(57)【特許請求の範囲】
【請求項１】
クロック信号に応答して入力データを受信するデータ受信機において、
前記入力データおよび基準電圧により各々制御される比較用の第１トランジスタおよび第２トランジスタを有し、前記クロック信号に応答し、前記入力データと前記基準電圧とを比較した後、その比較結果を増幅して前記入力データのロジックレベルを保存する受信機と、
前記基準電圧により制御される第３トランジスタを有し、前記クロック信号の反転信号に応答し、前記受信機の前記第２トランジスタの寄生カップリングキャパシタにより生じる前記基準電圧の変動を前記第３トランジスタの寄生カップリングキャパシタによって相殺するカウンタカップリング回路とを具備することを特徴とするデータ受信機。
【請求項２】
前記カウンタカップリング回路は、
電源電圧がソースに連結し、ゲートに連結する前記反転信号により制御される第４トランジスタと、
前記第４トランジスタのドレインにソースが連結し、ゲートに連結する前記基準電圧により制御される前記第３トランジスタとしての第５トランジスタと、
前記第５トランジスタのドレインにソースが連結し、ゲートとドレインが連結されたダイオード型第６トランジスタと、
前記第６トランジスタのドレインにドレインが連結し、ソースに接地電源が連結し、ゲートに連結する前記反転クロック信号により制御される第７トランジスタとを具備することを特徴とする請求項１に記載のデータ受信機。
【請求項３】
前記受信機は、
前記クロック信号の反転信号に応答して電源電圧に前記受信機を初期化する第１及び第２フリーチャージング手段と、
前記クロック信号に応答し、前記入力データと前記基準電圧とを比較する比較器とを具備することを特徴とする請求項１に記載のデータ受信機。
【請求項４】
前記比較器は、
前記フリーチャージング部に各々連結して互いの出力が互いの入力に交差連結された第１及び第２インバータと、
前記第１及び第２インバータそれぞれの出力に連結して前記入力データと前記基準電圧により各々制御される前記第１及び第２トランジスタと、
前記第１及び第２トランジスタと接地電源との間に連結し、前記クロック信号により制御されるスイッチングトランジスタとを具備することを特徴とする請求項３に記載のデータ受信機。
【請求項５】
クロック信号に応答して入力データを受信するデータ受信機において、
反転クロック信号に応答して電源電圧レベルに前記データ受信機を初期化させる第１及び第２フリーチャージング部と、
前記第１及び第２フリーチャージング部に各々連結し、互いの出力が互いの入力に交差連結された第１及び第２インバータと、
前記第１及び第２インバータそれぞれの出力に連結して前記入力データと前記基準電圧により各々制御される第１及び第２比較トランジスタと、
前記第１及び第２比較トランジスタと接地電源との間に連結して前記クロック信号により制御されるスイッチングトランジスタと、
電源電圧がソースに連結し、ゲートに連結する前記反転クロック信号により制御される第１トランジスタと、
前記第１トランジスタのドレインにソースが連結し、ゲートに連結する前記基準電圧により制御される第２トランジスタと、
前記第２トランジスタのドレインにソースが連結し、ゲートとドレインが連結されたダイオード型第３トランジスタと、
前記第３トランジスタのドレインにドレインが連結し、ソースに接地電源が連結し、ゲートに連結する前記反転クロック信号により制御される第４トランジスタとを具備することを特徴とするデータ受信機。
【請求項６】
前記データ受信機は、
前記インバータの出力が各々セット端子とリセット端子とに入力され、前記入力データのロジックレベルを保存するラッチをさらに具備することを特徴とする請求項４に記載のデータ受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に入力データを受信するデータ受信機において入力データと比較される基準電圧のレベルを安定化させる方法に関する。
【０００２】
【従来の技術】
図１は従来のデータ受信機を示す図面である。図１のデータ受信機はＪＳＳＣ（ＮＯＶ．１９９８）ジャーナルでＢ．Ｌａｕらが「Ａ２．６−ＧＢｙｔｅ／ｓｍｕｌｔｉｐｕｒｐｏｓｅ  Ｃｈｉｐ−ｔｏ−Ｃｈｉｐ  ｉｎｔｅｒｆａｃｅ」論文に発表した回路である。
データ受信機１０は第１、第２及び第３ステージ１１、１２、１３を具備する。第１ステージ１１は入力データＤＩＮと基準電圧ＶＲＥＦとを比較する比較器から構成され、第２ステージ１２は第１ステージ１１の比較結果を感知増幅するセンス・アンプリファイヤ・フリップフロップ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ｆｌｉｐ−ｆｌｏｐ：以下「ＳＡＦＦ」と称する）から構成され、第３ステージ１３は第２ステージ１２の出力をラッチするＳ−Ｒラッチから構成される。
【０００３】
第１ステージ１１はバイアス電圧ＢＩＡＳにより比較器がイネーブルされ、受信される入力データＤＩＮと基準電圧ＶＲＥＦの差とを比較するようになる。そこで、基準電圧ＶＲＥＦはその電圧レベルの変動なしに安定的にならねばならない。基準電圧ＶＲＥＦ及びバイアス電圧ＢＩＡＳは、通常電圧発生器から提供される所定の電圧レベルを有するＤＣレベルである。第２ステージ１２はクロック信号ＣＬＫに応答し、ＳＡＦＦがイネーブルになり、第１ステージ１１の比較された結果を十分に増幅するようになり、第３ステージ１３はＳ−Ｒラッチにより第２ステージ１２の出力を安定的にラッチするようになる。
【０００４】
第１ステージ１１の比較器の動作上、基準電圧ＶＲＥＦはその電圧レベルの変動なしに安定的にならねばならぬために、これを考慮して電圧発生器は基準電圧ＶＲＥＦの電圧レベルを一定に発生させる。しかし、電圧発生器から生じた一定レベルの基準電圧ＶＲＥＦは第１ステージに印加されつつその電圧レベルが変動される。
すなわち、バイアス電圧ＢＩＡＳが印加されつつ第１ステージの比較器の動作が起きる時、基準電圧ＶＲＥＦラインと基準電圧ＶＲＥＦが印加されるＮＭＯＳトランジスタＭＮのドレインＸ及びソースＹ間のカップリングキャパシタにより基準電圧ＶＲＥＦの電圧レベルが変動される。このカップリングキャパシタはトランジスタの製造工程上、不回避的に寄生的に生じるのであり、ゲート−ドレイン及びゲート−ソース間のキャパシタを意味する。
【０００５】
このようなカップリングキャパシタにより基準電圧ＶＲＥＦの電圧レベルが変動される幅をいわばキック−バックノイズという。キック−バックノイズはカップリングキャパシタの影響により生じる。このキック−バックノイズを減らすための方法として基準電圧ＶＲＥＦラインと接地電圧ＶＳＳとの間にシャントキャパシタを連結する方法がある。シャントキャパシタはカップリングキャパシタのキャパシタンスに比すれば比較的大きいキャパシタンスを持つように設定され、カップリングキャパシタにより基準電圧ＶＲＥＦラインに生じるキック−バックノイズ現象を減らす役割を果たす。
【０００６】
ところで、シャントキャパシタが大きくなれば、接地電源ＶＳＳの電圧バウンスが基準電圧ＶＲＥＦに大きくカップリングされる問題点が生じる。
このような基準電圧ＶＲＥＦラインの電圧レベル変動は入力データの電圧レベルを比較するところにあり、動作速度を阻害したり誤動作を誘発することもある。
従って、接地電圧のバウンスとキック−バックノイズによる基準電圧ＶＲＥＦのレベル変動を防止し安定的に動作するデータ受信機が要求される。
【０００７】
【発明が解決しようとする課題】
本発明の目的はキック−バックノイズによる基準電圧ＶＲＥＦのレベル変動を防止し安定的に動作するデータ受信機を提供することである。
【０００８】
【課題を解決するための手段】
前記目的を達成するための本発明は、クロック信号に応答して入力データを受信するデータ受信機において、前記入力データにより制御される比較用のトランジスタ（２７）と基準電圧により制御される比較用のトランジスタ（２８）とを有し、前記クロック信号に応答し、前記入力データと基準電圧を比較した後、その比較結果を増幅して前記入力データのロジックレベルを保存する受信機と、前記基準電圧により制御されるトランジスタ（４２）を有し、反転クロック信号に応答し、前記基準電圧により制御される比較用のトランジスタ（２８）の寄生カップリングキャパシタにより生じる前記基準電圧の変動を、前記基準電圧により制御されるトランジスタ（４２）の寄生カップリングキャパシタによって相殺するカウンタカップリング回路とを具備する。
【０００９】
前記受信機は反転クロック信号に応答して電源電圧レベルに前記データ受信機を初期化させる第１及び第２フリーチャージング部と、前記第１及び第２フリーチャージング部に各々連結し、互いの出力が互いの入力に交差連結されたインバータと、前記インバータそれぞれの出力に連結して前記入力データと前記基準電圧により各々制御される比較トランジスタと、前記比較トランジスタと接地電源との間に連結して前記クロック信号により制御されるスイッチングトランジスタとを具備する。
【００１０】
前記カウンタカップリング回路は電源電圧がソースに連結し、ゲートに連結する前記反転クロック信号により制御される第１トランジスタと、前記第１トランジスタのドレインにソースが連結し、ゲートに連結する前記基準電圧により制御される第２トランジスタと、前記第２トランジスタのドレインにソースが連結し、ゲートとドレインが連結されたダイオード型第３トランジスタと、前記第３トランジスタのドレインにドレインが連結し、ソースに接地電源が連結してゲートに連結する前記反転クロック信号により制御される第４トランジスタとを具備する。
このような本発明のデータ受信機は基準電圧のレベルが変動なしに安定的に維持され、入力データＤＩＮを基準電圧ＶＲＥＦと比較してその結果で該当ロジックレベルを出力して、データ受信機の動作上ＤＣ電力消耗が起きない。
【００１１】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に対し、同じ参照符号は同じ部材であることを示す。
図２は本発明の一実施形態によるデータ受信機を示す図面である。図２のデータ受信機１００は差動増幅型フリップフロップ２０、Ｓ−Ｒラッチ３０及びカウンタカップリング回路４０を具備する。
【００１２】
差動増幅型フリップフロップ２０はクロック信号ＣＬＫに応答して受信される入力データＤＩＮと基準電圧ＶＲＥＦとを互いに比較する。差動増幅型フリップフロップ２０にはクロック信号ＣＬＫに応答する第１及び第２フリーチャージング部２１、２４と比較器ＣＭＰとが具備される。比較器ＣＭＰは第１及び第２フリーチャージング部２１、２４に各々連結するクロスカップルされたインバータＩＮＶ１、ＩＮＶ２、各インバータＩＮＶ１、ＩＮＶ２の出力に連結して入力データＤＩＮと基準電圧ＶＲＥＦにより制御される比較トランジスタ２７、２８及び比較トランジスタ２７、２８と接地電源ＶＳＳとの間に連結してクロック信号ＣＬＫによりイネーブルされるスイッチングトランジスタ２９とを具備する。
【００１３】
Ｓ−Ｒラッチ３０は図１の第３ステージを構成するＳ−Ｒラッチと構成及び機能においてほとんど同一であり、これをブロックで示す。Ｓ−Ｒラッチ３０の動作はセット端子Ｓによりロジックハイレベルが入力されれば、出力信号ＯＵＴはロジックハイレベルにセッティングされ、リセット端子Ｒによりロジックハイレベルが入力されれば出力信号ＯＵＴはロジックローレベルにリセットされる。
カウンタカップリング回路４０は反転クロック信号／ＣＬＫにより制御される第１ＰＭＯＳトランジスタ４１、基準電圧ＶＲＥＦにより制御される第２ＰＭＯＳトランジスタ４２、ダイオード型第３ＰＭＯＳトランジスタ４３及び反転クロック信号／ＣＬＫにより制御される第４ＮＭＯＳトランジスタ４４を含む。これら第１ないし第４トランジスタ４１、４２、４３、４４は電源電圧ＶＤＤと接地電圧ＶＳＳとの間に順次に直列連結されている。
【００１４】
すなわち、カウンタカップリング回路４０は電源電圧がソースに連結し、ゲートに連結する反転クロック信号により制御される第１ＰＭＯＳトランジスタ４１と、第１トランジスタのドレインにソースが連結してゲートに連結する基準電圧により制御される第２ＰＭＯＳトランジスタ４２と、第２トランジスタのドレインにソースが連結し、ゲートとドレインが連結されたダイオード型第３ＰＭＯＳトランジスタ４３と、第３トランジスタのドレインにドレインが連結してソースに接地電源が連結してゲートに連結する反転クロック信号により制御される第４トランジスタ４４から構成される。
【００１５】
このようなデータ受信機１００の動作を説明すれば次の通りである。
まず、入力データＤＩＮの電圧レベルが基準電圧ＶＲＥＦのレベルより低い場合を仮定する。クロック信号ＣＬＫの立下がりエッジに応答して第１及び第２フリーチャージング部２１、２４がターンオンされ、ノードＮ１及びＮ２は電源電圧ＶＤＤレベルになる。この時比較器ＣＭＰ内のスイッチングトランジスタ２９はターンオフ状態であり比較器ＣＭＰは動作しない。この後、クロック信号ＣＬＫの立上がりエッジに応答してスイッチングトランジスタ２９がターンオンされ比較器ＣＭＰがイネーブルになる。入力データＤＩＮが基準電圧ＶＲＥＦより低いために、第１比較トランジスタ２７を通じ流れる電流Ｉ１は第２比較トランジスタ２８を通じ流れる電流Ｉ２より小さい。
【００１６】
すなわち、第２比較トランジスタ２８を通じ流れる電流Ｉ２が相対的に大きいためにノードＮ２の電圧レベルが低くなる。低くなったノードＮ２の電圧レベルは比較器ＣＭＰ内のクロスカップルされた第１インバータＩＮＶ１に入力されノードＮ１の電圧レベルを高める。高まったノードＮ１の電圧レベルは比較器ＣＭＰ内のクロスカップルされた第２インバータＩＮＶ２に入力されノードＮ２の電圧レベルをより一層低くする。このような動作の反復によりノードＮ１はロジックハイレベルになり、ノードＮ２はロジックローレベルになる。
ロジックハイレベルのノードＮ１がＳ−Ｒラッチ３０のリセット端子Ｒにより入力されて出力信号ＯＵＴはロジックローレベルにリセットされる。これは入力データＤＩＮが基準電圧ＶＲＥＦより低いという仮定とよく一致し、データ受信機１００の出力がロジックローレベルとしてあらわれる。
【００１７】
次に、入力データＤＩＮの電圧レベルが基準電圧ＶＲＥＦのレベルより高い場合には、第１比較トランジスタ２７を通じ流れる電流Ｉ１が第２比較トランジスタ２８を通じ流れる電流Ｉ２より大きい。そこで、ノードＮ１の電圧レベルが低くなる。低くなったノードＮ１の電圧レベルは比較器ＣＭＰ内のクロスカップルされた第２インバータＩＮＶ２に入力されてノードＮ２の電圧レベルを高め、高まったノードＮ２の電圧レベルはクロスカップルされた第１インバータＩＮＶ１に入力されてノードＮ１の電圧レベルをより一層低くする。このような動作の反復でノードＮ１はロジックローレベルになりノードＮ２はロジックハイレベルになる。
【００１８】
ロジックハイレベルのノードＮ２がＳ−Ｒラッチ３０のセット端子Ｓにより入力され、出力信号ＯＵＴはロジックハイレベルにセットされる。これは入力データＤＩＮが基準電圧ＶＲＥＦより高いという仮定とよく一致しデータ受信機１００の出力がロジックハイレベルとしてあらわれる。
このようなデータ受信機１００の動作は従来のデータ受信機（図１の１０）がバイアス電圧ＢＩＡＳによりイネーブルされ動作されたことに比べ、バイアス電圧ＢＩＡＳなしで動作可能なために、バイアス電圧ＢＩＡＳにより生じたＤＣ電力消耗が起きない。
【００１９】
図３は図２のデータ受信機１００において基準電圧ＶＲＥＦラインに生じるキック−バックノイズのカップリングパスをモデリングした回路図である。図３はクロック信号ＣＬＫの立下がりエッジ時に基準電圧ＶＲＥＦラインと連結するパスをモデリングしたものである。すなわち、第２フリーチャージング部２４、第２インバータＩＮＶ２内のＮＭＯＳトランジスタ２６、第２比較トランジスタ２８及びスイッチングトランジスタ２９が直列に連結された一つのパスを形成する。ここで、第２インバータＩＮＶ２内のＮＭＯＳトランジスタ２６はダイオード型に連結しているのであるが、これはクロック信号ＣＬＫの立下がりエッジ時にフリーチャージング部２１、２４により図２のノードＮ１とノードＮ２の電圧レベルが互いに同じなためにドレインとゲートが互いに連結されたダイオード型にモデリングされたのである。
【００２０】
このカップリングパスモデリングにおいて、第２比較トランジスタ２８のゲート−ドレイン及びゲート−ソース間に寄生カップリングキャパシタが存在する。この寄生カップリングキャパシタにより基準電圧ＶＲＥＦラインの電圧レベルに変動が生じる。すなわち、ノードａ及びｂの電圧レベルの変化量によりこれにカップリングされ、基準電圧ＶＲＥＦの電圧レベルが変動するようになる。
【００２１】
ノードａの電圧変化を説明すれば、初期の０電圧レベルにてクロック信号ＣＬＫの立下がりエッジ時には電源電圧ＶＤＤから第２インバータＩＮＶ２内のＮＭＯＳトランジスタ２６のスレショルド電圧Ｖｔｎを差し引いた電圧レベルＶＤＤ−Ｖｔｎに変化する。従って、ノードａの電圧変化量△ａはＶＤＤ−Ｖｔｎ−０、すなわちＶＤＤ−Ｖｔｎである。ノードｂの電圧変化を説明すれば、初期の０電圧レベルからクロック信号ＣＬＫの立下がりエッジ時にはスイッチングトランジスタ２９がターンオフされるので基準電圧ＶＲＥＦから比較トランジスタ２８のスレショルド電圧Ｖｔｎを差し引いた電圧レベルＶＲＥＦ−Ｖｔｎに変化する。従って、ノードｂの電圧変化量△ｂはＶＲＥＦ−Ｖｔｎ−０、すなわちＶＲＥＦ−Ｖｔｎである。
【００２２】
そうして、ノードａ及びｂの電圧変化量の和（△ａ＋△ｂ）、すなわちＶＤＤ＋ＶＲＥＦ−２Ｖｔｎがカップリングキャパシタを通じて基準電圧ＶＲＥＦの電圧レベルを変化させるようになる。たとえば、ＶＤＤ＝２．５Ｖ、ＶＲＥＦ＝１．２５Ｖ、Ｖｔｎ＝０．５Ｖであると仮定すれば、カップリングキャパシタを通じ基準電圧のレベルを変動させる総電圧変化量は２．７５Ｖとなる。
図４は図３のモデリングにおいてあらわれる基準電圧ＶＲＥＦのレベル変化をカウンタカップリング回路４０により相殺するカップリングパスをモデリングした回路図である。このカップリングパスモデリングにて、第２ＰＭＯＳトランジスタ４２のゲート−ドレイン及びゲート−ソース間の寄生カップリングキャパシタが存在する。この寄生カップリングキャパシタによっても基準電圧ＶＲＥＦラインの電圧レベルに変動が生じるのであるが、これは図３のモデリングにて見られた基準電圧ＶＲＥＦのレベル変化を相殺する役割を果たす。
【００２３】
ノードｃ及びｄの電圧レベルの変化量によりこれにカップリングされ、基準電圧ＶＲＥＦの電圧レベルが変動するようになる。ノードｃの電圧変化を説明すれば、初期の電源電圧ＶＤＤレベルにおいてクロック信号ＣＬＫの立下がりエッジ時には第１ＰＭＯＳトランジスタがターンオフされるので、基準電圧ＶＲＥＦから第２ＰＭＯＳトランジスタ４２のスレショルド電圧Ｖｔｐを足した電圧レベルＶＲＥＦ＋｜Ｖｔｐ｜に変化する。従って、ノードｃの電圧変化量△ｃはＶＲＥＦ＋｜Ｖｔｐ｜−ＶＤＤである。ノードｄの電圧変化を説明すれば、初期の電源電圧ＶＤＤレベルからクロック信号ＣＬＫの立下がりエッジ時には第４トランジスタ４４がターンオンされるので第３ＰＭＯＳトランジスタ４３のスレショルド電圧Ｖｔｐに変化する。従って、ノードｄの電圧変化量△ｄは｜Ｖｔｐ｜−ＶＤＤである。
【００２４】
そうして、ノードｃ及びｄの電圧変化量の和（△ｃ＋△ｄ）、すなわちＶＲＥＦ＋２｜Ｖｔｐ｜−２ＶＤＤがカップリングキャパシタを通じて基準電圧ＶＲＥＦの電圧レベルを変化させるようになる。先ほど設定された電源電圧ＶＤＤ及び基準電圧ＶＲＥＦ値を引用し、｜Ｖｔｐ｜＝０．５Ｖであると設定すれば、この値は−２．７５Ｖ程度となる。
【００２５】
従って、図３のモデリングにて見られた基準電圧ＶＲＥＦのレベルを変化させるノードａ及びｂの総電圧変化量（△ａ＋△ｂ）、２．７５Ｖは図４のカウンタカップリング回路のモデリングにて見られる基準電圧ＶＲＥＦのレベルを変化させるノードｃ及びｄの総電圧変化量△ｃ＋△ｄ、−２．７５Ｖと相殺される。この２電圧変化量（△ａ＋△ｂ、△ｃ＋△ｄ）が互いに相殺され、基準電圧ＶＲＥＦの電圧レベルはほとんど変化しない。
【００２６】
従って、本発明のデータ受信機は基準電圧のレベル変化なく安定的に維持され、入力データＤＩＮを基準電圧ＶＲＥＦと比較してその結果で該当ロジックレベルを出力する。図５は本発明のデータ受信機のカウンタカップリング回路を採用した時と採用しない時の基準電圧ＶＲＥＦのレベル変化をシミュレーションした結果を示す図面である。
【００２７】
図５においてクロック信号ＣＬＫに同期され入力データＤＩＮが受信されており、基準電圧ＶＲＥＦのレベルは１．４Ｖに設定されている。カウンタカップリング回路を採用しない時には基準電圧ＶＲＥＦのレベルがクロック信号ＣＬＫのエッジごとに１．３６Ｖから１．４２Ｖまで変動されることが見られる。この変動幅を１．０×とする。
【００２８】
ところで、カウンタカップリング回路を採用した時に基準電圧ＶＲＥＦのレベルはクロック信号ＣＬＫのエッジごとに１．３７Ｖから１．４１Ｖまで変動されることが見られるのであるが、これはカウンタカップリング回路を採用しない時の１．０×変動幅に比べれば、約０．７×程度の変動幅としてあらわれる。従って、カウンタカップリング回路を採用した時に基準電圧ＶＲＥＦのレベル変動幅が３０％ほど減るということが分かる。使用されたカウンタカップリング回路のキャパシタンスは単純なシャントキャパシタンス構造の１／２の水準であるから接地電圧のバウンスにも安定した特性を見せる。
【００２９】
【発明の効果】
本発明は、クロック信号に応答して入力データを受信するデータ受信機において、前記クロック信号に応答し、前記入力データと基準電圧を比較した後、その比較結果を増幅して前記入力データのロジックレベルを保存する受信機と、反転クロック信号に応答し、前記受信機により生じる前記基準電圧の変動を相殺するカウンタカップリング回路とを具備し、キック−バックノイズによる基準電圧ＶＲＥＦのレベル変動を防止して安定的に動作する。
本発明は図面に示した一実施形態を参考にして説明したが、これは例示的なことにしか過ぎず、本技術分野の通常の知識を持った者ならばこれから多様な変形及び均等なその他の実施形態が可能だという点が理解できる。従って、本発明の真の技術的保護範囲は請求範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【図１】図１は従来のデータ受信機を示す図面である。
【図２】図２は本発明の一実施形態によるデータ受信機を示す図面である。
【図３】図２の差動増幅型データ受信機にて基準電圧のカップリングノイズをモデリングした回路図である。
【図４】図２のデータ受信機内のカウンタカップリング回路をモデリングした回路図である。
【図５】図２のデータ受信機の採用有無による基準電圧の変動をシミュレーションした結果である。
【符号の説明】
２０…フリップフロップ
２１、２４…第２プレチャージ部
２７、２８…比較トランジスタ
２９…スイッチングトランジスタ
３０…Ｓ−Ｒラッチ
４０…カウンタカップリング回路
４１…第１ＰＭＯＳトランジスタ
４２…第２ＰＭＯＳトランジスタ
４３…第３ＰＭＯＳトランジスタ
４４…第４ＮＭＯＳトランジスタ
１００…データ受信機
【図１】
0003604628.tif 000002
【図２】
0003604628.tif 000003
【図３】
0003604628.tif 000004
【図４】
0003604628.tif 000005
【図５】
0003604628.tif 000006