(57)【特許請求の範囲】
【請求項１】
支持層（２）と素子形成層（３）との間に埋め込み酸化膜（４）が配置されてなるＳＯＩ基板（１）の前記素子形成層の表層に対して、
Ｐ型のｗｅｌｌ層（２１）と、該Ｐ型のｗｅｌｌ層の表層に形成されたＮ+型のソース（２３）及びドレイン（２４）と、前記ソース及び前記ドレインの間における前記Ｐ型のｗｅｌｌ層をチャネル領域として該チャネル領域上に形成されたゲート絶縁膜（２５）とを有するＮチャネルＭＯＳ（２０）と、
Ｎ型のｗｅｌｌ層（１１）と、該Ｎ型のｗｅｌｌ層の表層に形成されたＰ+型のソース（１３）及びドレイン（１４）と、前記ソース及び前記ドレインの間における前記Ｎ型のｗｅｌｌ層をチャネル領域として該チャネル領域上に形成されたゲート絶縁膜（１５）とを有するＰチャネルＭＯＳ（１０）と、が形成され、
前記ＮチャネルＭＯＳと前記ＰチャネルＭＯＳとが対向する部位の間に、前記素子形成層の表面から前記埋め込み酸化膜まで達するトレンチ（５）が形成され、
前記ＮチャネルＭＯＳが前記トレンチにより完全には囲まれていない半導体装置であって、
前記素子形成層を介して前記ＮチャネルＭＯＳと隣接するように、前記素子形成層内に含まれる重金属不純物を引き込むための高濃度不純物領域（７）が形成されていることを特徴とする半導体装置。
【請求項２】
前記トレンチは、前記ＰチャネルＭＯＳの周囲を囲むようにして形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高濃度不純物領域は、前記ＮチャネルＭＯＳと前記ＰチャネルＭＯＳを一括して囲むように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高濃度不純物領域、前記ＰチャネルＭＯＳ、前記ＮチャネルＭＯＳ、及び前記ＰチャネルＭＯＳと前記ＮチャネルＭＯＳとの間に形成された前記トレンチを一括して囲むように、前記素子形成層の表面から前記埋め込み酸化膜まで達するトレンチ（６）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板とトレンチとを用いた誘電体分離技術により形成された半導体装置に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳをＰチャネルＭＯＳとＮチャネルＭＯＳの各々がトレンチで絶縁分離された構成にする技術がある。その場合の一般的なレイアウトを図１０に示す。図１０に示すように、半導体基板２０１にＰチャネルＭＯＳ２１０とＮチャネルＭＯＳ２２０が交互に形成されており、各々のＭＯＳ２１０、２２０がトレンチ２３０により囲まれて絶縁分離されている。
【０００３】
これは、以下の理由による。例えば、図１１のＣＭＯＳの概略断面図に示すように、ＰチャネルＭＯＳ２１０のみ絶縁分離した場合、ＮチャネルＭＯＳ２２０のＰ型のｗｅｌｌ層２２１の電位が少しでも変化すると、素子を形成しない領域の電位を固定するために設けられたＤｅｅｐＮ+層であるフィールド２４０と、ＮチャネルＭＯＳ２２０のＰ型のｗｅｌｌ層２２１と、ドレインであるＮ+領域２２２との間で寄生ＮＰＮ−Ｔｒが動作し、ＣＭＯＳが誤動作する可能性がある。
【０００４】
一方、ＮチャネルＭＯＳ２２０のみを絶縁分離した場合、ＰチャネルＭＯＳ２１０のｗｅｌｌ層２１１が電源電圧となるため、フィールド２４０をＧＮＤ（接地）するとｗｅｌｌ層２１１とフィールド２４０との間で、素子形成層２０２を介してリークしてしまう。従って、この様にＰチャネルＭＯＳ２１０とＮチャネルＭＯＳ２２０の各々をトレンチ２３０で囲んで絶縁分離している。
【０００５】
【発明が解決しようとする課題】
しかしながら、この様にＰチャネルＭＯＳ２１０とＮチャネルＭＯＳ２２０の各々をトレンチ２３０で分離した場合、ゲート絶縁膜の膜質が悪くなり、絶縁膜耐圧が低下するという問題がある。
【０００６】
本発明は、上記問題点に鑑み、ゲート絶縁膜の絶縁耐圧の低下を抑制した半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明者は、ゲート絶縁膜の絶縁膜耐圧について検討した。図１２は、この検討において用いた試料の模式的な断面図である。
【０００８】
まず、図１２（ａ）に示すように、ＳＯＩ基板２０１の素子形成層２０２に、ＮチャネルＭＯＳ２２０と素子形成層２０２内の不純物を吸収するためのゲッタリング層２０３とを形成した試料を用意した。また、図１２（ｂ）に示すように、ＳＯＩ基板２０１の素子形成層２０２にＮチャネルＭＯＳ２２０とゲッタリング層２０３とを形成し、ＮチャネルＭＯＳ２２０をＳＯＩ基板２０１の埋め込み酸化膜２０４まで達するトレンチ２３０により囲って絶縁分離した試料を用意した。
【０００９】
なお、図１２では、ＮチャネルＭＯＳ２２０のソース及びドレインは省略しており、ＳＯＩ基板２０１の表面では、ゲート絶縁膜２０５とゲート絶縁膜２０５上のゲート電極２０６のみ示している。また、これらの試料では、ゲート絶縁膜２０５として酸化膜を用いている。
【００１０】
そして、各々の試料について酸化膜の耐圧試験を行った。図１３は、この結果であって、（ａ）はトレンチが無い場合の結果であり、（ｂ）はトレンチがある場合の結果である。図１３において、横軸は酸化膜が絶縁破壊する時の電界強度を示し、縦軸は絶縁破壊を起こした酸化膜の個数を示している。
【００１１】
この図から、トレンチを形成した試料の方が酸化膜の耐圧が低下することが判った。また、ＰチャネルＭＯＳにおいても同じような測定を行ったが、ＰチャネルＭＯＳにおいては酸化膜耐圧の低下は認められなかった。この様に、ＮチャネルＭＯＳをトレンチにより囲んで絶縁分離した場合、ＮチャネルＭＯＳの酸化膜の耐圧が低下することが確認された。
【００１２】
一般に、素子形成層にはウェハプロセス等において混入された重金属不純物が入っている。この重金属不純物はトレンチを通り抜けることができないため、素子形成層をトレンチにより囲むと、重金属不純物はトレンチで囲まれた素子形成層の外に拡散することができない。トレンチで絶縁分離するＭＯＳは、まず、素子形成層にトレンチを形成した後にゲート絶縁膜を形成するため、ゲート絶縁膜を形成する際に、トレンチにより囲まれた素子形成層に残存する重金属不純物がゲート絶縁膜に取り込まれてしまい、耐圧が低下するものと考えられる。
【００１３】
一方、トレンチが形成されていないＭＯＳでは、重金属不純物が素子形成層内を拡散してゲッタリング層に取り込まれるため、ゲート絶縁膜に取り込まれる重金属不純物の量が減少し、耐圧の低下を抑制できるものと考えられる。また、特にＮチャネルＭＯＳにおいてゲート絶縁膜の耐圧が低下するのは、ボロンをイオン注入することにより形成されるＰ型のｗｅｌｌ層に重金属不純物が取り込まれ易いためであると考えられる。
【００１４】
そこで、請求項１に記載の発明では、支持層（２）と素子形成層（３）との間に埋め込み酸化膜（４）を配置してなるＳＯＩ基板（１）の素子形成層の表層に対して、Ｐ型のｗｅｌｌ層（２１）と、該Ｐ型のｗｅｌｌ層の表層に形成したＮ+型のソース（２３）及びドレイン（２４）と、ソース及びドレインの間におけるＰ型のｗｅｌｌ層をチャネル領域として該チャネル領域上に形成したゲート絶縁膜（２５）とを有するＮチャネルＭＯＳ（２０）と、Ｎ型のｗｅｌｌ層（１１）と、該Ｎ型のｗｅｌｌ層の表層に形成したＰ+型のソース（１３）及びドレイン（１４）と、ソース及びドレインの間におけるＮ型のｗｅｌｌ層をチャネル領域として該チャネル領域上に形成したゲート絶縁膜（１５）とを有するＰチャネルＭＯＳ（１０）と、を形成し、ＮチャネルＭＯＳとＰチャネルＭＯＳとが対向する部位の間に、素子形成層の表面から埋め込み酸化膜まで達するトレンチ（５）を形成し、ＮチャネルＭＯＳをトレンチにより完全には囲まないことを特徴としている。
【００１５】
本発明では、ＮチャネルＭＯＳを完全にトレンチにより囲まないことにより、素子形成層のうちＮチャネルＭＯＳの近傍に含まれる重金属不純物が、素子形成層のうちの他の領域に拡散されるようにすることができる。その結果、ＮチャネルＭＯＳのゲート絶縁膜に対して取り込まれる重金属不純物の量を低減することができ、ゲート絶縁膜の絶縁耐圧の低下を抑制した半導体装置を提供することができる。
また、請求項１に記載の発明は、素子形成層を介してＮチャネルＭＯＳと隣接するように、素子形成層内に含まれる重金属不純物を引き込むための高濃度不純物領域（７）を形成していることを特徴としている。
これにより、素子形成層に含まれる重金属不純物が高濃度不純物領域に対して取り込まれるため、ＮチャネルＭＯＳのゲート絶縁膜に対して重金属不純物が取り込まれることを抑制でき、ゲート絶縁膜の絶縁耐圧の低下を抑制することができる。
【００１６】
この場合、請求項２に記載の発明のように、トレンチをＰチャネルＭＯＳの周囲を囲むようにして形成すると、ＰチャネルＭＯＳがＰチャネルＭＯＳ以外の領域とリークすることを確実に防止することができる。
【００１９】
請求項１または２に記載の発明において、例えば、請求項３に記載の発明のように、高濃度不純物領域をＮチャネルＭＯＳとＰチャネルＭＯＳを一括して囲むように形成することができる。
【００２０】
また、請求項４に記載の発明では、請求項１ないし３のいずれか１つに記載の発明において、高濃度不純物領域、ＰチャネルＭＯＳ、ＮチャネルＭＯＳ、及びＰチャネルＭＯＳとＮチャネルＭＯＳとの間に形成されたトレンチを一括して囲むように、素子形成層の表面から埋め込み酸化膜まで達するトレンチ（６）を形成していることを特徴としている。これにより、ＰチャネルＭＯＳ及びＮチャネルＭＯＳ以外の領域との電位関係によって、ＰチャネルＭＯＳやＮチャネルＭＯＳが誤動作を起こすことを防止できる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２２】
【発明の実施の形態】
（第１実施形態）
以下、図に示す実施形態について説明する。図１は本実施形態の半導体装置を上面から見たレイアウト図であり、図２は図１におけるＡ−Ａ断面を模式的に示す図である。図２に示すように、ＳＯＩ基板１は支持層２と素子形成層３と埋め込み酸化膜４とにより構成されている。素子形成層３はＮ型であり、１０〜１８μｍ程度の厚さになっている。素子形成層３の下層は不純物濃度が高くなっている。
【００２３】
素子形成層３の表面からは埋め込み酸化膜４まで達するトレンチ５、６が形成され、素子形成層３が複数の領域に絶縁分離されている。トレンチ５、６の内部は、例えば酸化シリコン５ａ、６ａで充填されている。トレンチ５、６は第１のトレンチ５を内側とし第２のトレンチ６を外側にして２重に形成されている。第１のトレンチ５の内側にはＰチャネルＭＯＳ（以下、ＰｃｈＭＯＳという）１０が形成されている。つまり、ＰｃｈＭＯＳ１０は第１のトレンチ５により完全に囲まれて絶縁分離されている。
【００２４】
また、第１のトレンチ５の外側においてＰｃｈＭＯＳ１０と並ぶようにしてＮチャネルＭＯＳ（以下、ＮｃｈＭＯＳという）２０が形成されている。つまり、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０とが対向する部位の間に第１のトレンチ５が形成され、ＮｃｈＭＯＳ２０は第１のトレンチ５により完全には囲まれていない構成になっている。これらＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０とによってＣＭＯＳが構成されている。図示例では、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０は各々３つずつ形成されている。
【００２５】
ＰｃｈＭＯＳ１０においては、第１のトレンチ５により絶縁分離された素子形成層３の表層においてＮ型のｗｅｌｌ層１１が形成されている。このｗｅｌｌ層１１はイオン注入などにより形成することができ、例えば４μｍ程度の深さになっている。また、Ｎ型のｗｅｌｌ層１１の表層には１つのＮ+領域１２と２つのＰ+領域１３、１４が形成されている。このＮ+領域１２は、Ｎ型のｗｅｌｌ層１１の電位を固定するためのものであり、例えば＋Ｂ電位に固定されている。
【００２６】
また、２つのＰ+領域１３、１４のうち一方のＰ+領域１３はソース、他方のＰ+領域１４はドレインとなっている。以下、一方のＰ+領域１３をソースと言い、他方のＰ+領域１４をドレインと言う。また、ソース１３とドレイン１４との間におけるＮ型のｗｅｌｌ層１１をチャネル領域とし、チャネル領域上にゲート絶縁膜１５が形成されている。また、ゲート絶縁膜１５上にゲート電極１６が形成されている。
【００２７】
一方、ＮｃｈＭＯＳ２０においては、第１のトレンチ５と第２のトレンチ６の間の素子形成層３の表層に、Ｐ型のｗｅｌｌ層２１が形成されている。このｗｅｌｌ層２１はイオン注入などにより形成することができ、例えば４μｍ程度の深さになっている。また、Ｐ型のｗｅｌｌ層２１の表層には１つのＰ+領域２２と２つのＮ+領域２３、２４が形成されている。このＰ+領域２２は、Ｐ型のｗｅｌｌ層２１の電位を固定するためのものであり、例えばＧＮＤ電位に固定されている。
【００２８】
また、２つのＮ+領域２３、２４のうち一方のＮ+領域２３はソース、他方のＮ+領域２４はドレインとなっている。以下、一方のＮ+領域２３をソースと言い、他方のＮ+領域２４をドレインと言う。また、ソース２３とドレイン２４との間におけるＰ型のｗｅｌｌ層２１をチャネル領域とし、チャネル領域上にゲート絶縁膜２５が形成されている。また、ゲート絶縁膜２５上にゲート電極２６が形成されている。なお、本実施形態では、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０のゲート絶縁膜１５、２５としてゲート酸化膜を用いている。
【００２９】
また、素子形成層３を介してＮｃｈＭＯＳ２０と隣接するように、高濃度不純物領域であるゲッタリング層７が形成されている。具体的には、ＮｃｈＭＯＳ２０と第１のトレンチ５により囲まれたＰｃｈＭＯＳ１０とを一括して囲むようにして、ゲッタリング層７が形成されている。このゲッタリング層７は、素子形成層３に対してウェハプロセスなどにおいて混入された重金属不純物を取り込むためのものである。
【００３０】
また、ゲッタリング層７は、例えば、リンやヒ素、ホウ素等をイオン注入することにより形成することができ、ＰｃｈＭＯＳ１０及びＮｃｈＭＯＳ２０のｗｅｌｌ層１１、２１よりも不純物濃度が高くなっている。また、ゲッタリング層７は、ＰｃｈＭＯＳ１０及びＮｃｈＭＯＳ２０のｗｅｌｌ層１１、２１を形成する際の前後において形成したり、ゲート酸化膜１５、２５を形成する前に形成したりすることができる。また、ゲッタリング層７の深さは、例えば１〜１０μｍ程度にすることができる。
【００３１】
また、ゲッタリング層７の周囲が第２のトレンチ６により囲まれている。つまり、ＰｃｈＭＯＳ１０、ＮｃｈＭＯＳ２０、第１のトレンチ５、及びゲッタリング層７を一括して囲むように第２のトレンチ６が形成されている。第２のトレンチ６は、ＮｃｈＭＯＳ２０のｗｅｌｌ層２１の電位をＧＮＤに固定した場合、他の素子との電位関係によりＭＯＳが誤作動を起こさないようにするためのものである。
【００３２】
また、素子形成層３の表面におけるソース１３、２３やドレイン１４、２４、及びゲート酸化膜１５、２５等が形成されていない領域に対してＬＯＣＯＳ酸化膜８が形成され、所望の部位が絶縁分離されている。なお、図示していないが、図１１に示したＤｅｅｐＮ+層であるフィールドに相当するものは、第２のトレンチ６の外側に形成している。
【００３３】
ところで、本実施形態では、ゲート酸化膜２５の耐圧の低下が問題となるＮｃｈＭＯＳ２０の周囲をトレンチ５で完全には囲まないようにしているため、素子形成層３のうちのＮｃｈＭＯＳ２０近傍に含まれる重金属不純物が、素子形成層３のうちの他の部位に拡散することができる。その結果、ＮｃｈＭＯＳ２０のゲート酸化膜２５に対して取り込まれる重金属不純物の量を低減することができ、ゲート酸化膜２５の絶縁耐圧の低下を抑制することができる。
【００３４】
更に、素子形成層３を介してＮｃｈＭＯＳ２０とゲッタリング層７とを隣接させている。その結果、素子形成層３に含まれる重金属不純物がゲッタリング層７に対して取り込まれるため、ＮｃｈＭＯＳ２０のゲート酸化膜２５に対して重金属不純物が取り込まれることを更に抑制でき、更にゲート絶縁膜２５の絶縁耐圧の低下を抑制することができる。
【００３５】
また、ＰｃｈＭＯＳ１０が第１のトレンチ５により囲まれているため、ＣＭＯＳのラッチアップを抑制することができる。
【００３６】
また、第２のトレンチ６によりＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０を囲んでいるため、ＮｃｈＭＯＳ２０とフィールドとの間で寄生トランジスタが形成されることを防止できる。また、ＰｃｈＭＯＳ１０がフィールドとリークすることも防止することができる。この際、ゲッタリング層７の外側に第２のトレンチ６を形成しているため、素子形成層３に含まれる重金属不純物がゲッタリング層７に取り込まれる効果を損なうこと無く、上述のＰｃｈＭＯＳ１０及びＮｃｈＭＯＳ２０とフィールドとの間の問題を解決することができる。
【００３７】
なお、参考として、特開平９−８０４７号公報において開示されているＣＭＯＳの概略断面図を図３に示す。このＣＭＯＳでは、ＰｃｈＭＯＳ１１０及びＮｃｈＭＯＳ１２０をシャロートレンチアイソレーション（ＳＴＩ）技術により絶縁分離しており、ＰｃｈＭＯＳ１１０及びＮｃｈＭＯＳ１２０の周囲をゲッタリング層１３０で囲んでいる。
【００３８】
この様な構成では、ＳＴＩ１４０で分離しており、ＰｃｈＭＯＳ１１０のｗｅｌｌ層１１１とＮｃｈＭＯＳ１２０のｗｅｌｌ層（基板）１２１との間が完全に絶縁分離されていないため、寄生バイポーラトランジスタの形成を防止することができない。
【００３９】
（第２実施形態）
上記第１実施形態では、ＰｃｈＭＯＳ１０を第１のトレンチ５により囲んで絶縁分離したが、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０との間のみにトレンチを形成するようにしても良い。図４は、第２実施形態に係る半導体装置のレイアウト図である。以下、主として第１実施形態と異なる部分について述べる。
【００４０】
図４に示すように、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０とが対向する部位の間にのみ第１のトレンチ５が形成されている。この第１のトレンチ５は、図４において１本の線で表わされるように、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０との間に壁状に形成されおり、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０の各々が第１のトレンチ５により完全には囲まれていない構成となっている。
【００４１】
この様な構成でも、ＮｃｈＭＯＳ２０が完全にトレンチにより囲まれていないため、上記第１実施形態と同様にしてゲート酸化膜２５の耐圧の低下を抑制することができる。また、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０とは隣接した部位において寄生動作を起こし易い。本実施形態では、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０とは完全に絶縁分離されていないが、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０とが隣接した部位を第１のトレンチ５により絶縁分離しているため、寄生動作を抑制することができる。
【００４２】
（第３実施形態）
本実施形態は、第１実施形態で示したＣＭＯＳを２段のインバータとして用いる場合について説明する。図５は、第３実施形態に係る半導体装置のレイアウト図である。以下、主として第１実施形態と異なる部分について述べ、図５中、図１と同一部分は同一符号を付して説明を省略する。
【００４３】
図５に示すように、第１のトレンチ５を挟んで対向するＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０に渡ってゲート酸化膜が形成され、ゲート酸化膜上にゲート電極３６が形成されている。各ＰｃｈＭＯＳ１０の電位固定用のＮ+領域１２とソース１３とは配線４１により電気的に接続され＋Ｂ電位になっている。各ＮｃｈＭＯＳ２０の電位固定用のＰ+領域２２とソース２３とは配線４２により電気的に接続されＧＮＤ電位になっている。
【００４４】
また、図５において２つ形成されているゲート電極３６のうち下側に形成されているゲート電極３６に対して、配線４３を介して電圧Ｖｉｎが入力されるようになっている。また、２つずつ形成されているＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０のうち、下側に形成されているＰｃｈＭＯＳ１０及びＮｃｈＭＯＳ２０のドレイン１４、２４と上側に形成されているゲート電極３６とが配線４４により電気的に接続されている。また、上側に形成されているＰｃｈＭＯＳ１０及びＮｃｈＭＯＳ２０のドレイン１４、２４からは、配線４５を介して電圧Ｖｏｕｔが出力されるようになっている。
【００４５】
この様に、２段のインバータを形成する場合も、複数のＰｃｈＭＯＳ１０を一括して第１のトレンチ５で囲み、ＮｃｈＭＯＳ２０を第１のトレンチ５の外側に配置するようにすれば良い。また、インバータの段数が増えても同様にＰｃｈＭＯＳを一括して第１のトレンチ５で囲むように構成すれば良い。
【００４６】
なお、各インバータのトランジスタ間はＬＯＣＯＳ酸化膜で分離すれば良い。
【００４７】
（他の実施形態）
▲１▼上記第１実施形態において図１を用いて説明したＣＭＯＳの構成は、第１のトレンチ５が１つ形成されており、その内側にＰｃｈＭＯＳ１０が１列に配置され、第１のトレンチ５の外側においてＰｃｈＭＯＳ１０と略平行にＮｃｈＭＯＳ２０が１列に配置されて、１列に配置されたＰｃｈＭＯＳ１０と１列に配置されたＮｃｈＭＯＳ２０とからなる１組のＣＭＯＳが形成されていた。しかし、第１実施形態に係る他の半導体装置のレイアウトを示す図６のように、ＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０とを複数列配置しても良い。
【００４８】
また、ＰｃｈＭＯＳ１０及びＮｃｈＭＯＳ２０以外の領域との電位関係によって、ＰｃｈＭＯＳ１０やＮｃｈＭＯＳ２０が誤動作を起こす可能性の無い場合は、第１実施形態に係る他の半導体装置のレイアウト図である図７に示すように、ゲッタリング層７の外側にトレンチを形成しなくても良い。
【００４９】
▲２▼上記第２実施形態では、ゲッタリング層７の外側にトレンチ６を形成していたが、第２実施形態の他の半導体装置のレイアウト図である図８に示すように、ＰｃｈＭＯＳ１０及びＮｃｈＭＯＳ２０以外の領域との電位関係によって、ＰｃｈＭＯＳ１０やＮｃｈＭＯＳ２０が誤動作を起こす可能性の無い場合は、ゲッタリング層７の外側にトレンチ６を形成しなくても良い。
【００５０】
▲３▼上記各実施形態では、ＮｃｈＭＯＳ２０と第１のトレンチ５により囲まれたＰｃｈＭＯＳ１０の全てを一括してゲッタリング層７によって囲む例を示したが、他の半導体装置のレイアウトを示す図９のように、ＮｃｈＭＯＳ２０のみを囲むようにゲッタリング層７を設け、更に必要であればゲッタリング層７の外側にトレンチ９を形成しても良い。
【００５１】
また、ＳＯＩ基板１にＰｃｈＭＯＳのみ形成する場合や、ＮｃｈＭＯＳのみ形成する場合は、図９に示すＰｃｈＭＯＳ１０とＮｃｈＭＯＳ２０が独立して形成されているものと考える。ＮｃｈＭＯＳ２０のみの場合は、ゲッタリング層７で囲んでゲッタリング層７の外側にトレンチ９を形成し、ＰｃｈＭＯＳ１０のみの場合は、ゲッタリング層で囲まずにトレンチ５を囲むように形成すれば良い。
【００５２】
上述のような本発明者の検討により、ＮｃｈＭＯＳではトレンチで囲むことによりゲート酸化膜の耐圧が低下することが判ったため、ＮｃｈＭＯＳ２０ではゲッタリング層７で囲った外側にトレンチ９を形成する必要がある。一方、ＰｃｈＭＯＳ１０では、トレンチ５で囲んでもゲート酸化膜１５の耐圧が低下しないため、ゲッタリング層で囲む必要は無い。従って、ＰｃｈＭＯＳのみ形成する場合はＰｃｈＭＯＳの周囲にゲッタリング層を形成しないようにして、必要の無いゲッタリング層を形成することによりＳＯＩ基板の余分な面積が使われることを防止できる。
【００５３】
なお、上記各実施形態において、ゲッタリング層７はＰｃｈＭＯＳ１０やＮｃｈＭＯＳ２０を囲むように設けなくても部分的に設けても良い。また、ゲート絶縁膜１５、２５としては、酸化膜以外に窒化膜も用いることができる。
【００５４】
また、ＮｃｈＭＯＳ２０をトレンチ５により完全に囲まなければ、素子形成層３のうちＮｃｈＭＯＳ２０近傍に含まれる重金属不純物が拡散できるため、ゲート酸化膜２５の耐圧が低下することを抑制できる。従って、必ずしも、ゲッタリング層７は設けなくても良い。ただし、ゲッタリング層７を形成すると、ゲート酸化膜２５に吸収される重金属不純物をより低減することができ、更にゲート酸化膜２５の耐圧の低下を抑制することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置のレイアウトを示す図である。
【図２】図１におけるＡ−Ａ断面を示す模式的な図である。
【図３】比較例としての半導体装置を示す模式的な断面図である。
【図４】第２実施形態に係る半導体装置のレイアウトを示す図である。
【図５】第３実施形態に係る半導体装置のレイアウトを示す図である。
【図６】第１実施形態に係る他の半導体装置のレイアウトを示す図である。
【図７】第１実施形態に係る他の半導体装置のレイアウトを示す図である。
【図８】第２実施形態に係る他の半導体装置のレイアウトを示す図である。
【図９】他の実施形態に係る半導体装置のレイアウトを示す図である。
【図１０】従来の半導体装置のレイアウトを示す図である。
【図１１】従来の半導体装置の模式的な断面図である。
【図１２】従来の半導体装置のゲート酸化膜の耐圧を測定する際の試料の模式的な断面図である。
【図１３】従来の半導体装置のゲート酸化膜の耐圧を測定した結果を示すグラフである。
【符号の説明】
１…ＳＯＩ基板、２…支持層、３…素子形成層、４…埋め込み酸化膜、
５、６、９…トレンチ、７…ゲッタリング層（高濃度不純物領域）、
１０…ＰｃｈＭＯＳ、１１…Ｎ型のｗｅｌｌ層、１３…ＰｃｈＭＯＳのソース、
１４…ＮｃｈＭＯＳのドレイン、１５…ＰｃｈＭＯＳのゲート絶縁膜、
２０…ＮｃｈＭＯＳ、２１…Ｐ型のｗｅｌｌ層、２３…ＮｃｈＭＯＳのソース、
２４…ＮｃｈＭＯＳのドレイン、２５…ＮｃｈＭＯＳのゲート絶縁膜。
【図１】
0003539374.tif 000002
【図２】
0003539374.tif 000003
【図３】
0003539374.tif 000004
【図４】
0003539374.tif 000005
【図５】
0003539374.tif 000006
【図６】
0003539374.tif 000007
【図７】
0003539374.tif 000008
【図８】
0003539374.tif 000009
【図９】
0003539374.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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