(57)【特許請求の範囲】
【請求項１】
絶縁性の基板と、前記絶縁性の基板上に非格子整合系のヘテロエピタキシャル成長により形成された少なくとも基板との格子定数の差を４％以上有する、厚さ０．２〜１．４μｍの感磁層となる半導体薄膜とワイヤボンディング用の電極とからなり、前記基板と前記半導体薄膜との間に、相互拡散を起こした高密度の結晶欠陥を有する変成層が存在する磁電変換素子において、ワイヤボンディングされる電極下部の変成層が除去されていることを特徴とする磁電変換素子。
【請求項２】
絶縁性の基板上に、少なくとも基板との格子定数の差を４％以上有する、厚さ０．２〜１．４μｍの半導体薄膜を非格子整合系のヘテロエピタキシャル成長により形成する工程と、ワイヤボンディングされる電極下部のヘテロエピタキシャル成長界面の相互拡散を起こした高密度の結晶欠陥を有する変成層を除去して結晶欠陥の影響のない基板面を露出する工程と、前記露出された基板面にメッキ法により電極を形成する工程と、前記エピタキシャル成長により形成された半導体薄膜および前記めっき法により形成された電極をエッチングして、感磁層と電極とからなるホール素子パターンを形成する工程と、を含むことを特徴とする磁電変換素子の製造方法。
【請求項３】
ホール素子パターンが互いに直交してなる十字形の形状であることを特徴とする請求項２記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁性の基板上にヘテロエピタキシャル成長された半導体薄膜を感磁層として用いた磁電変換素子に関するものであり、特に、基板とヘテロエピタキシャル成長された半導体薄膜との格子定数が異なった、いわゆる非格子整合系のエピタキシャル薄膜を感磁層として用いた磁電変換素子に関するものである。
【０００２】
【従来の技術】
磁電変換素子の感磁層としては高い電子移動度を有する材料が好ましいことから、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ等のＩＩＩ−Ｖ  族化合物半導体薄膜は広く用いられており、最近ではＩｎＧａＡｓ、ＩｎＡｓＳｂ等の三元系もしくは四元系の薄膜を感磁層として用いることも試みられている。磁電変換素子の感磁層として用いられるこれらのＩＩＩ−Ｖ  族化合物半導体薄膜は絶縁性の基板上にエピタキシャル成長されるが、一般的なエピタキシャル成長用の基板の中で十分高い比抵抗を有した絶縁性の基板として使用できるものはＧａＡｓ、ＩｎＰ、Ｓｉ等であり、ＧａＡｓ基板上へのＧａＡｓ薄膜のホモエピタキシャル成長を除いて、ほとんどがヘテロエピタキシャル成長となっている。これらのＩＩＩ−Ｖ  族化合物半導体薄膜には高い電子移動度を実現するために良好な結晶性が必要とされることから、前述のヘテロエピタキシャル成長の試みは、基板とヘテロエピタキシャル成長された半導体薄膜との格子定数を一致させた、いわゆる格子整合系のエピタキシャル成長の検討を中心になされている。すなわち、基板と半導体薄膜の材料を選び、用いた三元系、四元系混晶材料の組成比を基板と格子整合するように合わせこみ、必要に応じて膜厚方向の組成比を変化させるグレーデッドバッファー層や歪み超格子構造のバッファー層等のバッファー層を用いることが行われており、Ｉｎ０．４７Ｇａ０．５３Ａｓ／ＩｎＰ、ＩｎＡｓ／Ａｌ０．６５Ｇａ０．３５Ａｓ０．１４Ｓｂ０．８６／ＧａＡｓ等の系において高い電子移動度が得られることが知られている。しかしながら、これらの三元系、四元系混晶材料の組成比を制御し、基板と格子整合するようにする手法は複雑であり、量産性に富んだ簡便な方法ではない。そこで、本発明者等はかねてより磁電変換素子の感磁層として適した材料であるＩｎＡｓ薄膜に着目し、簡単なＩｎＡｓ／ＧａＡｓの非格子整合系のヘテロエピタキシャル成長において、高い電子移動度を得ることを目的として鋭意研究を重ねた結果、結晶欠陥の多いＩｎＡｓ／ＧａＡｓ界面から離れた表面部分にドナー不純物であるＳｉをドーピングすることで、高い電子移動度を持つ表面部分の電気伝導に対する寄与を高めることにより高い電子移動度を実現できることを明らかにしてきた（伊藤    隆他、１９９１年春季第３８回応用物理学関係連合講演会予稿集Ｎｏ．１、Ｐ．２６７、２９ａ−ＳＺＫ−１６）。本発明者等はさらに検討を重ね、前記ＩｎＡｓ薄膜を感磁層として用いた図２に示すようなホール素子を試作した。図２において、１はワイヤボンディング用のＡｕ電極層、２はワイヤボンディング時の衝撃を緩和するために挿入した剛性を有するＮｉ電極層、３はＩｎＡｓ薄膜にコンタクトするＣｕ電極層、４は感磁層であるＩｎＡｓ薄膜、５は半絶縁性ＧａＡｓ基板、６は保護膜であるＳｉＮ層、７はワイヤボンディング用のＡｕワイヤ、８はモールド樹脂、９はリード線を表しており、電極１、２、３はＩｎＡｓ薄膜４の上に直接形成されている。しかしながら、図２のような従来の構造のホール素子の試作において素子の量産組立性、特にワイヤボンディング性が著しく悪く、具体的にはボンディング不良により装置停止が続発して装置稼働率が５０％にも満たないという製造��の問題が新たに判明した。このような実製造上の致命的な問題についてさらに検討を重ねた結果、本発明者等はワイヤボンディング性不良の原因がＩｎＡｓ／ＧａＡｓ界面に存在する相互拡散を起こした非常に高密度の結晶欠陥を有する変成層にあることを見い出し、量産製造可能な本発明の素子構造を発明するに至ったものである。
【０００３】
【発明が解決しようとする課題】
本発明は、基板とヘテロエピタキシャル成長された半導体薄膜との格子定数が異なった、いわゆる非格子整合系のエピタキシャル薄膜を感磁層として用いた磁電変換素子を作製する際に発生する、前述の界面の変成層に起因したワイヤボンディング性不良という実製造上の致命的な問題を解決し、量産製造可能な磁電変換素子を提供することを目的としたものである。すなわち、基板とヘテロエピタキシャル成長された半導体薄膜との格子定数が極めて近い、いわゆる格子整合系のエピタキシャル薄膜を感磁層として用いる場合には、図２のような従来の半導体薄膜上に電極が直接形成された構造においてもワイヤボンディング性に何ら問題がないのに対して、格子定数の違いが約７．２％のＩｎＡｓ／ＧａＡｓ、約１４．６％のＩｎＳｂ／ＧａＡｓ、約４．１％のＧａＡｓ／Ｓｉ、約１１．６％のＩｎＡｓ／Ｓｉ等の格子定数の違いが少なくとも４％以上ある非格子整合系のヘテロエピタキシャル薄膜を感磁層として用いた場合に図２のような従来の素子構造で起こるワイヤボンディング性不良という問題を変成層の影響を排除することにより解決した量産製造可能な新たな磁電変換素子の構造とその製造方法を提供するものである。
【０００４】
【課題を解決するための手段】
本発明は、絶縁性の基板と、前記絶縁性の基板上に非格子整合系のヘテロエピタキシャル成長により形成された少なくとも基板との格子定数の差を４％以上有する、厚さ０．２〜１．４μｍの感磁層となる半導体薄膜とワイヤボンディング用の電極とからなり、前記基板と前記半導体薄膜との間に、相互拡散を起こした高密度の結晶欠陥を有する変成層が存在する磁電変換素子において、ワイヤボンディングされる電極下部の変成層が除去されていることを特徴とする磁電変換素子である。
【０００５】
以下、本発明の磁電変換素子について、実施例１において一例として作製した図１に示すＩｎＡｓホール素子を用いて説明する。図１において、１はワイヤボンディング用のＡｕ電極層、２はＮｉ電極層、３はＣｕ電極層、４は感磁層であるＩｎＡｓ薄膜、５は半絶縁性ＧａＡｓ基板、６は保護膜であるＳｉＮ層、７はＡｕワイヤ、８はモールド樹脂、９はリード線を表している。ここでワイヤボンディングされる電極下部の半導体薄膜が完全に除去されているというのは、図３に示すようなワイヤボンディング性不良の原因となるワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長界面の相互拡散を起こした非常に高密度の結晶欠陥を有する変成層を除去することを意味する。図３において、４はＩｎＡｓ薄膜、５はＧａＡｓ基板、１０はＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長界面、１１はＩｎＡｓ／ＧａＡｓ界面変成層を表している。
【０００６】
図３に示すようにＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長界面の相互拡散を起こした非常に高密度の結晶欠陥を有する変成層はＩｎＡｓ薄膜内のみでなく、ＧａＡｓ基板内の界面近傍にも存在する。よってここでいうＩｎＡｓ／ＧａＡｓ界面変成層を除去するということは、ＩｎＡｓ薄膜内の変成層のみを除去することでなく、このＧａＡｓ基板内の界面近傍に存在する変成層も取り除き、相互拡散を起こした非常に高密度の結晶欠陥を有する変成層を完全に除去することで界面の結晶欠陥の影響のないＧａＡｓ基板面を新らたに完全に露出させることを意味している。図２のような従来の構造のホール素子におけるワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層の存在は、超音波を用いたワイヤボンディングにおいて、相互拡散を起こした変成層の高密度の結晶欠陥がマイクロクラックの発生を助長することからワイヤボンディングの接合エネルギーに不安定なロスを生じさせ、ワイヤボンディング性を悪化させる原因となっていた。界面変成層の厚さは、基板と半導体薄膜の材料の組み合わせ・ヘテロエピタキシャル成長条件等により異なるが、極めて薄く、ＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長界面の場合、通常は０．０１〜０．２μｍ程度である。
【０００７】
本発明においては、電極はワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去した半導体基板上に形成される。本発明に用いられる電極形成方法は一般的に用いられるメッキ法、蒸着法等何でも良いが、特に本発明では電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去することから、表面から界面変成層までの膜厚分の段差が生じる。この段差の側面は順メサ、あるいは逆メサの形状となることから、段差部でのステップカバレッジに優れているメッキ法が特に好ましい方法であると言える。
【０００８】
図２のようなワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去していない従来の構造のホール素子を電極形成方法としてメッキ法を用いて作製した場合、電極金属内部の歪みが大きいことから界面変成層の影響と相まってワイヤボンディング性不良の問題が特に顕著となっていたが、図１のような電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去した本発明の構造の素子においては電極形成方法としてメッキ法を用いても良好なワイヤボンディング性が得られた。
【０００９】
また、本発明に用いられる電極の構造は、単層構造、もしくは多層構造のいずれでも良いが、段差部でのステップカバレッジを十分に得ることができるという点で多層構造がより好ましく用いられる。さらに、電極の厚さについてもステップカバレッジを考慮して０．２μｍ〜５．０μｍの範囲のものが好ましい。具体的な電極構成としてはメッキ法では、Ａｕ／Ｎｉ／Ｃｕ、Ａｕ／Ｐｄ／Ｃｕ、Ａｕ／Ｎｉ等が好ましく用いられるが、特にＡｕ／Ｎｉ／Ｃｕは好ましいものである。また、蒸着法ではＡｕ／Ｎｉ／ＡｕＧｅ、Ａｕ／Ｎｉ／Ｔｉ、Ａｕ／Ｐｄ／Ｔｉ、Ａｕ／Ｐｔ／Ｔｉ等が好ましく用いられるが、特にＡｕ／Ｐｄ／Ｔｉは好ましいものである。
【００１０】
図４に本発明のＩｎＡｓホール素子の電極の構造の具体例を示す。図４において、１はワイヤボンディング用のＡｕ電極層、２はＮｉ電極層、３はＣｕ電極層、４は感磁層であるＩｎＡｓ薄膜、５は半絶縁性ＧａＡｓ基板、７はＡｕワイヤを表している。実施例１において一例として作製した図１に示すＩｎＡｓホール素子の電極を表した図４（ａ）を用いて電極の構造を説明する。電極は電極と感磁層とのコンタクト部であるＡ部と、ワイヤボンディングされるワイヤボンディング電極部であるＣ部と、Ａ部とＣ部をつなぐ配線引き回し部であるＢ部からなっている。本発明においては、ワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層が除去されていることが重要である。すなわち、図４（ａ）に示すワイヤボンディング電極部であるＣ部の電極下部のＩｎＡｓ／ＧａＡｓ界面変成層が除去されていれば良く、必ずしもそれ以外の電極下部においてＩｎＡｓ／ＧａＡｓ界面変成層が除去される必要はない。また、本発明においては、図４（ｂ）のように感磁層とのコンタクト部であるＡ部が長く、配線引き回し部であるＢ部が短い電極パターンであっても良く、また、図４（ｃ）のように配線引き回し部であるＢ部がなく、感磁層とのコンタクト部であるＡ部と、ワイヤボンディングされる電極部であるＣ部の２つより構成されるものであっても良い。さらに、図４（ｄ）のように、ワイヤボンディング電極部であるＣ部以外の部分まで、Ｃ部の多層構造が延びていても良い。本発明のＩｎＡｓホール素子において用いられる電極の構造はワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層が除去されていれば良いのであって、電極パターンの形状や電極の構造については特に制限を受けるものではない。
【００１１】
以上、本発明の磁電変換素子について、実施例１において一例として作製したＩｎＡｓホール素子を用いて説明したが、以上の例に限定されるものではないことは言うまでもない。
【００１２】
本発明に用いられる磁電変換素子としては、ホール素子、磁気抵抗効果素子等何でも良いが、一般に素子の小型化が要求され、また、量産製造において組立性が求められるホール素子は特に好ましいものである。
【００１３】
本発明に用いられる絶縁性の基板はＧａＡｓ、ＩｎＰ等化合物半導体の半絶縁性基板、Ｓｉ基板等何でも良いが、エピタキシャル成長用の基板として一般に多く用いられている半絶縁性ＧａＡｓ基板は特に好ましい。
【００１４】
また、本発明に用いられる磁電変換素子の感磁層となる半導体薄膜の材料としてはＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ等何でも良いが、高感度で温度特性の良好な磁電変換素子が得られる材料であるＩｎＡｓは特に好ましい。
【００１５】
本発明の磁電変換素子の製造方法は、絶縁性の基板上に、少なくとも基板との格子定数の差を４％以上有する、厚さ０．２〜１．４μｍの半導体薄膜を非格子整合系のヘテロエピタキシャル成長により形成する工程と、ワイヤボンディングされる電極下部のヘテロエピタキシャル成長界面の相互拡散を起こした高密度の結晶欠陥を有する変成層を除去して結晶欠陥の影響のない基板面を露出する工程と、前記露出された基板面にメッキ法により電極を形成する工程と、前記エピタキシャル成長により形成された半導体薄膜および前記めっき法により形成された電極をエッチングして、感磁層と電極とからなるホール素子パターンを形成する工程と、を含むことを特徴とする。
【００１６】
絶縁性の基板上に厚さ０．２〜１．４μｍの半導体薄膜をヘテロエピタキシャル成長させる方法としては、一般に広く半導体薄膜の成長法として用いられる分子線エピタキシー（ＭＢＥ）法、ＭＯＣＶＤ法、真空蒸着法等何でも良いが、薄膜成長の制御性に優れ、良好な結晶性が得られるＭＢＥ法は特に好ましいものである。
【００１７】
ワイヤボンディングされる電極が形成される半導体薄膜の所定の部分を予め完全にエッチング除去する方法としては、変成層が除去できればウエットエッチング法、ドライエッチング法の何れでも良いが、ドライエッチング法による基板内の結晶欠陥等のダメージを除去することを目的としてウエットエッチング法を併用することも好ましく行われる。
【００１８】
メッキ法により電極を形成する方法としては、無電解メッキ法、電解メッキ法の何れでも良いが、無電解メッキにより基板面内電位を均一にした上で、電解メッキ法により電極を厚付けする方法は、基板面内の電極の膜厚分布が均一になることから特に好ましい方法である。
【００１９】
ホール素子形状にエッチングする方法としては、ウエットエッチング法、ドライエッチング法の何れでも良いが、ドライエッチング法による基板内の結晶欠陥等のダメージを除去することを目的としてウエットエッチング法を併用する方法は、特に好ましい方法である。
【００２０】
【発明の実施の形態】
以下に発明の詳細について、比較例を併記した実施例を用いてさらに詳しく説明するが、本発明は、基板とヘテロエピタキシャル成長された半導体薄膜との格子定数の異なる非格子整合系のエピタキシャル薄膜を感磁層として用いた磁電変換素子において、ワイヤボンディングされる電極下部のヘテロエピタキシャル成長界面の相互拡散を起こした非常に高密度の結晶欠陥を有する変成層が除去されていることを特徴とする磁電変換素子とその製造方法であり、以下の実施例に限定されるものではない。
【００２１】
［実施例１］
半絶縁性ＧａＡｓ基板上に形成したＳｉドープＩｎＡｓ薄膜を感磁層として用いたホール素子を作製した例について、以下に説明する。
【００２２】
直径２インチの半絶縁性ＧａＡｓ基板上に、分子線エピタキシー法を用いて、ドナー不純物であるＳｉをドープした厚さ０．５μｍのＩｎＡｓ薄膜をエピタキシャル成長させた。
【００２３】
この薄膜上にフォトリソグラフィー法を用いて、ワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去するために、所要のレジストパターンを形成した。これをマスクとして、塩化第２銅、塩酸系のエッチャントを用いて表面から０．７μｍのエッチングを行い、ＩｎＡｓ／ＧａＡｓ界面変成層を除去した。
【００２４】
次に同様の方法で所要の電極パターンを形成し、このレジストをマスクとしてメッキ法によりＣｕ層１．０μｍ、Ｎｉ層０．２５μｍ、Ａｕ層１．０μｍからなる電極を形成した。
【００２５】
さらに、同様の方法でホール素子パターンを形成し、このレジストをマスクとして塩化第２銅、塩酸系のエッチャントを用いて電極の一部とＩｎＡｓ薄膜のエッチングを行い、続いて、基板全面に保護膜であるＳｉ３  Ｎ４  をプラズマＣＶＤ法により基板温度３００℃で形成した。さらに、フォトリソグラフィー法を用いてレジストパターンを形成し、ワイヤボンディングされる電極部上のＳｉ３  Ｎ４  を反応性イオンエッチング法により除去することでホール素子パターンを完成させた。
【００２６】
次に、多数のホール素子パターンが形成されたウェハーをダイシングソーにより個々のホール素子チップに切断し、自動ダイボンダーによりリード上にこのチップをダイボンドした。続いて、自動ワイヤボンダーでリードとホール素子の電極部をＡｕワイヤで接続した上で樹脂モールドすることで、図１に示したようなホール素子を作製した。
【００２７】
このホール素子２万個を処理した組立試作テストにおけるワイヤボンディング装置エラー停止発生率と装置稼働率を表１に示す。ここで、ワイヤボンディング装置エラー停止発生率は、エラー停止のあったホール素子の数の全処理数に占める割合を、装置稼働率は全数処理時間に占める装置稼働時間の割合を表している。
【００２８】
［比較例１］
実施例１で、ワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去するために実施したエッチングにおいて、本比較例１においてはＩｎＡｓ／ＧａＡｓ界面変成層がエッチング除去できない熱塩酸をエッチャントとして用いて、他の製造工程および条件は実施例１と同様に行うことで、比較例となるホール素子を作製した。従って、本比較例１においてはワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層は除去されていない。
【００２９】
このホール素子２万個を処理した組立試作テストにおけるワイヤボンディング装置エラー停止発生率と装置稼働率を表１に併記する。
【００３０】
［比較例２］
実施例１で、ワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去するために実施したエッチング工程を省略し、他の製造工程および条件は実施例１と同様に行うことで、ＩｎＡｓ薄膜上に電極が直接形成された比較例となる図２のような従来の構造のホール素子を作製した。従って、本比較例２においてもワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層は除去されていない。
【００３１】
このホール素子２万個を処理した組立試作テストにおけるワイヤボンディング装置エラー停止発生率と装置稼働率を表１に併記する。
【００３２】
【表１】
0003554621.tif 000002
【００３３】
表１より、実施例１のワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去して作製した本発明のホール素子においては、ワイヤボンディング装置エラー停止発生率は０．０１％であり、自動ワイヤボンダーの稼働率も９９％という良好な結果が得られた。
【００３４】
これに対して、比較例１のワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層が除去されていないホール素子においてはワイヤボンディング装置エラー停止発生率は８％、自動ワイヤボンダーの稼働率は５３％であった。この結果は比較例２の従来の構造のホール素子のワイヤボンディング装置エラー停止発生率である１０％、自動ワイヤボンダーの稼働率である４９％という結果と比較して、ワイヤボンディング装置エラー停止発生率、装置稼働率ともに若干改善されてはいるものの、本発明の実施例１の結果と比較すると、ほとんど効果がないことが判る。すなわち、ホール素子の組立性、特にワイヤボンディング性においてはワイヤボンディング電極下部のＩｎＡｓ／ＧａＡｓ界面の相互拡散を起こした非常に高密度の結晶欠陥を有する変成層が除去されなければ改善の効果がないと言える。
【００３５】
さらにここで、実施例１、比較例１、比較例２で作製したホール素子において、ワイヤボンディング後の電極下部の表面状態と表１に示されたワイヤボンディング性の結果との間の相関について調べた。用意しておいたワイヤボンディング後の各ホール素子１００個、電極数にして４００個についてリン酸、過酸化水素系のエッチャントを用い、電極金属およびボンディングＡｕワイヤを同時に除去し、その後、微分干渉顕微鏡でワイヤボンディングされる電極下部のマイクロクラックに対応したエッチピットの観察を行った。表２には観測されたエッチピット密度を示した。
【００３６】
【表２】
0003554621.tif 000003
【００３７】
表２より、ワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去した実施例１の本発明のホール素子においては、相互拡散を起こした非常に高密度の結晶欠陥を有する変成層の影響がないことから、観測されたエッチピットは最も少ない。これに対して、比較例１のＩｎＡｓ／ＧａＡｓ界面変成層が除去されていない素子においては実施例１と比較して約２０倍のエッチピットが観察され、これはほぼ比較例２の従来の構造のホール素子の場合と同程度であった。
【００３８】
この結果を表１に示されたワイヤボンディング性の結果と照らし合わせるとエッチピットが少ない本発明の実施例１ではワイヤボンディング装置エラー停止発生率は小さく、また、電極下部の界面変成層が除去されていない比較例１、ＩｎＡｓ薄膜上に電極を形成した従来の構造の比較例２ではエッチピット密度に伴ってワイヤボンディング装置エラー停止発生率は増大している。すなわちヘテロエピタキシャル成長した時のＩｎＡｓ／ＧａＡｓ界面変成層は極めて薄いが、この界面変成層の格子不整合による高密度の格子欠陥がホール素子のワイヤボンディング性不良に深く関与しており、また、逆にこの界面変成層を除去することが良好なワイヤボンディング性を実現するためには必須であることが確認された。
【００３９】
［実施例２］
半絶縁性ＧａＡｓ基板上に形成したＩｎＳｂ薄膜を感磁層として用いたホール素子を作製した例について、以下に説明する。
【００４０】
直径２インチの半絶縁性ＧａＡｓ基板上に、真空蒸着法を用いて、厚さ０．５μｍのＩｎＳｂ薄膜をエピタキシャル成長させた。
【００４１】
続いて、実施例１と同様の方法を用いて、ワイヤボンディングされる電極下部のＩｎＳｂ／ＧａＡｓ界面変成層を除去するためのレジストパターンを形成し、塩化第２銅、塩酸系のエッチャントを用いてエッチングを行い、ＩｎＳｂ／ＧａＡｓ界面変成層を除去した。さらに、同様の方法でメッキ法によりＣｕ層１．０μｍ、Ｎｉ層０．２５μｍ、Ａｕ層１．０μｍからなる電極を形成した上で、塩化第２銅、塩酸系のエッチャントを用いて電極の一部とＩｎＳｂ薄膜のエッチングを行い、続いて、保護膜であるＳｉ３  Ｎ４  を形成した上で、ワイヤボンディングされる電極部上のＳｉ３  Ｎ４  を除去することで、ホール素子パターンを完成させた。
【００４２】
さらに、ウェハーを個々のホール素子チップに切断し、リード上にダイボンドした上で、自動ワイヤボンダーでリードとホール素子の電極部をＡｕワイヤで接続し、樹脂モールドすることで、実施例１と同様の構造のホール素子を作製した。
【００４３】
［比較例３］
実施例２で、ワイヤボンディングされる電極下部のＩｎＳｂ／ＧａＡｓ界面変成層を除去するために実施したエッチングにおいて、比較例３においてはＩｎＳｂ／ＧａＡｓ界面変成層がエッチング除去できない熱塩酸をエッチャントとして用いて、他の製造工程および条件は実施例２と同様に行うことで、比較例となるホール素子を作製した。従って、比較例３においてはワイヤボンディングされる電極下部のＩｎＳｂ／ＧａＡｓ界面変成層は除去されていない。
【００４４】
［比較例４］
実施例２で、ワイヤボンディングされる電極下部のＩｎＳｂ／ＧａＡｓ界面変成層を除去するために実施したエッチング工程を省略し、他の製造工程および条件は実施例２と同様に行うことで、ＩｎＳｂ薄膜上に電極が直接形成された比較例となる従来の構造のホール素子を作製した。従って、比較例４においてもワイヤボンディングされる電極下部のＩｎＳｂ／ＧａＡｓ界面変成層は除去されていない。
【００４５】
以上の実施例２、比較例３、比較例４で作成したホール素子の組立試作テストにおいても、実施例１と同様にワイヤボンディング装置エラー停止発生率と装置稼働率を調べたが、実施例１と同様の傾向を示す結果が得られた。
【００４６】
【発明の効果】
以上に詳細に説明したように、本発明によれば、基板とヘテロエピタキシャル成長された半導体薄膜との格子定数の異なる非格子整合系のエピタキシャル薄膜を感磁層として用いた磁電変換素子において、ワイヤボンディングされる電極下部のヘテロエピタキシャル成長界面の相互拡散を起こした非常に高密度の結晶欠陥を有する変成層を除去することにより、界面の変成層に起因したワイヤボンディング性不良という実製造上の致命的な問題を解決し、量産製造可能な磁電変換素子を提供することができる。
【図面の簡単な説明】
【図１】本発明のワイヤボンディングされる電極下部のＩｎＡｓ／ＧａＡｓ界面変成層を除去して作製したＩｎＡｓホール素子の構造図であり、（ａ）は透過平面図、（ｂ）はａ−ａ′部の透過断面図である。
【図２】従来のＩｎＡｓ薄膜上に直接電極を形成して作製したＩｎＡｓホール素子の構造図であり、（ａ）は透過平面図、（ｂ）はａ−ａ′部の透過断面図である。
【図３】ＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長界面の相互拡散を起こした非常に高密度の結晶欠陥を有する変成層の説明図である。
【図４】本発明の磁電変換素子に用いられる電極の構造を示す説明図であり、（ａ）は具体例の平面図、およびａ−ａ′部の断面図、（ｂ）は具体例の平面図、およびｂ−ｂ′部の断面図、（ｃ）は具体例の平面図、およびｃ−ｃ′部の断面図、（ｄ）は具体例の平面図、およびｄ−ｄ′部の断面図である。
【符号の説明】
１    Ａｕ電極層
２    Ｎｉ電極層
３    Ｃｕ電極層
４    ＩｎＡｓ薄膜
５    半絶縁性ＧａＡｓ基板
６    ＳｉＮ層
７    Ａｕワイヤ
８    モールド樹脂
９    リード線
１０    ＩｎＡｓ／ＧａＡｓヘテロエピタキシャル成長界面
１１    ＩｎＡｓ／ＧａＡｓ界面変成層
【図１】
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【図２】
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【図３】
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【図４】
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