(57)【特許請求の範囲】
【請求項１】
スイッチング素子のゲートに所定の第１電圧のオン信号を印加して所定期間だけ導通させ、当該ゲートに所定の第２電圧のオフ信号を印加して所定の期間だけ不導通にするゲート駆動回路にあって、
前記ゲートに印加する前記所定の第１電圧を時間的に２段階にずらして印加する遅延ドライブ手段を備え、
前記遅延ドライブ手段は、交互にオン／オフ制御される第１のゲート駆動用トランジスタ及びゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲート駆動用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲート駆動用トランジスタと、前記第２のゲート駆動用トランジスタを前記第１のゲート駆動用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有することを特徴とするゲート駆動回路。
【請求項２】
スイッチング素子のゲートに所定の第１電圧のオン信号を印加して所定期間だけ導通させ、当該ゲートに所定の第２電圧のオフ信号を印加して所定の期間だけ不導通にするゲート駆動回路にあって、
前記ゲートに印加する前記所定の第２電圧を時間的に２段階にずらして印加する遅延ドライブ手段を備え、
前記遅延ドライブ手段は、交互にオン／オフ制御されるゲート駆動用トランジスタ及び第１のゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲートオフ用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲートオフ用トランジスタと、前記第２のゲートオフ用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有することを特徴とするゲート駆動回路。
【請求項３】
スイッチング素子のゲートに所定の第１電圧のオン信号を印加して所定期間だけ導通させ、当該ゲートに所定の第２電圧のオフ信号を印加して所定の期間だけ不導通にするゲート駆動回路にあって、
前記ゲートに印加する前記所定の第１電圧を時間的に２段階にずらして印加する第１の遅延ドライブ手段と、前記ゲートに印加する前記所定の第２電圧を時間的に２段階にずらして印加する第２の遅延ドライブ手段とを備え、
前記第１の遅延ドライブ手段は、交互にオン／オフ制御される第１のゲート駆動用トランジスタ及びゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲート駆動用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲート駆動用トランジスタと、前記第２のゲート駆動用トランジスタを前記第１のゲート駆動用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有し、
前記第２の遅延ドライブ手段は、交互にオン／オフ制御されるゲート駆動用トランジスタ及び第１のゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲートオフ用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲートオフ用トランジスタと、前記第２のゲートオフ用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有することを特徴とするゲート駆動回路。
【請求項４】
ゲート制御信号線の正側と前記スイッチング素子のエミッタとの間に挿入されたコンデンサを備えたことを特徴とする請求項１に記載のゲート駆動回路。
【請求項５】
ゲート制御信号線の負側と前記スイッチング素子のエミッタとの間に挿入されたコンデンサを備えたことを特徴とする請求項２に記載のゲート駆動回路。
【請求項６】
ゲート制御信号線の正側と前記スイッチング素子のエミッタとの間に挿入された第１のコンデンサと、ゲート制御信号線の負側と前記スイッチング素子のエミッタとの間に挿入された第２のコンデンサとを備えたことを特徴とする請求項３に記載のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧駆動形スイッチング素子のゲート駆動回路に関する。
【０００２】
【従来の技術】
一般に、例えばＩＧＢＴ、ＩＥＧＴのような電圧駆動形スイッチング素子を用いた３相出力ＰＷＭインバータ装置は、図１０に示す回路構成である。このＰＷＭインバータ装置において、Ｖｄは直流電源、ＦＣは直流平滑コンデンサ、ＱＵ，ＱＶ，ＱＷ，ＱＸ，ＱＹ，ＱＺは電圧駆動形スイッチング素子、ＧＣＵ，ＧＣＶ，ＧＣＷ，ＧＣＸ，ＧＣＹ，ＧＣＺはこれらの素子各々を駆動するゲート駆動回路である。また、ＣＯＮＴはインバータ装置の速度制御回路で、ＵＶＷ３相のそれぞれの速度制御回路ＣＯＮＴ−Ｕ，ＣＯＮＴ−Ｖ，ＣＯＮＴ−Ｗによって構成されている。
【０００３】
そして、速度制御回路ＣＯＮＴによるＰＷＭインバータ装置の制御動作は次のようである（以下では、Ｕ相の制御回路ＣＯＮＴ−Ｕについて説明するが、Ｖ，Ｗ各相についても同様である）。最初、速度指令値Ｖｒｅｆと速度検出値Ｖｏとを比較して偏差ｅｒを出力する。この偏差ｅｒと、速度Ｖｏに比例して出力する正弦波回路ＶＳＩＮの出力単位正弦波Ｅｓｉｎとを乗算し、その演算結果Ｉｒｅｆと電流フィードバック信号Ｉｏとを比較器Ｓ１で比較する。比較器Ｓ１の出力は増幅器ＡＭ１を介して電圧指令値Ｅｒｅｆとして比較器Ｓ２に入力し、この比較器Ｓ２で三角波発生器ＶＴＲの出力Ｅｔｒと比較する。比較器Ｓ２の出力は波形整形回路ＳＨＡによって１と０との信号に変換され、Ｕ相のゲート駆動回路ＧＣＵに入力され、また反転器ＭＡを経てもう１つのゲート駆動回路ＧＣＸにも同時に入力され、これらゲート駆動回路ＧＣＵ，ＧＣＸによってＵ相の電圧形スイッチング素子ＱＵ，ＱＸが交互にオン／オフ制御され、その出力が電動機ＭにＵ相電流ＩＵとして供給される。Ｖ，Ｗ相についても同様に制御される。この結果、正弦波電流ＩＵ，ＩＶ，ＩＷが電動機Ｍに供給され、速度制御される。
【０００４】
このような構成のＰＷＭインバータ装置におけるゲート駆動回路ＧＣＵ，ＧＣＶ，ＧＣＷ，ＧＣＸ，ＧＣＹ，ＧＣＺ各々は、図１１に示す構成である。図１１は、電圧形スイッチング素子であるＩＧＢＴに対するゲート駆動回路を示している。このゲート駆動回路において、ＰＯＷは高周波電源、ＰＯＣはこの高周波電源ＰＯＷの交流を直流に変換する電源回路、ＰＧＲは論理制御回路、ＰＤＲはドライブ回路である。またＰＲはゲート抵抗回路であり、抵抗ＲＡ，ＲＢから成っている。そしてＰＨＣは論理制御回路ＰＧＲに対してゲート制御信号ＶＩを入力する入力回路である。
【０００５】
このゲート駆動回路は図１２に示すシーケンスにより動作する。すなわち、入力信号ＧＵ（これはＵ相のスイッチング素子ＱＵに対する信号であるが、他のスイッチング素子に対する動作も同様である）に対して、入力回路ＰＨＣがゲート制御信号ＶＩを論理制御回路ＰＧＲに出力する。論理制御回路ＰＧＲはこの入力信号ＶＩにより、制御信号ＶＧＡ，ＶＧＢをそれぞれドライブ回路ＰＤＲのトランジスタＴＲＡ，ＴＲＢに出力する。
【０００６】
そこで、入力信号ＧＵ、そしてＶＩが１の期間、ＶＧＡも１となり、これによってトランジスタＴＲＡが導通し、ゲート抵抗ＲＡを介してスイッチング素子ＩＧＢＴのゲートＧに正電圧＋Ｖを印加して素子をオン状態にする。
【０００７】
また入力信号ＧＵ、そしてＶＩが０の期間、ドライブ回路ＰＤＲのトランジスタＴＲＢが導通し、ゲート抵抗ＲＢを介してスイッチング素子ＩＧＢＴのゲートＧに負電圧−Ｖを印加して素子をオフ状態にする。
【０００８】
【発明が解決しようとする課題】
このような従来のゲート駆動回路にあっては、次のような問題点があった。電圧駆動形スイッチング素子は大容量、高耐圧になるほどに、図１３に示す各端子間の浮遊キャパシタンスＣｃｇ，Ｃｇｅ，Ｃｃｅが増大する。その結果、図１４に示すＵ相の両アームの素子ＧＵ，ＧＸのように、他の素子がオフからオンにスイッチングすると浮遊キャパシタンスを介してオフゲート電圧Ｖｇｕ，Ｖｇｘに０Ｖ以上の誤パルスが入り、最悪の場合にはこの誤パルスによってオフしていた素子が再びオンして短絡モードを発生し、素子を破壊することがある問題点があった。特に、図１０に示したようなＰＷＭインバータ装置では、上下アームの素子間による影響が現れ、小電流領域で最も激しい。しかもゲート駆動回路は素子の近傍に設置されているため、電磁ノイズ、誘導ノイズの影響にさらされやすい環境で使用されている。
【０００９】
本発明はこのような従来の問題点に鑑みてなされたもので、ノイズの影響を受けにくく、動作の信頼性の高いゲート駆動回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１の発明は、スイッチング素子のゲートに所定の第１電圧のオン信号を印加して所定期間だけ導通させ、当該ゲートに所定の第２電圧のオフ信号を印加して所定の期間だけ不導通にするゲート駆動回路にあって、前記ゲートに印加する前記所定の第１電圧を時間的に２段階にずらして印加する遅延ドライブ手段を備え、前記遅延ドライブ手段は、交互にオン／オフ制御される第１のゲート駆動用トランジスタ及びゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲート駆動用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲート駆動用トランジスタと、前記第２のゲート駆動用トランジスタを前記第１のゲート駆動用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有するものである。
【００１１】
請求項１の発明のゲート駆動回路では、スイッチング素子のゲートに所定の第１電圧のオン信号を印加するのに、遅延ドライブ回路により時間的に２段階にずらして印加する制御を行う。これにより、スイッチング素子のゲートに対して安定したオンゲート電圧を与え、またスイッチング素子のコレクタ−エミッタ間の電圧の下降時間を短縮し、スイッチング時のオン損失を低減する。
【００１２】
請求項２の発明は、スイッチング素子のゲートに所定の第１電圧のオン信号を印加して所定期間だけ導通させ、当該ゲートに所定の第２電圧のオフ信号を印加して所定の期間だけ不導通にするゲート駆動回路にあって、前記ゲートに印加する前記所定の第２電圧を時間的に２段階にずらして印加する遅延ドライブ手段を備え、前記遅延ドライブ手段は、交互にオン／オフ制御されるゲート駆動用トランジスタ及び第１のゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲートオフ用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲートオフ用トランジスタと、前記第２のゲートオフ用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有するものである。
【００１３】
請求項２の発明のゲート駆動回路では、スイッチング素子のゲートに所定の第２電圧のオフ信号を印加するのに、遅延ドライブ回路により時間的に２段階にずらして印加する制御を行う。これにより、スイッチング素子のゲートに対して安定したオフゲート電圧を与え、またスイッチング素子のコレクタ−エミッタ間の電圧のホール時間を短縮し、スイッチング時のオフ損失を低減する。
【００１４】
請求項３の発明は、スイッチング素子のゲートに所定の第１電圧のオン信号を印加して所定期間だけ導通させ、当該ゲートに所定の第２電圧のオフ信号を印加して所定の期間だけ不導通にするゲート駆動回路にあって、前記ゲートに印加する前記所定の第１電圧を時間的に２段階にずらして印加する第１の遅延ドライブ手段と、前記ゲートに印加する前記所定の第２電圧を時間的に２段階にずらして印加する第２の遅延ドライブ手段とを備え、前記第１の遅延ドライブ手段は、交互にオン／オフ制御される第１のゲート駆動用トランジスタ及びゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲート駆動用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲート駆動用トランジスタと、前記第２のゲート駆動用トランジスタを前記第１のゲート駆動用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有し、前記第２の遅延ドライブ手段は、交互にオン／オフ制御されるゲート駆動用トランジスタ及び第１のゲートオフ用トランジスタとの１対で、それぞれ前記スイッチング素子のゲートにゲート抵抗を介して接続されている１対のトランジスタと、前記第１のゲートオフ用トランジスタと並列に設けられ、前記ゲートに対してゲート抵抗を介さずに接続されている第２のゲートオフ用トランジスタと、前記第２のゲートオフ用トランジスタに対して一定の遅延時間を介して駆動する遅延回路とを有するものである。
【００１５】
請求項３の発明のゲート駆動回路では、スイッチング素子のゲートに所定の第１電圧のオン信号を印加するのに、第１の遅延ドライブ回路により時間的に２段階にずらして印加する制御を行い、またスイッチング素子のゲートに所定の第２電圧のオフ信号を印加するのに、第２の遅延ドライブ回路により時間的に２段階にずらして印加する制御を行う。
【００１６】
これにより、スイッチング素子のゲートに対して安定したオンゲート電圧、オフゲート電圧を与え、またスイッチング素子のコレクタ−エミッタ間の電圧の下降時間、ホール時間を短縮し、スイッチング損失を低減する。
【００１７】
請求項４の発明は、請求項１のゲート駆動回路において、ゲート制御信号線の正側と前記スイッチング素子のエミッタとの間に挿入されたコンデンサを備えたことを特徴とするものである。
【００１８】
請求項４の発明のゲート駆動回路では、スイッチング素子のゲートに所定の第１電圧のオン信号を印加するのに、遅延ドライブ回路により時間的に２段階にずらして印加する制御を行う。そして、コンデンサにより第１段階のオンゲート電圧をゲート共にエミッタに与えた状態で第２段階のオンゲート電圧をゲートに印加する。
【００１９】
これにより、スイッチング素子のゲートに対してより安定したオンゲート電圧を印加し、またスイッチング素子のコレクタ−エミッタ間の電圧の下降時間を短縮し、スイッチング時のオン損失を低減し、加えてコンデンサが低インピーダンスでノイズを効果的に吸収してノイズの影響を受けにくくする。
【００２０】
請求項５の発明は、請求項２のゲート駆動回路において、ゲート制御信号線の負側と前記スイッチング素子のエミッタとの間に挿入されたコンデンサを備えたことを特徴とするものである。
【００２１】
請求項５の発明のゲート駆動回路では、スイッチング素子のゲートに所定の第２電圧のオフ信号を印加するのに、遅延ドライブ回路により時間的に２段階にずらして印加する制御を行う。そして、コンデンサにより第１段階のオフゲート電圧をゲート共にエミッタに与えた状態で第２段階のオフゲート電圧をゲートに印加する。
【００２２】
これにより、スイッチング素子のゲートに対して安定したオフゲート電圧を与え、またスイッチング素子のコレクタ−エミッタ間の電圧のホール時間を短縮し、スイッチング時のオフ損失を低減し、加えてコンデンサが低インピーダンスでノイズを効果的に吸収してノイズの影響を受けにくくする。
【００２３】
請求項６の発明は、請求項３のゲート駆動回路において、ゲート制御信号線の正側と前記スイッチング素子のエミッタとの間に挿入された第１のコンデンサと、ゲート制御信号線の負側と前記スイッチング素子のエミッタとの間に挿入された第２のコンデンサとを備えたものである。
【００２４】
請求項６の発明のゲート駆動回路では、スイッチング素子のゲートに所定の第１電圧のオン信号を印加するのに、第１の遅延ドライブ回路により時間的に２段階にずらして印加する制御を行い、また第１のコンデンサにより第１段階のオンゲート電圧をゲート共にエミッタに与えた状態で第２段階のオンゲート電圧をゲートに印加する。そして、スイッチング素子のゲートに所定の第２電圧のオフ信号を印加するのに、第２の遅延ドライブ回路により時間的に２段階にずらして印加する制御を行い、また第２のコンデンサにより第１段階のオフゲート電圧をゲート共にエミッタに与えた状態で第２段階のオフゲート電圧をゲートに印加する。
【００２５】
これにより、スイッチング素子のゲートに対してより安定したオンゲート電圧、オフゲート電圧それぞれを印加し、また第１、第２のコンデンサが低インピーダンスでノイズを効果的に吸収してノイズの影響を受けにくくする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて詳説する。図１は本発明のゲート駆動回路の第１の実施の形態の構成を示している。
【００２７】
図１に示すゲート駆動回路は、図１０に示した一般的なＰＷＭインバータ装置におけるＵＶＷ各相の片方の電圧形スイッチング素子ＩＧＢＴに対するものを示している。したがって、図１０に示したＰＷＭインバータ装置における、電圧形スイッチング素子ＱＵ，ＱＸ，ＱＶ，ＱＹ，ＱＷ，ＱＺそれぞれに対するゲート駆動回路ＧＣＵ，ＧＣＶ，ＧＣＷ，ＧＣＸ，ＧＣＹ，ＧＣＺそれぞれに対して、図１に示したゲート駆動回路が適用される。また図１に示したゲート駆動回路における入力ＰＶ，ＩＶ，ＡＧ，ＶＩはそれぞれ、図１１に示した従来例と同様の電源回路ＰＯＣ、入力回路ＰＨＣから入力されるものである。
【００２８】
図１に示したゲート駆動回路において、ＰＧＲは従来と同様の論理制御回路、ＰＤＲＡは第１の実施の形態の特徴をなすドライブ回路、ＲＡ，ＲＢはゲート抵抗である。
【００２９】
ドライブ回路ＰＤＲＡには、交互にオン／オフ制御される１対のトランジスタＴＲＡ，ＴＲＢが設けられ、またトランジスタＴＲＡと並列に第２ドライブトランジスタＴＲＡＡが設けられている。この第２ドライブトランジスタＴＲＡＡには、遅延回路ＤＲＣＡが接続してある。
【００３０】
このゲート駆動回路は図２に示すシーケンスにより動作する。
【００３１】
＜オンゲート出力＞
ゲート制御入力信号ＶＩは、図１１，図１２に示した従来例と同様に論理制御回路ＰＧＲに入力される。論理制御回路ＰＧＲはこの入力信号ＶＩにより、０，１が互いに逆相になったオン／オフ制御信号ＶＧＡ，ＶＧＢをそれぞれドライブ回路ＰＤＲＡのトランジスタＴＲＡ，ＴＲＢに出力する。また制御信号ＶＧＡは遅延回路ＤＲＣＡにも入力される。遅延回路ＤＲＣＡは信号ＶＧＡをその立上がりタイミングがΔｔ１だけ遅延した信号ＶＧＡＡにして第２ドライブトランジスタＴＲＡＡに出力する。
【００３２】
これにより、入力信号ＶＩが１の期間ｔ１〜ｔ３の間ＶＧＡも１となり、これによってトランジスタＴＲＡが導通し、ゲート抵抗ＲＡを介してスイッチング素子ＩＧＢＴのゲートＧにオンゲート電圧Ｖｔｒａを期間ｔ１〜ｔ３の間印加し、さらに第２ドライブトランジスタＴＲＡＡからΔｔ１の遅延の後に、期間ｔ２〜ｔ３の間オンゲート電圧Ｖｔｒａａを素子ＩＧＢＴのゲートに印加する。この結果、スイッチング素子ＩＧＢＴのゲートＧ−エミッタＥ間にはオンゲート電圧ＶＧＧが与えられる。
【００３３】
＜オフゲート出力＞
入力信号ＶＩが０の期間ｔ３〜ｔ４の間、制御回路ＰＲＧの出力する制御信号ＶＧＡが０となってドライブトランジスタＴＲＡ，ＴＲＡＡがオフし、逆に制御信号ＶＧＢが１となってドライブトランジスタＴＲＢがオンする。これにより、ゲートＧ−エミッタＥ間の電圧ＶＧＧに−Ｖの負電圧が印加され、スイッチング素子ＩＧＢＴをオフする。
【００３４】
このようにして、第１の実施の形態のゲート駆動回路では、オンゲート動作において、トランジスタＴＲＡより第１段のオンゲート電圧を与えた後、Δｔ１の遅延後に第２ドライブトランジスタＴＲＡＡより第２段のオンゲート電圧を与えることで、安定したオンゲート電圧を供給することができる。また、ｄＶ／ｄｔ（電圧の時間変化率）を小さくして反対側のスイッチング素子のゲートに誘起されるパルスノイズレベルを下げ、誤動作を防ぐことができる。さらにスイッチング素子ＩＧＢＴのコレクタＣ−エミッタＥ間の電圧の下降時間ｔｒが短縮され、スイッチングのオン損失Ｅｏｎが減少する。
【００３５】
次に、本発明のゲート駆動回路の第２の実施の形態を、図３に基づいて説明する。第２の実施の形態のゲート駆動回路は、図１に示した第１の実施の形態に対して、さらに直流電源の正側ＰＶとスイッチング素子ＩＧＢＴのエミッタＥとの間にコンデンサＣＨＡを設置したこと特徴とする。したがって、その他の構成は図１に示した第１の実施の形態と共通である。
【００３６】
第２の実施の形態のゲート駆動回路では、上記の第１の実施の形態によるオンゲート出力動作において、特に第２ドライブトランジスタＴＲＡＡが第２段のオンゲート電圧Ｖｒａａを出力するときにさらに安定したゲート電圧ＶＧＧを与えることができる。またコンデンサＣＨＡは低インピーダンスなのでノイズを効果的に吸収することができ、ノイズの影響を受けにくくできる。
【００３７】
次に、本発明のゲート駆動回路の第３の実施の形態を、図４に基づいて説明する。図４に示す第３の実施の形態のゲート駆動回路は図１に示した第１の実施の形態と同様に、図１０に示した一般的にＰＷＭインバータ装置におけるＵＶＷ各相の片方の電圧形スイッチング素子ＩＧＢＴに対するものを示している。したがって、図１０に示したＰＷＭインバータ装置における、電圧形スイッチング素子ＱＵ，ＱＸ，ＱＶ，ＱＹ，ＱＷ，ＱＺそれぞれに対するゲート駆動回路ＧＣＵ，ＧＣＶ，ＧＣＷ，ＧＣＸ，ＧＣＹ，ＧＣＺそれぞれに対して、図４に示したゲート駆動回路が適用される。また図４に示したゲート駆動回路における入力ＰＶ，ＩＶ，ＡＧ，ＶＩはそれぞれ、図１１に示した従来例と同様の電源回路ＰＯＣ、入力回路ＰＨＣから入力されるものである。
【００３８】
図４に示したゲート駆動回路において、ＰＧＲは従来と同様の論理制御回路、ＰＤＲＢは第３の実施の形態の特徴をなすドライブ回路、ＲＡ，ＲＢはゲート抵抗である。
【００３９】
ドライブ回路ＰＤＲＢには、交互にオン／オフ制御される１対のトランジスタＴＲＡ，ＴＲＢが設けられ、またトランジスタＴＲＢと並列に第２ドライブトランジスタＴＲＢＢが設けられている。この第２ドライブトランジスタＴＲＢＢには、遅延回路ＤＲＣＢが接続してある。
【００４０】
このゲート駆動回路は図５に示すシーケンスにより動作する。
【００４１】
＜オンゲート出力＞
論理制御回路ＰＧＲは入力信号ＶＩにより、０，１が互いに逆相になったオン／オフ制御信号ＶＧＡ，ＶＧＢをそれぞれドライブ回路ＰＤＲＢのトランジスタＴＲＡ，ＴＲＢに出力する。入力信号ＶＩが１の期間ｔ１〜ｔ２の間、制御回路ＰＲＧの出力する制御信号ＶＧＡが１となってドライブトランジスタＴＲＡがオンし、逆に制御信号ＶＧＢが０となってドライブトランジスタＴＲＢ，ＴＲＢＢがオフする。これにより、ゲートＧ−エミッタＥ間の電圧ＶＧＧに＋Ｖのゲート電圧が印加され、スイッチング素子ＩＧＢＴをオンする。
【００４２】
＜オフゲート出力＞
論理制御回路ＰＧＲは入力信号ＶＩが０の期間ｔ２〜ｔ４の間、制御信号ＶＧＡを０とし、制御信号ＶＧＢを１にして出力する。制御信号ＶＧＡは０でドライブトランジスタＴＲＡをオフにする。
【００４３】
一方、制御信号ＶＧＢは１で、ドライブトランジスタＴＲＢを期間ｔ２〜ｔ４の間オンする。また制御信号ＶＧＢは遅延回路ＤＲＣＢにも入力される。遅延回路ＤＲＣＢの信号ＶＧＢをその立下がりタイミングがΔｔ２だけ遅延した信号ＶＧＢＢにして第２ドライブトランジスタＴＲＢＢに出力する。
【００４４】
これにより、期間ｔ２〜ｔ４の間トランジスタＴＲＢが導通し、ゲート抵抗ＲＢを介してスイッチング素子ＩＧＢＴのゲートＧにオフゲート電圧Ｖｔｒｂを印加し、さらに第２ドライブトランジスタＴＲＢＢからΔｔ２の遅延の後に、期間ｔ３〜ｔ４の間オフゲート電圧Ｖｔｒｂｂを素子ＩＧＢＴのゲートに、ゲート抵抗を介さずに直接に印加する。この結果、スイッチング素子ＩＧＢＴのゲートＧ−エミッタＥ間にはオフゲート電圧ＶＧＧが与えられる。
【００４５】
このようにして、第３の実施の形態のゲート駆動回路では、オフゲート動作において、トランジスタＴＲＢより第１段のオフゲート電圧を与えた後、Δｔ２の遅延後に第２ドライブトランジスタＴＲＢＢより第２段のオフゲート電圧をゲート抵抗を介さずに直接に与えることで、安定したオフゲート電圧を供給することができ、反対側のスイッチング素子のゲートオンによるパルスノイズが誘起されないようにできる。また、スイッチング素子ＩＧＢＴのコレクタＣ−エミッタＥ間の電圧のホール時間ｔｆが短縮され、スイッチングのオフ損失Ｅｏｆｆが減少する。
【００４６】
次に、本発明のゲート駆動回路の第４の実施の形態を、図６に基づいて説明する。第４の実施の形態のゲート駆動回路は、図４に示した第３の実施の形態に対して、さらに直流電源の負側ＮＶとスイッチング素子ＩＧＢＴのエミッタＥとの間にコンデンサＣＨＢを設置したこと特徴とする。したがって、その他の構成は図４に示した第３の実施の形態と共通である。
【００４７】
第４の実施の形態のゲート駆動回路では、上記の第３の実施の形態によるオフゲート出力動作において、特に第２ドライブトランジスタＴＲＢＢが第２段のオフゲート電圧Ｖｒｂｂを出力するときにさらに安定したゲート電圧ＶＧＧを与えることができる。またコンデンサＣＨＢは低インピーダンスなのでノイズを効果的に吸収することができ、ノイズの影響を受けにくくできる。
【００４８】
次に、本発明のゲート駆動回路の第５の実施の形態を、図７に基づいて説明する。第５の実施の形態のゲート駆動回路は、図１に示した第１の実施の形態と図４に示した第３の実施の形態とを組み合わせた構成を特徴としている。すなわち、図１１に示した従来のゲート駆動回路に対して、論理制御回路ＰＲＧからの制御信号ＶＧＡの立上がりタイミングをΔｔ１だけ遅延させて制御信号ＶＧＡＡとして出力する第１の遅延回路ＤＲＣＡ、制御信号ＶＧＢの立下りタイミングをΔｔ２だけ遅延させて制御信号ＶＧＢＢとして出力する第２の遅延回路ＤＲＣＢを設け、また、ドライブ回路ＰＤＲＣに１対のドライブトランジスタＴＲＡ，ＴＲＢと共に、第２ドライブトランジスタＴＲＡＡ，ＴＲＢＢを設けている。
【００４９】
これにより、第５の実施の形態のゲート駆動回路は、図８に示したシーケンスのように動作する。
【００５０】
＜オンゲート出力＞
第１の実施の形態の場合と同様であり、制御回路ＰＧＲは入力信号ＶＩが１の期間ｔ１〜ｔ３の間、制御信号ＶＧＡを１にしてドライブ回路ＰＤＲＣのトランジスタＴＲＡをオンさせる。また制御信号ＶＧＡは第１の遅延回路ＤＲＣＡにも入力され、ここで立上がりタイミングをΔｔ１だけ遅延させた信号ＶＧＡＡにして第２ドライブトランジスタＴＲＡＡに出力し、これをｔ２〜ｔ３の期間オンさせる。
【００５１】
これにより、入力信号ＶＩが１の期間ｔ１〜ｔ３の間スイッチング素子ＩＧＢＴのゲートＧにオンゲート電圧Ｖｔｒａを印加し、さらに第２ドライブトランジスタＴＲＡＡからΔｔ１の遅延の後に、期間ｔ２〜ｔ３の間オンゲート電圧Ｖｔｒａａを素子ＩＧＢＴのゲートに印加する。この結果、スイッチング素子ＩＧＢＴのゲートＧ−エミッタＥ間にはオンゲート電圧ＶＧＧが与えられる。
【００５２】
＜オフゲート出力＞
第３の実施の形態の場合と同様であり、制御回路ＰＧＲは入力信号ＶＩが０の期間ｔ３〜ｔ５の間、制御信号ＶＧＡを０にしてドライブ回路ＰＤＲＣのトランジスタＴＲＢをオンさせる。また制御信号ＶＧＢは第２の遅延回路ＤＲＣＢにも入力され、ここで立下がりタイミングをΔｔ２だけ遅延させた信号ＶＧＢＢにして第２ドライブトランジスタＴＲＢＢに出力し、これをｔ４〜ｔ５の期間オンさせる。
【００５３】
これにより、入力信号ＶＩが０の期間ｔ３〜ｔ５の間スイッチング素子ＩＧＢＴのゲートＧにオフゲート電圧Ｖｔｒｂを印加し、さらに第２ドライブトランジスタＴＲＢＢからΔｔ２の遅延の後に、期間ｔ４〜ｔ５の間オフゲート電圧Ｖｔｒｂｂを素子ＩＧＢＴのゲートに印加する。この結果、スイッチング素子ＩＧＢＴのゲートＧ−エミッタＥ間にはオフゲート電圧ＶＧＧが与えられる。
【００５４】
このようにして、第５の実施の形態のゲート駆動回路では、第１の実施の形態と第３の実施の形態の作用効果を組み合わせたものとなり、オンゲート動作においては、トランジスタＴＲＡより第１段のオンゲート電圧を与えた後、Δｔ１の遅延後に第２ドライブトランジスタＴＲＡＡより第２段のオンゲート電圧を与えることで、安定したオンゲート電圧を供給することができる。また、ｄＶ／ｄｔ（電圧の時間変化率）を小さくして反対側のスイッチング素子のゲートに誘起されるパルスノイズレベルを下げ、誤動作を防ぐことができる。さらに、スイッチング素子ＩＧＢＴのコレクタＣ−エミッタＥ間の電圧の下降時間ｔｒが短縮され、スイッチングのオン損失Ｅｏｎが減少する。
【００５５】
またオフゲート動作においては、トランジスタＴＲＢより第１段のオフゲート電圧を与えた後、Δｔ２の遅延後に第２ドライブトランジスタＴＲＢＢより第２段のオフゲート電圧をゲート抵抗を介さずに直接に与えることで、安定したオフゲート電圧を供給することができ、反対側のスイッチング素子のゲートオンによるパルスノイズが誘起されないようにできる。また、スイッチング素子ＩＧＢＴのコレクタＣ−エミッタＥ間の電圧のホール時間ｔｆが短縮され、スイッチングのオフ損失Ｅｏｆｆが減少する。
【００５６】
次に、本発明のゲート駆動回路の第６の実施の形態を、図９に基づいて説明する。第６の実施の形態のゲート駆動回路は、図３に示した第２の実施の形態と図６に示した第４の実施の形態とを組み合わせた構成である。すなわち、図７に示した第５の実施の形態に対して、さらに、直流電源の正側ＰＶとスイッチング素子ＩＧＢＴのエミッタＥとの間にコンデンサＣＨＡを設置し、かつ直流電源の負側ＮＶとスイッチング素子ＩＧＢＴのエミッタＥとの間にコンデンサＣＨＢを設置したこと特徴としている。その他の構成は図７に示した第５の実施の形態と共通である。
【００５７】
これにより、第６の実施の形態のゲート駆動回路では、第５の実施の形態の作用効果に加えて、第１の実施の形態に対する第２の実施の形態のように、また第３の実施の形態に対する第４の実施の形態のように、コンデンサＣＨＡ，ＣＨＢが低インピーダンスなのでノイズを効果的に吸収することができ、ノイズの影響を受けにくくできる。
【００５８】
なお、上記の各実施の形態では電圧形スイッチング素子にＩＧＢＴを例示したが、これに限定されず、例えば、ＩＥＧＴに適用するのも有効である。
【００５９】
【発明の効果】
以上のように請求項１の発明によれば、スイッチング素子のゲートに対して安定したオンゲート電圧を与えることができ、またスイッチング素子のコレクタ−エミッタ間の電圧の下降時間を短縮し、スイッチング時のオン損失を低減することができる。
【００６０】
請求項２の発明によれば、スイッチング素子のゲートに対して安定したオフゲート電圧を与えることができ、またスイッチング素子のコレクタ−エミッタ間の電圧のホール時間を短縮し、スイッチング時のオフ損失を低減することができる。
【００６１】
請求項３の発明によれば、スイッチング素子のゲートに対して安定したオンゲート電圧、オフゲート電圧を与え、またスイッチング素子のコレクタ−エミッタ間の電圧の下降時間、ホール時間を短縮し、スイッチング損失を低減することができる。
【００６２】
請求項４の発明によれば、スイッチング素子のゲートに対してより安定したオンゲート電圧を印加することができ、またスイッチング素子のコレクタ−エミッタ間の電圧の下降時間を短縮し、スイッチング時のオン損失を低減することができ、加えてコンデンサが低インピーダンスでノイズを効果的に吸収してノイズの影響を受けにくくすることができる。
【００６３】
請求項５の発明によれば、スイッチング素子のゲートに対して安定したオフゲート電圧を与えることができ、またスイッチング素子のコレクタ−エミッタ間の電圧のホール時間を短縮し、スイッチング時のオフ損失を低減することができ、加えてコンデンサが低インピーダンスでノイズを効果的に吸収してノイズの影響を受けにくくすることができる。
【００６４】
請求項６の発明によれば、スイッチング素子のゲートに対してより安定したオンゲート電圧、オフゲート電圧それぞれを印加し、またスイッチング素子のコレクタ−エミッタ間の電圧の下降時間、ホール時間を短縮し、スイッチング損失を低減することができ、加えて第１、第２のコンデンサが低インピーダンスでノイズを効果的に吸収してノイズの影響を受けにくくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路ブロック図。
【図２】上記の第１の実施の形態の動作シーケンス図。
【図３】本発明の第２の実施の形態の回路ブロック図。
【図４】本発明の第３の実施の形態の回路ブロック図。
【図５】上記の第３の実施の形態の動作シーケンス図。
【図６】本発明の第４の実施の形態の回路ブロック図。
【図７】本発明の第５の実施の形態の回路ブロック図。
【図８】上記の第５の実施の形態の動作シーケンス図。
【図９】本発明の第６の実施の形態の回路ブロック図。
【図１０】一般的なＰＷＭインバータ装置の回路ブロック図。
【図１１】従来のゲート駆動回路のブロック図。
【図１２】従来のゲート駆動回路の動作シーケンス図。
【図１３】従来例におけてスイッチング素子の浮遊キャパシタンスの分布を示す説明図。
【図１４】従来例による誤動作の原理を示す動作シーケンス図。
【符号の説明】
ＰＶ  電源（正）
ＮＶ  電源（負）
ＡＧ  中性点電位
ＶＩ  入力信号
ＰＧＲ  制御回路
ＤＲＣＡ，ＤＲＣＢ  遅延回路
ＰＤＲＡ，ＰＤＲＢ，ＰＤＲＣ  ドライブ回路
ＴＲＡ，ＴＲＢ  トランジスタ
ＴＲＡＡ，ＴＲＢＢ  第２ドライブトランジスタ
ＲＡ，ＲＢ  ゲート抵抗
ＩＧＢＴ  スイッチング素子
ＣＨＡ，ＣＨＢ  コンデンサ
【図１】
0003547654.tif 000002
【図２】
0003547654.tif 000003
【図３】
0003547654.tif 000004
【図４】
0003547654.tif 000005
【図５】
0003547654.tif 000006
【図６】
0003547654.tif 000007
【図７】
0003547654.tif 000008
【図８】
0003547654.tif 000009
【図９】
0003547654.tif 000010
【図１０】
0003547654.tif 000011
【図１１】
0003547654.tif 000012
【図１２】
0003547654.tif 000013
【図１３】
0003547654.tif 000014
【図１４】
0003547654.tif 000015