(57)【特許請求の範囲】
【請求項１】
表示画素がマトリクス状に配列されたマトリクス型表示体と、表示データを記憶する第１の記憶手段と、該表示画素の少なくとも一部に対応する表示データを記憶する第２の記憶手段と、前記第２の記憶手段から読み出される表示データに基づき前記マトリクス表示体を駆動する駆動手段とを有するマトリクス型表示装置において、
前記第１の記憶手段に記憶された表示データの変更があったときに発振する間欠動作型の第１の発振手段と、
前記第１の発振手段よりも低周波数で発振する第２の発振手段と、
前記第１の発振手段からのクロックを用いて前記第１の記憶手段から前記変更に係る表示データを読み出して前記第２の記憶手段へ転送する表示データ転送手段と、
前記第２の発振手段からのクロックを用いて前記マトリクス表示体を駆動するためのタイミング信号を生成するタイミング信号発生手段とを有し、
前記第１の発振手段が、
前記変更があったときに、前記第２の発振手段からのクロックに位相同期したクロックを、指定されたラインの１走査ライン分の表示データを転送するためのクロック数だけ発生することを特徴とするマトリクス型表示装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、複数ライン同時選択駆動方式を採用するに好適な液晶表示装置等のマトリクス型表示装置に関し、更に詳しくは、主にマトリクス型表示素子モジュール・コントローラと信号電極ドライバ回路の改良に関する。
【０００２】
【従来の技術】
従来、フラットディスプレイの一例としての単純マトリクス型液晶表示装置においては、ＭＰＵ（マイクロ・プロセッサ・ユニット）側から表示データをＬＣＤモジュール（液晶表示パネル（ＬＣＤパネル），走査電極駆動回路（Ｙドライバ），信号電極駆動回路（Ｘドライバ）等）へ転送する方式として、マトリクス型液晶表示素子モジュール・コントローラ（以下、モジュール・コントローラと言う）を用いる方式とＲＡＭ（データ読み出し用）内蔵型Ｘドライバを用いる方式とに大別できる。まず、前者の方式は、ＣＲＴを用いた表示装置と同様、システムバスに繋がるモジュール・コントローラが表示データを記憶しているビデオＲＡＭ（ＶＲＡＭ）から表示データを読み出し、これをＬＣＤモジュールに対し高周波数のクロックで転送して表示リフレッシュ動作を行うものである。後者の方式は、Ｘドライバ内に２ポートタイプのフレームメモリ（内蔵ＲＡＭ）を持ち、ＭＰＵがデータバス，コントロールバス又はアドレスバスを介して液晶表示タイミングとは無関係に直接フレームメモリにアクセスし、フレームメモリ内の表示データを変更するようになっており、Ｘドライバ内で所要の制御信号を生成して、内蔵フレームメモリから一走査ライン分の表示データを同時に読み出し、表示リフレッシュ動作を行うものである。
【０００３】
【発明が解決しようとする課題】
前者の方式においては、表示画面を変える度に、その液晶表示タイミングに合わせてＶＲＡＭからの読み出しと転送を行うので、ＶＲＡＭ，モジュール・コントローラ，及び液晶ドライバを高周波クロックで常時動作させておく必要がある。また表示リフレッシュ動作に関係する回路がＶＲＡＭ，モジュール・コントローラ，及び液晶ドライバに亘る。この高周波クロックでの大規模回路の動作によると、回路素子を構成する多数のＣＭＯＳに貫通電流等が生じ、消費電力の増大に繋がり、大型ＬＣＤパネルを用いればそれだけ増大する。またＶＲＡＭに対してはＭＰＵのアクセスとモジュール・コントラーラのアクセスとがあるが、表示リフレッシュ動作時のＭＰＵのアクセスがＭＰＵのアクセスと衝突しないように高速クロックを用いなければならず、モジュール・コントローラの低周波動作化には制約があると共に、ＭＰＵ処理能力にも制約が付く。
後者の方式においては、液晶表示タイミングとは無関係に表示データの転送が行われるので、低周波クロックでの動作が可能であり、前者の方式に比べて１〜２桁低い消費電力で済む。ところで、大型の液晶パネルを用いる場合においては、Ｘドライバの個数を増やす必要があるが、Ｘドライバの内蔵メモリ（ＲＡＭ）はそれ自身独立のアドレス空間を有しており、Ｘドライバの出力端子数は一般に２のべき数（２ｎ  ）ではなく例えば１６０ピン等の１０の倍数であるので、ＭＰＵ側から複数のＸドライバの内蔵メモリを見た場合、内蔵メモリ全体のアドレスには離散的な空きが生じてアドレスの連続性が確保されていない場合が多い。このため、スクロール動作やパニング動作等の表示画面全体を同時に変更する時には、ＭＰＵ側でアドレス対応付けの処理を高速で行う必要を余儀無くされ、ＭＰＵに大きな処理負担を強いることになる。勿論、ＸドライバＩＣの出力ピン数を２のべき数にするように設計可能であるが、既存の液晶パネルの電極数との整合性が崩れてしまい、システムの互換性を著しく損なう。また多数のＸドライバを用いると、チップセレクト線等の本数が必然的に増え、液晶パネルの周辺に配する多数のＸドライバのスペースをその分確保せねばならず、パネルの表示面積比の低下を招きＬＣＤモジュールの小型化の障害になる。従って、後者の方式は大規模の液晶パネルに適用するには不向きである。
【０００４】
そこで、上記各問題点に鑑み、本発明は、表示データの転送方式を改善することにより、低消費電力でありながら、大容量表示に適したマトリクス型表示制御装置，マトリクス型表示駆動装置及びマトリクス型表示装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の講じた手段は、従来のモジュール・コントローラ型の表示装置と、従来のフレームメモリ内蔵型の信号電極ドライバとを組合せた方式において、モジュール・コントローラのクロックの発振源を表示データの転送の際に間欠動作させるようにしたことに特徴を有する。即ち、本発明は、表示画素がマトリクス状に配列されたマトリクス型表示体と、表示データを記憶する第１の記憶手段と、表示画素の少なくとも一部に対応する表示データを記憶する第２の記憶手段と、第２の記憶手段から読み出される表示データに基づき前記マトリクス表示体を駆動する駆動手段とを有するマトリクス型表示装置において、第１の記憶手段に記憶された表示データの変更があったときに発振する間欠動作型の発振手段と、この発振手段からのクロックを用いて前記第１の記憶手段から前記変更に係る表示データを読み出して第２の記憶手段へ転送する表示データ転送手段とを有することを特徴とする。
【０００６】
また、本発明に係るマトリクス型表示制御装置は、第１の記憶手段に記憶された表示データの変更があったときに発振する間欠動作型の発振手段と、この発振手段からのクロックを用いて第１の記憶手段から前記変更に係る表示データを読み出して第２の記憶手段へ転送する表示データ転送手段とを有することを特徴とする。
【０００７】
上記構成とは別に、本発明は、表示画素がマトリクス状に配列されたマトリクス型表示体と、表示データを記憶する第１の記憶手段と、表示画素の少なくとも一部に対応する表示データを記憶する第２の記憶手段と、第２の記憶手段から読み出される表示データに基づきマトリクス表示体を駆動する駆動手段とを有するマトリクス型表示装置において、第１の記憶手段に記憶された表示データの変更があったときに発振する間欠動作型の第１の発振手段と、第１の発振手段よりも低周波数で発振する第２の発振手段と、第１の発振手段からのクロックを用いて第１の記憶手段から前記変更に係る表示データを読み出して第２の記憶手段へ転送する表示データ転送手段と、第２の発振手段からのクロックを用いてマトリクス表示体を駆動するためのタイミング信号を生成するタイミング信号発生手段とを有することを特徴とする。
【０００８】
更に、本発明は、マトリクス型表示体の表示画素の少なくとも一部に対応する表示データを記憶する随時書込み読み出し可能の記憶手段を有し、この記憶手段から表示データを読み出しマトリクス表示体の信号電極に駆動電圧を印加するマトリクス型表示駆動装置において、１走査期間毎に受け取る周期信号を基に１走査期間でタイミングをずらした書込み制御信号及び読み出し制御信号を生成するタイミング発生手段と、記憶手段の同一行アドレスに対する読み出し制御信号により読み出し動作を実行した後、書込み制御信号により書込み動作を実行する書込み読み出し手段とを有することを特徴とする。
【０００９】
ここで、表示データの転送に用いられるクロックの停止を検出するクロック検出手段と、このクロック検出手段の検出信号に基づいて書込み制御信号の発生を停止させる書込み禁止制御手段とを有することが望ましい。斯かる場合、書込み読み出し手段は、入力される表示データを前記クロックを用いて少なくとも１走査ライン分格納する一時格納手段と、この一時格納手段の格納表示データを前記クロックの１周期以上の長い信号により記憶手段に書込み供給するバッファッ手段とを設けることが望ましい。そして、書込み読み出し手段としては、記憶手段から読み出した表示データとマトリクス表示体の走査電極の電圧状態とから信号電極に印加すべき信号電圧を割り出す信号電圧状態割り付け手段を有する。この信号電圧割り付け手段としては、記憶手段から複数の走査ライン分の表示データを時分割で読み出す手段と、読み出された表示データを相互に待ち合わせる一時記憶手段と、マトリクス表示体の走査電極の電圧状態を指定する走査状態指定手段と、読み出された複数の走査ライン分の表示データと走査電極の選択電圧状態とから駆動電圧を選択する電圧選択手段とを有する。記憶手段としては、１行アドレスに対し前記マトリクス表示体の複数の走査ライン分の表示データを格納するメモリ配列を有しており、信号電圧状態割り付け手段としては、複数の走査ライン分の表示データを一挙に読み出す手段と、マトリクス表示体の走査電極の電圧状態を指定する走査状態指定手段と、読み出された複数の走査ライン分の表示データと走査電極の選択電圧状態とから駆動電圧を選択する電圧選択手段とを有する。
【００１０】
また、マトリクス型表示駆動装置としては、複数本の走査ラインを同時に選択し、かつ前記同時に選択される走査ラインを１フレーム内に複数回に分けて選択することを特徴とする。
【００１１】
【作用】
このようなマトリクス型表示制御装置によれば、第１の記憶手段において表示データの変更があったときだけ高周波クロックが動作し、表示データを第２の記憶手段へ転送するものであるから、高周波クロックの間欠動作により低消費電力化を図ることができる。また第２の記憶手段に対する転送処理はＭＰＵが行うのではなく、仲介に立つマトリクス表示制御装置が実行するものであるため、第１の記憶手段側のホストＭＰＵの処理負担を低減できると共に、更に信号電極の駆動装置をカスケード接続することにより、ドライバ側のメモリ空間を意識せずに、マトリクス型表示体の構成に合わせて表示データの転送ができるようになり、アドレスの対応付けの容易化も達成できる。そして、第２の記憶手段に走査ライン毎の表示データが一挙に格納されるので、画面変更の高速化を達成できる。更に、信号電極の駆動装置のカスケード接続により大容量表示装置でもマトリクス型表示制御装置と駆動装置との結線数（例えばチップセレクト線の本数）を抑制でき、表示画面面積比率の大きな表示装置を実現できる。
【００１２】
また、信号電極ドライバにおいては高速クロックを用いないで１走査期間を分割したタイミングで第２の記憶手段に余裕を以てアクセスするようにしてある。
【００１３】
このため、第２の記憶手段へのアクセスタイミングが従来に比して緩和されるので、書込み力を向上させることができ、第２の記憶手段の構成トランジスタのサイズを縮小化できる。ドライバのチップサイズの小型化にも寄与する。
【００１４】
【実施例】
次に、添付図面に基づいて本発明の実施例を説明する。
【００１５】
〔全体構成の説明〕
図１は本発明の実施例に係る単純マトリクス型液晶表示装置の全体構成を示すブロック図である。この単純マトリクス型液晶表示装置は、プログラムされたホストＭＰＵ１０と、このＭＰＵ１０のワーキングメモリとなるシステムメモリ１１と、システムメモリ１１と同一のアドレス空間に表示データを格納するビデオＲＡＭ（ＶＲＡＭ）１２と、画像，データ及び音声情報等を記憶する補助記憶装置１３と、システムバス１４ａ及び専用バス１４ｂに繋がるモジュール・コントローラ１００と、このモジュール・コントローラ１００により表示制御されるＬＣＤモジュール２００と、入力用タッチセンサ１５と、タッチセンサ・コントローラ１６を有している。なお、システムバス１４ａには、従来のコンピュータシステムと同様、通信制御装置や他の表示装置等の周辺装置を必要に応じて接続することができる。ＬＣＤモジュール２００は、単純マトリクス型液晶表示パネル（ＬＣＤパネル）２１０と、そのＬＣＤパネル２１０の複数の走査電極Ｙ１，Ｙ２  …を選択する走査電極駆動回路（ＹドライバＩＣ）２２０と、ＬＣＤパネル２１０の複数の信号電極に表示データを供給するＮ個のフレームメモリ（ＲＡＭ）内蔵型信号電極駆動回路（ＸドライバＩＣ）２５０−１〜２５０−Ｎを有している。
【００１６】
〔モジュール・コントローラの説明〕
モジュール・コントローラ１００は、３２ＫＨｚ〜５１２ＫＨｚ程度の振動子１１０ａを持ち低周波クロックｆＬ  を常時発振する低周波発振回路１１０と、その低周波クロックｆＬ  を基にＬＣＤモジュール２００に必要な走査スタート信号（フレーム開始パルス）ＹＤ，転送表示データの直並列変換用のラインラッチ信号（ラッチパルス）ＬＰ，液晶交流化信号ＦＲ等を生成するタイミング信号発生回路１２０と、ホストＭＰＵ１０から間欠動作指示情報を直接受領したとき又はホストＭＰＵ１０との通信とシステムバス１４ａを監視しＶＲＡＭ１２内の表示データの更新があったとき間欠動作開始制御信号ＳＴ（バー）を作成するスタンバイ回路（表示データ更新検出回路）１３０と、間欠動作開始制御信号ＳＴ（バー）の印加期間において低周波クロックｆＬ  に位相同期する高周波クロックｆＨ  を作成する高周波発振回路１４０と、間欠動作開始制御信号ＳＴ（バー）の印加期間においてその高周波クロックｆＨ  を利用してＶＲＡＭ１２から専用バス１４ｂを介して表示データをダイレクトメモリアクセス方式で読み出し、その表示データをデータバス１７のビット数又はフォーマットに変換して表示データをそのデータバス１７を介してＸドライバ２５０−１〜２５０−Ｎのフレームメモリ２５２−１〜２５２−Ｎへ転送するダイレクト・メモリ・アクセス（ＤＭＡ）回路１５０とを有している。
【００１７】
タイミング信号発生回路１２０は、図２に示すように、低周波クロックｆＬ  を基に１水平期間内に２発のラッチパルス（ラインラッチ信号）ＬＰを生成する分周器１２１と、ラッチパルスＬＰを計数して走査電極の順番（行アドレス）を指定するための行アドレス信号ＲＡ及びフレーム開始パルスＹＤを生成する垂直カウンタ１２２と、フレーム開始パルスＹＤ及び垂直カウンタ１２２の所定カウント値に基づき液晶交流化信号ＦＲを生成するフレームカウンタ１２３とを有している。スタンバイ回路１３０は、システムバス・インターフェース回路１３１と、ＭＰＵ１０がＶＲＡＭ１２のうちＸドライバのフレームメモリの該当領域に表示データの変更を加えたときＭＰＵ１０によって転送指示フラグが立つラインフラグレジスタ１３２と、転送指示フラグが立った走査電極のアドレスと行アドレスＲＡとの一致／不一致を判定し一致信号ｊを生成する比較回路１３３と、その一致信号ｊとラッチパルスＬＰとから間欠動作開始制御信号ＳＴ（バー）を生成する同期調整回路１３４とを有している。ここで、ラッチパルスＬＰの１水平期間（１Ｈ）内での発生数は、後述する２ライン同時選択駆動方式の採用により２発である。同期調整回路１３４は、ラッチパルスＬＰを反転するインバータ１３４ａと、ラッチパルスＬＰの立ち下がりに同期した一致信号を生成するＤ型フリップフロップ１３４ｂと、その同期一致信号のパルス幅をラッチパルスＬＰの周期に限定して間欠動作開始制御信号ＳＴ（バー）とする論理積ゲート１３４ｃとからなる。なお、ＶＲＡＭ１２に対する読み出しスタートアドレスはホストＭＰＵ１０によって予めセットされる。
【００１８】
高周波発振回路１４０は、間欠動作開始制御信号ＳＴ（バー）及び後述する間欠動作終了制御信号ＣＡ（バー）から発振制御信号ＣＴを作成する論理積ゲート１４１と、その発振制御信号ＣＴにより間欠発振する高周波の可変周波数ＣＲ発振器１４２と、この高周波の可変周波数ＣＲ発振器１４２で得られた高周波クロックｆＨ  を計数して間欠動作終了制御信号ＣＡ（バー）を作成して間欠動作期間を限定する間欠動作時限回路１４３と、その高周波クロックｆＨ  と間欠動作終了制御信号ＣＡ（バー）とから表示データのシフトレジスタ格納用のシフトクロックＳＣＬを作成する論理積ゲート１４４とを有している。可変周波数ＣＲ発振器１４２は、論理積ゲート１４２ａ，インバータ１４２ｂ，１４２ｃ，帰還抵抗Ｒ１，Ｒ２，Ｒ３  及び帰還キャパシタＣ１  からなるＣＲ発振部と、抵抗選択スイッチＳＷ１，ＳＷ２，ＳＷ３，と、ＭＰＵ１０により時定数がセットされてそれに応じた抵抗選択スイッチＳＷ１，ＳＷ２，ＳＷ３  の開閉の組合せを行うスイッチ選択レジスタ１４２ｄとを有している。このスイッチ選択レジスタ１４２ｄの内容により抵抗選択スイッチＳＷ１，ＳＷ２，ＳＷ３  の開閉の組合せを変えることでＣＲ発振部に寄与する帰還抵抗（時定数）が変わるので、ＣＲ発振部の発振周波数ｆＨ  の値を可変できるようになっている。間欠動作時限回路１４３は、高周波クロックｆＨ  を反転バッファするインバータ１４３ａと、間欠動作終了制御信号ＣＡ（バー）の高レベル期間だけ高周波クロックｆＨ  を通過させる論理積ゲート１４３ｂと、論理積ゲート１４３ｂからの高周波クロックｆＨ  をインバータ１４３ｅを介してクロック入力とし間欠動作開始制御信号ＳＴ（バー）の立ち下がりでリセットされるプリセット・カウンタ１４３ｃと、１走査ライン分の表示データの転送に必要な高速クロックＳＣＬ（ＸＳＣＬ）の数をＭＰＵ１０からセット可能なクロック数レジスタ１４３ｄと、プリセット・カウンタ１４３ｃのキャリー出力ＣＡを反転して間欠動作終了制御信号ＣＡ（バー）を作成するインバータ１４３ｆとを有する。
【００１９】
ダイレクト・メモリ・アクセス（ＤＭＡ）回路１５０は、スタンバイ回路１３０からの一致信号ｊにより高速クロックＳＣＬを用いて読み出しクロックＲＳＫを専用バス１４ｂに出力すると共にラインフラグレジスタ１３２に当該フラグアドレス信号及びフラグリセット信号を送るダイレクト・メモリ・アクセス（ＤＭＡ）制御回路１５１と、読み出しクロックＲＳＫによってＶＲＡＭ１２内の書換えアドレスの表示データを専用バス１４ｂを介して読み出しデータＳＤとして取込み、その読み出しデータＳＤをシフトクロックＳＣＬを用いてデータバス１７のビット数又はフォーマットに変換して得られた表示データＤＡＴＡ及びクロックＳＣＬの周波数と等しいシフトクロックＸＳＣＫをデータバス１７を介してＸドライバ２５０−１〜２５０−Ｎへ転送するデータ変換回路１５２とを有している。
【００２０】
次に、モジュール・コントローラ１００の動作について図３を参照しつつ説明する。モジュール・コントローラ１００のうち、低周波発振回路１１０及びタイミング信号発生回路１２０は常時動作しているが、Ｘドライバ２５０−１〜２５０−Ｎが転送されて来る表示データＤＡＴＡを格納するフレームメモリ２５２−１〜２５２−Ｎを有しているので、高周波発振回路１４０は常時動作する必要がなく、後述するようにＶＲＡＭ１２内の表示データが変更された際に間欠動作する。低周波発振回路１１０は低周波クロックｆＬ  を常時出力し、タイミング信号発生回路１２０の分周器１２１は低周波クロックｆＬ  を所定の分周比で分周してラッチパルスＬＰを生成する。ラッチパルスＬＰは１水平期間（１Ｈ）で２回発生し、その周波数は、６４０×４８０ドットのモノクローム表示の場合、最高３２ＫＨｚ〜８０ＫＨｚ程度である。垂直カウンタ１２２はラッチパルスＬＰを計数して行アドレス信号ＲＡ及びフレーム開始パルスＹＤを生成し、フレームカウンタ１２３はフレーム開始パルスＹＤを計数して液晶交流化信号ＦＲを作成する。このように本例においては、ＬＣＤモジュール２００側で必要な低周波数のタイミング信号（ラッチパルスＬＰ，走査スタート信号ＹＤ及び液晶交流化信号ＦＲ）はタイミング信号発生回路１２０で作成される。
【００２１】
ＭＰＵ１０がＶＲＡＭ１２の表示データをリフレッシュ動作時に全体的に変更するときやフレーム間引き方式で階調表示する際に部分的に変更するときは、ＭＰＵ１０がシステムバス１４及びインターフェース１３１を介してラインフラグレジスタ１３２の該当アドレスに転送指示フラグを立てる。一方、垂直カウンタ１２２から行アドレス信号ＲＡがラッチパルスＬＰの発生の度に更新されているため、転送指示フラグの立ったフラグアドレスと行アドレス信号ＲＡが一致すると、比較回路１３３から一致信号ｊが発生する。この一致信号ｊは同期調整回路１３４へ入力され、図３に示すように、ラッチパルスＬＰの立ち下がりに同期し１水平期間の周期の間欠動作開始制御信号ＳＴ（バー）が立ち上がる。間欠動作開始制御信号ＳＴ（バー）が立ち上がると、論理積ゲート１４１の出力には発振制御信号ＣＴが立ち上がり、ＣＲ発振部の初段の論理積ゲート１４２ａの一方入力は高レベルとなるので、ＣＲ発振部は抵抗選択スイッチＳＷ１  〜ＳＷ１  の開閉組合わせで指定された帰還時定数に応じた高周波数で発振クロックｆＨ  を発生し始める。発振クロックｆＨ  はインバータ１４３ａ，論理積ゲート１４３ｂ及びインバータ１３４ｅを介してプリセット・カウンタ１４３ｃに供給されと共に、論理積ゲート１４４からクロックＳＣＬとして出力される。このクロックＳＣＬは高周波クロックであり、ＤＭＡ回路１５０の表示データの読込み及び転送に利用される。プリセット・カウンタ１４３ｃは間欠動作開始制御信号ＳＴ（バー）の立ち下がりでリセットされ、キャリー出力ＣＡは低レベルになるが、カウント値がクロック数レジスタ１４３ｄで指定されたクロック数に達すると、高レベルのキャリー出力ＣＡを出し、その反転信号たる間欠動作終了制御信号ＣＡ（バー）が図３に示すように立ち下がる。間欠動作終了制御信号ＣＡ（バー）が立ち下がると、発振制御信号ＣＴも立ち下がり、これにより可変周波数ＣＲ発振器１４２の発振動作が中止される。このように、可変周波数ＣＲ発振器１４２は間欠動作開始制御信号ＳＴ（バー）と間欠動作終了制御信号ＣＡ（バー）で始点及び終点が限定された期間だけ間欠的に発振動作し、クロック数レジスタ１４３ｄで指定される１走査ライン分の表示データの転送に必要なクロック数の高周波クロックｆＨ  を発生する。これによって、表示データの変更がないときは可変周波数ＣＲ発振器１４２の不必要な発振動作を解消することができ、消費電力の削減に寄与することになる。
【００２２】
他方、ＤＭＡ回路１５０において、スタンバイ回路１３０の比較回路１３３から一致信号ｊが出力されると、ＤＭＡ制御回路１５１は高速クロックＳＣＬを用いて読み出しクロックＲＳＫを専用バス１４ｂに出力する。これによりＶＲＡＭ１２内の書換えアドレスの表示データ（新データ）が図３に示すように読み出しデータＳＤとしてデータ変換回路１５２に取り込まれる。取り込まれた読み出しデータＳＤはデータバス１７のビット数又はフォーマットに変換され、表示データＤＡＴＡとクロックＳＣＫの周波数に等しいシフトクロックＸＳＣＫがデータバス１７を介してＸドライバ２５０−１〜２５０−Ｎへ転送される。また、ＤＭＡ制御回路１５１はラインフラグレジスタ１３２に当該フラグアドレス信号及びフラグリセット信号を送る。これによりデータ変換回路１５２に取り込まれて転送された表示データのフラグアドレス内の転送指示フラグが倒される。そして次の行アドレス信号ＲＡが発生すると、次の高速クロックＳＣＫによって上記の動作が繰り返され、１水平期間で２走査ライン分の表示データＤＡＴＡの転送が完了する。１走査ライン分の表示データＤＡＴＡが転送されると、キャリー信号の反転信号ＣＡ（バー）が低レベルとなるため、転送動作が一時中止される。しかし、Ｘドライバ２５０−１〜２５０−Ｎにはフレームメモリ２５２−１〜２５２−Ｎが転送データを格納しているため、シフトクロックＸＳＣＬの動作・停止を１走査ライン毎に制御しても、表示に影響を及ぼすことはない。
【００２３】
このように、Ｘドライバ２５０−１〜２５０−Ｎにフレームメモリ２５２−１〜２５２−Ｎを内蔵させて高周波発振回路１４０を間欠動作させるモジュール・コントローラ１１０を構築したことにより、ＶＲＡＭ１２の表示データの変更があったときのみ走査ライン毎の表示データをフレームメモリ２５２−１〜２５２−Ｎへ転送させることができる。このため、高周波発振回路１４０の常時動作が無くなるので、表示データの変更がなければ大幅な消費電力の削減が可能となる。また、このような間欠制御は既に公知であるフレーム間引き方式の階調表示を行う場合や、画面に対する動画表示面積の少ない表示を行う場合にも対応でき、従来表示システムとの互換性も良好である。なお、上記モジュール・コントローラ１００の高周波発振回路１４０は、可変周波数ＣＲ発振器１４２を用いて構成されているが、これに限らず、ラッチパルスＬＰに同期して高周波クロックを発生する位相同期回路（ＰＬＬ）を用いることができる。かかる場合、高周波クロックは位相同期回路の電圧制御発振器の出力から取り出すようにする。更に、高周波発振回路１４０はモジュール・コントローラ１００に内蔵させずに、外部の高周波クロック源から供給されるようにも構成できる。或いはモジュール・コントローラ１００は、ホストＭＰＵ１０又はＶＲＡＭ１２と同一の半導体集積回路上に構成すれば、接続配線を減らすことができる。
【００２４】
〔複数ライン同時選択駆動方法の説明〕
次に、Ｘドライバ（信号電極駆動回路）２５０の構成及び動作についての説明に移るが、本例の単純マトリクス型液晶表示装置は、従来の電圧平均化法による液晶素子駆動方法でなく、複数走査電極を同時に選択するいわゆる複数ライン同時選択（Ｍｕｌｔｉｐｌｅ  Ｌｉｎｅｓ  Ｓｅｌｅｃｔｉｏｎ）  駆動方法の改良技術に基づくものであるため、Ｘドライバ等の構成の理解を容易にするべく本発明が基にしている複数ライン同時選択の原理を先ず説明しておく。
【００２５】
電圧平均化法によるマルチプレクス駆動方法は、図４に示すような単純マトリクス型の液晶素子等を駆動する場合、一般に走査電極Ｙ１，Ｙ２  …Ｙｎ  を１ラインずつ順次選択して走査電圧を印加すると共に、その選択される走査電極上の各画素がオンかオフかによって、それに応じた信号電極波形を各信号電極Ｘ１，Ｘ２  …Ｘｍ  に印加することで液晶素子等を駆動するものである。図５はそのときの印加電圧波形の一例を示すもので、同図（ａ），（ｂ）はそれぞれ走査電極Ｙ１，Ｙ２  に印加する電圧波形、同図（ｃ）は信号電極Ｘ１  に印加する電圧波形、同図（ｄ）は走査電極Ｙ１  と信号電極Ｘ１  との交差する画素に印加される合成電圧波形を示す。
【００２６】
ところで、上記のように走査電極を１ラインずつ順次選択して駆動する方法では、駆動電圧が比較的高い。また図６に示すようにオフ状態においてもやや高い電圧がかかると共に、オン状態では電圧の減衰が大きいため、コントラストが悪い。更に、フレーム階調を行うとフリッカーが大きい等の不具合がある。
【００２７】
そこで、コントラストを改善し、フリッカーを抑制するために、順次複数本の走査電極をまとめ同時に選択して駆動するいわゆる複数ライン同時選択（Ｍｕｌｔｉｐｌｅ  Ｌｉｎｅｓ  Ｓｅｌｅｃｔｉｏｎ）  駆動方法が提案されている（例えば、Ａ  ＧＥＮＥＲＡＬＩＺＤ  ＡＤＤＥＲＥＳＳＩＮＧ  ＴＥＣＨＮＩＱＵＥ  ＦＯＲＲＭＳ  ＲＥＳＰＯＮＤＩＮＧ  ＭＡＴＲＩＸ  ＬＣＤＳ．  １９８８  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＤＩＳＰＬＡＹ  ＲＥＳＥＲＣＨ  ＣＯＭＦＥＲＥＮＣＥ  Ｐ８０  〜８５参照）。
【００２８】
図７は上記の複数ライン同時選択駆動方法によって液晶素子を駆動する場合の印加電圧波形の一例を示すものである。本例は走査電極を順次３本ずつ同時に選択して駆動するもので、例えば図４に示すような画素表示を行う場合には、最初に３本の走査電極Ｙ１  ，Ｙ２  ，Ｙ３  を同時選択して、それらの走査電極Ｙ１  ，Ｙ２  ，Ｙ３  に、それぞれ例えば図７の（ａ）に示すような走査電圧を印加する。
【００２９】
次いで図４において走査電極Ｙ４，Ｙ５，Ｙ６  を選択して、それらの走査電極Ｙ４，Ｙ５，Ｙ６  に例えば図７の（ｂ）のような走査電圧パターンを印加するもので、このような同時選択を全ての走査電極Ｙ１，Ｙ２  …Ｙｎ  について順次行う。更に次のフレームでは電位を逆転し、液晶の交流化駆動を行なう。
【００３０】
従来の電圧平均化法では１フレーム期間に１回１走査電極を選択していたが、複数ライン同時選択では、走査選択方法の正規直交性を保ちながら選択期間を時間的に１フレーム内に均等分散し、これと同時に、走査電極を特定本数の組（ブロック）にして選択し、空間的に分散したものである。ここで、「正規」とは、すべての走査電圧がフレーム周期単位で同一の実効電圧値（振幅値）を持つことを意味する。また「直交」とは、ある走査電極に与えられる電圧振幅が他の任意の走査電極に与えられる電圧振幅を１選択期間毎に積和したときフレーム周期単位では０になることを意味する。この正規直交性は、単純マトリクス型ＬＣＤにおいては各画素を独立してオン・オフ制御するための大前提である。例えば、図７の例では、選択時のＶ１  レベルを「１」，−Ｖ１  レベルを「−１」としたときの１フレーム分の行列式Ｆ３  を、非選択期間は０であるので省略して表記すると、
【００３１】
【数１】
0003582082.tif 000002
【００３２】
である。例えば第１行目（Ｙ１  ）と第２行目（Ｙ２  ）の直交性は、
【００３３】
【数２】
0003582082.tif 000003
【００３４】
と検証される。直交性については、数学的な内容になるので詳細な説明は割愛するが、液晶を駆動する場合、低周波成分はフリッカーの原因になるので、ｈ本同時選択するとき直交性の保たれる必要最小限の行列を選択する必要がある。一般にｈ本同時選択する場合、上記行列式（１）の列数に相当する１フレーム内の必要最少分散選択数は、ｎを自然数とするとき、２ｎ−１  ＜ｈ≦２ｎ  を満足する２ｎ  の値となる。例えば、図８に示す３本同時選択の場合の必要最少限の分散選択数は４となる。またｈ＝２ｎ  のときは、１選択期間Δｔは、電圧平均化法での１選択時間（１Ｈ）に等しい。
【００３５】
一方、信号側電圧波形は、レベル数（ｈ＋１）の離散的な電圧レベルの中から１つのレベルを表示データに応じて決められる。電圧平均化法では、図５に示すように、１行選択波形に対して信号電極（行）波形は、１対１に対応しているため、オンかオフかに対応する２つの電圧レベルのうちから１つのレベルを出力するものであった。図７に示すようなｈ本同時選択の場合は、ｈ本組になった行選択波形に対して等価的なオン・オフ電圧レベルを出力する必要がある。この等価的なオン・オフ電圧レベルは、オン表示データを「１」，オフ表示データを「０」としたとき、信号電極側データパターン（Ｓ１ｊ，  Ｓ２ｊ，  …，  Ｓｈｊ）と上記行列式の列パターン（走査電極選択パターン）との不一致数Ｃで決められる。
【００３６】
【数３】
0003582082.tif 000004
【００３７】
但し、（１）式でｆｉ１が「１」であるところは、式（３）では「０」として扱う。
【００３８】
ここで、Ｃ値は０からｈまでの値をとる。電圧平均化法の場合は、ｈ＝１であるので、Ｃ値は０から１である。図７の例では、列パターン（１，１，１）の場合を考えると、信号電極側データパターン及びＸドライバ出力電位は、表１のようになる。
【００３９】
【表１】
0003582082.tif 000005
【００４０】
表１に示す各不一致数に対するデータパターン数は、どの列に対しても同じである。従って、列パターンが決まっていれば、Ｘドライバの出力電位は、不一致数又は信号電極データパターンから直接Ｘドライバ出力電位をデコードして決めることができる。具体的には、図７（ｃ）に示す信号電極電圧波形となる。図４における信号電極Ｘ１  と走査電極Ｙ１，Ｙ２，Ｙ３  との交差画素の表示は、順に１（オン），１，０（オフ）で、これに対する最初のΔｔ内の走査電極の電位値は、順に１（Ｖ１  ），１，０（−Ｖ１  ）である。従って、不一致数は０であるから、信号電極Ｘ１  の最初のΔｔ内の出力電位は表１から−Ｖ３  である。以下同様にして信号電極の出力電位波形が各画素に印加される。なお、図７の（ｄ）は、走査電極Ｙ１  と信号電極Ｘ１  とが交差する画素に印加される電圧波形、即ち、走査電極Ｙ１  に印加される電圧波形と信号電極Ｘ１  に印加される電圧波形との合成波形である。
【００４１】
上記のように、順次複数本の走査電極を同時に選択して駆動する手法は、図５に示す従来の１ラインずつ選択して駆動する方法と同じオン／オフ比を実現した上で、Ｘドライバ側の駆動電圧を低く抑えることができる利点がある。例えば、液晶のしきい値ＶＴＨを２．１Ｖ，デューティー比１／２４０では、Ｘドライバの最大駆動電圧振幅は８Ｖ程度である。これはＸドライバを高耐圧集積回路として構成する必要がなく、従来法より微細な半導体製造プロセスをそのまま適用できる途を開き、Ｘドライバ内蔵ＲＡＭのビット数を経済的に増やすことができることに繋がる。
【００４２】
本出願人は、上記の複数ライン同時選択駆動方法についても特願平４−１４３４８２号を以て既に開示してある。この均等分散型複数ライン同時選択駆動方法では、マトリクス型表示装置において、順次複数本の走査電極を同時に選択し、かつその選択期間を１フレームの中で複数回に分けて電圧を印加する駆動回路を設けたことに特徴を有する。即ち、１フレーム中に１回（まとめてｈΔｔの期間）選択するのではなく、その選択期間を１フレーム中で複数回に分けて電圧を印加するように駆動することによって、１フレーム中で或る画素には複数回電圧が印加されることになるので、明るさが維持されコントラストの低下を抑制することができる、特に、累積応答効果の少ない高速応答性の液晶パネルの使用に有意義となる。
【００４３】
この事については、図８に示すように非選択期間（ある走査電極が選択されてから次に選択されるまでの期間）が短くなり、従来例における図６との比較からも明らかなように、オン状態はより明るく、かつオフ状態はより暗くなってコントラストを高めることができる。またフリッカーも減少させることができる。このように、改良された複数ライン同時選択駆動方法は、走査電極の複数のパルスパターンを一括して出力するのではなく、分散して出力するものである。なお、本例においては各選択期間の選択パルスを出す順番は任意であり、１フレームの中で適宜入れ替えることができる。また本例では４つの列パターンを１つずつ４回に分けたが、複数ずつ、例えば２つずつ２回に分けて出力することもできる。
【００４４】
ここで、複数ライン同時選択駆動方法の説明に深入りせずに、ドライバの説明に話しを戻すことにする。ただ、上述したように本例の液晶表示装置は均等分散型複数ライン同時選択駆動方法を採用しており、またドライバがフレームメモリ内蔵型でありながらモジュール・コントローラ１００によって制御されるようになっているので、以下の説明では、ドライバが両者の要請に叶う構成でなければならないことを理解されたい。
【００４５】
〔走査電極駆動回路（Ｙドライバ）の説明〕
ここで、以下に説明するドライバの複数ライン同時選択駆動方法において、同時選択にあずかる走査電極の数は、回路部の機能を容易に理解するために、最小の本数即ち２本（ｈ＝２）とする。従って、図９に示すように、２１  ＝２の数だけ走査電極波形の列パターンがある。また２つの異なる電圧パルスパターンを連続した２本の走査電極に印加するようにしてあり、１フレームは２フィールド（２垂直走査）により構成される。走査電極の総数を１２０本とすると、同時選択される２本の走査電極のブロックの数は６０である。そして、あるブロックに対しては、最初に２種類のパルスパターンが印加されてから次の異なる２種類のパルスパターンが印加されるまでには（６０−１）Δｔ＝５９Δｔの非選択期間がある。１フレームは１２０Δｔで完了する。但し、Δｔは１選択期間（１水平期間）である。
【００４６】
Ｙドライバ２２０は、図１０に示すように、フレーム開始パルスＹＤやラッチパルス等を基にフィールド毎の列パターンを作成するコード発生部２２１を有する半導体集積回路である。本例の走査電極Ｙ１  〜Ｙｎ  の印加電圧は、選択期間においてはＶ１  又は−Ｖ１  であり、非選択期間においては０Ｖで、合計３レベルあるので、電圧セレクタ２２２に対する選択制御情報は各走査電極Ｙ１  〜Ｙｎ  毎２ビットが必要である。このため、複数ライン同時選択のためのコード発生部２２１は、フィールド計数カウンタ（図示せず）と第１及び第２シフトレジスタ２２３，２２４をフレーム開始パルスＹＤで初期化した後、第１フィールドの選択列パターンに対応する２ビットの電圧選択コードＤ０，Ｄ１  を直並列変換用の第１シフトレジスタ２２３及び第２シフトレジスタ２２４に転送する。第１シフトレジスタ２２３及び第２シフトレジスタ２２４はそれぞれ走査電極の本数に対応した１２０ビットシフトレジスタであり、第１シフトレジスタ２２３は下位ビットの電圧選択コードＤ０，を、第２シフトレジスタ２２４は上位ビットの電圧選択コードＤ１  をそれぞれ同一のシフトクロックＣＫにより格納する。シフトクロックＣＫはラッチパルスＬＰを１／２分周したもので、コード発生部２２１のタイミング生成回路（図示せず）により発生する。コード発生部２２１はラッチパルスの２クロック目から第１フィールド終了までの期間は、非選択パターンに対応するコードを発生する。シフトレジスタはシフトクロックＣＫに対して単一の２４０ビットのシフトレジスタがあるのではなく、シフトクロックＣＫに対して並列の１２０ビットのシフトレジスタ２２３，２２４が設けられているので、ラッチパルスＬＰにより低い周波数で動作させることができ、極めて低消費電力動作が可能となっている。
【００４７】
第１シフトレジスタ２２３及び第２シフトレジスタ２２４の各ビットの電圧選択コードＤ０，Ｄ１  は、シフトクロックＣＫの発生を契機に隣接ビットにシフトされ、選択時間Δｔだけ出力維持される。このシフトレジスタの出力はレベルシフタ２２６へ供給され、その低論理振幅レベルから高論理振幅レベルへ変換される。レベルシフタ２２６から出力される高論理振幅レベルの電圧選択コードＤ０，Ｄ１  は同時にレベル変換された液晶交流化信号ＦＲと共に波形形成部としてのデコーダ２２７に供給され、選択制御信号が生成される。この選択制御信号で電圧セレクタ２２２が開閉制御されることにより各走査電極Ｙ１  〜Ｙｎ  へ印加電圧Ｖ１  ，０，−Ｖ１  のいずれかが供給される。
【００４８】
本例では、図１０（ｂ）に示すように、複数のＹドライバ１〜ｎをカスケード接続できるようにコード発生部２２１の機能を初段Ｙドライバ１と次段以降のＹドライバ２〜ｎとでセレクト端子ＭＳを使って変えることを前提としている。即ち、初段Ｙドライバ１では、前述のフレーム開始パルスＹＤによる初期化後、前述の２つのシフトレジスタ２２３，２２４に向けて電圧選択コードを発生するタイミングに移るが、次段以降は、セレクト端子ＭＳが低レベル入力になっているため、電圧選択コードを発生するタイミングには自動的に移らない。次段以降のＹドライバ２〜ｎは、初段のキャリー信号（ＦＳ）をＦＳＩ入力端子から入力して初めて電圧選択コードを前述の２つのレジスタ２２３，２２４に向けて発生する。そして最終段のＹドライバｎからのキャリー信号（ＦＳ）が出力されたときが、第１フィールドが終了するときである。このときはコントローラからは第２フィールドの開始信号は来ないので、最終段のＹドライバｎのキャリー信号（ＦＳ）を初段のＹドライバ１のＦＳＩ端子及びＸドライバのＦＳ端子に帰還し、第２フィールドの電圧選択コードを前述の２つのシフトレジスタ２２３，２２４に対して発生する。この後、前述した第１フィールドと同様に動作し、第２フィールドを終了し、次のフィールド（第１フィールド）の動作に移る。以上の機能は、コントローラに対する同時選択ライン数やＹドライバの端子数の制約を緩和し、従来の電圧平均化法の場合と同じ周波数のフレーム開始パルスＹＤ，ラッチパルスＬＰを使うことができる。
【００４９】
〔信号電極駆動回路（Ｘドライバ）の説明〕
複数のＸドライバ２５０−１〜２５０−Ｎは共に同一構成の半導体集積回路で、これらは図１に示すように相互にチップイネーブル出力ＣＥＯとチップイネーブル入力ＣＥＩを介してカスケード接続されている。いずれのＸドライバ２５０も、従来のＲＡＭ内蔵型ドライバと異なり、ＭＰＵ１０に直結するシステムバス１４を共有せず、データバス１７を介してモジュール・コントローラ１００に繋がっているだけである。各Ｘドライバ２５０は、図１１に示すように、アクティブ・ローの自動パワーセーブ回路としてのチップイネーブル・コントロール回路２５１と、主にモジュール・コントローラ１００から供給される信号を基に所要のタイミング信号等を形成するタイミング回路２５３と、イネーブル信号Ｅの発生を契機にモジュール・コントローラ１００から転送される表示データＤＡＴＡを取り込むデータ入力制御回路２５４と、表示データＤＡＴＡ（１ビット，４ビット又は８ビット）をシフトクロックＸＳＣＬの立ち下がる度に順次取り込み１走査ライン分の表示データＤＡＴＡを格納する入力レジスタ２５５と、入力レジスタ２５５からの１走査ライン分の表示データＤＡＴＡをラッチパルスＬＰの立ち下がりにより一括ラッチして１シフトクロックＸＳＣＬ以上の書込み時間をかけてフレームメモリ（ＳＲＡＭ）２５２のメモリマトリクスに書き込む書込みレジスタ２５６と、走査スタート信号ＹＤにより初期化され書込み制御信号ＷＲ又は読み出し制御信号ＲＤの印加の度にフレームメモリ２５２の行（ワード線）を順次選択する行アドレスレジスタ２５７と、フレームメモリ２５２よりの表示データと走査電極の列パターンとの組から対応する信号電極の駆動電圧情報を割り出す信号パルス割り出し回路２５８と、信号パルス割り出し回路２５８からの低論理振幅レベルの信号を高論理振幅レベルの信号に変換するレベルシフタ２５９と、レベルシフタ２５９から出力される高論理振幅レベルの電圧選択コード信号により電圧Ｖ２  ，Ｍ（例えば０），−Ｖ２  のいずれかを選択して各信号電極Ｘ１  〜Ｘｎ  に印加する電圧セレクタ２６０とを有している。
【００５０】
ドライバチップ単位のパワーセーブを行なうチップイネーブルコントロール回路２５１とそれに関係する回路部分は従来技術を使用できる。チップイネーブルコントロール回路２５１は、チップイネーブルになっているチップだけがシフトクロックＸＳＣＬと表示データＤＡＴＡをドライバ内に取り込むように内部イネーブル信号を発生し、タイミング回路２５３とデータ入力制御回路２５４の動作／停止を制御する。この制御は、ラッチパルスＬＰの周期毎に繰り返される。即ち、ラッチパルスＬＰの入力によりチップイネーブルコントロール回路２５１の内部は、カスケードされたどのドライバチップもパワーセーブ状態からスタンバイ状態になると共に、イネーブル出力ＣＥＯは高レベルになる。ここで、どのドライバチップがイネーブルになるかパワーセーブ状態を保つかは、イネーブル入力端子ＣＥＩの状態によって決定される。即ち、図１の例では、初段のＸドライバ２５０−１のチップイネーブル入力ＣＥＩは、接地（アクティブ）されているので、即座に内部イネーブル信号Ｅはアクティブ状態になり、シフトクロックＸＳＣＬ，表示データＤＡＴＡを内部に取り込む。チップイネーブルコントロール回路２５１は、入力レジスタ２５５のビット数分の表示データを取り込に必要なシフトクロック数分のシフトクロックを入力した時点でイネーブル出力ＣＥＯを高レベルから低レベルにする。これによってカスケード接続された次段Ｘドライバ２５０−２のイネーブル入力ＣＥＩは低レベルとなり、即座に次段ドライバの内部イネーブルＥはアクティブとなる。これ以降の動作は前述の初段ドライバの動作と同じである。以下同様に３段目以降のＸドライバ２５０−３〜２５０−Ｎのチップイネーブル入力ＣＥＩは順次低レベルとなり、所定の入力レジスタ２５５に対する表示データが取り込まれる。従って、Ｎ個のＸドライバをカスケード接続しても、表示データの取り込み動作をするＸドライバは、常時１個に限られるので、表示データの取り込み動作に係わる消費電力を低く抑えることができる。
【００５１】
タイミング回路２５３の構成の詳細は、一部省略して示す図１２のように、上記シフトクロックＸＳＣＬをイネーブル信号Ｅの応答により内部へ取り込むための論理積ゲート２５３ａと、イネーブル信号Ｅの応答によりＮＡＮＤゲート２５３ｂを介して内部へ取り込んだラッチパルスＬＰ及び書込み制御信号ＷＲの遅延した反転パルスに基づき１ラッチパルスの周期内にプリチャージ用の２発の準備パルスを生成する論理積ゲート２５３ｃと、この論理積ゲート２５３ｃの出力パルスの立ち上がりにトリガして所定パルス幅のプリチャージ制御信号ＰＣを発生する第１のワンショット・マルチバイブレータ（プリチャージ制御信号発生回路）２５３−１と、これにカスケード接続され、プリチャージ制御信号ＰＣの遅延した反転パルス及びラッチパルスＬＰの反転パルスの立ち上がりにトリガして所定パルス幅の書込み制御信号ＷＲを生成する第２のワンショット・マルチバイブレータ（書込み制御信号発生回路）２５３−２と、これにカスケード接続され、プリチャージ制御信号ＰＣの遅延した反転パルス及び書込み制御信号ＷＲの遅延した反転パルスの立ち上がりにトリガして所定パルス幅の読み出し制御信号ＲＤを生成する第３のワンショット・マルチバイブレータ（読み出し制御信号発生回路）２５３−３と、シフトクロックＸＳＣＬのインバータ２５３ｄを介した逆相クロックでリセットされシフトクロックＸＳＣＬの入来を検出するシフトクロック検出回路２５３−４と、シフトクロック検出回路２５３−４からのシフトクロック検出信号ＷＥにより第２のワンショット・マルチバイブレータ２５３−２からの書込み制御信号ＷＲを通過・遮断する書込み禁止用論理積ゲート２５３−５とを有している。
【００５２】
第１のワンショット・マルチバイブレータ２５３−１は、論理積ゲート２５３ｃの出力の立ち下がりによりノードＮ１  を高レベルにセットするＮＡＮＤゲート２５３ｅ，２５３ｆから成るフリップ・フロップと、ノードＮ１  が高レベルのとき高レベルのプリチャージ制御信号ＰＣを作成するＮＡＮＤゲート２５３ｇ及びインバータ２５３ｈと、フレームメモリ２５２内の回路での等価的な信号遅延時間を見越して作り込まれプリチャージ制御信号ＰＣを遅延する遅延回路２５３ｉと、そのプリチャージ制御信号ＰＣを反転してＮＡＮＤゲート２５３ｆのリセット入力に加えるインバータ２５３ｊとを有している。第１のワンショット・マルチバイブレータ２５３−１においては、ＮＡＮＤゲート２５３ｅのセット入力端子の入力が立ち下がるとノードＮ１  は高レベルにセットされ、次いでＡＮＤゲート２５３ｃの出力が高レベルになったときプリチャージ制御信号ＰＣが立ち上がり、しかる後遅延回路２５３ｉで決まる遅延時間が経過すると、ＮＡＮＤゲート２５３ｆのリセット入力が立ち下がり、ノードＮ１  は低レベルとなるので、プリチャージ制御信号ＰＣが立ち下がる。論理積ゲート２５３ｃの出力の立ち上がりは、ラッチパルスＬＰの立ち上がり時と後述する書込み制御信号ＷＲの遅延信号の立ち上がり時に発生するので、１ラッチパルスの周期内でプリチャージ制御信号ＰＣのパルスは２回発生する。
【００５３】
第２及び第３のワンショット・マルチバイブレータ２５３−２，２５３−３も第１のワンショット・マルチバイブレータ２５３−１とほぼ同様な回路構成を有しているので、同一構成の部分には図１２では同一参照符号で示してある。第２のワンショット・マルチバイブレータ２５３−２は、プリチャージ制御信号ＰＣの遅延反転信号，ラッチパルスＬＰの反転信号及びＮＡＮＤゲート２５３ｅのノードＮ２  を３入力とするＮＡＮＤゲート２５３ｇ′とフレームメモリ２５２内の回路での等価的な信号遅延時間を見越して作り込まれ書込み制御信号ＷＲを遅延する遅延回路２５３ｋを有している。ＮＡＮＤゲート２５３ｅのノードＮ２  はラッチパルスＬＰの反転信号の立ち下がりで高レベルにセットされるが、プリチャージ制御信号ＰＣの最初の立ち下がり（プリチャージ制御信号ＰＣの遅延反転信号の最初の立ち上がり）によりＮＡＮＤゲート２５３ｇ′の出力が立ち下がるので、書込み制御信号ＷＲが立ち上がり、しかる後遅延回路２５３ｋで決まる遅延時間が経過すると、ＮＡＮＤゲート２５３ｆのリセット入力が立ち下がり、ノードＮ２  は低レベルとなるので、書込み制御信号ＷＲが立ち下がる。この後、２発目のプリチャージ信号ＰＣの遅延反転信号が立ち上がるが、ノードＮ２  は未だラッチパルスＬＰの立ち下がりによって高レベルにはセットされていないので、ＮＡＮＤゲート２５３ｇ′の出力は高レベルのままであり、１ラッチパルスの周期内においては、書込み制御信号ＷＲのパルスは最初のプリチャージ制御信号の立ち下がりにより１パルス出力されるのみである。第３のワンショット・マルチバイブレータ２５３−３は、プリチャージ制御信号ＰＣの遅延反転信号，書込み制御信号ＷＲの遅延反転信号，ＮＡＮＤゲート２５３ｅのノードＮ３  を３入力とするＮＡＮＤゲート２５３ｇ′と、フレームメモリ２５２内の回路での等価的な信号遅延時間を見越して作り込まれ読み出し制御信号ＲＤを遅延する遅延回路２５３ｍを有している。ＮＡＮＤゲート２５３ｅのノードＮ３  は、プリチャージ制御信号ＰＣの最初の立ち下がり（プリチャージ制御信号ＰＣの遅延反転信号の最初の立ち上がり）の後に発生する書込み制御信号ＷＲの遅延反転信号の立ち下がり（書込み制御信号ＷＲの立ち上がり）で高レベルにセットされているので、２発目のプリチャージ制御信号ＰＣの最初の立ち下がり（プリチャージ信号ＰＣの遅延反転信号の最初の立ち上がり）によりＮＡＮＤゲート２５３ｇ′の出力が立ち下がり、読み出し制御信号ＲＤが立ち上がることなる。しかる後遅延回路２５３ｍで決まる遅延時間が経過すると、ＮＡＮＤゲート２５３ｆのリセット入力が立ち下がり、ノードＮ３  は低レベルとなるので、読み出し制御信号ＲＤが立ち下がる。１ラッチパルスの周期内においては、読み出し制御信号ＲＤは２発目のプリチャージ制御信号ＰＣの立ち下がりにより所定パルス幅の１パルス出力されるのみである。
【００５４】
シフトクロック検出回路２５３−４は、シフトクロックＸＳＣＬの逆相クロックをリセット入力Ｒ（バー）とすると共に、ラッチパルスＬＰの反転クロックの立ち上がりで接地電位（低レベル）をデータ反転入力Ｄ（バー）として記憶するＤ型フリップ・フロップ２５３ｓと、ラッチパルスＬＰの反転クロックの立ち上がりでＤ型フリップ・フロップ２５３ｓの反転出力Ｑ（バー）をデータ反転入力Ｄ（バー）として記憶するＤ型フリップ・フロップ２５３ｔを有している。シフトクロックＸＳＣＬの入来があると、まず最初のシフトクロックＸＳＣＬのパルスでＤ型フリップ・フロップ２５３ｓがリセットされ、そのＱ（バー）出力が高レベルとなっているが、ラッチパルスＬＰの立ち下がりによってＤ型フリップ・フロップ２５３ｓには接地電位がデータ反転入力Ｄ（バー）として記憶されるのでそのＱ（バー）出力が低レベルへ遷移すると共に、Ｄ型フリップ・フロップ２５３ｔには、２５３ｓの出力が変化する前の値が取り込まれ高レベルのデータ反転入力Ｄ（バー）を記憶するので、そのＱ（バー）出力たるシフトクロック検出信号ＷＥが高レベルとなる。ラッチパルスＬＰ直後のシフトクロックＸＳＣＬの入来すると、Ｄ型フリップ・フロップ２５３ｓはリセットされ、そのＱ（バー）出力が高レベルに戻る。このようにシフトクロックＸＳＣＬの入来が続く限り、Ｄ型フリップ・フロップ２５３ｔからのシフトクロック検出信号ＷＥは高レベルであるので、論理積ゲート２５３−５は導通状態のままであり、第２のワンショット・マルチバイブレータ２５３−２からの書込み制御信号ＷＲはフレームメモリ等へ出力され続ける。他方、シフトクロックＸＳＣＬの入来が止み、最後のシフトクロックＸＳＣＬのパルスでＤ型フリップ・フロップ２５３ｓのＱ（バー）出力が低レベルに設定された状態のままでラッチパルスＬＰが入来すると、Ｄ型フリップ・フロップ２５３ｔからのシフトクロック検出信号ＷＥが低レベルになるので、論理ゲート２５３−５が閉じ、書込み制御信号ＷＲの通過が禁止される。
【００５５】
次に、図１３を参照しつつＸドライバ２５０における周辺回路とフレームメモリ２５２から信号パルス割り出し回路２５８，レベルシフタ２５９及び電圧セレクタ２６０までの１信号電極当り（１出力Ｘｍ  ）のｍビット回路部２５０ｍに着目した回路構成を説明する。フレームメモリ２５２のメモリマトリクスにおける奇数ワード線ＷＬ２ｉ−１，偶数ワード線ＷＬｉ  とビット線ＢＬｍ  ，ＢＬｍ  （バー）との交点にはメモリセルＣ２ｉ−１，ｍ、Ｃ２ｉ，ｍ    があり、画素Ｐ２ｉ−１，ｍ、Ｐ２ｉ，ｍ    に対応した表示データ（オン・オフ情報）が格納されている。ラッチパルスＬＰが発生すると、タイミング回路２５３からプリチャージ信号ＰＣ，書込み制御信号ＷＲ又は読み出し制御信号ＲＤが生成されるので、フレームメモリ２５２への印加により奇数ワード線ＷＬ２ｉ−１が行アドレスレジスタ２５７の順次的な指定によりフレームメモリ２５２内の行アドレスデコーダによって選択され、メモリセルＣ２ｉ−１，ｍについての書込み又は読み出しが行われる。また次のラッチパルスＬＰが発生すると、偶数ワード線ＷＬｉ  が選択され、メモリセルＣ２ｉ，ｍについての書込み又は読み出しが行われる。なお、読み出し動作においては読み出し制御信号ＲＤによりセンス回路２５２ｍが能動化され、メモリセルから表示データが出力される。
【００５６】
本例のＸドライバ２５０においては、前述したような２ライン同時選択駆動方式を採用している都合上、１水平期間毎２ラインに亘る表示データと走査電極の列パターンとから信号電極電位を決定する必要がある。周辺回路には偶奇ライン識別回路（同時選択ラインのライン順番識別回路）２５０ａが設けられており、この偶奇ライン識別回路２５０ａは、フレーム開始パルスＹＤのインバータ２５０ｂを介した逆相パルスによってリセットされ読み出し制御信号ＲＤの入来毎に記憶内容の反転するＤ型フリップ・フロップ２５０ａａと、そのＱ（バー）出力とラッチパルスＬＰとを２入力とする奇数ライン検出用ＮＡＮＤゲート２５０ａｂと、Ｄ型フリップ・フロップ２５０ａａのＱ出力とラッチパルスＬＰとを２入力とする偶数ライン検出用ＮＡＮＤゲート２５０ａｃとから構成されている。奇数番目のラッチパルスＬＰが立ち上がると、ＮＡＮＤゲート２５０ａｂの出力ＬＰ１が立ち下がり、この奇数番目のラッチパルスＬＰの立ち下がりにより出力ＬＰ１が立ち上がる。また偶数番目のラッチパルスＬＰが立ち上がると、ＮＡＮＤゲート２５０ａｃの出力ＬＰ２が立ち下がり、この偶数番目のラッチパルスＬＰの立ち上がりにより出力ＬＰ２が立ち上がる。従って、出力ＬＰ１，ＬＰ２は交互に出力されることになる。偶奇ライン識別回路２５０ａは、モジュール・コントローラ１００等で作成されたラッチパルスＬＰから偶奇ライン毎のラッチパルスＬＰ１，ＬＰ２を作成する。
【００５７】
本例においては、前述したように均等分散型２ライン同時選択駆動方式であるので、２１  ＝２の数だけ走査電極の電圧パルスパターンがあるが、２つの異なる列パターンを連続した２本の走査電極に印加するようにしてあるので、そのパターン数を展開するには２フィールドが必要である。他方、フレーム毎に交流化信号ＦＲが反転するため、これも考慮すると、４フィールドですべての列パターンが展開されることになる。このため、周辺回路には走査電極の電位パターンを指定するフィールド・ステート回路２５０ｃが設けられている。なお、この電位パターンの指定情報はＸドライバ内で発生させずに、走査電極ドライバ側のコード発生部２２１又はモジュール・コントロー１００から受けるようにすることもできる。このフィールド・ステート回路２５０ｃは、フレーム開始パルスＹＤの逆相パルスによってリセットされフィールド開始パルスＦＳの入来毎に記憶内容の反転するＤ型フリップ・フロップ２５０ｃａと、そのＱ出力と交流化信号ＦＲを２入力とする論理積ゲート２５０ｃｂと、Ｄ型フリップ・フロップ２５０ｃａのＱ（バー）出力と交流化信号ＦＲのインバータ２５０ｃｃを介した信号を２入力とする論理積ゲート２５０ｃｄと、論理積ゲート２５０ｃｂ，２５０ｃｄの両出力を２入力とする論理和ゲート２５０ｃｅとから構成されている。奇数ラインの読み出し時に発生するラッチパルスＬＰ１によってメモリセルＣ２ｉ−１，ｍの表示データ（オン・オフ情報）が信号パルス割り出し回路２５８の１ビットのラッチ回路２５８−１ｍに取り込まれ、不一致数判定回路２５８−２ｍの下位ビット用排他的論理和ゲートＥＸ１  に供給される。またこれに引続き発生する偶数ラインのラッチパルスＬＰ２によってメモリセルＣ２ｉ，ｍの表示データ（オン・オフ情報）は直接不一致数判定回路２５８−２ｍの上位ビット用排他的論理和ゲートＥＸ２  に供給される。ラッチパルスＬＰ１，２は交互に出力されるのでラッチ回路２５８−１と２５８−３のラッチ期間は互いにオーバーラップ期間を持っており、両メモリセルの表示データ（オン−オン，オン−オフ，オフ−オン，オフ−オフ）は同時的に不一致数判定回路２５８−２ｍへ供給される。また前述の２本の走査電極の列パターンに相当する情報も不一致数判定回路２５８−２ｍに供給されているので、不一致数判定回路２５８−２ｍは表示データの２ビット情報と走査電極の２ビット情報の桁不一致を検出する。２本同時選択の場合は、２ビット出力であるので不一致数判定回路２５８−２ｍの出力はそのままコード化された不一致数として扱うことができる。本例における採りうる不一致数は０，１又は２である。不一致数判定回路２５８−２ｍで得られた２ビット情報はラッチ回路２５８−３ｍに取り込まれ、その不一致数信号はレベルシフタ２５９ｍで高論理振幅レベルの信号に変換される。そして、電圧セレクタ２６０ｍのデコーダ２６０ａはその不一致数信号をデコードし、選択スイッチ２６０ｂのトランジスタのいずれかを開閉させることにより、信号電極の電位−Ｖ２  ，０，Ｖ２  のいずれかが選択されることになる。なお、本例では不一致数０のときは−Ｖ２  、不一致数１のときは０、不一致数２のときはＶ２  が選択される。こ���ようなＸドライバの構成によって均等分散型２ライン同時選択駆動が可能となる。また、不一致数を判定しなくとも、前述のフレームメモリ出力とフィールド・ステート回路２５９ｃの出力から直接デコードするよな回路構成を採用しても良い。
【００５８】
以上の説明で本例におけるＸドライバの各部の構成及び動作が理解されたことであろうが、図１４のタイミングチャートを参照しつつフレームメモリの書込み及び読み出し動作を説明する。モジュール・コントローラ１００のタイミング信号発生回路１２０によって図１４に示すようなフレーム開始パルスＹＤ，ラッチパルスＬＰが発生する。フレーム開始パルスＹＤは１フレーム期間（１Ｆ）毎発生し、またラッチパルスＬＰは１水平期間（１Ｈ）内に２回発生する。ここでは、１フレーム期間内にＮ個のラッチパルスが発生する。ラッチパルスＬＰの１周期内ではモジュール・コントローラ１００から１走査ライン分の表示データＤＡＴＡ（ＷＤｉ  ）がシフトクロックＸＳＣＬによってＸドライバ２５０へ転送されて来る。図１４ではＶＲＡＭ１２内の表示データＤＡＴＡのうち第３走査ライン目の表示データＷＤ３を除き他のすべての走査ライン目の表示データが変更された場合の書込み・読み出し動作を示しているので、第３走査ライン目の表示データＷＤ３の転送は新たに行われず、第３走査ライン目の表示データの表示動作はフレームメモリ２５２内の旧データを読み出すことにより達成される。Ｘドライバ２５０のタイミング回路２５３によって図１４に示すような読み出し制御信号ＲＤ，シフトクロック検出信号ＷＥ及び書込み制御信号ＷＲも発生する。モジュール・コントローラ１００側で新データＷＤ２の転送をＸドライバ２５０に対して完了すると、前述したようにシフトクロックＸＳＣＬの転送も中止される。その後新データＷＤ４以降の転送とシフトクロックＸＳＣＬの発振が行われる。シフトクロックＸＳＣＬの転送が一時中止されると、前述したように、モジュール・コントローラ１００はスタンバイ期間Ｓに入るので、タイミング回路２５３のシフトクロック検出回路２５３−４がそれを検出してシフトクロック検出信号ＷＥが発生しない。これによって書込み制御信号（Ｗ３）のみ発生しない。まず、最初のラッチパルス（ＬＮ）が発生すると、１ライン目の表示データ（ＷＤ１）が次のラッチパルス（Ｌ１）の発生までの間（１周期内）にＸドライバ２５０へ入来し、ラッチパルス（Ｌ１）の発生により書込みレジスタ２５６に取り込まれてフレームメモリ２５２の該当行アドレスに書き込まれるが、最初のラッチパルス（ＬＮ）が発生から次のラッチパルス（Ｌ１）の発生までの間には、フレームメモリ２５２から１ライン目の旧データの読み出し動作が行われる。ラッチパルスＬＰが発生すると、先ず第１番目のプリチャージ制御信号ＰＣ１（期間Ｃ）が発生してから書込み制御信号ＷＲ（期間Ａ）が発生し、しかる後、第２番目のプリチャージ制御信号ＰＣ２（期間Ｃ）が発生してから読み出し制御信号ＲＤ（期間Ｂ）が発生するが、シフトクロックＸＳＣＬの発振がないと書込みモードは存在せず、読み出し制御信号Ｒ１により１ライン目の旧データの読み出し動作が行われる。この読み出し動作においては、行アドレスレジスタ２５７によって１ライン目の行アドレスが指定され、次のラッチパルス（Ｌ１）の発生による奇数ラッチパルスＬＰ１により１ライン目の旧データがフレームメモリ２５２から読み出されラッチ回路２５８−１ｍに格納されて下位桁用排他的論理和ゲート���Ｘ１  へ送られる。この１ライン目の旧データのラッチの後そのラッチパルス（Ｌ１）により１ライン目の新データＷＤ１がフレームメモリへ書き込まれる。ここで、フレームメモリ２５２への書込みは、１ライン６４０ドットのときは入力レジスタ２５５から数１００ｎｓ程度の１シフトクロックＸＳＣＬで行われるのではなく、バッファとしての書込みレジスタ２５６からそれ以上の充分な時間（数μｓ）をかけて１ライン分一挙に書き込むようにしている。従って、大容量表示になるに従い、書込み速度の高速化を要求されるが、ラッチパルスにより書込みレジスタ２５６を介して書込み動作を行うことが望ましい。ラッチパルスＬ２の周期内において、１ライン目の新データＷＤ１の書込みの後は、読み出し制御信号Ｒ２により２ライン目の旧データの読み出しが行われ、上位桁用排他的論理和ゲートＥＸ２  へ送られる。そして、偶数ラインのラッチパルスＬＰ２の発生により不一致数判定回路２５８−２で得られた不一致数の２ビット情報がラッチ回路２５８−３でラッチされ、前述したように、電圧セレクタ２６０でいずれかの信号電圧が選択され、１走査ライン目分と２走査ライン目分に関する信号電極電位が液晶マトリクスに印加される。
【００５９】
このように、本例のＸライバ２５２は、１ラッチパルス周期内に同一の行アドレスに対する書込みモードと読み出しモードを分割し、旧データの読み出し後に次のラッチパルスの発生により新データの書込みを実行するようにしている。従って、表示データの書込みから読み出しまでは１フレーム期間（１Ｆ）である。
【００６０】
これはとりわけ複数ライン同時選択駆動方式を採用する場合に必要となる。信号電極の駆動波形を決める表示データを読み出し期間において該当するフレームメモリのデータは一部新データに変わっていると、不一致判定回路２５８が旧データのラインと新データのラインの組から意味のない表示態様となる信号電極の駆動波形を決定してしまうからである。特に同時に全本数を選択する場合もあるので、表示データの書込みから読み出しまでは１フレーム期間（１Ｆ）必要となる。従って、表示をスクロールするときに発生が考えられる意味のない表示態様を避けるには、選択本数を問わず、１フレーム期間（１Ｆ）後に読み出すようにすれば良い。ただ、同時選択の本数が少ないきは、１フレーム期間（１Ｆ）までは必要ない。１ラッチパルスＬＰの周期内で、同一の行アドレスに対して読み出しモード後に書込み動作を行うようにすることもできる。しかしながら、本例においても充分な書込み期間を確保するために、フレームメモリに対する書込みはシフトクロックＸＳＣＬのタイミングでなくラッチパルスＬＰのタイミングによって書込みレジスタ２５６により行うようにしてあることからも明らかなように、読み出しモード後に書込み動作を行うと、書込み時間が充分確保されない事態や、自動パワーセーブのセット等のタイミングは厳しくなる。特に複数ライン選択駆動方式では、ラッチパルス，シフトクロック等が従来に比して必然的に逓倍的に高速化されるので、上記のモード順は採用し難くなる。まして大容量表示になると一層難しくなる。従って、１ラッチパルス周期内に同一の行アドレスに対する書込みモード後に１回又は複数回の読み出しモードを実行させ、旧データの読み出しから１フレーム期間後に新データの書込みを実行するようにすることが望ましい。
【００６１】
上記実施例においては、均等分散型２ライン同時選択駆動方式を採用しているため、１水平期間内にフレームメモリ内の２行ライン分の表示データを読み出す必要があるので、１水平期間内に２発のラッチパルスＬＰが発生するようモジュール・コントローラ１００のタイミイグ信号発生回路１２０の分周比を設定してある。これは、フレームメモリのメモリマトリクスのセル配列において表示マトリクスの信号電極の本数とフレームメモリの列アドレス数とが等しく、走査電極の本数と行アドレス数とが等しい一般的な場合を前提としているからである。しかしながら、図１５に示すように、フレームメモリの列アドレス数を表示マトリクスの信号電極の本数の２倍で行アドレス数を走査電極の本数の半分（ブロック数）としたメモルセル配列のＲＡＭを用いる場合には、従来通り、１水平期間内に１回発生するラッチパルスＬＰを利用することができる。即ち、ラッチパルスＬＰの発生により読み出しモードになると、例えばフレームメモリの奇数ワード線ＷＬ２ｉに繋がるメモリセルＣ２ｉ，２ｍ  、Ｃ２ｉ，（２ｉ＋１）  から同時に１ライン目及び２ライン目の表示データがセンスアンプ２５２ｍを介して出力され、２ライン分の表示データの読み出しが１発のラッチパルスＬＰだけで済む。このような回路構成では、図１３に示すような２ライン目の表示データが出力されるまで１ライン目表示データを保持しておく待ち合わせ用のラッチ回路２５８−１ｍを除くことができ、高速化の傾向のある第１のラッチパルスＬＰ１と第２のラッチパルスＬＰ２とのタイミング調整が微妙にならず、ドライバセル部分の回路構成の簡素化により複数同時選択駆動方式の実用化に寄与する。
【００６２】
ただし、図１６又は図１５のメモリ構成の場合、ラッチパルスＬＰの入力に対するフレームメモリのワード線のアドレス歩進のスピードが書込みより読み出しの方が速くなる。このため、図１６に示すように、行アドレスレジスタ２５７′は、書込みアドレス発生用Ｗカウンタ２６１と読み出しアドレス発生用Ｒカウンタ２６２とを独立に持っており、その出力をマルチプレクサ２６３で切り換え、マルチプレクサ２６３の出力ＲＡをアドレスデコーダ２５２′ｄへ与える。書込みアドレス発生用Ｗカウンタ２６１は、フレーム開始パルスＹＤで初期化され、図１２で示されるプリチャージ信号ＰＣと書込み制御信号ＷＲＴを使って書込みアドレスを生成する。また、読み出しアドレス発生用Ｒカウンタ２６２は、フレーム開始パルスＹＤで初期化され、図１２で示されるプリチャージ信号ＰＣと読み出し制御信号ＲＤを使って読み出しアドレスを生成する。このようにすることによって、２ｎ  本複数ライン同時選択駆動の場合は、同時選択ライン数に関係なく、従来方式のコントローラと同じラッチパルスＬＰの周期で表示データをコントローラからＸドライバに転送することができる。
【００６３】
ここで、上記２ライン同時読み出しの手法を一般化し、複数ライン同時選択駆動方式において複数ライン分の表示データをフレームメモリから同時に読み出すＸドライバの全体構成を図１６を参照して簡単に説明しておく。まずフレームメモリ２５２′のメモリマトリクス部２５２′ａの縦横構成を（ｈ×２ｎ  ×Ｄ）×Ｗとする。ここで、
ｈ：複数ライン同時選択駆動において同時選択駆動される走査電極の本数
ｎ：自然数
Ｄ：Ｘドライバ１個当りのドライバ出力数（駆動できる信号電極の本数）
Ｗ：ワード線の本数
（ｈ×２ｎ  ×Ｄ）×Ｗは、Ｘドライバ１個が駆動できる最大表示ドット数に等しい。因みに、図１１のフレームメモリ構成は（ドライバ出力数）×（表示ライン数）である。
【００６４】
図１６において、書込みレジスタ２５６に蓄えられた表示データは書込み制御信号ＷＲに従って書込み回路２５２′ｂと書込みセレクタ２５２′ｃを介してアドレスデコーダ２５２′ｄで選択されたワード線に繋がるメモリセルに書き込まれる。アドレスデコーダ２５２′ｄは図１１の行アドレスシフトレジスタ２５７から出力される行アドレスをデコードするものである。表示データの読み出し動作においては、読み出し制御信号ＲＤに従って（ｈ×２ｎ  ×Ｄ）ビットの表示データがフレームメモリのメモリマトリクス部２５２′ａから読み出しセレクタ２５２′ｅに読み出される。読み出しセレクタ２５２′ｅはアドレスデコーダ２５２′ｄの出力に従って（ｈ×２ｎ  ×Ｄ）ビットのデータを選択する。従って、ｎ＝０のときは読み出しセレクタ２５２′ｅは不要となる。（ｈ×Ｄ）ビットの表示データは、１走査期間にＸドライバにより同時駆動される全表示データである。読み出しセレクタ２５２′ｅの出力はセンス回路２５２′ｆによりディジタル信号に変換され、信号パルス割り出し回路２５８′の複数同時選択駆動用デコーダ（ＭＬＳデコーダ）２５８′ａに送られる。ＭＬＳデコーダ２５８′ａは、表示データ，液晶交流化信号ＦＲ，走査スタート信号ＹＤによりリセットされ、Ｙドライバからのキャリー信号ＦＳをカウントし、１フレーム内の走査状態を区別するステートカウンタ２５８′ｃからの出力を受けて、ドライバ出力電位を選択する信号をデコードする。ＭＬＳデコーダ２５８′ａの出力はラッチパルスＬＰをクロックとするラッチ回路２５８′ｂにより同期がとられ、レベルシフタ２５９へ与えられる。このような回路構成によれば、複数同時選択駆動方式と言えども、複数ライン分の表示データの読み出しが１走査当り１回で済むことになり、消費電力の削減効果と共に、回路タイミングの単純化も実現できる。
【００６５】
なお、本例においては均等分散型２ライン同時選択駆動方式を採用する場合を特に説明してあるが、本発明は３ライン以上の複数ラインを同時に選択する駆動方式の場合にも適用できる。また本発明は部分的に従来から用いられている電圧平均化法の駆動方式にも適用できることは言う迄もない。更に、単純マトリクス型に限らず、ＭＩＭ駆動方式等にも適用できる。上記実施例では、フレームメモリは表示体の画素に１対１に対応するセルを持たせてあるが、表示体画素のうち現在駆動されている画素の前後に関係する一部分又は複数画面分のフレームメモリを持ち、間欠的に表示データをモジュール・コントローラからＸドライバに送る方式や、表示体の画素に対して圧縮された表示データを用いる方式についても、本発明を適用できるところである。また更に、本発明は、ＬＣＤ表示装置に限らず、蛍光表示管，プラズマディスプレイ，エレクトロルミネッセンス等のマトリクス型ディスプレイや液晶のライトバルブ性を用いた液晶応用装置等にも広く適用できるものである。
【００６６】
【発明の効果】
以上説明したように、本発明は、従来のマトリクス型表示制御装置と、従来のメモリ内蔵型の信号電極ドライバとを組合せた方式において、マトリクス型表示制御装置の高周波クロックの発振源を表示データの転送の際に間欠動作させるようにしたことに特徴を有する。このようなマトリクス型表示制御装置によれば、第１の記憶手段において表示データの変更があったときだけ高周波クロックが動作し、表示データを第２の記憶手段へ転送するものであるから、高周波クロックの間欠動作によりマトリクス表示装置全体の低消費電力化を図ることができる。
【００６７】
また第２の記憶手段に対する転送処理はＭＰＵが行うのではなく、仲介に立つマトリクス表示制御装置が実行するものであるため、第１の記憶手段側のホストＭＰＵの処理負担を低減できると共に、更に信号電極の駆動装置をカスケード接続することにより、第２の記憶手段に走査ライン毎の表示データが一挙に格納されるので、アドレスの対応付けの容易化も達成でき、従って、画面変更の高速化を達成できる。更に、信号電極の駆動装置のカスケード接続により大容量表示装置でもマトリクス型表示制御装置と駆動装置との結線数を抑制でき、表示画面面積比率の大きな表示装置を実現できる。
【００６８】
また、信号電極ドライバにおいては高速クロックを用いないで１走査期間を分割したタイミングで第２の記憶手段に余裕を以てアクセスするようにしてある。
【００６９】
このため、第２の記憶手段へのアクセスタイミングが従来に比して緩和されるので、書込み力を向上させることができ、第２の記憶手段の構成トランジスタのサイズを縮小化できる。ドライバのチップサイズの小型化にも寄与する。
【００７０】
更に、本発明を複数ライン同時選択駆動方法に適用すれば、１ライン当たりの表示に要するデータ処理量が従来の駆動方法よりも多いにも拘らず、表示装置自体を低周波で動作させるこができるので、従来よりも低消費電力で、フリッカーが少なく、高コントラスト・高速応答のマトリクス型液晶表示装置を実現するこができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る単純マトリクス型液晶表示装置の全体構成を示すブロック図である。
【図２】同実施例に係る単純マトリクス型液晶表示装置におけるモジュール・コントローラの詳細を示すブロック図である。
【図３】上記モジュール・コントローラの動作を説明するためのタイミングチャートである。
【図４】単純マトリクス型液晶表示装置における画素のオン・オフ態様の一例を示す模式図である。
【図５】電圧平均化法によるマルチプレクス駆動方式における走査電極波形及び信号電極波形を示す波形図である。
【図６】電圧平均化法によるマルチプレクス駆動方式における画素液晶のオン・オフ特性を示す波形図である。
【図７】均等分散型３ライン選択駆動方式における走査電極波形及信号電極波形を示す波形図である。
【図８】図７に示す均等分散型３ライン選択駆動方式における画素液晶のオン・オフ特性を示す波形図である。
【図９】同実施例が採用する分散型２ライン選択駆動方式における走査電極波形及び信号電極波形の一例を示す波形図である。
【図１０】（ａ）は同実施例に係る単純マトリクス型液晶表示装置における走査電極駆動回路（Ｙドライバ）の構成を示すブロック図であり、（ｂ）はその複数のＹドライバをカスケード接続した結線図である。
【図１１】同実施例に係る単純マトリクス型液晶表示装置における信号電極駆動回路（Ｘドライバ）の構成を示すブロック図である。
【図１２】同信号電極駆動回路（Ｘドライバ）におけるタイミング回路の構成の詳細を示す回路図である。
【図１３】同信号電極駆動回路における周辺回路とフレームメモリから信号パルス割り出し回路，レベルシフタ及び電圧セレクタまでの１信号電極当り（１出力Ｘｍ  ）のｍビット回路部２５０ｍに着目した回路構成を示す回路図である。
【図１４】同信号電極駆動回路における書込み動作及び読み出し動作を説明するためのタイミングチャートである。
【図１５】同信号電極駆動回路における別のフレームッメモリの構成を示すブロック図である。
【図１６】別のフレームッメモリを用いた場合における信号電極駆動回路（Ｘドライバ）の構成を示すブロック図である。
【符号の説明】
１０…ホストＭＰＵ
１１…システムメモリ
１２…ＶＲＡＭ
１３…補助記憶装置
１４ａ…システムバス
１４ｂ…専用バス
１５…入力用タッチセンサ
１６…タッチセンサ・コントローラ
１７…データバス
１００…モジュール・コントローラ
１１０…低周波発振回路
１１０ａ…振動子
１２０…タイミング信号発生回路
１２１…分周器
１２２…垂直カウンタ
１２３…フレームカウンタ
１３０…スタンバイ回路
１３１…システムバス・インターフェース回路
１３２…ラインフラグレジスタ
１３３…比較回路
１３４…同期調整回路
１３４ａ…インバータ
１３４ｂ…Ｄ型フリップフロップ
１３４ｃ…論理積ゲート
１４０…高周波発振回路
１４１…論理積ゲート
１４２…可変周波数ＣＲ発振器
１４２ａ…論理積ゲート
１４２ｂ，１４２ｃ…インバータ
１４２ｄ…スイッチ選択レジスタ
Ｒ１，Ｒ２，Ｒ２  …帰還抵抗
Ｃ１  …帰還キャパシタ
ＳＷ１，ＳＷ２，ＳＷ３  …選択スイッチ
１４３…間欠動作時限回路
１４３ａ…インバータ
１４３ｂ…論理積ゲート
１４３ｃ…プリセット・カウンタ
１４３ｅ…インバータ
１４３ｄ…クロック数レジスタ
１４３ｆ…インバータ
１４４…論理積ゲート
１５０…ＤＭＡ回路
１５１…ＤＭＡ制御回路
１５２…データ変換回路
２００…ＬＣＤモジュール
２２０…Ｙドライバ
２２１…コード発生部
２２２…電圧セレクタ
２２３…第１シフトレジスタ
２２４…第２シフトレジスタ
２２５…ラッチ部
２２６…レベルシフタ
２５０…Ｘドライバ
２５０ａ…偶奇ライン識別回路
２５０ａａ…Ｄ型フリップフロップ
２５０ａｂ，２５０ａｃ…ＮＡＮＤゲート
２５０ｃ…フィールド・ステート回路
２５０ｃａ…Ｄ型フリップフロップ
２５０ｃｂ，２５０ｃｄ…論理積ゲート
２５０ｃｃ…インバータ
２５０ｃｅ…論理和ゲート
２５１…チップイネーブル・コントロール回路
２５２…フレームメモリ
２５３…タイミング回路
２５３−１…第１のワンショット・マルチバイブレータ
２５３−２…第２のワンショット・マルチバイブレータ
２５３−３…第３のワンショット・マルチバイブレータ
２５３−４…シフトクロック検出回路
２５３−５…論理積ゲート
２５３ａ…論理積ゲート
２５３ｂ…論理積ゲート
２５３ｃ…論理積ゲート
２５３ｄ，２５３ｈ，２５３ｊ…インバータ
２５３ｅ，２５３ｆ，２５３ｇ，２５３ｇ′…ＮＡＮＤゲート
２５３ｉ，２５３ｋ，２５３ｍ…遅延回路
２５３ｓ，２５３ｔ…Ｄ型フリップフロップ
ＥＸ１，ＥＸ２  …排他的論理和ゲート
２５４…データ入力制御回路
２５５…入力レジスタ
２５６…書込みレジスタ
２５７…行アドレスレジスタ
２５８−…信号パルス割り出し回路
２５８−１…ラッチ回路
２５８−２…不一致数判定回路
２５８−３…ラッチ回路
２５９…レベルシフタ
２６０…電圧セレクタ
２５２′ａ…フレームメモリ
２５２′ｂ…書込み回路
２５２′ｃ…書込みセレクタ
２５２′ｄ…アドレスデコーダ
２５２′ｅ…読み出しセレクタ
２５８′…信号パルス割り出し回路
２５８′ａ…ＭＳＬデコーダ
２５８′ｂ…ラッチ回路
２５８′ｃ…ステートカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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