(57)【特許請求の範囲】
【請求項１】
入射光量に応じた光電荷を生成するゲート電極を備えたＭＩＳ型フォトダイオードと、該ＭＩＳ型フォトダイオードの少なくとも一部にオーバーラップさせて形成した該ＭＩＳ型フォトダイオードで生成された光電荷を蓄積する電荷蓄積領域と、該電荷蓄積領域の電位を初期化するリセットスイッチと、前記電荷蓄積領域に制御電極が接続され、前記蓄積電荷に応じた出力信号を発生する増幅トランジスタと、該増幅トランジスタの出力端子と出力信号線とを接続する選択スイッチとからなる画素を配列して構成し、少なくとも前記電荷蓄積領域は光学的に遮光され、前記ＭＩＳ型フォトダイオードのゲート電極印加電圧を撮像条件に応じて変化させるようにしたＭＯＳ増幅型撮像装置において、前記ＭＩＳ型フォトダイオードのゲート電極印加電圧は、電子及び正孔の閾値電圧に対応させて変化させ、前記ゲート電極下に反転層が形成され光量に対するダイナミックレンジの広い広ダイナミックレンジの撮像条件と、前記ＭＩＳ型フォトダイオードの表面が空乏化し高感度で光検出を行う撮像条件と、前記ゲート電極下に蓄積層が形成されシャッター動作を行う撮像条件とを切り替えるように構成したことを特徴とするＭＯＳ増幅型撮像装置。
【請求項２】
前記ＭＩＳ型フォトダイオードのゲート電極は、光生成電荷蓄積期間の一部又は全期間中に、界面に蓄積層が形成される電圧を印加するように構成したことを特徴とする請求項１記載のＭＯＳ増幅型撮像装置。
【請求項３】
前記電荷蓄積領域は、二つ以上の複数の領域に分離形成されていると共に、該複数の電荷蓄積領域は電気的に共通に接続されていることを特徴とする請求項１又は２記載のＭＯＳ増幅型撮像装置。
【請求項４】
前記ＭＩＳ型フォトダイオードは、二つ以上の複数の領域に分離形成されていることを特徴とする請求項１〜３のいずれか１項に記載のＭＯＳ増幅型撮像装置。
【請求項５】
前記複数のＭＩＳ型フォトダイオードのゲート電極は、独立にゲート電圧が印加されていることを特徴とする請求項４記載のＭＯＳ増幅型撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ（Metal Oxide Semiconductor ）増幅型撮像装置に関し、特に高フレームレート撮像時の感度向上と撮像照度のダイナミックレンジの向上を図ることの可能なＭＯＳ増幅型撮像装置に関する。
【０００２】
【従来の技術】
一般に、高フレームレート撮像では、１フレームの蓄積時間がフレームレートの逆数に比例して減少するため、一画素当たりの入射フォトン数も減少し、同一光量でのＳ／Ｎが劣化する。このＳ／Ｎ劣化を防ぐため、実際の撮影現場では、照明を強化して入射フォトン数の減少を補っている。しかしながら、千フレーム／秒を超えるフレームレートで撮像するには、照明の強化のみでは対応が困難となるため、この領域で利用されている固体撮像装置では、30μｍ角や60μｍ角まで画素サイズを大きくし、一画素当たりの入射フォトン数を稼いでＳ／Ｎを向上させている。
【０００３】
半導体固体撮像素子として現在最も多用されているＣＣＤの場合、このような画素ピッチの大きいイメージセンサを構成しようとすると、画素ピッチの増大に伴って転送効率が劣化してしまう。それを補うためには、画素配列を複数の領域に分割し、複数の並列ＣＣＤを用いて並列転送及び並列出力方式をとらざるを得ない。ところが、ＣＣＤのノイズ対策として最も効果のある相関２重サンプリング回路は、駆動タイミングが高速且つ複雑なことと消費電力が大きいことから、出力線の数だけ設け、且つ動作を最適化させることが現実的には困難である。したがって、読み出しアンプでのノイズが大きくなり、汎用のＣＣＤ固体撮像装置と比べて画質が著しく劣化してしまう。
【０００４】
一方、ＭＯＳ型固体撮像装置はＸ−Ｙアドレス選択読み出しのため、画素ピッチが大きくなっても読み出しスピードに支障がないと共に、大面積画素の設計が容易である。したがって、高フレームレート撮像用の大面積、小画素数の固体撮像装置としては、ＭＯＳ型固体撮像装置が主流となっている。
【０００５】
ところが、このようなＭＯＳ型固体撮像装置の欠点として、出力信号が小さいことが上げられる。ＭＯＳ型固体撮像装置は画素に蓄積された光生成電荷を出力端子から直接出力し、外部の電流電圧変換アンプを介して映像信号に変えている。読み出しのデータレートを上げるためには、当然ながら映像信号の帯域も広くなる。その結果、アンプノイズが信号電荷に対して大きくなり、Ｓ／Ｎを劣化させてしまう。これがＭＯＳ型固体撮像装置のフレームレートの上限を決定する要因の一つとなっている。
【０００６】
ＭＯＳ型撮像装置の利点を有したままで、アンプノイズの影響を改善する方式として、例えばSavvas G. Chamberlain " Photosensitivity and Scanning of Silicon Image Detector Arrays "〔IEEE J. Solid-State Circuit, vol. sc-4, No. 6, pp. 333-342(1969)〕と言う論文、あるいは特開昭５０−１３４３９３号公報に記載されているようなＭＯＳ増幅型撮像装置が知られている。
【０００７】
次に、図８に基づいて従来のＭＯＳ増幅型撮像装置について簡単に説明する。図８は従来のＭＯＳ増幅型撮像装置の画素の基本構成を示したものであり、ｐ型の半導体基板100 と該半導体基板100 の表面に形成したｎ型拡散領域101 とで接合フォトダイオードを形成し、ｎ型拡散領域101 はリセットスイッチ102 を介してリセット電圧電源ＶRSに接続されている。またｎ型拡散領域101 は、増幅トランジスタ103 のゲート端子に接続されている。増幅トランジスタ103 の出力端子は、画素選択スイッチ104 を介して信号出力線105 に接続されている。
【０００８】
次に、このような構成の画素の基本動作について説明する。まずリセットパルスΦRSをリセットスイッチ102 のゲートに印加し、リセットスイッチ102 をオンさせることにより、フォトダイオードのｎ型拡散領域101 の電圧をＶRSに固定する。その後リセットスイッチ102 をオフさせ、光電荷の蓄積を開始する。光電荷の蓄積に伴って、ｎ型拡散領域101 の電位が変化する。その変化量はΔＶは次式（１）により求められる。
ΔＶ＝Ｑph／（Ｃj ＋Ｃg ）  ・・・・・・・（１）
ここで、Ｑphは蓄積電荷、Ｃj はフォトダイオードの接合容量、Ｃg は増幅トランジスタ103 のゲート容量である。
【０００９】
電荷蓄積期間終了後、選択パルスΦSEL を選択スイッチ104 のゲート電極に印加することにより選択スイッチ104 をオンさせ、信号電流を信号出力線105 に出力する。このとき流れる信号電流Ｉout はΔＶに依存し、その変化量ΔＩout は近似的に次式（２）により表される。
ΔＩout ＝ｇｍ* ×ΔＶ  ・・・・・・・・・（２）
ここで、ｇｍ* は増幅トランジスタ103 のｇｍ及び選択スイッチ104 のオン抵抗を含めた電荷読み出し回路の電圧−電流変換利得であり、オーダー的には１×10-3（Ａ／Ｖ）から１×10-4（Ａ／Ｖ）である。
【００１０】
このように構成された画素の出力信号を外部のアンプで検出する場合、１画素あたりの出力信号電荷量Ｑout は、出力データレートをｆout とすれば、次式（３）で表される。
Ｑout ＝ΔＩout ／ｆout ＝〔ｇｍ* ／｛（Ｃj ＋Ｃg ）×ｆout ｝〕            ×Ｑph  ・・・・・・・・・・・・・（３）
出力信号電荷量としては、入力された光生成電荷Ｑphを、ｇｍ* ／｛（Ｃj ＋Ｃg ）×ｆout ｝倍に増幅させたと等価になる。一般的な値として、ｆout を10ＭＨz ，（Ｃj ＋Ｃg ）を20ｐＦとすると、この増幅率は数100 から数1000になる。
【００１１】
このように構成された増幅型撮像装置では、前記ＭＯＳ型撮像装置と比べて出力信号量が大きいため、出力データレートを高くした場合においても、電流電圧変換アンプのノイズの影響を抑えることができる。したがって、このような増幅型撮像装置は高速の読み出しに適しており、当然のことながら高フレームレート撮像用の固体撮像装置としても有利なものである。
【００１２】
なお、上記従来例の説明においては、説明を簡単にするために画素の出力を電流出力として説明して来たが、ソースフォロワ等を用いた電圧出力の場合においても、上記従来技術の説明内容は本質的には変わらないものである。
【００１３】
【発明が解決しようとする課題】
ところで、上記構成の画素を用いた従来のＭＯＳ増幅型撮像装置においては、次のような問題点が存在する。前述したように、1000フレーム／秒を越えるような高フレームレート撮像において良好なＳ／Ｎを得ようとするには、画素サイズ及び１画素あたりの受光面積を大きくする必要がある。従来のＭＯＳ増幅型撮像装置の画素構造で受光面積を増大させると、それに伴ってフォトダイオードの接合容量Ｃj も増大する。その結果として、式（３）における増幅率ｇｍ* ／｛（Ｃj ＋Ｃg ）×ｆout ｝が減少し、結果としてＭＯＳ型撮像装置に対する優位性がなくなってしまうという問題がある。また、接合容量Ｃj が増加すると蓄積領域のリセット時に発生するｋＴ（Ｃj ＋Ｃg ）ノイズが増大し、Ｓ／Ｎを劣化させることにもなる。ここで、ｋはボルツマン定数、Ｔは絶対温度である。また、高感度を目的として（Ｃj ＋Ｃg ）を小さくした場合、今度は電荷蓄積領域の電位変化が大きくなるため、飽和電荷数が減少してしまい、飽和入射光量が低下し、入射光量に対するダイナミックレンジが低下してしまうという問題点が生じる。
【００１４】
本発明は、従来のＭＯＳ増幅型固体撮像装置における上記問題点を解決するためになされたもので、請求項１記載の発明は、画素の開口面積を増大させた場合でも増倍率が変化せず、Ｓ／Ｎの優れたＭＯＳ増幅型固体撮像装置を実現させると共に、入射光量が十分に大きい場合においては飽和信号量を増加させ、検知可能な光量のダイナミックレンジを大きくとれるＭＯＳ増幅型撮像装置を実現することを目的としている。また請求項２記載の発明は、請求項１記載のＭＯＳ増幅型撮像装置においてシャッタ動作を実現することを目的としており、請求項３及び４記載の発明は、請求項１又は２記載のＭＯＳ増幅型撮像装置において高速動作特性を向上させることを目的とし、請求項５記載の発明は、請求項４記載のＭＯＳ増幅型撮像装置においてダイナミックレンジ設定の自由度を向上させることを目的としている。
【００１５】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、入射光量に応じた光電荷を生成するゲート電極を備えたＭＩＳ（Metal Insulator Semiconductor ）型フォトダイオードと、該ＭＩＳ型フォトダイオードの少なくとも一部にオーバーラップさせて形成した該ＭＩＳ型フォトダイオードで生成された光電荷を蓄積する電荷蓄積領域と、該電荷蓄積領域の電位を初期化するリセットスイッチと、前記電荷蓄積領域に制御電極が接続され、前記蓄積電荷に応じた出力信号を発生する増幅トランジスタと、該増幅トランジスタの出力端子と出力信号線とを接続する選択スイッチとからなる画素を配列して構成し、少なくとも前記電荷蓄積領域は光学的に遮光され、前記ＭＩＳ型フォトダイオードのゲート電極印加電圧を撮像条件に応じて変化させるようにしたＭＯＳ増幅型撮像装置において、前記ＭＩＳ型フォトダイオードのゲート電極印加電圧は、電子及び正孔の閾値電圧に対応させて変化させ、前記ゲート電極下に反転層が形成され光量に対するダイナミックレンジの広い広ダイナミックレンジの撮像条件と、前記ＭＩＳ型フォトダイオードの表面が空乏化し高感度で光検出を行う撮像条件と、前記ゲート電極下に蓄積層が形成されシャッター動作を行う撮像条件とを切り替えるように構成するものである。
【００１６】
このように構成されたＭＯＳ増幅型撮像装置においては、入射光量が少ない場合には前記ＭＩＳ型フォトダイオードのゲート電極にＭＩＳ型フォトダイオードの界面が空乏化する電圧を印加することにより、光生成された電荷を効率よく前記電荷蓄積領域に収集することが可能となるため、前記ＭＩＳ型フォトダイオードの面積を増大させ受光面積を大きくしても、電荷蓄積領域の容量値は一定に保つことが可能となり、その結果、高感度のＭＯＳ増幅型撮像装置を実現することができる。また、前記電荷蓄積領域の容量が増加しないため、受光面積を大きくしても前記電荷蓄積領域の電圧をリセットする際に発生するリセットノイズの増加も抑えることができる。更に、入射光量が大きい場合には、前記ＭＩＳ型フォトダイオードのゲート電極に界面が反転する電圧を印加することにより、ＭＩＳ型フォトダイオードの界面も電荷蓄積領域として機能させ、蓄積容量を増加させることにより飽和電荷数を増加させ、撮像可能な入射光量範囲を広くすることも可能となる。更にまた、ゲート電極下に蓄積層が形成される電圧を印加することにより、シャッター動作を行わせることが可能となる。
【００１７】
請求項２記載の発明は、光生成電荷蓄積期間の一部又は全期間において、前記ＭＩＳ型フォトダイオードのゲート電極に、界面に蓄積層が形成されるような電圧を印加するように構成するものである。これにより、光生成電荷蓄積期間の一部又は全期間に亘り光生成電荷の蓄積を停止し、シャッタ動作を行わせることが可能となる。
【００１８】
請求項３記載の発明は、前記電荷蓄積領域を分割して複数領域設けるものである。これにより、実効的に信号電荷の拡散距離が短くなるため、光生成電荷が前記電荷蓄積領域に到達する時間も短くなり、高速性を向上させることが可能となる。また、請求項４記載の発明は、前記ＭＩＳ型フォトダイオードを分割して複数領域設けるものである。これによっても、実効的に信号電荷の拡散距離を短くすることが可能となり、実質的に前記請求項４記載の発明と同様の効果が得られる。
【００１９】
請求項５記載の発明は、請求項４記載のＭＯＳ増幅型撮像装置における分割したＭＩＳ型フォトダイオードのそれぞれのゲート電極に対して、独立にゲート電圧を印加するものである。これにより、前記複数のＭＩＳ型フォトダイオードが反転する電位を各々任意に設定することが可能となり、請求項１記載のＭＯＳ増幅型撮像装置と比べて感度設定の自由度を、より向上させることが可能になる。
【００２０】
【発明の実施の形態及び実施例】
（第１実施例）
次に、実施例について説明する。図１は、本発明に係るＭＯＳ増幅型撮像装置の第１実施例における画素部の構成を示す図である。この実施例の画素部は、ｎ型半導体基板１の上部に形成されたｐウエル２の表面に、ＭＩＳ型フォトダイオード３を形成し、該ＭＩＳ型フォトダイオード３の一部にオーバーラップさせて、ｎ型拡散領域により構成される電荷蓄積領域４を形成する。電荷蓄積領域４はリセットスイッチ５を介してリセット電源ＶRSに接続されると共に、増幅トランジスタ６のゲート電極に接続されている。増幅トランジスタ６の出力端子は、選択スイッチ７を介して信号出力線８に接続されるようになっている。ＭＩＳ型フォトダイオード３のゲート電極にはＤＣ電圧ＶG が印加されている。そして遮光膜９により、電荷蓄積領域４を含めてＭＩＳ型フォトダイオード３以外の領域は遮光されており、入射光はＭＩＳ型フォトダイオード３にのみ照射されるように構成されている。また、ｎ型半導体基板１及びｐウエル２間の接合部には、逆電圧が印加されている。便宜上、本実施例においてはｐウエル２の電圧は接地電圧とした。
【００２１】
このように構成された画素部の電荷蓄積及び信号読み出し動作について説明する。まずＭＩＳ型フォトダイオード３のゲート電極にＤＣ電圧ＶG を印加した状態において、リセットスイッチ５のゲート電極にリセットパルスΦRSを印加し、リセットスイッチ５をオンさせる。これにより電荷蓄積領域４の電圧はＶRSに固定されると共に、電荷蓄積領域４の電位を初期化する。その後リセットスイッチ５をオフさせ、光生成電荷の蓄積を開始する。遮光膜９の開口部を通ってＭＩＳ型フォトダイオード３に入射した光は、ＭＩＳ型フォトダイオード３のゲート電極を透過して、ｐウエル２内で電子−正孔対を生成する。ＭＩＳゲート電極の印加電圧ＶG が正電圧の場合、光生成電子はＭＩＳゲート電極に引かれてＭＩＳ界面に達した後、半導体表面を拡散し、最終的に電荷蓄積領域４に到達し蓄積される。その結果、電荷蓄積領域４の電位が変化する。電荷蓄積期間の終了後、画素選択パルスΦSEL を選択スイッチ７に印加することにより、電荷蓄積領域４の電位変化に依存して変調される増幅トランジスタ６のチャネル電流を、信号読み出し線８に出力する。
【００２２】
本発明によるＭＯＳ増幅型撮像装置は、ＭＩＳ型フォトダイオード３のゲート電極に印加する電圧ＶG を変化させることにより、光電変換特性を切り替えることが可能となるものであり、図２及び図３を用いて詳細に説明する。図２の（Ａ）〜（Ｃ）は前記ＭＩＳ型フォトダイオード３のゲート電極に印加する電圧ＶG の値による、光生成電子の挙動の変化を概念的に示したものである。なお図１に示した画素部と同じ部位については同じ符号を付して示している。図２の（Ａ）は、ＭＩＳ型フォトダイオード３のゲート電極に電子の反転層が形成される電圧、すなわち電子の閾値電圧ＶTnよりも高い電圧を印加した場合を示している。この場合、ＭＩＳ型フォトダイオード３下のｐウエル２の表面には、電子による反転層11が形成されており、蓄積容量はＭＩＳ型フォトダイオード３の絶縁膜容量と、電荷蓄積領域の接合容量と、  図２の（Ａ）では図示を省略しているが、増幅トランジスタ６のゲート容量の総和となる。蓄積されている光生成電荷Ｑphに対する電荷蓄積領域４の電位変化ΔＶを、ＭＩＳ型フォトダイオードの絶縁膜容量Ｃox，電荷蓄積領域４の接合容量Ｃj ，増幅トランジスタ６のゲート容量Ｃg を用いて表すと、次式（４）となる。
ΔＶ＝Ｑph／（Ｃox＋Ｃj ＋Ｃg ）  ・・・・（４）
【００２３】
図２の（Ｂ）は、ＭＩＳ型フォトダイオード３のゲート電極に、閾値電圧ＶTn以下の電圧で且つＭＩＳ型フォトダイオード３の表面が空乏化する電圧、すなわち正孔の閾値電圧ＶTpより大なる電圧を印加した場合を示している。この場合、光生成された電子はゲート表面に添って電荷蓄積領域４に流れ込むことになる。その結果、ＭＩＳ型フォトダイオード３の下には電荷は蓄積されず、蓄積容量は電荷蓄積領域４の接合容量Ｃj 及び増幅トランジスタ６のゲート容量Ｃg となり、電荷蓄積領域４の電位変化ΔＶは、次式（５）で表される。
ΔＶ＝Ｑph／（Ｃj ＋Ｃg ）  ・・・・・・・（５）
上記（５）式よりわかるように、電位変化ΔＶはＭＩＳ型フォトダイオード３の面積、すなわち受光部面積に依存しなくなる。したがって、画素サイズを大きくして受光部面積を増大させても、式（３）で表される電荷増幅率を一定に保つことが可能となる。
【００２４】
図３は図２の（Ａ），（Ｂ）に示した上記２つの条件での光電変換特性を模式的に示したものである。ＶG ＞ＶTnとした図２の（Ａ）の条件では、トータルの蓄積容量が最も大きくなり、式（３）で表される電荷増幅率は低下するが、飽和電荷数は増加するため、十分な光量が得られるような条件では、光量に対するダイナミックレンジを稼ぐことができる。また、ＶTn＞ＶG ＞ＶTpとした図２の（Ｂ）の条件では、蓄積容量が小さいため電荷増幅率は大きく、光量に対するダイナミックレンジは低下するが、高感度で光を検出することが可能となる。
【００２５】
図２の（Ｃ）は、ＭＩＳ型フォトダイオード３のゲート電極に、正孔蓄積層12が形成されるような負電圧、すなわちＶTpよりも小さな電圧を印加した場合を示している。この場合、ＭＩＳ型フォトダイオード３の半導体表面には電子に対するバリアが形成されるため、ＭＩＳ型フォトダイオード３の下の半導体領域内で光生成された電子は電荷蓄積領域４には蓄積されず半導体基板１へ排出される。ちなみに、電荷蓄積領域４の近傍で光生成電子が発生すると、ＭＩＳ型フォトダイオード３のゲートに印加する電圧ＶG によらず、電子は電荷蓄積領域４に流入することになるが、遮光膜９により電荷蓄積領域４への光入射を防いでいるので、電荷蓄積領域４近傍での光生成電子の発生はない。したがってＭＩＳ型フォトダイオード３のゲート電極に、正孔蓄積層12が形成されるような負電圧、すなわちＶTpよりも小さな電圧を印加した場合には、光生成電子の蓄積は全く行われなくなる。これは、すなわちカメラのシャッターを閉じていることと等価になり、例えば通常はＭＩＳ型フォトダイオード３のゲート電極にＶTp以下の電圧を印加しておき、電荷蓄積期間の一部でＭＩＳ型フォトダイオード３のゲート電極にＶTp以上の電圧を印加することにより、シャッター動作を行わせることができる。
【００２６】
以上図１〜図３に基づいて説明したように、本実施例によれば、受光部面積を大きくしても電荷増幅率の低下しないＭＯＳ増幅型撮像装置を実現することが可能となる。また、画素のＭＩＳ型フォトダイオード３のゲート電極に印加する電圧により、画素の蓄積容量及び実効的な開口面積を可変することが可能となり、低照度時の高感度撮像モード、照度が大きい場合に飽和電荷数を増やし光量のダイナミックレンジを稼ぐモード、及びシャッター動作を行うことができ、さまざまな用途に対応可能なＭＯＳ増幅型撮像装置を実現することができる。更に半導体基板１とｐウエル２間に逆電圧を印加することにより、シャッター動作時に半導体基板１へ電子の排出を速やかに行うことが可能となると共に、浮遊電子の隣接する画素への拡散も抑えることが可能となり、クロストーク抑圧にも効果がある。
【００２７】
（第２実施例）
次に、本発明によるＭＯＳ増幅型撮像装置の高速動作時の特性を向上させる第２実施例について説明する。図４は第２実施例における画素部の構成を示す図であり、図１に示した第１実施例と同様に機能する部分については同一の符号を付して示している。構造的に第１実施例と異なる点は、電荷蓄積領域を電荷蓄積領域４−１，電荷蓄積領域４−２に分離すると共に、光電変換を行うＭＩＳ型フォトダイオードをＭＩＳ型フォトダイオード３−１とＭＩＳ型フォトダイオード３−２及びＭＩＳ型フォトダイオード３−３に分離し、電荷蓄積領域４−１と電荷蓄積領域４−２とは電気的に接続し、ＭＩＳ型フォトダイオード３−１とＭＩＳ型フォトダイオード３−２及びＭＩＳ型フォトダイオード３−３も電気的に共通に接続している点である。
【００２８】
このように構成された第２実施例のＭＯＳ増幅型撮像装置の画素部は第１実施例の画素部と比べて、より高速動作が可能となるものである。次に、この理由について説明する。高フレームレートで撮像する場合、画素の読み出しスピードに高速性が要求される以外に、光生成電荷の収集にも高速性が要求される。従来例において説明したように、高フレーム撮像時にＳ／Ｎを稼ぐには画素の受光面積を大きくする必要がある。ところがＭＩＳ型フォトダイオードを空乏化させて動作させた場合、ＭＩＳ型フォトダイオード下の空乏層内で発生した光生成電子が電荷蓄積領域に達するには時間がかかる。発生箇所から電荷蓄積領域までの距離をＬ，電子の拡散係数をＤとすると、電子が収集されるのに要する時定数τは、おおよそ次式（６）で表される。
τ＝４×Ｌ2 ／（π2 ×Ｄ）  ・・・・・・・（６）
室温における電子の拡散係数Ｄは約1.5 Ｅ９μｍ2 ／sec であるので、Ｌを50μｍとすれば、時定数τは約0.68μsec となる。すなわちこれ以上速い現象に対しては、画素のレスポンスがなくなる。また、高フレームレート撮像を行う場合は、リセット時間も短縮する必要があるが、リセット時間がτよりも短いか同等まで短くなると、リセットの不完全が発生し、残像を発生させることになる。
【００２９】
本実施例においては、電荷蓄積領域を電荷蓄積領域４−１，電荷蓄積領域４−２に分離すると共に、光電変換を行うＭＩＳ型フォトダイオードをＭＩＳ型フォトダイオード３−１とＭＩＳ型フォトダイオード３−２及びＭＩＳ型フォトダイオード３−３に分離しているため、電子発生箇所から電荷蓄積領域までの距離Ｌすなわち電子の拡散距離が、分割しない場合と比べて短くなる。したがって、式（６）に示した電子の拡散に要する時間τが短くなり、ＭＩＳ型フォトダイオード下で発生した電子の電荷蓄積領域への収集速度が向上し、素子の光に対するレスポンスが向上すると共に残像も抑えることができる。
【００３０】
以上のように、本実施例によれば、第１実施例で述べたような高感度性及び高機能性を有したままで、画素サイズを大きくしても高速性に優れたＭＯＳ増幅型撮像装置を実現することができる。また、ＭＩＳ型フォトダイオード及び電荷蓄積領域の分割数は本実施例に示した分割数に限られるものではなく、いくつにしてもよい。
【００３１】
（第３実施例）
前記図４に示した第２実施例では、画素部におけるＭＩＳ型フォトダイオード及び電荷蓄積領域の分割態様を断面構造で示したが、平面形状で示した場合、分離される電荷蓄積領域は島状に孤立させて分布させるように構成してもよい。図５は、電荷蓄積領域を島状に分布させた第３実施例の画素を示す上面図である。なお図５においては、煩雑をさけるため、画素構成要素の中でＭＩＳ型フォトダイオード及び電荷蓄積領域のみを示している。本実施例は、ＭＩＳ型フォトダイオード３の一部に複数の窓３ａを開け、それぞれの窓３ａに複数の電荷蓄積領域４−１〜４−ｎを形成するものである。
【００３２】
このように構成された画素においては、光生成された電子ｅは、ＭＩＳ型フォトダイオード３の半導体表面に拡散し、電荷蓄積領域４−１〜４−ｎのいずれかに到達する。このとき発生点に近い電荷蓄積領域に達する確率が最も高いため、実効的な電子の拡散距離は、電荷蓄積領域４−１〜４−ｎの間隔Ｌの約１／２，すなわち約Ｌ／２となり、画素サイズに対して電子の拡散距離を短くすることが可能となる。したがって本実施例で示すように、電荷蓄積領域を複数の島状に分割し形成することによっても、第２実施例で述べたような高感度性及び高機能性を有したままで、画素サイズを大きくしても、高速性に優れたＭＯＳ増幅型撮像装置を実現することができる。
【００３３】
（第４実施例）
図６は、第４実施例の画素部の構成を示す図であり、第１実施例と同様に機能する部分については同一の符号を付して示している。構造的に第１実施例と異なる点は、光電変換素子として機能するＭＩＳ型フォトダイオードを第１のＭＩＳ型フォトダイオード３−１と第２のＭＩＳ型フォトダイオード３−２に分割すると共に、それぞれ独立にゲート電圧を印加できるように構成している点である。
【００３４】
説明を簡単にするため第１実施例では説明を省略したが、ＭＩＳ型フォトダイオード３−１及び３−２の閾値電圧ＶTnは電荷蓄積領域４の電圧にも依存する。電荷蓄積領域４の電圧をＶS ，半導体領域（ｐウエル）２の電圧を０ＶとしたときＭＩＳ型フォトダイオードの半導体表面に電子の反転層が形成される条件は、次式（７）で表される。
ＶG ＞ＶTn0 ＋（１＋α）×ＶS   ・・・・・（７）
ここで、ＶTn0 はＶS ＝０のときの電子の閾値電圧で、αは閾値電圧の基板変調係数であり、通常0.7 程度の値である。
【００３５】
次に、ＭＩＳ型フォトダイオード３−１及び３−２印加するゲート電圧ＶG-1 及びＶG-2 を、次式（８）の条件を満たすように設定する。
ＶTp＜ＶG-1 ＜ＶG-2 ＜ＶTn0 ＋（１＋α）×ＶRS  ・・・・・（８）
これにより、電荷蓄積領域４をリセット電圧ＶRSにリセットした時点では、ＭＩＳ型フォトダイオード３−１及び３−２の半導体表面は空乏化しており、そのため蓄積容量は電荷蓄積領域４の接合容量Ｃj 及び増幅トランジスタ６のゲート容量Ｃg の和となり、第１実施例の図２の（Ａ）に示した状態と同様になる。その後、電荷蓄積期間に入り電子が電荷蓄積領域４に蓄積されていくにしたがって、ＶS は減少していき、
ＶG-2 ＞ＶTn0 ＋（１＋α）×ＶS   ・・・・・・・・・・・・（９）
が成立する時点から、ＭＩＳ型フォトダイオード３−２の表面には反転層が形成され、それ以降蓄積容量にはＭＩＳ型フォトダイオード３−２の絶縁膜容量ＣOX2 が付加される。
【００３６】
更に電荷が蓄積され、
ＶG-1 ＞ＶTn0 ＋（１＋α）×ＶS   ・・・・・・・・・・・・（10）
が成立すると、ＭＩＳ型フォトダイオード３−１の表面にも反転層が形成され、それ以降の蓄積容量にはＭＩＳ型フォトダイオード３−１の絶縁膜容量ＣOX1 も付加される。従来例及び第１実施例で説明したように、画素の電荷増幅率は蓄積容量に反比例するので、本実施例の画素の光電変換特性は図７に示すように折れ曲がり特性となる。
【００３７】
このように構成した画素を用いたＭＯＳ増幅型撮像装置においては、低照度領域では感度が高く、高照度領域では信号圧縮されるため、光量のダイナミックレンジを大きく稼ぐことができる。また、その圧縮特性が、特定の照度を境界としてそれぞれの領域では線形であるため、信号の伸長も容易である。
【００３８】
なお本実施例においては、ＭＩＳ型フォトダイオードの数を二つとして説明してきたが、二つに限られるものではなく、第１実施例で説明したような一つのＭＩＳ型フォトダイオードの場合でも折れ曲がり点は１点であるが、同様の動作及び効果を得ることができる。また三つ以上のＭＩＳ型フォトダイオードを設けた場合でも同様である。
【００３９】
【発明の効果】
以上実施例に基づいて説明したように、請求項１記載の発明によれば、撮像条件に応じてＭＩＳ型フォトダイオードのゲート電極印加電圧を電子及び正孔の閾値電圧に対応させて変化させるように構成し、入射光量が少ない場合には、前記ＭＩＳ型フォトダイオードのゲート電極にＭＩＳ型フォトダイオードの界面が空乏化する電圧を印加することにより、光生成された電荷を効率良く電荷蓄積領域に収集することが可能となるため、前記ＭＩＳ型フォトダイオードの面積を増大させ受光面積を大きくしても、電荷蓄積領域の容量値は一定に保つことが可能となり、その結果、高感度のＭＯＳ増幅型撮像装置を実現することができる。また、前記電荷蓄積領域の容量が増加しないため、受光面積を大きくしても前記電荷蓄積領域の電圧をリセットする際に発生するリセットノイズの増加も抑えることができる。更に、入射光量が大きい場合には、前記ＭＩＳ型フォトダイオードのゲート電極に界面が反転する電圧を印加することにより、ＭＩＳ型フォトダイオードの界面も電荷蓄積領域として機能させ、蓄積容量を増加させることにより飽和電荷数を増加させ、撮像可能な入射光量範囲を広くすることも可能となる。
【００４０】
また請求項２記載の発明によれば、光生成電荷の蓄積を選択的に停止し、シャッタ動作を行わせることが可能となる。また請求項３及び４記載の発明によれば、実効的に信号電荷の拡散距離が短くなるため、光生成電荷が前記電荷蓄積領域に到達する時間を短くすることができ、高速性を向上させることが可能となる。また請求項５記載の発明によれば、分割したＭＩＳ型フォトダイオードのそれぞれのゲート電極に対して独立にゲート電圧を印加することにより、複数のＭＩＳ型フォトダイオードが反転する電位をそれぞれ任意に設定することが可能となり、感度設定の自由度をより向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明に係るＭＯＳ増幅型撮像装置の第１実施例の画素構成を示す図である。
【図２】図１に示した第１実施例においてＭＩＳ型フォトダイオードのゲート電極への印加電圧の変化による動作態様の変化を示す説明図である。
【図３】図１に示した第１実施例の画素の光電変換特性を示す図である。
【図４】本発明の第２実施例の画素構成を示す図である。
【図５】本発明の第３実施例の画素構成を示す図である。
【図６】本発明の第４実施例の画素構成を示す図である。
【図７】図６に示した第４実施例の画素の光電変換特性を示す図である。
【図８】従来のＭＯＳ増幅型固体撮像装置の画素の構成例を示す図である。
【符号の説明】
１  ｎ型半導体基板
２  ｐウエル
３，３−１，３−２，３−３  ＭＩＳ型フォトダイオード
３ａ  窓
４，４−１，４−２，・・・４−ｎ  ｎ型電荷蓄積領域
５  リセットスイッチ
６  増幅トランジスタ
７  選択スイッチ
８  出力信号線
９  遮光膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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