(57)【特許請求の範囲】
【請求項１】
アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信され、対応するスロット選択信号が前記Ｎ個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号１式を前記データ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール１を備え、これを前記Ｎ個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら前記Ｎ個のスロットへの信号をチェックすることを特徴とするボード検査方式。
【請求項２】
アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信されたボードの検査方式に於いて、前記Ｎ個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、前記の一つのスロットに配信されたアドレス信号１式をデータ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール１を備え、これを前記Ｎ個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら、前記Ｎ個のスロットへの信号をチェックすることを特徴とするボード検査方式。
【請求項３】
前記Ｎ個のスロットに実装された疑似モジュール１のそれぞれより、前記スロット選択信号を受信しこれらの二つ以上のスロット選択信号が同時にアクティブであればエラーとして検出し、ボードのテスターに通知する疑似モジュール２を備えたことを特徴とする請求項１、又は２記載のボード検査方式。
【請求項４】
アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信され、対応するスロット選択信号が前記Ｎ個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号１式を前記データ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール２Ａに送出し、疑似モジュール２Ａより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、Ｎ個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記Ｎ個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール１Ａと、疑似モジュール１Ａのそれぞれよりスロット選択信号を受信し、これらの二つ以上のスロット選択信号が同時にアクティブでないことをチェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし対応する前記疑似モジュール１Ａに送出すると共に、少なくとも前記特定スロットの疑似モジュール１ＡにＮ個のスロット選択信号を送出する疑似モジュール２Ａとを備えたことを特徴とするボード検査方式。
【請求項５】
アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信されたボードの検査方式に於いて、前記Ｎ個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、一つのスロットに配信されたアドレス信号１式を前記データ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール２Ａに送出し、疑似モジュール２Ａより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、Ｎ個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記Ｎ個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール１Ａと、疑似モジュール１Ａのそれぞれよりスロット選択信号を受信し、これらに対し前記チェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし、これの各ビットを対応するスロットの疑似モジュール１Ａに送出すると共に、少なくとも前記特定スロットの疑似モジュール１ＡにＮ個のスロット選択信号を送出する疑似モジュール２Ａとを備えたことを特徴とするボード検査方式。
【請求項６】
前記ボード上のＮ個のスロットが、メモリモジュール用スロットであることを特徴とする請求項１、２、４、又は５記載のボード検査方式。
【請求項７】
前記ボード上のＮ個のスロットが、メモリモジュール用スロットであることを特徴とする請求項３記載のボード検査方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアドレス及びデータ信号を１対Ｎで複数のカードスロットに配信したボードのコントロール回路と複数スロット間の信号ライン（リピートゲートとその入出力配線）の電気的チェックに関し、特にメモリモジュール用スロットや汎用バスの拡張スロットを持つボード、ライザカードの検査方式に関する。
【０００２】
【従来の技術】
図５（Ａ）に、ＳＩＭＭ（Ｓｉｎｇｌｅ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）スロットを複数備えたボードの電気検査で、従来行っているコントロール回路とＳＩＭＭ間の信号及びパターンをチェックする方式を示す。
【０００３】
アドレス信号をデータ信号として折り返す様にした疑似ＳＩＭＭカード９を、ＳＩＭＭスロットに実装しテスタ８よりコントロール回路３内のアドレスレジスタにテストデータパターンを設定し、データラインを通じ同一のデータパターンがコントロール回路３を通じ受信されることで信号やパターンをチェックする。
【０００４】
しかしアドレス信号、データ信号がコントロール回路３からＳＩＭＭスロットに対し１対Ｎで配信されており、Ｎ個のスロットに全て疑似ＳＩＭＭカード１０を実装して検査すると、不良未検出となったり不良箇所の特定が出来なかったりする。例えば、スロット＃０へのアドレス或いはデータパターンのあるビットのラインが開放（オープン）不良であっても、他スロットから正常データが返却されるのでこの不良は未検出となる。
【０００５】
又、図５（Ｂ）の様に、コントロール回路３からのアドレス信号分配をスロット＃０、＃１には第１のバッファゲート出力を、スロット＃６、＃７には第４のバッファゲート出力を分配していて、スロット＃６へのアドレスパターンの隣接するビットラインが半田ブリッジ等で短絡する不良がある場合、スロット＃０〜スロット＃７への信号、パターンチェックの最初で不良検出はされるが、どのスロットへの信号、パターンの不良か不明となる。
【０００６】
この為１枚の疑似ＳＩＭＭカードをＮ回差し替えながら検査する必要がある。
【０００７】
【発明が解決しようとする課題】
従って、上記従来のボード検査方式では、検査員の手間がかかり、また検査時間も長くなるという欠点があった。この欠点は、疑似ＳＩＭＭカードで、折り返し回路をスロットの選択信号で駆動する回路を設け、検査開始前に全てのスロットに疑似ＳＩＭＭカードを実装し順次スロットを選択して検査することで改善される。
【０００８】
しかし、スロット選択信号に不良がある場合、検査結果だけでは、アドレス、データ、スロット選択のいずれの不良か自動判定出来ず不良解析に時間がかかる。
そこでアドレス、データ信号ラインを検査する前に、スロット選択信号の不良検出も行う様にすれば不良解析をより効率的に行いうる。
【０００９】
尚、メモリモジュール用スロットを持つボードの試験に関し、試験用のカードにＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）試験バッファを設け、該バッファへのシフトパスによるスキャンイン、アウトによりスロットへのパターンチェックを行う試験が、特表平１１−５００８３１公報に開示されている。
【００１０】
この公報の技術では、上記欠点や課題は解消されると考えられる。しかしこの技術では、テスタから試験用カードのＪＴＡＧ試験バッファへのスキャンイン、アウト機能を追加する必要がある。従って従来のテスタのハードウェアをそのまま流用出来ない。又、試験対象ボードのコントロール回路にもＪＴＡＧ対応機能が必須であり、複数のスロットをもつボードの全てに対応出来ると言えない。
【００１１】
【課題を解決するための手段】
本発明の第１のボード検査方式は、アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信され、対応するスロット選択信号が前記Ｎ個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号１式を前記データ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール１を備え、これを前記Ｎ個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら前記Ｎ個のスロットへの信号をチェックすることを特徴とする。
【００１２】
本発明の第２のボード検査方式は、アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信されたボードの検査方式に於いて、前記Ｎ個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、前記の一つのスロットに配信されたアドレス信号１式をデータ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール１を備え、これを前記Ｎ個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら、前記Ｎ個のスロットへの信号をチェックすることを特徴とする。
【００１３】
本発明の第３のボード検査方式は、前記Ｎ個のスロットに実装された疑似モジュール１のそれぞれより、前記スロット選択信号を受信しこれらの二つ以上のスロット選択信号が同時にアクティブであればエラーとして検出し、ボードのテスターに通知する疑似モジュール２を備えたことを特徴とする。
【００１４】
本発明の第４のボード検査方式は、アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信され、対応するスロット選択信号が前記Ｎ個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号１式を前記データ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール２Ａに送出し、疑似モジュール２Ａより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、Ｎ個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記Ｎ個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール１Ａと、疑似モジュール１Ａのそれぞれよりスロット選択信号を受信し、これらの二つ以上のスロット選択信号が同時にアクティブでないことをチェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし対応する前記疑似モジュール１Ａに送出すると共に、少なくとも前記特定スロットの疑似モジュール１ＡにＮ個のスロット選択信号を送出する疑似モジュール２Ａとを備えたことを特徴とする。
【００１５】
本発明の第５のボード検査方式は、アドレス信号の１式とデータ信号の１式のそれぞれがＮ（Ｎ：２、３、・・）個のスロットに１対Ｎで配信されたボードの検査方式に於いて、前記Ｎ個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、一つのスロットに配信されたアドレス信号１式を前記データ信号１式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール２Ａに送出し、疑似モジュール２Ａより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、Ｎ個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記Ｎ個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール１Ａと、疑似モジュール１Ａのそれぞれよりスロット選択信号を受信し、これらに対し前記チェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし、これの各ビットを対応するスロットの疑似モジュール１Ａに送出すると共に、少なくとも前記特定スロットの疑似モジュール１ＡにＮ個のスロット選択信号を送出する疑似モジュール２Ａとを備えたことを特徴とするボード検査方式。
【００１６】
本発明の第６のボード検査方式は、前記第１、２、４、又は５のボード検査方式において、前記ボード上の複数のスロットが、メモリモジュール用スロットであることを特徴とする。
【００１７】
本発明の第７のボード検査方式は、前記第３のボード検査方式において、前記ボード上の複数のスロットが、メモリモジュール用スロットであることを特徴とする。
【００１８】
【発明の実施の形態】
次に、本発明の第１実施形態について図面を参照して詳細に説明する。図１は本実施形態のボード検査方式の全体構成を示すブロック図である。検査対象ボード７は、ＳＩＭＭ或いはＤＩＭＭ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ−Ｍｏｄｕｌｅ）用のスロット＃０、・・スロット＃Ｎ−１を備えている。又これらにアクセスする為の本来機能としてコントロール回路３を持ち、この回路からアドレス信号（２０ビット）、データ信号（８０ビット）がスロット＃０〜＃Ｎ−１に１対Ｎで配信され、＃ＣＳ０〜＃ＣＳＮ−１の各スロット選択信号が１対１配信されている（ここで＃ＣＳの＃は「０」アクティブを示す）。
【００１９】
コントロール回路３は、アドレスレジスタ３５、読出データレジスタ３６、制御信号レジスタ３２、制御論理３３、デコーダ３４を有している。アドレスレジスタ３５の上位数ビットはデコーダ３４にてデーコードされ、デコード出力が制御信号レジスタ３２の対応するビット群の値に応じ制御論理３３の出力により活性化される。
【００２０】
検査対象ボード７のボード検査時には、このボード７と本来の上位装置との接続用コネクタ６を利用しテスタ８を接続する。又、スロット＃０〜＃Ｎ−１にはＮ枚の疑似モジュール１を実装する。
【００２１】
疑似モジュール１は検査用のモジュールカードで、バッファ１１とドライバ１４、・・１７で２０ビットのアドレス信号を４回リピートし８０ビットのデータラインに返す。ドライバ１４、・・１７は３ステート出力ドライバであり、イネーブル入力にはインバータ１２からのＣＳ０信号が接続され、この信号がアクティブであればドライバ１４、・・１７の出力を駆動し、インアクティブであればハイインピーダンス（Ｈｉ−Ｚ）状態にする。
【００２２】
疑似モジュール２はＮ枚の疑似モジュール１より＃ＣＳ０、・・＃ＣＳＮ−１を受け、これらを１／Ｎチェック回路２２にてチェックし、＃ＣＳ０〜＃ＣＳＮ−１の任意の二つ以上がアクティブであればエラーとしてテスタ８に通知する。
【００２３】
次に本実施形態の動作についてＮ＝８と仮定し説明する。先ずテスタ８よりアドレスレジスタ３５の上位３ビットに「０００」を、下位部分にテストパターンデータを設定する。制御信号レジスタ３２にデコーダ出力を有効化する値を設定後、このレジスタ３２のビットで書込データドライバ３９をＨｉ−Ｚにするビット、読出データレジスタ３６のストローブ指示に対応するビットを順次設定しその後読出データレジスタ３６の値をテスタ８に読み取る。
【００２４】
読取り値が、前記テストパターンデータがリピートされた値であるか確認する。第２、３のテストデータパターンでスロット＃０へのパターンを同様に検査する。
【００２５】
次にテスタ８よりアドレスレジスタ３５の上位３ビットに「００１」を、下位部分にテストパターンデータを設定し以後前記と同様にスロット＃１への分配信号やパターンを検査する。この様にしてスロット＃Ｎ−１迄の分配信号やパターンを検査する。ここで、テスタ８から制御信号レジスタ３２にデコーダ出力を有効化する値を設定した際に、疑似モジュール２からの１／Ｎエラー信号をチェックし、エラーを示していれば対象スロットのスロット選択信号ラインに関する不良（該ラインのオープンないし他信号との短絡不良）と見なし、次のスロットへの信号やパターンのチェックに進む。
【００２６】
そして最後にこのボードのスロットへの配信ゲートや配線以外の検査不良と纏めてこれら不良の目視確認、修理がなされ再検査される。
【００２７】
図１においてコントロール回路３から各スロットへのアドレス信号はパターンでのみ配信されているが、途中にリピート用のバッファを含む場合も前記と同様に検査できる。
【００２８】
尚、本実施形態の他の実施例では疑似モジュール２は備えず、上記スロット選択信号の１／Ｎチェックは行わなくてもよい。即ち、検査対象ボード７のスロット数が少なく、不良発生時＃ＣＳラインも含めて目視チェックしてもそれ程工数が掛からなければ疑似モジュール２を省略しても構わない。
【００２９】
次に、本発明の第２実施形態について図面を参照して説明する。本実施形態では、コントロール回路にスロット選択回路４を検査のために設けた点が第１実施形態と異なる。
【００３０】
図２は、前記コントロール回路３に、スロット選択回路４を設けたコントロール回路５のブロック図である。スロット選択回路４はテストフラグ４１、Ｎビットの選択レジスタ４２、３ステートドライバ４３、４４より構成される。テストフラグ４１はスロットへの信号、パターンのチェックを開始時セットされ、デコーダ３４からの本来のスロット選択信号（３ステートドライバ４４の出力）を無効化し、選択レジスタ４２の各ビット（３ステートドライバ４３の出力）を駆動しスロット選択信号（＃ＣＳ０〜＃ＣＳＮ−１）として出力する。
【００３１】
コントロール回路３に上記スロット選択回路４を設けることにより、本来機能としてスロット選択（＃ＣＳ０〜＃ＣＳＮ−１）出力を持たない場合、或いは制御信号レジスタ３２、制御論理３３、デコーダ３４のゲート規模がある程度ありこれらに関する不良がある場合も、スロットへのアドレス、データ信号やパターンのチェックを行える。
【００３２】
次に、本発明の第３実施形態について図面を参照して説明する。図３は、本実施形態のボード検査方式の全体構成を示すブロック図である。コントロール回路５は、前記第２実施形態に示した回路ないし第１実施形態のコントロール回路３と同様である。検査時、スロット＃０〜スロット＃Ｎ−１には疑似モジュール１Ａを実装する。又Ｎ枚の疑似モジュール１Ａは疑似モジュール２Ａと接続されている。
【００３３】
疑似モジュール１Ａは受信したアドレス信号をデータ幅分リピートしデータラインに折り返す為の、バッファ１１及び３ステートドライバ１４、・・２１と、＃ＣＳ信号の中継バッファ１０、２入力ＡＮＤゲート５１〜５９、２入力ＯＲゲート６０〜６７から構成される。
【００３４】
ＡＮＤゲート５１は疑似モジュール２Ａのエラー信号がインアクティブで、検査対象スロット判定回路のＲＣＳ０がアクティブであれば「１」となる。
【００３５】
ＡＮＤゲート５２は疑似モジュール２ＡからのＲＣＳ０がアクティブで、ＮビットＣＳ信号のビット０（ＣＳ０）がアクティブであれば「１」となる。
【００３６】
ＡＮＤゲート５９は疑似モジュール２ＡからのＲＣＳ０がアクティブで、ＮビットＣＳ信号のビットＮ−１（ＣＳＮ−１）がアクティブで「１」となる。
【００３７】
疑似モジュール２Ａは、Ｎ枚の疑似モジュール１Ａから＃ＣＳ０〜＃ＣＳＮ−１を受信し、前記同様のチェックをする１／Ｎチェック回路２２、上記＃ＣＳ０〜＃ＣＳＮ−１とチェック結果より検査対象スロットを判定しＲＣＳ０〜ＲＣＳＮ−１として出力する検査対象スロット判定回路、受信した＃ＣＳ０〜＃ＣＳＮ−１を反転しＮビット信号として、少なくとも疑似モジュール１Ａ−１に送信する為のインバータ７１〜７８により構成される。
【００３８】
尚、検査対象判定回路は２入力ＮＡＮＤゲート２４とＮ−１個の２入力ＮＯＲゲート２５〜３１より構成される。
【００３９】
Ｎ＝８とした場合の疑似モジュール２Ａの入力（＃ＣＳ０〜＃ＣＳ７）と出力（ＲＣＳ０〜ＲＣＳ７、１／Ｎエラー）の真理値表を図４に示す。この図に示す様に＃ＣＳ０〜＃ＣＳ７は「０」レベルでアクティブな信号とし、ＲＣＳ０〜ＲＣＳ７は「１」レベルでアクティブな信号としている。
【００４０】
＃ＣＳ０〜＃ＣＳ７の任意の２つ以上がアクティブであれば１／Ｎエラーとする。ＲＣＳ０〜ＲＣＳ７は１／Ｎエラーでなければ、＃ＣＳ０〜＃ＣＳ７を反転した値とし、１／Ｎエラー時はＲＣＳ０のみアクティブとし他はインアクティブとする。
【００４１】
次に、本発明の実施の形態の動作について図３を参照して説明する。テスタ８よりコントロール回路５内のスロット選択回路４に、検査するスロット番号を設定する。このスロット選択信号（＃ＣＳ０〜＃ＣＳＮ−１）はそれぞれ疑似モジュール１Ａ−１、・・１Ａ−Ｎの中継バッファ１０を通じ、疑似モジュール２Ａに渡される。
【００４２】
ここで＃ＣＳ信号パターンの不良がなければ１／Ｎチェック回路２２のエラー信号は「０」でありＲＣＳ０〜ＲＣＳＮ−１は＃ＣＳ０〜＃ＣＳＮ−１の反転値となり上記設定されたスロットのＲＣＳがアクティブとなる。
【００４３】
スロット＃０を選択設定していればＲＣＳ０のみアクティブとなる。疑似モジュール１Ａ−１ではＡＮＤゲート５１が「１」になる。この出力はＯＲゲート６０〜６７を通じドライバ１４〜２１の出力を駆動する。疑似モジュール１Ａ−２〜１Ａ−Ｎでは対応するＲＣＳがインアクティブの為、折り返しドライバー出力はＨｉ−Ｚ状態のままである。従ってテスタ８は、返却データを読出データレジスタ３６を通じ取込みスロット＃０への信号、パターンの正常／不良を判定する。
【００４４】
次に、スロット選択回路４にスロット＃６の選択設定をしたが＃ＣＳ６、＃ＣＳ７が共にアクティブとなる不良が有る場合を説明する。１／Ｎチェック回路２２のエラー信号が「１」となり、ＲＣＳ信号はＲＣＳ０のみアクティブになる。疑似モジュール１Ａ−１ではＡＮＤゲート５１が「０」となるので、ＣＳ０〜ＣＳ５が「０」で、ＣＳ６、７が「１」であるので、ＡＮＤゲート５２〜５７が「０」、ＡＮＤゲート５８、５９が「１」となる。従って、折り返しドライバの内、ドライバ１４〜１９の出力はＨｉ−Ｚとなり、ドライバ２０、２１の出力のみ駆動される。テスタ８は、返却データを取込み、データパターンより＃ＣＳ７が不良でアクティブになったとみなしその旨を検査員に表示する。
【００４５】
尚、図３において疑似モジュール１Ａ−１から１Ａ−ＮにＮビットＣＳ信号を供給しているが、疑似モジュール１Ａを２種類とし、スロット＃１〜＃Ｎ−１の疑似モジュール１Ａのドライバ出力のイネーブル論理をＡＮＤゲート５１の出力のみにすれば、これらのスロットへのＣＳ信号分配は不要となる。
【００４６】
この様にし、本実施形態では、疑似モジュール２Ａからテスタ８へのインタフェースを追加することなく、アドレス、データ信号のチェックに先立ち、スロット選択信号の不良を検出出来、検査員に不良個所を通知出来る。
【００４７】
以上の説明では、検査対象ボード７をメモリモジュール用の複数スロットを持つボードとし説明したが、本発明のボード検査方式はＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスの拡張スロットを複数持つマザーボード及びライザカードのセットの検査にも適用できる。
【００４８】
この場合、スロット選択信号は、各スロットに１対１配信されている、ＰＣＩ−ＩＤ−ＳＥＬ信号＃０〜＃Ｎとし、疑似モジュール１での折り返しはＡ／Ｄ信号の上位２バイトを下位２バイトに折り返すか或いは下位２バイトを上位２バイトに折り返す様に構成すればよい。
【００４９】
又、本発明のボード検査方式はＩＳＡ（Ｉｎｄｕｓｔｒｉａｌ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ）バスやＥＩＳＡ（Ｅｘｔｅｎｄｅｄ  Ｉｎｄｕｓｔｒｉａｌ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ）バスの拡張スロットを複数持つマザーボード及びライザカードのセットの検査にも適用できる。
【００５０】
この場合、スロット選択信号は、アドレス信号の例えば上位１〜２ビットと、Ｉ／Ｏライト信号とし、疑似モジュール１内に固有の自アドレス（＃０〜＃３）保持手段と、初期状態である時に前記受信アドレスと自アドレスが一致し、Ｉ／Ｏライトがアクティブであればセットされるフラグを設け、このフラグにより受信アドレス信号をデータラインに折り返すドライバ出力を駆動する様構成すればよい。
【００５１】
【発明の効果】
本発明のボード検査方式は、スロットに実装する疑似モジュールが、スロット選択信号により、アドレスラインからデータライン、もしくはデータライン上位から下位への折り返しドライバ出力を駆動するので、検査前に全スロットに疑似モジュールを実装しておき疑似モジュールの差し替え無しで各スロットを順次検査出来、１回の検査でボード検査が可能となる効果を有す。
【００５２】
又、アドレス、データラインチェックに先立ち、各スロット選択信号ラインの不良を指摘出来、不良解析が容易に行える効果も有す。
【００５３】
更に、疑似モジュール２からテスタへのインタフェースを追加することなく、上記効果を得ることが出来る。
【図面の簡単な説明】
【図１】本発明によるボード検査方式の第１実施形態の全体構成のブロック図。
【図２】本発明によるボード検査方式の第２実施形態に於いて、図１のコントロール回路３に対し、スロット選択回路４を追加したコントロール回路５を示す図。
【図３】本発明によるボード検査方式の第３実施形態の全体構成のブロック図。
【図４】図３の疑似モジュール２Ａの出力信号の真理値表。
【図５】従来のボード検査方式を説明する為の図。
【符号の説明】
１−１〜１−Ｎ    疑似モジュール１
１Ａ−１〜１Ａ−Ｎ    疑似モジュール１Ａ
２    疑似モジュール２
２Ａ    疑似モジュール２Ａ
３、５    コントロール回路
４    スロット選択回路
６    コネクタ
７    検査対象ボード
８    テスタ
９    疑似ＳＩＭＭカード
１０、１１    バッファ
１２、１３、２３、７１〜７８  インバータ
１４〜２１、３９、４３、４４    ３ステートドライバ
２２    １／Ｎチェック回路
３７、３８  ドライバ
２４    ＮＡＮＤゲート
２５〜３１    ＮＯＲゲート
３２    制御信号レジスタ
３３    制御論理
３４    デコーダ
３５    アドレスレジスタ
３６    読出データレジスタ
４１    テストフラグ
４２    選択レジスタ
５１〜５９    ＡＮＤゲート
６０〜６７    ＯＲゲート
【図１】
0003586609.tif 000002
【図２】
0003586609.tif 000003
【図３】
0003586609.tif 000004
【図４】
0003586609.tif 000005
【図５】
0003586609.tif 000006