(57)【特許請求の範囲】
【請求項１】
ｎ個のピンから各々入力される第１レベル、又は、前記第１レベルよりも大きい第２レベル、又は、前記第２レベルよりも大きいＭ種類のレベルのいずれかのレベルを採り得る高電圧レベルの信号をバッファリングして、第１レベル又は第２レベルの第１信号と、第１レベル又は第２レベルの信号のうち前記第１信号と異なるレベルの第２信号を各々発生するｎ個のバッファと、
前記ｎ個のピンのうち第１ピンから入力される高電圧を感知して正常モードとテストモードとを区別するためのモード設定信号を発生するモード設定信号発生手段と、
前記ｎ個のピンのうち第２から第ｎピンから各々入力される前記高電圧レベルの信号を各々感知してＭ個の高電圧検出信号を各々発生するための（ｎ−１）個高電圧検出手段と、
前記第２から第ｎピンに各々連結された（ｎ−１）個のバッファから各々出力される前記第１及び第２信号と、前記第２から第ｎピンに各々連結された前記（ｎ−１）個の高電圧検出手段から各々出力されるＭ個の前記高電圧検出信号とを各々スクランブリングして（２＋Ｍ）個の出力信号を各々発生するための（ｎ−１）個のスクランブル手段と、
を具備することを特徴とする半導体装置の信号発生回路。
【請求項２】
前記（ｎ−１）個のスクランブル手段から出力される全部で（２＋Ｍ）×（ｎ−１）個の出力信号をデコーディングして、（２＋Ｍ）ｎ−１個のデコーディング出力信号を発生するためのデコーディング手段と、
前記モード設定信号発生手段からのモード設定信号に応じて、前記テストモード時に前記デコーディング手段から出力される（２＋Ｍ）ｎ−１個のデコーディング出力信号をモード選択信号として発生するモード選択手段と、
をさらに具備することを特徴とする請求項１に記載の半導体装置の信号発生回路。
【請求項３】
ｎ個のピンから各々入力される第１レベル、又は、前記第１レベルよりも大きい第２レベル、又は、前記第２レベルよりも大きい高電圧レベルの信号をバッファリングして、第１レベル又は第２レベルの第１信号と、第１レベル又は第２レベルの信号のうち前記第１信号と異なるレベルの第２信号を各々発生するためのｎ個のバッファと、
前記ｎ個のピンのうち第１ピンから入力される高電圧を感知して正常モードとテストモードとを区別するためのモード設定信号を発生するモード設定信号発生手段と、
前記ｎ個のピンのうち第２から第ｎピンから各々入力される高電圧レベルの信号を各々感知して高電圧検出信号を各々発生するための（ｎ−１）個の高電圧検出手段と、
第２から第ｎピンに各々連結されたｎ個のバッファから各々出力される前記第１及び第２信号と、第２から第ｎピンに各々連結された前記（ｎ−１）個の高電圧検出手段から各々出力される前記高電圧検出信号とを各々スクランブリングして第１、第２及び第３出力信号を各々発生する（ｎ−１）個のスクランブル手段と、
を具備することを特徴とする半導体装置の信号発生回路。
【請求項４】
前記半導体装置の信号発生回路は、前記（ｎ−１）個のスクランブル手段から出力される第１、第２及び第３出力信号をデコーディングして３ｎ−１個のデコーディング出力信号を発生するデコーディング手段と、
前記モード設定信号発生手段からのモード設定信号に応じて、前記テストモード時に前記デコーディング手段から出力された３ｎ−１個のデコーディング出力信号をモード選択信号として発生するモード選択手段と、
を具備することを特徴とする請求項３に記載の半導体装置の信号発生回路。
【請求項５】
前記（ｎ−１）個の高電圧検出手段のそれぞれは、前記ピンから入力する入力信号と、前記第２レベルと前記高電圧レベル間の特定電圧とを比較して、前記入力信号のレベルが前記特定電圧よりも小さい場合は第１レベルの信号を発生し、大きい場合は第２レベルの信号を発生するための差動比較器からなることを特徴とする請求項４に記載の半導体装置の信号発生回路。
【請求項６】
前記（ｎ−１）個の高電圧検出手段のそれぞれは、前記ピンから入力される入力信号を所定レベルだけ降下させるためのレベル降下回路と、
前記レベル降下回路の出力信号をバッファリングして出力するための２個の直列連結された第１及び第２インバーターと、
前記正常モード時に第１レベルの信号を前記第１インバーターに出力するためのリセット手段と、
を含むことを特徴とする請求項４に記載の半導体装置の信号発生回路。
【請求項７】
前記（ｎ−１）個のスクランブル手段のそれぞれは、
前記第１信号を反転させるための第３インバーターと、
前記高電圧検出信号を反転させるための第４インバーターと、
前記第３及び第４インバーターの出力信号と前記第２信号とを論理積演算するための第１論理積手段とを具備し、
前記第１信号及び前記高電圧検出信号を第１及び第３出力として発生し、前記第１論理積手段の出力信号を第２出力信号として発生することを特徴とする請求項４に記載の半導体装置の信号発生回路。
【請求項８】
前記デコーディング手段は、前記（ｎ−１）個のスクランブル手段からそれぞれ出力される３個の出力信号をデコーディングして３ｎ−１個のデコーディング出力信号を発生するためのデコーダーを含むことを特徴とする請求項４に記載の半導体装置の信号発生回路。
【請求項９】
前記モード選択手段は、
前記モード設定信号に応じて前記デコーディング手段から出力された３ｎ−１個のデコーディング出力信号をそれぞれ伝送するための３ｎ−１個のスイッチング手段と、
前記３ｎ−１個のスイッチング手段の出力信号をそれぞれラッチして出力するための３ｎ−１個のラッチと、
を含むことを特徴とする請求項４に記載の半導体装置の信号発生回路。
【請求項１０】
前記スイッチング手段のそれぞれは、ＣＭＯＳ伝送ゲートからなることを特徴とする請求項９に記載の半導体装置の信号発生回路。
【請求項１１】
ｎ個のピンから各々入力される第１レベル、又は、前記第１レベルよりも大きい第２レベル、又は、前記第２レベルよりも大きい第１又は第２高電圧レベルの信号をバッファリングして、第１レベル又は第２レベルの第１信号と、第１レベル又は第２レベルの信号のうち前記第１信号と異なるレベルの第２信号を各々発生するためのｎ個のバッファと、
前記ｎ個のピンのうち第１ピンから入力される高電圧を感知して正常モードとテストモードとを区別するためのモード設定信号を発生するモード設定信号発生手段と、
前記ｎ個のピンのうち第２から第ｎピンから各々入力される第１及び第２高電圧レベルの信号をそれぞれ感知して第１及び第２高電圧検出信号を各々発生するための（ｎ−１）個の高電圧検出手段と、
前記第２から第ｎピンに各々連結された（ｎ−１）個のバッファから各々出力される前記第１及び第２信号と、前記第２から第ｎピンに各々連結された前記（ｎ−１）個の高電圧検出手段から各々出力される前記第１及び第２高電圧検出信号を各々スクランブリングして第１、第２、第３及び第４出力信号を発生するための（ｎ−１）個のスクランブル手段と、
を備えることを特徴とする半導体装置の信号発生回路。
【請求項１２】
前記（ｎ−１）個のスクランブル手段のそれぞれから出力される第１、第２、第３及び第４出力信号をデコーディングして４ｎ−１個のデコーディング出力信号を発生するためのデコーディング手段と、
前記モード設定信号発生手段からのモード設定信号に応じて、前記テストモード時に前記デコーディング手段から出力される４ｎ−１個のデコーディング出力信号をモード選択信号として発生するモード選択手段と、
を更に備えることを特徴とする請求項１１に記載の半導体装置の信号発生回路。
【請求項１３】
前記（ｎ−１）個の高電圧検出手段のそれぞれは、前記ピンから入力される入力信号と、前記第２レベルと前記第１高電圧レベルとの間の特定電圧とを比較して、前記入力信号のレベルが前記特定電圧よりも小さい場合は第１レベルの信号を発生し、大きい場合は第２レベルの信号を発生するための差動比較器を含む第１高電圧検出手段を備えることを特徴とする請求項１１に記載の半導体装置の信号発生回路。
【請求項１４】
前記（ｎ−１）個の高電圧検出手段のそれぞれは、前記ピンから入力される入力信号と、前記第１高電圧レベルと前記第２高電圧レベルとの間の特定電圧とを比較して、前記入力信号のレベルが前記特定電圧より小さい場合は第１レベルの信号を発生し、大きい場合は第２レベルの信号を発生するための差動比較器を含む第２高電圧検出手段を備えることを特徴とする請求項１１又は請求項１３に記載の半導体装置の信号発生回路。
【請求項１５】
前記（ｎ−１）個のスクランブル手段のそれぞれは、
前記第１高電圧検出信号を反転させるための第１インバーターと、
前記第２高電圧検出信号を反転させるための第２インバーターと、
前記第２信号と前記第１及び第２インバーターの出力信号とを論理積演算するための第１論理積手段と、
前記第１高電圧検出信号と前記第２インバーターの出力信号とを論理積演算するための第２論理積手段とを含み、
前記第１信号及び第２高電圧検出信号を第１及び第４出力信号として出力し、前記第１及び第２論理積手段の出力信号を第２及び第３出力信号として出力することを特徴とする請求項１１に記載の半導体装置の信号発生回路。
【請求項１６】
前記デコーディング手段は、前記（ｎ−１）個のスクランブル手段からそれぞれ出力される４個の出力信号をデコーディングして４ｎ−１個のデコーディング出力信号を発生するためのデコーダーを含むことを特徴とする請求項１１に記載の半導体装置の信号発生回路。
【請求項１７】
前記モード選択手段は、
前記モード選択制御信号に応じて前記デコーディング手段から出力される４ｎ−１個のデコーティング出力信号をそれぞれ伝送するための４ｎ−１個のスイッチング手段と、
前記４ｎ−１個のスイッチング手段の出力信号をそれぞれラッチして出力するための４ｎ−１個のラッチと、
を含むことを特徴とする請求項１１に記載の半導体装置の信号発生回路。
【請求項１８】
前記スイッチング手段のそれぞれは、ＣＭＯＳ伝送ゲートからなることを特徴とする請求項１７に記載の半導体装置の信号発生回路。
【請求項１９】
ｎ個のピンから各々入力される第１レベル、又は、前記第１レベルよりも大きい第２レベル、又は、前記第２レベルよりも大きいＭ種類のレベルのいずれかのレベルを採り得る高電圧レベルの信号をバッファリングして、第１レベル又は第２レベルの第１信号と、第１レベル又は第２レベルの信号のうち前記第１信号と異なるレベルの第２信号を各々発生する段階と、
前記ｎ個のピンのうち第２から第ｎピンから各々入力される前記高電圧レベルの信号を各々感知して、前記第２から第ｎピンに各々対応する（ｎ−１）個のグループの各々についてＭ個の高電圧検出信号を発生する段階と、
前記ｎ個のピンのうち第１ピンから入力される高電圧を感知して正常モードとテストモードを区別するためのモード設定信号を発生する段階と、
前記第２から第ｎピンから各々入力される信号を各々バッファリングして発生される第１及び第２信号と、前記Ｍ個の高電圧検出信号とを各々スクランブリングして（２＋Ｍ）個の出力信号を発生する段階と、
を含むことを特徴とする半導体装置の信号発生方法。
【請求項２０】
前記（２＋Ｍ）個の出力信号をデコーディングして（２＋Ｍ）ｎ−１個のデコーディング出力信号を発生する段階と、
前記モード設定信号に応じて、前記テストモード時に前記（２＋Ｍ）ｎ−１個のデコーディング出力信号をモード選択信号として発生する段階と、
を更に含むことを特徴とする請求項１９に記載の半導体装置の信号発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係るもので、特にテストモードのときにテストのために必要とされるピン数を増加させずに多数のテストモード選択信号を発生することができ、正常モードの時に外部のピン数を増加させずに内部的に多数の信号を発生することができる半導体装置の信号発生回路（Ｓｉｇｎａｌ  Ｇｅｎｅｒａｔｏｒ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ）に関する。
【０００２】
【従来の技術】
半導体装置の動作は正常モードとテストモードとに大別され、テストモードは複数個のテスト項目に分かれており、この複数個のテスト項目のそれぞれに対するテストを全部実施することにより、不良品であるか否かを判断する。
【０００３】
そこで、半導体装置をそれぞれのテスト項目についてテストを行い得る状態にするため、半導体装置では、モードを設定するためのテストモード選択信号を内部的に発生しなければならない。
【０００４】
このため、半導体装置は、アドレス又はデータのピンのうち所定数のピンをテストモード選択のためのテストモード選択ピンとして用い、これらのピンに印加される”ハイ”レベル又は”ロー”レベルの信号をバッファすると共にデコーディングして複数個のテスト項目を指定するためのテストモード選択信号を発生するテストモード選択回路を具備する。
【０００５】
図７は、従来の半導体メモリ装置のテストモード選択回路のブロック図であって、米国特許公報第５，０３６，２７２号に開示されている。
【０００６】
図７に示したブロック図は、入力ピン１０，１４−１，１４−２，１４−３，１４−４、バッファ１２，１６−１，１６−２，１６−３，１６−４、高電圧センシング回路１８、デコーダー２０，２２、及びモード選択回路２４からなり、半導体装置の所定数のピンを正常モードの時には正常動作のために用い、テストモードの時はテストモード選択信号のために用いる。
【０００７】
【発明が解決しようとする課題】
この従来の半導体装置のテストモード選択信号発生回路は、外部から各々２種類のレベルの信号を４個の入力ピンに印加することにより、１６個のテストモード選択信号が発生されるように構成されている。
【０００８】
即ち、従来の半導体装置のテストモード選択回路は、テストモード選択ピンから”ハイ”レベル又は”ロー”レベルの２種類の信号だけが入力されるので、内部的に発生するテストモード選択信号は２ｎ（ｎはピン数）個となる。例えば、テストモード時のテスト項目が８種類である場合、８個のテストモード選択信号を発生するために３個のピンをテストモード選択ピンとして使用すればよい。一方、テストモード動作時のテスト項目の数が増加する場合は、テストモード選択ピンの数をも増加させなければならない。
【０００９】
そして、正常動作のときは外部から印加する信号のレベルが２種類の信号だけが入力されるので、内部的に発生する信号は２ｎ（ｎはピンの数）個となる。そこで、内部的に発生されるべき信号の数が増加する場合、ピン数も一緒に増加するようになる。
【００１０】
即ち、従来の半導体装置は、テストモード時と正常モード時に内部的に発生されるべき信号の数が増加する場合は、ピン数もそれに伴って増加させなければならないという問題点があった。
【００１１】
しかし、半導体装置の高集積化に従ってチップのサイズが小さくなると共に外部のピン数が増加するが、このようなピン数の増加はチップのサイズを減少させる際の限界として作用する。例えば、半導体メモリ装置の場合、高容量化に伴ってアドレス及びデータピン数は増加するが、ピン数を増加させるには限界がある。
【００１２】
一方、テストモード時にテストすべき項目の数が増加すると、それによってテスト選択信号発生回路を構成するためのピン数をも増加させなければならない。このような事情はチップのサイズの減少に伴ってピン数の増加が制限されるという上記の問題に直面する。
【００１３】
本発明の目的は、例えば、テストモード時にテストのために必要とされるピン数を増加させずに多数のテストモード選択信号を発生し得る半導体装置の信号発生回路を提供する点にある。
【００１４】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置の信号発生回路は、ｎ個のピン（例えば、５０、５４−１〜５４−ｎ）から各々入力される第１レベル（例えば、ローレベル）、又は、第２レベル（例えば、ハイレベル）、又は、前記第２レベルよりも大きいｍ種類のレベルのいずれかのレベルを採り得る高電圧レベル（第１〜第ｍの高電圧レベル）の信号をバッファリングして、第１レベル又は第２レベルの第１信号と、第１レベル又は第２レベルの信号のうち前記第１信号と異なるレベルの第２信号（前記第１信号と相補的な関係を有する信号）を各々発生させるためのｎ個のバッファ（例えば、５２、５６−１〜５６−ｎ）と、前記ｎ個のピンのうち第１ピンから印加される高電圧を感知して正常モードとテストモードとを区別するためのモード設定信号（例えば、ＭＲＳ）を発生するモード設定信号発生手段（例えば、６４）と、前記ｎ個のピンのうち第２から第ｎピンから各々入力される前記高電圧レベルの信号を各々感知してＭ個の高電圧検出信号（例えば、ＳＡ１、ＳＢ１；ＳＡ２、ＳＢ２；ＳＡ（ｎ−１）、ＳＢ（ｎ−１））を各々発生させるための（ｎ−１）個の高電圧検出手段（例えば、５８−１，６０−１；５８−２，６０−２；５８−ｎ，６０−ｎ）と、及び前記ｎ個のバッファのうち前記第２から第ｎピンに連結された（ｎ−１）個のバッファから各々出力される前記第１及び第２信号と、前記第２から第ｎピンに連結された前記（ｎ−１）個の高電圧検出手段から各々出力されるＭ個の前記高電圧検出信号とを各々スクランブリングして（２＋Ｍ）個の出力信号を発生させるための（ｎ−１）個のスグランブル手段（例えば、６２−１、６２−１〜６２−ｎ）とを具備することを特徴とする。
【００１５】
そして、本発明に係る信号発生回路は、モード選択信号を発生させるために前記（ｎ−１）個のスクランブル手段のそれぞれから出力する（２＋Ｍ）個の出力信号をデコーディングして、（２＋Ｍ）ｎ−１個のデコーディング出力信号を発生させるデコーディング手段（例えば、６６）、及び前記モード設定信号発生手段からのモード設定信号に応じて、前記テストモード時に前記デコーディング手段から出力される（２＋Ｍ）ｎ−１個のデコーディング出力信号をモード選択信号として発生するモード選択手段（例えば、６８）をさらに具備することを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明に係る半導体装置の信号発生回路の好適な実施の形態を説明する。
【００１７】
図１は、本発明の好適な実施の形態に係る半導体装置の信号発生回路のブロック図である。この信号発生回路は、入力ピン３０，３４−１，３４−２，．．．，３４−ｎ、バッファ３２，３６−１，３６−２，．．．，３６−ｎ、高電圧検出器３８−１，３８−２，．．，３８−ｎ、スクランブル回路４０−１，４０−２，．．．，４０−ｎ、高電圧センシング回路４２、デコーダー４４及びモード選択回路４６を備える。
【００１８】
図１において、入力ピン３０は、テストモード又は正常モードを選択する信号を印加するためのピンとして用いられ、入力ピン３４−１，３４−２，．．．，３４−ｎはテストモードにおけるテスト項目を選択する選択信号を印加するためのピンとして用いられる。
【００１９】
バッファ３２，３６−１，．．．，３６−ｎはそれぞれ入力信号Ａｉ（ｉ＝１，２，．．．，ｎ）をバッファリングして互いに相補的なレベルの２種類の信号ＰＡｉＢ，ＰＡｉ（ｉ＝１，２，．．．，ｎ）をそれぞれ発生する。
【００２０】
高電圧検出器３８−１，３８−２，．．．，３８−ｎはそれぞれ入力信号が高電圧である場合に信号ＳＡｉ（ｉ＝１，２，．．．，ｎ−１）を発生する。スクランブル回路４０−１，４０−２，．．，４０−ｎは入力信号ＰＡｉＢ，ＰＡｉ（ｉ＝２，．．．，ｎ−１）と信号ＳＡｉ（ｉ＝１，２，．．．，（ｎ−１））をそれぞれスクランブリングして信号ＰＡｉＢ，ＰＰＡｉ，ＳＡｉ（ｉ＝２，３，．．．，ｎ、ｊ＝１，２，．．，（ｎ−１））を発生する。
【００２１】
高電圧センシング回路４２は、テストモードのときに入力ピン３０からの高電圧をセンシングして”ハイ”レベルの信号を発生し、正常モードのときには”ロー”レベルの信号を発生する。
【００２２】
デコーダー４４は、スクランブル回路４０−１，４０−２，．．．．．，４０−ｎの出力信号をデコーディングしてモード選択信号を発生する。モード選択回路４６は、”ハイ”レベルの信号ＭＲＳに応じて、デコーダー４４から出力されるモード選択信号ｄ１〜ｄ３ｎ−１をラッチしモード選択信号Ｍ１〜Ｍ３ｎ−１を出力する。このように発生されるモード選択信号は半導体装置内部の状態をテストモード内の特定テスト項目をテストするための状態に移行させる。
【００２３】
図１に示した本発明の好適な実施の形態に係る半導体装置の信号発生回路は、テストモード時は、テスタから３種類のレベルの信号が入力され、正常モード時は、半導体装置外部のシステムから２種類のレベルの信号、又は３種類のレベルの信号が入力され得る。
【００２４】
即ち、テストモード時は、”ロー”レベル、”ハイ”レベル、又は高電圧レベルの信号を入力することができ、正常モード時は、”ロー”レベル又は”ハイ”レベルの信号か、”ロー”レベル、”ハイ”レベル、又は高電圧レベルの信号を入力することができる。正常モード時にアドレス入力ピンに３種類のレベルの信号を入力する場合、アドレス入力ピンの数を減らすことができる。
【００２５】
図２は、図１に示し信号発生回路の具体的な構成例を示す回路図であって、この信号発生回路は、２個の入力ピンに３種類のレベルの入力信号をそれぞれ印加して９個のモード選択信号Ｍ１，Ｍ２，．．．，Ｍ９を発生させる回路図である。
【００２６】
スクランブル回路４０−１は、インバーターＩ１，Ｉ２，Ｉ３及びＮＡＮＤゲートＮＡ１からなり、スクランブル回路４０−２は、インバーターＩ４，Ｉ５，Ｉ６及びＮＡＮＤゲートＮＡ２からなる。
【００２７】
そして、デコーダー４４は、ＮＡＮＤゲートＮＡ３，ＮＡ４，．．．，ＮＡ１１及びインバーターＩ７，Ｉ８，．．．，Ｉ１５からなる。
【００２８】
モード選択回路４６は、ＣＭＯＳ伝送ゲートＣ１，Ｃ２，．．，Ｃ９、インバーターＩ１６、及びラッチＬ１，Ｌ２，．．，Ｌ９からなる。
【００２９】
上記のように構成された図２に示した回路の各部機能を説明する。
【００３０】
バッファ３６−１，３６−２は、入力ピン３４−１，３４−２から入力する信号をそれぞれバッファリングして相補的な出力信号（ＰＡ２Ｂ，ＰＡ），（ＰＡ３Ｂ，ＰＡ３）を発生させる。高電圧検出器３８−１，３８−２は、入力ピン３４−１，３４−２から入力される高電圧をそれぞれ検出しバッファリングして”ハイ”レベルの信号ＳＡ１，ＳＡ２をそれぞれ発生させる。スクランブル回路４０−１は、信号ＰＡ２Ｂ，ＳＡ１をそのまま出力し、信号ＰＡ２Ｂ，ＳＡ１をそれぞれインバーターＩ１，Ｉ２により反転し、インバーターＩ１，Ｉ２の出力信号と信号ＰＡ２をＮＡＮＤゲートＮＡ１とインバーターＩ３により論理積演算して信号ＰＰＡ２を発生させる。又、スクランブル回路４０−２は、信号ＰＡ３Ｂ，ＳＡ２をそのまま出力し、信号ＰＡ３Ｂ，ＳＡ２をそれぞれインバーターＩ４，Ｉ５により反転し、インバーターＩ４，Ｉ５の出力信号と信号ＰＡ３をＮＡＮＤゲートＮＡ２とインバーターＩ６により論理積演算して信号ＰＰＡ３を発生させる。
【００３１】
デコーダー４４は、ＮＡＮＤゲートＮＡ３とインバーターＩ７により信号ＰＡ２Ｂ，ＰＡ３Ｂを論理積演算して信号ｄ１を発生させ、ＮＡＮＤゲートＮＡ４とインバーターＩ８により信号ＰＡ２Ｂ，ＰＰＡ３を論理積演算して信号ｄ２を発生させ、ＮＡＮＤゲートＮＡ５とインバーターＩ９により信号ＰＡ２Ｂ，ＳＡ２を論理積演算して信号ｄ３を発生させ、ＮＡＮＤゲートＮＡ６とインバーターＩ１０により信号ＰＰＡ２，ＰＡ３Ｂを論理積演算して信号ｄ４を発生させ、ＮＡＮＤゲートＮＡ７とインバーターＩ１１により信号ＰＰＡ２，ＰＰＡ３を論理積演算して信号ｄ５を発生させ、ＮＡＮＤゲートＮＡ８とインバーターＩ１２により信号ＰＰＡ２，ＳＡ２を論理積演算して信号ｄ６を発生させ、ＮＡＮＤゲートＮＡ９とインバーターＩ１３により信号ＳＡ１，ＰＡ３Ｂを論理積演算して信号ｄ７を発生させ、ＮＡＮＤゲートＮＡ１０とインバーターＩ１４により信号ＳＡ１，ＰＰＡ３を論理積演算して信号ｄ８を発生させ、ＮＡＮＤゲートＮＡ１１とインバーターＩ１５により信号ＳＡ１，ＳＡ２を論理積演算して信号ｄ９を発生させる。
【００３２】
モード選択回路４６は、”ハイ”レベルのモード設定信号ＭＲＳに応じてデコーダー４４の出力信号ｄ１，ｄ２，．．．，ｄ９のそれぞれをＣＭＯＳ伝送ゲートＣ１，Ｃ２，．．．，Ｃ９のそれぞれを通して伝送し、ラッチＬ１，Ｌ２，．．．，Ｌ９は、ＣＭＯＳ伝送ゲートＣ１，Ｃ２，．．．，Ｃ９のそれぞれの出力信号をラッチしてモード選択信号Ｍ１，Ｍ２，．．．，Ｍ９としてそれぞれ出力する。
【００３３】
図３は、本発明の好適な実施の形態に係る高電圧検出器の具体的な構成例の回路図であって、この高電圧検出器は、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ１，Ｎ２、及びインバーターＩ１７からなる。即ち、図３に示した高電圧検出器は差動増幅器から構成される。
【００３４】
以下、図３に示した回路の動作を説明する。
【００３５】
高電圧検出器に入力する基準電圧Ｖｒｅｆは、入力される”ハイ”レベル以上の高電圧レベルに設定される。例えば、”ロー”レベルの電圧を０Ｖ、”ハイ”レベルの電圧を３ｖ、高電圧レベルの電圧を６ｖに設定するとすれば、高電圧検出器に入力される基準電圧（Ｖｒｅｆ）は４ｖ〜５ｖ程度のレベルに設定しておけばよい。このように電圧が設定されたと仮定し、以下、高電圧検出器の動作を説明する。
【００３６】
入力ピンに印加される信号Ａｉの電圧が”ロー”レベルの電圧であるとき、ＮＭＯＳトランジスタＮ１がオフされ、ＮＭＯＳトランジスタＮ２がオンされてＰＭＯＳトランジスタＰ１，Ｐ２はオンされる。従って、ＰＭＯＳトランジスタＰ１のドレインには”ハイ”レベルの電圧が印加される。インバーターＩ１７は”ハイ”レベルの電圧を反転して”ロー”レベルの出力電圧ＳＡｉを発生する。
【００３７】
そして、入力ピンに印加される信号Ａｉの電圧が”ハイ”レベルの電圧であるとき、ＮＭＯＳトランジスタＮ１がオフされ、ＮＭＯＳトランジスタＮ２がオンされて”ロー”レベルの出力電圧ＳＡｉを発生する。
【００３８】
又、入力ピンに印加される信号Ａｉの電圧が高電圧レベルの電圧であるとき、ＮＭＯＳトランジスタＮ１はオンされ、ＮＭＯＳトランジスタＮ２がオフされてＰＭＯＳトランジスタＰ１のドレインに”ロー”レベルの電圧が印加される。インバーターＩ１７は”ロー”レベルの電圧を反転して”ハイ”レベルの出力電圧ＳＡｉを発生する。
【００３９】
即ち、図３に示した高電圧検出器は、入力ピンＡｉを通して高電圧レベルの電圧が印加される場合に”ハイ”レベルの出力電圧ＳＡｉを発生し、入力ピンＡｉを通して”ハイ”レベル又は”ロー”レベルの電圧が印加される場合は”ロー”レベルの出力電圧ＳＡｉを発生する。
【００４０】
図４は、本発明の好適な実施の形態に係る高電圧検出器の他の構成例の回路図であって、この高電圧検出器は、ＮＭＯＳトランジスタＮ３，Ｎ４，．．．，Ｎ７、インバーターＩ１８，Ｉ１９、及び抵抗Ｒからなる。
【００４１】
以下、図４に示した高電圧検出器の動作を説明する。
【００４２】
ここで、入力ピンに印加される信号Ａｉの”ロー”レベルの電圧が０ｖ、”ハイ”レベルの電圧が３ｖ、高電圧レベルの電圧が６ｖで、直列に連結されたＮＭＯＳトランジスタＮ３，Ｎ４，．．，Ｎ７のオン抵抗が抵抗Ｒよりも小さいと仮定し、以下、図４に示した高電圧検出器のテストモード時の動作を説明する。
【００４３】
先ず、入力ピンに印加される信号Ａｉが０ｖ、又は３ｖの信号であれば、直列に連結されたＮＭＯＳトランジスタＮ３，Ｎ４，．．．，Ｎ７がオフされて抵抗Ｒによりローレベルの信号が出力される。インバーターＩ１８，Ｉ１９は”ロー”レベルの信号をバッファリングして”ロー”レベルの高電圧検出信号ＳＡｉを発生する。
【００４４】
そして、入力ピンに印加する信号Ａｉが６ｖの信号であれば、ＮＭＯＳトランジスタＮ３，Ｎ４，．．．，Ｎ７を通して”ハイ”レベルの信号が出力される。インバーターＩ１８，Ｉ１９は、”ハイ”レベルの信号をバッファリングして”ハイ”レベルの高電圧検出信号ＳＡｉを発生する。
【００４５】
一方、正常モード時は、”ハイ”レベル又は”ロー”レベルの信号Ａｉが印加されると、直列に連結されたＮＭＯＳトランジスタＮ３，Ｎ４，．．．，Ｎ７がオフされて抵抗Ｒにより”ロー”レベルの信号が出力される。インバーターＩ１８，Ｉ１９は、”ロー”レベルの信号をバッファリングして”ロー”レベルの高電圧検出信号ＳＡｉを発生する。
【００４６】
即ち、図４に示した高電圧検出器も、図３に示した高電圧検出器と同一な動作を行う。
【００４７】
下記の表１は図２に示した回路の真理表である。
【００４８】
【表１】
0003569863.tif 000002
表１において、Ｌは”ロー”レベルの電圧、Ｈは”ハイ”レベルの電圧、ＳＨは高電圧レベルの電圧をそれぞれ示し、Ａ２，Ａ３は入力ピン３４−１，３４−２に印加される信号を、ＰＡ２Ｂ，ＰＡ２はバッファ３６−１の出力信号を、ＰＡ３Ｂ，ＰＡ３はバッファ３６−２の出力信号を、ＳＡ１は高電圧検出器３８−１の出力信号を、ＳＡ２は高電圧検出器３８−２の出力信号を、ＰＰＡ２はスクランブル回路４０−１の一つの出力信号を、ＰＰＡ３はスクランブル回路４０−２の一つの出力信号を、ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６，ｄ７，ｄ８，ｄ９はデコーダー４４の出力信号をそれぞれ示す。
【００４９】
以下、表１を用いて本発明の好適な実施の形態に係る半導体装置の信号発生回路のモード選択信号Ｍ１，Ｍ２，Ｍ３，Ｎ４，５，Ｍ６，Ｍ７，Ｍ８，Ｍ９を発生させる動作を説明する。
【００５０】
表１において、入力信号Ａ２，Ａ３のレベルが全部”Ｌ”レベルである場合、バッファ３６−１及び高電圧検出器３８−１の出力信号ＰＡ２Ｂ，ＰＡ２，ＳＡ１はそれぞれ”Ｈ”，”Ｌ”，”Ｌ”となり、バッファ３６−２及び高電圧検出器３８−２の出力信号ＰＡＤＢ，ＰＡ３，ＳＡ２はそれぞれ”Ｈ”，”Ｌ”，”Ｌ”レベルとなる。そして、スクランブル回路４０−１，４０−２の出力信号（ＰＡ２Ｂ，ＰＰＡ２，ＳＡ１）、（ＰＡ３Ｂ，ＰＰＡ３，ＳＡ２）はそれぞれ”Ｈ”，”Ｌ”，”Ｌ”レベルとなる。従って、デコーダー４４の出力信号ｄ１，ｄ２，．．．，ｄ９は”Ｈ”，”Ｌ”，．．．，”Ｌ”レベルとなる。モード選択回路４６はデコーダー４４の出力信号をモード設定信号ＭＲＳに応じてモード選択信号Ｍ１，Ｍ２，．．．，Ｍ９として出力する。
【００５１】
そして、表１において、入力信号Ａ２，Ａ３のレベルがそれぞれ”ＳＭ”，”Ｈ”レベルである場合、バッファ３６−１及び高電圧検出器３８−１の出力信号ＰＡ２Ｂ，ＰＡ２，ＳＡ１はそれぞれ”Ｌ”，”Ｈ”，”Ｈ”レベルとなり、バッファ３６−２及び高電圧検出器３８−２の出力信号ＰＡ３Ｂ，ＰＡ３，ＳＡ２はそれぞれ”Ｌ”，”Ｈ”，”Ｌ”レベルとなる。そして、スクランブル回路４０−１，４０−２の出力信号（ＰＡ２Ｂ，ＰＰＡ２，ＳＡ１）、（ＰＡ３Ｂ，ＰＰＡ３，ＳＡ２）はそれぞれ”Ｌ”，”Ｌ”，”Ｈ”レベル、”Ｌ”，”Ｈ”，”Ｌ”レベルとなる。従って、デコーダー４４の出力信号ｄ１，ｄ２，．．．，ｄ９は”Ｌ”，”Ｌ”，．．．，”Ｌ”，”Ｈ”，”Ｌ”レベルとなる。モード選択回路４６はデコーダー４４の出力信号をモード設定信号ＭＲＳに応じてモード選択信号Ｍ１，Ｍ２，．．．，Ｍ９として出力する。
【００５２】
即ち、図２に示した本発明の好適な実施の形態に係る半導体装置の信号発生回路は、２個の入力ピンに３種類のレベルの入力信号を印加すると、内部的に９個のモード選択信号を発生する。ここで、３個の入力ピンを備え、この３個の入力ピンにそれぞれ３種類のレベルの入力信号を印加すると、内部的に２７個のモード選択信号を発生することができる。
【００５３】
従って、テストモードのときにテスト項目が増加する場合に少ない数のピン数を用いて多様なモード選択信号を発生することができる。
【００５４】
そして、正常モード時は、バッファ５６−１，５６−２，．．．，５６−ｎの出力信号ＰＡ２Ｂ，ＰＡ２，ＰＡ３Ｂ，ＰＡ３，．．．，ＰＡｎＢ，ＰＡｎを発生させることができるし、スクランブル回路６２−１，６２−２，．．．，６２−ｎの出力信号ＰＡ２Ｂ，ＰＰＡ２，ＰＳＡ１，ＳＢ１，．．．，ＰＡｎＢ，ＰＰＡｎ，ＰＳＡ（ｎ−１），ＳＢ（ｎ−１）を発生させることもできる。即ち、正常モード時は、ピンに２種類のレベルの入力信号が印加される場合は、バッファの出力をアドレス又はデータとして発生すれば良く、３種類のレベルの信号が印加される場合は、スクランブル回路の出力信号をアドレス又はデータとして発生すれば良い。
【００５５】
図５は、本発明の半導体装置の信号発生回路の他の実施の形態のブロック図である。この信号発生回路は、入力ピン５０，５４−１，５４−２，．．．，５４−ｎ、バッファ５２，５６−１，５６−２，．．．，５６−ｎ、第１高電圧検出器５８−１，５８−２，．．．，５８−ｎ、第２高電圧検出器６０−１，６０−２，．．．，６０−ｎ、スクランブル回路６２−１，６２−２，．．．，６２−ｎ、高電圧センシング回路６４、デコーダー６６、及びモード選択回路６８を備える。
【００５６】
図５において、入力ピン５０は、テスト又は正常モードを選択する信号を印加するためのピンとして用い、入力ピン５４−１，５４−２，．．．，５４−ｎは、テストモード時にテスト項目を選択する選択信号を印加するためのピンとして用いる。
【００５７】
バッファ５２，５６−１，５６−２，．．．，５６−ｎは、それぞれ入力信号をバッファリングして相互相補的なレベルの２信号ＰＡｉ，ＰＡｉｂ（ｉ＝１，２，．．．，ｎ）をそれぞれ発生する。
【００５８】
第１高電圧検出器５８−１，５８−２，．．．，５８−ｎは、それぞれ入力信号と基準電圧を比較して基準電圧以上のレベルが印加される場合に信号ＳＡｉ（ｉ＝１，２，．．．，ｎ−１）を発生する。第２高電圧検出器６０−１，６０−２，．．．，６０−ｎは、それぞれ入力信号と基準電圧を比較して基準電圧以上のレベルが印加される場合に信号ＳＢｉ（ｉ＝１，２，．．，ｎ−１）を発生する。
【００５９】
スクランブル回路６２−１，６２−２，．．．，６２−ｎは、それぞれ入力信号ＰＡｉＢ，ＰＡｉ，ＳＡｊ，ＳＢｊ（ｉ＝２，３，．．．，ｎ、ｊ＝１，２，．．．，（ｎ−１））をスクランブリングして信号ＰＡｉＢ，ＰＰＡｉ，ＰＳＡｊ，ＳＢｊ（ｉ＝２，３，．．．，ｎ、ｊ＝１，２，．．．，（ｎ−１））を発生する。
【００６０】
高電圧センシング回路６４は、テストモード時は、入力ピン５０からの高電圧をセンシングして”ハイ”レベルの信号を発生し、正常モード時は、”ロー”レベルの信号を発生する。
【００６１】
デコーダー６６は、スクランブル回路６２−１，６２−２，．．．，６２−ｎの出力信号をデコーディングしてモード選択信号を発生する。モード選択回路６８は”ハイ”レベルの信号ＭＲＳに応じてデコーダー６６から出力されるモード選択信号ｄ１〜ｄ４ｎ−１をラッチしモード選択信号Ｍ１〜Ｍ４ｎ−１を出力する。このように発生されるモード選択信号Ｍ１〜Ｍ４ｎ−１は、半導体装置内部の状態をテストモード内の特定テスト項目をテストするための状態に移行させる。
【００６２】
図５の半導体装置は、テストモード時は、テスタから４種類のレベルの信号が入力され、正常モード時は、半導体装置外部のシステムから２種類のレベルの信号、又は４種類のレベルの信号が入力され得る。
【００６３】
即ち、テストモード時は、”ロー”レベル、”ハイ”レベル、第１高電圧レベル、又は第２高電圧レベルの信号を入力することができ、正常モード時は、”ロー”レベル、”ハイ”レベルの信号か、”ロー”レベル、”ハイ”レベル、第１高電圧レベル又は第２高電圧レベルの信号を入力することができる。
【００６４】
正常モード時に、アドレス入力ピンに４種類のレベルの信号を入力する場合、アドレス入力ピンの数を大幅に減らすことができる。
【００６５】
図６は、図５に半導体装置の信号発生回路の具体的な構成例の回路図であって、この信号発生回路は、２個の入力ピンに４種類のレベルの入力信号をそれぞれ印加して１６個のモード選択信号Ｍ１，Ｍ２，．．．，Ｍ１６を発生させる回路図である。
【００６６】
スクランブル回路６２−１は、インバーターＩ２０，Ｉ２１，Ｉ２２，Ｉ２３及びＮＡＮＤゲートＮＡ１２，ＮＡ１３からなり、スクランブル回路６２−２はインバーターＩ２４，Ｉ２５，Ｉ２６，Ｉ２７及びＮＡＮＤゲートＮＡ１４，ＮＡ１５からなる。
【００６７】
デコーダー６６は、ＮＡＮＤゲートＮＡ１６，ＮＡ１７，．．．，ＮＡ３１、及びインバーターＩ２８，Ｉ２９，．．．，Ｉ４３からなる。
【００６８】
モード選択回路６８は、ＣＭＯＳ伝送ゲートＣ１０，Ｃ１１，．．．，Ｃ２５、ラッチＬ１０，Ｌ１１，．．．，Ｌ２５、及びインバーターＩ４４からなる。
【００６９】
以下、上記のように構成された図６に示した回路の各部機能を説明する。
【００７０】
バッファ５６−１，５６−２は、入力ピン５４−１，５４−２から入力される信号をそれぞれバッファリングして相補的な出力信号（ＰＡ２Ｂ，ＰＡ２），（ＰＡ３Ｂ，ＰＡ３）を発生する。高電圧検出器５８−１，５８−２は、入力ピン５４−１，５４−２から入力される第１高電圧をそれぞれ検出しバッファリングして”ハイ”レベルの信号ＳＡ１，ＳＡ２をそれぞれ発生する。高電圧検出器６０−１，６０−２は、それぞれ入力ピン５４−１，５４−２から入力される第２高電圧を検出しバッファリングして”ハイ”レベルの信号ＳＢ１，ＳＢ２をそれぞれ発生する。
【００７１】
スクランブル回路６２−１は、信号ＰＡ２Ｂ，ＳＢ１はそのまま出力し、信号ＳＡ１，ＳＢ１をインバーターＩ２０，Ｉ２１によりそれぞれ反転し、信号ＰＡ２とインバーターＩ２０，Ｉ２１により反転された信号をＮＡＮＤゲートＮＡ１２とインバーターＩ２２により論理積演算して信号ＰＰＡ２を発生し、信号ＳＡ１とインバーターＩ２１により反転された信号をＮＡＮＤゲートＮＡ１３とインバーターＩ２３により論理積演算して信号ＰＡＳ１を発生する。又、スクランブル回路６２−２は、スクランブル回路６２−１と同一な動作を行うことにより信号ＰＡ３Ｂ，ＰＰＡ３，ＰＳＡ２，ＳＢ２を発生する。
【００７２】
デコーダー６６は、スクランブル回路６２−１の出力信号ＰＡ２Ｂ，ＰＡ２，ＳＡ１，ＳＢ１とスクランブル回路６２−２の出力信号ＰＡ３Ｂ，ＰＡ３，ＳＡ２，ＳＢ２をＮＡＮＤゲートＮＡ１６，ＮＡ１７，．．．，ＮＡ３１とインバーターＩ２８Ｉ２９，．．，Ｉ４３により論理積演算してデコーディングされた信号ｄ１，ｄ２，．．．，ｄ１６を発生する。
【００７３】
モード選択回路６８は、ハイレベルのモード設定信号ＭＲＳに応じてデコーダー６６の出力信号ｄ１，ｄ２，．．．，ｄ１６をＣＭＯＳ伝送ゲートＣ１０，Ｃ１１，．．，Ｃ２５のそれぞれを通して伝送し、ラッチＬ１０，Ｌ１１，．．．，Ｌ２５はＣＭＯＳ伝送ゲートＣ１０，Ｃ１１，．．．，Ｃ２５のそれぞれの出力信号をラッチしてモード選択信号Ｍ１，Ｍ２，．．．，Ｍ１６にそれぞれ出力する。
【００７４】
そして、図３に示した高電圧検出器を図６の第１，第２高電圧検出器に適用する場合、第１高電圧検出器５８−１，５８−２の基準電圧Ｖｒｅｆのレベルは”ハイ”レベルと第１高電圧間の電圧で設定すればよく、第２高電圧検出器６０−１，６０−２の基準電圧Ｖｒｅｆのレベルは第１高電圧レベルよりも高く設定すればよい。
【００７５】
下記の表２は図６に示した回路の真理表を示す。
【００７６】
【表２】
0003569863.tif 000003
表２において、Ｌは”ロー”レベルの電圧、Ｈは”ハイ”レベルの電圧、ＳＨ１は第１高電圧レベルの電圧、ＳＨ２は第２高電圧レベルの電圧をそれぞれ示し、Ａ２，Ａ３は入力ピン５４−１，５４−２に印加される信号を、ＰＡ２Ｂ，ＰＡ２はバッファ５６−１の出力信号を、ＰＡ３Ｂ，ＰＡ３はバッファ５６−２の出力信号を、ＳＡ１は高電圧検出器５８−１の出力信号を、ＳＡ２は高電圧検出器５８−２の出力信号を、ＳＢ１は高電圧検出器６０−１の出力信号を、ＳＢ２は高電圧検出器６０−２の出力信号を、ＰＰＡ２とＰＳＡ１はスクランブル回路６２−１の出力信号を、ＰＰＡ３とＰＳＡ２はスクランブル回路６２−２の出力信号を、ｄ１，ｄ２，．．．，ｄ１６はデコーダー６６の出力信号をそれぞれ示す。
【００７７】
以下、表２を用いて本発明の好適な実施の形態に係る半導体装置の信号発生回路のモード選択信号Ｍ１，Ｍ２，．．．，Ｍ１６を発生する動作を説明する。
【００７８】
表２において、入力信号Ａ２，Ａ３のレベルが全部”Ｌ”レベルである場合、バッファ５６−１及び高電圧検出器５８−１，６０−１の出力信号ＰＡ２Ｂ，ＰＡ２，ＳＡ１，ＳＢ１は、それぞれ”Ｈ”，”Ｌ”，”Ｌ”，”Ｌ”レベルとなり、バッファ５６−２及び高電圧検出器５８−２，６０−２の出力信号ＰＡ３Ｂ，ＰＡ３，ＳＡ２，ＳＢ２は、それぞれ”Ｈ”，”Ｌ”，”Ｌ”，”Ｌ”レベルとなる。そして、スクランブル回路６２−１，６２−２の出力信号（ＰＡ２Ｂ，ＰＰＡ２，ＰＳＡ１，ＳＢ１）、（ＰＡ３Ｂ，ＰＰＡ３，ＰＳＡ２，ＳＢ２）は、それぞれ”Ｈ”，”Ｌ”，”Ｌ”，”Ｌ”レベルとなる。従って、デコーダー６６の出力信号ｄ１，ｄ２，．．．，ｄ１６は、”Ｈ”，”Ｌ”，．．．，”Ｌ”レベルとなる。モード選択回路６８はデコーダー６６の出力信号をモード設定信号ＭＲＳに応じてモード選択信号Ｍ１，Ｍ２，．．，Ｍ１６として出力する。
【００７９】
そして、表２において、入力信号Ａ２，Ａ３のレベルがそれぞれ”ＳＨ２”，”Ｈ”レベルである場合、バッファ５６−１及び高電圧検出器５８−１，６０−１の出力信号ＰＡ２Ｂ，ＰＡ２，ＳＡ１，ＳＢ１はそれぞれ”Ｌ”，”Ｈ”，”Ｈ”，”Ｈ”レベルとなり、バッファ５６−２及び高電圧検出器５８−２，６０−２の出力信号ＰＡ３Ｂ，ＰＡ３，ＳＡ２，ＳＢ２はそれぞれ”Ｌ”，”Ｈ”，”Ｌ”，”Ｌ”レベルとなる。そして、スクランブル回路６２−１，６２−２の出力信号（ＰＡ２Ｂ，ＰＰＡ２，ＰＳＡ１，ＳＢ１）、（ＰＡ３Ｂ，ＰＰＡ３，ＰＳＡ２，ＳＢ２）はそれぞれ”Ｌ”，”Ｌ”，”Ｌ”，”Ｈ”レベル、及び”Ｌ”，”Ｈ”，”Ｌ”，”Ｌ”レベルとなる。従って、デコーダー６６の出力信号ｄ１，ｄ２，．．．，ｄ１６は”Ｌ”，”Ｌ”，．．．，”Ｌ”，”Ｈ”，”Ｌ”，”Ｌ”レベルとなる。モード選択回路６８はデコーダー６６の出力信号をモード設定信号ＭＲＳに応じてモード選択信号Ｍ１，Ｍ２，．．．，Ｍ１６として出力する。
【００８０】
即ち、図６に示した本発明の好適な実施の形態に係る半導体装置の信号発生回路は、２個の入力ピンに４種類のレベルの入力信号を印加すると、内部的に１６個のモード選択信号を発生する。３個の入力ピンを備えて。この３個の入力ピンにそれぞれ４種類のレベルの入力信号を印加すると、内部的に６４個のモード選択信号を発生することができる。
【００８１】
そして、正常モード時は、バッファ５６−１，５６−２，．．．，５６−ｎの出力信号ＰＡ２Ｂ，ＰＡ２，ＰＡ３Ｂ，ＰＡ３，．．．，ＰＡｎＢ，ＰＡｎを発生することができる、スクランブル回路６２−１，６２−２，．．．，６２−ｎの出力信号ＰＡ２Ｂ，ＰＰＡ２，ＰＳＡ１，ＳＢ１，．．．，ＰＡｎＢ，ＰＰＡｎ，ＰＳＡ（ｎ−１），ＳＢ（Ｎ−１）を発生することもできる。
【００８２】
即ち、正常モード時は、ピンに２種類のレベルの入力信号が印加される場合は、バッファの出力信号をアドレス又はデータとして発生すればよく、４種類のレベルの信号が印加される場合は、スクランブル回路の出力信号をアドレス又はデータとして発生すればよい。
【００８３】
従って、本発明の好適な実施の形態に係る半導体装置の信号発生回路は、ｎ個のピンをテストモード選択信号を発生するためのピンとして用い、ｎ個のピンのそれぞれに入力する信号のレベルがＭ種類である場合にＭｎ個のモード選択信号を発生し得る。即ち、テストモードのテスト項目が増加する場合、少ない数のピン数で多様なモード選択信号を発生することができるようになる。
【００８４】
ここで、上記の実施の形態ではテストモードに関して主に説明したが、本発明はテストモード以外にも適用され得る。例えば、本発明をメモリ装置に適用し、アドレス入力ピンに本発明の好適な実施の形態に係る信号発生回路を接続し、該アドレス入力ピンに外部から４種類のレベルのアドレス信号を印加する構成を採用した場合、少ない数のピン数で多くのアドレスデコーディング信号を発生することができる。従って、チップの大きさの減少に伴ってピン数の増加が限界される問題を克服することもできる。
【００８５】
以上、本発明の半導体装置の信号発生回路を好適な実施の形態を通して説明したが、本発明は、上記の実施の形態のみに限定されず、本発明の技術的思想の範囲を逸脱しない範囲で多様な修正と変更が可能である。
【００８６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の信号発生回路は、例えば、テストモード時に、テスタから入力ピンに３種類以上のレベルの信号を印加することにより、多様なテスト項目に対するテストを行い得る。
【００８７】
また、正常モード時に、外部の装置から３種類以上のレベルの信号を印加することにより、少ない数のピン数で内部的に多数の信号を発生し得るので、チップの大きさの減少に伴うピン数増加の限界を克服することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の信号発生回路のブロック図である。
【図２】図１に示す信号発生回路の具体的な構成例の回路図である。
【図３】本発明の好適な実施の形態に係る高電圧検出器の具体的な構成例の回路図である。
【図４】本発明の好適な実施の形態に係る高電圧検出器の他の具体的な構成例の回路図である。
【図５】本発明の第２の実施の形態に係る半導体装置の信号発生回路のブロック図である。
【図６】図５に示す信号発生回路の具体的な構成例の回路図である。
【図７】従来の半導体装置のモード選択信号発生回路のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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