(57)【特許請求の範囲】
【請求項１】
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、
前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、
前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、
出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、ＩＣ（集積回路）基板上に形成されるＰ型トランジスタとＮ型トランジスタを接続したトランジスタアレイを含み、
前記閾値電圧に設定電圧を加減すべく前記基板上における前記Ｐ型トランジスタとＮ型トランジスタのチャネルの幅が設定されることを特徴とするクロックパルス生成回路。
【請求項２】
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、
前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、
前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、
出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、ＩＣ基板上に形成されるＰ型トランジスタとＮ型トランジスタを接続したトランジスタアレイを含み、
前記閾値電圧に設定電圧を加減すべく前記基板上における前記Ｐ型トランジスタとＮ型トランジスタのチャネルの長さが設定されることを特徴とするクロックパルス生成回路。
【請求項３】
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、
前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、
前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、
出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記バイアス設定部、前記閾値加算パルス整形部及び前記閾値減算パルス整形部の少なくとも一つに、前記正弦波信号の非入力時に電源からの動作電流を制限するパワーダウン制御回路が設けられていることを特徴とするクロックパルス生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路用のクロックパルス生成回路に関する。
【０００２】
【従来の技術】
半導体集積回路用の従来のクロックパルス生成回路では、外部の信号源から入力コンデンサを介して４００ｍＶｐｐ程度の小振幅の正弦波信号を受け入れる。この正弦波信号は、インバータの入出力間を高抵抗でブリッジした増幅器によって増幅される。この増幅器は、スレッシュホールドレベル（閾値）近傍（ＣＭＯＳでは、通常電源電圧の１／２）での増幅率が最も大きく、閾値を離れるにしたがって増幅率も減少するという非線形増幅特性を有している。
【０００３】
この増幅器によって、上記小振幅の正弦波信号は、電源電圧の１／２のレベル（ＣＭＯＳでは閾値に該当する）を中心にして振られ、増幅される。このようにして増幅された出力信号はパルス整形用のインバータによって波形整形され、クロック信号として出力される。
又、上記小振幅の正弦波信号に含まれてくるノイズバーストに基づく誤動作を防いでデータ信号を確実に補足するため、同期信号発生回路に３つのクロックツリーを使用しているものも公開されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特表２００２−５０３３７２号（要約）
【０００５】
【発明が解決しようとする課題】
しかし、上記半導体集積回路が接続されている電源ラインやアースラインは、上記半導体集積回路自体又は周辺のディジタル回路が発生するディジタルノイズによって、通常汚染されている。このディジタルノイズは小振幅の正弦波信号に重畳される。ここでディジタルノイズとは、パルス信号の立ち上がり、又は、立ち下がりエッジに起因する過渡応答によって電源ラインやアースラインに重畳される細かいギザギザのノイズを言う。
【０００６】
ディジタルノイズも上記増幅器によって増幅される。特に上記増幅器の閾値近傍では、極端に大きく増幅される。従って、ノイズレベルが所定のレベルを超すと、小振幅の正弦波信号の１周期内で、ディジタルノイズに起因してパルス整形用のインバータがオン・オフする。その結果不都合なクロックパルスを生成してしまうという解決すべき課題が残されていた。
【０００７】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、ＩＣ（集積回路）基板上に形成されるＰ型トランジスタとＮ型トランジスタを接続したトランジスタアレイを含み、前記閾値電圧に設定電圧を加減すべく前記基板上における前記Ｐ型トランジスタとＮ型トランジスタのチャネルの幅が設定されることを特徴とするクロックパルス生成回路。
【０００９】
〈構成２〉
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、ＩＣ基板上に形成されるＰ型トランジスタとＮ型トランジスタを接続したトランジスタアレイを含み、前記閾値電圧に設定電圧を加減すべく前記基板上における前記Ｐ型トランジスタとＮ型トランジスタのチャネルの長さが設定されることを特徴とするクロックパルス生成回路。
【００１０】
〈構成３〉
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、前記バイアス設定部、前記閾値加算パルス整形部及び前記閾値減算パルス整形部の少なくとも一つに、前記正弦波信号の非入力時に電源からの動作電流を制限するパワーダウン制御回路が設けられていることを特徴とするクロックパルス生成回路。
【００１１】
【発明の実施の形態】
本発明では、小振幅の正弦波信号を電源電圧（Ｖｄｄ）の１／２の電圧レベルを中心にして上下に振らせる。この信号を２個のパルス整形回路を用いて波形整形する。一方のパルス整形回路の閾値は、１／２Ｖｄｄ＋ｖ１に設定される。他方のパルス整形回路の閾値は、１／２Ｖｄｄ−ｖ２に設定される。このように閾値が設定された２個のパルス整形回路の一方の出力にクロックパルスの立ち上がりを同期させ、他方の出力にクロックパルスの立ち下がりを同期させる。
【００１２】
このように構成することによってピークｔｏピークがｖ１＋ｖ２以下のディジタルノイズが進入してきても、このディジタルノイズのみによっては、パルス整形回路は動作しない。次に、小振幅の正弦波信号にディジタルノイズが加算された場合について考察する。この場合には、それぞれのパルス整形回路が小振幅の正弦波信号の１周期内で複数回オン・オフする場合も想定され得る。しかし、次の理由によって不都合なクロックパルスの生成を防止することができる。
【００１３】
即ち、上記のように２個のパルス整形回路の出力は、クロックパルスの立ち上がりエッジ、又は立ち下がりエッジの何れか一方を生成するに過ぎない。従って、小振幅の正弦波信号の１周期内で１回その役割を果たしてしまえば、同一周期内で複数回オン・オフしたとしても、次の周期までは、クロックパルスの生成に何ら影響を与えることが無くなる。
かかる目的を達成するために、本発明は、次のように構成される。
【００１４】
以下、本発明の実施の形態について説明する。
図１は、本発明の基本構成ブロック図である。
図より、本発明のクロックパルス生成回路は、入力バイアス設定部１、閾値加算パルス整形部２、閾値減算パルス整形部３、パルス合成部４を備える。
【００１５】
入力バイアス設定部１は、正弦波信号発生器５から正弦波（通常４００ｍＶｐｐ程度の小振幅ｓｉｎ波）を受け入れて所定のバイアス電圧を加算する部分である。所定のバイアス電圧は、通常、電源電圧Ｖｄｄの１／２に設定される。図に示すようにインバータＩＮＶ１の入出力を高抵抗Ｒｆでブリッジすることにより得られる。
【００１６】
閾値加算パルス整形部２は、上記バイアス電圧に所定の電圧加算した閾値電圧で上記バイアス電圧が加算された後の正弦波信号をパルス整形する部分である。即ち、インバータＩＮＶ２の閾値電圧Ｖｔ１は、通常のＣＭＯＳインバータの閾値Ｖｔ０（＝Ｖｄｄ／２）に所定の電圧ｖ１を加算した値に変更されている。ここで所定の電圧ｖ１は、ディジタルノイズによってクロックパルス生成回路が誤動作するのを防止するために設定されるヒステリシス電圧である。尚、インバータＩＮＶ２の出力は、インバータＩＮＶ３によって反転した後出力される。
【００１７】
閾値減算パルス整形部３は、上記バイアス電圧に所定の電圧減算した閾値電圧で上記バイアス電圧が加算された後の正弦波信号をパルス整形する部分である。即ち、インバータＩＮＶ６の閾値電圧Ｖｔ２は、通常のＣＭＯＳインバータの閾値Ｖｔ０（＝Ｖｄｄ／２）から所定の電圧ｖ２を減算した値に変更されている。ここで所定の電圧ｖ２は、ディジタルノイズによってクロックパルス生成回路が誤動作するのを防止するために設定されるヒステリシス電圧である。
【００１８】
パルス合成部４は、上記閾値加算パルス整形部２の出力に同期させてクロックパルスを立ち上げ、上記閾値減算パルス整形部３の出力に同期させて前記クロックパルスを立ち下げる部分である。通常ＲＳフリップフロップが用いられる。このＲＳフリップフロップの出力がインバータＩＮＶ５で波形整形されてクロック信号として出力される。
【００１９】
図２は、本発明によるクロックパルス生成回路の動作タイムチャート（その１）である。
図の上から順番に、ノード１（図１）での電圧波形、ノード２（図１）での電圧波形、ノード３（図１）での電圧波形、ノード５（図１）での電圧波形、及び各電圧波形に共通の時刻を表している。
【００２０】
ノード１の電圧波形は、入力バイアス設定部１（図１）が、正弦波信号発生器５（図１）の出力を受け入れてバイアス電圧を加算した後の電圧波形である。従って、小振幅の正弦波がインバータＩＮＶ１の閾値Ｖｔ０（＝Ｖｄｄ／２）を中心として上下に振られている様子を表している。ここで、図中のＶｔ１は、閾値加算パルス整形部２（図１）の閾値を、Ｖｔ２は、閾値減算パルス整形部３（図１）の閾値を、それぞれ表している。
【００２１】
ノード２での電圧波形は、ノード１の電圧波形で表される信号が閾値加算パルス整形部２（図１）に入力された時に、その出力がインバータＩＮＶ３（図１）によって反転された波形を表している。
ノード３での電圧波形は、ノード１の電圧波形で表される信号が閾値減算パルス整形部３（図１）に入力された時に、その出力の波形を表している。
【００２２】
ノード５の波形は、パルス合成部４（図１）が、閾値加算パルス整形部２の出力と閾値減算パルス整形部３の出力とを受け入れて出力するクロック信号の波形を表している。
時刻順に本発明によるクロックパルス生成回路の動作について説明する。
【００２３】
・時刻Ｔ１
入力バイアス設定部１に小振幅正弦波信号（ノード１）が入力されて動作を開始する。この時刻では閾値加算パルス整形部２の出力（ノード２）、閾値減算パルス整形部３の出力（ノード３）、パルス合成部４の出力（ノード５）は、共にローレベル（以後Ｌレベルと記す）である。
【００２４】
・時刻Ｔ２
小振幅正弦波信号の電圧レベル（ノード１）が増加を続けインバータＩＮＶ２の閾値Ｖｔ１を越えると閾値加算パルス整形部２の出力（ノード２）は、ハイレベル（以後Ｈレベルと記す）になる。以後このＨレベルを維持する。又、閾値加算パルス整形部２の出力（ノード２）を受け入れてパルス合成部４の出力（ノード５）もＨレベルになる。以後このＨレベルを維持する。
【００２５】
・時刻Ｔ３
小振幅正弦波信号（ノード１）の電圧レベルが最大値に達し、以後電圧レベルは減少に転ずる。
・時刻Ｔ４
小振幅正弦波信号（ノード１）の電圧レベルが減少を続けインバータＩＮＶ２の閾値Ｖｔ１を下回ると閾値加算パルス整形部２の出力は、Ｌレベルになる。以後このＬレベルを維持する。
【００２６】
・時刻Ｔ５
小振幅正弦波信号（ノード１）の電圧レベルが減少を続けインバータＩＮＶ６の閾値Ｖｔ２を下回ると閾値減算パルス整形部３の出力（ノード３）は、Ｈレベルになる。以後このＨレベルを維持する。又、閾値減算パルス整形部３の出力（ノード３）を受け入れてパルス合成部４の出力（ノード５）は、Ｌレベルになる。以後このＬレベルを維持する。
【００２７】
・時刻Ｔ６
小振幅正弦波信号（ノード１）の電圧レベルが最小値に達し、以後電圧レベルは増加に転ずる。
・時刻Ｔ７  小振幅正弦波信号（ノード１）の電圧レベルが増加を続けインバータＩＮＶ６の閾値Ｖｔ２を越えると閾値加算パルス整形部３の出力（ノード３）は、Ｌレベルになる。以後このＬレベルを維持する。
【００２８】
・時刻Ｔ８
小振幅正弦波信号の電圧レベル（ノード１）が増加を続けインバータＩＮＶ２の閾値Ｖｔ１を越えると閾値加算パルス整形部２の出力（ノード２）は、Ｈレベルになる。以後このＨレベルを維持する。又、閾値加算パルス整形部２の出力（ノード２）を受け入れてパルス合成部４の出力（ノード５）もＨレベルになる。以後このＨレベルを維持する。以下同様の動作を繰り返すことになる。
【００２９】
以上の結果から、パルス合成部４は、バイアス電圧Ｖｔ０を中心として＋ｖ１から−ｖ２の範囲に動作しない領域、即ち、ヒステリシス領域を備えることになる。従って、ノイズレベルがピークｔｏピークでｖ１＋ｖ２の範囲に収まる限り、パルス合成部４の動作に悪影響を及ぼすことがなくなる。又、小振幅の正弦波信号にディジタルノイズが加算された場合について考察する。
【００３０】
この場合には、時刻Ｔ２の近傍において、小振幅の正弦波信号にディジタルノイズが加算されたレベルが、インバータＩＮＶ２の閾値Ｖｔ１のレベルを上下することがあり得る。そのときノード２の波形は時刻Ｔ２の近傍で複数回ＨレベルとＬレベルの間を上下する（図示なし）。しかし、ノード２の波形は、ノード５の波形を立ち上げる役割を持っているのみなので、一旦、ノード５の波形が立ち上がってしまえば、次の周期が始まる時刻Ｔ８までは何ら悪影響を及ぼすことが無くなる。
【００３１】
次に実際の回路例について説明する。
図３は、入力バイアス設定部の回路図である。
本発明をＩＣ基板上に実現した場合の入力バイアス設定部１（図１）の実際の回路例である。
図に示すように入力バイアス設定部１は、トランジスタ群Ａ、トランジスタ群Ｂ、トランジスタ群Ｃを備える。これらのトランジスタ群について個々に説明する。
【００３２】
トランジスタ群Ａは、ノード１とノード７をブリッジするＲｆ（図１）に該当する部分である。トランジスタＴｐ３、及びトランジスタＴｎ２はＩＣの静電破壊等を防止するための保護回路であり本発明の動作には直接関係していない部分である。トランジスタＴｐ４、トランジスタＴｐ５、トランジスタＴｎ３、トランジスタＴｎ４は、それらのオン抵抗によってＲｆ（図１）の抵抗値を定めている部分である。
【００３３】
トランジスタ群Ｂは、インバータＩＮＶ１（図１）に該当する部分である。通常の稼働状態ではトランジスタＴｐ２（トランジスタ群Ｃに属する）がオン状態に設定されている。従って、トランジスタＴｐ１と、トランジスタＴｎ１とからなるトランジスタアレイを電源抵抗Ｒ１によって電源電圧Ｖｄｄに接続し、グランド抵抗Ｒ２によってグランドに接地し、インバータを構成している。ここで電源抵抗Ｒ１及びグランド抵抗Ｒ２は、トランジスタＴｐ１と、トランジスタＴｎ１に流れる電流を制限する電流制限抵抗である。このインバータの入力ノードはノード１に、出力ノードはノード７に接続されている。
【００３４】
トランジスタ群Ｃは、インバータのパワーダウン制御回路である。ノード１に信号入力が無い場合（非稼働状態）等にインバータに流れる電流を制限してＩＣの消費電流を削減する回路である。本発明には直接関連しないために図１には含まれていない部分である。このトランジスタ群Ｃの動作の概要について説明する。
【００３５】
インバータの通常の稼働状態では、図のパワーダウン入力ノードはＬレベルに設定されている。従って、トランジスタＴｐ２は、オン状態に、トランジスタＴｎ２は、オフ状態になっている。ノード１に信号入力が無い場合（非稼働状態）には、パワーダウン入力ノードにＨレベルのパワーダウン信号が印加される。そのとき、トランジスタＴｐ２は、オフ状態に、トランジスタＴｎ２はオン状態に換わる。その結果インバータＩＮＶ１に流れる電流は激減する。
【００３６】
図４は、パルス整形部の回路図である。
本発明をＩＣ基板上に実現した場合の閾値加算パルス整形部２（図１）、閾値減算パルス整形部３（図１）、パルス合成部４（図１）の実際の回路例である。
（ａ）は、回路図を示し、（ｂ）は、閾値算出式の説明図である。
【００３７】
図より、閾値加算パルス整形部２は、トランジスタＴｐ６と、トランジスタＴｎ５とからなるトランジスタアレイを電源抵抗Ｒ３によって電源電圧Ｖｄｄに接続し、グランド抵抗Ｒ４によってグランドに接地し、インバータ（図１のＩＮＶ２に該当）を構成している。以上の構成は、上記入力バイアス設定部１での説明と全く同様なので説明を省略する。
ここで電源抵抗Ｒ３及びグランド抵抗Ｒ４は、トランジスタＴｐ６と、トランジスタＴｎ５に流れる電流を制限する電流制限抵抗であるとともにこのインバータの閾値を設定する部分である。
【００３８】
このインバータ（図１のＩＮＶ２に該当）の入力ノードはノード１に、出力ノードはノード６に接続されている。又トランジスタＴｐ７とトランジスタＴｎ６とは、このインバータのパワーダウン制御回路である。ノード１に信号入力が無い場合等にこのインバータに流れる電流を制限してＩＣの消費電流を削減する回路である。以上の説明は、上記入力バイアス設定部１での説明と全く同様なので説明を省略する。又インバータＩＮＶ１１は、ノード６の波形を反転してパルス整形するインバータであり図１のインバータＩＮＶ３に該当する部分である。
【００３９】
次にこのインバータの閾値設定方法について説明する。
図４（ｂ）において、Ｒｐｌｉｍは、図４（ａ）の電源抵抗Ｒ３に、Ｒｐｏｎは、図４（ａ）のトランジスタＴｐ６のオン抵抗に、Ｒｎｏｎは、図４（ａ）のトランジスタＴｎ５のオン抵抗に、Ｒｐｌｉｍは、図４（ａ）のグランド抵抗Ｒ４にそれぞれ該当し、
Ｖｔ＝Ｖｄｄ×（Ｒｎｏｎ＋Ｒｎｌｉｍ）／（Ｒｐｌｉｍ＋Ｒｐｏｎ＋Ｒｎｏｎ＋Ｒｎｌｉｍ）  …（１式）
となる。
【００４０】
従って、閾値電圧Ｖｔ１は、（１式）より、Ｖｔ１＝Ｖｄｄ×（トランジスタＴｎ５のオン抵抗＋Ｒ４）／（Ｒ４＋トランジスタＴｎ５のオン抵抗＋トランジスタＴｐ６のオン抵抗＋Ｒ３）となる。即ち、Ｒ４、Ｒ３の値を増減することによって閾値電圧Ｖｔ１を容易に設定することができる。
【００４１】
閾値減算パルス整形部３は、トランジスタＴｐ８と、トランジスタＴｎ７とからなるトランジスタアレイを電源抵抗Ｒ５によって電源電圧Ｖｄｄに接続し、グランド抵抗Ｒ６によってグランドに接地し、インバータ（図１のＩＮＶ６に該当）を構成している。以上の構成は、上記入力バイアス設定部１での説明と全く同様なので説明を省略する。
ここで電源抵抗Ｒ５及びグランド抵抗Ｒ６は、トランジスタＴｐ８と、トランジスタＴｎ７に流れる電流を制限する電流制限抵抗であるとともに、このインバータの閾値を設定する部分である。
【００４２】
このインバータ（図１のＩＮＶ６に該当）の入力ノードはノード１に接続され、出力ノードにはインバータＩＮＶ１２が接続されている。又トランジスタＴｐ９とトランジスタＴｎ８とは、このインバータのパワーダウン制御回路である。ノード１に信号入力が無い場合等にこのインバータに流れる電流を制限してＩＣの消費電流を削減する回路である。以上の説明は、上記入力バイアス設定部１での説明と全く同様なので説明を省略する。又従属接続されるインバータＩＮＶ１２、及びインバータＩＮＶ１３は、このインバータの出力をパルス整形するバッファとして働いている部分である。図１には記載されていない部分である。
【００４３】
次にこのインバータの閾値設定方法について説明する。図４（ｂ）において、Ｒｐｌｉｍは、図４（ａ）の電源Ｒ５に、Ｒｐｏｎは、図４（ａ）のトランジスタＴｐ８のオン抵抗に、Ｒｎｏｎは、図４（ａ）のトランジスタＴｎ７のオン抵抗に、Ｒｐｌｉｍは、図４（ａ）のグランド抵抗Ｒ６にそれぞれ該当する。
【００４４】
従って、閾値電圧Ｖｔ２は、（１式）より、Ｖｔ２＝Ｖｄｄ×（トランジスタＴｎ７のオン抵抗＋Ｒ６）／（Ｒ６＋トランジスタＴｎ７のオン抵抗＋トランジスタＴｐ８のオン抵抗＋Ｒ５）となる。即ち、Ｒ６、Ｒ５の値を増減することによって閾値電圧Ｖｔ２を容易に設定することができる。
【００４５】
パルス合成部４は、クロックパルスの立ち上がりエッジを閾値加算パルス整形部２の出力の立ち上がりエッジに同期させ、クロックパルスの立ち下がりエッジを閾値減算パルス整形部３の出力の立ち上がりエッジに同期させてクロックパルスを出力する部分である。
ノアゲートＮＯＲ１、ノアゲートＮＯＲ２、とからなるＲＳフリップフロップと、その出力パルス（クロックパルス）をパルス整形するインバータＩＮＶ１４とを備える。
【００４６】
以上説明した本発明によるクロックパルス生成回路の試験結果について説明する。
図５は、本発明によるクロックパルス生成回路の動作タイムチャート（その２）である。
図の上から順番に、ノード１（図３又は図４）での電圧波形、ノード２（図４）での電圧波形、ノード３（図４）での電圧波形、ノード５（図４）での電圧波形、及び各電圧波形に共通の時刻を表している。
【００４７】
ノード１の電圧波形は、入力バイアス設定部１（図３）が、正弦波信号発生器５（図１）の出力を受け入れてバイアス電圧を加算した後の電圧波形である。従って、小振幅の正弦波がバイアス電圧（＝Ｖｄｄ／２）を中心として上下に振られ、さらに、その小振幅の正弦波には、ディジタルノイズが混入されている様子を表している。ここで、図中のＶｔ１は、閾値加算パルス整形部２（図４）の閾値を、Ｖｔ２は、閾値減算パルス整形部３（図４）の閾値を、それぞれ表している。
【００４８】
ノード２での電圧波形は、ノード１の電圧波形で表される信号が閾値加算パルス整形部２（図４）に入力された時に、その出力がインバータＩＮＶ１１（図４）によって反転された波形を表している。
ノード３での電圧波形は、ノード１の電圧波形で表される信号が閾値減算パルス整形部３（図１）に入力された時に、その出力がインバータＩＮＶ１２とインバータＩＮＶ１３との従属接続からなるバッファによって波形整形された後の波形を表している。
ノード５の波形は、パルス合成部４（図４）が、閾値加算パルス整形部２（図４）の出力と閾値減算パルス整形部３（図４）の出力とを受け入れて出力するクロック信号の波形を表している。
【００４９】
図に示すように、閾値加算パルス整形部２の出力（ノード２）は、小振幅の正弦波にディジタルノイズが混入された信号のレベルが閾値Ｖｔ１を越えた時刻Ｔ２でＨレベルに変化し、そのレベルが閾値Ｖｔ１を下回った時刻Ｔ４でＬレベルに変化している。又、閾値減算パルス整形部３の出力（ノード３）は、小振幅の正弦波にディジタルノイズが混入された信号のレベルが閾値Ｖｔ２を下回った時刻Ｔ５でＨレベルに変化し、そのレベルが閾値Ｖｔ２を越えた時刻Ｔ７でＬレベルに変化している。更に、パルス合成部４の出力（ノード４）は、閾値加算パルス整形部２の出力（ノード２）の立ち上がりに同期してＨレベルに変化し、閾値減算パルス整形部３の出力（ノード３）の立ち上がりに同期してＬレベルに変化している。
【００５０】
従って、小振幅の正弦波にディジタルノイズが混入された信号のレベルが閾値Ｖｔ１よりも低く、閾値Ｖｔ２よりも高い場合には、このパルス生成回路は動作しない。又、閾値加算パルス整形部２の出力（ノード２）は、パルス合成部４の出力（ノード４）をＨレベルに変化させる役目のみを負っておりＬレベルに変化させる役目を負っていない。従って時刻Ｔ２の近傍において、仮にディジタルノイズに起因して閾値加算パルス整形部２の出力（ノード２）がＨレベルとＬレベルの間を複数回往復したとしてもパルス合成部４の出力（ノード４）は、一旦、Ｈレベルに変化した後は、その状態を維持し続けることになる。
【００５１】
更に、閾値減算パルス整形部３の出力（ノード３）は、パルス合成部４の出力（ノード４）をＬレベルに変化させる役目のみを負っておりＨレベルに変化させる役目を負っていない。従って時刻Ｔ５の近傍において、仮にディジタルノイズに起因して閾値減算パルス整形部３の出力（ノード３）がＨレベルとＬレベルの間を複数回往復したとしてもパルス合成部４の出力（ノード４）は、一旦、Ｌレベルに変化した後は、その状態を維持し続けることになる。
【００５２】
以上の説明ではトランジスタのオン抵抗は不変のものとして取扱い、閾値の設定は、トランジスタアレイのドレイン又はソースに接続される抵抗の値を変化させることで実現している。しかし、本発明は、この例に限定されるものではない。即ち、トランジスタアレイのドレイン又はソースに接続される抵抗の値を不変にし、あるいは又抵抗を接続せずにトランジスタのオン抵抗を増加又は減少させることによっても可能である。以下にその原理について説明する。
【００５３】
図６は、閾値加減算の原理図である。
（ａ）は、ＩＣ基板上での拡散領域２１とゲート電極２２との相互関係を説明する平面図であり、（ｂ）は、閾値算出式の説明図である。
（ａ）より、チャネル長Ｌｃを一定とするとチャネル幅Ｗｃを大きく設定する事によってトランジスタのオン抵抗を減少させることができる。同様にチャネル幅Ｗｃを一定とするとチャネル長を大きく設定することによってオン抵抗を増加させることができる。
【００５４】
以上の結果、図５（ｂ）のインバータの閾値は、トランジスタＴｐ２３のオン抵抗ＲｐｏｎとトランジスタＴｎ２４のオン抵抗Ｒｎｏｎから、
Ｖｔ＝Ｖｄｄ×Ｒｎｏｎ／（Ｒｐｏｎ＋Ｒｎｏｎ）    …（２式）
として求めることができる。
【００５５】
【発明の効果】
以上説明したように、小振幅の正弦波信号をＶｄｄ（電源電圧）の１／２の電圧レベルを中心にして上下に振らせ、この信号を２個のパルス整形回路を用いて波形整形し、一方のパルス整形回路の閾値を、１／２Ｖｄｄ＋ｖ１に設定し、他方のパルス整形回路の閾値を、１／２Ｖｄｄ−ｖ２に設定し、この２個のパルス整形回路の一方の出力にクロックパルスの立ち上がりを同期させ、他方の出力にクロックパルスの立ち下がりを同期させることによって以下の効果を得る。
１．ピークｔｏピークがｖ１＋ｖ２以下のディジタルノイズが進入してきても、このディジタルノイズのみによっては、パルス整形回路は動作しないという効果を得る。
２．又、小振幅の正弦波信号にディジタルノイズが加算された場合であって、それぞれのパルス整形回路が小振幅の正弦波信号の１周期内で複数回オン・オフした場合であっても、誤動作のない正確なクロックパルスを得ることができるという効果を得る。
【図面の簡単な説明】
【図１】本発明の基本構成ブロック図である。
【図２】本発明によるクロックパルス生成回路の動作タイムチャート（その１）である。
【図３】入力バイアス設定部の回路図である。
【図４】パルス整形部の回路図である。
【図５】本発明によるクロックパルス生成回路の動作タイムチャート（その２）である。
【図６】閾値加減算の原理図である。
【符号の説明】
１  入力バイアス設定部
２  閾値加算パルス整形部
３  閾値減算パルス整形部
４  パルス合成部
５  正弦波信号発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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