(57)【特許請求の範囲】
【請求項１】
差動電圧を差動電流に変換する差動電圧電流変換回路と、
前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、
前記差動電圧電流変換回路は、
前記差動電圧を中間信号に変換する入力部と、
前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、
前記同相成分制御回路は、前記出力部と略等しく構成され、
前記出力部は、前記同相成分制御回路の出力に基づいてフィードフォワード制御されることを特徴とする電圧電流変換装置。
【請求項２】
前記出力部は、前記同相成分制御回路の出力信号が入力される制御端子と、この制御端子にゲート端子が接続されたトランジスタとを有し、
前記同相成分制御回路は、前記制御端子に流れる電流が略ゼロになるように前記出力部および前記同相成分制御回路を流れる電流を制御することを特徴とする請求項１に記載の電圧電流変換装置。
【請求項３】
差動電圧を差動電流に変換する差動電圧電流変換回路と、
前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、
前記差動電圧電流変換回路は、
前記差動電圧を中間信号に変換する入力部と、
前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、
前記入力部は、前記同相成分制御回路の出力信号が入力される制御端子を有し、
前記同相成分制御回路は、前記制御端子に流れる電流がゼロとなるように前記入力部のバイアス電流をフィードバック制御し、
前記同相成分制御回路は、前記出力部と略等しく構成されることを特徴とする電圧電流変換装置。
【請求項４】
差動電圧を差動電流に変換する差動電圧電流変換回路と、
前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、
前記差動電圧電流変換回路は、
前記差動電圧を中間信号に変換する入力部と、
前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、
前記同相成分制御回路は、前記出力部と略等しく構成され、
前記入力部および前記同相成分制御回路は、前記同相成分制御回路の出力に基づいてフィードバック制御されることを特徴とする電圧電流変換装置。
【請求項５】
前記同相成分制御回路および前記入力部はそれぞれ、前記同相成分制御回路の出力信号が入力される制御端子と、この制御端子にゲート端子が接続されたトランジスタとを有し、
前記同相成分制御回路は、前記制御端子および前記同相成分制御回路に流れる電流が略ゼロになるように前記入力部のバイアス電流を制御することを特徴とする請求項４に記載の電圧電流変換装置。
【請求項６】
前記入力部、前記出力部、および前記同相成分制御回路の各一部により構成され前記中間信号に応じた電流を前記出力部および前記同相成分制御回路に供給するカレントミラー回路を備え、
前記出力部は、前記カレントミラー回路から供給される電流に基づいて、前記負荷回路に供給する差動電流を生成し、
前記同相成分制御回路は、前記カレントミラー回路から供給される電流に基づいて前記差動電圧電流変換回路を制御することを特徴とする請求項１〜５のいずれかに記載の電圧電流変換装置。
【請求項７】
前記出力部は、第１の負荷回路に接続される第１の出力端子と、第２の負荷回路に接続される第２の出力端子とを有し、
前記第１および第２の出力端子から出力される同相電圧が予め定めた基準電圧になるように、前記第１および第２の負荷回路の他端側に前記基準電圧を印加することを特徴とする請求項１〜６のいずれかに記載の電圧電流変換装置。
【請求項８】
前記同相成分制御回路の短絡された出力端子に接続された電流源を有し、
前記出力部の出力同相電圧の電圧レベルを、前記電流源を流れる電流により制御することを特徴とする請求項１〜７のいずれかに記載の電圧電流変換装置。
【請求項９】
前記同相成分制御回路内の能動素子の出力電流が前記出力部内の能動素子の出力電流のｋ倍になり、かつ、前記同相成分制御回路内の受動素子のインピーダンスが前記出力部内の受動素子のインピーダンスの１／ｋ倍になるように、前記同相成分制御回路および前記出力部を構成したことを特徴とする請求項１〜８のいずれかに記載の電圧電流変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動電圧を差動電流に変換する際、フィードバック制御やフィードフォワード制御を行って、外来雑音等により発生した同相成分を除去する技術に関する。
【０００２】
【従来の技術】
差動電圧Ｖ１，Ｖ２を差動電流Ｉｏ１，Ｉｏ２に変換するＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）が提案されている。この種のＯＴＡの中で、同相成分が変動しないものは、全差動型のＯＴＡ（ＦＢＯＴＡ：Ｆｕｌｌｙ  Ｂａｌｌａｎｃｅｄ  ＯＴＡ）と呼ばれる。ＦＢＯＴＡの出力端子には通常、インピーダンスの等しい負荷回路が接続される。
【０００３】
差動電圧Ｖ１，Ｖ２に差動成分だけが含まれている場合であっても、外来雑音等の影響により、差動電流Ｉｏ１，Ｉｏ２に同相成分が混入することがある。特に、アナログ回路とディジタル回路が同一の集積回路内に混在する場合には、同相成分が混入しやすいため、ディジタル回路で発生した雑音を除去する必要がある。
【０００４】
この種の雑音を除去するために、図１４〜図１８に示すような同相フィードバック（ＣＭＦＢ：Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｆｅｅｄｂａｃｋ）方式、あるいは図１９に示すような同相フィードフォワード（ＣＭＦＦ：Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｆｅｅｄｆｏｗａｒｄ）方式の制御回路が提案されている。
【０００５】
【発明が解決しようとする課題】
図１４は従来のＣＭＦＢ方式のＦＢＯＴＡを備えた電圧電流変換装置の概略構成を示すブロック図である。図１４の電圧電流変換装置は、ＯＴＡ１と、ＯＴＡ１が全差動型となるように制御を行う同相フィードバック回路（ＣＭＦＢ回路）２ａとを備え、ＯＴＡ１の出力端子には負荷回路３ａ，３ｂが接続されている。
【０００６】
ＯＴＡ１には差動電圧Ｖ１，Ｖ２が入力され、ＯＴＡ１からは差動電流Ｉｏ１，Ｉｏ２が出力され、この差動電流Ｉｏ１，Ｉｏ２と負荷回路３ａ，３ｂのインピーダンスに応じた差動電圧Ｖｏ１，Ｖｏ２が出力端子に生じる。ＣＭＦＢ回路２ａからは電圧ＶＢが出力される。この電圧ＶＢは、ＯＴＡ１の制御端子に印加され、これにより、ＯＴＡ１の同相出力電圧がフィードバック制御される。
【０００７】
図１５は従来のＯＴＡ１の詳細構成を示す回路図である。図１５に示す従来のＯＴＡ１は、ＰＭＯＳトランジスタＱ１０１〜Ｑ１０４と、ＮＭＯＳトランジスタＱ１０５，Ｑ１０６と、定電流源１０１〜１０４と、抵抗Ｒ１とを有する。
【０００８】
トランジスタＱ１０５，Ｑ１０６のゲート端子に差動電圧Ｖ１，Ｖ２が入力され、トランジスタＱ１０１，Ｑ１０２のゲート端子にＣＭＦＢ回路２ａの出力電圧が入力される。また、トランジスタＱ１０３，Ｑ１０４のゲート端子には、予め定めた所定の電圧ＶＢＯが入力される。トランジスタＱ１０３，Ｑ１０４のドレイン端子から差動電流Ｉｏ１，Ｉｏ２が出力され、負荷回路３ａ，３ｂのインピーダンスに応じた差動電圧Ｖｏ１，Ｖｏ２が生じる。
【０００９】
一方、図１６は従来のＣＭＦＢ回路２ａの詳細構成を示す回路図であり、公知文献（Ｍ．Ｂａｎｕ，  Ｊ．Ｍ．Ｋｈｏｕｒｙ  ａｎｄ  Ｙ．Ｔｓｉｖｉｄｉｓ，  ”Ｆｕｌｌｙ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒｓ  ｗｉｔｈ  Ａｃｃｕｒａｔｅ  Ｏｕｔｐｕｔ  Ｂａｌａｎｃｉｎｇ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．  ２３，  Ｎｏ．  ６，  ｐｐ．１４１０−１４１４，  Ｄｅｃ．  １９８８）に開示されたものである。
【００１０】
図１６は従来のＣＭＦＢ回路２ａの詳細構成を示す回路図である。図１６のＣＭＦＢ回路２ａは、バッファ回路１１０と、分圧回路１１１と、比較器１１２とを有する。バッファ回路１１０は、演算増幅器ＯＰ１，ＯＰ２で構成される。分圧回路１１１は、抵抗Ｒ２，Ｒ３とキャパシタＣ１，Ｃ２とで構成される。比較器１１２は、ＰＭＯＳトランジスタＱ１１１，Ｑ１１２とＮＭＯＳトランジスタＱ１１３，Ｑ１１４と定電流源１１３とで構成される。
【００１１】
図１５のＯＴＡ１から出力された差動電圧Ｖｏ１，Ｖｏ２は、理想的には入力インピーダンスが無限大である利得「１」の図１６に示すバッファ回路１１０に入力される。バッファ回路１１０は、例えばＭＯＳトランジスタを入力段に用いた演算増幅器による電圧フォロワや、ＭＯＳトランジスタを用いたソースフォロワで構成される。図１６のＣＭＦＢ回路２ａ中の抵抗Ｒ２，Ｒ３の抵抗値が互いに等しく、かつキャパシタＣ１，Ｃ２の容量が互いに等しい場合には、図１６の回路の出力電圧Ｖｃは、Ｖｃ＝（Ｖｏ１＋Ｖｏ２）／２となる。
【００１２】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、受光素子と、前記受光素子から出力された光電変換信号がベース端子に入力される第１のトランジスタと、ベース（ゲート）端子が前記第１のトランジスタのコレクタ（ドレイン）端子に接続される、前記第１のトランジスタと同一導電型の第２のトランジスタと、前記第１のトランジスタのベース（ゲート）端子と前記第２のトランジスタのエミッタ（ソース）端子との間に接続された帰還抵抗と、前記第２のトランジスタのベース（ゲート）−コレクタ（ドレイン）間に接続された第１の負荷と、前記第１および第２のトランジスタの各エミッタ（ソース）端子間に接続された第２の負荷と、前記第２のトランジスタのコレクタ（ドレイン）端子に接続された第１の電源線と、前記第１のトランジスタのエミッタ（ソース）端子に接続された第２の電源線と、を備え、前記第１の負荷、前記第２の負荷、および前記帰還抵抗を流れる電流の交流成分の総計値が略ゼロになるように、前記第１の負荷、前記第２の負荷、および前記帰還抵抗のインピーダンスを調整するものである。
【００１３】
比較器１１２は、分圧回路１１１の出力電圧Ｖｃと外部から入力された基準電圧Ｖｒｅｆとを比較し、その比較結果である電圧ＶＢを出力する。この電圧ＶＢによりＯＴＡ１の出力同相成分が制御される。具体的には、ＯＴＡ１の出力同相電圧Ｖｃが基準電圧Ｖｒｅｆに等しくなるように制御される。
【００１４】
このように、図１５，図１６に示す電圧電流変換装置は、ＯＴＡ１の出力をＣＭＦＢ回路２ａによりフィードバック制御することにより、ＯＴＡ１の内部で発生した同相成分を除去できるという特徴を有するが、図１６に示すように、２個のオペアンプＯＰ１，ＯＰ２と１個の比較器１１２を必要とするため、回路規模を小型化するのが困難で、消費電力も多いという問題がある。
【００１５】
一方、図１７はＣＭＦＢ回路２ａの他の従来例を示す回路図であり、公知文献（Ｒ．Ｊ．Ｂａｋｅｒ，  Ｈ．Ｗ．Ｌｉ  ａｎｄ  Ｄ．Ｅ．Ｂｏｙｃｅ，  ”ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ，  Ｌａｙｏｕｔ  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ”）に開示されたものである。
【００１６】
図１７において、電圧Ｖｏ１，Ｖｒｅｆを比較する比較器１２１の比較結果と、電圧Ｖｏ２，Ｖｒｅｆを比較する比較器１２２の比較結果とを加算したものが電圧ＶＢとして得られる。これは、電圧（Ｖｏ１＋Ｖｏ２）／２と電圧Ｖｒｅｆを比較することと等価であるため、図１６と同じ結果が得られる。
【００１７】
図１７の回路は２個の比較器１２１，１２２が必要であるものの、図１６のようなバッファ回路１１０や分圧回路１１１は不要なため、図１６の回路に比べて回路規模を小型化でき、消費電力も低減することができる。
【００１８】
差動電圧Ｖｏ１，Ｖｏ２に対して回路が線形に応答する範囲は、図１６の回路では抵抗Ｒ２，Ｒ３とキャパシタＣ１，Ｃ２の線形性で決まるが、図１７の回路では比較器１２１，１２２内のＭＯＳトランジスタの差動対の線形性で決まる。したがって、図１７の回路は、図１６の回路に比べて線形に応答する範囲が狭いという問題がある。
【００１９】
以上に説明した図１６，図１７の回路はいずれも、ＯＴＡ１の出力同相電圧Ｖｃｍに着目した方法である。一方、電圧Ｖｃｍと、出力同相電流Ｉｃｍと、負荷ｙとの間には、Ｉｃｍ＝ｙ・Ｖｃｍの関係があるため、出力同相電流Ｉｃｍに着目した場合でも、同様の結果が得られる。
【００２０】
例えば、図１８は出力同相電流Ｉｃｍに着目した電圧電流変換装置の従来例を示す回路図であり、公知文献（Ｃ．Ｗａｎｇ，  Ａ．Ｈｙｏｇｏ  ａｎｄ  Ｍ．Ｉｓｍａｉｌ，  ”Ａ  Ｓｉｎｇｌｅ−Ｅｎｄｅｄ−Ｉｎｐｕｔ  Ｆｕｌｌｙ−Ｂａｌｌａｎｃｅｄ−Ｏｕｔｐｕｔ  ＣＭＯＳ  Ｃｉｒｃｕｉｔ”，電気学会電子回路研究会資料、ＥＣＴ−９７−３４，  ｐｐ．１３−１６，  Ｍａｙ  １９９７）に開示されたものである。
【００２１】
図１８の装置は、図１４と同様に、ＯＴＡ１と、ＣＭＦＢ回路２ａとを有し、ＯＴＡ１の出力端子に負荷回路３ａ，３ｂが接続されている。ＯＴＡ１は、入力電圧Ｖ１，Ｖ２を電流Ｉｏ１，Ｉｏ２に変換する入力部１１と、入力部１１に接続された互いに同じ構成の二つの出力部１２ａ，１２ｂとを有する。
【００２２】
図１８のＣＭＦＢ回路２ａは、電流伝送部２０１ａ，２０１ｂと、制御電流生成部２０２とを有する。電流伝送部２０１は出力部１２ａ，１２ｂと略等しい構成を有する。電流伝送部２０１ａ，２０１ｂはそれぞれ電流Ｉｏ１，Ｉｏ２を検出し、これら電流Ｉｏ１，Ｉｏ２が加算されて電流Ｉｃになる。
【００２３】
ここで、電流Ｉｏ１，Ｉｏ２の差動成分をＩｄｍ、同相成分をＩｃｍとすると、Ｉｏ１＝Ｉｄｍ＋Ｉｃｍ、Ｉｏ２＝−Ｉｄｍ＋Ｉｃｍであるため、ＩｃはＩｏ１＋Ｉｏ２＝２Ｉｃｍとなり、同相成分だけを含む。
【００２４】
制御電流生成部２０２は、カレントミラー回路を構成するトランジスタ（Ｑ１２１，Ｑ１２２）、（Ｑ１２３，Ｑ１２４）と、トランジスタＱ１２５と、オペアンプＯＰ３と、抵抗Ｒ４を有する。トランジスタＱ１２２に流れる電流をＩｒｅｆとすると、トランジスタＱ１２１には２倍の電流（２Ｉｒｅｆ）が流れる。なお、トランジスタＱ１２１にトランジスタＱ１２２の２倍の電流が流れるのは、トランジスタＱ１２１のチャネル幅をトランジスタＱ１２２の２倍にしているためである。トランジスタＱ１２１を流れる電流と電流伝送部２０１を流れる電流Ｉｃとを加えた電流（２Ｉｃｍ）がノードＮｃに流れる。
【００２５】
図１８のノードＮｃ（トランジスタＱ１２１，Ｑ１２４の接続点）は、入力部１１のバイアス回路を構成するトランジスタＱ１２６，Ｑ１２７のゲート端子に接続されるため、ノードＮｃからトランジスタＱ１２６，Ｑ１２７のゲートに流れる電流はほぼゼロになり、電流Ｉｃｍ＝Ｉｒｅｆとなる。この結果、負荷回路３ａ，３ｂに含まれる抵抗の抵抗値と抵抗Ｒ４の抵抗値が等しい場合には、電圧Ｖｏ１，Ｖｏ２の直流同相電圧は電圧Ｖｒｅｆに等しくなるように制御される。
【００２６】
図１８の回路では、ＣＭＦＢ回路２ａを構成する２個のカレントミラー回路（Ｑ１２１，Ｑ１２２）、（Ｑ１２３，Ｑ１２４）と、抵抗Ｒ４と、演算増幅器ＯＰ３とを含むチップの面積と消費電力が問題になる。
【００２７】
一方、図１９はＯＴＡ１の出力同相電流Ｉｃｍに着目したＦＢＯＴＡの他の従来例を示す回路図であり、公知例（Ｆ．Ｙａｎｇ，  Ｃ．Ｃ．Ｅｎｚ，  ”Ａ  Ｌｏｗ−Ｄｉｓｔｏｒｔｉｏｎ  ＢｉＣＭＯＳ  Ｓｅｖｅｎｔｈ−Ｏｒｄｅｒ  Ｂｅｓｓｅｌ  Ｆｉｌｔｅｒ  Ｏｐｅｒａｔｉｎｇ  ａｔ  ２．５Ｖ  Ｓｕｐｐｌｙ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．３１，  Ｎｏ．３，  ｐｐ．３２１−３３０，  Ｍａｒ．  １９９６）に開示されたものである。
【００２８】
図１９の回路は、ＯＴＡ１とＣＭＦＦ回路２とを有し、ＣＭＦＦ回路２はＯＴＡ１のバイアス電流を制御する。ＯＴＡ１は、入力電圧Ｖ１に対応する回路２１１と入力電圧Ｖ２に対応する回路２１２とで構成され、これら回路は互いに同じ構成である。
【００２９】
ＯＴＡ１内のＭＯＳトランジスタＱ１３１，Ｑ１３２とＣＭＦＦ回路２内のトランジスタＱ１３３とは、カレントミラー回路を構成しており、ＣＭＦＦ回路２内のトランジスタＱ１３３を流れる電流Ｉｃと略等しい電流がＯＴＡ１内のトランジスタＱ１３１，Ｑ１３２を流れる。ＯＴＡ１内のトランジスタＱ１３４，Ｑ１３５は、差動電圧Ｖ１，Ｖ２を差動電流Ｉ１，Ｉ２に変換する。ＣＭＦＦ回路２は、ＯＴＡ１内の回路２１１，２１２と基本的には同じ構成であるが、トランジスタＱ１３４，Ｑ１３５の代わりに並列接続された２個のトランジスタＱ１３６，Ｑ１３７を有し、各トランジスタＱ１３６，Ｑ１３７のゲートにはそれぞれ差動電圧Ｖ１，Ｖ２が入力される。
【００３０】
図１９の回路において、差動電流Ｉ１，Ｉ２に差動成分と同相成分が含まれていても、電流Ｉｃは同相成分のみを含む。この電流Ｉｃをカレントミラー回路を用いてＯＴＡ１のバイアス電流として供給することで、ＯＴＡ１の入力信号に含まれる同相成分が除去される。
【００３１】
図１９の回路は設計が容易で、かつフィードフォワード方式であるため、フィードバック方式に比べて動作速度を向上できる。ただし、入力信号Ｖ１，Ｖ２に含まれる同相成分は除去できるものの、ＯＴＡ１の内部で発生した同相成分は除去できないという問題がある。
【００３２】
本発明は、このような点に鑑みてなされたものであり、その目的は、回路構成を簡略化できる電圧電流変換装置を提供することにある。
【００３３】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、差動電圧を差動電流に変換する差動電圧電流変換回路と、前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、前記差動電圧電流変換回路は、前記差動電圧を中間信号に変換する入力部と、前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、前記同相成分制御回路は、前記出力部と略等しく構成され、前記出力部は、前記同相成分制御回路の出力に基づいてフィードフォワード制御される。
【００３４】
請求項１の発明を、例えば図１に対応づけて説明すると、「差動電圧電流変換回路」は図１のＯＴＡ１に、「同相成分制御回路」はＣＭＦＦ回路２に、「入力部」は入力部１に、「出力部」は出力部１２に、それぞれ対応する。
【００３５】
また、本発明は、差動電圧を差動電流に変換する差動電圧電流変換回路と、前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、前記差動電圧電流変換回路は、前記差動電圧を中間信号に変換する入力部と、前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、前記入力部は、前記同相成分制御回路の出力信号が入力される制御端子を有し、前記同相成分制御回路は、前記制御端子に流れる電流がゼロとなるように前記入力部のバイアス電流をフィードバック制御し、前記同相成分制御回路は、前記出力部と略等しく構成される。
【００３６】
請求項３の発明を、例えば図５に対応づけて説明すると、「差動電圧電流変換回路」は図１のＯＴＡ１に、「同相成分制御回路」はＣＭＦＢ回路２ａに、「入力部」は入力部１に、「出力部」は出力部１２に、それぞれ対応する。
【００３７】
また、本発明は、差動電圧を差動電流に変換する差動電圧電流変換回路と、前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、前記差動電圧電流変換回路は、前記差動電圧を中間信号に変換する入力部と、前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、前記同相成分制御回路は、前記出力部と略等しく構成され、前記入力部および前記同相成分制御回路は、前記同相成分制御回路の出力に基づいてフィードバック制御される。
【００３８】
請求項４の発明を、例えば図７に対応づけて説明すると、「差動電圧電流変換回路」は図１のＯＴＡ１に、「同相成分制御回路」はＣＭＦＢ回路２ａに、「入力部」は入力部１に、「出力部」は出力部１２に、それぞれ対応する。
【００３９】
また、図１に示す発明は、以下のように構成される。
【００４０】
差動電圧を差動電流に変換する差動電圧電流変換回路と、
前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、
前記差動電圧電流変換回路は、
前記差動電圧を中間信号に変換する入力部と、
前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、
前記同相成分制御回路は、一対の出力端子と、これら出力端子から出力される電流を制御する制御端子とを有し、
前記出力部は、前記負荷回路に差動電流を供給する一対の出力端子と、これら出力端子から前記負荷回路に供給される差動電流を制御する制御端子とを有し、前記入力部には差動電圧が入力され、
前記入力部の出力端子は、前記同相成分制御回路および前記出力部の各入力端子に接続され、
前記同相成分制御回路の一対の出力端子は、互いに短絡されて前記同相成分制御回路の制御端子と前記出力部の制御端子とに接続され、
前記同相成分制御回路は、前記出力部と略等しく構成されることを特徴とする電圧電流変換装置。
【００４１】
図５に示す発明は、以下のように構成される。
【００４２】
差動電圧を差動電流に変換する差動電圧電流変換回路と、
前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、
前記差動電圧電流変換回路は、
前記差動電圧を中間信号に変換する入力部と、
前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、
前記入力部は、差動電圧が入力される一対の入力端子と、出力端子と、この出力端子から出力される中間信号を制御する能動素子の制御端子だけが接続された制御端子とを有し、
前記出力部は、前記負荷回路に差動電流を供給する出力端子を有し、
前記同相成分制御回路は、一対の出力端子を有し、
前記入力部の出力端子は、前記同相成分制御回路および前記出力部の各入力端子に接続され、
前記同相成分制御回路の一対の出力端子は、互いに短絡されて前記入力部の制御端子に接続され、
前記同相成分制御回路は、前記出力部と略等しく構成されることを特徴とする電圧電流変換装置。
【００４３】
図７に示す発明は、以下のように構成される。
【００４４】
差動電圧を差動電流に変換する差動電圧電流変換回路と、
前記差動電流に含まれる同相成分が略一定になるように前記差動電圧電流変換回路を制御する同相成分制御回路と、を備えた電圧電流変換装置において、
前記差動電圧電流変換回路は、
前記差動電圧を中間信号に変換する入力部と、
前記中間信号に基づいて、負荷回路に供給する差動電流を生成する出力部と、を有し、
前記入力部は、差動電圧が入力される一対の入力端子と、出力端子と、この出力端子から出力される中間信号を制御する制御端子とを有し、
前記同相成分制御回路は、一対の出力端子と、これら出力端子から出力される差動電流を制御する制御端子とを有し、
前記出力部は、前記負荷回路に差動電流を供給する一対の出力端子を有し、
前記入力部の出力端子は、前記同相成分制御回路および前記出力部の各入力端子に接続され、
前記同相成分制御回路の一対の出力端子は、互いに短絡されて前記入力部および前記同相成分制御回路の制御端子に接続され、
前記同相成分制御回路は、前記出力部と略等しく構成されることを特徴とする電圧電流変換装置。
【００４５】
【発明の実施の形態】
以下、本発明に係る電圧電流変換装置について、図面を参照しながら具体的に説明する。
【００４６】
（第１の実施形態）
図１は本発明に係る電圧電流変換装置の第１の実施形態のブロック図である。図１の電圧電流変換装置は、従来の電圧電流変換回路よりも構成を簡略化した点に特徴がある。
【００４７】
図１の電圧電流変換装置は、差動電圧を差動電流に変換するＯＴＡ１と、ＯＴＡ１が全差動型となるように制御するＣＭＦＦ回路２とを備え、ＯＴＡ１の出力端子には負荷回路３ａ，３ｂが接続される。ここで、全差動型とは、ＯＴＡ１から出力される差動電流に含まれる同相成分が変動しないことをいう。
【００４８】
ＯＴＡ１は、差動電圧を第１の差動電流に変換する入力部１１と、第１の差動電流に基づいて負荷回路３ａ，３ｂに供給する第２の差動電流Ｉｏ１，Ｉｏ２を生成する出力部１２とを有する。ＣＭＦＦ回路２は、ＯＴＡ１内の出力部１２と略等しい構成の出力部１３を有する。ただし、全く同一である必要はない。
【００４９】
例えば、出力部１２，１３内にＭＯＳトランジスタが含まれる場合には、出力部１３内のＭＯＳトランジスタのチャネル幅は、出力部１２内のＭＯＳトランジスタのチャネル幅のｋ（ｋは実数）倍であればよい。この場合、出力部１２の出力電流をＩｏ１，Ｉｏ２とすると、出力部１３の出力電流Ｉｏ１’，Ｉｏ２’は、Ｉｏ１’＝ｋ・Ｉｏ１、Ｉｏ２’＝ｋ・Ｉｏ２となる。
【００５０】
また、出力部１２，１３内にバイポーラトランジスタが含まれる場合には、出力部１３内のバイポーラトランジスタのエミッタ面積は、出力部１２内のバイポーラトランジスタのエミッタ面積のｋ倍であればよい。
【００５１】
また、出力部１２，１３内にインピーダンス素子が含まれる場合には、出力部１３内のインピーダンス素子のインピーダンスは、出力部１２内のインピーダンス素子のインピーダンスの１／ｋ倍であればよい。
【００５２】
また、出力部１２，１３内にキャパシタ素子が含まれる場合には、出力部１３内のキャパシタ素子のキャパシタンスは、出力部１２内のキャパシタ素子のキャパシタンスのｋ倍であればよい。
【００５３】
図１において、出力部１２，１３の出力端子対１２２，１３２のインピーダンスは、入力部１１の出力端子対１１２や出力部１２，１３の入力端子対１２１，１３１のインピーダンスよりも、例えば大きい値に設定される。
【００５４】
出力部１２，１３はそれぞれ、出力同相成分を制御するための制御端子１２３，１３３を有する。出力部１３の出力端子対１３２は互いに短絡されて出力部１２の制御端子１２３と出力部１３の制御端子１３３とに接続される。
【００５５】
出力部１３の出力電流Ｉｏ１’，Ｉｏ２’の和の電流Ｉｃは、差動電流Ｉｄｍが打ち消されてＩｃ＝２ｋ・Ｉｃｍになり、同相成分だけを含む。
【００５６】
また、後述するように、出力部１２，１３内に、制御端子１２３，１３３に接続されたＭＯＳトランジスタが存在する場合には、制御端子１２３，１３３には電流は流れず、Ｉｃ＝０となり、同相成分の電流Ｉｃｍもゼロとなる。
【００５７】
すなわち、制御端子１２３，１３３にＭＯＳトランジスタが接続されている場合には、同相成分の電流Ｉｃｍがゼロとなるように出力部１２，１３のバイアス電流が制御され、その結果、出力部１２の出力同相電圧は、負荷回路３ａ，３ｂのインピーダンスをｙとすると、ｙ・Ｉｃｍ＋Ｖｒｅｆ＝Ｖｒｅｆとなる。
【００５８】
このように、第１の実施形態は、ＯＴＡ１を入力部１１と出力部１２の２つのブロックに分割し、かつ、ＯＴＡ１を制御するＣＭＦＦ回路２の構成を出力部１２と略等しくしたため、電圧電流変換装置の構成を従来よりも簡略化することができ、消費電力も低減できる。
【００５９】
また、上述したように、図１９に示す従来の電圧電流変換装置は、ＯＴＡ１内部で発生した同相成分を除去できないという問題があったが、図１の電圧電流変換装置では、入力部１１に流れる電流に基づいて出力部１３は出力部１２のフィードフォワード制御を行うため、入力部１１等の装置内部で発生した同相成分を除去することができる。
【００６０】
さらに、負荷回路３ａ，３ｂの他端に基準電圧Ｖｒｅｆを印加するため、出力同相電圧が基準電圧Ｖｒｅｆに等しくなるような制御を行うことができる。
【００６１】
（第２の実施形態）
第２の実施形態は、第１の実施形態の具体例であり、図１５と原理的に等しいＯＴＡ１ａを有する例を示している。
【００６２】
図２は本発明に係る電圧電流変換装置の第２の実施形態の回路図である。図２の入力部１１は、定電流源２１〜２４と、ＮＭＯＳトランジスタＱ１，Ｑ２と、抵抗Ｒ１とを有する。出力部１２はＰＭＯＳトランジスタＱ３，Ｑ４とＮＭＯＳトランジスタＱ５，Ｑ６を有し、出力部１３はＰＭＯＳトランジスタＱ７，Ｑ８とＮＭＯＳトランジスタＱ９，Ｑ１０を有する。
【００６３】
出力部１２，１３は互いに略等しい構成を有し、出力部１２内のトランジスタＱ３，Ｑ４のドレイン端子にはそれぞれ、抵抗とキャパシタとからなる負荷回路３ａ，３ｂが接続され、負荷回路３ａ，３ｂの他端には基準電圧Ｖｒｅｆが印加される。トランジスタＱ９，Ｑ１０のドレイン端子とトランジスタＱ５，Ｑ６，Ｑ９，Ｑ１０のゲート端子は互いに接続され、トランジスタＱ７，Ｑ８のゲート端子には、予め定めた所定の電圧ＶＢが印加される。また、トランジスタＱ７，Ｑ９の各ドレイン端子とトランジスタＱ９のゲート端子は互いに接続され、トランジスタＱ８，Ｑ１０の各ドレイン端子とトランジスタＱ１０のゲート端子は互いに接続される。
【００６４】
図２の定電流源２１，２２は、例えば図３のように、ソース端子が電源端子ＶＤＤに接続されたソース接地型のトランジスタ３１と、このトランジスタ３１のゲート端子に接続された電圧源３２とで構成される。また、定電流源２３，２４は、例えば図９のように、ＮＭＯＳトランジスタＱ２０１と、このトランジスタＱ２０１のゲート端子とソース端子の間に接続された電圧源２０１とで構成される。
【００６５】
図２では、出力部１２から負荷回路３ａに流れる電流をＩｏ１、出力部１２から負荷回路３ｂに流れる電流をＩｏ２、出力部１３のトランジスタＱ７，Ｑ９のドレイン端子同士の接続点から流れ出る電流をＩ’ｏ１、トランジスタＱ８，Ｑ１０のドレイン端子同士の接続点から流れ出る電流をＩ’ｏ２としている。
【００６６】
また、出力部１３内のトランジスタＱ７〜Ｑ１０のチャネル幅は、出力部１２内の対応するトランジスタＱ３〜Ｑ６のチャネル幅のｋ倍（ｋは実数）に設定されている。
【００６７】
図２において、トランジスタＱ５，Ｑ６のゲート端子には原理的に電流は流れないため、トランジスタＱ５，Ｑ６のゲート端子に流れる電流Ｉｃ（＝２ｋ・Ｉｃｍ）はゼロでなければならない。したがって、電流Ｉｏ１，Ｉｏ２の同相成分Ｉｃｍがゼロになるように出力部１２，１３のバイアス電流が制御され、結果的に、出力同相電圧は、ｙ・Ｉｃｍ＋Ｖｒｅｆ＝Ｖｒｅｆとなる。
【００６８】
このように、第２の実施形態は、第１の実施形態と同様に、ＯＴＡ１を入力部１１と出力部１２に分割するとともに、ＯＴＡ１を制御するＣＭＦＦ回路２を出力部１２と同一構成にしたため、図１４等に示す従来の電圧電流変換装置に比べて回路構成を簡略化することができる。
【００６９】
また、図２のＣＭＦＦ回路２では、入力部１１から出力された電流に基づいて出力部１３が出力部１２のフィードフォワード制御を行うため、ＯＴＡ１の内部、例えば図２の入力部１１のトランジスタＱ１，Ｑ２を流れる電流Ｉ１，Ｉ２が同相成分を含んでいても、その同相成分を除去するような制御が行われ、ＯＴＡ１の内部で発生した同相成分を除去することができる。
【００７０】
（第３の実施形態）
第３の実施形態も、第１の実施形態の具体例であり、図１９と原理的に等しいＯＴＡ１を有する例を示している。
【００７１】
図４は本発明に係る電圧電流変換装置の第３の実施形態の回路図である。図４の入力部１１はＮＰＮトランジスタＱ２１〜Ｑ２６とＮＭＯＳトランジスタＱ２７，Ｑ２８とを有し、出力部１２はＰＭＯＳトランジスタＱ２９，Ｑ３０とＮＰＮトランジスタＱ３１，Ｑ３２とを有し、ＣＭＦＦ回路２を構成する出力部１３はＰＭＯＳトランジスタＱ３３，Ｑ３４とＮＰＮトランジスタＱ３５，Ｑ３６とを有する。出力部１２には負荷回路３ａ，３ｂが接続され、負荷回路３ａ，３ｂの他端には基準電圧Ｖｒｅｆが印加される。
【００７２】
図４では、入力部１１内のトランジスタＱ２７，Ｑ２８のゲート端子に印加される差動電圧をＶ１，Ｖ２とし、出力部１２から負荷回路３ａ，３ｂに流れる電流をそれぞれＩｏ１，Ｉｏ２とし、出力部１３内のトランジスタＱ３３のドレイン端子とトランジスタＱ３５のコレクタ端子の接続点から流れ出す電流をＩ’ｏ１とし、トランジスタＱ３４のドレイン端子とトランジスタＱ３６のコレクタ端子の接続点から流れ出す電流をＩ’ｏ２としている。
【００７３】
図４の装置は、図１と同様に、トランジスタＱ２９，Ｑ３０，Ｑ３３，Ｑ３４のゲート端子とトランジスタＱ３３，Ｑ３４のドレイン端子を互いに接続している。トランジスタＱ２９，Ｑ３０，Ｑ３３，Ｑ３４のゲート端子には電流は流れ込まないため、出力部１３を流れる電流Ｉ’ｏ１，Ｉ’ｏ２の和の電流Ｉｃがゼロになるように、出力部１２はＣＭＦＦ回路２（出力部１３）によりフィードフォワード制御され、結果として、図４の装置の出力同相電圧は基準電圧Ｖｒｅｆに等しくなる。
【００７４】
第３の実施形態においても、ＯＴＡ１を入力部１１と出力部１２に分割するとともに、ＯＴＡ１を制御するＣＭＦＦ回路２を出力部１２と同一構成にしたため、図１４等に示す従来の電圧電流変換装置に比べて回路構成を簡略化することができる。
【００７５】
また、図４のＣＭＦＦ回路は、入力部１１から出力された電流に基づいて出力部１２をフィードフォワード制御するため、ＯＴＡ１の内部、例えば図４の入力部１１のトランジスタＱ２７，Ｑ２８を流れる電流Ｉ１，Ｉ２が同相成分を含んでいても、その同相成分を除去するような制御が可能となり、ＯＴＡ１の内部で発生した同相成分を除去することができる。
【００７６】
（第４の実施形態）
第４の実施形態は、ＯＴＡ１の内部の入力部１１をＣＭＦＢ回路２ａによりフィードバック制御するものである。
【００７７】
図５は本発明に係る電圧電流変換装置の第４の実施形態のブロック図である。図５の電圧電流変換装置は、ＯＴＡ１と、ＣＭＦＢ回路２ａとを備え、ＯＴＡ１の出力端子１２２には負荷回路３ａ，３ｂが接続される。ＯＴＡ１は入力部１１と出力部１２とを有し、ＣＭＦＢ回路２ａは出力部１２と略等しい構成の出力部１３を有する。
【００７８】
上述した図１の装置は、出力部１３の出力を出力部１２に供給してフィードフォワード制御を行っていたのに対し、図５の装置は、出力部１３の出力を入力部１１に供給してフィードバック制御を行う。すなわち、図１と図５の装置は、出力部１３の出力を出力部１２の制御端子１２３に供給するか、入力部１１の制御端子１１３に供給するかで異なっており、これ以外の構成は同じである。
【００７９】
図５の出力部１３の出力端子対１３２は互いに短絡されて、入力部１１内の制御端子１１３に接続される。この出力端子対１３２を流れる電流Ｉｃは、図１と同様に同相成分だけを含んでいる。例えば、入力部１１の内部において、制御端子１１３がＭＯＳトランジスタのゲート端子に接続されている場合には、ゲート端子には電流は流れないため、電流Ｉｃ＝０でなければならない。
【００８０】
したがって、このような場合、図５の装置では、電流Ｉｃ＝０となるように入力部１１のバイアス電流がＣＭＦＢ回路２ａ（出力部１３）によりフィードバック制御され、結果として、図１と同様に、出力部１２の出力同相電圧は電圧Ｖｒｅｆと等しくなる。
【００８１】
この第４の実施形態においても、ＯＴＡ１内の入力部１１をフィードバック制御するＣＭＦＢ回路２ａを、ＯＴＡ１内の出力部１２と略同一の構成にしたため、従来に比べて回路構成を簡略化することができる。また、入力部１１から出力された電流に基づいてＣＭＦＢ回路２ａは入力部１１を制御するため、入力部１１の内部で発生した同相成分を除去することができる。
【００８２】
（第５の実施形態）
第５の実施形態は、第４の実施形態の具体例である。
【００８３】
図６は本発明に係る電圧電流変換装置の第５の実施形態の回路図である。図６の入力部１１は、定電流源２１，２２と、ＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ４１，Ｑ４２と、抵抗Ｒ１とを有する。出力部１２は、ＰＭＯＳトランジスタＱ３，Ｑ４と、定電流源３１，３２とを有する。ＣＭＦＢ回路２ａを構成する出力部１３は、出力部１２と略同一の構成であり、ＰＭＯＳトランジスタＱ７，Ｑ８と定電流源３３，３４とを有する。
【００８４】
入力部１１内のトランジスタＱ４１，Ｑ４２のゲート電圧は、出力部１３内のトランジスタＱ７，Ｑ８のドレイン電圧によりフィードバック制御される。トランジスタＱ４１，Ｑ４２のゲート端子には電流は流れないため、電流Ｉｃ＝０となる。また、図６の回路においても、電流Ｉｃ＝Ｉ’ｏ１＋Ｉ’ｏ２＝２Ｉｃｍ（ただし、Ｉｃｍは同相成分）の関係が成り立つため、ＣＭＦＢ回路２ａはＩｃｍ＝０となるように入力部１１のバイアス電流を制御し、結果として、図１の装置と同様に、出力部１２の出力同相電圧は電圧Ｖｒｅｆと等しくなる。
【００８５】
（第６の実施形態）
第６の実施形態は、ＯＴＡ１内部の入力部１１とＣＭＦＢ回路２ａ自身をＣＭＦＢ回路２ａの出力によりフィードバック制御するものである。
【００８６】
図７は本発明に係る電圧電流変換装置の第６の実施形態のブロック図である。図７の電圧電流変換装置は、ＯＴＡ１と、ＣＭＦＢ回路２ａとを備え、ＯＴＡ１の出力端子には負荷回路３ａ，３ｂが接続される。ＯＴＡ１は、入力部１１と出力部１２とを有し、ＣＭＦＢ回路２ａは出力部１２と略同一の構成である。
【００８７】
図７の装置は、ＣＭＦＢ回路２ａ自身をＣＭＦＢ回路２ａの出力によりフィードバック制御する点で図５の装置と異なっている。
【００８８】
（第７の実施形態）
第７の実施形態は、第６の実施形態の具体例である。
【００８９】
図８は本発明に係る電圧電流変換装置の第７の実施形態の回路図である。図８の装置は、ＣＭＦＢ回路２ａの構成が異なる他は、図６の構成と同じである。ＣＭＦＢ回路２ａは、ＯＴＡ１内の出力部１２と略同一構成の出力部１３を有し、出力部１３は、ＰＭＯＳトランジスタＱ７，Ｑ８とＮＭＯＳトランジスタＱ９，Ｑ１０とを有する。ＮＭＯＳトランジスタＱ９，Ｑ１０のゲート端子およびドレイン端子と、入力部１１内のＮＭＯＳトランジスタＱ４１，Ｑ４２のゲート端子とは互いに接続されている。
【００９０】
ＮＭＯＳトランジスタＱ９，Ｑ１０のゲート端子とドレイン端子を直結することにより、ＣＭＦＢ回路２ａの出力インピーダンスを下げることができ、図６よりも回路の周波数特性がよくなる。
【００９１】
なお、図８中の電流源３１，３２は、例えば、図９に示すように、ＮＭＯＳトランジスタＱ２０１と、このトランジスタＱ２０１のゲート端子とソース端子の間に接続された電圧源２０１とで構成される。
【００９２】
（第８の実施形態）
以下に説明する第８〜第１０の実施形態は、トランスコンダクタンスの向上を図ったものである。
【００９３】
図１０は本発明に係る電圧電流変換装置の第８の実施形態の回路図であり、図２の回路の変形例である。
【００９４】
図１０の入力部１１は、ＰＭＯＳトランジスタＱ５１〜Ｑ５４と、ＮＭＯＳトランジスタＱ５５，Ｑ５６と、定電流源５１〜５４と、抵抗Ｒ１とを有する。出力部１２は、ＰＭＯＳトランジスタＱ５７〜Ｑ６０と、ＮＭＯＳトランジスタＱ６１，Ｑ６２とを有し、ＣＭＦＦ回路２を構成する出力部１３は、ＰＭＯＳトランジスタＱ６３〜Ｑ６６と、ＮＭＯＳトランジスタＱ６７，Ｑ６８とを有する。
【００９５】
入力部１１内のトランジスタＱ５１，Ｑ５２と、出力部１２内のトランジスタＱ５７，Ｑ５８と、出力部１３内のトランジスタＱ６３，Ｑ６４とは、カレントミラー回路を構成しており、同様に、入力部１１内のトランジスタＱ５３，Ｑ５４と、出力部１２内のトランジスタＱ５９，Ｑ６０と、出力部１３内のトランジスタＱ６５，Ｑ６６とは、カレントミラー回路を構成している。
【００９６】
上述した図２等の回路では、入力部１１内で発生した電流を出力部１２，１３に振り分けていたため、ＯＴＡ１の入力電圧差に対する出力電流差の割合を示すトランスコンダクタンス（Ｉｏ１−Ｉｏ２）／（Ｖ１−Ｖ２）が低下する。これに対して、図１０の装置は、入力部１１から出力部１２に直接電流を流すのではなく、カレントミラー回路を介して出力部１２に電流を伝達するため、入力部１１は出力部１２，１３を電圧制御することと等価になり、トランスコンダクタンスの向上が図れる。
【００９７】
（第９の実施形態）
図１１は本発明に係る電圧電流変換装置の第９の実施形態の回路図であり、図６の回路の変形例である。
【００９８】
図１１の装置も、入力部１１と出力部１２，１３内のトランジスタ（Ｑ５１，Ｑ５２，Ｑ５７，Ｑ５８，Ｑ６３，Ｑ６４）、（Ｑ５３，Ｑ５４，Ｑ５９，Ｑ６０，Ｑ６５，Ｑ６６）はそれぞれカレントミラー回路を構成しているため、図１０と同様にトランスコンダクタンスの向上が図れる。
【００９９】
（第１０の実施形態）
図１２は本発明に係る電圧電流変換装置の第１０の実施形態の回路図であり、図８の回路の変形例である。
【０１００】
図１２の装置も、図１０の装置と同様に、装置内にカレントミラー回路を設けて入力部１１から出力部１２，１３に電流を伝達するため、入力部１１から出力部１２，１３に直接電流を流す場合に比べて、トランスコンダクタンスの向上が図れる。
【０１０１】
（第１１の実施形態）
第１１の実施形態は、ＯＴＡのＣＭＦＦ回路２（あるいはＣＭＦＢ回路２ａ）の出力端子対１３２に電流源を接続することにより、出力同相電圧の電圧レベルを任意に設定できるようにしたものである。
【０１０２】
図１３は本発明に係る電圧電流変換装置の第１１の実施形態のブロック図である。図１３の電圧電流変換装置は、上述した図１，図５，図７に示したＯＴＡ１およびＣＭＦＦ回路２（あるいはＣＭＦＢ回路２ａ）からなる全差動型のＯＴＡ（ＦＢＯＴＡ）５１と、ＦＢＯＴＡの出力端子に接続された電流源５２とを備える。端子１５１は、ＣＭＦＦ回路２（あるいはＣＭＦＢ回路２ａ）の出力端子対１３２に接続されている。例えば、図２に示すように、ＯＴＡ１内の出力部１２の制御端子がＭＯＳトランジスタのゲート端子に接続されている場合には、このゲート端子に流れる電流Ｉｃがゼロとなるような制御が行われる。
【０１０３】
これに対して、図１３の装置は、ＦＢＯＴＡ５１の端子１５１に電流源５２を接続しているため、ＦＢＯＴＡ５１が例えば図２に示したＯＴＡ１およびＣＭＦＦ回路２からなる回路である場合には、出力同相電圧は、ｙ・Ｉｃｍ＋Ｖｒｅｆ＝ｙ・Ｉｏ／２＋Ｖｒｅｆとなる。ただし、ｙは負荷回路３ａ，３ｂのアドミタンス、Ｖｒｅｆは負荷回路３ａ，３ｂの一端に印加される基準電圧、Ｉｏは電流源５２を流れる電流である。
【０１０４】
このように、ＦＢＯＴＡ５１の出力端子に電流源５２を接続することにより、出力同相電圧を電流源５２で制御することができる。
【０１０５】
なお、図１０〜図１２では、図２，図６，図８の回路についてトランスコンダクタンスの向上を図る例を説明したが、図４の回路についても同様に、装置内部にカレントミラー回路を設けることによりトランスコンダクタンスを向上させることができる。
【０１０６】
【発明の効果】
以上詳細に説明したように、本発明によれば、ＯＴＡ等の差動電圧電流変換回路を入力部と出力部に分割し、差動電圧電流変換回路を制御する同相成分制御回路を出力部と略等しい構成にしたため、装置の全体構成を簡略化でき、回路規模を小型化できるとともに、消費電力の低減が図れる。
【０１０７】
また、装置の内部を流れる電流に基づいて入力部や出力部を流れる電流を制御するため、装置の内部で発生した同相成分を除去することができる。
【０１０８】
さらに、同相成分制御回路の出力端子に電流源を接続することにより、出力部から出力される同相電圧の電圧レベルを、電流源を流れる電流で制御することができる。
【図面の簡単な説明】
【図１】本発明に係る電圧電流変換装置の第１の実施形態のブロック図。
【図２】本発明に係る電圧電流変換装置の第２の実施形態の回路図。
【図３】定電流源の詳細構成を示す回路図。
【図４】本発明に係る電圧電流変換装置の第３の実施形態の回路図。
【図５】本発明に係る電圧電流変換装置の第４の実施形態のブロック図。
【図６】本発明に係る電圧電流変換装置の第５の実施形態の回路図。
【図７】本発明に係る電圧電流変換装置の第６の実施形態のブロック図。
【図８】本発明に係る電圧電流変換装置の第７の実施形態の回路図。
【図９】図８中の電源源の詳細構成を示す回路図。
【図１０】本発明に係る電圧電流変換装置の第８の実施形態の回路図。
【図１１】本発明に係る電圧電流変換装置の第９の実施形態の回路図。
【図１２】本発明に係る電圧電流変換装置の第１０の実施形態の回路図。
【図１３】本発明に係る電圧電流変換装置の第１１の実施形態のブロック図。
【図１４】従来のＣＭＦＢ方式のＦＢＯＴＡを備えた電圧電流変換装置の概略構成を示すブロック図。
【図１５】従来のＯＴＡ１の詳細構成を示す回路図。
【図１６】従来のＣＭＦＢ回路２ａの詳細構成を示す回路図。
【図１７】ＣＭＦＢ回路２ａの他の従来例を示す回路図。
【図１８】出力同相電流Ｉｃｍに着目した電圧電流変換装置の従来例を示す回路図。
【図１９】出力同相電流Ｉｃｍに着目したＯＴＡ１の他の従来例を示す回路図。
【符号の説明】
１    ＯＴＡ
２    ＣＭＦＦ回路
２ａ    ＣＭＦＢ回路
３ａ，３ｂ    負荷回路
１１    入力部
１２，１３    出力部
【図１】
0003557110.tif 000002
【図２】
0003557110.tif 000003
【図３】
0003557110.tif 000004
【図４】
0003557110.tif 000005
【図５】
0003557110.tif 000006
【図６】
0003557110.tif 000007
【図７】
0003557110.tif 000008
【図８】
0003557110.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003557110.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0003557110.tif 000018
【図１８】
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【図１９】
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