(57)【特許請求の範囲】
【請求項１】
出力をＨ（高レベル）またはＬ（低レベル）に駆動するイネーブル状態と出力を高インピーダンスにするディスイネーブル状態をとるトライステート出力バッファが組み込まれた半導体集積回路装置であって、上記トライステート出力バッファは、電源電位と出力の間に介在して出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタと、イネーブル時に上記ウェル領域を電源電位に接続する一方、ディスイネーブル時に上記ウェル領域を電源電位から切り離すウェル制御回路と、電源電位を越える電圧が出力に逆印加されたときに上記ｐチャンネルＭＯＳトランジスタのドレイン・ゲート間の電圧がしきい値を越えないようにそのドレイン・ゲート間をバイパスする電圧バイパス回路と、イネーブル時に上記ｐチャンネルＭＯＳトランジスタのゲートを前段回路に接続する一方、ディスイネーブル時に上記ｐチャンネルＭＯＳトランジスタのゲートを前段回路から切り離す入力分離回路とを有することを特徴とする半導体集積回路装置。
【請求項２】
出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタのウェル領域と共通のウェル領域に第２のｐチャンネルＭＯＳトランジスタを形成し、この第２のｐチャンネルＭＯＳトランジスタによって、上記ウェル領域と電源電位間の接続をオン／オフさせるウェル制御回路を形成したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタのウェル領域と共通のウェル領域に第３のｐチャンネルＭＯＳトランジスタを形成し、この第３のｐチャンネルＭＯＳトランジスタによって、上記ｐチャンネルＭＯＳトランジスタのドレイン・ゲート間の電圧がしきい値を越えないようにそのドレイン・ゲート間をバイパスする電圧バイパス回路を形成したことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタのウェル領域と共通のウェル領域に第４のｐチャンネルＭＯＳトランジスタを形成し、この第４のｐチャンネルＭＯＳトランジスタによって、イネーブル時に上記ｐチャンネルＭＯＳトランジスタのゲートを前段回路に接続させる一方、ディスイネーブル時に上記ｐチャンネルＭＯＳトランジスタのゲートを前段回路から切り離す入力分離回路を形成したことを特徴とする請求項１から３のいずれかに記載の半導体集積回路装置。
【請求項５】
出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタのウェル領域と共通のウェル領域に形成されるｐチャンネルＭＯＳトランジスタによってウェル制御回路と入力分離回路を形成するとともに、ディスイネーブル時に、上記ウェル制御回路と入力分離回路を形成するｐチャンネルＭＯＳトランジスタの各ゲートを出力端子側に接続するスイッチ回路を設けたことを特徴とする請求項１から４のいずれかに記載の半導体集積回路装置。
【請求項６】
出力段は、プルアップ駆動側をなすｐチャンネルＭＯＳトランジスタとプルダウン駆動側をなすｎチャンネルＭＯＳトランジスタとによるＣＭＯＳ出力段であることを特徴とする請求項１から５のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、さらにはトライステート出力バッファが組み込まれた半導体集積回路装置に適用して有効な技術に関するものであって、たとえば３Ｖ系の低電圧電源で動作させられるＣＭＯＳあるいはＢｉ−ＣＭＯＳプロセスの半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
論理用の半導体集積回路装置の分野では、高集積密度化、高速化、低消費電力化のために、標準の＋５Ｖ電源電圧よりも低い＋３．３Ｖ電源電圧で動作する３Ｖ系半導体集積回路装置が提供されている。
【０００３】
この３Ｖ系半導体集積回路装置を標準の５Ｖ系システムのバスラインに接続して使用するためには、５Ｖ振幅のシステム信号が出力に逆印加されても正常に動作することができるトライステート出力バッファを組み込む必要がある（たとえば、日経ＢＰ社刊行「日経マイクロデバイセス」８３〜８８ページ参照）。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した技術には、次のような問題のあることが本発明者らによってあきらかとされた。
【０００５】
すなわち、３Ｖ系半導体集積回路装置のトライステート出力バッファの出力を５Ｖ系システムのバスラインに接続した場合、ＣＭＯＳ出力段をなすｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタを共にオフ状態にすることで出力を高インピーダンス状態にしても、出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタのドレイン領域からウェル領域に向けて順方向にｐｎ接合の寄生ダイオードが形成されることにより、出力から内部の３Ｖ系電源電位に向けて電流が逆流してしまうようになる。
【０００６】
この寄生ダイオードによる電流の逆流を阻止するために、本発明者等は、出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタのウェル領域を電源電位から分離させることを検討した。つまり、ｐチャンネルＭＯＳトランジスタのウェル領域（いわゆるバックゲート）は通常、電源電位（ソース側）に接続されているが、これを電源電位から分離させることで、上記寄生ダイオードによる電流の逆流を阻止することを検討した。
【０００７】
ところが、ウェル領域を電源電位から分離させても、ｐチャンネルＭＯＳトランジスタのドレイン電圧がそのドレインとゲート間の逆しきい値を越えてしまうと、ｐチャンネルＭＯＳトランジスタそのものがオン動作せられ、このオン動作せられたｐチャンネルＭＯＳトランジスタを通して出力から内部の３Ｖ系電源電位に電流が流れ込んでしまう。
【０００８】
このように、従来の半導体集積回路装置では、出力を相対的に高電圧の電源系システムに接続して使用する場合、具体的には、３Ｖ系半導体集積回路装置の出力を標準の５Ｖ系システムのバスラインに接続して使用するような場合、その出力を高インピーダンス状態とするディスイネブール時において、その出力から電源電位に電流が逆流することを確実に阻止することができないという問題があった。
【０００９】
本発明の目的は、たとえば３Ｖ系半導体集積回路装置の出力を標準の５Ｖ系システムのバスラインに接続して使用するような場合であっても、その出力を高インピーダンスのディスイネブール状態にしたときに、その出力から電源電位に電流が逆流するのを確実に阻止させる、という技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
すなわち、電源電位と出力の間に介在して出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタのウェル領域をディスイネーブル時に電源電位から切り離すウェル制御回路と、電源電位を越える電圧が出力に逆印加されたときに上記ｐチャンネルＭＯＳトランジスタのドレイン・ゲート間の電圧がしきい値を越えないようにそのドレイン・ゲート間をバイパスする電圧バイパス回路と、ディスイネーブル時に上記ｐチャンネルＭＯＳトランジスタのゲートを前段回路から切り離す入力分離回路を設ける、というものである。
【００１３】
上述した手段によれば、ドレインとウェル間の寄生ダイオードによる電流の逆流を阻止することができるとともに、ｐチャンネルＭＯＳトランジスタのドレイン電圧がそのドレインとゲート間の逆しきい値を越えてしまうことによる電流の逆流も阻止することができる。
【００１４】
これにより、たとえば３Ｖ系半導体集積回路装置の出力を標準の５Ｖ系システムのバスラインに接続して使用するような場合であっても、その出力を高インピーダンスのディスイネブール状態にしたときに、その出力から電源電位に電流が逆流するのを確実に阻止させる、という目的が達成される。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施態様を図面を参照しながら説明する。
【００１６】
なお、図において、同一符号は同一あるいは相当部分を示すものとする。
【００１７】
図１は本発明の技術が適用された半導体集積回路装置の一実施態様を示したものであって、１は出力段、２は前段回路、３はトライステート制御回路である。
【００１８】
出力段１は、ｐチャンネルＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジスタＮ１によるＣＭＯＳ回路で構成されている。ｐチャンネルＭＯＳトランジスタＰ１は電源電位Ｖｃｃ（＋３Ｖ）と出力端子１１の間に介在して出力のプルアップ駆動側をなす。ｎチャンネルＭＯＳトランジスタＮ１は出力端子１１と接地基準電位ＧＮＤ（０Ｖ）の間に介在して出力のプルダウン駆動側をなす。プルアップ駆動側のｐチャンネルＭＯＳトランジスタＰ１は、図２に示すように、ウェル領域ｎ１がＶｃｃ（ソース側）から分離されている。
【００１９】
前段回路２は、ＣＭＯＳ論理ゲートＧ１，Ｇ２およびＣＭＯＳインバータＩｖ２により構成され、イネーブル信号ＥがＨ（高レベル）のときに、出力段１のｐチャンネルＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジスタＮ１を入力信号Ａに応じて相補的にオン／オフ制御するための信号を出力する。
【００２０】
トライステート制御回路３は、ＣＭＯＳインバータＩｖ３１，Ｉｖ３２、ｐチャンネルＭＯＳトランジスタＰ２，Ｐ３，Ｐ４，Ｐ５、ｎチャンネルＭＯＳトランジスタＮ２，Ｎ３，Ｎ４により構成され、イネーブル信号ＥがＬ（低レベル）のときに、出力段１のｐチャンネルＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジスタＮ１を、入力信号Ａの状態に関係なく、共にオフ状態にする。
【００２１】
ここで、ｐチャンネルＭＯＳトランジスタＰ１〜Ｐ５は共通のウェル領域ｎ１に形成されている。
【００２２】
ｐチャンネルＭＯＳトランジスタＰ２は、Ｐ１のウェル領域ｎ１とＶｃｃの間に介在し、イネーブル（Ｅ＝Ｈ）時にＰ１のウェル領域ｎ１をＶｃｃに接続させる一方、ディスイネーブル（Ｅ＝Ｌ）時にそのウェル領域ｎ１をＶｃｃ（Ｐ１のソース）から切り離すウェル制御回路を形成する。
【００２３】
ｐチャンネルＭＯＳトランジスタＰ３は、そのゲートがＶｃｃに接続されるとともに、そのドレインとソースがＰ１のドレインとゲートの間に接続されていて、出力端子１１に高電圧（＋５Ｖ）が印加されたときに、Ｐ１のドレイン・ゲート間の電圧がしきい値を越えないように、そのＰ１のドレイン・ゲート間をバイパスする電圧バイパス回路を形成する。
【００２４】
ｐチャンネルＭＯＳトランジスタＰ４とｎチャンネルＭＯＳトランジスタＮ２は、イネーブル時に上記Ｐ１のゲートを前段回路２（ＣＭＯＳ論理ゲートＧ１の出力）に接続する一方、ディスイネーブル時に上記Ｐ１のゲートを前段回路２から切り離す入力分離回路を形成する。
【００２５】
ｐチャンネルＭＯＳトランジスタＰ５とｎチャンネルＭＯＳトランジスタＮ３は、ディスイネーブル時に、上記ウェル制御回路と入力分離回路を形成するｐチャンネルＭＯＳトランジスタＰ２，Ｐ４の各ゲートを出力端子１１に接続するＭＯＳスイッチ回路を形成する。
【００２６】
図２は、出力段１のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタＰ１の素子構造の概略を示したものであって、１０１はｐ型半導体基板、１０２はｎ型ウェル拡散層（ウェル領域ｎ１）、１０３はｐ型ソース・ドレイン拡散層、１０４はゲート酸化膜、１０５は表面酸化膜、１０６はゲート電極、１０７は電極取り出し配線をそれぞれ示す。
【００２７】
同図において、ｐ型ソース・ドレイン拡散層１０３とｎ型ウェル拡散層１０２との間には、ｐｎ接合による寄生ダイオードＤｓが形成される。従来の場合は、その寄生ダイオードＤｓを通して出力端子１１から電源電位Ｖｃｃ（＋３Ｖ）に電流が逆流する恐れがあったが、本発明では、上述したように、そのｎ型ウェル拡散層１０２をディスイネーブル時にＶｃｃから切り離すことで寄生ダイオードＤｓによる電流の逆流を阻止するようにしてある。
【００２８】
さらに、図１に示すように、出力端子１１に高電圧（＋５Ｖ）が逆印加されたときに、ゲートがＶｃｃ（＋３Ｖ）に接続されているｐチャンネルＭＯＳトランジスタＰ３がオン動作することにより、Ｐ１のドレイン・ゲート間電圧がバイパスされる。これにより、Ｐ１のドレイン電圧がそのドレインとゲート間の逆しきい値を越えてしまうことによる電流の逆流も阻止するようにしてある。
【００２９】
次に、主要部分の動作について説明する。
【００３０】
図１において、まず、イネーブル信号ＥをＨにしてイネーブル状態を設定した場合、出力段１のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタＰ１は、論理ゲートＧ１およびＭＯＳトランジスタＮ２，Ｐ４を介して与えられる入力信号Ａによりオン／オフ制御される。また、出力段１のプルアップ駆動側をなすｎチャンネルＭＯＳトランジスタＮ１は、論理ゲートＧ２およびインバータＩｖ２を介して与えられる入力信号Ａにより、上記ｐチャンネルＭＯＳトランジスタＰ１に対して相補的にオン／オフ制御される。これにより、出力段１は入力信号Ａに応じて出力端子１１をＨまたはＬに論理駆動する。
【００３１】
この場合、出力段１のｐチャンネルＭＯＳトランジスタＰ１は、そのウェル領域ｎ１がｐチャンネルＭＯＳトランジスタＰ２を介してＶｃｃ（＋３Ｖ）に接続された状態でオン／オフ動作する。
【００３２】
次に、イネーブル信号ＥをＬにしてディスイネーブル状態を設定した場合、論理ゲートＧ１，Ｇ２の出力はそれぞれ、入力信号Ａの状態にかかわりなく、Ｈに固定される。これにより、出力段１のｐチャンネルＭＯＳトランジスタＰ１とｎチャンネルＭＯＳトランジスタＮ１が共にオフ状態に設定されて、出力が高インピーダンスの開放状態となる。
【００３３】
これとともに、ｐチャンネルＭＯＳトランジスタＰ２がオフ設定されて、ｐチャンネルＭＯＳトランジスタＰ１のウェル領域ｎ１がＶｃｃから切り離される。これにより、出力端子１１から寄生ダイオードＤｓを経由する電流の逆流経路が遮断される。
【００３４】
ここで、出力端子１１に電源電位Ｖｃｃ（＋３Ｖ）よりも高い電圧（＋５Ｖ）が逆印加されると、その逆印加電圧（＋５Ｖ）により、ｐチャンネルＭＯＳトランジスタＰ３のゲートにドレインを基準とする逆しきい値電圧（５Ｖ−３Ｖ）が立ち上がろうとするが、その前にＰ３のゲートに逆しきい値が立ち上がってＰ３がオン動作し、このＰ３のオン動作により、ｐチャンネルＭＯＳトランジスタＰ１のゲート側（ｎ２）にドレイン側（出力端子１１側）とほぼ同じ電圧（＋５Ｖ）が印加されるようになる。これにより、Ｐ１は、ゲートに逆しきい値電圧が立ち上がるのが防止されて、オフ状態を保つことができる。
【００３５】
このとき、ｐチャンネルＭＯＳトランジスタＰ１のゲートと論理ゲートＧ１の間に介在しているｎチャンネルＭＯＳトランジスタＮ２とｐチャンネルＭＯＳトランジスタＰ４の各ドレイン側（ｎ２）にもそれぞれ、ｐチャンネルＭＯＳトランジスタＰ３を介して出力端子１１の高電圧（＋５Ｖ）が印加される。
【００３６】
しかし、ｎチャンネルＭＯＳトランジスタＮ２は、ソース側（ｎ３）が論理ゲートＧ１の出力に接続されてＨに固定されているとともに、ゲート側（ｎ３）に電源電位Ｖｃｃ（＋３Ｖ）が印加されていることにより、ゲートにしきい値電圧が立たず、したがってオフ状態を保つ。また、ｐチャンネルＭＯＳトランジスタＰ４は、ｎチャンネルＭＯＳトランジスタＮ３とｐチャンネルＭＯＳトランジスタＰ５によるスイッチ回路を介して出力端子１１の高電圧（＋５Ｖ）がゲート側（ｎ４）に印加されることにより、やはりゲートにしきい値電圧が立たず、したがってこれもオフ状態を保つ。Ｎ３とＰ５はスイッチ回路として動作し、ディスイネーブル状態のときにオン動作させられる。
【００３７】
上述したように、本発明では、ディスイネーブル状態のときに、出力端子１１に電源電位Ｖｃｃよりも高い電圧が逆印加されても、出力段１のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタＰ１の寄生ダイオードＤｓによる電流の逆流を阻止することができる。これとともに、そのｐチャンネルＭＯＳトランジスタＰ１のドレイン電圧がそのドレインとゲート間の逆しきい値を越えてしまうことによる電流の逆流も阻止することができる。
【００３８】
これにより、たとえば３Ｖ系半導体集積回路装置の出力を標準の５Ｖ系システムのバスラインに接続して使用するような場合であっても、その出力を高インピーダンスのディスイネブール状態にしたときに、その出力から電源電位に電流が逆流するのを確実に阻止させることができるようになる。
【００３９】
以上、本発明者によってなされた発明を実施態様にもとづき具体的に説明したが、本発明は上記実施態様に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、出力段１のブルダウン駆動側をなすｎチャンネルＭＯＳトランジスタＮ１はバイポーラ・トランジスタであってもよい。
【００４０】
以上の説明では主として、本発明者によってなされた発明をその背景となった利用分野である論理用の半導体集積回路装置に適用した場合について説明したが、それに限定されるものではなく、たとえばアナログ・デジタル混在型の半導体集積回路装置にも適用できる。
【００４１】
【発明の効果】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００４２】
すなわち、たとえば３Ｖ系半導体集積回路装置の出力を標準の５Ｖ系システムのバスラインに接続して使用するような場合であっても、その出力を高インピーダンスのディスイネブール状態にしたときに、その出力から電源電位に電流が逆流するのを確実に阻止させることができる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の技術が適用された半導体集積回路装置の要部における一実施態様を示す回路図である。
【図２】出力段のプルアップ駆動側をなすｐチャンネルＭＯＳトランジスタの素子構造を示す概略図である。
【符号の説明】
１  出力段
１１  出力端子
２  前段回路
３  トライステート制御回路
Ｇ１，Ｇ２  論理ゲート
Ｉｖ２，Ｉｖ３１，Ｉｖ３２  インバータ
Ｐ１〜Ｐ５  ｐチャンネルＭＯＳトランジスタ
Ｎ１〜Ｎ４  ｎチャンネルＭＯＳトランジスタ
Ｖｃｃ  内部電源電位（＋３Ｖ）
ＧＮＤ  接地基準電位
１０１  ｐ型半導体基板
１０２  ｎ型ウェル拡散層（ウェル領域ｎ１）
１０３  ｐ型ソース・ドレイン拡散層
１０４  ゲート酸化膜
１０５  表面酸化膜
１０６  ゲート電極
１０７  電極取り出し配線
Ｄｓ  寄生ダイオード
【図１】
0003567317.tif 000002
【図２】
0003567317.tif 000003