(57)【特許請求の範囲】
【請求項１】
基板上に形成したゲート電極を含むパターンとＬＯＣＯＳ酸化膜とを覆う状態に、高融点金属または高融点金属シリサイドからなる接続層を形成する第１工程と、
前記接続層上に、前記パターンと前記ＬＯＣＯＳ酸化膜とを覆うもので絶縁膜からなるマスク層を形成した後、該マスク層をエッチバックし、前記パターン上の該マスク層を除去して前記パターン上の前記接続層を露出させるとともに、前記ＬＯＣＯＳ酸化膜上を覆うように該パターンの側方に該マスク層を残すことで平坦化を行う第２工程と、
前記マスク層をエッチングマスクに用いて前記パターン上の接続層をエッチング除去して、前記基板に接続する前記接続層からなる接続パターンを形成する第３工程と、
前記接続パターン側を覆う状態に前記平坦化がなされたマスク層上に層間絶縁膜を形成した後、該接続パターン上の層間絶縁膜およびマスク層にコンタクトホールを形成する第４工程とからなることを特徴とするコンタクト構造の形成方法。
【請求項２】
請求項１記載のコンタクト構造の形成方法において、
前記コンタクトホールを形成する工程では、セルフアラインコンタクトホールが形成されることを特徴とするコンタクト構造の形成方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置の製造プロセスに関し、特にはコンタクト構造の形成方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの微細化にともない特に厳しくなるのがリソグラフィー技術であり、微細なパターン形成方法には、高度な技術とコストが要求される。また一方で微細化の時流に乗った素子の高速化、高性能化が求められてきており性能を確保するための技術の一つとしてサリサイド（ＳＡＬＩＣＩＤＥ）技術が提案されている。
【０００３】
そしてリソグラフィー技術では、微細化にともない重ね合わせ精度がより厳しくなってきており、例えばコンタクトを取るべき領域とコンタクトホールとがずれて形成された場合にはコンタクト面積の減少、もしくはコンタクト不良が生じる。そのため、製造上の寸法ばらつきを考慮して寸歩的に余裕度を大きく取った設計が必要になる。
【０００４】
これを改善するため、自己整合的なコンタクト（Self Align Contact）技術が提案されている。これはデバイス構造上でコンタクトの余裕度を高めようとするもので、ソース・ドレイン上のコンタクト領域よりも広いコンタクト用のパターンを多結晶シリコンで形成する方法が開示されている。この方法は、ソース・ドレインに接続する状態に多結晶シリコン膜を形成する。その後リソグラフィー技術とエッチングとによって、上記多結晶シリコン膜をパターニングして、ソース・ドレイン上のコンタクト領域よりも広いコンタクト用の接続パターンを形成する方法である。
【０００５】
【発明が解決しようとする課題】
上記多結晶シリコンを用いた方法では、多結晶シリコン層からなる接続パターンの形成方法が自己整合的な形成方法ではないために、トランジスタのゲート長が短くなると、ゲート上で多結晶シリコン層を分離することができなくなる。そのため、接続パターンを形成することが困難になっている。
【０００６】
本発明は、自己整合的に広いコンタクト領域を形成して微細化に対応し、コンタクト構造の信頼性の向上を図るのに優れたコンタクト構造の形成方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされたコンタクト構造の形成方法である。
すなわち、第１工程で、基板上に形成したゲート電極を含むパターンとＬＯＣＯＳ酸化膜とを覆う状態に、高融点金属または高融点金属シリサイドからなる接続層を形成する。続いて第２工程で、接続層上に、前記パターンと前記ＬＯＣＯＳ酸化膜とを覆うもので絶縁膜からなるマスク層を形成した後、このマスク層をエッチバックし、上記パターン上のマスク層を除去して前記パターン上の前記接続層を露出させるとともに、前記ＬＯＣＯＳ酸化膜上を覆うように該パターンの側方に該マスク層を残すことで平坦化を行う。そして第３工程で、この残したマスク層をエッチングマスクに用いて上記パターン上の接続層をエッチング除去して、基板に接続する接続層からなる接続パターンを形成する。その後第４工程で、接続パターン側を覆う状態に前記平坦化がなされたマスク層上に層間絶縁膜を形成した後、この接続パターン上の層間絶縁膜およびマスク層にコンタクトホールを形成する。
【０００８】
上記マスク層は絶縁膜として、例えばＳＯＧ（Spin on glass ），ポリイミド等で形成される。
【０００９】
【作用】
上記コンタクト構造の形成方法では、基板上のゲート電極を含むパターンとＬＯＣＯＳ酸化膜とを覆う状態に接続層を形成し、さらに接続層上に、パターンとＬＯＣＯＳ酸化膜とを覆うマスク層を形成した後、このマスク層をエッチバックし、上記パターン上のマスク層を除去してパターン上の接続層を露出させるとともにＬＯＣＯＳ酸化膜上を覆うようにパターンの側方にマスク層を残す。したがって、マスク層は、上記パターンの段差下部に残る状態で形成される。そしてこのマスク層をエッチングマスクに用いて上記接続層をエッチング除去することから、パターン上の接続層がエッチング除去されて接続パターンが形成される。したがって、接続パターンは、リソグラフィー技術を用いないで自己整合的に形成されることになる。
【００１０】
上記マスク層は絶縁膜で形成することから、マスク層をそのまま層間絶縁膜として用いることが可能になる。また、マスク層は段差部を埋める状態に形成されているので、基板上はマスク層によって平坦化がなされた状態になっている。このため、層間絶縁膜の平坦性が高くなる。
【００１１】
【実施例】
本発明の実施例を図１の形成工程図によって説明する。図では、ＭＯＳトランジスタのソース・ドレインコンタクトの構造を一例として示す。
【００１２】
図１の（１）に示すように、従来の一般的なプロセスとして、ＬＯＣＯＳ法によって、半導体基板１１にＬＯＣＯＳ酸化膜１２を例えば３００ｎｍの厚さに形成する。さらに熱酸化法によって、半導体基板１１の表面にゲート酸化膜１３を例えば１０ｎｍの厚さに形成する。
【００１３】
そしてＣＶＤ法によって、多結晶シリコン膜１４を例えば７０ｎｍの厚さに堆積する。続いてスパッタリングによって、タングステンシリサイド（ＷＳｉ2）膜１５を例えば５０ｎｍの厚さに堆積する。さらにＣＶＤ法によって、酸化シリコン膜１６を例えば１５０ｎｍの厚さに堆積する。その後リソグラフィーおよびドライエッチングによって、上記酸化シリコン膜１６，タングステンシリサイド膜１５および多結晶シリコン膜１４をパターニングして、酸化シリコン膜１６を載せたゲート電極１７を形成する。
【００１４】
続いてイオン注入法によって、例えば、不純物に二フッ化ホウ素（ＢＦ2）を用い、打ち込み角度を７°、打ち込みエネルギーを１５ｋｅＶ、ドーズ量を５０Ｔ（tera）個・ｃｍ-2に設定して、基板１１を回転させながらイオン注入を行う。
続いてＣＶＤ法によって、酸化シリコン膜を１５０ｎｍの厚さに堆積した後、全面をエッチバックして、ゲート電極１７の両側壁側にサイドウォールスペーサ１８，１９を形成する。このサイドウォールスペーサ１８，１９がＬＤＤ（Lightly  Doped  Drain ）構造を形成するためのイオン注入マスクになる。
このようにして、酸化シリコン膜１６，ゲート電極１７およびサイドウォールスペーサ１８，１９からなるパターン２０が形成される。
続いてイオン注入法によって、例えば、不純物に二フッ化ホウ素（ＢＦ2）を用い、打ち込みエネルギーを１５ｋｅＶ、ドーズ量が５Ｐ（peta）個・ｃｍ-2になるように行う。その後、ＲＴＡ（Rapid Thermal Annealing ）により、１０秒間のアニーリングを行う。その結果、ＬＤＤ構造のソース・ドレイン領域２１，２２が形成される。
【００１５】
次に図１の（２）に示す第１工程を行う。この工程では、スパッタリングによって、上記半導体基体１１上にパターン２０，ＬＯＣＯＳ酸化膜１２等を覆う状態に高融点金属または高融点金属シリサイドからなる接続層２３を形成する。ここでは、接続層２３としてチタンシリサイド（ＴｉＳｉ2）層を例えば３５ｎｍの厚さに堆積する。
【００１６】
さらに第２工程を行う。この工程では、全面にマスク層２４を成膜する。このマスク層２４は、例えばＳＯＧによって形成し、ＳＯＧの場合には回転塗布によって成膜する。このマスク層２４は、極めて薄く成膜してもよく、または厚めに成膜した後エッチバックして形成してもよい。その結果、パターン２０上の接続層２３が露出する状態でかつパターン２０の両側にマスク層２４が残る状態にする。
【００１７】
続いて図１の（３）に示す第３工程を行う。この工程では、マスク層２４に覆われていない接続層２３（２点鎖線で示す部分）のみをエッチングして除去する。このようにして、ソース・ドレイン領域２１，２２に接続するもので接続層（２３）からなる接続パターン２５，２６を形成する。この接続パターン２５，２６は、サイドウォールスペーサ１８，１９の側壁上やＬＯＣＯＳ酸化膜１２上にも形成される。
【００１８】
なお、ＬＯＣＯＳ酸化膜１２上などで必要がない接続パターン２５，２６は、マスク層２４を形成する前にリソグラフィーとエッチングとによって除去しておく。
【００１９】
この実施例の方法ではＳＯＧからなるマスク層２４がパターン２０の両側に残るため、平坦化を行うのに有利となる。
【００２０】
その後、図２に示す第４工程を行う。この工程では、マスク層２４側の全面に層間絶縁膜３１を堆積する。その後は通常のＬＳＩプロセスによって、上記ソース・ドレイン領域２１，２２上の層間絶縁膜３１およびマスク層２４にコンタクトホール３２，３３を形成し、さらにコンタクトホール３２，３３を介して接続パターン２５，２６に接続する配線層３４，３５を形成する。したがって、配線層３４，３５は接続パターン２５，２６を介してソース・ドレイン領域２１，２２に接続されることになる。
【００２１】
さらに、図示していないが、続いて従来の半導体装置の製造方法と同様にして、さらに上層の層間絶縁膜や配線層およびコンタクトホールを形成し、電極の形成、シンタリング処理によりトランジスタを完成させることができる。
【００２２】
上記実施例では、パターン２０の段差を利用して自己整合的にパターン２０の両側にマスク層２４を残し、これをエッチングマスクにしてゲート電極１７上の接続層２３を除去することから、接続層２３がゲート電極１７の両側に分離形成される。このため、ゲート長が非常に狭い微細ゲートに対してもマスク工程を追加することなく接続パターン２５，２６を形成することが可能になる。
【００２３】
そして、コンタクトホール３２，３３がソース・ドレイン領域２１，２２から多少ずれて形成された場合でもサイドウォール１８，１９の側壁やＬＯＣＯＳ酸化膜１２上にまで延びた接続パターン２５，２６に接続されるので低いコンタクト抵抗で配線３４，３５を接続パターン２５，２６を介してソース・ドレイン領域２１，２２に接続することができる。
したがって、微細なトランジスタに対するセルフアラインコンタクトに適用できるため、セルフアラインコンタクトが安定して形成でき、トランジスタの高速化が図れる。
【００２４】
なお上記実施例では、一つのＭＯＳトランジスタで説明したが、複数のＭＯＳトランジスタの場合も上記同様にして接続パターン２５，２６を形成すれば、それぞれのＭＯＳトランジスタに対してセルフアラインコンタクトを形成することが可能である。
また、マスク層２４にＳＯＧを用いたが、ＳＯＧに限定されることはなく、例えばポリイミドのような樹脂を用いることもできる。なお、マスク層２３が例えば耐熱性が低い樹脂からなる場合には、接続パターン２５，２６を形成した後、その樹脂を除去する必要が生じることもある。
【００２５】
上記実施例では接続層２２をタングステンシリサイドで形成したが、これに限定されることはなく、例えばチタン（Ｔｉ），タングステン（Ｗ）、コバルト（Ｃｏ）等の半導体装置に用いられるような高融点金属、チタンシリサイド（ＴｉＳｉ2），モリブデンシリサイド（ＭｏＳｉ2），コバルトシリサイド（ＣｏＳｉ2）等の半導体装置に用いられるような高融点金属シリサイド、チタンタングステン（ＴｉＷ）のような高融点金属合金、窒化チタン（ＴｉＮ），酸窒化チタン（ＴｉＯＮ），酸化チタン（ＴｉＯ2）のような高融点金属化合物を用いることも可能である。
【００２６】
【発明の効果】
以上、説明したように本発明によれば、基板上に形成したゲート電極を含むパターンとＬＯＣＯＳ酸化膜との段差を利用して、パターンの側方側にマスク層を自己整合的に残し、それをエッチングマスクにして接続パターンを形成したので、微細なパターン上の接続層を除去することが可能になる。そのため、リソグラフィー工程が削減できるので低コストで高精度に接続パターンを形成することができる。しかも自己整合的にエッチングマスクになるマスク層を残しているので、特にパターンと接続パターンとの合わせ精度の点で大きな余裕が得られる。
【図面の簡単な説明】
【図１】本発明の実施例の製造工程図（その１）である。
【図２】本発明の実施例の製造工程図（その２）である。
【符号の説明】
１１  半導体基板
２０  パターン
２３  接続層
２４  マスク層
２５，２６  接続パターン
３１  層間絶縁膜
３２，３３  コンタクトホール
【図１】
0003596062.tif 000002
【図２】
0003596062.tif 000003