(57)【特許請求の範囲】
【請求項１】
１つのマスタ回路（ＭＡ）及び１つのスレーブ回路（ＳＬ）を有するエッジトリガ形Ｄフリップフロップ回路において、
【数１】
0003602484.tif 000008
前記マスタスイッチの一端はデータ入力端子（Ｄ）に接続され、
前記第１インバータは、１つの入力端子及び１つの出力端子を有し、前記入力端子は前記マスタスイッチに接続されており、
前記スレーブ回路（ＳＬ）は、クロック信号（Ｃ）により制御されるスレーブスイッチ（Ｔ２）と、第２インバータ（Ｉ２）と、フィードバックスイッチ（Ｔ３）及び第３インバータ（Ｉ３）を備えたフィードバックループとを有し、
前記スレーブスイッチ（Ｔ２）は、前記第１インバータ（Ｉ１）の出力端子に接続され、
第２インバータ（Ｉ２）は、１つの入力端子及び１つの出力端子（Ｑ）を備え、前記入力端子は前記スレーブスイッチ（Ｔ２）に接続され、
前記フィードバックループは、第２インバータの入力及び出力端子に接続されており、
前記マスタスイッチ（Ｔ１）及びスレーブスイッチ（Ｔ２）は、ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、
前記スレーブ回路内に格納されている情報をセット（Ｓ）及びリセット（Ｒ）する手段が設けられており、
セットスイッチ（Ｔ４）が設けられており、該セットスイッチ（Ｔ４）の一端は第２インバータ（Ｉ２）の入力端子に接続され、他端はグラウンド電位（ＧＮＤ）に接続されており、
リセットスイッチ（Ｔ５）が設けられており、該リセットスイッチ（Ｔ５）の一端は第２インバータ（Ｉ２）の出力端子に接続され、他端はグラウンド電位（ＧＮＤ）に接続されており、
前記セット及びリセットスイッチ（Ｔ４，Ｔ５）は、ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、
ことを特徴とするエッジトリガ形Ｄフリップフロップ回路。
【請求項２】
前記マスタスイッチ（Ｔ１）及びスレーブスイッチ（Ｔ２）が、エンハンスメント形ＭＯＳＦＥＴである、請求項１記載のエッジトリガ形Ｄフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタ回路及びスレーブ回路を有するエッジトリガ形Ｄフリップフロップ回路に関する。
【０００２】
【従来の技術】
データフリップフロップとしても知られているＤフリップフロップは、デジタルロジック回路における基本回路ブロックである。マスタスレーブ構成を有するエッジトリガ形Ｄフリップフロップは、たとえば“Tietze, Schenk: Halbleiter-Schaltungstechnik”第１０版の２３７〜２４０ページで紹介されている。
【０００３】
データフリップフロップは、特にＤＲＡＭであるメモリ、マイクロプロセッサ、ＶＬＳＩ回路等を含めて広い分野の用途を有している。それらの分野では、低電力消費、高速度、及び可能なかぎり最小のチップ面積が、現在のチップ製造産業の主なターゲットである。
【０００４】
マスタスレーブＤフリップフロップの現行の実現形態は、通常、ＣＭＯＳトランスミッションゲート、インバータ及び他のロジックゲートを含んでいる。
【０００５】
１つのスレーブブロックが後置されている１つのマスタブロックを有し、スレーブ及びマスタ双方のブロックがスイッチ及びラッチを備えている１つのマスタスレーブＤフリップフロップが、ＤＥ１９６  ３６  ０８３  Ａ１号明細書に開示されている。そこで与えられている配置構成は、それぞれロジック０と１を表す確定的電圧レベルを達成するためのトランスミッションゲートとして実現された複数のスイッチを有している。
【０００６】
それらのマスタスレーブフリップフロップを実装するためには、相当大きなチップ面積を要し、このことは、特にメモリチップまたはマイクロプロセッサチップのような量産の用途において使用される場合に特に不利である。
【０００７】
【発明が解決しようとする課題】
従来技術を考慮すると、本発明の課題は、よりわずかなチップ面積を要して集積化できるマスタスレーブ構成を使用し、メモリまたはマイクロプロセッサのような量産用途に適するエッジトリガ形Ｄフリップフロップ回路を提供することである。
【０００８】
【課題を解決するための手段】
前記課題は、マスタ回路が、クロック信号により制御される１つのマスタスイッチと第１のインバータとを有し、前記マスタスイッチの一端はデータ入力端子に接続され、前記第１インバータは、１つの入力端子及び１つの出力端子を有し、前記入力端子は前記マスタスイッチに接続されており、前記スレーブ回路は、クロック信号により制御されるスレーブスイッチと、第２インバータと、そしてフィードバックスイッチ及び第３インバータを備えたフィードバックループとを有し、前記スレーブスイッチは、前記第１インバータの前記出力端子に接続され、第２インバータは、１つの入力端子及び１つの出力端子を備え、前記入力端子は前記スレーブスイッチに接続され、前記フィードバックループは、第２インバータの入力及び出力端子に接続されており、前記マスタスイッチ及びスレーブスイッチは、ｎチャネル金属酸化物半導体電界効果トランジスタであり、前記スレーブ回路内に格納されている情報をセット及びリセットする手段が設けられており、セットスイッチが設けられており、該セットスイッチの一端は第２インバータの入力端子に接続され、他端はグラウンド電位に接続されており、リセットスイッチが設けられており、該リセットスイッチの一端は第２インバータの出力端子に接続され、他端はグラウンド電位に接続されており、前記セット及びリセットスイッチは、ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であるエッジトリガ形Ｄフリップフロップ回路により解決される。本発明のさらなる利点、特徴、側面及び詳細が、従属の請求項から明らかである。
【０００９】
有利には、フィードバックループは再生フィードバックループである。
【００１０】
説明されるフリップフロップ回路は、相当量のチップ面積を節減し、特にメモリまたはマイクロプロセッサ回路において広汎に使用されると、改善された性能を発揮する。
【００１１】
トランスミッションゲートに代えて、ｎ−ＭＯＳＦＥＴを使用することにより、得られる回路装置はより一層速くなり、より高い周波数に適する。
【００１２】
インバータ、特に第１インバータを、それぞれ、ロジックレベル０及び１に対する確定的電圧レベルを与えるためのレベルシフタとして使用することもできる。
【００１３】
さらに、ｎ−ＭＯＳスイッチを低スレッショルド電圧ｎ−ＭＯＳＦＥＴで置き換えることにより、当該回路を、１．２または１．４Ｖのような低い給電電圧に適合させることも容易に可能である。
【００１４】
【発明の実施の形態】
本発明の１つの有利な実施形態によれば、スレーブ回路内に格納されている情報をセット及びリセットするための手段が設けられる。幾つかの用途では、スレーブ回路中に格納されている情報をセットし、リセットできるようにし、それによりスレーブ回路またはＤフリップフロップ回路それぞれの出力端子の状態に直接的に影響を及ぼすことを可能にすることが望ましい。
【００１５】
本発明の他の有利な実施形態によれば、セットスイッチが設けられており、その一端は第２インバータの入力端子に接続され、その他端はグラウンド電位に接続されている。
【００１６】
本発明のさらに他の実施形態によれば、リセットスイッチが設けられており、その一端が第２インバータの出力端子に接続され、その他端はグラウンド電位に接続されている。設けられたこれらのセット及びリセット手段は、著しく小さなチップ面積を有するセット及びリセット入力端子を備えたマスタスレーブＤフリップフロップの実現を可能にする。
【００１７】
本発明のさらなる有利な実施形態においては、前記のマスタ及びスレーブスイッチは、パストランジスタ（pass-transistor）である。パストランジスタは、著しくわずかなチップ面積しか必要とせず、従って、ポジティブエッジトリガ形Ｄフリップフロップ回路を著しくわずかなチップ面積に集積化できる。
【００１８】
さらなる実施形態においては、前記のパストランジスタはＭＯＳＦＥＴである。エンハンスメント形のＭＯＳＦＥＴを使用することができると望ましい。有利には、セット、リセット及びフィードバックスイッチもまたエンハンスメント形ＭＯＳＦＥＴを使用して実現できる。
【００１９】
添付の図面とともに本発明の実施形態の以降の説明を参照することにより、本発明はより良く理解される。
【００２０】
【実施例】
【００２１】
【数２】
0003602484.tif 000002
【００２２】
マスタ回路ＭＡは、唯一のパストランジスタＴ１だけを使用して形成されている。第１インバータＩ１は、マスタ回路ＭＡの出力信号を整形するために使用される。
【００２３】
【数３】
0003602484.tif 000003
【００２４】
図１のフリップフロップは、さらにセットスイッチＴ４及びリセットスイッチＴ５を使用したセット及びリセットのオプションを特徴としている。セットスイッチＴ４は、第２インバータＩ２の入力端子に、及びグラウンド電位ＧＮＤに接続されている。リセットスイッチＴ５は、第２インバータＩ２の出力端子に、及びグラウンド電位ＧＮＤに接続されている。セットスイッチＴ４は、その制御端子がセット入力端子Ｓに接続され、リセットスイッチＴ５は、その制御端子がリセット入力端子Ｒに接続されている。
【００２５】
図１のブロックダイヤグラムに示されるＤフリップフロップは、高速度及び低電力消費を実現するだけでなく、最小数のパストランジスタを使用することにより、著しくわずかなチップ面積を用いて集積化することも可能にする。
【００２６】
【数４】
0003602484.tif 000004
【００２７】
図２によるポジティブエッジトリガ形Ｄフリップフロップ回路には、２．２５Ｖの低電圧を用いて給電できる。説明されたＤフリップフロップの最小のセットパルス幅及びリセットパルス幅は１ｎｓである。クロック立ち上がりエッジに対する入力端子Ｄにおけるデータ入力のための最小セットアップ時間は、５００ｐｓであり、一方クロック立ち上がりエッジに対するデータ入力のための最小保持時間は、０ｐｓである。クロック立ち上がりエッジに対して有効なデータ出力までの遅延は、ロジック１データ出力に対して２４０ｐｓであり、ロジック０データ出力に対しては５８０ｐｓである。
【００２８】
図２のフリップフロップ回路を実現するには最小数のトランジスタ及びインバータしか必要でない。こうして、そのフリップフロップ回路を、わずかなチップ面積をもち、低電力を必要とするように構築できる。従って、例えば、メモリまたはプロセッサチップのような量産用途に適している。
【００２９】
図３に示す入力端子Ｄ、Ｃ、Ｒ、Ｓ及び出力端子Ｑにおける時間に関する電圧特性ダイヤグラムは、図１及び図２のＤフリップフロップの機能を一層精細に表している。クロック入力信号Ｃがハイ（ｈｉｇｈ）である間、データ入力端子Ｄに印加される信号は、出力Ｑに何ら影響を及ぼさない。他方、Ｃがロー（ｌｏｗ）である間、マスタ回路は、入力側Ｄに印加されたデータを取得し、クロック信号Ｃの立ち上がりエッジの瞬時に、その印加されたデータを、出力端子Ｑに透過させる。クロック信号Ｃの立ち上がりエッジとは異なる時点でデータ入力側Ｄに加えられる信号は、出力Ｑに影響を及ぼさない。セット及びリセットオプションＳ、Ｒは、直接的に、そして、大した遅延を伴わないで、出力端子Ｑにおける信号の状態に影響を与える。
【００３０】
【数５】
0003602484.tif 000005
【図面の簡単な説明】
【図１】本発明によるポジティブエッジトリガ形Ｄフリップフロップ回路の１実施例のブロック図である。
【図２】本発明によるポジティブエッジトリガ形Ｄフリップフロップ回路の１実施例の回路図である。
【図３】図１及び図２において与えられた回路による入力端子及び出力端子における電圧の時間に関する信号電圧の特性図である。
【図４】図２の内部回路ノードにおける時間に関する入力及び出力信号の電圧、並びに時間に関する付加電圧の特性図である。
【符号の説明】
Ｃ  クロック信号入力側
【数６】0003602484.tif 000006
Ｄ  入力端子
Ｉ１  第１インバータ
Ｉ２  第２インバータ
Ｉ３  第３インバータ
ＭＡ  マスタユニット、マスタ回路
Ｑ  出力端子
【数７】0003602484.tif 000007
Ｒ  リセット入力端子
Ｓ  セット入力端子
ＳＬ  スレーブユニット
Ｔ１  第１パストランジスタ
Ｔ２  第２パストランジスタ
Ｔ３  第３パストランジスタ
Ｔ４  セットスイッチ
Ｔ５  リセットスイッチ
【図１】
0003602484.tif 000009
【図２】
0003602484.tif 000010
【図３】
0003602484.tif 000011
【図４】
0003602484.tif 000012