(57)【特許請求の範囲】
【請求項１】
遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源から供給されていた実際のバックアップ電圧をチェックし、前記メモリの内容を保持するために必要な最低電圧を基準電圧としたとき、前記バックアップ電圧が前記基準電圧以上であるか又はその基準電圧を下回るかを判断するバックアップ電圧チェック手段と、
前記バックアップ電圧が前記基準電圧を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。
【請求項２】
遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源への充電の開始を所定時間遅らせる充電遅延手段と、
その充電遅延手段により前記バックアップ用電源への充電が止められている間に、実際のバックアップ電圧と前記メモリの内容を保持するために必要な最低電圧である基準電圧とを比較し、前記バックアップ電圧が前記基準電圧以上であるか又はその基準値を下回るかを判断するバックアップ電圧チェック手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。
【請求項３】
遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源への充電の開始を所定時間遅らせる充電遅延手段と、
その充電遅延手段により前記バックアップ用電源への充電が止められている間に、実際のバックアップ電圧と前記メモリの内容を保持するために必要な最低電圧である基準電圧とを比較し、前記バックアップ電圧が前記基準電圧以上であるか又はその基準値を下回るかを判断するバックアップ電圧チェック手段と、
前記バックアップ電圧が前記基準値を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。
【請求項４】
請求項２又は３において、
前記充電遅延手段の遅延時間をＡとしたとき、前記バックアップ電圧チェック手段の出力信号を前記遅延時間Ａより短い遅延時間Ｂだけ一時的に保持し、その遅延時間Ｂの経過後に前記出力信号を出力する出力制御手段が加えられたことを特徴とする遊技機のメモリバックアップ制御装置。
【請求項５】
請求項４において、
前記出力制御手段は、前記バックアップ電圧チェック手段の出力信号を一時的に保持する一時保持手段と、その一時保持手段による保持を前記遅延時間Ｂの経過後に解除する信号を前記一時保持手段に供給して前記保持されていた信号を前記一時保持手段から出力させる出力遅延手段とを含むことを特徴とする遊技機のメモリバックアップ制御装置。
【請求項６】
遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源への通電をオン・オフするスイッチング手段と、
そのスイッチチング手段のオフ状態により前記バックアップ用電源への通電が遮断されている間に、実際のバックアップ電圧と前記メモリの内容を保持するために必要な最低電圧である基準電圧とを比較し、前記バックアップ電圧が前記基準電圧以上であるか又はその基準値を下回るかを判断するバックアップ電圧チェック手段と、
そのバックアップ電圧チェック手段により前記バックアップ電圧が前記基準値を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段と、
そのメモリ対処手段による対処の後、前記スイッチング手段をオフ状態からオン状態に切り換えて前記バックアップ用電源に通電して充電を開始させるスイッチ制御手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パチンコ機等の遊技機におけるメモリ（ＲＡＭ等）のバックアップに際して遊技機の誤作動の可能性を回避するための電源復帰時の制御技術に関する。
【０００２】
【従来の技術】
従来、例えば図８に示すように、遊技機台（例えばパチンコ台）のメイン及び払出し用のＣＰＵ１００のＲＡＭバックアップ端子ＶＢＢにバックアップ用コンデンサ１０１を接続し、電源ＯＮ時に充電し、停電時その他の電源断絶時のバックアップ電源として使用している。通常時は本来の電源からＣＰＵ１００の電源端子ＶＢＢに加えられる電圧によりＲＡＭの記憶内容が保持されるが、
停電時等はバックアップ用コンデンサ１０１の電圧によってＲＡＭの記憶内容が保持されることとなる。なお、１０２は逆流防止用ダイオードである。
【０００３】
【発明が解決しようとする課題】
上記の例で、バックアップにコンデンサを使用しているため、停電時等に、バックアップ端子ＶＢＢに供給される電圧は時間とともに減少していく。ＣＰＵには当然ＲＡＭを保持していられる最低電圧の規定があるが、従来の回路では、バックアップ端子ＶＢＢに供給されていた電圧が電源復帰時に最低電圧以上であったか以下であったかが分からない。そのため、電源復帰時にＲＡＭの内容が完全に保持されているか、あるいは完全に消去されていれば問題ないが、ＲＡＭの内容が部分的に消去されていると、誤作動を生じる可能性もある。
【０００４】
この発明は、停電等の電源断絶が生じた際に、そのバックアップをコンデンサ等のように時間とともに電圧が変化する（減少する）タイプのバックアップ装置を用いる場合に、ＲＡＭ等のメモリ内容の不確定要素に基づく遊技機の動作の不安定さを解消することを課題とする。
【０００５】
【課題を解決するための手段及び発明の効果】
この発明では、上記のような遊技機において、電源復帰時にバックアップ端子等に供給されていた電圧が電源復帰前に最低電圧以上又は以下であったかどうかを判断する手段を設けたものである。さらにその判断に基づいて、ＲＡＭ等のメモリの内容をそのまま使用するか、又はその内容を消去する等の対処手段を付加したものである。
【０００６】
より具体的には、遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機おいて、
前記電源断絶後、電源復帰の際に前記バックアップ用電源から供給されていた実際のバックアップ電圧をチェックし、前記メモリの内容を保持するために必要な最低電圧を基準電圧としたとき、前記バックアップ電圧が前記基準電圧以上であるか又はその基準電圧を下回るかを判断するバックアップ電圧チェック手段を備えることを特徴とする。
【０００７】
さらに、前記バックアップ電圧が前記基準値を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段を備えることを特徴とする。
【０００８】
このように、バックアップ用として供給されていた電圧が電源復帰前に最低電圧を下回っていれば、メモリの内容が部分的に消去されている可能性もあるので、メモリの内容を消去し、最低電圧以上であれば、メモリの内容は電源断絶前の状態を保っていると考えられるため、そのメモリの内容を電源復帰後に使用するものとする。これによりメモリの内容が部分的に消去されていたときに、そのメモリの内容を電源復帰後に使用してしまうことが防止され、メモリの内容が部分的に消去されていた場合等において遊技機が誤作動する可能性を回避することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を、図面に示す実施例を参照しつつ説明する。
図１は、遊技機の一例としてのパチンコ台の制御装置を概念的に示すものである。この例で、パチンコ台制御装置は、例えばパチンコ台の大当たり状態、大当たりの確率を変更する確変状態、その他パチンコ台の遊技状態を制御するメイン制御回路１、賞球（出玉）を制御する払出し制御回路２、パチンコ台の表示（例えば台中央部の複数個の数字や図柄）を制御する表示制御回路３、その表示にあわせて音を出すための音響制御回路４、呼出しランプその他のランプ類を制御するランプ制御回路５を備えている。
【００１０】
メイン制御回路１は、その制御の中央処理装置として機能するＣＰＵ１０、ＣＰＵ１０が実行する所定のプログラム等を記憶するＲＯＭ１１、パチンコ台の大当たり状態や確変状態等、遊技機の動作又は状態を一時的に記憶するＲＡＭ１２を備えている。なお、メイン制御回路１以外の回路２〜５についてもそれぞれの必要に応じ、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備えることができる。そして、メイン制御回路１のＣＰＵ１０には、通常の電源ＯＮ時には電源回路から所定の電圧（例えばＤＣ５Ｖ）が供給され、この電圧に基づいて上述のＲＡＭ１２の記憶内容等が保持される。またこのＣＰＵ１０には停電時等の電源断絶時にも一時的に電源を確保するために、バックアップ用コンデンサ１４が接続され、このバックアップ用コンデンサ１４は、通常の通電時に充電され、停電時等にその充電した電圧をＣＰＵ１０に供給する。
【００１１】
このバックアップ用コンデンサ１４は、電源復帰時のバックアップ電圧チェック回路（チェック手段）１５に接続されて、停電等の電源断絶後の電源復帰（電源投入含む）時において、そのバックアップ用コンデンサ１４のバックアップ電圧、言い換えれば電源復帰直前にＣＰＵ１０ひいてはＲＡＭ１２に付与されていた電圧がどの程度であったか、具体的には予め定めた最低電圧（基準電圧）以下であったか以上であったがチェックされるようになっている。
【００１２】
図２は、その電源復帰時バックアップ電圧チェック回路の一例を概念的に示すものである。バックアップ用コンデンサ１４のプラス端子は、例えばメインＣＰＵ１０のＲＡＭバックアップ端子（ＶＢＢ）に接続され、マイナス端子は接地（ＧＮＤ）とされている。このバックアップ用コンデンサ１４に充電電圧を供給する回路上には、電源復帰時にバックアップ用コンデンサ１４への電源（通電）をオン・オフするスイッチング手段（バックアップ用コンデンサ１４への通電を遅らせる手段の構成要素）としてトランジスタ１６が設けられている。トランジスタ１６のベースには、電源復帰（電源投入含む）後、トランジスタ１６のオン動作をＡｍｓ（Ａミリセコント：ｍｓ（１００分の１秒））遅延させる手段として遅延回路１７が接続されている。
【００１３】
遅延回路１７の構造自体は周知のものであるため、詳しい説明は省略するが、電源復帰からＡｍｓ後にトランジスタ１６のベースにベース電流を供給する。これによりトランジスタ１６がＯＮとなって（エミッタからコレクタ電流が流れ）、バックアップ用コンデンサ１４の充電が開始されることとなる。そして、そのような充電が開始される前に、バックアップ用コンデンサ１４のバックアップ電圧、言い換えれば残留電圧（電源復帰直前にＲＡＭバックアップ端子ＶＢＢに印加されていた実際の電圧）を最低電圧（基準電圧）と比較する比較回路１８が設けられ、前述のトランジスタ１６からＣＰＵ１０のＲＡＭバックアップ端子ＶＢＢへの回路上に接続されている。言い換えれば、バックアップ用コンデンサ１４のプラス端子にこの比較回路１８が接続される。
【００１４】
さらに、比較回路１８には、この比較回路１８の比較結果を電源復帰（電源投入含む）後、Ｂｍｓ保持する保持回路１９が接続され、この保持回路１９はＣＰＵ１０の入力ポート２５に接続されている。なお、ＣＰＵ１０のＶＣＣは、通常の電圧供給端子である。ここで比較回路１８は、例えば公知のコンパレータを用いることができ、保持回路１９は公知のフリップフロップを主体に構成することができる。
【００１５】
図３は、図２を更に具体化した回路を示すものである。図３において所定の交流電源（ＡＣ２４Ｖ等）は、電波整流回路２１で整流され、直流の各生成回路２２により例えばＤＣ５Ｖ、１２Ｖ、２４Ｖ及び３２Ｖ等が生成される。この例では、ＤＣ５Ｖの生成回路２２に前述のトランジスタ１６が接続され、トランジスタ１６は前述のバックアップ用コンデンサ１４を介してＣＰＵ１０のＲＡＭバックアップ端子ＶＢＢに接続されている。ＲＡＭ１２を保持していられる最低電圧と、バックアップ用コンデンサ１４の電源復帰直前のバックアップ電圧とを比較する比較回路として、この例ではコンパレータ１８が設けられ、コンパレータ１８の一方の入力端子（例えばマイナス端子）には、基準電圧を生成する基準電圧回路２５から導かれる基準電圧が、また他方の入力端子（例えばプラス端子）には、バックアップ用コンデンサ１４のプラス端子が接続される。
【００１６】
このコンパレータ１８の出力端子は、一時保持手段としてのフリップフロップ２４の所定の入力端子に接続されている。フリップフロップ２４には、電源復帰（電源投入含む）後、Ｂｍｓ（１００分のＢ秒）遅延させる遅延回路２３が接続され、所定の電源（例えばＤＣ５Ｖ）が電源復帰からＢｍｓ遅れてフリップフロップ２４の所定の端子に入力される。このＢｍｓ遅延させる遅延回路２３におけるＢｍｓは、前述のトランジスタ１６への電源供給を電源復帰後、Ａｍｓ遅延させる遅延回路１７におけるＡｍｓより短く設定される。すなわち遅延時間Ｂｍｓは、Ａｍｓ＞Ｂｍｓに設定される。
【００１７】
そしてフリップフロップ２４では、コンパレータ１８の出力信号（バックアップ用コンデンサ１４のバックアップ電圧が基準電圧（最低電圧）を下回るかそれ以上か）が一時的に保持され、電源復帰後Ｂｍｓ後にフリップフロップ２４の所定の端子に電圧が供給されることにより、フリップフロップ２４の出力端子（例えば１Ｑ）からコンパレータ１８での判断結果がＣＰＵ１０の入力ポート２５に出力される。ここで、電源復帰時のバックアップ用コンデンサ１４の実際のバックアップ電圧が最低電圧以上であれば、入力ポート２５に例えばハイレベルの信号が、最低電圧以下を下回れば、例えばローレベルの信号が入力ポート２５にそれぞれ供給されることとなる。
【００１８】
次に、図２及び図３の回路構成における回路動作及び処理の流れを図４に示す流れ図に基づいて説明する。Ｓ（ステップ）１で停電等の電源断絶から電源復帰（電源投入含む）されると、コンパレータ１８がバックアップ用コンデンサの実際のバックアップ電圧Ｖｃを、予め定められた基準（最低）電圧Ｖｍと比較する（Ｓ２）。その結果信号をフリップフロップ２４に供給し、Ｓ３でフリップフロップ２４はいったんその結果信号を保持する。そして、Ｓ４において電源復帰後Ｂｍｓで遅延回路２３によりフリップフロップ２４の所定端子がハイレベルにされると、フリップフロップ２４から、コンパレータ１８の出力を保持していた保持信号がＣＰＵ１０の入力ポート２５へ出力される。つまり、バックアップ電圧であるコンデンサ電圧Ｖｃ≧基準電圧Ｖｍなら例えばハイレベル、コンデンサ電圧Ｖｃ≦基準電圧Ｖｍなら例えばローレベルの信号が上述の入力ポート２５に供給されることとなる。
【００１９】
そして電源復帰後Ａｍｓで、Ｓ５において遅延回路１７を経てトランジスタ１６ベース電流が供給されると、トランジスタ１６がＯＮとなり、ＤＣ５Ｖ生成回路２２からＣＰＵ１０のＲＡＭバックアップ端子ＶＢＢに本来の電圧が印加されるとともに、バックアップ用コンデンサ１４にも通電されて（Ｓ６）、このコンデンサ１４の充電が開始される。なお、ＣＰＵ１０の電源端子ＶＣＣには、電源復帰時と同時に（Ａｍｓ遅延することなく）所定の電圧（例えばＤＣ５Ｖ）が供給される。
【００２０】
上記Ａｍｓ以上経た後、すなわちバックアップ用コンデンサ１４の充電が開始されてから、Ｓ７においてＣＰＵ１０により、ＣＰＵ１０の入力ポート２５に供給されている信号がローレベルかどうか、言い換えればコンデンサ１４のバックアップ電圧Ｖｃが予め定められた最低限の基準電圧Ｖｍを下回るかどうかが判断され、下回ると判断されると、ＣＰＵ１０はＲＡＭ１２（図１）の内容をＳ８でオールクリアし、逆に入力ポート２５の信号がハイレベルであれば、コンデンサ１４のバックアップ電圧Ｖｃが基準電圧Ｖｍ以上であるため、Ｓ８をスキップし、ＲＡＭ１２の内容をそのまま保持する。その後ＣＰＵ１０はＲＡＭ１２の内容に基づいてパチンコ台の遊技状態を制御する。
【００２１】
なお、電源復帰して直ちにＣＰＵ１０の電源端子ＶＣＣに通電されるが、ＣＰＵ１０のセキュリティ等のためのチェック処理等を含めて、ＣＰＵ１０のパワーオンには一定の時間がかかるのが普通である。このＣＰＵ１０のパワーオンに要する時間（通常は例えば３００ｍｓ程度）は、上記の例で、電源復帰後の通電を遅らせる上記遅延時間Ａｍｓ（例えば１００ｍｓ程度）より長くなるという前提がある。より具体的には、図７（ａ）に概念を示すように、コンパレータの比較信号Ｃｏｕｔ（コンデンサの充電前電圧Ｖｃと基準電圧Ｖｍとの大小（Ｖｃ≧Ｖｍ？））をＣＰＵが見に行くのは、遅延時間Ａｍｓが経過した後であることから、遅延時間Ａｍｓの経過前の前記コンパレータの比較信号Ｃｏｕｔをフリップフロップ（ＦＦ）で保持し、その保持結果がＣＰＵに供給される必要がある。仮にその保持（ＦＦ）がないすれば、（ｂ）のように上記遅延時間Ａｍｓから時間ｔが経過したときのバックアップ電圧（時間ｔだけ充電されて上昇した後の電圧Ｖｍｔ）と基準電圧Ｖとの比較結果をＣＰＵが見ることになるため、充電前のバックアップ電圧が基準電圧以上であったかどうかをチェックする趣旨からすると意味がないことになる。
【００２２】
また、コンパレータの比較信号の出力（比較処理）は、前記遅延時間Ａｍｓの終了前に完了する必要があるが、比較処理時間のバラツキ、その他の不確定要素を考慮し、比較信号を採るタイミングは、上記遅延時間Ａｍｓより短い前記Ｂｍｓとされ、例えば前者が１００ｍｓ程度であれば、安全面をみて後者を例えば５０ｍｓ程度とすることができる。
【００２３】
なお図７（ｃ）に示す本発明の変形例のように、バックアップコンデンサの充電開始を遅らせる遅延時間Ａを長く延ばすことにより、ＣＰＵのパワーアップに要する立ち上がり時間がその遅延時間Ａより短いか等しくなる（遅延時間Ａ内に納まる）ようにすれば、その遅延時間Ａの延長により時間ｔだけ更に放電して降下したコンデンサ電圧Ｖｃｔ’を、その充電開始前にチェックする（Ｖｃｔ’≧Ｖｍ？）ことになり、フリップフロップ等の一時保持手段なしでも本発明の目的は達成される。
【００２４】
ただし、この場合はＣＰＵの電源端子ＶＣＣが電源復帰により直ちにハイレベル（電圧印加）となる一方で、ＣＰＵのＲＡＭバックアップ端子ＶＢＢはローレベルである状態が比較的長く続くこととなり、このような通常でない状態をできるだけ短くするという観点からすると、図７（ａ）ように遅延時間Ａを可及的に短くして、バックアップ電圧の比較信号を保持する態様が好ましいと言える。もっとも、ＣＰＵの立ち上がりに要する時間を短縮することにより、上記遅延時間Ａは短いままで、その遅延時間Ａ内にＣＰＵにより充電前のバックアップ電圧の適否のチェックができるから、フリップフロップ等の信号一時保持手段を用いることなく、コンパレータ等の比較手段の信号を直接ＣＰＵに出力することができる。
【００２５】
いずれにしても、図７（ａ）又は（ｃ）の実施例では、コンパレータ等の比較手段（及びフリップフロップ等の信号一時保持手段）の信号がＣＰＵに入力（供給）されるのみで、ＣＰＵから電源回路側への出力信号は必要としない。つまり、電源回路側からＣＰＵへ向かう一方通行の信号系により、ＲＡＭのバックアップの不確実さ、ひいてはＲＡＭの誤作動等を防止できるから、信号系統が簡単で、配線関係も複雑にならない利点を有する。
【００２６】
別の実施例を図５に基づいて説明する。図５に示す実施例では、バックアップ用コンデンサ１４に電圧を供給する回路上にトランジスタ２６等の電源供給用のスイッチング手段が設けられている。このトランジスタ２６のベースはＣＰＵ１０の出力ポート２７に接続されいている。また、バックアップ用コンデンサ１４（その例えばプラス端子）は、電力復帰（電力投入含む）の直前におけるコンデンサ１４のバックアップ電圧Ｖｃと、前述のＲＡＭを保持することができる最低電圧値（基準電圧Ｖｍ）とを比較する比較回路１８に接続されている。比較回路１８は前述と同様、バックアップ電圧Ｖｃが基準電圧Ｖｍ以上か又はそれを下回るかの比較結果を出力するもので、より具体的には図３のようなコンパレータ１８を用いることができる。この比較回路１８（より具体的にはコンパレータの出力端子）はＣＰＵ１０の入力ポート２５に接続されている。
【００２７】
次に、図５の回路を用いた場合の処理の流れを図６に基づいて説明する。Ｓ１０で電源復帰（電源投入含む）すると、ＣＰＵ１０の電源端子ＶＣＣに所定の電圧（例えばＤＣ５Ｖ）が供給される。このとき、バックアップ用コンデンサ１４へはトランジスタ２６がオフとなっているため通電はされない。この状態でＳ１１において、そのコンデンサ１４の実際のバックアップ電圧Ｖｃと、基準電圧（ＲＡＭ保持可能な最低電圧）Ｖｍとを前述の比較回路１８で比較する。つまりＶｃ≧Ｖｍであるか、またはＶｃ＜Ｖｍかを判断する。これは、前述のコンパレータ１８等を用いることができる。そしてＳ１２で、その比較結果をＣＰＵ１０の入力ポート２５へ出力する。具体的には、例えばコンパレータ１８のハイレベル又はローレベルの信号がＣＰＵの入力ポートへ供給されるわけである。
【００２８】
さらにＳ１３では、ＣＰＵ１０は入力ポート２５に供給されている信号をチェックし、その信号がハイレベルかローレベルのいずれかの信号であるかを判断する。Ｓ１４において、バックアップ電圧Ｖｃが基準電圧（最低電圧）Ｖｍより小さい、つまりローレベルであれば、Ｓ１５でＲＡＭ１２の内容をオールクリアし、Ｓ１４の判断がＮＯ、すなわちバックアップ電圧Ｖｃが上記最低電圧Ｖｍ以上であると判断されれば、Ｓ１５のＲＡＭの内容のクリアをスキップする。さらにＳ１６でＣＰＵ１０は出力ポート２７をハイレベル（ＯＮ）とし、その出力ポート２７のトランジスタ２６をＯＮにする。これによりＲＡＭバックアップ端子ＶＢＢに通常の電圧（例えばＤＣ５Ｖ）が印加されるとともに、バックアップ用コンデンサ１４へも同様の電圧が印加され、このコンデンサ１４の充電が開始されることとなる（Ｓ１７）。
【００２９】
この実施例では、電源供給回路側のコンパレータ等の比較手段からＣＰＵに入力される信号系と、ＣＰＵから電源供給回路側へ出力される信号系との２系統（双方向）の信号のやりとりが必要となるが、ＣＰＵの立ち上がり時間や信号チェック時間の長短に拘らず、ＣＰＵでの必要な処理が完結してから、バックアップコンデンサの充電を開始する信号を出力するので、遅延回路やプリップフロック等を必要としない利点がある。
【００３０】
なお、前述の図４のＳ１〜Ｓ４の流れは、ハード回路の信号処理として実行され、Ｓ５以降の処理は、図１のＲＯＭ１１等に予め記憶されたプログラムをＣＰＵ１０が読み出し処理命令を行うことにより実行される。また、図６においてＳ１０〜Ｓ１２の流れは、ハード回路の信号処理として実行され、Ｓ１３以降は、上述のＲＯＭ１１に記憶されているプログラムをＣＰＵ１０が読み出し命令処理することによって実行される。
【００３１】
以上のように、コンデンサ１４のバックアップ電圧がＲＡＭ１２の保持に必要な最低電圧以上であればＲＡＭ１２の内容を使用し、それを下回ればＲＡＭの内容を消去することにより、ＲＡＭの内容が部分的に消去されていたときに生じやすい誤作動を回避することができる。なお、以上のような回路並びにプログラムの処理は、例えば図１における払出し制御装置２、表示制御装置３、音響制御装置４、ランプ制御装置５等にも停電時等のバックアップ用コンデンサが接続されている場合は、それらにも同様に適用することができる。また、例えばメイン制御回路１及び払出し制御回路２等が共通の基板（ボード）又は回路で構成される場合は（あるいは別々に構成される場合でも）、バックアップ用コンデンサ１４等のバックアップ用電源がその共通の基板等に共通に設けられることがあり、その場合は複数の回路にまたがるバックアップ制御装置として機能する。
【００３２】
なお、図３等に示したコンパレータは不可欠というわけではなく省略することも可能である。例えば、電源供給側の回路でバックアップ電圧（コンデンサ電圧）と基準電圧との比較を行わず、バックアップ電圧の値を、例えばＡ／Ｄ変換してＣＰＵに供給し、ＣＰＵがそのバックアップ電圧と基準電圧と比較するプログラムを実行させ、その結果に基づいてＲＡＭ等のメモリに対する処理を決定することもできる。
【図面の簡単な説明】
【図１】本発明を含むパチンコ台の制御装置を概念的に示す図。
【図２】本発明の一実施例を概念的に示す回路図。
【図３】図２をより具体的に示す回路図。
【図４】図２又は３の回路を用いた処理の流れの一例を示す図。
【図５】本発明の別の実施例を概念的に示す回路図。
【図６】図５の回路を用いた処理の流れの一例を示す流れ図。
【図７】本発明の実施例の技術的な意味を説明する図。
【図８】従来例を概念的に示す図。
【符号の説明】
１０  ＣＰＵ
１４  バックアップ用コンデンサ
１６  トランジスタ
１７  遅延回路
１８  比較回路
１９  保持回路
２３  遅延回路
２４  フリップフロップ
２５  入力ポート
２６  トランジスタ
２７  出力ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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