(57)【特許請求の範囲】
【請求項１】
高速入力信号を入力し、高速出力信号と低速出力信号を出力する被試験対象を試験するために、前記被試験対象に高速入力信号を与えると同時に高速出力信号を試験する第１のデジタルファンクションユニットと、前記被試験対象の低速出力信号を受け、前記第１のデジタルファンクションユニットのテストレートを間引いて作成されたテストレートで動作する第２のデジタルファンクションユニットとを備え、前記２つのデジタルファンクションユニットはそれぞれの出力信号を期待値と比較し一致／不一致を示すマッチ信号が得られるように構成されたＩＣ試験装置であって、
前記第２のデジタルファンクションユニットのマッチ信号を入力し、前記第１、第２のデジタルファンクションユニットのテストレートに基づいて、前記第１のデジタルファンクションユニットのテストレートが間引かれている時に、一致を示すマッチ信号を出力し、間引かれていない時に、入力したマッチ信号を出力するレート調整回路を備えたことを特徴とするＩＣ試験装置。
【請求項２】
前記第１のデジタルファンクションユニット側で得たマッチ信号と前記レート調整回路を介して得られる第２のデジタルファンクションユニット側のマッチ信号との両者が、一致しているかどうかを示すパターンマッチ判定信号を出力するマッチ判定回路を備えたことを特徴とする請求項１記載のＩＣ試験装置。
【請求項３】
前記期待値は、第１及び第２のデジタルファンクションユニット内で予め個別に設定できるように構成したことを特徴とする請求項１または２記載のＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つのデジタルファンクションユニットが異なるテストレートで動作することを特徴とするＩＣ試験装置に関し、詳しくは被試験対象の状態が試験者の期待する状態であるか否かを判断するためのパターンマッチ判定機能を実現するための回路構成の改善に関するものである。
【０００２】
【従来の技術】
高速、大容量のメモリ、少ピンを特徴とする第１のデジタルファンクションユニットと低速、小容量のメモリ、多ピンを特徴とする第２のデジタルファンクションユニットで構成され、２つのデジタルファンクションユニットが異なるテストレートで動作するＩＣ試験装置は、液晶表示器（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）の駆動装置（以下ＬＣＤドライバとする）の試験等において有効である。
【０００３】
尚、このようなＩＣ試験装置は例えば、本願出願人が提案した特願平９−４９９６６号に記載されている。
【０００４】
ＬＣＤドライバは、高速、少ピンの入力信号に対して２種類の信号を出力する。それは、高速、少ピンのインタフェース信号と、低速、多ピンのＬＣＤ駆動用信号である。
【０００５】
図３は、この種のドライバをテストする従来のＩＣ試験装置の構成例である。この例では、ＬＣＤドライバのような、片方の出力は高速で少ピン、他方の出力は低速で多ピンという被試験対象（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）２の特質に着目し、ＤＵＴの高速出力側には入力信号を高速で処理する第１のデジタルファンクションユニット１０を接続し、低速出力側にはＤＵＴからの低速の出力信号を受け、前記第１のデジタルファンクションユニットとは異なるテストレートで動作する第２のデジタルファンクションユニット２０を接続している。
【０００６】
高速側の第１のデジタルファンクションユニット１０は、ＤＵＴ２へ試験用入力信号Ｃを発生すると同時に高速側の出力信号であるインタフェース信号Ｄの良否（パス／フェイル）を判断し、低速側の第２のデジタルファンクションユニット２０へ高速用同期信号（図示せず）を間引いて生成した低速用同期信号Ａを出力する。低速側の第２のデジタルファンクションユニット２０は、第１のデジタルファンクションユニット１０から与えられる同期信号Ａに従って、ＤＵＴ２の低速側の出力信号であるＬＣＤ出力信号Ｅのパス／フェイルを判断し、フェイルと判断された場合は異常発生信号Ｂを第１のデジタルファンクションユニット１０へ通知する。
【０００７】
以上のように、高速であるが高価なデジタルファンクションユニットと低速であるが安価なデジタルファンクションユニットをそれぞれの特徴を生かし、組み合わせて使用することにより、コストパフォーマンスの向上を図っている。
【０００８】
【発明が解決しようとする課題】
しかしながら従来の構造では、入力信号に対して出力信号が一義的に決まるタイプのＤＵＴしか試験を行うことができなかった。すなわち、入力信号に対する出力信号が一義的に決まらないタイプのＤＵＴ（例えばマイクロプロセッサユニットを内蔵するＤＵＴ）は、試験中に出力の状態を観測しながら分岐動作をさせる必要がある。例えば、出力の状態がある条件に一致（不一致）したら試験開始とするようなときである。
【０００９】
出力の状態による分岐動作はＤＵＴの高速出力信号と低速出力信号の両者の出力パターンが試験者の期待する出力パターンと一致したか否かで判断することができる。つまり、試験者の期待する出力パターンの期待値と高速、低速それぞれの出力信号とを比較して得られる両者のマッチ信号をレートの違いによるタイミングのずれを考慮しながら比較し、両者のパターンが一致（不一致）と判断されたら分岐（例えば試験開始）する。
【００１０】
前記ＤＵＴがある状態（例えば試験開始可能な）となったか否かの判定がパターンマッチ判定であり、ある状態となるまで待っている期間がマッチサイクルである。従来のＩＣ試験装置は、このパターンマッチ判定を実施する回路を備えていなかった。
【００１１】
このため、従来のＩＣ試験装置では前記ＭＰＵを内蔵するＤＵＴ（代表的なものに、ＣＰＵ、ＣＧ等を内蔵したＬＣＤドライバがある。）の試験に対応できないという課題があった。
【００１２】
本発明は、上記課題を解決するもので、２つのデジタルファンクションユニットが異なるテストレートで動作するＩＣ試験装置においてパターンマッチ判定が可能なＩＣ試験装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
このような目的を達成するために請求項１に記載した発明では、
高速入力信号を入力し、高速出力信号と低速出力信号を出力する被試験対象を試験するために、前記被試験対象に高速入力信号を与えると同時に高速出力信号を試験する第１のデジタルファンクションユニットと、前記被試験対象の低速出力信号を受け、前記第１のデジタルファンクションユニットのテストレートを間引いて作成されたテストレートで動作する第２のデジタルファンクションユニットとを備え、前記２つのデジタルファンクションユニットはそれぞれの出力信号を期待値と比較し一致／不一致を示すマッチ信号が得られるように構成されたＩＣ試験装置であって、
前記第２のデジタルファンクションユニットのマッチ信号を入力し、前記第１、第２のデジタルファンクションユニットのテストレートに基づいて、前記第１のデジタルファンクションユニットのテストレートが間引かれている時に、一致を示すマッチ信号を出力し、間引かれていない時に、入力したマッチ信号を出力するレート調整回路を備えたことを特徴とするものである。
【００１５】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は本発明に係るＩＣ試験装置の一実施例を示す構成図である。
第１のデジタルファンクションユニット１０ａは、ＤＵＴ３０の高速側の出力パターンの期待値を記憶する期待値メモリ１２と、ＤＵＴの高速出力信号ｚと前記高速側の出力パターンの期待値とを比較するデジタルコンパレータ１４と、その比較動作の実行タイミング信号を発生するタイミングジェネレータ１３と、前記デジタルコンパレータ１４で期待値と出力信号との間に不一致が発生した場合、そのフェイル情報を記憶するフェイルメモリ１５を搭載している。
【００１６】
更に、  ＤＵＴ３０の低速側の出力パターンの期待値を記憶するパターンメモリ１６と低速出力側のデジタルコンパレータ２４の比較動作の実行タイミング信号を発生するタイミングジェネレータ１７と第１のデジタルファンクションユニット１０ａおよび第２のデジタルファンクションユニット２０ａ両者を総括的に管理するデジタルファンクションコントローラ１１と、高速側のマッチ信号ｂとレート調整回路の出力信号ｆを比較しパターンマッチ判定信号ｇを出力するマッチ判定回路１８を搭載している。
【００１７】
第２のデジタルファンクションユニット２０ａは、前記パターンメモリ１６に記憶されたＤＵＴ３０の低速側の出力パターンの期待値とＤＵＴ３０の低速出力信号ｙとを比較するデジタルコンパレータ２４と、そのフェイル情報を記憶するフェイルメモリ２５を搭載している。また、第２のデジタルファンクションユニット２０ａ内の各部を制御するためのスレーブコントローラ２１および低速レートで動作するデジタルコンパレータ２４より出力されるマッチ信号ｅと高速レートで動作するマッチ判定回路８とのレート調整を実施するレート調整回路２６を搭載している。
【００１８】
第１のデジタルファンクションコントローラ１１から出力される試験用入力信号ｘはＤＵＴ３０の入力端子に接続される。ＤＵＴ３０の高速出力信号ｚは高速レートで動作するデジタルコンパレータ１４に接続され、低速出力信号ｙは低速レートで動作するデジタルコンパレータ２４に接続されている。
【００１９】
以上の構成によるＩＣ試験装置の動作を図２のタイムチャートを参照して次に説明する。
第２のデジタルファンクションユニット２０ａの同期信号ｄ（低速レート）は、第１のデジタルファンクションユニットの同期信号ａ（高速レート）を間引いて作成されたものである。
【００２０】
第１のデジタルファンクションユニットのマッチ信号ｂは、高速レートの第１のデジタルファンクションユニットの同期信号ａの立ち上がり時に更新され、第２のデジタルファンクションユニットのマッチ信号ｅは、低速レートの第２のデジタルファンクションユニットの同期信号ｄの立ち上がり時に更新される。
パターンマッチ判定は、第１、第２のデジタルファンクションユニットのマッチ信号が、両者共に“１”の時がマッチ、両者のどちらかが“０”、または両者共に“０”のときがアンマッチとして判定され、これは、第１のデジタルファンクションユニットの同期信号ａの立ち上がり時に実施される。
【００２１】
つぎに、第１のデジタルファンクションユニットのマッチ信号ｂと、第２のデジタルファンクションユニットのマッチ信号ｅを注視すると、図中、レートＮｏ．２、４，５，８，１０に、第２のデジタルファンクションユニットの同期信号ｄが入力されていないため、第２のデジタルファンクションユニットのマッチ信号ｅが、前回値をそのまま保持している個所がある。これは、低速レート側である第２のデジタルファンクションユニット２０ａのマッチ判定が、レート調整のためスキップされたことを表わす。この個所のパターンマッチ判定は、第１のデジタルファンクションユニットのマッチ信号ｂのみで行うべきであり、第２のデジタルファンクションユニットのマッチ信号ｅは除外しなければならない。これを実施する目的で設けられた回路が、レート調整回路２６である。
【００２２】
レート調整回路２６は、第２のデジタルファンクションユニットのマッチ信号ｅを入力とし、これに、第２のデジタルファンクションユニットの同期信号ｄが入力されていないレート（レートＮｏ．２、４，５，８，１０）においては、すべて、マッチ状態とした信号を出力する。すなわち、第２のデジタルファンクションユニットの同期信号ｄが、スキップされた場合、レート調整回路２６はレート調整回路の出力信号ｆを“１”として出力するため、見かけ上、マッチ判定回路８は、第１のデジタルファンクションユニットのマッチ信号ｂのみでパターンマッチ判定を実施するため、正常なパターンマッチ判定信号ｇを出力できる。
【００２３】
レート調整回路２６はマッチサイクルイネーブル信号ｃが“１”の時は前記のような動作を行い“０”の時は第２のデジタルファンクションユニットのマッチ信号ｅをそのまま出力する。これにより、ＤＵＴがマッチサイクルの間はマッチサイクルイネーブル信号を“１”とすることでパターンマッチ判定信号ｇを検出し、マッチサイクルイネーブル信号を“０”とすることでパターンマッチ判定信号ｇをパス／フェイル信号として用いることができる。
【００２４】
このような構成により、２つのデジタルファンクションユニットが異なるテストレートで動作するＩＣ試験装置において、２つのデジタルファンクションユニットのパターンマッチ判定とパス／フェイル判定が可能となる。
【００２５】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００２６】
【発明の効果】
以上説明したように本発明によれば、次のような効果がある。
請求項１に記載した発明では、レート調整回路が、第２のデジタルファンクションユニットのマッチ信号を入力し、第１のデジタルファンクションユニットのテストレートが間引かれた時に、一致を示すマッチ信号を出力し、間引かれていない時に、入力したマッチ信号を出力するので、パターンマッチ判定が可能となる。
【００２７】
請求項２に記載した発明では、従来のＩＣテスト装置に、マッチ判定回路を設ける等の僅かの改造でパターンマッチ判定が容易に実現できる。
請求項３に記載した発明では、期待値を予め個別に設定できる構成としたので効率的な試験を実現できる。
【図面の簡単な説明】
【図１】本発明に係るＩＣ試験装置の一実施例を示す構成図である。
【図２】本発明に係るＩＣ試験装置のタイムチャートである。
【図３】従来のＩＣ試験装置の一例を示す構成図である。
【符号の説明】
１０ａ  第１のデジタルファンクションユニット
１１  デジタルファンクションコントローラ
１２  第１のデジタルファンクションユニットの期待値メモリ
１３  第１のデジタルファンクションユニットのタイミングジェネレータ
１４  第１のデジタルファンクションユニットのデジタルコンパレータ
１５  第１のデジタルファンクションユニットのフェイルメモリ
１６  第２のデジタルファンクションユニットのパターンメモリ
１７  第２のデジタルファンクションユニットのタイミングジェネレータ
１８  マッチ判定回路
２０ａ  第２のデジタルファンクションユニット
２１  スレーブコントローラ
２２  第２のデジタルファンクションユニットの期待値メモリ
２４  第２のデジタルファンクションユニットのデジタルコンパレータ
２５  第２のデジタルファンクションユニットのフェイルメモリ
２６  レート調整回路
【図１】
0003554766.tif 000002
【図２】
0003554766.tif 000003
【図３】
0003554766.tif 000004