(57)【特許請求の範囲】
【請求項１】
入力コンデンサと、トランスと、前記入力コンデンサと前記トランスの１次巻線との間に設けられ、第１のアーム及び前記第１のアームよりも前記入力コンデンサから見て遠くに配置された第２のアームを有するフルブリッジ型のスイッチング回路と、前記トランスの２次巻線に接続された出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備え、前記第１のアームが、第１スイッチ素子及び第２のスイッチ素子からなる第１の一対のスイッチ素子と、前記第１スイッチ素子に並列接続された第１のコンデンサおよび前記第２のスイッチ素子に並列接続された第２のコンデンサを備え、前記第２のアームが、第３のスイッチ素子及び第４のスイッチ素子からなる第２の一対のスイッチ素子と、前記第３のスイッチ素子に並列接続された第３のコンデンサおよび前記第４のスイッチ素子に並列接続された第４のコンデンサを備えたスイッチング電源装置であって、前記第１のアームに設けられた第１のコンデンサおよび前記第２のコンデンサがいずれも、前記第２のアームに設けられた前記第３のコンデンサおよび前記第４のコンデンサよりも大きな容量値を有し、前記制御回路が、電力伝送開始信号を用いて、前記第１のアームを制御し、電力伝送終了信号を用いて、前記第２のアームを制御するように構成されたことを特徴とするスイッチング電源装置。
【請求項２】
入力コンデンサと、トランスと、前記入力コンデンサと前記トランスの１次巻線との間に設けられ、第１のアーム及び前記第１のアームよりも前記入力コンデンサから見て遠くに配置された第２のアームを有するフルブリッジ型のスイッチング回路と、前記トランスの２次巻線に接続された出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備え、前記第１のアームが、第１スイッチ素子及び第２のスイッチ素子からなる第１の一対のスイッチ素子と、前記第１スイッチ素子に並列接続された第１のコンデンサおよび前記第２のスイッチ素子に並列接続された第２のコンデンサを備え、前記第２のアームが、第３のスイッチ素子及び第４のスイッチ素子からなる第２の一対のスイッチ素子と、前記第３のスイッチ素子に並列接続された第３のコンデンサおよび前記第４のスイッチ素子に並列接続された第４のコンデンサを備えたスイッチング電源装置であって、前記第１のアームに設けられた前記第１のコンデンサおよび前記第２のコンデンサがいずれも、前記第２のアームに設けられた前記第３のコンデンサおよび前記第４のコンデンサよりも大きな容量値を有するスイッチング電源装置を位相シフト制御方式により、制御する方法であって、電力伝送開始信号を用いて、前記第１のアームを制御し、電力伝送終了信号を用いて、前記第２のアームを制御することを特徴とするスイッチング電源装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置及びその制御方法に関し、さらに詳細には、フルブリッジ回路を用いたスイッチング電源装置及びその制御方法に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。ここで、大容量が要求されるスイッチング電源装置のスイッチング回路としては、いわゆるフルブリッジ回路が用いられることが一般的であるが、この種のスイッチング回路において発生するスイッチング損失を低減可能な駆動方式として、いわゆる位相シフト制御方式が知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、位相シフト制御方式によるスイッチング電源装置においては、スイッチング動作に伴って、フルブリッジ回路を構成するスイッチ素子にサージ電圧が印加されてしまうという問題があった。
【０００４】
このようなサージ電圧が発生すると、フルブリッジ回路を構成するスイッチ素子が破壊されるおそれがあるため、耐圧の高いスイッチ素子を用いる必要がありコストを増大させたり、装置全体が大型化する原因となっていた。また、変換効率が悪化する原因ともなっていた。
【０００５】
したがって、本発明の目的は、スイッチ素子に印加されるサージ電圧が低減されたスイッチング電源装置を提供することである。
【０００６】
また、本発明の他の目的は、スイッチ素子に印加されるサージ電圧を低減することが可能なスイッチング電源装置の制御方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明のかかる目的は、入力コンデンサと、トランスと、前記入力コンデンサと前記トランスの１次巻線との間に設けられ、第１のアーム及び前記第１のアームよりも前記入力コンデンサから見て遠くに配置された第２のアームを有するフルブリッジ型のスイッチング回路と、前記トランスの２次巻線に接続された出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備え、前記第１のアームが、第１スイッチ素子及び第２のスイッチ素子からなる第１の一対のスイッチ素子と、前記第１スイッチ素子に並列接続された第１のコンデンサおよび前記第２のスイッチ素子に並列接続された第２のコンデンサを備え、前記第２のアームが、第３のスイッチ素子及び第４のスイッチ素子からなる第２の一対のスイッチ素子と、前記第３のスイッチ素子に並列接続された第３のコンデンサおよび前記第４のスイッチ素子に並列接続された第４のコンデンサを備えたスイッチング電源装置であって、前記第１のアームに設けられた前記第１のコンデンサおよび前記第２のコンデンサがいずれも、前記第２のアームに設けられた前記第３のコンデンサおよび前記第４のコンデンサよりも大きな容量値を有し、前記制御回路が、電力伝送開始信号を用いて、前記第１のアームを制御し、電力伝送終了信号を用いて、前記第２のアームを制御するように構成されたことを特徴とするスイッチング電源装置によって達成される。
【０００８】
本発明によれば、電力伝送開始信号を用いて、第１のアームを制御し、電力伝送終了信号を用いて、第２のアームを制御するように構成されているから、サージ電圧を低減させることができ、さらに、第１のアームに設けられた第１のコンデンサおよび第２のコンデンサがいずれも、第２のアームに設けられた第３のコンデンサおよび第４のコンデンサよりも大きな容量値を有しているから、より一層、サージ電圧を低減させることが可能になる。したがって、スイッチング回路を構成する各スイッチ素子の破壊を防止することができるから、特に耐圧の高い素子を用いる必要がなくなり、コストを低減することが可能にとなるだけでなく、装置全体を小型化することが可能になり、さらには、スイッチング回路の変換効率を改善することもできる。
【００１５】
本発明の前記目的はまた、入力コンデンサと、トランスと、前記入力コンデンサと前記トランスの１次巻線との間に設けられ、第１のアーム及び前記第１のアームよりも前記入力コンデンサから見て遠くに配置された第２のアームを有するフルブリッジ型のスイッチング回路と、前記トランスの２次巻線に接続された出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備え、前記第１のアームが、第１スイッチ素子及び第２のスイッチ素子からなる第１の一対のスイッチ素子と、前記第１スイッチ素子に並列接続された第１のコンデンサおよび前記第２のスイッチ素子に並列接続された第２のコンデンサを備え、前記第２のアームが、第３のスイッチ素子及び第４のスイッチ素子からなる第２の一対のスイッチ素子と、前記第３のスイッチ素子に並列接続された第３のコンデンサおよび前記第４のスイッチ素子に並列接続された第４のコンデンサを備えたスイッチング電源装置であって、前記第１のアームに設けられた前記第１のコンデンサおよび前記第２のコンデンサがいずれも、前記第２のアームに設けられた前記第３のコンデンサおよび前記第４のコンデンサよりも大きな容量値を有するスイッチング電源装置を位相シフト制御方式により、制御する方法であって、電力伝送開始信号を用いて、前記第１のアームを制御し、電力伝送終了信号を用いて、前記第２のアームを制御することを特徴とするスイッチング電源装置の制御方法によって達成される。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【００１８】
図１に示すように、本実施態様にかかるスイッチング電源装置は、直流入力電源１より一対の入力電源端子２，３に供給される入力電圧Ｖｉｎを降圧して出力電圧Ｖｏを生成し、これを一対の出力電源端子４，５に供給する装置であり、入力電源端子２，３に接続された入力コンデンサ１０と、入力コンデンサ１０に接続されたフルブリッジ型のスイッチング回路２０と、１次巻線３１及び２次巻線３２，３３を有するトランス３０と、スイッチング回路２０とトランス３０の１次巻線３１との間に挿入されたインダクタ４０と、トランス３０の２次巻線３２，３３に接続された整流回路５０と、整流回路５０と一対の出力電源端子４，５との間に接続された平滑回路６０と、スイッチング回路２０の動作を制御する制御回路７０と、絶縁回路７１〜７４とを備えている。一対の出力電源端子４，５間には負荷６が接続される。また、整流回路５０と平滑回路６０は出力回路を構成している。
【００１９】
スイッチング回路２０は、入力コンデンサ１０の両端間に直列接続された第１のスイッチ素子２１及び第２のスイッチ素子２２と、入力コンデンサ１０の両端間に直列接続された第３のスイッチ素子２３及び第４のスイッチ素子２４と、第１乃至第４のスイッチ素子２１〜２４に対してそれぞれ並列に接続されたコンデンサ２１ｃ〜２４ｃとを備え、第１及び第２のスイッチ素子２１，２２からなる直列体はフルブリッジ回路の第１のアームを構成し、第３及び第４のスイッチ素子２３，２４からなる直列体はフルブリッジ回路の第２のアームを構成している。これら第１乃至第４のスイッチ素子２１〜２４としては、公知である種々のスイッチ素子を用いることができるが、ＦＥＴ（電界効果型トランジスタ）を用いることが好ましい。
【００２０】
さらに、スイッチング回路２０には、インダクタ２５〜２８が含まれており、インダクタ２５は、第１のアームの高位側端子Ｈ１と入力コンデンサ１０の高位側電極との間の配線に存在する寄生インダクタンス成分であり、インダクタ２６は、第１のアームの低位側端子Ｌ１と入力コンデンサ１０の低位側電極との間の配線に存在する寄生インダクタンス成分である。また、インダクタ２７は、第１のアームの高位側端子Ｈ１と第２のアームの高位側端子Ｈ２との間の配線に存在する寄生インダクタンス成分であり、インダクタ２８は、第１のアームの低位側端子Ｌ１と第２のアームの低位側端子Ｌ２との間の配線に存在する寄生インダクタンス成分である。また、第１のアームの中点Ｍ１は、トランス３０の１次巻線３１の一端に接続されており、第２のアームの中点Ｍ２は、インダクタ４０を介してトランス３０の１次巻線３１の他端に接続されている。
【００２１】
トランス３０は、上述のとおり、１次巻線３１及び２次巻線３２，３３を備えており、その巻数比（＝１次巻線３１：２次巻線３２，３３）はｎ：１である。
【００２２】
整流回路５０は、トランス３０の２次巻線３２の一端と整流出力点５０ａとの間に接続された第１のダイオード５１と、トランス３０の２次巻線３３の一端と整流出力点５０ａとの間に接続された第２のダイオード５２とを備えている。
【００２３】
平滑回路６０は、整流出力点５０ａと出力電源端子４との間に接続された出力チョーク６１と、一対の出力電源端子４，５間に接続された出力コンデンサ６２とを備えている。また、出力電源端子５は、トランス３０の２次側センタータップ３０ａに直接接続されている。
【００２４】
制御回路７０は出力コンデンサ６２の両端間に現れる出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが予め定められた値となるようスイッチング回路２０の動作を制御する回路であり、位相シフト制御方式によってその出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄを生成する。また、絶縁回路７１〜７４は、スイッチング電源装置の１次側回路と２次側回路との絶縁状態を確保しつつ、制御回路７０より出力される出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄをそれぞれ第１〜第４のスイッチ素子２１〜２４のゲートにそれぞれ供給する回路である。
【００２５】
図２は、制御回路７０によって生成される出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄの波形図である。
【００２６】
図２に示すように、制御回路７０は、所定のデッドタイムを挟んで出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂを交互にハイレベルとし、同様に、所定のデッドタイムを挟んで出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄを交互にハイレベルとする。出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベルである期間においてはトランス３０の１次巻線３１の電圧Ｖｍｔが負方向となり、また、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間においてはトランス３０の１次巻線３１の電圧Ｖｍｔが正方向となるため、これら期間において、１次側回路から２次側回路への電力伝送が行われる。
【００２７】
また、出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる信号の組と出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる信号の組との位相差は、出力電圧Ｖｏに基づいて決定される。より具体的には、現在の出力電圧Ｖｏが予め定められた値よりも低ければ低いほど、位相差を大きくすることによって出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベルである期間、並びに、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間を長くし、電力の伝送量を増大させる。逆に、現在の出力電圧Ｖｏが予め定められた値よりも高ければ高いほど、位相差を小さくすることによって出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベルである期間、並びに、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間を短くし、電力の伝送量を減少させる。このようにして、かかる位相差の調節により、出力電圧Ｖｏを予め定められた値に安定させることができる。
【００２８】
ここで、図２に示すように、トランス３０の１次巻線３１の電圧Ｖｍｔが負方向となる期間の開始タイミングは出力信号ＯＵＴ−Ａの立ち上がりによって規定され、終了タイミングは出力信号ＯＵＴ−Ｄの立ち下がりによって規定されていることが分かる。同様に、トランス３０の１次巻線３１の電圧Ｖｍｔが正方向となる期間の開始タイミングは出力信号ＯＵＴ−Ｂの立ち上がりによって規定され、終了タイミングは出力信号ＯＵＴ−Ｃの立ち下がりによって規定されている。このため、本明細書においては、出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる信号の組を「電力伝送開始信号」と呼び、出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる信号の組を「電力伝送終了信号」と呼ぶことがある。
【００２９】
本実施態様においては、出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が第１のアームの動作を制御し、出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる電力伝送終了信号が第２のアームの動作を制御している点が重要である。以下、その意義について詳細に説明する。
【００３０】
図３は、図２に示す期間ａにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ａは出力信号ＯＵＴ−Ｂが立ち下がってから出力信号ＯＵＴ−Ａが立ち上がるまでの期間である。換言すれば、第２のスイッチ素子２２がターンオフしてから第１のスイッチ素子２１がターンオンするまでの期間である。
【００３１】
図３に示すように、期間ａにおいては、出力信号ＯＵＴ−Ｄのみがハイレベルであり、他の出力信号はローレベルとなっている。これにより、第４のスイッチ素子２４はオン状態であり、他のスイッチ素子はオフ状態である。この期間は、コンデンサ２１ｃとインダクタ４０との間、並びに、コンデンサ２２ｃとインダクタ４０との間で自由共振動作が行われる。
【００３２】
図４は、図２に示す期間ｂにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ｂは出力信号ＯＵＴ−Ａが立ち上がってから出力信号ＯＵＴ−Ｄが立ち下がるまでの期間である。換言すれば、第１のスイッチ素子２１がターンオンしてから第４のスイッチ素子２４がターンオフするまでの期間である。
【００３３】
図４に示すように、期間ａにおいては、出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベル、すなわち、第１のスイッチ素子２１と第４のスイッチ素子２４がいずれもオンしていることから、１次側回路から２次側回路への電力の伝送が行われる。ここで、図４に示すＬｃｈ’は、出力チョーク６１の１次側回路への影響を等価的に表すインダクタンス成分であり、
Ｌｃｈ’＝ｎ２・Ｌｃｈ
である。
【００３４】
図５は、図２に示す期間ｃ１における１次側回路の状態を示す等価回路図である。図２に示すように、期間ｃ１は出力信号ＯＵＴ−Ｄが立ち下がってから、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の前半である。換言すれば、第４のスイッチ素子２４がターンオフしてから第３のスイッチ素子２３がターンオンするまでの期間の前半である。
【００３５】
図５に示すように、期間ｃ１においては、出力信号ＯＵＴ−Ａのみがハイレベルであり、他の出力信号はローレベルとなっている。これにより、第１のスイッチ素子２１はオン状態であり、他のスイッチ素子はオフ状態である。この期間は、コンデンサ２３ｃとインダクタ４０、インダクタンス成分Ｌｃｈ’及び１次巻線３１からなる合成インダクタとの間で共振動作が行われるとともに、コンデンサ２４ｃとインダクタ４０、インダクタンス成分Ｌｃｈ’及び１次巻線３１からなる合成インダクタとの間で共振動作が行われる。これによりコンデンサ２３ｃは放電、コンデンサ２４ｃは充電され、コンデンサ２３ｃの電圧が０Ｖとなり、コンデンサ２４ｃの電圧がＶｉｎとなると当該期間は終了する。
【００３６】
図６は、図２に示す期間ｃ２における１次側回路の状態を示す等価回路図である。図２に示すように、期間ｃ２は出力信号ＯＵＴ−Ｄが立ち下がってから、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の後半である。換言すれば、第４のスイッチ素子２４がターンオフしてから第３のスイッチ素子２３がターンオンするまでの期間の後半である。
【００３７】
図６に示すように、期間ｃ２は、第３のスイッチ素子２３が有するボディダイオードを介して、インダクタ４０のエネルギーを回生する期間である。この期間、２次側回路においては、出力チョーク６１の回生動作が開始される。
【００３８】
図７は、図２に示す期間ｄにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ｄは出力信号ＯＵＴ−Ｃが立ち上がってから、出力信号ＯＵＴ−Ａが立ち下がるまでの期間である。換言すれば、第３のスイッチ素子２３がターンオンしてから第１のスイッチ素子２１がターンオフするまでの期間である。
【００３９】
図７に示すように、期間ｄにおいては、出力信号ＯＵＴ−ＡとＯＵＴ−Ｃがいずれもハイレベル、すなわち、第１のスイッチ素子２１と第３のスイッチ素子２３がいずれもオン状態である。この期間は、第１のスイッチ素子２１及び第３のスイッチ素子２３を介して、引き続きインダクタ４０のエネルギーを回生する期間である。
【００４０】
図８は、図２に示す期間ｅにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ｅは出力信号ＯＵＴ−Ａが立ち下がってから出力信号ＯＵＴ−Ｂが立ち上がるまでの期間である。換言すれば、第１のスイッチ素子２１がターンオフしてから第２のスイッチ素子２２がターンオンするまでの期間である。
【００４１】
図８に示すように、期間ｅにおいては、出力信号ＯＵＴ−Ｃのみがハイレベルであり、他の出力信号はローレベルとなっている。これにより、第３のスイッチ素子２３はオン状態であり、他のスイッチ素子はオフ状態である。この期間は、上述した期間ａと同様、コンデンサ２１ｃとインダクタ４０との間、並びに、コンデンサ２２ｃとインダクタ４０との間で自由共振動作が行われる。
【００４２】
以上が本実施態様にかかるスイッチング電源装置の動作であるが、期間ａから期間ｂへの移行時においては、スイッチング回路２０が有する寄生インダクタンス成分の影響により、サージ電圧が発生しやすくなる。
【００４３】
図９は、サージ電圧発生時における１次側回路の状態を示す等価回路図である。
【００４４】
図９に示すように、期間ａから期間ｂへ移行、すなわち第１のスイッチ素子２１がターンオンすると、第１のスイッチ素子２１に対して並列に接続されたコンデンサ２１ｃより放電電流Ｉａが流れ、同時に、第２のスイッチ素子２２に対して並列に接続されたコンデンサ２２ｃに充電電流Ｉｂが流れる。かかる充電電流Ｉｂは、寄生インダクタンス成分であるインダクタ２５，２６を流れるため、これによりサージ電圧が発生してしまう。
【００４５】
しかしながら、本実施態様においては、より入力コンデンサ１０に近い第１のアームに出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が供給されていることから、サージ電圧の原因となる寄生インダクタンス成分がインダクタ２５，２６のみであり、このためサージ電圧が抑制されるという特徴を有している。すなわち、仮に入力コンデンサ１０から遠い第２のアームに電力伝送開始信号を供給した場合、サージ電圧の原因となる寄生インダクタンス成分がインダクタ２５〜２８となり、より大きなサージ電圧を発生させてしまう。
【００４６】
図１０は、比較例として、第２のアームに電力伝送開始信号を供給した場合のサージ電圧発生時における１次側回路の状態を示す等価回路図である。
【００４７】
図１０に示すように、第２のアームに電力伝送開始信号を供給した場合、第３のスイッチ素子２３がターンオンすると、コンデンサ２３ｃより放電電流Ｉｃが流れ、同時に、コンデンサ２４ｃに充電電流Ｉｄが流れる。かかる充電電流Ｉｄは、寄生インダクタンス成分であるインダクタ２５〜２８を流れるため、これにより、本実施態様に比べ、大きなサージ電圧が発生してしまう。
【００４８】
図１１は、本実施態様において第２のスイッチ素子２２がターンオフする際のソース−ドレイン間電圧の変化を示す波形図であり、図１２は、比較例において第４のスイッチ素子２４がターンオフする際のソース−ドレイン間電圧の変化を示す波形図である。
【００４９】
尚、図１１に示す波形図の測定においては、コンデンサ２１ｃ及びコンデンサ２２ｃの容量をいずれも３３００ｐＦ、コンデンサ２３ｃ及びコンデンサ２４ｃの容量をいずれも１０００ｐＦ、インダクタ４０のインダクタンスを１０μＨ、入力電圧Ｖｉｎを４２０Ｖに設定し、出力電圧Ｖｏが１４．５Ｖ、出力電流Ｉｏが２０Ａとなるように制御を行った。また、図１２に示す波形図の測定においては、コンデンサ２１ｃ及びコンデンサ２２ｃの容量をいずれも１０００ｐＦ、コンデンサ２３ｃ及びコンデンサ２４ｃの容量をいずれも３３００ｐＦ、インダクタ４０のインダクタンスを１０μＨ、入力電圧Ｖｉｎを４２０Ｖに設定し、出力電圧Ｖｏが１４．５Ｖ、出力電流Ｉｏが２０Ａとなるように制御を行った。本実施態様と比較例とでは、第１のアームに供給される出力信号の組と第２のアームに供給される出力信号の組とが逆であることから、図１１と図１２は、同じ機能を有するスイッチ素子を同じ条件で測定した波形図であると言える。
【００５０】
図１１に示すように、本実施態様においては第２のスイッチ素子２２に印加されるピーク電圧が４４２Ｖである一方、図１２に示すように、比較例においては第４のスイッチ素子２４に印加されるピーク電圧が４５８Ｖである。すなわち、本実施態様の方が、スイッチ素子に印加されるピーク電圧が１６Ｖ低いことが分かる。
【００５１】
以上より、本実施態様にかかるスイッチング電源装置においてはサージ電圧が低減されることが分かる。これにより、スイッチング回路２０を構成する各スイッチ素子の破壊が防止されるので、特に耐圧の高い素子を用いる必要がなくなり、コストを低減することが可能となるばかりでなく、装置全体を小型化することが可能となる。また、変換効率を改善することも可能となる。
【００５２】
以上説明したように、本実施態様よれば、スイッチング回路２０を構成する各スイッチ素子に印加されるサージ電圧を低減することが可能となる。
【００５３】
次に、本発明の好ましい他の実施態様にかかるスイッチング電源装置について説明する。
【００５４】
本実施態様は、上記実施態様とともに或いは上記実施態様に代えて適用可能であり、第１乃至第４のスイッチ素子２１〜２４の実際の配置を工夫することによって上述したサージ電圧の低減を図るものである。
【００５５】
図１３は、第１乃至第４のスイッチ素子２１〜２４として用いることができるＦＥＴ８０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【００５６】
図１３に示すように、ＦＥＴ８０は略直方体である外形を有し、その底面（実装面）８１から側面８２に亘って、この順に設けられたソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇを備えている。このような構成を有するＦＥＴ８０は、底面（実装面）８１がプリント基板に接するように載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント基板上に形成された対応する配線パターンに接続することによって使用することができる。
【００５７】
図１４は、４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図１４においてはコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００５８】
図１４に示すように、本実施態様においては、電力伝送開始信号によって制御される第１のアームを構成するＦＥＴ８０の方が、電力伝送終了信号によって制御される第２のアームを構成するＦＥＴ８０よりも入力コンデンサ１０の近傍に実装されている。これによって、第１のアームの高位側端子Ｈ１と入力コンデンサ１０の高位側電極との間の配線、並びに、第１のアームの低位側端子Ｌ１と入力コンデンサ１０の低位側電極との間の配線を短くすることができ、インダクタ２５，２６が有するインダクタンスが低減される。
【００５９】
さらに、本実施態様においては、各アームを構成する２つのＦＥＴ８０の共通接続端子、すなわち、第１のスイッチ素子２１（第３のスイッチ素子２３）を構成するＦＥＴ８０についてはソース端子Ｓ、第２のスイッチ素子２２（第４のスイッチ素子２４）を構成するＦＥＴ８０についてはドレイン端子Ｄよりも、入力コンデンサ１０に接続される端子、すなわち、第１のスイッチ素子２１（第３のスイッチ素子２３）を構成するＦＥＴ８０についてはドレイン端子Ｄ、第２のスイッチ素子２２（第４のスイッチ素子２４）を構成するＦＥＴ８０についてはソース端子Ｓの方が入力コンデンサ１０に近くなるように配置されている。これにより、インダクタ２５，２７を生じさせる配線を短くすることができ、インダクタ２５、２７が有するインダクタンスが低減される。
【００６０】
図１５は、比較例として、各アームを構成する２つのＦＥＴ８０の共通接続端子と入力コンデンサ１０に接続される端子との位置関係を逆にした状態を模式的に示す上面図である。
【００６１】
図１５に示すように、これら端子の位置関係を逆にすると、図１４に示した実施例と比べ、インダクタ２５，２７を生じさせる配線がＥＸだけ長くなり、インダクタ２５，２７のインダクタンスが増大してしまうことが分かる。
【００６２】
図１６は、第１及び第３のスイッチ素子２１，２３の代わりに用いることが好適なＦＥＴ９０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【００６３】
図１６に示すように、ＦＥＴ９０はＦＥＴ８０と実質的に同じ外形を有し、その底面（実装面）９１から側面９２に亘って、この順に設けられたゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄを備えている。このような構成を有するＦＥＴ９０は、ＦＥＴ８０と同様、底面（実装面）９１がプリント基板に接するように載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント基板上に形成された対応する配線パターンに接続することによって使用することができる。
【００６４】
図１７は、２つのＦＥＴ８０と２つのＦＥＴ９０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図１７においてもコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００６５】
図１７に示すように、２つのＦＥＴ８０と２つのＦＥＴ９０を用いた場合、図１４に示した例に比べてインダクタ２５，２７を生じさせる配線をさらに短くすることができるので、インダクタ２５，２７のインダクタンスをいっそう減少させることが可能となる。
【００６６】
図１８は、第１乃至第４のスイッチ素子２１〜２４の代わりに用いることが好適なＦＥＴ８５の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【００６７】
図１８に示すように、ＦＥＴ８５はＦＥＴ８０と実質的に同じ外形を有し、その底面（実装面）８６から側面８７に亘って、この順に設けられたソース端子Ｓ、ゲート端子Ｇ及びドレイン端子Ｄを備えている。すなわち、ゲート端子Ｇがソース端子Ｓとドレイン端子Ｄの間に設けられている。このような構成を有するＦＥＴ８５は、ＦＥＴ８０と同様、底面（実装面）８６がプリント基板に接するように載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント基板上に形成された対応する配線パターンに接続することによって使用することができる。
【００６８】
図１９は、４つのＦＥＴ８５を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図１９においてもコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００６９】
図１９に示すように、ゲート端子Ｇがソース端子Ｓとドレイン端子Ｄの間に設けられてているＦＥＴ８５を用いた場合、図１４に示した例に比べてインダクタ２５，２７を生じさせる配線をさらに短くすることができるので、インダクタ２５，２７のインダクタンスをいっそう減少させることが可能となる。また、図１７に示した例のように複数種類のＦＥＴを用いる必要がないことから、部品コストを削減することが可能となる。
【００７０】
図２０は、４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した他の状態を模式的に示す上面図である。図２０においても、図を見やすくするため、コンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００７１】
図２０に示すように、本例では、図１４に示した配置とは異なり、入力コンデンサ１０が第１のアームを構成する２つのＦＥＴ８０と第２のアームを構成する２つのＦＥＴ８０との間に配置されている。これにより、サージ電圧の原因となるインダクタを全体的に低減させることが可能となる。この場合、入力コンデンサ１０の一端と第１のスイッチ素子２１を構成するＦＥＴ８０のドレイン端子Ｄ及び第３のスイッチ素子２３を構成するＦＥＴ８０のドレイン端子Ｄとの距離が実質的に等しく、且つ、入力コンデンサ１０の他端と第２のスイッチ素子２２を構成するＦＥＴ８０のソース端子Ｓ及び第４のスイッチ素子２４を構成するＦＥＴ８０のソース端子Ｓとの距離が実質的に等しければ、第１のアームと第２のアームを区別する必要は無くなる。したがって、この場合は、電力伝送開始信号をいずれのアームに供給しても構わない。
【００７２】
図２１は、ＦＥＴ８０，９０，１００，１１０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図２１においてもコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。ＦＥＴ１００，１１０の構造については、基本的にＦＥＴ８０やＦＥＴ９０と同様であるが、各端子の配列が異なっている。すなわち、ＦＥＴ１００においては、ドレイン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇがこの順で配列されており、ＦＥＴ１１０においては、ゲート端子、ドレイン端子Ｄ及びソース端子Ｓがこの順で配列されている。
【００７３】
図２１に示すように、このようなＦＥＴ８０，９０，１００，１１０を用いた場合、図２０に示した例に比べて、サージ電圧の原因となるインダクタを全体的にいっそう低減させることが可能となる。この場合も、入力コンデンサ１０の一端と第１のスイッチ素子２１を構成するＦＥＴ１００のドレイン端子Ｄ及び第３のスイッチ素子２３を構成するＦＥＴ９０のドレイン端子Ｄとの距離が実質的に等しく、且つ、入力コンデンサ１０の他端と第２のスイッチ素子２２を構成するＦＥＴ１１０のソース端子Ｓ及び第４のスイッチ素子２４を構成するＦＥＴ８０のソース端子Ｓとの距離が実質的に等しければ、第１のアームと第２のアームを区別する必要は無くなるので、電力伝送開始信号をいずれのアームに供給しても構わない。
【００７４】
以上説明したように、本実施態様では、第１乃至第４のスイッチ素子２１〜２４の実際の配置を工夫することによってサージ電圧の低減を図っていることから、スイッチング回路２０を構成する各スイッチ素子として特に耐圧の高い素子を用いる必要がなくなり、コストを低減することが可能となるばかりでなく、装置全体を小型化することが可能となる。また、変換効率を改善することも可能となる。
【００７５】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７６】
例えば、図１に示したスイッチング電源装置においては、整流回路５０を構成する整流素子としてダイオードを用いているが、整流素子としてトランジスタ等を用いることにより同期整流回路を構成しても構わない。
【００７７】
また、図１に示したスイッチング電源装置においては、制御回路７０が２次側回路に属しており、制御回路７０とスイッチング回路２０との間を絶縁回路７１〜７４によって絶縁しているが、制御回路７０と出力回路との間を絶縁することによって、制御回路７０が１次側回路に属するように構成しても構わない。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、スイッチ素子に印加されるサージ電圧が低減されたスイッチング電源装置を提供することが可能となる。また、本発明によれば、スイッチ素子に印加されるサージ電圧を低減することが可能なスイッチング電源装置の制御方法を提供することが可能となる。したがって、特に耐圧の高いスイッチ素子を用いる必要がなくなり、コストを低減することが可能となるばかりでなく、装置全体を小型化することが可能となる。また、変換効率を改善することも可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図２】制御回路７０によって生成される出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄの波形図である。
【図３】期間ａにおける１次側回路の状態を示す等価回路図である。
【図４】期間ｂにおける１次側回路の状態を示す等価回路図である。
【図５】期間ｃ１における１次側回路の状態を示す等価回路図である。
【図６】期間ｃ２における１次側回路の状態を示す等価回路図である。
【図７】期間ｄにおける１次側回路の状態を示す等価回路図である。
【図８】期間ｅにおける１次側回路の状態を示す等価回路図である。
【図９】サージ電圧発生時における１次側回路の状態を示す実施態様の等価回路図である。
【図１０】サージ電圧発生時における１次側回路の状態を示す比較例の等価回路図である。
【図１１】実施態様において、第２のスイッチ素子２２がターンオフする際のソース−ドレイン間電圧の変化を示す波形図である。
【図１２】比較例において、第４のスイッチ素子２４がターンオフする際のソース−ドレイン間電圧の変化を示す波形図である。
【図１３】ＦＥＴ８０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【図１４】４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【図１５】比較例として、各アームを構成する２つのＦＥＴ８０の共通接続端子と入力コンデンサ１０に接続される端子との位置関係を逆にした状態を模式的に示す上面図である。
【図１６】ＦＥＴ９０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【図１７】２つのＦＥＴ８０と２つのＦＥＴ９０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【図１８】ＦＥＴ８５の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【図１９】４つのＦＥＴ８５を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【図２０】４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した他の状態を模式的に示す上面図である。
【図２１】ＦＥＴ８０，９０，１００，１１０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【符号の説明】
１  直流入力電源
２，３  入力電源端子
４，５  出力電源端子
６  負荷
１０  入力コンデンサ
２０  スイッチング回路
２１  第１のスイッチ素子
２２  第２のスイッチ素子
２３  第３のスイッチ素子
２４  第４のスイッチ素子
２１ｃ〜２４ｃ  コンデンサ
２５〜２８  インダクタ
３０  トランス
３０ａ  ２次側センタータップ
３１  １次巻線
３２，３３  ２次巻線
４０  インダクタ
５０  整流回路
５１  第１のダイオード
５２  第２のダイオード
５０ａ  整流出力点
６０  平滑回路
６１  出力チョーク
６２  出力コンデンサ
７０  制御回路
７１〜７４  絶縁回路
８０，８５，９０，１００，１１０  ＦＥＴ
８１，８６，９１  底面（実装面）
８２，８７，９２  側面
Ｈ１  第１のアームの高位側端子
Ｈ２  第２のアームの高位側端子
Ｌ１  第１のアームの低位側端子
Ｌ２  第２のアームの低位側端子
Ｍ１  第１のアームの中点
Ｍ２  第２のアームの中点
Ｇ  ゲート端子
Ｓ  ソース端子
Ｄ  ドレイン端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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