(57)【特許請求の範囲】
【請求項１】
複数のメモリセルで構成されるセルブロックと、
前記セルブロック内のメモリセルの読み出しを制御するセル選択部と、
前記セル選択部の出力電圧を増幅するセンスアンプと、を備えた半導体メモリ装置において、
１つ以上のメモリセルで構成されるダミーセルブロックと、
前記ダミーセルブロックから選択されたメモリセルのデータをダミービット線に読み出す制御を行うダミーセル選択部と、
電源電圧端子からダミービット線に流れる電流に比例した電流を前記センスアンプの入力側に流して、前記センスアンプの入力電圧を制御するダミーセンスアンプと、を備えることを特徴とする半導体メモリ装置。
【請求項２】
ハイレベル出力時の前記センスアンプの入力電圧の低下量と略等しい量だけ前記ダミーセンスアンプの入力電圧が低下するように、前記ダミーセルブロック、前記ダミーセル選択部、および前記ダミーセンスアンプを構成することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
複数のメモリセルで構成されるセルブロックと、
前記セルブロック内のメモリセルの読み出しを制御するセル選択部と、
前記セル選択部の出力電圧を増幅するセンスアンプと、を備えた半導体メモリ装置において、
それぞれ１つ以上のメモリセルで構成される複数のダミーセルブロックと、
前記メモリセルの読み出し番地を指定するカラムアドレスの変化に応じて前記複数のダミーセルブロックのいずれか一つを選択するダミーセルブロック選択部と、
前記ダミーセルブロック選択部にて選択されたダミーセルブロックから選択されたメモリセルのデータをダミービット線に読み出す制御を行うダミーセル選択部と、
電源電圧端子からダミービット線に流れる電流に比例した電流を前記センスアンプの入力側に流して、前記センスアンプの入力電圧を制御するダミーセンスアンプと、を備え、
前記ダミーセルブロック、前記ダミーセルブロック選択部、前記ダミーセル選択部、および前記ダミーセンスアンプは、１つ以上の前記センスアンプに対応して設けられ、
前記ダミーセンスアンプは、カラムアドレスの変化時における前記ダミーセンスアンプの入力電圧の変化量に応じて、対応する前記センスアンプの出力電圧を引き上げる制御を行うことを特徴とする半導体メモリ装置。
【請求項４】
前記ダミーセルブロック内の全メモリセルには所定の同一データが書き込まれ、
前記ダミーセル選択部は、常にハイレベルの信号を前記ダミーセンスアンプに供給することを特徴とする請求項１〜３のいずれかに記載の半導体メモリ装置。
【請求項５】
カレントミラー回路を構成する第１および第２のトランジスタを備え、
前記第１のトランジスタは、前記ダミーセンスアンプ内の電源電圧端子からダミービット線への電流経路上に接続され、
前記第２のトランジスタは、電源電圧端子から前記センスアンプの入力端子への電流経路上に接続されることを特徴とする請求項１乃至４のいずれかに記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルを有する半導体メモリ装置の回路構成に関し、特に、マスクＲＯＭやＥＰＲＯＭ等の読み出し専用の半導体メモリ装置を対象とする。
【０００２】
【従来の技術】
メモリＩＣの製造工程の最中にデータの書き込みを行うＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）は、一般にマスクＲＯＭと呼ばれる。マスクＲＯＭの中に、仮想グランド型マスクＲＯＭと呼ばれるものがある。
【０００３】
図９は仮想グランド型マスクＲＯＭの内部構成を示す回路図の一部を抜き出したものである。図９のマスクＲＯＭは、ワード線ＷＬ０〜ＷＬ３１とカラム線ＣＬｎおよびビット線ＢＬｎとの間に配置された複数のメモリセルからなるセルブロック１と、選択線ＳＬ１〜ＳＬ３の論理によりメモリセルの選択を行うセル選択回路２と、ビット線ＢＬｎの選択を行うカラムセレクタ３と、メモリセルから読み出されたデータを増幅するセンスアンプ４とを備える。
【０００４】
図９のセンスアンプ４はビットごとに設けられ、各センスアンプ４は、対応するセルブロック１内から読み出したセルデータの増幅を行う。各センスアンプ４は、トランジスタＱ１からなる負荷回路と、出力制御回路４１と、差動アンプ４２とを有し、負荷回路Ｑ１はセルデータに応じた電圧ＯＵＴ  を出力し、差動アンプ４２は負荷回路Ｑ１の出力ＯＵＴ  と基準電圧ＶＲＥＦ  との差電圧を増幅する。
【０００５】
各セルブロック１内のメモリセルの選択は、カラムセレクタ３と、メモリセルの上下に設けられたセル選択回路２とにより行う。選択されたメモリセルに記憶されるデータは、セル選択回路２とカラムセレクタ３を通過した後、ビット線ＢＬを通ってセンスアンプ４に入力される。
【０００６】
例えば、図９のメモリセルｍ１のデータを読み出す場合には、図９のブロック選択線ＳＬ１〜ＳＬ３をハイレベルにし、かつ、カラム線ＣＬｎをローレベルにし、かつ、メモリセルｍ１に接続されたワード線ＷＬ０をハイレベルにする。これにより、メモリセルｍ１から読み出されたデータがセル選択回路２およびカラムセレクタ３を通ってセンスアンプ４に入力される。センスアンプ４は、メモリセルからのデータと、基準電圧ＶＲＥＦ  との差電圧を増幅する。このように、カラム線をグランドレベルにしてメモリセルの読み出しを行うことから、図９の回路は仮想グランド型と呼ばれる。
【０００７】
【発明が解決しようとする課題】
ところで、マスクＲＯＭのデータ書き込み方式として、代表的なものに、▲１▼拡散層プログラム方式、▲２▼イオン注入プログラム方式、▲３▼コンタクト孔プログラム方式の３種類がある。
【０００８】
図１０はイオン注入プログラム方式のマスクＲＯＭの平面図である。図１０のマスクＲＯＭでは、基板に埋め込まれたＮ＋  層１０１に対して、略直交する方向にポリシリコン層１０２を形成し、図１０の点線で示すチャネル領域１０３に不純物イオンを注入してデータの書き込みを行う。イオン注入していない状態ではメモリセルはエンハンスメント形であり、イオン注入することによりしきい値電圧が高くなる。また、イオン注入していない状態がデータ「０」に、イオン注入した状態がデータ「１」に対応する。
【０００９】
生産者からエンドユーザーにメモリＩＣが供給されるまでの時間（ターン・アラウンド・タイム）を短くするためには、製造工程の後期でデータの書き込みを行うのが望ましい。このため、イオン注入プログラム方式のマスクＲＯＭでは、ゲート電極を形成した後に、ゲート電極をマスクとしてチャネル領域にイオン注入を行うのが一般的である。
【００１０】
しかしながら、注入された不純物イオンの一部は、チャネル領域１０３以外の基板内部に深く入り込み、基板を構成するシリコン原子の結晶にダメージを与え、その結果として、メモリセルにリーク電流が流れるという問題が従来から指摘されていた。このため、イオン注入時の加速電圧をある程度以上には上げることは不可能で、メモリセルのしきい値電圧ＶＴＨもある程度以上高くすることはできない。例えば、電源電圧が５ＶのマスクＲＯＭの場合には、しきい値電圧ＶＴＨは約５Ｖまでしか上げられない。データ読み出し時には、選択されたワード線には電源電圧が印加されるため、イオンが注入されて「１」状態になったメモリセルのしきい値電圧ＶＴＨを仮に５Ｖとして、電源電圧を５Ｖ以上にすると、「１」メモリセルには、電源電圧に応じた電流が流れ、ビット線電位は電源電圧に対してリニアに上昇しなくなる。すなわち、電源電圧を高くすると、センスアンプのハイレベル側の動作マージンがなくなってしまう。
【００１１】
図１１は電源電圧を変化させた場合のセンスアンプ４内の差動アンプ４２の入力電圧の変化を示す図であり、横軸は電源電圧Ｖｃｃを、縦軸は差動アンプ４２の入力電圧レベルを表している。図１１の曲線Ａはハイレベル時の差動アンプ４２の入力電圧レベル、曲線Ｂはローレベル時の入力電圧レベル、曲線Ｃは差動アンプ４２に入力される基準電圧ＶＲＥＦ  の電圧レベルを示している。
【００１２】
図示のように、電源電圧Ｖｃｃが５Ｖを越えると、ハイレベル時の差動アンプ４２の入力電圧レベルが徐々に低下し始め、さらに電源電圧Ｖｃｃを上げると、基準電圧ＶＲＥＦ  よりも低くなってしまう。差動アンプ４２は、ビット線ＢＬを介して入力される電圧と、基準電圧ＶＲＥＦ  との電圧差を増幅するため、図１１のように、ビット線ＢＬからの入力電圧と基準電圧ＶＲＥＦ  とが交差すると、正常なセンス動作が行えなくなる。
【００１３】
このように、従来のイオン注入プログラム方式のマスクＲＯＭは、しきい値電圧をある程度以上高くすることができないために、電源電圧Ｖｃｃを高くした場合の動作が不安定になるという問題があった。
【００１４】
このような問題は、イオン注入プログラム方式のマスクＲＯＭに特有の問題ではない。例えば、浮遊ゲートに電子を注入してデータの書き込みを行うＥＰＲＯＭやＥＥＰＲＯＭにおいても、信頼性上の問題からしきい値電圧をあまり高くすることはできない。
【００１５】
一方、微細加工技術の進歩により、マスクＲＯＭを初めとする各種メモリは、小型化および大容量化する傾向にある。それに伴い、メモリチップ内の配線幅や配線間隔も狭まり、カップリングノイズの影響を受けやすくなって、カラムアドレスの変化時にビット線ＢＬの電圧レベルが低下するおそれが高くなる。
【００１６】
図１２は、図９に示すような仮想接地型のマスクＲＯＭにおいて、カラム線ＣＬｎの電圧変化に応じてビット線ＢＬの電圧レベルが低下する様子を示す図である。図示の横軸は時間、縦軸は電圧レベルを表しており、曲線Ｐはビット線の電圧波形、曲線Ｑはカラム線の電圧波形、曲線Ｒはセンスアンプ４の入力電圧波形をそれぞれ示している。
【００１７】
カラムアドレスが変化すると、それに応じてカラム線の電圧が図１２の曲線Ｑのように変化するが、このとき、カップリングノイズにより、ビット線ＢＬの電圧もカラム線の電圧変化に引きずられて一時的に大きく変化してしまう。ビット線ＢＬの電圧は、いったん下がった後、元の電圧レベルに復帰するが、センスアンプ４内の負荷抵抗は、メモリセルに流れる電流に対応したサイズのトランジスタＱ１により形成されるため、抵抗値がかなり大きく、ビット線ＢＬの電圧が元のレベルに復帰するまでにかなりの時間がかかってしまい、高速動作を妨げる結果となる。
【００１８】
本発明は、このような点に鑑みてなされたものであり、その目的は、メモリセルのハイレベル出力時の電圧低下を防止できる半導体メモリ装置を提供することにある。また、本発明の他の目的は、カップリングノイズによるセンスアンプ出力の電圧低下を迅速に補償して高速動作を可能にした半導体メモリ装置を提供することにある。
【００１９】
上述した課題を解決するために、本発明は、複数のメモリセルで構成されるセルブロックと、前記セルブロック内のメモリセルの読み出しを制御するセル選択部と、前記セル選択部の出力電圧を増幅するセンスアンプと、を備えた半導体メモリ装置において、１つ以上のメモリセルで構成されるダミーセルブロックと、前記ダミーセルブロックから選択されたメモリセルのデータをダミービット線に読み出す制御を行うダミーセル選択部と、電源電圧端子からダミービット線に流れる電流に比例した電流を前記センスアンプの入力側に流して、前記センスアンプの入力電圧を制御するダミーセンスアンプと、を備える。
【００２０】
請求項１の発明を、例えば図１に対応づけて説明すると、「セルブロック」はセルブロック１に、「セル選択部」はセル選択回路２およびカラムセレクタ３に、「センスアンプ」はセンスアンプ４に、「ダミーセルブロック」はダミーセルブロック２１に、「ダミーセル選択部」はダミーセル選択回路２２およびダミーカラムセレクタ２３に、「ダミーセンスアンプ」はダミーセンスアンプ２４に、それぞれ対応する。
【００２１】
また、本発明は、複数のメモリセルで構成されるセルブロックと、前記セルブロック内のメモリセルの読み出しを制御するセル選択部と、前記セル選択部の出力電圧を増幅するセンスアンプと、を備えた半導体メモリ装置において、それぞれ１つ以上のメモリセルで構成される複数のダミーセルブロックと、前記メモリセルの読み出し番地を指定するカラムアドレスの変化に応じて前記複数のダミーセルブロックのいずれか一つを選択するダミーセルブロック選択部と、前記ダミーセルブロック選択部にて選択されたダミーセルブロックから選択されたメモリセルのデータをダミービット線に読み出す制御を行うダミーセル選択部と、電源電圧端子からダミービット線に流れる電流に比例した電流を前記センスアンプの入力側に流して、前記センスアンプの入力電圧を制御するダミーセンスアンプと、を備え、前記ダミーセルブロック、前記ダミーセルブロック選択部、前記ダミーセル選択部、および前記ダミーセンスアンプは、１つ以上の前記センスアンプに対応して設けられ、前記ダミーセンスアンプは、カラムアドレスの変化時における前記ダミーセンスアンプの入力電圧の変化量に応じて、対応する前記センスアンプの出力電圧を引き上げる制御を行う。
【００２２】
請求項３の発明を、例えば図４に対応づけて説明すると、「セルブロック」はセルブロック１に、「セル選択部」はセル選択回路２およびカラムセレクタ３に、「センスアンプ」はセンスアンプ４に、「ダミーセルブロック」はダミーセルブロック２１に、「ダミーセルブロック選択部」はトランジスタＱ４，Ｑ５に、「ダミーセル選択部」はダミーセル選択回路２２およびダミーカラムセレクタ２３に、「ダミーセンスアンプ」はダミーセンスアンプ２４に、それぞれ対応する。
【００２３】
請求項５の発明を、例えば図１，４に対応づけて説明すると、「第１のトランジスタ」はトランジスタＱ２に、「第２のトランジスタ」はトランジスタＱ３に、それぞれ対応する。
【００２４】
【発明の実施の形態】
以下、本発明を適用した半導体メモリ装置について、図面を参照しながら具体的に説明する。
【００２５】
〔第１の実施形態〕
第１の実施形態は、マスクＲＯＭやＥＰＲＯＭ等のハイレベル出力時の動作マージンを広げたものである。
【００２６】
図１は本発明に係る半導体メモリ装置の第１の実施形態の回路図であり、マスクＲＯＭの内部構成の一部を示している。図１では、図９に示した従来のマスクＲＯＭと共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００２７】
図１のマスクＲＯＭは、本セル回路１１とダミー回路１２を備える。本セル回路１１は、実際にメモリとして機能するものであり、各ビットごとに設けられる。一方、ダミー回路１２は、本セル回路１１内のセンスアンプ４の出力電圧制御を行う。
【００２８】
本セル回路１１は、図９に示した従来のマスクＲＯＭと同様に、複数のメモリセルからなるセルブロック１と、セルブロック１内のメモリセルの選択を行うセル選択回路２と、セルブロック１内のカラム線ＣＬ１〜ＣＬｎの選択を行うカラムセレクタ３と、センスアンプ４とを備える。
【００２９】
本セル回路１１内のセンスアンプ４は、図９のセンスアンプ４と同様に、出力制御回路４１と、トランジスタＱ１からなる負荷回路と、差動アンプ４２とを有する。出力制御回路４１は、チップイネーブルに同期した信号ＰＤの論理に応じて、データ読み出し時のみ、カラムセレクタ３を通過したセルデータを負荷回路Ｑ１に供給する。差動アンプ４２は、負荷回路Ｑ１の出力ＯＵＴ  と、基準電圧ＶＲＥＦ  との差電圧を増幅する。
【００３０】
一方、図１のダミー回路１２は、本セル回路１１とほぼ同じ回路で構成され、１つ以上のメモリセルからなるダミーセルブロック２１と、ダミーセルブロック２１内のメモリセルの選択を行うダミーセル選択回路２２と、ダミーセルブロック２１内のカラム線ＤＣＬ１〜ＤＣＬｎの選択を行うダミーカラムセレクタ２３と、ダミーセンスアンプ２４とを備える。
【００３１】
ダミーセルブロック２１内の全メモリセルに対して予めイオン注入が行われ、各メモリセルは、データを書き込んだ状態（しきい値の高い状態でデータ「１」に対応する）に設定される。また、ダミー回路１２内のビット線ＤＢＬが常にハイレベル、すなわち、データ「１」が常に読み出された状態になるように、ダミーセル選択回路２２とダミーカラムセレクタ２３内のトランジスタは、常にオン状態に設定される。
【００３２】
図１のダミーセンスアンプ２４は、センスアンプ４内の出力制御回路４１および負荷回路Ｑ１と同じ構成の出力制御回路４３および負荷回路Ｑ２を有し、また、差動アンプの代わりにＰＭＯＳトランジスタＱ３を有する。このトランジスタＱ３のゲート端子には、負荷回路Ｑ２の出力ＯＵＴＤが印加され、ソース端子は電源端子Ｖｃｃに接続され、ドレイン端子は本セル回路１１内の負荷回路Ｑ１の出力端子ＯＵＴ  に接続されている。
【００３３】
ダミーセンスアンプ２４内のトランジスタＱ２，Ｑ３は、カレントミラー回路を構成しており、トランジスタＱ１〜Ｑ３のゲート幅をそれぞれＷ１〜Ｗ３とし、ゲート長をそれぞれＬ１〜Ｌ３としたときに、以下の（１）式の条件が成り立つようにすれば、トランジスタＱ２，Ｑ３を流れるドレイン電流は互いに等しくなる。
【００３４】
Ｗ１／Ｌ１＝Ｗ２／Ｌ２＝Ｗ３／Ｌ３    …（１）
ところで、本実施形態は、ハイレベル出力時のセンスアンプ４の出力電圧の低下を、ダミー回路１２により補償することを目的としており、本セル回路１１内のビット線ＢＬの電圧低下量を、ダミー回路１２内で正確に検出する必要がある。このため、電源端子Ｖｃｃと接地端子間に接続されるトランジスタの段数は、本セル回路１１とダミー回路１２で一致させるのが望ましい。ただし、メモリセルの総数を両者で一致させる必要はなく、素子面積の低減を図る意味からすると、ダミーセルブロック２１内のメモリセル数を減らしてもよい。
【００３５】
図２はセンスアンプ４内の差動アンプ４２の入力電圧が電源電圧Ｖｃｃに応じて変化する様子を示す図であり、しきい値を５Ｖに設定した例を示している。図中の実線Ａ′はハイレベル時の差動アンプ４２の入力電圧波形、実線Ｂ′はローレベル時の差動アンプ４２の入力電圧波形、実線Ｃは基準電圧ＶＲＥＦ  の電圧波形であり、図示の点線波形Ａ，Ｂは、ダミー回路１２を持たない従来の差動アンプ４２の入力電圧波形である。
【００３６】
以下、図１，２を用いて、第１の実施形態のマスクＲＯＭの動作を説明する。各センスアンプ４ごとに設けられるダミー回路１２内のダミーセルブロック２１の出力は常にハイレベルであり、また、ダミーカラムセレクタ２３とダミーセル選択回路２２内のトランジスタすべてが常にオンしているため、ダミーセンスアンプ２４には常にハイレベルの信号が入力される。ダミーセンスアンプ２４内の負荷回路Ｑ２の一端には電源電圧Ｖｃｃが、他端にはカラムセレクタ２３の出力が印加されるため、負荷回路Ｑ２には両端の電圧差に応じた電流Ｉ１が流れる。
【００３７】
電源電圧Ｖｃｃがしきい値電圧よりも高くなると、本セル回路１１内のビット線ＢＬの電圧が下がり始め、それに応じて、本セル回路１１と同様の回路で構成されるダミー回路１２内のビット線ＤＢＬの電圧も下がり始める。
【００３８】
ダミー回路１２内のビット線ＤＢＬの電圧が下がると、負荷回路を構成するトランジスタＱ２を流れる電流Ｉ１が増加し、それに応じて、トランジスタＱ３を流れる電流Ｉ２も増加する。ここで、上述した（１）式の関係を満たすように、各トランジスタＱ１〜Ｑ３のゲート幅とゲート長を設定すれば、トランジスタＱ２，Ｑ３を流れる電流Ｉ１，Ｉ２が互いに等しくなり、ダミー回路１２内で電圧が低下した分だけ、本セル回路１１内のセルアンプ４の入力電圧が上昇する。これにより、図２の実線Ａ′のように、電源電圧が５Ｖを越えても、差動アンプ４２の入力電圧が低下しなくなり、従来（図２の実線Ａ）に比べて、ハイレベル出力時の動作マージンが広がる。
【００３９】
なお、本実施形態によれば、図２の実線Ｂ′のように、ローレベル出力時の差動アンプ４２の入力電圧が若干上昇してしまうが、トランジスタＱ１の電圧・電流特性は２乗カーブを描くため、ハイレベル側の電圧上昇の方が、ローレベル側の電圧上昇よりもはるかに大きく、ローレベル側の電圧上昇は、実用上ほとんど問題にならない。
【００４０】
また、トランジスタＱ２，Ｑ３のゲート幅とゲート長の比であるＷ２／Ｌ２とＷ３／Ｌ３を適切に設定すれば、その比に応じた電流Ｉ１，Ｉ２が流れるため、センスアンプ４のハイレベル側だけでなく、ローレベル側にも、所望のマージンを持たせることもできる。
【００４１】
以上では、イオン注入によりデータの書き込みを行うマスクＲＯＭを例にとって説明したが、本発明は、製造プロセスの制約により、しきい値電圧をあまり高く設定できない各種の半導体メモリに適用できる。
【００４２】
例えば、図３は本発明をＥＰＲＯＭに適用した例であり、ＥＰＲＯＭ内部の回路を示している。図３のＥＰＲＯＭは、図１と同様に、本セル回路１１ａとダミー回路１２ａを備え、ダミー回路１２ａの構成も図１とほぼ同じである。ダミー回路１２ａ内のダミーセルブロック２１ａを構成するメモリセルすべてに、予めデータが書き込まれる。ＥＰＲＯＭのデータ書き込みは、制御ゲートに高電圧を印加して、チャネル領域の電子を浮遊ゲートに注入することにより行われる。
【００４３】
図３のＥＰＲＯＭにおいても、電源電圧Ｖｃｃがしきい値よりも高くなって、本セル回路１１ａ内のビット線ＢＬの電圧が低下し始めると、ダミーセル回路１２ａ内の負荷回路Ｑ２を流れる電流Ｉ１が増え、それに応じてトランジスタＱ３を流れる電流Ｉ２も増えるため、本セル回路１１ａ内の差動アンプ４２の入力電圧が引き上げられる。
【００４４】
〔第２の実施形態〕
第２の実施形態は、カラムアドレスの変化時における、ビット線の電圧低下期間を短くするものである。
【００４５】
図４は本発明に係る半導体メモリ装置の第２の実施形態の回路図であり、マスクＲＯＭの内部構成の一部を示している。
【００４６】
図４のマスクＲＯＭは、本セル回路１１とダミー回路１２′を備える。本セル回路１１は、図１と同様の回路で構成され、各センスアンプ４ごとに設けられる。一方、ダミー回路１２′は、本セル回路１１に対応して設けられ、ダミーセルブロック２１と、ダミーセル選択回路２２′と、ダミーカラムセレクタ２３と、ダミーセンスアンプ２４とを有する点では図１と共通するが、２組のダミーセルブロック２１を有する点で図１と異なる。
【００４７】
各ダミーセルブロック２１は１つ以上のメモリセルで構成されるが、必ずしも、本セル回路１１内のセルブロック１と同数のメモリセルで構成する必要はない。
【００４８】
ダミーセル選択回路２２′内には、図４の左側に配置されたダミーセルブロック２１の出力をダミーカラムセレクタ２３に供給するか否かの選択を行うトランジスタＱ４と、右側に配置されたダミーセルブロック２１の出力をダミーカラムセレクタ２３に供給するか否かの選択を行うトランジスタＱ５とが設けられる。トランジスタＱ４，Ｑ５のゲート端子にはそれぞれ、後述するように、ＬＳ信号、ＲＳ信号が印加される。
【００４９】
ダミーセンスアンプ２４は、図１と同様に、出力制御回路４３と、負荷回路を構成するトランジスタＱ２と、ＰＭＯＳトランジスタＱ３とを有し、負荷回路Ｑ２の出力ＯＵＴＤがトランジスタＱ３のゲート端子に印加され、トランジスタＱ３のソース端子に電源電圧Ｖｃｃが印加され、ドレイン端子に負荷回路Ｑ１の出力端子ＯＵＴ  が接続される点でも、図１と共通する。
【００５０】
図５は上述したＬＳ信号、ＲＳ信号を出力する制御信号出力回路５１のブロック図である。図５の制御信号出力回路５１は、マスクＲＯＭ内に設けられ、ＡＴＤ信号発生回路５２と、カウンタ回路５３とで構成される。
【００５１】
図６はＡＴＤ信号発生回路５２の内部構成を示す回路図である。図６の回路は、各アドレス端子の論理変化を検出するパルス発生部６１と、ＮＯＲゲートＧ１と、インバータＩＮＶ  １とで構成される。パルス発生部６１は、カラムアドレスを構成する各アドレス端子Ａ１〜Ａｎごとに設けられ、イネーブル信号に同期した信号ＰＤがハイレベルのときに、アドレス端子の論理が変化すると、所定期間だけパルスを出力する。インバータＩＮＶ１は、カラムアドレスを構成するアドレス端子Ａ１〜Ａｎのいずれかの論理が変化すると、所定期間だけハイレベルのパルス（以下、ＡＴＤ信号と呼ぶ）を出力する。
【００５２】
図７はカウンタ回路５３の内部構成を示す回路図である。図７の回路は、トランスファーゲートＴＧ１〜ＴＧ４と、インバータＩＮＶ  ２〜ＩＮＶ  ９とで構成され、互いに論理が反転するＬＳ信号とＲＳ信号を出力する。
【００５３】
図７の回路において、例えばＬＳ信号がローレベルでＡＴＤ信号がローレベルの場合には、図７のトランスファーゲートＴＧ１，ＴＧ４がオンし、図示のａ，ｅ点はローレベルに、ｃ，ｄ点はハイレベルになる。この状態で、ＡＴＤ信号がハイレベルになると、トランスファーゲートＴＧ１，ＴＧ４はオフし、代わりにトランスファーゲートＴＧ２，ＴＧ３がオンする。これにより、図示のｂ，ｃ点がローレベル、ｅ点がハイレベルに変化し、それに応じて、ＬＳ信号はハイレベルに、ＲＳ信号はローレベルに変化する。
【００５４】
次に、ＡＴＤ信号がローレベルになると、トランスファーゲートＴＧ２，ＴＧ３がオフして、トランスファーゲートＴＧ１，ＴＧ４がオンし、ＬＳ信号、ＲＳ信号の論理は変化しないが、ａ，ｂ点はハイレベルになる。次に、再度ＡＴＤ信号がハイレベルになると、トランスファーゲートＴＧ２，ＴＧ３がオフして、トランスファーゲートＴＧ１，ＴＧ４がオンし、ＬＳ信号はローレベルに、ＲＳ信号はハイレベルに変化する。
【００５５】
図８は図４のマスクＲＯＭの動作タイミング図である。以下、図８に基づいて、図４のマスクＲＯＭの動作を説明する。図８の時刻Ｔ１でカラムアドレスが変化すると、図６のＡＴＤ信号発生回路５２の出力であるＡＴＤ信号は所定期間だけハイレベルになる。それに応じて、図７のカウンタ回路５３の出力であるＬＳ信号とＲＳ信号の論理が反転する。
【００５６】
これにより、ダミーセル選択回路２２内のトランジスタのいずれか一方がオンする。例えば、図８の時刻Ｔ１〜Ｔ２の間は、ＬＳ信号がハイレベルになるため、ＬＳ信号が印加される図４のトランジスタＱ４がオンし、このトランジスタＱ４に接続されたダミーセルブロック２１の出力がビット線ＤＢＬに供給される。
【００５７】
ダミー回路１２′は、本セル回路１１とほぼ同様の回路で構成されているため、カラムアドレスの変化により本セル回路１１のビット線ＢＬの電圧が低下する場合には、同様に、ダミー回路１２内のビット線ＤＢＬの電圧も低下する。ダミー回路１２′内のビット線ＤＢＬの電圧が低下すると、トランジスタＱ２を流れる電流Ｉ１が増加し、それに応じて、トランジスタＱ２とカレントミラー回路を構成するトランジスタＱ３を流れる電流Ｉ２も増加し、結果として、本セル回路１１内の負荷回路Ｑ１の出力レベルが高くなる。
【００５８】
次に、図８の時刻Ｔ２において、カラムアドレスが再度変化すると、図６のＡＴＤ信号発生回路５２の出力であるＡＴＤ信号が所定期間ハイレベルになり、それに応じて、図７のカウンタ回路５３は、ＬＳ信号とＲＳ信号の論理を反転して出力する。したがって、今度は、図４のダミー回路１２′内のトランジスタＱ５がオンし、このトランジスタＱ５に接続されたダミーセルブロック２１の出力がダミーセンスアンプ２４に供給される。そして、カラムアドレスの変化によりビット線ＤＢＬの電圧が低下すると、それに応じて、トランジスタＱ２を流れる電流Ｉ１が増加し、本セル回路１１内のトランジスタＱ２の出力を引き上げるような制御が行われる。
【００５９】
このように、第２の実施形態では、本セル回路１１とほぼ同じ構成のダミー回路１２を設け、ダミー回路１２′内に、カラムアドレスが変化するたびに交互に選択される２組のダミーセルブロック２１を設けたため、カラムアドレスの変化により、本セル回路１１内のビット線ＢＬの電圧が低下すると、ほぼ同じ量だけ、ダミー回路１２′内のビット線ＤＢＬの電圧も低下するようになる。また、ダミー回路１２′内のビット線ＤＢＬの電圧低下分だけ、本セル回路１１内の負荷回路Ｑ１の出力レベルを引き上げるような制御を行うため、カップリングノイズにより本セル回路１１内のビット線ＢＬの電圧が低下しても、迅速にその電圧を元のレベルに復帰させることができ、マスクＲＯＭの高速動作が可能となる。
【００６０】
なお、上述した第２の実施形態では、マスクＲＯＭを一例として説明したが、ＥＰＲＯＭやＥＥＰＲＯＭなど、他の読み出し専用メモリも、微細化するに従って、カップリングノイズによるビット線ＢＬの電圧低下が問題となるため、図４と同様のダミー回路１２′を設けることで、ビット線ＢＬの電圧低下を迅速に補償できるようになる。
【００６１】
また、上述した第２の実施形態では、ダミー回路１２′内に、２組のダミーセルブロック２１を設ける例を説明したが、３組以上のダミーセルブロック２１を設けて、カラムアドレスが切り替わるたびに、各ダミーセルブロック２１を順に選択するようにしてもよい。
【００６２】
なお、図１、図３、図４に示したダミー回路１２，１２ａ，１２′内のダミーセルブロック２１は、本セル回路１１内のセルブロック１と一体に形成してもよく、あるいは、セルブロック１とは別個に形成してもよい。
【００６３】
【発明の効果】
以上詳細に説明したように、請求項１の発明によれば、ダミーセル選択部の出力電圧レベルに応じてセンスアンプの出力電圧を調整し、電源電圧を高くしても、センスアンプの出力電圧レベルが低下しないようにしたため、ハイレベル出力時の動作マージンに余裕を持たせることができ、安定動作が可能な電源電圧範囲を広げることができる。
【００６４】
また、請求項３の発明によれば、カラムアドレスの変化時におけるセンスアンプの入力電圧の低下を、ダミーセル選択部の出力電圧レベルにより検出し、その出力電圧レベルに応じて、センスアンプの出力電圧を引き上げるようにしたため、カラムアドレスの変化時におけるセンスアンプの出力電圧低下期間を短くでき、メモリの高速動作が可能となる。
【図面の簡単な説明】
【図１】半導体メモリ装置の第１の実施形態の回路図。
【図２】差動アンプの入力電圧が電源電圧に応じて変化する様子を示す図。
【図３】ＥＰＲＯＭの内部構成を示す回路図。
【図４】半導体メモリ装置の第２の実施形態の回路図。
【図５】ＬＳ信号、ＲＳ信号を出力する制御信号出力回路のブロック図。
【図６】図５に示すＡＴＤ信号発生回路の内部構成を示す回路図。
【図７】図５に示すカウンタ回路の内部構成を示す回路図。
【図８】図４のマスクＲＯＭの動作タイミング図。
【図９】仮想グランド型マスクＲＯＭの内部構成を示す回路図。
【図１０】イオン注入方式のマスクＲＯＭの平面図。
【図１１】電源電圧を変化させた場合の差動アンプの入力電圧の変化を示す図。
【図１２】ビット線の電圧レベルが低下する様子を示す図。
【符号の説明】
１  セルブロック
２  セル選択回路
３  カラムセレクタ
４  センスアンプ
１１  本セル回路
１２，１２ａ，１２′  ダミー回路
２１  ダミーセルブロック
２２  ダミーセル選択回路
２３  ダミーカラムセレクタ
２４  ダミーセンスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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