【手続補正書】
【提出日】平成29年2月28日(2017.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
相互接続レベル上の、第１の複数の前記ＰＭＯＳドレインを互いに接続する第１の相互接続部と、
前記相互接続レベル上の、第２の複数の前記ＰＭＯＳドレインを互いに接続する第２の相互接続部、前記第２の複数の前記ＰＭＯＳドレインは、前記第１の複数の前記ＰＭＯＳドレインと異なり、前記第１の相互接続部および前記第２の相互接続部は、前記相互接続レベル上で分離される、と、
前記相互接続レベル上の、第１の複数の前記ＮＭＯＳドレインを互いに接続する第３の相互接続部と、
前記相互接続レベル上の、第２の複数の前記ＮＭＯＳドレインを互いに接続する第４の相互接続部、前記第２の複数の前記ＮＭＯＳドレインは、前記第１の複数の前記ＮＭＯＳドレインと異なり、前記第３の相互接続部および前記第４の相互接続部は、前記相互接続レベル上で分離され、前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される、と
を備える、ＣＭＯＳデバイス。
【請求項２】
前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、各々、長さが２マイクロメートルよりも短い、
請求項１に記載のデバイス。
【請求項３】
第２の相互接続レベル上の第５の相互接続部、前記第５の相互接続部は、前記第１の相互接続部と前記第２の相互接続部とを互いに結合する、と、
前記第２の相互接続レベル上の第６の相互接続部、前記第６の相互接続部は、前記第３の相互接続部と前記第４の相互接続部とを互いに結合する、と
をさらに備える、請求項１に記載のデバイス。
【請求項４】
前記第５の相互接続部および前記第６の相互接続部は、各々、長さが２マイクロメートルよりも短い、
請求項３に記載のデバイス。
【請求項５】
第３の相互接続レベル上の第７の相互接続部をさらに備え、前記第７の相互接続部は、前記第５の相互接続部と前記第６の相互接続部とを互いに結合し、好ましくは、
前記デバイスの出力部は、前記第７の相互接続部に接続される、
請求項３に記載のデバイス。
【請求項６】
前記ＣＭＯＳデバイスは、インバータであり、前記ＰＭＯＳトランジスタは、ＰＭＯＳゲートとＰＭＯＳソースとを各々有し、前記ＮＭＯＳトランジスタは、ＮＭＯＳゲートとＮＭＯＳソースとを各々有し、前記ＮＭＯＳトランジスタの前記ＮＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳゲートおよび前記ＮＭＯＳトランジスタの前記ＮＭＯＳゲートは、互いに結合される、
請求項１に記載のデバイス。
【請求項７】
前記相互接続レベル上の、前記ＰＭＯＳドレインの異なるサブセットを互いに接続する相互接続部の第１のセット、前記相互接続部の第１のセットは、前記第１の相互接続部、前記第２の相互接続部、および１つまたは複数のさらなる相互接続部を含み、前記相互接続部の第１のセットの中の各相互接続部は、前記相互接続レベル上で前記相互接続部の第１のセットの中の他の相互接続部から分離される、と、
前記相互接続レベル上の、前記ＮＭＯＳドレインの異なるサブセットを互いに接続する相互接続部の第２のセット、前記相互接続部の第２のセットは、前記第３の相互接続部、前記第４の相互接続部、および１つまたは複数のさらなる相互接続部を含み、前記相互接続部の第２のセットの中の各相互接続部は、前記相互接続レベル上で前記相互接続部の第２のセットの中の他の相互接続部から分離される、と
をさらに備える、請求項１に記載のデバイス。
【請求項８】
前記相互接続部の第１のセットおよび前記相互接続部の第２のセットの中の各相互接続部は、長さが２マイクロメートルよりも短い、
請求項７に記載のデバイス。
【請求項９】
第２の相互接続レベル上の相互接続部の第３のセット、前記相互接続部の第３のセットの中の各相互接続部は、前記相互接続部の第１のセットの中の相互接続部の隣接する異なるペアを互いに結合する、と、
前記第２の相互接続レベル上の相互接続部の第４のセット、前記相互接続部の第４のセットの中の各相互接続部は、前記相互接続部の第２のセットの中の相互接続部の隣接する異なるペアを互いに結合する、と
をさらに備える、請求項７に記載のデバイス。
【請求項１０】
第３の相互接続レベル上の相互接続部の第５のセットをさらに備え、前記相互接続部の第５のセットの中の各相互接続部は、前記相互接続部の第３のセットの中からの相互接続部と、前記相互接続部の第４のセットの中からの相互接続部とを含む、相互接続部の隣接する異なるペアを結合し、前記相互接続部の第５のセットの中の各相互接続部は、互いに結合される、
請求項９に記載のデバイス。
【請求項１１】
第２の相互接続レベル上の相互接続部の第３のセット、前記相互接続部の第３のセットの第１のサブセットは、前記相互接続部の第１のセットの第１のサブセットの中の相互接続部の隣接する異なるペアを互いに結合し、前記相互接続部の第３のセットの第２のサブセットは、前記相互接続部の第１のセットの第２のサブセットの中の相互接続部の隣接する異なるペアを互いに結合する、と、
前記第２の相互接続レベル上の相互接続部の第４のセット、前記相互接続部の第４のセットの第１のサブセットは、前記相互接続部の第２のセットの第１のサブセットの中の相互接続部の隣接する異なるペアを互いに結合し、前記相互接続部の第４のセットの第２のサブセットは、前記相互接続部の第２のセットの第２のサブセットの中の相互接続部の隣接する異なるペアを互いに結合する、と
をさらに備える、請求項７に記載のデバイス。
【請求項１２】
前記相互接続部の第３のセットおよび前記相互接続部の第４のセットの中の各相互接続部は、長さが２マイクロメートルよりも短い、
請求項９または１０に記載のデバイス。
【請求項１３】
第３の相互接続レベル上の第５の相互接続部をさらに備え、前記第５の相互接続部は、前記相互接続部の第３のセットの中の前記相互接続部の各々を、前記相互接続部の第４のセットの中の前記相互接続部の各々に結合する、
請求項１１に記載のデバイス。
【請求項１４】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスをレイアウトする方法であって、
第１の複数のＰＭＯＳドレインを、相互接続レベル上の第１の相互接続部と相互接続することと、
第２の複数のＰＭＯＳドレインを、前記相互接続レベル上の第２の相互接続部と相互接続すること、前記第２の複数のＰＭＯＳドレインは、前記相互接続レベル上で前記第１の複数のＰＭＯＳドレインから分離される、と、
第１の複数のＮＭＯＳドレインを、前記相互接続レベル上の第３の相互接続部と相互接続することと、
第２の複数のＮＭＯＳドレインを、前記相互接続レベル上の第４の相互接続部と相互接続すること、前記第２の複数のＮＭＯＳドレインは、前記相互接続レベル上で前記第１の複数のＮＭＯＳドレインから分離され、前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される、と
を備える、方法。
【請求項１５】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスの動作の方法であって、
第１の電流を、相互接続レベル上の第１の相互接続部と相互接続されている第１の複数のＰＭＯＳドレインから流すことと、
第２の電流を、前記相互接続レベル上の第２の相互接続部と相互接続されている第２の複数のＰＭＯＳドレインから流すこと、前記第２の複数のＰＭＯＳドレインは、前記相互接続レベル上で前記第１の複数のＰＭＯＳドレインから分離される、と、
第３の電流を、前記相互接続レベル上の第３の相互接続部と相互接続されている第１の複数のＮＭＯＳドレインへ流すことと、
第４の電流を、前記相互接続レベル上の第４の相互接続部と相互接続されている第２の複数のＮＭＯＳドレインへ流すこと、前記第２の複数のＮＭＯＳドレインは、前記相互接続レベル上で前記第１の複数のＮＭＯＳドレインから分離され、前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合され、前記第１の電流および前記第２の電流は、前記ＣＭＯＳデバイスが低入力を受け取ると前記少なくとも１つの他の相互接続レベルを通じて前記ＣＭＯＳデバイスの出力部へ流れ、前記第３の電流および前記第４の電流は、前記ＣＭＯＳデバイスが高入力を受け取ると、前記ＣＭＯＳデバイスの前記出力部から前記少なくとも１つの他の相互接続レベルを通じて流れる、と
を備える、方法。