(57)【特許請求の範囲】
【請求項１】
電気的に不揮発性セルアレイへのデータの消去、及び、データの書き込みを制御する半導体記憶装置において、
前記不揮発性セルアレイのデータ消去回数を記憶するデータ消去回数記憶手段を有し、
前記データ消去回数記憶手段は、前記不揮発性セルアレイの前記データ消去に応じて所定電荷が放出されるデータ消去回数記憶セルと、
前記消去回数記憶セルに保持された電荷に応じて前記データ消去回数を検出する消去回数検出手段とを有することを特徴とする半導体記憶装置。
【請求項２】
前記消去回数検出手段は、前記データ消去回数が前記データ消去回数記憶セルに保持された電荷に応じて段階的に設定されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記データ消去回数記憶セルは、前記不揮発性セルアレイの消去ブロック毎に設けられたことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記消去回数検出手段は、前記消去回数に応じた所定の電位を発生するリファレンス手段と、
前記リファレンス手段で発生された電位と前記データ消去回数記憶セルに保持された電荷により生じる電位とを比較し、前記リファレンス手段で発生された電位と前記データ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じた出力電圧を出力する比較手段とを有することを特徴とする請求項１乃至３のいずれか一項記載の半導体記憶装置。
【請求項５】
前記リファレンス手段は、前記不揮発性セルアレイを構成する不揮発性セルと同様の不揮発性セルから構成され、
前記比較手段は、前記不揮発性セルアレイにデータを読み書きするセンスアンプと同様のセンスアンプから構成されたことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に、不揮発性セルにデータを記憶する半導体記憶装置に関する。
近年、マイコンのプログラムメモリ用の半導体記憶装置として、電気的にデータの書き換えが可能なＥ２  ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒｍｍａｂｌｅ  ＲＯＭ）が用いられている。
【０００２】
Ｅ２  ＰＲＯＭは、メモリセルがＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）型又はＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）型等の不揮発性のメモリセルで構成されている。ＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）型セルは、周囲と電気的に絶縁されたフローティングゲートと有し、そこに電子を注入したり、そこから電子を放出させることにより「１」又は「０」論理のデータの記憶が行われる。
【０００３】
このとき、メモリセルのデータの書き込みは、フローティングゲートの電子の注入、及び、電子の放出により行われる。フローティングゲートの電子の注入、及び、電子の放出は、フローティングゲートに印加される電圧を昇圧して、フローティングゲートにトンネル電流を注入又は放電することにより行われる。
フローティングゲートに電子を注入した状態では、メモリトランジスタの閾値が下がり、フローティングゲートに電子を放出した状態では、メモリトランジスタの閾値が上がり、この閾値を利用して「１」又は「０」論理のデータを出力する。
【０００４】
【従来の技術】
図６に従来の一例のブロック図を示す。
半導体記憶装置１は、例えば、Ｅ２  ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒｍｍａｂｌｅ  ＲＯＭ）であり、複数の不揮発性セル２からなる不揮発性セルアレイ３、不揮発性セルアレイ３のアドレスに応じた行を選択するローデコーダ４、不揮発性セルアレイ３のアドレスに応じた列を選択するコラムデコーダ５、ローデコーダ４及びコラムデコーダ５により選択された不揮発性セル２に保持された信号を増幅するセンスアンプ６、センスアンプ６にレファレンス信号を供給するレファレンスセル７、センスアンプ６の出力結果を保持し、出力するとともに、入力データを保持する入出力バッファ８、外部から供給されたアドレスを保持し、ローデコーダ４、コラムデコーダ５に供給するアドレスバッファ９、データ書き換え時に不揮発性セルアレイ３を消去する消去回路１０、データの書き込みを行う書き込み回路１１、データ書き換え時の消去、データ書き込みを制御する制御回路１２から構成される。
【０００５】
図７に従来の一例の不揮発性セルの回路構成図を示す。
不揮発性セル２は、メモリトランジスタＱｍ  とセレクトトランジスタＱｓ  から構成される。メモリトランジスタＱｍ  には、コントロールゲートＧｃｎｔ  とチャネルＣＨとの間に周囲から絶縁されたフローティングゲートＧｆ  が配置されている。不揮発性セル２は、フローティングゲートＧｆ  に保持される電荷量に応じて出力データの論理が決定される。
【０００６】
データ読み出し時には、アドレス端子Ｔａｄｄ  に読み出しアドレスが供給され、アドレスバッファ８に保持される。アドレスバッファ８に保持されたアドレスは、ローデコーダ３及びコラムデコーダ４に供給される。ローデコーダ３及びコラムデコーダ４は、不揮発性セルアレイ２からアドレスバッファ８から供給されたアドレスに応じたセルを選択して、センスアンプ５に接続する。
【０００７】
センスアンプ５は、選択されたセルからの信号を受信して、リファレンスセル６に保持された信号と比較して、その大小に応じたレベルに信号を増幅して、入出力バッファ７に供給する。入出力バッファ７は、センスアンプ７から供給された信号を保持して、入出力端子Ｔｉｎ−ｏｕｔから出力する。このとき、制御端子Ｔｃｎｔ  にはデータ読み出し制御信号が供給される。データ読み出し制御信号は制御端子Ｔｃｎｔ  を介して制御回路１１に供給される。制御回路１１は、データ読み出し制御信号に応じてアドレスバッファ８及び入出力バッファ７の信号の保持タイミングを制御する。
【０００８】
また、データ書き換え時には、制御端子Ｔｃｎｔ  にデータ書き換え制御信号が供給される。データ書き換え制御信号は、制御端子Ｔｃｎｔ  を介して制御回路１１に供給される。制御回路１１は、データ書き換え制御信号に応じて、まず、消去回路９を制御する。
図８に従来の一例の消去回路のブロック図を示す。
【０００９】
消去回路９は、不揮発性セルアレイ３の不揮発性セル２を構成するメモリトランジスタＱm のコントロールゲートＧcnt をフローティングゲートＧf の電荷を消去可能なレベルまで昇圧するポンプ回路１２、ポンプ回路１２の動作タイミングを制御するパルス制御回路１３、不揮発性セルアレイ２のうちのデータを消去すべきブロックに含まれるセルのメモリトランジスタＱm のコントロールゲートＧcnt に選択的にポンプ回路１２で昇圧された電圧を供給する消去ブロックスイッチ１４、不揮発性セルアレイ２を構成するセルのソース電圧を制御するソース電圧制御回路１５から構成される。
【００１０】
消去回路９は、不揮発性セルアレイ１４の予め設定された消去ブロック毎に昇圧された消去用電圧を供給して、ブロック毎にデータの消去を行う。
制御回路１１は、消去回路９による消去が終了すると、書き込み回路１０を制御して、不揮発性セルアレイ２を制御して、アドレスバッファ８に保持されたアドレスに入出力バッファ７に供給されたデータを書き込む。
【００１１】
【発明が解決しようとする課題】
しかるに、従来のこの種の半導体記憶装置では、消去回数を管理していなかったため、実際の装置の消去回数を使用者や設計者が認識することができなかった。このため、実際に使用している半導体記憶装置の劣化の状態や故障などが発生した装置の劣化の状態を認識することができなかった。
【００１２】
本発明は上記の点に鑑みてなされたもので、消去回数を簡単な構成で、容易に認識できる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の請求項１は、電気的に不揮発性セルアレイへのデータの消去、及び、データの書き込みを制御する半導体記憶装置において、不揮発性セルアレイのデータ消去回数を記憶するデータ消去回数記憶手段を有しており、データ消去回数記憶手段は、不揮発性セルアレイのデータ消去に応じて所定電荷が放電されるデータ消去回数記憶セルと、消去回数記憶セルに保持された電荷に応じてデータ消去回数を検出する消去回数検出手段とを有することを特徴とする。
【００１４】
請求項１によれば、不揮発性セルアレイのデータ消去回数をデータ消去回数記憶手段に記憶するとにより、データ消去回数記憶手段に記憶されたデータ消去回数を検出することにより、半導体記憶装置の劣化等の状態を容易に認識することができる。また、データ消去回数記憶セルを設け、不揮発性セルアレイのデータ消去毎にデータ消去回数記憶セルから所定電荷量が放電される。このため、データ消去回数記憶セルに保持された電荷により生じる電位が不揮発性セルアレイの消去に応じて次第に低下することになるので、この電位を検出することにより消去回数を検出できる。
【００１５】
請求項２は、請求項１において、データ消去回数がデータ消去回数記憶セルに保持された電荷により生じる電位に応じて段階的に設定されたことを特徴とする。
【００１６】
請求項２によれば、データ消去回数をデータ消去回数記憶セルに保持された電荷により生じる電位に応じて段階的に設定することにより、必要な消去回数を検出できる。
請求項３は、請求項１又は２において、データ消去回数記憶セルが、不揮発性セルアレイの消去ブロック毎に設けられたことを特徴とする。
請求項３によれば、データ消去回数記憶セルを不揮発性セルアレイの消去ブロック毎に設けることにより、不揮発性セルアレイの消去ブロック毎にデータ消去回数を認識できる。
【００１７】
請求項４は、請求項１乃至３において、消去回数検出手段に、消去回数に応じた所定の電位を発生するリファレンス手段と、リファレンス手段で発生された電位とデータ消去回数記憶セルに保持された電荷により生じる電位とを比較し、リファレンス手段で発生された電位とデータ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じた出力電圧を出力する比較手段とを有することを特徴とする。
【００１８】
請求項４によれば、リファレンス電位とデータ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じて消去回数を検出できる。
請求項５は、請求項４において、リファレンス手段は、不揮発性セルアレイを構成する不揮発性セルと同様の不揮発性セルから構成され、比較手段は、不揮発性セルアレイにデータを読み書きするセンスアンプと同様のセンスアンプから構成されたことを特徴とする。
【００１９】
請求項６によれば、不揮発性セルアレイと同一構成の不揮発性セル及びセンスアンプで構成できるので、設計などの変更が不要となる。
【００２０】
【発明の実施の形態】
図１に本発明の一実施例のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の半導体記憶装置１００は、図６に示す半導体記憶装置１に消去回数を検出するための消去回数検出回路１０１を設けてなる。
【００２１】
消去回数検出回路１０１は、不揮発性セルアレイ２を消去するときに、同時に微小電荷が放電される消去回数記憶セル部１０２、消去回数記憶セル部１０２に保持された電荷を放電する消去回数記憶用消去回路１０３、消去回数記憶セル１０２に保持された保持電位Ｖｔｈを検出し、保持電位Ｖｔｈから消去回数を判定する消去回数判定回路１０４から構成される。
【００２２】
図２に本発明の一実施例の消去回数記憶用消去回路のブロック構成図を示す。同図中、図８と同一構成部分には同一符号を付し、その説明は省略する。
消去回数記憶用消去回路１０３は、図８に示す消去回路９と略同一の構成とされており、消去回数記憶セル部１０３に消去用電圧を印加する。消去回数記憶セル部１０３は、不揮発性セルアレイ２を分割するブロックＢ１  〜Ｂｎ  に対応して消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  が設定されている。消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  は、不揮発性セルアレイ２を構成する不揮発性セルと同じ構成とされている。
【００２３】
図３に本発明の一実施例の消去回数記憶セルの回路構成図を示す。
消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  は、不揮発性セルアレイ２を構成する不揮発性セルと同様に、メモリトランジスタＱｍｅｍ  及びセレクトトランジスタＱｓｅｌ  から構成される。メモリトランジスタＱｍｅｍ  には、コントロールゲートＧｃｎｔ  とチャネルＣＨとの間に絶縁状態で、電荷を蓄積するフローティングゲートＧｆ  が形成されている。フローティングゲートＧｆ  には、予め所定の電荷が保持され、不揮発性セルアレイ２のうち対応するブロックのデータが消去される毎に微小電荷が放電される。
【００２４】
このとき、メモリトランジスタＱｍｅｍ  のコントロールゲートＧｃｎｔ  には、消去回数記憶用消去回路１０２から消去に必要な電圧まで昇圧されたゲート電圧が供給され、メモリトランジスタＱｍｅｍ  のソースには消去回数記憶用消去回路１０２から消去用のソース電圧が供給される。
消去回数記憶用消去回路１０２は、消去回数記憶セル部１０３のメモリトランジスタＱｍｅｍ  のコントロールゲートＧｃｎｔ  に供給するゲート電圧を消去に必要な電圧まで昇圧するポンプ回路１０５、ポンプ回路１０５から消去回数記憶セル部１０３を構成するメモリトランジスタＱｍｅｍ  のコントロールゲートＧｃｎｔ  に供給するゲート電圧の供給時間を制御するパルス制御回路１０６、消去回数記憶セル部１０３を構成するメモリトランジスタＱｍｅｍ  のソース電圧を制御するソース電圧制御回路１０７、不揮発性セルアレイ２のうちデータを消去するブロックに対応する消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  を選択する消去ブロックスイッチ部１０８から構成される。
【００２５】
ポンプ回路１０５は、制御回路１１から消去時に供給される制御信号を２０〔Ｖ〕程度まで昇圧して消去ブロックスイッチ部１０８に供給する。消去ブロックスイッチ部１０８は、制御回路１１に接続され、制御回路１１から供給される制御信号に応じて消去回数記憶セル部１０３のうち不揮発性セルアレイ２の消去しようとするブロックに対応した消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  のメモリトランジスタＱ  ｍｅｍ  のコントロールゲートＧｎｔにポンプ回路１０５で昇圧された電圧を選択的に供給する。
【００２６】
パルス制御回路１０６の設定時間は、不揮発性セルアレイ２を消去するときの時間に比べて十分に短い時間、例えば、１μｓｅｃに設定されている。このため、１回の消去動作で、消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  に保持された電荷が少しずつ放出される。
図４に本発明の一実施例の消去回数記憶セルの消去回数に対するセル保持電位の特性図を示す。
【００２７】
図４では、消去時間Ｅｒａｓｅ  ｔｉｍｅに対するセルの保持電位Ｖｔｈの特性を示しており、横軸の下の段には、１回の消去時間を１μｓｅｃとしたときの消去回数を示している。図４からセルの保持電位Ｖｔｈに応じて消去回数を検出できることがわかる。消去回数判定回路１０４では、図４に示す特性により消去回数を判定する。消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  に保持された電荷は、アドレスを指定することにより消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  のうち一つの消去回数記憶セルＳＥＬが選択され、選択された消去回数記憶セルＳＥＬのセレクトトランジスタＱｓｅｌ  がオンし、セレクトトランジスタＱｓｅｌ  の出力端子Ｔｏｕｔ  からメモリトランジスタＱｍｅｍ  のフローティングゲートＧｆ  に保持された電荷の電位が消去回数判定回路１０４に供給される。
【００２８】
消去判定回路１０４では、選択された消去回数記憶セルＳＥＬのフローティングゲートＧｆ  に保持された電荷により生じる電位に応じて消去回数を判定する。
図５に本発明の一実施例の消去回数判定回路のブロック構成図を示す。
消去回数判定回路１０４は、図６に示す従来のセンスアンプ５と同様な構成のセンスアンプ１０９−１〜１０９−ｍ、センスアンプ１０９−１〜１０９−ｍに消去回数に応じて予め設定されたリファレンス電位Ｖｒｅｆ１〜Ｖｒｅｆｍを供給するリファレンスセル１１０−１〜１１０−ｍから構成される。
【００２９】
リファレンスセル１１０−１には、消去を１００回繰り返したときに、メモリトランジスタＱｍｅｍ  のフローティングゲートＧｆ  に保持された電荷が放出された後に保持されているであろう電位に対応した電位がリファレンス電位Ｖｒｅｆ１として予め保持されている。また、リファレンスセル１１０−２には、消去を１０００回繰り返したときに、メモリトランジスタＱｍｅｍ  のフローティングゲートＧｆ  に保持された電荷が放出された後に保持されているであろう電位に対応した電位がリファレンス電位Ｖｒｅｆ２として予め保持されている。
【００３０】
同様にして、順次、リファレンス電位Ｖｒｅｆ  が小さくされ、リファレンスセル１１０−ｍには、消去を１００万回繰り返したときに、メモリトランジスタＱｍｅｍ  のフローティングゲートＧｆ  に保持された電荷が放出された後に保持されているであろう電位に対応した電位がリファレンス電位Ｖｒｅｆｍとして予め保持されている。リファレンスセル１１０−１〜１１０−ｍは、図６に示す周知のレファレンスセル６と同一の構成とされており、保持される電荷が消去回数に応じて設定されたものである。
【００３１】
センスアンプ１０９−１〜１０９−ｍは、消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  にいずれかから供給される保持電位Ｖｔｈとリファレンス電位Ｖｒｅｆ１〜Ｖｒｅｆｍとの大小関係に応じてハイ又はローレベルとなる信号を出力する。例えば、センスアンプ１０９−１〜１０９−ｍの出力信号が全て「０」であれば、消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  の保持電位Ｖｔｈが消去回数１００回で到達するであろうレファレンス電位Ｖｒｅｆ１まで低下していないので、消去回数が１００回以下であることがわかる。
【００３２】
また、センスアンプ１０９−１〜１０９−ｍの出力信号が全て「１００・・・０００」であれば、消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  の保持電位Ｖｔｈが消去回数１００回で到達するであろうレファレンス電位Ｖｒｅｆ１より低く、かつ、消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  の保持電位Ｖｔｈが消去回数１０００回で到達するであろうレファレンス電位Ｖｒｅｆ２より大きいことが認識できるので、消去回数が１００回以上１０００回以下であることがわかる。同様に、センスアンプ１０９−１〜１０９−ｍの出力信号が全て「１１１・・・１１１」であれば、消去回数記憶セルＳＥＬ１  〜ＳＥＬｎ  の保持電位Ｖｔｈが消去回数１００万回で到達するであろうレファレンス電位Ｖｒｅｆｍより低いことが認識できるので、消去回数が１００万回以上であることがわかる。
【００３３】
以上のようにセンスアンプ１０９−１〜１０９−ｍの出力信号は、入出力バッファ７に保持され、外部回路に出力される。外部回路では、このとき、入出力バッファ７から出力される出力信号を検出することにより消去回数を認識できる。
また、消去回数記憶用消去回路１０３は、周知の消去回路９、消去回数記憶セル部１０２は、周知の不揮発性セルアレイ２、消去回数判定回路１０４は、周知のセンスアンプ５及びレファレンスセル６により実現でき、新たに回路を設計し直す必要がないので、容易に実現できる。
【００３４】
なお、回路構成は、実施例で示したものに限られるものではなく、要は、不揮発性セルアレイ２の消去回数を認識できる構成であればよい。
【００３５】
【発明の効果】
上述の如く、本発明の請求項１によれば、データ消去回数記憶セルを設け、不揮発性セルアレイのデータ消去毎にデータ消去回数記憶セルを放電し、データ消去回数記憶セルに保持された電荷により生じる電位を検出することにより消去回数を検出でき、これによって、半導体記憶装置の劣化等の状態を容易に認識することができる等の特長を有する。
【００３６】
請求項２によれば、データ消去回数をデータ消去回数記憶セルに保持された電荷により生じる電位に応じて段階的に設定することにより、必要な消去回数を検出できる等の特長を有する。
【００３７】
請求項３によれば、データ消去回数記憶セルを不揮発性セルアレイの消去ブロック毎に設けることにより、不揮発性セルアレイの消去ブロック毎にデータ消去回数を認識できる等の特長を有する。
請求項４によれば、リファレンス電位とデータ消去回数記憶セルに保持された電荷により生じる電位との大小関係に応じて消去回数を検出できるので、一般のセンスアンプとリファレンスセルを用いることができるので、新たな回路設計が不要となる等の特長を有する。
【００３８】
請求項５によれば、不揮発性セルアレイと同一構成の不揮発性セル及びセンスアンプで構成できるので、新たな設計などが不要となる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック構成図である。
【図２】本発明の一実施例の消去回数検出用消去回路のブロック構成図である。
【図３】本発明の一実施例の消去回数記憶セルの回路構成図である。
【図４】本発明の一実施例の消去回数記憶セルの消去回数に対するセル保持電位の特性図である。
【図５】本発明の一実施例の消去回路判定回路のブロック構成図である。
【図６】従来の一例のブロック構成図である。
【図７】従来の一例の不揮発性セルの回路構成図である。
【図８】従来の一例の消去回路のブロック構成図である。
【符号の説明】
１００  半導体記憶装置
２  不揮発性セルアレイ
３  ローデコーダ
４  コラムデコーダ
５  センスアンプ
６  リファレンスセル
７  入出力バッファ
８  アドレスバッファ
９  消去回路
１０  書き込み回路
１１  制御回路
１０１  消去回数検出回路
１０２  消去回数記憶セル部
１０３  消去回数検出用消去回路
１０４  消去回数判定回路
１０５  ポンプ回路
１０６  パルス制御回路
１０７  ソース電圧制御回路
１０８  消去ブロックスイッチ部
１０９−１〜１０９−ｍ  センスアンプ
１１０−１〜１１０−ｍ  リファレンスセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003549723.tif 000006
【図６】
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【図７】
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【図８】
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