(57)【特許請求の範囲】
【請求項１】
擬似電源線と、
第１の電位を供給する第１の電源線と、
第１の電位と異なる第２の電位を供給する第２の電源線と、
前記擬似電源線および前記第１の電源線の間に設けられ、駆動モードおよび待機モードを有する論理回路と、
前記論理回路に設けられたトランジスタよりも動作閾値が高いトランジスタを用いて前記擬似電源線および前記第２の電源線の間に形成され、駆動モードでは前記第２の電位と等しい第２の参照電位と前記擬似電源線の電位との電位差に基づいて、待機モードでは前記第１の電位と前記第２の電位との中間電位と等しい第１の参照電位と前記擬似電源線の電位との電位差に基づいて、前記論理回路が前記駆動モードの場合は前記擬似電源線および前記第２の電源線を導通させることにより前記擬似電源線の電位を前記第１の参照電位にし、前記論理回路が前記待機モードの場合は前記中間電位を前記擬似電源線に供給する制御回路とを具えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記論理回路はラッチ素子を有し、
前記待機モードでは前記論理回路を駆動させるには不充分であるが前記ラッチ素子のデータを保持するには充分の電位が与えられることにより、前記駆動モードにおいて前記ラッチ素子が保持していたデータをそのまま利用できることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記制御回路は、前記第２の電源線に接続された第１入力端子と、前記第１及び第２の参照電位を発生させる参照電位発生回路に接続された第２入力端子と、前記擬似電源線に接続された出力端子と、前記第２入力端子からの前記第１及び第２の参照電位と前記擬似電源線からの擬似電源電位との電位差に応じた出力信号を発生する演算増幅器と、前記演算増幅器の出力信号に基づいて、前記第１入力端子および前記擬似電源線の間の導通を制御するスイッチ部とを具えることを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記制御回路は、前記第２の電源線に接続された第１入力端子と、前記第１及び第２の参照電位を発生させる参照電位発生回路に接続された第２入力端子と、前記擬似電源線に接続された出力端子と、前記第２入力端子からの前記第１及び第２の参照電位と前記擬似電源線からの擬似電源電位との電位差に応じた出力信号を発生する演算増幅器と、前記演算増幅器の出力信号に基づいてパルス幅変調信号を発生するスイッチパルス発生器と、パルス幅変調信号で前記第１入力端子又は接地と前記擬似電源線との間の断続を制御するスイッチ部とを具えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関する。
【０００２】
【従来の技術】
従来、論理回路を有する半導体集積回路の消費電力を低減させるために、論理回路に駆動電圧を供給する駆動モードと、駆動電圧を供給しない待機モードとの二つの動作モードを有する半導体集積回路が用いられている。
【０００３】
通常、このような半導体集積回路は断続回路を有する。断続回路とは、このような二つの動作モードを自動的に切り替えるための回路であり、二つのモードのうち、駆動モードでは論理回路に電圧を供給し、待機モードでは論理回路への電圧供給を遮断する。
【０００４】
このような半導体集積回路によれば、長時間に渡り演算処理が行われないときには、自動的に電圧供給が遮断されるため、消費電力を低減することができる。
【０００５】
ところで、文献Ｉ（「低消費電力、高速ＬＳＩ技術」、第６１頁、リアライズ社）に開示されているように、半導体集積回路を、比較的高い閾値電圧のトランジスタと、比較的低い閾値電圧のトランジスタとで構成する技術が一般的となっている。半導体集積回路はＣＭＯＳ回路で構成されることが多いため、このような技術はマルチスレッショルドＣＭＯＳ回路技術と総称される。
【０００６】
マルチスレッショルドＣＭＯＳ（ＭＴＣＭＯＳと略称する。）回路技術によれば、論理回路を比較的低い閾値のトランジスタで構成することにより、論理回路の駆動モードにおいて論理回路内の消費電力を低下させると共に高速処理の実現を図っている。一方、断続回路を比較的高い閾値のトランジスタで構成することにより、論理回路の待機モードにおいて断続回路内のオフリーク電流による消費電力の低減を図っている。
【０００７】
図８は、文献Ｉ等に開示された従来の半導体集積回路の説明に供する図である。以下、図８を参照して、従来の半導体集積回路につき説明する。
【０００８】
図８に示すように、半導体集積回路８１は、論理回路８３と断続回路８５とを具える。
【０００９】
この半導体集積回路８１は、文献Ｉにも示されているように断続回路をＰチャネルトランジスタで構成しているため、Ｐチャネルパワースイッチ型と称される。
【００１０】
論理回路８３は、第１電位としての接地電位ＶＳＳを供給する第１電源線８７と、擬似電源線８９との間に接続されている。この論理回路８３は、入力信号に基づいて演算を行う素子や論理回路中のデータの保持を行うラッチ素子等を有していて、様々な論理計算を行う機能を提供する。
【００１１】
断続回路８５は、擬似電源線８９と、第２電位としての電源電位ＶＣＣを供給する第２電源線９１間に接続されている。この断続回路８５は、擬似電源線８９および第２電源線９１間を選択的に導通させる。すなわち、断続回路８５は、駆動モードでは擬似電源線８９および第２電源線９１間を導通させ、待機モードでは擬似電源線８９および第２電源線９１間を遮断する。
【００１２】
この半導体集積回路８１では、駆動モードにおいて断続回路８５が導通状態となるため、論理回路８３には電源電位ＶＣＣおよび接地電位ＶＳＳが印加される。一方、待機モードにおいて断続回路が非導通状態となるため、論理回路８３には電圧の印加がなされない。
【００１３】
なお、この半導体集積回路８１は、図示例とは構成が異なるが、断続回路８５をＮチャネルトランジスタで構成するＮチャネルパワースイッチ型とすることもできる。
【００１４】
また、図示せずも、Ｎチャネルパワースイッチ型の半導体集積回路にあっては、論理回路が第２電源線および擬似電源線間に接続されていて、断続回路が第１電源線および擬似電源線間に接続されている。
【００１５】
よって、Ｎチャネルパワースイッチ型の半導体集積回路では、駆動モードにおいて断続回路が導通状態となるため、論理回路には電源電位ＶＣＣおよび接地電位ＶＳＳが印加される。一方、待機モードにおいて断続回路が非導通状態となるため、論理回路には電圧の印加がなされない。
【００１６】
半導体集積回路を、ＭＴＣＭＯＳ回路技術を用いて構成すると、断続回路におけるオフリークによる消費電力や、論理回路における消費電力を低減することができる。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路では、待機モードにおいて擬似電源線および電源線間の導通を遮断するときに、擬似電源線を電気的に浮遊した状態としていたため、次のような現象が生じた。
【００１８】
すなわち、Ｐチャネルパワースイッチ型にあっては、論理回路におけるオフリーク電流によって擬似電源線中の電荷が時間の経過と共に放電し、擬似電源線の電位が接地電位ＶＳＳとなる。また、Ｎチャネルパワースイッチ型の場合も同様に、擬似電源線の電位が電源電位ＶＣＣとなる。
【００１９】
言い換えれば、従来の半導体集積回路では、待機モードになる度に、論理回路に印加される電圧が実質的にゼロになってしまう。
【００２０】
よって、従来の半導体集積回路によれば、待機モードから駆動モードに移行するときに、擬似電源線を第１或いは第２電源線に導通させてから、擬似電源線の電位が安定するまでの時間が長くなってしまう（第１の問題点）。
【００２１】
また、従来の半導体集積回路によれば、待機モードにおいては論理回路に印加される電圧が印加されないため、論理回路中のラッチ素子等のデータを保持することができない（第２の問題点）。
【００２２】
したがって、少なくとも第１の問題点を解決し、好ましくは第２の問題点をも解決できる半導体集積回路の実現が望まれていた。
【００２３】
【課題を解決するための手段】
この発明に係る半導体集積回路は、擬似電源線と、第１の電位を供給する第１の電源線と、第１の電位と異なる第２の電位を供給する第２の電源線と、擬似電源線および第１の電源線の間に設けられ、駆動モードおよび待機モードを有する論理回路と、論理回路に設けられたトランジスタよりも動作閾値が高いトランジスタを用いて擬似電源線および第２電源線の間に形成され、論理回路が駆動モードの場合は擬似電源線および第２電源線を導通させ且つ論理回路が待機モードの場合は第１および第２の電位の中間電位を擬似電源線に供給する制御回路とを具える。
【００２４】
なお、第１電位および第２電位とは、当該電位差で以て論理回路を動作させるのに充分な駆動電圧を供給できる電位である。典型的には、これらは接地電位および電源電位となる。
【００２５】
このような構成によれば、論理回路に設けられたトランジスタよりも動作閾値が高いトランジスタを用いて制御回路を構成しているので、この制御回路のオフリーク電流を抑制して、消費電力を低減することができる。
【００２６】
また、この発明の実施に当たり、より好適には、論理回路はラッチ素子を有し、中間電位は、論理回路が駆動モードとなる電位と、論理回路が待機モードとなる電位との間の電位であるのが好ましい。
【００２７】
このように、待機モードにおいて、論理回路を駆動させるには不充分でかつ論理回路内のラッチ素子（フリップフロップ等を含む）のデータを保持するには充分の電位差を当該論理回路に与えることにより、再び駆動モードとなったときには、その前の駆動モード時にラッチ素子が保持していたデータをそのまま利用することができる。
【００２８】
また、具体的な構成例として、この制御回路は、第２電源線に接続された第１入力端子と、参照電位を発生させる参照電位発生回路に接続された第２入力端子と、擬似電源線に接続された出力端子と、第２入力端子からの参照電位と擬似電源線からの擬似電源電位との電位差に応じた出力信号を発生する演算増幅器と、この演算増幅器の出力信号に基づいて、第１入力端子および擬似電源線の間の導通を制御するスイッチ部とを具える。
【００２９】
この場合、演算増幅器が、擬似電源線の電位および参照電位発生回路からの参照電位を入力し、これらの電位に基づいてアナログ制御信号を出力する。スイッチ部は、このアナログ制御信号に基づいて第１入力端子および擬似電源線の間の導通（すなわちこれら両者間を流れる電流）を制御する。このようにスイッチ部による導通の制御をアナログ的にすなわち連続的に調節することにより、擬似電源線の電位を制御しても良い。
【００３０】
また、別の具体的な構成例としては、この制御回路は、第２電源線に接続された第１入力端子と、参照電位を発生させる参照電位発生回路に接続された第２入力端子と、擬似電源線に接続された出力端子と、第２入力端子からの参照電位と擬似電源線からの擬似電源電位との電位差に応じた出力信号を発生する演算増幅器と、この演算増幅器の出力信号に基づいて、パルス幅変調信号を発生するスイッチングパルス発生器と、このパルス幅変調信号で第１入力端子および擬似電源線の間の断続を制御するスイッチ部とを具える。
【００３１】
この場合、スイッチングパルス発生器が、擬似電源線の電位と、参照電位発生回路からの参照電位との電位差に応じたパルス幅変調信号を出力する。スイッチ部は、このパルス幅変調信号に基づいて第１入力部および擬似電源線の間の導通を制御する。このようにスイッチ部をディジタル的にオンまたはオフするように当該スイッチを断続させることにより擬似電源線の電位を制御すると、上述のように抵抗値を連続的に変化させる場合よりも、良好な電力変換効率が得られる。
【００３２】
また、上述した二つの具体的な構成例では、例えば、スイッチ部をＰチャネルトランジスタで構成し、前記第１電源線を真電源線とし、および、第２電源線をアース線としてもよい。或いは、上述した二つの具体的な構成例では、例えば、スイッチ部をＮチャネルトランジスタで構成し、前記第１電源線をアース線とし、および、第２電源線を真電源線としてもよい。
【００３３】
【発明の実施の形態】
以下、図を参照して、この発明の半導体集積回路の実施の形態につき説明する。なお、この説明に用いる各図は、この発明を理解できる程度に各構成成分の接続関係を概略的に示してあるに過ぎない。また、各図において同様な構成成分については、同一の番号を付して示し、その重複する説明を省略することがある。
【００３４】
（第１の実施の形態）
図１は、第１の実施の形態の半導体集積回路（Ｐチャネルパワースイッチ型の回路）の構成を概略的に示す図である。
【００３５】
図１に示すように、この半導体集積回路１１は、論理回路１３と、制御回路１５とを具える。
【００３６】
論理回路１３は、第１電位として例えば接地電位ＶＳＳを供給する第１電源線（第１の実施の形態では、アース線１６とする。）と、擬似電源線１７とに接続されている。
【００３７】
制御回路１５は、擬似電源線１７と、第２電位として例えば電源電位ＶＣＣを供給する第２電源線（第１の実施の形態では真電源線１９とする。）とに接続されている。
【００３８】
この半導体集積回路１１は、ＭＴＣＭＯＳ回路技術を利用していて、論理回路１３を低域値トランジスタで構成すると共に制御回路１５を高閾値トランジスタで構成してある。ＭＴＣＭＯＳ回路技術を用いると、論理回路１３の処理速度を高めつつ制御回路１５におけるオフリーク電流を低減できる。
【００３９】
この制御回路１５は、駆動モードおよび待機モードの二つの動作モードを有していて、駆動モードでは擬似電源線１７および真電源線１９を導通させて（すなわち、擬似電源線１７および真電源線１９の間を導通させて）、電源電位ＶＣＣおよび接地電位ＶＳＳの電位差を論理回路１３に供給する。
【００４０】
この制御回路１５は、従来設けられていた断続回路とは異なり、待機モードにおいて擬似電源線１７および真電源線１９間を単純に遮断するのではなく、擬似電源線１７を所定の電位レベルに維持する。ただし、この所定の電位レベルとは、電源電位ＶＣＣおよび接地電位ＶＳＳの間の適切な電位（中間電位ＶＭ）である。
【００４１】
図２は、この制御回路１５の具体的な構成例を示す図である。図３は、制御回路の動作モードの説明に供する図である。図３（Ａ）は、各動作モードにおける参照電位ＶＲＥＦ１およびＶＲＥＦ２の経時的な制御状態を模式的に示しており、図３（Ｂ）は、それに伴う擬似電源線の経時的な電位変化を示す。ただし、図３中の横軸および縦軸は、それぞれ時間および電位を定性的に示すものである。以下、図２および図３を参照して制御回路の構成および動作につき順次に説明する。
【００４２】
図２に示す制御回路１５は、真電源線１９に接続された第１入力端子２１と、参照電位を発生させる参照電位発生回路（図示せず）に接続された第２入力端子２３と、擬似電源線１７に接続された出力端子２５と、第２入力端子２３からの参照電位と擬似電源線１７からの擬似電源電位との電位差に応じた出力信号を発生する演算増幅器２７と、第１入力端子２１および擬似電源線１７の間の導通を制御するスイッチ部としてのＰチャネルトランジスタ２９とを具える。
【００４３】
図示しない参照電位発生回路は、待機モードにおいて、擬似電源線１７を電源電位ＶＣＣおよび接地電位ＶＳＳの中間電位である一定の電位ＶＭ（図３（Ａ）中ではＶＲＥＦ１と同一電位）に維持するための第１の参照電位ＶＲＥＦ１を発生し、これを演算増幅器２７に供給する。また、この参照電位発生回路は、駆動モードにおいて、擬似電源線１７を電源電位ＶＣＣ（図３（Ａ）中ではＶＲＥＦ２と同一電位）に維持するための第２の参照電位ＶＲＥＦ２を発生し、これを演算増幅器２７に供給する。
【００４４】
ただし、図３に示す例では、上述した中間電位ＶＭと同一電位である第１の参照電位ＶＲＥＦ１と、電源電位ＶＣＣと同一電位である第２の参照電位ＶＲＥＦ２とを選択的に演算増幅器２７に供給しているが、演算増幅器２７の構成によっては同一電位としない場合があってよい。
【００４５】
例えば、参照電位発生回路は、演算増幅器２７に供給される複数の参照電位ＶＲＥＦ１およびＶＲＥＦ２を発生させる任意好適な定電圧電源と、それらの電位を切り換える切換スイッチで構成される。この定電圧電源としては例えばバンドギャップ基準電圧回路を用いることができる。また、一般的に、この切換スイッチは、例えば、駆動モードにある演算回路において長時間に渡り演算が行われないことを検出したときに、参照電位ＶＲＥＦ２を参照電位ＶＲＥＦ１に切り換える機能を有する。
【００４６】
演算増幅器２７は、反転入力端子３１ａおよび非反転入力端子３１ｂを有する。反転入力端子３１ａには参照電位ＶＲＥＦ１或いはＶＲＥＦ２を反転信号として入力し、非反転入力端子３１ｂには擬似電源線１７の電位を非反転信号として入力する。
【００４７】
これにより、演算増幅器２７は、非反転信号および反転信号の差に応じた出力信号を発生させてこれをＰチャネルトランジスタ２９のゲートに出力する。
【００４８】
この非反転信号の電位が反転信号の電位よりも高い場合にはゲート電位が高くなるため、Ｐチャネルトランジスタ２９のソースおよびドレイン間の抵抗は大きくなる。一方、非反転信号の電位が反転信号の電位よりも低い場合にはゲート電位が低くなるため、Ｐチャネルトランジスタ２９のソースおよびドレイン間の抵抗は小さくなる。
【００４９】
したがって、図３（Ｂ）に示すように、擬似電源線１７は、駆動モードにおいては第１の参照電位ＶＲＥＦ１と同一電位になるように制御され、待機モードにおいては第２の参照電位ＶＲＥＦ２と同一電位になるように制御される。
【００５０】
よって、図１の半導体集積回路１１によれば、待機モードにおいて論理回路１３に印加する電位を、従来のような接地電位ＶＳＳではなく、接地電位ＶＳＳおよび電源電位ＶＣＣ間の中間電位ＶＭ（参照電位ＶＲＥＦ１）にすることができる（図３参照）。したがって、待機モードから駆動モードに移行するときに、擬似電源線１７の電位が安定するまでの時間を従来よりも短縮することが可能となる。
【００５１】
この実施の形態の半導体集積回路１１では、中間電位は、論理回路１３が駆動モードとなる電位と、論理回路１３が待機モードとなる電位との間に設定するが好ましい。更に言うと、この中間電位を、少なくともラッチ素子のデータを保持できる程度の電位とするのがよい。
【００５２】
なお、ラッチ素子とは、周知の如く論理回路中で一時的なデータの保持を行うフリップフロップ等の素子であって、当該回路に電圧が供給されない場合に保持データを消失してしまう素子である。
【００５３】
このように中間電位を設定すれば、この論理回路１３は、待機モードにおいてもデータを維持できる。したがって、この半導体集積回路によれば、駆動モードにおいて保持していた処理データを失うことなく、待機モードから駆動モードに移行できる。
【００５４】
（第２の実施の形態）
第１の実施の形態ではＰチャネルパワースイッチ型の半導体集積回路の例につき説明したが、以下のように、Ｎチャネルパワースイッチ型の半導体集積回路で実現することもできる。
【００５５】
図４は、第２の実施の形態の半導体集積回路（Ｎチャネルパワースイッチ型）の概略的構成を示す図である。以下、図４を参照して、Ｎチャネルパワースイッチ型の半導体集積回路につき説明する。
【００５６】
図４に示すように、この半導体集積回路４１は、論理回路１３と、制御回路４３とを具える。
【００５７】
論理回路１３は、第１電位として例えば電源電位ＶＣＣを供給する第１電源線（第２の実施の形態では真電源線である。）１９と、擬似電源線１７とに接続されている。
【００５８】
制御回路４３は、擬似電源線１７と、第２電位として例えば接地電位ＶＳＳを供給する第２電源線（第２の実施の形態ではアース線である。）１６とに接続されている。
【００５９】
この半導体集積回路４１では、論理回路１３を低域値トランジスタで構成すると共に制御回路４３を高閾値トランジスタで構成している。
【００６０】
この制御回路４３は、駆動モードおよび待機モードの二つの動作モードを有していて、駆動モードでは擬似電源線１７およびアース線１６を導通させて（すなわち、擬似電源線１７およびアース線１６の間を導通させて）、電源電位ＶＣＣおよび接地電位ＶＳＳの電位差を論理回路１３に供給する。
【００６１】
この制御回路４３は、第１の実施の形態の制御回路と同様に、待機モードにおいて擬似電源線１７およびアース線１６間を単純に遮断するのではなく、擬似電源線１７を所定の電位レベルに維持する。ただし、この所定の電位レベルとは、電源電位ＶＣＣおよび接地電位ＶＳＳの間の電位（中間電位ＶＭ）である。
【００６２】
図５は、この制御回路４３の具体的な構成例を示す図である。以下、図５および図３を参照してこの制御回路の構成および動作につき順次に説明する。
【００６３】
図５に示す制御回路４３は、アース線１６に接続された第１入力端子２１と、参照電位を発生させる参照電位発生回路（図示せず）に接続された第２入力端子２３と、擬似電源線１７に接続された出力端子２５と、第２入力端子２３からの参照電位と擬似電源線１７からの擬似電源電位との電位差に応じた出力信号を発生する演算増幅器２７と、第１入力端子２１および擬似電源線１７の間の導通を制御するスイッチ部としてのＮチャネルトランジスタ４５とを具える。
【００６４】
図示しない参照電位発生回路は、待機モードにおいて、擬似電源線１７を電源電位ＶＣＣおよび接地電位ＶＳＳの中間電位である一定の電位ＶＭ（図３（Ａ）中ではＶＲＥＦ３と同一電位）に維持するための第３の参照電位ＶＲＥＦ３を発生し、これを演算増幅器２７に供給する。また、参照電位発生回路は、駆動モードにおいて、擬似電源線１７を接地電位ＶＳＳ（図３（Ａ）中ではＶＲＥＦ４と同一電位）に維持するための第４の参照電位ＶＲＥＦ４を発生し、これを演算増幅器２７に供給する。
【００６５】
ただし、図３に示す例では、第１の実施の形態と同様に、上述した中間電位ＶＭと同一電位である第３の参照電位ＶＲＥＦ３と、電源電位ＶＣＣと同一電位である第４の参照電位ＶＲＥＦ４とを選択的に演算増幅器２７に供給しているが、演算増幅器２７の構成によっては同一電位としない場合があってよい。
【００６６】
また、この参照電位発生回路は、第１の実施の形態と同様に構成することができる。
【００６７】
演算増幅器２７は、反転入力端子３１ａおよび非反転入力端子３１ｂを有する。反転入力端子３１ａには擬似電源線１７の電位を非反転信号として入力し、非反転入力端子３１ｂには参照電位ＶＲＥＦ３或いはＶＲＥＦ４を反転信号として入力する。
【００６８】
これにより、演算増幅器２７は、非反転信号および反転信号に応じた出力信号を発生させてこれをＮチャネルトランジスタ４５のゲートに出力する。
【００６９】
この非反転信号の電位が反転信号の電位よりも高い場合にはゲート電位が高くなるため、Ｎチャネルトランジスタ４５のソースおよびドレイン間の抵抗は大きくなる。一方、非反転信号の電位が反転信号の電位よりも低い場合にはゲート電位が低くなるため、Ｎチャネルトランジスタ４５のソースおよびドレイン間の抵抗は小さくなる。
【００７０】
したがって、図３に示すように、擬似電源線１７は、駆動モードにおいては第３の参照電位ＶＲＥＦ３と同一電位になるように制御され、待機モードにおいては第４の参照電位ＶＲＥＦ４と同一電位になるように制御される。
【００７１】
よって、図４の半導体集積回路４１によれば、待機モードにおいて論理回路１３に印加する電位を、従来のような接地電位ＶＳＳではなく、接地電位ＶＳＳおよび電源電位ＶＣＣ間の中間電位ＶＭにすることができる。したがって、待機モードから駆動モードに移行するときに、擬似電源線１７の電位が安定するまでの時間を従来よりも短縮することが可能となる。
【００７２】
第１の実施の形態と同じく、中間電位は、論理回路１３が駆動モードとなる電位と、論理回路１３が待機モードとなる電位との間に設定するが好ましい。更に言うと、この中間電位を、少なくともラッチ素子のデータを保持できる程度の電位とするのがよい。
【００７３】
このように中間電位を設定すれば、この論理回路１３は、待機モードにおいてもデータを維持できる。したがって、この半導体集積回路によれば、駆動モードにおいて保持していた処理データを失うことなく駆動モードから待機モードへ移行し、このデータを保持したまま、再び駆動モードへ移行することができる。
【００７４】
（第３の実施の形態）
第１および第２の実施の形態では、制御回路を、擬似電源線の電位がトランジスタの抵抗値変化によって制御されるリニアレギュレータで構成していた。しかしながら、以下の第３の実施の形態のごとく、擬似電源線の電位をトランジスタの断続によって制御するスイッチングレギュレータで構成することもできる。ここでは、Ｐチャネルパワースイッチ型の半導体集積回路につき説明するが、言うまでもなく、第２の実施の形態と同様にＮチャネルパワースイッチ型の半導体集積回路として構成することもできる。
【００７５】
図６は、第３の実施の形態の半導体集積回路（Ｐチャネルパワースイッチ型の回路）の構成を概略的に示す図である。
【００７６】
図６に示すように、この半導体集積回路６１は、論理回路１３と、制御回路６３とを具える。
【００７７】
第１の実施と同様に、論理回路１３はアース線１６および擬似電源線１７に接続されていて、制御回路６３は擬似電源線１７および真電源線１９に接続されている。この制御回路６３は、第１の実施の制御回路と同様の機能を果たすため、次のように構成されている。
【００７８】
図７は、この制御回路６３の具体的な構成例を示す図である。以下、図７および図３を参照して制御回路の構成および動作につき順次に説明する。
【００７９】
図７に示す制御回路６３は、真電源線１９に接続された第１入力端子２１と、参照電位を発生させる参照電位発生回路（図示せず）に接続された第２入力端子２３と、擬似電源線１７に接続された出力端子２５と、第２入力端子２３からの参照電位と擬似電源線１７からの擬似電源電位との電位差に応じた出力信号を発生する演算増幅器６７と、この演算増幅器６７の出力信号に基づいて、パルス幅変調信号を発生するスイッチングパルス発生器６９と、このパルス幅変調信号で第１入力端子２１および擬似電源線１７の間の断続を制御するスイッチ部７１とを具える。
【００８０】
このスイッチ部７１は、スイッチングパルス発生回路６９から出力されるパルス幅変調信号をそれぞれゲート電極に入力するＰＭＯＳトランジスタ７３およびＮＭＯＳトランジスタ７５と、ＰＭＯＳトランジスタ７３およびＮＭＯＳトランジスタ７５のそれぞれの一方の主電極を一端に接続しかつ出力端２５を他端に接続するローパスフィルタ７７とを有する。なお、ＰＭＯＳトランジスタ７３の他方の主電極は第１入力端２１に接続され、ＮＭＯＳトランジスタ７５の他方の主電極はアース線１６に接続されている。
【００８１】
図示しない参照電位発生回路は、待機モードにおいて、擬似電源線１７を電源電位ＶＣＣおよび接地電位ＶＳＳの中間電位である一定の電位ＶＭ（図示例ではＶＲＥＦ１と同一電位である。）に維持するための第１の参照電位ＶＲＥＦ１を発生し、これを演算増幅器６７に入力する。なお、駆動モードでは、擬似電源線１７を電源電位ＶＣＣに維持するための第２の参照電位ＶＲＥＦ２を発生する。
【００８２】
演算増幅器６７は、反転入力端子７９ａおよび非反転入力端子７９ｂを有する。反転入力端子７９ａには参照電位ＶＲＥＦ１或いはＶＲＥＦ２を反転信号として入力し、非反転入力端子７９ｂには擬似電源線１７の電位を非反転信号として入力する。
【００８３】
これにより、演算増幅器６７は、非反転信号および反転信号に応じた出力信号を発生させてこれをスイッチングパルス発生回路６９に出力する。
【００８４】
スイッチングパルス発生回路６９は、非反転信号および反転信号の電位差に基づいて、パルス幅変調信号を発生させる。このスイッチングパルス発生回路６９は、例えば、非反転信号および反転信号の電位差に応じてデューティ比を変化させたパルス幅変調信号を出力する。
【００８５】
スイッチ部７１では、このパルス幅変調信号により相補的に駆動するＰＭＯＳトランジスタ７３およびＮＭＯＳトランジスタ７５がローパスフィルタ７７への出力電流を制御する。このとき、ＰＭＯＳトランジスタ７３およびＮＭＯＳトランジスタ７５は、擬似電源線１７を電源電位ＶＣＣおよび接地電位ＶＳＳの一方に選択的に導通させることにより、擬似電源線１７を所定の中間電位ＶＭ（ＶＲＥＦ１）に近づけていく。なお、ローパスフィルタ７７は、擬似電源線１７との間に流れる出力電流を平坦化するために設けられている。
【００８６】
このように、第１の実施の形態と同様、図３に示すように、擬似電源線１７は、駆動モードにおいては第１の参照電位ＶＲＥＦ１と同一電位になるように制御され、待機モードにおいては第２の参照電位ＶＲＥＦ２と同一電位になるように制御される。
【００８７】
よって、この半導体集積回路６３によれば、待機モードにおいて論理回路１３に印加する電位を、従来のような接地電位ＶＳＳではなく、接地電位ＶＳＳおよび電源電位ＶＣＣ間の中間電位ＶＭにすることができる。したがって、待機モードから駆動モードに移行するときに、擬似電源線１７の電位が安定するまでの時間を従来よりも短縮することが可能となる。
【００８８】
しかも、通常、待機モードにおいては擬似電源線１７の電位を電源電位ＶＣＣよりも接地電位ＶＳＳに近い電位に維持する必要があるが、第３の実施の形態では、制御回路をスイッチングレギュレータで構成してあるので、その変換効率を高くすることができる。
【００８９】
したがって、第３の実施の形態の半導体集積回路によれば、第１或いは第２の実施の形態の半導体集積回路に比べて、待機モードにおける消費電力を低減させることができる。
【００９０】
【発明の効果】
上述した説明から明らかなように、論理回路に設けられたトランジスタよりも動作閾値が高いトランジスタを用いて制御回路を構成しているので、この制御回路のオフリーク電流を抑制して、消費電力を低減することができる。
【００９１】
加えて、待機モードにおいて、擬似電源線に第１および第２電位の中間電位を印加しているため、待機モードから駆動モードに移行する際に、擬似電源線が第２電源線に接続されてから擬似電源線が第２電位レベルで安定するまでに要する時間を短縮することができる。すなわち、前述の第１の問題点を解決できる。
【００９２】
また、好適例で示したように、中間電位を、論理回路１３が駆動モードとなる電位と、論理回路１３が待機モードとなる電位との間の電位とすることにより、待機モードにおいて、論理回路内のラッチ素子のデータを保持することができ、再び駆動モードとなったときには、その前の駆動モード時にラッチ素子が保持していたデータをそのまま利用することができる。すなわち、前述の第２の問題点を解決できる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体集積回路（Ｐチャネルパワースイッチ型の回路）の概略的な構成を示す図である。
【図２】第１の実施の形態における制御回路の具体的な構成例を示す図である。
【図３】制御回路の動作モードの説明に供する図であり、（Ａ）は各動作モードにおける参照電位の制御状態、（Ｂ）は各動作モードにおける擬似電源線の電位変化を示す図である。
【図４】第２の実施の形態の半導体集積回路（Ｎチャネルパワースイッチ型）の概略的な構成を示す図である。
【図５】第２の実施の形態における制御回路の具体的な構成例を示す図である。
【図６】第３の実施の形態の半導体集積回路（Ｐチャネルパワースイッチ型の回路）の概略的な構成を示す図である。
【図７】第３の実施の形態における制御回路の具体的な構成例を示す図である。
【図８】従来の半導体集積回路の説明に供する図である。
【符号の説明】
１１、４１、６１：半導体集積回路
１３：論理回路
１５、４３、６３：制御回路
１７：擬似電源線
１９：真電源線
２１：第１入力端子
２３：第２入力端子
２５：出力端子
２７、６７：演算増幅器
２９：Ｐチャネルトランジスタ
３１ａ：反転入力端子
３１ｂ：非反転入力端子
４５：Ｎチャネルトランジスタ
６９：スイッチングパルス発生回路
７１：スイッチ部
７３：ＰＭＯＳトランジスタ
７５：ＮＭＯＳトランジスタ
７７：ローパスフィルタ
７９ａ：反転入力端子
７９ｂ：非反転入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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