(57)【特許請求の範囲】
【請求項１】
ドレイン端子とゲート端子とソース端子を少なくとも具備し、
ドレインを上記ドレイン端子に接続し、ソースを上記ソース端子に接続したパワーＭＯＳＦＥＴと、
上記パワーＭＯＳＦＥＴのゲートと上記ゲート端子との間にドレインとソースを接続した第１のＭＯＳＦＥＴと、
ソースを上記ソース端子に接続し、ドレインを上記第１のＭＯＳＦＥＴのゲートに接続した第２のＭＯＳＦＥＴとを有し、
上記ドレイン端子と上記第１のＭＯＳＦＥＴのゲートとの間に電流経路を設けたことを特徴とする制御回路内蔵絶縁ゲート型半導体装置。
【請求項２】
上記電流経路は第１の抵抗を有することを特徴とする請求項１記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項３】
ドレインとゲートを各々前記パワーＭＯＳＦＥＴのドレインとゲートに接続したセンス用パワーＭＯＳＦＥＴと、
上記センス用パワーＭＯＳＦＥＴのソースと前記ソース端子の間に電流検出素子と、
ドレインを前記第１のＭＯＳＦＥＴのゲートに接続し、ソースを前記ソース端子に接続し、上記電流検出素子の検出電圧をゲート入力としたＭＯＳＦＥＴとを更に設けてなる請求項１または２に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項４】
ドレイン端子とゲート端子とソース端子を少なくとも具備し、
ドレインを上記ドレイン端子に接続し、ソースを上記ソース端子に接続したパワーＭＯＳＦＥＴと、
上記パワーＭＯＳＦＥＴのゲートと上記ゲート端子との間にドレインとソースを接続した第１のＭＯＳＦＥＴと、
ソースを上記ソース端子に接続し、ドレインを上記第１のＭＯＳＦＥＴのゲートに接続した第２のＭＯＳＦＥＴとを有し、
上記ドレイン端子と上記第１のＭＯＳＦＥＴのゲートとの間に電流経路を設け、
ドレインとゲートを各々前記パワーＭＯＳＦＥＴのドレインとゲートに接続したセンス用パワーＭＯＳＦＥＴと、
上記センス用パワーＭＯＳＦＥＴのソースと前記ソース端子の間に電流検出素子を設け、
上記電流検出素子の電流検出ノードを前記第２のＭＯＳＦＥＴのゲートに接続してなる制御回路内蔵絶縁ゲート型半導体装置。
【請求項５】
上記電流経路は第１の抵抗を有することを特徴とする請求項４に記載の制御回路内蔵絶縁ゲート型半導体装置。
【請求項６】
前記パワーＭＯＳＦＥＴのｎ型ドレイン領域内にｐ型ウエル領域を設け、
前記ｐ型ウエル領域内にｎ型拡散層を設け、
前記ｐ型ウエル領域を前記第１のＭＯＳＦＥＴのボディ領域とし、前記ｎ型拡散層を前記第１のＭＯＳＦＥＴのソースとドレインとしたことを特徴とする請求項１〜５のいずれか１項に記載の制御回路内蔵絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）等の絶縁ゲート型半導体装置に係り、特に、負ゲート電圧保護や過熱保護回路等の制御回路を同一チップ上に備えた制御回路内蔵絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
従来、この種の制御回路内蔵絶縁ゲート型半導体装置としては、例えば信頼性向上のために特開平７−５８２９３号公報に開示されるような同一チップ上に過熱保護回路等の制御回路を内蔵したパワーＭＯＳＦＥＴが知られている。この従来例では、外部ゲート端子と内部ゲート端子との間にゲート抵抗を接続し、さらに内部ゲート端子と外部ソース端子との間に保護回路用ＭＯＳＦＥＴを接続している。これにより、チップ温度が規定温度以上に上昇した場合、前記保護回路用ＭＯＳＦＥＴをオンさせて前記抵抗にゲート電流を流し、パワーＭＯＳＦＥＴが破壊する前にパワーＭＯＳＦＥＴを遮断させることができる。
【０００３】
この従来例では、同一チップ上に内蔵する制御回路は、プロセスステップの増加を抑さえるために、パワーＭＯＳＦＥＴのドレイン領域に形成する自己分離型素子分離構造の素子を用いて構成している。このため、コストは安く抑さえられるものの、ゲート電圧が負になった場合に前記保護回路用ＭＯＳＦＥＴのドレインとパワーＭＯＳＦＥＴのドレインとの間に存在する寄生ｎｐｎトランジスタにより、外部ドレイン端子から外部ゲート端子にリーク電流が流れる可能性が生じる。そこで、この対策として寄生ｎｐｎトランジスタのベース電流を遮断するためのダイオードを、保護回路用ＭＯＳＦＥＴと直列に接続し、さらにこのダイオードが降伏するのを防止するダイオードを外部ゲート端子と外部ソース端子との間に接続していた。
【０００４】
また、過熱保護回路を内蔵したパワーＭＯＳＦＥＴの高周波化を図るために上記ゲート抵抗の代わりにＭＯＳＦＥＴを用いた例が、特開平６−２４４４１４号公報に開示されている。この従来例では、外部ゲート端子と内部ゲート端子との間にゲート抵抗を使用する代わりに、ボディの電位がソース端子電圧に固定されているＭＯＳＦＥＴを使用していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、前述した前者の従来例によれば、後者の従来例のようにゲート抵抗の代りにＭＯＳＦＥＴを使用して高周波化を図ろうとしても、高周波化のために内部ゲート端子と外部ゲート端子との間に挿入するＭＯＳＦＥＴのソースとドレインが共にパワーＭＯＳＦＥＴのソース端子に接続されていないため、前述したゲート遮断回路用ＭＯＳＦＥＴとダイオードの直列回路および外部ゲート端子と外部ソース端子との間に設けたダイオードによっては、ゲート電圧が負になった際に、挿入したＭＯＳＦＥＴのドレインとパワーＭＯＳＦＥＴのドレインとの間に存在する寄生ｎｐｎトランジスタが動作するのを防止することができなかった。
【０００６】
さらに、高周波化を図った後者の従来例のように、ゲート抵抗の代りに基板内に形成したＭＯＳＦＥＴを用いる場合、基板バイアス効果によりしきい値が高くなり、ゲート抵抗の代りに用いた前記ＭＯＳＦＥＴのオン抵抗が下がらずそれほど高周波化を図れないという難点があった。なお、ゲート抵抗の代りの前記ＭＯＳＦＥＴに、基板バイアスの影響を受けないように基板上に形成した多結晶シリコンのＭＯＳＦＥＴを用いる場合には、多結晶シリコン中のキャリア移動度が低いためにオン抵抗があまり低くならない。このため、高周波化は困難である。
【０００７】
そこで、本発明の目的は、前記ゲート抵抗の代りに用いるＭＯＳＦＥＴのオン抵抗を低減して高周波化が可能な制御回路内蔵絶縁ゲート型半導体装置を提供することにある。
また、本発明の他の目的は、制御回路用ＭＯＳＦＥＴのソースとドレインが共にパワーＭＯＳＦＥＴのソース端子に接続されていない場合にも、寄生ｎｐｎトランジスタ動作が問題とならない負ゲート電圧保護を有する制御回路内蔵絶縁ゲート型半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る制御回路内蔵絶縁ゲート型半導体装置は、図１に示すように、ドレイン端子１２とゲート端子１１とソース端子１０を少なくとも具備し、ドレインをドレイン端子に接続しソースをソース端子に接続したパワーＭＯＳＦＥＴ１３と、該パワーＭＯＳＦＥＴのゲートとゲート端子との間にドレインとソースを接続した第１のＭＯＳＦＥＴ２２と、ソースをソース端子に接続しドレインを第１のＭＯＳＦＥＴのゲートに接続した第２のＭＯＳＦＥＴ２３と、ドレイン端子と第１のＭＯＳＦＥＴのゲートとの間に接続した第１の抵抗４１と、から少なくとも構成されることを特徴とするものである。
【０００９】
この場合、前記第１のＭＯＳＦＥＴ２２のゲートとソース端子１０との間に第１のダイオード５１を更に設けてもよい。
また、図３に示すように、前記第１のＭＯＳＦＥＴ２２のゲートとパワーＭＯＳＦＥＴのゲート７０との間に第２のダイオード６２を更に設けてもよい。
【００１０】
また、図１に示すように、ドレインを前記パワーＭＯＳＦＥＴのゲート７０に接続し、ソースをソース端子１０に接続した第３のＭＯＳＦＥＴ２４を更に設けてもよい。
更に、前記第２のＭＯＳＦＥＴ２３のゲートとゲート端子１１との間に第３のダイオード５２を設けることができる。
【００１１】
また、図４に示すように、前記第１のＭＯＳＦＥＴ２２のゲートとゲート端子１１との間に第２の抵抗４８を更に設けてもよい。
また更に、前記第１のＭＯＳＦＥＴ２２のゲートとゲート端子１１との間に第４のダイオード５９を設けることができる。
また、前記第１のＭＯＳＦＥＴ２２のゲートとドレイン端子１２との間に第５のダイオード５８を更に設けてもよい。
更に、前記第１のＭＯＳＦＥＴ２２のゲートとパワーＭＯＳＦＥＴのゲート７０との間にキャパシタ６９を設ければ好適である。
【００１２】
また、図１に示すように、前記パワーＭＯＳＦＥＴのゲート７０とゲート端子１１との間に第３の抵抗４２を更に設ければ好適である。
また更に、ドレインとゲートを前記パワーＭＯＳＦＥＴのゲート７０に接続し、ソースを前記ゲート端子１１に接続した第４のＭＯＳＦＥＴ３０を更に設けてもよい。
【００１３】
また、図７に示すように、ドレインとゲートを各々前記パワーＭＯＳＦＥＴのドレインとゲートに接続したセンス用パワーＭＯＳＦＥＴ２１と、このセンス用パワーＭＯＳＦＥＴのソースとソース端子１０の間に電流検出素子４６と、ドレインを前記第１のＭＯＳＦＥＴ２２のゲート７１に接続しソースをソース端子に接続し電流検出素子の検出電圧をゲート入力とした第５のＭＯＳＦＥＴ３１と、を更に設ければ好適である。
【００１４】
或いは、ドレインとゲートを各々前記パワーＭＯＳＦＥＴのドレインとゲートに接続したセンス用パワーＭＯＳＦＥＴ２１と、このセンス用パワーＭＯＳＦＥＴのソースとソース端子１０の間に電流検出素子４６を設け、この電流検出素子の電流検出ノード７６を第２のＭＯＳＦＥＴ２３のゲートに接続してもよい。尚、この構成は、第１のＭＯＳＦＥＴ２２のゲートに対して第２のＭＯＳＦＥＴ２３と同じ働きをする第５のＭＯＳＦＥＴ３１と置き換えて、後述する実施例５の図６に示してある。
【００１５】
また、図７に示すように、前記ゲート端子１１とソース端子１０との間に接続した第４の抵抗４５と第６のダイオード５３の直列回路を更に設け、第６のダイオード５３のアノードとカソード間の電圧が小さくなると、前記第２のＭＯＳＦＥＴ（もしくは第５のＭＯＳＦＥＴ）のゲート電位が高くなるように構成すれば好適である。
【００１６】
更に、図８に示すように、ゲートをゲート端子１１に接続し、ドレインをソース端子１０に接続し、ソースとボディを前記第１のＭＯＳＦＥＴ２２のボディに接続した第６のＭＯＳＦＥＴ２８を設ければ好適である。
この場合、ゲートをソース端子１０に接続し、ドレインをゲート端子１１に接続し、ソースとボディを前記第１のＭＯＳＦＥＴ２２のボディに接続した第７のＭＯＳＦＥＴ２７を更に設けてもよい。
【００１７】
また、本発明に係る制御回路内蔵絶縁ゲート型半導体装置は、図２に示すように、パワーＭＯＳＦＥＴ１３のｎ型ドレイン領域１０２内にｐ型ウエル領域１０４ａ，１０４ｂを設け、このｐ型ウエル領域１０４ａ，１０４ｂ内にｎ型拡散層１０９ｂを設け、ｐ型ウエル領域１０４ａ，１０４ｂを第１のＭＯＳＦＥＴ２２のボディ領域とし、ｎ型拡散層１０９ｂを第１のＭＯＳＦＥＴ２２のソースとドレインとしたことを特徴とするものである。
【００１８】
【発明の実施の形態】
本発明に係る制御回路内蔵絶縁ゲート型半導体装置の好適な実施の形態は、絶縁ゲート型半導体素子としてパワーＭＯＳＦＥＴに適用した場合であり、ドレイン端子とゲート端子とソース端子を少なくとも具備し、ドレインをドレイン端子に接続しソースをソース端子に接続したパワーＭＯＳＦＥＴと、該パワーＭＯＳＦＥＴのゲートとゲート端子との間にドレインとソースを接続した第１のＭＯＳＦＥＴと、ソースをソース端子に接続しドレインを第１のＭＯＳＦＥＴのゲートに接続した第２のＭＯＳＦＥＴと、ドレイン端子と第１のＭＯＳＦＥＴのゲートとの間に接続した第１の抵抗と、から少なくとも構成される半導体装置である。
【００１９】
ところで、ｎ型パワーＭＯＳＦＥＴのドレイン領域にパワーＭＯＳＦＥＴを制御する横型ＭＯＳＦＥＴを形成する自己分離型素子分離構造の制御回路内蔵絶縁ゲート型半導体装置では、ゲート端子とパワーＭＯＳＦＥＴのゲートとの間に接続する第１のＭＯＳＦＥＴにはｎ型素子しか使用できない上に、このＭＯＳＦＥＴには基板バイアスが印加されるためオン抵抗の低減が難しく高速に駆動しにくいという難点がある。
【００２０】
これに対して、本実施の形態の半導体装置においては、第１のＭＯＳＦＥＴのゲート電圧を上げるためにドレイン端子と第１のＭＯＳＦＥＴとの間に第１の抵抗を接続したことにより、パワーＭＯＳＦＥＴをオンさせる時、すなわちドレイン端子が高いときには第１のＭＯＳＦＥＴをオンさせておくことができるので、ゲート端子に電圧が印加された時には高速にパワーＭＯＳＦＥＴをオンすることができる。
【００２１】
また、ゲート端子に電圧が印加されているときに他の遮断端子の信号や過電流保護や過熱保護を行なうための信号により、パワーＭＯＳＦＥＴを強制的に遮断させるときには前記第１のＭＯＳＦＥＴのゲート電圧を下げてオン抵抗を増加させ、パワーＭＯＳＦＥＴのゲートを下げる。これにより、パワーＭＯＳＦＥＴを遮断させるために必要なＭＯＳＦＥＴの電流駆動能力は小さくても高速にパワーＭＯＳＦＥＴを遮断できる。また、遮断状態でゲートに流れる電流を低くすることも可能になる。
【００２２】
さらに、ゲート端子と前記第１のＭＯＳＦＥＴのゲートとの間に第２の抵抗と第４のダイオードを接続し、ドレイン端子と第１のＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に第５のダイオードを接続した場合には、ゲート端子が高電位でドレイン端子が低電位の場合でも第１のＭＯＳＦＥＴのゲート電圧を上昇させることが可能となり、ゲート端子からドレイン端子へのリーク電流は第５のダイオードにより阻止でき、ゲート端子が低電位でドレイン端子が高電位の場合には第４のダイオードによりドレイン端子からゲート端子へのリーク電流を阻止することができる。
【００２３】
また、前記第１のＭＯＳＦＥＴのゲートとソース端子との間に、第１のＭＯＳＦＥＴのゲート保護用に第１のダイオードを接続した場合には、この第１のダイオードの耐圧の範囲ではドレイン端子からソース端子へのリーク電流を阻止でき、たとえ第１のダイオードの耐圧以上の電圧がドレイン端子に印加された場合でも第１のＭＯＳＦＥＴが破壊することはなく、ドレイン端子からソース端子へ流れるブレークダウン電流も前記第１の抵抗の値を高くすることにより無視できる範囲に抑さえることが可能となる。
【００２４】
さらに、ゲートをソース端子に接続し、ドレインをゲート端子に接続し、ソースとボディを前記第１のＭＯＳＦＥＴのボディに接続した第７のＭＯＳＦＥＴを設けた場合には、ゲート端子にソース端子電圧よりも低い負ゲート電圧が印加された場合でも、第１のＭＯＳＦＥＴに存在する寄生ｎｐｎトランジスタのエミッタ・ベース間が順バイアスされない。また、ゲートをゲート端子に接続し、ドレインをソース端子に接続し、ソースとボディを制御回路部の仮想グランドに接続した第６のＭＯＳＦＥＴを設けた場合には、制御回路部のＭＯＳＦＥＴに存在する寄生ｎｐｎトランジスタのベース電流を遮断できる。このため、上記寄生ｎｐｎトランジスタがオンすることによりドレイン端子からゲート端子へ流れるリーク電流を阻止できると共に、上記寄生ｎｐｎトランジスタ部分で素子破壊することも防止できる。
【００２５】
【実施例】
次に、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の更に具体的な実施例につき、添付図面を参照しながら以下詳細に説明する。
【００２６】
＜実施例１＞
図１は、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第１の実施例を示す回路図である。図１において、参照符号８２は本発明の制御回路内蔵パワーＭＯＳＦＥＴを示し、この制御回路内蔵パワーＭＯＳＦＥＴ８２はパワーＭＯＳＦＥＴ１３と、ＭＯＳＦＥＴ２２〜２４、ＭＯＳＦＥＴ３０、抵抗４１，４２，４７、ダイオード５１，５２からなるゲート遮断回路１４と、ダイオード５６，５７からなるゲート保護回路１５とを同一半導体チップ上に内蔵している。更に、制御回路内蔵パワーＭＯＳＦＥＴ８２のドレイン端子１２とソース端子１０間にはバッテリ８０と負荷８１が接続されている。この制御回路内蔵パワーＭＯＳＦＥＴ８２は、通常のパワーＭＯＳＦＥＴと同様にドレイン端子１２とゲート端子１１とソース端子１０を有する他に、パワーＭＯＳＦＥＴ１３をゲート端子１１の電圧如何に拘らず遮断する遮断端子１８を有する。
【００２７】
また、パワーＭＯＳＦＥＴ１３のドレインはドレイン端子１２に接続され、ソースはソース端子１０に接続され、このパワーＭＯＳＦＥＴのゲート７０とゲート端子１１との間にＭＯＳＦＥＴ２２のドレインとソースが接続され、ＭＯＳＦＥＴ２２のゲートは抵抗４１を介してドレイン端子１２に接続されると共にダイオード５１のカソードに接続されている。ダイオード５１のアノードは、ソース端子１０に接続されている。更に、パワーＭＯＳＦＥＴのゲート７０とゲート端子１１との間には抵抗４２が接続される。また、ＭＯＳＦＥＴ３０のドレインとゲートがパワーＭＯＳＦＥＴのゲート７０に接続され、ＭＯＳＦＥＴ３０のソースがゲート端子１１に接続されている。ＭＯＳＦＥＴ２３のソースはソース端子１０に接続され、ドレインはＭＯＳＦＥＴ２２のゲート７１に接続され、ゲートは抵抗４７を介して遮断端子１８に接続されると共にダイオード５２を介してＭＯＳＦＥＴ２２のドレインに接続されている。ＭＯＳＦＥＴ２４のソースはソース端子１０に接続され、ドレインはパワーＭＯＳＦＥＴ１２のゲート７０に接続され、ゲートは抵抗４７を介して遮断端子１８に接続されている。
【００２８】
このように構成される制御回路内蔵パワーＭＯＳＦＥＴ８２では、パワーＭＯＳＦＥＴ１３が遮断状態の時でもＭＯＳＦＥＴ２２のゲート７１にはバッテリ８０の電圧が抵抗４１を介して印加されているため、ＭＯＳＦＥＴ２２はオン状態である。このため、ゲート端子１１に正の電圧が印加されるとパワーＭＯＳＦＥＴ１３は高速にオン状態になる。一方、ゲート端子１１に正の電圧が印加された状態で遮断端子１８を高電位にすると、ＭＯＳＦＥＴ２３がオンするためＭＯＳＦＥＴ２２のゲート電圧が低下してＭＯＳＦＥＴ２２のオン抵抗が高くなる。従って、ゲート端子１１からＭＯＳＦＥＴ２２を介して流れる電流が少なくなる上に、その分パワーＭＯＳＦＥＴ１３のゲート電荷を放電する割合も多くなるので、ＭＯＳＦＥＴ２４の電流駆動能力が低くてもパワーＭＯＳＦＥＴ１３を高速に遮断できる。また、この時にゲート端子１１からＭＯＳＦＥＴ２４を通ってソース端子１０に流れるゲート電流も低くできるという効果がある。
【００２９】
ゲート端子１１の電位を下げると抵抗４２を介してゲート電荷が放電し、パワーＭＯＳＦＥＴ１３は遮断する。本実施例では、ドレインとゲートをパワーＭＯＳＦＥＴ１３のゲート７０に接続しソースをゲート端子１１に接続したＭＯＳＦＥＴ３０を設けてあるため、ゲート端子１１の電位を下げたときＭＯＳＦＥＴ３０を介してもゲート電荷が放電する。このため、パワーＭＯＳＦＥＴ１３を高速に遮断できる。また、抵抗４２をパワーＭＯＳＦＥＴ１３のゲート７０とゲート端子１１の間に接続してあるため、ドレイン端子１２の初期電圧が低電位の場合でもゲート端子１１によりパワーＭＯＳＦＥＴ１３をオンさせることができると共に、ＭＯＳＦＥＴ２２のしきい電圧が高くてもＤＣ（直流）的にはゲート端子１１の電圧とパワーＭＯＳＦＥＴのゲート７０の電圧を等しくさせることができる。従って、パワーＭＯＳＦＥＴの実質的なオン抵抗を低減できるという効果がある。
【００３０】
また、ゲート端子１１とＭＯＳＦＥＴ２３のゲートとの間にダイオード５２が接続してあるため、ゲート端子１１の電位を下げたときＭＯＳＦＥＴ２３が遮断する。これにより、ドレイン端子１２からＭＯＳＦＥＴ２３を通ってソース端子１０にリーク電流が流れることを防止できる。
【００３１】
本実施例では、ドレイン端子１２の電圧が上昇してもＭＯＳＦＥＴ２２，２３，２４のゲートが破壊しないようにＭＯＳＦＥＴ２２のゲートとソース端子１０との間にゲート保護ダイオード５１を設けてある。このため、ドレイン端子１２にはダイオード５１の耐圧（例えば２０Ｖ）以上の電圧を印加できる。ダイオード５１のブレークダウン電流は抵抗４１により十分低く抑さえられるため、実質的なドレイン耐圧はパワーＭＯＳＦＥＴ１３のドレイン耐圧と同等と見做すことができる。また、抵抗４７を遮断端子１８とＭＯＳＦＥＴ２３のゲート間に接続してあるため、遮断端子１８を高電位にしているときにゲート端子１１を低電位にしても遮断端子１８からゲート端子１１へ大電流が流れることを防止できる。ダイオード５６とダイオード５７は、各々パワーＭＯＳＦＥＴ１３とＭＯＳＦＥＴ２３，２４のゲート保護ダイオードである。
【００３２】
なお、本実施例で示した全てのダイオード５１，５２，５６，５７は各々１段だけ接続してある図を示してあるが、高耐圧が必要な場合には各々多段に接続することも可能である。また、以下に示す実施例３以降の回路に使用されているダイオードに関しても同様である。
【００３３】
図２は、図１に示した制御回路内蔵パワーＭＯＳＦＥＴ８２を構成する半導体装置の要部構造を示す断面図である。本半導体装置は、従来の縦型パワーＭＯＳＦＥＴと同様のプロセスで形成できる。図２において、参照符号１０１はアンチモン又は砒素を不純物とした抵抗率０．０２〜０．００２Ω・ｃｍ程度の高濃度ｎ型半導体基板を示し、この半導体基板１０１上に抵抗率１〜２Ω・ｃｍ程度のｎ型エピタキシャル層１０２が１０μｍ程度形成されている。
【００３４】
パワーＭＯＳＦＥＴの形成部分には、厚さ約５０ｎｍのゲート酸化膜１０５ａ上に形成した多結晶シリコンゲート層１０６ａのパターン間に深さ６μｍ、ドーズ量１×１０１５ｃｍ−２程度の第１のｐ型ウエル拡散層１０３ａと、多結晶シリコンゲート層１０６ａをマスクにして自己整合的に形成した深さ２μｍ、ドーズ量５×１０１３ｃｍ−２程度のボディ用ｐ型拡散層１０７と、深さ０．４μｍ、ドーズ量１×１０１６ｃｍ−２程度のソース用ｎ型拡散層１０９ａを設け、更にボディとアルミ電極１１２ａの間のオーミックコンタクトを取るために深さ０．５μｍ、ドーズ量１×１０１５ｃｍ−２程度の高濃度ｐ型拡散層１１０ａを設け、多結晶シリコンゲート層１０６ａの上には絶縁層１１１を介してソース電極となるアルミ電極層１１２ａを設けてある。
【００３５】
また保護回路部には、深さ５μｍ、ドーズ量２×１０１３ｃｍ−２程度の第２のｐ型ウエル拡散層１０４ａ，１０４ｂをボディとし、前記ｎ型拡散層１０９ａと同一工程で形成される高濃度ｎ型拡散層１０９ｂをドレイン拡散層およびソース拡散層とし、前記高濃度ｐ型拡散層１１０ａと同一工程で形成される高濃度ｐ型拡散層１１０ｂを、ボディ１０４ａ，１０４ｂとアルミ電極１１２ｂ〜１１２ｅとの間のオーミックコンタクトを取るための高濃度ｐ型拡散層とし、多結晶シリコンゲート層１０６ａと同一工程で形成される多結晶シリコンゲート層１０６ｂを保護回路用ＭＯＳＦＥＴのゲート電極とし、高濃度ｎ型拡散層１０９ｂのドレイン拡散層の周囲にはドレイン耐圧向上のためのドーズ量５×１０１２ｃｍ−２程度の低濃度ｎ型オフセット領域１０８としたＭＯＳＦＥＴを設けてある。なお、ボディ１０４ａ，１０４ｂの周囲には耐圧向上のため、前記第１のｐ型ウエル拡散層１０３ａと同一工程で形成されるｐ型ウエル拡散層１０３ｂ，１０３ｃが設けてある。尚、参照符号１０５ｂはフィールド酸化膜である。
【００３６】
図２には、パワーＭＯＳＦＥＴ１３の一部分と、パワーＭＯＳＦＥＴ１３のドレイン領域であるｎ型エピタキシャル層１０２の中に制御回路用ＭＯＳＦＥＴの一例として図１で示したＭＯＳＦＥＴ２２，２３とを示してある。このようにパワーＭＯＳＦＥＴ１３のドレイン領域に制御回路用ＭＯＳＦＥＴを設ける構造とすることにより、従来のパワーＭＯＳＦＥＴプロセスと同様に低コストで制御回路を内蔵できるという利点がある。各ダイオードは拡散層を用いて構成してもよいが、両端の電位が共に変動するダイオード５２に関しては、多結晶シリコンダイオードを用いると、寄生トランジスタの発生が防止できるので好適である。勿論、その他のダイオードに関しても多結晶シリコンダイオードを用いてもよいことは言うまでもない。
【００３７】
また、高速化の為に設けたＭＯＳＦＥＴ２２は基板バイアス効果によりゲート端子１１の電圧が高くなると実効的なオン抵抗が低下するという問題があるが、図１において説明したようにＭＯＳＦＥＴ２２を低オン抵抗にしたいときにはＭＯＳＦＥＴ２２のゲート電圧がドレイン端子１２の電圧の上昇に応じ高くなるためオン抵抗の低減が可能となる。なお、図１のＭＯＳＦＥＴ２２，３０のオン抵抗を更に低減する為には、これらのＭＯＳＦＥＴのゲート直下にｎ型層を形成するｎ型イオン打ち込み工程を追加してデプレッション型にするとよい。
【００３８】
また本実施例では、ＭＯＳＦＥＴ２２のボディ１０４ａ，１０３ｂと、ＭＯＳＦＥＴ２３のボディ１０４ｂ，１０３ｃと、パワーＭＯＳＦＥＴ１３のボディ１０７，１０３ａは、パワーＭＯＳＦＥＴ１３のドレイン領域１０２により分離された構造図になっているが、図１に示した回路構成の場合には上記ボディ拡散層を全て接続しても構わない。
【００３９】
本実施例では、パワーＭＯＳＦＥＴ１３を用いた制御回路内蔵絶縁ゲート型半導体装置を例にして説明したが、パワーＭＯＳＦＥＴ１３の代わりにＩＧＢＴを用いても同様な作用・効果が得られる。その場合、ＩＧＢＴのコレクタを図１のドレイン端子１２に接続し、ＩＧＢＴのゲートをパワーＭＯＳＦＥＴ１３のゲート７０に接続し、ＩＧＢＴのエミッタをソース端子１０に接続すれば良い。
【００４０】
パワーＭＯＳＦＥＴ１３の代わりにＩＧＢＴを用いる場合には、図２において、高濃度ｎ型半導体基板１０１を高濃度ｐ型半導体基板に置き換えるだけで良い。更に、この場合、高濃度ｐ型半導体基板とｎ型エピタキシャル層１０２との間に、高濃度ｐ型半導体基板からの少数キャリアの注入を制限するためにｎ型エピタキシャル層１０２よりも高濃度のいわゆるｎ型バッファ層を必要に応じて設けても良い。また、ＩＧＢＴに置き換える場合、図２において、それぞれアルミ電極１１２ａはＩＧＢＴのエミッタ電極、多結晶シリコンゲート層１０６ａはＩＧＢＴのゲート層、高濃度ｐ型半導体基板はＩＧＢＴのコレクタとなる。
【００４１】
以下、他の実施例でもパワーＭＯＳＦＥＴを用いて説明を行うが、上記と同様の置き換えを行うことにより制御回路内蔵ＩＧＢＴを実現できることは勿論である。
【００４２】
＜実施例２＞
図３は、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第２の実施例を示す回路図である。尚、説明の便宜上、図３において実施例１の図１に示した構成部分と同一部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、実施例１ではパワーＭＯＳＦＥＴ１３の遮断用としてＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２４を用いていたが、本実施例ではＭＯＳＦＥＴ２３だけを用い、ＭＯＳＦＥＴ２４を使用しない代わりにダイオード６２をパワーＭＯＳＦＥＴ１３のゲート７０とＭＯＳＦＥＴ２２のゲート７１との間に接続してある点が図１の構成と異なる。ダイオード６２は、抵抗４１を介してドレイン端子１２からＭＯＳＦＥＴ２２のソースとパワーＭＯＳＦＥＴのゲート７０、及びゲート端子１１へ電流が流れるのを防止すると共に、ＭＯＳＦＥＴ２３がオンしたときにパワーＭＯＳＦＥＴのゲート７０の電圧を下げるために設けてある。このように構成しても、本実施例の回路構成により得られる高周波化の効果は、図１に示した実施例とほぼ同じである。
【００４３】
尚、本実施例の制御回路内蔵パワーＭＯＳＦＥＴの断面構造に関しては、実施例１と同じ図２に示した構造により実現できる。また、実施例１の場合と同様にＭＯＳＦＥＴ２２，２３等のボディ領域はパワーＭＯＳＦＥＴ１３のボディ領域と接続することが可能である。
【００４４】
＜実施例３＞
図４は、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第３の実施例を示す回路図である。尚、説明の便宜上、図４において実施例１の図１に示した構成部分と同一部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではゲート端子１１とＭＯＳＦＥＴ２２のゲート７１の間にダイオード５９と抵抗４８の直列回路を設けている点、ＭＯＳＦＥＴ２２のゲート・ソース間にキャパシタ６９を設けている点、およびＭＯＳＦＥＴ２２のゲートとドレイン端子１２との間に抵抗４１と直列接続したダイオード５８を設けている点が実施例１と相違する。
【００４５】
このように構成することにより、ドレイン端子１２の電圧が低くてもゲート端子１１の電圧が高くなると、ダイオード５９と抵抗４８を介してＭＯＳＦＥＴ２２に印加されるゲート電圧も高くなるので、ＭＯＳＦＥＴ２２は低オン抵抗になる。このため、高速にパワーＭＯＳＦＥＴ１３をオンすることができる。また、ダイオード５９を設けたことにより、ドレイン端子１２がゲート端子１１より高電位になった場合でもドレイン端子１２からゲート端子１１へのリーク電流を阻止できる。さらに、ダイオード５８をドレイン端子１２とＭＯＳＦＥＴ２２のゲート７１との間に接続したことにより、ゲート端子１１が高電位の場合にゲート端子１１からドレイン端子１２へ流れるリーク電流を阻止できる。キャパシタ６９はダイオード５９と共にブートストラップ回路を構成するため、ゲート端子１１が高電位になるときのＭＯＳＦＥＴ２２のゲート電圧の立ち上がり速度を向上できるという効果がある。その他の本実施例の回路構成により得られる作用および効果は、図１に示した実施例１とほぼ同じである。
【００４６】
尚、本実施例の半導体装置の断面構造に関しては、実施例１と同じ図２に示した構造により実現できる。また、実施例１の場合と同様にＭＯＳＦＥＴ２２，２３等のボディ領域はパワーＭＯＳＦＥＴ１３のボディ領域と接続することが可能である。
【００４７】
＜実施例４＞
図５は、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第４の実施例を示す回路図である。尚、説明の便宜上、図５において実施例３の図４に示した構成部分と同一部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では図４に示したダイオード５１，５２，５６，５７，５８，５９を、各々ダイオード接続したＭＯＳＦＥＴ３３，３４，３５，３６，３７，３８に置き換えている点が実施例３と相違する。
【００４８】
このようにＭＯＳＦＥＴをダイオード接続して使用した場合には、上記ダイオードとして多結晶シリコンダイオードを用いた場合に比べて電流容量が大きくできるため、素子面積を低減できるという効果がある。その他の本実施例により得られる作用および効果は、図４に示した実施例３とほぼ同じである。
【００４９】
尚、本実施例の半導体装置の断面構造も図２に示した構造により実現できる。また、実施例１の場合と同様にＭＯＳＦＥＴ２２，２３等のボディ領域はパワーＭＯＳＦＥＴ１３のボディ領域と接続することが可能である。
【００５０】
＜実施例５＞
図６は、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第５の実施例を示す回路図である。尚、説明の便宜上、図６において実施例１の図１に示した構成部分と同一部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の場合には過電流制限回路１７が設けられている点、遮断端子１８が設けられていないためゲート保護回路１５はダイオード５６だけで構成されている点、ゲート遮断回路１４を構成するＭＯＳＦＥＴ２３，２４と抵抗４７を省略している点、およびパワーＭＯＳＦＥＴ１３をドレインとゲートが共通のメインパワーＭＯＳＦＥＴ２０とセンスパワーＭＯＳＦＥＴ２１に分割し、センスパワーＭＯＳＦＥＴ２１のソース（電流検出ノード７６）に電流検出用素子として抵抗４６を接続してある点が実施例１と相違する。ここで過電流制限回路１７は、ゲートを電流検出ノード７６に接続しソースをソース端子１０に接続しドレインをＭＯＳＦＥＴ２２のゲート７１に接続したＭＯＳＦＥＴ３１と、ゲートを電流検出ノード７６に接続しソースをソース端子１０に接続しドレインをパワーＭＯＳＦＥＴ１３のゲート７０に接続したＭＯＳＦＥＴ３２と、電流検出ノード７６とソース端子１０間に接続された抵抗４６とから構成される。
【００５１】
このように構成することにより、メインパワーＭＯＳＦＥＴ２０に過電流が流れるとセンスパワーＭＯＳＦＥＴ２１にもメインパワーＭＯＳＦＥＴ２０に比例した電流が流れ、電流検出ノード７６の電圧が上昇する。電流検出ノード７６の電圧がＭＯＳＦＥＴ３１，３２のしきい電圧よりも上昇すると、ＭＯＳＦＥＴ３１，３２がオンしてパワーＭＯＳＦＥＴ１３のゲート電圧を低下させ、パワーＭＯＳＦＥＴ１３のドレイン電流を制限する。
【００５２】
本実施例において電流検出ノード７６は図４の遮断端子１８として働き、またＭＯＳＦＥＴ３１，３２は図４のＭＯＳＦＥＴ２３，２４として働く。更に図４のダイオード５２と同様の働きをするダイオードをゲート端子１１とＭＯＳＦＥＴ３１のゲート間に設け、ゲート端子１１の電位が低下したときにＭＯＳＦＥＴ３１を遮断してドレイン端子とソース端子間のリーク電流を防止するようにしてもよいが、本実施例の場合には抵抗４６があるため、ゲート端子１１が低電位になった場合には電流検出ノード７６もゼロボルトとなるので図４のダイオード５２に対応するダイオードはなくてもよい。
【００５３】
本実施例でパワーＭＯＳＦＥＴ１３をメインパワーＭＯＳＦＥＴ２０とセンスパワーＭＯＳＦＥＴ２１に分割した理由は、電流検出のための損失を低減するためである。従って、パワーＭＯＳＦＥＴ１３がＩＧＢＴの場合のように抵抗４６での損失が無視できる場合には、パワーＭＯＳＦＥＴ１３の分割は不要である。すなわち、センスパワーＭＯＳＦＥＴ２１とメインパワーＭＯＳＦＥＴ２０のソース同士も接続されたパワーＭＯＳＦＥＴ１３のソースとソース端子１０との間に抵抗４６を接続すればよい。また、抵抗４６は電流検出精度を向上するため外付けしてもかまわない。その他の本実施例により得られる作用および効果は、図４に示した実施例３とほぼ同じである。
【００５４】
尚、本実施例ではＭＯＳＦＥＴ２３は使用してないが、これに対応するのがＭＯＳＦＥＴ３１であるから、本実施例の半導体装置の断面構造も図２に示した構造により実現できる。また、実施例１の場合と同様にＭＯＳＦＥＴ２２，３１等のボディ領域はパワーＭＯＳＦＥＴのボディ領域と接続することが可能である。
【００５５】
＜実施例６＞
図７は、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第６の実施例を示す回路図である。尚、説明の便宜上、図７において実施例５の図６に示した構成部分と同一部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例の場合には図６に示した過電流制限回路１７の他に過熱保護を行なうための温度検出回路１６を内蔵させている点と、ゲート遮断回路１４にＭＯＳＦＥＴ２３，２４を設けている点が実施例５と相違する。ここで温度検出回路１６は、ゲート端子１１とソース端子１０間に設けた抵抗４６とダイオード５４の直列回路と、ドレインがノード７４に抵抗４３を介して接続されゲートが抵抗４５を介してノード７４に接続されソースがソース端子１０に接続されたＭＯＳＦＥＴ２９と、このＭＯＳＦＥＴ２９のゲート７３とソース端子１０間に接続されたダイオード５３とから構成される。
【００５６】
このように構成される過熱保護機能が付加された本実施例の半導体装置は、次のように動作する。上記抵抗４６とダイオード５４の直列回路は定電圧回路を構成し、ノード７４にはダイオード５４の耐圧でほぼ決まる定電圧が発生する。ダイオード５３の電圧降下量は温度の上昇により減少するため、抵抗４５とダイオード５３を接続したＭＯＳＦＥＴ２９のゲート７３の電圧は温度の上昇により低下する。この電圧がＭＯＳＦＥＴ２９のしきい電圧より低下するとＭＯＳＦＥＴ２９が遮断し、ＭＯＳＦＥＴ２３，２４のゲートに抵抗４６，４３を介してゲート端子１１の電圧が印加されるので、ＭＯＳＦＥＴ２３，２４がオンしてＭＯＳＦＥＴ２２のオン抵抗を高くすると共にパワーＭＯＳＦＥＴ１３を遮断する。すなわち、ＭＯＳＦＥＴ２９のドレイン７２も図４の遮断端子１８として働く。これにより過熱保護が行える。その他の本実施例の回路構成により得られる作用および効果は、図６に示した実施例５とほぼ同じである。
【００５７】
尚、本実施例の半導体装置の断面構造も図２に示した構造により実現できる。また、実施例１の場合と同様にＭＯＳＦＥＴ２２，２３等のボディ領域はパワーＭＯＳＦＥＴ１３のボディ領域と接続することが可能である。
【００５８】
＜実施例７＞
図８は、本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第７の実施例を示す回路図である。尚、説明の便宜上、図８において実施例６の図７に示した構成部分と同一部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではゲート端子１１にソース端子１０より低い電圧（負ゲート電圧）を印加することが可能な負ゲート電圧保護機能を内蔵するために、ゲート保護回路１５にダイオード６１、抵抗４８、ＭＯＳＦＥＴ２７，２８を追加している点、温度検出回路１６のＭＯＳＦＥＴ２９のボディとソースおよびダイオード５３をソース端子１０と切離して仮想グランドであるゲート保護回路のノード７５に接続している点、およびゲート遮断回路１４のＭＯＳＦＥＴ２３，２４のボディとソースをソース端子１０と切離しゲート保護回路のノード７５に接続している点が実施例６と相違する。
【００５９】
図２から明らかなように、本半導体装置では制御回路用のＭＯＳＦＥＴ２２，２３のドレインまたはソースである高濃度ｎ型拡散層１０９ｂをエミッタとし、ＭＯＳＦＥＴ２２，２３のボディであるｐ型ウエル拡散層１０４ａ，１０４ｂをベースとし、パワーＭＯＳＦＥＴ１３のドレインであるｎ型エピタキシャル層１０２をコレクタとする寄生ｎｐｎトランジスタが存在する。このため、ゲート端子１１に負ゲート電圧すなわちソース端子１０よりも低い電圧が印加されると、前記寄生ｎｐｎトランジスタがオンしてドレイン端子１２からゲート端子１１へリーク電流が流れる可能性がある。またこの場合、さらにドレイン端子１２に高電圧が印加されているときには、前記寄生ｎｐｎトランジスタの部分で永久破壊する可能性もある。
【００６０】
本実施例の場合には、ＭＯＳＦＥＴ２２，３０，２３，２４，２９に存在する寄生ｎｐｎトランジスタのエミッタ・ベース間が順バイアスされないように、ゲートをソース端子１０に接続しドレインをゲート端子１１に接続しソースとボディをＭＯＳＦＥＴ２２とＭＯＳＦＥＴ３０のボディに接続したＭＯＳＦＥＴ２７を設けている。また、ＭＯＳＦＥＴ２２，３０，２３，２４，２９に存在する寄生ｎｐｎトランジスタのベース電流を阻止するために、ゲートをゲート端子１１に接続しドレインをソース端子１０に接続しソースとボディをＭＯＳＦＥＴ２２，３０，２３，２４，２９のボディに接続したＭＯＳＦＥＴ２８を設けている。なお、本実施例ではノード７５とソース端子１０との電位差発生による過電流制限回路１７の精度劣化を回避するために、ＭＯＳＦＥＴ３１とＭＯＳＦＥＴ３２のソースはノード７５に接続するのではなく、ソース端子１０に接続した。
【００６１】
また、ＭＯＳＦＥＴ３１とＭＯＳＦＥＴ３２に存在する寄生ｎｐｎトランジスタは、特開平７−５８２９３号公報に開示されているように、各々ダイオード５５と５９により寄生ｎｐｎトランジスタ動作を阻止している。ここで、ダイオード６１は耐圧をダイオード５５やダイオード５９の耐圧よりも低く設定している。具体的には、ダイオード６１の耐圧が４Ｖ程度以下であるのに対し、ダイオード５５，５９の耐圧は７Ｖ程度以上である。このため、負ゲート電圧が印加されてもゲート・ソース間電圧は−４Ｖでクランプされるので、ダイオード５５，５９がブレークダウンすることにより寄生ｎｐｎトランジスタが働く事態を回避することが可能である。なお、ＭＯＳＦＥＴ３１，３２のボディとソースをノード７５に接続する場合にはダイオード５５はなくてもよい。
【００６２】
また、ＭＯＳＦＥＴ２７による負ゲート電圧保護はゲート端子１１の立ち下げ速度が速い場合に必要であるが、十分緩慢な変化をする場合にはＭＯＳＦＥＴ２８だけでも負ゲート電圧保護を達成できる。
【００６３】
また、抵抗４８は必ずしも必要ではないが、次の理由から設けている。ゲート端子１１に電圧を印加してパワーＭＯＳＦＥＴ１３をオンしようとするとき、ノード７５とゲート端子１１との間に存在する素子や配線による寄生容量のために、ソース接地されていないＭＯＳＦＥＴ２２の基板電位が一時的に上昇する。本実施例ではＭＯＳＦＥＴ２８がオンしてノード７５がソース端子の電位となるまでの時間に抵抗４８と寄生容量のＲＣ時定数で規定される時間を追加したあいだ、この一時的に上昇した基板電位が速く低下するのを抑えるので、パワーＭＯＳＦＥＴをターンオンするときにＭＯＳＦＥＴ２２の基板バイアス効果が低減する分だけＭＯＳＦＥＴ２２のオン抵抗が低くなる。このため抵抗４８が無い場合に比べて、スイッチング速度をさらに高速化できる。ゲート端子１１を低電位にした時にＭＯＳＦＥＴ２３をオフするためのダイオード５２は、抵抗４３，４６があるため本実施例の場合にはなくてもかまわない。
【００６４】
本実施例で定電圧回路用のダイオード５４とゲート保護用ダイオード５１は、仮想グランド端子７５ではなくソース端子１０に接続した。これにより、ダイオード５４またはダイオード５１が降伏した時に、ＭＯＳＦＥＴ２８の電流駆動能力不足のために仮想グランド端子７５がソース端子１０より高くなることを防止できる。その他の本半導体装置により得られる作用および効果は図７に示した実施例６とほぼ同じである。なお、上述したような負ゲート電圧保護機能は、本半導体装置をソースフォロア回路で使用する場合に必要となる。
【００６５】
本実施例の半導体装置の断面構造も図２に示した構造により実現できる。本実施例の場合には回路図から明らかなようにＭＯＳＦＥＴ２２とＭＯＳＦＥＴ２３とパワーＭＯＳＦＥＴ１３の分離は必要である。このため、図２のように各ＭＯＳＦＥＴのボディ領域はパワーＭＯＳＦＥＴ１３のドレイン領域１０２により分離する必要がある。
【００６６】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定するものではなく、例えば前記実施例ではパワーＭＯＳＦＥＴを含む全てのＭＯＳＦＥＴはｎチャネル型ＭＯＳＦＥＴとして説明したが、全ての素子をｐチャネル型ＭＯＳＦＥＴとしても同様の効果が得られ、本発明の精神を逸脱しない範囲内において数々の設計変更をなし得ることは勿論である。
【００６７】
また、これまでの実施例ではパワーＭＯＳＦＥＴを用いた制御回路内蔵絶縁ゲート型半導体装置を例にして述べてきたが、パワーＭＯＳＦＥＴの代わりにＩＧＢＴを用いた制御回路内蔵ＩＧＢＴの場合にも全く同様に適用できる。
【００６８】
【発明の効果】
前述した実施例から明らかなように、本発明によれば従来のパワーＭＯＳＦＥＴプロセスを用いた制御回路内蔵パワーＭＯＳＦＥＴにおいて、パワーＭＯＳＦＥＴのゲートに接続する制御回路用ＭＯＳＦＥＴのゲート電荷をドレイン端子から給電する構成としたことにより、制御用ＭＯＳＦＥＴのオン抵抗の低減を容易に図ることができる。このため、制御回路内蔵パワーＭＯＳＦＥＴの高周波化を図れるという効果がある。さらに、前記制御回路用ＭＯＳＦＥＴのボディ電位を制御するＭＯＳＦＥＴを追加することにより、パワーＭＯＳＦＥＴのゲートに接続する制御回路用ＭＯＳＦＥＴに存在する寄生ｎｐｎトランジスタ動作を防止できるようにした。このため、制御回路内蔵パワーＭＯＳＦＥＴのゲートに負ゲート電圧が印加された場合にもドレイン端子からゲート端子へ流れるリーク電流を阻止すると共に、さらに素子破壊を防止できるという効果がある。
【００６９】
また、制御回路内蔵型ＩＧＢＴに適用した場合には寄生ｎｐｎトランジスタではなく寄生サイリスタが発生するという相違はあるものの、本発明により制御回路内蔵型ＩＧＢＴの高周波化と負ゲート電圧保護とを達成できるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第１の実施例を示す回路図である。
【図２】図１に示した回路構成の半導体装置の要部の構造を示す断面図である。
【図３】本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第２の実施例を示す回路図である。
【図４】本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第３の実施例を示す回路図である。
【図５】本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第４の実施例を示す回路図である。
【図６】本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第５の実施例を示す回路図である。
【図７】本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第６の実施例を示す回路図である。
【図８】本発明に係る制御回路内蔵絶縁ゲート型半導体装置の第７の実施例を示す回路図である。
【符号の説明】
１０…ソース端子、１１…ゲート端子、１２…ドレイン端子、１３…パワーＭＯＳＦＥＴ、１４…ゲート遮断回路、１５…ゲート保護回路、１６…温度検出回路、１７…過電流制限回路、１８…遮断端子、２０…メインパワーＭＯＳＦＥＴ、２１…センスパワーＭＯＳＦＥＴ、２２〜３８…ＭＯＳＦＥＴ、４１〜４８…抵抗、５１〜６２…ダイオード、６９…キャパシタ、７０…パワーＭＯＳＦＥＴ１３のゲート、７１…ＭＯＳＦＥＴ２２のゲート、７２…ＭＯＳＦＥＴ２３のゲート、７３…ＭＯＳＦＥＴ２３のゲート、７４…定電圧ノード、７５…ノード（仮想グランド）、７６…電流検出ノード、８０…バッテリ、８１…負荷、８２…制御回路内蔵パワーＭＯＳＦＥＴ、１０１…ｎ型基板、１０２…ｎ型エピタキシャル層、１０３ａ，１０３ｂ…第１のｐ型ウエル層、１０４ａ，１０４ｂ…第２のｐ型ウエル層、１０５ａ，１０５ｂ…酸化膜、１０６ａ，１０６ｂ…多結晶シリコンゲート層、１０７，１０９ａ，１０９ｂ…ｐ型拡散層、１０８…低濃度ｎ型拡散層、１１０ａ，１１０ｂ…ｎ型拡散層、１１１…絶縁膜（保護膜）、１１２ａ〜１１２ｅ…ｎ型拡散層。
【図１】
0003544592.tif 000002
【図２】
0003544592.tif 000003
【図３】
0003544592.tif 000004
【図４】
0003544592.tif 000005
【図５】
0003544592.tif 000006
【図６】
0003544592.tif 000007
【図７】
0003544592.tif 000008
【図８】
0003544592.tif 000009