(57)【特許請求の範囲】
【請求項１】
システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備えると共に、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたことを特徴とする制御システム。
【請求項２】
システム全体を制御し、一方が制御系になっており、他方が待機系となっている二台の制御手段と、この二台の制御手段からのリセット信号により前記二台の制御手段の制御権を切り換えるバス切換手段と、外部の入出力機器に対して前記バス切換手段により接続された方の前記制御手段とのインターフェースを行う複数の入出力手段とを備えた制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、このスイッチをリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチをリセット信号を出力しないように設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記バス切換手段に備えたことを特徴とする制御システム。
【請求項３】
制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか１つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことを特徴とする請求項１又は２記載の制御システム。
【請求項４】
入出力手段の電源がダウンした状態から復旧した場合、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を入出力手段を装着するベースに備えたことを特徴とする請求項３に記載の制御システム。
【請求項５】
システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備え、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか１つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことを特徴とする制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、システム全体を制御する制御手段と、この制御手段からのリセット信号によりリセットされる複数の入出力手段を備えた制御システムにおいて、制御手段が入出力手段の制御をできない状態に陥った場合に、入出力手段に対してリセット信号を出力するか否かを選択するリセット回路を備えた制御システムに関するものである。
【０００２】
【従来の技術】
従来からプログラマブルコントローラのような制御システムの基本構成は、システム全体を制御する制御手段、外部の入出力機器に対して制御手段とのインターフェースを行う入出力手段、制御手段や入出力手段に５Ｖを供給する電源、制御手段や入出力手段を固定して手段間の信号を接続するベースによって構成されている。
【０００３】
上記の制御システムにおいて、例えばシステム全体を制御する制御手段に故障が発生したり、制御手段が制御を続行できないような故障を認識した場合、入出力手段のすべての出力をクリアしたいケースと故障する直前の状態を保持したいケースが考えられる。
入出力手段のすべての出力をクリアしたい場合としてはラインの機械制御などがあり、入出力手段のすべての出力を保持したい場合としては温度制御や空冷制御などがある。
【０００４】
図９は、従来の制御システムにおいて、システム全体を制御する制御手段に故障が発生したり、制御手段が制御を続行できないような故障を認識した場合、すべての出力をクリアするようなケースで使用可能な制御手段と入出力手段のリセット回路例である。
図９において、７１は制御手段、７２は入出力手段、７３は制御手段７１が正常時に入出力手段７２に対するリセット信号を引き込むトランジスタ、７４は制御手段７１より出力され、すべての入出力手段７２にワイヤードオアされたリセット信号、７５はプルアップ抵抗、７６はデータを保持するための出力保持回路でフリップフロップで構成されている。
【０００５】
また、図９中の７７はシステム全体の複数の電源の内、１台でも立ち上がると５Ｖ電圧が確定する５Ｖ出力（以降Σ５Ｖと省略する）であり、図１０のように制御手段と入出力手段のすべての電源の５Ｖ出力をダイオード７８で突き合わせた回路構成となっている。
【０００６】
上記回路でソフトウエアリセット信号或いはハードウエアリセット信号或いは電源リセット信号がロウになると、トランジスタ７３のベースはロウとなり、プルアップ抵抗７５により、リセット信号７４はハイとなり入出力手段７２の内部の出力保持回路７６はリセットされるため、入出力手段７２の出力はすべてクリアされる。
また、入出力手段７２の電源が制御手段７１の電源より先に投入された場合においても、図１０によりΣ５Ｖ７７は５Ｖが確定しているため、プルアップ抵抗７５により入出力手段７２内の出力保持回路７６はリセットされた状態になるため、出力保持回路７６の出力が不定になることはない。
【０００７】
また、特開平５−３０３４４８号公報に示された図においては、制御手段のリセット時に入出力手段をクリアするか否かをソフトウエア処理にて選択できるようにした回路である。
本回路では、信号出力回路モジュールの中の出力バッファのゲートをアクティブ／インアクティブに選択するためのラッチ回路を持ち、そのラッチ回路に対してソフトウエアにてリセットを有効にするか否かを設定することにより、制御手段のリセット時に出力をクリアするか保持するか選択できるようにする方法が提案されている。
【０００８】
【発明が解決しようとする課題】
従来の制御システムは、以上のように構成されており、図９のリセット回路例の場合、例えばハードウエアリセット信号が出力された場合は、制御手段７１内のプルアップ抵抗７５が有意になり入出力手段７２はすべてクリアするようになっているため、同一の制御手段のハードウエアを用いて入出力手段をホールドすることはできない。このため、制御手段が故障した場合にホールドする必要がある制御システムでは使用できない。
【０００９】
また、特開平５−３０３４４８号公報に示された回路例の場合、システム上のすべての入出力手段に出力バッファのゲートをアクティブ／インアクティブに選択するラッチ回路が必要になるため、入出力手段のハードウエア回路が複雑になると同時に、１台の制御手段に数十台以上の入出力手段が接続されるような場合にはシステム全体のコストアップにもつながる。
【００１０】
この発明は上記のような問題点を解決するためになされたものであり、同一のハードウエア構成でかつ安価に、制御手段が故障した場合に入出力手段の状態をクリア／保持のいずれにも使用できるようにすることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る制御システムは、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備えると共に、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたものである。
【００１２】
また、システム全体を制御し、一方が制御系になっており、他方が待機系となっている二台の制御手段と、この二台の制御手段からのリセット信号により前記二台の制御手段の制御権を切り換えるバス切換手段と、外部の入出力機器に対して前記バス切換手段により接続された方の前記制御手段とのインターフェースを行う複数の入出力手段とを備えた制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、このスイッチをリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチをリセット信号を出力しないように設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記バス切換手段に備えたものである。
【００１３】
また、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか１つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたものである。
【００１４】
また、入出力手段の電源がダウンした状態から復旧した場合、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を入出力手段を装着するベースに備えたものである。
【００１５】
また、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備え、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか１つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は２台の制御手段による二重化制御システムの一構成例である。
図１において、制御手段Ａ及び制御手段Ｂはどちらか一方の制御手段が制御系になっており、どちらか一方が制御系の制御手段が故障した場合に引き続き制御を続行するための待機系となっている。また、バス切換手段は入出力手段へのバスをどちらか一方の制御手段に接続するようになっている。また制御手段やバス切換手段や電源装置はベースに接続することにより、各々の手段および装置との信号のやり取りが可能となっている。
【００１７】
図２は１台の制御手段により入出力手段を制御するような制御システム（以下一重化制御システムと略す。）の一構成例である。この構成では１台の制御手段により入出力手段の制御を行っており、信頼性の面では図１の制御システムには及ばないが、制御手段が１台であるため安価にシステムが構成できるメリットがある。
このため、図１と図２のシステム構成を必要に応じて使い分ける場合がほとんどであり、制御手段や電源装置についても保守性を考慮すると共通のハードウエア及びソフトウエアにて構成できるのが望ましい。
【００１８】
次に、図３は、この発明の実施の形態１に係る制御システムを示す構成図である。
図３において、１は制御手段、２は入出力手段、３は制御手段１がリセット信号出力した場合に入出力手段２をクリアするか保持するか設定するためのスイッチでＯＮにて保持状態のスイッチ、４はスイッチ３をＯＮした場合にリセット信号をロウに引き込むためのトランジスタ、５はリセット信号を駆動するためのトランジスタ、６はΣ５Ｖ、７はプルアップ抵抗、８は入出力手段２の状態を保持するための出力保持回路、９はベースとの接続コネクタで二重化制御システム用ベースに接続した時にのみロウにクランプされるため、トランジスタ４のベースがロウとなる。
１０，１１は定電圧を確保するためのツェナーダイオード、１２，１３は逆電流防止用のダイオード、１４，１５はトランジスタのベース−エミッタ間のバイパス抵抗である。
【００１９】
図３によれば、一重化制御システム用ベースに装着し、スイッチ３がＯＦＦの状態で、ソフトウエア、ハードウエアのリセット信号及び電源リセット信号を出力した場合、トランジスタ５のベースはロウになり、プルアップ抵抗７により出力保持回路８のリセットがかかるため、外部機器に対する出力はクリアされる。
【００２０】
次に一重化制御システム用ベースに制御手段１を装着し、スイッチ３がＯＮの状態ではトランジスタ４のベースがハイになり、トランジスタ４のコレクタがロウに引き込まれる。これにより、いかなるリセット信号を出力した場合でも外部リセット信号はロウのままであり、出力保持回路８の状態は保持されたままとなる。
【００２１】
上記回路構成においては、従来の制御システムにおける図９の回路構成に比べスイッチ３，トランジスタ４，ツェナーダイオード１１，バイパス抵抗１５を追加することにより、ソフトウエアの変更なしで制御手段１のリセット信号を入出力手段２に出力する制御システムと出力しない制御システムのどちらにも適用することができる。また、入出力手段２ではなく制御手段１にのみリセット信号の出力をするか否かの回路があるため、制御手段１に対して複数の入出力手段２がある場合においても、入出力手段２にはリセットするか否かを選択する回路がないため、トータルコストを安くすることができる。
【００２２】
実施の形態２．
図４は、この発明の実施の形態２に係る制御システムを示す構成図である。
この図４と図３により、制御手段を２台用い、複数の入出力手段が１組の待機冗長方式の制御システムに適用する場合について説明する。
図４において、２１，２２は図３に示すＨ／Ｗ構成の制御手段であり、一方が入出力手段を制御している制御系、一方が待機系となっている。また、２３は入出力手段に対していずれか一方の制御手段とバスを接続し、制御手段がリセット信号を出力すると待機系の制御手段にバスを切り換えるバス切換手段である。
【００２３】
２４は２台の制御手段２１、２２がリセット信号を出力した場合に、入出力手段をクリアするか保持するかを設定するためのスイッチで、ＯＮにて保持状態のスイッチ、２５はスイッチ２４をＯＮした場合にリセット信号をロウに引き込むためのトランジスタ、２６はリセット信号を駆動するためのトランジスタ、２７はΣ５Ｖ、２８はプルアップ抵抗、２９はバスのバッファリングＩＣ、３０は逆電流防止用のダイオード、３１はスイッチ２４がＯＦＦの場合にコレクタ側をロウに引き込むトランジスタ、３２は制御手段２１、２２のトランジスタが共にハイになった時にコレクタ側をロウに引き込むトランジスタ、３３は定電圧を確保するためのツェナーダイオード、３４はトランジスタのベース−エミッタ間のバイパス抵抗である。
【００２４】
ここで、制御手段２１は図１のような２台の制御手段による二重化制御システムのベースに装着された場合、図３に示すように、ベースとの接続コネクタ９はロウにクランプされ、スイッチ３の状態によらずにトランジスタ４のベースはロウとなるため、図４の制御手段２１、２２からバス切換手段２３に対してリセット信号が出力される。
このため、各制御手段と同期して制御を止めたい入出力手段は本リセット信号を取り込むことによりクリアされる。
【００２５】
次にバス切換手段２３の動作について説明する。待機冗長方式の場合、２台の制御手段２１、２２が共に制御できない状態になった場合に初めて入出力手段は保持もしくはクリア状態となる。
例えば図４において、制御手段２１が制御を続行できない状態になり、制御手段２１より入出力手段をクリアするためにリセット信号がハイとなった場合、制御手段２２が引き続き制御可能ならば、制御手段２２からのリセット信号はロウのため、ダイオード２６のアノード側の電圧レベルはロウとなる。よってトランジスタ２６のコレクタ側はロウに引き込まれ、スイッチ２４の状態によらず、バス切換手段２３から入出力手段に対してリセット信号が出力されずに、アドレスバスとデータバスを制御手段２２と接続することにより入出力手段を継続制御する。
【００２６】
さらに制御手段２１からのリセット信号がハイの状態で制御手段２２が制御を続行できない状態になった場合について説明する。
このとき、制御手段２２からのリセット信号はロウからハイに変化するため、ダイオード３０のアノード側の電圧はハイとなり、トランジスタ３２のコレクタはロウに引き込まれる。
よって、バス切換手段２３内のスイッチ２４がＯＦＦの場合、トランジスタ２６はロウに引き込まれずにプルアップ抵抗２８が働き、外部にリセットハイの信号が出力される。また、スイッチ２４がＯＮの場合はトランジスタ２５のコレクタはロウに引き込まれ、２台の制御手段２１、２２からリセット信号が出力されても入出力手段に対してはリセットがかからない。
【００２７】
尚、制御手段２１からのリセット信号が出力されている状態から、制御手段２１と２２の両方からリセット信号が出力されている状態に至るまでに、制御手段２１のリセットが解除された場合は、制御手段２２からのリセット信号出力により制御手段２１が入出力手段を継続制御する。
また、上記実施の形態２において、制御手段２１と２２が入れ替わった場合についても上記と同様の動作となる。
【００２８】
上記回路構成では、制御手段のリセット信号を入出力手段に出力する制御システムと出力しない制御システムのどちらにも応用でき、入出力手段ではなくバス切換手段にリセットするか否かの回路があり、制御手段が複数の入出力手段を制御する場合においてもコストを安くすることができる。
また、実施の形態１のシステム構成に適用する場合と制御手段の共用化を図ることができる。
【００２９】
実施の形態３．
図５は、この発明の実施の形態３に係る制御システムのリセット回路を示す構成図、図６は、図５のリセット回路の動作タイミングを示す図である。
図５において、４０，４１は入力がハイになると一定のディレイ時間をおいてハイとなるリセットＩＣ、４２は電源のリセット信号がハイとなるとリセットＩＣ４０への入力信号をロウに引き込むトランジスタ、４３はリセットＩＣ４０の出力がハイになるとコレクタがロウに引き込まれるトランジスタ、４４はトランジスタ４３のコレクタがハイになるとリセットＩＣ４１の入力信号をロウに引き込むトランジスタである。
【００３０】
また、４５はトランジスタ４３のコレクタとリセットＩＣ４１の出力が共にロウの場合以外の時に、コレクタがロウに引き込まれるトランジスタ、４６はトランジスタ４５を受けてリセット信号をロウに引き込むトランジスタ、４７はΣ５Ｖ、４８は制御手段の５Ｖ、４９は逆電流防止用のダイオード、５０は定電圧を確保するためのツェナーダイオード、５１は制限抵抗、５２はトランジスタのベース−エミッタ間のバイパス抵抗、５３はプルアップ抵抗、５４，５５はリセットＩＣの検出レベルを決めるための抵抗である。また、トランジスタ４２のベースに接続される電源のリセット信号は、すべての入出力手段の電源の５Ｖが確定すると解除される信号である。
【００３１】
図６において、制御手段の５Ｖが立ち上がり電源のリセット信号が解除されると、図５のリセットＩＣ４０の出力は一定のディレイ時間をおいてハイとなる。  このとき、トランジスタ４３及び４４は図６のようになり、リセットＩＣ４１の出力が一定のディレイ時間をおいてハイとなる。よってトランジスタ４５のベースにはトランジスタ４３とリセットＩＣ４１が共にロウの時にのみベース電流が流れないため、この時のみコレクタがハイとなり、トランジスタ４６のコレクタは図６のような波形となる。
【００３２】
次に図５に示すリセット回路を図３に示すトランジスタ４のベースにパラに接続した場合について説明する。
図３の回路構成の場合、スイッチ３をＯＮに接続した状態で制御手段１の電源をＯＮすると、トランジスタ４によりリセット信号がロウに引き込まれ、入出力手段２内の出力保持回路８にリセットがかかからないため、出力保持回路８の出力が不定となる。このため電源投入時においてはスイッチ３はＯＦＦの状態にしておかなければならない。
これに対して、図５のリセット回路が図３のトランジスタ４のベースにパラに接続された場合は、入出力手段２の電源の立ち上がりと同時にトランジスタ４６がロウの間はトランジスタ４によりリセット信号がロウに引き込まれなくなるため、入出力手段２の出力保持回路８に対してリセットをすることができる。
【００３３】
同様に、図４のバス切換手段２３のトランジスタ２５のベースに図５に示すリセット回路をパラに接続した場合も、図６に示すリセット信号が入出力手段の出力保持回路に対して出力される。
【００３４】
これにより、上記図５のリセット回路構成を図３及び図４の回路構成と組合せることにより、電源投入時にスイッチ３及びスイッチ２４の状態を意識せずに、システムを立ち上げることができる。
【００３５】
実施の形態４．
図７は、この発明の実施の形態４に係る制御システムのリセット回路を示す構成図で、入出力手段に５Ｖを供給するための電源が複数存在する制御システムに適用できる。図８は、図７のリセット回路のタイミングを示す図である。
図７において、６０は入力がハイとなると、一定のディレイ時間をおいてロウとなるリセットＩＣ、６１、６２はトランジスタ、６３は逆電流防止用のダイオード、６４はΣ５Ｖ、６５は本回路が組み込まれた手段の電源５Ｖ、６６はプルアップ抵抗、６７はトランジスタのベース−エミッタ間のバイパス抵抗である。  また、リセットＩＣ６０の入力信号には電源投入時ロウからハイとなる入力をいれるものとし、制御手段からのリセット信号には、図３の制御手段１のトランジスタ５のコレクタからの信号のようなリセット信号を入力するものとする。
【００３６】
次に、図８により図６のリセット回路の動作について説明する。
各入出力手段の電源が投入されるとリセット信号がハイとなり電源のリセットが解除される。これによりリセットＩＣ６０は一定のディレイ時間をおいてロウとなる。これによりトランジスタ６１及び６２のコレクタは図８のようなタイミングで変化する。
【００３７】
ここで図３の入出力手段２ａ、２ｂの５Ｖが別々の電源より供給されているような制御システムについて、図３と図７を用いて説明する。
電源が複数存在する場合において、図３のスイッチ３をＯＦＦで制御手段１と入出力手段２ａの電源がＯＮして、入出力手段２ｂの電源がＯＦＦした場合はプルアップ抵抗７により出力保持回路８にリセットがかかる。
【００３８】
次にスイッチ３がＯＮで制御手段１と入出力手段２ａの電源をＯＮして、入出力手段２ｂの電源がＯＦＦした状態では、図５中の電源のリセット信号は解除されず、出力保持回路にリセットがかからないため出力が不定となる。よって、電源手段の電源をＯＮする場合はすべて同時にＯＮするか、スイッチ３をＯＦＦにして電源を投入する必要がある。
【００３９】
次に、図７のリセット回路が図３のＡの箇所に入った制御システムについて説明する。このとき、図７のトランジスタ６２のコレクタが入出力手段の出力保持回路に接続されているため、すべての電源が投入されて図５のリセット回路が動作しなくても、各入出力手段の電源が投入されることにより、スイッチ３の状態によらず、電源が投入された入出力手段に対してリセット信号が出力される。
【００４０】
以上より、図３の制御システムと図５と図７のリセット回路を組み合わせることにより、複数の入出力手段の電源を時間差をおいて投入した場合も、すべての入出力手段の出力保持回路に対してリセットをすることができ、出力が不定になることはない。
また、図３の制御システムの代わりに図４の制御システムと組み合わせても使用できる。
【００４１】
【発明の効果】
以上のように、この発明によれば、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備えると共に、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたことにより、ソフトウエアの変更なしで制御手段のリセット信号を入出力手段に出力する制御システムと出力しない制御システムのどちらにも応用できる効果がある。
また、入出力手段ではなく制御手段にのみリセットするか否かのリセット回路があるため、１台の制御手段に対して複数の入出力手段がある場合においても安価に制御システムを構成できる効果がある。
そして、一方の制御手段が制御系になっており、他方の制御手段が待機系となっている複数台の制御手段と、前記制御系の制御手段からのリセット信号により入出力手段へのバスを前記待機系の制御手段に接続するバス切換手段とを備え、前記バス切換手段は前記制御手段のスイッチの設定に関わらず制御系の制御手段からのリセット信号を入力するよう制御手段に接続されたことにより、制御系の制御手段が制御を続行できずにリセット信号を出力しても、待機系の制御手段が入出力手段を継続制御することができる効果がある。
【００４２】
また、システム全体を制御し、一方が制御系になっており、他方が待機系となっている二台の制御手段と、この二台の制御手段からのリセット信号により前記二台の制御手段の制御権を切り換えるバス切換手段と、外部の入出力機器に対して前記バス切換手段により接続された方の前記制御手段とのインターフェースを行う複数の入出力手段とを備えた制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、このスイッチをリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチをリセット信号を出力しないように設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記バス切換手段に備えたことにより、制御手段のリセット信号を入出力手段に出力するシステムと出力しないシステムのどちらにも応用でき、入出力手段ではなくバス切換手段にのみリセットするか否かの回路があり、各々の制御手段が、複数の入出力手段を処理する場合においても安価に制御システムを構成できる効果がある。
【００４３】
また、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか１つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことにより、電源投入時に、制御手段又は、バス切換手段のリセット信号を入出力手段に出力するか否かを選択するスイッチの状態を意識せずに、制御システムを立ち上げることができる。
【００４４】
また、入出力手段の電源がダウンした状態から復旧した場合、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を入出力手段を装着するベースに備えたことにより、複数の入出力手段の電源を時間差をおいて投入した場合も、すべての入出力手段に対してリセットをすることができ、出力が不定になることがない。
【００４５】
また、システム全体を制御する制御手段と、外部の入出力機器に対して前記制御手段とのインターフェースを行う複数の入出力手段とを備え、前記制御手段からのリセット信号により前記複数の入出力手段をリセットする制御システムにおいて、リセット信号を前記入出力手段に出力するか否かを選択するスイッチと、前記スイッチの選択により、前記制御手段がリセット信号を出力するよう設定した場合は、前記入出力手段に対してハイ有意のリセット信号をそのまま出力し、前記スイッチの選択により、前記制御手段がリセット信号を出力しないよう設定した場合は、リセット信号を強制的にロウに引き込むことにより、前記入出力手段に対してリセット信号を出力しないようにするリセット回路とを前記制御手段に備え、制御手段の電源がダウンした場合、もしくは複数の入出力手段のいずれか１つの電源がダウンした場合に、前記制御手段の電源が復旧し、かつ前記複数の入出力手段の電源がすべて復旧しシステムの制御が行える状態になった時に、前記入出力手段の電源の立ち上がり時に前記入出力手段に対してリセット信号を出力するリセット回路を備えたことにより、電源投入時に、制御手段又は、バス切換手段のリセット信号を入出力手段に出力するか否かを選択するスイッチの状態を意識せずに、制御システムを立ち上げることができる。
【図面の簡単な説明】
【図１】２台の制御手段を有する二重化制御システムを示す構成図である。
【図２】１台の制御手段により入出力手段を制御する制御システムを示す構成図である。
【図３】この発明の実施の形態１に係る制御システムを示す構成図である。
【図４】この発明の実施の形態２に係る制御システムを示す構成図である。
【図５】この発明の実施の形態３に係る制御システムのリセット回路を示す構成図である。
【図６】図５のリセット回路の動作タイミングを示す図である。
【図７】この発明の実施の形態４に係る制御システムのリセット回路を示す構成図である。
【図８】図７のリセット回路のタイミングを示す図である。
【図９】従来の制御システムを示す構成図である。
【図１０】制御手段のΣ５Ｖ電源の回路構成を示す図である。
【符号の説明】
１、２１、２２、７１  制御手段
２、７２  入出力手段
３、２４  スイッチ
４、５、２５、２６、３１、３２、４２、４３、４４、４５、４６、６１、６２、７３  トランジスタ
６、２７、４７、６４、７７  Σ５Ｖ電源
７、１４、１５、２８、３４、５１、５２、５３、５４、５５、６６、
６７、７５、７９、８０  抵抗
８、７６  出力保持回路
９  ベースコネクタ
１０、１１、３３、５０  ツェナーダイオード
１２、１３、３０、４９、６３  ダイオード
２３  バス切換手段
２９  バッファリングＩＣ
４０、４１、６０  リセットＩＣ
４８、６５  ５Ｖ電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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