(57)【特許請求の範囲】
【請求項１】
所定周期のタイミング信号を発生する手段と、
このタイミング信号の発生毎に当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、
このキャリア処理番号の発生毎に当該キャリア処理番号が示す前記領域に割当てられた入力ポートを示すポート処理番号を順次発生する手段と、
このポート処理番号の発生毎に当該ポート処理番号に対応する入力ポートに入力信号があればこれを順次読出す手段と、
読出された入力信号を順次変調処理する変調手段と、
この変調手段により変調処理された変調信号を周波数多重する手段と
を備えたことを特徴とするディジタル変調回路。
【請求項２】
前記周波数多重する手段は、
前記変調信号を入力し当該変調信号に係る前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって所定のキャリア周波数の送信信号を生成する手段と、
この送信信号を周波数多重する手段と
を含む請求項１記載のディジタル変調回路。
【請求項３】
前記変調手段はシフトレジスタを備え、前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって、前記シフトレジスタと組み合わせるタップ係数および前記シフトレジスタのシフトに用いる信号が設定され、
前記キャリア処理番号およびまたは前記ポート処理番号に対応し前記タップ係数および前記シフトレジスタのシフトに用いる信号の情報が格納された第一のメモリ手段を備えた請求項１記載のディジタル変調回路。
【請求項４】
前記送信信号をその多重タイミングまで一時蓄積する第二のメモリ手段を備えた請求項１または２記載のディジタル変調回路。
【請求項５】
所定周期のタイミング信号を発生する手段と、
このタイミング信号の発生毎にあらかじめ入力信号の入力順番が定められた入力ポートを示すポート処理番号を順次発生する手段と、
このポート処理番号の発生毎に当該ポート処理番号に割当てられた当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、
前記ポート処理番号の発生毎に当該ポート処理番号に対応する入力ポートに入力信号があればこれを順次読出す手段と、
読出された入力信号を順次変調処理する変調手段と、
この変調手段により変調処理された変調信号を周波数多重する手段と
を備えたことを特徴とするディジタル変調回路。
【請求項６】
周波数多重された受信信号を異なるキャリア周波数毎に分波する手段と、
所定周期のタイミング信号を発生する手段と、
このタイミング信号の発生毎に当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、
このキャリア処理番号の発生毎に当該キャリア処理番号が示す前記領域に割当てられた出力ポートを示すポート処理番号を順次発生する手段と、
このポート処理番号の発生毎に当該ポート処理番号と前記キャリア処理番号との対応関係にしたがって前記分波する手段により分波された受信信号を順次復調処理する復調手段と、
この復調手段により復調処理された受信信号を当該受信信号のキャリア周波数に割当てられた出力ポートに出力する手段と
を備えたことを特徴とするディジタル復調回路。
【請求項７】
前記復調手段はシフトレジスタを備え、前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって、前記シフトレジスタと組み合わせるタップ係数および前記シフトレジスタのシフトに用いる信号が設定され、
前記キャリア処理番号およびまたは前記ポート処理番号に対応し前記タップ係数および前記シフトレジスタのシフトに用いる信号の情報が格納された第三のメモリ手段を備えた請求項６記載のディジタル復調回路。
【請求項８】
前記受信信号を一時蓄積する第四のメモリ手段を備えた
請求項６または７記載のディジタル復調回路。
【請求項９】
周波数多重された受信信号を異なるキャリア周波数毎に分波する手段と、
所定周期のタイミング信号を発生する手段と、
このタイミング信号の発生毎にあらかじめ受信信号の出力順番が定められた出力ポートを示すポート処理番号を順次発生する手段と、
このポート処理番号の発生毎に当該ポート処理番号に割当てられた当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、
前記ポート処理番号の発生毎に当該ポート処理番号と前記キャリア処理番号との対応関係にしたがって前記分波する手段により分波された受信信号を順次復調処理する復調手段と、
この復調手段により復調処理された受信信号を当該受信信号のキャリア周波数に割当てられた出力ポートに出力する手段と
を備えたことを特徴とするディジタル復調回路。
【請求項１０】
少なくとも一つの請求項１ないし５のいずれかに記載のディジタル変調回路を備えたことを特徴とするディジタル変復調回路。
【請求項１１】
少なくとも一つの請求項６ないし９のいずれかに記載のディジタル復調回路を備えたことを特徴とするディジタル変復調回路。
【請求項１２】
少なくとも一つの請求項１ないし５のいずれかに記載のディジタル変調回路と、
少なくとも一つの請求項６ないし９のいずれかに記載のディジタル復調回路と
を備えたことを特徴とするディジタル変復調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数かつ帯域可変のキャリアを使ったディジタル信号伝送装置に係り、特に複数キャリア伝送を採用したディジタル信号伝送装置において容易に伝送速度、キャリア数を変化させることが可能なディジタル信号伝送装置に関する。
【０００２】
【従来技術】
従来のディジタル変調回路の構成例を図１１に示す。同図において、符号２１、２２、２３、２４は直並列変換回路、符号２５、２６、２７、２８はスイッチ、符号２９、３０、３１、３２は変調回路、符号３３は周波数合波回路、符号３４は制御回路である。同図の構成例は、入力ポート数が最大４ポート、キャリア数が最大４キャリアの場合の構成例である。
【０００３】
入力ポート＃１〜＃４に入力された信号は、直並列変換回路２１〜２４に入力される。各直並列変換回路２１〜２４では、入力信号を最大４系統の並列信号に変換し、スイッチ２５〜２８に入力する。ただし、スイッチ２５〜２８では特定のポートからの入力信号がある場合は、他のポートから入力することができない。スイッチ２５〜２８では、制御回路３４の制御にしたがって直並列変換回路２１〜２４のいずれか一つの入力信号を変調回路２９〜３２に出力する。
【０００４】
制御回路３４は、あらかじめ入力ポート＃１〜＃４にそれぞれ割当てられたキャリアの情報にしたがってスイッチ２５〜２８を制御し、直並列変換回路２１〜２４の出力を所定の変調回路２９〜３２に振り分ける。変調回路２９〜３２では、入力信号を変調し周波数合波回路３３に出力する。周波数合成回路３３では、変調回路２９〜３２から入力された信号を周波数的に合成して出力する。周波数合波回路３３からの出力スペクトル例を図１３に示す。
【０００５】
次に、従来のディジタル復調回路の構成例を図１２に示す。同図において、符号３６は周波数分波回路、符号３７、３８、３９、４０は復調回路、符号４１、４２、４３、４４はスイッチ、符号４５、４６、４７、４８は並直列変換回路、符号３５は制御回路である。同図の構成例は、出力ポート数が最大４ポート、キャリア数は最大４キャリアの場合の構成例である。
【０００６】
例えば、図１３に示すような周波数的に多重された信号が入力された例について説明する。入力信号は周波数分波回路３６に入力される。周波数分波回路３６では、周波数的に多重された信号を分波し、ベースバンド信号に変換後、復調回路３７〜４０に入力する。復調回路３７〜４０では、入力された信号を復調する。復調回路３７は、スイッチ４１に出力し、復調回路３８はスイッチ４２に出力し、復調回路３９はスイッチ４３に出力し、復調回路４０はスイッチ４４に出力する。スイッチ４１〜４４では、制御回路３５に制御され、それぞれ並直列変換回路４５〜４８のいずれかに出力する。並直列変換回路４５〜４８では、並直列変換し、並直列変換回路４５は出力ポート＃１、並直列変換回路４６は出力ポート＃２、並直列変換回路４７は出力ポート＃３、並直列変換回路４８は出力ポート＃４に出力する。
【０００７】
このようなディジタル変調回路およびディジタル復調回路は、双方の回路を一つの装置として構成し、ディジタル変復調回路とすることができる。
【０００８】
【発明が解決しようとする課題】
このように構成された従来のディジタル変復調回路では、入力ポート数とキャリア数が同数の場合のみマルチキャリア伝送を実現することができる。そのため例えば図１０に示すようにキャリアの周波数配置が歯抜けのような場合には、未使用の周波数帯域の部分を使ってキャリアを入れてマルチキャリアにすることができず、著しく周波数利用効率が悪くなる。また、各ポートに割り当てられる帯域幅も固定されており、一つのシステムで伝送レートの異なるサービスの混在や、ポート毎に伝送レートを変更したサービスを行うことが困難である。
【０００９】
また、ポート数の増減に応じて回路構成を増減させることが必要であり、ポート数の変更に伴う回路変更に手間と費用を要し、ポート数が多くなる場合には、回路規模も大きくなり、コストも膨大になる。
【００１０】
本発明は、このような背景に行われたものであって、ポート数の増減に容易に対応することができ、ポート数が多くなる場合でも回路規模の増大を抑えることができるディジタル変復調回路を提供することを目的とする。本発明は、ポート毎の伝送レート可変および１ポートに複数の異速度キャリアの割当てを可能とするマルチキャリアおよびマルチレートモデムを提供し、伝送速度の異なるサービスの混在および伝送レートの可変に対応することができるディジタル変復調回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のディジタル変調回路は、当該通信に用いる周波数帯域を分割し、この分割した各領域にそれぞれその領域の識別子としてのキャリア処理番号を発生し、このキャリア処理番号に対応する入力ポートを示すポート処理番号を発生し、このキャリア処理番号とポート処理番号との対応関係にしたがって入力信号を所定のキャリア周波数により送信信号とする。
【００１２】
したがって、この対応関係を変更することにより、簡単な手順で任意の入力信号を任意のキャリア周波数の送信信号とすることができる。また、複数のキャリア処理番号を一つのポート処理番号に対応させることにより、伝送速度を任意に設定することができる。このときに、割当てられた一つの伝送帯域を複数の信号で分割使用することも任意に設定できるようにすることができる。これにより、伝送速度の異なるサービスの混在および伝送レートの可変に対応することができる。
【００１３】
また、キャリア処理番号を発生してからポート処理番号を発生するとして説明したが、先ずポート処理番号を発生してからキャリア処理番号を発生することにしてもよい。
【００１４】
本発明のディジタル復調回路は、キャリア周波数対応に出力ポートを割当て、この対応関係は、キャリア処理番号およびポート処理番号で示される。この対応関係にしたがって、分波された受信信号が復調処理されて出力ポートから出力される。本発明のディジタル変調回路および復調回路を組み合わせて一つのディジタル変復調回路とすることができる。
【００１５】
これにより、本発明のディジタル変調回路、ディジタル復調回路、ディジタル変復調回路は、ポート数の増減に容易に対応することができ、ポート数が多くなる場合でも回路規模の増大を抑えることができる。また、ポート毎の伝送レート可変および１ポートに複数の異速度キャリアの割当てを可能とするマルチキャリアおよびマルチレートモデムを提供し、伝送速度の異なるサービスの混在および伝送レートの可変に対応することができる。また、衛星通信回線を複数送信局で効率的に利用することや、プログラマブルに帯域幅を変更する通信を簡易な構成で実現でき、ポート数や電波環境に応じた伝送速度の変更ができる。
【００１６】
すなわち、本発明の第一の観点は、ディジタル変調回路であって、本発明の特徴とするところは、所定周期のタイミング信号を発生する手段と、このタイミング信号の発生毎に当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、このキャリア処理番号の発生毎に当該キャリア処理番号が示す前記領域に割当てられた入力ポートを示すポート処理番号を順次発生する手段と、このポート処理番号の発生毎に当該ポート処理番号に対応する入力ポートに入力信号があればこれを順次読出す手段と、読出された入力信号を順次変調処理する変調手段と、この変調手段により変調処理された変調信号を周波数多重する手段とを備えたところにある。
【００１７】
前記周波数多重する手段は、前記変調信号を入力し当該変調信号に係る前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって所定のキャリア周波数の送信信号を生成する手段と、この送信信号を周波数多重する手段とを含む構成により実現することができる。
【００１８】
前記変調手段には、前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって変調処理に用いる所定のパラメータおよび内部信号が設定され、前記キャリア処理番号およびまたは前記ポート処理番号に対応し前記所定のパラメータおよび内部信号の情報が格納された第一のメモリ手段を備えることが望ましい。これにより、前記キャリア処理番号およびまたは前記ポート処理番号を入力として速やかに所定のパラメータおよび内部信号を設定することができる。さらに、前記送信信号をその多重タイミングまで一時蓄積する第二のメモリ手段を備えることが望ましい。
【００１９】
また、先ずポート処理番号を発生し、つぎにキャリア処理番号を発生する構成とすることもできる。すなわち、所定周期のタイミング信号を発生する手段と、このタイミング信号の発生毎にあらかじめ入力信号の入力順番が定められた入力ポートを示すポート処理番号を順次発生する手段と、このポート処理番号の発生毎に当該ポート処理番号に割当てられた当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、前記ポート処理番号の発生毎に当該ポート処理番号に対応する入力ポートに入力信号があればこれを順次読出す手段と、読出された入力信号を順次変調処理する変調手段と、この変調手段により変調処理された変調信号を周波数多重する手段とを備える構成とすることもできる。
【００２０】
本発明の第二の観点は、ディジタル復調回路であって、本発明の特徴とするところは、周波数多重された受信信号を異なるキャリア周波数毎に分波する手段と、所定周期のタイミング信号を発生する手段と、このタイミング信号の発生毎に当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、このキャリア処理番号の発生毎に当該キャリア処理番号が示す前記領域に割当てられた出力ポートを示すポート処理番号を順次発生する手段と、このポート処理番号の発生毎に当該ポート処理番号と前記キャリア処理番号との対応関係にしたがって前記分波する手段により分波された受信信号を順次復調処理する復調手段と、この復調手段により復調処理された受信信号を当該受信信号のキャリア周波数に割当てられた出力ポートに出力する手段とを備えたところにある。
【００２１】
前記復調手段には、前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって復調処理に用いる所定のパラメータおよび内部信号が設定され、前記キャリア処理番号およびまたは前記ポート処理番号に対応し前記所定のパラメータおよび内部信号の情報が格納された第三のメモリ手段を備えることが望ましい。これにより、前記キャリア処理番号およびまたは前記ポート処理番号を入力として速やかに所定のパラメータおよび内部信号を設定することができる。さらに、前記受信信号を一時蓄積する第四のメモリ手段を備えることが望ましい。
【００２２】
また、先ずポート処理番号を発生し、つぎにキャリア処理番号を発生する構成とすることもできる。すなわち、周波数多重された受信信号を異なるキャリア周波数毎に分波する手段と、所定周期のタイミング信号を発生する手段と、このタイミング信号の発生毎にあらかじめ受信信号の出力順番が定められた出力ポートを示すポート処理番号を順次発生する手段と、このポート処理番号の発生毎に当該ポート処理番号に割当てられた当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生する手段と、前記ポート処理番号の発生毎に当該ポート処理番号と前記キャリア処理番号との対応関係にしたがって前記分波する手段により分波された受信信号を順次復調処理する復調手段と、この復調手段により復調処理された受信信号を当該受信信号のキャリア周波数に割当てられた出力ポートに出力する手段とを備えた構成とすることもできる。
【００２３】
本発明の第三の観点は、少なくとも一つの本発明のディジタル変調回路を備えたことを特徴とするディジタル変復調回路である。
【００２４】
本発明の第四の観点は、少なくとも一つの本発明のディジタル復調回路を備えたことを特徴とするディジタル変復調回路である。
【００２５】
本発明の第五の観点は、少なくとも一つの本発明のディジタル変調回路と、少なくとも一つの本発明のディジタル復調回路とを備えたことを特徴とするディジタル変復調回路である。
【００２６】
【発明の実施の形態】
本発明実施例のディジタル変調回路およびディジタル復調回路の構成を図１、図８および図２、図９を参照して説明する。図１、図８は本発明実施例のディジタル変調回路のブロック構成図である。図２、図９は本発明実施例のディジタル復調回路のブロック構成図である。
【００２７】
本発明のディジタル変調回路は、図１に示すように、所定周期のタイミング信号であるタイムスロット処理番号を発生するタイムスロット発生回路８と、このタイムスロット処理番号の発生毎に当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生するキャリア番号発生回路７と、このキャリア処理番号の発生毎に当該キャリア処理番号が示す前記領域に割当てられた入力ポートを示すポート処理番号を順次発生するポート番号発生回路６と、このポート処理番号の発生毎に当該ポート処理番号に対応する入力ポート＃１〜＃５に入力信号があればこれを順次読出す並直列変換回路１と、読出された入力信号を順次変調処理する変調回路２と、この変調回路２により変調処理された変調信号を周波数多重する周波数合波回路３とを備えたことを特徴とする。
【００２８】
周波数合波回路３は、前記変調信号を入力し当該変調信号に係る前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって所定のキャリア周波数の送信信号を生成し、この送信信号を周波数多重する。
【００２９】
変調回路２には、前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって変調処理に用いる所定のパラメータおよび内部信号が設定され、前記キャリア処理番号およびまたは前記ポート処理番号に対応し前記所定のパラメータおよび内部信号の情報が格納されたメモリ４を備える。すなわち、変調回路２では、キャリア処理番号とポート処理番号との対応関係にしたがって所定のタイミングに所定の入力信号を出力する。この動作を実現する一例としてシフトレジスタを用いる構成が考えられるが、この場合には、シフトレジスタのシフトに用いる信号が内部信号に相当し、シフトレジスタと組み合わせるタップ係数がパラメータに相当する。さらに、前記送信信号をその多重タイミングまで一時蓄積するメモリ５を備える。
【００３０】
また、図８に示すように、ポート番号発生回路６とキャリア番号発生回路７の位置関係を変更し、所定周期のタイミング信号であるタイムスロット処理番号を発生するタイムスロット発生回路８と、このタイムスロット処理番号の発生毎にあらかじめ入力信号の入力順番が定められた入力ポート＃１〜＃５を示すポート処理番号を順次発生するポート番号発生回路６と、このポート処理番号の発生毎に当該ポート処理番号に割当てられた当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生するキャリア番号発生回路７と、前記ポート処理番号の発生毎に当該ポート処理番号に対応する入力ポート＃１〜＃５に入力信号があればこれを順次読出す並直列変換回路１と、読出された入力信号を順次変調処理する変調回路２と、この変調回路２により変調処理された変調信号を周波数多重する周波数合波回路３とを備えた構成とすることもできる。
【００３１】
本発明のディジタル復調回路は、図２に示すように、周波数多重された受信信号を異なるキャリア周波数毎に分波する周波数分波回路９と、所定周期のタイミング信号であるタイムスロット処理番号を発生するタイムスロット発生回路１６と、このタイムスロット処理番号の発生毎に当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生するキャリア番号発生回路１５と、このキャリア処理番号の発生毎に当該キャリア処理番号が示す前記領域に割当てられた出力ポート＃１〜＃５を示すポート処理番号を順次発生するポート番号発生回路１４と、このポート処理番号の発生毎に当該ポート処理番号と前記キャリア処理番号との対応関係にしたがって周波数分波回路９により分波された受信信号を順次復調処理する復調回路１０と、この復調回路１０により復調処理された受信信号を当該受信信号のキャリア周波数に割当てられた出力ポート＃１〜＃５に出力する直並列変換回路１１とを備えたことを特徴とする。
【００３２】
復調回路１０には、前記キャリア処理番号と前記ポート処理番号との対応関係にしたがって復調処理に用いる所定のパラメータおよび内部信号が設定され、前記キャリア処理番号およびまたは前記ポート処理番号に対応し前記所定のパラメータおよび内部信号の情報が格納されたメモリ１３を備える。すなわち、復調回路１０では、キャリア処理番号とポート処理番号との対応関係にしたがって所定のタイミングに所定の受信信号を出力する。この動作を実現する一例としてシフトレジスタを用いる構成が考えられるが、この場合、シフトレジスタのシフトに用いる信号が内部信号に相当し、シフトレジスタと組み合わせるタップ係数がパラメータに相当する。さらに、前記受信信号を一時蓄積するメモリ１２を備える。
【００３３】
また、図９に示すように、ポート番号発生回路１４とキャリア番号発生回路１５の位置関係を変更し、周波数多重された受信信号を異なるキャリア周波数毎に分波する周波数分波回路９と、所定周期のタイミング信号であるタイムスロット処理番号を発生するタイムスロット発生回路１６と、このタイムスロット処理番号の発生毎にあらかじめ受信信号の出力順番が定められた出力ポート＃１〜＃５を示すポート処理番号を順次発生するポート番号発生回路１４と、このポート処理番号の発生毎に当該ポート処理番号に割当てられた当該通信に用いる周波数帯域を分割した各領域の識別子としてのキャリア処理番号を一つずつの前記領域について順次発生するキャリア番号発生回路１５と、前記ポート処理番号の発生毎に当該ポート処理番号と前記キャリア処理番号との対応関係にしたがって周波数分波回路９により分波された受信信号を順次復調処理する復調回路１０と、この復調回路１０により復調処理された受信信号を当該受信信号のキャリア周波数に割当てられた出力ポート＃１〜＃５に出力する直並列変換回路１１とを備えた構成とすることもできる。
【００３４】
これらの本発明のディジタル変調回路およびディジタル復調回路は、少なくとも一つの本発明のディジタル変調回路を備えたディジタル変復調回路として構成したり、あるいは、少なくとも一つの本発明のディジタル復調回路を備えたディジタル変復調回路として構成したり、あるいは、少なくとも一つの本発明のディジタル変調回路と、少なくとも一つの本発明のディジタル復調回路とを備えたディジタル変復調回路として構成する。
【００３５】
以下では、本発明実施例をさらに詳細に説明する。
【００３６】
図１において、符号１は並直列変換回路、符号２は変調回路、符号３は周波数合成回路、符号４および５はメモリ、符号６はポート番号発生回路、符号７はキャリア番号発生回路、符号８はタイムスロット発生回路である。本構成例は、入力ポートが最大５ポート、キャリア数が最大１６キャリアの場合の構成例である。図３はキャリアのスペクトルを示す図である。図３に示すように、周波数の異なる１６のキャリアには、それぞれキャリア番号＃１〜＃１６が付与される。
【００３７】
キャリア番号発生回路７は、タイムスロット発生回路８からの入力でキャリア番号を出力する。ポート番号発生回路６は、キャリア番号発生回路７からの入力でポート番号を出力する。メモリ４は、入力ポート分の変調回路１０の内部信号およびパラメータをキャリア番号発生回路７およびまたはポート番号発生回路６の発生するキャリア処理番号およびまたはポート処理番号に制御され読出しまたは書込みを行っている。メモリ５は、入力ポート分の周波数合波回路３の周波数多重処理を行うための信号をタイムスロット発生回路８の発生するタイムスロット処理番号に制御され読出しまたは書込みを行っている。
【００３８】
ここで、タイムスロット処理番号とは、タイムスロット発生回路８が発生する１周期Ｎ個のタイムスロットに、その周期の先頭から順番に付与された番号である。例えば、１周期１６個のタイムスロットを発生する場合には、処理番号は＃１〜＃１６となり、周期の先頭のタイムスロットから順番に付与され、１７個目のタイムスロットでは再び＃１に戻る。
【００３９】
入力ポート＃１〜＃５に入力されたベースバンド信号は、並直列変換回路１に入力される。並直列変換回路１では、５ポートある入力ポート＃１〜＃５から入力される信号をポート番号発生回路６から入力されるポート番号に一致されるポート番号から順次読出し一系統の信号に直並列変換し出力する。並直列変換回路１からの出力は変調回路２に入力される。
【００４０】
変調回路２では、並直列変換回路１から入力された信号と、キャリア番号発生回路７から出力されるキャリア処理番号およびまたはポート処理番号発生回路６から出力されるポート処理番号によって制御されメモリ４から変調回路２の内部信号およびパラメータを読出しまたは書込みを行う。変調回路２からの出力信号は周波数合波回路３に入力される。
【００４１】
周波数合波回路３では、タイムスロット発生回路８から発生されるタイムスロット処理信号によって制御されメモリ４から周波数合波回路３の周波数多重処理を行うための信号を読出しまたは書込みを行いながら入力信号を周波数的に多重し出力を行っている。周波数合波回路３は文献「田邊和弘、“シームレスマルチレートフィルタバンクを用いた可変伝送速度変復調器の一検討”，１９９９年電子情報通信学会通信ソサイエテイ大会  Ｂ−３−２９」に記載されている動作例と同等の動作を行い、入力された信号を周波数的多重して出力とする。すなわち、タイムスロット毎にキャリア周波数が決められており、どのタイムスロットでどの入力信号を送信するかによってその入力信号のキャリア周波数が決まる。このようにしてキャリア周波数が決められた複数の入力信号が周波数多重される。
【００４２】
本構成回路の出力スペクトル例を図４〜図７に示す。図４〜図７の例では、１６個のタイムスロットおよび１６種類の異なる周波数のキャリアに、５個の入力ポート＃１〜＃５が割当てられる。図中、Ｐはポート処理番号、Ｃはキャリア処理番号、Ｔはタイムスロット処理番号をそれぞれ表す。
【００４３】
図４の例では、入力ポート＃１の入力信号には、タイムスロット８個分のタイムスロット処理番号＃１〜＃８が割当てられ、キャリア処理番号＃１〜＃８の周波数のキャリアが割当てられる。これにより、入力ポート＃１の入力信号は、タイムスロットにして８個分の伝送速度が与えられたことになる。この例では、入力ポート＃１は、８個のタイムスロットを使って一つの信号を入力信号としている。
【００４４】
入力ポート＃２の入力信号には、タイムスロット１個分のタイムスロット処理番号＃９が割当てられ、キャリア処理番号＃９の周波数のキャリアが割当てられる。入力ポート＃３の入力信号には、タイムスロット１個分のタイムスロット処理番号＃１０が割当てられ、キャリア処理番号＃１０の周波数のキャリアが割当てられる。
【００４５】
入力ポート＃４の入力信号には、タイムスロット２個分のタイムスロット処理番号＃１１、＃１２が割当てられ、キャリア処理番号＃１１、＃１２の周波数のキャリアが割当てられる。これにより、入力ポート＃４の入力信号は、タイムスロットにして２個分の伝送速度が与えられたことになる。この例では、入力ポート＃４は、２個のタイムスロットを使って一つの信号を入力信号としている。
【００４６】
入力ポート＃５の入力信号には、タイムスロット４個分のタイムスロット処理番号＃１３〜＃１６が割当てられ、キャリア処理番号＃１３〜＃１６の周波数のキャリアが割当てられる。これにより、入力ポート＃５の入力信号は、タイムスロットにして４個分の伝送速度が与えられたことになる。この例では、入力ポート＃５は、４個のタイムスロットを使って一つの信号を入力信号としている。
【００４７】
図５の例では、入力ポート＃１の入力信号には、タイムスロット２個分のタイムスロット処理番号＃１および＃２が割当てられ、キャリア番号＃１および＃２の周波数のキャリアが割当てられる。これにより、入力ポート＃１の入力信号は、タイムスロットにして２個分の伝送速度が与えられたことになる。この例では、入力ポート＃１は、タイムスロットを二つに分けタイムスロット処理番号＃１と＃２とで二つの信号をそれぞれ入力信号としている。
【００４８】
入力ポート＃２の入力信号には、タイムスロット４個分のタイムスロット処理番号＃３〜＃６が割当てられ、キャリア処理番号＃３〜＃６の周波数のキャリアが割当てられる。これにより、入力ポート＃２の入力信号は、タイムスロットにして４個分の伝送速度が与えられたことになる。この例では、入力ポート＃２は、タイムスロットを二つに分けタイムスロット処理番号＃３および＃４と＃５および＃６とで二つの信号をそれぞれ入力信号としている。
【００４９】
入力ポート＃３の入力信号には、タイムスロット２個分のタイムスロット処理番号＃７および＃８が割当てられ、キャリア処理番号＃７および＃８の周波数のキャリアが割当てられる。これにより、入力ポート＃３の入力信号は、タイムスロットにして２個分の伝送速度が与えられたことになる。この例では、入力ポート＃３は、タイムスロットを二つに分けタイムスロット処理番号＃７と＃８とで二つの信号をそれぞれ入力信号としている。
【００５０】
入力ポート＃４の入力信号には、タイムスロット４個分のタイムスロット処理番号＃９〜＃１２が割当てられ、キャリア処理番号＃９〜＃１２の周波数のキャリアが割当てられる。これにより、入力ポート＃４の入力信号は、タイムスロットにして４個分の伝送速度が与えられたことになる。この例では、入力ポート＃４は、４個分のタイムスロットを使って一つの信号を入力信号としている。
【００５１】
入力ポート＃５の入力信号には、タイムスロット４個分のタイムスロット処理番号＃１３〜＃１６が割当てられ、キャリア処理番号＃１３〜＃１６の周波数のキャリアが割当てられる。これにより、入力ポート＃５の入力信号は、タイムスロットにして４個分の伝送速度が与えられたことになる。この例では、入力ポート＃５は、タイムスロットを二つに分けタイムスロット処理番号＃１３および＃１４と＃１５および＃１６とで二つの信号をそれぞれ入力信号としている。
【００５２】
図６の例では、入力ポート＃１の入力信号には、タイムスロット１６個分のタイムスロット処理番号＃１〜＃１６が割当てられ、キャリア処理番号＃１〜＃１６の周波数のキャリアが割当てられる。これにより、入力ポート＃１の入力信号は、タイムスロットにして１６個分の伝送速度が与えられたことになる。この例では、入力ポート＃１は、１６個のタイムスロットを使って一つの信号を入力信号としている。
【００５３】
図７の例では、入力ポート＃１の入力信号には、タイムスロット３個分のタイムスロット処理番号＃１〜＃３が割当てられ、キャリア処理番号＃７、＃８、＃１３の周波数のキャリアが割当てられる。これにより、入力ポート＃１の入力信号は、タイムスロットにして３個分の伝送速度が与えられたことになる。この例では、入力ポート＃１は、キャリア番号＃７および＃８と＃１３とで二つの信号をそれぞれ入力信号としている。
【００５４】
入力ポート＃２の入力信号には、タイムスロット４個分のタイムスロット処理番号＃４〜＃７が割当てられ、キャリア処理番号＃９〜＃１２の周波数のキャリアが割当てられる。これにより、入力ポート＃２の入力信号は、タイムスロットにして４個分の伝送速度が与えられたことになる。この例では、入力ポート＃２は、４個のタイムスロットを使って一つの信号を入力信号としている。
【００５５】
入力ポート＃３の入力信号には、タイムスロット３個分のタイムスロット処理番号＃８〜＃１０が割当てられ、キャリア処理番号＃１４〜＃１６の周波数のキャリアが割当てられる。これにより、入力ポート＃３の入力信号は、タイムスロットにして３個分の伝送速度が与えられたことになる。この例では、入力ポート＃３は、キャリア番号＃１４と＃１５および＃１６とでは二つの信号をそれぞれ入力信号としている。
【００５６】
入力ポート＃４の入力信号には、タイムスロット３個分のタイムスロット処理番号＃１１〜＃１３が割当てられ、キャリア番号＃１、＃５、＃６の周波数のキャリアが割当てられる。これにより、入力ポート＃４の入力信号は、タイムスロットにして３個分の伝送速度が与えられたことになる。この例では、入力ポート＃４は、キャリア番号＃１と＃５および＃６とで二つの信号をそれぞれ入力信号としている。
【００５７】
入力ポート＃５の入力信号には、タイムスロット３個分のタイムスロット処理番号＃１４〜＃１６が割当てられ、キャリア処理番号＃２〜＃４の周波数のキャリアが割当てられる。これにより、入力ポート＃５の入力信号は、タイムスロットにして３個分の伝送速度が与えられたことになる。この例では、入力ポート＃５は、キャリア処理番号＃２と＃３および＃４とで二つの信号をそれぞれ入力信号としている。
【００５８】
図２において、符号９は周波数分波回路、符号１０は復調回路、符号１２および１３はメモリ、符号１４はポート番号発生回路、符号１５はキャリア番号発生回路、符号１６はタイムスロット発生回路、符号１１は直並列変換回路である。本構成例は、出力ポート数が最大５ポート、キャリア数が最大１６キャリアの場合の構成例である。キャリア番号発生回路１５は、タイムスロット発生回路１６からの入力でキャリア処理番号を出力する。ポート番号発生回路１４は、キャリア番号発生回路１５からの入力でポート処理番号を出力する。メモリ１２は、入力ポート＃１〜＃５分の周波数分波回路９の分波処理を行うための信号をキャリア番号発生回路１５およびまたはポート番号発生回路１４の発生するキャリア処理番号およびまたはポート処理番号に制御され読出しまたは書込みを行っている。
【００５９】
メモリ１３は、入力ポート＃１〜＃５分の復調回路１０の内部信号およびパラメータをタイムスロット発生回路１６の発生するタイムスロット処理番号に制御され読出しまたは書込みを行っている。
【００６０】
図４〜図７に示すような周波数的に多重された信号が周波数分波回路９に入力される。周波数分波回路９では、タイムスロット発生回路１６から出力されるタイムスロット処理番号によって制御されメモリ１２から周波数分波回路９の内部信号を読込みまたは書込みを行いながら入力信号を周波数的に分波を行っている。例えば周波数分波回路９では文献「田邊和弘、“シームレスマルチレートフィルタバンクを用いた可変伝送速度変復調器の一検討”、１９９９年電子情報通信学会通信ソサイエテイ大会  Ｂ−３−２９」に記載されている動作例と同等の動作を行っている。すなわち、タイムスロット毎にキャリア周波数が決められており、どのタイムスロットでどの受信信号を出力するかによってその受信信号のキャリア周波数が決まる。このようにしてキャリア周波数毎に分波が行われる。周波数分波回路９からの出力信号は復調回路１０に入力される。復調回路１０では、周波数分波回路９からの入力信号と、キャリア番号発生回路１５から出力されるキャリア処理番号とポート番号発生回路１４から出力されるポート処理番号によって制御されメモリ１３から復調回路１０の内部信号を読出しまたは書込みを行いながら復調処理を行っている。復調回路１０からの出力信号は直並列変換回路１１に入力される。直並列変換回路１１では、入力された一系統の信号をポート番号発生回路１４から出力されるポート処理番号にしたがって、直並列変換を行い出力ポート＃１〜＃５の各ポートに出力を行っている。
【００６１】
また、本実施例ではディジタル信号処理はディジタル信号処理回路により処理されるものとして説明してきた。ディジタル信号の処理はこれに限定されるものではなく、各ディジタル回路の全てあるいは一部の機能をＣＰＵあるいはＤＳＰを用いたソフトウェア処理としてもよい。この場合には、ソフトウェア処理するためのプログラムは、マルチキャリアおよびマルチレート変調回路、マルチキャリアおよびマルチレート復調回路、再生中継器用マルチキャリアおよびマルチレート変調回路あるいは再生中継用マルチキャリアおよびマルチレート復調回路を構成するＲＯＭ等の記録媒体に記憶される。
【００６２】
他の実施例としては、図８および図９に示すように、キャリア番号発生回路７、１５とポート番号発生回路６、１４の位置関係を入れ替えた構成とすることもできる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、ポート数の増減に容易に対応することができ、ポート数が多くなる場合でも回路規模の増大を抑えることができる。また、ポート毎の伝送レート可変および１ポートに複数の異速度キャリアの割当てを可能とするマルチキャリアおよびマルチレートモデムを提供し、伝送速度の異なるサービスの混在および伝送レートの可変に対応することができる。
【００６４】
これにより、一つの入力ポートに複数の異速度の帯域を割り当て、異速度信号の一括変復調が可能である。さらに無線通信回線を複数送信局で効率的に利用することや、プログラマブルに帯域幅を変更する通信を簡易な構成装置で実現でき、ポート数や電波環境に応じた伝送速度の変更ができる。
【図面の簡単な説明】
【図１】本発明実施例のディジタル変調回路のブロック構成図。
【図２】本発明実施例のディジタル復調回路のブロック構成図。
【図３】本発明実施例におけるキャリアのスペクトル例を示す図。
【図４】本発明実施例における出力スペクトル例を示す図。
【図５】本発明実施例における出力スペクトル例を示す図。
【図６】本発明実施例における出力スペクトル例を示す図。
【図７】本発明実施例における出力スペクトル例を示す図。
【図８】他の実施例のディジタル変調回路のブロック構成図。
【図９】他の実施例のディジタル復調回路のブロック構成図。
【図１０】従来の装置の周波数効率に関する例を示す図。
【図１１】従来のディジタル変調回路のブロック構成図。
【図１２】従来のディジタル復調回路のブロック構成図。
【図１３】従来のキャリアのスペクトル例を示す図。
【符号の説明】
１、４５〜４８  並直列変換回路
２、２９〜３２  変調回路
３、３３  周波数合波回路
４、５、１２、１３  メモリ
６、１４  ポート番号発生回路
７、１５  キャリア番号発生回路
８、１６  タイムスロット発生回路
９、３６  周波数分波回路
１０、３７〜４０  復調回路
１１、２１〜２４  直並列変換回路
２５〜２８、４１〜４４  スイッチ
３４、３５  制御回路
【図１】
0003590763.tif 000002
【図２】
0003590763.tif 000003
【図３】
0003590763.tif 000004
【図４】
0003590763.tif 000005
【図５】
0003590763.tif 000006
【図６】
0003590763.tif 000007
【図７】
0003590763.tif 000008
【図８】
0003590763.tif 000009
【図９】
0003590763.tif 000010
【図１０】
0003590763.tif 000011
【図１１】
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【図１２】
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【図１３】
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