(57)【特許請求の範囲】
【請求項１】
順次走査方式の映像信号を飛越し走査方式の映像信号に変換するための走査方式変換装置において、
第１制御信号に応答して前記順次走査方式の映像信号中現在入力される１ライン信号と変換された１ライン信号とを選択的に貯蔵するためのラインメモリ手段と、
前記現在入力される１ライン信号と前記ラインメモリ手段に貯蔵された以前入力された１ライン信号とを第１及び第２合成係数値に応答して合成して変換された１ライン信号を出力するライン合成手段と、
前記変換された１ライン信号を第２制御信号に応答して出力する出力手段と、
前記順次走査方式の映像信号のライン数と飛越し走査方式の映像信号のライン数に応答して設定された前記第１及び第２制御信号及び前記合成係数値を前記各手段に提供して制御する制御手段とを備えることを特徴とする走査方式変換装置。
【請求項２】
前記ラインメモリ手段は、
前記現在入力される１ライン信号を所定時間遅延させるための遅延器と、
前記遅延された１ライン信号と前記変換された１ライン信号とを前記第１制御信号に応答して選択するための選択器と、
前記選択器で選択された信号を先入先出方式で貯蔵するための１ラインメモリとを備えたことを特徴とする請求項１に記載の走査方式変換装置。
【請求項３】
前記ライン合成手段は、
前記現在入力される１ライン信号に前記第１合成係数値を乗算するための第１乗算器と、
前記ラインメモリ手段に貯蔵された以前入力された１ライン信号に前記第２合成係数値を乗算するための第２乗算器と、
前記第１及び第２乗算器の各乗算結果を加算して前記変換された１ライン信号を出力する加算器とを備えたことを特徴とする請求項１に記載の走査方式変換装置。
【請求項４】
前記第１及び第２制御信号、第１及び第２合成係数値は４８０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表１、
【表１】
0003553002.tif 000002
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項１に記載の走査方式変換装置。
【請求項５】
前記第１及び第２制御信号、第１及び第２合成係数値は７２０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表２、
【表２】
0003553002.tif 000003
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項１に記載の走査方式変換装置。
【請求項６】
前記第１及び第２制御信号、第１及び第２合成係数値は１０８０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表３、
【表３】
0003553002.tif 000004
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項１に記載の走査方式変換装置。
【請求項７】
前記第１及び第２制御信号、第１及び第２合成係数値は２４０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表４、
【表４】
0003553002.tif 000005
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項１に記載の走査方式変換装置。
【請求項８】
一つのラインメモリを用いて第１ライン数を有する順次走査方式の映像信号を第２ライン数を有する飛越し走査方式の映像信号に変換するための走査方式変換方法において、
前記第１ライン数を前記第２ライン数に変換するために制御値を設定する段階と、
前記順次走査方式の映像信号中現在入力される１ライン信号を所定時間遅延する段階と、
前記設定された制御値に応答して前記遅延された１ライン信号と変換された１ライン信号とを選択する段階と、
前記選択された１ライン信号を前記ラインメモリに貯蔵する段階と、
前記設定された制御値に応答して前記順次走査方式の映像信号中現在入力される１ライン信号と前記ラインメモリに貯蔵された以前入力された１ライン信号とを合成して変換された１ライン信号を生成する段階と、
前記設定された制御値に応答して前記生成された１ライン信号を選択的に出力する段階とを備えることを特徴とする走査方式変換方法。
【請求項９】
設定された制御値は４８０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表１、
【表５】
0003553002.tif 000006
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項８に記載の走査方式変換方法。
【請求項１０】
前記設定された制御値は７２０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表２、
【表６】
0003553002.tif 000007
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項８に記載の走査方式変換方法。
【請求項１１】
前記設定された制御値は１０８０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表３、
【表７】
0003553002.tif 000008
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項８に記載の走査方式変換方法。
【請求項１２】
前記設定された制御値は２４０ライン数を有する順次走査方式映像信号を４８０ライン数を有する飛越し走査方式映像信号に変換の時には次の表４、
【表８】
0003553002.tif 000009
ここで、Ｓ１は第１制御信号としてラインメモリ入力信号を選択するための制御信号であり、Ｓ２は現在入力された１ライン信号の合成係数値であり、Ｓ３はラインメモリに貯蔵された以前１ライン信号の合成係数値であり、Ｓ４は変形された１ライン信号の出力を選択するための制御信号である、
で表される値を有することを特徴とする請求項１に記載の走査方式変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は走査方式変換装置及びその方法に係り、特に、ＡＴＳＣ規格のＨＤまたはＳＤ映像をＮＴＳＣ規格の映像信号に変換するダウンコンバーターの構成を簡略化できる走査方式変換装置及びその方法に関する。
【０００２】
【従来の技術】
映像信号処理技術の発達によって多様な走査方式により生成された映像信号をテレビ（ＴＶ）のような従来の映像信号処理装置で処理することができるようにするためには受信側で受信された信号をそれ自体が処理することができる形態に変換して処理するようにしなければならない。
【０００３】
このように相異なる信号方式を変換して処理しようとする時その処理時間または方式の差によって各映像信号が１：１対応しないことによって、画面上にフリッカ現象が生じる。
【０００４】
特に、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  ＴＶ）方式の信号をＮＴＳＣ方式またはＣＣＩＲ６５６方式またはそれに相応するフォーマットである７２０＊４８０インタレース（飛越し走査）方式の信号に変換しようとする時その変換しようとする信号のライン別ライン−メモリの使用有無によって画面上のフリッカ現象発生可否が決定される。
【０００５】
したがって、画面上のフリッカ現象を効果的に取り除くためには受信側の走査方式変換装置内に設けられるライン−メモリの数を増やせばよい。
【０００６】
しかし、このようにライン−メモリの数を増やし、画面上のフリッカ現象を取り除く場合ハードウェアー的な効率が著しく落ちる短所がある。
【０００７】
【発明が解決しようとする課題】
本発明は前記のような短所を解決するためのものであり、本発明の目的は、線形フィルタを用いて走査方式を変換する時生じるライン−メモリの空いている区間を効果的に利用して一つのライン−メモリで多数ラインの信号を処理することができるようにすることにより、最小限のライン−メモリを持って効果的に画面上のフリッカ現象を取り除くことができるようにしたことを特徴とする走査方式変換装置及びその方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記のような目的を達成するための本発明による走査方式変換装置は、順次走査方式の映像信号を飛越し走査方式の映像信号に変換するための走査方式変換装置において、第１制御信号に応答して前記順次走査方式の映像信号中現在入力される１ライン信号と変換された１ライン信号とを選択的に貯蔵するためのラインメモリ手段と、前記現在入力される１ライン信号と前記ラインメモリ手段に貯蔵された以前入力された１ライン信号とを第１及び第２合成係数値に応答して合成して変換された１ライン信号を出力するライン合成手段と、前記変換された１ライン信号を第２制御信号に応答して出力する出力手段と、前記順次走査方式の映像信号のライン数と飛越し走査方式の映像信号のライン数に応答して設定された前記第１及び第２制御信号及び前記合成係数値を前記各手段に提供して制御する制御手段とを備えることを特徴とする。
【０００９】
一方、本発明で提供する走査方式変換方法は一つのラインメモリを用いて第１ライン数を有する順次走査方式の映像信号を第２ライン数を有する飛越し走査方式の映像信号に変換するための走査方式変換方法において、前記第１ライン数を前記第２ライン数に変換するために制御値を設定する段階と、前記順次走査方式の映像信号中現在入力される１ライン信号を所定時間遅延する段階と、前記設定された制御値に応答して前記遅延された１ライン信号と変換された１ライン信号とを選択する段階と、前記選択された１ライン信号を前記ラインメモリに貯蔵する段階と、前記設定された制御値に応答して前記順次走査方式の映像信号中現在入力される１ライン信号と前記ラインメモリに貯蔵された以前入力された１ライン信号とを合成して変換された１ライン信号を生成する段階と、前記設定された制御値に応答して前記生成された１ライン信号を選択的に出力する段階とを備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付した図面を参照しながら本発明の走査方式変換装置及びその方法をさらに詳細に説明する。
【００１１】
図１は、本発明による走査方式変換装置に関する構成図であり、図２は本発明による走査方式変換方法に関する順序図であり、図３は本発明の実施例によって４８０ｐ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルであり、図４は本発明の実施例によって７２０ｐ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルであり、図５は本発明の実施例によって１０８０ｉ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルであり、図６は本発明の実施例によって２４０ｐ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルである。
【００１２】
まず、図１を参照すると、本発明で提供する走査方式装置は遅延器１０、選択器２０、ラインメモリ３０を含むラインメモリ手段と、第１掛け算器４０、第２掛け算器５０、加算器６０を含むライン合成手段と、出力部７０、制御部８０を含む。
【００１３】
遅延器１０は任意の時点以前Ｔ−ｔに入力されたラインの映像信号を一定時間△ｔ遅延させて信号Ｓｉ３を出力する。
【００１４】
選択器２０はＳ１信号に応答して遅延された１ライン信号Ｓｉ３と変形された１ライン信号Ｓｏ１２を選択してラインメモリ３０に提供する。
【００１５】
ラインメモリ３０は制御部８０の制御に応答して先入先出方式で貯蔵された１ライン信号を信号Ｓｉ２として出力する。
【００１６】
第１掛け算器４０は任意の時点Ｔに入力されるラインの映像信号Ｓｉ１を前記制御部８０から出力される係数値Ｓ３で掛けて信号Ｓｏ１として出力する。
【００１７】
第２掛け算器５０は前記ラインメモリ３０から出力される信号Ｓｉ２を前記制御部８０から出力される係数値Ｓ２で掛けて出力する。
【００１８】
加算器６０は前記第１掛け算器４０と第２掛け算器５０との出力値Ｓｏ１、Ｓｏ２を合せて変形された１ライン信号Ｓｏ１２を出力する。
【００１９】
出力部７０は前記制御部８０の制御信号Ｓ４により前記加算器６０の結果を外部に出力する。
【００２０】
制御部８０は設定された第１及び第２合成係数値Ｓ３、Ｓ２と、第１及び第２制御信号Ｓ１、Ｓ４とを出力して前記走査方式変換装置の全般的な動作を制御する。
【００２１】
一方、図２を参照すると、本発明の走査方式変換方法はまず、順次走査方式の映像信号のライン数に対応して走査方式変換時最適の結果値を抽出させる係数値及びタブ数、そして入／出力制御信号を設定して各ライン数に対応して図３ないし図６に示したようにルックアップテーブルを作成する（Ｓ２０１）。映像信号が選択されると前記過程（Ｓ２０１）で作成されたルックアップテーブル中ライン数に対応するルックアップテーブルが選択される（Ｓ２０２）。映像信号が入力されると（Ｓ２０３）それによって前記過程（Ｓ２０２）で選択されたルックアップテーブルの係数値及び入／出力制御信号を参照して、任意の時点Ｔに入力される映像信号とその時点以前Ｔ−ｔまたはその時点以後Ｔ＋ｔに入力された映像信号を合成したり、その合成された信号をフィードバックさせ、また他の時点に入力される映像信号と合成して走査方式の変換比率によって出力を生じる（Ｓ２０４）。
【００２２】
前記図１及び図３を参照して４８０ｐ（プログレッシブ）方式による映像信号を４８０ｉ（インターレース）方式による映像信号に変換する一連の過程を説明する。
【００２３】
図１及び図３を参照すると、まず、上位フィールド（トップフィールド）の場合１番目ライン信号Ｄ  １が入力されると前記図３で選択器２０を制御する第１制御信号Ｓ１が‘０’であるので、その入力された信号Ｓｉ１は遅延器１０を通してラインメモリ３０に貯蔵されると同時に第１掛け算器４０に伝達されて第１合成係数値Ｓ２が乗算される。ところで、この時の第１合成係数値Ｓ３が設定されていないので、前記第１掛け算器４０の出力信号Ｓｏ１は入力値をそのまま維持し、出力部７０を制御する第２制御信号Ｓ４は‘０’であるので出力されず、そのまま無視される。
【００２４】
続いて、２番目ライン信号Ｄ  ２が入力された場合、選択器２０を制御する第１制御信号Ｓ１が‘０’であるので、この信号も遅延器１０を通してラインメモリ３０に貯蔵されると同時に第１掛け算器４０に伝達されて係数値Ｓ３が乗算される。第１合成係数値Ｓ３は‘４／８’であるので、前記第１掛け算器４０から出力される値は‘４／８・Ｄ２’である。
【００２５】
一方、前記ラインメモリ３０は移転ライン期間中貯蔵されたＤ  １値を出力し、この値は第２掛け算器５０に伝達されて第２合成係数値Ｓ２が乗算される。すなわち、第２合成係数値Ｓ２により‘４／８・Ｄ  １’値が出力される。
【００２６】
そうすれば、図１の加算器６０では前記第１掛け算器４０の出力値４／８・Ｄ２と前記第２掛け算器５０の出力値４／８・Ｄ１を合せた値（４／８・Ｄ２）＋（４／８・Ｄ１）を出力し、第２制御信号Ｓ４が‘１’であるのでその値を変換されたライン信号Ｓｏ１２として出力する。
【００２７】
すなわち、４８０ｐ方式による映像信号と４８０ｉ方式による映像信号の変換比率が２：１であるので、前記４８０ｐ方式による映像信号の２ライン当たり４８０ｉ方式による映像信号の１ラインとして出力される。すなわち、偶数ライン入力時点に合わせて以前に貯蔵された奇数ラインと現在入力される偶数ラインとを合成して４８０ｉ映像信号の一つの奇数ラインを生成する。したがって、４８０ラインに対してすべて遂行すれば２４０ラインの飛越し走査方式の上位フィールドが生成される。
【００２８】
次に４８０ラインに対しては奇数ライン入力時点に合わせて以前に貯蔵された偶数ラインと現在入力される奇数ラインとを合成して４８０ｉ映像信号の一つの偶数ラインを生成する。したがって、４８０ラインに対してすべて遂行すれば２４０ラインの飛越し走査方式の下位フィールドまたは偶数フィールドが生成される。
【００２９】
この時、前記下位フィールド（ボトムフィールド）の場合は最初ラインに対しては前記ラインメモリ３０に貯蔵されたデータがないままで始まるので、たとえ第１制御信号Ｓ４が‘１’であるがその時出力されるデータはない。
【００３０】
図４ないし図６の場合もこれと同一な方式で変換比率による出力が生じるが、図４は７２０ｐ方式の信号を４８０ｉ方式の信号に変換するための制御値を示したルックアップテーブルであり、７２０ｐ方式の信号が４８０ｉ方式の信号に変換される時の変換比率は３：１であるので、７２０ｐ映像信号の３ライン当たり４８０ｉ映像信号の１ラインが生じる。
【００３１】
ところで、この時の場合も初期動作時入力されたデータがないので第２制御信号Ｓ４が‘１’になって出力が生じる上位フィールド‘１’時点と、下位フィールド‘０’時点は実際に上位フィールド５番目データＤ  ５と下位フィールド４番目データＤ４とになる。
【００３２】
すなわち、上位フィールド５番目から出力される合成データを図４を参照して説明すると、まず、上位フィールド‘２’時点の場合第１掛け算器４０及び第２掛け算器５０で参照される係数値がないので、３番目データＤ３がその値を維持したままで前記第１掛け算器４０を通して出力されて、第２掛け算器５０には以前に貯蔵されたデータがないので前記加算器６０では３番目データＤ３がそのまま出力される。
【００３３】
そして、その次に上位フィールド‘０’時点で４番目データＤ４が入力されるとそのデータは第１掛け算器４０に伝達されて、その時の係数値Ｓ３‘４／８’により処理されて‘４／８・Ｄ４’が出力される。一方、この時、選択器２０の制御信号は‘１’であるので、前記ラインメモリ３０には以前時点‘２’に出力データとして生成された３番目データＤ３が入って、そのデータＤ３が前記第２掛け算器５０の係数値Ｓ２‘２／８’により処理されて‘２／８・Ｄ３’が出力され、この値が加算器６０で合成されて‘（４／８・Ｄ４）＋（２／８・Ｄ３）’値がラインメモリ３０に貯蔵される。
【００３４】
そして、その次の時点‘１’で５番目データＤ５が入力されると、この値は第１掛け算器４０の係数値‘２／８’により‘２／８・Ｄ５’値として出力されて、この時選択器２０の制御信号Ｓ１が‘０’であるので、前記データＤ５が遅延器を通してラインメモリ３０に入力される間以前時点‘０’でラインメモリ３０に貯蔵された‘（４／８・Ｄ４）＋（２／８・Ｄ３）’値が第２掛け算器５０に入力されてこの時の係数値Ｓ２‘１’によりその値が維持されたままで出力され、前記加算器６０で前記第１掛け算器４０の出力値‘２／８・Ｄ５’と合成されて‘（４／８・Ｄ４）＋（２／８・Ｄ３）＋（２／８・Ｄ５）’値が出力される。
【００３５】
前記図３を参照した場合と図４を参照した場合とを見ると合成データに掛けた係数値の合計が‘１’になる場合そのデータを変換データとして出力することが分かる。
【００３６】
図５を参照して１０８０ｉ方式の信号を４８０ｉ方式の信号に変換する場合上位フィールドの場合をまず例に挙げて説明すると、前記方式の変換比率は９：４であるので、この時の入力信号をＤ１〜Ｄ９といって、出力信号をＯ１、Ｏ３、Ｏ５、Ｏ８といえば、前記図１により生成される各出力信号は次の通りである。
【００３７】
Ｏ１＝（１／８・Ｄ９）＋（６／８・Ｄ１）＋（１／８・Ｄ２）
Ｏ３＝（１／８・Ｄ２）＋（４／８・Ｄ３）＋（３／８・Ｄ４）
Ｏ５＝（４／８・Ｄ５）＋（４／８・Ｄ６）
Ｏ８＝（３／８・Ｄ７）＋（４／８・Ｄ８）＋（１／８・Ｄ９）
一方、下位フィールドの場合前記のように入力信号をＤ１〜Ｄ９といって、出力信号をＯ１、Ｏ４、Ｏ６、Ｏ８といえば、前記図１により生成される各出力信号は次の通りである。
【００３８】
Ｏ１＝（４／８・Ｄ１）＋（４／８・Ｄ２）
Ｏ４＝（３／８・Ｄ３）＋（４／８・Ｄ４）＋（１／８・Ｄ５）
Ｏ６＝（１／８・Ｄ５）＋（６／８・Ｄ６）＋（１／８・Ｄ７）
Ｏ８＝（１／８・Ｄ７）＋（４／８・Ｄ８）＋（３／８・Ｄ９）
この時、各出力信号の係数値の合計も‘１’であることが分かる。
【００３９】
また、図６を参照して２４０ｐ方式の信号を４８０ｉ方式の信号に変換する場合を説明すると、この時の変換比率は１：１であるので、各入力データが生じる時ごとに出力データが生じる。
【００４０】
すなわち、上／下位フィールド共に最初のデータのみ次のデータの生成のための参照用として用いられて、その次のデータからは入／出力データが１：１の比率で進められる。
【００４１】
この場合上位フィールドの出力信号をＯＴといって、下位フィールドの出力信号をＯＢといえばその値は各々次の通りである。
【００４２】
ＯＴ＝６／８・Ｄ０＋２／８・Ｄ１
ＯＢ＝２／８・Ｄ０＋６／８・Ｄ１
この時も同様に各係数の合計は‘１’になる。
【００４３】
【発明の効果】
このような本発明の走査方式変換装置及び方法は線形フィルタを用いて走査方式変換時に所要されるラインメモリの空いている区間を効果的に利用して一つのラインメモリで多数ラインの信号を処理することができるようにすることにより、最小限のラインメモリを持って効果的に画面上のフリッカ現象を取り除くことができるという長所がある。
【図面の簡単な説明】
【図１】本発明による走査方式変換装置に関する構成図である。
【図２】本発明による走査方式変換方法に関する順序図である。
【図３】本発明の実施例によって４８０ｐ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルである。
【図４】本発明の実施例によって７２０ｐ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルである。
【図５】本発明の実施例によって１０８０ｉ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルである。
【図６】本発明の実施例によって２４０ｐ信号を４８０ｉ信号に変換する時用いられる係数値を示したテーブルである。
【符号の説明】
１０    遅延器
２０    選択器
３０    ラインメモリ
４０    第１掛け算器
５０    第２掛け算器
６０    加算器
７０    出力部
８０    制御部
【図１】
0003553002.tif 000010
【図２】
0003553002.tif 000011
【図３】
0003553002.tif 000012
【図４】
0003553002.tif 000013
【図５】
0003553002.tif 000014
【図６】
0003553002.tif 000015