(57)【特許請求の範囲】
【請求項１】
アノードと、
前記アノード上に形成された蛍光層と、
前記アノードと対向する基板と、
前記基板上に互いに平行に形成され、配線幅が実質的に等しいカソード配線の束と、
前記カソード配線上に形成された絶縁層と、
前記絶縁層上で前記カソード配線と垂直方向に形成され、前記カソード配線の束との交差部において単位画素を形成するゲート電極と、
前記ゲート電極及び前記絶縁層の開口内に形成され、前記カソード配線と接続されたエミッタ素子とを備え、
前記単位画素内で、各々の前記カソード配線と接続される前記エミッタ素子の数が異なることを特徴とする
フィールドエミッション型表示装置。
【請求項２】
前記単位画素内で、中心部のエミッタ素子の分布密度が辺部よりも低いことを特徴とする
請求項１記載のフィールドエミッション型表示装置。
【請求項３】
前記ゲート電極は第１電極幅及び第２電極幅を有し、前記単位画素内で、前記ゲート電極の幅が前記第１電極幅から前記第２電極幅へ変化することを特徴とする
請求項１記載のフィールドエミッション型表示装置。
【請求項４】
アノードと、
前記アノード上に形成された蛍光層と、
前記アノードと対向する基板と、
前記基板上に互いに平行に形成されたカソード配線の束と、
前記カソード配線上に形成された絶縁層と、
前記絶縁層上で前記カソード配線と垂直方向に形成され、前記カソード配線の束との交差部において単位画素を形成するゲート電極と、
前記ゲート電極及び前記絶縁層の開口内に形成され、前記カソード配線と接続されたエ
ミッタ素子とを備え、
前記単位画素内で、各々の前記カソード配線と接続される前記エミッタ素子の数が異なっており、
前記ゲート電極は第１電極幅及び第２電極幅を有し、前記単位画素内で、前記ゲート電極の幅が前記第１電極幅から前記第２電極幅へ変化することを特徴とする
フィールドエミッション型表示装置。
【請求項５】
アノードと、
前記アノード上に形成された蛍光層と、
前記アノードと対向する基板と、
前記基板上に互いに平行に形成されたカソード配線の束と、
前記カソード配線上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、前記カソード配線に接続されたエミッタ電極と、
前記エミッタ電極上に形成された第１絶縁層と、
前記第１絶縁層上で前記カソード配線と垂直方向に形成され、前記エミッタ電極との交差部において単位画素を形成するゲート電極と、
前記ゲート電極及び前記第１絶縁層の開口内に形成され、前記エミッタ電極と接続されたエミッタ素子とを備え、
前記単位画素内で、各々の前記カソード配線と接続される前記エミッタ素子の数が異なることを特徴とする
フィールドエミッション型表示装置。
【請求項６】
前記単位画素内で、前記エミッタ電極は複数の前記カソード配線上に形成されていることを特徴とする
請求項５記載のフィールドエミッション型表示装置。
【請求項７】
前記カソード配線が前記エミッタ電極を介して接続されることを特徴とする
請求項５記載のフィールドエミッション型表示装置。
【請求項８】
前記単位画素内で、各々の前記エミッタ電極の面積比が２n（ｎは０以上の整数）であることを特徴とする
請求項５記載のフィールドエミッション型表示装置。
【請求項９】
アノードと、
前記アノード上に形成された蛍光層と、
前記アノードと対向する基板と、
前記基板上に互いに平行に形成されるカソード配線の束と、
前記カソード配線上に形成された絶縁層と、
前記絶縁層上で前記カソード配線と垂直方向に形成され、前記カソード配線の束との交差部において単位画素を構成するゲート電極と、
前記ゲート電極及び前記絶縁層の開口内に形成され、前記単位画素内で、各々の前記カソード配線と接続される数が異なるエミッタ素子とを具備し、
単位前記束内の前記カソード配線に、デューティーが異なる複数の変調パルスから前記単位画素の画像信号に応じて選択された変調パルスを印加することを特徴とする
フィールドエミッション型表示装置の駆動方法。
【請求項１０】
アノードと、
前記アノード上に形成された蛍光層と、
前記アノードと対向する基板と、
前記基板上に互いに平行に形成されるカソード配線の束と、
前記カソード配線上に形成された絶縁層と、
前記絶縁層上で前記カソード配線と垂直方向に形成され、前記カソード配線の束との交差部において単位画素を構成するゲート電極と、
前記ゲート電極及び前記絶縁層の開口内に形成され、前記単位画素内で、各々の前記カソード配線と接続される数が異なるエミッタ素子とを具備し、
単位前記束内の前記カソード配線に、振幅が異なる複数の変調パルスから前記単位画素の画像信号に応じて選択された変調パルスを印加することを特徴とする
フィールドエミッション型表示装置の駆動方法。
【請求項１１】
アノードと、
前記アノード上に形成された蛍光層と、
前記アノードと対向する基板と、
前記基板上に互いに平行に形成されるカソード配線の束と、
前記カソード配線上に形成された絶縁層と、
前記絶縁層上で前記カソード配線と垂直方向に形成され、前記カソード配線の束との交差部において単位画素を構成するゲート電極と、
前記ゲート電極及び前記絶縁層の開口内に形成され、前記単位画素内で、各々の前記カソード配線と接続される数が異なるエミッタ素子とを具備し、
単位前記束内の前記カソード配線に、２種類の変調パルスから前記単位画素の画像信号に応じて選択された変調パルスを印加することを特徴とする
フィールドエミッション型表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容易に多階調表示を可能とするフィールドエミッション型表示装置に関する。
【０００２】
【従来の技術】
フィールドエミッション型表示装置は、カソード配線に接続されるエミッタ電極と、ゲート電極と、アノード電極を備える。アノード電極上には蛍光体が塗布されている。エミッタ電極から、ゲート電極とエミッタ電極間の電界に応じて、電子を放出する。エミッタ電極とアノード電極には高電位差が印加されている。この高電位差によって、エミッタ電極から放出された電子はアノード電極方向に加速される。アノード電極に達した電子によってアノード電極上の蛍光体が光り、画素ごとに輝点をつくることができるようにしている。従って、エミッタ電極からの放出電子量によって、蛍光体の発光量が制御される。
【０００３】
階調表示方法としては、特開平４−２４２２２３に液晶表示装置のための面積階調法が提案されている。ここでは、液晶表示装置を前提とするため、走査線電極と信号線電極との交差部が画素に相当する。この走査線電極と信号線電極との間に電界が生じた場合、両電極に挟まれた液晶層が透明又は不透明となる。
【０００４】
上記の文献には、１画素内に異なる線幅の信号線配線を設け、１画素を信号線幅に応じて分割したように機能させる。図１６に示すように、１画素内に、５本の信号線Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５を設ける。ここで、それぞれの信号線の幅は１、１／２、１／２、１／４、１／４の線幅の比を有する。更に、幅１／２の信号線Ｐ３は、信号線Ｐ２の面積の半分の窓Ｐ６を設けたフィルタで覆われている。また、幅１／４の信号線Ｐ４は、信号線Ｐ３と同じ高さの窓Ｐ７を有するフィルタで覆われている。幅１／４の信号線Ｐ５は、信号線Ｐ４の面積の半分の窓Ｐ８を設けたフィルタで覆われている。これにより、１、１／２、１／４、１／８、１／１６の階調に対応した表示面積を作ることができる。
【０００５】
この方式は、基本的には、１画素内に異なる線幅の信号線を設けているがが、２５６階調表示を行う場合には、１階調目を再現するためのカソード電極幅を１画素幅よりも非常に細くしなければならない。例えば、線幅を１画素幅の１／１６とし、窓を１／１６にすることになる。簡単な見積もりのため、窓なしで、線幅を試算すると、縦１５０μｍ×横４５０μｍの画素、カソード配線間のピッチを１０μｍとした場合、最小のカソード配線幅は０．２７μｍとなり作製が困難である。更に、カソード配線幅が異なることにより均一な配線を形成できなくなり、段切れ（配線が途中できれる現象）や配線抵抗の増加により、画質劣化にもつながる。また、カソード配線とカソード線駆動回路のコンタクトも困難になり、不良発生の要因となる。
【０００６】
【発明が解決しようとする課題】
従来のフィールドエミッション型表示装置は、面積階調法が提案されているが、カソード配線幅が異なることにより均一な配線を形成できなくなり、段切れや配線抵抗の増加により、画質劣化を生じていた。また、カソード配線・カソード線駆動回路のコンタクトも困難になり、不良発生の要因となる。
【０００７】
【課題を解決するための手段】
本発明は、カソード配線幅に起因した段切れや配線抵抗の増加による画質劣化の発生を抑える。また、エミッタ電極とカソード配線との導通を良好とし、不良発生の少ないフィールドエミッション型表示装置の提供する。
【０００８】
本発明に係る表示装置は、表示基板上に画素をＸ、Ｙ方向へマトリクス状に配置したものである。この１画素内には複数の電界放出型エミッタが設けられ、この電界放出型エミッタをスイッチングするゲート電極が各々設けられている。また、アノード電極と蛍光体を有する対向基板を表示基板に対向配置する。
【０００９】
表示装置は、電界放出型エミッタを駆動するために列方向に配置された複数のカソード配線と、行方向の画素に対して共通の駆動を行うゲート配線とを有する。
【００１０】
表示装置は、ゲート配線へ電圧供給を行うゲート線駆動回路と、カソード配線へ電圧供給を行うカソード線駆動回路と、アノード電極へ電圧供給を行うアノード電極駆動回路とを備えている。
【００１１】
本発明の表示装置では、１画素内でのカソード配線の線幅を同一とする事を前提とし、１画素内で発光するエミッタの領域面積を異ならせることで、面積階調表示方式を行うものである。
【００１２】
ここで、カソード配線幅の同一の程度は、全く同一の線幅は勿論、１０％前後配線幅のバラツキも含む。なぜならば、１０％前後線幅の異なる配線幅であっても本発明の効果を十分得る事ができるからである。これは、製造上の製品のバラツキ以外に、設計段階での配線幅の多少の変更をも含むことを意味する。
【００１３】
本発明は、アノードと、前記アノード上に形成された蛍光層と、前記アノードと対向する基板と、前記基板上に互いに平行に形成されたカソード配線の束と、前記カソード配線上に形成された絶縁層と、前記絶縁層上で前記カソード配線と垂直方向に形成され、前記カソード配線の束との交差部において単位画素を形成するゲート電極と、前記ゲート電極及び前記絶縁層の開口内に形成され、前記カソード配線と接続されたエミッタ素子とを備え、前記単位画素内で、各々の前記カソード配線と接続される前記エミッタ素子の数が異なることを特徴とするフィールドエミッション型表示装置を提供する。
【００１４】
ここで、前記カソード配線の配線幅が等しくすることができる。
【００１５】
また、前記カソード配線は第１配線幅部及び第２配線幅部を有し、前記単位画素内で、隣り合う前記カソード配線の前記第１配線幅部と前記第２配線幅部が隣り合うようにすることができる。
【００１６】
前記単位画素内で、中心部のエミッタ素子の分布密度が辺部よりも低くすることができる。
【００１７】
前記ゲート電極は第１電極幅及び第２電極幅を有し、前記単位画素内で、前記ゲート電極の幅が前記第１電極幅から前記第２電極幅へ変化させることができる。
【００１８】
また、本発明は、アノードと、前記アノード上に形成された蛍光層と、前記アノードと対向する基板と、前記基板上に互いに平行に形成されたカソード配線の束と、前記カソード配線上に形成された第１絶縁層と、前記第１絶縁層上に形成され、前記カソード配線に接続されたエミッタ電極と、前記エミッタ電極上に形成された第２絶縁層と、前記第２絶縁層上で前記カソード配線と垂直方向に形成され、前記エミッタ電極との交差部において単位画素を形成するゲート電極と、前記ゲート電極及び前記第２絶縁層の開口内に形成され前記エミッタ電極と接続されたエミッタ素子とを備え、前記単位画素内で、各々の前記カソード配線と接続される前記エミッタ素子の数が異なることを特徴とするフィールドエミッション型表示装置を提供する。
【００１９】
ここに、前記単位画素内で、前記エミッタ電極は複数の前記カソード配線上に形成されてもよい。
【００２０】
前記カソード配線が前記エミッタ電極を介して接続されてもよい。
【００２１】
前記単位画素内で、各々の前記エミッタ電極の面積比が２ｎ（ｎは０以上の整数）としてもよい。
【００２２】
さらに、本発明は、アノードと、前記アノード上に形成された蛍光層と、前記アノードと対向する基板と、前記基板上に互いに平行に形成されたカソード配線の束と、前記カソード配線上に形成された絶縁層と、前記絶縁層上で前記カソード配線と垂直方向に形成され、前記カソード配線の束との交差部において単位画素を構成するゲート電極と、前記ゲート電極及び前記絶縁層の開口内に形成され、前記単位画素内で、各々の前記カソード配線と接続される数が異なるエミッタ素子とを具備し、単位前記束内の前記カソード配線に、前記単位画素の画像信号に対応した変調パルスを印加することを特徴とするフィールドエミッション型表示装置の駆動方法を提供する。
【００２３】
ここに、前記変調パルスは、異なるデューティー比を有する複数の変調パルスから選択することが可能である。
【００２４】
前記変調パルスは、異なる振幅を有する複数の変調パルスから選択することが可能である。
【００２５】
前記変調パルスは、２種であってもよい。
【００２６】
【発明の実施の形態】
以下、例示的ではあるが限定的ではない実施例によって、本発明を理解する事ができる。
【００２７】
本発明の第１の実施例を説明する。
【００２８】
本発明のフィールドエミッション型表示装置は、図１に示すように、カソード配線４３に接続された電界放出型エミッタ素子４２と、このエミッタ４２をスイッチングするゲート電極４１を表示基板４４上に有する。カソード配線３とゲート電極４１の間には絶縁層４８が設けられている。また、表示基板４４に対向して、アノード電極４５と蛍光体層４６を有する対向基板４７が配置される。アノード電極４５は対向基板４７上に一面に広がる。
【００２９】
ここで、表示基板４４は、例えば、ガラス等の絶縁性基板からなる。カソード配線４３は例えばＡｌ配線であり、線厚１〜１０μｍ程度、エミッタ素子４２は例えばＭｏから成り、高さは１〜１０μｍ程度の円錐型で先端部を鋭く加工されている。また、ゲート電極４１はＡｌ，Ｃｕ等から成る。絶縁層４８は、例えばＳｉＯ２であり、厚さ０．０１〜１．０μｍ程度とするか有機ＰＩ膜を用いて厚さ３〜１０μｍ程度の膜を形成する。また、対向基板４７は、例えばガラスから成り、その厚さは０．５ｍｍ程度である。対向基板上４７のアノード電極４５は、例えばＩＴＯ（透明導電膜）から成り、その厚さは０．０１〜０．３μｍ程度である。蛍光体４６は、モノクロ表示であれば白色蛍光体を用い、カラー表示であれば赤、グリーン、青の蛍光体を用いる。これら蛍光体は、ＣＲＴなどに使用されている蛍光体を用いることも可能である。
【００３０】
図２に示すように、ゲート電極４１に接続されるゲート配線５１はＸ方向へ、カソード配線４３はＹ方向へ平行に配置される。このゲート配線５１とカソード配線４３の交差部が画素を形成する。従って、画素は、表示基板４４上に、Ｘ、Ｙ方向（行列方向）へマトリクス状に配置される。
【００３１】
更に、表示装置は、ゲート配線５１へ電圧供給を行うゲート線駆動回路５２と、カソード配線４３へ電圧供給を行うカソード線駆動回路５３と、アノード電極４５へ電圧供給を行うアノード電極駆動回路５５とを具備する。
【００３２】
図３に第１実施例にかかるアレイ構成概略図を示す。
【００３３】
１画素領域６０は点線によって囲まれた領域である。本実施例においては、縦方向にカソード配線５１が平行に４本、横方向にゲート配線５１が１本設けられ、これらの交差部が１画素領域６０を構成する。
【００３４】
ここに、１画素領域６０は、例えば、縦横１００μｍ、カソード配線５１は、例えば、線幅２５μｍ、ゲート配線５１は、例えば、線幅１００μｍである。
【００３５】
カソード配線５１上に、異なる数の電界放出型エミッタ素子４２を設け、領域６５、６６、６７、６８を形成する。本実施例では、４本のカソード配線５１の配線幅は領域６５，６６，６７，６８内で等しく、この各々のカソード配線５１上に、領域６５には４つのエミッタ素子４２、領域６６には８つのエミッタ素子４２、領域６７には１６個のエミッタ素子４２、領域６８には３２個のエミッタ素子４２が設けられている。
【００３６】
エミッタを形成する方法としては、（１）各領域６５、６６、６７、６８のエミッタ素子４２のみを形成し、その上に絶縁層４８を形成後にゲート電極４１を形成するものと、（２）カソード配線５１上に一様にエミッタ素子４２を形成しておき、その上に絶縁層４８を形成後に必要数だけのエミッタ素子４２を選択的に露出させるものがあり、どちらによる方法でも良い。（２）の方法では、露出しないエミッタ素子がゲート電極下にあることになる。このゲート電極下のエミッタ素子は、不良素子の冗長素子として利用することも可能である。
【００３７】
画像を表示するときは、ゲート配線５１にＸ方向に１行ずつ選択的に走査信号が印加される。この走査信号に同期して所望の画素の画像信号がカソード配線５１に印加されるが、画像信号の輝度に応じて４本のカソード配線５１のうち、印加されるカソード配線が選択される。例えば、図面左端のカソード配線５１に電圧を印加すると、領域６８のエミッタ素子４２から電子が放出され、逆に図面右端のカソード配線５１に電圧を印加すると、領域６５のエミッタ素子４２から電子が放出される。輝度は、放出される電子量に比例するので、電子を放出するエミッタ素子４２の数に応じて輝度が調整されることになる。以下、エミッタ素子４２から電子が放出される状態をそのエミッタ素子４２は「ＯＮ」状態であると表現する。
【００３８】
ここに、走査信号電圧は、０〜９０Ｖ程度、画像信号電圧も０〜３０Ｖ程度、アノード電圧は２００Ｖ程度である。走査信号により選択されたゲート配線５１の位置に表示すべき画像信号がカソード配線４３に印加されるのである。
【００３９】
例えば、領域６５のみのエミッタ素子４２がＯＮすれば輝度４とすると、領域６６がＯＮすれば輝度８、領域６７がＯＮすれば輝度１６、領域６８がＯＮすれば輝度３２となる。また、領域６５と領域６６がＯＮすれば輝度１２となる。このようにして、４本のカソード配線５１を選択して電圧を印加することで輝度０、４，８，１２，１６，２０，２４，２８，３２，３６，４０，４４，４８，５２，５６，６０の１６階調を表現できる。
【００４０】
以上の実施例によって、カソード配線の幅を同一とする事によって、極端に細い配線を形成することがない。従って、配線の段切れ、抵抗の上昇といった問題から生じる画質の劣化を改善する事ができる。なぜならば、カソード配線は縦方向に長く伸びており、この配線抵抗の低減は重要だからである。
【００４１】
また、フィールドエミッション型表示装置は、エミッタ素子から電子を放出させるため、カソード配線から電流を供給する必要がある。即ち、電流駆動型のデバイスである。一方、液晶表示装置は電圧駆動型のデバイスであり、電位の制御が重要である。
【００４２】
また、１画素内でのエミッタ素子数を変えることで、各カソード配線幅を等しく、またはぼほ等しくしながらも多階表示を可能にできる。従って、エミッタ素子の作製を容易にするとともに、表示特性を大幅に改善することができる。フィールドエミッション型表示装置においては、特にエミッタを精密に作製することが重要であり、これを設けるカソード配線幅を細くすることには限界がある。従って、歩留まりよく、均質なエミッタを作るためには、カソード配線幅を一定にすることは重要な意味がある。
【００４３】
さらに、本実施例は、カソード配線を分割したことにより、列方向での画素に相関がある場合は特に、各カソード配線の電圧変動数を減らすことができるため、消費電力を低減することができる。ここで、２つの画素間に相関があるとは、それらの画素の輝度が近いことを言う。例えば、１画素内での消費電力を考えた場合に、１画素１本のカソード配線を用いたアレイ構成においては、０階調目と１６階調目以外の全ての階調において、走査電圧が印加されるゲート配線が切り替わるのに応じて電圧変動が必ず１回は生じる。しかし、本実施例のように４分割した場合には階調によって電圧変動が生じないカソード配線も存在するので、そのカソード配線についての消費電力が０となる。４分割方式における階調毎での電圧変動の確率を求め、低消費電力効果を見積ると、従来の分割無しの場合に比べて１／２以下と見積ることができた。
【００４４】
第２の実施例を、図４を用いて説明する。
電界放出型エミッタ４２を導電性エミッタ電極７１上に設け、この導電性エミッタ電極７１と表示基板４４上のカソード配線４３との間に第２の絶縁層７３を設けてある。導電性エミッタ電極７１とカソード配線４３とは第２の絶縁層７３内に設けたスルーホール７２により接続される。
【００４５】
ここで、第２の絶縁層７３はＳｉＯ２から成り、厚さは約０．０１〜１．０μｍである。また、エミッタ電極は、例えば、Ｍｏから成り、厚さは約１〜１０μｍである。レーザ加工などで形成されたスルーホール７２は導電性材料、例えば、リソグラフィ処理を用いてＣｕで充填されている。
【００４６】
この他は、第１の実施例と同様に、エミッタ４２をスイッチングするゲート電極４１が、第１の絶縁層４８上に設けられている。また、対向基板４７は、第１の実施例と同様の構成である。
【００４７】
図５に実施例２にかかるアレイ構成概略図を示す。
【００４８】
１画素６０内でエミッタ素子４２の数が異なるように領域８５，８６，８７，８８に分割されている。
４つの領域８５、８６、８７、８８には各々エミッタ電極８５１、８６１、８７１、８８１がゲート電極５１に沿って設けられている。このエミッタ電極８５１、８６１、８７１、８８１は各々カソード配線５１４、５１３、５１２、５１１にスルーホール８１、８２、８３、８４によって接続されている。その他のカソード配線とエミッタ電極間は第２絶縁層７３によって電気的に絶縁されている。
【００４９】
４つのエミッタ電極８５１、８６１、８７１、８８１上には、各々エミッタ素子４２が形成されている。領域８５内のエミッタ素子数ｎに対し、領域８６内のエミッタ素子数は２ｎ、領域８７内のエミッタ素子数は４ｎ、領域８８内のエミッタ素子数は８ｎとしている。図５には、領域８５内に１３個のエミッタ素子４２を設けたものを示している。
【００５０】
カソード電極、第２絶縁層、エミッタ電極は印刷技術によって作製することができるため、特に第２絶縁層の膜厚は充分に厚く、カソード電極とエミッタ電極間の容量は十分に小さくクロストークなどは生じない。
【００５１】
この画素の駆動方法は第１の実施例と同様である。即ち、ゲート配線５１が選択されている状態で、カソード配線５１４に電圧が加われば領域８５のエミッタ素子４２がＯＮし、カソード配線５１３に電圧が加われば領域８６のエミッタ素子４２がＯＮする。このようにして、４本のカソード配線５１１、５１２、５１３、５１４に選択的に電圧を印加することで、画像信号に応じた輝度を表現することができる。
【００５２】
本実施例においても、カソード電極５１１、５１２、５１３、５１４はほぼ等しい線幅を有しており、配線抵抗の低減により、画質の劣化を防止することができる。
【００５３】
図５では横方向に領域８５１、８６１、８７１、８８１を設けているが、これらの領域を設ける方法はその他にも考えられる。
【００５４】
図６に示すように、領域８５，８６，８７，８８を配置しても良い。このとき、スルーホール８１、８２、８３，８４を設ければよい。また、スルーホールは横１行に並べて設けることも可能である。この図では、第１の実施例と同一部分については、その詳細を省略している。
【００５５】
このように領域８５，８６，８７，８８を配置した場合、最小領域８５が画素の端から離れるので、最小領域８５から放出された電子が対向基板上の電子照射領域から外れることがない。これは最低輝度を安定して表現する上で重要である。また、このような配置により、画素内でのむらを低減することができる。
【００５６】
第３の実施例を図７を用いて説明する。
【００５７】
まず、図７においては、第１のカソード配線１０１の線幅に広い部分、細い部部を縦方向に順に設け、それに隣り合う第２のカソード配線１０２の線幅にも広い部分、細い部部を設けてある。第１のカソード配線１０１の線幅の広い部分１０４と第２のカソード配線１０２の線幅の細い部分１０３とが対を成すように配置して、この対を以って１画素領域６０を形成するようにしたものである。
【００５８】
ここで、カソード配線の幅の広い部分１０４の線幅は約７５μｍ、幅の狭い部分の線幅は約２５μｍである。
【００５９】
このように配置することにより、画素は２分割され、１画素領域６０で４階調を表現することができる。
【００６０】
図７においては省略しているが、１画素領域６０上には行方向にゲート配線が設けられている。また、対向基板も第１の実施例同様に設けられている。
【００６１】
第４の実施例を図８を用いて説明する。
また、図８においては、４本のカソード配線１０５、１０６、１０７、１０８を用いて、４つの領域１０９、１１０、１１１、１１２を形成している。ただし、この場合は、カソード配線が一直線になっていない。これらの４領域１０９、１１０、１１１、１１２により１画素領域６０が構成される。
【００６２】
本実施例では、上述のように、カソード配線の線幅を最小から最大まで４種設け、最小領域１０９から最大領域１１２までをカソード配線形成の時にパターニングして形成することもできるし、第２の実施例のように、エミッタ電極とスルーホールによって４つの領域を１０９、１１０、１１１、１１２形成することも可能である。
【００６３】
ここに、例えば、最小領域１０９幅は約６μｍ、領域１１０幅は約１２μｍ、領域１１１幅は約２４μｍ、最大領域１１２幅は約４８μｍである。
【００６４】
この実施例では、縦方向へのカソード配線１０５、１０６、１０７、１０８のパターンは、４画素で１組となり、第５列目の画素から折り返し、鏡像パターンとなっている。この折り返しによって、カソード配線が斜め方向に形成されないようにしている。
【００６５】
４つの領域１０９、１１０、１１１、１１２を選択的にＯＮすることで、１６階調の輝度を表現できる。
【００６６】
図８においては省略しているが、１画素領域６０ごとに、行方向にゲート配線が設けられている。また、対向基板も第１の実施例と同様に設けられている。
【００６７】
第５の実施例を図９を用いて説明する。
【００６８】
本実施例は電界放出型エミッタの領域面積比を、１：２：２２〜：２ｎ（ｎは１以上の整数）とすることで、分割数を低減する。
【００６９】
図９に示すように、エミッタ素子をエミッタ電極上に設けるので、エミッタ電極が、画素を分割した領域に相当する。また、電子の放出量はエミッタ電極の面積に比例するので、画素の輝度もＯＮしているエミッタ電極の面積に比例する。
【００７０】
本実施例では、エミッタ電極１１５、１１６、１１７、１１８を１：２：４：８として形成する。即ち、例えば、縦１５０μｍ×横４５０μｍの画素を考えた場合、カソード配線間のピッチを１０［μｍ］として、最小のエミッタ電極幅は２８［μｍ］となり作製が容易になる。このエミッタ電極１１５、１１６、１１７、１１８はカソード配線５１４、５１３、５１２、５１１にスルーホール８１、８２、８３、８４を介して接続されている。
【００７１】
図９においては省略しているが、エミッタ電極１１５、１１６、１１７、１１８上にはエミッタ素子が設けれ、１画素領域６０ごとに、行方向にゲート配線が設けられている。また、対向基板も第１の実施例と同様に設けられている。
【００７２】
本実施例のアレイ構成においては、全ての領域をＯＮ状態とし１６階調目を、全ての領域をＯＦＦ状態として０階調目を表示する１６階調表示が可能になる。
【００７３】
第６の実施例を図１０を用いて説明する。
【００７４】
図１０に示すように、本実施例は、１画素領域６０内を通る４本のカソード配線５１１、５１２、５１３、５１４に対応した領域１２１、１２２、１２３、１２４上にエミッタ素子４２を設けるものである。ただし、ここでは、各領域に設けるエミッタ素子の数を異ならせている。
【００７５】
例えば、領域１２１内のエミッタ素子数ｍに対し、領域１２２内のエミッタ素子数は２ｍ、領域１２３内のエミッタ素子数は４ｍ、領域１２４内のエミッタ素子数は８ｍとする。図１０では、領域１２１にエミッタ素子を３個の例を示している。
【００７６】
第１の実施例同様、１画素領域６０上には横方向にゲート配線５１が設けられている。なお、図１０においては省略しているが、対向基板も第１の実施例と同様に設けられている。
【００７７】
このように構成することにより、各カソード配線５１１、５１２、５１３、５１４に選択的に電圧を与えることにより、電子の放出量を制御することができ、表示輝度を制御できる。
さらに、図１０では画素内でのむらが発生しないように、エミッタ素子４２の数が少ない領域１２１及び領域１２２を画素の中央に配置し、エミッタ数の多い領域１２３及び１２４を画素の周辺に配置している。
【００７８】
本実施例において、エミッタ素子４２の数の比を１：２：４：８とすることができる。これにより、領域１２１、１２２、１２３、１２４での電子放出量に１：２：４：８の比を持たせることができる。例えば、図１０で、領域１２１のエミッタ数を１００個、領域１２２のエミッタ数を２００個、領域１２３のエミッタ数を４００個、領域１２４のエミッタ数を８００個とする。実際にはエミッタ数の数はこれより十分多いため、エミッタの幾つかが破壊された場合でも階調への影響は小さい。
【００７９】
第７の実施例を図１１を用いて説明する。
【００８０】
各１画素の構成は第５の実施例と同じであるので、詳細を省略する。
図１１に示すように、本実施例においては、エミッタ素子４２の配置方法を画素ごとに変化させている。図１１では下の画素でエミッタ４２の配置を上の画素からずらして配置しているが、ランダムに配置することも可能である。このように、１本のカソード配線上のエミッタ素子４２の数を隣接する画素間で異ならせることにより、むらをより視認され難くすることもできる。
【００８１】
その他の構成は第５の実施例と同様である。
【００８２】
第８の実施例を図１２を用いて説明する。
【００８３】
本実施例は、カソード配線へ時間方向に変調されたパルス変調信号電圧を印加する、もしくは電圧方向に変調された振幅変調信号電圧を供給することによって、多階調表示を行う駆動方法を示す。
【００８４】
図１２に示す２種類の変調パルス１，２を、図９の画素に印加した場合の階調表現方法について説明する。図１２にカソード配線に供給する信号の波形を示す。この図では、横軸に時間、縦軸に電圧をとっている。説明の便宜のため、印加電圧は高電位（Ｈ）と低電位（Ｌ）と表記する。最大輝度のときにＨ期間が１６／１６となり、輝度０のとき、Ｈ期間が０／１６となるものとする。
【００８５】
変調パルス１は１／１６の期間のみＨとなるパルスである。変調パルス２は１６／１６の期間だけＨとなる（全期間Ｈ）パルスである。
【００８６】
図１２に示すように、時間方向へ変調された電圧を、例えば、図９のような画素構成の表示装置に印加した場合、印加時間（Ｈ期間）ｔｎ（ｎ＝１，２，３，４）及び領域の面積Ｓｍ（ｍ＝１，２，３，４）を用いると、１画素内での発光量Ｉは式（１）のように表される。
【００８７】
Ｉ＝ΣΣｔｎ＊Ｓｍ                              （１）
即ち、発光量がＨ期間に比例している。
【００８８】
各カソード配線５１１、５１２、５１３、５１４に変調パルス１及び変調パルス２を印加した場合、画素の輝度の変化を表１に示す。エミッタ電極の面積比は１：２：４：８である。ここで、エミッタ電極１１５に変調パルス１を印加したときの輝度を１として表現している。
【００８９】
【表１】
0003547360.tif 000002
表１から分かるように、２種の変調パルス及び４つのエミッタ電極の組み合わせにより、８ｂｉｔ（２５６階調）を表示できる。
【００９０】
図１２では変調パルスを１／１６を基準として構成しているため、カソード配線駆動回路内のクロックも１／１６を基準にしたものに低速化できる。このように、２種の変調パルスを用いることで輝度の諧調数を容易に増加させることができる。
【００９１】
同様に、第３の実施例の画素構成を用い、４種類の変調パルスを印加した場合について表２に示す。この４種類のパルスの例を図１３に示す。
【００９２】
表は、各領域１０３，１０４に変調パルス１，２，３，４を印加した場合の画素の輝度の変化を示しており、エミッタ電極の面積比は１：１６で、領域１０３に変調パルス１を印加したときの輝度を１として表現している。従って、４種類の変調パルスを用いることで２５６階調を表現することができる。
【００９３】
【表２】
0003547360.tif 000003
また、振幅変調信号を供給する場合においても、同様に振幅比を１：２：２２〜：２ｎ（ｎは１以上の整数）とし、エミッタ領域面積またはエミッタ数の異なる本アレイ構成を用いることで、多階調表示が可能となる。例えば図１４に示す４種類の電圧振幅パルス１，２，３，４を、図７の画素に印加した場合、表３に示すようにエミッタ領域比と電圧振幅に比例した輝度が表示される。
【００９４】
【表３】
0003547360.tif 000004
すなわち印加電圧Ｖｎ（ｎ＝１，２，３，４）と領域の面積Ｓｍ（ｍ＝１，２，３，４）を用いて、１画素内の発光量Ｉは式（２）で示される。
【００９５】
Ｉ＝ΣΣＶｎ＊Ｓｍ                                （２）
表は、各領域１０３，１０４に電圧振幅１，２，３，４を印加した場合の画素の輝度の変化を示しており、エミッタ電極の面積比は１：１６で、領域１０３に電圧振幅１を印加したときの輝度を１として表現している。
【００９６】
以上、本発明は図示の各実施例について説明したが、カソード配線の分割方法、エミッタ電極の形状、パルス幅変調方法などは、本発明の各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００９７】
第９の実施例の説明を図１５を用いて説明する。
【００９８】
第９の実施例は、ゲート配線の幅を４本のカソード配線ごとに変化させたものである。ここではカソード配線４本ごとの例を説明するが、もっと多くのカソード配線ごとに変化させても良い。
【００９９】
縦方向に平行に配線幅のほぼ等しいカソード配線５１１、５１２、５１３、５１４、５１５、５１６が設けられている。このカソード配線と直交するようにゲート配線５１８、５１９が設けられている。カソード配線とゲート配線とは絶縁膜を介しているので、絶縁されている。
【０１００】
このゲート配線５１８、５１９はカソード配線５１１上で最大配線幅となり、カソード配線５１２、カソード配線５１３上で段段に細くなり、カソード配線５１４上で最小配線幅となる。カソード配線５１５上でも最小線幅であり、カソード配線５１６上でから配線幅が広くなって行く。このようにして、カソード配線４本でゲート配線幅が変化するように形成してある。また、となりのゲート配線５１９は、ゲート配線５１８と入れ違いになるように配線幅を変化させる。
【０１０１】
１画素は、４本のカソード配線５１１、５１２、５１３、５１４上で、ゲート配線５１８が最大配線幅から最小配線幅に変化するまでの間のほぼ三角状に形成される。
【０１０２】
ゲート配線５１８に重なる領域のカソード配線上にはエミッタ素子４２が形成されている。
【０１０３】
エミッタ素子４２から放出される電子の量は、放出するエミッタ素子の数に比例し、電子の量は輝度に比例する。従って、選択的にカソード配線に電圧を印加することで、三角状の画素の一部または全部のエミッタ素子をＯＮさせることが可能となり、所望の輝度を表示することができるのである。
【０１０４】
図１５においては、行方向でゲート配線幅を折り返しパターンとして、ゲート配線を菱形状の連結パターンとしている。このような構成にすることで、ゲート配線を稠密に配置することが可能となり、高精細な表示装置を形成するとともに、エミッタ素子の有効面積を増やすことができる。
【０１０５】
この他、ゲート配線幅を４本のカソード配線の周期で、最小配線幅から最大配線幅、最小配線幅から最大配線幅、というように三角形の繰り返しパターンとして形成しても良い。
【０１０６】
【発明の効果】
本発明によれば、カソード配線幅を細くすることに起因した段切れや配線抵抗の増加による画質劣化の発生を抑え、またエミッタ電極とカソード配線とのコンタクトを良好とし、不良発生の少ないフィールドエミッション型表示装置を提供する事ができる。
【図面の簡単な説明】
【図１】は、本発明の第１の実施例に係るアレイ構成断面の概略図。
【図２】は、本発明の第１の実施例に係るパネル構成概略図。
【図３】は、本発明の第１の実施例に係るアレイ構成示す図。
【図４】は、本発明の第２の実施例に係るアレイ構成断面の概略図。
【図５】は、本発明の第２の実施例に係るアレイ構成及び表示領域示す図。
【図６】は、本発明の第２の実施例に係るエミッタ電極パターンを示す図。
【図７】は、本発明の第３の実施例に係るカソード配線パターンを示す図。
【図８】は、本発明の第４の実施例に係るアレイ構成の表示領域の比を示す図。
【図９】は、本発明の第５の実施例に係るアレイ構成においてエミッタ数が異なることを示す図。
【図１０】は、本発明の第６の実施例に係る図。
【図１１】は、本発明の第７の実施例に係るパルス幅変調方式（２５６階調）における信号波形を示す図。
【図１２】は、本発明の第８実施例にかかる第１の信号波形図例。
【図１３】は、本発明の第８の実施例にかかる第２の信号波形図例。
【図１４】は、本発明の第８の実施例にかかる第３の信号波形図例。
【図１５】は、本発明の第９実施例にかかる装置の分割方式を説明する図。
【図１６】は、液晶表示装置の従来技術の例を説明する図。
【図１】
0003547360.tif 000005
【図２】
0003547360.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003547360.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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