(57)【特許請求の範囲】
【請求項１】
ワード線に対応する選択信号線に接続され、前記選択信号線の電圧を前記ワード線にそれぞれ供給するワード線ドライバと、
ロウアドレス信号に応答して前記ワード線ドライバを選択的に活性化するロウアドレス検出回路と、
前記ロウアドレス信号に応答して電源電圧または負電圧を前記選択信号線に選択的に供給する制御回路とを備え、
前記制御回路は、前記複数の選択信号線に対応して設けられた複数の制御回路ユニットを含み、
前記制御回路ユニットの各々は、
第１の入力ノードに接続されたゲートと、電源ノードに接続されたソースと、対応する選択信号線に接続されたドレインとを有する第１のＰチャネルＦＥＴと、
負電圧ノードに接続されたソースと、前記対応する選択信号線に接続されたドレインとを有する第１のＮチャネルＦＥＴと、
前記第１の入力ノードの電圧を前記第１のＮチャネルＦＥＴのゲートに伝達する第１の伝達トランジスタと、
接地されたソースと、前記対応する選択信号線に接続されたドレインとを有する第２のＮチャネルＦＥＴと、
第２の入力ノードに接続されたゲートと、電源ノードに接続されたソースと、前記第２のＮチャネルＦＥＴのゲートに接続されたドレインとを有する第２のＰチャネルＦＥＴと、
負電圧ノードに接続されたソースと、前記第２のＮチャネルＦＥＴのゲートに接続されたドレインとを有する第３のＮチャネルＦＥＴと、
前記第２の入力ノードと前記第３のＮチャネルＦＥＴのゲートとの間に接続され、常にオンになっている第２の伝達トランジスタと、
を含み、
前記第１の入力ノードには、前記ワード線を選択するとＬレベルとなり、前記ワード線の選択期間が終了するとＨレベルとなる電位を入力し、
前記第２の入力ノードには、前記ワード線の選択期間が終了するとＬレベルとなり、さらに所定時間経過後Ｈレベルとなる電位を入力することを特徴とした半導体メモリ装置。
【請求項２】
前記制御回路は、前記ワード線が選択状態から非選択状態に遷移する時点で一時的に前記ワード線の電位を接地電圧に保持し、その後ワード線の電位を負電圧にすることを特徴とした請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、論理回路と共に半導体基板上に集積化するのに適したダイナミック方式のＲＡＭ等半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来から、マイクロプロセッサや特定用途向け集積回路（ＡＳＩＣ）等のロジック回路およびダイナミックＲＡＭ（ＤＲＡＭ）等は、それぞれその集積度の増加に伴い高性能の大規模集積回路（ＶＬＳＩ、ＵＬＳＩ等）として生産されてきた。そして、これら集積回路はそれぞれ個別のチップとして生産され、パーソナルコンピュータ等のシステムにおいては、システムボード上において外部配線にて接続されていた。
【０００３】
ところが、このようなシステムにおいては、コンピュータの演算性能が外部配線の寄生容量および抵抗等により制限されるため、コンピュータ性能の更なる高性能化が困難なものとなっている。そのため近年、前記ロジック回路とＤＲＡＭ等を同一半導体基板上に形成し、高性能化を図ることも一部行われている。
特に近年は、ロジック回路のメタル配線の多層化が進み、６層、あるいは７層といったようなメタル配線の多層化も試みられている。
【０００４】
図２０〜図２２に、２層のメタル配線からなるＤＲＡＭとこのＤＲＡＭを利用するロジック回路とを同一半導体基板上に混載した従来の半導体メモリ装置の製造プロセスの概要を示す。図２０〜図２２の各左図はＤＲＡＭ領域の部分断面構造を示し、図２０〜図２２の各右図はロジック回路領域の部分断面構造を示す。まず、図２０に示すように、Ｓｉ（シリコン）基板１上に素子分離用のフィールド酸化膜２を形成した後、ゲート酸化膜３、多結晶シリコンからなるトランジスタのゲート電極４、ワード線（ゲート配線）４ａ、この上部を覆うシリコン酸化膜５、および拡散層６，６ａを形成する。この上に層間絶縁膜２１７をＣＶＤ法により形成した後、フォトレジスト工程およびドライエッチング工程により同層間絶縁膜２１７の一部をキャパシタ形成のために開口する。
【０００５】
次に、ＤＲＡＭ領域については、薄膜堆積、フォトレジスト工程、およびドライエッチング工程を繰り返すことにより、図２１左図に示されるメモリセルキャパシタの蓄積電極２０１、容量絶縁膜２０２、セルプレート電極２０３を順次形成する。そして、その上にロジック回路領域も含めて層間絶縁膜２０４を形成する。
【０００６】
次に、同じくＤＲＡＭ領域については、図２２左図に示すように、上記配線と層間絶縁膜を交互に堆積、加工して多結晶シリコン膜とタングステンポリサイド膜からなるビット線２０６、同ビット線２０６と拡散層６ａとを結ぶコンタクトホール２０５を形成する。その後、ロジック回路領域も含めてその上部を覆うように層間絶縁膜２０７を形成する。
【０００７】
このようなＤＲＡＭ領域とロジック回路領域とを混載した半導体メモリ装置において、上述した通り、メモリセルは、アドレス選択用のメモリセルトランジスタとデータ記憶用のメモリセルキャパシタとから構成され、メモリセルキャパシタに電荷を蓄積することにより、データ記憶動作を行うので、正常に且つ高速にデータ読み出しを行ったり、データ保持時間を長くするためには、記憶電荷量を大きくすることが必要である。
【０００８】
ＤＲＡＭのメモリセルキャパシタに貯えられる電荷量はメモリセルに書き込まれる電圧に比例し、“Ｈ”データの書き込み電圧は以下で表される。
書き込み電圧＝｛α・Ｖｃｃ−（Ｖｔｎ＋β）｝・γ  …  ▲１▼
ここで、
α：電源電圧の供給源からメモリセルまでの寄生容量や抵抗による時定数に依存する時間の関数（α≦１）
β：バックバイアス値に依存するしきい値増加分
γ：書き込み特性と動作サイクルに依存する係数（γ≦１）
Ｖｃｃ：電源電圧
Ｖｔｎ：メモリセルトランジスタのしきい値
従って、このようなＤＲＡＭにおいては、▲１▼式の第２項（Ｖｔｎ＋β）を極力小さくすることにより、書き込み電圧を大きくすることができ、そのために一般的にはワード線の電圧を電源電圧Ｖｃｃよりも高くすることにより、第２項によるマイナス分を相殺している。
【０００９】
ところが、ＤＲＡＭ領域とロジック回路領域とを混載する場合、酸化膜形成工程を簡略化するために、図２０〜図２２に示す通り、ロジック回路領域とＤＲＡＭ領域とのそれぞれのゲート酸化膜３を同一工程で形成することが望ましく、この場合、ロジック回路領域とＤＲＡＭ領域とのそれぞれのゲート酸化膜３の膜厚が同一になる。そして、ロジック回路領域においては、高速性が求められることから、そのゲート酸化膜３の膜厚も比較的薄く設定され、必然的にＤＲＡＭ領域のゲート酸化膜３も薄くなる。その結果、ＤＲＡＭ領域のゲート酸化膜３の信頼性を確保する必要上、ワード線を昇圧することができなくなり、書き込み電圧を大きくすること、すなわち、記憶電荷量を大きくすることが困難という問題が生じる。
【００１０】
このような問題を解決する手法として、特開平１０−１３４５７０号には、メモリセル部のトランジスタとして、通常よりも低いしきい値（約０．６Ｖ）のものを用いることが記載されている。こうすれば、上記▲１▼式の第２項を小さくすることができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来例にあっては、いくら書き込み電圧を大きくして記憶電荷量を大きくしても、例えば非選択状態のワード線を負電圧にクランプする場合、活性化させたワード線を非活性状態にしたときに発生する電荷が、負電圧ノードに流れ、スイッチングトランジスタを通ってワード線自体に流れ込み、その結果、ワード線に接続されたメモリセル部のトランジスタのゲート電位が上昇して蓄積電荷のリークが発生し、データの保持特性が悪くなる問題がある。
【００１２】
本発明は、半導体メモリ装置に関し、斯かる問題点を解消することをその目的とする。
【００１３】
【課題を解決するための手段】
請求項１の半導体メモリ装置は、ワード線（２１）に対応する選択信号線（ＳＸ１）に接続され、前記選択信号線（ＳＸ１）の電圧を前記ワード線（２１）にそれぞれ供給するワード線ドライバ（７０）と、ロウアドレス信号に応答して前記ワード線ドライバ（７０）を選択的に活性化するロウアドレス検出回路（６３）と、前記ロウアドレス信号に応答して電源電圧または負電圧を前記選択信号線（ＳＸ１）に選択的に供給する制御回路（６６）とを備え、前記制御回路（６６）は、前記複数の選択信号線（ＳＸ１〜ＳＸ４）に対応して設けられた複数の制御回路ユニット（６６ａ〜６６ｄ）を含み、前記制御回路ユニット（６６ａ〜６６ｄ）の各々は、第１の入力ノード（Ｊ）に接続されたゲートと、電源ノードに接続されたソースと、対応する選択信号線（ＳＸ）に接続されたドレインとを有する第１のＰチャネルＦＥＴ（１０１）と、負電圧ノードに接続されたソースと、前記対応する選択信号線（ＳＸ）に接続されたドレインとを有する第１のＮチャネルＦＥＴ（１０７）と、前記第１の入力ノード（Ｊ）の電圧を前記第１のＮチャネルＦＥＴ（１０７）のゲートに伝達する第１の伝達トランジスタ（１００）と、接地されたソースと、前記対応する選択信号線（ＳＸ）に接続されたドレインとを有する第２のＮチャネルＦＥＴ（１０８）と、第２の入力ノード（Ｌ）に接続されたゲートと、電源ノードに接続されたソースと、前記第２のＮチャネルＦＥＴ（１０８）のゲートに接続されたドレインとを有する第２のＰチャネルＦＥＴ（１０３）と、負電圧ノードに接続されたソースと、前記第２のＮチャネルＦＥＴ（１０８）のゲートに接続されたドレインとを有する第３のＮチャネルＦＥＴ（１０５）と、前記第２の入力ノード（Ｌ）と前記第３のＮチャネルＦＥＴ（１０５）のゲートとの間に接続され、常にオンになっている第２の伝達トランジスタ（１０２）と、を含み、前記第１の入力ノード（Ｊ）には、前記ワード線（２１）を選択するとＬレベルとなり、前記ワード線（２１）の選択期間が終了するとＨレベルとなる電位を入力し、前記第２の入力ノード（Ｌ）には、前記ワード線（２１）の選択期間が終了するとＬレベルとなり、さらに所定時間経過後Ｈレベルとなる電位を入力することをその要旨とする。
【００１７】
請求項２の半導体メモリ装置は、請求項１に記載の発明において、前記制御回路（６６）は、前記ワード線（２１）が選択状態から非選択状態に遷移する時点で一時的に前記ワード線（２１）の電位を接地電圧に保持し、その後ワード線（２１）の電位を負電圧にすることをその要旨とする。
【００１９】
【発明の実施の形態】
本発明を具体化した半導体メモリ装置３１を図面に基づいて説明する。
図１は、本発明の実施の形態による半導体メモリ装置３１のレイアウトを示す平面図である。図１を参照して、半導体メモリ装置３１は、グローバル電源線Ｖｃｃと、複数のローカル電源線３６と、グローバル接地線Ｖｓｓと、複数のローカル接地線３７と、複数のメモリセルアレイ（ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＲＲＡＹ）ＭＡ００−ＭＡｘｙとを備える。グローバル電源線Ｖｃｃおよびグローバル接地線Ｖｓｓはアルミニウム合金からなり、半導体チップの両端に配置される。ローカル電源線３６もまたアルミニウム合金からなり、グローバル電源線Ｖｃｃに直交しかつ接続される。ローカル接地線３７もまたアルミニウム合金からなり、グローバル接地線Ｖｓｓに直交しかつ接続される。ローカル電源線３６およびローカル接地線３７は交互に配置される。メモリセルアレイＭＡ００−ＭＡｘｙはマトリクスに配置される。メモリセルアレイＭＡ００−ＭＡｘｙの各々は、２つのサブアレイ（ＳＵＢ  ＡＲＲＡＹ）３２と、センスアンプ帯（ＳＥＮＳＥ  ＡＭＰ  ＢＡＮＤ）３５とを含む。センスアンプ帯３５はメモリセルアレイの中央に配置され、サブアレイ３２はセンスアンプ帯３５の両側に隣接して配置される。
【００２０】
図２の半導体メモリ装置３１においては、２つのメモリセルアレイ３３のみが示され、したがって４つのサブアレイ３２のみが示される。各サブアレイ３２は、たとえば６４Ｋビットの記憶容量を持つ。
メモリセルアレイ３３および３３の間には、カラムデコーダ３４が配置されている。センスアンプ帯３５は、シェアードセンス方式により構成され、センスアンプ帯３５を中心にして左右にビット線対が設けられ、左右いずれかのビット線対に各サブアレイ３２が選択的に接続される。センスアンプ帯３５は後述するがセンスアンプ、プリチャージ回路、入出力（Ｉ／Ｏ）線を含む。
【００２１】
ローカル電源線３６およびローカル接地線３７はメモリセルアレイ３３上に層間絶縁膜を介して形成され、その層間絶縁膜の所定位置に形成されたコンタクトホールを介してグローバル電源線Ｖｃｃおよびグローバル接地線Ｖｓｓにそれぞれ接続される。また、ローカル電源線３６およびローカル接地線３７は限られたレイアウト面積上に複数本設ける必要があるので、グローバル電源給線Ｖｃｃおよびグローバル接地線Ｖｓｓの幅よりも細い幅を有する。
【００２２】
図３は、半導体メモリ装置３１の制御ブロック図を示している。なお、ここでは説明の便宜上、１個のメモリセルアレイ３３のみを示している。ローカル電源線３６およびローカル接地線３７からそれぞれ供給された電源電圧Ｖｃｃおよび接地電圧Ｖｓｓは、カラムデコーダ３４、メインアンプ・Ｉ／Ｏ系（ＭＡＩＮ  ＡＭＰＬＩＦＩＥＲ・Ｉ／Ｏ  ＳＹＳＴＥＭ）３８、ＤＲＡＭ制御回路（ＣＯＮＴＲＯＬ  ＣＩＲＣＵＩＴ）３９、Ｖｂｂ発生回路（ＧＥＮＥＲＡＴＩＯＮ  ＣＩＲＣＵＩＴ）４０、Ｖｂｌｐ発生回路（ＧＥＮＥＲＡＴＩＯＮ  ＣＩＲＣＵＩＴ）４１およびロウデコーダ４２に供給される。
【００２３】
Ｖｂｂ発生回路４０は、リングオシレータ等の発振回路とその発振パルスにより負の電圧を形成するチャージポンプ回路とから構成され、電圧Ｖｃｃ、Ｖｓｓを受け、公知の基板バックバイアス電圧Ｖｂｂを発生する。本実施形態のＶｂｂ発生回路４０は、接地電圧Ｖｓｓを受け、この接地電圧Ｖｓｓからメモリセルトランジスタのしきい値電圧Ｖｔｎ（約０．４〜０．５Ｖ）だけ低い負電圧Ｖｂｂを生成している。
【００２４】
Ｖｂｌｐ発生回路４１は、ビット線のプリチャージ電圧Ｖｂｌｐを生成する。このＶｂｌｐ発生回路４１は、基本的にはＮチャンネル型ＭＯＳＦＥＴのソースフォロワ回路から構成され、電源電圧ＶｃｃをＭＯＳＦＥＴのしきい値電圧だけレベルシフトした電圧を形成し、それを１／２に分圧した電圧（ハーフプリチャージ電圧）を発生させる。
【００２５】
なお、本実施形態にあっては、セルプレート電圧Ｖｃｐとして接地電圧Ｖｓｓを用いているが、ハーフプリチャージ電圧を用いることにより、キャパシタの容量絶縁膜の耐圧特性を更に向上させることができる。但し、この場合、Ｖｂｌｐ発生回路４１からのハーフプリチャージ電圧を用いるのではなく、Ｖｂｌｐ発生回路４１とは独立した回路を設けることが望ましい。
【００２６】
Ｖｂｂ発生回路４０で形成された負電圧Ｖｂｂは、ロウデコーダ４２に供給される。プリチャージ電圧Ｖｂｌｐは、後述するプリチャージ回路にプリチャージ信号として供給され、セルプレート電圧Ｖｃｐはメモリセルキャパシタに供給される。
図４は、サブアレイ３２のメモリセル構造を示す要部平面図である。同図において、Ｐ型半導体基板（シリコン基板）又はＰ型ウェル領域の一主面に、複数のＮ型の半導体領域１１（ソース／ドレイン）が、短冊状に形成されている。この半導体領域１１は、カラム方向に延在し、両端がそろえられて配置される。複数の半導体領域１１の両端に重なるようにして、半導体基板の一主面に溝１２が形成されている。セルプレート電極１３は、多結晶シリコンからなり、図示しない容量絶縁膜を介して、溝１２に重なるようにロウ方向に連続して半導体基板上に形成されている。これにより、溝１２内には、半導体領域１１およびセルプレート電極１３の間で電荷を保持するトレンチ型メモリセルキャパシタが形成される。
【００２７】
ゲート電極１４は、セルプレート電極１３の間に、それぞれ２本ずつ所定の距離を隔てて、半導体領域１１に交差するようにして配置される。このゲート電極１４は、２列単位で独立し、セルプレート電極１３と同一層に同一工程で形成される。また、ゲート電極１４の下のゲート絶縁膜もセルプレート電極１３の下の容量絶縁膜と同一層に同一工程で形成されている。更には、ゲート電極１４およびその下のゲート絶縁膜は、従来と同様、ロジック回路領域のＭＯＳ型ＦＥＴのゲート電極およびゲート絶縁膜（図２０におけるゲート電極４とゲート酸化膜３）と同一層に同一工程で形成されるから、セルプレート電極１３、ゲート電極１４およびロジック回路領域のＦＥＴのゲート電極は全て同一層に同一工程で形成され、それぞれの電極の下の絶縁膜も同一層に同一工程で形成されると共に、その膜厚も等しい。従って、製造工程を簡略化することができ、また、多層化する層の数が少なくなって、コストを低減することができると共に製造ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ  Ｔｉｍｅ）を短縮することができる。
【００２８】
ビット線１５は、たとえばアルミニウムからなり、各半導体領域１１に沿ってカラム方向に延在し、ゲート電極１４上に絶縁膜を介して配置される。このビット線１５は、ゲート電極１４の間でコンタクトホール１６を通して半導体領域１１に電気的に接続される。
ビット線１５が接続される半導体領域１１は、ゲート電極１４によってトレンチキャパシタから分断された島状の領域であり、電気的に独立してドレイン領域を構成する。中間配線１７、１８は、ビット線１５の間でゲート電極１４に重なり、カラム方向に延在して配置される。一方の中間配線１７は、プレート電極１３上まで延在するように形成され、他方の中間配線１８は、ゲート電極１４の端部から僅かにはみ出す程度に短く形成される。この中間配線１７、１８は、ビット線１５と同一層に同一工程で形成され、コンタクトホール１９、２０を通してそれぞれゲート電極１４に電気的に接続される。
【００２９】
ワード線２１は、たとえばアルミニウムからなり、ビット線１５と交差する方向に延在し、ビット線１５および中間配線１７上に絶縁膜を介して配置される。このワード線２１は、セルプレート電極１３上およびゲート電極１４上に配置され、セルプレート電極１３上でコンタクトホール２２を通して中間配線１７に電気的に接続され、ゲート電極１４上でコンタクトホール２３を通して中間配線１８に電気的に接続される。従って、各ワード線２１は、中間配線１８、１９を介してゲート電極１４に接続され、各ゲート電極１４に選択信号を印加する。
【００３０】
なお、ローカル電源線３６およびローカル接地線３７は、このワード線２１の上に絶縁膜を介して配置されている。
ここで、ワード線２１は、同一行に配置されるゲート電極１４に対して１つおきに接続される。すなわち、４ｎ列（ｎは整数）および４ｎ＋１列に対応して配置されるゲート電極１４が４ｎ＋１行および４ｎ＋２行に配置されるワード線２１にそれぞれ共通に接続され、４ｎ＋２列および４ｎ＋３列に対応して配置されるゲート電極１４が４ｎ行および４ｎ＋３行に配置されるワード線２１にそれぞれ共通に接続される。これにより、各ワード線２１は、ロウ方向に隣り合う２つのメモリセルトランジスタを１組とし、各行毎にそれぞれ１組おきに選択して活性化できる。
【００３１】
以上のようなメモリセルにおいては、ゲート電極１４が互いに分離されている列を組み合わせるようにしてセンスアンプに接続される。
上述したようにこの半導体メモリ装置においてはＤＲＡＭ回路とこれを制御するためのロジック回路とが同じシリコン基板上に形成されている。図５〜図７は、この半導体メモリ装置の製造工程の一部を示す断面図である。図５に示されるようにシリコン基板１のＤＲＡＭ領域には溝１２が形成され、さらにＮ型ウェル１ａおよびＰ型ウェル１ｂが形成されている。溝１２内には蓄積電極２０１が形成される。図５に示されるように、素子領域以外の領域には素子分離用のフィールド酸化膜２が形成される。
【００３２】
続いて図６に示されるように、蓄積電極２０１上に容量絶縁膜２０２が形成され、これと同時に、メモリセルトランジスタのゲート酸化膜３およびロジック回路を構成するトランジスタのゲート酸化膜３が形成される。続いて、容量絶縁膜２０２上にセルプレート電極１３が形成され、これと同時に、メモリセルトランジスタのゲート電極１４およびロジック回路を構成するトランジスタのゲート電極１４が形成される。
【００３３】
続いて図７に示されるように、ＤＲＡＭ領域およびロジック回路領域全体に層間絶縁膜２０４が形成される。続いて層間絶縁膜２０４の所定位置にコンタクトホール１６，２１８が形成され、さらにビット線１５および配線２１９が形成される。そして、ＤＲＡＭ領域およびロジック回路領域全体に層間絶縁膜２０７が形成される。
【００３４】
上記のようにメモリセルキャパシタの容量絶縁膜２０２およびロジック回路を構成するトランジスタのゲート酸化膜３は同一工程で形成されるので、ほぼ同じ厚さとなる。また、メモリセルキャパシタのセルプレート電極１３は接地線３７に接続される。したがって、セルプレート電圧を供給するためにＶｂｌｐ発生回路４１のような回路を設ける必要がない。
【００３５】
図８は、ＤＲＡＭの回路図を示している。同図において、各々がメモリセルトランジスタＭＴおよびメモリセルキャパシタＭＣからなる複数のメモリセルが行列に配置される。メモリセルトランジスタＭＴは、ゲート電極１４と、このゲート電極１４によって分断された半導体領域１１とにより構成される。
また、各メモリセルトランジスタＭＴのしきい値は、ロジック回路領域のＮＭＯＳＦＥＴのしきい値（０．７Ｖ）よりも低い値（約０．４〜０．５Ｖ）に設定されている。従って、上記式▲１▼の第２項が小さくなり、記憶容量を増やすことができる。
【００３６】
なお、本実施形態では、ビット線の寄生容量ＣＢとメモリセルキャパシタの容量ＣＳとの比（ＣＢ／ＣＳ）を５〜１５に維持し、メモリアクセス時のデータ読み出し電圧を確保するために、互いに相補的な一対のビット線１５，１５に接続されるメモリセルトランジスタＭＴの数を、２５６個未満としている。
メモリセルキャパシタＭＣは、溝１２内に形成された蓄積電極２０１と、この蓄積電極２０１を覆うセルプレート電極１３により構成され、半導体領域１１を共有することで各メモリセルトランジスタＭＴのソースに接続される。
【００３７】
ビット線１５は、メモリセルトランジスタＭＴの各列に対応するように配置され、各列毎にメモリセルトランジスタＭＴのドレインが接続される。ワード線２１は、メモリセルトランジスタＭＴの各行に対して２本ずつ配置され、連続する２列のメモリセルトランジスタＭＴのゲートがそれぞれ中間配線１７、１８を介して何れか一方に接続される。すなわち、２本ずつ配置されるワード線２１の一方には、４ｎ列および４ｎ＋１列に配置されるメモリセルトランジスタＭＴのゲートが中間配線１７を介して接続され、他方には、４ｎ＋２列および４ｎ＋３列に配置されるメモリセルトランジスタＭＴのゲートが中間配線１８を介して接続される。
【００３８】
図９は、メモリセルアレイ３３の要部回路図を示している。上述した通り、メモリセルアレイ３３は、互いに相補的な２つのサブアレイ３２（３２ａ，３２ｂ）とその間に設けられたシェアードセンス方式のセンスアンプ帯３５とから構成される。サブアレイ３２ａおよび３２ｂの各々は複数のビット線対を含む。センスアンプ帯３５は、１対のビット線１５ａ１，１５ａ２毎に設けられたＰチャネルセンスアンプ２５Ｐａ、１対のビット線１５ｂ１，１５ｂ２毎に設けられたＰチャネルセンスアンプ２５Ｐｂ、２対のビット線１５ａ１，１５ａ２，１５ｂ１，１５ｂ２に共通に設けられたＮチャネルセンスアンプ２５Ｎと、プリチャージ回路４３と、ローカル入出力線ＳｕｂＩ／Ｏと、ビット線上のデータを入出力線対ＳｕｂＩ／Ｏに転送するためのスイッチ回路４４から構成される。
【００３９】
１つのＰチャネルセンスアンプ２５Ｐａまたは２５Ｐｂと１つのＮチャネルセンスアンプ２５Ｎとにより、図８における１つのセンスアンプ（ＳＥＮＳＥ  ＡＭＰ）２５が構成される。各Ｐチャネルセンスアンプ２５Ｐａは、ゲートとドレインとが交差接続されてラッチ形態にされたＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴという）４５，４６からなる。各Ｐチャネルセンスアンプ２５Ｐｂは、ゲートとドレインとが交差接続されてラッチ形態にされたＰＭＯＳＦＥＴ６０，６１からなる。各Ｎチャネルセンスアンプ２５Ｎは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴという）４７，４８から構成される。
【００４０】
一方のサブアレイ３２ａから延びる１対のビット線１５ａ１，１５ａ２は、スイッチングトランジスタ（ＮＭＯＳＦＥＴ）４９，５０を介して１対の共通ビット線１５１，１５２に接続される。もう一方のサブアレイ３２ｂから延びる１対のビット線１５ｂ１，１５ｂ２は、スイッチングトランジスタ（ＮＭＯＳＦＥＴ）５８，５９を介して１対の共通ビット線１５１，１５２に接続される。Ｎチャネルセンスアンプ２５Ｎは、共通ビット線１５１および１５２間に接続される。
【００４１】
スイッチングトランジスタ４９，５０のゲートは、サブアレイ選択信号線ＳＢＳＲに共通接続される。本実施形態では、スイッチングトランジスタ４９，５０は、メモリセルトランジスタＭＴのように低いしきい値のものを用いずに、ロジック回路領域に用いたＮＭＯＳＦＥＴと同じしきい値のものを用いているので、ＳＢＳＲの電圧振幅範囲をＶｓｓ〜Ｖｃｃにすることができる。
【００４２】
スイッチングトランジスタ４９，５０は、Ｐチャネルセンスアンプ２５Ｐａよりもサブアレイ３２ａと反対側に位置する。ＰＭＯＳＦＥＴ４５，４６の各ソースは、駆動トランジスタ（ＮＭＯＳＦＥＴ）５１を介してローカル電源線３６に接続される。１本のローカル電源線３６には、４個のＰチャネルセンスアンプ２５Ｐａが共通接続される。駆動トランジスタ５１の各ゲートは、活性化信号線ＶＳＰＬに共通接続される。
【００４３】
本実施形態では、駆動トランジスタ５１は、メモリセルトランジスタＭＴと同一工程で形成され、同じ低しきい値に設定されている。従って、電源電圧Ｖｃｃから駆動トランジスタ５１のしきい値分だけレベルシフトした電圧をサブアレイ３２ａのビット線１５ａ１，１５ａ２に供給することができ、ワード線２１に繋がるゲート電極１４とビット線１５ａ１，１５ａ２との間の最大電位差を緩和でき、メモリセルトランジスタＭＴのゲート絶縁膜の耐圧を確保して信頼性を向上させることができると共に、高い方のビット線の電圧が電源電圧Ｖｃｃよりもメモリセルトランジスタのしきい値分だけ低くなるので、リストア電圧が低下し、消費電力を低減することができる。
【００４４】
更には、駆動トランジスタ５１を用いて電圧降下を行うことによって、活性化信号線ＶＳＰＬの電圧振幅範囲をＶｂｂ〜Ｖｃｃではなく、Ｖｓｓ〜Ｖｃｃにすることができ、負バイアス制御すべき信号群をワード線２１のみにすることができる。その結果、別途駆動トランジスタ５１に対する負バイアス制御回路が不要になると共に消費電力も低減することができる。活性化信号線ＶＳＰＬには、図３に示したＤＲＡＭ制御回路３９から電源電圧Ｖｃｃおよび接地電圧Ｖｓｓが交互に供給される。
【００４５】
ＮＭＯＳＦＥＴ４７，４８の各ソースは、駆動トランジスタ（ＮＭＯＳＦＥＴ）５２を介してローカル接地線３７に接続される。１本のローカル接地線３７には、１本のローカル電源線３６に接続されている４個のＰチャネルセンスアンプ２５Ｐａに対応する４個のＮチャネルセンスアンプ２５Ｎが共通接続される。駆動トランジスタ５２の各ゲートは、活性化信号線ＶＳＮに共通接続される。すなわち、活性化信号線ＶＳＰＬ，ＶＳＮにより、駆動トランジスタ５１、５２がオン状態になり、センスアンプ２５の動作に必要な電圧が供給される。
【００４６】
プリチャージ回路４３は、ＰＭＯＳＦＥＴ４５，４６とＮＭＯＳＦＥＴ４７，４８との間に設けられ、１対の共通ビット線１５１，１５２を短絡させるＮＭＯＳＦＥＴ５３と、ビット線１５１，１５２にプリチャージ電圧Ｖｂｌｐを供給するためのＮＭＯＳＦＥＴ５４，５５とから構成される。ＮＭＯＳＦＥＴ５３〜５５には回路活性化信号ＳＢＳ（本実施形態では電源電圧Ｖｃｃ）が供給される。
【００４７】
スイッチ回路４４は、ＮＭＯＳＦＥＴ５６，５７で構成され、カラム選択信号ＧＹＳに応じてスイッチング制御される。本実施形態では、１つのカラム選択信号ＧＹＳにより４対のビット線を選択できるようにしているが、２対、８対、またはそれ以上であっても良い。各ビット線対のデータは、このスイッチ回路４４を介して入出力線ＳｕｂＩ／Ｏに接続される。
【００４８】
スイッチングトランジスタ５８，５９の各ゲートは、サブアレイ選択信号線ＳＢＳＬに共通接続される。ＰＭＯＳＦＥＴ６０，６１の各ソースは、駆動トランジスタ（ＮＭＯＳＦＥＴ）６２を介してローカル電源線３６に共通接続される。１本のローカル電源線３６には、４個のＰチャネルセンスアンプ２５Ｐｂが共通接続される。駆動トランジスタ６２の各ゲートは、活性化信号線ＶＳＰＲに共通接続される。なお、駆動トランジスタ６２も駆動トランジスタ５１と同様、メモリセルトランジスタＭＴと同一工程で同じ低しきい値に設定されているので、サブアレイ選択信号線ＳＢＳＬの電圧振幅範囲をＶｓｓ〜Ｖｃｃにすることができる。
【００４９】
図１０は、ワード線選択を行うロウデコーダ４２のブロック図を示している。ロウデコーダ４２は、第１のロウアドレス検出回路（ＦＩＲＳＴ  ＲＯＷ  ＡＤＤＲＥＳＳ  ＤＥＴＥＣＴＩＯＮ  ＣＩＲＣＵＩＴ）６３と、第２のロウアドレス検出回路（ＳＥＣＯＮＤ  ＲＯＷ  ＡＤＤＲＥＳＳ  ＤＥＴＥＣＴＩＯＮ  ＣＩＲＣＵＩＴ）６４と、ワード線選択回路（ＷＯＲＤ  ＬＩＮＥ  ＳＥＬＥＣＴ  ＣＩＲＣＵＩＴ）６５と、制御回路（ＣＯＮＴＲＯＬ  ＣＩＲＣＵＩＴ）６６とから構成されている。このロウデコーダ４２により、第１のロウアドレス検出回路６３で選択された４本のワード線アドレスから最終的に１本が選択される。
【００５０】
図１１は、第１のロウアドレス検出回路６３およびワード線選択回路部６５の具体的回路図を示している。第１のロウアドレス検出回路６３は、ロウアドレスを入力信号とする縦積み３段のＮＭＯＳＦＥＴ６７ａ〜６７ｃから構成される。ワード線選択回路６５は、論理回路６９とワード線ドライバ７０とから構成される。
【００５１】
論理回路６９は、ロウデコーダを非活性状態にする時にプリチャージするための信号供給線（／ＲＤＰ）にそのゲートが接続されたＰＭＯＳＦＥＴ７１と、ゲートとドレインとが交差接続されてラッチ形態にされたＮＭＯＳＦＥＴ７２，７３と、そのドレインがＮＭＯＳＦＥＴ７３のドレインに接続され、ゲートが第１のロウアドレス検出回路６３の出力端子に接続されたＰＭＯＳＦＥＴ７４と、ＮＭＯＳＦＥＴ７２のドレインとＰＭＯＳＦＥＴ７４のゲートとの間に接続されたＰＭＯＳＦＥＴ７５と、ゲートがＮＭＯＳＦＥＴ７３のドレインに接続され、ドレインがＰＭＯＳＦＥＴ７４のゲートに接続されたＰＭＯＳＦＥＴ７６とから構成されている。そして、各ＰＭＯＳＦＥＴ７１，７４，７６のソースには電源電圧Ｖｃｃが印加され、ＰＭＯＳＦＥＴ７５のゲートには接地電圧Ｖｓｓが印加され、ＮＭＯＳＦＥＴ７２，７３のソースには負電圧Ｖｂｂが印加される。
【００５２】
上記論理回路６９の構成によれば、ゲートが接地電圧Ｖｓｓに接続されたＰＭＯＳＦＥＴ７５が、ソース電位変換の役目とＰＭＯＳＦＥＴ７４を積極的にカットオフさせる役目を担っている。その結果、インバータ等の論理素子を使用することなく所望の動作を実現でき、素子数を減らして省面積化を図ることができると共に、動作遷移時における貫通電流の発生を防止し、更には、動作の高速化に寄与することができる。
【００５３】
サブアレイ３２の各ワード線２１には、２段に接続されたＮＭＯＳＦＥＴ７７，７８と、ＮＭＯＳＦＥＴ７７，７８の出力側にそのドレインが接続されたＮＭＯＳＦＥＴ７９とからなるドライブ回路８０の出力側が接続されており、各ドライブ回路８０は４個を１組として、ワード線ドライバ７０を構成している。
ワード線ドライバ７０において、各ドライブ回路８０のＮＭＯＳＦＥＴ７７のドレインが論理回路６９の出力端に共通接続されており、ＮＭＯＳＦＥＴ７８のドレインは、それぞれ制御回路６６からの４本の選択信号線ＳＸ１〜ＳＸ４に接続されている。
【００５４】
各ドライブ回路８０のＮＭＯＳＦＥＴ７９のゲートは論理回路６９のＰＭＯＳＦＥＴ７１に接続され、ソースには負電圧Ｖｂｂが印加されている。従って、論理回路６９のＰＭＯＳＦＥＴ７１からの信号により、ロウデコーダが非活性状態である間は、ＮＭＯＳＦＥＴ７９はＯＮ状態となり、ワード線２１の電位はＶｂｂに保持される。
【００５５】
各ドライブ回路８０のＮＭＯＳＦＥＴ７７は、そのゲートに常時電源電圧Ｖｃｃが供給されているため、常時ＯＮになり得る状態にあり、論理回路６９からの信号に応じて、４個のドライブ回路８０の各ＮＭＯＳＦＥＴ７７が一斉にＯＮになる。すると、このＮＭＯＳＦＥＴ７７の次段のＮＭＯＳＦＥＴ７８がＯＮになり得る状態となり、この時点で４本のワード線２１が選択される。
【００５６】
そして、制御回路６６からの４本の選択信号線ＳＸ１〜ＳＸ４の内、活性化された１本の信号線に接続されたＮＭＯＳＦＥＴ７８のみが信号伝達を行い、最終的に１本のワード線２１が選択される。
ここで、負電圧Ｖｂｂは、論理回路６９のＮＭＯＳＦＥＴ７２，７３とドライブ回路８０のＮＭＯＳＦＥＴ７９とにそれぞれ供給されているが、本実施形態にあっては、図１２に示す通り、Ｖｂｂ発生回路４０から、論理回路（ＬＯＧＩＣ  ＣＵＲＣＵＩＴ）６９への供給線ＬＡとドライブ回路（ＷＯＲＤ  ＬＩＮＥ  ＤＲＩＶＥＲ）８０への供給線ＬＢとをレイアウト上別系統の配線で形成している。すなわち、論理回路６９が動作するとき、電荷の放電を行うＮＭＯＳＦＥＴ７２，７３のソースと常にワード線２１をＶｂｂ電位に安定保持しているだけのＮＭＯＳＦＥＴ７９のソースとをレイアウト上で短絡させてしまうと、ＮＭＯＳＦＥＴ７２，７３から放電される電荷がノイズ源となり、ワード線２１の電位を上昇させ、メモリセルからの蓄積電荷のリークを促すという問題が生じるが、本実施形態では、供給線ＬＢを独立させてノイズの影響を受けにくいようにしている。
【００５７】
また、本実施形態では、各ドライブ回路８０の２段のＮＭＯＳＦＥＴ７７，７８を、メモリセルトランジスタＭＴと同じ低いしきい値に設定している。従って、ＮＭＯＳＦＥＴ７８のゲートに印加される電圧（Ｖｃｃ−ＮＭＯＳＦＥＴ７７のしきい値電圧）が高くなる上に、ＮＭＯＳＦＥＴ７８がＯＮになる時間も短くなる。その結果、ワード線２１の立ち上がり速度が早くなる。
【００５８】
図１３は、冗長ロウデコーダにおける冗長ロウアドレス検出回路８１およびワード線選択回路８２の具体的回路図を示している。冗長ロウアドレス検出回路８１は、冗長アドレスをプログラムするための周知のヒューズ回路８３から構成される。ワード線選択回路８２は、論理回路８４とワード線ドライバ８５とから構成される。ワード線ドライバ８５の構成は、ワード線ドライバ７０と同様である。
【００５９】
論理回路８４は、ロウデコーダを非活性状態にする時にプリチャージするための信号供給線（／ＲＤＰ）にそのゲートが接続されたＰＭＯＳＦＥＴ８６と、そのソースが冗長アドレス検出回路８１の出力に接続され、そのドレインがＰＭＯＳＦＥＴ８６のドレインと接続されると共に、ソース信号がワード線ドライバ部８５への第１の出力となるＰＭＯＳＦＥＴ８７と、そのゲートがＰＭＯＳＦＥＴ８７のドレインに接続され、そのドレイン信号がワード線ドライバ部８５への第２の出力となるＰＭＯＳＦＥＴ８８と、そのドレインがＰＭＯＳＦＥＴ８８のドレインに接続され、そのゲートがＰＭＯＳＦＥＴ８７のドレインに接続されたＮＭＯＳＦＥＴ８９と、そのゲートがＰＭＯＳＦＥＴ８８のドレインに接続され、そのドレインがＰＭＯＳＦＥＴ８７のドレインに接続されたＮＭＯＳＦＥＴ９０と、そのゲートがＰＭＯＳＦＥＴ８８のドレインに接続され、そのドレインがＰＭＯＳＦＥＴ８７のソースに接続されたＰＭＯＳＦＥＴ９１とから構成される。そして、ＰＭＯＳＦＥＴ８６，８８，９１の各ソースには電源電圧Ｖｃｃが印加され、ＰＭＯＳＦＥＴ８７のゲートには接地電圧Ｖｓｓが印加され、ＮＭＯＳＦＥＴ８９，９０の各ソースには負電圧Ｖｂｂが印加される。
【００６０】
図１４は、第２のロウアドレス検出回路６４および制御回路６６の具体的回路図を示している。第２のロウアドレス検出回路６４は、ＰＭＯＳＦＥＴ９２とＮＭＯＳＦＥＴ９３との直列からなる選択回路９４ａ〜９４ｄを４個並列に接続し、この並列回路の入力端には電源電圧Ｖｃｃが入力され、出力端はＮＭＯＳＦＥＴ９５を介して接地電圧Ｖｓｓに接続された（接地された）構成をとる。
【００６１】
各選択回路９４ａ〜９４ｄのＰＭＯＳＦＥＴ９２のゲートには、信号供給線（／ＲＤＰ）が接続されている。また、各選択回路９４ａ〜９４ｄのＮＭＯＳＦＥＴ９３のゲートには、ワード線２１の選択信号ＲＡｉが入力され、この選択信号ＲＡｉにより選択回路９４ａ〜９４ｄのうちの１つが特定される。
制御回路６６は、４個の制御回路ユニット６６ａ〜６６ｄからなり、各制御回路ユニット６６ａ〜６６ｄからそれぞれ１本の選択信号線（ＳＸ１〜ＳＸ４）が導出されて、この選択信号線がワード線ドライバ７０の対応するドライブ回路８０に接続される。
【００６２】
また、制御回路ユニット６６ａの入力端子は、選択回路９４ａの出力端子に接続され、同様に、制御回路ユニット６６ｂの入力端子は選択回路９４ｂの出力端子に、制御回路ユニット６６ｃの入力端子は選択回路９４ｃの出力端子に、制御回路ユニット６６ｄの入力端子は選択回路９４ｄの出力端子にそれぞれ接続されており、特定された選択回路に応じて制御回路ユニットが特定され、その結果、ワード線２１が特定されることになる。
【００６３】
各制御回路ユニット６６ａ〜６６ｄの具体的な回路構成はいずれも同一であるので、ここでは、制御回路ユニット６６ａについてのみ説明する。
ワード線選択を可能にする信号（ワード線２１の選択期間を規定する信号）ＸＥとその反転信号がＮＯＲ回路９６に入力され、ＮＯＲ回路９６からの出力の反転信号と選択回路９４ａからの出力信号とがＮＯＲ回路９７に入力される。選択回路９４ａの出力端子には、ＰＭＯＳＦＥＴ９８のドレインが接続されている。また、選択回路９４ａの出力端子の反転信号は、ＰＭＯＳＦＥＴ９８のゲートに入力されると共にＮＡＮＤ回路９９に入力される。ＮＡＮＤ回路９９の他方の入力端子には信号ＸＥが入力され、ＮＡＮＤ回路９９からの信号を２回反転させた信号が、ＰＭＯＳＦＥＴ１００のソースおよびＰＭＯＳＦＥＴ１０１のゲートに入力される。
【００６４】
ＮＯＲ回路９７からの信号は、ＰＭＯＳＦＥＴ１００のゲートに入力されると共に、その反転信号がＰＭＯＳＦＥＴ１０２のソースおよびＰＭＯＳＦＥＴ１０３のゲートに入力される。ＰＭＯＳＦＥＴ１０２のドレインは、ゲートとドレインとが交差接続されてラッチ形態にされたＮＭＯＳＦＥＴ１０４，１０５のうちのＮＭＯＳＦＥＴ１０４のドレインに接続され、ＰＭＯＳＦＥＴ１０３のドレインは、ＮＭＯＳＦＥＴ１０５のドレインに接続されている。
【００６５】
ＰＭＯＳＦＥＴ１００のドレインは、ゲートとドレインとが交差接続されてラッチ形態にされたＮＭＯＳＦＥＴ１０６，１０７のうちのＮＭＯＳＦＥＴ１０６のドレインに接続され、ＰＭＯＳＦＥＴ１０１のドレインは、ＮＭＯＳＦＥＴ１０７のドレインに接続されている。
制御回路ユニット６６ａから導出される選択信号線ＳＸ１にはＮＭＯＳＦＥＴ１０８のドレインが接続され、ＮＭＯＳＦＥＴ１０８のゲートに、ＰＭＯＳＦＥＴ１０３のドレイン（ＮＭＯＳＦＥＴ１０５のドレイン）が接続されている。更には、ＮＭＯＳＦＥＴ１０８のドレインに、ＰＭＯＳＦＥＴ１０１のドレイン（ＮＭＯＳＦＥＴ１０７のドレイン）が接続されている。
【００６６】
そして、ＰＭＯＳＦＥＴ９８，１０１，１０３の各ソースには、電源電圧Ｖｃｃが印加され、ＰＭＯＳＦＥＴ１０２のゲートおよびＮＭＯＳＦＥＴ１０８のソースには接地電圧Ｖｓｓが印加され、ＮＭＯＳＦＥＴ１０４，１０５，１０６，１０７の各ソースには負電圧Ｖｂｂが印加される。
次に、上記のように構成された制御回路ユニット６６ａの動作を図１５のタイミング図を参照して説明する。ロウアドレスストローブ信号／ＲＡＳの活性化に応じて信号／ＲＤＰがＨ（論理ハイ）レベルとなり、さらに信号ＸＥがＨレベルになると、ノードＪおよびＫの電位はＬ（論理ロー）レベルとなる。そのため、ＰＭＯＳＦＥＴ１０１がオンになり、ＮＭＯＳＦＥＴ１０７がオフになり、これにより選択信号線ＳＸ１に電源電圧Ｖｃｃが供給される。その結果、図１３に示したワード線ドライバ８５によりワード線の電圧が電源電圧Ｖｃｃになる。
【００６７】
続いて、信号ＸＥがＬレベルになると、ノードＪの電位がＨレベルになり、ノードＬおよびＭの電位がともにＬレベルになる。ノードＪの電位がＨレベルになると、ＰＭＯＳＦＥＴ１０１はオフになり、選択信号線ＳＸ１への電源電圧Ｖｃｃの供給は停止する。一方、ノードＬの電位がＬレベルになると、ＰＭＯＳＦＥＴ１０３がオンになる。ノードＭの電位がＬレベルになると、ＮＭＯＳＦＥＴ１０５がオフになる。そのため、電源電圧ＶｃｃがＮＭＯＳＦＥＴ１０８のゲートに印加され、これによりＮＭＯＳＦＥＴ１０８がオンになる。選択信号線ＳＸ１の電圧は接地電圧Ｖｓｓまで低下する。そのため、ワード線の電圧も接地電圧Ｖｓｓまで低下する。信号ＸＥの立下がりから所定時間経過後に、ノードＫ，Ｌ，Ｍの電位がすべてＬレベルになる。ノードＫの電位がＬレベルになると、ＮＭＯＳＦＥＴ１０７がオンになり、選択信号線ＳＸ１の電圧は負電圧Ｖｂｂまで低下する。ノードＬの電位がＨレベルになるとＰＭＯＳＦＥＴ１０３はオフになる。ノードＭの電位がＨレベルになると、ＮＭＯＳＦＥＴ１０５はオンになる。そのため、ＮＭＯＳＦＥＴ１０８のゲート電圧は負電圧Ｖｂｂまで低下し、これによりＮＭＯＳＦＥＴ１０８はオフになる。
【００６８】
以上に述べた回路構成により、制御回路ユニット６６ａでは、負電圧Ｖｂｂ、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの３種類の電圧を適宜に切り換え、選択信号線ＳＸ１に乗せて出力する。
ここで、上述した制御回路ユニット６６ａにおいては信号ＸＥの立上がりおよび立下がり時に貫通電流Ｉ１およびＩ２が流れるという問題がある。すなわち、信号ＸＥがＨレベルになるとノードＪの電位は直ちにＬレベルになるが、ノードＫの電位はＰＭＯＳＦＥＴ１００により伝達時間だけ送れてＬレベルになる。そのため、ＰＭＯＳＦＥＴ１０１およびＮＭＯＳＦＥＴ１０７が同時にオンになるため、貫通電流Ｉ１が流れる。また、信号ＸＥがＬレベルになるとノードＬの電位は直ちにＬレベルになるが、ノードＭの電位はＰＭＯＳＦＥＴ１０２による伝達時間だけ遅れてＬレベルになる。そのため、ＰＭＯＳＦＥＴ１０３およびＮＭＯＳＦＥＴ１０５が同時にオンになり、貫通電流Ｉ２が流れる。このような貫通電流Ｉ１，Ｉ２が流れると、負電圧Ｖｂｂが大幅に上昇することになる。そのため、Ｖｂｂ発生回路４０は上昇した負電圧Ｖｂｂを所定電圧まで回復させる必要があり、大きな駆動能力が必要になるとともに、消費電力が大きくなる。
【００６９】
このような貫通電流を低減するためには、図１６に示されるように貫通電流が流れる経路にＮＭＯＳＦＥＴ１０９および１１０をそれぞれ追加するのが望ましい。ここでは、ＰＭＯＳＦＥＴ１０１およびＮＭＯＳＦＥＴ１０９によりＣＭＯＳインバータが構成され、ＰＭＯＳＦＥＴ１０３およびＮＭＯＳＦＥＴ１１０によりＣＭＯＳインバータが構成される。そのため、ノードＪの電位がＬレベルになり、ＰＭＯＳＦＥＴ１０１がオンになると、ＮＭＯＳＦＥＴ１０９がオフになる。その結果、ＮＭＯＳＦＥＴ１０７がオンになっていても貫通電流は流れない。同様に、ノードＬの電位がＬレベルになり、ＰＭＯＳＦＥＴ１０３がオンになると、ＮＭＯＳＦＥＴ１１０がオフになる。その結果、ＮＭＯＳＦＥＴ１０５がオンになっていても貫通電流は流れない。
【００７０】
図１７は、上述した半導体メモリ装置の各構成要素のウェル上への配置を表した図である。
上述したとおり、本実施形態における半導体メモリ装置は、Ｐ型単結晶シリコン基板又はＰ型ウェル領域（Ｐ型基板領域ＰＷＡという）に形成される。ＤＲＡＭ制御回路３９、メインアンプＩ／Ｏ系３８、Ｖｂｂ発生回路４０、Ｖｂｌｐ発生回路４１、その他アドレスバッファ、クロック回路等からなるロジック回路は、Ｎ型ウエル領域ＮＷＡとＰ型基板領域ＰＷＡとに形成される。また、セルブロック３２、センスアンプ帯３５、ロウデコーダ４２およびカラムデコーダ３４からなるＤＲＡＭコアは、Ｎ型ウエル領域ＮＷＡよりも深いＮ型ウエル領域ＮＷＢに形成される。このように、ＤＲＡＭコアが形成されるＮ型ウエル領域ＮＷＢを、ロジック回路が形成されるＮ型ウエル領域ＮＷＡよりも深いＮ型とすることにより、両者間を分離して、ロジック回路領域（ＬＯＧＩＣ  ＣＩＲＣＵＩＴ  ＲＥＧＩＯＮ）からのノイズがＤＲＡＭコア領域（ＤＲＡＭ  ＣＯＲＥ  ＲＥＧＩＯＮ）に悪影響を与えないようにしている。
【００７１】
Ｎ型ウエル領域ＮＷＢにおいて、メモリセルアレイ３２は、通常の（ロジック回路領域に採用されているＮＭＯＳＦＥＴのしきい値と同じ）しきい値を持つＮＭＯＳＦＥＴ４７〜５０，５２〜５９と、通常よりも低いしきい値を持つメモリセルトランジスタＭＴおよびＮＭＯＳＦＥＴ５１，６２とは、それぞれ異なる領域にまとめられ、前者はＰ型ウェル領域ＰＷＡに、後者はＰ型ウェル領域ＰＷＢに形成される。
【００７２】
ロウデコーダも同様に、低いしきい値を持つワード線ドライバ８０のＮＭＯＳＦＥＴ７７，７８と、その他のＮＭＯＳＦＥＴとは、それぞれ異なる領域にまとめられ、前者はＰ型ウェル領域ＰＷＢに、後者はＰ型ウェル領域ＰＷＡに形成される。
かかる構成において、本実施形態における半導体メモリ装置の動作を図１８に示すタイミングチャートに基づいて説明する。なお、同図において、Ｊは図１４中のノードＪの電位を示し、Ｎは図１４中のノードＮの電位を示す。
【００７３】
ロウアドレスストローブ信号／ＲＡＳの立ち下がりに同期してアドレス信号の取り込みが行われる。すなわち、信号／ＲＤＰが立ち上がり、引き続いて、ロウアドレス確定を示す信号ＸＧが立ち上がる。そして、プリチャージ回路の信号線ＳＢＳの電位が立ち下がり、更に、信号線ＳＢＳＬの電位が立ち下がる。
この状態で、ワード線選択可能信号ＸＥが立ち上がると、ノードＪの電位が立ち下がって、選択信号線ＳＸ１（この場合、制御回路ユニット６６ａが選択されたものとする）の電位が、非選択状態の負電圧Ｖｂｂから電源電圧Ｖｃｃに変化する。
【００７４】
これにより、ワード線２１が負電圧Ｖｂｂから電源電圧Ｖｃｃに立ち上がる。このワード線２１の立ち上がりにより、一対のビット線１５の一方に、選択されたメモリセルの情報電荷に対応した微小電圧の変化が生じる。そして、信号線ＶＳＰの電位が立ち上がることにより、センスアンプ２５Ｐａが活性化し、ビット線の電位変化を増幅して入出力線ｓｕｂＩ／Ｏに出力する。
【００７５】
ワード線２１の選択が終了すると、信号ＸＥが立ち下がり、ワード線２１（選択信号線ＳＸ１）の電位が立ち下がる。このとき、制御回路ユニット６６ａでは、信号ＸＥの立ち下がりに応じて、ノードＮにワンショットパルスが発生し、このワンショットパルスがハイレベル（電源電圧Ｖｃｃ）である間、ワード線２１の電位が一時的に接地電圧Ｖｓｓにホールドされ、その後、ワンショットパルスの立ち下がりに応じて、ワード線２１の電圧が負電圧Ｖｂｂまで低下する。以上で、半導体メモリ装置の読み出し動作が終了する。
【００７６】
図１９は、本実施形態におけるメモリセルの電位状態を示している。同図において、セルプレート電圧ＶｃｐおよびメモリセルトランジスタＭＴが形成されているＰ型ウェル領域ＰＷＢの電圧は共に接地電圧Ｖｓｓに設定されている。
図１９Ａは、Ｈレベル（“１”）の書き込み状態を示しており、ワード線２１に接続されるゲート電圧は、３．３Ｖにされ、ビット線のＨレベル（２．３Ｖ）がキャパシタＭＣに書き込まれる。
【００７７】
図１９Ｂは、Ｌレベル（“０”）の書き込み状態を示しており、ワード線２１に接続されるゲート電圧は、３．３Ｖにされ、ビット線のＬレベル（０Ｖ）がメモリセルキャパシタＭＣに書き込まれる。
図１９Ｃは、データ保持状態を示しており、ワード線２１に接続されるゲート電圧は、非選択レベルの−０．５Ｖにされ、このときビット線は上記書き込み／読み出し状態では０Ｖ、２．３ＶのＨレベル／Ｌレベルとされ、待機状態ではハーフプリチャージ電圧１．２Ｖである。メモリセルキャパシタＭＣの保持電圧は０Ｖか２．３Ｖであり、アドレス選択用のＮＭＯＳＦＥＴ７９のソースは上述した通り負電圧Ｖｂｂである。従って、ビット線あるいは上記保持電圧が０Ｖのときでも、逆バイアス電圧（−０．５Ｖ）が印加されているので、情報電荷を消失させるようなリーク電流が流れない。
【００７８】
以上に説明した本実施形態の半導体メモリ装置の作用効果を以下に説明する。
（１）メモリセルトランジスタＭＴとして通常よりも低いしきい値のものを用いている。従って、上記式▲１▼の第２項が小さくなり、記憶容量を増やすことができる。
（２）本実施形態では、図１９に示す通り、セルプレート電圧Ｖｃｐを０Ｖに設定している。これは上述した通り、メモリセルキャパシタＭＣの容量絶縁膜およびロジック回路を構成するトランジスタのゲート絶縁膜の厚さを全て等しくしたために可能となる。こうすれば、メモリセルキャパシタＭＣにロジック回路領域と同様の電源電圧が印加されても、容量絶縁膜の耐圧がＴＤＤＢ特性に基づいて保証されているので、問題はない。従って、セルプレート電圧Ｖｃｐとして、各種電源電圧の中でも安定した電圧である接地電圧Ｖｓｓを使用して回路動作の安定化を図ることができると共に、特別なセルプレート電圧Ｖｃｐの生成回路を用いる必要が無く、回路の省面積化、低コスト化を実現できる。
【００７９】
（３）本実施形態では、図１９に示す通り、メモリセルトランジスタＭＴが形成されているＰ型ウェル領域ＰＷＢの電位を０Ｖ（接地電圧Ｖｓｓ）に設定している。従って、メモリセルトランジスタＭＴにおけるバックゲート効果を除去することができ、上記式▲１▼の第２項が小さくなって、記憶容量を増やすことができる。
【００８０】
（４）ロウデコーダ４２において、論理回路６９への供給線ＬＡとドライブ回路８０への供給線ＬＢとをレイアウト上別系統の配線で形成しているので、ワード線２１にノイズが影響しにくく、精度の高い書き込みおよび読み出し動作を行うことができる。
（５）ドライブ回路８０の２段のＮＭＯＳＦＥＴ７７，７８のしきい値を、メモリセルトランジスタＭＴと等しく低い値に設定しているので、ワード線２１の立ち上がり速度が早くなり、書き込み・読み出し動作の高速化を実現することができる。
【００８１】
（６）良好なＴＤＤＢ特性を保持して、信頼性の高い設計を行うためおよび消費電流を低減するためには、ビット線１５とワード線２１との間に高い電圧を印加しないことが望ましく、本実施形態のように非選択状態のワード線２１が負電圧Ｖｂｂに保持されている場合、ビット線にはなるべく電源電圧Ｖｃｃが直接印加されないようにすることが望ましい。
【００８２】
本実施形態では、センスアンプ２５Ｐａ（延いてはビット線）に電源線３６からの電源電圧Ｖｃｃを印加するためのスイッチング素子として、Ｎチャネル型ＭＯＳＦＥＴ５１を用いているので、スイッチング素子としてＰチャネル型ＭＯＳＦＥＴを用いた場合に比べて、１対のビット線１５（センスアンプ２５Ｐａ）に対し、電源電圧ＶｃｃをＮＭＯＳＦＥＴ５１のしきい値電圧Ｖｔｎだけレベルシフトした電圧を印加することができ、回路の信頼性を高めると共に、消費電流を低減することができる。
【００８３】
また、スイッチング素子としてＰチャネル型ＭＯＳＦＥＴを用いた場合に比べて、センスアンプ２５Ｐａ（ＰＭＯＳＦＥＴ４５，４６）に発生する寄生容量が低くなり、センスアンプ２５Ｐａの動作の高速化を実現することができる。
（７）ビット線対を共通ビット線対に接続するためのスイッチングトランジスタ４９，５０を、センスアンプ２５ＰａのＰＭＯＳＦＥＴ４５，４６に対し、サブアレイ３２ａとは反対側に配置している。従って、スイッチングトランジスタ４９，５０として、メモリセルトランジスタＭＴのように低いしきい値のものを用いずに、ロジック回路領域に用いたＮＭＯＳＦＥＴと同じしきい値のものを用いることができる。たとえばスイッチングトランジスタ４９，５０として低いしきい値のものを用いた場合、スイッチングトランジスタ４９，５０を確実にＯＦＦさせるための電圧として負電圧Ｖｂｂを用いる必要があるが、本実施形態にあってはスイッチングトランジスタ４９，５０を確実にＯＦＦさせるための電圧として０Ｖ（接地電圧Ｖｓｓ）を用いることができる。その結果、以下の通りの作用効果を奏することができる。
【００８４】
（ａ）スイッチングトランジスタ４９，５０の動作範囲が、ワード線２１と同様の負電圧Ｖｂｂ〜電源電圧Ｖｃｃではなく、接地電圧Ｖｓｓ（０Ｖ）〜電源電圧Ｖｃｃとなる。従って、ワード線駆動回路と同様の回路構成とレイアウトエリアが不用となり、省面積化を実現できる。
（ｂ）Ｖｂｂ発生回路４０の能力を高める必要がなくなり、Ｖｂｂ発生回路４０に要するレイアウト面積を小さくすることができると共に、消費電流も低減することができる。
【００８５】
（８）電源線３６、接地線３７を、メモリセルアレイ３３上に絶縁膜を介して配置することにより、電源線および接地線とメモリセルアレイ３３とを異なる層に形成しているので、センスアンプ活性時に生じる電源の電圧降下や接地電圧のバウンド等ノイズ成分を除去することができる。その結果、上記式▲１▼のαやγを１に近づけることができ、記憶容量を増やすことができると共に、特別な電源強化対策を行う必要がなくなり、回路規模を縮小できる。
【００８６】
（９）本実施形態のように非選択状態のワード線２１を負電圧Ｖｂｂにクランプする場合、活性化させたワード線２１を非活性状態にしたときに発生する電荷が、負電圧Ｖｂｂノードに流れ、ＮＭＯＳＦＥＴ７９を通って他のワード線２１に流れ込み、その結果、他のワード線２１に接続されたメモリセルトランジスタＭＴのゲート電位が上昇して蓄積電荷のリークが発生し、データの保持特性が悪くなる問題がある。そこで、本実施形態では、信号ＸＥが立ち下がった時、ワード線２１（選択信号線ＳＸ１）の電位を、ＶｃｃレベルからいきなりＶｂｂレベルまで低下させるのではなく、制御回路ユニット６６ａが、信号ＸＥの立ち下がりに応じて、選択信号線ＳＸ１の電位を一時的に接地電圧Ｖｓｓ（０Ｖ）レベルにホールドしてから、負電圧Ｖｂｂまで低下するよう構成しているので、このホールド期間中に、ワード線２１に溜まった電荷の大半が接地電位に流れ込む。従って、その後、負電圧Ｖｂｂレベルまで低下させたときに新たに電荷が発生しても、トータルとしての電荷量は少なくなっているので、ワード線２１に接続されたメモリセルトランジスタＭＴのゲート電位の上昇が抑制され、その結果、蓄積電荷のリークに起因するデータの保持特性の悪化を防止することができる。
【００８７】
本発明による半導体メモリ装置によれば、メモリセルアレイから延びるビット線とセンスアンプとを接続するためのスイッチング用電界効果型トランジスタを、狭い動作範囲で確実にＯＮ／ＯＦＦさせることができるので、駆動用回路の能力や規模を小さく抑えることができ、省面積化を実現することができる。
尚、本発明は、ロジック回路とＤＲＡＭとを半導体基板上に集積化したものに限らず、ＤＲＡＭ単体にも適用可能である。
【００８８】
【発明の効果】
本発明にあっては、データの保持特性の良好な半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体メモリ装置のレイアウトを示す平面図である。
【図２】図１に示された半導体メモリ装置の部分平面図である。
【図３】図１に示された半導体メモリ装置の回路構成を示すブロック図である。
【図４】図３に示されたサブアレイのレイアウトを示す部分平面図である。
【図５】図１に示された半導体メモリ装置の製造プロセスを示す断面図である。
【図６】図１に示された半導体メモリ装置の製造プロセスを示す断面図である。
【図７】図１に示された半導体メモリ装置の製造プロセスを示す断面図である。
【図８】図３に示されたサブアレイの回路図である。
【図９】図３に示されたセンスアンプ帯の回路図である。
【図１０】図３に示されたロウデコーダのブロック図である。
【図１１】図１０に示された第１のロウアドレス検出回路およびワード線選択回路部の回路図である。
【図１２】図１１に示されたワード線ドライバおよび論理回路への負電圧の供給を示すブロック図である。
【図１３】図１１に示された第１のロウアドレス検出回路およびワード線選択回路と置換可能な冗長回路の回路図である。
【図１４】図１０に示された第２のロウアドレス検出回路および制御択回路の回路図である。
【図１５】図１４に示された制御回路の動作を示すタイミング図である。
【図１６】図１４中の制御回路ユニットの他の例を示す回路図である。
【図１７】図１に示された半導体メモリ装置のウェル配置を示す平面図である。
【図１８】図１に示された半導体メモリ装置のタイミング図である。
【図１９】図８に示されたメモリセルの電位状態を示す回路図である。
【図２０】従来の半導体メモリ装置の製造プロセスを示す断面図である。
【図２１】従来の半導体メモリ装置の製造プロセスを示す断面図である。
【図２２】従来の半導体メモリ装置の製造プロセスを示す断面図である。
【符号の説明】
３１  半導体メモリ装置
１５  ビット線
２１  ワード線
３２  サブアレイ
３３  メモリセルアレイ
４２  ロウデコーダ
６３  第１のロウアドレス検出回路
６６  制御回路
７０  ワード線ドライバ
１００〜１０３  ＰＭＯＳＦＥＴ
１０５〜１１０  ＮＭＯＳＦＥＴ
ＭＣ  メモリセルキャパシタ
ＭＴ  メモリセルトランジスタ
【図１】
0003553850.tif 000002
【図２】
0003553850.tif 000003
【図３】
0003553850.tif 000004
【図４】
0003553850.tif 000005
【図５】
0003553850.tif 000006
【図６】
0003553850.tif 000007
【図７】
0003553850.tif 000008
【図８】
0003553850.tif 000009
【図９】
0003553850.tif 000010
【図１０】
0003553850.tif 000011
【図１１】
0003553850.tif 000012
【図１２】
0003553850.tif 000013
【図１３】
0003553850.tif 000014
【図１４】
0003553850.tif 000015
【図１５】
0003553850.tif 000016
【図１６】
0003553850.tif 000017
【図１７】
0003553850.tif 000018
【図１８】
0003553850.tif 000019
【図１９】
0003553850.tif 000020
【図２０】
0003553850.tif 000021
【図２１】
0003553850.tif 000022
【図２２】
0003553850.tif 000023