(57)【特許請求の範囲】
【請求項１】
ワード線冗長及びビット線冗長を有する大型メモリ・アレイであって、
（ａ）一部に欠陥の可能性がある正規メモリ・セルのデフォルト・アレイと、
（ｂ）前記デフォルト・アレイの欠陥ワード線がメモリ・セルの冗長アレイのセル・ブロックにマップされ、前記デフォルト・アレイの欠陥ビット線も前記冗長アレイのセル・ブロックにマップされる前記冗長アレイと、
（ｃ）前記デフォルト・アレイと前記冗長アレイの双方に制御信号を供給する制御機構と、
（ｄ）前記デフォルト・アレイに直接に供給される、データにアクセスするためのアドレスを受信し、前記デフォルト・アレイの欠陥構成要素に対応するヒューズ・バンクのアドレスを受信し、前記デフォルト・アレイに供給されるアドレスが前記ヒューズ・バンクのアドレスのいずれかと一致するか否かを判定し、一致する場合には、適切なアドレス・マッピングを使用して前記冗長アレイにアクセスし、更に選択信号を生成する冗長計算機構と、
（ｅ）  前記デフォルト・アレイと前記冗長アレイの双方からデータ出力を受信し、データを出力するに当たり前記冗長計算機構からの前記選択信号によって制御されるマルチプレクサとを含み、前記冗長計算機構に応答し、前記冗長アレイへのアクセスに使用される前記ワード線または前記ビット線のいずれかのアドレス・マッピングを選択するためのセレクタを前記冗長アレイが含むことを特徴とする大型メモリ・アレイ。
【請求項２】
正規メモリ・セルのデフォルト・アレイ、及びメモリ・セルの冗長アレイを有する大型メモリ・アレイを管理する方法であって、
（ａ）前記デフォルト・アレイ内で欠陥ワード線をアドレス指定するために使用されるワード・アドレスが、前記冗長アレイ内ではワード・アドレスとビット・アドレスの双方として使用され、前記デフォルト・アレイ内で欠陥ビット線をアドレス指定するために使用されるビット・アドレスも、前記冗長アレイ内ではワード・アドレスとビット・アドレスの双方として使用されるように、前記デフォルト・アレイの欠陥ワード線、あるいは欠陥ビット線を前記冗長アレイの冗長セル・ブロックにマップするステップと、
（ｂ）制御信号、及びデータ入力を前記デフォルト・アレイと前記冗長アレイの双方に供給するステップと、
（ｃ）前記デフォルト・アレイに保管されたデータにアクセスするためのアドレス、及び前記デフォルト・アレイの欠陥構成要素に対応するヒューズ・バンクのアドレスから、前記デフォルト・アレイに供給されるアドレスが前記ヒューズ・バンクのアドレスのいずれかと一致するか否かを判定し、一致する場合には、前記冗長アレイへのアクセスに使用される前記ワード線または前記ビット線のいずれかのアドレス・マッピングを選択して前記冗長アレイにアクセスし、更に選択信号を生成するステップと、
（ｄ）前記デフォルト・アレイと前記冗長アレイの双方からデータ出力を受信し、前記選択信号に基づいて前記デフォルト・アレイ、あるいは前記冗長アレイのいずれかから受信されるデータを出力するステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概してコンピュータのメモリ・アレイに関し、より詳細には、冗長計算による性能低下を伴わない、ワード線冗長とビット線冗長の双方をもつ大型メモリ・アレイに関する。
【０００２】
【従来の技術】
大型メモリ・アレイは、ある種の冗長性を必要とする。つまり欠陥チップを修復するために余分なメモリ構成要素を必要とするが、これによりメモリ・チップのコストを低減させる。冗長性は、種々の欠陥を修復するために冗長ワード線、及び冗長ビット線の形をとる。冗長計算は、与えられたメモり・アドレスが、ヒューズ・バンク内に格納されている欠陥アドレスと一致するかどうかを判定するプロセスである。与えられたアドレスが、特定のヒューズ・アドレスと一致すると、そのヒューズ・アドレスに対応する冗長メモリ構成要素が使用され、欠陥メモリ構成要素と置き換えられる。
【０００３】
既存技術ではこの冗長計算は、アクセスするべき冗長ビット線があれば、これを判別するために、正規のメモリ・アレイにアクセスする前に完了する必要がある。この理由は、冗長ビット線を読み取る、あるいはこれに書き込むために要する時間が、正規のビット線にアクセスするために要する時間に、少なくとも同じためである。
【０００４】
【発明が解決しようとする課題】
したがって本発明の目的は、冗長計算に通常は付随する性能低下を伴わない、ワード線冗長及びビット線冗長を大型メモリ・アレイ内に設けることである。
【０００５】
【課題を解決するための手段】
本発明に従い、欠陥ワード線が、冗長アレイ内でセル・ブロックにマップされ、欠陥ビット線も、冗長アレイ内でセル・ブロックにマップされる。冗長アレイへのアクセスは、冗長計算の結果に基づいて実行される。このため冗長アレイを１ビット線に当たり非常に少ないセルを使用して構成でき、これにより冗長アレイには、正規のメモリ・アレイにアクセスするよりもはるかに高速にアクセスできる。
【０００６】
【発明の実施の形態】
ここで図面を参照し、特に図１を見ると、既存技術で実現されている冗長性をもつ大型メモリ・アレイの一例が示されている。このメモリ・アレイ１０は、正規のメモリ・セル・アレイ１１、ならびにワード線冗長メモリ・セル・アレイ１２、及びビット線冗長メモリ・セル・アレイ１３から成る。書き込み可能、チップ選択、その他を含む制御回路１４からの通常の制御信号が、メモリ・アレイ１０に供給される。メモリ・アレイへの読み取り、及び書き込みアクセス用のアドレスは、冗長計算回路１５に供給され、更に冗長計算の結果に基づいて正規のセル・アレイ１１、あるいはアレイ１２及びアレイ１３に供給される。
【０００７】
冗長計算回路１５に供給されたアドレス入力が、正規のセル・アレイ１１内の欠陥セルに対応する特定のヒューズ・アドレスと一致すると、そのヒューズ・アドレスに対応する、アレイ１２及びアレイ１３内の冗長メモリ構成要素が使用され、欠陥メモリ構成要素と置き換えられる。この冗長計算は、アクセスするべき冗長ビット線があれば、これを判別するために、正規のメモリ・セル・アレイ１１にアクセスする前に完了する必要がある。この遅延が、性能を低下させる。
【０００８】
図２は、本発明に従ったメモリ・アーキテクチャを示している。このアーキテクチャは正規のメモリ・セル・アレイ２１、制御回路２４、及び冗長計算回路２５を含む。しかしワード線冗長メモリ・セル、及びビット線冗長メモリ・セルは、冗長アレイ２６のセル・ブロックにマップされる。読み取り、あるいは書き込みアクセス用のアドレスは、冗長計算回路２５と同様に正規のメモリ・セル・アレイ２１にも直接に供給される。データ入力、及び制御信号は、正規のメモリ・セル・アレイ２１と冗長アレイ２６の双方に供給される。正規のメモリ・セル・アレイ２１、及び冗長アレイ２６のデータ読み出し出力は、マルチプレクサ２７に供給される。マルチプレクサ２７への選択信号は、冗長計算回路２５によって供給される。
【０００９】
所定のサイクル開始時点に、与えられるアドレスが、正規アレイ２１と冗長計算回路２５の双方に送信される。冗長計算回路２５は、正規アレイにアクセスがされている間に、与えられたアドレスが、ヒューズ・バンク内に格納されているいずれかの欠陥アドレスと一致するかどうかを判定し、一致する場合には、冗長アレイ２６にアクセスする。
【００１０】
書き込みサイクル中には、正規アレイ２１にデータが書き込まれるが、そのアドレスが、正規アレイ内の欠陥メモリ構成要素に対応することを冗長計算が判定すると、冗長アレイ２６にもデータが書き込まれる。冗長計算を実行するために要する余分な遅延は、高速の冗長アレイ２６内で取り戻されるので、冗長計算を実行し、更に冗長アレイ２６にデータを書き込むために要する時間は、正規アレイ２１にデータを書き込むために要する時間に比べて長くはならない。
【００１１】
読み取りサイクル中には、正規メモリ・アレイ２１からデータが読み出されるが、そのアドレスが、欠陥メモリ構成要素に対応することを冗長計算が判定すると、冗長アレイ２６からもデータが読み出される。読み取り中に冗長アレイ２６がアクセスされると、冗長アレイ２６の出力が、マルチプレクサ２７によって選択され、これを通して出力される。それ以外のときは、正規アレイの出力が選択され、マルチプレクサを通して出力される。書き込みサイクルと同様に、冗長計算を実行し、更に冗長アレイにアクセスするために要する時間は、正規アレイからデータを読み取るために要する時間に比べて長くはならない。
【００１２】
前記で説明したように、冗長計算、及び冗長アレイへのアクセスは、正規アレイへのアクセスと同時に実行される。冗長ビット線のアドレス空間を冗長アレイのセル・ブロックにマップすることによって、冗長アレイ２６がもつ１ビット線当たりのセルを非常に少なくでき、冗長アレイ２６を正規アレイ２１よりもはるかに高速にできる。冗長計算、及び冗長アレイへのアクセスでの遅延が、正規アレイに対する遅延に比べて長くなければ、正規アレイの性能は、冗長性によって低下しない。
【００１３】
この冗長技術は、ワード線とビット線の双方の冗長回路がもつクリティカル・パスから冗長性を取り除く。欠陥ビット線は、ワード線とビット線の双方の次元において冗長アレイ２６にマップされるため、１ビット線当たり冗長アレイ２６がもつセル数を、デフォルト・アレイ、すなわち正規アレイ２１がもつセル数よりもはるかに少なく設計できる。このため冗長アレイ２６へのアクセスは、デフォルト・アレイへのアクセスよりもはるかに高速になり、冗長計算用の時間余裕が生み出される。次に冗長アレイ２６の出力は、デフォルト・アレイの出力に多重化、すなわちドット（ｄｏｔ）され、その際に冗長アクティブ信号を使用して、読み取り操作中にどちらのデータを使用するべきかが判別される。
【００１４】
図３は、冗長メモリ・アレイ２６をより詳細に示し、更にこのアレイへのアクセス方法を示している。冗長ワード線のセル・ブロック３１０〜３１７、及び冗長ビット線のセル・ブロック３２０〜３２７は、セル・ブロックとしてアレイ２６にマップされる。したがってこの例では、冗長アレイ２６は、８本のデフォルト・ワード線と置き換えるために８個のセル・ブロックを設け、８本のデフォルト・ビット線と置き換えるために８個のセル・ブロックを設けている。当分野に知識をもつ当業者は、冗長セル・ブロック数を変更できることをもちろん理解するであろう。ワード線デコーダ３３は、ワード・アドレスをデコードし、ビット線デコーダ３４は、ビット・アドレスをデコードする。これらのアドレスは、冗長計算回路２５によって制御されるセレクタ３５を通して供給される。冗長計算回路はまた、信号ＷＨＩＣＨ＿ＲＥＰＬＡＣＥＭＥＮＴ＿ＭＡＴＣＨＥＤをビット線デコーダ３４に出力する。
【００１５】
このアーキテクチャの利点は、冗長アレイ２６内で１つの欠陥が発生した場合に、この欠陥が影響を及ぼす置き換えは、１つだけである可能性がより高いことである。既存技術のワード線冗長においては、例えば２本の隣接する冗長ワード線の２個の隣接するセル上に欠陥が発生すると、これら双方の冗長ワード線が共に使用できなくなる。図３に示されるように冗長ワード線がブロックにマップされる状態では、１つの欠陥によって使用できなくなるワード線置き換えは、１つだけである可能性がはるかに高い。この冗長メモリ・アレイの重要点は、デフォルト・アレイからのデフォルト・ワード線が、冗長アレイのワード線とビット線の双方の次元にマップされることである。これは、デフォルト・ワード線用に使用されたワード・アドレスが、冗長アレイ内では、ワード・アドレスとビット・アドレスの双方として使用されるということである。ビット冗長では、デフォルト・アレイ、すなわち正規アレイ２１のビット線が、冗長アレイ２６のワード線とビット線の双方の次元にマップされる。デフォルト・アレイ２１のビット線アドレスは、冗長アレイ２６のワードとビットの双方の次元において使用される。
【００１６】
冗長計算回路２５は、アドレスがワード線冗長、あるいはビット線冗長のヒューズ・バンクのいずれかと一致するかどうかを判定する。アドレスが、ワード線ヒューズ・バンクと一致すれば、冗長アレイ内でそのヒューズ・バンクに対応するセル・ブロックが、アクセスされる。ワード線冗長、及びビット線冗長は、冗長アレイにアクセスするために、２つの別のアドレス・マッピングを必要とするので、信号「ビット／ワード」が、冗長アレイ２６にアドレスがマップされる方法を選択する。１つのアドレスが、ワード線とビット線の双方のヒューズ・バンクに一致する場合には、冗長計算ブロック２５内の優先順位デコーダが、いずれか一方のみを選択する。例えば欠陥ワード線と欠陥ビット線とがオーバーラップすると、オーバーラップ点におけるセルは、冗長ワード線ヒューズ・バンクと冗長ビット線ヒューズ・バンクの双方に一致する。そのセルに対応するアドレスが与えられた場合、ビット線冗長、あるいはワード線冗長のいずれかを使用できるので、１つのみが選択される必要がある。
【００１７】
１つの好ましい実施例を使って本発明を説明してきたが、当分野に知識をもつ当業者は、文頭で述べた特許請求の範囲の意図及び範囲内で変更を加えて、本発明を実施し得ることを理解するであろう。
【００１８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１９】
（１）
ワード線冗長及びビット線冗長を有する大型メモリ・アレイであって、
（ａ）一部に欠陥の可能性がある正規メモリ・セルのデフォルト・アレイと、
（ｂ）前記デフォルト・アレイの欠陥ワード線がメモリ・セルの冗長アレイのセル・ブロックにマップされ、前記デフォルト・アレイの欠陥ビット線も前記冗長アレイのセル・ブロックにマップされる前記冗長アレイと、
（ｃ）前記デフォルト・アレイと前記冗長アレイの双方に制御信号を供給する制御機構と、
（ｄ）前記デフォルト・アレイに直接に供給される、データにアクセスするためのアドレスを受信し、前記デフォルト・アレイの欠陥構成要素に対応するヒューズ・バンクのアドレスを受信し、前記デフォルト・アレイに供給されるアドレスが前記ヒューズ・バンクのアドレスのいずれかと一致するか否かを判定し、一致する場合には、適切なアドレス・マッピングを使用して前記冗長アレイにアクセスし、更に選択信号を生成する冗長計算機構と、
（ｅ）  前記デフォルト・アレイと前記冗長アレイの双方からデータ出力を受信し、データを出力するに当たり前記冗長計算機構からの前記選択信号によって制御されるマルチプレクサと、
を含む大型メモリ・アレイ。
（２）
前記冗長アレイ内の冗長構成要素がセル・ブロックにマップされ、前記冗長アレイ内の１つの欠陥が複数の置き換え構成要素に影響を及ぼす可能性を低減させる、（１）に記載の大型メモリ・アレイ。
（３）
前記冗長計算機構に応答し、前記冗長アレイへのアクセスに使用される前記ワード線または前記ビット線のいずれかのアドレス・マッピングを選択するためのセレクタを前記冗長アレイが含む、（２）に記載の大型メモリ・アレイ。
（４）
正規メモリ・セルのデフォルト・アレイ、及びメモリ・セルの冗長アレイを有する大型メモリ・アレイを管理する方法であって、
（ａ）前記デフォルト・アレイ内で欠陥ワード線をアドレス指定するために使用されるワード・アドレスが、前記冗長アレイ内ではワード・アドレスとビット・アドレスの双方として使用され、前記デフォルト・アレイ内で欠陥ビット線をアドレス指定するために使用されるビット・アドレスも、前記冗長アレイ内ではワード・アドレスとビット・アドレスの双方として使用されるように、前記デフォルト・アレイの欠陥ワード線、あるいは欠陥ビット線を前記冗長アレイの冗長セル・ブロックにマップするステップと、
（ｂ）制御信号、及びデータ入力を前記デフォルト・アレイと前記冗長アレイの双方に供給するステップと、
（ｃ）前記デフォルト・アレイに保管されたデータにアクセスするためのアドレス、及び前記デフォルト・アレイの欠陥構成要素に対応するヒューズ・バンクのアドレスから、前記デフォルト・アレイに供給されるアドレスが前記ヒューズ・バンクのアドレスのいずれかと一致するか否かを判定し、一致する場合には、適切なアドレス・マッピングを使用して前記冗長アレイにアクセスし、更に選択信号を生成するステップと、
（ｄ）前記デフォルト・アレイと前記冗長アレイの双方からデータ出力を受信し、前記選択信号に基づいて前記デフォルト・アレイ、あるいは前記冗長アレイのいずれかから受信されるデータを出力するステップと、
を含む方法。
【図面の簡単な説明】
【図１】ワード線とビット線の双方の冗長性、及び冗長計算回路をもつ既存技術による大型メモリ・アレイを示すブロック図である。
【図２】性能低下を伴わないワード線とビット線の双方の冗長性をもつ、本発明に従った大型メモリ・アレイを示すブロック図である。
【図３】図２のメモリ・アレイの冗長ワード線のセル、及び冗長ビット線のセルが、セル・ブロックとして冗長アレイにマップされる方法を示す、より詳細なブロック図である。
【符号の説明】
１０              メモリ・アレイ
１３              ビット線冗長メモリ・セル・アレイ
３１０〜３１７        冗長ワード線のセル・ブロック
３２０〜３２７            冗長ビット線のセル・ブロック
３５              セレクタ
【図１】
0003554478.tif 000002
【図２】
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【図３】
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