(57)【特許請求の範囲】
【請求項１】
第１の抵抗素子と、第２の抵抗素子とが直列に接続され、
前記第１および前記第２の抵抗素子の両方が磁気抵抗素子であり、
前記第１および前記第２の抵抗素子の磁気抵抗素子間で互いに独立に磁気抵抗を制御することが可能である、磁気抵抗素子。
【請求項２】
第１の抵抗素子と、第２の抵抗素子とが直列に接続され、
前記第１および前記第２の抵抗素子の両方が磁気抵抗素子であり、
前記磁気抵抗素子を単一の記憶素子として２次元的、または３次元的に複数個配置し、
前記第１および前記第２の抵抗素子の磁気抵抗素子間で、互いに独立に磁気抵抗を制御することが可能である、磁気抵抗効果型記憶素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果（以下、ＭＲという。）を利用した記憶素子に関し、特に、高感度かつ高密度の磁気抵抗素子および磁気抵抗効果型記憶素子に関するものである。
【０００２】
【従来の技術】
ＭＲ膜を用いた固体記憶デバイスは、シュヴェー（Ｌ．Ｊ．Ｓｃｈｗｅｅ）、プロシーディングス  オブ  インターマグ  コンファレンス  アイイーイーイー  トランスザクション  オン  マグネティックス  キョウト（Ｐｒｏｃ．ＩＮＴＥＲＭＡＧ  Ｃｏｎｆ．  ＩＥＥＥ  Ｔｒａｎｃｅ．  ｏｎ  Ｍａｇｎ．  Ｋｙｏｔｏ）（１９７２）４０５．によって提案され、記録磁界発生用の電流線であるワ−ド線とＭＲ膜を用いた読み出し用のセンス線よりなる様々なタイプのＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙが提案されている（ポーン（Ａ．Ｖ．Ｐｏｈｍ）ら、アイイーイーイー  トランスザクション  オン  マグネティックス（ＩＥＥＥ  Ｔｒａｎｃｅ．  ｏｎ  Ｍａｇｎ．）２８．（１９９２）２３５６．）。これらの記憶デバイスにはＭＲ変化率が２％程度の異方性ＭＲ効果（ＡＭＲ）を示すＮｉＦｅ膜等が使用され、出力の向上が問題であった。
【０００３】
非磁性膜を介して交換結合した磁性膜より成る人工格子膜が、巨大磁気抵抗効果（ＧＭＲ）を示すことが発見され（バイビッヒ（Ａ．Ｖ．Ｂａｉｂｉｃｈ）ら、フィジカル  レビュー  レター（Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．）６１（１９８８）２４７２）、ＧＭＲ膜を用いたＭＲＡＭの提案がなされた（ランムトゥ（Ｋ．Ｔ．Ｒａｎｍｕｔｈｕ）ら、アイイーイーイー  トランスザクション  オン  マグネティックス（ＩＥＥＥ  Ｔｒａｎｃｅ．  ｏｎ  Ｍａｇｎ．）２９．（１９９３）２５９３．）。しかしながら、この反強磁性交換結合をした磁性膜より成るＧＭＲ膜は、大きなＭＲ変化率を示すものの、ＡＭＲ膜に比べ大きな印加磁界を必要とし、大きな情報記録及び読み出し電流を必要とする問題点がある。
【０００４】
上記の交換結合型ＧＭＲ膜に対して、非結合型ＧＭＲ膜としてはスピンバルブ膜があり、反強磁性膜を用いたもの（ディニー（Ｂ．Ｄｉｅｎｙ）ら、ジャーナル  オブ  マグネティック  マテリアルズ  ９３．（１９９１）１０１．）、及び（半）硬質磁性膜を用いたもの（榊間（Ｈ．Ｓａｋａｋｉｍａ）ら、ジャパニーズ  ジャーナル  オブ  アプライド  フィジックス（Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．）３３．（１９９４）Ｌ１６６８）があり、これらはＡＭＲ膜と同様の低磁界で、かつＡＭＲ膜より大きなＭＲ変化率を示す。この提案は、反強磁性膜、または硬質磁性膜を用いたスピンバルブ型を用いたＭＲＡＭであり、この記憶素子が非破壊読み出し特性（ＮＤＲＯ：Ｎｏｎ−ｄｅｓｔｒｕｃｔｉｖｅ  Ｒｅａｄ−Ｏｕｔ）を有することを示すものである（入江（Ｙ．Ｉｒｉｅ）ら、ジャパニーズ  ジャーナル  オブ  アプライド  フィジックス（Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．）３４．（１９９５）Ｌ４１５）。
【０００５】
上記のＧＭＲ膜の非磁性層はＣｕ等の導体膜であるが、非磁性層にＡｌ２Ｏ３等の絶縁膜を用いたトンネル型ＧＭＲ膜（ＴＭＲ：ｔｕｎｎｅｌ  ｍａｇｎｅｔｏ  ｒｅｓｉｓｔａｎｃｅ）の研究も盛んとなり、このＴＭＲ膜を用いたＭＲＡＭも提案されている。特にＴＭＲ膜はインピ−ダンスが高いことより、より大きな出力が期待される。
【０００６】
磁気抵抗素子を並べてＭＲＡＭとして動作させる場合、磁気抵抗素子である記憶セルを選択する際、直行するビット線とワード線を選び出すことにより行う。素子の選択性が優れているＴＭＲ膜を用いた場合においても、選択していない素子を通過する経路が存在し、抵抗が並列に繋がっているのと等価になり、素子一つのＭＲが出力として十分に生かせないという問題があった。また、この問題は、記憶容量の増大に伴って、出力のＳ／Ｎ低下を招くことになる。
【０００７】
【発明が解決しようとする課題】
本発明は、前記従来の問題を解決するため、選択性および、出力信号を改善した磁気抵抗素子および磁気抵抗効果型記憶素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するため、本発明の磁気抵抗素子は、第１の抵抗素子と、第２の抵抗素子とが直列に接続され、
前記第１および前記第２の抵抗素子の両方が磁気抵抗素子であり、
前記第１および前記第２の抵抗素子の磁気抵抗素子間で互いに独立に磁気抵抗を制御することが可能であることを特徴とする。
【０００９】
また本発明の磁気抵抗効果型記憶素子は、第１の抵抗素子と、第２の抵抗素子とが直列に接続され、
前記第１および前記第２の抵抗素子の両方が磁気抵抗素子であり、
前記磁気抵抗素子を単一の記憶素子として２次元的、または３次元的に複数個配置し、
前記第１および前記第２の抵抗素子の磁気抵抗素子間で、互いに独立に磁気抵抗を制御することが可能であることを特徴とする。
【００１０】
【発明の実施の形態】
本発明は、２つの抵抗素子のうち少なくとも一方を磁気抵抗素子とし、もう一方に磁気抵抗素子または非線形な電流電圧特性を有する抵抗素子を用いて構成し、両素子を直列に連ねて構成し、磁気抵抗素子にバイアス制御性を付加する。このような非線形な電流電圧特性を有する抵抗素子としては、バリスター型素子や、動作原理として、バンド間トンネル効果、共鳴トンネル効果、単一電子トンネル効果、ジョセフソン効果を用いた少なくとも一つの素子を用いることが好ましい。２つの抵抗素子に磁気抵抗素子を用いる場合には、磁気抵抗素子を構成する強磁性体の磁化方向に応じて、互いに独立に磁気抵抗を制御することを可能にすることで、一方は記憶素子として、もう一方はバイアス制御用素子として動作させることができる。このような構成の場合、一方の磁気抵抗素子は非磁性体が導電体または半導体または電気絶縁体にて構成され、もう一方の磁気抵抗素子は非磁性体が導電体または半導体にて構成することが好ましく、後者の磁気抵抗素子をバイアス制御素子として動作させ、前者の磁気抵抗素子の特性制御を行うことにより、構成した磁気記憶素子の選択性の改善を可能にするものである。
【００１１】
また一方を磁気抵抗素子、もう一方を非線形な電流電圧特性を有する抵抗素子として構成する場合、バリスター型素子のバリスター電圧を、トンネル効果素子の場合にはギャップ電圧を最適値に設計・作製することにより、構成した磁気記憶素子の選択性の改善を可能にするものである。ここでの、バリスター電圧やギャップ電圧は、非線形特性のダイナミック抵抗の最も変化率の高い電圧点を示し、その他の非線形な電流電圧特性を有する抵抗素子を用いる場合にもこの電圧点を閾値として利用する。
【００１２】
さらに、後段に配する非線形な電流電圧特性を有する抵抗素子にもう一つの磁気抵抗素子を並列に連ねて構成し、バリスター電圧やギャップ電圧に対して、磁気抵抗素子のバイアス電圧が磁気抵抗効果によって上下させることによっても、所望の選択的読み出し動作を向上させることができる。この場合の磁気抵抗素子には、非磁性体が導電体または半導体または電気絶縁体にて構成されることが好ましい。さらに、非磁性体が電気絶縁体のものは磁気抵抗効果が大きく、より好ましい。
【００１３】
以下、図面を用いて説明する。
【００１４】
図１は反強磁性膜（または磁化回転抑制膜）を用いたスピンバルブ型記憶素子の構成概略図を示す。ＭＲ素子部の強磁性膜（Ｍ）１９は反強磁性膜（ＡＦ）１８と交換結合（ｅｘｃｈａｎｇｅｄ−ｃｏｕｐｌｅｄ）しており、強磁性膜（Ｍ）１９は固定層を形成している。ワ−ド線１７の電流及び／またはセンス線あるいはビット線（１４、１５）の電流によって発生する磁界により、主に軟質磁性膜が用いられる自由層１３が磁化回転し、強磁性膜（Ｍ）１９（固定層）に対する磁化方向によって記憶状態を保持する。図１において、１２は非磁性層電気絶縁膜（ＮＭ）、１４、１５はセンス線あるいはビット線を形成する導電膜、１６は層間の絶縁膜（Ｉ）である。
【００１５】
これらＭＲ素子を、図２Ａに示したように行列状に配置すればＭＲＡＭデバイスが得られる。すなわち、磁気抵抗効果型記憶素子２１を行列状に配置し、導電膜１４、１５により格子状に結合する。ここで導電膜（ワード線）１７は、導電膜１４と重なるように並んで配置されているが、図２Ａでは省略されている。
【００１６】
図２Ｂは、図２Ａの斜視図である。導電膜（ワード線）１７は導電膜１４と電気的に絶縁して並走するように配されている。
【００１７】
磁気抵抗効果型記憶素子２１は、導電膜１４、１５により格子点に位置し、導電膜１４，１５によって上下に接して配置され、導電膜（ワード線）１７は磁気抵抗効果型記憶素子２１に最も効果的に磁界印加が可能になるように配置する。図の場合には磁気抵抗効果型記憶素子２１の直上にくるように配置した場合を示している。
【００１８】
図２のように磁気抵抗効果型記憶素子２１のほぼ直上にくるように配置した場合、導電膜（ワード線）１７を用いて、磁気抵抗効果型記憶素子２１の記憶セルである自由層１３に効果的に磁界印加を行うために、自由層１３と導電膜（ワード線）１７との距離は約５００ｎｍ以下であることが好ましい。導電膜（ワード線）１７に印加する電流密度を１×１０７Ａ／ｃｍ２以下にするようにした場合には、自由層１３と導電膜（ワード線）１７との距離は約３００ｎｍ以下であることがさらに好ましい。
【００１９】
磁気抵抗効果型記憶素子２１の記憶内容の読み出しは、センス線、ビット線である導電膜１４、１５を用いて、磁気抵抗効果型記憶素子２１の抵抗値の変化をモニターして行う。このとき、定電流印加の下で抵抗変化を電圧変化としてモニターする場合と、低電圧印加の下で抵抗変化を電流変化としてモニターする場合があるが、回路構成上の簡便さなどを考慮して両者を使い分ける。
【００２０】
ただし素子を単に並列に繋げるだけでは、記憶素子の選択性の低下は免れず、Ｓ／Ｎの劣化を招いてしまう。図３に示した太い実線４３は選択した素子を経由するバイアスラインを示し、太い破線４４は非選択の素子を経由するバイアスラインの一例を示している。このように並列に非選択のバイアスラインが繋がることにより、記憶容量の増大に伴って、ＭＲＡＭデバイスのＳ／Ｎの低下はより顕著になってくる。
【００２１】
本発明では、強磁性体で非磁性体を挟んで構成する磁気抵抗素子を２つ直列に連ねて構成し、互いに独立に素子の磁気抵抗を制御することによりかかる課題の解決を図った。すなわち、前記磁気抵抗素子の一方である第１磁気抵抗素子は非磁性体が電気絶縁体であり、もう一方の第２磁気抵抗素子は非磁性体が導電体であることにより、第２の磁気抵抗素子をバイアス制御素子として動作させ、第１磁気抵抗素子の特性制御を行うことにより、ＭＲＡＭデバイスのＳ／Ｎの改善を可能にした。
【００２２】
また、磁気抵抗素子と非線形電流電圧特性を有する抵抗素子とを直列に連ねて構成し、非線形抵抗素子の強い非線形性を利用して、選択した記憶素子にかかるバイアスを、周囲にかかるバイアスよりも高く設定することにより、ＭＲＡＭデバイスのＳ／Ｎの改善を可能にした。
【００２３】
さらに、記憶セルとしての第１の磁気抵抗素子の後段に、第２の磁気抵抗素子と非線形抵抗素子とを並列に組み合わせて構成される素子を配し、非線形素子の強い非線形性によって生じるスウィッチング特性を利用し、第２の磁気抵抗素子にて得られる磁気抵抗変化範囲内に、前記特性電圧を設定することにより、第２の磁気抵抗素子をバイアス制御素子として動作させ、第１磁気抵抗素子の特性制御を行うことにより、ＭＲＡＭデバイスのＳ／Ｎの改善を可能にした。
【００２４】
図４ＡはＡＦスピンバルブ型記憶素子の動作原理である。固定層である強磁性膜（Ｍ）１９はＡＦ層１８と交換結合するように形成されており、その磁化は一方向にピン止めされている。ワ−ド線（Ｗ）１７に流す電流の方向を変えて自由層１３を異なる方向に磁化反転して、”１”、”０”の記録を行う。
【００２５】
選択した記憶の読み出しには、適正な参照抵抗素子との抵抗差を測ることにより、”１”か”０”を識別する。すなわち、図４Ｂの場合は、抵抗差が０であるので”０”と識別し、図４Ｃの場合は、抵抗差が０ではないので”１”と識別する。ここでは便宜上、”１”と”０”の状態を特定したが、もちろん逆でも構わない。この場合の参照抵抗は、記憶素子である磁気抵抗素子と同程度の抵抗を用いるのが好ましく、図４Ｂ、図４Ｃのように磁気抵抗素子そのものを参照抵抗として用いてもよい。
【００２６】
本実施例ではＡＦ層１８で強磁性膜１９を固定層とした一例を示しているが、ＡＦ層１８を用いないで、強磁性膜１９と軟磁性膜の層１３の保持力差を用いて構成した磁気抵抗素子において、強磁性膜１９を記憶層として用いても良い。このような素子の場合、強磁性膜１９の保持力（ＨＣ２）は軟磁性膜の層１３の保持力（ＨＣ１）よりも大きくし、記憶書き込み時にはＨ＞ＨＣ２（あるいはＨ＜−ＨＣ２）にて行い、読み出し時にはＨＣ２＞Ｈ＞ＨＣ１（あるいは−ＨＣ１＞Ｈ＞−ＨＣ２）の範囲の磁界を印加して行う。この際に、ＨＣ２＞Ｈ＞ＨＣ１、−ＨＣ１＞Ｈ＞−ＨＣ２）の範囲において正負方向に磁界を印加して軟磁性膜１３の磁化方向を反転させ、強磁性膜１９に対する磁気抵抗変化の値をモニターすることにより、記憶状態を非破壊にて読み出すことが可能であるので、この構成を用いて本発明を構成しても良い。
【００２７】
以上は１ビットの素子についての動作原理の説明であるが、実際の記憶素子を構成する場合は図２Ａに示したようにこれら素子を行列状に配置する必要がある。その場合は各素子に対して、例えば（Ｎ，Ｍ）番地の素子近傍で直交する２本のワ−ド線か、同じく直交する様に配置されたセンス線（あるいはビット線）とワード線、またはセンス線とビット線を用いて、合成磁界を発生して、情報の書き込みを行い、書き込み選択性の向上を図ることができる。
【００２８】
また読み出しに対して、互いに交差するセンス線群とビット線群との交点に、本発明の磁気抵抗素子と磁気抵抗制御素子とをそれぞれ並列配置し、番地指定の信号により、Ｎ行のセンス線とＭ列のビット線を選択して、（Ｎ，Ｍ）番地の記憶セルを選択することができる。この際、信号パルスを効率よく伝送するために、特に他経路を介した信号パルスの流入や信号パルスの高速化に伴う高調波成分の逆戻りを防止するのに本発明の磁気抵抗を制御する素子が有用である。
【００２９】
図１に示した磁気抵抗素子の自由層１３として一般には、Ｎｉ−Ｃｏ−Ｆｅ合金が適している。Ｎｉ−Ｃｏ−Ｆｅ膜の原子組成比としては、ＮｉｘＣｏｙＦｅｚ、ここで、０．６≦ｘ≦０．９、０≦ｙ≦０．４、０≦ｚ≦０．３のＮｉ−ｒｉｃｈの軟磁性膜、もしくは、Ｎｉｘ’Ｃｏｙ’Ｆｅｚ’、ここで、０≦ｘ’≦０．４、０．２≦ｙ’≦０．９５、０≦ｚ’≦０．５のＣｏ−ｒｉｃｈ膜を用いるのが望ましい。
【００３０】
これらの組成の膜はセンサーやＭＲヘッド用として要求される低磁歪特性（１×１０−５以上）を有する。
【００３１】
また、自由層の膜厚としては１ｎｍ以上１０ｎｍ以下がよい。膜厚が厚いとシャント効果でＭＲ比が低下するが、薄すぎると軟磁気特性が劣化する。より望ましくは２ｎｍ以上７ｎｍ以下である。
【００３２】
磁気抵抗素子を行列状に配置したＭＲＡＭを構成する際には、図５Ａに示すように、第１の磁気抵抗素子７０と、第２の磁気抵抗素子もしくは非線型抵抗素子または両者を組み合わせた素子５０とを直列につないで構成するのが好ましい。より具体的には、導電膜１４と第１の磁気抵抗素子７０と、第２の磁気抵抗素子もしくは非線型抵抗素子または両者を組み合わせた素子５０と、導電膜１５とを直列につなぐ。また、第１の磁気抵抗素子７０の抵抗値は可変である。
【００３３】
前記したように、記憶セルの選択性を得るために、図５Ｂに示すように第１の抵抗素子７０と直列に、素子の特性を制御する第２の抵抗素子（ＮＬ）７１を配置することが望ましい。図５Ｂでは、ＴＭＲ素子７０に対して、下部にＮＬ７１を配置しているが、もちろん上部に配しても構わない。
【００３４】
本発明によれば、素子の特性を制御する抵抗素子（ＮＬ）は、強磁性体（固定層および自由層）で非磁性導電体（または半導体）を挟んで構成する磁気抵抗素子が望ましい。このとき、磁気抵抗素子である７１は非トンネル型ＧＭＲ（ｇｉａｎｔ  ｍａｇｎｅｔｏ  ｒｅｓｉｓｔａｎｃｅ）素子である。この非磁性導電体に適当なロード素子（たとえば負荷抵抗など）ＬＲ７３を連ねて、図５Ｃのような素子を作成する。この場合、ＮＬを構成する２つの強磁性体７１の磁化方向が平行であれば、印加バイアス電流はセンス線へと流れ、反平行であれば、バイアス電流の一部はＬＲ方向へ分流される。この分流は、ＮＬの磁気抵抗素子とＬＲ素子とのインピーダンス差を発生する磁界スイッチング動作で発生し、結果としてのセンス部へのバイアス低下分が、非選択の磁気抵抗素子を経由した並列抵抗分の影響を押さえ、本発明の磁気抵抗素子で構成した磁気抵抗型磁気記憶素子を用いることでＭＲＡＭデバイスのＳ／Ｎの改善を可能にする。
【００３５】
さらに図６Ａに示すような、磁気抵抗素子７０と非線形抵抗素子６０を直列に連ねて構成される磁気抵抗素子からなるＭＲＡＭデバイスにおいても、記憶セルの選択性を向上できた。
【００３６】
図６Ｂは、図６Ａの等価回路の一例の断面概略図である。すなわち、上部に導電膜（ワード線）１７があり、その下に導電膜１４と、導電膜（コンタクト電極）６１と、前記導電膜（コンタクト電極）６１の間の磁気抵抗素子７０と、非線形抵抗素子６０と導電膜１５を直列に積層する。
【００３７】
ここでの非線形な電流電圧特性を有する抵抗素子としては、バリスター型の特性を有する素子や、バンド間トンネル効果素子、共鳴トンネル効果素子、単一電子トンネル効果素子、ジョセフソン効果素子の少なくとも一つを用いることが好ましい。
【００３８】
すなわち、図３に示すような、非選択記憶セルを介して選択記憶セル部に印加される電圧（破線部４４参照）をバリスター電圧やトンネルギャップ電圧以下に、選択記憶セルへの印加電圧をバリスター電圧やトンネルギャップ電圧以上になるように非線形抵抗素子を作製することにより、記憶セルの選択性を向上させ、ＭＲＡＭデバイスのＳ／Ｎの改善を可能にすることができる。
【００３９】
図７は本発明の磁気抵抗素子で構成されるＭＲＡＭデバイス構成図を、図１０は本発明の磁気抵抗素子の電気特性の一例を示す。図７に示すように、Ｎ行のセンス線１４およびＭ列のビット線１５を選択し、選択素子をＳ点にバイアスするとき、Ｎ行センス線に連なるＭ列以外の素子群はＵ点に、Ｍ列に連なるＮ行以外の素子群はＶ点に、それ以外はＯ点にそれぞれバイアスするものとする。このとき、バリスター電圧やトンネルギャップ電圧などを表す特性電圧Ｖｂに対して、Ｖｓ＞Ｖｂ、Ｖｂ＞Ｖｕ、Ｖｖ、Ｖｏと設定され、Ｓ点以外は特性電圧以下となり、かかる課題である選択素子のみの記憶情報を取り出すことが可能となる。
【００４０】
また図８に示すパルスバイアス印加のタイミングチャートのようにバイアスレベルを３値設定することにより、デバイス動作を安定化させることに効果がある。非選択時のセンス線は、Ｌ−ｌｅｖｅｌにて、非選択時のビット線にはＭ−ｌｅｖｅｌにてバイアスすることにし、また選択時のセンス線はＨ−ｌｅｖｅｌ、選択時のビット線はＬ−ｌｅｖｅｌにてバイアスすることにする。この動作により、選択したい素子の読み出し動作を可能にする。さらに、Ｈ−ｌｅｖｅｌとＭ−ｌｅｖｅｌとのバイアス差をＭ−ｌｅｖｅｌとＬ−ｌｅｖｅｌのバイアス差に対して大きく設定することで、動作安定性が向上する。図８に示す例によれば、Ｖｓ＞Ｖｂ＞＞Ｖｕ＞Ｖｏ＞Ｖｖとなり、選択した記憶セルの読み出しが可能となる。
【００４１】
さらに、図１１に示すように、第１の磁気抵抗素子７０の後段に、第２の磁気抵抗素子７１と非線形抵抗素子１１１とを並列に組み合わせて構成される素子を配して記憶素子を構成した。この場合、非線形素子の強い非線形性によって生じるスウィッチング特性を利用し、第２の磁気抵抗素子にて得られる磁気抵抗変化範囲内に、前記特性電圧を設定することにより、第２の磁気抵抗素子をバイアス制御素子として動作させ、第１磁気抵抗素子からの出力を分流させることにより、記憶読み出しのオン・オフを切り替えることができる。図１２には後段に配する抵抗素子の特性図を示す。一定電流印加の下で、第２の磁気抵抗素子の低抵抗状態の時のバイアス電圧点をＰ点、高抵抗状態の時のバイアス電圧点をＱ点とするとき、Ｐ点にバイアスされた状態では、並列につながった非線形素子は第２の磁気抵抗素子に比べて極めて大きな抵抗を有しているため、電流はセンス線１５を通じて出力される。Ｑ点にバイアスされた状態では、非線形素子は第２の磁気抵抗素子に比べて抵抗が小さいことから、電流は非線形素子の方を流れ、終端され、センス線への出力は大きく低下させることができる。このとき、電流分流率は、非線形素子のダイナミック抵抗Ｒｄの変化率に直接依存する。Ｐ点とＱ点で、非線形素子のＲｄが約１０倍に変化する場合、その分流率は１０倍とすることができる。このように、ダイナミック抵抗Ｒｄの変化率を大きくとれればとれるほど、出力の急峻なオン・オフが可能になり、記憶素子の読み出しの選択性を向上させることができる。
【００４２】
固定層の金属磁性膜としては、Ｃｏ、ＦｅまたはＣｏ−Ｆｅ，Ｎｉ−Ｆｅ，Ｎｉ−Ｆｅ−Ｃｏ合金等の材料が優れている。特にＣｏ、ＦｅまたはＣｏ−Ｆｅ合金が大きなＭＲ比を得るのに良いので非磁性層との界面に、これらを用いることが望ましい。
【００４３】
更にＸＭｎＳｂ（但し、ＸはＮｉ、Ｐｔ、Ｐｄ、Ｃｕを示す。）は、高い磁性分極率を有するため、ＭＲ素子を構成した際、大きなＭＲ比が得られるので好ましい。
【００４４】
固定層の酸化物磁性膜としてはＭＦｅ２Ｏ４（ＭはＦｅ，Ｃｏ，Ｎｉから選ばれる１種もしくは２種以上の元素）が望ましい。これらは比較的高温まで強磁性を示し、Ｆｅ−ｒｉｃｈに比べＣｏ，Ｎｉ−ｒｉｃｈは極めて抵抗が高い。又Ｃｏ−ｒｉｃｈは磁気異方性が大きい特長があるので、これらの組成比の調整により所望の特性のものが得られる。
【００４５】
固定層に接するＡＦ層（または磁化回転抑制層）としては、金属膜としては不規則合金系のＩｒ−Ｍｎ，Ｒｈ−Ｍｎ，Ｒｕ−Ｍｎ，Ｃｒ−Ｐｔ−Ｍｎ等があり、磁界中で成膜することにより磁性膜と交換結合させることができ工程が簡便となる利点がある。一方規則合金系のＮｉ−Ｍｎ，Ｐｔ−（Ｐｄ）−Ｍｎ等は規則化のための熱処理が必要であるが、熱的安定性に優れており、特にＰｔ−Ｍｎが好ましい。
【００４６】
また酸化物膜としては、α−Ｆｅ２Ｏ３やＮｉＯ、あるいはＬＴＯ３（ＬはＣｅを除く希
土類元素を示し、ＴはＦｅ、Ｃｒ、Ｍｎ、Ｃｏを示す。）が好ましい。
【００４７】
自由層としては、一般には、Ｎｉ−Ｃｏ−Ｆｅ合金が適している。Ｎｉ−Ｃｏ−Ｆｅ膜の原子組成比としては、ＮｉｘＣｏｙＦｅｚ、ここで、０．６≦ｘ≦０．９、０≦ｙ≦０．４、０≦ｚ≦０．３のＮｉ−ｒｉｃｈの軟磁性膜、もしくは、Ｎｉｘ’Ｃｏｙ’Ｆｅｚ’、ここで、０≦ｘ’≦０．４、０．２≦ｙ’≦０．９５、０≦ｚ’≦０．５のＣｏ−ｒｉｃｈ膜を用いるのが望ましい。
【００４８】
自由層１３と固定層１９の間の非磁性層１２として電気絶縁体を用いる場合には、Ａｌ２Ｏ３またはＭｇＯといった酸化物、炭化物、または窒化物が優れている。特に窒化物の場合には、ＭＮ（Ｏ）（ここで、ＭはＡｌ，Ｂ，Ｉｎのうち少なくとも一種から選ばれる。また（Ｏ）は酸素の混入を示す。）が好ましい。または、エネルギーギャップ値が２〜６ｅＶの値を有するワイドギャップ半導体も好ましい。
【００４９】
また、磁気抵抗効果素子の抵抗は、電気絶縁体である非磁性体の厚みに依存している。磁気抵抗素子として動作させるためには、０．５ｎｍ〜５ｎｍ程度の範囲にて構成する必要がある。すなわち、磁気抵抗素子の抵抗は、非磁性体の厚みを制御することにより、所望の値を実現することができる。
【００５０】
また自由層１３と固定層１９の間の非磁性層１２として金属を用いる場合には、Ｃｕ，Ａｇ，Ａｕ，Ｒｕなどがあるが、とくにＣｕが優れている。非磁性層の膜厚としては、磁性層間の相互作用を弱くするために少なくとも０．９ｎｍ以上は必要である。また非磁性層が厚くなるとＭＲ比が低下してしまうので膜厚は１０ｎｍ以下、望ましくは３ｎｍ以下とするべきである。また、この非磁性層の膜厚が３ｎｍ以下の場合は、各層の平坦性は重要で、平坦性が悪いと、非磁性層で磁気的に分離されているはずの２つの磁性層１３と１１または１９との間に磁気的結合が生じてＭＲ比の劣化と感度の低下が生ずる。したがって、磁性層／非磁性層の界面の凹凸は０．５ｎｍ以下であることが望ましい。
【００５１】
【実施例】
以下に、さらに具体的な例について説明する。
【００５２】
（実施例１）
ビット線用のコンタクト部として用いる導電部をあらかじめ設けた基板上に、多元スパッタ装置、ホトリソグラフィー技術、ドライエッティング技術、研磨平坦化技術を用いて、図９に示すような断面構造を有する磁気抵抗効果型記憶素子を作製した。
【００５３】
記憶素子部分は基板９０上に形成された、２つの磁気抵抗素子７０，７１にて構成されており、一方の磁気抵抗素子７１には、自由層に用いる軟質磁性膜７１ＣとしてＮｉ０．６８Ｃｏ０．２Ｆｅ０．１２、固定層として用いる硬質磁性膜７１ａとしてＣｏ０．７５Ｐｔ０．２５を用い、非磁性導電膜７１ｂとしてＣｕを用いて構成した。非磁性導電膜７１ｂのＣｕは電極９１としても引き出され、コンタクト層６１またはもう一方の磁気抵抗素子７０に対するワード電極体１７と同時に作製される抵抗体７３に接続されている。また、コンタクト電極またはセンス線用導電膜６１にはＰｔやＡｕやＣｕ、あるいはＡｌ、ＡｕＣｒ、Ｔｉ／Ａｕ、Ｔａ／Ｐｔ、Ｃｒ／Ｃｕ／Ｐｔ／Ｔａなどを用い、ワード線用導電膜１７，７２にはＡｌまたはＡｕＣｒ、Ｔｉ／Ａｕ、Ｔａ／Ｐｔ、Ｃｒ／Ｃｕ／Ｐｔ／Ｔａなどを用いた。各層間絶縁層７４にはＡｌ２Ｏ３またはＣａＦ２またはＳｉＯ２またはＳｉ３Ｎ４などを用いて電気的絶縁をはかっている。
【００５４】
もう一方の磁気抵抗素子７０はＴＭＲ型素子を配し、Ｃｏ０．９Ｆｅ０．１、Ａｌ、Ｃｏ０．５Ｆｅ０．５、ＩｒＭｎ、Ｎｉ０．８Ｆｅ０．２なるターゲット材からスパッタ法を用いて（組成は全て原子比）、ＮｉＦｅ（２０）／ＣｏＦｅ（４）／Ａｌ２Ｏ３（１．２）／ＣｏＦｅ（４）／ＩｒＭｎ（２０）  （カッコ内は厚さ（ｎｍ）を表す）の磁気抵抗素子を作製した。
【００５５】
ここでの非磁性絶縁層７０ｂのＡｌ２Ｏ３は、Ａｌを製膜したうえで酸化工程を経て作製したものを用意した。酸化工程においては、真空漕内での自然酸化によるもの、真空漕内での加温下での自然酸化によるもの、または真空漕内でのプラズマ中においての酸化によって行った。いずれの工程に対しても良好な非磁性絶縁膜が得られることを確認した。
【００５６】
本実施例の場合には、真空槽内での加温下での自然酸化による方法に従った。また、このときの非磁性絶縁層（１２ａ，７０ｂ）の厚みは絶縁性確保のために０．３ｎｍ以上は必要である。非磁性絶縁層（１２ａ，７０ｂ）の膜厚が厚くなりすぎるとトンネル電流が流れなくなるため、膜厚は３ｎｍ以下にするのが望ましい。この際の非磁性絶縁層（１２ａ，７０ｂ）の膜厚は、素子の抵抗に直接関係するので、所望の素子抵抗に応じてこの膜厚を調製して作製するのがよい。ただし、この場合においても、各層の平坦性が重要で、平坦性が低下すると非磁性絶縁層（１２ａ，７０ｂ）が破れて、トンネルリークが起こるか、あるいは２つの強磁性膜（１３と１９、７０ａと７０ｃ）間に、磁性的結合が生じて、ＭＲ素子部（２１，７０）のＭＲ比の劣化と感度の低下が生じる。従って、各強磁性膜と非磁性絶縁膜との界面の凹凸は０．５ｎｍ以下、更に好ましくは０．３ｎｍ以下が良い。
【００５７】
ＴＭＲ素子単独としてのＭＲ特性を室温、印加磁界４０  Ｏｅで測定したところ、ＭＲ比は約３６％であった。このときの接合面積は、縦約０．５μｍ、横約１．５μｍにて作製したものである。
【００５８】
センス線１４からセンス線１５に定電流駆動にてバイアス電流を印加し、測定を行ったところ、第２の磁気抵抗素子７１の２つの強磁性体の磁化方向が平行の時には、第１の磁気抵抗素子７０の磁化方向の平行・反平行に応じた抵抗変化が検出された。すなわち、平行、反平行を”０”，”１”と対応させることで、記憶を読み出しできたことがわかる。まず、ワード線１７に電流を流して第１磁気抵抗素子のＳＭ膜を一方向に磁化し、次にやはりワード線１７に電流パルスを印加して、センス線を通じて測定した記憶素子の電圧変化をモニターした。ワード線印加の電流パルスの正負に応じて第１の磁気抵抗素子７０に記憶された、情報の出力変化が検出でき、配した磁気抵抗素子７０が記憶素子として動作することが確認された。
【００５９】
次に、ワード線７２に電流を流して、第２の磁気抵抗素子７１の２つの磁性膜の磁化方向を反平行にした時には、平行の時に比べて、検出される出力が低下した。このことは、反平行の場合には印加電流がＬＲ素子７３方向へ分流されたことを示している。本実施例ではＬＲ部には、１〜１０Ωの負荷抵抗を用いた。
【００６０】
すなわち、この動作結果より、後段の磁気抵抗素子の磁化方向が平行状態の時は、前段の記憶素子の読み出しが可能、後段の磁気抵抗素子の磁化方向が反平行状態の時は、前段の記憶素子の読み出しが困難な状態を作ることができ、本発明の磁気抵抗効果型記憶素子を実現できた。
【００６１】
このことにより、前段の磁気抵抗素子による記憶素子の出力を、後段の磁気抵抗素子にの抵抗変化よって、その出力パスを分配し、記憶素子の情報読み出しを選択的に行えることが可能となった。
【００６２】
（実施例２）
下部電極コンタクトとして用いる導電部をあらかじめ設けた基体上にＡｌ２Ｏ３またはＳｉＯ２を堆積させて形成した層間絶縁層にコンタクト用ホールを設け、その上にＡｒ雰囲気中にてＳｉＣの直接スパッタにより、ＳｉＣ多結晶膜層を形成した。基板は２００〜７５０℃、スパッタ電力は４００〜５００Ｗにて作製を行った。またこのＳｉＣ層はＣ２Ｈ２雰囲気中によるＳｉ熱蒸着においても形成できる。この上に絶縁層を更に設け、コンタクト部を所望位置に設けた後、銅メッキを用いてコンタクト部を形成し、平坦化処理を行い、バリスター素子部を形成した。バリスター型素子部は多結晶体の膜の粒成長や粒界結合状態を制御することにより、その特性を調整した。
【００６３】
更に多元スパッタ装置を用いて、磁気抵抗素子部を作製した。磁気抵抗素子はＴＭＲ型素子を配し、Ｃｏ０．９Ｆｅ０．１、Ａｌ、Ｃｏ０．５Ｆｅ０．５、ＩｒＭｎ、Ｎｉ０．８Ｆｅ０．２なるターゲット材からスパッタ法を用いて（組成は全て原子比）、
ＮｉＦｅ（２０）／ＣｏＦｅ（４）／Ａｌ２Ｏ３（１．２）／ＣｏＦｅ（４）／ＩｒＭｎ（２０）  （カッコ内は厚さ（ｎｍ）を表す）の構成で作製した。
【００６４】
非磁性絶縁層のＡｌ２Ｏ３は、Ａｌを製膜したうえで酸化工程を経て作製したものを用意した。酸化工程においては、真空漕内での自然酸化によるもの、真空漕内での加温下での自然酸化によるもの、または真空漕内でのプラズマ中においての酸化によって行った。いずれの工程に対しても良好な非磁性絶縁膜が得られることを確認した。本実施例においては、真空槽内での自然酸化による方法によって作製した。
【００６５】
素子のＭＲ特性を室温、印加磁界４０Ｏｅで測定したところ、ＭＲ比は約３６％、このときの接合面積は、約０．５μｍ×約１．５μｍであった。
【００６６】
この様な膜を利用して加工作製した磁気抵抗素子を、図６で示す概略図のように単一の記憶セルとして構成・作製し、電圧駆動にて動作確認を行った。記憶素子部分は磁気抵抗素子とバリスター型素子の直列接続されて構成している。センス線用導電膜にはＰｔまたはＣｕ、Ａｕを用い、ワード線用導電膜にはＡｌまたはＣｕ、ＡｕＣｒ、Ｔｉ／Ａｕ、Ｔａ／Ｐｔ、Ｃｒ／Ｃｕ／Ｐｔ／Ｔａなどを用いた。記憶素子とワード線との絶縁にはＡｌ２Ｏ３またはＣａＦ２、ＳｉＯ２、Ｓｉ３Ｎ４などを用いている。
【００６７】
図１０は作製した記憶セルへの電圧バイアス印加の状態を示している。選択した記憶セルであるＳタイプではバリスター電圧以上のＳ点にバイアスされるため、所望の出力電圧を確保できた。
【００６８】
そのほかの非選択の記憶セル（図７参照）であるＵタイプ、Ｖタイプ、Ｏタイプは、それぞれＵ点、Ｖ点、Ｏ点にバイアスされ、いずれも、急激に抵抗の低下するバリスター電圧以上にバイアスされないため、記憶セルからの出力には影響を与えないことが分かった。
【００６９】
このことにより、本発明の磁気抵抗効果型記憶素子を用いてＭＲＡＭデバイスを構成することにより、記憶セルの選択性を向上させ、ＭＲＡＭデバイスのＳ／Ｎの改善を実現できる。
【００７０】
（実施例３）
ビット線用のコンタクト部として用いる導電部をあらかじめ設けた基板上に、多元スパッタ装置、ホトリソグラフィー技術、ドライエッティング技術、研磨平坦化技術などを用いて、図１１に示す等価回路で表される磁気抵抗効果型記憶素子を作製した。
【００７１】
記憶素子部分は２つの磁気抵抗素子にて構成されており、下部に配した一方の磁気抵抗素子はＴＭＲ型素子で、Ｃｏ０．９Ｆｅ０．１、Ａｌ、Ｃｏ０．５Ｆｅ０．５、ＩｒＭｎ、Ｎｉ０．８Ｆｅ０．２なるターゲット材からスパッタ法を用いて（組成は全て原子比）、
ＮｉＦｅ（２０）／ＣｏＦｅ（４）／Ａｌ２Ｏ３（１．２）／ＣｏＦｅ（４）／ＩｒＭｎ（２０）  （カッコ内は厚さ（ｎｍ）を表す）にて作製した。
【００７２】
更に、この磁気抵抗素子と並列にバリスター型抵抗素子が接続されるように構成した。磁気抵抗素子の後段に負荷抵抗を配することでバリスター電圧付近に昇圧させ、磁気抵抗値に応じて、バリスター型素子にはバリスター電圧の上下にバイアス点がかかるようになっている。
【００７３】
ここで、コンタクト電極またはセンス線用導電膜にはＰｔ、Ｃｕ、Ａｕなどを用い、ワード線用導電膜にはＡｌまたはＣｕ、ＡｕＣｒ、Ｔｉ／Ａｕ、Ｔａ／Ｐｔ、Ｃｒ／Ｃｕ／Ｐｔ／Ｔａなどを用いた。各層間絶縁層にはＡｌ２Ｏ３またはＣａＦ２またはＳｉＯ２またはＳｉ３Ｎ４などを用いて絶縁をはかっている。
【００７４】
もう一方の上部に配した磁気抵抗素子もＴＭＲ型素子で、Ｃｏ０．９Ｆｅ０．１、Ａｌ、Ｃｏ０．５Ｆｅ０．５、ＩｒＭｎ、Ｎｉ０．８Ｆｅ０．２なるターゲット材からスパッタ法を用いて（組成は全て原子比）、
ＮｉＦｅ（２０）／ＣｏＦｅ（４）／Ａｌ２Ｏ３（１．２）／ＣｏＦｅ（４）／ＩｒＭｎ（２０）  （カッコ内は厚さ（ｎｍ）を表す）にて作製した。
【００７５】
ここでの非磁性絶縁層のＡｌ２Ｏ３は、Ａｌを製膜したうえで酸化工程を経て作製したものを用意した。酸化工程においては、真空漕内での自然酸化によるもの、真空漕内での加温下での自然酸化によるもの、または真空漕内でのプラズマ中においての酸化によって行った。いずれの工程に対しても良好な非磁性絶縁膜が得られることを確認した。
【００７６】
ＴＭＲ素子単独としてのＭＲ特性を室温、印加磁界４０のＯｅで測定したところ、ＭＲ比は約３６％であった。このときの接合面積は、縦約０．５μｍ、横約１．５μｍにて作製したものである。
【００７７】
本デバイスにおいては、定電流バイアス駆動により、センス線１４からセンス線１５にバイアス電流を印加し、動作を確認した。動作測定を行ったところ、下部の磁気抵抗素子７１の２つの強磁性体の磁化方向が平行の時には、上部の磁気抵抗素子７０の磁化方向の平行・反平行に応じた抵抗変化が検出された。
【００７８】
次に、ワード線７２に電流を流して、第２の磁気抵抗素子７１の２つの磁性膜の磁化方向を反平行にした時には、バリスター型素子側に電流が大きく分流されることが確認された。このことにより、本発明の磁気抵抗型記憶素子により記憶セルにかかるバイアスを制御することが確認された。
【００７９】
（実施例４）
強い非線形を示す抵抗素子として（図６Ａの６０参照）、トンネル素子（Ｍ−Ｉ−Ｍ）を用いて、図６Ａのように単一の記憶セルとして構成・作製し、電圧駆動にて動作確認を行った。磁気抵抗素子は実施例２に示した構成で作成を行った。ここでのＭ−Ｉ−Ｍ素子には、Ａｌ−Ａｌ２Ｏ３−Ａｕを用いた。
【００８０】
図１３は作製した記憶セルへの電圧バイアス印加の下での磁気抵抗変化の状態を示している。第１磁気抵抗素子７０の固定層および自由層の磁化が互いに平行（Ｐ）、反平行（ＡＰ）に応じて生じる磁気抵抗差が出力として得られる様子が示されている。図１３においては、電圧駆動の場合には磁気抵抗効果を電流変化として得られるだけでなく、電流駆動の場合には磁気抵抗効果を電圧変化として得られる様子を示している。
【００８１】
このことにより、本発明の磁気抵抗効果型記憶素子を用いてＭＲＡＭデバイスを構成することにより、記憶セルの選択性を向上させ、ＭＲＡＭデバイスのＳ／Ｎの改善を実現できる。
【００８２】
実施例にて用いた磁気抵抗素子はＴＭＲ型素子で限定されるものではなくＧＭＲ型素子においても利用可能である。
【００８３】
また、以上のような実施例にて示された本発明の磁気抵抗効果型記憶素子にてＭＲＡＭデバイスを構成することにより、セル選択性の優れたＭＲＡＭデバイスを構築することができる。
【００８４】
【発明の効果】
以上説明したように、本発明によれば、磁気抵抗素子への印加バイアスを制御でき、ＭＲＡＭを構成した場合においても、行列状に配置した際の磁気記憶セルの選択性に優れ、記憶容量の高密度化に対してもＳ／Ｎの劣化を抑制する効果的な磁気抵抗効果型記憶デバイスを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の記憶素子の基本構成図
【図２】本発明の一実施形態の記憶素子の基本構成図
【図３】本発明の一実施形態の磁気抵抗型記憶素子の動作原理を示す図
【図４】本発明の一実施形態の記憶素子の動作原理を示す図
【図５】本発明の一実施形態の記憶素子の構成概略図
【図６】本発明の一実施形態の記憶素子の構成概略図および等価回路図
【図７】本発明の一実施形態の記憶素子の構成概略図
【図８】本発明の一実施形態の記憶素子の動作原理を示す図
【図９】本発明の一実施形態の記憶素子の構成概略図
【図１０】本発明の一実施形態の記憶素子の基本特性図
【図１１】本発明の一実施形態の記憶素子の等価回路図
【図１２】本発明の一実施形態の記憶素子の基本特性図
【図１３】本発明の一実施形態の記憶素子の基本特性図
【符号の説明】
１２  非磁性絶縁膜
１３  軟質磁性膜（自由層）
１４  導電膜
１５  導電膜
１６  層間絶縁膜
１７  導電膜（ワード線）
１８  反強磁性膜または磁化回転抑制層
１９  強磁性膜
２１  磁気抵抗効果型記憶素子
４１  選択した記憶セル
４２  非選択の記憶セル
４３  選択した記憶セルを通過するセンスパルスの経路
４４  非選択の記憶セルを通過するセンスパルスの経路
５０  抵抗素子（磁気抵抗素子または非線形抵抗素子）
６０  非線形抵抗素子（バリスター型抵抗素子）
６１  導電膜（コンタクト電極）
７０  第１の磁気抵抗素子
７１  第２の磁気抵抗素子
７２  導電膜（第２の磁気抵抗素子のワード線）
７３  負荷抵抗（ＬＲ）
７４  層間絶縁膜
９０  基体
９１  非磁性導電体膜
１１０  負荷抵抗
１１１  非線形抵抗素子（バリスター型抵抗素子）
【図１】
0003592244.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003592244.tif 000008
【図８】
0003592244.tif 000009
【図９】
0003592244.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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