(57)【特許請求の範囲】
【請求項１】
同一信号を入力とし転送段数の異なる第１および第２の電荷転送回路と、前記第１，第２の電荷転送回路のそれぞれの出力側に接続されそれぞれの転送電荷に応じた信号を出力する第１，第２の出力回路と、前記第１および第２の出力回路の出力信号を加算または減算して所望とする信号を出力する合成回路とを備えたくし形フィルタであって、
前記第２の出力回路の出力信号により前記第１の電荷転送回路から出力され前記第１の出力回路に入力される信号のゲインを調整する第１の調整回路と、前記第１の出力回路の出力信号により前記第２の電荷転送回路から出力され前記第２の出力回路に入力される信号のゲインを調整する第２の調整回路とを設け、前記第１の調整回路および前記第２の調整回路は前記第１の出力回路に入力される信号のゲインと前記第２の出力回路に入力される信号のゲインの差を小さくするように調整することを特徴とするくし形フィルタ。
【請求項２】
第１の調整回路は、第１の電荷転送回路と第１の出力回路とを接続する第１の電荷転送回路出力配線の下部に、前記第２の出力回路の出力信号配線に接続した第１の調整用配線を設けて、前記第１の電荷転送回路出力配線と前記第１の調整用配線との間に容量を形成し、
第２の調整回路は、第２の電荷転送回路と第２の出力回路とを接続する第２の電荷転送回路出力配線の下部に、前記第１の出力回路の出力信号配線に接続した第２の調整用配線を設けて、前記第２の電荷転送回路出力配線と前記第２の調整用配線との間に容量を形成したことを特徴とする請求項１記載のくし形フィルタ。
【請求項３】
第１および第２の出力回路はそれぞれ電源間に直列接続したソースフォロアのロード側およびドライブ側トランジスタからなり、前記第１の出力回路のドライブ側トランジスタのゲートに第１の電荷転送回路出力配線を接続し、前記第２の出力回路のドライブ側トランジスタのゲートに第２の電荷転送回路出力配線を接続し、前記第１および第２の電荷転送回路出力配線がアルミ配線からなり、第１および第２の調整用配線がポリシリコン配線からなることを特徴とする請求項２記載のくし形フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷転送回路としてＣＣＤを用いた映像信号処理用等として用いられるくし形フィルタに関するものである。
【０００２】
【従来の技術】
映像信号のうちＮＴＳＣ信号とＰＡＬ信号では、色信号と輝度信号は周波数インターリープされており、これらを完全に分離するには１または２水平周期期間の遅延素子を用いたくし形フィルタが必要となる。すなわち水平周期期間前後の波形が等しいとき、このフィルタを構成するためには水平周期期間遅延させた信号と元の信号との和もしくは差信号を取り出せば、輝度信号もしくは色信号のみを取り出すことができる。この遅延素子としてＣＣＤなどの電荷転送素子を用いればＣＭＯＳ回路と組み合わせて同一チップ上にくし形フィルタを形成することができる。
【０００３】
例えば、ＮＴＳＣ信号のくし形フィルタでは、３．５８ＭＨｚ近傍でくし形の周波数特性が水平周期期間信号の周波数１５．７３ｋＨｚの整数倍ごとに配列されているのが観測される。この上部エンベロープと下部エンベロープの利得比がくし特性を表す。この利得比が大きいほど色信号と輝度信号を良く分離できる。また、下部エンベロープの周波数位置は正確に配列している必要がある。そこで良好なくし特性を得るためには、２つの電荷転送回路を通った信号が同じゲインを保ち、２つの電荷転送回路の遅延時間の差がクロック周波数と転送段数から計算される値と正確に一致する必要がある。ここでのゲインの差とは、映像信号に対するもので周波数特性と同義と考えてよい。
【０００４】
さて、くし形フィルタのような転送段数の大きく異なる電荷転送回路から出力された２つの信号は前述のようには必ずしも一致しない。この理由として、電荷転送回路は、入力された電荷を必ずしも１００％正しいクロックタイミングで転送することができず、わずかではあるが取り残される電荷が存在する。取り残された電荷は次のクロックタイミングで転送されるけれども、くし形フィルタのように、転送する段数が多く、水平周期期間前後の信号が全く同一であることを求められる場合には無視できない。より詳しく説明すると、非転送効率εによって説明できる。これは電荷転送素子の特性を表現する指数として用いられ、信号電荷を１段転送するとき、転送されずに取り残される電荷量の割合を示す量である。また転送段数と非転送効率の積を非転送効率積と呼ぶ。良好なくし特性を得るためには非転送効率を改善することが重要である。しかし実際には非転送効率ε＝０とならないため、従来の技術では良好なくし特性を得ることが難しかった。
【０００５】
以下、図面を参照しながら従来のくし形フィルタについて説明する。
図５は従来のくし形フィルタの構成図である。図５において、Ａ，Ｂはそれぞれ転送段数が異なり同一の映像信号ＳＩ  を入力とする電荷転送回路、Ｃ，Ｄはそれぞれ電荷転送回路Ａ，Ｂで転送された電荷に応じた信号ＳＡ  ，ＳＢ  を出力する出力回路、２１は電荷転送回路Ａの電荷検出部、２２は電荷転送回路Ｂの電荷検出部、２３は電荷転送回路Ａ側の出力回路Ｃを構成するソースフォロワのドライブ側トランジスタ、２４は電荷転送回路Ａ側の出力回路Ｃを構成するソースフォロワのロード側トランジスタ、２５はロード側トランジスタ２４のゲート用定電圧源、２６は出力回路Ｃの出力端、２７は出力回路Ｃの出力端２６に接続されたポリシリコン配線３７とアルミ配線３５との間に形成される容量、２８は電荷転送回路Ｂ側の出力回路Ｄを構成するソースフォロワのドライブ側トランジスタ、２９は電荷転送回路Ｂ側の出力回路Ｄを構成するソースフォロワのロード側トランジスタ、３０はロード側トランジスタ２９のゲート用定電圧源、３１は出力回路Ｄの出力端、３２は出力回路Ｄの出力端３１に接続されたポリシリコン配線３８とアルミ配線３６との間に形成される容量、３３は出力回路Ｃ，Ｄの出力信号ＳＡ  ，ＳＢ  を加算または減算してそれらの和または差信号を出力信号ＳＯ  とする合成回路、３４は出力端子である。
【０００６】
この従来のくし形フィルタは、ＣＣＤからなる２つの電荷転送回路Ａ，Ｂと、トランジスタ２３，２４から構成される電荷転送回路Ａの出力回路Ｃと、トランジスタ２８，２９から構成される電荷転送回路Ｂの出力回路Ｄと、電荷転送回路Ａ，Ｂの出力回路Ｃ，Ｄの出力信号ＳＡ  ，ＳＢ  を加算または減算する合成回路３３とを備えている。電荷転送回路Ａは電荷転送回路Ｂよりも転送段数が多く、電荷転送回路Ａは、くし形フィルタにおいて、１もしくは２水平周期期間の遅延時間を得るための電荷転送回路であり、電荷転送回路Ｂは、電荷転送回路Ａの入出力部における遅延時間を相殺するための必要最小限の転送段数で構成された電荷転送回路である。
【０００７】
さらに、電荷転送回路Ａの電荷検出部２１はトランジスタ２３のゲートにアルミ配線３５で接続され、このアルミ配線３５の下部には出力回路Ｃの出力端２６と接続したポリシリコン配線３７が絶縁膜を介して配置され、アルミ配線３５とポリシリコン配線３７との間に容量２７を形成している。同様に、電荷転送回路Ｂの電荷検出部２２はトランジスタ２８のゲートにアルミ配線３６で接続され、このアルミ配線３６の下部には出力回路Ｄの出力端３１と接続したポリシリコン配線３８が絶縁膜を介して配置され、アルミ配線３６とポリシリコン配線３８との間に容量３２を形成している。このように、容量２７，３２を配置することによって、電荷検出部２１，２２とソースフォロワのドライブ側トランジスタ２３，２８のゲートとを接続するアルミ配線３５，３６の寄生容量を減少させることができる。
【０００８】
このくし形フィルタでは、まず、電荷転送回路Ａと電荷転送回路Ｂに同一の映像信号ＳＩ  が入力される。電荷転送回路Ａにて転送されてきた電荷は電荷検出部２１にて検出され、出力回路Ｃのドライブ側トランジスタ２３のゲートへ入力され、出力回路Ｃからの出力信号ＳＡ  が合成回路３３へ入力される。また、電荷転送回路Ｂにて転送されてきた電荷は電荷検出部２２にて検出され、出力回路Ｄのドライブ側トランジスタ２８のゲートへ入力され、出力回路Ｄからの出力信号ＳＢ  が合成回路３３へ入力される。このくし形フィルタが、出力信号ＳＯ  として輝度信号を所望するくし形フィルタの場合には、合成回路３３は、出力回路Ｃの出力信号ＳＡ  と出力回路Ｄの出力信号ＳＢ  とを加算した信号を出力端子３４に出力する。また、出力信号ＳＯ  として色信号を所望するくし形フィルタの場合には、合成回路３３は、出力回路Ｃの出力信号ＳＡ  から出力回路Ｄの出力信号ＳＢ  を減算して出力端子３４に出力する。
【０００９】
図６に各信号ＳＩ  ，ＳＡ  ，ＳＢ  の波形例および信号ＳＯ  のくし特性を示す。図６において、Ａ，Ｂ，Ｃは信号ＳＩ  ，ＳＡ  ，ＳＢ  の振幅を示し、ＴＨ  を水平走査期間とすると、ＳＩ  ＝Ａｓｉｎωｔ，ＳＡ  ＝Ｂｓｉｎ（ωｔ−ωＴＨ  ），ＳＢ  ＝Ｃｓｉｎωｔと表される。出力信号ＳＯ  は輝度信号の場合、
ＳＯ  （ｔ）＝Ｃｓｉｎωｔ＋Ｂｓｉｎ（ωｔ−ωＴＨ  ）
となり、周波数に対する振幅特性は、
ＳＯ  （ω）＝（Ｃ２  ＋Ｂ２  ＋２ＣＢｃｏｓωＴＨ  ）１／２  
となる。
【００１０】
また、出力信号ＳＯ  が色信号の場合には、
ＳＯ  （ｔ）＝Ｃｓｉｎωｔ−Ｂｓｉｎ（ωｔ−ωＴＨ  ）
となり、周波数に対する振幅特性は、
ＳＯ  （ω）＝（Ｃ２  ＋Ｂ２  −２ＣＢｃｏｓωＴＨ  ）１／２  
となる。
【００１１】
この従来例では、Ｃ−Ｂ＞０となり、図６（ｄ），（ｅ）に示すくし特性のくしの深さを深くすることは難しい。
【００１２】
【発明が解決しようとする課題】
上記従来の構成によれば、容量２７と３２はそれぞれ他方のソースフォロワに対して独立に配置されるため、２つのソースフォロワの出力信号ＳＡ  ，ＳＢ  のゲインの差を自律的に小さくすることはできず、出力信号ＳＯ  のくしの深さにばらつきが生じて良好なくし特性を得ることは難しかった。
【００１３】
本発明は、出力信号のくしの深さにばらつきの少ない良好なくし特性を得ることのできるくし形フィルタを提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載のくし形フィルタは、同一信号を入力とし転送段数の異なる第１および第２の電荷転送回路と、第１，第２の電荷転送回路のそれぞれの出力側に接続されそれぞれの転送電荷に応じた信号を出力する第１，第２の出力回路と、第１および第２の出力回路の出力信号を加算または減算して所望とする信号を出力する合成回路とを備えたくし形フィルタであって、第２の出力回路の出力信号により第１の電荷転送回路から出力され第１の出力回路に入力される信号のゲインを調整する第１の調整回路と、第１の出力回路の出力信号により第２の電荷転送回路から出力され第２の出力回路に入力される信号のゲインを調整する第２の調整回路とを設け、第１の調整回路および第２の調整回路は第１の出力回路に入力される信号のゲインと第２の出力回路に入力される信号のゲインの差を小さくするように調整することを特徴とする。
【００１５】
この構成における第１および第２の電荷転送回路のように転送段数の異なる２つの電荷転送回路では、非転送効率が０でないために２つの電荷転送回路を通った信号はゲインが異なる。また、電荷転送回路の入力部の容量に対して出力部の容量が小さいほど出力信号のゲインは入力信号に対して大きくなる。くし形フィルタでは２つの電荷転送回路の転送段数差が非転送効率積の影響を無視できないほどあり、例えば、第１の電荷転送回路の方が第２の電荷転送回路よりも転送段数が多いものとすると、出力信号のゲインは第２の電荷転送回路の方が第１の電荷転送回路よりも高くなる。そこで、上記構成のように、第２の電荷転送回路の出力側に接続された第２の出力回路の出力信号により第１の電荷転送回路から出力され第１の出力回路に入力される信号のゲインを調整する第１の調整回路と、第１の電荷転送回路の出力側に接続された第１の出力回路の出力信号により第２の電荷転送回路から出力され第２の出力回路に入力される信号のゲインを調整する第２の調整回路とを設けたことにより、第１，第２の電荷転送回路の出力は、それぞれ他方の第２，第１の電荷転送回路側の第２，第１の出力回路の出力信号のゲインの影響を受け、第１，第２の出力回路の出力信号のゲインの差を自律的に小さくすることができ、それらを合成した所望とする出力信号はくしの深さが一定でばらつきの少ない良好なくし特性を得ることができる。
【００１６】
請求項２記載のくし形フィルタは、請求項１記載のくし形フィルタにおいて、第１の調整回路として、第１の電荷転送回路と第１の出力回路とを接続する第１の電荷転送回路出力配線の下部に、第２の出力回路の出力信号配線に接続した第１の調整用配線を設け、第１の電荷転送回路出力配線と第１の調整用配線との間に容量を形成し、第２の調整回路として、第２の電荷転送回路と第２の出力回路とを接続する第２の電荷転送回路出力配線の下部に、第１の出力回路の出力信号配線に接続した第２の調整用配線を設け、第２の電荷転送回路出力配線と第２の調整用配線との間に容量を形成したことを特徴とする。
【００１７】
この構成によれば、第１の調整回路として、第１の電荷転送回路出力配線の下部に、第２の出力回路の出力信号配線に接続した第１の調整用配線を設け、第１の電荷転送回路出力配線と第１の調整用配線との間に容量を形成し、第２の調整回路として、第２の電荷転送回路出力配線の下部に、第１の出力回路の出力信号配線に接続した第２の調整用配線を設け、第２の電荷転送回路出力配線と第２の調整用配線との間に容量を形成したことにより、第１，第２の電荷転送回路の出力は、それぞれ容量を介して他方の第２，第１の電荷転送回路側の第２，第１の出力回路の出力信号のゲインの影響を受け、第１，第２の出力回路の出力信号のゲインの差を自律的に小さくすることができ、それらを合成した所望とする出力信号はくしの深さが一定でばらつきの少ない良好なくし特性を得ることができる。
【００１８】
請求項３記載のくし形フィルタは、請求項２記載のくし形フィルタにおいて、第１および第２の出力回路はそれぞれ電源間に直列接続したソースフォロアのロード側およびドライブ側トランジスタからなり、第１の出力回路のドライブ側トランジスタのゲートに第１の電荷転送回路出力配線を接続し、第２の出力回路のドライブ側トランジスタのゲートに第２の電荷転送回路出力配線を接続し、第１および第２の電荷転送回路出力配線がアルミ配線からなり、第１および第２の調整用配線がポリシリコン配線からなることを特徴とする。
【００１９】
くし形フィルタは、通常、第１，第２の電荷転送回路を構成する２つのＣＣＤと、第１，第２の出力回路を構成する２つのＣＭＯＳ回路とが、シリコン上に集積回路として１チップレイアウトされているが、上記構成のように、第１，第２の出力回路のドライブ側トランジスタのゲートに第１，第２の電荷転送回路出力配線としてアルミ配線を接続し、そのアルミ配線の下部に、第１，第２の調整用配線であるポリシリコン配線を配置することは容易にできる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の実施の形態のくし形フィルタの構成図である。図１において、Ａ，Ｂはそれぞれ転送段数が異なるＣＣＤからなる電荷転送回路、Ｃ，Ｄはそれぞれ電荷転送回路Ａ，Ｂで転送された電荷に応じた信号ＳＡ  ，ＳＢ  を出力する出力回路、１は電荷転送回路Ａの電荷検出部、２は電荷転送回路Ｂの電荷検出部、３は電荷転送回路Ａ側の出力回路Ｃを構成するソースフォロワのドライブ側トランジスタ、４は電荷転送回路Ａ側の出力回路Ｃを構成するソースフォロワのロード側トランジスタ、５はロード側トランジスタ４のゲート用定電圧源、６は出力回路Ｃの出力端、７は出力回路Ｄの出力端１１に接続されたポリシリコン配線１７とアルミ配線１５との間に形成される容量である。
【００２１】
８は電荷転送回路Ｂ側の出力回路Ｄを構成するソースフォロワのドライブ側トランジスタ、９は電荷転送回路Ｂ側の出力回路Ｄを構成するソースフォロワのロード側トランジスタ、１０はロード側トランジスタ９のゲート用定電圧源、１１は出力回路Ｄの出力端、１２は出力回路Ｃの出力端６に接続されたポリシリコン配線１８とアルミ配線１６との間に形成される容量、１３は出力回路Ｃ，Ｄの出力信号ＳＡ  ，ＳＢ  を加算または減算してそれらの和または差信号を出力信号ＳＯ  とする合成回路、１４は出力端子である。
【００２２】
なお、電荷転送回路Ａ，Ｂが第１，第２の電荷転送回路であり、出力回路Ｃ，Ｄが第１，第２の出力回路であり、アルミ配線１５，１６は第１，第２の電荷転送回路出力配線であり、ポリシリコン配線１７，１８が第１，第２の調整用配線である。また、アルミ配線１５，１６との間に容量７，１２を形成するポリシリコン配線１７，１８を出力回路Ｄ，Ｃの出力端１１，６に接続した回路が第１，第２の調整回路である。
【００２３】
この実施の形態のくし形フィルタは、同一の映像信号ＳＩ  を入力とし転送段数の異なる２つの電荷転送回路Ａ，Ｂと、電源間に直列接続されたソースフォロワのトランジスタ３，４から構成される電荷転送回路Ａの出力回路Ｃと、電源間に直列接続されたソースフォロワのトランジスタ８，９から構成される電荷転送回路Ｂの出力回路Ｄと、電荷転送回路Ａ，Ｂの出力回路Ｃ，Ｄの出力信号ＳＡ  ，ＳＢ  を加算または減算する合成回路１３とを備えている。電荷転送回路Ａは電荷転送回路Ｂよりも転送段数が多く、電荷転送回路Ａは、１もしくは２水平周期期間の遅延時間を得るための転送段数を有する電荷転送回路であり、電荷転送回路Ｂは、電荷転送回路Ａの入出力部における遅延時間を相殺するための必要最小限の転送段数を有する電荷転送回路である。例えばＮＴＳＣ用（４ｆｓ  ＝１４．３１８１８ＭＨｚ）の場合の転送段数は、電荷転送回路Ａが９１１段で、電荷転送回路Ｂが１段である。
【００２４】
図２はこのくし形フィルタの各構成要素の配置を示す平面図である。
また、図３に電荷転送回路Ａの電荷検出部１からトランジスタ３までの断面（電荷転送回路Ｂの電荷検出部２からトランジスタ８までの断面）を示す。
電荷転送回路Ａの電荷検出部１はトランジスタ３のゲートにアルミ配線１５で接続され、このアルミ配線１５の下部には電荷転送回路Ｂ側の出力回路Ｄの出力端１１と接続されるポリシリコン配線１７が絶縁膜を介して配置され、アルミ配線１５とポリシリコン配線１７との間に容量７を形成している。同様に、電荷転送回路Ｂの電荷検出部２はトランジスタ８のゲートにアルミ配線１６で接続され、このアルミ配線１６の下部には電荷転送回路Ａ側の出力回路Ｃの出力端６と接続されるポリシリコン配線１８が絶縁膜を介して配置され、アルミ配線１６とポリシリコン配線１８との間に容量１２を形成している。
【００２５】
以上のように構成されるこの実施の形態のくし形フィルタについて、以下その動作を説明する。
このくし形フィルタでは、まず、電荷転送回路Ａと電荷転送回路Ｂに同一の映像信号ＳＩ  が入力される。電荷転送回路Ａにて転送されてきた電荷は電荷検出部１にて検出され、出力回路Ｃのドライブ側トランジスタ３のゲートへ入力され、出力回路Ｃからの出力信号ＳＡ  が合成回路１３へ入力される。また、電荷転送回路Ｂにて転送されてきた電荷は電荷検出部２にて検出され、出力回路Ｄのドライブ側トランジスタ８のゲートへ入力され、出力回路Ｄからの出力信号ＳＢ  が合成回路１３へ入力される。このくし形フィルタが、出力信号ＳＯ  として輝度信号を所望するくし形フィルタの場合には、合成回路１３は、出力回路Ｃの出力信号ＳＡ  と出力回路Ｄの出力信号ＳＢ  とを加算した信号を出力端子１４に出力する。また、出力信号ＳＯ  として色信号を所望するくし形フィルタの場合には、合成回路１３は、出力回路Ｃの出力信号ＳＡ  から出力回路Ｄの出力信号ＳＢ  を減算して出力端子１４に出力する。
【００２６】
図４に各信号ＳＩ  ，ＳＡ  ，ＳＢ  の波形例および信号ＳＯ  のくし特性を示す。図４において、Ａ，Ｂ′，Ｃ′は信号ＳＩ  ，ＳＡ  ，ＳＢ  の振幅を示し、この実施の形態では、Ｃ′−Ｂ′≒０とすることができ、図４（ｄ），（ｅ）に示すくし特性のくしの深さを深くすることができる。
この実施の形態によれば、電荷転送回路Ａの電荷検出部１とその出力回路Ｃのトランジスタ３のゲートとを接続するアルミ配線１５の下部に、電荷転送回路Ｂ側の出力回路Ｄの出力端１１と接続されるポリシリコン配線１７を配置して、容量７を形成するとともに、電荷転送回路Ｂの電荷検出部２とその出力回路Ｄのトランジスタ８のゲートとを接続するアルミ配線１６の下部に、電荷転送回路Ａ側の出力回路Ｃの出力端６と接続されるポリシリコン配線１８を配置して、容量１２を形成することにより、電荷転送回路Ａ，Ｂの電荷検出部１，２の出力は、それぞれ容量７，１２を介して他方の電荷転送回路Ｂ，Ａ側の出力回路Ｄ，Ｃの出力信号ＳＢ  ，ＳＡ  のゲインの影響を受け、出力回路Ｃ，Ｄの出力信号ＳＡ  ，ＳＢ  のゲインの差を自律的に小さくすることができ、それらを合成した出力信号ＳＯ  はくしの深さが一定でばらつきの少ない良好なくし特性を得ることができる。
【００２７】
なお、くし形フィルタは、電荷転送回路Ａ，Ｂを構成する２つのＣＣＤと、出力回路Ｃ，Ｄを構成する２つのＣＭＯＳ回路とが、シリコン上に集積回路として１チップレイアウトされ、電荷転送回路Ａ，Ｂの電荷検出部１，２とその出力回路Ｃ，Ｄのトランジスタ３，８のゲートとを接続するアルミ配線１５，１６の下部に、ポリシリコン配線１７，１８を配置することは容易にできる。
【００２８】
【発明の効果】
本発明のくし形フィルタは、第２の電荷転送回路の出力側に接続された第２の出力回路の出力信号により第１の電荷転送回路から出力され第１の出力回路に入力される信号のゲインを調整し、第１の電荷転送回路の出力側に接続された第１の出力回路の出力信号により第２の電荷転送回路から出力され第２の出力回路に入力される信号のゲインを調整することにより、第１，第２の電荷転送回路の出力は、それぞれ他方の第２，第１の電荷転送回路側の第２，第１の出力回路の出力信号のゲインの影響を受け、第１，第２の出力回路の出力信号のゲインの差を自律的に小さくすることができ、それらを合成した所望とする出力信号はくしの深さが一定でばらつきの少ない良好なくし特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のくし形フィルタの構成図である。
【図２】本発明の実施の形態のくし形フィルタの各構成要素の配置を示す平面図である。
【図３】本発明の実施の形態のくし形フィルタの要部の断面図である。
【図４】本発明の実施の形態のくし形フィルタの主要な信号の一例を示す波形図である。
【図５】従来のくし形フィルタの構成図である。
【図６】従来のくし形フィルタの主要な信号の一例を示す波形図である。
【符号の説明】
Ａ，Ｂ  電荷転送回路
Ｃ，Ｄ  出力回路
１  電荷転送回路Ａの電荷検出部
２  電荷転送回路Ｂの電荷検出部
３  ソースフォロワのドライブ側トランジスタ
４  ソースフォロワのロード側トランジスタ
５  ゲート用定電圧源
６  出力回路Ｃの出力端
７  容量
８  ソースフォロワのドライブ側トランジスタ
９  ソースフォロワのロード側トランジスタ
１０  ゲート用定電圧源
１１  出力回路Ｄの出力端
１２  容量
１３  合成回路
１４  出力端子
１５，１６  アルミ配線
１７，１８  ポリシリコン配線
【図１】
0003592484.tif 000002
【図２】
0003592484.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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