(57)【特許請求の範囲】
【請求項１】
積層された上下の半導体基板同士を電気的に接続する相互接続用凹部を、不純物含有多結晶シリコンより低抵抗の金属からなる相互接続導体で埋め込むとともに、前記相互接続用凹部の内側壁と相互接続導体との間に拡散防止膜を設けた半導体集積回路装置の製造方法において、前記拡散防止膜を無電解メッキ法によって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板に素子形成領域を越える深さの相互接続用凹部を形成したのち、前記半導体基板を裏面から研磨して前記相互接続用凹部を相互接続用貫通孔とする工程、少なくとも前記相互接続用貫通孔の内側壁に絶縁膜を形成する工程、少なくとも前記相互接続用貫通孔の内側壁に無電解メッキ法を用いて拡散防止膜を形成する工程、及び、前記拡散防止膜を介して相互接続導体を形成して前記相互接続用貫通孔を埋め込む工程とを少なくとも有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
半導体基板に素子形成領域を越える深さの相互接続用凹部を形成したのち、少なくとも前記相互接続用凹部の内側壁に絶縁膜を形成する工程、少なくとも前記相互接続用凹部の内側壁に無電解メッキ法を用いて拡散防止膜を形成する工程、前記拡散防止膜を介して相互接続導体を形成して前記相互接続用凹部を埋め込む工程、及び、前記半導体基板を裏面から研磨して前記相互接続導体の底部を露出させる工程とを少なくとも有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
上記拡散防止膜が、高融点金属であるＷ，Ｔａ，Ｍｏの内の少なくとも一つを含むとともに、Ｎｉ，Ｔｉ，Ｚｒ，Ｎｂ，Ｃｏ，Ｍｎ，Ｃｒ，Ｆｅ，Ｚｎの内の少なくとも一つを含む合金からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置の製造方法。
【請求項５】
上記相互接続導体が、Ｃｕ或いはＣｕを主成分とするＣｕ合金のいずれかからなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置の製造方法に関するものであり、特に、複数の半導体基板を貼り合わせて三次元構造を形成する際の相互接続用貫通導体を構成する金属元素のマイグレーションを防止のための拡散防止膜の構成に特徴のある半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、微細加工技術の進歩により半導体集積回路装置の高集積化及び高性能化がなされてきたが、微細化による高密度化が限界にきているため、回路素子を形成した半導体基板を積層させた三次元半導体集積回路装置の開発が進められてきた。
【０００３】
この様な三次元半導体集積回路装置の製造方法の一つとして、半導体基板に回路素子及び電極を形成したのち、絶縁膜を上面に被覆し、さらに、気相成長法等により成長させた多結晶シリコン膜を再結晶化し、この再結晶化したシリコン層に回路素子を形成することで三次元化を実現する方法がある。
【０００４】
また、他の方法としては、近年、回路素子を形成した複数枚の半導体基板を貼り合わせることによって三次元構造を実現することも提案されている。
【０００５】
これらの方法において、各半導体層或いは基板に形成されている回路素子同士等を電気的に接続するために、半導体基板を貫通する電気的接続孔を形成する必要があり、特に、後者の基板貼り合わせ方法においては、研磨により半導体基板を薄層化するとは言え、十分に深い接続用の孔を形成する必要がある。
【０００６】
ここで、図１１及び図１２を参照して、従来の三次元半導体集積回路装置の製造工程の一例を概略的に説明する。
図１１（ａ）参照
まず、通常の半導体集積回路装置と同様に、例えば、ｐ型シリコン基板４１の所定領域を選択酸化することによって素子分離埋込酸化膜４２を形成したのち、この素子分離埋込酸化膜４２に囲まれた素子形成領域の表面にゲート絶縁膜４３を形成する。
【０００７】
次いで、ドープトポリシリコン等からなるゲート電極４４を形成したのち、ゲート電極４４をマスクとしてｎ型不純物を選択的に導入してｎ型のソース・ドレイン領域４５を形成し、次いで、全面にＳｉＯ２  膜等からなる層間絶縁膜４６を設けたのち、ソース・ドレイン領域４５に対するコンタクトホールを形成し、次いで、コンタクトホールを介してソース・ドレイン電極４７を形成したのち、再び、全面をＢＰＳＧ膜等からなる層間絶縁膜４８で覆う。
【０００８】
図１１（ｂ）参照
次いで、通常のフォトエッチング技術を用いて、ｐ型シリコン基板４１に十分深い相互接続用凹部４９を設けたのち、熱酸化によって相互接続用凹部４９の露出表面に熱酸化膜５０を形成する。
なお、この場合、図示を簡単にするために、一個のＩＧＦＥＴの両側に相互接続用凹部４９を形成しているが、相互接続用凹部４９を設ける位置及び個数は、必要とする回路構成に応じて適宜決定するものである。
【０００９】
図１１（ｃ）参照
次いで、ＣＶＤ法を用いて全面にドープト多結晶シリコン等の導電体膜を堆積して相互接続用凹部４９を埋め込んだのち、バックエッチング或いはＣＭＰ（化学機械研磨）等によって平坦化して、導電体膜を相互接続用凹部４９の内部にのみ残存するようにして相互接続用導体５１を形成する。
【００１０】
図１２（ｄ）参照
次いで、再び、ＣＶＤ法等を用いて全面にドープトポリシリコン等の導電体膜を形成したのち、所定パターンにエッチングすることによって、相互接続用導体５１に接続する表面配線層５２を形成する。
【００１１】
図１２（ｅ）参照
次いで、再び、ＣＭＰ法等を用いてｐ型シリコン基板４１の裏面を相互接続用導体５１が露出するまで研磨する。
【００１２】
図１２（ｆ）参照
次いで、ｐ型シリコン基板４１の裏面にＣＶＤ法を用いてＳｉＯ2 膜５３を堆積させたのち、相互接続用導体５１に対するコンタクトホールを形成し、次いで、再び、ＣＶＤ法等を用いて全面にドープトポリシリコン等の導電体膜を形成したのち、所定パターンにエッチングすることによって、相互接続用導体５１に接続する裏面配線層５４を形成する。
【００１３】
この様な半導体集積回路装置を複数枚貼り合わせることによって三次元半導体集積回路装置が完成する。
なお、この基板貼り合わせ工程において上層側の半導体基板に設けた相互接続用導体５１と、下層側の半導体基板に設けた回路素子の引出電極或いはバンプ電極とが相互接続するように位置合わせして貼り合わせる。
【００１４】
しかし、相互接続用導体５１としてドープトポリシリコンを用いた場合には、ドープトポリシリコンの電気抵抗率が高いため、半導体集積回路装置の高速動作に適さないため、ドープトポリシリコンの代わりにＣｕ，Ａｇ，Ａｕ等の低抵抗金属を用いることが提案されている（必要ならば、特開昭６３−２１３９４３号公報参照）。
【００１５】
この様なＣｕ，Ａｇ，Ａｕ等の低抵抗金属を用いた場合には、相互接続導体を形成した後の製造工程における熱工程において、低抵抗金属がシリコン酸化膜中を拡散してシリコン基板中に混入し、シリコン基板内において深い不純物準位や転位、或いは、析出合金等を形成し、半導体デバイスの動作を不安定化したり、動作特性を低下させるという問題がある。
【００１６】
この様な低抵抗金属のマイグレーションの一因は、ソース・ドレイン領域４５及び金属配線層を形成したのちは、ソース・ドレイン領域４５の不純物プロファイルを変えないように或いは金属配線の信頼性を保つために４００℃程度以下の低温処理が必要となるため、低温プロセスで形成したＳｉＯ２  膜等を用いることが挙げられる。
即ち、低温プロセスで形成したＳｉＯ２  膜等は緻密性が低いために耐拡散性に劣るためである。
【００１７】
特に、シリコン基板中にディープレベルを形成するＣｕは、酸化膜が高温酸化膜であってもマイグレーションが問題となるので、従来においては、Ｃｕを配線層として用いる場合には、Ｃｕの拡散防止のためにＴｉＮ膜やＴａＮ膜等のバリアメタルを介してＣｕ層を設けている。
【００１８】
この様なＣｕ等の低抵抗金属を用いて三次元半導体集積回路装置を形成する際の相互接続導体を形成する際には、５０μｍを越える深い相互接続用凹部を形成し、この相互接続用凹部の内側壁に絶縁膜を介してバリアメタルを形成する必要がある。
【００１９】
【発明が解決しようとする課題】
しかし、ＴｉＮ膜等のバリアメタルは通常はスパッタリング法によって形成しているが、スパッタリング法はステップカヴァレッジ性が劣るので、スパッタリング法を用いた場合には、５０μｍを越える深い相互接続用凹部の内側壁にバリアメタルを確実に被着させることが困難であるという問題がある。
【００２０】
また、ＣＶＤ法はスパッタリング法に比べてステップカヴァレッジ性が良好であるので、ＣＶＤ法を用いて相互接続用凹部の内側壁にバリアメタルを被着させることは技術的には可能であるものの、装置コストが高くなるという問題があり、さらに、基板温度をある程度高くする必要があるという問題がある。
【００２１】
したがって、本発明は、低温プロセスによって相互接続用凹部の内側壁に拡散防止膜を確実に被着させることを目的とする。
【００２２】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明するが、図における符号７は、相互接続導体３と配線層６とを接続する半田である。
図１参照
（１）本発明は、積層された上下の半導体基板１，２同士を電気的に接続する相互接続用凹部を不純物含有多結晶シリコンより低抵抗の金属からなる相互接続導体３で埋め込むとともに、相互接続用凹部の内側壁と相互接続導体３との間に拡散防止膜４を設けた半導体集積回路装置の製造方法において、拡散防止膜４を無電解メッキ法によって形成することを特徴とする。
【００２３】
この様に、拡散防止膜４を無電解メッキ膜で形成することによって、拡散防止膜４を低温プロセスで形成することが可能になるので、既に形成してある半導体デバイスの不純物プロファイルを変えることがなく、また、ウェットプロセスであるので、相互接続用凹部の内側壁を拡散防止膜４によって確実に被覆することが可能になり、Ｃｕ等の低抵抗の金属からなる相互接続導体３からのマイグレーションを確実に防止することができ、それによって、半導体集積回路装置の動作特性の低下或いは不安定化を抑制することができる。
【００２５】
また、無電解メッキ膜からなる拡散防止膜４は、深い凹部の内側壁を確実に被覆することができるので、三次元半導体集積回路装置における上下の半導体基板１，２同士を電気的に接続する接続導体を形成する際の拡散防止膜４として用いることができる。
【００２８】
（２）また、本発明は、半導体集積回路装置の製造方法において、半導体基板１，２に素子形成領域を越える深さの相互接続用凹部を形成したのち、半導体基板１，２を裏面から研磨して相互接続用凹部を相互接続用貫通孔とする工程、少なくとも相互接続用貫通孔の内側壁に絶縁膜５を形成する工程、少なくとも相互接続用貫通孔の内側壁に無電解メッキ法を用いて拡散防止膜４を形成する工程、及び、拡散防止膜４上に相互接続導体３を形成して相互接続用貫通孔を埋め込む工程とを少なくとも有することを特徴とする。
【００２９】
この様に、相互接続用貫通孔を形成したのち、絶縁膜５を介して拡散防止膜４及び相互接続導体３を形成することによって、相互接続用貫通孔の内側壁に拡散防止膜４及び相互接続導体３を確実に被着させることができる。
なお、この場合、相互接続用貫通孔を完全に埋め込む必要はない。
【００３０】
（３）また、本発明は、半導体集積回路装置の製造方法において、半導体基板１，２に素子形成領域を越える深さの相互接続用凹部を形成したのち、少なくとも相互接続用凹部の内側壁に絶縁膜５を形成する工程、少なくとも相互接続用凹部の内側壁に無電解メッキ法を用いて拡散防止膜４を形成する工程、拡散防止膜４上に相互接続導体３を形成して相互接続用凹部を埋め込む固定、及び、半導体基板１，２を裏面から研磨して相互接続導体３の底部を露出させる工程とを少なくとも有することを特徴とする。
【００３１】
この様に、半導体基板１，２を貫通する相互接続導体３を形成する場合に、相互接続用凹部を絶縁膜５を介して相互接続導体３で埋め込んだのち、半導体基板１，２の裏面を研磨して貫通導体としても良いものである。
【００３２】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、拡散防止膜４が、高融点金属であるＷ，Ｍｏ，Ｔａの内の少なくとも一つを含むとともに、Ｎｉ，Ｔｉ，Ｚｒ，Ｎｂ，Ｃｏ，Ｍｎ，Ｃｒ，Ｆｅ，Ｚｎの内の少なくとも一つを含む合金からなることを特徴とする。
【００３３】
この場合の拡散防止膜４は、高融点金属であるＷ，Ｍｏ，Ｔａの内の少なくとも一つを含むとともに、Ｎｉ，Ｃｏ，Ｍｎ，Ｃｒ，Ｆｅ，Ｚｎの内の少なくとも一つを含む合金、例えば、Ｗ−Ｎｉ−Ｃｏ−Ｐ，Ｗ−Ｎｉ−Ｂ，Ｎｉ−Ｍｏ−Ｐ，Ｍｏ−Ｃｏ−Ｎｉ−Ｎ−Ｐ等の合金を用いることによって耐拡散性に優れるアモルファス膜とすることができる。
【００３４】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、相互接続導体３が、Ｃｕ或いはＣｕを主成分とするＣｕ合金のいずれかからなることを特徴とする。
【００３５】
この様に、相互接続導体３としては、高速動作化を可能にするために、低温プロセスであるメッキにより形成が可能で低抵抗なＣｕ、或いは、Ｃｕ−Ｐｄ合金，Ｃｕ−Ｓｉ合金等のＣｕを主成分とするＣｕ合金のいずれかが好適である。
【００３６】
【発明の実施の形態】
ここで、図２乃至図５を参照して、本発明の第１の実施の形態の三次元半導体集積回路装置の製造工程を説明する。
図２（ａ）参照
まず、従来と同様に、例えば、ｐ型シリコン基板１１の所定領域を選択酸化することによって素子分離埋込酸化膜１２を形成したのち、この素子分離埋込酸化膜１２に囲まれた素子形成領域にＭＯＳＦＥＴ１３を形成する。
【００３７】
このＭＯＳＦＥＴ１３は、素子形成領域の表面にゲート絶縁膜を形成したのち、ドープトポリシリコン等からなるゲート電極を形成し、次いで、ゲート電極をマスクとしてｎ型不純物を選択的に導入してｎ型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する。
【００３８】
次いで、全面にＳｉＯ２  膜を堆積させたのち、異方性エッチングを施すことによってゲート電極の側部にサイドウォールを形成し、次いで、このサイドウォールをマスクとして再びｎ型不純物を導入することによってｎ型のソース・ドレイン領域を形成する。
【００３９】
以降は、必要に応じてキャパシタ１４等の回路素子を形成するとともに、ＢＰＳＧ膜等からなる層間絶縁膜１５の堆積工程、ビア１６の形成工程、及び、配線層１７の形成工程を必要とする回路構成に応じて繰り返すことによって一枚のウェハ分の半導体集積回路装置の基本構成が完成する。
【００４０】
図２（ｂ）参照
次いで、異方性エッチング技術を用いて、ｐ型シリコン基板１１に、例えば、直径が１０μｍで、深さが７０μｍの相互接続用凹部１８を設ける。
なお、図示を簡単にするために、一個の相互接続用凹部１８しか示していないが、必要とする回路構成に応じて所定箇所に複数個設けるものである。
【００４１】
図３（ｃ）参照
次いで、ＣＭＰ法を用いてｐ型シリコン基板１１の裏面を相互接続用凹部１８の底部が露出するまで研磨して相互接続用貫通孔１９とする。
【００４２】
図３（ｄ）参照
次いで、ＣＶＤ法を用いてｐ型シリコン基板１１に設けた相互接続用貫通孔１９の露出表面に、厚さが、例えば、０．５μｍのＳｉＯ２  膜２０を形成する。  なお、図においては、基板表面側のＳｉＯ２  膜は図示を省略している。
【００４３】
図４（ｅ）参照
次いで、フォトレジストを塗布し、露光・現像することによって相互接続用貫通孔１９の近傍及び所定形状の配線層に対する開口部を有するレジストパターン２１を形成したのち、触媒金属となるＰｄの水和物コロイドを含む溶液中に浸漬して、触媒活性化する。
【００４４】
次いで、無電解メッキ浴を用いて露出部に厚さが、例えば、０．５μｍの拡散防止膜２２を形成する。
この場合、タングステン酸化物０．０５〜０．５ｍｏｌ／Ｌ、硫酸ニッケル０．０１〜０．２ｍｏｌ／Ｌ、及び、硫酸コバルト０．０１〜０．２ｍｏｌ／Ｌを金属塩として含み、還元剤として次亜燐酸を０．０５〜０．５ｍｏｌ／Ｌ、錯化剤として酒石酸、クエン酸などのポリカルボン酸またはそのアルカリ金属塩を０．０１〜１．０ｍｏｌ／Ｌ含み、また、必要に応じてチオ尿素などを数ｐｐｍ微量添加した無電解メッキ浴とすることによって、Ｗ−Ｎｉ−Ｃｏ−Ｐの４元の無電解メッキ膜とする。
【００４５】
このＷ−Ｎｉ−Ｃｏ−Ｐからなる４元の無電解メッキ膜はアモルファスとなるので粒界が存在せず、それによって良好な拡散防止特性を有するものである。
因に、この場合の拡散防止膜２２の組成比は、例えば、
Ｗ：Ｎｉ：Ｃｏ：Ｐ＝１０：６５：２０：５
とする。
【００４６】
図４（ｆ）参照
引き続いて、硫酸銅系の無電解メッキ浴を用いて拡散防止膜２２の上に、厚さが、例えば、３μｍの相互接続用導体２３を形成したのち、レジストパターン２１を除去することによって相互接続用導体２３を設けた半導体集積回路基板が完成する。
【００４７】
この場合、まず、金属塩として硫酸銅を０．０２〜０．１５ｍｏｌ／Ｌ、還元剤として次亜燐酸塩を０．１〜１．０ｍｏｌ／Ｌ含み、錯化剤としてクエン酸、酒石酸などのポリカルボン酸またはそのアルカリ金属塩０．０１〜０．１ｍｏｌ／Ｌ、添加剤としてホウ酸０．２〜１．０ｍｏｌ／Ｌを含む無電解メッキ浴を用いて厚さが０．３〜０．５μｍの銅を堆積させる。
【００４８】
次いで、金属塩として硫酸銅を０．０２〜０．１５ｍｏｌ／Ｌ、還元剤としてグリオキシル酸、ホルマリンまたはジメチルアミンボランなどのうちの少なくとも一つを０．０５〜０．３ｍｏｌ／Ｌ含み、錯化剤としてエチレンジアミン四酢酸などのポリカルボン酸またはそのアルカリ金属塩０．０５〜０．３ｍｏｌ／Ｌ、また、必要に応じて２，２’−ビピリジルなどを数ｐｐｍ微量添加した無電解メッキ浴を用いて残りの膜厚の銅を堆積させ、２段階の無電解メッキ工程で相互接続用導体２３を形成する。
【００４９】
また、この場合の相互接続用導体２３の厚さは、相互接続用貫通孔１９の孔径の４割程度〔図においては、（０．５＋３）×２／１０＝７０％〕になる程度で充分であり、必ずしも相互接続用貫通孔１９を完全に埋め込む必要はない。
なお、工程の説明は省略しているが、上段の半導体集積回路基板に設けた相互接続用導体２３との接続のために接続配線層２４を形成する。
【００５０】
図５参照
上述の工程を接続回路パターンに応じて各半導体集積回路基板に対して行ったのち、上側の半導体集積回路基板に設けた相互接続用導体２３と、下側の半導体集積回路基板に設けた接続配線層２４とを接続部材２５によって電気的に接続することによって、三次元半導体集積回路装置の基本的構成が完成する。
【００５１】
この場合、接続部材２５は、Ａｕ／ＩｎバンプやＡｇフィラーを含む導電性接着剤からなり、これらを用いて低温で接着するものであり、上下の半導体集積回路基板同士の接着が不充分であれば、上下の半導体集積回路基板の間にエポキシ樹脂等の絶縁性接着剤を注入すれば良い（必要ならば、特開平１１−２６１０００号公報参照）。
【００５２】
なお、最下層となる半導体集積回路基板については、薄層化する必要はなく、且つ、基板を貫通する相互接続用導体は必ずしも設ける必要はない。
但し、最下層となる半導体集積回路基板裏面を介して電源配線及び接地配線を取り出す場合には、基板を貫通する相互接続用導体を設ければ良い。
【００５３】
この様に、本発明の第１の実施の形態においては、相互接続用導体２３を形成する際に、拡散防止膜を無電解メッキ法によって形成しているので、低温処理で、且つ、簡単な装置構成によって相互接続用貫通孔１９の内壁に拡散防止膜を確実に被着することができ、それによって、Ｃｕ等の相互接続用導体２３を構成する金属元素のマイグレーションを確実に防止することができる。
【００５４】
また、本発明の第１の実施の形態においては、無電解メッキ処理を施す前に、基板を研磨して、相互接続用凹部１８を相互接続用貫通孔１９としているので、メッキが相互接続用貫通孔１９の両端から進行することになり、この点からも相互接続用貫通孔１９の内壁に拡散防止膜２２及び相互接続用導体２３を確実に被着することができる。
【００５５】
次に、図６乃至図１０を参照して、本発明の第２の実施の形態の三次元半導体集積回路装置の製造工程を説明する。
図６（ａ）参照
まず、従来と同様に、例えば、ｐ型シリコン基板１１の所定領域を選択酸化することによって素子分離埋込酸化膜１２を形成したのち、この素子分離埋込酸化膜１２に囲まれた素子形成領域にＭＯＳＦＥＴ１３を形成する。
【００５６】
このＭＯＳＦＥＴ１３も、素子形成領域の表面にゲート絶縁膜を形成したのち、ドープトポリシリコン等からなるゲート電極を形成し、次いで、ゲート電極をマスクとしてｎ型不純物を選択的に導入してｎ型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する。
【００５７】
次いで、全面にＳｉＯ２  膜を堆積させたのち、異方性エッチングを施すことによってゲート電極の側部にサイドウォールを形成し、次いで、このサイドウォールをマスクとして再びｎ型不純物を導入することによってｎ型のソース・ドレイン領域を形成する。
【００５８】
以降は、必要に応じてキャパシタ１４等の回路素子を形成するとともに、ＢＰＳＧ膜等からなる層間絶縁膜１５の堆積工程、ビア１６の形成工程、及び、配線層１７の形成工程を必要とする回路構成に応じて繰り返すことによって一枚のウェハ分の半導体集積回路装置の基本構成が完成する。
【００５９】
図６（ｂ）参照
次いで、異方性エッチング技術を用いて、ｐ型シリコン基板１１に、例えば、直径が１０μｍで、深さが７０μｍの相互接続用凹部１８を設けたのち、ＣＶＤ法を用いてｐ型シリコン基板１１に設けた相互接続用凹部１８露出表面に、厚さが、例えば、０．５μｍのＳｉＯ２  膜２０を形成する。
なお、この場合も図示を簡単にするために、一個の相互接続用凹部１８しか示していないが、相互接続用凹部１８を設ける位置及び個数は、必要とする回路構成に応じて適宜決定するものである。
また、図においては、基板表面側のＳｉＯ２  膜は図示を省略している。
【００６０】
図７（ｃ）参照
次いで、触媒金属となるＰｄの水和物コロイドを含む溶液中に浸漬して、触媒活性化したのち、無電解メッキ浴を用いて露出部に厚さが、例えば、０．５μｍの拡散防止膜２２を形成する。
この場合、タングステン酸ナトリウム０．０５〜０．５ｍｏｌ／Ｌ、硫酸ニッケル０．０１〜０．２ｍｏｌ／Ｌ、及び、硫酸コバルト０．０１〜０．２ｍｏｌ／Ｌを金属塩として含み、還元剤として次亜燐酸を０．０５〜０．５ｍｏｌ／Ｌ、錯化剤として酒石酸、クエン酸などのポリカルボン酸またはそのアルカリ金属塩を０．０１〜１．０ｍｏｌ／Ｌ含み、また、必要に応じてチオ尿素などを数ｐｐｍ微量添加した無電解メッキ浴とすることによって、Ｎｉ−Ｃｏ−Ｗ−Ｐの４元の無電解メッキ膜とする。
【００６１】
このＮｉ−Ｃｏ−Ｗ−Ｐからなる４元の無電解メッキ膜もアモルファスとなるので粒界が存在せず、それによって良好な拡散防止特性を有するものである。
因に、この場合の拡散防止膜２２の組成比は、例えば、
Ｎｉ：Ｃｏ：Ｗ：Ｐ＝１０：６５：２０：５
とする。
【００６２】
図７（ｄ）参照
引き続いて、金属塩として硫酸銅を０．０２〜０．１５ｍｏｌ／Ｌ、還元剤として次亜燐酸塩を０．１〜１．０ｍｏｌ／Ｌ含み、錯化剤としてクエン酸、酒石酸などのポリカルボン酸またはそのアルカリ金属塩０．０１〜０．１ｍｏｌ／Ｌ、添加剤としてホウ酸０．２〜１．０ｍｏｌ／Ｌを含む無電解メッキ浴を用いて拡散防止膜２２の上に、厚さが、例えば、０．５μｍの無電解Ｃｕメッキ層（図示を省略）を形成したのち、この無電解メッキ層をメッキベース層として硫酸銅０．２〜０．３ｍｏｌ／Ｌ、硫酸３〜５規定を主成分とし、塩素イオン３０〜７０ｐｐｍと適当な添加剤を含む電解液を用いた電解銅メッキ処理を施すことによってメッキ埋込層２６を形成して、相互接続用凹部１８を完全に埋め込む。
【００６３】
図８（ｅ）参照
次いで、フォトレジストを塗布し、露光・現像することによって相互接続用凹部１８の近傍及び所定形状の配線層に対する開口部を有するレジストパターン２７を形成したのち、過酸化水素水及び硝酸を含む溶液（ＨＮＯ３  ＋Ｈ２  Ｏ２  ＋水）を用いてエッチング処理を施すことによって、メッキ埋込層２６及び拡散防止膜２２の露出部を除去して相互接続用導体２８を形成する。
【００６４】
図８（ｆ）参照
次いで、レジストパターン２７を除去したのち、ＣＭＰ法を用いてｐ型シリコン基板１１の裏面を相互接続用導体２８の底部が露出するまで研磨し、次いで、再び、ＣＶＤ法を用いてｐ型シリコン基板１１の裏面に、厚さが、例えば、１．０μｍのＳｉＯ２  膜２９を設ける。
【００６５】
図９（ｇ）参照
次いで、ＳｉＯ２  膜２９を選択的にエッチングして相互接続用導体２８に対するコンタクトホールを形成したのち、相互接続用導体２８の近傍に対応する開口部を有するレジストパターン３０を設け、相互接続用導体２８の底部を露出させる。
【００６６】
図９（ｈ）参照
次いで、触媒金属となるＰｄの水和物コロイドを含む溶液中に浸漬して、触媒活性化したのち、上述の無電解メッキ浴を用いて露出部に厚さが、例えば、０．５μｍの拡散防止膜３１を形成する。
【００６７】
引き続いて、硫酸銅系の無電解メッキ浴を用いて拡散防止膜３１の上に、厚さが、例えば、０．５μｍの無電解Ｃｕメッキ層（図示を省略）を形成したのち、硫酸銅を主成分とする電解液を用いた電解銅メッキ処理を施すことによって裏面配線層３２を形成する。
なお、工程の説明は省略しているが、上段の半導体集積回路基板に設けた相互接続用導体２３との接続のために接続配線層２４を形成する。
【００６８】
図１０参照
上述の工程を接続回路パターンに応じて各半導体集積回路基板に対して行ったのち、上側の半導体集積回路基板に設けた相互接続用導体２８と、下側の半導体集積回路基板に設けた接続配線層２４とを接続部材２５によって裏面配線層３２を介して電気的に接続することによって、三次元半導体集積回路装置の基本的構成が完成する。
【００６９】
この場合も、接続部材２５としてはＡｕ／ＩｎバンプやＡｇフィラーを含む導電性接着剤を用い、これらを用いて低温で接着するものであり、上下の半導体集積回路基板同士の接着が不充分であれば、上下の半導体集積回路基板の間にエポキシ樹脂等の絶縁性接着剤を注入すれば良い。
【００７０】
なお、最下層となる半導体集積回路基板については、薄層化する必要はなく、且つ、基板を貫通する相互接続用導体は必ずしも設ける必要はない。
但し、最下層となる半導体集積回路基板を介して電源配線及び接地配線を取り出す場合には、基板を貫通する相互接続用導体を設ければ良い。
【００７１】
この様に、本発明の第２の実施の形態においても、相互接続用導体２８を形成する際に、拡散防止膜を無電解メッキ法によって形成しているので、低温処理で、且つ、簡単な装置構成によって相互接続用凹部１８の内壁及び底部に拡散防止膜を確実に被着することができ、それによって、Ｃｕ等の相互接続用導体２８を構成する金属元素のマイグレーションを確実に防止することができる。
【００７２】
また、本発明の第２の実施の形態においては、電解メッキ法を用いて相互接続用導体２８を形成しているので、相互接続用凹部１８を完全に埋め込むことができ、それによって、相互接続用導体２８の機械的強度を高めるとともに、抵抗を低減することができる。
【００７３】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、拡散防止膜２２，３１をＷ−Ｎｉ−Ｃｏ−Ｐからなる４元の無電解メッキ膜によって構成しているが、この様な組成に限られるものではなく、Ｔａ，Ｗ，Ｍｏ等の高融点金属の内の少なくとも一つを含み、且つ、Ｎｉ，Ｔｉ，Ｚｒ，Ｎｂ，Ｃｏ，Ｃｒ，Ｆｅ，Ｚｎ，Ｃｕ等の非高融点金属を含んでいれば良く、例えば、Ｒｅ−Ｃｏ−Ｎｉ−Ｎ−Ｐ等の５元、Ｗ−Ｎｉ−Ｂ或いはＮｉ−Ｍｏ−Ｐ等の３元の無電解メッキ合金被膜を用いても良く、さらには、Ｗ−Ｎｉ等の２元の無電解メッキ合金被膜を用いても良いものである。
【００７４】
また、上記の第１の実施の形態においては、相互接続用導体を形成する際に、相互接続用貫通孔を完全に埋め込んでも良いものであり、さらに、この相互接続用貫通孔を確実に完全に埋め込むために、上記の第２の実施の形態と同様に電解メッキ法を用いても良いものである。
この場合、拡散防止膜及びＣｕメッキベース層を無電解メッキ法によって形成したのち、Ｃｕメッキ埋込層を電解メッキ法によって形成すれば良い。
【００７５】
また、上記の各実施の形態においては、相互接続用凹部或いは相互接続用貫通孔の内壁をＳｉＯ２  膜によって絶縁被覆しているが、ＳｉＯ２  膜に限られるものではなく、ＳｉＮ膜、ＳｉＯＮ膜、或いは、ＳｉＯＣ膜を用いても良いものである。
【００７６】
また、上記の各実施の形態においては、基板としてｐ型シリコン基板を用いているが、ｎ型シリコン基板を用い、このｎ型シリコン基板にｐ型ウエル領域を形成してｎチャネル型ＭＯＳＦＥＴを形成し、他の領域にｐチャネル型ＭＯＳＦＥＴを形成するようにしても良いものであり、さらには、半導体デバイスはＭＯＳＦＥＴ（ＩＧＦＥＴ）に限られるものでなく、バイポーラトランジスタ、或いは、バイポーラトランジスタとＭＯＳＦＥＴとを混在させても良いものである。
【００７７】
また、基板はシリコンに限られるものではなく、ＧａＡｓやＩｎＰ等のＩＩＩ−Ｖ族化合物半導体等の化合物半導体を用いても良いものであり、それによって、高周波集積回路装置の三次元化が可能になる。
【００７８】
また、上記の各実施の形態においては、相互接続用導体をＣｕによって構成してるが、純粋なＣｕに限られるものではなく、Ｐｄ等を含むＣｕ合金を用いても良いものであり、さらには、Ａｕ或いはＡｇ等の他のメッキ可能な低抵抗金属を用いても良いものである。
【００７９】
また、上記の各実施の形態においては、三次元半導体集積回路装置の相互接続導体を形成する際の拡散防止膜として説明しているが、本発明はこの様な相互接続導体を形成する際の拡散防止膜に限られるものではなく、通常の半導体集積回路装置においてダマシン法を用いてＣｕ埋込配線層及びスルービアを形成する際の拡散防止膜としても適用されるものである。
【００８０】
【発明の効果】
本発明によれば、半導体基板を貫通する相互接続導体をＣｕ等で形成する際に、拡散防止膜を無電解メッキ法によって形成しているので、簡単な装置構成によって、深い相互接続用貫通孔或いは相互接続用凹部の内壁に拡散防止膜を確実に被着させることができ、相互接続用貫通孔或いは相互接続用凹部の内壁に設ける絶縁膜を低温ＣＶＤ法で形成しても、Ｃｕ等のマイグレーションを確実に防止することができ、ひいては、三次元半導体集積回路装置の高性能化及び低コスト化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の第１の実施の形態の図４以降の製造工程の説明図である。
【図６】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図７】本発明の第２の実施の形態の図６以降の途中までの製造工程の説明図である。
【図８】本発明の第２の実施の形態の図７以降の途中までの製造工程の説明図である。
【図９】本発明の第２の実施の形態の図８以降の途中までの製造工程の説明図である。
【図１０】本発明の第２の実施の形態の図９以降の製造工程の説明図である。
【図１１】従来の三次元半導体集積回路装置の途中までの製造工程の説明図である。
【図１２】従来の三次元半導体集積回路装置の図１１以降の製造工程の説明図である。
【符号の説明】
１  半導体基板
２  半導体基板
３  相互接続導体
４  拡散防止膜
５  絶縁膜
６  配線層
７  接続部材
１１  ｐ型シリコン基板
１２  素子分子埋込酸化膜
１３  ＭＯＳＦＥＴ
１４  キャパシタ
１５  層間絶縁膜
１６  プラグ
１７  配線層
１８  相互接続用凹部
１９  相互接続用貫通孔
２０  ＳｉＯ２  膜
２１  レジストパターン
２２  拡散防止膜
２３  相互接続用導体
２４  接続配線層
２５  接続部材
２６  メッキ埋込層
２７  レジストパターン
２８  相互接続用導体
２９  ＳｉＯ２  膜
３０  レジストパターン
３１  拡散防止膜
３２  裏面配線層
４１  ｐ型シリコン基板
４２  素子分子埋込酸化膜
４３  ゲート絶縁膜
４４  ゲート電極
４５  ソース・ドレイン領域
４６  層間絶縁膜
４７  ソース・ドレイン電極
４８  層間絶縁膜
４９  相互接続用凹部
５０  熱酸化膜
５１  相互接続用導体
５２  表面配線層
５３  ＳｉＯ２  膜
５４  裏面配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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