(57)【特許請求の範囲】
【請求項１】
直列に接続された少なくとも一つのポンプセルを有して、奇数段のポンプセルは第１クロック信号および第２クロック信号に基づいて入力電圧に対してチャージポンプ動作を行う一方、偶数段のポンプセルは第３クロック信号および第４クロック信号に基づいてチャージポンプ動作を行なうことによって、上記入力電圧を昇圧した出力電圧を得るチャージポンプ回路において、
上記ポンプセルは、
入力ノードに、第１トランジスタのドレインと第２トランジスタのゲートとを接続し、
出力ノードに、上記第１トランジスタのソースと第２トランジスタのソースと第１容量の一方の電極とを接続し、
上記第１トランジスタのゲートに接続されたノードに、上記第２トランジスタのドレインと第２容量の一方の電極を接続し、
第１容量および第２容量の他方の電極に、上記各クロック信号の何れかが入力されるクロック入力ノードを接続し、
上記入力ノードに、第３容量の一方の電極を接続し、
上記第３容量の他方の電極に、上記各トランジスタのウェル部を接続し、
上記ウェル部と出力ノードとの間を電気的に接続または切断するスイッチング手段を備えた構成を有することを特徴とするチャージポンプ回路。
【請求項２】
請求項１に記載のチャージポンプ回路において、
上記ポンプセルに、
当該チャージポンプ回路が非稼働時に、上記入力ノード，出力ノード，ノードおよびウェル部を同電位に設定する電位設定手段を設けたことを特徴とするチャージホンプ回路。
【請求項３】
請求項１に記載のチャージポンプ回路において、
上記ポンプセルを構成する各トランジスタは、ｎＭＯＳトランジスタであることを特徴とするチャージポンプ回路。
【請求項４】
請求項３に記載のチャージポンプ回路において、
上記スイッチング手段は、
上記ポンプセルの出力ノードの電位が入力ノードの電位よりも低い電位である場合には上記ウェル部と出力ノードとの間を電気的に接続する一方、
上記ポンプセルの出力ノードの電位が入力ノードの電位よりも高い電位である場合には上記ウェル部と出力ノードとの間を電気的に切断して、上記ウェル部をフローティング状態にするようになっていることを特徴とするチャージポンプ回路。
【請求項５】
請求項３に記載のチャージポンプ回路において、
上記第３容量の容量値は、
上記ポンプセルの運転状態の如何に拘わらず、上記ウェルの電位が上記ポンプセルを構成する総てのトランジスタのソースおよびドレインの電位よりも低くなるように設定されていることを特徴とするチャージポンプ回路。
【請求項６】
請求項１に記載のチャージポンプ回路において、
上記ポンプセルを構成する各トランジスタは、ｐＭＯＳトランジスタであることを特徴とするチャージポンプ回路。
【請求項７】
請求項６に記載のチャージポンプ回路において、
上記スイッチング手段は、
上記ポンプセルの出力ノードの電位が入力ノードの電位よりも高い電位である場合には上記ウェル部と出力ノードとの間を電気的に接続する一方、
上記ポンプセルの出力ノードの電位が入力ノードの電位よりも低い電位である場合には上記ウェル部と出力ノードとの間を電気的に切断して、上記ウェル部をフローティング状態にするようになっていることを特徴とするチャージポンプ回路。
【請求項８】
請求項６に記載のチャージポンプ回路において、
上記第３容量の容量値は、
上記ポンプセルの運転状態の如何に拘わらず、上記ウェルの電位が上記ポンプセルを構成する総てのトランジスタのソースおよびドレインの電位よりも高くなるように設定されていることを特徴とするチャージポンプ回路。
【請求項９】
請求項１に記載のチャージポンプ回路において、
上記直列に接続されたポンプセルのうち少なくとも一つのポンプセルは、同じ構成を有する他のポンプセルと並列に接続されていることを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電源電圧を昇圧または降圧して、例えば不揮発性半導体記憶装置の書き込み電圧あるいは消去電圧等を発生させるチャージポンプ回路に関する。
【０００２】
【従来の技術】
次世代フラッシュメモリに対しては、現在よりも一層の低電圧化・小電力化・低コスト化（回路の小型化）が求められる。特に、メモリセルにデータを書き込み・消去する際に必要とする高電圧を発生させるチャージポンプ回路は、チップ面積の多くを占めるために小型化を図ることが重要である。
【０００３】
上記チャージポンプ回路は、電源電圧を昇圧または降圧して、電源電圧より高い電圧または負電圧を発生する回路である。ＮＯＲ型フラッシュメモリにおいてブロック消去時に使用する負電圧を発生させるチャージポンプ（以下、負電圧チャージポンプという）では、電源電圧（３Ｖまたは５Ｖ）から−１１Ｖ程度の負電圧を発生させる。ところが、従来の負電圧チャージポンプの回路構成では、低電圧化のために更に低い電源電圧から同じ出力を得るためには加速度的により大きな回路が必要となり、低コスト化の障害となっている。
【０００４】
従来より、上記負電圧チャージポンプ回路の回路構成の一つとして、電位を降下させる部分の回路を、Ｐチャネルトランジスタで構成する方法がある。以下、このＰチャネルトランジスタを用いた負電圧チャージポンプの簡単な説明と、Ｐチャネルトランジスタを用いた場合の問題点について述べる。
【０００５】
上記Ｐチャネルトランジスタを使用した負電圧チャージポンプ回路の一例を図１１に示す。図中、点線で囲まれた部分は、チャージポンプの基本単位となるポンプセル１であり、このポンプセル１を幾つか直列に接続することによって負電圧チャージポンプ回路が構成される。
【０００６】
各ポンプセル１の各クロック入力端子ＣＬＫ１〜ＣＬＫ４の夫々には、図１２に示すような波形のクロックｃｌｋ１〜ｃｌｋ４が入力される。すなわち、１段目のポンプセル１のクロック入力端子ＣＬＫ１，ＣＬＫ２にはクロックｃｌｋ１，ｃｌｋ２が入力され、２段目のポンプセル１のクロック入力端子ＣＬＫ３，ＣＬＫ４にはクロックｃｌｋ３，ｃｌｋ４が入力され、３段目のポンプセル１のクロック入力端子ＣＬＫ１，ＣＬＫ２にはクロックｃｌｋ１，ｃｌｋ２が入力される。以下、同様に、奇数段目のポンプセル１のクロック入力端子ＣＬＫ１，ＣＬＫ２にはクロックｃｌｋ１，ｃｌｋ２が入力される。これに対して、偶数段目のポンプセル１のクロック入力端子ＣＬＫ３，ＣＬＫ４には、クロックｃｌｋ１，ｃｌｋ２の位相を１８０度ずらしたクロックｃｌｋ３，ｃｌｋ４が入力されるのである。
【０００７】
以下、上記ポンプセル１の動作を、図１１におけるステージ２を例に上げて説明する。ステージ２の入力であるノードＯＵＴ１の電圧は、前段のステージ１のキャパシタＣ４とこのキャパシタＣ４に入力されるクロックｃｌｋ２との作用によって、図１３にｏｕｔ１で示すようにクロックｃｌｋ２に略同期して電源電圧Ｖｃｃの振幅で振動する。一方、ステージ２の出力であるノードＯＵＴ２の電圧は、ステージ２内部のキャパシタＣ６とこのキャパシタＣ６に入力されるクロックｃｌｋ４との作用によって、図１３にｏｕｔ２で示すようにクロックｃｌｋ４に略同期して電源電圧Ｖｃｃの振幅で振動する。
【０００８】
上記ノードＯＵＴ１とノードＯＵＴ２との間には、両ノードＯＵＴ１，ＯＵＴ２との間で電荷をトランスファする役割を持つトランジスタＭ７が設けられている。図１１中におけるノードＢの電位は、クロックｃｌｋ４が“Ｌ”でトランジスタＭ６が導通している場合には、図１３に破線Ｂで示すように、ノードＯＵＴ１と同じ電位で推移する。これに対して、クロックｃｌｋ４が“Ｈ”でトランジスタＭ６が非導通の場合には、ノードＢに接続されているキャパシタＣ５とこのキャパシタＣ５に入力されるクロックｃｌｋ３との作用によって、クロックｃｌｋ３に略同期して推移する。
【０００９】
そのために、上記ノードＯＵＴ１の電位がキャパシタＣ４によって突き下げられており、且つ、ノードＯＵＴ２の電位がキャパシタＣ６によって突き上げられている状態の時に、ノードＢがトランジスタＭ７のソース電位よりも低電位となってトランジスタＭ７が開いて電荷の受け渡しがなされることになる。そして、その他の状態の時にはトランジスタＭ７は閉じている。したがって、上記構成を有するポンプセル１を直列に接続して負電圧チャージポンプを構成することによって、負電圧Ｖｎｅｇを取り出すことができるのである。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の負電圧チャージポンプ回路には、以下のような問題がある。すなわち、１段のポンプセル１に付き、入力電位を（Ｖｃｃ−α）（α＞０）だけ降圧する能力がある。しかしながら、上記αの値は、そのポンプセル１内の電位により各ポンプセル１によって変化するのである。その理由は、トランスファ用のトランジスタＭ５，Ｍ７，Ｍ９が、バックゲート効果の影響を受けるためである。トランジスタは、そのソース−ウェル間の電位差が大きければ大きいほどバックゲート効果によってそのトランジスタの閾電圧が大きくなる。ここで、トランスファ用のトランジスタＭ５，Ｍ７，Ｍ９を構成するＰチャネルトランジスタは、そのｎウェル部の電位は基板電位（０Ｖ）より低くすることはできない。一方、そのソース電位は後段のポンプセル１ほど低くなる。したがって、チャージポンプの後段になればなるほどソース−ウェル間の電位差が大きくなってバックゲート効果の影響が大きくなるのである。すなわち、ｉ段目のポンプセル１ｉのαの値をαｉ（ｉ＝１，２，…，ｎ）とすると、
０≦α１≦α２≦…≦αｎ
となる。
【００１１】
上記チャージポンプの後段では１段のポンプセル１当たりの出力電圧の電位低下が小さくなるので、その分だけポンプセル１の段数を多くする必要がある。また、電源電圧が低くなればなるほど、ポンプセル１の段数を増やす必要がある。ところが、上述のように、ポンプセル１の段数を増やせばその分だけバックゲート効果による電圧損失が増え、その電圧損失を補うために更にポンプセル１の段数を増やす必要が生ずる。こうして、電源電圧Ｖｃｃの低電圧化によって、チャージポンプ回路のチップ面積が加速度的に増大されるのである。
【００１２】
また、上述のように、電源電圧Ｖｃｃを低めた場合、ｉ段目のポンプセル１ｉで
Ｖｃｃ−αｉ＜０
となる場合がある。その場合には幾らポンプセル１を接続しても出力電圧Ｖｎｅｇの電位は低下しなくなる。例えば、Ｖｃｃ＝１．８Ｖの場合には、ポンプセル１を幾ら接続しても負電圧チャージポンプの出力Ｖｎｅｇは−８Ｖ程度しか出ないのである。そのため、低電源電圧で高電圧または絶対値の大きい負電圧を発生させるためには、何らかの工夫が必要なのである。
【００１３】
上述のようなポンプセルの段数を増やせばその分だけバックゲート効果による電圧損失が増えるという問題を解決する方法として、ポンプセル１に入力するクロックｃｌｋの振幅を何らかの方法で電源電圧Ｖｃｃより大きくし、バックゲート効果による損失を少なくする方法がある。
【００１４】
例えば、特開平６−２０８７９８号公報においては、補助ポンプによって主ポンプのクロック振幅を大きくする方法が提案されている。すなわち、図１４に示すように、補助ポンプ５によって、電源電圧Ｖｃｃよりも高く、チャージポンプ出力Ｖｐｐよりも低い中間電圧を生成し、この中間電圧をクロックドライバ６の電源として用いる。こうして、電源電圧Ｖｃｃよりも振幅の大きなクロック信号を得るのである。そして、この電源電圧Ｖｃｃよりも振幅が大きなクロック信号を、主ポンプ７のクロック信号として使用することによって、主ポンプ７におけるポンプセルの段数を減らす効果と、１段のポンプセル当たりのバックゲート効果による電圧損失を相対的に小さくする効果とを得るのである。このようにして、電源電圧Ｖｃｃが低いために引き起こされるバックゲート効果の影響が増大するという問題を回避している。
【００１５】
また、図１１に示す負電圧チャージポンプ回路では、トランスファ用のトランジスタＭ５，Ｍ７，Ｍ９における閾電圧の上昇が問題となるので、上記トランスファ用トランジスタのクロックにのみブートストラップ回路を追加する方法がある。図１５は、図１１に示す負電圧チャージポンプ回路における上記クロック入力端子ＣＬＫ１，ＣＬＫ３にブートストラップ回路１１，１２を接続した負電圧チャージポンプ回路である。
【００１６】
この図１５に示す負電圧チャージポンプ回路は、以下のように動作する。すなわち、図１５（ｂ）に示すように、ブートストラップ回路１２の入力ｃｌｋｉｎの論理的レベルが“Ｌ”の場合には、トランジスタ１３が導通して出力ｃｌｋｏｕｔは０Ｖとなる。同時に、ノード１４は、トランジスタ１５を通して（Ｖｃｃ−Ｖｔｈｎ）（Ｖｔｈｎ：閾値電圧）の電位まで充電される。次に、上記入力ｃｌｋｉｎの論理的レベルが“Ｈ”になると、上記トランジスタ１３は非導通となり且つキャパシタＣ１５の作用によって、上記ノード１４が電源電圧Ｖｃｃよりも高い電圧に昇圧されるのである。例えば、ノード１４に接続されている負荷容量の合計をＣｌｏａｄ（Ｃｌｏａｄ＝Ｃ１８＋…＋Ｃ２０）とし、キャパシタＣ１５の容量をＣ１５とすると、ノード１４の電圧は、ブートストラップ回路１２における容量Ｃ１５と容量Ｃｌｏａｄとの容量比によって、理想的には
Ｖｃｃ−Ｖｔｈｎ＋Ｖｃｃ・Ｃ１５／（Ｃ１５＋Ｃｌｏａｄ）  …（１）
まで昇圧される。この昇圧されたノード１４の電位が、トランジス夕１８を通してｃｌｋｏｕｔとして出力される。
【００１７】
以上の作用により、上記ブートストラップ回路１１，１２にクロックｃｌｋｉｎを入力すると、振幅をＶｃｃよりも大きくしたクロックを取り出すことができるのである。そして、この振幅がＶｃｃより大きいクロックｃｌｋｏｕｔを上記トランスファ用のトランジスタに与えるクロックｃｌｋとして使用することによって、クロックｃｌｋの振幅を大きくした分だけバックゲート効果による影響を緩和することができるのである。尚、上記式（１）によれば、ブートストラップ回路１１，１２における容量Ｃ１５を大きくすればするほど、ブートストラップ回路１１，１２が出力するクロックｃｌｋｏｕｔの振幅は大きくなり、バックゲート効果による影響を低減する効果も大きくなる。
【００１８】
上述した２つの例では、上記バックゲート効果によるトランジスタの閾値電圧上昇に起因するポンプ効率の低下を解決している。しかしながら、何れの方法も補助ポンプ５やブートストラップ回路１１，１２等の新たな回路を追加する必要がある。したがって、回路面積の増加、延いてはコストアップに繋がるという問題がある。補助ポンプ５及びブートストラップ回路１１，１２は共に昇圧のためのキャパシタが必要であり、このキャパシタは主ポンプ内のキャパシタよりも大きい容量（つまり、大きな面積）にしなければ上述の効果は少ない。したがって、上述した２つの例では、かなりのコストアップになるのである。さらに、上述の２つの例では、上記バックゲート効果の影響を緩和することはできるが、バックゲート効果を無くすわけではない。
【００１９】
上記バックゲート効果が起きないようにする方法として、トリプルウェル方式のＮチャネルトランジスタを負電圧チャージポンプに使用する方法がある。図１６は、トリプルウェル方式のＮチャネルトランジスタを用いた負電圧チャージポンプ回路の回路図である。以下、図１６に従って、この負電圧チャージポンプの基本動作を説明する。
【００２０】
図１１に示すＰチャネルトランジスタを使用した負電圧チャージポンプの場合と同様に、点線で囲まれたポンプセル２１には、図１７に示すような波形のクロックｃｌｋ１〜ｃｌｋ４を入力する。ステージ２の入力であるノードＯＵＴ１の電圧は、前段のポンプセル２１のキャパシタＣ１０とこのキャパシタＣ１０に入力されるクロックｃｌｋ２との作用によって、図１８にｏｕｔ１で示すようにクロックｃｌｋ２に略同期して電源電圧Ｖｃｃの電位差で振動する。一方、ステージ２の出力であるノードＯＵＴ２の電圧は、キャパシタＣ１２とこのキャパシタＣ１２に入力されるクロックｃｌｋ４との作用によって、図１８にｏｕｔ２で示すようにクロックｃｌｋ４に略同期して電源電圧Ｖｃｃの電位差で振動する。図１６中におけるノードＣの電位は、入力信号ｏｕｔ１のレベルが“Ｈ”でトランジスタＭ１２が導通している場合には、図１８に破線Ｃで示すように、ノードＯＵＴ２と同じ電位で推移する。これに対して、入力信号ｏｕｔ１のレベルが“Ｌ”でトランジスタＭ１２が非導通である場合には、ノードＣに接続されているキャパシタＣ１１とこのキャパシタＣ１１に入力されるクロックｃｌｋ３との作用によって、クロックｃｌｋ３と略同様に推移する。
【００２１】
そのために、上記ノードＯＵＴ２の電位がキャパシタＣ１１によって突き上げられており、且つ、ノードＯＵＴ１の電位がキャパシタＣ１０によって突き下げられている状態の時に、ノードＣがトランジスタＭ１３  のソース電位よりも高電圧となってトランスファ用のトランジスタＭ１３が開いて電荷を伝達する。
【００２２】
ところで、当該負電圧チャージポンプ回路においては、各トランジスタのｐウェル電位はソースから取っている。そのためウェル−ソース間の電位差が略０Ｖであり、バックゲート効果は無視できる。したがって、バックゲート効果によるポンプ効率の低下は全く発生しないのである。
【００２３】
しかしながら、この負電圧チャージポンプ回路においては、各トランジスタのｐウェル電位を単純に同じトランジスタのソースから取っているため、ポンプセル２１内の各トランジスタにおいて
Ｖｓｏｕｒｃｅ＝Ｖｐｗｅｌｌ＞Ｖｄｒａｉｎ＋Ｖｂｉ
となる期間が存在すると（Ｖｂｉはｐウェル−ソース間の電位障壁）、Ｎチャネルトランジスタ内に寄生するサイリスタ構造がアクティブとなって、ラッチアップまたはチャージ漏れが引き起こされる。例えば、図１８中における時点ｔＢでは
ｏｕｔ１の電位＜ｏｕｔ２の電位
となっており、図１６におけるトランジスタＭ１３に関しては
Ｖｓｏｕｒｃｅ＝Ｖｐｗｅｌｌ＞Ｖｄｒａｉｎ
となる。そして、チャージポンプ回路が定常状態にある場合には、ｏｕｔ１の電位とｏｕｔ２の電位との間には平均で約Ｖｃｃの電位差があり、両信号ｏｕｔ１，ｏｕｔ２は夫々約Ｖｃｃの電位差で振動している。そのため、時点ｔＢでの（Ｖｓｏｕｒｃｅ−Ｖｄｒａｉｎ）の値は小さく、ラッチアップやチャージ漏れの危険は少ない。
【００２４】
ところが、ポンプ始動時の場合には、総てのノードが同電位になっているために、（Ｖｓｏｕｒｃｅ−Ｖｄｒａｉｎ）の値は大きく、時点ｔＢのタイミングで
Ｖｓｏｕｒｃｅ−Ｖｄｒａｉｎ＞Ｖｂｉ
となる可能性が大きい。すなわち、当該負電圧チャージポンプ回路は、ポンプ始動時にラッチアップまたはチャージ漏れが引き起こされる可能性が大きく、危険な回路であると言えるのである。
【００２５】
ところで、上記Ｎチャネルトランジスタを使用した負電圧チャージポンプ回路においてラッチアップまたはチャージ漏れが起きないようにするためには、各トランジスタのｐウェル電位がドレイン電位およびソース電位よりも確実に低くなるようにすれば良い。この方法の一つとして、図１９に示すような構成を有する負電圧チャージポンプ回路がある。
【００２６】
図１９に示す負電圧チャージポンプ回路では、図２０に示す回路構成を有するポンプセル２２を直列に接続して主ポンプ２３を構成している。ポンプセル２２には、図２０に示すように、ｐウェル電位を入力するための入力端子ＷＥＬＬを設けて、この入力端子ＷＥＬＬに主ポンプ２３とは別の補助ポンプ２４の出力端子を接続している。そして、主ポンプ２３を駆動するに先立って、予め補助ポンプ２４によって主ポンプ２３を構成する各ポンプセル２２中のＮチャネルトランジスタのｐウェル電位を下げるのである。こうして、ポンプ始動時には必ずｐウェルの電位がドレイン電位およびソース電位よりも低くなるようにして、ラッチアップやチャージ漏れの危険を回避するのである。
【００２７】
尚、上記補助ポンプ２４は、主ポンプ２３を構成する各ポンプセル２２のｐウェルを充電するだけなので電流供給能力は必要とはしない。しかしながら、主ポンプ２３のｐウェル電位を確実に低くするためには、主ポンプ２３における後段のポンプセル２２にｐウェル電位を入力する補助ポンプ２４のサブポンプの降圧能力は、主ポンプ２３の対応するポンプセル２２の降圧能力よりも高くなければならない。そのために、当該負電圧チャージポンプ回路は、安全ではあるが比較的大掛かりな追加回路（補助ポンプ２４）を必要とするので、回路面積が増大し、コストアップが避けられないと言う問題がある。
【００２８】
上述したように、図１１に示すような従来の負電圧チャージポンプ回路では、電源電圧を低電圧化すると、バックゲート効果による損失が相対的に増大してチャージポンプ効率が低下するという問題がある。そして、この問題を回避するために上述したような種々の負電圧チャージポンプ回路があるが、何れの回路でも「コストの増大」および「ラッチアップやチャージ漏れの危険性」の２つの問題をクリアすることはできない。
【００２９】
そこで、この発明の目的は、簡単な回路構成によって、低電圧化に際して発生する「バックゲート効果による損失増大」，「コストの増大」および「ラッチアップやチャージ漏れの危険性」等の問題を解決できるチャージポンプ回路を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、直列に接続された少なくとも一つのポンプセルを有して，奇数段のポンプセルは第１クロック信号および第２クロック信号に基づいて入力電圧に対してチャージポンプ動作を行う一方，偶数段のポンプセルは第３クロック信号および第４クロック信号に基づいてチャージポンプ動作を行なうことによって上記入力電圧を昇圧した出力電圧を得るチャージポンプ回路において、上記ポンプセルは、入力ノードに，第１トランジスタのドレインと第２トランジスタのゲートとを接続し、出力ノードに，上記第１トランジスタのソースと第２トランジスタのソースと第１容量の一方の電極とを接続し、上記第１トランジスタのゲートに接続されたノードに，上記第２トランジスタのドレインと第２容量の一方の電極を接続し、第１容量および第２容量の他方の電極に，上記各クロック信号の何れかが入力されるクロック入力ノードを接続し、上記入力ノードに第３容量の一方の電極を接続し、上記第３容量の他方の電極に上記各トランジスタのウェル部を接続し、上記ウェル部と出力ノードとの間を電気的に接続または切断するスイッチング手段を備えた構成を有することを特徴としている。
【００３１】
上記構成によれば、入力ノードと出力ノードとの電位差が所定電位差になると上記入力ノードからの入力信号によって第２トランジスタがオフされる。そうすると、第１トランジスタのゲートにノードを介して接続された第２容量とこの第２容量に入力されるクロック信号との作用によって、上記第１トランジスタがオンされる。こうして、上記入力ノードと出力ノードとが電気的に接続されて両ノードの間で電荷が受け渡される。
【００３２】
また、上記各トランジスタのソースおよびドレインの電位と上記ウェル部との電位差が所定電位差になると、スイッチング手段によって上記ウェル部と出力ノードとの間が電気的に切断されて上記ウェル部がフローティング状態になる。その際に、上記第３容量の容量値が最適に設定されることによって、上記ウェル部の電位と上記各トランジスタのソースおよびドレインの電位との大小関係が所定の関係になるように設定される。
【００３３】
また、請求項２に係る発明は、請求項１に係る発明のチャージポンプ回路において、上記ポンプセルに、当該チャージポンプ回路が非稼働時に、上記入力ノード，出力ノード，ノードおよびウェル部を同電位に設定する電位設定手段を設けたことを特徴としている。
【００３４】
上記構成によれば、当該チャージポンプ回路の動作開始直後における上記入力ノード，出力ノード，ノードおよびウェル部の電位が同電位になる。したがって、当該チャージポンプ回路の運転時における上記各所定の電位差や所定の大小関係が正しく設定される。
【００３５】
また、請求項３に係る発明は、請求項１に係る発明のチャージポンプ回路において、上記ポンプセルを構成する各トランジスタは、ｎＭＯＳトランジスタであることを特徴としている。
【００３６】
上記構成によれば、上記クロック信号に基づく上記入力ノードおよび出力ノードの振動中において、上記入力ノードの電位が低下する一方、上記出力ノードの電位が上昇して、（入力ノードの電位）−（出力ノードの電位）が上記所定電位差よりも小さくなると、上記第２トランジスタがオフされる。そして、上述のようにして上記入力ノードと出力ノードとの間で電荷が受け渡された後、上記入力ノードの電位は上昇する一方、上記出力ノードの電位は下降する。こうして、上記出力ノードの電位が入力ノードの電位よりも低く保たれる。すなわち、当該チャージポンプ回路は、負電圧チャージポンプ回路として機能するのである。
【００３７】
また、請求項４に係る発明は、請求項３に係る発明のチャージポンプ回路において、上記スイッチング手段は、上記ポンプセルの出力ノードの電位が入力ノードの電位よりも低い電位である場合には上記ウェル部と出力ノードとの間を電気的に接続する一方、上記ポンプセルの出力ノードの電位が入力ノードの電位よりも高い電位である場合には上記ウェル部と出力ノードとの間を電気的に切断して，上記ウェル部をフローティング状態にするようになっていることを特徴としている。
【００３８】
上記構成によれば、上記総てのトランジスタのソースおよびドレインの電位以上である場合にフローティング状態になった上記ウェル部の電位が、上記入力信号の突き下げによって上記ソースおよびドレインの電位よりも低く設定される。こうして、上記ウェル部の電位が、上記ポンプセルを構成する総てのｎＭＯＳトランジスタのソースおよびドレインの電位よりも低く保たれる。また、上記ウェル部の電位とソースの電位との電位差は小さい。したがって、電源電圧の低電圧化を図る際における各トランジスタのバックゲート効果の発生が抑制される。
【００３９】
また、請求項５に係る発明は、請求項３に係る発明のチャージポンプ回路において、上記第３容量の容量値は、上記ポンプセルの運転状態の如何に拘わらず、上記ウェルの電位が上記ポンプセルを構成する総てのトランジスタのソースおよびドレインの電位よりも低くなるように設定されていることを特徴としている。
【００４０】
上記構成によれば、当該チャージポンプ回路が運転開始直後であっても定常運転状態であっても、各ｎＭＯＳトランジスタにおいてラッチアップやチャージ漏れが引き起こされることはない。
【００４１】
また、請求項６に係る発明は、請求項１に係る発明のチャージポンプ回路において、上記ポンプセルを構成する各トランジスタは、ｐＭＯＳトランジスタであることを特徴としている。
【００４２】
上記構成によれば、上記クロック信号に基づく上記入力ノードおよび出力ノードの振動中において、上記入力ノードの電位が上昇する一方、上記出力ノードの電位が低下して、（出力ノードの電位）−（入力ノードの電位）が上記所定電位差よりも小さくなると、上記第２トランジスタがオフされる。そして、上述のようにして上記入力ノードと出力ノードとの間で電荷が受け渡された後、上記入力ノードの電位は下降する一方、上記出力ノードの電位は上昇する。こうして、上記出力ノードの電位が入力ノードの電位よりも高く保たれる。すなわち、当該チャージポンプ回路は、正電圧チャージポンプ回路として機能するのである。
【００４３】
また、請求項７に係る発明は、請求項６に係る発明のチャージポンプ回路において、上記スイッチング手段は、上記ポンプセルの出力ノードの電位が入力ノードの電位よりも高い電位である場合には上記ウェル部と出力ノードとの間を電気的に接続する一方、上記ポンプセルの出力ノードの電位が入力ノードの電位よりも低い電位である場合には上記ウェル部と出力ノードとの間を電気的に切断して，上記ウェル部をフローティング状態にするようになっていることを特徴としている。
【００４４】
上記構成によれば、上記総てのトランジスタのソースおよびドレインの電位以下である場合にフローティング状態になった上記ウェル部の電位が、上記入力信号の突き上げによって上記ソースおよびドレインの電位よりも高く設定される。こうして、上記ウェル部の電位が、上記ポンプセルを構成する総てのｐＭＯＳトランジスタのソースおよびドレインの電位よりも高く保たれる。また、上記ウェル部の電位とソースの電位との電位差は小さい。したがって、電源電圧の低電圧化を図る際における各トランジスタのバックゲート効果の発生が抑制される。
【００４５】
また、請求項８に係る発明は、請求項６に係る発明のチャージポンプ回路において、上記第３容量の容量値は、上記ポンプセルの運転状態の如何に拘わらず、上記ウェルの電位が上記ポンプセルを構成する総てのトランジスタのソースおよびドレインの電位よりも高くなるように設定されていることを特徴としている。
【００４６】
上記構成によれば、当該チャージポンプ回路が運転開始直後であっても定常運転状態であっても、各ｐＭＯＳトランジスタにおいてラッチアップやチャージ漏れが引き起こされることはない。
【００４７】
また、請求項９に係る発明は、請求項１にかかる発明のチャージポンプ回路において、上記直列に接続されたポンプセルのうちの少なくとも一つのポンプセルは、同じ構成を有する他のポンプセルと並列に接続されていることを特徴としている。
【００４８】
上記構成によれば、上記ポンプセルを並列に接続することによって、電流供給能力の増大化あるいは出力インピーダンスの低減化が図られる。
【００４９】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図２は本実施の形態のチャージポンプ回路における回路図であり、図１は図２におけるポンプセル３１の詳細な回路構成を示す。
【００５０】
本実施の形態におけるチャージポンプ回路は、図２に示すように、ｎ段のポンプセル３１を直列に接続して、基準電位（０Ｖ）から負電圧Ｖｎｅｇを得るものである。図２において、左端に位置する１段目のポンプセル（ステージ１）３１の入力ノードＩＮは基準電位（０Ｖ）に接続されている。一方、出力ノードＯＵＴは、２次段目のポンプセル（ステージ２）３１の入力ノードＩＮに接続されている。そして、２段目のポンプセル３１の出力ノードＯＵＴは、３次段目のポンプセル（ステージ３）３１の入力ノードＩＮに接続されている。以下、同様にして、各ポンプセル３１が接続されて、ｎ段目のポンプセル（ステージｎ）３１の出力ノードＯＵＴから負電圧Ｖｎｅｇが出力される。
【００５１】
次に、クロックジェネレータ３２は、図３に示すような４種類のクロック信号ｃｌｋ１〜ｃｌｋ４を発生する。クロック信号ｃｌｋ１，ｃｌｋ２は、奇数段のポンプセル３１のクロック入力ノードＣＬＫ１，ＣＬＫ２に入力される。また、クロック信号ｃｌｋ３，ｃｌｋ４は、偶数段のポンプセル３１のクロック入力ノードＣＬＫ１，ＣＬＫ２に入力される。尚、このクロック信号の発生については、従来技術の項でも一部触れられているが、既知の技術であるので、ここでの説明は省略する。
【００５２】
図１に示すように、上記ポンプセル３１の入力ノードＩＮは、ｎＭＯＳ（金属酸化膜半導体）トランジスタＭ１のドレインと、ｎＭＯＳトランジスタＭ２のゲートと、ｎＭＯＳトランジスタＭ３のゲートと、補助容量Ｃの一方の電極とに接続されている。また、ｎＭＯＳトランジスタＭ１のソースと、ｎＭＯＳトランジスタＭ２のソースと、ｎＭＯＳトランジスタＭ３のソースと、容量Ｃ２の一方の電極とは、出力ノードＯＵＴに接続されている。
【００５３】
上記容量Ｃ２の他方の電極は、クロック入力ノードＣＬＫ２に接続されている。また、ｎＭＯＳトランジスタＭ１のゲートは、ｎＭＯＳトランジスタＭ２のドレインと、容量Ｃ１の一方の電極とに接続されている。そして、容量Ｃ１の他方の電極はクロック入力ノードＣＬＫ１に接続されている。さらに、ｎＭＯＳトランジスタＭ３のドレインは、補助容量Ｃの他方の電極と、ｎＭＯＳトランジスタＭ１のｐウェル部と、ｎＭＯＳトランジスタＭ２のｐウェル部と、ｎＭＯＳトランジスタＭ３自身のｐウェル部とに接続されている。
【００５４】
上記構成のチャージポンプ回路は、以下のように動作する。尚、本実施の形態におけるチャージポンプ回路における各段のポンプセル３１の構成および動作は同一であるので、２段目のポンプセル（ステージ２）３１の動作で代表して説明する。
【００５５】
上記ポンプセル３１の入力ノードＩＮには、前段（１段目）のポンプセル（ステージ１）３１からの出力信号ｏｕｔ１が入力される。また、当該ポンプセル３１は偶数段目に位置しているため、クロック入力ノードＣＬＫ１にはクロック信号ｃｌｋ３が入力され、クロック入力ノードＣＬＫ２にはクロック信号ｃｌｋ４が入力される。
【００５６】
ここで、上記入力ノードＩＮに入力される信号ｏｕｔ１は、前段のポンプセル（ステージ１）３１内の容量Ｃ２とこの容量Ｃ２に入力されるクロック信号ｃｌｋ２（前段のポンプセルは奇数段目に位置しているため、クロック入力ノードＣＬＫ２にはクロック信号ｃｌｋ２が入力されている）との作用によって、図４に示すように、上記クロック信号ｃｌｋ２に略同期して振動する。この振動の電位差は、トランジスタ内の寄生容量を無視すると、定常状態下におけるチャージポンプ３１では、式（２）で表わされる。
【００５７】
｛Ｃ２／（２Ｃ＋Ｃ２）｝×Ｖｃｃ      …（２）
ここで、  Ｃ：補助容量Ｃの容量値
Ｃ２：容量Ｃ２の容量値
【００５８】
一方、上記出力ノードＯＵＴから出力信号ｏｕｔ２が出力される。この出力信号ｏｕｔ２は、当該ポンプセル（ステージ２）３１内の容量Ｃ２とこの容量Ｃ２に入力されるクロック信号ｃｌｋ４との作用によって、図４に示すように、上記クロック信号ｃｌｋ４に略同期して振動する。この振動の電位差は、定常状態下における当該チャージポンプ３１では、信号ｏｕｔ１の場合と同様に、上記式（２）で表わされる。
【００５９】
上記信号ｏｕｔ１がゲートに入力されるｎＭＯＳトランジスタＭ２は、上記入力ノードＩＮの電位（つまり、図４における信号ｏｕｔ１の電位）が出力ノードＯＵＴの電位（図４における信号ｏｕｔ２の電位）よりも高電位の場合に導通し、その他の期間は非導通となる。すなわち、図４において、時点ｔｌから時点ｔ２までの間は、ｎＭＯＳトランジスタＭ２は非導通であり、それ以外の期間では導通するのである。そして、ｎＭＯＳトランジスタＭ２が導通している期間は、図１におけるノードＡの電位は、ｎＭＯＳトランジスタＭ２のオン抵抗を無視すれば、図４に示すように出力ノードＯＵＴの出力信号（信号ｏｕｔ２）と同電位で推移する。
【００６０】
一方、上記ｎＭＯＳトランジスタＭ２が非導通の期間（時点ｔｌ〜時点ｔ２）においては、ノードＡはフローティング状態となる。ところが、ノードＡに接続されている容量Ｃ１とこの容量Ｃ１に入力されるクロック信号ｃｌｋ３との作用によって、図４に示すように、クロック信号ｃｌｋ３の論理的レベルが“Ｈ”（Ｖｃｃのレベル）になった時にノードＡの電位は突き上げられる。こうして、ノードＡの電位が突き上げられるとｎＭＯＳトランジスタＭ１のゲート電位が上がり、ｎＭＯＳトランジスタＭ１が導通するのである。そして、このｎＭＯＳトランジスタＭ１の導通によって、両ノードＩＮ，ＯＵＴのイコライズが行われることになる。その結果、図４に示すように、クロックｃｌｋ３が“Ｈ”レベルである期間（ノードＡの電位が突き上がっている期間）に、信号ｏｕｔ１と信号ｏｕｔ２とが略同電位になるのである。
【００６１】
そして、この信号ｏｕｔ１と信号ｏｕｔ２が略同電位になるｎＭＯＳトランジスタＭ１の導通期間においては、入力ノードＩＮの電位（信号ｏｕｔ１の電位）が最も低い状態であり、且つ、出力ノードＯＵＴの電位（信号ｏｕｔ２の電位）が最も高い状態である。したがって、以上のことから、上記出力ノードＯＵＴの全期間を通しての平均電位（信号ｏｕｔ２の平均電位）は入力ノードＩＮの平均電位（信号ｏｕｔ１の平均電位）よりも、理想的には、式（２）で示される電位差だけ低い電位となる。こうして、上記入力ノードＩＮへの入力信号ｏｕｔ１の電位が信号ｏｕｔ２の電位に低下されて、出力ノードＯＵＴから出力されるのである。
【００６２】
次に、上記各ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のｐウェル電位の推移について説明する。上記時点ｔｌ〜時点ｔ２以外の期間では、出力ノードＯＵＴの電位（信号ｏｕｔ２の電位）よりも入力ノードＩＮの電位（信号ｏｕｔ１の電位：ｎＭＯＳトランジスタＭ３のゲート電位でもある）の方が高いために、ｎＭＯＳトランジスタＭ３が導通する。その結果、ｎＭＯＳトランジスタＭ３のオン抵抗を無視すれば、各ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のｐウェル電位は、図４に示すように出力ノードＯＵＴの電位（信号ｏｕｔ２の電位）と同電位で推移する。
【００６３】
一方、上記時点ｔｌ〜時点ｔ２間においては、出力ノードＯＵＴの電位（信号ｏｕｔ２の電位）よりも入力ノードＩＮの電位（信号ｏｕｔ１の電位：ｎＭＯＳトランジスタＭ３のゲート電位でもある）の方が低いか或は同電位であるため、ｎＭＯＳトランジスタＭ３は非導通状態になる。その結果、各ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のｐウェル部はフローティング状態となる。尚、この期間における上記ｐウェル部の電位は、以下のようにして決まる。
【００６４】
上記時点ｔｌにおいては、上記入力ノードＩＮの入力信号（信号ｏｕｔ１）が突き下がる。そして、この信号ｏｕｔ１は、前段のポンプセル（ステージ１）３１の出力であって、クロック信号ｃｌｋ２に同期して出力される。この信号ｏｕｔ１の突き下がりと、ｎＭＯＳトランジスタＭ１のｐウェル−ドレイン間容量、ｎＭＯＳトランジスタＭ２のｐウェル−ゲート間容量、ｎＭＯＳトランジスタＭ３のｐウェル−ゲート間容量、および、補助容量Ｃの作用によって、上記ｐウェル部の電位は突き下げられるのである。
【００６５】
この後、上記クロック信号ｃｌｋ３の立ち上がりによるノードＡの電位上昇によって、ｎＭＯＳトランジスタＭ１のｐウェル−ゲート間容量およびｎＭＯＳトランジスタＭ２のｐウェル−ドレイン間容量の作用によって、上記ｐウェル部の電位は突き上げられるのである。
【００６６】
次に、上記クロックｃｌｋ３が立ち下がると、それに伴ってノードＡの電位も下がり、ｎＭＯＳトランジスタＭ１のｐウェル−ゲート間容量およびｎＭＯＳトランジスタＭ２のｐウェル−ドレイン間容量の作用によって、上記ｐウェル電位は下がる。最後に、上記時点ｔ２において、クロック信号ｃｌｋ２に同期して、入力ノードＩＮの電位（信号ｏｕｔ１の電位）が上昇し、出力ノードＯＵＴの電位（信号ｏｕｔ２の電位）よりも高くなるとｎＭＯＳトランジスタＭ３が導通して、上記ｐウェル部の電位は出力ノードＯＵＴの電位（信号ｏｕｔ２の電位）と同一電位になる。
【００６７】
上記一連の過程において、上記各ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のｐウェル部の電位が（Ｖｄｒａｉｎ＋Ｖｂｉ）および（Ｖｓｏｕｒｃｅ＋Ｖｂｉ）より高くなると、上述したようにラッチアップまたはチャージ漏れが引き起こされるので、そのようなことはあってはならない。尚、Ｖｂｉはｐウェル−ソース間の電位障壁である。
【００６８】
本実施の形態におけるポンプセル３１の補助容量Ｃは、時点ｔｌにおけるｐウェル電位の突き下がりの電位差を大きくする役割を持っている。したがって、補助容量Ｃの容量値を大きくすればする程、上記ｐウェル部の突き下がり電位は大きくなる。ところが、一方においては、式（２）から分かるように、この補助容量Ｃの容量値を大きくすればする程、出力電圧の絶対値は小さくなる。そこで、補助容量Ｃの容量値を、時点ｔｌにおけるｐウェル電位の突き下がりの時点のｐウェルと信号ｏｕｔ１との電位差を時点ｔ３におけるｐウェル電位の突き上がりの電位差よりも大きくするのに必要最小限な大きさに設定するのである。こうすることによって、上述のｐウェル電位の制約条件を必ず満たすことができ、上記ラッチアップまたはチャージ漏れを起こすことのない、安全かつ信頼性の高いチャージポンプ回路を構成することができる。
【００６９】
以下、上述のことを、さらに詳細に検証してみる。図１に示すポンプセル３１の回路構成において、ｎＭＯＳトランジスタＭ１のｐウェル−ソース間の容量、ｐウェル−ドレイン間の容量、ｐウェル−ゲート間の容量を、夫々ＣＢＳ１，ＣＢＤ１，ＣＢＧ１とする。同様に、ｎＭＯＳトランジスタＭ２に係る各容量をＣＢＳ２，ＣＢＤ２，ＣＢＧ２とし、ｎＭＯＳトランジスタＭ３に係る各容量をＣＢＳ３，ＣＢＤ３，ＣＢＧ３とする。尚、各ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３におけるｐウェル−ｎウェル間の容量は非常に小さいため、ここでは無視する。ここで、図１においては上記ｎウェル部は記載されていないが、図１におけるｎＭＯＳトランジスタは、Ｐ型基板の上にｎウェル部を構築し、そのｎウェル部上にｎＭＯＳトランジスタのｐウェル部を構築したトリプルウェル構造をとっている。
【００７０】
さらに、上記ｎＭＯＳトランジスタＭ１におけるゲートから見た容量の合計をＣＧ１とし、ドレインから見た容量の合計をＣＤ１とし、ソースから見た容量の合計をＣＳ１とする。同様に、ｎＭＯＳトランジスタＭ２に係る容量の合計を各々ＣＧ２，ＣＤ２，ＣＳ２とし、ｎＭＯＳトランジスタＭ３に係る容量の合計を各々ＣＧ３，ＣＤ３，ＣＳ３とする。
【００７１】
上記設定された各寄生容量を、図１のポンプセル３１に当てはめると、ｎＭＯＳトランジスタＭ３が非導通状態である期間、すなわち時点ｔｌ〜時点ｔ２の期間におけるｐウェル電位を決定するモデルとして、図５に示す容量モデルで近似することができる。これは、さらに、図６に示す等価回路に変換できる。
【００７２】
以下、図４に示すようなポンプセル内部の電位推移の状況において、ｐウェル電位が、（Ｖｄｒａｉｎ＋Ｖｂｉ）および（Ｖｓｏｕｒｃｅ＋Ｖｂｉ）よりも高い電位にならないための条件を求めてみる。
【００７３】
上記入力ノードＩＮの入力信号（信号ｏｕｔ１）が立ち下がる途中でｎＭＯＳトランジスタＭ３は非導通となり、ｐウェル部はフローティング状態となる。そして、ｐウェル部がフローティング状態となってからさらに入力ノードＩＮの入力信号（信号ｏｕｔ１）が立ち下がる電位差をＶＳ１とする。また、入力ノードＩＮの入力信号（信号ｏｕｔ１）が立ち下がった後の出力ノードＯＵＴの出力信号（信号ｏｕｔ２）と入力ノードＩＮの入力信号（信号ｏｕｔ１）との電位差をＶ１とする。さらに、ノードＡにおける電圧の振幅をＶＳ２とする。
【００７４】
ここで、上述の条件を満たすには、時点ｔ３における上記ｐウェル部の電位が（信号ｏｕｔ１の電位＋Ｖｂｉ）よりも低ければよいので、この条件は式（３）によって近似できる。
（−Ｃ２３／Ｃｔｏｔ）×ＶＳ１＋（Ｃ２４／Ｃｔｏｔ）×ＶＳ２＜−Ｖ１＋Ｖｂｉ  …（３）
但し、  Ｃ２３＝Ｃ＋ＣＢＤ１＋ＣＢＧ２＋ＣＢＧ３
Ｃ２４＝ＣＢＧ１＋ＣＢＤ２
Ｃ２５＝ＣＢＳ１＋ＣＢＳ２＋ＣＢＳ３
Ｃｔｏｔ＝Ｃ２３＋Ｃ２４＋Ｃ２５
【００７５】
さらに、上記各変数の値を、例えば次の値とした場合における補助容量Ｃの容量値を算出してみる。
Ｖｂｉ＝０．６［Ｖ］  Ｖｂｉ：ｐウェル−ソース間の電位障壁
ＣＢＧ１＝５０［ｆＦ］
ＣＢＤ１＝ＣＢＳ１＝１５［ｆＦ］
ＣＢＧ２＝２５［ｆＦ］
ＣＢＤ２＝ＣＢＳ２＝７．５［ｆＦ］
ＣＢＧ３＝１５［ｆＦ］
ＣＢＤ３＝ＣＢＳ３＝４．５［ｆＦ］
ＣＧ１＝６０［ｆＦ］
ＣＤ１＝２０［ｆＦ］
ＣＧ２＝３０［ｆＦ］
ＣＤ２＝１０［ｆＦ］
ＣＧ３＝１７．５［ｆＦ］
Ｃ１＝５００［ｆＦ］    Ｃ１：容量Ｃ１の容量値
Ｃ２＝５０００［ｆＦ］  Ｃ２：容量Ｃ２の容量値
【００７６】
まず、上記チャージポンプ回路が定常状態にある場合について考える。定常状態では、以下の条件が得られる。
Ｖ１＝０［Ｖ］
ＶＳ１＝Ｖｔｈｎ＝０．６［Ｖ］  Ｖｔｈｎ：トランジスタＭ１，Ｍ２，Ｍ３の閾値電圧
ＶＳ２＝｛Ｃ１／（Ｃ１＋ＣＧ１＋ＣＤ２）｝×Ｖｃｃ
したがって、Ｖｃｃ＝１．８［Ｖ］とすると、上記各変数の値および条件を式（３）に代入することによって、補助容量Ｃの値は
Ｃ＞−２１．６［ｆＦ］  …（４）
となる。この結果は、定常状態のみを考えた場合には、補助容量Ｃは必要ないことを表している。
【００７７】
次に、上記チャージポンプ回路が始動直後の状態である場合について考える。ここでは、チャージポンフ回路の始動時には総てのノードが同電位であることに着目して、時点ｔｌの直前において、入力ノードＩＮの電位（信号ｏｕｔ１の電位）と出力ノードＯＵＴの電位（信号ｏｕｔ２の電位）とが同電位であり、さらに、時点ｔｌで、入力ノードＩＮの電位（信号ｏｕｔ１の電位）が立ち下がる場合を考える。
【００７８】
この場合、次のような条件が得られる。
ＶＳ１＝Ｖ１＝｛Ｃ２／（Ｃ２＋Ｃ２６）｝×Ｖｃｃ
ＶＳ２＝｛Ｃ１／（Ｃ１＋ＣＧ１＋ＣＤ２）｝×Ｖｃｃ
但し、Ｃ２６＝ＣＧ１＋ＣＤ１＋２ＣＧ２＋２ＣＧ３＋２Ｃ
したがって、Ｖｃｃ＝１．８［Ｖ］とすると、上記各変数の値および条件を式（３）に代入することによって、補助容量Ｃの値は
Ｃ＞２３６．３［ｆＦ］
となる。
【００７９】
以上の結果より、本実施の形態においては、補助容量Ｃの容量値を２３６．３［ｆＦ］以上に設定すれば、定常状態は勿論のこと、始動時も含めて、ｐウェル部の電位は、（Ｖｄｒａｉｎ＋Ｖｂｉ）および（Ｖｓｏｕｒｃｅ＋Ｖｂｉ）よりも低くなり、上記ラッチアップやチャージ漏れを引き起こすことはないのである。
【００８０】
以上のごとく求められた容量値を有する補助容量Ｃを内蔵した図１の回路構成を有するポンプセル３１を、図２に示すように直列に接続してチャージポンプ回路を構成することによって、最終段のポンプセル３１の出力ノードＯＵＴから所望の負電圧Ｖｎｅｇを得ることができるのである。
【００８１】
例えば、上記ポンプセル３１を直列にｎ段接続してチャージポンプ回路を構成した場合には、式（２）より、
｛−Ｃ２／（２Ｃ＋Ｃ１）｝×Ｖｃｃ×ｎ
の負電圧Ｖｎｅｇをｎ段目のポンプセル３１の出力ノードＯＵＴから得ることができるのである。
【００８２】
このように、本実施の形態においては、上記チャージポンプ回路を構成するポンプセル３１を次のように構成している。すなわち、入力ノードＩＮには、ｎＭＯＳトランジスタＭ１のドレインとｎＭＯＳトランジスタＭ２のゲートとが接続されている。また、出力ノードＯＵＴには、ｎＭＯＳトランジスタＭ１のソースとｎＭＯＳトランジスタＭ２のソースと容量Ｃ２の一方の電極とが接続されている。また、ノードＡには、ｎＭＯＳトランジスタＭ１のゲートとｎＭＯＳトランジスタＭ２のドレインと容量Ｃ１の一方の電極とが接続されている。また、容量Ｃ１および容量Ｃ２の他方の電極にはクロック入力端子が接続されている。
【００８３】
したがって、上記ノードＡの電位は、ｎＭＯＳトランジスタＭ２と容量Ｃ１とによって、前段から入力ノードＩＮへの出力信号ｏｕｔ１の電位が出力ノードＯＵＴから次段への出力信号ｏｕｔ２の電位以下の場合であって、容量Ｃ１にクロック信号が入力された場合に突き上げられる。そして、ノードＡの電位の突き上げによってｎＭＯＳトランジスタＭ１がオンして、入力ノードＩＮから出力ノードＯＵＴへの電荷の転送が行われる。
【００８４】
さらに、上記入力ノードＩＮには補助容量Ｃの一方の電極が接続され、この補助容量Ｃの他方の電極には各ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のｐウェル部が接続されている。さらに、上記各ｐウェル部と出力ノードＯＵＴとの間には上記スイッチング手段としてのｎＭＯＳトランジスタＭ３が介設され、このｎＭＯＳトランジスタＭ３のゲートには入力ノードＩＮが接続されている。
【００８５】
したがって、上記ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のｐウェル部の電位は、ｎＭＯＳトランジスタＭ３によって、出力信号ｏｕｔ１の電位が出力信号ｏｕｔ２の電位以下の場合にはフローティング状態となる。その場合に、入力ノードＩＮとｐウェル部との間に設置された補助容量Ｃの容量を上記式（３）に基づいて最適に求めることによって、出力信号ｏｕｔ１の電位の突き下がりに基づくｐウェル電位の突き下がりの電位差を大きくでき、始動時や定常状態に拘わらず（Ｖｄｒａｉｎ＋Ｖｂｉ）及び（Ｖｓｏｕｒｃｅ＋Ｖｂｉ）よりも低くできる。その結果、上記ラッチアップやチャージ漏れを引き起こすことはないのである。また、トランジスタＭ１におけるｐウェル電位とソース電位との電位差を最小限に抑えることができるので、電源電圧の低電圧化を図る際におけるバックゲート効果のポンプ効率の低下に対する影響を殆ど無くすことができるのである。
【００８６】
このように、本実施の形態においては、図１９に示すＮチャネルトランジスタを用いた負電圧チャージポンプ回路の場合のように、上記Ｎチャネルトランジスタのｐウェル電位を下げる補助ポンプ２４のような大掛かりな追加回路を必要とはせず、入力ノードＩＮとＮチャネルトランジスタＭ１，Ｍ２，Ｍ３のｐウェル部との間に補助容量Ｃを介設するだけの簡単な回路構成で、上記ラッチアップやチャージ漏れの危険を回避できるのである。
【００８７】
＜第２実施の形態＞
図７は、本実施の形態のチャージポンプ回路を構成するポンプセルの回路図である。本実施の形態におけるポンプセル４１は、図１に示す第１実施の形態におけるポンプセル３１にノードリセット回路を追加したものである。
【００８８】
ｎＭＯＳトランジスタＭ２１〜Ｍ２３と容量Ｃ３１，Ｃ３２と補助容量Ｃ３３は、図１におけるｎＭＯＳトランジスタＭ１〜Ｍ３と容量Ｃ１，Ｃ２と補助容量Ｃと同様に接続されて同様に機能する。ノードリセット回路４２は、３つのｎＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６等によって構成される。
【００８９】
以下、主に、上記ノードリセット回路４２の部分について説明する。ｎＭＯＳトランジスタＭ２４のソースはノードＡ（図２に示すポンプセル３１のノードＡに対応）に接続される一方、ドレインは基準電位（０Ｖ）に接続されている。また、ｎＭＯＳトランジスタＭ２５のソースはｎＭＯＳトランジスタＭ２３のドレイン（すなわち、ｎＭＯＳトランジスタＭ２１〜Ｍ２３のｐウェル部）に接続される一方、ドレインは基準電位（０Ｖ）に接続されている。また、ｎＭＯＳトランジスタＭ２６のソースは出力ノードＯＵＴに接続される一方、ドレインは基準電位（０Ｖ）に接続されている。そして、各ｎＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６のゲートは、ノードＥＮＢに接続されている。
【００９０】
上記ノードＥＮＢに入力される信号ｅｎｂは本チャージポンプ回路のリセットを制御する信号であり、本チャージポンプ回路の出力電位と同じ電位の状態とそれよりも高い電位の状態との２つの状態を持つ。そして、本チャージポンプ回路が稼働中（定常状態）の場合には、信号ｅｎｂの電位は出力電位Ｖｎｅｇとなって、各ｎＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６はオフ状態となる。一方、本チャージポンプ回路が停止中の場合には、信号ｅｎｂの電位は、例えば電源電圧Ｖｃｃとなる。これによって各ｎＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６をオンし、ポンプセル４１におけるノードＡ，ｐウェル部および出力ノードＯＵＴをＧＮＤレベルにする。
【００９１】
このように、本実施の形態によれば、上記ノードリセット回路４２の動作によって、本チャージポンプ回路の昇圧動作始動直後におけるポンプセル４１内の各ノードＡ，ｐウェル部および出力ノードＯＵＴを同電位にして、上記式（３）によってモデル化した状態を実現できるのである。したがって、本チャージポンプ回路が如何なる状態にあっても、ポンプセル４１内の各ノードの電位がＮチャネルトランジスタのｐウェル部の電位が高くなることを更に防止して、より確実に信頼性を確保できるのである。
【００９２】
＜第３実施の形態＞
第１，第２実施の形態においては、この発明を負電圧チャージポンプ回路に適用した場合について説明している。本実施の形態では、この発明を正電圧チャージポンプ回路に適用した場合について説明する。この正電圧チャージポンプ回路は、上述した負電圧チャージポンプ回路中のｎＭＯＳトランジスタをｐＭＯＳトランジスタに置き換えることによって構成できる。
【００９３】
図８は本実施の形態の正電圧チャージポンプ回路における回路図であり、図９は図８におけるポンプセル４５の詳細な回路構成を示す。
【００９４】
本実施の形態における正電圧チャージポンプ回路は、図８に示すように、ｎ段のポンプセル４５を直列に接続して、電源電圧（Ｖｃｃ）から正電圧Ｖｐｏｓを得るものである。図８において、左端に位置する１段目のポンプセル（ステージ１）４５の入力ノードＩＮは電源電圧（Ｖｃｃ）に接続されている。一方、出力ノードＯＵＴは、２次段目のポンプセル（ステージ２）４５の入力ノードＩＮに接続されている。そして、２段目のポンプセル４５の出力ノードＯＵＴは、３次段目のポンプセル（ステージ３）４５の入力ノードＩＮに接続されている。以下、同様にして、各ポンプセル４５が接続されて、ｎ段目のポンプセル（ステージｎ）４５の出力ノードＯＵＴから正電圧Ｖｐｏｓが出力される。
【００９５】
次に、クロックジェネレータ４６は、図１０に示すような４種類のクロック信号ｃｌｋ１〜ｃｌｋ４を発生する。そのうちのクロック信号ｃｌｋ１，ｃｌｋ２は、奇数段のポンプセル４５のクロック入力ノードＣＬＫ１，ＣＬＫ２に各々入力される。また、クロック信号ｃｌｋ３，ｃｌｋ４は、偶数段のポンプセル３１のクロック入力ノードＣＬＫ１，ＣＬＫ２に各々入力される。
【００９６】
次に、上記ポンプセル４５は、図９に示すように構成されている。すなわち、入力ノードＩＮは、ｐＭＯＳトランジスタＭ３１のドレインと、ｐＭＯＳトランジスタＭ３２のゲートと、ｐＭＯＳトランジスタＭ３３のゲートと、補助容量Ｃ４３の一方の電極とに接続されている。また、ｐＭＯＳトランジスタＭ３１のソースと、ｐＭＯＳトランジスタＭ３２のソースと、ｐＭＯＳトランジスタＭ３３のソースと、容量Ｃ４２の一方の電極とは、出力ノードＯＵＴに接続されている。
【００９７】
上記容量Ｃ４２の他方の電極は、クロック入力ノードＣＬＫ２に接続されている。また、ｐＭＯＳトランジスタＭ３１のゲートは、ｐＭＯＳトランジスタＭ３２のドレインと、容量Ｃ４１の一方の電極とに接続されている。そして、容量Ｃ４１の他方の電極はクロック入力ノードＣＬＫ１に接続されている。さらに、ｐＭＯＳトランジスタＭ３３のドレインは、補助容量Ｃ４３の他方の電極と、ｐＭＯＳトランジスタＭ３１のｎウェル部と、ｐＭＯＳトランジスタＭ３２のｎウェル部と、ｐＭＯＳトランジスタＭ３３自身のｎウェル部とに接続されている。
【００９８】
上記構成のポンプセル４５の動作については、第１，第２実施の形態における図４に示すクロック信号ｃｌｋや信号ｏｕｔ１や信号ｏｕｔ２等の電位の推移を反転して考えればよい。ここでは、説明を省略する。
【００９９】
本実施の形態における正電圧チャージポンプ回路の場合でも、第１，第２実施の形態における負電圧チャージポンプ回路の場合と同様にして補助容量Ｃ４３の容量値を設定することによって、各ｐＭＯＳトランジスタＭ３１〜Ｍ３３のｎウェル電位を夫々のトランジスタのドレイン電位およびソース電位よりも確実に高くすることができる。また、トランジスタＭ３１におけるｎウェル電位とソース電位との電位差を最小限に抑えることができるので、電源電圧の低電圧化の際におけるバックゲート効果によるポンプ効率低下が無く、ラッチアップやチャージ漏れを引き起こすことのない安全且つ信頼性の高い正電圧チャージポンプ回路を構成することができるのである。
【０１００】
また、図７に示すノードリセット回路４２に相当するノードリセット回路を追加することも可能である。その場合におけるノードリセット回路は、図７に示すノードリセット回路４２におけるｎＭＯＳトランジスタＭ２４〜Ｍ２６をｐＭＯＳトランジスタに置き換えた構成となる。尚、その場合におけるノードＥＮＢに入力される信号ｅｎｂは、チャージポンプが停止状態ではＧＮＤレベルに切り換えて上記ｐＭＯＳトランジスタをオンさせる一方、チャージポンプが稼働状態では、本正電圧チャージポンプ回路の出力電位Ｖｐｏｓのレベルに切り換えて、上記ｐＭＯＳトランジスタをオフさせるようにする。こうすることによって、上記ノードリセット回路によって、正電圧の昇圧動作始動直後のポンプセル４５内の上記各ノードを同電位にすることができる。
【０１０１】
上記各実施の形態におけるチャージポンプ回路の出力ＶｎｅｇやＶｐｏｓは、例えばフラッシュメモリ装置のワードデコーダや消去回路等を介して、アドレス信号や消去信号に従って所定のメモリセルのコントロールゲート等に印加され、当該メモリセルのプログラムやイレースに使用される。その場合、当該メモリセル等が負荷となるために、一般的に出力ＶｎｅｇおよびＶｐｏｓの負荷容量は大きく、出力電圧波形は平坦化している。
【０１０２】
また、図２や図８に示すチャージポンプ回路においては、ポンプセル３１，４１，４５を直列のみに接続して構成されているが、更なる電流供給能力の増大あるいは出力インピーダンスの低減が必要な場合には、ポンプセル３１，４１，４５を並列に接続してもよい。上記並列接続とは、複数のポンプセルの対応するノードを接続して並列化するものである。その場合に、各段ごとに出力を接続してもよいし、各段の出力は独立にして最終段の出力のみ接続してもよい。尚、上記ポンプセルの並列接続は、設計の面からも有効である。一般に、ＣＡＤ（コンピュータ援用設計）による回路設計を行う際には、論理セルを設計してライブラリ化したものを使用することで設計の効率化並びに迅速化を図るようにしている。そこで、上記回路構成のポンプセル３１，４１，４５の設計内容を上記ライブラリに登録しておけば、必要な電流供給能力を勘案して複数個のポンプセルの並列接続を設計することによって設計の負担を軽減でき、また設計ミスも防止できるのである。
【０１０３】
【発明の効果】
以上より明らかなように、請求項１に係る発明のチャージポンプ回路は、当該チャージポンプ回路を構成するポンプセルを、第１トランジスタのドレインと第２トランジスタのゲートに入力ノードを接続し、上記第１，第２トランジスタのソースと第１容量の一方の電極に出力ノードを接続し、上記第１トランジスタのゲートに接続されたノードに上記第２トランジスタのドレインと第２容量の一方の電極を接続し、第１容量および第２容量の他方の電極にクロック入力ノードを接続した構成に成したので、上記入力ノードと出力ノードとの電位差が所定電位差になると入力信号によって第２トランジスタをオフし、上記第２容量に入力されるクロック信号によって第１トランジスタをオンして、上記入力ノードと出力ノードとの間で電荷を受け渡すことができる。
【０１０４】
さらに、第３容量の一方の電極に上記入力ノードを接続する一方、他方の電極に上記各トランジスタのウェル部を接続し、上記ウェル部と出力ノードとの間を電気的に接続または切断するスイッチング手段を備えた構成に成したので、上記各トランジスタのソースおよびドレインの電位と上記ウェル部との電位差が所定電位差になると上記ウェル部をフローティング状態にできる。その際に、上記第３容量の容量値を最適に設定すれば、上記ウェル部の電位と上記各トランジスタのソースおよびドレインの電位との大小関係を所定の関係に設定できる。
【０１０５】
また、請求項２に係る発明のチャージポンプ回路は、上記ポンプセルに、当該チャージポンプ回路が非稼働時に上記入力ノード，出力ノード，ノードおよびウェル部を同電位に設定する電位設定手段を設けたので、当該チャージポンプ回路の動作開始直後における上記入力ノード，出力ノード，ノードおよびウェル部の電位を同電位にして、当該チャージポンプ回路の運転時における上記各所定の電位差や所定の大小関係を正しく設定できる。
【０１０６】
また、請求項３に係る発明のチャージポンプ回路は、上記ポンプセルを構成する各トランジスタはｎＭＯＳトランジスタであるので、上記入力ノードの電位が低下する一方、上記出力ノードの電位が上昇して、（入力ノードの電位）−（出力ノードの電位）が上記所定電位差よりも小さくなった場合に上記第２トランジスタをオフして、上記入力ノードと出力ノードとの間で電荷を受け渡すことができる。したがって、当該チャージポンプ回路を負電圧チャージポンプ回路として機能させることができる。
【０１０７】
また、請求項４に係る発明の負電圧チャージポンプ回路における上記スイッチング手段は、上記ウェル部の電位が上記総てのトランジスタのソースおよびドレインの電位以上である場合には上記ウェル部と出力ノードとの間を電気的に切断して上記ウェル部をフローティング状態にするので、上記第３容量の作用により上記ウェル部の電位を上記ソースおよびドレインの電位よりも低く保つことができる。また、上記ウェル部の電位と上記ソースの電位との電位差を小さくすることができる。したがって、電源電圧の低電圧化を図る際に、各トランジスタにおけるバックゲート効果の発生を抑制することができる。
【０１０８】
また、請求項５に係る発明の負電圧チャージポンプ回路における上記第３容量の容量値は、上記ポンプセルの運転状態の如何に拘わらず、上記ウェルの電位が上記ポンプセルを構成する総てのトランジスタのソースおよびドレインの電位よりも低くなるように設定されるので、当該チャージポンプ回路が運転開始直後であっても定常運転状態であっても、各ｎＭＯＳトランジスタにおいてラッチアップやチャージ漏れが引き起こされることを防止できる。
【０１０９】
また、請求項６に係る発明のチャージポンプ回路において、上記ポンプセルを構成する各トランジスタはｐＭＯＳトランジスタであるので、上記入力ノードの電位が上昇する一方、上記出力ノードの電位が下降して、（出力ノードの電位）−（入力ノードの電位）が上記所定電位差よりも小さくなった場合に上記第２トランジスタをオフして、上記入力ノードと出力ノードとの間で電荷を受け渡すことができる。したがって、当該チャージポンプ回路を正電圧チャージポンプ回路として機能させることができる。
【０１１０】
また、請求項７に係る発明の正電圧チャージポンプ回路における上記スイッチング手段は、上記ウェル部の電位が上記総てのトランジスタのソースおよびドレインの電位以下である場合には上記ウェル部と出力ノードとの間を電気的に切断して上記ウェル部をフローティング状態にするので、上記第３容量の作用により上記ウェル部の電位を上記ソースおよびドレインの電位よりも高く保つことができる。また、上記ウェル部の電位と上記ソースの電位との電位差を小さくすることができる。したがって、電源電圧の低電圧化を図る際に、各トランジスタにおけるバックゲート効果の発生を抑制することができる。
【０１１１】
また、請求項８に係る発明の正電圧チャージポンプ回路における上記第３容量の容量値は、上記ポンプセルの運転状態の如何に拘わらず、上記ウェルの電位が上記ポンプセルを構成する総てのトランジスタのソースおよびドレインの電位よりも高くなるように設定されているので、当該チャージポンプ回路が運転開始直後であっても定常運転状態であっても、各ｎＭＯＳトランジスタにおいてラッチアップやチャージ漏れが引き起こされることはない。
【０１１２】
また、請求項９に係る発明のチャージポンプ回路は、上記直列に接続されたポンプセルのうちの少なくとも一つのポンプセルは、同じ構成を有する他のポンプセルと並列に接続されているので、電流供給能力の増大化あるいは出力インピーダンスの低減化を図ることができる。
【図面の簡単な説明】
【図１】この発明のチャージポンプ回路に用いられるポンプセルの回路構成図である。
【図２】図１に示すポンプセルを用いた負電圧チャージポンプ回路の回路図である。
【図３】図２に示すチャージポンプ回路に供給されるクロック信号の波形を示す図である。
【図４】図１における各ノードの電圧波形を示す図である。
【図５】図１に示すポンプセルの容量モデル図である。
【図６】図５に示す容量モデルの等価回路図である。
【図７】図１とは異なるポンプセルの回路構成図である。
【図８】この発明の他の例としての正電圧チャージポンプ回路の回路図である。
【図９】図８に示す正電圧チャージポンプ回路に用いられるポンプセルの回路構成図である。
【図１０】図８に示すチャージポンプ回路に供給されるクロック信号の波形を示す図である。
【図１１】従来のＰチャネルトランジスタを使用した負電圧チャージポンプ回路の回路図である。
【図１２】図１１に示すチャージポンプ回路に供給されるクロック信号の波形を示す図である。
【図１３】図１１における各ノードの電圧波形を示す図である。
【図１４】図１１とは異なる従来の負電圧チャージポンプ回路の回路図である。
【図１５】図１４および図１１とは異なる従来の負電圧チャージポンプ回路の回路図である。
【図１６】従来のＮチャネルトランジスタを使用した負電圧チャージポンプ回路の回路図である。
【図１７】図１６に示すチャージポンプ回路に供給されるクロック信号の波形を示す図である。
【図１８】図１６における各ノードの電圧波形を示す図である。
【図１９】図１６とは異なる従来のＮチャネルトランジスタを使用した負電圧チャージポンプ回路の回路図である。
【図２０】図１９におけるポンプセルの回路構成図である。
【符号の説明】３１，４１，４５…ポンプセル、
３２，４６…クロックジェネレータ、    ４２…ノードリセット回路、
Ｍ１〜Ｍ３，Ｍ２１〜Ｍ２６…ｎＭＯＳトランジスタ、
Ｃ，Ｃ３３，Ｃ４３…補助容量、
Ｃ１，Ｃ２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２…容量、
ＩＮ…入力ノード、                    ＯＵＴ…出力ノード、
ＣＬＫ１，ＣＬＫ２…クロック入力ノード、      Ｍ３１〜Ｍ３３…ｐＭＯＳトランジスタ。
【図１】
0003554497.tif 000002
【図２】
0003554497.tif 000003
【図３】
0003554497.tif 000004
【図４】
0003554497.tif 000005
【図５】
0003554497.tif 000006
【図６】
0003554497.tif 000007
【図７】
0003554497.tif 000008
【図８】
0003554497.tif 000009
【図９】
0003554497.tif 000010
【図１０】
0003554497.tif 000011
【図１１】
0003554497.tif 000012
【図１２】
0003554497.tif 000013
【図１３】
0003554497.tif 000014
【図１４】
0003554497.tif 000015
【図１５】
0003554497.tif 000016
【図１６】
0003554497.tif 000017
【図１７】
0003554497.tif 000018
【図１８】
0003554497.tif 000019
【図１９】
0003554497.tif 000020
【図２０】
0003554497.tif 000021