(57)【特許請求の範囲】
【請求項１】
検索しようとするデータと予め記憶されたデータとの一致検索を行うメモリ部と、このメモリ部により一致検出されるデータのメモリアドレスを出力するエンコーダ部と、入力されるメモリアドレスに基づいて前記メモリ部の所定ワードをアクセスするデコーダ部とを有する半導体集積回路であって、
前記メモリ部は、一方向にビット列と、このビット列に直交する他方向にワード行とを有する少なくとも２つのメモリブロックを備え、前記エンコーダ部は、メインエンコーダ部およびサブエンコーダ部に階層化され、前記デコーダ部は、メインデコーダ部およびサブデコーダ部に階層化され、
前記メインエンコーダ部および前記メインデコーダ部はともに、前記メモリ部の前記ビット列方向の一方の側に隣接して配置され、前記メモリ部に隣接して配置される一方の中を、他方と前記メモリ部とのインターフェイス信号線が通過していることを特徴とする半導体集積回路。
【請求項２】
前記サブエンコーダ部および前記サブデコーダ部はともに、前記メモリ部の前記ワード行方向の一方の側に配置されている請求項１に記載の半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路であって、さらに前記メインエンコーダ部および前記サブエンコーダ部から出力されるメモリアドレスと外部から入力されるメモリアドレスとのいずれかを選択出力し、前記メインデコーダ部および前記サブデコーダ部に入力するセレクタ回路を有する半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、予め記憶されたデータと検索しようとするデータとの一致検索を行う半導体集積回路、具体的には内容アドレス式メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）あるいは連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ  ｍｅｍｏｒｙ）（以下、ＣＡＭと記述する）に関し、詳しくは、エンコーダ部から出力され、デコーダ部に入力されるメモリアドレス信号の物理的な配線距離を短縮し、この配線による遅延時間を削減することができる半導体集積回路に関する。
【０００２】
【従来の技術】
ＣＡＭとは、国語辞典、人名簿、スポーツ年鑑などのように、予め、ある分野に関連するデータをメモリに記憶しておき、このメモリに検索しようとするデータ（以下、検索データと記述する）を入力し、検索データと記憶されたデータ（以下、記憶データと記述する）との一致検索を単一サイクルで行い、検索データに一致するデータの有無、このデータが記憶されているメモリアドレス、このメモリアドレスに記憶されているデータ等を出力するものである。例えば、国語辞典の一例を述べれば、検索データとして「半導体」が与えられた場合、記憶データを自動的に検索し、目的とする「半導体：導体と絶縁体との中間の電気伝導率をもつ物質」のような出力データを得ることができる。
【０００３】
ここで、図５は、特開平６−１２８８２号公報に開示れた従来のＣＡＭのブロック図である。このＣＡＭ４６は、検索データが入力され、これをラッチし、保持する検索レジスタ４８と、横方向にビット列、縦方向にワード行を有し、検索レジスタ４８が保持する検索データと記憶データとの一致検索を行うメモリ部５０と、メモリアドレス信号５２ａが入力され、これをデコードし、ワード線５４を介してメモリ部５０のワードメモリ毎にワード信号を出力するデコーダ部５６と、一致線５８を介してメモリ部５０から出力される一致信号の状態に応じて検索データに一致するデータが記憶されているメモリアドレスをエンコードし、メモリアドレス信号５２ｂを出力するエンコーダ部６０と、デコーダ部５６に入力されるメモリアドレス信号５２ａに基づいてメモリ部５０から出力されるデータを保持する出力レジスタ６２とから構成される。
【０００４】
上述するＣＡＭ４６において、まず、検索データが検索レジスタ４８に入力され、ラッチされて保持される。続いて、検索レジスタ４８に保持され出力される検索データはメモリ部５０に入力され、メモリ部５０において、その全ビットあるいは所定ビットと、メモリ部５０のそれぞれのワードメモリの記憶データとが単一サイクルで同時に一致検索され、一致あるいは不一致が検出され、一致信号が出力される。続いて、メモリ部５０のワードメモリ毎に出力される一致信号は一致線５８を介してエンコーダ部６０に入力され、エンコーダ部６０において、一致検出された一致信号が出力されている一致線５８の中から最優先順位の一致線５８に対応するメモリアドレスがエンコードされ、メモリアドレス信号５２ｂが出力される。続いて、エンコーダ部６０から出力されるメモリアドレス信号５２ｂは、必要に応じてデコーダ部５６に入力され、デコーダ部５６において、このメモリアドレス信号５２ｂはデコードされ、メモリアドレスに対応するワード信号が出力される。続いて、デコーダ部５６から出力されるワード信号はワード線５４を介してメモリ部５０に入力され、メモリ部５０において、アクティブなワード信号が出力されているワード線５４に対応するワードメモリからデータが出力される。最後に、メモリ部５０から出力されるデータは出力レジスタ６２に入力され、ラッチされて保持され、出力レジスタ６２から出力される。
【０００５】
このようにＣＡＭは、メモリ部において、検索データと記憶データとを一致検索し、エンコーダ部において、検索データに一致するデータが記憶されているメモリアドレスのメモリアドレス信号を出力し、必要に応じてこのメモリアドレス信号がデコーダ部に入力され、このメモリアドレスに対応するデータを出力することができる。
【０００６】
次に、図６に、上述する従来のＣＡＭのレイアウトの一例のブロック図を示す。同図に示すＣＡＭ６４は、横方向にビット列、縦方向にワード行を有するメモリ部１２と、このメモリ部１２の左側に配置され、メモリ部１２にワード線１４を介してワード信号を供給するデコーダ部３２と、メモリ部１２の右側に配置され、メモリ部１２から一致線１８を介して一致信号を受け取るエンコーダ部３４とから構成される。なお、同図において、点線で囲まれた領域は１ワードメモリを表す領域である。また、それぞれの部分は、具体的な構成回路ではなく、インバータを用いて模式的に表示されている。
【０００７】
図６に示すように配置された従来のＣＡＭ６４においては、デコーダ部３２およびエンコーダ部３４とメモリ部１２とのインターフェイス信号として、それぞれワード線１４および一致線１８を用いているため、デコーダ部３２およびエンコーダ部３４でメモリ部１２を挟み込むような配置になっている。このため、メモリ容量の増加に伴ってメモリ部１２のレイアウト面積が大きくなってくると、具体的にはメモリ部１２の横幅（ビット列幅）が広がってくると、デコーダ部３２およびエンコーダ部３４の物理的な距離が広がってしまう。上述するように、エンコーダ部３４から出力されるメモリアドレス信号は、必要に応じてデコーダ部３２に入力され、このメモリアドレスに記憶されているデータを読み出すために用いられるが、従来のＣＡＭ６４においては、エンコーダ部３４からデコーダ部３２までのメモリアドレス信号の配線距離が長くなってしまい、配線による遅延が大きくなるという問題点が発生してしまう。例えばエンコーダ部３４からメモリアドレス信号を出力して、このメモリアドレスに記憶されているデータを読み出す処理を行う場合、メモリアドレス信号がデコーダ部３２に入力される時間に遅延が生じ、具体的にはメモリ部１２の横幅が５〜６ｍｍの場合に、配線によるメモリアドレス信号の遅延時間は約２〜３ｎｓに達し、最悪の場合には読み出しのサイクル内に納まらなくなってしまう。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく種々の問題点をかえりみて、デコーダ部およびエンコーダ部を階層化して、これらの中を配線が通過できるようにすることにより、デコーダ部およびエンコーダ部をともにメモリ部の片側に隣接させて配置することができ、エンコーダ部から出力され、デコーダ部に入力されるメモリアドレス信号を最短距離で接続し、配線による遅延時間を削減することができる半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、検索しようとするデータと予め記憶されたデータとの一致検索を行うメモリ部と、このメモリ部により一致検出されるデータのメモリアドレスを出力するエンコーダ部と、入力されるメモリアドレスに基づいて前記メモリ部の所定ワードをアクセスするデコーダ部とを有する半導体集積回路であって、
前記メモリ部は、一方向にビット列と、このビット列に直交する他方向にワード行とを有する少なくとも２つのメモリブロックを備え、前記エンコーダ部は、メインエンコーダ部およびサブエンコーダ部に階層化され、前記デコーダ部は、メインデコーダ部およびサブデコーダ部に階層化され、
前記メインエンコーダ部および前記メインデコーダ部はともに、前記メモリ部の前記ビット列方向の一方の側に隣接して配置され、前記メモリ部に隣接して配置される一方の中を、他方と前記メモリ部とのインターフェイス信号線が通過していることを特徴とする半導体集積回路を提供するものである。
【００１０】
ここで、前記サブエンコーダ部および前記サブデコーダ部はともに、前記メモリ部の前記ワード行方向の一方の側に配置されているのが好ましい。
【００１１】
また、さらに前記メインエンコーダ部および前記サブエンコーダ部から出力されるメモリアドレスと外部から入力されるメモリアドレスとのいずれかを選択出力し、前記メインデコーダ部および前記サブデコーダ部に入力するセレクタ回路を有するのが好ましい。
【００１２】
【発明の作用】
本発明の半導体集積回路は、エンコーダ部から出力され、必要に応じてデコーダ部に入力されるメモリアドレス信号の物理的な配線距離を短縮するために、エンコーダ部およびデコーダ部をともに、メモリ部のビット列方向の片側に配置したＣＡＭである。ここで、エンコーダ部およびデコーダ部をともに、メモリ部のビット列方向の片側に配置すると、例えばメモリ部の右側にデコーダ部を配置し、デコーダ部の右側にエンコーダ部を配置すると、メモリ部とデコーダ部とのインターフェイス信号線、即ち、ワード線は従来と同じように接続することができるが、メモリ部とエンコーダ部とのインターフェイス信号線、即ち、一致線はデコーダ部に邪魔されてしまうため、迂回させなければならない。このため、本発明の半導体集積回路においては、デコーダ部をメインデコーダ部およびサブデコーダ部に階層化し、エンコーダ部をメインエンコーダ部およびサブエンコーダ部に階層化して、メモリ部のビット列方向の片側に配置されるメインエンコーダ部およびメインデコーダ部のゲート数を削減し、レイアウト面積の密度を低減させることにより、メモリ部からエンコーダ部へ入力される一致線がデコーダ部の中を通過することができ、ワード線および一致線はともに従来とほぼ同じ配線距離で接続することができることは勿論、エンコーダ部からデコーダ部に入力されるメモリアドレス信号線も最短距離で接続することができる。従って、本発明の半導体集積回路によれば、エンコーダ部から出力され、デコーダ部に入力されるメモリアドレス信号線の配線距離を短縮し、配線による遅延時間を削減することができるため、回路の動作速度を向上させることができる。
【００１３】
【実施例】
以下に、添付の図面に示す好適実施例に基づいて、本発明の半導体集積回路を詳細に説明する。
【００１４】
図１は、本発明の半導体集積回路のレイアウトの一実施例のブロック図である。同図に示す半導体集積回路１０は、横方向にビット列、縦方向にワード行を有する２つのメモリブロック１２ａ，１２ｂを備え、これらのメモリブロック１２ａ，１２ｂがビット列方向に横並びに配置されたメモリ部１２と、このメモリ部１２の左側に配置され、メモリ部１２にワード線１４を介してワード信号を供給するメインデコーダ部１６と、このメインデコーダ部１６のさらに左側に配置され、メモリ部１２から一致線１８を介して一致信号を受け取るメインエンコーダ部２０と、メモリ部１２の下側に配置され、メモリ部１２にブロック線２２を介してブロック信号を供給するサブデコーダ部２４と、このサブデコーダ部２４のさらに下側に配置され、メモリ部１２から一致線２６を介して一致信号を受け取るサブエンコーダ部２８とから構成される。なお、同図において、それぞれの部分は、具体的な構成回路ではなく、インバータおよびＮＡＮＤゲートを用いて模式的に表示されている。
【００１５】
ここで、メモリ部１２は、横方向に有するビット列、例えば３２ビットを１ワードとし、縦方向にワード行、例えば１２８ワード行を有するＣＡＭである２つのメモリブロック１２ａ，１２ｂを有している。メモリ部１２においては、検索データと記憶データとが一致検索され、検索データに一致するデータが記憶されているワードメモリから一致信号が出力される。一致したワードメモリから出力される一致信号は、それぞれ一致線１８、２６を介して上述するメインエンコーダ部２０およびサブエンコーダ部２８に入力される。
【００１６】
また、メインデコーダ部１６およびサブデコーダ部２４は、入力されるメモリアドレス信号をデコードし、それぞれワード信号およびブロック信号を、それぞれワード線１４およびブロック線２２を介してメモリ部１２に供給する。なお、ワード信号は全てのメモリブロック１２ａ，１２ｂの同一ワードメモリに対して共通に供給され、メモリアドレス信号で指定されるワードメモリをアクセスする信号である。また、ブロック信号は、それぞれのメモリブロック１２ａ，１２ｂ毎に全てのワードメモリに共通に供給され、メモリアドレス信号で指定されるメモリブロックをアクセスする信号である。これらのワード信号およびブロック信号は、それぞれのワードメモリにおいて論理が検出され、ワード信号およびブロック信号がともにアクティブになるワードメモリがアクセスされる。
【００１７】
また、メインエンコーダ部２０およびサブエンコーダ部２８は、メモリ部１２から出力される一致信号に基づいて、一致検出されたメモリアドレスをエンコード（符号化）してメモリアドレス信号として出力し、このメモリアドレス信号は外部、あるいは必要に応じて再び上述するメインデコーダ部１６およびサブデコーダ部２４に入力される。通常、メインエンコーダ部２０において下位メモリアドレス、サブエンコーダ部２８において上位メモリアドレスがエンコードされるが、例えばこの逆であっても良いし、メモリアドレスの任意のビットをそれぞれエンコードするよう回路を構成しても良い。
【００１８】
上述する半導体集積回路において、検索データがメモリ部１２に入力されると、メモリ部１２において、その全ビットあるいは所定ビットと、メモリ部１２のそれぞれのワードメモリの記憶データとが単一サイクルで同時に一致検索され、一致あるいは不一致が検出され、例えば一致したワードメモリから一致信号が出力される。
続いて、これらの一致信号は、一致線１８、２６を介してメインエンコーダ部２０およびサブエンコーダ部２８に入力され、メモリアドレスがエンコードされ、メモリアドレス信号として出力される。一致したワードメモリが複数ある場合は、優先順位の高いメモリアドレスがエンコードされ出力される。
続いて、メインエンコーダ部２０およびサブエンコーダ部２８から出力されるメモリアドレス信号は外部、あるいは必要に応じてメインデコーダ部１６およびサブデコーダ部２４に入力され、デコードされ、メモリアドレス信号に対応するワード信号およびブロック信号が、それぞれワード線１４およびブロック線２２を介してメモリ部１２に供給される。
最後に、メモリ部１２において、アクティブなワード信号およびブロック信号が供給されているワードメモリがアクセスされ、記憶されているデータが出力される。
【００１９】
図１に示す本発明の半導体集積回路１０においては、メモリ部１２を２つのメモリブロック１２ａ，１２ｂに分割し、デコーダ部をメインデコーダ部１６およびサブデコーダ部２４に階層化し、エンコーダ部をメインエンコーダ部２０およびサブエンコーダ部２８に階層化することにより、デコーダ部およびエンコーダ部のゲート数（トランジスタ数）を削減し、レイアウト面積の密度を下げることができる。このため、メインデコーダ部１６の中に一致線１８を通過させることができ、メインデコーダ部１６およびメインエンコーダ部２０、サブデコーダ部２４およびサブエンコーダ部２８をメモリ部１２の片側にそれぞれ互いに隣接させて配置することができるので、メインデコーダ部１６から出力され、メモリ部１２に供給されるワード線１４、およびメモリ部１２から出力され、メインエンコーダ部２０に入力される一致線１８の長さが従来とほぼ同一であることは勿論、さらにエンコーダ部から出力され、必要に応じてデコーダ部へ入力されるメモリアドレス信号を最短距離で接続することができる。
【００２０】
なお、本発明の半導体集積回路は上述する実施例に限定されるものではなく、例えばメモリ部は何ブロックに分割されていても良いし、デコーダ部およびエンコーダ部の配置は、メインデコーダ部およびメインエンコーダ部が隣接して配置され、好ましくはサブデコーダ部およびサブエンコーダ部も隣接して配置されていれば、どのように配置されていても良い。例えば、メモリ部の左側にメインエンコーダ部を配置し、メインエンコーダ部の左側にメインデコーダ部を配置しても良いし、同様に、メモリ部の右側にメインデコーダ部を配置し、メインデコーダ部の右側にメインエンコーダ部を配置しても、メモリ部の右側にメインエンコーダ部を配置し、メインエンコーダ部の右側にメインデコーダ部を配置しても良いし、サブデコーダ部およびサブエンコーダ部についても全く同様に配置を適宜変更することが可能である。
【００２１】
ここで、図３および図４を用いて、デコーダ部をメインデコーダ部１６およびサブデコーダ部２４に階層化し、かつエンコーダ部をメインエンコーダ部２０およびサブエンコーダ部２８に階層化することにより、ゲート数を削減することができ、レイアウト面積の密度を下げることができる理由について説明する。
【００２２】
まず、図３は、メモリ部１２を２つのメモリブロック１２ａ，１２ｂに分割し、デコーダ部３２をメモリ部１２の左側に配置し、エンコーダ部３４をメモリ部１２の右側に配置した半導体集積回路３０のレイアウトの一例のブロック図である。なお、点線で囲まれた領域はそれぞれのメモリブロック１２ａ，１２ｂの１ワードメモリを表す領域である。同図に示す半導体集積回路３０においては、デコーダ部３２が階層化されていないため、それぞれのメモリブロック１２ａ，１２ｂのワードメモリに対して、デコーダ部３２から個別のワード信号を供給しなければならない。このため、メモリ部１２の１ワードメモリに相当するデコーダ部３２の領域に、これらのワード信号をデコードするための回路が２つ必要になるばかりでなく、メモリ部１２においても２本のワード線１４を通過させなければならない。また、エンコーダ部３４においても同様であり、さらにメモリ部１２を複数のメモリブロックに分割する場合には、メモリブロックの個数に一致する回路および配線を、メモリ部１２の１ワードメモリに相当する領域に配置および配線しなければならない。このように、デコーダ部３２およびエンコーダ部３４を階層化しない場合には、メモリ部１２の両側に配置されるデコーダ部３２およびエンコーダ部３４のゲート数が増加し、デコーダ部３２およびエンコーダ部３４のレイアウト面積の密度が高くなってしまう。
【００２３】
これに対し、図４に示す半導体集積回路は、図３に示す半導体集積回路３０において、デコーダ部３２およびエンコーダ部３４を階層化したもので、メインデコーダ部１６をメモリ部１２の左側に配置し、以下同様に、メインエンコーダ部２０をメモリ部１２の右側に、さらにサブデコーダ部２４をメモリ部１２の下側に、サブエンコーダ部２８をサブデコーダ部２４の下側に配置してある。同様に、点線で囲まれた部分はそれぞれのメモリブロックの１ワードメモリを表す領域である。同図に示す半導体集積回路３６においては、デコーダ部がメインデコーダ部１６およびサブデコーダ部２４に階層化されているため、サブデコーダ部２４からそれぞれのメモリブロック１２ａ，１２ｂ毎にブロック信号を供給し、メインデコーダ部１６からそれぞれのメモリブロック１２ａ，１２ｂに共通のワード信号を１本だけ供給すれば良い。このため、メモリ部１２の１ワードメモリに相当するメインデコーダ部１６の領域に、それぞれのメモリブロック１２ａ，１２ｂに共通のワード信号をデコードするための回路を１つ用意すれば良く、メモリ部１２においても１本のワード線１４を通過させるだけで良い。また、メインエンコーダ部２０においても同様である。メモリ部１２を複数のメモリブロックに分割する場合には、サブデコーダ部２４のゲート数が増加するが、１つのメモリブロックに対するサブデコーダ部２４のゲート数はほぼ同じであるから、レイアウト面積の密度は殆ど変化しない。このように、デコーダ部およびエンコーダ部を階層化する場合には、メモリ部１２の両側に配置されるメインデコーダ部１６およびメインエンコーダ部２０のゲート数を削減することができ、メインデコーダ部１６およびメインエンコーダ部２０のレイアウト面積の密度を低くすることができるため、メインデコーダ部１６およびメインエンコーダ部２０をメモリ部１２のビット列方向の片側に隣接して配置しても、メインデコーダ部１６あるいはメインエンコーダ部２０の中に一致線１８あるいはワード線１４を通過させることができる。
【００２４】
次に、図２に示す具体例に基づいて、本発明の半導体集積回路をより具体的に説明する。
【００２５】
図２は、本発明の半導体集積回路のレイアウトの別の実施例のブロック図である。同図に示す半導体集積回路３８は、横方向にビット列、縦方向にワード行を有するメモリブロックを複数備え、これらのメモリブロックがビット列方向に横並びに配置されたメモリ部１２と、このメモリ部１２の右側に配置され、メモリ部１２にワード線１４を介してワード信号を供給するメインデコーダ部１６と、このメインデコーダ部１６のさらに右側に配置され、メモリ部１２から一致線１８を介して一致信号を受け取るメインエンコーダ部２０と、メモリ部１２のそれぞれのメモリブロックの下側に配置され、メモリ部１２にブロック線２２を介してブロック信号を供給するサブデコーダ部２４と、このサブデコーダ部２４のさらに下側に配置され、メモリ部１２から一致線２６を介して一致信号を受け取るサブエンコーダ部２８と、メインエンコーダ部２０およびサブエンコーダ部２８から出力されるメモリアドレス信号４０ａと、外部から入力されるメモリアドレス信号４０ｂとのいずれかを選択し、選択されたメモリアドレス信号を出力し、メインデコーダ部１６およびサブデコーダ部２４に入力するセレクタ回路４２とから構成される。なお、同図において、それぞれの部分は、具体的な構成回路ではなく、インバータおよびＮＡＮＤゲートを用いて模式的に表示されている。
【００２６】
図２に示す半導体集積回路３８は、図１に示す半導体集積回路１０において、メモリ部１２が複数のメモリブロックに分割されていること、メインデコーダ部１６およびメインエンコーダ部２０がともにメモリ部１２の右側に隣接して配置されていること、さらにセレクタ回路４２を有することを除いて同一であるから、同一の構成要素には同一の符号を付し、その説明は省略する。
【００２７】
上述する半導体集積回路３８において、メインエンコーダ部２０およびサブエンコーダ部２８から出力されるメモリアドレス信号４０ａは、アドレスバス４４を介して半導体集積回路３８の外部へ出力されるとともに、セレクタ回路４２にも入力される。また、セレクタ回路４２には、半導体集積回路３８の外部から入力されるメモリアドレス信号４０ｂも入力される。セレクタ回路４２に入力されるこれらのメモリアドレス信号４０ａ，４０ｂは、図示していない制御回路から出力され、セレクタ回路４２に入力されるセレクト信号により、いずれか一方のメモリアドレス信号が選択されて出力され、メインデコーダ部１６およびサブデコーダ部２４に入力される。
【００２８】
即ち、セレクタ回路４２に入力されるこれらのメモリアドレス信号４０ａ，４０ｂを、メインデコーダ部１６およびサブデコーダ部２４に適宜選択出力することにより、外部から入力されるメモリアドレス信号４０ｂを用いて、メモリ部１２の任意のワードメモリに記憶されたデータを読み出したり、メインエンコーダ部２０およびサブエンコーダ部２８から出力されるメモリアドレス信号４０ａを用いて、メモリ部１２の一致検出されたワードメモリに記憶されたデータを読み出すことが可能になる。このように、セレクタ回路４２を備えることにより、メインエンコーダ部２０およびサブエンコーダ部２８から出力されるメモリアドレス信号４０ａを用いて、メモリ部１２の一致検出されたワードメモリに記憶されたデータを読み出す際に、メモリアドレス信号４０ａの配線による遅延時間を抑えることができ、動作速度を改善することができる。
【００２９】
【発明の効果】
以上詳細に説明した様に、本発明の半導体集積回路は、デコーダ部をメインデコーダ部およびサブデコーダ部に階層化し、エンコーダ部をメインエンコーダ部およびサブエンコーダ部に階層化し、メインデコーダ部およびメインエンコーダ部をともに、メモリ部のビット列方向の片側に配置し、メモリ部に隣接するメインデコーダ部またはメインエンコーダ部の中を、メモリ部に隣接しないメインエンコーダ部またはメインデコーダ部とメモリ部とのインターフェイス信号線、即ち、一致線またはワード線が通過できるようにしたものである。従って、発明の半導体集積回路によれば、デコーダ部およびエンコーダ部を階層化し、メインデコーダ部およびメインエンコーダ部のゲート数を削減して、レイアウトの面積的な密度を低減することにより、一方の中を他方のインターフェイス信号線が通過することができるため、デコーダ部およびエンコーダ部をメモリ部の片側に隣接させて配置しても、デコーダ部およびエンコーダ部とメモリ部とのインターフェイス信号線は従来とほぼ同じ配線距離で接続することができることは勿論、エンコーダ部から出力され、デコーダ部に入力されるメモリアドレス信号線も最短距離で接続することができ、配線による遅延時間を削減することができるため、回路の動作速度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路のレイアウトの一実施例のブロック図である。
【図２】本発明の半導体集積回路のレイアウトの別の実施例のブロック図である。
【図３】メモリ部を２分割した場合の半導体集積回路のレイアウトの一例のブロック図である。
【図４】メモリ部を２分割し、さらにデコーダ部およびエンコーダ部を階層化した場合の半導体集積回路のレイアウトの一例のブロック図である。
【図５】従来のＣＡＭの一例のブロック図である。
【図６】従来のＣＡＭのレイアウトの一例のブロック図である。
【符号の説明】
１０、３０、３６、３８  半導体集積回路
１２、５０  メモリ部
１２ａ、１２ｂ  メモリブロック
１４、５４  ワード線
１６  メインデコーダ部
１８、２６、５８  一致線
２０  メインエンコーダ部
２２  ブロック線
２４  サブデコーダ部
２８  サブエンコーダ部
３２、５６  デコーダ部
３４、６０  エンコーダ部
４０ａ、４０ｂ、５２ａ、５２ｂ  メモリアドレス信号
４２  セレクタ回路
４４  アドレスバス
４６、６４  ＣＡＭ（内容アドレス式メモリ）
４８  検索レジスタ
６２  出力レジスタ
【図１】
0003602172.tif 000002
【図２】
0003602172.tif 000003
【図３】
0003602172.tif 000004
【図４】
0003602172.tif 000005
【図５】
0003602172.tif 000006
【図６】
0003602172.tif 000007