(57)【特許請求の範囲】
【請求項１】
第１のＰＭＯＳ型トランジスタ及びこれよりゲートしきい値電圧が大きく設定された第２のＰＭＯＳ型トランジスタより成る差動対と、
前記差動対に定電流を供給する定電流源と、
前記差動対とグランド端子との間に介在され、前記第１のＰＭＯＳ型トランジスタのドレインに入力側が接続され且つ前記第２のＰＭＯＳ型トランジスタのドレインに出力側が接続されたカレントミラー回路と、
このカレントミラー回路の出力側電位が所定レベル以上ある状態時に検出信号を出力する信号出力回路とを備え、
前記第１のＰＭＯＳ型トランジスタのゲートに電源電圧に応じたレベルの電圧信号を与えると共に、前記第２のＰＭＯＳ型トランジスタのゲートに基準電位レベルの電圧信号を与える構成とすることにより、前記電源電圧が所定の検出レベル以下の状態時に前記信号出力回路から検出信号を出力するようにした電圧検出回路において、
前記第２のＰＭＯＳ型トランジスタのゲート面積を前記第１のＰＭＯＳ型トランジスタのゲート面積より小さく設定することにより、第１及び第２のＭＯＳ型トランジスタのゲートしきい値電圧の温度特性の相違に起因した前記検出レベルの変動をキャンセルする構成としたことを特徴とする電圧検出回路。
【請求項２】
前記第１のＰＭＯＳ型トランジスタのゲートには電源電圧を抵抗分圧した電圧信号が与えられ、前記第２のＰＭＯＳ型トランジスタのゲートにはグランド電位レベルの電圧信号が与えられることを特徴とする請求項１記載の電圧検出回路。
【請求項３】
前記定電流源は、一対のＰＭＯＳ型トランジスタにより構成されたものであることを特徴とする請求項１または２記載の電圧検出回路。
【請求項４】
前記カレントミラー回路は、一対のＮＭＯＳ型トランジスタにより構成されたものであることを特徴とする請求項１ないし３の何れかに記載の電圧検出回路。
【請求項５】
前記信号出力回路は、入力端子が前記第２のＰＭＯＳ型トランジスタのドレインに接続されたＣＭＯＳインバータ回路であることを特徴とする請求項１ないし４の何れかに記載の電圧検出回路。
【請求項６】
ワンチップに集積化して構成されることを特徴とする請求項１ないし５の何れかに記載の電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＭＯＳ型トランジスタより成る差動対を含んで構成された電圧検出回路、特にはパワーオンリセット信号を発生する用途に好的する電圧検出回路に関する。
【０００２】
【従来の技術】
例えば、マイクロコンピュータやマイクロコンピュータが組み込まれた装置においては、電源の立ち上げ時において、その電源が確立するまでの期間だけマイクロコンピュータ（ＣＰＵ）を初期化状態に保持するためのパワーオンリセット信号を発生するパワーオンリセット回路が設けられる。図３には、従来のパワーオンリセット回路の構成例が示されている。
【０００３】
この図３において、パワーオンリセット回路は、半導体集積回路により構成されたもので、第１のＰＭＯＳ型トランジスタ１及び第２のＰＭＯＳ型トランジスタ２より成る差動対３を備えている。この場合、第２のＰＭＯＳ型トランジスタ２は、チャネル領域にＮ型不純物をイオン注入して不純物濃度を高めることにより、そのゲートしきい値電圧Ｖｔｈ２  が第１のＰＭＯＳ型トランジスタ１のゲートしきい値電圧Ｖｔｈ１  より大きな値となるように構成されている。
【０００４】
上記差動対３に定電流を供給するための定電流源４は、電源端子＋Ｖと差動対３の間に接続されたＰＭＯＳ型トランジスタ５と、ゲート・ドレイン間が接続されたＰＭＯＳ型トランジスタ６とを有し、それらＰＭＯＳ型トランジスタ５及び６の各ゲートを互いに接続すると共に、ＰＭＯＳ型トランジスタ６のソースを電源端子＋Ｖに接続し、そのドレインを抵抗７を介してグランド端子に接続した構成となっている。
【０００５】
差動対３とグランド端子との間には、ＮＭＯＳ型トランジスタ８及び９より成るカレントミラー回路１０が接続されている。このカレントミラー回路１０は、入力側（ＮＭＯＳ型トランジスタ８のドレイン側）が前記第１のＰＭＯＳ型トランジスタ１のドレインに接続され、出力側（ＮＭＯＳ型トランジスタ９のドレイン側）が前記第２のＰＭＯＳ型トランジスタ２のドレインに接続されている。また、第２のＰＭＯＳ型トランジスタ２のドレインと出力端子１１との間には、ＣＭＯＳインバータ回路１２が接続されている。
【０００６】
電源端子＋Ｖとグランド端子との間には、抵抗１３ａ及び１３ｂの直列回路より成る分圧回路１３が接続されており、この分圧回路１３の出力端子（抵抗１３ａ及び１３ｂの共通接続点）から出力される電圧信号、つまり電源電圧に応じたレベルの電圧信号が第１のＰＭＯＳ型トランジスタ１のゲートに与えられるようになっている。また、第２のＰＭＯＳ型トランジスタ２のゲートには、基準電位レベル（グランド電位レベル）の電圧信号が与えられるようになっている。
【０００７】
このように構成されたパワーオンリセット回路にあっては、電源電圧が所定の検出レベルより低い状態時には、第１のＰＭＯＳ型トランジスタ１に流れる電流、ひいては第２のＰＭＯＳ型トランジスタ２を通じてカレントミラー回路１０に流れるミラー電流が比較的低いレベルに抑制されてＮＭＯＳ型トランジスタ９のドレイン電位（第２のＰＭＯＳ型トランジスタ２のドレイン）が高くなるため、出力端子１１からグランド電位レベルのパワーオンリセット信号が出力される。このパワーオンリセット信号がＣＰＵのリセット端子（ローアクティブ）に与えられることにより、当該ＣＰＵは電源が立ち上がるまでリセット状態に保持される。また、電源電圧が前記所定の検出レベル以上となったときには、第１のＰＭＯＳ型トランジスタ１に流れる電流、ひいてはカレントミラー回路１０に流れるミラー電流が増大してＮＭＯＳ型トランジスタ９のドレイン電位が低くなるため、出力端子１１の出力がローレベルからハイレベルに反転し、以てパワーオンリセット信号の出力が停止される。
【０００８】
【発明が解決しようとする課題】
上記のような回路構成において、出力端子１１からの出力がローレベルからハイレベルに反転するとき（パワーオンリセット信号が出力停止されるとき）の検出レベルＥの大きさは、差動対３を構成する各ＰＭＯＳ型トランジスタ１及び２のゲートしきい値電圧Ｖｔｈ２  及びＶｔｈ１  の差と分圧回路１３の分圧比とに応じて決まるものである。
【０００９】
この場合、差動対３を構成する第１及び第２のＰＭＯＳ型トランジスタ１及び２にあっては、それらのチャネル領域の不純物濃度が異なっている関係上、各ゲートしきい値電圧Ｖｔｈ１  及びＶｔｈ２  並びに各キャリア移動度の温度特性が相違するという事情があり、これにより各トランジスタ１及び２に流れるドレイン電流の大きさの割合が周囲温度に応じて変化する。具体的には、第１及び第２のＰＭＯＳ型トランジスタ１及び２に流れるドレイン電流Ｉｄ１及びＩｄ２は、周囲温度の上昇に応じて図４に示すように変化することになる（図４中のＴＹＰは通常動作時の温度）。このようにドレイン電流Ｉｄ１及びＩｄ２の比率が周囲温度に応じて変化する結果、従来のパワーオンリセット回路では、図５に示すように、検出レベルＥが周囲温度の上昇に応じて漸次低下する現象が発生する。
【００１０】
このため、電源電圧の立ち上がり時及び立ち下がり時において、出力端子１１の信号レベル反転タイミングが図６に示すように周囲温度に応じて変動することになる（図６では立ち上がりタイミングのみｔ１〜ｔ３で示す）。尚、図６中のＥＴ１〜ＥＴ３は、周囲温度が図５中にＴ１〜Ｔ３で示す各温度値にあるときの検出レベルＥの電圧値を示す。従って、従来のパワーオンリセット回路では、電源電圧の立ち上がり時及び立ち下がり時におけるパワーオンリセット信号の出力停止及び出力タイミング不安定になり、安定した電圧検出動作を期待できなくなるという問題点があった。
【００１１】
本発明は上記問題点を解決するためになされたものであり、その目的は、差動対を構成するＰＭＯＳ型トランジスタのゲートしきい値電圧の差に基づいて電源電圧レベルを検出する構成とする場合でも、各トランジスタのゲートしきい値電圧の温度特性の相違に起因して電圧検出動作が不安定になる事態を確実に防止できるようになる電圧検出回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載した手段を採用できる。この手段によれば、電源電圧が所定の検出レベルより低い状態時には、第１のＰＭＯＳ型トランジスタに流れる電流、ひいてはカレントミラー回路に第２のＰＭＯＳ型トランジスタを通じて流れるミラー電流が比較的低いレベルに抑制されて、そのカレントミラー回路の出力側電位（第２のＰＭＯＳ型トランジスタのドレイン電位）が高くなるため、信号出力回路から検出信号が出力される。また、電源電圧が前記所定の検出レベル以上となったときには、第１のＰＭＯＳ型トランジスタに流れる電流、ひいてはカレントミラー回路に流れるミラー電流が増大してカレントミラー回路の出力側電位が低くなるため、信号出力回路が上記検出信号の出力を停止するようになる。
【００１３】
この場合、差動対を構成する第１及び第２のＰＭＯＳ型トランジスタのチャネル領域の不純物濃度が異なっている関係上、それらのゲートしきい値電圧の温度特性の相違が、各トランジスタに流れるドレイン電流を周囲温度に応じて変動させる原因となり、これが前記検出レベルの変動要因となるが、請求項１記載の手段では、第２のＰＭＯＳ型トランジスタのゲート面積を第１のＰＭＯＳ型トランジスタのゲート面積より小さく設定することにより、第１及び第２のＭＯＳ型トランジスタのゲートしきい値電圧の温度特性の相違に起因した前記検出レベルの変動をキャンセルする構成となっているから、第１及び第２のＰＭＯＳ型トランジスタのゲートしきい値電圧の温度特性の相違に起因して電圧検出動作が不安定になる事態を確実に防止できるようになる。
【００１４】
請求項３記載の手段によれば、定電流源を構成する一対のＰＭＯＳ型トランジスタを、第１及び第２のＰＭＯＳ型トランジスタを形成するためのマスクを利用して同時に形成することが可能となり、製造プロセスの簡略化を図り得る。
【００１５】
請求項４記載の手段によれば、カレントミラー回路が、一対のＮＭＯＳ型トランジスタにより構成されているから、既存のＣＭＯＳプロセスを利用して製造可能となる。また、請求項５記載の手段においても、信号出力回路がＣＭＯＳインバータ回路により構成されているから、既存のＣＭＯＳプロセスを利用して製造可能となる。
【００１６】
【発明の実施の形態】
以下、本発明をパワーオンリセット回路に適用した一実施例について図１及び図２を参照しながら説明する。
図１には、本実施例によるパワーオンリセット回路の構成例が示されている。この図１に示したパワーオンリセット回路の基本構造は、図３に示した従来構成と同様であるため、図３と同一部分に同一符号を付してその説明を援用することにする。
【００１７】
即ち、本実施例は、差動対３を構成するＭＯＳ型トランジスタのうち、チャネル領域に不純物が導入されてゲートしきい値電圧が高められた状態の第２のＰＭＯＳ型トランジスタ２０のゲート面積を、第１のＰＭＯＳ型トランジスタ１のゲート面積より小さい状態に設定した構造に特徴を有する。具体的には、ゲート面積を、ゲート幅Ｗ及びゲート長Ｌで表現した場合、第１のＰＭＯＳ型トランジスタ１のゲート面積がＷ＝２１０μｍ、Ｌ＝２４μｍであったときに、第２のＰＭＯＳ型トランジスタ２０のゲート面積を、Ｗ＝１０８μｍ、Ｌ＝２４μｍに設定している。また、定電流源４を構成するＰＭＯＳ型トランジスタ５及び６は、各ゲート面積が互いに等しい状態（例えばＷ＝３６μｍ、Ｌ＝１８μｍ程度）に設定され、カレントミラー回路１０を構成するＮＭＯＳ型トランジスタ８及び９も、各ゲート面積が互いに等しい状態（例えばＷ＝６４μｍ、Ｌ＝２４μｍ程度）に設定される。尚、ＣＭＯＳインバータ回路１２が本発明でいう信号出力回路に相当する。
【００１８】
このように構成されたパワーオンリセット回路にあっては、電源電圧が所定の検出レベルＥより低い状態時には、第２のＰＭＯＳ型トランジスタ２０を通じてカレントミラー回路１０に流れるミラー電流が比較的低いレベルに抑制されてＮＭＯＳ型トランジスタ９のドレイン電位（第２のＰＭＯＳ型トランジスタ２０のドレイン）が高くなるため、出力端子１１からグランド電位レベルのパワーオンリセット信号（本発明でいう検出信号に相当）が出力される。また、電源電圧が前記所定の検出レベルＥ以上となったときには、第１のＰＭＯＳ型トランジスタ１に流れる電流、ひいてはカレントミラー回路１０に流れるミラー電流が増大してＮＭＯＳ型トランジスタ９のドレイン電位が低くなるため、出力端子１１の出力がローレベルからハイレベルに反転し、パワーオンリセット信号の出力が停止される。
【００１９】
この場合、出力端子１１からの出力がローレベルからハイレベルに反転するときの検出レベルＥの大きさは、差動対３を構成する各ＰＭＯＳ型トランジスタ１及び２０のゲートしきい値電圧Ｖｔｈ２  及びＶｔｈ１  の差と分圧回路１３の分圧比とに応じて決まることは前にも述べた。また、このようなゲートしきい値電圧Ｖｔｈ１  及びＶｔｈ２  の温度特性の相違などに起因して、第１及び第２のＰＭＯＳ型トランジスタ１及び２０に流れるドレイン電流Ｉｄ１及びＩｄ２の比率が周囲温度に応じて変化するため、出力端子１１の信号レベル反転タイミングが周囲温度に応じて変動することも前に述べた。
【００２０】
一方、一般的なＭＯＳ型トランジスタのゲート面積を、ゲートの長さ方向の寸法Ｌと幅方向の寸法Ｗとで表現した場合、ドレイン電流の大きさは、Ｗ／Ｌに比例した値となることが知られている。このため、本実施例の構成によれば、第２のＰＭＯＳ型トランジスタ２０を通じて流れるドレイン電流Ｉｄ２が相対的に小さくなる方向に作用し、また、そのドレイン電流Ｉｄ２の温度特性も図２に示すように、第１のＰＭＯＳ型トランジスタ１のドレイン電流Ｉｄ１の温度特性に近似するようになる。この結果、第１及び第２のＭＯＳ型トランジスタ１及び２０のゲートしきい値電圧Ｖｔｈ１  及びＶｔｈ２  の温度特性の相違に起因した前記検出レベルＥの変動がキャンセルされるようになって、上記ゲートしきい値電圧Ｖｔｈ１  及びＶｔｈ２  の温度特性の相違に起因して電圧検出動作（つまりパワーオンリセット動作）が不安定になる事態を確実に防止できるようになる。
【００２１】
また、本実施例によれば、定電流源４を構成する一対のＰＭＯＳ型トランジスタ５及び６を、第１及び第２のＰＭＯＳ型トランジスタ１及び２０を形成するためのマスクを利用して同時に形成することが可能となり、製造プロセスの簡略化を図り得る。しかも、カレントミラー回路１０が、一対のＮＭＯＳ型トランジスタ８及び９により構成され、信号出力回路がＣＭＯＳインバータ回路１２により構成ているから、既存のＣＭＯＳプロセスを利用して製造可能となる。
【００２２】
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
第１及び第２のＰＭＯＳ型トランジスタ１及び２０、並びに他のトランジスタ５、６、８、９のゲートサイズは上記した実施例に限定されるものではない。また、定電流源４やカレントミラー回路１０の構成も上記実施例に限定されるものではない。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路構成図
【図２】第１及び第２のＰＭＯＳトランジスタに流れるドレイン電流の温度特性図
【図３】従来構成を示す回路構成図
【図４】図２相当図
【図５】検出レベルの温度特性図
【図６】電源電圧と信号レベル反転タイミングとの関係を示す特性図
【符号の説明】
１は第１のＰＭＯＳ型トランジスタ、２は第２のＰＭＯＳ型トランジスタ、３は差動対、４は定電流源、５、６はＰＭＯＳ型トランジスタ、８、９はＮＭＯＳ型トランジスタ、１０はカレントミラー回路、１２はＣＭＯＳインバータ回路（信号出力回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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