(57)【特許請求の範囲】
【請求項１】
下部電極を形成し、前記下部電極上に複数の層を有する磁気抵抗効果膜を形成し、前記磁気抵抗効果膜上にマスクを形成し、このマスクを用いて前記磁気抵抗効果膜をパターニングし、前記マスクを残したまま前記磁気抵抗効果膜よりも抵抗の高い高抵抗膜を前記磁気抵抗効果膜の脇に形成し、前記マスクを除去し、前記磁気抵抗効果膜上に存在する前記高抵抗膜を除去し、前記磁気抵抗効果膜上に上部電極を形成することを特徴とする垂直通電型磁気抵抗効果素子の製造方法。
【請求項２】
前記磁気抵抗効果膜上に存在する前記高抵抗膜を、前記磁気抵抗効果膜の最上層の除去速度に比べて大きい速度で除去することを特徴とする請求項１記載の垂直通電型磁気抵抗効果素子の製造方法。
【請求項３】
前記高抵抗膜を、イオンビームスパッタ法、カソーディックアーク法、ロングスロースパッタ法、およびコリメーションスパッタ法のいずれかの方法により形成することを特徴とする請求項１記載の垂直通電型磁気抵抗効果素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、垂直通電型磁気抵抗効果素子の製造方法に関する。
【０００２】
【従来の技術】
近年、ハードディスクドライブにおける磁気記録密度は急激に上昇し、それに伴い、要求される単位トラック幅当たりの再生出力も急激に上昇している。１インチ平方当たり１００Ｇｂｐｓｉ（Ｇｉｇａｂｉｔｓ  ｐｅｒ  ｓｑｕａｒｅ  ｉｎｃｈ）の時代には、トラック幅当たりの再生出力は１０ｍＶ以上ときわめて高くなることが予想される。この高出力要求に対して、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔａｎｃｅ）素子やＣＰＰ−ＧＭＲ（Ｃｕｒｒｅｎｔ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏ  ｔｈｅ  Ｐｌａｎｅ−Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔａｎｃｅ）など膜積層界面に垂直センス電流を流す再生素子が提案されている。これら垂直通電方式のセンサーへのセンス電流供給は再生素子の上下に電極をとる必要がある。しかし、高磁気記録密度に伴い媒体上の磁化が小さいため、再生素子の形状もディープサブミクロンレベルに小さくする必要がある。
【０００３】
一方、再生素子の製造方法は面内通電方式の時代から、そのプロセス簡便性の理由でＡｂｕｔｔｅｄ  Ｊｕｎｃｔｉｏｎ（以下、ＡＪとも言う）プロセスが使用されており、垂直通電方式再生素子となってもそのプロセス簡便性に変わりないためＡＪプロセスが採用される。面内通電型素子におけるＡＪプロセスとは、まず図９（ａ）に示すように、下部ギャップ２２上に形成されたＣＩＰ（Ｃｕｒｒｅｎｔ  Ｉｎ  Ｐｌａｎｅ）磁気抵抗効果膜２４上にＴ型レジストパターン２６を形成し、このＴ型レジストパターン２６をマスクとしてＣＩＰ磁気抵抗効果膜２４をパターニングし、その後、このＴ型レジストパターン２６をパターニング後もそのまま残してその上からバイアス膜２８および電極膜３０を成膜し（図９（ｃ）参照）、最後にＴ型レジストパターン２６を除去するプロセスを指す（図９（ｄ）参照）。
【０００４】
垂直通電型再生素子においては、特開２０００−２２８００２号公報に示されるように、下部電極２上にＣＰＰ磁気抵抗効果膜４を形成し、このＣＰＰ磁気抵抗効果膜４上にＴ型レジストパターンを形成する。そして、このＴ型レジストパターン６をマスクとしてＣＰＰ磁気抵抗効果膜４をパターニングし、その後、このＴ型レジストパターンをパターニング後もそのまま残してその上からバイアス膜８および絶縁膜１０を成膜し、最後にＴ型レジストパターンを除去する（図１０参照）。なお、絶縁膜１０を成膜する代わりにバイアス膜８そのものが高電気抵抗材料で形成するように構成しても良い。
【０００５】
【発明が解決しようとする課題】
このように、ＣＰＰ磁気抵抗効果素子の製造にＡＪプロセスを用いた場合、マスクの必然的形状から高抵抗材料膜８や絶縁膜１０がマスクの窪み部分に回り込んで磁気抵抗効果膜４のエッジ付近にかかる。高抵抗材料膜８や絶縁膜１０が磁気抵抗効果膜４上にかかる距離（オーバーラップ量）を制御することが困難であるため、磁気抵抗効果膜４上に形成される上電極と磁気抵抗効果膜４との接触面積にばらつきが生じる。その結果、センサー（磁気抵抗効果素子）の抵抗がばらついてしまう。仮にセンサーのサイズが０．１μｍ×０．１μｍであって、通常、絶縁膜１０のオーバーラップ量がエッジより１０ｎｍのときに、そのオーバーラップ量がもし２０ｎｍになったとすると、磁気抵抗効果膜と上電極との接触面積は２乃至３割低くなってしまう。しかも、このオーバーラップ量を１０ｎｍに制御するのはプロセス的に非常に困難であり、実際に製造しても歩留まりが悪く、コスト高をもたらす。
【０００６】
本発明は上記事情を考慮してなされたものであって、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止し、歩留まりを可及的に高くすることのできる垂直通電型磁気抵抗効果素子の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による垂直通電型磁気抵抗効果素子の製造方法は、下部電極を形成し、前記下部電極上に複数の層を有する磁気抵抗効果膜を形成し、前記磁気抵抗効果膜上にマスクを形成し、このマスクを用いて前記磁気抵抗効果膜をパターニングし、前記マスクを残したまま前記磁気抵抗効果膜よりも抵抗の高い高抵抗膜を前記磁気抵抗効果膜の脇に形成し、前記マスクを除去し、前記磁気抵抗効果膜上に存在する前記高抵抗膜を除去し、前記磁気抵抗効果膜上に上部電極を形成することを特徴とする。
【０００８】
このように構成された本発明の製造方法においては、マスクを残したまま高抵抗膜を堆積した後、マスクを除去し、その後磁気抵抗効果膜上に存在する高抵抗膜を除去する。これにより、磁気抵抗効果膜上に形成される上部電極とのコンタクト面積が磁気抵抗効果膜の上部面積で規定されるため、磁気抵抗効果素子の抵抗が安定し、抵抗値がばらつくのを防止することができる。その結果、磁気抵抗効果素子を歩留まり良く製造することができる。
【０００９】
なお、前記高抵抗膜は、前記磁気抵抗効果膜の最上層の除去速度に比べて大きい除去速度を有する材料からなることが好ましい。
【００１０】
また、前記高抵抗膜の除去にはリアクティブイオンエッチング（以下、ＲＩＥともいう）法またはケミカルメカニカルポリッシング（以下、ＣＭＰともいう）法を用いても良い。
【００１１】
なお、前記高抵抗膜は、イオンビームスパッタ法、カソーディックアーク法、ロングスロースパッタ法、およびコリメーションスパッタ法のいずれか、あるいはこれらと同等に指向性の良い方法により成膜されることが好ましい。
【００１２】
【発明の実施の形態】
本発明の実施形態を以下、図面を参照して説明する。
【００１３】
（第１実施形態）
本発明による垂直通電型磁気抵抗効果素子の製造方法の第１の実施形態を図１乃至３を参照して説明する。この実施形態の製造方法の製造工程を図１に示す。
【００１４】
まず、図１（ａ）に示すように、アルチック基板１００上に、アルミナアンダーコート膜（図示せず）、さらに下部シールド膜（図示せず）を形成した後、この下部シールド膜上に、例えばＭｏＷ合金、またはＴａからなる導体膜を下部電極２として形成する。さらに下部電極２の表面を例えばＣＭＰを用いて、表面粗さ５ｎｍ以下となるように平滑化する。表面粗さを押さえることは特に素子サイズが小さくなってきたときに重要で、例えば素子サイズが０．１μｍ×０．１μｍ角程度になった場合、メッキなどで形成されるＮｉＦｅからなる下部シールド膜のグレイン一つ一つの大きさが素子の１／１０程度になってくるためグレイン凹凸をきれいに制御することが垂直通電型再生素子の信頼性確保に重要となってくる。ＣＭＰによる平滑化はＮｉＦｅからなる下部シールド膜上で行っても良いし、ＭｏＷからなる下電極２上で行っても良い。
【００１５】
次に、図１（ｂ）に示すように、下部電極２上に垂直通電型磁気抵抗効果膜、例えばＣＰＰＧＭＲ膜４を形成する。このＣＰＰＧＭＲ膜４の積層構造は、例えば、下から、膜厚が５ｎｍのＴａ層、膜厚が１ｎｍのＣｏＦｅ層、膜厚が１ｎｍのＣｕ層、膜厚が１ｎｍのＣｏＦｅ層、膜厚が１ｎｍのＣｕ層、膜厚が１ｎｍの  ＣｏＦｅ層、膜厚が７ｎｍのＣｕ層、膜厚が１ｎｍのＣｏＦｅ層、膜厚が１ｎｍのＣｕ層、膜厚が１ｎｍのＣｏＦｅ層、膜厚が１ｎｍのＣｕ層、膜厚が１ｎｍのＣｏＦｅ層、膜厚が２３ｎｍのＰｔＭｎ層、および膜厚が５ｎｍのＴａ層をからなっている。
【００１６】
続いて、このＣＰＰＧＭＲ膜４上にフォトレジストからなる下方にリセス６ａを有するフォトレジストパターン６を形成しこのフォトレジストパターン６をマスクとしてＣＰＰＧＭＲ膜４を、例えばイオンミリングにてパターニングする（図１（ｂ）参照）。なお、図１（ｂ）以降においては、基板１００は省略されている。
【００１７】
次に、図１（ｃ）に示すように、フォトレジストパターン６をそのまま残して例えばＣｏＰｔからなる膜厚が５０ｎｍのバイアス膜８を形成し、更に、ＣＰＰＧＭＲ膜よりも抵抗の高い高抵抗膜、例えばＳｉＯ２からなる膜厚が５０ｎｍの絶縁膜１０を形成する。そして、フォトレジストパターン６を除去すると、図１（ｄ）に示すようにＣＰＰＧＭＲ膜４上にＳｉＯ２からなる絶縁膜１０がわずかにかかり、オーバーラップ状態となる。このときのオーバーラップ量はフォトレジストパターン６の形状およびＳｉＯ２  からなる絶縁膜１０の成膜工程での絶縁膜１０の回り込みで決まる。一般に、オーバーラップ量必要制御量が約１０ｎｍのオーダーになるとコントロールが極めて困難となってくる。
【００１８】
このように、絶縁膜１０がＣＰＰＧＭＲ膜４上でオーバーラップしている状態で、図２に示すように上部電極１２の形成工程を行うと、絶縁膜１０がオーバーラップしている部分ａには上部電極１２からのセンス電流は流れず、ＣＰＰＧＭＲ膜４は、絶縁膜１０がオーバーラップしていない部分ｂのみで上部電極１２とのコンタクトがなされる。そのため電流が流れる部分が小さくなることやコンタクトエリアが小さくなってしまい素子抵抗（コンタクト抵抗含む）が上昇してしまう。
【００１９】
そこで、本実施形態では、図１（ｅ）に示すように、上部電極１２が形成される前に、  例えばＣＨＦ３などフレオン系ガスを用いたＲＩＥを基板全面に行った。エッチング量はＳｉＯ２膜１０で約１０ｎｍ行った。また、物理的なイオンの衝突がＣＰＰＧＭＲ膜４に悪影響を及ぼす可能性もあるためより化学的なドライエッチングであるＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）を適用することはさらに望ましい。ＣＰＰＧＭＲ膜４の最上層のＴａ保護膜とＳｉＯ２膜１０とのＲＩＥにおける選択比は約１０であった。したがって、膜厚が１０ｎｍのＳｉＯ２膜１０のエッチングはＴａ保護膜の１ｎｍのエッチングに相当する。このエッチングにより、図１（ｆ）に示すように、ＣＰＰＧＭＲ膜４上の絶縁膜はＣＰＰＧＭＲ膜４のエッジまで後退した。その結果、センサー抵抗はＣＰＰＧＭＲ膜４の上面の面積で規定されるため、抵抗値がばらつくのを可及的に防止でき、歩留まりを可及的に高くすることができる。なお、ＣＰＰＧＭＲ膜４上に残存する絶縁膜１０を除去した後、ＣＰＰＧＭＲ膜４上に上部電極（図示せず）を形成する。
【００２０】
ＣＰＰＧＭＲ膜４上に回り込んでくるＳｉＯ２からなる絶縁膜１０の厚さは平坦な部分に比べて数分の１以下であるため、ＲＩＥを少し行うことによって素子上の絶縁膜１０は容易に除去することができる。なお、バイアス膜８上の絶縁膜１０はその分エッチングされることになるが、ＣＰＰＧＭＲ膜４上に回り込む量は数分の１以下と僅かであるため、予め厚く形成しておくことで上部電極１２とバイアス膜８との絶縁を確保することができる。
【００２１】
また、イオンビームスパッタリングなど指向性の良好な成膜方法、すなわちターゲットから飛び出る物質の方向が所定の一方向となる成膜方法を用いれば、絶縁膜１０の分布は、ＣＰＰＧＭＲ膜４をはずれると急激に厚くなるように形成することができる。その結果、ＲＩＥ時間のプロセス幅を広げることができる。これを図３（ａ）を参照して説明する。  図３（ａ）に絶縁膜１０をイオンビームスパッタなど指向性の良い方法で成膜した場合を示す。ＣＰＰＧＭＲ膜４上の絶縁膜を除去するためＲＩＥ法を用いて異方性エッチングを行う。これにより絶縁膜１０はＣＰＰＧＭＲ膜４上をエッジに向かって後退する。ジャストエッチング状態をちょうどＣＰＰＧＭＲ膜４のエッジに絶縁膜１０が係った時間とする。さらにオーバーエッチングとなるようにＲＩＥを行った場合、ＣＰＰＧＭＲ膜４のエッジで絶縁膜１０の膜厚分布が急峻なとき、すなわち絶縁膜４が指向性の良い成膜方法で形成されたときは、オーバーエッチングとなるようにＲＩＥを行っても絶縁膜縁１０はＣＰＰＧＭＲ膜４のエッジよりほとんど後退しない。その結果、絶縁膜１０下のＣｏＰｔからなるバイアス膜８がエッチング表面に出てこないため、上部電極（図示せず）から流れ込んでくるセンス電流はＣＰＰＧＭＲ膜４に流入し、バイアス導体膜８に分流しない。このため、センス電流の損失が無く、ＣＰＰＧＭＲ素子の抵抗値がばらつくのを防止することができる。
【００２２】
一方、絶縁膜１０をＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スパッタ法などで形成した場合は、図３（ｂ）に示すように、ＲＩＥにより絶縁膜１０がＣＰＰＧＭＲ膜４のエッジにかかるジャストエッチングの状態から、さらに、オーバーエッチングとなるようにＲＩＥを行ったときには、ＣＰＰＧＭＲ膜４のエッジ近傍における絶縁膜１０の膜厚分布が緩やかなためオーバーエッチングにより絶縁膜１０の縁が後退してＣｏＰｔからなるバイアス導体膜８がエッチング表面にでてくる。この結果、上部電極（図示せず）より流入するセンス電流はＣＰＰＧＭＲ膜４のみならずＣｏＰｔからなるバイアス膜８にも流れてしまうため、センス電流をロスすることとなる。
【００２３】
以上のことから、本発明を通用するに当たりイオンビームスパッタ法など指向性の良好な成膜方法によって形成された絶縁膜１０は、通常のＲＦスパッタリング成膜との膜質比較による耐圧性向上以外に、このＣＰＰＧＭＲ膜４のエッジでの急峻な膜厚プロファイルを形成することにより、プロセスウィンドウの拡大をもたらし、その結果センサー抵抗をより安定化させることができる。
【００２４】
指向性の良好な成膜方法としては、イオンビームスパッタ法の他に、カソーディックアーク法、ロングスロースパッタ法、またはコリメーションスパッタ法等があり、これらのいずれか、あるいはこれらと同等に指向性の良い方法を用いることが好ましい。
【００２５】
なお、この実施形態では絶縁膜１０をＳｉＯ２  、エッチングガスをＣＨＦ３であったが、エッチングガスは他のフレオン系ガスや塩素系ガス等も使用することができる。また、絶縁膜１０はアルミナ、ジルコニアなどを用いても良い。
【００２６】
（第２の実施形態）
次に、本発明による垂直通電型磁気抵抗効果素子の製造方法の第２の実施形態を図４を参照して説明する。図４は本実施形態の製造方法の製造工程を示す断面図である。
【００２７】
本実施形態の製造方法は、第１の実施形態の製造方法において、ＲＩＥによるオーバーエッチングを防止するために、絶縁膜１０の代わりに材質の異なる２つの材料を積層させた絶縁膜１１を形成したものである。ＣｏＰｔからなるバイアス膜８の成膜までは第１の実施形態と同様の工程で行う。そして、フォトレジストパターン６を残した状態で膜厚が３０ｎｍのＳｉＯ２からなる膜１１ａを形成し、さらに膜厚が３０ｎｍのＡｌ２Ｏ３からなる絶縁膜膜１１ｂを積層させ、その後、第１の実施形態と同様にフォトレジストパターン６を除去すること、すなわちリフトオフ法によって絶縁膜１１を形成する（図４（ａ）参照）。
【００２８】
次に、図４（ｂ）に示すように、絶縁膜１１の表面をＣＨＦ３ガスを用いたＲＩＥ法によってエッチングすることでＣＰＰＧＭＲ膜４上に回り込んだ絶縁膜を除去する。このエッチングによる除去は、まず、表層にあるアルミナ（Ａｌ２Ｏ３）膜１１ｂをＣＨＦ３ガスを用いてＲＩＥを行う。このエッチングはＩＣＰプラズマエッチング装置を用いてＣＨＦ３ガス１５ｓｃｃｍ、コイルパワー３００Ｗ、プラテンパワー３００Ｗの条件で行った。このエッチング条件において、Ａｌ２Ｏ３膜１１ｂのＳｉＯ２膜１１ａに対する選択比は約４である。ＣＰＰＧＭＲ膜４上のアルミナ膜１１ｂを数１０ｎｍをエッチングの後（図４（ｂ）参照）、ＳｉＯ２膜１１ａが断続的にエッチングされる。このとき、図４（ｂ）に示すようにＣＰＰＧＭＲ膜４の脇には、まだ厚いアルミナ膜１１ｂが残っている。引き続き、同条件にてエッチングが行われる場合は、この残存しているアルミナ膜１１ｂがマスクの代わりをして、アルミナ膜１１ｂに比較して約４倍の速さでＳｉＯ２膜１１ａをエッチングする（図４（ｃ））。こうすることで絶縁膜１１の後退はアルミナ膜１１ｂがマスクの役割をして制御することができる。その結果、オーバーエッチングにより開口部面積が広がり、ＣＰＰＧＭＲ膜４以外にセンス電流が流れてセンス電流が損失することを防ぐことができる。
【００２９】
以上のように、絶縁層１１を複数層にして、上層１１ｂが下層１１ａのマスクの役をするように、上層のエッチングレートを下層のエッチングレートより低くすることで、オーバーエッチングによる開口部の広がりを抑制することができる。さらに、複数層になることでピンホールによる絶縁不良を低減することが容易となる。
【００３０】
また、この第２の実施形態も第１の実施形態と同様に、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止することができ、歩留まりを可及的に高くすることができる。
【００３１】
なお、第１および第２の実施形態では、ＣＰＰＧＭＲ膜４上の絶縁膜を除去するエッチングとしてドライエッチングを用いたが、ウエットエッチングを用いて加工することも可能である。
【００３２】
（第３の実施形態）
次に、本発明による垂直通電型磁気抵抗効果素子の製造方法の第３の実施形態を図５を参照して説明する。この実施形態の製造方法の製造工程を図５に示す。
【００３３】
この実施形態の製造方法は、第１の実施形態において、ＣＰＰＧＭＲ膜４上の絶縁膜１０の除去に、ＲＩＥ法の代わりにＣＭＰ法を用いて行うものである。
【００３４】
まず、図５（ａ）に示すように、膜厚が５０ｎｍのＳｉＯ２膜１０を形成するまでは、第１の実施形態と同じ工程で行う。なお、図５（ａ）はリフトオフした形状を示す。次に、ＳｉＯ２からなるベーススラリを用いてＣＭＰを行った。ＳｉＯ２膜１０と、ＣＰＰＧＭＲ膜４の最上層であるＴａ膜との加工レートは約４：１である。クロスをやわらかい材料に設定することで、絶縁膜１０からＣＰＰＧＭＲ膜４にかけての凹凸に影響されず全面にＣＭＰが行われやすくなる。ＣＭＰ加工後の形状を図５（ｂ）に示す。ＣＭＰは約１０ｎｍ行った。ＣＰＰＧＭＲ膜４上の薄いＳｉＯ２絶縁膜がＣＰＰＧＭＲ膜４のエッジまで後退していることがわかる。ＣＰＰＧＭＲ膜４の最上層に形成された保護膜であるＴａ膜の加工量は２．５ｎｍであった。以上のことからＣＭＰによっても、ＧＭＲ膜４の保護膜との加工選択比を取ることで、ＣＰＰＧＭＲ膜４上の絶縁膜を除去することができる。
【００３５】
この第３の実施形態においても、第１の実施形態と同様に、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止することができ、歩留まりを可及的に高くすることができる。
【００３６】
なお、第１の実施形態において、ＣｏＰｔからなるバイアス膜８の形成方法によっては、図６（ａ）に示すように、絶縁膜１０と同様にバイアス膜８がＣＰＰＧＭＲ膜４の端部にかかってしまう場合がある。この場合、ＲＩＥ法などで絶縁膜１０を除去してもその下にバイアス膜８が残存することになる（図６（ｂ）参照）。基本的にＣｏＰｔからなるバイアス膜８には導電性があるため絶縁膜１０をＣＰＰＧＭＲ膜４上から除去すれば素子抵抗は安定して製造される。しかしながら、バイアス膜８の製造方法により、バイアス膜８の電気抵抗が高く設定される場合や、厚くＣＰＰＧＭＲ膜４上に形成された場合、絶縁膜１０がかかっているときと同様に素子抵抗の上昇を生じる。
【００３７】
以下に、素子抵抗値を±１０％（レンジ２０％）に押さえるための、ＣｏＰｔからなるバイアス膜が積層された部分の単位面積あたりの素子抵抗の上昇許容値を説明する。
【００３８】
プロセスによる素子の面積均一性およびＣＰＰＧＭＲ膜４の電気抵抗率の成膜再現性は十分あると仮定するとして、ＣｏＰｔからなるバイアス膜８の回り込みによるＣＰＰＧＭＲ膜４の抵抗の変動をレンジで２０％以内に押さえるために必要なＣｏＰｔからなる膜８のＣＰＰＧＭＲ膜４上における残存膜厚許容値を求める。
【００３９】
以下、図７を参照して説明する。
【００４０】
ＣＰＰＧＭＲ膜４のエッジからのバイアス膜８の回り込み量をｗ（一辺の長さに対する規格値）とし、回り込んだ部分にはＣｏＰｔからなるバイアス膜８が膜厚ｔにて均一に成膜されているとする。またＣｏＰｔからなる膜が回り込んでいない部分：エリアＡ（＝（１−２ｗ）×１）において単位面積あたりの膜面垂直方向の抵抗Ｒａとする。
【００４１】
エリアＡにおける膜面垂直方向の抵抗ＲＡは、
ＲＡ＝Ｒａ  ／  Ｓａ（ただし、ＳａはエリアＡのＣＰＰＧＭＲ膜４のサイズに対する規格化面積）となる。
【００４２】
また、ＣｏＰｔからなる膜８が回り込んでいる部分：エリアＢ  （＝１−エリアＡ）において、単位面積あたりの膜面垂直方向の抵抗Ｒｂは、
Ｒｂ＝  ｃ×  Ｒａ  （＝Ｒａ＋Ｒｂｉａｓ）                ・・・（１）
ここで、ｃはＲｂのＲａに対する係数、ＲｂｉａｓはＣｏＰｔ膜による膜面垂直方向の抵抗を示す。そして、エリアＢでの総合抵抗ＲＢ（膜面垂直方向）は、
ＲＢ＝Ｒｂ  ／  Ｓｂ（ただし、ＳｂはエリアＢのＣＰＰＧＭＲ膜４のサイズに対する規格化面積）となる。
【００４３】
ＣｏＰｔからなるバイアス膜８が回り込んだことによるＣＰＰＧＭＲ膜４の総合抵抗Ｒｔｏｔは、エリアＡとエリアＢの並列抵抗であり、Ｒｔｏｔ＝ＲＡ×ＲＢ／（ＲＡ＋ＲＢ）となる。したがって、回り込み無しの場合に比べての素子抵抗増加比をＤとすると、次の（２）式となる。
【００４４】
0003590768.tif 000002
（２）式を書き直して
0003590768.tif 000003
したがって、
ｃ＝ＤＳｂ／（１−ＤＳａ）                    ・・・（３）
を得る。ここで、（１）式より
ｃＲａ＝Ｒａ＋Ｒｂｉａｓ
すなわち、
ｃ＝１＋Ｒｂｉａｓ／Ｒａ                    ・・・（４）
となる。（３）式と（４）式から
Ｒｂｉａｓ／Ｒａ＝ＤＳｂ／（１−ＤＳａ）−１        ・・・（５）
を得る。
【００４５】
したがって、許容できる素子抵抗増加比Ｄ、単位面積あたりのＣＰＰＧＭＲ膜の抵抗Ｒａ、ＣｏＰｔ回り込み面積Ｓａ、Ｓｂがわかれば許容できるＣｏＰｔからなる膜の抵抗が導き出せる。
【００４６】
以下の仮定の元でＣｏＰｔからなる膜８のＣＰＰＧＭＲ膜４上の残存膜厚許容値を求めてみる。
【００４７】
ＣＰＰＧＭＲ膜４の垂直通電方向の単位面積あたりの抵抗値は、材料の電気抵抗率が高い反強磁性膜（たとえばＰｔＭｎ合金やＩｒＭｎ合金など）厚さと下地やキャップ層に用いられるＴａ膜の厚さによる影響がほとんどとして
ＰｔＭｎの電気抵抗率：２３０（μΩ・ｃｍ）、膜厚２５ｎｍ
Ｔａの電気抵抗率：１５０（μΩ・ｃｍ）、膜厚が１０ｎｍ（保護膜＋下地膜）
ＣｏＰｔの電気抵抗率：１５０（μΩ・ｃｍ）、回り込み膜厚ｔ、
エリアＡにおける単位面積あたりのＣＰＰＧＭＲ積層直列抵抗Ｒａが、
Ｒａ  ＝２３０×２５＋１５０×１０＝７２５０
であり、エリアＢにおけるＣＰＰＧＭＲ、バイアス膜積層単位面積あたりの積層直列抵抗Ｒｂが、
Ｒｂ  ＝Ｒａ＋１５０ｔ＝２３０ｘ２５＋１５０ｘ１０＋１５０ｔ＝  ｃ  Ｒａ＝７２５０ｃ
であり、また、ＣｏＰｔからなるバイアス膜８はそれぞれのエッジからＣＰＰＧＭＲ膜４の上面の一辺の２０％だけ回り込んだとしてｗ＝０．２、したがって、
エリアＡ面積：Ｓａ＝（１−０．２×２）×１＝０．６
エリアＢ面積：Ｓｂ＝１−Ｓａ＝１−０．６＝０．４
となる。ここで、（５）式にＳａ＝０．６、Ｓｂ＝０．４、Ｄ＝１．２（素子抵抗増加比２０％として）を代入すると、
0003590768.tif 000004
したがって、ＣＰＰＧＭＲ膜４上にはＣｏＰｔからなる膜８が３４．５ｎｍまで存在しても許容できることになり、ＣｏＰｔからなる膜８の成膜プロセスによっては除去を行わなくても良い結果となる。
【００４８】
また、成膜プロセスによりバイアス膜部分の抵抗値が上昇し、素子抵抗許容値を超える場合はバイアス膜の除去もしくは減少を行う必要がある。この場合、バイアス膜も高抵抗膜となる。
【００４９】
一般にＣｏＰｔからなる膜をケミカルなエッチングで除去するのは困難であるため、たとえば、ＴａなどＣＰＰＧＭＲ膜の最上層の保護膜とバイアス膜８との選択比が十分取れる角度でのイオンミリング、また、図８（ａ）に示すように、バイアス膜８を成膜後、絶縁膜１０の成膜前に、もしくは絶縁膜１０を成膜しない場合のレジストパターン６の除去前に基板に対して浅い角度で角度でイオンミリングを行い（図８（ｂ）参照）、ＣＰＰＧＭＲ膜４上に形成されているバイアス膜８の除去もしくは減少を行うことは効果的である（図８（ｂ）参照）。以降、絶縁膜１０を成膜する場合（図８（ｃ）参照）、レジストパターン６の除去後にＲＩＥ等を用いてＣＰＰＧＭＲ膜４上の絶縁膜の除去を行うことにより（図８（ｄ）参照）、ＣｏＰｔからなるバイアス膜８および絶縁膜１０をＣＰＰＧＭＲ膜４上から除去せしめ、安定な素子抵抗で製造することが可能となる。
【００５０】
なお、上記の実施形態においては、マスク６はＴ型形状であったが、本発明はこれに限定されるものではなく、磁気抵抗効果膜上に高抵抗膜が回り込む形状のものであれば、本発明を適用できる。
【００５１】
【発明の効果】
以上、述べたように本発明によれば、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止することができ、歩留まりを可及的に高くすることができる。
【図面の簡単な説明】
【図１】本発明による垂直通電型磁気抵抗効果素子の製造方法の第１の実施形態の製造工程断面図。
【図２】従来の製造方法の問題点を説明する断面図。
【図３】第１の実施形態の変形例を説明する断面図。
【図４】本発明による垂直通電型磁気抵抗効果素子の製造方法の第２の実施形態の製造工程断面図。
【図５】本発明による垂直通電型磁気抵抗効果素子の製造方法の第３の実施形態の製造工程断面図。
【図６】第１の実施形態の他の変形例を説明する工程断面図。
【図７】バイアス膜がＣＰＰＧＭＲ膜上に残存許容膜厚値を求めるのに用いた模式図。
【図８】第１の実施形態の他の変形例を説明する工程断面図。
【図９】従来の面内通電型ＧＭＲ素子の製造工程断面図。
【図１０】従来の製造方法によって製造された垂直通電型ＧＭＲ素子の断面図。
【符号の説明】
２  下部電極
４  ＣＰＰＧＭＲ膜
６  フォトレジストパターン
６ａ  リセス
８  バイアス膜
１０  絶縁膜
１１  絶縁膜
１１ａ  ＳｉＯ２膜
１１ｂ  Ａｌ２Ｏ３膜
１００  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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