(57)【特許請求の範囲】
【請求項１】
第１の電極（ストレージノード電極）を接続され、互いに同一のヒステリシス曲線を描くように構成された第１および第２のキャパシタからなり、前記第１および第２のキャパシタの第２の電極は、それぞれ第１および第２のプレート線に接続され、前記第１および第２のプレート線の電位を前記第１の電極に対して前記第１及び第２のキャパシタを互いに逆方向に分極させるように設定し、前記第１および第２のキャパシタの前記第２の電極に同一の電圧を印加したときの残留容量を読み出すように構成したことを特徴とする強誘電体キャパシタ。
【請求項２】
選択トランジスタと強誘電体キャパシタとからなる強誘電体メモリにおいて、前記強誘電体キャパシタが、前記選択トランジスタのソースまたはドレインの一方に、第１の電極（ストレージノード電極）を接続され、互いに同一のヒステリシス曲線を描くように構成された第１および第２のキャパシタからなり、前記第１および第２のキャパシタの第２の電極は、それぞれ第１および第２のプレート線に接続され、前記第１および第２のプレート線の電位を前記第１の電極に対して前記第１及び第２のキャパシタを互いに逆方向に分極させるように設定し、前記第1および第2のキャパシタの前記第２の電極に同一の電圧を印加したときの残留容量を読み出すように構成したことを特徴とする強誘電体メモリ。
【請求項３】
前記第１のキャパシタおよび第２のキャパシタは、前記選択トランジスタのソースまたはドレインの一方に接続された共通電極からなる第１の電極と、それぞれ前記第１及び第２のプレート線に接続された第１及び第２の個別電極とによって強誘電体層を挟んでなるサンドイッチ構造の強誘電体キャパシタであることを特徴とする請求項２に記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、強誘電体メモリに係り、特に強誘電体キャパシタを用いた強誘電体メモリに関する。
【０００２】
【従来の技術】
現在研究されている強誘電体メモリは大きく２つに分けられる。１つは、強誘電体キャパシタの反転電荷量を検出する方式で、図５に等価回路図を示すように、強誘電体キャパシタＣＦと選択トランジスタＴＳＷとで構成される。
【０００３】
もう１つは、強誘電体の自発分極による半導体の抵抗変化を検出する方式のメモリである。この方式の代表的なものが、ＭＦＳＦＥＴである。これはゲート絶縁膜に強誘電体を用いたＭＩＳ構造のＦＥＴである。
【０００４】
前者の構造の強誘電体メモリは、１個の強誘電体キャパシタに「０」「１」２値の電荷量を保持することができるものである。例えば図６に強誘電体膜のヒステリシス特性を示すように、記憶情報「０」を書き込む場合、キャパシタに印加する電圧をマイナスとし（選択トランジスタＴＳＷをｏｎにして、ビット線ＢＬにマイナス電位、プレート線ＰＬにプラス電位を印加する）、ｄ点を通過させた後、印加電圧をゼロに戻せば、分極値は残留分極点ａ点となり、記憶情報「０」を書き込むことができる。一方、記憶情報「１」を書き込む場合、キャパシタに印加する電圧をプラスとし、ｂ点を通過させた後、印加電圧をゼロに戻せば分極量は残留分極点ｃ点となり、記憶情報「１」を書きこむことができる。
【０００５】
データの読み出しに際しては、電圧をキャパシタに印加した際にビット線上に流れ出る電荷量を検出することによって行われる。
強誘電体キャパシタからビット線に流れ出る電荷はビット線電位を変動させる。ビット線にはビット線の存在により生じる寄生ビット線容量Ｃｂが存在する。トランジスタがｏｎし、読み出されるメモリが選択させると、ビット線上にはメモリセルに書き込まれた情報に応じて、電荷が出力される。この電荷をビット線の全容量値で除した値がビット線の電位となる。
このビット線電位の差をあらかじめ設定されているレファレンス電位と比較し、読み出すように構成されている。
【０００６】
通常の容量ＣＦＥにマイナスからプラスに変位する信号を入力した場合、図７Ａに示すように、残留分極ＰＳＷが生じる。一方、容量ＣＦＥにプラスからマイナスに変位する信号を入力した場合、図７Ｂに示すように、残留分極−ＰＳＷが生じる。またプラスのまま変位しない信号を入力した場合、図７Ｃに示すように、残留分極Ｐｎｏｎが生じる。一方、容量ＣＦＥにマイナスのまま変位しない信号を入力した場合、図７Ｄに示すように、残留分極−Ｐｎｏｎが生じる。
このような残留分極によるビット線電位をレファレンス電位と比較して読み出すことにより、書き込まれたデータの読み出しがなされる。
【０００７】
【発明が解決しようとする課題】
ところで、このような強誘電体キャパシタは、書き込みがなされ、残留分極が生じると、この分極が保持されるいわゆる“インプリント特性”をもっており、この保持量は強誘電体キャパシタ固有の値である。このようにインプリントされ−Ｐｉの分極を保持した強誘電体キャパシタに同様に図７Ａ−７Ｄに対応する信号入力を行った場合を考える。このインプリントされた強誘電体キャパシタに同様のマイナスからプラスに変位する信号を入力した場合、図８Ａに示すように、残留分極ＰＳＷ―Ｐｉが生じる。一方、この容量ＣＦＥにプラスからマイナスに変位する信号を入力した場合、図８Ｂに示すように、残留分極−（ＰＳＷ＋Ｐｉ）が生じる。またプラスのまま変位しない信号を入力した場合、図８Ｃに示すように、残留分極Ｐｎｏｎ―Ｐｉが生じる。一方、容量ＣＦＥにマイナスのまま変位しない信号を入力した場合、図８Ｄに示すように、残留分極−（Ｐｎｏｎ＋Ｐｉ）が生じる。
【０００８】
このようなインプリント特性は書き込み回数の増大に従い次第に顕著となり、判別に際して、マージンが小さく、誤読の原因となるという問題があった。
【０００９】
本発明は前記実情に鑑みてなされたもので、インプリント特性による誤読（動作）を防止し、長寿命で信頼性の高い記憶動作を行うことの可能な強誘電体キャパシタを提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで本発明の強誘電体キャパシタでは、第１の電極（ストレージノード電極）を接続され、互いに同一のヒステリシス曲線を描くように構成された第１および第２のキャパシタからなり、前記第１および第２のキャパシタの第２の電極は、それぞれ第１および第２のプレート線に接続され、前記第１および第２のプレート線の電位を前記第１の電極に対して前記第１及び第２のキャパシタを互いに逆方向に分極させるように設定し、前記第１および第２のキャパシタの前記第２の電極に同一の電圧を印加したときの残留容量を読み出すように構成したことを特徴とする。
【００１１】
また本発明の第２では、選択トランジスタと強誘電体キャパシタとからなる強誘電体メモリにおいて、前記強誘電体キャパシタが、前記選択トランジスタのソースまたはドレインの一方に、第１の電極（ストレージノード電極）を接続され、互いに同一のヒステリシス曲線を描くように構成された第１および第２のキャパシタからなり、前記第１および第２のキャパシタの第２の電極は、それぞれ第１および第２のプレート線に接続され、前記第１および第２のプレート線の電位を前記第１の電極に対して前記第１及び第２のキャパシタを互いに逆方向に分極させるように設定し、前記第１および第２のキャパシタの前記第２の電極に同一の電圧を印加したときの電荷量を読み出すように構成したことを特徴とする。
【００１２】
この強誘電体メモリでは、書き込み時にはダミーキャパシタおよびメモリキャパシタを互いに逆方向に分極させるように第１および２のプレート線電位を調整しておく。例えばダミーキャパシタを正方向、メモリキャパシタを負方向に分極させる（図１Ａ）、このようにして、例えばメモリトランジスタに「１」情報の書き込みを行う。ここで読み出し動作にあたり、その準備段階として第１のプレート線に読み出し電位を与え、ダミーキャパシタに電圧Ｖを印加する（図１Ｂ）。この状態では、分極の方向に変化はなく、図１Ｂに示すようにダミーキャパシタおよびメモリキャパシタのいずれの側も反転することなくそのまま維持される。ここでは、インプリント分極の方向は、図１Ｂのダミーキャパシタの分極の逆方向となり、図８Ｃに示したようにダミーキャパシタの電荷量はＰｎｏｎ―Ｐｉとなる。
【００１３】
この後、データの読み出しを行うべくさらに第２のプレート線に電圧Ｖをかけるとメモリキャパシタに分極方向の反転が起きる。
このようにして、図１Ｃに示すようにメモリキャパシタの電荷はＰＳＷ＋Ｐｉとなり、ダミーキャパシタの電荷量はＰｎｏｎ−Ｐｉとなる。
従ってメモリキャパシタおよびダミーキャパシタの合成電荷量は（ＰＳＷ＋Ｐｉ）＋（Ｐｎｏｎ−Ｐｉ）＝ＰＳＷ＋Ｐｎｏｎとなり、インプリントによる誤差Ｐｉに依存することなく読み取り可能である。すなわち、ここでメモリキャパシタでは前記図８Ｂに示されたのと同様の現象が起こり、電荷量はＰＳＷ＋Ｐｉ。一方ダミーキャパシタでは前記図８Ｃに示されたのと同様の現象が起こり、電荷量はＰｎｏｎ−Ｐｉとなる。
【００１４】
一方、メモリトランジスタに「０」情報の書き込みを行った場合、逆に、ダミーキャパシタＣＤを負方向、メモリキャパシタＣＦを正方向に分極した状態となっている（図２Ａ）、そして、この状態からメモリの読み出しを行うため、まず第１のプレート線に読み出し電位を与え、ダミーキャパシタに電圧を印加すると、ダミーキャパシタは反転する。ダミーキャパシタのインプリント分極の方向を図１Ｂに示した場合と同方向として、ダミーキャパシタの電荷量はＰＳＷ−Ｐｉとなる。
【００１５】
この後、データの読み出しを行うべくさらに第２のプレート線に電圧Ｖをかけると図２Ｃに示すように、ダミーキャパシタは続けて同一方向に分極され、Ｐｎｏｎ−Ｐｉとなる。一方メモリキャパシタでは分極の反転は起きず、そのためにインプリント分極を含めた電荷量はＰｎｏｎ＋Ｐｉとなる。
従ってダミーキャパシタＣＤおよびメモリキャパシタＣＦの合成電荷量は（Ｐｎｏｎ−Ｐｉ）＋（Ｐｎｏｎ＋Ｐｉ）＝２Ｐｎｏｎとなり、インプリントによる誤差Ｐｉに依存することなく読み取り可能である。ここでメモリキャパシタＣＦではダミーキャパシタＣＤと同様の現象が起こり、このときの電荷量はＰｎｏｎ＋Ｐｉ。一方ダミーキャパシタＣＤでは前記図８Ｃに示されたのと同様の現象が起こり、電荷量はＰｎｏｎ−Ｐｉとなっている。
【００１６】
このようにして、インプリント特性による残留容量に依存することなく読み取りを行うことが可能となり、誤動作のない高精度の強誘電体メモリを提供することが可能となる。
【００１７】
本発明の第３では、請求項２に記載の強誘電体メモリにおいて、前記ダミーキャパシタおよびメモリキャパシタは、前記選択トランジスタのソースまたはドレインの一方に接続された共通電極からなる第１の電極と、それぞれ前記第１および第２のプレート線に接続された第１および第２の個別電極とによって強誘電体層を挟んでなるサンドイッチ構造の強誘電体キャパシタであることを特徴とする。
【００１８】
かかる構成によれば、通常の選択トランジスタと強誘電体キャパシタとからなる強誘電体メモリの一方の電極を分割構造とするのみでよく、極めて構造が簡単である。また同一の強誘電体層および電極を用いて形成されるため、メモリキャパシタとダミーキャパシタの特性を揃えるのが容易であり、メモリキャパシタとダミーキャパシタとの間でインプリント特性を高精度に一致させることができ、信頼性の高い強誘電体メモリを提供することが可能となる。
【００１９】
望ましくは、請求項３に記載の強誘電体メモリにおいて、前記強誘電体層は一体的に形成されていることを特徴とする。
かかる構成によれば、さらに製造が容易で、かつメモリキャパシタとダミーキャパシタとの間でインプリント特性をさらに高精度に一致させることができ、信頼性の高い強誘電体メモリを提供することが可能となる。
【００２０】
また望ましくは、請求項３に記載の強誘電体メモリにおいて、前記強誘電体層は前記第１および第２の個別電極に対応して分割されていることを特徴とする。
【００２１】
かかる構成によれば、強誘電体層が完全に分離された構造であるため、分極状態が相互に影響を受けることなく、良好にインプリント特性を相殺することが可能となる。同一工程で形成した強誘電体層をパターン分離して用いることによりインプリント特性をさらに高精度に一致させることができ、信頼性の向上を図ることができる。
【００２２】
【発明の実施の形態】
次に、本発明の実施例として、ＰＺＴを誘電体膜として用いた強誘電体メモリについて説明する。この強誘電体メモリは、図３に等価回路図、図４に断面図を示すように、選択トランジスタＴＳＷのソースまたはドレインの一方に、第１の電極（ストレージノード電極）を接続され、互いに同一のヒステリシス曲線を描くように構成されたダミーキャパシタＣＤおよびメモリキャパシタＣＦからなり、前記ダミーキャパシタＣＤおよびメモリキャパシタＣＦの第２の電極は、それぞれ第１および第２のプレート線ＰＬ＋、ＰＬ−に接続され、前記第１および第２のプレート線の電位を前記ダミーキャパシタおよびメモリキャパシタを互いに逆方向に分極させるように設定したことを特徴とする。
【００２３】
また図４に断面図を示すように、ｎ型のシリコン基板１表面に形成されたｐ型不純物領域からなるソース・ドレイン領域２と、このソース・ドレイン領域の間にゲート絶縁膜５を介して形成されたゲート電極４とからなる選択トランジスタとしてのＭＯＳＦＥＴと、このソース・ドレイン領域２の一方にコンタクトするように形成されたストレージノード電極５と、前記ストレージノード電極上に形成された強誘電体膜６と前記強誘電体膜６上に形成された同一面積の第１および第２のプレート電極７、８とからなる強誘電体キャパシタとから構成されている。この強誘電体キャパシタは、ストレージノード電極５と第１のプレート電極７とで構成されたダミーキャパシタＣＤと、ストレージノード電極５と第２のプレート電極８とで構成されたメモリキャパシタＣＦとからなり、第１および第２のプレート電極は、それぞれ第１および第２のプレート線ＰＬ＋、ＰＬ−に接続され、互いに逆方向に分極方向が保持されるようになっている。
【００２４】
ここでゲート電極は多結晶シリコン膜からなり、ストレージノード電極およびプレート電極は、イリジウムと酸化イリジウムの２層構造からなり、強誘電体層はＰＺＴ層から構成されている。また９は酸化シリコンからなる層間絶縁膜である。
【００２５】
次に、この強誘電体メモリの動作について説明する。
この強誘電体メモリでは、データの書き込み動作に先立ち、ダミーキャパシタおよびメモリキャパシタを互いに逆方向に分極させるように第１および２のプレート線電位を調整しておく。例えばダミーキャパシタを正方向、メモリキャパシタを負方向に分極させる（図１Ａ）。そして、メモリトランジスタに「１」情報の書き込みを行う。ここで読み出し動作にあたり、その準備段階として第１のプレート線に読み出し電位を付与し、ダミーキャパシタに電圧Ｖを印加する（図１Ｂ）。この状態では、分極の方向に変化はなく、図１Ｂに示すようにダミーキャパシタおよびメモリキャパシタのいずれの側も反転することなくそのまま維持される。ここでは、インプリント分極の方向は、図１Ｂのダミーキャパシタの分極の逆方向となり、図８Ｃに示したようにダミーキャパシタの電荷量はＰｎｏｎ―Ｐｉとなる。
【００２６】
この後、さらにデータの読み出しを行うべく、第２のプレート線に読みだし電位を与え、メモリキャパシタに電圧Ｖをかけるとメモリキャパシタに分極の反転が起きる。
このようにして、図１Ｃに示すように、インプリント特性によって、メモリキャパシタの電荷量は、ＰＳＷ＋Ｐｉとなり、ダミーキャパシタの電荷量はＰｎｏｎ−Ｐｉとなる。
【００２７】
このとき、メモリキャパシタおよびダミーキャパシタの合成電荷量は（ＰＳＷ＋Ｐｉ）＋（Ｐｎｏｎ−Ｐｉ）＝ＰＳＷ＋Ｐｎｏｎとなる。従って、インプリントによる特性誤差Ｐｉに依存することなく読み取りを行うことが可能である。
【００２８】
一方メモリキャパシタに「０」情報の書き込みを行うと、逆に、ダミーキャパシタを負方向、メモリキャパシタを正方向に分極した状態となっている（図２Ａ）。
【００２９】
この後、データの読み出しを行うべくさらに第２のプレート線に読み出し電位を与えメモリキャパシタに電圧Ｖをかけると図２Ｃに示すように、ダミーキャパシタは続けて同一方向に分極されＰｎｏｎ−Ｐｉとなる。
一方メモリキャパシタでは分極の反転は起きず、そのためにインプリント分極を含めた電荷量はＰｎｏｎ＋Ｐｉとなる。インプリント特性によって、ここでメモリキャパシタでは、電荷量はＰｎｏｎ＋Ｐｉ。一方ダミーキャパシタでは、電荷量はＰｎｏｎ−Ｐｉとなる。従ってメモリキャパシタおよびダミーキャパシタの合成電荷量は（Ｐｎｏｎ−Ｐｉ）＋（Ｐｎｏｎ＋Ｐｉ）＝Ｐｎｏｎ＋Ｐｎｏｎとなり、インプリントによる誤差Ｐｉに依存することなく読み取り可能である。
【００３０】
このようにして、インプリント特性による残留容量に依存することなく読み取りを行うことが可能となり、誤動作のない高精度の強誘電体メモリを提供することが可能となる。
【００３１】
上記各実施例では、強誘電体膜としてＳＴＮ、およびＰＺＴを用いたが、ＳＢＴなどの強誘電体あるいはＢＳＴなどの高誘電率誘電体膜なども適用可能である。
【００３２】
また、構造についても、強誘電体層も分割構造としてもよく、適宜変更可能である。
さらにまた、ＭＯＳＦＥＴのゲート絶縁膜を強誘電体膜で形成したＭＦＳＦＥＴ構造の強誘電体メモリにも適用可能である。
【００３３】
また、前記実施例では１個の選択トランジスタにメモリキャパシタとダミーキャパシタとを用いた例について説明したが、これに限定されることなく、強誘電体キャパシタを用いた他のデバイスにも適用可能であることはいうまでもない。
【００３４】
【発明の効果】
以上説明してきたように本発明によれば、インプリント特性をキャンセルし、長寿命で、特性が良好で、信頼性の高い強誘電体キャパシタおよび強誘電体メモリを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の強誘電体メモリの動作原理の説明図である。
【図２】本発明の第１の実施例の強誘電体メモリの動作原理の説明図である。
【図３】本発明の第１の実施例の強誘電体メモリの等価回路を示す図である。
【図４】本発明の第１の実施例の強誘電体メモリの構造を示す図である。
【図５】従来例の強誘電体メモリの等価回路を示す図である。
【図６】強誘電体メモリの動作説明図である。
【図７】インプリント特性の説明図である。
【図８】インプリント特性の説明図である。
【符号の説明】
１・・・シリコン基板
２・・・ソース・ドレイン領域
３・・・ゲート絶縁膜
４・・・ゲート電極
５・・・ストレージノード電極
６…      強誘電体膜
７        第１のプレート電極
８…      第２のプレート電極
９…      層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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