(57)【特許請求の範囲】
【請求項１】
ディジタル信号を複数行のヘッダ部及びデータ部からなるセル単位で送信装置から受信装置に前記複数行の本数のデータ伝送線にて伝送するパラレル伝送システムであって、
前記送信装置は、前記セルを前記データ伝送線にクロック信号に同期させて伝送するデータ送出手段と、
前記クロック信号をクロック伝送線に送出するクロック送出手段と、
前記データ送出手段が前記データ部にデータを含んでいない空セルを伝送するときに前記データ部に同期パターンを前記複数行に亘って挿入する同期パターン挿入手段と、
前記空セルの伝送を示す空セル表示信号を前記セルの先頭を示すセル同期信号に重畳してセル同期線に送出するセル同期送出手段と、を備え、
前記受信装置は、前記セル同期線から前記空セル表示信号を検出する空セル検出手段と、
前記空セル検出手段によって前記空セル表示信号が検出されたときその検出時点に基づいて同期パターン位置信号を生成する手段と、
前記同期パターン位置信号の生成時点に前記同期パターンに対応するビットを前記クロック伝送線から得た受信クロック信号に同期して出力するように前記データ伝送線毎に受信した受信セルを個別に遅延させる同期遅延手段と、を備えたことを特徴とするパラレル伝送システム。
【請求項２】
前記同期遅延手段は、前記受信セルのビットを前記受信クロック信号に同期させるように遅延させて出力するビット同期手段と、前記ビット同期手段の出力ビットを前記受信クロック信号に同期してシフトして複数保持するシフト保持手段と、前記同期パターン位置信号の生成時点に前記ビット同期手段及び前記シフト保持手段の各出力端子のうちから前記同期パターンに対応するビットのレベルを有する出力端子を選択してその選択端子の出力信号を中継する選択手段と、を前記データ伝送線毎に有することを特徴とする請求項１記載のパラレル伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期転送モード）方式等の通信方式でディジタル信号をセル単位で伝送するパラレル伝送システムに関する。
【０００２】
【従来の技術】
従来、データの伝送速度を高速にするためにはパラレル伝送線数を増加する方法がある。しかしながら、パラレル伝送線数の増加により伝送線間にスキュー（時間的ずれ）が生じる可能性があるので、伝送クロック周波数を十分に高くすることができない。そこで、データ伝送線毎にクロック信号をも伝送して各伝送線の伝送データ中には送信側で同期パターンを挿入しておいて、受信側ではデータ伝送線間の同期を同期パターンを検出してとることが行なわれている。これにより、伝送線間のスキューは伝送データとそれに付随するクロック信号とに対応した２本の伝送線間だけの問題となり、全体のデータ伝送線間のスキューに比べれば無視できる程度のものとなるので、パラレル伝送線数を増加できる限りにおいてデータの伝送速度を高速にすることが可能である。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の従来のデータ伝送方法の場合にはＮ行のパラレルディジタル信号を伝送するために２Ｎ本の伝送線が必要となるという問題点があった。また、Ｎ本のデータ伝送線各々の伝送データ中には同期パターンを挿入するので、送信側では同期パターン挿入回路、受信側では同期パターン検出回路がＮ組必要となる。更に、同期パターンの挿入のためには本来のデータ中に隙間を作り出してそこに同期パターンを挿入するので、その動作のためにはメモリが必要となるので、送受信側共に装置の構成が比較的大きくなりかつ複雑になるという問題点があった。
【０００４】
そこで、本発明の目的は、比較的簡単な構成でデータ伝送線間で生じるスキューを補償しつつ複数行のパラレルディジタル信号を伝送することができるパラレル伝送システムを提供することである。
【０００５】
【課題を解決するための手段】
本発明のパラレル伝送システムは、ディジタル信号を複数行のヘッダ部及びデータ部からなるセル単位で送信装置から受信装置に複数行の本数のデータ伝送線で伝送するパラレル伝送システムであって、送信装置は、セルをデータ伝送線にクロック信号に同期させて伝送するデータ送出手段と、クロック信号をクロック伝送線に送出するクロック送出手段と、データ送出手段がデータ部にデータを含んでいない空セルを伝送するときにデータ部に同期パターンを複数行に亘って挿入する同期パターン挿入手段と、空セルの伝送を示す空セル表示信号をセルの先頭を示すセル同期信号に重畳してセル同期線に送出するセル同期送出手段と、を備え、受信装置は、セル同期線から空セル表示信号を検出する空セル検出手段と、空セル検出手段によって空セル表示信号が検出されたときその検出時点に基づいて同期パターン位置信号を生成する手段と、同期パターン位置信号の生成時点に同期パターンに対応するビットをクロック伝送線から得た受信クロック信号に同期して出力するようにデータ伝送線毎に受信した受信セルを個別に遅延させる同期遅延手段と、を備えたことを特徴としている。
【０００６】
かかる本発明のパラレル伝送システムによれば、送信装置では、データ部にデータを含んでいない空セルを伝送するときにデータ部に同期パターンを複数行に亘って挿入し、空セルの伝送を示す空セル表示信号をセルの先頭を示すセル同期信号に重畳してセル同期線に送出し、受信装置では、セル同期線から空セル表示信号が検出されたときその検出時点に基づいて同期パターン位置信号を生成し、同期パターン位置信号の生成時点に同期パターンに対応するビットをクロック伝送線から得た受信クロック信号に同期して出力するようにデータ伝送線毎に受信した受信セルを個別に遅延させるので、比較的簡単な構成でデータ伝送線間で生じるスキューを補償しつつ複数行のパラレルディジタル信号を伝送することができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は本発明によるパラレル伝送システムを示している。このパラレル伝送システムにおいては、セルという単位でデータを伝送するＡＴＭ方式が適用されており、送信装置１と受信装置２との間には１本のクロック伝送線３、Ｎ本の伝送データ伝送線４１〜４Ｎと、１本のセル同期線５が設けられている。
【０００８】
送信装置１においては図２に示すように、Ｎ本の入力データ線１１１〜１１Ｎが同期パターン挿入回路１２に接続されている。Ｎ本の入力データ線１１１〜１１Ｎにはメモリ（図示せず）からＮ行（各列にＮビット）の並列データがクロック信号に同期して読み出されて供給される。Ｎ行の並列データの読み出し時にはセル単位で行なわれ、セルは後述するが、ヘッダ部とデータ部（ペイロード部）とを有している。ヘッダ部はデータ部に含まれるデータの種類等の情報を有している。また、読み出しセル毎にセルの先頭位置を示す先頭表示信号と、読み出しセルのデータ部にデータが無い空セルの場合（データ部が全て“０”を示す場合）にはそのことを示す空セル表示信号とが読み出される。先頭表示信号及び空セル表示信号はセル同期信号生成回路１３に供給される。空セル表示信号は同期パターン挿入回路１２にも供給される。
【０００９】
同期パターン挿入回路１２はセルのデータ部にデータがないことを空セル表示信号から得た場合には同期パターンをそのデータ部に挿入して出力する。同期パターン挿入回路１２のＮ本の出力各々にはＤフリップフロップ（ＤＦＦ）１４１〜１４Ｎが接続されている。Ｄフリップフロップ１４１〜１４Ｎの各Ｄ端子に同期パターン挿入回路１２からＮ本の出力データのうちの対応するデータが供給され、各Ｑ端子がＮ本のデータ伝送線４１〜４Ｎの対応するデータ伝送線に接続され、各ＣＫ（クロック）端子には同一のクロック信号が供給されるようになっている。
【００１０】
セル同期信号生成回路１３は先頭表示信号及び空セル表示信号に応じてセル同期信号を生成してセル同期線５に出力する。クロック伝送線３には上記のクロック信号が図示しないクロック生成回路から供給される。
受信装置２においては、図３に示すようにデータ伝送線４１にはビット同期回路２１が接続されている。ビット同期回路２１はクロック伝送線３とも接続されており、データ伝送線４１から供給されたビットデータの“０”から“１”への又は“１”から“０”へのエッジ時点をクロック信号のエッジに一致させるようにデータを遅延させて出力する。ビット同期回路２１の出力にはデータシフト部２２が接続されている。データシフト部２２は直列接続の２つのＤフリップフロップ２３，２４からなる。すなわち、Ｄフリップフロップ２３のＤ端子がビット同期回路２１の出力に接続され、そのＱ端子がＤフリップフロップ２４のＤ端子に接続されている。Ｄフリップフロップ２３，２４の各ＣＫ端子はクロック伝送線３に接続されている。
【００１１】
また、Ｄフリップフロップ２３，２４のＤ端子及びＱ端子には位相レジスタ部２５及びセレクタ２６が接続されている。
位相レジスタ部２５は３つのＤフリップフロップ２７〜２９からなり、Ｄフリップフロップ２７のＤ端子にはＤフリップフロップ２４のＱ端子が接続され、Ｄフリップフロップ２８のＤ端子にはＤフリップフロップ２３のＱ端子、すなわちＤフリップフロップ２４のＤ端子が接続され、Ｄフリップフロップ２９のＤ端子にはＤフリップフロップ２３のＤ端子、すなわちビット同期回路２１の出力が接続されている。Ｄフリップフロップ２７〜２９の各ＣＫ端子にはタイミング信号生成回路３０が接続されている。
【００１２】
タイミング信号生成回路３０は空セル検出回路３１と遅延回路３２とからなる。空セル検出回路３１はセル同期線５に接続され、セル同期線５を介して供給される空セル表示信号を抽出する。遅延回路３２は抽出した空セル表示信号を同期パターンの挿入位置までの一定時間（例えば、６クロック分）だけ遅延させる。遅延回路３２の出力信号が同期パターン位置信号としてＤフリップフロップ２７〜２９の各ＣＫ端子に供給される。
【００１３】
セレクタ２６は２入力のＡＮＤ回路３３〜３５及び３入力のＯＲ回路３６からなる。ＡＮＤ回路３３の一方の入力はＤフリップフロップ２４のＱ端子に接続され、他方の入力はＤフリップフロップ２７のＱ端子に接続されている。ＡＮＤ回路３４の一方の入力はＤフリップフロップ２３のＱ端子に接続され、他方の入力はＤフリップフロップ２８のＱ端子に接続されている。ＡＮＤ回路３５の一方の入力はビット同期回路２１の出力に接続され、他方の入力はＤフリップフロップ２９のＱ端子に接続されている。ＯＲ回路３６の３入力にはＡＮＤ回路３３〜３５の出力が接続されている。ＯＲ回路３６の出力がデータ伝送線４１に対応するデータ出力である。
【００１４】
図３は受信装置２のデータ伝送線４１に接続される部分だけを示しているが、データ伝送線４２〜４Ｎに接続される部分についても同様である。すなわち、ビット同期回路２１、データシフト部２２、位相レジスタ部２５及び位相セレクタ２６からなる部分はデータ伝送線４１〜４Ｎ毎に設けられ、タイミング信号生成回路３０は共通である。
【００１５】
かかる構成の伝送システムにおいて、送信装置１に供給されるセルの構造は図４に示すように先ず、４０ビットからなるヘッダ部４１が位置し、それに続いて３８４ビットからなるデータ部４２が位置したものとなっている。例えば、上記のＮが８ならば、ヘッダ部４１は５ビットの長さの列となり、データ部４２は４８ビットの長さの列となる。セル先頭表示信号はヘッダ部４１の先頭位置ビットにおいて“１”を示し、その後、全て“０”を示す信号である。空セル表示信号はデータ部４２にデータがある場合には“０”を示す信号であるが、データ部４２にデータが無い場合（データ部４２のビットが全て“０”を示す場合）にはヘッダ部４１の先頭位置ビットの次のビットにおいて“１”を示し、その他では、“０”を示す信号である。
【００１６】
データ部４２にデータが存在するセルについては、同期パターン挿入回路１２ではＮ本のデータ線１１１〜１１Ｎから供給されたセルのヘッダ部４１及びデータ部４２がそのまま通過し、Ｄフリップフロップ１４１〜１４Ｎはその通過したセルをクロック信号に同期してヘッダ部４１から順にビット毎にデータ伝送線４１〜４Ｎに送出する。このとき、セル同期信号生成回路１３はヘッダ部４１の先頭位置ビットにおいて“１”を示すセル同期信号をセル同期線５に送出する。図５はデータ部４２にデータが存在するセルについてのデータ伝送線４１〜４Ｎ及びセル同期線５への送出フォーマットを示している。
【００１７】
一方、データ部４２にデータが存在しない空セルについては、同期パターン挿入回路１２では空セル表示信号に応じてデータ部４２の所定位置に同期パターンを挿入する。例えば、データ部４２の先頭から２ビット目のＮ個のビット行を全て“１”とすることにより同期パターンは挿入される。Ｄフリップフロップ１４１〜１４Ｎはその同期パターンが挿入されたセルをクロック信号に同期してヘッダ部４１から順にビット毎にデータ伝送線４１〜４Ｎに送出する。このとき、セル同期信号生成回路１３はヘッダ部４１の先頭位置ビットにおいて“１”を示し、かつそれに続くビットにも“１”を示すセル同期信号をセル同期線５に送出する。図６はデータ部４２にデータが存在しない空セルについてのデータ伝送線４１〜４Ｎ及びセル同期線５への送出フォーマットを示している。
【００１８】
受信装置２においては、データ伝送線４１〜４Ｎにてビット単位で伝送されたデータはビット同期回路２１（データ伝送線４２〜４Ｎについては他の対応するビット同期回路）に供給される。ここではデータ伝送線４１にて伝送されたデータについて説明すると、ビット同期回路２１は供給されたデータビットが“０”から“１”に又は“１”から“０”に変化した時点を検出し、その時点を検出したときには検出時点をクロック伝送線３からのクロック信号のエッジに一致させる遅延時間を得て、その遅延時間だけ伝送されたデータを遅延させてデータシフト部２２に出力する。データシフト部２２ではＤフリップフロップ２３は１クロック前のビット同期回路２１の出力データビットをＱ端子から出力し、Ｄフリップフロップ２４は２クロック前のビット同期回路２１の出力データビットをＱ端子から出力する。
【００１９】
セル同期線５にて伝送されたセル同期信号は空セル検出回路３１に供給される。空セル検出回路３１はセル同期信号の“１”を待ち、“１”が２ビット分（２クロック分）続けて供給されたことを検出すると、今回の伝送セルは空セルであるとして空セル検出信号を遅延回路３２に出力する。遅延回路３２は空セル検出信号を例えば、６クロック分だけ遅延させて位相レジスタ部２５のＤフリップフロップ２７〜２９の各ＣＫ端子に同期パターン位置信号として供給する。
【００２０】
この遅延回路３２から同期パターン位置信号が出力されるタイミングは、データ伝送線４１によるデータ伝送に遅れや進みがなければ、同期パターンの“１”をＤフリップフロップ２３がＱ端子から出力した直後に設定されている。よって、データ伝送線４１によるデータ伝送に遅れがある場合には同期パターンの“１”をビット同期回路２１が出力した直後に遅延回路３２から同期パターン位置信号が出力され、データ伝送線４１によるデータ伝送に進みがある場合には同期パターンの“１”をＤフリップフロップ２４がＱ端子から出力した直後に遅延回路３２から同期パターン位置信号が出力される。遅延回路３２からの同期パターン位置信号の出力タイミングでＤフリップフロップ２７〜２９は入力レベルを保持出力する。
【００２１】
データ伝送線４１によるデータ伝送に遅れや進みがなければ、Ｄフリップフロップ２３のＱ端子にて出力した同期パターンの“１”に応じてＤフリップフロップ２８のＱ端子から“１”を示す信号が出力される。このとき、ビット同期回路２１の出力及びＤフリップフロップ２４のＱ端子は“０”を示すので、遅延回路３２から同期パターン位置信号が出力されるタイミングでＤフリップフロップ２７，２９の各Ｑ端子から“０”を示す信号が出力される。Ｄフリップフロップ２８の“１”を示す出力信号はセレクタ２６のＡＮＤ回路３４にＤフリップフロップ２３のＱ端子の出力を通過させることになる。ＡＮＤ回路３３，３５の各出力信号は“０”を示す。よって、ＡＮＤ回路３４の出力データがＯＲ回路３６を介して出力される。
【００２２】
データ伝送線４１によるデータ伝送に遅れがあるならば、Ｄフリップフロップ２４のＱ端子にて出力した同期パターンの“１”に応じてＤフリップフロップ２７のＱ端子から“１”を示す信号が出力される。このとき、Ｄフリップフロップ２３，２４のＱ端子は“０”を示すので、遅延回路３２から同期パターン位置信号が出力されるタイミングでＤフリップフロップ２７，２８の各Ｑ端子から“０”を示す信号が出力される。Ｄフリップフロップ２９の“１”を示す出力信号はセレクタ２６のＡＮＤ回路３５にビット同期回路２１の出力を通過させることになる。ＡＮＤ回路３３，３４の各出力信号は“０”を示す。よって、ＡＮＤ回路３５の出力データがＯＲ回路３６を介して出力される。
【００２３】
データ伝送線４１によるデータ伝送に進みがあるならば、ビット同期回路２１の出力した同期パターンの“１”に応じてＤフリップフロップ２９のＱ端子から“１”を示す信号が出力される。このとき、ビット同期回路２１の出力及びＤフリップフロップ２３のＱ端子は“０”を示すので、遅延回路３２から同期パターン位置信号が出力されるタイミングでＤフリップフロップ２７，２８の各Ｑ端子から“０”を示す信号が出力される。Ｄフリップフロップ２９の“１”を示す出力信号はセレクタ２６のＡＮＤ回路３３にＤフリップフロップ２４のＱ端子の出力を通過させることになる。ＡＮＤ回路３４，３５の各出力信号は“０”を示す。よって、ＡＮＤ回路３３の出力データがＯＲ回路３６を介して出力される。
【００２４】
データ伝送線４２〜４Ｎについてもデータ伝送線毎に独立して上記したデータ伝送線４１の場合と同様に動作するので、データ伝送線４１〜４Ｎ毎にセレクタから受信データが出力されるタイミングは一致したものとなり、データ伝送線４１〜４Ｎ間にスキューが生じてもそのスキューを補償することができる。また、ＡＴＭ方式の伝送システムに存在する空セルに同期パターンを挿入するので、システムの構成を簡単にすることができる。
【００２５】
なお、上記した実施例においては、同期パターンは空セルのデータ部の２列目に挿入されているが、これに限らず、データ部のどこに挿入されても良い。また、同期パターンのビットを“０”とし、それ以外のビットを“１”としても良い。更に、空セル表示信号の位置はセル先頭表示信号の次の位置である必要はなく、その後の同期パターン位置より前の位置ならばどこでも良い。
【００２６】
【発明の効果】
以上の如く、本発明のパラレル伝送システムによれば、送信装置では、データ部にデータを含んでいない空セルを伝送するときにデータ部に同期パターンを複数行に亘って挿入し、空セルの伝送を示す空セル表示信号をセルの先頭を示すセル同期信号に重畳してセル同期線に送出し、受信装置では、セル同期線から空セル表示信号が検出されたときその検出時点に基づいて同期パターン位置信号を生成し、同期パターン位置信号の生成時点に同期パターンに対応するビットをクロック伝送線から得た受信クロック信号に同期して出力するようにデータ伝送線毎に受信した受信セルを個別に遅延させるので、比較的簡単な構成でデータ伝送線間で生じるスキューを補償しつつ複数行のパラレルディジタル信号を伝送することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図である。
【図２】送信装置の構成を示すブロック図である。
【図３】受信装置の構成を示すブロック図である。
【図４】入力データ構造を示す図である。
【図５】送出データ構造を示す図である。
【図６】空セルの送出データ構造を示す図である。
【符号の説明】
１  送信装置
２  受信装置
３  クロック伝送線
４１〜４Ｎ  データ伝送線
５  セル同期線
１２  同期パターン挿入回路
２１  ビット同期回路
２２  データシフト部
２５  位相レジスタ部
２６  位相セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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