(57)【特許請求の範囲】
【請求項１】
モータを駆動するための整流回路において、二つのアップ・カウンタを用いて一つのカウンタがモデル・リファレンスになり、他の一つのカウンタがモデルを追従するように設計して、モータのゼロ・クロスポイントを検知し、そのゼロ・クロスポイントの検出後にディジタル角を遅延させて最適のセンタ・ポイントを検出して遅延信号を出力するモデル追従型ディジタル角遅延回路と；
ゼロ・クロスポイントを検知した後、一定の電気角を遅延させてセンタ・ポイントを検出して整流し、位相整流の後に雑音信号のため誤認識される誤謬のゼロ・クロスポイントをマスキングするモデル追従型ディジタル・マスキング回路と；
モータの駆動出力端にあるスイッチング素子のターン・オフ時間を制御することにより、前記センタ・ポイント前の特定の始まり点からセンタ・ポイント後の拡張点まで連続的なソフト・スイッチングを行うモデル追従型ディジタル・ソフト・スイッチング回路と；
モータの駆動出力端に供給する整流順次信号を発生させるモデル追従型整流信号発生器と；
逆起電力とオフセット電圧が入力され、逆起電力の電圧レベルを論理レベルに変えて出力する比較器と；
前記モデル追従型整流信号発生器から出力された整流信号が入力され、入力された信号の位相を選択して前記モデル追従型ディジタル・マスキング回路に出力する位相選択器と；
前記モデル追従型ディジタル角遅延回路、ディジタル・マスキング回路およびディジタル・ソフトスイッチング回路の機能を行なうためのカウンティングを行なう８ビットまたはそれ以上の第１，第２カウンタと；
前記第１，第２カウンタが前記モデル追従型ディジタル・マスキング回路から入力されるゼロ・クロスの立上りエッジと立下りエッジとでそれぞれ交互に動作できるようにカウンタ・クロック信号を制御する第１，第２カウンタ・クロック制御器と；
モータの起動の際低い回転数によって、整流インターバルを長くすることにより誘発されるカウンタ・オーバフロー現象によって誤動作しないように保護するための第１，第２オーバフロー保護回路と；
前記カウンタ・クロック信号を分周することにより、カウンタ・クロックを変調させて出力するカウンタ・クロック変調器と；
からなることを特徴とするモデル追従型整流回路。
【請求項２】
請求項１記載のモデル追従型整流回路において、
前記第１オーバフロー保護回路は、前記第１カウンタの出力をそれぞれ一方の入力端に入力にされ、論理「１」を他方の一つに共通に入力にされて論理積を行なう複数の論理積手段と；
前記各論理積手段の出力が入力され、論理積を行い第１オーバフロー保護信号を発生する論理積手段と；
前記論理積手段出力の反転された信号を発生させて出力するインバータとからなることを特徴とするモデル追従型整流回路。
【請求項３】
請求項１記載のモデル追従型整流回路において、
前記第１カウンタ・クロック制御器は、ゼロ・クロス検出部から出力されるゼロ・クロスの立下りエッジとその反転された信号をそれぞれ入力されてラッチ機能を行なう第１ラッチ手段と；
前記第１ラッチ手段の出力が入力され、前記内部クロック信号をクロック入力端に入力して遅延機能を行なう遅延手段と；
前記ゼロ・クロス・ポイントと第２オーバフロー保護回路の出力が入力され、否定論理積を行う否定論理積手段と；
前記遅延手段の出力と前記否定論理積手段の出力が入力されて論理積を行う論理積手段と；
前記論理積手段の出力、前記内部クロック信号および前記第１オーバフロー保護信号から出力される信号を入力して論理積を行い前記第１カウンタのクロック入力端に入る制御信号を発生させる論理積手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項４】
請求項１記載のモデル追従型整流回路において、
前記第２カウンタ・クロック制御器は、前記ゼロ・クロス検出部から出力されるゼロ・クロスの立上りエッジ信号とその反転された信号をそれぞれ入力されてラッチ機能を行なう第２ラッチ手段と；
前記第２ラッチ手段の出力が入力され、前記内部クロック信号をクロック入力端に入力して遅延機能を行なう遅延手段と；
前記遅延手段の出力と前記第１オーバフロー保護回路から出力される信号が入力されて論理和を行う論理和手段と；
前記論理和手段の出力、前記内部クロック信号および前記第２オーバフロー保護信号から出力される信号が入力され、論理積を行い前記第２カウンタのクロック入力端に入る制御信号を発生させる論理積手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項５】
請求項１記載のモデル追従型整流回路において、
前記カウンタクロック変調器は、前記第１，第２オーバフロー保護回路の出力をそれぞれ二つの入力端に入力にされて論理和を行う複数の第１論理和手段と；
前記第１論理和手段の出力信号とその反転された信号がそれぞれ入力されてラッチ機能を行なう第３ラッチ手段と；
前記第３ラッチ手段の出力が入力され、前記内部クロック信号をクロック入力端に入力されて遅延機能を行う遅延手段と；
前記遅延手段の出力が入力され、入力されたクロック信号を１／２，１／４および１／８に分周して出力する３ビットシフト・レジスタと；
前記第１論理和手段の出力をクロック入力端に入力され、前記３ビット・シフト・レジスタで分周された各出力１／２，１／４および１／８分周を選択するためのカウント機能を行なう第１選択手段と；
前記第１選択手段の出力をクロック入力端に入力され、第１選択手段とともに前記３ビット・シフト・レジスタの各出力を選択するためのカウント機能を行なう第２選択手段と；
前記３ビット・シフト・レジスタの１／２分周出力、前記第１選択手段および前記第１論理和手段の出力が入力されて論理積を行う第１論理積手段と；
前記３ビット・シフト・レジスタの１／４分周出力、前記第２選択手段および前記第１論理和手段の出力が入力されて論理積を行う第２論理積手段と；
前記３ビット・シフト・レジスタの１／８分周出力、前記第１，第２選択手段および前記第１論理和手段の出力が入力されて論理積を行う第３論理積手段と；
前記第１〜第３論理積手段の出力が入力され、論理和を行う第２論理和手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項６】
請求項１記載のモデル追従型整流回路において、
前記第１および第２カウンタは、応用回路にしたがい８ビット以上カウンティングされるカウンタに代置使用可能であることを特徴とするモデル追従型整流回路。
【請求項７】
請求項３記載のモデル追従型整流回路において、
前記第１ラッチ手段は、ＲＳフリップ・フロップであることを特徴とするモデル追従型整流回路。
【請求項８】
請求項４記載のモデル追従型整流回路において、
前記第２ラッチ手段は、ＲＳフリップ・フロップであることを特徴とするモデル追従型整流回路。
【請求項９】
請求項５記載のモデル追従型整流回路において、
前記第３ラッチ手段は、ＲＳフリップ・フロップであることを特徴とするモデル追従型整流回路。
【請求項１０】
請求項５記載のモデル追従型整流回路において、
前記３ビットシフト・レジスタは、直ぐ前段の出力がクロック入力端に入力され、分周機能を行い出力する三つのＴフリップ・フロップからなることを特徴とするモデル追従型整流回路。
【請求項１１】
請求項５記載のモデル追従型整流回路において、
前記第１および第２選択手段は、Ｔフリップフロップからなることを特徴とするモデル追従型整流回路。
【請求項１２】
請求項１記載のモデル追従型整流回路において、
前記モデル追従型ディジタル角遅延回路は；
入力されたクロック信号に応じて１ビットずつカウンティングして出力する第１，第２の８ビット・カウンタによりカウンティングされた結果を通じて整流のための最適のスイッチング・ポイントであるセンタ・ポイントを検出し、第１，第２遅延信号を出力する第１，第２センタ・ポイント検出器）と；
前記第１，第２センタ・ポイント検出器から出力される信号が入力され、次の整流ポイントを指定するためのタイミング信号を発生させて出力する整流タイミング発生器と；
前記整流タイミング発生器から出力される信号が入力され、モータの駆動出力端に供給する６状態の整流順次信号を発生させるモデル追従型整流信号発生器とからなることを特徴とするモデル追従型整流回路。
【請求項１３】
請求項１２記載のモデル追従型整流回路において、
前記第１センタ・ポイント検出器は、前記第２センタ・ポイント検出器と同一構成をなし、前記第１，第２カウンタのビットＡ１とＢ０，Ａ２とＢ１，・・・・Ａ７とＢ６がそれぞれ入力され、排他−否定論理和を行って出力する排他−否定論理和手段と；
前記各排他−否定論理和手段の出力と反転されたスピード・ロック・アップ信号が入力され、論理積を行い第１遅延信号を発生させて出力する多入力論理積手段（８）と；
からなるモデル追従型整流回路。
【請求項１４】
請求項１２記載のモデル追従型整流回路において、
前記整流タイミング発生器は、前記第１，第２センタ・ポイント検出器から出力される遅延信号の論理和された信号が入力され、前記第１，第２カウンタに供給されるのと同一の内部クロック信号をクロック入力端に入力して一時貯蔵および遅延させてモデル追従型整流信号発生器に出力する遅延手段からなることを特徴とするモデル追従型整流回路。
【請求項１５】
請求項１２記載のモデル追従型整流回路において、
前記モデル追従型整流信号発生器は；
第１遅延手段の反転出力と第３遅延手段，第４遅延手段，第５遅延手段の出力を第１論理和手段に入力して論理和を行い；
前記論理和手段の出力を前記第１遅延手段に入力し、前記センタ・ポイント検出器から出力される遅延信号をクロック入力端に入力して遅延し、；
前記第３遅延手段の出力を第２遅延手段に入力し、前記遅延信号をクロック入力端に入力して遅延し、；
第６遅延手段の出力を前記第３遅延手段に入力し、前記遅延信号をクロック入力端に入力して遅延し、；
前記第４遅延手段の反転出力と前記第２遅延手段，第５遅延手段，第６遅延手段の出力を第２論理和手段に入力して論理和を行い、；
前記第２論理和手段の出力を前記第４遅延手段に入力し、前記遅延信号をクロック入力端に入力して遅延し、；
前記第２遅延手段の出力を前記第５遅延手段に入力し、前記遅延信号をクロック入力端に入力して遅延し、；
前記第１遅延手段の出力を前記第６遅延手段に入力し、前記遅延信号をクロック入力端に入力して遅延する；
ことを特徴とするモデル追従型整流回路。
【請求項１６】
請求項１３記載のモデル追従型整流回路において、
前記排他−否定論理和手段は、ＥＸ−ＮＯＲゲートからなることを特徴とするモデル追従型整流回路。
【請求項１７】
請求項１４また１５記載のモデル追従型整流回路において、
前記第１〜第６遅延手段はＤフリップ・フロップからなることを特徴とするモデル追従型整流回路。
【請求項１８】
請求項１６記載のモデル追従型整流回路において、
前記ＥＸ−ＮＯＲゲートの機能と同一の機能をマイクロコンピュータの命令によってソフトウェア的に行うことを特徴とするモデル追従型整流回路。
【請求項１９】
請求項１記載のモデル追従型整流回路において、
前記モデル追従型ディジル・増すキング回路は；
入力されたクロック信号に応じてカウンティングして出力する第１，第２のカウンタと；
モータの逆起電力とオフセット電圧を比較して逆起電力の電圧レベルを所定の論理レベルに変換する複数の比較器と；
整流信号の位相を選択する位相選択器と；
前記第１，第２カウンタのカウンティングしたビット信号を組み合わせて第１，第２ディジタル・マスキング・タイム信号を出力する第１，第２ディジタル・マスキング・タイム発生器と；
前記第１，第２ディジタル・マスキング・タイム発生器、位相選択器および比較器から出力される信号を入力してマスキング・タイムの間マスキングし、ゼロ・クロス信号を発生するディジタル・マスキング実行回路と；
からなることを特徴とするモデル追従型整流回路。
【請求項２０】
請求項１９記載のモデル追従型整流回路において、
前記第２ディジタル・マスキング・タイム発生器と同一構成をなす前記第１ディジタル・マスキング・タイム発生器は；
前記第１、第２カウンタのビットＡ５とＢ４，Ａ６とＢ５，Ａ７とＢ６，Ａ４とＢ０，Ａ５とＢ１，Ａ６とＢ２およびＡ７とＢ３をそれぞれ入力されて排他−否定論理和を行う複数の排他−否定論理和手段と；
前記各排他−否定論理和手段の出力と割込み禁止信号が入力されて否定論理積を行い第１マスキング信号を発生させて出力する多入力否定論理積手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項２１】
請求項１９記載のモデル追従型整流回路において、
前記ディジタル・マスキング実行回路は；
前記位相選択器から出力される信号をそれぞれ一方の入力端に入力にされ、前記第１，第２ディジタル・マスキング・タイム発生器から出力される第１，第２マスキング信号の論理和された信号を他方の入力端に共通に入力されて論理積を行う複数の論理積手段と；
前記各論理積手段の出力をそれぞれイネーブル入力され、前記各比較器の出力をそれぞれＤ入力端に入力され、イネーブル入力にしたがいマスキング機能を行なうマスキング手段と；
前記マスキング手段の各出力が入力され、排他論理和を行いゼロ・クロス信号を発生させる排他−論理和手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項２２】
請求項２０記載のモデル追従型整流回路において、
前記排他−否定論理和手段の各入力は、マスキング・タイムを制御するためのモデル・リファレンス・カウンタのビット・シフティングの変化にしたがい変わることを特徴とするモデル追従型整流回路。
【請求項２３】
請求項２１記載のモデル追従型整流回路において、
前記マスキング手段は、Ｄラッチ回路からなることを特徴とするモデル追従型整流回路。
【請求項２４】
請求項１記載のモデル追従型整流回路において、
前記モデル追従型ディジル・ソフト・スイチング回路は；
入力されたクロック信号に応じて１ビットずつカウンティングして出力する第１，第２のカウンタと；
センタ・ポイント前に位置する整流の始まり点を検出する始まり点検出部と；
センタ・ポイント後に位置する整流の終り点である拡張点を検出する拡張点検出部と；
前記始まり点検出部と拡張点検出部の出力が入力され、論理和を行う論理和手段と；
前記論理和手段の出力とスピード・ロック・アップ信号が入力されて論理積を行い、ソフト・スイッチング信号を発生させて出力する論理積手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項２５】
請求項２４記載のモデル追従型整流回路において、
前記始まり点検出部は；
前記第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ５およびＡ５とＢ４をそれぞれ２入力にされて排他−否定論理和を行う複数の排他−否定論理和手段と；
前記各排他−否定論理和手段の各出力が入力され、論理積を行い整流の始まり信号を発生させて出力する論理積手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項２６】
請求項２４記載のモデル追従型整流回路において、
前記拡張点検出部は前記第１カウンタがモデル・リファレンスである場合、前記第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ５，Ａ５とＢ４，Ａ７とＢ３，Ａ６とＢ２，Ａ５とＢ１およびＡ４とＢ０をそれぞれ二つの入力端に入力されて排他−否定論理和を行う複数の排他−否定論理和手段と；
前記各排他−否定論理和手段の各出力が入力され、論理積を行い整流の拡張信号を発生させて出力する論理積手段と；
からなることを特徴とするモデル追従型整流回路。
【請求項２７】
モータを駆動するための整流回路を制御する方法において、第１カウンタと第２カウンタとの二つのアップ・カウンタを用いて、一つのカウンタがモデル・リファレンスになり、他の一つのカウンタがモデルを追従するように設計することにより、モータのゼロ・クロスポイントを検知した後、一定の電気角を遅延させてセンタ・ポイントを検出して整流し、位相整流の後に雑音信号のため誤認識される誤謬のゼロ・クロスポイントをマスキングし、モータ駆動出力端のターンオフ時間を制御することにより、ソフト・スイッチングが可能とするモデル追従型整流回路の制御方法であって、
第２カウンタをクリアし、モデル・リファレンス・カウンタである第１カウンタをセッティングすることにより初期化する工程と；
カウンタクロックをオンさせることにより第２カウンタがカウンティングを始めるようにする工程と；
前記第２カウンタによってセンタ・ポイントを検出するかどうかを判断してセンタ・ポイントが検出されないとカウンティングを続ける工程と；
前記第２カウンタによってセンタ・ポイントが検出されると、整流とマスキングを行なう工程と；
マスキング・タイムが終了したかどうかを検出して終了されないとマスキングを続ける工程と；
マスキング・タイムが終了すると前記第１または第２カウンタをリセットする工程と；
新しいゼロ・クロスが検出されるかどうかを判断する工程と；
ゼロ・クロスが検出されないと、モータの起動の際に低い回転数によって整流インターバルを長くすることにより誘発されるカウンタ・オーバフローが発生したかどうかを判断し、オーバフローが発生されないとゼロ・クロスが検出されるかどうかを判断する工程にもどる工程と；
オーバフローが発生されるとカウンタ・クロックを変調し、センタ・ポイントが検出されるかどうかを判断する工程にもどる工程と；
ゼロ・クロスが検出されると立下りエッジあるいは立上りエッジであるかどうかを判断し、立下りエッジあるいは立上りエッジではないとこれを続けて判断する工程と；
ゼロ・クロスの立下りエッジあるいは立上りエッジであると前記第２または第１カウンタのカウンティングを停止する工程と；
第２カウンタがカウンティングを停止すると前記第１カウンタが再びカウンティングし始め、前記第１カウンタがカウンティングを停止すると前記第２カウンタが再びカウンティングし始める工程と；
スピード・ロック・アップされるかどうかを判断し、スピード・ロック・アップされないとセンタ・ポイントが検出されるかどうかを判断する工程にもどる工程と；
スピード・ロック・アップされるとソフト・スイッチングを行い整流とマスキングを行なう工程にもどる工程と；
からなることを特徴とするモデル追従型整流回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はモデル追従型整流回路とその制御方法に係り、より詳しくは、ハードディスクモータを駆動するための整流回路を制御する場合において、二つのアップ−カウンタを用いて一つのカウンタがモデル・リファレンスになり、他の一つのカウンタがモデルを追従するように設計されることにより、モータのゼロ・クロスポイントを検知した後、一定の電気角を遅延させてセンタ・ポイントを検出して整流し、位相整流の後に雑音信号のため誤認識される誤謬のゼロ・クロスポイントをマスキングし、モータ駆動出力端のターンオフ時間を制御することにより、ソフト・スイッチングが可能であるようにしたモデル追従型整流回路とその制御方法に関する。
【０００２】
【従来の技術】
従来のセンサのないブラシレスＤＣモータ駆動集積回路システムにおいて、実質的な逆起電力のゼロ・クロスポイントは整流インターバルの５０％になるところ、すなわち整流のための最適のスイッチング・ポイントから３０°程度の電気角の離れているところに位置している。
【０００３】
したがって、モータの効果的な駆動のため、前述した整流をするための最適のスイッチング・ポイントを探すための進歩された方法が必要になった。
【０００４】
さらに、多位相ＤＣモータは通常のモータの電気的な常数であるＬ／Ｒで表現できる誘導負荷特性を有しており、一般的に前記モータの時定数は電界効果トランジスタ（ＦＥＴ）のオン／オフ時間のような電子装置スイッチング時間より長いため、かかる時間の差異はいわゆるスパイクと言われるスイッチング・ノイズを誘発でき、電源供給装置側への電流の再循環現象を誘発するという課題がある。
【０００５】
さらには、前述のスパイクは回路内の比較器に影響を及んで誤ったゼロ・クロス情報を発生することもある。
このような不安定にする要素を除去するため、「マスキング」という作業が重要な要素であり、かつ必要になった。
【０００６】
このマスキンに関しては、電圧が所定以下になると、モータの制御系をリセットする機能を備えた電圧制御装置に関して、実開平２−１１０９９３号公報に「モータの起動時に電源電圧の分圧回路の電圧が所定以下になると、電圧検出回路がそれを検出して、モータ駆動回路を制御する制御系をリセットする場合において、モータ起動時には、マスク手段で分周回路の出力電圧が電圧検出手段に印加されないようにする。」ことが開示されている。
【０００７】
また、前記マスキング作業に加えて、前記不安定な要素を除去するため、トランジスタのターンオフ時間を制御しなければならないが、モータの効果的な駆動を行うために、例えば、特開昭５６−４４３９６号公報には、電流形インバータの点流形インバータの転流能力を下げずに電流パターン制御を行う技術が開示されている。
【０００８】
すなわち、交流機を制御駆動する電流制御形インバータにおいて、インバータの直流電流基準の仮想転流タイミングからインバータに流れる実電流を最少値まで減少させるのに必要な時間だけ遅らせた実転流タイミングで転流指令信号を与えて転流させるようにしたものである。
【０００９】
また、前記のターンオフ時間を制御するということは、図２４に示すように、センタ・リファレンス軸と考えられるセンタ・ポイント前（左側）のある時点（始まり点）から整流し始めてセンタ・ポイント後（右側）のある時点（拡張点）まで継続的に対称的に、あるいは図２５に示すように、非対称的に整流を行なうことを意味し、このような作業を通じてソフト・スイッチングが可能になる。
【００１０】
したがって、整流のための最適のスイッチング・ポイントを探し、位相整流の後に雑音信号のため誤認識される誤謬のゼロ・クロス・ポイントをマスキングするため、これと関連された技術が現在登録されている各種特許を通じて提示されたことがある。
【００１１】
例えば、特開平２−１９３５７８号公報には、電源電圧の位相がゼロ・クロス近傍のときに、ブレーキ信号が印加された場合に、ブレーキ電流通電位相制御手段により、電源電圧が所定の位相に達するまで、ブレーキ電流の通電を行わないようにして、ブレーキ電流の通電時に発生するサージ電圧、サージ電流値が最大となる位相で通電を禁止し、実際に発生するサージ電圧、サージ電流値を小さくするコンデンサ誘導電動機のブレーキ回路が開示されている。
【００１２】
また、上記最適のスイッチングポイントを探しマスキングするため、三つのカウンタを用いる技術が、米国特許第５，２２１，８８１号の「多位相ＤＣモータを運転するための装置および方法」と、米国特許第５，３１７，２４３号の「多位相ＤＣモータで回転する回転子の速度分布を検出するための装置および方法」とに開示されている。
【００１３】
このような技術において用いられる三つのカウンタのうち、一つはゼロ・クロス・ポイントをカウントするアップ・カウンタであり、他の二つはダウン・カウンタであって、一番目のダウン・カウンタは整流遅延信号を発生させるため０までダウン・カウントし、ニ番目のダウン・カウンタはマスキング・タイムを発生させるため前記一番目のダウン・カウンタがカウンティングを完了した後にダウン・カウンティングを始める。
【００１４】
前記アップ・カウンタによりゼロ・クロスポイントが検出されたとき、アップ・カウンタのカウンティング結果は前記二つのダウン・カウンタにロードされ、アップ・カウンタは新しい整流地点を求めるまで作業をしないで止まることになる。
【００１５】
【発明が解決しようとする課題】
しかしながら、ここで用いられるディジタル・カウンタが前記の目的を実現するための進歩された方法であるにもかかわらず、三つの問題点が存在する。
【００１６】
一番目の問題点は、三つのカウンタを用いることは、この三つのカウンタを制御するための制御回路を用いることほど複雑な方法であることである。
【００１７】
二番目は、前記アップ・カウンタはカウンティング結果をダウン・カウンタにロードしなければならないが、このように、カウンティング結果をローディングすることは処理過程を必要にし、かかるローディング過程においてローディング・エラーが生じる可能性があるということである。
【００１８】
三番目は、前記アップ・カウンタは単にゼロ・クロスの半周期のみをカウントすることである。すなわち、アップ・カウンタはゼロ・クロスの立上りエッジからカウンティングし始めて立下りエッジになるときは、カウンティングを停止する。
【００１９】
したがって、アップ・カウンタがゼロ・クロスの半周期の間作業を止めているときにはオフ・ライン状態で、実時間信号処理状態でないため、正確度が制限されるという課題がある。
【００２０】
したがって、前記の目的を達成するための同様な方法として、少なくとも一つの抵抗−キャパシタを含む遅延回路を用いる技術が米国特許第５，２３３，２７５号の「アナログ・タイミング技術を用いた単純化されたセンサのないＤＣモータの整流制御回路」に開示されている。
【００２１】
しかしながら、前記技術において一旦抵抗とキャパシタ時定数が決まると、モータが運転される間には、この時定数を変更する方法がないということが既にわかっている。
【００２２】
高低のモータの回転周波数のため、このように固定された時定数は活発なモータ運転のための整流に一致させ得るほど十分な余裕もないし機能もない。すなわち、使用者は常に用いられるモータのタイプに従い最適の時定数を探して決定しなければならないという難しさがある。
【００２３】
それは使用者が単一化されないモータ・パラメータの中で抵抗とキャパシタの値を決定しなければならないという難しさを意味する。
【００２４】
したがって、前記のような難しさを解決するため、モータの位置と駆動回路の間にフィードバック回路を挿入して整流遅延を調節するための回路を用いる技術が米国特許第５，２８５，１３５号の「向上された効率のためのブラシレスＤＣモータ整流遅延の自動調節」に開示されている。
【００２５】
この整流遅延を調節するための回路は、遅延時間を調節するための修正信号をつくるため伝送機能を行なう。しかしながら、確実なことは、この回路において位置センサなしにモータの位置を検出することは容易な作業でないということである。また、位置センサや他のハード３ウェア回路が用いられると、結果的にモータ駆動集積回路の内部または外部的に電子的な構成によるもう少し複雑な駆動回路を製作しなければならないという不都合さがあった。
【００２６】
【課題を解決するための手段】
前記課題を解決するために、本発明のモデル追従型整流回路は、二つのカウンタを用いて、ゼロ・クロス・ポイントの検出後にモデル追従型ディジタル角遅延回路によりディジタル角を遅延させてセンタ・ポイントを検出する。
センタ・ポイントの特定の始まり点からセンタ・ポイント後の拡張点までの連続的なソフト・スッチングをモデル追従型ソフト・スイッチング回路で行う。
モデル追従型整流信号発生器から出力される整流信号の位相を選択してモデル追従型ディジタル・マスキング回路で位相整流後に誤認識されたゼロ・クロスをマスキングさせる。
モデル追従型ディジタル・マスキング回路から出力されるゼロ・クロスの立ち上がりエッジ、立ち下がりエッジで第１、第２カウンタ・クロック制御器で第１、第２カウンタを交互に動作させる。
【００２７】
また、本発明のモデル追従型整流回路の制御方法は、第１、第２のカウンタのうちの一方のカウンタの動作でセンタ・ポイントの検出後にゼロ・クロスのマスキングを行い、マスキング・タイムの終了後に新ゼロ・クロスが検出されないでオーバフローが発生すれば、カウンタ・クロックを変調する。
新ゼロ・クロスの検出が行われると新ゼロ・クロスの立ち上がりエッジ、立ち下がりエッジを検出すると第１、第２のカウンタを交互に動作させ、スピード・ロック・アップがなされると再びソフト・スイッチングとマスキングの処理を行う。
【００２８】
【発明の実施の形態】
本発明のモデル追従型整流回路によれば、ゼロ・クロス・ポイントが検出されると、モデル追従型ディジタル角遅延回路によりディジタル角を遅延させて、センタ・ポイントを検出し、モデル追従型ソフト・スイッチング回路でセンタ・ポイントの始まり点から拡張点までの連続的なソフト・スイッチングを行い、モデル追従型ディジタル・マスキング回路によりゼロ・クロスをマスキングし、ゼロ・クロスの立ち上がりエッジ、立ち下がりエッジで第１、第２カウンタを交互にカウント動作の切り換えを行い、再度ソフト・スイッチングを行う。
【００２９】
また、本発明のモデル追従型整流回路の制御方法によれば、第１、第２カウンタの一方でセンタ・ポイントの検出を行うと、ゼロ・クロスのマスキングを行い、マスキング・タイムの終了後に新ゼロ・クロスの非検出時にオーバフローの発生の場合には、カウンタ・クロックを変調し、かつ新ゼロ・クロスの検出時には、新ゼロ・クロスの立ち上がりエッジ、立ち下がりエッジを検出して、第１、第２カウンタのカウント動作を交互に切り換え、スピード・ロック・アップがなされると、ソフト・スイッチングとマスキングの処理を行う。
【００３０】
次に本発明のモデル追従型整流回路とその制御方法の実施の形態について説明するが、まず、主要実施の形態の構成要素の概要から列挙して述べることにする。
【００３１】
本発明のモデル追従型整流回路の構成は、
二つのカウンタを用いて、ゼロ・クロス・ポイントの検出後にディジタル角を遅延させて最適のスイッチンング・ポイント（センタ・ポイント）を検出するモデル追従型ディジタル角遅延回路と；
前記モデル追従型ディジタル角遅延回路に結合されている二つのカウンタを通じて位相整流の後に誤認識されたゼロ・クロスをマスキングするモデル追従型ディジタル・マスキング回路と；
モータの駆動出力端にあるスイッチング素子のターン／オフ時間を制御することにより、すなわちセンタ・リファレンス軸と考えられるセンタ・ポイント前の特定の始まり点からセンタ・ポイント後の拡張点まで連続的なソフト・スイッチング作業を通じて電流の変化比を縮め、スパイクなどによって誘発されるパワー・ラインへの再循環電流を防ぎ、スナバ回路の使用を減少させるモデル追従型ソフトスイッチング回路と；
６ビット・シフト・レジスタで構成されていて、モータの駆動出力端に供給する６状態の整流順次信号を発生させるモデル追従型整流信号発生器と；
増幅器を通じて増幅された逆起電力をそれぞれ非反転入力端に入力され、オフセット電圧制御器を通じて出力されるオフセット電圧を共通反転に入力されて、逆起電力の電圧レベルを１２Ｖから５Ｖの論理レベルに変えて出力する比較器と；
前記モデル追従型整流信号発生器から出力される整流信号が入力され、入力された信号の位相を選択して前記モデル追従型ディジタル・マスキング回路に出力する位相選択器と；
前記モデル追従型ディジタル角遅延回路、ディジタル・マスキング回路およびディジタル・ソフト・スイッチング回路の機能を行なうため最も重要な作業に求められるカウンティングを行なう８ビットの第１，第２カウンタと；
前記第１，第２カウンタが前記モデル追従型ディジタル・マスキング回路から入力されるゼロ・クロスの立上りエッジと立下りエッジとでそれぞれ交互に動作できるようにカウンタ・クロック信号を制御する第１，第２カウンタ・クロック制御器と；
モータの起動の際低い回転数によって、整流インターバルを長くすることにより誘発できるカウンタ・オーバフロー（飽和）現象から保護するための第１，第２オーバフロー保護回路と；
３ビット・シフト・カウンタを通じてカウンタ・クロックを１／２，１／４，１／８倍に分周することにより、変調させて出力するカウンタ・クロック変調器とからなる。
【００３２】
さらに、本発明のモデル追従型ディジタル角遅延回路の構成は、
前記第１，第２カウンタのカウンティング結果を通じてセンタ・ポイントを検出して出力する第１，第２センタ・ポイント検出器と；
前記第１，第２センタ・ポイント検出器から出力される信号が入力され、次の整流ポイントを指定するためのタイミング信号を発生させて前記モデル追従型整流信号発生器に出力する整流タイミング発生器とからなる。
【００３３】
さらに、本発明の第１センタ・ポイント検出器の構成は、
前記第１カウンタがモデル・リファレンスである場合、第１，第２カウンタのビットＡ１とＢ０，Ａ２とＢ１，・・・・Ａ７とＢ６をそれぞれ入力され、排他−否定論理和を行って出力する排他−否定論理和手段と；
前記各排他−否定論理和手段の出力と反転されたスピード・ロック・アップ信号が入力されて論理積を行い第１遅延信号を発生させて出力する論理積手段とからなる。
【００３４】
さらに、本発明の第２センタ・ポイント検出器の構成は、
前記第２カウンタがモデル・リファレンスである場合、第１，第２カウンタのビットＢ１とＡ０，Ｂ２とＡ１，・・・・Ｂ７とＡ６をそれぞれ入力され、排他−論理和を行って出力する排他−論理和手段と；
前記各排他−論理和手段の出力と反転されたスピード・ロック・アップ信号が入力されて論理積を行い、第２遅延信号を発生させて出力する否定論理和手段とからなる。
【００３５】
さらに、本発明の整流タイミング発生器の構成は、
前記第１，第２センタ・ポイント検出器から出力される信号の論理和された信号が入力され、前記第１，第２カウンタに供給され、かつ同一の内部クロック信号がクロック入力され、一時貯蔵および遅延させて整流信号発生器に出力する遅延手段からなる。
【００３６】
さらに、本発明の第１オーバフロー保護回路の構成は、
前記第１カウンタのビットＡ７〜Ａ１をそれぞれ１入力にされ、論理「１」を他の一つの共通入力端に入力されて論理積を行なう論理積手段と；
前記各論理積手段の出力が入力され、論理積を行い第１オーバフロー保護信号を発生させて出力する多入力論理積手段と；
前記多入力論理積手段出力の反転された信号を発生させて出力するインバータとからなる。
【００３７】
さらに、本発明の第２オーバフロー保護回路の構成は、
前記第２カウンタのビットＢ７〜Ｂ１をそれぞれ一方の入力端に入力にされ、論理「１」を他方の入力端に共通に入力にされて論理積を行なう論理積手段と；
前記各論理積手段の出力が入力され、論理積を行い第２オーバフロー保護信号を発生させて出力する多入力論理積手段と；
前記多入力論理積手段の出力の反転された信号を発生させて出力するインバータとからなる。
【００３８】
さらに、本発明の第１カウンタ・クロック制御器の構成は、
前記ゼロ・クロス検出部（前記モデル追従型ディジタル・マスキング回路、位相選択器および比較器で構成された部分をいう）から出力されるゼロ・クロスの立下りエッジ信号とその反転された信号をそれぞれ二つの入力端に入力されてラッチ機能を行なう第１ラッチ手段と；
前記第１ラッチ手段の出力が入力され、前記内部クロック信号がクロック入力されて遅延機能を行なう第１遅延手段と；
前記ゼロ・クロス・ポイントと第２オーバフロー保護回路の出力が入力され、否定論理積を行って出力する否定論理積手段と；
前記第１遅延手段の出力と前記否定論理積手段の出力が入力されて論理積を行って出力する論理積手段と；
前記論理積手段の出力、前記内部クロック信号および前記第１オーバフロー保護信号から出力される信号が入力され、論理積を行い前記第１カウンタのクロック入力に入る制御信号を発生させて出力する論理積手段とからなる。
【００３９】
さらに、本発明の第２カウンタ・クロック制御器の構成は、
前記ゼロ・クロス検出部から出力されるゼロ・クロスの立上りエッジ信号とその反転された信号をそれぞれ二つの入力端に入力され、ラッチ機能を行なう第２ラッチ手段と；
前記第２ラッチ手段の出力が入力され、前記内部クロック信号をクロック入力されて遅延機能を行なう第２遅延手段と；
前記第２遅延手段の出力と前記第１オーバフロー保護回路から出力される信号が入力されて論理和を行い出力する論理和手段と；
前記論理和手段の出力、前記内部クロック信号および前記第２オーバフロー保護信号から出力される信号が入力され、論理積を行い前記第２カウンタのクロック入力端に入る制御信号を発生させて出力する論理積手段とからなる。
【００４０】
さらに、本発明のカウンタ・クロック変調器の構成は、
前記第１，第２オーバフロー保護回路の出力をそれぞれ二つの入力端に入力され、論理和を行い出力する第１，第２論理和手段と；
前記第１論理和手段の出力信号とその反転された信号がそれぞれ二つの入力端に入力され、ラッチ機能を行なうラッチ手段と；
前記ラッチ手段の出力が入力され、前記内部クロック信号をクロック入力にされて遅延機能を行い出力する遅延手段と；
前記遅延手段の出力を入力され、入力されたクロック信号を１／２，１／４および１／８に分周して出力する３ビットシフト・レジスタと；
前記第２論理和手段の出力をクロック入力端に入力され、前記シフト・レジスタの各出力を選択するためのカウント機能を行なう第１選択手段と；
前記第１選択手段の出力がクロック入力端に入力され、第１選択手段とともに前記シフト・レジスタの各出力を選択するためのカウント機能を行なう第２選択手段と；
前記シフト・レジスタの１／２分周信号、第１選択手段および前記第２論理和手段の出力を入力されて論理積を行って出力する第１論理積手段と；
前記シフト・レジスタの１／４分周信号、第２選択手段および前記第２論理和手段の出力が入力されて論理積を行って出力する第２論理積手段と；
前記シフト・レジスタの１／８分周信号、第１，第２選択手段および前記第２論理和手段の出力が入力されて論理積を行って出力する第３論理積手段と；
前記第１，第２，第３論理積手段の出力が入力され、論理和を行って出力する第３論理和手段とからなる。
【００４１】
さらに、本発明の３ビットシフト・レジスタの構成は、
直ぐ前段の出力をクロック入力され、分周機能を行い出力する分周手段からなる。
【００４２】
さらに、本発明のモデル追従型整流信号発生器の構成は、
第１ラッチ手段の反転出力、第３，第４，第５ラッチ手段の出力が入力され、論理和を行って出力する第１論理和手段と；
前記第１論理和手段の出力が入力され、前記モデル追従型角遅延回路から出力される遅延信号をクロック入力され、遅延機能を行なう第１遅延手段と；
第３遅延手段の出力が入力され、前記遅延信号をクロック入力されて遅延機能を行なう第２遅延手段と；
第６遅延手段の出力を入力され、前記遅延信号をクロック入力されて遅延機能を行なう第３遅延手段と；
第４遅延手段の反転出力、第２，第５，第６ラッチ手段の出力が入力され、論理和を行って出力する第２論理和手段と；
前記第２論理和手段の出力が入力され、前記遅延信号をクロック入力されて遅延機能を行なう第４遅延手段と；
前記第２遅延手段の出力を入力され、前記遅延信号をクロック入力されて遅延機能を行なう第５遅延手段と；
前記第１遅延手段の出力が入力され、前記遅延信号をクロック入力されて遅延機能を行なう第６遅延手段とからなる。
【００４３】
さらに、本発明のモデル追従型ディジタル・マスキング回路の構成は、
前記第１，第２カウンタ、ビットを入力され、入力されたビット信号を組み合わせてディジタル・マスキング・タイムを発生させて出力する第１，第２ディジタル・マスキング・タイム発生器と；
前記ディジタル・マスキング・タイム発生器、位相選択器および比較器から出力される信号が入力され、入力されたマスキング・タイムの間マスキングしてゼロ・クロス信号を出力するディジタル・マスキング実行回路とからなる。
【００４４】
さらに、本発明の第１ディジタル・マスキング・タイム発生器の構成は、
前記第１カウンタがモデル・リファレンスである場合、第１，第２カウンタのビットＡ５とＢ４，Ａ６とＢ５，Ａ７とＢ６，Ａ４とＢ０，Ａ５とＢ１，Ａ６とＢ２およびＡ７とＢ３をそれぞれ入力されて、排他−否定論理和を行い出力する排他−否定論理和手段と；
前記各排他−否定論理和手段の出力と割込み禁止（ｄｉｓａｂｌｅ）信号を入力されて、否定論理積を行い第１マスキング信号を発生させて出力する否定論理積手段とからなる。
【００４５】
さらに、本発明の第２ディジタル・マスキング・タイム発生器の構成は、
前記第２カウンタがモデル・リファレンスである場合、第１，第２カウンタのビットＢ５とＡ４，Ｂ６とＡ５，Ｂ７とＡ６，Ｂ４とＡ０，Ｂ５とＡ１，Ｂ６とＡ２およびＢ７とＡ３をそれぞれ入力されて排他−否定論理和を行って出力する排他−否定論理和手段と；
前記各排他−否定論理和手段の出力と割込み禁止信号が入力されて否定論理積を行い第２マスキング信号を発生させて出力する否定論理積手段とからなる。
さらに、本発明のディジタル・マスキング実行回路の構成は、
前記位相選択器から出力される信号をそれぞれ一方の入力端に入力にされ、前記ディジタル・マスキング・タイム発生器から出力される第１，第２マスキング信号の論理和された信号を他方の一つに共通に入力にされて論理積を行い、出力する論理積手段と；
前記各論理積手段の出力がそれぞれイネーブル入力にされ、前記各比較器の出力をそれぞれ入力され、入力されたイネーブル入力にしたがいマスキング機能を行なうマスキング手段と；
前記マスキング手段の各出力が入力され、排他論理和を行いゼロ・クロス信号を発生させて出力する排他−論理和手段とからなる。
【００４６】
さらに、本発明のモデル追従型ディジタル・ソフト・スイッチング回路の構成は、センタ・ポイント前に位置する整流の始まり点を検出する始まり点検出部と；
センタ・ポイント後に位置する整流の終り点である拡張点を検出する拡張点検出部と；
前記始まり点検出部と拡張点検出部の出力が入力されて論理和を行い出力する論理和手段と；
前記論理和手段の出力とスピード・ロック・アップ信号が入力されて論理積を行いソフト・スイッチング信号を発生させて出力する論理積手段とからなる。
【００４７】
さらに、本発明の始まり点検出部の構成は、
前記第１カウンタがモデル・リファレンスである場合、第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ５およびＡ５とＢ４をそれぞれ二つの入力端に入力され、排他−否定論理和を行い出力する排他−否定論理和手段と；
前記各排他−否定論理和手段の各出力が入力され、論理積を行い整流の始まり信号を発生させて出力する論理積手段とからなる。
【００４８】
さらに、本発明の拡張点検出部の構成は、
前記第１カウンタがモデル・リファレンスである場合、第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ５，Ａ５とＢ４，そしてＡ７とＢ３，Ａ６とＢ２，Ａ５とＢ１，Ａ４とＢ０をそれぞれ二つの入力端に入力され、排他−否定論理和を行い出力する排他−否定論理和手段と；
前記各排他−否定論理和手段の各出力が入力され、論理積を行い整流の拡張信号を発生させて出力する論理積手段とからなる。
【００４９】
さらに、本発明のモデル追従型整流回路の制御方法は、
モデル追従型整流回路で用いられる各シフト・レジスタと第２カウンタをクリアし、モデル・リファレンス・カウンタである第１カウンタのすべてのビットを論理「１」にセッティングすることにより初期化する段階と；
カウンタ・クロックをオンさせることにより第２カウンタがカウンティングを始めるようにする工程と；
第２カウンタによってセンタ・ポイントを検出するかどうかを判断してセンタ・ポイントが検出されないとカウンティングを続ける工程と；
第２カウンタによってセンタ・ポイントが検出されると整流とマスキングを行なう工程と；
マスキング・タイムが終了したかどうかを検出して終了しないとマスキングを続ける工程と；
マスキング・タイムが終了すると第１または第２カウンタをリセットする工程と；
新しいゼロ・クロスが検出されるかどうかを判断する工程と；
ゼロ・クロスが検出されないとオーバフローが発生されたかどうかを判断し、オーバフローが発生されないとゼロ・クロスが検出されるかどうかを判断する工程にもどる工程と；
オーバフローが発生されるとカウンタ・クロックを変調しセンタ・ポイントが検出されるかどうかを判断する工程にもどる工程と；
ゼロ・クロスが検出されると立下りエッジあるいは立上りエッジであるかどうかを判断し、立下りエッジあるいは立上りエッジではないとこれを続けて判断する工程と；
ゼロ・クロスの立下りエッジあるいは立上りエッジであると第２または第１カウンタのカウンティングを停止する工程と；
第２カウンタがカウンティングを停止すると第１カウンタが再びカウンティングし始め、第１カウンタがカウンティングを停止すると第２カウンタが再びカウンティングし始める工程と；
スピード・ロックアップされるかどうかを判断し、スピード・ロック・アップされないとセンタ・ポイントが検出されるかどうかを判断する工程にもどる工程と；
スピード・ロック・アップされるとソフト・スイッチングを行い整流とマスキングを行なう工程にもどる工程とからなる。
【００５０】
次に、本発明の好ましい一実施の形態を添付図面に基づいて詳細に説明する。
図１は本発明の一実施の形態における８ビット・アップ・カウンタを用いて具現したモデル追従型整流回路の構成を示すブロック図であり、図２は本発明のモデル追従型整流回路におけるモデル追従型ディジタル角遅延回路の一実施の形態の構成を示すブロック図である。
【００５１】
図３は図２のモデル追従型ディジタル角遅延回路における第１センタ・ポイント検出器（第１カウンタがモデル・リファレンスである場合）を示す回路図である。
【００５２】
図４は図２のモデル追従型ディジタル角遅延回路における第２センタ・ポイント検出器（第２カウンタがモデル・リファレンスである場合）を示す回路図である。
【００５３】
図５は、図２のモデル追従型ディジタル角遅延回路における整流タイミング発生器を示す回路図である。
【００５４】
図７は図１のモデル追従型整流回路における第１オーバフロー保護回路を示す回路図であり、図８は図１のモデル追従型整流回路における第２オーバフロー保護回路を示す回路図である。
【００５５】
図９は図１のモデル追従型整流回路における第１カウンタ・クロック制御器を示す回路図であり、図１０は図１のモデル追従型整流回路における第２カウンタ・クロック制御器を示す回路図である。
【００５６】
図１１は図１のモデル追従型整流回路におけるカウンタ・クロック変調器を示す回路図であり、図１２は図１のモデル追従型整流回路におけるモデル追従型整流信号発生器を示す回路図である。
【００５７】
図１４は図１のモデル追従型整流回路におけるモデル追従型ディジタル・マスキング回路のブロック図である。
【００５８】
図１５は図１のモデル追従型整流回路における第２カウンタが第１カウンタを追従する場合のセンタ・ポイント検出器とディジタル・マスキング・タイム発生器を示す回路図である。
【００５９】
図１６は図１のモデル追従型整流回路における第１カウンタが第２カウンタを追従する場合のセンタ・ポイント検出器とディジタル・マスキング・タイム発生器を示す回路図である。
【００６０】
図１７は図１のモデル追従型整流回路におけるディジタル・マスキング実行回路を示す回路図であり、図２０は図１のモデル追従型整流回路におけるモデル追従型ディジタル・ソフト・スイッチング回路を示す回路図である。
【００６１】
図１に示すように、本発明のモデル追従型整流回路の一実施の形態の構成は、
二つのカウンタ７０，８０を用いて、ゼロ・クロスポイントの検出後にディジタル角を遅延させて最適のスイッチング・ポイント（センタ・ポイント）を検出するモデル追従型ディジタル角遅延回路１０と；
前記モデル追従型ディジタル角遅延回路１０に結合されている二つのカウンタ７０，８０を通じて位相整流の後に誤認識されたゼロ・クロスをマスキングするモデル追従型ディジタル・マスキング回路２０と；
モータの駆動出力端１６０にあるスイッチング素子のターン・オフ時間を制御することにより、すなわちセンタ・リファレンス軸と考えられるセンタ・ポイント前の特定の始まり点からセンタ・ポイント後の拡張点まで連続的なソフト・スイッチング作業を通じて電流の変化比を縮め、スパイクなどによって誘発されるパワー・ラインへの再循環電流を防ぎ、スナバ回路の使用を減少させるモデル追従型ディジタル・ソフト・スイッチング回路３０と；
６ビット・シフト・レジスタで構成されていて、モータの駆動出力端１６０に供給する６状態の整流順次信号を発生させるモデル追従型整流信号発生器４０と；
増幅器１７０を通じて増幅された逆起電力をそれぞれ非反転入力端（＋）に入力され、オフセット電圧制御器１８０を通じて出力されるオフセット電圧を共通反転入力端（−）に入力されて、逆起電力の電圧レベルを１２Ｖから５Ｖの論理レベルＵｃｏ，Ｖｃｏ，Ｗｃｏに変えて出力する比較器５０，５１，５２と；
前記モデル追従型整流信号発生器４０から出力される整流信号が入力され、入力された信号の位相を選択して前記モデル追従型ディジタル・マスキング回路２０に出力する位相選択器６０と；
前記モデル追従型ディジタル角遅延回路１０、モデル追従型ディジタル・マスキング回路２０およびモデル追従型ディジタル・ソフト・スイッチング回路３０の機能を行なうため、最も重要な作業に求められるカウンティングを行なう８ビットの第１，第２カウンタ７０，８０と；
前記第１，第２カウンタ７０，８０が前記モデル追従型ディジタル・マスキング回路２０から入力されるゼロ・クロスの立上りエッジと立下りエッジとでそれぞれ交互に動作できるようにカウンタ・クロック信号を制御する第１，第２カウンタ・クロック制御器９０，１００と；
モータの起動の際低い回転数によって、整流インターバルを長くすることにより誘発できるカウンタ・オーバフロー（飽和）現象から保護するための第１，第２オーバフロー保護回路１２０，１３０と；
３ビット・シフト・カウンタを用いてカウンタ・クロックを１／２，１／４，１／８倍に分周することにより、変調させて出力するカウンタ・クロック変調器１１０とからなる。
【００６２】
図２に示すように、モデル追従型ディジタル角遅延回路１０の構成は、
前記第１，第２カウンタ７０，８０のカウンティング結果を通じてセンタ・ポイントを検出して出力する第１，第２センタ・ポイント検出器１１，１２と；
前記第１，第２センタ・ポイント検出器１１，１２から出力される信号が入力され、次の整流ポイントを指定するためのタイミング信号を発生させて前記モデル追従型整流信号発生器に出力する整流タイミング発生器１３とからなる。
【００６３】
図３に示すように、第１センタ・ポイント検出器１１の構成は、
第１カウンタ７０がモデル・リファレンスである場合、第１，第２カウンタ７０，８０のビットＡ１とＢ０，Ａ２とＢ１，・・・・Ａ７とＢ６をそれぞれ入力されて排他−否定論理和を行い出力するＥＸ−ＮＯＲゲート１〜７と；
各ＥＸ−ＮＯＲゲート１〜７の出力と反転されたスピード・ロック・アップ信号を入力され、論理積を行い、第１遅延信号（遅延１）を発生させて出力するＡＮＤゲート８とからなる。
【００６４】
図４に示すように、第２センタ・ポイント検出器１２の構成は、
第２カウンタ８０がモデル・リファレンスである場合、第１，第２カウンタ７０，８０のビットＢ１とＡ０，Ｂ２とＡ１，・・・・Ｂ７とＡ６をそれぞれ入力され、排他−否定論理和を行い、出力するＥＸ−ＯＲゲート１−１〜１−７と；各ＥＸ−ＯＲゲート１−１〜１−７の出力と反転されたスピード・ロック・アップ信号を入力され、論理積を行い第２遅延信号（遅延２）を発生させて出力するＮＯＲゲート１−８とからなる。
【００６５】
図５に示すように、整流タイミング発生器１３の構成は、
第１、第２センタ・ポイント検出器１１，１２から出力される信号（遅延１、遅延２；以下、「遅延という」）の論理和された信号がＤ入力端に入力され、第１カウンタ７０、第２カウンタ８０に供給されることと同一の内部クロック信号がクロック入力ＣＬＫに入力され、一時貯蔵おび遅延させてモデル追従型整流信号発生器４０に出力するＤフリップ・フロップ（以下、ＤＦＦという）からなる。
【００６６】
図７に示すように、第１オーバフロー保護回路１２０の構成は、
第１カウンタ７０のビットＡ７〜Ａ１をそれぞれ一方の入力端に入力にされ、論理「１」を他の一つの入力端を共通にして入力されて、論理積を行うＡＮＤゲート１２１〜１２７と、
各ＡＮＤゲート１２１〜１２７の出力が入力され、論理積を行い、第１オーバフロー保護信号（Ａバー・フロー）を発生させて、出力する多入力ＡＮＤゲート１２８と、
多入力ＡＮＤゲート１２８の出力の反転された信号（Ａバー・フロー）を発生させて出力するインバータ１２９と、
からなる。
【００６７】
図８に示すように、第２オーバフロー保護回路１３０の構成は、
第２カウンタ８０のビットＢ７〜Ｂ１をそれぞれ一方の入力端に入力し、論理「１」を他方の一つの共通の入力端に入力し、論理積を行うＡＮＤゲート１３１〜１３７と、
ＡＮＤゲート１３１〜１３７の出力が入力され、論理積を行い、第２オーバフロー（Ｂバーｆｌｏｗ）を発生させて出力する多入力ＡＮＤゲート１３８と、
多入力ＡＮＤゲート１３８の出力の反転された信号（Ｂバーｆｌｏｗ）を発生させて出力するインバータ１３９と、
からなる。
【００６８】
図９に示すように、前記第１カウンタクロック制御器９０の構成は、
図１に示すゼロ・クロス検出部１４０から出力されるゼロ・クロスの立ち下がりエッジ信号とその反転された信号をそれぞれ２入力（Ｒ，Ｓ）され、ラッチ機能を行うＲＳフリップ・フロップ（以下、ＲＳＦＦという）９１と、
ＲＳＦＦ９１の出力ＱがＤ入力端に入力され、内部クロック信号がクロック入力端ＣＬＫに入力され、遅延機能を行うＤＦＦ９２と、
ゼロ・クロスポイントと第２オーバフロー保護回路１３０の出力（Ｂバー・フロー）が入力され、否定論理積を行って出力するＮＡＮＤゲート９３と、
ＤＦＦ９２の出力。と前記ＮＡＮＤゲート９３の出力が入力され論理積を行って出力するＡＮＤゲート９４と、
ＡＮＤゲート９４の出力、内部クロック信号および前記第１オーバフロー保護回路２０から出力される信号（Ａバー・フロー）が入力され、論理積を行って前記第１カウンタ７０のクロック入力端に入力される制御信号を発生させて出力するＡＮＤゲート９５と、
からなる。
【００６９】
図１０に示すように、前記第２カウンタ・クロック制御器１００の構成は、
ゼロ・クロス検出器１４０から出力されるセロ・クロスの立ち上がりエッジ信号とその反転された信号がれぞれセット入力端Ｓとリセット入力端Ｒに入力され、ラッチ機能を行うＲＳＦＦ１０１と、
ＲＳＦＦ１０１の出力Ｑが入力され、内部クロック信号がクロック入力端ＣＬＫに入力され遅延機能を行うＤＦＦ１０２と、
ＤＦＦ１０２の出力Ｑとオーバフロー保護回路１２０か出力される信号Ａフローが入力され、論理和を行って出力するＯＲゲート１０３と、
ＯＲゲート１０３の出力、内部クロック信号および前記第２オーバフロー保護回路１３０から出力される信号（Ｂバー・フロー）が入力され、論理積を行って前記第２カウンタ８０のクロック入力端に入力される制御信号を発生するＡＮＤゲート１０４と、
からなる。
【００７０】
図１１に示すように、カウンタ・クロック変調器１１０の構成は、
第１オーバフロー保護回路１２０に出力ＡＦＬＯＷ、第２オーバフロー保護回路１３０の出力Ｂフローをそれぞれ、各一方の入力端に入力され、論理和を行って出力するＯＲゲート１１１、１１２と、
ＯＲゲート１１１の出力信号とその反転された信号とをそれぞれセット入力端Ｓ、リセット入力端Ｒに入力され、ラッチ機能を行うＲＳＦＦ１１３と、
ＲＳＦＦ１１３の出力Ｑが入力され、内部クロック信号をクロック入力端ＣＬＫに入力され、遅延機能を行って出力するＤＦＦ１１４と、
ＤＦＦ１１４の出力Ｑが入力され、入力されたクロック信号を１／２，２／４および１／８の分周して出力するから構成されている３ビット・シフト・レジスタ１１５と、
ＯＲゲート１１２の出力をクロック入力端ＣＬＫに入力され、３ビット・シフト・レジスタ１１５の各出力（１／２，２／４および１／８分周）を選択するためのカウント機能を有するＴＦＦ１１６と、
ＴＦＦ１１６の出力Ｑがクロック有力端ＣＬＫに入力され、ＴＦＦ１１６とともに３ビット・シフト・レジスタ１１５の各出力を選択するためのカウント機能を有するＴＦＦ１１７と、
３ビット・シフト・レジスタ１１５の１／２分周出力、ＴＦＦ１１６および前記ＯＲゲート１１２の出力が入力され、論理積を行って出力するＡＮＤゲートＡＮＤ１と、
３ビット・シフト・レジスタ１１５の１／４分周出力、ＴＦＦ１１７およびＯＲゲート１１２の出力が入力され、論理積を行って出力するＡＮＤゲートＡＮＤ２と、
３ビット・シフト・レジスタ１１５の１／８分周出力、ＴＦＦ１１６，１１７およびＯＲゲート１１２の出力が入力され、論理積を行って出力するＡＮＤゲートＡＮＤ３と、
ＡＮＤゲートＡＮＤ１〜ＡＮＤ３の出力が入力され、論理和を行って出力するＯＲゲートＯＲ１と、
からなる。
【００７１】
３ビット・シフト・レジスタ１１５の構成は、
前段の出力がクロック入力端ＣＬＫに入力され、分周機能を実行して出力する三つのＴＦＦ１１５−１〜１１５−３からなる。
【００７２】
図１２に示すように、モデル追従型整流信号発生器４０の構成は、
ＤＦＦ４２の反転出力Ｑ０バーとＤＦＦ４４，４６，４７の出力Ｑ２，Ｑ３，Ｑ４が入力され、論理和を行って出力するＯＲゲート４１と、
ＯＲゲート４１の出力が入力端Ｄ０に入力され、モデル追従型角遅延回路１０から出力される遅延信号がクロック入力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４２と、
ＤＦＦ４４の出力Ｑ２を入力端Ｄ１に入力され、遅延信号をクロック入力端ＣＬＫに入力され、遅延機能を行うＤＦＦ４３と、
ＤＦＦ４８の出力Ｑ５が入力端Ｄ２に入力され、遅延信号がクロック入力端ＣＬＫに入力され、遅延機能をおこなうＤＦＦ４４と、
ＤＦＦ４６の反転出力Ｑ３バーとＤＦＦ４３，４７，４８の出力Ｑ１，Ｑ４，Ｑ５が入力され、論理和を行って出力するＯＲゲート４５と、
ＯＲゲート４５の出力が入力端３に入力され、遅延信号をクロック入力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４６と、
ＤＦＦ４３の出力Ｑが入力端Ｄ４に入力され、遅延信号をクロック入力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４７と、
ＤＦＦ４２の出力Ｑ０が入力端Ｄ５に入力され、遅延信号をクロック入力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４８と、
からなる。
【００７３】
図１４に示すように、前記モデル追従型ディジタル・マスキング回路２０の構成は、
第１カウンタ７０、第２カウンタ８０のビット信号が入力され、入力されたビット信号を組み合わせて第１、第２ディジタル・マスキング・タイム信号（マスキング１、マスキング２）を発生させて出力する第１、第２ディジタル・マスキング・タイム発生器２１、２２と、
第１、第２ディジタル・マスキング・タイム発生器２１、２２、位相選択器６０および比較器５０，５１，５２から出力される信号が入力され、入力されたマスキング・タイムの間マスキングしてゼロ・クロス信号を発生させて出力するディジタル・マスキング実行回路２３と、
からなる。
【００７４】
図１５に示すように、第１ディジタル・マスキング・タイム発生器２１の構成は、
第１カウンタ７０がモデル・リファレンスである場合、第１、第２カウンタ７０、８０のビットＡ５とＢ４，Ａ６とＢ５，Ａ６とＢ５，Ａ７とＢ６，Ａ４とＢ０，Ａ５とＢ１，Ａ６とＢ２，およびＡ７とＢ３がそれぞれ入力され、排他−否定論理和を行って、出力するＥＸ−ＮＯＲゲート２１１〜２１７と、
ＥＸ−ＮＯＲゲート２１１〜２１７の出力と割り込み禁止信号が入力され否定論理積を行って第１マスキング信号（マスキング１）を発生させて出力するＮＡＮＤゲート２１８と、
からなる。
【００７５】
図１６に示すように、第２ディジタル・マスキング・タイム発生器２２の構成は、
第２カウンタ８０がモデル・リファレンスである場合に、第１カウンタ７０、第２カウンタ８０のビットＢ５とＡ４、Ｂ６とＡ５、Ｂ７とＡ６、Ｂ４とＡ０、Ｂ５とＡ１，Ｂ６とＡ２およびＢ７とＡ３がぞれぞれ入力され、排他−否定論理和を行って、出力するＥＸ−ＮＯＲゲート２２１ないし２２７と、
ＥＸ−ＮＯＲゲート２２１ないし２２７の出力と割り込み禁止信号が入力され、否定論理積を行い、第２マスキング信号（マスキング２）を発生させて出力する多入力ＮＡＮＤゲート２２８と、
からなる。
【００７６】
図１７に示すように、ディジタル・マスキング実行回路２３の構成は、
位相選択器６０から出力される信号をそれぞれ一方の入力端に入力され、前記ディジタル・マスキング・タイム発生器２１、２２から出力される第１、第２マスキング信号（マスキング１、マスキング２）の論理和された信号を他の一つの入力端に共通入力され、論理積を行って出力するＡＮＤゲート２３４〜２３６と、
各ＡＮＤゲート２３４〜２３６の出力をそれぞれイネーブル入力端ＥＮに入力され、前記各比較器５０，５１，５２の出力Ｕｃｏ，ＶＣＯ，Ｗｃｏがそれぞれ入力端Ｄに入力され、入力されたイネーブル入力にしたがってマスキング機能を行うＤラッチ回路２３１〜２３３と、
Ｄラッチ回路２３１〜２３３の各出力Ｑが入力され、排他論理和を行い、ゼロ・クロス信号を発生させて出力するＥＸ−ＯＲゲート２３７と、
からなる。
【００７７】
図２０に示すように、モデル追従型ディジタル・ソフト・スイッチング回路３０の構成は、
センタ・ポイント前に位置する整流の始まり点を検出する始まり点検出部３１と、
センタ・ポイント後に位置する整流の終わり点である拡張点を検出する拡張点検出部３２と、
始まり点検出部３１と拡張点検出部３２の出力を入力させ、論理和を行って出力するＯＲゲート３３と、
ＯＲゲート３３の出力とスピード・ロック・アップ信号が入力されて論理積を行い、ソフト・スイッチング信号を発生させて出力するＡＮＤゲート３と、
からなる。
【００７８】
始まり点検出部３１の構成は、
第１カウンタ７０がモデル・リファレンスである場合、第１、第２カウンタ７０，８０のビットＡ７とＢ６，Ａ６とＢ５およびＡ５とＢ４がそれぞれ各一方の入力端に入力され、排他−否定論理和を行って出力するＥＸ−ＮＯＲゲート３１１〜３１３と、
ＥＸ−ＮＯＲゲート３１１〜２１３の各出力がそれぞれ入力されて論理積を行い、整流の始まり信号を発生させて出力するＡＮＤゲート３１４と、
からなる。
【００７９】
拡張点検出部３２の構成は、
第１カウンタ７０がモデル・リファレンスである場合、第１、第２カウンタ７０、８０のビットＡ７とＢ６，Ａ６とＢ５，Ａ５とＢ４，Ａ７とＢ３，Ａ６とＢ２，Ａ５とＢ１およびＡ４とＢ０がそれぞれ二つの各入力端に入力され、排他−否定論理和を行い、出力するＥＸ−ＮＯＲゲート３２１〜３２７と、
ＥＸ−ＮＯＲゲート３２１〜３２７の各出力が入力され、論理積を行って整流の拡張信号を発生させて出力するＡＮＤゲート３２８と、
からなる。
【００８０】
次に、このように構成されている本発明のモデル追従型整流回路とその制御方法の実施の形態の動作について説明する。
まず、本発明のモデル追従型ディジタル角遅延回路の実施の形態の動作から説明する。
【００８１】
モデル追従型ディジタル角遅延回路は、ゼロ・クロス・ポイントの検出の後に最適な整流ポイント（スイッチング・ポイント）を探すために、一定のディジタル角を遅延させる機能を有する。
【００８２】
角遅延動作は、モータの速度に反比例的に比例し、オンライン、実時間方式で二つのカウンタによって実現される。
モデル追従型ディジタル角遅延回路は、逆起電力ゼロ・クロス・ポイントが５０％の整流インターバルにある最適のスイッチング・ポイントから３０°程度の電気角が離れている位置にあることを検出できる能力と知能を有している。
【００８３】
さらに、モデル追従型ディジタル角遅延回路は、個別的なモータ応用回路にしたがい、遅延される角を選択できる自由および柔軟性を使用者に提供する。
【００８４】
また、抵抗、キャパシタによって、時定数が固定された遅延回路のような外部構成の素子の使用を抑制し、できるだけ最適のトルクとノイズの減少を可能にできるように、遅延角の調節を円滑にできるように設計されている。
【００８５】
図２は、本発明の実施の形態のモデル追従型整流回路においてディジタル角遅延回路を適用したブロック図である。
この図２に示すように、本発明の実施の形態のモデル追従型ディジタル角遅延回路１０が自己の機能を行うために、外部に接続された二つ第１カウンタ７０、第２カウンタ８０が最も重要な役割を果たしている。
【００８６】
本発明の概念を説明するために、本実施の形態では便宜上二つの８ビット・カウンタを用いているが、実際の技術の実行においては、個別的な応用回路の必要に応じて８ビット以上になるカウンタも用いられる。
【００８７】
図３および図４に示すように、センタ・ポイント検出器１１、１２は５０％の整流インターバル（センタ・ポイント）が自動的に検出できるようにする論理回路であって、このような論理回路は、ＥＸ−ＮＯＲゲート１〜７、１−１〜１−７によって実現される。
センタ・ポイント検出器１１、１２によって、センタ・ポイントが決まる瞬間、整流タイミング発生器１３は次の整流ポイントのためのタイミング信号を発生させる。
【００８８】
図５に示すように、整流タイミング発生器１３は、第１、第２カウンタ７０、８０で用いられることと同一の内部クロック信号を有するＤＦＦで実現される。
【００８９】
図６（ａ）〜（ｄ）は、図２に示されたモデル追従型ディジタル角遅延回路１０のタイミング図である。
【００９０】
図６（ａ）は、モータ・コイルから発生する逆起電力の波形図であり、図６（ｂ）は、逆起電力が各比較器５０，５１，５２を通じて出力された波形図であり、図６（ｃ）は、第１カウンタ７０と第２カウアンタ８０が逆起電力の立ち上がりエッジと立ち下がりエッジとを繰り返してカウンティングすることにより発生されるゼロ・クロス信号波形図であり、さらに、図６（ｄ）は、モデル追従型ディジタル角遅延回路１０を通じて出力される整流遅延信号の波形図である。
【００９１】
図１２に示すように、モデル追従型整流信号発生器４０は、六つのＤＦＦ４２〜４８で構成され、モータの駆動出力端１６０を駆動するための６状態が組み合わせられた整流順次信号ｄ０〜ｄ５を発生させる。
【００９２】
図１３は、モデル追従型整流信号発生器４０を通じてモータ駆動出力端１６０に供給される６状態の整流信号波形図を示している。
【００９３】
図９は、第１カウンタ７０の第１カウンタ・クロック・制御器９０を適用した回路図であり、図１０は第２カウンタ８０の第２カウンタ・クロック制御器１００を適用した回路図であって、第１、第２カウンタ・クロック制御器９０、１００は第１、第２オーバフロー保護回路１２０，１３０に出力信号Ａバー・フロー、Ｂフローの入力を通じて、第１、第２カウンタ７０、８０が飽和されない限り、これらの第１、第２カウンタ７０、８０にクロック信号を供給し続ける。
【００９４】
さらに、第１、第２カウンタ・クロック制御器９０、１００内にあるＲＳＦＦ９１，１０１のゼロ・クロス入力を通じて、正常状態下において、第２カウンタ８０は、まず、ゼロ・クロスの立ち上がりエッジからカウンティングし始め、ゼロ・クロスの立ち下がりエッジであるときに、カウンティングを停止する。
順次に第１カウンタ７０は第２カウンタ８０が動作しないで停止している間には、ゼロ・クロスの立ち下がりエッジからカウンティングし始める。
【００９５】
第２カウンタ８０のカウンティング結果は、貯蔵され、次の整流の際、遅延される角を検出するためのモデル・リファレンスとして考えられる。
第２カウンタ８０がカウンティングを停止した直後、第１カウンタ７０は次に来るゼロ・クロス・ストレインの半周期を連続的にカウンティングし、第カウンタ８０に貯蔵されたカウンティング結果を通じてセンタ・ポイントを探し出すためのモデル・リファレンスを正確にしたがう。
【００９６】
次に、モデル追従型ディジタル角遅延回路１０において、センタ・ポイントを検出して遅延信号を発生させることにより、非常に重要な役割を行うセンタ・ポイント検出器１１、１２についてより詳細に説明する。
図３は、本発明の実施の形態における第１センタ・ポイント検出器（第１カウンタ７０がモデル・リファレンスである場合）を示す回路図であり、図４の第１センタ・ポイント検出器と同一に構成されている第２センタ・ポイント検出器（第２カウンタ８０がモデル・リファレンスである場合）を示す回路図である。
【００９７】
まず、第１カウンタ７０がゼロ・クロスの立ち下がりエッジをカウントしていると仮定する。
ゼロ・クロスの立ち上がりエッジに来るとき、第２カウンタ８０はモデル・リファレンスとして動作する第１カウンタ７０の結果をカウンティングし始めめることによって、第１カウンタ７０を追従する。
【００９８】
第２カウンタ８０がカウンティングする間、第２カウンタ８０のカウンティング結果の１ビットを右側から左側にシフティングすることによって、カウンタ・ビットＡ１とＢ０，Ａ２とＢ１．Ａ３とＢ２・・・・Ａ７とＢ６がそれぞれＥＸ−ＮＯＲゲート１〜７の入力端に入力されるようになり、ＥＸ−ＮＯＲゲート１〜７は同一論理の２入力が入力されるごとに、出力が「ハイ」になる論理ゲートである。
【００９９】
上述の動作が終了すると、前記ＥＸ−ＮＯＲゲート１〜７はすべての出力が「ハイ」になるとき、第１カウンタ７０のカウンティング結果の半分が得られるようになる。
これは、ゼロ・クロス・ポイントから整流インターバルの１／２になる地点、すなわち、センタ・ポイントを探し出すことを意味する。
【０１００】
カウンティング結果は数値的に第１カウンタ７０のカウンティング・タイムの半分と一致する直前の正しい整流インターバルとして解釈される。
一旦、直前の整流インターバルの半分が得られると、次の整流スイチイング・ポイントを求めることは容易である。
【０１０１】
５０％の整流インターバルであるセンタ・ポイントを探した後には、モデル・リファレンスはそれ以上必要ではない。したがって、第１カウンタ７０は再び動作するまでリセットされる。
このリセットされる動作は、マスキング・タイムと関連されているため、マスキング・タイムが終了した後に、起こることになる。
センタ・ポイント検出器１１、１２の機能は、マクロコンピュータによる命令を通じて、すなわち、ソフトウェア的にも実現が可能であることがわかる。
【０１０２】
次に、長い整流インターバルによって、カウンタにオーバフローが生じた場合、すなわち、正しいセンタ・ポイントを探さない場合に備えて、モータの速度を増加させるためのスピード・ロック・アップ信号が反転された状態に多入力ＡＮＤゲート８の一つの入力端に入力されることになる。
【０１０３】
同様の方法で図４に示すように、第１カウンタ７０が第２カウンタ８０を追従し、ゼロ・クロスの立ち上がりエッジに到達するまで第１カウンタ７０がカウンティングし続ける場合、第１カウンタ７０は第２カウンタ８０に貯蔵されたカウンティング結果に基づいてセンタ・ポイントを探すようになり、その後に第２カウンタ８０はリセットされる。
【０１０４】
ゼロ・クロスの立ち上がりエッジに到達すると、直ちに、第１カウンタ７０は、カウンティングを停止し、第２カウンタ８０はカウントするために再動作される。したがって、カウンタは常にアップ・カウンティングのみを行うことになる。
【０１０５】
カウンティングを通じて、センタ・ポイントに到達するごとに、センタ・ポイント検出器１１、１２は信号を発生させる。センタ・ポイント検出器１１、１２から発生される信号は、図５に示された整流タイミング発生器１３に送られる。
【０１０６】
整流タイミング発生器１３から出力される整流タイミング信号は、図１２に示される六つのＤＦＦ出構成された整流信号発生器４０に送られる。
さらに、モータ駆動集積回路の外部に出た外部ピンを通じ、第１カウンタ７０のカスント結果と第２カンウタ８０のカウント結果をビット−ツウ−ビット（ｂｉｔ−ｔｏ−ｂｉｔ）で比較することにより、特別な角遅延作業を行える。
【０１０７】
次に、モータが起動されたとき、考虜すべき問題点は、起動の際に、低い回転数による長い整流インターバルによって、カウンタ・オーバフロー（飽和）現象を誘発させるということである。
【０１０８】
したがって、このようなカウンタ・オーバフローを防止するためのオーバフロー保護回路が設計されていたが、次にこのオーバフロー保護回路について説明する。
【０１０９】
図７および図８は本発明の実施の形態に適用される第１、第２オーバフロー保護回路１２０、１３０の回路図である。カウンタが飽和される第１ステップにおいて、第１、第２オーバフロー保護回路１２０、１３０は直ちにカウント飽和制御信号（ｓａｔｃｏｎ）によってカウンティングを停止し、カウンティング結果を貯蔵する。
【０１１０】
カウント飽和制御信号（ｓａｔｃｏｎ）は、カウント飽和が起こる前の一つのカウントされた値を意味する。
このため、カウンタは実際にディジタル・オーバフローが発生しても、これによって決して作業を失敗しない。このような第１、第２オーバフロー保護回路１２０、１３０がカウンタを通じてカウントされた結果を貯蔵できるようにするためである。
【０１１１】
次に、カウンティングするカウンタはこのように貯蔵されたデータモデル・リファレンスと見做して追従することになる。このような場合、前記第１、第２オーバフロー保護回路１２０、１３０モータの加速を感知することになる。
【０１１２】
すなわち、これは、長い整流インターバルまたはモータの起動時、整流の最も重要なことはできるだけ速く目標とする速度でモータを回転させることである。
したがって、ゼロ・クロス・ポイントから３０°程度電気角の離れたセンタ・ポイントを探すことは、モータの加速より重要でなく、必須てきでもない。このため、整流遅延角はカウンタ・ダイナミック・レンジにしたがい、３°から３０°まで選択でき、カウンタのダイナミック・レンジはカウンタのビット数と関連がある。
【０１１３】
さらに、前述したように、オーバフローの発生の際に、次にカウンティングするカウンタは貯蔵されたデータをモデル・レファレンスと見做して追従するようになるが、これとともにカウンタ・クロック変調器１１０がこのオーバフロー問題を克服できる。
【０１１４】
図１１は、本発明の実施の形態に適用されるカウンタ・クロック変調器１１０の構成を示す回路図である。この図１１に示すように、このカウンタ・クロック変調器１１０は、カウンタ・クロックを１／２，１／４．１／８に分周することにより、カウウンティング・タイムを正常の動作時の２、４、８倍に増加させる機能を行う３ビット・シフト・レジスタ１１５で構成され、この３ビット・シフト・レジスタ１１５は三つのＴＦＦ（Ｔフリップ・フロップ）１１５−１〜１１５−３で構成される。
【０１１５】
このように、カウンティング・タイムを増加させることにより、長い整流インターバルをカウンティングできるようにし、ここで、カウンティング・タイムが増加することは、カウンティングの精密度が比例的に減少、すなわち、反比例的に減少ずることを意味する。
【０１１６】
しかしながら、モータの起動の際、カウンティング正確度は整流にあまり重要な意味はない。また、モータの速度が増加するにしたがって、整流インターバルは自然的にカウンタの変調されたダイナミック・レンジより短くなる。
もし、カウンタが飽和状態から解除されると、カウンティング・クロックは再び正常動作時の状態に戻ることになる。
【０１１７】
次に、本発明の実施の形態に適用されるモデル追従型ディジタル・マスキング回路の実施の形態について説明する。
図１４はこのモデル追従型ディジタル・マスキング回路の実施の形態の構成を示すブロック図であり、図１５は、第２カウンタ８０が第１カウンタ７０を追従する場合のセンタ・ポイント検出器と図１４に示されるモデル追従型ディジタル・マスキング回路における第１ディジタル・マスキング・タイム信号発生器２１とを示す回路図である。
【０１１８】
このモデル追従型ディジタル・マスキング回路において、第１ディジタル・マスキング・タイム信号発生器２１は、検出されたセンタ・ポイントから整流インターバルの一定のパーセント（％）程度のマスキング・タイムを決めて信号を出力する。
【０１１９】
このようなマスキング・タイムは、単にカウンタの一定のビットを左方から右方にシフティングすることにより得られる。
すなわち、整流インターバルの１／２ｍ  パーセントのマスキング・タイムを得るには、単にカウンタのｍビットを右シフトすることにより得られる。
【０１２０】
例えば、図１５に示されているように、センタ・ポイントから１／１６整流インターバル程度までマスクすると仮定する。
【０１２１】
まず、モデル追従型ディジタル角遅延回路１０を通じてセンタ・ポイント信号（遅延信号）を得ると、モデル・リファレンス・カウンタの上位４ビット、すなわち、Ａ７，Ａ６，Ａ５，Ａ４を右シフトする。
【０１２２】
モデル・リファレンス・カウンタ（第１カウンタ）の上位４ビットとモデル追従カウンタ（第２カウンタ）の下位４ビット、すなわち、Ａ７とＢ３，Ａ６２、Ａ５とＢ１，Ａ４とＢ０を排他−否定論理和する。その後、第２カウンタ８０の３ビット、すなわち、Ｂ６，Ｂ５，Ｂ４とモデル・リファレンス・カウンタ（第１カウンタ７０）のビットＡ７，Ａ６，Ａ５の排他−否定論理和された出力をこれらすべての出力が割り込み禁止信号とともに、多入力ＮＡＮＤゲート２１８を通じて出力されることにより、結果的に整流インターバルの１／２から（１／２＋１／１６）までのマスキング・タイムが得られることになる。
【０１２３】
しかしながら、上記の説明は、単に一例を挙げて説明したにすぎず、事実上、本発明の実施の形態に適用されるモデル追従型ディジタル・マスキング回路は、使用者に個々に用いる応用回路に最適であると考える相互に異なるマスキング・タイムを選択することができるようにさせる。
【０１２４】
多くの場合には、前述したように、単に第１、第２カウンタ７０、８０のディジタル・ビットをシフティングして相互に異なるように組み合わせることにより、容易にマスキング・タイムを決められる。
【０１２５】
次に、ディジタル・マスキング・タイム発生器２１、２２を通じて出力されるマスキング信号（マスキング１、マスキング２）が入力され、実際にマスキングを行うディジタル・マスキング実行回路について説明する。
【０１２６】
図１７は、ディジタル・マスキング実行回路２３の構成を示す回路図であり、図１８は、図１８はＤラッチ回路２３１〜２３３の入、出力関係を示す真理値表であり、図１９は図１７に示すディジタル・マスキング実行回路２３のタイミング図である。
【０１２７】
図１７に示すように、マスキング信号（マスキング１、マスキング２）の論理和された信号は、位相選択器６０から出力される信号とともに、ＡＮＤゲート２３４〜２３６の入力になる。
【０１２８】
マスキング・タイムの間ディジタル・マスキング信号によって、Ｄラッチ回路２３１〜２３３のイネーブル入力端ＥＮは、「ロー」にセットされる。したがって、Ｄラッチ回路２３１〜２３３の入力に無関係に出力Ｑはイネーブル入力端ＥＮが「ロー」にセッティングされる前の出力Ｑ０を維持することにより、マスキングを行うことになる。
換言すれば、スイッチングによって、誘発できる誤ったゼロ・クロスが逆起電力ゼロ・クロスからラッチされ、除去されることになる。
【０１２９】
マスキング・タイムが終了すると、Ｄラッチ回路２３１〜２３３の出力はラッチ状態から解除される。したがって、イネーブル入力端ＥＮが「ハイ」になり、Ｄラッチ回路２３１〜２３３の入力が変わると、出力Ｑも入力にしたがって変わることになる。
【０１３０】
Ｄラッチ回路２３１〜２３３の各出力Ｑが排他−論理和されることにより、ゼロ・クロスが出力される。
Ｄラッチ回路の動作状態が図１８に示されたＤラッチ回路の真理値表に良く示されている。
【０１３１】
また、前述したように、ディジタル・マスキング実行回路２３から出力される逆起電力のゼロ・クロス検出波形とゼロ・クロスの検出後にセンタ・ポイント検出器１１、１２によって発生される遅延信号の波形と遅延信号の発生後に直ぐ発生されるマスキング信号の波形が図１９のタイミング図によく示されている。
【０１３２】
また、モデル追従型ディジタル・マスキング回路２０とモデル追従型ディジタル角遅延回路１０は、同一の二つの第１、第２カウンタ７０、８０のカウンティング結果を分けて用いるため、相互同伴関係を保持し、動作すると見られる。
【０１３３】
次に、モデル追従型ディジタル・ソフト・スイッチング回路３０について説明する。
図２０は、本発明の実施の形態に適用されるモデル追従型ディジタル・ソフト・スイッチング回路３０の回路構成を示す回路図である。
同図に示すように、このモデル追従型ディジタル・ソフト・スイッチング回路３０は、センタ・ポイント前に位置する整流の始まり点を検出する始まり点検出部３１と、センタ・ポイント後に位置する整流の終わり点である拡張点を検出する拡張点検出部３２とで構成されており、検出された始まり点から拡張点まで連続的にスイッチングすることにり、ソフト・スイッチングが可能であるように設計された回路である。
ただし、ここで、センタ・ポイント始まり点、拡張点が対称をなすとき、正しいソフト・スイッチングが可能になる。
【０１３４】
ここで、一例を挙げて、本発明の実施の形態に適用されるモデル追従型ディジタル・ソフト・スイッチング回路３０の動作につて具体的に説明する。
例えば、ソフト・スイッチングをセンタ・ポインタ前整流インターバルの１５／２５６になる地点（１／２−１５／２５６）を始まり点にして、センタ・ポインタ後整流インターバルの１５／２５６になる地点（１／２＋１５／２５６）まで拡張したと仮定する。
【０１３５】
まず、前述したように、モデル・リファレンス・カウンタ（第１カウンタ７０）の１ビットを右にシフト（シフト・ライト）することにより、整流インターバルの１／２になるセンタ・ポイントを得た後に、シフトされたカウント・ビットの下位４ビットを除いた残りのビットとモデル追従カウンタ（第２カウンタ８０）のビット、すなわち、Ａ７とＢ６，Ａ６とＢ５，Ａ５とＢ４をそれぞれ入力し、ＥＸ−ＮＯＲゲート３１１〜３１３によって排他−否定論理和することにより、整流インターバルの（１／２−１５／２５６）になるソフト・スイッチングの始まりの信号が得られる。
【０１３６】
次に、モデル・リファレンス・カウンタ（第１カウンタ７０）の４ビットＡ７〜Ａ４を最下位ビットで右にシフト（シフト・ライト）することにより、センタ・ポインタから拡張されるスイッチング・タイムが得られる。
【０１３７】
終わりに、モデル・リファレンス・カウンタ（第１カウンタ７０）のシフトされたビットとモデル追従カウンタ・ビット（第２カウンタ８０）、すなわち、Ａ７とＢ３，Ａ６とＢ２，Ａ５とＢ１，Ａ４とＢ０を排他−否定論理和し、モデル追従カウンタの残りのビットＢ６とＡ７，Ｂ５とＡ６，Ｂ４とＡ５を排他−否定論理和することにより、整流インターバルの（１／２＋１５／２５６）になる拡張点信号が得られる。
【０１３８】
始まり点と拡張点は、用いられる応用回路に応じて、使用者が最適の時間であるとの考えにしたがって、変化することができ、このような変化は単にモデル・リファレンス・カウンタのビット・シフティングを調節することにより、可能になる。
【０１３９】
また、上記の場合は、第１カウンタ７０がモデル・リファレンスになる場合であり、第２カスンタ８０がモデル・リファレンスになる場合は、前記のような同一の方法で第２カウンタ８０でビットをシフト・ライトすることにり、可能になる。
このように、拡張されたスイッチング・タイムを調節することにより、電流の変化比を制御することができ、これによって、スッチングで誘発されるノイズを低減し、スナバ回路を簡略にできる。
【０１４０】
これまで説明してきたモデル追従型ディジタル角遅延回路、モデル追従型ディジタル・マスキング回路、モデル追従型ディジタル・ソフト・スイッチング回路は、結局、図２１、図２２に示されているように、一つのハードウエェアで実現できる。
【０１４１】
このうち、図２１は、本発明の実施の形態における第２カウンタ８０が第１カウンタ７０を追従する場合のセンタ・ポイント検出器、ディジタル・マスキング・タイム発生器およびディジタル・ソフト・スイッチング回路を示す詳細回路図であり、図２２は本発明における第１カウンタ７０が第２カウンタ８０を追従する場合のセンタ・ポインタ検出器、ディジタル・マスキング・タイム発生器およびディジタル・ソフト・スイッチング回路を示す詳細回路図である。
【０１４２】
次に、本発明のモデル追従型整流回路の制御方法の実施の形態について図２３のフローチャートに沿って説明する。
まず、モデル追従型整流回路に用いられる各シフト・レジスタと第２カウンタ８０をクリアし、モデル・リファレンス・カウンタである第１カウンタ７０のすべてのビットを論理「１」にセッティングすることにより、初期化する（ステップ１０）。
【０１４３】
次に、カウンタ・クロックをオンさせることにより、第２カウンタ８０がカウンティングを始める（ステップＳ２０）。
第２カウンタ８０によって、センタ・ポイントを検出するか否かを判断して、センタ・ポイントが検出されていないと、カウンティングを続ける（ステップＳ３０）。
次に、第２イカウンタ８０によって、センタ・ポイントが検出されると、整流とマスキングを行う（Ｓ４０）。マスキング・タイムが終了したか否かを検出して、終了していなければ、マスキングを続ける（ステップＳ５０）。
【０１４４】
マスキング・タイムが終了すると、第１または第２カウンタをリセットする（ステップ６０）。次いで、新しいゼロ・クロスが検出されたか否を判断する（ステップＳ７０）。
この判断の結果、新しいゼロ・クロスが検出されていないと、オーバフローが発生したか否かを判断し、オーバフローが発生されていないと、ゼロ・クロスが検出されているか、否かを判断するステップに戻る（ステップＳ８０）。
【０１４５】
また、オーバフローが発生されると、カウンタ・クロックを変調したセンタ・ポイントが検出されるか否かを判断するステップに戻る（ステップＳ９０）。
ゼロ・クロスが検出されると、立ち下がりエッジあるいは立ち上がりエッジであるか否かを判断し、立ち下がりエッジあるいは立ち上がりエッジでないと、この処理を続けて、立ち下がりエッジあるいは立ち上がりエッジであるか否かを判断する（ステップＳ１００）。
【０１４６】
ゼロ・クロスが立ち下がりエッジあるいは立ち上がりエッジであると、第２または第１カウンタ８０、７０のカウンティングを停止する（ステップＳ１１０）。
第２カウンタ８０がカウンティングを停止すると、第１カウンタ７０が再びカウンティングを開始し、第１カウンタ７０がカウンティングを停止すると、第２カウンタ８０が再びカウンティングを開始する（ステップＳ１２０）。
【０１４７】
次に、スピード・ロック・アップされるか否かを判断し、スピード・ロック・アップがされないと、センタ・ポイントが検出されるか否かを判断するステップに戻る（ステップＳ１３０）。
また、スピード・ロック・アップされると、ソフト・スイッチングを行い、整流とマスキングを行う処理ステップに戻る（ステップＳ１４０）。
【０１４８】
【発明の効果】
以上、詳細に説明したように、本発明のモデル追従型整流回路によれば、モータを駆動するための整流回路の制御に際し、オンラインと実時間の最適の整流遅延時間を発生させ、モデル追従型ディジタル角遅延回路と結合されている二つのカウンタを通じて位相整流後に雑音信号のための誤認識される誤謬のゼロ・クロスポイントをマスキングし、モータの駆動出力端のターン・オフ時間を制御するようにしたので、ソフト・スイッチングが可能となるとともに、抵抗やキャパシタにより時定数が固定された遅延回路のような外部構成素子の使用を抑制して個別的なモータ応用回路に対応して、最適なトルクでモータを駆動することができるとともに、ノイズの低減化とスナバ回路の簡略化がが可能となり、使用者が自由にディジタル遅延角を選択することができる。
【０１４９】
また、本発明のモデル追従型整流回路の制御方法によれば、モデル・リファレンス・カウンタと、追従側のカウンタのいずれか一方のカウンタのカウント動作によりセンタ・ポイントを検出すると、整流マスキングを行い、ゼロ・クロスが検出され、ゼロ・クロスが立ち上がりエッジ、あるいは立ち下がりエッジであると、カウント動作中のカウンタのカウントを停止して、停止中のカウンタがカウント動作を開始し、スピード・ロック・アップされると、ソフト・スイッチングを行うようにしたので、ソフト・スイッチンングが可能となる。
【図面の簡単な説明】
【図１】本発明のモデル追従型整流回路の一実施の形態の構成を示すブロック図。
【図２】図１のモデル追従型整流回路の一実施の形態におけるモデル追従型ディジタル角遅延回路とその周辺部分の構成を示すブロック図。
【図３】図２のモデル追従型ディジタル角遅延回路における第１センタ・ポイント検出器の回路構成を示す回路図。
【図４】図２のモデル追従型ディジタル角遅延回路における第２センタ・ポイント検出器の回路構成を示す回路図。
【図５】図２のモデル追従型ディジタル角遅延回路における整流タイミング発生器の化路構成を示す回路図。
【図６】図２のモデル追従型ディジタル角遅延回路動作を説明するためのタイミング図。
【図７】図１のモデル追従型整流回路の一実施の形態における第１オーバフロー保護回路の回路構成を示す回路図。
【図８】図１のモデル追従型整流回路の一実施の形態における第２オーバフロー保護回路の回路構成を示す回路図。
【図９】図１のモデル追従型整流回路の一実施の形態における第１カウンタ・クロック制御器の回路構成を示す回路図。
【図１０】図１のモデル追従型整流回路の一実施の形態における第２カウンタ・クロック制御器の回路構成を示す回路図。
【図１１】図１のモデル追従型整流回路の一実施の形態におけるカウンタ・クロック変調器の回路構成を示す回路図。
【図１２】図１のモデル追従型整流回路の一実施の形態におけるモデル追従型整流信号発生器の回路構成を示す回路図。
【図１３】図１３のモデル追従型整流信号発生器の出力波形図。
【図１４】図１のモデル追従型整流回路の一実施の形態におけるモデル追従型ディジタル・マスキング回路の回路構成を示す回路図。
【図１５】図１のモデル追従型整流回路の一実施の形態における第２カウンタが第１カウンタを追従する場合の第１センタ・ポイント検出器と図１４における第１ディジタル・マスキング・タイム信号発生器の回路構成を示す回路図。
【図１６】図１のモデル追従型整流回路の一実施の形態における第１カウンタが第２カウンタを追従する場合の第２センタ・ポイント検出器と図１４における第２ディジタル・マスキング・タイム信号発生器の回路構成を示す回路図。
【図１７】図１４におけるディジタル・マスキング実行回路の回路構成を示す回路図。
【図１８】図１７におけるディジタル・マスキング実行回路内のＤラッチ回路の入、出力関係を示す真理値を示す説明図。
【図１９】図１７におけるディジタル・マスキング実行回路の動作を説明するためのタイミング図。
【図２０】図１のモデル追従型整流回路の一実施の形態におけるモデル追従型ディジタルソフト・スイッチング回路の回路構成を示す回路図。
【図２１】図１のモデル追従型整流回路の一実施の形態における第２カウンタが第１カウンタを追従する場合のセンタ・ポイント検出器と、ディジタル・マスキング・タイム信号発生器と、ディジタルソフト・スイッチング回路の回路構成を示す回路図。
【図２２】図１のモデル追従型整流回路の一実施の形態における第１カウンタが第２カウンタを追従する場合のセンタ・ポイント検出器と、ディジタル・マスキング・タイム信号発生器と、ディジタルソフト・スイッチング回路の回路構成を示す回路図。
【図２３】図１のモデル追従型整流回路の一実施の形態を制御するためのモデル追従型整流回路の制御方法を説明するためのフローチャート。
【図２４】センタ・リファレンズ軸と始まり点、拡張点が対称的である場合の特性図。
【図２５】センタ・リファレンズ軸と始まり点、拡張点が非対称的である場合の特性図。
【符号の説明】
１０    モデル追従型ディジタル角遅延回路
１１    第１センタ・ポイント発生器
１２    第２センタ・ポイント発生器
１３    整流タミング発生器
２０    モデル追従型ディジタル・マスキング回路
２１    第１ディジタル・マスキング・タイミング信号発生器
２２    第２ディジタル・マスキング・タイミング信号発生器
２３    ディジタル・マスキング実行回路
３０    モデル追従型ディジタル・ソフト・スイッチング回路
３１    始まり点検出部
３２    拡張点検出部
４０    モデル追従型整流信号発生器
５０〜５２    比較器
６０    位相選択器
７０    第１カウンタ
８０    第２カウンタ
９０    第１カウンタ・クロック制御器
１００    第２カウンタ・クロック制御器
１１０    カウンタ・クロック変調器
１２０    第１オーバフロー保護回路
１３０    第２オーバフロー保護回路
１４０    ゼロ・クロス検出器
１６０    モータの駆動出力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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