(57)【特許請求の範囲】
【請求項１】
第１のクロックを供給し及び該供給を停止させ、かつ該第１のクロックの周期より長い周期を有する第２のクロックを常時供給するコンピュータシステムに用いられ、前記第２のクロックの周波数から分周された周波数に対応する時間間隔毎に、割込処理の実行を要求する割込信号を出力する割込信号生成装置であって、
前記第２のクロックに基づき、前記時間間隔をカウントし、かつ該カウントの終了を示すカウントアップ信号を出力するカウンタ部と、
前記第１のクロックが供給されているときに、前記カウントアップ信号により示される前記カウントの終了を検出し、かつ該検出を示す第１の割込信号を前記第１のクロックに従って生成する第１の生成部と、
前記第１のクロックの供給が停止されているときに、前記カウントアップ信号により示される前記カウントの終了を検出し、かつ該検出を示す第２の割込信号を前記第２のクロックに従って生成する第２の生成部と、
前記第１の割込信号及び第２の割込信号のいずれかを出力する選択部とを備えることを特徴とする割込信号生成装置。
【請求項２】
請求項１記載の割込信号生成装置であって、
前記第１のクロックは、割込信号生成装置全体の動作の同期を取るためのクロック信号であることを特徴とする割込信号生成装置。
【請求項３】
請求項１記載の割込信号生成装置であって、
前記カウントアップ信号は、エッジの変化により前記カウントの終了を示し、
前記第１の生成部は、前記エッジを検出する第１の微分回路を有し、
前記第２の生成部は、前記エッジを検出する第２の微分回路を有することを特徴とする割込信号生成装置。
【請求項４】
請求項３記載の割込信号生成装置であって、
前記第１の生成部及び前記第２の生成部は、前記第１の割込信号及び前記第２の割込信号を出力することを許可する許可信号を前記コンピュータシステムから与えられ、
前記第１の生成部は、さらに、前記第１の微分回路による検出に応答して、該検出を示す第１の検出信号を保持する第１の保持回路を有し、
前記第２の生成部は、さらに、前記第２の微分回路による検出に応答して、該検出を示す第２の検出信号を保持する第２の保持回路を有し、
前記第１の生成部は、前記第１のクロック、前記第１の検出信号、及び前記許可信号に従って前記第１の割込信号を生成し、
前記第２の生成部は、前記第２のクロック、前記第２の検出信号、及び前記許可信号に従って前記第２の割込信号を生成することを特徴とする割込信号生成装置。
【請求項５】
請求項１記載の割込信号生成装置であって、
前記コンピュータシステムは、前記選択部から出力される前記第２の割込信号に応答して前記第１のクロックの供給を再開し、
前記第２の生成部は、該第１のクロックの供給の再開に応答して、前記第２の割込信号をリセットするリセット回路を有することを特徴とする割込信号生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータシステムに用いられる割込信号を生成する割込信号生成装置に関する。
【０００２】
【従来の技術】
コンピュータシステムは、予め定められた割込処理をＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｇ  Ｕｎｉｔ）に、一定時間ごとに、即ち周期的に実行させるべく、ＣＰＵに割込処理を要求するための信号（以下、「割込信号」という。）を生成する割込信号生成装置を有する。また、コンピュータシステムは、その消費電力を低減すべく、動作モードを、例えば、通常モードとストップモードとの間で切り換える。
【０００３】
通常モードでは、実行すべき処理をコンピュータシステム全体で同期を取りつつ遂行するためのクロック（以下、「バスクロック」という。）が供給される。このことから、従来の割込信号生成装置は、通常モードでは、割込信号の生成をこのバスクロックに同期して行う。
【０００４】
【発明が解決しようとする課題】
しかしながら、ストップモードでは、実行すべき処理が無いことから、バスクロックの供給は停止される。従って、従来の割込信号生成装置は、ストップモードでは、割込信号を生成することができない。即ち、従来の割込信号生成装置には、割込信号の生成をモードに左右されることなく行うことができないという問題があった。
【０００５】
【課題を解決するための手段】
上記の問題を解決するために、本発明の割込信号生成装置は、第１のクロックを供給し及び供給を停止させ、かつ第１のクロックの周期より長い周期を有する第２のクロックを常時供給するコンピュータシステムに用いられ、第２のクロックの周波数から分周された周波数に対応する時間間隔毎に、割込処理の実行を要求する割込信号を出力する割込信号生成装置であって、第２のクロックに基づき、時間間隔をカウントし、かつカウントの終了を示すカウントアップ信号を出力するカウンタ部と、第１のクロックが供給されているときに、カウントアップ信号により示されるカウントの終了を検出し、かつ検出を示す第１の割込信号を第１のクロックに従って生成する第１の生成部と、第１のクロックの供給が停止されているときに、カウントアップ信号により示されるカウントの終了を検出し、かつ検出を示す第２の割込信号を第２のクロックに従って生成する第２の生成部と、第１の割込信号及び第２の割込信号のいずれかを出力する選択部とを備える。このような構成を有することにより、割込信号生成装置は、第１のクロックが供給されるか否かに拘わらずに、割込信号を生成することが可能になる。即ち、割込信号生成装置は、たとえ第１のクロックが供給されないときであっても、第２のクロックを用いて第２の割込信号を出力することが可能になる。
【０００６】
【発明の実施の形態】
本発明の実施の形態として、割込信号生成装置の具体例を説明する。
図１は、具体例の割込信号生成装置の構成を示す図である。割込信号生成装置の説明及び理解を容易にすべく、その説明に先立ち、この装置を含むコンピュータシステムについて説明する。
【０００７】
図２は、具体例のコンピュータシステムの構成を示す図である。このコンピュータシステムは、動作モードとして、通常モード及びストップモードを有する。コンピュータシステムは、通常モードでは、通常通りにプログラムに従って処理を実行し、ストップモードでは、消費電力を低減すべく、原則として何ら動作しない。
【０００８】
また、通常モードでは、時間をカウントするためのカウンタクロックＣＣ、及びシステム全体を同期合わせするために用いられる、カウンタクロックＣＣの周波数より高い周波数を有するバスクロックＢＣの両方が供給され、一方、ストップモードでは、カウンタクロックＣＣのみが供給され、バスクロックＢＣは供給されない。
【０００９】
このようなモード及びクロックを動作の基盤としつつ、割込信号生成装置１００は、通常モードでは、カウンタクロックＣＣに基づき、かつバスクロックＢＣに同期して割込信号ＩＮＴを生成する。一方、ストップモードでは、カウンタクロックＣＣに基づいてのみ割込信号ＩＮＴを生成する。
【００１０】
割込信号生成装置１００に加えて、コンピュータシステムは、クロックジェネレータ２００、システムコントローラ３００、ＣＰＵ４００、及び割込コントローラ５００を備える。割込信号生成装置１００は、これら周辺装置２００〜５００と共に、バス信号ＢＳ（データ信号、アドレス信号、リード・ライト信号等からなる信号）及びこのバス信号をシステム全体で同期して用いるための、上述したバスクロックＢＣを共有する。また、割込信号生成装置１００は、モード信号ＭＳ及び許可信号ＰＥＲによる制御の下に、カウンタクロックＣＣ及びバスクロックＢＣに従って生成した割込信号ＩＮＴを割込コントローラ５００へ出力する。
【００１１】
割込信号生成装置１００の周辺装置２００〜５００の機能は、以下の通りである。クロックジェネレータ２００は、カウンタクロックＣＣ及びバスクロックＢＣを常に生成する。クロックジェネレータ２００は、生成したカウンタクロックＣＣを割込信号生成装置１００へ供給し、また、生成したバスクロックＢＣをシステムコントローラ３００へ出力する。
【００１２】
システムコントローラ３００は、ＣＰＵ４００による制御の下に、入力されるバスクロックＢＣを割込信号生成装置１００へ供給したり、その供給を停止したりする。
ＣＰＵ４００は、予め用意されたプログラム（図示せず）に従って、コンピュータシステムの動作モードを通常モードからストップモードへ切り換える。
【００１３】
割込コントローラ５００は、ストップモードにおいて割込信号ＩＮＴを与えられると、動作モードをストップモードから通常モードへ移行させる。具体的には、割込コントローラ５００は、ストップモードにおいて停止していたバスクロックＢＣを再び供給することをシステムコントローラ３００に要求し、この要求に応答して、システムコントローラ３００は、バスクロックＢＣの供給を再開する。バスクロックＢＣの供給が再開されると、ＣＰＵ４００は、割込信号ＩＮＴに対応する予め定められた処理を、バスクロックＢＣに同期しつつ実行する。
【００１４】
図１に戻って、割込信号生成装置１００は、上述したように、主に、カウンタクロックＣＣ、バスクロックＢＣ、モード信号ＭＳ、及び許可信号ＰＥＲを入力され、これらの信号に基づいて割込信号ＩＮＴを生成する。割込信号ＩＮＴの生成のために、割込信号生成装置１００は、カウンタ回路１、微分回路４、８、保持回路５、９、セレクタ回路１５、ＡＮＤ回路６、１６、ＯＲ回路１１、１２、及び、ＲＳフリップフロップ回路（以下、「Ｆ／Ｆ回路」と略称する。）２、３、７、１０、１３、１４を有する。
【００１５】
カウンタ回路１は、割込信号ＩＮＴを周期的に出力するべく、割込信号ＩＮＴを出力する周期、即ち、割込信号ＩＮＴを出力する時間間隔を、カウンタクロックＣＣを分周することによりカウントする。カウンタ回路１は、また、その周期をカウントアップするごとに、即ち、その時間間隔が経過するごとに、その旨を示すカウントアップ信号ＣＵを出力する。この時間間隔は、ＣＰＵ４００によってカウントデータＤ０〜Ｄ３を用いて設定される。
【００１６】
微分回路４は、カウントアップ信号ＣＵによって示されるカウントアップを認識すべく、カウントアップ信号ＣＵのエッジを検出する。保持回路５は、微分回路４によるエッジの検出を契機に信号ｓ３としてｈｉｇｈレベルの出力を開始し、ｈｉｇｈレベルの信号ｓｒ１が印可されるまで信号ｓ３のｈｉｇｈレベルを維持し続ける。
【００１７】
セレクタ回路１５は、選択信号ｓｅｌに従って割込信号ｉｎｔ１または割込信号ｉｎｔ２を選択する。具体的には、セレクタ回路１５は、通常モードのときには、即ち、選択信号ｓｅｌがｌｏｗレベルであるときには、割込信号ｉｎｔ１を選択し、また、ストップモードのときには、即ち、選択信号ｓｅｌがｈｉｇｈレベルであるときには、割込信号ｉｎｔ２を選択する。このようにして、選択割込信号ｓｅｌ＿ｉｎｔとして、通常モードのときには割込信号ｉｎｔ１を出力し、ストップモードのときには割込信号ｉｎｔ２を出力する。
【００１８】
ＡＮＤ回路６、１６は、入力される２つの信号に論理積を施し、ＯＲ回路１１、１２は、入力される２つの信号に論理和を施す。Ｆ／Ｆ回路２、３、７、１０、１３、１４は、入力される信号をバスクロックＢＣに同期して出力し、また、リセット端子Ｒに入力されるバスリセットＢＲに従って、その出力信号をリセットする。
【００１９】
バスリセットＢＲは、コンピュータシステムの初期動作時やリセット時等のみにｈｉｇｈレベルとして印可され、この割込信号生成装置１００をリセットする。
【００２０】
割込信号生成装置１００の動作について説明する。動作として、通常モード、ストップモード、ストップモードから通常モードへの移行、及び通常モードからストップモードへの移行を説明する。
【００２１】
図３は、割込信号生成装置の通常モードでの動作を示すタイムチャートである。以下、このタイムチャートに沿って動作を説明する。
なお、通常モードでは、モード信号ＭＳは、ｌｏｗレベルである。これにより、ＡＮＤ回路６へ入力される信号ｓ４は、そのまま信号ｓ５として出力される。また、モード信号ＭＳのｌｏｗレベルにより、Ｆ／Ｆ回路１３が出力する選択信号ｓｅｌもまたｌｏｗレベルであることから、信号ｓ５から生成される割込信号ｉｎｔ１が割込信号ＩＮＴとしてセレクタ回路１５から出力される。
【００２２】
フェーズ１０：カウンタ回路１は、カウンタクロックＣＣを分周することにより所定時間をカウントアップすることにより、カウントアップした旨を示すカウントアップ信号ＣＵを出力する。より具体的には、カウンタ回路１は、カウントアップ信号の立下りエッジにより、カウントアップした旨を示す。カウンタクロックＣＣとバスクロックＢＣとは非同期であることから、この立下りエッジは、バスクロックＢＣとは非同期に出力される。
【００２３】
フェーズ１１：カウントアップ信号の立下り後のｌｏｗレベルを入力されると、Ｆ／Ｆ回路２は、バスクロックＢＣに同期して、信号ｓ１としてｌｏｗレベルを出力する。
【００２４】
フェーズ１２：Ｆ／Ｆ回路２から信号ｓ１としてｌｏｗレベルを受けると、Ｆ／Ｆ回路３は、バスクロックＢＣに同期して、信号ｓ２としてｌｏｗレベルを出力する。さらに、信号ｓ２としてｈｉｇｈレベルからｌｏｗレベルへ変化する立下りエッジを与えられると、微分回路４は、その立下りエッジを検出し、検出した旨を示す信号ｓ３として、バスクロックＢＣの１サイクル分のパルスを出力する。
【００２５】
フェーズ１３：信号ｓ３としてパルスを供給されると、保持回路５は、信号ｓ４としてｈｉｇｈレベルを出力する。保持回路５から信号ｓ４を与えられると、上記の条件から、ＡＮＤ回路６は、信号ｓ４を信号ｓ５としてそのまま出力される。
フェーズ１４：信号ｓ５を与えられると、Ｆ／Ｆ回路７は、バスクロックＢＣに同期して、割込信号ｉｎｔ１としてｈｉｇｈレベルを出力する。さらに、上記の条件から、セレクタ回路１５は、この割込信号ｉｎｔ１を選択割込信号ｓｅｌ＿ｉｎｔとしてそのまま出力する。
【００２６】
フェーズ１６：割込信号ｉｎｔ１を与えられた後、ＡＮＤ回路１６は、バスクロックＢＣに同期して与えられる、ｈｉｇｈレベルの許可信号ＰＥＲを契機にして、ｈｉｇｈレベルの割込信号ＩＮＴを出力する。このようにして、割込信号生成装置１００から割込コントローラ５００へ、ｈｉｇｈレベルの割込信号ＩＮＴが供給される。
フェーズ１７：ｈｉｇｈレベルの割込信号ＩＮＴを与えられると、Ｆ／Ｆ回路１４は、バスクロックＢＣに同期して、信号ｓ７としてｈｉｇｈレベルを出力する。信号ｓ７としてｈｉｇｈレベルを供給されると、ＯＲ回路１２は、そのｈｉｇｈレベルを契機にして、信号ｓｒ１としてｈｉｇｈレベルを出力する。この信号ｓｒ１のｈｉｇｈレベルにより、Ｆ／Ｆ回路２、３、７、１４、微分回路４、及び保持回路５はリセットされる。即ち、割込信号ＩＮＴは、ｌｏｗレベルに戻る。
【００２７】
動作の説明に先立って述べたように、バスクロックＢＣの周波数は、カウンタクロックＣＣの周波数より高く、しかも、カウンタクロックＣＣの周波数が分周されたカウントアップ信号が生成される。従って、バスクロックＢＣの周波数は、カウントアップ信号ＣＵの周波数より極めて高い。この結果、割込信号ＩＮＴとしてのパルスは、カウントアップ信号ＣＵの立下りエッジと概ね同時に生成されるとみなすことができる。このことから、割込信号ＩＮＴ中の隣接するパルス同士の間の時間間隔は、カウントアップ信号ＣＵ中の隣接する立下りエッジ同士の間の時間間隔とみなすことができる。結論的には、通常モードでは、割込信号ＩＮＴのパルスが生成される周期は、カウントアップ信号ＣＵの立下りエッジが生成される周期と同一であると位置付けられる。
【００２８】
図４は、ストップモードでの割込信号生成装置の動作を示すタイムチャートである。以下、このタイムチャートに沿って動作を説明する。ストップモードでは、モード信号ＭＳは、通常モードとは対照的にｈｉｇｈレベルである。従って、セレクタ回路１５は、割込信号ｉｎｔ２を選択する。一方、モード信号ＭＳがｈｉｇｈレベルであることにより、割込信号ｉｎｔ１は、セレクタ回路１５によって阻止されるだけでなく、同時に、ＡＮＤ回路６によっても阻止される。
【００２９】
フェーズ２０：モード信号ＭＳの切り換えに先立ち、バスクロックＢＣに同期して、許可信号ＰＥＲとしてｈｉｇｈレベルが与えられる。
フェーズ２１：モード信号ＭＳは、通常モードを表すｌｏｗレベルからストップモードを示すｈｉｇｈレベルへ切り換わる。
【００３０】
フェーズ２２：モード信号ＭＳが変わると、バスクロックＢＣの供給が停止される。その後、カウントアップ信号ＣＵがカウントアップを示すべく、ｈｉｇｈレベルからｌｏｗレベルに変わると、即ち、立下りエッジを示すと、微分回路８は、その立下りエッジを検出することにより、信号ｓ６としてカウンタクロックＣＣの１サイクル相当のパルスを出力する。
【００３１】
信号ｓ６としてｈｉｇｈレベルを与えられると、保持回路９は、割込信号ｉｎｔ２としてｈｉｇｈレベルを出力し続ける。上記の条件により、割込信号ｉｎｔ２は、選択割込信号ｓｅｌ＿ｉｎｔ、割込信号ＩＮＴとしてそのまま出力される。このようにして、割込信号ＩＮＴは、割込信号生成装置１００から割込コントローラ５００へ供給される。この供給と同時に、割込信号ＩＮＴは、Ｆ／Ｆ回路１４にも与えられる。
【００３２】
フェーズ２３：割込信号ＩＮＴを受けると、割込コントローラ５００はバスクロックＢＣの供給の再開をシステムコントローラ３００に要求し、この要求に応えて、システムコントローラ３００は、バスクロックＢＣの供給を再開する。バスクロックＢＣが与えられると、Ｆ／Ｆ回路１４は、バスクロックＢＣに同期して、信号ｓ７としてｈｉｇｈレベルを出力する。この信号ｓ７は、そのまま信号ｓｒ２を生起する。即ち、このとき、信号ｓｒ２もまたｈｉｇｈレベルになる。ｈｉｇｈレベルの信号ｓｒ２を与えられると、微分回路８、及び保持回路９は、リセットされる。これにより、割込信号ｉｎｔ２は、ｌｏｗレベルになり、この結果として、選択割込信号ｓｅｌ＿ｉｎｔ、及び割込信号ＩＮＴもｌｏｗレベルになる。
【００３３】
フェーズ２４：バスクロックＢＣに同期して、信号ｓ７がｌｏｗレベルになり、この結果、信号ｓｒ１もまたｌｏｗレベルになる。これにより、Ｆ／Ｆ回路２、３、７、微分回路４、保持回路５の動作の再開が可能になる。
フェーズ２５：モード信号ＭＳがｈｉｇｈレベルからｌｏｗレベルへ切り換わると、即ち、ストップモードから通常モードに戻ると、許可信号ＰＥＲは、ｈｉｇｈレベルを維持する状態から定期的にパルスを生成する状態に切り換わり、また、選択信号ｓｅｌは、ｌｏｗレベルに変わることにより、セレクタ回路１５に割込信号ｉｎｔ１を選択させる。以後、先に説明した通常モードの動作が実行される。
【００３４】
動作の説明に先立ち説明したように、カウントアップ信号ＣＵは、カウンタクロックＣＣを分周、より正確には、数百分の一、数千分の一、数万分の一…のように分周することにより得られる。割込信号ＩＮＴのパルスは、カウントアップ信号ＣＵの立下りエッジを起点としてカウンタクロックＣＣの１サイクル分後に生成されるものの、このような周波数の関係から、割込信号ＩＮＴのパルスは、カウントアップ信号ＣＵの生成と概ね同時に生成されとみなすことができる。ストップモードでのこのような動作及び、上述した通常モードでの動作から、少なくとも動作モードが移行するとき以外のときには、割込信号ＩＮＴは、カウントアップ信号ＣＵの周期と概ね同じ周期に生成されると結論付けることができる。
【００３５】
上述したように、具体例の割込信号生成装置によれば、通常モードで割込信号ＩＮＴが生成されることに加えて、たとえバスクロックＢＣが供給されないストップモードであっても、微分回路８が、カウントアップを示す、カウントアップ信号ＣＵの立下りエッジを検出し、かつ保持回路９がその検出を契機にして、割込信号ＩＮＴの元になる割込信号ｉｎｔ２を生成することから、通常モードのときと同様に、割込信号ＩＮＴを出力することが可能になる。
【００３６】
さらに、具体例のコンピュータシステムでは、割込信号ＩＮＴを与えられると、割込コントローラ５００がバスクロックＢＣの供給を再開することをシステムコントローラ３００に要求し、その要求に応答して、システムコントローラ３００は、バスクロックＢＣを再び供給する。このバスクロックＢＣの再供給により、割込信号生成装置１００内のＦ／Ｆ回路１４は、信号ｓｒ２を用いて割込信号ＩＮＴをリセットすることが可能になる。即ち、Ｆ／Ｆ回路１４は、ストップモードから通常モードへ移行する過程における極めて早期の段階で、ストップモードで生成された割込信号ＩＮＴをリセットすることが可能になる。
【００３７】
図５は、ストップモードから通常モードへの移行動作を示すタイムチャートである。以下、このタイムチャートに沿ってその動作を説明する。
フェーズ３０：ストップモードでは、図４により説明した割込信号ＩＮＴのパルスは、カウントアップ信号ＣＵの立下りエッジＥ３０を起点としてカウンタクロックＣＣの１サイクル後に生成される。ここで、カウンタクロックＣＣの周波数がカウントアップ信号ＣＵの周波数に比べて極めて高いことから、割込信号ＩＮＴのパルスＰ３０は、カウントアップ信号ＣＵの立下りエッジＥ３０と概ね同時に生成されるとみなすことができる。
【００３８】
フェーズ３１：ストップモードから通常モードへ切り換わると、図３で説明したように、割込信号ＩＮＴのパルスＰ３１は、カウントアップ信号ＣＵの立下りエッジＥ３１を起点としてバスクロックＢＣの数サイクル分だけ後に生成される。即ち、割込信号ＩＮＴのパルスＰ３１は、カウントアップ信号ＣＵの立下りエッジＥ３１の生成と概ね同時に生成されるとみなすことができる。
【００３９】
フェーズ３０でパルスＰ３０が生成されるタイミング、及びフェーズ３１でパルスＰ３１が生成されるタイミングから、パルスＰ３０とパルスＰ３１との間の時間間隔は、カウントアップ信号ＣＵの立下りエッジが生成される時間間隔と同一であるとみなすことができる。結果的に、ストップモードから通常モードへの移行過程においても、割込信号ＩＮＴのパルスは、カウントアップ信号ＣＵの周期で生成されると結論付けることができる。
【００４０】
図６は、通常モードからストップモードへの移行動作を示すタイムチャートである。以下、このタイムチャートに沿ってその動作を説明する。
フェーズ４０：通常モードでは、割込信号ＩＮＴのパルスＰ４０は、カウントアップ信号ＣＵの立下りエッジＥ４０を起点としてバスクロックＢＣの数サイクル後に生成される。
フェーズ４１：通常モードからストップモードに切り換わると、割込信号ＩＮＴのパルスＰ４１は、カウントアップ信号ＣＵの立下りエッジＥ４１を起点として、カウンタクロックＣＣの１サイクル後に生成される。このことから、パルスＰ４０とパルスＰ４１との間の時間間隔もまた、カウントアップ信号ＣＵの立下りエッジが生成される周期毎に生成されるとみなすことができる。即ち、通常モードからストップモードへの移行段階でも、割込信号ＩＮＴのパルスは、カウントアップ信号ＣＵの周期で生成されると結論付けることができる。
【００４１】
上述したように、割込信号ＩＮＴのパルスが生成される周期は、通常モードであるか、ストップモードであるか、ストップモードから通常モードへの移行段階であるか、あるいは、通常モードからストップモードへの移行段階であるかを問わず、カウントアップ信号ＣＵの立下りエッジが生成される周期と同一であるとみなすことができる。  即ち、具体例の割込信号生成装置によれば、割込信号ＩＮＴをストップモードであっても生成することができることに加えて、動作モードやモードの移行に拘わらず、一定の周期で生成することが可能になる。
【図面の簡単な説明】
【図１】具体例の割込信号生成装置の構成を示す図である。
【図２】具体例のコンピュータシステムの構成を示す図である。
【図３】割込信号生成装置の通常モードでの動作を示すタイムチャートである。
【図４】ストップモードでの割込信号生成装置の動作を示すタイムチャートである。
【図５】ストップモードから通常モードへの移行動作を示すタイムチャートである。
【図６】通常モードからストップモードへの移行動作を示すタイムチャートである。
【符号の説明】
１  カウンタ回路
２、３、７、１０、１３、１４  Ｆ／Ｆ回路
４、８  微分回路
５、９  保持回路
６、１６  ＡＮＤ回路
１１、１２  ＯＲ回路
１５  セレクタ回路
【図１】
0003557522.tif 000002
【図２】
0003557522.tif 000003
【図３】
0003557522.tif 000004
【図４】
0003557522.tif 000005
【図５】
0003557522.tif 000006
【図６】
0003557522.tif 000007