(57)【特許請求の範囲】
【請求項１】
入力されるクロック信号に同期して動作する同期回路であって、
クロック信号の第１のレベルから第２のレベルへの変化点でデータを入力し、第２のレベルから第１のレベルへの変化点でデータを出力するラッチ回路を有し、
上記ラッチ回路は、第１のダイナミック型ラッチ回路と、第２のダイナミック型ラッチ回路と、スタティック型ラッチ回路とを有し、スタティック型ラッチ回路を第１のダイナミック型ラッチ回路と第２のダイナミック型ラッチ回路との間に挟んで各回路が縦続接続されている
同期回路。
【請求項２】
パルス幅を所定時間に制限したクロック信号を生成し、上記ラッチ回路に出力するパルス発生回路を有する
請求項１記載の同期回路。
【請求項３】
第１のダイナミック型ラッチ回路にテスト信号を入力させるテスト信号入力部を有する
請求項１または２記載の同期回路。
【請求項４】
上記第１のダイナミック型ラッチ回路の出力に対して、上記スタティック型ラッチ回路と並列に第３のダイナミック型ラッチ回路が接続されている
請求項３記載の同期回路。
【請求項５】
上記スタティック型ラッチ回路はクリア信号の入力端を有し、クリア信号の入力により保持データをクリアする
請求項４記載の同期回路。
【請求項６】
制御信号の入力に応じて、入力データと上記第２のダイナミック型ラッチ回路の出力データとを選択的に出力する選択回路を有する
請求項４または５記載の同期回路。
【請求項７】
第１のダイナミック型ラッチ回路にクロスチェック用テストポイントが接続されている
請求項１または２記載の同期回路。
【請求項８】
第２のダイナミック型ラッチ回路にクロスチェック用テストポイントが接続されている
請求項７記載の同期回路。
【請求項９】
上記クロスチェック用テストポイントは、ダイナミック型ラッチ回路のダイナミック保持ノードとセンスラインとの間に接続され、ゲートがプローブラインに接続されたトランジスタにより構成されている
請求項３または７記載の同期回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、大規模ディジタル集積回路などで用いられる順序回路などに適用される同期回路に関するものである。
【０００２】
【従来の技術】
論理回路でありクロックに同期して動作する順序回路をＬＳＩで実現する際、現在は単相のクロックとＤ型フリップフロップを基本とした設計が多く行われている。
ところが、ＬＳＩの規模が大きくなり、クロック分配に伴う遅延の増大や、分周クロック、関数クロックの利用により末端でのクロックタイミングのずれ、すなわちクロックスキューが大きくなると、Ｄ型フリップフロップのホールド時間が満たされず、誤動作が起きる可能性が高くなる。
たとえば、０．７μｍルールのＣＭＯＳプロセスにおいて、クロックスキューの最大値は０．５ｎ秒オーダーで要求され、１０万ゲート以上の規模でこれを満たすことは容易ではない。
【０００３】
そこで、この問題を解決するため、レイアウト上でクロックスキューを減らすために、クロック配線に工夫を施すなど、種々の試みがなされている（たとえば、各種文献、「培風館  超高速ディジタルデバイスシリーズ２”超高速ＭＯＳデバイス”ｐ２４１〜２４４  」、「情報処理学会第４３回（平成３年後記）全国大会（３Ｒ−８）”クロックスキュー最小化配線手法”東芝ＵＬＳＩ研究所」、「情報処理学会第４３回（平成３年後記）全国大会（３Ｒ−７）”Ｃｌｏｃｋ  ｓｋｅｗ  ｍａｎａｇｅｍｅｎｔ  ｌａｙｏｕｔ手法”沖電気超ＬＳＩ開発センター」、信学技報ＩＤＣ８９−１９１  ”高性能クロック分配機能付０．８μｍＣＭＯＳＳＯＧ”三菱電気ＬＳＩ研究所」、ＮＥＣ技報Ｖｏｌ．４５  Ｎｏ．８／１９９２”Ｏｐｅｎ  ＣＡＤクロックツリーシンセシス”ＮＥＣ  ＵＬＳＩシステム開発研究所」  参照）。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の回路では、以下に示すような問題がある。
すなわち、ブロック毎の既存レイアウトを再利用したい場合に、クロック系のバッファ構成やセル配置を変えてチップ全体をバランスさせる必要があるので、結局最初から設計しなおさなければならない場合が多い。
また、プロセスが進み、動作速度やゲート数が増加するに従って、要求がますます厳しくなり、対処しきれなくなる可能性が高い。
さらに、大規模ＬＳＩで使う可能性のある分周クロックや関数クロックの利用に際しては、別途対策が必要である。
【０００５】
また、本質的にこの問題を解決するために、フルカスタム的な設計手法の１つとして２相ノンオーバーラップクロックとスルーラッチを基本とした設計手法が知られているが、クロック信号が２系統必要なことなど、設計の煩雑さや最大動作速度検証の難しさから用途が限られている。
【０００６】
また、図３２に示すように、単相クロックとＤ型フリップフロップＤＦＦ１  〜ＤＦＦ３  ・・を用いた設計でも、同様の効果を現出させることが可能である。
なお、図中、ＩＮＶ１  ，ＩＮＶ２  はクロック入力部を構成するインバータ、ＣＩＲは各Ｄ型フリップフロップＤＦＦ間に配置される組合せ回路をそれぞれ示している。
しかし、この構成ではＤ型フリップフロップの個数が倍増してしまう。
【０００７】
また、図３３に示すように、単相クロックとＤ型フリップフロップＤＦＦ４  ，ＤＦＦ５  を用い、Ｄ型フリップフロップＤＦＦ４  のデータ出力端ＱとＤ型フリップフロップＤＦＦ５  のデータ入力端Ｄとの間に、たとえばインバータＩＮＶ３  〜ＩＮＶ６  からなる遅延ゲートを挿入し、あるいはそのような遅延ゲートをＤ型フリップフロップＤＦＦセルに作り付けてしまうことでも効果がある。
しかし、このような構成では、ゲート数、あるいはセル面積が大幅に増加してしまう。
【０００８】
また、ＬＳＩの大規模化に伴う別の問題として、ＬＳＩのテストがある。
ＬＳＩのテストを容易化するための方式として、Ｄ型フリップフロップの各入力の前にセレクタを設けてスキャン回路を構成するスキャン方式や、ゲートアレイにおいて格子状の埋め込みテスト回路を用いるクロスチェック方式が知られている。
しかし、これらのテストの容易化回路では、テスト機能追加によりＤ型フリップフロップの面積が大幅に増加してしまう。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の同期回路は、クロック信号の第１のレベルから第２のレベルへの変化点でデータを入力し、第２のレベルから第１のレベルへの変化点でデータを出力するラッチ回路を有し、上記ラッチ回路は、第１のダイナミック型ラッチ回路と、第２のダイナミック型ラッチ回路と、スタティック型ラッチ回路とを有し、スタティック型ラッチ回路を第１のダイナミック型ラッチ回路と第２のダイナミック型ラッチ回路との間に挟んで各回路が縦続接続されている。
【００１２】
また、本発明の同期回路では、上記ラッチ回路が、第１のダイナミック型ラッチ回路と、第２のダイナミック型ラッチ回路と、スタティック型ラッチ回路とを有し、スタティック型ラッチ回路を第１のダイナミック型ラッチ回路と第２のダイナミック型ラッチ回路との間に挟んで各回路が縦続接続されている。
【００１３】
また、本発明の同期回路は、パルス幅を所定時間に制限したクロック信号を生成し、上記ラッチ回路に出力するパルス発生回路を有する。
【００１４】
また、本発明の同期回路では、第１のダイナミック型ラッチ回路にテスト信号を入力させるテスト信号入力部を有する。
【００１５】
また、本発明の同期回路では、上記第１のダイナミック型ラッチ回路の出力に対して、上記スタティック型ラッチ回路と並列に第３のダイナミック型ラッチ回路が接続されている
【００１６】
また、本発明の同期回路では、上記スタティック型ラッチ回路はクリア信号の入力端を有し、クリア信号の入力により保持データをクリアする。
【００１７】
また、本発明の同期回路では、制御信号の入力に応じて、入力データと上記第２のダイナミック型ラッチ回路の出力データとを選択的に出力する選択回路を有する。
【００１８】
また、本発明の同期回路では、第１のダイナミック型ラッチ回路にクロスチェック用テストポイントが接続されている。
【００１９】
また、本発明の同期回路では、第２のダイナミック型ラッチ回路にクロスチェック用テストポイントが接続されている。
【００２０】
また、本発明の同期回路では、上記クロスチェック用テストポイントは、ダイナミック型ラッチ回路のダイナミック保持ノードとセンスラインとの間に接続され、ゲートがプローブラインに接続されたトランジスタにより構成されている。
【００２１】
【作用】
本発明によれば、たとえばパルス発生回路においてパルス幅が所定時間に制限されたクロック信号が生成され、生成されたクロック信号はラッチ回路に入力される。
ラッチ回路では、入力したクロック信号の第１のレベルから第２のレベルへの変化点でデータの入力が行われ、第２のレベルから第１のレベルへの変化点でデータの出力が行われる。
その結果、パルス発生回路で生成されるクロック信号のパルス幅分のクロックスキューがあっても、回路は正常に動作可能である。
【００２２】
また、本発明によれば、ダイナミック型ラッチ回路のデータ保持時間は、入力クロック信号のパルス幅にて決定される。
【００２３】
また、本発明によれば、たとえばスキャンパステストモード時に、スキャンテスト信号がテスト信号入力部を介して第１のダイナミック型ラッチ回路に入力される。
この場合、動作スピードの低下もほとんど生じることがなく、スキャン動作においても、クロックスキューの発生が防止される。
【００２４】
また、第３のダイナミック型ラッチ回路が設けられた回路では、スキャンモード時には、この第３のダイナミック型ラッチ回路からスキャン出力が得られる。
また、クリア入力端を有する同期回路はクリア機能を有するが、クリア信号が入力されていても、第３のダイナミック型ラッチ回路からスキャン出力が得られることから、クリア信号が入力されていても、スキャン動作は影響を受けない。
さらに、選択回路を設けた回路では、いわゆるバウンダリスキャンセルが構成され、選択回路において制御信号の入力に応じて入力データおよび第２のダイナミック型ラッチ回路の出力データのいずれかが選択されて出力される。
【００２５】
また、本発明の同期回路では、第１のダイナミック型ラッチ回路に接続されたクロスチェック用テストポイントのトランジスタゲートに接続されるプローブラインのレベルに応じて、センスライン値の書き込みが行われる。
【００２６】
また、本発明の同期回路では、第１および第２のダイナミック型ラッチ回路の出力側にクロスチェック用テストポイントがそれぞれ接続されて、ディレイテストが実現される。
【００２７】
【実施例】
図１は本発明に係る同期回路の第１の実施例を示す回路図、図２は本発明に係るパルス発生回路の一構成例を示す回路図、図３は図１および図２の各部の動作を示すタイミングチャートである。
図において、ＤＳＤは同期回路、ＤＬ１は第１のダイナミック型スルーラッチ回路、ＳＬ１はスタティック型スルーラッチ回路、ＤＬ２は第２のダイナミック型スルーラッチ回路、ＣＬＫＩＮはクロック入力部、ＰＧはパルス発生回路をそれぞれ示している。
【００２８】
本同期回路ＤＳＤは、第１のダイナミック型スルーラッチ回路ＤＬ１と第２のダイナミック型スルーラッチ回路ＤＬ２との間にスタティック型スルーラッチ回路ＳＬ１を挟んだ形で各回路が縦続接続されて、クロック入力部ＣＬＫＩＮに入力されるパルス発生回路ＰＧで発生されたクロック信号ＣＫＰの立ち上がりのタイミングでデータのサンプリングを行い、立ち下がりのタイミングでデータを出力するように構成されている。
【００２９】
第１のダイナミック型スルーラッチ回路ＤＬ１は、トランスファーゲートＴＦＤＬ１１およびインバータＩＮＶＤＬ１１により構成されている。
トランスファーゲートＴＦＤＬ１１は、ｐチャネルＭＯＳトランジスタＰＴＤＬ１１およびｎチャネルＭＯＳトランジスタＮＴＤＬ１１のソースおよびドレイン同士が接続されて２つの入出力端が構成され、一方の入出力端がデータ入力端Ｄに接続され、他方の入出力端がノードＮ１としてインバータＩＮＶＤＬ１１の入力に接続されている。
【００３０】
スタティック型スルーラッチ回路ＳＬ１は、トランスファーゲートＴＦＳＬ１１，ＴＦＳＬ１２、および直列接続されたインバータＩＮＶＳＬ１１，ＩＮＶＳＬ１２により構成されている。
トランスファーゲートＴＦＳＬ１１は、ｐチャネルＭＯＳトランジスタＰＴＳＬ１１およびｎチャネルＭＯＳトランジスタＮＴＳＬ１１のソースおよびドレイン同士が接続されて２つの入出力端が構成され、一方の入出力端がノードＮ２を構成する第１のダイナミック型スルーラッチ回路ＤＬ１のインバータＩＮＶＤＬ１１の出力に接続されている。また、他方の入出力端はインバータＩＮＶＳＬ１１の入力およびトランスファーゲートＴＦＳＬ１２の一方の入出力端に接続され、これらの接続中点によりノードＮ３が構成されている。
トランスファーゲートＴＦＳＬ１２は、ｐチャネルＭＯＳトランジスタＰＴＳＬ１２およびｎチャネルＭＯＳトランジスタＮＴＳＬ１２のソースおよびドレイン同士が接続されて２つの入出力端が構成され、一方の入出力端がノードＮ３に接続され、他方の入出力端はインバータＩＮＶＳＬ１２の出力に接続され、これらの接続中点によりノードＮ５が構成されている。
また、インバータＩＮＶＳＬ１１の出力によりノードＮ４が構成され、ノードＮ４がインバータＩＮＶＳＬ１２の入力と接続されている。
【００３１】
第２のダイナミック型スルーラッチ回路ＤＬ２は、トランスファーゲートＴＦＤＬ２１およびインバータＩＮＶＤＬ２１により構成されている。
トランスファーゲートＴＦＤＬ２１は、ｐチャネルＭＯＳトランジスタＰＴＤＬ２１およびｎチャネルＭＯＳトランジスタＮＴＤＬ２１のソースおよびドレイン同士を接続して２つの入出力端が構成され、一方の入出力端がスタティック型スルーラッチ回路ＳＬ１の出力であるノードＮ５に接続され、他方の入出力端がノードＮ６としてインバータＩＮＶＤＬ２１の入力に接続されている。
そして、インバータＩＮＶＤＬ２１の出力がデータ出力端Ｑに接続されている。
【００３２】
クロック入力部ＣＬＫＩＮは、直列接続されたインバータＩＮＶＩＮ１１およびＩＮＶＩＮ１２により構成されている。
インバータＩＮＶＩＮ１１の入力はクロック入力端ＣＫに接続され、インバータＩＮＶＩＮ１２の出力は第１のダイナミック型スルーラッチ回路ＤＬ１のトランスファーゲートＴＦＤＬ１１のｐチャネルＭＯＳトランジスタＰＴＤＬ１１のゲート、スタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１１のｎチャネルＭＯＳトランジスタＮＴＳＬ１１のゲート、トランスファーゲートＴＦＳＬ１２のｐチャネルＭＯＳトランジスタＰＴＳＬ１２のゲート、および第２のダイナミック型スルーラッチ回路ＤＬ２のトランスファーゲートＴＦＤＬ２１のｐチャネルＭＯＳトランジスタＰＴＤＬ２１のゲートにそれぞれ接続されている。
また、インバータＩＮＶＩＮ１１の出力とインバータＩＮＶＩＮ１２の入力との接続中点は第１のダイナミック型スルーラッチ回路ＤＬ１のトランスファーゲートＴＦＤＬ１１のｎチャネルＭＯＳトランジスタＮＴＤＬ１１のゲート、スタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１１のｐチャネルＭＯＳトランジスタＰＴＳＬ１１のゲート、トランスファーゲートＴＦＳＬ１２のｎチャネルＭＯＳトランジスタＮＴＳＬ１２のゲート、および第２のダイナミック型スルーラッチ回路ＤＬ２のトランスファーゲートＴＦＤＬ２１のｎチャネルＭＯＳトランジスタＮＴＤＬ２１のゲートにそれぞれ接続されている。
【００３３】
パルス発生回路ＰＧは、図２に示すように、２入力ナンド回路ＮＡＮＤＰＧ１  、インバータＩＮＶＰＧ１  、およびパルス幅調整用バッファ群ＢＦＧにより構成され、たとえばパルス幅を５ｎ秒に制限したクロックパルス信号ＣＫＰを生成する。すなわち、入力したクロック信号ＣＬＫの立ち上がりで同期してクロックスキューを補償するために必要な時間幅のパルス信号ＣＫＰを出力する。
ナンド回路ＮＡＮＤＰＧ１  の一方の入力は所定周期のクロック信号ＣＬＫの入力ラインに接続され、他方の入力はパルス幅調整用バッファ群ＢＦＧの出力信号Ｎ０の出力ラインに接続されている。
パルス幅調整用バッファ群ＢＦＧは、クロック信号ＣＬＫが入力されるインバータＩＮＶＢＦＧ１と、インバータＩＮＶＢＦＧ１の出力側に直列に接続された複数のバッファＢＦにより構成され、クロック信号ＣＬＫのパルス幅を調整するための信号Ｎ０をナンド回路ＮＡＮＤＰＧ１  に出力する。
ナンド回路ＮＡＮＤＰＧ１  の出力はインバータＩＮＶＰＧ１  の入力に接続され、ナンド回路ＮＡＮＤＰＧ１  はクロック信号ＣＬＫと信号Ｎ０との否定的論理積をとりインバータＩＮＶＰＧ１  に出力する。
インバータＩＮＶＰＧ１  の出力は同期回路ＤＳＤのクロック入力端ＣＫに接続されており、図３に示すような、パルス幅がたとえば５ｎ秒に制限されたクロックパルス信号ＣＫＰを出力する。
【００３４】
次に、上記構成による動作を、図３のタイミングチャートを参照しながら説明する。
まず、パルス発生回路ＰＧにおいて、クロック信号ＣＬＫおよびパルス幅調整用バッファ群ＢＦＧの出力信号Ｎ０がナンド回路ＮＡＮＤＰＧ１  で否定的論理積がとられ、その結果がインバータＩＮＶＰＧ１  に入力される。そして、パルス幅がクロックスキューを補償するために必要な時間幅、たとえば５ｎ秒に調整されたクロックパルス信号ＣＫＰとして出力される。
【００３５】
パルス発生回路ＰＧから出力されたクロックパルス信号ＣＫＰは、同期回路ＤＳＤのクロック入力端ＣＫに入力され、クロック入力部ＣＬＫＩＮに入力される。
クロック入力部ＣＬＫＩＮにおいては、クロックパルス信号ＣＫＰの立ち上がりのタイミングで、インバータＩＮＶＩＮ１１の出力側はローレベルとなり、インバータＩＮＶＩＮ１２の出力側はハイレベルとなる。
したがって、インバータＩＮＶＩＮ１１の出力に接続された第１のダイナミック型スルーラッチ回路ＤＬ１のトランスファーゲートＴＦＤＬ１１のｎチャネルＭＯＳトランジスタＮＴＤＬ１１、スタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１２のｎチャネルＭＯＳトランジスタＮＴＳＬ１２、および第２のダイナミック型スルーラッチ回路ＤＬ２のトランスファーゲートＴＦＤＬ２１のｎチャネルＭＯＳトランジスタＮＴＤＬ２１はオフ状態となり、スタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１１のｐチャネルＭＯＳトランジスタＰＴＳＬ１１はオン状態となる
【００３６】
同様に、インバータＩＮＶＩＮ１２の出力に接続された第１のダイナミック型スルーラッチ回路ＤＬ１のトランスファーゲートＴＦＤＬ１１のｐチャネルＭＯＳトランジスタＰＴＤＬ１１、スタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１２のｐチャネルＭＯＳトランジスタＰＴＳＬ１２、および第２のダイナミック型スルーラッチ回路ＤＬ２のトランスファーゲートＴＦＤＬ２１のｐチャネルＭＯＳトランジスタＰＴＤＬ２１はオフ状態となり、スタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１１のｎチャネルＭＯＳトランジスタＮＴＳＬ１１はオン状態となる。
すなわち、トランスファーゲートＴＦＤＬ１１、ＴＦＳＬ１２およびＴＦＤＬ２１は非導通状態となり、トランスファーゲートＴＦＳＬ１１が導通状態となる。
【００３７】
その結果、図３の例では、第１のダイナミック型スルーラッチ回路ＤＬ１におけるノードＮ１は、ハイレベルに保持され、ノードＮ２はローレベルに保持される。
このとき、第２のスタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１１が導通状態にあることから、ノードＮ３はローレベル、ノードＮ４はハイレベル、ノードＮ５はローレベルに保持される。
そして、第２のダイナミック型スルーラッチ回路ＤＬ２のトランスファーゲートＴＦＤＬ２１は非導通状態にあることから、ノードＮ６はハイレベルに保持される。
したがって、出力端Ｑのレベルはローとなっている。
【００３８】
そして、５ｎ秒後にクロックパルス信号ＣＫＰが立ち下がったタイミングで、クロック入力部ＣＬＫＩＮのインバータＩＮＶＩＮ１１の出力側はハイレベルとなり、インバータＩＮＶＩＮ１２の出力側はローレベルとなる。
その結果、トランスファーゲートＴＦＤＬ１１、ＴＦＳＬ１２およびＴＦＤＬ２１が導通状態に切り替わり、トランスファーゲートＴＦＳＬ１１が非導通状態に切り替わる。
これに伴い、ノードＮ５のローレベルがトランスファーゲートＴＦＤＬ２１を通してノードＮ６に伝送され、インバータＩＮＶＤＬ２１を介して出力端Ｑがハイレベルに切り替わる。
【００３９】
このように、本同期回路ＤＳＤは、クロックパルス信号ＣＫＰの立ち上がりでデータのサンプリングが行われ、立ち下がりでデータの出力が行われる。
その結果、パルス発生回路ＰＧで生成されるクロックパルス信号ＣＫＰのパルス幅分のクロックスキューがあっても、回路は正常に動作可能である。
【００４０】
以上説明したように、本実施例によれば、第１のダイナミック型スルーラッチ回路ＤＬ１と第２のダイナミック型スルーラッチ回路ＤＬ２との間にスタティック型スルーラッチ回路ＳＬ１を配置して各回路を縦続接続し、クロック入力部ＣＬＫＩＮに入力されるパルス発生回路ＰＧで発生されたクロック信号ＣＫＰの立ち上がりのタイミングでデータのサンプリングを行い、立ち下がりのタイミングでデータを出力するように構成したので、パルス発生回路ＰＧで発生するクロックパルス幅をクロックスキューより大きくすることにより、クロック分配のタイミングずれなどに基づくクロックスキューによるＬＳＩの誤動作を防止できる。
また、クロック分配に関するレイアウトが容易になる。
さらに、本回路を構成する３つのラッチのうち、２つをダイナミック型としているため、従来のスタティック型のＤ型フリップフロップとほぼ同じゲート数で実現できる。
さらにまた、一部にダイナミック型ラッチを用いているにもかかわらず、パルス発生回路ＰＧとの併用で元クロックの最低周波数に対する制約を受けることはない。
【００４１】
また、パルス発生回路ＰＧを用いない場合、ＬＳＩの最高動作速度は１／２になってしまうが、パルス発生回路ＰＧを用いた場合の速度低下は、パルス発生回路の出力パルス幅／クロック周期の割合にとどまる。
たとえば、クロックスキューが５ｎ秒、クロック周波数が２０ＭＨｚの場合、最高動作周波数の低下は、１０％程度で済む。
さらに、従来のＤ型フリップフロップを中心とした設計から容易に移行でき、また、混在も可能であり、タイミング検証が容易であるなどの利点がある。
【００４２】
なお、本実施例では、クロックパルス信号ＣＫＰの立ち上がりでデータのサンプリングを行い、立ち下がりでデータの出力を行うように構成したが、クロックパルス信号ＣＫＰの立ち下がりでデータのサンプリングを行い、立ち上がりでデータの出力を行うように構成しても良いことはいうまでもなく、上述したと同様の効果を得ることができる。
【００４３】
また、本実施例では、２つのダイナミック型ラッチ回路で１つのスタティック型ラッチ回路を挟んで１つの記憶セルとしたが、ＬＳＩ内部でクロックスキュー対策の不要な部分については１つのダイナミック型ラッチ回路と１つのスタティック型ラッチ回路で１つの記憶セルを構成してもよく、この場合、ゲート数の削減を図れる利点がある。
【００４４】
また、本実施例では、スタティック型ラッチ回路を含ませた回路構成を用いたが、元クロック信号の同期がダイナミック型ラッチのデータ保持時間を常に満たせるならば、全てをダイナミック型ラッチ回路からなる回路構成とすることも可能であり、この場合もゲート数の削減を図れるという利点がある。
【００４５】
図４は、図１の同期回路ＤＳＤを複数並列に配列した構成例を示す図である。本例では、同期回路ＤＳＤおよびパルス発生回路ＰＧを図中、シンボル図で示している。
各同期回路ＤＳＤのクロック入力端ＣＫに入力させるクロックパルス信号ＣＫＰｎは、たとえば図４に示すように、パルス発生回路ＰＧの出力側に必要に応じクロックバッファＢＦＣＫを挿入して発生するように構成される。
また、図４において、ＣＩＲはデータ記憶機能を持たない組合せ回路を示し、ＤＩＮは入力データ、ＤＯＵＴ  は出力データをそれぞれ示している。
この場合、パルス発生回路ＰＧで発生されるクロックパルス信号ＰＧのパルス幅は、ダイナミック型ラッチ回路のデータ保持時間を決めるためのパルス幅であって、並列的に多数設けられる記憶セルに到達するクロックパルス信号の時間差より大きく、かつダイナミック型ラッチ回路のデータ保持が保証される時間幅内におさめられる。
【００４６】
次に、図４を用いて、図１の同期回路ＤＳＤを適用した場合のホールド時間について考察する。
ここでは、第１段目の同期回路ＤＳＤの出力Ｑ１  を組み合わせ回路ＣＩＲを介して第２段目の同期回路ＤＳＤの入力Ｄに入力させる場合を例に説明する。
【００４７】
パルス発生回路ＰＧの出力から第１段目の同期回路ＤＳＤのクロック入力端ＣＫまでの遅延時間ｄ１  を２ｎ秒、パルス発生回路ＰＧの出力から第２段目の同期回路ＤＳＤのクロック入力端ＣＫまでの遅延時間ｄ２  を４ｎ秒、パルス発生回路ＰＧの出力パルス幅ＰＷを５ｎ秒とする。
第１段目の同期回路ＤＳＤの入力ＣＫの立ち下がりから出力Ｑが変化し、それが組み合わせ回路ＣＩＲを介して第２段目の同期回路ＤＳＤの入力端Ｄまでの遅延時間ｄ３  を２ｎ秒、第２段目の同期回路ＤＳＤのホールド時間ＨＴを０．５ｎ秒とする。
このとき、ホールド時間の余裕ＨＴＳは次のようになる。
0003557640.tif 000002
したがって、本発明の同期回路を用いることにより、エラーの発生を防止できる。
【００４８】
これに対して、従来のようにＤ型フリップフロップを適用した場合には、ホールド時間の余裕ＨＴＳＣは、ほぼＰＷだけ減少し、次のようになる。
0003557640.tif 000003
したがって、従来の回路の場合には、エラーが発生する。
【００４９】
また、図５は、本発明に係るパルス発生回路の他の構成例を示す回路図である。このパルス発生回路ＰＧａは、高速クロックを用いた場合の回路例を示している。
本回路は、図５に示すように、Ｄ型フリップフロップＤＦＦＰＧ１  ，ＤＦＦＰＧ２  を縦続接続し、これらのクロック入力端に、たとえば１００ＭＨｚ程度の高速クロックＨＣＬＫを入力するように構成している。
そして、入力データが入力される第１段目のフリップフロップＤＦＦＰＧ１  のＱ出力と、インバータＩＮＶＰＧ２  を介した第２段目のフリップフロップＤＦＦＰＧ２  のＱ出力とをナンド回路ＮＡＮＤＰＧ２  に入力させて否定的論理積をとり、その結果をインバータＩＮＶＰＧ３  を介して出力するように構成されている。
このパルス発生回路ＰＧａの出力クロックパルス信号ＣＫＰは、図１に示すような同期回路ＤＳＤのクロック入力端に入力される。
【００５０】
【実施例２】
図６は、本発明に係る同期回路の第２の実施例を示す回路図である。
本実施例と上述した実施例１と異なる点は、クリア機能を付加したことにある。
具体的には、図１のスタティック型スルーラッチ回路ＳＬ１におけるインバータＩＮＶＳＬ１２の代わりに２入力ナンド回路ＮＡＮＤＳＬ１２が設けられ、２入力ナンド回路ＮＡＮＤＳＬ１２の一方の入力がインバータＩＮＶＳＬ１１の出力に接続され、他方の入力がクリア信号の入力端ＣＬに接続されている。
【００５１】
その他の構成は上述した実施例１と同様であり、実施例１と同様の効果を得ることができる。
【００５２】
【実施例３】
図７は、本発明に係る同期回路の第３の実施例を示す回路図である。
本実施例と上述した実施例１と異なる点は、プリセット機能を付加したことにある。
具体的には、図１のスタティック型スルーラッチ回路ＳＬ１におけるインバータＩＮＶＳＬ１１の代わりに２入力ナンド回路ＮＡＮＤＳＬ１１が設けられ、２入力ナンド回路ＮＡＮＤＳＬ１１の一方の入力がトランスファーゲートＴＦＳＬ１１の出力に接続され、他方の入力がプリセット信号の入力端ＰＲに接続されている。
【００５３】
その他の構成は上述した実施例１と同様であり、実施例１と同様の効果を得ることができる。
【００５４】
【実施例４】
図８は、本発明に係る同期回路の第４の実施例を示す回路図である。
本実施例と上述した実施例１と異なる点は、クリアおよびプリセット機能を付加したことにある。
具体的には、図１のスタティック型スルーラッチ回路ＳＬ１におけるインバータＩＮＶＳＬ１１の代わりに２入力ナンド回路ＮＡＮＤＳＬ１１が設けられ、２入力ナンド回路ＮＡＮＤＳＬ１１の一方の入力がトランスファーゲートＴＦＳＬ１１の出力に接続され、他方の入力がプリセット信号の入力端ＰＲに接続されているとともに、インバータＩＮＶＳＬ１２の代わりに２入力ナンド回路ＮＡＮＤＳＬ１２が設けられ、２入力ナンド回路ＮＡＮＤＳＬ１２の一方の入力が２入力ナンド回路ＮＡＮＤＳＬ１１の出力に接続され、他方の入力がクリア信号の入力端ＣＬに接続されている。
【００５５】
その他の構成は上述した実施例１と同様であり、実施例１と同様の効果を得ることができる。
【００５６】
【実施例５】
図９は、本発明に係る同期回路の第５の実施例を示す回路図である。
本実施例では、第１および第２のダイナミック型スルーラッチ回路およびスタティック型スルーラッチ回路を、実施例１と異なる構成としている。
【００５７】
具体的には、第１のダイナミック型スルーラッチ回路ＤＬ１ａは、電源電圧ＶＣＣの供給ラインと接地との間に、ｐチャネルＭＯＳトランジスタＰＴＤＬ１１，ＰＴＤＬ１２およびｎチャネルＭＯＳトランジスタＮＴＤＬ１１，ＮＴＤＬ１２を直列に接続したいわゆるクロックドインバータとして構成されている。
ｐチャネルＭＯＳトランジスタＰＴＤＬ１１のゲートおよびｎチャネルＭＯＳトランジスタＮＴＤＬ１２のゲートがデータ入力端Ｄに接続され、ｐチャネルＭＯＳトランジスタＰＴＤＬ１２のゲートがインバータＩＮＶＩＮ１２の出力に接続され、ｎチャネルＭＯＳトランジスタＮＴＤＬ１１のゲートがインバータＩＮＶＩＮ１１の出力に接続されている。
【００５８】
スタティック型スルーラッチ回路ＳＬ１ａは、２入力アンド回路ＡＮＤＳＬ１１，ＡＮＤＳＬ１２、ノア回路ＮＯＲＳＬ１１およびインバータＩＮＶＳＬ１３により構成されている。
アンド回路ＡＮＤＳＬ１１の一方の入力は第１のダイナミック型スルーラッチ回路ＤＬ１ａのｐチャネルＭＯＳトランジスタＰＴＤＬ１２とｎチャネルＭＯＳトランジスタＮＴＤＬ１１との接続中点に接続され、他方の入力はｐチャネルＭＯＳトランジスタＰＴＤＬ１２のゲートとインバータＩＮＶＩＮ１２の出力との接続中点に接続され、出力はノア回路ＮＯＲＳＬ１１の一方の入力に接続されている。
アンド回路ＡＮＤＳＬ１２の一方の入力は第１のダイナミック型スルーラッチ回路ＤＬ１ａのｎチャネルＭＯＳトランジスタＮＴＤＬ１１のゲートとインバータＩＮＶＩＮ１１の出力との接続中点に接続され、他方の入力はインバータＩＮＶＳＬ１３の出力に接続され、出力はノア回路ＮＯＲＳＬ１１の他方の入力に接続されている。
そして、ノア回路ＮＯＲＳＬ１１の出力はインバータＩＮＶＳＬ１３の入力に接続されている。
【００５９】
第２のダイナミック型スルーラッチ回路ＤＬ２ａは、電源電圧ＶＣＣの供給ラインと接地との間に、ｐチャネルＭＯＳトランジスタＰＴＤＬ２１，ＰＴＤＬ２２およびｎチャネルＭＯＳトランジスタＮＴＤＬ２１，ＮＴＤＬ２２を直列に接続したクロックドインバータと、インバータＩＮＶ２１により構成されている。
ｐチャネルＭＯＳトランジスタＰＴＤＬ２１のゲートおよびｎチャネルＭＯＳトランジスタＮＴＤＬ２２のゲートがスタティック型スルーラッチ回路ＳＬ１ａのノア回路ＮＯＲＳＬ１１の出力に接続され、ｐチャネルＭＯＳトランジスタＰＴＤＬ２２のゲートがインバータＩＮＶＩＮ１２の出力とｐチャネルＭＯＳトランジスタＰＴＤＬ１２のゲートとの接続中点に接続され、ｎチャネルＭＯＳトランジスタＮＴＤＬ２１のゲートがインバータＩＮＶＩＮ１１の出力とｎチャネルＭＯＳトランジスタＮＴＤＬ１１のゲートとの接続中点に接続されている。
そして、ｐチャネルＭＯＳトランジスタＰＴＤＬ２２とｎチャネルＭＯＳトランジスタＮＴＤＬ２１との接続中点がインバータＩＮＶＤＬ２１の入力に接続され、インバータＩＮＶＤＬ２１の出力がデータ出力端Ｑに接続されている。
【００６０】
このような構成においても、上述した実施例１と同様の作用効果を得ることができる。
【００６１】
【実施例６】
図１０は、本発明に係る同期回路の第６の実施例を示す回路図である。
本実施例では、スタティック型スルーラッチ回路を、実施例１と異なる構成としている。
【００６２】
具体的には、スタティック型スルーラッチ回路ＳＬ１ｂは、２入力アンド回路ＡＮＤＳＬ１１，ＡＮＤＳＬ１２および２入力ノア回路ＮＯＲＳＬ１１，ＮＯＲＳＬ１２により構成されている。
アンド回路ＡＮＤＳＬ１１の一方の入力はトランスファーゲートＴＦＤＬ１１の他方の入出力端に接続され、他方の入力はインバータＩＮＶＩＮ１２の出力に接続され、出力はノア回路ＮＯＲＳＬ１１の一方の入力に接続されている。
アンド回路ＡＮＤＳＬ１２の一方の入力はインバータＩＮＶＤＬ１１の出力に接続され、他方の入力はインバータＩＮＶＩＮ１２の出力に接続され、出力はノア回路ＮＯＲＳＬ１２の一方の入力に接続されている。
ノア回路ＮＯＲＳＬ１１の他方の入力はノア回路ＮＯＲＳＬ１２の出力に接続され、ノア回路ＮＯＲＳＬ１２の他方の入力はノア回路ＮＯＲＳＬ１１の出力に接続され、ノア回路ＮＯＲＳＬ１２の他方の入力とノア回路ＮＯＲＳＬ１１の出力との接続中点がトランスファーゲートＴＦＤＬ２１の一方の入出力端に接続されている。
【００６３】
このような構成においても、上述した実施例１と同様の作用効果を得ることができる。
【００６４】
【実施例７】
図１１は、本発明に係る同期回路の第７の実施例を示す回路図である。
本実施例が実施例１と異なる点は、スキャンテスト信号入力部ＴＳＴＩＮを第  １のダイナミック型スルーラッチ回路ＤＬ１に対して並列に設けることによりスキャン機能を付加したことにある。
スキャンテスト信号入力部ＴＳＴＩＮは、トランスファーゲートＴＦＳＣ１１とインバータＩＮＶＳＣ１１およびＩＮＶＳＣ１２により構成されている。
【００６５】
具体的な接続は、第１のダイナミック型スルーラッチ回路ＤＬ１のトランスファーゲートＴＦＤＬ１１と並列にスキャンデータＳＣの入力用のトランスファーゲートＴＦＳＣ１１が設けられ、トランスファーゲートＴＦＳＣ１１の一方の入出力端がトランスファーゲートＴＦＤＬ１１の他方の入出力端Ｎ１に接続されている。
トランスファーゲートＴＦＳＣ１１は、ｐチャネルＭＯＳトランジスタＰＴＳＣ１１およびｎチャネルＭＯＳトランジスタＮＴＳＣ１１のソースおよびドレイン同士が接続されて構成され、上述したように、一方の入出力端がトランスファーゲートＴＦＤＬ１１の他方の入出力端Ｎ１に接続され、他方の入出力端がスキャンデータＳＣの入力端ＳＣＩに接続されている。
【００６６】
そして、トランスファーゲートＴＦＳＣ１１のｐチャネルＭＯＳトランジスタＰＴＳＣ１１およびｎチャネルＭＯＳトランジスタＮＴＳＣ１１のゲートに制御用スキャンクロック信号ＳＣＫを互いに相補的なレベルで入力させるための、直列接続されたインバータＩＮＶＳＣ１１およびＩＮＶＳＣ１２が設けられている。
具体的には、インバータＩＮＶＳＣ１１の入力がスキャンクロック信号ＳＣＫの入力端ＳＣＫＩに接続され、インバータＩＮＶＳＣ１１の出力とインバータＩＮＶＳＣ１２の入力との接続中点がトランスファーゲートＴＦＳＣ１１のｎチャネルＭＯＳトランジスタＮＴＳＣ１１のゲートに接続され、インバータＩＮＶＳＣ１２の出力がｐチャネルＭＯＳトランジスタＰＴＳＣ１１のゲートに接続されている。
【００６７】
このスキャン機能付同期回路ＤＳＤＳＣの動作モードとしては、ノーマルモードとスキャンモードとがある。
図１２はノーマルモードにおけるタイミングチャートを示し、図１３はスキャンモードにおけるタイミングチャートを示している。
【００６８】
ノーマルモードでは、図１２に示すように、制御用スキャンクロック信号ＳＣＫはハイレベルに固定され、トランスファーゲートＴＦＳＣ１１は非導通状態に保持される。
したがって、スキャン機能付同期回路ＤＳＤＳＣでは、図１に示す同期回路ＤＳＤと同様の動作が行われる。
【００６９】
これに対して、スキャンモードでは、クロックパルス信号ＣＫＰがハイレベルに設定された後、制御用スキャンクロック信号ＳＣＫがハイレベルからローレベルに切り替えられる。
この状態で、入力端ＳＣＩからスキャンデータＳＣが取り込まれる。
ただし、この状態では、このスキャンデータＳＣはＱ出力へは出力されていない。このため、スキャン動作時にもクロックスキューは発生しない。
次いで、制御用スキャンクロック信号ＳＣＫがローレベルからハイレベルに切り替えられた後、クロックパルス信号ＣＫＰがハイレベルからローレベルに切り替えられて、Ｑ出力にスキャンデータが伝送される。
これにて１回のスキャン（シフト）動作が完了する。
【００７０】
以上説明したように、本実施例によれば、上述した実施例１と同様の作用効果を得ることができることはもとより、少ない追加回路でスキャン機能を実現でき、動作スピードの低下もほとんど生じることがなく、スキャン動作においても、クロックスキューの発生を防止できる利点がある。
【００７１】
【実施例８】
図１４は、本発明に係る同期回路の第８の実施例を示す回路図である。
本実施例が上述した実施例７と異なる点は、スキャンのためのトランスファーゲートＴＦＳＣ１１がｐチャネルＭＯＳトランジスタＰＴＳＣ１１のみで構成されたことにある。そのため、制御用のスキャンクロック信号ＳＣＫの入力用インバータＩＮＶＳＣ１１，ＩＮＶＳＣ１２も設けられていない。
【００７２】
この構成の場合、スキャン時に漏れ電流が発生するおそれがあるが、実際にスキャン動作が行われるのは製品検査時のみであることから容認可能である。
また、スキャンクロック信号ＳＣＫ用のバッファが省略されていることになるので、スキャンクロック信号ＳＣＫが鈍って到達するが、本体の同期回路自体が上述したようにクロックスキューが発生しない構造であることから、それに起因して誤動作することがない。
なお、スキャンのためのトランスファーゲートＴＦＳＣ１１がｎチャネルＭＯＳトランジスタＮＴＳＣ１１のみで構成され、制御用のスキャンクロック信号ＳＣＫのレベルが実施例７と反転させたものも同様の作用効果を得ることができる。
【００７３】
【実施例９】
図１５は、本発明に係る同期回路の第９の実施例を示す回路図である。
本実施例が上述した実施例７と異なる点は、Ｑ出力と並列にスキャン出力ＳＣＯが設けられていることにある。
その他の構成は実施例７と同様である。
【００７４】
このような構成にすることにより、上述した実施例７の効果と同様の効果を得られることはもとより、Ｑ出力がスキャンパス配線の影響を受けず、より高速なシステム動作を実現できるという利点がある。
【００７５】
【実施例１０】
図１６は、本発明に係る同期回路の第１０の実施例を示す回路図である。
本実施例が上述した実施例７と異なる点は、スタティック型スルーラッチ回路ＳＬ１のトランスファーゲートＴＦＳＬ１２の他方の入出力端がインバータＩＮＶＤＬ２２の入力に接続されてそのインバータＩＮＶＤＬ２２の出力がＱ出力とされ、第２のダイナミック型スルーラッチ回路ＤＬ２の出力がスキャン出力ＳＣＯとして構成されていることにある。
【００７６】
このような構成の同期回路では、ノーマルモード時のＱ出力に対してはゲート数の削減が図られているもののクロックスキュー対策はなされない構成となる。これに対して、スキャンモード時のスキャン出力ＳＣＯに対してはクロックスキュー対策がなされた構成となっている。
【００７７】
【実施例１１】
図１７は、本発明に係る同期回路の第１１の実施例を示す回路図である。
本実施例が上述した実施例７と異なる点は、第１のダイナミック型スルーラッチ回路ＤＬ１  の出力であるインバータＩＮＶＤＬ１１の出力側ノードＮ２  に対して、スタティック型スルーラッチ回路ＳＬ１  に並列に第３のダイナミック型スルーラッチ回路ＤＬ３を接続したことにある。
第３のダイナミック型スルーラッチ回路ＤＬ３は、トランスファーゲートＴＦＤＬ３１およびインバータＩＮＶＤＬ３１により構成されている。
【００７８】
トランスファーゲートＴＦＤＬ３１は、ｐチャネルＭＯＳトランジスタＰＴＤＬ３１およびｎチャネルＭＯＳトランジスタＮＴＤＬ３１のソースおよびドレイン同士が接続されて構成され、上述したように、一方の入出力端がノードＮ２  に接続され、他方の入出力端がインバータＩＮＶＤＬ３１の入力端に接続されている。
【００７９】
そして、トランスファーゲートＴＦＤＬ３１のｎチャネルＭＯＳトランジスタＮＴＤＬ３１およびｐチャネルＭＯＳトランジスタＰＴＤＬ３１のゲートは、インバータＩＮＶＳＣ１２の出力およびインバータＩＮＶＳＣ１１の出力とインバータＩＮＶＳＣ１２の入力との接続中点にそれぞれ接続されている。ＳＣ１１のｎチャネルＭＯＳトランジスタＮＴＳＣ１１のゲートに接続され、インバータＩＮＶＳＣ１２の出力がｐチャネルＭＯＳトランジスタＰＴＳＣ１１のゲートに接続されている。
【００８０】
このスキャン機能付同期回路ＤＳＤＳＣの動作モードとしては、実施例７と同様にノーマルモードとスキャンモードとがある。
図１８はノーマルモードにおけるタイミングチャートを示し、図１９はスキャンモードにおけるタイミングチャートを示している。
【００８１】
ノーマルモードでは、図１８に示すように、制御用スキャンクロック信号ＳＣＫはハイレベルに固定され、トランスファーゲートＴＦＳＣ１１は非導通状態に、トランスファーゲートＴＦＤＬ３１は導通状態に保持される。
したがって、スキャン機能付同期回路ＤＳＤＳＣでは、図１に示す同期回路ＤＳＤと同様の動作が行われる。
【００８２】
これに対して、スキャンモードでは、クロックパルス信号ＣＫＰがハイレベルに固定された後、制御用スキャンクロック信号ＳＣＫがハイレベルからローレベルに切り替えられる。
その結果、Ｄ入力はフリップフロップ部分から分離され、Ｑ出力は保持された電荷の値を出力し続ける。
ここで、スキャンクロック信号ＳＣＫをハイレベルに切り替えることにより、入力端ＳＣＩへのスキャンデータＳＣが第３のダイナミック型スルーラッチ回路ＤＬ３の出力端ＳＯＩにシフトされる。
【００８３】
そして、スキャンクロック信号ＳＣＫがハイレベルの状態で、クロックパルス信号ＣＫＰをローレベルに切り替えることにより、スキャンモードからノーマルモードへ遷移し、その時点ではじめてＱ出力は直前に入力端ＳＣＩから入力された値へと変化する。
【００８４】
以上説明したように、本実施例によれば、出力Ｑを保持したままでスキャン動作を実現できる。これにより、フリップフロップ間の信号遅延（ディレイ）テストが容易になるという利点がある。
【００８５】
【実施例１２】
図２０は、本発明に係る同期回路の第１２の実施例を示す回路図である。
本実施例が上述した実施例１１と異なる点は、クリア機能を付加したことにある。
具体的には、実施例２と同様に、スタティック型スルーラッチ回路ＳＬ１におけるインバータＩＮＶＳＬ１２の代わりに２入力ナンド回路ＮＡＮＤＳＬ１２が設けられ、２入力ナンド回路ＮＡＮＤＳＬ１２の一方の入力がインバータＩＮＶＳＬ１１の出力に接続され、他の入力がクリア信号の入力端ＣＬに接続されている。
その他の構成は上述した実施例１１と同様である。
【００８６】
本実施例によれば、従来のようにクリア信号が入力されていても、スキャン動作はその影響を受けることがない。したがって、クリア信号を制御する必要がないことから、論理設計に制約を受けることがなく、また、制御回路のための面積増加や速度低下を招くこともない。
【００８７】
【実施例１３】
図２１は、本発明に係る同期回路の第１３の実施例を示す回路図である。
本実施例が上述した実施例１１と異なる点は、入力データおよびフリップフロップの出力である第２のダイナミック型スルーラッチ回路ＤＬ２の出力データのいずれかを制御信号ＮＰの入力に応じて選択して出力する選択回路ＳＥＬ１を設け、いわゆるバウンダリスキャンセルを構成したことにある。
選択回路ＳＥＬ１は、トランスファーゲートＴＦＳＴ１１，ＴＦＳＴ１２およびインバータＩＮＶＳＴ１１，ＩＮＶＳＴ１２により構成されている。
【００８８】
具体的な接続は、トランスファーゲートＴＦＳＴ１１の一方の入出力端がデータ入力端Ｄに接続され、トランスファーゲートＴＦＳＴ１１の一方の入出力端が第２のダイナミック型スルーラッチ回路ＤＬ２の出力に接続されている。
トランスファーゲートＴＦＳＴ１１は、ｐチャネルＭＯＳトランジスタＰＴＳＴ１１およびｎチャネルＭＯＳトランジスタＮＴＳＴ１１のソースおよびドレイン同士が接続されて構成され、ｐチャネルＭＯＳトランジスタＰＴＳＴ１１のゲートはインバータＩＮＶＳＴ１２の出力に接続され、ｎチャネルＭＯＳトランジスタＮＴＳＴ１１のゲートはインバータＩＮＶＳＴ１１の出力とインバータＩＮＶＳＴ１２の入力との接続中点に接続されている。
同様に、トランスファーゲートＴＦＳＴ１２は、ｐチャネルＭＯＳトランジスタＰＴＳＴ１２およびｎチャネルＭＯＳトランジスタＮＴＳＴ１２のソースおよびドレイン同士が接続されて構成され、ｐチャネルＭＯＳトランジスタＰＴＳＴ１２のゲートはインバータＩＮＶＳＴ１１の出力とインバータＩＮＶＳＴ１２の入力との接続中点に接続され、ｎチャネルＭＯＳトランジスタＮＴＳＴ１１のゲートはインバータＩＮＶＳＴ１２の出力に接続されている。
そして、インバータＩＮＶＳＴ１１の入力が制御クロック信号ＮＰの入力ラインに接続されている。
【００８９】
このスキャン機能付同期回路ＤＳＤＳＣの動作モードとしては、図２２に示すように、ノーマルモード、サンプルモード、シフトモードおよびアップデートモードがある。
ノーマルモードでは、入力端Ｄへの入力データが選択回路ＳＥＬ１のトランスファーゲートＴＦＳＴ１１を介してそのまま出力される。
サンプルモードでは、入力データのラッチ動作が行われる。
シフトモードでは、入力端ＳＣＩへのスキャンデータＳＣが第３のダイナミック型スルーラッチ回路ＤＬ３の出力端ＳＯＩにシフトされる。
アップデートモードでは、選択回路ＳＥＬ１のトランスファーゲートＴＦＳＴ１２を介してシフトが完了したときにシフトした値が出力端ＤＯに出力される。
【００９０】
本実施例によれば、従来に比べて少ないトランジスタ数でバウンダリスキャン機能を実現できる。
【００９１】
【実施例１４】
図２３は、本発明に係る同期回路の第１４の実施例を示す回路図である。
本実施例が実施例１３と異なる点は、第２のダイナミック型スルーラッチ回路ＤＬ２の出力と選択回路ＳＥＬ１との間に第２のスタティック型スルーラッチ回路ＳＬ２を設け、入力データおよび第２のスタティック型スルーラッチ回路ＳＬ２の出力データのいずれかを制御信号ＮＰの入力に応じて選択して出力するバウンダリスキャンセルを構成し、また、スキャン出力ＳＣＯを第２のダイナミック型スルーラッチ回路ＤＬ２の出力に設けたことにある。
【００９２】
なお、第２のスタティック型スルーラッチ回路ＳＬ２は、スタティック型スルーラッチ回路ＳＬ１と同様に、トランスファーゲートＴＦＳＬ２１，ＴＦＳＬ２２，  並びに直列接続されたインバータＩＮＶＳＬ２１，ＩＮＶＳＬ２２およびインバータＩＮＶＳＬ２３，ＩＮＶＳＬ２４により構成されている。
【００９３】
具体的な接続は、トランスファーゲートＴＦＳＬ２１の一方の入出力端が第２のダイナミック型スルーラッチ回路ＤＬ２の出力に接続され、他方の入出力端はインバータＩＮＶＳＬ２１の入力およびトランスファーゲートＴＦＳＬ２２の一方の入出力端に接続されている。そして、トランスファーゲートＴＦＳＬ２２の他方の入出力端とインバータＩＮＶｓｌ２２の出力との接続中点が選択回路ＳＥＬ１のトランスファーゲートＴＦＳＴ１２の一方の入出力端に接続されている。
トランスファーゲートＴＦＳＬ２１のｐチャネルＭＯＳトランジスタＰＴＳＬ２１のゲートおよびトランスファーゲートＴＦＳＬ２２のｎチャネルＭＯＳトランジスタＮＴＳＬ２２のゲートがインバータＩＮＶＳＬ２３の出力とインバータＩＮＶＳＬ２４の入力との接続中点に接続されている。また、トランスファーゲートＴＦＳＬ２１のｎチャネルＭＯＳトランジスタＮＴＳＬ２１のゲートおよびトランスファーゲートＴＦＳＬ２２のｐチャネルＭＯＳトランジスタＰＴＳＬ２２のゲートがインバータＩＮＶＳＬ２４の出力に接続されている。
そして、インバータＩＮＶＳＬ２３の入力が制御信号ＵＰＤの入力ラインに接続されている。
【００９４】
このスキャン機能付同期回路ＤＳＤＳＣの動作モードとしては、図２１の回路の場合と同様に、ノーマルモード、サンプルモード、シフトモードおよびアップデートモードがある。図２４は、図２３の回路の動作のタイミングチャートを示している。
たとえば、ノーマルモードは、信号ＣＫＰ、ＳＣＫＩ、ＵＰＤ、ＮＰがローレベルの場合で、入力端Ｄへの入力データが選択回路ＳＥＬ１のトランスファーゲートＴＦＳＴ１１を介してそのまま出力される。
サンプルモードでは、クロック信号ＣＫが所定時間ハイレベルに保持されて入力データのラッチ動作が行われる。
シフトモードでは、クロック信号ＣＫＰが所定時間ハイレベルに保持されると同時に、ＳＣＫＩが所定時間ハイレベルに保持されて、入力端ＳＣＩへのスキャンデータＳＣがスタティック型スルーラッチ回路ＳＬ１にシフトされる。
アップデートモードでは、クロック信号がローレベルで、制御信号ＵＰＤがハイレベルに設定されて、第２のダイナミック型スルーラッチ回路ＤＬ２からスキャンデータ出力ＳＣＯが出力されるとともに、シフトされたデータが第２のスタティック型スルーラッチ回路ＳＬ２にラッチされる。
次いで、制御信号ＮＰがハイレベルに設定されて、選択回路ＳＥＬ１のトランスファーゲートＴＦＳＴ１２を介して第２のスタティック型スルーラッチ回路ＳＬ２にラッチされたデータが出力端ＤＯに出力される。
【００９５】
本実施例によれば、確実で、信頼性の高いバウンダリスキャンテストを実現できる。
【００９６】
【実施例１５】
図２５は、本発明に係る同期回路の第１５の実施例を示す回路図である。
本実施例が実施例１と異なる点は、いわゆるクロスチェック方式による書き込み機能を付加したことにある。
具体的には、第１のダイナミック型スルーラッチ回路ＤＬ１のトランスファーゲートＴＦＤＬ１１の他の入出力端Ｎ１に、クロスチェック格子構造であるプローブラインＰｍ、センスラインＳｉの交点に作製されたｐチャネルＭＯＳトランジスタＰＴＣＲ１１からなるテストポイントＴＳＰＣＲ１１が接続されている。
このテストポイントＴＳＰＣＲ１１は、クロスチェック構造のＩＣの下地に埋め込まれており、回路面積の増加とはならない。
また、このテストポイントＴＳＰＣＲ１１は、微小なトランジスタで作製されることから、同期回路の動作速度にはほとんど影響を与えない。
【００９７】
この書き込み機能付同期回路ＤＳＤＷＲの動作モードとしては、ノーマルモードと書き込みモードとがある。
図２６はノーマルモードにおけるタイミングチャートを示し、図２７は書き込みモードにおけるタイミングチャートを示している。
【００９８】
ノーマルモードでは、図２６に示すように、プローブラインＰｍがハイレベルに固定される。
したがって、書き込み機能付同期回路ＤＳＤＷＲでは、図１に示す同期回路ＤＳＤと同様の動作が行われる。このとき、上述したようにテストポイントＴＳＰＣＲ１２は、微小なトランジスタで作製されることから、同期回路の動作速度にはほとんど影響を与えない。
【００９９】
これに対して、書き込みモードでは、クロックパルス信号ＣＫＰがハイレベルに設定された後、プローブラインＰｍがハイレベルからローレベルに切り替えられる。
この状態で、フリップフロップ内部にセンスラインＳｉの値が書き込まれる。
ただし、この状態では、このＳｉ値はＱ出力へは出力されていない。
次いで、プローブラインＰｍがローレベルからハイレベルに切り替えられ、クロックパルス信号ＣＫＰがハイレベルからローレベルに切り替えられて、Ｑ出力にＳｉ値が伝送される。
これにて一連の書き込み動作が完了する。
【０１００】
以上説明したように、本実施例によれば、上述した実施例１と同様の作用効果を得ることができることはもとより、テストポイントのみを付加するだけであることから、面積増加を招くことがなく、動作速度の低下もほとんど生じることがない。
さらに、クロックとプローブラインだけで書き込みモードを実現しているため、書き込み制御が簡単であるという利点がある。
【０１０１】
【実施例１６】
図２８は、本発明に係る同期回路の第１６の実施例を示す回路図である。
本実施例が上述した実施例１５と異なる点は、いわゆるクロスチェック方式によるディレイテスト機能を付加したことにある。
具体的には、図２５の構成に加えて、第２のダイナミック型スルーラッチ回路ＤＬ２のトランスファーゲートＴＦＤＬ２１の他の入出力端Ｎ６に、クロスチェック格子構造であるプローブラインＰｓ、センスラインＳｊの交点に作製されたｐチャネルＭＯＳトランジスタＰＴＣＲ１２からなるテストポイントＴＳＰＣＲ１２が接続されている。
このテストポイントＴＳＰＣＲ１２も、クロスチェック構造のＩＣの下地に埋め込まれており、回路面積の増加とはならない。
また、このテストポイントＴＳＰＣＲ１２は、微小なトランジスタで作製されることから、同期回路の動作速度にはほとんど影響を与えない。
【０１０２】
この書き込み機能付同期回路ＤＳＤＷＲの動作モードとしては、ノーマルモードとディレイテストモードとがある。
図２９はノーマルモードにおけるタイミングチャートを示し、図３０はディレイテストモードにおけるタイミングチャートを示している。
【０１０３】
ノーマルモードでは、図２９に示すように、プローブラインＰｍおよびＰｓがハイレベルに固定される。
したがって、書き込み機能付同期回路ＤＳＤＷＲは、図１に示す同期回路ＤＳＤと同様の動作が行われる。このとき、上述したようにテストポイントＴＳＰＣＲ１２は、微小なトランジスタで作製されることから、同期回路の動作速度にはほとんど影響を与えない。
【０１０４】
これに対して、書き込みモードでは、クロックパルス信号ＣＫＰがハイレベルに設定された後、プローブラインＰｍおよびＰｓがハイレベルからローレベルに切り替えられる。
この状態で、同期回路内部にセンスラインＳｉの値が書き込まれ、Ｑ出力にはセンスラインＳｊの反転値が書き込まれる。
なお、ディレイテストを行うためには、Ｓｉ＝ＳｊでなければＱ出力の信号変化を生じない。
次いで、プローブラインＰｍおよびＰｓがローレベルからハイレベルに切り替えられ、クロックパルス信号ＣＫＰがハイレベルからローレベルに切り替えられる。
これにより、Ｑ出力に信号変化を生じさせることができる。
そして、しかるべき許容ディレイ時間ｔＡＬＷ  が経過した後に、再びクロックパルス信号ＣＫＰがローレベルからハイレベルに切り替えられる。これに伴い、Ｄ入力に伝搬してきた値を後段のフリップフロップがとらえることができる。
後は、この値がテストポイントからクロスチェック構造を介して外部に読み出され、ディレイテスト結果が照合される。
【０１０５】
以上説明したように、本実施例によれば、上述した実施例１と同様の作用効果を得ることができることはもとより、テストポイントのみを付加するだけであることから、面積増加を招くことがなく、動作速度の低下もほとんど生じることがない。
なお、本実施例では、ｐチャネルＭＯＳトランジスタからなるテストポイントを用いたが、ｎチャネルＭＯＳトランジスタからなるテストポイントを用いても同様の作用効果を得ることができる。
【０１０６】
【実施例１７】
図３１は、本発明に係る同期回路の第１７の実施例を示す回路図である。
本実施例が上述した実施例１６と異なる点は、センスラインＳｊをなくし、両テストポイントＴＳＰＳＣ１１，ＴＳＰＳＣ１２が同一のセンスラインＳｉに接続されていることにある。
これは、ディレイテストを行うためにＱ出力を変化させるには、Ｓｉ＝Ｓｊであれば良いことによる。
【０１０７】
このような構成においても、上述した実施例１６の効果と同様の効果を得ることができる。
なお、本実施例では、ｐチャネルＭＯＳトランジスタからなるテストポイントを用いたが、ｎチャネルＭＯＳトランジスタからなるテストポイントを用いても同様の作用効果を得ることができる。
【０１０８】
【発明の効果】
以上説明したように、本発明によれば、クロック分配のタイミングずれなどに基づくクロックスキューによるＬＳＩの誤動作を防止できる。
また、クロック分配に関するレイアウトが容易になる。
さらに、本回路を構成する３つのラッチのうち、２つをダイナミック型としいるため、従来のスタティック型のＤ型フリップフロップとほぼ同じゲート数で実現できる。
さらにまた、一部にダイナミック型ラッチを用いているにもかかわらず、パルス発生回路との併用で元クロックの最低周波数に対する制約を受けることはない。
【０１０９】
また、パルス発生回路を用いない場合、ＬＳＩの最高動作速度は１／２になってしまうが、パルス発生回路を用いた場合の速度低下は、パルス発生回路の出力パルス幅／クロック周期の割合にとどまる。
さらに、従来のＤ型フリップフロップを中心とした設計から容易に移行でき、また、混在も可能であり、タイミング検証が容易であるなどの利点がある。
【０１１０】
また、少ない追加回路でスキャン機能を実現でき、動作スピードの低下もほとんど生じることがなく、スキャン動作においても、クロックスキューの発生を防止できる利点がある。
また、第３のダイナミック型ラッチ回路を設けることにより、出力を保持したままでスキャン動作を実現できることから、フリップフロップ間の信号遅延（ディレイ）テストが容易になるという利点がある。
また、クロスチェック回路のテストポイントを接続することにより、書き込み動作およびディレイテスト動作を実現できる。このテストポイントは微小なトランジスタにより構成できることから、面積増加を招くことがなく、回路の動作速度の低下もほとんど生じることがない。
【図面の簡単な説明】
【図１】本発明に係る同期回路の第１の実施例を示す回路図である。
【図２】本発明に係るパルス発生回路の構成例を示す回路図である。
【図３】図１および図２の各部の動作を示すタイミングチャートである。
【図４】複数の同期回路とパルス発生回路とを組み合わせた構成例を示すブロック図である。
【図５】本発明に係るパルス発生回路の他の構成例を示す回路図である。
【図６】本発明に係る同期回路の第２の実施例を示す回路図である。
【図７】本発明に係る同期回路の第３の実施例を示す回路図である。
【図８】本発明に係る同期回路の第４の実施例を示す回路図である。
【図９】本発明に係る同期回路の第５の実施例を示す回路図である。
【図１０】本発明に係る同期回路の第６の実施例を示す回路図である。
【図１１】本発明に係る同期回路の第７の実施例を示す回路図である。
【図１２】図１１の回路のノーマルモード時の動作を説明するためのタイミングチャートである。
【図１３】図１１の回路のスキャンモード時の動作を説明するためのタイミングチャートである。
【図１４】本発明に係る同期回路の第８の実施例を示す回路図である。
【図１５】本発明に係る同期回路の第９の実施例を示す回路図である。
【図１６】本発明に係る同期回路の第１０の実施例を示す回路図である。
【図１７】本発明に係る同期回路の第１１の実施例を示す回路図である。
【図１８】図１７の回路のノーマルモード時の動作を説明するためのタイミングチャートである。
【図１９】図１７の回路のスキャンモード時の動作を説明するためのタイミングチャートである。
【図２０】本発明に係る同期回路の第１２の実施例を示す回路図である。
【図２１】本発明に係る同期回路の第１３の実施例を示す回路図である。
【図２２】図２１の回路のノーマル、サンプル、シフト、アップデート時におけるクロックの設定条件を示す図である。
【図２３】本発明に係る同期回路の第１４の実施例を示す回路図である。
【図２４】図２３の回路の動作を説明するためのタイミングチャートである。
【図２５】本発明に係る同期回路の第１５の実施例を示す回路図である。
【図２６】図２５の回路のノーマルモード時の動作を説明するためのタイミングチャートである。
【図２７】図２５の回路の書き込みモード時の動作を説明するためのタイミングチャートである。
【図２８】本発明に係る同期回路の第１６の実施例を示す回路図である。
【図２９】図２８の回路のノーマルモード時の動作を説明するためのタイミングチャートである。
【図３０】図２８の回路のディレイテストモード時の動作を説明するためのタイミングチャートである。
【図３１】本発明に係る同期回路の第１７の実施例を示す回路図である。
【図３２】従来の同期回路の一構成例を示す図である。
【図３３】従来の同期回路の他の構成例を示す図である。
【符号の説明】
ＤＳＤ…同期回路
ＤＬ１，ＤＬ１ａ…第１のダイナミック型スルーラッチ回路
ＴＦＤＬ１１…トランスファーゲート
ＩＮＶＤＬ１１…インバータ
ＰＴＤＬ１１，ＰＴＤＬ１２…ｐチャネルＭＯＳトランジスタ
ＮＴＤＬ１１，ＮＴＤＬ１２…ｎチャネルＭＯＳトランジスタ
ＳＬ１，ＳＬ１ａ，ＳＬ１ｂ，ＳＬ２…スタティック型スルーラッチ回路
ＴＦＳＬ１１，ＴＦＳＬ１２…トランスファーゲート
ＩＮＶＳＬ１１，ＩＮＶＳＬ１２…インバータ
ＡＮＤＳＬ１１，ＡＮＤＳＬ１２…アンド回路
ＮＯＲＳＬ１１，ＮＯＲＳＬ１２…ノア回路
ＮＡＮＤＳＬ１１，ＮＡＮＤＳＬ１２…ナンド回路
ＤＬ２，ＤＬ２ａ…第２のダイナミック型スルーラッチ回路
ＴＦＤＬ２１…トランスファーゲート
ＩＮＶＤＬ２１…インバータ
ＰＴＤＬ２１，ＰＴＤＬ２２…ｐチャネルＭＯＳトランジスタ
ＮＴＤＬ２１，ＮＴＤＬ２２…ｎチャネルＭＯＳトランジスタ
ＤＬ３…第３のダイナミック型スルーラッチ回路
ＴＦＤＬ３１…トランスファーゲート
ＩＮＶＤＬ３１…インバータ
ＰＴＤＬ３１…ｐチャネルＭＯＳトランジスタ
ＮＴＤＬ３１…ｎチャネルＭＯＳトランジスタ
ＣＬＫＩＮ…クロック入力部
ＩＮＶＩＮ１１，ＩＮＶＩＮ１２…インバータ
ＰＧ…パルス発生回路
ＮＡＮＤＰＧ１  ，ＮＡＮＤＰＧ２  …ナンド回路
ＩＮＶＰＧ１  〜ＩＮＶＰＧ３  …インバータ
ＢＦＧ…パルス幅調整用バッファ群
ＤＦＦＰＧ１  ，ＤＦＦＰＧ２  …Ｄ型フリップフロップ
ＴＳＴＩＮ…スキャンテスト信号入力部
ＴＦＳＣ１１…トランスファーゲート
ＩＮＶＳＣ１１，ＩＮＶＳＣ１２…インバータ
ＴＳＰＣＲ１１，ＴＳＰＣＲ１２…テストポイント
ＰＴＣＲ１１，ＰＴＣＲ１２…ｐチャネルＭＯＳトランジスタ
Ｐｍ，Ｐｓ…プローブライン
Ｓｉ，Ｓｊ…センスライン
ＳＥＬ１…選択回路
ＴＦＳＴ１１，ＴＦＳＴ１２，…トランスファーゲート
ＩＮＶＳＴ１１，ＩＮＶＳＴ１２…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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