(57)【特許請求の範囲】
【請求項１】
第１端子に出力端子が接続された昇圧回路と、
ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第１端子に接続され、ソースが第２端子に接続されたＮチャネルトランジスタ部と、
上記第２端子に接続された電圧リミッタと、
入力端が上記第１端子に接続され、第１制御信号に基づいて上記第１端子の電位を第１電位供給先へ供給する第１切り替え回路と、
入力端が上記第２端子に接続され、第２制御信号に基づいて上記第２端子の電位を第２電位供給先へ供給する第２切り替え回路とを具備し、
上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、
第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、
第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、
第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、
第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力されることを特徴とする半導体回路。
【請求項２】
第１端子に出力端子が接続された昇圧回路と、
ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第１端子に接続され、ソースが第２端子に接続されたＮチャネルトランジスタ部と、
上記第１端子に接続された電圧リミッタと、
入力端が上記第１端子に接続され、第１制御信号に基づいて上記第１端子の電位を第１電位供給先へ供給する第１切り替え回路と、
入力端が上記第２端子に接続され、第２制御信号に基づいて上記第２端子の電位を第２電位供給先へ供給する第２切り替え回路とを具備し、
上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、
第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、
第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、
第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、
第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力されることを特徴とする半導体回路。
【請求項３】
第１端子に出力端子が接続された昇圧回路と、
ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第１端子に接続され、ソースが第２端子に接続されたＮチャネルトランジスタ部と、
上記第２端子に接続された電圧リミッタと、
入力端が第１端子に接続され、制御信号に基づいて第２端子の電位を電位供給先へ供給する切り替え回路
とを具備したことを特徴とする半導体回路。
【請求項４】
前記Ｎチャネルトランジスタ部は、ゲートおよびドレインが接続されたＮチャネルトランジスタが複数個直列接続されたものから構成されることを特徴とする請求項１乃至３のいずれか１項記載の半導体回路。
【請求項５】
入力端に第１昇圧電位が入力され、第１制御信号に基づいて前記第１昇圧電位を第１電位供給先へ供給する第１切り替え回路と、
入力端に第２昇圧電位が入力され、第２制御信号に基づいて前記第２昇圧電位を第２電位供給先へ供給する第２切り替え回路と、
ゲートおよびドレインが互いに接続され、かつ、互いに直列接続され、ソース側が前記第１切り替え回路の入力端に接続され、ドレイン側が前記第２切り替え回路の入力端に接続される複数のＮチャネルトランジスタと、
前記複数のＮチャネルトランジスタのドレイン側に接続され、前記第２昇圧電位を出力する昇圧回路とを具備し、
上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、
第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、
第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、
第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、
第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力され、
上記第１昇圧電位は、上記複数のＮチャネルトランジスタのソース側から得られ、上記第２昇圧電位よりも上記複数のＮチャネルトランジスタの閾値分だけ低く設定されることを特徴とする半導体回路。
【請求項６】
入力端に第１昇圧電位が入力され、第１制御信号に基づいて前記第１昇圧電位を第１電位供給先へ供給する第１切り替え回路と、
入力端に前記第１昇圧電位と同じかまたはそれよりも高い第２昇圧電位が入力され、第２制御信号に基づいて前記第２昇圧電位を第２電位供給先へ供給する第２切り替え回路と、
ゲートおよびドレインが互いに接続され、ソースが前記第１切り替え回路の入力端に接続され、ドレインが前記第２切り替え回路の入力端に接続されるＮチャネルトランジスタと、
前記Ｎチャネルトランジスタのドレインに接続され、前記第２昇圧電位を出力する昇圧回路と、
前記Ｎチャネルトランジスタのソースに接続される電圧リミッタとを具備し、
上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、
第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、
第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、
第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、
第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力されることを特徴とする半導体回路。
【請求項７】
第１の電圧を生成する昇圧回路と、
前記第１の電圧を降圧して第２の電圧を生成する降圧素子と、
前記第２の電圧をリミットする電圧リミッタ回路と、
前記第１の電圧が入力し、ブートにより第３の電圧を生成するブート回路と、  前記第３の電圧がゲートに供給され、前記第２の電圧を転送する昇圧電位転送ゲート
とを具備することを特徴とする半導体回路。
【請求項８】
請求項７記載の半導体回路において、
前記降圧素子は、１段ないし複数段直列接続のダイオード接続トランジスタによって構成されることを特徴とする半導体回路。
【請求項９】
請求項７記載の半導体回路において、
前記降圧素子は抵抗素子で構成されることを特徴とする半導体回路。
【請求項１０】
請求項７記載の半導体回路において、
前記降圧素子はダイオードで構成されることを特徴とする半導体回路。
【請求項１１】
請求項７乃至１０のいずれか１つに記載の半導体回路において、
前記第１の電圧が生成されるノードに対して電源電圧からの充電経路を持つことを特徴とする半導体回路。
【請求項１２】
請求項７乃至１１のいずれか１つに記載の半導体回路において、
前記第２の電圧が生成されるノードに対して電源電圧からの充電経路を持つことを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体回路に係り、特に昇圧回路、電圧リミッタ、昇圧電位転送ゲートを有する半導体回路に関するものであり、例えば半導体メモリの昇圧系制御回路に適用される。
【０００２】
【従来の技術】
従来、半導体基板（チップ）中に複数の昇圧電位供給先が存在する場合、当該半導体基板中には、昇圧回路、電圧リミッタ、昇圧電位供給先切り替え用の切り替え回路（昇圧電位転送ゲートを含む）が形成される。
【０００３】
図２３は、昇圧回路、電圧リミッタ、切り替え回路の従来例を示している。
【０００４】
なお、本例では、説明を簡単にするため、二つの昇圧電位供給先を有する場合について述べることにする。
【０００５】
昇圧回路１０と二つの昇圧電位供給先１２−１，１２−２の間に対応してＣＭＯＳ型の切り替え回路１１−１，１１−２が接続されており、昇圧回路１０の出力端にリミッタ（電圧リミッタ）１３が接続されている。
【０００６】
各切り替え回路１１−１，１１−２は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ＮＭＯＳトランジスタＮ１，Ｎ２およびインバータＩＮＶから構成されている。
【０００７】
各切り替え回路１１−１，１１−２において、昇圧電位転送ゲートであるトランジスタＰ３は、ソースが昇圧回路１０の出力端に接続され、ドレインが昇圧電位供給先１２−１あるいは１２−２に接続される。
【０００８】
そして、トランジスタＰ１，Ｎ１は、昇圧回路１０の出力端と接地点の間に直列接続されており、同様に、トランジスタＰ２，Ｎ２も、昇圧回路１０の出力端と接地点の間に直列接続されている。
【０００９】
上記トランジスタＰ１のゲートは、トランジスタＰ２，Ｎ２の接続点およびトランジスタＰ３のゲートにそれぞれ接続されており、トランジスタＰ２のゲートは、トランジスタＰ１，Ｎ１の接続点に接続されている。なお、トランジスタＰ１，Ｐ２，Ｐ３の基板電位は、ソース電位と等しくなっている。
【００１０】
そして、トランジスタＮ１のゲートには、切り替え回路１１−１，１１−２に対応して入力する切り替え信号Ｓ１，Ｓ２の一方が印加され、トランジスタＮ２のゲートには、上記切り替え信号Ｓ１，Ｓ２の反転信号の一方が入力される。
【００１１】
上記構成の半導体回路において、切り替え信号Ｓ１を“Ｌ”レベル（切り替え信号Ｓ２を“Ｈ”レベル）に設定することにより、切り替え回路１１−１のトランジスタＮ２がオンになってそのドレインが接地レベルになり、切り替え回路１１−１の昇圧電位転送ゲート用のトランジスタＰ３がオンになり、昇圧電位供給先１２−１に昇圧電位が供給される。
【００１２】
これに対して、切り替え信号Ｓ１をハイレベル“Ｈ”（切り替え信号Ｓ２をロウレベル“Ｌ”）に設定することにより、切り替え回路１１−２のトランジスタＮ２がオンになってそのドレインが接地レベルになり、切り替え回路１１−２の昇圧電位転送ゲート用のトランジスタＰ３がオンになり、昇圧電位供給先１２−２に昇圧電位が供給される。
【００１３】
しかし、図２３に示した半導体回路では、ＣＭＯＳ型の切り替え回路を使用しているので、閾値落ちが発生しないという利点があるが、その反面、昇圧電位供給先１２−１，１２−２の電位が昇圧回路１０の出力端の電位よりも高くなった場合に、切り替え回路１１−１，１１−２のトランジスタＰ３がフォワードになり、ＣＭＯＳラッチアップを引き起こすという欠点がある。
【００１４】
なお、昇圧電位供給先の電位が昇圧回路の出力端の電位よりも高くなるという状況は、以下の二つの場合で起こる。
【００１５】
（１）昇圧電位供給先１２−１に昇圧電位を供給した後、昇圧電位供給先１２−２に昇圧電位を供給する場合。
【００１６】
この場合、昇圧電位供給先１２−１から切り替え回路１１−１を経由して昇圧電位供給先１２−２の方へ電荷が流れ込むので、切り替え回路１１−１のトランジスタＰ３がフォワードになる。これにより流れる電荷の量は、昇圧電位供給先１２−１の容量が大きいほど多い。
【００１７】
また、切り替え回路１１−１，１１−２の間の距離が、昇圧回路１０と切り替え回路１１−２の間の距離に比べて短い場合に、切り替え回路１１−１のトランジスタＰ３がフォワードになり易い。
【００１８】
（２）リカバリ動作を行う場合、即ち、昇圧回路１０および昇圧電位供給先１２−１，１２−２から電荷を放電させる場合。
【００１９】
例えば、昇圧回路１０からの放電と昇圧電位供給先からの放電を同時に行っても、昇圧回路１０の放電の方が昇圧電位供給先の放電よりも早い時、昇圧電位供給先の電位が昇圧回路１０の出力端の電位よりも高くなるという状況が一時的に発生する。
【００２０】
このような状況の発生を防ぐため、図２３のような一つの昇圧回路１０から複数の昇圧電位供給先へ昇圧電位を供給する半導体回路を用いる時は、次のようなタイミング上の制約を課している。
【００２１】
（１）一つの昇圧回路１０から複数の昇圧電位供給先の全てに昇圧電位を同時に供給する。即ち、複数の切り替え回路１１−１，１１−２を同時に起動し、全ての昇圧電位供給先に同時に昇圧電位を供給する。
【００２２】
（２）リカバリ動作の際には、切り替え回路１１−１，１１−２により昇圧回路１０と昇圧電位供給先を電気的に切り離した状態で昇圧電位供給先の放電を行い、この後、昇圧回路１０の放電を実行する。
【００２３】
以上のようなタイミング上の制約を課すことにより、切り替え回路１１−１，１１−２内のトランジスタＰ３がフォワードになるという状況を回避できる。
【００２４】
しかし、反面、タイミング設定上の自由度が減ってしまうという難点も生じる。特に、実際の回路設計をしていく上では、昇圧電位を二つ以上の供給先に別々のタイミングで供給したいという状況もある。従って、特に前記（１）の制約は、回路設計に際して、非常に大きな制限を加えることになる。
【００２５】
ここで、具体例として、図２３に示したような半導体回路が、図２４に示すようなブロック構成を有するＥＥＰＲＯＭ（電気的書き換え可能な不揮発性半導体メモリ）の昇圧系制御回路に適用された場合の動作と関連して上記の問題点を詳述する。
【００２６】
図２４に示すＥＥＰＲＯＭにおいて、１は“１”、“０”のデータを記憶するメモリセルアレイ、２はデータ書込み／読み出しを行うためのセンスアンプ（兼データラッチ回路）、３はアドレスに対応するセルデータにアクセスするためにワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はカラムゲート（カラム選択スイッチ）、６はアドレスデータや書き込みデータ、読み出しデータの外部との入出力を行なうデータ入出力バッファ（Ｉ／Ｏバッファ）、７は様々な動作モードに応じて各種の制御信号を生成する制御回路、８は書込み電圧、消去電圧、読み出し電圧等を発生する昇圧回路である。
【００２７】
図２５は、ＥＥＰＲＯＭのメモリセルの断面構造を示している。
【００２８】
このメモリセルは、例えばＰ型シリコン基板２５０上のセル領域用のＮ型ウエル（セルＮウエル）２５１内のセル形成用のＰ型ウエル（セルＰウエル）２５２上に形成された二層ゲート構造のＮチャネルＭＯＳＦＥＴからなるセルトランジスタが用いられている。
【００２９】
即ち、セルトランジスタは、セルＰウエル２５２の表層部にソース、ドレイン領域用のｎ＋  型拡散層２５３が形成され、チャネル領域上に薄いゲート絶縁膜  （トンネル絶縁膜）２５４を介して浮遊ゲートＦＧが形成され、浮遊ゲートＦＧ上に浮遊ゲート・制御ゲート間絶縁膜２５５を介して制御ゲートＣＧが形成されている。
【００３０】
このセルトランジスタは、浮遊ゲートＦＧ内の電荷量に応じてゲート閾値電圧が決まるので、これを利用して情報の記憶を行っている。具体的には、浮遊ゲートＦＧに電子が注入されて閾値が正（約２Ｖ）になった状態をデータ“０”とし、逆に、浮遊ゲートＦＧから電子が排除されて閾値が負（約−２Ｖ）になった状態をデータ“１”と定義している。
【００３１】
この場合、浮遊ゲートＦＧに電子を注入する際は、制御ゲートＣＧを高電圧  （例えば約２０Ｖ）、セルトランジスタのチャネル電位を０Ｖとすることにより、トンネル絶縁膜２５４にＦＮトンネル電流を流す。浮遊ゲートＦＧから電子を排除する際は、制御ゲートＣＧを０Ｖとし、セルウエル領域の電圧を２０Ｖとする。
【００３２】
セルデータの読み出しは、制御ゲートＣＧを０Ｖとし、セルトランジスタがドレイン電流を流すか否かを検出して“１”／“０”と判定する。
【００３３】
図２６は、ＥＥＰＲＯＭの一つとして実現されているＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにおける１つのＮＡＮＤセル部の等価回路を示している。
【００３４】
即ち、複数個（本例では１６個）のセルトランジスタＭＣ１  〜ＭＣ１６を、隣接するセル同士でソース、ドレインを共有する形で直列接続してＮＡＮＤセルを構成している。そして、ＮＡＮＤセルのドレイン側、ソース側にそれぞれ対応して第１の選択ゲートトランジスタＳ１および第２の選択ゲートトランジスタＳ２が接続されたＮＡＮＤセルユニットをビット線・ソース線間に接続している。
【００３５】
ここで、ＣＧｉ  （ｉ＝１  〜１６）はセルトランジスタＭＣ１  〜ＭＣ１６の制御ゲートに接続された制御ゲート線（ワード線）であり、ＳＧＤは第１の選択ゲートトランジスタＳ１のゲートに接続された第１の選択ゲート線、ＳＧＳは第２の選択ゲートトランジスタＳ２のゲートに接続された第２の選択ゲート線である。
【００３６】
なお、上記ＮＡＮＤセルユニットはセルウエル領域上に形成されており、複数のＮＡＮＤセルユニットを全体として二次元の行列状に配列してメモリセルアレイを構成している。
【００３７】
図２７は、図２６のＮＡＮＤセルユニットがマトリクス状に配列されたメモリセルアレイの等価回路を示している。
【００３８】
図２７において、列方向に配設されたＢＬは、同一列のＮＡＮＤセルユニットの一端側に接続されたビット線であり、行方向に配設されたＳＬは、同一行のＮＡＮＤセルユニットの他端側に接続されたソース線である。
【００３９】
また、行方向に配設されたＣＧｉ  は、同一行のセルトランジスタＭＣｉ  の制御ゲートに接続された制御ゲート線（ワード線）である。また、行方向に配設されたＳＧＤは、同一行の第１の選択ゲートトランジスタＳ１のゲートに接続された第１の選択ゲート線であり、行方向に配設されたＳＧＳは、同一行の第２の選択ゲートトランジスタＳ２のゲートに接続された第２の選択ゲート線である。
【００４０】
ここで、制御ゲート線ＣＧｉ  の１本に共通に接続されている同一行のメモリセルの集合（例えば５２８バイト分のメモリセル）を１ページと呼び、さらに、制御ゲート線ＣＧｉ  （ｉ＝１  〜１６）に各対応するページの集合（ＮＡＮＤセルユニットの集合）を１ＮＡＮＤブロックまたは単に１ブロックと呼ぶ。
【００４１】
ＮＡＮＤ型ＥＥＰＲＯＭでは、ページ単位で書込むページ書込み方式やページ単位で読み出すページ読み出し方式を採用し、１ブロックのメモリセルをほぼ同時に消去するブロック消去方式を採用することが多い。
【００４２】
ページ書込み方式は、１ページ分のメモリセルに複数の列線から同時にデータを書込む方式であり、ページ読み出し方式は、１ページ分のメモリセルから記憶データを同時に複数の列線に読み出してセンス増幅する方式である。
【００４３】
ＥＥＰＲＯＭでは、閾値電圧を測定することやストレス試験等のテストモード的な使用を除いては、基本的な動作モードは、書き込み動作、消去動作、読み出し動作の３つである。
【００４４】
このように各動作モードのモード信号に応じて、昇圧系制御回路は、図２４中の昇圧回路８内に設けられた様々な電圧を生成する数種類の昇圧回路の中から１つを選択し、定められた時間にローデコーダ３に接続する。これにより、各動作モードに応じて、ワード線には様々な電圧が印加される。
【００４５】
次に、ＮＡＮＤ型ＥＥＰＲＯＭのデータ書込み動作、データ読み出し動作、データ消去動作の原理について詳細に説明する。
【００４６】
（１）データ書込み時（図２８参照）
まず、１ページ分の書き込みデータを入出力バッファからセンスアンプに読み込み、データ“０”、“１”に応じて０Ｖ、書き込み禁止電圧Ｖｍｂｌ  （例えば８Ｖ）に増幅して１ページ分のビット線に転送する。これにより、ビット線ＢＬは、書き込みデータに応じて０Ｖまたは８Ｖが印加される。
【００４７】
この後、書き込み対象となる選択ブロックの選択ゲート線ＳＧＤには例えば１３Ｖに昇圧された第１の中間電位Ｖｍｓｇ  、選択ページの制御ゲート線ＣＧｉ  には例えば２０Ｖに昇圧された書き込み電圧Ｖｐｐ（Ｖｐｇｍ  ）、非選択ページの制御ゲート線ＣＧｉ  には例えば１２Ｖに昇圧された第２の中間電位Ｖｍｗｌ  （転送許可電位Ｖｐａｓｓ）、選択ゲート線ＳＧＳには０Ｖを印加する。
【００４８】
これにより、選択ページのセル（選択セル）に直列に接続されている第１の選択ゲートトランジスタＳ１がオンになり、また、“０”書込みの対象となる選択セルよりビット線側に非選択ページのセル（非選択セル）が挿入されている場合にもその非選択セルがオンになる。
【００４９】
その結果、“０”書込みの対象となる選択セルは、ビット線から０Ｖがチャネルに伝達され、制御ゲートは２０Ｖであるので、浮遊ゲートは制御ゲートとの間の容量結合で上昇して浮遊ゲート・基板（セルＰウエル）間に高電圧が加わり、基板から浮遊ゲートに電子がトンネル注入されて閾値電圧が正方向に移動する。
【００５０】
これに対して、“１”書込みの選択セルは、ビット線から書き込み禁止電圧Ｖｍｂｌ  （例えば８Ｖ）がチャネルに伝達され、制御ゲートは２０Ｖであるので、浮遊ゲート・基板（セルＰウエル）間に電位差が小さく、電子の注入が行われない。
【００５１】
なお、非選択セルは、制御ゲートに第２の中間電位Ｖｍｗｌｓ（例えば１２Ｖ）が印加されているので、電子の注入は行われない。
【００５２】
（２）データ読み出し時（図２９参照）
ビット線ＢＬをプリチャージした後にフローティング状態、ソース線を０Ｖにし、読み出し対象となる選択ブロックの選択ゲート線ＳＧＤ、ＳＧＳに読み出し電圧Ｖｒｅａｄ（例えば４．５Ｖ）および非選択ページの制御ゲート線ＣＧｉ  にも読み出し電圧Ｖｒｅａｄを供給し、選択ページの制御ゲート線ＣＧｉ  に０Ｖを供給する。この状態で一定時間放置し、ビット線電位が０Ｖに低下するか否かを検出することにより行われる。
【００５３】
即ち、選択セルの記憶データが“０”（セルの閾値Ｖｔｈ＞０）であれば、選択セルはオフになり、それに連なるビット線はプリチャージ電位を保つが、選択セルの記憶データが“１”（セルの閾値Ｖｔｈ＜０）であれば、選択セルはオンし、それに連なるビット線はプリチャージ電位からΔｖだけ下がる。
【００５４】
これらのビット線電位をセンスアンプで検出することによって、選択セルのデータ“１”または“０”が読み出される。
【００５５】
（３）データ消去時
ビット線ＢＬ、ソース線ＳＬをフローティング状態にし、消去対象となる選択ブロックの全ての制御ゲート線ＣＧｉ  を０Ｖとし、非選択ブロックの全ての制御ゲート線ＣＧｉ  はフローティング状態にし、セルＰウエルおよびセルＮウエルに２０Ｖ程度に昇圧された消去電圧Ｖｐｐｅ  （Ｖｅｒａ  ）を印加する。
【００５６】
この時、選択ブロックのメモリセルは、セルウエル電圧Ｖｐｐｅ  と制御ゲート電圧（０Ｖ）とによってＦＮトンネル電流が流れ、浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動することにより、ブロック単位でほぼ同時に消去される。
【００５７】
これに対して、非選択ブロックのメモリセルは、フローティング状態の制御ゲートがセルＰウエルの充電に伴って容量結合によりＶｐｐｅ  に昇圧され、制御ゲート、セルＰウエルともに消去電圧Ｖｐｐｅ  であるので消去は行われない。
【００５８】
次に、前記したようなデータ書込み時に４種類の電圧、つまり、Ｖｐｐ（＝２０Ｖ程度）、Ｖｍｓｇ  （＝１３Ｖ程度）、Ｖｍｗｌ  （＝１２Ｖ程度）、Ｖｍｂｌ  （＝８Ｖ程度）を印加するタイミングおよびそれに関連する回路について説明する。
【００５９】
図３０は、図２７中の１個のＮＡＮＤセルユニット、１本のビット線ＢＬ、１本のソース線ＳＬ、１個のセンスアンプＳ／Ａを代表的に取り出して一例を示している。
【００６０】
図３０において、Ｓ１は第１の選択ゲートトランジスタ、ＭＣ１  〜ＭＣ１６はセルトランジスタ、Ｓ２は第２の選択ゲートトランジスタ、ＢＬはビット線、ＳＧＤは選択ゲート線、ＣＧ１  〜ＣＧ１６は制御ゲート線（ワード線）、ＳＧＳは第２の選択ゲート線、ＳＬはソース線である。
【００６１】
センスアンプＳ／Ａは、一対のラッチノードを有するデータラッチ回路ＬＴと、ビット線ＢＬに一端側が接続されたトランスファゲート用のＮチャネルデプレッション型のＭＯＳトランジスタＭ６と、上記トランジスタＭ６の他端側と前記データラッチ回路ＬＴの一方のラッチノードＮ０との間に接続されたＮチャネルエンハンスメント型のＭＯＳトランジスタＭ５と、データラッチ回路ＬＴの他方のラッチノードと接地ノードとの間で互いに直列に接続されたＮチャネルエンハンスメント型のＭＯＳトランジスタＭ３およびＭ４とを有し、上記トランジスタＭ４のゲートはトランジスタＭ６とＭ５との接続ノード（ビット線電位センスノード）に接続されている。
【００６２】
データラッチ回路ＬＴの電源ノードＶＢ１ＴＨの電圧は、ＶｃｃあるいはＶｍｂ１  に切換制御され、前記トランジスタＭ６、Ｍ５、Ｍ３の各ゲートは対応して制御信号線ＢＬＴＲ、ＢＬＣＤ、ＢＬＳＥＮに接続されている。
【００６３】
データラッチ回路ＬＴの一対のラッチノードは、一対のカラム選択スイッチ用トランジスタＭ１、Ｍ２を介して一対の入出力信号線ＩＯ、ＩＯＢに接続されており、一対のカラム選択スイッチ用トランジスタＭ１、Ｍ２はカラム選択線ＣＳＬＮによりスイッチ制御される。
【００６４】
図３０の回路において、書き込み時には、カラム選択線ＣＳＬＮによりトランジスタＭ１、Ｍ２がオンし、書き込みデータがデータラッチ回路ＬＴの一対のラッチノードに転送される。この時、データラッチ回路ＬＴは、書き込みデータをラッチした後、電源ノードＶＢ１ＴＨがＶｃｃからＶｍｂｌ  に昇圧される。
【００６５】
上記データラッチ回路ＬＴのラッチデータは、前記トランジスタＭ６、Ｍ５がオン状態に制御されることによりビット線ＢＬに転送される。この時、制御信号線ＢＬＴＲ、ＢＬＣＤおよび選択ゲート線ＳＧＤは、前記したように電源ノードＶＢ１ＴＨがＶｍｂｌ  に昇圧されたデータラッチ回路ＬＴのラッチデータを転送し得るように、Ｖｍｂｌ  より高い電圧Ｖｍｓｇ  に昇圧される。
【００６６】
なお、トランジスタＭ６は、消去動作に際してビット線ＢＬに加わる２０Ｖの消去電圧がセンスアンプＳ／Ａ側に伝わるのを防止する役割を有する。
【００６７】
上記したように図３０中のデータラッチ回路ＬＴの電源ノードＶＢ１ＴＨに電源電圧Ｖｃｃ、昇圧電圧Ｖｍｂｌ  を切り替え供給するために、図３１に示すような電圧切換供給回路が用いられている。また、制御信号線ＢＬＴＲ、ＢＬＣＤ、選択ゲート線ＳＧＤに、電源電圧Ｖｃｃ、昇圧電圧（Ｖｍｓｇ  あるいはＶｍｗｌ  ）、接地電位Ｖｓｓにレベルを切り替えて供給するために、図３２に示すような電圧切換供給回路が用いられている。
【００６８】
図３１に示す電圧切換供給回路において、Ｖｍｂｌ  昇圧回路５０の出力端に電圧リミッタ５１が接続されており、このＶｍｂｌ  昇圧回路５０の出力端は昇圧電位転送ゲート用のダイオード接続されたＰＭＯＳトランジスタＰ０を介して電位供給先（データラッチ回路ＬＴの電源ノードＶＢ１ＴＨ）に接続されており、このＰＭＯＳトランジスタＰ０のソース側電圧を電源とする切替回路ＳＷの制御出力端が上記ＰＭＯＳトランジスタＰ０のゲートに接続されている。そして、Ｖｃｃ電圧供給回路５２の出力端も前記電位供給先に接続されている。
【００６９】
図３２に示す電圧切換供給回路において、Ｖｍｓｇ  昇圧回路５３の出力端に電圧リミッタ５４が接続されており、このＶｍｓｇ  昇圧回路５３の出力端は、昇圧電位供給配線５５を介して選択ゲート線ＳＧＤおよび制御信号線ＢＬＣＤ、ＢＬＴＲに接続されている。
【００７０】
この場合、Ｖｍｂｌ  昇圧回路５３の出力端は、第１の昇圧電位転送ゲート用のダイオード接続された第１のＰＭＯＳトランジスタＰ１を介して選択ゲート線ＳＧＤに接続されており、このＰＭＯＳトランジスタＰ１のソース側電圧を電源とする第１の切替回路ＳＷ１の制御出力端が上記ＰＭＯＳトランジスタＰ１のゲートに接続されている。そして、第１のＶｃｃ電圧供給回路５５１の出力端および第１のＶｓｓ電圧供給回路５６１の出力端も上記選択ゲート線ＳＧＤに接続されている。
【００７１】
前記昇圧電位供給配線５５は、第２の昇圧電位転送ゲート用のダイオード接続された第２のＰＭＯＳトランジスタＰ２を介して制御信号線ＢＬＣＤに接続されており、このＰＭＯＳトランジスタＰ２のソース側電圧を電源とする第２の切替回路ＳＷ２の制御出力端が上記ＰＭＯＳトランジスタＰ２のゲートに接続されている。そして、第２のＶｃｃ電圧供給回路５５２の出力端および第２のＶｓｓ電圧供給回路５６２の出力端も上記制御信号線ＢＬＣＤに接続されている。
【００７２】
同様に、前記昇圧電位供給配線５５は、第３の昇圧電位転送ゲート用のダイオード接続された第３のＰＭＯＳトランジスタＰ３を介して制御信号線ＢＬＴＲに接続されており、このＰＭＯＳトランジスタＰ３のソース側電圧を電源とする第３の切替回路ＳＷ３の制御出力端が上記ＰＭＯＳトランジスタＰ３のゲートに接続されている。そして、第３のＶｃｃ電圧供給回路５５３の出力端および第３のＶｓｓ電圧供給回路５６３の出力端も上記制御信号線ＢＬＴＲに接続されている。
【００７３】
なお、第１のＰＭＯＳトランジスタＰ１のソースをノード１、第２のＰＭＯＳトランジスタＰ２のソースをノード２、Ｖｍｓｇ  昇圧回路５３の出力端をノード３と称する。また、ＲＣはそれぞれ昇圧電位供給配線の寄生抵抗と寄生容量である。
【００７４】
また、前記切替回路ＳＷ１〜ＳＷ３にそれぞれ対応して制御信号１〜制御信号３が入力し、前記Ｖｃｃ電圧供給回路５５１〜５５３にそれぞれ対応して制御信号４〜制御信号６が入力し、前記Ｖｓｓ電圧供給回路５６１〜５６３にそれぞれ対応して制御信号７〜制御信号９が入力する。
【００７５】
図３１および図３２に示した電圧切換供給回路において、各切換回路ＳＷ、ＳＷ１〜ＳＷ３は例えば図１３に示すように構成されており、制御信号入力が“Ｌ”レベルになると、制御信号出力が“Ｌ”レベルになり、対応する昇圧電位転送ゲート用のＰＭＯＳトランジスタをオンにし、これを介して昇圧電圧Ｖｍｂｌ  あるいはＶｍｓｇ  を転送させる。
【００７６】
図３３は、図３０中のデータラッチ回路ＬＴの電源ノードＶＢ１ＴＨ、制御信号線ＢＬＴＲ、ＢＬＣＤ、選択ゲート線ＳＧＤ、選択セルトランジスタの制御ゲート線ＣＧＮ、非選択セルトランジスタの制御ゲートに供給される制御ゲート線ＣＧＮ’  に昇圧電圧Ｖｍｂｌ  あるいはＶｍｓｇ  あるいはＶｐｐあるいはＶｍｗｌ  を供給するタイミングの一例を示している。
【００７７】
なお、図３３において、各昇圧電圧Ｖｍｂｌ  、Ｖｍｓｇ  、Ｖｐｐ、Ｖｍｗｌ  が電位供給先に供給される時点では、それぞれ対応する昇圧回路による昇圧が完了しているものとする。
【００７８】
図３４は、図３２に示した電圧切換供給回路の制御信号線ＢＬＣＤあるいはＢＬＴＲに接続されている昇圧電位転送ゲート用のＰＭＯＳトランジスタＰ２あるいはＰ３を示す断面図である。
【００７９】
このＰＭＯＳトランジスタは、Ｐ基板２５０の表層部に選択的に形成されたＮウエル２５６上に形成されており、そのドレイン領域（ｐ＋  拡散領域）２５７は制御信号線ＢＬＴＲあるいはＢＬＣＤのノードに接続されており、そのソース領域（ｐ＋  拡散領域）２５８および基板領域引き出し電極（ｎ＋  拡散領域）２５９はノード２に接続されている。なお、２６０はＰＭＯＳトランジスタのゲート電極である。
【００８０】
ところで、図３３において、昇圧電圧Ｖｍｓｇ  が制御信号線ＢＬＣＤ、ＢＬＴＲ、選択ゲート線ＳＧＤに同じタイミングで供給されている理由は、図３４に示したＰＭＯＳトランジスタにフォワード電流が流れてＣＭＯＳラッチアップが生じることを防止するためである。
【００８１】
このことを詳細に説明するために、図３２に示した電圧切換供給回路によって昇圧電圧Ｖｍｓｇ  が複数の電位供給先に相異なるタイミングで供給される場合を仮定する。
【００８２】
例えば昇圧電圧Ｖｍｓｇ  を制御信号線ＢＬＣＤ、ＢＬＴＲに先に供給した後に選択ゲート線ＳＧＤに供給した場合、図３２に示した電圧切換供給回路において、制御信号１が“Ｌ”レベルとなり、昇圧電位転送ゲート用の第１のＰＭＯＳトランジスタＰ１がオン状態になると、ノード１側から選択ゲート線ＳＧＤの負荷容量に向かって電流が流れる。
【００８３】
その際、選択ゲート線ＳＧＤの負荷容量が大きいと、ノード１の電位は一時的に降下する。降下した電位は、ノード２、３側から供給される電荷により再び昇圧電圧Ｖｍｓｇ  に戻るが、この電荷の一部は既に昇圧電圧Ｖｍｓｇ  に充電されている制御信号線ＢＬＣＤ、ＢＬＴＲ側のノードから供給される。制御信号線ＢＬＣＤ、ＢＬＴＲ側のノードからの電荷の移動は、ノード１、３間の寄生抵抗・寄生容量ＲＣが大きいほど多くなる。
【００８４】
ここで、制御信号線ＢＬＣＤ、ＢＬＴＲ側のノードとノード２との間の電位差が、図３２中に示したＰＭＯＳトランジスタＰ２、Ｐ３のドレイン領域（ｐ＋  拡散領域）・基板領域（Ｎウエル引き出し電極）接合のダイオードの順方向電圧ＶＦ  （〜０．５Ｖ）以上になると、上記ダイオードがオンしてフォワード電流が流れる。
【００８５】
このようなフォワード電流は、ＣＭＯＳトランジスタのラッチアップ動作のトリガーとなる。もし、このようなＣＭＯＳラッチアップが生じると、正常な書き込みが不可能になる上、ラッチアップに伴う過大電流により素子の破壊が生じることになる。
【００８６】
従って、図３３に示した書き込み動作のタイミングを設計する際は、前記したようなフォワード電流が流れないように、昇圧電圧Ｖｍｓｇ  を複数の電位供給先に同じタイミングで供給するようにタイミング設定上の制約が課せられる。
【００８７】
しかし、上記したような書き込み動作のタイミング設定を採用した場合には、以下に述べるように、セルトランジスタのデータ保持特性上の問題が生じる。
【００８８】
図３５は、図３３に示したような書き込み動作のタイミング設定によるクロック４からクロック５の間において最もビット線ＢＬ寄りのセルトランジスタのドレインに昇圧電圧Ｖｍｂｌ  が印加される状態の時の電圧関係を示している。
【００８９】
ここで、２５０はＰ基板、２５１はセルＮウエル、２５２はセルＰウエル、３５１はビット線ＢＬ側の選択ゲートトランジスタＳ１のドレイン領域（ｎ＋  拡散領域）、３５２は選択ゲートトランジスタＳ１のソース領域およびセルトランジスタＭＣ１のドレイン領域（ｎ＋  拡散領域）、２５３はそれぞれ隣接するセルトランジスタのソース領域およびドレイン領域（ｎ＋  拡散領域）、ＳＧＤは選択ゲートトランジスタＳ１のゲート、ＣＧｉ  はセルトランジスタの制御ゲート、ＦＧはセルトランジスタＭＣｉの浮遊ゲート、３５３は層間絶縁膜である。
【００９０】
図３３に示したクロック４からクロック５の期間において、図３５中のセルトランジスタの制御ゲートＣＧｉ  の電圧はＶｃｃ（約３Ｖ）であり、この状態でビット線ＢＬから選択ゲートトランジスタＳ１を経て最もビット線ＢＬ寄りのセルトランジスタのドレイン領域３５２に昇圧電圧Ｖｍｂｌ  （約８Ｖ）が印加されると、このセルトランジスタのドレイン・制御ゲート間の電位差（約５Ｖ）は、その電位浮遊ゲートＦＧの電子をドレイン側に引き抜くような電圧ストレスとして加わる。
【００９１】
上記電圧ストレスは、書き込み状態のセルトランジスタにおけるドレイン・制御ゲート間の電位差に比べれば小さいが、記憶データが“０”（非書き込み状態）のセルトランジスタの閾値を徐々に下げるように作用し、正常な読み出し動作ができなくなるおそれがある。
【００９２】
さらに、従来のＮＡＮＤ型ＥＥＰＲＯＭの昇圧系制御回路において、前記したような昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する時のタイミング設定上の制約が課せられるという問題とは別の問題点について説明する。
【００９３】
図３６は、図２４に示した従来のＮＡＮＤ型ＥＥＰＲＯＭにおける昇圧系制御回路の他の例を示すブロック図である。
【００９４】
この昇圧系制御回路は、図３１に示した従来の昇圧系制御回路と比べて、昇圧電位転送ゲートおよび切替回路が異なる。
【００９５】
即ち、昇圧電位転送ゲート３２としてＮＭＯＳトランジスタが用いられており、その転送動作を制御するためのブート回路３３およびその駆動信号を生成するためのブート回路用オシレータ３５を有する。
【００９６】
図中、３０は昇圧回路、３１はリミッタ、３４は昇圧回路の駆動信号（クロック）を生成するための昇圧回路用オシレータ、Ｖｐｐはリミッタで規定された昇圧電圧、Ｖｐｐ’  はブート回路３３の出力電圧（ブート電圧）である。
【００９７】
図３７は、図３６の昇圧系制御回路を使用したロウ系回路を具体的に示すブロック図である。
【００９８】
図３７のロウ系回路において、昇圧回路３０は、昇圧回路用オシレータ３４で生成されるクロックによって駆動される複数の昇圧回路３０１〜３０３を有する。
【００９９】
昇圧系制御回路３６は、前記昇圧回路３０１〜３０３の昇圧電圧を所望のレベルに規定するリミッタ３１１〜３１３と、このリミッタ３１１〜３１３で規定された複数の昇圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ，Ｖｒｅａｄをモード信号（書き込みモード信号Ｐｒｏｇｒａｍ  Ｍｏｄｅ１  およびＰｒｏｇｒａｍ  Ｍｏｄｅ２  、読み出しモード信号Ｒｅａｄ  Ｍｏｄｅ  ）に応じて選択的に切り替えて出力する昇圧電圧切り替え回路３７を含む。
【０１００】
上記昇圧電圧切り替え回路３７は、昇圧電位転送ゲート３２１〜３２３とブート回路３３１〜３３３とからなる。
【０１０１】
上記ブート回路３３１〜３３３は、対応して供給されるモード信号により活性化され、前記リミッタ３１１〜３１３によって規定された昇圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ，Ｖｒｅａｄを対応して転送ゲート３２１〜３２３の閾値電圧以上分ブートしたブート電圧Ｖｐｇｍ’、Ｖｐａｓｓ’  ，Ｖｒｅａｄ’  を生成して昇圧電位転送ゲート３２１〜３２３のゲートに供給する。
【０１０２】
上記昇圧電位転送ゲート３２１〜３２３は、各対応してブート回路３３１〜３３３から選択的に供給されるブート電圧Ｖｐｇｍ’、Ｖｐａｓｓ’  ，Ｖｒｅａｄ’  によりオン状態に制御され、前記昇圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ，Ｖｒｅａｄを対応して選択してローデコーダ（プリデコーダ）のドライバ回路３８に供給する。
【０１０３】
上記ローデコーダのドライバ回路３８は、昇圧電圧切り替え回路３７と同様のブート回路（図示せず）とアドレス信号によって生成されるワード線選択信号ＷＬＳＥＬの“Ｈ”レベルによりオン状態に制御され、転送ゲート３２１〜３２３から選択的に供給される昇圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ，Ｖｒｅａｄをワード線駆動電圧として供給する。
【０１０４】
図３８は、図３７中のブート回路３３１〜３３３のうちの１個を代表的に取り出して一具体例を示す。
【０１０５】
図３９は、図３７中のリミッタ回路３１１〜３１３のうちの１個を代表的に取り出して一具体例を示す。
【０１０６】
このリミッタ回路の構成および動作を簡単に説明すると、昇圧電圧Ｖｐｐ（Ｖｐｇｍ  、Ｖｐａｓｓ，Ｖｒｅａｄのいずれか）を抵抗Ｒ１、Ｒ２により分割し、この分割電位が所定の基準電圧Ｖｒｅｆ  に対して高いか低いかをオペアンプ３９により検知し、検知信号を論理回路４０により処理してフラグ信号を出力する。
【０１０７】
この場合、上記分割電位が基準電圧Ｖｒｅｆ  より高い場合にはフラグ信号が“Ｌ”レベルになって図３７中の昇圧回路用オシレータ３４の出力を止め、上記分割電位が基準電圧Ｖｒｅｆ  より低い場合にはフラグ信号が“Ｈ”レベルになって図３７中の昇圧回路用オシレータ３４のクロック出力を継続させるようにフィードバック制御を行なう。
【０１０８】
図４０（ａ）、（ｂ）は、図３７中の昇圧回路３０１〜３０３のうちの１個を代表的に取り出して二つの異なる回路例を示しており、（ａ）は２相クロックφ１  、φ２  により駆動される２相式の昇圧回路、（ｂ）は４相クロックφ３  〜φ６  により駆動される４相式の昇圧回路であり、どちらもキャパシタＣと電荷転送ゲートＱとの組み合わせで構成される。
【０１０９】
図４１（ａ）、（ｂ）は、対応して図４０（ａ）、（ｂ）の２相式昇圧回路、４相式昇圧回路に用いられる昇圧駆動のための２相クロックφ１  、φ２  、４相クロックφ３  〜φ６  の波形例を示している。
【０１１０】
上述したように、図３７に示したロウ系回路においては、昇圧電位転送ゲート３２１〜３２３のゲート制御電圧を生成するために、昇圧回路３０１〜３０３によって生成された昇圧電圧からブート回路３３１〜３３３によってブートさせていた。
【０１１１】
このような回路構成であると、電源電圧の低下によるブート回路３３１〜３３３のブート効率の低下があった場合に十分なブートが行われず、昇圧電圧をワード線に転送できなくなるという問題がある。また、ブート回路３３１〜３３３でブートが行われるにしても、ブートの立ち上がり時間が増大してしまう。
【０１１２】
上記したようなブート回路３３１〜３３３のブート効率は、ブート用キャパシタの面積を大きくする等により改善することはできる。しかし、昇圧系制御回路３６のブート回路３３１〜３３３はメモリチップのコア領域近辺に存在し、特にローデコーダのドライバ回路３８は各ワード線、もしくは、ある単位のワード線のブロック毎に存在しているので、ブート用キャパシタの面積を大きくとることができない。
【０１１３】
しかも、ブート回路用オシレータ３５の出力クロックの寄生容量も大きいので、高いブート効率は望めない。このように、ブート回路３３１〜３３３のブート効率が電源電圧の低下に弱いことは、低電圧化が望まれる最近の動向としては好ましくない。
【０１１４】
【発明が解決しようとする課題】
上記したように従来の半導体回路は、一つの昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する時のタイミング設定上の制約が発生するという問題があった。
【０１１５】
さらに、従来の半導体メモリの昇圧系制御回路は、昇圧電位転送ゲート用のＭＯＳトランジスタのフォワード電流を避けてラッチアップを防止するためのタイミング設定上の制約があり、しかも、非書き込みセルトランジスタに電圧ストレスが加わることにより、その閾値が徐々に変化し、正常な読み出し動作ができなくなるという問題があった。
【０１１６】
また、従来の半導体メモリの昇圧系制御回路は、昇圧電位転送ゲートを駆動するためのブート回路のブート効率が電源電圧の低下によって低下した場合に十分なブートが行われず、昇圧電圧をワード線に十分に転送できなくなるという問題や、ブート回路でブートが行われるにしても、ブートの立ち上がり時間が増大してしまうという問題があった。
【０１１７】
本発明は上記の問題点を解決すべくなされたもので、一つの昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する時のタイミング設定上の制約をなくし、複数の昇圧電位供給先へ昇圧電位を簡便に供給し得る半導体回路を提供することを目的とする。
【０１１８】
また、本発明の他の目的は、昇圧電位転送ゲート用のＭＯＳトランジスタのフォワード電流を避けてラッチアップを防止するためのタイミング設定上の制約をなくし得る半導体メモリの昇圧系制御回路を提供することにある。
【０１１９】
さらに、本発明の他の目的は、昇圧電位転送ゲートを駆動するためのブート回路のブート効率が電源電圧の低下によって低下した場合でも、昇圧電圧をワード線に十分に転送できるようになる半導体メモリの昇圧系制御回路を提供することにある。
【０１２０】
【課題を解決するための手段】
第１の発明の半導体回路は、第１端子に出力端子が接続された昇圧回路と、ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第１端子に接続され、ソースが第２端子に接続されたＮチャネルトランジスタ部と、上記第２端子に接続された電圧リミッタと、入力端が上記第１端子に接続され、第１制御信号に基づいて上記第１端子の電位を第１電位供給先へ供給する第１切り替え回路と、入力端が上記第２端子に接続され、第２制御信号に基づいて上記第２端子の電位を第２電位供給先へ供給する第２切り替え回路とを具備し、上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力されることを特徴とする。
【０１２１】
第２の発明の半導体回路は、第１端子に出力端子が接続された昇圧回路と、ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第１端子に接続され、ソースが第２端子に接続されたＮチャネルトランジスタ部と、上記第１端子に接続された電圧リミッタと、入力端が上記第１端子に接続され、第１制御信号に基づいて上記第１端子の電位を第１電位供給先へ供給する第１切り替え回路と、入力端が上記第２端子に接続され、第２制御信号に基づいて上記第２端子の電位を第２電位供給先へ供給する第２切り替え回路とを具備し、上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力されることを特徴とする。
【０１２２】
第３の発明の半導体回路は、第１端子に出力端子が接続された昇圧回路と、ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第１端子に接続され、ソースが第２端子に接続されたＮチャネルトランジスタ部と、上記第２端子に接続された電圧リミッタと、入力端が第１端子に接続され、制御信号に基づいて第２端子の電位を電位供給先へ供給する切り替え回路とを備えている。
【０１２３】
第４の発明の半導体回路は、入力端に第１昇圧電位が入力され、第１制御信号に基づいて前記第１昇圧電位を第１電位供給先へ供給する第１切り替え回路と、入力端に第２昇圧電位が入力され、第２制御信号に基づいて前記第２昇圧電位を第２電位供給先へ供給する第２切り替え回路と、ゲートおよびドレインが互いに接続され、かつ、互いに直列接続され、ソース側が前記第１切り替え回路の入力端に接続され、ドレイン側が前記第２切り替え回路の入力端に接続される複数のＮチャネルトランジスタと、前記複数のＮチャネルトランジスタのドレイン側に接続され、前記第２昇圧電位を出力する昇圧回路とを具備し、上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力され、上記第１昇圧電位は、上記複数のＮチャネルトランジスタのソース側から得られ、上記第２昇圧電位よりも上記複数のＮチャネルトランジスタの閾値分だけ低く設定される。
【０１２４】
第５の発明の半導体回路は、入力端に第１昇圧電位が入力され、第１制御信号に基づいて前記第１昇圧電位を第１電位供給先へ供給する第１切り替え回路と、入力端に前記第１昇圧電位と同じかまたはそれよりも高い第２昇圧電位が入力され、第２制御信号に基づいて前記第２昇圧電位を第２電位供給先へ供給する第２切り替え回路と、ゲートおよびドレインが互いに接続され、ソースが前記第１切り替え回路の入力端に接続され、ドレインが前記第２切り替え回路の入力端に接続されるＮチャネルトランジスタと、前記Ｎチャネルトランジスタのドレインに接続され、前記第２昇圧電位を出力する昇圧回路と、前記Ｎチャネルトランジスタのソースに接続される電圧リミッタとを具備し、上記第１、第２切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと、入力端と接地点との間に直列に接続された第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、入力端と第１または第２電位供給先との間に接続された第３のＰＭＯＳトランジスタとを有し、第１のＰＭＯＳトランジスタのゲートは第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタの接続点に接続され、第２のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタの接続点に接続され、第３のＰＭＯＳトランジスタのゲートは第１のＰＭＯＳトランジスタのゲートに接続され、第１のＮＭＯＳトランジスタのゲートに第１制御信号または第２制御信号が入力され、第２のＮＭＯＳトランジスタのゲートに第１制御信号の反転信号または第２制御信号の反転信号が入力されることを特徴とする。
【０１２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【０１２６】
図１は、本発明の第１実施例に係る半導体回路を示している。
【０１２７】
図１において、ゲートとドレインが互いに接続されたＮＭＯＳトランジスタ１４は、昇圧回路１０とリミッタ１３の間に接続される。即ち、ＭＯＳトランジスタ１４のドレインは、昇圧回路１０に接続され、ソースは、リミッタ１３に接続される。昇圧回路１０とＭＯＳトランジスタ１４の間のノードＡには、切り替え回路１１−２の入力端が接続され、リミッタ１３とＭＯＳトランジスタ１４の間のノードＢには、切り替え回路１１−１の入力端が接続される。また、切り替え回路１１−１の出力端は、昇圧電位供給先１２−１に接続され、切り替え回路１１−２の出力端は、昇圧電位供給先１２−２に接続されている。
【０１２８】
各切り替え回路１１−１，１１−２は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ＮＭＯＳトランジスタＮ１，Ｎ２およびインバータＩＮＶから構成されている。
【０１２９】
上記トランジスタＰ１，Ｎ１は、切り替え回路の入力端と接地点の間に直列接続されている。同様に、トランジスタＰ２，Ｎ２も、切り替え回路の入力端と接地点の間に直列接続されている。
【０１３０】
そして、トランジスタＰ１のゲートは、トランジスタＰ２，Ｎ２の接続点およびトランジスタＰ３のゲートにそれぞれ接続されており、トランジスタＰ２のゲートは、トランジスタＰ１，Ｎ１の接続点に接続されている。
【０１３１】
切り替え信号Ｓ１およびＳ２は、対応して切り替え回路１１−１，１１−２のトランジスタＮ１のゲートに入力され、切り替え信号Ｓ１の反転信号およびＳ２の反転信号は、対応して切り替え回路１１−１，１１−２のトランジスタＮ２のゲートに入力されている。
【０１３２】
トランジスタＰ３のソースは、切り替え回路の入力端に接続され、ドレインは、昇圧電位供給先に接続される。なお、トランジスタＰ１，Ｐ２，Ｐ３の基板電位はソース電位と等しくなっている。
【０１３３】
上記構成の半導体回路において、切り替え信号Ｓ１を“Ｈ”レベル、切り替え信号Ｓ２を“Ｌ”レベルに設定することにより、昇圧電圧は、昇圧電位供給先１２−１に供給される。また、切り替え信号Ｓ１を“Ｌ”レベル、切り替え信号Ｓ２を“Ｈ”レベルに設定することにより、昇圧電圧は、昇圧電位供給先１２−２に供給される。
【０１３４】
ここで、昇圧回路１０の電位をＶｐｐとすると、昇圧電位供給先１２−１の電位は、Ｖｐｐ−Ｖｔｈ（ＮＭＯＳトランジスタ１４の閾値）と閾値落ちするが、ＮＭＯＳトランジスタ１４にイントリンジック型（Ｉタイプ）のものを使用すれば、このような閾値落ちを最小限に抑えることができる。
【０１３５】
上記したように図１に示した半導体回路によれば、切り替え回路１１−１，１１−２の間に、ダイオード接続されたＮＭＯＳトランジスタ１４が接続されているので、昇圧電位供給先１２−１の電位が昇圧回路１０の出力端（ノードＡ）の電位よりも高くなっても、切り替え回路１１−１から切り替え回路１１−２へ電荷が逆流することがない。
【０１３６】
これにより、タイミング上の制約が緩和され、例えば、昇圧電位供給先１２−１に昇圧電位を供給した後に、昇圧電位供給先１２−２に昇圧電位を供給するということが可能になる。つまり、このようなタイミングに設定しても、切り替え回路１１−１のＰＭＯＳトランジスタにフォワード電流は流れない。
【０１３７】
また、図１に示した半導体回路では、リミッタ１３は、昇圧回路１０の出力端にＭＯＳトランジスタ１４を介して接続されている、つまり、ＭＯＳトランジスタ１４のドレイン側（昇圧回路１０側）ではなく、ＭＯＳトランジスタ１４のソース側（昇圧回路１０に対して反対側）に接続されている。
【０１３８】
これにより、昇圧電位供給先１２−１の電位がカップリングにより上昇しても、ノードＢがフローティング状態になることはなく、昇圧電位供給先１２−１の電位を安定させることができる。
【０１３９】
図２は、図１の半導体回路の基礎となる半導体回路を示している。
【０１４０】
図２の半導体回路は、図１を参照して前述した半導体回路と比べて、リミッタ１３は昇圧回路１０の出力端（ノードＡ）に直接に接続されている、つまり、ダイオード接続されたＮＭＯＳトランジスタ１４のドレイン側に接続されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【０１４１】
図２に示した半導体回路において、切り替え信号Ｓ１を“Ｌ”レベル、切り替え信号Ｓ２を“Ｈ”レベルに設定することにより、昇圧電圧は、昇圧電位供給先１２−１に供給される。また、切り替え信号Ｓ１を“Ｈ”レベル、切り替え信号Ｓ２を“Ｌ”レベルに設定することにより、昇圧電圧は、昇圧電位供給先１２−２に供給される。
【０１４２】
図２に示した半導体回路によれば、切り替え回路１１−１，１１−２の間に、ダイオード接続されたＮＭＯＳトランジスタ１４が接続されているので、昇圧電位供給先１２−１の電位が昇圧回路１０の出力端（ノードＡ）の電位よりも高くなっても、切り替え回路１１−１から切り替え回路１１−２へ電荷が逆流することがない。
【０１４３】
これにより、タイミング上の制約が緩和され、例えば、昇圧電位供給先１２−１に昇圧電位を供給した後に、昇圧電位供給先１２−２に昇圧電位を供給するということが可能になる。つまり、このようなタイミングに設定しても、切り替え回路１１−１のＰＭＯＳトランジスタにフォワード電流は流れない。
【０１４４】
ここで、昇圧回路１０の昇圧電位をＶｐｐとすると、昇圧電位供給先１２−１の電位は、Ｖｐｐ−Ｖｔｈ（ＭＯＳトランジスタ１４の閾値）と閾値落ちするが、ＮＭＯＳトランジスタ１４にＩタイプのものを使用すれば、このような閾値落ちを最小限に抑えることができる。
【０１４５】
なお、図２に示した半導体回路では、昇圧電位供給先１２−１の電位は、Ｖｐｐ−Ｖｔｈより下がることはないが、カップリングなどで昇圧電位供給先１２−１の電位が上がると、ノードＢがフローティング状態になり、昇圧電位供給先１２−１の電位がＶｐｐ−Ｖｔｈより高くなってしまう。
【０１４６】
この際、昇圧電位供給先１２−１が転送ゲート用のＮＭＯＳトランジスタのゲートであるような場合には、昇圧電位供給先１２−１の電位がＶｐｐ−Ｖｔｈより高くなっても問題はないが、昇圧電位供給先１２−１の電位がＶｐｐ−Ｖｔｈより高くなってほしくない場合もある。
【０１４７】
このような点を考慮した第２実施例を以下に説明する。
【０１４８】
図３は、本発明の第２実施例に係る半導体回路を示している。
【０１４９】
図３の半導体回路は、図１を参照して前述した第１実施例の半導体回路と比べて、切り替え回路１１−１，１１−２間（ノードＡ・Ｂ間）のＮＭＯＳトランジスタを複数段にした点が異なり、その他は同じであるので図１中と同一符号を付している。
【０１５０】
即ち、図３の半導体回路において、昇圧回路１０とリミッタ１３の間には、それぞれダイオード接続されたｎ（複数）個のＮＭＯＳトランジスタが互いに直列に接続されたＮＭＯＳトランジスタ列１５が接続されている。この場合、上記ＭＯＳトランジスタ列１５のドレインは昇圧回路１０に接続され、ソースはリミッタ１３に接続されている。
【０１５１】
そして、上記ＭＯＳトランジスタ列１５と昇圧回路１０との間のノードＡには切り替え回路１１−２の入力端が接続され、ＭＯＳトランジスタ列１５とリミッタ１３との間のノードＢには切り替え回路１１−１の入力端が接続される。
【０１５２】
また、切り替え回路１１−１の出力端は昇圧電位供給先１２−１に接続され、切り替え回路１１−２の出力端は昇圧電位供給先１２−２に接続されている。
【０１５３】
上記したような図３の半導体回路によれば、切り替え回路１１−１，１１−２間はそれぞれダイオード接続された複数個のＮＭＯＳトランジスタが互いに直列に接続されたＮＭＯＳトランジスタ列１５が接続されているので、昇圧電位供給先１２−１の電位が昇圧回路１０の出力端の電位よりも高くなっても、切り替え回路１１−１から切り替え回路１１−２へ電荷が逆流することがない。
【０１５４】
したがって、例えば、昇圧電位供給先１２−１に昇圧電位を供給した後に、昇圧電位供給先１２−２に昇圧電位を供給するということが可能になる、つまり、このようなタイミングに設定しても切り替え回路１１−１のＰＭＯＳトランジスタがフォワードにならないので、昇圧電位供給時におけるタイミング上の制約が緩和される。
【０１５５】
また、上記図３の半導体回路では、リミッタ１３は、昇圧回路１０の出力端にＭＯＳトランジスタ列１５を介して接続されている、つまり、ＭＯＳトランジスタ列１５のドレイン側（昇圧回路１０側）ではなく、ＭＯＳトランジスタ列１５のソース側（ＭＯＳトランジスタ列１５からみて昇圧回路１０に対して反対側）に接続されている。
【０１５６】
これにより、昇圧電位供給先１２−１の電位がカップリングにより上昇しても、ノードＢがフローティング状態になることをリミッタ１３によって防止し、昇圧電位供給先１２−１の電位を安定させることができる。
【０１５７】
さらに、前記したようなＮＭＯＳトランジスタ列１５を切り替え回路１１−１，１１−２の間に接続することにより、昇圧電位供給先１２−１，１２−２に与える電位を積極的に変えることができる。この場合、昇圧電位供給先１２−１に与えられる電位は、ＮＭＯＳトランジスタ列１５のトランジスタ数と昇圧電位Ｖｐｐにより決定される。
【０１５８】
図４は、本発明の第３実施例に係る半導体回路を示している。
【０１５９】
図４の半導体回路において、ゲート・ドレインが接続されたＮＭＯＳトランジスタ１４は、昇圧回路２０とリミッタ１３の間に接続されている。即ち、ＭＯＳトランジスタ１４のドレインは昇圧回路２０に接続され、ＭＯＳトランジスタ１４のソースはリミッタ１３に接続されている。
【０１６０】
上記昇圧回路２０とＭＯＳトランジスタ１４の間のノードＡにはブースタ（ブート回路）２２−１が接続される。また、リミッタ１３とＭＯＳトランジスタ１４の間のノードＢは、昇圧電位転送ゲート用のＮＭＯＳトランジスタ（切り替え回路）２１−１を経由して昇圧電位供給先１２−１に接続されており、上記トランジスタ２１−１のゲートにはブースタ２２−１の出力信号が入力される。
【０１６１】
上記ブースタ２２−１は制御信号ＣＮＴが入力され、制御信号ＣＮＴが例えば“Ｈ”の時には、ブースタ２２−１がブート動作を行い、その出力信号により前記トランジスタ２１−１をオン状態に駆動し、制御信号ＣＮＴが“Ｌ”の時にはブート動作を行わない。
【０１６２】
図５は、本発明の第４実施例に係る半導体回路を示している。
【０１６３】
図５の半導体回路は、図４を参照して前述した第３実施例の半導体回路と比べて、２個のブースタ２２−１，２２−２および昇圧電位供給先が異なる２個の昇圧電位転送ゲート用のＮＭＯＳトランジスタ２１−１，２１−２が設けられている点が異なり、その他は同じであるので図１中と同一符号を付している。
【０１６４】
即ち、図５の半導体回路において、昇圧回路２０とＭＯＳトランジスタ１４の間のノードＡにはブースタ２２−１，２２−２がそれぞれ接続されており、また、リミッタ１３とＭＯＳトランジスタ１４の間のノードＢは昇圧電位転送ゲート用のＮＭＯＳトランジスタ２１−１，２１−２をそれぞれ経由して昇圧電位供給先１２−１，１２−２に接続されている。そして、上記昇圧電位転送ゲート用のトランジスタ２１−１，２１−２のゲートに対応して前記ブースタ２２−１，２２−２の出力信号が入力される。
【０１６５】
上記ブースタ２２−１，２２−２は、それぞれ制御信号ＣＮＴが入力され、制御信号ＣＮＴが例えば“Ｈ”の時にはブート動作を行い、それぞれの出力信号により対応して前記トランジスタ２１−１をオン状態に駆動し、制御信号ＣＮＴが“Ｌ”の時にはブート動作を行わない。
【０１６６】
図６は、図１、図３乃至図５中のリミッタ１３の構成の一例を示している。
【０１６７】
図６において、入力端子６１に供給される昇圧電圧Ｖを抵抗素子Ｒ１、Ｒ２により分割した電位およびリファレンス電位Ｖｒｅｆ  がオペアンプ６２の非反転入力端（＋）および反転入力端（−）に対応して入力されている。
【０１６８】
ＮＭＯＳトランジスタＭ１は、一端（ドレイン）が前記入力端子６１に接続されており、ゲートが前記オペアンプ６２の出力端に接続されており、上記ドレインとゲートとの間に位相補償用の容量Ｃが接続されている。
【０１６９】
いま、入力端子６１の電圧が（Ｒ１＋Ｒ２）Ｖｒｅｆ  ／Ｒ２よりも高くなると、オペアンプ６２の出力電圧が上昇し、ＮＭＯＳトランジスタＭ１がオンになるので、入力端子６１の電圧は下降する。
【０１７０】
これに対して、入力端子６１の電圧が（Ｒ１＋Ｒ２）Ｖｒｅｆ  ／Ｒ２よりも低くなると、オペアンプ６２の出力電圧が降下し、ＮＭＯＳトランジスタＭ１がオフになるので、昇圧回路２０から供給された電荷が入力端子６１のノードに蓄積され、入力端子６１の電圧は上昇する。
【０１７１】
このような動作により、入力端子６１の電圧は、抵抗分割に応じて決まる電位（Ｒ１＋Ｒ２）Ｖｒｅｆ  ／Ｒ２にリミットされる。
【０１７２】
図７は、図４中のブースタ２２−１および図５中のブースタ２２−１，２２−２の構成の一例を示している。
【０１７３】
ブースタは、制御信号に基づいて、昇圧電位を転送させるための転送ゲート用のトランジスタをオンさせるのに必要な電圧（転送電圧＋ＮＭＯＳトランジスタの閾値）あるいは転送ゲート用のトランジスタをオフさせる電圧（０Ｖ）を生成して、転送ゲート用のトランジスタのゲートに供給するものである。
【０１７４】
このようなブースタと転送ゲート用のトランジスタとからなる回路は、ＮＭＯＳトランジスタのみの組み合わせにより構成できるので、高電圧に対する耐性の強いＰＭＯＳトランジスタがないような半導体装置で使用されることが多い。
【０１７５】
図７に示すブースタにおいて、ＮＭＯＳトランジスタＭ１〜Ｍ４のうちトランジスタＭ１，Ｍ２は、閾値が正のエンハンスメント型トランジスタ（Ｅタイプ）であり、トランジスタＭ３は、閾値がほぼ０のイントリンジック型トランジスタ（Ｉタイプ）であり、トランジスタＭ４は、閾値が負のデプレション型トランジスタ（Ｄタイプ）である。
【０１７６】
昇圧電位が供給される入力端子７１は、ＥタイプのトランジスタＭ１およびＩタイプのトランジスタＭ３を直列に介して出力端子７２に接続されており、また、入力端子７１は転送ゲート用のＥタイプのトランジスタＭ２を介して出力端子７２に接続されている。この場合、前記トランジスタＭ１およびＭ２のゲートは出力端子７２に接続されており、トランジスタＭ３のゲート・ドレイン相互が接続されている。
【０１７７】
制御信号が供給される制御入力端７３は、ゲートに電源電圧が印加されているＤタイプのトランジスタＭ４を介して出力端子７２に接続されており、上記制御信号およびクロック信号φは二入力のナンドゲート７４に入力され、このナンドゲート７４の出力端（ノードＮ３）は容量  を介して前記トランジスタＭ３のゲート・ドレイン相互接続ノード（トランジスタＭ１のソースとトランジスタＭ３のドレインとの接続ノード）Ｎ１に接続されている。
【０１７８】
いま、上記制御信号が“Ｈ”レベルの場合は、出力端子７２（ノードＮ２）も“Ｈ”レベルとなり、トランジスタＭ１、Ｍ３の接続ノードＮ１には入力端子７１の電圧からトランジスタＭ１の閾値電圧だけ低い電位が転送される。
【０１７９】
この状態において、クロック信号によりナンドゲートの出力端（ノードＮ３）の電位が振動するので、ノードＮ１に蓄えられた電荷はトランジスタＭ３を介してノードＮ２に転送される。
【０１８０】
このような動作を繰り返すことによってノードＮ２の電位は上昇していき、  （入力端子７１の電圧＋ＮＭＯＳトランジスタの閾値電圧Ｖｔｈ）まで達した段階で、転送ゲート用のトランジスタＭ２による閾値落ちのない転送が可能となり、このトランジスタＭ２は、ノードＮ２の電位が上がり過ぎないように電位をリミットする役割を持つ。なお、この状態では、トランジスタＭ４はオフしている。
【０１８１】
一方、前記制御信号が“Ｌ”レベルの場合は、クロック信号がノードＮ３に伝達されず、また、制御信号の“Ｌ”レベルがトランジスタＭ４を介して直接に転送ゲート用のトランジスタＭ２のゲート（ノードＮ２）に伝達されるので、この転送ゲート用のトランジスタＭ２はオフすることになる。
【０１８２】
上記したように図４に示した第３実施例の半導体回路および図５に示した第４実施例の半導体回路では、リミッタ１３は、昇圧回路２０の出力端にダイオード接続されたＭＯＳトランジスタ１４を介して接続されている、つまり、ＭＯＳトランジスタ１４のドレイン側（昇圧回路２０側）ではなく、ＭＯＳトランジスタ１４のソース側（昇圧回路２０に対して反対側）に接続されている。
【０１８３】
これにより、昇圧電位供給先１２−１の電位がカップリングにより上昇しても、ノードＢがフローティング状態になることはなく、昇圧電位供給先１２−１の電位を安定させることができる。
【０１８４】
また、第３実施例および第４実施例の半導体回路では、転送電圧よりもＮＭＯＳトランジスタ１４の閾値分だけ高い電位がブースタ２２−１，２２−２に入力されることにより、ブースタ２２−１，２２−２の出力電圧、即ち、昇圧電位転送ゲート用のトランジスタ２１−１，２１−２のゲート電圧がより早く上昇する。
【０１８５】
これにより、ブースタ２２−１，２２−２に制御信号が入力されてから昇圧電位供給先１２−１，１２−２へ昇圧電位が転送されるまでの遅延時間を短縮させることができる。
【０１８６】
なお、前記各実施例において、切り替え回路１１−１，１１−２間に接続される降圧用のＮＭＯＳトランジスタ１４あるいはＮＭＯＳトランジスタ列１５のトランジスタがＩタイプである場合には、図８に示すような接続を行った時のＶＤ−ＶＳ特性が図９に示すように分かっていれば、図９のＶＤ−ＶＳ特性にしたがって各電位供給先に与える電位を調節できる。
【０１８７】
また、図１０に示すように、降圧用のＮＭＯＳトランジスタ１４あるいはＮＭＯＳトランジスタ列１５のトランジスタに並列に低抵抗のヒューズ素子２３を設けておけば、ヒューズ素子２３の切断の有無により昇圧電位供給先に与える電位を調節することができる。
【０１８８】
さらに、降圧用のＮＭＯＳトランジスタ１４あるいはＮＭＯＳトランジスタ列１５のトランジスタとして、ＩタイプとＥタイプのトランジスタを組み合わせれば、より多くの電位を作ることができる。
【０１８９】
このような電位の決め方は、トランジスタの閾値Ｖｔｈに依存するため、リミッタ１３に直接につながるノードＢ以外のノード電位は、完全に望みの電位に設定することができないが、複数の昇圧電位供給先に対応させて複数の昇圧回路を設ける場合に比べて、回路面積を大幅に縮小することができる。  また、図１１に示すように、昇圧回路１０の出力端と切り替え回路１１−１の入力端およびリミッタ回路との間にダイオード接続のＮＭＯＳトランジスタ１４−１を挿入接続するだけでなく、さらに、昇圧回路１０の出力端と切り替え回路１１−２の入力端およびリミッタ回路との間にダイオード接続のＮＭＯＳトランジスタ１４−２を挿入接続すれば、リカバリ動作の際に、昇圧回路１０と昇圧電位供給先１２−１，１２−２の電位を同時に落すことが可能となる。これにより、リカバリ時間を短縮すると共にクロックを簡素化することができる。
【０１９０】
なお、図１１において、図１中と同一部分には同一符号を付してその説明を省略する。
【０１９１】
次に、本発明の半導体回路を適用した第１応用例に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路について説明する。
【０１９２】
この第１の応用例に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路は、図２４乃至図３５を参照して前述した従来例の昇圧系制御回路にと比べて、基本的には同様であるが、図１２に示すように電圧切替供給回路の構成の一部が異なり、図１４に示すように書き込みタイミングの設定の一部が図３３に示した書き込みタイミングの設定と異なることにより、動作が若干異なる。
【０１９３】
即ち、図１２に示す電圧切替供給回路は、図３２を参照して前述した従来例の電圧切替供給回路と比べて、Ｖｍｓｇ  昇圧回路５３の出力端に接続されている昇圧電位供給配線５５に挿入されたダイオード接続のＮＭＯＳトランジスタ１４を介して第２の切り替え回路ＳＷ２および第３の切り替え回路ＳＷ３が接続されている点が異なり、その他は同じであるので図３２中と同一符号を付している。
【０１９４】
図１３は、図１２中の切換回路ＳＷ１〜ＳＷ３のうちの１個を代表的に取り出して一例を示している。
【０１９５】
この切換回路は、制御信号入力を反転するインバータＩＮＶと、制御信号入力およびその反転信号を受けてラッチするＣＭＯＳラッチ回路ＬＴからなる。
【０１９６】
制御信号入力が“Ｌ”レベルになると、制御信号出力が“Ｌ”レベルになり、対応する昇圧電位転送ゲート用のＰＭＯＳトランジスタをオンにし、これを介して高電圧（昇圧電圧Ｖｍｂｌ  あるいはＶｍｓｇ  ）を転送させる。
【０１９７】
図１４は、図１２の電圧切替供給回路を用いた書き込み動作のタイミングの設定例を示すタイミング図である。
【０１９８】
図１２の電圧切替供給回路によれば、第１の切り替え回路ＳＷ１と第２の切り替え回路ＳＷ２・第３の切り替え回路ＳＷ３との間にダイオード接続のＮＭＯＳトランジスタ１４が挿入されているので、図１４に示すように、書き込み時に制御信号線（ＢＬＣＤ、ＢＬＴＲ）、電源ノードＶＢ１ＴＨ、選択ゲート線ＳＧＤに対する昇圧電位の供給タイミングを異ならせるように設定することが可能になる。
【０１９９】
つまり、選択ゲート線ＳＧＤに昇圧電位Ｖｍｓｇ  を供給するタイミングを、制御信号線（ＢＬＣＤ、ＢＬＴＲ）に昇圧電位Ｖｍｓｇ  を供給するタイミングよりも遅らせることにより、ＢＬＣＤ、ＢＬＴＲ側から選択ゲート線ＳＤＧ側への電荷の移動はなく、転送ゲート用のＰＭＯＳトランジスタにフォワード電流が流れることもない。また、図３５中に示したような最もビット線ＢＬ寄りのセルトランジスタのドレイン・制御ゲート間に電圧ストレスが加わらなくなる。
【０２００】
したがって、最もビット線ＢＬ寄りのセルトランジスタが非書き込み状態であった時にその閾値が電圧ストレスによって変化することはなくなり、正常な読み出し動作が可能になる。
【０２０１】
即ち、第１の応用例に係る昇圧系制御回路を適用した図１２の電圧切替供給回路によれば、昇圧電位転送ゲート用のＰＭＯＳトランジスタのフォワード電流を避けてラッチアップを防止するために課せられていた従来のタイミング設定上の制約（ＢＬＣＤ、ＢＬＴＲ、ＶＢ１ＴＨ、ＳＧＤのタイミングを同一に設定するという制約）をなくすることが可能になる。
【０２０２】
また、Ｖｍｓｇ  昇圧回路５３の出力端に電圧リミッタ５４が接続されているので、選択ゲート線ＳＤＧがフローティング状態になることを防止でき、選択ゲート線ＳＤＧの電位を正確に制御することが可能になる。
【０２０３】
一方、制御信号線ＢＬＣＤ、ＢＬＴＲの電位は、ダイオード接続のＮＭＯＳトランジスタ１４の閾値ＶＴ  分だけ昇圧電位Ｖｍｓｇ  からずれる。上記ダイオード接続のＮＭＯＳトランジスタ１４の閾値が温度等により変動することを考えると、制御信号線ＢＬＣＤ、ＢＬＴＲの電位を正確に制御できないことになるが、制御信号線ＢＬＣＤ、ＢＬＴＲは昇圧電位Ｖｍｂｌ  の電位を転送できさえすればよいので、正確な制御電位は必要ない。
【０２０４】
なお、上記第１応用例はＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作を例にとって説明したが、本発明の半導体回路は、ＮＡＮＤ型ＥＥＰＲＯＭの適用に限定されるものではなく、昇圧回路を使用する半導体装置全般に対して適用可能である。
【０２０５】
次に、本発明の半導体回路を適用した第２応用例に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路について説明する。
【０２０６】
図１５に示す第２応用例に係る昇圧系制御回路は、図３６を参照して前述した従来例のＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路と比べて、昇圧回路３０の出力端とリミッタ・昇圧電位転送ゲート用のＮＭＯＳトランジスタの転送入力端側の一端との間に、降圧素子（本例では、ダイオード接続された１個のＮＭＯＳトランジスタ）１４が挿入接続されている点が異なり、その他は同じであるので図３６中と同一符号を付している。
【０２０７】
即ち、図１５に示す昇圧系制御回路は、第１の電圧ＶｐｐＨ  を生成して出力端  （ノードＡ）に出力する昇圧回路３０ａと、前記第１の電圧ＶｐｐＨ  を降圧してノードＢに第２の電圧Ｖｐｐを生成する降圧用のダイオード接続された高耐圧のＮＭＯＳトランジスタ１４と、前記第２の電圧Ｖｐｐをリミットするリミッタ３１と、前記第１の電圧ＶｐｐＨ  が入力し、ブートにより第３の電圧ＶｐｐＨ’を生成するブート回路３３と、前記第３の電圧ＶｐｐＨ’がゲートに供給され、前記第２の電圧Ｖｐｐを転送する昇圧電位転送ゲート用のＮＭＯＳトランジスタ３２とを具備することを特徴とするものであり、図４に示した昇圧系制御回路を詳細に示したものに相当する。
【０２０８】
図１５の昇圧系制御回路によれば、昇圧回路３０ａで生成する第１の昇圧電圧ＶｐｐＨ  を降圧させることによって第２の昇圧電圧Ｖｐｐを生成し、第１の昇圧電圧ＶｐｐＨ  からブート電圧ＶｐｐＨ’を生成し、このブート電圧ＶｐｐＨ’により昇圧電位転送ゲート用のＮＭＯＳトランジスタ３２を駆動して第２の昇圧電圧Ｖｐｐを転送する。
【０２０９】
換言すれば、実際のデバイス動作で必要とする昇圧電圧Ｖｐｐより高い電圧ＶｐｐＨ  を昇圧回路３０ａで生成することにより、実際のデバイス動作で必要とする所望の第２の昇圧電圧Ｖｐｐを転送する。
【０２１０】
したがって、ブート回路３３のブート効率が低下したとしても、ブート電圧ＶｐｐＨ’により昇圧電位転送ゲート用のＮＭＯＳトランジスタ３２を十分に駆動することができるので、転送の立ち上がりが遅くなるのを防ぐことができるとともに電源電圧の低下にも強くなる。また、リミッタ３１のフィードバック系回路の発振を防止し、ノイズを低減する効果が期待される。
【０２１１】
＜第２応用例の具体例＞
図１６は、第２応用例に係る昇圧系制御回路を用いたロウ系回路の具体例を示している。
【０２１２】
図１６中に示す昇圧系制御回路３６ａは、図３７乃至図４１を参照して前述した従来例の昇圧系制御回路３６と比べて、昇圧回路３０１ａ〜３０３ａとリミッタ３１１〜３１３の転送入力端側の一端との間にそれぞれ対応して１個のダイオード接続されたＮＭＯＳトランジスタ１４１〜１４３が挿入接続され、上記ＮＭＯＳトランジスタ１４１〜１４３と対応するリミッタ３１１〜３１３との接続ノードにそれぞれ対応して昇圧電位転送ゲート用のＮＭＯＳトランジスタ３２１〜３２３の各一端が接続変更されており、その他は同じである。
【０２１３】
前記昇圧回路３０１ａ〜３０３ａは、昇圧回路用オシレータ３４から出力されるクロック信号が入力され、その構成要素であるキャパシタの面積、クロック周波数、電源電圧、転送ゲートの電流転送能力によって決まる昇圧電圧として、書き込み電圧ＶｐｇｍＨ、書き込み中間電圧ＶｐａｓｓＨ  、読み出し電圧ＶｒｅａｄＨ  を対応して生成する。
【０２１４】
上記昇圧電圧ＶｐｇｍＨ、ＶｐａｓｓＨ  、ＶｒｅａｄＨ  はＮＭＯＳトランジスタ１４１〜１４３により降圧されてＶｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄとなり、これらの降圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄはリミッタ３１１〜３１３により制限される。
【０２１５】
この場合、リミッタ３１１〜３１３は、それぞれ対応する降圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄが所望のレベルかどうかを検知してフラグ信号を出力し、所望のレベルより低い場合には対応する昇圧回路３０１ａ〜３０３ａで昇圧動作を行わせ、所望のレベルより高い場合には対応する昇圧回路３０１ａ〜３０３ａの昇圧動作を停止させることにより、昇圧回路３０１ａ〜３０３ａの昇圧電圧ＶｐｇｍＨ、ＶｐａｓｓＨ  、ＶｒｅａｄＨ  が一定となるようにフィードバック制御する。
【０２１６】
ブート回路３３１〜３３３は、図３８に示したように構成されており、ブート回路用オシレータ３５で生成されたクロックによってそれぞれ対応して昇圧電圧ＶｐｇｍＨ、ＶｐａｓｓＨ  、ＶｒｅａｄＨ  をブートする。但し、このクロックは、モード信号がイネーブル状態となった場合のみ動作するので、モード信号によりブート回路３３１〜３３３を動作させたり停止したりできる。
【０２１７】
ブート回路３３１〜３３３がモード信号に応じて選択的に動作すると、昇圧電圧ＶｐｇｍＨ、ＶｐａｓｓＨ  、ＶｒｅａｄＨ  はそれぞれブートされてＶｐｇｍＨ’  、ＶｐａｓｓＨ’、Ｖｒｅａｄ’  が生成され、これらのブート電圧ＶｐｇｍＨ’  、ＶｐａｓｓＨ’、Ｖｒｅａｄ’  は対応して昇圧電位転送ゲート３２１〜３２３をオンにするので、ワード線ドライバ回路３８の出力に昇圧電圧ＶｐｇｍＨ、ＶｐａｓｓＨ  、ＶｒｅａｄＨ  が選択的に出力されることになる。
【０２１８】
上記したように図１６中の昇圧系制御回路３６ａは、従来例の図３７の昇圧系制御回路３６では昇圧回路３０の出力電圧をブートした電圧により昇圧電位転送ゲートを駆動して昇圧回路３０の出力電圧を転送しているのに対して、昇圧回路３６ａの出力電圧（ＶｐｇｍＨ、ＶｐａｓｓＨ  、ＶｒｅａｄＨ  ）をブートした電圧ＶｐｇｍＨ’  、ＶｐａｓｓＨ’、Ｖｒｅａｄ’  により昇圧電位転送ゲート３２１〜３２３を駆動して降圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄを転送している。
【０２１９】
したがって、仮に電源電圧の低下によってブート回路３３１〜３３３のブート効率が落ちて昇圧電位転送ゲート３２１〜３２３による降圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄの転送能力が低下したとしても、ブート電圧ＶｐｇｍＨ’  、ＶｐａｓｓＨ’、Ｖｒｅａｄ’  と降圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄの電圧差があるので、Ｖｐｐドライバの抵抗成分は小さくて済む。
【０２２０】
また、ブート回路３３１〜３３３のブート効率は、それを構成するキャパシタの面積の増加によって改善できるが、ブート回路３３１〜３３３は設計ルールの厳しいコア領域にあるので現実には難しい。
【０２２１】
これに対して、周辺部に配置される昇圧回路３０１ａ〜３０３ａの昇圧能力を高めるために、それらを構成するキャパシタの面積を増大するように改善することは容易である。
【０２２２】
また、ローデコーダ部のワード線ドライバ３８のゲートを駆動するためのブート回路（図示せず）は、各ワード線もしくは数ワード線毎にまとまっている各ブロックに個々に設けられているので、ブート回路用オシレータ３５から出力するクロック信号の寄生容量はかなり大きくなる（不利となる）。これに対して、図１６に示したロウ系回路のように昇圧回路３０１ａ〜３０３ａで予め昇圧する方が安全なことが分かる。
【０２２３】
また、昇圧回路３０１ａ〜３０３ａに４相クロック式昇圧回路を用いると、２相クロック式昇圧回路を用いる場合に比べて昇圧効率が上がるので、回路的なマージンが改善されることになり、従来例に比べて回路の改善が容易になる。
【０２２４】
さらに、図１６のロウ系回路では、昇圧回路３０１ａ〜３０３ａとリミッタ３１１〜３１３との間に降圧素子１４１〜１４３を挿入しているので、リミッタ３１１〜３１３と昇圧回路３０１ａ〜３０３ａとで組まれるフィードバック回路系のノイズに関して従来より改善されるという効果もある。
【０２２５】
また、図１６のロウ系回路では、リミッタ３１１〜３１３を降圧素子１４１〜１４３の降圧出力側に接続することによって、降圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄをリミットしているので、降圧素子１４１〜１４３の特性のばらつきの影響を受けず、降圧電圧Ｖｐｇｍ  、Ｖｐａｓｓ、Ｖｒｅａｄを精度良く生成して転送することが可能になっている。
【０２２６】
＜第２応用例の変形例１＞
図１７は、第２応用例の変形例１に係る昇圧系制御回路を示している。
【０２２７】
図１７の昇圧系制御回路は、図１５に示した昇圧系制御回路と比べて、昇圧電圧ＶｐｐＨ  を降圧電圧Ｖｐｐに降圧する素子として、トランジスタから抵抗素子Ｒに変更されているが、図１５の昇圧系制御回路と同様の効果が期待できる。
【０２２８】
＜第２応用例の変形例２＞
図１８は、第２応用例の変形例２に係る昇圧系制御回路を示している。
【０２２９】
図１８の昇圧系制御回路は、図１５に示した昇圧系制御回路と比べて、降圧素子として、複数段のトランジスタ１４ａ、１４ｂが用いられている点が異なるが、図１５の昇圧系制御回路と同様の効果が期待できる。
【０２３０】
＜第２応用例の変形例３＞
図１９は、第２応用例の変形例３に係る昇圧系制御回路を示している。
【０２３１】
図１９の昇圧系制御回路は、図１５に示した昇圧系制御回路と比べて、降圧素子としてダイオードＤが用いられている点が異なるが、図１５の昇圧系制御回路と同様の効果が期待できる。この場合、上記ダイオードＤとして、前記変形例２のように複数段のダイオードを用いることも可能である。
【０２３２】
＜第２応用例の変形例４＞
図２０は、第２応用例の変形例４に係る昇圧系制御回路を示している。
【０２３３】
図２０の昇圧系制御回路は、図１５に示した昇圧系制御回路と比べて、ＶＤＤ電源ノードと昇圧回路３０の出力端とを接続するダイオード接続のＩタイプトランジスタＰＲ１を追加している点が異なる。
【０２３４】
これにより、図１５の昇圧系制御回路と同様の効果が期待できるとともに、昇圧回路３０の動作停止時には、ＶＤＤ電源ノードからＩタイプトランジスタＰＲ１を充電経路として昇圧回路３０の出力端を電源電圧ＶＤＤに充電し、昇圧回路３０の出力端の立ち上がり時間を早くすることができる。この場合、上記トランジスタＰＲ１として、Ｉタイプに限定することなく、他のタイプのトランジスタを用いてもよい。
【０２３５】
＜第２応用例の変形例５＞
図２１は、第２応用例の変形例５に係る昇圧系制御回路を示している。
【０２３６】
図２１の昇圧系制御回路は、図１５に示した昇圧系制御回路と比べて、ＶＤＤ電源ノードと降圧ノード（降圧素子とリミッタとの接続ノード）とを接続するダイオード接続のＩタイプトランジスタＰＲ２を追加している点が異なる。
【０２３７】
これにより、図１５の昇圧系制御回路と同様の効果が期待できるとともに、昇圧回路３０の動作停止時には、ＶＤＤ電源ノードからＩタイプトランジスタＰＲ２を充電経路として降圧ノードを電源電圧ＶＤＤに充電し、降圧ノードの立ち上がり時間を早くすることができる。この場合、上記トランジスタＰＲ２として、Ｉタイプに限定することなく、他のタイプのトランジスタを用いてもよい。
【０２３８】
＜第２応用例の変形例６＞
図２２は、第２応用例の変形例６に係る昇圧系制御回路を示している。
【０２３９】
図２２の昇圧系制御回路は、図２０に示した変形例４の昇圧系制御回路と図２１に示した変形例５の昇圧系制御回路とを組み合わせて実施したものであり、ＶＤＤ電源ノードと昇圧回路３０の出力端とを接続するダイオード接続のＩタイプトランジスタＰＲ１を追加するとともに、ＶＤＤ電源ノードと降圧ノードとを接続するダイオード接続のＩタイプトランジスタＰＲ２を追加している。
【０２４０】
これにより、図１５の昇圧系制御回路と同様の効果が期待できるとともに、昇圧回路３０の動作停止時には昇圧回路３０の出力端および降圧ノードをそれぞれ電源電圧ＶＤＤに充電することよりそれぞれの立ち上がり時間を早くすることができる。
【０２４１】
【発明の効果】
以上、説明したように、本発明の半導体回路によれば、各切り替え回路の間に１個あるいは複数個のダイオード接続のＮＭＯＳトランジスタが接続されていることにより、電位供給先の電位が昇圧回路の出力端の電位よりも高くなっても、その電位供給先が接続される切り替え回路から昇圧回路側の他の切り替え回路へ電荷が逆流することがない。
【０２４２】
したがって、一つの昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する際に、ある電位供給先に昇圧電位を供給した後に、それよりも昇圧回路側の電位供給先に昇圧電位を供給するということが可能になり、昇圧電位供給時におけるタイミング設定上の制約が大幅に緩和され、複数の昇圧電位供給先へ昇圧電位を簡便に供給することができる。
【０２４３】
また、昇圧回路の出力端にダイオード接続のＮＭＯＳトランジスタを介して電圧リミッタが接続されているので、電圧リミッタ側の電位供給先の電位がカップリングにより上昇しても、切り替え回路の入力端がフローティング状態になることはなく、その電位供給先の電位を安定させることができる。
【０２４４】
さらに、本発明の半導体回路を適用した半導体メモリの昇圧系制御回路によれば、昇圧電位転送ゲート用のＭＯＳトランジスタのフォワード電流を避けてラッチアップを防止するためのタイミング設定上の制約をなくすることができる。
【０２４５】
さらに、本発明の半導体回路を適用した半導体メモリの昇圧系制御回路によれば、昇圧電位転送ゲートを駆動するためのブート回路のブート効率が電源電圧の低下によって低下した場合でも、昇圧電圧をワード線に十分に転送できるようになる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体回路を示す回路図。
【図２】図１の基礎となる半導体回路を示す回路図。
【図３】本発明の第２実施例に係る半導体回路を示す回路図。
【図４】本発明の第３実施例に係る半導体回路を示す回路図。
【図５】本発明の第４実施例に係る半導体回路を示す回路図。
【図６】図１、図３乃至図５中の電圧リミッタの一例を示す回路図。
【図７】図４および図５中のブースタの一例を示す回路図。
【図８】ゲートとドレインが接続されたトランジスタを示す図。
【図９】図８のトランジスタのＶＤ−ＶＳ特性を示す図。
【図１０】本発明の半導体回路の他の例を示す回路図。
【図１１】本発明の半導体回路のさらに他の例を示す回路図。
【図１２】本発明の半導体回路を適用した第１の応用例に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路を適用した電圧切替供給回路を示す回路図。
【図１３】図１２中の切換回路のうちの１個を代表的に取り出して一例を示す回路図。
【図１４】図１２の電圧切替供給回路を用いた書き込み動作のタイミングの設定例を示すタイミング図。
【図１５】本発明の半導体回路を適用した第２応用例に係るＮＡＮＤセル型ＥＥＰＲＯＭの昇圧系制御回路を示す回路図。
【図１６】図１５の昇圧系制御回路の具体例を示す回路図。
【図１７】図１５の昇圧系制御回路の変形例１を示す回路図。
【図１８】図１５の昇圧系制御回路の変形例２を示す回路図。
【図１９】図１５の昇圧系制御回路の変形例３を示す回路図。
【図２０】図１５の昇圧系制御回路の変形例４を示す回路図。
【図２１】図１５の昇圧系制御回路の変形例５を示す回路図。
【図２２】図１５の昇圧系制御回路の変形例６を示す回路図。
【図２３】従来の昇圧回路、電圧リミッタ、切り替え回路からなる半導体回路を示す回路図。
【図２４】図２３に示した半導体回路が適用されたＥＥＰＲＯＭの昇圧系制御回路を示す回路図。
【図２５】ＥＥＰＲＯＭのメモリセルを示す断面図。
【図２６】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにおける１つのＮＡＮＤセル部の等価回路を示す図。
【図２７】図２６のＮＡＮＤセルユニットがマトリクス状に配列されたメモリセルアレイの等価回路を示す図。
【図２８】ＮＡＮＤ型ＥＥＰＲＯＭのデータ書込み動作を説明するために示す電圧波形図。
【図２９】ＮＡＮＤ型ＥＥＰＲＯＭのデータ読み出し動作を説明するために示す電圧波形図。
【図３０】図２７中の１個のＮＡＮＤセルユニット、１本のビット線ＢＬ、１個のセンスアンプを代表的に取り出して一例を示す回路図。
【図３１】図３０中のデータラッチ回路の電源ノードＶＢ１ＴＨに電源電圧Ｖｃｃ、昇圧電圧Ｖｍｂｌ  を切り替え供給するための電圧切換供給回路を示す回路図。
【図３２】図３０中の制御信号線ＢＬＴＲ、ＢＬＣＤ、選択ゲート線ＳＧＤに電源電圧Ｖｃｃ、昇圧電圧Ｖｍｓｇ  、接地電位Ｖｓｓにレベルを切り替えて供給するための電圧切換供給回路を示す回路図。
【図３３】図３０中のデータラッチ回路の電源ノードＶＢ１ＴＨ、制御信号線ＢＬＴＲ、ＢＬＣＤ、選択ゲート線ＳＧＤ、選択セルトランジスタの制御ゲート線ＣＧＮ、非選択セルトランジスタの制御ゲート線ＣＧＮ’  に対して昇圧電圧を供給するタイミングの一例を示す図。
【図３４】図３２中に示した電圧切換供給回路の昇圧電位転送ゲート用のＰＭＯＳトランジスタを示す断面図。
【図３５】図３３に示したな書き込み動作のタイミング設定によるクロック４からクロック５の間において最もビット線寄りのセルトランジスタのドレインに昇圧電圧Ｖｍｂｌ  が印加される状態の時の電圧関係を示す断面図。
【図３６】図２４に示した従来のＮＡＮＤ型ＥＥＰＲＯＭにおける昇圧系制御回路の他の例を示すブロック図。
【図３７】図３６の昇圧系制御回路を使用したロウ系回路の具体例を示す回路図。
【図３８】図３７中の１組のブート回路のうちの１個を代表的に取り出して一具体例を示す回路図。
【図３９】図３７中のリミッタ回路のうちの１個を代表的に取り出して一具体例を示す回路図。
【図４０】図３７中の昇圧回路のうちの１個を代表的に取り出して二つの異なる例を示す回路図。
【図４１】図４０に示した２相式、４相式の昇圧回路に用いられる昇圧駆動のための２相クロック、４相クロックを示す波形図。
【符号の説明】
１０              …昇圧回路、
１１−１，１１−２…切り替え回路、
１２−１，１２−２…電位供給先、
１３              …リミッタ、
１４              …ダイオード接続のＮＭＯＳトランジスタ、
Ｐ１〜Ｐ３        …ＰＭＯＳトランジスタ、
Ｎ１，Ｎ２        …ＮＭＯＳトランジスタ、
ＩＮＶ            …インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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