【手続補正書】
【提出日】平成29年7月5日(2017.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造であって、
第１の導電型を有し、頂部表面を有する基板と、
前記第１の導電型を有し、前記基板の前記頂部表面に接する底部表面と、頂部表面とを有する、エピタキシャル層と、
第２の導電型を有する埋め込み領域であって、前記エピタキシャル層の一部に接してその下に位置する、前記埋め込み領域と、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に形成される浅いトレンチ隔離構造と、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に形成される内側の深いトレンチ隔離構造であって、前記浅いトレンチ隔離構造を横方向に囲む、前記内側の深いトレンチ隔離構造と、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に形成される外側の深いトレンチ隔離構造であって、前記内側の深いトレンチ隔離構造を横方向に囲む、前記外側の深いトレンチ隔離構造と、
前記埋め込み領域に接するために前記エピタキシャル層の中へ下方に前記内側及び外側の深いトレンチ隔離構造の下に延在するように、前記エピタキシャル層の前記頂部表面に形成されるドープされた領域であって、前記第２の導電型を有し、前記内側及び外側の深いトレンチ隔離構造に接し、前記エピタキシャル層の前記一部を横方向に囲む、前記ドープされた領域と、
を含む、半導体構造。
【請求項２】
請求項１に記載の半導体構造であって、
前記内側の深いトレンチ隔離構造に接する前記第２の導電型のインターフェース領域を更に含み、前記内側の深いトレンチ隔離構造が前記インターフェース領域を横方向に囲み、前記インターフェース領域が前記ドープされた領域のドーパント濃度より低いドーパント濃度を有する、半導体構造。
【請求項３】
請求項１に記載の半導体構造であって、
前記浅いトレンチ隔離構造に接する前記第１の導電型のチャネルストップ領域を更に含み、前記内側の深いトレンチ隔離構造が前記チャネルストップ領域を横方向に囲む、半導体構造。
【請求項４】
請求項１に記載の半導体構造であって、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に形成される、絶縁の深いトレンチ構造を更に含み、前記絶縁の深いトレンチ構造が前記外側の深いトレンチ隔離構造を横方向に囲み、前記絶縁の深いトレンチ構造と前記外側の深いトレンチ隔離構造とが実質的に等しい深さを有する、半導体構造。
【請求項５】
請求項１に記載の半導体構造であって、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に形成される、絶縁の深いトレンチ構造を更に含み、前記内側の深いトレンチ隔離構造が前記絶縁の深いトレンチ構造を横方向に囲み、前記絶縁の深いトレンチ構造と前記内側の深いトレンチ隔離構造とが実質的に等しい深さを有する、半導体構造。
【請求項６】
請求項１に記載の半導体構造であって、
前記エピタキシャル層の前記一部に形成され、前記第２の導電型を有するソースと、
前記エピタキシャル層の前記一部に形成され、前記ソースから横方向に離間され、前記第２の導電型を有するドレインと、
を更に含み、
前記浅いトレンチ隔離構造が前記ソースと前記ドレインとの間に横方向に位置する、半導体構造。
【請求項７】
請求項１に記載の半導体構造であって、
前記外側の深いトレンチ隔離構造に接し、前記外側の深いトレンチ隔離構造を横方向に囲む、第２の導電型のインターフェース領域を更に含み、前記インターフェース領域が前記ドープされた領域のドーパント濃度より低いドーパント濃度を有する、半導体構造。
【請求項８】
半導体構造を形成する方法であって、
基板に埋め込み領域を形成することであって、前記基板が第１の導電型を有し、前記埋め込み領域が第２の導電型を有する、前記埋め込み領域を形成することと、
前記基板上にエピタキシャル層を成長させることであって、前記エピタキシャル層が頂部表面を有して前記第１の導電型を有し、前記埋め込み領域が前記エピタキシャル層の一部に接してその下に位置する、前記エピタキシャル層を成長させることと、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に浅いトレンチ隔離構造を形成することと、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に内側の深いトレンチ隔離構造を形成することであって、前記内側の深いトレンチ隔離構造が前記浅いトレンチ隔離構造を横方向に囲む、前記内側の深いトレンチ隔離構造を形成することと、
前記エピタキシャル層の中へ下方に延在するように前記エピタキシャル層の前記頂部表面に外側の深いトレンチ隔離構造を形成することであって、前記外側の深いトレンチ隔離構造が前記内側の深いトレンチ隔離構造を横方向に囲む、前記外側の深いトレンチ隔離構造を形成することと、
前記埋め込み領域に接するために前記エピタキシャル層の中へ下方に前記内側及び外側の深いトレンチ隔離構造の下に延在するように、前記エピタキシャル層の前記頂部表面にドープされた領域を形成することであって、前記ドープされた領域が、前記第２の導電型を有し、前記内側及び外側の深いトレンチ隔離構造に接し、前記エピタキシャル層の前記一部を横方向に囲む、前記ドープされた領域を形成することと、
を含む、方法。
【請求項９】
請求項８に記載の方法であって、
前記ドープされた領域が前記第２の導電型の複数の離間した領域を含み、前記第２の導電型の前記複数の離間した領域が、前記内側及び外側の深いトレンチ隔離構造に接し、前記内側及び外側の深いトレンチ隔離構造の間に位置する、方法。
【請求項１０】
請求項８に記載の方法であって、
前記第２の導電型の領域が前記ドープされた領域を含み、前記埋め込み領域が前記エピタキシャル層の前記部分と前記エピタキシャル層の残りの部分との間に完全に位置する、方法。
【請求項１１】
請求項８に記載の方法であって、
前記ドープされた領域が、或るドーパント濃度を有する第１の部分と、前記第１の部分の前記ドーパント濃度より実質的に低いドーパント濃度を有する第２の部分とを有する、方法。
【請求項１２】
請求項８に記載の方法であって、
前記エピタキシャル層の中へ下方に延在するように、前記エピタキシャル層の前記頂部表面に絶縁の深いトレンチ構造を形成することを更に含み、前記絶縁の深いトレンチ構造が前記外側の深いトレンチ隔離構造を横方向に囲み、前記絶縁の深いトレンチ構造と前記外側の深いトレンチ隔離構造とが実質的に等しい深さを有する、方法。
【請求項１３】
請求項８に記載の方法であって、
前記エピタキシャル層の中へ下方に延在するように、前記エピタキシャル層の前記頂部表面に絶縁の深いトレンチ構造を形成することを更に含み、前記内側の深いトレンチ隔離構造が前記絶縁の深いトレンチ構造を横方向に囲み、前記絶縁の深いトレンチ構造と前記内側の深いトレンチ隔離構造とが実質的に等しい深さを有する、方法。
【請求項１４】
トランジスタアレイであって、
第１の導電型を有する半導体材料と、
第１及び第２のトランジスタ構造であって、各々が、前記半導体材料に形成されて第２の導電型を有するソースと、前記半導体材料内に形成され、前記ソースから横方向に離間され、前記第２の導電型を有するドレインと、前記半導体材料に形成され、前記ドレインに接し、前記第１及び第２のトランジスタ構造の各々の内部で前記ソースと前記ドレインとの間に横方向に位置する浅いトレンチ隔離構造とを有する、前記第１及び第２のトランジスタ構造と、
前記半導体材料に形成され、前記第１及び第２のトランジスタ構造の各々の前記ソースと前記ドレインとを横方向に囲む、深い隔離構造と、
前記半導体材料に形成されるトレンチ隔離構造であって、前記深い隔離構造の深さに実質的に等しい深さを有し、前記深い隔離構造を横方向に囲む、前記トレンチ隔離構造と、
前記深い隔離構造と前記トレンチ隔離構造とに接してそれらの間に位置する前記第２の導電型の領域と、
前記半導体材料に接し、前記第１及び第２のトランジスタ構造の下に位置する２つ又はそれ以上の第１の埋め込み領域であって、各々が前記第２の導電型を有する、前記２つ又はそれ以上の第１の埋め込み領域と、
前記半導体材料と前記第１の埋め込み領域とに接し、前記第１の埋め込み領域の間に横方向に位置する第２の埋め込み領域であって、前記第１の導電型を有し、前記半導体材料のドーパント濃度より高いドーパント濃度を有する、前記第２の埋め込み領域と、
を含む、トランジスタアレイ。
【請求項１５】
請求項１４に記載のトランジスタアレイであって、
前記深いトレンチ隔離構造が、前記アレイにおける各トランジスタ構造の前記ソースと前記ドレインとを横方向に囲む、トランジスタアレイ。
【請求項１６】
請求項１５に記載のトランジスタアレイであって、
各トランジスタ構造が前記半導体材料に形成されるドレインドリフト領域を有し、前記ドレインドリフト領域が前記ドレインと前記深い隔離構造とに接する、トランジスタアレイ。
【請求項１７】
請求項１６に記載のトランジスタアレイであって、
前記深い隔離構造の底部表面が前記第１の導電型を有する領域に接する、トランジスタアレイ。
【請求項１８】
請求項１７に記載のトランジスタアレイであって、
前記第１及び第２のトランジスタ構造の各々が、前記第１及び第２のトランジスタ構造の各々の内部で前記ソースと前記ドレインとの間に位置する前記半導体材料に形成される二重拡散ウェルを更に有する、トランジスタアレイ。