(57)【特許請求の範囲】
【請求項１】
半導体集積回路中に形成され、バイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍〜４．５倍の差がある第１及び第２の電源電圧を受けて動作するフリップフロップ回路において、
前記第１及び第２の電源電圧の間の第１の電圧レベルを基準に振れるとともにピーク値が前記第１及び第２の電源電圧に達しないような振幅を有する入力信号を受け、該入力信号に応じて、前記第１と第２の電源電圧の間にあって前記第１の電圧レベルより前記第１の電源電圧に近い第２の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する振幅を有する第１の信号を出力する入力レベル変換回路と、
前記第１と第２の電源電圧の間にあって前記第２の電圧レベルよりも前記第２の電源電圧に近い第３の電圧レベルを基準に振れるクロックと前記第１の信号とを入力して前記第１の信号の論理値の保持と保持されている該第１の信号の論理値に応じて前記第２の電圧レベルとほぼ同じ第４の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する第２の信号の出力とを行うシリーズゲート型ＥＣＬを含むマスターラッチと、
前記第２の信号を入力し、前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第１の電圧レベルとほぼ同じ第５の電圧レベルを基準に振れる第３の信号の出力とを行うスレーブラッチとを備え、
前記第３の信号の振幅が前記第２の信号の振幅よりも大きくしたことを特徴とする、フリップフロップ回路。
【請求項２】
前記スレーブラッチは、
前記第２の信号を入力し、該第２の信号に応じて、前記第１と第２の電源電圧の間にあって前記第１の電圧レベルより前記第２の電源電圧に近い第６の電圧レベルを基準に振れる第４の信号を出力する中間信号レベル変換部と、
前記クロックと前記第４の信号を入力して該第４の信号の論理値の保持と保持されている該第４の信号の論理値に応じた前記第３の信号の出力とを行うためのラッチ部とを備え、
前記ラッチ部は、論理演算を行うためのゲートが、並列に接続されたゲートのみであることを特徴とする、請求項１記載のフリップフロップ回路。
【請求項３】
前記スレーブラッチは、
前記クロックと前記第２の信号を入力して前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第３の電圧レベルを基準に振れる第４の信号の出力とを行うシリーズゲート型ＥＣＬを含むラッチ部と、
前記第４の信号を入力し、該第４の信号に応じて、前記第３の信号を生成して出力する出力レベル変換部と
を備える、請求項１記載のフリップフロップ回路。
【請求項４】
前記半導体集積回路は、半導体基板上にアレイ状に敷き詰められた複数のトランジスにより回路が形成されているゲートアレイＬＳＩを含み、
前記入力レベル変換回路、前記マスターラッチ及び前記スレーブラッチは、前記ゲートアレイＬＳＩで用いられていることを特徴とする、請求項１ないし請求項３のいずれか一項に記載のフリップフロップ回路。
【請求項５】
半導体集積回路中に形成され、請求項１ないし請求項４のいずれか一項に記載のフリップフロップ回路を複数用いることを特徴とする、シフトレジスタ回路。
【請求項６】
半導体集積回路中に形成され、請求項１ないし請求項４のいずれか一項に記載のフリップフロップ回路を複数用いることを特徴とする、直列−並列変換回路。
【請求項７】
半導体集積回路中に形成され、請求項１ないし請求項４のいずれか一項に記載のフリップフロップ回路を複数用いることを特徴とする、並列−直列変換回路。
【請求項８】
バイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍〜４．５倍の差がある第１及び第２の電源電圧並びに前記第１及び第２の電源電圧と所定の関係にある第３の電源電圧を受けて動作するフリップフロップ回路において、
前記第１及び第２の電源電圧の間の第１の電圧レベルを基準に振れるとともにピーク値が前記第１及び第２の電源電圧に達しないような振幅を有する入力信号を受け、該入力信号に応じて、前記第１の電圧レベルより前記第１の電源電圧に近い第２の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する振幅を有する第１の信号を出力する入力レベル変換回路と、
前記第２の電圧レベルよりも前記第２の電源電圧に近い第３の電圧レベルを基準に振れるクロックと前記第１の信号とを入力して前記第１の信号の論理値の保持と保持されている該第１の信号の論理値に応じて前記第３の電圧レベルを基準に振れる第２の信号の出力とを行うシリーズゲート型ＥＣＬを含むマスターラッチと、
前記第２の信号を入力し、前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第１と第３の電源電圧の間の第４の電圧レベルを基準に振れる第３の信号の出力とを行うスレーブラッチとを備え、
前記所定の関係は、前記第１の電源電圧が前記第２と第３の電源電圧の間にある関係であることを特徴とする、フリップフロップ回路。
【請求項９】
バイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍〜４．５倍の差がある第１及び第２の電源電圧並びに前記第１及び第２の電源電圧と所定の関係を有する第３の電源電圧を受けて動作するフリップフロップ回路において、
前記第１と第３の電源電圧の間の第１の電圧レベルを基準に振れる入力信号を受け、該入力信号に応じて、前記第１と第２の電源電圧の間にあって前記第１と第２の電源電圧の平均値より前記第１の電源電圧に近い第２の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する振幅を有する第１の信号を出力する入力レベル変換回路と、
前記第２の電圧レベルよりも前記第２の電源電圧に近い第３の電圧レベルを基準に振れるクロックと前記第１の信号とを入力して前記第１の信号の論理値の保持と保持されている該第１の信号の論理値に応じて前記第３の電圧レベルを基準に振れる第２の信号の出力とを行うシリーズゲート型ＥＣＬを含むマスターラッチと、
前記第２の信号を入力し、前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第１の電圧レベルとほぼ同じ第４の電圧レベルを基準に振れる第３の信号の出力とを行うスレーブラッチとを備え、
前記所定の関係は、前記第１の電源電圧が前記第２と第３の電源電圧の間にある関係であることを特徴とする、フリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高低２種類の電圧レベルのいずれかを出力する２つの状態を持ち、この２つの状態間を外部から与えられる信号によって遷移するトリガ回路（以下、フリップフロップ回路という。）に関し、特にスレーブラッチの出力信号の論理振幅がマスターラッチの出力信号の論理振幅より大きく、かつ低電源電圧（その回路で使用されているトランジスタのベース・エミッタ間順方向電圧の２倍〜４．５倍の電圧）で動作するフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
図１２は従来のフリップフロップ回路の構成を示す回路図である。図１２において、ＣＲ４０は入力されたクロックＴのレベルの変換を行うクロックバッファ、ＣＲ４１は入力信号Ｄの論理値の保持及び保持しているその論理値に応じた信号Ｄ１の出力をクロックバッファＣＲ４０から出力されたクロックに応じて行うマスターラッチ、ＣＲ４２はマスターラッチＣＲ４１が出力した信号Ｄ１の論理値の保持及び保持しているその論理値に応じた信号Ｄ２の出力をクロックバッファＣＲ４０から出力されたクロックに応じて行うスレーブラッチである。
例えば、ベース・エミッタ間順方向電圧ＶＢＥが０．９Ｖのバイポーラトランジスタでフリップフロップ回路が構成されており、フリップフロップ回路に与えられる第１の電源電圧ＶＣＣが０Ｖで、第２の電源電圧ＶＥＥが−５．２Ｖとする。また、入力信号Ｄ及びクロックＴは−０．９Ｖ〜−１．５Ｖの間で振れるものとする。この場合、例えば、クロックバッファＣＲ４０は、クロックの振幅の中心となっている電圧レベルを下げて、−１．８Ｖ〜−２．４Ｖとの間で振れるクロックを出力する。また、マスターラッチＣＲ４１は、入力信号ＤとクロックバッファＣＲ４０が出力するクロックとを受けて、入力信号Ｄと同様の振幅及び同様の電圧レベルを振幅中心とする信号Ｄ１を出力する。スレーブラッチＣＲ４２は、入力信号Ｄ１とマスターラッチＣＲ４１が出力するクロックとを受けて、入力信号Ｄと同様の振幅及び同様の電圧レベルを振幅中心とする信号Ｄ２を出力する。
【０００３】
次に、図１２に示したフリップフロップ回路を構成している各部の回路構成及び動作について説明する。なお、マスターラッチＣＲ４１及びスレーブラッチＣＲ４２に与えられる第１の基準電圧ＶＢＢ１は−１．３Ｖと、第２の基準電圧ＶＢＢ２は−２．２Ｖとする。クロックバッファＣＲ４０において、Ｑ１４はクロックＴを受けるベースと第１の電源電圧ＶＣＣに接続されたコレクタと電圧レベルを変換したクロックを出力するためのエミッタとを備えるＮＰＮバイポーラトランジスタ、Ｒ１１はトランジスタＱ１４のエミッタに接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する抵抗である。トランジスタＱ１４のベースに−０．９Ｖ〜−１．５Ｖとで振れるクロックＴが入力されると、トランジスタＱ１４のエミッタには−１．８Ｖ〜−２．４Ｖ間で振れるクロックが出力される。
マスターラッチＣＲ４１において、Ｒ１は第１の電源電圧ＶＣＣが与えられる一方端と、他方端とを有する抵抗、Ｑ１はエミッタと入力信号Ｄが与えられるベースと抵抗Ｒ１の他方端に接続されたコレクタとを有するＮＰＮバイポーラトランジスタ、Ｒ２は一方端と他方端とを有しその一方端に第１の電源電圧ＶＣＣが与えられる抵抗、Ｑ２は抵抗Ｒ２の他方端に接続されたコレクタと第１の基準電圧ＶＢＢ１が与えられるベースとトランジスタＱ１のエミッタに接続されたエミッタとを有するＮＰＮバイポーラトランジスタ、Ｑ３はエミッタとトランジスタＱ１のエミッタに接続されたコレクタと第２の基準電圧ＶＢＢ２が与えられるベースとを有するＮＰＮバイポーラトランジスタ、Ｑ４はベースとエミッタと抵抗Ｒ１の他方端に接続されたコレクタとを有するＮＰＮバイポーラトランジスタ、Ｑ５はベースと抵抗Ｒ２の他方端に接続されたコレクタとトランジスタＱ４のエミッタに接続されたエミッタとを有するＮＰＮバイポーラトランジスタ、Ｑ６はトランジスタＱ４，Ｑ５のエミッタに接続されたコレクタとトランジスタＱ１４のエミッタに接続されたベースとトランジスタＱ３のエミッタに接続されたエミッタとを有するＮＰＮバイポーラトランジスタ、Ｉ１はトランジスタＱ３，Ｑ６のエミッタに接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有し所定の電流を出力する定電流源、Ｑ８は抵抗Ｒ１の他方端に接続されたベースと第１の電源電圧ＶＣＣが与えられるコレクタとトランジスタＱ５のベースに接続されたエミッタとを有するＮＰＮバイポーラトランジスタ、Ｑ９は第１の電源電圧ＶＣＣに接続されたコレクタと抵抗Ｒ２の他方端に接続されたベースとトランジスタＱ４のベースに接続されたエミッタとを有するＮＰＮバイポーラトランジスタ、Ｒ４，Ｒ５はそれぞれトランジスタＱ８，Ｑ９のエミッタに接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する抵抗である。
【０００４】
定電流源Ｉ１は、エミッタと定電流源Ｉ１の一方端に当たるコレクタと第２の電源電圧ＶＥＥに対して常に所定の電位差を有する電圧ＶＣＳが与えられるベースとを有するＮＰＮバイポーラトランジスタＱ７、及びトランジスタＱ７のエミッタに接続された一方端と定電流源Ｉ１の他方端に当たる他方端とを有する抵抗Ｒ３で構成されている。
【０００５】
トランジスタＱ１のベースに入力された入力信号Ｄが−０．９Ｖ〜−１．５Ｖとの間で振れると、例えば、トランジスタＱ１のコレクタには０Ｖ〜−０．６Ｖとの間で振れる信号が発生するよう設定されている。つまり、トランジスタＱ３がオン状態の場合に、トランジスタＱ１のベースの電圧が−０．９Ｖになれば、トランジスタＱ１がオンして抵抗Ｒ１の他方端の電圧は−０．６Ｖになる。また、トランジスタＱ１のベースの電圧が−１．５ＶになるとトランジスタＱ１がオフして抵抗Ｒ１の他方端は０Ｖになる。そして、トランジスタＱ１とトランジスタＱ２とは互いに相補的にオンオフするため、抵抗Ｒ２の他方端には、トランジスタＱ１がオンしたときに０Ｖが発生し、トランジスタＱ１がオフしたときに−０．６Ｖが発生する。
ところで、トランジスタＱ８，Ｑ９のエミッタには、トランジスタＱ１，Ｑ２のコレクタに現れる信号に応じて、−０．９Ｖ〜−１．５Ｖ間で振れる信号Ｄ１が発生する。クロックバッファＣＲ４０が出力するクロックによりトランジスタＱ６がオン状態となっている場合には、トランジスタＱ４，Ｑ５は、それぞれのベースで信号Ｄ１を受けているため常にいずれかのトランジスタがオン状態となる。そして、トランジスタＱ４，Ｑ５のエミッタ、すなわちトランジスタＱ６のコレクタの電圧は、−１．８Ｖとなる。しかし、クロックバッファＣＲ４０が出力するクロックによりトランジスタＱ６がオフしているときは、トランジスタＱ４，Ｑ５は何れも非動作状態であり、何れのトランジスタにも電流は流れない。以上のトランジスタＱ１〜Ｑ６は非飽和領域で動作している。
【０００６】
スレーブラッチＣＲ４２においても、マスターラッチＣＲ４１のトランジスタＱ１〜Ｑ７に相当する各部のトランジスタＱ１´〜Ｑ７´は、マスターラッチＣＲ４１の対応するトランジスタと同様に接続されている。マスターラッチＣＲ４１とスレーブラッチＣＲ４２とが異なる点は、マスターラッチＣＲ４１のトランジスタＱ８，Ｑ９がスレーブラッチＣＲ４２に対する信号の供給とトランジスタＱ４，Ｑ５への信号の供給とを同時に行うのに対して、スレーブラッチＣＲ４２の出力信号Ｑ，ＱＣを外部へ出力するためのトランジスタＱ１２，Ｑ１３とトランジスタＱ４´，Ｑ５´に与える信号を発生するトランジスタＱ１０，Ｑ１１とを分けた点である。
トランジスタＱ１０，Ｑ１２のベースは抵抗Ｒ１´の他方端に共通に接続されており、トランジスタＱ１１，Ｑ１３のベースは抵抗Ｒ２´の他方端に共通に接続されている。そして、トランジスタＱ１０〜Ｑ１３のエミッタにそれぞれの一方端を接続するとともにその他方端に第２の電源電圧ＶＥＥが与えられる抵抗Ｒ７〜Ｒ１０が設けられている。トランジスタＱ１２，Ｑ１３はエミッタホロワであり、スレーブラッチＣＲ４２の出力段を構成している。
そして、スレーブラッチＣＲ４２は、マスターラッチＣＲ４１と同様の動作を行い、−０．９〜−１．５Ｖ間で振れる信号Ｄ１を入力して−０．９〜−１．５Ｖ間で振れる信号Ｄ２（Ｑ）を出力する。
【０００７】
【発明が解決しようとする課題】
従来のフリップフロップ回路は以上のように構成されているので、フリップフロップ回路を動作させる第１及び第２の電源電圧ＶＣＣ，ＶＥＥの差が、例えば３．３Ｖのように低くなると、トランジスタＱ８，Ｑ５，Ｑ６，Ｑ７が直列に接続されているため、また、トランジスタＱ９，Ｑ４，Ｑ６，Ｑ７が直列に接続されているため、第１及び第２の基準電圧ＶＢＢ１，ＶＢＢ２や電圧ＶＣＳをどのような値に設定しても安定した動作を行わなくなる。
【０００８】
そこで、図１１に示すように、図１２からトランジスタＱ８，Ｑ９及びトランジスタＱ１０，Ｑ１１を取り除いて、トランジスタＱ４，Ｑ５のベースをそれぞれ抵抗Ｒ１，Ｒ２の他方端に接続し、トランジスタＱ４´，Ｑ５´のベースをそれぞれ抵抗Ｒ１´，Ｒ２´に接続することにより、電源電圧ＶＣＣとＶＥＥとの間に直列に接続されるトランジスタ数を一つ減らして、電源電圧ＶＣＣ，ＶＥＥ間の差が３．３Ｖであっても動作させるようにすることが可能となる。
【０００９】
ところが、図１１に示すようにフリップフロップ回路を構成した場合には、入力信号Ｄの振幅中心を−０．１５Ｖに設定し、その振幅を０Ｖ〜−０．３Ｖに制限しなければならなくなり、出力信号も振幅の中心を−０．９５Ｖに設定し、その振幅を−０．８Ｖ〜−１．１Ｖに制限しなければならなくなる。
フリップフロップ回路の出力信号の振幅も３００ｍＶに制限されるため、フリップフロップ回路から出力された信号は、ノイズや配線を伝達する間の信号の減衰等の影響を受けやすく、このようなフリップフロップ回路を使用した集積回路では、誤動作が発生し易くなるという問題点があった。このよう振幅が制限されるのは、例えばマスターラッチＣＲ４１において、定電流トランジスタＱ１とＱ３、Ｑ２とＱ３、Ｑ４とＱ６及びＱ５とＱ６のように直列に接続されたトランジスタが、定電流源Ｉ１の電流経路中に存在するためである。
また、電源電圧の差を小さくすることにより、マスターラッチＣＲ４１及びスレーブラッチＣＲ４２の入力端子、つまりトランジスタＱ１のベースの適切な電圧レベルと入力信号Ｄの論理振幅の中心とがずれる。そのため、例えばゲートアレイを用いた集積回路のように、入力信号と出力信号の振幅と振幅中心のレベルが規格化されていて、例えば入出力信号が−１．０５Ｖ〜−１．５５Ｖとの間で振れなければならない場合等でその変更が困難な場合には、シリーズゲート型ＥＣＬを用いて構成されたフリップフロップ回路を適用することが困難になるという問題があった。
【００１０】
この発明は上記のような問題点を解消するためになされたもので、ノイズや配線を伝達する間の信号の減衰等の影響を受け難くすることを目的としており、また、入力信号及び出力信号が規格化されている場合であっても、それに合わせた入出力信号を出力可能なバイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍〜４．５倍の低電源電圧で動作するフリップフロップ回路を得ることを目的としており、さらに、ゲートアレイ等の規格化された入出力信号を用いる集積回路に適用して、設計が容易でかつ誤動作が起こり難いフリップフロップ回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
第１の発明に係るフリップフロップ回路は、半導体集積回路中に形成され、バイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍〜４．５倍の差がある第１及び第２の電源電圧を受けて動作するフリップフロップ回路であって、前記第１及び第２の電源電圧の間の第１の電圧レベルを基準に振れるとともにピーク値が前記第１及び第２の電源電圧に達しないような振幅を有する入力信号を受け、該入力信号に応じて、前記第１と第２の電源電圧の間にあって前記第１の電圧レベルより前記第１の電源電圧に近い第２の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する振幅を有する第１の信号を出力する入力レベル変換回路と、前記第１と第２の電源電圧の間にあって前記第２の電圧レベルよりも前記第２の電源電圧に近い第３の電圧レベルを基準に振れるクロックと前記第１の信号とを入力して前記第１の信号の論理値の保持と保持されている該第１の信号の論理値に応じて前記第２の電圧レベルとほぼ同じ第４の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する第２の信号の出力とを行うシリーズゲート型ＥＣＬを含むマスターラッチと、前記第２の信号を入力し、前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第１の電圧レベルとほぼ同じ第５の電圧レベルを基準に振れる第３の信号の出力とを行うスレーブラッチとを備え、前記第３の信号の振幅が前記第２の信号の振幅よりも大きくしたことを特徴とする。
【００１２】
第２の発明に係るフリップフロップ回路は、第１の発明のフリップフロップ回路において、前記スレーブラッチは、前記第２の信号を入力し、該第２の信号に応じて、前記第１と第２の電源電圧の間にあって前記第１の電圧レベルより前記第２の電源電圧に近い第６の電圧レベルを基準に振れる第４の信号を出力する中間信号レベル変換部と、前記クロックと前記第４の信号を入力して該第４の信号の論理値の保持と保持されている該第４の信号の論理値に応じた前記第３の信号の出力とを行うためのラッチ部とを備え、前記ラッチ部は、論理演算を行うためのゲートが、並列に接続されたゲートのみであることを特徴とする。
【００１３】
第３の発明に係るフリップフロップ回路は、第１の発明のフリップフロップ回路において、前記スレーブラッチは、前記クロックと前記第２の信号を入力して前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第３の電圧レベルを基準に振れる第４の信号の出力とを行うシリーズゲート型ＥＣＬを含むラッチ部と、前記第４の信号を入力し、該第４の信号に応じて、前記第３の信号を生成して出力する出力レベル変換部とを備えて構成される。
【００１４】
第４の発明に係るフリップフロップ回路は、第１ないし第３の発明のいずれかのフリップフロップ回路において、前記半導体集積回路は、半導体基板上にアレイ状に敷き詰められた複数のトランジスにより回路が形成されているゲートアレイＬＳＩを含み、前記入力レベル変換回路、前記マスターラッチ及び前記スレーブラッチは、前記ゲートアレイＬＳＩで用いられていることを特徴とする。
【００１５】
第５の発明に係るシフトレジスタ回路は、半導体集積回路中に形成され、第１ないし第４のいずれかのフリップフロップ回路を複数用いることを特徴とする。
【００１６】
第６の発明に係る直列−並列変換回路は、半導体集積回路中に形成され、第１ないし第４のいずれかのフリップフロップ回路を複数用いることを特徴とする。
【００１７】
第７の発明に係る並列−直列変換回路は、半導体集積回路中に形成され、第１ないし第４の発明のいずれかのフリップフロップ回路を複数用いることを特徴とする。
【００１８】
第８の発明に係るフリップフロップ回路は、バイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍〜４．５倍の差がある第１及び第２の電源電圧並びに前記第１及び第２の電源電圧と所定の関係にある第３の電源電圧を受けて動作するフリップフロップ回路であって、前記第１及び第２の電源電圧の間の第１の電圧レベルを基準に振れるとともにピーク値が前記第１及び第２の電源電圧に達しないような振幅を有する入力信号を受け、該入力信号に応じて、前記第１の電圧レベルより前記第１の電源電圧に近い第２の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する振幅を有する第１の信号を出力する入力レベル変換回路と、前記第２の電圧レベルよりも前記第２の電源電圧に近い第３の電圧レベルを基準に振れるクロックと前記第１の信号とを入力して前記第１の信号の論理値の保持と保持されている該第１の信号の論理値に応じて前記第３の電圧レベルを基準に振れる第２の信号の出力とを行うシリーズゲート型ＥＣＬを含むマスターラッチと、前記第２の信号を入力し、前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第１と第３の電源電圧の間の第４の電圧レベルを基準に振れる第３の信号の出力とを行うスレーブラッチとを備え、前記所定の関係は、前記第１の電源電圧が前記第２と第３の電源電圧の間にある関係であることを特徴とする。
【００１９】
第９の発明に係るフリップフロップ回路は、バイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍〜４．５倍の差がある第１及び第２の電源電圧並びに前記第１及び第２の電源電圧と所定の関係を有する第３の電源電圧を受けて動作するフリップフロップ回路であって、前記第１と第３の電源電圧の間の第１の電圧レベルを基準に振れる入力信号を受け、該入力信号に応じて、前記第１と第２の電源電圧の間にあって前記第１と第２の電源電圧の平均値より前記第１の電源電圧に近い第２の電圧レベルを基準に振れるとともにピーク値が前記第１の電源電圧に達する振幅を有する第１の信号を出力する入力レベル変換回路と、前記第２の電圧レベルよりも前記第２の電源電圧に近い第３の電圧レベルを基準に振れるクロックと前記第１の信号とを入力して前記第１の信号の論理値の保持と保持されている該第１の信号の論理値に応じて前記第３の電圧レベルを基準に振れる第２の信号の出力とを行うシリーズゲート型ＥＣＬを含むマスターラッチと、前記第２の信号を入力し、前記第２の信号の論理値の保持と保持されている該第２の信号の論理値に応じて前記第１の電圧レベルとほぼ同じ第４の電圧レベルを基準に振れる第３の信号の出力とを行うスレーブラッチとを備え、前記所定の関係は、前記第１の電源電圧が前記第２と第３の電源電圧の間にある関係であることを特徴とする。
【００２０】
【発明の実施の形態】
（実施の形態１）
以下この発明の実施の形態１によるフリップフロップ回路について図１及び図２を用いて説明する。図１及び図２はこの発明の実施の形態１によるフリップフロップ回路の構成を示す回路図である。図１及び図２において、ＣＲ１はクロックＴを入力して内部クロックＣＫを出力するバッファリングを行うクロックバッファ、ＣＲ２は入力信号Ｄのレベルを変換して信号Ｄ１及びその相補信号Ｄ１Ｃを出力する入力レベル変換回路、ＣＲ３はクロックＣＫに応じて信号Ｄ１，Ｄ１Ｃの論理値の保持及びその保持している論理値に応じて信号Ｄ２の出力を行うマスターラッチ、Ｎ４はクロックバッファＣＲ１の出力端子（トランジスタＱ２５のエミッタ）が接続されたノード、Ｎ５はマスターラッチＣＲ３の出力端子（抵抗Ｒ２の他方端）が接続されたノード、ＣＲ４はマスターラッチＣＲ３の出力信号Ｄ２の電圧レベルをシフトして信号Ｄ１０を出力する中間レベル変換回路、ＣＲ５はクロックＣＫとフリップフロップ回路の反転出力ＱＣとの否定論理和を演算してその演算結果を示す信号Ｄ１１を出力するＥＣＬ構成のＮＯＲゲート、ＣＲ６はＮＯＲゲートＣＲ５の出力信号Ｄ１１の振幅中心の電圧レベルを変換して信号Ｄ１２を出力するレベル変換回路、ＣＲ７は信号Ｄ１０と信号Ｄ１２との否定論理和を演算してその結果を示す信号Ｄ１４及び信号Ｄ１０と信号Ｄ１２との論理和を演算してその結果を示す信号Ｄ１３を出力するＥＣＬ構成の論理ゲート、ＣＲ８は信号Ｄ１３を外部に出力するためにインピーダンス変換を行うエミッタホロワ、ＣＲ９はクロックＣＫとフリップフロップ回路の出力Ｑとの否定論理和を演算してその結果を示す信号Ｄ１５及びそれらの論理和を演算してその結果を示す信号Ｄ１６を出力する論理ゲート、ＣＲ１０は信号Ｄ１５を外部に出力するためにインピーダンス変換を行うためのエミッタホロワ、ＣＲ１１は信号Ｄ１４，Ｄ１６の論理積を外部に出力するためにインピーダンス変換を行うためのエミッタホロワである。
スレーブラッチＣＲ１２は、中間レベル変換回路ＣＲ４、ＮＯＲゲートＣＲ５、レベル変換回路ＣＲ６、論理ゲートＣＲ７，ＣＲ９及びエミッタホロワＣＲ８，ＣＲ１０，ＣＲ１１により構成されている。
図１及び図２に示したフリップフロップ回路では、入力信号Ｄ及びクロックＣＫは、例えば、−０．８Ｖ〜−１．１Ｖ間で振れる。このフリップフロップ回路は、ベース・エミッタ間順方向電圧ＶＢＥが０．８Ｖのバイポーラトランジスタで構成されているとする。この入力信号Ｄを受けた入力レベル変換回路ＣＲ２は、その振幅中心の電圧レベルを変換して、例えば０Ｖ〜０．３Ｖ間で振れる信号Ｄ１，Ｄ１Ｃを出力する。
【００２１】
マスターラッチＣＲ３から出力された信号Ｄ２は、中間レベル変換回路ＣＲ４で信号レベルが変換され、信号Ｄ１０として出力される。例えば、マスターラッチＣＲ３の抵抗Ｒ２の他方端に０Ｖ〜−０．３Ｖ間で振れる信号Ｄ２が発生するとすると、その信号Ｄ２を入力した中間レベル変換回路ＣＲ４は、トランジスタＱ２８のベース・エミッタ間順方向電圧ＶＢＥだけ低い−０．８Ｖ〜−１．１Ｖ間で振れる信号Ｄ１０を出力する。
【００２２】
ＮＯＲゲートＣＲ５は、例えば−０．８Ｖ〜−１．６Ｖ間で振れるフリップフロップ回路の反転出力バーＱと−０．８Ｖ〜−１．１Ｖ間で振れるクロックＣＫとの論理和の演算を行って０Ｖ〜−０．８Ｖ間で振れる信号Ｄ１１を出力する。レベル変換回路ＣＲ６は、例えば、信号Ｄ１１を−０．８Ｖ〜−１．１Ｖ間で振れる信号Ｄ１２に変換して出力する。論理ゲートＣＲ７は、−０．８Ｖ〜−１．１Ｖ間で振れる信号Ｄ１０と−０．８Ｖ〜−１．１Ｖ間で振れる信号Ｄ１２との論理和及び否定論理和の演算を行い、その結果として、それぞれ０Ｖ〜−０．８Ｖ間で振れる信号Ｄ１４，Ｄ１３を出力する。論理ゲートＣＲ９は、例えば−０．８Ｖ〜−１．６Ｖ間で振れる信号Ｑと−０．８Ｖ〜−１．１Ｖ間で振れるクロックＣＫとの論理和及び否定論理和の演算を行ってそれぞれ０Ｖ〜−０．８Ｖ間で振れる信号Ｄ１６，Ｄ１５を出力する。
【００２３】
エミッタホロワＣＲ８，ＣＲ１０はそれぞれ、論理ゲートＣＲ７，ＣＲ９の出力信号Ｄ１３，Ｄ１５を外部に伝達するための回路である。このエミッタホロワＣＲ８，ＣＲ１０のトランジスタＱ３７，Ｑ４２のエミッタが互いに接続されており、ワイヤド・オアを構成している。エミッタホロワＣＲ８，ＣＲ１０は、それぞれの出力の論理和を演算し、フリップフロップ回路の出力ＱＣとして演算結果を出力する。
また、エミッタホロワＣＲ１１のトランジスタＱ４１のベースには、トランジスタＱ３６，Ｑ４０のコレクタが接続されており、ワイヤド・アンドを構成している。そのため、エミッタホロワＣＲ１１は、信号Ｄ１４と信号Ｄ１６の論理積を演算してその結果をフリップフロップ回路の出力Ｑとして出力する。このエミッタホロワＣＲ１１の出力がフリップフロップ回路の出力Ｑである。信号Ｄ１４，Ｄ１６が、例えば、０Ｖ〜−０．８Ｖとの間で振れるものとすると、フロップフロップ回路の出力Ｑは−０．８Ｖ〜−１．６Ｖ間で振れる。
論理ゲートＣＲ９には振幅の異なる信号ＣＫ，Ｑが入力される。しかし、いずれの信号も基準電圧ＶＢＢよりも高い電圧と低い電圧で振れる。例えば基準電圧ＶＢＢを−０．９５Ｖとして、クロックＣＫは−０．８Ｖ〜−１．１Ｖ間で、また出力Ｑは−０．８Ｖ〜−１．６Ｖ間で振れており、各論理ゲートでは正しく論理演算が行われる。
【００２４】
次に、フリップフロップ回路を構成している各部ＣＲ１〜ＣＲ１１について説明する。
まず、クロックバッファＣＲ１において、Ｉ３は一方端と第１の電源電圧ＶＥＥが与えられる他方端とを有する定電流源、Ｉ４は一方端と第１の電源電圧ＶＥＥが与えられる他方端とを有する定電流源、Ｑ２３はコレクタと定電流源Ｉ３に接続されたエミッタとクロックＴを受けるベースとを有するＮＰＮバイポーラトランジスタ、Ｑ２４はコレクタと定電流源Ｉ３の一方端に接続したエミッタと基準電圧ＶＢＢが与えられるベースとを有するＮＰＮバイポーラトランジスタ、Ｒ１５は第２の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ２３のコレクタに接続された他方端とを有する抵抗、Ｒ１６は第２の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ２４のコレクタに接続された他方端とを有する抵抗、Ｑ２５は抵抗Ｒ１６の他方端に接続されたベースと第２の電源電圧ＶＣＣが与えられるコレクタと定電流源Ｉ４の一方端に接続されたエミッタとを有するＮＰＮバイポーラトランジスタである。
【００２５】
トランジスタＱ２３に入力されるクロックＴが、−０．８Ｖ〜−１．１Ｖ間で振れるとする。クロックＴは、トランジスタＱ２３，Ｑ２４で構成されたＥＣＬ回路で波形整形されるとともに振幅及び振幅中心の電圧レベルが変換され、クロックＴに応じて抵抗Ｒ１６の他方端に０Ｖ〜−０．３Ｖ間で振れる２値信号が出力される。トランジスタＱ２５は、抵抗Ｒ１６の他方端に出力された信号値をシフトして−０．８Ｖ〜−１．１Ｖ間で振れる２値信号であるクロックＣＫを出力する。
【００２６】
入力レベル変換回路ＣＲ２において、Ｉ５は一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源、Ｑ２６はコレクタと入力信号Ｄを受けるベースと電流源Ｉ５の一方端に接続されたエミッタとを有するＮＰＮバイポーラトランジスタ、Ｑ２７はコレクタとトランジスタＱ２６のエミッタに接続されたエミッタと基準電圧ＶＢＢが与えられるベースとＮＰＮバイポーラトランジスタ、Ｒ１７は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ２６のコレクタに接続された他方端とを有する抵抗、Ｒ１８は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ２７のコレクタに接続された他方端とを有する抵抗である。
トランジスタＱ２６に入力された信号Ｄは、例えば、−０．８Ｖ〜−１．１Ｖ間で振れる２値信号であるが、トランジスタＱ２６，Ｑ２７で構成されたＥＣＬで電圧レベルをシフトされ、抵抗Ｒ１８の他方端から信号Ｄと同じ論理値の信号Ｄ１が出力され、抵抗Ｒ１７の他方端から抵抗Ｒ１８の他方端から出力される信号Ｄ１とは相補的な関係にある信号Ｄ１Ｃが出力される。
【００２７】
マスターラッチＣＲ３において、Ｑ１はエミッタとコレクタと入力レベル変換回路ＣＲ２が出力する信号Ｄ１を受けるベースを有するＮＰＮバイポーラトランジスタ、Ｑ２はコレクタとトランジスタＱ１のエミッタに接続されたエミッタと入力レベル変換回路ＣＲ２が出力する信号Ｄ１Ｃを受けるベースとを有するＮＰＮバイポーラトランジスタ、Ｒ１は第１の電源電圧ＶＣＣが与えれらる一方端とトランジスタＱ１のコレクタに接続された他方端とを有する抵抗、Ｒ２は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ２のコレクタに接続された他方端とを有する抵抗、Ｑ３はエミッタとトランジスタＱ１，Ｑ２のエミッタに共通に接続されたコレクタと基準電圧ＶＢＢを受けるベースを有するＮＰＮバイポーラトランジスタ、Ｑ４はエミッタと抵抗Ｒ１の他方端に接続されたコレクタと抵抗Ｒ２の他方端に接続されたベースとを有するＮＰＮバイポーラトランジスタ、Ｑ５はトランジスタＱ４のエミッタに接続されたエミッタと抵抗Ｒ２の他方端に接続れたコレクタと抵抗Ｒ１の他方端に接続されたベースとを有するＮＰＮバイポーラトランジスタ、Ｑ６はトランジスタＱ４，Ｑ５のエミッタに共通に接続されたコレクタとクロックＣＫを受けるベースとを有するＮＰＮバイポーラトランジスタ、Ｉ１はトランジスタＱ３，Ｑ６のエミッタに共通に接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源である。
【００２８】
中間レベル変換回路ＣＲ４において、Ｑ２８は第１の電源電圧ＶＣＣが与えられるコレクタとノードＮ５に接続されたベースとを有するＮＰＮバイポーラトランジスタ、Ｉ６はトランジスタＱ２８のエミッタに接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源である。
例えば、トランジスタＱ２８のベースに０Ｖ〜−０．３Ｖの間で振れる信号が与えられると、トランジスタＱ２８のエミッタからはトランジスタＱ２８のベース・エミッタ間順方向電圧ＶＢＥ分だけ降下して、−０．８Ｖ〜−１．１Ｖ間で振れる信号Ｄ１０が出力される。
【００２９】
ＮＯＲゲートＣＲ５において、Ｑ３０はエミッタとコレクタとノードＮ４に接続されたベースを有するＮＰＮバイポーラトランジスタ、Ｑ３１はコレクタとトランジスタＱ３０のエミッタに接続されたエミッタとフリップフロップ回路の反転出力ＱＣが与えられるベースとを有するＮＰＮバイポーラトランジスタ、Ｒ２０は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ３０，Ｑ３１のコレクタに共通に接続された他方端とを有する抵抗、Ｑ３２はコレクタとトランジスタＱ３０，３１のエミッタに共通に接続されたエミッタと基準電圧ＶＢＢが与えられるベースとを有するＮＰＮバイポーラトランジスタ、Ｒ２１は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ３２のコレクタに接続された他方端とを有する抵抗、Ｉ２０はトランジスタＱ３０〜Ｑ３２のエミッタに共通に接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源である。
例えば、トランジスタＱ３０，Ｑ３１のベースには、それぞれ、−０．８Ｖ〜−１．１Ｖ間で振れるクロックＣＫと、−０．８Ｖ〜−１．６Ｖ間で振れるフリップフロップ回路の出力Ｑが与えられる。トランジスタＱ３０，Ｑ３１のいずれもが非導通状態かまたはトランジスタＱ３０，Ｑ３１のいずれかが導通状態となることで、抵抗Ｒ２０の他方端からは、定電流源Ｉ２０に流れる定電流による抵抗Ｒ２０での電圧降下によって、例えば０Ｖ〜−０．８Ｖ間で振れる信号Ｄ１１が出力される。
【００３０】
レベル変換回路ＣＲ６において、Ｑ３３はエミッタと第１の電源電圧ＶＣＣが与えられるコレクタと抵抗Ｒ２０の他方端に接続されたベースとを有するＮＰＮバイポーラトランジスタ、Ｉ２１はトランジスタＱ３３のエミッタに接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源である。
例えば、ＮＯＲゲートＣＲ５の抵抗Ｒ２０の他方端から出力された信号Ｄ１１の振幅が０Ｖ〜−０．８Ｖであるとする。トランジスタＱ３３のエミッタに出力される信号Ｄ１２は、トランジスタＱ３３のベース・エミッタ間電圧ＶＢＥ分だけ低い、例えば−０．８Ｖ〜−１．６Ｖ間で振れる。
【００３１】
論理ゲートＣＲ７において、Ｑ３４はエミッタとコレクタとトランジスタＱ３３のエミッタに接続されたベースとを有するＮＰＮバイポーラトランジスタ、Ｑ３５はエミッタとコレクタとトランジスタＱ２８のエミッタに接続されたベースを有するＮＰＮバイポーラトランジスタ、Ｒ２２は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ３４，Ｑ３５のコレクタに共通に接続された他方端とを有する抵抗、Ｑ３６はコレクタとトランジスタＱ３４，Ｑ３５の両エミッタに共通に接続されたエミッタと基準電圧ＶＢＢが与えられるベースとを有するＮＰＮバイポーラトランジスタ、Ｒ２３は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ３６のコレクタに接続された他方端とを有する抵抗、Ｉ２２はトランジスタＱ３４〜Ｑ３６のエミッタに共通に接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源である。
例えば、トランジスタＱ３４，Ｑ３５のベースには、それぞれ、トランジスタＱ３３のエミッタから出力され−０．８Ｖ〜−１．６Ｖ間で振れる信号Ｄ１２と、トランジスタＱ２８のエミッタから出力され−０．８Ｖ〜−１．１Ｖ間で振れる信号Ｄ１０が与えられるとする。トランジスタＱ３４，Ｑ３５のいずれもが非導通状態かまたはトランジスタＱ３４，Ｑ３５のいずれかが導通状態となることで、定電流源Ｉ２２に流れる定電流により抵抗Ｒ２２で電圧降下が発生し、抵抗Ｒ２２の他方端からは、例えば０Ｖ〜−０．８Ｖ間で振れる信号Ｄ１３が出力される。また、抵抗Ｒ２３の他方端からはトランジスタＱ３６の導通／非導通によって、抵抗Ｒ２３での電圧降下で発生する、例えば−０．８Ｖ〜０Ｖ間で振れる信号Ｄ１４が出力される。
【００３２】
論理ゲートＣＲ９において、Ｑ３８はエミッタとコレクタとクロックＣＫを受けるベースを有するＮＰＮバイポーラトランジスタ、Ｑ３９はトランジスタＱ３８のエミッタに接続されたエミッタとトランジスタＱ３８のコレクタに接続されたコレクタとフリップフロップ回路の出力Ｑを受けるベースとを有するＮＰＮバイポーラトランジスタ、Ｒ２４は第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ３８、Ｑ３９のコレクタに共通に接続された他方端とを有する抵抗、Ｑ４０はトランジスタＱ３８，Ｑ３９のコレクタとエミッタに接続されたエミッタと基準電圧ＶＢＢが与えられるベースとを有するＮＰＮバイポーラトランジスタ、Ｄ１は第１の電源電圧ＶＣＣが与えられるアノードとトランジスタＱ４０のコレクタに接続されたカソードとを有する抵抗、Ｉ２４はトランジスタＱ３８〜Ｑ４０のエミッタに共通に接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源である。
例えば、トランジスタＱ３８、Ｑ３９のベースには、それぞれ、−０．８Ｖ〜−１．１Ｖ間で振れるクロックＣＫと、−０．８Ｖ〜−１．６Ｖ間で振れるフリップフロップ回路の出力Ｑが与えられるとする。トランジスタＱ３８，Ｑ３９のいずれもが非導通状態かまたはトランジスタＱ３８，Ｑ３９のいずれかが導通状態となることで定電流源Ｉ２４に流れる定電流による抵抗Ｒ２４での電圧降下によって、抵抗Ｒ２４の他方端からは、例えば０Ｖ〜−０．８Ｖ間で振れる信号Ｄ１５が出力される。また、信号Ｄ１５の相補的な信号Ｄ１６がトランジスタＱ４０のコレクタから出力される。この信号Ｄ１６は、例えば、０Ｖ〜０．８Ｖ間で振れる。
【００３３】
エミッタホロワＣＲ８，ＣＲ１０において、Ｑ３７はエミッタと抵抗Ｒ２２の他方端に接続されたベースと第１の電源電圧ＶＣＣが与えられるコレクタを有するＮＰＮバイポーラトランジスタ、Ｑ４２はトランジスタＱ３７のエミッタに接続されたエミッタと抵抗Ｒ２４の他方端に接続されたベースと第１の電源電圧ＶＣＣが与えられるコレクタとを有するＮＰＮバイポーラトランジスタ、Ｉ２３はトランジスタＱ３７，Ｑ４２のエミッタに共通にに接続された一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源である。
例えば、抵抗Ｒ２２，Ｒ２４の他方端から出力された信号Ｄ１３，Ｄ１５の振幅がともに０Ｖ〜−０．８Ｖであるとすると、トランジスタＱ３７，Ｑ４２のエミッタに出力される信号Ｑは、トランジスタＱ３７，Ｑ４２のベース・エミッタ間電圧ＶＢＥ分だけ低い、例えば−０．８Ｖ〜−１．６Ｖ間で振れる信号である。さらに、トランジスタＱ３７，Ｑ４２のエミッタが共通に接続されていることからワイヤド・オアを構成しており、いずれかのトランジスタのベースに−０Ｖが与えられれば、フリップフロップ回路の出力ＱＣは−０．８Ｖとなる。
【００３４】
エミッタホロワＣＲ１１において、Ｑ４１はエミッタと抵抗Ｒ２３、Ｒ２４の他方端に共通に接続されたベースと電源電圧ＶＣＣが与えられるコレクタとを有するＮＰＮバイポーラトランジスタ、Ｉ２５はトランジスタＱ４１のエミッタに接続された一方端と電源電圧ＶＣＣが与えられる他方端とを有する定電流源である。トランジスタＱ４１のエミッタから出力される信号はフリップフロップ回路の出力Ｑである。
【００３５】
例えば、抵抗Ｒ２３の他方端とダイオードＤ１のカソードから０Ｖ〜−０．８Ｖ間で振れる信号Ｄ１４，Ｄ１６がそれぞれ出力される。トランジスタＱ３６，Ｑ４０がともに導通状態となったときに、負荷抵抗Ｒ２３に定電流源Ｉ２２，Ｉ２４の電流がともに流れて出力される信号の電位が−０．８Ｖ以下になることがあるため、その場合でもコレクタの電位が−０．８Ｖ以下にならないようにダイオードＤ１がコレクタの電圧をクランプする。この時、信号Ｄ１４，Ｄ１６に比べてトランジスタＱ４１のベース・エミッタ間電圧分だけ低い出力Ｑが発生して、例えば−０．８Ｖ〜−１．６Ｖとの間で振れる信号が出力される。トランジスタＱ４１のベースの電圧は、トランジスタＱ３６，Ｑ４０のコレクタが共通に接続されているので、トランジスタＱ３６，Ｑ４０がともに非導通状態の時だけ０Ｖに、いずれか一方でも導通している状態では−０．８Ｖになる。すなわち、トランジスタＱ３６，Ｑ４０のコレクタを共通に接続することによって、ワイヤド・アンドを構成している。
【００３６】
以上のように、スレーブラッチを構成しているＮＯＲゲートＣＲ５及び論理ゲートＣＲ７，ＣＲ９は、論理演算を行うためのゲートが、トランジスタＱ３０〜Ｑ３２，トランジスタＱ３４〜Ｑ３６及びトランジスタＱ３８〜Ｑ４０のように並列に接続されたトランジスタのみで構成されているので、電源電圧が３．３Ｖとトランジスタのベース・エミッタ間電圧ＶＢＥの４倍程度しかないにも関わらず、出力する振幅を例えば０．８Ｖと大きくすることができる。トランジスタのベース・エミッタ間順方向電圧ＶＢＥを０．８Ｖとして、一つのトランジスタが動作するのに０．９Ｖ必要であるとすると、マスターラッチのようにシリーズゲートにすれば消費電力を抑えることができるが、定電流源にカレントミラー回路を用いて差動対を構成しているトランジスタのエミッタと電源との間のトランジスタを一つとしても、一つのトランジスタに必要な電圧を０．９Ｖとすると、３．３Ｖ−０．９Ｖ×３＝０．６Ｖが動作の限界であり、出力において０．５Ｖの振幅を得るのは困難である。そのため、供給される電源電圧が３．３Ｖの場合、通常、シリーズゲート型ＥＣＬ回路を用いたフリップフロップ回路において、出力の振幅は０．３Ｖに設定されている。
【００３７】
そして、マスターラッチは、シリーズゲート型ＥＣＬを用いて振幅を小さくして消費電力を削減できるようにしている。マスターラッチとスレーブラッチ間の配線は短くできるため、マスターラッチの振幅を小さくしても誤動作は起きにくい。このように、実施の形態１のフリップフロップ回路によれば、消費電力を抑えつつ、出力信号の振幅を大きくすることができる。例えば、定電流源にカレントミラー回路を用いたり、抵抗のみで構成するなどすれば、３．３Ｖ−０．９Ｖ×２＝１．５Ｖであるため、０．８Ｖの振幅の出力を容易に得ることができる。
【００３８】
なお、上記実施例では、定電流源Ｉ１，Ｉ３〜Ｉ６，Ｉ２０〜Ｉ２５についてトランジスタを用いていたため、第１及び第２の電源電圧ＶＣＣ，ＶＢＢの差が３．３Ｖ必要であったが、抵抗のみで構成した場合には、第１及び第２の電源電圧ＶＣＣ，ＶＢＢの差として、少なくとも２×ＶＢＥより大きくなければ動作が可能とならない。また、上限は、実験的あるいは経験的に求められる値で、４ＶＢＥより若干大きく５ＶＢＥよりは小さな値である。この発明を適用して実験的に十分に効果のあると考えられる範囲は２ＶＢＥ〜４．５ＶＢＥである。これらの範囲については、以下で説明する実施の形態についても同様である。
【００３９】
また、実施の形態１で説明したフリップフロップ回路がゲートアレイで構成されている場合には、入力信号Ｄと出力信号Ｑの振幅中心がほぼ一致するため、このフリップフロップ回路を一つのセルとして扱うことでセルベースの設計が簡易化される。このような効果については、以下で説明する実施の形態２〜６についても同様である。
【００４０】
（実施の形態２）
次に、この発明の実施の形態２によるシフトレジスタ回路について図３を用いて説明する。図３において、１ａ〜１ｈは実施の形態１によるフリップフロップ回路と同じ構成のフリップフロップ回路、２はフリップフロップ回路１ａ〜１ｈの入出力信号を伝える配線である。フリップフロップ回路１ａ〜１ｈは共に同じクロックＳＣで動作する。フリップフロップ回路１ｂ〜１ｈは、各々その前段のフリップフロップ回路１ａ〜１ｇの出力Ｑを入力信号Ｄとするフリップフロップ回路である。フリップフロップ回路１ａに入力される信号ＳＩは８個のフリップフロップ回路１ａ〜１ｈを通って出力されるため、出力される信号ＳＯは入力される信号に比べて８クロック分遅延する。
【００４１】
例えば、図３に示したシフトレジスタ回路を自動配置配線を用いてセルベースで設計する場合、フリップフロップ回路の構成はマクロセルとして決まっており、フリップフロップ回路１ａ〜１ｈの位置とそれを接続する配線２の位置や長さが自動的に決定されるので、配線２の長さやそれによって減衰する信号の許容範囲が大きいほど自動配置配線の自由度が向上して、自動配置配線できる範囲及びその速度が向上する。フリップフロップ回路１ａ〜１ｈの信号振幅は、例えば電源電圧を３．３Ｖとしてもその出力は０．８Ｖと大きく設定できるので、配線２の長さや配線２での信号の減衰の許容範囲は大きくなる。
【００４２】
（実施の形態３）
次に、この発明の実施の形態３による直列−並列変換回路について図４を用いて説明する。図４は直列に入力された８ビットのデータを並列に出力するための直列−並列変換回路の構成の一例を示すブロック図である。図４において、１ａ〜１ｈ，１１〜１８は実施の形態１に示したものと同じ構成のフリップフロップ回路、２はフリップフロップ回路１ａ〜１ｈの信号を伝達するための配線、３ａ〜３ｃはフリップフロップ回路が受けるクロックＳＣ，ＰＣや入力データＳＩの出力負荷インピーダンスを一定にしてその影響を小さくするためのバッファである。
【００４３】
フリップフロップ回路１ａ〜１ｈは、第２実施例と同様に直列に接続されている。そして、フリップフロップ回路１ａ〜１ｈには、バッファ３ｂを介してクロックＳＣが与えられる。また、フリップフロップ回路１１〜１８には、バッファ３ｃを介してクロックＰＣが与えられる。フリップフロップ回路１１〜１８は、各々、フリップフロップ回路１ａ〜１ｈの出力をデータ入力Ｄとする。フリップフロップ回路１ａ〜１ｈには、順に、クロックＳＣに従って直列にデータが入力される。そして、フリップフロップ回路１ｈ〜１ａに直列に８ビットのデータが入力された状態で、クロックＰＣによって、一斉に、フリップフロップ回路１１〜１８がフリップフロップ回路１ａ〜１ｈの出力データを入力する。そして、フリップフロップ回路１１〜１８がクロックＰＣに応じて出力Ｐ７〜Ｐ０として並列に８ビットのデータを出力する。
【００４４】
このような、直列−並列変換回路においても、実施の形態１に示したフリップフロップ回路を用いることで、配線２の設計が従来に比べて自由に行え、自動配置配線を容易に行うことができる。
【００４５】
（実施の形態４）
次に、この発明の実施の形態４による直列−並列変換回路について図５を用いて説明する。図５は並列に入力された８ビットのデータを直列に出力するための並列−直列変換回路の構成の一例を示すブロック図である。図５において、２１〜２８は実施の形態１で示したのフリップフロップ回路、３１〜３８は第１及び第２入力の否定論理和を演算して得た出力Ａと第３及び第４入力の否定論理和を演算して得た出力Ｂとの論理和（Ａ＋Ｂ）を出力するＡＮＤ−ＯＲゲート、２ａはフリップフロップ回路２１〜２７とＡＮＤ−ＯＲゲート３２〜３８の間の配線、２ｂはフリップフロップ回路２１〜２８の出力の配線、３ｅ，３ｆはフリップフロップ回路２１〜２８が受けるクロックＳＣやＡＮＤ−ＯＲゲート３１〜３８が受ける選択信号ＳＬの出力負荷インピーダンスを一定にしてその影響を小さくするためのバッファである。
【００４６】
ＡＮＤ−ＯＲゲート３１〜３８は、その第２入力には選択信号ＳＬの反対の論理値を有する信号がバッファ３ｅを介して入力され、第４入力に選択信号ＳＬがバッファ３ｅを介して共通に入力される。ＡＮＤ−ＯＲゲート３１〜３８の第３入力には、各々、データＳＩ及びフリップフロップ回路２１〜２７の反転出力バーＱが入力される。また、ＡＮＤ−ＯＲゲート３１〜３８の第１入力には、各々、並列に入力される８ビットのデータＰ７〜Ｐ０が入力される。フリップフロップ回路２１〜２８のデータ入力Ｄには、ＡＮＤ−ＯＲゲート３１〜３８の出力が与えられる。このような回路構成とすることによって、選択信号ＳＬにより、並列に入力されたデータをそのまま並列で出力するか、直列で出力するかを選択することができる。並列−直列変換を行う際には、選択信号ＳＬを低電位側にすることにより、フリップフロップ回路２１〜２７の反転出力バーＱに応じてフリップフロップ回路２１〜２７の出力を受けているＡＮＤ−ＯＲゲート３２〜３８の出力が決まる。
【００４７】
このような、並列−直列変換回路においても、実施の形態１によるフリップフロップ回路を用いることで、配線２ａあるいは配線２ｂの設計が従来に比べて自由に行え、実施の形態２と同様に自動配置配線を容易に行うことができる。
【００４８】
（実施の形態５）
次に、この発明の実施の形態５によるフリップフロップ回路について図６を用いて説明する。図６において、ＣＲ２は−１．０５Ｖ〜−１．５５Ｖとの間で振れる入力信号Ｄのレベルを変換して０Ｖ〜−０．３Ｖとの間で振れる信号Ｄ１及びその相補信号Ｄ１Ｃを出力する入力レベル変換回路、ＣＲ２０は−１．０５Ｖ〜−１．５５Ｖとの間で振れるクロックＴを入力して−０．９Ｖ〜−１．２Ｖの間で相補的に振れるクロックＴ´，ＴＣ´を出力するクロックバッファ、ＣＲ３は信号Ｄ１，Ｄ１Ｃ及びクロックＴ´，ＴＣ´を入力してクロックＴ´のタイミングにより信号Ｄ１の論理値の保持及びその保持している論理値に応じた信号Ｄ２，Ｄ２Ｃを出力するマスターラッチ、ＣＲ２１は信号Ｄ２，Ｄ２Ｃ及びクロックＴ´，ＴＣ´を入力してクロックＴ´のタイミングにより信号Ｄ２の論理値の保持及びその保持している論理値に応じて０Ｖ〜−０．３Ｖの間で振れる信号Ｄ３，Ｄ３Ｃを出力するラッチ部、ＣＲ２２は信号Ｄ３，Ｄ３Ｃを入力して増幅し信号Ｄ３に応じて−０．１５Ｖ〜−０．６５Ｖで振れる信号Ｄ４，Ｄ４Ｃを出力する増幅部、ＣＲ２３は信号Ｄ４を入力してそのレベルを変換し−１．０５Ｖ〜−１．５５Ｖ間で振れる互いに相補的な信号Ｑ，ＱＣを出力する出力部である。この増幅部ＣＲ２２と出力部ＣＲ２３とは、出力レベル変換部を形成している。
また、スレーブラッチＣＲ２４は、ラッチ部ＣＲ２１と増幅部ＣＲ２２と出力部ＣＲ２３によって構成されている。ラッチ部ＣＲ２１は、図１１に示したスレーブラッチＣＲ２１と同様の構成である。
【００４９】
増幅部ＣＲ２２は、信号Ｄ３を受けるベースと第１の電源電圧ＶＣＣが与えられるコレクタと定電流源Ｉ３１の一方端に接続されたエミッタとを有するＮＰＮバイポーラトランジスタＱ５４、定電流源Ｉ３３の一方端に接続されたエミッタとトランジスタＱ５４のエミッタに接続されたベースとコレクタとを有するＮＰＮバイポーラトランジスタＱ５５、第１の電源電圧ＶＣＣが与えられる一方端と他方端とを有する抵抗Ｒ３４、抵抗Ｒ３４の他方端に接続された一方端とトランジスタＱ５５のコレクタに接続された他方端とを有する抵抗Ｒ３５、抵抗Ｒ３４の他方端に接続された一方端と他方端とを有する抵抗Ｒ３６、信号Ｄ３Ｃを受けるベースと第１の電源電圧ＶＣＣが与えられるコレクタと定電流源Ｉ３２の一方端に接続されたエミッタとを有するトランジスタＱ５６、及びトランジスタＱ５６のエミッタに接続されたベースと抵抗Ｒ３６の他方端に接続されたコレクタと定電流源Ｉ３３の一方端に接続されたエミッタとを有するＮＰＮバイポーラトランジスタＱ５７で構成されている。なお、定電流源Ｉ３１〜Ｉ３３の他方端には、第２の電源電圧ＶＥＥが与えらていれる。
図６に示したフリップフロップ回路が、図１及び図２に示したフリップフロップ回路と異なる点は、スレーブラッチＣＲ１２とスレーブラッチＣＲ２４の構成の違いにある。スレーブラッチＣＲ１２がシリーズゲート型ＥＣＬを用いないことにより直列に接続されるトランジスタ数を削減して出力信号の生成時に論理振幅の拡大を図るのに対し、スレーブラッチＣＲ２４は、シリーズゲート型ＥＣＬから出力された信号Ｄ３をダーリントン接続差動増幅器により増幅して信号Ｄ４を得ている。
【００５０】
トランジスタＱ５４，Ｑ５５及びトランジスタＱ５６，Ｑ５７のようにトランジスタをダーリントン接続することによって電流増幅率を上げて信号の増幅を容易にしている。また、差動増幅により相補的な信号Ｄ３，Ｄ３Ｃを増幅することで誤動作の発生を抑えることができる。なお、トランジスタＱ５４，Ｑ５６のエミッタの電圧は−０．９Ｖ〜−１．２Ｖの間で振れ、トランジスタＱ５５，Ｑ５７のエミッタの電圧はほぼ−１．８Ｖになる。
そして、出力部ＣＲ２３は、信号Ｄ４を受け取るベースと第１の電源電圧ＶＣＣが与えられるコレクタと定電流源Ｉ３５に接続されたエミッタとを有するＮＰＮバイポーラトランジスタＱ５９、及び信号Ｄ４Ｃを受け取るベースと第１の電源電圧ＶＣＣが与えられるコレクタと定電流源Ｉ３４に接続されたＮＰＮバイポーラトランジスタＱ５８とで構成されている。トランジスタＱ５８，Ｑ５９はエミッタホロワである。トランジスタＱ５８，Ｑ５９によって出力信号Ｑ，ＱＣの振幅中心を−１．３Ｖに合わせている。
以上のように実施の形態５によるフリップフロップ回路は、入力レベル変換回路ＣＲ２及びスレーブラッチＣＲ２４の増幅部ＣＲ２２，出力部ＣＲ２３とにより、マスターラッチＣＲ３に比べてスレーブラッチＣＲ２４の出力信号の振幅を大きくすることによって、誤動作を少なくすることができるとともに、信号の振幅が規格にあった入力信号Ｄを受け、規格にあった出力信号Ｑを出力できる。
なお、実施の形態２〜４において実施の形態１で説明したフリップフロップ回路を用いた例を示したが、実施の形態２〜４に示したシフトレジスタ回路、直列−並列変換回路、及び並列−直列変換回路に、実施の形態５に示したフリップフロップ回路を用いても良く、その場合にも実施の形態１に示したフリップフロップ回路を用いてるのと同様の効果を奏する。
【００５１】
（実施の形態６）
次に、この発明の実施の形態６によるフリップフロップ回路について図７を用いて説明する。図７はこの発明の実施の形態６によるフリップフロップ回路の構成を示す回路図である。図７において、ＣＲ２５はラッチ部ＣＲ２１が出力した０Ｖ〜−０．３Ｖ間で振れる信号Ｄ３，Ｄ３Ｃを受けて−１．０５Ｖ〜−１．５５Ｖ間で振れる信号Ｑを出力する出力レベル変換部であり、その他図６と同一符号の部分は図６の同一符号部分に相当する部分である。
出力レベル変換部ＣＲ２５は、信号Ｄ３を受けるベースと第１の電源電圧ＶＣＣを受けるコレクタと定電流源Ｉ４１の一方端に接続されたエミッタとを有するＮＰＮバイポーラトランジスタＱ６１、トランジスタＱ６１のエミッタに接続されたゲートと第１の電源電圧ＶＣＣが与えられるソースとドレインとを有するＰチャネルＭＯＳトランジスタＱ６２、信号Ｄ３Ｃを受けるベースと第１の電源電圧ＶＣＣを受けるコレクタと定電流源Ｉ４２の一方端に接続されたエミッタとを有するＮＰＮバイポーラトランジスタＱ６３、トランジスタＱ６３のエミッタに接続されたゲートと第１の電源電圧ＶＣＣが与えられるソースとドレインとを有するＰチャネルＭＯＳトランジスタＱ６４、トランジスタＱ６２のドレインに接続されたドレインとトランジスタＱ６２のドレインに接続されたゲートと第２の電源電圧ＶＥＥが与えられるソースとを有するＮチャネルＭＯＳトランジスタＱ６５、及びトランジスタＱ６４のドレインに接続されたドレインと第２の電源電圧ＶＥＥが与えられるソースとトランジスタＱ６５のゲートに接続されたゲートとを有するＮチャネルＭＯＳトランジスタＱ６６とで構成されている。
トランジスタＱ６１のベースに与えられる信号Ｄ３に応じてトランジスタＱ６２，Ｑ６５に流れる電流が変化する。例えば、信号Ｄ３が−０．９Ｖの時に比べて信号Ｄ３が−１．２ＶになるとトランジスタＱ６５に流れる電流が減少する。そして、トランジスタＱ６５とともにカレントミラーを構成しているトランジスタＱ６６に流れる電流も減少する。しかし、信号Ｄ３に対して相補的な信号Ｄ３Ｃが−０．９Ｖとなるため、トランジスタＱ６４の抵抗値は減少してトランジスタＱ６３での電圧降下分も減少して信号Ｑは第１の電源電圧ＶＣＣに近い電圧になる。ところで、信号Ｄ３が−１．２Ｖになると、トランジスタＱ６２の抵抗値が減少し、トランジスタＱ６５，Ｑ６６に流れる電流が増加する。さらに、信号Ｄ３ＣによってトランジスタＱ６４の抵抗値が上昇するため、トランジスタＱ６４での電圧降下分が増加し、信号Ｑはローレベルになる。
この出力レベル変換部ＣＲ２５は、図６に示した増幅器ＣＲ２２と出力部ＣＲ２３とを組合せたものに比べて出力信号の振幅を大きくすることができる。出力レベル変換部ＣＲ２５はトランジスタＱ６４，Ｑ６６が反転しない電圧の範囲で用いることができ、トランジスタＱ６４の閾値電圧をＶＴＨｎ，トランジスタＱ６６の閾値電圧をＶＴＨｐとすると、例えば、−３．３Ｖ＋ＶＴＨｎ〜０Ｖ−｜ＶＴＨｐ｜で振幅の設定が可能である。
以上のように実施の形態６によるフリップフロップ回路は、入力レベル変換回路ＣＲ２及びスレーブラッチＣＲ２６の出力レベル変換部ＣＲ２５により、マスターラッチＣＲ３に比べてスレーブラッチＣＲ２６の出力信号の振幅を大きくすることによって、誤動作を少なくすることができるとともに、信号の振幅が規格にあった入力信号Ｄを受け、規格にあった出力信号Ｑを出力できる。
なお、実施の形態２〜４において実施の形態１で説明したフリップフロップ回路を用いた例を示したが、実施の形態２〜４に示したシフトレジスタ回路、直列−並列変換回路、及び並列−直列変換回路に、実施の形態６に示したフリップフロップ回路を用いても良く、その場合にも実施の形態１に示したフリップフロップ回路を用いてるのと同様の効果を奏する。
【００５２】
図８に示したフリップフロップ回路は、図７に示したフリップフロップ回路の出力Ｑと相補的な出力ＱＣを出力するものである。図８に示したフリップフロップ回路と図７に示したフリップフロップ回路とが異なる点は、スレーブラッチＣＲ２８とスレーブラッチＣＲ２６の出力レベル変換部の違いであり、出力レベル変換部ＣＲ２７のカレントミラーを構成しているトランジスタＱ６７，６８のゲートが接続されているのがトランジスタＱ６４のドレインで、出力レベル変換部ＣＲ２５のトランジスタＱ６５，Ｑ６６が接続されているゲートがトランジスタＱ６２のドレインに接続されているのと異なっている。
【００５３】
（実施の形態７）
次に、この発明の実施の形態７によるフリップフロップ回路について図９を用いて説明する。図９はこの発明の実施の形態７によるフリップフロップ回路の構成を示す回路図である。図９において、ＣＲ３０は０Ｖ〜−０．３Ｖの間で振れる信号Ｄ３，Ｄ３Ｃを入力してＭＯＳトランジスタが動作する０Ｖ〜３．３Ｖ間で振れる出力信号Ｑに変換するための出力レベル変換部であり、その他図９において図６と同一符号の部分は図６の同一符号部分に相当する部分である。図６に示した出力信号Ｑ，ＱＣはＣＭＯＳインバータを構成しているトランジスタのしきい電圧により表されるＶＴＨｎ〜３．３Ｖ−｜ＶＴＨｐ｜の範囲の論理振幅を有する。ＥＣＬは負電圧で動作させて、ＣＭＯＳ回路は正電圧で動作させる場合がある。例えば、正電圧の範囲の論理振幅を持った信号をＣＭＯＳ回路に出力する場合に、負電圧の範囲の論理振幅を持った信号をＥＣＬで受けて処理し、直接ＣＭＯＳ回路の信号レベルに変換することで、振幅を容易に拡大することができるとともに不必要なレベル変換を行わずに済み、処理速度を向上させるとともに回路構成を簡略化できる。
また、フリップフロップ回路が主に動作するために用いている第１及び第２の電源電圧ＶＣＣ，ＶＥＥとは異なる第３の電源電圧を用い、第１と第３の電源電圧ＶＣＣ，ＶＤＤによって出力信号Ｑ，ＱＣを生成しているため、マスターラッチＣＲ３に比べてスレーブラッチＣＲ３１が出力する信号の振幅を容易に拡大することができ、出力信号の振幅を大きくすることで誤動作を防止することができる。
【００５４】
出力レベル変換部ＣＲ３０は、信号Ｄ３を受けるベースと定電流源Ｉ５０の一方端に接続されたエミッタとコレクタとを有するＮＰＮバイポーラトランジスタＱ７０、信号Ｄ３Ｃを受けるベースと定電流源Ｉ５０の一方端に接続されたエミッタとコレクタとを有するＮＰＮバイポーラトランジスタＱ７１、第３の電源電圧ＶＤＤが与えられる一方端とトランジスタＱ７０のコレクタに接続された他方端とを有する抵抗Ｒ４０、電源電圧ＶＤＤが与えられる一方端とトランジスタＱ７１のコレクタに接続された他方端とを有する抵抗Ｒ４１、第３の電源電圧ＶＤＤと第１の電源電圧ＶＣＣとを受けて動作しゲートを抵抗Ｒ４０の他方端に接続したＣＭＯＳインバータＩＮ１、及び第１の電源電圧ＶＣＣと第３の電源電圧ＶＤＤとを受けて動作し抵抗Ｒ４１の他方端に接続されたゲートを有するインバータＩＮ２によって構成される。
【００５５】
例えば、信号Ｄ３が０Ｖで信号Ｄ３Ｃが−０．３Ｖの時、トランジスタＱ７０，Ｑ７１のエミッタの電圧は−０．９Ｖとなり、トランジスタＱ７０がオン状態となると同時にトランジスタＱ７１がオフ状態となる。トランジスタＱ７０がオン状態のため、抵抗Ｒ４０に電流が流れて電圧降下が発生して抵抗Ｒ４０の他方端の電圧がインバータＩＮ１の論理閾値以下になることによって、インパータＩＮ１は信号ＱとしてＨレベルを出力する。またこの時、トランジスタＱ７１がオフ状態のため、抵抗Ｒ４１に電流が流れて電圧降下が発生して抵抗Ｒ４１の他方端の電圧がインバータＩＮ２の論理閾値以上になることによって、インバータＩＮ２は信号ＱＣとしてＬレベルを出力する。
【００５６】
なお、トランジスタＱ７０，Ｑ７１を保護するために、それぞれ抵抗Ｒ４０，Ｒ４１とトランジスタＱ７０，Ｑ７１のコレクタとの間にダイオードを順方向に向けて接続しても良い。
また、上記のフリップフロップ回路では、インバータＩＮ１，ＩＮ２を用いて信号Ｑ，ＱＣの出力を行ったが、例えばエミッタホロワ等の他の回路を用いても良く、上記実施例と同様の効果を奏する。
【００５７】
また、上記のフリップフロップ回路は、実施の形態２〜実施の形態４に記載された、直列に接続されている複数のフリップフロップ回路の最後部のフリップフロップ回路に用いて、ＥＣＬ回路の信号を処理するとともに、出力する信号を直接他のＣＭＯＳ回路に出力することで、ＣＭＯＳ回路とＥＣＬ回路のインターフェースも同時に行うことができる。
【００５８】
また、上記のフリップフロップ回路は、実施の形態３，４に記載された、並列に接続されている複数のフリップフロップ回路に用いて、ＥＣＬ回路の信号を処理するとともに、出力する信号を直接他のＣＭＯＳ回路に出力することで、ＣＭＯＳ回路とＥＣＬ回路のインターフェースも同時に行うことができる。
【００５９】
（実施の形態８）
次に、この発明の実施の形態８によるフリップフロップ回路について図１０を用いて説明する。図１０はこの発明の実施の形態８によるフリップフロップ回路の構成を示す回路図である。図１０において、ＣＲ３５はほぼ０Ｖ〜−３．３Ｖの間で振れる入力信号Ｄを入力して０Ｖ〜−０．３Ｖで振れる信号Ｄ１，Ｄ１Ｃを出力する入力レベル変換部であり、その他図１０において図６と同一符号の部分は図６の同一符号部分に相当する部分である。図６に示した入力信号Ｄは一般的にＣＭＯＳインバータを構成しているトランジスタのしきい電圧により表されるＶＴＨｎ〜３．３Ｖ−｜ＶＴＨｐ｜の範囲の論理振幅を有する。ＥＣＬは負電圧で動作させて、ＣＭＯＳ回路は正電圧で動作させる場合がある。その時、正電圧の範囲の論理振幅を持っている、ＣＭＯＳ回路で処理された信号を入力する場合に、負電圧の範囲の論理振幅を持った信号をＥＣＬで受けて処理し、直接ＣＭＯＳ回路の信号レベルをＥＣＬに適した負電圧に変換することで、不要なレベル変換を行わずに済み、処理速度を向上させるとともに回路構成を簡略化できる。なお、スレーブラッチＣＲ２６の出力の振幅がマスターラッチの出力の振幅より大きくできるのは、実施の形態６で説明したと同様であり、実施の形態６のフリップフロップ回路と同様の効果を奏する。
また、実施の形態７に示したフリップフロップ回路と組み合わせて用いることで、一つの基板に形成された集積回路中にＣＭＯＳ回路とＥＣＬ回路とを自在に組み込むことができるようになる。
【００６０】
入力レベル変換部ＣＲ３５は、入力信号Ｄを受ける入力端子と出力端子とを有するインバータＩＮ３、インバータＩＮ３の出力端子に接続されたアノードと第１の電源電圧ＶＣＣが与えられるカソードとを有するダイオードＤＯ２、エミッタと第３の電源電圧ＶＤＤが与えられるコレクタとインバータＩＮ３の出力端子に接続されたベースとを有するＮＰＮバイポーラトランジスタＱ８０、カソードとトランジスタＱ８０のエミッタに接続されたアノードとを有するダイオードＤＯ３、一方端と第２の電源電圧ＶＥＥが与えられる他方端とを有する定電流源Ｉ６０、コレクタと定電流源Ｉ６０の一方端に接続されたエミッタとダイオードＤＯ３のカソードに接続されたベースとを有するＮＰＮバイポーラトランジスタＱ８１、コレクタと基準電圧ＶＢＢが与えられるベースと定電流源Ｉ６０の一方端に接続されたエミッタとを有するＮＰＮバイポーラトランジスタＱ８２、第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ８１のコレクタに接続された他方端とを有する抵抗Ｒ５０、及び第１の電源電圧ＶＣＣが与えられる一方端とトランジスタＱ８２のコレクタに接続された他方端とを有する抵抗Ｒ５１を備えて構成される。
【００６１】
例えば、入力レベル変換回路ＣＲ３５は、０Ｖ〜３．３Ｖ間で振れる信号Ｄを入力するものとする。インバータＩＮ３の出力は、ダイオードＤＯ２によって制限され、０Ｖ〜０．９Ｖ間で振れる。そして、トランジスタＱ８０のエミッタに現れる信号は、トランジスタＱ８０のベースに与えられる信号よりもベース・エミッタ間順方向電圧ＶＢＥ分だけ低くなることから、０Ｖ〜−０．９Ｖ間で振れる。そして、ダイオードＤＯ３のカソードの電圧は、トランジスタＱ８０のエミッタ電圧より０．９Ｖ低くなることから、−０．９Ｖ〜−１．８Ｖ間で振れる。そして、例えば、基準電圧ＶＢＢが−１．３Ｖに設定され、抵抗Ｒ５０，Ｒ５１の他方端には、０Ｖ〜−０．３Ｖで振れる信号Ｄ１，Ｄ１Ｃを発生する。
【００６２】
なお、上記のフリップフロップ回路では、インバータＩＮ３を用いて信号Ｄを受け取るように構成したが、他のバッファ回路を用いて信号を受けても良く、上記実施例と同様の効果を奏する。
【００６３】
また、上記のフリップフロップ回路は、実施の形態２〜実施の形態３に記載された、直列に接続された複数のフリップフロップ回路の先頭のフリップフロップ回路に用いて、ＣＭＯＳ回路の信号を処理するとともに、出力する信号を直接他のＥＣＬ回路に出力することで、ＣＭＯＳ回路とＥＣＬ回路のインターフェースも同時に行うことができる。
【００６４】
【発明の効果】
以上のように請求項１記載の発明のフリップフロップ回路によれば、スレーブラッチが出力する第３の信号は、第２の信号より振幅が大きいため、伝搬中にノイズの影響を受け難く、そのため、フリップフロップ回路を含む半導体集積回路の動作が安定するという効果がある。
また、スレーブラッチが出力する第３の信号は、入力信号の振幅中心である第１の電圧レベルとほぼ同じ第５の電圧レベルを基準に振れ、入力信号の振幅中心と第３の信号の振幅中心とがほぼ一致するため、他の回路との接続が容易になり、半導体集積回路の設計に要する時間を短縮することができるという効果がある。
【００６５】
請求項２記載の発明のフリップフロップ回路によれば、スレーブラッチのラッチ部は、並列に接続されたゲートのみで構成されており、一方、マスターラッチはシリーズゲート型ＥＣＬを含むので、スレーブラッチの方が、マスターラッチに比べて直列に接続されるバイポーラトランジスタ数を少なくとも一つ削減することができ、スレーブラッチの出力の論理振幅をマスターラッチの出力の論理振幅よりもバイポーラトランジスタ１個のしきい値電圧の分だけ容易に大きくでき、また、マスターラッチ側がシリーズゲート型ＥＣＬを含むので、消費電力を削減できる。
従って、供給される電源電圧が低くてもスレーブラッチの出力の論理振幅が、マスターラッチの出力の論理振幅よりも大きくして、このフリップフロップ回路を含む半導体集積回路の誤動作を防止するとともに、消費電力を低く抑えることができるという効果がある。
【００６６】
請求項３記載の発明のフリップフロップ回路によれば、供給される電源電圧が低くてもスレーブラッチの出力の論理振幅が、マスターラッチの出力の論理振幅よりも大きく、このフリップフロップ回路を含む半導体集積回路の誤動作を防止することができるという効果がある。
【００６７】
請求項４記載の発明のフリップフロップ回路によれば、ゲートアレイで構成されているが、入力信号と第３の信号の振幅中心がほぼ一致するため設計が簡易化されるという効果がある。
【００６８】
請求項５記載の発明のシフトレジスタ、請求項６記載の発明の直列−並列変換回路または請求項７記載の発明の並列−直列変換回路によれば、請求項１ないし請求項４のいずれか一項に記載のフリップフロップ回路を複数用いることにより、配線長等の設計の制約を緩和でき、容易に配置配線を行うことができ、同様の理由から自動配置配線が容易になるという効果がある。
【００６９】
請求項８記載の発明のフリップフロップ回路によれば、スレーブラッチが出力する第３の信号は、第２の信号より振幅を大きくし易く、第３の信号の振幅を大きくすることによって、伝搬中にノイズの影響を受け難く、そのため、フリップフロップ回路を含む半導体集積回路の動作が安定するという効果がある。
また、スレーブラッチが出力する第３の信号は、第１と第３の電源電圧の間の第４の電圧レベルを基準に振れるため、第１と第３の電源電圧の供給を受けて動作する他の回路との接続が容易になり、半導体集積回路の設計を容易になるという効果がある。
【００７０】
請求項９記載の発明のフリップフロップ回路によれば、スレーブラッチが出力する第３の信号は、第２の信号より振幅を大きいため、伝搬中にノイズの影響を受け難く、そのため、フリップフロップ回路を含む半導体集積回路の動作が安定するという効果がある。
また、入力信号は、第１と第３の電源電圧の間の第４の電圧レベルを基準に振れるため、第１と第３の電源電圧の供給を受けて動作する他の回路との接続が容易になり、半導体集積回路の設計を容易になるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるフリップフロップ回路の構成の前段を示す回路図である。
【図２】この発明の実施の形態１によるフリップフロップ回路の構成の後段を示す回路図である。
【図３】この発明の実施の形態２によるシフトレジスタ回路の構成の一例を示すブロック図である。
【図４】この発明の実施の形態３による直列−並列変換回路の構成の一例を示すブロック図である。
【図５】この発明の実施の形態４による並列−直列変換回路の構成の一例を示すブロック図である。
【図６】この発明の実施の形態５によるフリップフロップ回路の構成を示す回路図である。
【図７】この発明の実施の形態６によるフリップフロップ回路の構成を示す回路図である。
【図８】この発明の実施の形態６による他のフリップフロップ回路の構成を示す回路図である。
【図９】この発明の実施の形態７によるフリップフロップ回路の構成を示す回路図である。
【図１０】この発明の実施の形態８によるフリップフロップ回路の構成を示す回路図である。
【図１１】低電源電圧に対応させるべくフリップフロップ回路に加えられる構成の変更について説明するための回路図である。
【図１２】従来のフリップフロップ回路の構成を示す回路図である。
【符号の説明】
１ａ〜１ｈ，１１〜１８，２１〜２８  フリップフロップ回路、２，２ａ，２ｂ  配線、ＣＲ１，ＣＲ２０，ＣＲ４０  クロックバッファ、ＣＲ２，ＣＲ３５入力レベル変換回路、ＣＲ３  マスターラッチ、ＣＲ４  中間レベル変換回路、ＣＲ１２，ＣＲ２４，ＣＲ２６，ＣＲ３１  スレーブラッチ、ＣＲ５  ＮＯＲゲート、ＣＲ６  レベル変換回路、ＣＲ７，ＣＲ９  論理ゲート、ＣＲ８〜ＣＲ１１  エミッタホロワ。
【図１】
0003586026.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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