(57)【特許請求の範囲】
【請求項１】
ＡＴＭで動作するスイッチ装置に所属する回線接続装置（ＡＵ１，．．．，ＡＵｎ）に、バーチャルパス識別子（ＶＰＩ）とバーチャルチャネル識別子（ＶＣＩ）とから成る識別子情報（ＶＰＩ／ＶＣＩ）を有するそれぞれ１つのヘッダを前置した通信セルをそれぞれ供給し、これによりそれぞれの通信セルに１つの所定バーチャルパスとその中の１つの所定バーチャルチャネルとを割当て、
前記回線接続装置（ＡＵ１，．．．，ＡＵｎ）が、連想記憶装置ＣＡＭとこれに後置接続されている書込み／読出し記憶装置（ＲＡＭ）とを有する記憶装置をそれぞれ１つ有し、それぞれの通信セルのヘッダの識別子情報を前記連想記憶装置（ＣＡＭ）に供給し、記憶されている識別子情報とのマッチング（一致）が存在する場合には書込み／読出し記憶装置に、このマッチングに相応する記憶アドレス信号を供給し、この記憶アドレス信号に基づいて書込み／読出し記憶装置（ＲＡＭ）が、その都度の通信セルを更に伝送するのに必要な情報を送出するＡＴＭスイッチ装置の回線接続装置のための回路装置において、
バーチャルパスの中を走行するバーチャルチャネルに、前記連想記憶装置（ＣＡＭ）の中で、アクティブなバーチャルパス識別子（ＶＰＩ）を有するバーチャルパス個別の識別子情報（ＶＰＩ／ＶＣＩ）を割当て、
付加的に、それぞれのバーチャルパスから分離されるそれぞれのバーチャルチャネルに対して、アクティブなバーチャルパス識別子（ＶＰＩ）とバーチャルチャネル識別子（ＶＣＩ）とを有するバーチャルチャネル個別の識別子情報を、バーチャルチャネル個別の前記識別子情報を所属のバーチャルパス個別の識別子情報に対して優先させる第１のマーキング情報と一緒に連想記憶装置（ＣＡＭ）に記憶し、
前記連想記憶装置（ＣＡＭ）をこれが、バーチャルパス個別の識別子情報とのマッチングと第１のマーキング情報により優先されバーチャルチャネル個別識別子情報とのマッチングとが同時に存在する場合にはバーチャルチャネル個別の前記識別子情報に割当てられている第１の記憶アドレスを出力し、これに対してバーチャルパス個別の識別子情報とのマッチングのみが存在する場合にはバーチャルパス個別の前記識別子情報に割当てられている第２の記憶アドレスを出力するように構成することを特徴とするＡＴＭスイッチ装置の回線接続装置のための回路装置。
【請求項２】
１つのバーチャルパス識別子（ＶＰＩ）の所定数の高い桁のビットにより定められているバーチャルパス群の中を走行するバーチャルパスに、連想記憶装置（ＣＡＭ）の中で、バーチャルパス識別子のバーチャルパス群を定めるビットがアクティブにされている群個別の識別子情報（ＶＰＩ／ＶＣＩ）を割当て、
付加的に、それぞれのバーチャルパス群から分離されるそれぞれのバーチャルパスに対して、アクティブなバーチャルパス識別子（ＶＰＩ）を有するバーチャルパス個別の識別子情報を、所属の群個別の識別子情報に対してバーチャルパス個別の識別子情報を優先させるマーキング情報であって、第１のマーキング情報に比して低い優先順位を有する第２のマーキング情報と一緒に前記連想記憶装置（ＣＡＭ）に記憶し、
前記連想記憶装置（ＣＡＭ）をこれが、群個別の識別子情報とのマッチングと第２のマーキング情報により優先されたバーチャルパス個別識別子情報とのマッチングとが同時に存在する場合には、バーチャルパス個別の識別子情報に割当てられている記憶アドレスを出力し、群個別の識別子情報とのマッチングのみが存在する場合には群個別の前記識別子情報に割当てられ前述の記憶アドレスとは異なる記憶アドレスを出力することを特徴とする請求項１に記載のＡＴＭスイッチ装置の回線接続装置のための回路装置。
【請求項３】
連想記憶装置（ＣＡＭ）の中に、異なる優先順位の識別子情報とのマッチングが同時に存在する場合にそれぞれより高い優先順位のマッチングのみを評価する評価手段（ＰＬ）を設けることを特徴とする請求項１又は請求項２に記載のＡＴＭスイッチ装置の回線接続装置のための回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＡＴＭで動作するスイッチ装置に所属する回線接続装置に、バーチャルパス識別子とバーチャルチャネル識別子とから成る識別子情報を有するそれぞれ１つのヘッダを前置した通信セルをそれぞれ供給し、これによりそれぞれの通信セルに１つの所定バーチャルパスとその中の１つの所定バーチャルチャネルとを割当て、回線接続装置が、連想記憶装置ＣＡＭとこれに後置接続されている書込み／読出し記憶装置とを有する記憶装置をそれぞれ１つ有し、それぞれの通信セルのヘッダの識別子情報を連想記憶装置に供給し、記憶されている識別子情報とのマッチング（一致）が存在する場合には書込み／読出し記憶装置に、このマッチングに相応する記憶アドレス信号を供給し、この記憶アドレス信号に基づいて書込み／読出し記憶装置が、その都度の通信セルを更に伝送するのに必要な情報を送出するＡＴＭスイッチ装置の回線接続装置のための回路装置に関する。
【０００２】
【従来の技術】
この形式の回路装置は、ヨーロッパ特許出願第０５００２３８号明細書から公知である。この文献には、回線接続装置の中にとりわけ連想記憶装置が設けられ、この連想記憶装置を、論理アドレスから物理アドレスへの変換のために、バーチャルパスの中を走行するバーチャルチャネルを異なって処理するために識別子情報を評価することはあまり入念に行わずにバーチャルパス識別子のみに関するマッチング又はバーチャルチャネル識別子のみに関するマッチング又はバーチャルパス識別子及びバーチャルチャネル識別子に関するマッチングが検査されるようにプログラミングすることもある。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、請求項１の上位概念に記載のＡＴＭスイッチ装置の回線接続装置のための回路装置を、連想記憶装置に供給される識別子情報に異なる記憶アドレスを選択的に割当て、ひいては書込み／読出し記憶装置の中に記憶されておりそれぞれの通信セルを更に導く異なる情報を選択的に割当てるためにはいかに形成するかを示すことにある。
【０００４】
【課題を解決するための手段】
上記課題は本発明により、バーチャルパスの中を走行するバーチャルチャネルに、連想記憶装置の中で、アクティブなバーチャルパス識別子を有するバーチャルパス個別の識別子情報を割当て、付加的に、それぞれのバーチャルパスから分離されるそれぞれのバーチャルチャネルに対して、アクティブなバーチャルパス識別子とバーチャルチャネル識別子とを有するバーチャルチャネル個別の識別子情報を、バーチャルチャネル個別の前記識別子情報を所属のバーチャルパス個別の識別子情報に対して優先させる第１のマーキング情報と一緒に連想記憶装置に記憶し、連想記憶装置をこれが、バーチャルパス個別の識別子情報とのマッチングと第１のマーキング情報により優先されバーチャルチャネル個別の識別子情報とのマッチングとが同時に存在する場合にはバーチャルチャネル個別の前記識別子情報に割当てられている第１の記憶アドレスを出力し、これに対してバーチャルパス個別の識別子情報とのマッチングが存在する場合にはバーチャルパス個別の前記識別子情報に割当てられている第２の記憶アドレスを出力するように構成することにより解決される。
【０００５】
本発明の利点は、連想記憶装置に記憶されている１つ又は複数の識別子情報を優先する第１の優先処理によりあるバーチャルパスの所定バーチャルチャネルの通信セルをこのバーチャルパスから分岐できる、すなわち１つ又は複数の前記バーチャルチャネルを、バーチャルパスのために定められている経路とは異なる経路を介してさらに導くことができることにある。これに対して、バーチャルパスのその他のバーチャルチャネルにおいては、１つの共通の経路が定められている。
【０００６】
本発明の１つの有利な実施例が請求項２に記載されている。この実施例の利点は、第１の優先処理の代わりに又はこの優先処理に加えて行う第２の優先処理、すなわち連想記憶装置に記憶されている１つ又は複数の識別子情報を優先する優先処理により、所属のバーチャルパス識別子の所定数の高い桁のビットにより識別される所定バーチャルパス群の所定バーチャルパスをこのバーチャルパス群から分岐し、ひいてはバーチャルパス群の経路とは異なる経路を介してさらに導くことができることにある。
【０００７】
【実施例】
次に本発明を実施例に基づき図を用いて詳細に説明する。
【０００８】
図１にＡＴＭ（非同期転送モード）で動作するスイッチ装置ＫＥが示され、スイッチ装置ＫＥには多数の入線ＥＬ１〜ＥＬｎ及び多数の出線ＡＬ１〜ＡＬｎが接続されている。これらの線は例えば、加入者線であることもあり、別のスイッチ装置への接続線であることもある。ＡＴＭではこれらの入線及び出線を介して通信セルが伝送され、通信セルはそれぞれ１つの外部ヘッダと、有効情報を有する１つの情報部とを有する。それぞれの外部ヘッダの中には、それぞれのバーチャルパスを識別するバーチャルパス識別子（ＶＰＩ）とこのバーチャルパスの中のバーチャルチャネルを識別するバーチャルチャネル識別子（ＶＣＩ）とから成る識別子情報が含まれる。
【０００９】
前述の入線ＥＬ１〜ＥＬｎのそれぞれには、１つの別個の回線接続装置が割当てられている。これらの回線接続装置は、それぞれの前記割当てに応じて入線に対してＡＵ１〜ＡＵｎにより示されている。通信セルが到来するとそれぞれの回線接続装置によりその外部ヘッダが、とりわけその外部ヘッダの中にある識別子情報に関して評価される。その際、本実施例では、この識別子情報に対応する内部ヘッダが発生され、この内部ヘッダの中にはとりわけ、スイッチ装置ＫＥの回線接続装置に接続されているスイッチ網ＳＮを通る経路を定める経路情報が存在する。この内部ヘッダは、それぞれの通信セルに前置される。これは、いわゆるセルフルーチング原理としても知られている。しかしこの代わりに択一的に、それぞれの回線接続装置が、通信セルのそれまでの外部ヘッダを翻訳する、すなわち新外部ヘッダにより置換するだけのこともあり、これは、翻訳方式として知られている。この場合、外部ヘッダの中にあるその都度の識別子情報にとって重要な内部の又は新外部のヘッダは例えば、スイッチ装置ＫＥに所属しスイッチ網ＳＮも制御する中央制御装置ＣＰにより準備され、これは、スイッチ装置ＫＥが自動交換装置の場合にはその都度のバーチャルチャネルの形成過程中に行われ、スイッチ装置ＫＥがクロスコネクトの場合にはその都度のバーチャルチャネルの設定後に行われる。
【００１０】
前述の機能を実現するために、回線接続装置ＡＵ１〜ＡＵｎのそれぞれは、回線接続装置ＡＵ１において示されているように、ヘッダ処理装置ＨＴＵと、連想記憶装置（内容アドレス記憶装置）ＣＡＭ及びこれに接続されている書込み／読出し記憶装置ＲＡＭを有する記憶装置とを有する。連想記憶装置ＣＡＭは、通信セルが到来すると、この通信セルの中にある前述の識別子情報（ＶＰＩ／ＶＣＩ）を受取り、識別子情報（ＶＰＩ／ＶＣＩ）に割当てられている記憶アドレスにより、所属の書込み／読出し記憶装置ＲＡＭにアクセスする。次いで書込み／読出し記憶装置ＲＡＭは、ヘッダ処理装置ＨＴＵに、記憶アドレスによりアクセスされた記憶場所に記憶されている内部ヘッダ又は新外部ヘッダを供給し、この内部ヘッダ又は新外部ヘッダは、その都度の通信セルに前置されるか、又はそれまでの外部ヘッダを置換する。
【００１１】
図２に示されているように本実施例では、バーチャルパスの中のバーチャルチャネルのうちから所定のチャネルを分岐でき、分岐チャネルは、バーチャルパスにより定められている経路から外れた経路を介して導かれる。図２では回線接続装置ＡＵ１を介して、バーチャルチャネルＶＣＣ１〜ＶＣＣ５に所属するバーチャルパスＶＰＣが走行している。バーチャルチャネルＶＣＣ２〜ＶＣＣ４は更に、バーチャルパスＶＰＣの中を一緒にスイッチ網ＳＮと、出側の回線接続装置ＡＡＵ１とを介して導かれている。これに対してバーチャルチャネルＶＣＣ１及びＶＣＣ５は、バーチャルパスから分岐され、スイッチ網ＳＮと出側の回線接続装置ＡＡＵ２又はＡＡＵ３を介して導かれている。
【００１２】
図３の実施例ではバーチャルパスＶＰＣにはバーチャルパス識別子ＶＰＩ＝Ａが割当てられ、バーチャルチャネルＶＣＣＩにはバーチャルチャネル識別子ＶＣＩ＝１が割当てられ、バーチャルチャネルＶＣＣ５にはバーチャルチャネル識別子ＶＣＩ＝５が割当てられている。前述の分岐を実現するために、連想記憶装置ＣＡＭの３つの記憶領域の中に３つの識別子情報が書込まれる、すなわちバーチャルチャネルＶＣＣ１のための識別子情報ＶＰＩ＝Ａ＋ＶＣＩ＝１と、バーチャルチャネルＶＣＣ５のための識別子情報ＶＰＩ＝Ａ＋ＶＣＩ＝５と、その他のバーチャルチャネルＶＣＣ２，．．．，ＶＣＣ４のための識別子情報ＶＰＩ＝Ａである。これらの識別子情報には、例えば優先順位ビットＶＶＣＩの形のそれぞれ１つのマーキング情報が割当てられている。この優先順位の例えば論理レベル１等の第１の論理レベルにより、それぞれの識別子情報が完全であるすなわちＶＰＩ＋ＶＣＩが有効であることが指示される。これに対して第２の論理レベルすなわち優先順位ビットＶＶＣＩの論理レベル０により、それぞれの識別子情報のバーチャルパス識別子ＶＰＩのみが有効である、すなわち所属のバーチャルチャネル識別子ＶＣＩはマスキングされていることが指示される。バーチャルチャネルＶＣＣ１及びＶＣＣ５の識別子情報においては、それぞれ所属の優先順位ビットＶＶＣＩが論理値１にセットされる。これに対して、その他のバーチャルチャネルＶＣＣ２，．．．，ＶＣＣ４に共通の所属の識別子情報においては、所属の優先順位ビットＶＶＣＩは論理値０にセットされる。
【００１３】
図１の示されているヘッダ処理装置に通信セルが到来すると、所属のヘッダの中の識別子情報ＶＰＩ及びＶＣＩは、所属の連想記憶装置ＣＡＭに探索語として供給される。次いでこの記憶装置は、対応する記憶されている識別子情報の存在に関して探索される。このような同一の識別子情報ひいてはマッチング（一致）が存在する場合、同一の識別子情報が発見された記憶アドレスが指示される。例えば図３では、バーチャルチャネルＶＣＣ１の通信セルが存在する場合には記憶アドレスＡＤＲａ１が出力され、バーチャルチャネルＶＣＣ５の通信セルが存在する場合には記憶アドレスＡＤＲａ３が出力され、その他のバーチャルチャネルＶＣＣ２，．．．，ＶＣＣ４の通信セルが存在する場合には記憶アドレスＡＤＲａ２が出力される。これらの記憶アドレスにより、連想記憶装置ＣＡＭに後置接続されている書込み／読出し記憶装置ＲＡＭ（図１）がアクセスされる。それぞれの記憶アドレスにおいて、前述の内部ヘッダ又は新外部ヘッダが記憶され、この内部ヘッダ又は新外部ヘッダは、アクセスされてヘッダ処理装置ＨＴＵに供給される。
【００１４】
前述のように連想記憶装置ＣＡＭが、バーチャルチャネルＶＣＣ１及びＶＣＣ５のための識別子情報を探索する場合に付加的に、その他のバーチャルチャネルのための記憶されている識別子情報とのマッチングが検出される、何故ならばこの識別子情報の中にはバーチャルチャネル識別子部がマスキングされているからである。しかし、これにより得られる多重マッチングを抑圧するためにバーチャルチャネルＶＣＣ１およびＶＣＣ５のための識別子情報は、割当てられている優先順位ビットＶＶＣＩに起因して、その他のバーチャルチャネルＶＣＣ２，．．．，ＶＣＣ４に対するマスキング状態のバーチャルチャネル部を有する記憶されている識別子情報に対して優先される。この優先により、バーチャルチャネルＶＣＣ１又はＶＣＣ５において、前述のアドレスＡＤＲａ１又はＡＤＲａ３のみが出力される。この優先を制御する想記憶装置ＣＡＭの１つの構成を次に図４を用いて説明する。
【００１５】
図４には、図１に関連して述べた連想記憶装置ＣＡＭの１つの構成が示されており、本発明の理解に必要な回路部分のみが示されている。図４において連想記憶装置ＣＡＭは、１〜ｎのアレイ行を有するＣＡＭアレイＣＡＲを有する。これらのアレイ行のそれぞれは、探索語のビット桁数に等しい数のセルから成る。従って、本実施例では１つのアレイ行のセル数は、識別子情報ＶＰＩ＋ＶＣＩのビット桁数に等しい。１つのアレイ行のセルは、それぞれ１つの内蔵比較器を有するそれぞれ１つのメモリセルから成る。それぞれの比較器は、連想記憶装置ＣＡＭに供給された探索語のビット桁と、記憶されている語との間のビット比較を行う、すなわち本実施例では、供給された識別子情報が、それぞれのアレイ行に記憶されている識別子情報とビットに比較される。この場合にそれぞれの比較器は、所属のビット桁に一致すなわちマッチングが存在するかどうかを指示する。しかし、１つのアレイ行の比較器は、すべてのビット桁において一致が存在する場合にのみ１つの共通のマッチング線ＴＲを介してマッチングが指示されるように互いに接続されている。
【００１６】
その上、アレイ行のそれぞれには、前述の優先順位ビットＶＶＣＩを記憶しており制御線ＶＶＣＩに接続されているそれぞれ１つの記憶素子が所属する。
【００１７】
ＣＡＭアレイＣＡＲには、個別に個々のアレイ行に対して共通のマッチング線ＴＲと、優先順位ビットを伝送する制御線ＶＶＣＩとがつながっている優先順位論理回路装置ＰＬが後置接続されている。１つのアレイ行のマッチング線と制御線とは、それぞれ１つの行に個別の論理結合回路装置ＶＫ１，．．，ＶＫｎにつながっている。これらの論理結合回路装置ＶＫ１，．．，ＶＫｎは、これらのマッチング線及び制御線とに接続されている第１のＡＮＤ素子を有しており、第１のＡＮＤ素子の出力側はＯＲ素子の入力側に接続つながっている。更に、すべての論理結合回路装置ＶＫ１，．．．，ＶＫｎの第１のＡＮＤ素子の出力側は、優先順位線Ｐを介して互いに接続されている。付加的に、論理結合回路装置のそれぞれは、３つの入力側を有する第２のＡＮＤ素子を有し、これらの入力側のうちの２つは、反転入力側として形成されている。これらの反転入力側のうちの第１の反転入力側は、優先順位線Ｐに接続され、第２の反転入力側は、優先順位ビットを伝送する所属の制御線ＶＶＣＩに接続されている。この第２のＡＮＤ素子の出力側は、前述のＯＲ素子の別の入力側に接続されている。
【００１８】
優先順位線Ｐを介して互いに接続されている論理結合回路装置ＶＫ１，．．．，ＶＫｎにより、優先順位ビットＶＶＣＩ＝１を有する記憶されている語すなわち本実施例ではＶＶＣＩ＝１を有する記憶されている識別子情報においてマッチングが存在する場合、ＯＲ素子の出力側からのみ、マッチングを指示するマッチング信号が出力される。その他の論理結合回路装置は、それぞれ所属のＯＲ素子の出力側から、前述のマッチング信号からずれている論理レベルが出力されるように優先順位線Ｐを介して制御される。このようにして前述の多重マッチングの指示は阻止される。これに対して、優先順位ビットＶＶＣＩ＝０を有するマッチングのみが存在する場合、当該の論理結合回路装置によりマッチング信号が指示される。
【００１９】
すべての論理結合回路装置ＶＫ１，．．．，ＶＫｎは、それぞれに所属のＯＲ素子を介してマッチング論理結合回路ＭＬに接続されている。マッチング論理結合回路ＭＬは、これらのＯＲ素子から出力される信号レベルを比較し、マッチング信号が存在する場合にはこのマッチング信号に相応する記憶アドレスを図１の書込み／読出し記憶装置ＲＡＭに送出する。前述のようにこの記憶アドレスは、連想記憶装置ＣＡＭに記憶され探索語すなわちこの実施例では識別子情報が発見された記憶アドレスに相応する。
【００２０】
図５及び図６には、バーチャルパスＶＰＣ＝ＡとＶＰＣ＝ＢとＶＰＣ＝Ｃとから成り回線接続装置ＡＵ１を介して導かれたバーチャルパス群ＶＰＧ＝ＧからバーチャルパスＶＰＣ＝Ｃが分離され、付加的にバーチャルパスＶＰＣ＝ＡからバーチャルチャネルＶＣＩ＝１及びＶＣＩ＝５が分離され、バーチャルパスＶＰＣ＝ＢからバーチャルチャネルＶＣＩ＝３が分離され、バーチャルパスＶＰＣ＝ＣからバーチャルチャネルＶＣＩ＝４が分離される１例が示されている。このために、図４に関連して説明したように連想記憶装置ＣＡＭの中に相応する識別子情報が入力される。図３の例とのただ１つの相違点は、分離されるバーチャルパスＶＰＣ＝Ｃと前述の分離されるバーチャルチャネルとのための識別子情報以外に、一緒にさらに伝送されるバーチャルパス群ＶＰＧ＝Ｇのための識別子情報が連想記憶装置ＣＡＭの中に記憶されていることにある。この場合、分離されるバーチャルパスＶＰＩのための識別子情報の中で所属のバーチャルチャネル識別子部ＶＣＩは、所属の優先順位ビットＶＶＣＩ＝０をセットすることによりマスキングされる。バーチャルパス群ＶＰＧ＝Ｇの識別子情報においては、所属のバーチャルチャネル識別子部ＶＣＩもバーチャルパス識別子の一部ＶＰＩもマスキングされる。この場合、バーチャルパス識別子のより高い桁のマスキングされていないビットによりバーチャルパス群ＶＰＧ＝Ｇは定められていることを前提としている。この場合、バーチャルパス群のマスキングは、図４に示されているＣＡＭアレイＣＡＲのアレイ行のそれぞれに割当てられている別の１つの優先順位ビットＶＶＰＧを用いて行われる。この優先順位ビットＶＶＰＧ例えば、希望したマスキングにおいてＶＶＰＧ＝１にセットされる。
【００２１】
図５及び図６で採用されている分離を規則通りに行うことができるように、図４に示されている優先順位回路装置ＰＬの論理結合回路装置ＶＫ１，．．．，ＶＫｎに、ＣＡＭアレイＣＡＲのそれぞれ対応するアレイ行から前述のマッチング線ＴＲ及び制御線ＶＶＣＩ以外に、優先順位ビットＶＶＰＧを伝送する制御線ＶＶＰＧもつながっている。論理結合回路装置はそれぞれ、優先順位ビットＶＶＣＩ＝１を優先順位ビットＶＶＰＧ＝１に比して高い優先順位のビットとして評価する。従って、優先順位ビットＶＶＣＩ＝１とのマッチングが存在する場合（個々のバーチャルチャネルを分離する場合）、それぞれの論理結合回路装置から１つのマッチング信号がマッチング論理結合回路装置ＭＬに送出され、同時に、その他の論理結合回路装置のマッチング信号の送出が阻止される。同様に、優先順位ビットＶＶＣＩ＝０及びＶＶＰＧ＝１とのマッチングが存在する場合、それぞれの論理結合回路装置からのみそれぞれ１つのマッチング信号が送出され、これに対して、その他の論理結合回路装置は、このようなマッチング信号の送出を阻止される。
【００２２】
論理結合回路装置ＶＫ１，．．．，ＶＫｎの図５及び図６に関連して説明した例のための可能な実施例が、図７に示されている。この図では論理結合回路装置は、それぞれ３つのＡＮＤ素子を有する。これらのＡＮＤ素子のうちの第１のＡＮＤ素子の非反転入力側は、マッチング線ＴＲ及び制御線ＶＶＣＩに接続され、出力側は、優先順位線ＰＲ１を介してその他の論理結合回路装置のＡＮＤ素子に接続されている。
【００２３】
それぞれの論理結合回路装置の第２のＡＮＤ素子の非反転入力側は、マッチング線に接続され、３つの反転入力側は制御線ＶＶＣＩと優先順位線ＰＲ１と制御線ＶＶＰＧに接続されている。このＡＮＤ素子の出力側は、その他の論理結合回路装置の第２のＡＮＤ素子と一緒に優先順位線ＰＲ２に接続されている。
【００２４】
それぞれの論理結合回路装置の残りの第３のＡＮＤ素子の非反転入力側は、マッチング線ＴＲ及びＶＶＰＧに接続されている。これに対して３つの反転入力側は、優先順位線ＰＲ１及び優先順位線ＰＲ２及び制御線ＶＶＣＩに接続されている。
【００２５】
それぞれの論理結合回路装置の３つのＡＮＤ素子の出力側は、それぞれ１つのＯＲ素子につながっている。
【００２６】
以上、２つの例に基づいて、いかにして、連想記憶装置ＣＡＭへの入力の優先順位を異なってつけることにより、これらの供給される探索情報（識別子情報）が異なる記憶アドレスに割当てることができるかを説明した。連想記憶装置への入力を相応して定め、優先順位論理結合回路装置ＰＬをそれに相応して定めることにより、個々の入力のための優先順位をさらに複雑に入り組んで定め、これにより、前述の例を越えて、連想記憶装置に供給される探索情報を異なる記憶アドレスに割当てることができる。
【００２７】
さらに、論理結合回路装置ＶＫ１，．．．，ＶＫｎの前述の論理結合機能は、図４及び図７に示されている論理結合素子とは異なる論理結合素子を用いても実現できることを指摘する。優先順位論理結合回路装置ＰＬは直接にマッチング論理結合回路装置ＭＬの中に集積できる。
【図面の簡単な説明】
【図１】本発明が利用されるスイッチ装置のブロック回路図である。
【図２】本発明の原理の第１の例の概念図である。
【図３】本発明の原理の第１の例の概念図である。
【図４】図１に略示されている回線接続装置の中に設けられている連想記憶装置の可能な構成を示すブロック回路図である。
【図５】本発明の原理の別の例の概念図である。
【図６】本発明の原理の図５と同一の例の概念図である。
【図７】図５及び図６に示されている例における連想記憶装置の可能な構成のブロック回路図である。
【符号の説明】
ＡＡＵ１〜ＡＡＵ３  回線接続装置
ＡＬ１〜Ａｎ  入力線
ＡＵ１〜ＡＵｎ  回線接続装置
ＣＡＭ  連想記憶装置
ＥＬ１〜ＥＬｎ  入力線
ＨＴＵ  ヘッダ処理装置
ＫＥ  スイッチ装置
ＰＬ  優先順位論理結合回路装置
ＰＲ１〜ＰＲ２  優先順位線
ＲＡＭ  書込み／読出し記憶装置
ＳＮ  スイッチ網
ＴＲ  マッチング線
ＶＣＣ１〜ＶＣＣ５  バーチャルチャネル
ＶＣＩ  バーチャルチャネル識別子
ＶＰＩ  バーチャルパス識別子
ＶＰＧ  バーチャルパス群
ＶＫ１〜ＶＫｎ  論理結合回路装置
ＶＶＣＩ  優先順位ビット
ＶＶＰＧ  優先順位ビット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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