(57)【特許請求の範囲】
【請求項１】
パラレル方式でホストからのデータをインタフェースする画像形成装置のホストインタフェース回路において、
ホストによるストローブ入力に応じ複数のラッチ回路を切り換えてホストからのデータをラッチするとともに該ラッチ回路にラッチしたデータをそのラッチ順に読み出していくようにしてあり、１つの前記ラッチ回路のデータ読み出しが終わる前に次のストローブ入力があれば、該次のストローブ入力に応じて他の前記ラッチ回路にラッチされるデータまで読み出してから、ホストへ応答信号を出力するようにしたことを特徴とするホストインタフェース回路。
【請求項２】
最初のストローブ入力から応答信号の終了までホストにビジー信号を出力する請求項１記載のホストインタフェース回路。
【請求項３】
パラレル方式でホストからのデータをインタフェースする画像形成装置のホストインタフェース回路において、
ホストからのストローブ入力に応じて複数の選択信号を順に発生する選択ロジック回路と、前記各選択信号のそれぞれに応じるインタラプト信号を発生するインタラプト制御回路と、前記各インタラプト信号に応じてＣＰＵインタラプト信号を発生するＣＰＵインタラプト制御回路と、ホストからストローブ入力とともに送られてくるデータを、前記選択信号に応じ切り換わって順にラッチする複数のラッチ回路と、該複数のラッチ回路のデータをマルチプレクサ選択信号に応じて選択し出力するマルチプレクサと、読出信号が発生される度に前記マルチプレクサ選択信号の論理状態を切り換える選択制御回路と、前記ＣＰＵインタラプト信号に応じ前記読出信号を発生して前記マルチプレクサから出力されるデータをバッファを介し受け、該受け取ったデータのために発生されている前記インタラプト信号をクリアするインタラプトクリア信号を発生するＣＰＵと、前記インタラプトクリア信号に応じて応答開始信号を発生する応答開始制御回路と、前記応答開始信号に応じてホストへ応答信号を出力し、一定時間後にその応答信号を抑止して応答終了信号を発生する応答制御回路と、前記ストローブ入力に応じビジー信号を出力して前記応答終了信号の発生まで維持するビジー制御回路と、を備え、
前記ＣＰＵインタラプト制御回路は、現在発生中の前記インタラプト信号がクリアされる前に他の前記インタラプト信号が発生すると、該他のインタラプト信号がクリアされるまで前記ＣＰＵインタラプト信号を継続させ、
前記ＣＰＵは、前記インタラプトクリア信号を発生しても前記ＣＰＵインタラプト信号が継続されるときには前記読出信号を再発生して前記マルチプレクサから出力されるデータをバッファを介し受け、該受け取ったデータのために発生されている前記インタラプト信号をクリアする前記インタラプトクリア信号を発生することを特徴とするホストインタフェース回路。
【請求項４】
応答制御回路は、ＣＰＵから提供される値を応答開始信号に応じロードして該ロード値により一定時間をカウントする請求項３記載のホストインタフェース回路。
【請求項５】
ストローブ入力をノイズフィルタに通して選択ロジック回路へ入力する請求項３又は請求項４記載のホストインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホスト（ｈｏｓｔ）との間でデータを送受信して処理する画像形成装置に関し、特に、そのパラレルデータインタフェース用のホストインタフェース回路に関する。
【０００２】
【従来の技術】
プリンタなどの画像形成装置は、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）  などホストに接続されて該ホストとデータの送受信を行う。したがって、ホストとのデータ送受信インタフェース用にホストインタフェース回路を備えている。図１は、そのホストインタフェース回路の従来例を示している。
【０００３】
このホストインタフェース回路は、ビジー制御回路１００と、インタラプト制御回路１０２と、ラッチ回路１０４と、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）  １０６と、応答（Ａｃｋｎｏｗｌｅｄｇｅ）  制御回路１０８とから構成される。ホストからのストローブ入力ＳＴＲＯＢＥ＿ＩＮにより、ビジー制御回路１００でビジー信号ＢＵＳＹ＿ＯＵＴを発生し、さらにインタラプト制御回路１０２からインタラプト信号ＩＮＴが発生される。このときにホストから受信されるデータはラッチ回路１０４にラッチされる。ＣＰＵ１０６は、インタラプトＩＮＴに応じて読出信号ＲＥＡＤをラッチ回路１０４へ印加することでラッチ回路１０４にラッチされたデータを読み出し、また、応答セット信号Ｓ＿ＡＣＫを出力して応答制御回路１０８をセットすることで応答信号ＡＣＫ＿ＯＵＴを発生させる。そして、一定時間の後にビジーリセット信号Ｒ＿ＢＵＳＹと応答リセット信号Ｒ＿ＡＣＫを発生することにより、ビジー制御回路１００と応答制御回路１０８をリセットしてビジー信号ＢＵＳＹ＿ＯＵＴと応答信号ＡＣＫ＿ＯＵＴを抑止（ｎｅｇａｔｅ）にする。
【０００４】
【発明が解決しようとする課題】
低速の画像形成装置において上記のようなホストインタフェース回路により高速のホストと接続する場合、ホストから１バイトのデータが伝送されて画像形成装置がビジー信号を発生する前に、次のデータがホストから伝送されてきてしまうことがあり得る。この場合、ラッチ回路１０４にある前のデータとの衝突が起こるかデータの消失が発生することになる。また、ＣＰＵの制御により応答信号を発生させているのでＣＰＵの負担が多いという改善点もある。
【０００５】
そこで本発明の目的は、データ衝突や消失を防ぐことのできる高速ホスト対応型でホストとのインタフェース速度を向上させられ、またＣＰＵの負荷が軽くてすむホストインタフェース回路を提供することにある。
【０００６】
【課題を解決するための手段】
この目的のために本発明は、パラレル方式でホストからのデータをインタフェースする画像形成装置のホストインタフェース回路において、ホストによるストローブ入力に応じ複数のラッチ回路を切り換えてホストからのデータをラッチすることを特徴とし、さらには、ラッチ回路にラッチしたデータをそのラッチ順に読み出していくことを特徴とする。この場合、１つのラッチ回路のデータ読み出しが終わる前に次のストローブ入力があれば、該次のストローブ入力に応じて他のラッチ回路にラッチされるデータまで読み出してから、ホストへ応答信号を出力するようにし、このときには、最初のストローブ入力から応答信号の終了までホストにビジー信号を出力するようにしておくことができる。
【０００７】
より具体的に本発明によれば、パラレル方式でホストからのデータをインタフェースする画像形成装置のホストインタフェース回路において、ホストからのストローブ入力に応じて複数の選択信号を順に発生する選択ロジック回路と、前記各選択信号のそれぞれに応じるインタラプト信号を発生するインタラプト制御回路と、前記各インタラプト信号に応じてＣＰＵインタラプト信号を発生するＣＰＵインタラプト制御回路と、ホストからストローブ入力とともに送られてくるデータを、前記選択信号に応じ切り換わって順にラッチする複数のラッチ回路と、該複数のラッチ回路のデータをマルチプレクサ選択信号に応じて選択し出力するマルチプレクサと、読出信号が発生される度に前記マルチプレクサ選択信号の論理状態を切り換える選択制御回路と、前記ＣＰＵインタラプト信号に応じ前記読出信号を発生して前記マルチプレクサから出力されるデータをバッファを介し受け、該受け取ったデータのために発生されているインタラプト信号をクリアするインタラプトクリア信号を発生するＣＰＵと、前記インタラプトクリア信号に応じて応答開始信号を発生する応答開始制御回路と、前記応答開始信号に応じてホストへ応答信号を出力し、一定時間後にその応答信号を抑止して応答終了信号を発生する応答制御回路と、前記ストローブ入力に応じビジー信号を出力して前記応答終了信号の発生まで維持するビジー制御回路と、を備えることを特徴とする。
【０００８】
ＣＰＵインタラプト制御回路は、現在発生中のインタラプト信号がクリアされる前に他のインタラプト信号が発生すると、該他のインタラプト信号がクリアされるまでＣＰＵインタラプト信号を継続させるようにすることができ、このときのＣＰＵは、インタラプトクリア信号を発生してもＣＰＵインタラプト信号が継続されるときには読出信号を再発生してマルチプレクサから出力されるデータをバッファを介し受け、該受け取ったデータのために発生されているインタラプト信号をクリアするインタラプトクリア信号を発生するようにしておくことができる。また、応答制御回路は、ＣＰＵから提供される値を応答開始信号に応じロードして該ロード値により一定時間をカウントするものとすることができ、ストローブ入力をノイズフィルタに通して選択ロジック回路へ入力するようにしておくとよい。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１０】
図２に、ホストインタフェース回路をブロック図で示してある。
【００１１】
図中、ストローブ入力ＳＴＲＯＢＥ＿ＩＮと入力データＩＮＰＵＴ＿ＤＡＴＡはホストから受信され、応答信号ＡＣＫ＿ＯＵＴとビジー信号ＢＵＳＹ＿ＯＵＴはホストへ送信される。また、選択ロジック回路２０２、ＣＰＵインタラプト制御回路２０８、ＣＰＵ２１０、応答制御回路２２４、第１ビジー制御回路２２６には、共通のシステムクロックＣＬＯＣＫが基準クロックとして使用される。
【００１２】
ノイズフィルタ２００は、ホストから受信されるストローブ入力ＳＴＲＯＢＥ＿ＩＮをフィルタリングしてストローブ信号ＳＴＲＯＢＥを出力する。そのストローブ信号ＳＴＲＯＢＥは選択ロジック回路２０２と第１ビジー制御回路２２６に印加される。選択ロジック回路２０２は、ストローブ入力ＳＴＲＯＢＥ＿ＩＮつまりストローブ信号ＳＴＲＯＢＥが入力されるごとに第１選択信号ＳＥＬ１と第２選択信号ＳＥＬ２を交互にアクティブさせる。第１選択信号ＳＥＬ１は第１ラッチ回路２１２と第１インタラプト制御回路２０４に印加され、第２選択信号ＳＥＬ２は第２ラッチ回路２１４と第２インタラプト制御回路２０６に印加される。
【００１３】
第１インタラプト制御回路２０４、第２インタラプト制御回路２０６は第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２にそれぞれ応じて第１インタラプト信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２を発生し、ＣＰＵ２１０から印加される第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ、第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲによりクリアされる。発生された第１インタラプト信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２は、ＣＰＵインタラプト制御回路２０８と応答開始制御回路２２２に印加される。ＣＰＵインタラプト制御回路２０８は、第１インタラプト信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２によりＣＰＵインタラプト信号ＩＮＴを発生してＣＰＵ２１０に印加する。
【００１４】
第１ラッチ回路２１２、第２ラッチ回路２１４は、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２にそれぞれ応じてストローブ入力ＳＴＲＯＢＥ＿ＩＮと共にホストから受信される入力データＩＮＰＵＴ＿ＤＡＴＡを交互にラッチする。マルチプレクサ２１６は、第１ラッチ回路２１２、第２ラッチ回路２１４にラッチされるデータをマルチプレクサ選択信号ＳＥＬ＿ＭＵＸによって交互に選択して出力する。マルチプレクサ選択信号ＳＥＬ＿ＭＵＸは、選択制御回路２２０から、ＣＰＵ２１０による読出信号ＲＥＡＤの入力ごとに互いに異なる論理状態で交互に発生される（１ビットの場合）。バッファ２１８は、マルチプレクサ２１６から出力されるデータを読出信号ＲＥＡＤに従い貯蔵する。
【００１５】
ＣＰＵ２１０は、ＣＰＵインタラプト信号ＩＮＴが印加されるときに読出信号ＲＥＡＤを発生し、バッファ２１８に貯蔵されたデータを読み出す。そして、第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲのいずれかを、実行中のインタラプトに対応して発生する。
【００１６】
応答開始制御回路２２２は、第１インタラプト制御回路２０４、第２インタラプト制御回路２０６が第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ、第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲによりクリアされるときに応答開始信号ＳＴＡＲＴ＿ＡＣＫを発生する。応答制御回路２２４は、応答開始信号ＳＴＡＲＴ＿ＡＣＫに応じてホストへ応答信号ＡＣＫ＿ＯＵＴを出力した後、一定時間が経過すると、応答信号ＡＣＫ＿ＯＵＴを抑止（ｎｅｇａｔｅ）にして応答終了信号ＡＣＫ＿ＥＮＤを発生する。
【００１７】
第１ビジー制御回路２２６は、ストローブ信号ＳＴＲＯＢＥに応じてハードウェアビジー信号ＨＷ＿ＢＵＳＹを発生し、応答終了信号ＡＣＫ＿ＥＮＤが発生するまで維持する。第２ビジー制御回路２２８は、ＣＰＵ２１０の制御によりソフトウェアビジー信号ＳＷ＿ＢＵＳＹを発生する。第３ビジー制御回路２３０は、ハードウェアビジー信号ＨＷ＿ＢＵＳＹ又はソフトウェアビジー信号ＳＷ＿ＢＵＳＹのどちらかがビジー状態を示すときにホストへビジー信号ＢＵＳＹ＿ＯＵＴを出力する。
【００１８】
図３にＣＰＵ２１０で行う制御のフローチャート、図４及び図５に各信号のタイミングチャートを示し説明する。図４は、ホストから１バイトのデータが伝送されて第３ビジー制御回路２３０からビジー信号ＢＵＳＹ＿ＯＵＴが発生された後に次のデータが伝送される通常の場合のタイミングを示し、図５は、ホストから１バイトのデータが伝送されて第３ビジー制御回路２３０からビジー信号ＢＵＳＹ＿ＯＵＴが発生される前に次のデータが伝送される場合のタイミングを示す。
【００１９】
ホストからストローブ入力ＳＴＲＯＢＥ＿ＩＮが受信されると、まずノイズフィルタ２００が、ノイズによるインタフェースエラーを防止するために一定パルス幅以上の入力信号のみストローブ信号ＳＴＲＯＢＥとして出力する。ストローブ信号ＳＴＲＯＢＥが出力されると第１ビジー制御回路２２６は、図４及び図５に示すように、ＣＰＵ２１０のクロックＣＬＯＣＫに同期させてハードウェアビジー信号ＨＷ＿ＢＵＳＹを出力し、応答制御回路２２４の応答終了信号ＡＣＫ＿ＥＮＤが発生するときまでそのハードウェアビジー信号ＨＷ＿ＢＵＳＹを保持する。これにより第３ビジー制御回路２３０からビジー信号ＢＵＳＹ＿ＯＵＴが出力される。
【００２０】
また、ストローブ信号ＳＴＲＯＢＥが出力されると選択ロジック回路２０２は、ホストから受信される入力データＩＮＰＵＴ＿ＤＡＴＡを第１ラッチ回路２１２又は第２ラッチ回路２１４のいずれかに貯蔵してＣＰＵインタラプト信号ＩＮＴを発生するために、第１選択信号ＳＥＬ１又は第２選択信号ＳＥＬ２を発生する。この選択ロジック回路２０２は、ストローブ信号ＳＴＲＯＢＥの入力ごとに第１選択信号ＳＥＬ１と第２選択信号ＳＥＬ２を交互にアクティブさせる。すなわち、図４及び図５のように、最初のストローブ信号ＳＴＲＯＢＥの入力で第１選択信号ＳＥＬ１がアクティブされ、次のストローブ信号ＳＴＲＯＢＥの入力で第２選択信号ＳＥＬ２がアクティブされる。そして、次の次のストローブ信号ＳＴＲＯＢＥの入力で第１選択信号ＳＥＬ１がアクティブされる。これに応じて、ホストから伝送される入力データＩＮＰＵＴ＿ＤＡＴＡは第１ラッチ回路２１２と第２ラッチ回路２１４に交互にラッチされる。
【００２１】
第１、第２インタラプト制御回路２０４，２０６は、図４及び図５に示すように、第１選択信号ＳＥＬ１、第２選択信号ＳＥＬ２に応じて第１インタラプト信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２を交互に発生することになる。この第１インタラプト制御回路２０４と第２インタラプト制御回路２０６は、ＣＰＵ２１０から第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲあるいは第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲが発生さるときまで第１インタラプト信号ＩＮＴ１、第２インタラプト信号ＩＮＴ２を保持する。そして、ＣＰＵインタラプト制御回路２０８は、第１インタラプト信号ＩＮＴ１又は第２インタラプト信号ＩＮＴ２に従ってＣＰＵインタラプト信号ＩＮＴを発生することにより、ＣＰＵ２１０にインタラプトを要請する。このときに、図５の場合であればＣＰＵインタラプト制御回路２０８は、先に発生した第１インタラプト信号ＩＮＴ１又は第２インタラプト信号ＩＮＴ２がＣＰＵ２１０によってクリアされる前に次のインタラプトが発生すると、その次のインタラプトがクリアされるときまでＣＰＵインタラプト信号ＩＮＴの出力を保持し、ＣＰＵ２１０が継続して次のインタラプトを行うようにする。
【００２２】
ＣＰＵインタラプト信号ＩＮＴによってＣＰＵ２１０は、図３の３００段階で、図４及び図５のように読出信号ＲＥＡＤを発生してバッファ２１８に入れられたデータを読み出し、また第２ビジー制御回路２２８にソフトウェアビジー信号ＳＷ＿ＢＵＳＹを出力させる。このとき選択制御回路２２０は、読出信号ＲＥＡＤの発生ごとに交互にマルチプレクサ選択信号ＳＥＬ＿ＭＵＸの論理状態を切り換えて発生し、これによってマルチプレクサ２１６は、第１ラッチ回路２１２と第２ラッチ回路２１４にラッチされるデータを交互に選択してラッチ順に出力する。
【００２３】
次にＣＰＵ２１０は３０２段階で、図４及び図５のように、現在のインタラプトに対応して第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲを発生することにより、現在のインタラプトをクリアする。すなわちＣＰＵ２１０は、現在のＣＰＵインタラプト信号ＩＮＴが第１インタラプト信号ＩＮＴ１によって発生したものならば第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲを発生し、現在のＣＰＵインタラプト信号ＩＮＴが第２インタラプト信号ＩＮＴ２によって発生したものならば第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲを発生する。
【００２４】
続いてＣＰＵ２１０は、３０４段階でＣＰＵインタラプト制御回路２０８によるインタラプトの状態を検査し、３０６段階の判断で、ＣＰＵインタラプト信号ＩＮＴが抑止されていれば３０８段階でソフトウェアビジーＳＷ＿ＢＵＳＹを抑止させ、ＣＰＵインタラプト信号ＩＮＴがインタラプトを示したまま継続していれば３００段階から繰り返す。すなわち、図４の場合であれば、第１インタラプト信号ＩＮＴ１又は第２インタラプト信号ＩＮＴ２のいずれかのクリアでＣＰＵインタラプト信号ＩＮＴもクリアされるので、ソフトウェアビジー信号ＳＷ＿ＢＵＳＹが抑止される。一方、図５の場合であれば、第１インタラプト信号ＩＮＴ１又は第２インタラプト信号ＩＮＴ２のいずれかがクリアされてもＣＰＵインタラプト信号ＩＮＴはクリアされないので、再度、読出信号ＲＥＡＤを発生してマルチプレクサ２１６を切り換えるとともにバッファ２１８のデータを読み出し、ソフトウェアビジー信号ＳＷ＿ＢＵＳＹは継続させる。
【００２５】
応答開始制御回路２２２は、第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲにトリガされて応答制御回路２２４を動作せるための応答開始信号ＳＴＡＲＴ＿ＡＣＫを発生する（図４の場合）。ただし、第１インタラプト信号ＩＮＴ１又は第２インタラプト信号ＩＮＴ２が出されているうちは、第１インタラプトクリア信号ＩＮＴ１＿ＣＬＥＡＲ又は第２インタラプトクリア信号ＩＮＴ２＿ＣＬＥＡＲによるトリガは控えられる（図５の場合）。
【００２６】
応答制御回路２２４は、ＣＰＵ２１０によって予め書き込まれた値を応答開始信号ＳＴＡＲＴ＿ＡＣＫに応じロードしてカウンティングを開始し、ロード値に従うカウンティングを済ませるまで図４及び図５に示すように応答信号ＡＣＫ＿ＯＵＴを保持する。次いで応答制御回路２２４は、カウンティングを終了すると応答信号ＡＣＫ＿ＯＵＴを抑止にするとともに応答終了信号ＡＣＫ＿ＥＮＤを発生する。すなわち、第１ビジー制御回路２２６の出力であるハードウェアビジー信号ＨＷ＿ＢＵＳＹは、ストローブ信号ＳＴＲＯＢＥによってアクティブされてその状態を維持し、応答終了信号ＡＣＫ＿ＥＮＤが発生すると抑止にされる。
【００２７】
【発明の効果】
本発明によれば、たとえば上記実施形態のように２つのラッチ回路を交互に使用して連続２バイトのデータ受信を行えるので、低速の画像形成装置を高速のホストに接続して使用する場合でも、受信データの衝突や消失を防止することができる。すなわち、ホストから１バイトのデータが送られてきて画像形成装置からビジー信号が出される前に次のデータが送られたとしても、当該次のデータを失わずに受けることができる。したがって、ホストとのインタフェース速度が高められ、高速のホストと低速の画像形成装置を接続した場合でもデータ損失を防ぐことができる。
【００２８】
また、応答開始制御回路と応答制御回路によってハードウェア的に応答信号をホストへ送るようにできるので、ＣＰＵの負荷を軽くし、ＣＰＵをより効率的に使用することが可能となる。
【図面の簡単な説明】
【図１】従来のホストインタフェース回路のブロック図。
【図２】本発明によるホストインタフェース回路のブロック図。
【図３】図２のＣＰＵで実行する処理のフローチャート。
【図４】図２の回路における各信号のタイミングチャート（通常の場合）。
【図５】図２の回路における各信号のタイミングチャート（ホストが高速の場合）。
【符号の説明】
２００  ノイズフィルタ
２０２  選択ロジック回路
２０４，２０６  インタラプト制御回路
２０８  ＣＰＵインタラプト制御回路
２１０  ＣＰＵ
２１２，２１４  ラッチ回路
２１６  マルチプレクサ
２１８  バッファ
２２０  選択制御回路
２２２  応答開始制御回路
２２４  応答制御回路
２２６，２２８，２３０  ビジー制御回路
【図１】
0003571195.tif 000002
【図２】
0003571195.tif 000003
【図３】
0003571195.tif 000004
【図４】
0003571195.tif 000005
【図５】
0003571195.tif 000006