(57)【特許請求の範囲】
【請求項１】
複数のドレインセルと、当該ドレインセルの周りに配置されたゲート電極と、隣接する前記ドレインセルの間に前記ゲート電極を介して配置された複数の単位セルとを同一の半導体基体上に有するパワー素子部と、
前記半導体基体とは異なる基板上に配置され、前記ドレインセルに印加された過電圧を検知して、オフ状態の前記パワー素子部をオン状態にする過電圧保護回路とを有し、
前記複数の単位セルのなかの少なくとも１個の単位セルは、ドレイン定格電圧以下の電圧で降伏するツェナーダイオードを構成するツェナーセルであり、
残りの単位セルは、前記ツェナーセルに接続されたソースセルである
ことを特徴とする半導体装置。
【請求項２】
前記ツェナーセルは、前記過電圧が印加されるボンディングパッドの近傍に密に配置され、前記ボンディングパッドから離れた部分に疎に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ツェナーセルは、総ての前記単位セルが前記ソースセルであった場合に前記過電圧が印加されてから前記パワー素子部がオン状態になるまでの間に当該パワー素子部が破壊にいたる温度の熱が拡散する範囲内に密に配置され、当該範囲外に疎に配置されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパワー素子またはＬＳＩその他の集積回路をモノリシックに形成した半導体装置に係り、外部からの過渡的な異常電圧（過電圧）からパワー素子を保護する半導体装置に関する。
【０００２】
【従来の技術】
従来、パワー素子などを過電圧から保護する方法の一例として、パワーデバイス・パワーＩＣ  ハンドブック（電気学会  高性能高機能パワーデバイス・パワーＩＣ  調査専門委員会  編：コロナ社）の２１６ページの図８．１０７に記載されている方法がある。同図を本明細書中では図１４に引用している。図１４において、ＭＯＳＦＥＴ２００のゲート２０５とドレイン２０３間に、ＭＯＳＦＥＴ２００のドレイン定格電圧以下の電圧で降伏するツェナーダイオードＤ１が接続されている。ドレイン２０３に対して定格電圧を越える過電圧が印加されると、ツェナーダイオードＤ１がアバランシェ降伏し、降伏電流がドレインからゲート抵抗Ｒｇを介してゲート２０５へ流れる。この結果、ＭＯＳＦＥＴ２００のゲート電圧がしきい値電圧以上に上昇し、ＭＯＳＦＥＴ２００がオンし、ＭＯＳＦＥＴ２００を過電圧による破壊から保護する。
【０００３】
【発明が解決しようとする課題】
しかしながら従来の半導体装置においては、ゲートとドレインの間に接続されるツェナーダイオードは、パワー素子が構成される半導体チップとはワイヤーを介して接続される構成になっていた。これは、ツェナーダイオードとパワー素子とを同一の半導体チップ上に形成すると製造プロセスが増加してしまい、また、単体のツェナーダイオードが安価に存在するため、ツェナーダイオードのチップとパワー素子のチップを別チップで構成し、ワイヤーで接続することが一般的に行われていた。
【０００４】
従って、パワー素子のターンオフ時にサージによる過電圧が生じた場合に、ワイヤーを経由してツェナーダイオードへ電流（電圧）が印加されるので、ツェナーダイオードがオンするまでに時間がかかる。この時間内に、パワー素子自らが耐えられないと、破壊してしまうという課題があった。
【０００５】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、過電圧が印加されてから異なる基板上に形成された過電圧保護回路が動作するまでの間、パワー素子を過電圧から有効に保護する半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明は、複数のドレインセルと、ドレインセルの周りに配置されたゲート電極と、隣接するドレインセルの間にゲート電極を介して配置された複数の単位セル（置換可能セル）とを同一の半導体基体（半導体支持基板）上に有するパワー素子部と、半導体基体とは異なる基板上に配置され、ドレインセルに印加された過電圧を検知して、オフ状態のパワー素子部をオン状態にする過電圧保護回路とを有し、複数の単位セルのなかの少なくとも１個の単位セルは、ドレイン定格電圧以下の電圧で降伏するツェナーダイオードを構成するツェナーセルであり、残りの単位セルは、前記ツェナーセルに接続されたソースセルであるようにした。
【０００７】
請求項１の発明によれば、パワー素子部がオフ状態、つまりドレインセルとソースセル間の抵抗値が高い状態でドレインセルに過電圧が印加されてから、過電圧保護回路が動作して過電圧によるエネルギーをソースセルに開放するまでの間、ソースセルと同一の半導体基体の上に形成されたツェナーダイオードは、過電圧に対してアバランシェ降伏し、過電圧によるエネルギーをソースセルに開放する。また、少なくとも１個の単位セルがツェナーセルであるため、過電圧が印加されてから過電圧保護回路が動作するまでの間、ツェナーセルによって過電圧によるエネルギーをソースセルへ逃がすことによって、パワー素子部を保護することができる。
【０００８】
請求項２記載の発明は、請求項１記載の発明において、ツェナーセルは、過電圧が印加されるボンディングパッドの近傍に密に配置され、ボンディングパッドから離れた部分に疎に配置されているようにした。
【０００９】
請求項２記載の発明によれば、過電圧保護回路が動作するまでの間に、局所的に過電圧が印加される可能性の高いボンディングパッド近傍の温度上昇を防ぐことができ、パワー素子部を有効に保護することができる。
【００１０】
請求項３記載の発明は、請求項１記載の発明において、ツェナーセルは、総ての単位セルがソースセルであった場合に過電圧が印加されてからパワー素子部がオン状態になるまでの間にパワー素子部が破壊にいたる温度の熱が拡散する範囲内に密に配置され、この範囲外に疎に配置されているようにした。
【００１１】
【発明の効果】
以上説明したように本発明によれば、過電圧が印加されてから異なる基板上に形成された過電圧保護回路が動作するまでの間、パワー素子を過電圧から有効に保護する半導体装置を提供することができる。
【００１２】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において、同一あるいは類似な部分には同一あるいは類似な符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の回路構成図である。図１に示すように、第１の実施の形態に係る半導体装置は、負荷４を駆動するパワー素子部１と、パワー素子部１を駆動するための制御回路部２とが、同一の半導体支持基板３上にモノリシックに形成された半導体チップを有する。パワー素子部１は、ラテラル型のＤＭＯＳＦＥＴ（Double Diffused MOSFET）８と、ＤＭＯＳＦＥＴ８のソースとドレインの間に接続されたツェナーダイオード６とを有する。以後、ラテラル型のＤＭＯＳＦＥＴ８を「ＬＤＭＯＳ」と呼ぶ。ＬＤＭＯＳ８は、内部に寄生ダイオード７を有している。ツェナーダイオード６及び寄生ダイオード７の順方向は、ともにソースからドレインへ向けられている。ツェナーダイオード８のアバランシェ降伏電圧は、ＬＤＭＯＳ８のドレイン定格電圧以下である。ＬＤＭＯＳ８のソースは負荷４に接続されている。制御回路部２は、その出力がＬＤＭＯＳ８のゲートに接続され、ＬＤＭＯＳ８のスイッチング機能を制御する。
【００１４】
第１の実施の形態に係る半導体装置は、ＬＤＭＯＳ８のドレインとゲートの間に接続された過電圧保護回路５をさらに有する。過電圧保護回路５は直列に接続されたツェナーダイオード９とダイオード１０とから構成されている。ツェナーダイオード９の順方向はゲートからドレインへ向けられ、ダイオード１０の順方向はドレインからゲートへ向けられている。なお、過電圧保護回路５の構成は、双方向のツェナーダイオードであっても構わない。
【００１５】
図２は、図１に示した半導体チップ（パワーＩＣチップ）のチップレイアウトを示す平面図である。図２に示すように、１つの半導体支持基板３の上に中央の境界線を隔てて、右側にパワー素子部１と左側に制御回路部２とが配置されている。パワー素子部１には、ＬＤＭＯＳ８のドレイン、ソース、ゲートにそれぞれ接続されたボンディングパッド（１１、１２、１３）が配置されている。ボンディングパッド（１１、１２、１３）には、ボンディングワイヤ（１４、１５、１６）がそれぞれ接着されている。ドレインのボンディングパッド１１に接着されたボンディングワイヤ１４は過電圧保護回路５に接続され、ソースのボンディングパッド１２に接着されたボンディングワイヤ１５は負荷１４に接続され、ゲートのボンディングパッド１３に接着されたボンディングワイヤ１６は制御回路部２及び過電圧保護回路５に接続されている。
【００１６】
図３は、図２のチップ中央の境界線にまたがるＡ−Ａ’切断面に沿った半導体チップの構成を示す断面図である。図３に示すように、半導体チップは、１つの半導体支持基板３と、半導体支持基板３の上に形成された埋め込み酸化膜２０と、埋め込み酸化膜２０の上に形成された活性層基板２１とを有する。活性層基板２１は、埋め込み酸化膜２０により半導体支持基板３から絶縁され、パワー素子部１及び制御回路部２は、活性層基板２１内に形成されている。つまり、パワー素子部１及び制御回路部２は、いわゆるＳＯＩ（Silicon on Insulator）基板の上に形成されている。活性層基板２１と埋め込み酸化膜２０の界面には、ｎ型不純物が高濃度に添加されたｎ＋埋め込み層２２が形成されている。
【００１７】
図３のパワー素子部１においては、ＬＤＭＯＳ８の断面構成が示されている。活性層基板２１の導電型をｎ型としたドリフト領域２３の上部にｐ型のチャネルウェル領域２４が複数形成され、ｐチャネルウェル領域２４の上部にｎ＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ＋ソース領域２５が形成されていない部分には、ｐチャネルウェル領域２４の電圧を固定するためのウェルコンタクト領域２６が形成されている。ｎ＋ソース領域２５に接するｐチャネルウェル領域２４の表面部分にチャネルが形成されるように、複数のゲート電極２８がｐチャネルウェル領域２４の上にゲート酸化膜２７を挟んで形成されている。ｐチャネルウェル領域２４が形成されていないドリフト領域２３には、ドリフト領域２３の表面からｎ＋埋め込み層２２に達するｎ＋型のドレインシンカー領域２９が形成されている。ｎ＋ドレインシンカー領域２９の上部には、ドレインコンタクト領域３０が形成されている。隣り合うｎ＋ドレインシンカー領域２９の間には、４個のｐチャネルウェル領域２４が形成されている。
【００１８】
図３の制御回路部２においては、制御回路部２を構成する代表的なデバイスの断面構成を示す。制御回路部２は、主に、ｎ型ＭＯＳＦＥＴ３５と、ｐ型ＭＯＳＦＥＴ３６と、ｎｐｎバイポーラトランジスタ３７と、ｐｎｐバイポーラトランジスタ３８とから構成されている。ｎ型ＭＯＳＦＥＴ３５は、活性層基板２１の上部に形成されたｐ型のウェル３９と、ｐウェル３９の上部に形成されたドレイン領域及びソース領域からなるｎ＋拡散領域４０と、ｐウェル３９の上部に形成され、ｐウェル３９の電位を固定するｐ＋型のウェルコンタクト４１と、ドレイン領域とソース領域の間のｐウェル３９の表面にチャネルを形成するためにゲート絶縁膜４６を介して形成されたゲート電極４５とを有する。
【００１９】
ｐ型ＭＯＳＦＥＴ３６は、活性層基板２１の上部に形成されたｎ型のウェル４２と、ｎウェル４２の上部に形成されたドレイン領域及びソース領域からなるｐ＋拡散領域４３と、ｎウェル４２の上部に形成され、ｎウェル４２の電位を固定するｎ＋型のウェルコンタクト４４と、ドレイン領域とソース領域の間のｎウェル４２の表面にチャネルを形成するためにゲート絶縁膜４６を介して形成されたゲート電極４５とを有する。
【００２０】
ｎｐｎバイポーラトランジスタ３７は、活性層基板２１の上部に形成されたｎ型のコレクタ領域（ｎ型ドリフト領域２３と同じでも構わない）と、コレクタ領域の上部に形成されたｐ型のベース領域４７と、ｐベース領域４７の上部に形成されたｎ＋エミッタ領域４８及びｐ＋ベースコンタクト領域４９と、コレクタ領域の上部でｐベース領域４７が形成されていない領域に形成されたｎ＋コレクタコンタクト領域５０とを有する、いわゆる縦型のｎｐｎバイポーラトランジスタである。
【００２１】
ｐｎｐバイポーラトランジスタ３８は、ｎ型のベース領域（ｎ型ドリフト領域２３と同じでも構わない）５１と、ｎベース領域５１の上部に離間して形成されたｐ＋型のエミッタ領域５２及びｐ型のコレクタ領域５３と、ｎベース領域５１の上部でｐ＋エミッタ領域５２及びｐコレクタ領域５３が形成されていない領域に形成されたｎ＋型のベースコンタクト領域５４とを有する、いわゆるラテラル型のｐｎｐバイポーラトランジスタである。
【００２２】
図４は、図２のＢ−Ｂ’切断面に沿ったパワー素子部１の構成を示す断面図である。図４においては、ＬＤＭＯＳ８及びツェナーダイオード６の断面構成を示す。図４に示すように、パワー素子部１においても半導体チップは、１つの半導体支持基板３と埋め込み酸化膜２０と活性層基板２１とを有し、ＬＤＭＯＳ８及びツェナーダイオード６は、活性層基板２１に形成されている。活性層基板２１と埋め込み酸化膜２０の界面には、ｎ型不純物が高濃度に添加されたｎ＋埋め込み層２２が形成されている。活性層基板２１は、ドレインセル６０と、ソースセル６１と、ドレインセル６０とソースセル６１間に配置されたゲート電極２８と、ツェナーセル６２とに分類されている。ＬＤＭＯＳ８は、ドレインセル６０と、ソースセル６１と、ゲート電極２８とからなり、ツェナーダイオード６は、ドレインセル６０と、ツェナーセル６２とからなる。図４において、両端に１個づつと中央に１個の計３個のドレインセル６０と、右端と中央のドレインセル６０の間に４個のソースセル６１とが配置されている。また、左端と中央のドレインセル６０の間に２個のソースセル６１と、２個のソースセルの間に１個のツェナーセル６２とが配置されている。さらに、ドレインセル６０、ソースセル６１、ツェナーセル６２の間にはそれぞれゲート電極２８が配置され、１個のドレインセル６０及び１個のツェナーセル６２は、実質的に２個のソースセル６１と１個のゲート電極２８が占める幅にそれぞれ形成されている。
【００２３】
ドレインセル６０には、図３にも示したように、ドリフト領域２３の表面からｎ＋埋め込み層２２に達するｎ＋ドレインシンカー領域２９が形成されている。ｎ＋ドレインシンカー領域２９の上部には、ドレインコンタクト領域３０が形成されている。同様に、ソースセル６１には、ｎ型のドリフト領域２３の上部にｐ型のチャネルウェル領域２４が形成され、ｐチャネルウェル領域２４の上部にｎ＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ＋ソース領域２５が形成されていない部分には、ウェルコンタクト領域２６が形成されている。そして、ｎ＋ソース領域２５に接するｐチャネルウェル領域２４の表面部分にチャネルが形成されるように、ゲート電極２８がｐチャネルウェル領域２４の上にゲート酸化膜２７を挟んで形成されている。チャネル形成によりｎ＋ソース領域２５とドリフト領域２３が導通され、ドリフト領域２３内のキャリアはｎ＋埋め込み層２２、ｎ＋ドレインシンカー領域２９を介してドレインコンタクト領域３０に集められる。
【００２４】
ツェナーセル６２には、ｎ型のドリフト領域２３の上部にｐ型のチャネルウェル領域２４が形成され、ｐチャネルウェル領域２４の上部にｎ＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ＋ソース領域２５が形成されていない部分には、ドリフト領域２３の表面からｎ＋埋め込み層２２に達するｐ＋型のシンカー領域６３が形成されている。ｐ＋シンカー領域６３とｎ＋埋め込み層２２の間のｐｎ接合が、パワー素子部１内のツェナーダイオード６を形成している。また、図４には示さないが、ｐ＋シンカー領域６３とｎ＋型のソース領域２５の間は、活性層基板２１の上に形成される配線により接続されている。このように、１つの半導体支持基板３の上にＬＤＭＯＳ８とツェナーダイオード６が形成されている。
【００２５】
図５は、図２の線分Ｂ−Ｂ’の領域におけるパワー素子部１の構成を示す拡大図である。また、図５は、線分Ｂ−Ｂ’を１対角線とする方形状の領域の平面図である。図４に示したパワー素子部１の断面構成は、図５に示した平面構成に対応している。図５に示すように、方形状の領域の４角部、４辺の中央部、線分Ｂ−Ｂ’の中央部に、計９個のドレインセル６０がマトリックス状に配置されている。隣接する２個のドレインセル６０の間には４個のソースセルがマトリックス状に配置されている。左下角部、線分Ｂ−Ｂ’の中央部、左辺及び下辺の中央部にそれぞれ配置された隣接する４個のドレインセルの中央部分には、ソースセル６１の代わりにツェナーセル６２が配置されている。１個のドレインセル６０及び１個のツェナーセル６２は、４個分のソースセル６１の面積を有している。ゲート電極は、ドレインセル６０、ソースセル６１、ツェナーセル６２の間に、格子状に配置されている。
【００２６】
ここで、図５に示すように、隣接する４個のドレインセル６０の中央部分に配置されるはずの４個のソースセル６１の代わりに、１個のツェナーセル６２が置き換えられている。隣接する４個のドレインセル６０の中央部分に位置する４個のソースセル（置換可能セル）６４は、図５の中に合計４個存在する。つまり、この４個の置換可能セル６４の内、１個の置換可能セル６４にツェナーセル６２が形成され、他の３個の置換可能セル６４にソースセル６１が形成されている。また、置換可能セル６４は、ドレインセル６０と同様にマトリックス状に配置されている。
【００２７】
図６は、パワー素子部１における置換可能セル６４の配置を示す模式図である。図６において、黒丸及び白丸は共に置換可能セル６４を示す。また、黒丸はソースセル６１の代わりに置き換えられたツェナーセル６２を示し、白丸は４個のソースセル６１を示す。点線で囲んだ領域は、１個の置換可能セル６４にツェナーセル６２が形成され、他の３個の置換可能セル６４にソースセル６１が形成された領域、つまり図５に示した方形状の領域を示している。図６に示すように、パワー素子部１における置換可能セル６４は、点線で囲んだ隣接する４個の置換可能セル６４が縦横方向に繰り返し形成されている。つまり、パワー素子部１には、図５に示した単位構成がマトリックス状に配置されている。したがって、ソースセル６１が形成されるはずの置換可能セル６４は、ツェナーセル６２によってまばらに置き換えられている。このまばらの程度は、４個の置換可能セル６４の内で１個のツェナーセル６２、つまり１／４である。
【００２８】
第１の実施の形態に係る半導体装置の動作について説明する。図１において、ＬＤＭＯＳ８がオフ状態、つまりドレイン−ソース間の抵抗値が高い状態にドレインに過渡的に正の過電圧が印加された場合、過電圧保護回路５内のツェナーダイオード９は降伏して、過電圧によるサージ電流がゲートに接続された制御回路部２に流入する。制御回路部２内のゲート抵抗をサージ電流が流れることで、ＬＤＭＯＳ８のゲート電圧が上昇し、ＬＤＭＯＳ８がオフ状態からオン状態、つまり、ドレイン−ソース間の抵抗値が高い状態から低い状態へスイッチングされ、過電圧によるエネルギーがソースに開放される。しかし、過電圧保護回路５は、半導体支持基板３とは異なる基板上に形成され、ボンディングワイヤ（１４、１５）を介してドレイン、ゲートに接続されている。したがって、ボンディングワイヤ（１４、１５）の内部抵抗や実装上の寄生容量の影響により、過電圧が印加されてからＬＤＭＯＳ８がオン状態にスイッチングされるまでの間、例えば１μｓ程度の間は、過電圧保護回路５は動作せず、過電圧によるエネルギーは開放されない。この１μｓ程度の時間において、ＬＤＭＯＳ８と同一の半導体支持基板３の上に形成されたツェナーダイオード６は、過電圧を検知してアバランシェ降伏し、過電圧によるエネルギーをソースに開放する。
【００２９】
以上説明したように、本発明の第１の実施の形態によれば、半導体支持基板３とは異なる基板上に形成された過電圧保護回路５を具備すると共に、ＬＤＭＯＳ８と、ＬＤＭＯＳ８のドレイン−ソース間に接続されたツェナーダイオード６とを同一の半導体支持基板３上に配置したことにより、過電圧保護回路５が動作するまでの間（約１μｓ）、パワー素子部１自体のアバランシェ耐量が向上して、ＬＤＭＯＳ８が破壊にいたることがなくなる。また、ツェナーダイオード６を形成するツェナーセル６２が、ソースセル６１が配置されるはずの置換可能セル６４の一部だけにまばらに置き換えられているため、ＬＤＭＯＳ８の実効面積の増大を抑えながら、パワー素子部１自体のアバランシェ耐量を向上することができる。つまり、ＬＤＭＯＳ８の高い電流駆動能力と高いアバランシェ耐量を両立することができる。
【００３０】
ここで、ツェナーセル６２を付与しない従来のＬＤＭＯＳ８のパワー素子セルのセル数が１００個だったとすると、本発明では１００個のパワー素子セルと、１０個のツェナーセル６２を足した１１０個のセルが必要となるので面積は増えるが総てに対してツェナーセル６２を付与するわけではないので、チップ面積の増大を少なく抑えることができる（単位面積当りのオン抵抗を従来と変えないのであれば、パワー素子のセル数は変えなければ良い）。
【００３１】
なお、図５に示したパワー素子部１を形成する各セル（６０、６１、６２）の配置、形状、大きさは、本発明の実施の形態の一つを示したに過ぎず、本発明の構成を限定するものではない。例えば、隣接する２個のドレインセル６０の間に配置されるソースセル６１は４個である場合に限らず、それ以上あるいはそれ以下であっても構わない。また、各セル（６０、６１、６２）の形状は方形状である場合に限らず、円形などの他の形状であっても構わない。さらに、ドレインセル６０、ツェナーセル６２の面積は４個分のソースセル６１である場合に限らず、それそれ以上あるいはそれ以下であっても構わない。
【００３２】
特に、ツェナーセル６２を４個の隣接するドレインセル６０の中央部分に配置したが、それ以外の部分に配置しても構わない。また、ツェナーセル６２を４個の置換可能セル６４の内の１個に配置したが、ツェナーセル６２のまばらの程度は、これ以上あるいはこれ以下であっても構わない。図７は、図６に対してツェナーセル６２のまばらの程度が異なる（小さい）場合の置換可能セル６４の配置を示す模式図である。図７において、黒丸で示されたツェナーセル６２は、縦４個、横４個、計１６個の置換可能セル６４の内、１個である。つまり、まばらの程度は１／１６であり、図６のツェナーセル６２は、図７のそれに対して、同じくまばらに分布しているが、より密に配置されている。なお、図７の点線で囲んだ部分が、図５の平面構成に対応している。
【００３３】
また、第１の実施の形態においては、ＳＯＩ基板の上にパワー素子としてＬＤＭＯＳ８を形成した場合について説明したがこれに限定されることはない。例えば、基板は通常のバルクウェハあるいはエピウェハでも構わない。形成されるパワー素子としてはトレンチゲート電極を用いたＵＭＯＳＦＥＴ、あるいは複数のバイポーラ型素子を並列接続したものであっても構わない。
【００３４】
また、ドレインセル６０、ソースセル６１、及びツェナーセル６２は、それぞれ方形状の形状を有し、マトリックス状に配置されている場合に限らず、直線状の形状を有し、ストライプ状に配置されていても構わない。図８は、セルが直線状の形状を有し、ストライプ状に配置されている場合を示すパワー素子部１の平面拡大図である。図８に示すように、パワー素子部１を形成するドレインセル７０、ソースセル７３、ツェナーセル７２、及びゲート電極２８は、それぞれ直線状の形状を有し、ストライプ状に配置されている。各セルの配置順番は、ドレインセル７０−ツェナーセル７２−ドレインセル７０−ソースセル７３−ソースセル７３−ソースセル７３−ドレインセル７０である。セルとセルの間にはゲート電極２８がそれぞれ配置されている。
【００３５】
図９は、図８のＣ−Ｃ’切断面に沿ったパワー素子部１の構成を示す断面図である。図９においては、ＬＤＭＯＳ８及びツェナーダイオード６の断面構成を示す。図９に示すように、半導体チップは、１つの半導体支持基板３と埋め込み酸化膜２０と活性層基板２１とを有し、ＬＤＭＯＳ８及びツェナーダイオード６は、活性層基板２１に形成されている。活性層基板２１と埋め込み酸化膜２０の界面には、ｎ型不純物が高濃度に添加されたｎ＋埋め込み層２２が形成されている。活性層基板２１は、ドレインセル７０と、ソースセル７３と、ドレインセル７０とソースセル７３間に配置されたゲート電極２８と、ツェナーセル６２とに分類されている。ＬＤＭＯＳ８は、ドレインセル７０と、ソースセル７３と、ゲート電極２８とからなり、ツェナーダイオード６は、ドレインセル７０と、ツェナーセル７２とからなる。図９において、両端に１個づつと中央に１個の計３個のドレインセル７０と、左端と中央のドレインセル７０の間に３個のソースセル７３とが配置されている。また、右端と中央のドレインセル７０の間に１個のツェナーセル７２が配置されている。さらに、ドレインセル７０、ソースセル７３、ツェナーセル７２の間にはそれぞれゲート電極２８が配置されている。
【００３６】
ドレインセル７０には、図４にも示したように、ドリフト領域２３の表面からｎ＋埋め込み層２２に達するｎ＋ドレインシンカー領域２９が形成されている。ｎ＋ドレインシンカー領域２９の上部には、ドレインコンタクト領域３０が形成されている。同様に、ソースセル６１には、ｎドリフト領域２３の上部にｐ型のチャネルウェル領域２４が形成され、ｐチャネルウェル領域２４の上部にｎ＋型のソース領域２５が形成されている。ｐチャネルウェル領域２４の上部のｎ＋ソース領域２５が形成されていない部分には、ウェルコンタクト領域２６が形成されている。そして、ｎ＋ソース領域２５に接するｐチャネルウェル領域２４の表面部分にチャネルが形成されるように、ゲート電極２８がｐチャネルウェル領域２４の上にゲート酸化膜２７を挟んで形成されている。チャネル形成によりｎ＋ソース領域２５とドリフト領域２３が導通され、ドリフト領域２３内のキャリアはｎ＋埋め込み層２２、ｎ＋ドレインシンカー領域２９を介してドレインコンタクト領域３０に集められる。
【００３７】
ツェナーセル７２には、ｎドリフト領域２３の表面からｎ＋埋め込み層２２に達するｐ＋型のシンカー領域６３が形成されている。ｐ＋シンカー領域６３とｎ＋埋め込み層２２の間のｐｎ接合が、パワー素子部１内のツェナーダイオード６を形成している。また、図９には示さないが、ｐ＋シンカー領域６３とｎ＋ソース領域２５の間は、活性層基板２１の上に形成される配線により接続されている。
【００３８】
以上説明したように、図８及び図９における置換可能セルは、隣接するドレインセル７０の間の配置されるはずの３個のソースセル７３であり、この置換可能セルの一部がツェナーセル７２に置き換えられることで、ツェナーダイオード６をＬＤＭＯＳ８内にまばらに配置することができる。したがって、本発明に係る半導体装置は、各セルがそれぞれ直線状の形状を有し、ストライプ状に配置されている場合においても、方形状の形状を有し、マトリックス状に配置された場合と同様に、半導体支持基板３とは異なる基板上に形成された過電圧保護回路が動作するまでの間（約１μｓ）、パワー素子部１自体のアバランシェ耐量が向上して、ＬＤＭＯＳ８が破壊にいたることがなくなる。また、ツェナーダイオード６を形成するツェナーセル７２が、ソースセル７３が配置されるはずのセルの一部だけにまばらに置き換えられているため、ＬＤＭＯＳ８の実効面積の減少を抑えながら、パワー素子部１自体のアバランシェ耐量を向上することができる。つまり、ＬＤＭＯＳ８の高い電流駆動能力と高いアバランシェ耐量を両立することができる。
【００３９】
なお、隣接するドレインセル７０の間に、３個のソースセル７３と、１個のツェナーセル７２とが配置された場合について示した。つまり、２個の置換可能セルの内の１個にツェナーセル７２を配置した、まばらの程度が１／２である場合について説明したが、これに限るわけではない。まばらの程度は、これ以上あるいはこれ以下であっても構わない。また、図８に示したように、各セルが直線状の形状を有している場合について説明したがこれに限ることはなく、例えば、総てのセルが径の異なるリング状の形状を有し、同心上に配置されていても構わない。
【００４０】
（第２の実施の形態）
第１の実施の形態においてパワー素子部１には、置換可能セル６４がツェナーセル６２にまばらに置き換えられている。このまばらの程度は、パワー素子部１内で均一である。第２の実施の形態においては、パワー素子部１内でまばらの程度が異なる、つまりツェナーセル６２の密度が異なる場合について説明する。
【００４１】
本発明の第２の実施の形態に係る半導体装置は、第１の実施の形態と同様に、図１に示した回路構成を有する。図１０は、本発明の第２の実施の形態に係る半導体チップ（パワーＩＣチップ）のチップレイアウトを示す平面図である。図１０に示すように、第１の実施の形態と同様に、１つの半導体支持基板３の上に中央の境界線を隔てて、右側にパワー素子部１と左側に制御回路部２とが配置されている。パワー素子部１には、ＬＤＭＯＳ８のドレイン、ソース、ゲートにそれぞれ接続されたボンディングパッド（１１、１２、１３）が同一平面上に配置されている。
【００４２】
ドレインのボンディングパッド１１及びソースのボンディングパッド１２の周りには発熱領域（７５、７６）がそれぞれ形成されている。この発熱領域（７５、７６）は、総ての置換可能セル６４にソースセル６１が配置された場合に過電圧が印加されてからＬＤＭＯＳ８がオン状態にスイッチングされるまでの期間において、ＬＤＭＯＳ８が破壊にいたる温度の熱が拡散する範囲である。
【００４３】
なお、制御回路部２には、図３に示した断面構造を有するｎＭＯＳトランジスタ３５、ｐＭＯＳトランジスタ３６、ｎｐｎバイポーラトランジスタ３７、及びｐｎｐバイポーラトランジスタ３８が配置され、パワー素子部１には、図４に示した断面構造を有するドレインセル６０、ソースセル６１、ツェナーセル６２、及びゲート電極２８が配置されている。また、ドレインセル６０、ソースセル６１、ツェナーセル６２、及びゲート電極２８は、図５に示したように、それぞれ方形状の形状を有し、マトリックス状に配置されている。また、隣接するドレインセル６０の間に４個のソースセル６１が配置され、隣接する４個のドレインセル６０の中央部分に位置する置換可能セル６４のうちの一部がツェナーセル６２に置き換えられている。
【００４４】
図１１は、図１０の示した点線で囲んだ領域７７における置換可能セル６４の配置を示す模式図である。点線で囲んだ領域は、発熱領域７６の境界線を含む領域であり、図１１に示す点線で区切った右下の領域が発熱領域７６を示す。また、図６及び図７と同様に、黒丸及び白丸は共に置換可能セル６４を示し、黒丸がツェナーセル６２を、白丸がソースセル６１をそれぞれ示す。図１１に示すように、ツェナーセル６２は、発熱領域７６内に密に配置され、発熱領域７６外は疎に配置されている。具体的には、発熱領域７６内には、４個の置換可能セル６４のうち、１個の置換可能セル６４がツェナーセル６２に置き換えられ、残りの３個の置換可能セル６４にソースセル６１が配置されている。一方、発熱領域７６外には、３６個の置換可能セル６４のうち、１個の置換可能セル６４がツェナーセル６２に置き換えられ、残りの３５個の置換可能セル６４にソースセル６１が配置されている。即ち、ツェナーセル６２のまばらの程度は、発熱領域７６内が１／４で、発熱領域７６外が１／３６である。なお、図１１には発熱領域７６の構成を示したが、発熱領域７５も同様な構成を有する。このように、ドレイン、ソースのボンディングパッド（１１、１２）の近傍の領域とその他の領域で、ツェナーセル６２は同じくまばらに存在しているが、まばらの程度が異なり、ツェナーセル６２はドレイン、ソースののボンディングパッド（１１、１２）の近傍の領域に集中して密に配置されている。ドレイン、ソースのボンディングパッド（１１、１２）の近傍の領域は、次に示すような領域であることが考えられる。その領域とは、仮にツェナーセル６２がパワー素子部１内に全く存在しないとした場合に、ドレインに過電圧が印加されてから過電圧保護回路５が動作するまでの間にサージ電流により局所的な発熱があり、その熱が半導体チップ自体を熱的に破壊してしまう温度に達するようなソースセル６１が存在するであろう領域である。
【００４５】
以上説明したように、過電圧が印加されてから過電圧保護回路５が動作するまでの間に半導体チップにとって致命的な温度になる熱が伝播する範囲（発熱領域７６内）にツェナーセル６２を密に配置したことで、半導体チップの破壊を防止するために、ツェナーセル６２を有効に活用することができる。また、その他の部分（発熱領域７６外）にツェナーセル６２を疎に配置することで、ＬＤＭＯＳ８の実効面積の増大をさらに抑えることができる。即ち、ＬＤＭＯＳ８のさらに高い電流駆動能力を維持しながら、安全に動作し得る半導体装置を提供することができる。
【００４６】
なお、本発明の第２の実施の形態においては、発熱領域（７５、７６）の内外でまばらの密度を不連続的に変化させた場合を示したが、連続的に変化させても構わない。具体的には、図１２に示すように、主電流用パッドからの距離が遠くなるにつれ、ツェナーセル６２の密度をなだらかに減少させても構わない。図１２は、主電流用パッドからの距離（Ｘ）におけるツェナーセル６２の密度を示すグラフである。主電流用パッドとは、負荷４に供給される電力が流れる電極パッドであり、ここではドレイン及びソースのボンディングパッド（１１、１２）が相当する。また、図１３は、主電流用パッドからの距離（Ｘ）によりツェナーセル６２の密度が変化する様子を示す置換可能セル６４の模式図である。図１３において、右下端に主電流用パッドが配置されている場合を想定し、縦軸、横軸は共に主電流用パッドからの距離（Ｘ）を示す。図１３に示すように、ツェナーセル６２の配置間隔は、主電流用パッドからの距離（Ｘ）と共に徐々に広がっている。縦軸、横軸に沿ってツェナーセル６２の配置間隔を見ると、隣接するツェナーセル６２の間に配置されたソースセル６１の数が１個、２個、３個、４個と徐々に増えている。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の回路構成図である。
【図２】本発明の第１の実施の形態に係る半導体チップのチップレイアウトを示す平面図である。
【図３】図２のＡ−Ａ’切断面に沿った半導体チップの構成を示す断面図である。
【図４】図２のＢ−Ｂ’切断面に沿った半導体チップの構成を示す断面図である。
【図５】図２の線分Ｂ−Ｂ’の領域におけるパワー素子部の構成を示す平面拡大図である。
【図６】本発明の第１の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その１）。
【図７】本発明の第１の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その２）。
【図８】本発明の第１の実施の形態に係り、直線状の各セルがストライプ状に配置されたパワー素子部の構成を示す平面図である。
【図９】図８のＣ−Ｃ’切断面に沿った半導体チップの構成を示す断面図である。
【図１０】本発明の第２の実施の形態に係る半導体チップのチップレイアウトを示す平面図である。
【図１１】本発明の第２の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その１）。
【図１２】主電流用パッドからの距離（Ｘ）と置換可能セル中のツェナーセルの密度との関係を示すグラフである。
【図１３】本発明の第２の実施の形態に係り、置換可能セルにおけるツェナーセル及びソースセルの配置を示す模式図である（その２）。
【図１４】従来技術に係るパワー素子を過電圧から保護する方法を示す回路構成図である。
【符号の説明】
１  パワー素子部
２  制御回路部
３  半導体支持基板
４  負荷
５  過電圧保護回路
６  ツェナーダイオード
７  寄生ダイオード
８  ＬＤＭＯＳ
１１、１２、１３  ボンディングパッド
１４、１５、１６  ボンディングワイヤ
２０  埋め込み酸化膜
２１  活性層基板
２２  ｎ＋埋め込み層
２４  ｐチャネルウェル領域
２５  ｎ＋ソース領域
２６  ウェルコンタクト領域
２７  ゲート酸化膜
２８  ゲート電極
２９  ｎ＋ドレインシンカー領域
３０  ドレインコンタクト領域
６０、７０  ドレインセル
６１、７３  ソースセル
６２、７２  ツェナーセル
６４  置換可能セル
７５、７６  発熱領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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