(57)【特許請求の範囲】
【請求項１】
印刷回路基板上に実装される集積回路であって、
前記印刷回路基板上の配線への電気接続のための複数の信号端子と、
前記複数の信号端子の各々を介して、前記印刷回路基板上の対応する配線が持つ浮遊容量をそれぞれ充電するための第１の回路手段と、
前記第１の回路手段により充電される浮遊容量の差から、前記複数の信号端子が前記印刷回路基板上の配線に正常に電気接続されているかどうかを調べるための第２の回路手段とを備えたことを特徴とする集積回路。
【請求項２】
請求項１記載の集積回路において、
前記第１の回路手段は、外部から供給されたテスト制御信号がテストモードを指定する場合には各々前記複数の信号端子のうちの対応する信号端子を介して前記印刷回路基板上の対応する配線が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制御信号が非テストモードを指定する場合には各々ハイ・インピーダンス出力を保持するための複数のトライステートバッファを備えたことを特徴とする集積回路。
【請求項３】
請求項１記載の集積回路において、
前記集積回路の本来の機能を実現するように前記複数の信号端子に内部接続された内部回路手段と、
前記内部回路手段と前記複数の信号端子のうちの出力端子との間に介在し、外部から供給されたテスト制御信号がテストモードを指定する場合にはハイ・インピーダンス出力を保持し、かつ前記テスト制御信号が非テストモードを指定する場合には前記内部回路手段から前記出力端子へ信号を伝達するためのトライステートバッファとを更に備えたことを特徴とする集積回路。
【請求項４】
請求項１記載の集積回路において、
前記第２の回路手段は、前記浮遊容量の充電に要する時間の差から、前記複数の信号端子のうちのいずれかの信号端子におけるオープン不良の半田付け欠陥を検知するための手段を備えたことを特徴とする集積回路。
【請求項５】
請求項１記載の集積回路において、
前記第２の回路手段は、前記複数の信号端子の中にオープン不良の半田付け欠陥を有する信号端子が存在するかどうかを示す信号を出力するための手段を備えたことを特徴とする集積回路。
【請求項６】
請求項１記載の集積回路において、
前記第２の回路手段は、前記複数の信号端子のうちオープン不良の半田付け欠陥を有する信号端子を特定する信号を出力するための手段を備えたことを特徴とする集積回路。
【請求項７】
請求項２記載の集積回路において、
テストデータ信号をラッチし、かつ該ラッチしたテストデータ信号を前記複数のトライステートバッファの各々へ分配するための入力フリップフロップを更に備えたことを特徴とする集積回路。
【請求項８】
請求項２記載の集積回路において、
各々テストデータ信号をラッチし、かつ各々該ラッチしたテストデータ信号を前記複数のトライステートバッファのうちの対応するトライステートバッファへ供給するための複数の入力フリップフロップを更に備えたことを特徴とする集積回路。
【請求項９】
請求項２記載の集積回路において、
前記第２の回路手段は、各々前記複数のトライステートバッファのうちの対応するトライステートバッファの入力遷移時刻と、該トライステートバッファの出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数の論理ゲートを備えたことを特徴とする集積回路。
【請求項１０】
請求項９記載の集積回路において、
前記第２の回路手段は、
前記複数の論理ゲートの各々から供給された論理信号の論理積信号を供給するためのＡＮＤゲートと、
前記ＡＮＤゲートから供給された論理積信号をラッチし、かつ該ラッチした論理積信号を外部へ出力するための出力フリップフロップとを更に備えたことを特徴とする集積回路。
【請求項１１】
請求項９記載の集積回路において、
前記第２の回路手段は、各々前記複数の論理ゲートのうちの対応する論理ゲートから供給された論理信号をラッチし、かつ各々該ラッチした論理信号を外部へ出力するための複数の出力フリップフロップを更に備えたことを特徴とする集積回路。
【請求項１２】
印刷回路基板上に実装される集積回路であって、
前記印刷回路基板上の配線への電気接続のための複数の信号端子と、
外部から供給されたテスト制御信号がテストモードを指定する場合には各々前記複数の信号端子のうちの対応する信号端子を介して前記印刷回路基板上の対応する配線が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制御信号が非テストモードを指定する場合には各々ハイ・インピーダンス出力を保持するための複数のトライステートバッファと、
テストデータ信号を第１のテストクロック信号に同期してラッチし、かつ該ラッチしたテストデータ信号を前記複数のトライステートバッファの各々へ分配するための入力フリップフロップと、
各々前記複数のトライステートバッファのうちの対応するトライステートバッファの入力遷移時刻と、該トライステートバッファの出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数の論理ゲートと、
前記複数の論理ゲートの各々から供給された論理信号の論理積信号を供給するためのＡＮＤゲートと、
前記ＡＮＤゲートから供給された論理積信号を第２のテストクロック信号に同期してラッチし、かつ該ラッチした論理積信号を外部へ出力するための出力フリップフロップとを備えたことを特徴とする集積回路。
【請求項１３】
請求項１２記載の集積回路において、
前記集積回路の本来の機能を実現するように前記複数の信号端子に内部接続された内部回路手段と、
前記内部回路手段と前記複数の信号端子のうちの出力端子との間に介在し、前記テスト制御信号がテストモードを指定する場合にはハイ・インピーダンス出力を保持し、かつ前記テスト制御信号が非テストモードを指定する場合には前記内部回路手段から前記出力端子へ信号を伝達するためのトライステートバッファとを更に備えたことを特徴とする集積回路。
【請求項１４】
請求項１２記載の集積回路において、
前記テスト制御信号が非テストモードを指定する場合には前記入力フリップフロップと前記出力フリップフロップとを互いにシリアルに接続するための回路手段を更に備えたことを特徴とする集積回路。
【請求項１５】
印刷回路基板上に実装される集積回路であって、
前記印刷回路基板上の配線への電気接続のための複数の信号端子と、
外部から供給されたテスト制御信号がテストモードを指定する場合には各々前記複数の信号端子のうちの対応する信号端子を介して前記印刷回路基板上の対応する配線が持つ浮遊容量へ充電電流を供給し、かつ前記テスト制御信号が非テストモードを指定する場合には各々ハイ・インピーダンス出力を保持するための複数のトライステートバッファと、
各々前記複数のトライステートバッファのうちの対応するトライステートバッファの入力遷移時刻と、該トライステートバッファの出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数の論理ゲートと、
外部から供給されたテストクロック信号を遅延させるための遅延回路と、
前記テストクロック信号と前記遅延回路の出力信号との排他的論理和信号を内部クロック信号として供給するためのイクスクルーシブＯＲゲートと、
前記テストクロック信号の論理値に応じて、各々前記複数の論理ゲートのうちの対応する論理ゲートから供給された論理信号と、自己生成されたテストデータ信号とのいずれかを選択するための複数のセレクタと、
各々前記複数のセレクタのうちの対応するセレクタにより選択された信号を前記イクスクルーシブＯＲゲートから供給された内部クロック信号に同期してラッチし、かつ該ラッチした信号を前記複数のトライステートバッファのうちの対応するトライステートバッファへ供給するための複数のフリップフロップとを備えたことを特徴とする集積回路。
【請求項１６】
請求項１５記載の集積回路において、
前記集積回路の本来の機能を実現するように前記複数の信号端子に内部接続された内部回路手段と、
前記内部回路手段と前記複数の信号端子のうちの出力端子との間に介在し、前記テスト制御信号がテストモードを指定する場合にはハイ・インピーダンス出力を保持し、かつ前記テスト制御信号が非テストモードを指定する場合には前記内部回路手段から前記出力端子へ信号を伝達するためのトライステートバッファとを更に備えたことを特徴とする集積回路。
【請求項１７】
請求項１５記載の集積回路において、
前記複数のフリップフロップは、各々前記ラッチした信号の反転信号を前記自己生成されたテストデータ信号として前記複数のセレクタのうちの対応するセレクタへ供給する機能を更に備えたことを特徴とする集積回路。
【請求項１８】
請求項１５記載の集積回路において、
前記テスト制御信号が非テストモードを指定する場合には前記複数のフリップフロップを互いにシリアルに接続するための回路手段を更に備えたことを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、印刷回路基板（ＰＣボード）上に実装される集積回路に関し、特に信号端子のオープン不良を検知するためのテスト回路を内蔵した集積回路に関するものである。
【０００２】
【従来の技術】
リード挿入型の複数の集積回路が実装されるＰＣボードは、個々の集積回路の複数のリード（外部端子）にそれぞれ対応した複数のスルーホールと、個々のスルーホールに電気接続されるようにパターン形成された複数の印刷配線とを有するものである。個々の集積回路のリードが対応スルーホールに挿入され、かつ全ての挿入箇所に半田付けが施されることにより、個々のリードと印刷配線との電気接続が達成される。ところが、ＰＣボード上にオープン不良、ショート不良などの半田付け欠陥が生じることがある。オープン不良は、半田供給不足などから生じる欠陥であって、意に反してリードと印刷配線との間が電気的にオープン状態となるものである。ショート不良は、半田の過剰供給などから生じる欠陥であって、意に反して複数の印刷配線が互いに電気的にショートされるものである。このような半田付け欠陥は、表面実装技術などの他のパッケージング技術を採用した集積回路をＰＣボード上に実装する際にも生じ得る。
【０００３】
従来、ＰＣボード上の集積回路の半田付け欠陥を検出するために、イン・サーキット・テスタが用いられてきた。この場合、イン・サーキット・テスタの複数のプローブピンがテスト対象集積回路の周囲の配線にそれぞれ接触させられる。そして、一部のプローブピンから集積回路の入力端子にテストデータ信号が供給され、該集積回路の出力端子から得られる信号が他のプローブピンからテスト結果信号としてイン・サーキット・テスタに取り込まれ、該取り込まれた信号が期待値と比較される。この比較の結果から、半田付け欠陥の有無が判定される。ところが、１枚のＰＣボード上に多数の集積回路が高密度実装される状況や、ＰＣボードが多層化された配線を有する状況では、物理的にプローブピンを配線に接触させ得ないことがあるので、イン・サーキット・テスタの利用が不可能になりつつある。
【０００４】
そこで、米国特許第５，０８４，８７４号などに開示されているバウンダリ・スキャン・テスト（ＢＳＴ）の技術を半田付け欠陥の検出に利用することが考えられる。ＢＳＴ技術によれば、ＰＣボード上で複数の印刷配線を介して互いに接続された２個の集積回路の各々の中に複数のバウンダリ・スキャン・セル（ＢＳＣ）からなるテスト回路が設けられる。そして、一方の集積回路に内蔵されたテスト回路は、該集積回路の対応出力端子を介して、それぞれ印刷配線上にテストデータ信号を供給する。個々の印刷配線上の信号は、他方の集積回路の対応入力端子を介して、該集積回路に内蔵されたテスト回路にテスト結果信号として取り込まれる。全てのＢＳＣは、あるモードにおいて互いにシリアルに接続される。したがって、テストデータ信号の付与と、テスト結果信号の観測とがスキャン動作により達成され、テストデータ信号とテスト結果信号との比較により半田付け欠陥の有無が判定される。
【０００５】
【発明が解決しようとする課題】
上記従来のＢＳＴ技術を利用した半田付け欠陥の検出は、ＰＣボード上で互いに接続された２個の集積回路の各々が複数のＢＳＣからなるテスト回路を内蔵していることを前提としたものであった。したがって、一方の集積回路がテスト回路を内蔵していない場合には、他方の集積回路がテスト回路を内蔵していても、半田付け欠陥の検出を達成し得ないという問題があった。また、ある集積回路の信号端子にトランジスタ、ダイオードなどのディスクリートな能動素子、あるいはトランス、コンデンサなどの受動素子が接続されている場合には、これらの素子はテスト回路を内蔵し得ないので、集積回路がテスト回路を内蔵していても、該集積回路の信号端子の半田付け欠陥を検出することはできない。したがって、従来はＰＣボード全体における半田付け欠陥の高い検出率を望めなかった。
【０００６】
本発明の目的は、集積回路に内蔵されたテスト回路のみで、該集積回路がＰＣボード上でどのような素子に接続されるかに関わりなく、該集積回路の信号端子のオープン不良を検知できるようにすることにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、ＰＣボード上において集積回路の信号端子が印刷配線に正常に電気接続されているときと、電気接続されていないときとの負荷容量の差から、該信号端子のオープン不良を検知することとしたものである。
【０００８】
配線の電気特性を表わす量として、抵抗、インダクタンス及び浮遊容量が挙げられる。このうち、測定の容易さから浮遊容量を選択するのがよい。配線が持つ浮遊容量Ｃへの充電を行なう場合の充電電流Ｉ（ｔ）と充電電圧Ｖ（ｔ）との関係は、
Ｉ（ｔ）＝Ｃ×ｄＶ（ｔ）／ｄｔ
で表現される。ここに、ｔは時間である。したがって、浮遊容量の差は、充電時間の差、充電電流の差、あるいは充電電圧の差として検出することが可能である。このうち、測定の簡便さから充電時間の差を選択するのがよい。すなわち、浮遊容量の充電に要する時間の差から、信号端子のオープン不良を検知することとする。
【０００９】
具体的には、集積回路の中に、テストモードにおいて各々対応する信号端子を介してＰＣボード上の対応する配線が持つ浮遊容量へ充電電流を供給するための複数のトライステートバッファを設ける。該複数のトライステートバッファの各々における信号遅延時間は浮遊容量の差を反映するので、各々対応するトライステートバッファの入力遷移時刻とその出力遷移時刻との時間間隔を表わすパルス幅を有する論理信号を供給するための複数のイクスクルーシブＯＲゲートを、集積回路の中に更に設ける。
【００１０】
【発明の実施の形態】
以下、本発明に係るテスト回路を内蔵した集積回路の具体例について、図面を参照しながら説明する。
【００１１】
図１は、本発明に係る集積回路の構成例を示している。図１の集積回路１０は、第１及び第２の入力端子ＩＮ１，ＩＮ２と、１個の出力端子ＯＵＴと、５個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣＫ１，ＴＣＫ２とを備えている。この集積回路１０がＰＣボード上に実装されるとき、３個の信号端子ＩＮ１，ＩＮ２，ＯＵＴは各々ＰＣボード上の対応する配線に半田付けによって電気接続される。図１中のＣは、各配線が持つ浮遊容量を示している。１１は、集積回路１０の本来の機能を実現するように３個の端子ＩＮ１，ＩＮ２，ＯＵＴに内部接続された内部論理（アプリケーション・ロジック）である。内部論理１１と出力端子ＯＵＴとの間には、テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）にはハイ・インピーダンス出力を保持し、かつテスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には内部論理１１から出力端子ＯＵＴへ信号を伝達するためのトライステートバッファ１２が介在している。なお、図１の例では説明の便宜を考慮して信号端子の数を３としているが、この数に限定されるものではない。
【００１２】
図１の集積回路１０に内蔵されたテスト回路は、第１及び第２のＤフリップフロップ２１，２６と、第１、第２及び第３のトライステートバッファ２２ａ，２２ｂ，２２ｃと、第１、第２及び第３のイクスクルーシブＯＲゲート２３ａ，２３ｂ，２３ｃと、１個のＡＮＤゲート２４と、１個のセレクタ２５とを備えている。
【００１３】
第１のＤフリップフロップ２１は、テストデータ信号ＴＤＩを第１のテストクロック信号ＴＣＫ１の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を３個のトライステートバッファ２２ａ，２２ｂ，２２ｃへ分配するための入力フリップフロップである。３個のトライステートバッファ２２ａ，２２ｂ，２２ｃの共通の入力信号をＤＩとする。
【００１４】
第１のトライステートバッファ２２ａは第１の入力端子ＩＮ１へ信号ＤＯａを、第２のトライステートバッファ２２ｂは第２の入力端子ＩＮ２へ信号ＤＯｂを、第３のトライステートバッファ２２ｃは出力端子ＯＵＴへ信号ＤＯｃをそれぞれ出力するものである。テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）には、第１のトライステートバッファ２２ａは第１の入力端子ＩＮ１を介して、第２のトライステートバッファ２２ｂは第２の入力端子ＩＮ２を介して、第３のトライステートバッファ２２ｃは出力端子ＯＵＴを介してそれぞれＰＣボード上の対応する配線が持つ浮遊容量Ｃへ微小な充電電流を供給する。テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には、３個のトライステートバッファ２２ａ，２２ｂ，２２ｃがいずれもハイ・インピーダンス出力を保持する。第１のイクスクルーシブＯＲゲート２３ａは、第１のトライステートバッファ２２ａの入力信号ＤＩの立ち上がり遷移時刻と、第１のトライステートバッファ２２ａの出力信号ＤＯａの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号ＸＯＲａを供給する。第２のイクスクルーシブＯＲゲート２３ｂは、第２のトライステートバッファ２２ｂの入力信号ＤＩの立ち上がり遷移時刻と、第２のトライステートバッファ２２ｂの出力信号ＤＯｂの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号ＸＯＲｂを供給する。第３のイクスクルーシブＯＲゲート２３ｃは、第３のトライステートバッファ２２ｃの入力信号ＤＩの立ち上がり遷移時刻と、第３のトライステートバッファ２２ｃの出力信号ＤＯｃの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号ＸＯＲｃを供給する。
【００１５】
ＡＮＤゲート２４は、３つの論理信号ＸＯＲａ，ＸＯＲｂ，ＸＯＲｃの論理積信号ＡＮＤを供給するものである。セレクタ２５は、テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）には論理積信号ＡＮＤを、テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には第１のＤフリップフロップ２１の出力信号をそれぞれ第２のＤフリップフロップ２６へデータ信号として供給するものである。第２のＤフリップフロップ２６は、セレクタ２５から供給されたデータ信号を第２のテストクロック信号ＴＣＫ２の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号をテスト結果信号ＴＤＯとして出力するための出力フリップフロップである。
【００１６】
図２は、上記集積回路１０のテスト動作（ＴＣＴＬ＝１）を示している。ここで、２個の入力端子ＩＮ１，ＩＮ２は半田付け欠陥を有さず、出力端子ＯＵＴはオープン不良の半田付け欠陥を有するものとする。テストデータ入力信号ＴＤＩの論理値を１に設定した上で、時刻Ｔ１において第１のテストクロック信号ＴＣＫ１を立ち上げると、第１のＤフリップフロップ２１の出力信号が論理値０から論理値１へ遷移する。つまり、３個のトライステートバッファ２２ａ，２２ｂ，２２ｃの共通の入力信号ＤＩが立ち上がり遷移する。２個の入力端子ＩＮ１，ＩＮ２は半田付け欠陥を有しないので、第１及び第２のトライステートバッファ２２ａ，２２ｂは各々浮遊容量Ｃへ微小な充電電流を供給する。第１のトライステートバッファ２２ａにおける信号遅延時間は、バッファ固有のゲート遅延時間Ｔｇと、配線が持つ浮遊容量Ｃに依存した配線遅延時間Ｔｗとの和となる。第２のトライステートバッファ２２ｂにおいても同様である。一方、出力端子ＯＵＴはオープン不良の半田付け欠陥を有するので、第３のトライステートバッファ２２ｃは浮遊容量Ｃへの充電電流の供給を行なわない。したがって、第３のトライステートバッファ２２ｃにおける信号遅延時間は、バッファ固有のゲート遅延時間Ｔｇと一致する。つまり、図２に示すように、第３のトライステートバッファ２２ｃの出力信号ＤＯｃが時刻Ｔ２において立ち上がり遷移した後に、第１及び第２のトライステートバッファ２２ａ，２２ｂの出力信号ＤＯａ，ＤＯｂが時刻Ｔ３において立ち上がり遷移することとなる。この結果、第１及び第２のイクスクルーシブＯＲゲート２３ａ，２３ｂから供給される論理信号ＸＯＲａ，ＸＯＲｂはパルス幅Ｔｇ＋Ｔｗを有し、第３のイクスクルーシブＯＲゲート２３ｃから供給される論理信号ＸＯＲｃはパルス幅Ｔｇを有する。つまり、ＡＮＤゲート２４から供給される論理積信号ＡＮＤは、パルス幅Ｔｇを有する。
【００１７】
配線遅延時間Ｔｗは、
Ｔｗ＝Ｃ×Ｔｃ
で表わされる。ここに、Ｔｃは単位容量当たりの遅延時間であり、例えば１０ｎｓ／ｐＦに設定される。この場合には、浮遊容量Ｃが１ｐＦであっても、信号ＤＯｃの立ち上がり遷移時刻Ｔ２と、信号ＤＯａ，ＤＯｂの立ち上がり遷移時刻Ｔ３との間に、１０ｎｓもの時間差ができる。そして、時刻Ｔ２と時刻Ｔ３との間の時刻Ｔｍにおいて、第２のテストクロック信号ＴＣＫ２が立ち上げられる。時刻Ｔｍでは論理積信号ＡＮＤの論理値が既に０になっているので、第２のＤフリップフロップ２６が論理値０をラッチする結果、テスト結果信号ＴＤＯが「オープン不良あり」を示す論理値０となる。このテスト結果信号ＴＤＯは、時刻Ｔ４において観測される。２個の入力端子ＩＮ１，ＩＮ２と１個の出力端子ＯＵＴとのいずれもが半田付け欠陥を有しない場合には、図２中に想像線（二点鎖線）で示すように、時刻Ｔ４におけるテスト結果信号ＴＤＯが「オープン不良なし」を示す論理値１となる。
【００１８】
以上のとおり、図１の集積回路１０によれば、該集積回路１０に内蔵されたテスト回路のみで、３個の信号端子ＩＮ１，ＩＮ２，ＯＵＴの中にオープン不良を有する信号端子が存在するかどうかを検知できる。すなわち、ＰＣボード上の集積回路１０の半田付け欠陥に関する、いわゆるＧＯ／ＮＧテストを容易に実現できるものである。
【００１９】
図３は、本発明に係る４個の集積回路を含む複数の回路要素を実装したＰＣボードの例を示している。図３のＰＣボード５には、各々図１中の構成を拡張したテスト回路を内蔵した第１、第２、第３及び第４の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄと、メモリ１５と、トランス１６と、トランジスタ群１７と、ディジタル・アナログコンバータ（ＤＡＣ）１８と、発光ダイオード（ＬＥＤ）群１９とが実装されている。４個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄは、それぞれ６個の信号端子と、５個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣＫ１，ＴＣＫ２とを備えている。ＰＣボード５は、７個の信号端子と、５個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣＫ１，ＴＣＫ２とを備えている。各々外部からＰＣボード５に供給されるテスト制御信号ＴＣＴＬ、第１のテストクロック信号ＴＣＫ１及び第２のテストクロック信号ＴＣＫ２は、４個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々に並列に供給される。テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には、セレクタ２５（図１参照）のはたらきにより、図３に示すように、ＰＣボード５のテストデータ入力端子ＴＤＩとテスト結果出力端子ＴＤＯとの間に、４個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄに内蔵された合計８個のＤフリップフロップ２１，２６が互いにシリアルに接続される。メモリ１５及びＤＡＣ１８は、いずれもテスト回路を内蔵していない集積回路である。トランス１６、トランジスタ群１７及びＬＥＤ群１９は、いずれもテスト回路を内蔵し得ない素子である。
【００２０】
図３のＰＣボード５によれば、４個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々へのテストデータ信号の付与と、４個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々のテスト結果信号の観測とが、従来のＢＳＴ技術と同様のスキャン動作（ＴＣＴＬ＝０）により達成される。この際、第１のテストクロック信号ＴＣＫ１及び第２のテストクロック信号ＴＣＫ２として、外部から同一のクロック信号が供給される。また、テストモードを指定するテスト制御信号ＴＣＴＬ（ＴＣＴＬ＝１）が外部からＰＣボード５に供給されると、４個の集積回路１０ａ，１０ｂ，１０ｃ，１０ｄの各々の信号端子の浮遊容量に基づくオープン不良テストが実行される。具体的には、第１の集積回路１０ａの２個の信号端子、第３の集積回路１０ｃの２個の信号端子及び第４の集積回路１０ｄの２個の信号端子は各々印刷配線を介してメモリ１５に接続されており、メモリ１５はテスト回路を内蔵していないが、これらの信号端子は各々オープン不良検知が可能である。第１の集積回路１０ａの他の２個の信号端子、第２の集積回路１０ｂの１個の信号端子及び第４の集積回路１０ｄの他の２個の信号端子は、各々印刷配線を介してＰＣボード５の信号端子において開放されているが、各々オープン不良検知が可能である。第２の集積回路１０ｂの他の１個の信号端子は印刷配線を介してトランス１６に、第２の集積回路１０ｂの他の４個の信号端子は各々印刷配線を介してトランジスタ群１７の各々のベースに、第３の集積回路１０ｃの他の４個の信号端子は各々印刷配線を介してＬＥＤ群１９の各々のアノードにそれぞれ接続されており、トランス１６、トランジスタ群１７及びＬＥＤ群１９はいずれもテスト回路を内蔵し得ない素子であるが、これらの信号端子も各々オープン不良検知が可能である。第１の集積回路１０ａの他の２個の信号端子と第４の集積回路１０ｄの他の２個の信号端子とは、各々印刷配線を介して互いに接続されているが、各々オープン不良検知が可能である。したがって、図３の構成によれば、ＰＣボード５の全体における半田付け欠陥の検出率が、従来のＢＳＴ技術の場合に比べて大幅に向上する。
【００２１】
図４は、本発明に係る集積回路の他の構成例を示している。図４の集積回路３０は、第１及び第２の入力端子ＩＮ１，ＩＮ２と、１個の出力端子ＯＵＴと、４個のテスト端子ＴＤＩ，ＴＤＯ，ＴＣＴＬ，ＴＣＬＫとを備えている。この集積回路３０がＰＣボード上に実装されるとき、３個の信号端子ＩＮ１，ＩＮ２，ＯＵＴは各々ＰＣボード上の対応する配線に半田付けによって電気接続される。図４中のＣは、各配線が持つ浮遊容量を示している。３１は、集積回路３０の本来の機能を実現するように３個の信号端子ＩＮ１，ＩＮ２，ＯＵＴに内部接続された内部論理（アプリケーション・ロジック）である。内部論理３１と出力端子ＯＵＴとの間には、テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）にはハイ・インピーダンス出力を保持し、かつテスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には内部論理３１から出力端子ＯＵＴへ信号を伝達するためのトライステートバッファ３２が介在している。なお、図４の例では説明の便宜を考慮して信号端子の数を３としているが、この数に限定されるものではない。
【００２２】
図４の集積回路３０に内蔵されたテスト回路は、第１のイクスクルーシブＯＲゲート４１と、遅延回路４２と、第１のセレクタ４２と、第２、第３及び第４のセレクタ４４ａ，４４ｂ，４４ｃと、第５、第６及び第７のセレクタ４５ａ，４５ｂ，４５ｃと、第１、第２及び第３のＤフリップフロップ４６ａ，４６ｂ，４６ｃと、第１、第２及び第３のトライステートバッファ４７ａ，４７ｂ，４７ｃと、第２、第３及び第４のイクスクルーシブＯＲゲート４８ａ，４８ｂ，４８ｃとを備えている。
【００２３】
遅延回路４２は、外部から供給されたテストクロック信号ＴＣＬＫを一定時間ΔＴだけ遅延させるための回路である。第１のイクスクルーシブＯＲゲート４１は、テストクロック信号ＴＣＬＫと遅延回路４２の出力信号との排他的論理和信号を内部クロック信号ＸＯＲとして供給するものである。第１のセレクタ４３は、テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）には第１のイクスクルーシブＯＲゲート４１から供給された内部クロック信号ＸＯＲを、テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には外部から供給されたテストクロック信号ＴＣＬＫをそれぞれ３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃへ供給するものである。
【００２４】
第２のセレクタ４４ａは、テストクロック信号ＴＣＬＫの論理値が０である場合には第１のＤフリップフロップ４６ａの反転出力信号を自己生成されたテストデータ信号として選択し、テストクロック信号ＴＣＬＫの論理値が１である場合には第２のイクスクルーシブＯＲゲート４８ａから供給された論理信号ＸＯＲａを選択するものである。第５のセレクタ４５ａは、テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）には第２のセレクタ４４ａにより選択された信号を、テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には第２のＤフリップフロップ４６ｂの非反転出力信号をそれぞれ第１のＤフリップフロップ４６ａへデータ信号として供給するものである。第１のＤフリップフロップ４６ａは、第５のセレクタ４５ａから供給されたデータ信号を第１のセレクタ４３から供給されたクロック信号の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を第１のトライステートバッファ４７ａへ供給するものである。第１のＤフリップフロップ４６ａの非反転出力は、テスト結果出力端子ＴＤＯに接続されている。
【００２５】
第３のセレクタ４４ｂは、テストクロック信号ＴＣＬＫの論理値が０である場合には第２のＤフリップフロップ４６ｂの反転出力信号を自己生成されたテストデータ信号として選択し、テストクロック信号ＴＣＬＫの論理値が１である場合には第３のイクスクルーシブＯＲゲート４８ｂから供給された論理信号ＸＯＲｂを選択するものである。第６のセレクタ４５ｂは、テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）には第３のセレクタ４４ｂにより選択された信号を、テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には第３のＤフリップフロップ４６ｃの非反転出力信号をそれぞれ第２のＤフリップフロップ４６ｂへデータ信号として供給するものである。第２のＤフリップフロップ４６ｂは、第６のセレクタ４５ｂから供給されたデータ信号を第１のセレクタ４３から供給されたクロック信号の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を第２のトライステートバッファ４７ｂへ供給するものである。
【００２６】
第４のセレクタ４４ｃは、テストクロック信号ＴＣＬＫの論理値が０である場合には第３のＤフリップフロップ４６ｃの反転出力信号を自己生成されたテストデータ信号として選択し、テストクロック信号ＴＣＬＫの論理値が１である場合には第４のイクスクルーシブＯＲゲート４８ｃから供給された論理信号ＸＯＲｃを選択するものである。第７のセレクタ４５ｃは、テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）には第４のセレクタ４４ｃにより選択された信号を、テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には外部からテストデータ入力端子ＴＤＩを介して供給された信号をそれぞれ第３のＤフリップフロップ４６ｃへデータ信号として供給するものである。第３のＤフリップフロップ４６ｃは、第７のセレクタ４５ｃから供給されたデータ信号を第１のセレクタ４３から供給されたクロック信号の立ち上がり遷移に同期してラッチし、かつ該ラッチした信号を第３のトライステートバッファ４７ｃへ供給するものである。
【００２７】
第１のトライステートバッファ４７ａは第１の入力端子ＩＮ１へ信号ＤＯａを、第２のトライステートバッファ４７ｂは第２の入力端子ＩＮ２へ信号ＤＯｂを、第３のトライステートバッファ４７ｃは出力端子ＯＵＴへ信号ＤＯｃをそれぞれ出力するものである。テスト制御信号ＴＣＴＬがテストモードを指定する場合（ＴＣＴＬ＝１）には、第１のトライステートバッファ４７ａは第１の入力端子ＩＮ１を介して、第２のトライステートバッファ４７ｂは第２の入力端子ＩＮ２を介して、第３のトライステートバッファ４７ｃは出力端子ＯＵＴを介してそれぞれＰＣボード上の対応する配線が持つ浮遊容量Ｃへ微小な充電電流を供給する。テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には、３個のトライステートバッファ４７ａ，４７ｂ，４７ｃがいずれもハイ・インピーダンス出力を保持する。第２のイクスクルーシブＯＲゲート４８ａは、第１のトライステートバッファ４７ａの入力信号ＤＩａの立ち上がり遷移時刻と、第１のトライステートバッファ４７ａの出力信号ＤＯａの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号ＸＯＲａを供給する。第３のイクスクルーシブＯＲゲート４８ｂは、第２のトライステートバッファ４７ｂの入力信号ＤＩｂの立ち上がり遷移時刻と、第２のトライステートバッファ４７ｂの出力信号ＤＯｂの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号ＸＯＲｂを供給する。第４のイクスクルーシブＯＲゲート４８ｃは、第３のトライステートバッファ４７ｃの入力信号ＤＩｃの立ち上がり遷移時刻と、第３のトライステートバッファ４７ｃの出力信号ＤＯｃの立ち上がり遷移時刻との時間間隔を表わすパルス幅を有する論理信号ＸＯＲｃを供給する。
【００２８】
図４の集積回路３０によれば、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々へのテストデータ信号の付与と、該３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々にラッチされたテスト結果信号の観測とが、従来のＢＳＴ技術と同様のスキャン動作（ＴＣＴＬ＝０）により達成される。詳細に説明すると、テスト制御信号ＴＣＴＬが非テストモードを指定する場合（ＴＣＴＬ＝０）には、テストデータ入力端子ＴＤＩから、第７のセレクタ４５ｃ、第３のＤフリップフロップ４６ｃ、第６のセレクタ４５ｂ、第２のＤフリップフロップ４６ｂ、第５のセレクタ４５ａ及び第１のＤフリップフロップ４６ａを経てテスト結果出力端子ＴＤＯに至るスキャンパスが形成される。また、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々へ、外部から供給されたテストクロック信号ＴＣＬＫがデータシフトのためのクロック信号として与えられる。
【００２９】
図５は、上記集積回路３０のテスト動作（ＴＣＴＬ＝１）を示している。ここで、２個の入力端子ＩＮ１，ＩＮ２は半田付け欠陥を有さず、出力端子ＯＵＴはオープン不良の半田付け欠陥を有するものとする。また、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々の非反転出力信号は、スキャン動作（ＴＣＴＬ＝０）により、いずれも論理値０に予め設定されているものとする。したがって、テストクロック信号ＴＣＬＫの論理値が０である間は、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々の反転出力信号が、各々論理値１の自己生成されたテストデータ信号として、該３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々に供給される。
【００３０】
第１のイクスクルーシブＯＲゲート４１と、遅延回路４２とは、テストクロック信号ＴＣＬＫから内部クロック信号ＸＯＲを生成する。生成された内部クロック信号ＸＯＲは、図５に示すとおり、テストクロック信号ＴＣＬＫの立ち上がり遷移時刻から始まる幅ΔＴのパルスＰ１と、テストクロック信号ＴＣＬＫの立ち下がり遷移時刻から始まる幅ΔＴのパルスＰ２とを有するものである。
【００３１】
時刻Ｔ１においてテストクロック信号ＴＣＬＫを立ち上げると、内部クロック信号ＸＯＲのパルスＰ１の立ち上がり遷移に同期して、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々の非反転出力信号が、いずれも論理値０から論理値１へ遷移する。つまり、３個のトライステートバッファ４７ａ，４７ｂ，４７ｃの各々の入力信号ＤＩａ，ＤＩｂ，ＤＩｃが、いずれも立ち上がり遷移する。２個の入力端子ＩＮ１，ＩＮ２は半田付け欠陥を有しないので、第１及び第２のトライステートバッファ４７ａ，４７ｂは各々浮遊容量Ｃへ微小な充電電流を供給する。第１のトライステートバッファ４７ａにおける信号遅延時間は、バッファ固有のゲート遅延時間Ｔｇと、配線が持つ浮遊容量Ｃに依存した配線遅延時間Ｔｗとの和となる。第２のトライステートバッファ４７ｂにおいても同様である。一方、出力端子ＯＵＴはオープン不良の半田付け欠陥を有するので、第３のトライステートバッファ４７ｃは浮遊容量Ｃへの充電電流の供給を行なわない。したがって、第３のトライステートバッファ４７ｃにおける信号遅延時間は、バッファ固有のゲート遅延時間Ｔｇと一致する。つまり、図５に示すように、第３のトライステートバッファ４７ｃの出力信号ＤＯｃが立ち上がり遷移した後に、第１及び第２のトライステートバッファ４７ａ，４７ｂの出力信号ＤＯａ，ＤＯｂが立ち上がり遷移することとなる。この結果、第１及び第２のイクスクルーシブＯＲゲート４８ａ，４８ｂから供給される論理信号ＸＯＲａ，ＸＯＲｂはパルス幅Ｔｇ＋Ｔｗを有し、第３のイクスクルーシブＯＲゲート４８ｃから供給される論理信号ＸＯＲｃはパルス幅Ｔｇを有する。
【００３２】
時刻Ｔ１から時間ΔＴ１だけ経過した時点でテストクロック信号ＴＣＬＫが立ち下げられると、内部クロック信号ＸＯＲのパルスＰ２の立ち上がり遷移に同期して、３つの論理信号ＸＯＲａ，ＸＯＲｂ，ＸＯＲｃがそれぞれＤフリップフロップ４６ａ，４６ｂ，４６ｃにラッチされる。ここに、Ｔｇ＜ΔＴ１＜Ｔｇ＋Ｔｗである。したがって、信号ＤＩａが「オープン不良なし」を示す論理値１に、信号ＤＩｂが「オープン不良なし」を示す論理値１に、信号ＤＩｃが「オープン不良あり」を示す論理値０になる。これらの信号ＤＩａ，ＤＩｂ，ＤＩｃは、スキャン動作（ＴＣＴＬ＝０）により、テスト結果出力端子ＴＤＯを介して観測される。なお、図５に示すように、時刻Ｔ２においてテストクロック信号ＴＣＬＫを再度立ち上げ、更に時間ΔＴ２だけ経過した時点でテストクロック信号ＴＣＬＫを立ち下げると、信号ＤＩａ，ＤＩｂ，ＤＩｃの各々の論理値は全て０に戻る。ここに、Ｔｇ＋Ｔｗ＜ΔＴ２である。
【００３３】
以上のとおり、図４の集積回路３０によれば、該集積回路３０に内蔵されたテスト回路のみで、３個の信号端子ＩＮ１，ＩＮ２，ＯＵＴのうちのオープン不良を有する信号端子を特定できる。したがって、オープン不良箇所の修理を容易に行なえる利点がある。しかも、３個のＤフリップフロップ４６ａ，４６ｂ，４６ｃの各々が、テストデータ信号の入力のための入力フリップフロップの機能と、テスト結果信号の出力のための出力フリップフロップの機能とを兼備しているので、テスト回路の規模が小さくなっている。また、テストデータ信号をラッチするためのパルスＰ１と、テスト結果信号をラッチするためのパルスＰ２とを有する内部クロック信号ＸＯＲを第１のイクスクルーシブＯＲゲート４１と遅延回路４２とで生成することとしたので、外部から１つのテストクロック信号ＴＣＬＫを供給するだけでよいという利点が得られる。
【００３４】
なお、図１及び図４の例ではテストデータ信号の付与とテスト結果信号の観測とを従来のＢＳＴ技術と同様のスキャン動作により達成することとしたが、これに限定されるものではない。また、本発明は、ディジタル集積回路に限らず、アナログ集積回路にも適用可能である。
【００３５】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＰＣボード上において集積回路の信号端子が印刷配線に正常に電気接続されているときと、電気接続されていないときとの負荷容量の差から、該信号端子のオープン不良を検知することとしたので、該集積回路がＰＣボード上でどのような素子に接続されるかに関わりなくオープン不良を検知できる。したがって、ＰＣボード全体における半田付け欠陥の高い検出率を達成できる効果が得られる。
【図面の簡単な説明】
【図１】本発明に係る集積回路の構成例を示す回路図である。
【図２】図１の集積回路のテスト動作を示すタイミングチャート図である。
【図３】各々図１中の構成を拡張したテスト回路を内蔵した４個の集積回路を含む複数の回路要素を実装したＰＣボードの例を示すブロック図である。
【図４】本発明に係る集積回路の他の構成例を示す回路図である。
【図５】図４の集積回路のテスト動作を示すタイミングチャート図である。
【符号の説明】
５  ＰＣボード（印刷回路基板）
１０  集積回路
１０ａ，１０ｂ，１０ｃ，１０ｄ  集積回路
１１  内部論理（内部回路手段）
１２  トライステートバッファ
２１  Ｄフリップフロップ（入力フリップフロップ）
２２ａ，２２ｂ，２２ｃ  トライステートバッファ
２３ａ，２３ｂ，２３ｃ  イクスクルーシブＯＲゲート（論理ゲート）
２４  ＡＮＤゲート
２５  セレクタ
２６  Ｄフリップフロップ（出力フロップフロップ）
３０  集積回路
３１  内部論理（内部回路手段）
３２  トライステートバッファ
４１  イクスクルーシブＯＲゲート
４２  遅延回路
４３  セレクタ
４４ａ，４４ｂ，４４ｃ  セレクタ
４５ａ，４５ｂ，４５ｃ  セレクタ
４６ａ，４６ｂ，４６ｃ  Ｄフリップフロップ（入力フリップフロップ，出力フリップフロップ）
４７ａ，４７ｂ，４７ｃ  トライステートバッファ
４８ａ，４８ｂ，４８ｃ  イクスクルーシブＯＲゲート（論理ゲート）
ＡＮＤ  論理積信号
Ｃ  ＰＣボードの配線が持つ浮遊容量
ＤＩ  トライステートバッファの入力信号
ＤＩａ，ＤＩｂ，ＤＩｃ  トライステートバッファの入力信号
ＤＯａ，ＤＯｂ，ＤＯｃ  トライステートバッファの出力信号
ＩＮ１，ＩＮ２  入力端子（信号端子）
ＯＵＴ  出力端子（信号端子）
ＴＣＫ１，ＴＣＫ２  テストクロック信号
ＴＣＬＫ  テストクロック信号
ＴＣＴＬ  テスト制御信号
ＴＤＩ  テストデータ信号
ＴＤＯ  テスト結果信号
ＸＯＲ  内部クロック信号
ＸＯＲａ，ＸＯＲｂ，ＸＯＲｃ  論理信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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