(57)【特許請求の範囲】
【請求項１】
第１電圧範囲を有する入力データ信号をクロック制御信号に応じて受信してラッチし、出力データ信号対として出力するよう構成された出力バッファと、
レベルシフタとインピーダンスコントローラとの両方を備えるレベルシフティング回路であって、インピーダンスコントロール信号の第１論理状態に応じて、インピーダンス状態を制御するためにインピーダンス駆動データを出力ライン対を通して出力するよう構成され、前記インピーダンスコントロール信号の第２論理状態に応じて、前記出力バッファから前記出力データ信号対を直接受信して、前記第１電圧範囲よりも広い第２電圧範囲を有するプルアップ出力データ信号及びプルダウン出力データ信号を前記出力ライン対を通してそれぞれ転送するよう構成されたレベルシフティング回路と、
前記レベルシフティング回路からの前記インピーダンス駆動データに応じてデータ出力端をハイインピーダンス状態に維持すると共に、最終データを前記データ出力端を通して外部に出力するために、前記レベルシフティング回路からの前記プルアップ出力データ信号及びプルダウン出力データ信号に応じて出力ドライビング処理を実行する出力ドライバとを備え、
前記レベルシフティング回路は、前記プルアップ出力データ信号及びプルダウン出力データ信号を転送する前記出力ライン対を前記レベルシフタとは並列にプルアップするプルアップ回路を、前記出力データ信号対の一方に応じて接続することを特徴とする半導体装置のデータ出力回路。
【請求項２】
前記出力バッファは、クロックCMOSインバータとインバータラッチとでなることを特徴とする請求項１に記載の半導体装置のデータ出力回路。
【請求項３】
前記インピーダンスコントロール信号の第１論理状態は論理レベル“ハイ”で、第２論理状態は論理レベル“ロー”であることを特徴とする請求項１に記載の半導体装置のデータ出力回路。
【請求項４】
前記半導体装置は揮発性半導体メモリ装置であることを特徴とする請求項１に記載の半導体装置のデータ出力回路。
【請求項５】
半導体メモリ装置に適合し、プルダウン出力データ信号が出力ドライバのｎチャネルトランジスタのゲートに接続されたレベルシフティング回路において、
ゲートターミナルが互いのドレインターミナルにクロスカップルされ、動作電源電圧にソースターミナルが共通で連結されたｐチャンネルクロスカップルトランジスタ対(MP5,MP6)と、
前記ｐチャンネルクロスカップルトランジスタ対(MP5,MP6)のドレインターミナルと接地電源電圧との間に第1,2電流パスを定義するドレイン-ソースチャンネルがそれぞれ形成され、ゲートターミナルに第１電圧範囲を有する出力データ信号対(DATACB,DATAC)をそれぞれ対応的に受信する差動トランジスタ対(MN5,MN6)と、
前記差動トランジスタ対(MN5,MN6)の前記第１電流パス側にある差動トランジスタ(MN5)のソースターミナルと前記接地電源電圧との間にドレイン-ソースチャンネルが連結され、ゲートターミナルに第１インピーダンスコントロール信号(HZB)を受信する第１ｎチャンネルトランジスタ(MN13)、及び前記第２電流パス側にある差動トランジスタ(MN6)とドレイン-ソースチャンネルが並列で連結され、ゲートターミナルに前記第１インピーダンスコントロール信号とは反対ロジックを有する第２インピーダンスコントロール信号(HZ)を受信する第２ｎチャンネルトランジスタ(MN14)とからなるインピーダンスコントロールトランジスタ対(MN13,MN14)と、
前記ｐチャンネルクロスカップルトランジスタ対(MP5,MP6)のドレインターミナルのうちの１つに形成されて、第２電圧範囲を有するプルダウン出力データ信号(DOD)が出力される出力ライン(L4)と前記動作電源電圧(VDDQ)との間にドレイン-ソースチャンネルが順次直列で連結され、ゲートターミナルに前記第１インピーダンスコントロール信号(HZB)及び前記出力データ信号対のうちの１つの信号(DATACB)をそれぞれ受信する第1,2プルアップｎチャンネルトランジスタ(MN15,MN16)とを備えることを特徴とするレベルシフティング回路。
【請求項６】
前記第２インピーダンスコントロール信号は、半導体メモリ装置のライト動作モード又は待機動作モードでハイレベルとして印加されることを特徴とする請求項５に記載のレベルシフティング回路。
【請求項７】
前記第２インピーダンスコントロール信号は、半導体メモリ装置のリード動作モードでローレベルとして印加されることを特徴とする請求項６に記載のレベルシフティング回路。
【請求項８】
半導体メモリ装置に適合し、プルアップ出力データ信号が出力ドライバのｐチャネルトランジスタのゲートに接続されたレベルシフティング回路において、
ゲートターミナルが互いのドレインターミナルにクロスカップルされ、動作電源電圧にソースターミナルが共通に連結されたｐチャンネルクロスカップルトランジスタ対(MP3,MP4)と、
前記ｐチャンネルクロスカップルトランジスタ対(MP3,MP4)のドレインターミナルと接地電源電圧との間に第1,第２電流パスを定義するドレイン-ソースチャンネルがそれぞれ形成され、ゲートターミナルに第１電圧範囲を有する出力データ信号対(DATACB,DATAC)をそれぞれ対応して受信する差動トランジスタ対(MN3,MN4)と、
前記差動トランジスタ対(MN3,MN4)の前記第２電流パス側にある差動トランジスタ(MN4)のソースターミナルと前記接地電源電圧との間にドレイン-ソースチャンネルが連結され、ゲートターミナルに第１インピーダンスコントロール信号(HZB)を受信する第１ｎチャンネルトランジスタ(NM11)、及び前記第1電流パス側にある差動トランジスタ(MN3)とドレイン-ソースチャンネルが互いに並列で連結されゲートターミナルに前記第１インピーダンスコントロール信号とは反対ロジックを有する第２インピーダンスコントロール信号(HZ)を受信する第2ｎチャンネルトランジスタ(MN10)とでなるインピーダンスコントロールトランジスタ対(MN10,MN11)と、
前記ｐチャンネルクロスカップルトランジスタ対(MP3,MP4)のドレインターミナルのうちの１つに形成されて、第２電圧範囲を有するプルダウン出力データ信号(DOU)が出力される出力ライン(L3)と前記動作電源電圧(VDDQ)との間にドレイン-ソースチャンネルが順次直列に連結されゲートターミナルに前記出力データ信号対のうちの１つの信号(DATACB)を受信するプルアップｎチャンネルトランジスタ(MN12)とを備え、
前記第１インピダンスコントロール信号は、半導体メモリ装置のライト動作モード又は待機動作モードでローレベルとして印加され、半導体メモリ装置のリード動作モードでハイレベルとして印加されることを特徴とするレベルシフティング回路。
【請求項９】
データ出力回路を有する半導体装置において、
前記データ出力回路が、
第１電圧範囲を有する入力データ信号をクロック制御信号に応じて受信してラッチし、出力データ信号対として出力するよう構成された出力バッファと、
レベルシフタとインピーダンスコントローラとの両方を備えるレベルシフティング回路であって、インピーダンスコントロール信号の第１論理状態に応じて、インピーダンス状態を制御するためにインピーダンス駆動データを出力ライン対を通して出力するよう構成され、前記インピーダンスコントロール信号の第２論理状態に応じて、前記出力バッファから前記出力データ信号対を直接受信して、前記第１電圧範囲よりも広い第２電圧範囲を有するプルアップ出力データ信号及びプルダウン出力データ信号を前記出力ライン対を通してそれぞれ転送するよう構成されたレベルシフティング回路と、
前記レベルシフティング回路からの前記インピーダンス駆動データに応じてデータ出力端をハイインピーダンス状態に維持すると共に、最終データを前記データ出力端を通して外部に出力するために、前記レベルシフティング回路からの前記プルアップ出力データ信号及びプルダウン出力データ信号に応じて出力ドライビング処理を実行する出力ドライバとを備え、
前記レベルシフティング回路は、前記プルアップ出力データ信号及びプルダウン出力データ信号を転送する前記出力ライン対を前記レベルシフタとは並列にプルアップするプルアップ回路を、前記出力データ信号対の一方に応じて接続することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、データ入出力回路に係るもので、特に半導体装置のデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路が益々複雑になるに従い、シリコンチップ上に集積されるＣＭＯＳトランジスタの個数も比例して増加する。電力の消耗を減らし動作速度を増加させるために、チップの内部に用いられる電源供給電圧は、例えば５Ｖから３．３Ｖ又は２，５Ｖ、或いはそれ以下に次第に低下されつつある。
【０００３】
それで、通常の半導体メモリの集積回路チップには、外部の電源電圧を降下して内部の回路で必要とされる電圧を生成する内部電源電圧発生回路が設置されている。反対に、チップ外部のデバイスとのインターフェース及びチップ内部の特定のトランジスタに対する駆動能力を増加させるため、相対的に高い電圧も必要であるので、外部の電源電圧を昇圧してワードラインなどの必要な回路に前記昇圧された電圧を提供する昇圧回路も採用している。
【０００４】
前記内部電源電圧発生回路を有する半導体装置においては、外部デバイスとの信号インターフェースのレベルを合わせるため、多様な種類の外部電源電圧レベルに応じて動作する出力回路を必要とする。前記半導体装置のデータ出力回路は、通常、出力バッファ、ハイインピーダンスコントロール回路、及び出力ドライバの外にも、内部電源電圧のレベルで生成された出力データを外部電圧のレベルに変換させて出力端に出力する電圧レベル変換用レベルシフタを備える。
【０００５】
次いで、半導体装置のデータ出力回路において、出力バッファから出力される出力データ信号フェアは、ハイインピーダンスコントロール回路ブロックに印加されて、２次的な出力データ信号フェアとして生成される。次いで、生成した出力データ信号フェアはレベルシフタにより電圧変換された後、出力ドライバを通して外部に出力される最終的な出力データとして出力される。
【０００６】
以下、従来のデータ出力回路を図３及び図４を用いて説明する。
【０００７】
図３は、通常のデータ出力回路の概略的ブロック図で、出力バッファ１０、ＨＺ（ハイインピーダンス）コントロール部２０、レベルシフタ３０、出力ドライバ４０の相互連結構成が図示されている。
【０００８】
図中、出力バッファ１０とＨＺコントロール部２０は内部電源電圧ＶＤＤを受けて動作を行い、レベルシフタ３０と出力ドライバ４０は前記内部電源電圧ＶＤＤより高いレベルの動作電源電圧ＶＤＤＱを受けて動作を行う。ここで、前記動作電源電圧ＶＤＤＱは外部電源電圧とすることができ、場合によって約１．８Ｖ、２．５Ｖ、３．３Ｖ又は５Ｖのうちの１つとすることができる。
【０００９】
このように構成されて、出力バッファ１０から出力した出力データ信号対は、ハイインピーダンスコントロール部２０に印加されて２次的な出力データ信号対として出力された後、レベルシフタ３０に提供されて電圧変換される。次いで、前記電圧の変換した信号対は、出力ドライバ４０に印加されて最終的な出力データを得るに用いられる。
【００１０】
ところが、このような出力データの出力過程がいろんなブロックを通して長い経路を経るに従い、データ出力スピード及びハイインピーダンス遷移スピードが遅くなる。
【００１１】
以下、図４を用いてデータ出力回路を詳しく説明する。
【００１２】
前記出力バッファ１０は、ｐ及びｎチャンネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２とインバータＩＮ１とでなるクロックＣＭＯＳインバータと、出力端に入力端が互いに連結された構造のインバータＩＮ２，ＩＮ３でなるラッチＬ１とから構成される。
【００１３】
前記ＨＺコントロール部２０は、ハイインピーダンスコントロール信号ＨＺの反転信号ＨＺＢをインバーティングするインバータＩＮ４と、前記ラッチＬ１内のインバータＩＮ２，ＩＮ３の各出力信号の出力データ信号対ＤＡＴＡＣＢ，ＤＡＴＡＣを一方の入力端で受信し、前記インバータＩＮ４の出力を他方の入力端に入力して、それぞれＮＯＲゲーティングするＮＯＲゲートＮＯＲ１，ＮＯＲ２とから構成される。
【００１４】
前記レベルシフタ３０は、前記ＮＯＲゲートＮＯＲ１，ＮＯＲ２の各出力に連結されたレベルシフタからなり、１つのレベルシフタは、ゲートターミナルが互いのドレインターミナルにクロスカップルされ、動作電源電圧ＶＤＤＱにソースターミナルが共通に連結されたＰチャンネルクロスカップルトランジスタ対ＭＰ３，ＭＰ４と、前記Ｐチャンネルクロスカップルトランジスタ対ＭＰ３，ＭＰ４のドレインターミナルと接地電源電圧間にドレイン−ソースチャンネル（ｄｒａｉｎ−ｓｏｕｒｃｅ  ｃｈａｎｎｅｌ）がそれぞれ形成され、ゲートターミナルに前記ＮＯＲゲートＮＯＲ１の出力を反転するインバータＩＮ５の出力及び前記ＮＯＲゲートＮＯＲ１の出力をそれぞれ受信する差動トランジスタフェアＭＮ３，ＭＮ４とを備え、残りの１つのレベルシフタは、同様に、ゲートターミナルが互いのドレインターミナルにクロスカップルされ、動作電源電圧ＶＤＤＱにソースターミナルが共通に連結されたＰチャンネルクロスカップルトランジスタ対ＭＰ５，ＭＰ６と、前記Ｐチャンネルクロスカップルトランジスタ対ＭＰ５，ＭＰ６のドレインターミナルと接地電源電圧間にドレイン−ソースチャンネルがそれぞれ形成され、ゲートターミナルに前記ＮＯＲゲートＮＯＲ２の出力及び前記ＮＯＲゲートＮＯＲ２の出力を反転するインバータＩＮ６の出力をそれぞれ受信する差動トランジスタ対ＭＮ５，ＭＮ６とを備える。
【００１５】
前記出力ドライバ４０は、前記ＮＯＲゲートＮＯＲ１に連結されたレベルシフタの出力に応答するプルアップトランジスタＭＰ８と、前記ＮＯＲゲートＮＯＲ２に連結されたレベルシフタの出力に応答するプルダウントランジスタＭＮ８とを備える。
以下、このように構成された図４の動作を説明する。
【００１６】
メモリセルに貯蔵されたデータを外部に出力するリード動作モードにおいて、第１電圧範囲の０Ｖ／３．３Ｖ振幅を持つ入力データ信号ＤＡＴＡＢが前記クロックＣＭＯＳインバータの入力端に印加され、クロック制御信号ＫＤＡＴＡが論理レベル“ハイ”として印加されると、前記入力データ信号ＤＡＴＡＢは論理インバーティングされてトランジスタＭＰ２のドレイン端子に現れる。例えば、前記入力データ信号ＤＡＴＡＢが前記第１電圧範囲で論理レベル“ハイ”として前記入力端に印加したとすれば、インバータＩＮ２の入力端に論理レベル“ロー”として提供される。ここで、前記出力バッファ１０に印加される入力データ信号ＤＡＴＡＢはメモリセルに連結されたビットライン上のデータを感知増幅するメインセンスアンプで提供されるセンス出力信号対ＳＡＳ，ＳＡＳＢのうちで１つであることができる。
【００１７】
前記出力バッファ１０内の前記ラッチＬ１は、前記インバータＩＮ２を通してハイレベルの出力データ信号ＤＡＴＡＣＢを出力し、前記インバータＩＮ３を通してローレベルの出力データ信号ＤＡＴＡＣを出力する。ここで、前記ハイ及びローレベルの出力データ信号は出力データ信号対という用語で称される。
【００１８】
前記ハイレベルの出力データ信号ＤＡＴＡＣＢがＮＯＲゲートＮＯＲ１の一方の入力端に印加され、ハイインピーダンスコントロール信号ＨＺが第２状態のローレベルとして他方の入力端に印加されれば、前記ＮＯＲゲートＮＯＲ１の出力は論理ローとなる。一方、前記ＮＯＲゲートＮＯＲ２の出力は論理ハイとなる。
【００１９】
前記ＮＯＲゲートＮＯＲ１の出力を受信するレベルシフタは、アナログ差動増幅器のディジタル形態のＤＣＶＳＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｃａｓｃａｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ）回路としてのレベルシフティング動作を行って、前記第１電圧範囲よりも広い第２電圧範囲を有するプルアップ出力データ信号ＤＯＵを出力ラインを通して論理“ハイ”として出力する。ここで、前記論理“ハイ”は前記動作電源電圧ＶＤＤＱのレベルに従い異なるが、約５Ｖレベルを有することができる。
【００２０】
一方、前記ＮＯＲゲートＮＯＲ２の出力を受信するレベルシフタは、前記レベルシフタと同様なレベルシフティング動作を行って、前記第１電圧範囲よりも広い第２電圧範囲を有するプルダウン出力データ信号ＤＯＤを出力ラインを通して論理“ハイ”として出力する。この場合、前記論理“ハイ”も第２電圧範囲でのハイレベルである。ここで、前記レベルシフタ３０のＰチャンネルトランジスタＭＰ４，ＭＰ６の各ドレイン端子は前記出力ラインとなり、２つの出力ラインは出力ライン対と言われる。
【００２１】
従って、出力ドライバ４０内のプルアップトランジスタＭＰ８はｐチャンネルトランジスタ動作を行ってオフされ、プルダウントランジスタＭＮ８はｎチャンネルトランジスタ動作を行ってオン状態になって、最終出力データはローとなる。この場合、前記ローレベルの出力データは０Ｖのレベルと見なされるので、実質的にレベルシフティングされたと考えにくい。しかし、ハイレベルの出力データが出力される場合は、実質的に出力データに対するレベルシフティングが行われる。
【００２２】
ローレベルが出力データとして出力される上述の場合とは反対に、図４において前記入力データ信号ＤＡＴＡＢが前記第１電圧範囲で論理レベル“ロー”として前記入力端に印加されれば、インバータＩＮ２の入力端に論理レベル“ハイ”として提供される。
【００２３】
従って、前記ラッチＬ１は前記インバータＩＮ２を通してローレベルの出力データ信号ＤＡＴＡＣＢを出力し、前記インバータＩＮ３を通してハイレベルの出力データ信号ＤＡＴＡＣを出力する。前記ローレベルの出力データ信号ＤＡＴＡＣＢがＮＯＲゲートＮＯＲ１の一方の入力端に印加され、ハイインピーダンスコントロール信号ＨＺがローレベルとして他方の入力端に印加されると、前記ＮＯＲゲートＮＯＲ１の出力は論理ハイになる。そして、前記ＮＯＲゲートＮＯＲ２の出力は論路ローになる。
【００２４】
前記ＮＯＲゲートＮＯＲ１の出力を受信するレベルシフタはプルアップ出力データ信号ＤＯＵを論理“ロー”として出力する。そして、前記ＮＯＲゲートＮＯＲ２の出力を受信するレベルシフタはレベルシフティング動作を行って、前記第１電圧範囲よりも広い第２電圧範囲を有するプルダウン出力データ信号ＤＯＤを論理“ロー”として出力する。
【００２５】
従って、出力ドライバ４０内のプルアップトランジスタＭＰ８はオン状態になり、プルダウントランジスタＭＮ８はオフ状態になって、最終出力データＤＱのレベルは第２電圧範囲での論理レベル“ハイ”となる。この場合、前記“ハイ”は前記内部電源電圧ＶＤＤのレベルが約３．３Ｖで、前記動作電源電圧ＶＤＤＱのレベルが約５Ｖであれば、約５Ｖのレベルになって、実質的にレベルシフティングになったことがわかる。
【００２６】
一方、リード動作の他にライト動作又は待機動作モードにおいて、ハイインピーダンスコントロール信号ＨＺはハイレベルとして印加される。即ち、ハイインピーダンスコントロール信号ＨＺの反転信号ＨＺＢはローである。この場合、前記ＮＯＲゲートＮＯＲ１と前記ＮＯＲゲートＮＯＲ２の出力は、前記出力データ信号対ＤＡＴＡＣＢ，ＤＡＴＡＣの論理にかかわらずに両方が“ロー”になる。
【００２７】
従って、前記ＮＯＲゲートＮＯＲ１の出力を受信するレベルシフタはプルアップ出力データ信号ＤＯＵを論理“ハイ”として出力し、前記ＮＯＲゲートＮＯＲ２の出力を受信するレベルシフタはプルダウン出力データ信号ＤＯＤを論理“ロー”として出力する。それで、出力ドライバ４０内のプルアップトランジスタＭＰ８とプルダウントランジスタＭＮ８は両方がターンオフ状態となって、出力端は“ハイインピーダンス”状態になる。
【００２８】
前記図４の回路において、出力データＤＱが出力されるためには、前記入力データ信号ＤＡＴＡＢが出力バッファ１０に印加されてからＨＺコントロール部２０、レベルシフタ３０、及び出力ドライバ４０の動作が連続して行われなければならない。それで、出力データの出力過程が長い経路を経る必要があるため、データ出力スピード及びハイインピーダンス状態への遷移スピードが相対的に遅くなる。
【００２９】
特に、ＨＳＴＬ（Ｈｉｇｈ  Ｓｐｅｅｄ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ）インターフェース又はＬＶＴＴＬインターフェースである場合、前記ＨＺコントロール部２０で行われる前記ゲーティング動作と前記レベルシフタ３０のレベルシフティング動作は相当の時間を要するため、出力スピードの遅延に莫大な影響を与える。又、図４に示した通常のレベルシフタ回路は、いろんな外部電圧レベル毎にプルアップ遷移時間が異なるため、出力速度を１つのレベルシフタ回路として用いて調整することが難しく、出力のプルアップとプルダウンの速度差により出力信号のスキューが発生する。
【００３０】
尚、本分野においてレベルシフタ及びその適用技術は多様な先行技術に開示されており、その例としては、米国特許Ｎｏ．５，７２３，９８６にレベルシフティング回路が開示され、レベルシフティング回路を有する半導体メモリ装置用出力バッファは米国特許Ｎｏ．５，４７６，３１３に開示されている。
【００３１】
【発明が解決しようとする課題】
本発明の目的は、上記の問題を解決できる半導体装置のデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置を提供するにある。
【００３２】
本発明の他の目的は、データ出力スピード及びハイインピーダンス遷移スピードを増加又は最大化し得るデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置を提供することにある。
【００３３】
本発明の又他の目的は、プルアップ動作とプルダウン動作のときに出力信号間のスキューを最小化できるデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置を提供することにある。
【００３４】
本発明の又他の目的は、データ出力スピード及びハイインピーダンス遷移スピードを増加又は最大化させながら優秀なドライビング能力及び低漏泄電流特性を有するレベルシフティング回路を提供することにある。
【００３５】
【課題を解決するための手段】
前記目的を達成するために、本発明による半導体装置のデータ出力回路は、第１電圧範囲を有する入力データ信号をクロック制御信号に応じて受信してラッチし、出力データ信号対として出力するよう構成された出力バッファと、レベルシフタとインピーダンスコントローラとの両方を備えるレベルシフティング回路であって、インピーダンスコントロール信号の第１論理状態に応じて、インピーダンス状態を制御するためにインピーダンス駆動データを出力ライン対を通して出力するよう構成され、前記インピーダンスコントロール信号の第２論理状態に応じて、前記出力バッファから前記出力データ信号対を直接受信して、前記第１電圧範囲よりも広い第２電圧範囲を有するプルアップ出力データ信号及びプルダウン出力データ信号を前記出力ライン対を通してそれぞれ転送するよう構成されたレベルシフティング回路と、前記レベルシフティング回路からの前記インピーダンス駆動データに応じてデータ出力端をハイインピーダンス状態に維持すると共に、最終データを前記データ出力端を通して外部に出力するために、前記レベルシフティング回路からの前記プルアップ出力データ信号及びプルダウン出力データ信号に応じて出力ドライビング処理を実行する出力ドライバとを備え、前記レベルシフティング回路は、前記プルアップ出力データ信号及びプルダウン出力データ信号を転送する前記出力ライン対を前記レベルシフタとは並列にプルアップするプルアップ回路を、前記出力データ信号対の一方に応じて接続することを特徴とする。
【００３７】
又、本発明の半導体装置は、データ出力回路を有する半導体装置において、前記データ出力回路が、第１電圧範囲を有する入力データ信号をクロック制御信号に応じて受信してラッチし、出力データ信号対として出力するよう構成された出力バッファと、レベルシフタとインピーダンスコントローラとの両方を備えるレベルシフティング回路であって、インピーダンスコントロール信号の第１論理状態に応じて、インピーダンス状態を制御するためにインピーダンス駆動データを出力ライン対を通して出力するよう構成され、前記インピーダンスコントロール信号の第２論理状態に応じて、前記出力バッファから前記出力データ信号対を直接受信して、前記第１電圧範囲よりも広い第２電圧範囲を有するプルアップ出力データ信号及びプルダウン出力データ信号を前記出力ライン対を通してそれぞれ転送するよう構成されたレベルシフティング回路と、前記レベルシフティング回路からの前記インピーダンス駆動データに応じてデータ出力端をハイインピーダンス状態に維持すると共に、最終データを前記データ出力端を通して外部に出力するために、前記レベルシフティング回路からの前記プルアップ出力データ信号及びプルダウン出力データ信号に応じて出力ドライビング処理を実行する出力ドライバとを備え、前記レベルシフティング回路は、前記プルアップ出力データ信号及びプルダウン出力データ信号を転送する前記出力ライン対を前記レベルシフタとは並列にプルアップするプルアップ回路を、前記出力データ信号対の一方に応じて接続することを特徴とする。
【００３８】
このような本発明に係るデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置によると、データ出力スピード及びハイインピダンス遷移スピードが改善され、プルアップ動作とプルダウン動作のときに出力信号間のスキューが最小化され、優れたドライビング能力が得られる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００４０】
図１は、本発明に係るデータ出力回路のブロック図である。図１を図３と比較すると、出力バッファ１０と出力ドライバ４０の構成は同一であり、図３のＨＺコントロール部２０とレベルシフタ３０の構成の代わりに、図１において１つの回路ブロック、即ちＨＺコントロール及びレベルシフタ２５が示される。図中、出力バッファ１０は内部電源電圧ＶＤＤを受けて動作を行い、残りのブロックは前記内部電源電圧ＶＤＤよりは高いレベルお動作電源電圧ＶＤＤＱを受けて動作を行う。
【００４１】
ここで、前記動作電源電圧ＶＤＤＱは、外部電源電圧にすることができ、適用条件に従い約１．８Ｖ、２．５Ｖ、３．３Ｖ、５Ｖのうちの１つであることができる。前記図１のブロック構成は、図３の４ブロック構成を単純に３つのブロックに変更しただけのものでなく、上記の従来の問題点を解決するために工夫されたものであって、これに関しては図２を用いて詳しく説明する。
【００４２】
図２に示すように、出力バッファ１０は、第１電圧範囲を有する入力データ信号ＤＡＴＡＢをクロック制御信号ＫＤＡＴＡに応じて受信しラッチして、出力データ信号対ＤＡＴＡＣＢ，ＤＡＴＡＣとして出力する。
【００４３】
ハイインピーダンスコントロール及びレベルシフタ２５は、ハイインピーダンスコントロール信号ＨＺの第１状態の“ハイ”に従い、ハイインピーダンス状態を制御するためのハイインピーダンス駆動データを出力ライン対Ｌ３，Ｌ４を通して出力し、前記ハイインピーダンスコントロール信号ＨＺの第２状態に従い、前記出力データ信号対ＤＡＴＡＣＢ，ＤＡＴＡＣを受信して、前記第１電圧範囲よりも広い第２電圧範囲を有するプルアップ出力データ信号ＤＯＵ及びプルダウン出力データ信号ＤＯＤを前記出力ライン対Ｌ３，Ｌ４を通してそれぞれ出力する。
【００４４】
出力ドライバ４０は、前記インピダンス駆動データに応じてデータ出力端Ｌ５をハイインピーダンス状態に維持し、外部に提供される出力データＤＱを前記データ出力端Ｌ５を通して出力するため、前記プルアップデータ信号ＤＯＵ及びプルダウンデータ信号ＤＯＤに応じて出力ドライビングを行う。
【００４５】
図２において、出力バッファ１０と出力ドライバ４０の構成は上述の図４の構成と同一である。本発明の技術的思想に従い改善されたＨＺコントロール及びレベルシフタ２５で、１つのレベルシフタは、ゲートターミナルが互いのドレインターミナルにクロスカップルされ、動作電源電圧ＶＤＤＱにソースターミナルが共通に連結されたｐチャンネルクロスカップルトランジスタ対ＭＰ５，ＭＰ６と、前記ｐチャンネルクロスカップルトランジスタフェアＭＰ５，ＭＰ６のドレインターミナルと接地電源電圧間に第１，第２電流パスを定義するドレイン−ソースチャンネルがそれぞれ形成され、ゲートターミナルに第１電圧範囲を有する出力データ信号対ＤＡＴＡＣＢ，ＤＡＴＡＣをそれぞれ対応して受信する作動トランジスタ対ＭＮ５，ＭＮ６と、前記差動トランジスタ対ＭＮ５，ＭＮ６の前記第１電流パス側にある差動トランジスタＭＮ５のソースターミナルと前記接地電源電圧間にドレイン−ソースチャンネルが連結され、ゲートターミナルに第１ハイインピーダンスコントロール信号ＨＺＢを受信する第１ＮチャンネルトランジスタＮＭ１３、及び前記第２電流パス側にある差動トランジスタＭＮ６とドレイン−ソースチャンネルが互いに並列に連結され、ゲートターミナルに前記第１ハイインピーダンスコントロール信号とは反対ロジックを有する第２ハイインピーダンスコントロール信号ＨＺを受信する第２ＮチャンネルトランジスタＭＮ１４からなるハイインピーダンスコントロールトランジスタ対ＭＮ１３，ＭＮ１４と、前記ｐチャンネルクロスカップルトランジスタ対ＭＰ５，ＭＰ６のドレインターミナルのうちの１つに形成されて、第２電圧範囲を有するプルダウン出力データ信号ＤＯＤが出力される出力ラインＬ４と前記動作電源電圧ＶＤＤＱとの間にドレイン−ソースチャンネルが順次直列に連結され、ゲートターミナルに前記第１ハイインピーダンスコントロール信号ＨＺＢ及び前記出力データ信号対のうちの１つの信号ＤＡＴＡＣＢをそれぞれ受信する第１，第２プルアップＮチャンネルトランジスタＭＮ１５，ＭＮ１６とを備える。
【００４６】
又、他の１つのレベルシフタは、ゲートターミナルが互いのドレインターミナルにクロスカップルされ、動作電源電圧ＶＤＤＱにソースターミナルが共通に連結されたＰチャンネルクロスカップルトランジスタ対ＭＰ３，ＭＰ４と、前記Ｐチャンネルクロスカップルトランジスタ対ＭＰ３，ＭＰ４のドレインターミナルと接地電源電圧間に第１，２電流パスを定義するドレイン−ソースチャンネルがそれぞれ形成され、ゲートターミナルで第１電圧範囲を有する出力データ信号対ＤＡＴＡＣＢ，ＤＡＴＡＣをそれぞれ対応的に受信する差動トランジスタ対ＭＮ３，ＭＮ４と、前記差動トランジスタ対ＭＮ３，ＭＮ４の前記第２電流パス側にある差動トランジスタＭＮ４のソースターミナルと前記接地電源電圧間にドレイン−ソースチャンネルが連結され、ゲートターミナルに第１ハイインピーダンスコントロール信号ＨＺＢを受信する第１ＮチャンネルトランジスタＭＮ１１と、前記第１電流パス側にある差動トランジスタＭＮ３とドレイン−ソースチャンネルが互いに並列で連結され、ゲートターミナルに前記第１ハイインピーダンスコントロール信号とは反対ロジックを有する第２ハイインピーダンスコントロール信号ＨＺを受信する第２ＮチャンネルトランジスタＮＭ１０とでなるハイインピダンスコントロールトランジスタ対ＭＮ１０，ＭＮ１１と、前記Ｐチャンネルクロスカップルトランジスタ対ＭＰ３，ＭＰ４のドレインターミナル中の１つに形成されて、第２電圧範囲を有するプルアップ出力データ信号ＤＯＵが出力される出力ラインＬ３と前記動作電源電圧ＶＤＤＱとの間にドレイン−ソースチャンネルが順次直列に連結され、ゲートターミナルに前記出力データ信号対のうちの１つの信号ＤＡＴＡＣＢを受信するプルアップＮチャンネルトランジスタＭＮ１２とを有する。
【００４７】
図２では図４に示したＮＯＲゲートＮＯＲ１，ＮＯＲ２が除去されているため、ゲーティングに掛かる遅延時間がない。以下、このように構成された図２の回路動作を説明する。
【００４８】
メモリセルに貯蔵されたデータを外部に出力するリード動作モードにおいて、入力データ信号ＤＡＴＡＢが前記第１電圧範囲で論理レベル“ハイ”として前記入力端に印加されれば、インバータＩＮ２の入力端に論理レベル“ロー”として提供される。
【００４９】
前記出力バッファ１０内の前記インバータＩＮ２はハイレベルの出力データ信号ＤＡＴＡＣＢを出力し、前記インバータＩＮ３はローレベルの出力データ信号ＤＡＴＡＣを出力する。前記ハイレベルの出力データ信号ＤＡＴＡＣＢは、レベルシフタ２５内のＮチャンネルＭＯＳトランジスタＭＮ３のゲート端子に直接的に印加されると共にＮチャンネルＭＯＳトランジスタＭＮ１２のゲート端子にも印加される。
【００５０】
ハイインピーダンスコントロール信号ＨＺが第２状態のローレベルとしてＮチャンネルＭＯＳトランジスタＭＮ１０のゲート端子に直接的に印加されると、ＮチャンネルＭＯＳトランジスタＭＮ１１のゲート端子にはハイインピーダンスコントロール信号ＨＺの反転信号ＨＺＢがハイレベルとして印加される。ＮチャンネルＭＯＳトランジスタＭＮ４のゲート端子には前記ローレベルの出力データ信号ＤＡＴＡＣが印加される。
【００５１】
従って、前記ＮチャンネルＭＯＳトランジスタＭＮ３，ＭＮ１１，ＭＮ１２は全てターンオンされ、ＮチャンネルＭＯＳトランジスタＭＮ１０，ＭＮ４は共にターンオフされる。前記ＮチャンネルＭＯＳトランジスタＭＮ３がターンオンされるに従いＰチャンネルＭＯＳトランジスタＭＰ４のゲート電圧は接地レベルの０Ｖに下降して、ＰチャンネルＭＯＳトランジスタＭＰ４はターンオンされ、出力ラインＬ３には前記動作電源電圧ＶＤＤＱが伝達される。
【００５２】
前記出力ラインＬ３に前記動作電源電圧ＶＤＤＱが最大の電圧レベルとして伝達されれば、前記出力ラインＬ３にゲート端子が連結された前記ＰチャンネルＭＯＳトランジスタＭＰ３は完全にターンオフ状態となる。この場合、ＮチャンネルＭＯＳトランジスタＭＮ１１はターンオンされるが、ＮチャンネルＭＯＳトランジスタＭＮ１４がターンオフされるため、前記出力ラインＬ３に伝達された第２電圧範囲（０Ｖから前記ＶＤＤＱの電圧レベルまで）でのハイレベルは、レベル低下なしにそのまま出力ドライバ４０内のプルアップトランジスタＭＰ８のゲートに印加される。
【００５３】
ここで、前記ＮチャンネルＭＯＳトランジスタＭＮ１２の役割は、前記入力データ信号ＤＡＴＡＢが論理レベル“ハイ”として印加されるときに、前記出力ラインＬ３を迅速に動作電源電圧ＶＤＤＱレベルにプルアップさせるためのものである。即ち、前記入力データ信号ＤＡＴＡＢが論理レベル“ロー”として印加された場合、前記出力ラインＬ３は約０Ｖのレベルを有するため、前記入力データ信号ＤＡＴＡＢが論理レベル“ハイ”として印加されるときに前記出力ラインＬ３が動作電源電圧ＶＤＤＱレベルに充分に上昇するまでは多少の時間が掛かる。
【００５４】
従って、プルアップ時間の最小化のために前記ＮチャンネルＭＯＳトランジスタＭＮ１２は、ドレイン端子に前記動作電源電圧ＶＤＤＱレベルを直接に受けて上記の場合に前記出力ラインＬ３に伝達するので、前記第１電圧範囲よりも広い第２電圧範囲を有するプルアップ出力データ信号ＤＯＵが出力ラインＬ３に論理“ハイ”として迅速に出力される。
【００５５】
通常、プルアップ速度がプルダウン速度に比べ遅いため出力信号のタイムスキューが発生するが、本発明の実施の形態例では前記ＮチャンネルＭＯＳトランジスタＭＮ１２によりプルアップとプルダウンに対するタイムスキューが最小化される。前記タイムスキューの最小化はトリガー（ｔｉｒｇｇｅｒｉｎｇ）後のラッチ動作が迅速になされることを意味する。
【００５６】
ここで、迅速なプルアップ動作のために前記トランジスタＭＮ１２をＮチャンネルＭＯＳトランジスタとして用いる理由は、漏洩電流を完全に防止するためである。即ち、Ｐチャンネルの場合は、外部電源電圧が高い場合にゲート端子に印加される電圧にかかわらず常にターンオンさせることができるためである。さらに、前記トランジスタＭＮ１２の使用は、出力ドライバ４０内のプルアップトランジスタＭＰ８のサイズを大きくしなくても、前記プルアップトランジスタＭＰ８が充分なドライビング能力を有するようにする。
【００５７】
つまり、前記入力データ信号ＤＡＴＡＢは論理ゲーティング過程を経ずに出力ラインＬ３に出力端が連結された前記レベルシフタにそのまま印加され、前記レベルシフタの迅速なレベルシフティング動作によりハイレベルのプルアップ出力データ信号ＤＯＵとして迅速に出力される。ここで、前記プルアップ出力データ信号ＤＯＵが有する論理レベル“ハイ”は動作電源電圧ＶＤＤＱのレベルに従い異なるが、約５Ｖレベルを有し得る。
【００５８】
一方、出力端Ｌ４に出力端が連結されたプルダウン用レベルシフタの動作は次のようである。
【００５９】
上記の場合と同様に、入力データ信号ＤＡＴＡＢが“ハイ”として印加される場合、前記ローレベルの出力データ信号ＤＡＴＡＣはＮチャンネルＭＯＳトランジスタＭＮ６のゲート端子に直接的に印加される。
【００６０】
ハイインピダンスコントロール信号ＨＺはローレベルとしてＮチャンネルＭＯＳトランジスタＭＮ１４のゲート端子に直接的に印加され、ＮチャンネルＭＯＳトランジスタＭＮ１３，ＭＮ１５のゲート端子にはハイインピダンスコントロール信号ＨＺの反転信号ＨＺＢがハイレベルとして印加される。ＮチャンネルＭＯＳトランジスタＭＮ５，ＭＮ１６のゲート端子には前記ハイレベルの出力データ信号ＤＡＴＡＣＢが印加される。従って、前記ＮチャンネルＭＯＳトランジスタＭＮ５，ＭＮ１３，ＭＮ１５，ＭＮ１６は全てがターンオンされ、ＮチャンネルＭＯＳトランジスタＭＮ１４，ＭＮ６は共にターンオフされる。
【００６１】
前記ＮチャンネルＭＯＳトランジスタＭＮ５，ＭＮ１３がターンオンされるに従い、ＰチャンネルＭＯＳトランジスタＭＰ６のゲート電圧は接地レベルの０Ｖに下降してＰチャンネルＭＯＳトランジスタＭＰ６はターンオンされるため、出力ラインＬ４には前記動作電源電圧ＶＤＤＱが伝達される。ここで、第１電流パスは前記差動トランジスタＭＮ５のドレイン−ソースチャンネルになり、第２電流パスは前記差動トランジスタＭＮ６のドレイン−ソースチャンネルをさす。
【００６２】
前記出力ラインＬ４に前記動作電源電圧ＶＤＤＱが最大の電圧レベルとして伝達されれば、前記出力ラインＬ４にゲート端子が連結された前記ＰチャンネルＭＯＳトランジスタＭＰ５は完全にターンオフ状態となる。この場合、ＮチャンネルＭＯＳトランジスタＭＮ１４，ＭＮ６は共にターンオフされるので、前記出力ラインＬ４に伝達された第２電圧範囲でのハイレベルは、レベル低下なしにそのまま出力ドライバ４０内のプルダウントランジスタＭＮ８のゲートに印加される。
【００６３】
ここで、前記ＮチャンネルＭＯＳトランジスタＭＮ１５，ＭＮ１６の役割は、前記入力データ信号ＤＡＴＡＢが論理レベル“ハイ”として印加されるとき、前記出力ラインＬ４を迅速に動作電源電圧ＶＤＤＱレベルにプルアップさせるためのものである。つまり、前記入力データ信号ＤＡＴＡＢは論理ゲーティング過程を経ずに出力ラインＬ４に出力端が連結された前記レベルシフタにそのまま印加され、前記レベルシフタの迅速なレベルシフティング動作によりハイレベルのプルダウン出力データ信号ＤＯＤとして迅速に出力される。
【００６４】
前記出力ライン対Ｌ３，Ｌ４にそれぞれ現れるレベルシフティングされたプルアップ出力データ信号ＤＯＵ及びプルダウン出力データ信号ＤＯＤは、それぞれハイレベルとして前記出力ドライバ４０に印加される。従って、出力ドライバ４０内のプルアップトランジスタＭＰ８はＰチャンネルトランジスタ動作を行ってオフされ、プルダウントランジスタＭＮ８はＮチャンネルトランジスタ動作を行ってオン状態になる。よって、最終出力データは第２電圧範囲でのローレベルとして提供される。
【００６５】
ローレベルが出力データとして出力される上記の場合とは反対に、図２において前記入力データ信号ＤＡＴＡＢが前記第１電圧範囲で論理レベル“ロー”として前記入力端に印加されれば、インバータＩＮ２の入力端に論理レベル“ハイ”として提供される。従って、ローレベルの出力データ信号ＤＡＴＡＣＢとハイレベルの出力データ信号ＤＡＴＡＣが出力バッファ１０から得られる。
【００６６】
前記ローレベルの出力データ信号ＤＡＴＡＣＢはＮチャンネルＭＯＳトランジスタＭＮ３のゲート端子に直接的に印加されると共に、ＮチャンネルＭＯＳトランジスタＭＮ１２のゲート端子にも印加される。ハイインピーダンスコントロール信号ＨＺがローレベルとしてＮチャンネルＭＯＳトランジスタＭＮ１０のゲート端子に直接的に印加されると、ｎチャンネルＭＯＳトランジスタＭＮ１１のゲート端子にはハイインピーダンスコントロール信号ＨＺの反転信号ＨＺＢがハイレベルとして印加される。ＮチャンネルＭＯＳトランジスタＭＮ４のゲート端子には前記ハイレベルの出力データ信号ＤＡＴＡＣが印加される。
【００６７】
従って、前記ＮチャンネルＭＯＳトランジスタＭＮ４，ＭＮ１１は共にターンオンされ、ＮチャンネルＭＯＳトランジスタＭＮ３，ＭＮ１０，ＭＮ１２は全てがターンオフされる。前記ＮチャンネルＭＯＳトランジスタＭＮ４，ＭＮ１１がターンオンされるに従い、ＰチャンネルＭＯＳトランジスタＭＰ３のゲート電圧は接地レベルの０Ｖに下降してＰチャンネルＭＯＳトランジスタＭＰ３はターンオンされる。
【００６８】
それで、ＰチャンネルＭＯＳトランジスタＭＰ４のゲート電圧が前記動作電源電圧ＶＤＤＱまで上昇するので、ＰチャンネルＭＯＳトランジスタＭＰ４は完全にターンオフされ、出力ラインＬ３上の電圧レベルは前記ＮチャンネルＭＯＳトランジスタＭＮ４，ＭＮ１１を通して０Ｖに下降する。このとき、前記ＮチャンネルＭＯＳトランジスタＭＮ１２はターンオフ状態であるため、動作電源電圧ＶＤＤＱを伝達する役割をしない。つまり、プルアップ出力データ信号ＤＯＵが出力ラインＬ３に論理“ロー”として迅速に出力される。
【００６９】
一方、出力端Ｌ４に出力端が連結されたプルダウン用レベルシフタもレベルシフティング動作を実行して、出力ラインＬ４にローレベルのプルダウン出力データ信号ＤＯＤを迅速に出力する。前記出力ライン対Ｌ３，Ｌ４にそれぞれ現れるレベルシフティングされたプルアップ出力データ信号ＤＯＵ及びプルダウン出力データ信号ＤＯＤはそれぞれローレベルとして前記出力ドライバ４０に印加される。
【００７０】
従って、出力ドライバ４０内のプルアップトランジスタＭＰ８はｐチャンネルトランジスタ動作を行ってターンオンされ、プルダウントランジスタＭＮ８はターンオフされて、最終出力データＤＱは第２電圧範囲でのハイレベルとして提供される。このような動作によりデータ出力スピードは従来の技術に比べ相対的に速くなることがわかる。
【００７１】
一方、半導体メモリ装置のリード動作の代わりに、ライト動作モード又は待機動作モードにおいて前記ハイインピーダンスコントロール信号ＨＺはハイレベルとして印加される。即ち、ハイインピーダンスコントロール信号ＨＺの反転信号ＨＺＢはローである。
【００７２】
この場合、前記ハイインピーダンスコントロール信号ＨＺ及びその反転信号ＨＺＢをゲート端子で受信する前記レベルシフタ内のＮチャンネルトランジスタの動作により、プルアップ出力データ信号ＤＯＵは論理“ハイ”として出力され、プルダウン出力データ信号ＤＯＤは論理“ロー”として出力される。
【００７３】
従って、出力ドライバ４０内のプルアップトランジスタＭＰ８とプルダウントランジスタＭＮ８は共にターンオフ状態になって、出力端Ｌ５は従来技術に比べ相対的に迅速に“ハイインピーダンス”状態になる。即ち、前記ハイインピーダンスコントロール信号ＨＺが出力データ信号対ＤＡＴＡＣＢ，ＤＡＴＡＣとは組み合わされないため、論理ゲーティング素子に印加されずに直ちに前記レベルシフタ２５に印加される。それで、ハイインピーダンス制御用のプルアップ出力データ信号ＤＯＵが論理“ハイ”として直ちに出力され、ハイインピーダンス制御用のプルダウン出力データ信号ＤＯＤが論理“ロー”として直ちに出力されるので、ハイインピーダンス遷移スピードが改善される。
【００７４】
従って、本発明では、上記従来の問題を解決するためデータ出力スピード及びハイインピーダンス遷移スピードを改善し、漏洩電流の問題なしにプルアップ動作とプルダウン動作のときに出力信号のスキューを除去又は最小化する。又、出力ドライバ４０のトランジスタサイズを増大させずドライビング能力を充分に維持させる。
【００７５】
このように本発明は、図面を基づき例を挙げて記述したが、これに限定されずに発明の技術的思想を外れない限り、本発明が属する技術分野で通常の知識を持つ者により多様な変化と変更が可能であることはもちろんである。例えば、レベルシフタ内のトランジスタの個数を加減するか、プルアップ及びプルダウン用トランジスタを他のチャンネル及びバイポーラトランジスタ素子に置き換えることもできる。
【００７６】
【発明の効果】
以上説明したように、改善されたレベルシフタを有する本発明に係るデータ出力回路及びデータ出力方法、該データ出力回路を有する半導体装置によると、データ出力スピード及びハイインピーダンス遷移スピードが改善され、漏泄電流の問題を有さずプルアップ動作とプルダウン動作のときに出力信号のスキューが除去又は最小化される効果を有する。又、出力ドライバの電流ドライビング能力が向上され、高速の半導体装置に有利であるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデータ出力回路のブロック図である。
【図２】図１のデータ出力回路の一実施の形態例に従う詳細回路図である。
【図３】従来のデータ出力回路の概略的ブロック図である。
【図４】図３に示したデータ出力回路の詳細回路図である。
【図１】
0003590557.tif 000002
【図２】
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【図３】
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【図４】
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