(57)【特許請求の範囲】
【請求項１】
それぞれロウ、カラムのアドレスを有するマトリクス状に配置されたメモリセルを含み少なくとも２つのブロック毎にレイアウトされた第１、第２のメモリセルアレイと、
前記第１、第２のメモリセルアレイ間に設けられ、この第１、第２のメモリセルアレイに関し共有されるセンスアンプ回路部とビット線対のイコライズ回路部及びデータ入出力に関係する伝送制御回路部とを含む共有回路と、
前記共有回路と前記第１のメモリセルアレイ側とでビット線の分離／接続を制御するものであって、少なくとも所定の制御命令に応じ前記第２のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第１のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第１のスイッチ回路と、
前記共有回路と前記第２のメモリセルアレイ側とでビット線の分離／接続を制御するものであって、少なくとも前記所定の制御命令に応じ前記第１のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第２のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第２のスイッチ回路と
を具備し、
前記所定の制御命令において前記第１、第２のスイッチ回路は、任意のメモリセルにおける前記センスアンプ回路部のデータのセンスが完了した後の再書き込み時に共に導通状態となり、ビット線の再書き込み電位を前記第１、第２のメモリセルアレイ側両方に伝達することを特徴とする半導体記憶装置。
【請求項２】
それぞれロウ、カラムのアドレスを有するマトリクス状に配置されたメモリセルを含み少なくとも２つのブロック毎にレイアウトされた第１、第２のメモリセルアレイと、
前記第１、第２のメモリセルアレイ間に設けられ、この第１、第２のメモリセルアレイに関し共有されるセンスアンプ回路部とビット線対のイコライズ回路部及びデータ入出力に関係する伝送制御回路部とを含む共有回路と、
前記共有回路と前記第１のメモリセルアレイ側とでビット線の分離／接続を制御するものであって、少なくとも所定の制御命令に応じ前記第２のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第１のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第１のスイッチ回路と、
前記共有回路と前記第２のメモリセルアレイ側とでビット線の分離／接続を制御するものであって、少なくとも前記所定の制御命令に応じ前記第１のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第２のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第２のスイッチ回路とを具備し、
前記第１、第２のスイッチ回路はそれぞれ、ビット線対となる２本の相補なビット線を独立に分離／接続制御することを特徴とする半導体記憶装置。
【請求項３】
前記第１、第２のスイッチ回路はそれぞれ、ビット線対となる２本の相補なビット線を共通に分離／接続制御することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数ブロックに分割されたメモリセルアレイにおいて少なくとも２つのメモリセルアレイの間で、ビット線のイコライズ回路を共有する構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１は、ＤＲＡＭデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイ（  以下、セルアレイと称する）のうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図である。
【０００３】
左右二つのセルアレイＡＲＹ−ＲとＡＲＹ−Ｌに関し、センスアンプ回路部Ｓ／Ａとビット線対のイコライズ回路部ＥＱ及びデータの入出力に関係するＤＱゲート回路部はＤＱＣは共有される。φＴ  ゲートはビット線を電気的に接続／分離するスイッチ回路であり、ＮチャネルＭＯＳトランジスタＴｒ１Ｒ，Ｔｒ２Ｒ，Ｔｒ１Ｌ，Ｔｒ２Ｌで構成されている。
【０００４】
φＴ  ゲートは、上記ビット線イコライズ及びデータセンス／入出力系の共有回路部と左右どちらのセルアレイ側に繋がるビット線の信号伝達を有効にするかの制御をする。
【０００５】
図１１中の信号ＢＫＳＥＬ−Ｒ  及びＢＫＳＥＬ−Ｌ  はそれぞれ、右側セルアレイＡＲＹ−ＲのロウデコーダＲＤ−Ｒ、左側セルアレイＡＲＹ−ＬのロウデコーダＲＤ−Ｌに入力される。信号ＢＫＳＥＬ−Ｒ  がハイレベルになると、右側セルアレイＡＲＹ−Ｒが選択され、活性化される。信号ＢＫＳＥＬ−Ｌ  がハイレベルになると、左側セルアレイＡＲＹ−Ｌが選択され、活性化される。通常、両者が共にハイレベルになることはない。このＢＫＳＥＬ  信号により、活性化された方のセルアレイにおいてロウデコーダによりロウアドレスがデコードされた結果から、ただ一つのワード線ＷＬが選ばれ、そのワード線ＷＬの電圧はＶｓｓからＶｐｐに上がる。
【０００６】
また、信号ＢＫＳＥＬ−Ｒ  ，ＢＫＳＥＬ−Ｌ  はそれぞれ、左右各セルアレイのφＴ  ゲートの制御信号φＴＲ、φＴＬを生成する制御回路部ＭＵＸＴ−Ｒ，ＭＵＸＴ−Ｌにも入力される。
図１２（ａ），（ｂ）は、それぞれ上記制御回路部ＭＵＸＴ−Ｒ，ＭＵＸＴ−Ｌの構成を示す回路図である。Ｑｐ１１〜１５及びＱｐ２１〜２５はＰチャネルＭＯＳトランジスタ、Ｑｎ１１〜１３及びＱｎ２１〜２３はＮチャネルＭＯＳトランジスタ、Ｑｎ（ｌｏｗＶｔ）１１，１２及びＱｎ（ｌｏｗＶｔ）２１，２２は上記Ｑｐ，Ｑｎのトランジスタよりしきい値電圧の低いＮチャネルＭＯＳトランジスタである。信号ＭＵＸＢＳＴは、ロウ系の周辺回路からの信号で、ビット線対のセンスが終了した段階でローレベルからハイレベルになるようにタイミングが設定されている。そして、再びイコライズが開始されるときにローレベルに戻っているように設定される。
【０００７】
このようなメモリデバイス内部において、電源電圧Ｖｃｃから、昇圧電圧（以下Ｖｐｐ）、内部電圧（以下、Ｖｉｎｔ  ）、ビット線ハイレベル電圧（以下、Ｖｂｌｈ  ）、ビット線中間電位電圧（以下Ｖｂｌ）等々の各種の内部電圧が作られているものとする。以下説明では、ビット線のイコライズにＶｃｃ／２プリチャージ方式を採用し、Ｖｐｐ＞Ｖｉｎｔ  ＞Ｖｂｌｈ  ＞Ｖｂｌ＝Ｖｃｃ／２を仮定しておく。なお、接地電位レベル（ローレベル）はＶｓｓと表記する。
【０００８】
図１２（ａ）において、トランジスタＱｎ（ｌｏｗＶｔ）１１は、その電流通路の一端に信号ＭＵＸＢＳＴが供給され、他端はトランジスタＱｐ１１のドレイン及びＱｐ１２のゲートに接続されている。トランジスタＱｐ１１，１２のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｐ１２のドレインは、Ｑｐ１１のゲートに接続されると共にトランジスタＱｐ１３、Ｑｎ１１の共通ドレインのノードＮ１１に接続されている。
【０００９】
トランジスタＱｐ１３、Ｑｎ１１のゲートは共に信号ＢＫＳＥＬ−Ｒ  で制御される。トランジスタＱｐ１３のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｎ１１のソース，接地間には信号ＭＵＸＢＳＴでゲート制御されるトランジスタＱｎ１２の電流通路が接続されている。
【００１０】
ノードＮ１１は、トランジスタＱｎ（ｌｏｗＶｔ）  １２のゲート及びトランジスタＱｐ１５のゲートに接続されている。トランジスタＱｎ（ｌｏｗＶｔ）  １２は、その電流通路の一端に内部電位Ｖｉｎｔ  系の電源電圧が供給され、他端がトランジスタＱｐ１４のソースに接続されている。トランジスタＱｐ１４、Ｑｎ１３のゲートは共に信号ＢＫＳＥＬ−Ｌ  で制御される。トランジスタＱｎ１３のソースは接地電位となる。トランジスタＱｐ１４、Ｑｎ１３の共通ドレインは制御信号φＴＲの出力ノードＮ１２となる。また、トランジスタＱｐ１５は、その電流通路の一端に昇圧電位Ｖｐｐ系の電源電圧が供給され、他端が出力ノードＮ１２に接続されている。
【００１１】
図１２（ｂ）において、トランジスタＱｎ（ｌｏｗＶｔ）２１は、その電流通路の一端に信号ＭＵＸＢＳＴが供給され、他端はトランジスタＱｐ２１のドレイン及びＱｐ２２のゲートに接続されている。トランジスタＱｐ２１，２２のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｐ２２のドレインは、Ｑｐ２１のゲートに接続されると共にトランジスタＱｐ２３、Ｑｎ２１の共通ドレインのノードＮ２１に接続されている。
【００１２】
トランジスタＱｐ２３、Ｑｎ２１のゲートは共に信号ＢＫＳＥＬ−Ｌ  で制御される。トランジスタＱｐ２３のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｎ２１のソース，接地間には信号ＭＵＸＢＳＴでゲート制御されるトランジスタＱｎ２２の電流通路が接続されている。
【００１３】
ノードＮ２１は、トランジスタＱｎ（ｌｏｗＶｔ）  ２２のゲート及びトランジスタＱｐ２５のゲートに接続されている。トランジスタＱｎ（ｌｏｗＶｔ）  ２２は、その電流通路の一端に内部電位Ｖｉｎｔ  系の電源電圧が供給され、他端がトランジスタＱｐ２４のソースに接続されている。トランジスタＱｐ２４、Ｑｎ２３のゲートは共に信号ＢＫＳＥＬ−Ｒ  で制御される。トランジスタＱｎ２３のソースは接地電位となる。トランジスタＱｐ２４、Ｑｎ２３の共通ドレインは制御信号φＴＬの出力ノードＮ２２となる。また、トランジスタＱｐ２５は、その電流通路の一端に昇圧電位Ｖｐｐ系の電源電圧が供給され、他端が出力ノードＮ２２に接続されている。
【００１４】
上記図１２（ａ），（ｂ）の制御回路部ＭＵＸＴ−Ｒ，ＭＵＸＴ−Ｌの回路動作について、例えば、図１１の構成の左側セルアレイＡＲＹ−Ｌ中の一つのセルデータ（メモリセルＭＣ１のデータ）読み出し動作を踏まえて説明する。
【００１５】
（１）  まず、読み出し前のビット線プリチャージ期間において、信号ＢＫＳＥＬ−Ｒ  ，ＢＫＳＥＬ−Ｌ  及び信号ＭＵＸＢＳＴはすべてローレベルである。これにより、図１２（ａ），（ｂ）のノードＮ１１，Ｎ２１はＶｐｐレベルである。これにより、トランジスタＱｎ（ｌｏｗＶｔ）  １２、Ｑｎ（ｌｏｗＶｔ）  ２２のオン、さらにＱｐ１４，Ｑｐ２４のオンにより、制御信号φＴＲ、φＴＬは共にＶｉｎｔ  のハイレベルである。このとき、イコライズ回路がイコライズ信号ＥＱＬにより活性化しており、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされている。
【００１６】
（２）  次に、左側セルアレイＬが選択されるため信号ＢＫＳＥＬ−Ｌ  がハイレベル（Ｖｉｎｔ  ）に変化する。よって、トランジスタＱｎ１３のオンにより制御信号φＴＲがＶｉｎｔ  からＶｓｓに落ちる。これにより、図１１の右側セルアレイＡＲＹ−Ｒに繋がるビット線ＢＬ−Ｒが、ビット線イコライズ及びデータセンス／入出力系の共有回路部と分離される。
【００１７】
（３）  次に、図１１の左側セルアレイＡＲＹ−ＬのメモリセルＭＣ１のゲートに接続するワード線ＷＬ１がＶｐｐレベルまで上がり、メモリセルＭＣ１が選択される。
（４）  次に、センスアンプ回路部Ｓ／Ａが活性化し、メモリセルＭＣ１のデータが増幅され、ラッチされる。
（５）  次に、ＤＱゲート回路部ＤＱＣが活性化し、データがＤＱ線（図示しないデータ線）に読み出される。
【００１８】
（６）  次に、信号ＭＵＸＢＳＴはハイレベル（Ｖｉｎｔ  ）になり、図１２（ｂ）のトランジスタＱｐ２２がオフ、Ｑｎ２２がオンしてノードＮ２１はローレベルとなる。よって、トランジスタＱｎ（ｌｏｗＶｔ）  ２２がオフ、代ってＱｐ２５がオンすることにより、制御信号φＴＬの電位レベルはＶｉｎｔ  からＶｐｐまで上がる。これにより、メモリセルへの再書き込みが行われる。
【００１９】
（７）  次に、ワード線ＷＬ１が立ち下がり、かつ、センスアンプ回路部の活性化が解除される。その後、信号ＭＵＸＢＳＴはローレベルになり、制御信号φＴＲ、φＴＬは共に元の電圧レベル（Ｖｉｎｔ  ）に戻る。再びプリチャージ期間となり、イコライズ回路部ＥＱが活性化し、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされる。
【００２０】
上述の（２）  に示されるように、イコライズ回路部を２つのセルアレイで共有するゆえの特徴的構成がある。すなわち、例えば、制御信号φＴＲに繋がるφＴ  ゲートがオフになった場合の右側セルアレイＡＲＹ−Ｒのビット線対ＢＬ−Ｒ、ＢＢＬ−Ｒは、ビット線プリチャージレベル（Ｖｂｌ）にプリチャージされた状態でフローティングになる（因みにイコライズ回路部を各セルアレイ毎に設けた場合は各々分離されるビット線対はＶｂｌの電圧でイコライズされ、フローティングにならない）。
【００２１】
以上のような読み出しあるいは書き込み動作で、ある特定のカラムのイコライズ回路部のトランジスタの駆動力が不十分だったり、ゲート破壊等により正常動作しない場合、ビット線対のイコライズ不足による誤動作または不良が生じる。あるいは、ビット線とワード線とのショート（いわゆる十字不良）があって、プリチャージしているビット線の電位が抜けていると、同様にイコライズ不足による不良が起きる。
【００２２】
従って、このようなイコライズ不足を検出するテストが必要である。ビット線のイコライズ回路部を２つのセルアレイで共有している構成では、上述のように、イコライズ後、選択されないセルアレイ側のビット線対は、電気的に切り離されビット線プリチャージレベルでフローティングとなる。イコライズが再び開始されるとプリチャージレベルでフローティングとなっていたビット線対のレベルが、接続されたビット線のイコライズを促進するように作用するのである。
【００２３】
よって、このような動作では、特にビット線とワード線とのショート不良（十字不良）が及ぼす影響は大きく、テストによりイコライズ不足を事前にスクリーニングしておく必要がある。
【００２４】
イコライズ不足をスクリーニングする方法には次のようなものがある。図１３に示すＤＲＡＭの基本リードサイクルを参考にする。
第１に、／ＲＡＳ（立ち下がりアクティブのロウアドレスストローブ信号で、先頭の／は図では上にバーを付す）の立ち下がりの期間、すなわちビット線のフローティングの期間であるｔＲＡＳ  を通常動作時よりも長くして、十字不良によるイコライズ不足を検出する方法がある。
【００２５】
第２に、／ＲＡＳの立ち上がりの期間、すなわちビット線のプリチャージの期間であるｔＲＰ（／ＲＡＳプリチャージ・タイム）を通常動作時よりも短くしてビット線対のイコライズに使用されるイコライズ回路部中の不具合なトランジスタをスクリーニングする方法がある。
【００２６】
前者のｔＲＰを長くする方法では、必然的にサイクルタイムも長くなることからテスト時間の増加が問題となる。かつ、この方法だと、イコライズ回路部中のビット線イコライズ用のトランジスタ自体の若干の不具合はスクリーニングしにくい。
逆に、後者のｔＲＰを短くする方法では、ビット線とワード線との微小なリークによる影響は検出しにくい。
【００２７】
結局、ある特定のカラムのイコライズ用のトラジスタの駆動力が不十分であったり、ゲート破壊等により正常動作しない場合によるイコライズ不足、及び、ワード線とビット線のショート（十字不良）によりプリチャージしているビット線の電位が抜けることによるイコライズ不足、以上二つの原因で起こり得るイコライズ不足を効果的にスクリーニングできるようなテストは長時間に亘ってしまうという問題がある。
【００２８】
【発明が解決しようとする課題】
このように従来、ビット線のイコライズ回路部を左右２つのセルアレイで共有している構成では、イコライズ後、選択されないセルアレイ側のビット線対は、電気的に切り離され、イコライズが再び開始されるまでプリチャージレベルでフローティングとなる。このような動作を有する構成では、イコライズ不足はある程度厳しくスクリーニングしないと高信頼性が得られない。
【００２９】
イコライズ不足は、イコライズ回路部の特定のトラジスタの駆動力不足や正常動作不能によるもの、ワード線とビット線の十字不良によるプリチャージ後のビット線電位の抜けによるものが挙げられ、各々スクリーニングには条件の違うテストを行うなど時間がかかる。
【００３０】
この発明は上記のような事情を考慮し、その課題は、ビット線のイコライズ回路部を左右２つのセルアレイで共有する構成において、様々な原因で起こり得るイコライズ不足を、短時間のテストで効果的にスクリーニングできるように改善された半導体記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】
この発明の半導体記憶装置は、それぞれロウ、カラムのアドレスを有するマトリクス状に配置されたメモリセルを含み少なくとも２つのブロック毎にレイアウトされた第１、第２のメモリセルアレイと、前記第１、第２のメモリセルアレイ間に設けられ、この第１、第２のメモリセルアレイに関し共有されるセンスアンプ回路部とビット線対のイコライズ回路部及びデータ入出力に関係する伝送制御回路部とを含む共有回路と、前記共有回路と前記第１のメモリセルアレイ側とでビット線の分離／接続を制御するものであって、少なくとも所定の制御命令に応じ前記第２のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第１のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第１のスイッチ回路と、前記共有回路と前記第２のメモリセルアレイ側とでビット線の分離／接続を制御するものであって、少なくとも前記所定の制御命令に応じ前記第１のメモリセルアレイ側の選択されたメモリセルに対するビット線電位伝達時に前記第２のメモリセルアレイ側のビット線にも前記ビット線電位が伝達されるように制御される第２のスイッチ回路とを具備し、前記所定の制御命令において前記第１、第２のスイッチ回路は、任意のメモリセルにおける前記センスアンプ回路部のデータのセンスが完了した後の再書き込み時に共に導通状態となり、ビット線の再書き込み電位を前記第１、第２のメモリセルアレイ側両方に伝達することを特徴とする半導体記憶装置。
【００３２】
この発明では、第１、第２のスイッチ回路の制御により、イコライズ前のビット線対の電位は、第１のメモリセル側、第２のメモリセル側で共に同じく、ビット線対のうち片方はハイレベル、もう片方はローレベルに落ち着く。よって、改めてイコライズ回路部によりビット線イコライズをするとき、イコライズ回路部にかかる負荷は大きい。
【００３３】
従って、イコライズ回路部の性能（具体的にはイコライズ回路部中のトランジスタの駆動力）が劣化していると、イコライズ不足がより起こり易くなる。次のサイクルでビット線対に読み出されるデータが前のと逆になるようなメモリセルのデータを読み出す。イコライズ不足により前のサイクルの影響が残っていると、センスマージンが小さくなるのでこのセルデータはイコライズ不足を原因とする読み出し不良となる。このような動作をテストモードとして利用することによりイコライズ不足を容易にスクリーニングできるようになる。
【００３４】
【発明の実施の形態】
図１はこの発明の第１の実施形態に係るＤＲＡＭデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイ（  以下、セルアレイと称する）のうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図である。すなわち、図１は、図２（ａ）のブロック毎にレイアウトされた複数のセルアレイのうち、例えば（ｂ）に示される隣り合う二つのセルアレイに関する一つのビット線対分を示している。
【００３５】
図１において、左右二つのセルアレイＡＲＹ−ＲとＡＲＹ−Ｌに関し、センスアンプ回路部Ｓ／Ａとビット線対のイコライズ回路部ＥＱ及びデータの入出力に関係するＤＱゲート回路部ＤＱＣは共有される。便宜上、φＴ  ゲートＴｒ１Ｒ，Ｔｒ２Ｒを介して右側セルアレイＡＲＹ−Ｒ側に繋がるビット線対をそれぞれＢＬ−Ｒ，ＢＢＬ−Ｒ、φＴ  ゲートＴｒ１Ｌ，Ｔｒ２Ｌを介して左側セルアレイＡＲＹ−Ｌ側に繋がるビット線対をそれぞれＢＬ−Ｌ，ＢＢＬ−Ｌ、φＴ  ゲートＴｒ１Ｒ及びＴｒ２Ｒと、φＴ  ゲートＴｒ１Ｌ及びＴｒ２Ｌの間に存在する、上記各ビット線対と接続される延在線をそれぞれセンス線対とし、ＳＡＬ，ＢＳＡＬとする。
【００３６】
共有のセンスアンプ回路部Ｓ／Ａは、例えば、隣接するセルアレイＡＲＹ−ＲとＡＲＹ−Ｌに対し共有されるラッチ型のセンスアンプの１つの構成を代表して示すものである。すなわち、センスアンプはセルアレイＡＲＹ−ＲまたはＡＲＹ−Ｌの任意の列であるビット線ＢＬ−ＲまたはＢＬ−Ｌと、その相補なＢＬ−ＲまたはＢＢＬ−Ｌの電位関係をラッチするように構成されている。
【００３７】
センスアンプ回路部Ｓ／Ａは、制御信号ＢＳＡＰがソースに供給される、ＰチャネルＭＯＳトランジスタ１１１，１１２のドレインがそれぞれセンス線ＳＡＬ，ＢＳＡＬに接続されている。トランジスタ１１２のゲートはセンス線ＳＡＬに、トランジスタ１１１のゲートはセンス線ＢＳＡＬに接続されている。また、制御信号ＢＳＡＮがソースに供給される、ＮチャネルＭＯＳトランジスタ１１３，１１４のドレインがそれぞれセンス線ＳＡＬ，ＢＳＡＬに接続されている。トランジスタ１１４のゲートはセンス線ＳＡＬに、トランジスタ１１３のゲートはセンス線ＢＳＡＬに接続されている。なお、制御信号ＢＳＡＰは、イネーブル時はセンスアンプの高電位電源、制御信号ＢＳＡＮは、イネーブル時はセンスアンプの低電位電源（接地電位）に設定される。また、制御信号ＢＳＡＰ、ＢＳＡＮは、ディセーブル時には各トランジスタ１１１〜１１４のしきい電圧を越えないような中間電位に設定される。
【００３８】
ＤＱゲート回路部ＤＱＣは、グローバルデータ線ＤＱとＢＤＱ（ＤＱとは相補関係）を有してデータの入出力を行う。グローバルデータ線ＤＱとセンス線ＳＡＬとはＮチャネルＭＯＳトランジスタ１１７の電流通路を介して電気的に接続される。グローバルデータ線ＢＤＱとセンス線ＢＳＡＬとはＮチャネルＭＯＳトランジスタ１１８の電流通路を介して電気的に接続される。トランジスタ１１７，１１８のゲートにはカラム選択信号ＣＳＬが供給される。
【００３９】
イコライズ回路部ＥＱは、ゲートにイコライズ制御信号ＥＱＬがそれぞれ供給されるＮチャネルＭＯＳトランジスタ１２１，１２２，１２３により構成される。トランジスタ１２１の電流通路はセンス線ＳＡＬとＢＳＡＬの間に接続されている。トランジスタ１２２は、その電流通路を介してビット線プリチャージ電位Ｖｂｌをセンス線ＳＡＬに供給する。トランジスタ１２３は、その電流通路を介してビット線プリチャージ電位Ｖｂｌをセンス線ＢＳＡＬに供給する。
【００４０】
φＴ  ゲートＴｒ１Ｒ，Ｔｒ２Ｒ，Ｔｒ１Ｌ，Ｔｒ２Ｌは、ビット線を電気的に接続／分離制御するスイッチであり、ＮチャネルＭＯＳトランジスタで構成されている。φＴ  ゲートＴｒ１Ｒは、センス線ＳＡＬとビット線ＢＬ−Ｒとの間に電流通路を形成し、φＴ  ゲートＴｒ２Ｒは、センス線ＢＳＡＬとビット線ＢＢＬ−Ｒとの間に電流通路を形成する。φＴ  ゲートＴｒ１Ｌは、センス線ＳＡＬとビット線ＢＬ−Ｌとの間に電流通路を形成し、φＴ  ゲートＴｒ２Ｌは、センス線ＢＳＡＬとビット線ＢＢＬ−Ｌとの間に電流通路を形成する。
【００４１】
φＴ  ゲートＴｒ１Ｒ，Ｔｒ２Ｒは共に制御信号φＴＲによりゲート制御され、上記ビット線イコライズ及びデータセンス／入出力系の共有回路部と、メモリセルＭＣの配列するセルアレイＡＲＹ−Ｒとの間を電気的に接続／分離制御する。
【００４２】
また、φＴ  ゲートＴｒ１Ｌ，Ｔｒ２Ｌは共に制御信号φＴＬによりゲート制御され、上記ビット線イコライズ及びデータセンス／入出力系の共有回路部と、メモリセルＭＣの配列するセルアレイＡＲＹ−Ｌとの間を電気的に接続／分離制御する。
【００４３】
図中のメモリセルＭＣはトランスファ用のトランジスタＱとデータ蓄積用のキャパシタＣからなり、便宜上、セルアレイＡＲＹ−Ｒ，ＡＲＹ−Ｌ内の任意のロウ（行）であるワード線ＷＬに属するあるカラム（列；ビット線）に接続された任意のアドレスを有するセルを示している。
【００４４】
上述のように、φＴ  ゲートＴｒ１Ｌ，Ｔｒ２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒは、上記ビット線イコライズ及びデータセンス／入出力系の共有回路部と左右どちらのセルアレイ側に繋がるビット線の信号伝達を有効にするかの制御をする。
【００４５】
上記に加えて本願発明では、φＴ  ゲートＴｒ１Ｌ，Ｔｒ２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒは、特定のモードなどの所定の制御命令に応じて例えば左側セルアレイＡＲＹ−Ｌの選択されたメモリセルへのビット線電位の伝達時に、右側セルアレイＡＲＹ−Ｒに繋がるビット線にもそのビット線電位が伝達されるように制御される。同様に、右側セルアレイＡＲＹ−Ｒへのビット線電位の伝達時に、左セルアレイＡＲＹ−Ｌに繋がるビット線にもそのビット線電位が伝達されるように制御される。このようなφＴ  ゲートの共通導通動作はイコライズ期間とは別の期間において、例えば再書き込み用電位の伝達時に行われる。
【００４６】
図２（ｂ）中の信号ＢＫＳＥＬ−Ｒ  及びＢＫＳＥＬ−Ｌ  はそれぞれ、右側セルアレイＡＲＹ−ＲのロウデコーダＲＤ−Ｒ、左側セルアレイＡＲＹ−Ｌのロウデコーダに入力される。信号ＢＫＳＥＬ−Ｒ  がハイレベルになると、右側セルアレイＡＲＹ−Ｒが選択され、活性化される。信号ＢＫＳＥＬ−Ｌ  がハイレベルになると、左側セルアレイＡＲＹ−Ｌが選択され、活性化される。通常、両者が共にハイレベルになることはない。このＢＫＳＥＬ  信号により、活性化された方のセルアレイにおいてロウデコーダ（ＲＤ−ＲまたはＲＤ−Ｌ）によりロウアドレスがデコードされた結果から、ただ一つのワード線が選ばれ、そのワード線ＷＬの電圧はＶｓｓからＶｐｐに上がる。実際には複数のセルアレイからなる図２（ａ）のような構成においても同様である。
【００４７】
図３（ａ），（ｂ），（ｃ）は、それぞれ上記制御回路部ＭＵＸＴ−Ｒ，ＭＵＸＴ−Ｌの構成を示す回路図であり、この発明にかかる制御系を含んでいる。Ｑｐ１１〜１６及びＱｐ２１〜２６はＰチャネルＭＯＳトランジスタ、Ｑｎ１１〜１５及びＱｎ２１〜２５はＮチャネルＭＯＳトランジスタ、Ｑｎ（ｌｏｗＶｔ）１１，１２及びＱｎ（ｌｏｗＶｔ）２１，２２は上記Ｑｐ，Ｑｎのトランジスタよりしきい値電圧の低いＮチャネルＭＯＳトランジスタ、ＩＶ１１，２１はインバータである。
【００４８】
信号ＭＵＸＢＳＴは、ロウ系の周辺回路からの信号で、ビット線対のセンスが終了した段階でローレベルからハイレベル（Ｖｉｎｔ  ）になるようにタイミングが設定されている。そして、再びイコライズが開始されるときにローレベルに戻っているように設定される。
【００４９】
また、この発明にかかるテストモードに応じた信号ＴＭΦＴＵＰ  と上記信号ＭＵＸＢＳＴとを２入力とするＮＡＮＤゲート（図３（ｃ））の出力信号ＴＭＭＵＸＢＳＴが用いられる。上記信号ＴＭΦＴＵＰ  はメモリ周辺回路のテストモード信号発生部（図示せず）で発生されるもので、通常動作時はローレベルである。このメモリデバイスがテストモードにエントリーされると、信号ＴＭΦＴＵＰ  はローレベルからハイレベルになる。
【００５０】
このようなメモリデバイス内部において、電源電圧Ｖｃｃから、昇圧電圧（以下Ｖｐｐ）、内部電圧（以下、Ｖｉｎｔ  ）、ビット線ハイレベル電圧（以下、Ｖｂｌｈ  ）、ビット線中間電位電圧（以下Ｖｂｌ）等々の各種の内部電圧が作られているものとする。以下説明では、ビット線のイコライズにＶｃｃ    ／２プリチャージ方式を採用し、Ｖｐｐ＞Ｖｉｎｔ  ＞Ｖｂｌｈ  ＞Ｖｂｌ＝Ｖｃｃ／２を仮定しておく。なお、接地電位レベル（ローレベル）はＶｓｓと表記する。
【００５１】
図３（ａ）において、トランジスタＱｎ（ｌｏｗＶｔ）１１は、その電流通路の一端に信号ＭＵＸＢＳＴが供給され、他端はトランジスタＱｐ１１のドレイン及びＱｐ１２のゲートに接続されている。トランジスタＱｐ１１，１２のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｐ１２のドレインは、Ｑｐ１１のゲートに接続されると共にトランジスタＱｐ１６、Ｑｎ１１の共通ドレインのノードＮ１１に接続されている。トランジスタＱｐ１６のソースにはトランジスタＱｐ１３のドレインが接続されている。トランジスタＱｐ１６のゲートには信号ＴＭＭＵＸＢＳＴを入力するインバータＩＶ１１の出力が供給される。
【００５２】
トランジスタＱｐ１３、Ｑｎ１１のゲートは共に信号ＢＫＳＥＬ−Ｒ  で制御される。トランジスタＱｐ１３のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｎ１１のソース，接地間には信号ＭＵＸＢＳＴでゲート制御されるトランジスタＱｎ１２の電流通路が接続されている。また、ノードＮ１１と接地電位間にトランジスタＱｎ１４の電流通路が接続されている。トランジスタＱｎ１４のゲートには上記インバータＩＶ１１の出力が供給される。
【００５３】
ノードＮ１１は、トランジスタＱｎ（ｌｏｗＶｔ）  １２のゲート及びトランジスタＱｐ１５のゲートに接続されている。トランジスタＱｎ（ｌｏｗＶｔ）  １２は、その電流通路の一端に内部電位Ｖｉｎｔ  系の電源電圧が供給され、他端はトランジスタＱｐ１４のソースに接続されている。
【００５４】
トランジスタＱｐ１４、Ｑｎ１３のゲートは共に信号ＢＫＳＥＬ−Ｌ  で制御される。トランジスタＱｎ１３のソースと接地電位との間にトランジスタＱｎ１５の電流通路が接続されている。トランジスタＱｎ１５のゲートには上記信号ＴＭＭＵＸＢＳＴが供給される。トランジスタＱｐ１４、Ｑｎ１３の共通ドレインは制御信号φＴＲの出力ノードＮ１２となる。また、トランジスタＱｐ１５は、その電流通路の一端に昇圧電位Ｖｐｐ系の電源電圧が供給され、他端が出力ノードＮ１２に接続されている。
【００５５】
図３（ｂ）において、トランジスタＱｎ（ｌｏｗＶｔ）２１は、その電流通路の一端に信号ＭＵＸＢＳＴが供給され、他端はトランジスタＱｐ２１のドレイン及びＱｐ２２のゲートに接続されている。トランジスタＱｐ２１，２２のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｐ２２のドレインは、Ｑｐ２１のゲートに接続されると共にトランジスタＱｐ２６、Ｑｎ２１の共通ドレインのノードＮ１１に接続されている。トランジスタＱｐ２６のソースにはトランジスタＱｐ２３のドレインが接続されている。トランジスタＱｐ２６のゲートには信号ＴＭＭＵＸＢＳＴを入力するインバータＩＶ２１の出力が供給される。
【００５６】
トランジスタＱｐ２３、Ｑｎ２１のゲートは共に信号ＢＫＳＥＬ−Ｌ  で制御される。トランジスタＱｐ２３のソースには昇圧電位Ｖｐｐ系の電源電圧が供給される。トランジスタＱｎ２１のソース，接地間には信号ＭＵＸＢＳＴでゲート制御されるトランジスタＱｎ２２の電流通路が接続されている。また、ノードＮ２１と接地電位間にトランジスタＱｎ２４の電流通路が接続されている。トランジスタＱｎ２４のゲートには上記インバータＩＶ２１の出力が供給される。
【００５７】
ノードＮ２１は、トランジスタＱｎ（ｌｏｗＶｔ）  ２２のゲート及びトランジスタＱｐ２５のゲートに接続されている。トランジスタＱｎ（ｌｏｗＶｔ）  ２２は、その電流通路の一端に内部電位Ｖｉｎｔ  系の電源電圧が供給され、他端はトランジスタＱｐ２４のソースに接続されている。
【００５８】
トランジスタＱｐ２４、Ｑｎ２３のゲートは共に信号ＢＫＳＥＬ−Ｒ  で制御される。トランジスタＱｎ２３のソースと接地電位との間にトランジスタＱｎ２５の電流通路が接続されている。トランジスタＱｎ２５のゲートには上記信号ＴＭＭＵＸＢＳＴが供給される。トランジスタＱｐ２４、Ｑｎ２３の共通ドレインは制御信号φＴＬの出力ノードＮ２２となる。また、トランジスタＱｐ２５は、その電流通路の一端に昇圧電位Ｖｐｐ系の電源電圧が供給され、他端が出力ノードＮ１２に接続されている。
【００５９】
上記図３に示す制御回路部ＭＵＸＴ−Ｒ，ＭＵＸＴ−Ｌの回路動作を踏まえ、図４に示す読み出し動作のタイミングチャートを参照しながら、図１の構成の左側セルアレイＡＲＹ−Ｌの一つのセルデータ（“０”データ）の通常の読み出し動作を説明する。
【００６０】
（１）  まず、読み出し前のビット線プリチャージ期間では、信号ＢＫＳＥＬ−Ｒ  ，ＢＫＳＥＬ−Ｌ  及び信号ＭＵＸＢＳＴは全てローレベルである。また、テストモードでもないので、信号ＴＭΦＴＵＰ  もローレベルである（従って信号ＴＭＭＵＸＢＳＴはハイレベル）。これにより、図３（ａ），（ｂ）のノードＮ１１，Ｎ２１はＶｐｐレベルである。よって、トランジスタＱｎ（ｌｏｗＶｔ）  １２、Ｑｎ（ｌｏｗＶｔ）  ２２のオン、さらにＱｐ１４，Ｑｐ２４のオンにより、制御信号φＴＲ、φＴＬは共にＶｉｎｔ  のハイレベルである。このとき、イコライズ回路がイコライズ制御信号ＥＱＬにより活性化しており、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされている。
【００６１】
（２）  次に、左側セルアレイＡＲＹ−Ｌが選択されるため信号ＢＫＳＥＬ−Ｌ  がハイレベル（Ｖｉｎｔ  ）に変化する。よって、トランジスタＱｎ１３のオン（Ｑｎ１５はオン状態）により、制御信号φＴＲがＶｉｎｔ  からＶｓｓに落ちる。これにより、図１の右側セルアレイＡＲＹ−Ｒに繋がるビット線ＢＬ−Ｒ，ＢＢＬ−Ｒが、ビット線イコライズ及びデータセンス／入出力系の共有回路部と分離される。
【００６２】
（３）  次に、図１の左側セルアレイＡＲＹ−ＬのメモリセルＭＣ１のゲートに接続するワード線ＷＬ１がＶｐｐレベルまで上がり、メモリセルＭＣ１が選択される。（４）  次に、センスアンプ回路部Ｓ／Ａが活性化する。すなわち、ＢＳＡＮの電圧がＶｂｌからＶｓｓに落ち、続いてＢＳＡＰの電位がＶｂｌからＶｂｌｈ  まで上がる。これにより、メモリセルＭＣ１に関するビット線の電位がセンス線ＳＡＬ，ＢＳＡＬの電位に応じて増幅され、メモリセルＭＣ１のデータがラッチされる。
（５）  次に、ＤＱゲート回路部ＤＱＣが活性化する。すなわち、カラム選択線ＣＳＬの電位がパルス的にハイレベル（Ｖｉｎｔ  ）になり、データがＤＱ線に伝達される。
【００６３】
（６）  次に、信号ＭＵＸＢＳＴはハイレベル（Ｖｉｎｔ  ）になり、図３（ｂ）のトランジスタＱｐ２２がオフ、Ｑｎ２２がオンしてノードＮ２１はローレベルとなる。よって、トランジスタＱｎ（ｌｏｗＶｔ）  ２２がオフ、代ってＱｐ２５がオンすることにより、制御信号φＴＬの電位レベルはＶｉｎｔ  からＶｐｐまで上がる。これにより、選択されたメモリセルへの再書き込みが行われる。一方、図３（ａ）の回路出力φＴＲは、信号ＴＭＭＵＸＢＳＴがハイレベルを保持したままであるから、導通状態のＱｎ１３，Ｑｎ１５により、Ｖｓｓ電位が保たれる。
【００６４】
（７）  次に、ワード線ＷＬ１が立ち下がり、かつ、センスアンプ回路部Ｓ／Ａの活性化が解除される。その後、信号ＭＵＸＢＳＴはローレベルになり、制御信号φＴＲ、φＴＬは共に元の電圧レベル（Ｖｉｎｔ  ）に戻る。再びプリチャージ期間となり、イコライズ回路部ＥＱがイコライズ制御信号ＥＱＬにより活性化し、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされる。
【００６５】
さらに、この発明では、ビット線イコライズ不良をスクリーニングするためのテストモードが設けられている。テストモードへのエントリーは、通常の場合と同様である。例えばＷＣＢＲ（／ＷＥ及び／ＣＡＳを、／ＲＡＳよりも前に立ち下げる通常動作とは異なるタイミング）サイクルでエントリーすることにしてもよい。あるいは、ＷＣＢＲサイクルの後、さらに／ＷＥをハイレベルからローレベルにしたときの入力アドレスにより、何種類ものテストモードの中から自由に一つを選択したり、またはそれらを組み合せることができる構成で、その中の一つのテストモードとして組み込む場合が考えられる。
【００６６】
上記図３に示す制御回路部ＭＵＸＴ−Ｒ，ＭＵＸＴ−Ｌの回路動作を踏まえ、図５に示す読み出し動作のタイミングチャートを参照しながら、この発明の第１の実施形態に係るビット線イコライズ不良をスクリーニングするためのテストモードの読み出し動作を説明する。なお、テストモードの始めの段階では上述と同じように図１の構成の左側セルアレイＡＲＹ−Ｌの一つのセルデータ（“０”データ）の通常の読み出し動作をする。
【００６７】
始めにテストモードにエントリーする。すなわち、図示しないメモリ周辺回路のテストモード信号発生部の制御で信号ＴＭΦＴＵＰ  がローレベルからハイレベルに変化する。
【００６８】
（１）  まず、読み出し前のビット線プリチャージ期間では、信号ＢＫＳＥＬ−Ｒ  ，ＢＫＳＥＬ−Ｌ  及び信号ＭＵＸＢＳＴは全てローレベルである。また、信号ＴＭΦＴＵＰ  はハイレベルであり、図３（ｃ）から、信号ＴＭＭＵＸＢＳＴはハイレベルである。これにより、図３（ａ），（ｂ）のノードＮ１１，Ｎ２１はＶｐｐレベルである。よって、トランジスタＱｎ（ｌｏｗＶｔ）  １２、Ｑｎ（ｌｏｗＶｔ）  ２２のオン、さらにＱｐ１４，Ｑｐ２４のオンにより、制御信号φＴＲ、φＴＬは共にＶｉｎｔ  のハイレベルである。このとき、イコライズ回路がイコライズ制御信号ＥＱＬにより活性化しており、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされている。
【００６９】
（２）  次に、左側セルアレイＡＲＹ−Ｌが選択されるため信号ＢＫＳＥＬ−Ｌ  がハイレベル（Ｖｉｎｔ  ）に変化する。よって、トランジスタＱｎ１３のオン（Ｑｎ１５はオン状態）により、制御信号φＴＲがＶｉｎｔ  からＶｓｓに落ちる。これにより、図１の右側セルアレイＡＲＹ−Ｒに繋がるビット線ＢＬ−Ｒ，ＢＢＬ−Ｒが、ビット線イコライズ及びデータセンス／入出力系の共有回路部と分離される。
【００７０】
（３）  次に、図１の左側セルアレイＡＲＹ−ＬのメモリセルＭＣ１のゲートに接続するワード線ＷＬ１がＶｐｐレベルまで上がり、メモリセルＭＣ１が選択される。（４）  次に、センスアンプ回路部Ｓ／Ａが活性化する。すなわち、ＢＳＡＮの電圧がＶｂｌからＶｓｓに落ち、続いてＢＳＡＰの電位がＶｂｌからＶｂｌｈ  まで上がる。これにより、メモリセルＭＣ１に関するビット線の電位がセンス線ＳＡＬ，ＢＳＡＬの電位に応じて増幅され、メモリセルＭＣ１のデータがラッチされる。左側ビット線のＢＬ−Ｌはローレベル、ＢＢＬ−Ｌはハイレベルとなる。一方、分離された右側ビット線ＢＬ−Ｒ，ＢＢＬ−Ｒはこの段階ではフローティングとなっており、理想的にはプリチャージレベル（Ｖｂｌ）を保持している。
（５）  次に、ＤＱゲート回路部ＤＱＣが活性化する。すなわち、カラム選択線ＣＳＬの電位がパルス的にハイレベル（Ｖｉｎｔ  ）になり、データがＤＱ線に伝達される。
【００７１】
（６）  次に、信号ＭＵＸＢＳＴがハイレベル（Ｖｉｎｔ  ）になる。これにより、信号ＴＭＭＵＸＢＳＴはローレベルになる（図３（ｃ））。従って、図３（ｂ）のトランジスタＱｐ２２がオフ、Ｑｎ２２がオン、Ｑｎ２４もオンしてノードＮ２１はローレベルとなる。よって、トランジスタＱｎ（ｌｏｗＶｔ）  ２２がオフ、代ってＱｐ２５がオンすることにより、制御信号φＴＬの電位レベルはＶｉｎｔ  からＶｐｐまで上がる。さらに、この信号ＭＵＸＢＳＴのハイレベルにより、図３（ａ）のトランジスタＱｐ１２がオフし、トランジスタＱｎ１４がオンしてノードＮ１１はローレベルとなる。よって、トランジスタＱｎ（ｌｏｗＶｔ）  １２がオフ、代ってＱｐ１５がオンすることにより、制御信号φＴＲの電位レベルもＶｓｓからＶｐｐまで上がる。これにより、左右のビット線が電気的に接続され、センスアンプ回路部Ｓ／Ａの動作により、右側ビット線ＢＬ−Ｒ，ＢＢＬ−Ｒの電位レベルは左側ビット線のＢＬ−Ｌ、ＢＢＬ−Ｌと同じレベルにラッチされる。この状態で、選択されたメモリセルへの再書き込みが行われる。
【００７２】
（７）  次に、ワード線ＷＬ１が立ち下がり、かつ、センスアンプ回路部Ｓ／Ａの活性化が解除される。その後、信号ＭＵＸＢＳＴはローレベルになり、信号ＴＭＭＵＸＢＳＴはハイレベルになる（図３（ｃ））。制御信号φＴＲ、φＴＬは共に元の電圧レベル（Ｖｉｎｔ  ）に戻り、再びプリチャージ期間となり、イコライズ回路部ＥＱがイコライズ制御信号ＥＱＬにより活性化し、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされる。
【００７３】
上記テストモードでの回路動作では、２つのセルアレイで共有されるイコライズ回路部ＥＱ（イコライズ用トランジスタ１２１〜１２３）は、左右のセルアレイに関する長い距離のビット線対をイコライズすることになる。
【００７４】
すなわち、上記の例だと、通常のビット線イコライズにおいて、φＴ  ゲートにより、右側セルアレイＡＲＹ−Ｒのビット線対ＢＬ−Ｒ、ＢＢＬ−Ｒは、ビット線プリチャージレベル（Ｖｂｌ）でフローティングになった状態から、データがラッチされた左側セルアレイＡＲＹ−Ｒのビット線対ＢＬ−Ｌ、ＢＢＬ−Ｌと接続され、イコライズがかかる。
【００７５】
これに対し、テストモードでのビット線イコライズにおいては、φＴ  ゲートにより、右側セルアレイＡＲＹ−Ｒのビット線対ＢＬ−Ｒ、ＢＢＬ−Ｒが、データがラッチされた左側セルアレイＡＲＹ−Ｒのビット線対ＢＬ−Ｌ、ＢＢＬ−Ｌと同じ電位状態にラッチされた時点から、イコライズがかかる。
【００７６】
よって、読み出し動作の終了、再書き込み後にビット線対のイコライズをかけるとき、通常動作よりもイコライズ回路部ＥＱのイコライズ用トランジスタ１２１〜１２３にかかる負荷は大きい。従って、このイコライズ用トランジスタの性能が劣化していると、イコライズ不足がより起こり易くなる。
【００７７】
そこで、次のサイクルでビット線対に読み出されるデータが前のと逆になるようなメモリセルのデータを読み出す。イコライズ不足により前のサイクルの影響が残っていると、センスマージンが小さくなるのでこのセルデータはイコライズ不足を原因とする読み出し不良となる。このような動作をテストモードとして利用することによりイコライズ不足を短時間に容易にスクリーニングできるようになる。
【００７８】
図６はこの発明の第２の実施形態に係るＤＲＡＭデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイ（  以下、セルアレイと称する）のうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図である。
【００７９】
図６は、図１の構成に比べてφＴ  ゲートの制御形態が異なっている。すなわち、上記第１の実施形態では、φＴ  ゲートは２本の相補なビット線に共通の制御信号（φＴＲまたはφＴＬ）が用いられる構成であった。これに対して、図６の第２の実施形態におけるφＴ  ゲートは、２本の相補なビット線にそれぞれ独立した制御信号（φＴＲ１  ，φＴＲ２  またはφＴＬ１  ，φＴＬ２  ）が用いられる構成となっている。その他の構成は第２の実施形態と同様な構成であり、同様個所には同一の符号を付す。
【００８０】
このような構成には、まず第１の実施形態より微細化に優れた構造を実現することができるという利点がある。例えばφＴ  ゲートのトランジスタＴｒ１ＲとＴｒ２Ｒのゲートコンタクトの面積が大きく、このため直線的にコンタクトを設けるより、千鳥状にコンタクトを設けた方がビット線対のピッチを縮めることができるのである。
【００８１】
図７は、この第２の実施形態を実現するＤＲＡＭデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイ（  以下、セルアレイと称する）のうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図である。それぞれ独立した制御信号φＴＲ１  ，φＴＲ２  ，φＴＬ１  ，φＴＬ２  を生成するための制御回路部ＭＵＸＴ−Ｒ１  ，ＭＵＸＴ−Ｒ２  ，ＭＵＸＴ−Ｌ１  ，ＭＵＸＴ−Ｌ２  が設けられる。
【００８２】
図６及び図７におけるφＴ  ゲートの制御信号φＴＲ１  ，φＴＲ２  は図１におけるφＴＲと、制御信号φＴＬ１  ，φＴＬ２  は図１におけるφＴＬと全く同じ動きにすれば、当然、第１の実施形態と同じイコライズ不足のスクリーニングのテストモードが実現できる。
【００８３】
なお、通常の読み出し動作は上述のごとく、φＴ  ゲートの制御信号φＴＲ１  ，φＴＲ２  は図１におけるφＴＲと、制御信号φＴＬ１  ，φＴＬ２  は図１におけるφＴＬと全く同じ動きにすることにより、第１の実施形態の図４と同様な読み出し動作を達成する（図９）。
【００８４】
次に、図６及び図７におけるφＴ  ゲートの制御信号φＴＲ１  ，φＴＲ２  ，φＴＬ１  ，φＴＬ２  をすべて独立に制御できることを利用した第１の実施形態とは異なるイコライズ不足のスクリーニングのテストモードの実現について説明する。
【００８５】
図８（ａ）〜（ｄ）は、それぞれ第２の実施形態に応じた制御回路部ＭＵＸＴ−Ｒ１  ，ＭＵＸＴ−Ｒ２  ，ＭＵＸＴ−Ｌ１  ，ＭＵＸＴ−Ｌ２  の構成を示す回路図であり、この発明にかかる制御系を含んでいる。それぞれ制御回路部ＭＵＸＴ−Ｒ１  ，ＭＵＸＴ−Ｒ２  の回路構成は基本的に第１の実施形態に示す図３（ａ）と同様であり、出力信号ＴＭＭＵＸＢＳＴを生成するのに信号ＴＭΦＴＵＰ  と上記信号ＭＵＸＢＳＴと信号ＢＬＳＥＬ１（またはＢＬＳＥＬ２）を３入力とするＮＡＮＤゲートＧ１またはＧ２を用いるところが異なる。
【００８６】
さらに、それぞれ制御回路部ＭＵＸＴ−Ｌ１  ，ＭＵＸＴ−Ｌ２  の回路構成は基本的に第１の実施形態に示す図３（ｂ）と同様であり、出力信号ＴＭＭＵＸＢＳＴを生成するのに信号ＴＭΦＴＵＰ  と上記信号ＭＵＸＢＳＴと信号ＢＬＳＥＬ１（またはＢＬＳＥＬ２）を３入力とするＮＡＮＤゲートＧ３またはＧ４を用いるところが異なる。
【００８７】
上記信号ＢＬＳＥＬ１は、立ち上げるワード線がビット線ＢＬに接続されたメモリセルを選択するときハイレベルとなり、ビット線ＢＢＬに接続されたメモリセルを選択するときローレベルになる。逆に、信号ＢＬＳＥＬ２は、立ち上げるワード線がビット線ＢＬに接続されたメモリセルを選択するときローレベルとなり、ビット線ＢＢＬに接続されたメモリセルを選択するときハイレベルになる。これらの信号ＢＬＳＥＬ１，ＢＬＳＥＬ２のレベルはロウアドレスが決まるのと同時に確定される。
【００８８】
上記図８（ａ）〜（ｄ）に示す各制御回路部ＭＵＸＴ−Ｒ１  ，ＭＵＸＴ−Ｒ２  ，ＭＵＸＴ−Ｌ１  ，ＭＵＸＴ−Ｌ２  の回路動作を踏まえ、図１０に示す読み出し動作のタイミングチャートを参照しながら、この発明の第２の実施形態に係るビット線イコライズ不良をスクリーニングするためのテストモードにおける読み出し動作を説明する。なお、テストモードの始めの段階では上述と同じように図６の構成の左側セルアレイＡＲＹ−Ｌの一つのセルデータ（“０”データ）の通常の読み出し動作をする。
【００８９】
始めにテストモードにエントリーする。すなわち、第１の実施形態と同様であり、図示しないメモリ周辺回路のテストモード信号発生部の制御で信号ＴＭΦＴＵＰ  がローレベルからハイレベルに変化する。
【００９０】
（１）  まず、読み出し前のビット線プリチャージ期間では、信号ＢＫＳＥＬ−Ｒ  ，ＢＫＳＥＬ−Ｌ  、信号ＢＬＳＥＬ１，ＢＬＳＥＬ２及び信号ＭＵＸＢＳＴは全てローレベルである。また、信号ＴＭΦＴＵＰ  はハイレベルであり、信号ＴＭＭＵＸＢＳＴはハイレベルである。これにより、図８（ａ），（ｂ），（ｃ），（ｄ）のノードＮ１１，Ｎ２１はＶｐｐレベルである。よって、トランジスタＱｎ（ｌｏｗＶｔ）  １２、Ｑｎ（ｌｏｗＶｔ）  ２２のオン、さらにＱｐ１４，Ｑｐ２４のオンにより、制御信号φＴＲ、φＴＬは共にＶｉｎｔ  のハイレベルである。このとき、イコライズ回路がイコライズ制御信号ＥＱＬにより活性化しており、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされている。
【００９１】
（２）  次に、左側セルアレイＡＲＹ−Ｌが選択されるため信号ＢＫＳＥＬ−Ｌ  がハイレベル（Ｖｉｎｔ  ）に変化する。よって、トランジスタＱｎ１３のオン（Ｑｎ１５はオン状態）により、制御信号φＴＲ１  φＴＲ２  がＶｉｎｔ  からＶｓｓに落ちる。これにより、図６の右側セルアレイＡＲＹ−Ｒに繋がるビット線ＢＬ−Ｒ，ＢＢＬ−Ｒが、ビット線イコライズ及びデータセンス／入出力系の共有回路部と分離される。信号ＢＬＳＥＬ１はハイレベル、信号ＢＬＳＥＬ２はローレベルである。
【００９２】
（３）  次に、図６の左側セルアレイＡＲＹ−ＬのメモリセルＭＣ１のゲートに接続するワード線ＷＬ１がＶｐｐレベルまで上がり、メモリセルＭＣ１が選択される。（４）  次に、センスアンプ回路部Ｓ／Ａが活性化する。すなわち、ＢＳＡＮの電圧がＶｂｌからＶｓｓに落ち、続いてＢＳＡＰの電位がＶｂｌからＶｂｌｈ  まで上がる。これにより、メモリセルＭＣ１に関するビット線の電位がセンス線ＳＡＬ，ＢＳＡＬの電位に応じて増幅され、メモリセルＭＣ１のデータがラッチされる。左側ビット線のＢＬ−Ｌはローレベル、ＢＢＬ−Ｌはハイレベルとなる。一方、分離された右側ビット線ＢＬ−Ｒ，ＢＢＬ−Ｒはこの段階ではフローティングとなっており、理想的にはプリチャージレベル（Ｖｂｌ）を保持している。
（５）  次に、ＤＱゲート回路部ＤＱＣが活性化する。すなわち、カラム選択線ＣＳＬの電位がパルス的にハイレベル（Ｖｉｎｔ  ）になり、データがＤＱ線に伝達される。
【００９３】
（６）  次に、信号ＭＵＸＢＳＴがハイレベル（Ｖｉｎｔ  ）になる。これにより、各ＮＡＮＤゲートＧ１〜Ｇ４に関し、信号ＢＬＳＥＬ１のハイレベルを入力しているゲートＧ１とＧ３の出力信号ＴＭＭＵＸＢＳＴはローレベルになる。信号ＢＬＳＥＬ２のローレベルを入力しているゲートＧ２とＧ４の出力信号ＴＭＭＵＸＢＳＴはハイレベルになる。その結果、図８（ｃ）では、トランジスタＱｐ２２がオフ、Ｑｎ２２がオン、Ｑｎ２４もオンしてノードＮ２１はローレベルとなる。よって、トランジスタＱｎ（ｌｏｗＶｔ）  ２２がオフ、代ってＱｐ２５がオンすることにより、制御信号φＴＬ１  の電位レベルはＶｉｎｔ  からＶｐｐまで上がる。
【００９４】
また、図８（ｄ）でもトランジスタＱｐ２２がオフ、Ｑｎ２２のオンでノードＮ２１はローレベルとなる。よって、トランジスタＱｎ（ｌｏｗＶｔ）  ２２がオフ、代ってＱｐ２５がオンするから、制御信号φＴＬ２  の電位レベルはＶｉｎｔ  からＶｐｐまで上がる。
【００９５】
さらに、図８（ａ）においてもトランジスタＱｐ１２がオフ、Ｑｎ１４のオンでノードＮ１１はローレベルとなる。よって、トランジスタＱｎ（ｌｏｗＶｔ）  １２がオフ、代ってＱｐ１５がオンするから制御信号φＴＲ１  の電位レベルはＶｓｓからＶｐｐまで上がる。
【００９６】
また、図８（ｂ）では、トランジスタＱｐ１２がオフ、Ｑｎ１３及びＱｎ１５のオンでノードＮ１２はローレベルとなる。よって、制御信号φＴＲ２  の電位レベルはＶｓｓが保たれる。
【００９７】
これにより、左右のビット線のうち、ＢＬ−ＲとＢＬ−Ｌが電気的に接続され、センスアンプ回路部Ｓ／Ａの動作により、右側ビット線ＢＬ−Ｒと左側ビット線ＢＬ−Ｌは同じ電位レベル（ここではローレベルにまで下がる）に、ＢＢＬ−Ｌはハイレベル（Ｖｂｌｈ  ）にラッチされる。この状態で、選択されたメモリセルへの再書き込みが行われる。このとき、ビット線ＢＢＬ−Ｒは、制御信号φＴＲ２  （Ｖｓｓ保持）により、共有回路から電気的に切り離されビット線プリチャージレベル（Ｖｂｌ）のフローティング状態になっている。
【００９８】
（７）  次に、ワード線ＷＬ１が立ち下がり、かつ、センスアンプ回路部Ｓ／Ａの活性化が解除される（ＢＳＡＮ，ＢＳＡＰの電位がＶｂｌに戻る）。その後、信号ＭＵＸＢＳＴはローレベルになり、信号ＴＭＭＵＸＢＳＴはハイレベルになる。制御信号φＴＲ１  ，φＴＲ２  ，φＴＬ１  ，φＴＬ２  は共に元の電圧レベル（Ｖｉｎｔ  ）に戻る。そして、再びプリチャージ期間となり、イコライズ回路部ＥＱがイコライズ制御信号ＥＱＬにより活性化し、ビット線対はＶｂｌ、すなわちＶｃｃ／２にプリチャージされる。
【００９９】
上記テストモードでの回路動作では、２つのセルアレイで共有されるイコライズ回路部ＥＱ（イコライズ用トランジスタ１２１〜１２３）は、左右のセルアレイに関するビット線ＢＬ−Ｌ，ＢＬ−Ｒがローレベル（Ｖｓｓ）、ＢＢＬ−Ｌがハイレベル（Ｖｂｌｈ  ）、ＢＢＬ−Ｒがこの中間レベル（Ｖｂｌ）になった左右それぞれのビット線対をイコライズしなければならないので、通常動作に比べてイコライズ回路部ＥＱのイコライズ用トランジスタ１２１〜１２３にかかる負荷は大きくなる。
【０１００】
従って、図６のイコライズ回路部ＥＱにおけるイコライズ用トランジスタの性能が劣化していると、イコライズ不足がより起こり易くなる。セルＭＣ１のデータ読み出し後、次のサイクルでビット線対に読み出されるデータが、前サイクルで読み出されたＭＣ１のデータと逆になるようなメモリセルＭＣ２のデータである場合を考える。
【０１０１】
イコライズ用トランジスタの性能が悪いと、セルＭＣ１のデータ読み出し動作時にイコライズ不足が発生し、続いてセルＭＣ２のデータを読み出すときに前のサイクルの影響が残ってしまい、センスマージンが不十分となりイコライズ不足からのデータ読み出し不良となる。
【０１０２】
また、このような図６の構成、すなわちφＴ  ゲートの制御信号φＴＲ１  ，φＴＲ２  ，φＴＬ１  ，φＴＬ２  をすべて独立に制御できる構成としたことより、セルアレイ中のビット線とワード線の十字不良によるイコライズ不足のスクリーニングも容易に行える。
【０１０３】
例えば、図６に示すビット線ＢＢＬ−Ｒに微小リークが存在している場合、ビット線ＢＢＬ−ＲはプリチャージレベルからフローティングになったときからＶｓｓに向かって下がっていく。従って、再びイコライズするときはビット線ＢＢＬ−Ｌのハイレベルを除いてビット線ＢＬ−Ｌ，ＢＬ−Ｒ，ＢＢＬ−Ｒがローレベルになった左右それぞれのビット線対をイコライズしなければならないので、イコライズ不足が起こり易くなっていて、テストで不良として検出し易くなっている。
【０１０４】
すなわち、この実施形態ではイコライズ用トランジスタの不良によるイコライズ不足と、十字不良によるイコライズ不足の両者を容易にスクリーニングすることができる。
【０１０５】
上記各実施形態の構成によれば、ビット線イコライズ動作において、テスト時には従来よりもイコライズ用トランジスタにかかる負荷を大きくするようにφＴ  ゲートの制御形態を工夫する構成を示した。このような構成により、読み出しサイクルのｔＲＰ（ビット線のプリチャージ時間）を変えたりせずに、通常のｔＲＰを用いて、様々な原因から起きるイコライズ不足を検出し、的確なスクリーニングが達成される。
【０１０６】
また、上記のような、テスト時にφＴ  ゲートのオン制御を変えるような制御構成を付加すると、イコライズ不足のスクリーニング以外のテストに応用できる可能性が十分に残されている。例えば、リフレッシュ試験等に、φＴ  ゲートを各メモリセルアレイ間で繋げて複数ブロック単位でリフレッシュ試験をすることにすれば、テスト時間の短縮に寄与する。
【０１０７】
【発明の効果】
以上説明したようにこの発明によれば、メモリセルアレイ間のビット線の電気的接続／切り離しを制御する伝送制御回路であるφＴ  ゲートの制御形態を工夫することによって、テスト時間を短縮しつつ、イコライズ用トランジスタの不良によるイコライズ不足と、十字不良によるイコライズ不足の両者を容易にスクリーニングすることができる。また、上記φＴ  ゲートの制御形態の工夫は、リフレッシュ試験等様々なメモリテストに応用が可能で、メモリデバイスのテスト時間が大幅に縮少することが期待できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＤＲＡＭデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図。
【図２】（ａ）は、ブロック毎にレイアウトされた複数のセルアレイのブロック図であり、（ｂ）は（ａ）のうちの隣り合う左右二つのセルアレイに関するコア部を示すブロック図。
【図３】（ａ），（ｂ），（ｃ）はそれぞれこの発明の第１の実施形態に係る制御系を含んだ図２（ｂ）中のの制御回路部の構成を示す回路図。
【図４】図１の構成中の一つのセルデータの通常の読み出し動作を説明するタイミングチャート。
【図５】この発明の第１の実施形態に係る図１の構成中のテストモードにおける読み出し動作を説明するタイミングチャート。
【図６】この発明の第２の実施形態に係るＤＲＡＭデバイスにおける、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示す一つのビット線対分の回路図。
【図７】この発明の第２の実施形態を実現するＤＲＡＭデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図。
【図８】（ａ），（ｂ），（ｃ），（ｄ）はそれぞれこの発明の第２の実施形態に係る制御系を含んだ図７中の制御回路部の構成を示す回路図。
【図９】図６の構成中の一つのセルデータの通常の読み出し動作を説明するタイミングチャート。
【図１０】この発明の第２の実施形態に係る図６の構成中のテストモードにおける読み出し動作を説明するタイミングチャート。
【図１１】ＤＲＡＭデバイスにおいて、ブロック毎にレイアウトされた複数のメモリセルアレイのうち、隣り合う左右二つのセルアレイに関するコア部を示すブロック図。
【図１２】（ａ），（ｂ）は、それぞれ上記制御回路部ＭＵＸＴ−Ｒ，ＭＵＸＴ−Ｌの構成を示す回路図。
【図１３】ＤＲＡＭの一般的な基本リードサイクルを示すタイミングチャート。
【符号の説明】
１１１，１１２…ＰチャネルＭＯＳトランジスタ
１１３，１１４，１１７，１１８，１２１，１２２，１２３，
Ｔｒ１Ｌ，Ｔｒ２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒ…ＮチャネルＭＯＳトランジスタ
ＷＬ（ＷＬ１）…ワード線
ＢＬ−Ｌ，ＢＢＬ−Ｌ，ＢＬ−Ｒ，ＢＢＬ−Ｒ…ビット線
ＭＣ（ＭＣ１）…メモリセル（Ｑ…データトランスファトランジスタ、Ｃ…メモリキャパシタ）
ＳＡＬ，ＢＳＡＬ…センス線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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