(57)【特許請求の範囲】
【請求項１】
第１のＮＯＲ回路と第２のＮＯＲ回路を具備し、前記第１と第２のＮＯＲ回路を交差結合して構成するＲＳフリップフロップ回路において、
前記第１と第２のＮＯＲ回路の帰還入力側の回路しきい値を所定値以上に、また前記第１と第２のＮＯＲ回路のデータ入力側の回路しきい値を前記所定値未満にすることを特徴とするＲＳフリップフロップ回路。
【請求項２】
前記第１および第２のＮＯＲ回路は複数個のＭＯＳトランジスタで構成され、前記データ入力側のＭＯＳトランジスタのゲート幅は前記帰還入力側のＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項１に記載のＲＳフリップフロップ回路。
【請求項３】
前記データ入力側のＮ−ＭＯＳトランジスタのゲート幅は前記帰還入力側のＮ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項２に記載のＲＳフリップフロップ回路。
【請求項４】
第１のＮＡＮＤ回路と第２のＮＡＮＤ回路を具備し、前記第１と第２のＮＡＮＤ回路を交差結合して構成するＲＳフリップフロップ回路において、
前記第１と第２のＮＡＮＤ回路の帰還入力側の回路しきい値を所定値未満にし、前記第１と第２のＮＡＮＤ回路のデータ入力側の回路しきい値を前記所定値以上にすることを特徴とするＲＳフリップフロップ回路。
【請求項５】
前記ＮＡＮＤ回路は複数個のＭＯＳトランジスタで構成され、前記データ入力側のＭＯＳトランジスタのゲート幅が前記帰還入力側のＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項４に記載のＲＳフリップフロップ回路。
【請求項６】
前記データ入力側のＰ−ＭＯＳトランジスタのゲート幅が前記帰還入力側のＰ−ＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする請求項５に記載のＲＳフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＳフリップフロップ回路に関する。
【０００２】
【従来の技術】
従来用いられているＲＳフリップフロップ回路に用いられているＰ−ＭＯＳトランジスタ、Ｎ−ＭＯＳトランジスタは、それぞれ同じディメンション（ゲート幅／ゲート長）にし、帰還入力側の回路しきい値とデータ入力側の回路しきい値を同一（ＶＤＤ／２）にしていた。
【０００３】
図７に、第１のＮＯＲ回路１１０と第２のＮＯＲ回路１２０で構成される従来のＲＳフリップフロップ回路を示す。更に図８に、具体的な回路構成を示す。両図を参照しながら、動作を説明する。
【０００４】
第１のＮＯＲ回路１１０のリセット入力Ｒ（Ｐ―ＭＯＳトランジスタＰＴｒＲのゲートとＮ−ＭＯＳトランジスタＮＴｒＲのゲートへの入力）が０レベルのままで、第２のＮＯＲ回路１２０のセット入力Ｓ（Ｐ―ＭＯＳトランジスタＰＴｒＳのゲートとＮ−ＭＯＳトランジスタＮＴｒＳのゲートへの入力）が、０レベルから１レベルになった時、第２のＮＯＲ回路１２０の出力ＱＢ（Ｎ−ＭＯＳトランジスタＮＴｒ１のドレインとＮＴｒＳのドレインが接続される共通ノードからの出力）は、帰還接続側の入力（Ｐ−ＭＯＳトランジスタＰＴｒ１のゲートおよびＮ−ＭＯＳトランジスタＮＴｒ１のゲートへの入力）に関係なく、１レベルから０レベルになる。
【０００５】
一方第１のＮＯＲ回路１１０の出力Ｑ（Ｎ−ＭＯＳトランジスタＮＴｒＲのドレインとＮＴｒ０のドレインが接続される共通ノードからの出力）は、帰還された入力（Ｐ−ＭＯＳトランジスタＰＴｒ０のゲートおよびＮ−ＭＯＳトランジスタＮＴｒ０のゲートへの入力）により、０レベルから１レベルになる。
【０００６】
このように、セット入力Ｓによって、出力ＱＢと出力Ｑが決定され、帰還側のＮ−ＭＯＳトランジスタＮＴｒ０とＮＴｒ１によって、出力ＱＢと出力Ｑが反転させられることはない。
【０００７】
従来では、Ｎ−ＭＯＳトランジスタＮＴｒ０のディメンション（ゲート幅／ゲート長）とＮ−ＭＯＳトランジスタＮＴｒＲのディメンションは同一の所定値Ａであり、    Ｎ−ＭＯＳトランジスタＮＴｒ１のディメンションとＮ−ＭＯＳトランジスタＮＴｒＳのディメンションは同一の所定値Ａである。
【０００８】
つまり、第１のＮＯＲ回路１１０のデータ入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／２）であり、第２のＮＯＲ回路１２０のデータ入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／２）である。このため、出力が確定するまでの時間が遅かった。
【０００９】
そこで、ＲＳフリップフロップ回路の動作をシミュレーションしたのが、図１３である。Ｐ−ＭＯＳトランジスタＰＴｒＲ、ＰＴｒ０、ＰＴｒＳ、ＰＴｒ１のゲート幅は、それぞれ８０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。
【００１０】
またＮ−ＭＯＳトランジスタＮＴｒＲ、ＮＴｒ０、ＮＴｒＳ、ＮＴｒ１のゲート幅は、それぞれ４０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。
【００１１】
更に、図９に示す如く、負荷として、第１のＮＯＲ回路１１０の出力端子に、２個のインバータ１１３と１１５を直列に接続した。同様に、負荷として、第２のＮＯＲ回路１２０の出力端子に、２個のインバータ１２３と１２５を直列に接続した。
【００１２】
また第１のＮＯＲ回路１１０のリセット入力Ｒが０のままで、第２のＮＯＲ回路１２０のセット入力が１レベルから０レベルになる時、第２のＮＯＲ回路の出力ＱＢは、０レベルのままであり、第１のＮＯＲ回路１１０の出力Ｑは、１レベルのままである。
【００１３】
図１０に、第１のＮＡＮＤ回路１３０と第２のＮＡＮＤ回路１４０で構成される従来のＲＳフリップフロップ回路を示す。更に、図１１に、具体的な回路構成を示す。両図を参照しながら、動作を説明する。
【００１４】
第１のＮＡＮＤ回路１３０のリセット入力Ｒ（Ｐ−ＭＯＳトランジスタＰＴｒＲのゲートとＮ−ＭＯＳトランジスタＮＴｒＲのゲートへの入力）が１レベルのままで、第２のＮＡＮＤ回路１４０のセット入力Ｓ（Ｐ−ＭＯＳトランジスタＰＴｒＳのゲートとＮ−ＭＯＳトランジスタＮＴｒＳのゲートへの入力）が、１レベルから０レベルになった時、第２のＮＡＮＤ回路１４０の出力ＱＢ（Ｐ−ＭＯＳトランジスタＰＴｒ１のドレインとＰＴｒＳのドレインが接続される共通ノードからの出力）は、帰還接続側の入力（Ｐ−ＭＯＳトランジスタＰＴｒ１およびＮ−ＭＯＳトランジスタＮＴｒ１のゲートへの入力）に関係なく、０レベルから１レベルになる。
【００１５】
一方第１のＮＡＮＤ回路１３０の出力Ｑ（Ｐ−ＭＯＳトランジスタＰＴｒＲのドレインとＰＮＴｒ０のドレインが接続される共通ノードからの出力）は、帰還された入力（Ｐ−ＭＯＳトランジスタＰＴｒ０のゲートおよびＮ−ＭＯＳトランジスタＮＴｒ０のゲートへの入力）により、１レベルから０レベルになる。
【００１６】
このように、セット入力Ｓによって、出力ＱＢと出力Ｑが決定され、帰還側のＰ−ＭＯＳトランジスタＰＴｒ０とＰＴｒ１によって、出力ＱＢと出力Ｑが反転させられることはない。
【００１７】
従来では、Ｐ−ＭＯＳトランジスタＰＴｒ０のディメンション（ゲート幅／ゲート長）とＰ−ＭＯＳトランジスタＰＴｒＲのディメンションは同一の所定値Ｂであり、Ｐ−ＭＯＳトランジスタＰＴｒ１のディメンションとＰ−ＭＯＳトランジスタＮＴｒＳのディメンションは同一の所定値Ｂである。
【００１８】
つまり、第１のＮＡＮＤ回路１３０のデータ入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／２）であり、第２のＮＡＮＤ回路１４０のデータ入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／２）である。このため、出力が確定するまでの時間が遅かった。
【００１９】
そこで、ＲＳフリップフロップ回路の動作をシミュレーションしたのが、図１４である。Ｐ−ＭＯＳトランジスタＰＴｒＲ、ＰＴｒ０、ＰＴｒＳ、ＰＴｒ１のゲート幅は、それぞれ８０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。
【００２０】
またＮ−ＭＯＳトランジスタＮＴｒＲ、ＮＴｒ０、ＮＴｒＳ、ＮＴｒ１のゲート幅は、それぞれ４０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。
【００２１】
更に、図１２に示す如く、負荷として、第１のＮＡＮＤ回路１３０の出力端子に、２個のインバータ１３３と１３５を直列に接続した。同様に、負荷として、第２のＮＡＮＤ回路１４０の出力端子に、２個のインバータ１４３と１４５を直列に接続した。
【００２２】
また第１のＮＡＮＤ回路１３０のリセット入力Ｒが１レベルのままで、第２のＮＯＲ回路１４０のセット入力が０レベルから１レベルになる時、第２のＮＡＮＤ回路１４０の出力ＱＢは、１レベルのままであり、第１のＮＡＮＤ回路１３０の出力Ｑは、０レベルのままである。
【００２３】
【発明が解決しようとする課題】
従来のＲＳフリップフロップ回路では、データ入力に対し出力の確定に時間かかっていた。
【００２４】
そこで本発明は、データ入力に対する出力の確定までの時間を短縮可能にするＲＳフリップフロップ回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
（第１の構成例）
第１のＮＯＲ回路と第２のＮＯＲ回路を具備し、前記第１と第２のＮＯＲ回路を交差結合して構成するＲＳフリップフロップ回路において、
前記第１と第２のＮＯＲ回路の帰還入力側の回路しきい値を所定値以上に、また前記第１と第２のＮＯＲ回路のデータ入力側の回路しきい値を前記所定値未満にすることを特徴とする。
【００２６】
（第２の構成例）
第１のＮＡＮＤ回路と第２のＮＡＮＤ回路を具備し、前記第１と第２のＮＡＮＤ回路を交差結合して構成するＲＳフリップフロップ回路において、
前記第１と第２のＮＡＮＤ回路の帰還入力側の回路しきい値を所定値未満にし、前記第１と第２のＮＡＮＤ回路のデータ入力側の回路しきい値を前記所定値以上にすることを特徴とする。
【００２７】
【発明の実施の形態】
図１に、第１のＮＯＲ回路１０と第２のＮＯＲ回路２０で構成される本発明のＲＳフリップフロップ回路の第１の実施の形態の構成を示す。更に図２に、具体的な回路構成を示す。両図を参照しながら、動作を説明する。
【００２８】
第１のＮＯＲ回路１０のリセット入力ＮＲ（Ｐ―ＭＯＳトランジスタＰＴｒＲＮのゲートとＮ−ＭＯＳトランジスタＮＴｒＲＮのゲートへの入力）が０レベルのままで、第２のＮＯＲ回路２０のセット入力ＳＮ（Ｐ―ＭＯＳトランジスタＰＴｒＳＮのゲートとＮ−ＭＯＳトランジスタＮＴｒＳＮのゲートへの入力）が、０レベルから１レベルになった時、第２のＮＯＲ回路２０の出力ＱＢＮ（Ｎ−ＭＯＳトランジスタＮＴｒ１ＮのドレインとＮＴｒＳＮのドレインが接続される共通ノードからの出力）は、帰還接続側の入力（Ｎ−ＭＯＳトランジスタＮＴｒＲＮのドレインとＮＴｒ０Ｎのドレインが接続される共通ノードからＰ−ＭＯＳトランジスタＰＴｒ１ＮのゲートおよびＮ−ＭＯＳトランジスタＮＴｒ１Ｎのゲートへの入力）に関係なく、１レベルから０レベルになる。
【００２９】
一方第１のＮＯＲ回路１０の出力ＱＮ（Ｎ−ＭＯＳトランジスタＮＴｒＲＮのドレインとＮＴｒ０Ｎのドレインが接続される共通ノードからの出力）は、帰還された入力（Ｎ−ＭＯＳトランジスタＮＴｒＳＮのドレインとＮＴｒ１Ｎのドレインが接続される共通ノードからＰ−ＭＯＳトランジスタＰＴｒ０ＮのゲートおよびＮ−ＭＯＳトランジスタＮＴｒ０Ｎのゲートへの入力）により、０レベルから１レベルになる。
【００３０】
このように、セット入力ＳＮによって、出力ＱＢＮと出力ＱＮが決定され、帰還側のＮ−ＭＯＳトランジスタＮＴｒ０ＮとＮＴｒ１Ｎによって、出力ＱＢＮと出力ＱＮが反転させられることはない。
【００３１】
本発明では、Ｎ−ＭＯＳトランジスタＮＴｒＲＮのディメンション（ゲート幅／ゲート長）を所定値Ａを越えて大きくし、Ｎ−ＭＯＳトランジスタＮＴｒ０Ｎのディメンションを所定値Ａ未満にする。また、Ｎ−ＭＯＳトランジスタＮＴｒＳＮのディメンションを所定値Ａを越えて大きくし、Ｎ−ＭＯＳトランジスタＮＴｒ１Ｎのディメンションを所定値Ａ未満にする。
【００３２】
つまり、第１のＮＯＲ回路１１０のデータ入力側の回路しきい値は、所定値（ＶＤＤ／２）未満となり、帰還入力側の回路しきい値は所定値（ＶＤＤ／２）を越えて高くなる。また、第２のＮＯＲ回路２０のデータ入力側の回路しきい値は、所定値（１／２ＶＤＤ）未満となり、帰還入力側の回路しきい値は所定値（ＶＤＤ／２）を越えて高くなる。    このため、出力が確定するまでの時間を短縮できる。
【００３３】
そこで、ＲＳフリップフロップ回路の動作をシミュレーションしたのが、図１３である。Ｐ−ＭＯＳトランジスタＰＴｒＲＮ、ＰＴｒ０Ｎ、ＰＴｒＳＮ、ＰＴｒ１Ｎのゲート幅は、それぞれ８０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。
【００３４】
またＮ−ＭＯＳトランジスタＮＴｒＲＮ、    ＮＴｒＳＮのゲート幅は、それぞれ１６０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。Ｎ−ＭＯＳトランジスタＮＴｒ０Ｎ、ＮＴｒ１Ｎのゲート幅は、それぞれ１０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。
【００３５】
更に、図３に示す如く、負荷として、第１のＮＯＲ回路１０の出力端子に、２個のインバータ１３と１５を直列に接続した。同様に、負荷として、第２のＮＯＲ回路２０の出力端子に、２個のインバータ２３と２５を直列に接続した。
【００３６】
また第１のＮＯＲ回路１０のリセット入力Ｒが０のままで、第２のＮＯＲ回路２０のセット入力が１レベルから０レベルになる時、第２のＮＯＲ回路２０の出力ＱＢは、０レベルのままであり、第１のＮＯＲ回路１０の出力Ｑは、１レベルのままである。
【００３７】
なお、第１のＮＯＲ回路１０のデータ入力をセット入力ＳＮ、出力をＱＢＮとし、第２のＮＯＲ回路２０のデータ入力をリセット入力ＲＮ、出力をＱＮとしても良い。
【００３８】
図４に、第１のＮＡＮＤ回路３０と第２のＮＡＮＤ回路４０で構成される本発明のＲＳフリップフロップ回路の第２の実施の形態の構成を示す。更に、図５に、具体的な回路構成を示す。両図を参照しながら、動作を説明する。
【００３９】
第１のＮＡＮＤ回路３０のリセット入力ＲＮ（Ｐ−ＭＯＳトランジスタＰＴｒＲＮのゲートとＮ−ＭＯＳトランジスタＮＴｒＲＮのゲートへの入力）が１レベルのままで、第２のＮＡＮＤ回路４０のセット入力ＳＮ（Ｐ−ＭＯＳトランジスタＰＴｒＳＮのゲートとＮ−ＭＯＳトランジスタＮＴｒＳＮへの入力）が、１レベルから０レベルになった時、第２のＮＡＮＤ回路４０の出力ＱＢＮ（Ｐ−ＭＯＳトランジスタＰＴｒ１ＮのドレインとＰＴｒＳＮのドレインが接続される共通ノードからの出力）は、帰還接続側の入力（Ｐ−ＭＯＳトランジスタＰＴｒＲＮのドレインとＰＴｒ０Ｎのドレインが接続される共通ノードからＰ−ＭＯＳトランジスタＰＴｒ１ＮおよびＮ−ＭＯＳトランジスタＮＴｒ１Ｎのゲートへの入力）に関係なく、０レベルから１レベルになる。
【００４０】
一方第１のＮＡＮＤ回路３０の出力ＱＮ（Ｐ−ＭＯＳトランジスタＰＴｒＲＮのドレインとＮＴｒＲＮのドレインが接続される共通ノードからの出力）は、帰還された入力（Ｐ−ＭＯＳトランジスタＰＴｒ１ＮのドレインとＰＴｒＳＮのドレインが接続される共通ノードからＰ−ＭＯＳトランジスタＰＴｒ０ＮのゲートおよびＮ−ＭＯＳトランジスタＮＴｒ０Ｎのゲートへの入力）により、１レベルから０レベルになる。
【００４１】
このように、セット入力ＳＮによって、出力ＱＢＮと出力ＱＮが決定され、帰還側のＰ−ＭＯＳトランジスタＰＴｒ０ＮとＰＴｒ１Ｎによって、出力ＱＢＮと出力ＱＮが反転させられることはない。
【００４２】
本発明では、Ｐ−ＭＯＳトランジスタＰＴｒＲＮのディメンション（ゲート幅／ゲート長）を所定値Ｂを越えて大きくし、Ｐ−ＭＯＳトランジスタＰＴｒ０Ｎのディメンションを所定値未満にする。また、    Ｐ−ＭＯＳトランジスタＰＴｒＳＮのディメンションを所定値Ｂより大きくし、Ｐ−ＭＯＳトランジスタＰＴｒ１Ｎのディメンションを所定値未満にする。
【００４３】
つまり、第１のＮＡＮＤ回路３０のデータ入力側の回路しきい値は、所定値（ＶＤＤ／２）を越えて高くなり、帰還入力側の回路しきい値は所定値（ＶＤＤ／２）未満となる。また、第２のＮＡＮＤ回路４０のデータ入力側の回路しきい値は、所定値（ＶＤＤ／２）より高くとなり、帰還入力側の回路しきい値は所定値（ＶＤＤ／２）未満となる。このため、出力が確定するまでの時間を短縮できる。
【００４４】
そこで、ＲＳフリップフロップ回路の動作をシミュレーションしたのが、図１４である。Ｐ−ＭＯＳトランジスタＰＴｒＲＮ、ＰＴｒＳＮのゲート幅は、それぞれ３２０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。Ｐ−ＭＯＳトランジスタＰＴｒ０Ｎ、ＰＴｒ１Ｎのゲート幅は、それぞれ１０ミクロン、それぞれのゲート長は、それぞれ４ミクロンとした。
【００４５】
またＮ−ＭＯＳトランジスタＮＴｒＲＮ、ＮＴｒ０Ｎ、ＮＴｒＳＮ、ＮＴｒ１Ｎのゲート幅は、それぞれ４０ミクロン、それらのゲート長は、それぞれ４ミクロンとした。
【００４６】
更に、図６に示す如く、負荷として、第１のＮＡＮＤ回路３０の出力端子に、２個のインバータ３３と３５を直列に接続した。同様に、負荷として、第２のＮＡＮＤ回路４０の出力端子に、２個のインバータ４３と４５を直列に接続した。
【００４７】
また第１のＮＡＮＤ回路３０のリセット入力Ｒが１レベルのままで、第２のＮＯＲ回路４０のセット入力が０レベルから１レベルになる時、第２のＮＡＮＤ回路４０の出力ＱＢは、１レベルのままであり、第１のＮＡＮＤ回路３０の出力Ｑは、０レベルのままである。
【００４８】
なお、第１のＮＡＮＤ回路３０のデータ入力をセット入力ＳＮ、出力をＱＢＮとし、第２のＮＡＮＤ回路４０のデータ入力をリセット入力ＲＮ、出力をＱＮとしても良い。
【００４９】
【発明の効果】
以上本発明のＲＳフリップフロップ回路によれば、データ入力に対し出力の確定を短縮できる。
【図面の簡単な説明】
【図１】本発明のＲＳフリップフロップ回路の第１の実施の形態の構成を示すブロック図である。
【図２】図１のＲＳフリップフロップ回路の具体的回路図である。
【図３】図１のＲＳフリップフロップ回路の動作のシミュレーションを行うためのブロック図である。
【図４】本発明のＲＳフリップフロップ回路の第２の実施の形態の構成を示すブロック図である。
【図５】図４のＲＳフリップフロップ回路の具体的回路図である。
【図６】図４のＲＳフリップフロップ回路の動作のシミュレーションを行うためのブロック図である。
【図７】従来のＲＳフリップフロップ回路の構成を示すブロック図である。
【図８】図７のＲＳフリップフロップ回路の具体的回路図である。
【図９】図７のＲＳフリップフロップ回路の動作のシミュレーションを行うためのブロック図である。
【図１０】従来のＲＳフリップフロップ回路の構成を示すブロック図である。
【図１１】図１０のＲＳフリップフロップ回路の具体的回路図である。
【図１２】図１０のＲＳフリップフロップ回路の動作のシミュレーションを行うためのブロック図である。
【図１３】図１のＲＳフリップフロップ回路と図７のＲＳフリップフロップ回路の動作のシミュレーションを示す図である。
【図１４】図４のＲＳフリップフロップ回路と図１０のＲＳフリップフロップ回路の動作のシミュレーションを示す図である。
【符号の説明】
１０・・・第１のＮＯＲ回路、２０・・・第２のＮＯＲ回路、３０・・・第１のＮＡＮＤ回路、４０・・・第２のＮＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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