(57)【特許請求の範囲】
【請求項１】
多数のメモリセルを含むサブアレイと、
前記サブアレイのメモリセルのデータを感知増幅する感知増幅器と、
前記メモリセルのワードラインを駆動するサブワードラインドライバと、
前記感知増幅器の出力信号を受けて伝達するローカル入出力ラインと、
前記ローカル入出力ラインの信号を受けて伝達するグローバル入出力ラインと、
所定の制御信号に応答して前記ローカル入出力ラインの信号を前記グローバル入出力ラインに伝達するためのスイッチング手段と、
を具備し、前記感知増幅器が構成される領域と前記サブワードラインドライバが構成される領域とが交差する領域にコンジャンクション領域が形成された半導体メモリ装置において、
前記スイッチング手段が、前記ローカル入出力ラインと前記グローバル入出力ラインとが交差する複数の相異なる前記コンジャンクション領域に分離されて配置され、前記感知増幅器を駆動する対をなすPドライバとNドライバが同一のコンジャンクション領域に配置され、前記スイッチング手段が配置されるコンジャンクション領域と、前記PドライバとNドライバの対が配置されるコンジャンクション領域とが交互に配置されていることを特徴とする半導体メモリ装置。
【請求項２】
前記スイッチング手段は、トランスミッションゲートで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記制御信号は、前記Pドライバ及びNドライバを制御する制御信号と同一の信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
多数のメモリセルを含むサブアレイと、
前記サブアレイのメモリセルのデータを感知増幅する感知増幅器と、
前記メモリセルのワードラインを駆動するサブワードラインドライバと、
前記感知増幅器の出力信号を受けて伝達するローカル入出力ラインと、
前記ローカル入出力ラインの信号を受けて伝達するグローバル入出力ラインとと、
所定の制御信号に応答して前記ローカル入出力ラインの信号を前記グローバル入出力ラインに伝達するためのスイッチング手段と、
を具備し、前記感知増幅器が構成される領域と前記サブワードラインドライバが構成される領域とが交差する領域にコンジャンクション領域が形成される半導体メモリ装置の配置方法において、
前記スイッチング手段を前記ローカル入出力ラインと前記グローバル入出力ラインとが交差する複数の相異なる前記コンジャンクション領域に分離して配置し、前記感知増幅器を駆動する対をなすPドライバとNドライバを同一のコンジャンクション領域に配置し、この際に、前記スイッチング手段が配置されるコンジャンクション領域と、前記PドライバとNドライバの対が配置されるコンジャンクション領域とを交互に配置することを特徴とする半導体メモリ装置の内部構造の配置方法。
【請求項５】
前記制御信号は、前記Pドライバ及びNドライバを制御する制御信号と同一の信号であることを特徴とする請求項４に記載の半導体メモリ装置の内部構造の配置方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に階層的入出力ライン（Ｈｉｅｒａｃｈｉｃａｌ  ＩＯ  Ｌｉｎｅ）構造を有する半導体メモリ装置及びその内部構造の配置方法に関する。
【０００２】
【従来の技術】
近来、半導体メモリ装置の集積度が高まり設計ルールが向上するのに伴って、感知増幅器領域とサブワードドライバ領域が小さくなる一方で、感知増幅器領域に配置するセンシング用回路の数が多くなり、これに伴って負荷が大きく増加している。そこで、大きな負荷を高速に駆動するために、各コンジャンクション領域に感知増幅器を駆動するためのドライバを分散させる構造が採用されている。
【０００３】
また、高集積半導体メモリ装置では、高いデータ率（Ｈｉｇｈ  Ｄａｔａ  Ｒａｔｅ）を達成する為により多くのデータの入出力が必要になる。そこで、階層的入出力ライン（以下、階層的ＩＯという）構造、即ちローカル入出力ライン及びグローバル入出力ラインを有する構造のアーキテクチャが採用されている。
【０００４】
上記のようなメモリ装置の内部構造を作るためには、一般に、メモリセルで構成されるサブアレイの間のコンジャンクション領域に階層的IO構造を構成するためのスイッチング回路とセンシングに関連する回路を配置する必要がある。
【０００５】
図１は、階層的ＩＯ構造を有するメモリ装置における従来のコア構造を示す図である。
【０００６】
図１に示すように、従来のコア構造は、多数個のメモリセルを含むサブアレイ１ａ、１ｂ、１ｃ、１ｄと、前記サブアレイ１ａ、１ｂ、１ｃ、１ｄのメモリセルのデータを感知増幅する感知増幅器２ａ、２ｂ、２ｃ、２ｄと、前記メモリセルのワードラインを駆動するサブワードラインドライバー３ａ、３ｂ、３ｃ、３ｄ、３ｅと、前記感知増幅器２ａ、２ｂ、２ｃ、２ｄの出力信号を受けて伝達するローカル入出力ラインＬＩＯ１、ＬＩＯ２と、前記ローカル入出力ラインＬＩＯ１、ＬＩＯ２の信号を受けて伝達するグローバル入出力ラインＧＩＯと、所定の制御信号に応答して前記ローカル入出力ラインＬＩＯ１、ＬＩＯ２の信号を前記グローバル入出力ラインＧＩＯで伝達するためのスイッチング手段４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、４ｈを具備している。
【０００７】
従来のコア構造では、前記感知増幅器２ａ、２ｂ、２ｃ、２ｄが構成される領域と前記サブワードラインのドライバ３ａ、３ｂ、３ｃ、３ｄ、３ｅが構成される領域が交差する領域でコンジャンクション領域５ａ、５ｂ、５ｃ、５ｄが形成されている。
【０００８】
また、従来のコア構造では、感知増幅器２ａ、２ｂ、２ｃ、２ｄを駆動するＰドライバＰＤ１とＮドライバＮＤ１、ＮＤ２とが分離して各々コンジャンクション領域５ｃとコンジャンクション領域５ｂ、５ｄに構成され、階層的ＩＯ構造のための回路は他のコンジャンクション５ａに構成されている。
【０００９】
なお、参考符号ＬＡＰＧは、前記ＰドライバＰＤ１を制御するための制御信号であり、ＬＡＮＧは、前記ＮドライバＮＤ１、ＮＤ２を制御するための制御信号であり、ＰＴＧ及びＬＴＧは、分離ゲート信号である。ＢＬはビットラインであり、ＢＬＢは相補ビットラインである。
【００１０】
従来のコア構造では、全てのグローバル入出力ラインGIOが１つのサブワードドライバ3a側に集まっているために該グローバル入出力ラインの個数が制限される他、特定のサブワードドライバ領域だけが大きくなったり、グローバル入出力ラインに一番近いビットラインから伝達されるデータと一番遠いビットラインから伝達されるデータとの間で、４個のサブアレイブロックに相当する程度のスキュー差が発生したりする。
【００１１】
また、従来のコア構造では、感知増幅器２ａ、２ｂ、２ｃ、２ｄを駆動するＰドライバＰＤ１とＮドライバＮＤ１、ＮＤ２とが分離しているため、感知増幅器のＮ型素子の動作とＰ型素子の動作との間のディレイスキューが発生する。そのため、低い電圧をセンシングする動作におけるセンシングマージンが小さくなる。
【００１２】
さらに、図１には示されていないが、階層的ＩＯ構造を構成するためのスイッチングトランジスタ４ａ乃至４ｈの制御信号が別途に必要であるため、レイアウトマージンの点でも問題がある。
【発明が解決しようとする課題】
本発明は、上記の事情に鑑みてなされたものであり、その目的は、例えば、サブワードドライバ領域をより小さくした場合においてもグローバル入出力ラインを構成可能にすること、グローバル入出力ラインに近いビットラインから伝達されるデータと遠いビットラインから伝達されるデータとのスキュー差を低減すること、感知増幅器のＮ型素子の動作とＰ型素子の動作との間のディレイスキューを低減することにある。
【００１３】
また、本発明の他の目的は、階層的ＩＯ構造を有する半導体メモリ装置の配置方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、多数のメモリセルを含むサブアレイと、前記半導体メモリ装置は前記サブアレイのメモリセルのデータを感知増幅する感知増幅器と、前記半導体メモリ装置は前記メモリセルのワードラインを駆動するサブワードラインドライバと、前記感知増幅器の出力信号を受けて伝達するローカル入出力ラインと、前記ローカル入出力ラインの信号を受けて伝達するグローバル入出力ラインと、所定の制御信号に応答して前記ローカル入出力ラインの信号を前記グローバル入出力ラインで伝達するスイッチング手段を具備する。そして、前記感知増幅器が構成される領域と前記サブワードラインドライバが構成される領域が交差する領域にコンジャンクション領域が形成され、前記スイッチング手段が、前記ローカル入出力ラインと前記グローバル入出力ラインが交差する前記コンジャンクション領域に分離して配置される。また、前記感知増幅器を駆動するＰドライバとＮドライバが同一のコンジャンクション領域に配置される。
【００１５】
前記スイッチング手段は、例えば、トランスミッションゲートで構成され、前記制御信号は、例えば、前記Ｐドライバ及び前記Ｎドライバを制御する信号と同一の信号である。
【００１６】
また、本発明に係る配置方法は、前記サブアレイと、前記感知増幅器と、前記サブワードラインドライバと、前記ローカル入出力ラインと、前記グローバル入出力ラインと、前記スイッチング手段を具備し、前記感知増幅器が構成される領域と前記サブワードラインドライバが構成される領域が交差する領域にコンジャンクション領域が形成される半導体メモリ装置において、前記スイッチング手段を前記ローカル入出力ラインと前記グローバル入出力ラインが交差する前記コンジャンクション領域に分離して配置する。また、前記感知増幅器を駆動するＰドライバとＮドライバを同一のコンジャンクションに配置する。
【００１７】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１８】
図２は、本発明の好適な実施の形態に係る階層的ＩＯ構造を有するメモリ装置におけるコア構造を示す図である。
【００１９】
図２に示すように、この実施の形態に係るコア構造は、多数のメモリセルを含むサブアレイ１１ａ、１１ｂ、１１ｃ、１１ｄと、前記サブアレイ１１ａ、１１ｂ、１１ｃ、１１ｄのメモリセルのデータを感知増幅する感知増幅器（ＳＡ）１２ａ、１２ｂ、１２ｃ、１２ｄと、前記メモリイセルのワードラインを駆動するサブワードラインドライバ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅと、前記感知増幅器１２ａ、１２ｂ、１２ｃ、１２ｄの出力信号を受けて伝達するローカル入出力ラインＬＩＯ１、ＬＩＯ２と、前記ローカル入出力ラインＬＩＯ１、ＬＩＯ２の信号を受けて伝達するグローバル入出力ラインＧＩＯ１、ＧＩＯ２と、所定の制御信号に応答して前記ローカル入出力ラインＬＩＯ１、ＬＩＯ２の信号を前記グローバル入出力ラインＧＩＯ１、ＧＩＯ２で伝達するためのスイッチング手段１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈを具備する。
【００２０】
この実施の形態に係るコア構造は、前記感知増幅器１２ａ、１２ｂ、１２ｃ、１２ｄが構成される領域と前記サブワードラインドライバ１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅが構成される領域が交差する領域（両領域により生じる隙間の領域）にコンジャンクション領域１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ、１５ｇが形成される点では図１に示す従来のコア構造と共通している。
【００２１】
一方、この実施の形態に係るコア構造は、前記感知増幅器１２ａ、１２ｂ、１２ｃ、１２ｄを駆動するドライバと前記スイッチング手段を効率的に配置するために、ＰドライバＰＤ１、ＰＤ２、ＰＤ３とＮドライバＮＤ１、ＮＤ２、ＮＤ３が共に配置されるコンジャンクション１５ａ、１５ｃ、１５ｅと、スイッチング手段１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈが配置されるコンジャンクション１５ｂ、１５ｄ、１５ｆ、１５ｇとを有する点で図１に示す従来のコア構造と相違する。図１に示す従来の構造ではＰドライバとＮドライバが分離して互いに異なるコンジャンクションに配置されている一方、この実施の形態ではＰドライバとＮドライバが同一のコンジャンクション１５ａ、１５ｃ、１５ｅに配置される。
【００２２】
また、この実施の形態に係るコア構造では、前記スイッチング手段１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈが、前記ローカル入出力ラインＬＩＯ１、ＬＩＯ２と前記グローバル入出力ラインＧＩＯ１、ＧＩＯ２が交差する複数のコンジャンクション領域１５ｂ、１５ｄ、１５ｆ、１５ｇに分離されて配置される。
【００２３】
また、この実施の形態に係るコア構造では、図示していないが、前記スイッチング手段１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈは、トランスミッションゲートで構成され、また、前記スイッチング手段を制御する制御信号として、前記ＰドライバＰＤ１、ＰＤ２、ＰＤ３及びＮドライバＮＤ１、ＮＤ２、ＮＤ３を制御する制御信号ＬＡＰＧ、ＬＡＮＧと同一の信号が使用される。
【００２４】
なお、参考符号ＩＳＯｉ及びＩＳＯｊは分離ゲート制御信号であり、ＢＬはビットラインであり、ＢＬＢは相補ビットラインである。
【００２５】
以上のように、この実施の形態に係るコア構造を有する半導体メモリ装置によれば、ドライバが配置されるコンジャンクション１５ａ、１５ｃ、１５ｅとスイッチング手段が配置されるコンジャンクション１５ｂ、１５ｄ、１５ｆ、１５ｇが分離され、２組のグローバル入出力ラインＧＩＯ１がコンジャンクション１５ｂ、１５ｆを通過し、他の二組のグローバル入出力ラインＧＩＯ２がコンジャンクション１５ｄ、１５ｇを通過する。その結果、従来に比べてサブワードドライバ領域を小くしてもグローバル入出力ラインを構成することができる他、グローバル入出力ラインに近いビットラインから伝達されるデータと遠いビットラインから伝達されるデータとのスキュー差を低減することができる。また、感知増幅器を駆動するＰドライバとＮドライバが同一のコンジャンクションに配置されるため、各感知増幅器でＰ型素子の動作とＮ型素子の動作との間のデレイスキューを大幅に低減することができ、低い電圧をセンシングする動作におけるセンシングマージンを向上させることができる。さらに、スイッチング手段を制御する制御信号としてＰドライバ及びＮドライバを制御する制御信号と同一の信号が使用されるため、レイアウトマージンがさらに向上する。
【００２６】
【発明の効果】
本発明によれば、例えば、サブワードドライバ領域をより小さくした場合においてもグローバル入出力ラインを構成することができる。
【００２７】
また、例えば、グローバル入出力ラインに近いビットラインから伝達されるデータと遠いビットラインから伝達されるデータとのスキュー差を低減することができる。
【００２８】
また、例えば、感知増幅器のＮ型素子の動作とＰ型素子の動作との間のディレイスキューを低減することができる
【００２９】
【図面の簡単な説明】
【図１】階層的入出力ライン構造を有するメモリ装置における従来のコア構造を示す図である。
【図２】階層的入出力ライン構造を有するメモリ装置における本発明の好適な実施の形態に係るコア構造を示す図である。
【図１】
0003604884.tif 000002
【図２】
0003604884.tif 000003