(57)【特許請求の範囲】
【請求項１】
Ｎ（Ｎは正の整数）段縦続接続された記憶回路を備え、
この記憶回路は、拘束長ｋとするときに２ｋ−１個の記憶要素回路をそれぞれ含み、
この記憶要素回路は、到来する入力のうち“１”または“０”のいずれかの入力を選択する第一のセレクタ回路とこの第一のセレクタ回路の選択結果にしたがって“１”または“０”のいずれかの出力を保持するフリップフロップ回路とを含む
ビタビ復号器において、
１以上の前記記憶回路に含まれる前記記憶要素回路には、１段目の前記記憶回路に到来する入力が接続される第二のセレクタ回路と、前記第一のセレクタ回路と前記フリップフロップ回路との間に介挿され前記第一のセレクタ回路の出力またはこの第二のセレクタ回路の出力のいずれかを選択する第三のセレクタ回路とを備えた
ことを特徴とするビタビ復号器。
【請求項２】
Ｎ−Ｍ＋１（Ｍは正の整数、Ｎ＞Ｍ）段目の前記記憶回路に設けられた前記第三のセレクタ回路が前記第二のセレクタ回路の出力を選択したときには、
１段目からＮ−Ｍ段目までの前記記憶回路の動作を停止させる手段を備えた
請求項１記載のビタビ復号器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はビタビアルゴリズムを用いた最尤復号装置に利用する。ビタビアルゴリズムでは、あらかじめパスメモリ回路に設けられた複数のパスの中から尤度の優れるものを選択し、生き残りパスを得ることにより送信信号の誤り訂正を行うが、本発明は、このパスメモリ回路に設けられたパスの段数を可変する技術に関する。
【０００２】
【従来の技術】
ビタビ復号器は、無線アクセスシステムや衛星通信システムなどの情報通信システムで、効率的に誤り訂正を行うために用いられる回路である。これは受信回路に配備され、ビタビアルゴリズムによる最尤復号法により、受信信号と、想定される送信信号とを比較して、想定される送信信号の中から最も確からしい系列を復号信号として採用し、誤り訂正を行う回路である。
【０００３】
図３はビタビ復号器の構成例である。符号７はブランチメトリック計算回路、符号８はＡＣＳ（Ａｄｄ  Ｃｏｍｐａｒｅ  Ｓｅｌｅｃｔ）回路、符号９はメトリックメモリ回路、符号１０はパスメモリ回路である。
【０００４】
ブランチメトリック計算回路７には、送信側の畳み込み符号化器によって畳み込み処理が行われた２系列のデータ符号列ＩｎとＱｎが、周期ｆ［Ｈｚ］のクロック信号ＣＬＫに同期して入力される。このブランチメトリック計算回路７は、このビタビ復号器の拘束長をｋとして、２ｋ本の枝（ブランチ）用のブランチメトリック信号ＢＭ０〜ＢＭ（２ｋ−１）を生成する。この２ｋ本のブランチメトリック信号は、ＡＣＳ回路８に入力される。
【０００５】
このＡＣＳ回路８の中には拘束長ｋによって定まる計２ｋ−１個の状態が規定され、ブランチメトリック計算回路７より入力されるブランチメトリック値ＢＭ０〜ＢＭ（２ｋ−１）およびメトリックメモリ回路９から入力される現在のメトリック値ＭＰ０〜ＭＰ（２ｋ−１−１）を用いて、各状態０〜２ｋ−１−１毎に新メトリック値ＭＮ０〜ＭＮ（２ｋ−１−１）を算出してメトリックメモリ回路９に対して出力するとともに、パスセレクト信号ＰＳ０〜ＰＳ（２ｋ−１−１）をパスメモリ回路１０に対して出力する。このパスセレクト信号ＰＳ０〜ＰＳ（２ｋ−１−１）は、各状態０〜２ｋ−１−１毎に二つのメトリック値を算出して、そのメトリック値のうちの尤度の優れるものを示す選択信号であり、トレリス線図を考えたときに、このパスセレクト信号にしたがってパスを選んで行けば、生き残りパスが得られるものである。
【０００６】
パスメモリ回路１０は、ＡＣＳ回路８からパスセレクト信号ＰＳ０〜ＰＳ（２ｋ−１−１）を受け取り、逐次その情報に基づいて受信データを保持して行く回路であり、生き残りパスを記憶する役割を持つ。
【０００７】
図４は従来のパスメモリ回路の構成例を説明する図である。図４に示すパスメモリ回路は１１−１〜１１−Ｎまでの計Ｎ段（Ｎは任意の正の整数）の記憶回路が縦続接続されており、各記憶回路１１−ｍ（ｍは１以上、Ｎ以下の正の整数）は、２ｋ−１個の記憶要素回路１２−ｍ−１〜１２−ｍ−２ｋ−１で構成される。つまり、各段１１−ｍは、状態番号０〜２ｋ−１−１に応じた記憶要素回路を有している。
【０００８】
図４は拘束長ｋ＝３のパスメモリ回路構成を示しており、任意のｍ段目のパスメモリ記憶回路１１−ｍは、１２−ｍ−１〜１２−ｍ−４の４個の記憶要素回路で構成されている。任意の記憶要素回路１２−ｍ−ｊ（ｊは１以上２ｋ−１以下の正の整数）は、それぞれ１個の２−１セレクタ回路と１個のフリップフロップ回路で構成される。これらのフリップフロップ回路は周期ｆ［Ｈｚ］のクロック信号ＣＬＫにしたがって動作する。また、各２−１セレクタ回路も、ＣＬＫに同期したパスセレクト信号に基づいて動作し、任意の記憶要素回路１２−ｍ−ｊ（ｊは１以上２ｋ−１以下の正の整数）の２−１セレクタ回路は、パスセレクト信号ＰＳ（ｊ−１）により切り替わる。
【０００９】
このように、このパスメモリ回路は、Ｎ×２ｋ−１個のフリップフロップ回路がクロックＣＬＫの周期ｆ［Ｈｚ］毎に同時動作し、逐次、次段の記憶回路に選択データ信号を転送してゆく。最終的に、最終段１１−Ｎの２ｋ−１個（ここでは４個）の各状態番号の出力信号に、生き残りパスのデータが出力される。したがって、パスメモリ回路１０での処理遅延はＮクロックとなる。
【００１０】
ビタビ復号器の復号データとして、２ｋ−１個の各状態番号の出力データ信号のうち、ＡＣＳ回路でのメトリック値の尤度が最も優れるものと同一状態番号のデータを、このビタビ復号器の復号データ出力するＭＬ法（Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ法）や、記憶回路１１−Ｎの２ｋ−１個の出力データ信号の内容のうち、“０”が過半数を占めるのか、“１”が過半数を占めるのかを１クロック毎に調べ、優勢な方のデータをこのビタビ復号器の復号データとして出力してゆくＭＪ法（Ｍａｊｏｒｉｔｙ法）などがある。
【００１１】
次に、無線アクセスシステムの一つとして標準化活動が進められている、ＩＥＥＥ８０２．１１ａ／Ｄ７．０（１９９９）の無線ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）システムについて説明する。図５はＩＥＥＥ８０２．１１ａ／Ｄ７．０で規定される無線ＬＡＮシステムの変復調回路において使用されるパケットフレームのフォーマットを示した図である。
【００１２】
パケットフレームは２４ビットのＳＩＧＮＡＬシンボル領域と、ビット長可変のデータシンボル領域で構成される。ＳＩＧＮＡＬシンボル領域は、４ビット長のＲＡＴＥ領域、予備（Ｒｅｓｅｒｖｅｄ）領域１ビット、１２ビット長のＬＥＮＧＴＨ領域、パリティビット１ビット、およびＴＡＩＬビット６ビットで構成される。一方、データシンボル領域は、ＳＥＲＶＩＣＥ領域１６ビット、可変ビット長のＰＳＤＵ（ＰＨＹ  ｓｕｂｌａｙｅｒ  Ｓｅｒｖｉｃｅ  Ｄａｔａ  Ｕｎｉｔｓ）領域、６ビット長のＴＡＩＬ領域、可変ビット長のＰＡＤ領域で構成される。このうち、ＳＩＧＮＡＬシンボルのＬＥＮＧＴＨ領域には、データシンボルのＰＳＤＵ領域のビット長が格納されており、ＲＡＴＥ領域には、このデータシンボルの変調速度が格納されている。
【００１３】
変調回路では、ＳＩＧＮＡＬシンボル領域をＢＰＳＫ（Ｂｉｎａｒｙ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式で変調し、データシンボル領域は、ＳＩＧＮＡＬシンボルのＲＡＴＥ領域に記された変調速度にしたがって、ＢＰＳＫ方式、ＱＰＳＫ（ＱｕａｄｒａｔｕｒｅＰｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式、１６ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）方式、６４ＱＡＭ方式のいずれかの変調方式で変調を行う。
【００１４】
復調回路では、ＳＩＧＮＡＬシンボル領域はＢＰＳＫ方式で復調し、データシンボル領域は、このＳＩＧＮＡＬシンボル領域のＲＡＴＥ領域に記された変調速度に応じて、ＢＰＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ方式により復調を行う。
【００１５】
図６は受信回路の構成例である。符号１５は復調回路、符号１６はビタビ復号器、符号１７はＲＡＴＥ判定回路である。復調回路１５はＳＩＧＮＡＬシンボル領域をＢＰＳＫ方式で復調する。復調されたＳＩＧＮＡＬシンボル領域はビタビ復号器１６に入力され、そこで誤り訂正を行った後に、ＲＡＴＥ判定回路１７に入力される。ＲＡＴＥ判定回路１７では、ＲＡＴＥ領域を検出し、そこに書き込まれている変調速度を判定し、復調方式切替信号を復調回路１５に対して出力する。また、ビタビ復号器１６では、ＳＩＧＮＡＬシンボル領域の復号が終了すると、回路を全てリセットし、引き続き到着するデータシンボル領域の復号に備える。復調回路１５は、復調方式切替信号にしたがって復調方式をＢＰＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ方式に切り替えて、データシンボル領域の復調を行う。復調されたデータシンボル領域もビタビ復号器１６で誤り訂正され、データ信号として出力される。
【００１６】
ここで、ビタビ復号器１６のパスメモリ長として、６０段以上の場合に誤り訂正能力が高まることが良く知られている。ＩＥＥＥ８０２．１１ａで規定される無線ＬＡＮシステムでもパスメモリ長を６０段とする場合を考える。この場合に、データシンボル領域の復号では、データシンボルが６０ビットよりも大きい場合は、６０段あるパスメモリが全て誤り訂正のために機能するが、ＳＩＧＮＡＬ領域の復号に際しては、ＳＩＧＮＡＬシンボル領域は２４ビットしかないため、６０段のうちのはじめの２４段のみで誤り訂正が行われ、後ろの３６段は機能せず、固定遅延としてＳＩＧＮＡＬシンボル領域の出力を遅らせる働きをするのみである。
【００１７】
ＩＥＥＥ８０２．１１ａで規定される無線ＬＡＮシステムは、アクセス方式としてＣＳＭＡ／ＣＡ（Ｃａｒｒｉｅｒ  Ｓｅｎｓｅ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ  ／  Ｃｏｌｌｉｓｉｏｎ  Ａｖｏｉｄａｎｃｅ）が使用されている。ＣＳＭＡ／ＣＡ方式では、送受信処理時間を短縮すると伝送効率が向上する。したがって、ビタビ復号器での処理遅延を短縮すると、無線ＬＡＮシステムの伝送効率が向上する。特に、ＳＩＧＮＡＬ領域の復号遅延を短縮して、ＲＡＴＥ判定回路１７で速くＲＡＴＥを検出し、早急に復調回路１５に変調速度情報を転送することができれば、復調回路１５では早めに復調方式の変更を行うことができる。しかし、ビタビ復号器での処理遅延が大きく、ＳＩＧＮＡＬ領域の復号に時間がかかり復調回路１５になかなか変調速度情報が届かない場合は、復調回路１５では、変調速度情報がＲＡＴＥ判定回路１７より届くまで、データシンボル領域の復号開始を待ち、その結果、受信処理時間が伸び、伝送効率の低下を招く。
【００１８】
したがって、ＳＩＧＮＡＬシンボル領域の復号に際しては、ビタビ復号器１６ではパスメモリ長をＳＩＧＮＡＬシンボル長にあわせて短くし、単に固定遅延としてのみ挿入される部分を使用しない構成として、復号遅延を短縮することが効果的である。
【００１９】
ビタビ復号器のパスメモリ段数を変更する従来例として、公開特許公報昭６３−１６６３３２号がある。図７に、その構成例を示す。全体のパスメモリ長をＮ段として、Ｍ段目（Ｍは１以上Ｎ−１以下の正の整数）の記憶回路１１−Ｍの出力と、最終段である１１−Ｎの出力を２−１セレクタ回路１３−１〜１３−４により、制御信号ＳＥＬによって選択出力することで、パスメモリ長をＮ段もしくはＭ段に可変設定とするものである。符号１４−１〜１４−４はフリップフロップ回路であり、リタイミングを行うことで、２−１セレクタ回路によって生じる出力波形上のひげなどの誤パルスを除去するために配備する。
【００２０】
【発明が解決しようとする課題】
このような従来のパスメモリ長が可変のビタビ復号器の第一の問題点としては、復号遅延が大きいことが挙げられる。その理由は、図７のパスメモリ回路では、２−１セレクタ回路１３−１〜１３−４の出力をフリップフロップ回路１４−１〜１４−４でリタイミングする必要があり、パスメモリ回路での処理遅延は、パスメモリ長がＮ段のときは、Ｎ＋１クロック、パスメモリ長がＭ段のときはＭ＋１クロックとなる。
【００２１】
また、ここではパスメモリ長をＮ段とＭ段の長短２段階に設定する場合であるが、さらに、Ｋ種類（Ｋは３以上の正の整数）以上に設定する場合には、２−１セレクタ回路１３−１〜１３−４のかわりに、Ｋ−１セレクタ回路を配備することになる。Ｋが大きく、そのセレクタ動作が１クロック内に終了しない場合には、Ｋ−１セレクタ回路中に、さらにフリップフロップ回路によるリタイミングが必要になり、処理遅延の増加が顕著になる。
【００２２】
ＣＳＭＡ／ＣＡ方式のように、処理遅延が伝送効率すなわちスループットに大きく影響を与えるアクセス方式では、この処理遅延の増大は問題である。
【００２３】
また、第二の問題点としては、消費電力が大きいことが挙げられる。その理由は、図７のパスメモリ回路では、パスメモリ長をＭ段の短設定とした場合であっても、Ｎ段の長設定時と同様にすべての段数のフリップフロップ回路が動作し、すなわち、短設定時には使用していないＭ＋１段目からＮ段目のフリップフロップ回路まで動作し、無駄な消費電力を発生する。
【００２４】
本発明は、このような背景に行われたものであって、処理遅延を低減することができるパスメモリ長が可変なビタビ復号器を提供することを目的とする。本発明は、消費電力の低減を図ることができるパスメモリ長が可変なビタビ復号器を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明は、パスメモリ長が可変でありながら、処理遅延を低減させることができる。すなわち、ビタビ復号器のパスメモリ回路をパスメモリ長可変設定構成とする場合に、リタイミングを行うための回路を別途設ける必要がなく、記憶回路の出力タイミングをそのまま用いることができるため、回路遅延の増加無しに長短設定を行うことができる。特に、ＩＥＥＥ８０２．１１ａで規定される無線ＬＡＮシステムでは、パスメモリ長を長短設定できることが伝送効率を向上するためには不可欠であるが、本発明に基づいたパスメモリ回路では、パスメモリ回路での処理遅延が増加せずに、パスメモリ長を可変にできることから、復調回路の処理遅延が短くなり、回線使用率、すなわち伝送効率を向上することができる。したがって、無線ＬＡＮシステムをはじめとする受信回路において伝送効率を向上することができる。
【００２６】
また、本発明は、パスメモリ回路での消費電力を低減することができる。すなわち、パスメモリ長を短設定とする場合に、イネーブル信号によって使用しない部分のフリップフロップ回路の動作を停止させることができる。パスメモリ回路はＮ×２ｋ−１個（Ｎは最大のパスメモリ段数、ｋは拘束長）のフリップフロップ回路を有し、通常は、その全てが１クロック毎に動作するため、消費電力は増加する。しかし、本発明に基づいたパスメモリ回路では、短設定でＭ段構成とした場合には、未使用の（Ｎ−Ｍ）×２ｋ−１個のフリップフロップ回路を停止させることができるため、その分、消費電力を低減することができる。この効果はＭが小さく、また、拘束長ｋが大きい場合により顕著になる。なお、低消費電力化の結果として、例えば無線ＬＡＮ装置のように携帯型パーソナルコンピュータや携帯端末中に該ビタビ復号器を含んだ受信回路を組み込み、このパーソナルコンピュータや携帯端末から電源を供給する場合には、このパーソナルコンピュータ装置あるいは携帯端末装置内のバッテリ装置などの電源装置の消費電力を減らすことができる。その結果として、このバッテリ装置の小型化や、長時間動作が可能になる。
【００２７】
すなわち、本発明は、Ｎ段縦続接続された記憶回路を備え、この記憶回路は、拘束長ｋとするときに２ｋ−１個の記憶要素回路をそれぞれ含み、この記憶要素回路は、到来する入力のうち“１”または“０”のいずれかの入力を選択する第一のセレクタ回路とこの第一のセレクタ回路の選択結果にしたがって“１”または“０”のいずれかの出力を保持するフリップフロップ回路とを含むビタビ復号器である。
【００２８】
ここで、本発明の特徴とするところは、１以上の前記記憶回路に含まれる前記記憶要素回路には、１段目の前記記憶回路に到来する入力が接続される第二のセレクタ回路と、前記第一のセレクタ回路と前記フリップフロップ回路との間に介挿され前記第一のセレクタ回路の出力またはこの第二のセレクタ回路の出力のいずれかを選択する第三のセレクタ回路とを備えたところにある。
【００２９】
Ｎ−Ｍ＋１段目の前記記憶回路に設けられた前記第三のセレクタ回路が前記第二のセレクタ回路の出力を選択したときには、１段目からＮ−Ｍ段目までの前記記憶回路の動作を停止させる手段を備えることが望ましい。
【００３０】
これにより、本発明では、パスメモリ長の短設定であるＭ段時と、長設定であるＮ段時のパスメモリ回路での処理遅延を、それぞれＭクロックとＮクロックとすることができる。
【００３１】
また、パスメモリ長の短設定（Ｍ段設定）時には、１段目からＮ−Ｍ段目までの記憶回路の動作を停止することによって、Ｎ×２ｋ−１個あるフリップフロップ回路のうち、（Ｎ−Ｍ）×２ｋ−１個のフリップフロップ回路の動作を停止させることができる。その分、パスメモリ長の短設定時には、無駄な回路動作が起こらず、消費電力を低減することができる。この効果は、拘束長ｋが大きく、短設定時のパスメモリ段数Ｍが小さいほど顕著になる。
【００３２】
【発明の実施の形態】
（第一実施例）
本発明第一実施例のパスメモリ回路の構成を図１を参照して説明する。図１は本発明第一実施例のビタビ復号器に用いられるパスメモリ長をＮ段、Ｍ段（Ｎ＞Ｍ；いずれも正の整数）の２段階に設定可能な、パスメモリ回路のブロック構成図である。拘束長ｋ＝３である。
【００３３】
本発明は、図１に示すように、Ｎ段縦続接続された記憶回路１−１〜１−Ｎを備え、この記憶回路１−１〜１−Ｎは、拘束長３とするときに４個の記憶要素回路をそれぞれ含み、この記憶要素回路は、到来する入力のうち“１”または“０”のいずれかの入力を選択する第一の２−１セレクタ回路２−１−１〜２−Ｎ−４とこの２−１セレクタ回路２−１−１〜２−Ｎ−４の選択結果にしたがって“１”または“０”のいずれかの出力を保持するフリップフロップ回路３−１−１〜３−Ｎ−４とを含むビタビ復号器である。
【００３４】
ここで、本発明の特徴とするところは、Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）に含まれる前記記憶要素回路には、１段目の記憶回路１−１への入力と同等の入力信号が接続される第二の２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４と、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４とフリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜４との間に介挿され２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４の出力またはこの２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４の出力のいずれかを選択する第三の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４とを備えたところにある。
【００３５】
本発明第一実施例のビタビ復号器は、パスメモリ長を長設定（Ｎ段）と短設定（Ｍ段；Ｍは１以上、Ｎ未満の正の整数）に設定可能なパスメモリ回路の実施例であり、拘束長ｋ＝３の例である。
【００３６】
１−ｍ（ｍを１以上、Ｎ以下の正の整数）は、パスメモリｍ段目の記憶回路であり、１段目からＮ段目まで縦続接続されている。各段の記憶回路１−ｍは状態番号０〜３に応じた記憶要素回路を有している。ｊを１以上、４（＝２ｋ−１）以下の正の整数として、符号２−ｍ−ｊは、ｍ段目の状態番号ｊの２−１セレクタ回路である。また、符号３−ｍ−ｊは、ｍ段目の状態番号ｊのフリップフロップ回路である。
【００３７】
そして、Ｎ−Ｍ＋１段目である記憶回路１−（Ｎ−Ｍ＋１）にのみ、パスセレクト信号ＰＳ０〜ＰＳ３に基づいて“０”または“１”を選択出力する２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４および制御信号ＳＥＬに基づいて２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４の出力信号または２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４の出力信号を選択する２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４を配備した構成である。
【００３８】
また、Ｎ−Ｍ＋１段目からＮ段目のフリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４には、イネーブル信号ＥＮＢ１とリセット信号ＲＳＴ１を入力し、１段目からＮ−Ｍ段目のフリップフロップ回路３−１−１〜３−（Ｎ−Ｍ）−４には、イネーブル信号ＥＮＢ２およびリセット信号２を入力する。
【００３９】
イネーブル信号ＥＮＢ１は常時動作可能設定としてもよいし、図６の復調回路１５でＳＩＧＮＡＬシンボル領域もしくはデータシンボル領域を受信開始すると同時に動作可能設定に切り替えてもよい。また、イネーブル信号ＥＮＢ２は、ＳＥＬ信号によって制御を行い、長設定時は動作可能設定、短設定時は動作停止状態に設定してもよい。あるいは、復調回路１５でデータシンボル領域を受信開始すると同時に動作可能設定に切り替えてもよい。
【００４０】
リセット信号ＲＳＴ１とリセット信号ＲＳＴ２は同一信号としてもよいが、ＩＥＥＥ８０２．１１ａで規定された無線ＬＡＮの受信機に用いる場合には、ＲＳＴ１はＳＩＧＮＡＬシンボル領域の受信開始直前もしくは直後、および、データシンボル領域の受信開始直前もしくは直後に動作して、フリップフロップ回路をリセットする構成とし、一方、リセット信号ＲＳＴ２は、データシンボル領域受信開始直前もしくは直後に動作して、フリップフロップ回路をリセットする構成としてもよい。
【００４１】
次に、本発明第一実施例のビタビ復号器の動作を説明する。まず、制御信号ＳＥＬがパスメモリ短設定であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜５−（Ｎ−Ｍ＋１）−４は、２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４−（Ｎ−Ｍ＋１）−４からの出力を選択する。これにより、Ｎ−Ｍ＋１段目〜Ｎ段目までの記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎを用いた、パスメモリ長Ｍ段のパスメモリ回路が構成される。
【００４２】
この記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがって、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。一連の入力データ系列の復号が終了したら、リセット信号ＲＳＴ１によって、フリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセットする。
【００４３】
一方、１段目からＮ−Ｍ段目までの記憶回路１−１〜１−（Ｎ−Ｍ）は機能しなくてもよいため、イネーブル信号ＥＮＢ２によって、そのフリップフロップ回路３−１−１〜３−（Ｎ−Ｍ）−４の動作を停止させる。
【００４４】
ＩＥＥＥ８０２．１１ａのパケットフレームで考えると、まずＳＩＧＮＡＬシンボル領域が入力されるときにはビット長が２４ビットであり、２４段あれば復号が完了するのでＭ＝２４となる。記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎを用いたＳＩＧＮＡＬ領域２４ビットの復号が完了すると、リセット信号ＲＳＴ１によって、フリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセットする。
【００４５】
次に、制御信号ＳＥＬがパスメモリ長設定であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜５−（Ｎ−Ｍ＋１）−４は、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜２−（Ｎ−Ｍ＋１）−４からの出力を選択する。これによって、１段目〜Ｎ段目までの記憶回路１−１〜１−Ｎを用いた、パスメモリ長Ｎ段のパスメモリ回路が構成される。この場合には、１段目からＮ−Ｍ段目までの記憶回路１−１〜１−（Ｎ−Ｍ）のイネーブル信号は解除して、動作可能設定にする。
【００４６】
この記憶回路１−１〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがって、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。一連の入力データ系列の復号が終了したら、リセット信号ＲＳＴ１によって、フリップフロップ回路３−１−１〜３−Ｎ−４をリセットする。
【００４７】
ＩＥＥＥ８０２．１１ａのパケットフレームで考えると、データシンボル領域の復号に相当し、データ領域の復号動作が終了したら、リセット信号ＲＳＴ１およびＲＳＴ２によって、フリップフロップ回路３−１−１〜３−Ｎ−４をリセットする。
【００４８】
（第二実施例）
本発明第二実施例のパスメモリ回路の構成を図２を参照して説明する。図２は本発明第二実施例のビタビ復号器に用いられるパスメモリ長をＮ段、Ｌ段、Ｍ段（Ｎ＞Ｌ＞Ｍ；いずれも正の整数）の３段階に設定可能な、パスメモリ回路のブロック構成図である。拘束長ｋ＝３である。
【００４９】
符号１−ｍ（ｍを１以上、Ｎ以下の正の整数）は、パスメモリｍ段目の記憶回路であり、１段目からＮ段目まで縦続接続されている。各段の記憶回路１−ｍは状態番号０〜３に応じた記憶要素回路を有しており、ｊを１以上、４（＝２ｋ−１）以下の正の整数として、符号２−ｍ−ｊは、ｍ段目の状態番号ｊの２−１セレクタ回路である。また、符号３−ｍ−ｊは、ｍ段目の状態番号ｊのフリップフロップ回路である。
【００５０】
そして、Ｎ−Ｍ＋１段目である記憶回路１−（Ｎ−Ｍ＋１）には、パスセレクト信号ＰＳ０〜ＰＳ３に基づいて“０”と“１”を選択出力する２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４および制御信号ＳＥＬ１に基づいて２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４の出力信号および２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４の出力信号を選択する２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４を配備した構成である。
【００５１】
また、Ｎ−Ｌ＋１段目である記憶回路１−（Ｎ−Ｌ＋１）にもパスセレクト信号ＰＳ０〜ＰＳ３に基づいて“０”と“１”を選択出力する２−１セレクタ回路４−（Ｎ−Ｌ＋１）−１〜４および制御信号ＳＥＬ２に基づいて２−１セレクタ回路２−（Ｎ−Ｌ＋１）−１〜４の出力信号および２−１セレクタ回路４−（Ｎ−Ｌ＋１）−１〜４の出力信号を選択する２−１セレクタ回路５−（Ｎ−Ｌ＋１）−１〜４を配備した構成である。
【００５２】
そして、Ｎ−Ｍ＋１段目からＮ段目のフリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４には、イネーブル信号ＥＮＢ１とリセット信号ＲＳＴ１を入力し、Ｎ−Ｌ＋１段目からＮ−Ｍ段目のフリップフロップ回路３−（Ｎ−Ｌ＋１）−１〜３−（Ｎ−Ｍ）−４には、イネーブル信号ＥＮＢ２とリセット信号ＲＳＴ２を入力し、１段目からＮ−Ｌ段目のフリップフロップ回路３−１−１〜３−（Ｎ−Ｌ）−４には、イネーブル信号ＥＮＢ３およびリセット信号３を入力する。
【００５３】
イネーブル信号ＥＮＢ１は常時動作可能設定としてもよいし、このビタビ復号器１６にパケットフレームが入力されているときは常時動作可能設定としてもよい。イネーブル信号ＥＮＢ２は、制御信号ＳＥＬ１がパスメモリ長Ｍ段設定のときは動作停止設定としてよい。また、イネーブル信号ＥＮＢ３は、制御信号ＳＥＬ２がパスメモリ長Ｌ段設定のときは動作停止設定としてよい。また、リセット信号ＲＳＴ１とＲＳＴ２およびＲＳＴ３は同一信号としてもよい。
【００５４】
次に、本発明第二実施例のパスメモリ回路の動作を図２を参照して説明する。まず、制御信号ＳＥＬ１がパスメモリＭ段設定であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４からの出力を選択する。これにより、Ｎ−Ｍ＋１段目〜Ｎ段目までの記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎを用いたパスメモリ長Ｍ段のパスメモリ回路が構成される。
【００５５】
この記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。データ系列の復号が終了したら、リセット信号ＲＳＴ１により、フリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセットする。
【００５６】
一方、１段目からＮ−Ｍ段目までの記憶回路１−１〜１−（Ｎ−Ｍ）は機能しなくてもよいため、イネーブル信号ＥＮＢ２およびＥＮＢ３によって、そのフリップフロップ回路３−１−１〜３−（Ｎ−Ｍ）−４の動作を停止させる。
【００５７】
次に、制御信号ＳＥＬ１およびＳＥＬ２がパスメモリＬ段設定であるときを説明する。この場合、Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４からの出力を選択する。そして、Ｎ−Ｌ＋１段目の記憶回路１−（Ｎ−Ｌ＋１）の２−１セレクタ回路５−（Ｎ−Ｌ＋１）−１〜４は、２−１セレクタ回路４−（Ｎ−Ｌ＋１）−１〜４からの出力を選択する。これにより、Ｎ−Ｌ＋１段目〜Ｎ段目までの記憶回路１−（Ｎ−Ｌ＋１）〜１−Ｎを用いた、パスメモリ長Ｌ段のパスメモリ回路が構成される。
【００５８】
この記憶回路１−（Ｎ−Ｌ＋１）〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。データ系列の復号が終了したら、リセット信号ＲＳＴ１およびＲＳＴ２により、フリップフロップ回路３−（Ｎ−Ｌ＋１）−１〜３−Ｎ−４をリセットする。
【００５９】
一方、１段目からＮ−Ｌ段目までの記憶回路１−１〜１−（Ｎ−Ｌ）は機能しなくてよいため、イネーブル信号ＥＮＢ３によって、そのフリップフロップ回路３−１−１〜３−（Ｎ−Ｌ）−４の動作を停止させる。
【００６０】
最後に、制御信号ＳＥＬ１およびＳＥＬ２がパスメモリＮ段設定であるときを説明する。この場合、Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜２４からの出力を選択する。また、Ｎ−Ｌ＋１段目の記憶回路１−（Ｎ−Ｌ＋１）の２−１セレクタ回路５−（Ｎ−Ｌ＋１）−１〜４も２−１セレクタ回路２−（Ｎ−Ｌ＋１）−１〜４からの出力を選択する。これにより、１段目〜Ｎ段目までの記憶回路１−１〜１−Ｎを用いた、パスメモリ長Ｎ段のパスメモリ回路が構成される。
【００６１】
この記憶回路１−１〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。データ系列の復号が終了したら、リセット信号ＲＳＴ１およびＲＳＴ２およびＲＳＴ３により、フリップフロップ回路３−１−１〜３−Ｎ−４をリセットする。
【００６２】
以上はパスメモリ長を３段階に設定可能な場合の構成例であるが、同様に、４段階以上に設定可能なパスメモリ回路に適用してもよい。
【００６３】
また、本発明第一および第二実施例は、拘束長ｋ＝３の場合の実施例であるが、拘束長ｋを４以上とする場合にも用いてもよい。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、処理遅延を低減することができるとともに、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明第一実施例のパスメモリ回路のブロック構成図。
【図２】本発明第二実施例のパスメモリ回路のブロック構成図。
【図３】ビタビ復号器のブロック構成図。
【図４】従来のパスメモリ回路のブロック構成図。
【図５】ＩＥＥＥ８０２．１１ａに規定される無線ＬＡＮシステムのパケットフレーム構成を説明する図。
【図６】ＩＥＥＥ８０２．１１ａ  の無線ＬＡＮシステム受信器のブロック構成図。
【図７】従来の可変長パスメモリ回路のブロック構成図。
【符号の説明】
１−ｍ    パスメモリのｍ段目の記憶回路
２−ｍ−ｊ    パスメモリｍ段目の状態番号ｊにおける２−１セレクタ回路
３−ｍ−ｊ    パスメモリｍ段目の状態番号ｊにおけるフリップフロップ回路
４−（Ｎ−Ｍ＋１）−１    パスメモリＮ−Ｍ＋１段目の２−１セレクタ回路
５−（Ｎ−Ｍ＋１）−１    パスメモリＮ−Ｍ＋１段目の２−１セレクタ回路
７  ブランチメトリック計算回路
８  ＡＣＳ回路
９  メトリックメモリ回路
１０  パスメモリ回路
１１−１〜１１−Ｎ  パスメモリの各段の記憶回路
１２−１−１〜１２−Ｎ−４  各段内の記憶要素回路
１３−１〜１３−４    ２−１セレクタ回路
１４−１〜１４−４    フリップフロップ回路
１５    復調回路
１６    ビタビ復号器
１７    ＲＡＴＥ判定回路
【図１】
0003544532.tif 000002
【図２】
0003544532.tif 000003
【図３】
0003544532.tif 000004
【図４】
0003544532.tif 000005
【図５】
0003544532.tif 000006
【図６】
0003544532.tif 000007
【図７】
0003544532.tif 000008