(57)【特許請求の範囲】
【請求項１】
パターン発生器が出力するテストパターン信号を被試験メモリに書込み、被試験メモリから読み出した信号と上記パターン発生器が出力する期待値とを論理比較し、その不一致の発生を検出して、不一致が発生したアドレスの不良セル位置を不良解析メモリに記憶して不良解析を行うメモリ試験装置において、
上記不良解析メモリに、この不良解析メモリの記憶領域のアドレスの行方向または列方向の何れか一方に拡張した拡張領域を設けると共に、被試験メモリに設けた不良救済ライン上の不良セル位置情報を上記不良解析メモリの拡張領域に書き込むためのアドレス変換手段を設けたことを特徴とするメモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路で構成されるメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
図６にメモリ試験装置の概略の構成を示す。メモリ試験装置はパターン発生器１１と論理比較器１２と不良解析メモリ１３とを具備して構成される。パターン発生器１１は被試験メモリＭＵＴにテストパターン信号を供給し、被試験メモリＭＵＴにそのテストパターン信号を書き込む。
【０００３】
論理比較器１２は被試験メモリＭＵＴから読み出した信号とパターン発生器１１が出力する期待値信号とを比較し、不一致の発生を検出する。不良解析メモリ１３は論理比較器１２で不一致が検出されるごとに、その不一致が発生したアドレスの不良セル位置に不良を表す信号、例えばＨ論理を書き込んで、不良セル位置を記憶する。従って、不良解析メモリ１３は被試験メモリＭＵＴの記憶領域と同等の記憶領域を持つメモリによって構成され、アドレスバスライン１４を通じて供給されるアドレス信号によって、被試験メモリＭＵＴと同一アドレスがアクセスされる。
【０００４】
ところで、被試験メモリＭＵＴには一般に主記憶領域Ｍの他に不良救済ラインＬＸ，ＬＹが設けられている。この不良救済ラインＬＸ，ＬＹは主記憶領域Ｍの行線と平行する行不良救済ラインＬＹと、列線と平行する列救済ラインＬＸがそれぞれ例えば２本ずつ設けられる。
この不良救済ラインＬＸとＬＹの良否を記憶させるために、従来は図７に示すように、被試験メモリＭＵＴの主記憶領域Ｍと同等の記憶容量を持つ４個のメモリＭＡ，ＭＢ，ＭＣ，ＭＤを用いて不良解析メモリ１３を構成し、メモリＭＡを用いて被試験メモリＭＵＴの主記憶領域Ｍの不良セル位置を記憶させ、他のメモリＭＢ，ＭＣ，ＭＤを使って不良救済ラインＬＸ，ＬＹの不良セル位置を記憶している。
【０００５】
つまり、不良解析メモリ１３は一般に市販されているメモリによって構成するので、不良救済ラインＬＸとＬＹを丁度含む記憶領域を持つメモリを得ることはできないのが実状である。従って、従来は被試験メモリＭＵＴの記憶領域の４倍の記憶容量を持つメモリによって不良解析メモリ１３を構成している。
【０００６】
【発明が解決しようとする課題】
上述したように、不良救済ラインＬＸとＬＹの極わずかな不良セル位置情報を記憶するために、従来は被試験メモリＭＵＴの記憶容量の４倍の記憶容量を不良解析メモリ１３に用意しなければならなかったので、不良解析メモリ１３に掛かるコストが割高となっている。
【０００７】
この発明の目的は、不良解析メモリの容量を小さくて済むようにし、不良解析メモリに掛かるコストを低減することができるメモリ試験装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
この発明では被試験メモリの記憶領域と同等の記憶領域を持つ不良解析メモリに、この不良解析メモリの記憶領域のアドレスの行方向または列方向の何れか一方に拡張した拡張領域を設けると共に、この拡張領域に不良救済ラインの不良セル位置情報を書き込むためのアドレス変換手段を設けた構成とするものである。
【０００９】
従ってこの発明によれば、不良解析メモリの記憶領域は被試験メモリの２倍の容量でよく、メモリの使用量を半減できる利点が得られる。
【００１０】
【発明の実施の形態】
図１にこの発明の一実施例を示す。この発明では不良解析メモリ１３に拡張記憶領域１３Ｂを設ける。この拡張記憶領域１３Ｂは図２に示すように、被試験メモリＭＵＴの記憶領域Ｍと同じ容量の主記憶領域１３Ａのアドレスの行線方向Ｙまたは列線方向Ｘの何れか一方に延長して構成する。図１の例では列線Ｘ方向に拡張した例を示す。拡張記憶領域１３Ｂは主記憶領域１３Ａと同じ記憶容量のメモリで構成することができる。この拡張記憶領域１３Ｂを構成するメモリのアドレス入力端子を主記憶領域１３Ａに対してアドレスの列線方向Ｘに関して連続してアクセスできるように、アドレスバスライン１４に接続する。
【００１１】
従って、図３に示す被試験メモリＭＵＴに設けられる列救済ラインＸの不良セル位置情報Ｊ１は、拡張記憶領域１３Ｂの領域Ａに、そのまま書き込むことができる。これと共に被試験メモリＭＵＴに設けられる行救済ラインＬＹの不良セル位置情報Ｊ２，Ｊ３，Ｊ４は、拡張記憶領域１３Ｂの領域Ｂ，Ｃ，Ｄに書き込むようにアドレス変換手段１５を設けることによって構成することができる。
【００１２】
図４及び図５を用いてアドレス変換の具体的な一例を説明する。図４に不良解析メモリ１３の主記憶領域１３Ａの周囲に設定されるアドレスの様子を示す。拡張記憶領域１３Ｂは図示するように、列アドレスＸが２と３の２つのアドレスが存在し、行アドレスＹが０〜３の４つのアドレスが存在するものとした場合を示す。
【００１３】
被試験メモリＭＵＴの行救済ラインＬＹはアドレスＸとＹが（０，４），（１，４），（２，４）で規定する記憶領域に含まれる。従って、このアドレス（０，４）を（３，０）に変換し、（１，４）を（３，１）に（２，４）を（３，２）に変換すればよい。
図５にアドレス信号Ｘ１０，Ｘ９，Ｙ１１，Ｙ１０，Ｙ９をＸ１０′，Ｘ９′，Ｙ１１′，Ｙ１０′，Ｙ９′に変換する様子を示す。図中、枠で囲った部分がアドレス変換する部分である。
【００１４】
なお、上述では拡張記憶領域１３Ｂを列方向Ｘに拡張した場合を説明したが、行方向Ｙに拡張しても同様に構成できることは容易に理解できよう。
【００１５】
【発明の効果】
以上説明したように、この発明によれば不良救済ラインを持つメモリを試験するメモリ試験装置において、不良解析メモリ１３は被試験メモリＭＵＴの主記憶領域の２倍の記憶領域を持てば済むので従来の１／２の記憶容量で済むことになる。よって、不良解析メモリ１３に掛かるコストを低減させることができ、それだけメモリ試験装置を安価に作ることができる利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の要部の構成を説明するための図。
【図３】この発明の要部の動作を説明するための図。
【図４】この発明で用いるアドレス変換手段の動作を説明するための図。
【図５】この発明で用いるアドレス変換手段におけるアドレス信号の変換例の一例を示す図。
【図６】従来の技術を説明するためのブロック図。
【図７】従来の技術の不都合を説明するための図。
【符号の説明】
１１    パターン発生器
１２    論理比較器
１３    不良解析メモリ
１３Ａ    主記憶領域
１３Ｂ    拡張記憶領域
１４    アドレスバスライン
１５    アドレス変換手段
ＭＵＴ    被試験メモリ
ＬＸ，ＬＹ    不良救済ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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