(57)【特許請求の範囲】
【請求項１】
半導体デバイスを含む半導体基板上の表面内の相互接続配線レベルを被覆する絶縁体において、
前記相互接続配線レベルを被覆する硬化酸化物層を備え、
前記硬化酸化物は下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含む流動性酸化物を硬化しアニールすることによって得られ、さらに、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
前記アニールを水素およびアルミニウムの存在下で実施することで、水素を前記硬化酸化物層内に拡散させて
前記硬化酸化物層の誘電率を２．９以上３．２未満に減少させたことを特徴とする、
絶縁体。
【請求項２】
二酸化ケイ素、ポリマー被膜、およびダイヤモンド状炭素よりなる群から選択された材料の層をさらに含む、請求項１に記載の絶縁体。
【請求項３】
前記硬化酸化物層の厚さが５００オングストロームないし１ミクロンの範囲にある、請求項１に記載の絶縁体。
【請求項４】
半導体基板上の表面内にある相互配線レベルを絶縁体で被覆する方法であって、
（ａ）前記相互配線レベルを下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する溶液で被覆し、流動性酸化物層を設ける段階と、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
（ｂ）前記流動性酸化物層を加熱し、硬化させて、硬化酸化物層を形成する段階と、
（ｃ）前記硬化酸化物層をアニールする段階とを含み、
前記アニールを水素とアルミニウムの存在下で実施することで、前記硬化酸化物層内に水素を拡散させて
前記硬化酸化物層の誘電率を２．９以上３．２未満に減少させることを特徴とする方法。
【請求項５】
前記アニールを、３５０〜５００℃の温度で実施する、請求項４に記載の方法。
【請求項６】
前記配線レベルがアルミニウムを含む、請求項４に記載の方法。
【請求項７】
前記被覆が、水素シルセスキオキサン溶液を２５０〜３５０℃に加熱し、前記基板上を流動させることを含む、請求項４に記載の方法。
【請求項８】
前記アニールを５〜９５体積％の水素ガス及び９５〜５体積％の不活性ガスよりなる成形ガスの存在下で実施する、請求項４に記載の方法。
【請求項９】
前記硬化を窒素中で３６０〜５００℃の温度で実施する、請求項４に記載の方法。
【請求項１０】
半導体基板と、少なくとも２つの隣接するＦＥＴまたはバイポーラ・トランジスタ・デバイスと、前記デバイス間にある、基板内の溝とを備える半導体デバイスであって、
前記溝は硬化酸化物で充填されており、
前記硬化酸化物は下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する流動性酸化物を硬化し、アニールすることによって得られ、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
前記アニールは原子状態または励起状態の水素の存在下で実施され、かつ
前記硬化酸化物の誘電率が２．９以上３．２未満であることを特徴とする、
半導体デバイス。
【請求項１１】
ａ）半導体基板と、少なくとも２つの隣接するＦＥＴまたはバイポーラ・トランジスタ・デバイスと、前記デバイス間にある、基板内の溝とを備える半導体基板を設ける段階と、
ｂ）下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する流動性酸化物を前記溝に流し込む段階と、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
ｃ）前記流動性酸化物を硬化させて硬化酸化物を形成する段階と、
ｄ）前記硬化酸化物をアニールする段階とを含み、
前記アニールを原子状態又は励起状態の水素の存在下で行うことにより、前記硬化酸化物の誘電率を２．９以上３．２未満に減少させることを特徴とする、
半導体デバイス製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの後端絶縁体として使用する流動性酸化物に関するものである。本発明は、３．２未満の比較的低い誘電率と優れた間隙充填性能とを併せ有する独特な絶縁体を提供するものである。本発明の後端絶縁体は、流動性酸化物層を硬化させ、水素とアルミニウムの存在下でアニールすることにより形成することができる。
【０００２】
また、本発明は、半導体デバイス間の絶縁体として使用する流動性酸化物、すなわち半導体デバイス同士を電気的に分離するために使用する流動性酸化物に関するものである。本発明の分離体は、流動性酸化物を硬化させ、水素の存在下で、アルミニウムを併用してまたはアルミニウムなしでアニールすることにより形成することができる。
【０００３】
【従来の技術】
セラミック・シリカの薄膜を電子デバイス用の保護層および誘電層として使用することは、従来の技術において周知である。現在では、二酸化ケイ素を半導体デバイスの後端部誘電体として使用している。ところで、チップの機能の集積度が高まるにつれて、後端部の配線密度も高まってくる。このため、現在使用している二酸化ケイ素よりも誘電率の低いレベル内の絶縁体を使用する必要が多いにある。混信や漂遊容量による遅延を減少させるには、このような絶縁体が必要不可欠である。現在使用されている二酸化ケイ素の誘電率は４であり、このため混信やＲＣ遅延が生じる可能性があるので、二酸化ケイ素の使用が制限されることがある。
【０００４】
さらに、配線間の間隔が狭くなってきているため、絶縁材で小さな間隙を共形（conformal）に充填する必要性がいよいよ高まっている。
【０００５】
デバイスが複雑になるほど、その集積密度も高くなるため、半導体デバイス同士を電気的に絶縁する必要性も同じく高くなる。デバイス間の間隔が狭くなるにつれ、誘電体を共形に充填した溝をデバイス間に設けることがますます困難になる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、３．２未満の比較的低い誘電率と優れた間隙充填性能とを併せて有する独特な絶縁体を提供することである。本発明による絶縁体は、例えば、アスペクト比３、深さ４００ｎｍの間隙について優れた充填性能を示す。
【０００７】
【課題を解決するための手段】
具体的にいえば、本発明は、半導体デバイスを含む半導体基板上の表面内の相互接続配線レベルを被覆する絶縁体であって、前記相互接続配線レベルを被覆する硬化酸化物層を備え、前記硬化酸化物層は下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含む流動性酸化物を硬化しアニールすることによって得られることを特徴とする絶縁体である。
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。
また、この硬化酸化物層を、水素とアルミニウムの存在下でアニールする。水素は硬化酸化物層内に拡散し、この層の誘電率を２．９以上３．２未満に減少させる。
【０００８】
【０００９】
さらに、本発明は、半導体基板上の表面内にある相互配線レベルを絶縁体で被覆する方法であって、前記相互配線レベルを下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する溶液で被覆し、流動性酸化物層を設ける段階と、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。
前記流動性酸化物層を加熱し、硬化させて、硬化酸化物層を形成する段階と、前記硬化酸化物層をアニールする段階とを含み、前記アニールを水素およびアルミニウムの存在下で実施することで、水素を前記硬化酸化物層内に拡散させて、この層の誘電率を２．９以上３．２未満に減少させることを特徴とする方法に関するものである。
【００１０】
また、本発明は、硬化酸化物を誘電体として使用して行う近接デバイスの電気絶縁に関するものである。この構造は、半導体基板と、少なくとも２つの隣接する電界効果トランジスタ（ＦＥＴ）またはバイポーラ・トランジスタ・デバイスと、前記デバイス間にある、基板内の溝（trench）とを備える半導体デバイスであって、前記溝は硬化酸化物で充填されており、前記硬化酸化物は下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する流動性酸化物を硬化し、アニールすることによって得られ、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
前記アニールは原子状態または励起状態の水素の存在下で実施され、かつ前記硬化酸化物の誘電率が２．９以上３．２未満であることを特徴とする。
【００１１】
本発明のこの態様においては、水素の存在下でアニールを行うが、アルミニウムを水素と併用することもしないこともある。
【００１２】
また、本発明は、半導体基板内の隣接デバイスを絶縁する方法に関するものである。この方法は、半導体基板と、少なくとも２つの隣接するＦＥＴまたはバイポーラ・トランジスタ・デバイスと、前記デバイス間にある、基板内の溝とを備える半導体基板を設ける段階と、下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する流動性酸化物を前記溝に流し込む段階と、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
前記流動性酸化物を硬化させて硬化酸化物を形成する段階と、前記硬化酸化物をアニールする段階とを含み、前記アニールを原子状態又は励起状態の水素の存在下で行うことにより、前記硬化酸化物の誘電率を２．９以上３．２未満に減少させることを特徴とする。
【００１３】
【発明の実施の形態】
本発明で使用する流動性酸化物層は、水素シルセスキオキサン（Silsesquioxane）から得られる。水素シルセスキオキサンは、炭素を含まない二酸化ケイ素前駆物質であり、流動性酸化物またはＦＯｘと称されている。米国特許第５０８５８９３号では、この物質の例を開示しており、その内容を参照により本明細書に組み込む。流動性酸化物は以下の化学式で表わされる。
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n
上式中、ｎは約８より大きい整数であり、ｘは０と２の間の数であるが、１未満であることが好ましい。このような組成物のシラノール含有量は、通常、１〜１０重量％であり、約４〜８重量％であることが好ましい。シルセスキオキサンは、硫黄を含有しない有機極性溶媒中１〜２０重量％の溶液で使用することが好ましい。溶媒としては、酢酸エチル、メチルイソブチルケトン、酢酸ｔ−ブチル、ジエチルエーテル、またはこれらの混合物が好ましい。水素シルセスキオキサンとしては、ＦＯｘ１５、すなわち、メチルイソブチルケトン８２％にシルセスキオキサン１８％を溶かした溶液が好ましい。２２％溶液であるＦＯｘ１６は、アニールによっても誘電率が低下しない。ＦＯｘは、Ｄｏｗ  Ｃｏｒｎｉｎｇ  Ｃｏｒｐｏｒａｔｉｏｎから市販されている。
【００１４】
多数ある既知の方法のいずれによっても、流動性酸化物を半導体基板に塗布することができる。水素シルセスキオキサンを含有する溶液を、たとえば、スプレー・コーティング、ディップ・コーティング、フロー・コーティング、スピン・コーティングなどにより半導体に塗布することが可能である。組成物を、例えば、窒素中では約２５０〜３５０℃の高温で基板上を流れさせて、導電配線間の間隙を充填させることが好ましい。これにより、金属線間の間隙が金属線の上部まで流動性酸化物で共形に充填され、かつ基板中のデバイス間の、アスペクト比の高い溝も充填される。通常、アスペクト比は少なくとも３である。
【００１５】
基板は、周知のように半導体デバイスを備えている。この基板は、シリコン、シリコン・ゲルマニウム、ガリウム・ヒ素などの半導体基板であることが好ましい。
【００１６】
次に被膜を硬化させる。通常、硬化は、窒素中で、温度約３６０〜５００℃、好ましくは約３６０〜４４０℃で行う。硬化には、約１〜２時間かかるのが普通である。
【００１７】
本発明のこの態様の成否を左右するのが、水素およびアルミニウムの存在下で行う水素シルセスキオキサンのアニールである。アニールは、硬化と同時に行うこともでき、硬化の後に行うこともできる。アニールは、温度約３５０〜５００℃、好ましくは約３６０〜４４０℃で行う。アルミニウムは配線レベルに存在していることが好ましいが、別の形で導入することも可能である。アルミニウムは、必要ならば、配線中の銅など、その他の金属と共存していてもかまわない。アニールの場合、アルミニウムの量は、触媒量、例えば通常の配線では約１％しか必要としない。
【００１８】
アニールの際に、水素は水素ガス、分子状またはイオン状水素、あるいは励起状態の水素として存在することができる。水素は水素ガスとして存在することが好ましく、不活性ガス、例えばヘリウムまたは窒素との混合物として存在することがさらに好ましい。水素が混合物として存在する場合、その混合物は、通常、約５〜９５体積％、好ましくは約５〜１５体積％の水素を含み、したがって、約９５〜５体積％、好ましくは約９５〜８５体積％の不活性ガスを含む。アニール・ガスは、水素を約１０体積％、窒素を約９０体積％含む成形ガスとすることが最も好ましい。
【００１９】
アニールには、約１５分から約３０分かかるのが普通で、約２０分が代表的な所要時間である。
【００２０】
特定の理論によらずとも、アルミニウムと水素とは相互に作用し合い、その結果水素分子は水素原子に分解し、さらに被膜の小孔内に定着すると考えられる。また、水素は、水が被膜内、例えば被膜にある直径数ナノメートルの小孔に侵入してそこにとどまるのを阻止するものと思われる。水素がすでに原子状態、または励起状態にある場合は、アルミニウムは存在しなくてもよい。
【００２１】
また、水素は酸化物層と反応するものと考えられる。いずれにしても、思いがけないことに、関連する機構がどのようなものであれ、アニールにより酸化物層の誘電率は３．２未満に減少し、被膜は不動態化する。
【００２２】
絶縁層の厚さは、約５００オングストロームから約１ミクロンであることが好ましい。
【００２３】
この絶縁層は、必要な場合には、酸化ケイ素または窒化ケイ素、あるいはポリマー層（例えばポリイミド）または別の流動性酸化物層やダイヤモンド状炭素層など、別の誘電層で覆うことができる。
【００２４】
別法として、別の誘電層（例えば、二酸化ケイ素またはポリイミド）をレベル間の誘電層としてこの構造に付着し、これに続いてさらに金属パターンを形成し、流動性酸化物によるスピン・コーティングおよび間隙充填を繰り返すこともできる。このようにして、流動性酸化物を用い、誘電率が現在のものより低い絶縁体を配線間に設けて金属レベルを形成し、また間隙充填を十分に行うことができる。被覆層は、最後の金属レベルを形成してから付着する。
【００２５】
具体例として二酸化ケイ素のＰＥＣＶＤ（プラズマ強化化学気相付着法）やＬＰＣＶＤ（低プラズマ化学気相付着法）がある。流動性酸化物を二酸化ケイ素などの誘電体で覆うと、厚さ、均一性、平坦性が十分な被膜ができる。その結果、化学的／機械的研磨やその他の平坦化処理の必要性が減少する。したがって、本発明は、良好な充填をもたらし、誘電率を低下させ、処理時間を短縮するという効果がある。
【００２６】
本発明の硬化酸化物絶縁層を利用できるいくつかの構成について、図により説明する。
【００２７】
図１には、所与の後端配線レベルにある金属配線（３）を示す。この金属配線はレベル間誘電体（２）から成る薄膜（５０〜１００ｎｍ）で被覆し、続いて流動性酸化物をスピン・コーティングしてある。これにより、希望する場合、スピン・コーティングにより金属配線と硬化酸化物（１）被膜の間にライナが得られる。別法として、図２の構成を利用して、硬化酸化物の形成後に、エッチング工程または研磨工程を導入し、レベル間誘電体被膜だけが金属配線（３）上にあり、残りの硬化酸化物が金属配線（３）とライナ誘電体（２）の間にあるようにすることができる。図３には、硬化酸化物（１）が完全に配線（３）を覆い、レベル間誘電層（２）が直接、硬化酸化物上に付着されている状態を示す。
【００２８】
図４は、硬化酸化物（１）に直接付着したレベル間誘電層（２）内にある、頭部を丸くしていないスタッド（３）の一例を示している。硬化酸化物は、完全に金属配線を覆い、また金属スタッドの一部を覆っている。このような構成を修正して、図１および図２に示す変形例にすることが可能であり、図１および２では、二酸化ケイ素の薄層をライナとして配線の上、および次の硬化酸化物層（１）の下に直接付着することができる。
【００２９】
図５は、硬化酸化物層（１）に直接付着したレベル間誘電層（２）から成る誘電被膜内にある、頭部を丸くした金属中間接続部（３）を示している。図は、所与の配線レベル内で金属配線に直接つながる、頭部を丸くした金属バイアを示している。この金属配線は、硬化酸化物（１）で覆った状態を示してある。前記バイアは、レベル間誘電体（２）に先細の穴をエッチングし、この穴を金属（３）で充填して形成する。この場合にも、図１および図２に示した変形例を利用することができる。
【００３０】
図６は、後端配線系に硬化酸化物を取り入れた相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を示している。この図は、配線周囲の硬化酸化物（１）とスタッドを取り巻く配線間にあるレベル間誘電体（２）とで、３つの活性デバイス領域を金属スタッド（３）と配線とに接続する方法の一例を示している。図６において、参照番号４は、ソース領域およびドレーン領域、参照番号５はゲート、参照番号６はゲート誘電体、参照番号７は、フィールド酸化物を示す。
【００３１】
図７は、本発明の他の態様によるもので、基板内で硬化酸化物（１）を充填した溝で分離されて近接する２つの電界効果トランジスタ（ＦＥＴ）の例を示している。フィールド酸化物（７）が溝上にあって、この分離構造を強化している。図７において、参照番号４は、一方のＦＥＴのソースおよびドレーン、参照番号５は、もう一方のＦＥＴのゲートを表わし、誘電体６がゲートと基板の間にある。
【００３２】
硬化酸化物は、デバイスの電気的安定性をもたらし、時間が経過してもデバイスの誘電率と漏洩電流が安定したままとなる。
【００３３】
硬化酸化物は、アニール中にアルミニウムが不要である点を除き、後端分離についても上に述べたのと同様にして得られる。ただし、必要ならば、アルミニウムを使用することもできる。
【００３４】
例えば、流動性酸化物は、多数ある既知の方法のいずれによっても溝に付着させることができる。組成物は、窒素中で高温、例えば約２５０〜３５０℃で溝内を流れさせて、溝を充填させることが好ましい。
【００３５】
次に充填物を硬化させる。通常、硬化は、窒素中で、温度約３６０〜５００℃、好ましくは、約３６０〜４４０℃で行う。硬化には、約１〜２時間かかるのが普通である。
【００３６】
充填物を次にアニールする。水素シルセスキオキサンのアニールは、水素の存在下で行い、随意にアルミニウムを水素と併用することもできる。アニールは、硬化と同時に行うこともでき、硬化後に行うこともできる。アニールは、温度約３５０〜５００℃、好ましくは、約３６０〜４４０℃で行う。
【００３７】
アニールの際に、水素は水素ガス、分子状またはイオン状水素、あるいは励起状態の水素として存在することができる。水素は水素ガスとして存在することが好ましく、不活性ガス、例えば、ヘリウムまたは窒素との混合物として存在することがさらに好ましい。水素が混合物として存在する場合、その混合物は、通常、約５〜９５体積％、好ましくは約５〜１５体積％の水素を含み、したがって、約９５〜５体積％、好ましくは約９５〜８５体積％の不活性ガスを含む。アニール・ガスは、水素を約１０体積％、窒素を約９０体積％含む成形ガスとすることが最も好ましい。
【００３８】
アニールには、約１５分から約３０分かかるのが普通で、約２０分が代表的な所要時間である。
【００３９】
以下に非限定的な例を挙げて、本発明についてさらに説明する。
【００４０】
例１
絶縁体上にアルミニウムの配線パターンを備える誘電体基板を流動性酸化物（ＦＯｘ１５）でスピン・コーティングする。酸化物を、窒素中で温度２５０〜３５０℃で流れさせる。
【００４１】
金属線間の間隙は、配線の最上部まで、共形に流動性酸化物を充填する。この構造を窒素中、４００℃で１〜２時間硬化させ、続いて、４００℃の成形ガスで２０分間アニールする。（硬化）酸化物層の誘電率は、２．９〜３であった。
【００４２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４３】
（１）半導体デバイスを含む半導体基板上の表面内の相互接続配線レベルを被覆する絶縁体において、
前記相互接続配線レベルを被覆する硬化酸化物層を備え、
前記硬化酸化物層は下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含む流動性酸化物を硬化しアニールすることによって得られ、さらに、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
前記アニールを水素およびアルミニウムの存在下で実施することで、水素を前記硬化酸化物層内に拡散させて
前記硬化酸化物層の誘電率を２．９以上３．２未満に減少させたことを特徴とする、
絶縁体。
（２）二酸化ケイ素、ポリマー被膜、およびダイヤモンド状炭素よりなる群から選択された材料の層をさらに含む、上記（１）に記載の絶縁体。
（３）前記硬化酸化物層の厚さが５００オングストロームないし１ミクロンの範囲にある、上記（１）に記載の絶縁体。
（４）半導体基板上の表面内にある相互配線レベルを絶縁体で被覆する方法であって、
（ａ）前記相互配線レベルを下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する溶液で被覆し、流動性酸化物層を設ける段階と、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
（ｂ）前記流動性酸化物層を加熱し、硬化させて、硬化酸化物層を形成する段階と、
（ｃ）前記硬化酸化物層をアニールする段階とを含み、
前記アニールを水素とアルミニウムの存在下で実施することで、前記硬化酸化物層内に水素を拡散させて
前記硬化酸化物層の誘電率を２．９以上３．２未満に減少させることを特徴とする方法。
（５）前記アニールを、３５０〜５００℃の温度で実施する、上記（４）に記載の方法。
（６）前記配線レベルがアルミニウムを含む、上記（４）に記載の方法。
（７）前記被覆が、水素シルセスキオキサン溶液を２５０〜３５０℃に加熱し、前記基板上を流動させることを含む、上記（４）に記載の方法。
（８）前記アニールを５〜９５体積％の水素ガス及び９５〜５体積％の不活性ガスよりなる成形ガスの存在下で実施する、上記（４）に記載の方法
（９）前記硬化を窒素中で３６０〜５００℃の温度で実施する、上記（４）に記載の方法。
（１０）半導体基板と、少なくとも２つの隣接するＦＥＴまたはバイポーラ・トランジスタ・デバイスと、前記デバイス間にある、基板内の溝とを備える半導体デバイスであって、
前記溝は硬化酸化物で充填されており、
前記硬化酸化物は下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する流動性酸化物を硬化し、アニールすることによって得られ、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
前記アニールは原子状態または励起状態の水素の存在下で実施され、かつ
前記硬化酸化物の誘電率が２．９以上３．２未満であることを特徴とする、
半導体デバイス。
（１１）ａ）半導体基板と、少なくとも２つの隣接するＦＥＴまたはバイポーラ・トランジスタ・デバイスと、前記デバイス間にある、基板内の溝とを備える半導体基板を設ける段階と、
ｂ）下記式（１）で表される水素シルセスキオキサンを１〜２０重量％含有する流動性酸化物を前記溝に流し込む段階と、
（ＨＳｉ（ＯＨ）xＯ(3-x)/2）n            （１）
（上式中、ｎは８より大きい整数であり、ｘは０と２の間の数である。）
ｃ）前記流動性酸化物を硬化させて硬化酸化物を形成する段階と、
ｄ）前記硬化酸化物をアニールする段階とを含み、
前記アニールを原子状態又は励起状態の水素の存在下で行うことにより、前記硬化酸化物の誘電率を２．９以上３．２未満に減少させることを特徴とする、半導体デバイス製造方法。
【図面の簡単な説明】
【図１】本発明の絶縁層を利用した構造の模式図である。
【図２】本発明の絶縁層を利用した構造の模式図である。
【図３】本発明の絶縁層を利用した構造の模式図である。
【図４】本発明の絶縁層を利用した構造の模式図である。
【図５】本発明の絶縁層を利用した構造の模式図である。
【図６】本発明の絶縁層を利用した構造の模式図である。
【図７】硬化酸化物を充填した溝を間に挟んで隣接する２つの電界効果トランジスタ（ＦＥＴ）の模式図である。
【符号の説明】
１  硬化酸化物層
２  レベル間誘電層（ライナ誘電体）
３  金属配線（金属スタッド）
４  ソースおよびドレーン
５  ゲート
６  誘電体
７  フィールド酸化物
【図１】
0003596790.tif 000002
【図２】
0003596790.tif 000003
【図３】
0003596790.tif 000004
【図４】
0003596790.tif 000005
【図５】
0003596790.tif 000006
【図６】
0003596790.tif 000007
【図７】
0003596790.tif 000008