(57)【特許請求の範囲】
【請求項１】
入力ポートおよび複数個の出力ポートと、
経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、
出力の動作モードと、出力ポートとを指定する動作モード信号を受信するための動作モード受信端子と、
前記入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、前記動作モード信号と、前記出力先情報とに基づいて、入来データパケットに対して行なう出力処理を決定するための出力処理決定手段とを含み、
前記出力処理決定手段は、
前記動作モード信号により第１の動作モードが指定されたことに応答して、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合に前記出力先情報に基づいて決定される出力ポートに入来データパケットを出力する処理、入来データパケットに含まれる経路確認フラグが経路確認テストを示しておらず且つ入来データパケットに含まれる命令コードが出力先情報設定命令でない場合に前記行先情報に基づいて入来データパケットを前記複数個の出力ポートのいずれかに選択的に出力する処理、入来データパケットに含まれる出力先情報設定命令に基づいて前記出力先情報の設定を行なう処理、のいずれかを行なうための選択的処理手段と、
前記動作モード信号により第２の動作モードが指定されたことに応答して、入来データパケットを前記動作モード信号により指定される出力ポートに強制的に出力するための強制的出力手段とを含む、データ駆動型プロセッサ。
【請求項２】
入力ポートおよび複数個の出力ポートと、
経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、
前記入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、前記出力先情報とに基づいて、入来データパケットを前記出力ポートに選択的に出力するための選択的出力手段とを含み、前記選択的出力手段は、
前記入力ポートに接続された入力と、第１および第２の出力とを有し、入来データパケットに含まれる経路確認フラグおよび行先情報に基づいて、入来データパケットを前記第１および第２の出力のいずれか一方に選択的に出力するための入力処理手段と、
前記入力処理手段の前記第１の出力に接続された入力を有し、与えられるデータパケットに含まれる情報に従った処理をし、出力ポートを指定するための前記行先情報を含む出力データパケットを必要に応じて生成するためのデータパケット処理手段と、
前記データパケット処理手段の出力と前記入力処理手段の前記第２の出力とにそれぞれ接続される２つの入力と、前記複数個の出力ポートにそれぞれ接続される複数個の出力とを有し、かつ前記出力先情報記憶手段に接続され、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合は前記出力先情報を参照し、前記経路確認フラグが経路確認テストを示していない場合には入来データパケットに含まれる前記行先情報を参照して、前記複数個の出力ポートのいずれか一つを選択してデータパケットを出力するための出力処理手段とを含む、データ駆動型プロセッサ。
【請求項３】
第１の前記入力ポートおよび第２の前記入力ポートを含み、
前記入力処理手段は、
前記第１および第２の入力ポートにそれぞれ接続された二つの入力を有し、入来データパケットに含まれる経路確認フラグと行先情報とに基づいて、入来データパケットを前記第１および第２の出力のいずれか一方に選択的に出力するための手段を含む、請求項２に記載のデータ駆動型プロセッサ。
【請求項４】
第１の入力ポートおよび所定の記憶装置の出力に接続される第２の入力ポートと、
経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、
前記入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、前記出力先情報とに基づいて、入来データパケットを前記出力ポートに選択的に出力するための選択的出力手段と、
二つの第１の出力ポートおよび、前記所定の記憶装置の入力に接続される第２の出力ポートとを含み、
前記選択的出力手段は、
前記第１の入力ポートに接続された入力と、第１および第２の出力とを有し、入来データパケットに含まれる経路確認フラグと行先情報とに基づいて、入来データパケットを前記第１および第２の出力のいずれか一方に選択的に出力するための第１の入力処理手段と、
前記第２の入力ポートに接続された入力と、第１および第２の出力とを有し、入来データパケットに含まれる経路確認フラグに基づいて、入来データパケットを前記第１および第２の出力のいずれか一方に選択的に出力するための第２の入力処理手段と、
前記第１の入力処理手段の前記第１の出力と前記第２の入力処理手段の前記第１の出力とにそれぞれ接続された二つの入力と、前記第２の出力ポートに接続される第１の出力と、第２の出力とを有し、入来データパケットに含まれる情報に従った処理をし、行先情報を含む出力データパケットを必要に応じて生成して前記第１の出力又は前記第２の出力に選択的に出力するためのデータパケット処理手段と、
前記第１の入力処理手段の前記第２の出力に接続される入力と、前記第２の出力ポートに接続される第１の出力と、第２の出力とを有し、かつ前記出力先情報記憶手段に接続され、入来データパケットの経路確認フラグの値と前記出力先情報とにしたがって、前記第１の出力または前記第２の出力に選択的にデータパケットを出力するための第１の出力処理手段と、
前記データパケット処理手段の前記第２の出力を受けるように接続される第１の入力と、前記第１の出力手段の前記第２の出力および前記第２の入力処理手段の前記第２の出力に共通に接続される第２の入力と、前記二つの第１の出力ポートにそれぞれ接続される２つの出力とを有し、かつ前記出力先情報記憶手段に接続され、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合は前記出力先情報を参照し、前記経路確認フラグが経路確認テストを示していない場合には入来データパケットに含まれる前記行先情報を参照して、前記二つの第１の出力ポートのいずれかを選択してデータパケットを出力するための第２の出力処理手段とを含む、データ駆動型プロセッサ。
【請求項５】
複数個の前記第１の入力ポートを含む、請求項４に記載のデータ駆動型プロセッサ。
【請求項６】
複数個の前記第１の出力ポートを含む、請求項４に記載のデータ駆動型プロセッサ。
【請求項７】
複数個のデータ駆動型プロセッサと、
前記複数個のデータ駆動型プロセッサを相互に接続するための接続手段とを含み、
前記複数個のデータ駆動型プロセッサの各々は、
入力ポートおよび複数個の出力ポートと、
経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、
出力の動作モードと、出力ポートとを指定する動作モード信号を受信するための動作モード受信端子と、
前記入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、前記動作モード信号と、前記出力先情報とに基づいて、入来データパケットに対して行なう出力処理を決定するための出力処理決定手段とを含み、
前記出力処理決定手段は、
前記動作モード信号により第１の動作モードが指定されたことに応答して、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合に前記出力先情報に基づいて決定される出力ポートに入来データパケットを出力する処理、入来データパケットに含まれる経路確認フラグが経路確認テストを示しておらず且つ入来データパケットに含まれる命令コードが出力先情報設定命令でない場合に前記行先情報に基づいて入来データパケットを前記複数個の出力ポートのいずれかに選択的に出力する処理、入来データパケットに含まれる出力先情報設定命令に基づいて前記出力先情報の設定を行なう処理、のいずれかを行なうための選択的処理手段と、
前記動作モード信号により第２の動作モードが指定されたことに応答して、入来データパケットを前記動作モード信号により指定される出力ポートに強制的に出力するための強制的出力手段とを含み、
前記接続手段は、前記複数個のデータ駆動型プロセッサの任意の１つから、他の任意の１つまでのデータ伝送経路が、間接的にせよ直接的にせよ、少なくとも一つ存在するように、それぞれ前記複数個のデータ駆動型プロセッサの前記入力ポートと、他の前記データ駆動型プロセッサの前記出力ポートとを相互に接続するための複数のデータ伝送路を含む、データ駆動型情報処理装置。
【請求項８】
複数個の記憶装置をさらに含み、
前記接続手段は、前記複数個のデータ駆動型プロセッサと前記複数個の記憶装置とをそれぞれ接続するための複数のデータ伝送路をさらに含む、請求項７記載のデータ駆動型情報処理装置。
【請求項９】
請求項７に記載のデータ駆動型情報処理装置において、前記複数個のデータ駆動型プロセッサの経路接続を確認するための方法であって、
前記方法は、
前記複数個のデータ駆動型プロセッサの前記出力先情報記憶手段に、所望の伝送経路を与える出力先情報をそれぞれ設定する経路設定ステップと、
前記所望の伝送経路における先頭の前記データ駆動型プロセッサの前記入力ポートに、前記経路確認フラグとして経路確認テスト時を示す値を設定したデータパケットを与えるデータパケット投入ステップと、
前記所望の伝送経路における最後の前記データ駆動型プロセッサの出力ポートに、与えられたデータパケットに正しく対応するデータパケットが出力されたか否かを確認する確認ステップと、
前記経路設定ステップと前記データパケット投入ステップと前記確認ステップとを、前記所望の伝送経路を変化させて繰返して行なうステップとを含む、データ駆動型情報処理装置の経路接続を確認するための方法。
【請求項１０】
請求項８に記載のデータ駆動型情報処理装置において、前記複数個のデータ駆動型プロセッサと前記複数個の記憶装置との経路接続を確認するための方法であって、
前記方法は、
前記複数個のデータ駆動型プロセッサの前記出力先情報記憶手段に、前記複数個の記憶装置の少なくとも１つを経由する所望の伝送経路を与える出力先情報をそれぞれ設定する経路設定ステップと、
前記所望の伝送経路における先頭の前記データ駆動型プロセッサの前記入力ポートに、前記経路確認フラグとして経路確認テスト時を示す値を設定したデータパケットを与えるデータパケット投入ステップと、
前記所望の伝送経路における最後の前記データ駆動型プロセッサの出力ポートに、与えられたデータパケットに正しく対応するデータパケットが出力されたか否かを確認する確認ステップと、
前記経路設定ステップと前記データパケット投入ステップと前記確認ステップとを、前記所望の伝送経路を変化させて繰返して行なうステップとを含む、データ駆動型情報処理装置の経路接続を確認するための方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、複数個のデータ駆動型プロセッサと、データ駆動型プロセッサに接続される複数個の記憶装置とを含むデータ駆動型情報処理装置に関する。本発明は特に、記憶装置として画像メモリを含み、プロセッサ間の経路と、プロセッサと画像メモリとの間の経路とが正確に接続されているか否かを確認するための方法と、その方法に適した映像処理向きデータ駆動型プロセッサおよびそれらデータ駆動型プロセッサを含むデータ駆動型情報処理装置に関する。
【０００２】
【従来の技術】
図１８に、この種のデータ駆動型情報処理装置の一例である、従来の映像処理向きデータ駆動型情報処理装置のうちの、１つのデータ駆動型プロセッサに係る部分の構成を示す。同様のシステム構成例は、「動的データ駆動型プロセッサによる並列処理方式の検討」（金倉広志および宮田宗一、「マイクロコンピュータ・アーキテクチャ  シンポジウム論文集」、情報処理学会、平成３年１１月１２日）に示されている。
【０００３】
図１８を参照して、このデータ駆動型情報処理装置は、データ駆動型プロセッサ１０と、画像メモリ部１２とを含む。
【０００４】
データ駆動型プロセッサ１０は、２つのデータ伝送路１４および１６にそれぞれ接続された入力ポートＩＡおよびＩＢと、２つのデータ伝送路１８および２０にそれぞれ接続された出力ポートＯＡおよびＯＢと、画像メモリ部１２へのデータ伝送路２２が接続された出力ポートＯＶと、画像メモリ部１２からのデータ伝送路２４が接続された入力ポートＩＶとを有する。このデータ駆動型プロセッサ１０の詳細な構造については後述する。なお、データ伝送路１４、１６、１８、２０、２２、及び２４はデータパケットの伝送路である。データパケットの構成については後述する。
【０００５】
画像メモリ部１２は、メモリインタフェース３０と画像メモリ３２とを含む。メモリインタフェース３０と画像メモリ３２とは、メモリアクセス制御線３４を介して相互に接続されている。
【０００６】
メモリインタフェース３０は、データ伝送路２２が接続される入力ポートと、データ伝送路２４が接続される出力ポートとを有する。メモリインタフェース３０は、プロセッサ１０から、データパケットの形式で与えられるアクセス要求に応答して画像メモリ３２をアクセスするためのものである。メモりインタフェース３０は、たとえば画像メモリ３２の内容を更新したり、画像メモリ３２の内容を読出して結果をデータパケットとして伝送路２４を介してプロセッサ１０に返したりする。
【０００７】
図１８に示されるデータ駆動型情報処理装置は、概略次のように動作する。データ伝送路１４または１６より、入力ポートＩＡまたはＩＢを介して、入力パケットがデータ駆動型プロセッサ１０に与えられる。この入力パケットの構成については後述するが、各入力パケットには、入力時間の順序にしたがって付けられる世代番号が含まれる。映像処理向きデータ駆動型プロセッサ１０には、予め設定された処理内容が記憶されている。データ駆動型プロセッサ１０は、その設定内容に基づき、入力データパケットに対する処理を行なう。
【０００８】
データ駆動型プロセッサ１０は、入力パケットに対する処理において、画像メモリ３２に対するアクセス（画像メモリの内容の参照／更新など）が必要であれば、データ伝送路２２を通してデータパケットを送信することで、メモリインタフェース３０に対してアクセス要求を行なう。
【０００９】
メモリインタフェース３０は、メモリアクセス制御線３４を通じて画像メモリ３２に対してアクセスを行なう。メモリインタフェース３０は、アクセスの結果を、データ伝送路２４を通じて、データ駆動型プロセッサ１０の入力ポートＩＶに結果のデータパケットを与えることで、映像処理向きデータ駆動型プロセッサ１０に返す。
【００１０】
映像処理向きデータ駆動型プロセッサ１０は、入力パケットに対する処理が終了した後、出力ポートＯＡまたはＯＢのいずれか一方を介して、データ伝送路１８または２０のいずれか一方に出力パケットを出力する。
【００１１】
図１９は、データ伝送路２２を通じて、データ駆動型プロセッサ１０からメモリインタフェース３０に対して与えられるデータパケット４０のフィールド構成を示す。図１９を参照して、このデータパケット４０は、８ビットの命令コード４２と、２４ビットの世代番号４４と、１２ビットの第１のデータ４６と、同じく１２ビットの第２のデータ４８と、１０ビットのプロセッサ番号５０とを含む。
【００１２】
命令コード４２は、画像メモリ３２に対する処理の内容を示す。画像メモリ３２に対する処理としては、たとえば画像メモリの内容の参照や、画像メモリの内容の更新などがある。
【００１３】
世代番号４４は、前述のように、データ伝送路１４または１６（図１８参照）を通じて映像処理向きデータ駆動型プロセッサ１０に対してデータパケットが入力される時点において、入力の順序に従って時系列をなすようにそのデータパケットに付けられている識別子である。この世代番号４０の内容は、映像処理向きデータ駆動型プロセッサ１０（図１８参照）においては、データの待ち合わせの際に利用される。一方、世代番号は、メモリインタフェース３０（図１８参照）に対しては、画像メモリに対するアドレスとしての意味を持つ。そして、画像メモリ３２に対するアクセスの際には、この世代番号４４に基づいて、アクセスすべき画像メモリ３２内のアドレスが決定される。
【００１４】
第１のデータ４６および第２のデータ４８は、命令コード４２の内容に従ってその意味が定まるデータである。たとえば命令コード４２が、画像メモリ３２の内容に対する更新を示している場合には、第１のデータ４６は、画像メモリ３２に対して書込まれるべきデータであり、第２のデータ４８は意味を持たない。命令コード４２が、画像メモリ３２の内容に対する単なる参照を示す場合には、第１のデータ４６および第２のデータ４８のいずれも意味を持たない。
【００１５】
プロセッサ番号５０は、複数のデータ駆動型プロセッサのうちの、特定のデータ駆動型プロセッサ１０を指定するためのデータである。データ駆動型プロセッサ１０は、データ伝送路１４または１６を介して与えられるデータパケット４０のプロセッサ番号５０が、自己に割り当てられたプロセッサ番号と一致するときのみこのデータパケット４０に対して命令コード４２により定まる処理を行なう。もしもプロセッサ番号５０が自己に割り当てられたプロセッサ番号と一致しない場合には、データ駆動型プロセッサ１０は後述する方法に従って出力ポートＯＡまたはＯＢの一方でデータパケットをそのまま出力する。
【００１６】
図２０に、メモリインタフェース３０（図１８参照）からデータ伝送路２４を介してデータ駆動型プロセッサ１０に返されるデータパケット６０のフィールド構成を示す。このデータパケット６０のフィールド構成はまた、図１８に示されるデータ伝送路１４、１６、１８および２０を通じて伝送されるデータパケットのフィールド構成でもある。
【００１７】
図２０において、命令コード６２と世代番号６４とプロセッサ番号６８とは、図１９に示される命令コード４２と世代番号４４とプロセッサ番号５０と同じである。第１のデータ６６は１２ビットである。画像メモリ３２に対する処理の種類によっては、この第１のデータ６６内に、結果を示すデータが格納される。
【００１８】
図２１は、図１８に示される映像処理向きデータ駆動型プロセッサ１０および画像メモリ部１２をそれぞれ４個用いて構成したデータ駆動型情報処理装置のブロック図である。図２１を参照して、このデータ駆動型情報処理装置は、２つのホスト７０および７２と、この２つのホスト７０および７２の間に、どのプロセッサからも他の任意のプロセッサに到達できるようにネットワークで接続された４つのデータ駆動型プロセッサＰＥ＃０〜ＰＥ＃３とを含む。各データ駆動型プロセッサＰＥ＃０〜ＰＥ＃３は、図１８に示されるデータ駆動型プロセッサ１０と同じ構成である。データ駆動型プロセッサＰＥ＃０〜ＰＥ＃３にはそれぞれ、画像メモリ部ＶＭ＃０〜ＶＭ＃３が接続されている。各画像メモリ部ＶＭ＃０〜ＶＭ＃３の構成は、図１８に示す画像メモリ部１２のそれと同じである。データ駆動型プロセッサと、対応する画像メモリ部との間の接続は図１８に示されるデータ駆動型プロセッサ１０と画像メモリ部１２との間の接続と同じである。なお、ホスト７０および７２は同一の単一のホストである場合もある。これは、本願発明の実施例においても同様である。
【００１９】
図２１に示される例では、プロセッサＰＥ＃０の入力ポートＩＡはホスト７０の出力の１つに接続されている。プロセッサＰＥ＃０の他の入力ポートＩＢは、プロセッサＰＥ＃２の一方の出力ポートＯＢに接続されている。プロセッサＰＥ＃０の出力ポートの一方ＯＡは、プロセッサＰＥ＃２の一方の入力ポートＩＡに接続されている。プロセッサＰＥ＃０の他の出力ポートＯＢは、プロセッサＰＥ＃３の一方の入力ポートＩＡに接続されている。
【００２０】
プロセッサＰＥ＃１の一方の入力ポートＩＡは、プロセッサＰＥ＃３の一方の出力ポートＯＡに接続されている。プロセッサＰＥ＃１の他方の入力ＩＢは、ホスト７０の他方の出力ポートに接続されている。プロセッサＰＥ＃１の一方の出力ポートＯＡは、プロセッサＰＥ＃２の入力ポートＩＢに接続されている。プロセッサＰＥ＃１の他方の出力ポートＯＢは、プロセッサＰＥ＃３の入力ポートＩＢに接続されている。
【００２１】
プロセッサＰＥ＃２の出力ポートＯＡは、ホスト７２の一方の入力ポートに接続されている。またプロセッサＰＥ＃３の出力ポートＯＢも、ホスト７２の他方の入力ポートに接続されている。
【００２２】
プロセッサＰＥ＃０には画像メモリ部ＶＭ＃０が、プロセッサＰＥ＃１には画像メモリ部ＶＭ＃１が、プロセッサＰＥ＃２には画像メモリ部ＶＭ＃２が、プロセッサＰＥ＃３には画像メモリ部ＶＭ＃３が、それぞれ接続されている。その接続の形態は図１８に示されるプロセッサ１０と画像メモリ部１２との接続と同じである。
【００２３】
前述のように、図２１に示される構成では、どのプロセッサからも他の任意のプロセッサに到達できる。たとえば、プロセッサＰＥ＃０から、プロセッサＰＥ＃１にパケットを送出する場合を考える。まず、プロセッサＰＥ＃０の出力ポートＯＢからパケットを出力する。このパケットはプロセッサＰＥ＃３の入力ポートＩＡを介してプロセッサＰＥ＃３に入力される。プロセッサＰＥ＃３はこのパケットを出力ポートＯＡから出力する。これによりデータパケットがプロセッサＰＥ＃１の入力ポートＩＡに与えられる。他のプロセッサ間でのデータパケットの送信も同様である。ただしこの場合、各データ駆動型プロセッサでは、与えられたデータパケットが自己あてのものであるか否かを判別する必要があり、さらに、自己あてでないデータパケットを出力すべき出力ポートを正しく決定しなければならない。以下従来のそのような機構について説明する。
【００２４】
図２２は、図１８に示されるデータ駆動型プロセッサ１０のブロック構成を示す。図２２を参照して、従来の映像処理向きデータ駆動型プロセッサ１０は、入力処理部８０と、合流部８２と、本体処理部８４と、分岐部８６と、出力処理部８８と、ＰＥ＃レジスタ９０とを含む。
【００２５】
入力処理部８０は、入力ポートＩＡおよびＩＢに接続された２つのデータパケット入力と、分岐部８２のデータパケット入力と出力処理部８８の一方のデータパケット入力とにそれぞれ接続された２つのデータパケット出力とを有する。入力処理部８０の処理するデータパケットは、この例の場合にはいずれも５４ビット長である。入力処理部８０は、データ伝送路１４または１６を介して与えられるデータパケットが、このデータ駆動型プロセッサ１０に向けられたものかどうかを判断し、その判断結果に従ってデータパケットを合流部８２または出力処理部８８に選択的に与えるためのものである。
【００２６】
ＰＥ＃レジスタ９０はデータ駆動型プロセッサ１０に割り当てられたプロセッサ番号を予め格納しておくためのものである。このプロセッサ番号は、入力処理部８０によるデータパケットの振り分けと、出力分岐部８６によるデータパケットの分岐処理とに用いられる。
【００２７】
合流部８２は、前述のように入力処理部８０の出力の１つに接続されたデータパケット入力と、分岐部８６のデータパケット出力の１つに接続されたデータパケット入力と、本体処理部８４のデータパケット入力に接続された出力とを有する。合流部８２は、入力処理部８０から送られてくるデータパケットと、分岐部８６から送られてくるデータパケットとを合流させるとともに、対データの検出をも行ない、必要なデータがすべて揃ったデータパケットを本体処理部８４に与えるためのものである。
【００２８】
本体処理部８４は、入力ポートＩＶを介してデータ伝送路２４に接続された入力と、合流部８２の出力に接続された入力と、出力ポートＯＶを介してデータ伝送路２２に接続された出力と、分岐部８６の入力に接続された出力とを有する。本体処理部８４は、予めプログラムを格納している。本体処理部８４は、合流部８２から与えられるデータパケットに対して、そのデータパケットの内容に応じた処理を実行して、結果のデータパケットを分岐部８６に送出するためのものである。本体処理部８４は、また、図１８に示される画像メモリ３２に対するアクセスが必要な場合には、出力ポートＯＶおよびデータ伝送路２２を介して画像メモリ部１２にパケットを送出する。本体処理部８４は、画像メモリ部１２からの、画像メモリ３２に対するアクセスの結果が格納されたデータパケットを、データ伝送路２４および入力ポートＩＶを介して受取る。
【００２９】
分岐部８６は、本体処理部８４の出力に接続された入力と、出力処理部８８の他方の入力に接続された出力と、前述のように合流部８２の入力の一方に接続された出力とを有する。また分岐部８６は、ＰＥ＃レジスタ９０の内容を参照することができる。分岐部８６は、与えられるデータパケットに含まれるプロセッサ番号と、ＰＥ＃レジスタ９０の内容とに基づいて、データパケットを合流部８２または出力処理部８８に選択的に与えるためのものである。
【００３０】
出力処理部８８は、前述のように入力処理部８４の出力の一方と分岐部８６の出力の一方とにそれぞれ接続された２つの入力と、２つの出力ポートＯＡおよびＯＢにそれぞれ接続された２つの出力とを有する。出力処理部８８は、与えられるデータパケットに含まれるプロセッサ番号と、予め設定された分岐条件とに従って、出力ポートＯＡまたはＯＢのいずれか一方を選択して、選択された出力ポートにデータパケットを送出するためのものである。
【００３１】
図２２に示されるデータ駆動型プロセッサ１０は概略次のように動作する。データ伝送路１４または１６を介してデータパケットが入力処理部８０に入力される。入力処理部８０は、ＰＥ＃レジスタ９０の内容と、入力されたデータパケットのプロセッサ番号とを比較する。入力処理部８０は、２つが一致した場合にはこの与えられたデータパケットが、このデータ駆動型プロセッサ１０に対して向けられたものであると判断し、一方の出力を介して合流部８２にこのデータパケットを与える。両者が一致しない場合には、入力処理部８０は他方の出力を介して出力処理部８８に直接このデータパケットを与える。
【００３２】
合流部８２は、分岐部８６からのデータパケットと、入力処理部８０から与えられるデータパケットとを合流させる。合流部８２は、さらに対データの検出を行ない、データ処理を行なうことが可能なデータパケットを本体処理部８４に与える。
【００３３】
本体処理部８４は、入力されたデータパケットに含まれる命令コードに従って所定の処理を行ない、予め格納したプログラムに従って結果のデータパケットを分岐部８６に与える。この場合本体処理部８４は、画像メモリに対するアクセスが必要であればデータ伝送路２２を介して処理パケットをメモリインタフェースに与え、結果のデータパケットをデータ伝送路２４を介して受取る。画像メモりに対するアクセスが必要な命令コードは、たとえばその最上位ビットを“１”として予め定めておく。画像メモリに対するアクセスが必要かどうかは、命令コードの最上位ビットが“１”かどうかを調べることにより判断する。
【００３４】
分岐部８６は、本体処理部８４から与えられたデータパケットに含まれるプロセッサ番号と、ＰＥ＃レジスタ９０の内容とを比較し、両者が一致すれば合流部８２にデータパケットを送出する。両者が一致しなければ、分岐部８６は出力処理部８８にデータパケットを送出する。
【００３５】
出力処理部８８は、分岐部８６または入力処理部８０から与えられたデータパケットに含まれるプロセッサ番号と、そのプロセッサ番号に関連して予め設定された分岐条件とに従って、出力ポートＯＡまたはＯＢのいずれか一方を選択する。出力処理部８８は、選択されたデータパケット出力ポートにデータパケットを送出する。
【００３６】
この図１８〜図２２に示される構成の従来のデータ駆動型情報処理装置において、装置が期待通りに動作するためには、データ駆動型プロセッサ同士と、データ駆動型プロセッサと画像メモリ部とが、所定の経路により正確に接続されていることが必要である。期待通りにシステムが動作しない場合、こうした経路の接続が正確になされていないことが原因である場合がある。そのような場合には、必要な対策を施すために、不良経路を特定する必要がある。しかし、より大規模な処理を行なうためにはデータ駆動型情報処理装置に含まれるプロセッサおよび画像メモリ部の数を多くしてシステムの規模を大きくする必要がある。プロセッサや画像メモリ部の数を多くすればするほど、プロセッサ間およびプロセッサと画像メモリ間の接続経路ならびにそれらの組み合わせの数も飛躍的に増え、不良経路の特定は非常に困難になる。
【００３７】
従来、不良経路の特定を行なうため、または経路接続が正確になされているかどうかの確認を行なうために、次のような処理が行なわれていた。たとえば図２１に示されるシステムにおいて、プロセッサＰＥ＃０およびＰＥ＃２との間での接続経路の確認をする場合を考える。この場合、図２３を参照して、ホストにおいて所定のデータパケットを生成し、システムに投入する処理１００が行なわれる。システムに投入されるデータパケットの命令コードは、ＮＯＰ命令（Ｎｏ
Ｏｐｅｒａｔｉｏｎ）であり、第１のデータ６６にはビットパターン“０１０１０１０１０１０１”が設定される。ＮＯＰ命令のビットパターンは“００１０１０００”であるものとする。このデータパケットは、図２１を参照して、プロセッサＰＥ＃０の入力ポートＩＡを介してプロセッサＰＥ＃０に与えられる。
【００３８】
プロセッサＰＥ＃０は、このデータパケットを出力ポートＯＡからプロセッサＰＥ＃２の入力ポートＩＡに与える。この場合命令コードがＮＯＰ命令であるので、プロセッサＰＥ＃０はデータパケットに対して何らの処理も行なわない。
【００３９】
同様にプロセッサＰＥ＃２は、データパケットに対して何らの処理も行なわず、出力ポートＯＡを介してホスト７２にデータパケットを与える。
【００４０】
各プロセッサにおいてデータパケットを出力ポートＯＡまたはＯＢのいずれに出力するかは、次のように予め設定されていた条件に基づいて行なわれる。各出力処理部には、各プロセッサの分岐条件を予め格納しておくための記憶部が設けられている。この記憶部には、データパケットを投入する前に、予め初期化パケットにより必要な値が設定されている。初期化パケットにより出力処理部の記憶部に記憶させる値としては、マスク値とマッチ値とがある。マスク値とマッチ値とは次のような意味を持つ。出力処理部に与えられたデータパケットのプロセッサ番号と、出力処理部の記憶部に記憶されているマスク値との間での論理積を行なう。論理積の結果を、出力処理部の記憶部に記憶されているマッチ値と比較する。両者が一致していたら、データパケットは出力ポートＯＡに出力され、両者が不一致であればデータパケットは出力ポートＯＢに出力される。経路接続の確認の場合にも、出力ポートの選択はこれと同様にして行なわれる。
【００４１】
このように図２３を参照して、プロセッサＰＥ＃０でＮＯＰ命令１０２を行ない、さらにプロセッサＰＥ＃２でＮＯＰ命令１０４を行なった上でホストに対して出力処理１０６を行なう。実行される命令はＮＯＰ命令のみであるので、ホスト７２に入力されるデータパケットの内容は、ホスト７０から出力されたデータパケットの内容と一致するはずである。万一両者が一致しない場合には、不良経路の可能性がある。
【００４２】
たとえば、ホスト７０から出力されたデータパケットの第１のデータの領域のビットパターンが前述のとおりで、ホスト７２に入力された第１のデータの領域のビットパターンが“１１０１０１０１０１”であるものとする。この場合には、第１のデータの最上位ビットに対応する接続経路と、その隣のビットに対応する接続経路とがショートしている可能性がある。同様に、ホスト７２に入力されたデータパケットの命令コードのビットパターンが、ホスト７０から出力されたデータパケットの命令コードのビットパターンと異なっている場合には、プロセッサ間、またはホストとプロセッサ間の、命令コードに対応する接続経路が不良である可能性を示す。
【００４３】
プロセッサと画像メモリとの間の接続を確認する方法もほぼこれと同様である。たとえば図２１に示されるシステムにおいて、プロセッサＰＥ＃０およびＰＥ＃２と、それらに接続されている画像メモリ部ＶＭ＃０およびＶＭ＃２との間での接続経路の確認をする場合を考える。図２４を参照して、ホストにおいて画像メモリとの接続を確認するための所定のデータパケットを生成し、システムに投入する処理１００Ａが行なわれる。システムに投入されるデータパケットの命令コードは、ＶＮＯＰ命令（Ｖｉｄｅｏ  Ｎｏ  Ｏｐｅｒａｔｉｏｎ）であり、第１のデータ６６にはビットパターン“０１０１０１０１０１０１”が設定される。ＶＮＯＰ命令のビットパターンは“１１０１００１１”であるものとする。このデータパケットは、図２１を参照して、プロセッサＰＥ＃０の入力ポートＩＡを介してプロセッサＰＥ＃０に与えられる。
【００４４】
プロセッサＰＥ＃０は、このデータパケットを出力ポートＯＶから画像メモリ部ＶＭ＃０の入力ポートに与える。画像メモリ部ＶＭ＃０は、このデータパケットを出力ポートからプロセッサＰＥ＃０の入力ポートＩＶに与える。この場合命令コードがＶＮＯＰ命令であるので、画像メモリ部ＶＭ＃０はデータパケットに対して何らの処理も行なわない。
【００４５】
プロセッサＰＥ＃０は、このデータパケットを出力ポートＯＡからプロセッサＰＥ＃２の入力ポートＩＡに与える。
【００４６】
同様にプロセッサＰＥ＃２は、図２４に示されるようにＶＮＯＰ命令を実行する処理１０４Ａを行う。すなわちプロセッサＰＥ＃２は、このデータパケットを出力ポートＯＶから画像メモリ部ＶＭ＃２の入力ポートに与える。画像メモリ部ＶＭ＃２は、このデータパケットを出力ポートからプロセッサＰＥ＃２の入力ポートＩＶに与える。この場合命令コードがＶＮＯＰ命令であるので、画像メモリ部ＶＭ＃２はデータパケットに対して何らの処理も行なわない。
【００４７】
プロセッサＰＥ＃２は、データパケットに対して何らの処理も行なわず、出力ポートＯＡを介してホスト７２にデータパケットを与える。（図２４のステップ１０６Ａ）
【００４８】
各プロセッサにおいてデータパケットを出力ポートＯＡまたはＯＢのいずれに出力するかは、前述の通りの条件に基づいて行なわれる。
【００４９】
このように図２４を参照して、プロセッサＰＥ＃０および画像メモリ部ＶＭ＃０でＶＮＯＰ命令１０２Ａを行ない、さらにプロセッサＰＥ＃２および画像メモリ部ＶＭ＃２でもＶＮＯＰ命令１０４Ａを行なった上でホストに対して出力処理１０６Ａを行なう。実行される命令はＶＮＯＰ命令のみであるので、ホスト７２に入力されるデータパケットの内容は、ホスト７０から出力されたデータパケットの内容と一致するはずである。万一両者が一致しない場合には、不良経路の可能性がある。
【００５０】
たとえば、ホスト７０から出力されたデータパケットの第１のデータの領域のビットパターンが前述のとおりで、ホスト７２が受信したデータパケットの第１のデータの領域のビットパターンが“１１０１０１０１０１”であるものとする。この場合には、第１のデータの最上位ビットに対応する接続経路と、その隣のビットに対応する接続経路とがショートしている可能性がある。
【００５１】
従来はこのようにして各接続経路の１つ１つが正常であるかどうかを順に確認することにより、システム全体の接続経路が正常かどうかを確認していた。
【００５２】
【発明が解決しようとする課題】
しかし、このような従来のデータ駆動型情報処理装置における方法では、すべての経路の接続を十分に確認することは非常に困難であり、ある場合には不可能でさえあった。これは、データパケットの各フィールドに、任意のビットパターンを設定してデータパケットを装置に投入することが難しいことに起因している。
【００５３】
従来、経路テスト用のパケットの内容を設定する際には、テストするビットパターンに対応する命令コードなどを、予め指定されている命令セットの中から検索して定めていた。しかしこのために、次のような問題点がある。
【００５４】
まず、所望のビットパターンに対応する命令コードが現存の命令セットに含まれていない場合がある。たとえば、既存のあるシステムでは、ビットパターン“０１１１００００”〜“０１１１１１１１”に対応する命令コードは用意されていない。そうした命令コードを有するデータパケットを各プロセッサで処理させることはできない。したがって、それらのビットパターンを用いた接続経路のテストは不可能である。
【００５５】
さらに、仮にテストするビットパターンに対応する命令コードが存在していても、その命令コードが経路テストのためには不適切な場合がある。これはつぎのような理由による。各プロセッサは、与えられるデータパケットに含まれる命令コードに従い、入力されるデータに対して演算を行なって出力データを算出する。出力データと入力データとは異なった値となることが多い。したがって、そのような場合には、その変化が、演算結果による変化であるのか、経路接続の不良による変化であるのかを識別することが極めて困難である。また、さらに、出力データの値が、入力されたデータパケットのデータの値のみによらず、それ以前にアキュムレータ等に格納されていた内容に依存して異なる値を取るような演算を実行するための命令コードも存在している。仮にそのような命令コードに対応するビットパターンを、経路接続テスト用のビットパターンとして用いる場合には、アキュムレータなどの内容を予め設定しておいたり、あるいは確認しておいたりする必要が生ずる。そのために、出力されたデータの内容が、演算の結果を正しく示すものであるのか、経路接続の不良による誤りを含むものであるのかという解釈がさらに困難になる。
【００５６】
また、画像メモリ部との接続経路を確認しようとした場合にも、所望のビットパターンでのテストを行えない場合がある。上述した従来例では、画像メモリ部をアクセスする命令コードの最上位ビットは必ず“１”である。逆にいうと、最上位ビットが“０”であるようなビットパターンを持つ命令コードを用いると、そのデータパケットを画像メモリ部へのデータ伝送路に出力させることはできない。したがってそのような命令コードを用いてプロセッサと画像メモリ部との間の経路の確認を行うことが不可能である。
【００５７】
最後に、極端な例としては次のような場合がある。既存のあるシステムでは、ビットパターン“０００１０００００”に対応する命令コードは、「入力パケットを消去する」ことを示す。さらに、上述した従来のシステムでは、画像メモリ部をアクセスする命令のうちの、ビットパターン“１１１０００００”〜“１１１０１１１１”に対応する命令コードも、演算を行った後データパケットを消去する機能に対応している。したがってこれらのビットパターンを用いて経路接続テストを行なおうとしても、プロセッサからデータパケットが出力されることはない。この場合には、入力されたデータパケットの命令コードに従った処理が正確に実行されたために出力パケットが得られないのか、経路接続の不良のために出力が得られないのかを知ることが、上述したテストだけではほとんど不可能である。
【００５８】
すなわち、従来、システムに投入できるデータパケットに含まれる命令コードのビットパターンが、テストとは別の要因による制約を受けているために、任意のビットパターンを用いて経路接続を確認することができなった。したがって経路接続の確認が非常に困難であるという問題点があった。また、多種多様な接続に対して容易に経路接続を行なえることが望ましい。
【００５９】
それゆえに請求項１に記載の発明の目的は、データ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型プロセッサを提供することである。
【００６０】
請求項２に記載の発明の目的は、従来と同様に通常処理を行うことができるとともに、データ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供することである。
【００６１】
請求項３に記載の発明の目的は、出力経路が二つに分岐するような接続が行われるデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供することである。
【００６２】
請求項４に記載の発明の目的は、出力経路が二つに分岐するような接続が行われ、かつ画像記憶装置のような所定の記憶装置を含むデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供することである。
【００６３】
請求項５に記載の発明の目的は、２つの伝送路が１つに合流するような接続が行われ、かつ画像記憶装置のような所定の記憶装置を含むデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供することである。
【００６４】
請求項６に記載の発明の目的は、伝送路が２つ以上の伝送路に分岐するような接続が行われ、かつ画像記憶装置のような所定の記憶装置を含むデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供することである。
【００６５】
請求項７に記載の発明の目的は、複数個のデータ駆動型プロセッサを含み、かつ通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサ間の経路接続を確認できるデータ駆動型情報処理装置を提供することである。
【００６６】
請求項８に記載の発明の目的は、複数個のデータ駆動型プロセッサおよび画像記憶装置のような複数個の記憶装置を含み、かつ通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサおよび記憶装置間の任意の経路接続を確認できるデータ駆動型情報処理装置を提供することである。
【００６７】
請求項９に記載の発明の目的は、複数個のデータ駆動型プロセッサを含むデータ駆動型情報処理装置において、通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサ間の経路接続を確認できる方法を提供することである。
【００６８】
請求項１０に記載の発明の目的は、複数個のデータ駆動型プロセッサおよび画像記憶装置のような複数個の記憶装置を含むデータ駆動型情報処理装置において、通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサおよび記憶装置間の任意の経路接続を確認できる方法を提供することである。
【００６９】
【課題を解決するための手段】
請求項１に記載のデータ駆動型プロセッサは、入力ポートおよび複数個の出力ポートと、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、出力の動作モードと、出力ポートとを指定する動作モード信号を受信するための動作モード受信端子と、入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、前記動作モード信号と、出力先情報とに基づいて、入来データパケットに対して行なう出力処理を決定するための出力処理決定手段とを含む。出力処理決定手段は、動作モード信号により第１の動作モードが指定されたことに応答して、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合に前記出力先情報に基づいて決定される出力ポートに入来データパケットを出力する処理、入来データパケットに含まれる経路確認フラグが経路確認テストを示しておらず且つ入来データパケットに含まれる命令コードが出力先情報設定命令でない場合に前記行先情報に基づいて入来データパケットを前記複数個の出力ポートのいずれかに選択的に出力する処理、入来データパケットに含まれる出力先情報設定命令に基づいて前記出力先情報の設定を行なう処理、のいずれかを行なうための選択的処理手段と、動作モード信号により第２の動作モードが指定されたことに応答して、入来データパケットを動作モード信号により指定される出力ポートに強制的に出力するための強制的出力手段とを含む。
【００７０】
請求項２に記載のデータ駆動型プロセッサは、入力ポートおよび複数個の出力ポートと、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、出力先情報とに基づいて、入来データパケットを出力ポートに選択的に出力するための選択的出力手段とを含み、選択的出力手段は、入力ポートに接続された入力と、第１および第２の出力とを有し、入来データパケットに含まれる経路確認フラグおよび行先情報に基づいて、入来データパケットを第１および第２の出力のいずれか一方に選択的に出力するための入力処理手段と、入力処理手段の第１の出力に接続された入力を有し、与えられるデータパケットに含まれる情報に従った処理をし、出力ポートを指定するための情報を含む出力データパケットを必要に応じて生成するためのデータパケット処理手段と、データパケット処理手段の出力と入力処理手段の第２の出力とにそれぞれ接続される２つの入力と、複数個の出力ポートにそれぞれ接続される複数個の出力とを有し、かつ出力先情報記憶手段に接続され、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合は前記出力先情報を参照し、前記経路確認フラグが経路確認テストを示していない場合には入来データパケットに含まれる前記行先情報を参照して、複数個の出力ポートのいずれか一つを選択してデータパケットを出力するための出力処理手段とを含む。
【００７１】
請求項３に記載のデータ駆動型プロセッサは、請求項２に記載のデータ駆動型プロセッサであって、第１の入力ポートおよび第２の入力ポートを含み、入力処理手段は、第１および第２の入力ポートにそれぞれ接続された二つの入力を有し、入来データパケットに含まれる経路確認フラグと行先情報とに基づいて、入来データパケットを第１および第２の出力のいずれか一方に選択的に出力するための手段を含む。
【００７２】
請求項４に記載のデータ駆動型プロセッサは、第１の入力ポートおよび所定の記憶装置の出力に接続される第２の入力ポートと、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、出力先情報とに基づいて、入来データパケットを前記出力ポートに選択的に出力するための選択的出力手段と、二つの第１の出力ポートおよび、所定の記憶装置の入力に接続される第２の出力ポートとを含む。選択的出力手段は、第１の入力ポートに接続された入力と、第１および第２の出力とを有し、入来データパケットに含まれる経路確認フラグと行先情報とに基づいて、入来データパケットを第１および第２の出力のいずれか一方に選択的に出力するための第１の入力処理手段と、第２の入力ポートに接続された入力と、第１および第２の出力とを有し、入来データパケットに含まれる経路確認フラグに基づいて、入来データパケットを第１および第２の出力のいずれか一方に選択的に出力するための第２の入力処理手段と、第１の入力処理手段の第１の出力と第２の入力処理手段の第１の出力とにそれぞれ接続された二つの入力と、第２の出力ポートに接続される第１の出力と、第２の出力とを有し、入来データパケットに含まれる情報に従った処理をし、行先情報を含む出力データパケットを必要に応じて生成して第１の出力又は第２の出力に選択的に出力するためのデータパケット処理手段と、第１の入力処理手段の第２の出力に接続される入力と、第２の出力ポートに接続される第１の出力と、第２の出力とを有し、かつ出力先情報記憶手段に接続され、入来データパケットの経路確認フラグの値と出力先情報とにしたがって、第１の出力または第２の出力に選択的にデータパケットを出力するための第１の出力処理手段と、データパケット処理手段の第２の出力を受けるように接続される第１の入力と、第１の出力手段の前記第２の出力および第２の入力処理手段の第２の出力に共通に接続される第２の入力と、二つの第１の出力ポートにそれぞれ接続される２つの出力とを有し、かつ出力先情報記憶手段に接続され、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合は出力先情報を参照し、経路確認フラグが経路確認テストを示していない場合には入来データパケットに含まれる行先情報を参照して、二つの第１の出力ポートのいずれかを選択してデータパケットを出力するための第２の出力処理手段とを含む。
【００７３】
請求項５に記載のデータ駆動型プロセッサは、請求項４に記載のデータ駆動型プロセッサであって、複数個の第１の入力ポートを含む。
【００７４】
請求項６に記載のデータ駆動型プロセッサは、請求項４に記載のデータ駆動型プロセッサであって、複数個の第１の出力ポートを含む。
【００７５】
請求項７に記載のデータ駆動型情報処理装置は、複数個のデータ駆動型プロセッサと、複数個のデータ駆動型プロセッサを相互に接続するための接続手段とを含む。複数個のデータ駆動型プロセッサの各々は、入力ポートおよび複数個の出力ポートと、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を格納するための出力先情報記憶手段と、出力の動作モードと、出力ポートとを指定する動作モード信号を受信するための動作モード受信端子と、入力ポートに接続された入力を有し、入来データパケットに含まれる経路確認フラグおよび行先情報と、動作モード信号と、出力先情報とに基づいて、入来データパケットに対して行なう出力処理を決定するための出力処理決定手段とを含み、出力処理決定手段は、動作モード信号により第１の動作モードが指定されたことに応答して、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合に出力先情報に基づいて決定される出力ポートに入来データパケットを出力する処理、入来データパケットに含まれる経路確認フラグが経路確認テストを示しておらず且つ入来データパケットに含まれる命令コードが出力先情報設定命令でない場合に行先情報に基づいて入来データパケットを複数個の出力ポートのいずれかに選択的に出力する処理、入来データパケットに含まれる出力先情報設定命令に基づいて出力先情報の設定を行なう処理、のいずれかを行なうための選択的処理手段と、動作モード信号により第２の動作モードが指定されたことに応答して、入来データパケットを動作モード信号により指定される出力ポートに強制的に出力するための強制的出力手段とを含み、接続手段は、複数個のデータ駆動型プロセッサの任意の１つから、他の任意の１つまでのデータ伝送経路が、間接的にせよ直接的にせよ、少なくとも一つ存在するように、それぞれ複数個のデータ駆動型プロセッサの入力ポートと、他のデータ駆動型プロセッサの出力ポートとを相互に接続するための複数のデータ伝送路を含む。
【００７６】
請求項８に記載のデータ駆動型プロセッサは、請求項７記載のデータ駆動型情報処理装置であって、複数個の記憶装置をさらに含む。接続手段は、複数個のデータ駆動型プロセッサと複数個の記憶装置とをそれぞれ接続するための複数のデータ伝送路をさらに含む。
【００７７】
請求項９に記載の方法は、請求項７に記載のデータ駆動型情報処理装置において、複数個のデータ駆動型プロセッサの経路接続を確認するための方法である。この方法は、複数個のデータ駆動型プロセッサの出力先情報記憶手段に、所望の伝送経路を与える出力先情報をそれぞれ設定する経路設定ステップと、所望の伝送経路における先頭のデータ駆動型プロセッサの入力ポートに、経路確認フラグとして経路確認テスト時を示す値を設定したデータパケットを与えるデータパケット投入ステップと、所望の伝送経路における最後のデータ駆動型プロセッサの出力ポートに、与えられたデータパケットに正しく対応するデータパケットが出力されたか否かを確認する確認ステップと、経路設定ステップとデータパケット投入ステップと確認ステップとを、所望の伝送経路を変化させて繰返して行なうステップとを含む。
【００７８】
請求項１０に記載の方法は、請求項８に記載のデータ駆動型情報処理装置において、複数個のデータ駆動型プロセッサと複数個の記憶装置との経路接続を確認するための方法である。この方法は、複数個のデータ駆動型プロセッサの出力先情報記憶手段に、複数個の記憶装置の少なくとも１つを経由する所望の伝送経路を与える出力先情報をそれぞれ設定する経路設定ステップと、所望の伝送経路における先頭のデータ駆動型プロセッサの入力ポートに、経路確認フラグとして経路確認テスト時を示す値を設定したデータパケットを与えるデータパケット投入ステップと、所望の伝送経路における最後のデータ駆動型プロセッサの出力ポートに、与えられたデータパケットに正しく対応するデータパケットが出力されたか否かを確認する確認ステップと、経路設定ステップとデータパケット投入ステップと確認ステップとを、所望の伝送経路を変化させて繰返して行なうステップとを含む。
【００７９】
【作用】
請求項１に記載のデータ駆動型プロセッサにおいては、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報が予め出力先情報記憶手段に格納され、動作モード信号により、動作モードが指定される。出力処理決定手段が、入来データパケットに含まれる経路確認フラグおよび行先情報と、動作モード信号と、出力先情報とに基づいて、入来データパケットを出力ポートに選択的に出力する。このとき、第１の動作モードが指定されると、選択的処理手段が、入来データパケットに含まれる経路確認フラグが経路確認テストを示している場合に出力先情報に基づいて決定される出力ポートに入来データパケットを出力する処理、入来データパケットに含まれる経路確認フラグが経路確認テストを示しておらず且つ入来データパケットに含まれる命令コードが出力先情報設定命令でない場合に行先情報に基づいて入来データパケットを複数個の出力ポートのいずれかに選択的に出力する処理、入来データパケットに含まれる出力先情報設定命令に基づいて出力先情報の設定を行なう処理、のいずれかを行ない、第２の動作モードが指定されると、強制的出力手段が入来データパケットを動作モード信号により指定される出力ポートに強制的に出力する。
【００８０】
請求項２に記載のデータ駆動型プロセッサにおいては、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報が予め出力先情報記憶手段に格納され、出力処理決定手段が、入来データパケットに含まれる経路確認フラグおよび行先情報と、動作モード信号と、出力先情報とに基づいて、入来データパケットを出力ポートに選択的に出力する。入力処理手段が、入来データパケットに含まれる経路確認フラグおよび行先情報に基づいて、入来データパケットを第１および第２の出力のいずれか一方に選択的に出力する。データパケット処理手段は、入力処理手段の第１の出力から与えられるデータパケットに含まれる情報に従った処理をし、出力ポートを指定するための行先情報を含む出力データパケットを必要に応じて生成する。そして出力処理手段は、入来データパケットの経路確認フラグの値に従って、出力先情報記憶手段に格納されている出力先情報と、入来データパケットに含まれる行先情報とのいずれか一方を選択的に参照して、複数個の出力ポートのいずれか一つを選択してデータパケットを出力する。
【００８１】
請求項３に記載のデータ駆動型プロセッサにおいては、請求項２に記載のデータ駆動型プロセッサの作用に加え、入力処理手段において、入来データパケットに含まれる経路確認フラグと行先情報とに基づいて、入来データパケットが第１および第２の出力のいずれか一方に選択的に出力される。
【００８２】
請求項４に記載のデータ駆動型プロセッサにおいては、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報が予め出力先情報記憶手段に格納され、出力処理決定手段が、入来データパケットに含まれる経路確認フラグおよび行先情報と、動作モード信号と、出力先情報とに基づいて、入来データパケットを出力ポートに選択的に出力する。第１の入力処理手段が、第１の入力ポートからの入来データパケットに含まれる経路確認フラグと行先情報とに基づいて、入来データパケットを第１の出力および所定の記憶装置への第２の出力のいずれか一方に選択的に出力する。第２の入力処理手段は、所定の記憶装置からの第２の入力ポートからの入来データパケットに含まれる経路確認フラグに基づいて、入来データパケットを第１および第２の出力のいずれか一方に選択的に出力する。データパケット処理手段は、第１の入力処理手段と第２の入力処理手段とから与えられるデータパケットに含まれる情報に従った処理をし、行先情報を含む出力データパケットを必要に応じて生成して第１の出力又は第２の出力に選択的に出力する。第１の出力処理手段は、第１の入力処理手段の第２の出力からのデータパケットの経路確認フラグの値と出力先情報とにしたがって、第１の出力または第２の出力に選択的にデータパケットを出力する。第２の出力処理手段は、データパケット処理手段の第２の出力または第１の出力手段の第２の出力および第１の入力処理手段の第２の出力のいずれかから与えられるデータパケットに含まれる経路確認フラグが経路確認テストを示している場合は出力先情報を参照し、経路確認フラグが経路確認テストを示していない場合には該データパケットに含まれる行先情報を参照して、二つの第１の出力ポートのいずれかを選択してデータパケットを出力する。
【００８３】
請求項５に記載のデータ駆動型プロセッサにおいては、複数個の他のデータ駆動型プロセッサまたは記憶装置からのデータパケットを処理できる。
【００８４】
請求項６に記載のデータ駆動型プロセッサにおいては、複数個の他のデータ駆動型プロセッサまたは記憶装置に選択的にデータパケットを与えることができる。
【００８５】
請求項７に記載のデータ駆動型情報処理装置においては、複数個のデータ駆動型プロセッサの各々の出力先情報記憶手段が、出力先情報を予め格納する。動作モード信号により、動作モードが指定される。そして複数個のデータ駆動型プロセッサの各々の出力処理決定手段が、入来データパケットに含まれる経路確認フラグおよび行先情報と、動作モード信号と、出力先情報とに基づいて、入来データパケットに対して行なう出力処理を決定する。接続手段により、複数個のデータ駆動型プロセッサの任意の１つから他の任意の１つまで、間接的にせよ直接的にせよ、データパケットが伝送される。
【００８６】
請求項８に記載のデータ駆動型プロセッサにおいては、請求項７記載のデータ駆動型情報処理装置の作用に加え、接続手段により、複数個のデータ駆動型プロセッサまたは記憶装置の任意の１つから他の任意の１つまで、間接的にせよ直接的にせよ、データパケットが伝送される。
【００８７】
請求項９に記載の方法においては、まず複数個のデータ駆動型プロセッサの出力先情報記憶手段に、所望の伝送経路を与える出力先情報がそれぞれ設定される。所望の伝送経路における先頭のデータ駆動型プロセッサの入力ポートに、経路確認フラグとして経路確認テスト時を示す値を設定したデータパケットが与えられる。所望の伝送経路における最後のデータ駆動型プロセッサの出力ポートに、与えられたデータパケットに正しく対応するデータパケットが出力されたか否かが確認される。そして、経路設定ステップとデータパケット投入ステップと確認ステップとが、所望の伝送経路を変化させて繰返して行なわれる。
【００８８】
請求項１０に記載の方法においては、複数個のデータ駆動型プロセッサの出力先情報記憶手段に、複数個の記憶装置の少なくとも１つを経由する所望の伝送経路を与える出力先情報がそれぞれ設定される。所望の伝送経路における先頭のデータ駆動型プロセッサの入力ポートに、経路確認フラグとして経路確認テスト時を示す値を設定したデータパケットが与えられる。そして、所望の伝送経路における最後のデータ駆動型プロセッサの出力ポートに、与えられたデータパケットに正しく対応するデータパケットが出力されたか否かが確認される。さらに経路設定ステップとデータパケット投入ステップと確認ステップとを、所望の伝送経路を変化させて繰返して行なう。
【００８９】
【実施例】
［第１の実施例］
図１に、本発明の第１の実施例に係る映像処理向きデータ駆動型プロセッサのブロック構成図を示す。図１を参照して、映像処理向きデータ駆動型プロセッサ１１０は、入力処理部１２０と、合流部１２２と、本体処理部１２４と、分岐部１２６と、出力処理部１２８と、ＰＥ♯レジスタ９０と、出力先情報記憶手段に相当するＨレジスタ１３０とを含む。ＰＥ♯レジスタ９０は、図２２に示される従来の映像処理向きデータ駆動型プロセッサ１０のＰＥ♯レジスタ９０と同一である。なお、本実施例の装置では、データ駆動型プロセッサ１１０は２つの入力と２つの出力とを有するが、これらの入出力の数は単に一例に過ぎない。たとえば１入力で複数出力でもよいし、入出力とも２以上の複数でもよい。また入力と出力との数が一致する必要もない。
【００９０】
図１に示される映像処理向きデータ駆動型プロセッサ１１０で取り扱うデータパケットのうち、画像メモリ部への入力に用いられるものは６７ビット長、他のデータ駆動型プロセッサとの間での入出力に用いられるものは５５ビット長である。もちろんこれは一例であり、データパケットのパケット長やフィールド構成がこれに限定されるわけではない。
【００９１】
入力処理部１２０は、２つの入力ポートＩＡおよびＩＢに接続された２つの５５ビット長のデータパケット入力と、２つの５５ビット長のデータパケット出力ＯＢ０およびＯＡ０とを有する。入力処理部１２０は、入力されるデータパケットに含まれる情報（詳細は後述する）を参照して、データパケットを合流部１２２または出力処理部１２８に選択的に与えるためのものである。また入力処理部１２０は、特別な命令を受けると、ＰＥ♯レジスタ９０の内容を設定する。
【００９２】
合流部１２２は、入力処理部１２０の一方のデータパケット出力ＯＢ０に接続された５５ビット長の入力と、分岐部１２６の出力に接続された５５ビット長の入力と、本体処理部１２４に接続された５５ビット長のデータパケット出力とを有する。合流部１２２は、図２２に示される従来のデータ駆動型プロセッサ１０の合流部８２と同様の機能を果たす。合流部８２と１２２とが異なるのは、処理するデータパケット長がそれぞれ５４ビットと５５ビットとであることのみである。
【００９３】
本体処理部１２４は、図示されない画像メモリ部に接続された６７ビット長の出力ポートＯＶと５５ビット長の入力ポートＩＶとに接続された出力および入力と、合流部１２２の出力に接続された５５ビット長の入力と、分岐部１２６の入力に接続された５５ビット長の出力とを有する。本体処理部１２４は、予めプログラムを格納しており、合流部１２２から与えられるデータパケットに含まれるデータに、そのデータパケットに含まれる命令コードにより定められる処理を行ない、結果のデータパケットを分岐部１２６に出力するためのものである。本体処理部１２４はまた、図示されない画像メモリ部に対するアクセスが必要な場合には、出力ポートＯＶを介して６７ビット長のデータパケットを画像メモリ部に与え、結果の５５ビット長のデータパケットを、入力ポートＩＶを介して画像メモリ部から受け取る。
【００９４】
分岐部１２６は、図２２に示される従来のデータ駆動型プロセッサ１０の分岐部８６と同様の動作を行なう。分岐部８６と分岐部１２６とが異なるのは、扱うデータパケットのパケット長（それぞれ５４ビット、５５ビット）のみである。
【００９５】
出力処理部１２８は、２つのデータパケット入力ＩＡ０およびＩＢ０に与えられるデータパケットを、２つのデータパケット出力ポートＯＡおよびＯＢのいずれか一方に、後述する方法に従って選択的に送出するためのものである。出力処理部１２８による出力ポートの選択は、通常処理時と経路接続の確認時とで互いに異なっている。
【００９６】
Ｈレジスタ１３０は、経路接続の確認時に、出力処理部１２８によって参照されるものであり、データパケットを２つの出力ポートＯＡまたはＯＢのどちらに出力すべきかを定める１ビットの情報を格納するためのものである。経路接続の確認時か否かは、入力されるデータパケットに含まれる経路接続フラグにより決められる。データパケットのフィールド構成については図４および５を参照して後述する。
【００９７】
出力処理部１２８には２ビットのＨＢＩＤ端子１３２が接続されている。ＨＢＩＤ端子１３２には、出力処理部１２８の動作モードを設定するための信号１３４が与えられる。出力処理部１２８の詳細な構成とその動作とについては図３を参照して後述する。
【００９８】
図２を参照して、入力処理部１２０は、Ｈレジスタ参照ビット識別部１４０と、命令識別部１４２と、出力ポート選択部１４４とを含む。
【００９９】
Ｈレジスタ参照ビット識別部１４０は、入力ポートＩＡおよびＩＢから入力されるデータパケットに含まれるＨレジスタ参照ビット（後述）の値を識別し、Ｈレジスタ参照ビット結果信号１４６を出力ポート選択部１４４に与えるとともに、データパケットを命令識別部１４２に与えるためのものである。
【０１００】
命令識別部１４２は、Ｈレジスタ参照ビット識別部１４０からのデータパケットを受け、データパケットに含まれる命令コードを識別し、識別結果信号１４８をデータパケットとともに出力ポート選択部１４４に与えるためのものである。
【０１０１】
出力ポート選択部１４４は、Ｈレジスタ参照ビット結果信号１４６と識別結果信号１４８とに応答して動作し、次の第１表に示されるような動作を行なうためのものである。
【０１０２】
【表１】
0003571367.tif 000002
【０１０３】
【表２】
0003571367.tif 000003
【０１０４】
第１表を参照して、Ｈレジスタ参照ビット結果信号１４６と識別結果信号１４８とがともに０であれば、出力ポート選択部１４４は、命令識別部１４２から与えられるデータパケットのＰＥ♯（後述）とＰＥ♯レジスタ９０の値とを比較する。出力ポート選択部１４４は、両者が一致した場合にはデータパケットを出力ＯＢ０に、両者が一致しない場合には出力ＯＡ０にそれぞれ出力する。
【０１０５】
Ｈレジスタ参照ビット結果信号１４６が０、識別結果信号１４８が１である場合には、出力ポート選択部１４４は、与えられるデータパケットに含まれる第１のデータフィールドの値をＰＥ♯レジスタ９０に書込み、パケットを消去する。
【０１０６】
Ｈレジスタ参照ビット結果信号１４６が１、識別結果信号１４８が０の場合には、出力ポート選択部１４４はデータパケットを出力ＯＡ０を介して送出する。後述するようにこれは経路接続のテストを行なうときの動作モードである。
【０１０７】
図３を参照して、出力処理部１２８は、入力ポート判別部１６０と、命令識別部１６２と、出力ポート選択部１６４とを含む。
【０１０８】
入力ポート判別部１６０は、２つのデータパケット入力ＩＡ０およびＩＢ０と、命令識別部１６２の入力に接続されたデータパケット出力と、出力ポート選択部１６４に接続された入力ポート識別信号１６６の出力端子とを有する。データパケット入力ＩＡ０は図１に示される入力処理部１２０のデータパケット出力ＯＡ０に接続されている。データパケット入力ＩＢ０は、図１に示される分岐部１２６のデータパケット出力に接続されている。入力ポート判別部１６０は、データパケットが入力ＩＡ０およびＩＢ０のいずれの入力ポートから与えられたかを示す入力ポート識別信号１６６を発生して出力ポート選択部１６４に与えるとともに、データパケットを命令識別部１６２に与えるためのものである。
【０１０９】
命令識別部１６２は、入力ポート判別部１６０のデータパケット出力に接続されたデータパケット入力と、出力ポート選択部１６４のデータパケット入力に接続されたデータパケット出力と、出力ポート選択部１６４に与えられる識別結果信号１６８を出力するための端子とを有する。命令識別部１６２は、与えられたデータパケットに含まれる命令コード（後述）が、Ｈレジスタ１３０へのデータの設定命令であれば識別結果信号１６８の値を「１」とする。また命令識別部１６２は、データパケットのＨレジスタ参照ビットの値が「１」であれば、識別結果信号１６８の値を「１」にする。その他の場合には命令識別部１６２は、識別結果信号１６８の値を「０」とする。
【０１１０】
出力ポート選択部１６４は、命令識別部１６２のデータパケット出力に接続されたデータパケット入力と、２つの出力ポートＯＡおよびＯＢに接続された２つのデータパケット出力と、ＨＢＩＤ端子１３２に接続された端子と、入力ポート判別部１６０からの入力ポート識別信号１６６が与えられる端子と、命令識別部１６２からの識別結果信号１６８が与えられる端子とを有している。出力ポート選択部１６４はまた、Ｈレジスタ１３０の内容を参照または更新することができる。
【０１１１】
出力ポート選択部１６４は、前掲の第２表および第３表に従った動作を行なうためのものである。
【０１１２】
第２表を参照して、ＨＢＩＤ端子１３２から与えられる信号１３４の値により、この出力処理部１２８の動作は２つの動作モードに大別される。その第１は信号１３４の値が「００」である場合であり、第２の場合は「１０」または「１１」である場合である。信号１３４の値が「０１」に対応する動作モードは設けられていない。第１の動作モードは、ソフトウェア的にデータパケットの出力先を設定するモードである。この場合の出力ポートの選択は、さらに第３表に示されるように４つに細分化される。第２の動作モードにおいては、２つの出力ポートＯＡまたはＯＢのいずれにデータパケットを出力するかが、この信号１３４によりハードウェア的に設定される。この場合には、データパケットの内容に関係なく第２表の第３行および第４行に従った出力ポートの選択が行なわれる。
【０１１３】
このようなハードウェア的な出力ポートの設計モードが設けられているのは次のような理由による。通常であれば、Ｈレジスタ１３０の内容は、第３表の第４行の条件を満足するデータパケットをデータ駆動型プロセッサ１１０に与えることにより設定できる。しかし、このようなＨレジスタ１３０の設定自体が完全にできない場合も考えられる。そのような場合には、図３に示されるＨＢＩＤ端子１３２を介して、第２表の第３行または第４行に示される値の信号を出力ポート選択部１６４に与え、出力ポートの選択を設定することができる。
【０１１４】
第３表を参照して、ソフトウェア的な動作モードにおける出力ポート選択部１６４の動作は、入力ポート識別信号１６６と識別結果信号１６８との組合せによりさらに３通りに大別される。その第１は識別結果信号１６８が０の場合である。この場合には入力ポート識別信号１６６の値に関わりなく、予め設定された分岐条件に従って出力ポートを選択してデータパケットを出力する（第３表の第１行および第３行）。その第２は入力ポート識別信号１６６が０、識別結果信号１６８が１の場合である。この場合には、Ｈレジスタ１３０の内容を参照して出力ポートを選択する（第３表第２行）。その第３は入力ポート識別信号１６６および識別結果信号１６８がともに１の場合である。この場合には、データパケットの第１のデータフィールドの内容をＨレジスタ１３０に書込み、パケットを消去する。したがってこのような条件を満足するように、Ｈレジスタ１３０の内容の設定命令を含むデータパケットを、データパケット入力ＩＡ０またはＩＢ０のうちの適当な方に与えることにより、Ｈレジスタ１３０の内容を設定することができる。
【０１１５】
図４に、図１に示される本体処理部１２４から図示されない画像メモリ部に与えられる６３ビットのデータパケットのフィールド構成の例を示す。このデータパケットは、合流部１２２から本体処理部１２４に与えられるデータパケットのフィールド構成とも一致している。
【０１１６】
図４を参照して、このデータパケット１８０は、１ビットのＨレジスタ参照ビット１８２と、８ビットの命令コード４２と、２４ビットの世代番号４４と、１２ビットの第１のデータ４６と、同じく１２ビットの第２のデータ４８と、１０ビットのプロセッサ番号５０とを含む。命令コード４２と、世代番号４４と、データ４６および４８と、プロセッサ番号５０とは、図１８に示した従来のデータ駆動型プロセッサで使用されたデータパケット４０の対応するフィールドと同じ意味をもつ。Ｈレジスタ参照ビット１８２には、経路接続の確認時には「１」が、通常動作時には「０」がそれぞれ設定される。このＨレジスタ参照ビット１８２が「１」であれば経路接続の確認時であることを示す。
【０１１７】
図５は、図示されない画像メモリ部から本体処理部１２４に与えられるデータパケットのフィールド構成を示す。このフィールド構成は、このデータ駆動型プロセッサ１１０と他のデータ駆動型プロセッサとの間で、データ伝送路１１２、１１４、１１６および１１８を介して伝送されるデータパケットのフィールド構成と一致している。
【０１１８】
図５を参照して、データパケット１９０は、１ビットのＨレジスタ参照ビット１９２と、８ビットの命令コード６２と、２４ビットの世代番号６４と、１２ビットの第１のデータ６６と、１０ビットのプロセッサ番号６８とを含む。命令コード６２と、世代番号６４と、第１のデータ６６と、プロセッサ番号６８とは、図１９に示した、従来のデータ駆動型プロセッサで用いられるデータパケット６０の対応フィールドと同じ意味をもつ。Ｈレジスタ参照ビット１９２には、経路接続の確認時には「１」が、それ以外のときには「０」が設定される。
【０１１９】
図１〜図５を参照して、この第１の実施例のデータ駆動型プロセッサは次のように動作する。以下の動作説明は、（１）ＰＥ♯レジスタ設定（２）通常処理（３）Ｈレジスタ設定（４）経路接続の確認処理、の順に説明する。
【０１２０】
（１）  ＰＥ♯レジスタの設定
ＰＥ♯レジスタは次のようにして設定される。図５を参照して、設定のためのデータパケットにおいて、命令コード６２には、ＰＥ♯レジスタ設定命令を格納する。第１のデータ６６には、目的とするデータ駆動型プロセッサのＰＥ♯レジスタ９０に設定すべきＰＥ♯と、前述のマスク値とマッチ値とを格納する。プロセッサＰＥ♯０〜ＰＥ♯３のＰＥ♯は、マスタリセット後デフォルト値の０となる。各プロセッサはいずれも、マスタリセット後初めて入力されるデータパケットを、自分向けのデータパケットとして取り扱い、そのデータパケットに含まれるＰＥ♯と、マスク値と、マッチ値とを対応するＰＥ♯レジスタ、マスクデータレジスタ、マッチデータレジスタに取り込む。ただし、マスタリセット後初めて入力されるデータパケットの命令は前述のＰＥ♯レジスタ設定命令である。
【０１２１】
この初期設定方法により、ホストの近くに接続されているプロセッサ（この例ではプロセッサＰＥ♯０またはＰＥ♯１）から順に、接続されている各プロセッサのＰＥ♯とマスク値とマッチ値とを順次設定できる。
【０１２２】
（２）  通常処理
通常処理の場合、図１および図３に示されるＨＢＩＤ端子１３２からの信号１３４は「００」に設定される。
【０１２３】
図５を参照して、データパケット１９０のＨレジスタ参照ビット１９２には「０」が格納される。命令コード６２には、行なおうとする処理に従う命令コードが格納される。世代番号６４には、前述のようにデータ駆動型プロセッサ１１０に入力される時系列に従った順番で世代番号が格納される。第１のデータ６６には、演算対象のデータが格納される。プロセッサ番号６８には、目的とするプロセッサのプロセッサ番号が格納される。
【０１２４】
図２を参照して、入力ポートＩＡまたはＩＢからデータパケットが入力されると、Ｈレジスタ参照ビット識別部１４０は、図５に示されるＨレジスタ参照ビット１９２の内容を調べる。通常処理の場合にはＨレジスタ参照ビット１９２は前述のように「０」である。したがってＨレジスタ参照ビット結果信号１４６は「０」である。命令識別部１４２は、識別結果信号１４８の値を「０」とする。
【０１２５】
出力ポート選択部１４４は、与えられるデータパケットのプロセッサ番号６８（図５参照）の値とＰＥ♯レジスタ９０の値とを比較し、一致すればデータパケット出力ＯＢ０に、一致しなければデータパケット出力ＯＡ０にそれぞれデータパケットを出力する。これは第１表の第１行に従った処理である。
【０１２６】
データパケットのプロセッサ番号６８とＰＥ♯レジスタ９０との値が一致した場合、合流部１２２にデータパケットが与えられる。合流部１２２は、入力処理部１２０からのデータパケットと分岐部１２６からのデータパケットとの合流処理を行ない、さらに対データの検出を行なって、演算が実行可能なデータパケットを本体処理部１２４に与える。
【０１２７】
本体処理部１２４は、与えられるデータパケットのデータに対し、命令コードによって定まる処理を行ない、結果のデータパケットを分岐部１２６に与える。本体処理部１２４は、画像メモリ部（図示せず）へのアクセスが必要な場合には、出力ポートＯＶを介して画像メモリ部にデータパケットを与え、画像メモリのアクセス結果のデータパケットを入力ポートＩＶを通して受け取る。
【０１２８】
分岐部１２６は、与えられるデータパケットのプロセッサ番号６８（図５参照）とＰＥ♯レジスタ９０の内容とを比較する。分岐部１２６は、両者が一致すればデータパケットを合流部１２２に送出する。両者が一致しなければ分岐部１２６は、出力処理部１２８にデータパケットを送出する。
【０１２９】
図３を参照して、出力処理部１２８の入力ポート判別部１６０は、データパケットが入力ＩＡ０およびＩＢ０のいずれのポートから与えられたかを判別し、入力ＩＡ０からである場合には入力ポート識別信号１６６を「０」に、入力ＩＢ０からのものである場合には入力ポート識別信号１６６を「１」にそれぞれ設定する。現在述べているのは通常処理の場合である。データパケットのＨレジスタ参照ビット値は「０」である。したがって、入力ＩＡ０を介して入力ポート判別部１６０に与えられたデータパケットは、図１に示す入力処理部１２０において、自プロセッサに対する入力パケットではないと判別されたパケットである。また入力ＩＢ０を介して入力ポート判別部１６０に与えられるデータパケットは、図１に示す入力処理部１２０で、自プロセッサに対する入力パケットであると判別されたパケットである。
【０１３０】
命令識別部１６２は、データパケットの命令コード６２（図５参照）がＨレジスタ設定命令ではなく、かつＨレジスタ参照ビット１９２が「０」であるので、識別結果信号１６８を「０」とする。
【０１３１】
出力ポート選択部１６４は、この通常処理の場合には第３表の第１行または第３行に示されるように動作する。すなわち出力ポート選択部１６４は、図２１に示す出力処理部８８と同様に、予め記憶したマスク値とマッチ値とを用い、従来の技術と同様に、予め設定された分岐条件に従ってパケットを出力する。すなわち、出力ポート選択部１６４はまず、入力されたデータパケットのプロセッサ番号６８（図５）と、記憶されているマスク値との間で論理積を行なう。出力ポート選択部１６４は、論理積の結果を、予め記憶していたマッチ値と比較する。出力ポート選択部１６４は、両者が一致している場合にはパケットを出力ポートＯＡに、両者が一致していない場合には出力ポートＯＢにそれぞれ出力する。
【０１３２】
（３）  Ｈレジスタの設定
Ｈレジスタ１３０（図１および図３）は次のようにして設定される。図５を参照して、Ｈレジスタ参照ビット１９２には「０」が設定される。命令コード６２にはＨレジスタ設定命令が設定される。第１のデータ６６には、Ｈレジスタ１３０に設定すべき値（「０」または「１」）が設定される。プロセッサ番号６８は、対象のプロセッサの番号に設定される。
【０１３３】
図２を参照して、このデータパケットが入力ポートＩＡまたはＩＢのいずれから入力された場合であっても、Ｈレジスタ参照結果信号１４６は「０」となる。また識別結果信号１４８も「０」となる。したがって第１表の第１行に従い、データパケットのプロセッサ番号６８がＰＥ♯レジスタ９０の内容と一致した場合にはパケットは出力ＯＢ０を介して合流部１２２に与えられる。両者が一致しない場合にはデータパケットは出力処理部１２８に直接与えられる。
【０１３４】
このデータパケットは合流部１２２、本体処理部１２４、分岐部１２６により出力処理部１２８に与えられる。
【０１３５】
図３を参照して、このデータパケットは入力ＩＢ０を介して入力ポート判別部１６０に与えられる。したがって入力ポート識別信号１６６は「１」となる。命令コードはＨレジスタ設定命令であるので、識別結果信号１６８も「１」となる。出力ポート選択部１６４は、第３表の第４行に従い、データパケットのデータの値をＨレジスタ１３０に書込み、パケットを消去する。この動作により、Ｈレジスタ１３０に「０」または「１」のいずれかの値が書込まれる。
【０１３６】
なお、経路接続の確認時、すなわちデータパケットのＨレジスタ参照ビットの値が「１」である場合には、次のように出力ポートの選択が行なわれる。Ｈレジスタ１３０の格納内容が「０」であればデータパケットは出力ポートＯＡに、「１」であればデータパケットは出力ポートＯＢにそれぞれ出力されるものとする。
【０１３７】
（４）  経路接続の確認
経路接続の確認は次のようにして行なわれる。図６を参照して、まずすべての経路を確認済みかどうか判断する。すべての経路が確認済みであれば経路接続の確認処理は終了する。まだ確認されていない経路が存在する場合、ステップＳ２０の処理を行なう。
【０１３８】
ステップＳ２０では、各データ駆動型プロセッサのＨレジスタを、次に確認すべき経路が得られるように設定する。
【０１３９】
さらにステップＳ３０で、Ｈレジスタ参照ビットに「１」を設定したデータパケットを、接続経路の先頭のデータ駆動型プロセッサに与える処理が行なわれる。この先頭のプロセッサとは、たとえば図２１に示される接続の場合には、プロセッサＰＥ♯０の入力ポートＩＡまたはプロセッサＰＥ♯１の入力ポートＩＢである。
【０１４０】
続いてステップＳ４０で、接続経路の最後のデータ駆動型プロセッサの出力ポートに正しいデータパケットが得られたかどうかについて判断が行なわれる。図２１に示される例では、プロセッサＰＥ♯２の出力ポートＯＡまたはプロセッサＰＥ♯３の出力ポートＯＢから得られるデータパケットについてこの判断が行なわれる。どのプロセッサにデータパケットを与えるか、どのプロセッサからデータパケットが得られるかは、テストしようとする経路によって定まる。
【０１４１】
たとえば図２１に示される例では、図７（ａ）〜（ｄ）に示される４つの経路を確認することが考えられる。図７（ａ）〜（ｄ）の４通りの経路を確認することで、図２１に示されるネットワークの各接続経路の確認が行なわれる。
【０１４２】
また図７を参照して容易にわかるように、どの接続経路をテストするかに従って、どのプロセッサにデータパケットを与え、どのプロセッサからデータパケットが得られるかが決まる。
【０１４３】
図７（ａ）に示す接続経路を確認する場合には、プロセッサＰＥ♯０のＨレジスタには「１」が、プロセッサＰＥ♯２のＨレジスタには「０」がそれぞれ格納される。
【０１４４】
図７（ｂ）に示される経路接続の確認時には、プロセッサＰＥ♯１のＨレジスタには「１」が、プロセッサＰＥ♯３のＨレジスタには「１」がそれぞれ格納される。
【０１４５】
図７（ｃ）に示される経路接続の確認を行なう場合には、各プロセッサＰＥ♯０、ＰＥ♯１、ＰＥ♯２、ＰＥ♯３のＨレジスタには、すべて「０」が格納される。
【０１４６】
図７（ｄ）に示される経路接続の確認時には、プロセッサＰＥ♯０、ＰＥ♯１、ＰＥ♯２、ＰＥ♯３の各Ｈレジスタには、それぞれ「０」「０」「１」「１」が格納される。
【０１４７】
経路の接続が完了した後、プロセッサに投入される接続確認のためのデータパケットは次のようになっている。図５を参照して、Ｈレジスタ参照ビット１９２は「１」に設定される。命令コード６２、世代番号６４、データ６６、プロセッサ番号６８はそれぞれ任意のビットパターンに設定される。
【０１４８】
たとえば図７（ａ）に示される経路接続のテストを行なう場合、データパケットはプロセッサＰＥ♯０の入力ポートＩＡに与えられる。
【０１４９】
図２を参照して、Ｈレジスタ参照ビット識別部１４０は、Ｈレジスタ参照ビット結果信号１４６を「１」とする。
【０１５０】
出力ポート選択部１４４は、前述の第１表の第３行に従い、データパケットを無条件で出力ＯＡ０に出力する。したがって図１を参照して、データパケットは出力処理部１２８の第１のデータパケット入力ＩＡ０に直接与えられる。
【０１５１】
図３を参照して、データパケットが入力ＩＡ０を介して入力ポート判別部１６０に与えられるので、入力ポート判別信号１６６は「０」となる。データパケットのＨレジスタ参照ビットが「１」であるので、命令識別部１６２から出力される識別結果信号１６８は「１」となる。
【０１５２】
第３表第２行に従い、出力ポート選択部１６４は、Ｈレジスタ１３０の内容を参照する。出力ポート選択部１６４は、Ｈレジスタ１３０に「０」が格納されている場合出力ポートＯＡを選択する。
【０１５３】
すなわち、データパケットのＨレジスタ参照ビットが「１」に設定されたデータパケットが与えられた場合、データ駆動型プロセッサは、Ｈレジスタ１３０の格納内容に従って出力ポートを選択する。したがって、データパケットのその他の部分のビットパターンとは無関係にデータパケットの経路を設定し、その経路を伝送させることができる。この場合、Ｈレジスタ参照ビットを除き、データパケットの内容が参照されたり更新されたりすることはない。出力されるデータパケットの内容が、アキュムレータの内容によって異なってくることもない。したがってこのデータ駆動型プロセッサを用いたデータ駆動型情報処理装置では、従来困難であったり、あるいは不可能でさえあったプロセッサ間経路の接続の確認を容易に行なうことができる。
【０１５４】
［第２の実施例］
以下に述べる第２の実施例は、図８に示されるように、従来と同一のプロセッサ１０（図２２参照）の前後に入力前処理部２００および出力後処理部２０２をそれぞれ設け、さらに第１の実施例と同様にＨレジスタ２０４を設けることにより第１の実施例と同様の効果を得るようにしたものである。
【０１５５】
図８を参照して、入力前処理部２００に入力ポートＩＡ１およびＩＢ１を介して与えられるデータパケットは５５ビット長である。また出力後処理部２０２の２つの出力ポートＯＡ１およびＯＢ１から出力されるデータパケットのパケット長も５５ビットである。なお、これらのデータパケットおよび後述するデータパケットのパケット長およびフィールド構成は単なる例であり、他のパケット長またはフィールド構成が採用されてもよい。
【０１５６】
図８に示されるように、入力前処理部は３つの出力を有する。そのうちの２つの出力はそれぞれ、プロセッサ１０の２つの入力ポートＩＡおよびＩＢに接続されている。この伝送路はそれぞれ５４ビット長である。
【０１５７】
出力後処理部２０２は３つの入力を有する。そのうちの２つは、プロセッサ１０の２つの出力ポートＯＡおよびＯＢに接続されている。出力後処理部２０２の残りの１つの入力は、入力前処理部２００の残りの１つの出力に接続されている。
【０１５８】
プロセッサ１０が図示されない画像メモリとの間でそれぞれ５４ビット、６６ビットのデータパケットを入力ポートＩＶ、出力ポートＯＶを介して入出力することも図２２の場合と同様である。
【０１５９】
出力後処理部２０２は、Ｈレジスタ２０４の内容を参照し、更新することができる。また出力後処理部２０２は、ＨＢＩＤ端子２０８に接続されている。ＨＢＩＤ端子２０８は、図１および３に示されるＨＢＩＤ端子１３２と全く同様に、２ビットの信号２０６を出力後処理部２０２に与えるためのものである。この信号２０６の意味は、第２表に示されたものと同一である。なお、この第２の実施例において用いられるデータパケットのうち、５５ビット長のものは図５に示されるものと同じフィールド構成であり、６６ビット長のものは図１９に示されるデータパケット４０と同じフィールド構成であり、５４ビットのものは図２０に示されるデータパケット６０と同一のフィールド構成である。
【０１６０】
図９を参照して、入力前処理部２００は、入力ポート判別部２１０と、Ｈレジスタ参照ビット識別部２１２と、最上位ビット除去部２１４と、出力ポート選択部２１６とを含む。
【０１６１】
入力ポート判別部２１０は、入力ポートＩＡ１およびＩＢ１にそれぞれ接続された２つの入力と、Ｈレジスタ参照ビット識別部２１２の入力に接続された出力と、入力ポート判別信号２１８の出力端子とを有する。入力ポート判別信号２１８は出力ポート選択部２１６に与えられる。入力ポート判別部２１０は、データパケットが入力ポートＩＡ１またはＩＢ１のいずれを介して与えられたかを判別し、その結果に従って入力ポート判別信号２１８の値を変える。入力ポート判別部２１０はまた、データパケットをそのままＨレジスタ参照ビット識別部２１２に与えるためのものでもある。
【０１６２】
Ｈレジスタ参照ビット識別部２１２は、入力ポート判別部の出力に接続された５５ビット長の入力と、最上位ビット除去部２１４の入力に接続された５４ビット長の出力と、５５ビット長のテストデータパケット伝送路２２０に接続された出力とを有する。Ｈレジスタ参照ビット識別部２１２は、与えられるデータパケットのＨレジスタ参照ビットの値が「１」であるか「０」であるかに従って、データパケットをテストデータパケット伝送路２２０または最上位ビット除去部２１４への伝送路に選択的に出力するためのものである。
【０１６３】
最上位ビット除去部２１４は、Ｈレジスタ参照ビット識別部２１２の出力に接続された５５ビット長の入力と、出力ポート選択部２１６に接続された５４ビット長の出力とを有する。最上位ビット除去部２１４は、与えられるデータパケットの最上位ビット、すなわちＨレジスタ参照ビットを除去したデータパケットを生成して出力ポート選択部２１６に与えるためのものである。
【０１６４】
出力ポート選択部２１６は、最上位ビット除去部２１０の出力に接続された５４ビット長の入力と、それぞれ図８に示されるプロセッサ１０の２つの入力ポートＩＡおよびＩＢに接続されたそれぞれ５４ビット長の２つのデータ出力と、入力ポート判別信号２１８の入力端子とを有する。出力ポート選択部２１６は、入力ポート判別信号２１８に従い、入力ポートＩＡ１を介して入力されたデータパケットはプロセッサ１０の入力ポートＩＡに、入力ポートＩＢ１を介して与えられたデータパケットは入力ポートＩＢにそれぞれ与えるように出力ポートを選択する。
【０１６５】
図８を参照して、プロセッサ１０は、図２１に示されるプロセッサ１０と全く同じものである。処理するデータパケット長も全く同一である。プロセッサ１０は、出力後のデータパケットを出力後処理部２０２の２つの入力ポートに、出力ポートＯＡまたはＯＢを介して出力する。この出力ポートの選択は、従来と同様にして行なわれる。
【０１６６】
図１０を参照して、出力後処理部２０２は、入力ポート判別部２３０と、最上位ビット追加部２３２と、Ｈレジスタ参照ビット識別部２３４と、命令識別部２３６と、出力ポート選択部２３８とを含む。
【０１６７】
入力ポート判別部２３０は、図８に示されるプロセッサ１０の２つの出力ポートＯＡおよびＯＢに接続された２つの５４ビット長の入力ポートと、最上位ビット追加部２３２の入力に接続された５４ビット長の出力と、出力ポート選択部２３８に接続された、入力ポート判別信号２４０の出力端子とを有する。入力ポート判別部２３０は、データパケットが出力ポートＯＡまたはＯＢのいずれから与えられたかを示す入力ポート判別信号２４０を出力ポート選択部２３８に与えるためのものである。
【０１６８】
最上位ビット追加部２３２は、入力ポート判別部の出力に接続された５４ビット長の入力と、Ｈレジスタ参照ビット識別部２３４の２つの入力のうちの１つに接続された５５ビット長の出力とを有する。最上位ビット追加部２３２は、入力ポート判別部２３０から与えられたデータパケットの先頭に最上位ビットとして「０」を追加してＨレジスタ参照ビット識別部２３４に与えるためのものである。
【０１６９】
Ｈレジスタ参照ビット識別部２３４は、最上位ビット追加部２３２の出力に接続された５５ビット長の入力と、図９に示されるＨレジスタ参照ビット識別部２１２の５５ビット長の出力に接続された５５ビット長の入力と、命令識別部２３６の入力に接続された５５ビット長の出力と、出力ポート選択部２３８へのＨレジスタ参照ビット結果信号２４２の出力端子とを有する。Ｈレジスタ参照ビット識別部２３４は、入力されたデータパケットのＨレジスタ参照ビットの値に従い、「１」または「０」のＨレジスタ参照ビット結果信号２４２を出力ポート選択部２３８に与えるためのものである。Ｈレジスタ参照ビット識別部２３４はまた、最上位ビット追加部２３２または図９に示されるＨレジスタ参照ビット識別部２１２から与えられたデータパケットを命令識別部２３６に与えるためのものである。
【０１７０】
命令識別部２３６は、Ｈレジスタ参照ビット識別部２３４の出力に接続された５５ビット長の入力と、出力ポート選択部２３８に接続された５５ビット長の出力と、出力ポート選択部２３８に与えられる識別結果信号２４６の出力端子とを有する。命令識別部２３６は、与えられたデータパケットを出力ポート選択部２３８に与えるとともに、データパケットの命令コードが、Ｈレジスタ２０４の設定命令かどうかを識別し、識別結果を識別結果信号２４６として出力ポート選択部２３８に与えるためのものである。この場合、命令コードがＨレジスタの設定命令であれば識別結果信号２４６は「１」に、それ以外の場合には識別結果信号２４６は「０」にそれぞれ設定される。
【０１７１】
出力ポート選択部２３８は、命令識別部２３６に接続された５５ビット長の入力と、ＨＢＩＤ端子２０８から信号２０６を受け取るための端子と、入力ポート判別信号２４０、Ｈレジスタ参照ビット結果信号２４２、識別結果信号２４６を受けるための３つの端子と、出力ポートＯＡ１およびＯＢ１に接続された２つの出力とを有する。出力ポート選択部２３８はまた、Ｈレジスタ２０４の内容を参照し、または更新することが可能である。出力ポート選択部２３８は、入力ポート判別信号２４０と、Ｈレジスタ参照ビット結果信号２４２と、識別結果信号２４６と、ＨＢＩＤ端子２０８からの信号２０６と、Ｈレジスタ２０４の内容とを参照して、必要であれば２つの出力ポートのうちのいずれか１つを選択してデータパケットを出力するためのものである。
【０１７２】
これら各信号の値と、出力ポート選択部２３８が選択する出力ポートとの関係を、次の第４表および第５表に示す。
【０１７３】
【表３】
0003571367.tif 000004
【０１７４】
図８〜図１０に示すこの第２の実施例のデータ駆動型プロセッサは次のように動作する。以下の説明は、（１）ＰＥ♯レジスタの設定（２）通常処理（３）Ｈレジスタの設定（４）経路接続の確認、に分けて順に説明する。なお、図１０に示すＨＢＩＤ端子２０８から与えられる信号２０６は、第４表に示される４つの値のうち、「００」であるものとする。
【０１７５】
（１）  ＰＥ♯レジスタの設定
ＰＥ♯レジスタの設定の場合、データパケットのＨレジスタ参照ビットは「０」に設定される。
【０１７６】
データパケットは入力前処理部２００の入力ポート判別部２１０に、入力ポートＩＡ１またはＩＢ１を介して与えられる。入力ポート判別信号２１８は、いずれの入力ポートを介してデータパケットが入力されたかに従って「０」または「１」となる。データパケットはＨレジスタ参照ビット識別部２１２に与えられる。
【０１７７】
Ｈレジスタ参照ビット識別部２１２は、与えられたデータパケットのＨレジスタ参照ビットが「０」であるため、データパケットを最上位ビット除去部２１４に与える。最上位ビット除去部２１４は、最上位の１ビットを除去した５４ビットのデータパケットを生成し、出力ポート選択部２１６に与える。出力ポート選択部２１６は、入力ポート判別信号２１８の値に従い、データパケットを図８に示されるプロセッサ１０の入力ポートＩＡまたはＩＢに与える。
【０１７８】
プロセッサ１０の中では、従来と同様の処理によりＰＥ♯レジスタの値の設定が行なわれ、このデータパケットは消去される。
【０１７９】
（２）  通常処理
図５を参照して、データパケット１９０のＨレジスタ参照ビット１９２は「０」に設定される。命令コード６２には、処理に応じた命令コードが設定される。世代番号６４には、プロセッサ１０への投入順に従った世代番号が付与されている。第１のデータ６６には、演算に用いられるデータが格納される。プロセッサ番号６８には、対象となるプロセッサの番号が格納される。
【０１８０】
このデータパケットが図９に示される入力前処理部２００にたとえば入力ポートＩＡ１を介して与えられたものとする。入力ポート判別部２１０は、入力ポート判別信号２１８を「０」として出力ポート選択部２１６に与える。Ｈレジスタ参照ビット識別部２１２は、Ｈレジスタ参照ビットが「０」であるため、データパケットを最上位ビット除去部２１４に与える。最上位ビット除去部２１４は、データパケットの最上位の１ビットを除去した５４ビットのデータパケットを生成し、出力ポート選択部２１６に与える。出力ポート選択部２１６は、入力ポート判別信号２１８が「０」であるため、データパケットを図８に示すプロセッサ１０の入力ポートＩＡに与える。
【０１８１】
プロセッサ１０は、図２２に示されるプロセッサ１０と全く同じ操作をこのデータパケットに対して行ない、その出力ポートＯＡまたはＯＢに出力する。
【０１８２】
図１０を参照して、入力ポート判別部２３０は、データパケットが出力ポートＯＡまたはＯＢのいずれから与えられたものかを判別し、入力ポート判別信号２４０を「０」または「１」とする。最上位ビット追加部２３２は、データパケットの最上位ビットに「０」を設定する。Ｈレジスタ参照ビット識別部２３４は、Ｈレジスタ参照ビット結果信号を「０」として出力ポート選択部２３８に与える。命令識別部２３６は、識別結果信号２４６を「０」として出力ポート選択部２３８に与える。出力ポート選択部２３８は、第５表の第１行または第２行に従い、データパケットが出力ポートＯＡから与えられたものであればこのデータパケットを出力ＯＡ１から、出力ポートＯＢから与えられたものであれば出力ＯＢ１からそれぞれ送出する。
【０１８３】
このようにして図８に示されるこの第２の実施例のデータ駆動型プロセッサでは、通常処理が従来のものと同様にして行なわれる。
【０１８４】
（３）  Ｈレジスタの設定処理
図５を参照して、Ｈレジスタ参照ビット１９２には「０」が設定される。命令コード６２にはＨレジスタの内容の設定命令に対応するビットパターンが設定される。第１のデータ６６には、Ｈレジスタ２０４に設定すべき値すなわち「０」または「１」が設定される。プロセッサ番号６８には、対象となるプロセッサの番号が設定される。
【０１８５】
図９を参照して、入力前処理部に与えられたデータパケットは、通常処理のデータパケットと同様に、出力ポート選択部２１６のいずれか一方の５４ビットの出力からプロセッサ１０に与えられる。プロセッサ１０は、このデータパケットをそのまま出力後処理部２０２に与える。
【０１８６】
図１０を参照して、データパケットは、最上位ビット追加部２３２によりその最上部に「０」が追加され、Ｈレジスタ参照ビット識別部２３４に与えられる。Ｈレジスタ参照ビット結果信号２４２は「０」となる。命令識別部２３６は、識別結果信号２４６の値を「１」とする。出力ポート選択部２３８は、第５表の第３行に従い、与えられたデータパケットのデータの内容をＨレジスタ２０４に書込み、データパケットを消去する。この場合、入力ポート判別信号２４０の値は無視される。
【０１８７】
（４）  経路接続の確認
経路接続の確認は次のようにして行なわれる。図５を参照して、Ｈレジスタ参照ビット１９２には「１」が設定される。命令コード６２、世代番号６４、データ６６、プロセッサ番号６８には任意のビットパターンが設定される。このデータパケットは、図８に示される入力ポートＩＡ１またはＩＢ１のいずれか一方（テストする経路により定まる）から入力前処理部２００に与えられる。
【０１８８】
図９を参照して、入力ポート判別部２１０は、データパケットがいずれの入力ポートから入力されたかを判別し、その結果に従って入力ポート判別信号２１８の値を「０」または「１」とする。
【０１８９】
Ｈレジスタ参照ビット識別部２１２は、データパケットのＨレジスタ参照ビットが「１」であるため、データパケットをテストデータパケット伝送路２２０を介して図１０に示される出力後処理部２０２のＨレジスタ参照ビット識別部２３４に与える。
【０１９０】
Ｈレジスタ参照ビット識別部２３４は、Ｈレジスタ参照ビットが「１」であるため、Ｈレジスタ参照ビット結果信号を「１」とする。データパケットはさらに命令識別部２３６を経て出力ポート選択部２３８に与えられる。
【０１９１】
命令識別部２３６は、命令コードがＨレジスタの内容設定命令ではないため、識別結果信号２４６を「０」とする。
【０１９２】
出力ポート選択部２３８は、第５表の第４行に従い、Ｈレジスタ２０４の内容を参照し、Ｈレジスタ２０４に格納された値が「０」であれば出力ポートＯＡ１に、「１」であれば出力ポートＯＢ１にデータパケットを出力する。
【０１９３】
データパケットのＨレジスタ参照ビットの値が「１」のときには、データパケットの内容とは関係なく、Ｈレジスタ２０４の内容のみによってデータパケットの分岐先が定められる。したがって、任意のビットパターンのデータパケットを用い、データパケットを任意の伝送経路を通して伝送させることができる。第１の実施例と同様に、テスト時のプロセッサ間のパケット伝送経路を任意に設定でき、しかもデータパケットの内容が参照されたり更新されたりすることがない。したがって、従来では困難であり、一部は不可能でさえあったプロセッサ間経路の接続の確認を容易に行なうことができる。
【０１９４】
［第３の実施例］
図１１に、本発明の第３の実施例に係る映像処理向きデータ駆動型プロセッサのブロック構成図を示す。図１１に示されるデータ駆動型プロセッサ２５０は、画像メモリへのデータ伝送路および画像メモリからこのプロセッサ２５０へのデータ伝送路についても、データパケットのビットパターンのうち、経路確認フラグ以外の部分とは無関係に経路接続の確認を行なうことができるプロセッサである。
【０１９５】
図１１に示されるプロセッサ２５０が図１に示されるデータ駆動型プロセッサ１１０と異なるのは、図１の１ビットのＨレジスタ１３０に代えて２ビットのＨレジスタ２５６を含むことと、入力処理部１２０の出力ＯＡ０に接続された入力と、出力処理部１２８の一方の入力ＩＡ０に接続された出力と画像メモリへの出力ポートＯＶに接続された２つの出力とを有し、かつＨレジスタ２５６に接続され、入来データパケットの経路確認フラグの値とＨレジスタ２５６に格納された出力先情報の最上位ビットとを参照して、出力処理部１２８または出力ポートＯＶのいずれか一方を選択してデータパケットを出力するための第２の出力処理手段としてのメモリ送出選択部２５２と、画像メモリからの入力ポートＩＶに接続された入力と、本体処理部１２４および出力処理部１２８の一方の入力ＩＡ０にそれぞれ接続された２つの出力とを有し、入来データパケットに含まれる経路確認フラグに基づいて、入来データパケットを出力処理部１２８または本体処理部１２４に選択的に出力するための第２の入力処理手段としてのメモリパケットリルート部２５４とをさらに含む点である。
【０１９６】
図１１と図１とにおいて、同一の部品には同一の参照符号および名称を付してある。各部品の機能も同一である。したがってここではそれらについての詳しい説明は繰返さない。なお、Ｈレジスタ２５６に格納された２ビットの出力先情報のうち、最下位ビットは図１のＨレジスタ１３０に格納された出力先情報と同様である。出力処理部１２８は、この出力先情報の最下位ビットに従い、表１〜表５に示される動作を行なう。Ｈレジスタ２５６に格納された出力先情報の最上位ビットのみがメモリ送出選択部２５２により参照される。
【０１９７】
図１２を参照して、メモリ送出選択部２５２は、入力ポートＩＤと２つの出力ポートＯＥおよびＯＦとを含む。入力ポートＩＤは入力処理部１２０のデータパケット出力ＯＡ０に、データ伝送路２７０を介して接続されている。出力ポートＯＥは、データ伝送路２６６を介して図１１の出力処理部１２８のデータパケット入力ＩＡ０に接続されている。出力ポートＯＦはデータ伝送路２６８を介して図１１の出力ポートＯＶに接続されている。
【０１９８】
メモリ送出選択部２５２はさらに、Ｈレジスタ参照ビット識別部２６０と出力ポート選択部２６２とを含む。
【０１９９】
Ｈレジスタ参照ビット識別部２６０は、入力ポートＩＤに接続された入力と、データパケット伝送路２６８に接続された出力ポートとを有する。Ｈレジスタ参照ビット識別部２６０は、入力ポートＩＤを介して与えられるデータパケットのＨレジスタ参照ビットが「０」および「１」のいずれであるかを識別し、Ｈレジスタ参照ビット結果信号２６４を出力ポート選択部２６２に与えるためのものである。
【０２００】
出力ポート選択部２６２は、データパケット伝送路２６８に接続されたデータパケット入力と、出力ポートＯＥおよびＯＦに接続された２つのデータパケット出力とを有する。出力ポート選択部２６２にはさらに、Ｈレジスタ２５６から出力先情報の最上位ビットが、Ｈレジスタ参照ビット識別部２６０からＨレジスタ参照ビット結果信号２６４がそれぞれ与えられる。出力ポート選択部２６２は、Ｈレジスタ２５６に格納された出力先情報の最上位ビットと、Ｈレジスタ参照ビット結果信号２６４とに従って、次の第６表に示されるように、データパケットを出力ポートＯＥおよびＯＦのいずれに出力するかを選択するためのものである。
【０２０１】
【表４】
0003571367.tif 000005
【０２０２】
第６表を参照して、Ｈレジスタ参照ビット結果信号２６４が「０」である場合には、このデータパケットは経路接続の確認テスト用のものではない。したがってＨレジスタの最上位ビットの値にかかわらず出力ポート選択部２６２は、出力ポートＯＥを選択してデータパケットを出力処理部１２８に与える。一方Ｈレジスタ参照ビット結果信号２６４が「１」の場合、このデータパケットは経路接続の確認テスト用のものである。したがって出力ポート選択部２６２はＨレジスタの最上位ビットによってデータパケットを振り分ける。まずＨレジスタの最上位ビットが「０」の場合には、出力ポート選択部２６２は出力ポートＯＥを介してデータパケットを出力処理部１２８に与える。一方Ｈレジスタの最上位ビットが「１」であれば出力ポート選択部２６２は、出力ポートＯＦおよびＯＶ（図１１参照）を介してデータパケットを画像メモリ部１２に与える。
【０２０３】
要約すると、与えられるデータパケットのＨレジスタ参照ビットが「０」であればデータパケットは、Ｈレジスタの格納内容にかかわらず出力処理部１２８に与えられる。Ｈレジスタ参照ビットが「１」であれば、データパケットの出力先はＨレジスタの最上位ビットにより決まる。「０」であれば出力処理部１２８であり、「１」であれば画像メモリ部１２である。したがって、メモリ送出選択部２５２を設けることにより、データパケットのＨレジスタ参照ビット以外の部分のビットパターンとは関係なく、データパケットを画像メモリ部１２への伝送路２６８上に出力することができる。
【０２０４】
一方、このようにして画像メモリ部１２にデータパケットを出力した後、画像メモリ部からのデータパケットをプロセッサ２５０で受取り、さらに後続のプロセッサに出力する必要がある。メモリパケットリルート部２５４はそのためのものである。
【０２０５】
図１３を参照して、メモリパケットリルート部２５４は、画像メモリ部１２からのデータパケット伝送路２８４に接続される入力ポートＩＤと、データパケット伝送路２８６に接続される出力ポートＯＥと、データパケット伝送路２９０に接続される出力ポートＯＦとを有する。データパケット伝送路２８６は本体処理部１２４の、画像メモリ部からのデータパケット入力に接続される。データパケット伝送路２９０は、出力処理部１２８の入力ＩＡ０に、メモリ送出選択部２５２からの出力と共通に接続される。
【０２０６】
メモリパケットリルート部２５４は、入力ポートＩＤに接続されたデータパケット入力とデータパケット伝送路２９２に接続されたデータパケット出力とを有するＨレジスタ参照ビット識別部２８０と、出力伝送路２９２に接続されたデータパケット入力と出力ポートＯＥおよびＯＦに接続された２つのデータパケット出力とを有する出力ポート選択部２８２とを含む。Ｈレジスタ参照ビット識別部２８０から出力ポート選択部２８２には、Ｈレジスタ参照ビット結果信号２８８が与えられる。
【０２０７】
Ｈレジスタ参照ビット識別部２８０は、入力ポートＩＤから与えられるデータパケットのＨレジスタ参照ビットを調べ、その値に示すＨレジスタ参照ビット結果信号２８８を出力ポート選択部２８２に与えるためのものである。データパケットはまた、Ｈレジスタ参照ビット識別部２８０からデータパケット伝送路２９２を介して出力ポート選択部２８２に与えられる。
【０２０８】
出力ポート選択部２８２は、Ｈレジスタ参照ビット結果信号２８８が「１」であればこのデータパケットがプロセッサ−画像メモリ間の経路接続をテストするためのデータパケットであると判断し、このデータパケットを出力ポートＯＦを介して出力処理部１２８に与える。Ｈレジスタ参照ビット結果信号２８８が「０」の場合には出力ポート選択部２８２は、このデータパケットが通常処理のためのデータパケットであると判断し、出力ポートＯＥを介して本体処理部１２４（図１１参照）に与える。
【０２０９】
図１１〜図１３を参照して、この第３の実施例のデータ駆動型プロセッサは次のように動作する。動作には（１）ＰＥ♯レジスタ設定（２）通常処理（３）Ｈレジスタ設定（４）経路接続の確認処理の４つがあるが、このうち（１）ＰＥ♯レジスタ設定と（３）Ｈレジスタ設定については、第１の実施例における動作と同様であるので、ここではその詳しい説明は省略する。以下（２）通常処理と（４）経路接続の確認処理について順に説明する。
【０２１０】
（２）  通常処理
通常処理の場合、図１１に示されるＨＢＩＤ端子１３２からの信号１３４が「００」に設定されるのは、第１の実施例の場合と同様である。
【０２１１】
図５を参照して、データパケット１９０のＨレジスタ参照ビット１９２には「０」が格納される。命令コード６２、世代番号６４、第１のデータ６６、プロセッサ番号６８にも、第１の実施例と同様に命令コードと、世代番号と、演算対象のデータと、目的とするプロセッサのプロセッサ番号とが格納される。
【０２１２】
入力処理部１２０の動作は、第１の実施例のそれと同様である。すなわち、このデータ駆動型プロセッサ２５０に割り当てられている、ＰＥ♯レジスタ９０内のプロセッサ番号の値とデータパケット内のプロセッサ番号６８（図５参照）とが一致すればデータパケットは出力ＯＢ０に、一致しなければ出力ＯＡ０に出力される。
【０２１３】
データパケットのプロセッサ番号６８とＰＥ♯レジスタ９０の内容とが一致した場合の処理は、第１の実施例におけるものと同様である。したがってこれはそれについての詳細な説明は行なわない。
【０２１４】
データパケットのプロセッサ番号６８とＰＥ♯レジスタ９０との値が一致しなかった場合、メモリ送出選択部２５２は次のような処理を行なう。図１２を参照して、Ｈレジスタ参照ビット識別部２６０は、与えられるデータパケットのＨレジスタ参照ビットを参照して、それが「０」であればＨレジスタ参照ビット結果信号２６４を「０」に、「１」であれば「１」にそれぞれ設定する。Ｈレジスタ参照ビット識別部２６０はまた、データパケットをデータパケット伝送路２６８を介して出力ポート選択部２６２に与える。通常処理の場合にはＨレジスタ参照ビットは「０」である。したがってＨレジスタ参照ビット結果信号２６４の値も「０」となる。
【０２１５】
出力ポート選択部２６２は、Ｈレジスタ参照ビット結果信号２６４が「０」であるため、データパケットを出力ポートＯＥを介して出力処理部１２８に与える。出力処理部１２８以下の処理は第１の実施例におけるものと同様である。
【０２１６】
なお、ＰＥ♯レジスタ９０の内容とプロセッサ番号６８とが一致してデータパケットが図１１に示される本体処理部１２４に与えられた場合、画像メモリ１２へのアクセスを行なうデータパケットが発生され、画像メモリ部１２に与えられることがある。その場合には図１１の入力ポートＩＶを介して結果のデータパケットがデータ駆動型プロセッサ２５０に返されてくる。この場合、メモリパケットリルート部２５４は次のような動作を行なう。
【０２１７】
図１３を参照して、Ｈレジスタ参照ビット識別部２８０は、入来データパケットのＨレジスタ参照ビットを参照し、そのＨレジスタ参照ビット結果信号２８８の値を定める。通常処理の場合にはこの値は「０」となる。Ｈレジスタ参照ビット識別部２８０はまた、データパケット伝送路２８４から与えられるデータパケットを出力ポート選択部２８２に与える。
【０２１８】
出力ポート選択部２８２は、Ｈレジスタ参照ビット結果信号２８８が「０」であるため、データパケットを出力ポートＯＥを介して本体処理部１２４（図１１）に与える。本体処理部１２４は、与えられたデータパケットを処理して分岐部１２６（図１１）に与える。以下の処理は第１の実施例における通常処理と同様である。
【０２１９】
（４）  経路接続の確認
第３の実施例のデータ駆動型プロセッサにおける経路接続の確認は次のようにして行なわれる。確認のための手順は図６に示されるものと同様である。
【０２２０】
経路接続の確認時には、図１１のＨレジスタ２５６には「１０」または「１１」のいずれか一方の値が格納される。「１０」の場合には画像メモリへの経路および画像メモリからの経路の経路接続の確認は行なわれない。「１１」の場合のみ、データ駆動型プロセッサ２５０と画像メモリ部との間の経路接続が行なわれる。データ駆動型プロセッサ２５０に与えられるデータパケットのＨレジスタ参照ビットには「１」が設定される。
【０２２１】
図１１を参照して、入力処理部１２０は、データパケットのＨレジスタ参照ビットが「１」であるので、このデータパケットを出力ＯＡ０を介してメモリ送出選択部２５２に与える。
【０２２２】
図１２を参照して、Ｈレジスタ参照ビット識別部２６０は、入来データパケットを出力ポート選択部２６２に与える。Ｈレジスタ参照ビット識別部２６０はまた、入来データパケットのＨレジスタ参照ビットを参照し、それが「１」であるので、Ｈレジスタ参照ビット結果信号２６４を「１」に設定する。
【０２２３】
出力ポート選択部２６２は、Ｈレジスタ２５６に格納されている出力先情報の最上位ビットと、Ｈレジスタ参照ビット結果信号２６４との値に従い、表４に従った動作を行なう。すなわち、Ｈレジスタの最上位ビットが「１」であるので、出力ポートＯＦおよびＯＶを介してデータパケットを画像メモリ部１２に与える。
【０２２４】
データパケットが画像メモリ部１２に与えられた場合、このデータパケットに対する結果のデータパケットが図１１に示されるデータ駆動型プロセッサ２５０の入力ポートＩＶに返される。このデータパケットはメモリパケットリルート部２５４により次のように処理される。
【０２２５】
図１３を参照して、Ｈレジスタ参照ビット識別部２８０は、入来データパケットのＨレジスタ参照ビットが「１」であるので、Ｈレジスタ参照ビット結果信号２８８を「１」とする。出力ポート選択部２８２は、したがって、Ｈレジスタ参照ビット識別部２８０から与えられるデータパケットを、出力ポートＯＦを介して出力処理部１２８に与える。なお、データパケットはＨレジスタ参照ビット識別部２８０経由ではなく、直接出力ポート選択部２８２に与えられてもよい。出力処理部１２８は、Ｈレジスタ２５６の格納内容の下位１ビットに従って出力ポートＯＡとＯＢとのいずれか一方を選択してこのデータパケットを出力する。出力処理部１２８の動作については第２表〜第５表に示される第１の実施例と同様である。なお、この場合、Ｈレジスタの内容のうち下位１ビットのみが参照されることに注意すべきである。
【０２２６】
したがってこの第３の実施例では、Ｈレジスタ２５６の上位１ビットに、画像メモリ部への経路および画像メモリ部からの経路にデータパケットを送出するかどうかについての情報を格納しておき、下位１ビットにはテスト用のデータパケットをいずれのポートに出力するかを指定する情報を格納しておく。これにより、Ｈレジスタ参照ビットに「１」を格納したデータパケットをデータ駆動型プロセッサに与えることにより、画像メモリ部への経路および画像メモリ部からの経路を含む所望の経路の経路接続を確認することができる。
【０２２７】
なお、ＨＢＩＤ端子１３２から与えられるＨＢＩＤ信号１３４の値によりデータ駆動型プロセッサ２５０がどのように動作するかについては、第１の実施例と同様であるので、ここではその説明は省略する。
【０２２８】
図１７に、この第３の実施例を用いて図２１に示されるようなネットワークシステムを組んだ場合の、テスト経路の例を示す。
【０２２９】
図１４は、プロセッサＰＥ♯０およびＰＥ♯２を通過してデータパケットを伝送する場合のテスト経路である。プロセッサＰＥ♯０のＨレジスタの内容は「１１」、プロセッサＰＥ♯２のＨレジスタの内容は「１０」に予め設定されている。ともにＨレジスタの最上位ビットは「１」である。データパケットのうちＨレジスタ参照ビットを「１」としてホストコンピュータからプロセッサＰＥ♯０の入力ポートＩＡに投入することにより、結果的に▲１▼ホスト→プロセッサＰＥ♯０→プロセッサＰＥ♯２→ホスト間の伝送経路と、▲２▼各々のプロセッサと、各プロセッサに付属している画像メモリ部との間の接続確認、とを、入力データパケットの他の部分のビットパターンとは無関係に、かつ容易に行なうことができる。ただし、データパケットが実際に通る経路は、ホスト→プロセッサＰＥ♯０→プロセッサＰＥ♯０に付属している画像メモリ部→プロセッサＰＥ♯０→プロセッサＰＥ♯２→プロセッサＰＥ♯２に付属している画像メモリ部→プロセッサＰＥ♯２→ホストコンピュータの順となる。
【０２３０】
また図１５に示される例の場合には、プロセッサＰＥ♯１、ＰＥ♯３をＨレジスタにそれぞれ「１１」「１１」を格納しておくことにより形成されるテスト経路である。この経路によりホストコンピュータ、プロセッサＰＥ♯１、プロセッサＰＥ♯３、ホストコンピュータという伝送経路を、各プロセッサとそのプロセッサに付属している画像メモリ部との間の伝送経路を含んでその接続を確認できる。
【０２３１】
図１６に示される例では、プロセッサＰＥ♯０、ＰＥ♯１、ＰＥ♯２、ＰＥ♯３のＨレジスタのすべてに「１０」を予め格納することにより形成されるデータパケットの伝送路である。この場合データパケットは、ＰＥ♯０、ＰＥ♯３、ＰＥ♯１、ＰＥ♯２という経路を経てホストコンピュータからホストコンピュータに伝送される。また各プロセッサと画像メモリ部との間の経路接続も併せて確認できる。
【０２３２】
図１７は、プロセッサＰＥ♯０、ＰＥ♯１、ＰＥ♯２、ＰＥ♯３のＨレジスタにそれぞれ「１０」「１０」「１１」「１１」を予め格納した場合のテスト経路を示す。このテスト経路では、ＰＥ♯１の入力ポートＩＶにデータパケットを投入することにより、プロセッサＰＥ♯１、ＰＥ♯２、ＰＥ♯０、ＰＥ♯３、ホストコンピュータ、の順序でデータパケットが伝送される。各プロセッサにおいては、そのプロセッサに付属する画像メモリ部にデータパケットが出力され、その画像メモリ部からもう一度そのプロセッサにデータパケットが返された後、次のプロセッサに出力される。したがって各プロセッサ間の伝送経路とともに、各プロセッサとそのプロセッサに付属する画像メモリ部との間の経路接続も併せて確認できる。
【０２３３】
図１４〜図１７のように４通りのテスト経路を設定することにより、図２１に示されるような構成のシステムのすべての伝送経路の接続の確認を行なうことができる。しかもこの場合、データパケットのうちＨレジスタ参照ビット以外の部分とは無関係にデータパケットの伝送経路を指定できる。特に命令コードとは無関係に経路が指定でき、しかもデータパケットの内容に変更が生ずることはない。したがって、従来の手法では確認することが不可能であったり、困難であった経路の接続の確認を容易に行なうことができる。
【０２３４】
【発明の効果】
以上のように請求項１に記載のデータ駆動型プロセッサにおいては、第１の動作モードを指定し、経路確認フラグとして通常時を示す値をデータパケットに含ませておくことで、そのデータパケットの行き先情報にしたがって選択される出力ポートにそのデータパケットを出力できる。一方で、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を予め出力先情報記憶手段に格納し、経路確認フラグとしてテスト時を示す値をデータパケットに含ませておくことで、データパケットの他の内容と関係なく、出力先情報にしたがって所望の出力ポートに選択的にそのデータパケットを出力できる。また、第２の動作モードを指定することで、データパケットを強制的に所定の出力ポートに出力できる。したがって、任意のビットパターンのデータパケットを用いて、データ駆動型プロセッサの経路接続の確認を行うことができる。その結果、データ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型プロセッサを提供できる。
【０２３５】
請求項２に記載のデータ駆動型プロセッサにおいては、テスト用の入来データパケットは出力処理手段に直接与えられる。通常のデータパケットはデータパケット処理手段に与えられて処理され、結果のデータパケットが出力処理手段に与えられる。出力処理手段は、入来データパケットの経路確認フラグがテストを示すものであれば出力先情報を参照して、入来データパケットの経路フラグが通常動作を示すものであれば行先情報を参照して、出力ポートのいずれか一つを選択する。したがって、通常のデータパケットに対しては通常の処理が行えるという効果がある。その結果、従来と同様に通常処理を行うことができるとともに、データ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供できる。
【０２３６】
請求項３に記載のデータ駆動型プロセッサにおいては、入来データパケットに含まれる経路確認フラグと行先情報とに基づいて、入来データパケットが第１および第２の出力のいずれか一方に選択的に出力される。したがって、請求項２に記載のデータ駆動型プロセッサの効果に加え、二つの経路のいずれかを選択してその経路にデータパケットを出力させることができるという効果がある。その結果、出力経路が二つに分岐するような接続が行われるデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供できる。
【０２３７】
請求項４に記載のデータ駆動型プロセッサにおいては、第１の入力処理手段と第１の出力処理手段とにより、データパケットの他の部分の値に関係無く経路確認フラグのみにしたがってデータパケットを所定の記憶装置に与えることができる。また所定の記憶装置からのデータパケットは、第２の入力手段と第２の出力手段とによりその内容に関係無く経路確認フラグのみにしたがって出力ポートを介して他のプロセッサに与えられる。したがって、このデータ駆動型プロセッサに接続された所定の記憶装置との間の経路の接続も、任意の命令コードのビットパターンを用いて確認することができるという効果がある。その結果、出力経路が二つに分岐するような接続が行われ、かつ所定の記憶装置を含むデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供できる。
【０２３８】
請求項５に記載のデータ駆動型プロセッサにおいては、複数個の他のデータ駆動型プロセッサまたは記憶装置のどの１つから与えられるデータパケットでも、その他のビットパターンに関係無く経路確認フラグのみに基づいて、出力先情報により定められる任意の経路に出力できる。したがって、請求項４に記載のデータ駆動型プロセッサの効果に加え、２つ以上の経路が合流するような接続を与える接続経路の任意の経路の接続を、データパケットの命令コードのビットパターンに関係無く確認できるという効果がある。その結果、２つの伝送路が１つに合流するような接続が行われ、かつ画像記憶装置のような所定の記憶装置を含むデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供できる。
【０２３９】
請求項６に記載のデータ駆動型プロセッサにおいては、命令コードのビットパターンに関係無く経路確認フラグのみに基づいて、出力先情報により定められる複数個の他のデータ駆動型プロセッサまたは記憶装置のどの１つへもデータパケットを出力できる。したがって請求項４に記載のデータ駆動型プロセッサの効果に加え、経路が途中で２つ以上の経路に分岐するような接続を与える接続経路の任意の経路の接続を、データパケットの命令コードのビットパターンに関係無く確認できるという効果がある。その結果、伝送路が２つ以上の伝送路に分岐するような接続が行われ、かつ画像記憶装置のような所定の記憶装置を含むデータ駆動型情報処理装置における経路接続を、通常処理のためにデータパケットの内容に課される制約とは無関係に容易に確認できるデータ駆動型情報処理装置を提供できる。
【０２４０】
請求項７に記載のデータ駆動型情報処理装置においては、第１の動作モードを指定し、経路確認フラグとして通常時を示す値をデータパケットに含ませておくことで、そのデータパケットの行き先情報にしたがって選択される出力ポートにそのデータパケットを出力できる。一方で、経路確認テスト時のデータパケットを出力する出力ポートを指定する出力先情報を予め出力先情報記憶手段に格納し、経路確認フラグとしてテスト時を示す値をデータパケットに含ませておくことで、データパケットの命令コードの内容と関係なく、出力先情報にしたがって所望の出力ポートに選択的にそのデータパケットを出力できる。また、第２の動作モードを指定することで、データパケットを強制的に所定の出力ポートに出力できる。したがって、任意のビットパターンのデータパケットを用いて、任意のデータ伝送路の接続の確認を行うことができる。その結果、複数個のデータ駆動型プロセッサを含み、かつ通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサ間の経路接続を確認できるデータ駆動型情報処理装置を提供できる。
【０２４１】
請求項８に記載のデータ駆動型プロセッサにおいては、請求項７記載のデータ駆動型情報処理装置の効果に加え、接続手段により、複数個のデータ駆動型プロセッサまたは記憶装置の任意の１つから他の任意の１つまでの、任意のデータ伝送路の接続を確認できる。その結果、複数個のデータ駆動型プロセッサおよび画像記憶装置のような複数個の記憶装置を含み、かつ通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサおよび記憶装置間の任意の経路接続を確認できるデータ駆動型情報処理装置を提供できる。
【０２４２】
請求項９に記載の方法においては、経路設定ステップとデータパケット投入ステップと確認ステップとを一回行うことで、データパケットのビットパターンと無関係に複数個のデータ駆動型プロセッサを接続する所望の１つの伝送経路の接続を確認できる。こられのステップを、伝送経路を変化させて繰返して行なうことで、複数個のデータ駆動型プロセッサ相互の間のデータ伝送路のあらゆる組合せに対して、その接続を確認できる。その結果、複数個のデータ駆動型プロセッサを含むデータ駆動型情報処理装置において、通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサ間の経路接続を確認できる方法を提供できる。
【０２４３】
請求項１０に記載の方法においては、経路設定ステップとデータパケット投入ステップと確認ステップとを一回行うことで、データパケットのビットパターンと無関係に、複数個のデータ駆動型プロセッサおよび複数個の記憶装置を接続する所望の１つの伝送経路の接続を確認できる。こられのステップを、伝送経路を変化させて繰返して行なうことで、複数個のデータ駆動型プロセッサおよび複数個の記憶装置相互の間のデータ伝送路のあらゆる組合せに対して、その接続を確認できる。その結果、複数個のデータ駆動型プロセッサおよび画像記憶装置のような複数個の記憶装置を含むデータ駆動型情報処理装置において、通常処理のためにデータパケットの内容に課される制約とは無関係に容易にプロセッサおよび記憶装置間の任意の経路接続を確認できる方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の映像処理向きデータ駆動型プロセッサのブロック構成図である。
【図２】入力処理部のブロック構成図である。
【図３】出力処理部のブロック構成図である。
【図４】本発明の第１の実施例における、データ駆動型プロセッサからメモリインタフェース装置への入力データパケットのフィールド構成を示す図である。
【図５】本発明の第１の実施例におけるデータ駆動型プロセッサの入出力データパケット、および、メモリインタフェース装置からデータ駆動型プロセッサへの入力データパケットのフィールド構成を示す図である。
【図６】本発明の第１の実施例における経路接続の確認方法の手順を示すフロー図である。
【図７】データプロセッサ間の接続経路の例を示す模式図である。
【図８】本発明の第２の実施例の映像処理向きデータ駆動型プロセッサのブロック図である。
【図９】第２の実施例の入力前処理部のブロック図である。
【図１０】第２の実施例の出力後処理部のブロック図である。
【図１１】本発明の第３の実施例に係る映像処理向きデータ駆動型プロセッサのブロック図である。
【図１２】第３の実施例のメモリ送出選択部のブロック図である。
【図１３】第３の実施例のメモリパケットリルート部のブロック図である。
【図１４】第３の実施例の映像処理向きデータ駆動型プロセッサを４台含むシステムにおけるプロセッサの接続構造の一例を示す図である。
【図１５】図１４に示されるシステムの、他のプロセッサの接続構造の例を示す図である。
【図１６】図１４に示されるシステムの、他のプロセッサの接続構造の例を示す図である。
【図１７】図１４に示されるシステムの、他のプロセッサの接続構造の例を示す図である。
【図１８】従来の映像処理向きデータ駆動型情報処理装置のシステム構成を示す図である。
【図１９】従来のデータ駆動型情報処理装置における、データ駆動型プロセッサからメモリインタフェース装置への入力データパケットのフィールド構成を示す図である。
【図２０】従来の装置における、プロセッサの入出力データパケット、およびメモリインタフェース装置からプロセッサへの入力データパケットのフィールド構成を示す図である。
【図２１】４台の映像処理向きデータ駆動型プロセッサを用いてシステムを構成した場合のプロセッサの接続構造の例を示す図である。
【図２２】従来の映像処理向きデータ駆動型プロセッサのブロック構成図である。
【図２３】従来の経路テスト用のプログラムの簡単な例である。
【図２４】従来の経路テスト用のプログラムの簡単な例である。
【符号の説明】
１１０，２５０  映像処理向きデータ駆動型プロセッサ
１２０  入力処理部
１２８  出力処理部
１３０  Ｈレジスタ
１８２、１９２  Ｈレジスタ参照ビット
２００  入力前処理部
２０２  出力後処理部
２０４，２５６  Ｈレジスタ
２５２  メモリ送出選択部
２５４  メモリパケットリルート部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
0003571367.tif 000027
【図２３】
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【図２４】
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