(57)【特許請求の範囲】
【請求項１】
以下の工程（ａ）〜（ｉ）を含むトレンチ素子分離領域を有する半導体装置の製造方法。
（ａ）シリコン基板の表面にパッド層を形成する工程、
（ｂ）前記パッド層の表面に、化学的機械的研磨のためのストッパ層を形成する工程、
（ｃ）前記ストッパ層および前記パッド層を所定のパターンにエッチングする工程、
（ｄ）前記ストッパ層をマスクとして前記シリコン基板をエッチングし、素子分離溝を形成する工程、
（ｅ）前記素子分離溝を充填する絶縁層を全面に形成する工程、
（ｆ）化学的機械的研磨法により、前記ストッパ層をストッパとして、前記絶縁層を平坦化する工程、
（ｇ）前記絶縁層と前記ストッパ層とを、少なくとも１回、同時にエッチングし、該絶縁層および該ストッパ層の膜厚を薄くする工程、
（ｈ）前記ストッパ層を除去してトレンチ素子分離領域を形成する工程、および
（ｉ）前記工程（ｈ）の後において、前記シリコン基板の素子が形成される領域の表面のレベルより突出した絶縁層の部分を等方性エッチングで除去する工程。
【請求項２】
請求項１において、
前記工程（ｇ）におけるエッチングは、複数回実施され、
該エッチングにおける選択比（ストッパ層のエッチングレート／絶縁層のエッチングレート）は、順次大きくなる、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記シリコン基板の素子が形成される領域の表面のレベルより突出した絶縁層の部分の等方性エッチングは、パッド層をエッチングする工程と犠牲酸化膜をエッチングする工程とにおいてなされる、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記シリコン基板の素子が形成される領域の表面のレベルより突出した絶縁層の部分の厚さは、５０ｎｍ以下である、トレンチ素子分離領域を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に素子分離溝を有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
近年、半導体素子、たとえばＭＯＳトランジスタの微細化に伴い、半導体素子間を分離するための領域の微細化が必要となっている。この領域の微細化を達成するため、半導体素子間の基板上に溝部（以下「トレンチ」という）を設け、このトレンチに絶縁材を充填することによって半導体素子間を分離するトレンチ素子分離技術が検討されている。この技術を開示している文献として、たとえば、ＩＥＤＭ９３    Ｐｉｅｒｒｅ    Ｃ．Ｆａｚａｎ    ａｎｄ    Ｖｉｊｕ    Ｋ．Ｍａｔｈｅｗｓを挙げることができる。以下に、この文献に記載されている技術の主要部について説明する。
【０００３】
図２６〜図２９は、トレンチを絶縁材で充填した後の、絶縁材の処理の工程を示す断面模式図である。
【０００４】
まず、公知の方法により、トレンチ１１６を絶縁層１２０で充填した後、化学的機械的研磨（ＣＭＰ）法で窒化シリコン層１１４をストッパとして絶縁層１２０を平坦化し、図２６に示すような半導体堆積体１５０を得る。
【０００５】
次に、図２７に示すように、窒化シリコン層１１４を除去する。
【０００６】
次いで、図２８に示すように、絶縁層１２０の、基板１１０の上面から突出した部分の両サイドに、酸化物からなるサイドウォール１３０を形成する。サイドウォール１３０は、シリコン酸化膜をＣＶＤで全面に成膜したのち、異方性エッチングを行うことで形成される。
【０００７】
その後、絶縁層１２０とサイドウォール１３０とを同時にエッチングし、図２９に示すように、トレンチコーナのスムージングを行っている。以上の方法により、トレンチコーナのスムージングを行うことで、逆狭チャネル効果を防止することができる。
【０００８】
しかし、上記の方法により、トレンチコーナのスムージングを行うと、絶縁層１２０の、基板１１０の上面から突出した部分の両サイドにサイドウォール１３０を形成しなければならず、その分の工程数が多くなり煩雑である。
【０００９】
【発明が解決しようとする課題】
本発明は、成膜工程などの工程数を増すことなしに、トレンチ素子分離領域の絶縁層の埋め込みが良好に行われる、トレンチ素子分離領域を有する半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のトレンチ素子分離領域を有する半導体装置の製造方法は、以下の工程（ａ）〜（ｈ）を含む。
（ａ）シリコン基板の表面にパッド層を形成する工程、
（ｂ）前記パッド層の表面に、化学的機械的研磨のためのストッパ層を形成する工程、
（ｃ）前記ストッパ層および前記パッド層を所定のパターンにエッチングする工程、
（ｄ）前記ストッパ層をマスクとして前記シリコン基板をエッチングし、素子分離溝を形成する工程、
（ｅ）前記素子分離溝を充填する絶縁層を全面に形成する工程、
（ｆ）化学的機械的研磨法により、前記ストッパ層をストッパとして、前記絶縁層を平坦化する工程、
（ｇ）前記絶縁層と前記ストッパ層とを、少なくとも１回、同時にエッチングし、該絶縁層および該ストッパ層の膜厚を薄くする工程、および
（ｈ）前記ストッパ層を除去してトレンチ素子分離領域を形成する工程。
【００１１】
本発明において特徴的な点は、化学的機械的研磨（ＣＭＰ）法を利用して、絶縁層および窒化シリコン層を平坦化した後、絶縁層と窒化シリコン層とを同時にエッチングする工程を含むところである。この工程を含むことにより、次のような利点がある。
【００１２】
ＣＭＰ法により、絶縁層とストッパ層とを平坦化する際、シリコン基板が研磨されない程度に、ストッパ層を残す必要がある。そのため、絶縁層は、シリコン基板の素子が形成される領域の表面のレベルより突出した部分（突出部）を有する。
【００１３】
この突出部は、後の工程で等方性エッチングで除去される。この突出部を等方性エッチングすると、絶縁層の上部の端部（トレンチのエッジ部分）において、以下のような理由で、くぼみが生じる。
【００１４】
突出部の膜厚が厚ければ厚いほど、それに伴って、突出部のエッチング量を多くしなければならない。このエッチングは、等方性であるため、エッチング量を多くすれば、その分だけ、絶縁層の上部の端部において、くぼみが生じやすくなる。そのため、突出部の膜厚を薄くして、エッチング量を低減すれば、くぼみの発生を抑制することができる。
【００１５】
くぼみの発生を抑制するために、ＣＭＰ法を利用して、絶縁層をくぼみが発生しない膜厚まで、薄くすることが考えられる。しかし、ＣＭＰ法による研磨は、絶縁層の膜厚に関してばらつきが生じるため、現在のＣＭＰ法の技術レベルでは、くぼみが発生しない膜厚まで、絶縁層を研磨することが困難である。したがって、ＣＭＰ法による研磨をした後に残存する突出部を等方性エッチングすると、くぼみが発生してしまう。
【００１６】
このようにして生じたくぼみは、トランジスタ特性における不具合、たとえば逆狭チャネル効果，ハンプ（Ｈｕｍｐ）などの原因になる。また、くぼみに、ゲート電極を構成する電極材がたまると、ゲート電極のパターニングが良好に行われず、回路のショートの原因にもなる。
【００１７】
しかし、本発明においては、ストッパ層と突出部とを同時にエッチングして、突出部の薄膜化を図っている。突出部を薄膜化した分だけ、該突出部を等方性エッチングする際のエッチング量を低減することができる。このエッチング量の低減によって、絶縁層の上部のくぼみの発生を抑制することができる。くぼみが発生するのを抑制した結果、トランジスタ特性における不具合、たとえば逆狭チャネル効果，Ｈｕｍｐを防止することができる。また、くぼみに電極材がたまらないため、ゲート電極のパターニングが良好に行われ、回路のショートを防止することができる。
【００１８】
前記ストッパ層としては、たとえば、窒化シリコン層，窒化シリコン層と多結晶シリコン層または非晶質シリコン層との多層構造を挙げることができる。
【００１９】
前記絶縁層としては、酸化シリコン層などをあげることができる。
【００２０】
また、前記工程（ｇ）におけるエッチングは、複数回実施され、該エッチングにおける選択比（ストッパ層のエッチングレート／絶縁層のエッチングレート）は、順次大きくなることが好ましい。
【００２１】
前記工程（ｈ）の後において、前記シリコン基板の素子が形成される領域の表面のレベルより突出した絶縁層の部分（突出部）をウエットエッチングする工程を有することが好ましい。
【００２２】
前記突出部をウエットエッチングする場合には、パッド層をエッチングする工程と犠牲酸化膜をエッチングする工程とにおいてなされることが好ましい。これにより、突出部をエッチングする工程を特別に設ける必要がなく、工程数の減少を図ることができる。
【００２３】
前記突出部の厚さは、５０ｎｍ以下であることが望ましい。これにより、パッド層をエッチングする工程と犠牲酸化膜をエッチングする工程とにおいて、突出部を確実に除去することが可能となる。
【００２４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２５】
（デバイスの構造）
本発明の製造方法により得られたトレンチ素子分離領域を有する半導体装置について説明する。
【００２６】
図２３は、本発明の製造方法により得られたトレンチ素子分離領域を有する半導体装置（以下「半導体装置」という）１００である。
【００２７】
図２３に示す半導体装置１００は、トレンチ素子分離領域２３、ｎ型ＭＯＳ素子８０およびｐ型ＭＯＳ素子８２を含む。
【００２８】
トレンチ素子分離領域２３は、シリコン基板１０に設けられたトレンチを、絶縁層２０で充填することにより形成された領域である。トレンチ素子分離領域２３は、ＭＯＳ素子間を分離し、素子領域を画定する役割を有する。このトレンチ素子分離領域２３を境として、一方の素子領域には、ｐ型レトログレードウエル３２が形成され、他方の素子領域には、ｎ型レトログレードウエル３０が形成されている。
【００２９】
ｐ型レトログレードウエル３２上には、ｎ型ＭＯＳ素子８０が形成され、ｎ型レトログレードウエル３０上には、ｐ型ＭＯＳ素子８２が形成されている。
【００３０】
ｎ型ＭＯＳ素子８０は、ゲート酸化膜２８と、ゲート電極４６と、ｎ型不純物拡散層５０とを有する。
【００３１】
ｎ型ＭＯＳ素子８０におけるゲート酸化膜２８は、ｐ型レトログレードウエル３２上に形成されている。このゲート酸化膜２８上には、ゲート電極４６が形成されている。ゲート電極４６は、多結晶シリコン層４０と、多結晶シリコン層４０上に形成された金属シリサイド層４２とからなる。そして、ゲート酸化膜２８およびゲート電極４６の側壁を覆うようにして、サイドウォール絶縁膜７０が形成されている。
【００３２】
ｎ型不純物拡散層５０は、ソース／ドレイン領域を構成している。そしてｎ型不純物拡散層５０は、低濃度のｎ型不純物拡散層５０ａおよび高濃度のｎ型不純物拡散層５０ｂとからなり、ＬＤＤ構造を有している。
【００３３】
ｐ型ＭＯＳ素子８２は、ゲート酸化膜２８と、ゲート電極４６と、ｐ型不純物拡散層６０とを有する。
【００３４】
ｐ型ＭＯＳ素子８２におけるゲート酸化膜２８は、ｎ型レトログレードウエル３０上に形成されている。ゲート電極４６およびサイドウォール絶縁膜７０の詳細は、ｎ型ＭＯＳ素子８０と同様である。
【００３５】
ｐ型不純物拡散層６０は、ｐ型である以外は、ｎ型不純物拡散層５０と同様である。
【００３６】
（製造プロセス）
次に、図２３に示す半導体装置１００の製造プロセスについて説明する。図１〜図２２は、半導体装置１００の製造工程を示したものである。
【００３７】
（１）トレンチの形成
まず、図１を参照しながら説明する。シリコン基板１０上に、パッド層１２を形成する。パッド層１２の材質は、たとえばＳｉＯ２  ，ＳｉＯＮなどを挙げることができる。パッド層１２がＳｉＯ２  からなる場合には、熱酸化法，ＣＶＤ法などにより形成することができ、ＳｉＯＮからなる場合には、ＣＶＤ法などにより形成することができる。パッド層１２の膜厚は、たとえば５〜２０ｎｍである。
【００３８】
次いで、パッド層１２上に、ストッパ層１４を形成する。ストッパ層１４としては、たとえば窒化シリコン層，多結晶シリコン層，非晶質シリコン層，窒化シリコン層と多結晶シリコン層と非晶質シリコン層とからなる群から選択される少なくとも２種からなる多層構造などを挙げることができ、その形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。ストッパ層１４は、後のＣＭＰにおけるストッパとして機能するのに十分な膜厚、たとえば５０〜１５０ｎｍの膜厚を有する。
【００３９】
ストッパ層１４の上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、図２に示すように、トレンチ１６が形成されることになる領域の上方において、開口されている。
【００４０】
次に、レジスト層Ｒ１をマスクとして、ストッパ層１４およびパッド層１２をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。
【００４１】
次に、レジスト層Ｒ１をアッシングにより除去する。次いで、図３に示すように、ストッパ層１４をマスクとして、シリコン基板１０をエッチングし、トレンチ１６を形成する。トレンチ１６の深さは、デバイスの設計で異なるが、たとえば３００〜５００ｎｍである。シリコン基板１０のエッチングは、ドライエッチングにより行うことができる。
【００４２】
（２）トレンチ内への絶縁層の充填
図示しないが、シリコン基板１０とストッパ層１４との間に介在しているパッド層１２の端部をエッチングする。
【００４３】
次に、図４に示すように、熱酸化法により、トレンチ１６におけるシリコン基板１０の露出面を酸化し、酸化膜（以下「トレンチ酸化膜」という）１８を形成する。また、パッド層１２の端部がエッチングされていることにより、この熱酸化によって、トレンチ１６を構成するシリコン基板１０の上部のエッジ部は、酸化されて、丸みを帯びる。シリコン基板１０の上部のエッジ部が丸みを帯びることによって、後述する絶縁層２０の上部の端部におけるくぼみが生じにくくなる。
【００４４】
図５に示すように、トレンチ１６を埋め込むようにして、絶縁層２０を全面に堆積する。絶縁層２０の膜厚は、トレンチ１６を埋め込み、少なくともストッパ層１４を覆うような膜厚、たとえば５００〜８００ｎｍである。絶縁層２０の材質は、たとえば、酸化シリコンなどからなる。絶縁層２０の堆積方法としては、たとえば高密度プラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００４５】
次に、図６に示すように、絶縁層２０をＣＭＰ法により平坦化する。この平坦化は、ストッパ層１４が露出するまで行う。つまり、ストッパ層１４をストッパとして、絶縁層２０を平坦化する。
【００４６】
（３）絶縁層およびストッパ層のエッチング
次に、図７に示すように、選択比（ストッパ層のエッチングレート／絶縁層のエッチングレート）が１に近いエッチングを用いて、絶縁層２０とストッパ層１４とを同時にエッチングする。以下、このエッチングを「第１のエッチング」という。この第１のエッチングによって、絶縁層２０とストッパ層１４とが同程度の膜厚で除去される。第１のエッチングの選択比は、好ましくは０．５〜２、より好ましくは０．９〜１．１である。エッチングのエッチャントとしては、たとえば絶縁層２０をエッチングするためのエッチャント（Ａ）と、ストッパ層１４をエッチングするためのエッチャント（Ｂ）とを含むエッチャントを挙げることができる。ここで、エッチャント（Ａ）としては、たとえばフッ酸などを挙げることができ、エッチャント（Ｂ）としては、たとえば熱りん酸などを挙げることができる。
【００４７】
次に、図８に示すように、選択比が第１のエッチングの選択比よりも大きいエッチング法で、絶縁層２０とストッパ層１４とを同時にエッチングする。以下、このエッチングを「第２のエッチング」という。第２のエッチングの選択比は、好ましくは３〜５、より好ましくは３．５〜４．５である。エッチングのエッチャントとしては、第１のエッチングと同様のものを挙げることができる。第１のエッチングおよび第２のエッチングが双方とも、エッチャント（Ａ）とエッチャント（Ｂ）とを含むエッチャントを使用した場合には、エッチャント（Ａ）とエッチャント（Ｂ）との使用比率を変化させることにより、第１のエッチングと第２のエッチングとの選択比を変化させることができる。
【００４８】
次いで、図９に示すように、選択比が第２のエッチングの選択比よりも大きいエッチングで、絶縁層２０とストッパ層１４とを同時にエッチングし、ストッパ層１４を除去する。以下、このエッチングを「第３のエッチング」という。第３のエッチングの選択比は、好ましくは１０以上、より好ましくは２０以上である。エッチングのエッチャントとしては、第１のエッチングと同様のものを挙げることができる。第２のエッチングおよび第３のエッチングが双方とも、エッチャント（Ａ）とエッチャント（Ｂ）とを含むエッチャントを使用した場合には、エッチャント（Ａ）とエッチャント（Ｂ）との使用比率を変化させることにより、第２のエッチングと第３のエッチングとの選択比を変化させることができる。
【００４９】
また、これらのエッチングの後において、絶縁層２０の上部の、シリコン基板１０の素子が形成される領域の表面のレベルより突出した部分（以下「突出部」という）２２の厚さは、好ましくは５０ｎｍ以下、より好ましくは１〜３０ｎｍである。突出部２２が５０ｎｍ以下であることにより、後述の工程のエッチング、すなわち、パッド層１２のエッチングおよびその後の犠牲酸化膜２４のエッチング（図１２参照）において、突出部２２を完全にエッチング除去することができる。いいかえれば、後のエッチングで除去される程度の厚みを有する突出部２２を残しておく。また、突出部２２を後のエッチングで除去することにより、絶縁層２０の上面とシリコン基板１０の上面とが同一面を形成、ないしは絶縁層２０の上面がシリコン基板１０の上面より低くすることができる。
【００５０】
次に、図示しないが、パッド層１２を、フッ酸などのエッチャントを用いてエッチングする。このエッチングの際、突出部２２の一部もエッチングされる。
【００５１】
（４）ウエルの形成
次に、図１０に示すように、シリコン基板１０の露出面に、犠牲酸化膜２４を熱酸化法により形成する。犠牲酸化膜２４の膜厚は、たとえば１０〜２０ｎｍである。
【００５２】
続いて、犠牲酸化膜２４およびトレンチ１６を充填する絶縁層２０の表面に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、ｎウエルとなる領域の表面が露出するように開口されている。このレジスト層Ｒ２をマスクとして、リン，ヒ素などのｎ型不純物を１回もしくは複数回にわたってシリコン基板１０に注入することにより、シリコン基板１０内にｎ型レトログレードウエル３０を形成する。なお、レトログレードウエルは、シリコン基板１０の深い位置において、ウエルの不純物濃度のピークがあるウエルをいう。
【００５３】
図１１に示すように、犠牲酸化膜２４およびトレンチ１６を充填する絶縁層２０の表面に、レジスト層Ｒ３を形成する。レジスト層Ｒ３は、ｐウエルとなる領域の表面が露出するように開口されている。このレジスト層Ｒ３をマスクとして、ボロンなどのｐ型不純物を１回もしくは複数回にわたってシリコン基板１０に注入することにより、シリコン基板１０内にｐ型レトログレードウエル３２を形成する。
【００５４】
次に、図１２に示すように、犠牲酸化膜２４を、フッ酸などのエッチャントを用いてエッチングする。この際、突出部２２はエッチング除去される。こうして、トレンチ素子分離領域２３が形成される。
【００５５】
（５）ゲート電極の形成
次いで、図１３に示すように、トレンチ素子分離領域２３により画定された素子領域の上に、酸化膜２６を形成する。この酸化膜２６の一部は、ゲート酸化膜２８となる。
【００５６】
図１４に示すように、絶縁層２０および酸化膜２６の上にＣＶＤ法などによって、多結晶シリコン層４０を形成する。多結晶シリコン層４０はドーピングされいる。
【００５７】
多結晶シリコン層４０の表面に、金属シリサイド層４２を形成する。金属シリサイド層４２の材質としては、タングステン，チタン，モリブデンなどのシリサイドなどが挙げられ、その形成方法としては、スタッパリング法などを挙げることができる。
【００５８】
次に、金属シリサイド層４２の表面に酸化シリコン層４４を形成する。酸化シリコン層４４の形成方法としては、たとえばＣＶＤ法などが挙げられる。
【００５９】
図１５に示すように、酸化シリコン層４４の上に、ゲート電極４６を形成したい領域を被覆するような、レジスト層Ｒ４を形成する。次いで、このレジスト層Ｒ４をマスクとして、酸化シリコン層４４をエッチングする。
【００６０】
次に、図１６に示すように、レジスト層Ｒ４をアッシングにより除去する。
【００６１】
次に、図１７に示すように、酸化シリコン層４４をマスクとして、金属シリサイド層４２および多結晶シリコン層４０をエッチングする。このようにして、多結晶シリコン層４０と金属シリサイド層４２とからなるゲート電極４６を形成する。
【００６２】
（６）ソース／ドレインの形成
図１８に示すように、ｎ型レトログレードウエル３０を覆うレジスト層Ｒ５を形成する。このレジスト層Ｒ５をマスクとして、ｐ型レトログレードウエル３２中に、リンなどをイオン注入し、ｐ型レトログレードウエル３２中に、ソース／ドレイン領域を構成する低濃度のｎ型不純物拡散層５０ａを形成する。
【００６３】
レジスト層Ｒ５を除去した後、図１９に示すように、ｐ型レトログレードウエル３２を覆うレジスト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとして、ｎ型レトログレードウエル３０中に、ボロンなどをイオン注入し、ｎ型レトログレードウエル３０中に、ソース／ドレイン領域を構成する低濃度のｐ型不純物拡散層６０ａを形成する。
【００６４】
次に、レジスト層Ｒ６を除去した後、ＣＶＤ法などによって、絶縁層（図示しない）、たとえばシリコン窒化膜，シリコン酸化膜などを全面に形成する。次いで、図２０に示すように、反応性イオンエッチングなどによって、絶縁層を異方性エッチングすることにより、サイドウォール絶縁膜７０を形成する。
【００６５】
次に、図２１に示すように、ｎ型レトログレードウエル３０を覆うレジスト層Ｒ７を形成する。このレジスト層Ｒ７と、ゲート電極４６と、サイドウォール絶縁膜７０とをマスクとして、リンなどの不純物を、ｐ型レトログレードウエル３２中にイオン注入し、高濃度のｎ型不純物拡散層５０ｂを形成する。これにより、ＬＤＤ構造のｎ型不純物拡散層５０が形成される。
【００６６】
次に、レジスト層Ｒ７を除去した後、図２２に示すように、ｐ型レトログレードウエル３２を覆うレジスト層Ｒ８を形成する。このレジスト層Ｒ８と、ゲート電極４６と、サイドウォール絶縁膜７０とをマスクとして、ボロンなどの不純物を、ｎ型レトログレードウエル３０中にイオン注入し、高濃度のｐ型不純物拡散層６０ｂを形成する。これにより、ＬＤＤ構造のｐ型不純物拡散層６０が形成される。
【００６７】
次に、レジスト層Ｒ８をアッシング除去することにより、図２３に示すような、本実施の形態に係る半導体装置１００が完成する。
【００６８】
本実施の形態において特徴的なことは、主として次の点にある。
【００６９】
ＣＭＰ法を利用して、絶縁層２０およびストッパ層１４を平坦化した後、絶縁層２０とストッパ層１４とを同時にエッチングする工程を含む点である。
【００７０】
以下、この工程を含まない場合の不具合を、図２４および図２５を用いて説明する。
【００７１】
図２４に示すように、通常、トレンチを充填する絶縁層２２０を形成した後、ストッパ層２１４をストッパとして、絶縁層２２０とストッパ層２１４とをＣＭＰ法により平坦化している。この平坦化においては、絶縁層２２０の膜厚に関して、ばらつきが生じ、微調整が困難である。したがって、ＣＭＰ法により、絶縁層２２０とストッパ層２１４とを平坦化する際は、シリコン基板２１０が研磨されない程度に、これらの層を残す必要がある。そのため、絶縁層２２０は、シリコン基板２１０の素子が形成される領域の表面のレベルより突出した部分（突出部）２２２を有する。
【００７２】
この突出部２２２は、後の等方性エッチングの工程で除去される。しかし、突出部２２２は、ＣＭＰ法による研磨のばらつきを考慮した膜厚、たとえば１００〜２００ｎｍの膜厚を有している。このような膜厚を有する突出部２２２をそのまま等方性エッチングで除去すると、絶縁層２２０の上部の端部において、図２５に示すように、くぼみ２８０が生じてしまう。
【００７３】
このようにくぼみ２８０が生じると、トランジスタ特性における不具合、たとえば逆狭チャネル効果，ハンプ（Ｈｕｍｐ）などが生じる。また、くぼみ２８０に、ゲート電極を構成する電極材がたまると、ゲート電極のパターニングが良好に行われず、回路のショートの原因にもなる。
【００７４】
しかし、本発明においては、ＣＭＰ法により、絶縁層２０とストッパ層１４とを平坦化した後、絶縁層２０とストッパ層１４とを同時にエッチングし、ストッパ層１４と絶縁層２０とを薄膜化している。このように、薄膜化した分、パッド層１２をエッチングする工程および犠牲酸化膜２４をエッチングする工程において、突出部２０のエッチング量を十分に低減することが可能となる。このエッチングの量の低減によって、絶縁層２０の上部のくぼみの発生を抑制することができる。くぼみが発生するのを抑制した結果、トランジスタ特性における不具合、たとえば逆狭チャネル効果，ハンプ（Ｈｕｍｐ）を防止することができる。また、くぼみに電極材がたまらないため、ゲート電極のパターニングが良好に行われ、回路のショートを防止することができる。
【００７５】
上記実施の形態においては、ＣＭＰ法による絶縁層２０およびストッパ層１４の平坦化後、絶縁層２０およびストッパ層１４の選択比が順次大きくなるエッチングを３回おこなった。しかし、このエッチングにおいて、選択比は、上記の工程で示した範囲内であれば、選択比を順次大きくする態様をとらなくてもよい。また、このエッチングの回数は、３回に限定されず、１回であってもよいし、３回以外の複数回であってもよい。これ以外にも、上記実施の形態は、本発明の要旨を越えない範囲において、種々の変更が可能である。
【図面の簡単な説明】
【図１】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図３】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図４】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図５】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図６】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図７】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図８】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図９】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１０】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１１】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１２】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１３】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１４】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１５】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１６】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１７】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１８】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１９】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２０】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２１】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２２】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２３】実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２４】絶縁層とストッパ層とを同時にエッチングしない場合に生じる不具合を説明するための図である。
【図２５】絶縁層とストッパ層とを同時にエッチングしない場合に生じる不具合を説明するための図である。
【図２６】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２７】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２８】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２９】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【符号の説明】
１０        シリコン基板
１２        パッド層
１４        ストッパ層
１６        トレンチ
１８        トレンチ酸化膜
２０        絶縁層
２２        突出部
２３        トレンチ素子分離領域
２４        犠牲酸化膜
２６        酸化膜
２８        ゲート酸化膜
３０        ｎ型のレトログレードウエル
３２        ｐ型のレトログレードウエル
４０        多結晶シリコン層
４２        金属シリサイド層
４４        酸化シリコン層
４６        ゲート電極
５０        ｎ型不純物拡散層
５０ａ    低濃度のｎ型不純物拡散層
５０ｂ    高濃度のｎ型不純物拡散層
６０        ｐ型不純物拡散層
６０ａ    低濃度のｐ型不純物拡散層
６０ｂ    高濃度のｐ型不純物拡散層
７０        サイドウォール絶縁膜
８０        ｎ型ＭＯＳ素子
８２        ｐ型ＭＯＳ素子
１００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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