(57)【特許請求の範囲】
【請求項１】
欠陥メモリセルを含む不良メモリセル列または行を予備のメモリセル列または行と電気的に置換するための冗長回路機能を有する半導体記憶装置であって、
入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、
前記入力アドレスと前記不良アドレスとが一致する場合には、前記予備メモリセル列または行を選択する信号を発生する冗長メモリ選択信号発生手段と、
外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、
前記内部降圧回路は、
降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、
外部信号により設定された冗長回路テストモードにおいては、前記冗長メモリ選択信号に応じて、冗長メモリ非選択時には降圧回路を降圧動作状態に、冗長メモリ選択時には降圧回路を降圧動作停止状態にする前記降圧回路制御信号を前記降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備える、半導体記憶装置。
【請求項２】
欠陥メモリセルを含む不良メモリセル列または行を予備のメモリセル列または行と電気的に置換するための冗長回路機能を有する半導体記憶装置であって、
不良アドレスの有無を不揮発的に記憶する冗長機能記憶手段と、
入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、
前記入力アドレスと前記不良アドレスとが一致する場合には、前記予備メモリセル列または行を選択する冗長メモリ選択手段と、
外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、
前記内部降圧回路は、
降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、
外部信号により設定された冗長回路テストモードにおいては、前記冗長機能記憶手段の記憶に応じて、冗長メモリ非使用時には降圧回路を降圧動作状態に、冗長メモリ使用時には降圧回路を降圧動作停止状態にする前記降圧回路制御信号を前記降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備える、半導体記憶装置。
【請求項３】
前記外部信号により、冗長回路テストモード指定信号を発生する手段をさらに備え、
前記冗長機能記憶手段は、
第１の論理レベルに対応する第１の電位の入力端と、
第２の論理レベルに対応する第２の電位の入力端と、
前記第１の電位の入力端と前記第２の電位の入力端との間に直列に接続される抵抗体および不揮発性スイッチ手段とを含み、
前記降圧回路制御信号発生手段は、
前記冗長回路テストモード指定信号の入力する第１の入力端と、
前記抵抗体および不揮発性スイッチ手段の接続点に接続する第２の入力端と、
前記不揮発性スイッチ手段が遮断状態の場合、前記冗長回路テストモード時は降圧動作を停止状態とする信号を、前記冗長回路テストモード時以外は降圧動作状態とする信号を出力し、前記不揮発性スイッチ手段が導通状態の場合、前記冗長回路テストモード信号に関わりなく、降圧動作状態とする信号を出力する出力端とを含む、請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は製造中に発生する欠陥を救済することが可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）のような半導体記憶装置においては、メモリセルアレイの大容量化が進むに従って、チップ面積も増大し、不良ビットあるいはワード線の断線もしくは短絡等のワード線不良による製造歩留りの低下が問題となる。
【０００３】
このため、チップ内に正規のメモリセルの他に予備のメモリセル（以下、冗長ビットと呼ぶ）を予め形成しておき、メモリセルアレイ内の不良ビットやワード線不良を有する列または行を、予備のメモリ列またはメモリ行と置換えることにより、不良ビットやワード線不良を救済する冗長回路を設け、歩留りの向上を図ることが一般的である。
【０００４】
ところで、メモリの不良解析等においては、冗長ビットの使用の有無および救済された不良ビットのアドレスを製品段階においても、分解検査等のような非効率的な手段によらず知ることができれば便利である。
【０００５】
このような要請に応えるために、メモリ内に冗長メモリセルが不良メモリセルの置換に用いられたか否かを示す不揮発性記憶素子を設け、この不揮発性記憶素子の状態を読出すことによって、このメモリが冗長ビットを用いているか否かを知る技術が提案されている。
【０００６】
第１の従来例として、たとえば米国特許第４，４８０，１９９号明細書に上記技術が開示されている。
【０００７】
図９に、上記冗長ビットの使用検出の回路ＤＴを示す。
回路ＤＴは、電源電圧ＶＣＣと内部回路ＣＢに接続した外部端子ＥＸＴとの間に固定記憶素子としてのヒューズＦとダイオード接続されたＭＯＳトランジスタＱＴ１、ＱＴ２とを直列に含むように構成される。
【０００８】
冗長メモリセルが、正規のメモリセルアレイの不良メモリセルの機能的置換に用いられている場合は、ヒューズＦを切断し、そうでない場合はヒューズＦを非切断とする。このヒューズの切断はメモリのテスト後に行なわれる。
【０００９】
通常の動作では外部端子ＥＸＴの電圧は、電位ＶＣＣと接地電位の範囲内であり、トランジスタＱＴ１、ＱＴ２はオフとなり、ヒューズＦを外部端子ＥＸＴから電気的に分離する。このため、ヒューズＦは通常動作には全く影響を与えない。
【００１０】
メモリが冗長メモリセルを用いているか否かをチェックするときは、外部端子ＥＸＴに電源電位ＶＣＣよりもトランジスタＱＴ１およびＱＴ２のしきい値の和分だけ高い電圧を印加することによって、トランジスタＱＴ１、ＱＴ２をオンとし、ヒューズＦの断／非断状態を端子ＥＸＴから端子ＶＣＣに至る電流の有無によって判定できる。
【００１１】
しかし、この方法ではテスト時に通常の電源電圧以上の高電圧を印加する必要があって、操作が複雑であり、また、冗長ビットと置換されているアドレスまでを知ることはできない。
【００１２】
そこで、このような問題点を改善した第２の従来例が、特開昭６０−１５１８９９号公報に開示されている。
【００１３】
図１０は、この第２の従来例の構成を示す概略ブロック図である。以下その構成とデータの読出動作を簡単に説明する。
【００１４】
図１０において、ロウアドレスバッファ１ａ、カラムアドレスバッファ１ｂは外部からマルチプレクス方式で供給されるアドレス信号Ａｘｉ、Ａｙｉを受けて、内部相補アドレス信号ａｘｉ、／ａｘｉおよびａｙｉ、／ａｙｉをそれぞれ形成する。
【００１５】
また、ロウアドレスデコーダ２ａ、カラムアドレスデコーダ２ｂは、上記内部相補アドレス信号を受けて、ワード線選択信号とデータ線選択信号とをそれぞれ形成する。
【００１６】
ワード線選択信号はワード線ドライバ５に供給され、アドレスＡｘｉに対応するワード線ドライバを選択し駆動可能にする。また、データ線選択信号はメモリアレイ６内の各データ線ごとに設けられたカラムスイッチ７に供給される。
【００１７】
カラムアドレスデコーダ２ｂから出力される選択信号によってオンされたカラムスイッチ７を介して、アドレスＡｙｉに対応された１本のデータ線のデータがセンスアンプ８によって増幅され、出力バッファ１０によって入出力用端子１１に出力される。
【００１８】
一方、上記メモリアレイ６の一方の側には、予備のメモリ行６ｓが設けられている。
【００１９】
アドレス比較回路３は内部に欠陥ビットや断線等の欠陥を有する不良ワード線のアドレスを、ヒューズのようなプログラム素子により記憶可能な不良アドレス記憶手段（図示せず）を備え、外部から入力されるアドレス信号と内部に記憶されている不良アドレスとを比較し、入力されたアドレスが不良アドレスと一致するか否かを検出する。
【００２０】
そして、入力されたアドレスと不良アドレスとが一致すると、冗長デコーダ４を動作させるような信号φｘｉｊ  が形成され、冗長デコーダ４に供給されるとともに、冗長デコーダ４からは、デコーダ禁止信号／φｅ  が形成されてロウアドレスデコーダ２ａに供給される。一方、冗長デコーダ４によって、予備メモリ行を選択させるような“Ｈ”レベルの冗長選択信号φｒ  が形成され、冗長ワードドライバ５ｓに供給される。これによって、冗長ワードドライバ５ｓが駆動され、予備メモリ行６ｓのワード線が選択レベルにされる。
【００２１】
また、冗長デコーダ４から出力されたデコーダ禁止信号／φｅ  によって、ロウアドレスデコーダ２ａのすべての動作が禁止され、ワード線ドライバ５が非選択状態にされ、メモリアレイ６内の正規のワード線が選択レベルにされないようになる。
【００２２】
一方、入力されたアドレスが不良アドレスと一致しない場合には、冗長デコーダ４からハイレベルの冗長選択信号φｒ  が出力されないで、代わりにデコーダイネーブル信号φｅ  が出力される。このイネーブル信号φｅ  がロウアドレスデコーダ２ａに供給されて、デコーダ２ａが動作され、入力アドレスＡｘｉに対応したワード線ドライバ５が駆動されてメモリアレイ６内の正規のワード線が選択レベルにされるようになっている。
【００２３】
さらに、この第２の従来例では、外部から供給されるチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳのような制御信号に基づいて、内部回路を制御する信号φｘ  、φｙ  、φｍａとを形成する内部信号発生回路１３が設けられている。さらに、チップセレクト信号ＣＳのような制御信号が入力されるコントロール端子１４に印加される信号のレベルが、たとえば通常のメモリ動作時の“Ｈ”レベル（＋５Ｖ）よりも高いレベルにされたような場合に、これを検知して所定の内部信号φｃ  を出力する特殊条件判定回路１５が設けられている。
【００２４】
この内部信号φｃ  は、上記冗長デコーダ４から出力される冗長選択信号φｒ  とともにＡＮＤゲート回路１６に入力されている。また、上記特殊条件判定回路１５が接続されているコントロール端子１４以外の他のコントロール端子１７と回路の接地点との間には、スイッチＭＯＳＦＥＴ１８が接続され、このＭＯＳＦＥＴ１８は、上記ＡＮＤゲート回路１６の出力信号によってオン／オフ動作されるようになっている。
【００２５】
したがって、／ＣＳ信号が印加されるチップセレクト端子のようなコントロール端子１４に、通常よりも高いレベルの電圧を印加した状態で、アドレスＡｘ  を次々と変化させながら、すべてのワード線をスキャンさせるとともに、ＭＯＳＦＥＴ１８の接続されたコントロール端子１７を監視する。
【００２６】
このとき、不良アドレスがアクセスされると、ＡＮＤゲート回路１６の出力レベルが“Ｈ”レベルにされて、ＭＯＳＦＥＴ１８がオンされる。その結果、コントロール端子１７にリーク電流が流れるので、これを外付け装置によって検出してやれば、救済アドレス（不良アドレス）を知ることができる。
【００２７】
【発明が解決しようとする課題】
従来の冗長メモリの使用状態を判定可能な半導体記憶装置は、以上のような構成であったので以下の問題点があった。
【００２８】
すなわち、第１の従来例においては、第１にはテストモードにおいて通常使用される電源電圧以上の電圧を印加する必要があること、および、第２には不良ビットの存在するアドレスを知ることができないことである。
【００２９】
さらに、第２の従来例では、上記第２の問題点は対策がとられているものの、第１および第２の従来例とも製品段階でのテストにおいては、パッケージの外部端子の１つを冗長ビットが使用されているか否かの判定用として用いることが必要な点である。
【００３０】
ＤＲＡＭ等では商品規格上外部端子の数が一定数に制限されている。一方で、メモリ容量の増大に伴い、アドレス信号入力用やデータ入出力用に用いるべき外部端子数は増加し、空きの外部端子は事実上存在しない。このため、他の信号用に用いられている外部端子を冗長ビット使用の判定用に流用せざるを得ない。したがって、判定時には電源電圧以上の特別な電圧を必要とし、またこの特別な電圧のためこの外部端子に接続される内部回路素子が損なわれたり、あるいは異常電流が生じたり、メモリの信頼性を低下させるという問題を有していた。
【００３１】
この発明は、以上のような問題点を解決するためになされたもので、以下を目的とする。
【００３２】
すなわち、冗長ビット判定時に他の目的に供されている外部端子を流用する必要をなくし、ひいては、テスト中に電源電圧以上の特別な電圧を印加する必要のない半導体記憶装置を提供することである。
【００３３】
この発明の別の目的は、不良ビットの存在するアドレスを、外部から電気的に判断し得る機能を有する半導体記憶装置を提供することである。
【００３４】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、入力アドレスと不良アドレスとが一致する場合には予備メモリセル列または行を選択する信号を発生する冗長メモリ選択信号発生手段と、外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、内部降圧回路は、降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、外部信号により設定された冗長回路テストモードにおいては、冗長メモリ選択信号に応じて、冗長メモリ非選択時には降圧回路を降圧動作状態に、冗長メモリ選択時には降圧回路を降圧動作停止状態にする降圧回路制御信号を降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備えている。
【００３５】
請求項２記載の半導体記憶装置は、不良アドレスの有無を不揮発的に記憶する冗長機能記憶手段と、入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、入力アドレスと不良アドレスとが一致する場合には予備メモリセル列または行を選択する冗長メモリ選択手段と、外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、内部降圧回路は、降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、外部信号により設定された冗長回路テストモードにおいては、冗長機能記憶手段の記憶に応じて、冗長メモリ非使用時には降圧回路を降圧動作状態に、冗長メモリ使用時には降圧回路を降圧動作停止状態にする降圧回路制御信号を降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備える。
【００３６】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置の構成に加えて、外部信号により冗長回路テストモード指定信号を発生する手段をさらに備え、冗長機能記憶手段は、第１の論理レベルに対応する第１の電位の入力端と、第２の論理レベルに対応する第２の電位の入力端と、第１の電位の入力端と第２の電位の入力端との間に直列に接続される抵抗体および不揮発性スイッチ手段とを含み、降圧回路制御信号発生手段は、冗長回路テストモード指定信号の入力する第１の入力端と、抵抗体および不揮発性スイッチ手段の接続点に接続する第２の入力端と、不揮発性スイッチ手段が遮断状態の場合、冗長回路テストモード時は降圧動作を停止状態とする信号を、冗長回路テストモード時以外は降圧動作状態とする信号を出力し、不揮発性スイッチ手段が導通状態の場合、冗長回路テストモード信号に関わりなく、降圧動作状態とする信号を出力する出力端とを含む。
【００３７】
【作用】
請求項１記載の半導体記憶装置においては、冗長回路テストモード中は、入力アドレスに応じて冗長メモリが選択されたときには、冗長メモリ選択信号に応じて内部降圧回路は降圧動作を停止し、外部電圧をそのまま供給する。
【００３８】
請求項２記載の半導体記憶装置においては、冗長回路テストモード中は、不良ビットが存在して冗長メモリが使用されている場合には、予め不揮発性の冗長機能記憶手段に記憶されている情報に応じて、内部降圧回路は降圧動作を停止し外部電圧をそのまま供給する。
【００３９】
請求項３記載の半導体記憶装置においては、請求項２記載の半導体記憶装置における不揮発性の冗長機能記憶手段は、第１の電位と第２の電位との間に直列に接続された抵抗体および不揮発性スイッチ手段からなる。抵抗体とスイッチ手段の接続点の電位は、スイッチ手段の開閉状態により、第１の電位あるいは第２の電位を保持するので、これを記憶情報として請求項２と同様の作用を奏する。
【００４０】
【実施例】
図１は、本発明の第１の実施例である半導体記憶装置の構成を示す概略ブロック図である。
【００４１】
タイミング発生回路１２２は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥの特定の組合せ、たとえば、ＷＣＢＲ（／ＷＥ、／ＣＡＳビフォア／ＲＡＳ）で冗長回路テストモードに入る信号ｔｅ  を出力する。ここで、ＷＣＢＲとは、通常の動作状態ではあり得ない、／ＲＡＳ信号が“Ｈ”レベルから“Ｌ”レベルへ立下がる前のタイミングで、／ＷＥ信号および／ＣＡＳ信号が“Ｈ”レベルから“Ｌ”レベルへ立下がるという信号の組合せをいう。
【００４２】
ロウおよびコラムアドレスバッファ１１２は、アドレス信号Ａ０、Ａ１、…、Ａｎ  に応じて、アドレス比較回路１１８、行デコーダ１０６および列デコーダ１０４に内部アドレス信号を出力する。
【００４３】
アドレス比較回路１１８は、この内部アドレス信号とフェールアドレスメモリ１２０に予めヒューズ素子等により記憶されている不良アドレスとを比較する。両者が一致した場合は、アドレス比較回路１１８から行デコーダ１０６に選択禁止信号が、スペアデコーダ１１６に選択信号が出力される。列デコーダ１０４からの信号により、選択された予備メモリアレイ１１４中のメモリセルのビットデータは、センスアンプ１０８により増幅され、出力バッファ１３０に出力され、最終的にデータ入出力端子に出力される。
【００４４】
書込動作は基本的に以上と逆の動作である。
ここで、冗長回路テストモード信号およびスペアデコーダ選択信号は、ＮＡＮＤ回路１３２に入力する。冗長回路テストモードに入り、かつ冗長メモリが選択されたときのみ、両信号ともに“Ｈ”レベルとなって、ＮＡＮＤ回路１３２の出力信号が“Ｌ”レベルとなる。ＮＡＮＤ回路１３２の出力信号は、電圧降圧回路１２６に入力する。この信号が“Ｌ”レベルの場合には、降圧回路は降圧動作を停止して、外部電圧ｅｘｔ．ＶＣＣをそのまま出力する。
【００４５】
図２は、図１中のＮＡＮＤ回路１３２および電圧降圧回路１２６のブロック図である。
【００４６】
信号ｔｅ  は、冗長セル使用判定の冗長回路テストモード用の制御信号である。信号Ｂは、冗長セルのアドレスデコード信号である。信号Ｃは内部降圧回路の制御信号である。
【００４７】
また、図３はこの発明の動作を示すタイミング図である。
次に動作について説明する。冗長セル使用判定用の冗長回路テストモードは、たとえば前述のＷＣＢＲによってエントリし、ＣＢＲまたは／ＲＡＳオンリリフレッシュによって解除される。冗長回路テストモードにエントリすると、制御信号ｔｅ  は“Ｌ”レベルから“Ｈ”レベルに変化する。この信号ｔｅ  は、冗長回路テストモード期間中は“Ｈ”レベルを維持し、特殊テストモード解除によって“Ｈ”レベルから“Ｌ”レベルに変化する。また、通常動作時、スタンバイ時は、“Ｌ”レベルのままである。
【００４８】
冗長セルのアドレスデコード信号Ｂは、冗長セル使用時は／ＲＡＳのセットによって“Ｌ”レベルから“Ｈ”レベルになり、／ＲＡＳ信号のリセットによって“Ｈ”レベルから“Ｌ”レベルになる。冗長メモリ非選択時には、この信号Ｂは、“Ｌ”レベルのままで変化しない。
【００４９】
次に信号Ｃは、内部降圧回路制御信号で、この信号が“Ｈ”レベルのときは、内部降圧回路が動作して、“Ｌ”レベルのときは、内部降圧回路は動作しない。図２から明らかなように、信号ｔｅ  、Ｂが両方とも“Ｈ”レベルのときに、信号Ｃは“Ｌ”レベルになり、信号ｔｅ  、Ｂのどちらか一方、あるいは両方ともが“Ｌ”レベルのときには、信号Ｃは“Ｈ”レベルになる。すなわち、この冗長回路テストモードにおいて、冗長メモリ選択時に限って、冗長回路テストモード期間中に内部降圧回路の降圧動作が止まることになる。
【００５０】
内部降圧回路動作時は、（外部電圧ｅｘｔ．ＶＣＣ）＞（内部電圧ｉｎｔ．ＶＣＣ）であり、内部降圧回路が止まれば、（外部電圧ｅｘｔ．ＶＣＣ）＝（内部電圧ｉｎｔ．ＶＣＣ）となる。
【００５１】
よって、この冗長回路テストモード期間中に冗長メモリセルが選択されている間は、降圧された電源電圧でなく、外部電源電圧で動作することになるので、電源電流を測定したり、アクセスタイムを測定することによって、その時の入力アドレスに応じて冗長メモリが選択されているかどうかを判別できる。
【００５２】
図４は、この発明の第２の実施例の構成を示す概略ブロック図である。基本的な構成は、第１の実施例と同様である。
【００５３】
異なる点は、内部電圧降圧回路１２６の制御信号を発生するのは、論理回路１３６であり、論理回路１３６への入力信号が、冗長回路テストモード信号ｔｅ  と不揮発性記憶回路１３４の出力信号である点である。
【００５４】
不揮発性記憶回路１３４の記憶情報は、フェールアドレスメモリ１２０に不良アドレス情報を設定する際に、同時に設定される。
【００５５】
図５は、図４中の不揮発性記憶回路１３４および論理回路１３６のブロック図である。図５において、高抵抗値の抵抗素子１４０とレーザトリミング用のヒューズ素子１４２とは直列に接続されている。ＮＡＮＤ回路１４４の１つの入力端と、高抵抗素子１４０およびヒューズ素子１４２の接続点とは接続されている。ＮＡＮＤ回路１４４のもう１つの入力端には、第１の実施例と同様冗長回路テストモード信号ｔｅ  が入力している。
【００５６】
図６は、この第２の実施例の動作を示すタイミング図である。
次に動作について説明する。まず第１に、冗長メモリを使用するときには、レーザトリミングで冗長メモリに切換えるためのフェールアドレスメモリ１２０中のヒューズ素子を切断するが、そのときに図５のヒューズ素子１４２も切断する。冗長メモリ未使用時には、このヒューズ素子１４２は切断しない。
【００５７】
図６に示したように、冗長メモリ未使用時には高抵抗素子１４０によって、信号Ｂは“Ｌ”レベルになり、信号ｔｅ  に関係なく信号Ｃは“Ｈ”レベルのままで、内部降圧回路は動作する。
【００５８】
次に冗長メモリ使用時には、ヒューズ素子１４２が切断されるために、信号Ｂは“Ｈ”レベルになる。したがって、冗長回路テストモードエントリによって、制御信号ｔｅ  が“Ｌ”レベルから“Ｈ”レベルになった場合には、信号Ｃは“Ｈ”レベルから“Ｌ”レベルに変化して、内部降圧回路は停止する。冗長回路テストモード解除で、信号ｔｅ  が“Ｈ”レベルから“Ｌ”レベルに変化すると、信号Ｃは“Ｌ”レベルから“Ｈ”レベルに変化して、内部降圧回路は再び動作するようになる。
【００５９】
したがって、冗長メモリを使用している場合には、冗長回路テストモード中に内部降圧回路が動作を停止し、外部電圧で動作するので、アクセスタイムや消費電流が変化し、冗長メモリの使用の有無を電気的に判別できる。
【００６０】
図７は、この発明の第２の実施例を変形した第３の実施例である。図７において、レーザトリミング用のヒューズ素子１４２と高抵抗値の抵抗素子１４０は直列に接続している。ＮＡＮＤ回路１４４の１つの入力端は、インバータ１４６を介して、ヒューズ素子１４２および高抵抗素子１４０の接続点と接続している。ＮＡＮＤ回路１４４のもう１つの入力端には、第１の実施例と同様に冗長回路テストモード信号ｔｅ  が入力している。
【００６１】
図８は、この第３の実施例の動作を示すタイミング図である。
次に動作について説明する。ヒューズ素子１４２は第２の実施例と同様に冗長メモリ使用時のみ切断するようにする。図８に示したように、冗長メモリ未使用時には高抵抗素子１４０によって、信号Ｂは“Ｌ”レベルになり、信号Ｃは“Ｈ”レベルで内部降圧回路は動作する（この場合、信号ｔｅ  には依存しない。）。
【００６２】
次に、冗長メモリ使用時にはヒューズ素子１４２が切断されているために、信号Ｂは“Ｈ”レベルになる。したがって、冗長回路テストモードエントリによって、信号ｔｅ  が“Ｈ”レベルになると、信号Ｃは“Ｌ”レベルになる。また、冗長回路テストモードが解除されると、信号ｔｅ  は“Ｌ”レベルになるために、信号Ｃは“Ｈ”レベルに戻ることになる。
【００６３】
したがって、第２の実施例と同様に、冗長メモリを使用している場合には、冗長回路テストモード中は、外部電圧で動作することになり、アクセスタイムや消費電流の変化から冗長メモリの使用の有無を判別できる。
【００６４】
【発明の効果】
請求項１記載の半導体記憶装置においては、冗長回路テストモード中に、冗長メモリが選択されると内部降圧回路が動作を停止し、外部電圧で動作するので、不良ビットに対応するアドレスにおいてのみアクセスタイムや消費電流が変化する。このため、電気的に不良ビットのアドレスを判別できるだけでなく、外部端子に規定値以外の電圧を印加したりする必要がない。
【００６５】
請求項２記載の半導体記憶装置においては、冗長メモリを使用している場合には、冗長回路テストモード中に内部降圧回路が動作を停止し、外部電圧で動作するので、アクセスタイムや消費電流が変化する。このため、電気的に冗長メモリの使用の有無を判別できるだけでなく、外部端子に規定値以外の電圧を印加したりする必要がない。
【００６６】
請求項３記載の半導体記憶装置においては、予め不揮発性の冗長機能記憶手段に記憶させた情報を基に、冗長メモリを使用している場合には冗長回路テストモード中に、内部降圧回路が動作を停止し外部電圧で動作するので、請求項２と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置の概略ブロック図である。
【図２】第１の実施例の要部ブロック図である。
【図３】第１の実施例の動作を示すタイミングチャートである。
【図４】本発明の第２の実施例を示す概略ブロック図である。
【図５】第２の実施例の要部ブロック図である。
【図６】第２の実施例の動作を示すタイミングチャートである。
【図７】本発明の第３の実施例の要部ブロック図である。
【図８】第３の実施例の動作を示すタイミングチャートである。
【図９】第１の従来例の要部ブロック図である。
【図１０】第２の従来例を示す概略ブロック図である。
【符号の説明】
１ａ  ロウアドレスバッファ、１ｂ  カラムアドレスバッファ、２ａ  ロウアドレスデコーダ、２ｂ  カラムアドレスデコーダ、３  アドレス比較回路、４冗長デコーダ、５  ワード線ドライバ、５ｓ  冗長ワードドライバ、６  メモリアレイ、６ｓ  予備メモリ行、７  カラムスイッチ、８  センスアンプ、９  メインアンプ、１０  出力バッファ、１１  入出力端子、１２  入力バッファ、１３  内部信号形成回路、１４  コントロール端子、１５  特殊条件判定回路、１６  ＡＮＤゲート回路、１７  特定ピン（コントロール端子）、１８  スイッチ素子、１００  半導体記憶装置、１０２  メモリセルアレイ、１０４  列デコーダ、１０６  行デコーダ、１０８  センスアンプ、１１０  入出力回路、１１２行および列アドレスバッファ、１１４  予備メモリアレイ、１１６  スペアデコーダ、１１８  アドレス比較回路、１２０  フェールアドレスメモリ、１２２タイミング発生回路、１２４  基準電圧発生回路、１２６  電圧降圧回路、１２８  入力バッファ、１３０  出力バッファ、１３２  ＮＡＮＤ回路、１３４不揮発性記憶回路、１３６  論理回路、１４０  高抵抗素子、１４２  ヒューズ素子、１４４  ＮＡＮＤ回路、１４６  インバータ。
【図１】
0003600647.tif 000002
【図２】
0003600647.tif 000003
【図３】
0003600647.tif 000004
【図４】
0003600647.tif 000005
【図５】
0003600647.tif 000006
【図６】
0003600647.tif 000007
【図７】
0003600647.tif 000008
【図８】
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【図９】
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【図１０】
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