(57)【特許請求の範囲】
【請求項１】
メモリアレイと、該メモリアレイ内の所望のメモリセルを選択するため外部から入力されるアドレス信号を取り込むアドレス入力回路と、入力されたアドレス信号をデコードして対応するメモリセルを選択するための信号を形成するデコーダ回路と、選択されたメモリセルから読み出された信号を外部へ出力する出力回路と、外部から入力されるライト・データを取り込むデータ入力回路と、外部から入力されるバイト選択信号を取り込むレジスタとを備えた半導体記憶装置において、
上記データ入力回路は、第１の入力レジスタとこれに縦続接続された第２の入力レジスタとからなり、第１の入力レジスタは、外部制御端子の電位状態に応じて入力データをそのまま通過させる状態または一旦入力データをラッチさせる状態のいずれかに切換え可能に構成され、上記バイト選択信号に応じてバイト単位で少なくとも上記メモリアレイへのライト・データの書込みが可能に構成されていることを特徴とする半導体記憶装置。
【請求項２】
上記アドレス入力回路は、縦続接続された２段構成のレジスタからなり、前段のアドレス・レジスタと後段のアドレス・レジスタのアドレスを比較するコンパレータと、該コンパレータによりアドレスの一致が検出された場合に上記メモリアレイから読み出されたデータの代わりに上記データ入力回路に保持されているデータを出力回路に供給するデータ・マルチプレクサとを備えていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
内部回路をレイト・ライト仕様のクロック同期型スタティックＲＡＭと同一構成とするとともに、ライト・データの入力回路を縦続接続されたレジスタの２段構成とし、前段のレジスタは入力データをそのまま通過させる状態または一旦入力データをラッチさせる状態のいずれかに切換え可能な構成を有するように設計して、ノーマル・ライト仕様のクロック同期型スタティックＲＡＭとレイト・ライト仕様のクロック同期型スタティックＲＡＭとを同一の半導体チップとして提供することを特徴とする半導体記憶装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の設計手法さらには２種類の半導体記憶装置の共通設計に適用して有効な技術に関し、例えばクロック同期型半導体記憶装置に利用して有効な技術に関する。
【０００２】
【従来の技術】
同期型スタティックＲＡＭ（以下、シンクロナスＳＲＡＭと略す）には、大型コンピュータのメインメモリ等に使用されるノーマル・ライト仕様のＳＲＡＭと、ＥＷＳ（エンジニアリング・ワーク・ステーション）のキャッシュメモリ等に使用されるレイト・ライト仕様のＳＲＡＭとがある。
【０００３】
ノーマル・ライト仕様のＳＲＡＭは、書込みアドレスとライトデータとが同時にメモリに取り込まれ直ちにメモリアレイに書込みが行われる。一方、レイト・ライト仕様のＳＲＡＭは、ライトデータが書込みアドレスよりも１サイクル遅いタイミングで取り込まれ、しかも実際にメモリアレイに書込みが行なわれるのは次の書込みアドレスが入力されるサイクルである。
【０００４】
【発明が解決しようとする課題】
従来のノーマル・ライト仕様のＳＲＡＭとレイト・ライト仕様のＳＲＡＭは、外部から見たタイミングの違いが僅かであるにもかかわらず、別々に設計されていた。しかるに、ＳＲＡＭを含む半導体集積回路の製品寿命は近年ますます短くなって来ているため、ノーマル・ライト仕様のシンクロナスＳＲＡＭとレイト・ライト仕様のシンクロナスＳＲＡＭを別々に設計していたのでは、新製品の開発期間が長くなるとともに、コストも高くなってしまうという問題点があった。
【０００５】
この発明の目的は、開発期間が短くしかも価格競争力のある製品を効率がよく設計することができるシンクロナスＳＲＡＭの設計手法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【０００７】
すなわち、ノーマル・ライト仕様のシンクロナスＳＲＡＭの内部回路をレイト・ライト仕様のシンクロナスＳＲＡＭの内部回路と同一構成とするとともに、ライト・データの入力レジスタ（もしくはバッファ）を２段構成とし、前段のライト・データの入力レジスタは例えば外部制御端子の電位状態に応じて入力データをそのまま通過させる状態または一旦入力データをラッチさせる状態のいずれかに切換え可能な構成を有するようにした。
【０００８】
具体的には、メモリアレイと、該メモリアレイ内の所望のメモリセルを選択するため外部から入力されるアドレス信号を取り込むアドレス入力回路と、入力されたアドレス信号をデコードして対応するメモリセルを選択するための信号を形成するデコーダ回路と、選択されたメモリセルから読み出された信号を外部へ出力する出力回路と、外部から入力されるライト・データを取り込むデータ入力回路とを備えた半導体記憶装置において、上記データ入力回路は、第１の入力レジスタとこれに縦続接続された第２の入力レジスタとからなり、第１の入力レジスタは、外部制御端子の電位状態に応じて入力データをそのまま通過させる状態または一旦入力データをラッチさせる状態のいずれかに切換え可能に構成する。
【０００９】
上記した手段によれば、ノーマル・ライト仕様とレイト・ライト仕様のシンクロナスＳＲＡＭを同一チップ化を図ることができるため、新製品の開発においてはレイト・ライト仕様のＳＲＡＭの内部回路のみ設計すればよいので開発期間を短縮できるとともに、製造ラインも一つで済むので価格競争力のある製品を提供することができる。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。図１は本発明を適用したシンクロナスＳＲＡＭの一実施例を示すブロックである。
【００１１】
図１において、１０は複数のメモリセルがマトリックス状に配置されたメモリアレイ、１１Ａは外部から入力されるアドレス信号ＳＡ０〜ＳＡ１６を取り込んで保持する第１のアドレス・レジスタ、１１Ｂはアドレス・レジスタ１１Ａに取り込まれたアドレス信号をさらにラッチして保持する第２のアドレス・レジスタで、これらのアドレス・レジスタ１１Ａ，１１Ｂはクロック信号に同期してアドレス信号をラッチする。１２は上記アドレス・レジスタ１１Ａまたは１１Ｂに保持されているアドレス信号のいずれか一方を選択するアドレス・マルチプレクサ、１３はこのアドレス・マルチプレクサ１２により選択されたアドレス信号をデコードして上記メモリアレイ１０内の対応するワード線およびデータ線を選択するデコーダ回路である。
【００１２】
図示しないが、このデコーダ回路１３は、通常の汎用メモリと同様に入力アドレスに対応したワード線を選択するＸデコーダと、入力アドレスに対応したデータ線を選択するＹデコーダとにより構成される。メモリアレイ１０からは入力アドレス信号ＳＡ０〜ＳＡ１６によって、１バイトごとに１ビットのパリティを有する４バイト（３６ビット）のデータが読み出され、センスアンプ回路１４によって増幅され、データ・マルチプレクサ１５を介して出力データ・レジスタ１６に保持される。１７Ａは外部から入力される４バイトのライト・データ信号ＤＱａ０〜ＤＱａ８，ＤＱｂ０〜ＤＱｂ８，ＤＱｃ０〜ＤＱｃ８，ＤＱｄ０〜ＤＱｄ８を取り込んで保持する第１の入力データ・レジスタ、１７Ｂは入力データ・レジスタ１７Ａに取り込まれたライト・データ信号をさらにラッチして保持する第２の入力データ・レジスタである。第２の入力データ・レジスタ１７Ｂに取り込まれたライト・データはライト・ドライバ１８を介してメモリアレイ１０に供給されて、そのとき選択されているメモリセルへ書込みが行なわれる。
【００１３】
このように、入力データ・レジスタを２段設けた点は、従来のノーマル・ライト仕様のシンクロナスＳＲＡＭにもレイト・ライト仕様のシンクロナスＳＲＡＭにもない構成である。しかも、この実施例のシンクロナスＳＲＡＭでは、上記第１の入力データ・レジスタ１７Ａは、外部端子として設けられたモード制御端子ＣＴＲＬの電位に応じて、外部から入力されたライト・データをそのまま第２の入力データ・レジスタ１７Ｂへ供給する動作（以下、これをレイト・ライト・モードと称する）または外部から入力されたライト・データを一旦ラッチしてから第２の入力データ・レジスタ１７Ｂへ供給する動作（以下、これをノーマル・ライト・モードと称する）とを選択的に行なうように構成されている。
【００１４】
また、本実施例のシンクロナスＳＲＡＭは、第２の入力データ・レジスタ１７Ｂに保持されている４バイトのライト・データを全てメモリアレイ１０に供給したりメモリアレイ１０から読み出された４バイトのリード・データをすべて出力することを外部から指示するためのグローバルライト信号／ＳＷＥを取り込むグローバルライト信号ラッチ回路１９、４バイトのライト・データのうちいずれか１バイトのデータを上記メモリアレイ１０へ供給することを指示する２ビットのバイト選択信号／ＳＷＥａ，ｂ，ｃ，ｄを取り込むバイト選択信号ラッチ回路２０Ａおよびこのラッチ回路２０Ａに取り込まれたバイト選択信号をさらにラッチして保持する第２のバイト選択信号ラッチ回路２０Ｂとが設けられている。前段のラッチ回路２０Ａは２ビットのバイト選択信号／ＳＷＥａ，ｂ，ｃ，ｄをデコードして４ビットの内部バイト選択信号を形成し、保持する機能を有している。２１は外部から供給される当該ＳＲＡＭを選択するチップ選択信号／ＳＳを取り込むチップ選択信号ラッチ回路である。
【００１５】
この実施例のシンクロナスＳＲＡＭには、外部から供給されるクロックＫ，／Ｋに基づいて第１のアドレス・レジスタ１１Ａから第２のアドレス・レジスタ１１Ｂへのアドレス転送タイミングや第１の入力データ・レジスタ１７Ａから第２の入力データレジスタ１７Ｂへのデータ転送タイミング等を与えるクロックを形成するクロック制御回路２２と、第１のアドレス・レジスタ１１Ａに取り込まれたアドレスと第２のアドレス・レジスタ１１Ｂに保持されているアドレスとを比較するコンパレータ２３とが設けられている。上記データ・マルチプレクサ１５は、このコンパレータ２３の一致検出信号および上記第２バイト選択信号ラッチ回路２０Ｂからのバイト選択信号に基づいて上記メモリアレイ１０から読み出されたリード・データまたは第２入力データ・レジスタ１７Ｂに保持されているデータのいずれかを選択して出力データ・レジスタ１６に供給する。出力データ・レジスタ１６に取り込まれたデータは、出力バッファ２４を介して外部へ出力される。また、この出力バッファ２４からの出力タイミングおよび４バイトのデータのすべてまたはそのうちいずれのバイトを出力するか制御可能な出力制御用レジスタ２５が設けられている。
【００１６】
上記のように、アドレスを比較するコンパレータ２３と、上記メモリアレイ１０から読み出されたリード・データまたは第２入力データ・レジスタ１７Ｂに保持されているデータのいずれかを選択して出力データ・レジスタ１６に供給するデータ・マルチプレクサ１５とが設けられているのは、レイト・ライト・モードでは前述したように、実際にメモリアレイ１０へデータが書き込まれるのはライト・データが入力データ・レジスタ１７Ｂに取り込まれた時点ではなく、次のライト・データが入力されるサイクルであるため、その前に同一アドレスのデータの読出しが行なわれた場合、メモリアレイ１０内には最新のデータがないので、そのときまだ入力データ・レジスタ１７Ｂに保持されているライト・データを外部へ出力できるようにするためである。
【００１７】
なお、上記実施例のシンクロナスＳＲＡＭにおいて、外部から入力される制御信号のうち符号の前に「／」が付されている制御信号は、ロウレベルが有効レベルであることを示している。また、この実施例のシンクロナスＳＲＡＭは、上記モード制御端子ＣＴＲＬを、チップ外部において例えばボンディングワイヤを介して電源電圧端子または接地端子に接続するなどして電位を直流的に固定することで、モードを設定することができる。
【００１８】
以下、この実施例のシンクロナスＳＲＡＭの機能を、図２および図３に示されている従来のノーマル・ライト仕様のシンクロナスＳＲＡＭのブロック構成図およびタイミングチャートと、図４および図５に示されているレイト・ライト仕様のシンクロナスＳＲＡＭのブロック構成図およびタイミングチャートと参照しながら説明する。
【００１９】
前述のように、本実施例のシンクロナスＳＲＡＭは、図４に示されているレイト・ライト仕様のシンクロナスＳＲＡＭと類似の構成を有しており、入力データ・レジスタが２段構成にされている点のみが異なる。そして、本実施例のシンクロナスＳＲＡＭでは、第１の入力データ・レジスタ１７Ａが、外部端子として設けられたモード制御端子ＣＴＲＬの電位に応じて、外部から入力されたライト・データをそのまま第２の入力データ・レジスタ１７Ｂへ供給する動作（レイト・ライト・モード）または外部から入力されたライト・データを一旦ラッチしてから第２の入力データ・レジスタ１７Ｂへ供給する動作（ノーマル・ライト・モード）とを選択的に行なうように構成されている。
【００２０】
ここで、図４のレイト・ライト仕様のシンクロナスＳＲＡＭのブロック図を参照すれば明らかなように、図１の実施例のシンクロナスＳＲＡＭにおいて、第１の入力データ・レジスタ１７Ａを、外部から入力されたライト・データをそのまま第２の入力データ・レジスタ１７Ｂへ供給するように動作させた場合には第１の入力データ・レジスタ１７Ａがないのと全く同じである。従って、この場合、実施例のシンクロナスＳＲＡＭのタイミングチャートは、図５のレイト・ライト仕様のシンクロナスＳＲＡＭのタイミングチャートと全く同一になり、同一の動作および同一の機能を有することが分かる。
【００２１】
一方、図１の実施例のシンクロナスＳＲＡＭにおいて、第１の入力データ・レジスタ１７Ａを、外部から入力されたライト・データを一旦ラッチしてから第２の入力データ・レジスタ１７Ｂへ供給するように動作させた場合には、書込み制御信号（グローバルライト信号／ＳＷＥ）と同期して入力されるライト・データは、クロックＫ，／Ｋの立ち上がりもしくは立ち下がりで第１の入力データ・レジスタ１７Ａに取り込まれ、クロックＫ，／Ｋの次の立ち上がりもしくは立ち下がりで第２の入力データ・レジスタ１７Ｂに転送される。つまり、外部から見た場合、実施例のシンクロナスＳＲＡＭは書込み制御信号（グローバルライト信号／ＳＷＥ）と同期して入力されるライト・データを取り込むので、ノーマル・ライト仕様のシンクロナスＳＲＡＭと同一の動作をしていることとなる。
【００２２】
また、データ読出し時のタイミングに関しては、従来のノーマル・ライト仕様のシンクロナスＳＲＡＭのタイミングチャートを示す図３と、レイト・ライト仕様のシンクロナスＳＲＡＭのタイミングチャートを示す図５を参照すれば明らかなように、同一のタイミングである。従って、この実施例のシンクロナスＳＲＡＭのノーマル・ライト・モードの動作は、外部から見た場合、従来のノーマル・ライト仕様のシンクロナスＳＲＡＭと全く同一である。
【００２３】
一方、本実施例のシンクロナスＳＲＡＭの構成を示す図１と、従来のノーマル・ライト仕様のシンクロナスＳＲＡＭのブロック構成を示す図２とを比較すると明らかなように、両者は内部回路を異にしており、本実施例のシンクロナスＳＲＡＭは、従来のレイト・ライト仕様のシンクロナスＳＲＡＭに類似した構成を備えている。本実施例のシンクロナスＳＲＡＭは、ノーマル・ライト・モードでは第１の入力データ・レジスタ１７Ａが有効に機能するため、外部から図３のノーマル・ライト仕様のタイミングで書込みアドレスとライト・データが入力されても、内部回路（第１の入力データ・レジスタ１７Ａを除く回路）にとっては図５に示されているレイト・ライト仕様のタイミングで書込みアドレスとライト・データが入力されたのと同じように見えることとなる。
【００２４】
また、データ読出し時のタイミングに関しては、前述したように、従来のノーマル・ライト仕様のシンクロナスＳＲＡＭもレイト・ライト仕様のシンクロナスＳＲＡＭも同一のタイミングである。従って、本実施例のシンクロナスＳＲＡＭは、内部回路は従来のノーマル・ライト仕様のシンクロナスＳＲＡＭと異なる動作をしても外部から見た入出力タイミングは、データ読出し時を含めてノーマル・ライト仕様のシンクロナスＳＲＡＭと全く同じとなる。その結果、本実施例に従えば、ノーマル・ライト仕様のシンクロナスＳＲＡＭもノーマル・ライト仕様のシンクロナスＳＲＡＭも同一の半導体チップとして提供することができ、新製品の開発においてはレイト・ライト仕様のＳＲＡＭの内部回路のみ設計すればよいので開発期間を短縮できるとともに、製造ラインも一つで済むので価格競争力のある製品を提供することができるようになる。
【００２５】
図６，図７には、上記実施例のシンクロナスＳＲＡＭにおける第１の入力データ・レジスタ１７Ａの具体的な回路例を示す。
【００２６】
このうち図６の実施例は、互いに入出力端子が結合されたインバータＩＮＶ１，ＩＮＶ２と出力用インバータＩＮＶ３とからなるラッチ回路ＬＴと、このラッチ回路ＬＴの入力側と出力側にそれぞれ設けられクロック信号によって制御されるＭＯＳＦＥＴからなる伝送ゲートＴＧ１，ＴＧ２と、出力側伝送ゲートＴＧ２と出力端子ＯＵＴとの間および入力端子ＩＮと出力端子ＯＵＴとの間の上記ラッチ回路ＬＴを迂回するバイパス経路にそれぞれ設けられ制御端子ＣＴＲＬに印加される電位によって制御されるＭＯＳＦＥＴからなる伝送ゲートＴＧ３，ＴＧ４とにより構成されている。
【００２７】
この実施例の回路は、制御端子ＣＴＲＬがハイレベル（電源電圧Ｖｃｃ）にされると、伝送ゲートＴＧ３が遮断、ＴＧ４が導通状態とされ、入力端子ＩＮに供給される信号（実施例では入力ライト・データ）をラッチ回路ＬＴを経由せずにそのまま出力端子ＯＵＴより次段の回路へ伝達する。一方、制御端子ＣＴＲＬがロウレベル（接地電位０Ｖ）にされると、伝送ゲートＴＧ３が導通、ＴＧ４が遮断状態とされ、入力端子ＩＮに供給される信号をクロック信号（Ｋ，／Ｋ）に同期してラッチ回路ＬＴに取り込んで保持しそのラッチした信号を出力端子ＯＵＴより次段の回路へ伝達するように動作する。
【００２８】
図７に示す実施例の入力データ・レジスタは、図６の実施例における伝送ゲートＴＧ１，ＴＧ２をクロック信号によって直接制御する代わりに、クロック信号と制御端子ＣＴＲＬの信号とを論理合成した信号で制御するようにしたものであり、伝送ゲートＴＧ１を制御する信号を形成するためクロック信号の反転信号と制御端子の信号とを入力とするＡＮＤゲートＧ１と、該ＡＮＤゲートＧ１の出力の反転信号と制御端子の信号を反転した信号とを入力とするＮＡＮＤゲートＧ２とが設けられている。
【００２９】
この実施例の回路は、制御端子ＣＴＲＬがハイレベル（電源電圧Ｖｃｃ）にされると、クロック信号（Ｋ，／Ｋ）のハイ・ロウにかかわらず伝送ゲートＴＧ１，ＴＧ２が導通状態とされ、入力端子ＩＮに供給される信号（実施例では入力ライト・データ）をラッチ回路ＬＴのインバータＩＮＶ３のみを経由して直ちに出力端子ＯＵＴより次段の回路へ伝達する。一方、制御端子ＣＴＲＬがロウレベル（接地電位０Ｖ）にされると、クロック信号（Ｋ，／Ｋ）のハイ・ロウに応じて伝送ゲートＴＧ１，ＴＧ２が相補的にオン・オフされて、入力端子ＩＮに供給される信号をクロック信号（Ｋ，／Ｋ）のロウレベルの期間にラッチ回路ＬＴに取り込んで保持しそのラッチした信号をクロック信号のハイレベルの期間に伝送ゲートＴＧ２を介して出力端子ＯＵＴから次段の回路へ伝達するように動作する。
【００３０】
図８は、上記実施例のシンクロナスＳＲＡＭをノーマル・ライト・モードとレイト・ライト・モードに切り換える方法の他の実施例を示す。この実施例は、ライト・データの入力端子Ｄｉｎと第１の入力データ・レジスタ１７Ａまたは第２の入力データ・レジスタ１７Ｂとの間を、配線パターン形成用のマスクを変えることで選択的に接続するようにしたものであり、図８はそれを概念的に示したものである。
【００３１】
以上説明したように、上記実施例は、ノーマル・ライト仕様のＳＲＡＭの内部回路をレイト・ライト仕様のＳＲＡＭの内部回路と同一構成とするとともに、ライト・データの入力レジスタを２段構成とし、前段のライト・データの入力レジスタは外部からの制御信号または所定の端子の電位状態に応じて入力データをそのまま通過させる状態または一旦入力データをラッチさせる状態のいずれかに切換え可能な構成を有するようにしたので、ノーマル・ライト仕様とレイト・ライト仕様のシンクロナスＳＲＡＭを同一チップ化を図ることができるため、新製品の開発においてはレイト・ライト仕様のＳＲＡＭの内部回路のみ設計すればよいので開発期間を短縮できるとともに、製造ラインも一つで済むので価格競争力のある製品を提供することができるという効果がある。
【００３２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、入力アドレス信号は１７ビットとされ、データはバイト単位で４バイトまでリード・ライト可能に構成されているが、アドレス信号のビット数やリード・ライト・データのバイト数は実施例に限定されるものでない。
【００３３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスＳＲＡＭに適用した場合について説明したが、この発明はそれに限定されるものでなくシンクロナスＳＲＡＭ以外の半導体メモリや半導体集積回路の設計手法に広く利用することができる。
【００３４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００３５】
すなわち、ノーマル・ライト仕様のシンクロナスＳＲＡＭおよびレイト・ライト仕様のシンクロナスＳＲＡＭの新製品を短期間に開発することができる。
【図面の簡単な説明】
【図１】本発明を適用して好適な半導体記憶装置の一例としてのシンクロナスＳＲＡＭの一実施例を示すブロック図である。
【図２】従来のノーマル・ライト仕様のシンクロナスＳＲＡＭの一例を示すブロック図である。
【図３】従来のノーマル・ライト仕様のシンクロナスＳＲＡＭの動作タイミングを示すタイミングチャートである。
【図４】従来のレイト・ライト仕様のシンクロナスＳＲＡＭの一例を示すブロック図である。
【図５】従来のレイト・ライト仕様のシンクロナスＳＲＡＭの動作タイミングを示すタイミングチャートである。
【図６】本発明を適用したシンクロナスＳＲＡＭにおける第１の入力データ・レジスタの第１の実施例を示す回路図である。
【図７】本発明を適用したシンクロナスＳＲＡＭにおける第１の入力データ・レジスタの第２の実施例を示す回路図である。
【図８】本発明を適用したシンクロナスＳＲＡＭをノーマル・ライト・モードとレイト・ライト・モードに切り換える方法の他の実施例を示す概念図である。
【符号の説明】
１０  メモリアレイ
１１Ａ，１１Ｂ  アドレスレジスタ
１２  アドレス・マルチプレクサ
１３  デコーダ
１４  センスアンプ回路
１５  データ・マルチプレクサ
１６  出力データ・レジスタ
１７Ａ，１７Ｂ  入力データ・レジスタ
１８  ライト・ドライバ
１９  グローバルライト信号ラッチ回路
２０Ａ，２０Ｂ  バイト選択信号ラッチ回路
２１  チップ選択信号ラッチ回路
２２  クロック制御回路
２３  アドレス・コンパレータ
２４  出力バッファ
２５  出力制御用レジスタ
ＣＴＲＬ  モード制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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