(57)【特許請求の範囲】
【請求項１】
所定の下地層が形成されていてセル領域及びコア領域が区分されている半導体基板上にビットラインを形成する段階と、
ビットラインが形成された前記半導体基板全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜が前記ビットラインの上部表面から所定深さのリセスが形成されるまで前記層間絶縁膜を湿式エッチングする段階と、
前記半導体基板全面にスペーサ形成のための絶縁膜を段差に沿って形成する段階と、
コア領域の前記絶縁膜はそのまま残し、セル領域の前記絶縁膜は異方性エッチングしてセル領域に前記絶縁膜によるスペーサを形成する段階と、
前記スペーサ及び前記絶縁膜をマスクとして前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
コンタクトホールが形成されている前記半導体基板全面に導電膜を蒸着し、前記コンタクトホール内に前記導電膜を埋め込む段階とを含むことを特徴とする半導体素子のコンタクトプラグ形成方法。
【請求項２】
前記ビットライン形成段階は、
前記半導体基板上に導電層を蒸着する段階と、
前記導電層上にキャッピング絶縁膜を蒸着する段階と、
前記キャッピング絶縁膜及び前記導電層を順次にエッチングする段階とを含むことを特徴とする請求項１に記載の半導体素子のコンタクトプラグ形成方法。
【請求項３】
前記層間絶縁膜の湿式エッチング後、残っている層間絶縁膜の高さは前記導電層よりは高く、前記導電層及び前記キャッピング絶縁膜の全体よりは低いことを特徴とする請求項２に記載の半導体素子のコンタクトプラグ形成方法。
【請求項４】
前記キャッピング絶縁膜はシリコン窒化膜であることを特徴とする請求項２に記載の半導体素子のコンタクトプラグ形成方法。
【請求項５】
前記絶縁膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体素子のコンタクトプラグ形成方法。
【請求項６】
前記スペーサを形成する段階は、
前記絶縁膜全面にフォトレジストを塗布した後、コア領域は前記フォトレジストにより全面保護されるようにし、セル領域はコンタクトホール形成のためのフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして前記絶縁膜を異方性エッチングする段階と、
前記スペーサ間の底部に残っている前記絶縁膜をエッチングして残滓処理する段階と、
コア領域の前記フォトレジスト及びセル領域の前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１に記載の半導体素子のコンタクトプラグ形成方法。
【請求項７】
前記コンタクトホールを前記導電膜で埋め込む段階後に、
導電膜が蒸着された前記半導体基板を化学機械的研磨またはエッチバック工程を利用して平坦化し、コンタクトプラグを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のコンタクトプラグ形成方法。
【請求項８】
前記平坦化は、セル領域のビットライン間に形成されている前記層間絶縁膜の上部が露出されるまで実施することを特徴とする請求項７に記載の半導体素子のコンタクトプラグ形成方法。
【請求項９】
前記層間絶縁膜は、ＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはＨＤＰ膜であることを特徴とする請求項１に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１０】
セル領域とコア領域とが区分されている半導体基板上に活性領域と非活性領域とを定義するフィールド酸化膜を形成する段階と、
前記半導体基板にソース、ドレーン及びゲート電極よりなるトランジスタを形成する段階と、
トランジスタが形成されている前記半導体基板全面に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜をパターニングして半導体基板のソース及びドレーン領域上部にコンタクトパッドを形成する段階と、
コンタクトパッドが形成されている前記半導体基板全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜をパターニングしてドレーン領域上部の前記コンタクトパッドと接続されるコンタクトプラグを形成する段階と、
前記第２層間絶縁膜上に前記コンタクトプラグと接続されるビットラインを形成する段階と、
ビットラインが形成された前記半導体基板全面に第３層間絶縁膜を形成する段階と、
前記第３層間絶縁膜が前記ビットラインの上部表面から所定深さだけリセスされるまで前記第３層間絶縁膜を湿式エッチングする段階と、
前記半導体基板全面にスペーサ形成のための絶縁膜を段差に沿って形成する段階と、
コア領域の前記絶縁膜はそのまま残し、セル領域の前記絶縁膜は異方性エッチングしてセル領域に前記絶縁膜によるスペーサを形成する段階と、
前記スペーサ及び前記絶縁膜をマスクとして前記第３層間絶縁膜及び前記第２層間絶縁膜を前記コンタクトパッドが露出されるまでエッチングしてコンタクトホールを形成する段階と、
コンタクトホールが形成されている前記半導体基板全面に導電膜を蒸着し、前記コンタクトホール内に前記導電膜を埋め込む段階とを含むことを特徴とする半導体素子のコンタクトプラグ形成方法。
【請求項１１】
前記ビットライン形成段階は、
前記第２層間絶縁膜上に導電層を蒸着する段階と、
前記導電層上にキャッピング絶縁膜を蒸着する段階と、
前記キャッピング絶縁膜及び前記導電層を順次にエッチングする段階とを含むことを特徴とする請求項１０に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１２】
前記第３層間絶縁膜の湿式エッチング後、残っている第３層間絶縁膜の高さは前記導電層よりは高く、前記導電層及び前記キャッピング絶縁膜の全体よりは低いことを特徴とする請求項１１に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１３】
前記キャッピング絶縁膜はシリコン窒化膜であることを特徴とする請求項１１に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１４】
前記絶縁膜はシリコン窒化膜であることを特徴とする請求項１０に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１５】
前記スペーサを形成する段階は、
前記絶縁膜全面にフォトレジストを塗布した後、コア領域は前記フォトレジストにより全面保護されるようにし、セル領域はコンタクトホール形成のためのフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとしてセル領域の前記絶縁膜を異方性エッチングする段階と、
前記スペーサ間の底部に残っている絶縁膜をエッチングして残滓処理する段階と、
コア領域の前記フォトレジスト及びセル領域の前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１０に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１６】
前記コンタクトホールを前記導電膜で埋め込む段階後に、
導電膜が蒸着された前記半導体基板を化学機械的研磨またはエッチバック工程を利用して平坦化し、コンタクトプラグを形成する段階をさらに含むことを特徴とする請求項１０に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１７】
前記平坦化は、セル領域のビットライン間に形成されている前記第３層間絶縁膜の上部が露出されるまで実施することを特徴とする請求項１６に記載の半導体素子のコンタクトプラグ形成方法。
【請求項１８】
前記第３層間絶縁膜は、ＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはＨＤＰ膜であることを特徴とする請求項１０に記載の半導体素子のコンタクトプラグ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より一層詳細には半導体素子のコンタクトプラグ形成方法に関する。
【０００２】
【従来の技術】
最近、半導体製造技術が発達してメモリ素子の応用分野が拡張されるにつれ、大容量のメモリ素子開発が進展しているが、特に１つのメモリセルを１つのキャパシタと１つのトランジスタとから構成することにより高集積化に有利なＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の目覚しい発展がなされてきた。
【０００３】
半導体素子の集積度が高まるにつれ、コンタクトホールはますます小さくなる一方、層間絶縁膜は厚くなる。従って、コンタクトホールのアスペクト比率が高まることはもとより、写真工程時に整列余裕度が低減して半導体素子の製造が困難になっている。これにより、コンタクトパッドを形成する技術が広く用いられている。さらに、超高集積半導体素子を具現するのに適したコンタクトパッド形成技術として整列コンタクトパッド形成技術が提案された。
【０００４】
一方、半導体装置で利用されるキャパシタのキャパシタンス増加が要求されることにより、ビットライン上にキャパシタが形成される構造、すなわち、ＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔ  ｌｉｎｅ）構造が採用されている。しかし、半導体装置が高集積化されるにつれて前記キャパシタの下部電極の下部に形成され、前記下部電極とトランジスタのソースと接続されるコンタクトのような埋没コンタクトを形成する時、前記埋没コンタクトが前記キャパシタの下部に形成されたビットラインと電気的に短絡が形成されうる。従って、このような短絡の発生を防止するために、前記ビットラインを絶縁させる層間絶縁層の絶縁マージンの確保が要求されている。すなわち、前記コンタクトの縮小化が要求されている。しかし、このようなコンタクトの縮小化は写真エッチング工程の限界などにより制限されている。
【０００５】
図１ないし図５は従来の半導体素子のコンタクトプラグ形成方法を工程順序により示した断面図である。
【０００６】
図１を参照すれば、まず半導体基板１００上にセル領域Ａ、コア領域Ｂを定義（画定）し、各領域において活性領域を電気的に分離させるフィールド酸化膜（図示せず）を形成する。前記フィールド酸化膜は一般のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）工程または浅いトレンチ素子分離工程により形成されうる。
【０００７】
次いで、セル領域Ａ及びコア領域Ｂにソース（図示せず）、ドレーン（図示せず）及びゲート電極（図示せず）よりなるトランジスタを形成する。前記ゲート電極はゲート酸化膜、ゲート導電層及びキャッピング絶縁膜よりなり、その側壁にはスペーサを形成する。前記ソース及びドレーン領域はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する。
【０００８】
次いで、前記トランジスタが形成されている半導体基板１００の全面に第１層間絶縁膜１０２を蒸着し、これを化学機械的研磨またはエッチバック工程を利用して平坦化する。次に、前記ソースまたはドレーン領域と電気的に接続するコンタクトパッド１０４を形成するために第１層間絶縁膜１０２をパターニングする。次いで、導電膜を蒸着して第１層間絶縁膜１０２内に導電膜が十分に埋め込まれるようにした後、これを化学機械的研磨して平坦化する。前記平坦化工程によりノード分離がなされてソース領域及びドレーン領域上部にコンタクトパッド１０４が形成される。
【０００９】
次に、半導体基板１００の全面に第２層間絶縁膜１０６を形成した後、化学機械的研磨またはエッチバック工程を利用して平坦化する。次いで、一般の写真工程及びエッチング工程を利用して第２層間絶縁膜１０６を貫通するコンタクトホールを形成した後、導電物質で埋め込んでビットラインとドレーン領域とを電気的に接続するためのコンタクトプラグ（図示せず）を形成する。前記コンタクトプラグはドレーン領域上部のコンタクトパッド１０４に接続される。
【００１０】
次いで、第２層間絶縁膜１０６上にビットライン１１２を形成する。ビットライン１１２は前記コンタクトプラグに接続される。ビットライン１１２は導電層１０８及びキャッピング絶縁膜１１０が順次に積層された構造を有する。前記キャッピング絶縁膜１１０はシリコン窒化膜より形成する。
【００１１】
次に、半導体基板１００上にシリコン窒化膜を蒸着し、異方性エッチングしてビットラインの側壁にスペーサ１１４を形成する。
【００１２】
図２を参照すれば、ビットライン１１２が形成されている半導体基板１００上に第３層間絶縁膜１１６を蒸着する。半導体素子の集積度が高まるにつれてビットライン１１２間の幅は狭くなり、縦横比は大きくなっている。このように縦横比が大きくなる場合、第３層間絶縁膜１１６の蒸着時にビットライン１１２間のギャップ入口部分にボイドが生じる問題が起きる。ビットライン１１２間のギャップ入口部分にボイドが発生すれば、隣接する導電層間がショートして素子が正しく動作できない。従って、これを解決するために湿式エッチングを利用してギャップ入口部分を十分に広くした後で、第４層間絶縁膜１１８を蒸着している。図３はビットライン１１２間のギャップ入口部分を湿式エッチングを利用して十分に広くした後、第４層間絶縁膜１１８を蒸着した様子をを示したものである。蒸着された第４層間絶縁膜１１８は化学機械的研磨またはエッチバック工程を利用して平坦化される。
【００１３】
図４を参照すれば、キャパシタの下部電極（図示せず）とソース領域とを電気的に接続するためのコンタクトホールを形成するために、写真エッチング工程を利用してフォトレジストパターン１２０を形成する。次いで、フォトレジストパターン１２０をマスクとして、第４層間絶縁膜１１８、第３層間絶縁膜１１６ａ及び第２層間絶縁膜１０６を順次に乾燥式エッチングしてコンタクトホール１２２を形成する。しかし、前記エッチング過程においてキャッピング絶縁膜１１０及びスペーサ１１４もエッチングされ、従ってビットライン導電層１０８が外部に露出される。ビットライン導電層１０８が外部に露出されれば、コンタクトプラグ（図５の１２４参照）と電気的にショートされて半導体素子が正しく動作できない。前記層間絶縁膜１１８，１１６ａ，１０６をエッチングする時にシリコン窒化膜に対してエッチング選択比が大きいエッチングガスを使用して層間絶縁膜１１８，１１６ａ，１０６だけを選択的にエッチングするが、前記エッチング過程においてシリコン窒化膜も所定割合でエッチングされる。従って、キャッピング絶縁膜１１０とスペーサ１１４の上部とがエッチングされてビットライン導電層１０８が外部に露出されるが、このような現象は形成せねばならないコンタクトホール１２２が深ければ深いほど一層深刻になる。図４において点線で示した部分はコンタクトホール１２２形成のための前記エッチング過程においてキャッピング絶縁膜１１０及びスペーサ１１４が部分的にエッチングされなくなる部分を示したものである。
【００１４】
図５を参照すれば、フォトレジストパターン１２０を除去する。次いで、半導体基板１００の全面にコンタクトホール１２２が十分に埋め込まれるようにドーピングされたポリシリコン膜を蒸着した後、化学機械的研磨またはエッチバック工程を利用して平坦化する。前記平坦化によりノードが分離されたコンタクトプラグ１２４が形成される。しかし、前述のように、ビットライン導電層１０８ａが露出されている場合、前記導電層１０８ａとコンタクトプラグ１２４とは接触されて電気的にショートされうる。また、ノード分離のための平坦化工程時にディッシング現象によりコア領域Ｂのビットラインキャッピング絶縁膜１１０ａが全て消耗されてビットライン導電層１０８ａが外部に現れる問題も引き起こされる。図５において点線で示された部分は平坦化工程においてコア領域Ｂのキャッピング絶縁膜１１０ａ及びスペーサ１１４ａが消耗される部分を示す。
【００１５】
【発明が解決しようとする課題】
本発明がなそうとする技術的課題は、層間絶縁膜の蒸着により生じたボイドを効果的に除去でき、寄生キャパシタンスを低減し、コンタクトホール形成のための層間絶縁膜エッチング時にビットライン導電層が外部に露出されたりコンタクトプラグ形成のための平坦化工程時にディッシング現象によりコア領域のビットライン導電層が外部に現れる問題を解決できる半導体素子のコンタクトプラグ形成方法を提供するところにある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、まず所定の下地層が形成されていてセル領域及びコア領域が区分されている半導体基板上にビットラインを形成する。次に、ビットラインが形成された前記半導体基板全面に層間絶縁膜を形成し、前記層間絶縁膜が前記ビットラインの上部表面から所定深さのリセスが形成されるまで前記層間絶縁膜を湿式エッチングする。次いで、前記半導体基板全面にスペーサ形成のための絶縁膜を段差に沿って形成した後、コア領域の前記絶縁膜はそのまま残し、セル領域の前記絶縁膜は異方性エッチングしてセル領域に前記絶縁膜によるスペーサを形成する。次に、前記スペーサ及び前記絶縁膜をマスクとして前記層間絶縁膜をエッチングしてコンタクトホールを形成する。次いで、コンタクトホールが形成されている前記半導体基板全面に導電膜を蒸着し、前記コンタクトホール内に前記導電膜を埋め込む。
【００１７】
前記ビットライン形成段階は前記半導体基板上に導電層を蒸着する段階と、前記導電層上にキャッピング絶縁膜を蒸着する段階及び前記キャッピング絶縁膜及び前記導電層を順次にエッチングする段階を含む。
【００１８】
前記層間絶縁膜の湿式エッチング後、残っている層間絶縁膜の高さは前記導電層よりは高く、前記導電層及び前記キャッピング絶縁膜の全体よりは低い。
【００１９】
前記キャッピング絶縁膜はシリコン窒化膜でもよい。
【００２０】
前記絶縁膜はシリコン窒化膜でもよい。
【００２１】
前記スペーサを形成する段階は、前記絶縁膜全面にフォトレジストを塗布した後、コア領域は前記フォトレジストにより全面保護されるようにし、セル領域はコンタクトホール形成のためのフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとしてセル領域の前記絶縁膜を異方性エッチングする段階と、前記スペーサ間の底部に残っている前記絶縁膜をエッチングして残滓処理する段階、及びコア領域の前記フォトレジスト及びセル領域の前記フォトレジストパターンを除去する段階を含む。
【００２２】
前記コンタクトホールを前記導電膜で埋め込む段階後に、導電膜が蒸着された前記半導体基板を化学機械的研磨またはエッチバック工程を利用して平坦化し、コンタクトプラグを形成する段階をさらに含むことができる。前記平坦化はセル領域のビットライン間に形成されている前記層間絶縁膜の上部が露出されるまで実施することが望ましい。
【００２３】
前記層間絶縁膜はＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜またはＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜であることが望ましい。
【００２４】
また、前記技術的課題を達成するために本発明は、まずセル領域とコア領域とが区分されている半導体基板上に活性領域と非活性領域とを定義するフィールド酸化膜を形成し、前記半導体基板にソース、ドレーン及びゲート電極よりなるトランジスタを形成する。次に、トランジスタが形成されている前記半導体基板全面に第１層間絶縁膜を形成し、前記第１層間絶縁膜をパターニングして半導体基板のソース及びドレーン領域上部にコンタクトパッドを形成する。次いで、コンタクトパッドが形成されている前記半導体基板全面に第２層間絶縁膜を形成し、前記第２層間絶縁膜をパターニングしてドレーン領域上部の前記コンタクトパッドと接続されるコンタクトプラグを形成する。次に、前記第２層間絶縁膜上に前記コンタクトプラグと接続されるビットラインを形成する。次いで、ビットラインが形成された前記半導体基板全面に第３層間絶縁膜を形成し、前記第３層間絶縁膜が前記ビットラインの上部表面から所定深さのリセスが形成されるまで前記第３層間絶縁膜を湿式エッチングする。次に、前記半導体基板全面にスペーサ形成のための絶縁膜を段差に沿って形成した後、コア領域の前記絶縁膜はそのまま残し、セル領域の前記絶縁膜は異方性エッチングしてセル領域に前記絶縁膜によるスペーサを形成する。次いで、前記スペーサ及び前記絶縁膜をマスクとして前記第３層間絶縁膜及び前記第２層間絶縁膜を前記コンタクトパッドが露出されるまでエッチングしてコンタクトホールを形成する。次に、コンタクトホールが形成されている前記半導体基板全面に導電膜を蒸着し、前記コンタクトホール内に前記導電膜を埋め込む。
【００２５】
【発明の実施の形態】
以下、添付された図面を参照して本発明による望ましい実施形態を詳細に説明する。しかし、以下の実施形態は当業者に本発明が十分に理解さるべく提供されるものであり、さまざまな他の形態に変形でき、本発明の範囲が後述される実施形態に限定されるものではない。以下の説明において、ある層が他の層の上に存在すると記述される時、それは他の層の真上に存在することもあり、その間に第３の層が介在することもある。また、図面において各層の厚みや大きさは説明の便宜及び明確性のために誇張された。図面上にて同一符号は同じ要素を指す。
【００２６】
図６ないし図１２は本発明の望ましい実施形態による半導体素子のコンタクトプラグ形成方法を工程順序により示した断面図である。
【００２７】
図６を参照すれば、まず半導体基板２００上にセル領域Ａ、コア領域Ｂを定義し、各領域において活性領域を電気的に分離させるフィールド酸化膜（図示せず）を形成する。前記フィールド酸化膜は一般のＬＯＣＯＳ工程または浅いトレンチ素子分離工程により形成される。
【００２８】
次いで、セル領域Ａ及びコア領域Ｂにソース（図示せず）、ドレーン（図示せず）及びゲート電極（図示せず）よりなるトランジスタを形成する。すなわち、半導体基板２００上にゲート酸化膜、ゲート導電層用の物質及びキャッピング絶縁膜用の物質を順次に蒸着した後、キャッピング絶縁膜用の物質、ゲート導電層用の物質及びゲート酸化膜を順にエッチングしてキャッピング絶縁膜、ゲート導電層及びゲート酸化膜よりなるゲート電極を形成する。次いで、前記ゲート電極両側の活性領域にＬＤＤ形成のための低濃度の不純物をイオン注入する。次に、前記ゲート電極の側壁にスペーサを形成した後、前記スペーサ両側の活性領域に高濃度の不純物をイオン注入してＬＤＤ構造のソース及びドレーン領域を形成する。
【００２９】
次いで、前記トランジスタが形成されている半導体基板２００全面に第１層間絶縁膜２０２を蒸着し、これを化学機械的研磨またはエッチバック工程を利用して平坦化する。第１層間絶縁膜２０２はＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはＨＤＰ膜より形成することが望ましい。
【００３０】
次に、前記ソースまたはドレーン領域と電気的に接続されるコンタクトパッド２０４を形成するために第１層間絶縁膜２０２をパターニングする。次いで、導電膜を蒸着して第１層間絶縁膜２０２内に導電膜を十分に埋め込んだ後、これを化学機械的研磨して平坦化する。前記平坦化工程によりノード分離がなされて前記ソース及びドレーン領域と接続されるコンタクトパッド２０４が形成される。
【００３１】
次に、半導体基板２００全面に第２層間絶縁膜２０６を形成した後、化学機械的研磨またはエッチバック工程を利用して平坦化する。第２層間絶縁膜２０６はシリコン窒化膜に対してエッチング選択比が大きい物質を使用して形成する。第２層間絶縁膜２０６はＢＰＳＧ膜、ＰＳＧ、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはＨＤＰ膜より形成することが望ましい。
【００３２】
次いで、一般の写真工程及びエッチング工程を利用して第２層間絶縁膜２０６を貫通するコンタクトホール（図示せず）を形成した後、導電物質で埋め込んでビットラインとドレーン領域とを電気的に接続するためのコンタクトプラグ（図示せず）を形成する。前記コンタクトプラグはドレーン領域上部に形成されているコンタクトパッド２０４と接続される。
【００３３】
次いで、第２層間絶縁膜２０６上にビットライン２１２を形成する。すなわち、第２層間絶縁膜２０６上に導電層及びキャッピング絶縁膜を順次に積層した後、前記キャッピング絶縁膜と導電層とをエッチングしてビットライン２１２を形成する。ビットライン２１２は前記コンタクトプラグに接続される。ビットライン２１２は導電層２０８及びキャッピング絶縁膜２１０が順次に積層された構造を有する。導電層２０８はタングステン膜、タングステンシリサイド膜またはポリサイド膜より形成することが望ましい。キャッピング絶縁膜２１０はシリコン窒化膜より形成する。
【００３４】
次いで、ビットライン２１２が形成されている半導体基板２００全面に第３層間絶縁膜２１４を形成した後、化学機械的研磨またはエッチバック工程を利用して平坦化する。第３層間絶縁膜２１４はシリコン窒化膜に対してエッチング選択比が大きく、シリコン窒化膜に比べて誘電率が小さい物質を使用して形成する。第３層間絶縁膜２１４はＢＰＳＧ膜、ＰＳＧ、ＳＯＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはＨＤＰ膜より形成することが望ましい。
【００３５】
図７を参照すれば、第３層間絶縁膜２１４を湿式エッチングを利用して所定厚みだけエッチングする。前記エッチングは第３層間絶縁膜２１４がビットラインキャッピング絶縁膜２１０の上部表面から所定深さだけリセスされるまで実施し、エッチング後に残っている第３層間絶縁膜２１４ａの高さはビットライン導電層２０８よりは高く、ビットライン２１２の全体（導電層２０８及びキャッピング絶縁膜２１０）よりは低くする。従って、第３層間絶縁膜２１４の蒸着時にビットライン２１２間のギャップ入口部分にボイドが形成されていても、前記湿式エッチングにより第３層間絶縁膜２１４内のボイドは除去されうる。
【００３６】
図８を参照すれば、半導体基板２００全面にスペーサ（図９の２１６ａ参照）形成のための絶縁膜２１６を蒸着する。前記絶縁膜２１６は第３層間絶縁膜２１４ａ及び第２層間絶縁膜２０６とのエッチング選択比の大きい物質、例えばシリコン窒化膜より形成することが望ましい。
【００３７】
図９を参照すれば、半導体基板２００全面にフォトレジスト（図示せず）を塗布する。次に、セル領域Ａに前記絶縁膜２１６によるスペーサ２１６ａを形成するために露光及び現象工程を利用してフォトレジストパターン（図示せず）を形成する。この時、コア領域Ｂは後続のスペーサ２１６ａ形成のためのエッチング時に前記フォトレジストにより全面保護されるようにする。次いで、前記フォトレジストパターンをマスクとして前記絶縁膜２１６を異方性エッチングしてセル領域Ａにスペーサ２１６ａを形成する。次に、スペーサ２１６ａ間の底部に残っている絶縁膜も第３層間絶縁膜２１４ａが露出されるまでエッチングして残滓処理する。次いで、コア領域Ｂのフォトレジスト及びセル領域Ａのフォトレジストパターンを除去する。本発明の実施形態の通りスペーサ２１６ａを形成する場合、コンタクトホール（図１０の２１８参照）を形成するためにエッチングせねばならない層間絶縁膜２１４ａ，２０６の深さが従来に比べてかなり浅くなる。また、従来にはコンタクトホール形成のためのエッチング時にキャッピング絶縁膜とスペーサの上部とが共にエッチングされてビットライン導電層が外部に露出される問題が生じたが、本発明の場合に絶縁膜２１６により十分の厚みのキャッピング絶縁膜２１０がさらに確保される結果になるので、コンタクトホール（図１０の２１８参照）形成のためのエッチングに対してもビットライン導電層２０８が現れない。
【００３８】
図１０を参照すれば、スペーサ２１６ａ及び絶縁膜２１６をマスクとして第３層間絶縁膜２１４ａ及び第２層間絶縁膜２０６を乾燥式エッチングしてコンタクトホール２１８を形成する。前記エッチングはコンタクトパッド２０４が露出されるまで実施する。この時、エッチングガスはシリコン窒化膜に対して層間絶縁膜２１４ａ，２０６のエッチング選択比の大きいガスを使用する。前述のように、本発明の場合、コンタクトホール２１８を形成するためにエッチングせねばならない層間絶縁膜２１４ａ，２０６の深さが従来に比べてかなり浅くなり、またコンタクトホール２１８形成のためのエッチングに対するマスクとして十分の厚みのキャッピング絶縁膜２１０がさらに確保される結果になるので、従来のようにコンタクトホールがオープンされなかったり、コンタクトホール形成のための層間絶縁膜エッチング時にビットライン導電層が外部に露出される問題は生じない。
【００３９】
図１１を参照すれば、半導体基板２００全面にコンタクトホール２１８が埋め込まれるように導電膜を蒸着する。前記導電膜はドーピングされたポリシリコンまたは金属物質でもよい。
【００４０】
図１２を参照すれば、導電膜が蒸着された半導体基板２００全面をノード分離のために化学機械的研磨またはエッチバック工程を利用して平坦化する。前記平坦化によりノードが分離されたコンタクトプラグ２２０が形成される。前記平坦化工程がなされた後には従来のビットラインはシリコン窒化膜よりなるスペーサを有する構造よりなるが、本発明のビットラインは酸化膜（または第３層間絶縁膜２１４ｂ）よりなるスペーサを有する構造よりなる。従って、ビットライン２１２とビットライン２１２間またはビットライン導電層２０８とコンタクトプラグ２２０間のキャパシタンスは減少する。すなわち、酸化膜２１４ｂの誘電率は前記シリコン窒化膜の誘電率よりは小さいために、ビットライン導電層２０８とコンタクトプラグ２２０間の寄生キャパシタンスは減少する効果がある。また、従来にはノード分離のための平坦化工程時にディッシング現象によりコア領域のビットラインキャッピング絶縁膜が全て消耗されてビットライン導電層が外部に現れる問題があったが、本発明の場合に前記平坦化工程によりビットライン導電層が現れない程度にコア領域Ｂにスペーサ形成のための絶縁膜とコンタクトホール埋め込みのための導電膜とが十分に厚く形成されているのでかような現象は生じない。
【００４１】
【発明の効果】
本発明による半導体素子のコンタクトプラグ形成方法によれば、層間絶縁膜蒸着時にビットライン間のギャップ入口部分にボイドが生成されていても、層間絶縁膜の湿式エッチングによりそれを効果的に除去でき、ビットラインとビットライン間またはビットライン導電層とコンタクトプラグ間の寄生キャパシタンスも減らせる。また、コンタクトホールを形成するためにエッチングせねばならない層間絶縁膜の深さが従来に比べてかなり浅くなり、スペーサ形成のための絶縁膜によりキャッピング絶縁膜が結果的に十分に厚く確保される結果になるために、従来のようにコンタクトホールがオープンされなかったりコンタクトホール形成のための層間絶縁膜エッチング時にビットライン導電層が外部に露出される問題は生じない。また、従来にはノード分離のための平坦化工程時にディッシング現象によりコア領域のビットラインキャッピング絶縁膜が全て消耗されてコア領域のビットライン導電層が外部に現れる問題があったが、本発明の場合に平坦化工程以前にすでにコア領域にスペーサ形成のための絶縁膜とコンタクトホール埋め込みのための導電膜とが十分に厚く形成されているので、平坦化工程時にビットライン導電層が外部に現れない。
【００４２】
以上、本発明の望ましい実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されるのではなく、本発明の技術的思想の範囲内で当業者によりさまざまな変形が可能である。
【図面の簡単な説明】
【図１】従来の半導体素子のコンタクトプラグ形成方法を工程順序により示した断面図であって、第１の工程を説明するための図である。
【図２】図１の次の工程を説明するための図である。
【図３】図２の次の工程を説明するための図である。
【図４】図３の次の工程を説明するための図である。
【図５】図４の次の工程を説明するための図である。
【図６】本発明の望ましい実施形態による半導体素子のコンタクトプラグ形成方法を工程順序により示した断面図であって、第１の工程を説明するための図である。
【図７】図６の次の工程を説明するための図である。
【図８】図７の次の工程を説明するための図である。
【図９】図８の次の工程を説明するための図である。
【図１０】図９の次の工程を説明するための図である。
【図１１】図１０の次の工程を説明するための図である。
【図１２】図１１の次の工程を説明するための図である。
【符号の説明】
２００    半導体基板
２０２    第１層間絶縁膜
２０４    コンタクトパッド
２０６    第２層間絶縁膜
２０８    導電膜
２１０    絶縁膜
２１２    ビットライン
２１４    第３層間絶縁膜
【図１】
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【図２】
0003604672.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003604672.tif 000007
【図７】
0003604672.tif 000008
【図８】
0003604672.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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