(57)【特許請求の範囲】
【請求項１】
行及び列方向にマトリックス状に配置されたメモリセルと、
同一行の前記メモリセルのゲートに接続される行線と、
同一列の前記メモリセルの端子に接続され、順次隣り合っている第１ないし第５の列線と、
それぞれ前記第３の列線、前記第１の列線、及び前記第５の列線に電流路の一端が接続され、それぞれ第１ないし第３の制御信号によりメモリブロックが非選択状態のときにオフする第１ないし第３の選択手段と、
前記第１の列線と前記の第２の列線間、前記第２の列線と前記第３の列線間、前記第３の列線と前記第４の列線間、及び前記第４の列線と前記第５の列線間にそれぞれ接続され、メモリブロックが非選択状態のときにオンする第１ないし第４の選択トランジスタと、
を有するメモリブロックをマトリックス状に配置したメモリアレイと、
同一列の前記第１の選択手段の電流路の他端同士に接続される第１の主列線と、
同一列の前記第２の選択手段の電流路の他端同士に接続される第２の主列線と、
同一列の前記第３の選択手段の電流路の他端同士に接続される第３の主列線と、
前記メモリブロックが非選択状態のときに、前記非選択状態に設定された前記メモリブロックの第１ないし第５の列線に所定の電位を供給する電位供給手段と
を具備することを特徴とする半導体メモリ。
【請求項２】
前記電位供給手段は、前記第１ないし第３の制御信号のいずれかにより制御され、電流路の一端が前記第１ないし第５の列線の少なくとも一つに接続され、電流路の他端に所定の電位が供給されるスイッチングトランジスタを具備することを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記電位供給手段は、入力端子に前記第１ないし第３の制御信号のいずれかが供給され、出力端子が前記スイッチングトランジスタのゲートに接続されるインバータをさらに具備することを特徴とする請求項２記載の半導体メモリ。
【請求項４】
前記電位供給手段は、電流路の一端が前記第１ないし第５の列線の少なくとも一つに接続され、電流路の他端に所定の電位が供給され、ゲートに第２の所定の電位が供給されるトランジスタを具備することを特徴とする請求項１記載の半導体メモリ。
【請求項５】
前記メモリセルが形成された半導体基板を負の電位に設定する基板バイアス回路をさらに具備することを特徴とする請求項１記載の半導体メモリ。
【請求項６】
前記所定の電位は、０Ｖであることを特徴とする請求項１記載の半導体メモリ。
【請求項７】
前記所定の電位は、０Ｖよりも高い電位であることを特徴とする請求項１記載の半導体メモリ。
【請求項８】
前記第１の列線と前記第５の列線との間に配置されたメモリセル、前記第１ないし第５の列線、及び前記第１ないし第３の選択手段からなるメモリブロックが、前記第５の列線を中心にして対称に配置されるとともに、隣り合うメモリブロックの境界の列線及び選択手段は隣り合うメモリブロック同士で共用されることを特徴とする請求項１記載の半導体メモリ。
【請求項９】
行及び列方向にマトリクス状に配置された複数のメモリセルからなるメモリセルブロックと、
同一行の前記メモリセルに接続される行線と、
同一列の前記メモリセルに接続される列線と、
前記メモリセルブロックが非選択状態のときに、前記列線に所定の電位を供給する電位供給手段と
を具備することを特徴とする半導体メモリ。
【請求項１０】
前記列線はスイッチング手段を介して主列線に接続され、前記メモリセルブロックが非選択のときは、前記スイッチング手段は非導通状態に設定されることを特徴とする請求項９記載の半導体メモリ。
【請求項１１】
前記メモリセルブロック及び前記スイッチング手段を複数個有し、複数の前記メモリセルブロックの対応する前記スイッチング手段は、前記主列線に共通に接続されることを特徴とする請求項１０記載の半導体メモリ。
【請求項１２】
行及び列方向にマトリクス状に配置された複数のメモリセルからなるメモリセルブロックと、
同一行の前記メモリセルに接続される行線と、
同一列の前記メモリセルに接続される列線と、
前記メモリセルブロックが非選択状態のときに、前記列線に所定の電位を供給する電位供給手段と、
前記列線と主列線の間に接続され、前記メモリセルブロックが非選択のとき非導通状態に設定されるスイッチング手段と、
前記主列線に接続されたデータ検出回路と
を具備することを特徴とする半導体メモリ。
【請求項１３】
行及び列方向にマトリクス状に配置された複数のメモリセルからなるメモリセルブロックと、
同一行の前記メモリセルに接続される行線と、
同一列の前記メモリセルに接続される列線と、
前記メモリセルブロックが非選択状態のときに、前記列線に所定の電位を供給する電位供給手段と、
前記列線と主列線の間に接続され、前記メモリセルブロックが非選択のとき非導通状態に設定されるスイッチング手段と、
前記主列線に接続されたデータ検出回路とを具備し、
前記メモリセルブロック及びスイッチング手段は複数個設けられ、複数の前記メモリセルブロックの対応する前記スイッチング手段は、前記主列線に共通に接続されることを特徴とする半導体メモリ。
【請求項１４】
行及び列方向にマトリクス状に配置された複数のメモリセルからなるメモリセルブロックと、
同一行の前記メモリセルに接続される行線と、
同一列の前記メモリセルに接続される列線と、
前記メモリセルブロックが非選択状態のときに、前記列線に所定の電位を供給するために、前記メモリセルブロックに接続され、前記メモリセルブロックが非選択状態のときにオンし、選択状態のときにオフするトランジスタを通して前記所定の電位を供給する電位供給手段と、
前記列線と主列線の間に接続され、前記メモリセルブロックが非選択のとき非導通状態に設定されるスイッチング手段と、
前記主列線に接続されたデータ検出回路と
を具備することを特徴とする半導体メモリ。
【請求項１５】
行及び列方向にマトリクス状に配置された複数のメモリセルからなるメモリセルブロックと、
同一行の前記メモリセルに接続される行線と、
同一列の前記メモリセルに接続される列線と、
前記メモリセルブロックが非選択状態のときに、前記列線に所定の電位を供給するために、前記メモリセルブロックに接続され、前記メモリセルブロックが非選択状態のときにオンし、選択状態のときにオフするトランジスタを通して前記所定の電位を供給する電位供給手段と、
前記列線と主列線の間に接続され、前記メモリセルブロックが非選択のとき非導通状態に設定されるスイッチング手段と、
前記主列線に接続されたデータ検出回路とを具備し、
前記メモリセルブロック、前記トランジスタ及びスイッチング手段は複数個設けられ、前記複数のメモリセルブロックの対応する前記スイッチング手段は、前記主列線に共通に接続されることを特徴とする半導体メモリ。
【請求項１６】
行及び列方向にマトリクス状に配置された複数のメモリセルからなるメモリセルブロックと、
同一行の前記メモリセルに接続される行線と、
同一列の前記メモリセルに接続される列線と、
前記メモリセルブロックが非選択状態のときに、前記列線に所定の電位を供給するために、前記メモリセルブロックに接続され、前記メモリセルブロックが非選択状態のときにオンし、選択状態のときにオフするトランジスタを通して前記所定の電位を供給する電位供給手段と、
前記列線と主列線の間に接続され、前記メモリセルブロックが非選択のとき非導通状態に設定されるスイッチング手段と
を具備することを特徴とする半導体メモリ。
【請求項１７】
行及び列方向にマトリクス状に配置された複数のメモリセルからなるメモリセルブロックと、
同一行の前記メモリセルに接続される行線と、
同一列の前記メモリセルに接続される列線と、
前記メモリセルブロックが非選択状態のときに、前記列線に所定の電位を供給するために、前記メモリセルブロックに接続され、前記メモリセルブロックが非選択状態のときにオンし、選択状態のときにオフするトランジスタを通して前記所定の電位を供給する電位供給手段と、
前記列線と主列線の間に接続され、前記メモリセルブロックが非選択のとき非導通状態に設定されるスイッチング手段とを具備し、
前記メモリセルブロック、前記トランジスタ及びスイッチング手段は複数個設けられ、前記複数のメモリセルブロックの対応する前記スイッチング手段は、前記主列線に共通に接続されることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの読み出し時に非選択メモリブロックを制御する半導体メモリに関するもので、特に仮想接地方式の読み出し専用のマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
図１０及び図１１は、従来の半導体メモリのメモリセルアレイを示す。図１２は、図１０及び図１１に示した回路の主要ノードの論理レベルの真理値表を示す。以下、／は特記ない限り反転信号を表すものとする。
【０００３】
図１０及び図１１において、メモリセルブロックＭＢ２は、行及び列方向にマトリックス状に配置されたｎ×１６個の例えばマスクＲＯＭであるメモリセルＭＣ（１、１）、ＭＣ（１、２）、…、ＭＣ（ｎ、１６）より構成される。同一行のメモリセルＭＣ（ｉ，１）ないしＭＣ（ｉ，１６）のゲートには共通の行線ＷＬｉが接続されている。また、同一列のメモリセルＭＣ（１、ｊ）ないしＭＣ（ｎ，ｊ）のドレインには共通の列線ＣＬｊが接続され、ソースには列線ＣＬ（ｊ＋１）が接続されている。
【０００４】
また、列線ＣＬ２とＣＬ３間、列線ＣＬ３とＣＬ４間、列線ＣＬ６とＣＬ７間、列線ＣＬ７とＣＬ８間、列線ＣＬ１０とＣＬ１１間、列線ＣＬ１１とＣＬ１２間、列線ＣＬ１４とＣＬ１５間及び列線ＣＬ１５とＣＬ１６間にそれぞれトランジスタｔ１９，ｔ２０，ｔ２１，ｔ２２，ｔ２３，ｔ２４，ｔ２５，ｔ２６が接続され、これらのトランジスタのゲートには信号Ｙ１が供給される。
【０００５】
また、列線ＣＬ３、ＣＬ７、ＣＬ１１、ＣＬ１５にはそれぞれトランジスタｓ１，ｓ２、ｓ３，ｓ４のドレインが接続され、これらのトランジスタのゲートに信号Ｚ２が供給される。
【０００６】
さらに、トランジスタｓ１，ｓ２，ｓ３，ｓ４のソースとバイアス回路４の出力端子間にそれぞれトランジスタｔ１，ｔ３，ｔ５，ｔ７が接続され、トランジスタｔ１，ｔ３，ｔ５，ｔ７のゲートにはそれぞれ信号／Ｘ１，／Ｘ２、／Ｘ３、／Ｘ４が供給される。
【０００７】
また、トランジスタｓ１，ｓ２，ｓ３，ｓ４のソースと接地電位５間にそれぞれトランジスタｔ２，ｔ４，ｔ６，ｔ８が接続され、トランジスタｔ２，ｔ４，ｔ６，ｔ８のゲートにはそれぞれ信号Ｘ１，Ｘ２、Ｘ３、Ｘ４が供給される。
【０００８】
一方、列線ＣＬ１とＣＬ２間、列線ＣＬ４とＣＬ５間、列線ＣＬ５とＣＬ６間、列線ＣＬ８とＣＬ９間、列線ＣＬ９と列線ＣＬ１０間、列線ＣＬ１２とＣＬ１３間、列線ＣＬ１３とＣＬ１４間及び列線ＣＬ１６とＣＬ１７間にそれぞれトランジスタｔ２７，ｔ２８，ｔ２９，ｔ３０，ｔ３１，ｔ３２，ｔ３３，ｔ３４が接続され、それらのトランジスタのゲートには信号／Ｙ１が供給される。
【０００９】
また、列線ＣＬ１、ＣＬ５、ＣＬ９，ＣＬ１３、ＣＬ１７にはそれぞれトランジスタｓ５，ｓ６，ｓ７，ｓ８，ｓ９のドレインが接続され、それらのトランジスタのゲートには信号Ｚ２が供給される。
【００１０】
さらに、トランジスタｓ５，ｓ６，ｓ７，ｓ８，ｓ９のソースとバイアス回路２の出力端子間にそれぞれトランジスタｔ９、ｔ１１，ｔ１３，ｔ１５、ｔ１７が接続けられ、トランジスタｔ９、ｔ１１，ｔ１３，ｔ１５、ｔ１７のゲートにはそれぞれ信号／ｂ１，／ｂ２，／ｂ３、／ｂ４、／ｂ５が供給される。
【００１１】
また、トランジスタｓ５，ｓ６，ｓ７，ｓ８，ｓ９のソースとデータ検出回路３の入力端子間にそれぞれトランジスタｔ１０，ｔ１２，ｔ１４，ｔ１６、ｔ１８が接続され、トランジスタｔ１０，ｔ１２，ｔ１４，ｔ１６、ｔ１８のゲートにはそれぞれ信号ｂ１，ｂ２，ｂ３、ｂ４、ｂ５が供給される。
【００１２】
さらに、図１１に示すように、メモリブロックＭＢ１，トランジスタｔ’１９ないしｔ’３４、トランジスタｓ’１ないしｓ’９よりなる回路が設けられる。この回路は、以上説明したメモリセルブロックＭＢ２、トランジスタｔ１９ないしｔ３４、トランジスタｓ１ないしｓ９よりなる回路と同一の構成である。
【００１３】
ただし、列線ＣＬ’１ないしＣＬ’１７は、列線ＣＬ１ないしＣＬ１７と接続されていない。
また、トランジスタｔ’１９ないしｔ’２６のゲートには信号Ｙ１が供給され、トランジスタｔ’２７ないしｔ’３４のゲートには信号／Ｙ１が供給される。
【００１４】
トランジスタｓ’１ないしｓ’４のゲートには信号Ｚ１が供給され、ソースはそれぞれトランジスタｔ１，ｔ２の接続点ｎ６、トランジスタｔ３，ｔ４の接続点ｎ７、トランジスタｔ５，ｔ６の接続点ｎ８、トランジスタｔ７，ｔ８の接続点ｎ９に接続される。
【００１５】
また、トランジスタｓ’５ないしｓ’９のゲートには信号Ｚ１が供給され、ソースはそれぞれトランジスタｔ９，ｔ１０の接続点ｎ１、トランジスタｔ１１，ｔ１２の接続点ｎ２、トランジスタｔ１３，ｔ１４の接続点ｎ３、トランジスタｔ１５、ｔ１６の接続点ｎ４、トランジスタｔ１７，ｔ１８の接続点ｎ５に接続される。
【００１６】
行デコーダ１は、図示せぬ入力信号に応じて、信号Ｙ１，／Ｙ１，Ｚ１，Ｚ２を出力するとともに、行線ＷＬ１ないしＷＬｎに信号を供給する。
また、図示せぬデコーダ回路は、例えばアドレス信号の下位３ビットＡ０，Ａ１，Ａ２に応じて、図１２に示した真理値表に従って、信号Ｘ１ないしＸ４、信号ｂ１ないしｂ５、及びそれらの反転信号を供給する。
【００１７】
図１０及び図１１に示した従来例において、例えばメモリセルＭＣ（１、１）を選択する場合の動作を説明する。
まず、行デコーダ１は、信号Ｚ１を”０”に、信号Ｚ２を”１”にして出力する。その結果、トランジスタｓ’１ないしｓ’９がオフし、トランジスタｓ１ないしｓ９がオンするため、メモリセルブロックＭＢ１は非選択となり、メモリセルブロックＭＢ２が選択される。
【００１８】
さらに、図示せぬデコーダ回路により、信号Ｘ１は”１”に、その反転信号／Ｘ１は”０”に設定され、他の信号Ｘ２ないしＸ４はそれぞれ”０”に、信号Ｘ２ないしＸ４の反転信号／Ｘ２ないし／Ｘ４はそれぞれ”１”に設定される。信号ｂ１は”１”に、その反転信号／ｂ１は”０”に設定され、他の信号ｂ２ないしｂ５はそれぞれ”０”に、信号ｂ２ないしｂ５の反転信号／ｂ２ないし／ｂ５はそれぞれ”１”に設定される。また、信号Ｙ１は”０”に設定される。
【００１９】
また、行線ＷＬ１は”１”（例えば５Ｖ）に設定され、それ以外の行線ＷＬ２ないしＷＬｎは”０”に設定される。
このような電位設定によって、トランジスタｔ１はオフし、トランジスタｔ２はオンする。また、トランジスタｓ１及びトランジスタｔ１９がオンしているので、列線ＣＬ２には、トランジスタｔ１９、トランジスタｓ１、トランジスタｔ２を介して接地電位が供給される。また、トランジスタｔ９はオフし、トランジスタｔ１０及びトランジスタｓ５はオンしているため、列線ＣＬ１はトランジスタｓ５及びトランジスタｔ１０を介してデータ検出回路３に接続される。
【００２０】
メモリセルには、その閾値電圧の大小により”０”と”１”とが記憶される。メモリセルのゲートが接続されている行線が”１”となりメモリセルが選択された場合、閾値電圧が高いとオンせず、閾値電圧が低いとオンする。
【００２１】
いま、列線ＣＬ１とＣＬ２との間のメモリセルのうち、行線ＷＬ２ないしＷＬｎに接続されているメモリセルは、行線ＷＬ２ないしＷＬｎが”０”であるため、オフしている。また、トランジスタｔ２７もオフしている。
【００２２】
メモリセルＭＣ（１、１）の閾値電圧が高い場合、行線ＷＬ１が”１”になってもメモリセルＭＣ（１、１）はオフしている。よって、列線ＣＬ１はデータ検出回路３の図示せぬ負荷トランジスタで充電され、この充電された状態がデータ検出回路３で検出され、メモリセルＭＣ（１、１）の記憶データが例えば”１”であると判定される。
【００２３】
メモリセルＭＣ（１、１）の閾値電圧が低い場合、メモリセルＭＣ（１、１）はオンしているため、列線ＣＬ１は、メモリセルＭＣ（１、１）、トランジスタｔ１９、トランジスタｓ１、トランジスタｔ２を通して接地電位に向かって放電され、この放電された状態がデータ検出回路３で検出され、メモリセルＭＣ（１、１）の記憶データが”０”であると判定される。
【００２４】
このようにして、メモリセルＭＣ（１、１）のデータが読み出される。
メモリセルＭＣ（１，２）を選択するには、メモリセルＭＣ（１，１）を選択する場合の信号の電位状態のうち、信号Ｙ１を”１”に、信号／Ｙ１を”０”に変化させ、それ以外は変化させなければよい。よって、トランジスタｔ２７はオンし、トランジスタｔ１９はオフする。
【００２５】
メモリセルＭＣ（１，２）の閾値電圧が高い場合、列線ＣＬ１及びＣＬ２は列線ＣＬ３と電気的に分離された状態となり、列線ＣＬ１及びＣＬ２は、データ検出回路３の図示せぬ負荷トランジスタで充電され、この充電された状態がデータ検出回路３で検出される。
【００２６】
一方、メモリセルＭＣ（１，２）の閾値電圧が低い場合、列線ＣＬ１及びＣＬ２はトランジスタｔ２７、メモリセルＭＣ（１，２）、トランジスタｓ１、トランジスタｔ２を通して、接地電位に向かって放電され、この放電状態がデータ検出回路３で検出される。
【００２７】
さらに、メモリセルＭＣ（１，３）を選択するには、メモリセルＭＣ（１，２）が選択された信号電位状態に対し、信号ｂ１を”０”に、その反転信号／ｂ１を”１”に、信号ｂ２を”１”に、その反転信号／ｂ２を”０”にした信号電位状態にすればよい。
【００２８】
また、メモリセルＭＣ（１、４）を選択するには、メモリセルＭＣ（１、３）が選択された信号電位状態に対し、信号Ｙ１を”０”に、信号／Ｙ１を”１”にした信号電位状態にすればよい。
【００２９】
さらに、メモリセルＭＣ（１、５）を選択するには、メモリセルＭＣ（１，４）が選択された信号電位状態に対し、信号Ｘ１を”０”に、信号／Ｘ１を”１”に、信号Ｘ２を”１”に、その反転信号／Ｘ２を”０”にした信号電位状態にすればよい。
【００３０】
この半導体メモリにおいて、メモリセルの閾値電圧が低い場合、そのメモリセルのゲートが接続されている行線が”１”になれば選択されていないメモリセルでもオンしてしまう。
【００３１】
例えば、メモリセルＭＣ（１、４）が選択され、このメモリセルＭＣ（１、４）の閾値電圧が高いときは、このメモリセルＭＣ（１、４）はオフする。メモリセルＭＣ（１、４）の隣のメモリセルＭＣ（１，５）の閾値電圧が低ければ、メモリセルＭＣ（１，５）はオンする。メモリセルＭＣ（１，５）ないしＭＣ（１、１６）の閾値電圧がすべて低いときには、行線ＷＬ１が”１”であるのでこれらのメモリセルはすべてオンし、列線ＣＬ５ないしＣＬ１７がすべて互いに接続される。いま、これらの列線ＣＬ５ないしＣＬ１７が接地電位にあるとすると、データ検出回路３の図示せぬ負荷トランジスタは、トランジスタｂ２を通して列線ＣＬ５を充電する際に、メモリセルＭＣ（１，５）ないしＭＣ（１、１６）を通して列線ＣＬ６ないしＣＬ１７も充電してしまう。これらの充電が完了するまでメモリセルＭＣ（１、４）のデータを読み出すことができないので、データの読み出し速度が遅くなってしまう。
【００３２】
こうした問題を回避するため、選択されていない列線は、バイアス回路２、４によって所定の電位に充電されている。
例えば、図１２の真理値表に示したように、メモリセルＭＣ（１、１）が選択されているときは、信号ｂ２ないしｂ５が”０”、それらの反転信号／ｂ２ないし／ｂ５が”１”であるため、トランジスタｔ１１、ｔ１３、ｔ１５，ｔ１７がオンし、これらに接続される列線ＣＬ５，ＣＬ９、ＣＬ１３、ＣＬ１７がバイアス回路２によって所定の電位に充電される。また、信号／Ｘ２ないし／Ｘ４が”１”であるため、トランジスタｔ３、ｔ５、ｔ７がオンし、これらに接続される列線ＣＬ７、ＣＬ１１，ＣＬ１５がバイアス回路４によって所定の電位に充電される。また、これらの列線以外の列線についても信号Ｙ１あるいはその反転信号／Ｙ１のいずれか一方が”１”となるため、信号Ｙ１あるいは信号／Ｙ１の”１”レベルの信号が供給されている方のトランジスタを介して前述の列線に接続される。例えば列線ＣＬ８はトランジスタｔ２２あるいはトランジスタｔ３０を通してバイアス回路２あるいは４に接続される。
【００３３】
このように非選択の列線は所定の電位に充電された状態で待機しており、データ検出回路３が選択された列線を充電する時間が遅くならないようにしている。
また、信号Ｚ２が”０”にされ、信号Ｚ１が”１”にされると、信号Ｚ２が供給される行線に挟まれたメモリセルブロックＭＢ２が非選択となり、信号Ｚ１が供給される行線にゲートが接続されるトランジスタはオンし、信号Ｚ１が供給される行線に挟まれたメモリセルブロックＭＢ１が選択され、このブロック内のメモリセルからデータが読み出される。
【００３４】
【発明が解決しようとする課題】
例えば非選択状態にあるメモリブロックＭＢ１において、”０”である信号Ｚ１がゲートに供給されるトランジスタｓ’１ないしｓ’９がオフであるため、列線ＣＬ’１ないしＣＬ’１７は電気的に浮遊している。このため、メモリブロックＭＢ１が選択状態から非選択状態になった直後は、それ以前のデータの読み出しの際に充電されていた電荷が列線等に残っているが、列線やメモリセルのソース、ドレインを形成する拡散層等におけるリーク電流によって残っていた電荷が徐々に基板に放電される。
【００３５】
このため、非選択状態が長時間続くと、基板が０Ｖの電源に接続されている場合、非選択メモリブロックの拡散層は基板への電荷の放電によって拡散層と基板とで形成されるＰ−Ｎ接合の順方向電圧（ビルトインポテンシャル）の分だけ０Ｖよりも低い電位になる。このため、次にこのメモリブロックＭＢ１のメモリセルが選択されデータが読み出されるときは、列線を上述の順方向電圧の分の負の電位から充電しなければならないので、データの読み出し速度が遅くなる。また、非選択になっている時間によって拡散層の電位が違うので、データの読み出し速度がメモリブロックが非選択になっている時間により異なってしまう。
【００３６】
さらに、基板バイアス回路を内蔵して、基板を負の電位にして使用する場合、非選択のメモリブロックの拡散層の電位がリーク電流によって基板の電位に近づき、”０”の信号Ｚ１、Ｚ２…が供給されているトランジスタがオンし始める電位まで低下することになる。例えば、この”０”が０Ｖであって、信号Ｚ１、Ｚ２…が供給されているトランジスタの閾値電圧をＶｔｈとするならば、非選択メモリブロックの拡散層は−Ｖｔｈの電位まで放電され、この電位で待機していることになる。このため、長時間非選択になっていたメモリブロックのメモリセルが選択され、データが読み出されるときには、−Ｖｔｈの負の電位から列線を充電しなければならない。このように、基板バイアス回路を内蔵したタイプの半導体メモリにおいても、データの読み出し速度は遅くなる。
【００３７】
上述のように、メモリセルに蓄えられた情報は、メモリセルがオンかオフか、すなわちそのメモリセルが接続された列線が充電状態にあるか放電状態にあるかによってデータが読み出される。負の電位の列線を速く充電するために、バイアス回路の負荷トランジスタの電流供給能力を大きく設定すると、逆に放電の妨げとなり、列線の放電が遅くなってしまう。すなわち、列線を負の電位から充電しなければならないため、負荷トランジスタの電流供給能力を大きくして充電を速くすれば、放電が遅くなる。よって、充電も放電もある程度遅い値に設定しなければならない。
【００３８】
本発明は、上記課題に鑑みてなされたもので、非選択のメモリブロックを電気的浮遊状態にならないようにして列線が負の電位になるのを防ぎ、データの読み出し速度を速くすることを目的とする。
【００３９】
【課題を解決するための手段】
本発明は、上記課題を解決するため、行及び列方向にマトリックス状に配置されたメモリセルと、  同一行のメモリセルのゲートに接続される行線と、同一列のメモリセルの端子に接続され、順次隣り合っている第１ないし第５の列線と、それぞれ第３の列線、第１の列線、及び第５の列線に電流路の一端が接続され、それぞれ第１ないし第３の制御信号によりメモリブロックが非選択状態のときにオフする第１ないし第３の選択手段と、第１の列線との第２の列線間、第２の列線と第３の列線間、第３の列線と第４の列線間、及び第４の列線と第５の列線間にそれぞれ接続され、メモリブロックが非選択状態のときにオンする第１ないし第４の選択トランジスタとを有するメモリブロックをマトリックス状に配置したメモリアレイと、同一列の第１の選択手段の電流路の他端同士に接続される第１の主列線と、同一列の第２の選択手段の電流路の他端同士に接続される第２の主列線と、同一列の第３の選択手段の電流路の他端同士に接続される第３の主列線と、メモリブロックが非選択状態のときに、非選択状態に設定されたメモリブロックの第１ないし第５の列線に所定の電位を供給する電位供給手段とを具備する。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１及び図２は、本発明の第１の実施例を示す。以下、図１０及び図１１に示した従来例と同一の構成要素には同一の符号を付し、説明を省略する。
【００４１】
本実施例において、行デコーダ１が出力する信号Ｚ１，Ｚ２は、それぞれインバータＩ１、Ｉ２の入力端子に接続される。インバータＩ１の出力端子は、トランジスタＨ１のゲートに接続される。トランジスタＨ１のドレインはメモリブロックＭＢ２内の列線ＣＬ１７に接続され、ソースは接地される。同様に、インバータＩ２の出力端子は、トランジスタＨ２のゲートに接続され、トランジスタＨ２のドレインはメモリブロックＭＢ１内の列線ＣＬ’１７に接続され、ソースは接地される。
【００４２】
図３は、アドレス信号Ａ３，Ａ４をデコードして４個のメモリブロックのいずれかを選択するための信号Ｚ１ないしＺ４の４信号が生成する真理値表を示す。
さらに、図４（ａ）は、行デコーダ１が出力する信号Ｚｉ，Ｙｉ，／Ｙｉの電位状態を表す真理値表を示す。この例では信号Ｙｉにアドレス信号Ａ５を対応させている。すなわち信号Ｚｉが選択のときは、信号Ｙｉはアドレス信号Ａ５と同一であり、信号／Ｙｉは、信号Ｙｉの反転信号である。一方、信号Ｚｉが非選択のときは、アドレス信号Ａ５に関係なく、信号Ｙｉ、／Ｙｉともに”１”に設定され、信号／Ｙｉは、信号Ｙｉの反転信号ではなくなる。すなわち、図２に示した信号Ｙ１、／Ｙ１は、図１１の信号Ｙ１、／Ｙ１とは異なり、信号Ｚ１及びアドレス信号Ａ５に応答し、また、図１には、図１０に示した信号Ｙ１、／Ｙ１の代わりに、信号Ｚ２及びアドレス信号Ａ５に応答する信号Ｙ２、／Ｙ２が供給される。
【００４３】
図４（ｂ）は、図４（ａ）に示した真理値表を実現する回路例を示す。アドレス信号Ａ２は、ナンドゲート４３の第１の入力端子に供給されるとともに、インバータ４１を介してナンドゲート４２の第１の入力端子に供給される。信号Ｚｉは、ナンドゲート４２、４３の第２の入力端子にそれぞれ供給される。ナンドゲート４２、４３の出力信号がそれぞれ信号Ｙｉ、／Ｙｉとなる。
【００４４】
図１２は、信号Ｘ１ないしＸ４、及び信号ｂ１ないしｂ５と、アドレス信号Ａ０，Ａ１、Ａ２との関係を示す真理値表である。信号Ｙ１は、アドレス信号Ａ５と同一の信号である。図５は、図１２に示した真理値表を実現するデコーダ回路の一例を示す。
【００４５】
本実施例では、例えばメモリブロックＭＢ１が選択され、メモリブロックＭＢ２が選択されない場合、非選択のメモリブロックＭＢ２では、Ｚ２が”０”であるためインバータＩ１の出力が”１”となり、トランジスタＨ１がオンする。信号Ｙ２及び信号／Ｙ２はいずれも”１”であるから、トランジスタｔ１９ないしｔ３４はいずれもオンする。その結果、列線ＣＬ１ないしＣＬ１７はトランジスタｔ１９ないしｔ３４とトランジスタＨ１を介して接地電位に接続される。
【００４６】
このように本実施例では非選択のメモリブロックの列線が電気的に浮遊状態になることはない。よって、本実施例では、リーク電流によって非選択のメモリブロックの列線が負の電位になることもない。
【００４７】
図１及び図２に示した実施例では、トランジスタＨ１、Ｈ２のソースを接地電位に接続しているが、接地電位ではなく所定の電位でもよい。例えば、トランジスタＨ１のソースをバイアス回路の出力端子に接続すれば、メモリブロックが非選択状態から選択状態に移行するときにこのメモリブロック内の列線をバイアス回路から充電しなくてよいため、充電のための瞬時ピーク電流を低減することができる。
【００４８】
図６及び図７は、本発明の第２の実施例を示す。
本実施例では、トランジスタＨ３、Ｈ４のドレインはそれぞれ列線ＣＬ１７、ＣＬ’１７に接続され、ソースには例えば０Ｖである所定の電位が供給され、ゲートに電圧供給回路６から所定の電位が供給される。
【００４９】
本実施例では、トランジスタＨ３、Ｈ４のゲートに共通の電位を供給できるため、図１に示したインバータＩ１，Ｉ２が不要になり、回路を簡単に構成し、回路の素子数を少なくすることができる。
【００５０】
図８（ａ）及び図８（ｂ）は、図６及び図７の実施例に用いられる電圧供給回路６の回路例を示す。
図８（ａ）において、Ｐチャネル型トランジスタＱ２のソースに電源電位が供給され、ゲートは接地される。Ｎチャネル型トランジスタＱ１のドレインとゲートはトランジスタＱ２のドレインに接続され、ソースは接地される。トランジスタＱ１とＱ２の接続点には、トランジスタＱ１の閾値電圧よりもわずかに高い電圧が出力される。
【００５１】
この閾値電圧よりもわずかに高い出力電圧は、図６及び図７に示したトランジスタＨ３、Ｈ４のゲートに供給されるため、トランジスタＨ３、Ｈ４はわずかにオンする。よって、非選択のメモリブロックにはこのトランジスタＨ３、Ｈ４を通して接地電位が供給される。トランジスタＨ３、Ｈ４のゲートに定常的に電圧供給回路から電位が供給されているが、わずかに導通しているだけのためトランジスタＨ３、Ｈ４が選択されたメモリブロックに影響を与えることはない。
【００５２】
また、トランジスタＨ３、Ｈ４のソースを接地電位ではなく電源電位に接続してもよい。このときは、メモリブロックにはトランジスタＨ３、Ｈ４のゲート電圧からトランジスタＨ３、Ｈ４の閾値電圧を引いた電位がメモリブロックにトランジスタＨ３、Ｈ４から供給される。トランジスタＨ３、Ｈ４のゲートには、閾値電圧よりもわずかに高い電圧が供給されているので、トランジスタＨ３、Ｈ４の列線に接続されている側の端子には、ほぼ０Ｖの電圧が出力されることになる。
【００５３】
図８（ｂ）において、電源電位と基準電位との間にｎチャネルトランジスタＱ４とｎチャネルトランジスタＱ３が直列に接続され、ｎチャネルトランジスタＱ３，Ｑ４のゲートはそれぞれ電源電圧に接続される。トランジスタＱ４とトランジスタＱ３の接続点が出力端子となる。この回路において、トランジスタＱ４とトランジスタＱ３の抵抗値の比で出力電圧が決定される。
【００５４】
この出力電圧をＶｏｕｔとし、トランジスタＨ３、Ｈ４の閾値電圧をＶｔｈとすれば、Ｖｏｕｔ＜Ｖｔｈであるならば、トランジスタＨ３、Ｈ４が接地電位に接続されているときも電源電位に接続されているときも、列線は、リーク電流によってＶｏｕｔ−Ｖｔｈの電位まで電位が低下したときにトランジスタＨ１が導通し、電位の低下は止められる。
【００５５】
Ｖｏｕｔ≧Ｖｔｈであるならば、トランジスタＨ１が接地電位に接続されている場合には、トランジスタＨ１はオンするため、列線はトランジスタＨ３、Ｈ４を通して接地電位に接続される。この場合は、メモリブロックが選択されたときに読み出し動作が正しく行える程度にトランジスタＨ３、Ｈ４のサイズやＶｏｕｔの電位を設定する必要がある。また、トランジスタＨ３、Ｈ４を電源電位に接続し、Ｖｏｕｔ−Ｖｔｈの電位が供給されるようにしたいときには、メモリブロックが非選択状態から選択状態に移行するときに０Ｖから充電しなくてもよいため、充電のための瞬時ピーク電流が低減できるという利点がある。
【００５６】
図９は、本発明の第３の実施例を示す。本実施例は、図１及び図２に示した実施例において、トランジスタＨ１、Ｈ２及びそのゲートを制御する信号を生成する回路を行デコーダの近くに設けたものである。
【００５７】
図９（ａ）は、アドレス信号Ａ３，Ａ４から信号Ｚ１ないしＺ４を作る真理値表を示す。これは、図３に示した真理値表と同一のものである。
図９（ｂ）は、トランジスタＨ２を制御する信号を生成する回路を示し、メモリセルアレイの行デコーダ１側に設けられる。信号Ｚ１を出力する例を示している。ナンドゲート回路Ｎ１の入力端子にアドレス信号Ａ３，Ａ４の反転信号／Ａ３，／Ａ４が供給される。ナンドゲート回路Ｎ１の出力端子は、インバータＩ３の入力端子に接続され、インバータＩ３の出力端子から信号Ｚ１が出力される。続いて、信号Ｚ１がインバータＩ４の入力端子に供給され、インバータＩ４の出力端子がトランジスタＨ２のゲートに接続される。トランジスタＨ２の電流経路の一端は例えば列線ＣＬ１に接続され、電流経路の他端は接地電位またはバイアス回路の出力端子に接続される。信号Ｚ１が”０”であり、信号Ｚ１が”１”のときに選択されるメモリブロックが非選択のときに、トランジスタＨ２がオンする。
【００５８】
図９（ｃ）は、トランジスタＨ２を制御する回路の別の例を示す。図９（ｂ）において説明したナンドゲート回路Ｎ１の出力端子はインバータＩ３の入力端子に接続され、インバータＩ３の出力端子から出力されるが信号Ｚ１となる。また、ナンドゲートＮ１の出力端子がトランジスタＨ２のゲートに接続され、トランジスタＨ２の電流経路の一端は例えば列線ＣＬ１に接続され、電流経路の他端は接地電位またはバイアス回路の出力端子に接続される。ナンドゲート回路Ｎ１の出力信号がトランジスタＨ２を制御する信号となる。
【００５９】
本実施例で、行デコーダ側にトランジスタＨ１、Ｈ２及びそれらを制御するための信号生成回路を設けている。図１及び図２に示した実施例においては、信号Ｚｉが行線を通してインバータＩ１に供給されるため、行線の遅延時間を経過した後トランジスタＨ１がオフまたはオンするが、図９に示した実施例では、信号Ｚｉが行線を伝達するのに要する遅延時間なしでトランジスタＨ１を制御することができる。よって、トランジスタＨ１がオフする時間を短くすることができ、メモリブロックが非選択状態から選択状態に移行するときにデータの読み出しへの影響をなくすことが可能になるという利点がある。もちろん、図１のようにしても、インバータＩ１の回路閾値を低く設定しておけばメモリブロックが非選択状態から選択状態に移行するときにデータの読み出しへの影響を低減させることができる。
【００６０】
図１ないし図９に示した実施例では、各メモリブロックに対して一つのトランジスタによって非選択のメモリブロックが電気的浮遊状態になるのを防止していたが、これは一つのトランジスタに限ることはなく、複数個のトランジスタを用いてもよい。メモリブロックの複数個の箇所で、所定の電位を供給して電気的浮遊状態を回避した方が、メモリブロックの電位が安定するという利点がある。例えば、メモリブロックの両端等にトランジスタを設け、メモリブロックの左右から所定の電位を供給するようにするとよい。すなわち、図１に示した実施例と図９に示した回路を組み合わせてもよいし、図６に示した実施例と図９に示した回路を組み合わせてもよい。
【００６１】
本発明は、メモリブロックが非選択のときにメモリブロック内の列線が電気的に浮遊状態になることを防止することに特徴があるので、非選択のメモリブロックに接続されている、本発明のトランジスタＨ１をオン状態にするように制御するようにしたものであれば、どのようなものでも良いことはいうまでもない。
【００６２】
また、以上説明した実施例では、メモリブロックを選択する信号Ｚｉあるいは信号Ｚｉを出力する回路を利用してトランジスタＨ１を制御する信号を出力していたが、これに限らず、例えば信号Ｙｉ、／Ｙｉから作っても良い。信号Ｙｉ、／Ｙｉから作る場合は、これらの信号Ｙｉ，／Ｙｉのアンド論理を取った信号でトランジスタＨ１を制御すればよい。
【００６３】
なお、上記の実施例においてメモリセルはマスクＲＯＭであるとしたが、これに限られるものではなく、マスクＲＯＭと類似の構成と機能を有するＥＥＰＲＯＭやＥＰＲＯＭでもよい。
【００６４】
【発明の効果】
以上説明したように、本発明では、仮想接地方式の読み出し専用メモリにおいて、非選択のメモリブロックの列線等が電気的な浮遊状態になることはないので、列線が負の電位になることを防止でき、非選択のメモリブロックが非選択状態にある時間の長短によらずデータ読み出し速度を一定にし、動作が安定な半導体メモリを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第１の実施例を示す回路図。
【図３】本発明の第１の実施例を示す図。
【図４】本発明の第１の実施例を示す図。
【図５】本発明のデコーダ回路を示す回路図。
【図６】本発明の第２の実施例を示す回路図。
【図７】本発明の第２の実施例を示す回路図。
【図８】本発明の電圧供給回路を示す回路図。
【図９】本発明の第３の実施例を示す図。
【図１０】従来例を示す回路図。
【図１１】従来例を示す回路図。
【図１２】従来例の真理値表を示す図。
【符号の説明】
１…行デコーダ、
２、４…バイアス回路、
３…データ検出回路、
５…接地電位、
ＭＣ（１、１）ないしＭＣ（ｎ，１６）…メモリセル、
ＣＬ１ないしＣＬ１７…列線、
ＷＬ１ないしＷＬｎ…行線、
ＭＢ１，ＭＢ２…メモリブロック、
ｓ１ないしｓ９…トランジスタ、
ｔ１ないしｔ３４…トランジスタ。
【図１】
0003602656.tif 000002
【図２】
0003602656.tif 000003
【図３】
0003602656.tif 000004
【図４】
0003602656.tif 000005
【図５】
0003602656.tif 000006
【図６】
0003602656.tif 000007
【図７】
0003602656.tif 000008
【図８】
0003602656.tif 000009
【図９】
0003602656.tif 000010
【図１０】
0003602656.tif 000011
【図１１】
0003602656.tif 000012
【図１２】
0003602656.tif 000013