(57)【特許請求の範囲】
【請求項１】
ディレイパルス発生トリガ信号を起点にして、所望のパルス幅の時間内に複数の中間キャリー信号を発生すると共に、ディレイ出力信号の終期を決定する最終キャリー信号を前記複数の中間キャリー信号を合成した合成信号により生成するカウンタと、
前記カウンタからの前記複数の中間キャリー信号に同期した入力パルス信号及び前記ディレイパルス発生トリガ信号に基づいて前記カウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置。
【請求項２】
前記カウンタは、前記ディレイパルス発生トリガ信号によりセットされると共に前記カウンタから出力された前記最終キャリー信号によりリセットされることにより前記ディレイ出力信号を生成するフリップフロップと、
前記カウンタから出力された前記複数の中間キャリー信号のそれぞれに同期した前記入力パルス信号を生成して前記ディレイ回路に印加する１パルス発生回路が接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記カウンタは、ディレイ設定時間に応じた数が直列接続された複数のラッチ回路を備え、前記ディレイパルス発生トリガ信号を起点にして、前記ディレイ回路からの前記カウントアップ信号に同期した前記複数の中間キャリー信号を前記複数のラッチ回路から段階的に出力することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ディレイ回路は、トランジスタ型ディレイ素子、又は抵抗型ディレイ素子を用いたことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記抵抗型ディレイ素子は、入・出力間に直列に接続して挿入された複数の抵抗と、
前記複数の抵抗のそれぞれの出力端に接続された複数の容量デプレッショントランジスタと、
前記複数の抵抗の中間部及び終端に接続され、前記複数の抵抗の入力端に印加された入力信号によりオン／オフ動作する複数のトランジスタを備えることを特徴とする請求項４記載の半導体装置。
【請求項６】
ディレイパルス発生トリガ信号を起点にして、所望のパルス幅の時間内に発生する第１の複数の中間キャリー信号、及び前記第１の複数の中間キャリー信号のそれぞれを合成した第１の最終キャリー信号を出力する第１のカウンタと、
前記第１のカウンタから出力された前記第１の複数の中間キャリー信号のそれぞれに同期した第２の複数の中間キャリー信号を発生させると共に、前記第２の複数の中間キャリー信号のそれぞれを合成した第２の最終キャリー信号をディレイ出力信号の終期を決定するための信号として発生させる第２のカウンタと、
前記第１及び第２のカウンタからの前記第１及び第２の複数の中間キャリー信号に同期した入力パルス信号及び前記ディレイパルス発生トリガ信号に基づいて前記第１のカウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置。
【請求項７】
前記第２のカウンタは、前記ディレイパルス発生トリガ信号によりセットされると共に前記第２のカウンタから出力された前記第２の最終キャリー信号によりリセットされることにより前記ディレイ出力信号を生成するフリップフロップと、
前記第１及び第２のカウンタから出力される前記複数の第１及び第２の中間キャリー信号のそれぞれに同期した前記入力パルス信号を生成して前記ディレイ回路に印加する１パルス発生回路を備えることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１及び第２のカウンタは、ディレイ設定時間に応じた数が直列接続された複数のラッチ回路を備え、前記ディレイパルス発生トリガ信号を起点にして、前記ディレイ回路からの前記カウントアップ信号に同期した前記複数の中間キャリー信号を前記複数のラッチ回路から段階的に出力することを特徴とする請求項６記載の半導体装置。
【請求項９】
前記ディレイ回路は、トランジスタ型ディレイ素子、又は抵抗型ディレイ素子を用いていることを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記抵抗型ディレイ素子は、入・出力間に直列に接続して挿入された複数の抵抗と、
前記複数の抵抗のそれぞれの出力端に接続された複数の容量デプレッショントランジスタと、
前記複数の抵抗の中間部及び終端に接続され、前記複数の抵抗の入力端に印加された入力信号によりオン／オフ動作する複数のトランジスタを備えることを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、メモリ回路、センスアンプ、及びこのセンスアンプの活性化期間を設定するためのディレィ部を備え、このディレィ部を外部回路を用いず、また広いパルス幅のディレィ出力信号を得るための半導体装置に関する。
【０００２】
【従来の技術】
半導体メモリは、半導体によるメモリ回路、センスアンプ、及びディレィ部を備えて構成されている。前記メモリ回路からデータを読み出すとき、半導体装置の特性や仕様に合ったタイミングでセンスアンプを動作（活性化）させる必要があるが、このセンスアンプの動作をディレィ部の出力信号により制御している。この出力信号の幅（パルス幅）は、ディレィ部により決定される。ディレィ部における出力パルス幅の決定には、（ｉ）ディレイ素子の段数の増減する方法、（ｉｉ）デプレッションタイプのＮｃｈトランジスタ（容量デプレッショントランジスタ）を用い、そのソース・ドレインをＧＮＤレベルにし、ゲートを信号線に接続し、そのゲート容量を利用したトランジスタのディメンジョンを増減させる方法等がある。一般に、ディレイ回路のパルス幅は５０ｎｓ〜１００ｎｓ程度であるが、製品仕様によっては、２００ｎｓ〜１ｍｓの長いパルス幅を要求されることがある。
【０００３】
図７は従来の半導体装置を示す。この構成は、パルス幅の調節をカウンタを用いて行うもので、特開平１１−２２０３６５号公報に開示されている。
この構成は、期待値発生回路７０、カウンタ７１、比較器７２、ディレイ制御回路７３、ディレイライン７４、及びインバータ７５よりなる。
期待値発生回路７０は入力クロック信号７６の１周期当たりの出力クロック信号７７のパルス数についての期待値を発生し、カウンタ７１は出力クロック信号１７のパルス数をカウントする。比較器７２は、カウンタ７１からのカウント値と期待値発生回路７０からの期待値とを比較する。ディレイ制御回路７３は、比較器７２からの情報に基づいてディレイ値を制御する。ディレイライン７４は、ディレイ制御回路７３からの複数の制御信号Ｓｄによりディレイ値を変更する。ディレイライン７４とインバータ７５により、リングオシレータが構成されている。
【０００４】
次に、図７の構成の動作について説明する。カウンタ７１は、入力クロック信号１６の１周期内の出力クロック信号１７のパルス数をカウントする。期待値発生回路７０は、入力クロツク信号の１周期の間、理想的な出力クロツク信号１７のパルス数のカウント値を生成し、これを期待値として比較器７２に入力する。例えば、３２ＫＨｚの入力クロック信号１６から３２ＭＨｚの出力クロック信号１７を得たい場合、（１／３２０００）／（１／３２００００００）＝１０００の期待値をバイナリ・データで発生する。比較器７２は、入力クロック信号１６の周期ごとにカウンタ７１のカウント値と期待値発生回路７０の期待値とを比較し、期待値の方が大きければＤＯＷＮ信号、期待値の方が小さければＵＰ信号を出力する。また、期待値とカウント値とが等しい場合には、ＤＯＷＮ信号もＵＰ信号も出力されない。カウンタ７１は、比較器７２で比較が行われると、直ちにリセットされ次のカウント動作に入る。ディレイ制御回路７３は、比較器７２からのＵＰ信号又はＤＯＷＮ信号に応じて、ディレイライン７４のディレイ値を制御するｎ個のディレイ制御信号Ｓｄを出力する。
【０００５】
比較器１２からＵＰ信号が出力されたとき、ディレイ制御回路７３からのディレイ制御信号Ｓｄのうち、“１”の状態にある信号の個数を１個増加させ、リングオシレータの出力クロック信号１７の周波数を低下させる。この結果、入力クロック信号１６の次の周期後の比較においては、カウンタ７１のカウント値が前回より小さくなる。比較器７２による比較の結果、期待値の方が小さければ、更にＵＰ信号が出力され、複数のディレイ制御信号Ｓｄのうち、“１”の状態にある信号の個数を更に１個増加させる。このような処理を繰り返し実行すると、最終的に期待値とカウント値は一致するようになる。
【０００６】
一方、比較器７２によるカウント値と期待値との比較の結果、期待値の方が大きい場合には、比較器７２からＤＯＷＮ信号が出力される。ＤＯＷＮ信号が出力されたとき、ディレイ制御信号Ｓｄのうち“１”の状態にある信号の個数を１個減少させることにより、リングオシレータの出力クロック信号の周波数は上昇する。その結果、入力クロック信号の次の周期後の比較では、カウンタ７１のカウント値が前回より大きくなる。再度、比較器７２で比較の結果、期待値の方が大きければ更にＤＯＷＮ信号が出力され、ディレイ制御信号Ｓｄのうち“１”の状態にある信号の個数をさらに１個減少させる。このような動作を繰り返すうちに、期待値とカウント値が一致するようになる。
【０００７】
【発明が解決しようとする課題】
しかし、従来の半導体装置によると、カウンタ７１に外部からクロック信号（入力クロック信号１６）を入力し、このクロック信号に基づいてカウントアップを行っている。このため、メモリ動作に内部クロックは必須であっても外部クロックを必要としない半導体装置の場合でも、外部クロックを入力しなければならず、設計上の制約が生じるという問題がある。
また、例えば、ユーザが要求する仕様等に合わせて１ｍｓのような長いパルス幅を生成しようとすると、ディレイ素子を構成するトランジスタの数が１０倍以上に増大するため、チップ面積も増大するという問題がある。
【０００８】
本発明の目的は、外部クロックを用いずにディレイ部を動作することができ、さらに、極端に長いパルス幅が必要なときでも回路規模を大きくすることなく構成可能な半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、第１の特徴として、トリガ信号を起点にして、所望のパルス幅の時間内に複数のパルス信号を発生すると共に、ディレイ出力信号の終期を決定する信号を前記複数のパルス信号を合成した合成信号により生成するカウンタと、前記カウンタからの複数のパルス信号に同期した入力パルス信号及び前記トリガ信号に基づいて前記カウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置を提供する。
【００１０】
この構成によれば、ディレイ回路から出力されるカウントアップ信号がカウンタに入力されると、カウンタからは複数のディレィ設定用のパルス信号が出力されるほか、ディレイ出力信号の終期を決定するための信号が出力される。カウンタから出力された複数のパルス信号は、遅延時間の設定のためのパルス信号となってディレイ回路に入力され、カウンアップ信号が生成される。したがって、内部でディレィ設定用のパルス信号が作られるため、外部からクロック信号を入力する必要がなくなり、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【００１１】
本発明は、上記の目的を達成するため、第２の特徴として、トリガ信号を起点にして、所望のパルス幅の時間内に発生する第１の複数のパルス信号、及び前記複数のパルス信号のそれぞれを合成した第１の合成信号を出力する第１のカウンタと、前記第１のカウンタから出力された前記第１の複数のパルス信号のそれぞれに同期した第２の複数のパルス信号を発生させると共に、前記第２の複数のパルス信号のそれぞれを合成した第２の合成信号をディレイ出力信号の終期を決定するための信号として発生させる第２のカウンタと、前記第１及び第２のカウンタからの前記第１及び第２の複数のパルス信号に同期した入力パルス信号及び前記トリガ信号に基づいて前記第１のカウンタをカウントアップさせるカウントアップ信号を出力するディレイ回路を備えることを特徴とする半導体装置を提供する。
【００１２】
この構成によれば、ディレイ回路から出力されるカウントアップ信号が第１のカウンタに入力されると、第１のカウンタからは複数のパルス信号と第２のカウンタをカウントアップするための信号が出力される。第２のカウンタは、ディレィ設定用の複数のパルス信号と、ディレイ出力信号の終期を決定するための信号を出力する。第１及び第２のカウンタから出力された複数のパルス信号は、遅延時間設定のためのパルス信号となってディレイ回路に入力され、カウンアップ信号が生成される。したがって、内部でディレィ設定用のパルス信号が作られるため、外部からクロック信号を入力する必要がなくなり、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
〔第１の実施の形態〕
図１は本発明の半導体装置を示す。ここでは、半導体装置のディレィ回路部のみを図示し、他の構成部分の図示は省略している。
ディレィ回路部は、１パルス発生回路１、ＮＡＮＤ回路２、インバータ３、ディレイ回路４、カウンタ５、及びフリップフロップ６を備えて構成されている。フリップフロップ６及びＮＡＮＤ回路２には、ディレイパルス発生トリガ信号（ＴＲＩＧＧＥＲ  ）ＤＰＴが入力される。１パルス発生回路１の出力端子にはＮＡＮＤ回路２の一方の入力端子が接続され、ＮＡＮＤ回路２の出力端子には、インバータ３を介してディレイ回路４が接続され、このディレイ回路４の出力信号がカウンタ５にカウントアップ信号（ＣＯＵＮＴ  ＵＰ）２３として入力される。
【００１４】
カウンタ５は、カウントアップを行うと、複数のパルス信号としての中間キャリー信号２０（ＣＡＲＲＹ１，２，３）と単一パルス信号としての最終キャリー信号（ＣＡＲＲＹ  ＥＮＤ）２１を出力する。中間キャリー信号は、１パルス発生回路１に入力され、また、最終キャリー信号２１はフリップフロップ６に入力される。１パルス発生回路１は１パルスを出力し、この信号はＮＡＮＤ回路２及びインバータ３を介してディレイ回路４に入力される。フリップフロップ６は、ディレイパルス発生トリガ信号ＤＰＴによってセット（Ｓバー）され、最終キャリー信号２１によってリセット（Ｒバー）されることによりパルスが合成され、出力信号１７が生成される。したがって、ディレイ回路４から出力されるパルス幅は、所望カウントの数倍のパルス幅が得られる。
【００１５】
次に、図１の構成における動作の概略を説明する。
ディレイパルス発生トリガ信号ＤＰＴは、ＮＡＮＤ回路２及びインバータ３を介してディレイ回路４に入力される。ディレイ回路４は、パルスの立ち上がりを遅らせることによりパルス幅を広くする。このディレイ回路４によるパルス信号はカウンタ５に供給され、カウントアップが行われる。カウンタ５の出力信号は、中間キャリー信号２０として１パルス発生回路１に供給される。また、最終キャリー信号２１はフリップフロップ６にリセット信号として供給される。中間キャリー信号２０が１パルス発生回路１に入力されることにより、１パルス発生回路１は入力信号の立ち上がり毎に１パルスを発生し、この信号をＮＡＮＤ回路２及びインバータ３を介してディレイ回路４に戻される。また、フリップフロップ６はディレイパルス発生トリガ信号ＤＰＴによりセットされ、リセットがカウンタ５の最終キャリー信号２１により行われることによりパルスが合成される。
【００１６】
図２は図１に示した半導体装置の詳細を示す。
１パルス発生回路１は、１パルス発生器１１，１２，１３、ＮＡＮＤ回路１４、及びバッファ１５より構成される。１パルス発生器１１，１２，１３には、中間キャリー信号（ＣＡＲＲＹ０，１，２）が入力される。ディレィ回路４はディレィ部材４１を備えて構成され、このディレィ回路４と１パルス発生回路１の間にはＮＡＮＤ回路２及びインバータ３が設けられている。ディレィ部材４１には、ＩＣ化に適したトランジスタ型ディレイ素子を用いている。
【００１７】
カウンタ５は、ＣＯＵＮＴ  ＵＰ（カウントアップ）信号１８が入力されるＮＡＮＤ回路５１、ＲＥＳＥＴ（リセット）信号１９が入力されるディレィ素子５２、ＮＡＮＤ回路５１の出力信号を反転出力するインバータ５３、ディレィ素子５２の出力信号を反転出力するインバータ５４、このインバータ５４の出力信号を反転出力するインバータ５５、このインバータ５５の出力信号を反転出力するインバータ５６、ラッチ回路５７ａ〜５７ｄ、及びラッチ回路５７ｄの出力信号とインバータ５４の出力信号が入力されるＯＲ回路５８を備えて構成される。ラッチ回路５７ａには、インバータ５６及びインバータ５３の出力信号が入力され、ラッチ回路５７ｂにはラッチ回路５７ａ及びインバータ５３の出力信号が入力され、ラッチ回路５７ｃにはラッチ回路５７ｂ及びインバータ５３の出力信号が入力され、ラッチ回路５７ｄにはラッチ回路５７ｃ及びインバータ５３の出力信号が入力される。さらに、フリップフロップ６は、ＮＡＮＤ回路６１，６２を備えて構成されている。
【００１８】
図２において、ＮＡＮＤ回路２及びインバータ３を介してディレイ回路４にディレイパルス発生トリガＤＰＴが入力されるのと同時に、カウンタ５の各ラッチ５７ａ〜５７ｄのそれぞれにリセット信号が入力される。ディレイ回路４の出力信号２３（ＣＯＵＮＴ  ＵＰ）は、クロックアップ信号としてカウンタ５のインバータ５５に入力される。カウンタ５により生成された中間キャリー信号２０（ＣＡＲＲＹ０，１，２）は、１パルス発生回路１の１パルス発生器１１，１２，１３に入力され、ＣＡＲＲＹ０〜２のそれぞれの“Ｌ”レベルから“Ｈ”レベルへの変化に応じて１パルス発生器１１〜１３から出力信号が発生し、ＮＡＮＤ回路１４を通して得られた１パルス信号が、ディレイパルス発生トリガＤＰＴと同様のパルスとしてディレイ回路４にＮＡＮＤ回路２及びインバータ３を介して入力される。
【００１９】
図２において、カウンタ５のラッチ回路５７ａ〜５７ｄを常時動作させた状態にしているが、これを１〜４個の間で使用個数を選択できるようにすれば、複数種のディレィ時間を設定することができる。この場合、選択した個数にかかわらずパルス発生回路１のＮＡＮＤ回路１４の入力論理が実現されるような構成にしておく必要がある。
【００２０】
図３は、本発明の半導体装置の各部の動作を示す。
図１〜図３を参照して本発明の動作について説明する。
まず、ディレイパルス発生トリガＤＰＴが“Ｈ”から“Ｌ”レベルに変化するとフリップフロップ６がセットされ、これにより合成パルスであるＤＥＬＡＹ
ＰＵＬＳＥ（出力信号１７）の出力が開始される。また、カウンタ５の最終キャリー信号２１（ＣＡＲＲＹ  ＥＮＤ）が“Ｌ”から“Ｈ”レベルに変化すると、フリップフロップ６はリセットされ、出力信号１７の出力が遮断される。１パルス発生回路１は、カウンタ５からの中間キャリー信号２０（ＣＡＲＲＹ０〜２）のいずれかが“Ｌ”から“Ｈ”レベルに変化したとき、短い幅のパルス（１パルス）を出力する。ディレイ回路４は、１パルス発生回路１からの１パルス信号の入力に応じて動作し、１パルス信号が“Ｈ”から“Ｌ”レベルに変化したときには遅延を行わず、“Ｌ”から“Ｈ”レベルに変化のときにのみ遅延を行うように動作し、これによりディレイ回路４からは、所望のパルス幅にされたカウントアップ信号２３（ＣＯＵＮＴ  ＵＰ）が出力される。
【００２１】
カウンタ５においては、ディレィ素子５２、インバータ５４，５５，５６を通してリセット信号１９が入力されることにより、ラッチ回路５７ａ〜５７ｄがリセットされる。このリセットにより、中間キャリー信号２０（ＣＡＲＲＹ０〜２）と最終キャリー信号２１は、同時に“Ｌ”レベルに設定される。ついで、カウントアップ信号（ＣＯＵＮＴ  ＵＰ）の“Ｌ”から“Ｈ”レベルに変化したのを受けてラッチ５７ａが“Ｈ”レベル信号を取り込むため、中間キャリー信号２０のＣＡＲＲＹ０が“Ｌ”から“Ｈ”レベルになる。カウントアップが進み、カウントアップ信号２３（ＣＯＵＮＴ  ＵＰ）が“Ｌ”から“Ｈ”レベルになると、ラッチ５７ｂが“Ｈ”レベル信号を取り込むため、中間キャリー信号２０（ＣＡＲＲＹ１）が“Ｌ”から“Ｈ”レベルに変化する。更に、カウントアップが繰り返されることにより、最終キャリー信号２１が“Ｌ”から“Ｈ”レベルに変化する。この最終キャリー信号２１がフリップフロップ６に印加されるため、フリップフロップ６からはＤＥＬＡＹ  ＰＵＬＳＥ（出力信号１７）が出力される。
【００２２】
〔第２の実施の形態〕
図４は本発明の第２の実施の形態を示す。
本実施の形態は、図２のディレイ回路４のディレィ部材４１を、抵抗型ディレイ回路４６に置き換えたものである。抵抗型ディレイ回路４６は、図４に示すように、インバータ４２ａ，４２ｂ，４２ｃ，４２ｄ、直列接続された抵抗４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，４３ｆ，４３ｇ、抵抗の相互間及び抵抗４３ｇの出力端に接続された容量デプレッション型トランジスタ４４ａ，４４ｂ，４４ｃ，４４ｄ，４４ｅ，４４ｆ，４４ｇ，４４ｈ、及びＮ型ＭＯＳトランジスタ４５ａ，４５ｂ，４５ｃを備えて構成されている。
【００２３】
インバータ４２ａは入力信号（インバータ３の出力信号）を反転出力し、インバータ４２ｂはインバータ４２ａの出力信号を反転出力する。容量デプレッション型トランジスタ４４ａ〜４４ｈは、抵抗４３ａ〜４３ｇの各出力端にゲートが接続され、そのソースとドレインが接続され、さらにＭＯＳトランジスタ４４ａ〜４４ｈにおいて共通接続されている。これにより、容量デプレッション型トランジスタ４４ａ〜４４ｈのそれぞれはＲＣ積分回路の容量部を形成している。ＭＯＳトランジスタ４５ａは、ドレインとソースが抵抗４３ｄの出力端とグランド間に接続され、ゲートがインバータ４２ａの出力端に接続されている。また、Ｎ型ＭＯＳトランジスタ４５ｂ，４５ｃはドレインとソースが並列接続された状態で、抵抗４３ｇの出力端とグランド間に接続され、ゲートは共にインバータ４２ａの出力端に接続されている。抵抗４３ｇの出力端の信号はインバータ４２ｃ，４２ｄを介して取り出され、カウンタ５へ出力される。
Ｎ型ＭＯＳトランジスタ４５ａ〜４５ｃは、ドレイン〜ソース間の電圧が“Ｌ”から“Ｈ”レベルに変化するとき、その立ち上がり特性を改善し、波形になまりが生じないようにするために用いられる。ここでは、ＲＣ積分回路を７段としたが、この数は出力したいパルス幅（遅延時間）に応じて任意に設定することができる。
【００２４】
図４の構成においては、インバータ４２ｂより出力された入力信号（中間キャリー信号）が７段構成のＲＣ積分回路によって順次遅延されることにより、所定のパルス幅に拡張された信号が抵抗４３ｇの出力端から出力される。また、入力信号の立ち上がり時点でＮ型ＭＯＳトランジスタ４５ａ，４５ｂ，４５ｃがオンになることで、波形の改善が行われる。図４の構成によれば、トランジスタ型ディレィ素子に比べ、使用トランジスタ数を少なくできるので、電圧依存の小さいディレイパルスが得られるという特徴がある。
【００２５】
〔第３の実施の形態〕
図５は、本発明の第３の実施の形態を示す。図５においては、図１に示したと同一である部分についての説明は省略し、また、同一部分については同一引用数字を用いている。本実施の形態は、カウンタカウンタを追加して入れ子にしたことにより、ディレイ素子の数を増加することなく、より幅の広いパルスが得られるようにしたところに特徴がある。
【００２６】
図５に示すように、本実施の形態は、図１の構成に対し、１パルス発生回路及びカウンタのそれぞれを２個にしている。カウンタ５の最終キャリー信号２１（ＣＡＲＲＹ  ＥＮＤ１）を第２のカウンタ７に入力し、このカウンタ７の最終キャリー信号２２（ＣＡＲＲＹ  ＥＮＤ２）はフリップフロップ６へ送出される。また、カウンタ７から出力される中間キャリー信号２４（ＣＡＲＲＹ３，４，５）は、カウンタ５の中間キャリー信号２０と同様に、１パルス発生回路１に印加される。カウンタ７のリセットは、外部から与えられるリセット信号１９によって行われ、カウンタ５のリセットは自己リセット、すなわちカウンタ５から出力された最終キャリー信号２１を用いて行われる。
【００２７】
図６は、図５の構成による半導体装置の動作を示す。
図５及び図６を参照し、第３の実施の形態の動作を説明する。
まず、ディレイパルス発生トリガＤＰＴが、“Ｈ”から“Ｌ”レベルに変化することによりフリップフロップ６がセットされる。このセットにより合成パルス（ＤＥＬＡＹ  ＰＵＬＳＥ＝出力信号１７）の出力が開始される。また、フリップフロップ６のリセットは、カウンタ７の最終キャリー信号（ＣＡＲＲＹ  ＥＮＤ２）２２が“Ｌ”から“Ｈ”レベルに変化したことをもって行われ、出力信号１７の出力が遮断される。
【００２８】
１パルス発生回路１は、カウンタ５からの中間キャリー信号２０（ＣＡＲＲＹ０〜２）のいずれかが“Ｌ”から“Ｈ”レベルに変化したとき、短い幅のパルス（１パルス）を出力する。ディレイ回路４は、１パルス発生回路１からの１パルス信号の入力に応じて動作し、１パルス信号が“Ｈ”から“Ｌ”レベルに変化したときには遅延は行わず、“Ｌ”から“Ｈ”レベルに変化のときには遅延が行われる。これにより、ディレイ回路４はカウントアップ信号２３（ＣＯＵＮＴ  ＵＰ）を所望のパルス幅にして出力する。
【００２９】
カウンタ５はリセット信号１９が入力されたときにリセットされ、中間キャリー信号２０（ＣＡＲＲＹ０〜２）と最終キャリー信号２１が同時に“Ｌ”レベルになる。以後、ディレイ回路４からカウントアップ信号（ＣＯＵＮＴ  ＵＰ）が入力される毎に中間キャリー信号２０（ＣＡＲＲＹ０〜２）が順次出力され、これらの信号は１パルス発生回路１に入力される。ＣＡＲＲＹ０〜２のそれぞれの立ち下がり（“Ｈ”から“Ｌ”レベルへの変化）に同期して、カウンタ５からは最終キャリー信号２１（ＣＡＲＲＹ  ＥＮＤ１）が発生する。この最終キャリー信号２１は、１パルス発生回路８のリセットに用いられるほか、カウンタ７に印加され、カウンタ７のカウントアップに用いられる。
【００３０】
カウンタ７では、最終キャリー信号２１内の各波形の立ち上がりに同期して、中間キャリー信号（ＣＡＲＲＹ３〜５）２４が順次生成され、１パルス発生回路１へ送出される。また、カウンタ７からはカウンアップと共に最終キャリー信号（ＣＡＲＲＹ  ＥＮＤ２）２２が生成され、フリップフロップ６のリセット端子に入力される。したがって、フリップフロップ６からは、ディレイパルス発生トリガＤＰＴの立ち下がり時点から最終キャリー信号２２の“Ｌ”→“Ｈ”レベルの変化時点までをパルス幅とした合成パルス（出力信号１７）が出力される。
図６から明らかなように、カウンタ５の最終キャリー信号２１によりカウンタ７から中間キャリー信号（ＣＡＲＲＹ３〜５）２４を生じさせ、このＣＡＲＲＹ３〜５に基づいて最終キャリー信号２２を生成しているため、ディレイ素子の数を増加することなく、カウンタが１つの場合よりも幅の広いパルスを得ることができる。
【００３１】
【効果の説明】
以上説明した通り、本発明の半導体装置によれば、ディレイ回路から出力されるカウントアップ信号に基づいてカウンタから複数のパルス信号と、ディレイ出力信号の終期を決定するための信号を出力し、前記複数のパルス信号を遅延時間の設定のためのパルス信号として利用し、外部クロックを必要としない構成にしたので、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【００３２】
また、本発明の他の半導体装置によれば、第１，第２のカウンタを設け、ディレイ回路からのカウントアップ信号を第２のカウンタに入力し、このカウンタから複数のパルス信号と第１のカウンタをカウントアップするための信号を出力し、第１のカウンタから複数のパルス信号とディレイ出力信号の終期を決定するための信号を出力し、２つのカウンタから出力された各複数のパルス信号を遅延時間設定のためのパルス信号として利用する構成にしたので、外部からクロック信号を入力する必要がなくなり、設計上の制約が無くなる。また、任意のパルス幅の生成をディレイ素子を多くすることなく実現できるので、チップ面積を増大させることもない。
【図面の簡単な説明】
【図１】本発明の半導体装置の主要部の構成を示すブロック図である。
【図２】図１に示した半導体装置の詳細を示す回路図である。
【図３】本発明の半導体装置の各部の動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態を示すディレイ回路の回路図である。
【図５】本発明の第３の実施の形態の主要部の構成を示すブロック図である。
【図６】第３の実施の形態の各部の動作を示すタイミングチャートである。
【図７】従来の半導体装置の構成を示すブロック図である。
【符号の説明】
１，８  １パルス発生回路
２，５１，６１，６２  ＮＡＮＤ回路
３  インバータ
４  ディレイ回路
５，７  カウンタ
６  フリップフロップ
４１  ディレィ部材
４２ａ〜４２ｄ，５３〜５６  インバータ
４３ａ〜４３ｇ  抵抗
４４ａ〜４４ｈ  容量デプレッション型トランジスタ
４５ａ，４５ｂ，４５ｃ  トランジスタ
４６  抵抗型ディレイ回路
５７ａ〜５７ｄ  ラッチ回路
５８  ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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