(57)【特許請求の範囲】
【請求項１】
所定周期のデータ処理サイクル毎にデータ処理を行うデータ処理装置と協同して割り込み処理を行う割り込み処理回路であって、
割り込みイベントを示すイベント信号の値を前記割り込みイベントの発生時点、並びに前記データ処理サイクルの開始タイミングにて取り込みこれを保持する第１保持手段と、前記第１保持手段に保持された値を前記開始タイミングにて取り込みこれを保持する第２保持手段と、前記第２保持手段に保持されている値を前記データ処理装置からの読出信号に応じて前記データ処理装置に送出する出力手段と、を有することを特徴とする割り込み処理回路。
【請求項２】
前記第１保持手段は、前記割り込みイベントの発生時並びに前記データ処理の開始タイミング期間中における第１クロック信号のタイミングに応じて前記イベント信号の取り込み保持を行い、前記第２保持手段は、前記開始タイミング期間中における前記第１クロック信号のタイミングに応じて前記第１保持手段に保持された信号の取り込み保持を行い、前記出力手段は、前記読出信号が供給されている期間中における第２クロック信号のタイミングにて前記第２保持手段に保持されている信号を前記データ処理装置に送出することを特徴とする請求項１記載の割り込み処理回路。
【請求項３】
前記第１クロック信号及び前記第２クロック信号は互いに非同期であることを特徴とする請求項２記載の割り込み処理回路。
【請求項４】
前記第２クロック信号は前記データ処理装置におけるシステムクロックであることを特徴とする請求項１、２、及び３記載の割り込み処理回路。
【請求項５】
入力データの累算加算結果を前記割り込みイベントとして出力する累算加算回路を更に備え、
前記累算加算回路は、前記第１保持手段から出力された値を前記入力データに加算することにより前記累算加算結果を得ることを特徴とする請求項１記載の割り込み処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理装置と協同して割り込み処理を実施する割り込み処理回路に関する。
【０００２】
【従来の技術】
マイクロコンピュータの如き所定周期の処理タイミング毎にデータ処理を行うデータ処理装置では、その周辺装置に対して読出信号を送出することにより、この周辺装置で得られたイベントを送出させこれを取り込むようにしている。
ところが、割り込みの如きイベントは、データ処理装置側の処理タイミングとは非同期にて発生するので、この割り込みイベントの発生するタイミングと、それをデータ処理装置側に読み出すタイミングとが重なる場合が生じる。
【０００３】
この際、かかる割り込みイベントの読み出しが為されている期間中に、この割り込みイベント自体が変化してしまうと、データ処理装置側ではこれを正しく読み取れないという問題が発生する。
【０００４】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべくなされたものであり、例え割り込みイベントの発生とその読み出しタイミングとが重なっても、割込情報を正しくデータ処理装置に送出することが出来る割り込み処理回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明による割り込み処理回路は、所定周期のデータ処理サイクル毎にデータ処理を行うデータ処理装置と協同して割り込み処理を行う割り込み処理回路であって、割り込みイベントを示すイベント信号の値を前記割り込みイベントの発生時点、並びに前記データ処理サイクルの開始タイミングにて取り込みこれを保持する第１保持手段と、前記第１保持手段に保持された値を前記開始タイミングにて取り込みこれを保持する第２保持手段と、前記第２保持手段に保持されている値を前記データ処理装置からの読出信号に応じて前記データ処理装置に送出する出力手段とを有する。
【０００６】
【作用】
本発明による割り込み処理回路によれば、割り込みイベントを示すイベント信号を割り込みイベントの発生又はデータ処理装置におけるデータ処理の開始タイミングに応じて取り込んで保持し、更にこの保持した信号を次の上記開始タイミングに応じて取り込んで保持しこれをデータ処理装置からの読出信号に応じてデータ処理装置に送出するので、例え割り込みイベントの発生とその読み出しタイミングとが重なっても、割込情報を正しくデータ処理装置に送出することが出来るのである。
【０００７】
【発明の実施の形態】
図１は、本発明による割り込み処理回路１００と、データ処理装置２００との接続状態を示す図である。
図１において、データ処理装置２００は、例えばマイクロコンピュータの如く所定周期の処理タイミング毎にデータ処理を行うデータ処理装置である。このデータ処理装置２００は、現時点における割り込みの発生状況を認知すべく、割り込み処理回路１００に対して割込情報読出信号ＹＯＥを送出する。更に、データ処理装置２００は、そのデータ処理サイクルの開始タイミングを示す処理開始タイミング信号ＲＥｎ、並びに、このデータ処理において用いられるシステムクロックＳＣＬＫを割り込み処理回路１００に送出する。
【０００８】
図２は、本発明による上記割り込み処理回路１００の内部構成を示す図である。
図２において、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１からなるワンショット回路は、上記処理開始タイミング信号ＲＥｎの論理レベルが”０”から”１”へと推移した際に、割込クロックＷＣＬＫ１周期分の論理レベル”１”のパルス信号Ａを発生する。尚、処理開始タイミング信号ＲＥｎは、データ処理装置２００におけるデータ処理サイクルの開始タイミングを論理レベル”１”にて示すものである。
【０００９】
オアゲートＧ２は、外部から供給されたイベント信号ＡＬＭの論理レベルが”１”である期間中、又は上記パルス信号Ａの論理レベルが”１”である期間中に亘り論理レベル”１”のパルス信号Ｂを発生する。尚、上記イベント信号ＡＬＭは、割り込み対象となるイベントを示す信号であり、論理レベル”１”であればそのイベントが発生、論理レベル”０”であればそのイベントが非発生状態にあることを示す。すなわち、オアゲートＧ２は、データ処理装置２００における各データ処理の開始タイミング、又は割込イベントの発生に応じて論理レベル”１”のパルス信号Ｂを発生するのである。
【００１０】
第１レジスタＲ１は、２ＴＯ１セレクタＳ１及びＤラッチＤ３から構成される。２ＴＯ１セレクタＳ１は、論理レベル”１”のパルス信号Ｂが供給されている期間中は、上記ＤラッチＤ３から出力された信号Ｄ及び上記イベント信号ＡＬＭの内から上記イベント信号ＡＬＭを選択し、これをＤラッチＤ３に供給する。一方、論理レベル”０”のパルス信号Ｂが供給されている期間中においては、上記２ＴＯ１セレクタＳ１は、上記ＤラッチＤ３から出力された信号Ｄを選択しこれを再びＤラッチＤ３に供給する。ＤラッチＤ３は、かかる２ＴＯ１セレクタＳ１から供給された信号を割り込みクロックＷＣＬＫのタイミングにて取り込んでこれを保持しつつ上記信号Ｄとして２ＴＯ１セレクタＳ１及び第２レジスタＲ２に出力しつづける。
【００１１】
つまり、上記第１レジスタＲ１は、データ処理装置２００における各データ処理の開始タイミング、又は割込イベントの発生期間中においてのみ割り込みクロックＷＣＬＫのタイミングに応じて上記イベント信号ＡＬＭを取り込むレジスタなのである。尚、第１レジスタＲ１は、その他の期間中においては、上記イベント信号ＡＬＭの取り込みを行わずに、最終的に取り込んだ内容を保持しつづけ、これを信号Ｄとして第２レジスタＲ２に供給しつづける。
【００１２】
第２レジスタＲ２は、２ＴＯ１セレクタＳ２及びＤラッチＤ４から構成される。２ＴＯ１セレクタＳ２は、論理レベル”１”のパルス信号Ａが供給されている期間中は、上記ＤラッチＤ４から出力された信号Ｅ及び上記第１レジスタＲ１から供給された信号Ｄの内から上記信号Ｄを選択し、これをＤラッチＤ４に供給する。一方、論理レベル”０”のパルス信号Ａが供給されている期間中においては、上記２ＴＯ１セレクタＳ２は、上記ＤラッチＤ４から出力された信号Ｅを選択しこれを再びＤラッチＤ４に供給する。ＤラッチＤ４は、かかる２ＴＯ１セレクタＳ２から供給された信号を割り込みクロックＷＣＬＫのタイミングにて取り込んでこれを保持しつつ上記信号Ｅとして２ＴＯ１セレクタＳ２及び出力回路ＯＵＴに出力しつづける。
【００１３】
つまり、上記第２レジスタＲ２は、データ処理装置２００における各データ処理の開始タイミング期間中においてのみ、割り込みクロックＷＣＬＫのタイミングに応じて上記第１レジスタＲ１からの信号Ｄを取り込むレジスタなのである。尚、第２レジスタＲ２は、その他の期間中においては、上記信号Ｄの取り込みを行わずに、最終的に取り込んだ内容を保持しつづけ、これを信号Ｅとして出力回路ＯＵＴに供給しつづける。
【００１４】
ＤラッチＤ５及びトライステートバッファＢ１からなる出力回路ＯＵＴは、データ処理装置のシステムクロックＳＣＬＫのタイミングにて上記信号Ｅを取り込んで保持する。更に、出力回路ＯＵＴは、データ処理装置２００から論理レベル”０”の割込情報読出信号ＹＯＥが供給されると、その供給期間中に亘り、上述の如く保持した内容を割込情報信号ＩＮＴとしてデータ処理装置２００に送出する。
【００１５】
クリア信号生成回路ＣＧは、割込情報読出信号ＹＯＥが論理レベル”０”から”１”への推移に応じて論理レベル”１”のクリア信号を発生し、これを上記ＤラッチＤ１及びＤ４各々に供給する。これらＤラッチＤ１及びＤ４各々は、この論理レベル”１”のクリア信号ＣＬｎに応じてその保持内容をリセットする。
次に、かかる図２に示されるが如き構成からなる割り込み処理回路１００の動作の一例を図３及び図４を参照しつつ説明する。
【００１６】
図３は、割り込みイベントの発生（イベント信号ＡＬＭが論理レベル”１”）と、その読み出しタイミング（割込情報読出信号ＹＯＥが論理レベル”０”）とがずれている場合における割り込み処理回路１００の内部動作を示すタイムチャートである。
先ず、図３に示されるように、割り込みイベント発生を示す論理レベル”１”のイベント信号ＡＬＭが供給されると、オアゲートＧ２は、論理レベル”１”のパルス信号Ｂを発生してこれを第１レジスタＲ１に供給する。第１レジスタＲ１は、この論理レベル”１”のパルス信号Ｂに応じて、イベント信号ＡＬＭを取り込んでこれを保持する。この際、かかるパルス信号Ｂが論理レベル”１”である期間中、上記イベント信号ＡＬＭの論理レベルは”１”であるので、第１レジスタＲ１は、図３に示されるが如く論理レベル”１”の信号Ｄを第２レジスタＲ２に供給しつづける。
【００１７】
その後、データ処理装置２００から、図３に示されるタイミングにて論理レベル”１”の処理開始タイミング信号ＲＥｎが供給されると、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワンショット回路は、論理レベル”１”のパルス信号Ａを第２レジスタＲ２に供給する。オアゲートＧ２は、かかる論理レベル”１”のパルス信号Ａに応じて再び、論理レベル”１”のパルス信号Ｂを発生し、これを第１レジスタＲ１に供給する。第１レジスタＲ１は、かかる論理レベル”１”のパルス信号Ｂに応じてイベント信号ＡＬＭを取り込みこれを保持する。この際、パルス信号Ｂが論理レベル”１”である期間中は、上記イベント信号ＡＬＭの論理レベルは”０”であるので、第１レジスタＲ１は論理レベル”０”の信号Ｄを出力することになる。第２レジスタＲ２は、論理レベル”１”のパルス信号Ａに応じて、かかる信号Ｄを取り込んでこれを保持する。この際、パルス信号Ａが論理レベル”１”である期間中は、上記信号Ｄの論理レベルは”１”であるので、第２レジスタＲ２は、図３に示されるように、論理レベル”１”の信号Ｅを出力回路ＯＵＴに送出しつづける。この間、データ処理装置２００からは論理レベル”０”の割込情報読出信号ＹＯＥが供給されているので、出力回路ＯＵＴは、上記信号Ｅによって示される論理レベル”１”の信号を割込情報信号ＩＮＴとして、データ処理装置２００に送出する。データ処理装置２００は、図３の破線にて示されるタイミングにて、上記信号Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、割込情報読出信号ＹＯＥの論理レベルが”０”から”１”へと推移すると、クリア信号生成回路ＣＧは論理レベル”１”のクリア信号ＣＬｎを生成する。これにより、上記ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論理レベルは”１”から”０”へと推移する。
【００１８】
以上の如く、割り込みイベントの発生と、その読み出しタイミングとがずれている場合には、この割り込みイベント発生の直後にデータ処理装置２００から供給される論理レベル”０”の割込情報読出信号ＹＯＥに応じて、割り込み発生を示す割込情報信号ＩＮＴが送出されるのである。
一方、図４は、割り込みイベントの発生（イベント信号ＡＬＭが論理レベル”１”）と、その読み出しタイミング（割込情報読出信号ＹＯＥが論理レベル”０”）とが重なった場合の動作タイムチャートを示す図である。
【００１９】
先ず、データ処理装置２００からは、図４に示されるタイミングにて論理レベル”１”の処理開始タイミング信号ＲＥｎ、及び論理レベル”０”の割込情報読出信号ＹＯＥが供給される。ここで、上記論理レベル”１”の処理開始タイミング信号ＲＥｎ及び論理レベル”０”の割込情報読出信号ＹＯＥが供給されている間に、割り込みイベント発生を示す論理レベル”１”のイベント信号ＡＬＭが供給される。
【００２０】
この際、上記の如き論理レベル”１”の処理開始タイミング信号ＲＥｎに応じて、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワンショット回路は、論理レベル”１”のパルス信号Ａを発生しこれを第２レジスタＲ２に供給する。又、オアゲートＧ２は、かかる論理レベル”１”のパルス信号Ａに応じて、論理レベル”１”のパルス信号Ｂを発生し、これを第１レジスタＲ１に供給する。
【００２１】
第１レジスタＲ１は、かかる論理レベル”１”のパルス信号Ｂに応じてイベント信号ＡＬＭを取り込みこれを保持する。この際、パルス信号Ｂが論理レベル”１”である期間中は、上記イベント信号ＡＬＭの論理レベルは”１”であるので、第１レジスタＲ１は図４に示されるが如き論理レベル”１”の信号Ｄを第２レジスタＲ２に供給する。一方、第２レジスタＲ２は、論理レベル”１”のパルス信号Ａに応じて、かかる信号Ｄを取り込んでこれを保持する。この際、パルス信号Ａが論理レベル”１”である期間中は、上記信号Ｄの論理レベルは”０”であるので、第２レジスタＲ２は、図４に示されるが如き論理レベル”０”の信号Ｅを出力回路ＯＵＴに送出しつづける。
【００２２】
この間、データ処理装置２００からは論理レベル”０”の割込情報読出信号ＹＯＥが供給されているので、出力回路ＯＵＴは、上記信号Ｅによって示される論理レベル”０”の信号を割込情報信号ＩＮＴとして、データ処理装置２００に送出する。データ処理装置２００は、図４の破線にて示されるタイミングにて、上記信号Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、割込情報読出信号ＹＯＥの論理レベルが”０”から”１”へと推移すると、クリア信号生成回路ＣＧは論理レベル”１”のクリア信号ＣＬｎを生成する。これにより、上記ＤラッチＤ１及びＤ４は共にリセットされる。この際、信号Ｅは論理レベル”０”のままである。
【００２３】
ここで、データ処理装置２００から再び論理レベル”０”の割込情報読出信号ＹＯＥ、並びに論理レベル”１”の処理開始タイミング信号ＲＥｎが供給されると、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワンショット回路は、論理レベル”１”のパルス信号Ａを発生しこれを第２レジスタＲ２に供給する。オアゲートＧ２は、かかる論理レベル”１”のパルス信号Ａに応じて、論理レベル”１”のパルス信号Ｂを発生し、これを第１レジスタＲ１に供給する。
【００２４】
第１レジスタＲ１は、かかる論理レベル”１”のパルス信号Ｂに応じてイベント信号ＡＬＭを取り込みこれを保持する。この際、パルス信号Ｂが論理レベル”１”である期間中は、上記イベント信号ＡＬＭの論理レベルは”０”であるので、第１レジスタＲ１は図４に示されるが如き論理レベル”０”の信号Ｄを第２レジスタＲ２に供給する。一方、第２レジスタＲ２は、論理レベル”１”のパルス信号Ａに応じて、かかる信号Ｄを取り込んでこれを保持する。この際、パルス信号Ａが論理レベル”１”である期間中は、上記信号Ｄの論理レベルは”１”であるので、第２レジスタＲ２は、図４に示されるが如き論理レベル”１”の信号Ｅを出力回路ＯＵＴに送出しつづける。
【００２５】
この間、データ処理装置２００からは論理レベル”０”の割込情報読出信号ＹＯＥが供給されているので、出力回路ＯＵＴは、上記信号Ｅによって示される論理レベル”１”の信号を割込情報信号ＩＮＴとして、データ処理装置２００に送出する。データ処理装置２００は、図４の破線にて示されるタイミングにて、上記信号Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、割込情報読出信号ＹＯＥの論理レベルが”０”から”１”へと推移すると、クリア信号生成回路ＣＧは論理レベル”１”のクリア信号ＣＬｎを生成する。これにより、上記ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論理レベルは”１”から”０”へと推移する。
【００２６】
以上、図４に示されるように、割り込みイベントの発生とその読み出しタイミングとが衝突した場合においても、次の読み出しタイミングにて、割り込みイベント発生を示す割込情報信号ＩＮＴをデータ処理装置２００に送出することが出来るのである。この際、データ処理装置２００が割込情報信号ＩＮＴを取り込むタイミング（図４の破線）では、信号Ｅが”０”から”１”又は”１”から”０”へと推移することはないので、割込情報信号ＩＮＴは信頼性の高いものといえる。
【００２７】
図５は、割り込みイベントの発生（イベント信号ＡＬＭが論理レベル”１”）と、その読み出しタイミング（割込情報読出信号ＹＯＥが論理レベル”０”）とが衝突しており、かつ、この割り込みイベントが継続して発生している場合におけるタイムチャートを示す図である。
図５においては、先ず、データ処理装置２００から論理レベル”１”の処理開始タイミング信号ＲＥｎ、及び論理レベル”０”の割込情報読出信号ＹＯＥが供給される。ここで、割り込みイベントの発生を示す論理レベル”１”のイベント信号ＡＬＭが、論理レベル”０”の割込情報読出信号ＹＯＥが供給されている期間よりも長期間供給される。
【００２８】
この際、オアゲートＧ２は、かかるイベント信号ＡＬＭが論理レベル”１”である期間中、論理レベル”１”のパルス信号Ｂを発生し、これを第１レジスタＲ１に供給する。又、前述した如き論理レベル”１”の処理開始タイミング信号ＲＥｎに応じて、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワンショット回路は、論理レベル”１”のパルス信号Ａを発生しこれを第２レジスタＲ２に供給する。
【００２９】
第１レジスタＲ１は、かかる論理レベル”１”のパルス信号Ｂに応じてイベント信号ＡＬＭを取り込みこれを保持する。この際、パルス信号Ｂが論理レベル”１”である期間中は、上記イベント信号ＡＬＭの論理レベルは”１”であるので、第１レジスタＲ１は、図５に示されるが如き論理レベル”１”の信号Ｄを第２レジスタＲ２に供給する。一方、第２レジスタＲ２は、論理レベル”１”のパルス信号Ａに応じて、かかる信号Ｄを取り込んでこれを保持する。この際、パルス信号Ａが論理レベル”１”である期間中は、上記信号Ｄの論理レベルは”１”であるので、第２レジスタＲ２は、図５に示されるが如き論理レベル”１”の信号Ｅを出力回路ＯＵＴに送出しつづける。
【００３０】
この間、データ処理装置２００からは論理レベル”０”の割込情報読出信号ＹＯＥが供給されているので、出力回路ＯＵＴは、上記信号Ｅによって示される論理レベル”１”の信号を割込情報信号ＩＮＴとして、データ処理装置２００に送出する。データ処理装置２００は、図５の破線にて示されるタイミングにて、上記信号Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、割込情報読出信号ＹＯＥの論理レベルが”０”から”１”へと推移すると、クリア信号生成回路ＣＧは論理レベル”１”のクリア信号ＣＬｎを生成する。これにより、上記ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論理レベルは”１”から”０”へと推移する。その後、イベント信号ＡＬＭが論理レベル”１”から”０”へと推移すると、オアゲートＧ２から出力される信号Ｂも”１”から”０”へと推移する。
【００３１】
ここで、データ処理装置２００から再び論理レベル”０”の割込情報読出信号ＹＯＥ、並びに論理レベル”１”の処理開始タイミング信号ＲＥｎが供給されると、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワンショット回路は、論理レベル”１”のパルス信号Ａを発生しこれを第２レジスタＲ２に供給する。更に、かかる論理レベル”１”のパルス信号Ａに応じて、オアゲートＧ２は、論理レベル”１”のパルス信号Ｂを発生してこれを第１レジスタＲ１に供給する。
【００３２】
第１レジスタＲ１は、かかる論理レベル”１”のパルス信号Ｂに応じてイベント信号ＡＬＭを取り込みこれを保持する。この際、パルス信号Ｂが論理レベル”１”である期間中は、上記イベント信号ＡＬＭの論理レベルは”０”であるので、第１レジスタＲ１は図５に示されるが如き論理レベル”０”の信号Ｄを第２レジスタＲ２に供給する。一方、第２レジスタＲ２は、論理レベル”１”のパルス信号Ａに応じて、かかる信号Ｄを取り込んでこれを保持する。この際、パルス信号Ａが論理レベル”１”である期間中は、上記信号Ｄの論理レベルは”１”であるので、第２レジスタＲ２は、図５に示されるが如き論理レベル”１”の信号Ｅを出力回路ＯＵＴに送出しつづける。
【００３３】
この間、データ処理装置２００からは論理レベル”０”の割込情報読出信号ＹＯＥが供給されているので、出力回路ＯＵＴは、上記信号Ｅによって示される論理レベル”１”の信号を割込情報信号ＩＮＴとして、データ処理装置２００に送出する。データ処理装置２００は、図５の破線にて示されるタイミングにて、上記信号Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、割込情報読出信号ＹＯＥの論理レベルが”０”から”１”へと推移すると、クリア信号生成回路ＣＧは論理レベル”１”のクリア信号ＣＬｎを生成する。これにより、上記ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論理レベルは”１”から”０”へと推移する。
【００３４】
以上、図５に示されるように、割り込みイベントの発生と、その読み出しタイミングとが衝突しており、かつ、この割り込みイベントの発生期間が継続している場合にも、正しく、割り込みイベントの発生を示す論理レベル”１”の割込情報信号ＩＮＴをデータ処理装置２００に送出し得るのである。
尚、上記図２に示される構成は、データ処理装置２００の処理タイミングとは非同期にて発生する単発の割り込みイベント（イベント信号ＡＬＭ）を扱うものであるが、複数の割り込みイベントに対しても同様に適用可能である。
【００３５】
図６は、かかる点に鑑みてなされた本発明による割り込み処理回路の他の実施例を示す図である。
尚、かかる実施例においては、上述した如き複数の割り込みイベントとして、後述する累算回路ＡＤＤから出力された１４ビットの累算加算データＡＤ１３−０、及びオーバーフロー信号ＯＶＦを扱うものである。
【００３６】
図６において、この累算回路ＡＤＤにおける４ビット加算器ＡＤ１は、供給された４ビットの加算データと、現時点までの累算結果の下位４ビットとを加算して得られた４ビットの累算加算データＡＤ３−０をアンドゲートＧ７、Ｇ１０、及び２ｔｏ１セレクタＳ４を介して第１レジスタＲＲ１に供給する。ここで、かかる累算加算データＡＤ３−０が全て論理レベル”１”となると、４ビット加算器ＡＤ１は、論理レベル”１”のキャリー信号ＣＯをアンドゲートＧ３及び２ｔｏ１セレクタＳ３の各々に供給する。＋１加算器ＡＤ２は、現時点までの累算結果の上位１０ビットに１を加算して得られた１０ビットの加算結果を２ｔｏ１セレクタＳ３に供給する。２ｔｏ１セレクタＳ３は、上記４ビット加算器ＡＤ１から論理レベル”１”のキャリー信号ＣＯが供給された場合に限り、上記＋１加算器ＡＤ２から供給された１０ビットの加算結果を累算加算データＡＤ１３−４とし、これをアンドゲートＧ６、Ｇ９を介して第１レジスタ群ＲＲ１に供給する。ここで、かかる累算加算データＡＤ１３−４が全て論理レベル”１”となると、＋１加算器ＡＤ２は、論理レベル”１”のキャリー信号ＣＯをアンドゲートＧ３に供給する。アンドゲートＧ３は、上記４ビット加算器ＡＤ１及び＋１加算器ＡＤ２各々から論理レベル”１”のキャリー信号ＣＯが供給された場合に、オアゲートＧ５、アンドゲートＧ８を介して論理レベル”１”のオーバフロー信号ＯＶＦを第１レジスタ群ＲＲ１に供給する。
【００３７】
かかる構成により、上記累算回路ＡＤＤは、４ビットの加算データを累算して得られた１４ビットの累算加算データＡＤ１３−０、及びそのオーバーフロー信号ＯＶＦ各々を複数の割り込みイベントとして、第１レジスタ群ＲＲ１に供給するのである。
第１レジスタ群ＲＲ１には、図２に示される第１レジスタＲ１と実質的に同一動作を為すものが、上記累算加算データＡＤ１３−０、及びオーバフロー信号ＯＶＦ各々に対応した分、すなわち１５系統設けられている。尚、第１レジスタ群ＲＲ１中に形成されているアンドゲートＧ１２１−１５各々は、ＤラッチＤ３１−１５各々を一斉に同期リセットする為に付加されたものである。
【００３８】
同様に、第２レジスタ群ＲＲ２には、図２に示される第２レジスタＲ２と同一構成のレジスタが１５系統設けられている。更に、第２レジスタ群ＲＲ２から供給された累算結果を累算結果ＲＤ１３−０として出力すべく、図２に示される出力回路ＯＵＴを１４系統分備えた出力回路ＯＴが設けられている。更に、上記図２に示されるものと同様に、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１からなるワンショット回路が設けられている。
【００３９】
このように、本発明による割り込み処理回路は、単発の非同期イベント（図２のイベント信号ＡＬＭ）のみならず、複数の非同期イベント（図６の累算加算データＡＤ１３−０、オーバーフロー信号ＯＶＦ）をも同様に扱うことが出来るのである。
【００４０】
【発明の効果】
以上、詳述したように本発明による割り込み処理回路は、割り込みイベントを示すイベント信号をこの割り込みイベントの発生又はデータ処理の開始タイミングに応じて取り込みこれを保持する第１保持手段と、上記開始タイミングに応じて第１保持手段に保持された信号を取り込みこれを保持する第２保持手段と、第２保持手段に保持されている信号をデータ処理装置からの読出信号に応じてこのデータ処理回路に送出する出力手段とを有する構成となっているので、例え割り込みイベントの発生とその読み出しタイミングとが重なっても、割込情報を正しくデータ処理装置に送出することが可能となるのである。
【図面の簡単な説明】
【図１】本発明による割り込み処理回路１００とデータ処理装置２００との接続を示す図である。
【図２】本発明による割り込み処理回路１００の内部構成を示す図である。
【図３】割り込み発生とその読み出しタイミングとがずれている場合における割り込み処理回路１００の動作を示すタイムチャートである。
【図４】割り込み発生とその読み出しタイミングとが重なっている場合における割り込み処理回路１００の動作を示すタイムチャートである。
【図５】割り込み発生とその読み出しタイミングとが重なっており、かつ割り込み発生期間が継続している場合における割り込み処理回路１００の動作を示すタイムチャートである。
【図６】本発明による割り込み処理回路の他の実施例を示す図である。
【主要部分の符号の説明】
１００  割り込み処理回路
２００  データ処理装置
Ｒ１  第１レジスタ
Ｒ２  第２レジスタ
ＯＵＴ  出力回路
【図１】
0003600001.tif 000002
【図２】
0003600001.tif 000003
【図３】
0003600001.tif 000004
【図４】
0003600001.tif 000005
【図５】
0003600001.tif 000006
【図６】
0003600001.tif 000007