(57)【特許請求の範囲】
【請求項１】
アドレスを構成する上位ビットと下位ビットがマトリクス状に配置され、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶する記憶手段と、伝送路を通過するパケット通信データのアドレスを受信し、そのアドレスの上位ビットと下位ビットを抽出する抽出手段と、上記抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを上記記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力する検索手段とを備えたアドレス一致検出装置。
【請求項２】
アドレスを構成する上位ビットと下位ビットがマトリクス状に配置され、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶する記憶手段と、伝送路を通過するパケット通信データのアドレスを受信し、そのアドレスの上位ビットと下位ビットを抽出する抽出手段と、上記抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを上記記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力する検索手段と、上記検索手段から一致検出信号が出力されると、そのパケット通信データを転送する転送手段とを備えた通信制御システム。
【請求項３】
記憶手段、抽出手段、検索手段及び転送手段を通信制御ＬＳＩに搭載することを特徴とする請求項２記載の通信制御システム。
【請求項４】
抽出手段及び検索手段を通信制御ＬＳＩに搭載する一方、その検索手段の検索結果をアクセスできる外部装置を用いて転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成することを特徴とする請求項２記載の通信制御システム。
【請求項５】
抽出手段を通信制御ＬＳＩに搭載する一方、その抽出手段の抽出結果をアクセスできる外部装置を用いて検索手段及び転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成することを特徴とする請求項２記載の通信制御システム。
【請求項６】
アドレスを構成する上位ビットと下位ビットがマトリクス状に配置され、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶する記憶手段と、第１の通信制御ＬＳＩからデータバスを介してパケット通信データのアドレスを受信し、そのアドレスの上位ビットと下位ビットを抽出する抽出手段と、上記抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを上記記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号をデータバスに出力する検索手段と、上記検索手段からデータバスに一致検出信号が出力されると、そのパケット通信データをデータバスを介して第２の通信制御ＬＳＩに転送する転送手段とを備えた通信制御システム。
【請求項７】
記憶手段、抽出手段、検索手段及び転送手段をアドレス一致検出装置に搭載することを特徴とする請求項６記載の通信制御システム。
【請求項８】
抽出手段及び検索手段をアドレス一致検出装置に搭載する一方、その検索手段の検索結果をアクセスできる外部装置を用いて転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成することを特徴とする請求項６記載の通信制御システム。
【請求項９】
抽出手段をアドレス一致検出装置に搭載する一方、その抽出手段の抽出結果をアクセスできる外部装置を用いて検索手段及び転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成することを特徴とする請求項６記載の通信制御システム。
【請求項１０】
アドレスを構成する上位ビットと下位ビットをマトリクス状に配置して、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶する一方、伝送路を通過するパケット通信データのアドレスを受信して、そのアドレスの上位ビットと下位ビットを抽出するとともに、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するアドレス一致検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲートウエイやＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）のように１つの通信端末が複数の異なるアドレスのパケット通信データを受信する通信システムにおいて、任意のパケット通信データを有効とするアドレス一致検出装置、通信制御システム及びアドレス一致検出方法に関するものである。
【０００２】
【従来の技術】
図３１は従来の通信制御システムを示す構成図であり、図において、１はパケット通信データを受信すると、そのパケット通信データのアドレスが転送を許可するパケット通信データのアドレスと一致するか否かを判定する通信制御ＬＳＩ（アドレス一致検出装置）、２は通信制御ＬＳＩ１を制御するＣＰＵ、３はパケット通信データや転送を許可するパケット通信データのアドレス等を記憶するメモリである。
【０００３】
また、図３２は通信制御ＬＳＩ１の詳細を示す構成図であり、図において、４はパケット通信データのアドレス（以下、受信アドレスという）を記憶する受信アドレスラッチ、５〜８は転送を許可するパケット通信データのアドレス（以下、比較アドレスという）を記憶する比較アドレスラッチ、９〜１２は受信アドレスと比較アドレスを比較し、アドレスが一致しているか否かを判定する論理回路、１３は論理回路９〜１２の何れかがアドレスの一致を検出すると、一致検出信号を出力するＯＲ回路である。
【０００４】
次に動作について説明する。
まず、通信制御ＬＳＩ１がパケット通信データを受信すると、そのパケット通信データのアドレスを抽出し、そのアドレスを受信アドレスラッチ４に記憶させる。
一方、比較アドレスラッチ５〜８には、予め、転送を許可するパケット通信データのアドレスが記憶されているが、例えば、２０４８種類のパケット通信データが伝送路を利用することが可能な通信システムにおいて、任意の２５６種類のパケット通信データのみの転送を許可する場合には、２５６種類の比較アドレスラッチ及び論理回路が用意される。
【０００５】
そして、受信アドレスが受信アドレスラッチ４に記憶されると、論理回路９〜１２がそれぞれ受信アドレスと比較アドレスを比較し、アドレスが一致しているか否かを判定する。
そして、ＯＲ回路１３は、何れの論理回路９〜１２もアドレスの一致を検出しないときは、一致検出信号を出力しないが、何れかの論理回路９〜１２がアドレスの一致を検出すると、一致検出信号をＣＰＵ２に出力する。
そして、ＣＰＵ２は、ＯＲ回路１３から一致検出信号を出力されたときは、当該パケット通信データを転送し、ＯＲ回路１３から一致検出信号を出力されないときは、当該パケット通信データの転送を阻止する。
【０００６】
なお、図３３はパケット通信データのアドレスチェックをＣＰＵ２がプログラムで処理した場合を示すフローチャートであるが、アドレスの比較処理が比較アドレスの数に比例して増加するため（図３４のリストを参照）、比較アドレスの数が増加するとＣＰＵ２の処理負担が増大して、パケット通信データの受信等の他の処理に支障をきたすことになる。そのため、比較アドレスの数には大幅な制限が発生する。
【０００７】
【発明が解決しようとする課題】
従来の通信制御システムは以上のように構成されているので、転送を許可するパケット通信データの数だけ、比較アドレスラッチ及び論理回路を用意しなければならず、転送を許可するパケット通信データの数が多い場合には、通信制御ＬＳＩ１の規模が大きくなり、コスト高になる等の課題があった。
また、通信制御ＬＳＩ１の製作後に転送を許可するパケット通信データの数に増減があった場合、この通信制御ＬＳＩ１では対応できず、新たに通信制御ＬＳＩ１を製造する必要が生じる課題があった。
さらに、アドレスの比較処理をＣＰＵ２がプログラムで処理する場合には、比較アドレスの増加に比例して、ＣＰＵ２の処理負担が増加し、処理速度が極めて遅くなるなどの課題もあった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、転送を許可するパケット通信データの数が多い場合でも、回路の規模が大きくならず、しかも比較処理を高速に行うことができるアドレス一致検出装置、通信制御システム及びアドレス一致検出方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るアドレス一致検出装置は、抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するようにしたものである。
【００１０】
この発明に係る通信制御システムは、抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力する検索手段と、その検索手段から一致検出信号が出力されると、パケット通信データを転送する転送手段とを設けたものである。
【００１１】
この発明に係る通信制御システムは、記憶手段、抽出手段、検索手段及び転送手段を通信制御ＬＳＩに搭載するようにしたものである。
【００１２】
この発明に係る通信制御システムは、抽出手段及び検索手段を通信制御ＬＳＩに搭載する一方、その検索手段の検索結果をアクセスできる外部装置を用いて転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたものである。
【００１３】
この発明に係る通信制御システムは、抽出手段を通信制御ＬＳＩに搭載する一方、その抽出手段の抽出結果をアクセスできる外部装置を用いて検索手段及び転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたものである。
【００１４】
この発明に係る通信制御システムは、抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号をデータバスに出力する検索手段と、その検索手段からデータバスに一致検出信号が出力されると、パケット通信データをデータバスを介して第２の通信制御ＬＳＩに転送する転送手段とを設けたものである。
【００１５】
この発明に係る通信制御システムは、記憶手段、抽出手段、検索手段及び転送手段をアドレス一致検出装置に搭載するようにしたものである。
【００１６】
この発明に係る通信制御システムは、抽出手段及び検索手段をアドレス一致検出装置に搭載する一方、その検索手段の検索結果をアクセスできる外部装置を用いて転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたものである。
【００１７】
この発明に係る通信制御システムは、抽出手段をアドレス一致検出装置に搭載する一方、その抽出手段の抽出結果をアクセスできる外部装置を用いて検索手段及び転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたものである。
【００１８】
この発明に係るアドレス一致検出方法は、伝送路を通過するパケット通信データのアドレスを受信して、そのアドレスの上位ビットと下位ビットを抽出するとともに、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するようにしたものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるアドレス一致検出装置を示す構成図であり、図において、２１は伝送路を通過するパケット通信データのアドレスを受信し、そのアドレスの上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０を抽出する受信アドレスラッチ（抽出手段）、２２はアドレスを構成する上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０がマトリクス状に配置され、その上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０により特定されるアドレスが有効であるか否かを示す判定データを記憶するテーブルを有し、受信アドレスラッチ２１からアドレスの上位ビットＡ１０〜Ａ３が出力されると、その上位ビットＡ１０〜Ａ３に対応する８種類のアドレスの判定データＤ０〜Ｄ７を出力するアドレスフィルターメモリ（記憶手段、検索手段）、２３はアドレスフィルターメモリ２２から上位ビットＡ１０〜Ａ３に対応する８種類のアドレスの判定データＤ０〜Ｄ７が出力されると、受信アドレスラッチ２１から出力された下位ビットＡ２〜Ａ０に基づいてパケット通信データのアドレスを特定して、そのアドレスに対応する判定データをその８種類の判定データＤ０〜Ｄ７から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するマルチプレクサ（検索手段）である。
なお、図４はこの発明の実施の形態１によるアドレス一致検出方法を示すフローチャートである。
【００２０】
次に動作について説明する。
まず、受信アドレスラッチ２１が伝送路を通過するパケット通信データのアドレスを受信すると、そのアドレスの上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０を抽出する（ステップＳＴ１１）。
そして、受信アドレスラッチ２１は、アドレスの上位ビットＡ１０〜Ａ３をＹｍ座標アドレスデータとしてアドレスフィルターメモリ２２に出力し、アドレスの下位ビットＡ２〜Ａ０をＸｎ座標アドレスデータとしてマルチプレクサ２３に出力する。
【００２１】
そして、受信アドレスラッチ２１からアドレスの上位ビットＡ１０〜Ａ３が出力されると、アドレスフィルターメモリ２２がアドレスの上位ビットＡ１０〜Ａ３に対応する８種類のアドレスの判定データＤ０〜Ｄ７を出力する（ステップＳＴ１２）。
具体的には、ＣＡＮプロトコルのように、スタンダードモードにおけるアドレス長が１１ビットであって２０４８種類のアドレスがあるような場合には、図２に示すように、Ｙ軸が２５６（ｍ＝０〜２５５）で、Ｘ軸が８（ｎ＝０〜７）のマトリクスと見立て、２０４８種類のアドレスに対応する判定データをアドレスフィルターメモリ２２が記憶し、例えば、アドレスの上位ビットＡ１０〜Ａ３が“００Ｈ”であれば、アドレスフィルターメモリ２２は、８種類の判定データＤ０〜Ｄ７として、“００００１０００”のデータを出力する（図２のテーブルの最下位行のデータ）。なお、判定データが“１”の場合は、アドレスが有効であることを示し、判定データが“０”の場合は、アドレスが無効であることを示しており、図２の例では、“００４Ｈ”や“００８Ｈ”等のアドレスが有効であることを示している。
【００２２】
そして、アドレスフィルターメモリ２２から８種類のアドレスの判定データＤ０〜Ｄ７が出力されると、マルチプレクサ２３が受信アドレスラッチ２１から出力された下位ビットＡ２〜Ａ０に基づいてパケット通信データのアドレス（Ｘｎ，Ｙｍ）を特定したのち（図３参照）、そのパケット通信データのアドレス（Ｘｎ，Ｙｍ）に対応する判定データを８種類の判定データＤ０〜Ｄ７から検索し（ステップＳＴ１３）、その判定データが有効である旨を示す場合に限り、一致検出信号を出力する（ステップＳＴ１４，ＳＴ１５）。
例えば、アドレスの上位ビットＡ１０〜Ａ３が“００Ｈ”であって、８種類の判定データＤ０〜Ｄ７として、“００００１０００”のデータが出力された場合においては（図２のテーブルの最下位行のデータ）、下位ビットＡ２〜Ａ０が“４Ｈ”であれば、判定データが“１”であるため、そのパケット通信データのアドレスが有効であることを示す一致検出信号を出力する。
一方、下位ビットＡ２〜Ａ０が“４Ｈ”以外であれば、判定データが“０”であるため、そのパケット通信データのアドレスが有効であることを示す一致検出信号の出力は行わない。
【００２３】
以上で明らかなように、この実施の形態１によれば、受信アドレスラッチ２１がアドレスの上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０を抽出すると、その上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０により特定されるアドレス（Ｘｎ，Ｙｍ）が有効であるか否かを示す判定データをアドレスフィルターメモリ２２から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するように構成したので、従来のもののように、転送を許可するパケット通信データの数に応じて比較アドレスラッチや論理回路を用意する必要がなくなり、その結果、転送を許可するパケット通信データの数が多い場合でも、回路の規模を小さくできる効果を奏する。また、転送を許可するパケット通信データの数が多い場合でも、一回の検索処理でアドレスの有効・無効を判定できるので、アドレスの比較処理を高速に行うことができる効果も奏する。
【００２４】
実施の形態２．
図５はこの発明の実施の形態２による通信制御システムを示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
３１は通信プロトコル制御部３２，アドレス一致検出装置及び受信バッファ３４から構成された通信制御ＬＳＩ（通信制御システム）、３２はパケット通信データを受信バッファ３４に転送するともに、パケット通信データのアドレスをアドレス一致検出装置の受信アドレスラッチ２１に転送する通信プロトコル制御部、３３はマルチプレクサ２３から出力された一致検出信号を格納するアドレス一致検出装置の出力バッファ、３４はアドレス一致検出装置の出力バッファ３３に格納された一致検出信号を図示せぬＣＰＵが入力すると、そのＣＰＵの指示の下、通信プロトコル制御部３２から転送されたパケット通信データを他の通信制御ＬＳＩ等に出力する受信バッファである。
なお、図６はこの発明の実施の形態２による通信制御システムの動作を示すフローチャートである。
【００２５】
次に動作について説明する。
まず、通信プロトコル制御部３２がパケット通信データのアドレスをアドレス一致検出装置の受信アドレスラッチ２１に転送するとともに、パケット通信データを受信バッファ３４に転送すると、上記実施の形態１と同様にして、アドレス一致検出装置のマルチプレクサ２３がそのパケット通信データのアドレスが有効であるか否かを判定し、有効なアドレスの場合に限り一致検出信号を出力バッファ３３に出力する。
【００２６】
一方、図示せぬＣＰＵは、出力バッファ３３の内容を読み出し（ステップ２１）、一致検出信号が出力バッファ３３に格納されている場合には、受信バッファ３４に格納されたパケット通信データを他の通信制御ＬＳＩ等に転送し（ステップＳＴ２２，ＳＴ２３）、一致検出信号が出力バッファ３３に格納されていない場合には、受信バッファ３４に格納されたパケット通信データの転送処理を実行せず、そのパケット通信データの破棄等を要求する。
【００２７】
なお、図７は図示せぬＣＰＵのプログラム処理を示すプログラムリスト図であるが、従来のものに比べてＣＰＵの処理が極めて単純化されており、ＣＰＵの処理負担が軽減されていることが分かる。
【００２８】
以上で明らかなように、この実施の形態２によれば、受信アドレスラッチ２１がアドレスの上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０を抽出すると、その上位ビットＡ１０〜Ａ３と下位ビットＡ２〜Ａ０により特定されるアドレス（Ｘｎ，Ｙｍ）が有効であるか否かを示す判定データをアドレスフィルターメモリ２２から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するとともに、その一致検出信号が出力されると、パケット通信データを転送するように構成したので、従来のもののように、転送を許可するパケット通信データの数に応じて比較アドレスラッチや論理回路を用意する必要がなくなり、その結果、転送を許可するパケット通信データの数が多い場合でも、回路の規模を小さくできる効果を奏する。また、転送を許可するパケット通信データの数が多い場合でも、一回の検索処理でアドレスの有効・無効を判定できるので、アドレスの比較処理を高速に行うことができる効果も奏する。
また、通信プロトコル制御部３２，アドレス一致検出装置及び受信バッファ３４を１個の通信制御ＬＳＩに搭載するようにしたので、通信制御システムの構成を簡略化することができる効果も奏する。
【００２９】
実施の形態３．
図８はこの発明の実施の形態３による通信制御システムを示す構成図であり、図において、図５のものと同一符号は同一または相当部分を示すので説明を省略する。
４１は受信アドレスラッチ２１から出力されたアドレスの上位ビットＡ１０〜Ａ３（Ｙｍ座標アドレスデータ）を格納するレジスタ、４２は通信制御ＬＳＩ及びＣＰＵ４３とデータバス４４を介して接続されたメモリ（外部メモリ）であり、アドレスフィルターメモリ２２と同様のテーブルを格納している。
また、４３はレジスタ４１に格納されたアドレスの上位ビットＡ１０〜Ａ３に対応する８種類のアドレスの判定データＤ０〜Ｄ７（Ｘ座標列データ）をメモリ４２から検索して、レジスタ４５に格納するＣＰＵ（外部装置）、４４はデータバス、４５はＸ座標列データを格納するレジスタである。
【００３０】
次に動作について説明する。
上記実施の形態２では、アドレス一致検出装置及び受信バッファ３４を１個の通信制御ＬＳＩに搭載するものについて示したが、図８に示すように、受信アドレスラッチ２１，マルチプレクサ２３及び受信バッファ３４を通信制御ＬＳＩに搭載する一方、アドレスフィルターメモリ２２は通信制御ＬＳＩに搭載せず、アドレスフィルターメモリ２２と同様のテーブルを格納する外部のメモリ４２を設け、マルチプレクサ２３がメモリ４２からＣＰＵ４３及びレジスタ４５等を介してＸ座標列データを入力するようにしてもよく、上記実施の形態２と同様の効果を奏することができる。
なお、この実施の形態３によれば、アドレスフィルターメモリ２２を通信制御ＬＳＩに搭載しない分、上記実施の形態２よりも通信制御ＬＳＩのハードウエアを削減することができる効果を奏する。
【００３１】
因みに、図９はこの発明の実施の形態３による通信制御システムの動作を示すフローチャートであり、図１０はＣＰＵ４３等のプログラム処理を示すプログラムリスト図である。
【００３２】
実施の形態４．
上記実施の形態３では、受信アドレスラッチ２１，マルチプレクサ２３及び受信バッファ３４を通信制御ＬＳＩに搭載するものについて示したが、図１１に示すように、マルチプレクサ２３を通信制御ＬＳＩに搭載せず、さらに通信制御ＬＳＩのハードウエアを削減するようにしてもよい。
ただし、実施の形態４では、マルチプレクサ２３を通信制御ＬＳＩに搭載しない分、Ｘｎ座標アドレスデータをデコード形式のＸ座標セレクトデータ（Ｘ座標データのビット位置を定義したデータ）に変換するデコーダ５１を通信制御ＬＳＩに搭載し、ＣＰＵ５３（外部装置）がＸ座標列データとＸ座標セレクトデータの論理積を取ることにより判定データを検索等する検索処理やパケット通信データの転送処理等を行うようにする。
なお、図１２はこの発明の実施の形態４による通信制御システムの動作を示すフローチャートであり、図１３はＣＰＵ５３等のプログラム処理を示すプログラムリスト図である。
【００３３】
実施の形態５．
上記実施の形態４では、Ｘｎ座標アドレスデータをデコード形式のＸ座標セレクトデータに変換するデコーダ５１を通信制御ＬＳＩに搭載するものについて示したが、図１４に示すように、デコーダ５１を通信制御ＬＳＩに搭載せず、ＣＰＵ５５（外部装置）がＸｎ座標アドレスデータをデコード形式のＸ座標セレクトデータに変換するようにしてもよく、さらに通信制御ＬＳＩのハードウエアを削減することができる。
なお、５４はＸｎ座標アドレスデータを格納するレジスタである。
因みに、図１５はこの発明の実施の形態５による通信制御システムの動作を示すフローチャートであり、図１６はＣＰＵ５５等のプログラム処理を示すプログラムリスト図である。
【００３４】
実施の形態６．
図１７はこの発明の実施の形態６による通信制御システムを示す構成図であり、図において、図８のものと同一符号は同一または相当部分を示すので説明を省略する。
６１はパケット通信データをメモリ４２に出力する通信制御ＬＳＩ（第１の通信制御ＬＳＩ）、６２は通信制御ＬＳＩ６１から出力されたパケット通信データのアドレスが有効であると判定された場合、メモリ４２からパケット通信データを受信する通信制御ＬＳＩ（第２の通信制御ＬＳＩ）である。
【００３５】
次に動作について説明する。
上記実施の形態２等では、アドレス一致検出装置の構成要素を通信制御ＬＳＩに搭載するものについて示したが、ゲートウエイ等を構築する場合、アドレス一致検出装置を個々の通信制御ＬＳＩに搭載すると、各通信制御ＬＳＩがアドレス一致検出装置の構成要素を重複して所有することになり、無駄が発生する。
そこで、この実施の形態６では、アドレス一致検出装置を個々の通信制御ＬＳＩに搭載せず、ＣＰＵ４３のデータバス４４にアドレス一致検出装置６３を接続するようにしたものである。
【００３６】
具体的には、通信制御ＬＳＩ６１がパケット通信データをデータバス４４に出力するごとに、ＣＰＵ４３がそのパケット通信データのアドレスをアドレス一致検出装置の受信アドレスラッチ２１に出力することにより、上記実施の形態１と同様にして、アドレスの有効・無効を判定させ、アドレス一致検出装置から一致検出信号が出力されたとき、ＣＰＵ４３がメモリ４２に格納されたパケット通信データを通信制御ＬＳＩ６２に転送する。
【００３７】
以上で明らかなように、この実施の形態６によれば、アドレス一致検出装置を個々の通信制御ＬＳＩに搭載せず、ＣＰＵ４３のデータバス４４にアドレス一致検出装置を接続するように構成したので、ゲートウエイ等を構築する場合に、各通信制御ＬＳＩがアドレス一致検出装置の構成要素を重複して所有することがなくなり、通信制御ＬＳＩのハードウエアを削減することができる効果を奏する。なお、図１８はこの発明の実施の形態６による通信制御システムの動作を示すフローチャートであり、図１９はＣＰＵ４３等のプログラム処理を示すプログラムリスト図である。
【００３８】
実施の形態７．
上記実施の形態６では、アドレス一致検出装置をＣＰＵ４３のデータバス４４に接続するものについて示したが、図２０に示すように、受信アドレスラッチ２１及びマルチプレクサ２３をアドレス一致検出装置６４に搭載する一方、アドレスフィルターメモリ２２及び受信バッファ３４はアドレス一致検出装置に搭載せず、アドレスフィルターメモリ２２と同様のテーブル及び受信バッファ３４を格納する外部のメモリ４２を設け、マルチプレクサ２３がメモリ４２からＣＰＵ４３及びレジスタ４５等を介してＸ座標列データを入力するようにしてもよく、上記実施の形態６と同様の効果を奏することができる。
なお、この実施の形態７によれば、アドレスフィルターメモリ２２及び受信バッファ３４をアドレス一致検出装置に搭載しない分、上記実施の形態６よりもアドレス一致検出装置のハードウエアを削減することができる効果を奏する。
【００３９】
因みに、図２１はこの発明の実施の形態７による通信制御システムの動作を示すフローチャートであり、図２２はＣＰＵ４３等のプログラム処理を示すプログラムリスト図である。
【００４０】
実施の形態８．
上記実施の形態７では、受信アドレスラッチ２１及びマルチプレクサ２３をアドレス一致検出装置に搭載するものについて示したが、図２３に示すように、マルチプレクサ２３をアドレス一致検出装置６５に搭載せず、さらにアドレス一致検出装置のハードウエアを削減するようにしてもよい。
ただし、実施の形態８では、マルチプレクサ２３をアドレス一致検出装置に搭載しない分、Ｘｎ座標アドレスデータをデコード形式のＸ座標セレクトデータ（Ｘ座標データのビット位置を定義したデータ）に変換するデコーダ５１をアドレス一致検出装置に搭載し、ＣＰＵ７０（外部装置）がＸ座標列データとＸ座標セレクトデータの論理積を取ることにより判定データを検索等する検索処理やパケット通信データの転送処理等を行うようにする。
なお、図２４はこの発明の実施の形態８による通信制御システムの動作を示すフローチャートであり、図２５はＣＰＵ７０等のプログラム処理を示すプログラムリスト図である。
【００４１】
実施の形態９．
上記実施の形態８では、Ｘｎ座標アドレスデータをデコード形式のＸ座標セレクトデータに変換するデコーダ５１をアドレス一致検出装置に搭載するものについて示したが、図２６に示すように、デコーダ５１をアドレス一致検出装置６６に搭載せず、ＣＰＵ７１（外部装置）がＸｎ座標アドレスデータをデコード形式のＸ座標セレクトデータに変換するようにしてもよく、さらにアドレス一致検出装置のハードウエアを削減することができる。
なお、７２はＸｎ座標アドレスデータを格納するレジスタである。
因みに、図２７はこの発明の実施の形態９による通信制御システムの動作を示すフローチャートであり、図２８はＣＰＵ７１等のプログラム処理を示すプログラムリスト図である。
【００４２】
実施の形態１０．
上記実施の形態３等では、アドレス一致検出処理の一部をＣＰＵが処理するものについて示したが、パケット通信のインターバルタイムが比較的長い場合には、図２９に示すように、アドレス一致検出処理のすべてをＣＰＵが処理するようにしてもよい。
なお、図３０はＣＰＵのプログラム処理を示すプログラムリスト図であるが、アドレス一致検出処理のすべてをＣＰＵが処理するようにした場合、従来の方式に比べて、メモリサイズを大幅に削減することができる。
具体的には、例えば、２５６種類の一致アドレスを検出する場合、従来の方式では、図３４に示すように、約２ｋバイトのプログラムを必要とするが、この実施の形態１０では、図３０に示すように、約３０バイトのプログラムと、約２６４バイトのメモリテーブルで構築することができる。
【００４３】
また、従来の方式では、２５６種類の一致アドレスを検出する場合、図３４に示すように、１２サイクルから約２７０サイクルの時間を必要とするが、図７に示すように、約５０サイクルの時間で処理が可能であり、最悪値を比較した場合でも、処理速度を約８０％（（１−約５０／２７０）×１００）向上させることが可能である。
【００４４】
さらに、従来の方式では、一致検出するアドレスの数とメモリサイズと処理スピードが比例関係にあるため、アドレスの数を余り増やすことができないが、この発明に係るＸＹ座標検出方式では、メモリサイズが小さいため、フルアドレス検出をすることが可能である。
このことは、上記の例で言えば、機能で８倍（２０４８／２５６）向上させることが可能である。
【００４５】
【発明の効果】
以上のように、この発明によれば、抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するように構成したので、従来のもののように、転送を許可するパケット通信データの数に応じて比較アドレスラッチや論理回路を用意する必要がなくなり、その結果、転送を許可するパケット通信データの数が多い場合でも、回路の規模を小さくできる効果がある。
また、転送を許可するパケット通信データの数が多い場合でも、一回の検索処理でアドレスの有効・無効を判定できるので、アドレスの比較処理を高速に行うことができる効果もある。
【００４６】
この発明によれば、抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号を出力する検索手段と、その検索手段から一致検出信号が出力されると、パケット通信データを転送する転送手段とを設けるように構成したので、従来のもののように、転送を許可するパケット通信データの数に応じて比較アドレスラッチや論理回路を用意する必要がなくなり、その結果、転送を許可するパケット通信データの数が多い場合でも、通信制御システムの回路規模を小さくできる効果がある。
また、転送を許可するパケット通信データの数が多い場合でも、一回の検索処理でアドレスの有効・無効を判定できるので、アドレスの比較処理を高速に行うことができる効果もある。
【００４７】
この発明によれば、記憶手段、抽出手段、検索手段及び転送手段を通信制御ＬＳＩに搭載するように構成したので、通信制御システムの構成を簡略化することができる効果がある。
【００４８】
この発明によれば、抽出手段及び検索手段を通信制御ＬＳＩに搭載する一方、その検索手段の検索結果をアクセスできる外部装置を用いて転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたので、通信制御ＬＳＩのハードウエアを削減することができる効果がある。
【００４９】
この発明によれば、抽出手段を通信制御ＬＳＩに搭載する一方、その抽出手段の抽出結果をアクセスできる外部装置を用いて検索手段及び転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたので、さらに通信制御ＬＳＩのハードウエアを削減することができる効果がある。
【００５０】
この発明によれば、抽出手段がアドレスの上位ビットと下位ビットを抽出すると、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを記憶手段から検索し、その判定データが有効である旨を示す場合には一致検出信号をデータバスに出力する検索手段と、その検索手段からデータバスに一致検出信号が出力されると、パケット通信データをデータバスを介して第２の通信制御ＬＳＩに転送する転送手段とを設けるように構成したので、各通信制御ＬＳＩがアドレス一致検出装置の構成要素を重複して所有することがなくなり、その結果、通信制御ＬＳＩのハードウエアを削減することができる効果がある。
【００５１】
この発明によれば、記憶手段、抽出手段、検索手段及び転送手段をアドレス一致検出装置に搭載するように構成したので、ゲートウエイ等を構築する場合に、アドレス一致検出装置のハードウエアを削減することができる効果がある。
【００５２】
この発明によれば、抽出手段及び検索手段をアドレス一致検出装置に搭載する一方、その検索手段の検索結果をアクセスできる外部装置を用いて転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたので、ゲートウエイ等を構築する場合に、さらにアドレス一致検出装置のハードウエアを削減することができる効果がある。
【００５３】
この発明によれば、抽出手段をアドレス一致検出装置に搭載する一方、その抽出手段の抽出結果をアクセスできる外部装置を用いて検索手段及び転送手段を構成するとともに、その検索手段がアクセス可能な外部メモリを用いて記憶手段を構成するようにしたので、ゲートウエイ等を構築する場合に、さらにアドレス一致検出装置のハードウエアを削減することができる効果がある。
【００５４】
この発明によれば、伝送路を通過するパケット通信データのアドレスを受信して、そのアドレスの上位ビットと下位ビットを抽出するとともに、その上位ビットと下位ビットにより特定されるアドレスが有効であるか否かを示す判定データを検索し、その判定データが有効である旨を示す場合には一致検出信号を出力するように構成したので、従来のもののように、転送を許可するパケット通信データの数に応じて比較アドレスラッチや論理回路を用意する必要がなくなり、その結果、転送を許可するパケット通信データの数が多い場合でも、回路の規模を小さくできる効果がある。
また、転送を許可するパケット通信データの数が多い場合でも、一回の検索処理でアドレスの有効・無効を判定できるので、アドレスの比較処理を高速に行うことができる効果もある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるアドレス一致検出装置を示す構成図である。
【図２】アドレスフィルターテーブルを示すメモリマップ図である。
【図３】アドレス一致検出の概念を説明する説明図である。
【図４】この発明の実施の形態１によるアドレス一致検出方法を示すフローチャートである。
【図５】この発明の実施の形態２による通信制御システムを示す構成図である。
【図６】この発明の実施の形態２による通信制御システムの動作を示すフローチャートである。
【図７】図示せぬＣＰＵのプログラム処理を示すプログラムリスト図である。
【図８】この発明の実施の形態３による通信制御システムを示す構成図である。
【図９】この発明の実施の形態３による通信制御システムの動作を示すフローチャートである。
【図１０】ＣＰＵ４３等のプログラム処理を示すプログラムリスト図である。
【図１１】この発明の実施の形態４による通信制御システムを示す構成図である。
【図１２】この発明の実施の形態４による通信制御システムの動作を示すフローチャートである。
【図１３】ＣＰＵ５３等のプログラム処理を示すプログラムリスト図である。
【図１４】この発明の実施の形態５による通信制御システムを示す構成図である。
【図１５】この発明の実施の形態５による通信制御システムの動作を示すフローチャートである。
【図１６】ＣＰＵ５５等のプログラム処理を示すプログラムリスト図である。
【図１７】この発明の実施の形態６による通信制御システムを示す構成図である。
【図１８】この発明の実施の形態６による通信制御システムの動作を示すフローチャートである。
【図１９】ＣＰＵ４３等のプログラム処理を示すプログラムリスト図である。
【図２０】この発明の実施の形態７による通信制御システムを示す構成図である。
【図２１】この発明の実施の形態７による通信制御システムの動作を示すフローチャートである。
【図２２】ＣＰＵ４３等のプログラム処理を示すプログラムリスト図である。
【図２３】この発明の実施の形態８による通信制御システムを示す構成図である。
【図２４】この発明の実施の形態８による通信制御システムの動作を示すフローチャートである。
【図２５】ＣＰＵ７０等のプログラム処理を示すプログラムリスト図である。
【図２６】この発明の実施の形態９による通信制御システムを示す構成図である。
【図２７】この発明の実施の形態９による通信制御システムの動作を示すフローチャートである。
【図２８】ＣＰＵ７１等のプログラム処理を示すプログラムリスト図である。
【図２９】この発明の実施の形態１０による通信制御システムの動作を示すフローチャートである。
【図３０】ＣＰＵのプログラム処理を示すプログラムリスト図である。
【図３１】従来の通信制御システムを示す構成図である。
【図３２】従来のアドレス一致検出回路の詳細を示す構成図である。
【図３３】パケット通信データのアドレスチェックをＣＰＵ２がプログラムで処理した場合を示すフローチャートである。
【図３４】ＣＰＵ２のプログラム処理を示すプログラムリスト図である。
【符号の説明】
２１  受信アドレスラッチ（抽出手段）、２２  アドレスフィルターメモリ（記憶手段、検索手段）、２３  マルチプレクサ（検索手段）、４２  メモリ（外部メモリ）、４３，５３，５５，７０，７１  ＣＰＵ（外部装置）、６１  通信制御ＬＳＩ（第１の通信制御ＬＳＩ）、６２  通信制御ＬＳＩ（第２の通信制御ＬＳＩ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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