(57)【特許請求の範囲】
【請求項１】
少なくとも直流入力電源をＯＮ/ＯＦＦする第1のスイッチング手段と、前記第1のスイッチング手段に同期してＯＦＦ/ＯＮする第２のスイッチング手段と、前記第1及び第２のスイッチング手段を同期制御する同期制御手段と、前記第１及び第２のスイッチング手段に接続され前記直流入力電源を平滑するリアクタ及び前記リアクタに一端が接続されたコンデンサーとよりなり、前記第１のスイッチング手段がＯＮ時に前記リアクタンス及びコンデンサーにエネルギーを蓄積し、第２のスイッチング手段がＯＮ時に前記蓄積されたエネルギーを負荷側に放出し、前記直流入力電源を所定の直流出力電源に変換するＤＣ−ＤＣコンバータ装置において、前記第１のスイッチング手段は、トランジスタ又はパワーＭＯＳＦＥＴからなる半導体素子であり、前記第２のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキーバリアダイオードとを備えたＭＯＳＦＥＴであり、前記第１のスイッチング手段と第２のスイッチング手段とを同一の金属板上に形成された第１のアイランドに設け、前記ショットキーダイオードのリアクタンス部分を減少させると共に、前記第１及び第２のスイッチング手段のＯＮ動作時の発熱によりショットキーダイオードを加熱し、温度上昇により前記ショットキーダイオードの順方向電圧Ｖｆを低減させ、前記同期制御手段を第１のスイッチング手段及び第２のスイッチング手段とを設けた金属基板と異なる金属基板上に形成された第２のアイランドに設け、前記第１、第２のスイッチング手段と同期制御手段及びこれらを設けた金属基板を封止樹脂で一体化しスぺースを小さくしたことを特徴とするＤＣ−ＤＣコンバータ装置。
【請求項２】
印刷配線基板上に形成された回路パターンに前記樹脂封止で一体化された第１、第２のスイッチング手段及び同期制御手段を取付けると共にリアクタンスとコンデンサーとを取付けたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータ装置に関し、特に、同期整流方式のＤＣ−ＤＣコンバータ装置に関する。
【０００２】
【従来の技術】
スイッチング電源の主要な部分を構成する同期整流型のＤＣ−ＤＣコンバータは、図７に示すように、直流入力電源をスイッチングする第１のスイッチング手段１と、第１のスイッチング手段１に接続され第１のスイッチング手段１に同期してスイッチングする第２のスイッチング手段２と、両スイッチング手段１、２と接続されたリアクタ３及びコンデンサー４とをから構成される。
【０００３】
第１のスイッチング手段１をＯＮさせた時、第２のスイッチング手段２をＯＦＦ状態として、両スイッチング手段の同期期間を調整し、直流入力電源をリアクタ３及びコンデンサー４により平滑化することにより、負荷に所定の直流出力電源を供給する。上記のＤＣ−ＤＣコンバータは電圧降下が小さく高効率化に大きく寄与することからスイッチング電源に広く用いられつつある。
【０００４】
上記ＤＣ−ＤＣコンバータを構成する各要素は、図示しないが、ガラスエポキシ、セラミックス、金属等をベースにした配線基板上に実装され、上記第１のスイッチング手段１はトタンジスタ或いはパワーＭＯＳＦＥＴ、第２のスイッチング手段２はパワーＭＯＳＦＥＴが用いられる。
一般的な縦型パワーＭＯＳＦＥＴ素子は、図８に示すように、Ｎ＋／Ｎ−基板のＮ−層１１の表面にＰ型のベース領域１２を多数形成し、ベース領域１２の表面にＮ＋型のソース領域１３を形成し、ベース領域１２のチャンネル部分の上にゲート電極１４を配置し、ベース領域１２とソース領域１３の両方にオーミックコンタクトするソース電極１５を形成した構造を持つものである。
【０００５】
上記ＤＣ−ＤＣコンバータの第２のスイッチング手段に、例えば、ＮｃｈＭＯＳＦＥＴを用いた場合、以下の様な問題が確認された。第１のスイッチング手段１がＯＦＦの時、第２のスイッチング手段２のＮｃｈＦＥＴがＯＮし、電流経路に接続されるリアクタ３の回生電流は、コンデンサー４、ＭＯＳＦＥＴ素子２（内蔵ダイオード２Ａ）、リアクタ３というループで流れ、ＭＯＳＦＥＴ素子２内部に形成された上記内蔵ダイオード２Ａにキャリア（電子）が蓄積される。
【０００６】
この内蔵ダイオードに蓄積されたキャリアによって、第２のスイッチング手段２がＯＦＦされ、第１のスイッチング手段１がＯＮされたとき、キャリアが完全に放出される時間、即ち、逆回復時間中、直流入力電源の一部が内蔵ダイオード２Ａを介して流れることになり、負荷へ供給される電源効率が低下する。
また、上記直流入力電源の一部がＯＦＦ状態の第２のスイッチング手段（ＮｃｈＭＯＳＦＥＴ）の内蔵ダイオード２Ａに流れると新たなキャリアが蓄積され、このキャリアによる逆回復時間の間は、ＮｃｈＭＯＳＦＥＴ２のゲートにＯＮ信号が印加されても、ＭＯＳＦＥＴ素子２がＯＮ動作しない。この逆回復時間は、Ｎ−型層１１に蓄積されたキャリア（電子）が内蔵ダイオード２Ａを介して完全に放出され内蔵ダイオード２ＡのＰＮ接合が回復するまでの時間であり、ベース領域とＮ−型層とのＰＮ接合が不可避的にできるパワーＭＯＳＦＥＴの寄生ダイオードによって形成される。
【０００７】
従って、同期整流方式のＤＣ−ＤＣコンバータ装置の電源効率の低下及び回路全体のスイッチングタイムを向上することができないという結果になる。
上述した不具合を解決するために、図９に示すように、内蔵ダイオード２Ａと並列にショットキーバリアダイオード（ＳＢＤ）２０を接続し、ＳＢＤ２０の順方向電圧ＶＦがＰＮダイオードより低いことを利用して、ＮｃｈＭＯＳＦＥＴのドレイン電位を速やかにソース電位に落とすことにより、回路全体のスイッチング速度を向上させてＤＣ−ＤＣコンバータの高効率化を向上させている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の回路を各々個別素子で構成するには、部品点数が増大し電子機器の小型化に障害となる。そこでＦＥＴチップとＳＢＤチップとを１パッケージに収納することも検討したが、別個のウェハーで製造するために各々の良品数などの問題があり、また組立工程も煩雑になる問題点があった。
【０００９】
また、上記の問題点を解決すべくＦＥＴとＳＢＤとをディスクリート部品を用いて構成した場合、両部品を基板上に実装し、両者を接続する導体パターンが基板上に形成されるために、この導体パターンがノイズ発生源となり周辺回路に悪影響を及ぼす問題点が及び部品実装面積が大きくなり、配線基板の小型化に影響を及ぼし、ひいてはＤＣ−ＤＣコンバータ装置或いはスイッチング電源装置の小型化に影響を及ぼし、ハンディ・カムコーダ、ディジタルカメラ、ラップトップ型ＰＣ等の電子部品が小型化高密度されるセット製品の小型化にまで影響を及ぼす。
【００１０】
そこで本発明は、上記の事情について鑑みてなされたもので、ＤＣ−ＤＣコンバータを構成する部品が実装される配線基板を小型化にし、セット製品の小型化に寄与でき、且つ高効率化したＤＣ−ＤＣコンバータ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は上記課題を解決するため、以下の構成を採用した。
即ち、本発明のＤＣ−ＤＣコンバータ装置は、少なくとも直流入力電源をＯＮ／ＯＦＦする第１のスイッチング手段と、前記第１のスイッチング手段に同期しＯＦＦ／０Ｎする第２のスイッチング手段と、前記第１及び第２のスイッチング手段を同期制御する同期制御手段と、前記第１、第２のスイッチング手段に接続され前記直流入力電源を平滑するリアクタ及び前記リアクタに一端が接続されたコンデンサーとが配線基板上に実装され前記直流入力電源を所定の直流出力電源に変換するＤＣ−ＤＣコンバータ装置において、前記第２のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキーバリアダイオードとを備えたＭＯＳＦＥＴであり、該第２のスイッチング手段と同期制御される前記第１のスイッチング手段及び前記同期制御手段とを一体化した半導体装置を前記配線基板上に実装したことを特徴としている。
【００１２】
ここで、前記第１のスイッチング手段は、トランジスタ又はパワーＭＯＳＦＥＴからなる半導体素子であり、前記第１のスイッチング手段と前記第２のスイッチング手段は、同一の金属板上に、前記同期制御手段は他の金属板上に実装され一体化されたことを特徴としている。
また、前記第１のスイッチング手段は、トランジスタ又はパワーＭＯＳＦＥＴからなり、前記第１のスイッチング手段、前記第２のスイッチング手段及び前記同期制御手段は、同一の半導体素子内に形成し一体化されることを特徴としている。
【００１３】
上述したように、ＤＣ−ＤＣコンバータ装置の第２のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキバリアダイオードとを備えたＭＯＳＦＥＴであり、該第２のスイッチング手段と同期制御される第１のスイッチング手段及び両スイッチング手段を同期制御する同期制御手段とを一体化することにより、第２のスイッチング手段のＭＯＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄積キャリアを瞬時に引き抜いて完全遮断化を促進し、第２のスイッチング手段のＭＯＳＦＥＴの内蔵ダイオードに順方向電流が流れた時であってもＭＯＳＦＥＴのスイッチングを高速にすることができ、ＤＣ−ＤＣコンバータ回路の更なる高効率化が可能となると共に、ＤＣ−ＤＣコンバータの構成要素である両スイッチング手段のサイズを高機能化して縮小することができ、ＤＣ−ＤＣコンバータ装置の用いられる配線基板の小型化に寄与することができる。
【００１４】
【発明の実施の形態】
以下に、本発明のＤＣ−ＤＣコンバータ装置を図面を参照して詳細に説明する。
図１は、本発明のＤＣ−ＤＣコンバータ装置の等価回路図である。等価回路は、図７に示した従来のＤＣ−ＤＣコンバータ装置と同様に、直流入力電源をスイッチングする第１のスイッチング手段１と、第１のスイッチング手段１に接続され第１のスイッチング手段１に同期してスイッチングする第２のスイッチング手段２と、両スイッチング手段１、２を同期制御する同期制御手段ＣＳと、両スイッチング手段１、２と接続されたリアクタ３及びコンデンサー４とをから構成され、少なくともそれらの構成要素が配線基板上に実装接続される。
【００１５】
第１のスイッチング手段１は、トランジスタ、ＭＯＳＦＥＴ等の半導体素子が用いられ、入力端子に入力される所定周期のパルスでスイッチングされ、第１のスイッチング手段に流れる直流入力電源をＯＮ／ＯＦＦする。
第２のスイッチング手段２は、パワーＭＯＳＦＥＴが用いられ、第１のスイッチング手段１と同期した所定周期のパルスが入力端子に入力されＯＦＦ／ＯＮされる。この動作を繰り返し行い直流入力電源をリアクタ３及びコンデンサー４により平滑化することにより、負荷に所定の直流出力電源を供給する。
【００１６】
同期制御手段ＣＳは、上記したように、第１及び第２のスイッチング手段１、２を所定のタイミングで同期制御し、両スイッチング手段１、２をＯＮ／ＯＦＦさせる。同期制御回路ＣＳは、例えば、図６に示すように、基準電圧発生回路、発振器、フリップフロップ、保護回路、エラーアンプ、ドライバーを有し、第１及び第２のスイッチング手段１、２に所定の信号を供給し、両スイッチング手段１、２を同期制御し、負荷に所定の出力電源を供給する。
【００１７】
ＤＣ−ＤＣコンバータを構成する上記第１のスイッチング手段１、第２のスイッチング手段２、同期制御手段ＣＳ、リアクタ３及びコンデンサー４は、ガラスエポキシ基板、ポリイミド基板、フェノール基板、セラミックス基板、絶縁処理された金属基板等の配線基板上に銅箔等により形成された回路パターンに実装接続される。
【００１８】
本発明の第１の特徴は、第１のスイッチング手段１と同期してスイッチングする第２のスイッチング手段２にある。
本発明の第１の特徴である第２のスイッチング手段２は、例えば、図２に示すように、Ｎ＋型基板の上にＮ−型エピタキシャル層を形成したもの、あるいはＮ−型基板にＮ＋型層を拡散により形成したＮ＋／Ｎー型の半導体基板２１を基体とし、Ｎ−型層２２の表面にパワーＭＯＳＦＥＴ素子２３とショットキーバリアダイオード素子２４（ＳＢＤ素子と称する）とを形成したものである。パワーＭＯＳＦＥＴ素子２３とショットキバリアダイオード素子２４とを併設することにより、各々所望の電流容量を持つ素子を１チップ化した半導体素子である。
【００１９】
ＭＯＳＦＥＴ素子２３は、Ｎ−型層２２を共通ドレインとし、Ｎ−型層２２の表面にＰ＋型のベース領域２５を複数形成し、ベース領域２５の表面にＮ＋型のソース領域２６を形成し、ソース領域２６とＮ−型層２２とに挟まれたベース領域２５のＰ型層をチャンネル領域２７とし、チャンネル領域２７の上にゲート酸化膜２８を挟んでポリシリコンゲート電極２９を配置し、ゲート電極２９を被覆するＰＳＧ酸化膜３０に形成したコンタクトホールを介して、バリアメタル３１とアルミ電極３２とがベース領域２５とソース領域２６とにオーミックコンタクトしている。
【００２０】
ＳＢＤ素子２４は、Ｎ−型層２２をカソードとし、Ｎ−型層２２の表面にＰ＋型のガードリング領域３３を形成し、ガードリング領域３３の上を端とする酸化膜の開口を介してＮ−型層２２の表面にバリアメタル３１がショットキーコンタクトし、その上にアルミ電極３２を形成している。
アルミ電極３２は、純粋アルミまたはアルミニウム・シリコン合金が用いられ、ＭＯＳＦＥＴ素子２３では多数のソース領域２６を並列接続するソース電極となり、ＳＢＤ素子２４ではアノード電極となる。
【００２１】
図３は、第２のスイッチング手段を構成する半導体素子の平面図を示す。詳細には図示していないが、ゲート電極２９は格子型のパターンを有し、ベース領域２５は前記格子型パターンの網目の部分に点在する島状のパターンを持つ。反対にゲート電極２９が島状、ベース領域２５が格子型のパターンもある。前記格子型パターンの網目の各々が単位ＭＯＳセルとなり、該ＭＯＳセルを形成した領域がＭＯＳＦＥＴ領域２３Ｂである。
【００２２】
ＳＢＤ素子２４は、ガードリング領域３３が環状のパターンを具備し、該環状パターンの内側でバリアメタル３１がＮ−型層２２表面にショットキー接触している。該ガードリング領域を含めた領域が、ＳＢＤ領域２４Ｂである。
ＭＯＳＦＥＴ領域２３Ｂ、ＳＢＤ領域２４Ｂを囲むようにチップ周囲にはＮ＋型のチャンネルストッパ領域３４を形成し、チャンネルストッパ領域３４はＭＯＳＦＥＴ領域２３ＢとＳＢＤ領域２４Ｂとの間にも延在する。間に延在するチャンネルストッパ領域３４Ｂは、ベース領域２５と、Ｎ−型層２２と、ガードリング領域３３とで形成する寄生のＰＮＰトランジスタの発生を抑制する役割を果たす。
【００２３】
ソース領域２６を並列接続するアルミ電極３２は、最終パッシベーション膜としてのシリコン窒化膜（図示せず）で被覆され、該シリコン窒化膜に開口を形成することによってボンディングパッドを形成する。アルミ電極３２は、ＭＯＳＦＥＴ領域の前記ＭＯＳセルの上部でソース電極パッド３５を形成する。ポリシリコンゲート電極２９は、ポリシリコン材料をチップ周辺部分まで延在させ、該延在したポリシリコン材料にアルミ電極をコンタクトさせることでゲート電極パッド３６を形成する。ゲート電極パッド３６はソース電極となるアルミ電極３２とは電気的に独立し、ポリシリコン層とアルミ材料との間にはバリアメタル３１は特に必要ない。
【００２４】
バリアメタル３１とアルミ電極３２はチャンネルストッパ領域３４Ｂの上方を横断してＳＢＤ領域２４Ｂまで延在し、延在したアルミ電極３２はその上のシリコン窒化膜の一部を開口することによってアノード電極パッド３７を形成する。チャンネルストッパ領域３４Ｂ上を延在するアルミ電極３２は、できるだけ電気抵抗を下げるためおよび後述する熱的結合を強化するために、できるだけ幅広い線幅、例えば電極パッド３５、３７の幅より大きい線幅で延在している。
【００２５】
このように、第２のスイッチング手段２内部に、内蔵ダイオード２Ａとその内蔵ダイオード２Ａと並列に接続されるショットキバリアダイオードを形成することにより、ＤＣ−ＤＣコンバータ装置の外付部品数を削減できる。
本発明の第２の特徴は、上述した第２のスイッチング手段２、第１のスイッチング手段１及び同期制御手段ＣＳとを一体化して、配線基板５上に実装するところにある。
【００２６】
ＤＣ−ＤＣコンバータにおいて、例えば、図１に示すように、第１のスイッチング手段１にＰＮＰトタンジスタ、第２のスイッチング手段２にＮｃｈＭＯＳＦＥＴを用いた場合、ＭＯＳＦＥＴのドレインとＰＮＰトランジスタのコレクタとが共通接続である。従って、図５に示すように、第２のスイッチング手段２であるＭＯＳ半導体チップをダイボンドした放熱板等からなる第１のアイランド５Ａ上に、隣接して第１のスイッチング手段１であるＰＮＰトランジスタチップをダイボンドする。
【００２７】
一方、同期制御手段ＣＳを構成する半導体素子は、第１及び第２のスイッチング手段１、２と電気的に分離する必要があるために、第１のアイランド５Ａと別の第２のアイランド５Ｂ上にダイボンディングされる。両アイランド５Ａ、５Ｂ上にダイボンディングされた第１のスイッチング手段１、第２のスイッチング手段２及び同期制御手段ＣＳが形成された各々の半導体素子は対応する外部接続リード及び半導体素子間のワイヤーボンディングがなされ電気的接続を行い、封止樹脂で封止し一体化し、ＭＯＳＦＥＴ２３とＳＢＤ２４とを内蔵した第２のスイッチング手段２と第１のスイッチング手段１及び同期制御手段ＣＳとを１パッケージ化する。
【００２８】
これにより、さらなる外部部品点数を削減でき配線基板の小型化を促進することができる。尚、ＰＮＰトランジスタチップは、コレクタとなるＰ＋／Ｐ−基板のＰ−層側表面にＮ型のベース領域形成し、該ベース領域の表面にＰ＋型のエミッタ領域を形成し、アルミ電極に各拡散領域に接続する各電極パッドを形成したものである。
【００２９】
上記した第１、第２のスイッチング手段１、２及び同期制御手段ＣＳを一体化した半導体装置Ａ、リアクタ３、コンデンサー４は、図４に示すように、配線基板５上に形成された回路パターン６に接続されＤＣ−ＤＣコンバータ装置が提供される。この実施形態では、配線基板５上に実装する第１、第２のスッチング素子及び同期制御手段は樹脂モールドされているが、それら各々の半導体チップを直接、ダイボンディングし周辺の回路パターン等にワイヤでボンディング接続しても良い。
【００３０】
ところで、ＳＢＤ素子の順方向立ち上がり電圧ＶＦは、温度に対して−２ｍＶ／℃程度の温度特性を持ち、高温の方が電圧ＶＦが小さい。従って、ＭＯＳＦＥＴとＳＢＤとを１チップ化することにより、ＭＯＳＦＥＴ素子２３のＯＮ動作時の発熱が同一チップに形成されるＳＢＤ素子２４に瞬時に伝導し、ＳＢＤ素子２４が加熱されるので、図１に示したＤＣ−ＤＣコンバータ回路の第１のスイッチング手段１をＯＦＦし、第２にスイッチング手段２をＯＮした時、第２のスイッチング手段２のＭＯＳＦＥＴ素子２３の内蔵ダイオード、及びＳＢＤ素子２４に順方向電流が流れる。
【００３１】
その後、第１のスイッチング手段１に同期させて第２のスイッチング手段２をＯＦＦし、ＯＦＦからＯＮ動作させるときであっても、第２のスイッチング手段２に内蔵されたＳＢＤ素子２４の順方向電圧ＶＦは、上記したように、ＭＯＳＦＥＴ素子２３の発熱により、更に低減化されるために、ＭＯＳＦＥＴ素子２３内部の蓄積キャリアはＳＢＤ素子により瞬時に引き抜いて完全遮断化を促進することになる。
【００３２】
従って、同期整流型のＤＣ−ＤＣコンバータ装置の第２のスッチング手段２に上記のＭＯＳＦＥＴとＳＢＤとを内蔵した半導体素子を用いることで、ＭＯＳＦＥＴ２３のスイッチングを高速にすることができる。
また、ＤＣ−ＤＣコンバータ装置の第２のスイッチング手段をＭＯＳＦＥＴ素子２３とＳＢＤ素子２４とに１チップ化し、第１のスイッチング手段１及び同期制御手段ＣＳとが一体化することにより、ＤＣ−ＤＣコンバータのスイッチング手段部分の半導体装置のサイズを最小限とすることができ、実装する配線基板を小型化にできる。
【００３３】
上述した実施形態では、第１のスイッチング手段１及び第２のスイッチング手段２を同一アイランド５Ａ（放熱板）上に実装し、同期制御手段ＣＳを他のアイランド５Ｂ上に実装し、封止樹脂で一体化して単一の半導体装置として配線基板５上に実装したが、更なる小型化を図る場合には、パワーＭＯＳＦＥＴとＳＢＤとが一体化される第２のスイッチング手段２と第１のスイッチング手段１及び同期制御手段ＣＳとを同一半導体基板上に形成し１チップ化した半導体装置とすることで一層の小型化が可能となる。
【００３４】
【発明の効果】
以上に詳述したように、本発明のＤＣ−ＤＣコンバータ装置によれば、ＤＣ−ＤＣコンバータ装置の第２のスイッチング手段は、内蔵ダイオードと該内蔵ダイオードに並列に接続されるショットキバリアダイオードとを備えたＭＯＳＦＥＴであり、該第２のスイッチング手段と同期制御される第１のスイッチング手段及び両スイッチング手段を同期制御する同期制御手段とを一体化することにより、第２のスイッチング手段のＭＯＳＦＥＴ内部に形成しＳＢＤを形成しているので蓄積キャリアを瞬時に引き抜いて完全遮断化を促進し、第２のスイッチング手段のＭＯＳＦＥＴの内蔵ダイオードに順方向電流が流れた時であってもＭＯＳＦＥＴのスイッチングを高速にすることができ、ＤＣ−ＤＣコンバータ回路の更なる高効率化が可能となると共に、ＤＣ−ＤＣコンバータの構成要素である両スイッチング手段のサイズを高機能化して縮小することができ、ＤＣ−ＤＣコンバータ装置の用いられる配線基板の小型化に寄与することができる。その結果、ＤＣ−ＤＣコンバータ装置自体の小型化が可能となり、ＤＣ−ＤＣコンバータ装置を必要とするセット製品の更なる高密度小型化が実現できる。
【図面の簡単な説明】
【図１】本発明を説明するＤＣ−ＤＣコンバータ回路図。
【図２】本発明のＤＣ−ＤＣコンバータ装置に用いられる半導体素子の断面図。
【図３】本発明のＤＣ−ＤＣコンバータ装置に用いられる半導体素子の平面図。
【図４】本発明のＤＣ−ＤＣコンバータ装置の配線基板の実装図。
【図５】本発明の第１及び第２のスイッチング手段を一体化した図。
【図６】一般的な同期制御手段のブロック図。
【図７】従来のＤＣ−ＤＣコンバータ回路図。
【図８】従来のＤＣ−ＤＣコンバータ装置に用いられる半導体素子の断面図。
【図９】従来のＤＣ−ＤＣコンバータ回路図。
【符号の説明】
１：第１のスイッチング手段
２：第２のスイッチング手段
ＣＳ：同期制御手段
Ａ：１、２、ＣＳを一体化した単一半導体装置
２３：パワーＭＯＳＦＥＴ
２Ａ：内蔵ダイオード
２４：ショットキバリアダイオード
３：リアクタ
４：コンデンサー
５：配線基板
６：回路パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003604843.tif 000008
【図８】
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【図９】
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