(57)【特許請求の範囲】
【請求項１】
電子走行層、障壁層および低抵抗コンタクト層を順次積層した積層構造を有し、ソースおよびドレイン各領域において、前記低抵抗コンタクト層の表面にオーミック電極をもってソース電極およびドレイン電極がそれぞれ形成され、ゲート領域において、前記低抵抗コンタクト層が除去され、それによって露出した前記障壁層の表面にショットキー電極をもってゲート電極が形成された、電界効果トランジスタにおいて、
前記障壁層がアンドープＧａＡｓ層であり、前記電子走行層が、これに接する前記障壁層より大きな電子親和力を有する材料であるｎ型ＩｎＧａＡｓ層から構成され、かつ、前記低抵抗コンタクト層が、これに接する前記障壁層と同じ電子親和力を有する材料であるｎ型ＧａＡｓ層から構成され、
前記障壁層が高抵抗であり、前記電子走行層が低抵抗であり、
前記障壁層が、５ｎｍ以上、１５ｎｍ以下の厚みを有する、
電界効果トランジスタ。
【請求項２】
電子走行層、障壁層および低抵抗コンタクト層を順次積層した積層構造を有し、ソースおよびドレイン各領域において、前記低抵抗コンタクト層の表面にオーミック電極をもってソース電極およびドレイン電極がそれぞれ形成され、ゲート領域において、前記低抵抗コンタクト層が除去され、それによって露出した前記障壁層の表面にショットキー電極をもってゲート電極が形成された、電界効果トランジスタにおいて、
前記障壁層がアンドープＡｌＧａＡｓ層であり、前記電子走行層が、これに接する前記障壁層より大きな電子親和力を有する材料であるｎ型ＩｎＧａＡｓ層から構成され、かつ、前記低抵抗コンタクト層が、これに接する前記障壁層と同じ電子親和力を有する材料であるｎ型ＡｌＧａＡｓ層から構成され、
前記障壁層が高抵抗であり、前記電子走行層が低抵抗であり、
前記障壁層が、５ｎｍ以上、１５ｎｍ以下の厚みを有する、
電界効果トランジスタ。
【請求項３】
前記障壁層に接する側とは逆側において前記電子走行層に接するように積層されるバッファ層をさらに備え、前記バッファ層は、前記電子走行層と同じ電子親和力を有しかつドープされていない第１のバッファ層と、前記電子走行層より小さい電子親和力を有しかつドープされていない第２のバッファ層との積層構造を備え、前記第１のバッファ層が前記電子走行層に接している、請求項１または２に記載の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタの構造に関するものである。
【０００２】
【従来の技術】
一般に、電界効果トランジスタの性能を向上させるには、電子走行層の高密度薄層化が要求される。しかしながら、ゲート電極の直下に電子走行層が存在する構造の電界効果トランジスタにおいて、電子走行層の高濃度薄層化を行なった場合、ゲート耐圧の低下を伴うため、トランジスタの性能向上が制限される。この欠点を克服するため、図８に示すような絶縁ゲート型ヘテロ構造の電界効果トランジスタ１が提案されている。
【０００３】
この電界効果トランジスタ１は、半絶縁性ＧａＡｓ基板２上に、それぞれ、エピタキシャル成長法により、高抵抗半導体バッファ層３を形成し、この高抵抗バッファ層３上に、ｎ−ＧａＡｓからなる低抵抗の電子走行層４を形成し、この電子走行層４上に、アンドープの高バンドギャップ材料である、たとえばｉ−ＡｌＧａＡｓからなる高抵抗の障壁層５を形成し、さらに、その上に、ｎ−ＧａＡｓからなる低抵抗コンタクト層６を形成してなる積層構造を有している。
【０００４】
上述の低抵抗コンタクト層６の表面には、オーミック電極からなるソース電極７およびドレイン電極８が形成され、それによって、ソースおよびドレイン各領域が形成される。また、低抵抗コンタクト層６の一部は除去され、それによって露出した障壁層５の表面には、ショットキー電極からなるゲート電極９が形成され、ここにゲート領域が形成される。
【０００５】
この電界効果トランジスタ１の構造によれば、低抵抗の電子走行層４上に高抵抗の障壁層５を配しているので、前述したようなゲート耐圧の低下にあまり煩わされることなく、電子走行層４のさらなる高濃度薄層化を図ることができ、応じて、電界効果トランジスタ１の性能向上を図ることができる。
しかしながら、図８に示した電界効果トランジスタ１では、低抵抗コンタクト層６と低抵抗の電子走行層４との間に、高抵抗かつ高バンドギャップ材料からなる障壁層５を配しているため、ソースおよびドレイン各領域から電子走行層４に至るアクセス抵抗（ソース／ゲート間またはドレイン／ゲート間の直列抵抗）が大きくなる欠点がある。
【０００６】
この欠点を克服する方法として、（１）ソースおよびドレイン各領域に選択イオン注入を行なう方法（ＤＭＴ：Ｄｏｐｅｄ  ｃｈａｎｎｅｌ  ｈｅｔｅｒｏ  Ｍｉｓ−ＦＥＴ）や、（２）ソースおよびドレイン各領域に低抵抗結晶を再成長する方法（ＤＣ−ＨＩＧＦＥＴ：Ｄｏｐｅｄ  Ｃｈａｎｎｅｌ  Ｈｅｔｅｒｏ  Ｉｎｓｕｌａｔｉｏｎ  Ｇａｔｅ  ＦＥＴ）など、ソースおよびドレイン各領域の直列抵抗成分を低減する方法が、提案されている。
【０００７】
図９には、上述した（１）選択イオン注入法を採用して得られたイオン注入絶縁ゲート型電界効果トランジスタ１０が示されている。ソースおよびドレイン各領域には、イオン注入による低抵抗Ｓｉドープイオン注入層１１が形成されている。
また、図１０には、上述した（２）選択再成長法を採用して得られた選択再成長絶縁ゲート型電界効果トランジスタ１２が示されている。ソースおよびドレイン各領域には、低抵抗結晶の再成長による低抵抗のｎ−ＧａＡｓ再成長層１３が形成されている。
【０００８】
なお、図９および図１０において、図８に示した要素に相当する要素には、同様の参照符号を付し、重複する説明は省略する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した図９および図１０に示した電界効果トランジスタ１０および１２にも、それぞれ、次のような解決されるべき問題がある。
図９に示した選択イオン注入法では、エピタキシャル成長後において、さらに、イオン注入、保護膜形成（約３００℃、プラズマプロセス）、熱処理（約８００℃）、次いで保護膜剥離といった複雑で長時間の工程を施す必要がある。そのため、電界効果トランジスタ１０を製造するためのコストが高くなるとともに、電界効果トランジスタ１０の特性の再現性や均一性に劣るという問題に遭遇する。
【００１０】
また、上述の工程中の高温熱処理過程では、予めエピタキシャル成長で制御した不純物分布が乱されてしまう可能性があり、さらに、保護膜形成時にプラズマプロセスを行なうため、ＧａＡｓ基板２およびその上に形成された半導体層３〜５に大量のダメージが導入される可能性がある。
他方、図１０に示した選択再成長法では、ＧａＡｓ基板２上にエピタキシャル成長された半導体層３〜５を一旦形成した後、保護膜等のパターンを形成し、それをマスクとして半導体層３〜５の各々のエッチングを行ない、再度エピタキシャル成長する、といった複雑なプロセスを実施する。そのため、上述したイオン注入法の場合と同様に、工程が複雑で所要時間も長く、製造コストが高くなるとともに、電界効果トランジスタ１２の特性の再現性や均一性に劣るという問題に遭遇する。
【００１１】
さらに、選択再成長法では、パターンを形成する保護膜には、成長選択性が要求され、しかも再成長界面には大量の不純物が残留し、このことが電界効果トランジスタ１２の信頼性や特性に影響を及ぼす。
以上のように、図９および図１０にそれぞれ示した構造の電界効果トランジスタ１０および１２は、いずれも、それを得るための製造工程が複雑で、再現性や信頼性が悪く、その結果、逆に特性が劣化されてしまう可能性があるという問題がある。また、両者に共通して、電界効果トランジスタ１０および１２の各々において、フォトリソグラフィ工程が可能な程度のパターン間隔（ゲート／ソース間隔、ゲート／ドレイン間隔）が必要となるため、複雑な工程を経た割りには、期待したほど、直列抵抗の低減がなされておらず、実用化には至っていないのが現状である。
【００１２】
そこで、この発明の目的は、上述したような選択イオン注入や選択再成長技術を用いず、エピタキシャル成長とエッチングプロセスとにより製造できるとともに、直列抵抗（アクセス抵抗）を低減できる構造を有する電界効果トランジスタを提供しようとすることである。
【００１３】
【課題を解決するための手段】
この発明は、電子走行層、障壁層および低抵抗コンタクト層を順次積層した積層構造を有し、ソースおよびドレイン各領域において、低抵抗コンタクト層の表面にオーミック電極をもってソース電極およびドレイン電極がそれぞれ形成され、ゲート領域において、低抵抗コンタクト層が除去され、それによって露出した障壁層の表面にショットキー電極をもってゲート電極が形成された、電界効果トランジスタに向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【００１４】
すなわち、この発明では、電子走行層が、これに接する障壁層より大きな電子親和力を有する材料から構成され、かつ、低抵抗コンタクト層が、これに接する障壁層と同じ電子親和力を有する材料から構成される。さらに、障壁層が高抵抗とされ、電子走行層が低抵抗とされる。さらに、障壁層は、５ｎｍ以上、１５ｎｍ以下の厚みを有している。しかも、電子走行層がｎ型ＩｎＧａＡｓ層、障壁層がアンドープＧａＡｓ層、低抵抗コンタクト層がｎ型ＧａＡｓ層とされる必要がある。あるいは、電子走行層がｎ型ＩｎＧａＡｓ層、障壁層がアンドープＡｌＧａＡｓ層、低抵抗コンタクト層がｎ型ＡｌＧａＡｓ層という組み合わせでもよい。
【００１５】
また、この発明に係る電界効果トランジスタは、障壁層に接する側とは逆側において電子走行層に接するように積層されるバッファ層をさらに備えていてもよく、この場合には、好ましくは、バッファ層は、電子走行層と同じ電子親和力を有しかつドープされていない第１のバッファ層と、電子走行層より小さい電子親和力を有しかつドープされていない第２のバッファ層との積層構造を備え、第１のバッファ層が電子走行層に接している。
【００１６】
【実施例１】
図１には、この発明の実施例１による電界効果トランジスタ２１の断面構造が図解的に示されている。
図１を参照して、電界効果トランジスタ２１は、半絶縁性ＧａＡｓ基板２２を含む。
【００１７】
ＧａＡｓ基板２２上には、エピタキシャル成長法により、キャリア濃度１×１０１６ｃｍ−３以下の高抵抗半導体バッファ層２３が形成される。
高抵抗半導体バッファ層２３上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４が形成される。
電子走行層２４上には、エピタキシャル成長法により、残留キャリア濃度１０１６ｃｍ−３以下のアンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５が形成される。前述の電子走行層２４を構成する材料は、これに接する、すなわち直上の障壁層２５を構成する材料より大きな電子親和力を有している。
【００１８】
障壁層２５上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が形成される。この低抵抗コンタクト層２６を構成する材料は、これに接する、すなわち直下の障壁層２５を構成する材料と同じ電子親和力を有している。
このように、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、障壁層２５および低抵抗コンタクト層２６が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
【００１９】
その後、低抵抗コンタクト層２６の表面には、フォトリソグラフィ、蒸着、およびリフトオフ法により、たとえばＡｕＧｅ／Ｎｉ／Ａｕオーミック電極からなるソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、蒸着およびリフトオフ法により、たとえばＴｉ／Ｐｔ／Ａｕショットキー電極からなるゲート電極２９が形成され、ここにゲート領域が形成される。
【００２０】
このようにして、電界効果トランジスタ２１が完成される。
図２には、上述した構造の電界効果トランジスタ２１のソース電極２７（またはドレイン電極２８）下、およびゲート電極２９下の伝導帯下端エネルギーバンド図が示されている。また、図３には、図８に示した従来の電界効果トランジスタ１のソース電極７（またはドレイン電極８）下、およびゲート電極９下の伝導帯下端エネルギーバンド図が示されている。
【００２１】
図３に示すように、従来の電界効果トランジスタ１では、高抵抗の障壁層５が、低抵抗コンタクト層６および低抵抗の電子走行層４よりもエネルギー的に高く、そのため、ソース電極７（またはドレイン電極８）から電子走行層４に至るまでの抵抗（アクセス抵抗）が非常に大きくなってしまう。
これに対して、この発明の実施例１に係る電界効果トランジスタ２１では、低抵抗コンタクト層２６と高抵抗の障壁層２５とを同じ電子親和力を有する材料で構成しているため、図２に示すように、エネルギー障壁は、障壁層２５と電子走行層２４との間に形成されるスパイクのみとなる。このような単一ヘテロ接合の場合、ポテンシャル形状は、図２に示すように、近似的に三角形となり、実効的な障壁厚が薄くなるため、電子のトンネリング確率が増加する。
【００２２】
この電界効果トランジスタ２１において、障壁層２５は、５ｎｍ以上、１５ｎｍ以下の厚みを有するアンドープ層をもって構成されている。障壁層２５の厚みをこのように選ぶことにより、このヘテロ構造の電界効果トランジスタ２１の、電界効果トランジスタとしての性能を適正に発揮させることができる。すなわち、この厚みを５ｎｍ以上とすることにより、ゲート電極２９下での電子の流れを遮る機能を十分に発揮させることができ、他方、この厚みを１５ｎｍ以下とすることにより、低抵抗コンタクト層２６から障壁層２５を通って電子走行層２４に至る電子の流れを円滑なものとすることができる。
【００２３】
また、低抵抗コンタクト層２６と障壁層２５とは、電子親和力が同じ材料であるため、伝導帯不連続（ΔＥｃ  ）が形成されず、低抵抗コンタクト層２６側から見た実質的な障壁高さは、ΔＥｃ  分低くなり、そのため、障壁を越えて電子走行層２４側に流入する熱イオン化電流成分が大きくなる。
以上のような理由から、ソース電極２７またはドレイン電極２８から電子走行層２４に至るアクセス抵抗を小さくすることができる。
【００２４】
なお、この実施例１で示した電界効果トランジスタ２１において、低抵抗コンタクト層２６、障壁層２５、電子走行層２４、および基板２２の各材料は、それぞれ、ＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、以下の表１の最上位行に示すような、それぞれ、ＡｌＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓという材料の組合せも可能である。なお、それ以外の材料の組み合わせは参考例である。
【００２５】
【表１】
0003601649.tif 000002
【００２６】
【参考例１】
図４には、この発明の参考例１による電界効果トランジスタ３１の断面構造が図解的に示されている。なお、図４において、前述した図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図４を参照して、電界効果トランジスタ３１を得るため、実施例１の場合と実質的に同様の方法をもって、半絶縁性ＧａＡｓ基板２２上に、キャリア濃度１×１０16cm-3以下の高抵抗半導体バッファ層２３、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４、および、残留キャリア濃度１０16cm-3以下のアンドープのｉ−ＧａＡｓからなる第１の高抵抗の障壁層２５ａが順次形成される。ここで、実施例１の場合と同様、電子走行層２４を構成する材料は、これに接する、すなわち直上の第１の障壁層２５ａを構成する材料より大きな電子親和力を有している。
【００２７】
さらに、この参考例１では、第１の障壁層２５ａ上に、エピタキシャル成長法により、残留キャリア濃度１０16cm-3以下のアンドープのｉ−ＩｎＧａＰからなる第２の高抵抗の障壁層３２が形成される。第２の障壁層３２上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＩｎＧａＰからなる低抵抗コンタクト層２６が形成される。この低抵抗コンタクト層２６を構成する材料は、これに接する、すなわち直下の第２の障壁層３２を構成する材料と同じ電子親和力を有している。
【００２８】
このように、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、第１の障壁層２５ａ、第２の障壁層３２および低抵抗コンタクト層２６が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層２６の表面には、実施例１と同様の方法および材料をもって、ソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
【００２９】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６および第２の障壁層３２の厚み分がエッチングにより除去される。この除去によって露出した第１の障壁層２５ａの表面には、実施例１と同様の方法および材料をもって、ゲート電極２９が形成され、ここにゲート領域が形成される。
【００３０】
このようにして、電界効果トランジスタ３１が完成される。この参考例１に係る電界効果トランジスタ３１において採用される積層構造は、実施例１の積層構造における障壁層２５に相当する部分を２層構造としたもので、下層に第１の障壁層２５ａとして電子走行層２４よりも電子親和力の小さい材料、上層に第２の障壁層３２として第１の障壁層２５ａよりは小さいが低抵抗コンタクト層２６と同じ電子親和力を有する材料を積層した構造である。
【００３１】
基本的には、この参考例１におけるアクセス抵抗の低抵抗化の原理は、実施例１と同じであり、上述のように障壁層を第１および第２の障壁層２５ａおよび３２というように２層構造としても、この発明の効果を得ることができる。なお、この参考例１で示した電界効果トランジスタ３１において、低抵抗コンタクト層２６、第２の障壁層３２、第１の障壁層２５ａ、電子走行層２４、および基板２２の各材料は、それぞれ、ＩｎＧａＰ、ＩｎＧａＰ、ＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、以下の表２に示すような他の材料の組合せも可能である。
【００３２】
【表２】
0003601649.tif 000003
【００３３】
【参考例２】
図５には、この発明の参考例２による電界効果トランジスタ４１の断面構造が図解的に示されている。なお、図５において、前述した図１または図４に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図５を参照して、電界効果トランジスタ４１を得るため、参考例１の場合と実質的に同様の方法をもって、半絶縁性ＧａＡｓ基板２２上に、キャリア濃度１×１０16cm-3以下の高抵抗半導体バッファ層２３、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４、残留キャリア濃度１０16cm-3以下のアンドープのｉ−ＧａＡｓからなる第１の高抵抗の障壁層２５ａ、および、残留キャリア濃度１０16cm-3以下のアンドープのｉ−ＩｎＧａＡｓからなる第２の高抵抗の障壁層３２が順次形成される。ここで、実施例１および参考例１の場合と同様、電子走行層２４を構成する材料は、これに接する、すなわち直上の第１の障壁層２５ａを構成する材料より大きな電子親和力を有している。
【００３４】
さらに、この参考例２では、第２の障壁層３２上に、エピタキシャル成長法により、残留キャリア濃度１０16cm-3以下のアンドープのｉ−ＩｎＧａＰからなる第３の高抵抗の障壁層４２が形成される。第３の障壁層４２上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＩｎＧａＰからなる低抵抗コンタクト層２６が形成される。この低抵抗コンタクト層２６を構成する材料は、これに接する、すなわち直下の第３の障壁層４２を構成する材料と同じ電子親和力を有している。
【００３５】
このように、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、第１の障壁層２５ａ、第２の障壁層３２、第３の障壁層４２および低抵抗コンタクト層２６が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層２６の表面には、実施例１と同様の方法および材料をもって、ソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
【００３６】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６ならびに第２および第３の障壁層３２および４２の厚み分がエッチングにより除去される。この除去によって露出した第１の障壁層２５ａの表面には、実施例１および参考例１と同様の方法および材料をもって、ゲート電極２９が形成され、ここにゲート領域が形成される。
【００３７】
このようにして、電界効果トランジスタ４１が完成される。この参考例２に係る電界効果トランジスタ４１において採用される積層構造は、実施例１の積層構造における障壁層２５に相当する部分を３層構造としたもので、下層に第１の障壁層２５ａとして電子走行層２４よりも電子親和力の小さいＧａＡｓ、中間層に第２の障壁層３２として第１の障壁層２５ａより電子親和力の大きなｉ−ＩｎＧａＡｓ、上層に第３の障壁層４２として第２の障壁層３２よりは小さいが低抵抗コンタクト層２６と同じ電子親和力を有するｉ−ＩｎＧａＰを積層した構造である。
【００３８】
基本的には、この参考例２におけるアクセス抵抗の低抵抗化の原理は、実施例１および参考例１と同じであり、上述のように障壁層を第１、第２および第３の障壁層２５ａ、３２および４２というように多層構造としても、この発明の効果を得ることができる。なお、この参考例２で示した電界効果トランジスタ４１において、低抵抗コンタクト層２６、第３の障壁層４２、第２の障壁層３２、第１の障壁層２５ａ、電子走行層２４、および基板２２の各材料は、それぞれ、ＩｎＧａＰ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、以下の表３に示すような他の材料の組合せも可能である。
【００３９】
【表３】
0003601649.tif 000004
【００４０】
【参考例３】
図６には、この発明の参考例３による電界効果トランジスタ５１の断面構造が図解的に示されている。なお、図６において、前述した図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。図６を参照して、電界効果トランジスタ５１を得るため、実施例１の場合と実質的に同様の方法をもって、半絶縁性ＧａＡｓ基板２２上に、キャリア濃度１×１０16cm-3以下の高抵抗半導体バッファ層２３がまず形成される。
【００４１】
次に、高抵抗半導体バッファ層２３上には、エピタキシャル成長法によって、Ｓｉドープされたｎ−ＧａＡｓからなる第１の低抵抗の電子走行層５２が形成される。
次いで、第１の電子走行層５２上に、実施例１の場合と実質的に同様の方法をもって、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる第２の低抵抗の電子走行層２４ａ、残留キャリア濃度１０１６ｃｍ−３以下のアンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５、および、Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が順次形成される。ここで、実施例１の場合と同様、第２の電子走行層２４ａを構成する材料は、これに接する、すなわち直上の障壁層２５を構成する材料より大きな電子親和力を有しており、また、低抵抗コンタクト層２６を構成する材料は、これに接する、すなわち直下の障壁層２５を構成する材料と同じ電子親和力を有している。
【００４２】
このように、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、第１の電子走行層５２、第２の電子走行層２４ａ、障壁層２５および低抵抗コンタクト層２６が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層２６の表面には、実施例１と同様の方法および材料をもって、ソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
【００４３】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、実施例１と同様の方法および材料をもって、ゲート電極２９が形成され、ここにゲート領域が形成される。
【００４４】
このようにして、電界効果トランジスタ５１が完成される。この参考例３に係る電界効果トランジスタ５１において採用される積層構造は、実施例１の積層構造における電子走行層２４に相当する部分を２層構造としたもので、基本的には、この参考例３におけるアクセス抵抗の低抵抗化の原理は、実施例１と同じである。このように電子走行層を第１および第２の電子走行層５２および２４ａというように２層ないしは多層構造としても、この発明の効果を得ることができる。
【００４５】
なお、この参考例３で示した電界効果トランジスタ５１において、低抵抗コンタクト層２６、障壁層２５、第２の電子走行層２４ａ、第１の電子走行層５２、および基板２２の各材料は、それぞれ、ＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓおよびＧａＡｓであったが、この組合せに限らず、以下の表４に示すような他の材料の組合せも可能である。
【００４６】
【表４】
0003601649.tif 000005
【００４７】
【実施例２】
図７には、この発明の実施例２による電界効果トランジスタ６１の断面構造が図解的に示されている。なお、図７において、前述した図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。この電界効果トランジスタ６１は、図１に示した実施例１に係る電界効果トランジスタ２１と比較して、次の点で異なっている。すなわち、電界効果トランジスタ２１における高抵抗半導体バッファ層２３が、この電界効果トランジスタ６１では、第１のバッファ層６２と第２のバッファ層６３との積層構造とされている。
【００４８】
より詳細には、第１のバッファ層６２は、電子走行層２４と同じ電子親和力を有し、他方、第２のバッファ層６３は、電子走行層２４より小さい電子親和力を有しており、第１のバッファ層６２が電子走行層２４に接している。具体的には、第１のバッファ層６２は、残留キャリア濃度１０１６ｃｍ−３以下のアンドープのｉ−ＩｎＧａＡｓからなり、高抵抗である。他方、第２のバッファ層６３は、電界効果トランジスタ２１における高抵抗半導体バッファ層２３と同様、残留キャリア濃度１０１６ｃｍ−３以下のアンドープのｉ−ＧａＡｓからなり、高抵抗である。第１および第２のバッファ層６２および６３の厚みは、それぞれ、たとえば、５ｎｍおよび５００ｎｍとされる。
【００４９】
図７を参照して、電界効果トランジスタ６１を得るため、エピタキシャル成長法により、半絶縁性ＧａＡｓ基板２２上に、第２のバッファ層６３がまず形成される。
次に、第２のバッファ層６３上には、エピタキシャル成長法により、第１のバッファ層６２が形成される。
【００５０】
次に、第１のバッファ層６３上には、エピタキシャル成長法によって、残留キャリア濃度５×１０１８ｃｍ−３のＳｉドープされたｎ−ＩｎＧａＡｓからなる電子走行層２４がたとえば厚み１０ｎｍをもって形成される。
次いで、電子走行層２４上に、実施例１の場合と実質的に同様の方法をもって、残留キャリア濃度１０１５ｃｍ−３以下のアンドープのｉ−ＧａＡｓからなる厚み１５ｎｍの高抵抗の障壁層２５、および、残留キャリア濃度６×１０１８ｃｍ−３のＳｉドープされたｎ−ＧａＡｓからなる厚み１００ｎｍの低抵抗コンタクト層２６が順次形成される。
【００５１】
このように、ＧａＡｓ基板２２上に、第２のバッファ層６３、第１のバッファ層６２、電子走行層２４、障壁層２５および低抵抗コンタクト層２６が順次積層された積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。
その後、低抵抗コンタクト層２６の表面には、実施例１と同様の方法および材料をもって、ソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。
【００５２】
また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、実施例１と同様の方法および材料をもって、ゲート電極２９が形成され、ここにゲート領域が形成される。
【００５３】
このようにして、電界効果トランジスタ６１が完成される。この実施例２に係る電界効果トランジスタ６１によれば、アンドープのｉ−ＩｎＧａＡｓからなる第１のバッファ層６２は、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる電子走行層２４と同じ組成を有しており、この電子走行層２４とアンドープのｉ−ＧａＡｓからなる第２のバッファ層６３との間にキャリア濃度の低い部分をもたらす。したがって、第１のバッファ層６２は、電子走行層２４と第２のバッファ層６３との間のヘテロ接合によって引き起こされる電子走行層２４の空乏化を防ぎ、また、電子走行層２４のキャリアの減少を防ぐ。この結果、電界効果トランジスタ６１は、電界効果トランジスタ２１に比べて、より優れた特性を示すことになる。
【００５４】
なお、この実施例２で示した電界効果トランジスタ６１において、低抵抗コンタクト層２６、障壁層２５、電子走行層２４、および基板２２の各材料は、それぞれ、ＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓであったが、この組合せに限らず、実施例１の場合と同様、それぞれ、ＡｌＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、およびＧａＡｓという材料の組合せも可能である。
【００５６】
【発明の効果】
以上の実施例からわかるように、この発明によれば、電子走行層が、これに接する障壁層より大きな電子親和力を有する材料から構成され、かつ、低抵抗コンタクト層が、これに接する障壁層と同じ電子親和力を有する材料から構成されていることから、エピタキシャル成長とリセスエッチングとの組合せのみの簡単な工程によって、アクセス抵抗（ソース／ゲート間またはドレイン／ゲート間の直列抵抗）が低く、したがって、相互コンダクタンスおよび遮断周波数の高い電界効果トランジスタを得ることができる。
【００５７】
この発明は、障壁層が高抵抗とされ、電子走行層が低抵抗とされた、たとえば絶縁ゲート型ヘテロ構造の電界効果トランジスタに適用されるので、その意義がより深いものとなる。なぜなら、障壁層（電子供給層）が低抵抗とされ、電子走行層が高抵抗とされた、たとえば高電子移動度トランジスタ（ＨＥＭＴ）の場合には、他に、より効果的な性能向上のための手段が存在するからである。
【００５８】
また、この発明では、上述のように、障壁層が高抵抗とされ、電子走行層が低抵抗とされながら、障壁層２５が、５ｎｍ以上、１５ｎｍ以下の厚みを有しているので、電界効果トランジスタとしての性能をより適正に発揮させることができる。なぜなら、この厚みを５ｎｍ以上とすることにより、ゲート電極下での電子の流れを遮る機能を十分に発揮させることができ、また、この厚みを１５ｎｍ以下とすることにより、低抵抗コンタクト層から障壁層を通って電子走行層に至る電子の流れを円滑なものとすることができるからである。
【００５９】
また、この発明に係る電界効果トランジスタにおいて、障壁層に接する側とは逆側において電子走行層に接するように積層されるバッファ層をさらに備えており、このバッファ層が、電子走行層と同じ電子親和力を有しかつドープされていない第１のバッファ層と、電子走行層より小さい電子親和力を有しかつドープされていない第２のバッファ層との積層構造を備え、第１のバッファ層が電子走行層に接するように構成されると、第１のバッファ層によって、電子走行層と第２のバッファ層との間にキャリア濃度の低い部分がもたらされる。したがって、たとえば絶縁ゲート型ヘテロ構造の電界効果トランジスタに適用されたとき、第１のバッファ層は、電子走行層と第２のバッファ層との間のヘテロ接合によって引き起こされる電子走行層の空乏化を防ぎ、また、電子走行層のキャリアの減少を防ぐように機能するので、電界効果トランジスタの特性をより優れたものとすることができる。
【図面の簡単な説明】
【図１】この発明の実施例１による電界効果トランジスタ２１を図解的に示す断面構造図である。
【図２】図１に示した電界効果トランジスタのソース電極２７（またはドレイン電極２８）下、およびゲート電極２９下の伝導帯下端エネルギーバンド図である。
【図３】図８に示した従来の電界効果トランジスタのソース電極７（またはドレイン電極８）下、およびゲート電極９下の伝導帯下端エネルギーバンド図である。
【図４】この発明の参考例１による電界効果トランジスタ３１を図解的に示す断面構造図である。
【図５】この発明の参考例２による電界効果トランジスタ４１を図解的に示す断面構造図である。
【図６】この発明の参考例３による電界効果トランジスタ５１を図解的に示す断面構造図である。
【図７】この発明の実施例２による電界効果トランジスタ６１を図解的に示す断面構造図である。
【図８】第１の従来技術による電界効果トランジスタ１を図解的に示す断面構造図である。
【図９】第２の従来技術による電界効果トランジスタ１０を図解的に示す断面構造図である。
【図１０】第３の従来技術による電界効果トランジスタ１２を図解的に示す断面構造図である。
【符号の説明】
２１，３１，４１，５１，６１ 電界効果トランジスタ２２ ＧａＡｓ基板２４，２４ａ，５２ 電子走行層２５，２５ａ，３２，４２ 障壁層２６ 低抵抗コンタクト層２７ ソース電極２８ ドレイン電極２９ ゲート電極６２ 第１のバッファ層６３ 第２のバッファ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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