(57)【特許請求の範囲】
【請求項１】
基準信号と比較信号との位相比較を行う位相比較器と、
前記位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、
前記ローパスフィルタからの出力が入力される加算器と、
複数のプリチューニングデータを周波数別に記憶したデータ記憶手段と、
前記データ記憶手段から出力されるプリチューニングデータをＤ／Ａ変換し、前記加算器に出力する第１のＤ／Ａコンバータと、
前記加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器に入力される制御電圧を分岐させてＡ／Ｄ変換し、ＣＰＵに出力するＡ／Ｄコンバータと、
本回路がロックするときの制御電圧を読み込むタイミングを前記ＣＰＵに指示するＰＬＬロック検出信号を送出する送出手段と、
前記データ記憶手段から出力されるプリチューニングデータを分岐させ、前記ＣＰＵに入力する手段と、
前記ＣＰＵからの出力をＤ／Ａ変換し、前記加算器に出力する第２のＤ／Ａコンバータと
を具備するＰＬＬ回路であり、
前記ＣＰＵは、
入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、前記差分を前記第２のＤ／Ａコンバータに出力することを特徴とするＰＬＬ回路。
【請求項２】
基準信号と比較信号との位相比較を行う位相比較器と、
前記位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、
前記ローパスフィルタからの出力が入力される第１の加算器と、
複数のプリチューニングデータを周波数情報別に記憶したデータ記憶手段と、
前記データ記憶手段からプリチューニングデータが入力される第２の加算器と、
前記第２の加算器からの出力をＤ／Ａ変換し、前記第１の加算器に入力するＤ／Ａコンバータと、
前記第１の加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器に入力される制御電圧を分岐させてＡ／Ｄ変換し、ＣＰＵに出力するＡ／Ｄコンバータと、
本回路がロックするときの制御電圧を読み込むタイミングを前記ＣＰＵに指示するＰＬＬロック検出信号を送出する送出手段と、
前記データ記憶手段から出力されるプリチューニングデータを分岐させ、前記ＣＰＵに入力する手段と
を具備するＰＬＬ回路であり、
前記ＣＰＵは、
入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、前記差分を前記第２の加算器に出力することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路に関するものであり、より具体的には、プリチューニング動作を行うＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来のＰＬＬ回路を図９及び図１０の構成図を参照にして説明する。図９において、ＶＣＯ（電圧制御発振器）２１３の出力の一部は分周器９０１に入力され、基準信号９０５の周波数と同じ周波数となるようにＮ分周される。分周された比較信号９０７は、基準信号９０５と共に位相比較器９０３に入力される。位相比較器９０３は、基準信号９０５と比較信号９０７との周波数の位相差を比較し、誤差信号２１５を出力する。誤差信号２１５は、チャージポンプ２１７に入力され誤差信号量に比例した電荷量に変換される。チャージポンプ２１７の出力は積分器２１１に入力され電荷量に相当する直流電圧に変換される。変換された直流電圧はＶＣＯ２１３に入力される。そして、位相比較器９０３からの誤差信号２１５がゼロになるように（これをＰＬＬ回路がロックするという）閉ループ制御され、ＶＣＯ２１３の出力周波数が常に一定となるよう制御される。
【０００３】
次に、従来のプリチューニング動作について図１０を参照して説明する。なお、プリチューニング動作とはＰＬＬ回路のロックアップ時間を短縮させる方策の１つであり、プリチューニングデータとは、Ｄ／Ａ変換するとロック電圧（ＰＬＬ回路がロックするときのＶＣＯの制御電圧）に近い直流電圧になるデータのことである。
図１０において、位相比較器９０３からの誤差信号２１５（＋φｅｒｒ、＝φｅｒｒ）は、チャージポンプ２１７、積分器（ＬＰＦ２１１）を通過し直流電圧に変換されて加算器２１９に入力される。
【０００４】
一方、周波数情報及び周波数設定要求（制御信号２２５）を入力されたＣＰＵ２０１は、温度センサ３２が出力する温度情報と合わせて、予めプリチューニングデータが格納されているデータＲＯＭ１００３にアドレス指定を行う。指定先アドレスには、該当プリチューニングデータが格納されている。データＲＯＭ１００３は、指定先アドレスに格納されているプリチューニングデータをＤ／Ａコンバータ２０５に出力し、Ｄ／Ａコンバータ２０５はこれを直流電圧に変換して加算器２１９へ出力する。このときの直流電圧は、ＰＬＬ回路がロックするＶＣＯ２１３の制御電圧（ロック電圧）に極めて近い値である。よって、ＶＣＯ２１３の発振周波数は、強制的に要求された設定周波数に極めて近い値となり、位相比較器９０３が出力する誤差信号２１５を小さくすることができる。以上のような手順で、閉ループの応答時間を短くし、ＰＬＬ回路のロックアップ時間を短縮する。
【０００５】
図１１は、データＲＯＭ１００３に格納されているビットマップ情報の一例である。プリチューニングデータは、Ｔ０〜Ｔｉ（ｉは全温度範囲に対する温度ステップ数）の温度区間毎・周波数データｆ０〜ｆｎ（ｎは全チャンネル数）毎に記憶されている。なお、各プリチューニングデータのデータ長はｍビット（ｍはプリチューニングデータの分解能を与えるビット数）である。
【０００６】
【発明が解決しようとする課題】
図１０に示した従来のプリチューニング方式では、プリチューニングデータの精度を高くしようとすると、データＲＯＭ１００３に格納するデータ数が多くなり、ＲＯＭ容量が増大するという欠点があった。また、使用されるＶＣＯ２１３に依存するロック電圧のバラツキが大きくなった場合、プリチューニング方式の精度が低下し、その効果を充分に発揮できず、場合によってはセット固有のプリチューニングデータを設定しなければならなかった。
本発明の目的は、任意の温度条件での補正が可能であり、かつ製品のバラツキによる調整作業を削減することができる、低コストで量産性に適したＰＬＬ回路を提供することである。
【０００７】
【課題を解決するための手段】
上述の課題を解決するために、本発明のＰＬＬ回路は、基準信号と比較信号との位相比較を行う位相比較器と、位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、ローパスフィルタからの出力が入力される加算器と、複数のプリチューニングデータを周波数別に記憶したデータ記憶手段と、データ記憶手段から出力されるプリチューニングデータをＤ／Ａ変換し、加算器に出力する第１のＤ／Ａコンバータと、加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、電圧制御発振器に入力される制御電圧を分岐させてＡ／Ｄ変換し、ＣＰＵに出力するＡ／Ｄコンバータと、本回路がロックするときの制御電圧を読み込むタイミングをＣＰＵに指示するＰＬＬロック検出信号を送出する送出手段と、データ記憶手段から出力されるプリチューニングデータを分岐させ、ＣＰＵに入力する手段と、ＣＰＵからの出力をＤ／Ａ変換し、加算器に出力する第２のＤ／Ａコンバータとを具備し、ＣＰＵは入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、その差分を第２のＤ／Ａコンバータに出力することを特徴とする。
【０００８】
さらに、本発明のＰＬＬ回路は、基準信号と比較信号との位相比較を行う位相比較器と、位相比較器から出力される誤差信号の低域成分を取り出すローパスフィルタと、ローパスフィルタからの出力が入力される第１の加算器と、複数のプリチューニングデータを周波数情報別に記憶したデータ記憶手段と、データ記憶手段からプリチューニングデータが入力される第２の加算器と、第２の加算器からの出力をＤ／Ａ変換し、第１の加算器に入力するＤ／Ａコンバータと、第１の加算器からの出力が制御電圧として入力され、制御電圧の大きさに応じた周波数で発振する電圧制御発振器と、電圧制御発振器に入力される制御電圧を分岐させてＡ／Ｄ変換し、ＣＰＵに出力するＡ／Ｄコンバータと、本回路がロックするときの制御電圧を読み込むタイミングをＣＰＵに指示するＰＬＬロック検出信号を送出する送出手段と、データ記憶手段から出力されるプリチューニングデータを分岐させ、ＣＰＵに入力する手段とを具備し、ＣＰＵは、入力されたプリチューニングデータと本回路がロックするときの制御電圧との差分をもとめ、その差分を第２の加算器に出力することを特徴とする。
【００１１】
【発明の実施の形態】
図１〜８を参照にして本発明の実施の形態を説明する。なお、図１は本発明を適用した携帯電話（ＰＤＣ）の機能ブロック図であり、図２は本発明の第１の実施の形態を説明するＰＬＬ回路図であり、図３は本発明の実施の形態を説明するデータ構成図である。また、図４は本発明の第２の実施の形態を説明するＰＬＬ回路図であり、図５は本発明の第３の実施の形態を説明するＰＬＬ回路図、図６及び図８は本発明の第３の実施の形態を説明するデータ構成図、図７は本発明の第３の実施の形態を説明する直線グラフである。
【００１２】
図１に示すように、本発明による携帯電話（ＰＤＣ）はマイクロホン３０から音声が入力され、音声処理部２６で処理された音声データは制御部１２を介して送受信回路部１０に入力されて送受信回路部１０からアンテナ９を介して送信される。また、アンテナ９を介して送受信回路部１０に入力された音声データ信号は制御部１２を介して音声処理部２６に入力され、音声処理部２６で処理された信号はスピーカ２８を起動する。このように送受信動作が行われる。ＲＯＭ１４またはＥ２ＰＲＯＭ１７に書かれたプログラムに従って本体全体の制御を行う制御部１２は、ＲＯＭ１４またはＥ２ＰＲＯＭ１７に書かれたデータにアクセスし、操作キー２４及び送受信回路部１０からの信号により動作し、送受信回路部１０及びＬＣＤドライバ１８を制御する。なお、制御部１２はＲＡＭ１６を一時記憶メモリとして用いる。ＬＣＤドライバ１８はフォントＲＯＭ２０の任意のフォントを表示部２２の指定した場所に表示させる。
従来の携帯電話機には温度センサ３２（点線で囲んだ部分）が必要であった。これは、従来のＰＬＬ回路がプリチューニングデータに温度情報を要していたためである。本発明によるＰＬＬ回路は、プリチューニングデータに温度情報を必要とせず、よって、温度センサ３２も不要である。
【００１３】
図２を参照に本発明による第１の実施の形態を説明する。図２において、図示しない位相比較器からの誤差信号２１５（＋φｅｒｒ、−φｅｒｒ）は、チャージポンプ２１７、積分器（ＬＰＦ２１１）を通過し直流電圧に変換されて加算器２１９に入力される。一方で、周波数情報及び周波数設定要求（制御信号２２５）を入力されたＣＰＵ２０１は、予めプリチューニングデータが格納されているデータＲＯＭ２０３にアドレス指定を行う。指定先アドレスには制御信号２２５上にあった周波数情報に応じたプリチューニングデータ（図３では周波数データｆのときの代表値）が格納されており、データＲＯＭ２０３はプリチューニングデータをＤ／Ａコンバータ２０５に出力し、Ｄ／Ａコンバータ２０５はこれを直流電圧に変換して加算器２１９へ出力する。加算器２１９で加算された制御電圧はＶＣＯ２１３に入力されＶＣＯ２１３の発振周波数を制御する一方、分岐されてＡ／Ｄコンバータ２０７へ入力される。Ａ／Ｄコンバータ２０７からはＶＣＯ２１３の制御電圧のデータが出力されるため、ＰＬＬ回路がロックするときのＶＣＯ２１３の制御電圧（ロック電圧）もＣＰＵ２０１へ入力されることになる。
【００１４】
以上の動作は、ラッチ制御信号２２３とＰＬＬロック検出信号２２１とによって実現される。ここで、ラッチ制御信号２２３は、ＣＰＵ２０１から出力されてデータＲＯＭ２０３及びＤ／Ａコンバータ２０５の動作タイミングを制御する信号である。また、ＰＬＬロック検出信号２２１は、回路がロックするときの制御電圧（ロック電圧）をＡ／Ｄコンバータ２０７から読み込むタイミングをＣＰＵ２０１に指示する信号である。
【００１５】
一方、データＲＯＭ２０３から出力されるプリチューニングデータは分岐され、ＣＰＵ２０１へ入力される。前述したように任意の温度条件下でのロック電圧が入力されるＣＰＵ２０１は、データＲＯＭ２０３に設定されているプリチューニングデータとロック電圧との演算処理により両者の差分を得ることができる。ＣＰＵ２０１から出力される差分は、Ｄ／Ａコンバータ２０９に入力され、直流電圧に変換されて加算器２１９に加算される。そのため、一度差分を取得すると使用されるＶＣＯ２１３に依存するロック電圧とプリチューニングデータとの誤差を補正することが可能になる。
【００１６】
図３にデータＲＯＭ２０３のビットマップ構成の一例を示す。データＲＯＭ２０３には周波数ｆ１〜周波数ｆｎにおけるプリチューニングデータの代表値３００〜３０３が全チャネル数分（ｎチャネル）格納されている。なお、各代表値のデータ長はｍビット（ｍはプリチューニングデータの分解能を与えるビット数）である。
【００１７】
本発明をＰＬＬ回路に適用すると任意の温度条件下でプリチューニング動作ができるため、全チャンネル（ｎ個）毎・温度ステップ毎にプリチューニングデータを保持していた従来のビットマップ構成（図１１）とは異なり、図３のビットマップ構成のようにチャネル毎に１つずつプリチューニングデータを用意すればよいことになる。
【００１８】
図４に本発明による第２の実施の形態を示す。なお、図２に示したものと同一のものには同一符号を用い、その説明は省略する。図４では、データＲＯＭ２０３の出力側に加算器４０１が設けられている。加算器２１９で加算された制御電圧はＶＣＯ２１３に入力されＶＣＯ２１３の発振周波数を制御する一方、分岐されてＡ／Ｄコンバータ２０７へ入力される。Ａ／Ｄコンバータ２０７からはＶＣＯ２１３の制御電圧のデータが出力されるため、ＰＬＬ回路がロックするときのＶＣＯ２１３の制御電圧（ロック電圧）もＣＰＵ２０１へ入力されることになる。
【００１９】
一方、データＲＯＭ２０３から出力されるプリチューニングデータは分岐され、ＣＰＵ２０１へ入力される。前述したように任意の温度条件下でのロック電圧も入力されるＣＰＵ２０１は、データＲＯＭ２０３に設定されているプリチューニングデータとロック電圧との演算処理により両者の差分を得ることができる。加算器４０１はデータＲＯＭ２０３からのプリチューニングデータを受け取る入力ラインと、ＣＰＵ２０１から出力される該差分を受け取る入力ラインとを有している。したがって、データＲＯＭ２０３からのプリチューニングデータと差分の加算処理をデジタルデータのまま行い、Ｄ／Ａコンバータ２０５に出力する。
【００２０】
図５〜７を用いて本発明の第３の実施の形態を示す。なお、図２及び図４に示したものと同一のものには同一符号を用い、その説明は省略する。図５では入力ライン５０３からＣＰＵ５０１にｓポイント（ｓは２以上であり、図６では３ポイント）の周波数データと、各周波数ポイントでのＶＣＯ２１３のロック電圧データとが予め入力される。ＣＰＵ５０１は、周波数データ及びロック電圧データに対して直線補間の演算処理を実行し、その補間結果（補間データ）をＣＰＵ５０１内部のメモリに記憶、またはレジスタにスタックさせる。
【００２１】
図６に周波数データ６１０とロック電圧データ６２０との対応表の一例を示す。図６において周波数データ６１０及びロック電圧データ６２０は、ｆ０データ６００〜ｆ２データ６０２の３ポイントと、これら各ポイントにおけるロック電圧データ０〜ロック電圧データ２とで構成されている。周波数データ６１０及びロック電圧データ６２０に対して、ＣＰＵ５０１が直線補間の演算処理を実行したときの直線グラフを図７に示す。図７のような直線データを参照することにより、任意の周波数データ（横軸）と各周波数における電圧データ（縦軸）とをプロットした補間データが作成される。
【００２２】
図８はそのときのデータ構成図の一例である。任意の周波数データ（ｆ０データ〜ｆｎデータ）と電圧データ（電圧データ０〜電圧データｎ）とが対応したデータ構成となっている。同図の補間データを利用したプリチューニング動作について、図５を参照して具体的に説明する。図５において、ＣＰＵ５０１は制御信号２２５上にある周波数情報（周波数データ）を確認する。次に、メモリ又はレジスタ内に保持した補間データを参照し、確認した周波数データに対応一致する電圧データを抽出してＤ／Ａコンバータ２０５に出力する。例えば、制御信号２２５上にあった周波数データがｆｎ−１の場合、ＣＰＵ５０１は図８に示したデータ内容８０３上にある電圧データｎ−１を抽出し、Ｄ／Ａコンバータ２０５に出力する。このように、上記補間データは図２及び図４においてデータＲＯＭ２０３に記憶されていたプリチューニングデータと同様の役割を果たす。
【００２３】
なお、Ａ／Ｄコンバータ２０７から新たなロック電圧がＣＰＵ５０１に入力された場合には、上記のような直線補間が再度実行され、ＣＰＵ５０１のメモリ（またはレジスタ）内に保持されている補間データは更新されることになる。この更新処理によって、図２及び図４に示したＰＬＬ回路においてＣＰＵ２０１が実施するプリチューニングデータとロック電圧との差分を求める演算処理と同等の効果を得ることができる。
【００２４】
このように、本発明によると、任意の温度条件での補正が可能となり、温度センサが不要となる。また、プリチューニングデータを格納するデータＲＯＭのデータ容量を低減させることができ、さらに、使用されるＶＣＯに依存するロック電圧のバラツキも補正することができるため、調整作業を削減することができる。
さらに、図５に示した第３の実施の形態ではデータＲＯＭ２０３を省くことができ、データＲＯＭ２０３にプリチューニングデータをロードする作業も不要となり、部品コストを低減させることができる。
【００２５】
以上、本発明の実施の形態を説明したが、本発明は上記説明に限定されず、例えば、図３に示した“周波数データ毎の代表値”を“ＶＣＯに依存するロック電圧データのバラツキの平均値”にしてもよい。また、本発明は上記説明図で用いたＰＬＬ回路とはその回路素子の組合せや構成が異なるものにも適用できることは明らかである。
【００２６】
【発明の効果】
このように本発明によれば、温度センサが不要であり、かつ製品のバラツキによる調整作業を削減することができる、低コストで量産性に適したＰＬＬ回路を提供することが可能である。
【図面の簡単な説明】
【図１】本発明を適用したＰＤＣの機能ブロック図。
【図２】本発明の第１の実施の形態を説明するＰＬＬ回路図。
【図３】本発明の実施の形態を説明するデータ構成図。
【図４】本発明の第２の実施の形態を説明するＰＬＬ回路図。
【図５】本発明の第３の実施の形態を説明するＰＬＬ回路図。
【図６】本発明の第３の実施の形態を説明するデータ構成図。
【図７】本発明の第３の実施の形態を説明する直線グラフ
【図８】本発明の第３の実施の形態を説明するデータ構成図。
【図９】従来技術を説明するＰＬＬ回路図。
【図１０】従来技術を説明するＰＬＬ回路図。
【図１１】従来のプリチューニングデータの一例を示したデータ構成図。
【符号の説明】
２０１，５０１        ＣＰＵ
２０３                データＲＯＭ
２０５，２０９        Ｄ／Ａコンバータ
２０７                Ａ／Ｄコンバータ
２１３                ＶＣＯ
２１９，４０１        加算器
２２１                ＰＬＬロック検出信号
【図１】
0003571615.tif 000002
【図２】
0003571615.tif 000003
【図３】
0003571615.tif 000004
【図４】
0003571615.tif 000005
【図５】
0003571615.tif 000006
【図６】
0003571615.tif 000007
【図７】
0003571615.tif 000008
【図８】
0003571615.tif 000009
【図９】
0003571615.tif 000010
【図１０】
0003571615.tif 000011
【図１１】
0003571615.tif 000012