(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の活性領域に、該活性領域の中心部から放射状に一定の間隔を有して配列され、かつ、前記活性領域の中心部から外側方向に複数延在するとともに、この複数の中に前記活性領域の中心部から外側方向に分岐して延在する分岐部を有するグルーブと、
前記グルーブが形成された前記半導体基板上にリング状に形成されるゲートと、
前記ゲートの内側に沿って形成される第２導電型の第１不純物領域と、
前記ゲートの外側に沿って形成される第２導電型の第２不純物領域と、
を有することを特徴とするＭＯＳトランジスタ。
【請求項２】
前記グルーブは四角形状、かつ、放射状に配列されるとともに、前記四角形状における角部に分岐部を有することを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記グルーブはＵ字形、Ｖ字形、曲線形状のいずれか一つであることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項４】
前記第１不純物領域はソース領域であり、前記第２不純物領域がドレイン領域であることを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項５】
前記第１不純物領域の内側に第１導電型のバイアス領域をさらに備え、前記第２不純物領域を覆うように形成される低濃度の不純物領域をさらに有することを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項６】
第１導電型の半導体基板の活性領域に、該活性領域の中心部から放射状に一定の間隔を有して配列され、かつ、前記活性領域の中心部から外側方向に複数延在するとともに、この複数の中に前記活性領域の中心部から外側方向に分岐して延在する分岐部を有したグルーブを形成する工程と、
前記グルーブが形成された前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電層を形成した後のパターニングによってリング状のゲートを形成する工程と、
前記半導体基板に不純物を注入して前記ゲートの内側と外側とにソース領域及びドレイン領域を形成する工程とを有し、
前記グルーブを形成する工程は、前記グルーブを形成する前記半導体基板の活性領域にマスクを成形し、このマスクを用いて前記活性領域をエッチング処理し、このエッチング後に前記マスクを除去して前記グルーブを形成することを特徴とするＭＯＳトランジスタの製造方法。
【請求項７】
前記グルーブは、四角形状、かつ、放射状に配列されるとともに、前記四角形状における角部に分岐部が形成されることを特徴とする請求項６に記載のＭＯＳトランジスタの製造方法。
【請求項８】
前記グルーブをＵ字形、Ｖ字形、緩やかな曲線形状のいずれか一つで形成することを特徴とする請求項６に記載のＭＯＳトランジスタの製造方法。
【請求項９】
前記半導体基板は、第２導電型の半導体基板上に第１導電型のエピタキシャル層が形成されることを特徴とする請求項６に記載のＭＯＳトランジスタの製造方法。
【請求項１０】
前記半導体基板は、第２導電型の半導体基板内に第１導電型のウェルが形成されることを特徴とする請求項６に記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、高耐圧（ｈｉｇｈ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が要求される半導体素子に適用するＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
従来、高耐圧及び低抵抗値が要求される半導体装置の一例として、液晶表ディスプレイに使用されるドライバ集積回路（以下、駆動ＩＣと称する）を挙げることが出来る。この駆動ＩＣは、一般的に周辺機器と接続して動作するため、高耐圧、高い動作電圧（ｈｉｇｈ  ｏｐｅｒａｔｉｎｇ  ｖｏｌｔａｇｅ）、大駆動電流（ｈｉｇｈ  ｄｒｉｖｅｒ  ｃｕｒｒｅｎｔ）及び低い動作抵抗値（ｌｏｗ  ｏｎ  ｓｔａｔｅ  ｒｅｓｉｓｔａｎｃｅ）が要求される。このような要求を満足させるために、駆動ＩＣは低濃度ドープによる高抵抗値の拡散層を形成するように設計するのが通例である。しかし、低濃度ドープによる拡散層の濃度が低下するほど内耐圧が高くなるが、電流駆動能力は低下する。また、低濃度の拡散層は動作抵抗値が増加し、これによってチャンネル幅を増加し、かつ、チップの形状を大きくする必要がある。
【０００３】
高耐圧用ＭＯＳトランジスタとして、一般的にＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）が使用される。又は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）が使用され、或いは、ＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造のモス電界効果トランジスタ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ；  ＭＯＳＦＥＴ）が使用される。ＤＭＯＳの場合は高い動作電圧を得るために極めて有利な構造である。しかし、一つの半導体素子が専有する面積が相対的に大きくなる短所がある。さらに、ＤＤＤ又はＬＤＤ構造のトランジスタの場合は、十分な最高動作電圧（ＶＯＰｍａｘ）が得られ難いという欠点がある。
【０００４】
最近、ソースとドレインとの間の電流を増加して動作抵抗値を低減するためにチャンネルの長さを一定に維持した状態でチャンネル幅を増加させる種々の半導体装置及びその製造方法が提案されている。すなわち、基板の表面にグルーブ状の屈曲を形成し、その上部にゲートを形成することによって、チャンネルの長さを増加させている。この提案を図９及び図１０を参照し、かつ、簡略して説明する。これは米国特許第４，３９３，３９１号（発明の名称：”Ｐｏｗｅｒ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  ａ  Ｐｌｕｒａｌｉｔｙ  ｏｆ  Ｌｏｎｇｉｔｕｄｉｎａｌ  Ｇｒｏｏｖｅ  ｔｏ  Ｉｎｃｒｅａｓｅ  Ｃｈａｎｎｅｌ  Ｃｏｎｄｕｃｔｉｎｇ  Ａｒｅａ”）を参照したものである。
【０００５】
図９は、この従来の方法により製造された半導体装置の構成を示す斜視図であり、図１０は図９に示した半導体のＸ−Ｘａ線にかかる構成を示す断面図である。図９及び図１０において、半導体基板１の表面にグルーブ又はトレンチによる凸部４Ａと凹部４Ｂとをそれぞれ形成し、その両端にソース２とドレイン３とを形成している。そして、凸部４Ａ及び凹部４Ｂの上部にはゲート酸化膜５とゲート電極７とがそれぞれ形成されている。
【０００６】
この従来の方法によると、基板の表面に形成された屈曲によってチャンネルの長さＬを、そのままに維持した状態でチャンネル幅Ｗを大きくできるため、動作抵抗値を低減できる。しかし、この従来の方法はソース側のチャンネル幅とドレイン側のチャンネル幅とが類似している場合、また、等しい場合に最適であり、ソース側のチャンネル幅とドレイン側のチャンネル幅とが区分可能な程度の差の場合には不適当である。例えば、リング状のゲート電極が形成されるとともに、その内側にソースが形成され、かつ、ドレインがゲートの外側に形成される場合は、ソース側のチャンネル幅が大きくなった分だけ動作抵抗値が低減し、その通流電流を増加できる効果が得られる。しかし、ソース側のチャンネル幅の増加数は、構造上での限界がある。すなわち、ドレイン側のチャンネル幅の増加に対する制限要素となってしまう。
【０００７】
【発明が解決しようとする課題】
本発明は、このような従来の技術における課題を解決するものであり、前記の従来の制限を克服するために、ドレイン側のチャンネル幅を大きくして、動作抵抗値をより低減し、その通流電流の増加が可能になる新たな構造のＭＯＳトランジスタの提供を目的とする。
また、本発明の他の目的は、前記の新たな構造のＭＯＳトランジスタの最適な製造方法の提供を目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明のＭＯＳトランジスタは、第１導電型の半導体基板の活性領域に該活性領域の中心部から放射状に一定の間隔を有して配列され、かつ、活性領域の中心部から外側方向に複数延在し、この複数の中に活性領域の中心部から外側方向に分岐して延在する分岐部を有するグルーブを備えるとともに、グルーブが形成された半導体基板上にリング状に形成されるゲートと、このゲートの内側に沿って形成される第２導電型の第１不純物領域と、ゲートの外側に沿って形成される第２導電型の第２不純物領域とを有することを特徴とするものである。
【０００９】
また、本発明の他の目的を達成するために、本発明によるＭＯＳトランジスタの製造方法は、第１導電型の半導体基板の活性領域に、該活性領域の中心部から放射状に一定の間隔を有して配列され、かつ、活性領域の中心部から外側方向に複数延在するとともに、この複数の中に活性領域の中心部から外側方向に分岐して延在する分岐部を有したグルーブを形成する工程と、グルーブが形成された半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に導電層を形成した後のパターニングによってリング状のゲートを形成する工程と、半導体基板に不純物を注入してゲートの内側と外側とにソース領域及びドレイン領域を形成する工程とを有し、グルーブを形成する工程は、グルーブを形成する半導体基板の活性領域にマスクを成形し、このマスクを用いて活性領域をエッチング処理し、このエッチング後にマスクを除去してグルーブを形成することを特徴とする。
【００１０】
本発明によると、グルーブが形成された表面上に設けられるリング状のゲート電極を中心として、その内側及び外側にそれぞれソース又はドレインが形成されており、ソース側のチャンネル幅とドレイン側のチャンネル幅とがそれぞれ異なる場合、ゲート電極の外側方向に延在するグルーブを、一定の間隔を有するとともに分岐部を備えるように形成している。したがって、チャンネル幅が相対的に小さい領域であるゲート電極の断面積が拡大される。この結果、動作抵抗値が低減し、その通流電流を増加できるようになる。
【００１１】
【発明の実施の形態】
次に、本発明のＭＯＳトランジスタ及びその製造方法の実施の形態を添付図面を参照して詳細に説明する。
図１は本発明のＭＯＳトランジスタにおける実施形態の構造を示す平面図であり、図２（Ａ）（Ｂ）（Ｃ）は、それぞれ図１におけるＡーＡａ，Ｂ−Ｂａ及びＣ−Ｃａにかかる断面図である。なお、この図１及び図２にあって、コンタクトホール部分は図示していない。図１において、この例は半導体基板を活性領域と非活性領域とに分離するフィールド酸化膜を形成するためのマスクパターンＰ１と、グルーブを形成するためのマスクパターンＰ２とを有している。さらに、ゲート電極をパターニングするためのマスクパターンＰ３と、ボディー領域を限定するためのマスクパターンＰ４とを有している。
【００１２】
さらに、この例はＬＤＤ領域を限定するためのマスクパターンＰ５と、高濃度のソース領域を限定するマスクパターンＰ６と、高濃度のドレイン領域を限定するマスクパターンＰ７とを有している。また、バイアス領域を限定するマスクパターンＰ８と、コンタクトホールを形成するためのマスクパターンＰ９とを有している。
【００１３】
図２（Ａ）から（Ｃ）において、この構造は第１導電型の半導体基板１０と、第２導電型のエピタキシャル層１２と、フィールド酸化膜１４と、ゲート絶縁膜２４とを有している。さらに、ゲート電極２６と、ボーディ領域２８と、ＬＤＤ領域３０とを有している。また、高濃度のソース領域３２と、高濃度のドレイン領域３４と、高濃度のボーディ領域２８のバイアス領域３６とを有している。
【００１４】
図１及び図２において、半導体基板１０上のエピタキシャル層１２の表面にはグルーブが形成されており、このグルーブが形成されたエピタキシャル層１２の上部にリング状のゲート電極２６が形成されている。ゲート電極２６の内側には高濃度のソース領域３２が形成され、また、ゲート電極２６の外側に高濃度のドレイン領域３４が形成され、かつ、高濃度のソース領域３２を覆うようにボーディ領域２８が形成されている。さらに、高濃度のドレイン領域３４を覆うようにＬＤＤ領域３０が形成され、かつ、高濃度のソース領域３２の内側に高濃度（Ｐ＋）のボーディ２８のバイアス領域３６が形成されている。
【００１５】
グルーブは図１及び図２に示すように放射状に配列され、かつ、一定の間隔を有して外側方向に延在する一つの以上の分岐部４０を備えて形成されている。この構造によって、グルーブの上部に形成されるゲート電極２６の内側より外側の面積が更に広く形成される。ゲート電極２６とソース及びドレイン間を棒状の抵抗素子と考えると、この棒状の抵抗素子は、その長さを等間隔の無限に区分けし、各々抵抗値を直列連結した抵抗値の和になる。しかし、本発明を適用すると分岐部４０が形成された部分の抵抗素子の断面積が大きくなって抵抗値が低減し、全体の抵抗値はソース側からドレイン側に近くなる程、低減するようになる。すなわち、直列抵抗値の値が低減し、結果的に動作上での抵抗値が低減して、通流電流が増加できるようになる効果が得られる。
【００１６】
図３は本発明の他の実施例によるＭＯＳトランジスタを示した平面図であり、この図３にあって、図１と同一の部分に対しては同一の符号を付した。
図３において、グルーブが全体的に円形の放射状をもって配列されるように形成し、ゲート電極及びソース領域／ドレイン領域をゲート電極の内外側にリング状に形成する。この例も図１に示すように、マスクパターンＰ１〜Ｐ９を有しており、一定の間隔を有し、かつ、分岐部を備えるようにグルーブが形成される。したがって、この円形の構造でもドレイン側のゲート電極の断面積が増加して、動作抵抗が減少し、その通流電流を増加できるという効果が得られる。
【００１７】
図４，図５，図６，図７及び図８は本発明のＭＯＳトランジスタの製造方法における実施形態を説明するための断面図である。この図４から図７は図１におけるＡ−Ａａ線にかかる構造を示す断面図であり、図８（Ａ）及び（Ｂ）は図１におけるＢ−Ｂａ及びＣ−Ｃａ線にかかる断面図である。なお、この図４〜図８にあって、図２（Ａ）〜（Ｃ）と同一の部分には同一の符号を付した。
図４において、第１導電型の半導体基板１０の上部に第２導電型のエピタキシャル層１２を所定の厚さで成長させて形成し、エピタキシャル層１２の上部に選択的に酸化方法（ＬＯＣＯＳ）のような通常の素子分離方法を適用して活性領域と非活性領域とを分離するフィールド酸化膜１４を形成する。
【００１８】
次いで、フィールド酸化膜１４が形成された結果物上に２４０Å程度の厚さのパッド酸化膜１６と、１０００Å程度の厚さの窒化膜１８とをそれぞれ形成する。パッド酸化膜１６はエピタキシャル層１２にグルーブを形成するためのエッチング工程時の緩衝膜として機能し、また、窒化膜１８はグルーブを形成するためのエッチング工程時グルーブが形成されない領域のエピタキシャル層１２を保護するためのエッチングマスクとして機能する。
【００１９】
図５において、図１のマスクパターンＰ２を用いたフォト工程を実施して窒化膜１８上にフォトレジストパターン２０を形成する。この後、フォトレジストパターン２０をマスクとして用いて窒化膜１８をエッチングし、グルーブが形成される領域のエピタキシャル層１２を露出させる。フォトレジストパターン２０は図１のマスクパターンＰ２のように四角形状、かつ、放射状に配列され、このコーナ部分は図１に示す円内のように外側方向に延在する分岐部４０を備えるように形成される。
【００２０】
図６において、フォトレジストパターン２０及びパターニングされた窒化膜１８をマスクとして用いてパッド酸化膜及びエピタキシャル層１２をエッチングし、このエピタキシャル層１２に、所定の深さを有するグルーブ（又はトレンチ）２２を形成する。このグルーブ２２は四角形状かつ放射状に配列され、そのコーナ部分に分岐部が形成される。そして、グルーブの個数及び幅は、半導体装置に要求される特性に合わせた調整が可能であり、分岐部を形成する間隔又は個数、或いは素子の特性によって適切に調整することが望ましい。
【００２１】
図７において、フォトレジストパターン２０、窒化膜１８及びパッド酸化膜を除去した後に、結果物の上に４００Å程度の熱酸化膜を成長させてゲート絶縁膜２４を形成し、このゲート絶縁膜２４上にゲート電極２６用の導電物質、例えば、不純物をドープしたポリシリコンを３０００Å程度の厚さに蒸着した後にパターニングしてゲート電極２６を形成する。
【００２２】
不純物をドープしたポリシリコン層は、インサイチュ（ｉｎ−ｓｉｔｕ）でドープされたポリシリコンを蒸着する。又は、ドープしないポリシリコンを蒸着した後にＰＯＣＬ３  をドープする。或いは、ヒ素（Ａｓ）を高濃度にイオン注入する方法などの通常の方法によって形成できる。ゲート電極２６はグルーブによる凸凹形状の表面に四角形のリング状に形成される。
【００２３】
図８（Ａ）（Ｂ）において、図１におけるＢ−Ｂａ及びＣ−Ｃａ線にかかる断面図であり、図１のマスクパターンＰ４〜Ｐ８を用いた通常のフォト工程及びイオン注入工程を実施してボーディ領域２８を形成する。さらに、ＬＤＤ領域３０、高濃度（Ｎ＋）のソース領域３２及びドレイン領域３４及び高濃度（＋Ｐ）のボーディ２８のバイアス領域３６を順次形成する。高濃度のソース領域３２がゲート電極２６の内側に形成され、高濃度のドレイン領域３４はゲート電極２６の外側に形成される。そして、ボーディ領域２８は高濃度のソース領域３２を覆うように形成され、ＬＤＤ領域３０は高濃度のドレイン領域３４を覆うように形成される。また、高濃度のソース領域３２の内側には高濃度（Ｐ＋）のボーディ２８バイアス領域３６が形成される。
【００２４】
おな、保護膜の形成工程、配線層の形成工程などの後工程は通常のＭＯＳトランジスタの製造工程と同様に実施されるため、その説明は省略する。
【００２５】
以上、この発明の実施形態を詳細に説明したが、本発明はこの実施形態に限定されず本発明の技術分野に属する通常の知識者（当業者）によって、その技術的な思想内で多様な変形が可能である。例えば、本発明はＤＭＯＳのみならず高耐圧特性が求められる種類のトランジスタ及びバイポーラトランジスタに適用しても良い。この場合も動作抵抗値が低減し、その通流電流を増加できるようになる。
【００２６】
さらに、本発明はゲート電極２６を四角形又は円形のリング状に形成した例をもって説明したが、この他にもゲート電極２６を中心としてソース側及びドレイン側のチャンネル幅が相互に異なるように形成する場合に適用できる。
また、本発明では四角形のグルーブを形成する場合について説明したが、Ｕ字形グルーブ及びＶ字形グルーブを形成しても良く、酸化方法（ＬＯＣＯＳ）を用いておだやかな形状のグルーブを形成することも可能である。
【００２７】
【発明の効果】
以上の説明から明らかなように、本発明のＭＯＳトランジスタ及びその製造方法によれば、グルーブが形成される表面上に設けられたリング状のゲート電極を中心として、その内側及び外側にそれぞれソース又はドレインが形成され、ソース側のチャンネル幅とドレイン側のチャンネル幅が相違している場合、ゲート電極の外側方向に延在するグルーブを一定の間隔を有し、かつ、分岐部を備えるように形成している。この結果、チャンネル幅が相対的に小さい領域であるゲート電極の面積が拡大され、動作抵抗値が低減して、その通流電流を増加できるようになる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタの実施形態における構造を示す平面図。
【図２】図１におけるＡ−Ａａ，Ｂ−Ｂａ及びＣ−Ｃａにかかる構造を示す断面図。
【図３】本発明の他の実施形態におけるＭＯＳトランジスタの構造を示す平面図。
【図４】実施形態にあってＭＯＳトランジスタの製造方法を説明するための断面図。
【図５】実施形態にあってＭＯＳトランジスタの製造方法を説明するための断面図。
【図６】実施形態にあってＭＯＳトランジスタの製造方法を説明するための断面図。
【図７】実施形態にあってＭＯＳトランジスタの製造方法を説明するための断面図。
【図８】実施形態にあってＭＯＳトランジスタの製造方法を説明するための他の断面図。
【図９】従来のトランジスタの構造を示す斜視図。
【図１０】図９に示したトランジスタのＸ−Ｘａ線にかかる構造を示す断面図。
【符号の説明】
１０    第１導電型の半導体基板
１２    第２導電型のエピタキシャル層
１４    フィールド酸化膜
１６  パッド酸化膜
１８  窒化膜
２０  フォトレジストパターン
２４    ゲート絶縁膜
２６    ゲート電極
２８    ボーディ領域
３０    ＬＤＤ領域
３２    高濃度のソース領域
３４    高濃度のドレイン領域
３６    第１導電型のボーディのバイアス領域
４０  分岐部
【図１】
0003592026.tif 000002
【図２】
0003592026.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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