(57)【特許請求の範囲】
【請求項１】
ＳＯＩ構造を有する半導体装置であって、
支持基板と、
前記支持基板上に配置された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に配置された第１導電型の活性層と、
前記活性層上に配置されたフィールド酸化膜と、
前記フィールド酸化膜の一部の上部に選択的に配置された配線の一部から構成されるボンディング・パッドと、
前記活性層内に形成され、前記ボンディング・パッドの下方に配置され、前記ボンディング・パッドの下方から前記配線の経路に沿って延びており、前記第１導電型とは反対導電型の第２導電型を有する半導体領域と、
前記フィールド酸化膜の残余及び前記ボンディング・パッドの一部を被覆して配置され、前記配線の一部を露出させる開孔を有するパッシベーション膜
とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の構造に関する。特に、本発明は、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置のボンディング・パッド構造に関する。
【０００２】
【従来の技術】
図７に、従来技術に係るボンディング・パッド近傍の様子を示す。図７に示すように、支持基板１０と、埋め込み酸化膜１２と、活性（素子形成）層１４とから成るＳＯＩ基板上で、パッシベーション膜２０を開孔してボンディング・パッド２４を形成した場合、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃは２つの容量の直列接続となる。すなわち、図８に示すように、容量Ｃは、フィールド酸化膜１６の容量Ｃ１６と埋め込み酸化膜１２の容量Ｃ１２の直列接続で表わされる。図８によれば、
１／Ｃ＝（１／Ｃ１６）＋（１／Ｃ１２）……（１）
で示される。したがって、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃは、
Ｃ＝（Ｃ１６・Ｃ１２）／（Ｃ１６＋Ｃ１２）……（２）
と求められる。
【０００３】
【発明が解決しようとする課題】
上述したように、ボンディング・パッド２４と支持基板１０との間には、フィールド酸化膜１６の容量Ｃ１６と埋め込み酸化膜１２の容量Ｃ１２が直列接続されており、ボンディング・パッド２４に電気信号を入力する場合、その度にこれらの容量が充放電されることになる。そのため、無駄に電力が消費されていた。
【０００４】
また、ボンディング・パッド２４に金線等のワイヤーをボンディングする場合に、その際にボンディング・パッド２４直下のフィールド酸化膜１６に強い機械的衝撃が与えられ、フィールド酸化膜１６にクラックが生じる場合がある。このクラックは、ボンディング・パッド２４と活性層１４の間を流れる電流経路となり、その結果、隣接するボンディング・パッド２４間に活性層１４を通してリーク電流が流れてしまう問題点があった。さらに、リーク電流の発生により生じる電気信号が埋め込み酸化膜１２の容量Ｃ１２を介して支持基板１０に伝達され、他のボンディング・パッド２４、他の配線１８、半導体素子（図示省略）等に対して電気的干渉を起こす場合がある。この場合、このＳＯＩ基板上に形成された半導体集積回路は誤動作を招くおそれがある。
【０００５】
本発明は、このような課題を解決し、消費電力の低減化を図ることができるボンディング・パッド構造を有する半導体装置を提供することを目的とする。
【０００６】
本発明の他の目的は、リーク電流を防止し、半導体集積回路の誤動作を防止することができるボンディング・パッド構造を有する半導体装置を提供することにある。
【０００７】
本発明のさらに他の目的は、ワイヤーボンディング時の衝撃の効果に対する高い信頼性を有するボンディング・パッド構造を有する半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記問題点を解決するため、本発明の特徴は、ＳＯＩ（シリコン・オン・インシュレータ；Silicon on Insulator）構造を有する半導体装置であって、支持基板と、前記支持基板上に配置された埋め込み絶縁膜と、前記埋め込み絶縁膜上に配置された第１導電型の活性層と、前記活性層上に配置されたフィールド酸化膜と、前記フィールド酸化膜の一部の上部に選択的に配置された配線の一部から構成されるボンディング・パッドと、前記活性層内に形成され、前記ボンディング・パッドの下方に配置され、前記ボンディング・パッドの下方から前記配線の経路に沿って延びており、前記第１導電型とは反対導電型の第２導電型を有する半導体領域と、前記フィールド酸化膜の残余及び前記ボンディング・パッドの一部を被覆して配置され、前記配線の一部を露出させる開孔を有するパッシベーション膜とを備える半導体装置であることを要旨とする。ここで、第１導電型はｎ型であってもｐ型であってもよい。第１導電型をｎ型とすれば、第２導電型はｐ型となり、第１導電型をｐ型とすれば、第２導電型はｎ型となる。ＳＯＩ構造は、ＳＩＭＯＸ法、直接接合法、あるいはエピタキシャル成長法のいずれで形成しても良い。
【００１４】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一の部分には同一の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率の異なる部分が含まれていることはもちろんである。
【００１５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置のボンディング・パッド近傍の断面図である。図１に示すように、本発明の第１の実施の形態に係る半導体装置は、埋め込み絶縁膜（埋め込み酸化膜）１２をＳＯＩ層であるｎ−型活性（素子形成）層１４と支持基板となるｐ−型基板１０で挟んだＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を用いている。支持基板１０はｎ−型基板であっても構わない。そして、ｎ−型活性層１４の表面にはｐ型半導体領域（ｐ型領域）２６が形成されている。ｎ−型活性層１４とｐ型領域２６との界面から空乏層（図示しない）が延びている。空乏層は抵抗率がきわめて高く、一種の絶縁体領域と見なすことができる。本発明の重要部であるこの空乏層容量は、空乏層幅によって変化し、空乏層幅はｎ−型活性層１４、ｐ型領域２６の両領域のキャリア密度によって決定される。ｎ−型活性層１４とｐ型領域２６との間でキャリア密度に大きな差がある場合、低い方のキャリア密度に空乏層幅は依存する。すなわち、ｎ−型活性層１４及びｐ型領域２６のキャリア密度を変化させることで空乏層容量を変化させることができる。
【００１６】
ｎ−型活性層１４上にはＳｉＯ２などのフィールド酸化膜１６が形成され、フィールド酸化膜１６の上部には配線１８が形成されている。配線１８の上部にはパッシベーション膜２０が設けられている。パッシベーション膜２０の開孔２２から露出した配線１８の一部はボンディング・パッド２４を構成している。平面図は省略しているが、ｐ型領域２６は、開孔２２全体の下方に位置するように配置されている。
【００１７】
図２は、図１のボンディング・パッド近傍の等価回路図である。図２に示すように、図１のボンディング・パッド近傍では、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃは、フィールド酸化膜１６の容量Ｃ１６、本発明の重要部である空乏層容量ＣＤ１及び埋め込み酸化膜１２の容量Ｃ１２の直列接続で表わされる。図２によれば、
【数１】
１／Ｃ＝（１／Ｃ１６）＋（１／ＣＤ１）＋（１／Ｃ１２）……（３）
で示される。したがって、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃは、
【数２】
Ｃ＝（Ｃ１６・ＣＤ１・Ｃ１２）／（ＣＤ１・Ｃ１２＋Ｃ１６・Ｃ１２＋Ｃ１６・ＣＤ１）……（４）
と求められる。
【００１８】
ここで、仮にＣ１６＝ＣＤ１＝Ｃ１２＝ｃとすれば、上記（２）式より従来ではｃ／２であったボンディング・パッド２４と支持基板１０の間全体の容量Ｃは、上記（４）式より本発明の第１の実施の形態ではｃ／３となる。すなわち、本実施の形態によれば、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃを大きく減少させることができる。
【００１９】
本発明の第１の実施の形態のボンディング・パッドの上記した効果を確認するための実験データを示す。支持基板１０をキャリア密度１×１０１５ｃｍ−３、膜厚１００μｍ以上のｐ−型半導体基板、埋め込み酸化膜１２の膜厚を１μｍ、活性層１４のキャリア密度を１×１０１５ｃｍ−３、膜厚を１０μｍ、ｐ型領域２６のキャリア密度を１×１０１６ｃｍ−３、深さを５μｍ、フィールド酸化膜１６の膜厚を１μｍ、配線１８をＡｌ配線、とした場合、ｐ型領域２６を設けないときと比べて、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃはほぼ１５％減少するという効果が得られた。
【００２０】
本発明の第１の実施の形態によれば、ボンディング・パッド２４と支持基板１０との間に存在する容量を低減できる。したがって、ボンディング・パッド２４に電気信号を入力する場合に充放電される容量が減るので、消費電力の低減を図ることができる。
【００２１】
また、ワイヤーボンディングの衝撃によってフィールド酸化膜１６にクラックが生じた場合であっても、ｐ型領域２６とｎ−型活性層１４とで構成されるｐｎ接合によって、クラックを通じてｎ−型活性層１４に流れるリーク電流を阻止することができる。さらに、リーク電流の抑制によって他のボンディング・パッド２４等に対する電気的干渉を抑制できる。したがって、半導体集積回路の信頼性を向上することができる。
【００２２】
本発明の第１の実施の形態では、本発明の重要部であるｐ型領域２６は浮遊状態とし、さらに、埋め込み酸化膜１４に到達しないようにその深さを決定しなければならない。他の領域と電気的に接続されていたり、あるいは埋め込み酸化膜１４と接触していた場合には、ｐ型領域２６を通ってリーク電流が流れてしまうからである。ｐ型領域２６は、専用のフォトリソグラフィ工程、イオン注入工程、及び拡散工程によって形成しても良いし、たとえばトランジスタ領域のｐ型ウェル形成工程を利用して形成しても構わない。
【００２３】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態に係る半導体装置のボンディング・パッド近傍の断面図である。ｎ−型活性層１４と支持基板１０とで埋め込み絶縁膜１２を挟んだＳＯＩ構造を用いていること、及びｎ−型活性層１４の表面にはｐ型領域２６が設けられている点は第１の実施の形態と同様である。
【００２４】
しかし、本発明の第２の実施の形態においては、ｐ型領域２６の表面にｎ型半導体領域（ｎ型領域）２８が設けられている点が第１の実施の形態とは異なる。ｐ型領域２６とｎ型領域２８との界面から空乏層（図示しない）が延びている。この空乏層はｎ−型活性層１４とｐ型領域２６との界面から延びる空乏層と同様、空乏層容量を構成する。
【００２５】
図４は、図３のボンディング・パッド近傍の等価回路図である。図４に示すように、図３のボンディング・パッド近傍では、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃは、フィールド酸化膜１６の容量Ｃ１６、本発明の第１の重要部である空乏層容量ＣＤ１、本発明の第２の重要部である空乏層容量ＣＤ２及び埋め込み酸化膜１２の容量Ｃ１２の直列接続で表わされる。図４によれば、
１／Ｃ＝（１／Ｃ１６）＋（１／ＣＤ２）＋（１／ＣＤ１）＋（１／Ｃ１２）……（５）
で示される。したがって、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃは、
【数３】
Ｃ＝（Ｃ１６・ＣＤ２・ＣＤ１・Ｃ１２）／（ＣＤ２・ＣＤ１・Ｃ１２＋Ｃ１６・ＣＤ１・Ｃ１２＋Ｃ１６・ＣＤ２・Ｃ１２＋Ｃ１６・ＣＤ２・ＣＤ１）……（６）
と求められる。
【００２６】
ここで、仮にＣ１６＝ＣＤ２＝ＣＤ１＝Ｃ１２＝ｃとすれば、上記（２）式より従来ではｃ／２であったボンディング・パッド２４と支持基板１０の間全体の容量Ｃは、上記（６）式より本発明の第２の実施の形態ではｃ／４となる。すなわち、本実施の形態によれば、第１の実施の形態よりもさらに、ボンディング・パッド２４と支持基板１０の間全体の容量Ｃを大きく減少させることができる。
【００２７】
本発明の第２の実施の形態では、本発明の重要部であるｎ型領域２８は浮遊状態とし、さらに、埋め込み酸化膜１４に到達しないようにその深さを決定しなければならない。他の領域と電気的に接続されていたり、あるいは埋め込み酸化膜１４と接触していた場合には、ｎ型領域２８を通ってリーク電流が流れてしまうからである。ｎ型領域２８は、専用のフォトリソグラフィ工程、イオン注入工程、及び拡散工程によって形成しても良いし、たとえばトランジスタ領域のチャネルストッパ形成工程を利用して形成しても構わない。このチャネルストッパはフィールド酸化膜下のキャリア密度を高くすることにより、寄生トランジスタの形成を防ぐものである。
【００２８】
本発明の第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００２９】
（その他の実施の形態）
以上、本発明者らによってなされた発明を上記実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３０】
たとえば、図５に示すように、上記の第１及び第２の実施の形態におけるｐ型領域２６をボンディング・パッド２４下の領域を超えて配線１８の下方にも配置すれば、上述したボンディング・パッド２４下の容量の低減と同様、配線１８下の容量低減が図られる。したがって、信号伝播を高速化できる。
【００３１】
また、第１及び第２の実施の形態では、ボンディング・パッド２４にワイヤーボンディングする場合について説明したが、図６に示すように、導電性ボールや導電性バンプ等の種々の導電性接続体を介してプリント基板３２に圧着する場合であっても同様の効果を得ることができる。
【００３２】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００３３】
【発明の効果】
本発明によれば、低消費電力の半導体装置を実現できる。
【００３４】
本発明によれば、高信頼性の半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置のボンディング・パッド近傍の断面図である。
【図２】図１のボンディング・パッド近傍の等価回路図である。
【図３】本発明の第２の実施の形態に係る半導体装置のボンディング・パッド近傍の断面図である。
【図４】図３のボンディング・パッド近傍の等価回路図である。
【図５】本発明の他の実施の形態に係る半導体装置のボンディング・パッド近傍の断面図である。
【図６】本発明に係る半導体装置のボンディング・パッドを導電性バンプを介してプリント基板に圧着した図である。
【図７】従来技術に係るボンディング・パッド近傍の様子を示す図である。
【図８】図７のボンディング・パッド近傍の等価回路図である。
【符号の説明】
１０  支持基板
１２  埋め込み酸化膜
１４  活性（素子形成）層
１６  フィールド酸化膜
１８  配線
２０  パッシベーション膜
２２  開孔
２４  ボンディング・パッド
２６  ｐ型領域
２８  ｎ型領域
３０  導電性接続体
３２  プリント基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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