【手続補正書】
【提出日】平成29年1月20日(2017.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルアップ論理であり、
前記データ入力を受け取るための第１のスイッチとスキャンイネーブル入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記スキャン入力を受け取るための第３のスイッチを含む第２のプルアップ経路と、
前記スキャンイネーブル入力を受け取るための第４のスイッチと前記スキャン入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記データ入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、前記第１の信号に応答して第２のノードで第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおける前記プルアップ論理とプルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
を含み、
前記スキャン出力バッファが、
ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタとを有するインバータであって、前記インバータの出力が前記スキャン出力端子に結合される、前記インバータと、
前記電源に結合されるソースと、前記ＰＭＯＳトランジスタのソースに結合されるドレインと、反転スキャンイネーブル入力に結合されるゲートとを有する第１のＭＯＳトランジスタと、
ソースが前記基準源に結合され、ドレインが前記スキャン出力端子に結合され、ゲートが前記反転スキャンイネーブル入力に結合される第２のＭＯＳトランジスタであって、前記機能モードにおいて前記反転スキャンイネーブル入力に応答して前記スキャン出力端子をプルダウンするように構成される、前記第２のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項２】
請求項１に記載のスキャン可能なストレージ要素であって、
前記第１のスイッチと前記第２のスイッチと前記第３のスイッチと前記第４のスイッチと前記第５のスイッチと前記第６のスイッチとの各々が、金属酸化物半導体（ＭＯＳ）トランジスタである、スキャン可能なストレージ要素。
【請求項３】
請求項１に記載のスキャン可能なストレージ要素であって、
前記第２のノードに結合されるデータ出力バッファであって、データ出力端子で前記第２の信号に応答してデータ出力を提供するように構成される、前記データ出力バッファを更に含む、スキャン可能なストレージ要素。
【請求項４】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルアップ論理であり、
前記データ入力を受け取るための第１のスイッチとスキャンイネーブル入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記スキャン入力を受け取るための第３のスイッチを含む第２のプルアップ経路と、
前記スキャンイネーブル入力を受け取るための第４のスイッチと前記スキャン入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記データ入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、前記第１の信号に応答して第２のノードで第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおける前記プルアップ論理とプルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
を含み、
前記スキャン出力バッファが、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するインバータであって、前記インバータの出力が前記スキャン出力端子に結合される、前記インバータと、
前記基準源に結合されるソースと、前記ＮＭＯＳトランジスタのソースに結合されるドレインと、前記スキャンイネーブル入力に結合されるゲートとを有する第３のＭＯＳトランジスタと、
ソースが前記電源に結合され、ドレインが前記スキャン出力端子に結合され、ゲートが前記スキャンイネーブル入力に結合される第４のＭＯＳトランジスタであって、前記機能モードにおいて前記反転スキャンイネーブル入力に応答して前記スキャン出力端子をプルアップするように構成される、前記第４のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項５】
請求項４に記載のスキャン可能なストレージ要素であって、
前記第１のスイッチと前記第２のスイッチと前記第３のスイッチと前記第４のスイッチと前記第５のスイッチと前記第６のスイッチとの各々が、金属酸化物半導体（ＭＯＳ）トランジスタである、スキャン可能なストレージ要素。
【請求項６】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルアップ論理であり、
前記データ入力を受け取るための第１のスイッチとスキャンイネーブル入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記スキャン入力を受け取るための第３のスイッチを含む第２のプルアップ経路と、
前記スキャンイネーブル入力を受け取るための第４のスイッチと前記スキャン入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記データ入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、前記第１の信号に応答して第２のノードで第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおける前記プルアップ論理とプルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
を含み、
前記スキャン出力バッファが、
第５のＭＯＳトランジスタと第６のＭＯＳトランジスタとを有するトランスミッションゲートであって、前記第５のＭＯＳトランジスタのソースとドレインとが、それぞれ、前記第６のＭＯＳトランジスタのソースとドレインとに結合され、前記第５及び第６のＭＯＳトランジスタのドレインが前記第２のノードに結合され、前記第５及び第６のＭＯＳトランジスタのソースが前記スキャン出力端子に結合され、前記第５及び第６のＭＯＳトランジスタのゲートが、それぞれ、反転スキャンイネーブル入力と前記スキャンイネーブル入力とに結合される、前記トランスミッションゲートと、
前記スキャン出力端子に結合され、前記機能モードにおいて前記反転スキャンイネーブル入力に応答して前記スキャン出力端子をプルダウンするように構成される第７のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項７】
請求項６に記載のスキャン可能なストレージ要素であって、
前記第１のスイッチと前記第２のスイッチと前記第３のスイッチと前記第４のスイッチと前記第５のスイッチと前記第６のスイッチとの各々が、金属酸化物半導体（ＭＯＳ）トランジスタである、スキャン可能なストレージ要素。
【請求項８】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルアップ論理であり、
前記データ入力を受け取るための第１のスイッチとスキャンイネーブル入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記スキャン入力を受け取るための第３のスイッチを含む第２のプルアップ経路と、
前記スキャンイネーブル入力を受け取るための第４のスイッチと前記スキャン入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記データ入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、前記第１の信号に応答して第２のノードで第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおける前記プルアップ論理とプルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
前記第２のノードに結合されるデータ出力バッファであって、データ出力端子で前記第２の信号に応答してデータ出力を提供するように構成される、前記データ出力バッファと、
を含み、
前記データ出力バッファが、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するインバータであって、前記インバータの出力が前記データ出力端子に結合される、前記インバータと、
ドレインが前記ＮＭＯＳトランジスタのソースに結合され、ソースが前記基準源に結合され、ゲートが反転スキャンイネーブル入力に結合される第８のＭＯＳトランジスタと、
前記電源に結合されるソースと、前記データ出力端子に結合されるドレインと、前記反転スキャンイネーブル入力に結合されるゲートとを有する第９のＭＯＳトランジスタであって、シフトモードにおいて前記データ出力端子をプルアップするように構成される、前記第９のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項９】
請求項８に記載のスキャン可能なストレージ要素であって、
前記第１のスイッチと前記第２のスイッチと前記第３のスイッチと前記第４のスイッチと前記第５のスイッチと前記第６のスイッチとの各々が、金属酸化物半導体（ＭＯＳ）トランジスタである、スキャン可能なストレージ要素。
【請求項１０】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルアップ論理であり、
前記データ入力を受け取るための第１のスイッチとスキャンイネーブル入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記スキャン入力を受け取るための第３のスイッチを含む第２のプルアップ経路と、
前記スキャンイネーブル入力を受け取るための第４のスイッチと前記スキャン入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記データ入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、前記第１の信号に応答して第２のノードで第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおける前記プルアップ論理とプルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
前記第２のノードに結合されるデータ出力バッファであって、データ出力端子で前記第２の信号に応答してデータ出力を提供するように構成される、前記データ出力バッファと、
を含み、
前記データ出力バッファが、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するインバータであって、前記インバータの出力が前記データ出力端子に結合される、前記インバータと、
ソースが前記電源に結合され、ドレインが前記ＰＭＯＳトランジスタのソースに結合され、ゲートが前記スキャンイネーブル入力に結合される第１６のＭＯＳトランジスタと、
前記データ出力端子に結合されるドレインと、前記基準源に結合されるソースと、前記スキャンイネーブル入力に結合されるゲートとを有する、前記第１７のＭＯＳトランジスタであって、シフトモードにおいて前記データ出力端子をプルアップするように構成される、前記第１７のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項１１】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルダウン論理であり、
前記スキャン入力を受け取るための第１のスイッチと前記データ入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記第１のスイッチと反転スキャンイネーブル入力を受け取るための第３のスイッチとを含む第２のプルアップ経路と、
前記反転スキャンイネーブル入力を受け取るための第４のスイッチと前記データ入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記スキャン入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、第２のノードで前記第１の信号に応答して第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおけるプルアップ論理と前記プルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
を含み、
前記スキャン出力バッファが、
ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタとを有するインバータであって、前記インバータの出力が前記スキャン出力端子に結合される、前記インバータと、
前記電源に結合されるソースと、前記ＰＭＯＳトランジスタのソースに結合されるドレインと、反転スキャンイネーブル入力に結合されるゲートとを有する第１のＭＯＳトランジスタと、
ソースが前記基準源に結合され、ドレインが前記スキャン出力端子に結合され、ゲートが前記反転スキャンイネーブル入力に結合される第２のＭＯＳトランジスタであって、前記機能モードにおいて前記反転スキャンイネーブル入力に応答して前記スキャン出力端子をプルダウンするように構成される、前記第２のＭＯＳトランジスタと、
を含む、  スキャン可能なストレージ要素。
【請求項１２】
請求項１１に記載のスキャン可能なストレージ要素であって、
前記第１のスイッチと前記第２のスイッチと前記第３のスイッチと前記第４のスイッチと前記第５のスイッチと前記第６のスイッチとの各々が、金属酸化物半導体（ＭＯＳ）トランジスタである、スキャン可能なストレージ要素。
【請求項１３】
請求項１１に記載のスキャン可能なストレージ要素であって、
前記第２のノードに結合されるデータ出力バッファであって、データ出力端子で前記第２の信号に応答してデータ出力を提供するように構成される、前記データ出力バッファを更に含む、スキャン可能なストレージ要素。
【請求項１４】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルダウン論理であり、
前記スキャン入力を受け取るための第１のスイッチと前記データ入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記第１のスイッチと反転スキャンイネーブル入力を受け取るための第３のスイッチとを含む第２のプルアップ経路と、
前記反転スキャンイネーブル入力を受け取るための第４のスイッチと前記データ入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記スキャン入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、第２のノードで前記第１の信号に応答して第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおけるプルアップ論理と前記プルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
を含み、
前記スキャン出力バッファが、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するインバータであって、前記インバータの出力が前記スキャン出力端子に結合される、前記インバータと、
前記基準源に結合されるソースと、前記ＮＭＯＳトランジスタのソースに結合されるドレインと、前記スキャンイネーブル入力に結合されるゲートとを有する第３のＭＯＳトランジスタと、
ソースが前記電源に結合され、ドレインが前記スキャン出力端子に結合され、ゲートが前記スキャンイネーブル入力に結合される第４のＭＯＳトランジスタであって、前記機能モードにおいて前記反転スキャンイネーブル入力に応答して前記スキャン出力端子をプルアップするように構成される、前記第４のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項１５】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルダウン論理であり、
前記スキャン入力を受け取るための第１のスイッチと前記データ入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記第１のスイッチと反転スキャンイネーブル入力を受け取るための第３のスイッチとを含む第２のプルアップ経路と、
前記反転スキャンイネーブル入力を受け取るための第４のスイッチと前記データ入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記スキャン入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、第２のノードで前記第１の信号に応答して第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおけるプルアップ論理と前記プルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
を含み、
前記スキャン出力バッファが、
第５のＭＯＳトランジスタと第６のＭＯＳトランジスタとを有するトランスミッションゲートであって、前記第５のＭＯＳトランジスタのソースとドレインとが、それぞれ、前記第６のＭＯＳトランジスタのソースとドレインとに結合され、前記第５及び第６のＭＯＳトランジスタのドレインが前記第２のノードに結合され、前記第５及び第６のＭＯＳトランジスタのソースが前記スキャン出力端子に結合され、前記第５及び第６のＭＯＳトランジスタのゲートが、それぞれ、反転スキャンイネーブル入力と前記スキャンイネーブル入力とに結合される、前記トランスミッションゲートと、
前記スキャン出力端子に結合され、前記機能モードにおいて前記反転スキャンイネーブル入力に応答して前記スキャン出力端子をプルダウンするように構成される第７のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項１６】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルダウン論理であり、
前記スキャン入力を受け取るための第１のスイッチと前記データ入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記第１のスイッチと反転スキャンイネーブル入力を受け取るための第３のスイッチとを含む第２のプルアップ経路と、
前記反転スキャンイネーブル入力を受け取るための第４のスイッチと前記データ入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記スキャン入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、第２のノードで前記第１の信号に応答して第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおけるプルアップ論理と前記プルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
前記第２のノードに結合されるデータ出力バッファであって、データ出力端子で前記第２の信号に応答してデータ出力を提供するように構成される、前記データ出力バッファと、
を含み、
前記データ出力バッファが、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するインバータであって、前記インバータの出力が前記データ出力端子に結合される、前記インバータと、
ドレインが前記ＮＭＯＳトランジスタのソースに結合され、ソースが前記基準源に結合され、ゲートが反転スキャンイネーブル入力に結合される第８のＭＯＳトランジスタと、
前記電源に結合されるソースと、前記データ出力端子に結合されるドレインと、及び前記反転スキャンイネーブル入力に結合されるゲートとを有する第９のＭＯＳトランジスタであって、シフトモードにおいて前記データ出力端子をプルアップするように構成される、前記第９のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項１７】
集積回路（ＩＣ）において用いるためのスキャン可能なストレージ要素であって、
データ入力とスキャン入力との一方に応答して第１のノードで第１の信号を提供するように構成される入力回路であって、前記スキャン入力が機能モードにおけるプルダウン論理であり、
前記スキャン入力を受け取るための第１のスイッチと前記データ入力を受け取るための第２のスイッチとを含む第１のプルアップ経路と、
前記第１のスイッチと反転スキャンイネーブル入力を受け取るための第３のスイッチとを含む第２のプルアップ経路と、
前記反転スキャンイネーブル入力を受け取るための第４のスイッチと前記データ入力を受け取るための第５のスイッチとを含む第１のプルダウン経路と、
前記スキャン入力を受け取るための第６のスイッチを含む第２のプルダウン経路と、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、前記入力回路と、
前記第１のノードと結合されるシフト回路であって、１つ又は複数の逐次構成要素を含み、第２のノードで前記第１の信号に応答して第２の信号を提供するように構成される、前記シフト回路と、
前記第２の信号を受け取るように前記第２のノードに結合されるスキャン出力バッファであって、前記第２の信号に応答してスキャン出力端子でスキャン出力を提供するように構成され、前記スキャン出力が前記機能モードにおけるプルアップ論理と前記プルダウン論理との一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力バッファと、
前記第２のノードに結合されるデータ出力バッファであって、データ出力端子で前記第２の信号に応答してデータ出力を提供するように構成される、前記データ出力バッファと、
を含み、
前記データ出力バッファが、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するインバータであって、前記インバータの出力が前記データ出力端子に結合される、前記インバータと、
ソースが前記電源に結合され、ドレインが前記ＰＭＯＳトランジスタのソースに結合され、ゲートが前記スキャンイネーブル入力に結合される第１６のＭＯＳトランジスタと、
前記データ出力端子に結合されるドレインと、前記基準源に結合されるソースと、前記スキャンイネーブル入力に結合されるゲートとを有する第１７のＭＯＳトランジスタであって、シフトモードにおいて前記データ出力端子をプルダウンするように構成される、前記第１７のＭＯＳトランジスタと、
を含む、スキャン可能なストレージ要素。
【請求項１８】
集積回路（ＩＣ）のスキャンチェーンにおけるスキャン可能なストレージ要素を動作させるための方法であって、
データ入力とスキャン入力との一方に応答して前記スキャン可能なストレージ要素の第１のノードで第１の信号を生成することであって、前記スキャン入力が機能モードにおけるプルアップとプルダウン論理との一方である、前記第１の信号を生成することと、
前記スキャン可能なストレージ要素の第２のノードで前記第１の信号に応答して１つ又は複数の逐次要素によって第２の信号を生成することと、
前記第２の信号に応答して前記スキャン可能なストレージ要素のスキャン出力端子でスキャン出力を生成することであって、前記スキャン出力が前記機能モードにおけるプルアップ論理及びプルダウン論理の一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力を生成することと、
を含み、
前記第１の信号を生成することが、
前記データ入力を受け取るための第１のスイッチとスキャンイネーブル入力を受け取るための第２のスイッチとを含む第１のプルアップ経路を提供することと、
前記スキャン入力を受け取るための第３のスイッチを含む第２のプルアップ経路を提供することと、
前記スキャンイネーブル入力を受け取るための第４のスイッチと前記スキャン入力を受け取るための第５のスイッチとを含む第１のプルダウン経路を提供することと、
前記データ入力を受け取るための第６のスイッチを含む第２のプルダウン経路を提供することと、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合され、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、方法。
【請求項１９】
集積回路（ＩＣ）のスキャンチェーンにおけるスキャン可能なストレージ要素を動作させるための方法であって、
データ入力とスキャン入力との一方に応答して前記スキャン可能なストレージ要素の第１のノードで第１の信号を生成することであって、前記スキャン入力が機能モードにおけるプルアップとプルダウン論理との一方である、前記第１の信号を生成することと、
前記スキャン可能なストレージ要素の第２のノードで前記第１の信号に応答して１つ又は複数の逐次要素によって第２の信号を生成することと、
前記第２の信号に応答して前記スキャン可能なストレージ要素のスキャン出力端子でスキャン出力を生成することであって、前記スキャン出力が前記機能モードにおけるプルアップ論理及びプルダウン論理の一方であり、前記スキャン出力がシフトモードにおける前記スキャン入力に対応する、前記スキャン出力を生成することと、
を含み、
前記第１の信号を生成することが、
前記スキャン入力を受け取るための第１のスイッチと前記データ入力を受け取るための第２のスイッチとを含む第１のプルアップ経路を提供することと、
前記第１のスイッチと反転スキャンイネーブル入力を受け取るための第３のスイッチとを含む第２のプルアップ経路を提供することと、
前記反転スキャンイネーブル入力を受け取るための第４のスイッチと前記データ入力を受け取るための第５のスイッチとを含む第１のプルダウン経路を提供することと、
前記スキャン入力を受け取るための第６のスイッチを含む第２のプルダウン経路を提供することと、
を含み、
前記第１のプルアップ経路と前記第２のプルアップ経路とが電源と前記第１のノードとの間で結合される、前記第１のプルダウン経路と前記第２のプルダウン経路とが前記第１のノードと基準源との間で結合される、方法。
【請求項２０】
請求項１８に記載の方法であって、
前記スキャン可能なストレージ要素のデータ出力端子で前記第２の信号に応答してデータ出力を生成することを更に含む、方法。