(57)【特許請求の範囲】
【請求項１】
静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスであって、
電気的に絶縁されたゲートがその上に形成され、かつその内部に活性構造が形成されている、基板と、
前記活性構造上で直接接触し、かつ終端する第一の端部と前記導電性相互接続構造に接触して電気的に前記導電性相互接続構造を前記活性構造へ接続する、第二の端部とを有する、局部的導電層と、
前記活性構造、前記ゲート及び前記局部的導電層の上に位置し、かつその中に開口を有する、誘電体層と、
前記開口内に位置する、導電性相互接続構造と、
前記開口内で、前記誘電体層と前記導電性相互接続構造の間に、少なくとも一部が位置する相互接続層であって、前記相互接続層の一部が前記局部的導電層と前記ゲートを接続して、前記局部的導電層を前記ゲートに電気的に接続している、相互接続層と、を有するＳＲＡＭデバイス。
【請求項２】
請求項１に記載のＳＲＡＭデバイスにおいて、
前記局部的導電層が、導電性金属であるＳＲＡＭデバイス。
【請求項３】
請求項１に記載のＳＲＡＭデバイスにおいて、
前記局部的導電層が、チタン層と、その上に接触して形成された窒化チタンの層とから成るものであるＳＲＡＭデバイス。
【請求項４】
請求項３に記載のＳＲＡＭにおいて、
前記チタン層の厚さが約２０ｎｍであるＳＲＡＭデバイス。
【請求項５】
請求項３に記載のＳＲＡＭデバイスにおいて、
前記窒化チタン層の厚さが、約６０ｎｍから約８０ｎｍまでの範囲にあるＳＲＡＭデバイス。
【請求項６】
請求項１に記載のＳＲＡＭデバイスにおいて、
前記局部的導電層が、シリコン基板上で終端しているＳＲＡＭデバイス。
【請求項７】
請求項１に記載のＳＲＡＭデバイスにおいて、さらに
前記導電層の上に接触して形成された酸化物層を含むＳＲＡＭデバイス。
【請求項８】
請求項１に記載のＳＲＡＭデバイスにおいて、
前記ＳＲＡＭデバイスが、相補的金属酸化物半導体の一部を含むＳＲＡＭデバイス。
【請求項９】
請求項１に記載のＳＲＡＭデバイスにおいて、
前記ＳＲＡＭデバイスが、Ｎチャンネル金属酸化物半導体の部分を含むＳＲＡＭデバイス。
【請求項１０】
静的ランダムアクセスメモリ（ＳＲＡＭ）を製造する方法であって、
基板上に、この基板から電気的に絶縁されたゲートを形成するステップと、
前記基板内に活性構造を形成するステップと、前記活性構造と直接接触し、かつ前記活性構造上で終端する第一の端部と、
相互接続層と接触する第二の端部とを有し、電気的に導電性相互接続構造と前記活性構造を接続する、局部的導電層を形成するステップと、
前記活性構造、前記ゲート及び前記局部的導電層の上に、その中に開口を有する誘電体層を形成するステップと、
前記開口内で、前記誘電体層と前記導電性相互接続構造の間に少なくとも一部が位置する前記相互接続層を形成するステップであって、前記相互接続層の一部が前記局部的導電層と前記ゲートに接触し、電気的に前記局部的導電層を前記ゲートに接続しているステップと、
を有する製造方法。
【請求項１１】
請求項１０に記載の方法において、
前記局部的導電層を形成するステップが、導電性金属から前記局部的導電層を形成するステップを含む方法。
【請求項１２】
請求項１０に記載の方法において、
前記局部的導電層を形成するステップが、チタン層と、そのチタン層の上に接触する窒化チタン層とを形成するステップを含む方法。
【請求項１３】
請求項１２に記載の方法において、
前記チタン層を形成するステップが、前記チタン層を約２０ｎｍの厚みに形成するステップを含む方法。
【請求項１４】
請求項１２に記載の方法において、
前記窒化チタン層を形成するステップが、前記窒化チタン層を約６０ｎｍないし約８０ｎｍの範囲の厚みに形成するステップを含む方法。
【請求項１５】
請求項１２に記載の方法において、
前記局部的導電層を形成するステップが、前記ゲートの一部分のみの上に前記局部的導電層を形成するステップを含む方法。
【請求項１６】
請求項１２に記載の方法において、さらに
前記局部的導電層の上に酸化物層を、これを局部的導電層に接触させるように形成するステップを含む方法。
【請求項１７】
請求項１０に記載の方法において、
前記ＳＲＡＭデバイスが、相補的金属酸化物半導体の一部分を形成するようになっている方法。
【請求項１８】
請求項１０に記載の方法において、
前記ＳＲＡＭデバイスが、Ｎチャンネル金属酸化物半導体の一部分を形成するものである方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関し、特に局部的導電層を具備するＳＲＡＭを有する半導体デバイスとその製造方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭは公知であり、例えばＣＭＯＳのような半導体デバイスで広く用いられている。このＳＲＡＭは、記憶されたデータを保持するために、周期的なリフレッシュ信号を必要としない。ＳＲＡＭ内のビット状態は、フリップフッロプとして知られる回路を形成する一対の交差結合インバータ内に記憶されている。フリップフロップ回路の２個の出力の各々の電圧は、２つの取り得る電圧レベルの一方においてのみ安定である。理由は、回路の動作により一方の出力を高電位に他方を低電位に維持するからである。
【０００３】
セルのメモリ論理状態は、２つのインバータの出力のいずれかが高いかによって決定される。このフリップフロップ回路は、この回路がパワーを受け続ける限り所定の状態を維持するが、十分な振幅と持続時間を有するトリガ電圧を適宜入力にかけることにより、状態の変化（即ち、フリップする）を引き起こすようにされている。
【０００４】
一旦、フリップフロップ回路が新たな定状状態に設定されると、このトリガ電圧は除去される。ＳＲＡＭセルは、ＮＭＯＳ，ＣＭＯＳ，バイポーラ即ちＢＩＣＭＯＳ内で実現されている。この種の技術に関する詳細は、Ｓ．  Ｗｏｌｆ  著の  Ｓｉｌｉｃｏｎ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ｔｈｅ  ＶＬＳＩ  Ｅｒａ，  Ｖｏｌｓ．  Ｉ，  ＩＩ，  ａｎｄ  ＩＩＩ，  （出版社  Ｌａｔｉｃｅ  Ｐｒｅｓｓ  ）に記載されている。
【０００５】
ＳＲＡＭセルの主要な欠点は、このＳＲＡＭセルは少なくとも６個の素子からなり、これはＤＲＡＭがわずか２個の素子からなるのと対照的である。このため同一のデザインルールが用いられた場合には、ＳＲＡＭチップは、同一の面積内にＤＲＡＭチップほど多くのセルを組み込むことができない。ＳＲＡＭの大きさの１つの理由は、基板内のシリコンおよびゲートに接続するために、個々の開口即ち相互接続構造を用いている点である。デザインルールにより、この相互接続構造は、相互接続構造をシリコン上に形成する際に、ゲートから所定距離離して、ゲートとの短絡を阻止しなければならない。同一のデザインルールではＳＲＡＭセルの全体の大きさは、必要以上に大きくなってしまう。
【０００６】
一方、ＳＲＡＭは最速の半導体メモリである。そのスピードは、フリップフロップの自己復帰特性およびメモリチップの静的周辺回路から得られるものである。バイポーラＳＲＡＭは、あらゆる素子の中で最速のものであり、ＭＯＳＳＲＡＭはＭＯＳメモリの中でも最速のものである。
【０００７】
そのスピードゆえに、ＳＲＡＭは、通常ＤＲＡＭセルの使用が特に望ましいようなデバイスにも使用されている。しかし、このようなデバイスの全体サイズを低減するのが好ましい。従来、ＳＲＡＭは小型のデバイスのニーズが高速デバイスのニーズを上回るゆえに頻繁に使用されることはなかった。
【０００８】
【発明が解決しようとする課題】
したがって本発明の目的は、より小型のＳＲＡＭセルおよびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明のＳＲＡＭデバイスは、請求項１に記載した特徴を有する。本発明の一実施例においては、ＳＲＡＭデバイスはＣＭＯＳまたはＮＭＯＳの部品である。しかし、本発明は様々な種類のＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）デバイスあるいはこれらの半導体デバイスを採用する装置にも使用されている。
【００１０】
本発明は一実施例によれば、本発明のＳＲＡＭデバイスは、従来技術で必要とされた複数の相互接続構造を用いることなく、ゲートがＳＲＡＭデバイスの他の部分に電気的に接続されるような電気的パスを提供するような局部的導電性相互接続構造を具備する。本発明はこのような特色を有するために、本発明のＳＲＡＭデバイスの全体のセルサイズは大幅に減少し、その結果小さなセルサイズが必要とされるようなアプリケーションで用いることができる。
【００１１】
本発明の他の実施例によれば、本発明のデバイスは請求項２に記載した特徴を有する。さらに本発明は請求項３に記載した特徴を有する。当然のことながら他の導電性材料をチタンあるいは窒化チタンの代わりに用いて本発明のデバイスを形成することもできる。導電層がチタンあるいは窒化チタンから形成される場合には、その厚さは請求項４または５に記載された特徴を有する。
【００１２】
本発明の他の実施例によれば、本発明のデバイスは請求項６に記載した特徴を有する。即ちシリコン製基板と接触する領域上で、局部的導電層は終わる。本発明のさらに好ましい実施例においては、この局部的導電層は、ｐチャネルトランジスタの上で終わる。
【００１３】
さらにまた本発明の別の実施例によれば、本発明のＳＲＡＭデバイスは、請求項７に記載した特徴を有する。酸化層がパターン化され、エッチングされ、この酸化層は、局部的導電層と共通の端部を有するようになる。本発明の他の実施例によれば、本発明のデバイスは請求項９に記載した特徴を有する。
【００１４】
【発明の実施の形態】
図１には、本発明の方法により製造されたＳＲＡＭデバイス１０の断面図が示されている。このＳＲＡＭデバイス１０は、例えばＣＭＯＳ，ＮＭＯＳのような半導体デバイスに組み込まれている。ＳＲＡＭデバイス１０は、基板１４の上に形成されたゲート１２を有している。この基板１４は、ｐ型，ｎ型あるいは他の種類のドープした基板である。基板１４はさらに従来の手法により形成されたフィールド酸化物領域１６を有する。
【００１５】
ゲート１２の一部は、複数あるフィールド酸化物領域１６の１つの上に形成されるが、ゲート１２の残りの部分１２ａは、図１の右側に示されるよう基板１４の上にも形成されている。基板１４の上に形成されるゲートの残りの部分１２ａは、薄膜ｏｘと称する薄膜酸化物領域（図示せず）の上に形成される。ゲート１２は、フィールド酸化物領域１６または薄膜酸化物のいずれかにより基板１４から絶縁されている。
【００１６】
例えば酸化物層のようなハードマスク層１８が、ゲート１２，１２ａの上に形成される。一実施例においては、ゲート１２，１２ａは、導電性材料（例えばドープした多結晶シリコン）からなる。ゲート１２は、従来のＭＯＳデバイスのように導電性を向上させるために濃度が高くドーピングされ、拡散イオン注入あるいはインシチュ（ｉｎ−ｓｉｔｕ）  のドーピングのいずれかにより、ｎ型ドープあるいはｐ型ドープされている。
【００１７】
さらにまた、酸化物スペーサ２０が従来と同様にゲート１２のいずれかの側に形成される。ゲート１２は、以下に述べるように、電気的構造物２２，２４の両方あるいはそのいずれか一方に電気的に接続されている。電気的構造物２２，２４は、様々な種類の電気的構造物であり、通常ＳＲＡＭデバイスに見いだされるようなプルアップ領域，プルダウン領域，ソース領域，ドレイン領域，ダイオードまたは抵抗等である。
【００１８】
しかし、この実施例においては、電気的構造物２２はプルアップトランジスタであり、電気的構造物２４はプルダウントランジスタである。図１は、ゲート１２が電気的構造物２２，２４の両方に接触した状態を示しているが、ゲート１２は必要な場合には一方にのみ接触するようにしてもよい。例えば、図１の電気的構造物２２，２４はそれぞれプルアップ領域およびプルダウン領域であるが、電気的構造物がダイオードまたは抵抗である場合には、このようなダイオードまたは抵抗の一方のみが局部的導電層２６により接触してもよい。
【００１９】
本発明にとって特徴的なことは、ＳＲＡＭデバイス１０はさらに少なくとも基板１４の一部の上に形成された局部的導電層２６を有する。局部的導電層２６は、設計上の必要性に応じて基板１４に沿って延びる。一実施例においては、導電性相互接続構造２８は局部的導電層２６に接触し、そしてこの局部的導電層２６が図１Ａに示すように他の基板領域に接触している。しかし、他の実施例においては、局部的導電層２６は導電性相互接続構造２８に接触し、この導電性相互接続構造２８は、ゲート１２を電気的構造物２２，２４の少なくとも一方に局部的導電層２６を介して電気的に接触させている（図１）。
【００２０】
導電性相互接続構造２８は、後続の金属製レベル３０の一部を形成する。かくして本発明は、一実施例においては、局部的導電層２６を提供し、この局部的導電層２６は従来のデバイスに見いだされるような複数の相互接続構造体を必要とすることなく、ＳＲＡＭデバイス１０内にゲート１２を電気的構造物に導通させる単一の電気的パスを提供する。本発明はこのような特徴を選択的に与えるために、ＳＲＡＭデバイス１０の全体のセルサイズが減少し、小さなセルサイズを必要とするようなアプリケーションに用いることができる。
【００２１】
一実施例においては、単一導電性パスは、ゲート１２と局部的導電層２６の上に形成された基板誘電体層３４に形成された開口３２を有する導電性相互接続構造２８である。この実施例においては、開口３２は局部的導電層２６の一部とゲート１２に接触する例えばチタン製の相互接続導電層３６を有する。さらに本発明の他の特徴は、開口３２は局部的導電層２６に接触し、この局部的導電層２６が電気的構造物２２，２４に接触している（図１Ａ）。導電性相互接続構造２８は、局部的導電層２６上のどの場所にでも、例えばフィールド酸化物領域１６とゲート１２を超えたような領域に形成してもよい。他の電気的導電性パス構造を上記の接続構造の代わりに使用することもできる。
【００２２】
局部的導電層２６は従来の堆積プロセス（例、スパッタリング）により、例えばアルミ，銅，銀，チタンあるいは金，プラチナ，パラジウム等の貴金属のような導電性金属および電荷保持機能を有する金属から形成することができる。しかし、一実施例においては、局部的導電層２６はチタン製（Ｔｉ）の層２６ａと、その上に形成された窒化チタン（ＴｉＮ）製の２６ｂからなる積層構造体である。局部的導電層２６の厚さは、２０ｎｍから８０ｎｍであり、チタン製層２６ａの厚さは２０ｎｍで、窒化チタン製層２６ｂの厚さは６０ｎｍから８０ｎｍである。一実施例においては、局部的導電層２６は基板１４の一部を超えてフィールド酸化物領域１６の上にまで延びている。
【００２３】
以上の説明は、本発明の一般的な説明であり、次に図２〜５を参照しながら本発明のＳＲＡＭの製造方法について述べる。
【００２４】
図２には本発明のＳＲＡＭが用いられるＳＲＡＭデバイス１０の一部の断面図を示す。基板１４は、フィールド酸化物領域１６と電気的構造物２２，２４とを有する。ゲートを形成するゲート材料３８は、従来の材料とプロセスを用いて堆積される。ゲート材料３８は、例えばドープした多結晶シリコン材料のような導電性材料を含む。ゲート材料３８は、従来のＭＯＳデバイスと同様に、導電性を上げるために高濃度ドーピングにされており、拡散イオン注入インサイチュのドーピングのいずれかによりｎドープあるいはｐドープされている。
【００２５】
ゲート材料３８の堆積後、酸化物材料４０はゲート材料３８の上にブランケット堆積される。その後ホトレジスト材料４２をゲート材料３８と酸化物材料４０の上でパターン化する。通常このホトレジスト材料４２は、テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ（ＴＥＯＳ））から形成される。その後、ゲート材料３８と酸化物材料４０を従来の光リソグラフプロセスを用いてエッチングする。一実施例においては、酸化物材料４０は３０ｎｍの厚さに堆積される。
【００２６】
次に図３において、酸化物スペーサ２０がゲート１２，１２ａのいずれかの側に従来手法により形成される。エッチングプロセスの間、酸化物材料４０（図２）の大部分が除去され、前述したハードマスク層１８が残こる。実施例においては、ハードマスク層１８の厚さは３．０ｎｍである。明瞭にするためにハードマスク層１８は、エッチングプロセス後の酸化物材料４０の残存物である。この時点においてゲート１２は、電気的構造物２２または２４の一方には電気的に接触していない。
【００２７】
図４において、局部的導電層２６が基板１４とゲート１２，１２ａとハードマスク層１８とフィールド酸化物領域１６の上に、従来の堆積プロセス、例えばＰＶＤまたはスパッタリングにより堆積される。局部的導電層２６は、ＳＲＡＭデバイス１０の全体の上にブランケット堆積され、これにより局部的導電層２６がデザインルールの必要上ゲート１２とは離れた位置にあるＳＲＡＭデバイス１０の一部にまで延びることができる。
【００２８】
前述したように局部的導電層２６は、従来の堆積プロセス（例、スパッタリング）により、例えばアルミ，銅，銀，チタンあるいは金，プラチナ，パラジウム等の貴金属のような導電性金属および電荷保持機能を有する金属から形成することができる。しかし、一実施例においては局部的導電層２６は、チタン製（Ｔｉ）の層２６ａと、その上に形成された窒化チタン（ＴｉＮ）製の２６ｂからなる積層構造体である。
【００２９】
この実施例においては、チタン製層２６ａは、従来の堆積手法により２０ｎｍの厚さに堆積され、その後窒化チタン層２６ｂを堆積する。そしてこの窒化チタン層２６ｂの堆積厚さは６０ｎｍから８０ｎｍの範囲内にある。局部的導電層２６の堆積後、本発明のデバイスは、選択的事項として約６００℃で急速熱アニールプロセスを行い、これによりチタンが硅化チタン層を形成してチタンが基板１４と接触するようになる。この硅化チタン層の形成はデバイスのシート抵抗を低下させる機能がある。
【００３０】
局部的導電層２６が堆積された後、別の酸化物層４４がこの局部的導電層２６の上にブランケット堆積される。この酸化物層の目的は、ゲート１２，１２ａの上に形成されたハードマスク層１８のそれと同一である。即ちこれら酸化物層は、ゲート１２，１２ａが形成された後、ラインサイズの特徴を制御するためおよびさらなるエッチングを阻止するためのものである。酸化物層４４は、従来のプロセスおよび材料により形成される。
【００３１】
例えば酸化物層４４は、約３７５℃でテトラエチルオーソシリケート（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ（ＴＥＯＳ））のプラズマ強化堆積で形成される。しかし、他の公知のプロセスと材料を使用してもよい。酸化物層４４の厚さは、窒化チタン層２６ｂが後続のエッチングプロセスの間、接触するのを阻止する程度に設定される。酸化物層４４の堆積後、ホトレジスト４６が従来手法により局部的導電層２６と酸化物層４４の上に堆積され規定される。
【００３２】
一実施例においては、ホトレジスト４６は局部的導電層２６と酸化物層４４が図４に示すように、ゲート１２の小領域の上に延びるよう形成される。好ましい実施例においては、ドライエッチング（例、トゥリフルロメタン（ＣＨＦ３  ）またはカーボンテトラフルオロライド（ＣＦ４））／ウェットエッチング（例、フッ化水素酸，ＨＦ）が行われ、その結果図５に示すような構造体が形成できる。
【００３３】
図６において、局部的導電層２６を形成しパターン化処理した後、基板誘電体層３４がその後局部的導電層２６とゲート１２と基板１４の上に従来堆積プロセスにより堆積される。基板誘電体層３４は半導体デバイスの製造の際、絶縁目的で使用されるいかなる種類の材料でもよい。しかし、一実施例においては、基板誘電体層３４は二酸化シリコン製の誘電体層を堆積するために、シリコンベースの材料、例えばＴＥＯＳからＣＶＤにより堆積して形成する。
【００３４】
開口３２を有するような実施例においては、その後基板誘電体層３４は従来プロセスによりパターン化され、エッチングされ、局部的導電層２６とゲート１２の上に開口３２を形成する。一実施例においては、その後相互接続導電層３６が開口３２内に従来プロセスにより形成され、相互接続導電層３６が局部的導電層２６の一部と接触するようになる。上述したように、開口３２は局部的導電層２６のどこに形成してもよい。
【００３５】
金属製レベル３０（図１）がその後開口３２内に堆積され、半導体デバイスまたはＳＲＡＭデバイスの他の部分と電気的接触を提供する。図１，６に示した実施例から分かるように、導電性相互接続構造２８はゲート１２と局部的導電層２６に接触し、それによりゲート１２を電気的構造物２２，２４に局部的導電層２６により電気的に接触させる。
【００３６】
【発明の効果】
以上述べたように、本発明のＳＲＡＭデバイスは、基板から電気的に絶縁されたゲートと基板上に形成された局部的導電層とを有する。この局部的導電層は、ゲートをＳＲＡＭデバイス内で電気的構造体に電気的に接触させる。一実施例においては、本発明のＳＲＡＭデバイスは、ＣＭＯＳの一部である。本発明の一側面によれば、局部的導電性相互接続構造は、電気的パスを提供し、これによりゲートがＳＲＡＭデバイスの他の部分に電気的に接続することになり、これは従来デバイスの複数の相互接続構造が不要となる利点がある。その結果本発明のＳＲＡＭデバイスの全体サイズが縮小し、より小さなセルサイズが必要とされるようなアプリケーションでも使用することができる。
【図面の簡単な説明】
【図１】本発明の方法により構成されたＳＲＡＭデバイス一実施例の断面図ＡはＳＲＡＭデバイスの他の実施例の断面図
【図２】ゲート材料（ポリシリコン材料）３８と酸化物層４０を堆積した後、引き続きホトレジスト材料４２をパターン化した後の基板の断面図
【図３】図２のデバイスにおいて、エッチングプロセスの後スペーサ２０を形成し、ゲート構造体を規定した後のデバイスの断面図
【図４】局部的導電層２６の上に酸化物層４４が形成され、この酸化物層４４の上でホトレジスト材料層４６がパターン化された図３のＳＲＡＭデバイスの断面図
【図５】局部的導電層２６とその上の酸化物層４４を規定するエッチングプロセスの後の図４のＳＲＡＭデバイスの断面図
【図６】誘電体層３４を堆積し、そこに開口３２を形成し、相互接続金属３６（図１）を堆積する直前の図５のＳＲＡＭデバイスの断面図
【符号の説明】
１０  ＳＲＡＭデバイス
１２  ゲート
１４  基板
１６  フィールド酸化物領域
１８  ハードマスク層
２０  酸化物スペーサ
２２，２４  電気的構造物
２６  局部的導電層
２８  導電性相互接続構造
３０  金属製レベル
３２  開口
３４  基板誘電体層
３６  相互接続導電層
３８  ゲート材料
４０  酸化物材料
４２  ホトレジスト材料
４４  酸化物層
４６  ホトレジスト
【図１】
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【図２】
0003567081.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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