(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ用のオーム接触部を形成する方法であって、
（ａ）コバルト、モリブデン、チタン、クロムおよびニッケルの少なくとも１種の金属中に、リン、アンチモン、ヒ素およびホウ素の少なくとも１種のドーパントを１〜３０原子パーセント含ませた金属−ドーパント層を基板上に形成するステップと、
（ｂ）前記金属−ドーパント層をパターン付けしてソース領域及びドレイン領域を形成するステップと、
（ｃ）チャネル領域として働く半導体層を３００℃以下の温度で前記基板及び前記金属−ドーパント層の上に形成するステップと、
（ｄ）３００℃乃至４００℃の温度で１０分乃至３０分の間アニールすることにより、前記ドーパントを前記金属−ドーパント層から前記半導体層中に外方拡散させて、前記金属−ドーパント層及び前記半導体層の間にオーム接触部を形成するステップとを含む方法。
【請求項２】
前記ステップ（ｃ）が、非晶質シリコン若しくは多結晶シリコンの層を付着させる、請求項１に記載の方法。
【請求項３】
前記金属−ドーパント層を形成するステップ（ａ）が、コスパッタリング、複合ターゲットからのスパッタリングおよび化学溶液付着のうちの１つによって前記金属−ドーパント層を形成する、請求項１に記載の方法。
【請求項４】
薄膜トランジスタ用のオーム接触部を形成する方法であって、
（ａ）基板上にゲート導体を形成するステップと、
（ｂ）前記ゲート導体及び前記基板を覆って絶縁層を形成するステップと、
（ｃ）チャネル領域として働く半導体層を３００℃以下の温度で前記絶縁層の上に形成するステップと、
（ｄ）コバルト、モリブデン、チタン、クロムおよびニッケルの少なくとも１種の金属中に、リン、アンチモン、ヒ素およびホウ素の少なくとも１種のドーパントを１〜３０原子パーセント含ませた金属−ドーパント層を前記半導体層の上に形成するステップと、
（ｅ）ソース領域及びドレイン領域を形成するように前記金属−ドーパント層をパターン付けすることにより、前記ゲート導体の上側にギャップを形成するステップと、
（ｆ）３００℃乃至４００℃の温度で１０分乃至３０分の間前記薄膜トランジスタをアニールすることにより、前記ドーパントを前記金属−ドーパント層から前記半導体層中に外方拡散させて、前記金属−ドーパント層及び前記半導体層の間にオーム接触部を形成するステップとを含む方法。
【請求項５】
前記ステップ（ｃ）が、非晶質シリコン若しくは多結晶シリコンの層を付着させる、請求項４に記載の方法。
【請求項６】
前記ステップ（ｄ）が、前記金属−ドーパント層の上に導体層を形成するステップを含む、請求項４に記載の方法。
【請求項７】
前記金属−ドーパント層を形成するステップ（ｄ）が、コスパッタリング、複合ターゲットからのスパッタリングおよび化学溶液付着のうちの１つによって、前記金属−ドーパント層を形成する、請求項４に記載の方法。
【請求項８】
薄膜トランジスタ用のオーム接触部を形成する方法であって、
（ａ）基板上に絶縁層を付着するステップと、
（ｂ）前記絶縁層の上に、コバルト、モリブデン、チタン、クロムおよびニッケルの少なくとも１種の金属中に、リン、アンチモン、ヒ素およびホウ素の少なくとも１種のドーパントを１〜３０原子パーセント含ませた金属−ドーパント層を形成するステップと、
（ｃ）前記金属−ドーパント層をパターン付けすることにより、その間にギャップを有するソース領域およびドレイン領域を形成するステップと、
（ｄ）チャネル領域として働く半導体層を３００℃以下の温度で、前記ギャップ内に露出された前記絶縁層の上と前記ソース領域及び前記ドレイン領域の上に形成するステップと、
（ｅ）３００℃乃至４００℃の温度で１０分乃至３０分の間前記薄膜トランジスタをアニールすることにより、前記ドーパントを前記金属−ドーパント層から前記半導体層中に外方拡散させて、前記金属−ドーパント層及び前記半導体層の間にオーム接触部を形成するステップと、
（ｆ）前記ソース領域、前記ギャップ内の前記絶縁層及び前記ドレイン領域の上の前記半導体層の上にゲート誘電体をパターン付けするステップと、
（ｇ）前記ゲート誘電体の上にゲート導体を形成するステップとを含む方法。
【請求項９】
前記ステップ（ｄ）が、非晶質シリコン若しくは多結晶シリコンの層を付着させる、請求項８に記載の方法。
【請求項１０】
前記金属−ドーパント層を形成するステップ（ｂ）が、コスパッタリング、複合ターゲットからのスパッタリングおよび化学溶液付着のうちの１つによって、前記金属−ドーパント層を形成する、請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製作、より詳しくは、薄膜トランジスタ（ＴＦＴ）用のオーム接触部を形成する方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）は、複数の異なる用途で使用される。一例では、ＴＦＴはアクティブ・マトリックス・ディスプレイで画素切替のために使用される。様々なＴＦＴ構造が、従来技術に記載されている。図１ないし４を参照すると、２個の上部ゲート設計（図１および２）と２個の底部ゲート設計（図３および４）を含めてＴＦＴ構造が４例（断面で）示されている。
【０００３】
図１ないし４の各々には、共通の符号をつけた同じ機能をもつ要素が含まれる。各構造はソースＳ、ドレインＤおよびゲートＧを含んでいる。全ての構造が基板１０上に形成され、絶縁層１１を含んでいる。
【０００４】
図１には、シリコンＣＭＯＳ技術で見られるものと類似の構造が示されている。この上面ゲートＴＦＴは、ゲートＧをＳ／Ｄイオン注入中のシャドウ・マスクとして使用するポリシリコン製品に一般的である。このプロセス・フローでは、ポリシリコン１４の再結晶にも、接触ビア中でのドーパント活性化にも、普通、レーザ照射が使用される。チャネル１５はゲートＧの下方、ソースＳとドレインＤの間に形成される。図１のＴＦＴ構造は、蓄積電子チャネル１５と直結したＳ／Ｄ接触部１６を有し、したがってＳ／Ｄとそのチャネルは同一平面上にある。
【０００５】
図２ないし４は、ＴＦＴのチャネル領域２０（図２ではゲートＧの下方、図３および４ではゲートＧの上方）中の半導体層２２（例えば、非晶質シリコン（ａ−Ｓｉ））が、低移動度で本質的にドープされていない、例えばａ−Ｓｉのときに使用される。ａ−Ｓｉでは電子移動度が正孔移動度より大幅に大きいので、ＴＦＴは高濃度のｎ型（ｎ＋）Ｄ／Ｓ接触層２４を有する。図２には、ｎ＋シリコンで覆うか、または表面プラズマ・ドーピング処理で（ｎ＋）Ｄ／Ｓ接触層２４を形成することによって、Ｓ金属およびＤ金属がオーム抵抗を示す単純な上面ゲート構造が示されている。
【０００６】
図３および４には、チャネルとＳ／Ｄ接触部がａ−Ｓｉ層の反対側にある２種の底面ゲートＴＦＴ構造が示されている。このため、逆スタガ型ＴＦＴとして知られている。図３には、いわゆるチャネル・パッシベート型またはエッチ・ストッパ型ＴＦＴが示され、一方図４にはバック・チャネル・エッチ（ＢＣＥ）構造が示されている。普通、これらの構造には、ソースＳとドレインＤに用いる金属とａ−Ｓｉ層２２との間に、プラズマ強化化学的気相付着（ＰＥＣＶＤ）（ｎ＋）Ｄ／Ｓ接触層２４が使用される。図３および４のＴＦＴ構造は、図３のａ−Ｓｉチャネル領域２０が、エッチ・ストップ層２３と呼ばれる窒化物の追加のパターン付け層によって、（ｎ＋）Ｄ／Ｓ接触層２４のエッチングの間に除去されないように保護されている点で、異なっている。
【０００７】
図４のＴＦＴ構造では、能動チャネルａ−Ｓｉ層２２の一部が、ｎ＋オーバエッチングで除去される。逆スタガ構造（図３）では、ＰＥＣＶＤおよび露光の各段階を追加する必要があり、そのためより高価になるが、ＴＦＴ性能はＢＣＥ  ＴＦＴ（図４）より良い。その１つの理由は、ｎ＋オーバーエッチングを許容するために、ＢＣＥ構造中のａ−Ｓｉ層２２をより厚くしなければならず、その結果、Ｓ／Ｄオーム接触部、即ち、（ｎ＋）Ｄ／Ｓ接触層２４によって形成される接触部での寄生抵抗が増加することである。一般に、ＢＣＥ型ＴＦＴのチャネル長は、相対的に低い移動度を補償する助けとなるように、相対的に短い。チャネルが短くなると、ＴＦＴにかかる全電位のうちＤ／Ｓ接触部で低下する部分が増加するので、前記接触部に余分な負担が掛かる。
【０００８】
上述の各ＴＦＴについて、複雑さ、コストおよび性能のトレードオフが存在する。これらのトレードオフの多くは共通の問題、即ち、正孔の封鎖および効率的な電子注入に必要なオーム性Ｓ／Ｄ接触部をいかに形成するかという問題に由来する。エッチ・ストッパまたはチャネル・パッシベート型ＴＦＴは、良いａ−Ｓｉチャネル性能のためにプロセスの複雑さが増加することを受入れ、一方、ＢＣＥプロセスは簡潔さと引換えにチャネル性能を犠牲にする。
【０００９】
再度図２を参照すると、上面ゲートＴＦＴでは、（ｎ＋）Ｄ／Ｓ接触層２４用のｎ＋付着が使用できるが、有効となるには、（ｎ＋）Ｄ／Ｓ接触層２４はテーパ付き縁部を含めてＳ／Ｄ金属を完全に被覆しなければならないので、そのために２回のＳ／Ｄフォトステップが必要となる。プラズマ・ドーピングが使用できるが、その方法は、例えば、Ｐ原子の薄い層をパターン付けしたＳ／Ｄ金属の表面に付着し、それによって後で付着される接触部に隣接したａ−Ｓｉ層２２をドーピングする。この方法は米国特許第５０６１６４８号の主題である。同特許ではＳ／Ｄ材料が透明導電性酸化物（ＴＣＯ）、例えばＩＴＯである。米国特許第５０６１６４８号では、別々の段階で、Ｓ／Ｄ材料をパターン付けし、Ｓ／Ｄ表面上又は表面中にドーパント種を導入する。この方法の欠点は、Ｓ／Ｄに対してＴＣＯを用いるという制約の他に、チャネル領域に隣接するゲート絶縁体をドーピングすることを回避するために、プラズマ・ドーピングのプロセス・ウィンドウが必然的に狭く、ドープ層の特性が正確に制御できないことである。
【００１０】
図２ないし４に示すような従来の構造では、（ｎ＋）Ｄ／Ｓ接触層２４が高濃度にドープされ、オーム接触部の形成を担っている。（ｎ＋）Ｄ／Ｓ接触層２４は、普通次の段階のいずれかを実施することによって形成される。即ち、ｉ）ｎ＋プラズマ強化化学的気相付着（ＰＥＣＶＤ）で（ｎ＋）Ｄ／Ｓ接触層２４を付着させること、ｉｉ）プラズマ・ドーピングに曝して（ｎ＋）Ｄ／Ｓ接触層２４を形成すること、ｉｉｉ）イオン注入により（ｎ＋）Ｄ／Ｓ接触層２４を形成することである。
【００１１】
【発明が解決しようとする課題】
したがって、本発明の一目的は、薄膜トランジスタ用のオーム接触部の形成を単純化する方法を提供することである。
【００１２】
本発明の更なる目的は、中間作製段階、例えば、イオン注入、プラズマ・ドーピング、またはｎ＋プラズマ強化化学的気相付着を必要とせず、オーム接触部を形成する方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明に従って半導体デバイス用のオーム接触部を形成する方法は、内部に一体的に形成されたドーパントを含む金属−ドーパント層を形成することを含む。金属−ドーパント層をパターン付けして半導体デバイスの構成要素を形成し、金属−ドーパント層と接触させるために半導体層を付着させる。半導体デバイスをアニールすることにより、ドーパントを金属−ドーパント層から半導体層中に外方拡散させて、その間にオーム接触部を形成する。
【００１４】
本発明に従って薄膜トランジスタ用のオーム接触部を形成する他の方法は、基板上のゲート導体をパターン付けする段階と、ゲート構造を覆う絶縁層を形成する段階と、シリコン等の半導体層を付着させる段階と、シリコン等の半導体層と接触し、内部に一体的に形成されたドーパントを含む金属−ドーパント層を形成させる段階と、金属−ドーパント層をパターン付けして、ゲート導体を覆うギャップを形成させる段階であって、金属−ドーパント層が薄膜トランジスタのソースとドレインを形成する段階と、薄膜トランジスタをアニールすることにより、ドーパントを金属−ドーパント層からシリコン等の半導体層中に外方拡散させて、その間にオーム接触部を形成する段階とを含む。
【００１５】
本発明に従って薄膜トランジスタ用のオーム接触部を形成する更に他の方法は、基板上に絶縁層を付着させる段階と、絶縁層を覆って、内部に一体的に形成されたドーパントを含む金属−ドーパント層を形成させる段階と、金属−ドーパント層をパターン付けして、その間にギャップを有する薄膜トランジスタのソースとドレインを形成させる段階と、絶縁層と接触するシリコン等の半導体層を、ギャップ中金属−ドーパント層と接触して付着させる段階と、薄膜トランジスタをアニールすることにより、ドーパントを金属−ドーパント層からシリコン等の半導体層中に外方拡散させて、その間にオーム接触部を形成する段階と、ギャップを覆うゲート誘電体をパターン付けする段階と、ギャップを覆うゲート導体を形成させる段階とを含む。
【００１６】
他の方法では、金属−ドーパント層をパターン付けして、半導体デバイスの構成要素を形成する段階には、金属−ドーパント層をパターン付けして、薄膜トランジスタ用のソースとドレインのメタライゼーションを形成する段階を含む。金属−ドーパント層は、コバルト、モリブデン、チタン、クロム、ニッケルの少なくとも一種を含む。金属−ドーパント層は、ドーパントを約１〜約３０原子パーセント含む。金属−ドーパント層は、内部に一体的に形成されたリン、アンチモン、ヒ素、ホウ素の少なくとも一種を含む。
【００１７】
半導体層を付着させる段階は、非晶質シリコンと多結晶シリコンの一方の層を付着させる段階を含むことができる。半導体デバイスをアニールする段階は、約３００℃と約４００℃の間の温度で、約１０分と約３０分の間半導体デバイスをアニールする段階を含むことができる。金属−ドーパント層を形成する段階は、シリコン等の半導体層と接触させるために金属−ドーパント層を形成させ、金属−ドーパント層と接触する導電層を形成させる段階を含むことができる。金属−ドーパント層は透明導電性酸化物（ＴＣＯ）を含むことができる。金属−ドーパント層を形成させる段階は、コスパッタリング、複合ターゲットからのスパッタリング、熱化学的気相付着および化学溶液付着（chemical solution deposition）のいずれかによって、金属−ドーパント層を形成させる段階を含むことができる。シリコン等の半導体層を付着させる段階は、非晶質シリコンと多結晶シリコンの一方の層を付着させる段階を含むことができる。
【００１８】
【発明の実施の形態】
本発明は薄膜トランジスタ（ＴＦＴ）に関し、より詳細にはアクティブ・マトリックス液晶ディスプレイ（ＡＭＬＣＤ）のスイッチ素子として使用されるＴＦＴに関する。本発明は、好ましくは非晶質または多結晶シリコンの半導体層を使用することによって、ＴＦＴのオーム・ドレイン−ソース（Ｄ／Ｓ）接触部を形成する方法を含む。Ｄ／Ｓ金属は、幾つかの金属中の１種、例えば、Ｃｏ、Ｍｏ、Ｃｒ、Ｎｉおよび／またはＴｉを含むことができる。金属組成物は、Ｖ族またはＩＩＩ族のドーパント元素、例えばＰまたはＢをも含むと有利である。
【００１９】
本発明の一態様は、ドレイン−ソース材料が元の組成物の一部としてドーパント種を含むことである。この材料をシリコンと接触させ、低抵抗接触部を形成させる（シリサイドの形成およびドーパントの外方拡散によって）ためにアニールすれば充分である。オーム接触部を形成するために、ｎ＋シリコン付着、プラズマ・ドーピング処理、イオン注入等中間段階は必要でない。その上、自己ドーピング性金属材料およびそれによって低抵抗接触部を形成するプロセスは、大面積フラット・パネルの加工に適合している。アクティブ・マトリックス液晶ディスプレイ（ＡＭＬＣＤ）アレイ・プロセスの場合、これらの材料によって、完成したＡＭＬＣＤパネル中の画素の良好な充電特性を保証するために行われるオーム接触部形成プロセスが、劇的に単純化される。
【００２０】
イオン注入、プラズマ・ドーピングまたはｎ＋ＰＥＣＶＤ付着の必要なしに、Ｄ／Ｓ接触部でオーム接触が得られる場合、図１ないし４に示す上記のＴＦＴ設計全て、および多くの他の設計も、性能の改良および複雑さの減少という利益を行うことができる。本発明は、シリコン薄膜と密接に接触させ、その後アニールすると低抵抗接触部を形成する金属を組成的に改変することによって、オーム接触部を実現することが可能な方法について記述する。
【００２１】
Ｃｏ、Ｍｏ、Ｃｒ、Ｎｉ、Ｔｉ等のシリサイドを形成する金属が好ましい。シリサイドの形成は、マイクロエレクトロニクス業界で公知である。Ｓｉが金属と接触するとき、一般に熱力学的に不安定であり、温度および金属／シリコン界面の性質に応じて反応する。本発明によるシリサイド形成は、その接触部が結晶性シリコンでなく非晶質シリコン（ａ−Ｓｉ）と形成される場合、所与の金属に対してより低い温度で、例えばＣｏＳｉに対しては２５０℃という低い温度で開始するのが有利である。
【００２２】
金属中にドーパント種を含めることによって、特にドーパント種が溶解限度を超えて金属中にある場合、付着またはアニールの過程中に隣接するシリコンをドープすることが可能である。熱エネルギーは、金属化合物の分解により金属からａ−Ｓｉ中にドーパントを移動させるために使用され、その結果はシリサイドの形成を含むが、それに限定されはしない。シリコン中に拡散するドーパントは、オーム接触部を形成するのに充分なので、シリサイドの形成が必要でないことを理解されたい。本発明に従って、シリコン以外の他の材料を使用し、ドープすることができることも理解されたい。例えば、これらの材料には、Ｓｉ含有材料、Ｇｅ含有材料またはその組合せ（例えば、ａ−ＳｉＧｅ、ポリ−ＳｉＧｅ等）が含まれる。
【００２３】
以下に述べる方法では、シリコン・ドーピング種が最初から金属化合物中に組成上存在しているので、外部からの注入またはプラズマ・プロセスは不要である。
【００２４】
例えば図１ないし４に示されている各ＴＦＴ構造の個々の素子や層を構築するためのＴＦＴプロセス・フローは、当分野の技術者には公知である。本発明は、図１ないし４に示されている各構造、他の薄膜トランジスタ構造またはオーム接触部を含む他のデバイスで使用される。本発明を２つの例によって説明する。一例は上面ゲート構造を含み、もう１つの例は底面ゲート構造を含む。これらの例が本発明を限定するものと解釈すべきではない。
【００２５】
次に各図をこれから詳細に参照する。図中、同じ数字は同一または類似の素子を表す。まず図５を参照すると、薄膜トランジスタ・デバイス１００は、例えばガラスや石英などの透明基板１０２を含む。基板１０２上に絶縁層１０１が形成され、それは、例えば窒化物または酸化物を含むことができる。ソース／ドレイン（Ｓ／Ｄ）の金属−ドーパント層１０６を形成し、パターン付けしてギャップ１０４を形成する。金属−ドーパント層１０６は、半導体層１０８と反応してオーム接触部１１０を形成するためのドーパントを含む（図７参照）。
【００２６】
金属−ドーパント層１０６用の金属は、Ｃｏ、Ｍｏ、Ｎｉ、Ｔｉ等の金属を含むことができる。金属−ドーパント層１０６用の金属は、Ｐ、Ｓｂ、ＡｓまたはＢを約１〜約３０原子パーセント含むことが好ましい。金属−ドーパント層１０６の金属−ドーパント化合物は、金属有機化合物のＣＶＤ分解、複合ターゲットからのコスパッタリングやスパッタリングなどの物理蒸着、または電気めっきや無電解めっきなどの化学溶液付着によって得られる。
【００２７】
（ＮｉＰ、ＮｉＷＰ、ＮｉＲｅＰ、ＣｏＰ、ＣｏＷＰ、ＣｕＰ、ＣｕＮｉＰ、ＣｏＣｕＰ）のような金属−リン合金を使用した無電解メタライゼーションは、様々な方法によって実現される。金属接着および触媒シーディングを促進するために、例えばガラスなどの表面を、例えば、Moberg等、"Electroless deposition of metals onto organosilane monolayers," Journal of the Electrochemical Society, v. 144, n6, Jun. 1997, p. L151-L153に記載された方法のように、粗面化（エッチング）し、または有機化合物でグラフトし、あるいは、Yoshiki等、"Electroless copper plating using ZnO thin film coated on a glass substrate," Journal of the Electrochemical Society, v. 141, n5, May, 1994に記載されたような無機化合物で処理することができる。
【００２８】
表面をＰｄまたは他の触媒（Ｐｔ、Ｎｉ、Ａｕ）で処理し、接触活性にした後、表面を金属−リン合金で無電解めっきすることができる。無電解金属−リン合金のための様々な方法（処方）が使用できる。金属−リン合金は、次亜リン酸ナトリウムや次亜リン酸カリウムなどの還元剤を含有する溶液から析出させる。合金中のリンの量は１％未満から１０％を超える範囲とすることができ、浴組成およびｐＨ、温度等の操作条件によって制御することができる。リンの金属表面への輸送および半導体中への輸送は、シリサイド化反応、アニーリング条件または表面処理（フォーミング・ガスまたは湿式化学プロセス）によって制御することができる。
【００２９】
他の付着法、例えば、スパッタリング、蒸着、熱化学的気相付着（ＣＶＤ）も、金属−ドーパント層（１０６）を形成するために使用できる。例えばスパッタリングの場合、上面ゲートＴＦＴ構造では、パターン付けした遮光体を含み、ＳｉＮｘまたはＳｉＯｘなどの絶縁体で被覆した基板を真空スパッタリング装置内に入れる。底面ゲートＴＦＴでは、ゲート金属パターンだけを含む基板をインラインまたはクラスタ型の成膜室に入れ、ゲート絶縁体、ａ−Ｓｉおよびスパッタした金属−ドーパント層（１０６）を、真空を維持したまま１回のポンプ・ダウンで付着できるようにすることが好ましい。ゲート絶縁体およびａ−Ｓｉ、ポリ−Ｓｉ、ポリ−ＳｉＧｅのうちの１種が、前段階で既に付着され大気に曝されている場合は、装入前に、希釈ＨＦ酸溶液を用いてその表面から酸化物を除くことが好ましい。
【００３０】
真空にした後、適当な不活性スパッタリング・ガス、好ましくはＡｒの流れを約１０ｍＴｏｒｒ〜約５００ｍＴｏｒｒの圧力範囲で開始する。ＤＣまたはＲＦ出力を、マグネトロン構成のものも含み得るターゲットに加える。Ｎｉなどの金属およびＰなどのドーパント（Ｎｉ（Ｐ）金属ドーパント層１０６の場合）を望ましい比で含む複合ターゲットを使用する場合、単一電源の制御が必須である。例えば、約１０ｎｍから約５００ｎｍまで変化し得る所望の厚さを付着させるために、約０．０５から０．５Ｗ／ｃｍ２の範囲の電力密度を一定の時間ターゲットに加えることができる。
【００３１】
金属およびドーパントに別のターゲットを用いる場合、上記範囲の電力密度を用いて、独立した２個の電源を使用することができる。この方法により、金属層の能動的ドーピング制御が可能となる。ＴＦＴがＢＣＥ型のものである場合、金属−ドーパント層１０６をパターン付けしてゲート領域上方に中心のあるギャップを形成する前に、チャネル領域のドーピングが起こらないようにするために、スパッタリング処理中の基板温度は約５０℃を超えてはならない。金属−ドーパント層１０６の金属−ドーパントのパターン付けには、シャドウ・マスキング、レジストを用いたフォトリソグラフィ・パターン付け、ポリイミドまたは自己組織化単分子膜（ＳＡＭＳ）と、その後に続く湿式または乾式エッチングが含まれる。金属−ドーパント層１０６のパターン付けには、直接シーディングおよび接触部を形成すべき領域中での化学溶液からのめっき形成も含まれる。
【００３２】
図６に示す一実施形態では、導電層１１３はＤ／Ｓメタライゼーション（例えば、データ・パス）を含むことができる。導電層１１３は、例えば、厚さ約１０００Å〜約１５００Åのパターン付けされたＣｕなどの、高導電性金属または酸化物１０７を含むことができ、それはテーパ付き縁部を備えて形成され、前記金属−ドーパントの１種、例えばＣｏとＰの厚さ約５００Å〜約１０００Åの金属−ドーパント層１１５で覆われている。
【００３３】
その上、金属−ドーパント層１１５は、Ｃｕなどの金属および酸化インジウム錫や酸化インジウム亜鉛などの透明導電性酸化物を含む、先に付着された導電層、例えば、層１０７に対する被覆層として使用される。先に付着された導電層１０７はまた、予めパターン付けされたものでもよく、この場合、ａ−Ｓｉ半導体層をＤ／Ｓパターン付け段階の後に付着するならば、テーパ付き縁部によって、金属−ドーパント層１１５および半導体層１０８（図７）による滑らかな被覆も可能となる。
【００３４】
本発明は示した構造に限定されるものではないことを理解されたい。金属線、電子部品または他のデバイスを含む他の構造に、本発明によって形成されるオーム接触部を使用することができる。
【００３５】
図７を参照すると、Ｄ／Ｓとして働くパターン付けされた金属−ドーパント層１０６を、ａ−Ｓｉまたは多結晶Ｓｉの半導体層１０８と密接に接触させる。接触部として働く金属−ドーパント１０６を加熱して、金属−ドーパント層１０６中に組成的に形成されたドーパントを外方拡散することによって、層１０８中にオーム接触部１１０を形成させる。
【００３６】
非晶質シリコン（ａ−Ｓｉ）の付着は、蒸着、スパッタリングまたはＣＶＤによって行うことができる。それは、ＰＥＣＶＤ反応器中で、シラン、および望むならば水素、ヘリウムまたはアルゴン・ガスを希釈用に用いて行うことが好ましい。反応器の圧力は０．１〜２Ｔｏｒｒの間に、全ガス流量は２００〜２０００ｓｃｃｍの間に保持することが好ましい。電力は、付着速度が約１〜約１０Å／ｓとなるように調節することが好ましい。付着中の基板温度は、約２５０℃〜約３５０℃の範囲とすることが好ましい。ａ−Ｓｉ層の厚さは、約３００Å〜約１０００Åの厚さに付着させることが好ましい。
【００３７】
オーム接触部１１０を形成するためのアニール後の温度および時間は、ある量の自己ドーピングおよびシリサイド形成がａ−Ｓｉの付着プロセス中に起こると予想されるので、ａ−Ｓｉ付着温度および時間に応じて変わる。
【００３８】
ガラス基板上のａ−ＳｉＴＦＴでは、アニール時間は１分未満（急速熱アニーリング（ＲＴＡ）の場合）から数時間の範囲で、温度は約２５０℃〜約４５０℃の範囲とすることができる。ａ−Ｓｉ（または他の材料）の付着後アニールは、実際のａ−Ｓｉ層付着中に用いた温度より、あまり高くない温度で行うことが好ましい。そうでない場合、追加の再水素化段階が必要となり得る。ポリ−Ｓｉの場合、ポリ−Ｓｉを形成するために、急速な熱処理またはエキシマ・レーザ再結晶化を使用した場合には、再水素化段階が好ましい。
【００３９】
一例では、ａ−Ｓｉ付着プロセスが３００℃以下の時に、オーム接触部形成のための好ましいアニール温度は、約３００℃〜約４００℃の温度範囲とすることができる。好ましいアニール時間は、オーブン中アニールでは約１０分〜約３０分の範囲である。アニーリングの雰囲気には、例えば、真空、Ａｒ、Ｈｅ、Ｎ２およびフォーミング・ガス（９５％窒素／５％水素）が含まれ、フォーミング・ガスが好ましい。
【００４０】
図８を参照すると、絶縁層１１４は半導体層１０８に沿って付着されパターン付けされる。パターン付けされたゲート電極（Ｇ）は金属−ドーパント層１０６中のソース（Ｓ）とドレイン（Ｄ）の間で、半導体層１０８中のチャネル領域１１７の上方（上面ゲート構造）に形成される。
【００４１】
図９を参照すると、ゲート導体Ｇが基板１０２上をパターン付けされる他の実施形態が示されている。ゲート絶縁体１０１をゲートＧ上に形成し、続いて半導体層１０８を形成する。図１０に示すように、ソースＳおよびドレインＤは、例えば、バック・チャネル・エッチ底面ゲート構造中で、ａ−Ｓｉ層（またはポリシリコン層）の半導体層１０８の後に付着される材料２１０で構成される。材料２１０には、前記の金属−ドーパント層１０６に類似の金属−ドーパント層２１１が含まれる。この実施形態では、Ｃｕなどの高導電層２１４を、図５ないし８に関して前記したように金属−ドーパント層２１１の下ではなくその上面に配置する。他の実施形態では、追加の高導電層なしに単一の金属ドーパント層を使用することができる。導電層２１４を含めることは好ましいが、任意選択である。
【００４２】
図１１を参照すると、金属−ドーパント層２１１と導電層２１４の一部を除去してギャップ２１８を形成するために、パターン付けエッチング・プロセス、例えば湿式エッチング・プロセスを用いることによって、ＳとＤの間にギャップ２１８を下方へ半導体層１０８まで開く。
【００４３】
図１２を参照すると、金属−ドーパント層２１１から半導体層１０８中へドーパントを拡散させるために、アニーリングを行う。構造をアニールして金属−ドーパント層２１１からドーパントを外方拡散させることによって、オーム接触部２１６を形成する。好ましい付着パラメータおよび接触アニーリングは上述のとおりである。まずギャップ２１８を形成し、本発明を用いることによって、従来技術に勝る多くの利点が実現される。例えば、ギャップ２１８内の半導体層１０８からｎ＋材料を除去するために、エッチング（例えば、反応性イオン・エッチング）を行う必要がない。ギャップ２１８が最初に形成されたので、金属−ドーパント層２１１がギャップ２１８内に存在しない。したがって、ギャップ２１８内でＳとＤの間に形成されるチャネルが、アニールされた金属−ドーパント層２１１から拡散されたドーパントを含まず有利である。
【００４４】
本発明は複数のＴＦＴ構造または他のデバイス構造に使用できることを理解されたい。例えば、本発明は、様々な構造に、例えば、参照により本明細書に合体される、１９９９年９月３０日出願の、「HIGH PERFORMANCE THIN FILM TRANSISTOR AND ACTIVE MATRIX PROCESS FOR FLAT PANEL DISPLAY」という名称の、本譲受人に譲渡された米国特許出願第０９／４０９１５７号に記載のコプラナー底面ゲート構造に使用することができる。他の構造およびプロセスも、本発明の趣旨で使用することができる。例えば、石英基板上に作製されるポリシリコンＴＦＴでは、付着およびアニール温度が、使用する金属−ドーパントに応じて８００℃にもなることがある。
【００４５】
図１３、１４および１５を参照すると、本発明によるコプラナー底面ゲート構造３００が示されている。図１３に示すように、底面ゲート構造において、金属−ドーパント層３１４が、絶縁層１０１を覆ってパターン付けされている。図１４では、半導体層１０８が金属−ドーパント層３１４を覆って付着されている。半導体層１０８と金属−ドーパント層３１４の間の界面に、オーム接触層３１１が形成し始めるが、ギャップ２５０の内部には形成しないのが有利である。図１５では、構造３００を更にアニールして、前記のように半導体層１０８中のオーム接触部３１１をエンハンスする。半導体層１０８を覆ってパッシベーション層３０２を形成する。
【００４６】
薄膜トランジスタ用のオーム接触部を形成する方法に好ましい実施形態（例示的なものであり、限定的なものではない）ことを説明したが、前記の教示を見れば当分野の技術者なら、修正や改変を加えることができることに留意されたい。したがって、添付の特許請求の範囲によって概述される本発明の範囲および趣旨に沿って、開示した本発明の個々の実施形態に変更を加え得ることを理解されたい。以上、本発明を特許法によって必要とされる詳細および具体性で記述したが、特許請求され、特許によって保護されることを望む内容は添付の特許請求の範囲に記載されている。
【００４７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４８】
（１）半導体デバイス用のオーム接触部を形成する方法であって、内部に一体的に形成されたドーパントを含む金属含有層を形成する段階と、前記金属含有層をパターン付けして半導体デバイス用の構成要素を形成する段階と、前記金属含有層と接触させるために半導体層を付着させる段階と、前記半導体デバイスをアニールすることにより、ドーパントを前記金属含有層から前記半導体層中に外方拡散させて、その間にオーム接触部を形成させる段階とを含む方法。
（２）前記金属含有層をパターン付けして半導体デバイス用の構成要素を形成する段階が、前記金属含有層をパターン付けして薄膜トランジスタ用のソースおよびドレイン・メタライゼーションを形成する段階を含む、上記（１）に記載の方法。
（３）前記金属含有層がコバルト、モリブデン、チタン、クロムおよびニッケルの少なくとも１種を含む、上記（１）に記載の方法。
（４）内部に一体的に形成されたドーパントを含む前記金属含有層が、ドーパントを約１〜約３０原子パーセント含む、上記（１）に記載の方法。
（５）前記金属含有層が、内部に一体的に形成されたリン、アンチモン、ヒ素およびホウ素の少なくとも１種を含む、上記（１）に記載の方法。
（６）半導体層を付着させる段階が、非晶質シリコンと多結晶シリコンの一方の層を付着させる段階を含む、上記（１）に記載の方法。
（７）前記半導体デバイスをアニールする段階が、約３００℃と約４００℃の間の温度で、約１０〜約３０分の間、前記半導体デバイスをアニールする段階を含む、上記（１）に記載の方法。
（８）前記金属含有層を形成する段階が、前記シリコン含有層と接触させるために金属−ドーパント層を形成する段階と、前記金属−ドーパント層と接触する導電層を形成する段階とを含む、上記（１）に記載の方法。
（９）前記金属含有層が透明導電性酸化物（ＴＣＯ）を含む、上記（１）に記載の方法。
（１０）前記金属含有層を形成する段階が、コスパッタリング、複合ターゲットからのスパッタリングおよび化学溶液付着のうちの１つによって前記金属含有層を形成する段階を含む、上記（１）に記載の方法。
（１１）薄膜トランジスタ用のオーム接触部を形成する方法であって、基板上のゲート導体をパターン付けする段階と、ゲート構造を覆って絶縁層を形成する段階と、シリコン含有層を付着させる段階と、内部に一体的に形成されたドーパントを含み、前記シリコン含有層と接触する金属含有層を形成する段階と、前記金属含有層をパターン付けすることにより、前記ゲート導体を覆うギャップを形成する段階であって、前記金属含有層が薄膜トランジスタ用のソースおよびドレインを形成する段階と、薄膜トランジスタをアニールすることにより、ドーパントを前記金属含有層から前記シリコン含有層中に外方拡散させて、その間にオーム接触部を形成する段階とを含む方法。
（１２）前記金属含有層がコバルト、モリブデン、チタン、クロムおよびニッケルの少なくとも１種を含む、上記（１１）に記載の方法。
（１３）内部に一体的に形成されたドーパントを含む前記金属含有層が、ドーパントを約１〜約３０原子パーセント含む、上記（１１）に記載の方法。
（１４）前記金属含有層が、内部に一体的に形成されたリン、アンチモン、ヒ素およびホウ素の少なくとも１種を含む、上記（１１）に記載の方法。
（１５）シリコン含有層を付着させる段階が、非晶質シリコンと多結晶シリコンの一方の層を付着させる段階を含む、上記（１１）に記載の方法。
（１６）前記半導体デバイスをアニールする段階が、約３００℃と約４００℃の間の温度で、約１０〜約３０分の間、前記薄膜トランジスタをアニールする段階を含む、上記（１１）に記載の方法。
（１７）金属含有層を形成する段階が、前記シリコン含有層と接触させるために、内部に一体的に形成されたドーパントを有する金属−ドーパント層を形成する段階と、前記金属−ドーパント層と接触する導電層を形成する段階とを含む、上記（１１）に記載の方法。
（１８）前記金属含有層が透明導電性酸化物（ＴＣＯ）を含む、上記（１１）に記載の方法。
（１９）前記金属含有層を形成する段階が、コスパッタリング、複合ターゲットからのスパッタリングおよび化学溶液付着のうちの１つによって、前記金属含有層を形成する段階を含む、上記（１１）に記載の方法。
（２０）薄膜トランジスタ用のオーム接触部を形成する方法であって、基板上に絶縁層を付着させる段階と、前記絶縁層を覆って、内部に一体的に形成されたドーパントを含む金属含有層を形成する段階と、前記金属含有層をパターン付けすることによって、その間にギャップを有する、前記薄膜トランジスタ用のソースおよびドレインを形成する段階と、前記絶縁層と接触するシリコン含有層を、ギャップ中に前記金属層と接触して付着させる段階と、薄膜トランジスタをアニールすることにより、ドーパントを前記金属含有層から前記シリコン含有層中に外方拡散させて、その間にオーム接触部を形成する段階と、ギャップを覆うゲート誘電体をパターン付けする段階と、ギャップを覆うゲート導体を形成する段階とを含む方法。
（２１）前記金属含有層がコバルト、モリブデン、チタン、クロムおよびニッケルの少なくとも１種を含む、上記（２０）に記載の方法。
（２２）内部に一体的に形成されたドーパントを含む前記金属含有層が、ドーパントを約１〜約３０原子パーセント含む、上記（２０）に記載の方法。
（２３）前記金属含有層が、内部に一体的に形成されたリン、アンチモン、ヒ素およびホウ素の少なくとも１種を含む、上記（２０）に記載の方法。
（２４）シリコン含有層を付着させる段階が、非晶質シリコンと多結晶シリコンの一方の層を付着させる段階を含む、上記（２０）に記載の方法。
（２５）前記半導体デバイスをアニールする段階が、約３００℃と約４００℃の間の温度で、約１０〜約３０分の間、前記薄膜トランジスタをアニールする段階を含む、上記（２０）に記載の方法。
（２６）前記金属含有層を形成する段階が、前記シリコン含有層と接触させるために、内部に一体的に形成されたドーパントを有する金属−ドーパント層を形成する段階と、前記金属−ドーパント層と接触する導電層を形成する段階とを含む、上記（２０）に記載の方法。
（２７）前記金属含有層が透明導電性酸化物を含む、上記（２０）に記載の方法。
（２８）前記金属含有層を形成する段階が、コスパッタリング、複合ターゲットからのスパッタリングおよび化学溶液付着のうちの１つによって前記金属含有層を形成する段階を含む、上記（２０）に記載の方法。
【図面の簡単な説明】
【図１】従来技術による相補型金属酸化膜半導体（ＣＭＯＳ）型電界効果トランジスタの断面図である。
【図２】従来技術による上面ゲート薄膜トランジスタの断面図である。
【図３】従来技術による逆スタガ型底面ゲート薄膜トランジスタの断面図である。
【図４】従来技術によるバック・チャネル・エッチ底面ゲート薄膜トランジスタの断面図である。
【図５】本発明に従って形成されパターン付けされた金属−ドーパント層を示す、上面ゲート薄膜トランジスタのドレインおよびソース領域の断面図である。
【図６】本発明の一実施形態に従って高導電性金属層付きで形成された金属−ドーパント層の断面図である。
【図７】本発明に従って形成されたシリコン含有層を示す、上面ゲート薄膜トランジスタのドレインおよびソース領域の断面図である。
【図８】本発明に従って形成されたゲート導体とゲート絶縁体を示す、上面ゲート薄膜トランジスタの断面図である。
【図９】本発明に従ってゲート導体とゲート絶縁体を覆って形成されたシリコン含有層を示す、底面ゲート薄膜トランジスタのゲートおよびチャネル領域の断面図である。
【図１０】本発明に従って形成された金属−ドーパント層を示す、底面ゲート薄膜トランジスタの断面図である。
【図１１】本発明に従ってパターン付けされた金属−ドーパント層を示す、底面ゲート薄膜トランジスタの断面図である。
【図１２】本発明に従ってオーム接触部を形成するためにアニールされた金属−ドーパント層を示す、底面ゲート薄膜トランジスタの断面図である。
【図１３】本発明による底面ゲート構造を有するコプラナー薄膜トランジスタの一部分の断面図である。
【図１４】本発明に従ってパターン付けされた金属−ドーパント層を示す、図１３のコプラナー底面ゲート薄膜トランジスタの断面図である。
【図１５】本発明に従ってオーム接触部を形成するためにアニールされた金属−ドーパント層を示す、図１４のコプラナー底面ゲート薄膜トランジスタの断面図である。
【符号の説明】
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
１０  基板
１１  絶縁層
１４  ポリシリコン
１５  チャネル
１６  Ｓ／Ｄ接触部
２０  チャネル領域
２２  半導体層
２３  エッチ・ストップ層
２４  ｎ＋Ｄ／Ｓ接触領域、ｎ＋層
１００  薄膜トランジスタ・デバイス
１０１  絶縁層、ゲート絶縁体
１０２  透明基板
１０４  ギャップ
１０６  ソース／ドレイン層、金属ドーパント層
１０７  高導電性金属または酸化物、導電層
１０８  半導体層
１１０  オーム接触部
１１３  導電層
１１４  絶縁層
１１５  金属−ドーパント層
１１７  チャネル領域
２１０  材料
２１１  金属−ドーパント層、オーム接触層
２１４  高導電層、金属−ドーパント層
２１６  オーム接触部
２１８  ギャップ
２５０  ギャップ
３００  コプラナー底面ゲート構造
３０２  パッシベーション層
【図１】
0003600541.tif 000002
【図２】
0003600541.tif 000003
【図３】
0003600541.tif 000004
【図４】
0003600541.tif 000005
【図５】
0003600541.tif 000006
【図６】
0003600541.tif 000007
【図７】
0003600541.tif 000008
【図８】
0003600541.tif 000009
【図９】
0003600541.tif 000010
【図１０】
0003600541.tif 000011
【図１１】
0003600541.tif 000012
【図１２】
0003600541.tif 000013
【図１３】
0003600541.tif 000014
【図１４】
0003600541.tif 000015
【図１５】
0003600541.tif 000016