(57)【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板の上に設けられ、チャネルが形成されるＳｉ1-yＧｅy層(0<y<1)からなる第１の半導体層と、
上記第１の半導体層の上に設けられ、Ｃ（炭素）を含有するＳｉ層からなる第２の半導体層と、
上記第２の半導体層の上方に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極とを備える電界効果トランジスタであって、
上記第２の半導体層中における上記Ｃの濃度が、上記第１の半導体層から上記ゲート絶縁膜に向かう方向に減少する分布を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
上記第２の半導体層と上記ゲート絶縁膜との間にはイントリンシックＳｉ層が介在している、半導体装置。
【請求項３】
Ｓｉ1-yＧｅy層(0<y<1)からなる第１の半導体層と、
上記第１の半導体層の上に設けられ、Ｃを含有するＳｉ層からなる第２の半導体層と、
上記第２の半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記第１の半導体層の下に設けられ、Ｃを含有するＳｉ層からなる第３の半導体層と、
上記第３の半導体層の下に設けられ、Ｓｉ1-xＧｅx(0<x<1)からなる第４の半導体層と、
上記第４の半導体層内のうち上記第３の半導体層に近接する領域に設けられ、キャリア用不純物を含むδドープ層と、
を備える電界効果トランジスタであって、
上記第３の半導体層中における上記Ｃの濃度が、上記第４の半導体層から上記第２の半導体層に向かう方向に減少する分布を有する、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
上記第２の半導体層中における上記Ｃの濃度が、上記第１の半導体層から上記ゲート絶縁膜に向かう方向に減少する分布を有する、半導体装置。
【請求項５】
請求項３または４に記載の半導体装置において、
上記ゲート電極として、ｐチャネル型ＭＯＳＦＥＴのゲート電極とｎチャネル型ＭＯＳＦＥＴのゲート電極とが設けられ、
上記ｐチャネル型ＭＯＳＦＥＴでは、上記第１の半導体層にチャネルが形成され、
上記ｎチャネル型ＭＯＳＦＥＴでは、上記第４の半導体層にチャネルが形成される、半導体装置。
【請求項６】
半導体基板と、上記半導体基板の上に設けられ、チャネルが形成されるＳｉ1-yＧｅy層(0<y<1)からなる第１の半導体層と、上記第１の半導体層の上に設けられ、Ｃを含有するＳｉ層からなる第２の半導体層と、上記第２の半導体層の上方に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有する電界効果トランジスタである半導体装置の製造方法であって、
上記半導体基板の上に、上記第１の半導体層を形成する工程（ａ）と、
上記第１の半導体層の上に、上記第２の半導体層を、上記Ｃの濃度が上方に向かうほど小さくなるように制御しながら形成する工程（ｂ）と
を備える、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
上記工程（ｂ）では、イオン注入、ＣＶＤ法、ＵＨＶ−ＣＶＤ法およびＭＢＥ法のうちのいずれか１つを用いて、上記Ｃを上記第２の半導体層に含有させる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合を含む電界効果トランジスタとして機能する半導体装置及びその製造方法に関するものである。
【０００２】
【従来技術】
従来、高周波用半導体装置はＧａＡｓ基板などの化合物系半導体基板を用いて製造されてきたが、近年、シリコンプロセスとの親和性を重視した新しい混晶半導体を用いた高周波用半導体装置の製造技術の開発が進みつつある。なかでも、組成式（Ｓｉ1-x Ｇｅx ）（ｘはＧｅの含有比である）で表されるシリコンゲルマニウム（ＳｉＧｅ）は、製造技術上、シリコンプロセスとの親和性が大きいので、高度な技術が豊富に蓄積されているシリコンプロセスを生かすことができる。また、ＳｉＧｅはシリコン（Ｓｉ）との間でヘテロ界面を形成することから、その組成（Ｓｉ1-x Ｇｅx ）（０＜ｘ＜１）の可変性とヘテロ界面に発生する歪みとを利用することにより、素子の設計自由度を向上することができる。さらに、ＳｉＧｅ層内ではＳｉ層内よりもキャリアの移動度が大きいという特性を利用して、半導体装置内にＳｉＧｅ層を設けることにより、高速かつ雑音特性の優れたデバイスを作製することができる。このようなＳｉＧｅの利点を利用して、Ｓｉ／ＳｉＧｅヘテロ接合を有するバイポーラトランジスタや、Ｓｉ／ＳｉＧｅヘテロ接合を有する電界効果トランジスタなどが提案・試作され、実用化されようとしている。
【０００３】
例えば、特開平３−３３６６号公報に開示されているごとく、ＩＢＭのポール・アイケル・ソロモンらにより、ＳｉＧｅ層を設けたヘテロＭＯＳトランジスタ（ＨＭＯＳトランジスタ）が提案されている。
【０００４】
図１３（ａ）は、このような第１の従来例のＨＭＯＳトランジスタの構造を示す断面図である。図１３（ｂ）は、図１３（ａ）中の領域Ｒ50a の構造を示す断面図である。図１３（ｃ）は、第１の従来例のＨＭＯＳトランジスタのＳｉキャップ層が薄い場合におけるアニール後のＧｅ原子の移動，拡散，偏析等の状態を示す断面図であり、図１３（ｄ）は、は第１の従来例のＨＭＯＳトランジスタのＳｉキャップ層が厚い場合におけるアニール後のＧｅ原子の移動，拡散，偏析等の状態を示す断面図である。また、図１３（ｃ），（ｄ）は、いずれも図１３（ｂ）に示す領域Ｒ50b のみを示している。
【０００５】
図１３（ａ）において、５０１はＳｉ基板を、５０６はＧｅ原子を、５１６はｐ+ ポリシリコンからなるゲート電極を、５１７はＳｉＯ2 層を、５１９はi-Ｓｉ1-y Ｇｅy 層（ｙはＧｅの含有比）を、５３５はＳｉＯ2 ／Ｓｉ界面を、５３６はＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面を、５４２はi-Ｓｉキャップ層を、５５１はソースコンタクトを、５５２はドレインコンタクトを、５５３はソース領域を、５５４はドレイン領域をそれぞれ示す。
【０００６】
図１３（ａ）〜（ｃ）に示されるＨＭＯＳトランジスタは、Ｐ型のＭＯＳトランジスタであって、ソース領域５５３、ドレイン領域５５４、ゲート電極５１６の形状は、通常のＳｉＭＯＳトランジスタと類似しているが、より優れた伝導特性を実現するためにＰチャネルをＳｉ1-y Ｇｅy 層中に設けている。ここで、Ｇｅ原子はＳｉ原子よりも原子半径が大きいために、i-ＳｉＧｅ層５１９は、Ｓｉ基板５０１との格子不整合による圧縮歪みを受けている。一般的には、エピタキシャル成長中に圧縮歪みを緩和する過程が起こりやすいために、Ｓｉ層とＳｉＧｅ層とを結晶性を保ったまま連続的に積層することは容易ではないが、i-ＳｉＧｅ層５１９を臨界膜厚以下の厚みで積層することにより、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６の付近では歪み緩和のための転位が発生せず平衡を崩さずに結晶性を保ったまま積層することができる。一般に、歪によりバンド構造は変調を受け、キャリアのホール移動度は変化するが、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ接合型デバイスにおいては、転位を発生しない範囲でＧｅの組成ｙを調整することにより、圧縮歪を利用してヘテロ界面におけるバンドオフセット量を最適化し、かつ、ホールの移動度を向上させることができる。つまり、図１３（ｂ）に示すように、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ接合型デバイスにおいては、価電子帯（バレンスバンド）側のバンドオフセット（ヘテロ障壁）を利用してホールを閉じ込め、ヘテロ接合型ＰＭＯＳＦＥＴとして用いることができる。そして、ゲート電極５１６にマイナスの電圧を印加することにより、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６の近傍を反転状態にして、プラスのキャリア（ホール）を閉じこめるためのＰチャネルをＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６に沿って形成し、ソース領域５５３からドレイン領域５５４に向かってＰチャネル中を高速でキャリアを走行させる。このとき、Ｓｉ／Ｓｉ1-y Ｇｅy 界面５３６が平滑であれば、Ｐチャネルが平滑なＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６に沿って形成されるので、キャリアをより高速で走行させることができる。
【０００７】
以上のように、ＳｉＧｅを用いた電界効果トランジスタはＳｉによる電界効果トランジスタよりも高速に動作させることが可能である。
【０００８】
また、第２の従来例として、特開平７−３２１２２２号公報や、文献（Ismail K 1995 IEEE IEDM Tech. Dig. 509, Armstrong M A, Antoniadis D A, Sadek A, Ismail K and Stern F 1995 IEEE IEDM Tech. Dig.761 ）に開示されているように、ハレード・イー・イスマーイールらによって提案されたＨＣＭＯＳトランジスタがある。
【０００９】
図１４（ａ）は、第２の従来例の半導体装置を示す断面図である。図１４（ｂ）は、図１４（ａ）に示すＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ双方におけるゲート電極，ゲート絶縁膜，チャネルなどを含む領域の縦断面構造を代表的に示す図であって、図１４（ｂ）の左方には負のゲートバイアスを印加したときの価電子帯（バレンスバンド）が示され、図１４（ｂ）の右方には正のゲートバイアスを印加したときの伝導帯（コンダクティブバンド）が示されている。図１４（ｃ）は、第２の従来例のＨＭＯＳトランジスタをアニールした後におけるＧｅ原子の移動，偏析を示す図であって、図１４（ｂ）中の領域Ｒ60b 中の構造を示す断面図である。図１４（ａ）〜（ｃ）において、５３０はＰＭＯＳＦＥＴを、５３１はＮＭＯＳＦＥＴを、５３２はＮウェル領域を、５３４はＳＴＩ(Shallow Trench Isolation)領域を、５２３はＳｉ1-x Ｇｅx バッファ層を、５２１はi-Ｓｉ1-x Ｇｅx スペーサ層を、５２２はδドープ層を、５２０はi-Ｓｉ層を、５３７は第１のヘテロ界面を、５３８は第２のへテロ界面を、５３９は第３のヘテロ界面をそれぞれ示す。
【００１０】
図１４（ａ）は、Ｓｉ1-y Ｇｅy 層を含むＮ型とＰ型の電界効果トランジスタを用いてＨＣＭＯＳデバイスを構成する例を示している。この従来の技術においては、Ｓｉ基板に形成されるホモ接合型のトランジスタと比較して、優れた伝導特性を有し、かつ、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを共通の積層膜を用いて形成しているために、製造工程の簡略化が図られている。
【００１１】
そして、図１４（ｂ）に示すように、Ｓｉ1-x Ｇｅx バッファ層５２３（ｘ＝０．３）によって歪みを緩和し、さらにその上にi-Ｓｉ1-x Ｇｅx スペーサ層５２１（ｘ＝０．３）を形成する。また、i-Ｓｉ1-x Ｇｅx スペーサ層５２１中にはＮチャネルにキャリアを供給するためのδドープ層５２２を形成する。そして、i-Ｓｉ1-x Ｇｅx スペーサ層５２１の上に、引っ張り歪みを受けたi-Ｓｉ層５２０と、歪が緩和されたi-Ｓｉ1-y Ｇｅy 層５１９と、引っ張り歪みを受けたi-Ｓｉキャップ層５１８とを積層し、さらにゲート酸化膜としてＳｉＯ2 層５１７と、ゲート電極５１６とを形成している。
【００１２】
図１４（ｂ）の左図及び右図は、図１４（ｂ）中央に示す積層構造を有するトランジスタをＰＭＯＳＦＥＴとして動作させるために負のゲートバイアス（Negative Gate Bias）を付加した場合の価電子帯と、ＮＭＯＳＦＥＴとして動作させるために正のゲートバイアス（Positive Gate Bias）を付加した場合の伝導帯とを示している。つまり、同じ構造の積層膜を用いて、一方をＰＭＯＳＦＥＴとし、他方をＮＭＯＳＦＥＴとして動作させることが可能に構成されている。
【００１３】
図１４（ｂ）中央に示す部分をＰＭＯＳＦＥＴとして動作させる場合には、i-Ｓｉ1-y Ｇｅy 層５１９とi-Ｓｉキャップ層５１８との界面である第１のヘテロ界面５３７の価電子帯側のバンドオフセットを利用してＰチャネルにホールを閉じ込めて、ゲート電極５１６にNegative Gate Biasを印加してホールを走行させる。このとき、i-Ｓｉ1-y Ｇｅy 層５１９のＧｅ含有比ｙ等を変えて歪みの大きさを調整することにより、第１のヘテロ界面５３７のバンドオフセットの大きさを調整することができる。圧縮歪みが印加されたi-Ｓｉ1-y Ｇｅy 層中のホールの伝導特性（伝導度など）はＳｉ層中と比較して優れているので、高性能なＰＭＯＳＦＥＴ特性を得ることが可能である。
【００１４】
次に、図１４（ｂ）中央に示す部分をＮＭＯＳＦＥＴとして動作させる場合には、i-Ｓｉ層５２０とi-Ｓｉ1-x Ｇｅx スペーサ層５２１との間の第３のヘテロ界面５３９の伝導帯側のバンドオフセットを利用してＮチャネルに電子を閉じ込め、ゲート電極５１６にPositive Gate Biasを印加して電子を走行させる。ＰＭＯＳＦＥＴの場合と異なり、ＮチャネルはＳｉ層に形成されるが、i-Ｓｉ層５２０とi-Ｓｉ1-x Ｇｅx スペーサ層５２１との格子不整合によってi-Ｓｉ層５２０が引っ張り歪みを受けているため、電子のバンド縮退が解除されて通常のＳｉ層のチャネル中よりも電子の伝導特性（伝導度など）が改善されている。この場合でも、ＰＭＯＳＦＥＴの場合と同様に、歪みの大きさを調整することによりバンドオフセットの大きさを調整することができる。
【００１５】
以上のように、第２の従来例のＳｉ／ＳｉＧｅヘテロ接合を利用した半導体装置においては、共通の積層構造（図１４（ｂ）に示す部分）を、ゲートバイアスの向きを変えることによりＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴと使い分けることが可能なので、一連の積層構造をＳＴＩなどで分離してそれぞれソース、ドレイン、ゲートを別々に形成することにより比較的簡単な工程により優れた伝導特性を有するＨＣＭＯＳデバイスを形成することが可能である。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記第１，第２の従来例において、以下のような不具合が存在している。
【００１７】
上記第１の従来例のようなＭＯＳＦＥＴ（電界効果トランジスタ）などの素子においては、キャリアはＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６の反転領域に沿って走行するために、界面状態はキャリアの速度に大きな影響を及ぼす。素子の高速動作にはＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６の構造の乱れがないこと、つまり、界面が明確でかつゆらぎや凹凸がなく平滑であることが望まれる。
【００１８】
しかし、Ｓｉ／ＳｉＧｅヘテロ接合を利用した素子においては、以下に説明するように、ヘテロ界面の明確さや平滑さを維持することが困難である。
【００１９】
例えば、図１３（ｂ）に示すように、i-Ｓｉ1-y Ｇｅy 層５１９とi-Ｓｉキャップ層５４２とを連続的に積層する際に、i-Ｓｉキャップ層５４２中のＳｉ原子（図示せず）と、i-Ｓｉ1-y Ｇｅy 層５１９中のＧｅ原子５０６との相互拡散（インターディフュージョン）が生じるので、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６の構造が乱れて、i-Ｓｉ1-y Ｇｅy 層５１９とi-Ｓｉキャップ層５４２との境界がどこにあるかが必ずしも明確でない。図１３（ｂ）には、便宜上、i-Ｓｉ1-y Ｇｅy 層５１９とi-Ｓｉキャップ層５４２とが区別して示されているが、実際には、両者の境界つまりヘテロ界面が明確に形成されているわけではない。
【００２０】
また、電界効果トランジスタなどの半導体素子を製造する場合、Ｐ型拡散領域やＮ型拡散領域を形成するための不純物をイオン注入などで打ち込んだ直後の状態では不純物が結晶格子位置に配置されていないので、不純物をドナーあるいはアクセプターとして機能させるべく、高温での熱処理（アニール）を行い不純物の活性化を行なっている。このとき、９００℃前後の高温でアニールすることから、特に、i-Ｓｉ1-y Ｇｅy 層５１９中のＧｅ原子５０６の移動・拡散が活発になる。
【００２１】
図１３（ｃ），（ｄ）は、それぞれi-Ｓｉキャップ層５４２が薄い場合と厚い場合とにおける，図１３（ｂ）に示す領域Ｒ50a の熱処理（アニール）を行った後の状態を示す断面図である。熱処理により、Ｇｅ原子５０６が移動・拡散して偏析を起こしたり、格子欠陥が発生したりすることで、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ界面５３６の明確さと均一さが失われてしまうことが、文献（F.K.LeGoues, S.S.Iyer,  K.N.Tu, and S.L.Delage, Mat.Res.Soc.Symp.Proc. Vol.103, 185 (1988)）に記載されている。特に、歪みが印加されているＳｉＧｅ層においては、Ｇｅ原子の移動，拡散及び偏析が激しいことが記載されている。
【００２２】
また、上記第１，第２の従来例では、ゲート酸化膜としてＳｉＯ2 層５１７を熱酸化により形成する工程を用いるが、Ｇｅ原子は熱酸化を行う際に、Ｓｉ／ＳｉＯ2 界面５３５に偏析するとともに、酸化レートを増大させる性質を有していることが文献（G.L.Patton, S.S.Iyer, S.L.Delage,E.Ganin, and R.C.Mcintosh, Mat.Res.Soc.Symp.Proc. Vol.102,295(1988)）に記載されている。このような現象は、Ｓｉ／ＳｉＯ2 界面５３５の界面準位の増大を招くことによりＰチャネル中のキャリアの走行特性に悪影響を与えたり、Ｇｅ原子の含有率分布が所望の分布から外れたり、酸化レートの増大によって薄いゲート酸化膜の形成が困難になるなど、好ましくない影響を及ぼすと考えられる。
【００２３】
そこで、図１３（ｄ）に示すように、i-Ｓｉキャップ層５４２の膜厚をＧｅ原子の拡散長よりも大きくすることにより、Ｓｉ／Ｓｉ1-y Ｇｅy 界面５３６の乱れがキャリアの走行特性に及ぼす悪影響を緩和する方法が考えられる。しかし、この場合にはi-Ｓｉキャップ層５４２にも電位差が印加されるので、トランジスタの駆動力が低下するおそれがある。また、図１３（ｄ）に示すような寄生チャネルがＳｉ／ＳｉＯ2 界面５３５付近に形成されることにより、キャリアが意図した経路以外を流れて移動度を低下させるおそれもある。しかも、熱処理等によるＳｉ／Ｓｉ1-y Ｇｅy 界面５３６の乱れや転位などの格子欠陥の発生等の不具合は、依然として解決されていない。
【００２４】
一方、Ｓｉ基板５０１にソース・ドレイン用の不純物を注入し熱処理により活性化する処理を予め行なってから、i-Ｓｉ1-y Ｇｅy 層５１９及びi-Ｓｉキャップ層５４２をエピタキシャル成長させることにより、熱処理温度をできるだけ低温にするなどの対策も考えられるが、イオン注入する領域とゲート電極５１６との位置合わせをセルフアラインで行えないため、工程数の増加を招くとともに、不純物プロファイル及びゲートの位置合わせ精度がフォトリソグラフィー工程のアライメントのばらつきによって悪化するなどの不具合が発生する。
【００２５】
以上、第１の従来例についての不具合を説明したが、第２の従来例においても、第１，第２のヘテロ界面５３７，５３８（Ｓｉ／Ｓｉ1-y Ｇｅy 界面）や、第３のヘテロ界面５３９（Ｓｉ／Ｓｉ1-x Ｇｅx 界面）の乱れが生じることから、第１の従来例と同様の不具合があることは明らかである。
【００２６】
本発明の目的は、Ｓｉ／ＳｉＧｅなどのヘテロ接合を利用した半導体装置において、ヘテロ界面の構造を改善するための手段、つまり熱処理などを経てもヘテロ界面の明確さと平坦さとを維持するための手段を講ずることにより、サーマルバジェットに強い半導体装置及びその製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板と、上記半導体基板の上に設けられ、チャネルが形成されるＳｉ1-yＧｅy層(0<y<1)からなる第１の半導体層と、上記第１の半導体層の上に設けられ、Ｃ（炭素）を含有するＳｉ層からなる第２の半導体層と、上記第２の半導体層の上方に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを備える電界効果トランジスタであって、上記第２の半導体層中における上記Ｃの濃度が、上記第１の半導体層から上記ゲート絶縁膜に向かう方向に減少する分布を有する。
【００２８】
これにより、第１の半導体層と第２の半導体層との界面における混晶元素の移動が抑制されるので、熱処理が加わっても、混晶の結晶性が良好に保持され、第１の半導体層と第２の半導体層との間のヘテロ界面の構造の乱れが抑制され、比較的明確かつ平滑なヘテロ界面が維持される。したがって、このヘテロ界面に沿って走行するキャリアの伝導度などの特性を良好に保持することができ、サーマルバジェットに強い半導体装置が得られる。
【００２９】
また、上記第２の半導体層中における上記Ｃの濃度が、上記Ｓｉ1-yＧｅy層から離れるにしたがって減小するような分布を有することにより、半導体基板の表面側へのＣの拡散・偏析を抑制できるので、ゲート絶縁膜へのＣの侵入などに起因する信頼性の低下などを有効に防止することができる。
【００３０】
上記第２の半導体層と上記ゲート絶縁膜との間にはイントリンシックＳｉ層が介在していてもよい。
【００３１】
本発明の第２の半導体装置は、Ｓｉ1-yＧｅy層(0<y<1)からなる第１の半導体層と、上記第１の半導体層の上に設けられ、Ｃを含有するＳｉ層からなる第２の半導体層と、上記第２の半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記第１の半導体層の下に設けられ、Ｃを含有するＳｉ層からなる第３の半導体層と、上記第３の半導体層の下に設けられ、Ｓｉ1-xＧｅx(0<x<1)からなる第４の半導体層と、上記第４の半導体層内のうち上記第３の半導体層に近接する領域に設けられ、キャリア用不純物を含むδドープ層とを備える電界効果トランジスタであって、上記第３の半導体層中における上記Ｃの濃度が、上記第４の半導体層から上記第２の半導体層に向かう方向に減少する分布を有する。
【００３２】
これにより、Ｃの濃度の変化に応じたバンド変調を利用して、トランジスタの閾値電圧を適正値に調整することが可能となる。
【００３３】
上記第２の半導体層中における上記Ｃの濃度は、上記第１の半導体層から上記ゲート絶縁膜に向かう方向に減少する分布を有することが好ましい。
【００３４】
また、上記ゲート電極として、ｐチャネル型ＭＯＳＦＥＴのゲート電極とｎチャネル型ＭＯＳＦＥＴのゲート電極とが設けられ、上記ｐチャネル型ＭＯＳＦＥＴでは、上記第１の半導体層にチャネルが形成され、上記ｎチャネル型ＭＯＳＦＥＴでは、上記第４の半導体層にチャネルが形成されていてもよい。
【００３５】
本発明の半導体装置の製造方法は、半導体基板と、上記半導体基板の上に設けられ、チャネルが形成されるＳｉ1-yＧｅy層(0<y<1)からなる第１の半導体層と、上記第１の半導体層の上に設けられ、Ｃを含有するＳｉ層からなる第２の半導体層と、上記第２の半導体層の上方に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有する電界効果トランジスタである半導体装置の製造方法であって、上記半導体基板の上に、上記第１の半導体層を形成する工程（ａ）と、上記第１の半導体層の上に、上記第２の半導体層を、上記Ｃの濃度が上方に向かうほど小さくなるように制御しながら形成する工程（ｂ）とを備える。
【００３６】
この方法により、その後、熱処理工程を経ても混晶中の元素の移動が抑制されるので、第１の半導体層と第２の半導体層との間の界面の構造の乱れが抑制され、半導体素子のチャネルにおけるキャリアの走行特性が良好となる。また、基板の表面側への移動阻害性物質の拡散による半導体装置の信頼性の低下などの不具合を効果的に防止しつつ、第１の半導体層と第２の半導体層との間のヘテロ界面の構造の乱れを抑制することができる。
【００３７】
上記工程（ｂ）では、イオン注入、ＣＶＤ法、ＵＨＶ−ＣＶＤ法およびＭＢＥ法のうちのいずれか１つを用いて、上記Ｃを上記第２の半導体層に含有させることができる。
【００３８】
【発明の実施の形態】
−基礎的な実験結果の説明−
まず、Ｃのイオン注入によるＳｉＧｅ中のＧｅ原子の移動抑制機能に関し、本発明者達が行なった実験結果について説明する。
【００３９】
図１（ａ），（ｂ）は、Ｓｉ／Ｓｉ0.8 Ｇｅ0.2 超格子のサーマルバジェットを、Ｃを含む場合と含まない場合とに分けてＸ線回折による観察結果、スペクトル中の基本回折及びサテライトピークの説明をそれぞれ示す図である。図１（ａ）は、Ｓｉ／Ｓｉ0.8 Ｇｅ0.2 超格子について、エピタキシャル成長による積層を行なったままの試料と、積層した後Ｃのイオン注入を行ってから熱処理を行った試料と、Ｃのイオン注入を行なわずに熱処理のみを行った試料とについてのＸ線回折スペクトルを示す図である。図１（ａ）において、縦軸はＸ線強度（任意単位）を表し、横軸は相対Ｘ線入射角度（秒）を表している。また、図１（ｂ）は、ブラッグ反射条件２ｄsin θ＝ｎλを満たすθについて、０次の条件を満たす基本回折によるピーク（０）と、高次の条件を満たすサテライトピーク（…，−３，−２，−１，１，２，３，…）とを示す図である。このＸＲＤ法（X-ray Diffraction）を用いると、物質の結晶性を調べることができる。
【００４０】
また、図４は、Ｘ線解析のために準備した試料の形状を示す断面図である。同図に示すように、観察に用いた試料は、ＵＨＶ−ＣＶＤ法により、シリコン基板上に、Ｇｅ２０％を含む厚み１０ｎｍのＳｉ0.8 Ｇｅ0.2 層と、厚み１０ｎｍのＳｉ層とを交互に１０層ずつ（合計１０周期分）積層したものである。そして、図４に示す試料に、Ｃイオンを加速電圧が約４５ｋｅＶ，ドーズ量が約１×１０15ｃｍ-2の条件でイオン注入した試料と、Ｃのイオン注入を行なわない試料とについて、９５０℃，１５ｓｅｃの条件でＲＴＡを施した。
【００４１】
図１（ａ）において、エピタキシャル成長による積層を行なったままの試料からのＸ線回折スペクトルをＳＸas-grownで表し、積層した後Ｃのイオン注入を行ってからＲＴＡ処理を行なった試料からのＸ線回折スペクトルをＳＸC+impla.で表し、Ｃのイオン注入を行なわずにＲＴＡ処理のみを行った試料からのＸ線回折スペクトルをＳＸnon-impla.で表している。
【００４２】
図１（ｂ）に示すように、０次のピークは各原子面そのものからの反射であり、１次，２次以下のピークは超格子からの反射の回折現象を示している。試料の結晶性は、主として、各ピークの半値幅と、高次のピークの出現度合いによって判断することができる。エピタキシャル成長を行なったままの試料からのＸ線回折スペクトルＳＸas-grownにおいては、各ピークの半値幅が小さく、かつ高次のピーク（３次まで）が明確に現れている。これに対して、Ｃイオンの注入を行なっていない試料からのＸ線回折スペクトルＳＸnon-impla.においては、各ピークの半値幅がブロードに広がっており、高次のピークについても３次のピークは非常に小さくしか観察できないことがわかる。これに対して、Ｃのイオン注入を行なった試料からのＸ線回折スペクトルＳＸc+impla.においては、ピークの半値幅が小さく明確な形状が保たれているとともに、高次のピークについても３次のピークまで明確に現れている。
【００４３】
図２は、０次のピークの形状をさらに詳細に調べるために、図１（ａ）のＸ線回折スペクトルの基本回折によるピーク（０）付近を拡大した図である。Ｃのイオン注入を行なっていない試料からのＸ線回折スペクトルＳＸnon-impla.をみるとわかるように、Ｃのイオン注入を行なわない場合には、アニールによってピーク（０）の形状がなだらかな山状になって半値幅が拡大していることがわかる。また、スペクトルＳＸas-grownのピーク（０）の両脇に存在している小さなピークＰoa，Ｐobが、スペクトルＳＸnon-impla.においては完全に崩れてしまっている。つまり、Ｓｉ／Ｓｉ0.8 Ｇｅ0.2 超格子の結晶性や界面の明確性が損なわれていることが示唆されている。一方、Ｃのイオン注入を行なった試料からのＸ線スペクトルＳＸC+impla.のピーク（０）の半値幅は小さく維持されており、かつ、０次のピークの両脇に小さなピークＰoa，Ｐobが依然として存在していることがわかる。この結果から、Ｃのイオン注入を行なった試料においては、アニール後も良好な結晶性が保持されていることがわかる。
【００４４】
図３は、高温熱処理後の結晶の安定性を調べるために、上記試料中の超格子におけるＧｅ濃度を測定した結果を示す図である。図３において、エピタキシャル成長による積層を行なったままの試料中のＧｅ濃度分布曲線をＤas-grownで表し、積層後にＣのイオン注入を行ってからＲＴＡ処理（１０００℃，１５ｓｅｃ）を行なった試料中のＧｅ濃度分布曲線をＤC+impla.で表し、積層後にＣのイオン注入を行なわずにＲＴＡ処理（１０００℃，１５ｓｅｃ）のみを行った試料中のＧｅ濃度分布曲線をＤnon-impla.で表している。同図に示すように、エピタキシャル成長時には、Ｓｉ0.8 Ｇｅ0.2 層ではＧｅ濃度が極めて高く、Ｓｉ層においてはＧｅ濃度が低いという急峻なＧｅ濃度分布が得られている。ところが、Ｃイオン注入を行なっていない試料をアニールすると、濃度分布曲線Ｄnon-impla.の形状がなだらかに変化して、Ｓｉ層内にも多くのＧｅ原子が拡散・移動していることがわかる。それに対し、Ｃイオン注入を行なった試料においては、アニール後も濃度分布曲線Ｄc+impla.がそれほどなだらかになっていない。そして、Ｓｉ層へのＧｅ原子の移動が少ないことがわかる。なお、図３におけるＧｅ濃度分布は、いずれの試料についても測定感度の限界があるので、実際の濃度分布よりもなだらかになって現れる。
【００４５】
以上の図１（ａ），図２，図３のデータを総合すると、以下のことがわかる。まず、Ｃのイオン注入を行なっていない試料においては、界面でＧｅ原子の分布が所定幅だけ広がっていると仮定したモデルに基づいて計算すると、Ｓｉ0.8 Ｇｅ0.2 層が片側に約１．７ｎｍ拡大していると見積もれることがわかった。すなわち、従来のＳｉ／ＳｉＧｅヘテロ接合を利用した半導体装置においては、Ｓｉ／ＳｉＧｅヘテロ界面の構造が乱れて、見かけ上ＳｉＧｅ層の幅が拡大したのと同様の測定結果を与えている。しかし、Ｇｅ原子の数が増大したわけではないので、Ｓｉ層が縮小しＳｉＧｅ層が拡大すると考えるのは不合理であり、実際には、Ｇｅ原子の移動・拡散によってＳｉ／ＳｉＧｅヘテロ界面の構造が乱れていると解釈すべきである。それに対して、Ｃのイオン注入を行なっておくことにより、その後のアニールによるＧｅ原子の移動・拡散などが抑制されるので、Ｓｉ／ＳｉＧｅヘテロ界面の乱れが少なく、結晶性も良好に保たれていると推定される。
【００４６】
図５（ａ），（ｂ）は、Ｃのイオン注入を行なった試料と、Ｃのイオン注入を行なっていない試料とについて、アニールによるヘテロ界面の構造の変化を説明するための断面図である。図５（ａ）に示すように、Ｃのイオン注入を行なっていない場合には、アニールによってＧｅ原子の移動・拡散や、上方のＳｉ／ＳｉＯ2 界面へのＧｅ原子の偏析などが大きくことが予想される。そして、Ｃのイオン注入を行なっていない試料においては、ヘテロ界面付近において、組成が局部的に大きく変化するなど，Ｇｅ原子とＳｉ原子（図示せず）とが結晶格子を構成しないような入り乱れた状態になる結果、ヘテロ界面が不明確に、かつ、凹凸が大きくなるものと考えられる。それに対し、図５（ｂ）に示すように、Ｃのイオン注入を行なった試料においては、Ｇｅ原子の移動・拡散が抑制されるので、結晶性が保たれＳｉ／ＳｉＧｅヘテロ界面が明確，かつ，比較的平滑に保たれているものと考えられる。ただし、図５（ｂ）の右図は、理想的な状態を示す図であって、実際にはＣのイオン注入を行なった試料においても、ヘテロ界面の構造の多少の乱れはあるものと推定される。なお、Ｃのイオン注入を行なった試料においては、Ｃ原子がＳｉＧｅ層からＳｉ層内に移動することが確認されている。
【００４７】
上述のようなＣのイオン注入によるＧｅ原子の移動・拡散等を抑制しうる効果の原因は明らかになっていないが、このような現象を利用することにより、Ｓｉ／ＳｉＧｅヘテロ接合を利用したデバイスにおいて、不純物活性化のための熱処理を行ってもＧｅ原子の移動・拡散が抑制され、へテロ界面の明確さと平滑性とが維持される。また、Ｇｅ原子の移動・拡散が抑制される結果、Ｓｉ／ＳｉＯ2 界面へのＧｅ原子の偏析も抑制される。したがって、Ｓｉ／ＳｉＧｅヘテロ接合を利用した半導体装置において、ＳｉＧｅ層とＳｉ層を積層した後にＣ原子を注入するか、予めＣを少なくともＳｉＧｅに含ませておくことにより、ゲート電極とソース・ドレイン注入領域とをセルフアラインさせながら、少ない工程数で半導体装置を製造することができる。
【００４８】
また、Ｃ原子がＳｉ層に移動してからもＳｉＧｅ層内のＧｅ原子の移動・拡散が抑制されていることから、少なくともＳｉ層にＣ原子を含ませておくことにより、Ｇｅ原子の移動・拡散によるＳｉ／ＳｉＧｅヘテロ界面の構造の乱れを抑制できることがわかる。
【００４９】
一方、このようなＣ原子によるＧｅ原子の移動抑制機能を利用して、Ｓｉ／ＳｉＧｅヘテロ接合を有する電界効果トランジスタを形成する場合、電界効果トランジスタのゲート絶縁膜，特にゲート酸化膜の信頼性が不純物によって劣化することが知られている。したがって、ゲート絶縁膜の信頼性という観点からみると、Ｃ，Ｏ，Ｈなどが様々な形態に結合した有機物がゲート絶縁膜内に生じることは好ましくない。そこで、第２の改善点として、ＣをＳｉＧｅ層に導入するに際して、Ｃがゲート絶縁膜に悪影響を与えないための手段を講ずることが有効である。
【００５０】
以下、上記実験結果に基づく本発明の実施形態について説明する。
【００５１】
（第１の実施の形態）
図６（ａ）は、本発明の第１の実施形態のＨＭＯＳトランジスタの構造を示す断面図である。図６（ｂ）は、図６（ａ）中の領域Ｒ10a の構造を示す断面図である。
【００５２】
図６（ａ），（ｂ）において、１０１はＳｉ基板を、１０６はＧｅ原子を、１１６はｐ+ ポリシリコンからなるゲート電極を、１１７はＳｉＯ2 層を、１４２はイントリンシックのＳｉからなるi-Ｓｉキャップ層を、１１８はＣを含有する下部Ｓｉキャップ層を、１１９はi-Ｓｉ1-y Ｇｅy 層（０＜ｙ＜１、例えばｙ＝０．２）を、１３５はＳｉＯ2 ／Ｓｉ界面を、１３６はＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面を、１５１はソースコンタクトを、１５２はドレインコンタクトを、１５３はソース領域を、１５４はドレイン領域をそれぞれ示す。
【００５３】
図６（ａ），（ｂ）に示されるＨＭＯＳトランジスタは、図１３（ａ），（ｂ）に示す第１の従来例のＨＭＯＳトランジスタと基本的な構造は同じであるので、以下においては、主として本実施形態に係るトランジスタの特徴部分について説明する。
【００５４】
本実施形態では、i-Ｓｉ1-y Ｇｅy 層１１９の膜厚を臨界膜厚以下にしているので、平衡を崩さずに結晶性を保っており、圧縮歪みによりキャリア（ホール）の移動度の変調を受けている。すでに説明したように、Ｓｉ基板に設けられるホモ接合型のトランジスタに比べて有利な伝導特性を発揮させるためには、明確かつ平滑なヘテロ界面を保つことが要求される。そこで、Ｇｅ原子の移動・拡散や、ゲート酸化膜直下へのＧｅ原子の偏析を防ぐために、i-Ｓｉ1-y Ｇｅy 層１１９の上方に、Ｃを含有する下部Ｓiキャップ層１１８を設けている。ここで、Ｃはトランジスタの特性あるいはバンド構造に望ましくない影響を与えない程度、１％以下の濃度で含有させることが好ましい。Ｃを含有していることにより、各層を積層する工程、あるいは積層した後の不純物活性化のための熱処理を行ってもヘテロ界面の明確さと平滑さが失われることなく保たれる。
【００５５】
したがって、図６（ｂ）に示すように、価電子帯（バレンスバンド）側のバンドオフセット（ヘテロ障壁）を利用してホールを閉じ込め、ヘテロ接合型ＰＭＯＳＦＥＴとして用いることができる。そして、ゲート電極１１６にマイナスの電圧を印加することにより、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ界面１３６の近傍を反転状態にして、プラスのキャリア（ホール）を閉じこめるためのＰチャネルをＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面１３６に沿って形成し、ソース領域１５３からドレイン領域１５４に向かってＰチャネル内を高速でキャリアを走行させる。このとき、本実施形態においては、Ｓｉ／Ｓｉ1-y Ｇｅy 界面１３６が平滑であり、Ｐチャネルが平滑なＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面１３６に沿って形成されるので、キャリアをより高速で走行させることができる。
【００５６】
次に、本実施形態のＨＭＯＳＦＥＴの製造方法について、図７（ａ）〜（ｄ）を参照しながら説明する。上述のように、Ｓｉ／ＳｉＯ2 界面１３５にＣが存在すると、ゲート絶縁膜の信頼性を低下させるおそれがある。そこで、本実施形態においては、Ｃを含む下部i-Ｓｉキャップ層１１８の上に、Ｃを含まないi-Ｓｉキャップ層１４２を設けておき、ゲート酸化膜を形成する際には、i-Ｓｉキャップ層１４２を酸素によって侵食させる方法（酸化法）を用いる。
【００５７】
まず、図７（ａ）に示す工程で、エピタキシャル成長法によって、Ｓｉ基板１０１の上に、i-Ｓｉ1-y Ｇｅy 層１１９を形成する。
【００５８】
次に、図７（ｂ）に示す工程で、i-Ｓｉ1-y Ｇｅy 層１１９の上に、Ｃを含む下部Ｓｉキャップ層１１８と、Ｃを含まないi-Ｓｉキャップ層１４２とを順次堆積する。このとき、下部Ｓｉキャップ層１１８にＣを含ませる方法としては、イオン注入法，ＣＶＤ法，ＵＨＶ−ＣＶＤ法，ＭＢＥ法などがある。イオン注入法を採用する場合には、図７（ｂ）に示す工程の途中で、下部Ｓｉキャップ層１１８を形成した後、i-Ｓｉキャップ層１４２を形成する前に、Ｃのイオン注入を行なえばよい。
【００５９】
次に、図７（ｃ）に示す工程で、i-Ｓｉキャップ層１４２を酸化してゲート酸化膜となるＳｉＯ2 膜１１７を形成する。このとき、Ｃの拡散とＳｉの酸化速度とを考慮して、Ｓｉ／ＳｉＯ2 界面１３５がＣを含んでいる下部Ｓiキャップ層１１８に到達する直前（約７５０℃）で酸化を停止させることが可能である。
【００６０】
その後、図７（ｄ）に示す工程で、ｐ+ ポリシリコン膜を堆積した後、これをパターニングすることにより、ゲート電極１１６を形成する。その後の工程の図示は省略するが、一般的なＭＯＳトランジスタの製造工程と同様に、ゲート電極の上方から、基板内にキャリア用の不純物（本実施形態においては、フッ化ボロン（ＢＦ2+）のイオン注入を行なって、ゲート電極１１６に対してセルフアラインするソース領域１５３及びドレイン領域１５４を形成する（図６（ａ）参照）。さらに、基板上に金属膜を堆積した後、これをパターニングして、ソースコンタクト１５１とドレインコンタクト１５２とを形成する。
【００６１】
本実施形態の製造方法によると、図７（ａ）〜（ｄ）に示す工程を用いることにより、ＣによるＧｅ原子の移動抑制作用を利用して、Ｓｉ／Ｓｉ1-y Ｇｅy ヘテロ界面１３６付近におけるＧｅ原子の移動・拡散等が抑制されるので、界面の明確性と平滑性が保たれ、かつ、ゲート酸化時におけるＧｅ原子のＳｉＯ2 膜１１７付近への偏析に起因する信頼性の低下などの好ましくない影響を抑制することができる。
【００６２】
なお、上述のように、下部Ｓｉキャップ層１１８にＣを含ませる方法としては、低加速エネルギーのイオン注入法，メチルシラン（ＳｉＨ3 ＣＨ3 ）を用いたＣＶＤ法，ＵＨＶ−ＣＶＤ法，ＭＢＥ法などがあり、いずれを採用してもよいものとする。イオン注入法を採用する場合には、i-Ｓｉ1-y Ｇｅy 層１１９にもある程度のＣが注入されるが、ＣＶＤ法，ＵＨＶ−ＣＶＤ法，ＭＢＥ法等を用いる場合には、下部Ｓｉキャップ層１１８のみにＣを含ませることができる。ただし、ＣＶＤ法，ＵＨＶ−ＣＶＤ法，ＭＢＥ法等を用いる場合であっても、i-Ｓｉ1-y Ｇｅy 層１１９にもＣを含ませておいてもよい。
【００６３】
また、下部Ｓiキャップ層１１８などに含ませるＣの量は、Ｇｅ原子の移動・拡散を抑制する機能の面からは多くてもかまわないが、現実にＣの濃度が１％を越えると、Ｓｉ層やＳｉＧｅ層の結晶構造に悪影響を及ぼすことがわかっている。したがって、Ｓｉ／ＳｉＧｅヘテロ接合を利用した半導体装置の動作特性を良好に保持するためには、Ｃの濃度が１％以下であることが好ましい。
【００６４】
（第２の実施形態）
図８は、第２の実施形態の半導体装置の一部を抜き出して示す断面図である。同図は、図９（ｂ）に示すゲート電極，ゲート絶縁膜，チャネルなどを含む領域Ｒ20b の縦断面構造を代表的に示す図であって、第２の従来例の図１４（ａ）に示すＰＭＯＳＦＥＴとしてもＮＭＯＳＦＥＴとしても機能しうる共通の積層膜の構造を示す図である。図８の左方には負のゲートバイアスを印加したときの価電子帯が示され、図８の右方には正のゲートバイアスを印加したときの伝導帯が示されている。
【００６５】
図８において、１０６はＧｅ原子を、１０７はＣ原子を、１４３はドーパント原子を、１１７はゲート絶縁膜として機能するＳｉＯ2 層を、１４２はイントリンシックのＳｉからなるi-Ｓｉキャップ層を、１１８はＣを含有する下部Ｓｉキャップ層を、１１９はi-Ｓｉ1-y Ｇｅy 層（０＜ｙ＜１、例えばｙ＝０．２）を、１２０はＣを含有するi-Ｓｉ層を、１２１はi-Ｓｉ1-x Ｇｅx スペーサ層を、１２２はδドープ層を、１３５はＳｉＯ2 ／Ｓｉ界面を、１３７は第１のヘテロ界面を、１３８は第２のへテロ界面を、１３９は第３のヘテロ界面をそれぞれ示す。
【００６６】
本実施形態においても、第２の従来例と同様に、Ｓｉ1-y Ｇｅy 層を含むＮ型とＰ型のＭＯＳＦＥＴを用いてＨＣＭＯＳデバイスを構成する例を示している。本実施形態のＨＣＭＯＳデバイスにおいては、Ｓｉ基板に形成されるホモ接合型のトランジスタと比較して、優れた伝導特性を有し、かつ、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを共通の積層膜を用いて形成しているために、製造工程の簡略化が図られている。
【００６７】
そして、図８に示すように、図示しないＳｉ1-x Ｇｅx バッファ層（０＜ｘ＜１、例えばｘ＝０．３）によって歪みを緩和し、さらにその上にi-Ｓｉ1-x Ｇｅx スペーサ層１２１を形成する。また、i-Ｓｉ1-x Ｇｅx スペーサ層１２１中にはＮチャネルにキャリアを供給するためのδドープ層１２２を形成する。そして、i-Ｓｉ1-x Ｇｅx スペーサ層１２１の上に、引っ張り歪みを受けたi-Ｓｉ層１２０と、歪が緩和されたi-Ｓｉ1-y Ｇｅy 層１１９（ｙ＝０．２）と、引っ張り歪みを受けたi-Ｓｉキャップ層１１８とを積層し、さらにゲート酸化膜としてＳｉＯ2 層１１７と、ゲート電極１１６とを形成している。
【００６８】
図８の左図及び右図は、図８中央に示す積層構造を有するトランジスタをＰＭＯＳＦＥＴとして動作させるために負のゲートバイアス（Negative Gate Bias）を付加した場合の価電子帯と、ＮＭＯＳＦＥＴとして動作させるために正のゲートバイアス（Positive Gate Bias）を付加した場合の伝導帯とを示している。つまり、同じ構造の積層膜を用いて、一方をＰＭＯＳＦＥＴとし、他方をＮＭＯＳＦＥＴとして動作させることが可能である。
【００６９】
図８中央に示す部分をＰＭＯＳＦＥＴとして動作させる場合には、i-Ｓｉ1-y Ｇｅy 層１１９とi-Ｓｉキャップ層１１８との界面である第１のヘテロ界面１３７の価電子帯側のバンドオフセットを利用してチャネルにホールを閉じ込めて、ゲート電極（図示せず）にNegative Gate Biasを印加してホールを走行させる。このとき、i-Ｓｉ1-y Ｇｅy 層１１９のＧｅ含有比ｙ等を変えて歪みの大きさを調整することにより、第１のヘテロ界面１３７のバンドオフセットの大きさを調整することができる。
【００７０】
次に、図８中央に示す部分をＮＭＯＳＦＥＴとして動作させる場合には、i-Ｓｉ層１２０とi-Ｓｉ1-x Ｇｅx スペーサ層１２１との間の第３のヘテロ界面１３９の伝導帯側のバンドオフセットを利用してＮチャネルに電子を閉じ込め、ゲート電極にPositive Gate Biasを印加して電子を走行させる。ＰＭＯＳＦＥＴの場合と異なりＮチャネルはＳｉ層に形成される。この場合でも、ＰＭＯＳＦＥＴの場合と同様に、歪みの大きさを調整することによりバンドオフセットの大きさを調整することができる。
【００７１】
図９（ａ），（ｂ）は、本実施形態の製造方法の一部を示す断面図である。本実施形態においても、チャネルの下地となる部分の製造方法は、上記第２の従来例と共通している。
【００７２】
まず、図９（ａ）に示す工程で、Ｓｉ基板（図示せず）の上に、Ｓｉ1-x Ｇｅx バッファ層１２３（ｘ＝０．３）と、i-Ｓｉ1-x Ｇｅx スペーサ層１２１（ｘ＝０．３）とを形成する。また、i-Ｓｉ1-x Ｇｅx スペーサ層１２１をエピタキシャル成長中に局部的に不純物ドープを行なうことによりδドープ層１２２を形成する。そして、i-Ｓｉ1-x Ｇｅx スペーサ層１２１の上に、Ｃを含有するとともに引っ張り歪みを受けたi-Ｓｉ層１２０と、歪が緩和されたi-Ｓｉ1-y Ｇｅy 層１１９（ｙ＝０．２）と、Ｃを含み引っ張り歪みを受けた下部Ｓｉキャップ層１１８とを積層する。ここで、i-Ｓｉ層１２０及び下部Ｓｉキャップ層１１８にＣを含ませる方法としては、第１の実施形態と同様に、イオン注入法，ＣＶＤ法，ＵＨＶ−ＣＶＤ法，ＭＢＥ法などがあり、いずれを用いてもよい。イオン注入法を用いる場合には、i-Ｓｉ層１２０を形成した直後にＣを低加速エネルギーで注入すればよい。また、i-Ｓｉ層１２０の上にi-Ｓｉ1-y Ｇｅy 層１１９と下部Ｓｉキャップ層１１８とを形成してからＣのイオン注入を行なうことにより、i-Ｓｉ層１２０，i-Ｓｉ1-y Ｇｅy 層１１９及び下部Ｓｉキャップ層１１８にＣを含ませることもできる。この場合には、注入工程が一度で済む利点がある。また、ＣＶＤ法を用いる場合には、メチルシラン（ＳｉＨ3 ＣＨ3 ）等を含むガスを用いることができる。
【００７３】
次に、図９（ｂ）に示す工程で、i-Ｓｉキャップ層１４２を酸化してゲート酸化膜となるＳｉＯ2 膜１１７を形成する。このとき、Ｃの拡散とＳｉの酸化速度とを考慮して、Ｓｉ／ＳｉＯ2 界面１３５がＣを含んでいる下部Ｓiキャップ層１１８に到達する直前（約７５０℃）で酸化を停止させることが可能である。
【００７４】
その後、ｐ+ ポリシリコン膜を堆積した後、これをパターニングすることにより、ゲート電極１１６を形成する。その後の工程の図示は省略するが、一般的なＭＯＳトランジスタの製造工程と同様に、ゲート電極の上方から、基板内にキャリア用の不純物（本実施形態においては、フッ化ボロン（ＢＦ2+））のイオン注入を行なって、ゲート電極１１６に対してセルフアラインするソース領域１５３及びドレイン領域１５４を形成する（図６（ａ）参照）。さらに、基板上に金属膜を堆積した後、これをパターニングして、ソースコンタクト１５１とドレインコンタクト１５２とを形成する。
【００７５】
本実施形態の半導体装置及びその製造方法によると、第２の従来例とは異なり、i-Ｓｉ層１２０，下部Ｓｉキャップ層１１８にＣがドープされていることにより、第１のヘテロ界面１３７，第２のヘテロ界面１３８及び第３のヘテロ界面１３９におけるＧｅ原子１０６の移動・拡散等に伴うヘテロ界面の構造の乱れ，格子欠陥の発生や、Ｓｉ／ＳｉＯ2 界面１３５へのＧｅ原子１０６の偏析に伴うゲート絶縁膜の信頼性の低下などを抑制することができる。
【００７６】
また、第２の実施形態のＳｉ／ＳｉＧｅヘテロ接合を利用した半導体装置においては、共通の積層構造を、ゲートバイアスの向きを変えることによりＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴと使い分けることが可能なので、一連の積層構造をＳＴＩなどで分離してそれぞれソース、ドレイン、ゲートを別々に形成することにより比較的簡単な工程により優れた伝導特性を有するＨＣＭＯＳデバイスを形成することが可能である。
【００７７】
なお、Ｃの濃度の好ましい範囲については、第１の実施形態で述べたとおりである。
【００７８】
（第３の実施形態）
図１０は、Ｓｉ／ＳｉＧｅヘテロ接合におけるＳｉ層が傾斜したＣの濃度分布を有する場合の例である第３の実施形態の半導体装置（ＨＭＯＳトランジスタ）の一部を示す断面図である。同図は、第１の実施形態における領域Ｒ10a に相当する部分の構造を示している。
【００７９】
図１０において、１０１はＳｉ基板を、１０６はＧｅ原子を、１１６はｐ+ ポリシリコンからなるゲート電極を、１１７はＳｉＯ2 層を、１４２はイントリンシックのＳｉからなるi-Ｓｉキャップ層を、１１８はＣを傾斜した濃度分布で含有する下部Ｓｉキャップ層を、１１９はi-Ｓｉ1-y Ｇｅy 層（０＜ｙ＜１、例えばｙ＝０．２）を、１３５はＳｉＯ2 ／Ｓｉ界面を、１３６はＳｉ／Ｓｉ1-y Ｇｅy ヘテロ界面をそれぞれ示す。
【００８０】
本実施形態のＨＭＯＳトランジスタは、図６に示すＨＭＯＳトランジスタとほぼ同じ構造を有しているが、本実施形態のＨＭＯＳトランジスタの特徴は、第１の実施形態とは異なり、下部Ｓｉキャップ層１１８中のＣが、Ｓｉ／ＳｉＧｅヘテロ界面１３６付近において最大で、Ｓｉ／ＳｉＧｅヘテロ界面１３６からi-Ｓｉキャップ層１４２に向かって単調に減少していき、i-Ｓｉキャップ層１４２との界面においては，Ｃの濃度がほぼ０となる濃度分布を有していることである。
【００８１】
このようなＣの濃度分布は、下部キャップ層１１８を形成する際に、ＣＶＤ法，ＵＨＶ−ＣＶＤ法又はＭＢＥ法を用いて、原料ガスに対するＣ形成用ガスの含有量を徐々に減少させることにより得られる。
【００８２】
本実施形態によると、第１の実施形態と同じ効果に加え、下部Ｓｉキャップ層１１８におけるＣの濃度が、i-Ｓｉキャップ層１４２との界面で０であるので、Ｃ原子がＳｉＯ2 層１１７に達するのを効果的に抑制することができる。したがって、Ｓｉ０2 層１１７の信頼性の低下の防止と、界面準位の形成に起因するキャリアの移動度の低下の防止とを図ることができる。
【００８３】
（第４の実施形態）
図１１は、２つのＳｉ／ＳｉＧｅヘテロ接合におけるＳｉ層がいずれも傾斜したＣの濃度分布を有する場合の例である第４の実施形態の半導体装置（ＨＣＭＯＳデバイス）の一部を示す断面図である。同図は、第２の実施形態における図８の領域Ｒ20b に相当する部分をゲート電極とバッファ層とを含む領域にまで拡大して示している。
【００８４】
図１１において、１０１はＳｉ基板を、１０６はＧｅ原子を、１０７はＣ原子を、１４３はドーパント原子を、１１６はｐ+ ポリシリコンからなるゲート電極を、１１７はゲート絶縁膜として機能するＳｉＯ2 層を、１４２はイントリンシックのＳｉからなるi-Ｓｉキャップ層を、１１８はＣを傾斜した濃度分布で含有する下部Ｓｉキャップ層を、１１９は傾斜したＧｅ含有比を有するi-Ｓｉ1-y Ｇｅy 層（０＜ｙ＜１）を、１２０はＣを傾斜した濃度分布で含有するi-Ｓｉ層を、１２１はi-Ｓｉ1-x Ｇｅx スペーサ層を、１２２はδドープ層を、１２３は歪が緩和されたＳｉ1-x Ｇｅx バッファ層（ｘ＝０．３）を、１３５はＳｉＯ2 ／Ｓｉ界面を、１３７は第１のヘテロ界面を、１３８は第２のへテロ界面を、１３９は第３のヘテロ界面をそれぞれ示す。
【００８５】
本実施形態においても、第２の従来例と同様に、Ｓｉ1-y Ｇｅy 層を含むＮ型とＰ型のＭＯＳＦＥＴを用いてＨＣＭＯＳデバイスを構成する例を示している。本実施形態のＨＣＭＯＳデバイスにおいては、Ｓｉ基板に形成されるホモ接合型のトランジスタと比較して、優れた伝導特性を有し、かつ、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを共通の積層膜を用いて形成しているために、製造工程の簡略化が図られている。
【００８６】
本実施形態のＨＣＭＯＳデバイスは、図８に示す第２の実施形態のＨＣＭＯＳデバイスとほぼ同じ構造を有しているが、本実施形態のＨＣＭＯＳデバイスは、以下の点で第２の実施形態とは異なる特徴を有している。この点について、図１２（ａ），（ｂ）を参照しながら説明する。
【００８７】
まず、下部Ｓｉキャップ層１１８中のＣが、Ｓｉ／ＳｉＧｅヘテロ界面１３７付近において最大で、Ｓｉ／ＳｉＧｅヘテロ界面１３７からi-Ｓｉキャップ層１４２に向かって単調に減少していき、i-Ｓｉキャップ層１４２との界面においては，Ｃの濃度がほぼ０となる濃度分布を有している。Ｃがこのような濃度分布を有することは、すでに説明した第３の実施形態と同様に、ＳｉＯ2 層１１７にＣが及ぼす好ましくない影響をできるだけ避けるために有効である。
【００８８】
次に、i-Ｓｉ1-y Ｇｅy 層１１９中のＧｅの含有比が第２のヘテロ界面１３８から第１のヘテロ界面１３７に向かう方向に増大するような分布をもっている。図１２（ａ）に示すように、i-Ｓｉ1-y Ｇｅy 層１１９中のＧｅの含有比を傾斜させることにより、価電子帯端のエネルギーレベルＥｖを変調し、第１のヘテロ界面１３７に形成されホールを閉じ込めるためのＰチャネルの深さを上下調整してＰＭＯＳＦＥＴの閾値電圧を自由に制御することが可能になる。その場合、ＮＭＯＳＦＥＴの特性には何の影響も与えることがないので、ＰＭＯＳＦＥＴの特性を最適値に制御することが可能である。また、ホールを閉じ込める効率を高くすることができるので、Ｓｉ／ＳｉＯ2 界面１３５側に形成される寄生チャネルに流れるキャリアの割合を減少させて移動度の向上を図ることができる。
【００８９】
次に、i-Ｓｉ層１２０中のＣが第３のヘテロ界面１３９から第２のヘテロ界面１３８へ向かうに従い濃度が低くなるような傾斜分布をしている。このようなＣの濃度分布にすることにより、ゲート電極１１６に正電圧を印加した際にi-Ｓｉ層１２０中に形成されるＮチャネルが、ドーパント原子１４３によりデルタドープされたＳｉＧｅスペーサ層１２１に近い位置に形成されるため、キャリアの生成効率が向上してＮＭＯＳＦＥＴの駆動力の向上を図ることができるとともに、ＮＭＯＳＦＥＴのしきい値電圧を調整することができる。この作用について、図１２（ｂ）を参照しながら説明する。
【００９０】
Ｓｉ（００１）面上に、Ｃを含むＳｉ層を成長させた場合は、Ｓｉ層にＣを含ませることにより生じる歪は引っ張り歪みであり、Ｃの濃度をｔ（％）とすると０．３５ｔの大きさを持つ。計算によると、Ｃを含むＳｉの伝導帯端のエネルギーレベルＥｃはＣを含まないＳｉの伝導帯端のエネルギーレベルに対して−４．９ｔ（ｅＶ）の割合でシフト（価電子帯側にシフト）し、価電子帯端のエネルギーレベルＥｖは−１．５ｔ（ｅＶ）の割合でシフト（伝導帯側にシフト）する。Ｃが変化する組成を有する場合、例えば濃度ｔを０．０３％から０％に変化させたとすれば、価電子帯端のエネルギーレベルＥｖは約４５ｍｅＶだけ伝導帯側にシフトする。
【００９１】
本実施形態のＰＭＯＳＦＥＴの場合は、緩和されたＳｉ1-x Ｇｅx 層の上にＣを含むi-Ｓｉ層１２０を形成してこのi-Ｓｉ層１２０に引っ張り歪を与えているので、下地のＳｉ1-x Ｇｅx 層（ここでは、i-Ｓｉ1-x Ｇｅx スペーサ層１２１）のＧｅ含有比等に応じても変化するが、引っ張り歪みを受けたi-Ｓｉ層１２０が同様のバンド変調を受けると考えられる。
【００９２】
すなわち、図１２（ｂ）に示すように、Ｃ濃度を全体的に増減する，言い換えるとＣ濃度の傾斜を変化させることにより、Ｎチャネル付近の伝導帯端のエネルギーレベルＥｃを制御して、ＰＭＯＳＦＥＴの特性に悪影響を与えることなく、ＮＭＯＳＦＥＴの閾値電圧をより自由に制御することができる。
【００９３】
このようなＣの濃度分布は、下部キャップ層１１８やi-Ｓｉ層１２０を形成する際に、ＣＶＤ法，ＵＨＶ−ＣＶＤ法又はＭＢＥ法を用いて、原料ガスに対するＣ形成用ガスの含有量を徐々に減小させることにより得られる。
【００９４】
なお、本実施形態においては、下部Ｓｉキャップ層１１８及びi-Ｓｉ層１２０の双方にＣを傾斜した濃度で含有させるようにしたが、いずれか一方のみのＣ濃度を傾斜させて、他方におけるＣ濃度はほぼ均一にしておいてもよい。
【００９５】
【発明の効果】
本発明の半導体装置又はその製造方法によると、Ｓｉ，Ｇｅの混晶からなる第１の半導体層と第２の半導体層とを積層してヘテロ接合を形成する場合には、第１の半導体層を構成するＳｉ，Ｇｅの移動を阻害する機能を有するＣを第２の半導体層に含ませるようにしたので、半導体装置のサーマルバジェットを改善することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、Ｓｉ／Ｓｉ0.8 Ｇｅ0.2 超格子のＸ線回折による観察結果、スペクトル中のピークの説明をそれぞれ示す図である。
【図２】図１（ａ）のＸ線回折スペクトルの基本回折によるピーク（０）付近を拡大した図である。
【図３】実験の試料中の超格子におけるＧｅ濃度を測定した結果を示す図である。
【図４】Ｘ線解析のために準備した試料の形状を示す断面図である。
【図５】（ａ），（ｂ）は、Ｃがドープされた試料とＣがドープされていない試料とについて、アニールによるヘテロ界面の構造の変化を示す断面図である。
【図６】（ａ），（ｂ）は、順に、第１の実施形態のＨＭＯＳトランジスタの構造を示す断面図、図６（ａ）中の一領域の構造を示す断面図である。
【図７】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図８】第２の実施形態の半導体装置の一部を抜き出して示す断面図である。
【図９】（ａ），（ｂ）は、第２の実施形態の製造方法の一部を示す断面図である。
【図１０】第３の実施形態の半導体装置の一部を示す断面図である。
【図１１】第４の実施形態の半導体装置の一部を示す断面図である。
【図１２】（ａ），（ｂ）は、それぞれ第４の実施形態におけるＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴの閾値電圧の調整方法を示す図である。
【図１３】（ａ）〜（ｄ）は、順に、第１の従来例のＨＭＯＳトランジスタの構造を示す断面図、一領域の構造を示す断面図、Ｓｉキャップ層が薄い又は厚い場合におけるアニール後のＧｅ原子の移動等の状態を示す断面図である。
【図１４】（ａ）〜（ｃ）は、順に、第２の従来例の半導体装置を示す断面図、ゲート電極，ゲート絶縁膜，チャネルなどを含む領域の断面図、アニールした後におけるＧｅ原子の移動，偏析を示す断面図である。
【符号の説明】
１０１  Ｓｉ基板
１０６  Ｇｅ原子
１０７  Ｃ原子
１１６  ゲート電極
１１７  ＳｉＯ2 層
１１８  下部Ｓｉキャップ層
１１９  i-Ｓｉ1-y Ｇｅy 層
１２０  i-Ｓｉ層
１２１  Ｓｉ1-x Ｇｅx スペーサ層
１２２  δドープ層
１２３  Ｓｉ1-x Ｇｅx バッファ層
１３５  Ｓｉ／ＳｉＯ2 界面
１３６  Ｓｉ／Ｓｉ1-y Ｇｅy 界面
１３７  第１のヘテロ界面
１３８  第２のヘテロ界面
１３９  第３のヘテロ界面
１４２  i-Ｓｉキャップ層
１５１  ソースコンタクト
１５２  ドレインコンタクト
１５３  ソース
１５４  ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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