(57)【特許請求の範囲】
【請求項１】
被テスト回路に対するテストモードを選択するためのデータを入力し、第１のクロックに同期してそのテストモード選択結果を出力する入力手段と、
前記テストモード選択結果に応答し、第２のクロックに同期してテストパターンを生成して前記被テスト回路へ出力するパターン生成手段と、
前記第２のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致／不一致を比較する比較手段と、
前記比較手段の比較結果を保持し、前記第１のクロックに同期して出力する出力手段と、
を備えたことを特徴とするテスト回路。
【請求項２】
被テスト回路に対するテストモードを選択するためのデータを入力し、第１のクロックに同期してそのテストモード選択結果を出力する入力手段と、
前記テストモード選択結果に応答し、第２のクロックに同期してテストパターンを生成して前記被テスト回路へ出力すると共に、前記テストパターンの生成の終了を示すテストパターン終了信号を出力するパターン生成手段と、
前記第２のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致／不一致を比較する比較手段と、
前記比較手段の比較結果を保持し、前記第１のクロックに同期して出力する出力手段と、
を備えたことを特徴とするテスト回路。
【請求項３】
前記比較手段は、前記テスト結果と前記テストパターンとを比較して前記被テスト回路の不良個所を検出し、
前記出力手段は、前記比較手段の検出結果を保持し、前記第１のクロックに同期して出力する構成にしたことを特徴とする請求項１又は２記載のテスト回路。
【請求項４】
前記被テスト回路は、半導体メモリであることを特徴とする請求項１〜３のいずれか１項に記載のテスト回路。
【請求項５】
請求項１〜４のいずれか１項に記載のテスト回路と、前記第１のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、
前記テスト回路に供給するための前記第２のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられていることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置を用い、
前記第１のクロックに同期して前記被テスト回路に対するテストモードを設定する第１のステップと、
前記第２のクロックに同期して前記テスト回路により前記被テスト回路をテストする第２のステップと、
前記第２のステップ期間中に前記第２のステップと並行して、前記第１のクロックに同期して前記ロジック回路に対するテストを行う第３のステップと、
を行うことを特徴とするテスト方法。
【請求項７】
請求項２〜４のいずれか１項に記載のテスト回路と、前記第１のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、前記テスト回路に供給するための前記第２のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられた半導体集積回路装置を用い、
前記第１のクロックに同期して前記被テスト回路に対するテストモードを設定する第１のステップと、
前記第２のクロックに同期して前記テスト回路により前記被テスト回路をテストする第２のステップと、
前記第２のステップと並行して、前記第１のクロックを用いて前記ロジック回路に対するテストを行う第３のステップと、
前記第２のクロックに同期して前記テスト回路から前記テストパターン終了信号が出力されると、このテストパターン終了信号をテスタによりモニタして前記第３のステップを終了し、前記テスト回路から出力される被テスト回路のテストデータを用い、前記テスタにより前記第１のクロックに同期して前記被テスト回路のパス・フェイルチェックを行う第４のステップと、
を行うことを特徴とするテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、高速半導体メモリ等の被テスト回路をテストするための、周波数の異なる２系統のクロックを備えた内蔵自己テスト（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ、以下「  ＢＩＳＴ」という。）回路等のテスト回路と、このテスト回路を内蔵したコントロールチップやシステム大規模集積回路（以下「システムＬＳＩ」という。）等の半導体集積回路装置と、このテスト方法に関するものである。
【０００３】
【従来の技術】
【０００４】
従来、半導体集積回路装置等をテストするためのテスト回路の一つとして、ＢＩＳＴ回路に関する技術が特開平１０−１９９２９４号公報、特開２００２−１７４６６２号公報等に記載されている。
【０００５】
図１１は、従来のＢＩＳＴ回路の一構成例を示す概略の構成図である。
【０００６】
このＢＩＳＴ回路１０は、被テスト回路（例えば、半導体メモリの一つである同期型ダイナミック・ランダム・アクセル・メモリ、Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以下「ＳＤＲＡＭ」という。）２０のコマンドを生成する回路であり、例えば、テスタ３５に接続して使用される。
【０００７】
ＢＩＳＴ回路１０は、ＢＩＳＴ制御回路１１を有し、この出力側に、パターン生成回路１２及びデータ比較器１３が接続され、さらにこのデータ比較器１３の出力側に、出力制御回路１４が接続されている。これらのＢＩＳＴ回路１１、パターン生成回路１２、データ比較器１３及び出力制御回路１４は、同一の半導体基板上に形成されている。
【０００８】
ＢＩＳＴ回路１１は、例えば、テスタ３５から出力されるテストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉを入力し、そのクロックｔｃｋに同期してパルス状のＢＩＳＴ制御信号ｃｔｒｌを出力する回路である。クロックｔｃｋ及び信号ｔｍｓ，ｔｄｉ，ｔｄｏは、例えば、ＪＴＡＧ規格に準拠した標準シリアルインタフェース信号である。パターン生成回路１２は、制御信号ｃｔｒｌを入力し、クロックｔｃｋに同期してＳＤＲＡＭ２０の入力信号であるクロックｓｃｋ、制御信号であるコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｉｎを生成する回路である。
【０００９】
コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂのうち、制御信号ｃｓｂは、ＳＤＲＡＭ２０内に設けられた複数のメモリセルアレイ中の一つを選択する反転チップセレクト（ｃｈｉｐ  ｓｅｌｅｃｔ）信号である。制御信号ｒａｓｂは、行アドレスの  ラッチ及びその行アドレスに基づき、ワード線の選択やメモリセルのリフレッシュを行う反転ロウアドレスストローブ（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号である。制御信号ｃａｓｂは、列アドレスのラッチ及びその列アドレスに基づき、ビット線の選択を行い、書き込みあるいは読み出し動作を行う反転カラムアドレスストローブ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号である。又、ｗｅｂは、行アドレス、列アド  レスで選択されたメモリセルに対する書き込み／読み出しモードを決める反転ライトイネーブル（ｗｒｉｔｅ  ｅｎａｂｌｅ）信号である。
【００１０】
データ比較器１３は、クロックｔｃｋ、制御信号ｃｔｒｌ、期待値である入力データｄｉｎ、及びＳＤＲＡＭ２０の出力データｄｏｕｔを入力し、そのクロックｔｃｋに同期して、入力データｄｉｎと出力データｄｏｕｔとの一致／不一致を比較して比較結果ｃｏｍｐｏｕｔを出力する回路である。出力制御回路１４は、クロ  ックｔｃｋ及び比較結果ｃｏｍｐｏｕｔを入力し、そのクロックｔｃｋに同期してパル  ス状のテストデータ出力信号ｔｄｏをテスタ３５へ出力する回路である。
図１２は、図１１中のＳＤＲＡＭ２０の一構成例を示す概略の構成図である。
【００１１】
このＳＤＲＡＭ２０では、図１１のパターン生成回路１２から出力されたコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが、コマンドコントローラ２１に与えられると、このコマンドコントローラ２１から、クロックｓｃｋに同期したＳＤＲＡＭ全体を制御するための複数の制御信号が出力される。コマンドコントローラ２１の出力制御信号が、入／出力（以下「Ｉ／Ｏ」という。）コントローラ２２とＩ／Ｏバッファ２３に入力されと、そのＩ／Ｏコントローラ２２の制御により、Ｉ／Ｏバッファ２３に対してデータの入出力が行われる。
【００１２】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のＢＩＳＴ回路１０では、次のような課題があった。
【００１４】
テスタ３５から出力されるテストクロックｔｃｋは、例えば、４０ＭＨｚ程度であり、このテストクロックｔｃｋに同期してＢＩＳＴ回路１０内の全ての回路ブロックが動作する。さらに、パターン生成回路１２から出力されるクロックｓｃｋは、テストクロックｔｃｋに同期したこれ以下の周数数であり、このクロックｓｃｋによってＳＤＲＡＭ２０がテストされる。
【００１５】
例えば、被テスト用のＳＤＲＡＭ２０が高速用であって、この実動作周波数がテストクロックｔｃｋの周波数よりも速い１００ＭＨｚ以上の場合、低速用のテスタ３５を用いて高速用のＳＤＲＡＭ２０を実動作周波数でテストすることができない。
【００１６】
即ち、従来のＢＩＳＩ回路１０では、高速用のＳＤＲＡＭ２０を実動作周波数でテストしたい場合、かつ、その実動作周波数がテストクロックｔｃｋを越えている場合には、テストをすることができない。
【００１７】
そこで、高速用のＳＤＲＡＭ２０をテストする場合には、それに対応した高速のテストクロックｔｃｋを発生でき、高速のテストデータ出力信号ｔｄｏを処理できる高速用のテスタ３５が必要になる。しかし、ＳＤＲＡＭ等の半導体集積回路の高速化の進歩はめざましく、それに対応させてテスタを用意するとなれば、設備費の負担が増えるばかりか、それを使いこなすための訓練が必要になり、不利不便であった。
【００１８】
【課題を解決するための手段】
【００１９】
前記課題を解決するために、本発明のうちの請求項１に係る発明では、テスト回路において、被テスト回路に対するテストモードを選択するためのデータを入力し、第１のクロックに同期してそのテストモード選択結果を出力する入力手段と、前記テストモード選択結果に応答し、第２のクロックに同期してテストパターンを生成して前記被テスト回路へ出力するパターン生成手段と、前記第２のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致／不一致を比較する比較手段と、前記比較手段の比較結果を保持し、前記第１のクロックに同期して出力する出力手段とを備えている。
【００２０】
このような構成を採用したことにより、テストモード選択用のデータを入力手段に入力すれば、この入力手段から、第１のクロックに同期してテストモード選択結果が出力される。このテストモード選択結果に基づき、パターン生成手段から、第２のクロックに同期してテストパターンが出力され、被テスト回路のテストが行われる。テスト結果は、比較手段によって期待値のテストパターンと比較され、この比較結果が出力手段に保持され、第１のクロックに同期して外部へ出力される。
【００２１】
請求項２に係る発明では、テスト回路において、被テスト回路に対するテストモードを選択するためのデータを入力し、第１のクロックに同期してそのテストモード選択結果を出力する入力手段と、前記テストモード選択結果に応答し、第２のクロックに同期してテストパターンを生成して前記被テスト回路へ出力すると共に、前記テストパターンの生成の終了を示すテストパターン終了信号を出力するパターン生成手段と、前記第２のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致／不一致を比較する比較手段と、前記比較手段の比較結果を保持し、前記第１のクロックに同期して出力する出力手段とを備えている。
【００２２】
このような構成を採用したことにより、パターン生成手段では、テストパターンの生成が終了すると、テストパターン終了信号を外部へ出力する。
【００２３】
請求項３に係る発明では、請求項１又は２のテスト回路において、前記比較手段は、前記テスト結果と前記テストパターンとを比較して前記被テスト回路の不良個所を検出し、前記出力手段は、前記比較手段の検出結果を保持し、前記第１のクロックに同期して出力する構成にしている。
【００２４】
このような構成を採用したことにより、比較手段が被テスト回路の不良個所を検出すると、この検出結果が出力手段に保持され、第１のクロックに同期して外部へ出力される。
【００２５】
請求項４に係る発明では、請求項１〜３のいずれか１項のテスト回路において、前記被テスト回路は、半導体メモリである。
【００２６】
請求項５に係る発明では、半導体集積回路装置において、請求項１〜４のいずれか１項のテスト回路と、前記第１のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、前記テスト回路に供給するための前記第２のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられている。
【００２７】
このような構成を採用したことにより、テスト回路により、第２のクロックに同期して被テスト回路のテストが行われている間、これと並行して、第１のクロックを用いてロジック回路のテストが行える。
【００２８】
請求項６に係る発明では、請求項５の半導体集積回路装置を用いたテスト方法において、第１のステップにおいて、前記第１のクロックに同期して、前記被テスト回路に対するテストモードを設定する。第２のステップにおいて、前記第２のクロックに同期して、前記テスト回路により前記被テスト回路をテストする。第３のステップにおいて、前記第２のステップ期間中に前記第２のステップと並行して、前記第１のクロックに同期して前記ロジック回路に対するテストを行う。
【００２９】
請求項７に係る発明では、請求項２〜４のいずれか１項のテスト回路と、前記第１のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、前記テスト回路に供給するための前記第２のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられた半導体集積回路装置を用いたテスト方法において、次のような第１〜第４のステップを行う。
【００３０】
先ず、第１のステップにおいて、前記第１のクロックに同期して、前記被テスト回路に対するテストモードを設定する。第２のステップにおいて、前記第２のクロックに同期して、前記テスト回路により前記被テスト回路をテストする。第３のステップにおいて、前記第２のステップと並行して、前記第１のクロックを用いて前記ロジック回路に対するテストを行う。その後、第４のステップにおいて、前記第２のクロックに同期して前記テスト回路から前記テストパターン終了信号が出力されると、このテストパターン終了信号をテスタによりモニタして前記第３のステップを終了し、前記テスト回路から出力される被テスト回路のテストデータを用い、前記テスタにより前記第１のクロックに同期して前記被テスト回路のパス・フェイルチェックを行う。
【００３１】
【発明の実施の形態】
【００３２】
［第１の実施形態］
【００３３】
（構成）
【００３４】
図１は、本発明の第１の実施形態を示すテスト回路（例えば、ＢＩＳＴ回路）の概略の構成図である。
【００３５】
このＢＩＳＴ回路４０は、従来の図１１のようなテスタ３５を用いて被テスト回路（例えば、半導体メモリの一つである図１２のようなＳＤＲＡＭ２０）をテストする回路であり、入力手段（例えば、ＢＩＳＴ制御回路５０）を有し、この出力側にパターン生成手段（例えば、パターン生成回路６０）及び比較手段（例えば、データ比較器７０）が接続されている。さらに、データ比較器７０の出力側に、出力手段（例えば、出力制御回路８０）が接続されている。これらのＢＩＳＴ制御回路５０、パターン生成回路６０、データ比較器７０、及び出力制御回路８０は、例えば、同一の半導体基板に形成されている。
【００３６】
ＢＩＳＴ制御回路５０は、ＳＤＲＡＭ２０に対するテストモードを選択するためのデータ（例えば、ＪＴＡＧ規格に準拠した標準シリアルインタフェース用のデータであって、テスタ３５から供給される４０ＭＨｚ程度の第１のクロックであるテストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉ）を入力し、テストクロックｔｃｋに同期してそのテストモード選択結果（例えば、ＢＩＳＴ制御信号ｃｔｒｌ）をパターン生成回路６０へ出力する回路である。
【００３７】
パターン生成回路６０は、ＢＩＳＴ制御信号ｃｔｒｌ、及び外部から供給される第２のクロック（例えば、１００ＭＨｚ以上の外部クロックｅｘｃｋ）を入力し、ＢＩＳＴ制御信号ｃｔｒｌに応答し、外部クロックｅｘｃｋに同期してテストパターン（例えば、ＳＤＲＡＭ２０の入力信号であるクロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｉｎ）を生成し、それをＳＤＲＡＭ２０へ出力すると共に、その入力データｄｉｎを期待値としてデータ比較器７０へ出力する回路である。
【００３８】
データ比較器７０は、外部クロックｅｘｃｋに同期してＳＤＲＡＭ２０のテスト結果である出力データｄｏｕｔを入力すると共に、ＢＩＳＴ制御信号ｃｔｒｌとＳＤＲＡＭ２０に与えられたテストパターン（例えば、期待値である入力データｄｉｎ）とを入力し、入力データｄｉｎと出力データｄｏｕｔとの一致／不一致を比較して比較結果ｃｏｍｐｏｕｔを出力制御回路８０へ出力する回路である。
【００３９】
出力制御回路８０は、比較結果ｃｏｍｐｏｕｔを入力して保持し、入力されたテスト  クロックｔｃｋに同期して、その比較結果ｃｏｍｐｏｕｔに対応するテストデータ出力  信号ｔｄｏをテスタ３５へ出力する回路である。
【００４０】
図２は、図１のＢＩＳＴ回路４０の内部回路を示す概略の構成図である。
【００４１】
ＢＩＳＴ制御回路５０は、テストアクセスポート（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ、以下「ＴＡＰ」という。）コントローラ５１を有し、この出力側に制御レジスタ５２が接続されている。ＴＡＰコントローラ５１は、シリアルなテストクロックｔｃｋ及びテストモード信号ｔｍｓを入力し、レジスタ制御信号ｓ５１を制御レジスタ５２へ出力する回路である。制御レジスタ５２は、制御信号ｓ５１に基づき、シリアルなテストデータ入力信号ｔｄｉを取り込んでパラレルな信号に変換し、起動信号である論理“Ｈ”のＢＩＳＴ制御信号ｃｔｒｌをパターン生成回路及びデータ比較器７０へ出力する回路である。
【００４２】
パターン生成回路６０は、ＢＩＳＴ  制御信号ｃｔｒとテスタ３５等から与えられるリセット信号ｔｒｓｔとを入力するデータラッチ回路６１を有し、この出力側にステートマシン６２が接続されている。ステートマシン６２の入力側には、バッファ６３が接続され、さらに、そのステートマシン６２の出力側に、コマンド生成回路６４、アドレス生成回路６５、及びデータ生成回路６６が接続されている。
【００４３】
データラッチ回路６１は、制御レジスタ５２からのＢＩＳＴ制御信号ｃｔｒｌが“Ｈ”になると、これをラッチして保持し、リセット信号ｔｒｓｔが入力されと、ラッチが解除される回路である。この出力側に接続されたステートマシン６２は、ラッチ回路６１から“Ｈ”が与えられると動作し、入力される外部クロックｅｘｃｋに同期して複数種類のステートを生成し、コマンド生成回路６４、アドレス生成回路６５及びデータ生成回路６６を制御するための制御信号を出力する回路である。テートマシン６２の入力側に接続されたバッファ６３は、外部クロックｅｘｃｋを駆動してクロックｓｃｋをＳＤＲＡＭ２０へ与える回路である。
【００４４】
ステートマシン６２の制御により、コマンド生成回路６３でコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが生成され、アドレス生成回路６５でアドレスａｄｒが生成され、データ生成回路６６で入力データｄｉｎが生成され、これらのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ等がＳＤＲＡＭ２０に与えられるようになっている。
【００４５】
データ比較器７０は、ＢＩＳＴ制御信号ｃｔｒｌにより動作し、外部クロックｅｘｃｋに同期してＳＤＲＡＭ２０の出力データｄｏｕｔを取り込むフリップフロップ（以下「ＦＦ」という。）７１を有している。ＦＦ７１の出力側には、データ比較用の２入力の排他的論理和ゲート（以下「ＥＸＯＲ」という。）７２、データ比較用の多入力のＥＸＯＲ７３、及びデータ保持用のデータラッチ回路７４が縦続接続されている。
【００４６】
ＥＸＯＲ７２は、ＦＦ７１で取り込んだＳＤＲＡＭ２０の出力データｄｏｕｔと、データ生成回路６６から与えられる期待値の入力データｄｉｎとを比較し、両入力が不一致の時には出力が“Ｈ”となり、両入力が一致するときには出力が“Ｌ”となる回路である。ＥＸＯＲ７２の出力側に接続されたＥＸＯＲ７３は、ＥＸＯＲ７１の出力信号と他の信号とを比較して比較結果ｓ７３を出力する回路であり、この出力側にデータラッチ回路７４が接続されている。データラッチ回路７４は、ＥＸＯＲ７３の比較結果ｓ７３の“Ｈ”をラッチして保持し、“Ｈ”の比較結果ｃｏｍｐｏｕｔを出力制御回路８０へ出力し、リセット信号ｔｒｓｔにより  ラッチ状態が解除される回路である。比較結果ｃｏｍｐｏｕｔの“Ｈは、出力制御回路  ８０によりラッチされ、このラッチ内容に対応するシリアルなテストデータ出力信号ｔｄｏが、テストクロックｔｃｋに同期してテスタ８５へ出力されるようになっている。
【００４７】
データラッチ回路６１及び７４は、例えば、同一の回路で構成されている。
【００４８】
図３は、図２中のデータラッチ回路６１の構成例を示す回路図である。
【００４９】
このデータラッチ回路６１では、入力されるＢＩＳＴ制御信号ｃｔｒｌが、３段のインバータ６１ａ，６１ｂ，６１ｃで遅延され、この遅延結果とＢＩＳＴ制御信号ｃｔｒｌとから、ＮＡＮＤゲート６１ｄによって否定論理積が求められる。この論理結果は、たすき掛け接続された２つのＮＡＮＤゲート６１ｅ，６１ｆからなるＦＦにより、保持される。
【００５０】
（テスト方法）
【００５１】
図４は、図１のＢＩＳＴ回路４０を用いたＳＤＲＡＭ２０のテスト方法の一例を示す動作波形図である。この動作波形図では、ＳＤＲＡＭ２０の読み出し動作の例が示されている。
【００５２】
先ず、ＳＤＲＡＭ２０をテスタするための書き込み動作を簡単に説明する。
【００５３】
テスタ３５からシリアルなテストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉを出力して、ＢＩＳＴ回路４０へ供給すると共に、外部クロックｅｘｃｋを外部からＢＩＳＴ回路４０へ供給する。すると、ＢＩＳＴ回路４０内において、テストクロックｔｃｋに同期して、ＢＩＳＴ制御回路５０からＢＩＳＴ制御信号ｃｔｒｌが出力される。
【００５４】
このＢＩＳＴ制御信号ｃｔｒｌをトリガにして、パターン生成回路６０が動作し、外部クロックｅｘｃｋに同期してクロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｉｎが生成され、ＳＤＲＡＭ２０に供給される。供給された入力データｄｉｎは、図１２のメモリセルアレイ３１−１，３１−２内のメモリセルに順次書き込まれていく。
【００５５】
次に、図４を参照しつつ、ＳＤＲＡＭ２０の読み出し動作を説明する。
【００５６】
図４の時刻ｔ０において、テスタ３５からＢＩＳＴ回路４０へ、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉを供給すると、このテストモード信号ｔｍｓ及びテストデータ入力信号ｔｄｉより、テストパターン、アドレススキャン法等のテストモードを決定するためのデータが、ＢＩＳＴ制御回路５０に入力される。外部から供給された外部クロックｅｘｃｋは、パターン生成回路６０内のバッファ６３により駆動され、その外部クロックｅｘｃｋに同期したクロックｓｃｋが出力されてＳＤＲＡＭ２０に与えられる。
【００５７】
時刻ｔ１において、ＢＩＳＴ制御回路５０では、ＴＯＰコントローラ５１によってテストモードが選択され、この選択結果に対応したＢＩＳＴ制御信号ｃｔｒｌの“Ｈ”が、テストクロックｔｃｋに同期して制御レジスタ５２から出力され、パターン生成回路６０及びデータ比較器７０へ供給される。
【００５８】
時刻ｔ２において、パターン生成回路６０では、ＢＩＳＴ制御信号ｃｔｒｌの“Ｈ”がデータラッチ回路６１にラッチされて保持され、ステートマシン６２が外部クロックｅｘｃｋに同期して動作する。このステートマシン６２の制御により、外部クロックｅｘｃｋに同期して、コマンド生成回路６３でコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが生成されると共に、アドレス生成回路６５でアドレスａｄｒが生成され、これらのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ及びアドレスａｄｒがＳＤＲＡＭ２０に与えられる。さらに、データ生成回路６６で入力データｄｉｎが生成され、ＳＤＲＡＭ２０及びデータ比較器７０に与えられる。
【００５９】
ＳＤＲＡＭ２０では、時刻ｔ２で制御信号ｃｓｂが“Ｌ”、制御信号ｒａｓｂが“Ｌ”になり、その後、制御信号ｃａｓｂが“Ｌ”になると、図１２のメモリセルアレイ３１−１，３１−２に書き込まれていたテスト用のデータＱ１，Ｑ２，Ｑ３，・・・が順次読み出され、この出力データｄｏｕｔがデータ比較器７０に与えられる。
【００６０】
データ比較器７０では、ＢＩＳＴ制御信号ｃｔｒｌによってＦＦ７１が動作し、このＦＦ７１により、外部クロックｅｘｃｋに同期して出力データｄｏｕｔが取り込まれる。取り込まれた出力データｄｏｕｔは、ＥＸＯＲ７２，７３により、期待値の入力データｄｉｎと比較される。出力データｄｏｕｔと期待値の入力データｄｉｎとが一致するときには、ＥＸＯＲ７３の比較結果ｓ７３が“Ｌ”、不一致のときには比較結果ｓ７３が“Ｈ”となる。
【００６１】
例えば、時刻ｔ３において、ＳＤＲＡＭ２０の出力データｄｏｕｔのＱ３が不良の場合、外部クロックｅｘｃｋに同期して生成された比較結果ｓ７３が“Ｈ”となり、この“Ｈ”がデータラッチ回路７４でラッチされて保持される。そのため、、データラッチ回路７４から出力された比較結果ｃｏｍｐｏｕｔは、時刻ｔ３以降  、“Ｈ”状態に保持される。
【００６２】
時刻ｔ４において、出力制御回路８０では、テストクロックｔｃｋに同期して比較結果ｃｏｍｐｏｕｔの“Ｈ”をラッチし、“Ｈ”のテストデータ出力信号ｔｄｏを  時刻ｔ４以降保持して出力し、テスタ３５に与える。テスタ３５では、テストデータ出力信号ｔｄｏにてＳＤＲＡＭ２０のパス・フェイル判定を行うことができる。
【００６３】
このように、時刻ｔ０〜ｔ１の期間と時刻ｔ４以降の期間とにおいて、図１のＢＩＳＴ回路４０がテストクロックｔｃｋに同期して動作し、時刻ｔ１〜ｔ４の期間において、ＢＩＳＴ回路４０が外部クロックｅｘｃｋに同期して動作する。
【００６４】
（効果）
【００６５】
この第１の実施形態では、次の（ａ）、（ｂ）のような効果がある。
【００６６】
（ａ）  テストクロックｔｃｋとは非同期の外部クロックｅｘｃｋをＢＩＳＴ回路４０に供給し、この外部クロックｅｘｃｋをパターン生成回路６０内のバッファ６３を通して、被試験メモリの実動作周波数のクロックｓｃｋをＳＤＲＡＭ２０に与えるようにしたので、従来不可能であった実動作周波数テストを容易に実現できる。
【００６７】
（ｂ）  ＢＩＳＴ制御回路５０から出力されるＢＩＳＴ制御信号ｃｔｒｌが“Ｈ”になると、この“Ｈ”をパターン生成回路６０内のデータラッチ回路６１でラッチして保持し、同様に、データ比較器７０内において、ＥＸＯＲゲート７３の比較結果ｓ７３が不良状態の“Ｈ”になると、この“Ｈ”をデータラッチ回路７４でラッチして保持するようにしている。そのため、テストクロックｔｃｋと外部クロックｅｘｃｋとの２系統の非同期クロック間のデータ授受を、複雑な回路を必要とせずに、簡単なデータラッチ回路６１，７４のみで可能になる。従って、外部クロックｅｘｃｋの周波数は、いかなる制限を受けることもなく、任意の周波数を設定することができる。
【００６８】
［第２の実施形態］
【００６９】
（構成）
【００７０】
図５は、本発明の第２の実施形態を示すテスト回路（例えば、ＢＩＳＴ回路）の概略の構成図、及び図６は、図５のＢＩＳＴ回路の内部回路を示す概略の構成図である。この図５及び図６において、第１の実施形態を示す図１及び図２中の要素と共通の要素には共通の符号が付されている。
【００７１】
このＢＩＳＴ回路４０Ａが第１の実施形態のＢＩＳＴ回路４０と異なる点は、第１の実施形態のパターン生成回路６０に代えて、テストパターン終了信号ｔｅｓｔｅｎｄを出力できるパターン生成回路６０Ａを設けたことである。
【００７２】
この第２の実施形態のパターン生成回路６０Ａでは、図６に示すように、図２のパターン生成回路６０内に、新たに、テストパターン終了信号ｔｅｓｔｅｎｄを出力  するための回路（例えば、論理回路６７）を設けた構成になっている。論路回路６７は、コマンド生成回路６４の出力とアドレス生成回路６５の出力との論理を求めて、テストパターンの終了を検出し、このテストパターン終了信号ｔｅｓｔｅｎｄ  を外部のテスタ３５等へ出力する回路である。
【００７３】
その他の構成は、第１の実施形態と同様である。
【００７４】
（テスト方法）
【００７５】
図７は、図５のＢＩＳＴ回路４０Ａを用いたＳＤＲＡＭ２０のテスト方法の一例を示す動作波形図である。この動作波形図では、第１の実施形態の動作波形を示す図４と同様に、ＳＤＲＡＭ２０の読み出し動作の例が示されている。
【００７６】
先ず、第１の実施形態と同様にして、テストデータをＳＤＲＡＭ２０に書き込む。
【００７７】
次に、図７に示すように、ＳＤＲＡＭ２０からテストデータの読み出しが行われる。ここで、図７の時刻ｔ０〜ｔ４までは、図４と同様の動作が行われる。
【００７８】
即ち、時刻ｔ０において、テスタ３５からＢＩＳＴ回路４０Ａへ、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉが供給される。外部から供給された外部クロックｅｘｃｋは、パターン生成回路６０Ａ内のバッファ６３により駆動され、その外部クロックｅｘｃｋに同期したクロックｓｃｋが出力されてＳＤＲＡＭ２０に与えられる。
【００７９】
時刻ｔ１において、制御レジスタ５２から、ＢＩＳＴ制御信号ｃｔｒｌの“Ｈ”が、テストクロックｔｃｋに同期して出力され、パターン生成回路６０及びデータ比較器７０へ供給される。
【００８０】
時刻ｔ２において、パターン生成回路６０Ａでは、ＢＩＳＴ制御信号ｃｔｒｌの“Ｈ”がデータラッチ回路６１にラッチされて保持され、ステートマシン６２の制御により、外部クロックｅｘｃｋに同期して、コマンド生成回路６３でコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが生成されると共に、アドレス生成回路６５でアドレスａｄｒが生成され、これらのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ及びアドレスａｄｒがＳＤＲＡＭ２０に与えられる。さらに、データ生成回路６６で入力データｄｉｎが生成され、ＳＤＲＡＭ２０及びデータ比較器７０に与えられる。すると、ＳＤＲＡＭ２０に書き込まれていたテスト用のデータＱ１，Ｑ２，Ｑ３，・・・が順次読み出され、この出力データｄｏｕｔがデータ比較器７０に与えられる。
【００８１】
データ比較器７０内のＥＸＯＲ７２，７３により、出力データｄｏｕｔと期待値の入力データｄｉｎとが比較される。例えば、時刻ｔ３において、ＳＤＲＡＭ２０の出力データｄｏｕｔのＱ３が不良の場合、比較結果ｓ７３が“Ｈ”となり、この“Ｈ”がデータラッチ回路７４でラッチされて保持される。
【００８２】
時刻ｔ４において、出力制御回路８０により、テストクロックｔｃｋに同期して比較結果ｃｏｍｐｏｕｔの“Ｈ”がラッチされ、“Ｈ”のテストデータ出力信号ｔｄ  ｏが出力される。
【００８３】
時刻ｔ５において、パターン生成回路４０Ａ内のコマンド生成回路６４及びアドレス生成回路６５により、最終のコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ及びアドレスａｄｒが生成され、論理回路６７に与えられると共に、ＳＤＲＡＭ２０へ供給される。これにより、ＳＤＲＡＭ２０のプリチャージが行われ、活性化した“Ｈ”のワード線が“Ｌ”に引き下げられる等の読み出し終了の処理が行われる。
【００８４】
その後、時刻ｔ６において、論理回路６７により、テストパターンの終了を示すテストパターン終了信号ｔｅｓｔｅｎｄが生成され、外部のテスタ３５へ出力される  。
【００８５】
（効果）
【００８６】
この第２の実施形態では、第１の実施形態と同様の効果がある他に、次の（ｃ）のような効果もある。
【００８７】
（ｃ）  テストパターン終了信号ｔｅｓｔｅｎｄを出力するための論理回路６７を、パターン生成回路４０Ａ内に設けたので、そのテストパターン終了信号ｔｅｓｔｅｎｄをＢＩＳＴ回路４０Ａの外部に出力することにより、従来、不可能であっ  たＢＩＳＴ回路の内部動作の終了をテスタ３５にてモニタ（検知）できる。これにより、テスタ３５側におけるテストプログラムの作成が容易になる。
【００８８】
［第３の実施形態］
【００８９】
（構成）
【００９０】
図８は、第２の実施形態の図５のＢＩＳＴ回路４０Ａを搭載した本発明の第３の実施形態を示す半導体集積回路装置（例えば、システムＬＳＩ）の構成例の概略の構成図である。
【００９１】
このシステムＬＳＩ１００では、コントロールチップ１１０と図５のＳＤＲＡＭ２０とが、同一のパッケージ内に収容されている。コントロールチップ１１０は、図５のＢＩＳＴ回路４０Ａと、外部クロックｅｘｃｋを発生するクロック発生手段（例えば、オシレータ（発振回路）１１１）と、ロジック回路１１２とを有し、これらが同一の半導体基板上に形成されている。
【００９２】
ＢＩＳＴ回路４０Ａは、テストクロックｔｃｋ、テストモード信号ｔｍｓ、テストデータ入力信号ｔｄｉ、外部クロックｅｘｃｋ、及びＳＤＲＡＭ２０の出力データｄｏｕｔを入力し、テストデータ出力信号ｔｄｏ、テストパターン終了信号ｔｅｓｔｅｎｄ、及びＳＤＲＡＭ２０の入力信号（クロックｓｃｋ、コマンドｃｓｂ  ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、入力データｄｏｕｔ）を出力する回路である。ロジック回路１１２は、テスタ３５から出力されるテストクロックｔｃｋ及びテスト信号ｔｓを入力し、テスト結果ｔｏｕｔをテスタ３５へ出力する回路である。ＳＤＲＡＭ２０は、クロックｓｃｋ  、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｏｕｔを入力し、出力データｄｏｕｔを出力する半導体メモリである。
【００９３】
（テスト方法）
【００９４】
図９は、図８のシステムＬＳＩ１００のテスト方法を示すテストフローチャートである。
【００９５】
テストがスタートし、ステップＳＴ１において、テスタ３５からテストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉをシステムＬＳＩ１００へ供給すると、テストクロックｔｃｋに同期して、テストモード信号ｔｍｓ及びテストデータ入力信号ｔｄｉにより、テストパターン、アドレススキャン方法等のテストモードを決定するためのデータがＢＩＳＴ回路４０Ａに入力され、このＢＩＳＴ回路４０Ａが活性化する。
【００９６】
ステップＳＴ２において、活性化されたＢＩＳＴ回路４０Ａは、ステップＳＴ１でのテストモードに従い、オシレータ１１１から供給される外部クロックｅｘｃｋに同期して、ＳＤＲＡＭ２０に供給するためのクロックｓｃｋ  、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、及びアドレスａｄｒを生成し、ＳＤＲＡＭ２０のテストを行う。このステップＳＴ２の期間のテスト中は、テストクロックｔｃｋには依存しない。
【００９７】
ステップＳＴ３〜ＳＴ５において、ステップＳＴ２と並行して、テスタ３５からロジック回路１１２へテスト信号ｔｓを供給し、テストクロックｔｃｋを使ってロジック回路１１２の様々な周波数のテストを行う。
【００９８】
ステップＳＴ６において、外部クロックｅｘｃｋに同期して、ＢＩＳＴ回路４０Ａから、ＳＤＲＡＭ２０のテストが終了したことを知らせるテストパターン終了信号ｔｅｓｔｅｎｄが出力される。
【００９９】
ステップＳＴ７において、テスタ３５は、テストが終了したことを受けて、テストクロックｔｃｋに同期して、テストデータ出力信号ｔｄｏにてＳＤＲＡＭ２０のパス・フェイルの判定を行い、テストを終了する。
【０１００】
（効果）
【０１０１】
この第３の実施形態では、次の（１）、（２）のような効果がある。
【０１０２】
（１）  テストクロックｔｃｋとは別系統の外部クロックｅｘｃｋを発生するオシレータ１１１を、コントロールチップ１１０に設けたので、ＳＤＲＡＭ２０とロジック回路１１２をそれぞれ独立に制御できる。これにより、ＳＤＲＡＭ２０とロジック回路１１２の並行テストが可能となる。さらに、並行テスト時において、ＳＤＲＡＭ２０には特定の周波数を与え、ロジック回路１１２は様々な周波数を与えることが可能である。これらのことから、テスト時間の大幅な短縮が期待できる。
【０１０３】
（２）  コントロールチップ１１０からテストパターン終了信号ｔｅｓｔｅｎｄを出  力する構成にしたので、並行テスト時のテスタ３５での複雑な制御を容易にできる。
【０１０４】
［第４の実施形態］
【０１０５】
（構成）
【０１０６】
図１０は、本発明の第２の実施形態の図５のＢＩＳＴ回路４０Ａを搭載した本発明の第４の実施形態を示す半導体集積回路装置（例えば、システム基板）の構成例の概略の構成図である。この図１０において、第３の実施形態を示す図８中の要素と共通の要素には共通の符号が付されている。
【０１０７】
このシステム基板２００は、システムＬＳＩ１００Ａと、外部クロックｅｘｃｋを発生させるクロック発生手段（例えば、水晶発振器等の発振器）１１１Ａとが、同一の基板上に搭載されている。
【０１０８】
システムＬＳＩ１００Ａは、コントロールチップ１１０Ａと図５のＳＤＲＡＭ２０とが、同一のパッケージ内に収容されている。コントロールチップ１１０Ａは、図５のＢＩＳＴ回路４０Ａと、ロジック回路１１２とを有し、これらが同一の半導体基板上に形成されている。
【０１０９】
第３の実施形態とほぼ同様に、ＢＩＳＴ回路４０Ａは、テスタ３５から供給されるテストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉと、発振器１１１Ａから供給される外部クロックｅｘｃｋと、ＳＤＲＡＭ２０の出力データｄｏｕｔとを所定のタイミングで入力し、テストデータ出力信号ｔｄｏ、テストパターン終了信号ｔｅｓｔｅｎｄ、及びＳＤＲＡＭ２０の入力信号  （クロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、入力データｄｏｕｔ）を所定のタイミングで出力する回路である。ロジック回路１１２は、テスタ３５から供給されるテストクロックｔｃｋ及びテスト信号ｔｓを入力し、テストを行った後に、テスト結果ｔｏｕｔをテスタ３５へ出力する回路である。ＳＤＲＡＭ２０は、クロックｓｃｋ  、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｏｕｔを入力し、出力データｄｏｕｔを出力する半導体メモリである。
【０１１０】
（テスト方法）
【０１１１】
図１０のシステム基板２００では、第３の実施形態の図９と同様にしてテストが行われる。
【０１１２】
（効果）
【０１１３】
この第４の実施形態では、第３の実施形態の効果（１）、（２）と同様の効果が得られる他に、次の（３）のような効果もある。
【０１１４】
（３）  システムＬＳＩ１００Ａの外部に発振器１１１Ａを設けたので、システムＬＳＩ１００Ａのチップ面積を低減できる。
【０１１５】
［利用形態］
【０１１６】
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（ｉ）〜（ｉｉｉ）のようなものがある。
【０１１７】
（ｉ）  図２及び図６において、出力手段である出力制御回路８０を省略し、こ  の出力機能をデータラッチ回路７４に持たせるようにしても良い。この場合、出力手段となるデータラッチ回路７４は、ＥＸＯＲ７３の“Ｈ”の比較結果ｓ７３をラッチし、テストクロックｔｃｋに同期してその“Ｈ”をテストデータ出力信号ｔｄｏとして出力する構成にすれば良い。これにより、回路構成が簡単になる。
【０１１８】
（ｉｉ）  図８において、オシレータ１１１に代えて、ＰＬＬ回路等の他のクロック発生手段を設けても良い。
【０１１９】
（ｉｉｉ）  被テスト回路としてＳＤＲＡＭ２０を用いたが、本発明では、ＳＲＡ  Ｍ、フラッシュＲＯＭ、マスクＲＯＭ  等の他の半導体メモリや、あるいはロジック回路等の半導体集積回路といった種々の被テスト回路に適用できる。
【０１２０】
【発明の効果】
【０１２１】
以上詳細に説明したように、請求項１、３、４に係る発明によれば、第１のクロックとは非同期の第２のクロックに同期してテストパターンを生成し、このテストパターンにより被テスト回路のテストを行うようにしたので、第２のクロックの周波数を、被テスト回路の実動作周波数に合わせれば、被テスト回路に対する実動作周波数テストを容易に実現できる。しかも、比較結果を出力手段に保持し、第１のクロックに同期して外部へ出力すうようにしたので、第１のクロックと第２のクロックとの２系統の非同期クロック間のデータ授受を、複雑な回路を必要とせずに、簡単かつ的確に行える。従って、第２のクロックの周波数は、いかなる制限を受けることもなく、任意の周波数を設定することができる。
【０１２２】
請求項２に係る発明によれば、テストパターン終了信号の出力が行えるパターン生成手段を有するので、そのテストパターン終了信号を外部に出力することにより、例えば、テスト回路の内部動作の終了を外部のテスタにてモニタできる。これにより、テスタ側におけるテストプログラムの作成が容易になる。
【０１２３】
請求項５に係る発明によれば、第１のクロックとは別系統の第２のクロックを発生するクロック発生手段を設けたので、被テスト回路とロジック回路をそれぞれ独立に制御できる。これにより、被テスト回路とロジック回路の並行テストが可能となる。さらに、並行テスト時において、被テスト回路には特定の周波数を与え、ロジック回路に様々な周波数を与えることが可能である。これらのことから、テスト時間の大幅な短縮が期待できる。又、半導体集積回路装置からテストパターン終了信号を出力する構成にすると、例えば、並行テスト時のテスタでの複雑な制御を容易にできる。
【０１２４】
請求項６に係る発明によれば、２系統のクロックを用いて容易に、被テスト回路とロジック回路をそれぞれ独立かつ並列にテストできる。しかも、並行テスト時において、被テスト回路には特定の周波数を与え、ロジック回路に様々な周波数を与えることが可能であるので、テスト時間の大幅な短縮が期待できる。
【０１２５】
請求項７に係る発明によれば、テストパターン終了信号をテスタでモニタして処理を行うようにしているので、並行テスト時の複雑な制御を容易にできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＢＩＳＴ回路の構成図である。
【図２】図１のＢＩＳＴ回路の内部回路の構成図である。
【図３】図２中のデータラッチ回路の回路図である。
【図４】図１の動作波形図である。
【図５】本発明の第２の実施形態を示すＢＩＳＴ回路の構成図である。
【図６】図５のＢＩＳＴ回路の内部回路の構成図である。
【図７】図５の動作波形図である。
【図８】本発明の第３の実施形態を示すシステムＬＳＩの構成図である。
【図９】図８のテストフローチャートである。
【図１０】本発明の第４の実施形態を示すシステム基板の構成図である。
【図１１】従来のＢＩＳＴ回路の構成図である。
【図１２】図１１中のＳＤＲＡＭの構成図である。
【符号の説明】
２０      ＳＤＲＡＭ
３５      テスタ
４０，４０Ａ        ＢＩＳＴ回路
５０      ＢＩＳＴ制御回路
６０      パターン生成回路
７０      データ比較器
８０      出力制御回路
１００，１００Ａ      システムＬＳＩ
１１０      コントロールチップ
１１１      オシレータ
１１１Ａ      発振器
１１２      ロジック回路
２００      システム基板
【図１】
0003544203.tif 000002
【図２】
0003544203.tif 000003
【図３】
0003544203.tif 000004
【図４】
0003544203.tif 000005
【図５】
0003544203.tif 000006
【図６】
0003544203.tif 000007
【図７】
0003544203.tif 000008
【図８】
0003544203.tif 000009
【図９】
0003544203.tif 000010
【図１０】
0003544203.tif 000011
【図１１】
0003544203.tif 000012
【図１２】
0003544203.tif 000013