(57)【特許請求の範囲】
【請求項１】
複数台の試験パターン発生器から発生される試験データ信号を第１のインターリーブ回路を介して被試験メモリにインターリーブ動作により書き込み、この被試験メモリから試験結果のデータを第２のインターリーブ回路を介してインターリーブ動作により読み出して複数台の論理比較器に振り分けて印加し、これら論理比較器において試験結果のデータと上記試験パターン発生器から供給される期待値データとを比較し、比較結果がフェイルのときにフェイルデータを含むインターリーブサイクルのデータを複数台の不良解析メモリに振り分けて格納するようにした半導体メモリの試験方法において、
上記複数台の論理比較器からフェイルデータと共にフェイルの発生を示すフェイルマーク信号を発生させ、このフェイルマーク信号をもフェイルデータと対応させて上記複数台の不良解析メモリに格納し、被試験メモリの試験終了後に上記不良解析メモリからフェイルマーク信号を順次に読み出してフェイルの発生したデータサイクルを特定するようにしたことを特徴とする半導体メモリ試験方法。
【請求項２】
上記インターリーブ動作は４−ウエイ、８−ウエイ或いは１６−ウエイのインターリーブ動作であることを特徴とする請求項１に記載の半導体メモリ試験方法。
【請求項３】
複数台の試験パターン発生器から発生される試験データ信号を第１のインターリーブ回路を介して被試験メモリにインターリーブ動作により書き込み、この被試験メモリから試験結果のデータを第２のインターリーブ回路を介してインターリーブ動作により読み出して複数台の論理比較器に振り分けて印加し、これら論理比較器において試験結果のデータと上記試験パターン発生器から供給される期待値データとを比較し、比較結果がフェイルのときにフェイルデータを含むインターリーブサイクルのデータを複数台の不良解析メモリに振り分けて格納するようにした半導体メモリ試験装置において、
上記複数台の論理比較器は上記フェイルデータに基づいてフェイルが発生したことを示すフェイルマーク信号を発生する回路を有し、
上記複数台の不良解析メモリは対応する論理比較器から発生されるフェイルマーク信号を上記フェイルデータと対応させて格納する格納領域を有する、
ことを特徴とする半導体メモリ試験装置。
【請求項４】
上記インターリーブ動作は４−ウエイ、８−ウエイ或いは１６−ウエイのインターリーブ動作であることを特徴とする請求項３に記載の半導体メモリ試験装置。
【請求項５】
上記フェイルマーク信号を計数して計数値の下位ビットを出力するフェイルカウンタと、
フェイル数の規定値が格納され、かつその下位ビットを出力する規定値格納レジスタと、
上記フェイルカウンタの下位ビット出力と上記規定値格納レジスタの下位ビット出力とを加算する加算器と、
上記加算器の加算結果に定数を加算してこの加算結果の下位ビットを出力する定数加算回路と、
上記加算器の下位ビット出力及び上記定数加算回路の下位ビット出力が印加され、かつ上記規定値格納レジスタの下位ビットにより上記加算器の出力又は上記定数加算回路の出力を切り替えて出力するマルチプレクサと、
をさらに含むことを特徴とする請求項３に記載の半導体メモリ試験装置。
【請求項６】
上記フェイルカウンタは上記フェイルマーク信号を計数してこの計数値の下位２ビットを出力し、
上記規定値格納レジスタは上記フェイル数規定値の最下位ビット及び下位２ビットを出力し、
上記加算器は上記フェイルカウンタの下位２ビット出力と上記規定値格納レジスタの下位２ビット出力とを加算してこの加算結果の下位２ビットを出力し、
上記定数加算回路は上記加算器の下位２ビット出力に２を加算し、
上記マルチプレクサは、上記加算器の下位２ビット出力及び上記定数加算回路の下位２ビット出力が印加され、上記規定値格納レジスタの最下位ビット出力により上記加算器の加算結果又は上記定数加算回路の加算結果を切り替えて出力する、
ことを特徴とする請求項５に記載の半導体メモリ試験装置。
【請求項７】
上記フェイルカウンタは上記フェイルマーク信号を計数してこの計数値の下位３ビットを出力し、
上記規定値格納レジスタは上記フェイル数規定値の下位２ビット及び下位３ビットを出力し、
上記加算器は上記フェイルカウンタの下位３ビット出力と上記規定値格納レジスタの下位３ビット出力とを加算してこの加算結果の下位３ビットを出力し、
上記定数加算回路は上記加算器の下位３ビット出力に２を加算する回路と、４を加算する回路と、６を加算する回路との３つの回路より構成され、
上記マルチプレクサは、上記加算器の下位３ビット出力及び上記定数加算回路の３つの回路のそれぞれの下位３ビット出力が印加され、上記規定値格納レジスタの下位２ビット出力により上記加算器の加算結果又は上記定数加算回路の加算結果を切り替えて出力する、
ことを特徴とする請求項５に記載の半導体メモリ試験装置。
【請求項８】
上記フェイルカウンタは上記フェイルマーク信号を計数してこの計数値の下位４ビットを出力し、
上記規定値格納レジスタは上記フェイル数規定値の下位３ビット及び下位４ビットを出力し、
上記加算器は上記フェイルカウンタの下位４ビット出力と上記規定値格納レジスタの下位４ビット出力とを加算してこの加算結果の下位４ビットを出力し、
上記定数加算回路は上記加算器の下位４ビット出力に２を加算する回路と、４を加算する回路と、６を加算する回路と、８を加算する回路と、Ａを加算する回路と、Ｃを加算する回路と、Ｅを加算する回路との７つの回路より構成され、
上記マルチプレクサは、上記加算器の下位４ビット出力及び上記定数加算回路の７つの回路のそれぞれの各下位４ビット出力が印加され、上記規定値格納レジスタの下位３ビット出力により上記加算器の加算結果又は上記定数加算回路の加算結果を切り替えて出力する、
ことを特徴とする請求項５に記載の半導体メモリ試験装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体メモリ試験方法およびこの方法を実施する装置に関し、特に、半導体メモリの試験結果を記憶する不良解析メモリの記憶内容である不良の履歴を円滑に読み出す半導体メモリ試験方法およびこの方法を実施する装置に関する。
【０００２】
【従来の技術】
従来例を図を参照して説明する。
先ず、半導体メモリ試験装置を図１２を参照して簡単に説明する。
半導体メモリ試験装置はタイミング発生器１、試験パターン発生器２、波形整形器３、論理比較器４、不良解析メモリ５により構成され、被試験メモリ６の試験を実施する。試験パターン発生器２は、被試験メモリ６に供給されるアドレス信号ＡＤＳ、試験データ信号ＰＤ、制御信号ＣＳ、期待値データＥＤをタイミング発生器１により発生せしめられる基準クロックＣＫに応答して発生する。これらの信号データは波形整形器３入力され、ここにおいて試験に必要とされる波形に整形されてから被試験メモリ６に印加される。被試験メモリ６は、制御信号ＣＳにより試験データ信号の書き込み読み出し制御を実施される。被試験メモリ６から読みだされる読み出しデータＲＤは論理比較器４に与えられ、ここにおいて試験パターン発生器２から出力される期待値データＥＤと比較され、比較結果である両者の一致、不一致により被試験メモリ６の良否の判定を行う。
【０００３】
不良解析メモリ５は、被試験メモリ６の判定結果が否であったサイクルについての試験パターン発生器２の出力であるシーケンスデータ、即ちアドレス信号ＡＤＳ、試験データ信号ＰＤおよび期待値データＥＤ、フェイルの発生したデータ出力ピンの状態を示すフェイル情報を格納する。試験終了後、この不良解析メモリ５の記憶内容を調査することにより被試験メモリ６のフェイル解析を行う。
【０００４】
上述した通りの従来の半導体メモリ試験装置においては、被試験メモリ６に対して１台の試験パターン発生器２によりアドレス信号ＡＤＳ、試験データ信号ＰＤ、制御信号ＣＳを発生出力し、被試験メモリ６の不良データは１台の不良解析メモリ５に格納される。このことから、被試験メモリ６の良否判定結果がフェイルであったサイクルのシーケンスデータおよびフェイル情報を不良解析メモリ５に格納するには、良否判定結果がフェイルであったサイクルのみを格納するのみでよい。そして、不良解析の際の不良解析メモリ５の記憶内容の読み出しは、不良解析メモリ５の初期アドレスから記憶内容を順に読み出すことによりフェイルの発生した順にデータを読み出すことができる。
【０００５】
そして、半導体メモリの試験においては、一般に、被試験メモリ６のフェイル数をカウントし、カウント数が或る規定値に到達するまで不良解析メモリ５にフェイルデータの格納を実施し、カウント数が規定値に到達するとそれ以上のフェイルデータの格納は停止する、という不良解析メモリ５の使用の仕方が採用されている。この場合、図１３に示される如く、図１２の半導体メモリ試験装置に、論理比較器４の各出力ピンのフェイルのＯＲ数をカウントするカウンタ７、フェイル数規定値格納レジスタ８、規定値とカウンタ値とを比較する比較回路９、およびメモリ制御回路１０が付加される。カウンタ値が規定値より大になった場合、比較回路９はメモリ制御回路１０に書き込み禁止信号を出力し、不良解析メモリ５に対する以降の書き込みを禁止する。
【０００６】
ここで、以上の通りの半導体メモリ試験装置を使用して半導体メモリを高速に試験するには、試験パターン発生器２を高速動作させてアドレス信号ＡＤＳ、試験データ信号ＰＤ、制御信号ＣＳを高速に発生する必要があるが、試験パターン発生器２の高速化には自ずと限度がある。即ち、半導体メモリの高速試験においては、試験パターン発生器２の動作速度が全体の試験速度を制限する要因となっている。そこで、試験パターン発生器２を複数台具備してインターリーブ動作させ、結果的に試験パターンを高速に発生させる半導体メモリ試験装置が構成されている。
【０００７】
この半導体メモリ試験装置を図１４を参照して説明する。図示される通りのｎ台の試験パターン発生器２をインターリーブ動作させると、被試験メモリ６には試験パターン発生器２の台数倍、即ちｎ倍の速度でアドレス信号ＡＤＳ、試験データ信号ＰＤ、制御信号ＣＳを発生出力することができる。試験パターン発生器２1 ないし試験パターン発生器２n において同時に発生出力される被試験メモリ６に印加されるべき入力データ１ないし入力データｎは、試験パターン発生器２の動作レートのｎ倍の動作レートで入力データ１、入力データ２、・・・入力データｎの順にインターリーブ回路７1 に供給される。インターリーブ回路７1 に供給された入力データ１ないし入力データｎは、ここから入力データ１、入力データ２、・・・、入力データｎの順に、試験パターン発生器２の動作レートのｎ倍の動作レートで読み出されて被試験メモリ６に印加される。試験パターン発生器２1 ないし試験パターン発生器２n において同時に発生する入力データ（ｎ＋１）ないし入力データ２ｎも、同様に、インターリーブ回路７1 に供給され、これらのデータは入力データ（ｎ＋１）、入力データ（ｎ＋２）、・・・入力データ２ｎの順に、試験パターン発生器２の動作レートのｎ倍の動作レートで読み出されて被試験メモリ６に印加される。以下、入力データ（２ｎ＋２）以降の入力データについても同様である。入力データは、結局、被試験メモリ６に対して、図１５に示される如く試験パターン発生器２の動作レートのｎ倍の動作レートで印加されることになる。
【０００８】
次いで、図１６を参照するに、インターリーブ回路７1 を介して被試験メモリ６に上述の様に高速に印加された入力データに対する試験結果は、今度は、被試験メモリ６からインターリーブ回路７2 に、入力データの被試験メモリ６に対する印加の順序と同一の順序で試験パターン発生器２の動作レートのｎ倍の動作レートで読み出され、これと同一の順序で論理比較器４1 ないし４n に印加される。論理比較器４1 ないし４n においては、これらの試験結果と試験パターン発生器２1 ないし２n から供給される期待値データ１ないしｎとがそれぞれ比較され、比較結果である読み出しデータ１ないしｎは不良解析メモリ５1 ないし５n に読み出し格納される。読み出し格納の順序は図１６の第１行の被試験メモリ読み出しデータの行に記載される通りの順序であり、読み出し格納はｎ台の不良解析メモリ５1 ないし５n に同時になされる。
【０００９】
【発明が解決しようとする課題】
以上の通りの半導体メモリ試験装置においては、ｎ台の試験パターン発生器２を使用するに際して、ｎ台の不良解析メモリ５を使用している。従って、１個の被試験メモリ６の比較試験結果である読み出しデータはｎ台の不良解析メモリ５1 ないし５n に分散して格納されることになる。そして、このｎ台の不良解析メモリ５に対するデータの格納は、ｎ個のサイクルについてｎ台の不良解析メモリ５1 ないし５n に同時になされる。論理比較器４において比較されてｎ個のサイクルの内の１個のサイクルにフェイルが存在する場合、このフェイルデータは不良解析メモリ５に格納する必要があるが、これを格納しようとすると、上述した通りｎ個のサイクルについて同時に格納操作されるものであるところから、フェイルが存在しないサイクルについても不良解析メモリ５にフェイルではない旨のデータが格納され、結局、ｎサイクル分のデータが格納されることになる。
【００１０】
更に、図１７を参照するに、図１７はフェイルの発生したサイクルのデータを不良解析メモリ５1 ないし５n に格納した場合の各不良解析メモリ５の格納データを示す図であるが、ｎ個のサイクル（１−１）、（２−１）、（３−１）、・・・（ｎ−１）より成る第１のサイクルにおいては、ｎ番目のサイクル（ｎ−１）にフェイルが存在する。第２のサイクルにおいては、１番目のサイクル（１−２）と３番目のサイクル（３−２）にフェイルが存在する。第３のサイクルにおいては、１番目のサイクル（１−３）にフェイルが存在することを示している。しかし、ｎ個のサイクルのデータがすべて格納されているところから、このままでは実際にフェイルの発生したサイクルは何れであるのかを認識特定することができない。
【００１１】
そして、上述した通り、不良解析メモリ５は、フェイル数をカウントし、カウント数が或る規定値に到達するまでデータを格納するという使用のされ方をする場合があるが、ｎ個のサイクルのデータがｎ台の不良解析メモリ５に同時に分散して格納されるところから、不良解析メモリ５に格納されるデータ数がフェイル数の規定値より＋１サイクルないし＋（ｎ−１）サイクル分超過して格納される事態が生ずる。
【００１２】
この発明は、上述の通りの問題を解消した半導体メモリ試験方法およびこの方法を実施する装置を提供するものである。
【００１３】
【課題を解決するための手段】
複数ｎ台の試験パターン発生器２の発生するシーケンスデータをインターリーブ回路７1 を介して被試験メモリ６に書き込み、被試験メモリ６から読み出される試験結果である読み出しデータをインターリーブ回路７2 を介して読み出して複数ｎ台の論理比較器４に印加し、試験結果と期待値データとを比較して判定結果が否であったサイクルについてシーケンスデータおよびフェイルの発生したデータ出力ピンの状態を示すフェイル信号を複数ｎ台の不良解析メモリ５に格納するに際して、フェイル信号に基づいてフェイルが発生したことを示すフェイルマーク信号を発生し、このフェイルマーク信号をもフェイル信号に対応して格納し、フェイルマーク信号を不良解析メモリ５から順次に読み出してフェイルの発生したサイクルを特定する半導体メモリ試験方法を構成した。
【００１４】
そして、先の半導体メモリ試験方法において、ｎは４、８或は１６である半導体メモリ試験方法を構成した。
ここで、複数ｎ台の試験パターン発生器２の発生するシーケンスデータをインターリーブ回路７1 を介して被試験メモリ６に書き込み、被試験メモリ６から読み出される試験結果である読み出しデータをインターリーブ回路７2 を介して読み出して複数ｎ台の論理比較器４に印加し、試験結果と期待値データとを比較して判定結果が否であったサイクルについてシーケンスデータおよびフェイルの発生したデータ出力ピンの状態を示すフェイル信号を複数ｎ台の不良解析メモリ５に格納する半導体メモリ試験装置において、論理比較器４はフェイル信号に基づいてフェイルが発生したことを示すフェイルマーク信号を発生する回路を有し、不良解析メモリ５は論理比較器４から出力されるフェイルマーク信号をフェイル信号に対応して格納する格納領域を有するものである半導体メモリ試験装置を構成した。
【００１５】
そして、先の半導体メモリ試験装置において、ｎは４、８或は１６である半導体メモリ試験装置を構成した。
また、フェイルマーク信号を計数して計数値の下位ビットを出力するフェイルカウンタ２１を具備し、規定値を格納してその下位ビットを出力する規定値格納レジスタ２０を具備し、フェイルカウンタ２１の下位ビット出力と規定値格納レジスタ２０の下位ビット出力を加算する加算器２２を具備し、加算器２２の加算結果に定数を加算して下位ビットを出力する定数加算回路２３を具備し、加算器２２の下位ビット出力および定数加算回路２３の下位ビット出力が印加されて規定値格納レジスタ２０の下位ビットにより加算器２２の出力或は定数加算回路２３の出力を切り替え出力するマルチプレクサ２４を具備する半導体メモリ試験装置を構成した。
【００１６】
更に、フェイルカウンタ２１はフェイルマーク信号を計数して計数値の下位２ビットを出力するものであり、規定値格納レジスタ２０は規定値の下位１ビットおよび下位２ビットを出力するものであり、加算器２２はフェイルカウンタ２１の下位２ビット出力と規定値格納レジスタ２０の下位２ビット出力を加算して下位２ビットを出力するものであり、定数加算回路２３は加算器２２の下位２ビット出力に２を加算するものであり、マルチプレクサ２４は加算器２２の下位２ビット出力および定数加算回路２３の下位２ビット出力が印加されて規定値格納レジスタ２０の下位１ビット出力により加算器２２の加算結果或は定数加算回路２３の加算結果を切り替え出力するものである半導体メモリ試験装置を構成した。
【００１７】
そして、フェイルカウンタ２１はフェイルマーク信号を計数して計数値の下位３ビットを出力するものであり、規定値格納レジスタ２０は規定値の下位２ビットおよび下位３ビットを出力するものであり、加算器２２はフェイルカウンタ２１の下位３ビット出力と規定値格納レジスタ２０の下位３ビット出力を加算して下位３ビットを出力するものであり、定数加算回路２３は加算器２２の下位３ビット出力に２を加算する回路２３1 、４を加算する回路2 、６を加算する回路２３3 の３回路より成り、マルチプレクサ２４は加算器２２の下位３ビット出力および３回路より成る定数加算回路２３の各下位３ビット出力が印加されて規定値格納レジスタ２０の下位２ビット出力により加算器２２の加算結果或は定数加算回路２３の加算結果を切り替え出力するものである半導体メモリ試験装置を構成した。
【００１８】
また、フェイルカウンタ２１はフェイルマーク信号を計数して計数値の下位４ビットを出力するものであり、規定値格納レジスタ２０は規定値の下位３ビットおよび下位４ビットを出力するものであり、加算器２２はフェイルカウンタ２１の下位４ビット出力と規定値格納レジスタ２０の下位４ビット出力を加算して下位４ビットを出力するものであり、定数加算回路２３は加算器２２の下位４ビット出力に２を加算する回路２３1 、４を加算する回路２３2 、６を加算する回路２３3 、８を加算する回路２３4 、Ａを加算する回路２３5 、Ｃを加算する回路２３6 、Ｅを加算する回路２３7 の７回路より成り、マルチプレクサ２４は、加算器２２の下位４ビット出力および７回路より成る定数加算回路２３の各下位４ビット出力が印加されて規定値格納レジスタ２０の下位３ビット出力により加算器２２の加算結果或は定数加算回路２３の加算結果を切り替え出力するものである半導体メモリ試験装置を構成した。
【００１９】
【実施例】
この発明の実施例を特に図１を参照して説明する。
先ず、この発明は、図１４に示される通りのインターリーブ動作する半導体メモリ試験装置をその前提条件とするものであり、特にその不良解析メモリ５にこの発明の構成を付加するものである。
【００２０】
図１を参照するに、論理比較器４1 は図１４に示される半導体メモリ試験装置におけるｎ個の論理比較器４の内の１個を代表的に示すものである。不良解析メモリ５1 も、同様に、ｎ個の不良解析メモリ５の内の１個を代表的に示している。この発明において、論理比較器４1 は、読み出しデータ１であるフェイルデータを出力すると共に、フェイルデータに基づいてフェイルが発生したことを示すフェイルマーク信号を発生する回路を具備し、フェイルマーク信号をも出力するものである。
【００２１】
不良解析メモリ５1 は、不良解析メモリ５1 について格納読み出し制御するメモリ制御回路５12、メモリ領域５13より成り、ここで、メモリ領域５13は読み出しデータ１を格納するメモリ領域と、フェイルマーク信号メモリ領域とより成る。これらの領域を概念的に示すと図２の様になる。
即ち、図２において、メモリ領域５13は不良解析メモリ５1 のメモリ領域を示し、メモリ領域５23は不良解析メモリ５2 のメモリ領域を示し、以下同様に、メモリ領域５n3は不良解析メモリ５n のメモリ領域を示す。各メモリ領域５n3の４角形の枠内の１−１ないしｎ−９なる数字はメモリ領域に格納された１個のデータサイクルを示す。各メモリ領域５n3には、これら数字により示されるデータサイクルの格納されるメモリ領域のそれぞれに対応してフェイルマーク信号を格納するメモリ領域も具備されている。図２においては、このフェイルマーク信号を格納するメモリ領域は、説明の都合上、左端に一括して別に示している。一括して示されフェイルマーク信号メモリ領域の縦方向の数字列は、それぞれ、各メモリ領域５n3に属するフェイルマーク信号メモリ領域である。斜線の施されているデータサイクルはフェイルの存在するサイクルを示す。左端に示されフェイルマーク信号メモリ領域において「１」と記載されるところと、各メモリ領域５n3における斜線の施されているデータサイクルは対応している。
【００２２】
試験終了後、この不良解析メモリ５の記憶内容を調査することにより被試験メモリ６のフェイル解析を行う。ここで、不良解析メモリ５の各メモリ領域５n3をフェイルマーク信号メモリ領域のみに着目して順次に走査し、図２の左端に一括して示される様に読み出しこれらフェイルマーク信号を外部メモリに記憶する。ここで、値１を出力するデータサイクルはフェイルの存在するサイクルであることを示している。この読み出しに際して、値１を出力したデータサイクルのみを順次に読み出して外部メモリに記憶すると、図２の右端に示される通りの読み出しデータが得られる。この様にして、フェイルマーク信号を使用して不良解析メモリ５に同時に格納されたｎサイクル分の格納データの内から、フェイルの発生したサイクルの格納データのみを発生順に並べ変えてこれを読み出すことができる。
【００２３】
次に、フェイル数を或る規定値に到達するまで格納する構成を図３を参照して説明する。
図３は４ウェイのインターリーブ動作をする場合の超過数演算回路を示す。４ウェイのインターリーブ動作をする回路例の場合、規定値およびフェイルマーク信号のカウント数の下位２ビットを使用して超過数を求めることができる。図３において、２０は規定値を格納しておく規定値格納レジスタ、２１はフェイル数を計数するフェイルカウンタである。２２は加算器であり、規定値の下位２ビットとカウント数の下位２ビットが入力される。２３は定数加算回路であり、加算器２２の加算結果に２を加算して出力する回路である。２４はマルチプレクサであり、加算器２２の加算結果Ａおよび＋２定数加算回路２３の加算結果Ｂが入力されると共に、規定値格納レジスタ２０に格納される規定値の下位１ビットが入力される。規定値格納レジスタ２０に格納される規定値の下位１ビットが０である場合は加算結果Ａを出力し、この規定値の下位１ビットが１である場合は加算結果Ｂを出力する。
【００２４】
先ず、規定値格納レジスタ２０およびフェイルカウンタ２１から規定値の下位２ビットとカウント数の下位２ビットを加算器２２に入力して加算する。加算結果をＡとし、加算結果Ａに２を加算した結果をＢと表示する。ここで、マルチプレクサ２４は、規定値の下位１ビットが０である場合にＡを選択し、規定値の下位１ビットが１である場合にＢを選択出力するものである。図４は４ウェイの超過数演算回路の各回路部の入出力データを示す図であり、図４の超過数over runの欄に示される如く規定値を超過した数を求めることができる。
【００２５】
カウンタによりフェイルの発生したことを示すフェイルマーク信号をカウントし、カウント数が規定値以上に到達したとき格納を停止するのであるが、上述した通りにフェイルマーク信号によりフェイルの発生したサイクルの順に格納データを並べ変えた後、フェイルマーク信号のカウント数と規定値とを演算処理することにより、規定値を超過したサイクルを求めることができる。並べ変えられた格納データから規定値を超過したサイクルを除くことにより、有効なデータを読み出すことができる。
【００２６】
図５は８ウェイのインターリーブ動作をする場合の超過数演算回路の例である。フェイルカウンタ２１はフェイルマーク信号を計数して計数値の下位３ビットを出力するものである。規定値格納レジスタ２０は規定値の下位２ビットおよび下位３ビットを出力するものである。加算器２２はフェイルカウンタ２１の下位３ビット出力と規定値格納レジスタ２０の下位３ビット出力を加算して下位３ビットを出力するものである。定数加算回路２３は、加算器２２の下位３ビット出力に２を加算する回路２３1 、４を加算する回路２３2 、６を加算する回路２３3 の３回路より成る。マルチプレクサ２４は、加算器２２の下位３ビット出力および定数加算回路２３の各３回路の下位３ビット出力が印加されて規定値格納レジスタ２０の下位２ビット出力により加算器２２の加算結果或は定数加算回路２３の加算結果を切り替え出力する。図６は８ウェイの超過数演算回路の各回路部の入出力データを示す図であり、図６の超過数の欄に示される如く規定値を超過した数を求めることができる。
【００２７】
図７は１６ウェイのインターリーブ動作をする場合の超過数演算回路の例である。フェイルカウンタ２１はフェイルマーク信号を計数して計数値の下位４ビットを出力するものである。規定値格納レジスタ２０は規定値の下位３ビットおよび下位４ビットを出力するものである。加算器２２はフェイルカウンタ２１の下位４ビット出力と規定値格納レジスタ２０の下位４ビット出力を加算して下位４ビットを出力するものである。定数加算回路２３は、加算器２２の下位４ビット出力に２を加算する回路２３1 、４を加算する回路２３2 、６を加算する回路２３3 、８を加算する回路２３4 、Ａを加算する回路２３5 、Ｃを加算する回路２３6 、Ｅを加算する回路２３7 の７回路より成る。マルチプレクサ２４は、加算器２２の下位４ビット出力および７回路より成る定数加算回路２３の各下位４ビット出力が印加されて規定値格納レジスタ２０の下位３ビット出力により加算器２２の加算結果或は定数加算回路２３の加算結果を切り替え出力するものである。図６は８ウェイの超過数演算回路の各回路部の入出力データを示す図であり、図８ないし図１１の超過数の欄に示される如く規定値を超過した数を求めることができる。
【００２８】
【発明の効果】
以上の通りであって、この発明は、フェイルマーク信号を使用して不良解析メモリに同時に格納されたｎサイクル分の格納データの内からフェイルの発生したサイクルの格納データのみを発生順に並べ変えてこれを読み出すことができる。そして、規定値を超過したサイクルを求めることができて、並べ変えられた格納データから規定値を超過したサイクルを除くことにより、有効なデータを読み出すことができる。
【００２９】
以上の様にして、半導体メモリの試験結果を記憶する不良解析メモリの記憶内容である不良の履歴を円滑に読み出すことができる。
【図面の簡単な説明】
【図１】論理比較器および不良解析メモリの実施例を説明する図。
【図２】不良解析メモリの実施例の格納データの内容を概念的に示す図。
【図３】４ウェイのインターリーブ動作をする超過数演算回路を説明する図。
【図４】図３の回路における入出力データを示す図。
【図５】８ウェイのインターリーブ動作をする超過数演算回路を説明する図。
【図６】図５の回路における入出力データを示す図。
【図７】１６ウェイのインターリーブ動作をする超過数演算回路を説明する図。
【図８】図５の回路における入出力データを示す図。
【図９】図８の続き。
【図１０】図９の続き。
【図１１】図１０の続き。
【図１２】半導体メモリ試験装置の従来例を説明する図。
【図１３】フェイル数の計数比較の従来例を説明する図。
【図１４】インターリーブ動作する半導体メモリ試験装置の従来例を説明する図。
【図１５】試験データの書き込みタイミングチャートの従来例を説明する図。
【図１６】試験データの読み出しタイミングチャートの従来例を説明する図。
【図１７】不良解析メモリの記載内容の従来例を示す図。
【符号の説明】
２    試験パターン発生器
４    論理比較器
５    不良解析メモリ
６    被試験メモリ
７1   インターリーブ回路
７2   インターリーブ回路
２０    規定値格納レジスタ
２１    フェイルカウンタ
２２    加算器
２３    定数加算回路
２４    マルチプレクサ
【図１】
0003547059.tif 000002
【図２】
0003547059.tif 000003
【図３】
0003547059.tif 000004
【図４】
0003547059.tif 000005
【図５】
0003547059.tif 000006
【図６】
0003547059.tif 000007
【図７】
0003547059.tif 000008
【図８】
0003547059.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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