(57)【特許請求の範囲】
【請求項１】
少なくとも２種類の電源あるいは接地電位のいずれかをソースに印加されて動作する少なくとも１つのＭＯＳＦＥＴがそれぞれ異なる複数の半導体層に形成されている半導体装置であって、
少なくとも前記電源のいずれかが最初に投入されてから他の全ての電源が投入され安定するまでの所定期間に、前記半導体層のそれぞれの電位を前記半導体層の導電型に応じて、前記少なくとも２種類の電源のうち最も高い電源電位あるいは接地電位に固定する手段を含む電位制御部を備え、
前記電位制御部には、クロックを出力する発振器と、前記電源のうち最初に投入されてから前記クロックのカウントを開始し、カウント値が最大値に到達したことを知らせる信号を出力するカウンタと、前記半導体層の電位を固定する手段を制御するための情報を保持・出力し、前記所定期間が経過して、前記カウンタから前記信号が入力されると前記情報が変化するデータ保持回路とを有する前記所定期間を計測するリセット回路が含まれることを特徴とする半導体装置。
【請求項２】
前記電位制御部には基板バイアス回路が含まれ、
前記基板バイアス回路は、前記ＭＯＳＦＥＴに与えられるそれぞれの電源電位以上の第１の基板バイアス電圧と、接地電位以下の第２の基板バイアス電圧とを発生し、
前記電位制御部は、前記所定期間経過後は、前記半導体層のそれぞれの電位を前記半導体層の導電型に応じて、前記第１の基板バイアス電圧または第２の基板バイアス電圧に固定する手段を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板バイアス回路には、前記少なくとも２種類の電源のうち最も高い電源電位が供給され、
前記所定期間には、前記少なくとも２種類の電源のうち最も高い電源電位が投入されてから他の全ての電源が投入されるまでの期間が含まれる請求項２記載の半導体装置。
【請求項４】
前記電位制御部には、少なくとも１つ以上のスイッチング素子が含まれ、
前記リセット回路は、前記所定期間の間は、前記スイッチング素子をオンさせ、前記所定期間経過後は、前記スイッチング素子をオフさせるような制御信号を生成することを特徴とする請求項１記載の半導体装置。
【請求項５】
少なくとも２種類の電源あるいは接地電位のいずれかをソースに印加されて動作する少なくとも１つのＭＯＳＦＥＴが形成された少なくとも１つ以上のＮ型半導体層および少なくとも１つ以上のＰ型半導体層と、
前記Ｎ型半導体層に印加する前記ＭＯＳＦＥＴに与えられるそれぞれの電源電位以上の第１の基板バイアス電圧と、前記Ｐ型半導体層に印加する接地電位以下の第２の基板バイアス電圧を出力する基板バイアス回路と、
第１の制御電圧に応じて、前記少なくとも２種類の電源のうち最も高い電源電位または前記第１の基板バイアス電位を前記Ｎ型半導体層に印加する第１のスイッチング素子と、
第２の制御電圧に応じて、前記接地電位または前記第２の基板バイアス電位を前記Ｐ型半導体層に印加する第２のスイッチング素子と、
少なくとも前記電源のいずれかが最初に投入されてから他の全ての電源が投入され安定するまでの期間を含む所定期間を計測し、前記第１および第２の制御電圧を生成するリセット回路と
を備え、
前記リセット回路は、クロックを出力する発振器と、前記電源のうち最初に投入された電位が所定電位に到達してから前記クロックのカウントを開始し、カウント値が最大値に到達したことを知らせる信号を出力するカウンタと、前記Ｎ型およびＰ型半導体層の電位を固定する手段を制御するための情報を保持し、前記所定期間が経過して、前記カウンタから前記信号が入力されると前記情報が変化するデータ保持回路とを有し、前記データ保持回路の前記情報より前記第１および第２の制御電圧を生成することを特徴とする半導体装置。
【請求項６】
前記リセット回路は、前記所定期間の間は、前記最も高い電源電位が前記Ｎ型半導体層に印加され、前記所定期間経過後は前記第１の基板バイアス電位が印加されるように前記第１のスイッチング素子を制御する前記第１の制御電圧、および、前記所定期間の間は前記接地電位が前記Ｐ型半導体層に印加され、前記所定期間経過後は前記第２の基板バイアス電位が印加されるように前記第２のスイッチング素子を制御する第２の制御電圧を生成することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記基板バイアス回路の前記第１の基板バイアス電圧を出力する第１の出力端子にアノードが接続され、前記Ｎ型半導体層にカソードが接続された第１のダイオードと、  前記基板バイアス回路の前記第２の基板バイアス電圧を出力する第２の出力端子にカソードが接続され、前記Ｐ型半導体層にアノードが接続された第２のダイオードと、
前記第１のスイッチング素子は、前記少なくとも２種類の電源のうち最も高い電源電位ノードと前記Ｎ型半導体層との間にソース、ドレインが接続され、前記第１の出力端子にゲートが接続された第１のＰチャネル形ＭＯＳトランジスタと、前記第１のＰチャネル形ＭＯＳトランジスタのゲートと前記接地電位ノードとの間にドレイン、ソースが接続された第１のＮチャネル形ＭＯＳトランジスタとを有し、
前記第２のスイッチング素子は、前記Ｐ型半導体層と前記接地電位ノードとの間にソース、ドレインが接続され、前記第２の出力端子にゲートが接続された第２のＮチャネル形ＭＯＳトランジスタと、前記第２のＮチャネル形ＭＯＳトランジスタのゲートと前記少なくとも２種類の電源のうち最も高い電源電位ノードとの間にドレイン、ソースが接続された第２のＰチャネル形ＭＯＳトランジスタとを有することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１のスイッチング素子は、前記少なくとも２種類の電源のうち最も高い電源電位ノードと前記Ｎ型半導体層との間にソース、ドレインが接続された第１のＰチャネル形ＭＯＳトランジスタと、前記第１のＰチャネル形ＭＯＳトランジスタのゲートと前記接地電位ノードとの間にドレイン、ソースが接続された第１のＮチャネル形ＭＯＳトランジスタとを有し、
前記第２のスイッチング素子は、前記Ｐ型半導体層と接地電位ノードとの間にソース、ドレインが接続された第２のＮチャネル形ＭＯＳトランジスタと、前記第２のＮチャネル形ＭＯＳトランジスタのゲートと前記少なくとも２種類の電源のうち最も高い電源電位ノードとの間にドレイン、ソースが接続された第２のＰチャネル形ＭＯＳトランジスタとを有し、
前記リセット回路により制御され、前記第１のＰチャネル形ＭＯＳトランジスタおよび前記第２のＮチャネル形ＭＯＳトランジスタのそれぞれのゲートに接続されたチャージポンプ回路と
を備えたことを特徴とする請求項６記載の半導体装置。
【請求項９】
前記発振器には、イネーブル端子が設けられており、
前記データ保持回路の出力が前記イネーブル端子に与えられることにより、前記データ保持回路の出力が変化すると、前記クロックの出力を停止することを特徴とする請求項１または５記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特に基板に電源電位や、接地電位とは異なるバイアス電圧を印加する構成を備えたＣＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体装置では、高速動作を維持しつつ消費電力を低減するために、閾値の低い電界効果トランジスタにより集積回路を設計し、これを低電圧で駆動する事が行われている。
この場合、回路が全く動作していない時の電流、いわゆる待機時リーク電流の削減のため、あるいは、回路動作時でも、閾値のはらつきを補償するために、基板あるいはウェル電源電位や接地電位とは異なる基板バイアス電圧を印加する装置も存在する。
このような装置では、基板やウエル電位を与える配線が、電源配線あるいは接地配線に接続されていない。このため、基板電位制御回路の動作が不十分である電源投入時には、基板電位よりも電源電圧が高くなってラッチアップをおこす危険性がある。このような事態を防止する手段として、電源投入から一定期間が経過するまでの間、基板を適当な電位に固定する、という手法が用いられている。
【０００３】
【発明が解決しようとする課題】
しかし、後述するように、複数の電源系統を有する場合、電源を投入した直後にラッチアップを起こすという問題があった。
従って、本発明は、電源投入後においてラッチアップの発生を防止することが可能な半導体装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
この発明による半導体装置は、少なくとも２種類の電源あるいは接地電位のいずれかをソースに印加されて動作する少なくとも１つのＭＯＳＦＥＴがそれぞれ異なる複数の半導体層に形成されている半導体装置であって、少なくとも前記電源のいずれかが最初に投入されてから他の全ての電源が投入され安定するまでの所定期間に、前記半導体層のそれぞれの電位を前記半導体層の導電型に応じて、前記少なくとも２種類の電源のうち最も高い電源電位あるいは接地電位に固定する手段を含む電位制御部を備え、前記電位制御部には、クロックを出力する発振器と、前記電源のうち最初に投入されてから前記クロックのカウントを開始し、カウント値が最大値に到達したことを知らせる信号を出力するカウンタと、前記半導体層の電位を固定する手段を制御する情報を保持・出力し、前記所定期間が経過して、前記カウンタから前記信号が入力されると前記情報が変化するデータ保持回路とを有する前記所定期間を計測するリセット回路が含まれることを特徴とする。
【０００５】
また、この発明による半導体装置は、少なくとも２種類の電源あるいは接地電位のいずれかをソースに印加されて動作する少なくとも１つのＭＯＳＦＥＴが形成された少なくとも１つ以上のＮ型半導体層および少なくとも１つ以上のＰ型半導体層と、前記Ｎ型半導体層に印加する前記ＭＯＳＦＥＴに与えられるそれぞれの電源電位以上の第１の基板バイアス電圧と、前記Ｐ型半導体層に印加する接地電位以下の第２の基板バイアス電圧を出力する基板バイアス回路と、第１の制御電圧に応じて、前記少なくとも２種類の電源のうち最も高い電源電位または前記第１の基板バイアス電位を前記Ｎ型半導体層に印加する第１のスイッチング素子と、第２の制御電圧に応じて、前記接地電位または前記第２の基板バイアス電位を前記Ｐ型半導体層に印加する第２のスイッチング素子と、少なくとも前記電源のいずれかが最初に投入されてから他の全ての電源が投入され安定するまでの期間を含む所定期間を計測し、前記第１および第２の制御電圧を生成するリセット回路と
を備え、前記リセット回路は、クロックを出力する発振器と、前記電源のうち最初に投入された電位が所定電位に到達してから前記クロックのカウントを開始し、カウント値が最大値に到達したことを知らせる信号を出力するカウンタと、前記Ｎ型およびＰ型半導体層の電位を固定する手段を制御するための情報を保持し、前記所定期間が経過して、前記カウンタから前記信号が入力されると前記情報が変化するデータ保持回路とを有し、前記データ保持回路の情報より前記第１および第２の制御電圧を生成することを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
ここで、図１５に示されるような回路構成を備える装置を想定する。基板バイアス回路１は、電源電圧ＶＤＤ２を供給されて基板バイアス電圧を発生する。内部回路ＩＮＣＫＴ１に存在する複数の素子（インバータ）ＩＮ１００、ＩＮ１０１は、基板バイアス回路１が発生した基板バイアス電圧をその基板に印加される。ところが、素子ＩＮ１００と素子ＩＮ１０１とは、供給される電源が異なっており、素子ＩＮ１０１は基板バイアス回路１に供給される電源電圧ＶＤＤ２とは異なる電源電圧ＶＤＤ１を供給されて動作する。
このように別電源を用いる理由は、内部回路では、消費電力低減のためにできるだけ低い電源電圧を使いたいのに対し、基板バイアス回路では、閾値を十分変動させるのに必要な基板バイアス電圧を発生できるように、できるだけ高い電源電圧を使いたいという要望があるからである。従って、ここでＶＤＤ１＜ＶＤＤ２となっている。
なお、現在の集積回路では、内部回路の動作電圧よりも、チップ外部に設けられた周辺装置との間でインタフェースを行うインタフェース回路の動作電圧の方が高くなっているのが通常である。例えば、基板バイアス回路の電源として、このインターフェース回路用の電源を利用すれば、基板バイアス回路用に特別の電源を用意する必要はない。
【０００８】
さて、このような集積回路で、電源ＶＤＤ１の方が電源ＶＤＤ２よりも先に投入されると、内部回路の基板電位が浮遊電位のままとなり、ラッチアップを起こす。図１５に示された内部回路ＩＮＣＫＴ１では、電源ＶＤＤ２が電源ＶＤＤ１よりも後から投入されると、素子ＩＮ１０１がラッチアップを起こす。
このようなラッチアップの発生を防止するには、電源ＶＤＤ１と電源ＶＤＤ２とを同時あるいは電源ＶＤＤ１の方をやや遅れて投入する必要がある。しかし、図１６に示すように、二つの電源を投入する際には、それぞれの投入のタイミングに時間差τｄが生じるのが普通であり、その値は通常数十μｓｅｃオーダになる場合もある。
従来の装置では、ラッチアップ防止の手法として、一方の電源（ＶＤＤ２）を投入してから、容量・抵抗回路によりもたらされるＣＲ時定数で決定される一定期間が経過するまでの間、基板を適当な電位に固定するという手法が用いられていた。
しかし、ＣＲ時定数によって数十μｓｅｃオーダより長い遅延時間を生成するためには、きわめて大きな容量と抵抗とが必要となる。よって、同一の半導体基板上にこのようなＣＲ回路を作成することは、チップ面積上ほぼ不可能であった。
【０００９】
そこで、以下に述べる本発明の実施の形態は、電源投入時におけるラッチアップ防止のために、基板を所定期間、基板バイアス電圧以外の適当な電位（例えば電源電位や接地電位）に固定する場合において、第１の電源が投入されてから他の全ての電源が投入されるまでに必要な時間を含む充分に長い期間、基板を適当な電位に固定する構成を備えている。
以下、本発明の第１〜第７の実施の形態について図面を参照して説明する。
本発明の第１の実施の形態による半導体装置は、図１に示されるような構成を備えている。Ｎウエル１１にＰチャネル形ＭＯＳトランジスタＰＴｒが形成され、Ｐウエル１２にＮチャネル形ＭＯＳトランジスタＮＴｒが形成されている。これらのトランジスタＰＴｒ、ＮＴｒによって、この装置の内部回路が構成されている。そして、ＰチャネルトランジスタＰＴｒと、ＮチャネルトランジスタＮＴｒとは相互に接続されており、これによってＣＭＯＳ論理素子が構成されている。
ここで、Ｎウエル１１には、ＰまたはＮ型半導体基板の表面に形成されたＮ型ウエル、あるいはＮ型半導体基板の表面部分が含まれ、Ｐウエル１２には、Ｐ又はＮ型半導体基板の表面に形成されたＰ型ウエル、あるいはＰ型半導体基板の表面部分が含まれる。
【００１０】
Ｎウエル１１が接続されたノードｎ５と、基板バイアス回路１３の基板バイアス電圧Ｖｓｕｂ１を出力する一方の出力端子とは、ダイオードＤ１により接続されている。Ｐウエル１２が接続されたノードｎ６と、基板バイアス回路１３の基板バイアス電圧Ｖｓｕｂ２を出力する他方の出力端子とは、ダイオードＤ２により接続されている。
さらに、電源電圧ＶＤＤ２端子とノードｎ５との間に、Ｐチャネル形ＭＯＳトランジスタＭＰ１のソース、ドレインが接続され、そのゲートはノードｎ３を介して基板バイアス回路１３のＶｓｕｂ１を出力する端子に接続されている。接地電圧ＶＳＳ端子とノードｎ６との間に、Ｎチャネル形ＭＯＳトランジスタＭＮ１のソース、ドレインが接続され、そのゲートはノードｎ４を介して基板バイアス回路１３のＶｓｕｂ２を出力する端子に接続されている。
ノードｎ３と接地電圧ＶＳＳ端子との間に、Ｎチャネル形ＭＯＳトランジスタＭＮ２のドレイン、ソースが接続され、ゲートがノードｎ１を介してリセット回路１４の一方の出力端子に接続されている。ノードｎ４と電源電圧ＶＤＤ２端子との間に、Ｐチャネル形ＭＯＳトランジスタＭＰ２のドレイン、ソースが接続され、ゲートがノードｎ２を介してリセット回路１４の他方の出力端子に接続されている。
【００１１】
ここで、基板バイアス回路１３、リセット回路１４、トランジスタＭＰ１、トランジスタＭＰ２には、電源電圧ＶＤＤ２が供給される。しかし、内部回路の一部の素子を構成するトランジスタＰＴｒには、電源電圧ＶＤＤ１が供給される。ここで、ＶＤＤ１＜ＶＤＤ２の関係が成立するものとする。
基板バイアス回路１３は、Ｎウエル１１及びＰウエル１２のそれぞれの基板に印加する基板バイアス電圧を発生するものである。電源ＶＤＤ２が投入され、電源電圧ＶＤＤ２が安定して動作状態になると、Ｎウエル１１用に電源電圧ＶＤＤ２よりも高い基板バイアス電圧Ｖｓｕｂ１を発生し、Ｐウエル１２用に接地電圧ＶＳＳよりも低い基板バイアス電圧Ｖｓｕｂ２を発生する。
リセット回路１４は、電源ＶＤＤ２が投入されてから残りの電源ＶＤＤ１が投入されるまでの期間、望ましくは、電源ＶＤＤ２、ＶＤＤ１が順に投入されてから、両方の電位と、基板バイアス回路１３の出力とが安定するまでに至る期間を含んだ所定期間Ｔが経過するまでの間、出力ノードｎ１に電源電圧ＶＤＤ２を出力し、出力ノードｎ２には接地電圧ＶＳＳを出力する。所定期間Ｔが経過した後は、出力を反転させて、ノードｎ１に接地電圧ＶＳＳ、ノードｎ２に電源電圧ＶＤＤ２を出力する。
【００１２】
次に、この第１の実施の形態におけるリセット回路の具体的な構成のー例について説明する。ここで、図１６を用いて上述したように、二種類の電源ＶＤＤ１、ＶＤＤ２を用いているため、ラッチアップを起こすことがないように、それぞれの電源ＶＤＤ１、ＶＤＤ２を投入するタイミングには制約を設ける必要がある。ラッチアップが発生しないようにするために、電源ＶＤＤ２を投入してから時間τｄが経過した後に電源ＶＤＤ１を投入する必要があるとした場合、０＜τｄ＜Ｔなる条件を満たすＴを導入する。
このＴは、本半導体装置における定格として決められている定数である。しかし、あまり短く設定すると電源系の設計が難しくなるので、数十μｓｅｃ程度以上、例えばＴ＝１００μｓｅｃというように設定してもよい。
さて、Ｎウエル１１、Ｐウエル１２の基板電位、即ちノードｎ５、ｎ６の電位は、上述したように、基板バイアス回路１３あるいはトランジスタＭＮ１、ＭＰ１によって制御される。基板バイアス回路１３は、トランジスタＭＮ１、ＭＰ１Ｍ、ＭＮ２、ＭＰ２がオフ状態の時には、Ｎウエル１とノードｎ３とには電源電圧ＶＤＤ１よりも高い基板バイアス電圧Ｖｓｕｂ１を、Ｐウエル１２及びノードｎ４には接地電位Ｖｓｓよりも低い基板バイアス電圧Ｖｓｕｂ２を供給する。しかし、トランジスタＭＮ１、ＭＰ１、ＭＮ２、ＭＰ２がオン状態のときは、基板バイアス回路１３が発生する基板バイアス電圧にかかわらず、Ｎウエル１１とノードｎ４とは電源電位ＶＤＤ２に固定され、Ｐウエル１２とノードｎ３とは接地電位Ｖｓｓに固定される必要がある。すなわち、これらのトランジスタによる制御の方が基板バイアス回路１３の出力よりも優先されるように、それぞれのトランジスタサイズを選んでおくものとする。
【００１３】
また、ダイオードＤ１、Ｄ２は、トランジスタＭＮ２、ＭＰ２がオフで、基板バイアス回路１３の出力した基板バイアス電圧がウエル１１、１２に印加されている場合に、トランジスタＭＰ１、ＭＮ１が完全にオフ状態となるように、ゲートとソースとの間に必要な電位差を与えるものである。
次に、図２を参照して、リセット回路１４の内部の詳細な構成及び動作について説明する。
このリセット回路１４は、電源投入時から所定期間Ｔに渡って、ウエル１１、１２を電源電圧ＶＤＤ２又は接地電圧Ｖｓｓに固定するための信号（図１におけるノードｎ１及びｎ２の電位）を提供するものである。ここで、本実施の形態によるリセット回路１４の特徴は、所定期間Ｔを決定するのに、抵抗と容量によりもたらされるＣＲ時定数ではなく、発振器２１と、その出力クロックをカウントするカウンタ２２とを用いている点にある。これにより、オンチップの容量と抵抗より提供されるＣＲ時定数では実現不可能な長い期間Ｔに渡って、ウエル１１を電源電位ＶＤＤ２に、ウエル１２を接地電位Ｖｓｓに固定することができる。
従来のようにＣＲ時定数を用いた場合には、１０μｓｅｃ程度の時間を決定するのは、チップ面積上不可能であった。しかし、本実施の形態のリセット回路１４では、発振器２１の周波数とカウンタ２２の段数を適切に設計することにより、ｍｓｅｃオーダの期間Ｔも実現することができる。ここで、図２に示された抵抗Ｒと容量Ｃは、時定数ＲＣを設定するために用いられているのではなく、カウンタ２２やフリップフロップＦＦを初期化する信号を生成するためだけに使用される。また、リセット回路１４に含まれる全ての素子は、電源電圧ＶＤＤ２を供給されて動作する。
【００１４】
このリセット回路は、抵抗Ｒ、容量Ｃ、インバータＩＮ１〜ＩＮ４、発振器２１、カウンタ２２、Ｄ型フリップフロップＦＦを有する。ここで、出力１は図１に示されたノードｎ１を介してトランジスタＭＮ２のゲートに接続され、出力２は図１のノードｎ２を介してトランジスタＭＰ２のゲートに接続されている。
電源電圧ＶＤＤ２端子と接地電圧ＶＳＳ端子との間が抵抗Ｒと容量Ｃとで分割されており、この分割するノードｎｒ１の信号が２段のインバータＩＮ１及びＩＮ２によって増幅されて出力ノードｎｒ２から出力される。出力されたこの信号はカウンタ回路２２のリセット端子に入力され、さらにフリップフロップＦＦのリセット端子Ｒに入力される。
カウンタ２２はサイクリック型カウンタで、発振器２１からパルスを入力されると０から順次カウントアップしていき、Ｎ（Ｎは１以上の整数）まで到達するとカウント値を０に戻し、再びカウントアップしていく。そして、カウント値がＮに到達した時のみ電源電圧ＶＤＤ２に対応する論理「１」のパルスを出力する。このようなカウンタ２２と発振器２１との組み合わせにより、発振器２１の出力クロックのＮサイクル毎にパルスが発生されることになる。
【００１５】
フリップフロップＦＦには、出力２の電圧が記憶されている。電源ＶＤＤ２が投入された直後は、ノードｎｒ２の電位が接地電圧ＶＳＳである。この電位をリセット端子Ｒに入力されてリセットがかかった状態になり、接地電圧ＶＳＳに対応する論理「０」データが保持される。これにより、フリップフロップＦＦの出力Ｑは論理「０」になり、リセット回路の出力１は論理「１」、出力２は論理「０」になる。
このリセット回路１４を含めた本実施の形態の動作について、電源電位、出力波形のタイムチャートである図３を用いて説明する。
先ず、電源ＶＤＤ２が投入される前の段階では、図２に示された全ての素子の容量電荷は放電されており、ノードｎｒ１の電位は接地電圧ＶＳＳである。ノードｎｒ１は電源電圧ＶＤＤ２よりもやや遅れて立ち上がる。このノードｎｒ１の電位を２段のインバータＩＮ１及びＩＮ２で増幅すると、ノードｎｒ２の電位は、電源電圧ＶＤＤ２が安定した時点でも、しばらくの間は接地電圧ＶＳＳにあり、その後急激に立ち上がって電源電圧ＶＤＤ２に到達する。
ノードｎｒ１の電位が接地電圧ＶＳＳにある間、カウンタ２２及びフリップフロップＦＦが共にリセットされ、それぞれの内部データは論理「０」になる。この結果、リセット回路１４の出力１は論理「１」、出力２は論理「０」になっている。
【００１６】
ノードｎｒ２の電位が立ち上がると、カウンタ２２が発振器２１から与えられたクロックに同期してカウントアップを開始し、カウント値がＮに到達すると、カウンタ２２の出力ノードｎｒ４から論理「１」のパルスが出力される。出力ノードｎｒ４からパルスが出力されると、フリップフロップＦＦのクロック端子にこのパルスが入力されて、内部データが論理「１」に書き替わる。これにより、フリップフロップＦＦの出力Ｑは論理「１」となり、出力１が論理「０」、出力２が論理「１」に反転する。
カウンタ２２の出力は、（Ｎ＋１）個目のパルスにより、再び「０」になり、パルスをＮ個カウントするごとに「１」を出力する。しかし、フリップフロップＦＦの入力端子Ｄは電源電圧ＶＤＤ２に固定されている。よって、カウンタ２２の出力電圧のいかにかかわらず、フリップフロップＦＦに保存されているデータはその後変化しない。従って、出力１の電位は、電源投入直後には「１」であり、所定時間Ｔが経過した後は「０」になり、そのまま変化しない。
また、出力２の電位は、電源ＶＤＤ２投入直後には「０」であり、所定時間Ｔが経過した後には「１」になり、そのまま変化しない。このような出力１及び２を、トランジスタＭＮ２、ＭＰ２のゲート電圧として用いると、電源ＶＤＤ２投入直後にはこれらのトランジスタＭＮ２、ＭＰ２はオンする。これに従って、トランジスタＭＮ１、ＭＰ１もオンする。所定時間Ｔが経過すると、トランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２は全てオフし、その後もオフ状態を維持する。従って、ウエル１１の電位は、電源ＶＤＤ２投入直後は電源電位ＶＤＤ２に固定され、ウエル１２の電位は接地電位Ｖｓｓに固定され、所定時間Ｔが経過した後は基板バイアス回路１３が発生する基板バイアス電圧Ｖｓｕｂ１、Ｖｓｕｂ２を印加される。
【００１７】
上述したように、電源ＶＤＤ２投入直後は、電源電位ＶＤＤ２が安定しないので、基板電位発生回路１３が安定して動作することができない。また、電源ＶＤＤ２を投入してから一定の期間τｄが経過する前に電源ＶＤＤ１が投入されると、ラッチアップが発生するおそれがある。しかし、本実施の形態によれば、電源ＶＤＤ２投入から期間τｄを包括する所定期間Ｔが経過するまでの間は、トランジスタＭＰ１及びＭＮ１をリセット回路１４により制御し、Ｎウエル１１を電源電位ＶＤＤ２に固定し、Ｐウエル１２を接地電位Ｖｓｓに固定する。これにより、ウエルの電位が浮遊状態にならず、ラッチアップを防止することができる。
次に、上記第１の実施の形態において、リセット回路１４の構成のみが図２に示されたものと異なるものを、本発明の第２〜第６の実施の形態として以下に説明する。尚、リセット回路１４以外の部分は、図１に示されたものと同一であり、説明を省略する。
図４に、第２の実施の形態による半導体装置におけるリセット回路の構成を示す。本実施の形態によるリセット回路では、上記第１の実施の形態によるリセット回路におけるＤ形フリップフロップＦＦの替わりに、２つのＮＡＮＤゲートＮＡ１及びＮＡ２で構成したＲＳフリップフロップを用いている。
【００１８】
カウンタ２２は、上記第１の実施の形態におけるものと同様に、Ｎまでカウントするサイクリックなカウンタである。すなわち、０から順次カウントアップしていき、Ｎまでカウントすると次は０に戻り、再びカウントアップしていく。
リセット入力が「０」の時は、カウンタ２２の内部データは「０」、出力が「１」にリセットされたままでカウントアップしない。リセット入力が「１」になると、発振器２１の出力するクロックに同期してカウントアップを始める。カウンタ２２の出力は、その内部データがカウントアップされて最大値Ｎになった時のみ「０」を出力し、それ以外の時は電源電位ＶＤＤ２を出力する。つまり、発振器２１の出力クロックのＮサイクル毎に、負のパルスを発生する。
図５に、電源電圧や出力波形のタイムチャートを示す。電源電位ＶＤＤ２と接地電位Ｖｓｓとの間を、抵抗Ｒと容量Ｃとで分割した点がノードｎｒ１の電位となる。このノードｎｒ１の信号は、２段のインバータＩＮ１及びＩＮ２で増幅されて、ノードｎｒ２の電位に到達し、カウンタ２２とＲＳフリップフロップのリセット端子に入力される。
電源ＶＤＤ２投入直後は、ノードｎｒ２が「０」、ノードｎｒ４が「１」となっている。よって、ＲＳフリップフロップの出力１は「１」、出力２は「０」になっている。
【００１９】
その後、ノードｎｒ２の電位が高くなると、ＲＳフリップフロップは出力１が「１」、出力２が「０」という状態を維持する。また、カウンタ２２はリセット状態から解除されて、カウントを始める。Ｎ個目のパルスをカウントした時にカウンタ２２の出力ノードｎｒ４は「０」から「１」に変化する。よって、ＲＳフリップフロップの出力１は「０」、出力２は「１」に遷移する。
カウンタ２２の出力は、（Ｎ＋１）個目のパルスにより再び「１」になり、パルスをＮ個カウントするごとに「０」を出力する。しかし、ＲＳフリップフロップの状態は変化しない。よって、カウンタ２２の出力電圧によらず、ＲＳフリップフロップに保存されているデータはその後変化しない。
従って、出力１の電位は、電源ＶＤＤ２投入直後には「１」であり、所定時間Ｔが経過した後は「０」になり、そのまま変化しない。また、出力２の電位は、電源ＶＤＤ２投入直後には「０」であり、所定時間Ｔが経過した後に「１」になりそのまま変化しない。これらの出力１、２を、図１に示されたトランジスタＭＮ２、ＭＰ２のゲート電圧として使用すると、電源投入直後にはトランジスタＭＮ２、ＭＰ２はオンし、トランジスタＭＮ１、ＭＰ１もオンする。所定時間Ｔが経過すると、トランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２は全てオフし、その後オフ状態を維持する。
【００２０】
上述したように、第１、第２の実施の形態によれば、基板電位は電源投入直後は電源電位ＶＤＤ２、接地電位Ｖｓｓに固定され、所定時間Ｔが経過した後は基板バイアス回路１３が発生する基板バイアス電圧がダイオードＤ１、Ｄ２を介して与えられる。このとき、トランジスタＭＰ１のゲートにはＮウエル１１よりもダイオードＤ１の順方向電圧分だけ高い電圧が印加され、トランジスタＭＮ１のゲートにはＰウエル１２よりもダイオードＤ２の順方向分だけ低い電圧が印加される。これにより、両トランジスタＭＰ１、ＭＮ１ともオフ状態を維持する。
以上の第１、第２の実施の形態では、いずれも所定時間Ｔが経過した後も、発振器２１ならびにカウンタ２２が動作し続ける。元来、基板バイアス回路を用いる装置では、基板バイアス電位を基板に印加することにより、半導体装置に電源が通電されてはいるが、動作停止状態にある場合のリーク電流を低減することを想定している。従って、必要な期間だけ発振器２１とカウンタ２２とを動作させると、リーク電流低減効果がより大きくなる。
以下の第３〜第６の実施の形態は、このような点を考慮し、所定時間Ｔが経過した後はリセット状態を解除するとともに、所定時間Ｔを決定するために用いた発振器２１の発振動作を停止させることによって、無駄な電力消費を抑制するように構成されている。
【００２１】
図６に、第３の実施の形態におけるリセット回路の構成を示す。リセット回路以外の構成は、第１、第２の実施の形態と同様であり、説明を省略する。この第３の実施の形態では、発振器２１ａにイネーブル端子を設け、そこに出力１をイネーブル信号として入力する点に特徴がある。この発振器２１ａは、イネーブル信号が「０」の間は発振せず、「１」になると発振を開始する。本実施の形態における動作は、ＡＮＤゲートＡＮ１が付加された次に述べる第４の実施の形態とほぼ同様である。よって、第３、第４の実施の形態において共通するタイムチャートを用いて両実施の形態における動作をまとめて説明する。
本発明の第４の実施の形態による半導体装置は、図７に示されるような構成を有するリセット回路を備えている。
本実施の形態では、上記第３の実施の形態と比較し、発振器２１ａのイネーブル信号を、ＡＮＤゲートＡＮ１を用いてノードｎｒ２と出力１の論理積演算を行って生成する点が相違する。これにより、電源投入直後に発振器２１ａとカウンタ２２が同時に動作を開始することができる。
図８に、上記第３の実施の形態とこの第４の実施の形態における電源電位、出力波形のタイムチャートを示す。電源電位ＶＤＤ２と接地電位Ｖｓｓとを抵抗Ｒと容量Ｃとで分割した電位をノードｎｒ１の電位とする。このノードｎｒ１の電位が２段のインバータＩＮ１、ＩＮ２で増幅されてノードｎｒ２の電位に達し、カウンタ２２とフリップフロップＦＦのリセット端子に入力される。カウンタ２２は、上記第１、第２の実施の形態と同様に、Ｎまでカウントするサイクリックなカウンタである。すなわち、０から順次カウントアップしていき、Ｎまでカウントすると０に戻り、再びカウントアップしていく。リセット入力が「０」の間は、その内部データならびに出力が「０」にリセットされたままであり、カウントアップしない。リセット入力が「１」になると、発振器２１ａの出力するクロックに同期してカウントアップを始める。カウンタ２２の出力は、内部データがカウントアップされて最大値Ｎになった時のみ「１」を出力する。これにより、発振器２１ａの出カするクロックのＮサイクル毎に、カウンタ２２がパルスを発生することができる。
【００２２】
電源ＶＤＤ２投入時には、フリップフロップＦＦにはリセットがかかっており、「０」が保持されている。すなわち、電源投入直後には、出力１は「１」に、出力２は「０」になっている。その後、ノードｎｒ２の電位が高くなると、リセット状態が解除されてカウンタ２２がカウントを始める。Ｎ個目のパルスをカウントした時にカウンタ２２の出力ノードｎｒ４の電位が「０」から「１」に変化する。これにより、フリップフロップＦＦがトリガされて内部データが「１」に書き換わる。
この結果、出力１は「０」に変化し、出力２は「１」に変化する。この時、発振器２１ａのイネーブル信号が「０」になり、発振器２１ａは発振動作を停止する。これに伴い、カウンタ２２もカウント動作を停止する。従って、リセット回路はリーク電流に起因する微小電力しか消費しない。
上記第３及び第４の実施の形態は、ともに上記第１の実施の形態の変形例であって、発振器２１ａにイネーブル信号を導入して、リセット終了後に発振器２１ａ、カウンタ２２の動作を停止させ、無駄な電力消費を抑制する効果がある。同様に、上記第２の実施の形態に対しても、発振器にイネーブル信号を導入することにより、発振器及びカウンタの動作を停止させて電力消費を抑制することができる。以下に、この場合の構成を、本発明の第５、第６の実施の形態として説明する。
【００２３】
図９に、第５の実施の形態におけるリセット回路の構成を示す。リセット回路以外の部分は、上記第１〜第４の実施の形態と同様である。この第５の実施の形態における特徴は、上記第３及び第４の実施の形態と同様に、発振器２１ａにイネーブル端子を設け、そこに出力１をイネーブル信号として入力する点にある。この発振器２１ａは、イネーブル信号が「０」の間は発振せず、「１」になると発振を開始する。本実施の形態における動作は、ＡＮＤゲートＡＮ１が付加された次に述べる第６の実施の形態とほぼ同様である。よって、第５、第６の実施の形態において共通するタイムチャートを用いて両実施の形態における動作をまとめて説明する。
第６の実施の形態による半導体装置は、図１０に示されるような構成を有するリセット回路を備えている。
本実施の形態では、上記第５の実施の形態と比較し、発振器２１ａのイネーブル信号を、ＡＮＤゲートＡＮ１を用いてノードｎｒ２と出力１の論理積演算を行って生成する点が相違する。これにより、電源投入直後に発振器２１ａとカウンタ２２が同時に動作を開始することができる。
図１１に、上記第５の実施の形態とこの第６の実施の形態における電源電位、出力波形のタイムチャートを示す。電源電位ＶＤＤ２と接地電位Ｖｓｓとを抵抗Ｒと容量Ｃとで分割した電位をノードｎｒ１の電位とする。このノードｎｒ１の電位が２段のインバータＩＮ１、ＩＮ２で増幅されてノードｎｒ２の電位に達し、カウンタ２２とフリップフロップＦＦのリセット端子に入力される。カウンタ２２は、上記第１、第２の実施の形態と同様に、Ｎまでカウントするサイクリックなカウンタである。すなわち、０から順次カウントアップしていき、Ｎまでカウントすると０に戻り、再びカウントアップしていく。リセット入力が「０」の間は、その内部データは「０」、出力が「１」にリセットされたままであり、カウントアップしない。リセット入力が「１」になると、発振器２１ａの出力するクロックに同期してカウントアップを始める。カウンタ２２の出力は、内部データがカウントアップされて最大値Ｎになった時のみ「０」を出力する。これにより、発振器２１ａの出カするクロックのＮサイクル毎に、カウンタ２２が負のパルスを発生することができる。
【００２４】
電源ＶＤＤ２投入直後は、ノードｎｒ２が「０」、ノードｎｒ４が「１」である。よってＲＳフリップフロップの出力１は「１」に、出力２は「０」になっている。その後、ノードｎｒ２の電位が高くなると、ＲＳフリップフロップは保持状態となり、出力１は「１」、出力２は「０」のままで変化しない。また、カウンタ２２がリセット状態を解除されてカウントを始める。Ｎ個目のパルスをカウントした時にカウンタ２２の出力ノードｎｒ４の電位が「１」から「０」に変化する。これにより、ＲＳフリップフロップの出力１が「０」、出力２が「１」に遷移する。この時、発振器２１ａのイネーブル信号が「０」になり、発振器２１ａは発振動作を停止する。これに伴い、カウンタ２２もカウント動作を停止する。従って、リセット回路はリーク電流に起因する微小電力しか消費しない。
上述した第１〜第６の実施の形態は、いずれも装置全体の構成は図１に示されたようである。これに対し、以下に述べる本発明の第７の実施の形態は、装置全体の構成が図１２に示されるようである。
本実施の形態では、基板バイアス回路１３とトランジスタＭＰ１、ＭＮ１のゲート電圧を制御する回路とを分離している点に特徴がある。
【００２５】
より具体的には、上記第１〜第６の実施の形態と比較し、ダイオードＤ１及びＤ２が除去されて、基板バイアス回路１３の二つの出力端子とノードｎ５、ｎ６とが短絡されており、替わりにチャージポンプ１５が設けられている。チャージポンプ１５は、リセット回路１４の出力ノードｎ２の電位をイネーブル信号として与えられて動作状態を制御され、ノードｎ３及びｎ４の電位を制御する。
この場合の各ノードｎ１〜ｎ４の電位、及びＮウエル１１及びＰウエル１２の電位の変化は、上記第１〜第６の実施の形態と同様である。電源ＶＤＤ２投入から所定期間Ｔが経過するまでは、リセット回路１４の出力ノードｎ１は電源電圧ＶＤＤ２、出力ノードｎ２は接地電圧ＶＳＳであり、トランジスタＭＮ２及びＭＰ２が共にオンする。この間、ノードｎ２が接地電圧ＶＳＳであるので、この電位をイネーブル信号として入力されるチャージポンプ１５は非動作状態で各出力はハイインピーダンス状態になっている。よって、ノードｎ３及びｎ４の電位は、トランジスタＭＮ２及びＮＰ２によって決定される。ノードｎ３が接地電圧ＶＳＳ、ノードｎ４が電源電圧ＶＤＤになり、トランジスタＭＰ１及びＭＮ１が共にオンする。
【００２６】
トランジスタＭＮ２、ＭＰ２、ＭＰ１及びＭＮ１が全てオンしている間は、基板バイアス回路１３が発生する基板バイアス電圧Ｖｓｕｂ１及びＶｓｕｂ  ２  にかからわず、Ｎウエル１１とノードｎ５は電源電圧ＶＤＤ２に固定され、Ｐウエル１２とノードｎ６は接地電圧ＶＳＳに固定される。
このように、所定期間Ｔが経過しない間、トランジスタＭＮ２、ＭＰ２、ＭＰ１及びＭＮ１が全てオンし、Ｎウエル１１は電源電圧ＶＤＤ２、Ｐウエル１２は接地電圧ＶＳＳに固定される。
所定期間Ｔが経過した後は、リセット回路１４の出力ノードｎ１が接地電圧ＶＳＳ、出力ノードｎ２が電源電圧ＶＤＤ２に変化し、トランジスタＭＮ２及びＭＰ２が共にオフする。チャージポンプ１５に電源電圧ＶＤＤ２のイネーブル信号が入力され、動作状態になる。チャージポンプ１５の一方の出力ノードが接続されたノードｎ３は、電源電圧ＶＤＤ２よりも高い基板電圧Ｖｓｕｂ  １  以上まで上昇し、他方の出力ノードが接続されたノードｎ４は、接地電圧ＶＳＳよりも低い基板電圧Ｖｓｕｂ  ２  以下に下降する。
このように、所定期間Ｔが経過した後は、ノードｎ３及びｎ４の電位はチャージポンプ１５の出力によって決定される。これにより、トランジスタＭＰ１及びＭＮ１がオフする。この結果、基板電位発生回路１３が出力する基板バイアス電圧Ｖｓｕｂ  １  がＮウエル１１に印加され、基板バイアス電圧Ｖｓｕｂ  ２  がＰウエルノード１に印加される。
【００２７】
このように、本実施の形態では、チャージポンプ１５にはイネーブル端子があり、ノードｎ２に接続されている。このイネーブル信号により、トランジスタＭＮ２及びＭＰ２がオンしているときは、チャージポンプ１５が動作を停止し、オフのときはチャージポンプ１５が動作する。従って、図１に示された構成のように、トランジスタＭＮ２、ＭＰ２がオンのときに、基板バイアス回路１３の出力と、トランジスタＭＮ２、ＭＰ２のドレイン出力とが、トランジスタＭＮ１、ＭＰ１のゲートにおいて衝突することがない。このため、トランジスタＭＮ２、ＭＰ２のサイズを小さくすることができる。
次に、リセット回路１４の内部で使われている発振器の一例を示す。上記第１〜第６の実施の形態において用いる発振器２１、２１ａは、数ＭＨｚ以下のような低い周波数で発振させると効果的である。何故なら、これにより、ｍｓｅｃオーダのリセット期間Ｔを実現する場合にも、カウンタを少ない段数で構成することができるからである。
しかし、このような低周波で発振させる場合には、図１３（ｂ）に示されたように、インバータへの入力波形の立ち上がりが緩やかになるため、入力波形の雑音の影響を受けやすくなり、出力が本来の周波数よりも大幅に高い周波数で発振する場合もある。このような出力がカウンタに入力されると、この一つ一つのパルスを本来のクロックと誤まってカウントすることとなる。よって、本来の所定時間Ｔよりも遥かに短い時間でリセットを解除するという誤動作を引き起こすことになる。
【００２８】
このような現象を防ぐためには、図１４に示されたようなシュミットトリガ機能付きのインバータＩＮ１１〜ＩＮｍ（ｍは３以上の奇数）を用いてリングオシレータを構成することが望ましい。シュミットトリガ機能付きのインバータは、入力波形の立ち上がりと立ち下がりとで異なる閾値を有するので、出力がローレベルからハイレベルに変化する時の入力レベルと、出力がハイレベルからローレベルに立ち下がる時の入力レベルとが異なるという、ヒステリシス特性を有する。このようなインバータを用いることで、各素子の信号波形に雑音が重畳されたような場合であっても、所定期間Ｔをカウントする動作に誤動作を起こすことが防止される。
上述した実施の形態はいずれもー例であり、本発明を限定するものではない。上記第１〜第７の実施の形態として示された回路構成はー例であって、必要に応じて様々な変形が可能である。例えば、上記第１〜第７の実施の形態におけるリセット回路は、クロック数をカウントすることにより、所定期間Ｔを計測している。しかしこれに限らず、リセット回路において、電源投入後に電源電圧のモニタを開始し、このレベルが十分に安定したことを検知してから一定時間経過したことを計測するように構成してもよい。
【００２９】
【発明の効果】
上記構成を備える本発明の半導体装置によれば、いずれかの電源が投入されてから他の全ての電源が投入されるまでの期間を含む所定期間が経過するまでの間、基板をその導電型に応じて第１の電位又は第２の電位に固定することにより、基板が浮遊状態になってラッチアップが発生することを防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置の構成を示した回路図。
【図２】第１の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図３】第１の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図４】第２の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図５】第２の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図６】第３の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図７】第４の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図８】第３及び第４の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図９】第５の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図１０】第６の実施の形態による半導体装置におけるリセット回路の構成を示した回路図。
【図１１】第５及び第６の実施の形態による半導体装置における各ノードの電位の変化を示したタイムチャート。
【図１２】第７の実施の形態による半導体装置の構成を示した回路図。
【図１３】第１〜第７の実施の形態による半導体装置におけるリセット回路内の発振器で用いられるインバータとして、シュミットトリガ付きでないインバータを用いた場合における問題点を示した説明図。
【図１４】第１〜第７の実施の形態による半導体装置におけるリセット回路内の発振器の一例として、シュミットトリガ機能付きのインバータを用いて構成したリングオシレータを示した回路図。
【図１５】基板バイアス回路が発生した基板バイアス電位を印加される基板に形成されており、異なる電源電圧を供給されて動作する素子を有する内部回路を示した回路図。
【図１６】異なる電源電圧を供給する第１、第２の電源をそれぞれ投入するときの時間差を示した説明図。
【符号の説明】
１１  Ｎ型基板
１２  Ｐ型基板
１３  基板バイアス回路
１４  リセット回路
１５  チャージポンプ
２１  ２１ａ  発振器
２２  カウンタ回路
Ｐｔｒ、ＭＰ１、ＭＰ２  Ｐチャネル形ＭＯＳトランジスタ
Ｎｔｒ、ＭＮ１、ＭＮ２  Ｎチャネル形ＭＯＳトランジスタ
Ｄ１、Ｄ２  ダイオード
ＦＦ  Ｄ型フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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