(57)【特許請求の範囲】
【請求項１】
ＳＩＯ回路を構成する複数の回路部品を、その機能および動作単位毎に分類して３以上の機能部品小片に分離するとともに、その分離された各機能部品小片毎に動作時期を個別に規制可能とした電子回路ブロックであって、
前記機能部品小片は、その入出力端をデータ処理の順番に直列に接続することにより、処理すべきデータ信号の入力に対応して、データ処理をさせる機能部品小片を順次に変更可能に配設されるとともに、
前記入力されたデータ信号のデータ処理に必要最小限の機能部品小片のみを動作させ、他の機能部品小片は停止しておき、
データ処理を終えた機能部品小片は、そのデータ処理の終了に対応して出力される制御信号により、次にデータ処理をさせるべき機能部品小片の動作を開始させると同時に、
その制御信号を使用し、前記データ処理を終えた機能部品小片の動作を停止させる制御が、前記データ信号の前記機能部品小片間における受け渡し時に対応して行われることを特徴とする電子回路ブロック。
【請求項２】
前記各機能部品小片は、印加される駆動電圧をオンオフ制御することによりその動作時期が規制される請求項１記載の電子回路ブロック。
【請求項３】
前記各機能部品小片は、印加されるクロック信号をオンオフ制御することによりその動作時期が規制される請求項１記載の電子回路ブロック。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＩＯチップの様に複数の機能部品から構成される電子回路ブロックに関する。
【０００２】
【従来の技術】
近年、電池を使用した携帯用の小型電気機器の更なる小型化が図られているが、内蔵される電池容量がネックとなって小型化の限界が指摘されている。すなわち、この種電気機器中に占める電池の割合は比較的大きく、電池を小型軽量化することにより機器全体の小型化が図れるが、電池容量の減少に伴って機器の使用可能時間も減少する。
【０００３】
かかる不都合に対し、電気機器を構成する各機能部品および電子回路の使用電力を低減させる努力も続けられている。例えばＣＰＵにあっては、省電力モードを備えて待機時における電力消費を必要最小限に抑制する。更に、例えば所定の機能を有するＩＣチップを単位とし、常時は通電をオフして動作を停止しておき、該当する機能が必要なタイミングでオンさせることも考えられる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記した様にＩＣチップを単位として通電をオンオフ制御する方法では、実際の使用状態において電源をオフできる機会は限定され、省電力化に寄与できる割合は少ない。
【０００５】
かかる不都合に対して本発明者は考察を続けた結果、ＩＣチップは機能的に分離可能な複数の小片から構成されるとともに、例えＩＣチップ全体としては常時に通電することが要求される場合にあっても、各々の小片毎にその動作時期を検討すると、常時に動作させることを必要とする小片はごく少数に限定されるとともに、その他の小片にあっても、動作を必要とする時期が短時間に限定されることを知見した。
【０００６】
本発明はかかる知見に基づいてなされたものであって、電子回路を同時に動作可能な機能小片に分離して、各機能小片の動作時期を規制することにより、省電力化が有効に図れる電子回路ブロックを提供することを目的とする。
【０００７】
なお以上および以下における「機能部品小片」には、所定の機能を有する部品またはその部品を組み合わせて新たな機能を有する電子回路が含まれ、個別に動作時期を規制できるものであれば、その大きさおよび機能の内容は限定されるものではない。また「電子回路ブロック」は、１つのＩＣチップを機能部品小片のみで構成するもののほかに、複数のＩＣチップを組み合わせ、あるいは電子回路中の一部に複数の機能部品小片を備えるものも含まれ、その構成形態は限定されるものではない。
【０００８】
【課題を解決するための手段】
本発明にかかる電子回路ブロック１１は、図１にその全体的な構成を概略的に示すごとく、所定機能を有する電子回路を、同時に動作可能な機能部品小片１０毎に分離するとともに、常時は、必要最小限の機能部品小片１０ａのみを動作させておき、動作が終了した機能部品小片１０の動作を、例えば電源電圧やクロック信号の様な駆動信号１２をスイッチング手段１４でオフすることにより停止する一方、次に動作させるべき機能部品小片１０に信号を送って、動作させる機能部品小片１０を順次に変更することを特徴とする。
【０００９】
電子回路ブロック１１は、図２および３に例示するＳＩＯチップであって、動作が終了した機能部品小片１０から出力されるデータ信号を利用し、次に動作させるべき機能部品小片１０を動作させると同時に、自己の機能部品小片１０の動作を停止させる様に構成している。
【００１０】
更にその機能部品小片１０は、印加される駆動電圧Ｖｃｃまたはクロック信号２４をオンオフ制御することによりその動作時期が規制される。
【００１１】
【発明の効果】
本発明は上記の如く、電子回路を同時に動作可能な機能小片１０に分離し、更に各機能部品小片１０の動作時期を規制することにより、省電力化が有効に図れる。更に電子回路ブロック１１をＳＩＯチップに適用するとともに、駆動電圧Ｖｃｃやクロック信号２４のオンオフで機能部品小片１０の動作時期を規制することにより、割り込みを持つ電子回路ブロック１１であっても、省電力化を有効に図りながら容易にＩＣ化ができる。
【００１２】
【発明の実施の形態】
以下本発明にかかる電子回路ブロックを、ＲＳ２３２Ｃあるいは４２２等のＳＩＯチップに実施してＳＩＯブロック１６を構成した一例に基づいて説明する。しかしながら、ＬＡＮ用やタッチパネル用のコントローラ、あるいはパイプライン処理機能を有しないＣＰＵの様に、複数の回路部品から構成されるとともに、同時並行して動作せずに連鎖的に動作する部分を有する各種電子回路に対しても略同様に実施できる。
【００１３】
本発明にかかるＳＩＯブロック１６は、例えばカスタムＬＳＩにより１チップ化されて構成されるものであって、図２に示す如くＣＰＵ１８に接続され、ＣＰＵ１８により書き込まれたデータ６４を送信データ２０として外部に送出し、あるいは外部から受け取った受信データ２２をＣＰＵ１８で読出データ６６として必要なデータ処理を可能とする。
【００１４】
ここでＳＩＯブロック１６は、図１において基本概念を示すとともに、図３において一点鎖線で包囲することにより具体的に例示する如く、電子回路を構成する複数の回路部品をその機能および動作単位毎に分類し、複数の機能部品小片１０に電気的に分割させて設計するとともに、各々の機能部品小片１０ごとにその動作時期を規制するように構成している。
【００１５】
なお本実施例にあっては、クロック信号２４を常時に供給した状態でＳＩＯブロック１６に供給される駆動電圧Ｖｃｃの印加時期をスイッチング素子４０を使用して規制することにより、機能部品小片１０の動作時期を規制できる様に構成している。しかしながら、駆動電圧Ｖｃｃを常時に印加した状態でクロック信号２４の印加時期を、スイッチング素子４０を用いて規制することによっても略同様な動作が行える。その他、クロック信号２４と駆動電圧Ｖｃｃを常時に印加した状態でリセット信号をかけ続けるなど、機能部品小片１０の動作を規制する方法については限定されるものではない。
【００１６】
本実施例における機能部品小片１０としては、図３にその構成を具体的に例示する様に、コントロールレジスタ部２６、スタート信号監視部２８、シリアル・パラレル変換部３０、データ保持部３２、受信用ＦＩＦＯ部３４、送信用ＦＩＦＯ部３６、パラレル・シリアル変換部３８とから構成される。
【００１７】
ここでコントロールレジスタ部２６は、データ通信時におけるボーレートの様な既定値を記憶したり、ＣＰＵ１８に対する割込信号ＩＮＴの出力時期を規制したりするためのものであるため、常に動作させる必要がある。そこで駆動電圧Ｖｃｃを恒常的に印加することにより、動作時期が制限されないようにしている。
【００１８】
次にスタート信号監視部２８は、受信データ２２中におけるスタート信号の入力時期を検出するものであるから、常時にその入力を監視する一方、スタート信号の入力を検出して一連の受信信号の入力が開始されるとその役目を終える。そこで、スイッチング素子４０ａを介して駆動電圧Ｖｃｃを接続するとともに、そのスイッチング素子４０ａとして常閉のものを使用する。
【００１９】
そして、受信データ２２中におけるスタート信号の受信と連動して検知信号４２を出力するとともに、その検知信号４２でスイッチング素子４０ｂをオフさせ、更に次のシリアル・パラレル変換部３０へ検知信号４２を送る。
【００２０】
シリアル・パラレル変換部３０は、シリアル状態で入力された受信データ２２中のデータ部分をコントロールレジスタ部２６に設定したボーレートにあわせて取り出し、内蔵したシフトレジスタ４４を使用して例えば８ビットのパラレル信号４６に変換するものである。
【００２１】
このシリアル・パラレル変換部３０は、スタート信号が入力された後に動作を開始し、８ビット分のデータ入力を終えるとその動作を終える。そこで、駆動電圧Ｖｃｃを常開のスイッチング素子４０ｃを介して印加するとともに、スタート信号監視部２８から送られる検知信号４２でスイッチング素子４０ｃをオンさせて動作を開始させる。更に、８ビット分のデータが入力された際に出力されるデータレディ信号４８でスイッチング素子４０ｂをオフさせると同時に、スタート信号監視部２８のスイッチング素子４０ａをオンさせて、次のスタート信号の入力を待つ。
【００２２】
データ保持部３２は、２つのＤタイプのフリップフロップ５０ａ・５０ｂで構成され、シリアル・パラレル変換部３０から出力されるパラレル信号４６とデータレディ信号４８とを、次の受信用ＦＩＦＯ部３４に受け渡すために使用される。したがって、データの受け渡し時にのみ動作させれば足りるが、回路規模も小さいために本実施例では固定的に駆動電圧Ｖｃｃを供給している。
【００２３】
受信用ＦＩＦＯ部３４は、先入れ先出し形式のメモリから構成され、シリアル・パラレル変換部３０から出力される８ビットのパラレルデータを、データレディ信号４８の入力にタイミングを合わせて書き込むことにより、８ビットずつデータを記憶する。そこで、常開のスイッチング素子４０ｃを介して駆動電圧Ｖｃｃが接続されるとともに、シリアル・パラレル変換部３０から出力されるデータレディ信号４８でスイッチング素子４０ｃをオンする。このオン状態は、エンプティ信号５２が出力されてスイッチング素子４０ｃをオフするまで持続され、受信データ２２を内部に保持する。
【００２４】
この保持された受信データ２２は、ＣＰＵ１８からチップセレクト信号ＣＳ＊と読み出し信号ＲＷ＊が入力されると、判別部５４から読出信号ＲＤが受信用ＦＩＦＯ部３４に向けて出力され、更にその受信用ＦＩＦＯ部３４はＣＰＵ１８に向けて読出データ６６を送出する。
【００２５】
送信用ＦＩＦＯ部３６は、ＣＰＵ１８から出力されるパラレル状の書込データ６４を８ビットずつ書き込むことにより、その内部に送信用のデータを保持可能とする先入れ先出し形式のメモリであって、前記した判別部５４から書込信号ＷＲが入力されると動作を開始し、その内部にデータが保持されている期間中はオン状態を続けるとともに、保持データがなくなるとオフする動作を繰り返すことが必要である。
【００２６】
そこで本実施例にあっては、常開のスイッチング素子４０ｄを介して送信用ＦＩＦＯ部３６に駆動電圧Ｖｃｃを印加するとともに、ＣＰＵ１８から送られる書込信号ＲＤでスイッチング素子４０ｄをオンさせ、エンプティ信号５６の出力でスイッチング素子４０ｄをオフさせている。
【００２７】
次にパラレル・シリアル変換部３８は、送信用ＦＩＦＯ部３６から取り出される８ビットのパラレルデータを、所定のボーレートにあわせてシリアルデータに変換し、送信データ２０として出力可能とするものである。
【００２８】
そこで、パラレル・シリアル変換部３８を常開のスイッチング素子４０ｅを介して駆動電圧Ｖｃｃに接続するとともに、送信用ＦＩＦＯ部３６から出力されるエンプティ信号５６をインバータ５７で反転した信号でスイッチング素子４０ｅをオンさせることにより、送信用ＦＩＦＯ部３６にデータが書き込まれると動作を開始させる。
【００２９】
するとパラレル・シリアル変換部３８は、送信用ＦＩＦＯ部３６に読出信号ＲＤを送り、１バイトずつシフトレジスタ５８にデータを読み出す。そして、全ての送信データ２０が送信用ＦＩＦＯ部３６から読み出されることにより、エンプティ信号５６が出力され且つパラレル・シリアル変換部３８から完全にデータが出力された際に出力されるデータ終了信号６０がＡＮＤ回路６２で確認されると、スイッチング素子４０ｅをオフさせて、データ送受信の待ち受け状態に戻る。
【００３０】
なお、上記した様に前段の機能部品小片１０から出力される信号で、次段の機能部品小片１０を順次にアクティブにさせる方法に代えてあるいは加えて、常にアクティブ状態におかれたコントロール手段を別に備え、そのコントロール手段の指令でアクティブ状態にさせる機能部品小片を選択させることもできる。
【００３１】
また電子回路中におけるどの部分を機能部品小片に構成するかは、適用する回路に対応して任意に設定できる。しかしながら、例えば上記したＳＩＯブロックにおける受信部分の場合、常にアクティブな機能部品小片をできるだけ小さく設定する一方、他の機能部品小片にあっては、そのオフ確率ができるだけ大きくなる様に構成することが好ましい。
【図面の簡単な説明】
【図１】本発明の基本的な構成を概略的に示す説明図である。
【図２】本発明をＳＩＯチップに実施した一例であって、ＣＰＵとの接続状態を示すブロック図である。
【図３】ＳＩＯブロックの具体的な構成の一例を示すブロック図である。
【符号の説明】
１０  機能部品小片
１２  駆動信号
１４  スイッチング手段
１６  ＳＩＯブロック
１８  ＣＰＵ
２０  送信データ
２２  受信データ
２４  クロック信号
２６  コントロールレジスタ部
２８  スタート信号監視部
３０  シリアル・パラレル変換部
３２  データ保持部
３４  受信用ＦＩＦＯ部
３６  送信用ＦＩＦＯ部
３８  パラレル・シリアル変換部
４０  スイッチング素子
４２  検知信号
４４  シフトレジスタ
４６  パラレル信号
４８  データレディ信号
５０  フリップフロップ
５２  エンプティ信号
５４  判別部
５６  エンプティ信号
５７  インバータ
５８  シフトレジスタ
６０  データ終了信号
６２  ＡＮＤ回路
６４  書込データ
６６  読出データ
【図１】
0003549471.tif 000002
【図２】
0003549471.tif 000003
【図３】
0003549471.tif 000004