(57)【特許請求の範囲】
【請求項１】
ビット線にソース又はドレイン領域が接続されワード線にゲートが接続された電荷転送用トランジスタ及び一方の電極がプレート線に接続され他方の電極が前記電荷転送用トランジスタのドレイン又はソース領域に接続された強誘電体を用いてなる情報記憶用キャパシタから構成される強誘電体メモリセルが、マトリックス状に配置されてメモリセルアレイを形成する不揮発性強誘電体メモリにおいて、
前記メモリセルアレイの端部に接続されたビット線よりさらに外側に配置された第１のダミービット線と、
前記メモリセルの端部に配置された前記ビット線と前記第１のダミービット線との間に配置された第２のダミービット線とを備えていることを特徴とする不揮発性強誘電体メモリ。
【請求項２】
前記第１のダミービット線は、配線細りやパターンのアンバランスを改善する加工レベル上のダミー配線であることを特徴とする請求項１に記載の不揮発性強誘電体メモリ。
【請求項３】
前記第１のダミービット線は、電気的に所定の電位に固定されていることを特徴とする請求項１又は請求項２に記載の不揮発性強誘電体メモリ。
【請求項４】
前記第２のダミービット線は、前記メモリセルアレイの端部のビット線対と対応するように一対配置され、これらが第２のダミービット線対を形成することを特徴とする請求項１乃至請求項３のいずれかに記載の強誘電体メモリ。
【請求項５】
前記ビット線対及び第２のダミービット線対は、それぞれ互いに相補的なデータが転送されることを特徴とする請求項４に記載の不揮発性強誘電体メモリ。
【請求項６】
前記第２のダミービット線には、前記第２のダミービット線にソース又はドレイン領域が接続されワード線にゲートが接続された電荷転送用トランジスタ及び一方の電極がプレート線に接続され他方の電極が前記電荷転送用トランジスタのドレイン又はソース領域に接続された強誘電体を用いてなる情報記憶用キャパシタから構成される強誘電体メモリセルが接続されていることを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性強誘電体メモリ。
【請求項７】
前記第２のダミービット線には、各ビット線と同数の強誘電体メモリセルが接続されていることを特徴とする請求項６に記載の不揮発性強誘電体メモリ。
【請求項８】
前記第２のダミービット線には、センスアンプ及びＩ／Ｏゲートが接続されていることを特徴とする請求項４乃至請求項７のいずれかに記載の不揮発性強誘電体メモリ。
【請求項９】
前記第２のダミービット線は、データを書き込むときは前記Ｉ／Ｏゲートを開くことで外部との入出力線と導通状態となり、データを読み出すときは前記Ｉ／Ｏゲートを閉じることで前記入出力線と非導通状態となることを特徴とする請求項８に記載の不揮発性強誘電体メモリ。
【請求項１０】
前記メモリセルアレイの端部のビット線と前記第２のダミービット線とは、互いに相補的なデータが転送されることを特徴とする請求項４乃至請求項７のいずれかに記載の不揮発性強誘電体メモリ。
【請求項１１】
前記メモリセルアレイの端部のビット線のカラムアドレスと前記第２のダミービット線のアドレスとが一致していることを特徴とする請求項４乃至請求項７のいずれかに記載の不揮発性強誘電体メモリ。
【請求項１２】
ビット線にソース又はドレイン領域が接続されワード線にゲートが接続された電荷転送用トランジスタ及び一方の電極がプレート線に接続され他方の電極が前記電荷転送用トランジスタのドレイン又はソース領域に接続された強誘電体を用いてなる情報記憶用キャパシタから構成される強誘電体メモリセルが、マトリックス状に配置されてメモリセルアレイを形成する不揮発性強誘電体メモリにおいて、
前記メモリセルアレイの端部のビット線よりさらに外側に、該ビット線と近接して一対のダミービット線対が配置されたことを特徴とする不揮発性強誘電体メモリ。
【請求項１３】
前記一対のダミービット線対は、互いに相補的なデータが転送されることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ。
【請求項１４】
前記一対のダミービット線対は、前記メモリセルアレイの端部のビット線対と略同一のパターンを有することを特徴とする請求項１２に記載の不揮発性強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリに係り、とくにメモリセルアレイ端のビット線の容量カップリングを補償する構造に関するものである。
【０００２】
【従来の技術】
強誘電体膜を情報記憶用キャパシタとして用いた不揮発性強誘電体メモリは、低消費電力の半導体記憶装置として、近年盛んに研究開発がなされている。例えば、強誘電体メモリセルを用いた不揮発性強誘電体メモリは、米国特許４，８７３，６６４（Ｅａｔｏｎ，  Ｊｒ．）  やＳ．Ｓ．  Ｅａｔｏｎ，  Ｊｒ．  ｅｔ  ａｌ．“Ａ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＤＲＡＭ  Ｃｅｌｌ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＮＶＲＡＭｓ  ”，ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．１３０−１３１，Ｆｅｂ．１９８８などに詳細に記載されている。
強誘電体メモリセルの情報記憶用キャパシタには、チタン酸バリウム（ＢａＴｉＯ３  ）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  ；ＰＺＴ）、ランタンドープドチタン酸ジルコン酸鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３  ；ＰＬＺＴ）、ニオブ酸リチウム（ＬｉＮｂＯ３  ）、ニオブ酸カリウムリチウム（Ｋ３  Ｌｉ２  Ｎｂ５  Ｏ１５）などから構成された強誘電体膜等が用いられている。これらの強誘電体膜は、電圧を印加することによって分極が生じる。そして、電圧と分極との関係はいわゆるヒステリシス特性を呈する。
一般に半導体メモリのメモリセル部は、メモリセルが行列状に配列された複数のメモリセルアレイから構成されている。そして各メモリセルアレイは、外周部に機能的にはまったく関係のないダミーの配線、例えば、ワード線やビット線を配置している。このダミーの配線は、配線細りや配線間容量によるアンバランスを修正する加工レベルのために存在し、電気的には電源電位Ｖｓｓなどのある一定の電位に接続してある。
【０００３】
【発明が解決しようとする課題】
一般に、半導体メモリは、同一パターンを有する多くの繰り返しブロックを用いている。例えば、ローデコーダ、カラムデコーダ、複数のメモリセルアレイを有するメモリセル部が繰り返しブロックを用いている。このような繰り返し部分から非繰り返し部分をパターニングする場合、半導体基板表面の形状や光近接効果などにより配線が細ってしまうことがある。とくにデザインルールの厳しいセル部はこのような減少が起こり易い。例えば、１番端に位置したビット線のみ他のビット線に比べて細り、その結果ビット線同士の配線容量が異なるために端に配置されたビット線対のセンスマージンが悪化するなどの問題が生じてくる。ワード線も同じような問題が生じている。
【０００４】
このような配線の細りやパターンのアンバランスなどを改善するために従来は、前述のようにダミーの配線をワード線やビット線の外側に形成配置している。これらのダミーワード線やダミービット線などのダミー配線は、電気的に電源電位Ｖｓｓなどのある一定の電位に接続してある。ところで、強誘電体メモリにおいて、メモリセルアレイ端のメモリセルを動作させると、大多数のほかのメモリセルとは周りの環境が異なり、メモリセルアレイ端のビット線は、その外側がこのダミービット線と隣接している。このダミービット線をＶｓｓに固定している場合、メモリセルアレイ端のビット線が１データを読み出そうとするときにこのダミービット線のＶｓｓのビット線との容量カップリングで１データの読み出しマージンが少なくなる状態になり、場合によってはデータは正しくメモリセルに書かれていても、読み出し不良になることも生じてくる。
本発明は、このような事情によりなされたものであり、外周にダミー配線を配置したメモリセルアレイの端部のビット線の容量カップリングを有効に補償する不揮発性強誘電体メモリを提供する。
【０００５】
【課題を解決するための手段】
以上の課題を解決するために、本発明の不揮発性強誘電体メモリは、ビット線にソース又はドレイン領域が接続されワード線にゲートが接続された電荷転送用トランジスタ及び一方の電極がプレート線に接続され他方の電極が前記電荷転送用トランジスタのドレイン又はソース領域に接続された強誘電体を用いてなる情報記憶用キャパシタから構成される強誘電体メモリセルが、マトリックス状に配置されてメモリセルアレイを形成する不揮発性強誘電体メモリにおいて、前記メモリセルアレイの端部に接続されたビット線よりさらに外側に配置された第１のダミービット線と、前記メモリセルの端部に配置された前記ビット線と前記第１のダミービット線との間に配置された第２のダミービット線とを備えていることを第１の特徴とする。また、本発明の不揮発性強誘電体メモリは、ビット線にソース又はドレイン領域が接続されワード線にゲートが接続された電荷転送用トランジスタ及び一方の電極がプレート線に接続され他方の電極が前記電荷転送用トランジスタのドレイン又はソース領域に接続された強誘電体を用いてなる情報記憶用キャパシタから構成される強誘電体メモリセルが、マトリックス状に配置されてメモリセルアレイを形成する不揮発性強誘電体メモリにおいて、前記メモリセルアレイの端部のビット線よりさらに外側に、該ビット線と近接して一対のダミービット線対が配置されたことを第２の特徴とする。
【０００７】
すなわち本発明は、ダミーワード線、ダミービット線などの加工レベル上の第１のダミー配線がメモリセルアレイの外周部に形成された形成された不揮発性強誘電体メモリにおいて、前記加工レベル上のダミービット線と前記メモリセルアレイの末端のビット線との間に第２のダミービット線を挿入することを特徴とする。なお本発明において、メモリセルアレイとは、それぞれ記憶の対象である実データの転送が行われるビット線及びワード線、プレート線と接続されたメモリセルが集積された領域を示すものであり、以下についても全く同義である。換言すれば、こうしたメモリセルと同一構造のメモリセルが配置されている領域であってもメモリセルがダミービット線に接続されている場合は、メモリセルアレイの領域外とする。
【０００８】
本発明では、前記加工レベル上の第１のダミービット線は、電気的にある一定の電位に固定されており、前記第２のダミービット線は、ビット線と同様同一列のメモリセルと接続し機能的に動作する。機能的に動作する。しかし、この第２のダミービット線に接続されたメモリセルのデータは、読み出されるものではなく、この第２のダミービット線は、あくまでもメモリセルアレイ端のビット線の容量カップリングを補償するために働くものである。
すなわち、メモリセルアレイ端のビット線から１データを読み出そうとするときに、Ｖｓｓなどの固定電位が与えられた第１のダミービット線と近接していると、このビット線と第１のダミービット線のＶｓｓとの容量カップリングで１データの読み出しマージンが少なくなる状態になる。したがって、前記メモリセルアレイ端の前記ビット線を、第１のダミービット線の代わりに第２のダミービット線と近接させることによって第１のダミービット線の影響を吸収することができる。
【０００９】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
図１は、不揮発性強誘電体メモリ（半導体素子）のメモリセルの断面図を示している。半導体基板には、例えば、Ｐ型シリコン半導体基板を用いる。Ｐ型シリコン基板１０表面にシリコン酸化膜からなる素子分離絶縁膜１３が形成され、この素子分離絶縁膜１３に区画された領域にＭＯＳトランジスタが形成されている。ＭＯＳトランジスタは、Ｎ型拡散領域からなるソース／ドレイン領域１１、１２、ゲート絶縁膜２１、ポリシリコンからなるゲート電極２０等から構成されている。ゲート電極２０は、ワード線ＷＬとして用いられる。このＭＯＳトランジスタ上には酸化シリコン（ＳｉＯ２  ）などの層間絶縁膜１４が形成され、この層間絶縁膜１４にはドレイン又はソース領域１２に至るコンタクトホール２２が形成されている。層間絶縁膜１４上には強誘電体キャパシタが形成されている。強誘電体キャパシタは、下層電極１５、ＰＺＴ膜などからなる強誘電体膜１６、上層電極１７から構成されている。
【００１０】
下層電極１５は、プレート電極もしくはプレート線ＰＬと称される。この強誘電体キャパシタは、シリコン酸化膜などからなる層間絶縁膜１８に覆われ、この強誘電体キャパシタとドレイン又はソース領域１２とは層間絶縁膜１８に形成されたコンタクトホールと上記コンタクトホール２２を介して、例えば、アルミニウムからなる接続配線１９により電気的に接続されている。ソース又はドレイン領域１１は、層間絶縁膜１４に埋め込まれた、例えば、ＭｏＳｉなどのポリサイドからなる金属配線２３に電気的に接続されている。この金属配線２３は、ビット線ＢＬとして用いられる。
図２にＰＺＴ膜等の強誘電体薄膜の印加電圧／分極特性を示す。強誘電体薄膜は図２に示すようにヒステリシス特性を有する。そして、電圧を印加しない状態すなわちＶ＝０（Ｖ）の状態での残留分極Ｐｒが「正」であるか「負」であるかによって、データを記憶することができる。
図３は、不揮発性記憶装置としては好ましくないヒステリシス特性である。すなわち残留分極Ｐｒが非常に小さく、その結果、センスアンプによる読み出しマージンが低下する、外部からの撹乱により容易にデータが消失してしまう等の問題が存在する。
【００１１】
次に、図４及び図５を参照して強誘電体薄膜を用いたメモリセルの書き込み動作を説明する。強誘電体薄膜を用いたメモリセルを用いた不揮発性強誘電体メモリは、例えば、２つのＭＯＳトランジスタＱ１、Ｑ２と強誘電体キャパシタＣ１、Ｃ２により一つのメモリセルを構成する。そして、図４（ａ）の状態、すなわちキャパシタＣ１には図中上向きの矢印に示すように上方向の分極（以下、正分極と称する）が現れ、キャパシタＣ２には図中下向きの矢印に示すように下方向の分極（以下、負分極と称する）が現れている状態を“１”と定義し、図４（ｂ）の状態、すなわちキャパシタＣ１には負分極が現れ、キャパシタＣ２には正分極が現れる状態を“０”と定義する。
【００１２】
（“１”書き込み動作）
以下、メモリセルに“１”を書き込む場合のステップを示す。
まず、ビット線ＢＬに５Ｖを印加し、ビット線  ／ＢＬ（「  ／」は反転信号を表わす、以下、同じ）には０Ｖを印加する。そしてワード線ＷＬには７Ｖを印加し、プレート電極ＰＬには０Ｖを印加する。この状態は、キャパシタＣ１が図２のａの状態であり、キャパシタＣ２が図２のｂの状態にある。
続いて、プレート線ＰＬを５Ｖにする。この結果、キャパシタＣ１は、図２のｂの状態になり、キャパシタＣ２は図２のｃの状態になる。
続いて、ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図２のａの状態になり、キャパシタＣ２は図２のｄの状態になる。
図５に書き込み時のプレート線（プレート電極）ＰＬの電位（ＶＰＬ）の変化を示す。
以上のようにして、図４（ａ）の状態、すなわちキャパシタＣ１には正分極が現れ、キャパシタＣ２には負分極が現れて“１”書き込みが実現される。
【００１３】
（“０”書き込み動作）
以下、メモリセルに“０”を書き込む場合のステップを示す。
まず、ビット線ＢＬに０Ｖを印加し、ビット線  ／ＢＬには５Ｖを印加する。そしてワード線ＷＬには７Ｖを印加し、プレート線ＰＬには０Ｖを印加する。この状態は、キャパシタＣ１が図２のｂの状態にあり、キャパシタＣ２が図２のａの状態にある。
続いて、ＰＬを５Ｖにする。この結果、キャパシタＣ１は、図２のｃの状態になり、キャパシタＣ２は、図２のｂの状態になる。
続いて、ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図２のｄの状態になり、キャパシタＣ２は、図２のａの状態になる。
以上のようにして、図４（ｂ）の状態、すなわちキャパシタＣ１には負分極が現れ、キャパシタＣ２には正分極が現れて“０”書き込みが実現される。
【００１４】
図６は、本発明の不揮発性強誘電体メモリのメモリセル部の概略回路図である。このメモリセル部には複数のメモリセルが行列状にメモリセルアレイの形で配置形成されている。図は、メモリセルアレイ３１の内部を表わしている。メモリセルは、図１に示すように、ゲート２０を有するＭＯＳトランジスタとＰＺＴなどからなる強誘電体膜１６を有するキャパシタとを備えている。この実施例では、メモリセルの１セルは、２トランジスタ２キャパシタ（２Ｔ／２Ｃ）から構成されている。本発明は、この構成に限らず、例えば、１トランジスタ１キャパシタ（１Ｔ／１Ｃ）であっても良い。
ここで２Ｔ／２Ｃ構造のメモリセルＭの配置構造を説明する。
強誘電体キャパシタＣ１、Ｃ２のプレート電極同士は接続されてプレート線ＰＬを構成している。強誘電体キャパシタＣ１、Ｃ２の他方の電極は、トランジスタＴ１、Ｔ２のソース又はドレイン領域に接続されている。一方トランジスタＴ１、Ｔ２のドレイン又はソース領域は、ビット線ＢＬ、  ／ＢＬに接続されている。またトランジスタＴ１、Ｔ２のゲートは、ワード線ＷＬに接続されている。
【００１５】
このメモリセルアレイ３１には、トランジスタＴ１、Ｔ２のドレイン又はソース領域が接続されているビット線対ＢＬ、  ／ＢＬが配置形成されている。
これら一対のビット線対ＢＬ、  ／ＢＬは上述したように互いに相補的なデータが転送される。ビット線は、複数対（ＢＬ１、ＢＬ２、・・・ＢＬｎ−１  、ＢＬｎ  、  ／ＢＬ１、  ／ＢＬ２、・・・  ／ＢＬｎ−１  、  ／ＢＬｎ  ）配置されており、その外側には、配線細りやパターンのアンバランスを改善する加工レベル上の第１のダミービット線ＢＬＤが形成されている。そして、第１のダミービット線ＢＬＤとビット線群の端部のビット線対ＢＬｎ、  ／ＢＬｎとの間には、本発明の特徴であるメモリセルが接続された機能的に動作する第２のダミービット線対ＤＢＬ、  ／ＤＢＬが配置形成されている。しかも、第２のダミービット線対ＤＢＬ、  ／ＤＢＬに接続される第２の強誘電体メモリセルは、各ビット線対に接続される第１の強誘電体メモリセルと同様の２Ｔ／２Ｃ構造を有し、かつ同一列内に配置される強誘電体メモリセルの個数がすべて同数となるように配置されている。これにより、第２のダミービット線対ＤＢＬ、  ／ＤＢＬがメモリセルアレイの外側に配置されても繰り返しパータンが損なわれることがなく、加工レベル上の配線細りやパターンのアンバランスの発生が有効に抑えられ得る。
【００１６】
さらに、各ビット線対にはセンスアンプＳ／Ａ及びＩ／Ｏゲート（カラムゲート）が接続されており、第２のダミービット線対ＤＢＬ、  ／ＤＢＬにも同じ様にセンスアンプＳ／Ａ及びＩ／Ｏゲートが接続されている。各ビット線対及び第２のダミービット線対には、例えば、図４で説明したような互いに相補的なデータが転送される。第１のダミービット線ＢＬＤは通常所定の一定電位に固定されており、この実施例では接地電位Ｖｓｓに接続されている。
すなわち、メモリセルアレイ端のビット線対ＢＬｎ、  ／ＢＬｎの外側には従来の加工レベル上の第１のダミービット線ＢＬＤがあり、その間に機能的に、これとは異なる第２のダミービット線対ＤＢＬ、  ／ＤＢＬを配置する。これらＤＢＬ、  ／ＤＢＬには他のビット線と同様にメモリセルが接続されている。またこれらＤＢＬ、  ／ＤＢＬにはＳ／Ａ（センスアンプ回路）が接続され、ビット線の充放電を他のビット線と一緒に行い、メモリセルアレイ端のビット線  ／ＢＬｎとの容量カップリングで著しく不利にならないようにする。
【００１７】
なお、挿入した第２のダミービット線対ＤＢＬ、  ／ＤＢＬのＩ／Ｏゲート（カラムゲート）は、例えば、カラム選択信号ＣＳＬｎと書き込み系の信号（ＷＥ）で生成されたカラム選択信号ＤＣＳＬによって書き込みのときだけゲートが解除し、図示しない入出力線から取り込まれたデータがメモリセルに書き込まれるように制御される。したがって、第２のダミービット線対ＤＢＬ、  ／ＤＢＬと接続されたメモリセルに書き込まれたデータは、データ読み出し時にＩ／Ｏゲートを介して入出力線に読み出されることはなく、こうして第２のダミービット線対ＤＢＬ、  ／ＤＢＬに接続されたメモリセルの不要なデータの外部への読み出しを防止することが可能になる。
ここで図７は、Ｉ／Ｏゲートの制御信号ＤＣＳＬを生成する手段を示す回路図である。ＤＣＳＬを生成する手段は、メモリセルアレイ端のビット線対ＢＬｎ  、  ／ＢＬｎ  と第２のダミービット線対ＤＢＬ、  ／ＤＢＬとが同一のカラムアドレスで選択されるように、ＮＡＮＤ回路とインバータ回路を直列に接続してなる回路から構成されている。また第２のダミービット線対ＤＢＬ、  ／ＤＢＬに転送されるデータは、メモリセルアレイ端のビット線対における容量カップリングを有効に抑えられるように、これらビット線対のデータとは相補的な関係にある。
【００１８】
さらに、図６に示すように、メモリセルアレイ３１には、トランジスタＴ１、Ｔ２のゲートが接続されているワード線ＷＬ１、ＷＬ２、・・・ＷＬｎ−１  、ＷＬｎ  及びプレート線ＰＬ、ＰＬ２、・・・ＰＬｎ−１  、ＰＬｎ  が交互に配置されており、ワード線ＷＬｎ  の外側には、配線細りやパターンのアンバランスを改善する加工レベル上のダミーワード線ＤＷＬが形成されている。
続いて、図８に不揮発性強誘電体メモリのメモリセルアレイと周辺回路との配置を示す。複数のメモリセルアレイ３１〜３４は並列して配置され、ロウデコーダ回路（ＲＤ）４０は、これらに共用されている。ワード線ＷＬは、外部から入力されたアドレス信号に応じてロウデコーダ回路４０によって選択される。プレート線ＰＬは、これらメモリセルアレイに共用して設けられており、プレート線駆動回路（ＰＤ）３８によって図５のように駆動される。
なお、ロウデコーダ回路４０やプレート線駆動回路３８は、各メモリセルアレイ３１〜３４毎に付設されて、例えば、隣接するメモリセルアレイ３１〜３４間に配置されてもよい。
【００１９】
まず、センスアンプ回路４１〜４４は、各メモリセルアレイ毎に設けられており、読み出し時にビット線ＢＬに現れた微小電位差を増幅する。カラムゲート回路（ＣＧ）５１〜５４は、カラム選択線ＣＳＬの信号に基づき、図示しないデータ線５５とビット線ＢＬ、  ／ＢＬとを選択的に接続する。カラムデコード回路  （ＣＤ）５６は、外部から入力されたアドレス信号に応じてＣＳＬ線を選択する。データ線センスアンプ回路５７は、データ線５５上のデータを増幅する。カラムゲート回路５１〜５４は、ビット線対毎に接続されたカラムゲート（Ｉ／Ｏゲート）から構成され、各カラムゲートは、２つのＭＯＳトランジスタから構成される。これらのＭＯＳトランジスタは、カラム選択線ＣＳＬによって選択駆動される。
【００２０】
メモリセルアレイ３１〜３４は、それぞれビット線が複数対（ＢＬ１、ＢＬ２、・・・ＢＬｎ−１  、ＢＬｎ  、  ／ＢＬ１、  ／ＢＬ２・・・  ／ＢＬｎ−１  、  ／ＢＬｎ  ）配置されており、それらの外側には、加工レベル上の第１のダミービット線ＢＬＤが形成されている。そして、第１のダミービット線ＢＬＤとビット線群の端部のビット線  ／ＢＬｎとの間には、第２のダミービット線対ＤＢＬ、  ／ＤＢＬが配置形成されている。これら第２のダミービット線対ＤＢＬ、  ／ＤＢＬは、複数対のビット線対（ＢＬ１、ＢＬ２、・・・、ＢＬｎ−１  、ＢＬｎ  、  ／ＢＬ１、  ／ＢＬ２、・・・  ／ＢＬｎ−１  、  ／ＢＬｎ  ）と同様の繰り返しパターンを有している。
以上の実施例はＰＺＴ強誘電体膜を例にとって説明したが、本発明は、これに限られるものではなく、図９に示す通り、例えば、ＢａＴｉＯ３  （ＢＴＯ）膜等にも適用可能である。また、当然のことながら（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３  （ＰＬＺＴ）膜、ＬｉＮｂＯ３  膜、Ｋ３  Ｌｉ２  Ｎｂ５  Ｏ１５膜なども適用可能である。
【００２１】
次に、図１０乃至図１２を参照して強誘電体薄膜製造プロセスを説明する。強誘電体薄膜の製造には、例えば、ゾル・ゲル法、スパッタ法、ＭＯＣＶＤ法等が用いられる。本発明と組み合わせてより顕著な効果が得られるのはゾル・ゲル法及びスパッタ法である。
ゾルゲル法又はＭＯＤ法は、有機金属化合物などをソース原料とする溶液をディッピングやスピンコートにより基板上に塗布し、それを熱分解して得る方法である。これは、大気中でも成膜が可能であり、膜の大面積化が容易である（図１０）。
スパッタ法は、薄膜となるべき材料のターゲットに、グロー放電中でイオン化したガス（Ａｒガスなど）を衝突させて叩き出した粒子を基板に堆積させる方法であり、真空蒸着法では作りにくい高融点材料などの膜形成が可能である。この成膜法には直流スパッタ、高周波（ＲＦ）スパッタ、マグネトロンスパッタ、イオンビームスパッタ、反応性スパッタ、レーザアブレーションなどがある。ターゲットとしては焼結体又は粉末を用い、アルゴンと酸素雰囲気でスパッタする。ターゲットの近傍にマグネットを置くと、スパッタイオンは、その磁場に拘束され、低ガス圧（〜１０−４Ｔｏｒｒ）でスパッタが可能になり、膜成長速度を数倍高めることになる。強誘電体膜の微細構造と特性は、スパッタ条件（スパッタ電圧、ガス組成とガス圧、膜形成速度、基板材料、基板温度など）に依存する（図１１）。
【００２２】
ＣＶＤの基本は、薄膜にしたい元素の化合物のうちでガスになるものを高温炉の中に導入して、基板表面に堆積させて膜形成することにあり、これにより基板表面で平衡状態で成膜されるため、より均質な結晶膜が得られる可能性がある。ＭＯＣＶＤは、原料としてアセチルアセトナトやアルコキシドなどの有機金属から強誘電体膜が形成されている（図１２）。
次に、ＦＲＡＭをＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）  システムに応用した例を示す。
ＲＦＩＤシステムとは、電波を用いた非接触型タグ・システム（識別器）のことで、一般的には非接触データ・キャリア・システム等とも呼ばれている。ＲＦＩＤシステムの全体のシステム構成図を図１３に示す。
ＲＦＩＤシステムは、パソコン、コントローラ、アンテナなどで構成されるホスト側と、トランスポンダと呼ばれるデータ・キャリアで構成される。トランスポンダは、ＦＲＡＭとＡＳＩＣが１チップ化されたモノリシックＲＦＩＤチップ及び電力受信、データ受信／送信を兼ねるアンテナを内蔵するシンプルな構成である。
【００２３】
ホスト側からは必要に応じてコマンド及びデータを搬送波に乗せて送信するがトランスポンダ側ではその搬送波により必要な電力を発生させ、データの書き込み及び読み出しと送信に利用してホスト側に情報を返す。
非接触タグは、電池が不要であり、ＦＲＡＭの記憶内容を電波を使って非接触で読み取り、その内容を書き換えることにより、人の入退出などの管理に活用することが可能である。例えば、服のポケットに定期券用の非接触タグを入れたまま改札したり、非接触タグを自動車につけて走り高速道路の料金所でいちいち精算するために止まらなくて済むようしたり、人の介在なしに駐車場の出入りを監視・管理するなどの用途に利用することが可能である。また、回遊魚や家畜の行動を管理することなどにも利用できる。
【００２４】
図１４は、トランスポンダの内部回路の詳細を示す。
即ち、外部から入力される電磁場を検知するＬＣ回路と、ＬＣ回路が検出した電磁場から信号を生成する回路（ＦＳＫ復調回路）５８と、ＬＣ回路が検出した電磁場から電源電圧を発生させる回路（整流ブリッジ）５９と、電源電圧の立ち上がりを検出してパワーオン信号を出力するパワーオン回路６０と、強誘電体膜を電極間に有する強誘電体キャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、例えば、同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルの強誘電体キャパシタの一方の電極を同一のキャパシタプレート線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一方の端子を同一のビット線でそれぞれ共通接続して構成したＦＲＡＭセルアレイ６１等から構成されている。
【００２５】
なお、本発明は、上記したようなＦＲＡＭに限らず、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やスタティック型ＲＡＭを搭載した論理ＬＳＩなどにおいてロジックのプログラム記憶部に少量ではあるが使用される強誘電体メモリセルに適用することも可能である。
また、本発明は、上記したような半導体基板上に強誘電体メモリセルを形成する場合に限らず、ＳＯＩなどのように絶縁基板上の半導体層上に強誘電体メモリセルを形成する場合にも適用することが可能である。
以上、本発明は、上記実施例の他種々変形して実施することが可能である。
【００２６】
【発明の効果】
本発明は、以上の構成により、メモリセルアレイ端部のビット線と加工レベル上のダミービット線との間に機能的に動作するダミービット線を配置することによって前記加工レベル上のダミービット線の影響を補償することができる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリセルの断面図。
【図２】強誘電体薄膜の印加電圧／分極特性を示す特性図。
【図３】メモリセルとして好ましくない状態のヒステリシス特性図。
【図４】書き込み動作を説明するメモリセルの回路図。
【図５】メモリセルの書き込み時のプレート電極ＰＬの電位変化図。
【図６】本発明のメモリセルアレイの概略回路図。
【図７】本発明の第２のダミービット線に供給されるカラム選択信号を生成する論理回路図。
【図８】メモリセルアレイと周辺回路との配置を示す不揮発性強誘電体メモリのブロック図。
【図９】本発明に用いる強誘電体膜の特性を示す特性図。
【図１０】本発明の強誘電体薄膜製造プロセス図。
【図１１】本発明の強誘電体薄膜製造プロセス図。
【図１２】本発明の強誘電体薄膜製造プロセス図。
【図１３】ＦＲＩＤシステムのシステム構成図。
【図１４】トランスポンダの内部回路図。
【符号の説明】
１０・・・シリコン基板、    １１・・・ドレイン領域、
１２・・・ソース領域、    １３・・・素子分離絶縁膜、
１４、１８・・・層間絶縁膜、    １５・・・下層電極、
１６・・・強誘電体膜（ＰＺＴ膜）、１７・・・上層電極、
１９・・・接続配線、    ２０・・・ゲート電極、
２１・・・ゲート絶縁膜、    ２２・・・コンタクトホール、
２３・・・金属配線、
３１、３２、３３、３４、６１・・・メモリセルアレイ、
３５、３６、３７、３８・・・プレート線駆動回路、
４０・・・ロウデコーダ回路、
４１、４２、４３、４４・・・センスアンプ回路、
５１、５２、５３、５４・・・カラムゲート回路、
５５・・・データ線、    ５６・・・カラムデコード回路、
５７・・・データ線センスアンプ回路、  ５８・・・ＦＳＫ復調回路、
５９・・・整流ブリッジ、    ６０・・・パワーオン回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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