(57)【特許請求の範囲】
【請求項１】
選択メモリセル（１５１）を含む読出用センスアンプ（１００）と、上記選択メモリセルに対応する比較用メモリセル（２５１）を含む比較用センスアンプ（２００）とを有し、クロック変化によって動作し上記選択メモリセルと上記比較用メモリセルとの出力を差動増幅するセンスアンプであって、
上記読出用センスアンプは、上記選択メモリセルの出力線であるビットライン（１５２）がゲートに接続される第１ｎチャネルトランジスタ（１０７）、及びゲートが接地される第２ｐチャネルトランジスタ（１０２）を有し上記ビットラインの電位を反転させるインバータ回路と、上記ビットラインに接続されかつ上記第１ｎチャネルトランジスタと上記第２ｐチャネルトランジスタとの接続点（１５７）がゲートに接続される第３ｎチャネルトランジスタ（１０１）と、上記第３ｎチャネルトランジスタに直列に接続される電流検出用第４ｐチャネルトランジスタ（１０３）とを有し、
さらに、
上記第４ｐチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流防止用の第５ｐチャネルトランジスタ（１０４）と、
上記ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージ用の第６ｎチャネルトランジスタ（１０６）と、
を備えたことを特徴とするセンスアンプ。
【請求項２】
上記比較用センスアンプは、上記比較用メモリセルの出力線である比較用ビットライン（２５２）がゲートに接続される比較用第１ｎチャネルトランジスタ（２０７）、及びゲートが接地される比較用第２ｐチャネルトランジスタ（２０２）を有し上記比較用ビットラインの電位を反転させるインバータ回路と、上記比較用ビットラインに接続されかつ上記比較用第１ｎチャネルトランジスタと上記比較用第２ｐチャネルトランジスタとの接続点（２５７）がゲートに接続される比較用第３ｎチャネルトランジスタ（２０１）と、上記比較用第３ｎチャネルトランジスタに直列に接続され電流を検出する比較用第４ｐチャネルトランジスタ（２０３）とを有し、
さらに、
上記比較用第４ｐチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流を防止する比較用第５ｐチャネルトランジスタ（２０４）と、
上記比較用ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージを行う比較用第６ｎチャネルトランジスタ（２０６）と、
を備えた、請求項１記載のセンスアンプ。
【請求項３】
上記読出用センスアンプと同じ構成をなすダミー読出用センスアンプ（３９１）と、
上記比較用センスアンプとほぼ同じ構成をなして上記比較用第５ｐチャネルトランジスタに対応するダミー比較用第５ｐチャネルトランジスタにおいては常にオン状態に、上記比較用第６ｎチャネルトランジスタに対応するダミー比較用第６ｎチャネルトランジスタ（３０６）においては常にオフ状態となる構成をなすダミー比較用センスアンプ（３９２）と、
上記ダミー読出用センスアンプにおいて上記第３ｎチャネルトランジスタに対応するダミー読出用第３ｎチャネルトランジスタ（３０１）と上記第４ｐチャネルトランジスタに対応するダミー読出用第４ｐチャネルトランジスタ（３０３）との接続点（３５９）と接続され外部から供給される外部クロックにて上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを動作状態とする動作信号を送出し、かつ上記動作信号によって上記ダミー読出用センスアンプに備わるビットラインを充電することにより上記ダミー読出用センスアンプから読み出し完了信号が供給されることで上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを非動作状態とする非動作信号を送出する信号発生回路（３９３）と、
を有する制御信号発生回路（３００）を備えたセンスアンプであって、
上記制御信号発生回路は、上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプの各々における第５ｐチャネルトランジスタ及び第６ｎチャネルトランジスタを制御する、請求項２記載のセンスアンプ。
【請求項４】
上記読出用センスアンプと同じ構成をなすダミー読出用センスアンプ（３９１）と、
上記ダミー読出用センスアンプにおいて上記第３ｎチャネルトランジスタに対応するダミー読出用第３ｎチャネルトランジスタ（３０１）と上記第４ｐチャネルトランジスタに対応するダミー読出用第４ｐチャネルトランジスタ（３０３）との接続点（３５９）と接続され外部から供給される外部クロックにて上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを動作状態とする動作信号を送出し、かつ上記動作信号によって上記ダミー読出用センスアンプに備わるビットラインを充電することにより上記ダミー読出用センスアンプから読み出し完了信号が供給されることで上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプを非動作状態とする非動作信号を送出する信号発生回路（３９３）と、
を有する制御信号発生回路（３００）を備えたセンスアンプであって、
上記ダミー読出用センスアンプに備わる電流検出用の上記ダミー読出用第４ｐチャネルトランジスタのゲート入力を所定電位に固定し、上記制御信号発生回路は、上記読出用センスアンプ、上記比較用センスアンプ、及び上記ダミー読出用センスアンプの各々に対応した第５ｐチャネルトランジスタ及び第６ｎチャネルトランジスタを制御する、請求項２記載のセンスアンプ。
【請求項５】
上記ダミー読出用第４ｐチャネルトランジスタと上記読出用第４ｐチャネルトランジスタとのトランジスタ特性を等しくするように、上記ダミー読出用第４ｐチャネルトランジスタのトランジスタサイズが変更されてなる、請求項４記載のセンスアンプ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、センスアンプに関し、詳しくは消費電力が少なく、かつ高速にデータの読み出しが行えるセンスアンプに関する。
【０００２】
【従来の技術と発明が解決しようとする課題】
図４を参照し従来のセンスアンプについて説明する。データの書き込まれたメモリセル、例えばメモリセル５０５にデータが書き込まれておりこのメモリセルが選択された場合、該メモリセルにはほとんど電流が流れず、図４に示すＶ（Ａ）の電位は、Ｖ（Ｂ）−Ｖｔｈｎまで上がる。よってトランジスタ５０１がオフ状態になりＶ（Ｃ）の電位がＨ（ハイ）レベルに上がる。このとき、Ａ２、Ａ３にはほとんど電流が流れないので、センスアンプの電流はＡ１に流れる電流でほぼ決定される。一方、データの書き込まれていないメモリセルが選択された場合には、メモリセルに電流が流れＶ（Ａ）の電位は下がり、Ｖ（Ｂ）の電位は上がる。よってトランジスタ５０１はオン状態となるのでＶ（Ｃ）の電位は下がる。このときセンスアンプの消費電流は、Ａ１＋Ａ２＋Ａ３の合計で決定される。
又、選択メモリセル５０５を含むセンスアンプ５０６に対応して、上記センスアンプ５０６とほぼ同様の構成をなすリファレンスセル５３６を設けている。このリファレンスセル５３６にも、上述の場合と同じように電流が流れる。このようにセンスアンプがアクティブにある間はどこかに貫通電流が流れる。
よって上記選択メモリセル５０５がフローティングゲートにて構成されるＥＰＲＯＭ全体としての消費電流はＤＣ的にセンスアンプ電流とリファレンス電流とを加算した電流が流れることになる。このように従来のセンスアンプでは貫通電流が大きい。この貫通電流を抑えるために、従来において、アクティブ制御するＳＡＢ信号によってトランジスタ５０３，５０４，５３３，５３４をオフ状態とすることで上記貫通電流を止めるようにしている。ところが上記ＳＡＢ信号を使用すると、ビットライン５０７を充電する場合にはＶ（Ｂ）の電位が上昇してからＶ（Ａ）の電位が上昇するので、ビットライン５０７の充電に時間がかかり、データの読み出しが遅れるという問題が生じる。
本発明はこのような問題点を解決するためになされたもので、従来に比べて、消費電力を低減するとともに、メモリセルからのデータの読み出しが高速に行えるセンスアンプを提供することを目的とする。
【０００３】
【課題を解決するための手段】
本発明は、選択メモリセルを含む読出用センスアンプと、上記選択メモリセルに対応する比較用メモリセルを含む比較用センスアンプとを有し、クロック変化によって動作し上記選択メモリセルと上記比較用メモリセルとの出力を差動増幅するセンスアンプであって、
上記読出用センスアンプは、上記選択メモリセルの出力線であるビットラインがゲートに接続される第１ｎチャネルトランジスタ、及びゲートが接地される第２ｐチャネルトランジスタを有し上記ビットラインの電位を反転させるインバータ回路と、上記ビットラインに接続されかつ上記第１ｎチャネルトランジスタと上記第２ｐチャネルトランジスタとの接続点がゲートに接続される第３ｎチャネルトランジスタと、上記第３ｎチャネルトランジスタに直列に接続される電流検出用第４ｐチャネルトランジスタとを有し、
さらに、
上記第４ｐチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流防止用の第５ｐチャネルトランジスタと、
上記ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージ用の第６ｎチャネルトランジスタと、
を備えたことを特徴とする。
又、上記センスアンプにおいて、上記比較用センスアンプは、上記比較用メモリセルの出力線である比較用ビットラインがゲートに接続される比較用第１ｎチャネルトランジスタ、及びゲートが接地される比較用第２ｐチャネルトランジスタを有し上記比較用ビットラインの電位を反転させるインバータ回路と、上記比較用ビットラインに接続されかつ上記比較用第１ｎチャネルトランジスタと上記比較用第２ｐチャネルトランジスタとの接続点がゲートに接続される比較用第３ｎチャネルトランジスタと、上記比較用第３ｎチャネルトランジスタに直列に接続され電流を検出する比較用第４ｐチャネルトランジスタとを有し、
さらに、
上記比較用第４ｐチャネルトランジスタと電源との間に配置され上記センスアンプの動作時のみオン状態となる、貫通電流を防止する比較用第５ｐチャネルトランジスタと、
上記比較用ビットラインと接地との間に配置され上記センスアンプ非動作時のみオン状態となる、プリディスプリチャージを行う比較用第６ｎチャネルトランジスタと、
を備えることもできる。
【０００４】
【作用】
このように構成することで、第５ｐチャネルトランジスタは、スイッチング素子として機能しセンスアンプの動作時にのみオン状態となり貫通電流が流れるのを防止する。よって第５ｐチャネルトランジスタはセンスアンプの消費電力を低減するように作用する。又、第６ｎチャネルトランジスタは、ディスチャージ方式によりビットライン電圧が上昇するのを防止するとともにセンスアンプが非動作時にはオン状態となり貫通電流が流れるのを防止するように作用する。さらに、第６ｎチャネルトランジスタは、常にオン状態にあることでビットラインの充電時間を短縮する第２ｐチャネルトランジスタと相まってデータを高速に読み出すように作用する。
【０００５】
【実施例】
本発明の一実施例であるセンスアンプについて図を参照しながら以下に説明する。
図１において、点線で囲んだ左側部分が選択されたメモリセル１５１に接続される読出用センスアンプ１００を示し、右側部分が選択メモリセル１５１に相当する比較用メモリセル２５１に接続される比較用センスアンプ２００を示す。尚、本実施例において選択メモリセル１５１及び比較用メモリセル２５１は、フローティングゲート構造を有するＥＰＲＯＭを構成するメモリセルであり、又、図１においては一つしか記載していないが、実際にはビットライン１５２，２５２に複数個接続されている。又、読出用センスアンプ１００と比較用センスアンプ２００とは、後述する部分を除き、同じ構成をなすものであるので、回路構成について読出用センスアンプ１００を例に以下に説明する。尚、読出用センスアンプ１００の各構成部分は百番代にて符番し、読出用センスアンプ１００の各構成部分に対応する比較用センスアンプ２００における構成部分は二百番代にて符番している。
【０００６】
ビットライン１５２には、選択メモリセル１５１を選択するときにオン状態となるｎチャネルトランジスタ１５３が接続されている。トランジスタ１５３のゲートは電源１５４に接続されているのでトランジスタ１５３は常にオン状態にある。
電源１５５と接地との間には、Ｔｒ１０７とＴｒ１０２とが直列接続される。Ｔｒ１０７は、ｎチャネルのトランジスタであって第１ｎチャネルトランジスタに相当するもので接地側に配置され、Ｔｒ１０２はｐチャネルのトランジスタであって第２ｐチャネルトランジスタに相当し電源１５５側に配置され、Ｔｒ１０７のゲートにはビットライン１５２が接続される。又、Ｔｒ１０２のゲートは接地され、Ｔｒ１０２は常にオン状態にある。又、Ｔｒ１０７及びＴｒ１０２にてインバータ回路を構成する。
【０００７】
さらに、ビットライン１５２と電源１５６との間には、Ｔｒ１０１，Ｔｒ１０３及びＴｒ１０４が直列接続される。Ｔｒ１０１は、ｎチャネルのトランジスタであって第３ｎチャネルトランジスタに相当するものでビットライン１５２側に配置される。Ｔｒ１０４は、ｐチャネルのトランジスタであって第５ｐチャネルトランジスタに相当するもので電源１５６側に配置される。Ｔｒ１０３は、ｐチャネルのトランジスタであって第４ｐチャネルトランジスタに相当するものでＴｒ１０１とＴｒ１０４との間に配置される。又、Ｔｒ１０１のゲートは、Ｔｒ１０２とＴｒ１０７との接続点１５７に接続される。
【０００８】
さらに、ビットライン１５２と電源１５８との間には、Ｔｒ１０８とＴｒ１０５とが直列接続され、ビットライン１５２と接地との間にはＴｒ１０６が接続される。Ｔｒ１０８は、ｎチャネルのトランジスタであってビットライン１５２側に配置され、Ｔｒ１０８のゲートは上記接続点１５７に接続される。Ｔｒ１０５は、ｐチャネルのトランジスタであって電源１５８側に配置される。Ｔｒ１０６は、ｎチャネルのトランジスタであって第６ｎチャネルトランジスタに相当するものである。
【０００９】
比較用センスアンプ２００側にのみ設けられるトランジスタは以下のものである。Ｔｒ２０３とＴｒ２０１との接続点２５９と電源２５６との間には、Ｔｒ２７１とＴｒ２７２とが直列接続される。Ｔｒ２７１は、ｐチャネルのトランジスタであって接続点２５９側に配置され、Ｔｒ２７２はｐチャネルのトランジスタであって電源２５６側に配置される。又、Ｔｒ２０３のゲートは接続点２５９に接続される。
【００１０】
このように構成される読出用センスアンプ１００及び比較用センスアンプ２００におけるＴｒ１０４，Ｔｒ２０４、Ｔｒ１０５，Ｔｒ２０５、Ｔｒ１０６，Ｔｒ２０６、及びＴｒ２７２のゲートは、後述する制御信号発生回路３００に含まれる信号発生回路３９３に接続され、これらのＴｒ１０４，Ｔｒ２０４、Ｔｒ１０５，Ｔｒ２０５、Ｔｒ１０６，Ｔｒ２０６、及びＴｒ２７２は制御信号発生回路３００が送出する制御信号ＣＫＢにて同期して動作する。
又、Ｔｒ１０３とＴｒ２０３とのゲートは接続され、Ｔｒ２０３とＴｒ２７１とのゲートも接続される。又、Ｔｒ１０１とＴｒ１０３との接続点１５９は、読出用センスアンプ１００及び比較用センスアンプ２００を含むセンスアンプの出力となる。
【００１１】
次に、制御信号発生回路３００について説明する。制御信号発生回路３００は、上述したように、Ｔｒ１０４，Ｔｒ２０４、Ｔｒ１０５，Ｔｒ２０５、Ｔｒ１０６，Ｔｒ２０６、及びＴｒ２７２の動作を制御する制御信号ＣＫＢを発生する回路であり、大別すると、ダミー読出用センスアンプ３９１と、ダミー比較用センスアンプ３９２と、信号発生回路３９３とを有する。
ダミー読出用センスアンプ３９１は、上述した読出用センスアンプ１００と同一の構成をなすものである。よって構成上の詳しい説明は省略する。
【００１２】
ダミー比較用センスアンプ３９２は、上述した比較用センスアンプ２００と以下の点を除き同じ構成をなすものである。その相違点は、Ｔｒ２７２に対応するＴｒ３７２、Ｔｒ２０５に対応するＴｒ３０５、及びＴｒ２０６に対応するＴｒ３０６の各ゲートが接地されている点である。よって、Ｔｒ３７２、Ｔｒ３０５、Ｔｒ３０６は、制御信号ＣＫＢにて動作が制御されるのではなく、常にＬレベルの信号が供給され、固定動作を行う。尚、構成上のその他の詳しい説明は省略する。
【００１３】
接続点１５９に対応する接続点３５９は信号発生回路３９３に接続される。信号発生回路３９３には、外部よりクロック信号が供給され、信号発生回路３９３は、ダミーのセンスアンプ３９１，３９２に基づき送出される検出信号と上記外部クロック信号に基づき上述した制御信号ＣＫＢを発生し、送出する。尚、この制御信号ＣＫＢは、図示するように、ダミー読出用センスアンプ３９１にも供給される。
尚、制御信号発生回路３００は、上述した読出用センスアンプ１００，比較用センスアンプ２００等と、同一の半導体基板上に形成される。
【００１４】
このように構成されるセンスアンプの動作を以下に説明する。
読出用センスアンプ１００及び比較用センスアンプ２００について説明する。
読出用センスアンプ１００及び比較用センスアンプ２００は、上述したように、クロック同期式になっており、制御信号発生回路３００から送出される制御信号ＣＫＢがＬ（ロー）レベルになったときのみ、読出用センスアンプ１００及び比較用センスアンプ２００がアクティブになる。制御信号ＣＫＢがＨ（ハイ）レベルの間、Ｔｒ１０４及びＴｒ１０５は、オフ状態となり、Ｔｒ１０６がオン状態となり、ビットライン１５２の電圧Ｖ（Ａ）がＬレベルに下がる（プリディスチャージ）。従ってＴｒ１０７は、オフ状態となるので、貫通電流は全く流れない。
【００１５】
制御信号ＣＫＢがＬレベルとなると、Ｔｒ１０６はオフ状態となり、Ｔｒ１０４及びＴｒ１０５がオン状態となる（センスアンプがアクティブになる）。ここで、メモリセル１５１がオンの場合、ビットライン１５２の電圧はＬレベルでセンスアンプの出力電圧もＬレベルのままである。一方、メモリセル１５１がオフの場合には、ビットライン１５２の電圧Ｖ（Ａ）は徐々に上がり、電圧Ｖ（Ａ）が接続点１５７の電圧であるＶ（Ｂ）からＴｒ１０１のしきい値電圧であるＶｔｈｎを減算した値に等しくなるまで上昇する。このとき電圧Ｖ（Ｂ）の電位は、Ｔｒ１０２が常にオン状態にあることから、センスアンプがアクティブになる前からＨレベルにある。従って、電源１５６，１５８からのビットライン１５２の充電時間は短くて済む。
【００１６】
制御信号ＣＫＢがＬレベルの状態である、センスアンプがアクティブの間は、貫通電流が流れてしまうので、貫通電流が流れる期間は出来る限り短くしたい。
メモリセル１５１のデータの読出時間は、メモリセル１５１がオンのときには読み出しにほとんど時間を要しないので、メモリセル１５１がオフの場合のみ、即ちビットライン１５２を充電する場合を考慮すればよい。そこで、制御信号発生回路３００では、メモリセル３５１をオフ状態とし、ビットライン３５２の充電時間によって、信号発生回路３９３へ検出信号を発することで信号発生回路３９３からセンスアンプをアクティブとする制御信号ＣＫＢを発生するようにしている。
【００１７】
さらに、上記検出信号は、安定して動作させる必要がある。その方法として２つの方法がある。その一つは、図２に示すように、制御信号発生回路３００におけるダミー比較用センスアンプ３９２についてはクロック同期させずに、常にアクティブにする方法である。即ち、ダミー比較用センスアンプ３９２におけるＴｒ３７２，Ｔｒ３０５，Ｔｒ３０６のゲートは接地されているので、Ｔｒ３７２，Ｔｒ３０５は常にオン状態であり、Ｔｒ３０６は常にオフ状態にある。よって、ダミー読出用センスアンプ３９１の電流検出用トランジスタであるＴｒ３０３のゲートに供給される信号は固定され、上記検出信号の安定動作が保証される。
【００１８】
一方、センスアンプにおける消費電流を最小にするためには、制御信号発生回路３００におけるダミー比較用センスアンプ３９２にも貫通電流を流し続けるわけにはいかないので、その対策として他の方法を示す。その方法は、図３に示すように、図２に示す制御信号発生回路３００からダミー比較用センスアンプ３９２を削除し、Ｔｒ３０３のゲートを接地しＴｒ３０３のゲートには常にＬレベルの信号が供給されるようにした制御信号発生回路４００とするものである。尚、図３において図２に示される構成部分と同じ構成部分については同じ符号を付している。
【００１９】
但し、制御信号発生回路４００において、電流検出用トランジスタであるＴｒ３０３のトランジスタサイズを、図１に示す読出用センスアンプ１００におけるＴｒ１０３のトランジスタサイズと同じにすると、制御信号発生回路４００におけるビットライン３５２の充電時間が速くなり過ぎる。これは、Ｔｒ１０３のゲート電位は、アクティブのとき（読出しのとき）接地電位ではなく、Ｔｒ３０３とＴｒ１０３のトランジスタサイズを同じにしても、ゲート電位が異なるとトランジスタ特性は変わるからである。したがって、制御信号発生回路４００における読み出し時間が読出用センスアンプ１００における読み出し時間と同じになるように、制御信号発生回路４００におけるＴｒ３０３のトランジスタサイズを変更している。これによって、制御信号発生回路４００における読み出し時間と読出用センスアンプ１００における読み出し時間とが同じになるので、センスアンプがアクティブになる期間を最小限にすることができ、よって消費電流を抑えることができる。
【００２０】
このように、図１に示すＴｒ１０４をスイッチング素子として使用することによって、センスアンプ非動作時において貫通電流が流れるのを防止することができる。又、Ｔｒ１０６によって、ディスチャージ方式でビットラインの電圧が上がるのを防いでいるとともに、センスアンプの非動作時に貫通電流が流れるのを防止している。
【００２１】
又、図２に示す制御信号発生回路３００のダミー比較用センスアンプ３９２を常時アクティブにすることで、ダミー読出用センスアンプ３９１における電流検出用トランジスタ３０３のゲート電位を固定させ、ダミー読出用センスアンプ３９１から送出する検出信号の安定動作を保つことを保証することができる。
【００２２】
又、図３に示すように、図２に示す制御信号発生回路３００からダミー比較用センスアンプ３９２を削除することによって、ダミー比較用センスアンプ３９２における貫通電流の発生をなくしさらに消費電力を低くすることができる。又、制御信号発生回路４００におけるダミー読出用センスアンプ３９１のＴｒ３０３のゲート入力をある設定電位に固定し、さらに上記Ｔｒ３０３のトランジスタサイズを変更してトランジスタ特性を読出用センスアンプ１００のＴｒ１０３と等価にすることによって検出信号の安定動作を保証することができる。
【００２３】
【発明の効果】
以上詳述したように本発明によれば、スイッチング素子として機能しセンスアンプの動作時にのみオフ状態となる第５ｐチャネルトランジスタを備えたので、センスアンプの動作時に貫通電流が流れることが防止でき、センスアンプの消費電力を低減することができる。又、ディスチャージ方式によりビットライン電圧が上昇するのを防止するとともにセンスアンプが非動作時にはオン状態となり貫通電流が流れるのを防止するように第６ｎチャネルトランジスタを備えたことより、ビットラインの充電に時間を要さず、消費電力を低減するとともに、メモリセルからのデータの読み出しを高速に行うことができる。
【図面の簡単な説明】
【図１】本発明のセンスアンプの一実施例におけるセンスアンプの構成を示す回路図である。
【図２】図１に示すセンスアンプに供給される制御信号ＣＫＢを発生する回路の一例を示す回路図である。
【図３】本発明のセンスアンプの他の実施例におけるセンスアンプの構成を示す回路図である。
【図４】従来のセンスアンプの構成を示す回路図である。
【符号の説明】
１００…読出用センスアンプ、Ｔｒ１０１…ｎチャネルトランジスタ、
Ｔｒ１０２、Ｔｒ１０３、Ｔｒ１０４…ｐチャネルトランジスタ、
Ｔｒ１０６…ｎチャネルトランジスタ、
Ｔｒ１０７…ｎチャネルトランジスタ、
１５１…選択メモリセル、１５２…ビットライン、
２００…比較用センスアンプ、
３００…制御信号発生回路、３９１…ダミー読出用センスアンプ、
３９２…ダミー比較用センスアンプ、３９３…信号発生回路、
４００…制御信号発生回路。
【図１】
0003547193.tif 000002
【図２】
0003547193.tif 000003
【図３】
0003547193.tif 000004
【図４】
0003547193.tif 000005