(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体領域表面に互いに間隔を置いて設けられた第２導電型の高濃度ソース領域及びドレイン領域と、前記高濃度ソース領域と前記高濃度ドレイン領域との間の第１導電型半導体領域のチャネル領域と、前記チャネル領域に接して前記ドレイン領域の一部に設けられた薄い不純物濃度の低濃度ドレイン領域と、前記チャネル領域の上に設けれたゲート絶縁膜と、前記低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、前記ゲート絶縁膜及び前記高耐圧用絶縁膜の上に設けられたゲート電極から成る高耐圧絶縁ゲート型電界効果トランジスタにおいて、前記第１導電型の半導体領域表面に設けられた第１導電型の高濃度領域と前記第１導電型の高濃度領域の上に設けれた中間層絶縁膜から成るチップ切断線領域に、厚い絶縁膜を介さずに前記高耐圧絶縁ゲート型電界効果トランジスタの前記高濃度ソース領域を設けることを特徴とする半導体装置。
【請求項２】
前記高濃度ソース領域におけるコンタクト領域を、ソース配線及び保護膜が完全に覆っていない請求項１記載の半導体装置。
【請求項３】
前記高濃度ソース領域におけるコンタクト領域を、ソース配線が完全に覆っていない請求項１記載の半導体装置。
【請求項４】
前記チップ切断線領域において、中間層絶縁膜がない請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、高耐圧構造の絶縁ゲート電界効果型の半導体装置に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーＩＣに用いる半導体装置に関する。
【０００２】
【従来の技術】
例えば、感熱紙タイプのプリンターにおいて、発熱抵抗を駆動するＩＣには、図８に示すような高耐圧ＭＯＳトランジスタ及びチップ切断線領域までの断面構造が用いられている。Ｐ型シリコン単結晶基板１の表面にＮ＋型ソース領域２とドレイン領域３が設けられている。高耐圧特性を得るために、ドレイン領域３に接続した低濃度ドレイン領域７をフィールド絶縁膜５の下に設けるとともに、ドレイン領域３の下にＮ−ＷＥＬＬ８を設けている。また、チャネル形成領域のインピーダンスが、ゲート絶縁膜４を介して設けられたゲート電極６によって制御される。このような構成が高耐圧ＭＯＳトランジスタの主流であり、Ｎ＋型ソース領域２とチップ切断線領域の間には、分離用のフィールド絶縁膜１０が形成される。このような断面構造が主流である。
【０００３】
【発明が解決しようとする課題】
しかし、従来のＮ＋型ソース領域２とチップ切断線領域の間に、分離用のフィールド絶縁膜１０を形成する高耐圧ＭＯＳトタンジスタ技術では、必ず分離用のフィールド絶縁膜１０を必要とするため、チップ面積の拡大につながっていた。そのため、本発明の目的は、高耐圧ＭＯＳトランジスタの効率の良いレイアウトによりチップ面積を縮小させる装置を得ることである。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の手段とした。
（１）  第１導電型の半導体領域表面に互いに間隔を置いて設けられた第２導電型の高濃度ソース領域およびドレイン領域と、前記高濃度ソース領域と前記高濃度ドレイン領域との間の第１導電型半導体領域のチャネル領域と、前記チャネル領域に接して前記ドレイン領域の一部に設けられた薄い不純物濃度の低濃度ドレイン領域と、前記チャネル領域の上に設けれたゲート絶縁膜と、前記低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜より厚い高耐圧用絶縁膜と、前記ゲート絶縁膜及び前記高耐圧用絶縁膜の上に設けられたゲート電極から成る高耐圧絶縁ゲート型電界効果トランジスタにおいて、前記第１導電型の半導体領域表面に設けられた第１導電型の高濃度領域と前記第１導電型の高濃度領域の上に設けれた中間層絶縁膜から成るチップ切断線領域に、厚い絶縁膜を介さずに前記高耐圧絶縁ゲート型電界効果トランジスタの前記高濃度ソース領域を設けることを特徴とする半導体装置。
（２）  前記高濃度ソース領域におけるコンタクト領域を、ソース配線及び保護膜が完全に覆わない。
（３）  前記高濃度ソース領域におけるコンタクト領域を、ソース配線が完全に覆わない。
（４）  前記非形成半導体領域において、中間層絶縁膜がない。
【０００５】
上記の手段をとることで、高耐圧絶縁ゲート型電界効果トランジスタからチップ切断線領域間チップ面積を縮小させる装置を得ることである。
【０００６】
【発明の実施の形態】
以下に本発明の実施例を図面に基づいて説明する。図１、２、３及び４に高耐圧ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジスタからチップ切断線領域の断面構造示しす。Ｐ型シリコン基板１の表面にＮ＋型ソース領域２、Ｎ＋型ドレイン領域３を設け、Ｎ＋型ソース領域２とＮ＋ドレイン領域３の間にチャネル領域１４が１μｍから１０μｍ幅で設けられる。チャネル領域１４の上に１００から５００オングストロームのシリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜４を介して、多結晶シリコン膜のゲート電極６が設けられている。
【０００７】
チャネル領域１４は１μｍから１０μｍ幅で実現できるが、次の１μｍから４μｍ幅でも良い。さらに、１μｍから３μｍ幅がもっとも最適値である。シリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜４は、１００から５００オングストロームの厚さでも実現できるが、１００から３００オングストロームの厚さでも良い。さらに１００から２００オングストロームの厚さがもっとも最適値である。
【０００８】
又、Ｎ＋型ドレイン領域３とチャネル領域１４の間に濃度の低い低濃度Ｎ＋−型ドレイン領域７が１μｍから４μｍの幅で存在する。低濃度Ｎ＋−型ドレイン領域７は１μｍから４μｍ幅で実現できるが、次の１μｍから３μｍ幅でも良い。さらに、１μｍから２μｍ幅がもっとも最適値である。低濃度Ｎ＋−型ドレイン領域の上には、フィールド絶縁膜５が４０００から１００００オングストロームの厚さで設けられる。フィールド絶縁膜５は４０００から１００００オングストロームの厚さでも実現できるが、４０００から８０００オングストロームの膜厚でも良い。更に、４０００から６０００オングストロームの膜厚がもっとも最適値である。又Ｎ＋型ドレイン領域３とＰ型シリコン基板１との耐圧を向上させるため、Ｎ＋型ドレイン領域３の周囲りにＮ−型ＷＥＬＬ領域８を設けてある。ドレインへの信号入力としてドレイン配線１２をドレイン領域３にドレインコンタクト１６を通して接合せさている。
【０００９】
ソースの接地は、ソースコンタクト１７を通して、接地配線１３を介して接地してある。ドレイン配線１２及び接地配線１３は、Ａｌ−Ｓｉ膜４０００から１５０００オングストロームで実現できるが、５０００から１３０００オングストロームでも良い。さらに８０００から１００００オングストロームの膜厚がもっとも最適値である。また、Ａｌ−Ｓｉ膜の代用膜として、Ａｌ−Ｓｉ−Ｃｕ膜を用いることもでき、Ａｌ−Ｓｉ膜及びＡｌ−Ｓｉ−Ｃｕ膜の下にバリア用の高融点金属２１を用いることもできる。高融点金属としは、Ｔｉ／ＴｉＮ，Ｔｉ／ＴｉＯＮ，Ｔｉ／ＴｉＷが用いられる。尚、ドレイン配線１２、接地配線１３と多結晶シリコン膜のゲート電極６の絶縁をはかるために中間絶縁膜１８が５０００オングストロームから１００００オングストロームで設けられ、デバイスを保護するために、デバイスの最上膜に保護用の保護膜１１が５０００オングストロームから１５０００オングストロームで設けられている。中間絶縁膜１８は５０００から１００００オングストロームの厚さでも実現できるが、５０００から８０００オングストロームの膜厚でも良い。さらに４０００から６０００オングストロームの膜厚がもっとも最適値である。尚、中間絶縁膜としてＢＰＳＧ膜、ＮＳＧ／ＰＳＧ膜、を用いることもできる。
【００１０】
保護膜１１は５０００から１５０００オングストロームの厚さでも実現できるが、７０００から１３０００オングストロームの膜厚でも良い。さらに８０００から１２０００オングストロームの膜厚がもっとも最適値である。尚、パイポーラ耐圧を向上させるために、Ｎ＋型ソース簡域２に、Ｐ＋基板接地領域９を間隔をもって設ける。Ｐ＋基板接地領域９のＮ＋型ソース領域２内への設け方は、以下の３種類がある。
【００１１】
図５は、Ｐ＋基板接地領域９をチャネル領域１４に接するように設け、１つ当たりの基板接地領域９は、１μｍから５μｍで設けられ、基板接地領域９の間隔は１０μｍから５０μｍ間隔で、設けられている。
図６は、Ｐ＋基板接地領域９をチャネル領域１４に接しないように設け、１つ当たりの基板接地領域９は、１μｍから５μｍで設けられ、基板接地領域９の間隔は１０μｍから５０μｍ間隔で、設けられている。
【００１２】
図７は、Ｐ＋基板接地領域９をチャネル領域１４に接しないように１つの基板接地領域９で、設けられている。Ｎ＋−型とは、Ｎ型不純物濃度が、Ｎ＋型で示した不純物濃度に比べて低く、またＮ−型で示した不純物濃度より高い不純物濃度であることを意味し、ここでは、Ｎ型不純物濃度が、Ｎ＋型＞Ｎ＋−型＞Ｎ−型の関係で表される不純物濃度をＮ＋−型と定義する。
【００１３】
高耐圧絶縁ゲート型電界効果トタンジスタのトータル的なＷ長幅１５は、１００μｍから５０００μｍの間で用いらる。
図１の断面図は、第１導電型の半導体領域表面に設けられた第１導電型のＰ＋型基板接地領域１９とＰ＋型基板接地領域１９の上に設けれた中間層絶縁膜から成るチップ切断線領域と、高耐圧絶縁ゲート型電界効果トタンジスタのＮ＋型ソース領域２を分離を介さずに配置した断面図である。
【００１４】
図２の断面図は、第１導電型の半導体領域表面に設けられた第１導電型のＰ＋型基板接地領域１９とＰ＋型基板接地領域１９の上に設けれた中間層絶縁膜から成るチップ切断線領域と、高耐圧絶縁ゲート型電界効果トタンジスタのＮ＋型ソース領域２を分離を介さずに配置し、Ｎ＋型ソース領域２におけるコンタクト領域を、ソース配線及び保護膜が完全に覆っていない断面図である。
【００１５】
図３の断面図は、第１導電型の半導体領域表面に設けられた第１導電型のＰ＋型基板接地領域１９とＰ＋型基板接地領域１９の上に設けれた中間層絶縁膜から成るチップ切断線領域と、高耐圧絶縁ゲート型電界効果トタンジスタのＮ＋型ソース領域２を分離を介さずに配置し、Ｎ＋型ソース領域２におけるコンタクト領域を、ソース配線が完全に覆っていない断面図である。
【００１６】
図４断面図は、第１導電型の半導体領域表面に設けられた第１導電型のＰ＋型基板接地領域１９から成るチップ切断線領域と、高耐圧絶縁ゲート型電界効果トタンジスタのＮ＋型ソース領域２を分離を介さずに配置した断面図である。
尚、実施例として、高耐圧絶縁ゲート型電界効果トタンジスタのロコスドレイン構造で説明したが、ＤＤＤ構造及びＬＤＤ構造にも適用でき、また、Ｐ  ｃｈ高耐圧ＭＯＳトランジスタと高耐圧でないＮ  ｃｈＭＯＳトランジスタ及びＰ  ｃｈＭＯＳトランジスタにも適用できる。
【００１７】
【発明の効果】
この発明は、以上説明したように、高耐圧絶縁ゲート型電界効果トランジスタからチップ切断線領域間の距離を縮小させることができるため、チップ面積を縮小させることができる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の第一の断面図である。
【図２】図２は、本発明の半導体装置の第二の断面図である。
【図３】図３は、本発明の半導体装置の第三の断面図である。
【図４】図４は、本発明の半導体装置の第四の断面図である。
【図５】図５は、本発明の半導体装置の第五のレイアウト図である。
【図６】図６は、本発明の半導体装置の第六のレイアウト図である。
【図７】図７は、本発明の半導体装置の第七のレイアウト図である。
【図８】図８は、従来の半導体装置の断面図である。
【符号の説明】
１  Ｐ型シリコン基板
２  Ｎ＋型ソース領域
３  Ｎ＋型ドレイン領域
４  ゲート絶縁膜
５  フィールド絶縁膜
６  ゲート電極
７  低濃度ドレイン領域
８  Ｎ−ＷＥＬＬ領域
９  基板接地領域
１０  チップ切断線領域との分離を行うためのフィールド絶縁膜
１１  保護膜
１２  ドレイン配線
１３  接地配線
１４  チャネル領域
１５  トータルＷ長幅
１６  ドレインコンタクト
１７  ソースコンタクト
１８  中間絶縁膜
１９  チップ切断線領域内の基板接地領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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