(57)【特許請求の範囲】
【請求項１】
第１の半導体基板上に第１の絶縁膜を形成する工程と、第２の半導体基板に渦巻き状のトレンチを形成する工程と、前記第２の半導体基板および前記トレンチの表面にトレンチ被覆絶縁膜を形成する工程と、前記トレンチ被覆絶縁膜と前記第１の絶縁膜とを接触させて前記第２の半導体基板と前記第１の半導体基板とを貼り合わせる工程と、前記貼り合わせた第１および第２の半導体基板の前記第２の半導体基板側の表面から研磨を行い前記トレンチ被覆絶縁膜に達する前に研磨を終了する工程と、研磨後の前記第２の半導体基板の表面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の導電膜を前記トレンチの渦巻き状の中心端部上を通るように形成してインダクタ引き出し配線を設ける工程と、前記第２の絶縁膜と前記インダクタ引き出し配線とを覆うように第３の絶縁膜を形成する工程と、前記第３の絶縁膜を選択的にエッチングして前記トレンチの渦巻き状の中心端部上の前記インダクタ引き出し配線上にバイアホールを形成する工程と、前記バイアホールに第２の導電膜を埋め込む工程と、前記第３の絶縁膜上に第３の導電膜を前記第２の導電膜と接続され前記トレンチと対応して配置するように形成してインダクタ渦巻き状配線を設ける工程とを含むインダクタ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波半導体集積回路装置等に搭載するインダクタ素子の製造方法に関するものである。
【０００２】
【従来の技術】
近年、移動体通信技術の進歩発達は著しく、携帯機器の小型軽量化実現のため半導体集積回路の低消費電力化、高集積化や外付け回路部品の半導体チップへの内蔵が強く要望されている。特に、携帯機器の小型化実現のためにはインダクタやコンデンサ等の高周波部外付け部品の集積化が必須となっている。このような目的で、４層から５層の多層配線プロセス技術を用いて、半導体集積回路にインダクタを内蔵しようとする試みが近年相次いで報告されている。
【０００３】
ここでは、その一例の構造と製造方法を説明する。
図３（ａ）は従来のインダクタ素子の平面図を示したものであり、図３（ｂ）は図３（ａ）におけるＢ−Ｂ’線での断面図を示したものである。
この従来のインダクタ素子は、半導体素子を形成する不純物濃度が１０１５〜１０１７ｃｍ−３程度の例えばＰ型シリコン基板７１上に、フィールド酸化膜７２，第１層間絶縁膜７３，第２層間絶縁膜７４，第３層間絶縁膜７５，第４層間絶縁膜７６および第５層間絶縁膜７８を介して、第５アルミ配線層でインダクタ渦巻き状配線８０を形成したもので、７７は第４アルミ配線層によるインダクタ引き出し配線である。シリコン基板７１との寄生容量を低減して高い自己共振周波数を実現するためと、高周波損失を低減するために、最上層の第５アルミ配線層でインダクタ渦巻き状配線８０を形成し、これと第４アルミ配線層で形成したインダクタ引き出し配線７７とをタングステンプラグ７９により接続している。
【０００４】
このように構成された従来のインダクタ素子の製造方法を図４を用いて説明する。図４は従来のインダクタ素子の製造方法を示す工程断面図である。
まず、図４（ａ）に示すように、公知のバイポーラ、ＣＭＯＳ或いはＢｉ−ＣＭＯＳプロセス技術を用いて、Ｐ型シリコン基板７１上にフィールド酸化膜７２および半導体素子（ここでは図示せず）を形成する。次に、図４（ｂ）に示すように、ＣＶＤ法により約１．５μｍ程度のプラズマＴＥＯＳ膜を成長させ、ＣＭＰ法（化学的機械的研磨法）等の平坦化法によって第１層間絶縁膜７３を形成した後、フォトリソグラフィ、ドライエッチ、スパッタ法により第１バイアホールおよび第１アルミ配線層（共に図示せず）を形成する。以下同様の方法で、順次第２層間絶縁膜７４，第３層間絶縁膜７５，第４層間絶縁膜７６を形成する。なお図示しないが、上記同様に、各層間絶縁膜７４，７５，７６にはそれぞれバイアホールが形成され、各層間絶縁膜７４，７５，７６の間にはアルミ配線層が形成される。
【０００５】
次に、図４（ｃ）に示すように、第４層間絶縁膜７６上に第４アルミ配線層として厚さ約１μｍのアルミ膜をスパッタ法により全面に成長した後、フォトリソグラフィ、ドライエッチによりインダクタ引き出し配線７７を形成する。次に、ＣＶＤ法により約１．５μｍ程度のプラズマＴＥＯＳ膜を成長させ、ＣＭＰ等の平坦化法によって第５層間絶縁膜７８を形成した後、フォトリソグラフィ、ドライエッチにより第５バイアホールを開口し、タングステンプラグ７９を埋め込む。次に、第５アルミ配線層となる厚さ約１．５μｍのアルミ膜をスパッタした後、フォトリソグラフィ、ドライエッチによりインダクタ渦巻き状配線８０を形成する。最後に、保護膜（図示せず）を形成し、ワイアボインディング用の窓（図示せず）を開ける。
【０００６】
【発明が解決しようとする課題】
しかしながら、一般にシリコン集積回路に用いられる基板不純物濃度は１０１５〜１０１７ｃｍ−３と高いために、マイクロ波帯での基板損失が大きく、十分なＱ値を実現するためにはインダクタをシリコン基板から十分に遠ざける必要があった。このように、シリコン基板との寄生容量と高周波損失を低減させて高い自己共振周波数とＱ値の実現を図るためのインダクタをシリコン基板から十分に遠ざける方法として、４層〜５層配線等の複雑なプロセス技術を用いていたために、製造コストが高くなっていた。
【０００７】
本発明の目的は、４層〜５層配線等の複雑なプロセス技術を使用することなく製造コストを抑えながら、半導体基板との寄生容量および基板損失を低減し、高い自己共振周波数とＱ値を実現できるインダクタ素子の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
請求項１記載のインダクタ素子の製造方法は、第１の半導体基板上に第１の絶縁膜を形成する工程と、第２の半導体基板に渦巻き状のトレンチを形成する工程と、第２の半導体基板およびトレンチの表面にトレンチ被覆絶縁膜を形成する工程と、トレンチ被覆絶縁膜と第１の絶縁膜とを接触させて第２の半導体基板と第１の半導体基板とを貼り合わせる工程と、貼り合わせた第１および第２の半導体基板の第２の半導体基板側の表面から研磨を行いトレンチ被覆絶縁膜に達する前に研磨を終了する工程と、研磨後の第２の半導体基板の表面に第２の絶縁膜を形成する工程と、第２の絶縁膜上に第１の導電膜をトレンチの渦巻き状の中心端部上を通るように形成してインダクタ引き出し配線を設ける工程と、第２の絶縁膜とインダクタ引き出し配線とを覆うように第３の絶縁膜を形成する工程と、第３の絶縁膜を選択的にエッチングしてトレンチの渦巻き状の中心端部上のインダクタ引き出し配線上にバイアホールを形成する工程と、バイアホールに第２の導電膜を埋め込む工程と、第３の絶縁膜上に第３の導電膜を第２の導電膜と接続されトレンチと対応して配置するように形成してインダクタ渦巻き状配線を設ける工程とを含んでいる。
【００１１】
この製造方法により、第１の絶縁膜を形成した第１の半導体基板上にトレンチおよびトレンチ被覆絶縁膜を形成した第２の半導体基板が設けられ、その第２の半導体基板のトレンチがインダクタ渦巻き状配線の下部に第２および第３の絶縁膜を介して配置された構成を実現できる。第２の半導体基板のトレンチは完成後には空洞領域となり、この空洞領域によりインダクタ渦巻き状配線とその下部の第１の半導体基板との距離を長くとることができ、また、空洞領域は絶縁膜より比誘電率が小さいため、インダクタ渦巻き状配線の下部の実効的比誘電率が低下し、半導体基板との寄生容量を大幅に低減できるとともに基板損失を低減し、高い自己共振周波数とＱ値を実現できる。また、従来のように４層〜５層配線等の複雑なプロセス技術を使用しないため、製造コストを抑えることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１（ａ）は本発明の実施の形態におけるインダクタ素子の平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線での断面図を示したものである。図１において、２１はＮ型シリコン基板（一導電型領域）、２２はＮ型シリコン基板２１に形成した渦巻き状のトレンチ（空洞領域）、２３はトレンチ被覆シリコン酸化膜、２４はＰ型シリコン基板（半導体基板）、２５はシリコン酸化膜（第１の絶縁膜）、２６はフィールド酸化膜（第２の絶縁膜）、２７は第１層間絶縁膜（第２の絶縁膜）、２８はアルミ膜で形成したインダクタ引き出し配線、２９は第２層間絶縁膜、３０は第２層間絶縁膜２９のバイアホールに埋め込んだタングステンプラグ、３１はアルミ膜で形成したインダクタ渦巻き状配線である。なお、渦巻き状のインダクタ本体は、インダクタ引き出し配線２８とタングステンプラグ３０とインダクタ渦巻き状配線３１とから構成される。
【００１３】
本実施の形態におけるインダクタ素子は、Ｐ型シリコン基板２４上にシリコン酸化膜２５を設け、シリコン酸化膜２５上にＮ型シリコン基板２１を設け、Ｎ型シリコン基板２１上にフィールド酸化膜２６を設け、フィールド酸化膜２６上に第１層間絶縁膜２７を設け、第１層間絶縁膜２７上にインダクタ引き出し配線２８を設け、インダクタ引き出し配線２８と第１層間絶縁膜２７とを覆う第２層間絶縁膜２９を設け、第２層間絶縁膜２９上にインダクタ渦巻き状配線３１を設けてあり、インダクタ渦巻き状配線３１はその渦巻き状の中心端部で第２層間絶縁膜２９のバイアホールに埋め込んだタングステンプラグ３０によりインダクタ引き出し配線２８と接続している。そして、Ｎ型シリコン基板２１中に、インダクタ渦巻き状配線３１と対応して形成した渦巻き状のトレンチ２２からなる空洞領域が設けられ、Ｎ型シリコン基板２１にはトレンチ２２を覆うトレンチ被覆シリコン酸化膜２３が形成されている。このトレンチ被覆シリコン酸化膜２３は、Ｐ型シリコン基板２４上のシリコン酸化膜２５と接触させて、Ｐ型シリコン基板２４上にＮ型シリコン基板２１を接着するために形成したものである。
【００１４】
この構成によれば、シリコン酸化膜２５を形成したＰ型シリコン基板２４上に、トレンチ２２からなる空洞領域を形成したＮ型シリコン基板２１が設けられ、空洞領域（トレンチ２２）がインダクタ渦巻き状配線３１の下部に第１，第２層間絶縁膜２７，２９およびフィールド酸化膜２６等を介して配置されており、空洞領域（トレンチ２２）の下に配置されたＰ型シリコン基板２４の不純物濃度を低濃度にできるため、基板損失を低減できる。また、インダクタ渦巻き状配線３１とその下部のＰ型シリコン基板２４との距離を長くとることができ、また、空洞領域は比誘電率をシリコン酸化膜の約１／４の１にでき、絶縁膜より比誘電率が小さいため、インダクタ渦巻き状配線３１の下部の実効的比誘電率が低下し、Ｐ型シリコン基板２４との寄生容量を大幅に低減できる。したがって、高い自己共振周波数とＱ値を実現できる。また、この構成では従来のように４層〜５層配線等の複雑なプロセス技術を使用する必要がなく、製造コストを抑えることができる。
【００１５】
なお、Ｐ型シリコン基板２４は、トレンチ２２を形成したＮ型シリコン基板２１を保持するためのもので、不純物濃度が低いほど損失を低減でき、Ｐ型不純物濃度＜１０１４ｃｍ−３であればよい。また、Ｐ型シリコン基板２４の代わりに、Ｎ型シリコン基板を用いてもよく、その場合には、電子の移動度が正孔の約２．５倍と大きいため、Ｎ型不純物濃度＜４×１０１３ｃｍ−３であればよい。
【００１６】
なお、図１では、インダクタ渦巻き状配線３１とインダクタ引き出し配線２８との間の第２層間絶縁膜２９は、インダクタ引き出し配線２８および第１層間絶縁膜２７上の全面に形成しているが、インダクタ渦巻き状配線３１とインダクタ引き出し配線２８とが接触しないように少なくともインダクタ引き出し配線２８を覆うように形成していればよい。ただし、インダクタ引き出し配線２８および第１層間絶縁膜２７上の全面に第２層間絶縁膜２９を形成した方が、工程が簡素化される。
【００１７】
また、インダクタ引き出し配線２８とタングステンプラグ３０とインダクタ渦巻き状配線３１とからなるインダクタ本体は、インダクタ引き出し配線２８をインダクタ渦巻き状配線３１の下部に配置した構成としたが、インダクタ引き出し配線２８をインダクタ渦巻き状配線３１の上部に配置した構成としてもよい。
次に、図１のように構成される本実施の形態におけるインダクタ素子の製造方法について、図２を参照しながら説明する。図２は本実施の形態におけるインダクタ素子の製造方法を示す工程断面図であり、図１（ａ）のＡ−Ａ’線における断面部分に対応する。
【００１８】
まず、図２（ａ）に示すように、不純物濃度が１０１５〜１０１７ｃｍ−３のＮ型シリコン基板（第２の半導体基板）２１の全面にドライエッチのマスクとなるシリコン酸化膜（図示せず）を形成し、フォトリソグラフィと酸化膜ドライエッチでトレンチ２２を形成する領域のシリコン酸化膜を除去した後、残ったシリコン酸化膜をマスクにＮ型シリコン基板２１にドライエッチングでトレンチ２２を形成する。その後、熱酸化法によりシリコン基板２１全面に約１００ｎｍのトレンチ被覆シリコン酸化膜（トレンチ被覆絶縁膜）２３を形成する。
【００１９】
次に、図２（ｂ）に示すように、基板となるＰ型シリコン基板（第１の半導体基板）２４の全面に熱酸化法により約１μｍのシリコン酸化膜（第１の絶縁膜）２５を形成する。
次に、図２（ｃ）に示すように、図２（ａ）の天地を逆にして、図２（ｂ）のＰ型シリコン基板２４のシリコン酸化膜２５と図２（ａ）のトレンチ被覆シリコン酸化膜２３を接触させて、熱処理により両者を貼り合わせる。その後、機械研磨法でＮ型シリコン基板２１の表面をトレンチ２２の上約０．５μｍ程度まで研磨する。次に、フィールド酸化膜（第２の絶縁膜）２６を形成した後、Ｎ型シリコン基板２１中に公知のプロセス技術によりインダクタ以外の素子（ここでは図示せず）を形成する。
【００２０】
次に、図２（ｄ）に示すように、素子形成の後、厚さ約２μｍのプラズマＴＥＯＳ膜を全面に成長させた後、ＣＭＰ法により平坦化処理をして第１層間絶縁膜（第２の絶縁膜）２７を形成する。次に、厚さ約１μｍのアルミ膜をスパッタでウエハ全面に成長させ、フォトリソグラフィおよびドライエッチによりインダクタ引き出し配線（第１の導電膜）２８を形成する。次に、厚さ約２μｍのプラズマＴＥＯＳ膜を全面に成長させた後、ＣＭＰ法により平坦化処理をして第２層間絶縁膜（第３の絶縁膜）２９を形成する。次に、第２層間絶縁膜２９にフォトリソグラフィとドライエッチによりバイアホールを開口し、タングステンプラグ（第２の導電膜）３０を埋め込む。次に、スパッタ法により厚さ約１．５μｍのアルミ膜を全面に成長させた後、フォトリソグラフィとドライエッチによりインダクタ渦巻き状配線（第３の導電膜）３１を形成する。
【００２１】
このようして、図１に示すインダクタ素子を製造することができ、従来のように４層〜５層配線等の複雑なプロセス技術を使用しないため、製造コストを抑えることができる。
なお、上記実施の形態では、半導体基板としてシリコン基板（２１，２４）を用いているが、ＧａＡｓ等の化合物半導体基板を用いても良い。また、インダクタ引き出し配線２８およびインダクタ渦巻き状配線３１としてアルミ膜を用いているが、これに限られるものではなく、例えば抵抗率のより低い金や銀等の材料を使用しても良い。
【００２２】
また、上記実施の形態におけるインダクタ素子は、矩形のスパイラル・インダクタとしているが、多角形や円形のスパイラル・インダクタとしても同様の効果があることは明白である。
【００２３】
【発明の効果】
以上のように本発明によれば、半導体基板上に第１の絶縁膜を介して形成した一導電型領域中に、渦巻き状のインダクタ本体と対応して形成した渦巻き状の空洞領域を設けたことにより、空洞領域がインダクタ本体の下部に第２の絶縁膜を介して配置されており、インダクタ本体とその下部の半導体基板との距離を十分確保することができ、また、空洞領域は絶縁膜より比誘電率が小さいため、渦巻き状のインダクタ本体の下部の実効的比誘電率が低下し、半導体基板との寄生容量を大幅に低減できるとともに基板損失を低減し、高い自己共振周波数とＱ値を実現できる。また、４層〜５層配線等の複雑なプロセス技術を使用する必要がなく、製造コストを抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるインダクタ素子の構成図。
【図２】本発明の実施の形態におけるインダクタ素子の製造方法を示す工程断面図。
【図３】従来のインダクタ素子の構成図。
【図４】従来のインダクタ素子の製造方法を示す工程断面図。
【符号の説明】
２１    Ｎ型シリコン基板（一導電型領域，第２の半導体基板）
２２    トレンチ（空洞領域）
２３    トレンチ被覆シリコン酸化膜（トレンチ被覆絶縁膜）
２４    Ｐ型シリコン基板（半導体基板，第１の半導体基板）
２５    シリコン酸化膜（第１の絶縁膜）
２６    フィールド酸化膜（第２の絶縁膜）
２７    第１層間絶縁膜（第２の絶縁膜）
２８    インダクタ引き出し配線（インダクタ本体，第１の導電膜）
２９    第２層間絶縁膜（第３の絶縁膜）
３０    タングステンプラグ（インダクタ本体，第２の導電膜）
３１    インダクタ渦巻き状配線（インダクタ本体，第３の導電膜）
【図１】
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【図２】
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【図３】
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【図４】
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