(57)【特許請求の範囲】
【請求項１】
基板と、該基板上に形成され、高抵抗のＳｂを含む化合物半導体よりなる第一化合物半導体層および前記第一化合物半導体層上に形成されたＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）よりなる能動層としての半導体層を有する半導体薄膜をパターン形成したパターン部と、を備え、前記第一化合物半導体はバルクＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）に対して格子定数の違いが±５％以内であるホール素子において、前記半導体薄膜は前記パターン部としての入力抵抗部および出力抵抗部以外は全て除去され、電極はＴｉ、Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少なくとも一つよりなる第一金属層と該第一金属層の上のＡｕ、Ａｌのうち少なくとも一つよりなる第二金属層とを有し、ワイヤボンディング部は基板の上に直接形成され、ホール素子の表面は少なくとも前記入力抵抗部および出力抵抗部をすべて保護膜で隙間無く覆われていることを特徴とするホール素子。
【請求項２】
前記半導体薄膜が、前記第一化合物半導体層と、前記能動層としての半導体層と、該半導体層の上に形成された高抵抗のSｂを含んだ第二化合物半導体層を備え、該第二化合物半導体層は前記能動層としての半導体装置に対して格子定数の違いが±５％以内であることを特徴とする請求項１記載のホール素子。
【請求項３】
基板と、該基板上に形成され、高抵抗のＳｂを含む化合物半導体よりなる第一化合物半導体層および前記第一化合物半導体層上に形成されたＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）よりなる能動層としての半導体層を有する半導体薄膜をパターン形成したパターン部と、を備え、前記第一化合物半導体はバルクＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）に対して格子定数の違いが±５％以内であるホール素子の製造方法において、前記半導体薄膜は前記パターン部としての入力抵抗部および出力抵抗部以外を全て除去し、電極をＴｉ、Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少なくとも一つよりなる第一金属層と該第一金属層の上のＡｕ、Ａｌのうち少なくとも一つよりなる第二金属層とで形成し、ワイヤボンディング部分を基板の上に形成し、ホール素子の表面の少なくとも前記入力抵抗部および出力抵抗部のすべてを保護膜で隙間無く覆うことを特徴とするホール素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、Ｓｂを含む化合物半導体を用いたホ−ル素子とその製造方法に関するものである。
【０００２】
【従来の技術】
化合物半導体による電界効果トランジスタやホール素子等の磁気センサは、化合物半導体の高い電子移動度を利用したデバイスである。
しかし、ＩｎＡｓは能動層として十分な電子移動度を持った化合物半導体であるが、適当な基板と格子整合がとれず化合物半導体の特性を十分生かすことができなかった。
【０００３】
ところが、特開平６−７７５５６号によると、ＩｎＡｓとの格子定数の違いが±５％以内の格子定数を持ち、かつＩｎＡｓより大きいバンドギャップエネルギーを持つＡｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１からなる高抵抗の第一化合物半導体層を基板上に成長させ、該第一化合物半導体層の上にＩｎＡｓ層を成長させ、さらに、該ＩｎＡｓ層の上に、ＩｎＡｓとの格子定数の違いが±５％以内でありかつＩｎＡｓより大きいバンドギャップエネルギーを持つＡｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１からなる高抵抗の第二化合物半導体層を成長させると、ＩｎＡｓ層を能動層として高い電子移動度を実現できることが確認されている。
【０００４】
また、デバイスの温度特性を改善するため、バンドギャップを広げる目的でＧａを導入したＩｎｘ  Ｇａ１−ｘ  Ａｓに対しても、Ａｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１は同様の効果を発揮し、高い電子移動度が実現できる。
さらに、さらなる高電子移動度の実現のため、Ｉｎｘ  Ｇａ１−ｘ  ＡｓにＳｂを導入したＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  に対しても、Ａｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１は同様の効果を発揮し、これらの物質の高い電子移動度のデバイスへの応用が期待されている。
【０００５】
しかしながら、Ａｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１は、ＧａＡｓなどと比較すると酸化に対してきわめて弱く、Ａｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１層を含む半導体薄膜を用いた半導体デバイスは、十分な信頼性を得ることが難しいという問題があった。
例えば、基板上に成長させたＩｎＡｓとの格子定数の違いが±５％以内の格子定数を持ち、かつＩｎＡｓより大きいバンドギャップエネルギーを持つＡｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１からなる高抵抗の第一化合物半導体層と、該第一化合物半導体層の上に成長させたＩｎＡｓ層と、該ＩｎＡｓ層の上に、ＩｎＡｓとの格子定数の違いが±５％以内でありかつＩｎＡｓより大きいバンドギャップエネルギーを持つＡｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１からなる高抵抗の第二化合物半導体層からなる半導体薄膜を、半導体デバイス（例えばホール素子）に加工する場合、メサエッチングを該半導体薄膜の途中まで行い、ＳｉＮ保護膜を形成した後、電極形成部のＳｉＮ保護膜をエッチングし、電極をリフトオフ法により形成した構造のホール素子では、信頼性確認のための加速試験において、素子特性が３０％以上変動する素子が多数発生し、実際の使用に耐えうるだけの信頼性を保証するには至らなかった。
【０００６】
また、素子組立工程のうち、ワイヤーボンディングにおいて、電極金属の剥離が多く発生し、生産性においても問題があった。
【０００７】
【発明が解決しようとする課題】
本発明は、Ｓｂを含む化合物半導体を用いてホール素子を形成する際に、形成されたホール素子に、家電など通常の用途のみでなく、高温などの使用が考えられる特殊用途にも対応できる十分な信頼性を持たせるとともに、十分な生産性も保証し、さらに、半導体薄膜の能動薄膜の特性をホール素子特性に十分反映させることができることを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、Ｓｂを含む化合物半導体を用いてホール素子を形成する際の、ホール素子の最適構造の探索に取り組んだ。その結果、Ｓｂを含む半導体薄膜をホール素子形成に必要な部分（入力抵抗部および出力抵抗部）以外は全て基板まで除去し、ホール素子電極の材料は特定金属によって構成され、ワイヤボンディング部が基板の上に形成され、更にホール素子表面の少なくとも入力抵抗部および出力抵抗部全体を保護膜で隙間無く覆う構造にする事によって、初めて十分な信頼性とともに十分な生産性を持つホール素子が得られることを見いだし、本発明に至った。
【０００９】
つまり、Ｓｂを含んだ化合物半導体層（ＡｌＧａＡｓＳｂ層等）は、Ｓｂを含むことによって、ＧａＡｓ層等と較べて酸化し易く、その為に弱くなり、一般的な信頼性レベルが低下することを見いだした。更に、信頼性上、電極材料が適正な材料に限定されること、保護膜の位置、構造が限定されることを見いだし、本発明に至った。
【００１０】
本発明のホール素子の構造は、電極構造は半導体薄膜の上面のコンタクト部より基板上のボンディング部まで特定金属により構成され、さらに少なくとも入力抵抗部および出力部すべてを保護膜で隙間無く完全に覆う構造となっている。
即ち本発明は、基板と、該基板上に形成され、高抵抗のＳｂを含む化合物半導体よりなる第一化合物半導体層および前記第一化合物半導体層上に形成されたＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）よりなる能動層としての半導体層を有する半導体薄膜をパターン形成したパターン部と、を備え、前記第一化合物半導体はバルクＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）に対して格子定数の違いが±５％以内であるホール素子において、前記半導体薄膜は前記パターン部としての入力抵抗部および出力抵抗部以外は全て除去され、電極はＴｉ、Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少なくとも一つよりなる第一金属層と該第一金属層の上のＡｕ、Ａｌのうち少なくとも一つよりなる第二金属層とを有し、ワイヤボンディング部は基板の上に直接形成され、ホール素子の表面は少なくとも前記入力抵抗部および出力抵抗部をすべて保護膜で隙間無く覆われていることを特徴とするホール素子である。
【００１１】
さらに、前記半導体薄膜が、前記第一化合物半導体層と、前記能動層としての半導体層と、該半導体層の上に形成された高抵抗のSｂを含んだ第二化合物半導体層を備え、該第二化合物半導体層は前記能動層としての半導体装置に対して格子定数の違いが±５％以内であることを特徴とする請求項１記載のホール素子である。
【００１２】
更に、基板と、該基板上に形成され、高抵抗のＳｂを含む化合物半導体よりなる第一化合物半導体層および前記第一化合物半導体層上に形成されたＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）よりなる能動層としての半導体層を有する半導体薄膜をパターン形成したパターン部と、を備え、前記第一化合物半導体はバルクＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．３≦ｘ≦1、0≦ｙ≦1）に対して格子定数の違いが±５％以内であるホール素子の製造方法において、前記半導体薄膜は前記パターン部としての入力抵抗部および出力抵抗部以外を全て除去し、電極をＴｉ、Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少なくとも一つよりなる第一金属層と該第一金属層の上のＡｕ、Ａｌのうち少なくとも一つよりなる第二金属層とで形成し、ワイヤボンディング部分を基板の上に形成し、ホール素子の表面の少なくとも前記入力抵抗部および出力抵抗部のすべてを保護膜で隙間無く覆うことを特徴とするホール素子の製造方法である。
【００１３】
【発明の実施の形態】
以下、本発明を更に詳細に説明する。
まず、本発明のホール素子の構造について説明する。図１は、本発明のホール素子の構造の一例を示しており、断面を模式的に示したものである。図１に於いて、１は電極、１ｂは第一金属層、１ａは第二金属層、２は保護膜を示している。３は基板、４は半導体薄膜、４ａは第一化合物半導体層、４ｂはＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層、４ｃは第二化合物半導体層を示している。
【００１４】
本発明でいう半導体薄膜は、第一化合物半導体層、能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層、第二化合物半導体層が基板の上に順に積層されることによって形成されているが、第二化合物半導体層が無い場合も含む。
前記第一化合物半導体層は、バルクＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  （０．３≦ｘ≦１，０≦ｙ≦１）との格子定数の違いが±５％以内、より好ましくは±２％以内である化合物半導体である。なぜなら、第一化合物半導体層がバルクＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  と格子定数の違いが±５％以内であれば、第一化合物半導体層の上に形成される能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層は、バルクのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  の物性値に近い高い電子移動度の膜となることができる。
【００１５】
第一化合物半導体層の具体的な材料としては、ＧａＳｂ，ＡｌＳｂ，Ａｌａ１Ｇａ１−ａ１Ｓｂ，ＧａＡｓｂ１Ｓｂ１−ｂ１，ＡｌＡｓｂ２Ｓｂ１−ｂ２，Ａｌａ２Ｇａ１−ａ２Ａｓｂ３Ｓｂ１−ｂ３などが挙げられる。上記の材料の具体的な組成は、能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層がＩｎＡｓで構成されている場合（ｘ＝１、ｙ＝１）には、材料としては、Ａｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１（０≦ｘ１≦１，０≦ｙ１≦０．７７１＋０．０３３×ｘ１）などが挙げられ、より好ましい材料としては、Ａｌｘ１Ｇａ１−ｘ１Ａｓｙ１Ｓｂ１−ｙ１（０≦ｘ１≦１，０≦ｙ１≦０．３５９＋０．０６１×ｘ１）などが挙げられる。また、能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層がＩｎ０．６  Ｇａ０．４  Ａｓで構成されている場合（ｘ＝０．６、ｙ＝１）には、材料としては、Ａｌｘ２Ｇａ１−ｘ２Ａｓｙ２Ｓｂ１−ｙ２（０≦ｘ２≦１，０≦ｙ２≦１）などが挙げられ、より好ましい材料としては、Ａｌｘ２Ｇａ１−ｘ２Ａｓｙ２Ｓｂ１−ｙ２（０≦ｘ２≦１，０．１８３＋０．０７４×ｘ２≦ｙ２≦０．７１８＋０．０３６×ｘ２）などが挙げられる。また、能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層がＩｎＡｓ０．５  Ｓｂ０．５  で構成されている場合（ｘ＝１、ｙ＝０．５）には、材料としては、Ａｌｘ３Ｇａ１−ｘ３Ａｓｙ３Ｓｂ１−ｙ３（０≦ｘ３≦１，０≦ｙ３≦０．３１７＋０．０６５×ｘ３）などが挙げられる。
【００１６】
さらに、第一化合物半導体層は、上記の化合物半導体の数種類からなる多層を形成してもよい。
第一化合物半導体層の厚みは、０．１μｍ以上、１０μｍ以下であり、好ましくは０．２μｍ以上、５μｍ以下の範囲である。
なお、材料の物性値（格子定数等）は、薄膜状態と単結晶状態とで異なる場合があり、本願で言うバルクとは材料の状態が薄膜に対して単結晶単体における状態を意味する。
【００１７】
第二化合物半導体層は、能動層の上に形成することによって、新たな効果を生じる。つまり、能動層を第一化合物半導体層と第二化合物半導体層で挟んだサンドイッチ構造にすることによって、量子井戸構造となり能動層のキャリアが増加し、しかも高い電子移動度となることが期待できる。
第二化合物半導体層は、能動層としての半導体層に対して格子定数の違いが±５％以内である化合物半導体よりなる。材料は第一化合物半導体層の材料に準じ、第一化合物半導体層と同様に多層を形成してもよい。
【００１８】
第二化合物半導体層の厚みは、通常第一化合物半導体層の厚みに準ずるが、好ましい範囲としては、１μｍ以下、より好ましくは、０．５μｍ以下、さらに好ましくは５ｎｍ以上０．１μｍ以下である。
なお、本発明における第二化合物半導体層は、必要のない場合には形成されない。
【００１９】
本発明の能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層の厚みは、１．４μｍ以下であり、好ましくは０．５μｍ以下、より好ましくは５ｎｍ以上０．１μｍ以下である。
能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層は、抵抗率は６．２×１０−６Ω・ｃｍから１．５×１０−１Ω・ｃｍであり、第一化合物半導体層または第二化合物半導体層は、能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層の約１０倍以上高抵抗、好ましくは約１００倍以上高抵抗、より好ましくは約１０００倍以上高抵抗であり、能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層と第一化合物半導体層または第二化合物半導体層は機能的に全く異なっている。よって第一化合物半導体層または第二化合物半導体層と、能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層とが組成上同一であっても、相対的に高抵抗層としての第一化合物半導体層または第二化合物半導体層と、導電層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層は機能的に異なる。
【００２０】
また、本発明に用いられる基板は、一般に単結晶を成長できるものであれば何でもよいが、ＧａＡｓ、ＩｎＰの単結晶の半絶縁基板、Ｓｉ単結晶基板等は、好ましい例である。
次に、本発明のホール素子の製造方法について説明する。
前述の基板の上に半導体薄膜を形成する工程は、一般に薄膜の単結晶を成長させることができる工程であれば何でもよく、例として分子線エピタキシー（ＭＢＥ）法や、ガスソースＭＢＥ法、有機金属化学気相成長（ＭＯＣＶＤ）法、原子層エピタキシー（ＡＬＥ）法等は特に好ましい方法である。
【００２１】
基板の上に半導体薄膜を形成後、通常のフォトリソグラフィー法によって半導体薄膜にメサパターンを形成し、メサエッチングを基板が露出するまで行う。
基板までメサエッチングを行うことにより、酸化によって激しく劣化するＳｂを含む化合物半導体を、ホール素子形成に必要な部分、つまり入力抵抗部および出力抵抗部以外は、全て取り去ることができると同時に、電極のワイヤーボンディング部を半導体薄膜上でなく、基板上に形成することが可能となる。
【００２２】
メサパターンの形成方法としては、一般に、半導体薄膜上にパターンを形成できる方法なら何でもよく、該半導体薄膜上にレジストを塗布し、フォトリソグラフィ法等によりレジストをメサパターンに形成する方法等があげられる。
メサパターン形成後のエッチングの方法としては、イオンミリングなどを用いたドライエッチング法や、クエン酸、リン酸、硫酸などからなる酸系のエッチャントを用いたウエットエッチング法などがあげられる。
【００２３】
本発明のポイントの一つは、少なくとも第一化合物半導体層と能動層とよりなる半導体薄膜が限定された部分以外すべて除去されることである。つまり、半導体薄膜が残る部分は、ホール素子のパターン部分の中の入力抵抗部分と出力抵抗部分のみである。
電極は、エッチング終了後の半導体薄膜上および基板上に連続した金属層により形成される。
【００２４】
電極は、第一金属層１ｂ、及び該第一金属層の上に第二金属層１ａを有する構造のオーミック電極である。
第一金属層１ｂは、Ｔｉ，Ｐｔ，Ｍｏ，Ｃｒ，Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗのうち一種または二種以上の金属により構成される。これらの金属の融点は、すべて第二金属層１ａより高く（Ａｕの融点：１０６３℃、Ａｌの融点：６６０℃）、また線膨張率は４．５×１０−６Ｋ−１から１０．６×１０−６Ｋ−１であり、基板及び半導体薄膜を構成する材料と近い値を有している。（これらの半導体の線膨張率は、例えば、ＧａＡｓの線膨張率は５．７×１０−６Ｋ−１、ＡｌＳｂは４．９×１０−６Ｋ−１、ＧａＳｂは６．３×１０−６Ｋ−１、ＩｎＡｓは５．２×１０−６Ｋ−１である。）
これらの性質より、電極金属と半導体薄膜の過剰な反応が十分に抑制されるので、十分な信頼性を有するオーミック電極が形成できると同時に、熱処理をする場合においても、電極金属のはがれも生じない。
【００２５】
第一金属層１ｂの材料はこれらの金属を二つ以上成分として用いた合金でもよい。また、これらの金属、合金の数種類からなる多層を形成してもよい。
第一金属層１ｂの膜厚は、１ｎｍ以上、１０μｍ以下であると良く、好ましくは５ｎｍ以上、５μｍ以下、より好ましくは１０ｎｍ以上、１μｍ以下である。本発明に於ける第二金属層１ａの膜厚は、１ｎｍ以上、１０μｍ以下であり、好ましくは５ｎｍ以上、５μｍ以下、より好ましくは１０ｎｍ以上、１μｍ以下である。
【００２６】
また、電極１の厚みは、１ｎｍ以上、１５μｍ以下であり、好ましくは５ｎｍ以上、８μｍ以下、より好ましくは１０ｎｍ以上、２μｍ以下である。
上記の半導体薄膜上に、電極を形成する工程は、一般に薄膜を形成できる工程なら何でもよいが、電子線あるいは抵抗加熱による真空蒸着法、スパッタ法などが好ましい方法として挙げられる。
【００２７】
更に、電極を所望の形状に加工するが、その工程は、電極金属を基板全面に蒸着後レジストを塗布し、フォトリソグラフィ法等によりレジストを電極パターンに形成した後、イオンミリング法等によるエッチング等により所望の形状に加工する方法や、リフトオフ法等が用いられる。
また、電極金属を所望の膜厚に蒸着し所望の形状に加工した後に、必要に応じ熱処理により電極と半導体薄膜の接触を取っても良いが、その温度は２００℃から１０００℃までのどの値でもよく、好ましくは３００℃から５００℃であり、また、熱処理時間は５秒から５時間までどの値でもよく、好ましくは１０秒から３０分である。また、熱処理は不活性ガス中で行い、窒素、アルゴン、ヘリウム等の雰囲気下での熱処理は好ましい。
【００２８】
また、リフトオフ法により電極を形成する場合には、レジストにより電極パターンを形成した後、第二化合物半導体層をエッチングしＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層を露出させた後、電極金属を蒸着し、Ｉｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層と電極のコンタクトを直接取る方法も用いられる。
本発明においては、ホール素子表面全面に保護膜２を形成し、ダイシング、ワイヤーボンディングに必要な部分の保護膜をエッチングするが、この方法により、少なくとも入力抵抗部および出力抵抗部を保護膜で隙間無く完全に覆うことができる。
【００２９】
保護膜の材料としては、絶縁物であれば何でもよいが、ＳｉＮ、ＳｉＯ２  などが好ましい。
保護膜の形成方法としては、薄膜を形成する方法であれば何でもよいが、プラズマＣＶＤ法、電子線あるいは抵抗加熱による真空蒸着法、スパッタ法などが好ましい方法として挙げられる。
【００３０】
また、保護膜の厚みは、０．０１μｍ以上、２０μｍ以下であり、好ましくは０．１μｍ以上、１μｍ以下の範囲である。
また、保護膜のエッチング方法としては、フォトリソグラフィ法等によりレジストをエッチングするパターンに形成した後、反応性イオンエッチング（ＲＩＥ）法、イオンミリング法等により、エッチングする方法などが挙げられる。
【００３１】
以下に本発明を実施例により具体的に述べるが、本発明はこれらの例のみに限定されるものではない。
【００３２】
【実施例１】
基板としての直径２インチのＧａＡｓ基板の表面にＭＢＥ法により、第一化合物半導体層としてのノンドープのＡｌ０．６５Ｇａ０．３５Ａｓ０．１４Ｓｂ０．８６を６００ｎｍ成長させた。この第一化合物半導体層の抵抗率は１×１０５  Ω・ｃｍ以上である。
【００３３】
次に能動層としてのノンドープのＩｎＡｓ層を１５ｎｍ成長させた。この能動層の抵抗率は６×１０−４Ω・ｃｍであった。
次に第二化合物半導体層としてのノンドープのＡｌ０．６５Ｇａ０．３５Ａｓ０．１４Ｓｂ０．８６を３５ｎｍ成長させた。次に積層した第二化合物半導体層としてのノンドープのＧａＡｓ０．０８Ｓｂ０．９２を５ｎｍ成長させた。この第二化合物半導体層の抵抗率は能動層の抵抗率より十分（１０倍以上）大きい値である。
【００３４】
この時の、半導体薄膜の電子移動度の値は２０５００ｃｍ２  ／Ｖｓ、シート抵抗値は３７０Ω、電子濃度は５．４７×１０１７ｃｍ−３であった。
この半導体薄膜を用いてホール素子を作製した。まず、フォトリソグラフィー法を用いて、形成された半導体薄膜上に入力抵抗部および出力抵抗部となる部分を形成するためのレジストパターンを形成した。引き続いて、イオンミリング法によりメサエッチングをＧａＡｓ基板まで行い、不要部分をエッチングした後、レジストを除去した。次に、フォトリソグラフィー法により電極パターンを形成した後、真空蒸着法により、Ｔｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、リフトオフ法により、電極パターンを形成し、熱処理炉を用いて、窒素雰囲気中で３００℃、１分の熱処理を行い電極のＴｉ層と第二化合物半導体のノンドープのＡｌ０．６５Ｇａ０．３５Ａｓ０．１４Ｓｂ０．８６とは合金状態になってＩｎＡｓとオーミックコンタクトの電極を形成した。
【００３５】
そして、ホール素子全面にプラズマＣＶＤ法により、０．４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリソグラフィー法により、ワイヤーボンディングする部分およびダイシング部分が開口部となっているレジストパターンを形成し、反応性イオンエッチングを使って、以上の部分のＳｉＮをエッチングし、電極およびＧａＡｓ基板を露出させた。
【００３６】
こうして、２インチのウエハ上に多数のホール素子を製作した。図１に製作したホール素子の断面形状を示す。
次に、ダイシングソーにより個々のホール素子に切断した。この製作したホール素子のチップサイズは０．３６ｍｍ×０．３６ｍｍであった。
このホール素子チップを、ダイボンドし、ワイヤーボンドし、ついで、トランスファーモールドを行い、エポキシ樹脂によるモールドされたホール素子を製作した。
【００３７】
なお、ホール素子製作の工程において、電極剥離などの不良はワイヤボンディング時発生しなかった。
こうして作製したホール素子を、
▲１▼、８５℃、湿度８５％の中に１ｍＡの入力電流を流して１０００時間
▲２▼、７０℃の中に６．５Ｖの入力電圧をかけて１０００時間
▲３▼、１２０℃の中に４．５Ｖの入力電圧をかけて１０００時間
▲４▼、１５０℃の中に１０００時間
▲５▼、１２１℃、２気圧、湿度１００％の中に１００時間
の環境下に置いたところ、その前後の特性の変化率はホール出力電圧、入力抵抗値はすべて０．５％以内であった。この様に本発明のホール素子は、極めて高い信頼性を持っていると同時に、十分な生産性を実現できるものである。
【００３８】
また、このホール素子の特性は、ホ−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇの磁束密度を持つ磁界中で２８３ｍＶ、入力抵抗は７６８Ωであり、半導体薄膜の特性を十分反映した素子特性である。
【００３９】
【実施例２】
実施例２は、実施例１に対して電極のコンタクトの方法を変えた例である。直径２インチのＧａＡｓ基板の表面にＭＢＥ法により、ノンドープのＡｌ０．６５Ｇａ０．３５Ａｓ０．１４Ｓｂ０．８６を６００ｎｍ成長させた。次にノンドープのＩｎＡｓを１５ｎｍ成長させた。次にノンドープのＡｌ０．６５Ｇａ０．３５Ａｓ０．１４Ｓｂ０．８６を３５ｎｍ成長させた。次にノンドープのＧａＡｓ０．０８Ｓｂ０．９２を５ｎｍ成長させた。この薄膜の電子移動度の値は２０５００ｃｍ２  ／Ｖｓ、シート抵抗値は３７０Ω、電子濃度は５．４７×１０１７ｃｍ−３であった。つまり、実施例１と同一の半導体薄膜を使用した。
【００４０】
この半導体薄膜を用いてホール素子を作製した。まず、フォトリソグラフィー法を用いて、形成された半導体薄膜上に入力抵抗部および出力抵抗部となる部分を形成するためのレジストパターンを形成した。引き続いて、イオンミリング法によりメサエッチングをＧａＡｓ基板まで行い、不要部分をエッチングした後、レジストを除去した。次に、フォトリソグラフィー法により電極パターンを形成した後、クエン酸系エッチャントを用いてＧａＡｓＳｂ層、上部のＡｌＧａＡｓＳｂ層をエッチングし、ＩｎＡｓ層を露出させた。
【００４１】
そして、真空蒸着法により、Ｔｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、リフトオフ法により、電極を形成した。つまり、実施例１に比べて電極を直接能動層のＩｎＡｓへ熱処理無しでオーミックコンタクトをとった。
そして、ホール素子全面にプラズマＣＶＤ法により、０．４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリソグラフィー法により、ワイヤーボンディングする部分およびダイシング部分が開口部となっているレジストパターンを形成し、反応性イオンエッチングを使って、以上の部分のＳｉＮをエッチングし、電極およびＧａＡｓ基板を露出させた。
【００４２】
こうして、２インチのウエハ上に多数のホール素子を製作した。図２に製作したホール素子の断面図を示す。
次に、ダイシングソーにより個々のホール素子に切断した。この製作したホール素子のチップサイズは０．３６ｍｍ×０．３６ｍｍであった。
このホール素子チップを、ダイボンドし、ワイヤーボンドし、ついで、トランスファーモールドを行い、エポキシ樹脂によるモールドされたホール素子を製作した。
【００４３】
なお、ホール素子製作の工程において、ワイヤボンディング時、電極剥離などの不良は発生しなかった。
こうして作製したホール素子を、実施例１で示した▲１▼▲２▼▲３▼▲４▼▲５▼の環境下に置いたところ、その前後の特性の変化率はホール出力電圧、入力抵抗値はすべて０．５％以内であった。この様に本発明のホール素子は、極めて高い信頼性を持っていると同時に、十分な生産性を実現できるものである。
【００４４】
また、このホール素子の特性は、ホ−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇの磁束密度を持つ磁界中で２８３ｍＶ、入力抵抗は７６８Ωであり、薄膜の特性を十分反映した素子特性である。
【００４５】
【比較例１】
実施例１で作製した半導体薄膜を用いてホール素子を作製した。まず、フォトリソグラフィー法を用いて、ＧａＡｓ基板上に形成された半導体薄膜上に入力抵抗部および出力抵抗部となる部分を形成するためのレジストパターンを形成した。引き続いて、イオンミリング法により半導体薄膜途中（第一化合物半導体層の途中）までメサエッチングした後、レジストを除去した。
【００４６】
次に、ホール素子全面にプラズマＣＶＤ法により、０．４μｍのＳｉＮ膜を形成した。該膜上にフォトリソグラフィー法により、電極となる部分が開口部となっているレジストパターンを形成した。次に反応性イオンエッチングを使って、電極の形成される部分のＳｉＮをエッチングし、さらに、クエン酸系エッチャントを用いてＧａＡｓＳｂ層、上部のＡｌＧａＡｓＳｂ層をエッチングし、ＩｎＡｓ層を露出させた。
【００４７】
そして真空蒸着法により、ＡｕＧｅ層を２５０ｎｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、リフトオフ法により電極を形成した。
こうして、２インチのウエハ上に多数のホール素子を製作した。製作したホール素子の断面図を図３に示す。
そして、ダイシング工程以降、実施例１と同様の工程でモールドされたホール素子を製作した。
【００４８】
なお、ホール素子製作の工程において、特に、ワイヤーボンド時に、電極剥離などの不良が多数発生した。
こうして作製したホール素子を、実施例１で示した▲１▼▲２▼▲３▼▲４▼▲５▼の環境下に置くことを試みたところ、▲１▼▲２▼▲３▼▲４▼においては２００時間で、▲５▼においては１５時間で、ホール出力電圧、入力抵抗値は３０％以上の変化率を示した。このように、本構造のホール素子は、信頼性が極めて悪いと同時に、十分な生産性も保証できない。
【００４９】
つまり、比較例１は、実施例１および実施例２と比較して、半導体薄膜は基板まで除去されておらず電極のボンディング部が基板の上に形成されておらず、電極の第一金属がＴｉ等の特定金属でなく、更に、保護膜がホール素子の表面を隙間無く覆っておらず、保護膜は電極の所で分離しており保護膜と電極の間に隙間が生じている構造となっている為に信頼性が悪くなっている。
【００５０】
【比較例２】
実施例１で作製した半導体薄膜を用いてホール素子を作製した。まず、フォトリソグラフィー法を用いて、ＧａＡｓ基板上に形成された半導体薄膜上に入力抵抗部および出力抵抗部となる部分を形成するためのレジストパターンを形成した。引き続いて、イオンミリング法により半導体薄膜途中（第一化合物半導体層の途中）までメサエッチングした後、レジストを除去した。
【００５１】
次に、ホール素子全面にプラズマＣＶＤ法により、０．４μｍのＳｉＮ膜を形成した。該膜上にフォトリソグラフィー法により、電極となる部分が開口部となっているレジストパターンを形成した。次に反応性イオンエッチングを使って、電極の形成される部分のＳｉＮをエッチングした。
そして真空蒸着法により、Ｔｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、リフトオフ法により、電極パターンを形成し、熱処理炉を用いて、窒素雰囲気中で３００℃、１分の熱処理を行い、電極を形成した。
【００５２】
こうして、２インチのウエハ上に多数のホール素子を製作した。製作したホール素子の断面図を図４に示す。
そして、ダイシング工程以降、実施例１と同様の工程でモールドされたホール素子を製作した。
なお、ホール素子製作の工程において、特に、ワイヤーボンド時に、電極剥離などの不良が多数発生した。
【００５３】
こうして作製したホール素子を、実施例１で示した▲１▼▲２▼▲３▼▲４▼▲５▼の環境下に多数置くことを試みたところ、▲１▼▲２▼▲３▼の通電試験において、２００時間で、ホール出力電圧、入力抵抗値が３０％以上の変化率を示す素子が多数見られた。このように、本構造のホール素子では、十分な信頼性は得られないと同時に、十分な生産性も保証できない。
【００５４】
つまり、比較例２は、実施例１および実施例２と比べると半導体薄膜は基板まで除去されておらず電極のボンディング部が基板の上に形成されておらず、更に、保護膜がホール素子の表面を隙間無く覆っておらず、保護膜は電極の所で分離しており保護膜と電極の間に隙間が生じている構造となっている為に信頼性が悪くなっている。
【００５５】
【比較例３】
実施例１で作製した半導体薄膜を用いてホール素子を作製した。まず、フォトリソグラフィー法を用いて、形成された半導体薄膜上に入力抵抗部および出力抵抗部となる部分を形成するためのレジストパターンを形成した。引き続いて、イオンミリング法によりメサエッチングをＧａＡｓ基板まで行い、不要部分をエッチングした後、レジストを除去した。次に、フォトリソグラフィー法により電極パターンを形成した後、クエン酸系エッチャントを用いて、電極形成部にあるＧａＡｓＳｂ層、上部のＡｌＧａＡｓＳｂ層をエッチングし、ＩｎＡｓ層を露出させた。
【００５６】
そして真空蒸着法により、ＡｕＧｅ層を２５０ｎｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、リフトオフ法により電極を形成した。
そして、ウエハ全面にプラズマＣＶＤ法により、０．４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリソグラフィー法により、ワイヤーボンディングする部分およびダイシング部分が開口部となっているレジストパターンを形成し、反応性イオンエッチングを使って、以上の部分のＳｉＮをエッチングし、電極およびＧａＡｓ基板を露出させた。
【００５７】
こうして、２インチのウエハ上に多数のホール素子を製作した。製作したホール素子の断面図を図５に示す。
そして、ダイシング工程以降、実施例１と同様の工程でモールドされたホール素子を製作した。
なお、ホール素子製作の工程において、電極剥離などの不良は、発生しなかった。
【００５８】
こうして作製したホール素子を、実施例１で示した▲１▼▲２▼▲３▼▲４▼▲５▼の環境下に置くことを試みたところ、▲１▼▲２▼▲３▼▲４▼においては５００時間で、▲５▼においては３０時間で、ホール出力電圧、入力抵抗値は３０％以上の変化率を示した。このように、本構造のホール素子は、生産性は保証できるが、信頼性は極めて悪い。
比較例３は、実施例１と同じように半導体薄膜は基板まで除去しボンディング部が基板の上に形成されている為に、ボンディング時に電極剥離は発生していない。しかも、保護膜でホール素子の表面を隙間無く覆っている構造も全く実施例１と同様である。しかしながら、電極の第一金属が融点の低いＡｕＧｅ材料で実施例１の融点の高いＴｉ材料と異なっている為に信頼性が悪くなっている。
【００５９】
【発明の効果】
以上述べたごとく、本発明のホール素子は、劣化が激しく進むＳｂを含む化合物半導体を含む半導体薄膜を用いたホ−ル素子において、極めて高い信頼性を保証できると同時に、高い生産性も保証できるホール素子であり、実用性の大なるデバイスで、産業上の有効性は計り知れない。
【図面の簡単な説明】
【図１】本発明のホール素子断面図である。
【図２】本発明の他の実施例のホール素子の断面図である。
【図３】比較例１のホール素子の断面図である。
【図４】比較例２のホール素子の断面図である。
【図５】比較例３のホール素子の断面図である。
【符号の説明】
１      電極金属
１ａ    第二金属層
１ｂ    第一金属層
２      保護膜
３      半導体薄膜を成長させた基板
４      半導体薄膜
４ａ    第一化合物半導体層
４ｂ    能動層としてのＩｎｘ  Ｇａ１−ｘ  Ａｓｙ  Ｓｂ１−ｙ  層
４ｃ    第二化合物半導体層
【図１】
0003547234.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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