(57)【特許請求の範囲】
【請求項１】
第１導電型のウェル領域（３）を備えた半導体基板（１）と、
前記ウェル領域の表層部において、互いに離間するように形成された第２導電型のソース領域（４）およびドレイン領域（５）と、
前記ソース領域および前記ドレイン領域の間をチャネル領域（８）として、該チャネル領域の表面に形成されたゲート絶縁膜（９）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（１０）とを有する半導体装置において、
前記ソース領域および前記ドレイン領域のうち前記チャネル領域側の端部から下層にかけて形成され、前記ソース領域および前記ドレイン領域よりも低濃度で構成された第２導電型の第１半導体領域（６）と、
前記第１半導体領域のうち前記チャネル領域側の端部より前記チャネル領域側において、前記第１半導体領域と接するように形成された第１導電型の第２半導体領域（７）とを備え、
前記ソース領域および前記ドレイン領域のうち前記チャネル領域側の端部が前記ゲート電極の端に対向し、前記第１半導体領域および前記第２半導体領域のうち前記チャネル領域側の端部より前記チャネル領域側にある領域が全て前記ゲート電極とオーバーラップしていることを特徴とする半導体装置。
【請求項２】
第１導電型のウェル領域（３）を備えた半導体基板（１）と、
前記ウェル領域の表層部において、互いに離間するように形成された第２導電型のソース領域（４）およびドレイン領域（５）と、
前記ソース領域および前記ドレイン領域の間をチャネル領域（８）として、該チャネル領域の表面に形成されたゲート絶縁膜（９）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（１０）とを有する半導体装置において、
前記ソース領域および前記ドレイン領域のうち前記チャネル領域側の端部に接するように形成された第１導電型の第２半導体領域（７）と、
前記第２半導体領域の下層から前記ソース領域又は前記ドレイン領域の下層にかけて延設され、前記ソース領域および前記ドレイン領域よりも低濃度で構成された第２導電型の第１半導体領域（６）とを備え、
前記ソース領域および前記ドレイン領域のうち前記チャネル領域側の端部が前記ゲート電極の端に対向し、前記第１半導体領域および前記第２半導体領域のうち前記チャネル領域側の端部より前記チャネル領域側にある領域が全て前記ゲート電極とオーバーラップしていることを特徴とする半導体装置。
【請求項３】
前記第１半導体領域は、前記第２半導体領域よりも前記チャネル領域側まで延設されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型のウェル領域（３）を備えた半導体基板（１）を用意する工程と、
前記ウェル領域の表層部の所定領域をチャネル領域（８）とし、該チャネル領域の表面にゲート絶縁膜（９）を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極（１０）を形成する工程と、
前記ゲート電極をマスクとして第１導電型不純物をイオン注入することで、前記ウェル領域の表層部における前記チャネル領域の両側に、互いに離間するように第１導電型の第２半導体領域（７）を形成する工程と、
前記ゲート電極をマスクとして第２導電型不純物をイオン注入することで、前記ウェル領域の表層部において、前記第２半導体領域のうち前記チャネル領域側の端部を残すように第２導電型の第１半導体領域（６）を形成する工程と、
前記ゲート電極をマスクとして第２導電型不純物をイオン注入することで、前記第１半導体領域の内部に該第１半導体領域よりも高濃度の第２導電型のソース領域（４）およびドレイン領域（５）を形成する工程とを有し、
前記ソース領域および前記ドレイン領域を、それぞれのチャネル領域側の端部が前記ゲート電極の端に対向するように形成し、前記第１半導体領域および前記第２半導体領域のうち前記チャネル領域側の端部より前記チャネル領域側にある領域を全て前記ゲート電極とオーバーラップさせることを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型のウェル領域（３）を備えた半導体基板（１）を用意する工程と、
前記ウェル領域の表層部の所定領域をチャネル領域（８）とし、該チャネル領域の表面にゲート絶縁膜（９）を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極（１０）を形成する工程と、
前記ゲート電極をマスクとして第１導電型不純物をイオン注入することで、前記ウェル領域の表層部における前記チャネル領域の両側に、互いに離間するように第１導電型の第２半導体領域（７）を形成する工程と、
前記ゲート電極をマスクとして第２導電型不純物をイオン注入することで、前記ウェル領域の表層部のうち前記第２半導体領域の下層において、第２導電型の第１半導体領域（６）を形成する工程と、
前記ゲート電極をマスクとして第２導電型不純物をイオン注入することで、前記第１半導体領域の内部において、前記第２半導体領域のうち前記チャネル領域側の端部を残すように、前記第１半導体領域よりも高濃度の第２導電型のソース領域（４）およびドレイン領域（５）を形成する工程とを有し、
前記ソース領域および前記ドレイン領域を、それぞれのチャネル領域側の端部が前記ゲート電極の端に対向するように形成し、前記第１半導体領域および前記第２半導体領域のうち前記チャネル領域側の端部より前記チャネル領域側にある領域を全て前記ゲート電極とオーバーラップさせることを特徴とする半導体装置の製造方法。
【請求項６】
前記第１半導体領域を形成する工程では、前記第１半導体領域が前記第２半導体領域よりも前記チャネル領域側まで形成されるようにすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２半導体領域を形成する工程および前記第１半導体領域を形成する工程では、前記イオン注入を同じ角度傾斜させた斜めイオン注入で行うことを特徴とする請求項４乃至６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記第２半導体領域を形成する工程では、前記イオン注入を斜めイオン注入で行うことを特徴とする請求項４乃至６のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、ソース領域およびドレイン領域の内側に、ソース領域やドレイン領域とは異なる導電型の不純物領域が形成されたＭＯＳＦＥＴに適用して好適である。
【０００２】
【従来の技術】
従来、ソース領域およびドレイン領域を囲むようにｎ−型の不純物領域が形成されたｐ型チャネルのＭＯＳＦＥＴとして、特開平２−２２８６２号公報に示されるものが提案されている。このＭＯＳＦＥＴの断面構成を図６に示す。
【０００３】
図６に示すＭＯＳＦＥＴにおいては、ｐ＋型層で構成されたソース領域Ｊ１及びドレイン領域Ｊ２を囲むようにｎ−型不純物領域Ｊ３を形成した構成としている。このような構成によれば、ショートチャネル効果を抑制できるという効果が得られると共に、ｎ−型不純物領域Ｊ３とｐ＋型層（ソース領域Ｊ１およびドレイン領域Ｊ２）とのバランスでしきい値電圧Ｖｔを制御できるのでチャネル濃度を低濃度化でき、電流能力を向上することが可能となる。
【０００４】
【発明が解決しようとする課題】
しかしながら、ｎ−型不純物領域Ｊ３とソース領域Ｊ１およびドレイン領域Ｊ２との濃度勾配が急であるため、ドレイン領域Ｊ２側のｎ−型不純物領域Ｊ３中で高電界領域が形成され、この領域でホットキャリアが発生し、ホットキャリアがゲート電極Ｊ４中に注入されてしまってｐ型チャネルＭＯＳの電気特性が変動してしまうという現象が生じる。この現象は、ドレイン電圧依存性が強く、特にドレイン電圧が５Ｖ以上の高電圧となるような場合に顕著になる。
【０００５】
また、ｎ−型不純物領域Ｊ３がソース領域Ｊ１およびドレイン領域Ｊ２の周囲に形成された構成となっているため、接合容量が増大してしまうと共に、ドレイン耐圧の低下を招くという問題を発生させる。
【０００６】
本発明は上記点に鑑みて、不純物領域を有するＭＯＳＦＥＴにおいて、高い電流能力を保ちつつ、ホットキャリアによる特性変動の抑制と接合容量の低減及びドレイン耐圧の低下の防止を図ることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ソース領域（４）およびドレイン領域（５）のうちチャネル領域（８）側の端部から下層にかけて形成され、ソース領域およびドレイン領域よりも低濃度で構成された第２導電型の第１半導体領域（６）と、第１半導体領域のうちチャネル領域側の端部よりチャネル領域側において、第１半導体領域と接するように形成された第１導電型の第２半導体領域（７）とを備え、ソース領域およびドレイン領域のうちチャネル領域側の端部がゲート電極（１０）の端に対向し、第１半導体領域および第２半導体領域のうち前記チャネル領域側の端部よりチャネル領域側にある領域が全てゲート電極とオーバーラップしていることを特徴としている。
【０００８】
このような構成では、しきい値電圧Ｖｔを決定する部位に第２半導体領域を形成し、電流が流れることになるドレイン領域のやや深い領域に第１半導体領域を形成したものとなる。このため、高い電流能力を確保できると共に、小さいしきい値電圧（Ｖｔ）温度係数のしきい値電圧Ｖｔ依存性を保つことができるという効果や、ホットキャリアによる特性変動を防止することができるという効果を得ることができる。
【０００９】
請求項２に記載の発明では、ソース領域（４）およびドレイン領域（５）のうちチャネル領域（８）側の端部に接するように形成された第１導電型の第２半導体領域（７）と、第２半導体領域の下層からソース領域又はドレイン領域の下層にかけて延設され、ソース領域およびドレイン領域よりも低濃度で構成された第２導電型の第１半導体領域（６）とを備え、ソース領域およびドレイン領域のうちチャネル領域側の端部がゲート電極（１０）の端に対向し、第１半導体領域および第２半導体領域のうち前記チャネル領域側の端部よりチャネル領域側にある領域が全てゲート電極とオーバーラップしていることを特徴とする。このような構成においても、請求項１と同様に作用し、第１実施形態と同様の効果を得ることができる。
【００１０】
この場合、請求項３に示すように、第１半導体領域が第２半導体領域よりもチャネル領域側まで延設されていても良い。
【００１１】
請求項４乃至８に記載の発明は、請求項１乃至３に記載の半導体装置の製造方法に関する。これらの製造方法により、請求項１乃至３に記載の半導体装置を製造することが可能である。
【００１２】
請求項７に記載の発明では、第２半導体領域を形成する工程および第１半導体領域を形成する工程では、イオン注入を同じ角度傾斜させた斜めイオン注入で行うことを特徴としている。このように、第２半導体領域を形成する工程および第１半導体領域を形成する工程において、斜めイオン注入の角度を同じにすることで、ゲート電極にバラツキがあったとしても、そのバラツキの影響をキャンセルすることが可能である。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１４】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の一実施形態を適用したｐ型チャネルのＭＯＳＦＥＴの断面構成を示す。以下、図１に基づいて本実施形態におけるＭＯＳＦＥＴの構成の説明を行う。
【００１５】
図１に示すように、シリコン基板１の表面はＬＯＣＯＳ酸化膜２によって素子分離され、分離された各領域に不純物濃度１×１０１６〜１×１０１７／ｃｍ３（例えば６×１０１６／ｃｍ３）、接合深さ１．０〜３．０μｍ（例えば１．６μｍ）でｎ−型ウェル領域３が形成されている。
【００１６】
このｎ−型ウェル領域３の表層部には、ｐ＋型層からなるソース領域４およびドレイン領域５が互いに離間するように形成されている。これらソース領域４およびドレイン領域５は、不純物濃度が１×１０１９〜５×１０２０／ｃｍ３（例えば５×１０１９／ｃｍ３）、接合深さが０．１０〜０．２０μｍ（例えば０．１５μｍ）で形成されている。
【００１７】
また、ソース領域４又はドレイン領域５の内側（チャネル側）から下層にかけてｐ−型拡散層（第１半導体領域）６が延設されている。換言すれば、ｐ−型拡散層６の内部にソース領域４又はドレイン領域５が形成された構成となっている。このｐ−型拡散層６は、不純物濃度が５×１０１６〜２×１０１８／ｃｍ３（例えば４×１０１７／ｃｍ３）、接合深さが０．１０〜０．３０μｍ（例えば０．２０μｍ）で形成されている。
【００１８】
また、ｐ−型拡散層６のうちソース領域４又はドレイン領域５の端部に位置する部位の内側（チャネル側）には、ｐ−型拡散層６の端部に接するようにｎ−型不純物領域（第２半導体領域）７が形成されている。このｎ−型不純物領域７は、不純物濃度が１×１０１６〜１×１０１８／ｃｍ３（例えば１×１０１７／ｃｍ３）、接合深さが０．０５〜０．１５μｍ（例えば０．１０μｍ）で形成され、ソース領域４、ドレイン領域５およびｐ−型拡散層６よりも浅くなった構成となっている。
【００１９】
さらに、両ｎ−型不純物領域７の間において、ｎ−型ウェル領域３の表面部にはしきい値調整用のイオン注入がなされたチャネル領域８が形成されている。このチャネル領域８は、不純物濃度が５×１０１６〜３×１０１７／ｃｍ３（例えば１×１０１７／ｃｍ３）、接合深さが０．０５〜０．１５μｍ（例えば０．０９μｍ）で形成されている。
【００２０】
そして、このチャネル領域８および両ｎ−型不純物領域７の表面上にゲート酸化膜９が５０〜５００Å（例えば２１０Å）で形成されていると共に、このゲート酸化膜９の上にゲート電極１０が形成され、ゲート酸化膜９およびゲート電極１０の側壁にサイドウォール１１が幅０．０５〜０．２０μｍ（例えば０．１０μｍ）で形成されている。なお、図１では示していないが、実際には層間絶縁膜を介してソース領域４、ドレイン領域５又はゲート電極１０に電気的に接続された電極層が形成されている。このようにして本実施形態に示すＭＯＳＦＥＴが構成されている。
【００２１】
すなわち、本実施形態では、従来のＭＯＳＦＥＴに対して、しきい値電圧Ｖｔを決定する部位（ｎ−型ウェル領域３の表層部のうちゲート電極１０の端部に対向する部位）にはｎ−型不純物領域７が残るようにすると共に、ホットキャリアが発生する深さまでｎ−型不純物領域７が形成されないようにし、その部位にはｐ−型拡散層６が形成されるようにした構成としている。
【００２２】
このような構成のＭＯＳＦＥＴでは、しきい値電圧Ｖｔを決定する部位にｎ−型不純物領域７を形成した構成としているため、ｎ−型不純物領域７とソース領域４およびドレイン領域５とのバランスによってしきい値電圧Ｖｔを制御することが可能である。このため、高い電流能力を確保できる。さらに、このような構成とすることで、しきい値電圧Ｖｔに対するしきい値電圧（Ｖｔ）温度係数の依存性を小さくすることも可能となることも確認されている。
【００２３】
参考として、図２に、しきい値電圧Ｖｔに対するしきい値電圧温度係数の依存性を調べた実験結果を示す。図２の縦軸、つまりチャネル領域８へのイオン注入のドーズ量は、しきい値電圧Ｖｔと対応するものである。なお、正のドーズ量はリンのイオン注入を示し、負のドーズ量はホウ素のイオン注入を示している。この実験では、チャネル領域８へのイオン注入のドーズ量としきい値電圧温度係数との関係からしきい値電圧温度係数のしきい値電圧Ｖｔ依存性を求めている。この図から分かるように、チャネル領域８へのイオン注入のドーズ量に応じてしきい値電圧温度係数が多少変動しているが、全般的にほぼ一定のしきい値電圧温度係数となっている。この実験結果からも、本実施形態に示すＭＯＳＦＥＴによれば、小さいしきい値電圧（Ｖｔ）温度係数のしきい値電圧Ｖｔ依存性を保てるということが分かる。
【００２４】
また、ホットキャリアの発生に関しては、ドレイン領域５の端部でチャネル領域８がピンチオフされるために、ドレイン領域５の端部のやや深い領域を電流が流れるが、その領域にはｐ−型拡散層６を形成しているため、電界集中を緩和してホットキャリアが発生することを抑制できる。このため、ホットキャリアによる特性変動を防止することができる。
【００２５】
さらに、しきい値電圧Ｖｔがゲート長に対するｎ−型不純物領域７の幅、つまりゲート長に対する実効的なチャネル領域８の長さによって決定されることになるが、本実施形態においては、ｎ−型不純物領域７とソース領域４又はドレイン領域５との間にｐ−型拡散層６を配置した構成としているため、ｎ−型不純物領域７の幅を極力小さくすることが可能となり、ｎ−型不純物領域７のしきい値電圧Ｖｔのゲート長依存性への影響を小さくすることができる。
【００２６】
続いて、図１に示すＭＯＳＦＥＴの製造方法について、図３に示す製造工程図を用いて説明する。
【００２７】
〔図３（ａ）に示す工程〕
まず、シリコン基板１を用意し、フォトリソグラフィ工程を用いて、ｎ−型ウェル領域３を形成する。ついで、シリコン基板１の表面に周知のＬＯＣＯＳ酸化法によってＬＯＣＯＳ酸化膜２を形成したのち、熱酸化等によってｎ−型ウェル領域３の表面にゲート酸化膜９を形成する。そして、しきい値Ｖｔ調整用のイオン注入を行うことでチャネル領域８を形成する。
【００２８】
〔図３（ｂ）に示す工程〕
ゲート酸化膜９の表面上に、ポリシリコン層を成膜したのち不純物をドーピングするか、もしくは不純物をドーピングしたポリシリコン層を成膜したのち、このポリシリコン層をパターニングすることでゲート電極１０を形成する。
【００２９】
〔図３（ｃ）に示す工程〕
ゲート電極１０の表面を必要に応じて酸化したのち、ゲート電極１０をマスクとしてシリコン基板１の上面からリンをイオン注入することで、チャネル領域８の両側にｎ−型不純物領域７を形成する。このとき、イオン注入を斜めイオン注入で行うようにすれば、ｎ−型不純物領域７とゲート電極１０とのオーバラップを大きくでき、ショートチャネル効果を抑制するのに有利とすることができると共に、ゲート電極１０の形状、例えばゲート電極１０がテーパ形状になりそのテーパ角にバラツキがある場合において、そのバラツキの影響を受け難くすることができる。
【００３０】
〔図３（ｄ）に示す工程〕
再び、ゲート電極１０をマスクとしてシリコン基板１の上面からボロン又はＢＦ２をイオン注入することでｐ−型拡散層６を形成する。このときのイオン注入は、図３（ｃ）の構成で形成されたｎ−型不純物領域７の端部が残るような条件とすることで、ｐ−型拡散層６の端部にｎ−型不純物領域７が備えられた構成となる。
【００３１】
また、このときのイオン注入も斜めイオン注入とすることができ、このときのイオン注入角度をｎ−型不純物領域７の形成時、ｐ−型拡散層６の形成時、共に同じ角度とすれば、ゲート電極１０の形状のバラツキによる影響をキャンセルすることが可能となる。
【００３２】
この後の工程については図示しないが、基板表面全面に酸化膜等の絶縁膜を堆積したのち、この絶縁膜をエッチバックすることでサイドウォール１１を形成し、このサイドウォール１１とゲート電極１０とをマスクとしたボロン又はＢＦ２のイオン注入を行うことでソース領域４およびドレイン領域５を形成し、さらに、アニール処理工程、ソース領域４やドレイン領域５、ゲート電極１０との電気的接続を図る配線層形成工程等を行うことで本実施形態に示すＭＯＳＦＥＴが完成する。
【００３３】
（第２実施形態）
図４に、本発明の第２実施形態を適用したＭＯＳＦＥＴの断面構成を示す。本実施形態のＭＯＳＦＥＴは、第１実施形態に対して、ｎ−型不純物領域７およびｐ−型拡散層６の構成を変更したものである。
【００３４】
図４に示すように、ソース領域４およびドレイン領域５の内側において、ソース領域４又はドレイン領域５の端部に接するようにｎ-型不純物領域７が形成されている。このｎ-型不純物領域７は、不純物濃度が５×１０16〜１×１０18／ｃｍ3（例えば２×１０17／ｃｍ3）、接合深さが０．０５〜０．１５μｍ（例えば０．１０μｍ）で形成され、少なくともソース領域４およびドレイン領域５よりも浅くなった構成となっている。
【００３５】
また、ｎ−型不純物領域７の下層からソース領域４又はドレイン領域５の下層にかけて延設されるようにｐ−型拡散層６が形成されている。換言すれば、ｎ−型不純物領域７やソース領域４およびドレイン領域５がｐ−型拡散層６の内部に形成された構成となっている。このｐ−型拡散層６は、不純物濃度が５×１０１６〜１×１０１８／ｃｍ３（例えば２×１０１７／ｃｍ３）、接合深さが０．１０〜０．３０μｍ（例えば０．２０μｍ）で形成されている。
【００３６】
このような構成のＭＯＳＦＥＴにおいても、第１実施形態と同様にしきい値電圧Ｖｔを決定する部位にｎ−型不純物領域７を形成した構成としている。また、電流が流れることになるドレイン領域５のやや深い領域にｐ−型拡散層６を形成した構成としている。
【００３７】
このため、第１実施形態と同様に、高い電流能力を確保できると共に、小さいしきい値電圧（Ｖｔ）温度係数のしきい値電圧Ｖｔ依存性を保つことができるという効果や、ホットキャリアによる特性変動を防止することができるという効果を得ることができる。
【００３８】
なお、このように構成されるＭＯＳＦＥＴは、上記第１実施形態における図３（ｃ）、（ｄ）に示す工程のイオン注入の条件を変更することで製造される。このような製造工程によって本実施形態のＭＯＳＦＥＴを製造する場合にも、ｎ−型不純物領域７の形成時やｐ−型拡散層６の形成時のイオン注入を斜めイオン注入で行うことが可能である。そして、このときのイオン注入角度をｎ−型不純物領域７の形成時、ｐ−型拡散層６の形成時、共に同じ角度とすれば、ゲート電極１０の形状のバラツキによる影響をキャンセルすることが可能となる。
【００３９】
（他の実施形態）
第２実施形態においては、ｎ−型不純物領域７の端部がｐ−型拡散層６の端部よりも内側（チャネル側）に位置するようにしているが、図５に示すように、ｐ−型拡散層６の端部の方がｎ−型不純物領域７の端部よりも内側に位置するようにしても良い。このようにしても第２実施形態と同様の効果を得ることが可能である。
【００４０】
また、上記各実施形態ではｐ型チャネルのＭＯＳＦＥＴを例に挙げて説明したが、勿論、各構成要素の導電型を反転させたｎ型チャネルのＭＯＳＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図２】チャネル領域８へのイオン注入のドーズ量としきい値電圧温度係数との関係を示した図である。
【図３】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図４】本発明の第２実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図５】他の実施形態におけるＭＯＳＦＥＴの断面構成を示す図である。
【図６】従来のＭＯＳＦＥＴの断面構成を示す図である。
【符号の説明】
１…シリコン基板、２…ＬＯＣＯＳ酸化膜、３…ｎ−型ウェル層、
４…ソース領域、５…ドレイン領域、６…ｐ−型拡散層、
７…ｎ−型不純物領域、８…チャネル領域、９…ゲート酸化膜、
１０…ゲート電極、１１…サイドウォール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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