(57)【特許請求の範囲】
【請求項１】
容量手段を使用して第１の電圧を昇圧して第２の電圧を発生する昇圧回路であって、
前記容量手段が、
エンハンスメント型ＭＯＳトランジスタより成り、電源電圧から該ＭＯＳトランジスタの閾値電圧だけ低いレベルにプリチャージされるＭＯＳ容量と、
該ＭＯＳ容量に対して並列に接続され、対向する第１の導電電極および第２の導電電極、並びに、該第１および第２の導電電極の間の誘電体層を備え、前記プリチャージレベルが前記ＭＯＳ容量の閾値電圧以下になっても容量として働く導電電極容量とにより構成されていて、
前記導電電極容量の容量値を、前記ＭＯＳ容量の容量値よりも小さくなるように構成したことを特徴とする昇圧回路。
【請求項２】
前記導電電極容量を構成する前記第１および第２の導電電極の空間的な大きさを、前記ＭＯＳ容量を構成するＭＯＳトランジスタのゲートよりも小さくなるように設定したことを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記導電電極容量を構成する前記第１の導電電極を多層配線の第１の導電層として構成し、前記導電電極容量を構成する前記第２の導電電極を多層配線の第２の導電層とし、そして、前記誘電体層を該第１および第２の導電層の間の層間絶縁膜により構成したことを特徴とする請求項２に記載の昇圧回路。
【請求項４】
前記第１の導電層と前記第２の導電層とを隣接する導電層により構成したことを特徴とする請求項３に記載の昇圧回路。
【請求項５】
前記第１の導電層を最下層の金属配線層とし、前記第２の導電層を最上部のポリシリコン層として構成したことを特徴とする請求項４に記載の昇圧回路。
【請求項６】
前記第１の導電層および前記第２の導電層を半導体基板に近い導電層により構成したことを特徴とする請求項３に記載の昇圧回路。
【請求項７】
前記容量手段は、昇圧動作を制御する昇圧活性化信号の立ち上がりおよび立ち下がりタイミングに応じて昇圧動作を行うように複数設けられていることを特徴とする請求項１に記載の昇圧回路。
【請求項８】
請求項１〜７のいずれか１項に記載の昇圧回路と、該昇圧回路の出力電圧を受け取る機能回路とを備え、ワンチップとして構成されたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は昇圧回路および該昇圧回路を備えた半導体集積回路に関し、特に、ＭＯＳ容量を使用して電源電圧を昇圧する昇圧回路に関する。
近年、半導体集積回路は、回路の微細化および大集積化と共に、消費電力を低減するために電源電圧（駆動電圧）の低電圧化が行われている。そこで、各回路に適した電圧を供給するために、電源電圧を昇圧して供給する昇圧回路が使用されている。このような昇圧回路は、例えば、ＭＯＳ容量を使用して昇圧動作を行うようになっているが、電源電圧の低電圧化に伴って、低電圧側での動作マージンの低下が問題となって来ている。そこで、回路の占有面積の増大を抑えつつ、低電圧側での動作マージンを広げることのできる昇圧回路の提供が要望されている。
【０００２】
【従来の技術】
従来、半導体集積回路において、外部電源ＶＣＣおよびＶＳＳ以外のレベルの電圧を該半導体集積回路が形成されたチップ内部で用いる場合、そのチップ内部で所望する電位の電圧を半導体集積回路自身で発生して使用することが行われている。これらの電源は、通常、内部電源と呼ばれている。
【０００３】
具体的に、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例に挙げると、メモリセルを構成するセルトランジスタは、例えば、Ｎチャネル型トランジスタにより形成されるのが一般的であり、その閾値電圧Ｖｔｈが見えないように動作させるために、該セルトランジスタのゲートにＶＣＣ＋Ｖｔｈ以上の電位を印加して動作させる必要がある。このような電源電圧ＶＣＣよりも高い電位のレベルを昇圧レベルと呼んでおり、本発明は、このような昇圧レベルの電圧を発生する昇圧回路に関するものである。
【０００４】
図１は従来の昇圧回路の一例を示す回路図であり、外部電圧ＶＣＣよりも高い電位の電圧ＶＰＰを発生するための一般的な昇圧回路を示すものである。
図１において、参照符号１は昇圧動作のタイミング調整を行うための昇圧タイミングコントロール回路、２は昇圧レベルを生成するための容量で構成された昇圧容量部、そして、３は昇圧レベルを電荷として保持する昇圧回路部を示している。
【０００５】
図１に示されるように、昇圧タイミングコントロール回路１は、Ｐチャネル型ＭＯＳトランジスタＴＰ１１，ＴＰ１２、Ｎチャネル型ＭＯＳトランジスタＴＮ１１，ＴＮ１２、および、インバータＩ１０〜Ｉ１９を備えて構成されている。また、昇圧回路部３は、Ｐチャネル型ＭＯＳトランジスタＴＰ３１，ＴＰ３２、Ｎチャネル型ＭＯＳトランジスタＴＮ３１〜ＴＮ３９、および、容量Ｃ３０を備えて構成されている。そして、昇圧タイミングコントロール回路１には、昇圧活性化信号ｐｍｐｚが供給され、該昇圧活性化信号ｐｍｐｚが高レベル“Ｈ”または低レベル“Ｌ”に変移する度毎に、昇圧レベルが送り込まれて高電圧ＶＰＰを生成することができるようになっている。
【０００６】
昇圧容量部２は、ＭＯＳ容量Ｃ２１１〜Ｃ２１４により構成されている。ここで、ＭＯＳ容量Ｃ２１１〜Ｃ２１４は、複数（４つ）設けられ、昇圧動作を制御する昇圧活性化信号ｐｍｐｚの立ち上がりおよび立ち下がりタイミングに応じて昇圧動作を行うようになっている。
図２はＭＯＳ容量の構成を示す図である。図２において、参照符号２１１ａは第１の電極、２１１ｂは第２の電極、そして、２１１ｃは絶縁膜（Ｓｉ  Ｏ２  膜）を示している。また、参照符号Ｇはゲート、Ｓはソース、Ｄはドレイン、ＣＨはソースおよびドレイン間に形成されるチャネル、そして、ＳＵＢは半導体基板を示している。
【０００７】
図２に示されるように、ＭＯＳ容量Ｃ２１１（Ｃ２１２〜Ｃ２１４）は、Ｎチャネル型ＭＯＳトランジスタにより形成され、該トランジスタのドレインＤおよびソースＳを接続して第１の電極２１１ａ（実際には、ソースＳおよびドレインＤ間に形成されるチャネルＣＨ）とし、ゲートを第２の電極（２１１ｂ）とし、これら第１の電極２１１ａ（ソース・ドレイン間のチャネルＣＨ）、第２の電極２１１ｂ（ゲートＧ）、および、該ソース・ドレイン間のチャネルＣＨとゲートＧとの間の絶縁膜（Ｓｉ  Ｏ２  膜）２１１ｃにより容量を構成するようになっている。
【０００８】
図３は昇圧回路の動作を説明するための波形図であり、図１の昇圧回路の動作を説明するためのものである。なお、後述する図５に示す昇圧回路の動作も図１の昇圧回路と同様である。
図３の波形図において、参照符号ｂｐ２ｘ，ｂｐ２ｚ，ｂｐ１ｚ，ｂｐ１ｘは、それぞれＭＯＳ容量Ｃ２１１〜Ｃ２１４の第１の電極（ソースおよびドレイン）に与えられる入力信号を示し、また、参照符号ｂｐ０ｘおよびｂｐ０ｚは、それぞれインバータＩ１８およびＩ１９の出力信号を示している。なお、図１に示されるように、以下の説明において、参照符号ｐ２ｘ，ｐ２ｚ，ｐ１ｚ，ｐ１ｘは、それぞれＭＯＳ容量Ｃ２１１〜Ｃ２１４の第２の電極（ゲート）から出力される信号を示している。
【０００９】
図３に示されるように、昇圧活性化信号ｐｍｐｚが低レベル“Ｌ”から高レベル“Ｈ”に変化すると、ＭＯＳ容量Ｃ２１１およびＣ２１２の各入力信号ｂｐ２ｚおよびｂｐ２ｘは、ｂｐ２ｚ＝“Ｌ”，ｂｐ２ｘ＝“Ｈ”となり、出力信号ｐ２ｘは“ＶCC＋α”（理想的には、“２ＶCC”）となり，ＴＮ３５がオンする。一方、出力信号ｐ２ｚは、ｐ２ｘの昇圧電圧をゲートに受けるＴＮ３３により最終的にＶCCまで充電されるが、ＴＮ３６はソース、ゲートおよびドレインのいずれもがＶCCのためオフする。このとき、ＭＯＳ容量Ｃ２１３およびＣ２１４の各入力信号ｐ１ｚおよびｐ１ｘは、ｐ１ｚにはＴＮ３５を介してＶCCがチャージされ始めるが、ｐ１ｘはＴＮ３６がオフするためそれ以前のＶCCレベルでフローティングとなる。
【００１０】
これとほぼ同時に、インバータＩ１８およびＩ１９の出力信号ｂｐ０ｘおよびｂｐ０ｚは、ｂｐ０ｘ＝“Ｈ”（ＶPP），ｂｐ０ｚ＝“Ｌ”となるため、トランジスタＴＰ３１はオフし、また、トランジスタＴＰ３２はオン状態となる。
次いで、ＭＯＳ容量Ｃ２１４の入力信号ｂｐ１ｘは、ｂｐ１ｘ＝“Ｈ”となるため、その出力信号ｐ１ｘは、ＶCCから昇圧されてｐ１ｘ＝“ＶCC＋α”（理想的には“２ＶCC”）となり、この電荷がトランジスタＴＰ３２を介して高電圧（高電圧電源線）ＶPPに伝搬されることになる。
【００１１】
ここで、昇圧回路部３における容量Ｃ３０は巨大容量であり、該容量Ｃ３０に高電圧ＶPPを出力するための電荷が蓄えられることになる。すなわち、容量Ｃ３０に蓄えられた電荷によって、高電圧ＶPPを必要とする回路へ供給するようになっている。
また、昇圧活性化信号ｐｍｐｚが高レベル“Ｈ”から低レベル“Ｌ”に変化した場合も同様に、ＭＯＳ容量Ｃ２１３の出力信号ｐ１ｚに電源電圧ＶCCがチャージされ、そこに、該ＭＯＳ容量Ｃ２１３の入力信号ｂｐ１ｚが、ｂｐ１ｚ＝“Ｈ”になると、ＶCCに充電された該出力信号ｐ１ｚは、昇圧されてｐ１ｚ＝“ＶCC＋α”となって、この電荷がトランジスタＴＰ３１を介して高電圧（高電圧電源線）ＶPPに伝搬されることになる。
【００１２】
【発明が解決しようとする課題】
上述したように、例えば、図１に示すような従来の昇圧回路により、例えば、電源電圧ＶＣＣからより高電位の電圧ＶＰＰを発生することができた。
しかしながら、昇圧容量部２における各容量Ｃ２１１〜Ｃ２１４は、Ｎチャネル型ＭＯＳトランジスタのドレインおよびソースを接続して第１の電極（２１１ａ）とし、ゲートを第２の電極（２１１ｂ）としたＭＯＳ容量により形成されている。
【００１３】
この素子（ＭＯＳ容量）Ｃ２１１〜Ｃ２１４が容量として電気的に動作するためには、一対の対向電極とその間の誘電体として作用する構成が存在すればよく、図２に示されるように、該Ｎチャネル型ＭＯＳトランジスタのゲートＧおよびソースＳとドレインＤとの間のチャネルＣＨ、並びに、これらゲートＧとソース・ドレイン間のチャネルＣＨとの間の酸化膜（絶縁膜，Ｓｉ  Ｏ２  膜）により容量が構成される。
【００１４】
ところで、近年、半導体集積回路（例えば、ＤＲＡＭ等）は、電源電圧の低電圧化が進み、高電位電源電圧ＶＣＣと低電位電源電圧ＶＳＳとの電位差が減る方向にある。このような状況下において、ＭＯＳ容量を容量として機能させるために必要とされるソース・ドレイン間のチャネルの形成は、限界が近付いて来ている。すなわち、ソース・ドレイン間にチャネルを形成するためには、容量として使用するＮチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈ以上の電位差を該トランジスタのゲート・ソース間に印加しなければならず、上述した昇圧回路の例では、例えば、ＭＯＳ容量（Ｎチャネル型ＭＯＳトランジスタ）Ｃ２１１において、トランジスタのゲート（２１１ｂ：ｐ２ｘ）には、ＶＣＣ−Ｖｔｈのレベルがプリチャージされ、その状態からソース・ドレイン間（２１１ａ：ｂｐ２ｘ）にＶＳＳ→ＶＣＣの変化を与えることで昇圧動作を行うわけだが、もし、ＶＣＣ−Ｖｔｈのプリチャージレベルが、例えば、閾値電圧Ｖｔｈ以下になると、ソース・ドレイン間にチャネルが生成されず、昇圧することができない事態に陥る。
【００１５】
そこで、最近の対策としては、この昇圧容量部２に使用するＭＯＳ容量Ｃ２１１〜Ｃ２１４として閾値電圧の低いトランジスタを使用して、該閾値電圧Ｖｔｈの存在をできるだけ見えないようにすることが行われている。しかしながら、このような対策は根本的なものとはいえない。
本発明は、上述した従来の昇圧回路が有する課題に鑑み、回路の占有面積の増大を抑えつつ、低電圧側での動作マージンを広げることのできる昇圧回路の提供を目的とする。
【００１６】
【課題を解決するための手段】
本発明によれば、容量手段を使用して第１の電圧を昇圧して第２の電圧を発生する昇圧回路であって、前記容量手段が、エンハンスメント型ＭＯＳトランジスタより成り、電源電圧から該ＭＯＳトランジスタの閾値電圧だけ低いレベルにプリチャージされるＭＯＳ容量と、該ＭＯＳ容量に対して並列に接続され、対向する第１の導電電極および第２の導電電極、並びに、該第１および第２の導電電極の間の誘電体層を備え、前記プリチャージレベルが前記ＭＯＳ容量の閾値電圧以下になっても容量として働く導電電極容量とにより構成されていて、前記導電電極容量の容量値を、前記ＭＯＳ容量の容量値よりも小さくなるように構成したことを特徴とする昇圧回路が提供される。
【００１７】
本発明の昇圧回路によれば、エンハンスメント型ＭＯＳトランジスタより成り、電源電圧から該ＭＯＳトランジスタの閾値電圧だけ低いレベルにプリチャージされるＭＯＳ容量に対してプリチャージレベルがＭＯＳ容量の閾値電圧以下になっても容量として働く導電電極容量を並列に接続して容量手段を構成するようになっている。ここで、導電電極容量の容量値は、ＭＯＳ容量の容量値よりも小さくなるように構成されている。これにより、回路の占有面積の増大を抑えつつ、低電圧側での動作マージンを広げることのできる昇圧回路を提供することができる。なお、本発明の昇圧回路は、ワンチップで構成された様々な半導体集積回路に適用することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明に係る昇圧回路の実施例を説明する。
図４は本発明に係る昇圧回路の原理構成を示すブロック図である。図４において、参照符号１は昇圧動作のタイミング調整を行うための昇圧タイミングコントロール回路、２は昇圧レベルを生成するための容量で構成された昇圧容量部、そして、３は昇圧レベルを電荷として保持する昇圧回路部を示している。
【００１９】
図４に示されるように、昇圧容量部２は、ＭＯＳ容量Ｃ２１および該各ＭＯＳ容量Ｃ２１に対して並列に接続された導電電極容量Ｃ２２により構成されている。すなわち、昇圧容量部２のＭＯＳ容量Ｃ２１に対して並列に導電電極容量Ｃ２２を接続するようになっている。
導電電極容量Ｃ２２（Ｃ２２１：図６参照）は、対向する第１の導電電極（２２１ａ）および第２の導電電極（２２１ｂ）を備え、該第１の導電電極および第２の導電電極およびこれら第１および第２の導電電極の間に設けられた誘電体層（絶縁層：２２１ｃ）により容量を構成するようになっている。導電電極容量Ｃ２２は、例えば、チップ内の配線層間膜厚により形成することが可能であり、平行平板容量と電気的に等価である。
【００２０】
ＭＯＳ容量Ｃ２１（Ｃ２１１：図６参照）は、図２に示すものと同様であり、Ｎチャネル型ＭＯＳトランジスタにより形成され、該トランジスタのドレインＤおよびソースＳを接続して第１の電極（２１１ａ：実際には、ソースＳおよびドレインＤ間に形成されるチャネルＣＨ）とし、ゲート（Ｇ）を第２の電極（２１１ｂ）とし、これら第１の電極、第２の電極、および、該ソース・ドレイン間のチャネルとゲートとの間の絶縁膜（Ｓｉ  Ｏ２  膜：２１１ｃ）により容量を構成するようになっている。
【００２１】
導電電極容量Ｃ２２には閾値電圧Ｖｔｈが存在しないため、ＭＯＳ容量Ｃ２１に比べて低電圧側での動作マージンを広げることができる。しかしながら、この導電電極容量Ｃ２２は、例えば、配線層間膜厚によって形成されるため、その膜厚管理は精度よく行われず、その容量値はばらつくことになる。さらに、導電電極容量Ｃ２２は、トランジスタに比べて酸化膜の厚さが２桁以上大きくなることが一般的であるため、ＭＯＳ容量と同程度の容量値を得ようとすると導電電極容量Ｃ２２の素子面積がかなり大きなものとなる。
【００２２】
そこで、導電電極容量Ｃ２２の容量値は、ＭＯＳ容量Ｃ２１の容量値よりも小さくなるように設定し、導電電極容量Ｃ２２の容量値がばらついても全体としての容量値（並列接続したＭＯＳ容量Ｃ２１および導電電極容量Ｃ２２の合成した容量値）に大きな影響を与えることがないようにするのが好ましい。また、昇圧回路（容量）の占有面積を考えた場合には、例えば、導電電極容量Ｃ２２を構成する第１および第２の導電電極の大きさ（導電電極容量Ｃ２２に関与する第１および第２の導電電極が重なり合う部分の大きさ）がＭＯＳ容量Ｃ２１を構成するＭＯＳトランジスタのゲート（ＭＯＳ容量Ｃ２１に関与するゲート部分の大きさ）よりも小さくなるように設定するのが好ましい。この場合にも、導電電極容量Ｃ２２の容量値は、ＭＯＳ容量Ｃ２１の容量値よりも小さくなることになる。すなわち、導電電極容量Ｃ２２は、閾値電圧Ｖｔｈを有するＭＯＳ容量Ｃ２１に対して低電圧側での動作マージンを広げるための必要にして十分な容量値のものとして構成すればよい。
【００２３】
図５は本発明の昇圧回路の一実施例を示す回路図である。図５において、参照符号１は昇圧動作のタイミング調整を行うための昇圧タイミングコントロール回路、２は昇圧レベルを生成するための容量で構成された昇圧容量部、そして、３は昇圧レベルを電荷として保持する昇圧回路部を示している。
図５に示されるように、昇圧タイミングコントロール回路１は、Ｐチャネル型ＭＯＳトランジスタＴＰ１１，ＴＰ１２、Ｎチャネル型ＭＯＳトランジスタＴＮ１１，ＴＮ１２、および、インバータＩ１０〜Ｉ１９を備えて構成されている。また、昇圧回路部３は、Ｐチャネル型ＭＯＳトランジスタＴＰ３１，ＴＰ３２、Ｎチャネル型ＭＯＳトランジスタＴＮ３１〜ＴＮ３９、および、容量Ｃ３０を備えて構成されている。また、昇圧タイミングコントロール回路１には、昇圧活性化信号ｐｍｐｚが供給され、該昇圧活性化信号ｐｍｐｚが高レベル“Ｈ”または低レベル“Ｌ”に変移する度毎に、昇圧レベルが送り込まれて高電圧ＶＰＰを生成することができるようになっている。
【００２４】
昇圧容量部２は、ＭＯＳ容量Ｃ２１１〜Ｃ２１４および該各ＭＯＳ容量Ｃ２１１〜Ｃ２１４に対してそれぞれ並列に接続された導電電極容量Ｃ２２１〜Ｃ２２４により構成されている。すなわち、図５に示す本実施例の昇圧回路は、前述した図１に示す昇圧回路において、昇圧容量部２のＭＯＳ容量Ｃ２１１〜Ｃ２１４に対してそれぞれ並列に導電電極容量Ｃ２２１〜Ｃ２２４を設けるようになっている。ここで、並列接続されたＭＯＳ容量Ｃ２１１〜Ｃ２１４および導電電極容量Ｃ２２１〜Ｃ２２４は、複数（４組）設けられ、昇圧動作を制御する昇圧活性化信号ｐｍｐｚの立ち上がりおよび立ち下がりタイミングに応じて昇圧動作を行うようになっている。
【００２５】
各導電電極容量Ｃ２２１〜Ｃ２２４は、それぞれ対向する第１の導電電極および第２の導電電極を備え、該第１の導電電極（２２１ａ）および第２の導電電極（２２１ｂ）およびこれら第１および第２の導電電極の間に設けられた誘電体層（絶縁層２２１ｃ）により容量を構成するようになっている。なお、図５に示す昇圧回路の動作は、図３を参照して説明した図１の昇圧回路の動作と全く同様であるので、その説明は省略する。
【００２６】
図６は昇圧回路が形成される半導体チップの断面を模式的に示す図であり、半導体チップは、ポリシリコンが３層（Ｐ１Ｌ〜Ｐ３Ｌ）でメタル（アルミニウム）が３層（Ｍ１Ｌ〜Ｍ３Ｌ）の多層配線構造により形成されている。
図６に示されるように、ＭＯＳ容量Ｃ２１１は、例えば、Ｎチャネル型ＭＯＳトランジスタにより形成され、該トランジスタのドレインＤおよびソースＳを接続して第１の電極２１１ａ（実際には、ソースＳおよびドレインＤ間に形成されるチャネルＣＨ）とし、ゲートを第２の電極（２１１ｂ）とし、これら第１の電極２１１ａ（ソース・ドレイン間のチャネルＣＨ）、第２の電極２１１ｂ（ゲートＧ）、および、該ソース・ドレイン間のチャネルＣＨとゲートＧとの間の誘電体層（絶縁膜：Ｓｉ  Ｏ２  膜）２１１ｃにより容量を構成するようになっている。
【００２７】
また、導電電極容量Ｃ２２１は、対向する第１の導電電極２２１ａおよび第２の導電電極２２１ｂを備え、該第１の導電電極２２１ａおよび第２の導電電極２２１ｂ（重なり合う領域における第１の導電電極２２１ａおよび第２の導電電極２２１ｂ）およびこれら第１および第２の導電電極の間に設けられた誘電体層２２１ｃ（層間絶縁膜：Ｓｉ  Ｏ２  膜やＳｉ３Ｎ４  膜等）により容量を構成するようになっている。
【００２８】
ここで、図６に示されるように、導電電極容量Ｃ２２１は、第１の導電電極２２１ａを最下層の金属配線層Ｍ１Ｌとし、第２の導電層２２１ｂを最上部のポリシリコン層Ｐ３Ｌとして構成されている。なお、第１の導電電極２２１ａおよび第２の導電層２２１ｂは、多層配線の隣接する導電層、例えば、最下層のポリシリコン層Ｐ１Ｌとその上の第２層目のポリシリコン層Ｐ２Ｌにより構成してもよいが、必ずしも隣接する導電層に限定されるものではない。すなわち、第１の導電電極２２１ａを最下層の金属配線層Ｍ１Ｌとし、第２の導電層２２１ｂを第２層目のポリシリコン層Ｐ２Ｌとして構成してもよい。
【００２９】
また、第１の導電電極２２１ａおよび第２の導電層２２１ｂの平面性、すなわち、両電極間の誘電体層の厚さの均一性を考慮した場合、これら第１の導電電極２２１ａおよび第２の導電層２２１ｂは、半導体基板ＳＵＢに近い導電層により構成した方が好ましい。さらに、第１の導電電極２２１ａおよび第２の導電層２２１ｂの面積を大きくすると、これらの電極２２１ａ，２２１ｂと隣接する他の電極との間に寄生容量が生じるため、例えば、図６における第１の導電電極２２１ａ（最下層の金属配線層Ｍ１Ｌ）とその上の第２層目の金属配線層Ｍ２Ｌとの間に寄生容量が生じるため、導電電極容量Ｃ２２１の容量値（電極２２１ａおよび２２１ｂの面積）を必要以上に大きくすることは好ましくない。
【００３０】
図７は本発明の昇圧回路が適用される半導体集積回路を模式的に示すブロック図である。図７に示されるように、半導体集積回路は、例えば、ワンチップ（ワンチップＩＣ）として構成され、昇圧回路１００および機能回路２００を備えている。昇圧回路１００の出力電圧ＶＰＰは、機能回路２００に供給され、該機能回路２００において所定の動作を行うための電圧として使用される。具体的に、機能回路２００は、例えば、ＤＲＡＭであり、アドレス信号に応じて所定のメモリセルを選択するための高電圧として、或いは、該メモリセルの選択用高電圧を発生するために使用される電圧として利用される。なお、半導体集積回路（機能回路）としては、昇圧電圧を使用する様々なものが考えられ、本発明の昇圧回路はそれらに幅広く適用することができる。
【００３１】
【発明の効果】
以上、詳述したように、本発明の昇圧回路によれば、ＭＯＳ容量と並列に導電電極容量を接続することによって、回路の占有面積の増大を抑えつつ、低電圧側での動作マージンを広げることができる。
【図面の簡単な説明】
【図１】従来の昇圧回路の一例を示す回路図である。
【図２】ＭＯＳ容量の構成を示す図である。
【図３】昇圧回路の動作を説明するための波形図である。
【図４】本発明に係る昇圧回路の原理構成を示すブロック図である。
【図５】本発明の昇圧回路の一実施例を示す回路図である。
【図６】昇圧回路が形成される半導体チップの断面を模式的に示す図である。
【図７】本発明の昇圧回路が適用される半導体集積回路を模式的に示すブロック図である。
【符号の説明】
１…昇圧タイミングコントロール回路
２…昇圧容量部
３…昇圧回路部
１００…昇圧回路
２００…機能回路
Ｃ２１，Ｃ２１１〜Ｃ２１４…ＭＯＳ容量
Ｃ２２，Ｃ２２１〜Ｃ２２４…導電電極容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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