(57)【特許請求の範囲】
【請求項１】
容量性分離バリアを通してデジタル情報を通信するために、容量性分離バリアに接続されることが出来るシステム側ライン分離集積回路と、
外部のシステム側集積回路に接続することが出来る、該システム側ライン分離集積回路に含まれている非同期直列通信インターフエースポートと、
該システム側ライン分離集積回路内に含まれた、モデムデータ用モデムプロセサーとシステム側回路用デジタルプロセサーとを備えたデジタルシグナルプロセシング回路とを具備し、
該モデムプロセサーからのモデムデータ又は該デジタルプロセサーからの生データが該非同期直列通信インターフエースポートを通して選択的に通信されるよう構成されている
ことを特徴とするモデム及びライン分離集積回路。
【請求項２】
更に、ライン側ライン分離集積回路を具備しており、該ライン側ライン分離集積回路と該システム側ライン分離集積回路とは、該分離バリアを通して相互にデジタル情報を通信するために該容量性分離バリアに接続されることが出来る請求項１のモデム及びライン分離集積回路。
【請求項３】
該システム側ライン分離集積回路と該ライン側ライン分離集積回路とは電話ライン直接アクセス配備機能を提供する請求項２のモデム及びライン分離集積回路。
【請求項４】
該デジタルプロセサーは通信ラインから該分離バリアを跨いで受信されたデジタルデータ用デジタルフイルターと該分離バリアを跨いで該通信ラインへ送信されるデジタルデータ用デジタル変調器とを有する請求項１のモデム及びライン分離集積回路。
【請求項５】
該ライン側ライン分離集積回路は該システム側ライン分離集積回路から該分離バリアを通して受信されたデジタルデータ用Ｄ−Ａ変換回路と該通信ラインから受信されたアナログ情報用Ａ−Ｄ変換回路とを備える請求項２の該モデム及びライン分離集積回路。
【請求項６】
該生データはパルスコード変調されたデータである請求項５のモデム及びライン分離集積回路。
【請求項７】
該直列インターフエースはパルスコード変調されたデータを受信するための少なくとも１つの直列入力ピンとパルスコード変調されたデータを送信するための少なくとも１つの直列出力ピンとを備える請求項６のモデム及びライン分離集積回路。
【請求項８】
該パルスコード変調されたデータはＭビットのパルスコード変調されたデータが通信される時複数のＮビットデータワードに均等に分けられたＭビットパルスコード変調されたデータを有する 請求項６のモデム及びライン分離集積回路。
【請求項９】
Ｘビットの制御ワードが各Ｎビットのパルスコード変調されたデータワードと共に送信又は受信され、該Ｘビットの制御ワードは如何に該Ｎビットパルスコード変調されたデータワードがＭビットパルスコード変調されたデータを形成するため組み合わされるかを識する請求項８の該モデム及びライン分離集積回路。
【請求項１０】
該システム側回路は該非同期直列通信インターフエースポートを通して同期モデム送信プロトコルのデータを転送するよう構成されている 請求項１のモデム及びライン分離集積回路。
【請求項１１】
容量性分離バリアを通してデジタル情報を通信するために、容量性分離バリアに接続されることが出来るシステム側ライン分離集積回路と、
外部のシステム側集積回路に接続することが出来る、該システム側ライン分離集積回路に含まれている非同期直列通信インターフエースポートと、
該システム側ライン分離集積回路内に含まれた、モデムデータ用モデムプロセサーとシステム側回路用デジタルプロセサーとを備えたデジタルシグナルプロセシング回路と、
該容量性分離バリアと接続されるようになっている、該システム側ライン分離集積回路内に分離インターフエースと、
アナログ入力と、
該アナログ入力と、該分離インターフエースと、該デジタルシグナルプロセシング回路とに接続されたパス制御回路とを具備しており、
該パス制御回路が、該アナログ入力と該分離インターフエースと該デジタルシグナルプロセシング回路との間のデータ流れを決定する制御信号を備える
ことを特徴とするモデム及びライン分離の組合せシステム。
【請求項１２】
更に、該パス制御回路に接続されたアナログ出力を有しており、該制御信号が該アナログ入力と、該アナログ出力と、該分離インターフエースとそして該デジタルシグナルプロセシング回路との間のデータの流れを決定する請求項１１のモデム及びライン分離の組合せシステム。
【請求項１３】
該制御信号は、該デジタルシグナルプロセシング回路から該分離インターフエースへの第１パスと該分離インターフエースから該デジタルシグナルプロセシング回路への第２パスとに沿ってデータが流れるように動作のデータモードを決定する請求項２の該モデム及びライン分離の組合せシステム。
【請求項１４】
該第１及び第２パスが該データ信号のアナログのモニタリングを提供するために該アナログ出力にも接続されている請求項１３のモデム及びライン分離の組合せシステム。
【請求項１５】
容量性分離バリアを通してデジタル情報を通信するために、容量性分離バリアに接続されることが出来るシステム側ライン分離集積回路と、
外部のシステム側集積回路に接続することが出来る、該システム側ライン分離集積回路に含まれている非同期直列通信インターフエースポートと、
該システム側ライン分離集積回路内に含まれた、モデムデータ用モデムプロセサーとシステム側回路用デジタルプロセサーとを備えたデジタルシグナルプロセシング回路と、
該モデムプロセサーの出力と別のデータパスとに接続された選択回路と、
該選択回路に接続される制御信号とを具備し、
該制御信号が、該モデムプロセサーからの該出力かそれとも該別のデータパスか何れを該選択回路からの出力にするかを決定することを特徴とするモデム及びライン分離の組合せシステム。
【請求項１６】
該モデムプロセサーはパルスコード変調されたデータを入力として受信し、該別のデータパスはパルスコード変調されたデータを有し、該選択回路は該制御信号に依り該モデムプロセサーからのモデムデータか又は該別のデータパスからのパルスコード変調されたデータか何れかを出力する請求項１５のモデム及びライン分離の組合せシステム。
【請求項１７】
該パルスコード変調されたデータは通信ラインから該容量性分離バリアを跨いで受信される請求項１６のモデム及びライン分離の組合せシステム。
【請求項１８】
該同期モデム送信プロトコルはエイチデーエルシープロトコルである請求項１７のモデム及びライン分離の組合せシステム。
【請求項１９】
容量性分離バリアを跨いでデジタルデータを送信出来て、そして該容量性分離バリアを跨いでデジタルデータを受信出来る、モデムプロセサーを有するデジタルシグナルプロセサーを備えているシステム側ライン分離集積回路を提供する過程と、
該容量性分離バリアを跨いで送信又は受信される該デジタルデータを該システム側ライン分離集積回路内の該デジタルシグナルプロセサーで処理する過程と、
該容量性分離バリアを跨いで送信又は受信される該デジタルデータを該モデムプロセサーで処理する過程と、
該容量性分離バリアを跨いで通信ラインへ送信されるべきデータを受信するために又は該容量性分離バリアを跨いで該通信ラインから受信されたデータを該外部集積回路へ送信するために非同期直列インターフエースを通して外部集積回路と通信する過程と、
該容量性分離バリアに接続されるようになっている分離インターフエース回路を該システム側ライン分離集積回路内に提供する過程と、
アナログ入力を提供する過程と、
該アナログ入力と、該分離インターフエース回路と、そして該デジタルシグナルプロセシング回路との間の該データの流れを制御する過程と
を具備することを特徴とするライン分離とモデムデータ処理を組み合わせる方法。
【請求項２０】
アナログ出力を提供する過程を具備しており、該制御する過程は該アナログ入力と、該アナログ出力と、該分離インターフエースとそして該デジタルシグナルプロセシング回路との間の該データの流れを制御する過程を備える請求項２３の方法。
【請求項２１】
該制御する過程は動作のデータモードを提供するためにデータが該デジタルシグナルプロセシング回路から該分離インターフエース回路へそして該分離インターフエース回路から該デジタルシグナルプロセシングへ流れることを可能にする過程を備える請求項２４の方法。
【請求項２２】
容量性分離バリアを跨いでデジタルデータを送信出来て、そして該容量性分離バリアを跨いでデジタルデータを受信出来る、モデムプロセサーを有するデジタルシグナルプロセサーを備えているシステム側ライン分離集積回路を提供する過程と、
該容量性分離バリアを跨いで送信又は受信される該デジタルデータを該システム側ライン分離集積回路内の該デジタルシグナルプロセサーで処理する過程と、
該容量性分離バリアを跨いで送信又は受信される該デジタルデータを該モデムプロセサーで処理する過程と、
該容量性分離バリアを跨いで通信ラインへ送信されるべきデータを受信するために又は該容量性分離バリアを跨いで該通信ラインから受信されたデータを該外部集積回路へ送信するために非同期直列インターフエースを通して外部集積回路と通信する過程と、
該モデムプロセサーからのモデムデータか又は該非同期直列インターフエースを通してデジタルプロセサーからの生データを選択的に通信する過程を
を具備することを特徴とするライン分離とモデムデータ処理を組み合わせる方法。
【請求項２３】
該デジタルシグナルプロセサーが通信ラインから該容量性分離バリアを跨いで受信されるデジタルデータを処理するためのデジタルフイルターと該通信ラインへ該容量性分離バリアを跨いで送信されるデジタルデータを処理するためのデジタル変調器とを有する請求項２０の方法。
【請求項２４】
更に、ライン側ライン分離集積回路を提供する過程と該ライン側ライン分離集積回路と該システム側ライン分離集積回路との間を該容量性分離バリアを通してデジタル情報を通信する過程とを具備する請求項２０の方法。
【請求項２５】
該システム側ライン分離集積回路と該ライン側ライン分離集積回路とは電話ライン直接アクセス配備機能を提供する請求項２２の方法。
【請求項２６】
該容量性分離バリアを跨いでデジタル情報を送信する前に通信ラインからのアナログ情報をデジタル情報に変換する過程と、該通信ラインへアナログ情報を送信する前に該容量性分離バリアから受信されたデジタル情報をアナログ情報に変換する過程とを具備する請求項２２の方法。
【請求項２７】
該生データがパルスコード変調されたデータである請求項２６の方法。
【請求項２８】
該パルスコード変調されたデータは、Ｍビットのパルスコード変調されたデータが送信されつつある時複数のデータワードに分けられたＭビットのパルスコード変調されたデータを有する請求項２６の方法。
【請求項２９】
該Ｍビットのパルスコード変調されたデータは複数のＮビットのデータワードに均等に分けられている請求項２８の方法。
【請求項３０】
各Ｎビットのパルスコード変調されたデータワードと共にＸビットの制御ワードを送信又は受信する過程を具備しており、該Ｘビットの制御ワードはＭビットのパルスコード変調されたデータを形成するために如何に該Ｎビットのパルスコード変調されたデータワードが組み合わされるかを識別する請求項２９の方法。
【請求項３１】
該非同期直列インターフエースを通して同期モデム送信プロトコルのデータを転送するよう該システム側ライン分離集積回路を構成する過程を具備する請求項２２の方法。
【請求項３２】
該同期モデム送信プロトコルはエイチデーエルシープロトコルである請求項３１の方法。
【請求項３３】
容量性分離バリアを跨いでデジタルデータを送信出来て、そして該容量性分離バリアを跨いでデジタルデータを受信出来る、モデムプロセサーを有するデジタルシグナルプロセサーを備えているシステム側ライン分離集積回路を提供する過程と、
該容量性分離バリアを跨いで送信又は受信される該デジタルデータを該システム側ライン分離集積回路内の該デジタルシグナルプロセサーで処理する過程と、
該容量性分離バリアを跨いで送信又は受信される該デジタルデータを該モデムプロセサーで処理する過程と、
該容量性分離バリアを跨いで通信ラインへ送信されるべきデータを受信するために又は該容量性分離バリアを跨いで該通信ラインから受信されたデータを該外部集積回路へ送信するために非同期直列インターフエースを通して外部集積回路と通信する過程と、
該モデムプロセサーからの出力か又は別のデータパスからの信号か何れかを選択することにより該デジタルシグナルプロセシング回路用出力を発生する過程と
を具備することを特徴とするライン分離とモデムデータ処理を組み合わせる方法。
【請求項３４】
該モデムプロセサーはパルスコード変調されたデータを入力として受信しており、該別のデータパスはパルスコード変調されたデータを有しており、そして該発生する過程は該モデムプロセサーからのモデムデータか該別のデータパスからのパルスコード変調されたデータか何れかを選択する請求項３３の方法。
【請求項３５】
該パルスコード変調されたデータは通信ラインから該容量性分離バリアを跨いで受信される請求項３３の方法。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は通信ライン用のモデムアーキテクチャ（ｍｏｄｅｍ ａｒｃｈｉｔｅｃｔｕｒｅ）に関する。特に、本発明は電話ラインに接続するための分離システム（ｉｓｏｌａｔｉｏｎ ｓｙｓｔｅｍｓ）と連携して使用されるモデム回路に関する。
【０００２】
【背景】
セットトップボックス（ｓｅｔ−ｔｏｐ ｂｏｘｅｓ）、ペイフオン（ｐａｙｐｈｏｎｅｓ）、自動販売機（ｖｅｎｄｉｎｇ ｍａｃｈｉｎｅｓ）そして他のシステムの様な新世代の家庭電機品（ｃｏｎｓｕｍｅｒ ａｐｐｌｉａｎｃｅｓ）は低速データモデム（ｌｏｗ−ｓｐｅｅｄ ｄａｔａ ｍｏｄｅｍ）を要するか又は重用（ｐｒｅｆｅｒ）する場合が多い。この様なモデムは遠隔ホストにビリング（ｂｉｌｌｉｎｇ）又は他の家事機能を扱うことを可能にしたり、或いは”スマート（ｓｍａｒｔ）”自動販売機に更に多くの供給を要求可能にする。セットボックスや他のシステムに使われる典型的マイクロプロセサーとデジタルシグナルプロセサー（デーエスピー）ベース｛ｄｉｇｉｔａｌ−ｓｉｇｎａｌ−ｐｒｏｃｅｓｓｏｒ（ＤＳＰ）−ｂａｓｅｄ｝のマルチメデイアチップ（ｍｕｌｔｉｍｅｄｉａ ｃｈｉｐｓ）は低速度モデムを実施出来るが、それらは望ましくない製造面の複雑さと費用とでそれを行っている。
【０００３】
従来のモデムアーキテクチャはモデム処理と通信ライン成端（ｃｏｍｍｕｎｉｃａｔｉｏｎ ｌｉｎｅ ｔｅｒｍｉｎａｔｉｏｎ）の取り扱い用に典型的に多数の集積回路を含んだ。特に、１つ以上のデジタルシグナルプロセサーチップがアナログフロントエンド回路（ａｎａｌｏｇ−ｆｒｏｎｔ−ｅｎｄ ｃｉｒｃｕｉｔｒｙ）に接続されたが、該回路は今度は変圧器分離バリア（ｔｒａｎｓｆｏｒｍｅｒ ｉｓｏｌａｔｉｏｎ ｂａｒｒｉｅｒ）を跨いでライン成端回路に接続された。この様なモデムアーキテクチャは多くの欠点を蒙る。
【０００４】
【発明の概要】
本発明は、１つの集積回路上でモデム機能（ｍｏｄｅｍ ｆｕｎｃｔｉｏｎａｌｉｔｙ）とシステム側分離機能（ｓｙｓｔｅｍ−ｓｉｄｅ ｉｓｏｌａｔｉｏｎ ｆｕｎｃｔｉｏｎａｌｉｔｙ）とを達成するようにモデムとライン分離回路とを集積化する改良されたモデムアーキテクチャとその方法とを提供する。
【０００５】
１実施例では、本発明は、分離バリア（ｉｓｏｌａｔｉｏｎ ｂａｒｒｉｅｒ）に、該分離バリアを通してデジタル情報を通信するように接続され得るシステム側回路と、該システム側回路と一緒に集積化されるデジタルシグナルプロセシング（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ）｛デーエスピー（ＤＳＰ）｝回路とを備えた集積化されたモデム及びライン分離回路であり、そこでは該デーエスピー回路はモデムデータ用モデムプロセサーと該システム側回路用デジタルプロセサーとを有する。特定の実施例では、該集積化されたモデム及びライン分離回路は非同期直列インターフエースとして動作可能な通信インターフエースを有する。該システム側回路は又システム側電話ライン直接アクセス配備機能（ｓｙｓｔｅｍ−ｓｉｄｅ ｐｈｏｎｅ−ｌｉｎｅ ｄｉｒｅｃｔ−ａｃｃｅｓｓ−ａｒｒａｎｇｅｍｅｎｔ ｆｕｎｃｔｉｏｎａｌｉｔｙ）を提供する。なお更に、該デジタルプロセサーは、通信ラインから該分離バリアを跨いで（ａｃｒｏｓｓ ｔｈｅ ｉｓｏｌａｔｉｏｎ ｂａｒｒｉｅｒ）受信されるデジタルデータ用デジタルフイルターと該分離バリアを跨いで該通信ラインへ送信されるデジタルデータ用デジタル変調器とを有してもよい。
【０００６】
もう１つの実施例では、本発明は、ライン側ライン分離集積回路（ｌｉｎｅ−ｓｉｄｅ ｌｉｎｅ−ｉｓｏｌａｔｉｏｎ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）と、システム側ライン分離集積回路（ｓｙｓｔｅｍ−ｓｉｄｅ ｌｉｎｅ−ｉｓｏｌａｔｉｏｎ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）と、そして該システム側ライン分離集積回路内に含まれたデジタルシグナルプロセシング（デーエスピー）回路とを有する、組合せモデム及びライン分離システムであり、そこでは該デーエスピー回路はモデムデータ用モデムプロセサーとシステム側回路用デジタルプロセサーとを有する。加えて、該ライン側ライン分離集積回路と該システム側ライン分離集積回路とは該分離バリアを通して相互にデジタル情報を通信するために分離バリアに接続されることが可能である。特定の実施例では、該モデム及びライン分離の組合せシステムは非同期直列インターフエースとして動作可能な通信インターフエースを有する。又該ライン側ライン分離集積回路は電話ライン直接アクセス配備機能を提供してもよい。なお更に、該ライン側ライン分離集積回路は、該システム側ライン分離集積回路から該分離バリアを通して受信されたデジタルデータ用のＤ−Ａ変換回路と該通信ラインから受信されたアナログ情報用のＡ−Ｄ変換回路とを有してもよい。
【０００７】
なおもう１つの実施例では、本発明は、ライン側ライン分離集積回路と、システム側ライン分離集積回路と、該システム側ライン分離集積回路内に含まれたデジタルシグナルプロセシング（デーエスピー）回路と、そして該ライン側ライン分離集積回路と該システム側ライン分離集積回路との間に接続された分離バリアとを有するモデム及びライン分離の組合せシステムである。該ライン側ライン分離集積回路と該システム側ライン分離集積回路は該分離バリアを通して相互にデジタル情報を通信する。そして該デーエスピー回路はモデムデータ用モデムプロセサーと、システム側回路用デジタルプロセサーとを有する。特定の実施例では、該分離バリアは容量性で分離されたバリアを使用してもよい。加えて、該分離バリアは分離バリアとして少なくとも１つのキャパシターを使用してもよい。
【０００８】
なお更に、本発明は、分離バリアを跨いでデジタルデータを送信出来てそして該分離バリアを跨いでデジタルデータを受信出来るシステム側ライン分離集積回路を提供する過程と、該分離バリアを跨いで送信又は受信された該デジタルデータを該システム側ライン分離集積回路内のデジタルプロセサーで処理する過程と、そして又該分離バリアを跨いで送信又は受信された該デジタルデータを該システム側ライン分離集積回路内のモデムプロセサーで処理する過程とを具備するライン分離とモデムデータ処理とを組合せる方法である。特定の実施例では、該方法は又、該分離バリアを跨いでデジタル情報を送信する前に該通信ラインからのアナログ情報をデジタル情報に変換する過程と該通信ラインにアナログ情報を送信する前に該分離バリアから受信されたデジタル情報をアナログ情報に変換する過程とを具備している。
【０００９】
【詳細な説明】
図１Ａは本発明に依るモデム及びライン分離の組合せシステム１５０の実施例のブロック図である。このモデム及びライン分離の組合せシステム１５０はシステム側ライン分離集積回路（アイシー）１００とライン側ライン分離集積回路（アイシー）１０２を有する。示された該実施例では、該システム側ライン分離アイシー１００は集積化モデム回路とシステム側直接アクセス配備（ｓｙｓｔｅｍ−ｓｉｄｅ ｄｉｒｅｃｔ ａｃｃｅｓｓ ａｒｒａｎｇｅｍｅｎｔ）｛デーエイエイ（ＤＡＡ）｝機能を提供する回路とを有する。示された該実施例では、該ライン側ライン分離アイシー１０２はライン側デーエイエイ機能を提供する回路を有する。該システム側ライン分離アイシー１００は通信インターフエース１０６を通して外部回路と通信する。該ライン側ライン分離アイシー１０２はインターフエース１１２を通して該通信ラインと通信する。該通信ラインは望ましい媒体であってもよくそして、例えば、電話ライン（ｔｅｌｅｐｈｏｎｅ ｌｉｎｅ）でもよいことを注意しておく。
【００１０】
該システム側ライン分離アイシー１００と該ライン側ライン分離アイシー１０２とはそれぞれラインインターフエース１０８と１１０を通り分離バリア１０４を跨いでデジタル情報を通信する。該分離バリア１０４は１つ以上のキャパシターを有する、容量性で分離されたバリアであってもよく、或いは望むならば、変圧器又は他の分離素子（ｉｓｏｌａｔｉｏｎ ｄｅｖｉｃｅ）を有してもよい。加えて、ライン分離システムと付随する容量性で分離されたバリアは、それら全体が共に引用によりここで組み入れられる、”容量性バリアを跨いだデジタル通信を伴うアナログ分離システム（Ａｎａｌｏｇ Ｉｓｏｌａｔｉｏｎ Ｓｙｓｔｅｍ ｗｉｔｈ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ａｃｒｏｓｓ ａ Ｃａｐａｃｉｔｉｖｅ Ｂａｒｒｉｅｒ）”の名称の米国特許第５、８７０、０４６号及び”電話アインへの接続用の直接デジタルアクセス配備回路と方法（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ａｃｃｅｓｓ Ａｒｒａｎｇｅｍｅｎｔ Ｃｉｒｃｕｉｔｒｙ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｐｈｏｎｅ Ｌｉｎｅｓ）”の名称の米国特許出願第０９／０３５、１７５号で開示されている。
【００１１】
本発明はモデム及びシステム側ライン分離回路用に１つの集積回路の解を提供うる。該モデムのデジタルシグナルプロセシング（デーエスピー）機能は、例えば、電話ラインデーエイエイ機能に必要なデジタルフイルター処理とモデムアルゴリズムを処理するために必要なモデム処理との両者を取り扱うことが出来るデーエスピーエンジン（ＤＳＰ ｅｎｇｉｎｅ）を提供するために該システム側ライン分離デーエスピー機能と組み合わされて来た。このアーキテクチャは、（１）該ライン側ライン分離アイシーが少なくとも部分的には該通信ラインから給電されることを可能にすることによる改良された電力節約、（２）該分離バリア（ｉｓｏｌａｔｉｏｎ ｂａｒｒｉｅｒ）１０４のシステム側上にプログラム可能な素子を有することによる改良されたデーエイエイのプログラム可能な性質、（３）混合信号のライン側チップ１０２から分離されたデジタルのシステム側チップ１００を有することによる改良された製造及び設計能力、そして（４）モデムアルゴリズムと該アナログフロントエンド回路用に要するデジタルフイルターと両者を処理するため１つのデーエスピーエンジンを使用することによる改良されたデーエスピー効率、を含む多くの利点を達成する。
【００１２】
例えば、Ｖ．２２ｂｉｓ｛キューエイエム（ＱＡＭ）｝、Ｖ．２２／Ｂｅｌｌ２１２Ａ  １２００ビット／秒｛デーピーエスケー（ＤＰＳＫ）｝、Ｖ．２１／Ｂｅｌｌ  １０３  ３００ビット／秒｛エフエスケー（ＦＳＫ）｝、データ流れ逆転を有するＶ．２３であるＶ．２３Ｂｅｌｌ  １２００ビット／秒（Ｖ．２３／Ｂｅｌｌ １２００ ｂｉｔ／ｓ Ｖ．２３ ｗｉｔｈ ｄａｔａ ｆｌｏｗ ｒｅｖｅｒｓｉｎｇ）、そしてＶ．２５ベースのフアースト接続（Ｖ．２５−ｂａｓｅｄ ｆａｓｔ ｃｏｎｎｅｃｔ）の様な、モデム規格（ｍｏｄｅｍ ｓｔａｎｄａｒｄｓ）を含め、広範囲のインターフエースプロトコルが該外部インターフエース１０６上で通信するため使用される。加えて、該モデムインターフエース１０６は安全産業協会の自律的デジタル通信規格（ｔｈｅ Ｓｅｃｕｒｉｔｙ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎ’ｓ ｇｅｎｅｒｉｃ ｄｉｇｉｔａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｔａｎｄａｒｄ）のみならず他の警報プロトコル（ｏｔｈｅｒ ａｌａｒｍ ｐｒｏｔｏｃｏｌｓ）も取り扱うことが出来る。又該インターフエース１０６は、例えば、非同期直列インターフエースであってもよい。もし望まれるならば、該インターフエース１０６は又同期直列インターフエース、非同期並列インターフエース、同期並列インターフエース、又は何等かの他の望ましいインターフエースとして設計されてもよい。
【００１３】
図１Ｂは本発明によるモデム及びライン分離の組合せシステム１５０の実施例のより詳細なブロック図である。該分離バリア１０４は該システム側ライン分離アイシー１００と該ライン側ライン分離アイシー１０２との外部ピン間に接続された容量性で分離されたバリア（ｃａｐａｃｉｔｉｖｅｌｙ ｉｓｏｌａｔｅｄ ｂａｒｒｉｅｒ）である。
【００１４】
該システム側ライン分離アイシー１００は、分離インターフエース１６４、デジタルシグナルプロセサー（デーエスピー）１５４，マイクロコントローラー１５１，オーデイオ（ａｕｄｉｏ）コーデック（ＣＯＤＥＣ）｛コーダー−デコーダー（ＣＯｄｅｒ−ＤＥＣｏｄｅｒ）｝１５２，クロックインターフエース１６２，制御インターフエース１６０、ユーエイアールテー（ＵＡＲＴ）｛汎用非同期受信器送信器（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）｝プロセサー１５６、そしてマルチプレクサー（ｍｕｌｔｉｐｌｅｘｅｒ）｛エムユーエックス（ＭＵＸ）｝１５８を有する。該ユーエイアールテープロセサー１５６は、それぞれ該送信ピン（ｔｒａｎｓｍｉｔ ｐｉｎ）テーエックスデー（ＴＸＤ）及び受信ピン（ｒｅｃｅｉｖｅ ｐｉｎ）アールエックスデー（ＲＸＤ）を通して外部装置への送信及び外部装置からの受信用に該マイクロコントローラー１５１からの並列バイトを直列ビットに変換するよう動作する。例えば、該ユーエイアールテーは該送信ピンテーエックスデー及び／又は該受信ピンアールエックスデーを通しての直列データ送信用に８ビットワードフオーマット（８−ｂｉｔ ｗｏｒｄ ｆｏｒｍａｔ）又は９ビットワードフオーマット（９−ｂｉｔ ｗｏｒｄ ｆｏｒｍａｔ）で動作してもよい。
【００１５】
該デーエスピー１５４はデータポンプ機能（ｄａｔａ ｐｕｍｐ ｆｕｎｃｔｉｏｎａｌｉｔｙ）を提供し、例えば、データポンプ機能を行う１４ビットデーエスピーであってもよい。該マイクロコントローラー１５１はエイテーコマンド（ＡＴ ｃｏｍｍａｎｄ）デコーデイングを提供し、プログレスモニター動作（ｐｒｏｇｒｅｓｓ ｍｏｎｉｔｏｒｉｎｇ）をコール（ｃａｌｌ）しそして、例えば、４ビットのプログラムワードと８ビットのデータワードを使ってもよい。該クロックインターフエース１６２は高周波（例えば、４．９１５２ＭＨｚ）マスタークロック入力を受け入れるクロック発生器を有する。それは又該システム側ライン分離アイシー内へ設計されたモデム規格をサポートするために全てのモデムサンプルレート（ｍｏｄｅｍ ｓａｍｐｌｅ ｒａｔｅ）を発生する。加えて、該発生器はオーデイオプレーバック用に９．６ｋＨｚのレートを提供する。
【００１６】
該システム側ライン分離アイシー１００用ピンは、該送信ピンＴＸＤ、該受信ピンＲＸＤ、該リセットピンＲＥＳＥＴ＿、該クリアツーセンド（ｃｌｅａｒ−ｔｏ−ｓｅｎｄ）ピンＣＴＳ＿、該クロック出力ピンＣＬＫＯＵＴ、クリスタル発振器ピンＸＴＡＬＩ及びＸＴＡＬＯ、そして該アナログ出力ピンＡＯＵＴを含んでもよい。４つの他のピンは汎用のプログラム可能な入力／出力ピンＧＰＩＯ１，ＧＰＩＯ２，ＧＰＩＯ３、そしてＧＰＩＯ４であってもよい。これらのピンの各々はピン機能をユーザーがプログラムすることにより、アナログイン（ａｎａｌｏｇ ｉｎ）、デジタルイン（ｄｉｇｉｔａｌ ｉｎ）、又はデジタルアウト（ｄｉｇｉｔａｌ ｏｕｔ）のピンとしてセットアップされてもよい。特に、該ＧＰＩＯ１ピンは又エイチデーエルシーフレーミング（ＨＤＬＣ ｆｒａｍｉｎｇ）用エンドオブフレームピン（ｅｎｄ ｏｆ ｆｒａｍｅ ｐｉｎ）のＥＯＦＲとして機能してもよい。該ＧＰＩＯ２ピンはアナログインのピンＡＩＮを提供してもよい。該ＧＰＩＯ３ピンはコマンド又はデータモードを制御するためのエスケープピンＥＳＣとして機能してもよい。そして該ＧＰＩＯ４ピンは侵入（ｉｎｔｒｕｓｉｏｎ）イベントの様なイベントを合図するための警告ピンＡＬＥＲＴとして機能してもよい。該システム側ライン分離アイシー１００のプログラミングと制御は該直列インターフエースを通して適当なコマンドを送ることにより達成されてもよい。例えば、コマンドは、該システム側ライン分離アイシー１００内の内部レジスターにロードする外部集積回路により送られてもよく、該コマンドは該システム側ライン分離アイシー１００の動作と機能を制御する。
【００１７】
ライン側ライン分離アイシー１０２は、分離インターフエース１６６，リング検出（ｒｉｎｇ ｄｅｔｅｃｔ）及びオフフック（ｏｆｆ−ｈｏｏｋ）回路１７０、そしてハイブリッド及び直流成端回路のみならずＡ−Ｄ変換器（エイデーシー）及びＤ−Ａ変換器回路（デーエイシー）も含む回路１６８を有する。該ライン側ライン分離アイシー用ピンは、受信入力ピンＲＸ、該直流成端回路用時定数を設定するフイルターピンＦＩＬＴ及びＦＩＬＴ２、高精度基準電流を提供するため外部抵抗器に接続する基準ピンＲＥＦ、電話ライン用直流成端と電圧モニター用入力を提供する直流成端ピンＤＣＴ、外部キャパシターに接続し内部電源用バイパスを提供する電圧調整ピンＶＲＥＧ及びＶＲＥＧ２、実数及び複素数交流成端を提供する外部抵抗器ピンＲＥＸＴ及びＲＥＸＴ２、該バリア１０４を跨いでリング及びコーラーアイデー（ｃａｌｌｅｒ ＩＤ）信号を提供するためにキャパシターを通して”チップ（ｔｉｐ）”及び”リング（ｒｉｎｇ）”へ接続するリングピンＲＮＧ１及びＲＮＧ２、そして外部バイポーラーフックスイッチトランシジスター（ｅｘｔｅｒｎａｌ ｂｉｐｏｌａｒ ｈｏｏｋ−ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒｓ）へ接続するトランジスタ接続ピンＱＢ，ＱＥそしてＱＥ２を含んでいる。
【００１８】
上記でピン信号に付加されたアンダースコア添字（ｕｄｅｒｓｃｏｒｅ ｓｕｆｆｉｘ）”＿”はアクチブ時ロー（ａｃｔｉｖｅ ｌｏｗ）である信号を示すことを注意しておく。該システム側ライン分離アイシー１００と該ライン側ライン分離アイシー１０２の外部ピンについてのアクチブハイ又はアクチブローの指示はもし望まれれば変更されてもよい設計上の選択であることを注意しておく。
【００１９】
図２Ａは本発明による分離システム（ｉｓｏｌａｔｉｏｎ ｓｙｓｔｅｍ）１５０の該システム側ライン分離アイシー１００部分に接続された外部装置の例示的ブロック図２００である。特に、図２Ａは該システム側ライン分離アイシー１００に接続された外部マイクロコントローラー２０２を示す。該分離バリア１０４へのインターフエース１０８は該システム側ライン分離アイシー１００に接続され、そして外部通信インターフエース２０４は該マイクロコントローラー２０２に接続される。又図２Ａには、受信ピンＲＸＤ接続２０６、送信ピンＴＸＤ接続２０８、クリアツーセンドピンＣＴＳ＿接続２１２、そしてエスケープピンＥＳＣ接続２１０が示される。加えて、該システム側ライン分離アイシー１００に接続されたアナログインＡＩＮ接続２１６とアナログアウトＡＯＵＴ接続２１４がある。該マイクロコントローラー及び／又は該システム側ライン分離アイシーは適当な駆動回路を通して他の通信ライン又はバス、例えば、アールエス２３２（ＲＳ−２３２）バスへ接続されてもよいことを注意しておく。
【００２０】
エスケープピンＥＳＣ２１０は該システム側ライン分離アイシー１００をコマンド（ｃｏｍｍａｎｄ）モードに置くか、データ（ｄａｔａ）モードに置くかの急速な制御を見越している。このエスケープピンＥＳＣは該システム側ライン分離に入って来る信号をデータとしてかコマンドとしてか何れとして解釈するかを教える技術を提供する。例えば、もし該マイクロコントローラー２０２が該ＥＳＣピンにハイ（ｈｉｇｈ）の論理レベルを印加すれば、該システム側ライン分離アイシー１００内のモデム回路は該入って来る情報がコマンドであることを知る。逆に、もし該マイクロコントローラー２０２が該ＥＳＣピンにロー（ｌｏｗ）の論理レベルを印加すれば、該システム側ライン分離アイシー１００内の該モデム回路は該入って来る情報がデータであることを知る。これらのハイ及びローの論理レベルは望むならば逆にすることも出来る。
【００２１】
代わりに、もし該ユーエイアールテー（ＵＡＲＴ）が９ビットワードフオーマットで動作しているならば、該システム側ライン分離アイシー１００により受信された９ビットシーケンスの１ビットはデータモード又はコマンドモードを識別するため使用されてもよい。例えば、標準的モデム制御は直列データ流れ通信（ｓｅｒｉａｌ ｄａｔａ ｓｔｒｅａｍ ｃｏｍｍｕｎｉｃａｔｉｏｎ）用に８ビットワードフオーマットを使用してもよい。もし該デーエスピー（ＤＳＰ）１５４の１部である該モデムデータポンプが８ビットで動作するよう設定されており、該ユーエイアールテー１５６が９ビットで動作するよう設定されているならば、該ユーエイアールテー１５６に印加される該特別ビット（ｅｘｔｒａ ｂｉｔ）は該データ入力がデータとしてか又はコマンドとしてかどちらで取り扱われるべきかを識別するため使用されてもよい。例えば、もし該特別ビットがローの論理レベルであるならば、該システム側ライン分離アイシー１００内の該モデム回路は該入って来る情報がコマンドであることを知る。逆に、もし該特別ビットがハイの論理レベルであるならば、該システム側ライン分離アイシー１００内の該モデム回路は該入って来る情報がデータであることを知る。これらのハイ及びローのレベルは、望まれるなら、逆転され得ることを注意しておく。
【００２２】
この９ビット制御タイミングについての実施例は該受信ＲＸＤライン２５４上の情報用として図２Ｂに関連して示される。このタイミングは図２Ｂの実施例用ではローの論理レベルであるスタートビット２５６と、図２Ｂの実施例用でハイの論理レベルであるストップビット２５３とを有する。該スタートビット２５６と該ストップビット２５３用の論理レベルは望むように選択されてもよい。図２Ｂに示す様に、該シーケンスの第９ビットはコマンド又はデータモードを識別するために制御フラグビット（ｃｏｎｔｒｏｌ ｆｌａｇ ｂｉｔ）（Ｆ）２５２として使用され、コマンドモードは論理”１”であり、かつデータモードは論理”０”であるか、又はその逆である。該他の８ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，そしてＤ７）はデータ又はコマンド情報２５０である。かくして、外部マイクロコントローラー２０２は、該第９ビットが如何に設定されているかに依り、各セットの８ビットの直列データをコマンドデータか又はモデムデータとして識別する。この情報は、例えば、８ビットデータモードを使う８０５１マイクロコントローラーの様な、マイクロコントローラーにより、該ＲＸＤピン２０６又は該ＴＸＤピン２０８を通して送られる。該制御フラグビットは、望むならば、該シーケンス内の他のビットの１つであってもよいことを注意しておく。望むならばＭビットワードのＮビットが制御ビットとして使われ、ＭビットワードのＭ−Ｎビットがデータビットとして使われるようにデータビットの数と制御ビットの数とが選択されてもよいことも注意しておく。
【００２３】
本発明のモデム及びライン分離の組合せシステムでは、入って来るデータは該分離バリア１０４のライン側の該ライン側ライン分離アイシー１０２内でデジタル化される。このデジタルデータは次いで該分離バリア１０４を跨いで該システム側ライン分離アイシー１００へ送られる。翻って、外部装置から来るデータは該システム側ライン分離アイシー１００により処理されデジタル情報として該分離バリア１０４を跨いで送られる。それは次いで該ライン側ライン分離アイシー１０２によりアナログ信号に変換される。該システム側ライン分離アイシー１００内で提供される主にデジタル処理を用いた音声モード応用（ｖｏｉｃｅ ｍｏｄｅ ａｐｐｌｉｃａｔｉｏｎ）を考慮するために、本発明は該システム側ライン分離アイシー１００内にオーデイオコーデック（ａｕｄｉｏ ＣＯＤＥＣ）１５２を有する。このアーキテクチャを用いて、本発明は、ユーザーがモデム動作モード又は音声動作モードのどちらでも選択するように、モデム機能を音声バンド機能（ｖｏｉｃｅ ｂａｎｄ ｆｕｎｃｔｉｏｎａｌｉｔｙ）と組み合わせる単一チップ解（ｓｉｎｇｌｅ ｃｈｉｐ ｓｏｌｕｔｉｏｎ）を提供する。
【００２４】
図３Ａは本発明によるモデム及びライン分離の組合せシステム１５０のシステム側ライン分離アイシー１００の実施例のブロック図である。コントローラー１５１はインターフエース１０６を通して情報を受発信する。該制御器１５１はインターフエース３１４を通してデジタルシグナルプロセサー（デーエスピー）１５４と通信する。該分離インターフエース１６４はインターフエース１０８を通り該分離バリア１０４を跨ぐ通信を制御する。アナログインＡＩＮ接続２１６とアナログアウトＡＯＵＴ接続２１４はそれぞれＡ−Ｄ変換器（エイデーシー）３１２とＤ−Ａ変換器（デーエイシー）３１０と接続する。該エイデーシー３１２と該デーエイシー３１０は該オーデイオコーデック１５２の１部である。更に、該デーエスピー回路１５４は、該システム側ライン分離アイシー１００がデーテーエムエフトーン（ＤＴＭＦ ｔｏｎｅ）発生機能とデーテーエムエフトーン検出機能を提供するようにデーテーエムエフ｛多周波ジュアルトーン（ｄｕａｌ−ｔｏｎｅ ｍｕｌｔｉ−ｆｒｅｑｕｅｎｃｙ）｝デコーデイング及びトーン発生を提供するため使用される。該示された実施例では、例えば、デーテーエムエフトーンはインターフエース１０８を通して該通信ライン１１２から又は該アナログインＡＩＮ接続２１６から受信される。デーテーエムエフトーンはインターフエース１０８を通して該通信ライン１１２へ又は該アナログアウトＡＯＵＴ接続２１４へ送信される。
【００２５】
パス制御回路３０６はユーザーにプログラムされる制御信号３３０により制御される。該デーエスピー１５４はインターフエース３１６を通して該パス制御回路３０６と通信する。該デーエイシー３１０と該エイデーシー３１２はインターフエース３２０を通して該パス制御回路３０６と通信する。分離インターフエース１６４はインターフエース３１８を通して該パス制御回路３０６と通信する。該パス制御回路３０６は、例えば、該望ましいデータ流れが達成されるように該制御信号３３０により制御される複数のスイッチであってもよい。該制御信号３３０は、例えば、複数のスイッチの各々が”オン（ｏｎ）”又は”オフ（ｏｆｆ）”であるかどうかを決定するプログラム可能な制御レジスターにより提供される多数ビット信号であってもよい。このプログラム可能な制御レジスターは、望ましい制御信号で該制御レジスターにロードするために該直列インターフエースを通してコマンドを送ることによりロードされてもよい。
【００２６】
該パス制御回路３０６を制御することにより、該システム側ライン分離アイシー１００内のデータ流れは望む様に制御される。例えば、インターフエース１０６からのデータ流れは、アナログアウトＡＯＵＴ接続２１４を通して直接出力されるか、該分離インターフエース１６４を通して該ライン側ライン分離アイシー１０２へ出力されるか、又は該デーエスピー１５４から該インターフエース１６４へ戻るよう出力される。アナログインＡＩＮ接続２１６からのデータは該アナログアウトＡＯＵＴ接続２１４を通って戻るよう出力されるか、該分離インターフエース１６４を通って該ライン側ライン分離アイシー１０２へ出力されるか、そして該デーエスピー１５４を通って該インターフエース１０６へ出力されるかしてもよい。該インターフエース１０８を跨ぐ該ライン側ライン分離アイシー１０２からのデータは該デーエスピー１５４を通り該インターフエース１０６へ出力されるか、又は該アナログアウトＡＯＵＴ接続２１４を通って出力されてもよい。
【００２７】
図３Ｂ−３Ｅは図３Ａの該パス制御回路３０６を通して選択されるデータ流れと処理パスについての実施例のブロック図である。望むならば、他のデータ流れと処理パスが提供され得ることを注意しておく。
【００２８】
図３Ｂはデータモード動作が望まれている実施例３５０のブロック図である。該デーエスピー回路１５４の出力３１６Ａと入力３１６Ｂは該分離インターフエース１６４と接続され、そして又該デーエイシー３１０への入力３２０Ｂを提供するよう組み合わされる。該アナログアウトＡＯＵＴ２１４は、従って、該デーエスピー入力信号３１６Ｂとデーエスピー出力信号３１６Ａの組合せである。この混合和は外部スピーカーを通してコールプログレスモニタリング（ｃａｌｌ ｐｒｏｇｒｅｓｓ ｍｏｎｉｔｏｒｉｎｇ）用に使用されてもよい。加えて、該デーエスピー入力及び出力信号３１６Ａ及び３１６Ｂの相対レベルは該インターフエース１０６を通してプログラムされてもよい。
【００２９】
図３Ｃは音声モード動作（ｖｏｉｃｅ ｍｏｄｅ ｏｐｅｒａｔｉｏｎ）が望まれる実施例３５２のブロック図である。該デーエスピー回路１５４への入力３１６Ｂは該分離インターフエース１６４に接続される。該デーエスピー回路３１６Ａの出力３１６Ａは該デーエイシー３１０への入力３２０Ｂを提供するためデーエスピー入力３１６Ｂと組み合わされる。従ってアナログアウトＡＯＵＴ２１４は該デーエスピー入力信号３１６Ｂと該デーエスピー出力信号３１６Ａの組合せである。エイデーシー３１２は該アナログインＡＩＮ２１６を取り該分離インターフエース３１６Ｃ用にデジタル信号３２０Ａを提供する。パス制御回路３０６用のこの構成では、該アナログアウトＡＯＵＴ２１４は音声出力を提供し、そして該アナログインＡＩＮ２１６は音声入力を提供する。加えて、もし図４の該モデムプロセサー４０４がピーシーエムデータモード（ＰＣＭ ｄａｔａ ｍｏｄｅ）用にバイパスされつつないならば、該デーエスピー回路１５４はこれらの信号を処理する。
【００３０】
図３Ｃの動作実施例のこの音声モード用には、音声情報は該アナログインＡＩＮ接続２１６を通して受信され、該エイデーシー３１０により処理されそして該分離バリア１０４を跨いで送信される。図５へ目を向けると、該デーエイシー５０４は該通信ラインインターフエース１１２への送信用に、エイデーシー３１２により作られた該デジタル音声情報を変換してもよい。又、音声モードでは、該通信ラインインターフエース１１２から入って来る音声信号はエイデーシー５０６によりデジタル情報に変換され、該分離バリア１０４を跨いで送信されてもよい。該デーエイシー３１０は次いでこのデジタル音声情報をアナログ音声情報に戻るよう変換してそれを該アナログアウトＡＯＵＴ接続２１４を通して出力してもよい。
【００３１】
図３Ｄはテストモード動作が望まれる実施例３５４のブロック図である。パス制御回路３０６用のこの構成では、該デーエスピー出力信号３１６Ａと該デーエスピー入力信号３１６Ｂとは一緒に接続される。これらの接続は該デーエスピー回路が外部インターフエース１０６を通してより容易にテストされることを可能にする。同様に、該エイデーシー３１２の出力３２０Ａと該デーエイシー３１０の入力３２０Ｂとが一緒に接続される。これらの接続は該音声コーデック１５２がより容易にテストされることを可能にする。
【００３２】
図３Ｅは動作のコーデックモードが望まれる実施例３５６のブロック図である。該デーエスピー出力信号３１６Ａは該分離インターフエース１６４と、該デーエイシー３１０への入力３２０Ｂと、に接続される。従って、アナログアウトＡＯＵＴ２１４は該デーエスピー出力信号３１６Ａに基づく。該エイデーシー３１２は該アナログインＡＩＮ２１６を変換し、信号３２０Ａを該デーエスピー入力信号３１６Ｂとして提供する。この動作モードは、例えば、音声プロンプテイング（ｖｏｉｃｅ ｐｒｏｍｐｔｉｎｇ）とスピーカーフオン（ｓｐｅａｋｅｒ ｐｈｏｎｅ）に有用であり、外部インターフエース１０６を通してアクセスされる単独音声コーデックの特徴（ｓｔａｎｄ−ａｌｏｎｅ ｖｏｉｃｅ ＣＯＤＥＣ ｆｅａｔｕｒｅ）を提供する。かくして、オンチップ音声コーデック（ｏｎ−ｃｈｉｐ ｖｏｉｃｅ ＣＯＤＥＣ）１５２はオプション的アナログ入力と出力とを該チップへ提供する。該デーエイシー３１０は該アナログアウトＡＯＵＴピン２１４に接続されているが、アナログインＡＩＮピンは汎用入／出力ピンＧＰＩＯ１−４の中から選択されてもよいことを注意しておく。該コーデック１５２も又アナログ音声情報が該分離バリア１０４を跨いで該ライン側ライン分離アイシー１０２にそして次いで電話ラインに送信されることを可能にする。
【００３３】
要するに、プログラム可能なパス制御回路３０６は、望まれる様に、外部装置が該システム側ライン分離アイシー１００を通しての該データ処理とデータ流れとを決定する能力を提供する。
【００３４】
図４Ａは、パルスコード変調（ｐｕｌｓｅ−ｃｏｄｅ−ｍｏｄｕｌａｔｅｄ）｛ピーシーエム（ＰＣＭ）｝されたデータの様な生データ（ｒａｗ ｄａｔａ）をシステム側ライン分離アイシー１００へそして該アイシーから送信するため使用される通信タイミングシーケンスの線図である。該ライン４７８は該情報が送信又は受信される受信ＲＸＤ又は送信ＴＸＤピンを表す。このタイミングは図４Ａの実施例についてはローの論理レベルであるスタートビット４７１と４７７と、図４Ａの実施例についてはハイの論理レベルであるストップビット４７５と４７９を含む。該スタートビット４７１，４７７と該ストップビット４７５，４７９用の該論理レベルは望む様に選択されてよい。ピーシーエムデータは電話ライン上の音声情報を表すために使用されてもよいことを注意しておく。
【００３５】
示される実施例では、該生のピーシーエムデータは１４ビットデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２，そしてＤ１３）であるよう設計された。この１４ビットデータはピーシーエムデータビット（Ｄ７−Ｄ１３）４７４とピーシーエムデータビット（Ｄ０−Ｄ６）４７６により表される。これら２セットの７ビットデータは２つの８ビットワードで該デーエスピー回路１５４Ａと１５４Ｂへそしてそれから送信される。各８ビットワードの第１ビット４７０と４７２はハイ／ローバイトフラグ（ｈｉｇｈ／ｌｏｗ ｂｙｔｅ ｆｌａｇｓ）である。かくして図４Ａに示される例では、該ローバイトは該第１の８ビットワードの第１ビット４７０に於いて論理”０”により示される。該ハイバイトは該第２の８ビットワードの第１ビット４７２に於いて論理”１”により示される。これらの論理レベルはもし望むならば論理”１”が該ローバイトにより表され、論理”０”が該ハイバイトにより表されるように逆にされ得ることを注意しておく。加えて、もし望むならば、該ハイのデータワード４７４と該ローのデータワード４７６がスイッチされてもよい。
【００３６】
該１４ビットのピーシーエムのデータサンプルサイズも望む様に修正されてもよい設計の特徴であることを注意しておく。該データビット数に加えて、データワードの数と該フラグビットの数も望む様に調節されてもよい。例えば、２つより多いデータワードが使用されるならば、該データが解釈されるべき順序を識別するために複数のフラグが各データワード用に使用されてもよい。更に、もし該データワードの順序を外部装置が負うよう設計されたならば該フラグビットは除かれ得る。同様に、もし望むならば該スタート及びストップビットは除かれ得る。なお更に、該ピーシーエムデータが多数のワードに分けられ、次いで同時に複数の直列の入／出力ピンを通して送信され得るように複数の直列入力ピン又は複数の直列出力ピンが使用され得る。例えば、１４ビットピーシーエムデータについて、７ビットピーシーエムデータワードが第１の直列入／出力ピンを通して送信又は受信され、同時に第２の７ビットピーシーエムデータワードが第２の直列入／出力ピンを通して送信又は受信される。従って、使用されるピン数を含めて、該データ転送プロトコルは本発明を離れることなく望む様に修正されてもよいことが認識される。
【００３７】
この技術を使用して、例えば、非同期インターフエースが生のピーシーエム音声データを送信及び受信するため使用される。このピーシーエム音声データを９．６ｋＨｚのサンプルレートと１６ビットのサンプル用に提供するためには、外部装置２０２と該システム側ライン分離アイシー１００の間のインターフエース１０６を通して１９２ｋＨｚ以上のボーレート（ｂａｕｄ ｒａｔｅ）を要する。
【００３８】
生のデータモードに入るために、モデムプロセサー４０４により提供されるモデム処理がバイパスされるように該システム側ライン分離アイシー１００はコマンドを与えられる。かくして、生データが該インターフエース１０６を通して送信され、受信される。該システム側ライン分離アイシー１００から該外部マイクロコントローラー２０２への生データデータ送信用に、該外部マイクロコントローラー２０２は制御信号の必要なしに該データを取り扱う速度を有すると仮定されてもよい。該外部マイクロコントローラー２０２から該システム側ライン分離アイシー１００への生データのデータ送信用として、何時該システム側ライン分離アイシー１００が更にデータを求める用意が出来たかを該外部マイクロコントローラーに教えるため、該クリアツーセンドＣＴＳ＿ピン２１２が使用されてもよい。該ピーシーエムデータ転送用に使用される該プロトコルは望む様に設計され動作させられてもよいことを注意しておく。
【００３９】
ピーシーエムデータの様な生データの送信の技術を提供することにより、本発明は音声の特徴を埋め込まれたモデム用の有利で簡単なインターフエースを達成している。
【００４０】
図４Ｂ及び４Ｃは、もし望むならば、モデムプロセサー４０４をバイパスするための、それぞれデーエスピー回路１５４Ａ及び１５４Ｂのブロック図を描いている。
【００４１】
図４Ｂは、本発明に依るモデム及びライン分離の組合せシステム１５０の該システム側ライン分離アイシー１００用の受信パスデーエスピー回路１５４Ａのブロック図である。デーエスピー回路１５４Ａはデジタルデシメーションフイルター（ｄｉｇｉｔａｌ ｄｅｃｉｍａｔｉｏｎ ｆｉｌｔｅｒ）４０２，モデムプロセサー４０４、そしてマルチプレキサー４０６を有する。受信パスデーエスピー回路１５４Ａに入るデータ３１６はＡ−Ｄ変換器、例えばエイデーシー３１２又はエイデーシー５０６からでデジタルパルス密度変調データフオーマットになっている。該デジタルデシメーションフイルター４０２はこのデジタルパルス密度変調データを、例えば、パルスコード変調（ピーシーエム）データ４１０に変換する。該モデムプロセサー４０４はモデムデータ４１４を作るためにこのピーシーエムデータを処理する。該エムユーエックス（ＭＵＸ）４０６に印加されたプログラム可能な制御信号４１２に依り、該デーエスピー１５４Ａからの出力データ３１４は生のデジタルピーシーエムデータ（ｒａｗ ｄｉｇｉｔａｌ ＰＣＭ ｄａｔａ）４１０であるか又は処理されたモデムデータ４１４か何れかである。
【００４２】
図４Ｃは、本発明に依る該モデム及びライン分離システムの該システム側ライン分離アイシー１００の送信デーエスピーパス回路１５４Ｂのブロック図である。デーエスピー回路１５４Ｂは内挿フイルター（ｉｎｔｅｒｐｏｌａｔｉｏｎ ｆｉｌｔｅｒ）４５０、デジタル変調器４５２、モデムプロセサー４０４、そしてマルチプレキサー４５４を有する。該送信パスデーエスピー回路１５４Ｂに入るデータ３１４は、ピーシーエムデータの様な、生のデータか、又は該通信インターフエース１０６を通して提供されるモデムデータか何れかである。もしデータ３１４がモデムデータであれば、該モデムプロセサー４０４がこのモデムデータをモデムピーシーエムデータ（ｍｏｄｅｍ ＰＣＭ ｄａｔａ）４５７に変換する。該エムユーエックス４５４に印加されるプログラム可能な制御信号４５６に依り、データ４５８は生のピーシーエムデータ３１４か又は処理されたモデムピーシーエムデータ４５７か何れかである。ピーシーエムデータ４５８は次いで、デジタルパルス密度変調されたフオーマット（ｄｉｇｉｔａｌ ｐｕｌｓｅ ｄｅｎｓｉｔｙ ｍｏｄｕｌａｔｅｄ ｆｏｒｍａｔ）になっているデータ３１６を作るために内挿フイルター４５０とデジタル変調器４５２により処理される。このパルス密度変調されたデータ３１６は、例えば、デーエイシー３１０又はデーエイシー５０４を通して出力される。
【００４３】
図５は本発明に依る、モデム及びライン分離の組合せシステムのライン側ライン分離アイシー１０２の実施例のブロック図である。該ライン側ライン分離アイシー１０２は分離インターフエース１６６，デーエイシー５０４、エイデーシー５０６そしてラインインターフエース回路１０４を有する。該分離インターフエースは該分離バリア１０４を跨ぎインターフエース１１０を通してデータを受信し、送信する。該インターフエース回路５０８は該インターフエース１１２を跨いで該通信ラインへデータを送信し、受信する。該デーエイシー５０４はデジタルパルス密度変調データ５１０をアナログデータ５１６に変換する。該エイデーシー５０６はアナログデータ５１４をデジタルパルス密度変調データ５１２に変換する。
【００４４】
上記で図１Ａ及び１Ｂを参照して説明した様に、該外部インターフエース１０６は非同期直列インターフエース（ａｓｙｎｃｈｒｏｎｏｕｓ ｓｅｒｉａｌ ｉｎｔｅｒｆａｃｅ）でもよい。かくして、該システム側ライン分離アイシー１００の該ユーエイアールテー１５６は非同期直列受信器送信器（ａｓｙｎｃｈｒｏｎｏｕｓ ｓｅｒｉａｌ ｒｅｃｅｉｖｅｒ ｔｒａｎｓｍｉｔｔｅｒ）であってもよい。しかしながら例え該ユーエイアールテーが非同期直列受信器送信器であっても、ここに開示した技術に依り、同期モデム送信プロトコルが該ユーエイアールテー１５６を通して実施される。例えば、１つのこの様な種類の同期モデム送信プロトコルはエイチデーエルシー（ＨＤＬＣ）｛ハイレベルデータリンク制御（ｈｉｇｈ−ｌｅｖｅｌ ｄａｔａ ｌｉｎｋ ｃｏｎｔｒｏｌ）｝プロトコルである。該エイチデーエルシープロトコルでは、データと制御情報がフレーム化され（ｆｒａｍｅｄ）、同期直列又は並列外部インターフエースを跨いで送信されるのが典型的である。かくして典型的な従来技術の取り組みでは、同期直列又は並列外部インターフエース上に提供される情報は、モデムデーエスピーのマイクロコントローラー内に含まれるエイチデーエルシーフレーム化回路（ＨＤＬＣ ｆｒａｍｉｎｇ ｃｉｒｃｕｉｔｒｙ）へ同期方式で提供される。
【００４５】
ここで開示された技術に依ると、エイチデーエルシープロトコルのデータ及び制御情報は、例え該ユーエイアールテー１５６が非同期直列受信器送信器であっても該ユーエイアールテー１５６を通って該ＴＸＤ及びＲＸＤピンに提示される。かくして、直列モデムプロトコルの送信及び受信の両データ転送が非同期直列インターフエースを通して実施される。該エイチデーエルシーフレーム化は、図１Ｂで示す様に該ユーエイアールテー１５６に接続された該マイクロコントローラー１５１内で行われる。
【００４６】
該エイチデーエルシープロトコル（又は他の同期プロトコル）は、コマンドモード中に該直列インターフエースを通して送られるコマンドの使用を通して該システム側ライン分離アイシーのレジスター内に適当なフラグを設定することにより選択される。外部マイクロコントローラー又は他の外部インターフエース回路（図２Ａのマイクロコントローラー２０２の様な）が上記説明の該８ビットワードか又は９ビットワードの何れかのフオーマットを使って今該ユーエイアールテーを跨いでデータを送信／受信してもよい。次いで該システム側ライン分離アイシー１００はデータの該エイチデーエルシーフオーマットへのフレーム化を始める。該外部マイクロコントローラー２０２から何等データが入手可能でない時は、該エイチデーエルシーフラグパターンが該通信ライン１１２へ繰り返し送られる。データが入手可能な時は、該システム側ライン分離アイシー１００は該フレーム全体を通してシーアールシー｛巡回冗長検査（ｃｙｃｌｅ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋｉｎｇ）｝コードを計算し、該データは該エイチデーエルシープロトコルに依って送信される。該エイチデーエルシーモード｛又は他の同期プロトコル（複数）｝にある時、該ＲＸＤピンを通して該ユーエイアールテーへ送られた情報用のデータ流れ制御は、該クリアツーセンドピンＣＴＳが何時該システム側ライン分離アイシー１００が情報を受け入れる用意が出来たかを示す普通の非同期流れ制御と、同様な仕方で送られる。図６Ａは該エイチデーエルシーモード中に該ＲＸＤピンへのデータ転送を示すタイミング線図である。図６Ａに示す様に、外部インターフエース回路は時刻６０２で始まるフレームＮと時刻６０４でのフレームＮ＋１とを提供する。両時刻６０２及び６０４で、該ＣＴＳ＿ラインは該システム側ライン分離アイシー１００が情報を受け入れる用意が出来たことを示すためにローである。該システム側ライン分離アイシーが追加的情報（時刻６０８の様な）を受け入れる用意が出来たが該ＲＸＤピンを通して該ユーエイアールテーにより何のワードも受信されない時は、該システム側ライン分離アイシーはこれをエンドオブフレーム（ｅｎｄ ｏｆ ｆｒａｍｅ）と認識し、該ＣＴＳ＿信号を変更し、そして該シーアールシーコードを計算し／送信する。かくして該システム側ライン分離アイシーは、或る時間間隔中何のフレームデータも受信されないことに基づいて、エンドオブフレームイベント（ｅｎｄ ｏｆ ｆｒａｍｅ ｅｖｅｎｔ）を決定する。図６Ａに示す様に、エンドオブフレームは時刻６０９で検出されてもよい。次いで該エンドオブフレームが決定された後エイチデーエルシーシーアールシー情報（ＨＤＬＣ ＣＲＣ ｉｎｆｏｒｍａｔｉｏｎ）が該システム側ライン分離アイシー１００から該通信ライン１１２へ送られる。該ＣＴＳ＿信号は時刻６１０に再び変化して、該システム側ライン分離アイシー１００が該ＲＸＤピン上でデータを受け入れる用意が出来たことを再び示す。
【００４７】
該非同期直列ＴＸＤピンから該外部インターフエース回路（マイクロコントローラー２０２の様な）へエイチデーエルシーデータ（又は他の同期プロトコルでのデータ）を送信する時、エンドオブフレーム情報（ｅｎｄ ｏｆ ｆｒａｍｅ ｉｎｆｏｒｍａｔｉｏｎ）は種々の仕方で該外部インターフエース回路に示されてもよい。１つの取り組みでは、汎用制御ピンがエンドオブフレーム｛イーオーエフアール（ＥＯＦＲ）｝指示部（ｉｎｄｉｃａｔｏｒ）として使用される。例えば、図１Ｂに示す様に、該エイチデーエルシーモードにある時ＧＰＩＯ１ピンがイーオーエフアール指示部として使用されてもよい。かくして、外部インターフエース回路は、何時エイチデーエルシーのエンドオブフレームが起こったかを決定するために該ＧＰＩＯ１ピンをモニターしてもよい。もう１つの取り組みでは、８データビットが９ビットワードフオーマットで使用される時、第９制御ビットがイーオーエフアールイベント（ＥＯＦＲ ｅｖｅｎｔ）を示すため使用されてもよい。該第９ビットはエスケープ機能を参照して上記で説明されたと同じビットであってもよい。かくして、該ＲＸＤピン上でデータを受信する時、該第９ビットは該エスケープ機能を示しそして該ＴＸＤピン上でデータ（エイチデーエルシー又は他の同期プロトコルで）を送信する時該第９ビットはイーオーエフアールイベントを指示してもよい。
【００４８】
かくして、外部インターフエース回路へ同期タイミング情報を提供することにより、同期情報は該非同期直列ユーエイアールテーへ又は該非同期直列ユーエイアールテーから該非同期インターフエースへ送信される。このタイミング情報を提供するための例示的取り組みは別のピンの使用又は該データワードと組み合わされた追加ビットの使用を含んでいる。例えば、データが該ＲＸＤピンに送信されつつある時は該ＣＴＳピンがタイミング情報を示し、データが該ＴＸＤピンから送信されつつある時は該ＧＰＩＯ１ピンがタイミング情報を示し、或いはデータが該ＴＸＤピンから送信されつつある時はｎビットワードフオーマットの指定されたビット（ｄｅｓｉｇｎａｔｅｄ ｂｉｔ）がタイミング情報を示してもよい。該タイミング情報を提供する該例示的取り組みは限定することを意味せず、他の取り組みが使用されてもよい。
【００４９】
該ＴＸＤピン上で送信されるべきエイチデーエルシー情報を該ラインから受信するために該システム側ライン分離アイシー１００が（分離バリア１０４とライン側ライン分離アイシー１０２とを通して）通信ライン１１２に接続される時、該システム側ライン分離アイシー１００は該エイチデーエルシーフラグデータ（ＨＤＬＣ ｆｌａｇ ｄａｔａ）を検出する。フラグデータが何等検出されない時、該シーアールシー計算が始まり、データが該ユーエイアールテーから該ＴＸＤピンへ送られる。該ＴＸＤピン上でデータを送信するためのタイミング線図が図６Ｂで示される。該システム側ライン分離アイシー１００が該通信ライン１１２から受信し該ＴＸＤピン上で送信されるべきデータが図６Ｂで時刻６２０で示される。該通信ライン１１２から該システム側ライン分離アイシー１００により該ストップフラグが受信された時、図６Ｂで示す様に２つのシーアールシーバイトが該ＴＸＤピン上で送信される。次いでエンドオブフレームイベントを示すために、該ＥＯＦＲピン又は該９ビットワードフオーマットのビット９（又は他の指定されたビット）が時刻６２２で示す様にハイの状態へ変化してもよい。該ＥＯＦＲピン又はビット９はハイである間、フレーム結果ワード（ｆｒａｍｅ ｒｅｓｕｌｔ ｗｏｒｄ）の様な制御ワードが時刻６２４で示す様に送信されてもよい。該フレーム結果ワードは正しいシーアールシーを有する完成エイチデーエルシーフレームの発生、シーアールシーエラーを有する完成エイチデーエルシーフレームの発生、中断されたエイチデーエルシーフレームの発生、又は何等かの他のフレーム化結果を示してもよい。かくして、データは該ＴＸＤピン上で非同期式に送られそしてもし該ＥＯＦＲピン（又はビット９）がローであれば、該データは有効なフレームデータであり、もし該ＥＯＦＲピン（又はビット９）がハイであれば、該データはフレーム結果データである。
【００５０】
該フレーム結果ワードを該外部インターフエース回路へ送ることは、該エイチデーエルシーフレームの状態（ｓｔａｔｕｓ）を決定するために該外部インターフエース回路が該システム側ライン分離アイシー内のレジスターを読む必要をなくする。加えて、該フレーム結果ワードはエイチデーエルシーストップフラグが検出された後送られ、かくして該フレーム結果ワードは、データが該ＴＸＤピンで送信される必要がない時に該非同期直列インターフエース上で提供されることを注意しておく。
【００５１】
この説明を見た当業者には本発明の更に進んだ変型と代替えの実施例が明らかになる。従って本発明がこれらの例の配備に限定されないことが認識されるべきである。ついては、この説明は、図解用のみとして解釈されるべきであり、そして当業者に当該技術で本発明を実行する仕方を開示する目的用である。ここに示され説明された本発明のフオームは現在の好ましい実施例として取られるべきと理解されるものである。形状、寸法そして部品配置で種々の変更がなされるかも知れない。本発明のこの説明の利点を有した後当業者には全て明らかな様に、例えば、ここに図解され説明されたものは等価な要素により交換されるかも知れず、本発明の或る特徴は他の特徴の使用から独立に利用されてもよい。
【００５２】
付属する図面は本発明の単に例示的実施例を図解しており、従って、その範囲を限定すると考えられるべきでない、何故ならば本発明は他に等しく有効な実施例を認めるからであることを注意しておく。
【図面の簡単な説明】
【図１Ａ】本発明に依るモデム及びライン分離の組合せシステム用の実施例のブロック図である。
【図１Ｂ】本発明による該モデム及びライン分離の組合せシステム用の、例のピンアウト（ｐｉｎ−ｏｕｔ）構成を含む、実施例の詳細なブロック図である。
【図２Ａ】本発明による該ライン分離システムの該システム側ライン分離集積回路に接続する外部装置の例のブロック図である。
【図２Ｂ】該システム側ライン分離集積回路内のモデム回路がコマンドモード又はデータモードにある時制御用に使用されてもよい９ビット通信シーケンスの線図である。
【図３Ａ】本発明に依る該ライン分離システムの該システム側ライン分離集積回路用パス制御回路を有する実施例のブロック図である。
【図３Ｂ−３Ｅ】図３Ａの該パス制御回路を通して選択されてもよいデータ流れ及び処理パス用の例示的実施例のブロック図である。
【図４Ａ】該システム側ライン分離集積回路へ及び該集積回路から生データ送信に使用されてもよい通信シーケンスの線図である。
【図４Ｂ】本発明に依るライン分離システムのシステム側ライン分離集積回路のための受信パスデジタルシグナルプロセサー（デーエスピー）回路用ブロック図である。
【図４Ｃ】本発明に依るライン分離システムのシステム側ライン分離集積回路のための送信パスデーエスピー回路用ブロック図である。
【図５】本発明に依る該ライン分離システムのライン側ライン分離集積回路用の実施例のブロック図である。
【図６Ａ及び６Ｂ】同期モデムプロトコルのデータを送受信するようここで開示された非同期インターフエースを使用するためのタイミング線図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ−２Ｂ】
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【図３Ａ】
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【図３Ｂ−３Ｃ】
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【図３Ｄ−３Ｅ】
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【図４Ａ−４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ−６Ｂ】
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