(57)【特許請求の範囲】
【請求項１】
ドレイン領域である一導電型の半導体基体の一主面に接して設けた同一導電型のソース領域と、
前記主面に接して前記ソース領域を挟み込むように配置した溝と、
前記溝の内部に絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれる固定電位絶縁電極とを有し、
前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料からなり、
前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有し、
前記チャネル領域には前記固定電位絶縁電極の周囲に形成される前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成され、
さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極からの前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記主面ならびに前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型のゲート領域を有する半導体装置において、
前記主面において前記ゲート領域を挟み込むように、前記溝が配置され、
前記ゲート領域に接する部分における前記溝の幅の最小値が、前記チャネル領域に接する部分における前記溝の幅より小さく、
さらに、前記溝の幅は前記ゲート領域に接する部分と前記チャネル領域に接する部分との間で滑らかに変化していることを特徴とする半導体装置。
【請求項２】
前記溝の幅が小さくなり始める箇所が、前記ゲート領域の前記ソース領域側の端部より内側にあることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固定電位絶縁電極（Ｕ字型絶縁電極）を有する電流制御型パワー素子に適用して好適な半導体装置に関する。
【０００２】
【従来の技術】
本発明の背景となる従来技術として、本出願人が出願した特開平６−２５２４０８号公開特許公報を引用する。
【０００３】
図５並びに図６は前記公報から引用した半導体装置の構造を示す図である。図５は基本構造を説明する斜視図、図６は図５の側面Ｃと同じ部分を示す断面図である。なお、図中の番号および部位の名称などは説明をわかりやすくするため、適宜変更して記載する。また、図６は図５に示した基本構造の２単位分を示している。
【０００４】
図中、番号５１はｎ＋型の基板領域、５２はｎ型のドレイン領域、５３はｎ＋型のソース領域、５４はＭＯＳ型電極、５５は絶縁膜である。ＭＯＳ型電極５４は高濃度のｐ＋型ポリシリコンからなる。６１はドレイン電極で、基板領域５１とオーミックコンタクトしている。図６の６３はソース電極で、ソース領域５３と、さらにＭＯＳ型電極５４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極５４はソース電位に固定されている。よって、このＭＯＳ型電極５４と絶縁膜５５を合わせて「固定電位絶縁電極」５６と呼ぶ。この固定電位絶縁電極５６の断面構造は、図５に示すごとく、例えば「Ｕ」の字のように側壁がほぼ垂直な溝６９の中に形成されていて、ストライプ状に形成されている。さらに固定電位絶縁電極５６の間に挟まれたドレイン領域５２をチャネル領域５７と呼ぶ。さらに、絶縁膜５５に接してソース領域５３とは離れたところに、ｐ型のゲート領域５８が存在する。図６中、６８はこのゲート領域５８とオーミックコンタクトする電極で「ゲート電極」と呼ぶ。６０は層間絶縁膜である。また、図６中の「破線」は図５との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極５６の存在を示すものである。
【０００５】
【発明が解決しようとする課題】
図５、図６に示す従来の素子では、ソース領域５３とドレイン領域５２の遮断状態を実現するために、固定電位絶縁電極５６に挟まれたチャネル領域５７の厚み（図５の水平方向の厚み）を狭く形成している。つまり、固定電位絶縁電極５６の周辺のドレイン領域５２には、ＭＯＳ型電極５４から仕事関数差に起因する電界によって空乏層領域が形成されている。この固定電位絶縁電極５６に挟まれたチャネル領域５７の厚みを狭くすることによって、この空乏層領域により、主電流を形成する伝導電子に対するポテンシャル障壁を形成することができるからである。具体的には、固定電位絶縁電極５６に挟まれたチャネル領域５７の厚みは２μｍ以下で形成され、狭ければ狭いほどチャネルの遮断性能が向上する。
【０００６】
このことから、チャネルの遮断性能を向上するために、フォト装置で実現可能な最小パターンサイズでチャネル領域５７の厚みを形成すると、ストライプ状に形成されている固定電位絶縁電極５６間に挟まれた領域に、ゲート領域５８とゲート電極６８とのコンタクトを形成するのは製造上困難になる。したがって、従来の素子では、図６、図５に示すように、固定電位絶縁電極５６はゲート領域５８中で途切れた構造をしており、ゲート領域５８とゲート電極６８とのコンタクト部は、固定電位絶縁電極５６から離れたところに形成している。
【０００７】
さらに、従来の素子では、例えばソース電極６３は接地（０電位に）され、ドレイン電極６１は負荷を介してしかるべき正の電位を与えて使用するため、固定電位絶縁電極５６のソース領域５３側の端部にドレイン電界が集中し、耐圧が低下するのを回避する必要がある。そこで、従来の構造では、ゲート領域５８を不純物濃度を高く、深さを深く形成し、少なくともドレイン電界が固定電位絶縁電極５６の端部にかからないように、該固定電位絶縁電極５６の端部を覆っている。このため、ゲート領域５８は横方向（水平）にも広がり大きくなっており、その分、基本構造のサイズも大きくせざるを得なかった。
【０００８】
つまり、従来の素子構造では、ストライプ状に形成されている固定電位絶縁電極５６の端部にドレイン電界が集中するのを回避するために、ゲート領域５８を深く形成しなければならなかったため、ゲート領域５８の横方向のサイズも大きくなってしまい、基本構造のサイズの縮小に限界があった。
【０００９】
本発明は上記のような課題に着目し、ゲート領域を小さく形成し、基本構造のサイズの縮小による集積度を向上し得る半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求項の範囲に記載する構成をとる。
【００１１】
すなわち、請求項１に記載の発明においては、ドレイン領域である一導電型の半導体基体の一主面に接して設けた同一導電型のソース領域と、前記主面に接して前記ソース領域を挟み込むように配置した溝と、前記溝の内部に絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれる固定電位絶縁電極とを有する。前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料からなる。また、前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有する。また、前記チャネル領域には前記固定電位絶縁電極の周囲に形成される前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成される。さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極からの前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記主面ならびに前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型のゲート領域を有する。このような半導体装置において、前記主面において前記ゲート領域を挟み込むように、前記溝が配置される。また、前記ゲート領域に接する部分における前記溝の幅の最小値が、前記チャネル領域に接する部分における前記溝の幅より小さい。さらに、前記溝の幅は前記ゲート領域に接する部分と前記チャネル領域に接する部分との間で滑らかに変化している構成とする。
【００１２】
また、請求項２に記載の発明においては、前記溝の幅が小さくなり始める箇所が、前記ゲート領域の前記ソース領域側の端部より内側にある構成とする。
【００１３】
このような構成による作用について説明する。
【００１４】
前記固定電位絶縁電極に挟まれた前記チャネル領域の厚みをできる限り狭く形成することにより、前記固定電位絶縁電極から前記ドレイン領域への仕事関数差に起因する電界によって生じる空乏層領域によって、前記ソース領域と前記ドレイン領域間に、主電流を形成する伝導電子に対する高いポテンシャル障壁が形成される。また、前記ゲート領域に接する部分において、前記溝の幅が狭く形成されており、隣り合った前記溝同士に挟まれた前記ゲート領域の厚みが大きいため、前記ゲート領域と外部につながるゲート電極とのコンタクトを、前記固定電位絶縁電極に挟まれた前記ゲート領域に形成している。つまり、前記固定電位絶縁電極は途切れずに、隣り合ったセルの前記固定電位絶縁電極とつながっており、前記溝の幅が滑らかに狭くなっているため、該固定電位絶縁電極の端部が生じない。よって、前記ゲート領域を必要最小限の深さで形成可能であり、前記ゲート領域の横方向の広がりも抑えられるため、基本構造のサイズを小さくすることができる。
【００１５】
また、前記請求項２の本発明では、前記溝の幅が小さくなり始める箇所が、前記ゲート領域の前記ソース領域側の端部より内側にあるので、前記ゲート領域の深さを浅く形成しても素子の遮断状態を良好に維持することができる。
【００１６】
【発明の効果】
以上説明したように、前記請求項１の発明によれば、基本構造のサイズを小さく形成できることから、基本構造の集積度を高められるため、オン抵抗、電流増幅率、スイッチング速度などの素子性能が向上する。また、前記請求項２の発明によれば、ゲート領域の深さを浅く形成しても素子の遮断状態を良好に維持することができる。
【００１７】
【発明の実施の形態】
以下、本発明を実施の形態によって詳細に説明する。
【００１８】
図１〜４は、本発明の実施の形態を示す図である。図１は素子の基本構造を説明する斜視図、図２は図１の前面と同じ部分を示す断面図。図３は図１の上面と同じ部分を示す上面図、図４は図１の側面と同じ部分を示す断面図である。つまり、図３の上面図中のＡ−Ａ切断線に沿って紙面に垂直に切った断面図が図２であり、同様にＢ−Ｂ切断線に沿って切った断面図が図４である。図３と図４は、ともに図１に示した基本構造の２単位分を示している。また、図１と図３においては、説明をわかりやすくするため、表面の電極である金属膜ならびに表面保護膜を除去した様子を描いている。また、本実施の形態では半導体をシリコンとして説明する。
【００１９】
初めに、素子構造について説明する。まず、図１〜図４中において、番号１はｎ＋型の基板領域、２はｎ型のドレイン領域、３はｎ＋型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ＋型ポリシリコンからなる。１１はドレイン電極で、ｎ＋型基板領域１とオーミックコンタクトしている。図２、図４の１３はソース電極で、ｎ＋型ソース領域３と、さらにＭＯＳ型電極４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５を合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６の断面構造は、図２に示すようになっており、例えば「Ｕ」の字のように側壁がほぼ垂直な溝１９の中に形成され、ストライプ状に形成されている。また、図１、２、３中、ソース領域３は絶縁膜５に接しているように描いているが、ソース領域３が固定電位絶縁電極６に挟み込まれるように配置されていれば接していなくてもよい。また、図２において、固定電位絶縁電極６の間に挟まれたドレイン領域２をチャネル領域７と呼ぶ。さらに、図１、３、４に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図４中、１８はこのゲート領域８とオーミックコンタクトする電極で、「ゲート電極」と呼ぶ。なお、１０は層間絶縁膜である。
【００２０】
ここまでは図５、６に示した従来構造と同様である。
【００２１】
さらに本発明では、図１、３、４に示すように、ゲート領域８の溝１９伸長方向の全領域にわたってゲート領域８を挟み込むように、固定電位絶縁電極６が配置されている。つまり、図４に示す基本構造２単位分が左右に鏡像関係で繰り返し形成されると、隣り合った基本構造同士の固定電位絶縁電極６がつながるため、本実施の形態においては、固定電位絶縁電極６の端部が生じない構造となっている。
【００２２】
また、その固定電位絶縁電極６のゲート領域８に接している部分の幅は、図１、３に示すように、チャネル領域７に接している部分の幅より滑らかに狭くなっている。
【００２３】
そして、隣り合った固定電位絶縁電極６同士に挟まれたゲート領域８には、図３、４に示すように、ゲート電極１８と接続するゲートコンタクトホール９が形成されている。
【００２４】
すなわち、本実施の形態の半導体装置は、ドレイン領域２である一導電型（ここではｎ型）の半導体（ここではシリコン）基体の一主面に接して設けた同一導電型（ｎ型）のソース領域３と、前記主面に接してソース領域３を挟み込むように配置した溝１９と、溝１９の内部に絶縁膜５によってドレイン領域２と絶縁され、かつ、ソース領域３と同電位に保たれる固定電位絶縁電極６とを有する。固定電位絶縁電極６は、絶縁膜５を介して隣接するドレイン領域２に空乏領域を形成するような仕事関数の導電性材料からなる。また、ソース領域３に接するドレイン領域２の一部であって、固定電位絶縁電極６によって挟み込まれたチャネル領域７を有する。また、チャネル領域７には固定電位絶縁電極６の周囲に形成される前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成される。さらに、固定電位絶縁電極６を取り囲む絶縁膜５の界面に少数キャリアを導入して反転層を形成し、固定電位絶縁電極６からのドレイン領域２への電界を遮蔽してチャネル領域７に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記主面ならびに絶縁膜５ならびにドレイン領域２に接して、ソース領域３には接しない、反対導電型（ここではｐ型）のゲート領域８を有する。このような半導体装置において、前記主面においてゲート領域８を挟み込むように、溝１９が配置される。また、ゲート領域８に接する部分における溝１９の幅の最小値が、チャネル領域７に接する部分における溝１９の幅より小さい。さらに、溝１９の幅はゲート領域８に接する部分とチャネル領域７に接する部分との間で滑らかに変化している。
【００２５】
また、図１、３に示すように、溝１９の幅が小さくなり始める箇所が、ゲート領域８のソース領域３側の端部より内側にある。
【００２６】
次に、本実施の形態の素子の動作について説明する。
【００２７】
この素子では、例えばソース電極１３は接地（０電位に）され、ドレイン電極１１は負荷を介してしかるべき正の電位を印加して使用する。まず、ゲート電極１８が接地されているとき、素子は遮断状態にある。図２を参照して説明すると、固定電位絶縁電極６の周囲には、ＭＯＳ型電極４のビルトイン電位に伴う空乏層が形成されているが、チャネル領域７内で対向する２つの固定電位絶縁電極６間の距離（以下、これを「チャネル厚みＨ」と呼ぶことにする）が充分狭ければ、チャネル領域７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。例えば、絶縁膜５の厚さを１００ｎｍ以下、チャネル領域７の不純物濃度を１×１０１４ｃｍ−３以下、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソース領域３の伝導電子がチャネル領域７を通ってドレイン領域２側へ移動することを阻む充分なポテンシャル障壁を形成することができ、チャネル厚みＨが狭ければ狭いほど、その遮断性能は向上する。
【００２８】
また、前述のように、図６、５に示した従来の構造においては、ゲート電極６８とゲート領域５８間のコンタクトを形成するために、ゲート領域５８内で固定電位絶縁電極５６に端部が生じてしまうため、固定電位絶縁電極５６の端部にドレイン電界が集中して耐圧が低下しないように、ゲート領域５８を不純物濃度を高く、深く形成する必要があった。それに対して、本実施の形態においては、図１、３、４に示すように、ゲート領域８を境にして隣り合った基本構造同士の固定電位絶縁電極６がつながっている構造をしており、ゲート領域８内に固定電位絶縁電極６の端部が生じない。また、図１、３に示すように、固定電位絶縁電極６のゲート領域８に接している部分の幅が、チャネル領域７に接している部分の幅から滑らかに狭くなっているため、新たな鋭角部も生じない。さらに、溝１９の幅が小さくなり始める箇所が、ゲート領域８のソース領域３側の端部より内側にある。このような構成により、ゲート領域８の深さを浅く形成しても遮断状態を維持することができる。
【００２９】
次に、導通状態であるが、ゲート電極１８の電位、すなわち、ｐ型ゲート領域８の電位を例えば＋０．５Ｖの正電位に印加すると、正孔は上記とは逆にｐ型ゲート領域８から、絶縁膜５の界面へと流れ込んで反転層を形成し、ポテンシャル障壁を作っているＭＯＳ型電極４からチャネル領域７への電気力線を遮蔽し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させる。すなわち、ドレイン領域２とソース領域３は導通状態となる。なお、チャネル領域７の厚みが従来の素子と変わらないため、従来と同様の動作をする。
【００３０】
さらに、ゲート電極１８の電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔は直接ドレイン領域２ならびにチャネル領域７へと注入される。すると、素子耐圧を保つために不純物濃度を薄く、高抵抗に作られていたこれらｎ型の領域は伝導度が高められ、電流は低い抵抗で流れるようになる。
【００３１】
次に、この素子をターンオフさせるために、ゲート電極１８を接地すると、ドレイン領域２内にあった過剰な正孔はｐ型ゲート領域８へと流れ込み、正孔濃度はゲート領域８近傍から順々に減少していく。また、チャネル領域７においては正孔の供給が停止し、正孔密度が低下してくると、高水準注入状態が解かれ、正孔は絶縁膜５界面に反転層を形成する。そして、本実施の形態においては、固定電位絶縁電極６の幅がゲート領域８に接する部分とチャネル領域７に接する部分の間で滑らかに変化しているため、正孔はチャネル領域７からゲート領域８まで滑らかにつながっている反転層中を伝わってｐ型ゲート領域８へと流れ込み、ゲート電極１８に排出される。そして、ついには、チャネル領域７内にあった正孔が枯渇すると、この素子は遮断される。
【００３２】
このように、本実施の形態の基本構造における動作に関しては、従来の素子と同様の動作を行う。しかし、従来の素子においては、図６に示すように、固定電位絶縁電極５６の端部にドレイン電界が集中するのを抑制する必要があったのに対し、本実施の形態においては、図４に示すように、固定電位絶縁電極６に端部が生じない構造となっているため、ゲート領域８を浅く形成することができる。このことから、ゲート領域８の横方向の広がりも抑えることができるため、従来の素子に比べて基本構造のサイズを小さく形成することができる。つまり、基本構造の密度を向上できるので、オン抵抗が低減すると共に、基本構造に流れる電流密度が減少するため、電流増幅率も向上する。また、ターンオフ時には、ドレイン領域２に注入されていた正孔を引き抜く経路が増加するため、スイッチング速度も向上する。
【００３３】
また、本実施の形態における別の効果として、固定電位絶縁電極６が隣り合った基本構造同士が連結しており、端部が生じないことから、固定電位絶縁電極６の製造時に生じる結晶欠陥の発生確率を低減することができる。つまり、製造時には、溝を掘ってから絶縁膜５を形成し、ＭＯＳ型電極４を埋め込む工程をとるが、溝に端部が生じていると熱応力を受け易いため、結晶欠陥も発生し易いからである。このことから、溝の端部が生じない本実施の形態では、結晶欠陥の発生を抑えることができ、ゲート領域８とソース領域３間、並びにドレイン領域２とソース領域３間に生じるリーク電流を低減することができる。
【００３４】
また、ターンオフ時において、従来の構造では、ゲートコンタクト領域と固定電位絶縁電極６界面の蓄積層との間に、深いゲート領域５８で形成される抵抗領域が存在する。しかし、本実施の形態では、ゲートコンタクトが固定電位絶縁電極６界面の蓄積層近傍に形成されるため、チャネル領域７からゲート電極１８までの抵抗が小さくなる。このことから、ターンオフ時の少数キャリアの引き抜き速度が高まり、ターンオフ速度が向上する。
【００３５】
また、本実施の形態においては、固定電位絶縁電極６に端部が生じないため、ゲート領域８の不純物濃度に関しても低くして形成することができる。このことにより、ターンオンする際に注入する正孔の数を抑えることができ、逆にターンオフの際に素子内部から引き抜かなければならない正孔の数も減らすことができる。つまり、チャネルを遮断するために引きぬく正孔の総数が減るため、ターンオフ速度が向上する。
【００３６】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の斜視図である。
【図２】図１の半導体装置の前面断面図である。
【図３】図１の半導体装置の２単位分の上面図である。
【図４】図１の半導体装置の２単位分の側面断面図である。
【図５】従来の半導体装置の斜視図である。
【図６】図５の半導体装置の２単位分の側面断面図である。
【符号の説明】
１…基板領域、２…ドレイン領域、３…ソース領域、４…ＭＯＳ型電極、５…絶縁膜、６…固定電位絶縁電極、７…チャネル領域、８…ゲート領域、９…ゲートコンタクトホール、１０…層間絶縁膜、１１…ドレイン電極、１３…ソース電極、１８…ゲート電極、１９…溝、Ｈ…チャネル厚み、
５１…基板領域、５２…ドレイン領域、５３…ソース領域、５４…ＭＯＳ型電極、５５…絶縁膜、５６…固定電位絶縁電極、５７…チャネル領域、５８…ゲート領域、６０…層間絶縁膜、６１…ドレイン電極、６３…ソース電極、６８…ゲート電極、６９…溝、Ｃ…側面。
【図１】
0003539367.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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