(57)【特許請求の範囲】
【請求項１】
電源と回路出力端との間に、電源側から回路出力端子側に向けて一方向素子が順方向に複数段直列に接続され、かつ段間にコンデンサを介してクロックパルスが印加される昇圧回路において、
複数段の一方向素子の少なくとも１段目がＭＯＳトランジスタからなり、
前記ＭＯＳトランジスタのゲート電圧を制御する制御回路を備え、
前記制御回路は、
昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、
前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記ＭＯＳトランジスタのゲート電圧を制御するコンパレータとを有する
ことを特徴とする昇圧回路。
【請求項２】
前記制御回路はさらに、前記昇圧出力電圧を所定のレベルだけシフトして前記コンパレータに与える第１のレベルシフタを有する
ことを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記制御回路はさらに、前記ポテンシャル検出回路の検出電圧を所定のレベルだけシフトする第２のレベルシフタと、前記第１のレベルシフタの出力電圧をさらに前記第２のレベルシフタでのシフト分だけシフトする第３のレベルシフタとを有する
ことを特徴とする請求項２記載の昇圧回路。
【請求項４】
電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路において、
前記クロックパルスの振幅を制御する制御回路を備え、
前記制御回路は、
昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、
前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記クロックパルスの振幅を制御するコンパレータとを有する
ことを特徴とする昇圧回路。
【請求項５】
前記制御回路はさらに、前記昇圧出力電圧を所定のレベルだけシフトして前記コンパレータに与える第１のレベルシフタを有する
ことを特徴とする請求項４記載の昇圧回路。
【請求項６】
前記制御回路はさらに、前記ポテンシャル検出回路の検出電圧を所定のレベルだけシフトする第２のレベルシフタと、前記第１のレベルシフタの出力電圧をさらに前記第２のレベルシフタでのシフト分だけシフトする第３のレベルシフタとを有する
ことを特徴とする請求項５記載の昇圧回路。
【請求項７】
電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路を搭載し、
前記昇圧回路は、その昇圧出力電圧を制御する制御回路を有する固体撮像装置において、
前記制御回路は、
前記昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、
前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記昇圧出力電圧を利用するコンパレータとを有する
ことを特徴とする固体撮像装置。
【請求項８】
前記制御回路はさらに、前記昇圧出力電圧を所定のレベルだけシフトして前記コンパレータに与える第１のレベルシフタを有する
ことを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記制御回路はさらに、前記ポテンシャル検出回路の検出電圧を所定のレベルだけシフトする第２のレベルシフタと、前記第１のレベルシフタの出力電圧をさらに前記第２のレベルシフタでのシフト分だけシフトする第３のレベルシフタとを有する
ことを特徴とする請求項８記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路、これを搭載した固体撮像装置に関し、特にクロック駆動型の昇圧回路、これを搭載した固体撮像装置に関する。
【０００２】
【従来の技術】
クロック駆動型の昇圧回路の従来例を図１８に示す。同図において、電源１０１の正極側と回路出力端子１０２との間には、ゲート及びドレインが共通接続されたいわゆるダイオード接続のＮチャネル形ＭＯＳＦＥＴ（以下、単にＮＭＯＳトランジスタと称する）Ｍ１０ｎが、電源１０１側から回路出力端子１０２側に向けて順方向に例えば３段直列に接続されている。
【０００３】
１段目のＮＭＯＳトランジスタＭ１０１の出力端Ｎ１１には、３段のインバータ１０３，１０４，１０５で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ１０２の出力端Ｎ１２には、４段のインバータ１０３，１０４，１０６，１０７で順に反転されて供給されるクロックパルスφ２がコンデンサＣ２を介して印加される。なお、クロックパルスφ１とクロックパルスφ２とは互いに逆相となっている。３段目のＮＭＯＳトランジスタＭ１０３の出力端Ｎ１３（回路出力端子１０２）とグランド間には、負荷コンデンサＣＬが接続されている。
【０００４】
次に、上記構成の従来の昇圧回路の定常状態での昇圧動作について、図１９のタイミング波形図を参照しつつ説明する。先ず、クロックパルスφ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１１のゲート及びドレインが電源１０１の正極側に接続されていることから、その出力端Ｎ１１の電圧Ｖ１１は電源電圧ＶｄｄよりもＶｘ１１だけ低くなっている。ここで、Ｖｘ１１はＮＭＯＳトランジスタＭ１０１の閾値電圧Ｖｔｈに起因する電圧降下分である。
【０００５】
この状態において、コンデンサＣ１を介してクロックパルスφ１が入力されると、そのクロックパルスφ１の波高値分だけＮＭＯＳトランジスタＭ１０１の出力端Ｎ１１の電圧Ｖ１１が昇圧される。一方、クロックパルスφ２はクロックパルスφ１と逆相であることから、クロックパルスφ２が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１０２の出力端Ｎ１２の電圧Ｖ１２は、出力端Ｎ１１の電圧Ｖ１１よりもＶｘ１２だけ低くなっている。ここで、Ｖｘ１２はＮＭＯＳトランジスタＭ１０２の閾値電圧Ｖｔｈに起因する電圧降下分である。
【０００６】
この状態において、コンデンサＣ２を介してクロックパルスφ２が入力されると、そのクロックパルスφ２の波高値分だけＮＭＯＳトランジスタＭ１０２の出力端Ｎ１２の電圧Ｖ１２が昇圧される。この出力端Ｎ１２の電圧Ｖ１２は、ＮＭＯＳトランジスタＭ１０３及び負荷コンデンサＣＬによって平滑化され、回路出力端子１０２から昇圧出力電圧Ｖｏｕｔとして導出される。なお、この昇圧出力電圧Ｖｏｕｔは、出力端Ｎ１２の電圧Ｖ１２よりもＶｘ１３だけ低くなっている。ここで、Ｖｘ１３はＮＭＯＳトランジスタＭ１０３の閾値電圧Ｖｔｈに起因する電圧降下分である。
【０００７】
上述したことから明らかなように、クロック駆動型の昇圧回路においては、クロックパルスφ１，φ２の波高値をＶｗとすると、電源電圧Ｖｄｄに対して各段毎に（Ｖｗ−Ｖｘ１ｎ）分ずつ順に昇圧されることにより、昇圧出力電圧Ｖｏｕｔが得られることになる。なお、Ｖｘ１ｎはＭＯＳトランジスタの閾値電圧Ｖｔｈに起因する電圧降下分であることから、閾値電圧Ｖｔｈが大きなエンハンスメント型ＭＯＳトランジスタを用いると、この電圧降下分Ｖｘ１ｎが大きくなる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の昇圧回路では、電源電圧Ｖｄｄが変化したとき、それに応じてクロックパルスφ１，φ２の振幅も変化することになるため、昇圧出力電圧Ｖｏｕｔが大きく変動するという問題点があった。すなわち、図１８に示した３倍昇圧の昇圧回路の場合を例にとると、図２０に示すように、電源電圧ＶｄｄがΔＶｄｄだけ高くなると、クロックパルスφ１，φ２の各振幅もほぼΔＶｄｄだけ大きくなるため、昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔは、約３×ΔＶｄｄとなる。このように、電源電圧Ｖｄｄの変動に伴ってその変動分ΔＶｄｄのほぼ昇圧倍数倍だけ昇圧出力電圧Ｖｏｕｔが大きく変動すると、この昇圧回路の昇圧出力電圧Ｖｏｕｔにて動作しているデバイスや回路の特性に悪影響が発生することになる。
【０００９】
さらにもう１つの問題点として、昇圧出力電圧Ｖｏｕｔがクロック周波数依存性を持つ点が挙げられる。すなわち、図２１に示すように、クロック周波数が高くなると、昇圧出力電圧Ｖｏｕｔは大きくなる（＝負荷電流が小さい場合の正規の昇圧値に近づく）。図２２に、クロック周波数変化時のタイミング波形を示す。この周波数依存は、昇圧回路の電流容量に対して負荷側での消費電流が大きい場合、あるいは同等の場合に起こる。この電流容量は、クロック周波数を高くしたり、ＭＯＳトランジスタのチャネル幅を大きくする（相互コンダクタンスｇｍ  を上げる）ことにより、大きくすることができる。したがって、負荷側での消費電流に対し十分余裕を持った昇圧回路の構成にすれば、クロック周波数依存は起こらない。
【００１０】
しかしながら、そうするためには、この昇圧回路を構成しているＭＯＳトランジスタやコンデンサ等の回路素子を大きくする必要があるため、この昇圧回路を例えばＣＣＤリニアセンサに用いることを考えると、ＣＣＤリニアセンサのセンサ列や電荷転送レジスタ等と同一の基板（チップ）上に作製する、即ちオンチップ化することが困難な場合も出てくる。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＭＯＳトランジスタやコンデンサ等の回路素子を大きくすることなく、電源電圧やクロック周波数の変動時にも安定した昇圧出力電圧を得ることが可能な昇圧回路、これを搭載した固体撮像装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明による昇圧回路は、電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路において、複数段の一方向性素子の少なくとも１段目がＭＯＳトランジスタからなり、このＭＯＳトランジスタのゲート電圧を制御する制御回路を備え、当該制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記ＭＯＳトランジスタのゲート電圧を制御するコンパレータとを有する構成となっている。
【００１３】
上記構成の昇圧回路において、複数段の一方向性素子の少なくとも１段目をＭＯＳトランジスタで構成し、このＭＯＳトランジスタのゲート電圧を制御することで、昇圧出力電圧はそのゲート電圧に応じて変化する。したがって、電源電圧の変動時やクロック周波数の変動時にそのゲート電圧を適宜コントロールすることで、安定した昇圧出力電圧が得られる。
【００１４】
本発明による他の昇圧回路は、電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路において、クロックパルスの振幅を制御する制御回路を備え、当該制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記クロックパルスの振幅を制御するコンパレータとを有する構成となっている。
【００１５】
上記構成の昇圧回路において、クロックパルスの振幅を制御することで、昇圧出力電圧はその振幅に応じて変化する。したがって、電源電圧の変動時やクロック周波数の変動時にクロックパルスの振幅を適宜コントロールすることで、安定した昇圧出力電圧が得られる。
【００１６】
本発明による固体撮像装置は、電源と回路出力端子との間に、電源側から回路出力端子側に向けて一方向性素子が順方向に複数段直列に接続され、かつ各段間にコンデンサを介してクロックパルスが印加される昇圧回路を搭載し、この昇圧回路がその昇圧出力電圧を制御する制御回路を有する固体撮像装置において、前記制御回路が、前記昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記昇圧出力電圧を利用するコンパレータとを有する構成となっている。
【００１７】
上記構成の固体撮像装置において、搭載した昇圧回路は、昇圧出力電圧を利用する部分のポテンシャルに基づいて該昇圧出力電圧を制御可能であることから、当該ポテンシャルに追従した形で動作する。その結果、電源電圧が変動したり、クロック周波数が変動しても、その影響を受けることなく安定した昇圧出力電圧が得られる。しかも、昇圧出力電圧を利用する部分のポテンシャルのバラツキに対しても、必要な電圧値の昇圧出力電圧が得られる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００２１】
図１は、本発明の一実施形態を示すブロック図である。図１において、本実施形態に係る昇圧回路の主要部として、外部から昇圧出力電圧Ｖｏｕｔをコントロール可能な構成の昇圧部１が設けられている。この昇圧部１の具体的な回路構成の一例を図２に示す。図２において、電源入力端子１１と回路出力端子１２との間には、例えば３個のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３が電源入力端子１１から回路出力端子１２に向けて直列に接続されている。
【００２２】
すなわち、１段目のＭＯＳトランジスタＭ１のドレインが電源入力端子１１に接続され、ゲートがコントロール端子１３に接続されている。そして、２段目のＮＭＯＳトランジスタＭ２のゲート及びドレインが１段目のＮＭＯＳトランジスタＭ１のソースに接続され、３段目のＮＭＯＳトランジスタＭ３のゲート及びドレインが２段目のＮＭＯＳトランジスタＭ２のソースに接続され、３段目のＮＭＯＳトランジスタＭ３のソースが回路出力端子２に接続されている。また、回路出力端子１２とグランド間には、負荷コンデンサＣＬが接続されている。
【００２３】
１段目のＮＭＯＳトランジスタＭ１の出力端（ソース）Ｎ１には、インバータ１４，１５，１６で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ２の出力端（ソース）Ｎ２には、インバータ１４，１７，１８で順に反転されて供給されるクロックパルスφ２がコンデンサＣ２を介して印加される。なお、クロックパルスφ１とクロックパルスφ２とは互いに逆相となっている。
【００２４】
上記構成の昇圧部１において、コントロール端子１３に電源電圧Ｖｄｄを印加する場合には、図１８の従来回路と同じ３倍昇圧の昇圧回路となるが、コントロール端子１３に印加する電圧Ｖｆｂを変えて初段のＭＯＳトランジスタＭ１のゲート電圧をコントロールすることにより、昇圧出力電圧Ｖｏｕｔを変えることができる。したがって、電源電圧Ｖｄｄの変動時やクロックパルスφ１，φ２の周波数の変動時にコントロール端子１３に印加するコントロール電圧Ｖｆｂを適宜変えることにより、安定した昇圧出力電圧Ｖｏｕｔを得ることが可能となる。
【００２５】
図３に、昇圧出力電圧Ｖｏｕｔの初段ＭＯＳトランジスタＭ１のゲート電圧、即ちコントロール電圧Ｖｆｂに対する依存性を示す。一例として、コントロール電圧Ｖｆｂを０Ｖ〜５Ｖに変化させた場合に、昇圧出力電圧Ｖｏｕｔが８Ｖ〜１２Ｖの範囲でリニアに変化する。
【００２６】
なお、本実施形態では、コントロール電圧Ｖｆｂによって初段ＭＯＳトランジスタＭ１のゲート電圧を変えるとしたが、各段間にＭＯＳトランジスタを挿入して、そのＭＯＳトランジスタのゲート電圧をコントロール電圧Ｖｆｂに応じて制御するようにすることも可能である。また、図４に示すように、初段ＭＯＳトランジスタＭ１をダイオード接続にするとともに、クロックパルスφ１，φ２の少なくとも一方の振幅を制御する振幅制御回路５を設け、コントロール電圧Ｖｆｂによってクロックパルスφ１，φ２の少なくとも一方の振幅を変えることによっても、昇圧出力電圧Ｖｏｕｔをコントロールすることができる。また、コントロール電圧Ｖｆｂによって初段ＭＯＳトランジスタＭ１のゲート電圧とクロックパルスφ１，φ２の振幅の双方を並行して変えるようにすることも可能である。
【００２７】
また、本実施形態では、図２の回路図において、２段目，３段目の一方向性素子として、ダイオード接続のＭＯＳトランジスタＭ２，Ｍ３を用いたが、ＭＯＳトランジスタＭ２，Ｍ３に変えてダイオード素子そのものを用いても良く、同様の作用効果を奏する。なお、図４の回路図においても、２段目，３段目のダイオード接続のＭＯＳトランジスタＭ２，Ｍ３と同様に、初段のダイオード接続のＭＯＳトランジスタＭ１についてもダイオード素子に置換可能であることは勿論である。
【００２８】
再び図１において、ポテンシャル検出回路２は、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルを検出するためのものである。このポテンシャル検出回路２の検出電圧はコンパレータ３の非反転（＋）入力となる。このコンパレータ３は、レベルシフタ４で所定のレベルだけシフトされた昇圧出力電圧Ｖｏｕｔを反転（−）入力とし、このレベルシフトされた昇圧出力電圧Ｖｏｕｔのポテンシャル検出回路２の検出電圧に対する差分をコントロール電圧Ｖｆｂとして昇圧部１のコントロール端子１３に与える。
【００２９】
ポテンシャル検出回路２の具体的な回路構成の一例を図５に示す。図５において、ＭＯＳトランジスタＭ４は、昇圧出力電圧Ｖｏｕｔを利用する部分の近傍の構造を持つダミートランジスタである。このＭＯＳトランジスタＭ４のドレインは電源Ｖｄｄに接続され、そのゲートには所定の電圧Ｖｇが印加される。また、ＭＯＳトランジスタＭ４のソースとグランド間にはＭＯＳトランジスタＭ５が接続され、このＭＯＳトランジスタＭ５のゲートには、電源Ｖｄｄとグランド間に直列に接続されたダイオード接続のＭＯＳトランジスタＭ６，Ｍ７によってバイアス電圧が印加されている。ＭＯＳトランジスタＭ５は、ＭＯＳトランジスタＭ４に微小電流を流す作用をなす。
【００３０】
上記構成のポテンシャル検出回路２においては、ゲート下のポテンシャルに応じたポテンシャル値出力がＭＯＳトランジスタＭ４，Ｍ５のソース・ドレイン共通接続点から導出される。したがって、ＭＯＳトランジスタＭ４が昇圧出力電圧Ｖｏｕｔを利用する部分の近傍の構造を持つことから、ポテンシャル検出回路２のポテンシャル値出力は、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルに対応した値となる。すなわち、このポテンシャル検出回路２によって、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルを検出できる。
【００３１】
図６に、コンパレータ４の具体的な回路構成の一例を示す。図６において、ソースが共通に接続された一対のＭＯＳトランジスタＭ８，Ｍ９によって差動回路が構成され、ＭＯＳトランジスタＭ８のゲートが反転（−）入力端、ＭＯＳトランジスタＭ９のゲートが非反転（＋）入力端となっている。ＭＯＳトランジスタＭ８，Ｍ９の各ドレインと電源Ｖｄｄ間にはカレントミラー回路を構成するＭＯＳトランジスタＭ１０，Ｍ１１が接続されている。また、ＭＯＳトランジスタＭ８，Ｍ９のソース共通接続点とグランド間にはＭＯＳトランジスタＭ１２が接続されている。
【００３２】
このＭＯＳトランジスタＭ１２のゲートには、電源Ｖｄｄとグランド間に直列に接続されたダイオード接続のＭＯＳトランジスタＭ１３，Ｍ１４によってバイアス電圧が印加されている。また、電源Ｖｄｄとグランド間に直列に接続されたＭＯＳトランジスタＭ１５，Ｍ１６によって出力段が構成され、ＭＯＳトランジスタＭ１５のゲートがＭＯＳトランジスタＭ９のドレインに接続されている。このＭＯＳトランジスタ１６のゲートにも、ＭＯＳトランジスタＭ１３，Ｍ１４によってバイアス電圧が印加されている。そして、ＭＯＳトランジスタＭ１５，Ｍ１６のドレイン共通接続点からコンパレータ出力が導出される。
【００３３】
図７に、レベルシフタ４の具体的な回路構成の一例を示す。図７において、電源Ｖｄｄとグランド間にＭＯＳトランジスタＭ１７，Ｍ１８が直列に接続され、ＭＯＳトランジスタＭ１７のゲートが入力端、ＭＯＳトランジスタＭ１７，Ｍ１８のソース・ドレイン共通接続点が出力端となる。ＭＯＳトランジスタＭ１８のゲートには、電源Ｖｄｄとグランド間に直列に接続された抵抗Ｒ１，Ｒ２によってバイアス電圧が印加されている。このレベルシフタ４において、抵抗Ｒ１，Ｒ２の分圧レベルによってシフトレベルが決まり、このレベルだけダウン方向に入力レベルがシフト（シフトダウン）される。
【００３４】
なお、本昇圧回路は、電源電圧Ｖｄｄを昇圧して昇圧出力電圧Ｖｏｕｔを生成するためのものであることから、昇圧出力電圧Ｖｏｕｔは当然電源電圧Ｖｄｄ以上となる。したがって、図７の回路において、実際に回路を構成する上では、昇圧出力電圧Ｖｏｕｔを直接扱うＭＯＳトランジスタＭ１７の部分に多少の変更が必要となる場合が多い。例えば、図８に示すように、ＭＯＳトランジスタＭ１７を強いエンハンスメント型のものにしたり、あるいは、図９に示すように、ＭＯＳトランジスタＭ１７のドレインに電源電圧Ｖｄｄに代えて昇圧出力電圧Ｖｏｕｔを印加するようにする。これにより、昇圧出力電圧Ｖｏｕｔが電源電圧Ｖｄｄ以上であっても、レベルシフタ４は正常に動作可能となる。
【００３５】
上述したように、昇圧部１を昇圧出力電圧Ｖｏｕｔが可変な構成とし、その昇圧出力電圧Ｖｏｕｔをレベルシフタ４で所定のレベルだけレベルシフトした後ポテンシャル検出回路２の検出電圧とコンパレータ３で比較し、その比較出力をコントロール電圧Ｖｆｂとして昇圧部１にフィードバックするようにしたことにより、ポテンシャル検出回路２で検出したポテンシャルにある一定レベル（レベルシフタ４でのシフトレベル）のオフセットを持たせた昇圧出力電圧Ｖｏｕｔを得ることができる。
【００３６】
ここで、ポテンシャル検出回路２で検出するポテンシャルは、昇圧出力電圧Ｖｏｕｔを利用する部分のポテンシャルであることから、電源電圧Ｖｄｄやクロックパルスφ１，φ２の周波数のバラツキに対して、その部分のポテンシャルに追従する形でしか本昇圧回路は動作しない。したがって、電源電圧Ｖｄｄの変動時やクロックパルスφ１，φ２の周波数の変動時にも、安定した昇圧出力電圧Ｖｏｕｔを得ることができる。
【００３７】
本実施形態では、フィードバック系にレベルシフタ４を挿入するとしたが、これを省略することも可能である。レベルシフタ４を省略した場合には、ポテンシャル検出回路２で検出したポテンシャルと同等の昇圧出力電圧Ｖｏｕｔを得ることができる。なお、昇圧出力電圧Ｖｏｕｔに一定レベルのオフセットを持たせる理由については、後述するＣＣＤリニアセンサへの具体的な適用例において説明する。
【００３８】
上述した構成の昇圧回路は、ＣＣＤリニアセンサなどの固体撮像装置に用いられる。図１０に、本発明に係る昇圧回路を搭載した例えばＣＣＤリニアセンサの構成の一例を示す。図１０において、光電変換部（画素）２１が直線状に多数配列されてなるセンサ列２２を有し、その一方側には各光電変換部２１で光電変換された信号電荷を読み出すリードアウトゲート２３およびその読み出した信号電荷を転送するＣＣＤアナログシフトレジスタ２４が設けられ、またその他方側にはシャッターゲート２５およびシャッタードレイン２６が配された構成となっている。
【００３９】
ＣＣＤアナログシフトレジスタ２４は、外部から与えられる逆相のクロックパルスφＨ１，φＨ２によって２相駆動されることで、センサ列２２から読み出された信号電荷を順次転送する。シャッターゲート２５は、外部からシャッターパルスφＳＨＵＴが印加されることで、センサ列２２の各光電変換部１１に蓄積された信号電荷をシャッタードレイン２６に掃き捨てる。ＣＣＤアナログシフトレジスタ２４の転送先の端部には、例えばフローティング・ディフュージョン・アンプ構成の電荷電圧変換部２７が設けられている。この電荷電圧変換部２７は、ＣＣＤアナログシフトレジスタ２４によって転送されてきた信号電荷を信号電圧に変換する。この信号電圧は、バッファ２８を介して外部に出力される。
【００４０】
上記構成のＣＣＤリニアセンサと同一の基板（チップ）上に、先述した本実施形態に係る昇圧回路２９が搭載される。この昇圧回路２９において、クロックパルスφ１，φ２としては、ＣＣＤアナログシフトレジスタ２４用のクロックパルスφＨ１，φＨ２が用いられる。その結果、図２の回路において、クロックパルスφＨ１，φＨ２をクロックパルスφ１，φ２として直接与えれば良いため、昇圧回路１９の回路構成としては、図２におけるインバータ１４〜１８が不要なものとなる。
【００４１】
この昇圧回路２９による昇圧出力電圧Ｖｏｕｔは、例えばシャッタードレイン２６のドレイン電圧として用いられる。図１１に、図１０のＸ‐Ｙ線断面、即ちシャッタードレイン２６の近傍の横方向断面及びそのポテンシャル分布を示す。ここで、昇圧出力電圧Ｖｏｕｔの変動が大きい場合を考えると、設計としては、昇圧出力電圧Ｖｏｕｔが一番低くなってもシャッター動作が正常に行われるように昇圧出力電圧Ｖｏｕｔの電圧値を設定する必要がある。
【００４２】
しかしながら、そうすると逆に、昇圧出力電圧Ｖｏｕｔが高くなったとき、Ｐ型半導体基板の場合には基板‐シャッタードレイン間の耐圧、図１１に示すようにＮ型半導体基板の場合にはＰウェルを介して基板‐シャッタードレイン間のパンチスルーを起こしたりする問題が出てくる。そのため、結局、使用電源電圧範囲や動作周波数範囲を狭く設定せざるを得ず、そのデバイスを使用する側からすれば、非常に使い勝手の悪いデバイスとなってしまう。
【００４３】
一方、昇圧出力電圧Ｖｏｕｔの本来の使用目的から言えば、シャッター動作さえ正常に行えれば良い訳であるから、シャッター動作時のシャッターゲート２５の下のポテンシャルよりもこの昇圧出力電圧Ｖｏｕｔが高ければ良いのである。しかしながら、リニアセンサ用昇圧回路として、図１８に示す従来の昇圧回路を用いた場合には、この従来回路ではＭＯＳトランジスタの特性には依存してもシャッターゲート２５の下のポテンシャルには依存しないため、そのポテンシャルのバラツキを見込んで昇圧出力電圧Ｖｏｕｔを高く設定するか、あるいは当該ポテンシャルを浅く設定する必要が出てきてしまう。これは、設計の自由度を奪ったり、先に述べた耐圧やパンチスルーの問題に帰結する。
【００４４】
ところが、リニアセンサ用昇圧回路として、図１に示す本実施形態に係る昇圧回路を用い、しかもポテンシャル検出回路２ではシャッターゲート２５の下のポテンシャルを検出するようにすることで、シャッターゲート２５の下のポテンシャルに依存した昇圧出力電圧Ｖｏｕｔを生成することができる。すなわち、図５のポテンシャル検出回路２において、ＭＯＳトランジスタＭ４を、昇圧出力電圧Ｖｏｕｔを利用する部分の近傍の構造、即ちシャッターゲート２５の部分の構造を持つダミートランジスタとする。また、このＭＯＳトランジスタＭ４のゲート電圧Ｖｇとして、シャッターパルスφＳＨＵＴのオン電圧Ｖｏｎ（＝Ｖｄｄ）を印加する。
【００４５】
そして、図１において、昇圧出力電圧Ｖｏｕｔをレベルシフタ４で所定のレベルだけシフトダウンした後ポテンシャル検出回路２で検出したシャッターゲート２５の下のポテンシャルとコンパレータ３で比較し、その比較出力をコントロール電圧Ｖｆｂとして昇圧部１にフィードバックすることで、一定レベル（レベルシフタ４でのシフトレベル）のオフセットを持った昇圧出力電圧Ｖｏｕｔ、即ちシャッターゲート２５の下のポテンシャルよりも少し高い電圧値の昇圧出力電圧Ｖｏｕｔを得ることができる。
【００４６】
ここで、昇圧出力電圧Ｖｏｕｔに一定レベルのオフセットを持たせる理由について説明する。一例として、昇圧出力電圧Ｖｏｕｔをレベルシフタ４で１Ｖのレベルシフト（レベルダウン）を行うものとすると、昇圧出力電圧Ｖｏｕｔは、シャッターゲート２５の下のポテンシャルよりも概略１Ｖ高い電圧値となる。このようなフィードバック制御系を実現することにより、シャッターゲート２５の下のポテンシャルのバラツキに対して必ずシャッター動作できる電圧値の昇圧出力電圧Ｖｏｕｔを得ることができる。
【００４７】
また、電源電圧Ｖｄｄやクロックパルスφ１，φ２の周波数のバラツキに対しても、シャッターゲート２５の下のポテンシャルに追従する形での動作しかしないため、安定した昇圧出力電圧Ｖｏｕｔを得ることができる。もちろん、電源電圧Ｖｄｄが高くなり、これに連れてシャッターゲート２５の下のポテンシャルも高くなれば、それに追従して昇圧出力電圧Ｖｏｕｔも大きくなるが、上述したフィードバック制御系の作用により、必要以上に大きくなることがないため、Ｐ型半導体基板の場合の基板‐シャッタードレイン間の耐圧や、Ｎ型半導体基板の場合の基板‐シャッタードレイン間のパンチスルーの問題が起こることはない。
【００４８】
なお、本実施形態に係る昇圧回路をＣＣＤリニアセンサに搭載し、図５のポテンシャル検出回路２のＭＯＳトランジスタＭ４をシャッターゲート２５の部分の構造を持つダミートランジスタとした場合において、このＭＯＳトランジスタＭ４がデプレッション型トランジスタとなることがある。これに対処するために、図１２に示すように、ポテンシャル検出回路２の前段に、ＭＯＳトランジスタＭ４のゲート電圧を所定のレベルだけダウン方向にシフトするレベルシフタ６を挿入する。これにより、ＭＯＳトランジスタＭ４がデプレッション型トランジスタとなることがないため、ポテンシャル検出回路２が正常に動作する。
【００４９】
レベルシフタ６の具体的な回路構成の一例を、ポテンシャル検出回路２と共に図１３に示す。このレベルシフタ６は、例えば抵抗Ｒ３，Ｒ４からなる抵抗分圧の回路構成となっており、シャッターパルスφＳＨＵＴのオン電圧Ｖｏｎと同レベルの電源電圧Ｖｄｄを分圧することによってダウンシフトを行い、そのシフトした電圧をＭＯＳトランジスタＭ４のゲートに印加する。ここで、ＭＯＳトランジスタＭ４のゲートには、シャッターゲート２５の下のポテンシャルがオンとなる電圧を印加するのが理想であるが、本例では、回路動作の点から、例えば２Ｖシフトダウンさせた電圧（Ｖｄｄ−２Ｖ）を印加するものとする。
【００５０】
このように、ポテンシャル検出回路２の前段にレベルシフタ６を挿入した場合には、ポテンシャル検出回路２の検出電圧が、図１の場合に比して２Ｖだけダウンすることから、図１２に示すように、フィードバック系にもその系のレベルを２Ｖだけダウンさせるレベルシフタ７を挿入することが必要となる。このレベルシフタ７としては、レベルシフタ４と同じ回路構成のものを用いることが可能であり、また２つのレベルシフタ４，７を共通に構成し、各回路素子の定数やサイズを適宜選定することによってトータルとして２回路分のレベルシフトを行う回路構成とすることも可能である。
【００５１】
ところで、ＣＣＤリニアセンサには、感度の向上などを図るために、光電変換部が信号電荷の読み出し方向に長いセンサ構造を持つものがある。また、このようなセンサ構造を持つＣＣＤリニアセンサでは、センサ長に起因する読み出し不良による読み出し残像や、シャッター動作の不完全さによるシャッター残像が問題となることから、その対策として、センサ列に関してＣＣＤアナログシフトレジスタ側にシャッター構造を配した構成のものもある。
【００５２】
図１４は、このシャッター構造を持つＣＣＤリニアセンサに本発明に係る昇圧回路を搭載した場合を示す構成図であり、図中、図１０と同等部分には同一符号を付して示してある。図１４において、信号電荷の読み出し方向に長い光電変換部２１が直線状に多数配列されてなるセンサ列２２のＣＣＤアナログシフトレジスタ２４側、即ちリードアウトゲート２３とＣＣＤアナログシフトレジスタ２４との間に、島状のシャッタードレイン３１と、そのセンサ列２２側に設けられたシャッターゲート３２と、その両側に設けられたトランスファーゲート３３ａ，３３ｂからなるシャッター構造が、互いに隣接する一組の光電変換部２１，２１に対して１つずつ設けられた構成となっている。そして、本発明に係る昇圧回路２９がオンチップにて搭載され、その昇圧出力電圧Ｖｏｕｔがシャッタードレイン３１のドレイン電圧として用いられる。
【００５３】
上記構成のＣＣＤリニアセンサにおいて、通常の信号電荷の読み出し時には、各光電変換部２１に蓄積された信号電荷がリードアウトゲート２３及びトランスファーゲート３３ａ，３３ｂを介してＣＣＤアナログシフトレジスタ２４に読み出され、ＣＣＤアナログシフトレジスタ２４によって転送されかつ電荷電圧変換部２７で信号電圧に変換され、その後バッファ２８を介して外部に出力される。一方、シャッター動作時には、隣り合う２画素分の光電変換部２１に蓄積された信号電荷は、シャッターゲート３２を介してシャッタードレイン３１に掃き出されることになる。
【００５４】
なお、上記各実施形態に係るＣＣＤリニアセンサにおいては、昇圧回路２９の昇圧出力電圧Ｖｏｕｔをシャッタードレイン２６，３１のドレイン電圧として利用するとしたが、これに限定されるものではなく、例えば図１５に示すように、フローティング・ディフュージョン（ＦＤ）３４、リセットゲート（ＲＧ）３５及びリセットドレイン（ＲＤ）３６からなるフローティング・ディフュージョン・アンプ構成の電荷電圧変換部２７において、リセットドレイン（ＲＤ）３６のドレイン電圧Ｖｄとして用いることも可能である。
【００５５】
以上説明した本発明に係る昇圧回路２９を搭載したＣＣＤリニアセンサは、商品等の媒体に付されたバーコード情報を読み取って２値化情報として出力するバーコードリーダのイメージセンサや、オートフォーカス機能を備えたカメラのＡＦ（Ａｕｔｏｍａｔｉｃ  Ｆｏｃｕｓｓｉｎｇ）  センサなどに用いられる。特に、ＣＣＤリニアセンサが昇圧回路をオンチップにて搭載していることから、低電圧の電源に対応できるため、バッテリ駆動型のバーコードリーダやカメラに最適なものとなる。以下、上記構成のＣＣＤリニアセンサを用いたバッテリ駆動型のバーコードリーダ及びカメラの具体的な構成について説明する。
【００５６】
図１６は、本発明に係るバッテリ駆動型バーコードリーダの一例を示す構成図である。図１６において、商品等の媒体４１に付されたバーコード（図示せず）は光源４２によって照射され、その反射光がレンズ等の光学系４３を介してＣＣＤリニアセンサ４４の受光面に入射することによって読み取られる。ＣＣＤリニアセンサ４４としては、上記各実施形態に係る昇圧回路をオンチップにて搭載したＣＣＤリニアセンサが用いられる。このＣＣＤリニアセンサ４４における信号電荷の読み出し、転送、電子シャッター等の各動作は、タイミングジェネレータ４５からの各種タイミング信号に基づいて行われる。
【００５７】
ＣＣＤリニアセンサ４４の出力は、２値化回路４６に供給される。２値化回路４６においては、太さの異なる線の組み合わせを２値化情報として取り出し、この２値化情報をバーコード情報として検出する処理が行われる。この２値化処理には、一例として、コンパレータにてＣＣＤリニアセンサ４４の出力電圧を所定のスレッショールド電圧と比較しつつ２値化情報を得る方法が採られる。この２値化された信号は、デコーダ４７でデコードされて最終的な読み取り情報として出力される。
【００５８】
このように、本発明に係る昇圧回路を搭載したＣＣＤリニアセンサ４４を用いたことにより、当該昇圧回路において電源電圧の変動時やクロック周波数の変動時にもほぼ安定した昇圧出力電圧Ｖｏｕｔを得ることができるとともに、この昇圧出力電圧Ｖｏｕｔを使用する部分のポテンシャルのバラツキにも強いものとなるため、バッテリ電源でも十分に動作でき、しかもバッテリ電源のさらに低電圧化にも対処可能なバッテリ駆動型バーコードリーダを提供できることになる。
【００５９】
図１７は、オートフォーカス機能を備えた本発明に係るバッテリ駆動型カメラの一例を示す構成図である。図１７において、カメラ本体５１内には、ＡＦセンサとしてのＣＣＤリニアセンサ５２、その出力信号のピーク値を検出し、これをホールドするピークホールド回路５３及びＣＣＤリニアセンサ５２を駆動するための各種のタイミング信号を発生するタイミングジェネレータ５４などが内蔵されている。
【００６０】
また、外部回路として、ピークホールド回路５３からのピークホールド出力ＰＨｏｕｔに基づいてタイミングジェネレータ５４のタイミングを制御することによって露光時間を調整する露光調整回路５５と、そのままピークホールド回路５３からそのまま出力されるＣＣＤリニアセンサ５２の信号出力ＣＣＤｏｕｔに基づいてフォーカスずれ量を算出する演算回路５６と、この演算回路５６から出力されるフォーカスずれ量に基づいてレンズ５７をその光軸方向に移動させることによってフォーカス調整を行うＡＦ制御回路５８とが設けられている。
【００６１】
このように、本発明に係る昇圧回路を搭載したＣＣＤリニアセンサ５２を用いたことにより、当該昇圧回路において電源電圧の変動時やクロック周波数の変動時にもほぼ安定した昇圧出力電圧Ｖｏｕｔを得ることができるとともに、この昇圧出力電圧Ｖｏｕｔを使用する部分のポテンシャルのバラツキにも強いものとなるため、バッテリ電源でも十分に動作でき、しかもバッテリ電源のさらに低電圧化にも対処可能なオートフォーカス機能を備えたバッテリ駆動型カメラを提供できることになる。
【００６２】
【発明の効果】
以上説明したように、本発明によるクロック駆動型昇圧回路においては、複数段の一方向性素子の少なくとも１段目をＭＯＳトランジスタで構成し、このＭＯＳトランジスタのゲート電圧を制御する制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記ＭＯＳトランジスタのゲート電圧を制御するコンパレータとを有する構成としたことにより、昇圧出力電圧がそのゲート電圧に応じて変化可能となるため、電源電圧の変動時やクロック周波数の変動時にそのゲート電圧を適宜コントロールすることで、安定した昇圧出力電圧を得ることができる。
【００６３】
本発明による他のクロック駆動型昇圧回路においては、クロックパルスの振幅を制御する制御回路が、昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記クロックパルスの振幅を制御するコンパレータとを有する構成としたことにより、昇圧出力電圧がそのクロックパルスの振幅に応じて変化可能となるため、電源電圧の変動時やクロック周波数の変動時にそのクロックパルスの振幅を適宜コントロールすることで、安定した昇圧出力電圧を得ることができる。
【００６４】
また、本発明による固体撮像装置においては、昇圧出力電圧を利用する部分のポテンシャルに基づいて該昇圧出力電圧を制御する制御回路を有する昇圧回路を搭載し、この制御回路が、前記昇圧出力電圧を利用する部分のポテンシャルを検出するポテンシャル検出回路と、前記ポテンシャル検出回路の検出電圧と前記昇圧出力電圧とを比較し、その比較出力に基づいて前記昇圧出力電圧を利用するコンパレータとを有し、前記昇圧回路が昇圧出力電圧を利用する部分のポテンシャルに追従した形で動作するので、電源電圧が変動したり、クロック周波数が変動しても、その影響を受けることなく安定した昇圧出力電圧を得ることができるとともに、昇圧出力電圧を利用する部分のポテンシャルのバラツキに対しても、必要な電圧値の昇圧出力電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】昇圧部の回路構成の一例を示す回路図である。
【図３】昇圧出力電圧のコントロール電圧に対する依存性を示す特性図である。
【図４】昇圧部の回路構成の他の例を示す回路図である。
【図５】ポテンシャル検出回路の回路構成の一例を示す回路図である。
【図６】コンパレータの回路構成の一例を示す回路図である。
【図７】レベルシフタの回路構成の一例を示す回路図である。
【図８】レベルシフタの回路構成の他の例を示す回路図である。
【図９】レベルシフタの回路構成のさらに他の例を示す回路図である。
【図１０】本発明に係るリニアセンサの一例を示す構成図である。
【図１１】図１０のＸ‐Ｙ線断面図及びそのポテンシャル図である。
【図１２】本発明の他の実施形態を示すブロック図である。
【図１３】他の実施形態の具体的な回路構成を示す回路図である。
【図１４】本発明に係るリニアセンサの他の例を示す構成図である。
【図１５】本発明の他の適用例を示す構成図である。
【図１６】本発明に係るバーコードリーダの一例を示す構成図である。
【図１７】本発明に係るカメラの一例を示す構成図である。
【図１８】従来例を示す回路図である。
【図１９】定常状態でのタイミング波形図である。
【図２０】従来例における電源変動時のタイミング波形図である。
【図２１】従来例のクロック周波数依存性を示す特性図である。
【図２２】従来例におけるクロック周波数変化時のタイミング波形図である。
【符号の説明】
１  昇圧部
２  ポテンシャル検出回路
３  コンパレータ
４，６，７  レベルシフタ
２１  光電変換部
２２  センサ列
２３  リードアウトゲート
２４  ＣＣＤアナログシフトレジスタ
２５  シャッターゲート
２６  シャッタードレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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