(57)【特許請求の範囲】
【請求項１】
ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、
ゲート電極が第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、
ゲート電極が前記第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が第２の電源に接続された第４のＭＯＳトランジスタと、
入力端子が前記第４のノードに接続され、出力端子が前記第６のノードに接続されたインバータと
を有することを特徴とする出力回路。
【請求項２】
前記第３のＭＯＳトランジスタのゲート電極と、前記第４のトランジスタのゲート電極の間に遅延回路を設けた
ことを特徴とする請求項１記載の出力回路。
【請求項３】
ゲート電極が前記第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極および基板が前記第５のノードに接続された第５のＭＯＳトランジスタを
さらに有することを特徴とする請求項１記載の出力回路。
【請求項４】
ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極および基板が前記第５のノードに接続された第５のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１記載の出力回路。
【請求項５】
前記第１のノードに接続する第１の入力端子と、
第７のノードに接続する第２の入力端子と、
前記第４のノードに接続する出力端子と、
ゲート電極が前記第７のノードに接続され、第１電極が前記第２の電源に接続され、第１電極が前記第４のノードに接続された第５のＭＯＳトランジスタと
をさらに有することを特徴とする請求項１記載の出力回路。
【請求項６】
ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、
ゲート電極が第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極が第７のノードに接続された第４のＭＯＳトランジスタと、
ゲート電極が前記第３のノードに接続され、第１電極が前記第７のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第５のＭＯＳトランジスタと、
入力端子が前記第７のノードに接続され、出力端子が第８のノードに接続されたインバータと、
ゲート電極が前記第８のノードに接続され、第１電極が第２の電源に接続され、第２電極が前記第６のノードに接続された第６のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第６のノードに接続され、第２電極が前記第３のノードに接続された第７のＭＯＳトランジスタと
を有することを特徴とする出力回路。
【請求項７】
ゲート電極および第１電極が前記第１の電源に接続され、第２電極が前記第７のノードに接続された第８のＭＯＳトランジスタ
をさらに有することを特徴とする請求項６記載の出力回路。
【請求項８】
ゲート電極が前記第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極および基板が前記第５のノードに接続された第８のＭＯＳトランジスタを
さらに有することを特徴とする請求項６記載の出力回路。
【請求項９】
ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極および基板が前記第５のノードに接続された第８のＭＯＳトランジスタ
をさらに有することを特徴とする請求項６記載の出力回路。
【請求項１０】
前記第１のノードに接続する第１の入力端子と、
第９のノードに接続する第２の入力端子と、
前記第４のノードに接続する出力端子と、
ゲート電極が前記第９のノードに接続され、第１電極が前記第２の電源に接続され、第２電極が第１０のノードに接続された第８のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第４のノードに接続された第９のＭＯＳトランジスタと
をさらに有することを特徴とする請求項６記載の出力回路。
【請求項１１】
ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、
ゲート電極が第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極が第７のノードに接続された第４のＭＯＳトランジスタと、
ゲート電極が前記第３のノードに接続され、第１電極が前記第７のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第５のＭＯＳトランジスタと、
第１入力端子が前記第７のノードに接続され、第２入力端子が第８のノードに接続され、出力端子が第９のノードに接続されたＮＯＲゲートと、
ゲート電極が前記第９のノードに接続され、第１電極が第２の電源に接続され、第２電極が第１０のノードに接続された第６のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第３のノードに接続された第７のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第１１のノードに接続された第８のＭＯＳトランジスタと、
ゲート電極が前記第８のノードに接続され、第１電極が前記第１１のノードに接続され、第２電極が前記第１のノードに接続された第９のＭＯＳトランジスタと、
ゲート電極が第１２のノードに接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第６のノードに接続された第１０のＭＯＳトランジスタと、
ゲート電極が前記第１２のノードに接続され、第１電極が前記第１の電源に接続され、第２電極が前記第６のノードに接続された第１１のＭＯＳトランジスタと
を有することを特徴とする出力回路。
【請求項１２】
ゲート電極および第１電極が前記第１の電源に接続され、第２電極が前記第７のノードに接続された第１２のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１１記載の出力回路。
【請求項１３】
ゲート電極が前記第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極および基板が前記第５のノードに接続された第１２のＭＯＳトランジスタを
さらに有することを特徴とする請求項１１記載の出力回路。
【請求項１４】
ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極および基板が前記第５のノードに接続された第１２のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１１記載の出力回路。
【請求項１５】
前記第１のノードに接続する第１の入力端子と、
第１３のノードに接続する第２の入力端子と、
前記第１２のノードに接続する第３の入力端子と、
前記第８のノードに接続する第４の入力端子と、
前記第４のノードに接続する出力端子と、
ゲート電極が前記第１３のノードに接続され、第１電極が前記第２の電源に接続され、第２電極が第１４のノードに接続された第１２のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第１４のノードに接続され、第２電極が前記第４のノードに接続された第１３のＭＯＳトランジスタと
をさらに有することを特徴とする請求項１１記載の出力回路。
【請求項１６】
ゲート電極および第１電極が第１の電源に接続され、第２電極が第１のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が第２のノードに接続され、第１電極が前記第１のノードに接続され、第２電極が第３のノードに接続され、基板がフローティング状態である第４のノードに接続された第２のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第２のノードに接続され、第２電極が前記第３のノードに接続され、基板が前記第４のノードに接続された第３のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第５のノードに接続された第４のＭＯＳトランジスタと、
ゲート電極が前記第２のノードに接続され、第１電極が前記第５のノードに接続され、第２電極が前記第３のノードに接続され、基板が前記第４のノードに接続された第５のＭＯＳトランジスタと、
入力端子が前記第５のノードに接続され、出力端子が第６のノードに接続されたインバータと、
ゲート電極が前記第６のノードに接続され、第１電極が第２の電源に接続され、第２電極が第７のノードに接続された第６のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第７のノードに接続され、第２電極が前記第２のノードに接続された第７のＭＯＳトランジスタと
を有することを特徴とする入力回路。
【請求項１７】
ゲート電極および第１電極が前記第１の電源に接続され、第２電極が前記第５のノードに接続された第８のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項１８】
ゲート電極が前記第２の電源に接続され、第１電極が前記第１の電源に接続され、第２電極が前記第５のノードに接続された第８のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項１９】
ゲート電極が前記第１の電源に接続され、第１電極が前記第５のノードに接続され、第２電極が前記第２の電源に接続された第８のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項２０】
ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第８のノードに接続された第８のＭＯＳトランジスタと、
ゲート電極が前記第８のノードに接続され、第１電極が前記第１の電源に接続され、第２電極が前記第３のノードに接続され、基板が前記第４のノードに接続された第９のＭＯＳトランジスタと
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項２１】
ゲート電極が前記第１の電源に接続され、第１電極が前記第２の電源に接続され、第１電極が第８のノードに接続された第８のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第８のノードに接続され、第２電極が前記第３のノードに接続された第９のＭＯＳトランジスタと
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項２２】
ゲート電極が前記第２のノードに接続され、第１電極が前記第１のノードに接続され、第２電極および基板が前記第４のノードに接続された第８のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項２３】
ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極および基板が前記第４のノードに接続された第８のＭＯＳトランジスタ
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項２４】
前記第３のノードに接続する入力端子と、
前記第５のノードに接続する出力端子と、
ゲート電極および第１電極が前記第２の電源に接続され、第１電極が第８のノードに接続された第８のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第８のノードに接続され、第２電極が前記第３のノードに接続された第９のＭＯＳトランジスタと
をさらに有することを特徴とする請求項１６記載の入力回路。
【請求項２５】
ゲート電極が前記第１の電源に接続され、第１電極が前記第８のノードに接続され、第２電極が前記第２の電源に接続された第１０のＭＯＳトランジスタ
をさらに有することを特徴とする請求項２４記載の入力回路。
【請求項２６】
第１のノードに接続する入力端子と、
ゲート電極が前記第１のノードに接続され、第１電極が第１の電源に接続され、第２電極および基板がフローティング状態である第２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第１のノードに接続され、第２電極が第３のノードに接続され、基板が前記第２のノードに接続された第２のＭＯＳトランジスタと、
第１端子が前記第３のノードに接続され、第２端子が第２の電源に接続された負荷回路と、
ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第４のノードに接続された第３のＭＯＳトランジスタと、
入力端子が前記第４のノードに接続され、出力端子が第５のノードに接続されたコンパレータ回路と、
前記第５のノードに接続された出力端子と
を有することを特徴とする入力回路。
【請求項２７】
第１のノードに接続する入力端子と、
ゲート電極が前記第１のノードに接続され、第１電極が第１の電源に接続され、第２電極および基板がフローティング状態である第２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第１のノードに接続され、第２電極が第３のノードに接続され、基板が前記第２のノードに接続された第２のＭＯＳトランジスタと、
第１端子が前記第３のノードに接続され、第２端子が第２の電源に接続された負荷回路と、
ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第４のノードに接続された第３のＭＯＳトランジスタと、
ゲート電極が前記第４のノードに接続され、第１電極が第５のノードに接続され、第２電極が前記第２の電源に接続された第４のＭＯＳトランジスタと、
ゲート電極が前記第４のノードに接続され、第１電極および基板が第６のノードに接続され、第２電極が前記第５のノードに接続された第５のＭＯＳトランジスタと、
入力電極が前記第５のノードに接続され、出力電極が第７のノードに接続されたインバータと、
ゲート電極が前記第７のノードに接続され、第１電極が前記第１の電源に接続され、第２電極が前記第６のノードに接続された第６のＭＯＳトランジスタと、
ゲート電極が前記第７のノードに接続され、第１電極が前記第６のノードに接続され、第２電極が前記第１の電源に接続された第７のＭＯＳトランジスタと、
前記第７のノードに接続された出力端子と
を有することを特徴とする入力回路。
【請求項２８】
請求項１２記載の出力回路と、請求項２６または請求項２７に記載の入力回路からなり、
前記出力回路の第３の入力端子と前記入力回路の出力端子とを接続し、前記出力回路の出力端子を外部回路に接続し、前記入力回路の入力端子を前記外部回路の電源に接続した
ことを特徴とする入出力回路。
【請求項２９】
ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、
ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極が第６のノードに接続された第４のＭＯＳトランジスタと、
ゲート電極が前記第３のノードに接続され、第１電極が前記第６のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第５のＭＯＳトランジスタと、
入力端子が前記第６のノードに接続され、出力端子が第７のノードに接続されたインバータと、
ゲート電極が前記第７のノードに接続され、第１電極が第２の電源に接続され、第２電極が第８のノードに接続された第６のＭＯＳトランジスタと、
ゲート電極が第９のノードに接続され、第１電極が前記第８のノードに接続され、第２電極が第１０のノードに接続された第７のＭＯＳトランジスタと、
ゲート電極が第１１のノードに接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第１のノードに接続された第８のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第３のノードに接続された第９のＭＯＳトランジスタと
を有することを特徴とする入出力回路。
【請求項３０】
ゲート電極および第１電極が前記第１の電源に接続され、第２電極が前記第６のノードに接続された第１０のＭＯＳトランジスタ
をさらに有することを特徴とする請求項２９記載の入出力回路。
【請求項３１】
ゲート電極が前記第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極および基板が前記第５のノードに接続された第１０のＭＯＳトランジスタ
をさらに有することを特徴とする請求項２９記載の入出力回路。
【請求項３２】
ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極および基板が前記第５のノードに接続された第１０のＭＯＳトランジスタ
をさらに有することを特徴とする請求項２９記載の入出力回路。
【請求項３３】
前記第１のノードに接続する第１の入力端子と、
前記第１１のノードに接続された第２の入力端子と、
前記第９のノードに接続された第３の入力端子と、
第１２のノードに接続された第４の入力端子と、
前記第６のノードに接続された出力端子と、
前記第４のノードに接続された入出力端子と、
ゲート電極が前記第１２のノードに接続され、第１電極が前記第２の電源に接続され、第２電極が第１３のノードに接続された第１０のＭＯＳトランジスタと、
ゲート電極が前記第１の電源に接続され、第１電極が前記第１３のノードに接続され、第２電極が前記第４のノードに接続された第１１のＭＯＳトランジスタと
をさらに有することを特徴とする請求項２９記載の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に用いられる入力回路、出力回路、入出力回路に関するものであり、特に、内部電源電圧よりも高い信号電圧が入力される場合に有効な入力回路および入出力回路、信号出力端子の電圧が電源電圧よりも高くなる場合に有効な出力回路および入出力回路に関するものである。
【０００２】
【従来の技術】
図２４は半導体集積回路装置（ＬＳＩチップ）に用いられる従来の入力回路を示す回路図である。また図２５は図２４に示す従来の入力回路における動作タイミング図である。図２４に示す入力回路は、耐圧の弱いプロセスによるＬＳＩに用いられ、外部からの０〜５［Ｖ］振幅の入力信号を、常時ＯＮとなっているＮＭＯＳトランジスタΝ１００により０〜（ＶＤＤ−ＮＭＯＳしきい値電圧）までの振幅にして、同一チップの内部回路に与えるものであった。そして、内部回路のしきい値を低めに設定していた。
【０００３】
また、図２６はＬＳＩチップに用いられる従来の出力回路を示す回路図である。また図２７は図２６に示す従来の出力回路における動作タイミング図である。図２６に示す出力回路は、耐圧の弱いプロセスによりＬＳＩに用いられ、常時ＯＮしているＮＭＯＳトランジスタＮ１０１を設けたオープンドレイン回路を、外部に設けられた、５［Ｖ］へのプルアップ抵抗Ｒ１に接続したものであった。ＮＭＯＳトランジスタＮ１０１により、Ｎ１０２のドレイン、ソース電極間には５［Ｖ］の電位差は生じない。
【０００４】
【発明が解決しようとする課題】
図２４に示した従来の入力回路では、内部電源電圧ＶＤＤを３［Ｖ］とすると、５［Ｖ］の電圧が入力されたときに、ノードＹの電位はＶＤＤ−ＮＭＯＳ閾値となるので、約２．３［Ｖ］となる。そのため、入力回路のＶＩＨ規格に対して厳しくなるという問題があった。ＶＩＨ規格とは、入力回路からの”Ｈ”レベル電圧に、内部回路のしきい値に対して充分なマージンを持たせることができているか否かを示す規格である。
【０００５】
また図２６に示した従来の出力回路では、出力波形の立ち上がりはプルアップ抵抗Ｒ１の値により決定され、高速に動作させるためにはＲ１の抵抗値を小さくする必要がある。しかし抵抗値を小さくすることにより電流を多く消費することになる。逆に消費電流を小さくするために抵抗値を大きくすると、出力波形の立ち上がりが遅くなり高速性を損なうという問題点があった。
【０００６】
本発明はこのような従来の問題を解決するものであり、充分なＶＩＨマージンを充分に確保することができ、耐圧の弱いプロセスに対応でき、高速動作が可能であり、かつ消費電流が小さい入力回路、出力回路、および入出力回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために本発明の請求項１記載の出力回路は、ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、ゲート電極が第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、ゲート電極が前記第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が第２の電源に接続された第４のＭＯＳトランジスタと、入力端子が前記第４のノードに接続され、出力端子が前記第６のノードに接続されたインバータとを有することを特徴とする。
【０００８】
本発明の請求項６記載の出力回路は、ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、ゲート電極が第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極が第７のノードに接続された第４のＭＯＳトランジスタと、ゲート電極が前記第３のノードに接続され、第１電極が前記第７のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第５のＭＯＳトランジスタと、入力端子が前記第７のノードに接続され、出力端子が第８のノードに接続されたインバータと、ゲート電極が前記第８のノードに接続され、第１電極が第２の電源に接続され、第２電極が前記第６のノードに接続された第６のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第６のノードに接続され、第２電極が前記第３のノードに接続された第７のＭＯＳトランジスタとを有することを特徴とする。
【０００９】
本発明の請求項１１記載の出力回路は、ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、ゲート電極が第６のノードに接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極が第７のノードに接続された第４のＭＯＳトランジスタと、ゲート電極が前記第３のノードに接続され、第１電極が前記第７のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第５のＭＯＳトランジスタと、第１入力端子が前記第７のノードに接続され、第２入力端子が第８のノードに接続され、出力端子が第９のノードに接続されたＮＯＲゲートと、ゲート電極が前記第９のノードに接続され、第１電極が第２の電源に接続され、第２電極が第１０のノードに接続された第６のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第３のノードに接続された第７のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第１１のノードに接続された第８のＭＯＳトランジスタと、ゲート電極が前記第８のノードに接続され、第１電極が前記第１１のノードに接続され、第２電極が前記第１のノードに接続された第９のＭＯＳトランジスタと、ゲート電極が第１２のノードに接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第６のノードに接続された第１０のＭＯＳトランジスタと、ゲート電極が前記第１２のノードに接続され、第１電極が前記第１の電源に接続され、第２電極が前記第６のノードに接続された第１１のＭＯＳトランジスタとを有することを特徴とする。
【００１０】
また、本発明の請求項１６記載の入力回路は、ゲート電極および第１電極が第１の電源に接続され、第２電極が第１のノードに接続された第１のＭＯＳトランジスタと、ゲート電極が第２のノードに接続され、第１電極が前記第１のノードに接続され、第２電極が第３のノードに接続され、基板がフローティング状態である第４のノードに接続された第２のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第２のノードに接続され、第２電極が前記第３のノードに接続され、基板が前記第４のノードに接続された第３のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第５のノードに接続された第４のＭＯＳトランジスタと、ゲート電極が前記第２のノードに接続され、第１電極が前記第５のノードに接続され、第２電極が前記第３のノードに接続され、基板が前記第４のノードに接続された第５のＭＯＳトランジスタと、入力端子が前記第５のノードに接続され、出力端子が第６のノードに接続されたインバータと、ゲート電極が前記第６のノードに接続され、第１電極が第２の電源に接続され、第２電極が第７のノードに接続された第６のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第７のノードに接続され、第２電極が前記第２のノードに接続された第７のＭＯＳトランジスタとを有することを特徴とする。
【００１１】
本発明の請求項２６記載の入力回路は、第１のノードに接続する入力端子と、ゲート電極が前記第１のノードに接続され、第１電極が第１の電源に接続され、第２電極および基板がフローティング状態である第２のノードに接続された第１のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第１のノードに接続され、第２電極が第３のノードに接続され、基板が前記第２のノードに接続された第２のＭＯＳトランジスタと、第１端子が前記第３のノードに接続され、第２端子が第２の電源に接続された負荷回路と、ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第４のノードに接続された第３のＭＯＳトランジスタと、入力端子が前記第４のノードに接続され、出力端子が第５のノードに接続されたコンパレータ回路と、前記第５のノードに接続された出力端子とを有することを特徴とする。
【００１２】
本発明の請求項２７記載の入力回路は、第１のノードに接続する入力端子と、ゲート電極が前記第１のノードに接続され、第１電極が第１の電源に接続され、第２電極および基板がフローティング状態である第２のノードに接続された第１のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第１のノードに接続され、第２電極が第３のノードに接続され、基板が前記第２のノードに接続された第２のＭＯＳトランジスタと、第１端子が前記第３のノードに接続され、第２端子が第２の電源に接続された負荷回路と、ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が第４のノードに接続された第３のＭＯＳトランジスタと、ゲート電極が前記第４のノードに接続され、第１電極が第５のノードに接続され、第２電極が前記第２の電源に接続された第４のＭＯＳトランジスタと、ゲート電極が前記第４のノードに接続され、第１電極および基板が第６のノードに接続され、第２電極が前記第５のノードに接続された第５のＭＯＳトランジスタと、入力電極が前記第５のノードに接続され、出力電極が第７のノードに接続されたインバータと、ゲート電極が前記第７のノードに接続され、第１電極が前記第１の電源に接続され、第２電極が前記第６のノードに接続された第６のＭＯＳトランジスタと、ゲート電極が前記第７のノードに接続され、第１電極が前記第６のノードに接続され、第２電極が前記第１の電源に接続された第７のＭＯＳトランジスタと、前記第７のノードに接続された出力端子とを有することを特徴とする。
【００１３】
また本発明の請求項２９記載の入出力回路は、ゲート電極が第１のノードに接続され、第１電極が第１の電源に接続され、第２電極が第２のノードに接続された第１のＭＯＳトランジスタと、ゲート電極が第３のノードに接続され、第１電極が前記第２のノードに接続され、第２電極が第４のノードに接続され、基板がフローティング状態である第５のノードに接続された第２のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第３のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第３のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第４のノードに接続され、第２電極が第６のノードに接続された第４のＭＯＳトランジスタと、ゲート電極が前記第３のノードに接続され、第１電極が前記第６のノードに接続され、第２電極が前記第４のノードに接続され、基板が前記第５のノードに接続された第５のＭＯＳトランジスタと、入力端子が前記第６のノードに接続され、出力端子が第７のノードに接続されたインバータと、ゲート電極が前記第７のノードに接続され、第１電極が第２の電源に接続され、第２電極が第８のノードに接続された第６のＭＯＳトランジスタと、ゲート電極が第９のノードに接続され、第１電極が前記第８のノードに接続され、第２電極が第１０のノードに接続された第７のＭＯＳトランジスタと、ゲート電極が第１１のノードに接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第１のノードに接続された第８のＭＯＳトランジスタと、ゲート電極が前記第１の電源に接続され、第１電極が前記第１０のノードに接続され、第２電極が前記第３のノードに接続された第９のＭＯＳトランジスタとを有することを特徴とする。
【００１４】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態の入出力回路を示す回路図である。図１に示す入出力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、イネーブル入力端子ＥＢと、出力端子ＯＵＴと、入出力端子ＹＰＡＤと、２入力のＮＡＮＤゲート１と、２入力のＮＯＲゲート２と、ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジスタＮ１〜Ｎ５、Ｎ７、Ｎ９と、インバータＩＮＶ１〜ＩＮＶ３とを有する。このＬＳＩチップの内部電源ＶＤＤは、ここでは３［Ｖ］とする。入出力端子ＹＰＡＤには、このＬＳＩチップの外部に設けられた外部回路（図示しない）が接続されているものとする。入出力端子ＹＰＡＤは、外部回路が図１の入出力回路に信号電圧を入力し、また図１の入出力回路が外部回路に信号電圧を出力するするための端子である。外部電源ＶＣＣは、ここでは５［Ｖ］とする。また外部回路が入出力端子ＹＰＡＤに入力する信号電圧の”Ｈ”レベルは、外部電源ＶＣＣレベル（５［Ｖ］）であるものとする。
【００１５】
ＮＡＮＤゲート１は、その第１入力端子が入力端子ＩＮに接続され、その第２入力端子がイネーブル入力端子ＥＢに接続され、その出力端子が内部ノードＰＧに接続されている。ＮＯＲゲート２はその第１入力端子が入力端子ＩＮに接続され、その第２入力端子がインバータＩＮＶ１を介してイネーブル入力端子ＥＢに接続され、その出力端子が内部ノードＮＧに接続されている。
【００１６】
ＮＭＯＳトランジスタＮ１は、そのゲート電極がノードＮＧに接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ２は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極が端子ＹＰＡＤに接続され、そのソース電極がＮＭＯＳトランジスタＮ１のドレイン電極に接続されている。
【００１７】
ＮＭＯＳトランジスタＮ３は、そのゲート電極がインバータＩＮＶ２を介して出力端子ＯＵＴに接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ４は、そのゲート電極がインバータＩＮＶ３を介してノードＮＧに接続され、そのドレイン電極が内部ノードＧ２に接続され、そのソース電極がＮＭＯＳトランジスタＮ３のドレイン電極に接続されている。ＮＭＯＳトランジスタＮ５は、そのゲート電極がイネーブル端子ＥＢに接続され、そのドレイン電極がノードＰＧに接続され、そのソース電極がノードＧ２に接続されている。ＮＭＯＳトランジスタＮ９は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がノードＧ２に接続され、そのソース電極がノードＧ１に接続されている。
【００１８】
ＰＭＯＳトランジスタＰ１は、そのゲート電極がノードＰＧに接続され、そのソース電極が内部電源ＶＤＤに接続され、そのドレイン電極は内部ノードＳに接続されている。ＰＭＯＳトランジスタＰ２は、そのゲート電極がノードＧ１に接続され、そのドレイン電極が入出力端子ＹＰＡＤに接続され、そのソース電極がノードＳに接続されている。ＰＭＯＳトランジスタＰ３は、そのゲート電極がノードＧ１に接続され、そのソース電極がノードＳに接続されている。ＰＭＯＳトランジスタＰ４は、そのゲート電極が内部電源ＶＤＤに接続され、ドレイン電極がノードＧ１に接続され、そのソース電極が入出力端子ＹＤＡＤに接続されている。ＰＭＯＳトランジスタＰ５は、そのゲート電極が内部電源ＶＤＤに接続され、そのソース電極が入出力端子ＹＤＡＤに接続されている。
【００１９】
ＮＭＯＳトランジスタＮ７は、そのゲート電極が内部電源ＶＤＤに接続され、その第１電極（ドレイン電極またはソース電極）が入出力端子ＹＰＡＤに接続され、その第２電極（ソース電極またはドレイン電極）が出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタＰ７は、そのゲート電極がノードＧ１に接続され、その第１電極（ドレイン電極またはソース電極）が出力端子ＯＵＴに接続され、その第２電極（ソース電極またはドレイン電極）が入出力端子ＹＰＡＤに接続されている。ＰＭＯＳトランジスタＰ６は、そのゲート電極およびソース電極が内部電源ＶＤＤに接続され、ドレイン電極が出力端子ＯＵＴに接続されている。
【００２０】
ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、Ｐ５、Ｐ７は共通のバルク（基板）Ｂに形成されている。このフローティングバルクＢは、内部電源ＶＤＤおよび接地電源ＧＮＤのいずれにも接続されていないＮウエルである。ＰＭＯＳトランジスタＰ３およびＰ５のドレイン電極はフローティングバルクＢに接続されている。ＰＭＯＳトランジスタＰ１およびＰ６のバルクは内部電源ＶＤＤに接続されており、ＮＭＯＳトランジスタＮ１〜Ｎ５、Ｎ７、Ｎ９のバルクは接地電源ＧＮＤに接続されている。
【００２１】
入出力端子ＹＰＡＤには、ＰＭＯＳトランジスタＰ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電極と、Ｐ７の第２電極と、ＮＭＯＳトランジスタＮ２のドレイン電極と、Ｎ７の第１電極とが接続されている。ノードＰＧには、ＮＡＮＤゲート１の出力端子と、ＰＭＯＳトランジスタＰ１のゲート電極と、ＮＭＯＳトランジスタＮ５のドレイン電極とが接続されている。ノードＮＧには、ＮＯＲゲート２の出力端子と、インバータＩＮＶ３の入力端子と、ＮＭＯＳトランジスタＮ１のゲート電極とが接続されている。ノードＧ１には、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ７の各ゲート電極と、ＰＭＯＳトランジスタＰ４のドレイン電極と、ＮＭＯＳトランジスタＮ９のソース電極とが接続されている。ノードＧ２には、ＮＭＯＳトランジスタＮ５のソース電極と、Ｎ４、Ｎ９の各ドレイン電極とが接続されている。ノードＳには、ＰＭＯＳトランジスタＰ１のドレイン電極と、Ｐ２、Ｐ３の各ソース電極とが接続されている。出力端子ＯＵＴには、インバータＩＮＶ２の入力端子と、ＰＭＯＳトランジスタＰ６のドレイン電極と、Ｐ７の第１電極と、ＮＭＯＳトランジスタＮ７の第２電極とが接続されている。
【００２２】
次に、図１に示す入出力回路の動作を説明する。図２は図１に示す入出力回路が入力回路として動作したときの動作タイミング図であり、（ａ）および（ｂ）は各部の電圧波形、（ｃ）は消費電流波形を示す。図１の入出力回路は、イネーブル入力端子ＥＢが”Ｌ”レベルのとき、図示しない外部回路から入出力端子ＹＰＡＤに入力された信号を出力端子ＯＵＴから出力する入力回路として動作し、またイネーブル入力端子ＥＢが”Ｈ”レベルのとき、入力端子ＩＮに入力された信号を入出力端子ＹＰＡＤから出力する出力回路として動作する。
【００２３】
まず、イネーブル入力端子ＥＢが”Ｌ”レベル（０［Ｖ］）に設定されているときの動作を説明する。ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベル（３［Ｖ］）となるので、ＰＭＯＳトランジスタＰ１はＯＦＦしている。インバータＩＮＶ１の出力は”Ｈ”レベルとなり、ＮＯＲゲート２の出力すなわちノードＮＧは”Ｌ”レベルとなるので、ＮＭＯＳトランジスタＮ１はＯＦＦしている。またイネーブル入力端子ＥＢが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ５はＯＦＦしている。ノードＮＧが”Ｌ”レベルなので、インバータＩＮＶ３の出力は”Ｈ”レベルとなり、これによりＮＭＯＳトランジスタＮ４はＯＮしている。
【００２４】
このようにイネーブル入力端子ＥＢが”Ｌ”レベルのとき、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１はともにＯＦＦしており、入力端子ＩＮのレベルにかかわらず、入出力端子ＹＰＡＤのインピーダンス（入出力端子ＹＰＡＤから入出力回路側を見たインピーダンス）は高インピーダンスとなる。すなわち、イネーブル入力端子ＥＢが”Ｌ”レベルに設定されて入力回路として動作するとき、出力端子ＹＰＡＤは高インピーダンスとなる。
【００２５】
入出力端子ＹＰＡＤが”Ｌ”レベル（０［Ｖ］）のとき、ＮＭＯＳトランジスタＮ７はＯＮしており、出力端子ＯＵＴは”Ｌ”レベルとなる。出力端子ＯＵＴが”Ｌ”レベルなので、インバータＩＮＶ２の出力は”Η”レベルとなり、これによりＮＭＯＳトランジスタＮ３はＯＮしており、またＮ４もＯＮしている。ＮＭＯＳトランジスタＮ３およびＮ４がＯＮしているので、ノードＧ２は”Ｌ”レベルとなっている。ノードＧ２が”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ９がＯＮしており、これによりノードＧ１は”Ｌ”レベルとなっている。
【００２６】
次に入出力端子ＹＰＡＤが”Ｌ”レベルから外部電源ＶＣＣレベル（５［Ｖ］）に変化すると、出力端子ＯＵＴは内部電源ＶＤＤレベルに変化する。ここで、説明の簡単化のため、ＰＭＯＳトランジスタのしきい値電圧の絶対値と、ＮＭＯＳトランジスタのしきい値とは等しいものとし、これをＶｔｈとする。
【００２７】
入出力端子ＹＰＡＤがＶｔｈまで上昇すると、ノードＧ１が”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ７がターンＯＮする。またＮＭＯＳトランジスタＮ７は、入出力端子ＹＰＡＤの電位が３［Ｖ］−Ｖｔｈ以下であるときＯＮしており、３［Ｖ］−Ｖｔｎ以上となるとターンＯＦＦする。従って、入出力端子ＹＰＡＤが３［Ｖ］まで上昇したとき、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７により、出力端子ＯＵＴは３［Ｖ］−Ｖｔｈではなく３［Ｖ］まで上昇する。
【００２８】
また入出力端子ＹＰＡＤがＶｔｈまで上昇すると、ノードＧ１が”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ２がターンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮにより、ノードＳは入出力端子ＹＰＡＤと同じ電位に上昇し、これによりＰＭＯＳトランジスタＰ３もターンＯＮする。ＰＭＯＳトランジスタＰ２およびＰ３のターンＯＮにより、フローティングバルクＢは入出力端子ＹＰＡＤと同じ電位となる。
【００２９】
入出力端子ＹＰＡＤおよび出力端子ＯＵＴが３［Ｖ］に上昇すると、インバータＩＮＶ２の出力が”Ｈ”レベルから”Ｌ”レベルに変化し、これによりＮＭＯＳトランジスタＮ３がターンＯＦＦする。しかし、ノードＧ１は”Ｌ”レベルのままである。
【００３０】
さらに入出力端子ＹＰＡＤの電位が３［Ｖ］＋Ｖｔｈに上昇すると、ＰＭＯＳトランジスタＰ４およびＰ５がターンＯＮする。ＰＭＯＳトランジスタＰ４のターンＯＮにより、ノードＧ１は”Ｌ”レベルから入出力端子ＹＰＡＤおよびノードＳと同じ電位に変化する。ノードＧ１と入出力端子ＹＰＡＤとが同じ電位になることにより、ＰＭＯＳトランジスタＰ７がターンＯＦＦする。ノードＧ１と出力端子ＹＰＡＤとが同じ電位になることにより、ＰＭＯＳトランジスタＰ２およびＰ３がターンＯＦＦする。またＰＭＯＳトランジスタＰ５のターンＯＮにより、フローティングバルクＢの電位は入出力端子ＹＰＡＤと同じ電位となる。
【００３１】
そして、入出力端子ＹＰＡＤが最終的に外部電源電圧ＶＣＣレベル（５［Ｖ］）となったとき、フローティングバルクＢ、ノードＧ１およびフローティングバルクＢも５［Ｖ］となる。もしも、ＰＭＯＳトランジスタＰ７がターンＯＦＦする前に、出力端子ＯＵＴの電位が３［Ｖ］＋Ｖｔｈよりも高くなったときには、ＰＭＯＳトランジスタＰ６がターンＯＮし、このＰ６による順方向ダイオードにより、出力端子ＯＵＴの電位を３［Ｖ］＋Ｖｔｈにクランプする。
【００３２】
上記のように、イネーブル入力端子ＥＢ＝”Ｌ”レベルであり、入出力端子ＹＰＡＤが５［Ｖ］であるとき、ＰＭＯＳトランジスタＰ２およびＰ３がＯＦＦしていることにより、ＰＭＯＳトランジスタＰ１のドレイン電極（ノードＳ）はハイインピーダンスとなっており、ノードＳおよびＰＭＯＳトランジスタＰ１のバルクを通して、入出力端子ＹＰＡＤから内部電源ＶＤＤにリーク電流が流れてしまうことはない。またフローティングバルクＢは内部電源ＶＤＤには接続していないので、ＰＭＯＳトランジスタＰ２のドレイン電極、およびＰ４、Ｐ５の各ソース電極を介してフローティングバルクＢから内部電源ＶＤＤにリーク電流が流れてしまうこともない。またインバータＩＮＶ２の入力端子は、インバータＩＮＶ２内部の図示しないＭＯＳトランジスタのゲート電極に接続されており、ハイインピーダンスとなっている。またＮＭＯＳトランシスタＮ１のドレインとバルクとは逆バイアスされており、Ｎ１のドレイン電極もハイインピーダンスとなっている。従って、出力端子ＯＵＴから接地電源ＧＮＤにリーク電流が流れてしまうこともない。
【００３３】
次に、イネーブル入力端子ＥＢが”Ｈ”レベル（３［Ｖ］）に設定されているときの動作を説明する。このとき、図１の入出力回路は出力回路として動作し、入力端子ＩＮに入力された信号を入出力端子ＹＰＡＤから出力する。
【００３４】
入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のときは、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベルとなるので、ＰＭＯＳトランジスタＰ１はＯＦＦしている。またＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”レベルとなるので、ＮＭＯＳトランジスタＮ１はＯＮしている。従って入出力端子ＹＰＡＤは”Ｌ”レベル（０［Ｖ］）となっている。
【００３５】
入出力端子ＹＰＡＤが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ７はＯＮしており、これにより出力端子ＯＵＴは”Ｌ”レベルとなっている。インバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Η”レベル（３［Ｖ］）となるので、ＮＭＯＳトランジスタＮ３はＯＮしている。またノードＮＧが”Ｈ”レベルなので、インバータＩＮＶ３の出力は”Ｌ”レベルであり、従ってＮＭＯＳトランジスタＮ４はＯＦＦしている。またイネーブル入力端子ＥＢが”Ｈ”レベルなので、ＮＭＯＳトランジスタＮ５のソース電極すなわちノードＧ２の電位は３［Ｖ］−Ｖｔｈとなり、またＮＭＯＳトランジスタＮ９のソース電極すなわちノードＧ１の電位は３［Ｖ］−Ｖｔｈとなっている。ノードＧ１および内部電源ＶＤＤの電位が入出力端子ＹＰＡＤの電位よりも高いので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ５、Ｐ７はＯＦＦしている。ノードＳの電位は３［Ｖ］−Ｖｔｈ以下となっており、ＰＭＯＳトランジスタＰ３もＯＦＦしている。
【００３６】
次に入力端子ＩＮを”Ｌ”レベルから”Η”レベルに変化させると、ＮＡＮＤゲート１の出力すなわちはノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変化しするので、ＰＭＯＳトランジスタＰ１はターンＯＮし、ＮＭＯＳトランジスタＮ５もターンＯＮする。またＮＯＲゲート２の出力は”Ｈ”から”Ｌ”に変化し、ノードＮＧは”Ｌ”レベルとなり、ＮＭＯＳトランジスタＮ１はターンＯＦＦする。またノードＮＧが”Ｌ”レベルとなると、インバータＩＮＶ３の出力が、”Ｌ”レベルから”Ｈ”レベルに変化し、これによりＮＭＯＳトランジスタＮ４がターンＯＮする。ＭＯＳトランジスタＮ４、Ｎ５のターンＯＮにより、ノードＧ２は”Ｌ”レベルとなり、これによりＮＭＯＳトランジスタＮ９がターンＯＮし、ノードＧ１も”Ｌ”レベルとなる。
【００３７】
またＰＭＯＳトランジスタＰ１のターンＯＮにより、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）となる。ノードＧ１は”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮにより、入出力端子ＹＰＡＤは”Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。またＰＭＯＳトランジスタＰ３のターンＯＮにより、フローティングバルクＢの電位は内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。ＰＭＯＳトランジスタＰ３は、フローティングバルクＢの電位を３［Ｖ］まで確実に上昇させ、ＰＭＯＳトランジスタＰ２の動作をより安定させるために設けられたものである。
【００３８】
入出力端子ＹＰＡＤがＶｔｈに上昇すると、ＰＭＯＳトランジスタＰ７がターンＯＮし、入出力端子ＹＰＡＤが内部電源ＶＤＤレベル（３［Ｖ］）に上昇すると、出力端子ＯＵＴも内部電源ＶＤＤレベル（３［Ｖ］）に上昇し、これによりＮＭＯＳトランジスタＮ７はターンＯＦＦする。またインバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Ｌ”レベルに変化するので、ＮＭＯＳトランジスタＮ３はターンＯＦＦする。しかし、ノードＧ１は”Ｌ”レベルのままである。
【００３９】
このように第１の実施形態によれば、入出力端子ＹＰＡＤに５［Ｖ］が入力されたとき、ＮＭＯＳトランジスタＮ７だけでは内部電源ＶＤＤレベル（３［Ｖ」）まで上昇せず、出力端子ＯＵＴに接続される内部回路におけるＶＩＨマージンが不足するという問題を、フローティングバルクＢに形成したＰＭＯＳトランジスタＰ７により、出力端子ＯＵＴを内部電源ＶＤＤまで上昇させることができ、内部入力回路のＶＩＨマージンを充分に満たすことができる。また、入出力端子ＹＰＡＤに内部電源ＶＤＤ以上の電圧が入力されても、ＰＭＯＳトランジスタＰ７がＯＦＦするので、出力端子ＯＵＴは内部電源ＶＤＤレベルとなる。また、図２（ｃ）に示すように、入出力波形（入出力端子ＹＰＡＤ）の立ち上がり時以外においては、入出力端子ＹＰＡＤから内部電源ＶＤＤへの電流の流れ込みは発生しない。
【００４０】
尚、電源電圧＝３Ｖに対して、外部入力＝５Ｖで説明したが、他の条件でも構わない。内部電源電圧よりも外部電源電圧が高い条件に対して有効である。
【００４１】
第２の実施形態
図３は本発明の第２の実施形態の出力回路を示す回路図である。図３に示す出力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、イネーブル入力端子ＥＢと、出力端子ＯＵＴと、２入力のＮＡＮＤゲート１と、２入力のＮＯＲゲート２と、ＰＭＯＳトランジスタＰ１〜Ｐ５と、ＮＭＯＳトランジスタＮ１およびＮ３と、インバータＩＮＶ１およびＩＮＶ２とを有する。このＬＳＩチップの内部電源ＶＤＤは例えば３［Ｖ］である。出力端子ＯＵＴは、このＬＳＩチップの外部に信号電圧を出力するための端子である。この出力端子ＯＵＴには、ＬＳＩチップの外部に設けられたプルアップ抵抗Ｒ１の一端が接続されている。このプルアップ抵抗Ｒ１は、その他端が例えば５［Ｖ］の外部電源ＶＣＣに接続されおり、出力端子ＯＵＴを例えば５［Ｖ］にプルアップするための抵抗である。
【００４２】
ＮＡＮＤゲート１は、その第１入力端子が入力端子ＩＮに接続され、その第２入力端子がイネーブル入力端子ＥＢに接続され、その出力端子が内部ノードＰＧに接続されている。ＮＯＲゲート２は、その第１入力端子が入力端子ＩＮに接続され、その第２入力端子がインバータＩＮＶ１を介してイネーブル入力端子ＥＢに接続され、その出力端子が内部ノードＮＧに接続されている。インバータＩＮＶ２は、その入力端子が出力端子ＯＵＴに接続され、その出力端子が内部ノードＯＵＴＮに接続されている。
【００４３】
ＮＭＯＳトランジスタＮ１は、そのゲート電極がノードＮＧに接続され、そのドレイン電極が出力端子ＯＵＴに接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ３は、そのゲート電極がノードＯＵＴＮに接続され、そのドレイン電極が内部ノードＧに接続され、そのソース電極が接地電源ＧＮＤに接続されている。
【００４４】
ＰＭＯＳトランジスタＰ１は、そのゲート電極がノードＰＧに接続され、そのソース電極が内部電源ＶＤＤに接続され、そのドレイン電極は内部ノードＳに接続されている。ＰＭＯＳトランジスタＰ２は、そのゲート電極がノードＧに接続され、そのドレイン電極が出力端子ＯＵＴに接続され、そのソース電極がノードＳに接続されている。ＰＭＯＳトランジスタＰ３は、そのゲート電極がノードＧに接続され、そのソース電極がノードＳに接続されている。ＰＭＯＳトランジスタＰ４は、そのゲート電極がノードＯＵＴＮに接続され、そのドレイン電極がノードＧに接続され、そのソース電極が出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタＰ５は、そのゲート電極が内部電源ＶＤＤに接続され、そのソース電極が出力端子ＯＵＴに接続されている。
【００４５】
ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、Ｐ５は共通のバルク（基板）Ｂに形成されている。このフローティングバルクＢは、内部電源ＶＤＤおよび接地電源ＧＮＤのいずれにも接続されていないＮウエルである。ＰＭＯＳトランジスタＰ３およびＰ５のドレイン電極はフローティングバルクＢに接続されている。ＰＭＯＳトランジスタＰ１のバルクは内部電源ＶＤＤに接続されており、ＮＭＯＳトランジスタＮ１およびＮ３のバルクは接地電源ＧＮＤに接続されている。
【００４６】
出力端子ＯＵＴには、ＰＭＯＳトランジスタＰ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電極と、ＮＭＯＳトランジスタＮ１のドレイン電極と、インバータＩＮＶ２の入力端子とが接続されている。ノードＧには、ＰＭＯＳトランジスタＰ２、Ｐ３の各ゲート電極と、Ｐ４のドレイン電極と、ＮＭＯＳトランジスタＮ３のドレイン電極とが接続されている。ノードＳには、ＰＭＯＳトランジスタＰ１のドレイン電極と、Ｐ２、Ｐ３の各ソース電極とが接続されている。ノードＯＵＴＮには、インバータＩＮＶ２の出力端子と、ＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ３の各ゲート電極とが接続されている。
【００４７】
次に、図３に示した出力回路の動作を説明する。図４は図３に示す出力回路の動作タイミング図であり、（ａ）は各部の電圧波形、（ｂ）は消費電流波形を示す。まず、イネーブル入力端子ＥＢが”Ｌ”レベル（０［Ｖ］）に設定されているときの動作を説明する。ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベル（３［Ｖ］）となるので、ＰＭＯＳトランジスタＰ１はＯＦＦしている。またインバータＩＮＶ１の出力は”Ｈ”レベルとなり、ＮＯＲゲート２の出力すなわちノードＮＧは”Ｌ”レベルとなるので、ＮＭＯＳトランジスタＮ１はＯＦＦしている。このようにイネーブル入力端子ＥＢが”Ｌ”レベルのときは、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１はともにＯＦＦしており、入力端子ＩＮのレベルにかかわらず、出力端子ＯＵＴは高インピーダンスとなる。このとき、出力端子ＯＵＴは、外部のプルアップ抵抗Ｒ１により、外部電源ＶＣＣレベル（５［Ｖ］）となる。
【００４８】
出力端子ＯＵＴが５［Ｖ］なので、インバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Ｌ”レベルとなっており、ＮＭＯＳトランジスタＮ３はＯＦＦしている。ノードＯＵＴＮは”Ｌ”レベルであり、出力端子ＯＵＴが５［Ｖ］なので、ＰＭＯＳトランジスタＰ４はＯＮしており、ノードＧの電位は出力端子ＯＵＴと同じ５［Ｖ］になっている。また出力端子ＯＵＴが５［Ｖ］なので、そのゲート電極が内部電源ＶＤＤ（３［Ｖ］）に接続されているＰＭＯＳトランジスタＰ５はＯＮしており、これによりフローティングバルクＢの電位は出力端子ＯＵＴと同じ５［Ｖ］になっている。
【００４９】
出力端子ＯＵＴおよびノードＧの電位がともに５［Ｖ］なので、ＰＭＯＳトランジスタＰ２はＯＦＦしている。また出力端子ＯＵＴおよびフローティングバルクＢの電位がともに５［Ｖ］なので、ＰＭＯＳトランジスタＰ３もＯＦＦしている。
【００５０】
ＰＭＯＳトランジスタＰ２およびＰ３がＯＦＦしていることにより、ＰＭＯＳトランジスタＰ１のドレイン電極（ノードＳ）はハイインピーダンスとなっており、ノードＳおよびＰＭＯＳトランジスタＰ１のバルクを通して、出力端子ＯＵＴから内部電源ＶＤＤにリーク電流が流れてしまうことはない。またフローティングバルクＢは内部電源ＶＤＤには接続していないので、ＰＭＯＳトランジスタＰ２のドレイン、およびＰ４、Ｐ５のソースを介してフローティングバルクＢから内部電源ＶＤＤにリーク電流が流れてしまうこともない。またインバータＩＮＶ２の入力端子は、インバータＩＮＶ２内部の図示しないＭＯＳトランジスタのゲート電極に接続されており、ハイインピーダンスとなっている。またＮＭＯＳトランシスタＮ１のドレインとバルクとは逆バイアスされており、Ｎ１のドレイン電極もハイインピーダンスとなっている。従って、出力端子ＯＵＴから接地電源ＧＮＤにリーク電流が流れてしまうこともない。
【００５１】
次に、イネーブル入力端子ＥＢが”Η”レベル（３［Ｖ］）に設定されているとき動作を説明する。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のとき、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベル（３［Ｖ］）となり、ＰＭＯＳトランジスタＰ１はＯＦＦしている。ＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”レベルとなり、ＮＭＯＳトランジスタＮ１はＯＮしている。従って、出力端子ＯＵＴは”Ｌ”レベル（０［Ｖ］）となっている。
【００５２】
インバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Η”レベル（３［Ｖ］）である。ノードＯＵＴＮが”Η”レベルなので、ＮＭＯＳトランジスタＮ３はＯＮしており、またＰＭＯＳトランジスタＰ４はＯＦＦしている。従ってノードＧは”Ｌ”レベルとなっている。出力端子ＯＵＴとノードＧとがともに”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ２はＯＦＦしている。ノードＳの電位はＶｔｈ以下になっており、ＰＭＯＳトランジスタＰ３はＯＦＦしている（出力端子ＯＵＴが”Ｌ”レベルとなったとき、ノードＳの電位がＶｔｈより高い場合には、ＰＭＯＳトランジスタＰ２、Ｐ３がＯＮしてノードＳの電位をＶｔｈまで降下させ、そのあとＰ２、Ｐ３がターンＯＦＦする）。また出力端子ＯＵＴが”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ５もＯＦＦしている。
【００５３】
次に入力端子ＩＮを”Ｌ”レベルから”Η”レベルヘ変化させると、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変化し、ＰＭＯＳトランジスタＰ１はターンＯＮする。またＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”から”Ｌ”に変化し、ＮＭＯＳトランジスタＮ１はターンＯＦＦする。
【００５４】
ＰＭＯＳトランジスタＰ１がターンＯＮすると、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）となる。ノードＧは”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮにより、出力端子ＯＵＴは”Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。またＰＭＯＳトランジスタＰ３のターンＯＮにより、フローティングバルクＢの電位は内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。ＰＭＯＳトランジスタＰ３は、フローティングバルクＢの電位を３［Ｖ］まで確実に上昇させ、ＰＭＯＳトランジスタＰ２の動作をより安定させるために設けられたものである。
【００５５】
出力端子ＯＵＴが内部電源ＶＤＤレベル（３［Ｖ］）に上昇すると、インバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Ｌ”レベルに変化し、これによりＮＭＯＳトランジスタＮ３がターンＯＦＦし、またＰＭＯＳトランジスタＰ４がターンＯＮする。ＰＭＯＳトランジスタＰ４のターンＯＮにより、ノードＧの電位は、”Ｌ”レベルから出力端子ＯＵＴと同じ電位に上昇する。ノ一ドＧと出力端子ＯＵＴとが同じ電位になったことにより、ＰＭＯＳトランジスタΡ２およびＰ３はターンＯＦＦする。
【００５６】
このあと、プルアップ抵抗Ｒ１により、出力端子ＯＵＴは外部電源ＶＣＣレベル（５［Ｖ］）まで上昇する。出力端子ＯＵＴが５［Ｖ］となると、ノードＧも５［Ｖ］となる。またＰＭＯＳトランジスタΡ５がターンＯＮし、これによりフローティングバルクＢも５［Ｖ］となる。
【００５７】
イネーブル入力端子ＥＢ＝”Ｈ”レベルであり、入力端子ＩＮ＝”Ｈ”であるときには、上記イネーブル入力端子ＥＢ＝”Ｌ”レベルのときと同様に、ＰＭＯＳトランジスタＰ２およびＰ３がＯＦＦしていることにより、ＰＭＯＳトランジスタＰ１のドレイン電極（ノードＳ）はハイインピーダンスとなっており、ノードＳおよびＰＭＯＳトランジスタＰ１のバルクを通して、出力端子ＯＵＴから内部電源ＶＤＤにリーク電流が流れてしまうことはない。またフローティングバルクＢは内部電源ＶＤＤには接続していないので、ＰＭＯＳトランジスタＰ２のドレイン、およびＰ４、Ｐ５のソースを介してフローティングバルクＢから内部電源ＶＤＤにリーク電流が流れてしまうこともない。またインバータＩＮＶ２の入力端子は、インバータＩＮＶ２内部の図示しないＭＯＳトランジスタのゲート電極に接続されており、ハイインピーダンスとなっている。またＮＭＯＳトランシスタＮ１のドレインとバルクとは逆バイアスされており、Ｎ１のドレイン電極もハイインピーダンスとなっている。従って、出力端子ＯＵＴから接地電源ＧＮＤにリーク電流が流れてしまうこともない。
【００５８】
このように第２の実施形態によれば、出力波形立ち上がり時において、内部電源電圧ＶＤＤレベルまでは外部のプルアップ抵抗Ｒ１に依存せずに、高速動作が可能となる。その後、抵抗Ｒ１を介して外部電源ＶＣＣレベル（５［Ｖ］）となるが出力波形の立ち上がり時以外においては、内部電源電圧ＶＤＤへの電流の流れ込みは発生しない。そのため、５［Ｖ］で動作する外部回路にインターフェースするとき、外部回路のしきい値電圧ＶＴＨ（２．５［Ｖ］）までは高速に動作でき、外部回路におけるＶＩΗ（３．５［Ｖ］）も保証できるようになる。また、プルアップ抵抗Ｒ１の値が大きい場合でも、上記のＶＴＨまでは高速動作することができるため、低消費電力化が可能となる。
【００５９】
尚、電源電圧＝３Ｖに対して、外部入力＝５Ｖで説明したが、他の条件でも構わない。内部電源電圧よりも外部電源電圧が高い条件に対して有効である。
【００６０】
第３の実施形態
図５は本発明の第３の実施形態の出力回路を示す回路図である。図５に示す出力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、イネーブル入力端子ＥＢと、出力端子ＯＵＴと、２入力のＮＡＮＤゲート１と、２入力のＮＯＲゲート２と、ＰＭＯＳトランジスタＰ１〜Ｐ５と、ＮＭＯＳトランジスタＮ１およびＮ３と、インバータＩＮＶ１およびＩＮＶ２と、遅延回路ＤＬ１とを有する。出力端子ＯＵＴにはプルアップ抵抗Ｒ１が接続されている。図５において、図３と共通する部分については同一符号を付してある。
【００６１】
図５に示す出力回路は、図３の出力回路において、ノードＯＵＴＮとＰＭＯＳトランジスタＰ４のゲート電極との間に、遅延回路ＤＬ１を設けたものである。ＰＭＯＳトランジスタＰ４のゲート電極はノードＯＵＴＮには接続していない。Ｐ４のゲート電極に接続するノードをＯＵＴＮＤとする。
【００６２】
遅延回路ＤＬ１は、その入力端子がノードＯＵＴＮに接続され、その出力端子がノードＯＵＴＮＤに接続されており、ノードＯＵＴＮが”Ｈ”レベルから”Ｌ”レベルに変化したときに、設定された遅延時間が経過してからノードＯＵＴＮＤを”Ｈ”レベルから”Ｌ”レベルに変化させる。
【００６３】
次に図５に示した出力回路の動作を説明する。図６は図５に示す出力回路の動作タイミング図であり、（ａ）は各部の電圧波形、（ｂ）は消費電流波形を示す。図５に示す出力回路の動作は、図３に示した第２の実施形態の出力回路の動作とほぼ同じである。ただし、以下に説明する動作、すなわちイネーブル入力端子ＥＢが”Η”レベルに設定されており、入力端子ＩＮが”Ｌ”レベルから”Ｈ”レベルに変化するときの動作が図３の出力回路とは異なる。
【００６４】
入力端子ＩＮが”Ｌ”レベルから”Ｈ”レベルに変化し、出力端子ＯＵＴが内部電源ＶＤＤレベル（３［Ｖ］）に上昇すると、インバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Ｈ”レベルから”Ｌ”レベルに変化し、ＮＭＯＳトランジスタＮ３はターンＯＦＦする。
【００６５】
遅延回路ＤＬ１は、ノードＯＵＴＮが”Ｌ”レベルに変化してから、所定時間を経過してから、ノードＯＵＴＮＤを”Ｈ”レベルから”Ｌ”レベルに変化させる。従って、ＰＭＯＳトランジスタＰ４は、ＮＭＯＳトランジスタＮ３のターンＯＦＦと同時にターンＯＮせず、ノードＯＵＴＮの”Ｌ”レベルへの変化から、所定時間を経過してからターンＯＮする。すなわち、上記第２の実施形態よりも、ＰＭＯＳトランジスタＰ４がターンＯＮするタイミングが遅くなり、従ってＰＭＯＳトランジスタＰ２、Ｐ３がターンＯＦＦするタイミングを遅くなる。
【００６６】
このように第３の実施形態によれば、第２の実施形態の効果に加え、ノードＯＵＴＮとＰＭＯＳトランジスタＰ４のゲート電極との間に遅延回路ＤＬ１を設けることにより、出力波形立ち上がり時において、ＰＭＯＳトランジスタＰ４がＯＦＦしている時間を確実に長くすることができ、調節も容易になる。これによりＰＭＯＳトランジスタＰ２がＯＮしている時間を長くすることができるので、内部電源ＶＤＤまでの高速動作が可能となる。
【００６７】
第４の実施形態
図７は本発明の第４の実施形態の出力回路を示す回路図である。図７に示す出力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、イネーブル入力端子ＥＢと、出力端子ＯＵＴと、２入力のＮＡＮＤゲート１と、２入力のＮＯＲゲート２と、ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７と、インバータＩＮＶ１およびＩＮＶ２とを有する。出力端子ＯＵＴにはプルアップ抵抗Ｒ１が接続されている。図７において、図３と共通する部分については同一符号を付してある。
【００６８】
図７に示す出力回路は、図３の出力回路において、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ７と、ＰＭＯＳトランジスタＰ６、Ｐ７とを設け、ＰＭＯＳトランジスタＰ４のゲートを、ノードＯＵＴＮではなく、ＮＭＯＳトランジスタＮ３のドレイン電極に接続したものである。ＮＭＯＳトランジスタＮ３のドレイン電極とＰＭＯＳトランジスタＰ４のゲート電極とに接続するノードをＳＰ４とする。
【００６９】
ＮＭＯＳトランジスタＮ２は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極が出力端子ＯＵＴに接続され、そのソース電極がＮＭＯＳトランジスタＮ１のドレイン電極に接続されている。ＮＭＯＳトランジスタＮ１のドレイン電極は出力端子ＯＵＴには接続されていない。ＮＭＯＳトランジスタＮ４は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がノードＧに接続され、そのソース電極がノードＳＰ４に接続されている。ＮＭＯＳトランジスタＮ３のドレイン電極はノードＧには接続されていない。
【００７０】
ＮＭＯＳトランジスタＮ７およびＰＭＯＳトランジスタＰ７は、ともに出力端子ＯＵＴとインバータＩＮＶ２の入力端子との間に設けられている。インバータＩＮＶ２の入力端子は、出力端子ＯＵＴには接続されていない。ＩＮＶ２の入力端子に接続するノードをＹとする。ＰＭＯＳトランジスタＰ６は、そのゲート電極およびソース電極が内部電源ＶＤＤに接続され、ドレイン電極がノードＹに接続されている。このダイオード接続されたＰＭＯＳトランジスタＰ６は、ノードＹが内部電源ＶＤＤより低電位である限りＯＦＦしたままである。
【００７１】
ＮＭＯＳトランジスタＮ７は、そのゲート電極が内部電源ＶＤＤに接続され、その第１電極（ドレイン電極またはソース電極）が出力端子ＯＵＴに接続され、その第２電極（ソース電極またはドレイン電極）がノードＹに接続されている。ＰＭＯＳトランジスタＰ７は、そのゲート電極がノードＧに接続され、その第１電極（ドレイン電極またはソース電極）がノードＹに接続され、その第２電極（ソース電極またはドレイン電極）が出力端子ＯＵＴに接続されている。
【００７２】
出力端子ＯＵＴには、ＰＭＯＳトランジスタＰ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電極と、Ｐ７の第２電極と、ＮＭＯＳトランジスタＮ２のドレイン電極と、Ｎ７の第１電極とが接続されている。ノードＧには、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ７の各ゲート電極と、Ｐ４のドレイン電極と、ＮＭＯＳトランジスタＮ４のドレイン電極とが接続されている。ノードＯＵＴＮには、インバータＩＮＶ２の出力端子と、ＮＭＯＳトランジスタＮ３のゲート電極とが接続されている。
【００７３】
次に、図７に示す出力回路の動作を説明する。図８は図７に示す出力回路の動作タイミング図であり、（ａ）は各部の電圧波形、（ｂ）は消費電流波形を示す。まず、イネーブル入力端子ＥＢが”Ｌ”レベル（０［Ｖ］）に設定されているときの動作を説明する。ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベル（３［Ｖ］）となるので、ＰＭＯＳトランジスタＰ１はＯＦＦしている。またＮＯＲゲート２の出力すなわちノードＮＧは”Ｌ”レベルとなるので、ＮＭＯＳトランジスタＮ１はＯＦＦしている。このようにイネーブル入力端子ＥＢが”Ｌ”レベルのとき、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１はともにＯＦＦしており、入力端子ＩＮのレベルにかかわらず、入出力端子ＹＰＡＤは高インピーダンスとなる。このとき、出力端子ＯＵＴは、外部のプルアップ抵抗Ｒ１により、外部電源ＶＣＣレベル（５［Ｖ］）となる。出力端子ＯＵＴが５［Ｖ］であり、ノードＳＰ４の電位はＶＤＤ−Ｖｔｈより高くなることはないので、ＰＭＯＳトランジスタＰ４はＯＮしており、ノードＧの電位は出力端子ＯＵＴと同じ５［Ｖ］になっている。また出力端子ＯＵＴが５［Ｖ］なので、ＰＭＯＳトランジスタＰ５はＯＮしており、これによりフローティングバルクＢの電位は出力端子ＯＵＴと同じ５［Ｖ］になっている。出力端子ＯＵＴおよびノードＧの電位がともに５［Ｖ］なので、ＰＭＯＳトランジスタＰ２はＯＦＦしている。また出力端子ＯＵＴおよびフローティングバルクＢの電位がともに５［Ｖ］なので、ＰＭＯＳトランジスタＰ３もＯＦＦしている。
【００７４】
出力端子ＯＵＴおよびノードＧが５［Ｖ］なので、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７はともにＯＦＦしている。出力端子ＯＵＴが５［Ｖ］に上昇するとき、ＰＭＯＳトランジスタＰ７はノードＹを３［Ｖ］まで上昇させてからＯＦＦするので、ノードＹは３［Ｖ］である。従ってインバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Ｌ”レベルとなっており、ＮＭＯＳトランジスタＮ３はＯＦＦしている。ノードＧの電位が５［Ｖ］なので、ＮＭＯＳトランジスタＮ４のソース電極すなわちノードＳＰ４の電位は５［Ｖ］−２Ｖｔｈとなっている。
【００７５】
上記のように、イネーブル入力端子ＥＢが”Ｌ”レベルに設定されているとき、ＰＭＯＳトランジスタＰ２およびＰ３がＯＦＦしていることにより、ＰＭＯＳトランジスタＰ１のドレイン電極（ノードＳ）はハイインピーダンスとなっており、ノードＳおよびＰＭＯＳトランジスタＰ１のバルクを通して、入出力端子ＹＰＡＤから内部電源ＶＤＤにリーク電流が流れてしまうことはない。またフローティングバルクＢは内部電源ＶＤＤには接続していないので、ＰＭＯＳトランジスタＰ２のドレイン電極、およびＰ４、Ｐ５の各ソース電極を介してフローティングバルクＢから内部電源ＶＤＤにリーク電流が流れてしまうこともない。またインバータＩＮＶ２の入力端子は、インバータＩＮＶ２内部の図示しないＭＯＳトランジスタのゲート電極に接続されており、ハイインピーダンスとなっている。またＮＭＯＳトランシスタＮ１のドレインとバルクとは逆バイアスされており、Ｎ１のドレイン電極もハイインピーダンスとなっている。従って、出力端子ＯＵＴから接地電源ＧＮＤにリーク電流が流れてしまうこともない。
【００７６】
次に、イネーブル入力端子ＥＢが”Ｈ”レベル（３［Ｖ］）に設定されているときの動作を説明する。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のときは、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベルとなるので、ＰＭＯＳトランジスタＰ１はＯＦＦしている。またＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”レベルとなるので、ＮＭＯＳトランジスタＮ１はＯＮしている。従って出力端子ＯＵＴは”Ｌ”レベル（０［Ｖ］）となっている。
【００７７】
出力端子ＯＵＴが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ７はＯＮしており、これによりノードＹは”Ｌ”レベルとなっている。インバータＩＮＶ２の出力すなわちノードＯＵＴＮは”Η”レベル（３［Ｖ］）となるので、ＮＭＯＳトランジスタＮ３はＯＮしており、またＮ４もＯＮしている。ＮＭＯＳトランジスタＮ３およびＮ４がＯＮしているので、ノードＧおよびノードＳＰ４はともに”Ｌ”レベルとなっている。ノードＧと出力端子ＯＵＴがともに”Ｌ”レベル（０［Ｖ］）なので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ５、Ｐ７はＯＦＦしている。またノードＳの電位はＶｔｈ以下となっており、ＰＭＯＳトランジスタＰ３もＯＦＦしている。
【００７８】
次に入力端子ＩＮを”Ｌ”レベルから”Η”レベルに変化させると、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変化しするので、ＰＭＯＳトランジスタＰ１はターンＯＮする。またＮＯＲゲート２の出力は”Ｈ”から”Ｌ”に変化し、ノードＮＧは”Ｌ”レベルとなり、ＮＭＯＳトランジスタＮ１はターンＯＦＦする。
【００７９】
ＰＭＯＳトランジスタＰ１のターンＯＮにより、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）となる。ノードＧは”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮにより、出力端子ＯＵＴは”Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。またＰＭＯＳトランジスタＰ３のターンＯＮにより、フローティングバルクＢの電位は内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。
【００８０】
出力端子ＯＵＴがＶｔｈに上昇すると、ＰＭＯＳトランジスタＰ４、Ｐ７がターンＯＮし、ノードＹの電位は、出力端子ＯＵＴと同じになる。ノードＧはＮＭＯＳトランジスタＮ３がＯＦＦするまで”Ｌ”レベルにクランプされる。さらに出力端子ＯＵＴおよびノードＧが内部電源レベル（３［Ｖ］）に上昇すると、インバータＩＮＶ２の出力すなわちノードＯＵＴＮが”Ｌ”レベルに変化するので、ＮＭＯＳトランジスタＮ３はターンＯＦＦする。ＮＭＯＳトランジスタＮ３のターンＯＦＦにより、ノードＧの電位は出力端子ＯＵＴと同じ３［Ｖ］となり、これにより、ＰＭＯＳトランジスタＰ７がターンＯＦＦする。また出力端子ノードＳＰ４の電位は３［Ｖ］−Ｖｔｈとなる。ノードＧとノードＳの電位が同じになるので、ＰＭＯＳトランジスタＰ２、Ｐ３がターンＯＦＦする。
【００８１】
このあと、プルアップ抵抗Ｒ１により、出力端子ＯＵＴは外部電源ＶＣＣレベル（５［Ｖ］）まで上昇する。ＰＭＯＳトランジスタΡ４はＯＮしたままである。出力端子ＯＵＴが３［Ｖ］＋Ｖｔｈに上昇すると、ＰＭＯＳトランジスタＰ５がターンＯＮする。ＰＭＯＳトランジスタＰ５のターンＯＮにより、フローティングバルクＢの電位は出力端子ＯＵＴと同じ電位となる。そして、出力端子ＯＵＴが最終的に外部電源電圧ＶＣＣレベル（５［Ｖ］）となったとき、ノードＧおよびフローティングバルクＢも５［Ｖ］となる。もしも、ＰＭＯＳトランジスタＰ７がターンＯＦＦする前に、出力端子ＯＵＴの電位が３［Ｖ］＋Ｖｔｈよりも高くなったときには、ＰＭＯＳトランジスタＰ６がターンＯＮして、出力端子ＯＵＴの電位を３［Ｖ］＋Ｖｔｈにクランプする。
【００８２】
このように、イネーブル入力端子ＥＢが”Ｈ”レベルであり、入力端子ＩＮが”Ｈ”であるときにも、上記のイネーブル入力端子ＥＢが”Ｌ”レベルのときと同様に、ＰＭＯＳトランジスタＰ２およびＰ３がＯＦＦしていることにより、ノードＳおよびＰＭＯＳトランジスタＰ１のバルクを通して内部電源ＶＤＤにリーク電流が流れてしまうことはない。またフローティングバルクＢは内部電源ＶＤＤには接続していないので、フローティングバルクＢから内部電源ＶＤＤにリーク電流が流れてしまうこともない。またインバータＩＮＶ２の入力端子およびＮＭＯＳトランシスタＮ１のドレインから接地電源ＧＮＤにリーク電流が流れてしまうこともない。
【００８３】
このように第４の実施形態によれば、上記第２の実施形態の効果に加え、ＰＭＯＳトランジスタＰ４、Ｐ７、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ７により、１つのＭＯＳトランジスタのソース／ドレイン間、ゲート／ソース間、およびゲート／ドレイン間に５［Ｖ］がかかることがないので、耐圧の弱いプロセスにも対応することができる。
【００８４】
第５の実施形態
図９は本発明の第５の実施形態の出力回路を示す回路図である。図９に示す出力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、イネーブル入力端子ＥＢと、セレクト入力端子ＳＥＬと、出力端子ＯＵＴと、２入力のＮＡＮＤゲート１と、２入力のＮＯＲゲート２および３と、ＰＭＯＳトランジスタＰ１〜Ｐ８と、ＮＭＯＳトランジスタＮ１〜Ｎ８と、インバータＩＮＶ１およびＩＮＶ４とを有する。図９に示す出力回路は、出力端子ＯＵＴにプルアップ抵抗Ｒ１が接続されている場合と、そうでない場合のいずれにも対応することができる。図９において、図５と共通する部分については同一符号を付してある。
【００８５】
図９に示す出力回路は、図５の出力回路において、ＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ８と、ＰＭＯＳトランジスタＰ８と、ＮＡＮＤゲート２と、インバータＩＮＶ４とを設け、インバータＩＮＶ２を取り外したものである。インバータＩＮＶ４は、その入力端子がセレクト入力端子ＳＥＬに接続され、その出力端子が内部ノードＩＳに接続されている。ＮＯＲゲート３は、その第１入力端子がノードＩＳに接続され、その第２入力端子がノードＹに接続され、その出力端子がノードＯＵＴＮに接続されている。
【００８６】
ＮＭＯＳトランジスタＮ５は、そのゲート電極がノードＩＳに接続され、そのドレイン電極がノードＰＧに接続されている。ＮＭＯＳトランジスタＮ６は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がＮＭＯＳトランジスタＮ５のソース電極に接続され、そのソース電極がノードＧに接続されている。
【００８７】
ＮＭＯＳトランジスタＮ８は、そのゲート電極がセレクト入力端子ＳＥＬに接続され、その第１電極（ドレイン電極またはソース電極）がノードＳＰ４に接続され、その第２電極（ソース電極またはドレイン電極）は内部ノードＳＮに接続されている。ＮＭＯＳトランジスタＮ３のドレイン電極およびＮＭＯＳトランジスタＮ４のソース電極は、ノードＳＰ４に接続せずに、ノードＳＮに接続されている。ＰＭＯＳトランジスタＰ８は、そのゲート電極がセレクト入力端子ＳＥＬに接続され、そのドレイン電極がノードＳＰ４に接続され、そのソース電極は内部電源ＶＤＤに接続されている。
【００８８】
図１０はＬＳＩ４０（３［Ｖ］の内部電源ＶＤＤ）に内蔵された第５の実施形態の出力回路４２（図９参照）と、外部電源ＶＣＣで動作する外部回路４３との接続例を示す図であり、（ａ）は外部電源ＶＣＣが３［Ｖ］のときの接続例を示し、（ｂ）は外部電源ＶＣＣが５［Ｖ］のときの接続例を示す。図１０（ｂ）においては、出力回路４２の出力端子ＯＵＴに、一端が外部電源ＶＣＣに接続されたプルアップ抵抗Ｒ１の他端を接続する。
【００８９】
次に、図９に示す出力回路の動作を説明する。図１１は図９に示す出力回路の動作タイミング図であり、（ａ）はセレクト入力端子ＳＥＬが”Ｌ”レベルに設定されているときの各部の電圧波形、（ｂ）はセレクト入力端子ＳＥＬが”Ｈ”レベルに設定されているときの各部の電圧波形を示す。イネーブル入力端子ＥＢは”Ｈ”レベル（３［Ｖ］）に設定されているものとする。
【００９０】
まず、セレクト入力端子ＳＥＬが”Ｌ”レベルに設定されているときの動作を説明する。このとき図９に示す出力回路（図１０における出力回路４２）は、図１０（ａ）のように接続される。入力端子ＩＮが”Ｌ”レベルのとき、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベルとなるので、ＰＭＯＳトランジスタＰ１はＯＦＦしている。またＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”レベルとなるので、ＮＭＯＳトランジスタＮ１はＯＮしている。従って出力端子ＯＵＴは”Ｌ”レベル（０［Ｖ］）となっている。
【００９１】
出力端子ＯＵＴが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ７はＯＮしており、これによりノードＹは”Ｌ”レベルとなっている。しかし、ノードＩＳは”Η”レベルであるため、ＮＯＲ３の出力すなわちノードＯＵＴＮは、ノードＹのレベルにかかわらず”Ｌ”レベルとなり、ＮＭＯＳトランジスタＮ３はＯＦＦしている。またノードＩＳが”Η”レベルなので、ＮＭＯＳトランジスタＮ５もＯＮしている。ＮＭＯＳトランジスタＮ４およびＮ６がＯＮしており、ノードＰＧが”Ｈ”レベルなので、ノードＧの電位はＶＤＤ−Ｖｔｈとなっている。セレクト入力端子ＳＥＬが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ８はＯＦＦしており、またＰＭＯＳトランジスタＰ８はＯＮしている。従ってノードＳＰ４は内部電源ＶＤＤレベル（３［Ｖ］）となっている。ノードＧがＶＤＤ−Ｖｔｈであり、出力端子ＯＵＴが”Ｌ”レベル（０［Ｖ］）であり、ノードＳＰ４が３［Ｖ］なので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ５、Ｐ７はＯＦＦしている。
【００９２】
次に入力端子ＩＮを”Ｌ”レベルから”Η”レベルに変化させると、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変化するので、ＰＭＯＳトランジスタＰ１はターンＯＮする。またＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”から”Ｌ”に変化するので、ＮＭＯＳトランジスタＮ１はターンＯＦＦする。
【００９３】
ＰＭＯＳトランジスタＰ１のターンＯＮにより、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）となる。ノードＰＧが”Ｌ”レベルとなるので、ノードＧはＶＤＤ−Ｖｔｈから”Ｌ”レベル（０［Ｖ］）に変化する。従ってＰＭＯＳトランジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮにより、出力端子ＯＵＴは”Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。またＰＭＯＳトランジスタＰ３のターンＯＮにより、フローティングバルクＢの電位は内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。
【００９４】
出力端子ＯＵＴがＶｔｈに上昇したとき、ＰＭＯＳトランジスタＰ７がターンＯＮし、ノードＹの電位は、出力端子ＯＵＴと同じになる。ＰＭＯＳトランジスタＰ４はＯＦＦのままである。
【００９５】
次に、セレクト入力端子ＳＥＬが”Η”レベルに設定されているときの動作を説明する。このとき図９に示す出力回路（図１０における出力回路４２）は、図１０（ｂ）のように接続される。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のときは、ＮＡＮＤゲート１の出力すなわちノードＰＧは”Ｈ”レベルとなるので、ＰＭＯＳトランジスタＰ１はＯＦＦしている。またＮＯＲゲート２の出力すなわちノードＮＧは”Ｈ”レベルとなるので、ＮＭＯＳトランジスタＮ１はＯＮしている。従って出力端子ＯＵＴは”Ｌ”レベル（０［Ｖ］）となっている。
【００９６】
出力端子ＯＵＴが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ７はＯＮしており、これによりノードＹは”Ｌ”レベルとなっている。ノードＩＳが”Ｌ”レベルとなるので、ＮＯＲ３の出力すなわちノードＯＵＴＮは”Η”レベルとなり、ＮＭＯＳトランジスタＮ３はＯＮしている。またノードＩＳが”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ５は常にＯＦＦしている。従ってノードＧの電位は”Ｌ”レベルとなっている。セレクト入力端子ＳＥＬが”Ｈ”レベルなので、ＮＭＯＳトランジスタＮ８はＯＮしており、またＰＭＯＳトランジスタＰ８はＯＦＦしている。従ってノードＳＰ４は”Ｌ”レベルとなっている。ノードＧ、ノードＳＰ４、および出力端子ＯＵＴがともに”Ｌ”レベル（０［Ｖ］）なので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ５、Ｐ７はＯＦＦしている。
【００９７】
次に入力端子ＩＮを”Ｌ”レベルから”Η”レベルに変化させると、ＮＡＮＤゲート１の出力すなわちはノードＰＧは”Ｈ”レベルから”Ｌ”レベルに変化しするので、ＰＭＯＳトランジスタＰ１はターンＯＮする。またＮＯＲゲート２の出力は”Ｈ”から”Ｌ”に変化し、ノードＮＧは”Ｌ”レベルとなり、ＮＭＯＳトランジスタＮ１はターンＯＦＦする。
【００９８】
ＰＭＯＳトランジスタＰ１のターンＯＮにより、ノードＳが内部電源ＶＤＤレベル（３［Ｖ］）となる。ノードＧは”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ２およびＰ３はターンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮにより、出力端子ＯＵＴは”Ｌ”レベルから内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。またＰＭＯＳトランジスタＰ３のターンＯＮにより、フローティングバルクＢの電位は内部電源ＶＤＤレベル（３［Ｖ］）に上昇する。
【００９９】
出力端子ＯＵＴがＶｔｈに上昇したとき、ＰＭＯＳトランジスタＰ４、Ｐ７がターンＯＮし、これによりノードＧおよびノードＹの電位は出力端子ＯＵＴと同じになる。出力端子ＯＵＴおよびノードＧが内部電源レベル（３［Ｖ］）に上昇しても、ＰＭＯＳトランジスタＰ４はＯＮしたままである。ノードＧの電位が出力端子ＯＵＴと同じになると、ＰＭＯＳトランジスタＰ７がターンＯＦＦする。またノードＧが内部電源レベル（３［Ｖ］）に上昇すると、ノードＧとノードＳの電位が同じになるので、ＰＭＯＳトランジスタＰ２、Ｐ３がターンＯＦＦする。
【０１００】
このあと、プルアップ抵抗Ｒ１により、出力端子ＯＵＴは外部電源ＶＣＣレベル（５［Ｖ］）まで上昇する。ＰＭＯＳトランジスタΡ４はＯＮしたままである。出力端子ＯＵＴが３［Ｖ］＋Ｖｔｈに上昇すると、ＰＭＯＳトランジスタＰ５がターンＯＮする。ＰＭＯＳトランジスタＰ５のターンＯＮにより、フローティングバルクＢの電位は出力端子ＯＵＴと同じ電位となる。そして、出力端子ＯＵＴが最終的に外部電源電圧ＶＣＣレベル（５［Ｖ］）となったとき、ノードＧおよびフローティングバルクＢも５［Ｖ］となる。
【０１０１】
このように第５の実施形態によれば、セレクト入力端子ＳＥＬにより、外部電源ＶＣＣ（５［Ｖ］）までの出力振幅が可能となり、また外部に設けたプルアップ抵抗Ｒ１に頼らず内部電源電圧ＶＤＤレベル（３［Ｖ］）までの出力振幅が可能となる。すなわち、図１０に示すように３［Ｖ］動作の外部回路と５［Ｖ］動作の外部回路のいずれにも同じＬＳＩチップでインターフェースすることができる。
【０１０２】
尚、セレクト入力端子ＳＥＬの電圧レベル設定は、ＬＳΙ外部からＳＥＬ信号を入力するようにしても良く、またＬＳＩ内部でＳＥＬ信号を生成するようにしても良い。
【０１０３】
第６の実施形態
図１２は本発明の第６の実施形態の入力回路を示す回路図である。図１２に示す入力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ３１、Ｐ３２と、ＮＭＯＳトランジスタＮ３１〜Ｎ３７と、インバータＩＮＶ３１、ＩＮＶ３２と、抵抗Ｒ３１とを有する。このＬＳＩチップの内部電源ＶＤＤは、ここでは３［Ｖ］であるとする。図１２に示す入力回路は、同一ＬＳＩに内蔵された、上記第５の実施形態の出力回路等の、出力回路に用いられるセレクト信号ＳＥＬを生成する回路である。入力端子ＩＮは、図示しない外部回路あるいは外部回路の電源ＶＣＣに接続され、外部回路の”Ｈ”レベルが内部電源ＶＤＤと同じであるか、内部電源ＶＤＤより高いレベル（例えば５［Ｖ］）であるかを検出するための端子である。
【０１０４】
ＮＭＯＳトランジスタＮ３１は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極が入力端子ＩＮに接続されている。ＮＭＯＳトランジスタＮ３２は、そのゲート電極およびソース電極が接地電源ＧＮＤに接続され、そのドレイン電極がＮＭＯＳトランジスタＮ３１のソース電極に接続されている。抵抗Ｒ３１は、その一端が入力端子ＩＮに接続され、他端がノードＩＮ１に接続されている。ＰＭＯＳトランジスタＰ３１は、そのゲート電極がノードＩＮ１に接続され、そのソース電極が内部電源ＶＤＤに接続され、そのドレイン電極とバルクとが共通接続されている。ＰＭＯＳトランジスタＰ３２は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がノードＩＮ２に接続され、そのソース電極がノードＮ１に接続され、そのバルクがＰＭＯＳトランジスタＰ３１のドレインおよびバルクに接続されている。ＰＭＯＳトランジスタＰ３１および３２のバルクは内部電源ＶＤＤには接続されおらず、これにより入力端子ＩＮから内部電源ＶＤＤに電流が流れ込むのを防止する。
【０１０５】
ＮＭＯＳトランジスタＮ３３〜Ｎ３６は、直列接続されており、それぞれのゲート電極が内部電源ＶＤＤに共通接続されている。この直列回路の一端にあるＮＭＯＳトランジスタＮ３３のドレイン電極はノードＩＮ２に接続されており、また他端にあるＭＯＳトランジスタＮ３６のソース電極は接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ３７は、その第１電極がノードＩＮ２に接続され、その第２電極がノードＩＮ３に接続されている。インバータＩＮＶ３１は、その入力端子がノードＩＮ３に接続され、その出力端子がノードＩＮ４に接続されている。インバータＩＮＶ３２は、その入力端子がノードＩＮ４に接続され、その出力端子が出力端子ＯＵＴに接続されている。
【０１０６】
図１３は同一のＬＳＩ４０（３［Ｖ］の内部電源ＶＤＤ）に内蔵された第６の実施形態の入力回路（図１２参照）および上記第５の実施形態の出力回路４２（図９参照）と、外部電源ＶＣＣで動作する外部回路４３との接続例を示す図であり、（ａ）は外部電源ＶＣＣが５［Ｖ］のときの接続例を示し、（ｂ）は外部電源ＶＣＣが３［Ｖ］のときの接続例を示す。図１３（ａ）においては、出力回路４２の出力端子ＯＵＴに、一端が外部電源ＶＣＣに接続されたプルアップ抵抗Ｒ１の他端を接続する。図１３（ａ）、（ｂ）において出力回路４２の出力端子ＯＵＴは外部回路４３に接続されており、入力回路４１の入力端子ＩＮは外部電源ＶＣＣに接続されている。また入力回路４１の出力端子ＯＵＴは出力回路４２のセレクト入力端子ＳＥＬに接続されている。
【０１０７】
図１４は第６の実施形態の入力回路における入力端子ＩＮへの入力電圧に対する各部のＤＣ特性図である。図１４には、入力端子ＩＮ、出力端子ＯＵＴ、ノードＩＮ２、およびノードＩＮ３の電圧特性を示してある。
【０１０８】
次に、図１２に示す入力回路（図１３における入力回路４１）の動作を説明する。まず、図１３（ａ）のように接続されたときの動作、すなわちＬＳＩチップが５［Ｖ］動作の外部回路に接続されたときの動作を説明する。入力端子ＩＮが５［Ｖ］であり、ノードＩＮ１が内部電源ＶＤＤレベル（３［Ｖ］）以上となるので、ＰＭＯＳトランジスタＰ３１はＯＦＦし、ＰＭＯＳトランジスタＰ３２はＯＮしている。これによりノードＩＮ２は内部電源ＶＤＤレベル（３［Ｖ］）以上となり、ＮＭＯＳトランジスタＮ３７によりノードＩＮ３の電位はＶＤＤ−Ｖｔｈとなる。従ってインバータＩＮＶ３１の出力すなわちノードＩＮ４は”Ｌ”レベル（０［Ｖ］）となり、インバータＩＮＶ３２の出力すなわち出力端子ＯＵＴは”Η”レベル（３［Ｖ］）となる。この出力電圧が図１３における出力回路４２のセレクト入力端子ＳＥＬに入力される。
【０１０９】
次に、図１３（ｂ）のように接続されたときの動作、すなわちＬＳＩチップが３［Ｖ］動作の外部回路に接続されたときの動作を説明する。入力端子ＩＮが３［Ｖ］なので、ＰＭＯＳトランジスタＰ１およびＰ２はともにＯＦＦしており、ＮＭＯＳトランジスタＮ３３〜Ｎ３６の直列回路によりノードＩＮ２は”Ｌ”レベルとなる。ノードＩＮ２が”Ｌ”レベルなので、ＮＭＯＳトランジスタＮ３７がＯＮしており、ノードＩＮ３は”Ｌ”レベルとなる。従ってノードＩＮ４は”Ｈ”レベル（３［Ｖ］）となり、出力端子ＯＵＴは”Ｌ”レベル（０［Ｖ］）となる。
【０１１０】
このように第６の実施形態によれば、入力端子ＩＮを外部回路の電源ＶＣＣに接続し、出力端子ＯＵＴを例えば上記第５の実施形態の出力回路のセレクト入力端子ＳＥＬに接続することにより、外部電源ＶＣＣが５［Ｖ］のときは上記出力回路のセレクト入力端子ＳＥＬを”Η”レベルとすることにより、５［Ｖ］動作の外部回路と上記出力回路とのインターフェースを実現させ、また外部電源ＶＣＣが３［Ｖ］のときはセレクト入力端子ＳＥＬを”Ｌ”レベルとすることにより３［Ｖ］動作の外部回路と上記出力回路とのインターフェースを実現させることができる。すなわち、特に操作を要することなく、５［Ｖ］動作の外部回路と３［Ｖ］動作の外部回路のいずれにも、出力回路をインターフェイスさせることができる。また外部回路の動作電圧が変更されても、同じＬＳＩチップおよびプリント基板を用いることができる。
【０１１１】
尚、図１２に示す入力回路は、上記の出力回路と同じＬＳＩに内蔵されてなくても良い。また電源電圧＝３Ｖに対して、外部入力＝５Ｖで説明したが、他の条件でも構わない。内部電源電圧よりも外部電源電圧が高い条件に対して有効である。
【０１１２】
第７の実施形態
図１５は本発明の第７の実施形態の入力回路を示す回路図である。図１５に示す入力回路は、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ３１、Ｐ３２、Ｐ３８、Ｐ３９と、ＮＭＯＳトランジスタＮ３１〜Ｎ３９と、インバータＩＮＶ３２と、抵抗Ｒ３１とを有する。図１５に示す入力回路は、図１２の入力回路において、ＰＭＯＳトランジスタＰ３８、Ｐ３９と、ＮＭＯＳトランジスタＮ３８、Ｎ３９とを設け、インバータＩＮＶ３１を取り外したものである。出力回路および外部回路との接続は、上記第６の実施形態と同じとする（図１３参照）。
【０１１３】
ＮＭＯＳトランジスタＮ３８は、そのゲートがノードＩＮ３に接続され、そのドレイン電極がノードＩＮ４に接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＰＭＯＳトランジスタＰ３８は、そのゲート電極がノードＩＮ３に接続され、そのドレイン電極がノードＩＮ４に接続され、そのソース電極およびバルクがノードＳＰＮに接続されている。ＰＭＯＳトランジスタＰ３８のバルクは内部電源ＶＤＤには接続されていない。ＰＭＯＳトランジスタＰ３９は、そのゲートが出力端子ＯＵＴに接続され、そのドレイン電極がノードＳＰＮに接続され、そのソース電極が内部電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ３９は、そのゲート電極が出力端子ＯＵＴに接続され、そのドレイン電極が内部電源ＶＤＤに接続され、そのソース電極がノードＳＰＮに接続されている。
【０１１４】
図１６は第７の実施形態の入力回路における入力端子ＩＮへの入力電圧に対する各部のＤＣ特性図であり、（ａ）は入力端子ＩＮ、出力端子ＯＵＴ、ノードＩＮ３、およびノードＳＰＮの電圧特性、（ｂ）は電源電流特性（内部電源ＶＤＤに対する消費電流特性）を示す。
【０１１５】
次に、図１５に示す入力回路の動作は、図１２に示した入力回路の動作とほぼ同じである。ただし以下に説明する点が異なる。
【０１１６】
入力端子ＩＮが５［Ｖ］の外部電源ＶＣＣに接続されたとき、ノードＩＮ３の電位はＶＤＤ−Ｖｔｈとなるので、ＮＭＯＳトランジスタＮ３８はＯＮし、出力端子ＯＵＴは”Η”レベル（３［Ｖ］）となる。出力端子ＯＵＴが”Η”レベルなので、ＰＭＯＳトランジスタＰ３９はＯＦＦしており、ＮＭＯＳトランジスタＮ３９はＯＮしており、ノ一ドＳＰＮの電位はＶＤＤ−Ｖｔｈとなる。従ってノードＩＮ３とノードＳＰＮの電位がともにＶＤＤ−Ｖｔｈとなり、ＰＭＯＳトランジスタＰ３８を確実にＯＦＦさせることができるので、内部電源電位ＶＤＤからＰＭＯＳトランジスタＰ３８およびＮＭＯＳトランジスタＮ３８を経由して接地電源ＧＮＤに電流が流れ込むことを防止することができる。また入力端子ＩＮが３［Ｖ］の外部電源ＶＣＣに接続されたときは、ＮＭＯＳトランジスタＮ３８、Ｎ３９はＯＦＦし、ＰＭＯＳトランジスタＰ３８、Ｐ３９はＯＮしている。
【０１１７】
このように第７の実施形態によれば、入力端子ＩＮを外部回路の電源ＶＣＣに接続し、出力端子ＯＵＴを例えば第５の実施形態の出力回路のセレクト入力端子ＳＥＬに接続することにより、外部電源ＶＣＣが５［Ｖ］のときは上記出力回路のセレクト入力端子ＳＥＬを”Η”レベルとすることにより、５［Ｖ］動作の外部回路と上記出力回路とのインターフェースを実現させ、また外部電源ＶＣＣが３［Ｖ］のときはセレクト入力端子ＳＥＬを”Ｌ”レベルとすることにより３［Ｖ］動作の外部回路と上記出力回路とのインターフェースを実現させることができる。すなわち、特に操作を要することなく、５［Ｖ］動作の外部回路と３［Ｖ］動作の外部回路のいずれにも、出力回路をインターフェイスさせることができる。また外部回路の動作電圧が変更されても、同じＬＳＩチップおよびプリント基板を用いることができる。また内部電源ＶＤＤから接地電源ＧＮＤへの電流の流れ込みを防止することができる。
【０１１８】
尚、図１５に示す入力回路は、上記の出力回路と同じＬＳＩに内蔵されてなくても良い。
【０１１９】
第８の実施形態
図１７は本発明の第８の実施形態の入力回路を示す回路図である。図１７に示す入力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７と、インバータＩＮＶ２とを有する。このＬＳＩチップの内部電源ＶＤＤは、ここでは３［Ｖ］であるとする。入力端子ＩＮは、外部から信号電圧が入力される端子である。この入力信号の”Ｈ”レベルは、ここでは５［Ｖ］であるとする。また出力端子ＯＵＴはこのＬＳＩチップに内蔵された他の回路に接続されている。インバータＩＮＶ２は、その入力端子が出力端子ＯＵＴに接続され、その出力端子が内部ノードＯＵＴＮに接続されている。
【０１２０】
ＮＭＯＳトランジスタＮ１は、そのゲート電極およびソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ２は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極が入力端子ＩＮに接続され、そのソース電極がＮＭＯＳトランジスタＮ１のドレイン電極に接続されている。ＮＭＯＳトランジスタＮ３は、そのゲート電極がノードＯＵＴＮに接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ４は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極が内部ノードＧに接続され、そのソース電極がＮＭＯＳトランジスタＮ３のドレイン電極に接続されている。
【０１２１】
ＰＭＯＳトランジスタＰ１は、そのゲート電極およびソース電極が内部電源ＶＤＤに接続され、そのドレイン電極が内部ノードＳに接続されている。ＰＭＯＳトランジスタＰ２は、そのゲート電極がノードＧに接続され、そのドレイン電極が入力端子ＩＮに接続され、そのソース電極がノードＳに接続されている。ＰＭＯＳトランジスタＰ３は、そのゲート電極がノードＧに接続され、そのソース電極がノードＳに接続されている。ＰＭＯＳトランジスタＰ４は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がノードＧに接続され、そのソース電極が入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ５は、そのゲート電極が内部電源ＶＤＤに接続され、そのソース電極が入力端子ＩＮに接続されている。
【０１２２】
ＮＭＯＳトランジスタＮ７は、そのゲート電極が内部電源ＶＤＤに接続され、その第１電極（ドレイン電極またはソース電極）が入力端子ＩＮに接続され、その第２電極（ソース電極またはドレイン電極）が出力端子ＯＵＴに接続されている。ＰＭＯＳトランジスタＰ７は、そのゲート電極がノードＧに接続され、その第１電極（ドレイン電極またはソース電極）が出力端子ＯＵＴに接続され、その第２電極（ソース電極またはドレイン電極）が入力端子ＩＮに接続されている。ＰＭＯＳトランジスタＰ６は、そのゲート電極およびソース電極が内部電源ＶＤＤに接続され、ドレイン電極が出力端子ＯＵＴに接続されている。
【０１２３】
ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、Ｐ５、Ｐ７は共通のバルク（基板）Ｂに形成されている。このフローティングバルクＢは、内部電源ＶＤＤおよび接地電源ＧＮＤのいずれにも接続されていないＮウエルである。ＰＭＯＳトランジスタＰ３、Ｐ５のドレイン電極はフローティングバルクＢに接続されている。ＰＭＯＳトランジスタＰ１、Ｐ６、Ｐ２１のバルクは内部電源ＶＤＤに接続されており、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７のバルクは接地電源ＧＮＤに接続されている。
【０１２４】
入力端子ＩＮには、ＰＭＯＳトランジスタＰ２のドレイン電極と、Ｐ４、Ｐ５の各ソース電極と、Ｐ７の第２電極と、ＮＭＯＳトランジスタＮ２のドレイン電極と、Ｎ７の第１電極と、インバータＩＮＶ２の入力端子とが接続されている。
【０１２５】
ノードＧには、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ７の各ゲート電極と、Ｐ４のソース電極と、ＮＭＯＳトランジスタＮ３のドレイン電極とが接続されている。ノードＳには、ＰＭＯＳトランジスタＰ１のドレイン電極と、Ｐ２、Ｐ３の各ソース電極とが接続されている。出力端子ＯＵＴには、ＰＭＯＳトランジスタＰ６のドレイン電極と、Ｐ７の第１電極と、ＮＭＯＳトランジスタＮ７の第２電極と、インバータＩＮＶ２の入力端子とが接続されている。
【０１２６】
次に、図１７に示す入力回路の動作を説明する。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のとき、ＮＭＯＳトランジスタＮ７はＯＮしており、出力端子ＯＵＴは”Ｌ”レベルとなる。出力端子ＯＵＴが”Ｌ”レベルなので、インバータＩＮＶ２の出力は”Η”レベルとなり、これによりＮＭＯＳトランジスタＮ３はＯＮしており、従ってＮ４もＯＮしている。ＮＭＯＳトランジスタＮ３およびＮ４がＯＮしているので、ノードＧは”Ｌ”レベルとなっている。ノードＧと入力端子ＩＮがともに”Ｌ”レベル（０［Ｖ］）なので、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ５、Ｐ７はＯＦＦしている。またノードＳの電位はＶｔｈ以下となっており、ＰＭＯＳトランジスタＰ３もＯＦＦしている。
【０１２７】
次に入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）から５［Ｖ］に変化すると、出力端子ＯＵＴは内部電源ＶＤＤレベルに変化する。入力端子ＩＮがＶｔｈ（ＮＭＯＳトランジスタのしきい値であり、かつＰＭＯＳトランジスタのしきい値の絶対値）まで上昇すると、ノードＧが”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ７がターンＯＮする。またＮＭＯＳトランジスタＮ７は、入出力端子ＹＰＡＤの電位が３［Ｖ］−Ｖｔｈ以下であるときＯＮしており、３［Ｖ］−Ｖｔｎ以上となるとターンＯＦＦする。従って、入力端子ＩＮが３［Ｖ］まで上昇したとき、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７により、出力端子ＯＵＴは３［Ｖ］−Ｖｔｈではなく３Ｖ［Ｖ］まで上昇する。
【０１２８】
また入力端子ＩＮがＶｔｈまで上昇したとき、ノードＧが”Ｌ”レベルなので、ＰＭＯＳトランジスタＰ２がターンＯＮする。ＰＭＯＳトランジスタＰ２のターンＯＮにより、ノードＳは入力端子ＩＮと同じ電位に上昇し、これによりＰＭＯＳトランジスタＰ３もターンＯＮする。またＰＭＯＳトランジスタＰ２およびＰ３のターンＯＮにより、フローティングバルクＢは入力端子ＩＮと同じ電位となる。ＰＭＯＳトランジスタＰ３は、フローティングバルクＢの電位を３［Ｖ］まで確実に上昇させ、ＰＭＯＳトランジスタＰ２の動作をより安定させるために設けられたものである。
【０１２９】
入力端子ＩＮおよび出力端子ＯＵＴが３［Ｖ］に上昇すると、インバータＩＮＶ２の出力が”Ｈ”レベルから”Ｌ”レベルに変化し、これによりＮＭＯＳトランジスタＮ３がターンＯＦＦする。しかし、ノードＧは”Ｌ”レベルのままである。
【０１３０】
このあと、プルアップ抵抗Ｒ１により、入出力端子ＹＰＡＤは外部電源ＶＣＣレベル（５［Ｖ］）まで上昇する。入出力端子ＹＰＡＤが３［Ｖ］＋Ｖｔｈに上昇すると、ＰＭＯＳトランジスタΡ４、Ｐ５がターンＯＮする。ＰＭＯＳトランジスタＰ４のターンＯＮにより、ノードＧは”Ｌ”レベルから入力端子ＩＮと同じ電位に変化する。ノードＧと入力端子ＩＮとが同じ電位になることにより、ＰＭＯＳトランジスタＰ７がターンＯＦＦする。またノードＧとノードＳとが同じ電位になることにより、ＰＭＯＳトランジスタＰ２およびＰ３がターンＯＦＦする。またＰＭＯＳトランジスタＰ５のターンＯＮにより、フローティングバルクＢの電位は入力端子ＩＮと同じ電位となる。
【０１３１】
そして、入力端子ＩＮが最終的に５［Ｖ］となったとき、ノードＧおよびフローティングバルクＢも５［Ｖ］となる。もしも、ＰＭＯＳトランジスタＰ７がターンＯＦＦする前に、出力端子ＯＵＴの電位が３［Ｖ］＋Ｖｔｈよりも高くなったときには、ＰＭＯＳトランジスタＰ６がターンＯＮして、出力端子ＯＵＴの電位を３［Ｖ］＋Ｖｔｈにクランプする。またもしも、入力端子ＩＮの電位が、−Ｖｔｈよりも低くなったときには、ＮＭＯＳトランジスタＮ１がターンＯＮして、入力端子ＩＮの電位を−Ｖｔｈにクランプする。またもしも、入力端子ＩＮおよびノードＳの電位が、３［Ｖ］＋Ｖｔｈよりも高くなったときには、ＰＭＯＳトランジスタＰ１がターンＯＮして、入力端子ＩＮの電位を３［Ｖ］＋Ｖｔｈにクランプする。また、ＮＭＯＳトランジスタＮ２、Ｎ４は、入力端子ＩＮおよびノードＧが５［Ｖ］となったときに、この５［Ｖ］がＮＭＯＳトランジスタＮ１、Ｎ４のソース／ドレイン間にかからないようにするために設けられたものであり、このＮＭＯＳトランジスタＮ２、Ｎ４により、耐圧の弱いプロセスにも対応することができる。
【０１３２】
また、入力端子ＩＮが５［Ｖ］に保持されているときに、ＰＭＯＳトランジスタＰ２およびＰ３がＯＦＦしていることにより、ＰＭＯＳトランジスタＰ１のドレイン電極（ノードＳ）はハイインピーダンスとなっており、ノードＳおよびＰＭＯＳトランジスタＰ１のバルクを通して、入力端子ＩＮから内部電源ＶＤＤにリーク電流が流れてしまうことはない。またフローティングバルクＢは内部電源ＶＤＤには接続していないので、フローティングバルクＢから内部電源ＶＤＤにリーク電流が流れてしまうこともない。
【０１３３】
このように第８の実施形態によれば、入力端子ＩＮに５［Ｖ］の電位が入力されても、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７により電流の流れ込みは発生しない。
【０１３４】
尚、電源電圧＝３Ｖに対して、外部入力＝５Ｖで説明したが、他の条件でも構わない。内部電源電圧よりも外部電源電圧が高い条件に対して有効である。
【０１３５】
第９の実施形態
図１８は本発明の第９の実施形態の入力回路を示す回路図である。図１８に示す入力回路は、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ７、Ｐ２１と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７と、インバータＩＮＶ２とを有する。図１８において、図１７と共通する部分については同一符号を付してある。
【０１３６】
図１８に示す入力回路は、図１７の入力回路において、ＰＭＯＳトランジスタＰ２１を設けたものである。ＰＭＯＳトランジスタＰ２１は、そのゲート電極が接地電源ＧＮＤに接続され、そのドレイン電極が出力端子ＯＵＴに接続され、そのソース電極が内部電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ２１は、入力端子ＩＮが高インピーダンス（開放）となったときに、出力端子ＯＵＴをプルアップし、出力端子ＯＵＴのレベルを内部電源ＶＤＤレベル（３［Ｖ］）に確定するために設けられたものである。
【０１３７】
次に、図１８に示す出力回路の動作は、図１７に示した第８の実施形態の入力回路の動作とほぼ同じである。ただし、以下に説明する動作、すなわち入力端子ＩＮが高インピーダンスになったときの動作が図１７の入力回路とは異なる。
【０１３８】
ＰＭＯＳトランジスタＰ８は、常時ＯＮしているが、その相互コンダクタンスは小さく、プルアップ抵抗と同じ動作をする。入力端子ＩＮが高インピーダンスになったとき、出力端子ＯＵＴは、フローティングとはならずに、ＰＭＯＳトランジスタＰ８により内部電源ＶＤＤレベルにプルアップされる。また入力端子ＩＮの電位が５［Ｖ］に保持されたときには、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７がＯＦＦすることにより、ＰＭＯＳトランジスタＰ８を介して入力端子ＩＮから内部電源ＶＤＤに電流が流れ込むことはない。
【０１３９】
このように第９の実施形態によれば、入力端子ＩＮが高インピーダンスになった場合に、出力端子ＯＵＴを内部電源ＶＤＤレベルとすることができるため、内部回路への入力信号レベルを確定できる。また、入力端子ＩＮに５［Ｖ］の電位が入力されても、ＰＭＯＳトランジスタＰ７、ＮＭＯＳトランジスタＮ７により、ＰＭＯＳトランジスタＰ２１を経由しての電流の流れ込みは発生しない。
【０１４０】
第１０の実施形態
図１９は本発明の第１０の実施形態の入力回路を示す回路図である。図１９に示す入力回路は、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７、Ｎ２１と、インバータＩＮＶ２とを有する。図１９において、図１７と共通する部分については同一符号を付してある。
【０１４１】
図１９に示す入力回路は、図１７の入力回路において、ＮＭＯＳトランジスタＮ２１を設けたものである。ＮＭＯＳトランジスタＮ２１は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極が出力端子ＯＵＴに接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ２１は、入力端子ＩＮが高インピーダンス（開放）となったときに、出力端子ＯＵＴをプルダウンし、出力端子ＯＵＴのレベルを接地電源ＧＮＤレベル（０［Ｖ］）に確定するための設けられたものである。
【０１４２】
次に、図１９に示す入力回路の動作は、図１７に示した第８の実施形態の入力回路の動作とほぼ同じである。ただし、以下に説明する動作、すなわち入力端子ＩＮが高インピーダンスになったときの動作が図１７の入力回路とは異なる。
【０１４３】
ＮＭＯＳトランジスタＮ２２は、常時ＯＮしているが、その相互コンダクタンスは小さく、プルダウン抵抗と同じ動作をする。入力端子ＩＮが高インピーダンスになったとき、出力端子ＯＵＴは、フローティングとはならずに、ＮＭＯＳトランジスタＮ２１により接地電源ＧＮＤレベル（０［Ｖ］）に確定される。
【０１４４】
このように第１０の実施形態によれば、入力端子ＩＮが高インピーダンスになったとき、ＮＭＯＳトランジスタＮ２１により出力端子ＯＵＴを接地電源レベルＧＮＤとすることができるため、内部回路への入力信号レベル確定できる。また、入力端子ＩＮに５［Ｖ］の電位が入力されても、ＰＭＯＳトランジスタＰ６、Ｐ７、ＮＭＯＳトランジスタＮ７により、出力端子ＯＵＴは内部電源ＶＤＤレベルとなり、ＮＭＯＳトランジスタＮ２１のドレイン電極、ゲート電極、ソース電極間に対して５［Ｖ］の電位差は生じないため、耐圧の弱いプロセスに有効である。
【０１４５】
第１１の実施形態
図２０は本発明の第１１の実施形態の入力回路を示す回路図である。図２０に示す入力回路は、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ７、Ｐ２２と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７、Ｎ２２と、インバータＩＮＶ２とを有する。図２０において、図１７と共通する部分については同一符号を付してある。
【０１４６】
図２０に示す入力回路は、図１７の入力回路において、ＰＭＯＳトランジスタＰ２２と、ＮＭＯＳトランジスタＮ２２とを設けたものである。ＮＭＯＳトランジスタＮ２２は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がノードＡ１に接続され、そのソース電極が入力端子ＩＮに接続され、そのバルクは接地電源ＧＮＤに接続されている。ＰＭＯＳトランジスタＰ２２は、そのゲート電極がノードＡ１に接続され、そのドレイン電極が入力端子ＩＮに接続され、そのソース電極が内部電源ＶＤＤに接続されている。このＰＭＯＳトランジスタＰ２２のバルクはフローティングバルクＢである。
【０１４７】
次に、図２０に示す入力回路の動作は、図１７に示した第８の実施形態の入力回路の動作とほぼ同じである。ただし、以下に説明する動作、すなわち入力端子ＩＮが高インピーダンスになったときの動作が図１７の入力回路とは異なる。
【０１４８】
図２１は図２０に示す入力回路において入力端子ＩＮが０［Ｖ］または５［Ｖ］から高インピーダンスに変化したときの入力端子ＩＮとノードＡ１の動作タイミング図（電圧波形図）であり、（ａ）は入力端子ＩＮが０［Ｖ］から高インピーダンスに変化したときの電圧波形図、（ｂ）は入力端子ＩＮが５［Ｖ］から高インピーダンスに変化したときの電圧波形図である。図２１を用いて入力端子ＩＮが高インピーダンスになったときの動作を説明する。まず、入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）から高インピーダンスとなったときの動作を説明する。入力端子ＩＮが”Ｌ”レベル（０［Ｖ］）のとき、ＮＭＯＳトランジスタＮ２２はＯＮしており、ノ一ドΑ１は”Ｌ”レベル（０［Ｖ］）となっている。またＰＭＯＳトランジスタＰ２２は、ＯＮしているがプルアップ抵抗のように動作し、Ｐ２２のソース／ドレイン間には、電圧ＶＤＤがかかっている。
【０１４９】
そして入力端子ＩＮが０［Ｖ］から高インビーダンスとなると、ＰＭＯＳトランジスタＰ２２により入力端子ＩＮは内部電源ＶＤＤレベル（３［Ｖ］）に変化し、出力端子ＯＵＴも３［Ｖ］に変化する。またノードΑ１の電位はＮＭＯＳトランジスタＮ２２によりＶＤＤ−Ｖｔｈとなる。
【０１５０】
次に、入力端子ＩＮが５［Ｖ］から高インピーダンスとなったときの動作を説明する。入力端子ＩＮが５［Ｖ］のとき、ノードΑ１はＶＤＤ−Ｖｔｈとなっている。ＰＭＯＳトランジスタＰ２２は、ＯＮしているがプルダウン抵抗のように動作し、Ｐ２２のドレイン／ソース間には電圧５［Ｖ］−ＶＤＤがかかっている。また出力端子ＯＵＴは内部電源ＶＤＤレベル（３［Ｖ］）となっている。
【０１５１】
そして入力端子ＩＮが５［Ｖ］から高インビーダンスとなると、ＰＭＯＳトランジスタＰ２２により入力端子ＩＮは内部電源ＶＤＤレベル（３［Ｖ］）に変化する。
【０１５２】
また、入力端子ＩＮが５［Ｖ］に保持されているときには、ＰＭＯＳトランジスタＰ２２を、ＰＭＯＳトランジスタＰ２〜Ｐ５、Ｐ７と共通のフローティングバルクＢに形成しているので、ＰＭＯＳトランジスタＰ２２のバルクを介して入力端子ＩＮから内部電源ＶＤＤに電流が流れ込むことはない。
【０１５３】
このように第１１の実施形態によれば、入力端子ＩＮが高インピーダンスになった場合に、入力端子ＩＮ（外部信号）と出力端子ＯＵＴ（内部信号）のどちらとも内部電源ＶＤＤレベルとなる。また、入力端子ＩＮに５［Ｖ］が入力された場合でも、ＰＭＯＳトランジスタΡ２２のバルクはＰＭＯＳトランジスタＰ２〜Ｐ５、Ｐ７と共通のフローティングバルクＢであるため、バルクへの電流の流れ込みは発生せず、ドレイン電極（５［Ｖ］）とゲート電極（ＶＤＤ−Ｖｔｈ）間にも５［Ｖ］の電位差は生じない。従って電位差に対する耐圧の弱いプロセスに有効である。
【０１５４】
第１２の実施形態
図２２は本発明の第１２の実施形態の入力回路を示す回路図である。図２２に示す入力回路は、ＬＳＩチップに内蔵されており、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７、Ｎ２３、Ｎ２４と、インバータＩＮＶ２とを有する。図２２において、図１７と共通する部分については同一符号を付してある。
【０１５５】
図２２に示す入力回路は、図１７の入力回路において、ＮＭＯＳトランジスタＮ２３とＮ２４とを設けたものである。
【０１５６】
ＮＭＯＳトランジスタＮ２３は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がノードＡ２に接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ２４は、そのゲート電極が内部電源ＶＤＤにに接続され、そのドレイン電極が入力端子ＩＮに接続され、そのソース電極がノードＡ２に接続されている。すなわち入力端子ＩＮと接地電源ＧＮＤの間に、ＮＭＯＳトランジスタＮ２３、Ｎ２４が直列に設けられている。
【０１５７】
次に、図２２に示す入力回路の動作は、図１７に示した第８の実施形態の入力回路の動作とほぼ同じである。ただし、以下に説明する動作、すなわち入力端子ＩＮが高インピーダンスになったときの動作が図１７の入力回路とは異なる。
【０１５８】
ＮＭＯＳトランジスタＮ２３およびＮ２４は、常時ＯＮしているが、その相互コンダクタンスは小さく、プルダウン抵抗と同じ動作をする。入力端子ＩＮが高インピーダンスになったとき、入力端子ＩＮは、フローティングとはならずに、ＮＭＯＳトランジスタＮ２３、Ｎ２４により接地電源ＧＮＤレベル（０［Ｖ］）に確定され、またこれにより出力端子ＯＵＴも０［Ｖ］に確定される。
【０１５９】
このように第１２の実施形態によれば、入力端子ＩＮが高インピーダンスになった場合に、入力端子ＩＮ（外部信号）と出力端子ＯＵＴ（内部信号）のどちらとも接地電源ＧＮＤレベルとなる。また、入力端子ＩＮに５［Ｖ］が入力された場合でも、ＮＭＯＳトランジスタＮ２３とＮ２４とで分圧してノ一ドＡ２の電位を決定することにより、ＮＭＯＳトランジスタＮＮ２３のソース／ドレイン間において５［Ｖ］の電位差は生じないので、電位差に対する耐圧の弱いプロセスに有効である。
【０１６０】
第１３の実施形態
図２３は本発明の第１３の実施形態の入力回路を示す回路図である。図２３に示す入力回路は、入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰ１〜Ｐ７と、ＮＭＯＳトランジスタＮ１〜Ｎ４、Ｎ７、Ｎ２３、Ｎ２４と、インバータＩＮＶ２とを有する。図２３において、図１７と共通する部分については同一符号を付してある。
【０１６１】
図２３に示す入力回路は、図１７の入力回路において、ＮＭＯＳトランジスタＮ１に並列に、ＮＭＯＳトランジスタＮ２３を設けたものである。ＮＭＯＳトランジスタＮ２３は、そのゲート電極が内部電源ＶＤＤに接続され、そのドレイン電極がノードＡ２に接続され、そのソース電極が接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮ１のドレイン電極、およびＮＭＯＳトランジスタＮ２のソース電極は、ノードＡ２に接続されている。
【０１６２】
次に、図２３に示す入力回路の動作は、図１７に示した第８の実施形態の入力回路の動作とほぼ同じである。ただし、以下に説明する動作、すなわち入力端子ＩＮが高インピーダンスになったときの動作が図１７の入力回路とは異なる。
【０１６３】
ＮＭＯＳトランジスタＮ１およびＮ２３は、常時ＯＮしているが、Ｎ２３の相互コンダクタンスは小さい。Ｎ１およびＮ２３の直列回路は、プルダウン抵抗と同じ動作をする。入力端子ＩＮが高インピーダンスになったとき、入力端子ＩＮは、フローティングとはならずに、ＮＭＯＳトランジスタＮ１、Ｎ２３により接地電源ＧＮＤレベル（０［Ｖ］）に確定され、またこれにより出力端子ＯＵＴも０［Ｖ］に確定される。
【０１６４】
このように第１３の実施形態によれば、入力端子ＩＮが高インピーダンスになった場合に、入力端子ＩＮ（外部信号）と出力端子ＯＵＴ（内部信号）のどちらとも接地電源ＧＮＤレベルとなる。また、入力端子ＩＮに５［Ｖ］が入力された場合でも、ＮＭＯＳトランジスタΝ２とＮ２３で分圧してノ一ドＡ２の電位を決定することにより、ＮＭＯＳトランジスタΝ２３のソース／ドレイン間において５［Ｖ］の電位差は生じないため、電位差に対する耐圧の弱いプロセスに有効である。また、上記第１２の実施形態よりも少ないトランジスタで同等の機能を実現できる。
【０１６５】
【発明の効果】
以上説明したように本発明の出力回路、入力回路、および入出力回路によれば、内部電源電圧まで高速に動作させることができるという効果がある。また内部電源への電流の流れ込みを防止して低消費電力化を実現できるという効果がある。また耐圧の弱いプロセスに対応することができるという効果がある。またインターフェイスする内部回路または外部回路に対して充分なＶＩＨマージンを確保することができるという効果がある。さらに内部電源よりも高い外部電源と、内部電源と同じレベルの外部電源のいずれにもインターフェースすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の入出力回路を示す回路図である。
【図２】本発明の第１の実施形態の入出力回路における動作タイミング図である。
【図３】本発明の第２の実施形態の出力回路を示す回路図である。
【図４】本発明の第２の実施形態の出力回路における動作タイミング図である。
【図５】本発明の第３の実施形態の出力回路を示す回路図である。
【図６】本発明の第３の実施形態の出力回路における動作タイミング図である。
【図７】本発明の第４の実施形態の出力回路を示す回路図である。
【図８】本発明の第４の実施形態の出力回路における動作タイミング図である。
【図９】本発明の第５の実施形態の出力回路を示す回路図である。
【図１０】本発明の第５の実施形態の出力回路の外部との接続例を示す図である。
【図１１】本発明の第５の実施形態の出力回路における動作タイミング図である。
【図１２】本発明の第６の実施形態の入力回路を示す回路図である。
【図１３】本発明の第６の実施形態の入力回路の外部との接続例を示す図である。
【図１４】本発明の第６の実施形態の入力回路のＤＣ特性を示す図である。
【図１５】本発明の第７の実施形態の入力回路を示す回路図である。
【図１６】本発明の第７の実施形態の入力回路のＤＣ特性を示す図である。
【図１７】本発明の第８の実施形態の入力回路を示す回路図である。
【図１８】本発明の第９の実施形態の入力回路を示す回路図である。
【図１９】本発明の第１０の実施形態の入力回路を示す回路図である。
【図２０】本発明の第１１の実施形態の入力回路を示す回路図である。
【図２１】本発明の第１１の実施形態の入力回路における動作タイミング図である。
【図２２】本発明の第１２の実施形態の入力回路を示す回路図である。
【図２３】本発明の第１３の実施形態の入力回路を示す回路図である。
【図２４】従来の入力回路を示す回路図である。
【図２５】従来の入力回路における動作タイミング図である。
【図２６】従来の出力回路を示す回路図である。
【図２７】従来の出力回路における動作タイミング図である。
【符号の説明】
Ｐ１〜Ｐ９，Ｐ３１，Ｐ３２，Ｐ３８，Ｐ３９  ＰＭＯＳトランジスタ、  Ｎ１〜Ｎ８，Ｎ３１〜Ｎ３９  ＮＭＯＳトランジスタ、  ＤＬ１  遅延回路、  ＩＮＶ１〜ＩＮＶ４，ＩＮＶ３１，ＩＮＶ３２  インバータ、  １  ＮＡＮＤゲート、  ２，３  ＮＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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