(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、…、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧２の整数）の実質的に電圧降下のないスイッチング素子と、
第ｍコンデンサ（ｍ＝１、２、…、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、
前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、
第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わる際、及び、第（ｍ＋１）スイッチング素子がＯＦＦからＯＮに切り換わる際には、第ｍスイッチング素子がＯＦＦであり、また、第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、第ｍスイッチング素子がＯＦＦからＯＮに切り換わる際には、第（ｍ＋１）スイッチング素子がＯＦＦであることを特徴とする昇圧回路。
【請求項２】
入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、…、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧４の整数）の実質的に電圧降下のないスイッチング素子と、
第ｍコンデンサ（ｍ＝１、２、…、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、
前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、
前記ｎが奇数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に前記ｎが奇数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第１制御信号を与えるとともに、
前記ｎが偶数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に、前記第１制御信号とは異なる、前記ｎが偶数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第２制御信号を与えることを特徴とする昇圧回路。
【請求項３】
請求項１または請求項２に記載の昇圧回路を備えたことを特徴とする機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧を昇圧して出力する昇圧回路に関するものである。
【０００２】
【従来の技術】
昇圧回路の第１従来例を図９に示す。同図において、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、Ｄ１及びＤ２はダイオード、Ｃ１及びＣ２はコンデンサであって、コンデンサＣ１、Ｃ２の一端は直列接続されたダイオードＤ１、Ｄ２のカソード側にそれぞれ接続されており、コンデンサＣ１、Ｃ２の他端はクロック入力端子４、基準電位接続端子３にそれぞれ接続されている。
【０００３】
以上の構成の昇圧回路では、入力端子１を電源電圧ＶＣＣに接続し、基準電位接続点３をグランド電位に接続し、クロック入力端子４にハイレベルがＶＣＣで、ローレベルが０のクロックＣＬＫ１を与えることによって、以下に示すような動作をする。尚、ダイオードＤ１、Ｄ２の順方向降下電圧をＶＦとする。
【０００４】
まず、クロックＣＬＫ１が０のときは、コンデンサＣ１、Ｃ２にそれぞれ電荷が蓄えられて、Ａ１点の電位はＶＣＣ−ＶＦ、Ｂ１点の電位はＶＣＣ−２ＶＦとなる。次に、クロックＣＬＫ１がＶＣＣになったときは、コンデンサの電荷保存則により、Ａ１点の電位は２ＶＣＣ−ＶＦとなるが、ダイオードＤ１によりコンデンサＣ１に蓄えられた電荷が電源電圧ＶＣＣ側へ放出することはなく、すぐに、Ａ１点の電位＝Ｂ１点の電位＋ＶＦとなるようにコンデンサＣ１に蓄えられた電荷がコンデンサＣ２に移動して、Ｂ１点の電位が上昇する（Ａ１点の電位は２ＶＣＣ−ＶＦより低くなる）。その後は、クロックＣＬＫ１が０になっても、ダイオードＤ２によりＢ１点の電位は維持される。このようにして、Ｂ１点の電位はクロックが立ち上がる毎に上昇し、２（ＶＣＣ−ＶＦ）に漸近していき、出力端子２からは２（ＶＣＣ−ＶＦ）の電圧が出力される（図１０参照）。
【０００５】
昇圧回路の第２従来例を図１１に示す。同図において、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、Ｐ１、Ｐ２、及び、Ｐ３はｐチャネルＭＯＳ型ＦＥＴ（以下、ｐＭＯＳと略記する）、Ｎ１はｎチャネルＭＯＳ型ＦＥＴ（以下、ｎＭＯＳと略記する）、Ｃ１及びＣ２はコンデンサである。
【０００６】
そして、ｐＭＯＳＰ１、Ｐ２は、ｐＭＯＳＰ１を入力端子１側にし、ｐＭＯＳＰ２を出力端子２側にして、入力端子１と出力端子２との間に直列に接続されており、ｐＭＯＳＰ３とｎＭＯＳＮ１は、ｐＭＯＳＰ３を入力端子１側にｎＭＯＳＮ１を基準電位接続端子３側にして、入力端子１と基準電位接続端子３との間に直列に接続されている。また、コンデンサＣ１はｐＭＯＳＰ１とｐＭＯＳＰ２との接続点とｐＭＯＳＰ３とｎＭＯＳＮ１との接続点との間に接続されており、コンデンサＣ２は出力端子２と基準電位接続端子３との間に接続されている。また、ｐＭＯＳＰ１、Ｐ２、Ｐ３、及び、ｎＭＯＳＮ１のゲートにはクロック入力端子４が接続されており、ｐＭＯＳＰ１のゲートについては不図示の反転回路を介して接続されている。
【０００７】
以上の構成の昇圧回路では、入力端子１を電源電圧ＶＣＣに接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４に所定のクロックＣＬＫ２を与えることによって、以下に示すような動作をする。
【０００８】
まず、クロックＣＬＫ２がハイレベルであるときは、ｐＭＯＳＰ１及びｎＭＯＳＮ１がＯＮ、ｐＭＯＳＰ２、Ｐ３がＯＦＦであり、コンデンサＣ１に電荷が蓄えられて、Ａ２点の電位はＶＣＣとなる。一方、クロックＣＬＫ２がローレベルであるときは、ｐＭＯＳＰ２、Ｐ３がＯＮ、ｐＭＯＳＰ１及びｎＭＯＳＮ１がＯＦＦであり、クロックＣＬＫ２がローレベルであるときにコンデンサＣ１に蓄えられた電荷により、Ａ２点の電位は２ＶＣＣに上昇するが、すぐさま、Ａ２点の電位とＢ２点の電位とが等しくなるように、コンデンサＣ１に蓄えられた電荷がコンデンサＣ２に移動して、Ｂ２点の電位（コンデンサＣ２の電圧）が上昇する（Ａ２点の電位は２ＶＣＣより低くなる）。このようにして、Ｂ２点の電位はクロックＣＬＫ２がハイレベルになる毎に上昇し、２ＶＣＣ−ΔＶ０（−ΔＶ０については後述する）に漸近していき、出力端子２からは２ＶＣＣ−ΔＶ０の電圧が出力される（図１２参照）。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記第１従来例の昇圧回路では、スイッチング素子（ダイオード）での電圧降下分（上記例では２ＶＦ）だけの損失があり、昇圧効率がよくない。また、上記第２従来例の昇圧回路では、スイッチング素子としてＭＯＳ型ＦＥＴを用いており、スイッチング素子での電圧降下は実質的にない（無視できる）ので、第１従来例の昇圧回路ほど昇圧効率は悪くないが、昇圧電圧に損失ΔＶ０が発生する。
【００１０】
この損失ΔＶ０が発生する理由について説明すると、ｐＭＯＳＰ１とｐＭＯＳＰ２とは互いに逆位相でＯＮするが、上記第２従来例の構成では、必ず両者が同時にＯＮしているタイミングが発生してしまい、そのときには、電源電圧ＶＣＣ以上に昇圧されたコンデンサＣ２からｐＭＯＳＰ３、Ｐ１を介して電源電圧ＶＣＣが接続された入力端子１側へ電流が流れ（コンデンサＣ２に蓄えられた電荷が放出し）、その分、コンデンサＣ２の電圧が低下してしまうからである。
【００１１】
尚、実際には、ｐＭＯＳＰ１とｐＭＯＳＰ２だけではなく、ｐＭＯＳＰ３とｎＭＯＳＮ１とを含めた４つのトランジスタが全て同時にＯＮしているタイミングが発生しており、コンデンサＣ１に蓄えられた電荷も放出してしまうので、ｐＭＯＳＰ２、Ｐ３がＯＮ、ｐＭＯＳＰ１、ｎＭＯＳＮ１がＯＦＦの状態に確定したときにはコンデンサＣ１の電圧がＶＣＣより低くなっており、Ａ２点及びＢ２点の電位は２ＶＣＣまで上昇しきれないので、ΔＶ０以上の損失が発生している。
【００１２】
このように、従来の昇圧回路では、昇圧電圧に損失が発生しており、この損失分を補うために、必要以上に昇圧段（１つのスイッチング素子と１つのコンデンサとの組み合わせ）を設けることになり、不経済であるとともに、回路面積も大きくなってしまう。
【００１３】
そこで、本発明は、実質的に電圧損失がない、良好な昇圧効率を有する昇圧回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の昇圧回路では、入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、・・・、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧２の整数）の実質的に電圧降下のないスイッチング素子と、第ｍコンデンサ（ｍ＝１、２、・・・、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わる際、及び、第（ｍ＋１）スイッチング素子がＯＦＦからＯＮに切り換わる際には、第ｍスイッチング素子がＯＦＦであり、また、第ｍコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、第ｍスイッチング素子がＯＦＦからＯＮに切り換わる際には、第（ｍ＋１）スイッチング素子がＯＦＦであることを特徴としている。
【００１５】
以上の構成の昇圧回路において、第ｍコンデンサと第（ｍ＋１）コンデンサとの隣接する２つのコンデンサ、及び、これらのコンデンサに係わる第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との２つのスイッチング素子について着目すると、前段のコンデンサ（第ｍコンデンサ）のスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わるとともに、次段のスイッチング素子（第（ｍ＋１）スイッチング素子）がＯＦＦからＯＮに切り換わることによって、前段のコンデンサから次段のコンデンサ（第（ｍ＋１）コンデンサ）に電荷が転送されるが、この際には、前段のスイッチング素子（第ｍスイッチング素子）がＯＦＦであるので、前段のコンデンサに蓄えられた電荷が次段のコンデンサ以外に放出することはない。
【００１６】
また、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる、前段のスイッチング素子がＯＦＦからＯＮに切り換わる、あるいは、次段のスイッチング素子がＯＮからＯＦＦに切り換わることによって、前段のコンデンサから次段のコンデンサへの電荷の転送が終了するが、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、前段のスイッチング素子がＯＦＦからＯＮに切り換わる際には、次段のスイッチング素子がＯＦＦであることからして、次段のスイッチング素子をＯＮからＯＦＦに切り換えるという動作のみによって、前段のコンデンサから次段のコンデンサへの電荷の転送を終了するので、次段のコンデンサに蓄えられた電荷が前段のコンデンサあるいは電源電圧側へ逆流することはない。
【００１７】
以上より、本発明の構成によれば、最終段のコンデンサ（第ｎコンデンサ）の電圧、すなわち、昇圧回路の出力電圧は、昇圧元電圧（電源電圧、及び、各コンデンサのスイッチング素子に接続されていない側への印加電圧（ハイレベルとローレベルとの差））をＶCCとすると、ｎ×ＶCCとなり、昇圧元電圧の整数倍の電圧が得られ、寄生容量や配線抵抗を無視すれば、昇圧電圧に損失は殆ど発生しない。
また、本発明の昇圧回路では、入力端子と出力端子との間に、第１スイッチング素子を入力端子側にし、第ｎスイッチング素子を出力端子側にして、第１スイッチング素子、第２スイッチング素子、…、第ｎスイッチング素子の順に直列に接続されたｎ個（ｎはｎ≧４の整数）の実質的に電圧降下のないスイッチング素子と、第ｍコンデンサ（ｍ＝１、２、…、ｎ−１）の一端が第ｍスイッチング素子と第（ｍ＋１）スイッチング素子との間に接続されており、第ｎコンデンサの一端が第ｎスイッチング素子の出力端子側に接続されているとともに、その他端が基準電位に接続されるｎ個のコンデンサとを有し、前記ｎ個のスイッチング素子のＯＮ／ＯＦＦの切り換え、及び、前記ｎ個のコンデンサのスイッチング素子に接続されていない側への印加電圧のハイレベル／ローレベルの切り換えを行うことによって、入力端子から入力する電圧を昇圧して出力端子から出力する昇圧回路において、前記ｎが奇数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に前記ｎが奇数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第１制御信号を与えるとともに、前記ｎが偶数であるスイッチング素子の夫々の制御電極を共通接続し、それらの制御電極に、前記第１制御信号とは異なる、前記ｎが偶数である各スイッチング素子のＯＮ／ＯＦＦを制御するための第２制御信号を与えることを特徴としている。
【００１８】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の第１実施形態である昇圧回路の構成を示す図であって、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、５は制御回路、Ｐ１及びＰ２はｐＭＯＳ、Ｃ１及びＣ２はコンデンサである。尚、本第１実施形態においては、コンデンサＣ１の容量≧コンデンサＣ２の容量としている。
【００１９】
そして、ｐＭＯＳＰ１、Ｐ２は、ｐＭＯＳＰ１を入力端子１側にし、ｐＭＯＳＰ２を出力端子２側にして、入力端子１と出力端子２との間に直列に接続されている。また、コンデンサＣ１の一端はｐＭＯＳＰ１とｐＭＯＳＰ２との接続点に接続されており、コンデンサＣ２は出力端子２と基準電位接続端子３との間に接続されている。また、制御回路５は、１つの入力端子Ｉ１と３つの出力端子Ｏ１１、Ｏ１２、Ｏ１３を有しており、入力端子Ｉ１にはクロック入力端子４が接続されており、出力端子Ｏ１１、Ｏ１３にはｐＭＯＳＰ１、Ｐ２のゲートがそれぞれ接続されており、出力端子Ｏ１２にはコンデンサＣ１のｐＭＯＳＰ１とｐＭＯＳＰ２との接続点に接続されていない側が接続されている。
【００２０】
次に、制御回路５の構成を図２に示す。同図において、５１及び５４は抵抗及びコンデンサからなる遅延回路、５２及び５７はＯＲ回路、５３はバッファ回路、５５及び５６は反転回路である。そして、ＯＲ回路５２の２つの入力の一方は入力端子Ｉ１にそのまま接続されており、他方は遅延回路５１を介して入力端子Ｉ１に接続されており、その出力は出力端子Ｏ１１に接続されている。また、バッファ回路５３の入力は遅延回路５１を介して入力端子Ｉ１に接続されており、その出力は出力端子Ｏ１２に接続されている。また、ＯＲ回路５７の２つの入力の一方は遅延回路５４及び反転回路５５を介してバッファ回路５３の出力に接続されており、他方は反転回路５６を介して入力端子Ｉ１に接続されており、その出力は出力端子Ｏ１３に接続されている。尚、バッファ回路５３のハイレベル出力とローレベル出力との間にはＶＣＣの差があるものとし、以降の説明では、ハイレベル出力をＶＣＣ、ローレベル出力を０としている。
【００２１】
以上の構成により、制御回路５の入出力関係は、入力端子Ｉ１に１つのパルスを与えると、図３に示すように、出力端子Ｏ１１からの出力はパルスの立ち上がりと同時にハイレベルとなり、パルスが立ち下がると遅延回路５１による遅延時間Ｔ１の経過後ローレベルとなり、また、出力端子Ｏ１２からの出力はパルスが立ち上がると遅延回路５１による遅延時間Ｔ１の経過後ハイレベル（ＶＣＣ）となり、パルスが立ち下がると遅延回路５１による遅延時間Ｔ１の経過後ローレベル（０）となり、また、出力端子Ｏ１３からの出力はパルスが立ち上がると遅延回路５１による遅延時間Ｔ１及び遅延回路５４による遅延時間Ｔ２の経過後ローレベルとなり、パルスの立ち下がりと同時にハイレベルとなる。
【００２２】
以上の構成の制御回路５を有する図１に示す昇圧回路の入力端子１を電源電圧ＶＣＣに接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４に所定のクロックＣＬＫを与えた際の動作を図４を用いて説明する。
【００２３】
まず、クロックＣＬＫの立ち上がりと同時に、制御回路５の出力端子Ｏ１１からの出力がハイレベルとなって、ｐＭＯＳＰ１がＯＦＦとなり、電源電圧によるコンデンサＣ１の充電を終了する（この時点でコンデンサＣ１の電圧はＶＣＣとなっている）。次に、時間Ｔ１の経過後、制御回路５の出力端子Ｏ１２からの出力がハイレベルとなって、コンデンサＣ１のｐＭＯＳＰ１とｐＭＯＳＰ２との接続点に接続されていない側のＳ点の電位はハイレベル（ＶＣＣ）となり、コンデンサの電荷保存則により、ｐＭＯＳＰ１とｐＭＯＳＰ２との接続点であるＭ点の電位は２ＶＣＣに上昇する。
【００２４】
次に、時間Ｔ２の経過後、制御回路５の出力端子Ｏ１３からの出力がローレベルとなって、ｐＭＯＳＰ２がＯＮとなり、コンデンサＣ２の出力端子２側のＦ点の電位とＭ点の電位とが等しくなるようにコンデンサＣ１、Ｃ２間で電荷が移動するが、このときにはＭ点の電位の方がＦ点の電位よりも低いことはあり得ないので、コンデンサＣ１からコンデンサＣ２へ電荷が移動し、コンデンサＣ２の電圧、すなわち、Ｆ点の電位が上昇する。
【００２５】
そして、クロックＣＬＫの立ち下がりと同時に、制御回路５の出力端子Ｏ１３からの出力がハイレベルとなって、ｐＭＯＳＰ２がＯＦＦとなり、コンデンサＣ２の充電（コンデンサＣ１からコンデンサＣ２への電荷の転送）を終了する。次に、時間Ｔ１の経過後、制御回路５の出力端子Ｏ１１及びＯ１２からの出力がローレベルとなって、ｐＭＯＳＰ１がＯＮとなるとともに、Ｓ点の電位がローレベル（０）に立ち下がり、Ｍ点の電位は一瞬ＶＣＣ以下に低下するが、すぐさま、コンデンサＣ１が電源電圧により充電されてＶＣＣに復帰する。
【００２６】
このようにして、クロックＣＬＫが立ち上がる毎に、Ｆ点の電位は上昇していき、出力端子２からは昇圧元電圧である電源電圧ＶＣＣとコンデンサのスイッチング素子に接続されていない側への印加電圧ＶＣＣとの合計電圧２ＶＣＣの出力が得られ、昇圧電圧に損失は発生しない。この理由は以下に示す通りである。
【００２７】
それは、前段のコンデンサ（コンデンサＣ１）のスイッチング素子（ｐＭＯＳ）に接続されていない側（Ｓ点）の電位をハイレベルにするとともに、後段のスイッチング素子（ｐＭＯＳＰ２）をＯＮさせることによって、前段のコンデンサに蓄えられた電荷を後段のコンデンサ（コンデンサＣ２）に転送するが、その前には、前段のスイッチング素子（ｐＭＯＳＰ１）が確実にＯＦＦとなっているので、前段のコンデンサに蓄積された電荷が後段のコンデンサ以外に放出することはなく、また、前段のコンデンサのスイッチング素子に接続されていない側の電位をローレベルにする、前段のスイッチング素子をＯＮさせる、あるいは、後段のスイッチング素子をＯＦＦさせることによって、前段のコンデンサから後段のコンデンサへの電荷の転送を終了するが、前段のコンデンサのスイッチング素子に接続されていない側の電位をローレベルにする際、及び、前段のスイッチング素子をＯＮさせる際には、後段のスイッチング素子が確実にＯＦＦとなっていることからして、後段のスイッチング素子をＯＦＦさせることのみによって、前段のコンデンサから後段のコンデンサへの電荷の転送を終了するので、後段のコンデンサに蓄えられた電荷が前段のコンデンサあるいは電源電圧側へ逆流することはないからである。
【００２８】
尚、Ｓ点の電位をローレベルにするタイミングと、前段のスイッチング素子をＯＮにするタイミングとの前後関係については、上記第１実施形態においては同時にしているが、必ずしもこのようにする必要はなく、Ｓ点の電位をローレベルにしてから前段のスイッチング素子をＯＮにするようにしてもよいし、前段のスイッチング素子をＯＮにしてからＳ点の電位をローレベルにするようにしてもよい。
【００２９】
同じく、Ｓ点の電位をハイレベルにするタイミングと、後段のスイッチング素子をＯＮにするタイミングとの前後関係については、上記第１実施形態においてはＳ点の電位をハイレベルにしてから後段のスイッチング素子をＯＮにしているが、必ずしもこのようにする必要はなく、後段のスイッチング素子をＯＮにしてからＳ点の電位をハイレベルにしてもよいし、Ｓ点の電位をハイレベルにするタイミングと、後段のスイッチング素子をＯＮにするタイミングとを同時になるようにしてもよい。
【００３０】
次に、本発明の第２実施形態である昇圧回路の構成を図５に示す。本第２実施形態の昇圧回路では、上記第１実施形態の昇圧回路では昇圧段を２段しか設けていないのに対して、昇圧段をｎ段設け（ｎ＞２）、これに応じて、スイッチング素子のＯＮ／ＯＦＦ及びコンデンサのスイッチング素子に接続されていない側への印加電圧の切り換えを行う制御回路の構成を変更している。
【００３１】
図５において、１は入力端子、２は出力端子、３は基準電位接続端子、４はクロック入力端子、６は制御回路、Ｐ１、Ｐ２、Ｐ３、Ｐ４、…、ＰｎはｐＭＯＳ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、…、Ｃｎはコンデンサである。尚、本第２施形態においては、コンデンサＣ１の容量≧コンデンサＣ２の容量≧…≧コンデンサＣｎの容量としている。
【００３２】
そして、ｐＭＯＳＰ１、Ｐ２、Ｐ３、Ｐ４、…、Ｐｎは、ｐＭＯＳＰ１を入力端子１側にし、ｐＭＯＳＰｎを出力端子２側にして、ｐＭＯＳＰ１、ｐＭＯＳＰ２、…、ｐＭＯＳＰｎの順に、入力端子１と出力端子２との間に直列に接続されている。また、コンデンサＣｍ（ｍ＝１、２、…、ｎ−１）の一端はｐＭＯＳＰｍとｐＭＯＳＰｍ＋１との接続点に接続されており、コンデンサＣｎは出力端子２と基準電位接続端子３との間に接続されている。
【００３３】
また、制御回路６は、１つの入力端子Ｉ２と４つの出力端子ＯＰＯ、ＯＣＯ、ＯＰＥ、ＯＣＥを有しており、入力端子Ｉ２にはクロック入力端子４が接続されており、出力端子ＯＰＯにはｐＭＯＳＰ１、Ｐ３、Ｐ５、…の奇数段のｐＭＯＳのゲートが接続されており、出力端子ＯＰＥにはｐＭＯＳＰ２、Ｐ４、Ｐ６、…の偶数段のｐＭＯＳのゲートが接続されており、出力端子ＯＣＯにはコンデンサＣ１、Ｃ３、Ｃ５、…の奇数段のコンデンサ（最終段のコンデンサＣｎを除く）のｐＭＯＳに接続されていない側が接続されており、出力端子ＯＣＥにはコンデンサＣ２、Ｃ４、Ｃ６、…の偶数段のコンデンサ（最終段のコンデンサＣｎを除く）のｐＭＯＳに接続されていない側が接続されている。
【００３４】
次に、制御回路６の構成を図６に示す。同図において、６１及び６３は抵抗及びコンデンサからなる遅延回路、６２はバッファ回路、６４、６６、及び、６７は反転回路、６５及び６８はＯＲ回路である。そして、バッファ回路６２の入力は遅延回路６１を介して入力端子Ｉ２に接続されており、その出力は出力端子ＯＣＯに接続されているとともに、反転回路６４を介して出力端子ＯＣＥに接続されている。また、ＯＲ回路６５の２つの入力の一方は遅延回路６３を介してバッファ回路６２の出力に接続されており、他方は入力端子Ｉ２に接続されており、その出力は出力端子ＯＰＯに接続されている。また、ＯＲ回路６８の２つの入力の一方は遅延回路６３及び反転回路６６を介してバッファ回路６２の出力に接続されており、他方は反転回路６７を介して入力端子Ｉ２に接続されており、その出力は出力端子ＯＰＥに接続されている。尚、バッファ回路６２の出力には、第１実施形態と同じく、ハイレベル出力とローレベル出力との間にＶＣＣの差があるものとし、以降の説明では、ハイレベル出力をＶＣＣ、ローレベル出力を０としている。
【００３５】
以上の構成により、制御回路６の入出力関係は、入力端子Ｉ２に１つのパルスを与えると、図７に示すように、出力端子ＯＰＯからの出力は、パルスの立ち上がりと同時にハイレベルとなり、パルスが立ち下がると遅延回路６１及び６３による遅延時間（Ｔ１＋Ｔ２）の経過後ローレベルとなる。また、出力端子ＯＣＯからの出力は、パルスが立ち上がると遅延回路６１による遅延時間Ｔ１の経過後ハイレベル（ＶＣＣ）となり、パルスが立ち下がると遅延回路６１による遅延時間Ｔ１の経過後ローレベル（０）となる。また、出力端子ＯＰＥからの出力は、パルスが立ち上がると遅延回路６１及び６３による遅延時間（Ｔ１＋Ｔ２）の経過後ローレベルとなり、パルスの立ち下がりと同時にハイレベルとなる。また、出力端子ＯＣＥからの出力は、パルスが立ち上がると遅延回路６１による遅延時間Ｔ１の経過後ローレベル（０）となり、パルスが立ち下がると遅延回路６１による遅延時間Ｔ１の経過後ハイレベル（ＶＣＣ）となる。
【００３６】
以上の構成の制御回路６を有する図５に示す昇圧回路の入力端子１を電源電圧ＶＣＣに接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４に所定のクロックＣＬＫを与えた際の動作を図８を用いて説明する。尚、図８は、図面を簡略化するため、ｎ＝３の場合の各部の動作状態及び各点の電位を表している。
【００３７】
まず、クロックＣＬＫの立ち上がりと同時に、制御回路６の出力端子ＯＰＯからの出力がハイレベルとなって、奇数段のｐＭＯＳＰ２ｋ−１（ｋは自然数）がＯＦＦとなり、奇数段のコンデンサＣ２ｋ−１の充電（電源電圧によるコンデンサＣ１の充電、及び、偶数段のコンデンサＣ２ｋから奇数段のコンデンサＣ２ｋ＋１への電荷の転送）を終了する。
【００３８】
次に、時間Ｔ１の経過後、制御回路６の出力端子ＯＣＯからの出力がハイレベルとなって、奇数段のコンデンサＣ２ｋ−１のｐＭＯＳに接続されていない側のＳ２ｋ−１点の電位はハイレベル（ＶＣＣ）となり、コンデンサの電荷保存則により、奇数段のコンデンサＣ２ｋ−１のｐＭＯＳに接続されている側のＭ２ｋ−１点の電位はＶＣＣだけ上昇する。また、制御回路６の出力端子ＯＣＥからの出力がローレベルとなって、偶数段のコンデンサＣ２ｋのｐＭＯＳに接続されていない側のＳ２ｋ点の電位はローレベル（０）となり、コンデンサの電荷保存則により、偶数段のコンデンサＣ２ｋのｐＭＯＳに接続されている側のＭ２ｋ点の電位はＶＣＣだけ低下する。
【００３９】
次に、時間Ｔ２の経過後、制御回路６の出力端子ＯＰＥからの出力がローレベルとなって、偶数段のｐＭＯＳＰ２ｋがＯＮとなり、Ｍ２ｋ−１点の電位とＭ２ｋ点の電位とが等しくなるようにコンデンサＣ２ｋ−１、Ｃ２ｋ間で電荷が移動するが、本実施形態では、Ｍ２ｋ−１点の電位の方がＭ２ｋ点の電位よりも高いので、コンデンサＣ２ｋ−１からコンデンサＣ２ｋへ電荷が移動し、コンデンサＣ２ｋの電圧、すなわち、Ｍ２ｋ点の電位が上昇する。
【００４０】
そして、クロックＣＬＫの立ち下がりと同時に、制御回路６の出力端子ＯＰＥからの出力がハイレベルとなって、偶数段のｐＭＯＳＰ２ｋがＯＦＦとなり、偶数段のコンデンサＣ２ｋの充電（奇数段のコンデンサＣ２ｋ−１から偶数段のコンデンサＣ２ｋへの電荷の転送）を終了する。
【００４１】
次に、時間Ｔ１の経過後、制御回路６の出力端子ＯＣＥからの出力がハイレベルとなって、Ｓ２ｋ点の電位はハイレベル（ＶＣＣ）となり、コンデンサの電荷保存則により、Ｍ２ｋ点の電位はＶＣＣだけ上昇する。また、制御回路６の出力端子ＯＣＯからの出力がローレベルとなって、Ｓ２ｋ−１点の電位はローレベル（０）となり、コンデンサの電荷保存則により、Ｍ２ｋ−１点の電位はＶＣＣだけ低下する。
【００４２】
次に、時間Ｔ２の経過後、制御回路６の出力端子ＯＰＯからの出力がローレベルとなって、奇数段のｐＭＯＳＰ２ｋ−１がＯＮとなり、Ｍ２ｋ点の電位とＭ２ｋ＋１点の電位とが等しくなるようにコンデンサＣ２ｋ、Ｃ２ｋ＋１間で電荷が移動するが、本実施形態では、Ｍ２ｋ点の電位の方がＭ２ｋ＋１点の電位よりも高いので、コンデンサＣ２ｋからコンデンサＣ２ｋ＋１へ電荷が移動し、コンデンサＣ２ｋ＋１の電圧、すなわち、Ｍ２ｋ＋１点の電位が上昇する。尚、コンデンサＣ１は電源電圧により充電され、その電圧はＶＣＣに復帰する。
【００４３】
このようにして、クロックＣＬＫが立ち上がる毎に、Ｍ２ｋ点の電位が上昇して、２ｋ×ＶＣＣに漸近していき、また、クロックが立ち下がる毎に、Ｍ２ｋ＋１点の電位が上昇して、（２ｋ＋１）×ＶＣＣに漸近していき、最終段のコンデンサＣｎの電圧はｎ×ＶＣＣとなる、すなわち、出力端子２からは昇圧元電圧であるＶＣＣの整数倍の電圧が得られ、寄生容量や配線抵抗を無視すれば、昇圧電圧に損失は殆ど発生しない。この理由は以下に示す通りである。
【００４４】
それは、隣接する２つのコンデンサ、及び、これらのコンデンサに係わる２つのスイッチング素子について着目すると、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がローレベルからハイレベルに切り換わるとともに、後段のスイッチング素子がＯＦＦからＯＮに切り換わることによって、前段のコンデンサから後段のコンデンサに電荷が転送されるが、この際には、前段のスイッチング素子がＯＦＦであるので、前段のコンデンサに蓄えられた電荷が後段のコンデンサ以外に放出することはなく、また、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる、前段のスイッチング素子がＯＦＦからＯＮに切り換わる、あるいは、後段のスイッチング素子がＯＮからＯＦＦに切り換わることによって、前段のコンデンサから後段のコンデンサへの電荷の転送が終了するが、前段のコンデンサのスイッチング素子に接続されていない側への印加電圧がハイレベルからローレベルに切り換わる際、及び、前段のスイッチング素子がＯＦＦからＯＮに切り換わる際には、後段のスイッチング素子がＯＦＦであることからして、後段のスイッチング素子をＯＮからＯＦＦに切り換えるという動作のみによって、前段のコンデンサから後段のコンデンサへの電荷の転送を終了するので、後段のコンデンサに蓄えられた電荷が前段のコンデンサあるいは電源電圧側へ逆流することはないからである。
【００４５】
尚、上記第２実施形態における各コンデンサの容量の大小関係については、効率を考えなければ、コンデンサＣ１の容量＜コンデンサＣ２の容量＜…＜コンデンサＣｎの容量としても構わない。
【００４６】
【発明の効果】
以上の通り、本発明の昇圧回路によれば、昇圧電圧の損失が殆ど生じることはなく、その出力には昇圧元電圧の整数倍の電圧が得られ、非常に昇圧効率がよい。したがって、必要以上に昇圧段を設けずに済み、経済的であるとともに、回路面積も縮小されるので、機器のコストダウン及び小型化に貢献することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態である昇圧回路の構成を示す図である。
【図２】制御回路５の構成を示す図である。
【図３】制御回路５の入出力関係を説明する図である。
【図４】本発明の第１実施形態である昇圧回路における、入力端子１に電源電圧ＶＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫを与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【図５】本発明の第２実施形態である昇圧回路の構成を示す図である。
【図６】制御回路６の構成を示す図である。
【図７】制御回路６の入出力関係を説明する図である。
【図８】本発明の第２実施形態である昇圧回路における、入力端子１に電源電圧ＶＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫを与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【図９】昇圧回路の第１従来例を示す図である。
【図１０】第１従来例の昇圧回路における、入力端子１に電源電圧ＶＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫ１を与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【図１１】昇圧回路の第２従来例を示す図である。
【図１２】第２従来例の昇圧回路における、入力端子１に電源電圧ＶＣＣを接続し、基準電位接続端子３をグランド電位に接続し、クロック入力端子４にクロックＣＬＫ２を与えた際の、各部の動作状態及び各点の電位の推移を示す図である。
【符号の説明】
１    入力端子
２    出力端子
３    基準電位接続端子
４    クロック入力端子
５、６    制御回路
Ｐ１、Ｐ２、…、Ｐｎ    ｐチャネルＭＯＳ型ＦＥＴ
Ｃ１、Ｃ２、…、Ｃｎ    コンデンサ
５１、５４    遅延回路
５２、５７    ＯＲ回路
５３    バッファ回路
５５、５６    反転回路
６１、６３    遅延回路
６２    バッファ回路
６４、６６、６７    反転回路
６５、６８    ＯＲ回路
Ｄ１、Ｄ２    ダイオード
Ｎ１    ｎチャネルＭＯＳ型ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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