(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたメモリセルとを具備し、
前記メモリセルは、前記半導体基板に形成され、それぞれのゲートが相手のドレインに接続され、それぞれのソースが第１の電位に接続された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの１対のドライバ用トランジスタ、１端が第１のノードに接続され、他端が第２の電位に接続された第１の負荷素子、１端が第２のノードに接続され、他端が前記第２の電位に接続された第２の負荷素子からなるフリップフロップと、
前記半導体基板に形成され、ソース／ドレインの一方が第１のビット線に接続され、他方が前記第１のＭＯＳトランジスタのドレインに接続された前記第１のノードに接続されている第４のＭＯＳトランジスタ及びソース／ドレインの一方が第２のビット線に接続され、他方が前記第２のＭＯＳトランジスタのドレインに接続された前記第２のノードに接続されている第３のＭＯＳトランジスタからなる１対の番地選択用トランジスタとを備え、
前記１対のドライバー用トランジスタ及び前記１対の番地選択トランジスタのゲートは、すべて前記ビット線と直交して配置され、前記フリップフロップを構成するドライバー用トランジスタは、素子分離領域を挟んで点対称に配置され、前記半導体基板上には前記１対の番地選択用トランジスタのゲートを被覆するように絶縁膜が形成されており、これらのゲート間を接続する配線は、この絶縁膜の上に形成されていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板に形成されたメモリセルとを具備し、
前記メモリセルは、前記半導体基板に形成され、それぞれのゲートが相手のドレインに接続され、それぞれのソースが第１の電位に接続された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの１対のドライバ用トランジスタ、１端が第１のノードに接続され、他端が第２の電位に接続された第１の負荷素子、１端が第２のノードに接続され、他端が前記第２の電位に接続された第２の負荷素子からなるフリップフロップと、
前記半導体基板に形成され、ソース／ドレインの一方が第１のビット線に接続され、他方が前記第１のＭＯＳトランジスタのドレインに接続された前記第１のノードに接続されている第４のＭＯＳトランジスタ及びソース／ドレインの一方が第２のビット線に接続され、他方が前記第２のＭＯＳトランジスタのドレインに接続された前記第２のノードに接続されている第３のＭＯＳトランジスタからなる１対の番地選択用トランジスタとを備え、
前記１対のドライバー用トランジスタ及び前記１対の番地選択トランジスタのゲートは、すべて前記ビット線と直交して配置され、前記フリップフロップを構成するドライバー用トランジスタは、素子分離領域を挟んで点対称に配置されており、前記ビット線と前記第１の電位である接地線とは前記半導体基板上に配置された同じ導電層から形成され、前記ビット線は、前記メモリセルの中央部分に配置され、前記第１の電位である接地線は、前記ビット線の両側の前記メモリセル端部に配置されていることを特徴とする半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板に形成されたメモリセルとを具備し、
前記メモリセルは、前記半導体基板に形成され、それぞれのゲートが相手のドレインに接続され、それぞれのソースが第１の電位に接続された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの１対のドライバ用トランジスタ、１端が第１のノードに接続され、他端が第２の電位に接続された第１の負荷素子、１端が第２のノードに接続され、他端が前記第２の電位に接続された第２の負荷素子からなるフリップフロップと、
前記半導体基板に形成され、ソース／ドレインの一方が第１のビット線に接続され、他方が前記第１のＭＯＳトランジスタのドレインに接続された前記第１のノードに接続されている第４のＭＯＳトランジスタ及びソース／ドレインの一方が第２のビット線に接続され、他方が前記第２のＭＯＳトランジスタのドレインに接続された前記第２のノードに接続されている第３のＭＯＳトランジスタからなる１対の番地選択用トランジスタとを備え、
前記１対のドライバー用トランジスタ及び前記１対の番地選択トランジスタのゲートは、すべて前記ビット線と直交して配置され、前記フリップフロップを構成するドライバー用トランジスタは、素子分離領域を挟んで点対称に配置され、前記半導体基板上には前記１対の番地選択用トランジスタのゲートを被覆するように絶縁膜が形成されており、これらのゲート間を接続する配線は、この絶縁膜の上に形成されており、前記ビット線と前記第１の電位である接地線とは前記半導体基板上に配置された同じ導電層から形成され、前記ビット線は、前記メモリセルの中央部分に配置され、前記第１の電位である接地線は、前記ビット線の両側の前記メモリセル端部に配置されていることを特徴とする半導体記憶装置。
【請求項４】
前記メモリセルは、半導体基板上に複数個マトリックス状に配置形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記１対のドライバー用トランジスタのソース領域は、互いに点対称に配置されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記１対の番地選択用トランジスタは、互いに点対称に配置されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記ビット線と前記第１の電位である接地線とはアルミニウム配線からなる導電層から構成されていることを特徴とする請求項２又は請求項３に記載の半導体記憶装置。
【請求項８】
前記負荷素子としてポリシリコン抵抗が接続され、前記負荷素子は点対象に配置され、かつこれらの負荷素子の一端に接続される前記第２の電位が供給される導電層が前記ビット線と平行であることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体記憶装置。
【請求項９】
前記負荷素子としてＴＦＴ負荷型トランジスタが接続され、前記負荷素子は点対象に配置され、かつこれらの負荷素子の一端に接続される前記第２の電位が供給される導電層が前記ビット線と平行であることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、半導体基板に形成されたスタティックＲＡＭ（ＳＲＡＭ）のメモリセルに関するものである。
【０００２】
【従来の技術】
従来の４トランジスタ・２レジスタ型ＳＲＡＭのメモリセルの回路図を図２３に示す。第１及び第２のＭＯＳトランジスタＱ１、Ｑ２は、１対のドライバー用トランジスタを構成している。このドライバー用トランジスタＱ１、Ｑ２は、１方のドレイン領域を他方のゲートに接続しており、各トランジスタの負荷素子として、例えば、ポリシリコン膜からなる抵抗Ｒ１、Ｒ２を接続してフリップフロップ回路を構成している。前記抵抗Ｒ１、Ｒ２は、１端が共通接続され、これにＶCC端子が接続されている。また、前記ドライバー用トランジスタＱ１、Ｑ２のソース領域は、それぞれＶSS端子に接続されている。さらに前記フリップフロップ回路の第１及び第２のノードは、番地選択用トランジスタを介して第１及び第２のビット線ＢＬ、／ＢＬ（「／」は、ＢＬの反転信号を表わす。）に接続されている。この番地選択用トランジスタは、第３及び第４のＭＯＳトランジスタＱ３、Ｑ４から構成されている。これら番地選択用トランジスタＱ３、Ｑ４は、メモリセルが選択され、書き込み、読み出しが行われる際には、オン状態となってビット線ＢＬ、／ＢＬとフリップフロップ回路との間の情報の伝達を行う。番地選択用トランジスタＱ３、Ｑ４のゲートは、ワード線ＷＬに共通に接続されている。トランジスタは、Ｎ型でもＰ型でもよい。
【０００３】
【発明が解決しようとする課題】
このような回路構成の半導体記憶装置は、従来半導体基板には図２４に示すような構造で形成配置されている。この図は、ＳＲＡＭセルが形成されている半導体基板の平面図である。図において、素子領域１、２は、素子分離領域を介して上下に互いに点対称に配置形成されている。ドライバー用トランジスタＱ１、Ｑ２は、素子分離領域を挟んで互いに点対称に配置され、これらトランジスタＱ１、Ｑ２のゲート３１、３２は、したがって、ビット線ＢＬ、／ＢＬに平行に配置形成されている。番地選択用トランジスタＱ３、Ｑ４は、前記ドライバー用トランジスタＱ１、Ｑ２を挟んで上下に互いに点対称で配置され、前記第１、第２のビット線ＢＬ、／ＢＬに接続されている。トランジスタＱ３、Ｑ４のゲート３３、３４は、ビット線ＢＬ、／ＢＬに直交している。また、前記番地選択用トランジスタＱ３、Ｑ４のゲートは、夫々の共通のワード線ＷＬに接続されている。抵抗Ｒ１、Ｒ２の１端に供給されるＶCC配線とドライバー用トランジスタＱ１、Ｑ２のソース領域に接続されるＶSS配線は、ワード線と平行に配置されている。
【０００４】
しかし、従来の半導体記憶装置は、微細化及び低電圧動作保証、高速化要求などに対して縦横の方向に次のような欠点を有している。
１．横方向；ドライバー用トランジスタＱ１、Ｑ２あるいは素子分離領域が微細加工によって縮小される比率と、例えば、アルミニウム配線層などの上層の縮小される比率とは上層の方が膜厚、段差等により縮小比率が小さくなる。ドライバー用トランジスタＱ１、Ｑ２のチャネル長を縮小したときアルミニウム配線層で形成されるビット線の幅、スペースも縮小しなければならず、その結果、ビット線の抵抗増加、隣接ビット線の影響による寄生容量の増加、カップリングの影響等による特性悪化が生じる。また、ビット線の開放、短絡が生じてしまい、歩留まり低下を引き起こすことになる。
【０００５】
２．縦方向；１層アルミニウム構造の場合、ビット線はアルミニウム配線層で形成され、ＶSS線は、ポリシリコン等で形成される。ＶSS線抵抗は、それを形成する材料のシート抵抗、幅、長さによって決まる。例えば、微細加工により幅の縮小される割合が長さの縮小される割合より大きければＶSS線の抵抗は上昇する。これは、メモリセルの安定性を悪化させ問題である。また、上記を改善するために複数セルおきにビット線と平行に走るアルミニウム配線層で形成されたＶSS線の数を増加させる手段があるがこれはチップサイズ増大を招き問題である。また、番地選択用トランジスタのゲートを共通に接続する場合は、ワード線は上下に２本必要であり、上記ゲートと同一層で配線する場合上記ドライバー用トランジスタＱ１、Ｑ２の形成領域を避けて配線領域の形成が必要となりセルサイズの縮小の妨げとなる。上記ゲートとは別の層、例えば、ＶSS線を形成する層と同一層で形成すると所望の配線幅が確保できず上記ＶSS線抵抗の上昇、ワード線抵抗の上昇となる。また、アルミニウム配線層で形成されたビット線と前記番地選択用トランジスタＱ３、Ｑ４とを接続するコンタクトは、微細加工が進むときコンタクトのアクセプト比を低減するため、下層のポリシリコンに接続してから番地選択用トランジスタＱ３、Ｑ４の拡散層領域にコンタクトする方法がある。これは上述したＶSS線配線領域の妨げになる。
【０００６】
また、セル長辺サイズの縮小に支障をきたし、ビット線を短くできず、高速化の妨げになる。
本発明は、このような事情によりなされたものであり、ＳＲＡＭなどの半導体記憶装置に使用されるメモリセルの双安定性を良好にすることによって低電圧動作、保持特性、ソフトエラーを改善し、またセルの縦横比を従来の縦長から横長にすることによりビット線を短くして高速動作を可能とするＳＲＡＭなどの半導体記憶装置を提供する。
【０００７】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたメモリセルとを具備し、前記メモリセルは、前記半導体基板に形成され、それぞれのゲートが相手のドレインに接続され、それぞれのソースが第１の電位に接続された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの１対のドライバ用トランジスタ、１端が第１のノードに接続され、他端が第２の電位に接続された第１の負荷素子、１端が第２のノードに接続され、他端が前記第２の電位に接続された第２の負荷素子からなるフリップフロップと、前記半導体基板に形成され、ソース／ドレインの一方が第１のビット線に接続され、他方が前記第１のＭＯＳトランジスタのドレインに接続された前記第１のノードに接続されている第４のＭＯＳトランジスタ及びソース／ドレインの一方が第２のビット線に接続され、他方が前記第２のＭＯＳトランジスタのドレインに接続された前記第２のノードに接続されている第３のＭＯＳトランジスタからなる１対の番地選択用トランジスタとを備え、前記１対のドライバー用トランジスタ及び前記１対の番地選択トランジスタは、前記ビット線と直交して配置され、前記フリップフロップを構成するドライバー用トランジスタとその各々のドレイン領域は、素子分離領域を挟んで点対称に配置されていることを特徴とする。
また、本発明の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたメモリセルとを具備し、前記メモリセルは、前記半導体基板に形成され、それぞれのゲートが相手のドレインに接続され、それぞれのソースが第１の電位に接続された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの１対のドライバ用トランジスタ、１端が第１のノードに接続され、他端が第２の電位に接続された第１の負荷素子、１端が第２のノードに接続され、他端が前記第２の電位に接続された第２の負荷素子からなるフリップフロップと、前記半導体基板に形成され、ソース／ドレインの一方が第１のビット線に接続され、他方が前記第１のＭＯＳトランジスタのドレインに接続された前記第１のノードに接続されている第４のＭＯＳトランジスタ及びソース／ドレインの一方が第２のビット線に接続され、他方が前記第２のＭＯＳトランジスタのドレインに接続された前記第２のノードに接続されている第３のＭＯＳトランジスタからなる１対の番地選択用トランジスタとを備え、前記１対のドライバー用トランジスタ及び前記１対の番地選択トランジスタのゲートは、すべて前記ビット線と直交して配置され、前記フリップフロップを構成するドライバー用トランジスタは、素子分離領域を挟んで点対称に配置されており、前記ビット線と前記第１の電位である接地線とは前記半導体基板上に配置された同じ導電層から形成され、前記ビット線は、前記メモリセルの中央部分に配置され、前記第１の電位である接地線は、前記ビット線の両側の前記メモリセル端部に配置されていることを特徴としている。
また、本発明の半導体記憶装置は、半導体基板と、前記半導体基板に形成されたメモリセルとを具備し、前記メモリセルは、前記半導体基板に形成され、それぞれのゲートが相手のドレインに接続され、それぞれのソースが第１の電位に接続された第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの１対のドライバ用トランジスタ、１端が第１のノードに接続され、他端が第２の電位に接続された第１の負荷素子、１端が第２のノードに接続され、他端が前記第２の電位に接続された第２の負荷素子からなるフリップフロップと、前記半導体基板に形成され、ソース／ドレインの一方が第１のビット線に接続され、他方が前記第１のＭＯＳトランジスタのドレインに接続された前記第１のノードに接続されている第４のＭＯＳトランジスタ及びソース／ドレインの一方が第２のビット線に接続され、他方が前記第２のＭＯＳトランジスタのドレインに接続された前記第２のノードに接続されている第３のＭＯＳトランジスタからなる１対の番地選択用トランジスタとを備え、前記１対のドライバー用トランジスタ及び前記１対の番地選択トランジスタのゲートは、すべて前記ビット線と直交して配置され、前記フリップフロップを構成するドライバー用トランジスタは、素子分離領域を挟んで点対称に配置され、前記半導体基板上には前記１対の番地選択用トランジスタのゲートを被覆するように絶縁膜が形成されており、これらのゲート間を接続する配線は、この絶縁膜の上に形成されており、前記ビット線と前記第１の電位である接地線とは前記半導体基板上に配置された同じ導電層から形成され、前記ビット線は、前記メモリセルの中央部分に配置され、前記第１の電位である接地線は、前記ビット線の両側の前記メモリセル端部に配置されていることを特徴としている。
【０００８】
前記メモリセルは、半導体基板上に複数個マトリックス状に配置形成されているようにしても良い。前記１対のドライバー用トランジスタのソース領域は、互いに点対称に配置されている用にしても良い。前記１対の番地選択用トランジスタは、互いに点対称に配置されている用にしても良い。前記ビット線と前記第１の電位である接地線とはアルミニウム配線から構成されているようにしても良い。前記負荷素子としてポリシリコン抵抗又はＴＦＴ負荷型トランジスタが接続されているようにしても良い。
【０００９】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１及び図２を参照して第１の実施例を説明する。
図１において、１対のドライバー用トランジスタＱ１、Ｑ２と１対の番地選択用トランジスタＱ３、Ｑ４のゲート３１、３２、３３、３４がビット線ＢＬ、／ＢＬと直交して配置され、フリップフロップを構成するドライバー用トランジスタＱ１、Ｑ２の各ドレイン領域は、素子分離領域を挟んで点対称に配置される。また、ドライバー用トランジスタＱ１、Ｑ２のソース領域は、点対称に配置される。番地選択用トランジスタＱ３、Ｑ４は、同じく点対称に配置され、これらトランジスタの２個のゲートと接続された上層の配線層は、ビット線ＢＬ、／ＢＬに直交して配置される。ＶSS線は、ビット線ＢＬ、／ＢＬと同一層に形成され、かつビット線と平行に配置される。前記ビット線ＢＬ、／ＢＬの両側に２本のＶSS線が配置され、前記ドライバー用トランジスタＱ１、Ｑ２のソース領域に接続される。抵抗素子Ｒ１、Ｒ２は、ビット線ＢＬ、／ＢＬとはほぼ４５度傾いて交差配置され、この１端に接続される電源線ＶCCは、ビット線ＢＬ、／ＢＬと平行に配置される。
【００１０】
次に、図３乃至図１１を参照して第１の実施例の各層のレイアウトを説明しながら、この実施例の半導体記憶装置の製造工程を説明する。図は、いずれも半導体基板の表面領域の平面図を示している。
まず、半導体基板１００の表面領域にフィールド酸化膜などからなる素子分離領域３０を形成する。素子分離領域３０以外の領域１、２は、素子形成領域であり、ドライバー用トランジスタＱ１、Ｑ２及び番地選択用トランジスタＱ３、Ｑ４が形成される。素子形成領域１と素子形成領域２とは対称性をもってレイアウトされている。２つの領域の形状は、素子分離領域に配置したＯ点を中心にして互いに点対称の位置関係にある（図３）。
次に、素子形成領域１、２の１部が露出するように、半導体基板表面に被覆された絶縁膜をエッチングして開孔部３、４を形成する。開孔部３は、素子形成領域１の１部を露出させ、開孔部４は、素子形成領域２の１部を露出させる（図４）。この図以降は、半導体基板の表示はしない。
【００１１】
次に、絶縁膜上に第１層のポリシリコン膜を形成し、これををパターニングして、ドライバー用トランジスタであり、ゲート３１、３２をそれぞれ有する第１及び第２のＭＯＳトランジスタＱ１、Ｑ２、番地選択用トランジスタであり、ゲート３３、３４をそれぞれ有する第３及び第４のＭＯＳトランジスタＱ３、Ｑ４を形成する。素子形成領域１とドライバー用トランジスタＱ１のゲート３１とは開孔部３を介して電気的に接続され、素子形成領域２とドライバー用トランジスタＱ２のゲート３２とは開孔部４を介して電気的に接続されている（図５）。トランジスタはＮ型でもＰ型でも良い。
次に、トランジスタのゲートを被覆するようにＣＶＤＳｉＯ2 などの第１の層間絶縁膜を半導体基板上に形成する。そして、番地選択用トランジスタＱ３のゲート３３上の第１の層間絶縁膜に開孔部５を形成し、番地選択用トランジスタＱ４のゲート３４上の第１の層間絶縁膜にも開孔部６を形成する。また、番地選択用トランジスタＱ３のソース領域３５の上の第１の層間絶縁膜に開孔部７を形成し、番地選択用トランジスタＱ４のソース領域３６上の第１の層間絶縁膜に開孔部８を開孔する。さらにドライバー用トランジスタＱ１のソース領域３７上の第１の層間絶縁膜に開孔部９を形成し、ドライバー用トランジスタＱ２のソース領域３８上の第１の層間絶縁膜に開孔部１０を開孔する。
【００１２】
ドライバー用トランジスタＱ１のゲート３１は、図４で説明した絶縁膜の開孔部３を介して素子形成領域１に形成されたドライバー用トランジスタＱ２及び番地選択用トランジスタＱ３のドレイン領域となる領域３９と接続されている。ドライバー用トランジスタＱ２のゲート３２は、図４で説明した絶縁膜の開孔部４を介して素子形成領域２に形成されたドライバー用トランジスタＱ１及び番地選択用トランジスタＱ４のドレイン領域となる領域４０と接続されている（図６）。次に、第１の層間絶縁膜の上に第２層のポリシリコン膜を堆積させ、これをパターニングしてポリシリコン配線１１〜１５を形成する。配線１１は、開孔部５、６を介して番地選択用トランジスタＱ３、Ｑ４のゲート３３、３４間を接続する。この配線１１は、ワード線ＷＬとして用いられる。配線１２、１３は、開孔部７、８を介してそれぞれ番地選択用トランジスタＱ３、Ｑ４のソース領域３５、３６と電気的に接続される。また、配線１４、１５は、開孔部９、１０を介してそれぞれドライバー用トランジスタＱ１、Ｑ２のソース領域３７、３８と電気的に接続される（図７）。次に、半導体基板に第２の層間絶縁膜を形成し、図７で形成した配線１１〜１５を被覆する。そして、これらのうち第１層のポリシリコン膜をパターニングして形成したゲート３１、３２上の第２の層間絶縁膜に開孔部１６、１７を開孔する（図８）。
【００１３】
次に、第２の層間絶縁膜の上に第３層のポリシリコン膜を堆積させ、これをパターニングして配線１８、１９を形成する。配線１８には、抵抗素子Ｒ２と電源線ＶCCとが含まれており、抵抗素子Ｒ２は、開孔部１６を介してドライバー用トランジスタＱ１のゲート３１と電気的に接続されている。配線１９には抵抗素子Ｒ１と電源線ＶCCとが含まれており、抵抗素子Ｒ１は、開孔部１７を介してドライバー用トランジスタＱ２のゲート３２と電気的に接続されている。抵抗素子Ｒ１、Ｒ２はそれぞれゲートに対して４５度傾いている（図９）。配線１８、１９において、抵抗素子Ｒ１、Ｒ２と電源線ＶCCの領域は、所望の領域にイオン注入することによって形成される（図は省略）。
抵抗素子Ｒ１、Ｒ２をそれぞれのゲートに対して４５度傾けることにより抵抗素子の長さを最も長くすることができる。
次に、配線１８、１９を被覆するように半導体基板上に第３の層間絶縁膜を形成する。そして、この層間絶縁膜をエッチングして第２層のポリシリコン膜から形成された配線１２〜１５上にそれぞれ開孔部２０〜２３を形成する（図１０）。次に、第３の層間絶縁膜上に第１層のアルミニウム膜を形成し、これをパターニングして配線２４〜２７を形成する。
【００１４】
配線２４は、ビット線ＢＬであり、配線２５は、ビット線／ＢＬであり、配線２６、２７は、接地線ＶSSである。ビット線（ＢＬ）２４は、開孔部２０、配線１２及び開孔部７を介して番地選択用トランジスタＱ３のソース領域３５と接続される。ビット線（／ＢＬ）２５は、開孔部領域２１、配線１３及び開孔部８を介して番地選択用トランジスタＱ４のソース領域３６と接続される。接地線（ＶSS）２６は、開孔部２２、配線１４及び開孔部９を介してドライバー用トランジスタＱ１のソース領域３７と接続される。接地線（ＶSS）２７は、開孔部２３、配線１５及び開孔部１０を介してドライバー用トランジスタＱ２のソース領域３８と接続され接地線ＶSSとなる（図１１）。
【００１５】
次に、図１２を参照して半導体基板上の配線構造を説明する。図は、半導体基板の番地選択用トランジスタＱ３、Ｑ４が形成されている部分の断面図である。シリコン半導体基板１００は、フィールド酸化膜（ＳｉＯ2 ）からなる素子分離領域３０が形成され、素子領域１、２にはゲート酸化膜となる絶縁膜（ＳｉＯ2 ）４５が形成されている。素子領域１には、トランジスタＱ３が形成され、素子領域２には、トランジスタＱ４が形成されている。素子領域１、２上には
第１層のポリシリコン膜４６をパターニングして得られた番地選択用トランジスタのゲート３３、３４が形成されている。トランジスタのゲートを被覆するようにＣＶＤＳｉＯ2 などの第１の層間絶縁膜４７を半導体基板１００上に形成し、トランジスタＱ３のゲート３３上の第１の層間絶縁膜４７に開孔部５を形成し、トランジスタＱ４のゲート３４上の第１の層間絶縁膜４７にも開孔部６を形成する。第１の層間絶縁膜４７の上に第２層のポリシリコン膜４８を堆積させる。これをパターニングして開孔部５６を介してトランジスタＱ３、Ｑ４のゲート３３、３４間を接続する配線１１を形成する。この配線１１は、ワード線ＷＬとして用いられる。半導体基板には第２の層間絶縁膜４９を形成して第２層のポリシリコン膜４８を被覆する。
【００１６】
第２の層間絶縁膜４９の上に第３層のポリシリコン膜５０を堆積させる。、これをパターニングして複数の配線を形成する。これらの配線には、抵抗素子Ｒ２、Ｒ１が含まれている。これらの配線を被覆するように半導体基板１００上に第３の層間絶縁膜５１を形成する。第３の層間絶縁膜５１上に第１層のアルミニウム膜５２を形成し、これをパターニングしてビット線ＢＬ、／ＢＬ及び接地線ＶSSを形成する。第１層のアルミニウム膜５２を被覆するようにＢＰＳＧなどの保護絶縁膜５３を形成する。
【００１７】
次に、図１３を参照して抵抗素子の変形例を説明する。
この抵抗素子は、半導体基板上の配置が図１のものと相違しているのみであるので図９に相当する部分を図１３で説明する。抵抗第２の層間絶縁膜の上に第３層のポリシリコン膜を堆積させ、これをパターニングして配線１８、１９を形成する。配線１８には、抵抗素子Ｒ２と電源線ＶCCとが含まれており、抵抗素子Ｒ２は、開孔部１６を介してドライバー用トランジスタＱ１のゲート３１と電気的に接続されている。配線１９には抵抗素子Ｒ１と電源線ＶCCとが含まれており、抵抗素子Ｒ１は、開孔部１７を介してドライバー用トランジスタＱ２のゲート３２と電気的に接続されている。抵抗素子Ｒ１、Ｒ２はそれぞれゲートと平行に配置形成されている。
図１では、ゲートを形成する層を第１層のポリシリコン膜、ワード線ＷＬを構成する層を第２層のポリシリコン膜、抵抗素子Ｒ１、Ｒ２を形成する層を第３層のポリシリコン膜、ビット線ＢＬ、／ＢＬと接地線ＶSSを第１層のアルミニウム膜とした構造になっている。
【００１８】
すなわち、この図に示す実施例では、第１層〜第３層のポリシリコン膜及び第１層のアルミニウム膜を素子や配線に利用している。図１では、アルミニウム膜で形成されたビット線ＢＬ、／ＢＬと番地選択用トランジスタＱ３、Ｑ４とを接続するコンタクト及び第１層のアルミニウム膜で形成された接地線ＶSSとドライバー用トランジスタＱ１、Ｑ２とを接続するコンタクトは、コンタクトのアクセプト比を低減するため下層のポリシリコン膜に接続してから（つまり、第２層のポリシリコン膜には、ワード線（ＷＬ）１１とともに、配線１２〜１５が形成され、これらの配線がトランジスタのソース／ドレイン領域である拡散領域と半導体基板の表面に形成されたビット線ＢＬ、／ＢＬや接地線ＶSSとを電気的に接続する中継ぎとなる。）ドライバー用トランジスタＱ１、Ｑ２又は番地選択用トランジスタＱ３、Ｑ４の拡散領域に接続している。
【００１９】
これに対して図２の配線構造では、第２のポリシリコン膜を中継ぎとして用いずに、直接拡散領域と接地線あるいはビット線とが接続されている。そのために、半導体基板に形成された素子領域１、２には、コンタクト領域４１〜４４が付加されている。トランジスタＱ１のソース領域３７（図６参照）と接地線ＶSSを接続するために絶縁膜のコンタクト孔を形成するためのコンタクト領域４１をこのソース領域３７に形成する。トランジスタＱ２のソース領域３８（図６参照）と接地線ＶSSを接続するために絶縁膜のコンタクト孔を形成するためのコンタクト領域４２をこのソース領域３８に形成する。トランジスタＱ３のソース領域３５（図６参照）とビット線ＢＬを接続するために絶縁膜のコンタクト孔を形成するためのコンタクト領域４３をこのソース領域３５に形成する。トランジスタＱ４のソース領域３６（図６参照）とビット線／ＢＬを接続するために絶縁膜のコンタクト孔を形成するためのコンタクト領域４４をこのソース領域３６に形成する。多層の絶縁膜にコンタクト孔を形成することになるので、コンタクト孔は深くなる。
【００２０】
また、図１と同様に、図２に示す配置構成のＳＲＡＭの番地選択用トランジスタＱ３、Ｑ４及びドライバー用トランジスタＱ１、Ｑ２のゲートは、全て同じ方向に配置され、しかもビット線ＢＬ、／ＢＬとは直交して配置されていることに特徴がある。さらに、１対のドライバー用トランジスタＱ１、Ｑ２は、互いに点対称で配置形成され、１対の番地選択用トランジスタＱ３、Ｑ４も互いに点対称に配置形成されていることに特徴がある。また、ドライバー用トランジスタのドレイン領域は、半導体基板の素子分離領域を挟んで互いに点対称に配置され、ソース領域は、半導体基板の素子分離領域を挟んで互いに点対称に配置される。
次に、図１４を参照してトランジスタの方向について説明する。図は、素子領域とゲートが形成されている１つのＳＲＡＭセルを示す半導体基板の平面図である。単一のＳＲＡＭセル内には４つのトランジスタＱ１〜Ｑ４を有し、それぞれのゲート３１〜３４は、すべて同一方向に配置されている。半導体基板には素子分離領域に囲まれて素子領域１、２が形成されている。ゲート３１〜３４は、この素子領域を横断するように図の水平方向に配置されている。ゲートを挟んでその両側の素子領域がソース／ドレイン領域である。
【００２１】
トランジスタ内において電流の流れる方向をトランジスタの向きと定義すると、トランジスタＱ１〜Ｑ４は、すべて図の垂直方向を向いている。したがって、トランジスタの向きは、チャネル長の方向とは同じであり、チャネル幅の方向とは直交している。前述の如く本発明においてはゲートの向きがビット線に対して直交しているので、トランジスタの向きは、ビット線に対して平行である。
【００２２】
次に、図１５及び図２０を参照して第２の実施例を説明する。
この実施例では、図１５の回路図に示すＴＦＴ負荷型ＳＲＡＭのメモリセルを用いる。第１及び第２のＭＯＳトランジスタＱ１、Ｑ２は、１対のドライバー用トランジスタを構成している。このドライバー用トランジスタＱ１、Ｑ２は１方のドレイン領域を他方のゲートに接続しており、各トランジスタの負荷素子として、例えば、ＴＦＴトランジスタＴ１、Ｔ２を接続してフリップフロップ回路を構成している。前記ＴＦＴトランジスタＴ１、Ｔ２は、１端が共通接続され、これにＶCC端子が接続されている。また、前記ドライバー用トランジスタＱ１、Ｑ２のソース領域は、それぞれＶSS端子に接続されている。ＴＦＴトランジスタＴ１、Ｔ２のゲートは、それぞれトランジスタＱ２、Ｑ１のドレイン領域に接続されている。更に前記フリップフロップ回路の第１及び第２のノードは、番地選択用トランジスタを介して第１及び第２のビット線ＢＬ、／ＢＬに接続されている。この番地選択用トランジスタは、第３及び第４のＭＯＳトランジスタＱ３、Ｑ４から構成されている。これら番地選択用トランジスタＱ３、Ｑ４は、メモリセルが選択され、書き込み、読み出しが行われる際、オン状態となってビット線ＢＬ、／ＢＬとフリップフロップ回路との間の情報の伝達を行う。番地選択用トランジスタＱ３、Ｑ４のゲートは、ワード線ＷＬに共通に接続されている。
【００２３】
また、図１６乃至図２０は、ＳＲＡＭセルの半導体基板での配置を示す基板平面図である。番地選択用トランジスタＱ３、Ｑ４及びドライバー用トランジスタＱ１、Ｑ２のゲートは、全て同じ方向に配置され、しかもビット線ＢＬ、／ＢＬとは直交して配置されていることに特徴がある。さらに、１対のドライバー用トランジスタＱ１、Ｑ２は、互いに点対称で配置形成され、１対の番地選択用トランジスタＱ３、Ｑ４も互いに点対称に配置形成されている。また、ドライバー用トランジスタのドレイン領域は、半導体基板の素子分離領域を挟んで互いに点対称に配置され、ソース領域は、半導体基板の素子分離領域を挟んで互いに点対称に配置される。２つのＴＦＴ負荷トランジスタも互いに点対称に配置形成されている。図１７に示すように、トランジスタＱ１のゲート３１とＴＦＴゲートＧＡ１（図１８参照）とを接続するために開口部Ｂ１を絶縁膜に形成する。トランジスタＱ２のゲート３２とＴＦＴゲートＧＡ２（図１８参照）とを接続するために開口部Ｂ２を絶縁膜に形成する。図１８に示すように、これら開口部を有する絶縁膜の上にＴＦＴゲートＧＡ１とＴＦＴゲートＧＡ２とを形成する。図１９に示すように、ＴＦＴゲートＧＡ１、ＧＡ２とＴＦＴポリＰ１、Ｐ２（図２０参照）とをそれぞれ接続するために開口部Ｈ１、Ｈ２を絶縁膜に形成する。図２０に示すように、開口部Ｈ１、Ｈ２を有する絶縁膜にＴＦＴポリＰ１、Ｐ２を形成する。通常のＭＯＳトランジスタがゲートがポリシリコンなどで形成され、ゲート酸化膜を介してチャネルがあり、、その両端にソース／ドレイン（拡散層）があるのに対し、ＴＦＴ負荷素子は、ＴＦＴゲート（下ゲートという）をまず形成し、その上にＴＦＴポリと呼ばれるＶcc配線と電流の流れる領域を形成する。
【００２４】
次に、図２１及び図２２を参照してＳＲＡＭセルの半導体基板上の配置構成を説明する。図２１は、ＳＲＡＭセルと半導体基板の平面図、図２２は、ＳＲＡＭの回路図である。図２１（ａ）、（ｂ）に示すように、図１や図２などのＳＲＡＭのメモリセル（ＳＲＡＭセル）５４は、横長であり、その上の中央部分にビット線ＢＬ、／ＢＬが配置形成され、このビット線の両側のＳＲＡＭセル端部に接地線ＶSSが設けられている。このＳＲＡＭセル５４を単位セルとして複数の単位セルが繰り返し半導体基板１００に形成されて、セルアレイ５５を構成している。このセルアレイ５は、図２２に示すＳＲＡＭ回路の一部を構成している。
本発明によれば、ＳＲＡＭセルにおいて、１対のドライバー用トランジスタのゲート方向と１対の番地選択用トランジスタのゲート方向とがビット線と直交して配置されているためセルサイズの縦横比が従来と逆転し縦方向に短く横に長いセル構造となっていることに特徴がある。このようにセル縦方向が縮小されると、ビット線長を短くすることができるので高速化に効果がある。また、セル横方向サイズが従来に比べて長いので、セル横方向サイズによって決定される列選択回路及びセンスアンプの配線領域及び素子領域の自由度が広がってチップサイズ縮小が可能となる。
【００２５】
また、各能動素子は、すべて点対称に配置されるためフリップフロップの双安定性がよいことに特徴がある。とくに番地選択用トランジスタは点対称で配置されるのでｇｍが等しく、１対の番地選択用トランジスタの２個のゲートを接続する配線は、このゲートより上層の配線層を用いるので、１本でよく、位相差の問題がない。例えば、セルの“０”、“１”が各ワード線で全て同一であり、ワード線から見える容量に差がない。また、上記１対の番地選択用トランジスタの２個のゲートを接続する配線が１本でよいためセルサイズを縮小することが可能となる。接地線ＶSSは、ビット線と同一層で形成される。ビット線ＢＬ、／ＢＬの両側に２本の接地線ＶSSが配置されてドライバー用トランジスタのソース領域に接続されるので接地線ＶSSの抵抗が従来と比較してし十分小さくなる。そのため、フリップフロップの安定性が格段に向上し、低電圧動作やデータ保持特性が大幅に改善する。また、ビット線は、接地線ＶSSによって隣接セルとシールドされているので、従来のような隣接ビット線とのカップリングへ影響がなくなり安定なビット線動作ができる。
【００２６】
番地選択用トランジスタのソース領域とドライバー用トランジスタのドレイン領域との距離が短くなり、抵抗が小さくなるので安定性が増す。
番地選択用トランジスタとドライバー用トランジスタのゲートが平行に形成されているので、製造工程において合わせずれに強くなり特性が安定する。
セルノード、ソース／ドレインの領域が小さくなるので、α線により発生するキャリアの吸収が小さい。したがって、ソフトエラーが少なくなり特性が安定化する。
【００２７】
【発明の効果】
本発明は、ＳＲＡＭセルにおいて、１対のドライバー用トランジスタのゲート方向と１対の番地選択用トランジスタのゲート方向とがビット線と直交して配置されているためセルサイズの縦横比が従来と逆転し縦方向に短く横に長いセル構造となり、その結果ビット線長を短くなって高速化が進むとともにチップサイズが縮小する。また、１対の番地選択用トランジスタの２個のゲートを接続する配線が１本でよいためセルサイズを縮小することが可能となる。また、それぞれ対になっている能動素子は、すべて互いに点対称に配置されるためフリップフロップの双安定性がよいことに特徴がある。また、接地線抵抗が従来と比較してし十分小さくなるためフリップフロップの安定性が格段に向上し、低電圧動作やデータ保持特性が大幅に改善する。更にビット線は、接地線ＶSSによって隣接セルとシールドされているので、従来のような隣接ビット線とのカップリングへ影響がなくなって安定なビット線動作が可能になる。
【図面の簡単な説明】
【図１】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図２】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図３】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図４】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図５】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図６】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図７】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図８】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図９】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図１０】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図１１】本発明のＳＲＡＭを形成する製造工程を説明する半導体基板の平面図。
【図１２】本発明のＳＲＡＭが形成された半導体基板断面図。
【図１３】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図１４】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図１５】ＴＦＴ負荷型ＳＲＡＭの回路図。
【図１６】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図１７】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図１８】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図１９】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図２０】本発明のＳＲＡＭが形成された半導体基板の平面図。
【図２１】本発明の半導体基板及び半導体基板に形成するＳＲＡＭの平面図。
【図２２】本発明のＳＲＡＭの回路構成図。
【図２３】高抵抗負荷型ＳＲＡＭの回路図。
【図２４】図２３のＳＲＡＭが形成された半導体基板平面図。
【符号の説明】
１、２・・・素子領域、    ３、４、５、６、７、８、９、１０、１６、１７、２０、２１、２２、２３・・・コンタクト孔、
１１、１２、１３、１４、１５、１８、１９・・・ポリシリコン配線、
２４、２５・・・ビット線、    ２６、２７・・・接地線、
３０・・・素子分離領域、    ３１、３２、３３、３４・・・ゲート、
３５、３６、３７、３８・・・ソース領域、
３９、４０・・・ドレイン領域、
４１、４２、４３、４４・・・コンタクト領域、
４５・・・絶縁膜（ゲート酸化膜）、
４６・・・第１層のポリシリコン膜、    ４７・・・第１層の層間絶縁膜、
４８・・・第２層のポリシリコン膜、    ４９・・・第２層の層間絶縁膜、
５０・・・第３層のポリシリコン膜、    ５１・・・第３層の層間絶縁膜、
５２・・・第１層のアルミニウム配線、    ５３・・・保護絶縁膜、
５４・・・ＳＲＡＭセル（単位セル）、    ５５・・・メモリセルアレイ、
１００・・・半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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