(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上にＴＥＯＳ系のＣＶＤ酸化膜にてパッド酸化膜を形成し，ＲＴＡ法にてアニールした後，その上にシリコン窒化膜を生成する工程と，
ホトリソおよびエッチングを前記パッド酸化膜及び前記シリコン窒化膜に対して行い，その後に前記パッド酸化膜及び前記シリコン窒化膜をマスクにしてＳｉ基板に酸窒化法にて犠牲のための犠牲酸化膜を形成する工程と，
前記パッド酸化膜及び前記シリコン窒化膜をマスクに前記犠牲酸化膜の一部とＳｉ基板に対してエッチングを行うことにより溝形状のトレンチを形成する工程と，
酸窒化法にて前記トレンチ側壁酸化を行う工程と，
前記トレンチ内に絶縁膜を埋め込み，平坦化した後，シリコン窒化膜およびパッド酸化膜を除去する工程と，
酸窒化法にてゲート酸化を行い，イオン注入を行う工程を施すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体装置における素子分離領域の製造方法に関するものである。
【０００２】
【従来の技術】
従来，Ｓｉを主成分とする半導体装置では，ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法または，ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により，素子分離領域（以下フィールド領域と称する）を形成し，素子間を電気的に分離していた。フィールド領域以外の領域を活性領域またはアクティブ領域と呼び，素子形成はこの領域で行う。ＬＯＣＯＳ法を用いてフィールド領域を形成した場合，フィールド領域の端部にバーズビークが発生し，アクティブ領域として使用できる面積が減少する。素子の小型化が進んだ近年では，アクティブ領域の幅とピッチが小さくなり，この点が問題となり，フィールド領域の構造にＬＯＣＯＳ法を選択することは困難になってきた。これに対して，ＳＴＩ法はその製造方法からバーズビークの発生がほとんどなく，変換差の少ない形成方法として期待がもたれている。その製造方法は，図７（ａ）に示すようにＳｉ基板１にトレンチ７と呼ばれる溝を形成し，その後図７（ｂ）に示すようにトレンチ７の側壁にトレンチ側壁酸化膜７１を形成し，トレンチ内部にＣＶＤ酸化膜などの埋め込み絶縁膜７２を埋め込み，フィールド領域を形成するものである。
【０００３】
【発明が解決しようとする課題】
しかしながら，上記のような製造方法では，アクティブ領域との境界近傍のフィールド領域の表面に，図８に示すディボット８１と呼ばれる溝が形成され，ディボット８１に隣接したアクティブ領域のエッジが露出する。図８はそのエッジ近傍の拡大図である。この部分が露出すると後述する応力の発生に関連して多数の問題が生ずる。
【０００４】
フィールド領域の構造をＳＴＩ法で形成した場合，埋め込み絶縁膜７２を埋め込んだ後の熱処理時に，埋め込み絶縁膜７２とＳｉ基板１が膨張し，両者の膨張係数が異なるため，界面において応力が発生する。また，熱酸化で形成したトレンチ側壁酸化膜７１とＳｉ基板１の界面においても，Ｓｉ原子間に酸素原子が割り込み体積膨張が生じることによる応力が発生する。これらの応力はアクティブ領域とフィールド領域の境界近傍において発生し，特にアクティブ領域のエッジ部分に強い応力が発生する。
【０００５】
強い応力が発生しているエッジ部分では，不純物イオン注入後のアニール時に，不純物の増速拡散が起こり，図８に示すようにアクティブ領域の中央部分に比べてエッジ部分の不純物濃度が低くなる。ディボット形成によりエッジ部分が露出していると，この不純物濃度が低い領域に閾値電圧の低い寄生トランジスタが形成される。この場合のトランジスタ特性曲線は，図９に示すようにキンクをもった曲線になる。図９において，縦軸はドレイン電流Ｉｄ，横軸はゲート電圧Ｖｇである。寄生トランジスタが存在しない場合は，トランジスタ特性曲線にキンクは発生しない。キンクが存在すると，設計時とは異なる電気的特性になり，トランジスタの特性が特定できない。また，寄生トランジスタやキンクは一様ではないため，生産時のトランジスタの特性が一様に定められず，ばらつきをもったものとなってしまう。
【０００６】
また，応力の発生は転位を引き起こし，結晶欠陥が発生する。そして不純物濃度が低下すると，空乏層がその他の領域と比べて延びやすくなり，この結晶欠陥を介して接合リーク電流の増加を招く。
【０００７】
Ｓｉ基板への酸化膜形成は等方的に行われるわけではなく，結晶方向により異なる。ディボット形成により，アクティブ領域のエッジ部分が露出していると，エッジの垂直方向の面と水平方向の面で形成される酸化膜の厚みが異なる。このことと，エッジ部分に発生した応力のために，図８に示すようにこの部分のゲート酸化膜９２が局所的に薄膜化する。薄膜化が起こると，ゲート酸化膜９２の信頼性に問題が生じる。また，この部分はもともと構造上電界が集中しやすく，この部分のゲート酸化膜９２が薄膜化すると，相乗効果によりさらに電界が集中する。電界集中はキンク発生の原因の１つと考えられており，好ましくない。
【０００８】
本発明は，このような問題に鑑みてなされたもので，その目的とするところは，ディボット形成およびキンク発生を抑制し，接合リーク電流を低減するとともに，ゲート酸化膜の信頼性向上を図ることが可能な半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために，本発明は，請求項１に記載のように，Ｓｉ基板上にＴＥＯＳ系のＣＶＤ酸化膜にてパッド酸化膜を形成し，ＲＴＡ法にてアニールした後，その上にシリコン窒化膜を生成する工程と，ホトリソおよびエッチングをパッド酸化膜及びシリコン窒化膜に対して行い，その後にパッド酸化膜及びシリコン窒化膜をマスクにしてＳｉ基板に酸窒化法にて犠牲酸化膜を形成する工程と，パッド酸化膜及びシリコン窒化膜をマスクに犠牲酸化膜の一部とＳｉ基板に対してエッチングを行うことにより溝形状のトレンチを形成する工程と，酸窒化法にてトレンチ側壁酸化を行う工程と，トレンチ内に絶縁膜を埋め込み，平坦化した後，シリコン窒化膜およびパッド酸化膜を除去する工程と，酸窒化法にてゲート酸化を行い，イオン注入を行う工程を施すことを特徴とする半導体装置の製造方法が提供される。窒素を含んだ酸化膜が犠牲酸化膜の一部として残るため，耐ＨＦ性が向上し，ディボット形成を抑制できる。その上，犠牲酸化膜形成により，アクティブ領域のエッジのコーナーが丸まり，ゲート酸化膜の薄膜化を抑制できる。
【００１６】
【発明の実施の形態】
以下，図面に基づいて本発明の実施の形態を詳細に説明する。図１は，本発明の第１の実施の形態に係る半導体装置の製造工程断面図である。
（１）まず，図１（ａ）に示すように，Ｓｉ基板１上にパッド酸化膜３を８５０℃ウエットＯ２雰囲気で１００〜３００オングストローム形成し，その上にＳｉ３Ｎ４膜５をＬＰＣＶＤ（減圧ＣＶＤ）法にて１５００〜２０００オングストローム生成する。
（２）次にホトリソ工程を行い，ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法にてＳｉ３Ｎ４膜５をエッチングする。レジストがついた状態でＳｉ３Ｎ４膜５をマスクにしてＳｉ基板１をエッチングし，レジストを除去し，トレンチ７を形成する。
（３）図１（ｂ）に示すように，トレンチ側壁酸化膜９をＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法にて，１０５０〜１１５０℃のＯ２雰囲気で酸化，９５０〜１０５０℃のＮＨ３雰囲気で窒化，１０５０〜１１５０℃のＮ２Ｏ雰囲気で再酸化，という条件で酸窒化して３００オングストローム形成する。
【００１７】
（４）図１（ｃ）に示すように，ＣＶＤ酸化膜１１を埋め込む。
（５）図１（ｄ）に示すように，ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）研磨を行い，平坦化する。
（６）図１（ｅ）に示すように，Ｓｉ３Ｎ４膜５除去およびパッド酸化膜３除去を行い，フィールド領域を形成する。
（７）その後は所定の工程によるトランジスタ形成を行う。
【００１８】
本実施の形態では，トレンチ側壁酸化膜９は酸窒化膜になっており，窒素を含む。所定量の窒素を含む酸化膜は，酸化膜中の構造の歪みを緩和することができる。したがって，トレンチ側壁酸化膜９中の圧縮応力が緩和され，アクティブ領域のエッジの部分の応力，およびＳｉ基板１に与えられる引っ張り応力も緩和される。その結果，トレンチ側壁近傍のＳｉ基板中への結晶欠陥の発生が抑制できるので，接合リーク電流を低減できる。また，その後のイオン注入，活性化においても側壁近傍の不純物の増速拡散が抑制されるので，寄生トランジスタ形成が抑制され，ひいてはキンク発生を抑制できる。さらに，窒素を導入したトレンチ側壁酸化膜９は，耐ＨＦ性が向上している。これより，後工程におけるＨＦ処理において，エッジ部分の浸食量が減少するため，ディボット形成を抑制することができる。
【００１９】
図２は，本発明の第２の実施の形態に係る半導体装置の製造工程断面図である。第１の実施の形態の（１），（２）工程と同様にトレンチを形成する。その後，図２（ａ）に示すようにトレンチ側壁酸化膜２９を９５０〜１０５０℃ドライＯ２雰囲気にて熱酸化して形成する。その後は第１の実施の形態の（４）〜（６）工程と同様の手順をふむ。この間の工程を図２（ｂ），（ｃ），（ｄ）で表す。
【００２０】
次に図２（ｅ）に示すように，犠牲酸化膜２８を第１の実施の形態におけるトレンチ酸化膜形成と同様な条件で酸窒化で形成し，トランジスタの閾値電圧を決めるイオン注入を行い，活性化アニールを行う。その後，ゲート電極形成等，所定の工程によるトランジスタ形成を行う。
【００２１】
本実施の形態では，アクティブ領域であるＳｉ基板１上に酸窒化膜を形成している。前述のように，所定量の窒素を含む酸化膜は，酸化膜中の構造の歪みを緩和することができるため，Ｓｉ基板１表面近傍の応力を緩和する。したがって，その後のイオン注入および活性化において不純物の増速拡散を抑制でき，寄生トランジスタ形成およびキンク発生を抑制できる。さらに犠牲酸化時にＣＶＤ酸化膜１１表面が窒素を含んだ膜になるため，通常のＣＶＤ酸化膜と比較して，耐ＨＦ性が向上する。これにより，後工程におけるＨＦ処理において，ＣＶＤ酸化膜１１の浸食量が減少するため，ディボット形成を抑制することができる。
【００２２】
図３は，本発明の第３の実施の形態に係る半導体装置の製造工程断面図である。本実施の形態では，第１の実施の形態の（１）〜（６）工程と同様の手順をふんで，フィールド領域を形成する。フィールド領域を形成するまでの製造工程断面図は，図１と同じなのでここでは省略している。図１（ｅ）に相当するのが図３（ａ）である。すなわち，ここでのトレンチ側壁酸化膜９も第１の実施の形態のトレンチ側壁酸化膜９形成と同様な条件で酸窒化にて形成する。
【００２３】
次に図３（ｂ）に示すように，犠牲酸化膜２８を第１の実施の形態におけるトレンチ酸化膜９形成と同様な条件で酸窒化で形成し，トランジスタの閾値電圧を決めるイオン注入を行い，活性化アニールを行う。その後，ゲート電極形成等，所定の工程によるトランジスタ形成を行う。
【００２４】
本実施の形態は，トレンチ側壁酸化膜９と犠牲酸化膜２８両方を酸窒化膜で形成しており，第１の実施の形態と第２の実施の形態を合わせた形態になっている。よって，両実施の形態の効果を合わせた効果が得られる。特に，前述の応力緩和の効果により，より広範囲な部分で不純物の増速拡散を抑制できる。また，トレンチ側壁酸化膜９と犠牲酸化膜２８両方の耐ＨＦ性が向上するため，後工程におけるＨＦ処理に対してディボット形成をより抑制することができる。
【００２５】
図４は，本発明の第４の実施の形態に係る半導体装置の製造工程断面図である。本実施の形態では，第１の実施の形態の（１）〜（６）工程と同様の手順をふんで，フィールド領域を形成する。フィールド領域を形成するまでの製造工程断面図は，図１と同じなのでここでは省略している。図１（ｅ）に相当するのが図４（ａ）である。すなわち，ここでのトレンチ側壁酸化膜９も第１の実施の形態のトレンチ側壁酸化膜９形成と同様な条件で酸窒化にて形成する。
【００２６】
そして図４（ｂ）に示すように，ゲート酸化膜４８形成を第１の実施の形態におけるトレンチ酸化膜９形成と同様な条件で酸窒化にて行い，トランジスタの閾値電圧を決めるイオン注入を行い，活性化アニールを行う。その後，所定の工程によるトランジスタ形成を行う。
【００２７】
ＬＯＣＯＳのエッジにおけるゲート酸化膜薄膜化は，酸窒化における再酸化により改善するとの報告がある。同様な効果がトレンチ構造においても期待できるため，ゲート酸化膜４８を酸窒化により形成した本実施の形態では，第３の実施の形態の効果に加え，ゲート酸化膜４８の信頼性向上というメリットが得られる。また，従来の工程では，フィールド酸化膜を形成した後，犠牲酸化を行い，トランジスタの閾値電圧を決めるイオン注入を行い活性化し，その後犠牲酸化膜を除去し，ゲート酸化をしてから電極形成し，トランジスタを形成していた。しかし，本実施の形態では，犠牲酸化の工程を省き，ゲート酸化膜４８上からトランジスタの閾値電圧を決めるイオン注入を行う。したがって，工程数を少なくでき，時間，コストの削減ができ，なおかつ耐ＨＦ性の効果も得られる。
【００２８】
図５は，本発明の第５の実施の形態に係る半導体装置の製造工程断面図である。
（１）まず，図５（ａ）に示すように，Ｓｉ基板１上にパッド酸化膜５３をＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）系のＣＶＤ酸化膜で１００〜５００オングストローム形成し，その後，ＣＶＤ酸化膜の焼き締めとして，ＲＴＡ法にて望ましくはトレンチ酸化膜と同等の温度，すなわち１０００〜１０５０℃程度の温度で，Ｎ２雰囲気にてアニールする。その後，Ｓｉ３Ｎ４膜５をＬＰＣＶＤ法にて１５００〜２０００オングストローム生成する。
（２）次にホトリソ工程を行い，ＲＩＥ法にてＳｉ３Ｎ４膜５をエッチングする。レジストがついた状態でＳｉ３Ｎ４膜５をマスクにしてＳｉ基板１をエッチングし，レジストを除去し，トレンチ７を形成する。
（３）図５（ｂ）に示すように，トレンチ側壁酸化膜９をＲＴＡ法にて，第１の実施の形態のトレンチ酸化膜形成と同様な条件で３００オングストローム形成する。
【００２９】
（４）図５（ｃ）に示すように，ＣＶＤ酸化膜１１を埋め込む。
（５）その後ＣＭＰ研磨を行い，平坦化する。
（６）図５（ｄ）に示すように，Ｓｉ３Ｎ４膜５除去およびパッド酸化膜５３除去を行い，フィールド領域を形成する。
（７）図５（ｅ）に示すように，ゲート酸化膜４８形成を第１の実施の形態におけるトレンチ酸化膜９形成と同様な条件で酸窒化にて行い，トランジスタの閾値電圧を決めるイオン注入を行い，活性化アニールを行う。その後，所定の工程によるトランジスタ形成を行う。
【００３０】
本実施の形態では，パッド酸化膜５３に熱酸化膜よりも耐ＨＦ性が低いＣＶＤ酸化膜を用いているため，ＨＦ処理におけるレートが速くなり，パッド酸化膜５３除去時に処理時間を短くすることができる。また，このため，パッド酸化膜５３除去時におけるＣＶＤ酸化膜１１の浸食量が減少するため，ディボット形成を抑制できる。
【００３１】
図６は，本発明の第６の実施の形態に係る半導体装置の製造工程断面図である。本実施の形態では，第５の実施の形態の（１）工程後，ホトリソ工程を行い，ＲＩＥ法にてＳｉ３Ｎ４膜５をエッチングする。その後，図６（ａ）に示すように，犠牲のためのＬＯＣＯＳ６８を，第１の実施の形態のトレンチ側壁酸化膜９形成と同様な条件で酸窒化にて１００〜５００オングストローム程度形成する。
【００３２】
次にホトリソ工程を行い，図６（ｂ）に示すように，形成したＬＯＣＯＳ６８の所定の領域にエッチング工程にてトレンチ７を形成する。次に，トレンチ側壁酸化膜９をＲＴＡ法にて第１の実施の形態のトレンチ側壁酸化膜９形成と同様な条件で酸窒化にて３００オングストローム形成する。
【００３３】
次にＣＶＤ酸化膜１１を埋め込み，図６（ｃ）に示すように，ＣＭＰ研磨を行い平坦化する。図６（ｄ）に示すようにＳｉ３Ｎ４膜５除去およびパッド酸化膜５３除去を行い，フィールド領域を形成する。図６（ｅ）に示すように，第５の実施の形態と同様にゲート酸化膜４８形成を酸窒化にて行い，トランジスタの閾値電圧を決めるイオン注入を行い，活性化アニールを行う。その後，所定の工程によるトランジスタ形成を行う。
【００３４】
ここで，犠牲のためのＬＯＣＯＳ６８形成後のトレンチ７形成は，ホトリソ工程を行わずに，Ｓｉ３Ｎ４膜５をマスクにして行ってもよい。この場合は，ホトリソ工程を削除することができ，工程の簡略化ができる。
【００３５】
本実施の形態によれば，犠牲のために形成したＬＯＣＯＳ６８で残された部分が窒素を含んだ酸化膜になっているため，耐ＨＦ性が通常のＣＶＤ酸化膜よりも高く，第５の実施の形態と比較してディボット形成を抑制する効果が得られる。また，ＬＯＣＯＳ６８形成により，アクティブ領域のエッジのコーナーが丸まり，ゲート酸化膜４８の薄膜化を抑制できる。
【００３６】
以上，添付図面を参照しながら本発明にかかる半導体装置の製造方法の好適な実施形態について説明したが，本発明はかかる例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００３７】
【発明の効果】
以上，詳細に説明したように本発明によれば，ディボット形成およびキンク発生を抑制し，接合リーク電流を低減するとともに，ゲート酸化膜の信頼性向上を図ることが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置の製造工程断面図である。
【図３】本発明の第３の実施の形態に係る半導体装置の製造工程断面図である。
【図４】本発明の第４の実施の形態に係る半導体装置の製造工程断面図である。
【図５】本発明の第５の実施の形態に係る半導体装置の製造工程断面図である。
【図６】本発明の第６の実施の形態に係る半導体装置の製造工程断面図である。
【図７】トレンチ構造を示す図である。
【図８】アクティブ領域のエッジ近傍の拡大図である。
【図９】寄生トランジスタが発生した場合のトランジスタ特性曲線である。
【符号の説明】
１        Ｓｉ基板
３，５３        パッド酸化膜
５        Ｓｉ３Ｎ４膜
７        トレンチ
９，２９，７１        トレンチ側壁酸化膜
１１        ＣＶＤ酸化膜
２８        犠牲酸化膜
４８，９２        ゲート酸化膜
６８        ＬＯＣＯＳ
７２        埋め込み絶縁膜
８１        ディボット
ＡＣ        アクティブ領域
ＦＩ        フィールド領域
８２        不純物低濃度領域
８３        薄膜部
【図１】
0003604072.tif 000002
【図２】
0003604072.tif 000003
【図３】
0003604072.tif 000004
【図４】
0003604072.tif 000005
【図５】
0003604072.tif 000006
【図６】
0003604072.tif 000007
【図７】
0003604072.tif 000008
【図８】
0003604072.tif 000009
【図９】
0003604072.tif 000010