(57)【特許請求の範囲】
【請求項１】
窒化物半導体基板と、
ゲート絶縁膜と、
ゲート電極と、
内部絶縁膜と、
ソース電極と、
ドレイン電極、
を備えており、
前記窒化物半導体基板が、
前記窒化物半導体基板の表面に露出しているｎ型のソース層と、
前記ソース層に接しており、前記窒化物半導体基板の前記表面に露出しているｐ型のボディ層と、
前記ボディ層の側面に接する位置から前記ボディ層の底面に接する位置まで伸びており、前記側面に接する位置で前記窒化物半導体基板の前記表面に露出しており、前記ボディ層によって前記ソース層から分離されているｎ型のドリフト層と、
前記窒化物半導体基板の裏面に露出しており、前記ドリフト層に接しており、前記ドリフト層よりもｎ型不純物濃度が高いｎ型のドレイン層、
を有しており、
前記ソース電極が、前記ソース層に接しており、
前記ドレイン電極が、前記ドレイン層に接しており、
前記ゲート絶縁膜が、前記ソース層が露出している範囲と、前記ソース層と前記ドリフト層の間で前記ボディ層が露出している範囲と、前記ドリフト層が露出している範囲に跨って前記窒化物半導体基板の前記表面を覆っており、
前記ゲート電極が、前記ゲート絶縁膜を介して、前記ソース層と前記ドリフト層の間の範囲の前記ボディ層と対向しており、
前記内部絶縁膜は、前記ボディ層の前記ドリフト層に接する前記側面と前記ボディ層の前記底面とを繋ぐコーナー部に接する位置に配置されている、
窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、窒化物半導体装置に関する。
【０００２】
特許文献１には、半導体基板と、ゲート絶縁膜と、ゲート電極、を備える半導体装置が開示されている。半導体基板が、半導体基板の表面に露出しているｎ型のソース層と、半導体基板の表面に露出しているｐ型のボディ層と、半導体基板の表面に露出しており、ボディ層によってソース層から分離されているｎ型のドリフト層、を有している。ドリフト層は、ボディ層の側面に接する位置からボディ層の底面に接する位置まで伸びている。ドリフト層の裏面側には、ｎ型のドレイン層が配置されている。この半導体装置を製造する際には、まず、ドレイン層上にドリフト層を成長させた後に、エッチングによりドリフト層に凹部を形成する。そして、凹部内にｎ型の半導体膜を成膜する。次いで、凹部内にボディ層を成長させ、ボディ層への選択的なイオン注入によりソース層を形成する。その後、ゲート絶縁膜とゲート電極を形成することにより、特許文献１の半導体装置が完成する。
【０００３】
特許文献１の技術によれば、エッチングによりドリフト層に生じるダメージ層がｎ型の半導体膜により覆われる。このため、ｎ型の半導体膜とｐ型のボディ層との境界におけるｐｎ接合部には、エッチングによるダメージがほとんど存在しない。したがって、半導体装置の動作時に、当該ｐｎ接合部に生じるリーク電流が抑制され、半導体装置の耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような半導体装置では、半導体装置がオフしたときに、ボディ層の側面と底面を繋ぐコーナー部近傍において、ボディ層とドリフト層との境界のｐｎ接合部に電界が集中することが知られている。ｐｎ接合部に電界が集中することで、半導体装置の耐圧が低下する。特許文献１の技術では、半導体装置の製造過程に起因する耐圧の低下を抑制することはできるが、ｐｎ接合部に印加される電界を緩和することができない。本明細書では、半導体装置の耐圧を向上させることができる技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する窒化物半導体装置は、窒化物半導体基板と、ゲート絶縁膜と、ゲート電極と、内部絶縁膜と、ソース電極と、ドレイン電極、を備えている。前記窒化物半導体基板が、ソース層と、ボディ層と、ドリフト層と、ドレイン層を有している。前記ソース層は、前記窒化物半導体基板の表面に露出しているｎ型層である。前記ボディ層は、前記ソース層に接しており、前記窒化物半導体基板の前記表面に露出しているｐ型層である。前記ドリフト層は、前記ボディ層の側面に接する位置から前記ボディ層の底面に接する位置まで伸びており、前記側面に接する位置で前記窒化物半導体基板の前記表面に露出しており、前記ボディ層によって前記ソース層から分離されているｎ型層である。前記ドレイン層は、前記窒化物半導体基板の裏面に露出しており、前記ドリフト層に接しており、前記ドリフト層よりもｎ型不純物濃度が高いｎ型層である。前記ソース電極が、前記ソース層に接している。前記ドレイン電極が、前記ドレイン層に接している。前記ゲート絶縁膜が、前記ソース層が露出している範囲と、前記ソース層と前記ドリフト層の間で前記ボディ層が露出している範囲と、前記ドリフト層が露出している範囲に跨って前記窒化物半導体基板の前記表面を覆っている。前記ゲート電極が、前記ゲート絶縁膜を介して、前記ソース層と前記ドリフト層の間の範囲の前記ボディ層と対向している。前記内部絶縁膜は、前記ボディ層の前記側面と前記ボディ層の前記底面とを繋ぐコーナー部に接する位置に配置されている。
【０００７】
半導体装置がオフしたときにｐｎ接合部に印加される電界は、ボディ層の側面と底面を繋ぐコーナー部近傍に集中する。この半導体装置では、ボディ層のコーナー部に接する位置に、内部絶縁膜が設けられている。電界が集中する位置に高耐圧の内部絶縁膜が設けられているため、半導体装置の耐圧を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】実施例１のＭＯＳＦＥＴ１０の縦断面図。
【図２】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図３】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図４】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図５】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図６】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図７】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図８】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図９】実施例１のＭＯＳＦＥＴ１０の製造工程の説明図。
【図１０】実施例２のＭＯＳＦＥＴ１０ａの縦断面図。
【図１１】実施例２のＭＯＳＦＥＴ１０ａの製造工程の説明図。
【発明を実施するための形態】
【実施例１】
【０００９】
図１に示すＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）１０は、窒化物半導体基板１２を有している。窒化物半導体基板１２は、ＧａＮ（窒化ガリウム）を主成分とする半導体基板である。
【００１０】
窒化物半導体基板１２は、複数のソース層４０、複数のボディ層４２、ドリフト層４４及びドレイン層４６を有している。
【００１１】
各ソース層４０は、ｎ型領域であり、窒化物半導体基板１２の表面１２ａに露出している。
【００１２】
各ボディ層４２は、ｐ型領域であり、対応するソース層４０の周囲に配置されている。各ボディ層４２は、対応するソース層４０の側面と下面を覆っている。各ボディ層４２は、ソース層４０に隣接する範囲で、窒化物半導体基板１２の表面１２ａに露出している。
【００１３】
ドリフト層４４は、ｎ型領域であり、各ボディ層４２の側面に接する位置から各ボディ層４２の底面に接する位置まで伸びている。ドリフト層４４は、各ボディ層４２の側面に接する位置で窒化物半導体基板１２の表面１２ａに露出している。ドリフト層４４は、各ボディ層４２によって各ソース層４０から分離されている。
【００１４】
ドレイン層４６は、ｎ型領域であり、ドリフト層４４の下側に配置されている。ドレイン層４６は、窒化物半導体基板１２の裏面１２ｂの略全域に露出している。ドレイン層４６は、ドリフト層４４のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
【００１５】
窒化物半導体基板１２の表面１２ａには、ゲート絶縁膜２８、ゲート電極２６及びソース電極２０が配置されている。
【００１６】
ゲート絶縁膜２８は、窒化物半導体基板１２の表面１２ａの一部を覆っている。ゲート絶縁膜２８は、ソース層４０が露出している範囲と、ソース層４０とドリフト層４４の間でボディ層４２が露出している範囲と、ドリフト層４４が露出している範囲に跨って窒化物半導体基板１２の表面１２ａを覆っている。各ボディ層４２のうち、ゲート絶縁膜２８に接する部分（すなわち、ソース層４０とドリフト層４４の間のボディ層４２の表層部）は、チャネルが形成されるチャネル領域４２ａである。ゲート絶縁膜２８は、例えば酸化シリコン等の絶縁体によって構成されている。
【００１７】
ゲート電極２６は、ゲート絶縁膜２８上に配置されている。ゲート電極２６は、ゲート絶縁膜２８を介して、ソース層４０と、ソース層４０とドリフト層４４の間の範囲のボディ層４２（すなわち、チャネル領域４２ａ）と、ドリフト層４４に対向している。ゲート電極２６は、ゲート絶縁膜２８によって窒化物半導体基板１２から絶縁されている。
【００１８】
ソース電極２０は、窒化物半導体基板１２の表面１２ａの一部に配置されている。ソース電極２０は、ソース層４０に接している。
【００１９】
窒化物半導体基板１２の裏面１２ｂには、ドレイン電極３０が配置されている。ドレイン電極３０は、ドレイン層４６に接している。
【００２０】
ＭＯＳＦＥＴ１０は、窒化物半導体基板１２の内部に複数の内部絶縁膜４８を有している。各内部絶縁膜４８は、ボディ層４２の側面４２ｂとボディ層４２の底面４２ｃとを繋ぐコーナー部４２ｄに接する位置にそれぞれ配置されている。
【００２１】
ゲート電極２６の電位をゲート閾値（ＭＯＳＦＥＴ１０をオンさせるのに必要な最小のゲート電位）以上まで高くすると、ボディ層４２のチャネル領域４２ａに電子が引き寄せられることによって、チャネル領域４２ａにチャネルが形成される。チャネルによって、ソース層４０とドリフト層４４が接続されることで、ソース層４０からドリフト層４４へ電子が流れる。ドリフト層４４へ流れ込んだ電子は、ドレイン層４６を通過してドレイン電極３０へ向かって流れる。これにより、ソース電極２０とドレイン電極３０が導通し、ＭＯＳＦＥＴ１０がオンする。
【００２２】
ゲート電極２６の電位をゲート閾値未満に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。ＭＯＳＦＥＴ１０がオフすると、ボディ層４２とドリフト層４４の境界のｐｎ接合部に逆電圧（すなわち、ドリフト層４４がボディ層４２よりも高電位となる電圧）が印加される。このため、ボディ層４２からドリフト層４４に空乏層が広がり、ドリフト層４４が空乏化する。ドリフト層４４が空乏化すると、ドリフト層４４の内部に電位分布が生じる。このとき、ボディ層４２の側面４２ｂと底面４２ｃを繋ぐコーナー部４２ｄの近傍において、電界が集中する。高い電界がドリフト層４４内で発生すると、アバランシェブレークダウンが生じるおそれがある。
【００２３】
しかしながら、本実施形態のＭＯＳＦＥＴ１０では、各コーナー部４２ｄに接する位置に内部絶縁膜４８が設けられている。このため、ＭＯＳＦＥＴ１０では、内部絶縁膜４８に高い電界が加わる。内部絶縁膜４８は、絶縁体であるので、窒化物半導体基板１２を構成する材料よりも絶縁破壊し難い。このため、コーナー部４２ｄに高い電界が集中した場合であっても、内部絶縁膜４８に絶縁破壊が生じ難い。このように、コーナー部４２ｄに内部絶縁膜４８を設けることで、ＭＯＳＦＥＴ１０の耐圧を向上させることができる。
【００２４】
次に、実施例１のＭＯＳＦＥＴ１０の製造方法について説明する。まず、図２に示すように、ｎ型の窒化物半導体層であるドレイン層４６上にｎ型の窒化物半導体層であるドリフト層４４をエピタキシャル成長させる。ドリフト層４４のｎ型不純物濃度は、ドレイン層４６のｎ型不純物濃度よりも低い。
【００２５】
次に、図３に示すように、ドリフト層４４の表面に開口６０を有するマスク５８を形成する。次に、開口６０内のドリフト層４４の表面をエッチングすることで、凹部６２を形成する。次に、マスク５８を除去し、図４に示すように、ドリフト層４４の表面と凹部６２内に、内部絶縁膜４８を形成する。次いで、図５に示すように、内部絶縁膜４８をエッチングする。このとき、凹部６２の底面の一部とドリフト層４４の表面を露出させて、内部絶縁膜４８が凹部６２の側面と底面を繋ぐ部分それぞれに残存するようにエッチングされる。すなわち、１つの凹部６２に対して、２つの部分（凹部６２の側面と底面を繋ぐ部分）に内部絶縁膜４８が残存するようにエッチングが行われる。
【００２６】
次に、図６に示すように、ドリフト層４４の表面と、凹部６２内に、ｐ型の窒化物半導体層であるボディ層４２をエピタキシャル成長させる。以下では、ドレイン層４６、ドリフト層４４及びボディ層４２を含む窒化物半導体層全体を窒化物半導体基板１２という。
【００２７】
次に、窒化物半導体基板１２の表面（すなわち、ボディ層４２の表面）をＣＭＰ（Chemical Mechanical Polishing）により研磨する。ここでは、図７に示すように、２つのボディ層４２に挟まれた範囲のドリフト層４４を窒化物半導体基板１２の表面に露出させる。また、凹部６２内にボディ層４２を残存させる。
【００２８】
次に、図８に示すように、ボディ層４２の一部に選択的にｎ型不純物イオンを注入することで、ソース層４０を形成する。
【００２９】
次に、図９に示すように、ゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、ボディ層４２近傍でソース層４０が露出している範囲と、ソース層４０とドリフト層４４の間でボディ層４２が露出している範囲と、ドリフト層４４が露出している範囲に跨って窒化物半導体基板１２の表面を覆うように形成される。次いで、図９に示すように、ゲート絶縁膜２８の表面全体を覆うようにゲート電極２６を形成する。その後、ソース電極２０及びドレイン電極３０を形成することで、図１に示すＭＯＳＦＥＴ１０が完成する。
【実施例２】
【００３０】
実施例２のＭＯＳＦＥＴ１０ａは、内部絶縁膜４８ａの位置が実施例１のＭＯＳＦＥＴ１０の内部絶縁膜４８と異なっている。図１０に示すように、内部絶縁膜４８ａは、ボディ層４２の底面４２ｃを覆うように配置されている。すなわち、内部絶縁膜４８ａは、ボディ層４２の側面４２ｂとボディ層４２の底面４２ｃを繋ぐ一方のコーナー部４２ｄから他方のコーナー部４２ｄまで伸びている。
【００３１】
実施例２のＭＯＳＦＥＴ１０ａにおいても、ボディ層４２のコーナー部４２ｄに接する位置に内部絶縁膜４８ａが設けられている。このため、コーナー部４２ｄに高い電界が集中した場合であっても、内部絶縁膜４８ａに絶縁破壊が生じ難い。すなわち、ＭＯＳＦＥＴ１０ａの耐圧を向上させることができる。
【００３２】
実施例２のＭＯＳＦＥＴ１０ａは、図４に示す内部絶縁膜４８を、図１１に示すように、エッチングによって凹部６２の底面を覆うように残存させる。これにより、内部絶縁膜４８ａが形成される。その後、実施例１と同様の工程を実施することで製造することができる。
【００３３】
実施例１のＭＯＳＦＥＴ１０では、凹部６２の底面にドリフト層４４が露出しているため、ボディ層４２を凹部６２の底面と側面の両方からエピタキシャル成長させていた。しかしながら、実施例２のＭＯＳＦＥＴ１０ａでは、凹部６２の底面が内部絶縁膜４８ａにより覆われているため、凹部６２内にボディ層４２をエピタキシャル成長させる際、ボディ層４２を凹部６２の側面のみから成長させることができる。このため、欠陥の少ない結晶軸方向を選択してボディ層４２をエピタキシャル成長させることができる。
【００３４】
なお、上述した各実施例では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴに本明細書に開示の技術を適用してもよい。ｎ型のドレイン層４６に代えてｐ型層を設けることで、ＩＧＢＴの構造を得ることができる。
【００３５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３６】
１０、１０ａ：ＭＯＳＦＥＴ
１２：窒化物半導体基板
１２ａ：表面
１２ｂ：裏面
２０：ソース電極
２６：ゲート電極
２８：ゲート絶縁膜
３０：ドレイン電極
４０：ソース層
４２：ボディ層
４２ａ：チャネル領域
４２ｂ：側面
４２ｃ：底面
４２ｄ：コーナー部
４４：ドリフト層
４６：ドレイン層
４８、４８ａ：内部絶縁膜
【図１】
0006988261.tif 000002
【図２】
0006988261.tif 000003
【図３】
0006988261.tif 000004
【図４】
0006988261.tif 000005
【図５】
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【図６】
0006988261.tif 000007
【図７】
0006988261.tif 000008
【図８】
0006988261.tif 000009
【図９】
0006988261.tif 000010
【図１０】
0006988261.tif 000011
【図１１】
0006988261.tif 000012