(57)【特許請求の範囲】
【請求項１】
ゲートが入力端に接続された第１導電型の第１のＭＯＳトランジスタと、ゲートが抵抗を介し自己のドレインに接続された第１導電型の第２のＭＯＳトランジスタとからなる第１の差動対と、
一端が前記第１と第２のＭＯＳトランジスタのソースに接続され、他端が第１の電位供給端に接続された第１の電流源と、
ゲートとドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが第２の電位供給端に接続された第２導電型の第３のＭＯＳトランジスタと、ゲートが前記第３のＭＯＳトランジスタのゲートに接続され、ソースが前記第２の電位供給端に接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続されるとともに出力端に接続された第２導電型の第４のＭＯＳトランジスタとからなるカレントミラー回路と、
ゲートが前記出力端に接続され、ドレインが前記第２のＭＯＳトランジスタのゲートに接続された第１導電型の第５のＭＯＳトランジスタと、ゲートに所定のクリップ電位が供給され、ドレインが前記第２の電位供給端に接続された第１導電型の第６のＭＯＳトランジスタからなる第２の差動対と、
一端が前記第５と第６のＭＯＳトランジスタのソースに接続され、他端が前記第１の電位供給端に接続された第２の電流源とを具備したことを特徴とするクリップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定のレベルで入力信号をクリップするクリップ回路に関する。
【０００２】
【従来の技術】
映像信号における輝度信号の処理において、不必要に大きい輝度信号を制限することを行っている。図３に、輝度信号を所定のレベルに制限する従来のクリップ回路の構成を示す。
【０００３】
入力端子１０１に供給される入力信号（輝度信号）Ｖｉｎの電圧Ｖｉｎが、クリップ電圧供給端１０３に供給されるクリップ電圧Ｖｂ未満の場合、Ｐ−ＭＯＳトランジスタＭ２はオンし、Ｐ−ＭＯＳトランジスタＭ３はオフし、Ｎ−ＭＯＳトランジスタＭ１とＭ４はオンのままである。このとき電流源Ｉ２の電流は、Ｐ−ＭＯＳトランジスタＭ２のみに流れる。
【０００４】
この場合、Ｎ−ＭＯＳトランジスタＭ１のゲート・ソース間の電圧をＶｇｓ１とし、Ｐ−ＭＯＳトランジスタＭ２のゲート・ソース間の電圧をＶｇｓ２ａとすると、出力端子１０５から取り出される出力信号Ｖｏｕｔの電圧Ｖｏｕｔ１は、次の式（１）で表される。
【０００５】
Ｖｏｕｔ１  ＝  Ｖｉｎ−Ｖｇｓ１＋Ｖｇｓ２ａ・・（１）
すなわちＶｇｓ１とＶｇｓ２ａの差電圧は一定なので、Ｖｏｕｔ１は、Ｖｉｎに対し０ｄＢのゲインを有する。またＶｏｕｔ１は、Ｖｉｎに対し、Ｖｇｓ１とＶｇｓ２ａの差電圧に相当するオフセットが生じる。
【０００６】
入力端子１０１に供給される入力信号（輝度信号）Ｖｉｎの電圧Ｖｉｎが、クリップ電圧供給端１０３に供給されるクリップ電圧Ｖｂを超える場合、Ｐ−ＭＯＳトランジスタＭ２はオフし、Ｐ−ＭＯＳトランジスタＭ３はオンし、Ｎ−ＭＯＳトランジスタＭ１とＭ４はオンのままである。このとき電流源Ｉ２の電流は、Ｐ−ＭＯＳトランジスタＭ３のみに流れる。
【０００７】
この場合、Ｎ−ＭＯＳトランジスタＭ４のゲート・ソース間の電圧をＶｇｓ１とし、Ｐ−ＭＯＳトランジスタＭ３のゲート・ソース間の電圧をＶｇｓ２ａとすると、出力端子１０５から取り出される出力信号Ｖｏｕｔの電圧Ｖｏｕｔ２は、次の式（２）で表される。
【０００８】
Ｖｏｕｔ２  ＝  Ｖｂ−Ｖｇｓ１＋Ｖｇｓ２ａ・・（２）
すなわちＶｇｓ１とＶｇｓ２ａの差電圧は一定なので、Ｖｏｕｔ２は、ＶｂにＶｇｓ１とＶｇｓ２ａの差電圧に相当するオフセットをもって出力される。
【０００９】
【発明が解決しようとする課題】
入力端子１０１に供給される入力信号（輝度信号）Ｖｉｎの電圧Ｖｉｎが、クリップ電圧供給端１０３に供給されるクリップ電圧Ｖｂ近傍の場合、Ｐ−ＭＯＳトランジスタＭ２とＭ３はオンし、Ｎ−ＭＯＳトランジスタＭ１とＭ４はオンのままである。このとき電流源Ｉ２の電流は、Ｐ−ＭＯＳトランジスタＭ２とＭ３に分割して流れる。
【００１０】
この場合、Ｎ−ＭＯＳトランジスタＭ１のゲート・ソース間の電圧をＶｇｓ１とし、Ｐ−ＭＯＳトランジスタＭ２のゲート・ソース間の電圧をＶｇｓ２ｂとすると、出力端子１０５から取り出される出力信号Ｖｏｕｔの電圧Ｖｏｕｔ３は、次の式（３）で表される。
【００１１】
Ｖｏｕｔ３  ＝  Ｖｉｎ−Ｖｇｓ１＋Ｖｇｓ２ｂ・・（３）
この場合Ｐ−ＭＯＳトランジスタＭ２の動作電流の違いから、Ｖｇｓ２ｂ  ＜Ｖｇｓ２ａとなり、Ｖｏｕｔ３／ＶｉｎとＶｏｕｔ１／Ｖｉｎの関係は、次の式（４）で表される。
【００１２】
Ｖｏｕｔ３／Ｖｉｎ  ＜  Ｖｏｕｔ１／Ｖｉｎ・・（４）
このように、入力端子１０１に供給される入力信号（輝度信号）Ｖｉｎの電圧Ｖｉｎが、クリップ電圧供給端１０３に供給されるクリップ電圧Ｖｂ近傍の場合、Ｖｉｎに対する出力信号Ｖｏｕｔの電圧Ｖｏｕｔ３は、Ｖｏｕｔ１の場合より小さくなる。すなわちゲインが、０ｄＢ未満となる。
【００１３】
そこで従来のクリップ回路の特性を測定すると、図２に示すように、入力信号Ｖｉｎの電圧Ｖｉｎがクリップ電圧Ｖｂ近傍では、出力信号Ｖｏｕｔの電圧Ｖｏｕｔは、Ｖｉｎに対するゲインが大きく低下しており、リニアリティが悪い。
【００１４】
そこで本発明は、入力信号の電圧がクリップ電圧近傍でも、リニアリティが良いクリップ回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のクリップ回路は，
ゲートが入力端に接続された第１導電型の第１のＭＯＳトランジスタと、ゲートが抵抗を介し自己のドレインに接続された第１導電型の第２のＭＯＳトランジスタとからなる第１の差動対と、
一端が前記第１と第２のＭＯＳトランジスタのソースに接続され、他端が第１の電位供給端に接続された第１の電流源と、
ゲートとドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが第２の電位供給端に接続された第２導電型の第３のＭＯＳトランジスタと、ゲートが前記第３のＭＯＳトランジスタのゲートに接続され、ソースが前記第２の電位供給端に接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続されるとともに出力端に接続された第２導電型の第４のＭＯＳトランジスタとからなるカレントミラー回路と、
ゲートが前記出力端に接続され、ドレインが前記第２のＭＯＳトランジスタのゲートに接続された第１導電型の第５のＭＯＳトランジスタと、ゲートに所定のクリップ電位が供給され、ドレインが前記第２の電位供給端に接続された第１導電型の第６のＭＯＳトランジスタからなる第２の差動対と、
一端が前記第５と第６のＭＯＳトランジスタのソースに接続され、他端が前記第１の電位供給端に接続された第２の電流源とを具備したことを特徴とする。
【００１６】
【発明の実施の形態】
図１に、本発明のクリップ回路の構成を示す。
【００１７】
図１に示されるクリップ回路は、第１、第２のＭＯＳトランジスタ（Ｎ−ＭＯＳトランジスタ）Ｍ１、Ｍ２と第１の電流源Ｉ１からなる第１の差動対３と、第３、第４のＭＯＳトランジスタ（Ｐ−ＭＯＳトランジスタ）Ｍ３、Ｍ４からなるカレントミラー回路７と、第５、第６のＭＯＳトランジスタ（Ｎ−ＭＯＳトランジスタ）Ｍ５、Ｍ６と第２の電流源Ｉ２からなる第２の差動対５と、出力端子１１と第１の差動対３の反転入力端との間に挿入された抵抗Ｒとから構成される。
【００１８】
より具体的には、第１のＭＯＳトランジスタＭ１のゲートは、入力端子１に接続されている。第２のＭＯＳトランジスタＭ２のゲートは、抵抗Ｒを介し自己のドレインに接続されている。第１と第２のＭＯＳトランジスタＭ１とＭ２のソースは、相互に接続されているとともに他端が接地電位Ｖｓｓに接続された第１の電流源Ｉ１の一端に接続されている。
【００１９】
第１のＭＯＳトランジスタのドレインは、ドレインとゲートが相互に接続された第３のＭＯＳトランジスタＭ３のドレインに接続されている。第３のＭＯＳトランジスタＭ３のソースは、電圧源Ｖｄｄに接続されている。第４のＭＯＳトランジスタＭ４のゲートは、第３のＭＯＳトランジスタＭ３のゲートに接続されており、これのソースは電源電位Ｖｄｄに接続されている。
【００２０】
第４のＭＯＳトランジスタＭ４のドレインは、第２のＭＯＳトランジスタＭ２のドレインに接続されているとともに出力端子１１に接続されている。
【００２１】
第５と第６のＭＯＳトランジスタＭ５とＭ６のソースは、相互に接続されるとともに他端が接地電位Ｖｓｓに接続された第２の電流源Ｉ２の一端に接続されている。第５のＭＯＳトランジスタＭ５のゲートは、出力端子１１に接続されているとともに抵抗Ｒを介し自己のドレインに接続されている。第６のＭＯＳトランジスタＭ６のドレインは、電源電位Ｖｄｄに接続されており、これのゲートは、クリップ電圧Ｖｂが供給されるクリップ電圧供給端９に接続されている。
【００２２】
出力端子１１より出力される出力信号Ｖｏｕｔは、第２の差動対５でクリップ電圧供給端９に供給されるクリップ電位Ｖｂと比較される。
【００２３】
また第１の電流源Ｉ１と第２の電流源Ｉ２の電流比は、例えば１対２に設定されている。抵抗Ｒの抵抗値Ｒについては、後述する。
【００２４】
次に、動作を説明する。
【００２５】
入力端子１に供給される入力信号（輝度信号）Ｖｉｎの電圧Ｖｉｎが、クリップ電圧供給端９に供給されるクリップ電圧Ｖｂ未満の場合、第２のＭＯＳトランジスタＭ２はオンし、第５のＭＯＳトランジスタＭ５はオフし、第１と第６のＭＯＳトランジスタＭ１とＭ６はオンのままである。このときカレントミラー回路７の電流は、第１と第２のＭＯＳトランジスタＭ１とＭ２を流れ、抵抗Ｒには電流が流れない。そして入力信号Ｖｉｎは、第１の差動対３とカレントミラー回路７とで構成されるバッファを介し、出力端子１１に出力される。
【００２６】
つまり、入力信号Ｖｉｎの電圧をＶｉｎとし、第１のＭＯＳトランジスタＭ１のゲート・ソース間の電圧をＶｇｓ１とし、第２のＭＯＳトランジスタＭ２のゲート・ソース間の電圧をＶｇｓ２とすると、出力端子１１から取り出される出力信号Ｖｏｕｔの電圧Ｖｏｕｔ１は、式（５）で表される。
【００２７】
Ｖｏｕｔ１  ＝  Ｖｉｎ−Ｖｇｓ１＋Ｖｇｓ２・・（５）
Ｖｇｓ１  ＝  Ｖｇｓ２であるから、結局Ｖｏｕｔ１  ＝  Ｖｉｎとなる。
【００２８】
次に入力端子１に入力される入力信号Ｖｉｎの電圧Ｖｉｎが、クリップ電圧供給端９に供給されるクリップ電圧Ｖｂを超える場合、第２のＭＯＳトランジスタＭ２はオフし、第５のＭＯＳトランジスタＭ５はオンし、第１と第６のＭＯＳトランジスタＭ１とＭ６はオンのままである。このときカレントミラー回路７の電流は、第１のＭＯＳトランジスタＭ１と、抵抗Ｒ−第５のＭＯＳトランジスタＭ５を流れる。
【００２９】
また第１と第２の電流源Ｉ１とＩ２の電流比は、１対２であるから、第５と第６のＭＯＳトランジスタＭ５とＭ６には等しい電流が流れる。このとき第２の差動対５とカレントミラー回路７と第１の電流源Ｉ１とでバッファが形成され、クリップ電圧供給端９に供給されるクリップ電圧Ｖｂが出力端子１１に出力される。
【００３０】
つまり、第５のＭＯＳトランジスタＭ５のゲート・ソース間の電圧をＶｇｓ５とし、第６のＭＯＳトランジスタＭ６のゲート・ソース間の電圧をＶｇｓ６とすると、出力端子１１から取り出される出力信号Ｖｏｕｔの電圧Ｖｏｕｔ２は、式（６）で表される。
【００３１】
Ｖｏｕｔ２  ＝  Ｖｂ−Ｖｇｓ６＋Ｖｇｓ５・・（６）
Ｖｇｓ５  ＝  Ｖｇｓ６であるから、結局Ｖｏｕｔ２  ＝  Ｖｂとなる。
【００３２】
更に入力信号Ｖｉｎの電圧Ｖｉｎが、クリップ電圧供給端９に供給されるクリップ電圧Ｖｂの近傍の場合、第１と第６のＭＯＳトランジスタＭ１とＭ６はオンのままである。そしてカレントミラー回路７の第４のＭＯＳトランジスタＭ４から供給される電流が抵抗Ｒに流れることによる電圧降下により、第２のＭＯＳトランジスタＭ２は瞬時にオフとなる。また第５のＭＯＳトランジスタＭ５はオンのままであり、カレントミラー回路７の第４のＭＯＳトランジスタＭ４から供給される電流は、抵抗Ｒ−第５のＭＯＳトランジスタＭ５を流れる。この場合、出力端子Ｖｏｕｔの電圧Ｖｏｕｔ３は、入力端子１に入力される入力信号Ｖｉｎの電圧Ｖｉｎがクリップ電圧Ｖｂを超える場合と同様になる。
【００３３】
次に、入力信号Ｖｉｎがクリップ電圧Ｖｂの近傍にある時の入出力ゲインを実質的に０ｄＢとする抵抗Ｒの抵抗値Ｒを求める。入力信号Ｖｉｎの電圧をＶｉｎ、出力信号Ｖｏｕｔの電圧をＶｏｕｔ、第２のＭＯＳトランジスタＭ２のゲートに供給される電圧をＶ１、第１の差動対３のコンダクタンスをｇｍ１、第２の差動対５のコンダクタンスをｇｍ２とすると、
（Ｖｉｎ−Ｖ１）・２・ｇｍ１  ＝  Ｖｏｕｔ・ｇｍ２・・（７）
となる。そしてＶ１は、式（８）で表される。
【００３４】
Ｖ１  ＝  Ｖｏｕｔ−Ｒ・Ｖｏｕｔ・ｇｍ２・・（８）
式（７）と（８）より、入出力のゲインは、（数１）で示す式（９）となる。
【数１】
0003592985.tif 000002
ここで、Ｒ＝１／（２・ｇｍ１）となるよう抵抗Ｒの抵抗値Ｒを設定すれば、式（９）より、入出力のゲインは０ｄＢとなる。
【００３５】
なお入力信号Ｖｉｎは、輝度信号に限定されない。
【００３６】
以上の動作により、入力信号Ｖｉｎは、温度変動や製造ばらつきなく、図２の特性図で示す如くクリップ電圧Ｖｂでクリップされ、クリップ電圧近傍においてリニアリティが損なわれることもない。
【００３７】
【発明の効果】
以上本発明のクリップ回路によれば、入力信号は、温度変動や製造ばらつきなくクリップ電圧でクリップされ、クリップ電圧近傍におけるゲインを０ｄＢにでき、リニアリティが損なわれることもない。
【図面の簡単な説明】
【図１】本発明のクリップ回路の構成を示す回路図である。
【図２】図１の本発明および図３の従来のクリップ回路の入出力特性図である。
【図３】従来のクリップ回路の構成を示す回路図である。
【符号の説明】
Ｍ１，Ｍ２，Ｍ５，Ｍ６・・第１，第２，第５，第６のＭＯＳトランジスタ（Ｎ−ＭＯＳトランジスタ）、Ｍ３，Ｍ４・・第３，第４のＭＯＳトランジスタ（Ｐ−ＭＯＳトランジスタ）、３・・第１の差動対、５・・第２の差動対、７・・カレントミラー回路。
【図１】
0003592985.tif 000003
【図２】
0003592985.tif 000004
【図３】
0003592985.tif 000005