(57)【特許請求の範囲】
【請求項１】
集積回路を備える半導体素子が基板に固定されてなる半導体装置において、
上記半導体素子は、平坦な状態となるように固定されていると共に、平坦な状態においてのみ、正常に動作するようになっていると共に、
上記半導体素子は、少なくともその裏面の一部が加工されることによってストレスが付与されており、半導体素子が基板から取り外されたときに、上記ストレスによって該半導体素子の少なくとも一部が変形するようになっていることを特徴とする半導体装置。
【請求項２】
上記半導体素子が基板にフリップチップ実装されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記加工部位における半導体素子の厚さが５０μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記半導体素子は、トランジスタが密集して設けられたトランジスタ部を有しており、上記ストレスによって該トランジスタ部の少なくとも一部が凸状または凹状に変形するようになっていることを特徴とする請求項１ないし３の何れか１項に記載の半導体装置。
【請求項５】
上記半導体素子は、平坦な状態においてのみ生じる平坦部位の電気特性を検知して、集積回路の動作を制御する検知手段を備えていることを特徴とする請求項１ないし４の何れか１項に記載の半導体装置。
【請求項６】
集積回路を備える半導体素子を平坦な状態となるように基板に固定した後、半導体素子が基板から取り外されたときに少なくともその一部が変形するように、該半導体素子の少なくとも裏面の一部を加工することによってストレスを付与することを特徴とする半導体装置の製造方法。
【請求項７】
上記加工を、ダイシングによる研削、サンドブラストによる研削、紙やすりによる研削、および、レーザービームの照射による研削からなる群より選ばれる少なくとも一種の手法で行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
上記加工部位における半導体素子の厚さを５０μｍ以下にすることを特徴とする請求項６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、半導体素子が基板から取り外されたときに、該半導体素子に湾曲等の変形を与えることによってトランジスタや集積回路の電気特性に変化等が生じることを利用して、半導体素子の特性や回路の解析を防止することができる半導体装置、およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、トランジスタとＩＣ（集積回路）或いはＬＳＩ（大規模集積回路）等の回路構成とを設けてなる半導体素子チップ（半導体素子、以下、単にチップと記す）は、外部環境から該チップを保護する観点や、チップの使用時におけるハンドリングを可能にする観点から、基板に固定されると共に、プラスチック製のパッケージ内等に封止され、半導体装置とされている。
【０００３】
トランジスタを集積してなるチップを有する上記半導体装置の構成について、一例を挙げて以下に説明する。図１７に示すように、該半導体装置１０１はパッケージ型であり、エポキシ系樹脂からなるパッケージ１０８内にチップ１０２を封止してなっている。上記チップ１０２は、ガラス繊維にエポキシ系樹脂を含浸させてなるガラスエポキシ基板（以下、単に基板と記す）１０３上に、異方性導電性接着剤１０５を介して固定されている。また、チップ１０２の表面に形成されたパッド部１０７のバンプ１０４は、基板１０３上に形成された銅箔からなる配線部１０６に接続されている。従って、半導体装置１０１はフリップチップ実装型の構成を備えている。
【０００４】
上記パッケージ型の半導体装置の一般的な製造方法について、以下に説明する。先ず、チップ１０２のパッド部１０７の位置に合うようにして、配線部１０６から外部への出力配線が形成された基板１０３を製造する。一方、チップ１０２表面のパッド部１０７に、金からなるバンプ１０４を形成する。次に、上記基板１０３上に異方性導電性接着剤１０５を塗布した後、該基板１０３の配線部１０６と、チップ１０２のバンプ１０４との位置合わせを行いながら重ね合わせることにより、基板１０３上にチップ１０２を載置する。その後、２００℃程度に加熱しながら両者を押圧（圧着）すると、異方性導電性接着剤１０５の熱凝固によってチップ１０２が基板１０３上に固定される。次いで、エポキシ系樹脂によってチップ１０２を封止することにより、パッケージ１０８を形成する。
【０００５】
上記チップ１０２の厚さは、一般的に２００μｍ以上である。該チップ１０２は、通常、その電気特性が損なわれないように、基板１０３上に平坦な（フラットな）状態となるように固定されている。
【０００６】
上記半導体装置のより具体的な製造方法として、例えば、▲１▼特開平１１−２３８７５０号公報には、チップ表面のパッド部にバンプを形成する際に、パッド部を構成する金属とバンプを構成する金属との密着性を向上させるための手法を採用することにより、信頼性の高いフリップチップ実装型の半導体装置を製造する方法が開示されている。また、例えば、▲２▼特開昭６４−１５９５７号公報には、半導体パッケージにＮＭＯＳ（Ｎ型金属酸化物半導体）素子のチップを封止する際に、該チップに機械的圧力（応力）が付与されるように、チップと共に気体や液体を封止する方法が開示されており、これにより、電流値を増加させてＮＭＯＳ素子の性能を向上させることができる。
【０００７】
尚、半導体素子に直接的に関与する技術ではないが、上記▲２▼の公報の技術に関連する技術として、例えば▲３▼特開平５−９３６５９号公報等には、各種の抵抗素子に応力を加えることを利用したひずみセンサが開示されている。このようなひずみセンサは、ガラス層のひずみにより電気抵抗が変化することを利用するものである。
【０００８】
ところで、図１７に示すように、上記パッケージ型の半導体装置１０１においては、該半導体装置１０１内に封止されているチップ１０２の集積回路が解析されるおそれがある。チップ１０２を解析するためには、該チップ１０２を観察することができるように、先ず、パッケージ１０８を開封する必要がある。上述したように、チップ１０２の表面側には、異方性導電性接着剤１０５を介して基板１０３が固定されている。また、チップ１０２を封止する際には、該チップ１０２の裏面側を覆うようにしてエポキシ系樹脂が塗布等されてパッケージ１０８が形成されている。従って、パッケージ１０８を単に開封しただけでは、チップ１０２の裏面側しか観察することができないので、集積回路の解析が不可能となっている。
【０００９】
【発明が解決しようとする課題】
ところが、上記基板１０３を構成するエポキシ系樹脂や異方性導電性接着剤１０５等は、発煙硝酸や硫酸等を用いたエッチャントで除去することが可能である。それゆえ、エッチャントにより上記エポキシ系樹脂等が剥離（除去）されてしまえば、チップ１０２が単体として得られることになり、表面側から観察することは勿論のこと、チップ１０２にプローブを直接、接触させて電気特性を測定するといった回路の解析まで、あらゆる解析が可能になってしまう。
【００１０】
しかも、パッケージ１０８内において基板１０３上に平坦な状態となるように固定されているチップ１０２、即ち、パッケージされているチップ１０２の厚さは２００μｍ以上であるので、解析を行うために単体として取り出した場合においても、チップ１０２は平坦な状態を保持する。それゆえ、チップ１０２の集積回路は、パッケージされていたときと同等の電気特性を示して正常に動作する。
【００１１】
従って、上記従来の半導体装置１０１の構成やパッケージ方法では、エポキシ系樹脂等を剥離してチップ１０２を単体として取り出すことにより、集積回路等の解析を容易に行うことができるので、機密情報を保持することができないという問題点を有している。
【００１２】
ここで、上記▲１▼の公報では半導体装置の信頼性や性能を向上させることに関して考慮がなされており、同様に上記▲２▼の公報ではパッケージ内でチップに圧力を加えることによって性能を向上させることに関して考慮がなされている。しかしながら、これら公報においては、上述したチップの解析を阻止することに関しては何ら考慮がなされていない。それゆえ、これら公報に記載の技術では、チップを単体として取り出して集積回路等の解析を行うことは容易である。尚、上記▲３▼の公報に記載の技術は、ひずみセンサに関するものであり、技術分野が基本的に異なる上に、上述したチップの解析を阻止することに関しては開示も示唆も全くなされていない。
【００１３】
本発明は、上記の問題点に鑑みなされたものであり、その目的は、基板に固定されている半導体素子の集積回路が解析されることを確実に阻止することが可能な半導体装置およびその製造方法、即ち、半導体素子に関する機密情報を確実に保持することができる半導体装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、上記の課題を解決するために、集積回路を備える半導体素子が基板に固定されてなる半導体装置において、上記半導体素子は、平坦な状態となるように固定されていると共に、平坦な状態においてのみ、正常に動作するようになっていることを特徴としている。
【００１５】
上記の構成によれば、半導体素子は、平坦な状態においてのみ、正常に動作するようになっている。そのため、例えば半導体素子が基板から取り外される等して、平坦な状態が維持できなくなった場合には、該半導体素子は、その電気特性に変化（変動）等が生じて正常に動作しなくなる。それゆえ、半導体素子の集積回路が解析されることを確実に阻止することができるので、半導体素子に関する機密情報を確実に保持することができる。
【００１６】
本発明の半導体装置は、上記の課題を解決するために、上記の構成に加えて、上記半導体素子が基板にフリップチップ実装されていることを特徴としている。
【００１７】
上記の構成によれば、半導体素子の集積回路を解析するためには、半導体素子を基板から取り外さなければならない。ところが、基板から取り外されると、半導体素子は、平坦な状態を維持できなくなるので、その電気特性に変化等が生じて正常に動作しなくなる。それゆえ、半導体素子に関する機密情報を確実に保持することができる。
【００１８】
本発明の半導体装置は、上記の課題を解決するために、上記の構成に加えて、上記半導体素子は、少なくともその裏面の一部が加工されることによってストレスが付与されており、半導体素子が基板から取り外されたときに、上記ストレスによって該半導体素子の少なくとも一部が変形するようになっていることを特徴としている。
【００１９】
上記の構成によれば、半導体素子は、基板から取り外されたときに、ストレスによってその少なくとも一部が変形するようになっている。それゆえ、電気特性に変化等が生じるので、機密情報をより確実に保持することができる。
【００２０】
本発明の半導体装置は、上記の課題を解決するために、上記の構成に加えて、上記加工部位における半導体素子の厚さが５０μｍ以下であることを特徴としている。
【００２１】
上記の構成によれば、一般的に２００μｍ以上の厚さを有する半導体素子は、基板から取り外されたときに、薄層化された加工部位がストレスによってより一層変形し易くなっている。それゆえ、機密情報をより一層確実に保持することができる。
【００２２】
本発明の半導体装置は、上記の課題を解決するために、上記の構成に加えて、上記半導体素子は、トランジスタが密集して設けられたトランジスタ部を有しており、上記ストレスによって該トランジスタ部の少なくとも一部が凸状または凹状に変形するようになっていることを特徴としている。
【００２３】
上記の構成によれば、半導体素子は、基板から取り外されたときに、ストレスによってトランジスタ部の少なくとも一部が凸状または凹状に変形するようになっている。それゆえ、電気特性に変化等が生じるので、機密情報をより確実に保持することができる。
【００２４】
本発明の半導体装置は、上記の課題を解決するために、上記の構成に加えて、上記半導体素子は、平坦な状態においてのみ生じる平坦部位の電気特性を検知して、集積回路の動作を制御する検知手段を備えていることを特徴としている。
【００２５】
上記の構成によれば、半導体素子は、基板から取り外されて平坦な状態が維持できなくなると、その電気特性に変化等が生じる。従って、検知手段が電気特性の変化を検知することにより、集積回路の動作を制御しなくなるので、該半導体素子は、正常に動作しなくなる。それゆえ、半導体素子の集積回路が解析されることをより一層確実に阻止することができるので、機密情報をより一層確実に保持することができる。
【００２６】
本発明の半導体装置の製造方法は、上記の課題を解決するために、集積回路を備える半導体素子を平坦な状態となるように基板に固定した後、半導体素子が基板から取り外されたときに少なくともその一部が変形するように、該半導体素子の少なくとも裏面の一部を加工することによってストレスを付与することを特徴としている。
【００２７】
上記の構成によれば、半導体素子には、基板から取り外されたときに少なくともその一部が変形するように、ストレスが付与されている。そのため、半導体素子は、基板から取り外されて平坦な状態が維持できなくなると、その電気特性に変化等が生じて正常に動作しなくなる。それゆえ、半導体素子の集積回路が解析されることを確実に阻止することができるので、半導体素子に関する機密情報を確実に保持することができる半導体装置を製造することができる。
【００２８】
本発明の半導体装置の製造方法は、上記の課題を解決するために、上記の構成に加えて、上記加工を、ダイシングによる研削、サンドブラストによる研削、紙やすりによる研削、および、レーザービームの照射による研削からなる群より選ばれる少なくとも一種の手法で行うことを特徴としている。
【００２９】
上記の構成によれば、簡便な手法で以て半導体素子にストレスを付与することができる。従って、機密情報を確実に保持することができる半導体装置を容易に製造することができる。
【００３０】
本発明の半導体装置の製造方法は、上記の課題を解決するために、上記の構成に加えて、上記加工部位における半導体素子の厚さを５０μｍ以下にすることを特徴としている。
【００３１】
上記の構成によれば、一般的に２００μｍ以上の厚さを有する半導体素子における、薄層化された加工部位を、ストレスによってより一層変形し易くすることができる。それゆえ、機密情報をより確実に保持することができる半導体装置を容易に製造することができる。
【００３２】
【発明の実施の形態】
本発明にかかる半導体装置は、集積回路を備える半導体素子が、例えばパッケージ内において、平坦な状態となるように基板に固定されていると共に、平坦な状態においてのみ、正常に動作するようになっている。上記半導体素子は、少なくともその裏面の一部が加工されることによってストレス（静的応力）が付与されており、半導体素子が基板から取り外されたときに、上記ストレスによって該半導体素子の少なくとも一部が変形するようになっている。従って、該半導体素子は、例えば単体として取り出されることによって平坦な状態が維持できなくなった場合には、その電気特性に変化等が生じて正常に動作しなくなる。そして、本発明にかかる半導体装置は、半導体素子が基板から取り外されたときに、該半導体素子に湾曲等の変形を与えることによってトランジスタや集積回路の電気特性に変化等が生じることを利用して、半導体素子の特性や回路の解析を防止するようになっている。本発明にかかる半導体装置は、外部回路に実装されることによって使用される。即ち、本発明は、トランジスタやＩＣ（集積回路）、ＬＳＩ（大規模集積回路）等を変形させると、その電気特性が変化する現象を、解析を防止すること等に幅広く利用することを目的とするものであり、従って下記実施の形態において述べるセンサや実装方法は、その一例に過ぎない。尚、本発明において、「半導体素子が基板から取り外された」状態とは、半導体素子の少なくとも一部が基板から剥離した状態を示す。
【００３３】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。尚、本発明はこの形態に限定されるものではない。
【００３４】
図１に示すように、本実施の形態にかかる半導体装置１はパッケージ型であり、例えばエポキシ系樹脂からなるパッケージ８内にシリコンからなる半導体素子チップ（半導体素子、以下、単にチップと記す）２を封止してなっている。上記チップ２は、例えばガラス繊維にエポキシ系樹脂を含浸させてなるガラスエポキシ基板（以下、単に基板と記す）３上に、異方性導電性接着剤５を介して固定されている。また、チップ２の表面に形成されたパッド部７のバンプ４は、基板３上に形成された銅箔からなる配線部６に接続されている。従って、半導体装置１はフリップチップ実装型の構成を備えている。上記チップ２の裏面２ａには、チップ２がパッケージ８から取り出されたときに、つまり、チップ２が基板３から取り外されたときに、該チップ２が変形するように、所定の加工が施されることによって、その全面にストレスが付与されている。尚、パッケージ８や基板３、異方性導電性接着剤５等の材質は、特に限定されるものではない。また、パッケージ８は必要に応じて設ければよい。即ち、半導体装置１はパッケージ型でなくてもよい。さらに、半導体装置１の構成は、フリップチップ実装型でなくてもよい。
【００３５】
上記チップ２は、図２に示すように、トランジスタが密集して設けられているトランジスタ部２１と、トランジスタの電気特性を検知する検知手段が設けられているセンサー部２２と、ＩＣ（集積回路）或いはＬＳＩ（大規模集積回路）等の回路構成が設けられているＬＳＩ部２３とを有している。トランジスタ部２１に設けられているトランジスタとしては、例えば、ＮＭＯＳ（Ｎ型金属酸化物半導体）型の構成を備えたトランジスタが挙げられるが、特に限定されるものではない。同様に、ＬＳＩ部２３に設けられている具体的な回路構成は、特に限定されるものではない。尚、センサー部２２に設けられている検知手段については後述する。
【００３６】
本実施の形態においては、チップ２を、一般的に２００μｍ以上の厚さを有する従来の半導体素子と比較して、全体的に薄層化している。それゆえ、チップ２は、基板３から取り外されたときに、加工部位である裏面２ａに付与されたストレスによって、より変形し易くなっている。上記チップ２は、取り外されたときに充分な変形が生じるように所定のストレスを付与することができ、かつ、平坦な状態のときに該チップ２上に設けられているトランジスタやＬＳＩ等の機能に悪影響を及ぼさない程度の厚さに薄層化されていればよく、従って、その厚さは特に限定されるものではない。しかしながら、より具体的には、シリコンの強度から考慮して、チップ２の厚さは５０μｍ以下であることがより好ましく、３０μｍ〜５０μｍの範囲内であることがさらに好ましい。チップ２の薄層化が上記範囲内でなされれば、平坦な状態のときにトランジスタやＬＳＩ等の機能に悪影響を及ぼすこと無く、かつ、基板３から取り外されたときにチップ２に湾曲等の変形を確実に生じさせることができる。
【００３７】
上記チップ２におけるセンサー部２２は、少なくともトランジスタ部２１とＬＳＩ部２３との間に配置されている。この理由は、後述するように、センサー部２２に設けられている検知手段が、トランジスタとＬＳＩとを電気的に接続するように設けられているためである。上記検知手段は、トランジスタ部２１が平坦な状態においてのみ生じるトランジスタの特性、即ち、平坦部位の電気特性を検知して、ＬＳＩ部２３のＬＳＩの動作を制御する一方、トランジスタ部２１が変形する（平坦な状態でなくなる）と、その電気特性の変化（変動）を検知して、ＬＳＩ部２３のＬＳＩの動作を制御しなくなる機能を有している。尚、センサー部２２の配設位置は、トランジスタ部２１とＬＳＩ部２３との間に限定されるものではなく、トランジスタ部２１とＬＳＩ部２３を電気的に接続することができる配設位置であればよい。従って、トランジスタ部２１、センサー部２２およびＬＳＩ部２３の位置関係は、特に限定されるものではない。
【００３８】
上記トランジスタ部２１が変形した場合に生ずるトランジスタの特性の変動について説明する。例えば、トランジスタがＮＭＯＳ型トランジスタであるとして、電流が流れる方向に対して垂直、かつチップ２表面に対して垂直に、凸状に湾曲変形させるような応力（外力）をトランジスタ部２１に加えるとする。このとき、湾曲面の半径をｒとすると、ｒ＝１０ｍｍとなるようにトランジスタ部２１を湾曲させた状態で動作させれば、チャネル電流が１０％増加する。本実施の形態においては、トランジスタ部２１の湾曲変形に伴って生じるトランジスタの上記電流値の変動を検知手段で検知して、ＬＳＩの動作の制御に利用する。
【００３９】
上記検知手段としては、例えばオペアンプ等のアナログ回路が挙げられる。このオペアンプは、トランジスタ部２１が平坦な状態から変形した場合に生じるトランジスタの特性の変動を検知するようになっている。該オペアンプとしては、具体的には、例えば、図３に示すように、抵抗器ＲとコンパレーターＣｐとを備えた構成の変形センサー２５が挙げられる。検知手段としての変形センサー２５の構成の一例について、以下に説明する。
【００４０】
変形センサー２５における抵抗器Ｒの一端はトランジスタ２４に接続されており、他端はアース（接地）されている。コンパレーターＣｐは、２つの入力端子と１つの出力端子とを有している。入力端子の一方は抵抗器Ｒとトランジスタ２４とを接続する配線に接続されており、入力端子の他方には所定電圧Ｖ２  が予め印加されている。また、出力端子は、ＬＳＩ部２３（図２）のＬＳＩ２６に接続されている。上記所定電圧Ｖ２  は、トランジスタ部２１（図２）が平坦な状態である場合においてトランジスタ２４に駆動電圧が印加されることによって発生する特性電圧Ｖ１  よりも高いか等しく、かつ、トランジスタ部２１が凸状に湾曲変形した場合において発生する特性電圧Ｖ１  よりも低くなるように、その電圧が所定の値に設定されている。
【００４１】
さらに、上記ＬＳＩ２６には、コンパレーターＣｐからの信号を受信しないと動作しないように、該ＬＳＩ２６の動作を阻止する動作阻止回路（図示せず）が設けられている。これにより、ＬＳＩ２６は、コンパレーターＣｐからの信号が無ければ動作しないようになっている。即ち、この動作阻止回路は、ＬＳＩ２６のみに対して回路解析のためにプロービングが実施された場合においても、該ＬＳＩ２６が動作しないように阻止する機能を有している。動作阻止回路は、上記機能を有する構成となっていればよく、特に限定されるものではないが、例えばレジスタ等が好適である。或いは、動作阻止回路の構成として、変形センサー２５の電源およびアースを、ＬＳＩ２６と共通のパッドから採る構成とすることもできる。
【００４２】
上記の構成において、トランジスタ２４に駆動電圧が印加されると、該トランジスタ２４に接続されている抵抗器Ｒと、トランジスタ２４に生じる特性電流値Ｉｄ  との関係によって、上記特性電圧Ｖ１  が発生する。この特性電圧Ｖ１  は、コンパレーターＣｐの一方の入力端子に印加される。該コンパレーターＣｐは、上記特性電圧Ｖ１  と、他方の入力端子に予め印加されている所定電圧Ｖ２  とを比較して、何れの電圧が高いかを判定し、特性電圧Ｖ１  の方が低ければ（等しい場合も含む）Ｌｏｗ  信号を、高ければＨｉ信号を出力端子からＬＳＩ２６へ出力する。そして、ＬＳＩ２６は、この変形センサー２５からのＬｏｗ  信号またはＨｉ信号に基づいて、その動作が制御され、Ｌｏｗ  信号を受信した場合にのみ、動作するようになっている。
【００４３】
上記ＬＳＩ２６の動作の制御について、以下に説明する。チップ２のトランジスタ部２１が平坦な状態となるように基板３に固定されパッケージされている場合（通常の状態）においては、トランジスタ２４の特性は正常であり、所定電圧Ｖ２  よりも特性電圧Ｖ１  の方が低いか等しい（Ｖ１  ≦Ｖ２  ）。従って、コンパレーターＣｐは、Ｌｏｗ  信号をＬＳＩ２６へ出力する。これにより、ＬＳＩ２６は正常に動作する。
【００４４】
一方、パッケージ８が除去されてチップ２が基板３から取り外され、該チップ２のトランジスタ部２１がストレスにより凸状に湾曲変形している場合においては、トランジスタ２４の特性が変動して、上述したようにトランジスタ２４に生じる特性電流値Ｉｄ  が増加するので、所定電圧Ｖ２  よりも特性電圧Ｖ１  の方が高くなる（Ｖ１  ＞Ｖ２  ）。従って、コンパレーターＣｐは、Ｈｉ信号をＬＳＩ２６へ出力する。これにより、動作阻止回路の働きによってＬＳＩ２６は動作しなくなる。また、この状態でＬＳＩ２６に対してプロービングを実施し、トランジスタ２４に駆動電圧を印加しても、回路の解析は不可能である。
【００４５】
尚、変形センサー２５は、上記例示の構成にのみ限定されるものではなく、トランジスタ部２１が平坦な状態から変形した状態に変化することによって生じる、トランジスタ２４の特性電流値Ｉｄ  の変動を検知することができる構成となっていればよい。具体的には、例えば、変形センサーは、或る特定の値若しくは範囲の特性電流値を検知した場合にＬＳＩを正常に動作させる信号を該ＬＳＩへ出力する一方、それ以外の値若しくは範囲の特性電流値を検知した場合または特性電流値が検知できない場合に、ＬＳＩが動作しないように阻止する信号（動作阻止信号）を該ＬＳＩへ出力するか、または、ＬＳＩを正常に動作させる信号を出力しない構成となっていてもよい。さらに、変形センサーは、チップにおける上記トランジスタ部以外に、該チップがストレスにより変形することによって電気特性に変動が生じる部位があれば、その部位の電気特性の変動を検知して、ＬＳＩが動作しないように阻止する信号を該ＬＳＩへ出力する構成となっていてもよい。従って、上記の部位がある場合には、チップにおける、ストレスにより変形する部位（電気特性が変動する部位）は、上記トランジスタ部に限定されるものではなく、また、変形センサー（検知手段）の配設位置も、センサー部に限定されるものではない。
【００４６】
さらに、ＮＭＯＳ型の構成を備えたトランジスタを用いる代わりに、ＰＭＯＳ（Ｐ型金属酸化物半導体）型の構成を備えたトランジスタを用いることもできる。ＰＭＯＳ型の構成を備えたトランジスタを用いた場合においては、特性電流値Ｉｄ  の変動が逆になるので、例えばコンパレーターＣｐの判定基準を逆に設定することにより、ＮＭＯＳ型の構成を備えたトランジスタを用いた場合と同様の効果を得ることができる。トランジスタがＰＭＯＳ型トランジスタであるとして、電流が流れる方向に対して垂直、かつチップ２表面に対して垂直に、凸状に湾曲変形させるような応力（外力）をトランジスタ部２１に加えた場合には、例えば、湾曲面の半径をｒとすると、ｒ＝１０ｍｍとなるようにトランジスタ部２１を湾曲させた状態で動作させれば、チャネル電流が１０％減少する。
【００４７】
上記構成の半導体装置１の製造方法の一例を、図４ないし図７を参照しながら、以下に説明する。尚、以下の説明においては、チップ２の裏面２ａの全面を、ダイシングによる研削で以て加工する場合を例に挙げることとする。
【００４８】
先ず、厚さが２００μｍ以上のチップ２の表面に形成されたパッド部７の位置に合うようにして、配線部６から外部への出力配線が形成された基板３を製造する。一方、チップ２表面のパッド部７に、金からなるバンプ４を形成する。
【００４９】
次に、図４に示すように、上記基板３上に異方性導電性接着剤５を塗布した後、該基板３の配線部６と、チップ２のバンプ４との位置合わせを行いながら重ね合わせることにより、基板３上にチップ２を載置する。その後、２００℃程度に加熱しながら両者を押圧（圧着）することにより、異方性導電性接着剤５の熱凝固によってチップ２を基板３上に固定する。即ち、チップ２を平坦な状態となるように基板３にフリップチップ実装する。
【００５０】
その後、チップ２が固定された基板３を、ダイシングマシンの所定位置に装着する。そして、図５および図６に示すように、上記チップ２の裏面２ａを、ダイシングマシンに装着されたダイシングブレード９を用いて、チップ２の厚さが例えば５０μｍ以下、より好ましくは３０μｍ〜５０μｍの範囲内となるように研削する。ダイシングブレード９による研削は、裏面２ａに対して或る一定の方向（図５では紙面に垂直な方向）、つまり、ストレスによる変形が生じ易いように、一方向に行うことが好ましい。研削条件は、特に限定されるものではないが、ダイシングのステップ（研削によって生じる溝の間隔）が短い方が、チップ２にストレスを付与し易いので、より好ましい。また、必要に応じて、ダイシングブレード９による研削に先立ち、一般的な研磨等の手法を採用することによって、チップ２全体の厚さを或る程度薄く（例えば５０μｍ程度に）しておいてもよい。上記研削加工により、即ち、裏面２ａの全面を粗面加工することにより、チップ２全体に所定のストレスを付与することができる。尚、チップ２は、フリップチップ実装された後に研削されるので、薄層化されてストレスが付与された後でも平坦な状態を維持している。また、上記研削加工は、チップ２のトランジスタ２４やＬＳＩ２６等のデバイスに悪影響を及ぼすことが無い（このことは実験等を実施することによって確認している）。
【００５１】
チップ２において薄層化される部位は、特に限定されるものではなく、例えば上記のようにチップ２全体であってもよく、また、例えばトランジスタ部２１のみであってもよい。但し、本実施の形態にかかるチップ２は、上述したように、トランジスタ２４の電気特性を変形センサー（検知手段）２５で検知するようになっているので、少なくともトランジスタ部２１がストレスによって変形するように薄層化されていることが好ましい。
【００５２】
次いで、図７に示すように、所定の金型を用い、必要に応じて、エポキシ系樹脂によってチップ２を封止することにより、パッケージ８を形成する。これにより、半導体装置１が製造される。
【００５３】
チップ２は、その裏面２ａが粗面加工されているので、基板３から取り外され、ストレスによって一旦変形すると、例えば平坦な台を用いて真空吸着等の手法を採用しても、完全に平坦な状態に戻ることは無い。つまり、一旦変形したチップ２を完全に平坦な状態に戻すことは不可能であり、また、変形した状態でＬＳＩ２６等の回路の解析を行うことも不可能である。
【００５４】
チップ２の裏面２ａを加工する方法は、ダイシングによる研削にのみ限定されるものではない。該加工方法としては、例えば、サンドブラストによる研削や紙やすり（サンドペーパー）による研削等の物理的な研削、或いは、レーザービームの照射による研削等の各種手法を採用することができる。ダイシングによる研削以外の幾つかの手法について、以下に説明する。
【００５５】
例えば、レーザービームの照射による研削によってチップ２の裏面２ａを加工する場合には、該研削に先立ち、一般的な研磨等の手法を採用することによって、チップ２の厚さを或る程度薄く（例えば５０μｍ程度に）しておく。次に、チップ２が固定された基板３を、レーザーマーカー装置（レーザービーム照射装置）の所定位置に装着する。上記レーザービームとしては、集束されたエネルギービームである集光性レーザービームが好適であり、具体的には、例えば、ＹＡＧ（イットリウム・アルミニウム・ガーネット）を固体レーザーの媒質として用いたレーザー光源から出射される集光性レーザービームが挙げられる。そして、上記チップ２の裏面２ａを、例えば第２高調波が５３２ｎｍであるレーザービームを照射することによって、チップ２の厚さが例えば５０μｍ以下、より好ましくは３０μｍ〜５０μｍの範囲内となるように研削する。上記研削加工により、裏面２ａに無数の微細な窪み、つまり凹凸が形成されるので、チップ２に所定のストレスを付与することができる。レーザービームの波長や研削条件（照射条件）は、特に限定されるものではない。上記波長のレーザービームは、チップ２のトランジスタ２４やＬＳＩ２６等のデバイスに悪影響を及ぼすことが無い（このことは実験等を実施することによって確認している）。
【００５６】
また、例えば、サンドブラストによる研削によってチップ２の裏面２ａを加工する場合には、該研削に先立ち、上記と同様にして、チップ２の厚さを或る程度薄くしておく。次に、チップ２が固定された基板３を、サンドブラスト加工装置の所定位置に装着する。そして、上記チップ２の裏面２ａを、例えば＃１０００（約１５μｍ）の大きさの炭酸カルシウム粒子をサンドブラスト粒子（砥粒）として用いて、チップ２の厚さが例えば５０μｍ以下、より好ましくは３０μｍ〜５０μｍの範囲内となるように研削する。上記研削加工により、裏面２ａに無数の微細な窪み、つまり凹凸が形成されるので、チップ２に所定のストレスを付与することができる。サンドブラスト粒子の種類や研削条件は、特に限定されるものではない。上記炭酸カルシウム粒子は、チップ２のトランジスタ２４やＬＳＩ２６等のデバイスに悪影響を及ぼすことが無い（このことは実験等を実施することによって確認している）。
【００５７】
また、例えば、紙やすりによる手動の研削によってチップ２の裏面２ａを加工する場合には、該研削に先立ち、上記と同様にして、チップ２の厚さを或る程度薄くしておく。次に、チップ２の裏面２ａを紙やすりを用いて、チップ２の厚さが例えば５０μｍ以下、より好ましくは３０μｍ〜５０μｍの範囲内となるように研削する。上記研削加工により、裏面２ａに無数の微細な研削傷、つまり凹凸が形成されるので、チップ２に所定のストレスを付与することができる。研削条件は、特に限定されるものではないが、比較的粒度の粗い紙やすりを用いる方が、チップ２にストレスを付与し易いので、より好ましい。上記紙やすりは、チップ２のトランジスタ２４やＬＳＩ２６等のデバイスに悪影響を及ぼすことが無い（このことは実験等を実施することによって確認している）。尚、紙やすりによる研削は、手作業で行うため、慎重を期する必要性があるものの、最も簡便な加工方法である。
【００５８】
〔実施の形態２〕
本発明の実施の他の形態について図８ないし図９に基づいて説明すれば、以下の通りである。尚、説明の便宜上、前記実施の形態１の図面に示した部材
（構成）と同一の機能を有する部材
（構成）には、同一の符号を付記し、その説明を省略する。
【００５９】
図８に示すように、本実施の形態にかかる半導体装置１１は、裏面の全面に加工が施されたチップ（前記実施の形態１のチップ２）に代えて、裏面１２ａの一部に加工が施されたチップ１２を有している。即ち、図９に示すように、チップ１２は、トランジスタ部２１が形成されている部位の裏面１２ａにのみ、加工が施されている。そして、チップ１２の薄層化は、トランジスタ部２１が形成されている部位のみがなされており、その他の部位はなされていない。このため、チップ１２は、トランジスタ部２１の厚さが例えば５０μｍ以下であり、センサー部２２およびＬＳＩ部２３の厚さが例えば２００μｍ以上である。従って、チップ１２には、トランジスタ部２１が形成されている部位にのみ、ストレスが付与されていることになり、該チップ１２は、基板３から取り外されたときに、トランジスタ部２１が形成されている部位のみがストレスによって変形するようになっている。半導体装置１１におけるその他の構成部材は、前記実施の形態１の半導体装置１と同一である。
【００６０】
上記の構成によれば、チップ１２は、その裏面１２ａの一部が粗面加工されているので、基板３から取り外され、ストレスによって一旦変形すると、例えば平坦な台を用いて真空吸着等の手法を採用しても、チップ１２の厚さが均一ではないので、完全に平坦な状態に戻ることは無い。つまり、一旦変形したチップ１２を完全に平坦な状態に戻すことは不可能であり、また、変形した状態でＬＳＩ２６等の回路の解析を行うことも不可能である。即ち、裏面の全面に加工が施されたチップでは、その厚さが均一であり全体が一様に湾曲変形するので、何らかの手法を採用することによって、完全に平坦な状態に戻されてしまう可能性が考えられるが、上記の構成のチップ１２では、その厚さが均一ではないので、上記可能性は殆ど考えられない。
【００６１】
つまり、本実施の形態において、チップ１２は、少なくともその裏面１２ａの一部が加工されることによってストレスが付与されていればよい。従って、上記加工を、例えば、ダイシングによる研削、サンドブラストによる研削、紙やすりによる研削、および、レーザービームの照射による研削からなる群より選ばれる少なくとも一種の手法で行う場合には、チップ１２の裏面１２ａの少なくとも一部に対して該手法を実施すればよい。また、チップ１２は、基板３から取り外されたときに、上記ストレスによって少なくともその一部が変形するように、より好ましくはトランジスタ部２１の少なくとも一部が凸状または凹状に変形するようになっていればよい。
【００６２】
本実施の形態１・２にかかる半導体装置１（１１）は、以上のように、チップ２（１２）が平坦な状態となるように基板３に固定（例えば、フリップチップ実装）されていると共に、平坦な状態においてのみ、正常に動作するようになっている構成である。
【００６３】
これにより、基板３から取り外すことによって変形した場合には、チップ２（１２）は、例えばトランジスタ部２１等の電気特性に変化（変動）等が生じて正常に動作しなくなる。それゆえ、チップ２（１２）の集積回路が解析されることを確実に阻止することができるので、チップ２（１２）に関する機密情報を確実に保持することができる。
【００６４】
ところで、半導体装置の構成がフリップチップ実装型でない場合においては、例えば、半導体素子チップ（半導体素子）の周囲を全て（基板を含めて）、同一の材質で覆うようにすればよい。または、半導体素子チップの表面側を覆う材質よりもエッチャントに対するレートが高い材質を用いて、該半導体素子チップの裏面側を覆うようにすればよい。これにより、エッチングによって半導体素子チップの表面側を開封しようとしても、該半導体素子チップの裏面側への回り込みが生じてしまうので、半導体素子チップを取り外そうとしたときに、該半導体素子チップを変形させることができる。
【００６５】
〔実施の形態３〕
本発明の実施のさらに他の形態について図１０ないし図１６に基づいて説明すれば、以下の通りである。尚、説明の便宜上、前記実施の形態１の図面に示した部材
（構成）と同一の機能を有する部材
（構成）には、同一の符号を付記し、その説明を省略する。
【００６６】
図１０に示すように、本実施の形態にかかる半導体装置３０はパッケージ型であり、例えばエポキシ系樹脂からなるパッケージ３７内にシリコンからなる半導体素子チップ（半導体素子、以下、単にチップと記す）３１を封止してなっている。上記チップ３１は、ダイパッド（基板）３２上に銀ペースト３３を介して固定されている。また、チップ３１の表面に形成されたパッド部３５は、金線３４を介してリード線３６に電気的に接続されている。従って、半導体装置３０はワイヤーボンディング型の構成を備えている。上記チップ３１の裏面３１ａには、チップ３１がパッケージ３７から取り出されたときに、つまり、チップ３１がダイパッド３２から取り外されたときに、該チップ３１が変形するように、所定の加工が施されることによって、その一部にストレスが付与されている。尚、パッケージ３７やダイパッド３２等の材質は、特に限定されるものではない。
【００６７】
上記チップ３１は、前記実施の形態１におけるチップ２と同様に、トランジスタが密集して設けられているトランジスタ部と、トランジスタの電気特性を検知する、コンパレーター等を備えた検知手段が設けられているセンサー部と、ＩＣ或いはＬＳＩ等の回路構成が設けられているＬＳＩ部とを有している。本実施の形態においては、チップ３１は２００μｍ以上の厚さを有する一方、その一部が５０μｍ以下、より好ましくは３０μｍ〜５０μｍの範囲内に薄層化されている。それゆえ、該チップ３１は、ダイパッド３２から取り外されたときに、加工部位である裏面３１ａの一部に付与されたストレスによって、変形し易くなっている。
【００６８】
上記構成の半導体装置３０の製造方法の一例を、図１１ないし図１４を参照しながら、以下に説明する。尚、以下の説明においては、チップ３１の裏面３１ａの一部を、ダイシングによる研削で以て加工する場合を例に挙げることとする。
【００６９】
先ず、載置するチップ３１の位置に合うようにして、ダイパッド３２およびリード線３６を備えたリードフレーム３８を製造する。ダイパッド３２は、後の工程でチップ３１の裏面３１ａの少なくとも一部に加工を施すことができるように、その一部が省略された、いわゆる中抜き状態に形成されている。つまり、ダイパッド３２は、中抜き部３２ａを有している。
【００７０】
次に、図１２に示すように、ダイパッド３２上に銀ペースト３３を塗布した後、該ダイパッド３２上にチップ３１を位置合わせを行いながら載置する。その後、１６０℃〜１７０℃程度に加熱しながら両者を押圧（圧着）することにより、銀ペースト３３の熱凝固によってチップ３１をダイパッド３２上に固定する。次いで、チップ３１のパッド部３５とリード線３６とを金線３４を用いて電気的に接続（ワイヤーボンディング）する。その後、所定の金型を用い、ダイパッド３２の中抜き部３２ａ以外の部分、つまり、チップ３１における、加工を施すべき裏面３１ａの一部を除いた残りの部分を、エポキシ系樹脂によって封止することにより、パッケージ３７の一部を形成する。
【００７１】
その後、上記固定・封止がなされたチップ３１を、ダイシングマシンの所定位置に装着する。そして、図１３に示すように、上記チップ３１の裏面３１ａを、ダイシングマシンに装着されたダイシングブレードを用いて、チップ３１の厚さが例えば５０μｍ以下、より好ましくは３０μｍ〜５０μｍの範囲内となるように研削する。研削条件は、特に限定されるものではない。これにより、チップ３１の一部に所定のストレスを付与することができる。尚、チップ３１は、エポキシ系樹脂によって封止された後に研削されるので、薄層化されてストレスが付与された後でも平坦な状態を維持している。また、チップ３１の裏面３１ａを加工する方法は、ダイシングによる研削にのみ限定されるものではない。
【００７２】
チップ３１において薄層化される部位は、特に限定されるものではないが、トランジスタの電気特性を変形センサー（検知手段）で検知することができるように、少なくともトランジスタ部がストレスによって変形するように薄層化されていることが好ましい。
【００７３】
次いで、図１４に示すように、所定の金型を用い、エポキシ系樹脂によって上記加工が施されたチップ３１の裏面３１ａを封止することにより、パッケージ３７を完成する。これにより、半導体装置３０が製造される。
【００７４】
チップ３１は、その裏面３１ａが粗面加工されているので、ダイパッド３２から取り外され、ストレスによって一旦変形すると、例えば平坦な台を用いて真空吸着等の手法を採用しても、完全に平坦な状態に戻ることは無い。つまり、一旦変形したチップ３１を完全に平坦な状態に戻すことは不可能であり、また、変形した状態でＬＳＩ等の回路の解析を行うことも不可能である。
【００７５】
即ち、パッケージ３７が除去されてチップ３１がダイパッド３２から取り外され、該チップ３１のトランジスタ部がストレスにより例えば凸状に湾曲変形している場合においては、トランジスタ部のトランジスタ２４の特性が変動して、該トランジスタ２４に生じる特性電流値Ｉｄ  が増加するので、所定電圧Ｖ２  よりも特性電圧Ｖ１  の方が高くなる（Ｖ１  ＞Ｖ２  ）。従って、センサー部のコンパレーターＣｐは、Ｈｉ信号をＬＳＩ部のＬＳＩ２６へ出力する。これにより、動作阻止回路の働きによってＬＳＩ２６は動作しなくなる。また、この状態でＬＳＩ２６に対してプロービングを実施し、トランジスタ２４に駆動電圧を印加しても、回路の解析は不可能である。
【００７６】
尚、図１５および図１６に示すように、いわゆる中抜き状態に形成されていないダイパッド４２が用いられている従来の半導体装置においては、チップ３１を固定した後、該チップ３１の裏面に加工を施すことができない。これに対し、本実施の形態にかかる半導体装置３０は、チップ３１を固定するダイパッド３２が中抜き部３２ａを有しているので、チップ３１を固定した後、該チップ３１の裏面３１ａに加工を施すことができるようになっている。
【００７７】
【発明の効果】
本発明の半導体装置は、以上のように、半導体素子は、平坦な状態となるように固定されていると共に、平坦な状態においてのみ、正常に動作するようになっている構成である。
【００７８】
これにより、平坦な状態が維持できなくなった場合には、半導体素子は、その電気特性に変化（変動）等が生じて正常に動作しなくなる。それゆえ、半導体素子の集積回路が解析されることを確実に阻止することができるので、半導体素子に関する機密情報を確実に保持することができるという効果を奏する。
【００７９】
本発明の半導体装置は、以上のように、上記の構成に加えて、上記半導体素子が基板にフリップチップ実装されている構成である。これにより、集積回路を解析するために半導体素子を基板から取り外すと、半導体素子は、平坦な状態を維持できなくなるので、半導体素子に関する機密情報を確実に保持することができるという効果を奏する。
【００８０】
本発明の半導体装置は、以上のように、上記の構成に加えて、上記半導体素子は、少なくともその裏面の一部が加工されることによってストレスが付与されており、半導体素子が基板から取り外されたときに、上記ストレスによって該半導体素子の少なくとも一部が変形するようになっている構成である。これにより、電気特性に変化等が生じるので、機密情報をより確実に保持することができるという効果を奏する。
【００８１】
本発明の半導体装置は、以上のように、上記の構成に加えて、上記加工部位における半導体素子の厚さが５０μｍ以下である構成である。これにより、より一層変形し易くなっているので、機密情報をより一層確実に保持することができるという効果を奏する。
【００８２】
本発明の半導体装置は、以上のように、上記の構成に加えて、上記半導体素子は、トランジスタが密集して設けられたトランジスタ部を有しており、上記ストレスによって該トランジスタ部の少なくとも一部が凸状または凹状に変形する構成である。これにより、電気特性に変化等が生じるので、機密情報をより確実に保持することができるという効果を奏する。
【００８３】
本発明の半導体装置は、以上のように、上記の構成に加えて、上記半導体素子は、平坦な状態においてのみ生じる平坦部位の電気特性を検知して、集積回路の動作を制御する検知手段を備えている構成である。これにより、半導体素子の集積回路が解析されることをより一層確実に阻止することができるので、機密情報をより一層確実に保持することができるという効果を奏する。
【００８４】
本発明の半導体装置の製造方法は、以上のように、集積回路を備える半導体素子を平坦な状態となるように基板に固定した後、半導体素子が基板から取り外されたときに少なくともその一部が変形するように、該半導体素子の少なくとも裏面の一部を加工することによってストレスを付与する構成である。
【００８５】
これにより、半導体素子は、基板から取り外されて平坦な状態が維持できなくなると、その電気特性に変化等が生じて正常に動作しなくなる。それゆえ、半導体素子の集積回路が解析されることを確実に阻止することができるので、半導体素子に関する機密情報を確実に保持することができる半導体装置を製造することができるという効果を奏する。
【００８６】
本発明の半導体装置の製造方法は、以上のように、上記の構成に加えて、上記加工を、ダイシングによる研削、サンドブラストによる研削、紙やすりによる研削、および、レーザービームの照射による研削からなる群より選ばれる少なくとも一種の手法で行う構成である。これにより、機密情報を確実に保持することができる半導体装置を容易に製造することができるという効果を奏する。
【００８７】
本発明の半導体装置の製造方法は、以上のように、上記の構成に加えて、上記加工部位における半導体素子の厚さを５０μｍ以下にする構成である。これにより、より一層変形し易くすることができるので、機密情報をより確実に保持することができる半導体装置を容易に製造することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる半導体装置の概略の構成、および、該半導体装置が有する半導体素子チップが取り外されて変形した状態を示す断面図である。
【図２】上記半導体素子チップの概略の構成を示す平面図である。
【図３】上記半導体素子チップのセンサー部に設けられている変形センサーの構成の一例を示す回路図である。
【図４】上記半導体装置の製造工程の一例を説明するものであり、半導体素子チップが基板に固定された状態を示す断面図である。
【図５】上記半導体装置の製造工程の一例を説明するものであり、半導体素子チップの裏面を加工している状態を示す断面図である。
【図６】上記半導体装置の製造工程の一例を説明するものであり、半導体素子チップの裏面が加工された状態を示す断面図である。
【図７】上記半導体装置の製造工程の一例を説明するものであり、パッケージが形成された状態を示す断面図である。
【図８】本発明の実施の他の形態にかかる半導体装置の概略の構成、および、該半導体装置が有する半導体素子チップが取り外されて変形した状態を示す断面図である。
【図９】図８の半導体素子チップの概略の構成、および、該半導体素子チップが変形した状態を示す断面図である。
【図１０】本発明の実施のさらに他の形態にかかる半導体装置の概略の構成、および、該半導体装置が有する半導体素子チップが取り外されて変形した状態を示す断面図である。
【図１１】図１０の半導体装置のリードフレームの概略の構成を示す平面図である。
【図１２】図１０の半導体装置の製造工程の一例を説明するものであり、半導体素子チップがダイパッドに固定された状態を示す断面図である。
【図１３】図１０の半導体装置の製造工程の一例を説明するものであり、半導体素子チップの裏面が加工された状態を示す断面図である。
【図１４】図１０の半導体装置の製造工程の一例を説明するものであり、パッケージが形成された状態を示す断面図である。
【図１５】従来のワイヤーボンディング型の半導体装置の概略の構成を示す断面図である。
【図１６】上記従来の半導体装置のリードフレームの概略の構成を示す平面図である。
【図１７】従来のフリップチップ実装型の半導体装置の概略の構成を示す断面図である。
【符号の説明】
１    半導体装置
２    半導体素子チップ（半導体素子）
２ａ  裏面
３    ガラスエポキシ基板（基板）
５    異方性導電性接着剤
８    パッケージ
１１    半導体装置
１２    半導体素子チップ（半導体素子）
１２ａ  裏面
２１    トランジスタ部
２２    センサー部
２３    ＬＳＩ部
２４    トランジスタ
２５    変形センサー（検知手段）
２６    ＬＳＩ
３０    半導体装置
３１    半導体素子チップ（半導体素子）
３１ａ  裏面
３２    ダイパッド（基板）
３３    銀ペースト
３７    パッケージ
【図１】
0003553457.tif 000002
【図２】
0003553457.tif 000003
【図３】
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【図４】
0003553457.tif 000005
【図５】
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【図６】
0003553457.tif 000007
【図７】
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【図８】
0003553457.tif 000009
【図９】
0003553457.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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