(57)【特許請求の範囲】
【請求項１】
第1状態と第2状態との間に複数の遷移を有する制御信号を用い、その方法は、
第１状態を示し、第1の信号レートを有する第1ディジタル信号を受け取るステップと、
第２状態を示し、第1の信号レートとは異なる第2の信号レートを有する第2ディジタル信号を受け取るステップと、
前記第１状態と前記第２状態との状態間の遷移の一つに、制御信号を受け取るステップと、
その制御信号を受け取るステップに応答して、或る時間間隔の間に前記第1ディジタル信号及び前記第2ディジタル信号の両ディジタル信号に応答して、第１の出力信号を供給するステップと、
その出力信号を供給するステップの後、前記第1ディジタル信号及び前記第2ディジタル信号の一方にだけ応答して、第２の出力信号を供給するステップと、
を有することを特徴とする信号切り替え方法。
【請求項２】
前記第1の信号レートは、前記第2の信号レートより高いことを特徴とする請求項1に記載の信号切り替え方法。
【請求項３】
前記第1ディジタル信号は、IEEE規格1394に準拠するデータ信号であり、前記第2ディジタル信号は、IEEE規格1394に準拠するアービトレーション信号であることを特徴とする請求項1に記載の信号切り替え方法。
【請求項４】
前記第1ディジタル信号は、IEEE規格1394に準拠するストローブ信号であり、前記第2ディジタル信号は、IEEE規格1394に準拠するアービトレーション信号であることを特徴とする請求項1に記載の信号切り替え方法。
【請求項５】
前記第1の信号レートは、少なくとも前記第2の信号レートの2倍であることを特徴とする請求項1に記載の信号切り替え方法。
【請求項６】
前記第1の信号レートは、少なくとも100 MHzであり、前記第2の信号レートは約50 MHzであることを特徴とする請求項1に記載の信号切り替え方法。
【請求項７】
前記第1の出力信号及び前記第2の出力信号は、共通導電線に供給されていることを特徴とする請求項1に記載の信号切り替え方法。
【請求項８】
制御信号に応答して、第1ディジタル信号及び第2ディジタル信号との間の切り替えを行なう信号切り替え回路であって、その制御信号は、前記第1ディジタル信号を指定する第1状態と前記第2ディジタル信号を指定する第2状態とを有しており、
前記制御信号を受け取る入力と、前記制御信号が前記第1状態を達成すると実質的に始まり、前記制御信号が第2時間間隔の間、前記第2状態にとどまった後終了する、第1時間間隔中に第3状態をアサートする第1出力と、前記制御信号が前記第2状態を達成すると実質的に始まり、前記制御信号が第4時間間隔の間、前記第1状態にとどまった後終了する、第3時間間隔中に第4状態をアサートする第2出力とを備える制御器と、
前記第1ディジタル信号を受け取る入力と、前記制御器の前記第1出力に結合された制御端子と、前記第3状態がアサートされている間に前記第1ディジタル信号を表す第1中間信号を供給する出力とを備える第1スイッチと、
前記第2ディジタル信号を受け取る入力と、前記制御器の前記第2出力に結合された制御端子と、前記第4状態がアサートされている間に前記第2ディジタル信号を表す第2中間信号を供給する出力とを備える第2スイッチと、
出力信号を供給できるように前記第1スイッチ及び前記第2スイッチの出力に結合された出力と、
を有することを特徴とする信号切り替え回路。
【請求項９】
前記第１スイッチ及び前記第２スイッチの出力に結合されており、前記出力信号を中間信号のブール論理組み合わせとして供給する論理ゲートをさらに有することを特徴とする請求項8に記載の信号切り替え回路。
【請求項１０】
論理OR演算に従って中間信号を組み合わせることにより、前記出力信号を供給できるようにORゲートをさらに有することを特徴とする請求項8に記載の信号切り替え回路。
【請求項１１】
前記第1スイッチが安定してONになる間、前記出力信号は両中間信号に応答するものであることを特徴とする請求項8に記載の信号切り替え回路。
【請求項１２】
前記出力信号が、前記第1中間信号に対して応答することから、前記第1中間信号及び前記第2中間信号の論理ORに対して応答し、そして前記第2中間信号に対して応答し、と応答相手を切り替えるものであることを特徴とする請求項8に記載の信号切り替え回路。
【請求項１３】
前記第2時間間隔は、前記第2スイッチがOFFになる前に前記第1スイッチが安定してONになるのに必要十分な長さであることを特徴とする請求項8に記載の信号切り替え回路。
【請求項１４】
前記第2時間間隔は、前記第1ディジタル信号と第2ディジタル信号との間の信号レートの差分に比例して選択されるものであり、そうした信号レートの差分によって前記出力信号にグリッチが発生するのを防ぐものであることを特徴とする請求項8に記載の信号切り替え回路。
【請求項１５】
前記第1ディジタル信号は、IEEE規格1394に準拠してデータを伝送するものであり、前記第2ディジタル信号は、IEEE規格1394に準拠してアービトレーション情報を伝送するものであることを特徴とする請求項8に記載の信号切り替え回路。
【請求項１６】
前記第1ディジタル信号は、IEEE規格1394に準拠したデータ信号であり、前記第2ディジタル信号は、IEEE規格1394に準拠したアービトレーション情報であることを特徴とする請求項8に記載の信号切り替え回路。
【請求項１７】
前記第1ディジタル信号は、IEEE規格1394に準拠したデータ信号に対応するストローブ信号であり、前記第2ディジタル信号は、IEEE規格1394に準拠したアービトレーション情報であるを特徴とする請求項16に記載の信号切り替え回路。
【請求項１８】
前記第1ディジタル信号は、IEEE規格1394に準拠したストローブ信号であり、前記第2ディジタル信号は、IEEE規格1394に準拠したアービトレーション情報であるを特徴とする請求項8に記載の信号切り替え回路。
【請求項１９】
第1ディジタル信号を受け取る第1入力と、第2ディジタル信号を受け取る第2入力と、選択された一つの入力に応答して出力信号を供給する出力とを有するスイッチであって、
前記第1ディジタル信号は、IEEE規格1394に準拠してデータを伝送する信号であり、第2ディジタル信号は、IEEE規格1394に準拠してアービトレーション情報を伝送する信号であり、
前記スイッチに結合されており、前記第1ディジタル信号と前記第2ディジタル信号との間の信号レートに実質的な差分があった場合に、前記スイッチの切り替え時において、
前記「選択された一つの入力」がある時間だけ遅延させて、選択から非選択に切り替える遅延切り替え入力信号と、
前記「選択された一つの入力」でないもう一方の入力信号を直ちに非選択から選択に切り替える非遅延切り替え入力信号の、
両者のブール論理和信号を前記出力信号とすることで、
前記出力信号にグリッチが発生するのを防ぐ手段とすることを特徴とする信号切り替え回路。
【請求項２０】
前記信号レートの実質的な差分は、前記第1ディジタル信号が前記第2ディジタル信号より、少なくとも2倍高い信号レートを有する場合にのみ生じるものであることを特徴とする請求項19に記載の信号切り替え回路。
【請求項２１】
前記信号レートの実質的な差分は、前記第1ディジタル信号と第2ディジタル信号とで、周波数に少なくとも50 MHzの違いがある場合にのみ生じるものであることを特徴とする請求項19に記載の信号切り替え回路。
【請求項２２】
第1ディジタル信号を指定する第1状態と第2ディジタル信号を指定する第2状態とを有する制御信号に応答して、前記第1ディジタル信号の前記第2ディジタル信号との多重化を制御するディジタル制御器であって、
前記制御信号を受け取る入力と、前記制御信号の各状態遷移後の、第1時間間隔の経過を示す遅延信号を供給する出力とを備える遅延素子と、
前記制御信号を受け取る第1入力と、前記遅延信号を受け取れるように前記遅延素子の出力に結合された第2入力と、前記制御信号が前記第1状態を達成すると実質的に始まり、前記制御信号が前記第1時間間隔の間、前記第2状態にとどまった後、終了する第2時間間隔中に第3状態をアサートする出力とを備える第1ゲートと、
前記制御信号を受け取る第1入力と、前記遅延信号を受け取れるように前記遅延素子の出力に結合された第2入力と、前記制御信号が前記第2状態を達成すると実質的に始まり、前記制御信号が前記第1時間間隔の間、前記第1状態にとどまった後、終了する第3時間間隔中に第4状態をアサートする出力とを備える第2ゲートと、
を有することを特徴とするディジタル制御器。
【請求項２３】
前記遅延信号は、前記第1時間間隔だけ遅延した制御信号を表すものであることを特徴とする請求項22に記載のディジタル制御器。
【請求項２４】
前記第1ゲートはORゲートであり、前記第2ゲートはNANDゲートであることを特徴とする請求項22に記載のディジタル制御器。
【請求項２５】
前記第1ゲートはNORゲートであり、前記第2ゲートはANDゲートであることを特徴とする請求項22に記載のディジタル制御器。
【請求項２６】
前記第1ディジタル信号を受け取る第1入力と、前記第1ゲートの出力に結合された第2入力と、前記第1ゲートが第3状態をアサートしている間にその受け取った前記第1ディジタル信号を供給する出力とを備える第1 ANDゲートと、
前記第2ディジタル信号を受け取る第1入力と、前記第2ゲートの出力に結合された第2入力と、前記第2ゲートが第4状態をアサートしている間にその受け取った前記第2ディジタル信号を供給する出力とを有する第2 ANDゲートと、
前記第1 ANDゲート及び前記第2 ANDゲートから供給される信号を組み合わせて、出力信号を供給する第5ゲートと、
をさらに有することを特徴とする請求項22に記載のディジタル制御器。
【請求項２７】
前記第5ゲートは、ブール論理演算に従って、前記第1 ANDゲート及び前記第2 ANDゲートから供給される信号を組み合わせる論理ゲートであることを特徴とする請求項26に記載のディジタル制御器。
【請求項２８】
第1ディジタル信号を指定する第1状態と第2ディジタル信号を指定する第2状態を有する制御信号に応答して第1ディジタル信号の第2ディジタル信号との多重化を制御するディジタル制御器であって、
制御信号を受け取る入力を有し、制御信号の第1状態から第2状態への各遷移後の第1時間間隔の経過を示す第1遅延信号を供給する第1出力を有し、制御信号の第2状態から第1状態への各遷移後の第2時間間隔の経過を示す第2遅延信号を供給する第2出力を有する遅延素子を具備し、
制御信号を受け取る第1入力と、遅延信号を受け取れるように遅延素子の出力に結合された第2入力と、制御信号が第1状態を達成すると実質的に始まり制御信号が第1時間間隔の間第2状態にとどまった後終了する第3時間間隔中に第3状態を供給する出力とを有する第1ゲートを具備し、
制御信号を受け取る第1入力と、遅延信号を受け取れるように遅延素子の出力に結合された第2入力と、制御信号が第2状態を達成すると実質的に始まり制御信号が第2時間間隔の間第1状態にとどまった後終了する第4時間間隔中に第4状態を供給する出力を有する第2ゲートを具備することを特徴とするディジタル制御器。
【請求項２９】
信号切り替え回路を切り替える方法であって、前記信号切り替え回路は、第1入力と、第2入力と、出力と、及び入力の出力とへの接続を切り替えるための制御端子を含んでおり、
前記第1入力に第1ディジタル信号を供給するステップと、
前記第2入力に第2ディジタル信号を供給するステップと、
前記第1入力が前記第1ディジタル信号を、そして前記第2入力が前記第2信号を受け取っており、且つ前記第1ディジタル信号と前記第2ディジタル信号の状態が安定した同一の論理値状態である期間に、前記制御端子の制御信号を状態変化させるステップと、
を備え、それにより信号切り替え回路が出力への入力の接続切り替えを行ってなることを特徴とする信号切り替え回路を切り替える方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる信号レートを有するディジタル信号の生成と切り替えを行なう信号切り替え回路及び信号切り替え方法に関する。より具体的に、本発明は高信号レートを有するディジタル信号を符号化して符号化された信号を生成することに関し、さらにそうした信号を低信号レートを有するアービトレーション信号と同じ信号線に切り替えることに関する。
【０００２】
【従来の技術】
近年のエレクトロニクスで、様々な信号タイプを生成する集積回路は普通である。集積回路は、例えば、高信号レートで情報を伝えるデータ信号を生成し、実質的に低信号レートを有すると共に他の装置を制御するのに役立つアービトレーション信号を生成することもできる。実質的に異なる信号レートを有する信号が同じ信号経路を活用する場合、信号レートの差が原因で様々な問題が生じることがある。例えば、一般にグリッチ（ｇｌｉｔｃｈ，  不調）として知られる疑似信号は信号レートの差が原因で信号経路上の出力信号に発生する。
【０００３】
とりわけ重要な一例は、ＩＥＥＥ規格１３９４に準拠して様々な部品を相互接続するバスを用いたコンピュータシステムにおいて発生する。この文脈において、高信号レートを有する信号は、およそ１００  ＭＨｚから３００  ＭＨｚの範囲の信号レートでデータを伝送するデータ信号を含み、また受信装置がデータ信号との同期を維持するために用いる信号レートがデータ信号とほぼ同じストローブ信号（ｓｔｒｏｂｅ  ｓｉｇｎａｌ，ストロボ信号、以下同様）を含むこともある。低信号レートを有する信号には、ほぼ５０  ＭＨｚの信号レートを有するアービトレーション信号がある。そのようなアービトレーション信号はバスの動作やバスに接続された装置の動作を制御できるようにＩＥＥＥ規格１３９４に指定されている。
【０００４】
【発明が解決しようとする課題】
異なる信号レートを有する信号を同じ信号経路に切り替える従来からの手法の一つは、伝統的なマルチプレクサを用いて信号の信号ソースを信号経路に接続することである。信号ソース間の信号レートの最大差がおよそ１００  ＭＨｚを超える場合は、この伝統的な手法では正常に動作しない。信号レートの差が原因でマルチプレクサが出力でグリッチを発生させるのが普通である。グリッチはデータ信号の一部と解釈されるかもしれないが、その結果データエラーを発生させることがある。マルチプレクサがアービトレーション信号をバスに切り替えるときに生じるグリッチはアービトレーション信号の一部と解釈されるかもしれないが、それが原因で受信装置に誤動作が生じることがある。グリッチは切り替わった信号の始まりに或いは始まり近くに発生するので、信号タイプ間の遷移を示すＩＥＥＥ規格１３９４で必要とされる様々な信号のプレフィックスなどといった信号のプレフィックスと干渉してしまうことがある。
【０００５】
この分野での更なる問題は、ＩＥＥＥ規格１３９４に規定されているストローブ信号を生成するための伝統的な非メモリレス符号化回路及び方法によりデータ信号やストローブ信号に生じる１サイクルの遅延である。より具体的に、ＩＥＥＥ規格１３９４は再帰によってデータ信号を符号化してストローブ信号を生成する伝統的なエンコーダを記述している。この伝統的なエンコーダでは、データ信号が第１のＸＯＲゲートの入力の一つと第１のＤフリップフロップのＤ入力に供給される。第１ＤフリップフロップのＱ出力から供給された遅延データ信号は第１のＸＯＲゲートの他の入力にフィードバックされ、第１のＸＯＲゲートの出力が第２のＸＯＲゲートの第１入力を駆動する。第２のＸＯＲゲートの出力が第２ＤフリップフロップのＤ入力を駆動する。第２ＤフリップフロップのＱ出力はストローブ信号を供給する。  ／Ｑ出力は第２  ＸＯＲゲートの第２出力にフィードバックされる反転されたストローブ信号を供給する。  両Ｄフリップフロップは共に同じクロック信号によってクロッキングされる。
【０００６】
明らかに、この符号化はＤフリップフロップの動作のために再帰的である。符号化には２つのソースからのフィードバックが必要である。さらに、データ信号はストローブ信号を生成するにあたり少なくとも１クロックサイクル遅延していなければならないが、バスに供給されるデータ信号は実際には遅延データ信号で、それは少なくとも完全に１クロックサイクル遅れた元々のデータ信号のコピーである。このレイテンシー（ｌａｔｅｎｃｙ，待ち時間、以下同様）がさらに加わることによりバスに接続された他の装置へのデータの伝送が遅くなるので、非常に好ましくない。
【０００７】
従ってエレクトロニクスの技術分野において実質的に異なる信号レートで信号を供給する信号ソースに信号経路を接続する改善された回路及び改善された方法が常に必要とされている。そうした回路及び方法は出力グリッチがスイッチング動作中生じないようにするのが好ましい。そうした回路及び方法はＩＥＥＥ規格１３９４に準拠して実現され、２００  ＭＨｚを超えるデータ信号及びストローブ信号の信号レートをサポートすることが非常に好ましい。改善されたスイッチング回路は集積回路（ＩＣ）チップ上の出力バッファを駆動するのに必要である。そのように改善された回路は実現するにあたりＩＣチップ上の所要空間が最小限で済むのが好ましい。
【０００８】
ディジタル信号を並列に符号化する改善されたエンコーダ及び符号化の方法に対するニーズもある。そのようなエンコーダ及び符号化の方法はＩＥＥＥ規格１３９４に準拠してストローブ信号を生成するように実現できるのが好ましい。データ信号及びストローブ信号のレイテンシーを最小限に抑えるために、再帰を用いずにそうしたストローブ信号を生成するのが好ましい。さらに、エンコーダの実施例が少なくとも一つはレイテンシーのペナルティを生じさせることなくＩＥＥＥ規格１３９４に準拠したストローブ信号を供給するのが非常に好ましい。
【０００９】
実質的に異なる信号レートを有するディジタル信号間のスイッチング動作をサポートする改善された回路並びに改善された方法を開示する。この改善された回路並びに方法は、ＩＥＥＥ規格１３９４に準拠してデータ信号或いはストローブ信号とアービトレーション信号の信号ソース間でバスを切り替えるのにとりわけよく適している。この改善された回路は集積回路（ＩＣ）チップ上に最小限度の空間を用いて実現でき、スイッチングされた信号間の信号レートの差が５０  ＭＨｚを超える場合でもスイッチング動作中にグリッチが発生するのを防ぐことができるので有益である。この改善された回路では多数のトランジスタや他の構成素子を作る必要がなく、規格品の論理ゲートやシフトレジスタを用いて実現することができるので都合がいい。
【００１０】
【課題を解決するための手段】
本願の１つの態様によれば、ＩＥＥＥ規格１３９４に準拠するデータ信号又はストローブ信号などといった第１ディジタル信号と  ＩＥＥＥ規格１３９４に準拠するアービトレーション信号といった第２ディジタル信号との間の切り替えを行なうマルチプレクサは、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号に応答する。マルチプレクサは制御器を含み、制御器は制御信号を受け取る入力と、制御信号が第１状態を達成すると実質的に始まり制御信号が第２時間間隔の間第２状態のとどまった後終了する第１時間間隔に第３状態をアサートする第１出力と、制御信号が第２状態を達成すると実質的に始まり制御信号が第４時間間隔の間第１状態にとどまった後終了する第３時間間隔に第４状態をアサートする第２出力とを有する。マルチプレクサはまた第１スイッチを備え、第１スイッチは第１ディジタル信号を受け取る入力と、制御器の第１出力に結合された制御端子と、第３状態がアサートされている間に第１ディジタル信号を表す第１中間信号を供給する出力とを有し、マルチプレクサはさらに第２スイッチを備え、第２スイッチは第２ディジタル信号を受け取る入力と、制御器の第２出力に結合された制御端子と、第４状態がアサートされている間に第２ディジタル信号が表す第２中間信号を供給する出力とを有し、マルチプレクサはさらに出力を備え、出力は出力信号を供給できるように第１スイッチの出力及び第２スイッチの出力に結合される。
【００１１】
本願の別の態様によれば、第１ディジタル信号を受け取る第１入力と、第２ディジタル信号を受け取る第２入力と、入力のうちの選択された一つに応答して出力信号を供給する出力を含むマルチプレクサは、第１及び第２のディジタル信号間に実質的な信号レートの差があった場合それが原因でグリッチが出力信号に発生するのを防ぐ手段に結合される。
【００１２】
本願のまた別の態様によれば、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号に応答して第１ディジタル信号の第２ディジタル信号との多重化を制御するディジタル制御装置を開示している。ディジタル制御装置は遅延素子を具備し、遅延素子は制御信号を受け取る入力を有すると共に制御信号の各状態遷移後の第１時間間隔の経過を示す遅延信号を供給する出力を有し、ディジタル制御装置は第１ゲートを具備し、第１ゲートは制御信号を受け取る第１入力と遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有すると共に制御信号が第１状態に到達すると実質的に始まり第１時間間隔の間第２状態にとどまった後終了する第２時間間隔中に第３状態をアサートする出力を有し、ディジタル制御装置はさらに第２ゲートを具備し、第２ゲートは制御信号を受け取る第１入力と遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有すると共に制御信号が第２状態を達成すると実質的に始まり第１時間間隔の間第１状態にとどまった後終了する第３時間間隔に第４状態をアサートする出力を有する。
【００１３】
本願のまた別の態様によれば、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号に応答して第１ディジタル信号の第２ディジタル信号との多重化を制御するディジタル制御装置を開示している。ディジタル制御器は遅延素子を具備し、遅延素子は制御信号を受け取る入力を有し、制御信号の第１状態から第２状態への各遷移後の第１時間間隔の経過を示す第１遅延信号を供給する第１出力と、制御信号の第２状態から第１状態への各遷移後の第２時間間隔の経過を示す第２遅延信号を供給する第２出力を有し、ディジタル制御器はまた第１ゲートを有し、第１ゲートは制御信号を受け取る第１入力と、遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有し、制御信号が第１状態を達成すると実質的に始まり制御信号が第１時間間隔の間第２状態にとどまった後終了する第３時間間隔中に第３状態をアサートする出力を有し、ディジタル制御器はさらに第２ゲートを有し、第２ゲートは制御信号を受け取る第１入力と、遅延信号を受け取れるように遅延素子の出力に結合された第２入力を有し、制御信号が第２状態を達成すると実質的に始まり第２時間間隔の間第１状態にとどまった後終了する第４時間間隔中に第４状態を供給する出力を有する。
【００１４】
本願のまた別の態様によれば、異なる信号レートを有する信号間のスイッチング法を開示している。この方法は第１状態と第２状態との間に複数の遷移を有する制御信号を用いる。この方法は、第１の信号レートを有する第１ディジタル信号を受け取り、その第１の信号レートとは異なる第２の信号レートを有する第２ディジタル信号を受け取り、状態間の遷移の一つで制御信号を受け取ることからなる。状態間の遷移の一つに応答して、この方法では或る時間間隔の間第１及び第２両方のディジタル信号に応答して出力信号を供給し、その後第１或いは第２いずれかのディジタル信号に応答して出力信号を供給する。この方法の実施例の一つでは、制御信号が第１状態にある間に第１ディジタル信号を供給し、そして制御信号が第２状態にある間に第２ディジタル信号を供給することによってこれを実現する。
【００１５】
本願のまた別の態様によれば、異なる信号レートを有する信号間のスイッチング法は、第１の信号レートを有する第１ディジタル信号を受け取り、第１の信号レートとは異なる第２の信号レートを有する第２ディジタル信号を受け取り、第１ディジタル信号を指定する第１状態と第２ディジタル信号を指定する第２状態とを有する制御信号を受け取ることからなり、さらにこの方法は、制御信号が第１状態にある間と制御信号の第１状態から第２状態への遷移後の第１時間間隔中に第１ディジタル信号に応答して第１出力信号を供給し、制御信号が第２状態にある間と制御信号の第２状態から第１状態への遷移後の第２時間間隔中に第２ディジタル信号に応答して第２出力信号を供給することからなる。
【００１６】
本願のまた別の態様によれば、第１入力と、第２入力、出力、及び出力に対する入力の接続切り替えを行なう制御端子を有するマルチプレクサのスイッチング法を開示している。この方法は、第１入力に第１ディジタル信号を供給し、第１ディジタル信号の第１部分と実質的に一致する第２信号を第２入力に供給し、さらに第１入力が第１ディジタル信号を受け取り且つ第２入力が第２信号を受け取っている間に、制御端子に制御信号を供給し、それによりマルチプレクサが出力に対する入力の接続切り替えを行なうようにしてなる。
【００１７】
改善されたスイッチング回路及び方法の様々なそしてまた別の実施例の様々な特徴は以下に述べる説明並びに添付の図面を参考にすることによりさらにより一層理解できるであろう。図面では類似の要素に類似の参照番号を付けている。以下の説明及び図面の内容はあくまで例として記載しているのであって、本願の範囲を限定すると解釈されてはならない。
【００１８】
【発明の実施の形態】
ディジタル信号を符号化する回路及び方法の様々な実施例を開示する。ディジタル信号のビットを並列に符号化して符号化動作のレイテンシーを短縮できるので有益である。信号経路にグリッチを発生させることなく高信号レートを有する信号を低信号レートを有する別の信号と同じ信号経路に切り替える回路及び方法も明らかにする。様々な信号間で信号レートに５０  ＭＨｚ以上の差がある場合でも、グリッチを防ぐことができる。ＩＥＥＥ規格１３９４に準拠して、データ信号を符号化してストローブ信号を生成し、そうした信号をアービトレーション信号と同じ信号経路に供給できる様々な回路及び方法は非常に有益である。ＩＥＥＥ規格１３９４は参照することにより本書の一部をなすこととする。
【００１９】
図１に、再帰によってデータ信号を符号化してストローブ信号を生成するＩＥＥＥ規格１３９４に指定された伝統的なエンコーダ２０の概略図を示す。伝統的なエンコーダ２０は第１及び第２のＸＯＲゲート２２，  ２６を含み、第１及び第２のＤフリップフロップ２４，  ２８を含む。  Ｄフリップフロップ２４，  ２８はともに線ＣＬＫのクロック信号でクロッキングされる。入力データ信号（ｄ０，  ｄ１，  ｄ２，  ．．．，  ｄｍ）は線ＤＡＴＡで第１のＸＯＲゲート２２の第１入力に、そして第１Ｄフリップフロップ２４のＤ入力に直列に供給される。ここで、指数ｍは整数で、各項ｄｍはビットを表す。クロックサイクルにつき入力データ信号の１ビットが供給される。遅延出力データ信号（ｄ’０＝ｄ０，  ｄ’１＝ｄ１，  ．．．，  ｄ’ｍ＝ｄｍ）が第１Ｄフリップフロップ２４のＱ出力から線ＤＡＴＡ’で供給される。遅延出力データ信号の各ビットｄｉは対応する入力データ信号のビットｄｉの受け取り後１クロックサイクルで生成されることに注目している。遅延の出力データ信号ｄ’０，  ｄ’１，  ．．．，  ｄ’ｍは第１  ＸＯＲゲート２２の第２入力にフィードバックされ、第１  ＸＯＲゲート２２の出力は第２  ＸＯＲゲート２６の第１入力を駆動する。第２  ＸＯＲゲート２６の出力が第２Ｄフリップフロップ２８のＤ入力を駆動する。第２Ｄフリップフロップ２８のＱ出力は線ＳＴＲＯＢＥでストローブ信号（ｓ０，  ｓ１，ｓ２，  ．．．，  ｓｍ）を供給する。第２Ｄフリップフロップ２８の／Ｑ出力は反転されたストローブ信号を供給し、それは第２  ＸＯＲゲート２６の第２入力にフィードバックされる。
【００２０】
エンコーダ２０によって提供される符号化は次のように表すことができる。
【００２１】
ｓ０＝ｄ０                        （方程式１）
ｓ１＝（ｄ１  ＸＯＲ  ｄ０）  ＸＯＲ  ／ｓ０        （方程式２）
ｓ２＝（ｄ２  ＸＯＲ  ｄ１）  ＸＯＲ  ／ｓ１        （方程式３）
．．．
ｓｍ（ｄｍ  ＸＯＲ  ｄｍ−１）  ＸＯＲ  ／ｓｍ−１      （方程式４）
ここで、指数ｍは整数。例えば、ストローブビットｓ１を生成するには、入力Ｄからデータビットｄ１がそしてＤフリップフロップ２４のＱ出力からデータビットｄ０がＸＯＲゲート２２に供給されてビット（ｄ１  ＸＯＲ  ｄ０）が生成される。その生成されたビット（ｄ１  ＸＯＲ  ｄ０）と反転されたストローブビット／ｓ０は次に第２  ＸＯＲゲート２６に送られてビット（ｄ１  ＸＯＲ  ｄ０）  ＸＯＲ  ／ｓ０が生成される。その生成されたビット（ｄ１  ＸＯＲ  ｄ０）  ＸＯＲ  ／ｓ０は次に第２Ｄフリップフロップ２８のＤ入力に供給される。クロック線ＣＬＫの次のクロックサイクル中その生成されたビット（ｄ１  ＸＯＲ  ｄ０  ＸＯＲ  ／ｓ０）は第２Ｄフリップフロップ２８のＱ出力からストローブビットｓ１として供給される。各ストローブビットｓｉは対応する遅延出力データ信号のビットｄ’ｉとして同じサイクルで供給される。
【００２２】
伝統的なエンコーダ２０で提供される符号化はＤフリップフロップ２４，  ２８からのフィードバックがあるために再帰的である。ｉ  ＞  ０の場合、ストローブビットｓｉは先行するストローブビットｓｉ−１及び先行するデータビットｄｉ−１に依存する。符号化は少なくとも一つのストローブビットが先行データビットに依存するので非メモリレスである。データ信号ｄ０，  ｄ１，  ｄ２，  ．．．，  ｄｍはストローブ信号ｓ０，  ｓ１，  ｓ２，  ．．．，  ｓｍを生成するのに１クロックサイクル遅れていなければならない。第１Ｄフリップフロップ２４のＱ出力から線ＤＡＴＡ’に供給された遅延出力データ信号ｄ’０，  ｄ’１，  ．．．，  ｄ’ｍは本質的に１クロックサイクル遅れた線ＤＡＴＡの入力データ信号ｄ０，ｄ１，  ｄ２，  ．．．，  ｄｍのコピーである。この遅延によって他の装置へのデータの伝送が遅くなるので、非常に好ましくない。さらに、伝統的なエンコーダ２０はデータ信号のビットを並列に符号化することはできず、むしろ複数のゲートを用いて、従って複数のゲート遅延によって、直列にビットごとに符号化しなければならない。これらの問題があるために伝統的なエンコーダ２０を用いる符号化プロセスのスピードが制約される。
【００２３】
伝統的なエンコーダ２０を他の装置と相互接続するのは難しい。例えば、伝統的なエンコーダ２０の出力線ＤＡＴＡ’とＩＥＥＥ規格１３９４に準拠するアービトレーション信号の信号ソースが従来のようにして同じ信号経路に接続されている場合、それらの信号レートに差があるために信号経路でグリッチが発生することがある。従って、データ信号を符号化してストローブ信号を生成し、信号経路でグリッチを発生させることなくアービトレーション信号と同じ信号経路にそうした信号を供給できる改善された回路及び方法が求められている。
【００２４】
図２Ａに、信号レートが実質的に異なる信号の切り替えを行なう改善されたマルチプレクサ１００の実施例のブロック図を示す。改善されたマルチプレクサ１００は第１スイッチ１１０、第２スイッチ１２０、制御器１３０、論理ゲート１４０を含む。改善されたマルチプレクサ１００の電源電圧及び接地電圧は、例えば、それぞれ３ボルト、０ボルト。この改善されたマルチプレクサ１００の実施例では、ＨＩＧＨの状態は電源電圧或いは実質的に電源電圧でアサートされ、ＬＯＷの状態は接地電圧或いは実質的に接地電圧でアサートされる。この実施例のマルチプレクサ１００はＩＥＥＥ規格１３９４に準拠して実現することができる。
【００２５】
電源電圧、接地電圧、ＨＩＧＨ状態、及びＬＯＷ状態は、例えば、システム構成要素の許容差があるので指定した値から変わることがあることに注目している。さらに、改善されたマルチプレクサの別の実施例において、電源電圧及び接地電圧に他の値を用いることができることにも注目している。例えば、電源電圧は代わって５ボルトで、ＨＩＧＨ状態は５ボルトもしくは０ボルトでアサートされるようにしてもいい。
【００２６】
改善されたマルチプレクサ１００の構成要素は次のような属性を有するのが好ましい。第１スイッチ１１０は第１ディジタル信号を受け取る入力（Ａ）と、第１スイッチ１１０を制御する制御端子（Ｎ２）と、出力を有する。この改善されたマルチプレクサ１００の実施例では、第１スイッチ１１０がその制御端子に対してＨＩＧＨ状態をアサートすることによりＯＮになり、その制御端子に対してＬＯＷ状態をアサートすることによりＯＦＦになる。第１スイッチがＯＮになると、第１スイッチ１１０の入力Ａが出力と接続されるので、第１ディジタル信号、すなわちその表現が出力に供給される。第１スイッチ１１０がＯＦＦになると、入力Ａは本質的に出力から切断される。これは、例えば、第１スイッチ１１０がＯＦＦになると出力からＬＯＷ状態をアサートし、もしくはスイッチ１１０の出力からハイインピーダンスを供給することにより実現することができる。実現方法に係わらず、第１スイッチ１１０が安定したＯＦＦの状態から安定したＯＮの状態に、或いはその反対に状態を変えるにはスイッチングタイムが必要である。第２スイッチ１２０は同様に、別のディジタル信号を受け取る入力（Ｂ）  と、第２スイッチ１２０を制御する制御端子（Ｎ３）、及び出力を有する。第２スイッチ１２０は第１スイッチ１１０と同じ設計で同じ属性を有するのが好ましく、また同じように制御されるのが好ましい。
【００２７】
制御器１３０は、制御信号を受け取る入力（Ｓ）と、第１出力（Ｏ１）、及び第２出力（Ｏ２）を有する。各出力Ｏ１，  Ｏ２は制御信号の状態に応答する状態でアサートされた中間信号を供給する。より具体的に、制御信号がＬＯＷからＨＩＧＨに状態を変えると、出力Ｏ１から供給された中間信号が状態をＬＯＷからＨＩＧＨに変化させることによって応答する。これは、例えば、１ナノ秒以下という非常に短い時間間隔で行われるのが好ましい。別の出力Ｏ２から供給された中間信号は第１スイッチ１１０を安定したＯＮにするのに要するスイッチング時間よりかすかに長い時間間隔の間ＨＩＧＨ状態にとどまり、その後状態をＬＯＷに変化させる。この改善されたマルチプレクサ１００の実施例では、この時間間隔は長さにして約２ナノ秒だが、別の時間間隔を代わりに用いてもいい。制御信号がＨＩＧＨからＬＯＷに状態を変化させると、出力Ｏ２から供給された中間信号は状態をＬＯＷからＨＩＧＨに変化させることにより応答する。これは、例えば、１ナノ秒以下といった非常に短い時間間隔の中で行われるのが好ましい。別の出力Ｏ１によって供給された中間信号は第２スイッチ１２０を安定したＯＮにするのに要するスイッチング時間よりかすかに長い時間間隔の間ＨＩＧＨ状態にとどまる。この改善されたマルチプレクサ１００の実施例では、この時間間隔も約２ナノ秒だが、別の時間間隔を代わって用いてもいい。制御信号が状態を変えると、両中間信号が共にＨＩＧＨ状態でアサートされる時間間隔がある。この時間間隔の後で制御信号が再び状態を変化させるまで、中間信号の片方がＬＯＷ状態でアサートされ、他方の中間信号はＨＩＧＨ状態でアサートされる。
【００２８】
論理ゲート１４０は第１入力と、第２入力、及び出力を有する。論理ゲート１４０の出力は改善されたマルチプレクサ１００のために出力信号を供給する。マルチプレクサがスイッチング動作を完了し安定状態に達した後、この出力信号は論理ゲートの２入力の片方でアサートされた状態に応答する。しかしながら、マルチプレクサ１００のスイッチング動作中、しかも安定状態に達する前に、論理ゲート１４０の出力信号、従ってマルチプレクサ１００の出力信号は論理ゲート１４０の入力のそれぞれでアサートされた状態に応答する。
【００２９】
スイッチ１１０，  １２０と、制御器１３０、及び論理ゲート１４０は次のように相互接続される。制御器の第１出力Ｏ１は第１スイッチ１１０の制御端子Ｎ２に結合され、制御器１３０の第２出力は第２スイッチ１２０の制御端子Ｎ３に接続される。スイッチ１１０，  １２０の入力はそれぞれ集積回路（ＩＣ）チップのコアといった他の回路（図示せず）から第１及び第２のディジタル信号を受け取る。各スイッチ１１０，  １２０の出力は論理ゲート１４０の入力のそれぞれ一つに結合される。論理ゲート１４０の出力は改善されたマルチプレクサ１００の出力から構成される。
【００３０】
この改善されたマルチプレクサ１００の実施例は次のように動作する。第１ディジタル信号は第１スイッチ１１０の入力Ａに供給され、第２ディジタル信号は第２スイッチ１２０の入力Ｂに供給され、制御信号は制御器１３０の入力Ｓに供給される。状態をＬＯＷからＨＩＧＨに変化させる制御信号に応答して、制御器１３０の出力Ｏ１から供給された中間信号が直ちに状態をＬＯＷからＨＩＧＨに変化させる。これが制御端子Ｎ２でＨＩＧＨ状態をアサートし、それにより第１スイッチ１１０をＯＮにする。その結果、第１スイッチ１１０の出力が第１ディジタル信号を論理ゲート１４０の第１入力に供給する。制御器の動作により、制御器１３０の出力Ｏ２から供給される中間信号は約２ナノ秒ＨＩＧＨ状態にとどまる。この時間間隔の間、ＨＩＧＨ状態は第２スイッチ１２０の制御端子Ｎ３でアサートされたままになる。これが第２スイッチをＯＮのままにする。その結果、第２スイッチの出力が第２ディジタル信号を論理ゲート１４０の第２入力に供給する。論理ゲート１４０はブール論理演算に従って第１及び第２のディジタル信号を組み合わせて改善されたマルチプレクサ１００の出力信号を生成する。この改善されたマルチプレクサ１００の機能は出力信号のグリッチを防ぐのに非常に有益である。一旦この２ナノ秒の間隔が終了すると、制御器１３０の出力Ｏ２から供給された中間信号はＨＩＧＨからＬＯＷに状態を変える。これが制御端子Ｎ３でＬＯＷ状態をアサートし、それにより第２スイッチ１２０をＯＦＦにする。第２スイッチがＯＦＦになると、その出力はＬＯＷ状態を（もしくはハイインピーダンスを）アサートし、論理ゲート１４０からの出力信号は論理ゲート１４０の第１入力で受け取った第１ディジタル信号の状態によって決まる。
【００３１】
改善されたマルチプレクサ１００の動作は、制御信号が状態をＨＩＧＨからＬＯＷに変える時、上述した動作に類似している。より具体的に、状態をＬＯＷに変える制御信号に応答して、制御器１３０の出力Ｏ２から供給された中間信号は直ちに状態をＬＯＷからＨＩＧＨに変える。これが制御端子Ｎ３でＨＩＧＨ状態をアサートし、それにより第２スイッチ１２０をＯＮにする。制御器１３０の動作により、制御器１３０の出力Ｏ１から供給された中間信号は約２ナノ秒ＨＩＧＨ状態にとどまる。この時間間隔の間、ＨＩＧＨ状態が第１スイッチ１１０の制御端子Ｎ２でアサートされたままになる。これにより第１スイッチはＯＮのままになる。従って、この時間間隔の間に、論理ゲート１４０はブール論理演算に従って第１及び第２のディジタル信号を組み合わせて改善されたマルチプレクサ１００の出力信号を生成する。この改善されたマルチプレクサ１００の機能は出力信号のグリッチを防ぐのに非常に有益である。一旦この約２ナノ秒の間隔が終わると、制御器１３０の出力Ｏ１から供給された中間信号は状態をＨＩＧＨからＬＯＷに変える。これが制御端子Ｎ２でＬＯＷ状態をアサートし、それにより第１スイッチ１１０をＯＦＦにする。第１スイッチがＯＦＦになると、その出力がＬＯＷ状態を（もしくはハイインピーダンスを）アサートし、論理ゲート１４０からの出力信号は論理ゲート１４０の第２出力で受け取った第２ディジタル信号の状態によって決まる。
【００３２】
図２Ｂに、伝統的な論理ゲートから実質的に作られた改善されたマルチプレクサ２００の別の実施例のブロック図を示す。改善されたマルチプレクサは、第１スイッチ１１０と、第２スイッチ１２０、制御器１３０、及び改善されたマルチプレクサ１００と同じ入出力を有する論理ゲート１４０を含み、改善されたマルチプレクサ１００と実質的に同じように相互接続されている。この改善されたマルチプレクサ２００の実施例において、各スイッチ１１０，  １２０はＡＮＤゲートからなり、論理ゲート１４０はＯＲゲートからなり、制御器１３０は以下に述べる特定の構造を有する。改善されたマルチプレクサ２００の電源電圧は３ボルトで、接地電圧０ボルトでいい。ＨＩＧＨ状態は電源電圧或いは実質的に電源電圧でアサートされ、ＬＯＷ状態は接地電圧或いは実質的に接地電圧でアサートされる。他の電源電圧、接地電圧レベルを用いても構わない。電源電圧、接地電圧、ＨＩＧＨ状態、ＬＯＷ状態は改善されたマルチプレクサ１００で指定された値とは異なっていても構わない。
【００３３】
制御端子Ｎ２に対してＬＯＷ状態をアサートすることによって第１スイッチ１１０はＯＦＦにされる。ＬＯＷ状態になると、他の入力でアサートされた状態に係わらず第１スイッチ１１０の出力がＬＯＷ状態をアサートする。第１スイッチは制御端子Ｎ２に対してＨＩＧＨ状態をアサートすることによってＯＮになる。ＨＩＧＨ状態になると、第１スイッチ１１０の出力がその他の出力に対してアサートされた状態をアサートする。第２スイッチ１２０は同様に動作する。
【００３４】
論理ゲート１４０はこの改善されたマルチプレクサ２００の実施例ではＯＲゲートから構成される。まさにスイッチの一つだけがＯＮの時は、ＯＲゲートの入力の一つがＯＦＦになっているスイッチによってアサートされたＬＯＷ信号を受け取り、  ＯＲゲートの他の入力はＯＮになっているスイッチから供給されたディジタル信号を受け取る。  ＯＲゲートは従ってこのディジタル信号、或いはその表現を、改善されたマルチプレクサ２００の出力信号として供給する。しかしながら、スイッチ１１０，  １２０が共にＯＮの時、  ＯＲゲートから供給された出力信号はマルチプレクサ２００の入力Ａ及びＢで受け取られた２つのディジタル信号の論理ＯＲである。
【００３５】
この改善されたマルチプレクサ２００の実施例では、制御器１３０は遅延素子１３２と、ＯＲゲート１３４、及びＮＡＮＤゲート１３６から構成される。遅延素子１３２は制御信号を受け取る入力Ｓと、約２ナノ秒遅れた制御信号のコピーを遅延信号として供給する出力を有する。遅延素子１３２の入力ＳはＯＲゲート１３４の第１入力及びＮＡＮＤゲート１３６の第１入力に結合され、遅延素子１３２の出力はＯＲゲート１３４の第２入力及びＮＡＮＤゲート１３６の第２入力に結合される。従って、制御信号が状態をＬＯＷからＨＩＧＨに変えると、  ＯＲゲート１３４の第１入力はこのＨＩＧＨ状態を受け取り、  ＯＲゲート１３４の出力は直ちにＨＩＧＨ状態をアサートする。しかしながら、制御信号がＨＩＧＨ状態に変化した後約２ナノ秒間、遅延信号はＬＯＷ状態でアサートされ続ける。このＬＯＷ状態はＮＡＮＤゲート１３６の第２入力で受け取られ、そのためにＮＡＮＤゲート１３６の出力がＨＩＧＨ状態をアサートする。約２ナノ秒後に、制御信号及び遅延信号は共にＨＩＧＨ状態でアサートされる。これによりＮＡＮＤゲート１３６の出力がＬＯＷ状態をアサートする。
【００３６】
制御信号が状態をＨＩＧＨ  からＬＯＷに変えると、ＮＡＮＤゲート１３６の第１入力はこのＬＯＷ状態を受け取り、ＮＡＮＤゲート１３６の出力は従って直ちにＨＩＧＨ状態をアサートする。しかしながら、約２ナノ秒の間、遅延信号はＨＩＧＨ状態でアサートされることになる。このＨＩＧＨ状態がＯＲゲートの第２入力で受け取られ、それによりＯＲゲート１３４の出力がＨＩＧＨ状態をアサートすることになる。約２ナノ秒後に、制御信号及び遅延信号は共にＬＯＷ状態でアサートされる。これによりＯＲゲート１３４の出力がＬＯＷ状態をアサートする。この遅延素子１３２の実施例は制御信号の状態に係わりなく実質的に同じ遅延持続期間を供給する。
【００３７】
さて、図３に、改善されたマルチプレクサ３００のまた別の実施例のブロック図を示す。改善されたマルチプレクサ３００は第１スイッチ１１０と、第２スイッチ１２０、制御器１３０、及び改善されたマルチプレクサ１００，  ２００と同じ入出力を有する論理ゲート１４０を有し、改善されたマルチプレクサ１００，  ２００と実質的に同じように相互接続される。制御器１３０は改善されたマルチプレクサ２００と同じ設計になっている。改善されたマルチプレクサ３００の他の構成要素は下記の通り改善されたマルチプレクサ１００，  ２００の対応する構成要素とは異なる。
【００３８】
改善されたマルチプレクサ３００の第１スイッチ１１０は伝送ゲート１１４とインバータ１１２から構成される。伝送ゲート１１４は入力Ａと、制御端子Ｎ２，  ／Ｎ２、及び第１スイッチ１１０の出力を含む。インバータ１１２は伝送ゲートの制御端子Ｎ２と／Ｎ２の間に直列結合される。第１伝送ゲート１１０は制御端子Ｎ２に対してＨＩＧＨ状態をアサートすることによってＯＮになり、制御端子Ｎ２に対してＬＯＷ状態をアサートすることによってＯＦＦになる。第２スイッチ１２０は第１スイッチ１１０と同じ設計で、第１スイッチ１１０と同じように動作する。より具体的に、第２スイッチ１２０は伝送ゲート１２４及びインバータ１２２から構成され、インバータ１２２は伝送ゲート１２４の制御端子Ｎ３と／Ｎ３の間に直列結合される。伝送ゲート１２４は入力Ｂ及び第２スイッチ１２０の出力を含み、制御端子Ｎ３に対してＨＩＧＨ状態をアサートすることによりＯＮになり、制御端子Ｎ３に対してＬＯＷ状態をアサートすることによりＯＦＦになる。
【００３９】
論理ゲート１４０はＯＲゲート１４２と、２個のパッシブプルダウン１４４，  １４６から構成され、パッシブプルダウンはそれぞれ一方の端がＯＲゲート１４２の入力にそしてもう一方の端が接地（Ｖｓｓ）に結合される。ＯＲゲート１４２は伝統的な設計になっており、２値の値「１」はＨＩＧＨ状態を表し、２値の値「０」はＬＯＷ状態を表す。論理ゲート１４０は論理ＯＲ演算も提供するが、ＬＯＷ状態を供給するかもしくはハイインピーダンス条件をアサートするかのいずれかによってその入力に対して２値の値「０」をアサートすることができる。例えば、ハイインピーダンスが論理ゲート１４０の第１入力に対してアサートされると、パッシブプルダウン１４４はＯＲゲート１４２の入力で電圧を実質的にＬＯＷ状態に引き下げ、それによりハイインピーダンスが２値の値「０」を表せるようになる。
【００４０】
この改善されたマルチプレクサ３００の動作はスイッチ１１０，  １２０のＯＮ状態では改善されたマルチプレクサ２００のそれと実質的に全く同じである。例えば、第１スイッチ１１０はＯＮになると、入力Ａで受け取ったディジタル信号を論理ゲート１４２の第１入力に供給する。このディジタル信号はＨＩＧＨ状態とＬＯＷ状態を有し、ＬＯＷ状態は「０」を表す。しかしながら、第１スイッチ１１０がＯＦＦになると、その出力は論理ゲート１４０の第１入力に対してハイインピーダンスをアサートする。パッシブプルダウン１４４が次にＯＲゲート１４２の第１入力で電圧レベルを実質的に接地電圧Ｖｓｓに引き下げるので、ＯＲゲート１４２のこの入力に対してＬＯＷ状態すなわち論理「０」をアサートする。第２スイッチはＯＦＦ状態の間同様に動作する。
【００４１】
もしくは、例えば、第１スイッチの出力を第２スイッチ１２０の出力に結合することによって、改善されたマルチプレクサ３００から論理ゲート１４０を省略することができる。結合された出力によって変更されたマルチプレクサ３００用の出力が形成される。マルチプレクサをこのように変更すると、確実に変更後のマルチプレクサ３００の入力Ａ及びＢは共にスイッチング動作中同じ信号電圧が供給されて変更したマルチプレクサ３００の出力で信号のコンテンションが発生しないようにすることが重要である。入力Ａ，  Ｂが変更したマルチプレクサの出力をコントロールしようとして張り合うので、変更したマルチプレクサのスイッチング動作中の入力Ａ，Ｂでの信号電圧の実質的なずれが入力Ａ、Ｂの間に過剰な電流の流れを生むことがある。
【００４２】
改善されたマルチプレクサ１００，  ２００，  ３００は、第１ディジタル信号及び第２ディジタル信号が実質的に異なる信号レートを有する時にとりわけ有益である。例えば、第１ディジタル信号はＩＥＥＥ規格１３９４に準拠した高い信号レートを有するデータ信号で、第２ディジタル信号はＩＥＥＥ規格１３９４に準拠した低い信号レートを有するアービトレーション信号であろう。伝統的なマルチプレクサでは、例えば、低い信号レートを有する信号がアサートできるようにセットアップされているとマルチプレクサの出力が一時的にフロートするので、そうした信号レートの差は出力信号のグリッチを発生させる原因になる。
【００４３】
図４に示すのは、そうしたグリッチを防ぐために改善されたマルチプレクサ２００によって実行される方法の実施例を示すフローチャートである。図５に示すのは、この方法により動作する時の改善されたマルチプレクサ２００のタイミング図である。タイミング図は時間ｔに対する様々な点Ａ，  Ｂ，  Ｓ，  Ｎ１，  Ｎ２，  Ｎ３及びＯＵＴでの信号値を示す。時間ｔ０で、第１ディジタル信号が入力Ｂに供給される第２ディジタル信号の初期状態と同じ状態４０１で入力Ａに供給される。この初期状態は図ではＨＩＧＨ状態だが、代わってＬＯＷ状態のこともある。グリッチを防ぐために、いずれのディジタル信号もマルチプレクサ２００のスイッチング動作中にＨＩＧＨ又はＬＯＷ状態とは実質的に異なる中間の状態或いは値でアサートされてはならない。
【００４４】
時間ｔ１で、制御端子Ｓに供給された制御信号は状態をＨＩＧＨからＬＯＷに変える。その直後に時間ｔ２で、制御器１３０のＯＲゲート１３４が第１スイッチ１１０の制御端子Ｎ２でＨＩＧＨ状態をアサートし、それにより第１スイッチ１１０をＯＮにする４０３。時間ｔ１で遅延素子１３２の入力に対してＬＯＷ状態への制御信号の状態の変化がアサートされる。それに応答して、遅延素子は時間ｔ３になるまでおよそ２ナノ秒待ち４０５、その後遅延信号の状態をＬＯＷに変える。このＬＯＷ状態は第２スイッチの制御端子Ｎ３でアサートされ、それにより時間ｔ４で第２スイッチをＯＦＦにする４０７。ｔ１とｔ４の時間間隔の間に、論理ゲート１４０の両入力は従ってＨＩＧＨ状態を受け取り、その結果、マルチプレクサ２００の出力ＯＵＴはｔ１とｔ４の間の全時間間隔に出力信号をＨＩＧＨ状態で供給するので、改善されたマルチプレクサ２００のスイッチング動作中出力信号のグリッチを防ぐことができる。
【００４５】
第１ディジタル信号にスイッチバックするには、類似のプロセスを行なう。具体的に、時間ｔ５より前に、両入力Ａ及びＢが同じ状態でアサートされる。時間ｔ５で、制御信号は状態をＨＩＧＨに変え、それにより時間ｔ６で第１スイッチ１１０をＯＮにする。遅延素子１３２は制御信号の状態変化からおよそ２ナノ秒待ち、その後時間ｔ７で遅延信号の状態をＨＩＧＨに変える。それに応答して時間ｔ８で、第２スイッチ１２０がＯＦＦになる。
【００４６】
スイッチ１１０，  １２０を制御する他の条件を用いるなど、改善されたマルチプレクサ１００，  ２００，  ３００に様々な変更を加えることが考えられる。改善されたマルチプレクサ１００の別の実施例では、制御端子Ｎ２に対して０ボルトのＬＯＷ状態をアサートすることによって第１スイッチをＯＮにし、制御端子Ｎ２に対して５ボルトのＨＩＧＨ状態をアサートすることによってＯＦＦにし、また、制御端子Ｎ３に対して３ボルトのＨＩＧＨ状態をアサートすることによって第２スイッチをＯＮにし、制御端子Ｎ３に対して０ボルトのＬＯＷ状態をアサートすることによってＯＦＦにする。もしくは、制御端子Ｎ２，  Ｎ３に対して適正レベルをアサートすることにより一つ以上のスイッチ１１０，  １２０を制御することもできる。改善されたマルチプレクサ２００のまた別の実施例では、遅延素子をさらにもう一つ付加することにより制御器１３０を変更する。
【００４７】
様々な変更は特に制御器１３０に対して加えることができる。さらに遅延素子をもう一つ図２、３の制御器１３０に含めるようにする。それは、例えば、遅延素子１３２の出力をＯＲゲート１３４の第２入力に結合し、ＮＡＮＤゲート１３６の第２入力ではなく追加した遅延素子の入力に結合し、そしてその追加した遅延素子の出力をＮＡＮＤゲート１３６の第２入力に結合することによって実現できる。例えば、遅延素子１３２の出力をＯＲゲート１３４の第２入力ではなくＮＡＮＤゲート１３６の第２入力に結合し、追加した遅延素子の入力を遅延素子１３２の入力に結合し、そして追加した遅延素子の出力をＯＲゲート１３４の第２入力に結合することによって、遅延素子１３２と並列に遅延素子をさらにもう一つ制御器１３０に含めることができる。制御器１３０のこれら代替え実施例はいずれもＮＡＮＤゲート１３６とは異なるＯＲゲート１３４の遅延存続期間を提供できるので有益である。従って、各スイッチ１１０，  １２０がＯＦＦになるのを精確に他のスイッチ１２０，  １１０が安定したＯＮになるのにかかる時間間隔だけ遅らせるのに用いることができるので有益である。
【００４８】
改善されたマルチプレクサ１００，  ２００，  ３００は集積回路（ＩＣ）チップ上に作ることができ、ＩＣチップ内の信号をＩＣチップ外の回路に供給することができるので非常に有益であり、ＩＥＥＥ規格１３９４に準拠してそうした使い方をすることができる。一つの実施例において、改善されたマルチプレクサはＩＣチップの出力バッファの一部をなす。この実施例では、改善されたマルチプレクサの両入力Ａ，  Ｂと制御端子ＳはＩＣチップの駆動ブロックに結合される。駆動ブロックは入力ＡにＩＥＥＥ規格１３９４に準拠した２００メガハーツを超えることのある信号レートを有するデータ信号を供給する。駆動ブロックは入力ＢにＩＥＥＥ規格１３９４に準拠した典型的に約５０メガハーツの信号レートを有するアービトレーション信号を供給する。駆動ブロックは、その制御端子Ｓに適正状態の制御信号を供給し、改善されたマルチプレクサのスイッチング動作中に実質的に同等の電圧でデータ信号とアービトレーション信号を供給することによって、改善されたマルチプレクサを制御する。
【００４９】
改善されたマルチプレクサは同様にＩＥＥＥ規格１３９４に準拠するストローブ信号及びアービトレーション信号を共にＩＣチップ外の回路に供給するのに用いることもできる。エンコーダ２０など伝統的なエンコーダを用いてＩＥＥＥ規格１３９４に準拠するストローブ信号を生成することができる。しかしながら、エンコーダ２０は望ましくない遅延時間をストローブ信号にもたらす再帰的符号化アルゴリズムを用いてストローブ信号を生成する。この遅延時間ではデータ信号が少なくとも１クロックサイクルの間バッファに入れられなければならない。従ってこの遅延時間のために少なくとも１クロックサイクルのレイテンシーがデータ信号とストローブ信号の両方に生じることになる。さらに、エンコーダ２０はスイッチング動作中に実質的に同じ値でストローブ信号及びアービトレーション信号を共に供給する手段を備えていない。従ってＩＥＥＥ規格１３９４に準拠して動作する改善されたエンコーダが非常に望ましい。
【００５０】
図６に示すのは、再帰的符号化アルゴリズムによるが実質的に再帰的論理を用いずに実行するための改善されたエンコーダ６００の実施例を示すブロック図である。このように実行される再帰的符号化アルゴリズムはＩＥＥＥ規格１３９４に準拠するデータ信号を符号化してこの規格に準拠するストローブ信号を生成できるようにこの規格に指定された複数の符号化アルゴリズムから選択されるのが好ましい。
【００５１】
この改善されたエンコーダ６００の実施例は初期設定ユニット６１０と符号化ユニット６３０から構成される。初期設定ユニット６１０は８ビット幅の入力Ｐと９ビット幅の出力Ｉを含む。初期設定ユニット６１０は入力Ｐで受け取られた信号に１ビット幅のプレフィックスを供給して出力Ｉから中間信号を生成する。符号化ユニット６３０は入力Ｄと出力Ｓを含み、これらは共に９ビット幅である。符号化ユニットは再帰的論理を用いずに組み合わせ的に中間信号を符号化する。符号化ユニット６３０の入力Ｄは初期設定ユニット６１０の出力Ｉに結合される。
【００５２】
図７に、改善されたエンコーダ６００によって実行されるディジタル信号のビットを符号化する改善された方法の実施例のフローチャートを示す。この方法はデータ信号を初期設定ユニット６１０の入力Ｐで一度に８ビットを並列に受信することにより始まる７０１。初期設定ユニット６１０は１ビットのプレフィックスをディジタル信号に供給して中間信号を生成する。中間信号はプレフィックスとその後に続くディジタル信号から構成される。中間信号は出力Ｉを介して符号化ユニット６３０の入力Ｄへ並列に供給される７０３。符号化ユニット６３０は中間信号を実質的に組み合わせ的に符号化して符号化された信号を生成し、それは再帰的符号化アルゴリズムによるディジタル信号ビットの符号化を含む。これは１ビットのプレフィックスを符号化し、組み合わせ論理を用いて中間信号の次の８ビットを並列に符号化することにより達成される７０５のが好ましい。
【００５３】
８ビット目以降のディジタル信号のビットは様々なやり方で符号化することができる。例えば、ディジタル信号の８ビット幅の連続ブロックをブロックごとに上述のようにプレフィックスを付けて上述のように符号化された中間信号を生成することができる。しかしながら、そうした８ビット幅の連続ブロックの符号化されたプレフィックスは無視されるのが好ましい。代わって、ディジタル信号の最初の８ビット幅部分のみにプレフィックスを付け、ディジタル信号の他の部分には付けないように初期設定ユニット６１０を設計することができる。
【００５４】
図８及び１０に、図６に示すように直列結合されると、改善されたエンコーダ６００の好適な実施例をなす初期設定ユニット６１０及び符号化ユニット６３０の好適な実施例を示す。この好適なエンコーダ６００の実施例はＩＥＥＥ規格１３９４に準拠してデータ・ストローブ符号化を実行できるように特別に作られている。この改善されたエンコーダ６００の実施例によって実行される符号化プロセスは従来のエンコーダ２０によって実現される伝統的なデータ・ストローブ符号化プロセスと比べ計算量が減るので有益である。これによりデータ信号の並列符号化が可能になり、ＩＥＥＥ規格１３９４に準拠してデータ信号を符号化するのに要する時間が大きく短縮される。
【００５５】
従来のエンコーダ２０と比べ計算量を次のようにして減らすことができる。ＩＥＥＥ規格１３９４に指定された伝統的なエンコーダ２０は次のようなプロセスによりストローブ信号を生成する。
【００５６】
ｓ０＝ｄ０                        （方程式１）
ｓ１＝（ｄ１  ＸＯＲ  ｄ０）  ＸＯＲ  ／ｓ０        （方程式２）
ｓ２＝（ｄ２  ＸＯＲ  ｄ１）  ＸＯＲ  ／ｓ１        （方程式３）
．．．
ｓｍ（ｄｍ  ＸＯＲ  ｄｍ−１）  ＸＯＲ  ／ｓｍ−１      （方程式４）
方程式１，  ２，  ３，  ４において、各シンボルＸＯＲはＸＯＲゲートの動作を表す。各方程式におけるシンボルｓｉとｄｉはそれぞれの１クロックサイクルごとのＤフリップフロップ２４，  ２８の出力を表す。例えば、方程式３で、シンボルｓ１とｄ１はストローブビット及びデータビットを表し、ストローブ及びデータビットｓ０とｄ０が出力されたクロックサイクル直後のクロックサイクルで出力される。データビットｄ０と反転されたストローブビット／ｓ０は共に方程式２におけるフィードバックとなる。伝統的なエンコーダ２０で実現された符号化プロセスは再帰的でデータ信号及びストローブ信号にレイテンシーをもたらす。
【００５７】
改善されたエンコーダ６００では、この更なるレイテンシーを回避することができる。レイテンシーをどのように回避できるかを理解するために、ｉ  ＜  １として各ストローブビットｓｉのそのすぐ前の先行ストローブビットｓｉ−１への依存性を変更した関係において書き直す。そこでは先行ストローブビットｓｉ−２を用いてストローブビットｓｉの依存性を表す。例えば、ストローブビットｓ２のストローブビットｓ１への依存性を書き替えて変更した関係を得る。
ｓ２＝ｄ２  ＸＯＲ  ｄ１  ＸＯＲ  ／ｓ１＝ｄ２  ＸＯＲ  ｄ１  ＸＯＲ  ／（ｄ１  ＸＯＲ  ｄ０  ＸＯＲ  ／ｓ０）＝ｄ２  ＸＯＲ  ｄ０  ＸＯＲ  ｓ０（方程式５）
ｉ  ＞  ２として、ストローブビットｓｉの、連続的にもっと離れた先行ストローブビットｓｉ−３，  ｓｉ−４，  ．．．，  ｓ０への依存性を得て変更した関係を得ることができる。
【００５８】
ｓ０＝ｄ０                        （方程式６）
ｓ１＝ｄ１  ＸＯＲ  ｄ０  ＸＯＲ  ／ｓ０          （方程式７）
ｓ２＝ｄ２  ＸＯＲ  ｄ０  ＸＯＲ  ｓ０          （方程式５）
ｓ３＝ｄ３  ＸＯＲ  ｄ０  ＸＯＲ  ／ｓ０          （方程式８）
．  ．  ．
ｓ２ｉ＝ｄ２ｉ  ＸＯＲ  ｄ０  ＸＯＲ  ｓ０        （方程式９）
ｓ２ｉ＋１＝ｄ２ｉ＋１  ＸＯＲ  ｄ０  ＸＯＲ  ／ｓ０      （方程式１０）
方程式６，  ７，  ８，  ９，  １０におけるこれらの関係の計算量を減らすために、データビットｄ−１とストローブビットｓ−１を追加する。追加したストローブビットｓ−１は追加したデータビットｄ−１に依存し、ｓ−１  ＝  ／ｄ−１で表すことができる。ＩＥＥＥ規格１３９４に準拠するために、追加したストローブビットｓ−１は２値の値「０」に設定され、追加したデータビットｄ−１は２値の値「１」に設定される。
【００５９】
追加データビットｄ−１及び追加ストローブビットｓ−１は伝統的なエンコーダ２０の符号化プロセスを経てデータビットｄ０及びストローブビットｓ０の値が決定される。これを関係ｓ０  ＝  ｄ０  ＸＯＲ  ｄ−１  ＸＯＲ  ／ｓ−１によって表すことができる。この関係の２番目の部分（ｄ−１  ＸＯＲ  ／ｓ−１）の値は（ｄ−１  ＸＯＲ  ／ｓ−１）  ＝  １  ＸＯＲ  ／０  ＝  １  ＸＯＲ  １  ＝  ０。従って、ｓ０  ＝  ｄ０  ＸＯＲ（ｄ−１  ＸＯＲ  ／ｓ−１）  ＝  ｄ０  ＸＯＲ  ０  ＝  ｄ０。この等式から、ｄ０  ＸＯＲ  ｓ０  ＝  ｄ０そしてｄ０  ＸＯＲ  ／ｓ０  ＝  ／ｄ０であることが分かる。これらの関係を方程式５，  ７，  ８，  ９，  １０に代入することにより、ＩＥＥＥ規格１３９４の符号化プロセスを次式で表すことができる。
【００６０】
ｄ−１＝１                          （方程式１１）
ｓ−１＝０                          （方程式１２）
ｓ０＝ｄ０                          （方程式１３）
ｓ１＝／ｄ１                          （方程式１４）
ｓ２＝ｄ２                          （方程式１５）
．  ．  ．
ｓ２ ｉ  ＝ｄ２ ｉ                      （方程式１６）
ｓ２ ｉ ＋１＝／ｄ２ ｉ ＋１                （方程式１７）
方程式１１，  １２，  １３，  １４，  １５，  １６，  １７で表したストローブ符号化プロセスは、各ストローブビットｓｊがすべて現在のデータビットｄｊを用いて表現されるので、メモリレス方式で実行することができる。各ストローブビットｓｊは先行するどのストローブビットｓｋ（ここで、ｋ  ＜  ｊ）にも依存することなしに表現されるので、このプロセスを再帰を用いずに実行することができる。この好適な改善されたエンコーダ６００の実施例に基づく初期設定ユニット６１０及び符号化ユニット６３０の構造及び動作を次に図８，  ９，  １０，  １１を参照しながら説明する。
【００６１】
図８に、改善されたエンコーダ６００に組み込むのに適した初期設定ユニット６１０の好適な実施例のブロック図を示す。この初期設定ユニット６１０の実施例はＩＥＥＥ規格１３９４対応のデータパケットに準拠するビット列からなるデータパケットとしてディジタル信号を受け取るように設計されている。この初期設定ユニット６１０の実施例はプレフィックスジェネレータ６１２とシフトレジスタ６１４を含む。プレフィックスジェネレータ６１２は８ビット幅ブロックのデータパケットを並列に受け取れるように８ビット幅の入力を有し、プレフィックスをディジタル信号に供給できるように１ビット幅の出力を有する。シフトレジスタ６１４は９ビット幅の入力（ＳＲ−１，  ＳＲ０，  ＳＲ１，  ．．．，  ＳＲ７）と、９ビット幅の出力（Ｉ−１，  Ｉ０，  Ｉ１，  ．．．Ｉ７）を有する。シフトレジスタ６１４の入力ＳＲ−１はプレフィックスジェネレータ６１２の出力からプレフィックスを受け取るように結合される。シフトレジスタ６１４の入力ＳＲ０，  ＳＲ１，  ．．．ＳＲ７は８ビット幅ブロックのデータパケットを並列に受け取るように結合される。シフトレジスタ６１４の出力Ｉ−１，  Ｉ０，  Ｉ１，  ．．．Ｉ７は中間信号を並列に供給する。
【００６２】
図９は、図８に示した初期設定ユニット６１０を動作させる方法を示すフローチャートである。プレフィックスジェネレータ６１２の入力とシフトレジスタ６１４の入力ＳＲ０，  ＳＲ１，  ．．．ＳＲ７で、データパケットの最初の８ビット（ｄ０，  ｄ１，  ．．．ｄ７）を並列に受け取る９０１ことにより動作が始まる。プレフィックスジェネレータ６１２は次に実質的に再帰を用いずにデータパケットのビットを符号化できるようにデータパケット用プレフィックスを生成する９０３。例えば、プレフィックスはＩＥＥＥ規格１３９４に準拠してデータストローブ符号化を実現するように２値の値「１」の単一ビットから構成することができる。プレフィックスジェネレータ６１２はシフトレジスタ６１４の第１ビットにプレフィックスを供給し９０５、それによりデータパケットの始まりにプレフィックスを付ける。シフトレジスタ６１４の出力Ｉは次に中間信号をビット列（ｉ−１，  ｉ０，  ｉ１，  ｉ２，  ．．．ｉｍ）で供給し、ビットｉ−１は２値の値「１」のプレフィックスに等しく、ｍは整数で、ビットｉ０，  ｉ１，  ｉ２，  ．．．ｉ７はデータパケットの最初の８ビットｄ０，  ｄ１，  ．．．，  ｄ７にそれぞれ等しい。データパケットの最初の８ビットｄ０，  ｄ１，  ．．．，  ｄ７がこのように処理された後、データパケットの残りのビットｄ８．．．ｄｍ（ｍ  ＞  ７）は８ビット幅ブロックｄ０＋８ｘｎ，  ｄ１＋８ｘｎ，  ．．．ｄ７＋８ｘｎ（ｎは整数）で処理され、処理された値ｉ０＋８ｘｎ，  ｉ１＋８ｘｎ，  ．．．ｉ７＋８ｘｎは初期設定ユニット６１０の出力ＩのビットＩ０，  Ｉ１，  ．．．Ｉ７から供給される。
【００６３】
図１０に、改善されたマルチプレクサ６００に組み込むのに適した符号化ユニット６３０の実施例の概略図を示す。この符号化ユニット６３０の実施例はプレフィックスエンコーダ６３９と組み合わせ論理ブロック６４１を含む。プレフィックスエンコーダ６３９は入力Ｄ−１と出力Ｓ−１を有するインバータから構成される。プレフィックスエンコーダ６３９は中間信号のビットｉ−１を符号化する。組み合わせ論理ブロック６４１は８つの信号経路６３１，  ６３２，  ６３３，  ６３４，  ６３５，  ６３６，  ６３７，  ６３８から構成され、その一部６３２，  ６３４，  ６３６，  ６３８はそれぞれインバータを含む。各信号経路は入力（Ｄｊ）と出力（Ｓｊ）を有し、指数ｊは集合｛０，  １，  ２，  ３，  ４，  ５，  ６，  ７｝から選択された対応する整数である。信号経路は並列に構成される。各信号経路は中間信号の対応するビット（モデュロ８）を符号化する。例えば、信号経路６３１は中間信号のビットｉ０，  ｉ８，  ．．．，  ｉ１＋８ｘｎを符号化し、同様に、信号経路６３６は中間信号のビットｉ５，  ｉ１３，  ．．．，  ｉ５＋８ｘｎを符号化する。より具体的に、インバータ６３２，  ６３４，  ６３６，  ６３８を含む信号経路は他の信号経路６３１，  ６３３，  ６３５，  ６３７と段違いになるように配列される。段違い構成のため、インバータを含む信号経路６３２，  ６３４，  ６３６，  ６３８は奇数指数２ｍ＋１を有するビットｉ２ｍ＋１を反転することによってそれらのビットを符号化するのに対し、インバータを含まない信号経路６３１，  ６３３，  ６３５，  ６３７は偶数指数２ｍを有するビットｉ２ｍを符号化するが反転させない。
【００６４】
図１１は、図１０に示した符号化ユニット６３０を動作させる方法を示すフローチャートである。入力Ｄ−１，  Ｄ０，  Ｄ１，  ．．．，  Ｄ７で中間信号の最初の９ビットｉ−１，  ｉ０，  ｉ１，  ．．．，  ｉ７をそれぞれ並列に受け取ることにより動作が始まる。これらのビットｉ−１，  ｉ０，  ｉ１，  ．．．，  ｉ７は一つ置きに反転させることによって符号化される１１０３。すなわち、ビットｉ−１は反転されてｓ−１  ＝  ／ｉ−１により符号化された信号（ｓ）の第１ビット（ｓ−１）が生成される。ビットｉ０は反転されずｓ０  ＝  ｉ０により符号化された信号ｓの２番目のビット（ｓ０）が生成される。ビットｉ１は反転されてｓ１  ＝  ／ｉ１により符号化された信号ｓの第１ビット（ｓ１）が生成されるといった具合になる。これらの符号化は並列に実行され、符号化された信号ｓの最初の９ビットｓ−１  ＝  ／ｉ−１，  ｓ０  ＝  ｉ０，  ｓ１  ＝  ／ｉ１，  ｓ２  ＝  ｉ２，  ｓ３  ＝  ／ｉ３，  ｓ４  ＝  ｉ４，  ｓ５  ＝  ／ｉ５，  ｓ６  ＝  ｉ６，  ｓ７  ＝  ／ｉ７が符号化ユニット６３０の出力Ｓ−１，  Ｓ０，  ．．．，  Ｓ７からそれぞれ出力される１１０５。
【００６５】
中間信号の残りのビットｉｍ（すなわち、ｍ  ＞  ７）は符号化された８ビットブロックで、入力Ｄ−１と出力Ｓ−１はそうしたブロックには用いられない。従って、整数ｎ  ウ  ０の場合、ｓ０＋８ｘｎ  ＝  ｉ０＋８ｘｎ，  ｓ１＋８ｘｎ  ＝  ／ｉ１＋８ｘｎ，  ｓ２＋８ｘｎ  ＝  ｉ２＋８ｘｎ，  ｓ３＋８ｘｎ  ＝  ／ｉ３＋８ｘｎ，  ｓ４＋８ｘｎ  ＝  ｉ４＋８ｘｎ，  ｓ５＋８ｘｎ  ＝  ／ｉ５＋８ｘｎ，  ｓ６＋８ｘｎ  ＝  ｉ６＋８ｘｎ，  ｓ７＋８ｘｎ  ＝  ／ｉ７＋８ｘｎ。ＩＥＥＥ規格１３９４に準拠するデータ・ストローブ符号化は、プレフィックスが２値の値「１」を有し、ストローブ信号の第１ビットｓ−１が２値の値「０」を有していなければならないことに注目している。従って、そうしたデータ・ストローブ符号化の場合、符号化ユニット６３０は、出力信号が組み合わせ論理ブロック６４１から供給された後単一ビットｄ−１の２値の値「１」を連結してＩＥＥＥ規格１３９４に準拠するストローブ信号ｓを生成する。
【００６６】
組み合わせ論理ブロック６４１は中間信号の第１ビットｉ−１に続く部分のメモリレス符号化を実現することに注目している。この符号化ユニット６３０の実施例は、中間信号の第１ビットｉ−１に続くその部分ｉ０，  ｉ１，  ｉ２，  ｉ３，  ｉ４，  ｉ５，  ｉ６，  ｉ７，  ．．．，ｉ２ｍ，  ｉ２ｍ＋１のメモリレス符号化ｓ０  ＝  ｉ０，  ｓ１  ＝  ／ｉ１，  ｓ２  ＝  ｉ２，  ｓ３  ＝  ／ｉ３，  ｓ４  ＝  ｉ４，  ｓ５  ＝  ／ｉ５，  ｓ６  ＝  ｉ６，  ｓ７  ＝  ／ｉ７，  ．．．，  ｓ２ｍ  ＝  ｉ２ｍ，  ｓ２ｍ＋１  ＝  ／ｉ２ｍ＋１を実現する。この符号化エンコーダ６３０は中間信号全体ｉ−１，  ｉ０，  ｉ１，  ｉ２，  ｉ３，  ｉ４，  ｉ５，  ｉ６，  ｉ７  ．．．  ｉ２ｍ，  ｉ２ｍ＋１のメモリレス符号化ｓ−１  ＝  ／ｉ−１，  ｓ０  ＝  ｉ０，  ｓ１  ＝  ／ｉ１，  ｓ２  ＝ｉ２，  ｓ３  ＝  ／ｉ３，  ｓ４  ＝  ｉ４，  ｓ５  ＝  ／ｉ５，  ｓ６  ＝  ｉ６，  ｓ７  ＝  ／ｉ７  ．．．，  ｓ２ｍ  ＝  ｉ２ｍ，  ｓ２ｍ＋１  ＝  ／２ｍ ＋１を実現し、中間信号全体はデータ・ストローブ符号化用としてＩＥＥＥ規格１３９４に記述されている従来からの再帰的エンコーダ（すなわち、ＸＯＲゲートとＤフリップフロップをそれぞれ２つずつ有する）で実現される非メモリレス及び再帰的符号化と同等であることに注目している。さらに、プレフィックスエンコーダ６３９及び組み合わせ論理ブロック６４１は共に（そして符号化ユニット６３０全体として）一対一で動作する。中間信号の各ビットｉｍは別々に符号化されてその符号化された信号の対応する単一ビットｓｍになる。
【００６７】
図１２に示すのは、  ＩＥＥＥ規格１３９４に準拠して中間信号を並列に符号化し符号化された信号をストローブ信号として直列に供給する符号化ユニット６３０の別の実施例の概略図である。この符号化ユニット６３０の実施例は図１０に示したものを以下に説明するように変更したプレフィックスエンコーダ６３９と組み合わせ論理ブロック６４１を含み、さらに複数のマルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，
６５６とシフトレジスタ６６０を含む。
【００６８】
この符号化ユニット６３０の実施例において、プレフィックスエンコーダ６３９はインバータ６７１の出力を伝送ゲート６７２の入力に結合することによって形成された３ステートインバータから構成される。伝送ゲート６７２の出力はプレフィックスエンコーダ６３９の出力としての働きをする。伝送ゲート６７２の制御端子ＣＤ−１，  ／ＣＤ−１は第２インバータ６７３により直列に結合され、制御端子ＣＤ−１に対してＨＩＧＨ状態（ＬＯＷ状態）をアサートすることにより伝送ゲート６７２をＯＮ（ＯＦＦ）にすることができる。制御端子ＣＤ−１がＨＩＧＨ状態でアサートされると、プレフィックスエンコーダ６３９は入力Ｄ−１で受け取ったビットを反転させ、その反転したビットを伝送ゲート６７２の出力から供給する。制御端子ＣＤ−１をＬＯＷ状態でアサートすることにより、伝送ゲート６７２はＯＦＦになり、それが伝送ゲート６７２の出力をフロートさせるので、プレフィックスエンコーダ６３９の３ステートモードを実現することができる。
【００６９】
この符号化ユニット６３０の実施例における組み合わせ論理ブロック６４１は図１０と同じ設計である。符号化ユニット６３０のこの実施例に含まれる複数の導電線ＢＤ０，  ＢＤ１，  ＢＤ２，  ＢＤ３，  ＢＤ４，  ＢＤ５，  ＢＤ６，  ＢＤ７は図を明確にするために組み合わせ論理ブロック６４１の上に描いてある。最後に、シフトレジスタ６６０は８ビット並列入力と、単一ビット入力、クロック端子（Ｇ＿ＣＬＫ）、制御端子（ＣＴ−１）、及び直列出力（Ｓｔｒｏｂｅ＿Ｏｕｔ）を有する。制御端子（ＣＴ−１）をＬＯＷ状態でアサートすることにより信号をシフトレジスタ６６０の８ビット並列入力を介して受け取れるようになり、それに対して制御端子（ＣＴ−１）をＨＩＧＨ状態でアサートすることによりシフトレジスタ６６０の単一ビット入力を介して信号を受け取ることができる。
【００７０】
組み合わせ論理ブロック６４１の出力はマルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の第１入力（０）に並列結合される。導電線ＢＤ０，  ＢＤ１，  ＢＤ２，  ＢＤ３，  ＢＤ４，  ＢＤ５，  ＢＤ６，  ＢＤ７はマルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の第２入力（１）に結合される。マルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の制御端子は第１入力（０）及び第２入力（１）のマルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の出力に対する接続切り替えを行なう共通制御端子（ＢＹＰＡＳＳ）を形成するように結合される。マルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の出力はシフトレジスタ６６０の８ビット並列入力に並列結合される。プレフィックスエンコーダ６３９の出力はシフトレジスタ６６０の単一ビット入力に結合される。
【００７１】
図１３に示すのは、図１２に示した符号化ユニット６３０の実施例によって実行されるディジタル信号を符号化する改善された方法の別の実施例のフローチャートである。この方法はマルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の制御端子ＢＹＰＡＳＳでバイパス信号を受け取る１３０１ことによって始まる。もしバイパス信号がＬＯＷ状態でアサートされれば１３０３、符号化ユニット６３０の符号化モードが起動する。中間信号の第１ビットｉ−１を符号化するために、シフトレジスタ６６０の制御端子（ＣＴ−１）がＨＩＧＨ状態でアサートされる。これによりシフトレジスタ６６０の単一ビット入力が起動し、シフトレジスタ６６０の並列入力が活動停止する。中間信号の第１ビットｉ−１がプレフィックスエンコーダ６３９の入力で受け取られ、インバータ６７１で符号化された後伝送ゲート６７２の入力に供給される。プレフィックスエンコーダ６３９の制御端子ＣＤ−１がＨＩＧＨ状態でアサートされ、それにより伝送ゲート６７２をＯＮにして、符号化されたビット／ｉ−１をシフトレジスタ６６０に供給する。次に制御端子ＣＤ−１がＬＯＷ状態でアサートされて伝送ゲート６７２をＯＦＦにし、シフトレジスタ６６０はＧ＿ＣＬＫを必要十分な回数クロッキングして符号化されたビット／ｉ−１をストローブ信号の第１ビットとして直列入力Ｓｔｒｏｂｅ＿Ｏｕｔを介して送り出す。
【００７２】
シフトレジスタ６６０の制御端子ＣＴ−１が次にＬＯＷ状態でアサートされ、中間信号の次の８ビットがマルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の並列入力（０）で並列に受け取られ１３０５、ビットｉ０，  ｉ１，  ｉ２，  ｉ３，  ｉ４，  ｉ５，  ｉ６，  ｉ７を一つ置きに反転させることによって組み合わせ論理ブロック６４１で符号化を行ない１３０７ストローブ信号の次の８ビットｓ０  ＝  ｉ０，  ｓ１  ＝  ／ｉ１，  ｓ２  ＝  ｉ２，  ｓ３  ＝  ／ｉ３，  ｓ４  ＝  ｉ４，  ｓ５  ＝  ／ｉ５，  ｓ６  ＝  ｉ６，  ｓ７  ＝  ／ｉ７を生成し、これらの生成されたビットｓ０，  ｓ１，  ｓ２，ｓ３，  ｓ４，  ｓ５，  ｓ６，  ｓ７が並列にシフトレジスタ６６０に供給される。シフトレジスタ６６０は次に８回クロッキングしてこれらのビットｓ０，  ｓ１，  ｓ２，  ｓ３，  ｓ４，  ｓ５，  ｓ６，  ｓ７を出力Ｓｔｒｏｂｅ＿Ｏｕｔを介して直列に送り出す。中間信号の８ビットの連続ブロックは同じように並列入力（０）で受け取られ１３０５、符号化され１３０７、その後シフトレジスタ６６０によって出力Ｓｔｒｏｂｅ＿Ｏｕｔを介して１３０９ストローブ信号の８ビットの連続ブロックとして直列に送り出される。
【００７３】
バイパス信号がＨＩＧＨ状態でアサートされる１３０３と、符号化ユニット６３０のＢＹＰＡＳＳモードが起動する。バイパスモードになると、例えば、アービトレーション信号の初期状態を表すバイパス信号を符号化ユニット６３０が受け取れるようになる。ＢＹＰＡＳＳモードが起動すると、バイパス信号がマルチプレクサ６４２，  ６４４，  ６４６，  ６４８，  ６５２，  ６５４，  ６５６の入力（１）で導電線ＢＤ０，  ＢＤ１，  ＢＤ２，  ＢＤ３，  ＢＤ４，  ＢＤ５，  ＢＤ６，  ＢＤ７を介して並列に受け取られ、そこから並列にシフトレジスタ６６０に供給された後、出力Ｓｔｒｏｂｅ＿Ｏｕｔから直列に供給される。従って、この符号化ユニット６３０の実施例では、バイパス信号がアービトレーション信号の初期状態と一致していれば、ＢＹＰＡＳＳモード期間にＳｔｒｏｂｅ＿Ｏｕｔから出力される信号もそうなる。
【００７４】
この符号化ユニット６３０の実施例は改善されたマルチプレクサ１００，  ２００，  ３００を駆動するのに非常に有益である。例えば、スイッチング動作中、アービトレーション信号を改善されたマルチプレクサ２００の入力の一つに供給し、出力Ｓｔｒｏｂｅ＿Ｏｕｔからのその一致する出力信号を改善されたマルチプレクサ２００の他の入力に供給することができる。これにより、図５に関して先により詳しく説明したように、改善されたマルチプレクサ２００の出力でグリッチが生じないようにすることができる。
【００７５】
図１４に、改善されたエンコーダ１４００の別の実施例のブロック図を示す。この図１４は、改善されたエンコーダと第２の改善されたエンコーダの両方にＩＥＥＥ規格１３９４に準拠するデータ信号を供給する更なる回路と相互接続された改善された第１マルチプレクサを駆動する改善されたエンコーダの別の実施例を示すブロック図で、これら両方のマルチプレクサはさらにＩＥＥＥ１３９４に準拠するアービトレーション信号の信号ソースによって駆動される。改善されたエンコーダ１４００は、タイミングジェネレータ１４１０と、Ｄフリップフロップ１４１１、シフトレジスタ１４１３、プレフィックス及びエンドビットユニット１４１５、ゲーテッドクロック１４１６、マルチプレクサ１４１７，  ２０１，  ２０２、及び符号化ユニット６３０から構成される。図１４は、改善されたエンコーダ１４００に信号を供給する駆動ブロック１４１９も示す。これらの信号にはＩＥＥＥ規格１３９４に準拠するデータ信号及びアービトレーション信号が含まれ、改善されたエンコーダ１４００はデータ信号を符号化してＩＥＥＥ規格１３９４に準拠するストローブ信号を生成し、データ、ストローブ、アービトレーションの各信号を他の回路（図示せず）に供給する。好ましくは、改善されたエンコーダ１４００をＩＣチップ上に作り、  ＩＥＥＥ規格１３９４に準拠してそうした信号をＩＣチップ外にある回路に供給するようにすることである。
【００７６】
符号化ユニット６３０は、シフトレジスタ６６０が直列入力（ＳＩ）をさらに含む点とプレフィックスエンコーダ６３９を省略できる点を除けば、実質的に図１２に表示した構造と同じである。タイミングジェネレータ１４１０は入力Ｃ１，  Ｃ２，  Ｃ３と、クロック端子、及び複数の出力を有する。シフトレジスタ１４１３は直列入力と、８ビット幅の並列入力（Ｐ）、クロック端子、及び直列出力（Ｄａｔｅ＿Ｏｕｔ）を有する。プレフィックス及びエンドビットユニット１４１５はデータ信号及びストローブ信号用のプレフィックス（ｄ−１，  ｓ−１）をそれぞれ供給し、以下に説明する他のマッチングビットを供給する。ゲーテッドクロック１４１６は線Ｇ＿ＣＬＫでゲートをもつクロック信号を生成する。ゲーテッドクロック１４１６を起動して約５０  ＭＨｚでゲート付きクロック信号を供給し、活動停止して線Ｇ＿ＣＬＫでＬＯＷ状態をアサートすることができる。マルチプレクサ１４１７は伝統的な３入力１出力のマルチプレクサで、入力と出力は８ビット幅、そして出力に対する入力の接続を選択する制御端子を含む。マルチプレクサ２０１，  ２０２は各々図２Ｂに示すマルチプレクサ２００と同じ設計である。駆動ブロック１４１９は改善されたエンコーダ１４００にデータ信号及びアービトレーション信号を供給する。駆動ブロック１４１９は改善されたエンコーダ１４００にクロック線ＣＬＫでクロック信号など様々な制御信号も供給する。
【００７７】
駆動ブロック１４１９はマルチプレクサ１４１７の入力に、マルチプレクサ２０１，  ２０２の第２入力（１）に、タイミングジェネレータ１４１０の入力Ｃ１，  Ｃ２，  Ｃ３に、そしてＤフリップフロップ１４１１のリセット端子に接続され、さらにクロック線ＣＬＫを介してタイミングジェネレータ１４１０とＤフリップフロップ１４１１の両方のクロック端子に接続される。タイミングジェネレータ１４１０はプレフィックス及びエンドビットユニット１４１５に、ゲーテッドクロック１４１６に、マルチプレクサ１４１７の制御端子に、そしてＤフリップフロップ１４１１のＤ入力に接続される。プレフィックス及びエンドビットユニット１４１５はシフトレジスタ１４１３の直列入力に、符号化ユニット６３０のシフトレジスタ６６０の直列入力ＳＩに、符号化ユニット６３０の入力Ｄ０，  Ｄ１，  Ｄ３，  Ｄ４，  Ｄ５，  Ｄ６，  Ｄ７（集合的にＤ１−７と呼ぶ）に、そして符号化ユニット６３０の導電線ＢＤ０，  ＢＤ１，  ＢＤ２，  ＢＤ３，  ＢＤ４，  ＢＤ５，  ＢＤ６，  ＢＤ７（集合的にＢＤ１−７と呼ぶ）に接続される。ゲーテッドクロック１４１６はゲート付きクロック線Ｇ＿ＣＬＫを介してシフトレジスタ１４１３のクロック端子に、そして符号化ユニット６３０のシフトレジスタ６６０のクロック端子に接続される。マルチプレクサ１４１７の出力はシフトレジスタ１４１３の並列入力Ｐに、そして符号化ユニット６３０の入力Ｄ０−７に接続される。シフトレジスタ１４１３の直列出力Ｄａｔａ＿Ｏｕｔはマルチプレクサ２０２の入力（０）に接続され、符号化ユニット６３０のシフトレジスタ６６０の直列出力Ｓｔｒｏｂｅ＿Ｏｕｔはマルチプレクサ２０１の第１入力（０）に接続される。
【００７８】
例えば、アービトレーション信号がマルチプレクサ２０１，  ２０２の出力Ｏｕｔ＿ＳＡ，  Ｏｕｔ＿ＤＡそれぞれから供給されるアービトレーションモードで動作を開始することができる。データ信号及びストローブ信号が出力Ｏｕｔ＿ＳＡ，  Ｏｕｔ＿ＤＡから供給されるデータモードになるようにするには、次の作業を行なう。駆動ユニット１４１９がマルチプレクサ１４１７に供給される３つのデータ信号から一つを選択し、選択されたデータ信号を指定する選択信号をタイミングジェネレータ１４１０の入力Ｃ１に送る。タイミングジェネレータ１４１０は次に第２の選択信号をマルチプレクサ１４１７の制御端子に送って選択されたデータ信号がずっとマルチプレクサ１４１７の出力まで接続されるようにする。駆動ユニット１４１９はデータモードを指定するモード信号も入力Ｃ３に供給してタイミングジェネレータ１４１０に命令を出してアービトレーションモードからデータモードに変えるようにする。モード信号及びクロック信号に応答して、タイミングジェネレータ１４１０はプレフィックス及びエンドビットユニット１４１５に命令を出してアービトレーション信号の終りの部分と一致するビット（マッチングビット）を符号化ユニット６３０の導電線ＢＤ０−７に供給するようにする。アービトレーション信号の終りの部分は駆動ブロック１４１９によって直列にマルチプレクサ２０１，  ２０２の入力（１）に送られ、マルチプレクサ１４１７を介して並列にシフトレジスタ１４１３の並列入力Ｐにも送られる。駆動ユニット１４１９はさらにタイミングジェネレータ１４１０に命令を送るタイミングジェネレータ１４１０の入力Ｃ２に制御信号を送ってゲーテッドクロック１４１６を起動させる。
【００７９】
一旦起動すると、ゲーテッドクロック１４１６はシフトレジスタ１４１３及びシフトレジスタ６６０に対してクロッキングし、それによりシフトレジスタ１４１３，  ６６０の直列入力Ｄａｔｅ＿Ｏｕｔ，  Ｓｔｒｏｂｅ＿Ｏｕｔを介してマッチングビットをマルチプレクサ２０２，  ２０１の入力（０）に供給する。タイミングジェネレータ１４１０はＤフリップフロップ１４１１の入力Ｄに対してＬＯＷ状態をアサートし、クロック信号の次の立ち上がりエッジになると、Ｄフリップフロップ１４１１がマルチプレクサ２０１，  ２０２の制御端子に対して受け取ったＬＯＷ状態をアサートし、それによりこれらのマルチプレクサ２０１，  ２０２の入力（０）がそのそれぞれの出力Ｏｕｔ＿ＳＡ，  Ｏｕｔ＿ＤＡに接続される。マッチングビットがアービトレーション信号の終りの部分と一致するから、これらの出力Ｏｕｔ＿ＳＡ，  Ｏｕｔ＿ＤＡでグリッチが発生するのを防ぐ。
【００８０】
タイミングジェネレータ１４１０は、プレフィックス及びエンドビットユニット１４１５に対しても命令を出してストローブ信号の第１ビットｓ−１を符号化ユニット６３０のシフトレジスタ６６０の直列入力ＳＩに送り、データ信号のデータパケット部分の第１ビットｄ−１をシフトレジスタ１４１３の直列入力に送るようにする。線Ｇ＿ＣＬＫでのゲート付きクロック信号によるクロッキングに応答して、ビットｓ−１はシフトレジスタ６６０の出力Ｓｔｒｏｂｅ＿Ｏｕｔによってマルチプレクサ２０１の入力（０）に供給され、ビットｄ−１はシフトレジスタ１４１３の出力Ｄａｔａ＿Ｏｕｔによってマルチプレクサ２０２の入力（０）に供給される。タイミングレジスタ１４１０はさらにプレフィックス及びエンドビットユニット１４１５に命令を出してバイパス信号をＬＯＷ状態でアサートするようにする。これにより符号化ユニット６３０の入力Ｄ０−７がデータ信号を受け取るようになる。符号化ユニット６３０は受け取ったデータ信号を再帰を用いずに符号化してストローブ信号ｓ０，  ｓ１，  ．．．，  ｓｍの第２部分を生成する。その第２部分はストローブ信号ｓ−１の第１ビットの後にシフトレジスタ６６０の出力Ｓｔｒｏｂｅ＿Ｏｕｔから直列にマルチプレクサ２０１の入力（０）に供給される。ゲート付きクロック信号によってストローブ信号がシフトレジスタ１４１３を介して直列に送り出される。ゲート付きクロック信号はシフトレジスタ１４１３を介してデータ信号も送り出す。
【００８１】
改善されたエンコーダ１４００は同様にアービトレーションモードに切り替えて戻すことができる。アービトレーションモードにスイッチバックすると、アービトレーション信号はマルチプレクサ１４１７を介してシフトレジスタ１４１３に、プレフィックス及びエンドビットユニット１４１５を介して符号化ユニット６３０に、そしてマルチプレクサ２０１，  ２０２を介して入力（１）に供給される、マッチングビットはアービトレーション信号の最初の部分と一致する。マルチプレクサ２０１，  ２０２の制御端子に供給される信号といった様々な信号の状態を反転させることができる。
【図面の簡単な説明】
【図１】データ信号を符号化してストローブ信号を生成するためのＩＥＥＥ規格１３９４に指定された伝統的なエンコーダの概略図。
【図２】Ａ  実質的に異なる信号レートを有する信号間の切り替えを行なう改善されたマルチプレクサの実施例を示すブロック図。Ｂ  ＡＮＤゲートから作られた１対のスイッチと、ＯＲゲート及びＮＡＮＤゲートの両方に直列に結合された遅延素子を含むそのスイッチを制御するための制御器と、そのスイッチから出力された信号を組み合わせるための論理ゲートとから構成される改善されたマルチプレクサの別の実施例を示すブロック図。
【図３】伝送ゲートから作られた１対のスイッチと、  ＯＲゲート及びＮＡＮＤゲートの両方に直列に結合された遅延素子を含むそのスイッチを制御するための制御器と、ＯＲゲート及び１対のパッシブプルダウンを含むそのスイッチから出力された信号を組み合わせるための論理ゲートから構成される改善されたまた別の実施例を示すブロック図。
【図４】スイッチング動作中のグリッチの発生を防止するのに有効なマルチプレクサを切り替えための改善された方法の実施例を示すフローチャート。
【図５】図２Ｂに示した改善されたマルチプレクサの実施例の動作に必要な様々な信号の相対的なタイミングを示すタイミング図。
【図６】初期設定ユニットにおいて受け取ったディジタル信号にプレフィックスを付けて中間信号を生成することによって再帰的符号化アルゴリズムを実行し、中間信号を符号化ユニットで組み合わせ的に符号化して符号化された信号を生成する改善されたエンコーダの実施例を示すブロック図。
【図７】再帰的符号化アルゴリズムによりディジタル信号を符号化する改善された方法の実施例を示すフローチャート。
【図８】改善されたエンコーダを含むのに適した初期設定ユニットの実施例を示すブロック図。
【図９】図８に示した初期設定ユニットを動作させる方法を示すフローチャート。
【図１０】様々な符号化動作を並列に実行できるようにプレフィックスエンコーダと組み合わせ論理ブロックを含む改善された符号化ユニットの実施例を示す概略図で、符号化システムは改善されたエンコーダの様々な実施例に組み込むのに適している。
【図１１】図１０に示した符号化ユニットを動作させる方法を示すフローチャート。
【図１２】ディジタル信号を符号化したものを並列にシフトレジスタに供給する改善された符号化ユニットの実施例を示す概略図で、シフトレジスタはそのディジタル信号の符号化されたもの及び別の信号を直列に別の装置に供給する。
【図１３】図１２に示した符号化ユニットで実行できる改善されたディジタル信号符号化法の実施例を示すフローチャート。
【図１４】改善されたエンコーダと第２の改善されたエンコーダの両方にＩＥＥＥ規格１３９４に準拠するデータ信号を供給する更なる回路と相互接続された改善された第１マルチプレクサを駆動する改善されたエンコーダの別の実施例を示すブロック図で、これら両方のマルチプレクサはさらにＩＥＥＥ１３９４に準拠するアービトレーション信号の信号ソースによって駆動される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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