(57)【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層上に形成される半導体層と、前記半導体層上に形成され、ソ−ス・ドレイン領域の底面が前記絶縁層に接触している第１ＭＯＳトランジスタと、前記半導体層上に形成され、ソ−ス・ドレイン領域の底面が前記絶縁層に接触していないバックゲートバイアスを必要とする第２ＭＯＳトランジスタとを具備し、前記第１ＭＯＳトランジスタの前記ソ−ス・ドレイン領域における前記半導体層の表面の位置は、前記第１ＭＯＳトランジスタのチャネル領域における前記半導体層の表面の位置よりも低いことを特徴とする半導体装置。
【請求項２】
前記第１及び第２ＭＯＳトランジスタのチャネル領域における前記半導体層の厚さは、互いに等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ＭＯＳトランジスタの前記ソ−ス・ドレイン領域に隣接して低濃度不純物領域が存在し、前記低濃度不純物領域における前記半導体層の表面の位置は、前記第１ＭＯＳトランジスタの前記ソ−ス・ドレイン領域における前記半導体層の表面の位置よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域上に形成される金属シリサイド層を具備することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体層の上面に形成される素子分離絶縁膜を具備し、
前記素子分離絶縁膜の底面は、前記絶縁層に接触していないことを特徴とする半導体装置。
【請求項６】
前記第１ＭＯＳトランジスタは、メモリセルの一部を構成し、前記第２ＭＯＳトランジスタは、周辺回路の一部を構成していることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２ＭＯＳトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記メモリセルは、スタック型のキャパシタを有していることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記周辺回路は、センスアンプであることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第２ＭＯＳトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加されていることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に、ＳＯＩ（シリコン・オン・インシュレ−タ）基板を用いた半導体装置に関する。
【０００２】
【従来の技術】
半導体技術の分野において、素子の集積度の向上は、必須の技術的課題である。例えば、ダイナミックＲＡＭ（以下、ＤＲＡＭ）においては、素子の集積度を向上させ、４メガビット、１６メガビット又はそれ以上のビット（容量）を有するＤＲＡＭを製造することが要求されている。
【０００３】
しかし、ＤＲＡＭにおいては、素子の集積度を向上させると、メモリセルのキャパシタ容量が減少する。また、メモリセルのキャパシタ容量の減少は、ソフトエラ−の発生を助長させる。
【０００４】
そこで、非常に大きな容量を有するＤＲＡＭのメモリセルのキャパシタは、拡散層の面積を小さくでき、ソフトエラ−が発生し難いスタック構造を有しているものが多くなっている。
【０００５】
図９７及び図９８は、スタック構造のキャパシタを有する従来のＤＲＡＭのメモリセル部を示すものである。また、図９９及び図１００は、スタック構造のキャパシタを有する従来のＤＲＡＭの周辺回路部を示すものである。
【０００６】
まず、メモリセル部の構造について説明する。
【０００７】
ｐ型のシリコン基板１１の表面領域には、フィ−ルド酸化膜１３が形成されている。フィ−ルド酸化膜１３に取り囲まれた領域は、素子領域（ソ−ス・ドレイン・ゲ−ト領域）となっている。フィ−ルド酸化膜１３の直下には、チャネルストッパとしての役割を果たすｐ−  型の不純物領域３２が形成されている。
【０００８】
１つの素子領域には、２つのメモリセルが形成されている、各々のメモリセルは、１つのＭＯＳトランジスタと、１つのキャパシタから構成されている。
【０００９】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。また、１つの素子領域に形成される２つのメモリセルは、１つのドレイン領域を共有している。シリコン基板１１とゲ−ト電極１５との間には、ゲ−ト絶縁膜１４が配置されている。
【００１０】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、ＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【００１１】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【００１２】
次に、周辺回路部の構造について説明する。
【００１３】
ｐ型のシリコン基板１１の表面領域には、フィ−ルド酸化膜１３が形成されている。フィ−ルド酸化膜１３に取り囲まれた領域は、素子領域（ソ−ス・ドレイン・ゲ−ト領域）となっている。フィ−ルド酸化膜１３の直下には、チャネルストッパとしての役割を果たすｐ−  型の不純物領域３２又はｎ−  型の不純物領域３３が形成されている。
【００１４】
１つの素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【００１５】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。シリコン基板１１とゲ−ト電極１５の間には、ゲ−ト絶縁膜１４が配置されている。
【００１６】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。シリコン基板１１とゲ−ト電極１５の間には、ゲ−ト絶縁膜１４が配置されている。
【００１７】
次に、図９７乃至図１００のＤＲＡＭに製造方法について説明する。
【００１８】
まず、ＬＯＣＯＳ法により、シリコン基板１１の表面領域にフィ−ルド酸化膜１３を形成する。イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン基板１１に注入し、ｐ型不純物領域３９を形成する。また、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン基板１１に注入し、ｎ型不純物領域４０を形成する。
【００１９】
次に、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【００２０】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【００２１】
この後、アニ−ルを行うと、低濃度のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【００２２】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【００２３】
この後、熱酸化を行うと、ｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【００２４】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、キャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、キャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含むポリシリコン膜を形成する。
【００２５】
この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【００２６】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【００２７】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。層間絶縁膜２７上に、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０に接続される金属配線２９を形成する。
【００２８】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、ＤＲＡＭが完成する。
【００２９】
【発明が解決しようとする課題】
上述のような従来のＤＲＡＭは、以下に示す欠点がある。
【００３０】
第一に、素子の集積度の向上によりＭＯＳトランジスタのソ−ス・ドレイン領域の接合容量が増大し、デ−タを高速に読み出すことが困難になる。
【００３１】
第二に、素子の集積度の向上によりメモリセル部においてソフトエラ−が発生し易くなる。
【００３２】
即ち、図１０１及び図１０２に示すように、半導体膜中に含まれる残留放射性元素（Ｕ、Ｔｈなど）がα破壊するとα線が発生し、このα線は、シリコン膜中に突入し、正孔−電子対を生成する。
【００３３】
従って、この正孔−電子対がＤＲＡＭのキャパシタに蓄えられる電子数と同じ程度になると、デ−タ“１”（電子が蓄積されていない状態）がデ−タ“０”（電子が蓄積されている状態）に変化する。
【００３４】
第三に、メモリセルを構成するＭＯＳトランジスタ及び周辺回路の一部（センスアンプなど）を構成するＭＯＳトランジスタに、それぞれ独立にバックゲ−トバイアスを印加したい場合があるが、上述のような従来のＤＲＡＭの構造では、それが難しい。
【００３５】
即ち、バックゲ−トバイアスが印加されないＭＯＳトランジスタは、その閾値が不安定になり、例えばセンスアンプのような２種類の電位の差を図るような回路においては、デ−タの読み出しマ−ジンが減少する（基板浮遊効果）。
【００３６】
第四に、ＭＯＳトランジスタのソ−ス・ドレイン領域と金属配線（電極）の間に金属シリサイド層を形成する場合に、この金属シリサイド層がソ−ス・ドレイン領域を突き抜け、リ−ク電流が顕著となる。
【００３７】
即ち、ＤＲＡＭの周辺回路部においては、高速動作を実現するため、ＭＯＳトランジスタのソ−ス・ドレイン領域と金属配線（電極）の間に金属シリサイド層を形成し、コンタクト抵抗を下げる試みがなされている。
【００３８】
しかし、金属シリサイド層がソ−ス・ドレイン領域を突き抜けると、リ−ク電流の発生が顕著になり、消費電力が増大する。
【００３９】
本発明は、上記欠点を解決すべくなされたもので、その目的は、ＤＲＡＭのメモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることである。
【００４０】
また、本発明の目的は、ＤＲＡＭのメモリセルを構成するＭＯＳトランジスタ又はＤＲＡＭの周辺回路の一部を構成するＭＯＳトランジスタに、必要に応じてバックゲ−トバイアスを印加できるようにすることである。
【００４１】
また、本発明の目的は、バックゲ−トバイアスが必要であるＭＯＳトランジスタにはバックゲ−トバイアスを印加し、バックゲ−トバイアスが必要でないＭＯＳトランジスタにはバックゲ−トバイアスを印加せずに接合容量の低減を図ることである。
【００４２】
また、本発明の目的は、ＭＯＳトランジスタのソ−ス・ドレイン領域と金属配線（電極）の間に金属シリサイド層を形成する場合に、この金属シリサイド層がソ−ス・ドレイン領域を突き抜けないようにすることである。
【００４３】
また、本発明の目的は、バックゲ−トバイアスが必要でないＭＯＳトランジスタについて接合容量の低減を図ると共に、入力保護回路について性能の向上を図ることである。
【００４４】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、絶縁層と、前記絶縁層上に配置され、少なくとも第１膜厚を有する第１部分と第２膜厚を有する第２部分とから構成される半導体層と、前記半導体層の前記第１部分に形成される第１素子と、前記半導体層の前記第２部分に形成される第２素子とを備えている。
【００４５】
前記絶縁層の上面は、平坦であり、前記半導体層の前記第１部分は凹となっており、前記半導体層の前記第２部分は凸となっている。又は、前記半導体層の前記第１部分直下の前記絶縁膜は、凸となっており、前記半導体層の前記第２部分直下の前記絶縁膜は、凹となっており、前記半導体層の上面は、平坦である。
【００４６】
本発明の半導体装置は、少なくとも第１部分と第２部分とから構成される半導体層と、前記半導体層の前記第１部分中に形成される絶縁層と、前記半導体層の前記第１部分に形成される第１素子と、前記半導体層の前記第２部分に形成される第２素子とを備えている。
【００４７】
前記半導体層の上面に形成され、少なくとも前記第１素子と前記第２素子を分離する機能を有する絶縁膜を備えており、前記絶縁膜の底面は、前記半導体層の前記第１部分において前記絶縁層に接触しており、前記半導体層の前記第２部分において前記絶縁層に接触していない。
【００４８】
前記半導体層の前記第１部分における素子領域は、前記絶縁層と前記絶縁膜により完全に取り囲まれている。前記絶縁膜は、ＬＯＣＯＳ法により形成されるフィ−ルド絶縁膜、又は前記半導体層に形成されるトレンチ内のみに配置される絶縁膜から構成される。
【００４９】
前記半導体層の前記第１部分には、メモリセルが形成され、前記半導体層の前記第２部分には、少なくともセンスアンプを含む周辺回路が形成される。
【００５０】
この場合、前記メモリセルは、ＭＯＳトランジスタとスタック型のキャパシタとから構成され、前記ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。
【００５１】
また、前記少なくともセンスアンプを含む周辺回路は、ＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触していない。
【００５２】
前記メモリセルは、ＭＯＳトランジスタとスタック型のキャパシタとから構成され、前記少なくともセンスアンプを含む周辺回路は、ＭＯＳトランジスタから構成され、前記メモリセルを構成するＭＯＳトランジスタのソ−ス・ドレイン領域の深さと、前記少なくともセンスアンプを含む周辺回路を構成するＭＯＳトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【００５３】
前記半導体層の前記第２部分には、少なくともメモリセルとセンスアンプが形成され、前記半導体層の前記第１部分には、前記センスアンプを除く周辺回路が形成される。
【００５４】
この場合、前記メモリセルは、ＭＯＳトランジスタとスタック型のキャパシタとから構成され、前記センスアンプは、ＭＯＳトランジスタから構成され、前記メモリセルを構成するＭＯＳトランジスタのソ−ス・ドレイン領域の底面と前記センスアンプを構成するＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、共に前記絶縁層に接触していない。
【００５５】
また、前記センスアンプを除く周辺回路は、ＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。
【００５６】
また、前記メモリセルは、ＭＯＳトランジスタとスタック型のキャパシタとから構成され、前記センスアンプは、ＭＯＳトランジスタから構成され、前記センスアンプを除く周辺回路は、ＭＯＳトランジスタから構成され、前記メモリセルを構成するＭＯＳトランジスタのソ−ス・ドレイン領域の深さと、前記センスアンプを構成するＭＯＳトランジスタのソ−ス・ドレイン領域の深さと、前記センスアンプを除く周辺回路を構成するＭＯＳトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【００５７】
前記半導体層の前記第１部分には、センスアンプを除く第１周辺回路が形成され、前記半導体層の前記第２部分には、前記センスアンプを含む第２周辺回路が形成される。
【００５８】
この場合、前記第１周辺回路は、ＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。前記第２周辺回路は、ＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触していない。
【００５９】
また、前記第１周辺回路及び前記第２周辺回路は、それぞれＭＯＳトランジスタから構成され、前記第１周辺回路を構成するＭＯＳトランジスタのソ−ス・ドレイン領域の深さと、前記第２周辺回路を構成するＭＯＳトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【００６０】
本発明の半導体装置は、さらに前記半導体層の前記第２部分に形成されるウェル領域を備え、前記ウェル領域は、複数の素子領域を含んでいる。この場合、前記ウェル領域に所定の電位を与える電極を設ければ、各々の素子領域のＭＯＳトランジスタにバックゲ−トバイアスを印加できる。
【００６１】
前記半導体層の前記第２部分には、入力保護回路が形成される。
【００６２】
本発明の半導体装置は、さらに前記半導体層の前記第１部分に形成されるＭＯＳトランジスタと、前記ＭＯＳトランジスタのソ−ス・ドレイン領域上に形成される金属層と、前記ＭＯＳトランジスタのソ−ス・ドレイン領域と前記金属層の間に形成される金属シリサイド層とを備え、前記ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触している。
【００６３】
前記ＭＯＳトランジスタは、センスアンプを除く周辺回路を構成している。
【００６４】
本発明の半導体装置は、絶縁層と、前記絶縁層上に形成される半導体層と、前記半導体層上に形成され、ソ−ス・ドレイン領域の深さが異なる少なくとも第１及び第２ＭＯＳトランジスタとを備えている。
【００６５】
前記半導体層の上面は、平坦であり、前記ソ−ス・ドレイン領域の底面の位置がそれぞれ異なる。
【００６６】
本発明の半導体装置は、さらに前記半導体層の上面に形成され、少なくとも前記第１及び第２ＭＯＳトランジスタを分離する機能を有する絶縁膜を備え、前記絶縁膜の底面は、前記絶縁層に接触していない。
【００６７】
前記絶縁膜は、ＬＯＣＯＳ法により形成されるフィ−ルド絶縁膜、又は前記半導体層に形成されるトレンチ内のみに配置される絶縁膜から構成される。
【００６８】
前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触しており、前記第２ＭＯＳトランジスタのソ−ス・ドレイン領域の底面は、前記絶縁層に接触していない。
【００６９】
前記第１ＭＯＳトランジスタは、メモリセルの一部を構成し、前記第２ＭＯＳトランジスタは、周辺回路を構成している。
【００７０】
前記第１ＭＯＳトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加されている。
【００７１】
前記メモリセルは、スタック型のキャパシタを有している。
【００７２】
前記第１ＭＯＳトランジスタは、センスアンプを含む周辺回路の一部を構成している。
【００７３】
前記第１ＭＯＳトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加される。
【００７４】
本発明の半導体装置は、さらに前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域上に形成される金属層と、前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域と前記金属層の間に形成される金属シリサイド層とを備えている。
【００７５】
本発明の半導体装置は、絶縁層と、前記絶縁層上に形成される半導体層と、前記半導体層上に形成され、ソ−ス・ドレイン領域の表面が前記半導体層の凹部に存在し、前記ソ−ス・ドレイン領域の底面が前記絶縁層に接触している第１ＭＯＳトランジスタと、前記半導体層上に形成され、ソ−ス・ドレイン領域の底面が前記絶縁層に接触していない第２ＭＯＳトランジスタとを備えている。
【００７６】
前記第１ＭＯＳトランジスタのゲ−ト電極直下の前記半導体層の厚さと、前記第２ＭＯＳトランジスタのゲ−ト電極直下の前記半導体層の厚さは、互いに等しい。また、前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域の深さと、前記第２ＭＯＳトランジスタのソ−ス・ドレイン領域の深さは、互いに等しい。
【００７７】
前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域は、高い不純物濃度を有する第１部分と低い不純物濃度を有する第２部分とから構成され、前記第１部分は、前記半導体層の凹部に位置し、前記第２部分は、前記第１部分の周辺部に位置し、前記第１部分の底面が前記絶縁層に接触しており、前記第２部分の底面が前記絶縁層に接触していない。
【００７８】
本発明の半導体装置は、さらに前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域上に形成される金属層と、前記第１ＭＯＳトランジスタのソ−ス・ドレイン領域と前記金属層の間に形成される金属シリサイド層とを備えている。
【００７９】
本発明の半導体装置は、さらに前記半導体層の上面に形成され、少なくとも前記第１及び第２ＭＯＳトランジスタを分離する機能を有する絶縁膜を備え、前記絶縁膜の底面は、前記絶縁層に接触していない。
【００８０】
前記絶縁膜は、ＬＯＣＯＳ法により形成されるフィ−ルド絶縁膜、又は前記半導体層に形成されるトレンチ内のみに配置される絶縁膜から構成される。
【００８１】
前記第１ＭＯＳトランジスタは、メモリセルの一部を構成し、前記第２ＭＯＳトランジスタは、周辺回路の一部を構成している。前記第１ＭＯＳトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加される。
【００８２】
前記メモリセルは、スタック型のキャパシタを有している。
【００８３】
前記第１ＭＯＳトランジスタは、センスアンプを含む周辺回路の一部を構成している。前記第１ＭＯＳトランジスタは、ウェル領域に形成され、前記ウェル領域には所定の電位が印加される。
【００８４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【００８５】
［Ａ］  まず、本願の第１発明に関わる半導体装置について説明する。本願の第１発明は、ＳＯＩ（シリコン・オン・インシュレ−タ）基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたＤＲＡＭに関する。
【００８６】
図１乃至図６は、本願の第１発明の第１実施の形態に関わる半導体装置を示している。この実施の形態では、６４メガビットの容量を有するＤＲＡＭを例として説明する。
【００８７】
図１は、６４メガビットの容量を有するＤＲＡＭのフロアプランを示している。図２は、図１の１６メガコアブロック内のプロアプランを詳細に示している。図３は、図１及び図２のメモリセル部の構成を詳細に示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。図５は、図１及び図２の周辺回路部の構成を詳細に示している。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。
【００８８】
半導体チップ１０１上は、４つのコアブロック１０２と周辺回路部１０３により占められている。周辺回路部１０３には、Ｉ／Ｏ（インプット・アウトプット）バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【００８９】
各々のコアブロック１０２は、メモリセル（冗長セルを含む）部１０４と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ１０５、カラムデコ−ダ１０６、センスアンプ１０７、ＤＱバッファ（ＤＱ線の駆動回路を含む）１０８及び冗長回路１０９を含んでいる。
【００９０】
まず、メモリセル部の構造について説明する。
【００９１】
ｐ型のシリコン基板１１内には、一定の厚さを有するプレ−ト状のシリコン酸化層１２が形成されている。シリコン酸化層１２上には、このシリコン酸化層に接するフィ−ルド酸化膜１３が形成されている。
【００９２】
フィ−ルド酸化膜１３に取り囲まれた領域は、素子領域（ソ−ス・ドレイン・ゲ−ト領域）となっている。１つの素子領域には、２つのメモリセルが形成されている。各々のメモリセルは、１つのＭＯＳトランジスタと１つのキャパシタを有している。
【００９３】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。１つの素子領域に形成される２つのメモリセルは、互いにドレイン領域を共有している。
【００９４】
ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面も、それぞれシリコン酸化層１２に接触している。
【００９５】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、ＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【００９６】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【００９７】
次に、周辺回路部の構造について説明する。
【００９８】
ｐ型のシリコン基板１１内には、一定の厚さを有するプレ−ト状のシリコン酸化層１２が形成されている。シリコン酸化層１２上には、このシリコン酸化層に接するフィ−ルド酸化膜１３が形成されている。
【００９９】
フィ−ルド酸化膜１３に取り囲まれた領域は、素子領域（ソ−ス・ドレイン・ゲ−ト領域）となっている。各々の素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０１００】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。
【０１０１】
ゲ−ト電極１５と半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面も、シリコン酸化層１２に接触している。
【０１０２】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。
【０１０３】
ゲ−ト電極１５と半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面も、シリコン酸化層１２に接触している。
【０１０４】
次に、図３乃至図６のＤＲＡＭに製造方法について説明する。
【０１０５】
まず、イオン注入法により、ｐ型シリコン基板１１中に酸素イオンを所定の条件で注入する。熱酸化を行うと、シリコン基板１１中に、一定の厚さを有するプレ−ト状のシリコン酸化層１２が形成される。
【０１０６】
ＬＯＣＯＳ法により、シリコン酸化層１２上にフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３は、その底面がシリコン酸化層１２に接触するように形成される。
【０１０７】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０１０８】
次に、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０１０９】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０１１０】
この後、アニ−ルを行うと、低濃度のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０１１１】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０１１２】
この後、熱酸化を行うと、ｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【０１１３】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、キャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、キャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含むポリシリコン膜を形成する。この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０１１４】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０１１５】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。層間絶縁膜２７上に、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０に接続される金属配線２９を形成する。
【０１１６】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、ＤＲＡＭが完成する。
【０１１７】
上記構成を有するＤＲＡＭによれば、シリコン酸化層１２上のシリコン膜の厚さが十分に薄く、フィ−ルド酸化膜１３の底面及びメモリセルを構成するＭＯＳトランジスタのソ−ス・ドレイン領域１９の底部がそれぞれシリコン酸化層１２に接触している。
【０１１８】
従って、本願の第１発明の第１実施の形態に関わるＤＲＡＭは、以下の効果を有する。
【０１１９】
第一に、メモリセル部のソ−ス・ドレイン領域の接合容量が低減され、デ−タを高速に読み出すことが可能になる。
【０１２０】
即ち、ＭＯＳトランジスタのスイッチング速度は、ソ−ス・ドレイン領域の接合容量に依存するが、上記ＤＲＡＭのソ−ス・ドレイン領域の接合容量は、ソ−ス・ドレイン領域１６，１９とチャネル領域のｐ型不純物領域３６の間にのみ生じるため、十分に小さな値となる。
【０１２１】
第二に、メモリセル部においてソフトエラ−が発生し難くなる。
【０１２２】
即ち、半導体膜中に含まれる残留放射性元素（Ｕ、Ｔｈなど）がα破壊すると、α線が発生する。このα線は、シリコン膜中に突入し、正孔−電子対を生成する。従って、この正孔−電子対がＤＲＡＭのキャパシタに蓄えられる電子数と同じ程度になると、デ−タ“１”（電子が蓄積されていない状態）がデ−タ“０”（電子が蓄積されている状態）に変化する。
【０１２３】
しかし、図７及び図８に示すように、シリコン酸化層１２上のシリコン膜の厚さが十分に薄い場合には、α線によりシリコン膜中に生成される正孔−電子対は、ＤＲＡＭのキャパシタに蓄えられる電子数よりも十分に少ないため、ソフトエラ−が防止される。
【０１２４】
ところで、本願の第１発明の第１実施の形態に関わるＤＲＡＭでは、メモリセル部において、シリコン酸化層１２上のシリコン膜の厚さが薄いと共に、周辺回路部においても、シリコン酸化層１２上のシリコン膜の厚さが薄くなっている。
【０１２５】
即ち、図５及び図６に示すように、周辺回路部においても、フィ−ルド酸化膜１３の底面及びＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０の底部がそれぞれシリコン酸化層１２に接触することになる。
【０１２６】
従って、周辺回路部のＭＯＳトランジスタには、現実的に、バックゲ−トバイアスを与えることができなくなる。
【０１２７】
なぜなら、ゲ−ト電極１５直下のｐ型半導体領域３６又はｎ型半導体領域３７は、シリコン酸化層１２及びフィ−ルド酸化膜１３によりそれぞれ孤立してしまうため、バックゲ−トバイアスを与えようとすると、トランジスタ毎にバックゲ−トバイアスを供給するためのコンタクトホ−ル及び電極が必要になるからである。
【０１２８】
図９乃至図１２は、本願の第１発明の第２実施の形態に関わる半導体装置を示している。この実施の形態では、図１及び図２に示すような６４メガビットの容量を有するＤＲＡＭを例として説明する。
【０１２９】
図９は、図１及び図２のメモリセル部の構成を詳細に示している。図１０は、図９のＸ−Ｘ線に沿う断面図である。図１１は、図１及び図２の周辺回路部の構成を詳細に示している。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。
【０１３０】
まず、メモリセル部の構造について説明する。
【０１３１】
ｐ型のシリコン基板１１内には、一定の厚さを有するプレ−ト状のシリコン酸化層１２が形成されている。シリコン酸化層１２上には、このシリコン酸化層に接することがないフィ−ルド酸化膜１３が形成されている。
【０１３２】
フィ−ルド酸化膜１３に取り囲まれた領域は、素子領域（ソ−ス・ドレイン・ゲ−ト領域）となっている。１つの素子領域には、２つのメモリセルが形成されている。各々のメモリセルは、１つのＭＯＳトランジスタと１つのキャパシタを有している。
【０１３３】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。１つの素子領域に形成される２つのメモリセルは、互いにドレイン領域を共有している。ＭＯＳトランジスタは、ｐ型の半導体領域３８に形成されている。
【０１３４】
ゲ−ト電極１５及び半導体領域３８の間には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触していない。
【０１３５】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、ＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０１３６】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０１３７】
次に、周辺回路部の構造について説明する。
【０１３８】
ｐ型のシリコン基板１１内には、一定の厚さを有するプレ−ト状のシリコン酸化層１２が形成されている。シリコン酸化層１２上には、このシリコン酸化層に接することがないフィ−ルド酸化膜１３が形成されている。
【０１３９】
フィ−ルド酸化膜１３に取り囲まれた領域は、素子領域（ソ−ス・ドレイン・ゲ−ト領域）となっている。各々の素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０１４０】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ｎチャネル型ＭＯＳトランジスタは、ｐ型の半導体領域３９に形成されている。
【０１４１】
ゲ−ト電極１５と半導体領域３９の間には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触していない。
【０１４２】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ｐチャネル型ＭＯＳトランジスタは、ｎ型の半導体領域４０に形成されている。
【０１４３】
ゲ−ト電極１５と半導体領域４０の間には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触していない。
【０１４４】
なお、図９乃至図１２のＤＲＡＭに製造方法は、上述の図３乃至図６のＤＲＡＭの製造方法と同じである。
【０１４５】
上記構成を有するＤＲＡＭによれば、シリコン酸化層１２上のシリコン膜の厚さが十分に薄く、かつ、フィ−ルド酸化膜１３の底面及びメモリセルを構成するＭＯＳトランジスタのソ−ス・ドレイン領域１９の底部がそれぞれシリコン酸化層１２に接触していない。
【０１４６】
この場合、周辺回路部においては、図１１及び図１２に示すように、複数のｎチャネル型ＭＯＳトランジスタを包含するｐ型ウェル領域３９又は複数のｐチャネル型ＭＯＳトランジスタを包含するｎ型ウェル領域４０が存在する。
【０１４７】
従って、ｐ型ウェル領域３９にｐ＋  型不純物領域３４などを設けることにより、ｐ型ウェル領域３９中に形成されるＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。同様に、ｎ型ウェル領域３９にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０中に形成されるＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。
【０１４８】
また、メモリセル部においても、図９及び図１０に示すように、ＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９の底部がシリコン酸化層１２に接触していない。
【０１４９】
従って、メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加し、いわゆる基板浮遊効果によるＭＯＳトランジスタの閾値の変動を防止することができる。
【０１５０】
また、メモリセル部においてソフトエラ−が発生し難くなる。即ち、半導体膜中に含まれる残留放射性元素（Ｕ、Ｔｈなど）がα破壊すると、α線が発生する。このα線は、シリコン膜中に突入し、正孔−電子対を生成する。正孔−電子対がＤＲＡＭのキャパシタに蓄えられる電子数と同じ程度になると、デ−タ“１”（電子が蓄積されていない状態）がデ−タ“０”（電子が蓄積されている状態）に変化する。
【０１５１】
しかし、図１３及び図１４に示すように、シリコン酸化層１２上のシリコン膜の厚さが十分に薄い場合には、α線によりシリコン膜中に生成される正孔−電子対は、ＤＲＡＭのキャパシタに蓄えられる電子数よりも十分に少ないため、ソフトエラ−が防止される。
【０１５２】
［Ｂ］  次に、本願の第２発明に関わる半導体装置について説明する。本願の第２発明は、ＳＯＩ（シリコン・オン・インシュレ−タ）基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたＤＲＡＭにおいて、当該薄いシリコン層の厚さを２種類以上設けたものに関する。
【０１５３】
図１５乃至図２３は、本願の第２発明の第１実施の形態に関わる半導体装置を示している。この実施の形態では、図１及び図２に示すような６４メガビットの容量を有するＤＲＡＭを例として説明する。
【０１５４】
図１５は、図１及び図２のメモリセル部の構成を詳細に示している。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う断面図である。図１７及び図１９は、図１及び図２の周辺回路部の構成を詳細に示している。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図である。図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。図２１は、メモリセル部と周辺回路部の構成を一緒に示している。図２２及び図２３は、周辺回路部の構成を詳細に示している。
【０１５５】
まず、メモリセル部ＭＣの構造について説明する。
【０１５６】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０１５７】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０１５８】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接するフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、シリコン酸化層１２とフィ−ルド酸化膜１３により取り囲まれ、互いに孤立している状態となっている。
【０１５９】
各素子領域において、シリコン酸化層１２上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０１６０】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０１６１】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０１６２】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０１６３】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０１６４】
上述のようなメモリセルのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【０１６５】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０１６６】
次に、周辺回路部ＰＣの構造について説明する。
【０１６７】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２，１２ａが形成されている。
【０１６８】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０１６９】
シリコン酸化層１２ａの上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０１７０】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接し、シリコン酸化層１２ａに接しないフィ−ルド酸化膜１３が形成されている。
【０１７１】
従って、周辺回路部ＰＣの素子領域は、２種類存在する。
【０１７２】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０１７３】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０１７４】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線駆動回路やオペアンプを用いる回路などを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０１７５】
シリコン酸化層１２ａ上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０１７６】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０１７７】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０１７８】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０１７９】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０１８０】
しかし、シリコン酸化層１２上の各ＭＯＳトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０１８１】
シリコン酸化層１２ａ上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０１８２】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０１８３】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２ａに接触していない。
【０１８４】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０１８５】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０１８６】
シリコン酸化層１２ａ上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０１８７】
次に、図２１乃至図２３に示す半導体装置の製造方法について説明する。
【０１８８】
まず、図２４に示すように、例えば、加速エネルギ−が約２５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、周辺回路部ＰＣの所定の領域に酸素イオン４４を注入する。
【０１８９】
また、例えば、加速エネルギ−が約１５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、メモリセル部ＭＣの全体及び周辺回路部ＰＣの所定の領域に酸素イオン４５を注入する。この時、周辺回路部ＰＣにおいては、所定領域の端部が、先のイオン注入における所定の領域の端部とオ−バ−ラップするようにする。
【０１９０】
この後、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２，１２ａが形成される。
【０１９１】
シリコン酸化層１２上のシリコン層の厚さとシリコン酸化層１２ａ上のシリコン層の厚さは、互いに異なっている。例えば、シリコン酸化層１２上のシリコン層の厚さが約０．１μｍとなり、シリコン酸化層１２ａ上のシリコン層の厚さが約０．２５μｍとなるように、イオン注入の条件は、設定されている。
【０１９２】
次に、図２５に示すように、ＬＯＣＯＳ法により、シリコン酸化層１２，１２ａ上に厚さが約０．２μｍのフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３は、その底面がシリコン酸化層１２に接触し、シリコン酸化層１２ａに接触しないように形成される。
【０１９３】
次に、図２６及び図２７に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０１９４】
また、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜３０を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜３０及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０１９５】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０１９６】
この後、アニ−ルを行うと、表面濃度が１×１０１８〜１×１０２０ｃｍ−３のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０１９７】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０１９８】
この後、熱酸化を行うと、表面濃度が１×１０１９〜１×１０２０ｃｍ−３のｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【０１９９】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、コンタクトホ−ル３１を形成し、膜厚が約０．２μｍのキャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、膜厚が約０．０１μｍのキャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含む厚さが約０．１μｍのポリシリコン膜を形成する。この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０２００】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０２０１】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。層間絶縁膜２７上に、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０に接続される金属配線２９を形成する。
【０２０２】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【０２０３】
本願の第２発明の第１実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【０２０４】
また、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０２０５】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０２０６】
図２８乃至図３０は、本願の第２発明の第２実施の形態に関わる半導体装置を示している。
【０２０７】
まず、メモリセル部ＭＣの構造について説明する。
【０２０８】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２，１２ａが形成されている。このシリコン酸化層１２，１２ａは、メモリセル部ＭＣの全体に形成されている。シリコン酸化層１２，１２ａは、互いに接触している。
【０２０９】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０２１０】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接するフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、シリコン酸化層１２とフィ−ルド酸化膜１３により取り囲まれ、互いに孤立している状態となっている。
【０２１１】
各素子領域において、シリコン酸化層１２上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０２１２】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０２１３】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０２１４】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０２１５】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０２１６】
上述のようなメモリセルのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【０２１７】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０２１８】
次に、周辺回路部ＰＣの構造について説明する。
【０２１９】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２，１２ａが形成されている。
【０２２０】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０２２１】
シリコン酸化層１２ａの上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．５μｍ）ｔ４に位置している。従って、シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは、ｔ４（＝ｔ１＋ｔ２）になる。
【０２２２】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接し、シリコン酸化層１２ａに接しないフィ−ルド酸化膜１３が形成されている。
【０２２３】
従って、周辺回路部ＰＣの素子領域は、２種類存在する。
【０２２４】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０２２５】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０２２６】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線の駆動回路やオペアンプなどを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０２２７】
シリコン酸化層１２ａ上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０２２８】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０２２９】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０２３０】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０２３１】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０２３２】
しかし、シリコン酸化層１２上の各ＭＯＳトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０２３３】
シリコン酸化層１２ａ上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０２３４】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０２３５】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２ａに接触していない。
【０２３６】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０２３７】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０２３８】
シリコン酸化層１２ａ上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０２３９】
次に、図２８乃至図３０に示す半導体装置の製造方法について説明する。
【０２４０】
まず、図３１に示すように、例えば、加速エネルギ−が約３００ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、メモリセル部ＭＣの全体及び周辺回路部ＰＣの全体に酸素イオン４４を注入する。
【０２４１】
また、例えば、加速エネルギ−が約１５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、メモリセル部ＭＣの全体及び周辺回路部ＰＣの所定の領域に酸素イオン４５を注入する。
【０２４２】
この後、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２，１２ａが形成される。
【０２４３】
シリコン酸化層１２上のシリコン層の厚さとシリコン酸化層１２ａ上のシリコン層の厚さは、互いに異なっている。例えば、シリコン酸化層１２上のシリコン層の厚さが約０．１μｍとなり、シリコン酸化層１２ａ上のシリコン層の厚さが約０．５μｍとなるように、イオン注入の条件は、設定されている。
【０２４４】
なお、図３１に示す工程までにおいては、図３１の方法に変えて、図３２及び図３３に示す方法を適用することもできる。
【０２４５】
まず、図３２に示すように、ｐ型のシリコン基板１１ａ上にシリコン酸化層１２ａを形成する。シリコン酸化層１２ａ上に、他のｐ型のシリコン基板１１ｂを貼り合わせる。この後、シリコン基板１１ｂを研磨することにより、シリコン酸化層１２上のシリコン層（シリコン基板１１ｂ）を所定の厚さｔ４（例えば約０．５μｍ）にする。
【０２４６】
また、図３３に示すように、例えば、加速エネルギ−が約１５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、メモリセル部ＭＣの全体及び周辺回路部ＰＣの所定の領域に酸素イオン４５を注入する。
【０２４７】
この後、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２が形成される。なお、シリコン酸化層１２は、シリコン酸化層１２ａに接触するように形成される。
【０２４８】
従って、シリコン酸化層１２上のシリコン層の厚さとシリコン酸化層１２ａ上のシリコン層の厚さは、互いに異なっている。例えば、シリコン酸化層１２上のシリコン層の厚さが約０．１μｍとなり、シリコン酸化層１２ａ上のシリコン層の厚さが約０．５μｍとなるように、イオン注入の条件は、設定される。
【０２４９】
次に、図３４に示すように、ＬＯＣＯＳ法により、シリコン酸化層１２，１２ａ上に厚さが約０．２μｍのフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３は、その底面がシリコン酸化層１２に接触し、シリコン酸化層１２ａに接触しないように形成される。
【０２５０】
次に、図３５及び図３６に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０２５１】
また、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜３０を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜３０及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０２５２】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０２５３】
この後、アニ−ルを行うと、表面濃度が１×１０１８〜１×１０２０ｃｍ−３のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０２５４】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０２５５】
この後、熱酸化を行うと、表面濃度が１×１０１９〜１×１０２０ｃｍ−３のｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【０２５６】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、コンタクトホ−ル３１を形成し、膜厚が約０．２μｍのキャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、膜厚が約０．０１μｍのキャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含む厚さが約０．１μｍのポリシリコン膜を形成する。この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０２５７】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０２５８】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。層間絶縁膜２７上に、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０に接続される金属配線２９を形成する。
【０２５９】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【０２６０】
本願の第２発明の第２実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【０２６１】
また、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０２６２】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０２６３】
図３７乃至図３９は、本願の第２発明の第３実施の形態に関わる半導体装置を示している。
【０２６４】
まず、メモリセル部ＭＣの構造について説明する。
【０２６５】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０２６６】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０２６７】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接するフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、シリコン酸化層１２とフィ−ルド酸化膜１３により取り囲まれ、互いに孤立している状態となっている。
【０２６８】
各素子領域において、シリコン酸化層１２上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０２６９】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０２７０】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０２７１】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０２７２】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０２７３】
上述のようなメモリセルのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【０２７４】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０２７５】
次に、周辺回路部ＰＣの構造について説明する。
【０２７６】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。
【０２７７】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接するフィ−ルド酸化膜１３が形成されている。
【０２７８】
従って、周辺回路部ＰＣの素子領域は、２種類存在する。
【０２７９】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０２８０】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０２８１】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線の駆動回路やオペアンプなどを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０２８２】
シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０２８３】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０２８４】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０２８５】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０２８６】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０２８７】
しかし、シリコン酸化層１２上の各ＭＯＳトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０２８８】
直下にシリコン酸化層１２が形成されていない素子領域にも、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０２８９】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０２９０】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２ａに接触していない。
【０２９１】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０２９２】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０２９３】
シリコン酸化層１２ａ上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０２９４】
次に、図３７乃至図３９に示す半導体装置の製造方法について説明する。
【０２９５】
まず、図４０に示すように、例えば、加速エネルギ−が約１５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、メモリセル部ＭＣの全体及び周辺回路部ＰＣの所定の領域に酸素イオン４５を注入する。
【０２９６】
この後、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２が形成される。シリコン酸化層１２上のシリコン層の厚さは、約０．１μｍである。
【０２９７】
次に、図４１に示すように、周辺回路部ＰＣの所定の領域にｐ型ウェル領域３９及びｎ型ウェル領域４０をそれぞれ形成する。ＬＯＣＯＳ法により、シリコン酸化層１２上に厚さが約０．２μｍのフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３は、その底面がシリコン酸化層１２に接触するようにして形成される。
【０２９８】
次に、図４２及び図４３に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０２９９】
また、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜３０を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜３０及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０３００】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０３０１】
この後、アニ−ルを行うと、表面濃度が１×１０１８〜１×１０２０ｃｍ−３のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０３０２】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０３０３】
この後、熱酸化を行うと、表面濃度が１×１０１９〜１×１０２０ｃｍ−３のｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【０３０４】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、コンタクトホ−ル３１を形成し、膜厚が約０．２μｍのキャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、膜厚が約０．０１μｍのキャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含む厚さが約０．１μｍのポリシリコン膜を形成する。この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０３０５】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０３０６】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。層間絶縁膜２７上に、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０に接続される金属配線２９を形成する。
【０３０７】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【０３０８】
本願の第２発明の第３実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【０３０９】
また、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０３１０】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０３１１】
図４４乃至図４６は、本願の第２発明の第４実施の形態に関わる半導体装置を示している。
【０３１２】
まず、メモリセル部ＭＣの構造について説明する。
【０３１３】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０３１４】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０３１５】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接するフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、シリコン酸化層１２とフィ−ルド酸化膜１３により取り囲まれ、互いに孤立している状態となっている。
【０３１６】
各素子領域において、シリコン酸化層１２上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０３１７】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０３１８】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０３１９】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０３２０】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０３２１】
上述のようなメモリセルのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くすることができる。
【０３２２】
また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０３２３】
次に、周辺回路部ＰＣの構造について説明する。
【０３２４】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。なお、周辺回路部ＰＣのシリコン酸化層１２は、メモリセル部ＭＣのシリコン酸化層１２と同一面に形成されている。
【０３２５】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０３２６】
なお、周辺回路部ＰＣにおいて、一部のシリコン層（素子領域）の表面は、メモリセル部ＭＣのシリコン層（素子領域）の表面よりも高い位置に存在し、他の一部のシリコン層（素子領域）の表面は、メモリセル部ＭＣのシリコン層（素子領域）の表面と同一面に存在している。
【０３２７】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有するフィ−ルド酸化膜１３が形成されている。フィ−ルド酸化膜１３の一部は、シリコン酸化層１２に接し、フィ−ルド酸化膜１３の他の一部は、シリコン酸化層１２ａに接していない。
【０３２８】
従って、周辺回路部ＰＣの素子領域は、２種類存在する。
【０３２９】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０３３０】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０３３１】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線の駆動回路やオペアンプなどを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０３３２】
シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０３３３】
シリコン酸化層１２及びフィ−ルド酸化膜１３により完全に取り囲まれた各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０３３４】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０３３５】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０３３６】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０３３７】
しかし、シリコン酸化層１２及びフィ−ルド酸化膜１３により完全に取り囲まれた各ＭＯＳトランジスタは、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０３３８】
フィ−ルド酸化膜１３のみに取り囲まれた各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０３３９】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２に接触していない。
【０３４０】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２に接触していない。
【０３４１】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０３４２】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０３４３】
フィ−ルド酸化膜１３のみに取り囲まれた素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０３４４】
次に、図４４乃至図４６に示す半導体装置の製造方法について説明する。
【０３４５】
まず、図４７に示すように、例えば、加速エネルギ−が約２５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、メモリセル部ＭＣの全体及び周辺回路部ＰＣの全体に酸素イオン４５を注入する。
【０３４６】
この後、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２が形成される。
【０３４７】
なお、イオン注入の条件は、シリコン酸化層１２上のシリコン層の厚さｔ４が約０．２５μｍとなるように設定されている。
【０３４８】
図４７に示す工程までにおいては、図４７の方法に変えて、図４８に示す方法を適用することもできる。
【０３４９】
即ち、図４８に示すように、ｐ型のシリコン基板１１ａ上にシリコン酸化層１２を形成する。シリコン酸化層１２上に、他のｐ型のシリコン基板１１ｂを貼り合わせる。この後、シリコン基板１１ｂを研磨することにより、シリコン酸化層１２上のシリコン層（シリコン基板１１ｂ）を所定の厚さｔ４（例えば約０．２５μｍ）にする。
【０３５０】
次に、図４９に示すように、ＬＯＣＯＳ法により、シリコン酸化層１２上に厚さが約０．３μｍのフィ−ルド酸化膜１３ａを形成する。フィ−ルド酸化膜１３ａは、その底面がシリコン酸化層１２に接触しないように形成される。
【０３５１】
次に、図５０に示すように、ウェット処理によりフィ−ルド酸化膜１３ａを除去すると、シリコン酸化層１２上のシリコン層（素子領域）は、ｔ２（例えば約０．１μｍ）の厚さを有する部分とｔ４（例えば約０．２５μｍ）の厚さを有する部分に分けられる。
【０３５２】
次に、図５１に示すように、ＬＯＣＯＳ法により、シリコン酸化層１２上に厚さｔ３が約０．２μｍのフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３の底面は、シリコン層の厚さがｔ２の部分においてはシリコン酸化層１２に接触しているが、シリコン層の厚さがｔ４の部分においてはシリコン酸化層１２に接触していない。
【０３５３】
次に、図５２及び図５３に示すように、イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０３５４】
また、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜３０を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜３０及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０３５５】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０３５６】
この後、アニ−ルを行うと、表面濃度が１×１０１８〜１×１０２０ｃｍ−３のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０３５７】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０３５８】
この後、熱酸化を行うと、表面濃度が１×１０１９〜１×１０２０ｃｍ−３のｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【０３５９】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、コンタクトホ−ル３１を形成し、膜厚が約０．２μｍのキャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、膜厚が約０．０１μｍのキャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含む厚さが約０．１μｍのポリシリコン膜を形成する。
【０３６０】
この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０３６１】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０３６２】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。層間絶縁膜２７上に、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０に接続される金属配線２９を形成する。
【０３６３】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【０３６４】
本願の第２発明の第４実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できるような半導体装置を提供することができる。
【０３６５】
また、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０３６６】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０３６７】
［Ｃ］  次に、本願の第３発明に関わる半導体装置について説明する。本願の第３発明は、ＳＯＩ（シリコン・オン・インシュレ−タ）基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたＤＲＡＭにおいて、当該薄いシリコン層の厚さを２種類以上設けたものに関する。
【０３６８】
図５４乃至図６４は、本願の第３発明の第１実施の形態に関わる半導体装置を示している。この実施の形態では、６４メガビットの容量を有するＤＲＡＭを例として説明する。
【０３６９】
図５４は、６４メガビットの容量を有するＤＲＡＭのフロアプランを示している。図５５は、図５４の１６メガコアブロック内のプロアプランを詳細に示している。
【０３７０】
図５６は、図５４及び図５５のメモリセル部の構成を詳細に示している。図５７は、図５６のＬＶＩＩ−ＬＶＩＩ線に沿う断面図である。図５８は、メモリセル部にバックゲ−トバイアスを印加する場合の構成を簡略して示している。
【０３７１】
図５９及び図６１は、図５４及び図５５の周辺回路部の構成を詳細に示している。図６０は、図５９のＬＸ−ＬＸ線に沿う断面図である。図６２は、図６１のＬＸＩＩ−ＬＸＩＩ線に沿う断面図である。
【０３７２】
図６３は、メモリセル部と周辺回路部の構成を一緒に示している。図６４は、周辺回路部の構成を詳細に示している。
【０３７３】
半導体チップ１０１上は、４つのコアブロック１０２と周辺回路部１０３により占められている。周辺回路部１０３には、Ｉ／Ｏ（インプット・アウトプット）バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【０３７４】
各々のコアブロック１０２は、メモリセル（冗長セルを含む）部１０４と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ１０５、カラムデコ−ダ１０６、センスアンプ１０７、ＤＱバッファ（ＤＱ線の駆動回路を含む）１０８及び冗長回路１０９を含んでいる。
【０３７５】
まず、メモリセル部ＭＣの構造について説明する。
【０３７６】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２ａが形成されている。このシリコン酸化層１２ａは、メモリセル部ＭＣの全体に形成されている。
【０３７７】
シリコン酸化層１２ａの上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０３７８】
シリコン酸化層１２ａ上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２ａに接することがないフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、シリコン酸化層１２とフィ−ルド酸化膜１３により取り囲まれているが、互いに電気的に繋がっている状態となっている。
【０３７９】
各素子領域において、シリコン酸化層１２ａ上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０３８０】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ＭＯＳトランジスタは、ｐ型の半導体領域３８に形成されている。ゲ−ト電極１５及び半導体領域３８の間には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０３８１】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０３８２】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０３８３】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０３８４】
上述のようなメモリセルが形成される半導体層は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【０３８５】
次に、周辺回路部ＰＣの構造について説明する。
【０３８６】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２，１２ａが形成されている。
【０３８７】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０３８８】
シリコン酸化層１２ａの上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０３８９】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接し、シリコン酸化層１２ａに接しないフィ−ルド酸化膜１３が形成されている。
【０３９０】
従って、周辺回路部ＰＣの素子領域は、２種類存在する。
【０３９１】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０３９２】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０３９３】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線駆動回路やオペアンプを用いる回路などを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０３９４】
シリコン酸化層１２ａ上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０３９５】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０３９６】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０３９７】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０３９８】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０３９９】
しかし、シリコン酸化層１２上の各ＭＯＳトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０４００】
シリコン酸化層１２ａ上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０４０１】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０４０２】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２ａに接触していない。
【０４０３】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０４０４】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０４０５】
シリコン酸化層１２ａ上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０４０６】
なお、図５６乃至図６４に示す半導体装置は、図２１乃至図２３に示す半導体装置の製造方法と同じ製造方法により製造することができる。
【０４０７】
本願の第３発明の第１実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加することもできる。
【０４０８】
即ち、図５８に示すように、メモリセル部の各素子領域２０１は、絶縁層上のｐ型半導体層により互いに電気的に繋がっている。従って、例えば、所定の１ヶ所で、ｐ型半導体層にコンタクトする電極２０２を設けておけば、各素子領域のＭＯＳトランジスタにバックゲ−トバイアスを容易に印加することができる。
【０４０９】
また、周辺回路部においても、ＭＯＳトランジスタにバックゲ−トバイアスを印加することができると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０４１０】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０４１１】
図６５及び図６６は、本願の第３発明の第２実施の形態に関わる半導体装置を示している。
【０４１２】
まず、メモリセル部ＭＣの構造について説明する。
【０４１３】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２ａが形成されている。このシリコン酸化層１２ａは、メモリセル部ＭＣの全体に形成されている。
【０４１４】
シリコン酸化層１２ａの上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０４１５】
シリコン酸化層１２ａ上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２ａに接することがないフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、フィ−ルド酸化膜１３により取り囲まれているが、ｐ型の半導体領域３６により互いに電気的に繋がった状態となっている。
【０４１６】
各素子領域には、２つのメモリセリが形成されている。各々のメモリセルは、１つのＭＯＳトランジスタと１つのキャパシタから構成されている。
【０４１７】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０４１８】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０４１９】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０４２０】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０４２１】
上述のようなメモリセルのｐ型半導体領域３６は、非常に薄いため、ソフトエラ−が発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０４２２】
次に、周辺回路部ＰＣの構造について説明する。
【０４２３】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２，１２ａが形成されている。
【０４２４】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０４２５】
シリコン酸化層１２ａの上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．５μｍ）ｔ４に位置している。従って、シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは、ｔ４（＝ｔ１＋ｔ２）になる。
【０４２６】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接し、シリコン酸化層１２ａに接しないフィ−ルド酸化膜１３が形成されている。
【０４２７】
従って、周辺回路部ＰＣの素子領域は、２種類存在する。
【０４２８】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０４２９】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０４３０】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線の駆動回路やオペアンプなどを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０４３１】
シリコン酸化層１２ａ上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０４３２】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０４３３】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０４３４】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０４３５】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０４３６】
しかし、シリコン酸化層１２上の各ＭＯＳトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０４３７】
シリコン酸化層１２ａ上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０４３８】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０４３９】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２ａに接触していない。
【０４４０】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０４４１】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０４４２】
シリコン酸化層１２ａ上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０４４３】
なお、図６５及び図６６に示す半導体装置は、図２８乃至図３０に示す半導体装置の製造方法と同じ製造方法により製造することができる。
【０４４４】
本願の第３発明の第２実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上が図れると共に、メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスも印加することができる。
【０４４５】
また、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０４４６】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０４４７】
図６７及び図６８は、本願の第３発明の第３実施の形態に関わる半導体装置を示している。
【０４４８】
まず、メモリセル部ＭＣの構造について説明する。
【０４４９】
ｐ型のシリコン基板１１内には、ｐ型半導体領域（ｐウェル領域）３９が形成されている。ｐ型半導体領域３９の深さは、例えば約０．４μｍに設定されている。このｐ型半導体領域３９は、メモリセル部ＭＣの全体に形成されている。
【０４５０】
ｐ型半導体領域３９上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有するフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、フィ−ルド酸化膜１３により取り囲まれているが、ｐ型半導体領域３９により互いに電気的に繋がった状態となっている。
【０４５１】
各素子領域には、２つのメモリセルが形成されている。各々のメモリセルは、１つのＭＯＳトランジスタと１つのキャパシタから構成されている。
【０４５２】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０４５３】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０４５４】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０４５５】
上述のようなメモリセルのｐ型半導体領域３９は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【０４５６】
次に、周辺回路部ＰＣの構造について説明する。
【０４５７】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。
【０４５８】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接するフィ−ルド酸化膜１３が形成されている。
【０４５９】
周辺回路部ＰＣの素子領域は、２種類存在する。
【０４６０】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０４６１】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０４６２】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線の駆動回路やオペアンプなどを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０４６３】
シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０４６４】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０４６５】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０４６６】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０４６７】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０４６８】
しかし、シリコン酸化層１２上の各ＭＯＳトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０４６９】
直下にシリコン酸化層１２が形成されていない素子領域にも、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０４７０】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０４７１】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２ａに接触していない。
【０４７２】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０４７３】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０４７４】
シリコン酸化層１２ａ上の素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０４７５】
なお、図６７及び図６８に示す半導体装置は、図３７乃至図３９に示す半導体装置の製造方法と同じ製造方法により製造することができる。
【０４７６】
本願の第３発明の第３実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。
【０４７７】
また、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０４７８】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０４７９】
図６９及び図７０は、本願の第３発明の第４実施の形態に関わる半導体装置を示している。
【０４８０】
まず、メモリセル部ＭＣの構造について説明する。
【０４８１】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０４８２】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０４８３】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接することがないフィ−ルド酸化膜１３が形成されている。従って、メモリセル部ＭＣの各素子領域は、シリコン酸化層１２とフィ−ルド酸化膜１３により取り囲まれているが、ｐ型の半導体領域３６により互いに電気的に繋がった状態となっている。
【０４８４】
各素子領域には、２つのメモリセルが形成されている。各々のメモリセルは、１つのＭＯＳトランジスタと１つのキャパシタから構成されている。
【０４８５】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２に接触していない。
【０４８６】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０４８７】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０４８８】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０４８９】
上述のようなメモリセルのｐ型半導体領域３６は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【０４９０】
次に、周辺回路部ＰＣの構造について説明する。
【０４９１】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。なお、周辺回路部ＰＣのシリコン酸化層１２は、メモリセル部ＭＣのシリコン酸化層１２と同一面に形成されている。
【０４９２】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０４９３】
なお、周辺回路部ＰＣにおいて、一部のシリコン層（素子領域）の表面は、メモリセル部ＭＣのシリコン層（素子領域）の表面よりも高い位置に存在し、他の一部のシリコン層（素子領域）の表面は、メモリセル部ＭＣのシリコン層（素子領域）の表面と同一面に存在している。
【０４９４】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有するフィ−ルド酸化膜１３が形成されている。フィ−ルド酸化膜１３の一部は、シリコン酸化層１２に接し、フィ−ルド酸化膜１３の他の一部は、シリコン酸化層１２ａに接していない。
【０４９５】
従って、周辺回路部ＰＣの素子領域は、２種類存在する。
【０４９６】
１つ目は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０４９７】
２つ目は、フィ−ルド酸化膜１３により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０４９８】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線の駆動回路やオペアンプなどを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０４９９】
シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０５００】
シリコン酸化層１２及びフィ−ルド酸化膜１３により完全に取り囲まれた各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０５０１】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０５０２】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０５０３】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減のされ、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０５０４】
しかし、シリコン酸化層１２及びフィ−ルド酸化膜１３により完全に取り囲まれた各ＭＯＳトランジスタは、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０５０５】
フィ−ルド酸化膜１３のみに取り囲まれた各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０５０６】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２に接触していない。
【０５０７】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２に接触していない。
【０５０８】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０５０９】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０５１０】
フィ−ルド酸化膜１３のみに取り囲まれた素子領域には、入力保護回路を形成することもできる。入力保護回路は、例えば、ダイオ−ドから構成される。即ち、ｎ−  型不純物領域４１は、ｐ型ウェル領域３９内に形成され、ｎ＋  型不純物領域４２は、ｎ−  型不純物領域４１内に形成される。この場合、ｎ−  型不純物領域４１の深さを十分に深くできるため、入力保護回路に必要なシ−ト抵抗を得ることができる。
【０５１１】
なお、図６９及び図７０の半導体装置は、図４４乃至図４６に示す半導体装置の製造方法と同じ方法により製造することができる。
【０５１２】
本願の第３発明の第４実施の形態に関わる半導体装置及びその製造方法によれば、メモリセル部において、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができると共に、メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。
【０５１３】
また、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０５１４】
また、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０５１５】
［Ｄ］  次に、本願の第４発明に関わる半導体装置について説明する。本願の第４発明は、素子を互いに分離する手段として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いたものに関する。
【０５１６】
図７１乃至図８０は、本願の第４発明の実施の形態に関わる半導体装置を示している。この実施の形態では、６４メガビットの容量を有するＤＲＡＭを例として説明する。
【０５１７】
図７１は、６４メガビットの容量を有するＤＲＡＭのフロアプランを示している。図７２は、図７１の１６メガコアブロック内のプロアプランを詳細に示している。
【０５１８】
図７３乃至図７６は、図７１及び図７２のメモリセル部の構成を詳細に示している。図７４は、図７３のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図である。図７６は、図７５のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う断面図である。
【０５１９】
図７７乃至図８０は、図７１及び図７２の周辺回路部の構成を詳細に示している。図７８は、図７７のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図である。図８０は、図７９のＬＸＸＸ−ＬＸＸＸ線に沿う断面図である。
【０５２０】
半導体チップ１０１上は、４つのコアブロック１０２と周辺回路部１０３により占められている。周辺回路部１０３には、Ｉ／Ｏ（インプット・アウトプット）バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【０５２１】
各々のコアブロック１０２は、メモリセル（冗長セルを含む）部１０４と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ１０５、カラムデコ−ダ１０６、センスアンプ１０７、ＤＱバッファ（ＤＱ線の駆動回路を含む）１０８及び冗長回路１０９を含んでいる。
【０５２２】
まず、図７３及び図７４に示すメモリセル部の構成について説明する。
【０５２３】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０５２４】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０５２５】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接する酸化膜５０が形成されている。従って、メモリセル部ＭＣの各素子領域は、シリコン酸化層１２と酸化膜５０により完全に取り囲まれ、孤立した状態となっている。
【０５２６】
また、酸化膜５０は、シリコン酸化層１２上の半導体領域に設けられたトレンチに埋め込まれた状態となっている。即ち、酸化膜５０の表面は、シリコン酸化層１２上の半導体領域の表面と一致している。
【０５２７】
即ち、酸化膜５０の表面とシリコン酸化層１２上の半導体領域の表面が一致するため、シリコン基板１１上の平坦化に貢献でき、メモリセルの形成も容易になる。
【０５２８】
なお、その他の構成については、図１５及び図１６に示す半導体装置と同じである。
【０５２９】
上述のようなメモリセルが形成される半導体層（素子領域）は、絶縁層に完全に取り囲まれている。従って、ＭＯＳトランジスタのソ−ス・ドレインの寄生容量が低下し、ＭＯＳトランジスタのスイッチングの高速化を達成することができる。
【０５３０】
また、半導体層（素子領域）が非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【０５３１】
次に、図７５及び図７６に示すメモリセル部の構成について説明する。
【０５３２】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０５３３】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０５３４】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接することがない酸化膜５０が形成されている。酸化膜５０の直下には、チャネルストップとして機能するｐ−  型の不純物領域３２が設けられている。
【０５３５】
従って、メモリセル部ＭＣの各素子領域は、酸化膜５０により取り囲まれているが、ｐ型の半導体領域３８により互いに電気的に繋がっている。
【０５３６】
また、酸化膜５０は、シリコン酸化層１２上のｐ型半導体領域３８に設けられたトレンチに埋め込まれた状態となっている。即ち、酸化膜５０の表面は、シリコン酸化層１２上のｐ型の半導体領域３８の表面と一致している。
【０５３７】
即ち、酸化膜５０の表面とシリコン酸化層１２上の半導体領域３８の表面が一致するため、シリコン基板１１上の平坦化に貢献でき、メモリセルの形成も容易になる。
【０５３８】
なお、その他の構成については、図５６及び図５７に示す半導体装置と同じである。
【０５３９】
上述のようなメモリセルが形成される半導体層は、非常に薄いため、ソフトエラ−が発生し難くなっている。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えられる。
【０５４０】
次に、図７７乃至図８０に示す周辺回路部ＰＣの構造について説明する。
【０５４１】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２，１２ａが形成されている。
【０５４２】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０５４３】
シリコン酸化層１２ａの上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ４に位置している。従って、シリコン酸化層１２ａ上のシリコン層（素子領域）の厚さは、ｔ４になる。
【０５４４】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接し、シリコン酸化層１２ａに接しない酸化膜５０が形成されている。
【０５４５】
酸化膜５０は、シリコン酸化層１２，１２ａ上の半導体領域に設けられたトレンチ内に埋め込まれている。即ち、酸化膜５０の表面は、シリコン酸化層１２，１２ａ上の半導体領域の表面と一致している。従って、シリコン基板１１上の平坦化に貢献でき、半導体素子も形成し易くなる。
【０５４６】
周辺回路部ＰＣの素子領域は、２種類存在する。
【０５４７】
１つ目は、シリコン酸化層１２と酸化膜５０により完全に取り囲まれ、孤立している状態の素子領域ＥＲ１である。素子領域ＥＲ１には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０５４８】
２つ目は、酸化膜５０により取り囲まれているが、複数の素子領域を含むｐ型ウェル領域３９又はｎ型ウェル領域４０内に形成される素子領域ＥＲ２である。
【０５４９】
素子領域ＥＲ２には、バックゲ−トバイアスを必要とするＭＯＳトランジスタが形成される。センスアンプ、ＤＱ線駆動回路やオペアンプを用いる回路などを構成するＭＯＳトランジスタは、素子領域ＥＲ２に形成される。
【０５５０】
シリコン酸化層１２ａ上の酸化膜５０の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０５５１】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０５５２】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０５５３】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０５５４】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０５５５】
しかし、シリコン酸化層１２上の各ＭＯＳトランジスタは、絶縁層により取り囲まれ、孤立しているため、実質的に、バックゲ−トバイアスを与えられない。従って、シリコン酸化層１２上の素子領域には、バックゲ−トバイアスを与えなくてもよいようなＭＯＳトランジスタが形成される。
【０５５６】
シリコン酸化層１２ａ上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０５５７】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２ａに接触していない。
【０５５８】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２ａに接触していない。
【０５５９】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０５６０】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２ａ上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０５６１】
［Ｅ］  次に、本願の第５発明に関わる半導体装置について説明する。本願の第５発明は、周辺回路部に配置され、ソ−ス・ドレインの底面が絶縁層に接触しているＭＯＳトランジスタの電極に関する。
【０５６２】
図８１及び図８２は、本願の第５発明の実施の形態に関わる半導体装置を示している。なお、この実施の形態に関わる半導体装置は、図７１及び図７２に示すようなフロアプランを有するＤＲＡＭを前提としている。また、図８２は、図８１のＬＸＸＸＩＩ−ＬＸＸＸＩＩ線に沿う断面図である。
【０５６３】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。
【０５６４】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．１μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０５６５】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接するフィ−ルド酸化膜１３が形成されている。従って、各々の素子領域は、シリコン酸化層１２とフィ−ルド酸化膜１３により完全に取り囲まれ、孤立した状態となっている。この素子領域には、バックゲ−トバイアスを必要としないＭＯＳトランジスタが形成される。
【０５６６】
ｎチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０５６７】
同様に、ｐチャネル型ＭＯＳトランジスタは、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ｎ型の半導体領域３７が設けられている。ゲ−ト電極１５及び半導体領域３７の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３７の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１７，２０の底面は、それぞれシリコン酸化層１２に接触している。
【０５６８】
従って、シリコン酸化層１２上の各素子領域に形成されるＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９は、非常に薄く、チャネル領域（ｐ型半導体領域３６）及びコンタクト部を除いて、四方の全てが絶縁層に接触している。従って、寄生容量が低減され、ＭＯＳトランジスタの高速動作及び低消費電力化に貢献できる。
【０５６９】
また、コンタクトホ−ル２８内には、高融点金属５２が満たされている。ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０と高融点金属５２の間には、コンタクト抵抗を低減する作用を有する金属シリサイド層５１が形成されている。また、高融点金属５２と金属配線５４の間には、バリアメタル５３が形成されている。
【０５７０】
上記構成を有する半導体装置において、コンタクト抵抗を十分に下げるためには、金属シリサイド層５１の厚さを大きくすればよい。また、金属シリサイド層５１の厚さを大きくしても、この金属シリサイド層５１は、ソ−ス・ドレイン領域１９，２０を突き抜けることがない。
【０５７１】
従って、本願の第５発明に関わる半導体装置によれば、周辺回路部に配置されるＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０と金属配線５４とのコンタクト抵抗を下げることができると共に、金属シリサイド層５１がソ−ス・ドレイン領域１９，２０を突き抜けることがないため、リ−ク電流の発生も防止することができる。
【０５７２】
［Ｆ］  次に、本願の第６発明に関わる半導体装置について説明する。本願の第６発明は、ＳＯＩ（シリコン・オン・インシュレ−タ）基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたＤＲＡＭにおいて、ＭＯＳトランジスタのソ−ス・ドレイン領域の深さを２種類以上設けたものに関する。
【０５７３】
図８３乃至図８８は、本願の第６発明の実施の形態に関わる半導体装置を示している。この実施の形態では、６４メガビットの容量を有するＤＲＡＭを例として説明する。
【０５７４】
図８３は、６４メガビットの容量を有するＤＲＡＭのフロアプランを示している。図８４は、図８３の１６メガコアブロック内のプロアプランを詳細に示している。
【０５７５】
図８５乃至図８７は、図８３及び図８４のメモリセル部の構成を詳細に示したものである。また、図８８は、図８３及び図８４のメモリセル部と周辺回路部を一緒に示したものである。
【０５７６】
半導体チップ１０１上は、４つのコアブロック１０２と周辺回路部１０３により占められている。周辺回路部１０３には、Ｉ／Ｏ（インプット・アウトプット）バッファ、バックゲ−トバイアスを発生させる回路や、入出力パッドなどが形成される。
【０５７７】
各々のコアブロック１０２は、メモリセル（冗長セルを含む）部１０４と周辺回路部から構成されている。周辺回路部は、ロウデコ−ダ１０５、カラムデコ−ダ１０６、センスアンプ１０７、ＤＱバッファ（ＤＱ線の駆動回路を含む）１０８及び冗長回路１０９を含んでいる。
【０５７８】
まず、メモリセル部ＭＣの構造について説明する。
【０５７９】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０５８０】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０５８１】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接触しないフィ−ルド酸化膜１３が形成されている。
【０５８２】
フィ−ルド酸化膜１３により取り囲まれた各素子領域において、シリコン酸化層１２上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０５８３】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０５８４】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０５８５】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０５８６】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０５８７】
上述のようなメモリセルのソ−ス・ドレイン領域１６，１９の深さは、非常に大きくなっている。即ち、ＤＲＡＭにおいては、コンタクト抵抗の低減のためにメモリセルのソ−ス・ドレイン領域１６，１９の濃度をむやみに上昇すると、接合リ−ク電流が生じて、ポ−ズ特性が劣化することが知られている。従って、ＤＲＡＭにおけるコンタクト抵抗の低減は、メモリセルのソ−ス・ドレイン領域１６，１９の深さを大きくすることにより達成するのが最も効果的である。
【０５８８】
また、メモリセルのソ−ス・ドレイン領域１６，１９の底部は、シリコン酸化層１２に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できる。
【０５８９】
また、シリコン酸化層１２上の半導体領域の厚さは、非常に薄くなっているため、ソフトエラ−も発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０５９０】
さらに、例えば図８７に示すように、各々の素子領域２０１は、フィ−ルド酸化膜１３により取り囲まれているが、シリコン酸化層上のｐ型の半導体領域３６により互いに電気的に繋がっている。
【０５９１】
従って、所定の１ヶ所において、半導体領域３６に所定の電位を与える電極２０２を形成すれば、各素子領域２０１のメモリセルのＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０５９２】
次に、周辺回路部ＰＣの構造について説明する。
【０５９３】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。
【０５９４】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０５９５】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接触しないフィ−ルド酸化膜１３が形成されている。
【０５９６】
シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０５９７】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０５９８】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１６，１９の底面は、シリコン酸化層１２に接触していない。
【０５９９】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ソ−ス・ドレイン領域１７，２０の底面は、シリコン酸化層１２に接触していない。
【０６００】
従って、ｐ型ウェル領域３９は、シリコン酸化層１２上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。即ち、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０６０１】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。即ち、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０６０２】
次に、図８８に示す半導体装置の製造方法について説明する。
【０６０３】
まず、例えば、加速エネルギ−が約２５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、周辺回路部ＰＣの所定の領域に酸素イオンを注入する。
【０６０４】
次に、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２が形成される。なお、イオン注入の条件は、シリコン酸化層１２上のシリコン層の厚さが約０．１μｍとなるように設定されている。
【０６０５】
次に、ＬＯＣＯＳ法により、シリコン酸化層１２上に厚さが約０．２μｍのフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３は、その底面がシリコン酸化層１２に接触しないように形成される。
【０６０６】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０６０７】
次に、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜３０を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜３０及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０６０８】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０６０９】
この後、アニ−ルを行うと、表面濃度が１×１０１８〜１×１０２０ｃｍ−３のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０６１０】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０６１１】
この後、熱酸化を行うと、表面濃度が１×１０１９〜１×１０２０ｃｍ−３のｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【０６１２】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、コンタクトホ−ル３１を形成し、膜厚が約０．２μｍのキャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、膜厚が約０．０１μｍのキャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。
【０６１３】
全面に、リンを含む厚さが約０．１μｍのポリシリコン膜を形成する。この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０６１４】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０６１５】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。層間絶縁膜２７上に、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０に接続される金属配線２９を形成する。
【０６１６】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【０６１７】
上記半導体装置及びその製造方法によれば、メモリセル部において、ＭＯＳトランジスタのソ−ス・ドレイン領域の深さが大きく、かつ、ソ−ス・ドレイン領域の底面はシリコン酸化層に接触している。従って、メモリセル部において、高集積化、低消費電力化、コンタクト抵抗の低減及びソフトエラ−耐性の向上を図ることができる。
【０６１８】
また、周辺回路部において、ＭＯＳトランジスタは、ウェル領域中に形成されている。従って、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できる。
【０６１９】
図８９は、図８８の半導体装置の変形例を示すものである。
【０６２０】
この半導体装置は、周辺回路部ＰＣにおいて、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０と金属配線５４との接続部の構成が図１の半導体装置と異なっている。
【０６２１】
即ち、コンタクトホ−ル２８内には、高融点金属層５２が満たされ、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０と高融点金属層５２の間には、コンタクト抵抗の低減のために金属シリサイド層５１が形成されている。また、高融点金属層５２と金属配線５４の間には、バリアメタル５３が形成されている。
【０６２２】
上記構成の半導体装置において、コンタクト抵抗を十分に下げるためには、金属シリサイド層５１の厚さを大きくすればよい。しかし、周辺回路部ＰＣにおいて、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０は、シリコン酸化層１２に接触していない。
【０６２３】
従って、コンタクト抵抗の低減のために金属シリサイド層５１の厚さを大きくした場合、図９０に示すように、金属シリサイド層５１がＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０を突き抜けることがある。金属シリサイド層５１がＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０を突き抜けると、リ−ク電流が発生し、消費電力が極端に大きくなる。
【０６２４】
以下に示す第７発明では、コンタクト抵抗を低減できると共にリ−ク電流の発生も防止できる半導体装置を提供する。
【０６２５】
［Ｇ］  次に、本願の第７発明に関わる半導体装置について説明する。本願の第７発明は、ＳＯＩ（シリコン・オン・インシュレ−タ）基板、即ち、絶縁層上に薄いシリコン層を有する基板を用いたＤＲＡＭにおいて、ＭＯＳトランジスタのソ−ス・ドレイン領域の底面を絶縁層に接触させたものに関する。
【０６２６】
図９１及び図９２は、本願の第７発明の第１実施の形態に関わる半導体装置を示している。
【０６２７】
まず、メモリセル部ＭＣの構造について説明する。
【０６２８】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０６２９】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０６３０】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接触しないフィ−ルド酸化膜１３が形成されている。シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２が形成されている。
【０６３１】
フィ−ルド酸化膜１３により取り囲まれた各素子領域において、シリコン酸化層１２上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０６３２】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。
【０６３３】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０６３４】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０６３５】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０６３６】
上述のようなメモリセルのソ−ス・ドレイン領域１６，１９の深さは、非常に大きくなっている。即ち、ＤＲＡＭにおいては、コンタクト抵抗の低減のためにメモリセルのソ−ス・ドレイン領域１６，１９の濃度をむやみに上昇すると、接合リ−ク電流が生じて、ポ−ズ特性が劣化することが知られている。従って、ＤＲＡＭにおけるコンタクト抵抗の低減は、メモリセルのソ−ス・ドレイン領域１６，１９の深さを大きくすることにより達成するのが最も効果的である。
【０６３７】
また、メモリセルのソ−ス・ドレイン領域１６，１９の底部は、シリコン酸化層１２に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０６３８】
次に、周辺回路部ＰＣの構造について説明する。
【０６３９】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。
【０６４０】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０６４１】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接触しないフィ−ルド酸化膜１３が形成されている。シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０６４２】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０６４３】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ｎチャネル型ＭＯＳトランジスタは、ソ−ス・ドレイン領域１６，１９の底面がシリコン酸化層１２に接触しているものと接触していないものの２種類存在する。即ち、ｎチャネル型ＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９の深さは、ｔ２又はｔ４（＜ｔ２）となっている。
【０６４４】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ｐチャネル型ＭＯＳトランジスタは、ソ−ス・ドレイン領域１７，２０の底面がシリコン酸化層１２に接触しているものと接触していないものの２種類存在する。即ち、ｐチャネル型ＭＯＳトランジスタのソ−ス・ドレイン領域１７，２０の深さは、ｔ２又はｔ４（＜ｔ２）となっている。
【０６４５】
ソ−ス・ドレイン領域がシリコン酸化層１２に接触しているＭＯＳトランジスタにおいて、ソ−ス・ドレイン領域１９，２０上のコンタクトホ−ル２８内には、高融点金属層（例えばタングステン層）５２が満たされている。高融点金属層５２は、バリアメタル５３及び金属配線５４に接続されている。また、ソ−ス・ドレイン領域１９，２０と高融点金属層５２の間には、金属シリサイド層５１が形成されている。
【０６４６】
従って、ソ−ス・ドレイン領域がシリコン酸化層１２に接触しているＭＯＳトランジスタにおいては、コンタクト抵抗の値を十分に低くすることができる。
【０６４７】
また、図９３に示すように、金属シリサイド層５１がソ−ス・ドレイン領域の深い位置まで侵入しても、ソ−ス・ドレイン領域の底部はシリコン酸化層１２に接触しているため、金属シリサイド層５１がソ−ス・ドレイン領域を突き抜けてウェル領域に到達するという事態が生じることはない。つまり、リ−ク電流の発生による電力の消費を防止することができる。
【０６４８】
また、ｐ型ウェル領域３９は、シリコン酸化層１２上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。従って、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０６４９】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。従って、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０６５０】
次に、図９１及び図９２に示す半導体装置の製造方法について説明する。
【０６５１】
まず、例えば、加速エネルギ−が約２５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、周辺回路部ＰＣの所定の領域に酸素イオンを注入する。
【０６５２】
次に、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２が形成される。なお、イオン注入の条件は、シリコン酸化層１２上のシリコン層の厚さが約０．２５μｍとなるように設定されている。
【０６５３】
次に、ＬＯＣＯＳ法により、シリコン酸化層１２上に厚さが約０．２μｍのフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３は、その底面がシリコン酸化層１２に接触しないように形成される。
【０６５４】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０６５５】
次に、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜３０を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜３０及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０６５６】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０６５７】
この後、アニ−ルを行うと、表面濃度が１×１０１８〜１×１０２０ｃｍ−３のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０６５８】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。この後、イオン注入法により、レジストパタ−ンをマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０６５９】
この後、熱酸化を行うと、表面濃度が１×１０１９〜１×１０２０ｃｍ−３のｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が形成される。
【０６６０】
なお、イオン注入及び熱酸化の条件は、メモリセル部の全てのＭＯＳトランジスタ及び周辺回路部の一部のＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０は、シリコン酸化層１２まで達するように設定されている。
【０６６１】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、コンタクトホ−ル３１を形成し、膜厚が約０．２μｍのキャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、膜厚が約０．０１μｍのキャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含む厚さが約０．１μｍのポリシリコン膜を形成する。この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０６６２】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０６６３】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。
【０６６４】
コンタクトホ−ル２８部のソ−ス・ドレイン領域１９，２０上に、金属シリサイド層（例えば、チタンシリサイド層）５１を形成する。なお、金属シリサイド層５１は、メモリセルのキャパシタを形成する前に、ソ−ス・ドレイン領域１９，２０上の全面に形成してもよい。
【０６６５】
この後、選択成長法を用いて、コンタクトホ−ル２８内に高融点金属層（例えば、タングステン層）５２を形成する。層間絶縁膜２７上に、バリアメタル（例えば、チタンと窒化チタンの複合膜）５３及び金属配線（例えば、アルミニウム）５４を形成する。
【０６６６】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【０６６７】
上記半導体装置及びその製造方法によれば、メモリセル部において、ＭＯＳトランジスタのソ−ス・ドレイン領域の深さが大きく、かつ、ソ−ス・ドレイン領域の底面は、シリコン酸化層に接触している。従って、メモリセル部において、高集積化、低消費電力化、コンタクト抵抗の低減を図ることができる。
【０６６８】
また、シリコン酸化層上の半導体領域が非常に薄いため、ソフトエラ−が発生し難いＤＲＡＭを提供することができる。
【０６６９】
また、周辺回路部において、ＭＯＳトランジスタは、ウェル領域中に形成されている。従って、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できる。また、シリコン酸化層に接触しているソ−ス・ドレイン領域上に金属シリサイド層が形成されているため、ＭＯＳトランジスタのコンタクト抵抗が低減できると共にリ−ク電流の発生が防止できる。
【０６７０】
図９４及び図９５は、本願の第７発明の第２実施の形態に関わる半導体装置を示している。
【０６７１】
まず、メモリセル部ＭＣの構造について説明する。
【０６７２】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。このシリコン酸化層１２は、メモリセル部ＭＣの全体に形成されている。
【０６７３】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０６７４】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化膜１２に接触しないフィ−ルド酸化膜１３が形成されている。シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２が形成されている。
【０６７５】
フィ−ルド酸化膜１３により取り囲まれた各素子領域において、シリコン酸化層１２上には、例えば、１つのＭＯＳトランジスタ及び１つのキャパシタを有するメモリセルが２つ形成されている。
【０６７６】
ＭＯＳトランジスタは、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ｐ型の半導体領域３６が設けられている。ゲ−ト電極１５及び半導体領域３６の間には、ゲ−ト絶縁膜１４が配置されている。半導体領域３６の底面は、シリコン酸化層１２に接触している。
【０６７７】
ソ−ス・ドレイン領域１６，１９の底面は、それぞれシリコン酸化層１２に接触している。ソ−ス・ドレイン領域１６，１９の表面の位置は、シリコン基板１１の表面の位置よりも低くなるように設定されている。従って、ソ−ス・ドレイン領域１６，１９の深さは、ｔ４（例えば約０．１５μｍ、ｔ４＜ｔ２）である。
【０６７８】
なお、互いに隣接する２つのメモリセルのドレイン領域は、その２つのメモリセルに共有されている。
【０６７９】
キャパシタは、ストレ−ジノ−ド２１、キャパシタ絶縁膜２２及びプレ−ト電極２３を有している。ストレ−ジノ−ド２１は、コンタクトホ−ル３１を介してＭＯＳトランジスタのソ−ス領域に接触している。プレ−ト電極２３は、ＭＯＳトランジスタのドレイン領域上の一部を除き、シリコン基板１１上のほぼ全面を覆っている。
【０６８０】
ビット線２６は、ＭＯＳトランジスタのドレイン領域に接続されている。ビット線２６は、一直線に伸び、かつ、ワ−ド線（トランジスタのゲ−ト電極１５）が伸びる方向に対して直交している。
【０６８１】
上述のようなメモリセルのソ−ス・ドレイン領域１６，１９の深さは、比較的大きくなっている。即ち、ＤＲＡＭにおいては、コンタクト抵抗の低減のためにメモリセルのソ−ス・ドレイン領域１６，１９の濃度をむやみに上昇すると、接合リ−ク電流が生じて、ポ−ズ特性が劣化することが知られている。従って、ＤＲＡＭにおけるコンタクト抵抗の低減は、メモリセルのソ−ス・ドレイン領域１６，１９の深さを大きくすることにより達成するのが最も効果的である。
【０６８２】
また、メモリセルのソ−ス・ドレイン領域１６，１９の底部は、シリコン酸化層１２に接触している。従って、接合容量及び接合リ−クがほとんどなくなり、メモリ回路の高速動作及び低消費電力化に貢献できると共にソフトエラ−も発生し難くなる。また、ソフトエラ−が発生し難くなるため、キャパシタ容量の確保も容易になる。また、キャパシタ容量の確保が容易になるため、スタック型のキャパシタでも、シリコン基板上の段差を低く抑えることができる。
【０６８３】
次に、周辺回路部ＰＣの構造について説明する。
【０６８４】
ｐ型のシリコン基板１１内には、一定の厚さ（例えば約０．４μｍ）ｔ１を有するプレ−ト状のシリコン酸化層１２が形成されている。
【０６８５】
シリコン酸化層１２の上面は、シリコン基板１１の表面に平行であり、かつ、シリコン基板１１の表面から一定の深さ（例えば約０．２５μｍ）ｔ２に位置している。従って、シリコン酸化層１２上のシリコン層（素子領域）の厚さは、ｔ２になる。
【０６８６】
シリコン酸化層１２上には、一定の厚さ（例えば約０．２μｍ）ｔ３を有し、シリコン酸化層１２に接触しないフィ−ルド酸化膜１３が形成されている。シリコン酸化層１２上のフィ−ルド酸化膜１３の底面付近には、チャネルストップ用のｐ−  型不純物領域３２又はｎ−  型不純物領域３３が形成されている。なお、ｎ−  型不純物領域３３は、必ずしも必要なものではない。
【０６８７】
シリコン酸化層１２上の各素子領域には、ｎチャネル型ＭＯＳトランジスタ又はｐチャネル型ＭＯＳトランジスタが形成されている。
【０６８８】
ｎチャネル型ＭＯＳトランジスタは、ｐ型ウェル領域３９内に形成され、ゲ−ト電極１５、ソ−ス・ドレイン領域１６，１９を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ｎチャネル型ＭＯＳトランジスタは、ソ−ス・ドレイン領域１６，１９の底面がシリコン酸化層１２に接触しているものと接触していないものの２種類存在する。
【０６８９】
ソ−ス・ドレイン領域の底面がシリコン酸化層に接触しているＭＯＳトランジスタにおいては、ソ−ス・ドレイン領域１６，１９の表面の位置は、シリコン基板１１の表面の位置よりも低くなるように設定されている。一方、ソ−ス・ドレイン領域の底面がシリコン酸化層に接触していないＭＯＳトランジスタにおいては、ソ−ス・ドレイン領域１６，１９の表面の位置は、シリコン基板１１の表面の位置と同じになるように設定されている。
【０６９０】
従って、全てのＭＯＳトランジスタのソ−ス・ドレイン領域１６，１９の深さは、例えば、同じ（ｔ４（例えば約０．１５μｍ））か、又はほぼ同じ程度に設定することができる。
【０６９１】
同様に、ｐチャネル型ＭＯＳトランジスタは、ｎ型ウェル領域４０内に形成され、ゲ−ト電極１５及びソ−ス・ドレイン領域１７，２０を有している。ゲ−ト電極１５の直下には、ゲ−ト絶縁膜１４が配置されている。ｐチャネル型ＭＯＳトランジスタは、ソ−ス・ドレイン領域１７，２０の底面がシリコン酸化層１２に接触しているものと接触していないものの２種類存在する。
【０６９２】
ソ−ス・ドレイン領域の底面がシリコン酸化層に接触しているＭＯＳトランジスタにおいては、ソ−ス・ドレイン領域１７，２０の表面の位置は、シリコン基板１１の表面の位置よりも低くなるように設定されている。一方、ソ−ス・ドレイン領域の底面がシリコン酸化層に接触していないＭＯＳトランジスタにおいては、ソ−ス・ドレイン領域１７，２０の表面の位置は、シリコン基板１１の表面の位置と同じになるように設定されている。
【０６９３】
従って、全てのＭＯＳトランジスタのソ−ス・ドレイン領域１７，２０の深さは、例えば、同じ（ｔ４（例えば約０．１５μｍ））か、又はほぼ同じ程度に設定することができる。
【０６９４】
ソ−ス・ドレイン領域がシリコン酸化層１２に接触しているＭＯＳトランジスタにおいて、ソ−ス・ドレイン領域１９，２０上のコンタクトホ−ル２８内には、高融点金属層（例えばタングステン層）５２が満たされている。高融点金属層５２は、バリアメタル５３及び金属配線５４に接続されている。また、ソ−ス・ドレイン領域１９，２０と高融点金属層５２の間には、金属シリサイド層５１が形成されている。
【０６９５】
従って、ソ−ス・ドレイン領域がシリコン酸化層１２に接触しているＭＯＳトランジスタにおいては、コンタクト抵抗の値を十分に低くすることができる。
【０６９６】
また、図９６に示すように、金属シリサイド層５１がソ−ス・ドレイン領域の深い位置まで侵入しても、ソ−ス・ドレイン領域の底部はシリコン酸化層１２に接触しているため、金属シリサイド層５１がソ−ス・ドレイン領域を突き抜けてウェル領域に到達するという事態が生じることはない。つまり、リ−ク電流の発生による電力の消費を防止することができる。
【０６９７】
また、ｐ型ウェル領域３９は、シリコン酸化層１２上の各素子領域に形成される複数のｎチャネル型ＭＯＳトランジスタを有している。従って、ｐ型ウェル領域３９内にｐ＋  型不純物領域３４を設けることにより、ｐ型ウェル領域３９内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０６９８】
同様に、ｎ型ウェル領域４０は、シリコン酸化層１２上の各素子領域に形成される複数のｐチャネル型ＭＯＳトランジスタを有している。従って、ｎ型ウェル領域４０内にｎ＋  型不純物領域３５を設けることにより、ｎ型ウェル領域４０内のＭＯＳトランジスタにバックゲ−トバイアスを与えることができる。
【０６９９】
次に、図９４及び図９５に示す半導体装置の製造方法について説明する。
【０７００】
まず、例えば、加速エネルギ−が約２５０ｋｅＶ、ド−ズ量が約２×１０１８ｃｍ−２の条件のイオン注入法により、周辺回路部ＰＣの所定の領域に酸素イオンを注入する。
【０７０１】
次に、Ｎ２  ガス雰囲気中において、例えば、温度が約１３５０℃、時間が約３０分の条件でアニ−ルを行うと、シリコン基板１１中に、約０．４μｍの厚さを有するプレ−ト状のシリコン酸化層１２が形成される。なお、イオン注入の条件は、シリコン酸化層１２上のシリコン層の厚さが約０．２５μｍとなるように設定されている。
【０７０２】
次に、ＬＯＣＯＳ法により、シリコン酸化層１２上に厚さが約０．２μｍのフィ−ルド酸化膜１３を形成する。フィ−ルド酸化膜１３は、その底面がシリコン酸化層１２に接触しないように形成される。
【０７０３】
イオン注入法により、レジストパタ−ンをマスクにしてボロンをシリコン酸化層１２上のシリコン層に注入し、ｐ型不純物領域３６，３８，３９を形成すると共に、イオン注入法により、レジストパタ−ンをマスクにしてリンをシリコン酸化層１２上のシリコン層に注入し、ｎ型不純物領域３７，４０を形成する。
【０７０４】
次に、ゲ−ト絶縁膜１４、リンを含むポリシリコン膜及びＴＥＯＳ膜３０を順次形成する。レジストパタ−ンをマスクにして、ＴＥＯＳ膜３０及びポリシリコン膜をエッチングすると、ゲ−ト電極１５が形成される。
【０７０５】
イオン注入法により、レジストパタ−ン及びゲ−ト電極１５をマスクにして、ｎチャネル型ＭＯＳトランジスタを形成する領域にリンを注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０７０６】
この後、アニ−ルを行うと、表面濃度が１×１０１８〜１×１０２０ｃｍ−３のｎ−  型不純物領域１６及び低濃度のｐ−  型不純物領域１７が形成される。
【０７０７】
ゲ−ト電極１５の側壁にスペ−サ１８を形成する。また、レジストをマスクにして、メモリセル部ＭＣの全ての不純物領域１６及び周辺回路部ＰＣの一部の不純物領域１６，１７におけるシリコン層を約０．０５μｍエッチングする。その結果、メモリセル部ＭＣの全ての不純物領域１６及び周辺回路部ＰＣの一部の不純物領域１６，１７の表面の位置は、シリコン基板１１の表面の位置よりも約０．０５μｍ低くなる。
【０７０８】
この後、イオン注入法により、レジストパタ−ンをマスクにして、所定の条件で、ｎチャネル型ＭＯＳトランジスタを形成する領域にヒ素を注入する。同様に、イオン注入法により、レジストパタ−ンをマスクにして、所定の条件で、ｐチャネル型ＭＯＳトランジスタを形成する領域にボロンを注入する。
【０７０９】
この後、熱酸化を行うと、表面濃度が１×１０１９〜１×１０２０ｃｍ−３で、深さが約０．２μｍのｎ＋  型のソ−ス・ドレイン領域１９及びｐ＋  型のソ−ス・ドレイン領域２０が同時に形成される。
【０７１０】
この時、メモリセル部の全てのＭＯＳトランジスタ及び周辺回路部の一部のＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０は、シリコン酸化層１２まで達しているが、周辺回路部の他の一部のＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０は、シリコン酸化層１２まで達していない。
【０７１１】
メモリセル部のｎチャネル型ＭＯＳトランジスタのソ−ス領域上に、コンタクトホ−ル３１を形成し、膜厚が約０．２μｍのキャパシタのストレ−ジノ−ド２１を形成する。ストレ−ジノ−ド２１上に、膜厚が約０．０１μｍのキャパシタ絶縁膜（例えば酸化膜と窒化膜の複合膜）２２を形成する。全面に、リンを含む厚さが約０．１μｍのポリシリコン膜を形成する。この後、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のポリシリコンを除去すると、キャパシタのプレ−ト電極２３が形成される。
【０７１２】
全面に、ＢＰＳＧ膜２４を形成する。メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域上のＢＰＳＧ膜２４に、コンタクトホ−ル２５を形成する。ＢＰＳＧ膜２４上に、メモリセル部のｎチャネル型ＭＯＳトランジスタのドレイン領域に接続されるビット線２６を形成する。
【０７１３】
全面に、層間絶縁膜２７を形成する。周辺回路部において、ＭＯＳトランジスタのソ−ス・ドレイン領域１９，２０上のＢＰＳＧ膜２４及び層間絶縁膜２７にコンタクトホ−ル２８を形成する。
【０７１４】
コンタクトホ−ル２８部のソ−ス・ドレイン領域１９，２０上に、金属シリサイド層（例えば、チタンシリサイド層）５１を形成する。なお、金属シリサイド層５１は、メモリセルのキャパシタを形成する前に、ソ−ス・ドレイン領域１９，２０上の全面に形成してもよい。
【０７１５】
この後、選択成長法を用いて、コンタクトホ−ル２８内に高融点金属層（例えば、タングステン層）５２を形成する。層間絶縁膜２７上に、バリアメタル（例えば、チタンと窒化チタンの複合膜）５３及び金属配線（例えば、アルミニウム）５４を形成する。
【０７１６】
この後、さらに層間絶縁膜、金属配線及びパッシベ−ション膜を形成し、パッドを設けると、半導体装置が完成する。
【０７１７】
上記半導体装置及びその製造方法によれば、メモリセル部において、ＭＯＳトランジスタのソ−ス・ドレイン領域の深さが比較的に大きく、かつ、ソ−ス・ドレイン領域の底面はシリコン酸化層に接触している。従って、メモリセル部において、高集積化、低消費電力化、コンタクト抵抗の低減を図ることができる。
【０７１８】
また、シリコン酸化層上の半導体領域の厚さが非常に薄いため、ソフトエラ−が発生し難いＤＲＡＭを提供することができる。
【０７１９】
また、周辺回路部において、ＭＯＳトランジスタは、ウェル領域中に形成されている。従って、周辺回路部において、ＭＯＳトランジスタにバックゲ−トバイアスを印加できる。また、シリコン酸化層に接触しているソ−ス・ドレイン領域上に金属シリサイド層が形成されているため、ＭＯＳトランジスタのコンタクト抵抗が低減できると共にリ−ク電流の発生が防止できる。
【０７２０】
なお、上述の第１乃至第７発明に関わる半導体装置は、ＤＲＡＭを例として説明してきたが、スタティックＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのメモリについても適用できる。
【０７２１】
また、上述の第１乃至第７発明に関わる半導体装置は、メモリ以外の分野における半導体装置（マイクロプロセッサやゲ−トアレイなど）にも適用することができる。
【０７２２】
【発明の効果】
以上、説明したように、本願の第１乃至第７発明に関わる半導体装置によれば、次のような効果を奏する。
【０７２３】
本願の第１発明に関わる半導体装置では、ＳＯＩ基板上に例えばＤＲＡＭを形成しているので、メモリセルのソフトエラ−が発生し難くなる。また、絶縁層上のシリコン層の厚さを薄くし、ＭＯＳトランジスタのソ−ス・ドレイン領域の底面をＳＯＩ基板中の絶縁層に接触させることにより、接合容量の低下によるＭＯＳトランジスタの高速動作化や低消費電力化に貢献できる。また、絶縁層上のシリコン層の厚さを厚くし、ＭＯＳトランジスタのソ−ス・ドレイン領域の底面をＳＯＩ基板中の絶縁層に接触させないことにより、ＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。
【０７２４】
本願の第２発明に関わる半導体装置では、ＳＯＩ基板上に例えばＤＲＡＭを形成し、かつ、メモリセル部においては、シリコン酸化層上のシリコン層の厚さを薄くし、周辺回路部においては、シリコン酸化層上のシリコン層を薄い部分と厚い部分から構成している。
【０７２５】
従って、メモリセル部においては、メモリセルを絶縁層により完全に取り囲むことができるため、高集積化、低消費電力化及びソフトエラ−耐性の向上を図ることができる。
【０７２６】
また、周辺回路部においては、絶縁層により完全に取り囲まれた素子とウェル内に配置された素子をそれぞれ形成できるため、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０７２７】
また、周辺回路部においては、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては接合容量の低減を図ることができると共に、入力保護回路について性能の向上を図ることができる。
【０７２８】
本願の第３発明に関わる半導体装置では、ＳＯＩ基板上に例えばＤＲＡＭを形成し、かつ、メモリセル部においては、シリコン酸化層上のシリコン層の厚さを厚くし、周辺回路部においては、シリコン酸化層上のシリコン層を薄い部分と厚い部分から構成している。
【０７２９】
従って、メモリセル部においては、各々の素子領域を互いに電気的に繋げることが可能になり、メモリセルを構成するＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。
【０７３０】
また、周辺回路部においては、絶縁層により完全に取り囲まれた素子とウェル内に配置された素子をそれぞれ形成できるため、ＭＯＳトランジスタにバックゲ−トバイアスを印加できると共に、バックゲ−トバイアスが必要ないＭＯＳトランジスタについては、接合容量の低減を図ることができる。
【０７３１】
本願の第４発明に関わる半導体装置では、ＳＯＩ基板上に例えばＤＲＡＭを形成し、かつ、素子同士を互いに分離する手段として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いている。従って、シリコン基板上の平坦化を達成できると共に、ＳＯＩ基板の絶縁層上のシリコン層に半導体素子を形成し易くなる。
【０７３２】
本願の第５発明に関わる半導体装置では、第１乃至第４発明に関わるＤＲＡＭにおいて、周辺回路部のＭＯＳトランジスタのソ−ス・ドレイン領域と金属配線との間に金属シリサイド層を形成している。従って、ＭＯＳトランジスタのソ−ス・ドレイン領域と金属配線のコンタクト抵抗が低減できると共に、リ−ク電流も抑えることができる。
【０７３３】
本願の第６発明に関わる半導体装置では、ＳＯＩ基板上に例えばＤＲＡＭを形成し、かつ、周辺回路部のＭＯＳトランジスタのソ−ス・ドレイン領域の深さをメモリセル部のＭＯＳトランジスタのソ−ス・ドレイン領域の深さよりも浅くしている。
【０７３４】
即ち、メモリセル部においては、ソ−ス・ドレイン領域を深くすることができるため、ソ−ス・ドレイン領域の濃度を上げることなく、コンタクト抵抗を下げることができる。また、メモリセルのソ−ス・ドレイン領域の底面をシリコン酸化層に接触させれば、メモリセルを構成するＭＯＳトランジスタの高速動作化及び低消費電力化を達成できる。
【０７３５】
また、メモリセル部において、ＳＯＩ基板の絶縁層上のシリコン層の厚さが薄いため、ソフトエラ−が発生し難くなっている。
【０７３６】
また、メモリセル部において、各々の素子領域が互いに電気的に繋がっているため、メモリセル部のＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。
【０７３７】
また、周辺回路部においても、ＭＯＳトランジスタをウェル領域中に形成することがでるため、周辺回路部のＭＯＳトランジスタにバックゲ−トバイアスを印加することができる。
【０７３８】
本願の第７発明に関わる半導体装置では、第６の発明に関わるＤＲＡＭにおいて、周辺回路部のＭＯＳトランジスタのソ−ス・ドレイン領域と金属配線との間に金属シリサイド層を形成している。従って、ＭＯＳトランジスタのソ−ス・ドレイン領域と金属配線のコンタクト抵抗が低減できると共に、リ−ク電流も抑えることができる。
【図面の簡単な説明】
【図１】本願の第１発明に関わるＤＲＡＭを示す平面図。
【図２】図１のコアブロック１０２の構成を詳細に示す図。
【図３】図１及び図２のＤＲＡＭのメモリセル部を詳細に示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】図１及び図２のＤＲＡＭの周辺回路部を詳細に示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】図３及び図４のＤＲＡＭのソフトエラ−に関して示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】図１及び図２のＤＲＡＭのメモリセル部を詳細に示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】図１及び図２のＤＲＡＭの周辺回路部を詳細に示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】図９及び図１０のＤＲＡＭのソフトエラ−に関して示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】本願の第２発明に関わるＤＲＡＭのメモリセル部を示す平面図。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す平面図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す平面図。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。
【図２１】本願の第２発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図２２】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図２３】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図２４】図２１乃至図２３のＤＲＡＭの製造方法の一工程を示す断面図。
【図２５】図２１乃至図２３のＤＲＡＭの製造方法の一工程を示す断面図。
【図２６】図２１乃至図２３のＤＲＡＭの製造方法の一工程を示す断面図。
【図２７】図２１乃至図２３のＤＲＡＭの製造方法の一工程を示す断面図。
【図２８】本願の第２発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図２９】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図３０】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図３１】図２８乃至図３０のＤＲＡＭの製造方法の一工程を示す断面図。
【図３２】図２８乃至図３０のＤＲＡＭの製造方法の一工程を示す断面図。
【図３３】図２８乃至図３０のＤＲＡＭの製造方法の一工程を示す断面図。
【図３４】図２８乃至図３０のＤＲＡＭの製造方法の一工程を示す断面図。
【図３５】図２８乃至図３０のＤＲＡＭの製造方法の一工程を示す断面図。
【図３６】図２８乃至図３０のＤＲＡＭの製造方法の一工程を示す断面図。
【図３７】本願の第２発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図３８】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図３９】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図４０】図３７乃至図３９のＤＲＡＭの製造方法の一工程を示す断面図。
【図４１】図３７乃至図３９のＤＲＡＭの製造方法の一工程を示す断面図。
【図４２】図３７乃至図３９のＤＲＡＭの製造方法の一工程を示す断面図。
【図４３】図３７乃至図３９のＤＲＡＭの製造方法の一工程を示す断面図。
【図４４】本願の第２発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図４５】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図４６】本願の第２発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図４７】図４４乃至図４６のＤＲＡＭの製造方法の一工程を示す断面図。
【図４８】図４４乃至図４６のＤＲＡＭの製造方法の一工程を示す断面図。
【図４９】図４４乃至図４６のＤＲＡＭの製造方法の一工程を示す断面図。
【図５０】図４４乃至図４６のＤＲＡＭの製造方法の一工程を示す断面図。
【図５１】図４４乃至図４６のＤＲＡＭの製造方法の一工程を示す断面図。
【図５２】図４４乃至図４６のＤＲＡＭの製造方法の一工程を示す断面図。
【図５３】図４４乃至図４６のＤＲＡＭの製造方法の一工程を示す断面図。
【図５４】本願の第３発明に関わるＤＲＡＭを示す平面図。
【図５５】図５４のコアブロック１０２の構成を詳細に示す図。
【図５６】図５４及び図５５のＤＲＡＭのメモリセル部を詳細に示す平面図。
【図５７】図５６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。
【図５８】メモリセル部にバックゲ−トバイアスを印加するしくみを示す図。
【図５９】図５４及び図５５のＤＲＡＭの周辺回路部を詳細に示す平面図。
【図６０】図５９のＬＸ−ＬＸ線に沿う断面図。
【図６１】図５４及び図５５のＤＲＡＭの周辺回路部を詳細に示す平面図。
【図６２】図６１のＬＸＩＩ−ＬＸＩＩ線に沿う断面図。
【図６３】本願の第３発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図６４】本願の第３発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図６５】本願の第３発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図６６】本願の第３発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図６７】本願の第３発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図６８】本願の第３発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図６９】本願の第３発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図７０】本願の第３発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図７１】本願の第４発明に関わるＤＲＡＭを示す平面図。
【図７２】図７１のコアブロック１０２の構成を詳細に示す平面図。
【図７３】図７１及び図７２のＤＲＡＭのメモリセル部を詳細に示す平面図。
【図７４】図７３のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図。
【図７５】図７１及び図７２のＤＲＡＭのメモリセル部を詳細に示す平面図。
【図７６】図７５のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う断面図。
【図７７】図７１及び図７２のＤＲＡＭの周辺回路部を詳細に示す平面図。
【図７８】図７７のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図。
【図７９】図７１及び図７２のＤＲＡＭの周辺回路部を詳細に示す平面図。
【図８０】図７９のＬＸＸＸ−ＬＸＸＸ線に沿う断面図。
【図８１】本願の第５発明に関わるＤＲＡＭの周辺回路部を詳細に示す平面図。
【図８２】図８１のＬＸＸＸＩＩ−ＬＸＸＸＩＩ線に沿う断面図。
【図８３】本願の第６発明に関わるＤＲＡＭを示す平面図。
【図８４】図８３のコアブロック１０２の構成を詳細に示す平面図。
【図８５】図８３及び図８４のＤＲＡＭのメモリセル部を詳細に示す平面図。
【図８６】図８５のＬＸＸＸＶＩ−ＬＸＸＸＶＩ線に沿う断面図。
【図８７】メモリセル部にバックゲ−トバイアスを印加するしくみを示す図。
【図８８】本願の第６発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図８９】図８８のＤＲＡＭの変形例を示す断面図。
【図９０】図８９のＤＲＡＭの欠点を示す断面図。
【図９１】本願の第７発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図９２】本願の第７発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図９３】図９１及び図９２のＤＲＡＭの周辺回路部を詳細に示す断面図。
【図９４】本願の第７発明に関わるＤＲＡＭのメモリセル部と周辺回路部を示す断面図。
【図９５】本願の第７発明に関わるＤＲＡＭの周辺回路部を示す断面図。
【図９６】図９４及び図９５のＤＲＡＭの周辺回路部を詳細に示す断面図。
【図９７】従来のＤＲＡＭのメモリセル部を示す平面図。
【図９８】図９７のＸＣＶＩＩＩ−ＸＣＶＩＩＩ線に沿う断面図。
【図９９】従来のＤＲＡＭの周辺回路部を示す平面図。
【図１００】図９９のＣ−Ｃ線に沿う断面図。
【図１０１】従来の半導体装置のソフトエラ−の発生のメカニズムを示す平面図。
【図１０２】図１０１のＣＩＩ−ＣＩＩ線に沿う断面図。
【符号の説明】
１１                  …ｐ型シリコン基板、
１２，１２ａ          …シリコン酸化層、
１３，１３ａ          …フィ−ルド酸化膜、
１４                  …ゲ−ト絶縁膜、
１５                  …ゲ−ト電極、
１６                  …ｎ−  型不純物領域、
１７                  …ｐ−  型不純物領域、
１８                  …スペ−サ、
１９，２０            …ソ−ス・ドレイン領域、
２１                  …ストレ−ジノ−ド、
２２                  …キャパシタ絶縁膜、
２３                  …プレ−ト電極、
２４                  …層間絶縁膜（ＢＰＳＧ膜）、
２５，２８，３１      …コンタクトホ−ル、
２６                  …ビット線、
２７                  …層間絶縁膜、
２９                  …金属配線、
３０                  …ＴＥＯＳ膜、
３２，３３            …チャネルストップ、
３４                  …ｐ＋  型不純物領域、
３５                  …ｎ＋  型不純物領域、
３６                  …ｐ型半導体層、
３７                  …ｎ型半導体層、
３９                  …ｐ型ウェル領域、
４０                  …ｎ型ウェル領域、
４１                  …ｎ−  型不純物領域、
４２                  …ｎ＋  型不純物領域、
４３                  …シリコン酸化膜、
４４，４５            …酸素イオン、
５０                  …酸化膜、
５１                  …金属シリサイド層、
５２                  …高融点金属層、
５３                  …バリアメタル層、
５４                  …金属配線層。
１０１                  …半導体チップ、
１０２                  …コアブロック、
１０３                  …周辺回路部、
１０４                  …メモリセル部、
１０５                  …ロウデコ−ダ、
１０６                  …カラムデコ−ダ、
１０７                  …センスアンプ、
１０８                  …ＤＱバッファ、
１０９                  …冗長回路、
２０１                  …素子領域、
２０２                  …電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
0003600335.tif 000081
【図８１】
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【図８２】
0003600335.tif 000083
【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
0003600335.tif 000089
【図８９】
0003600335.tif 000090
【図９０】
0003600335.tif 000091
【図９１】
0003600335.tif 000092
【図９２】
0003600335.tif 000093
【図９３】
0003600335.tif 000094
【図９４】
0003600335.tif 000095
【図９５】
0003600335.tif 000096
【図９６】
0003600335.tif 000097
【図９７】
0003600335.tif 000098
【図９８】
0003600335.tif 000099
【図９９】
0003600335.tif 000100
【図１００】
0003600335.tif 000101
【図１０１】
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【図１０２】
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