(57)【特許請求の範囲】
【請求項１】
ＡＤＳＬ伝送システムであって、
ＤＭＴ変調されたデジタル出力を発生するデジタルＤＭＴ発生変調回路と、
前記ＤＭＴ変調されたデジタル出力をＤＭＴアナログ信号に変換するデジタル・アナログ・コンバータと、
前記ＤＭＴアナログ信号をサンプリングして、パルス化された出力信号を出力する離散的パルス発生回路と、
前記離散的パルス発生回路の出力に結合された入力を有し、パルス化され増幅された出力信号を出力する増幅器であって、入力と出力との間にフィードバック・ループを含む増幅器と、
前記パルス化され増幅された出力信号によって駆動される再構成フィルタであって、ＡＤＳＬ通信回線を駆動するのに適切な回線駆動信号を出力する再構成フィルタと、
を備えていることにより、前記デジタル・アナログ・コンバータにおける欠陥が原因で生じるひずみを減少させる回線駆動信号が生じることを特徴とするＡＤＳＬ伝送システム。
【請求項２】
請求項１記載のＡＤＳＬ伝送システムにおいて、前記離散的パルス発生回路は、前記ＤＭＴアナログ信号が実質的に安定した値にとどまる時点で前記ＤＭＴアナログ信号をサンプリングすることを特徴とするＡＤＳＬ伝送システム。
【請求項３】
請求項１記載のＡＤＳＬ伝送システムにおいて、前記ＤＭＴアナログ信号をサンプリングする前記離散的パルス発生回路は、前記増幅器の入力に接続された入力切換型コンデンサを含むことを特徴とするＡＤＳＬ伝送システム。
【請求項４】
請求項３記載のＡＤＳＬ伝送システムにおいて、前記入力切換型コンデンサは、前記デジタル・アナログ・コンバータの出力によって充電され、前記増幅器の入力に放電されることを特徴とするＡＤＳＬ伝送システム。
【請求項５】
請求項３記載のＡＤＳＬ伝送システムにおいて、前記フィードバック・ループは、前記入力切換型コンデンサと実質的に同一であるフィードバック切換型コンデンサを含むことを特徴とするＡＤＳＬ伝送システム。
【請求項６】
請求項３記載のＡＤＳＬ伝送システムにおいて、前記増幅器は、９００ＭＨｚから１．２ＧＨｚまでの間のゲイン帯域幅積を有する演算増幅器を含むことを特徴とするＡＤＳＬ伝送システム。
【請求項７】
ＤＭＴ信号を用いてＡＤＳＬ通信回線を駆動する方法であって、
ＤＭＴ変調されたデジタル出力を作成するステップと、
前記ＤＭＴ変調されたデジタル出力をＤＭＴアナログ信号に変換するステップと、
前記ＤＭＴアナログ信号をサンプリングするステップと、
前記サンプリングされたＤＭＴアナログ信号から離散的パルス出力信号を発生するステップと、
前記サンプリングされたＤＭＴアナログ信号を増幅器の入力に与えるステップと、
前記増幅器の出力を前記増幅器の入力にフィードバックするステップと、
前記増幅器の出力を、ＡＤＳＬ通信回線を駆動するのに適した回線駆動信号を出力する再構成フィルタに与えるステップと、
を含むことを特徴とする方法。
【請求項８】
請求項７記載の方法において、前記ＤＭＴアナログ信号は前記ＤＭＴアナログ信号が実質的に安定した値にとどまる時点でサンプリングされることを特徴とする方法。
【請求項９】
請求項７記載の方法において、前記ＤＭＴアナログ信号は前記増幅器の入力に接続された入力切換型コンデンサを用いてサンプリングされることを特徴とする方法。
【請求項１０】
請求項９記載の方法において、前記増幅器の出力を前記増幅器の入力にフィードバックする前記ステップは、前記入力切換型コンデンサと実質的に同一であるフィードバック切換型コンデンサを用いるステップを含むことを特徴とする方法。
【請求項１１】
再構成フィルタであって、
デジタル・アナログ・コンバータからの出力信号を受け取るように構成された入力と、
前記デジタル・アナログ・コンバータからの出力信号のサンプルを記憶するように動作する入力サンプリング回路と、
パルスを発生する入力パルス発生回路であって、前記パルスのエネルギは前記デジタル・アナログ・コンバータからの出力信号のサンプルによって決定される、入力パルス発生回路と、
前記パルスを受け取る入力と出力信号を提供する出力とを有する増幅器と、
前記増幅器の出力から前記増幅器の入力へのフィードバック・ループと、
を備えていることにより、前記デジタル・アナログ・コンバータにおける欠陥が原因で生じるひずみを減少させる出力信号が生じることを特徴とする再構成フィルタ。
【請求項１２】
請求項１１記載の再構成フィルタにおいて、前記フィードバック・ループは、前記入力サンプリング回路と実質的に同じフィードバック・ループ・サンプリング回路と、前記入力パルス発生回路と実質的に同じフィードバック・ループ・パルス発生回路とを含んでいることを特徴とする再構成フィルタ。
【請求項１３】
請求項１１記載の再構成フィルタにおいて、この再構成フィルタは、ＡＤＳＬ通信回線を駆動するのに用いられることを特徴とする再構成フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ドループ・フリーな疑似連続再構成フィルタ・インターフェースに関する。更に詳しくは、デジタル・アナログ・コンバータ（ＤＡＣ）の出力を再サンプリングして、スルーイング（ｓｌｅｗｉｎｇ）、グリッチング（ｇｌｉｔｃｈｉｎｇ）、ドループなどの、ＤＡＣの出力における問題点を解消する再構成フィルタ・インターフェースが開示されている。
【０００２】
【従来の技術】
非同期デジタル・サブスクライバ・ライン（ＡＤＳＬ）技術は、既存の電話回線を介して高速のデジタル・データを搬送するために用いられる。その際に、電話回線を修正することは必要ない。離散的マルチトーン（ＤＭＴ）と称される変調方式により、高速デジタル・データの伝送が可能になる。ＡＤＳＬによれば、中央局から遠隔地のサブスクライバ（加入者）までのダウンストリーム（下り）方向の伝送では大きな帯域幅（１．１０４ＭＨｚ）が、遠隔地のサブスクライバから中央局までのアップストリーム（上り）方向の伝送ではそれよりも小さな帯域幅（１３８ｋＨｚ）が、可能になる。ＡＤＳＬシステムに関する説明は、ＡＤＳＬ標準ＩＴＵ−ｇ．９９２．１及びＩＴＵ−ｇ．９９２．２に記載がある。これらは、本出願において援用する。
【０００３】
図１Ａには、ＡＤＳＬシステムのアーキテクチャが図解されている。デジタル・ネットワーク１００は、ＡＤＳＬ回線を介してダウンストリームに送られるデータを提供する。このデータは、中央局（ＡＴＵ−Ｃ）１０２におけるＡＤＳＬトランシーバ・ユニットまで運ばれる。ＡＴＵ−Ｃは、ＤＭＴ方式を用いて、ダウンストリームに伝送するデータを変調する。ＡＴＵ−Ｃは、アナログ信号を用いて回線１０４を駆動する。回線１０４は、公衆切換型電話ネットワーク（ＰＳＴＮ）１０６の一部である電話回線１１０にスプリッタ１０８によって接続される。ＡＴＵ−Ｃは、また、回線１０４を介してアップストリームに伝送されるデータを受信する。
【０００４】
受信者側では、スプリッタ１２０は、メッセージ通信サービス（ＭＴＳ）１２２（標準的な古い電話サービス（ＰＯＴＳ）とも称される）と遠隔ユニット（ＡＴＵ−Ｒ）１２４のためのＡＤＳＬトランシーバ・ユニット回線との間の回線１１０上で、信号を分割する。ＡＴＵ−Ｒ１２４は、バス１２６によって、１つ又は複数のサービス・モジュール（ＳＭ）１２８に接続されている。ＡＴＵ−Ｒは、ダウンストリーム方向にＡＴＵ−Ｃによって伝送されるデータを復調し、アップストリーム方向にデータを伝送する。
【０００５】
図１Ｂは、ＡＤＳＬシステムの伝送経路を図解するブロック図である。この伝送経路は、アップストリーム又はダウンストリーム方向のいずれかでありうる。エンコーダ１５０は、デジタル・データをＤＡＣ１５２に送る。ＤＡＣ１５２のアナログ出力は、ＡＤＳＬ回線上を伝送されるＡＤＳＬ変調された信号を表す。しかし、ＤＡＣは、適切なライン・ドライバではない。というのは、ＤＡＣは十分な電力出力を有していないのが一般的であるし、ＤＡＣの出力は、実現可能なアナログＤＡＣのゼロ・オーダーを保持する性質（ｚｅｒｏ ｏｒｄｅｒ ｈｏｌｄ ｎａｔｕｒｅ）によって生じるスプリアスで帯域外の高調波を大量に含むからである。ライン・ドライバ増幅器１５３は電力駆動能力を向上させるのに用いられ、再構成フィルタ１５４は帯域外の高調波を減少させる又は除去する。ＤＡＣの出力は再構成フィルタ１５４に向けられ、再構成フィルタ１５４の出力はライン・ドライバ増幅器１５３に向けられる。再構成フィルタ１５４は、ＤＡＣの階段状の出力からの信号を再構成して、ＡＤＳＬ回線１５６を駆動する。このように、ＡＤＳＬ回線１５６を駆動する信号は、まず、エンコーダ１５０によってデジタル的に発生される。ＤＡＣ１５２は、デジタル信号をアナログ信号に変換し、再構成フィルタ１５４は、ライン・ドライバを駆動する。ライン・ドライバは、信号をライン自体に向ける。
【０００６】
再構成フィルタ１５４の性能は重要である。というのは、再構成フィルタ１５４がなければ、ＡＤＳＬ送信機の出力は、広いスペクトルにわたる残存高調エネルギを含み、ＦＣＣの規則に違反する可能性が高く、また、帯域スペクトルの形状に関して適切に定義されないことになるからである。更に、ライン上に高周波のグリッチングやスルー・エネルギが少しでも存在すると、信号に更なるひずみを与えたり、信号が変形される可能性がある。
【０００７】
図２は、典型的な再構成フィルタの基本構造を図解するブロック図である。ＤＡＣ２００の出力は、入力抵抗２０２とフィードバック抵抗２０４とコンデンサ２０６とを含むローパス回路として構成された増幅器２０１に入力される。このローパス構成では、ノード２１０における増幅器の出力は、増幅器２０１の設計上の限度内でＤＡＣの出力の低周波のコンテンツだけに従う傾向があり、それによって、信号の再構成を達成している。
【０００８】
デジタル・アナログ・コンバータの出力が上述したように連続時間の態様で関連する再構成フィルタに直接にインターフェースされると、ＤＡＣがその性質上離散時間的であるという事実に起因していくつかの問題点が生じる。第１に、グリッチング又はスルーイングひずみなど、ＤＡＣで過渡的に生じる非線形な設定は、どのような形式も、ライン出力における構成フィルタによって再生される。グリッチング３２０及びスルーイング３１０は、図３Ｂに図解されている。また、ＤＡＣ出力がゼロ・オーダー保持波形であるという事実の結果として、出力帯域の全体に周波数に依存するドループが生じ、そのために、ＤＡＣに先立つデジタル処理において、又は、アナログ・フィルタ自体において、ｘ／ｓｉｎ（ｘ）の形式の何らかの補正が必要となる。典型的には、このような補正は、速度及び複雑さの両方を犠牲にする。
【０００９】
デジタル・アナログ・コンバータの出力を再構成フィルタに与えることの結果として生じるスルーイング、グリッチング及びドループに起因する問題点を除去できるシステムを設計できるのであれば、それは望ましいことであろう。
【００１０】
【発明の概要】
従って、デジタル・アナログ・コンバータの出力からのスルーイング、グリッチング及びドループが原因となって生じる問題点を、疑似連続であるフィルタを提供することによって解消するシステムが開示される。このようなフィルタは、性質上、離散的な時間及び連続的な時間の両方として同時に考慮することができる。ＤＡＣの出力をある１つの時点で再サンプリングするフィルタ入力が開示される。この時点はＤＡＣの出力がその所望のレベルに安定する時点であるように選択されるので、スルーイング及びグリッチングの問題は解消される。次に、再サンプリングされたＤＡＣの出力は、そのフィルタ自体の中の演算増幅器を用いることによって連続時間に入力され、電荷移動（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ）が強制される。フィルタ増幅器の帯域幅が十分である場合には、この移動は、再サンプリング・レートとの関係では、ほとんど瞬間的である。従って、フィルタには、ゼロ・オーダー保持信号ではなく、再サンプリングされたＤＡＣ出力にそれぞれのウェイトが比例している一連のインパルスが与えられる。その結果、全体としてドループ・フリーの出力が得られる。
【００１１】
ある実施例では、ＡＤＳＬ伝送システムが開示される。このシステムは、ＤＭＴ変調されたデジタル出力を発生するデジタルＤＭＴ発生変調回路を含む。デジタル・アナログ・コンバータが、ＤＭＴ変調されたデジタル出力をＤＭＴアナログ信号に変換する。離散的パルス発生回路が、ＤＭＴアナログ信号をサンプリングしてパルス化された出力信号を出力する。再構成フィルタが、パルス化された出力信号によって駆動される。再構成フィルタは、ＡＤＳＬ伝送回線を駆動するのに適した回線駆動信号を出力し、それによって、デジタル・アナログ・コンバータにおける欠陥が原因で生じるひずみを減少させる又は除去する回線駆動信号が、与えられる。
【００１２】
別の実施例では、ＤＭＴ信号を用いてＡＤＳＬ伝送回線を駆動する方法が開示される。この方法は、ＤＭＴ変調されたデジタル出力を作成するステップと、ＤＭＴ変調されたデジタル出力をＤＭＴアナログ信号に変換するステップとを含む。このＤＭＴサンプリングされたアナログ信号はサンプリングされる。サンプリングされたＤＭＴアナログ信号からは、離散的パルス出力信号が発生される。この離散的パルス出力信号は、再構成フィルタに入力される。再構成フィルタは、ＡＤＳＬ伝送回線を駆動するのに適した回線駆動信号を出力する。
【００１３】
更に別の実施例では、再構成フィルタが開示される。その入力は、デジタル・アナログ・コンバータからの出力信号を受け取るように構成される。入力サンプリング回路は、デジタル・アナログ・コンバータからの出力信号のサンプルを記憶するように動作する。入力パルス発生スイッチがパルスを発生するが、そのパルスのエネルギは、デジタル・アナログ・コンバータからの出力信号のサンプルによって決定される。増幅器が、増幅器入力においてパルスを受け取り、増幅器出力において出力信号を提供し、それによって、アナログ・デジタル・コンバータにおける欠陥が原因で生じるひずみを減少させる出力信号が与えられる。
【００１４】
本発明の上述した及びそれ以外の特徴及び効果は、本発明に関する以下の明細書と本発明の原理を実例によって図解している添付の図面とにおいて、より詳細に論じられる。
【００１５】
【発明の実施の形態】
本発明は、以下の詳細な説明を添付の図面を参照しながら読めば、容易に理解できるはずである。添付の図面においては、同じ構成を示す際には同じ参照番号が用いられている。
【００１６】
ここで、本発明の好適実施例を詳細にわたって参照する。好適実施例の一例が、添付の図面に図解されている。本発明は、この好適実施例との関係で説明されるのであるが、それは、本発明を１つの好適実施例に限定することを意図するものではないことを理解してほしい。そうではなく、代替例、修正及び均等物を、冒頭の特許請求の範囲が定義している本発明の精神及び範囲に含まれ得るものとして、カバーすることが意図されている。以下の説明では、多数の特定の詳細が、本発明に関する完全な理解を提供するという目的のために与えられている。しかし、本発明は、これらの特定の詳細の幾つか又はすべてが欠けていても、実現することができる。それ以外の箇所でも、周知のプロセス動作の詳細が記載されていない場合があるが、これは、本発明を不必要に曖昧にしないためである。
【００１７】
以下では、ドループ・フリーの再構成フィルタがどのように設計されどのように使用されれば従来よりも優れたＡＤＳＬ伝送信号が得られるのかを、詳細に説明する。開示されている再構成フィルタは、他の応用例において用いられているＤＡＣからの出力信号を再構成するためにも有用であることを理解してほしい。ＤＡＣは、一般に、適切に動作するためには、ある種の再構成フィルタを必要とする。ここに説明される再構成フィルタは、開示されている設計によって達成可能なパフォーマンスを要求する任意の応用例で有用である。
【００１８】
図３Ａは、理想化されたＤＡＣの出力を図解するグラフである。出力は、１／ｔの周波数でＤＡＣから周期的に出力されるデルタ関数で構成される。理想的には、パルスは可能な限り短く、各パルスにおけるエネルギはＤＡＣによって出力されるアナログ信号値に比例する。
【００１９】
図３Ｂは、現実のＤＡＣの出力を図解するグラフであり、スルーイングやグリッチングを含むゼロ・オーダー保持信号（ｚｅｒｏ ｏｒｄｅｒ ｈｅｌｄ ｓｉｇｎａｌ）が図解されている。スルーイングは、ＤＡＣの出力を作成するのに用いられる増幅器が出力を所望の電圧まで上昇させるのに十分なゲインを有しないときに生じる。スルーイングは、出力３１０の直線部分によって示されている。スルーイングが特に問題であるのは、出力に望ましくない影響を与える非線形な効果だからである。スルーイングに加え、３２０にはグリッチングが示されている。グリッチングは、ＤＡＣの出力を形成するアナログ「ウェイト」（これは、電圧又は電流として表現されうる）が同時に与えられないときに生じる。例えば、先のＤＡＣの入力が（バイナリで）０１１１１１であり、次の入力が１０００００であると仮定する。インクリメントは非常に小さいのであるが、そのために、すべてのビット（従って、すべてのアナログ・ウェイト）がトグルしようとすることになる。不均一な伝搬遅延などの回路への効果のために、０１１１１１から１０００００への変化は、実際には、０１１１１１−０１１０１０−１０１０１０−１０００００のように進むことがある。中間の２つの値が、エラーを含むＤＡＣの出力を表している。このエラー事象すなわち「グリッチ」は、寿命が短いのではあるが、それでも、何らかの形態のスプリアスな信号エネルギを生じさせ、ＤＡＣの出力を混乱させる。
【００２０】
図３Ｃは、再サンプリングがなされ電流パルスに変換された後のＤＡＣの出力をプロットしたものである。本発明のある実施例では、ＤＡＣの出力はスイッチングされてサンプリング・コンデンサに与えられ、サンプリング・コンデンサはその出力をある時点でサンプリングする。再サンプリングされたＤＡＣの出力は、次に、再構成フィルタに入力される。好ましくは、ＤＡＣの出力が所望の電圧に安定する時点が選択される。図解されている実施例では、ＤＡＣの出力は、ＤＡＣの出力が変化を開始した時点から２／３ｔの時点でサンプリングされる様子が示されている。従って、サンプリング・クロック信号は、ＤＡＣのクロックから、周期の２／３だけ位相がずれている。しかし、他の実施例では、サンプリング・コンデンサのクロック・スイッチがＤＡＣの出力に対して位相がずれている量は、異なっている場合がある。好ましくは、サンプリングの時は、ＤＡＣの出力が変化する直前に実現可能な限り近接するように設定される。これにより、ＤＡＣが安定するための時間を最大にすることができ、よって、サンプリングされる最終的なＤＡＣの値の精度を最大化することができる。
【００２１】
ＤＡＣの出力をＤＡＣが正しい電圧に安定した時点でサンプリングすることよって、グリッチング及びスルーイングの問題は解消される。また、コンデンサに記憶されたサンプリングされた信号は、ローパス・フィルタ構造（図４Ｂでは、φ２での立上りエッジとして示されている）の中に送られるときに、電流のインパルスとして有効に「ダンプイン」される。ただし、増幅器４１０の大域幅がサンプリング・レートよりもはるかに高いことが仮定されている。これによりドループが除去される。ドループ（ｄｒｏｏｐ）とは、再構成フィルタへの入力がＤＡＣからの出力の場合のようにゼロ・オーダー保持信号であるときに、フィルタの出力が高周波で減衰される傾向である。
【００２２】
ＤＡＣ又は増幅器の出力のグリッチング及びスルーイングを除去するために、多くの努力がなされてきた。これらの効果を著しく縮小させたＤＡＣは、入手可能である。しかし、そのようなＤＡＣは高価であり、高周波で動作するように設計されている場合には、特にそうである。この出願において開示されている再構成フィルタは、グリッチング及びスルーイングを縮小させる特別なＤＡＣを用いることを不要にする。というのは、この再構成フィルタは、グリッチング／スルーイング事象の間は、ＤＡＣから切り離されているからである。ＤＡＣ出力をサンプリングすることによって、ＤＡＣにおけるグリッチング及びスルーイングの効果を、より効率的に除去することができ、ゼロ・オーダー保持ドループ効果は、高価なｘ／ｓｉｎｘによる補正を必要とすることなく除去される。このようにして、開示されている再サンプリング・ネットワークは、グリッチング及びスルーイングの問題を緩和するだけでなく、最も著しいこととして、ドループの補償を提供する。また、再サンプリング・ネットワークは再構成フィルタの一部であるから、グリッチング、スルーイング及びドループは、すべて、従来技術の場合のように別個の回路を用いるのではなく、再構成フィルタによって、緩和されるのである。ここに開示されている一体化された解決策では、他の技術と比較して、電力及び面積の消費が少ない。
【００２３】
図４Ａは、ＤＡＣ４００の出力をサンプリングする再構成フィルタのブロック図である。ＤＡＣ４００は、複数ビットを用いてこのＤＡＣに入力されるデジタル値に対応するアナログ値を出力する。ＤＡＣ４００は、サンプリング・スイッチ４０２によってサンプリング・コンデンサ４０６に接続されている。サンプリング・スイッチ４０２が閉じられると、このＤＡＣの出力はサンプリング・コンデンサ４０６に接続され、入力スイッチ４０４が開く。サンプリング・スイッチ４０２が開くと、入力スイッチ４０４が閉じる。サンプリング・スイッチ４０２が閉じている周期は、ＤＡＣ４００がその現在の所望の出力レベルに安定するときに生じるように選択される。ＤＡＣのクロックとこれら２つのスイッチの関連する状態とを図解するタイミング図は、図４Ｂに与えられている。
【００２４】
サンプリングの時（図４Ｂでは、スイッチ４０２によって定義される）は、可能な限りＤＡＣの変化エッジに近接すべきである。特に、図４Ｂに示されているように、ＤＡＣは、ＤＡＣ＿ＣＬＯＣＫの立下りエッジにおいて変化する。φ１の立下りエッジは、再構成フィルタへの再サンプリング時を定義する。これは、ＤＡＣ＿ＣＬＯＣＫの立下りエッジの少なくとも０．５から１ナノ秒前であるべきである（図４Ｂでは矢印によって示されている）。しかし、ＤＡＣが安定化する際のパフォーマンスによって制限され、これよりもかなり早くなる場合もある。
【００２５】
このサンプリング入力構成が用いられると、入力スイッチ４０４が閉じているときに増幅器４１０に与えられる入力は、サンプリング・コンデンサ４０６の放電によって生じる幅の狭い電流パルスである。増幅器４１０は、フィードバック抵抗４１２及び４１４を備えたローパス・フィルタとして構成されている。ノード４２０における増幅器の出力は、ＤＡＣ出力の所望の低周波成分だけを含む。特に、ωＣ＝１／（ＲＣ）よりも上の成分はすべてフィルタリングによって除去され、再構成が実行される。
【００２６】
このように、連続時間再構成フィルタ回路は、離散時間入力に接続される。サンプリングされた離散入力は、ＤＡＣ４００におけるグリッチング又はスルーイングに起因するひずみを含まない。
【００２７】
図４Ｂは、サンプリング・スイッチ、入力スイッチ及びＤＡＣの間のタイミング関係を図解するタイミング図である。ＤＡＣは、ＤＡＣ＿ＣＬＯＣＫ信号４３０の立下りエッジにおいて変化する。また、タイミング図４３２は、サンプリング・スイッチφ１の状態に対して示されている。スイッチは、ＤＡＣの出力がその目標値に向かって安定化している周期の間、閉じている。更に、タイミング図４３４は、入力スイッチφ２に対して示されている。入力スイッチはサンプリング・スイッチが開いた直後に閉じ、入力スイッチはサンプリング・スイッチが閉じる直前に開く。入力スイッチ４０４が閉じると、完全なインパルスの近似値である電流のインパルスが、ローパス・フィルタに与えられる。増幅器４１０に関する負のフィードバックによって、元々ＣＳにあった電荷が、抵抗４１２とコンデンサ４１４とを含むフィードバックＲＣネットワークの中に、増幅器４１０の単位利得帯域幅に比例するレートで強制的に与えられる。
【００２８】
図４Ａに示されている回路は、ＤＡＣにおけるグリッチング及びスルーイングの影響を出力信号から取り除くことに成功し、更に、高周波ドループの問題も解決する。これは、ゼロ・オーダー保持信号を再構成フィルタに与えるのではなく、ＤＡＣの出力に比例する電流のインパルスがフィルタに与えられるからである。ゼロ・オーダー保持信号がないから、従来の帯域内ｓｉｎｘ／ｘドループが存在しない。その代わりに、ひずみを含むＤＡＣの出力が再サンプリングされ、ゼロ・オーダー保持信号をＤＡＣの出力に比例するインパルスに変換することによって、ｓｉｎｘ／ｘの項が除去される。このシステムからの典型的な出力が、図６に示されている。
【００２９】
実現可能なＤＡＣのゼロ・オーダー保持出力スペクトルは、付随するドループひずみと共に、数式１に与えられている。増幅器４１０への入力電流は、数式２に与えられている。ドループの項は、サンプリング動作によって除去されている。再サンプリングされドループ・フリーである最終的な出力は、数式３に与えられている。
【００３０】
【数１】
0003553545.tif 000002
【００３１】
【数２】
0003553545.tif 000003
【００３２】
【数３】
0003553545.tif 000004
【００３３】
図４Ａに示されている回路のゲインは、フィードバック抵抗４１２とサンプリング・コンデンサのサイズとに依存することに注意すべきである。回路が作られる際には、抵抗４１２の値は、与えられた製造公差の範囲内で変動することができる。同様に、サンプリング・コンデンサのキャパシタンスもまた公差の範囲内で変動する。フィードバック抵抗の変動は、一般に、サンプリング・コンデンサの変動とは独立である。結果として、回路のゲインも同様に変動する可能性がある。しかし、これは好ましくない。ＤＡＣへのデジタル入力が結果的に未知のアナログ出力レベルを生じてしまうことになるからである。ゲインの精度が重要性をもつような応用例（例えば、ＡＤＳＬなどの通信への応用）では、この変動可能性を取り除くことが特に重要である。レーザ・トリミングなどの従来の技術は、高価であるのが一般的なので、望ましくない。
【００３４】
再構成フィルタの出力のゲインは、ＤＡＣの出力をサンプリングするのに用いられる切換型コンデンサ（スイッチ・キャパシタ、ｓｗｉｔｃｈｅｄ ｃａｐａｃｉｔｏｒ）ネットワークを反射（ｍｉｒｒｏｒ）する切換型コンデンサ・ネットワークをフィードバック抵抗の代わりに用いることによって、製造される回路における精度を高めることができる。これは、図４Ｄに図解されている。
【００３５】
図４Ｃは、切換型コンデンサ入力技術を用いた若干複雑な再構成フィルタを図解するブロック図である。図４Ａの１つの増幅器４１０とコンデンサ４１４とが、バイクオッド（ｂｉｑｕａｄ）構造４５８によって置き換えられている。図４Ａの場合のように、ＤＡＣ４５０は、サンプリング・スイッチ４５２に信号を出力する。サンプリング・スイッチ４５２が閉じているときには、ＤＡＣ４５０の出力は、サンプリング・コンデンサ４５６に接続される。入力スイッチ４５４は、サンプリング・コンデンサ４５６の出力をバイクオッド４５８に接続する。バイクオッド４５８は、ローパス・フィルタとして構成されている。ある実施例では、Ｔｏｗ−Ｔｈｏｍａｓ型のローパス・バイクオッド構造が用いられる。再構成フィルタの出力は、ノード４６６において与えられる。図４Ｃに示されている回路のゲインは、フィードバック抵抗４５９とサンプリング・コンデンサ４５６のサイズとに依存する。ＤＡＣのクロックに対するスイッチのタイミングは、図４Ｂに示されたものと同じである。
【００３６】
図４は、別の実施例を図解しているブロック図であり、この場合は、フィードバック抵抗が、ＤＡＣの出力をサンプリングするのに用いられる切換型コンデンサ・ネットワークを反射する切換型コンデンサ・ネットワークによって置き換えられている。フィードバック抵抗の代わりに、バイクオッド４５８のフィードバック・ループは、第１のフィードバック・スイッチ４６０と第２のフィードバック・スイッチ４６２とを含み、更に、サンプリング・コンデンサ４５６とサイズが同じフィードバック・コンデンサ４６４を含む。再構成フィルタの出力は、ノード４６６において与えられる。また、ＤＡＣのクロックに対するスイッチのタイミングは、図４Ｂに示されたものと同じである。
【００３７】
図４Ｃに示されている再構成フィルタの出力は、次の数式４によって記述される。
【００３８】
【数４】
0003553545.tif 000005
【００３９】
より一般的な実施例では、Ｈ（ｊω）は、フィードバック・スイッチがそれを回るように配置されている構造の伝達関数である。切換型コンデンサのフィードバック・ループが図４Ｄに示されているように用いられるときには、再構成フィルタのゲインは、製造プロセスにおける変動にも拘わらず、一定に維持される。入力サンプリング回路における変動が、フィードバック・ループにおいて複製されるのである。
【００４０】
以上で述べた実施例では、再構成フィルタは、１つの増幅器又は２つの増幅器からなる構造を有しているものとして示されている。他の実施例では、再構成フィルタは、複数の増幅器と複数の回路とからなるより複雑な構成を有している。しかし、図示されている再構成フィルタを考察するには、切換型コンデンサ入力回路の長所を示せばそれで十分である。ここで与えられている例は、本発明を理解するという目的のためのものであって、制限的であると考えるべきではない。
【００４１】
再構成フィルタにおいて用いられる１つ又は複数の増幅器を選択する際には、その増幅器のＤＣゲインが低いバイアスでも、大きなゲイン帯域幅積（ｇａｉｎ ｂａｎｄｗｉｄｔｈ ｐｒｏｄｕｃｔ）を有する増幅器を選択することができる。一般に、高いＤＣゲインを有する増幅器は、安定性に関する理由から、より低いゲイン帯域幅を有する傾向があり、帯域幅は、ゲインが増加するよりも速く減少する。これは、図５に図解されている。図５は、大きなＤＣゲインを有する増幅器に対するボーデ・プロット（Ｂｏｄｅ ｐｌｏｔ）５００を図解している。また、ゲインがより小さく、しかし、プロット５００によって記述される増幅器よりは大きなゲイン帯域幅を有する増幅器に対するプロット５０２も示されている。この再構成フィルタでは、ＤＣゲインは、連続時間ゲインの精度要件（典型的には、０．１％）が満たされれる限度まで、ゲイン帯域幅を増加させるために、減少させることができる。
【００４２】
本発明のある実施例では、９００ＭＨｚから１．２ＧＨｚまでのゲイン帯域幅積を有する増幅器が用いられる。連続時間精度要件が満たされる限り、ＤＣゲインの減少は、問題にならない。しかし、ゲイン帯域幅が増加すると、入力スイッチが閉じているときの電荷移動のインパルス状の振る舞いが向上し、これは、本出願にとっては重要である。
【００４３】
図６Ａないし図６Ｃは、本発明がドループ・フリー構造を実現する方法を図解しているグラフである。図６Ａでは、ＤＡＣの出力スペクトルが、ゼロ・オーダー保持信号の固有のドループと共に、示されている。図６Ｂは、入力スイッチを介して再構成フィルタに与えられる電流のスペクトルを示しており、ドループが除去されたことが示されている。最後に、図６Ｃは、再構成フィルタの出力を図解しているが、ローパス・フィルタを通過し、望まないより周波数の高いイメージが除去されたものである。この出力は、明らかにドループ・フリーであり、再サンプリング・プロセスによって、出力信号におけるスルーイングやグリッチングは、それらがどのような形態でものであってもすべて除去されている。
【００４４】
以上で、ＡＤＳＬラインの変調のためにＤＡＣの出力を再構成し、ドループ、グリッチング及びスルーイングが原因で生じる問題を除去するシステムが開示された。開示されているシステムはＡＤＳＬ信号を出力しＡＤＳＬラインを変調するのに用いられるが、サンプリングされた入力方式は、他の応用例においてＤＡＣからの信号を再構成するのにも有用であることを認識してほしい。更に、再構成フィルタの増幅器のフィードバック・ループにおける入力サンプリング回路の再生は、再構成フィルタのゲイン公差が厳格であるような他の応用例でも有用であろう。
【００４５】
ここで説明されたシステムは特にＡＤＳＬライン上を送られるデータ信号を発生する目的で用いられているが、再構成フィルタからデジタル・アナログ・コンバータへの結合に関する開示されている方法は、デジタル・アナログ・コンバータが出力を駆動する信号を発生するのに用いられるような他の場合にも応用できることを理解すべきである。
【００４６】
以上では本発明を明瞭な理解を目的として詳細にわたって説明したが、冒頭の特許請求の範囲によって決定される範囲内で変更や修正が可能であることは明らかであろう。本発明のプロセス及び装置を共に実現する方法は他にも多くあることに注意すべきである。従って、ここで説明した実施例は、例示的であって限定的ではなく、本発明は、ここで与えた詳細には限定されず、冒頭の特許請求の範囲による範囲及び均等に含まれるように修正することが可能である。
【図面の簡単な説明】
【図１】図１Ａ及び図１Ｂから構成される。図１Ａは、ＡＤＳＬシステムのアーキテクチャを図解している。図１Ｂは、ＡＤＳＬシステムの伝送経路を図解するブロック図である。
【図２】典型的な再構成フィルタの基本構造を図解するブロック図である。
【図３】図３Ａ、図３Ｂ及び図３Ｃから構成される。図３Ａは、理想化されたＤＡＣ出力を図解するグラフである。図３Ｂは、スルーイング及びグリッチングを含むゼロ・オーダー保持信号を図解する実際のＤＡＣ出力を図解するグラフである。図３Ｃは、再サンプリングされた後のＤＡＣの出力のプロットである。
【図４】図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄから構成される。図４Ａは、ＤＡＣの出力をサンプリングする再構成フィルタのブロック図である。図４Ｂは、サンプリング・スイッチ、入力スイッチ及びＤＡＣの間のタイミング関係を図解するタイミング図である。図４Ｃは、切換型コンデンサ入力技術を用いたいくぶん複雑な再構成フィルタを図解するブロック図である。図４Ｄは、別の実施例を図解するブロック図であり、フィードバック抵抗の代わりに、ＤＡＣの出力をサンプリングするのに用いられる切換型コンデンサ・ネットワークを反射する切換型コンデンサ・ネットワークが用いられている。
【図５】大きなＤＣゲインを有する増幅器に対するボーデ・プロット５００を図解している。
【図６】図６Ａ、図６Ｂ及び図６Ｃから構成される。これらは、本発明がドループ・フリーな構造を実現する方法を図解するグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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