【手続補正書】
【提出日】平成29年2月9日(2017.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つのマルチモード基数２Ｘのバタフライベクトル処理回路を装備するように構成されたベクトル処理エンジン（ＶＰＥ）であって、前記ベクトル処理エンジンは下記を備える、
少なくとも１つの乗算ベクトル処理段階であって、
複数の入力データパスの中の第１の入力データパスから、複数の基数ベクトルデータ入力のサンプルセットからの基数ベクトルデータ入力のサンプルセットを受け取り、
前記少なくとも１つの乗算ベクトル処理段階によって実行される基数バタフライベクトル命令に従って、プログラマブルな乗算データパス構成に基づいて複数の乗算出力データパスにおいて基数ベクトル乗算出力のサンプルセットを与えるように、前記基数ベクトルデータ入力のサンプルセットを回転因子成分と乗算する、
ように構成された少なくとも１つの乗算器ブロックを備える乗算ベクトル処理段階と、
複数の累算器ブロックを備える少なくとも１つの累算ベクトル処理段階であって、前記複数の累算器ブロックの中の各累算器ブロックは、
累算器プログラマブルな累算器データパス構成に基づいて、前記複数の乗算出力データパスの中の乗算出力データパスから複数の基数ベクトル乗算出力のサンプルセットを受け取り、
前記累算器プログラマブルな累算器データパス構成に基づいて、基数ベクトル累算結果のサンプルセットを与えるように、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットを累算し、
複数の出力データパスの中の出力データパスにおいて前記基数ベクトル累算結果のサンプルセットを与えるように構成される、
前記累算ベクトル処理段階と、
前記複数の累算器ブロックの各々から前記複数の基数ベクトル累算結果のサンプルセットを受け取るように構成された出力処理段階
ここにおいて、前記複数の乗算出力データパスは、前記少なくとも１つのマルチモード基数２Ｘのバタフライベクトル処理回路を形成するために、少なくとも１つの乗算器ブロックを前記複数の累算器ブロックと融合するようにプログラマブルである。
【請求項２】
前記基数バタフライベクトル命令についての基数バタフライ結果を与えるように、前記複数の基数ベクトル累算結果のサンプルセットを加えるように構成された少なくとも１つの加算器をさらに備える、請求項１に記載のＶＰＥ。
【請求項３】
前記回転因子成分が「ｅ」である、請求項１に記載のＶＰＥ。
【請求項４】
前記複数の累算器ブロックの中の各累算器ブロックは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて前記受け取られた複数の基数ベクトル乗算出力のサンプルセットに回転因子入力を適用するようにさらに構成され、
前記複数の累算器ブロックの中の各累算器ブロックは、好ましくは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいてマイナス１（−１）の前記回転因子入力を適用するように、前記複数の基数ベクトル乗算出力のサンプルセットの中の受け取られた基数ベクトル乗算出力のサンプルセットを否定するように構成された否定回路をさらに備える、請求項１に記載のＶＰＥ。
【請求項５】
前記複数の累算器ブロックの中の各累算器ブロックは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、「−ｊ」の前記回転因子入力を適用するように、前記否定された基数ベクトル乗算出力のサンプルセットを、否定された複素基数ベクトル乗算出力のサンプルセットに変換するように構成されたスワップ回路をさらに備える、請求項４に記載のＶＰＥ。
【請求項６】
前記複数の累算器ブロックの中の各累算器ブロックは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、「ｊ」の前記回転因子入力を適用するように、前記複数の基数ベクトル乗算出力のサンプルセットの中の受け取られた基数ベクトル乗算出力のサンプルセットを複素基数ベクトル乗算出力のサンプルセットに変換するように構成されたスワップ回路をさらに備え、および／または、前記複数の累算器ブロックの中の各累算器ブロックは、基数２のバタフライベクトル命令に従って構成された各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、基数２のバタフライ回転因子入力として、前記回転因子入力を前記受け取られた複数の基数ベクトル乗算出力のサンプルセットに適用するように構成される、請求項４に記載のＶＰＥ。
【請求項７】
前記複数の累算器ブロックの中の各累算器ブロックは、基数４のバタフライベクトル命令に従って構成された各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、基数４のバタフライ回転因子入力として、前記回転因子入力を前記受け取られた複数の基数ベクトル乗算出力のサンプルセットに適用するように構成され、および／または、前記回転因子入力を生成するように構成された回転因子ジェネレータをさらに備える、請求項４に記載のＶＰＥ。
【請求項８】
前記少なくとも１つの乗算器ブロックは、複数のマルチモード基数２Ｘのバタフライベクトル処理回路を装備するための複数の乗算器ブロックからなる、請求項１に記載のＶＰＥ。
【請求項９】
前記プログラマブルな乗算データパス構成および前記プログラマブルな累算器データパス構成は各々、前記実行される基数バタフライベクトル命令に基づいて再構成されるように構成され、前記プログラマブルな乗算データパス構成および前記プログラマブルな累算器データパス構成は各々、好ましくは、前記ＶＰＥによって実行される各基数バタフライベクトル命令用に再構成されるように構成され、前記プログラマブルな乗算データパス構成および前記プログラマブルな累算器データパス構成は各々、好ましくは、前記ＶＰＥによって実行される前記基数バタフライベクトル命令の各クロック周期において再構成されるように構成される、請求項１に記載のＶＰＥ。
【請求項１０】
前記複数の累算器ブロックの中の各累算器ブロックは、
前記複数の基数ベクトル乗算出力のサンプルセットを、各々が少なくとも１つの基数ベクトル入力和と少なくとも１つの基数ベクトル入力桁上げとを備えるものとして受け取り、
少なくとも１つの以前の累算された基数ベクトル出力和と少なくとも１つの以前の累算された基数ベクトル出力桁上げとを受け取り、
前記少なくとも１つの現在の基数ベクトル累算された出力和として、前記少なくとも１つの以前の累算された基数ベクトル出力和に累算された前記少なくとも１つの基数ベクトル入力和からなる少なくとも１つの現在の累算された基数ベクトル出力和を累算し、
前記少なくとも１つの現在の累算された基数ベクトル出力桁上げとして、前記少なくとも１つの以前の累算された基数ベクトル出力桁上げに累算された前記少なくとも１つの基数ベクトル入力桁上げからなる少なくとも１つの現在の累算された基数ベクトル出力桁上げを累算し、
前記少なくとも１つの現在の累算された基数ベクトル出力和と前記少なくとも１つの現在の累算された基数ベクトル出力桁上げとを、前記複数の出力データパスの中の前記出力データパスにおいて、前記基数ベクトル累算結果のサンプルセットの中の少なくとも１つの基数ベクトル累算結果のサンプルセットとして与える、
ように各々が構成された少なくとも１つの桁上げ保存累算器を備え、
前記少なくとも１つの桁上げ保存累算器は、好ましくは、前記少なくとも１つの以前の累算された基数ベクトル出力桁上げを、前記少なくとも１つの基数ベクトル入力和および前記少なくとも１つの基数ベクトル入力桁上げに伝搬しないように構成され、または、前記少なくとも１つの桁上げ保存累算器は、前記少なくとも１つの現在の累算された基数ベクトル出力和を第１のベクトル累算データパスにおいて、および前記少なくとも１つの現在の累算された基数ベクトル出力桁上げを、前記第１のベクトル累算データパスとは別個の第２のベクトル累算データパスにおいて維持するようにさらに構成される、請求項１に記載のＶＰＥ。
【請求項１１】
前記少なくとも１つの桁上げ保存累算器は、
前記少なくとも１つの基数ベクトル入力和と前記少なくとも１つの基数ベクトル入力桁上げとを受け取り、
前記少なくとも１つの以前の累算された基数ベクトル出力和と前記少なくとも１つの以前の累算された基数ベクトル出力桁上げとを受け取り、
前記少なくとも１つの現在の基数ベクトル累算された出力和として、前記少なくとも１つの以前の累算された基数ベクトル出力和に累算された前記少なくとも１つの基数ベクトル入力和からなる前記少なくとも１つの現在の累算された基数ベクトル出力和を生成し、
前記少なくとも１つの現在の累算された基数ベクトル出力桁上げとして、前記少なくとも１つの以前の累算された基数ベクトル出力桁上げに累算された前記少なくとも１つの基数ベクトル入力桁上げからなる前記少なくとも１つの現在の累算された基数ベクトル出力桁上げを生成する、
ように構成された少なくとも１つの圧縮器を備え、
前記少なくとも１つの圧縮器は、好ましくは、少なくとも１つの４：２圧縮器からなる、請求項１０に記載のＶＰＥ。
【請求項１２】
前記複数の入力データパスの中の入力データパスにおいて、ベクトルアレイの幅の前記複数の基数ベクトルデータ入力のサンプルセットを与えるように構成された入力読取り段階をさらに備え、および／または、前記複数の累算器ブロックは、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットをベクトルレジスタに記憶するように構成されない、請求項１に記載のＶＰＥ。
【請求項１３】
前記少なくとも１つのマルチモード基数２Ｘのバタフライベクトル処理回路は、高速フーリエ変換（ＦＦＴ）ベクトル命令を実行するように構成され、または、前記少なくとも１つの基数２Ｘのバタフライベクトル処理回路は、補間ＦＦＴベクトル命令を実行するように構成される、請求項１に記載のＶＰＥ。
【請求項１４】
少なくとも１つのマルチモード基数２Ｘのバタフライベクトル処理回路を装備するように構成されたベクトル処理エンジン（ＶＰＥ）であって、前記ベクトル処理エンジンは下記を備える、
少なくとも１つの乗算ベクトル処理段階手段であって、
複数の入力データパスの中の第１の入力データパスから、複数の基数ベクトルデータ入力のサンプルセットからの基数ベクトルデータ入力のサンプルセットを受け取り、
前記少なくとも１つの乗算ベクトル処理段階手段によって実行される基数バタフライベクトル命令に従って、プログラマブルな乗算データパス構成に基づいて複数の乗算出力データパスにおいて基数ベクトル乗算出力のサンプルセットを与えるように、前記基数ベクトルデータ入力のサンプルセットを回転因子成分と乗算する、
ように構成された少なくとも１つの乗算器ブロック手段を備える乗算ベクトル処理段階手段と、
複数の累算器ブロック手段を備える少なくとも１つの累算ベクトル処理段階手段であって、前記複数の累算器ブロック手段の中の各累算器ブロック手段は、
プログラマブルな累算器データパス構成に基づいて、前記複数の乗算出力データパスの中の乗算出力データパスから複数の基数ベクトル乗算出力のサンプルセットを受け取り、
前記プログラマブルな累算器データパス構成に基づいて基数ベクトル累算結果のサンプルセットを与えるように、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットを累算し、
複数の出力データパスの中の出力データパスにおいて前記基数ベクトル累算結果のサンプルセットを与える、
ように構成される、前記累算ベクトル処理段階手段と、
前記複数の累算器ブロックの各々から複数の基数ベクトル累算結果のサンプルセットを受け取るように構成された出力処理段階手段と、
前記マルチモード基数２Ｘのバタフライベクトル処理回路を形成するために、前記複数の乗算出力データパスを使用して、少なくとも１つの乗算器ブロックを前記複数の累算器ブロックと融合するための手段。
【請求項１５】
ベクトル処理エンジン（ＶＰＥ）におけるマルチモード基数２Ｘのバタフライベクトル処理回路処理において基数２Ｘのベクトルデータを処理する方法であって、前記方法は下記を備える、
少なくとも１つの乗算ベクトル処理段階における少なくとも１つの乗算器ブロック中の複数の入力データパスの中の第１の入力データパスから、複数の基数ベクトルデータ入力のサンプルセットからの基数ベクトルデータ入力のサンプルセットを受け取ることと、
前記少なくとも１つの乗算器ブロック中で、前記少なくとも１つの乗算ベクトル処理段階によって実行される基数バタフライベクトル命令に従って、プログラマブルな乗算データパス構成に基づいて複数の乗算出力データパスにおいて基数ベクトル乗算出力のサンプルセットを与えるように、前記基数ベクトルデータ入力のサンプルセットを回転因子成分と乗算することと、
少なくとも１つの累算ベクトル処理段階における複数の累算器ブロックの中の各累算器ブロック中の累算器プログラマブルな累算器データパス構成に基づいて、前記複数の乗算出力データパスの中の乗算出力データパスから複数の基数ベクトル乗算出力のサンプルセットを受け取ることと、
前記累算器プログラマブルな累算器データパス構成に基づいて基数ベクトル累算結果のサンプルセットを与えるように、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットを累算することと、
複数の出力データパスの中の出力データパスにおいて前記基数ベクトル累算結果のサンプルセットを与えることと、
出力処理段階において、前記複数の累算器ブロックの各々から複数の基数ベクトル累算結果のサンプルセットを受け取ることと、
前記マルチモード基数２Ｘのバタフライベクトル処理回路を形成するために、前記複数の乗算出力データパスを使用して、少なくとも１つの乗算器ブロックを前記複数の累算器ブロックと融合すること。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
[00116]本開示の前の記載は、当業者が本開示を製造または使用することを可能にするように提供される。本開示に対する様々な変更形態が、当業者には容易に明らかとなり、本明細書に規定の一般的な原理が、本開示の精神または範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書に記載される例および設計に限定することを意図しておらず、本明細書に開示される、原理および新規の特徴と一致する最も広い範囲が与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  少なくとも１つのマルチモード基数２Xのバタフライベクトル処理回路を装備するように構成されたベクトル処理エンジン（ＶＰＥ）であって、前記ベクトル処理エンジンは下記を備える、
少なくとも１つの乗算ベクトル処理段階であって、
複数の入力データパスの中の第１の入力データパスから、複数の基数ベクトルデータ入力のサンプルセットからの基数ベクトルデータ入力のサンプルセットを受け取り、
前記少なくとも１つの乗算ベクトル処理段階によって実行される基数バタフライベクトル命令に従って、プログラマブルな乗算データパス構成に基づいて複数の乗算出力データパスにおいて基数ベクトル乗算出力のサンプルセットを与えるように、前記基数ベクトルデータ入力のサンプルセットを回転因子成分と乗算する、
ように構成された少なくとも１つの乗算器ブロックを備える乗算ベクトル処理段階と、
複数の累算器ブロックを備える少なくとも１つの累算ベクトル処理段階であって、前記複数の累算器ブロックの中の各累算器ブロックは、
累算器プログラマブルな累算器データパス構成に基づいて、前記複数の乗算出力データパスの中の乗算出力データパスから複数の基数ベクトル乗算出力のサンプルセットを受け取り、
前記累算器プログラマブルな累算器データパス構成に基づいて、基数ベクトル累算結果のサンプルセットを与えるように、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットを累算し、
複数の出力データパスの中の出力データパスにおいて前記基数ベクトル累算結果のサンプルセットを与えるように構成される、
前記累算ベクトル処理段階と、
前記複数の累算器ブロックの各々から前記複数の基数ベクトル累算結果のサンプルセットを受け取るように構成された出力処理段階。
[Ｃ２]  前記基数バタフライベクトル命令についての基数バタフライ結果を与えるように、前記複数の基数ベクトル累算結果のサンプルセットを加えるように構成された少なくとも１つの加算器をさらに備える、Ｃ１に記載のＶＰＥ。
[Ｃ３]  前記回転因子成分が「ｅ」である、Ｃ１に記載のＶＰＥ。
[Ｃ４]  前記複数の累算器ブロックの中の各累算器ブロックは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて前記受け取られた複数の基数ベクトル乗算出力のサンプルセットに回転因子入力を適用するようにさらに構成される、Ｃ１に記載のＶＰＥ。
[Ｃ５]  前記複数の累算器ブロックの中の各累算器ブロックは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいてマイナス１（−１）の前記回転因子入力を適用するように、前記複数の基数ベクトル乗算出力のサンプルセットの中の受け取られた基数ベクトル乗算出力のサンプルセットを否定するように構成された否定回路をさらに備える、Ｃ４に記載のＶＰＥ。
[Ｃ６]  前記複数の累算器ブロックの中の各累算器ブロックは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、「−ｊ」の前記回転因子入力を適用するように、前記否定された基数ベクトル乗算出力のサンプルセットを、否定された複素基数ベクトル乗算出力のサンプルセットに変換するように構成されたスワップ回路をさらに備える、Ｃ５に記載のＶＰＥ。
[Ｃ７]  前記複数の累算器ブロックの中の各累算器ブロックは、前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、「ｊ」の前記回転因子入力を適用するように、前記複数の基数ベクトル乗算出力のサンプルセットの中の受け取られた基数ベクトル乗算出力のサンプルセットを複素基数ベクトル乗算出力のサンプルセットに変換するように構成されたスワップ回路をさらに備える、Ｃ４に記載のＶＰＥ。
[Ｃ８]  前記複数の累算器ブロックの中の各累算器ブロックは、基数２のバタフライベクトル命令に従って構成された各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、基数２のバタフライ回転因子入力として、前記回転因子入力を前記受け取られた複数の基数ベクトル乗算出力のサンプルセットに適用するように構成される、Ｃ４に記載のＶＰＥ。
[Ｃ９]  前記複数の累算器ブロックの中の各累算器ブロックは、基数４のバタフライベクトル命令に従って構成された各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、基数４のバタフライ回転因子入力として、前記回転因子入力を前記受け取られた複数の基数ベクトル乗算出力のサンプルセットに適用するように構成される、Ｃ４に記載のＶＰＥ。
[Ｃ１０]  前記回転因子入力を生成するように構成された回転因子ジェネレータをさらに備える、Ｃ４に記載のＶＰＥ。
[Ｃ１１]  前記少なくとも１つの乗算器ブロックは、複数のマルチモード基数２Xのバタフライベクトル処理回路を装備するための複数の乗算器ブロックからなる、Ｃ１に記載のＶＰＥ。
[Ｃ１２]  前記プログラマブルな乗算データパス構成および前記プログラマブルな累算器データパス構成は各々、前記実行される基数バタフライベクトル命令に基づいて再構成されるように構成される、Ｃ１に記載のＶＰＥ。
[Ｃ１３]  前記プログラマブルな乗算データパス構成および前記プログラマブルな累算器データパス構成は各々、前記ＶＰＥによって実行される各基数のバタフライベクトル命令用に再構成されるように構成される、Ｃ１２に記載のＶＰＥ。
[Ｃ１４]  前記プログラマブルな乗算データパス構成および前記プログラマブルな累算器データパス構成は各々、前記ＶＰＥによって実行される前記基数バタフライベクトル命令の各クロック周期において再構成されるように構成される、Ｃ１３に記載のＶＰＥ。
[Ｃ１５]  前記複数の累算器ブロックの中の各累算器ブロックは、
前記複数の基数ベクトル乗算出力のサンプルセットを、各々が少なくとも１つの基数ベクトル入力和と少なくとも１つの基数ベクトル入力桁上げとを備えるものとして受け取り、
少なくとも１つの以前の累算された基数ベクトル出力和と少なくとも１つの以前の累算された基数ベクトル出力桁上げとを受け取り、
前記少なくとも１つの現在の基数ベクトル累算出力和として、前記少なくとも１つの以前の累算された基数ベクトル出力和に累算された前記少なくとも１つの基数ベクトル入力和からなる少なくとも１つの現在の累算された基数ベクトル出力和を累算し、
前記少なくとも１つの現在の累算された基数ベクトル出力桁上げとして、前記少なくとも１つの以前の累算された基数ベクトル出力桁上げに累算された前記少なくとも１つの基数ベクトル入力桁上げからなる少なくとも１つの現在の累算された基数ベクトル出力桁上げを累算し、
前記少なくとも１つの現在の累算された基数ベクトル出力和と前記少なくとも１つの現在の累算された基数ベクトル出力桁上げとを、前記複数の出力データパスの中の前記出力データパスにおいて、前記基数ベクトル累算結果のサンプルセットの中の少なくとも１つの基数ベクトル累算結果のサンプルセットとして与える、
ように各々が構成された少なくとも１つの桁上げ保存累算器を備える、Ｃ１に記載のＶＰＥ。
[Ｃ１６]  前記少なくとも１つの桁上げ保存累算器は、前記少なくとも１つの以前の累算された基数ベクトル出力桁上げを、前記少なくとも１つの基数ベクトル入力和および前記少なくとも１つの基数ベクトル入力桁上げに伝搬しないように構成される、Ｃ１５に記載のＶＰＥ。
[Ｃ１７]  前記少なくとも１つの桁上げ保存累算器は、前記少なくとも１つの現在の累算された基数ベクトル出力和を第１のベクトル累算データパスにおいて、および前記少なくとも１つの現在の累算された基数ベクトル出力桁上げを、前記第１のベクトル累算データパスとは別個の第２のベクトル累算データパスにおいて維持するようにさらに構成される、Ｃ１５に記載のＶＰＥ。
[Ｃ１８]  前記少なくとも１つの桁上げ保存累算器は、
前記少なくとも１つの基数ベクトル入力和と前記少なくとも１つの基数ベクトル入力桁上げとを受け取り、
前記少なくとも１つの以前の累算された基数ベクトル出力和と前記少なくとも１つの以前の累算された基数ベクトル出力桁上げとを受け取り、
前記少なくとも１つの現在の基数ベクトル累算された出力和として、前記少なくとも１つの以前の累算された基数ベクトル出力和に累算された前記少なくとも１つの基数ベクトル入力和からなる前記少なくとも１つの現在の累算された基数ベクトル出力和を生成し、
前記少なくとも１つの現在の累算された基数ベクトル出力桁上げとして、前記少なくとも１つの以前の累算された基数ベクトル出力桁上げに累算された前記少なくとも１つの基数ベクトル入力桁上げからなる前記少なくとも１つの現在の累算された基数ベクトル出力桁上げを生成する、
ように構成された少なくとも１つの圧縮器を備える、Ｃ１５に記載のＶＰＥ。
[Ｃ１９]  前記少なくとも１つの圧縮器は少なくとも１つの４：２圧縮器からなる、Ｃ１８に記載のＶＰＥ。
[Ｃ２０]  前記複数の入力データパスの中の入力データパスにおいて、ベクトルアレイの幅の前記複数の基数ベクトルデータ入力のサンプルセットを与えるように構成された入力読取り段階をさらに備える、Ｃ１に記載のＶＰＥ。
[Ｃ２１]  前記複数の累算器ブロックは、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットをベクトルレジスタに記憶するように構成されない、Ｃ１に記載のＶＰＥ。
[Ｃ２２]  前記少なくとも１つのマルチモード基数２Xのバタフライベクトル処理回路は、高速フーリエ変換（ＦＦＴ）ベクトル命令を実行するように構成される、Ｃ１に記載のＶＰＥ。
[Ｃ２３]  前記少なくとも１つの基数２Xのバタフライベクトル処理回路は、補間ＦＦＴベクトル命令を実行するように構成される、Ｃ１に記載のＶＰＥ。
[Ｃ２４]  少なくとも１つのマルチモード基数２Xのバタフライベクトル処理回路を装備するように構成されたベクトル処理エンジン（ＶＰＥ）であって、前記ベクトル処理エンジンは下記を備える、
少なくとも１つの乗算ベクトル処理段階手段であって、
複数の入力データパスの中の第１の入力データパスから、複数の基数ベクトルデータ入力のサンプルセットからの基数ベクトルデータ入力のサンプルセットを受け取り、
前記少なくとも１つの乗算ベクトル処理段階手段によって実行される基数バタフライベクトル命令に従って、プログラマブルな乗算データパス構成に基づいて複数の乗算出力データパスにおいて基数ベクトル乗算出力のサンプルセットを与えるように、前記基数ベクトルデータ入力のサンプルセットを回転因子成分と乗算する、
ように構成された少なくとも１つの乗算器ブロック手段を備える乗算ベクトル処理段階手段と、
複数の累算器ブロック手段を備える少なくとも１つの累算ベクトル処理段階手段であって、前記複数の累算器ブロック手段の中の各累算器ブロック手段は、
プログラマブルな累算器データパス構成に基づいて、前記複数の乗算出力データパスの中の乗算出力データパスから複数の基数ベクトル乗算出力のサンプルセットを受け取り、
前記プログラマブルな累算器データパス構成に基づいて基数ベクトル累算結果のサンプルセットを与えるように、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットを累算し、
複数の出力データパスの中の出力データパスにおいて前記基数ベクトル累算結果のサンプルセットを与える、
ように構成される、前記累算ベクトル処理段階手段と、
前記複数の累算器ブロックの各々から複数の基数ベクトル累算結果のサンプルセットを受け取るように構成された出力処理段階手段。
[Ｃ２５]  ベクトル処理エンジン（ＶＰＥ）におけるマルチモード基数２Xのバタフライベクトル処理回路処理において基数２Xのベクトルデータを処理する方法であって、前記方法は下記を備える、
少なくとも１つの乗算ベクトル処理段階における少なくとも１つの乗算器ブロック中の複数の入力データパスの中の第１の入力データパスから、複数の基数ベクトルデータ入力のサンプルセットからの基数ベクトルデータ入力のサンプルセットを受け取ることと、
前記少なくとも１つの乗算器ブロック中で、前記少なくとも１つの乗算ベクトル処理段階によって実行される基数バタフライベクトル命令に従って、プログラマブルな乗算データパス構成に基づいて複数の乗算出力データパスにおいて基数ベクトル乗算出力のサンプルセットを与えるように、前記基数ベクトルデータ入力のサンプルセットを回転因子成分と乗算することと、
少なくとも１つの累算ベクトル処理段階における複数の累算器ブロックの中の各累算器ブロック中の累算器プログラマブルな累算器データパス構成に基づいて、前記複数の乗算出力データパスの中の乗算出力データパスから複数の基数ベクトル乗算出力のサンプルセットを受け取ることと、
前記累算器プログラマブルな累算器データパス構成に基づいて基数ベクトル累算結果のサンプルセットを与えるように、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットを累算することと、
複数の出力データパスの中の出力データパスにおいて前記基数ベクトル累算結果のサンプルセットを与えることと、
出力処理段階において、前記複数の累算器ブロックの各々から複数の基数ベクトル累算結果のサンプルセットを受け取ること。
[Ｃ２６]  前記基数バタフライベクトル命令についての基数バタフライ結果を与えるように、前記複数の基数ベクトル累算結果のサンプルセットを加えることをさらに備える、Ｃ２５に記載の方法。
[Ｃ２７]  前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて、前記受け取られた複数の基数ベクトル乗算出力のサンプルセットに回転因子入力を適用することをさらに備える、Ｃ２５に記載の方法。
[Ｃ２８]  前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいてマイナス１（−１）の前記回転因子入力を適用するように、前記複数の基数ベクトル乗算出力のサンプルセットの中の受け取られた基数ベクトル乗算出力のサンプルセットを否定することをさらに備える、Ｃ２７に記載の方法。
[Ｃ２９]  前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて「−ｊ」の前記回転因子入力を適用するために、前記否定された基数ベクトル乗算出力のサンプルセットを、否定された複素基数ベクトル乗算出力のサンプルセットに変換するように、前記受け取られた基数ベクトル乗算出力のサンプルセットをスワップすることをさらに備える、Ｃ２８に記載の方法。
[Ｃ３０]  前記基数バタフライベクトル命令に従って、各累算器ブロック用の前記プログラマブルな累算器データパス構成に基づいて「ｊ」の前記回転因子入力を適用するために、前記複数の基数ベクトル乗算出力のサンプルセットの中の前記受け取られた基数ベクトル乗算出力のサンプルセットを複素基数ベクトル乗算出力のサンプルセットに変換するように、前記基数ベクトル乗算出力のサンプルセットをスワップすることをさらに備える、Ｃ２７に記載の方法。
[Ｃ３１]  前記受け取られた複数の基数ベクトル乗算出力のサンプルセットをベクトルレジスタに記憶しないことをさらに備える、Ｃ２５に記載の方法。