(57)【特許請求の範囲】
【請求項１】
負荷駆動用のパワーＭＯＳＦＥＴと、
前記パワーＭＯＳＦＦＴのゲート−ドレイン間に直列接続されたアクティブクランプとしての電圧制限回路及び開閉素子と、
前記パワーＭＯＳＦＥＴのゲートに電気的に接続された第１の信号入力端子と、
前記開閉素子にオン・オフ制御するための信号を供給する第２の信号入力端子と、を備え、
前記開閉素子は、ゲートに前記第２の信号入力端子、ドレインに前記電圧制限回路、ソースに前記パワーＭＯＳＦＥＴの前記ゲートと前記第１の信号入力端子がそれぞれ接続されたディプレッション型のＭＯＳＦＥＴと、
前記ディプレッション型のＭＯＳＦＥＴのゲート−ソース間に接続された抵抗とで構成されることを特徴とするパワーＭＯＳＦＥＴ回路。
【請求項２】
負荷駆動用のパワーＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴのゲートに信号を入力する信号入力端子と、
前記パワーＭＯＳＦＥＴのゲート−ドレイン間に直列接続された、アクティブクランプとしての電圧制限回路及び前記入力端子の電圧が入力信号によって前記パワーＭＯＳＦＥＴがオンとなる動作電圧範囲内のときオン状態となリ、入力信号によって前記パワーＭＯＳＦＥＴがオフとなる動作電圧範囲外でオフ状態となる開閉素子と、を備え、
前記開閉素子は、ノーマリーオン型のトランジスタであることを特徴とするパワーＭＯＳＦＥＴ回路。
【請求項３】
前記開閉素子は、
ゲートに前記第２の信号入力端子、ドレインに前記電圧制限回路と前記第１の信号入力端子、ソースに前記パワーＭＯＳＦＥＴのゲートがそれぞれ接続されたディプレッション型のＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴのゲート−ソース間に接続された第１の抵抗と、前記ディプレッション型のＭＯＳＦＥＴのゲート−ソース間に接続された第２の抵抗と、を備えることを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ回路。
【請求項４】
前記開閉素子は、ゲートに前記信号入力端子、ドレインに前記電圧制限回路、ソースに前記パワーＭＯＳＦＥＴの前記ゲートがそれぞれ接続されたディプレッション型のＭＯＳＦＥＴと、
前記ディプレッション型のＭＯＳＦＥＴのゲート−ソース間に接続された抵抗と、を備えることを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ回路。
【請求項５】
前記開閉素子は、ゲートに前記信号入力端子、ドレインに前記電圧制限回路、ゲート−ソース間に抵抗がそれぞれ接続された第１のデイプレッション型のＭＯＳＦＥＴと、
ゲートに前記第１のディプレッション型のＭＯＳＦＥＴのゲート、ドレインに前記第１のディプレッション型のＭＯＳＦＥＴのソース、ソースに前記パワーＭＯＳＦＥＴのゲートがそれぞれ接続された第２のディプレッション型のＭＯＳＦＥＴと、前記パワーＭＯＳＦＥＴのゲート−ソース間に接続された抵抗と、を備えることを持徴とする請求項２に記載のパワーＭＯＳＦＥＴ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サージ等の過電圧からパワーＭＯＳＦＥＴを保護するための電圧制限回路を備えた負荷駆動用のパワーＭＯＳＦＥＴ回路に関し、特に、パワーＭＯＳＦＥＴの耐圧を電圧制限回路の影響を受けずに測定可能にしたパワーＭＯＳＦＥＴ回路に関するものである。
【０００２】
【従来の技術】
従来、この種のパワーＭＯＳＦＥＴ回路として、特開平６−１０４４４４号公報に開示されたものが知られている。この従来のパワーＭＯＳＦＥＴ回路は、図９に示すように、パワーＭＯＳＦＥＴ１のドレイン−ゲート間にツェナーダイオードＺＤとダイオードＤからなるアクティブクランプとしての電圧制限回路２が接続されている。ツェナーダイオードＺＤのツェナー電圧ＶzとダイオードＤの順方向電圧ＶDとパワーＭＯＳＦＥＴ１のしきい値電圧Ｖthとの合計電圧（Ｖz＋ＶD＋Ｖth）を、パワーＭＯＳＦＥＴ１の降伏電圧ＢＶｄｓ未満に設定することにより、ドレインに印加されるサージ等の過電圧からパワーＭＯＳＦＥＴ１を保護する構成となっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の電圧制限回路を備えるパワーＭＯＳＦＥＴ回路では、パワーＭＯＳＦＥＴ１の耐圧を測定するために、ゲートにオフ信号を印加してパワーＭＯＳＦＥＴ１をオフ状態にし、ドレインにシンク電流Ｉdsを注入したときのドレイン−ソース間の降伏電圧ＢＶｄｓを測定しようとすると、アクティブクランプにてドレイン−ソース間電圧が降伏電圧ＢＶｄｓ以下にクランプされてしまい、パワーＭＯＳＦＥＴ１の真の耐圧を測定することができない。
【０００４】
このため、パワーＭＯＳＦＥＴ１の耐圧にて把握されるパワーＭＯＳＦＥＴ１の最大定格等の評価や、電圧制限回路２によるドレイン−ソース間のクランプ電圧（即ち、前記合計電圧）とパワーＭＯＳＦＥＴ１の耐圧との耐圧差を確認することができず、パワーＭＯＳＦＥＴ回路の特性検査による特性保証が困難となるという問題がある。
【０００５】
本発明はこのような課題を解決するためになされたもので、負荷駆動時の通常動作においてはアクティブクランプとしての電圧制限回路によりパワーＭＯＳＦＥＴを保護し、特性検査時には電圧制限回路に影響されることなくパワーＭＯＳＦＥＴの耐圧測定が可能なパワーＭＯＳＦＥＴ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するため、本発明のパワーＭＯＳＦＥＴ回路は、負荷駆動用のパワーＭＯＳＦＥＴと、パワーＭＯＳＦＥＴのゲート−ドレイン間に直列接続されたアクティブクランプとしての電圧制限回路及び開閉素子と、パワーＭＯＳＦＥＴのゲートに電気的に接続された第１の信号入力端子と、開閉素子にオン・オフ制御するための信号を供給する第２の信号入力端子とを備え、前記開閉素子は、ゲートに前記第２の信号入力端子、ドレインに前記電圧制限回路、ソースに前記パワーＭＯＳＦＥＴの前記ゲートと前記第１の信号入力端子がそれぞれ接続されたディプレッション型のＭＯＳＦＥＴと、前記ディプレッション型のＭＯＳＦＥＴのゲート−ソース間に接続された抵抗とで構成されるようにした。
【０００７】
また、本発明の他のパワーＭＯＳＦＥＴ回路は、負荷駆動用のパワーＭＯＳＦＥＴと、パワーＭＯＳＦＥＴのゲートに信号を入力する信号入力端子と、パワーＭＯＳＦＥＴのゲート−ドレイン間に直列接続されたアクティブクランプとしての電圧制限回路及び前記入力端子の電圧が入力信号によって前記パワーＭＯＳＦＥＴがオンとなる動作電圧範囲内のときオン状態となリ、入力信号によって前記パワーＭＯＳＦＥＴがオフとなる動作電圧範囲外でオフ状態となる開閉素子とを備え、前記開閉素子は、ノーマリーオン型のトランジスタである構成とした。
【０００８】
前者のパワーＭＯＳＦＥＴ回路では、負荷駆動時には、第１の信号入力端子を介してパワーＭＯＳＦＥＴに信号を供給し、第２の信号入力端子を介して開閉素子をオン状態にする。この状態では、電圧制限回路がパワーＭＯＳＦＥＴのドレインーソース間に電気的に接続された状態となり、パワーＭＯＳＦＥＴにサージ等の過電圧が印加すると、電圧制限回路にてパワーＭＯＳＦＥＴのドレインーソース間電圧をクランプして保護する。
【０００９】
特性検査時には、第１の信号入力端子にパワーＭＯＳＦＥＴをオフ状態にする信号を供給し、第２の信号入力端子を介して開閉素子をオフ状態にする。これにより、電圧制限回路がパワーＭＯＳＦＥＴから切り離された状態となる。パワーＭＯＳＦＥＴのドレインにシンク電流を供給したときのドレイン−ソース間降伏電圧を測定することで、電圧制限回路の影響を受けずにパワーＭＯＳＦＥＴの耐圧測定が可能となる。
【００１０】
後者のパワーＭＯＳＦＥＴ回路では、負荷駆動時には、信号入力端子を介してパワーＭＯＳＦＥＴに動作電圧範囲内の信号を供給する。このとき、開閉素子がオン状態となり、電圧制限回路がパワーＭＯＳＦＥＴのドレインーソース間に電気的に接続された状態となり、パワーＭＯＳＦＥＴにサージ等の過電圧が印加すると、電圧制限回路にてパワーＭＯＳＦＥＴのドレインーソース間電圧をクランプして保護する。特性検査時には、信号入力端子にパワーＭＯＳＦＥＴの動作電圧範囲外の電圧を印加する。これにより、開閉素子がオフ状態となり、電圧制限回路がパワーＭＯＳＦＥＴから切り離された状態となる。パワーＭＯＳＦＥＴのドレインにシンク電流を供給したときのドレイン−ソース間降伏電圧を測定することで、電圧制限回路の影響を受けずにパワーＭＯＳＦＥＴの耐圧測定が可能となる。
【００１１】
【発明の実施の形態】
（第１の実施の形態）
図１は、第１の実施の形態におけるパワーＭＯＳＦＥＴ回路の構成とその使用例を示す回路図である。
【００１２】
図１において、本実施の形態のパワーＭＯＳＦＥＴ回路３は、Ｎチャンネルエンハンスメント型のパワーＭＯＳＦＥＴ４と、アクティブクランプとしての電圧制限回路５と、Ｎチャンネルディプレッション型のＭＯＳＦＥＴ６と、第１の信号入力端子７と、第２の信号入力端子８と、負荷接続用端子９と、グランド端子１０を備えて構成されている。
【００１３】
パワーＭＯＳＦＥＴ４のゲートと第１の信号入力端子７、そのドレインと負荷接続用端子９、そのソースとグランド端子１０がそれぞれ接続されている。ＭＯＳＦＥＴ６のゲートと第２の信号入力端子８が接続され、そのソースとパワーＭＯＳＦＥＴ４のゲートが接続され、ＭＯＳＦＥＴ６のゲート−ソース間には抵抗１１が接続されている。
【００１４】
電圧制限回路５は、アノード同士が接続されたツェナーダイオードＺＤｉとダイオードＤｉを備え、ツェナーダイオードＺＤｉのカソードと負荷接続用端子９、ダイオードＤｉのカソードとＭＯＳＦＥＴ６のドレインがそれぞれ接続されている。更に、ツェナーダイオードＺＤｉの降伏時に生じるツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDとパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4との合計電圧（Ｖz＋ＶD＋Ｖth4）を、パワーＭＯＳＦＥＴ４のドレイン−ソース間降伏電圧ＢＶds未満とするように、ツェナーダイオードＺＤｉのツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDが決められている。
【００１５】
かかる構成を有するパワーＭＯＳＦＥＴ回路３を負荷駆動用として使用するには、負荷接続用端子９とグランド端子１０の間に、駆動すべき負荷１２と電力供給用電源１３を直列接続し、第１の信号入力端子７とグランド端子１０の間に、入力信号Ｓinを印加するための駆動信号源１４を接続し、第２の信号入力端子８を開放にする。即ち、第２の信号入力端子８を開放状態にすることで、ＭＯＳＦＥＴ６をオン状態にするためのオン信号を供給したのと等価な状態にする。
【００１６】
次に、パワーＭＯＳＦＥＴ回路３による負荷駆動時の動作について説明する。駆動信号源１４からの入力信号Ｓinがグランドレベルに相当する“Ｌ”レベルから、パワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルに変化すると、パワーＭＯＳＦＥＴ４がオフ状態からオン状態となって、負荷接続用端子９とグランド端子１０間を導通状態にすることにより、負荷１２を駆動する。
【００１７】
このとき、第２の信号入力端子８が開放状態となっているため、開閉素子としてのＭＯＳＦＥＴ６はそのゲートとソースが同電位に保たれて、ノーマリーオンの状態を保持する。このため、入力信号Ｓinが“Ｌ”レベルから“Ｈ”レベルに変化しても、ダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートがＭＯＳＦＥＴ６を介して接続されたままの状態となり、電圧制限回路５は動作可能状態に保持される。
【００１８】
一方、駆動信号源１４からの入力信号ＳinがパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルから、グランドレベルに相当する“Ｌ”レベルに変化すると、パワーＭＯＳＦＥＴ４がオン状態からオフ状態となって、負荷接続用端子９とグランド端子１０間を非導通状態にすることにより、負荷１２の駆動を停止する。
【００１９】
また、入力信号Ｓinが“Ｈ”レベルから“Ｌ”レベルに変化する場合であっても、第２の信号入力端子８が開放状態となっているため、ＭＯＳＦＥＴ６は、そのゲートとソースが同電位に保たれて、ノーマリーオンの状態を保持する。このため、ダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートがＭＯＳＦＥＴ６を介して接続されたままの状態となり、電圧制限回路５は動作可能状態に保持される。
【００２０】
ここで、入力信号Ｓinのレベル変化に応じてパワーＭＯＳＦＥＴ４がオン状態からオフ状態となる際に、負荷１２や配線などのインダクタンスに起因するオフサージ等の過電圧が発生し、その過電圧によってツェナーダイオードＺＤｉが降伏状態となりツェナー電圧Ｖzを生じる。更に、サージ電流がツェナーダイオードＺＤｉ，ダイオードＤｉ，ＭＯＳＦＥＴ６及びゲート保護用抵抗を介して駆動信号源１４へ流れるため、電圧制限回路５の両端には、ツェナーダイオードＺＤｉのツェナー電圧ＶｚとダイオードＤｉの順方向電圧ＶDとの合計電圧（Ｖz＋ＶD）が発生する。
【００２１】
このように電圧制限回路５の両端に前記ツェナー電圧Ｖzと順方向電圧ＶDが生じると、一旦オフ状態となったパワーＭＯＳＦＥＴ４のゲート電位がしきい値電圧Ｖth4まで引き上げられて、パワーＭＯＳＦＥＴ４が再びオン状態となり、更に、前記ツェナー電圧Ｖzと順方向電圧ＶDとパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4との合計電圧（Ｖz＋ＶD＋Ｖth4）にてパワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsをクランプすることにより、パワーＭＯＳＦＥＴ４を過電圧から保護する。そして、パワーＭＯＳＦＥＴ４は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【００２２】
次に、パワーＭＯＳＦＥＴ回路３の特性検査について図２を参照して説明する。図２において、パワーＭＯＳＦＥＴ回路３の特性検査は、負荷接続用端子９とグランド端子１０の間に電流源１５と電圧計１６を並列接続し、第１の信号入力端子７とグランド端子１０の間に第１の可変電圧源１７、第２の信号入力端子８とグランド端子１０の間に第２の可変電圧源１８を接続して行われる。
【００２３】
第１の可変電圧源１７にて、第１の信号入力端子７にパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4未満の電圧を印加することにより、パワーＭＯＳＦＥＴ４をオフ状態に設定する。更に、第２の可変電圧源１８にて、第２の信号入力端子８にＭＯＳＦＥＴ６のしきい値電圧Ｖth6未満の電圧を印加する。これにより、開閉素子としてのＭＯＳＦＥＴ６がオフ状態となり、電圧制限回路５がパワーＭＯＳＦＥＴ４のゲートから切り離されて動作不可状態となる。この状態で、電流源１５からパワーＭＯＳＦＥＴ４のドレインに所定電流値（例えば、１０ｍＡ）のシンク電流Ｉdsを注入し、電圧計１６を用いてパワーＭＯＳＦＥＴ４のドレインーソース間の電圧Ｖdsを測定する。
【００２４】
この測定操作によると、電圧制限回路５が動作不可状態となっているため、シンク電流Ｉdsが電圧制限回路５へは流れず、パワーＭＯＳＦＥＴ４に強制的に注入されることとなり、パワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsが降伏電圧ＢＶdsまで上昇する。よって、電圧計１６でこのドレイン−ソース間電圧Ｖdsを測定することにより、電圧制限回路５の影響を除いたパワーＭＯＳＦＥＴ４の降伏電圧ＢＶdsを測定することができ、パワーＭＯＳＦＥＴ４の正確な耐圧検査が可能となる。
【００２５】
このように、本実施の形態のパワーＭＯＳＦＥＴ回路３によれば、負荷駆動のための通常動作時においては、電圧制限回路５によりパワーＭＯＳＦＥＴ４をサージ等の過電圧から保護することができ、特性検査時においては、第２の信号入力端子８にディプレッション型のＭＯＳＦＥＴ６のしきい値電圧Ｖth6未満の電圧を印加するだけで、パワーＭＯＳＦＥＴ４の耐圧を正確且つ容易に測定することができる。
【００２６】
（第２の実施の形態）
図３は、第２の実施の形態におけるパワーＭＯＳＦＥＴ回路の構成とその使用例を示す回路図である。尚、図３中、図１と同一又は相当する部分を同一符号にて示している。
【００２７】
図３において、本実施の形態のパワーＭＯＳＦＥＴ回路１９は、Ｎチャンネルエンハンスメント型のパワーＭＯＳＦＥＴ４と、アクティブクランプとしての電圧制限回路５と、第１の信号入力端子７と、第２の信号入力端子８と、負荷接続用端子９と、グランド端子１０と、Ｎチャンネルディプレッション型のＭＯＳＦＥＴ２０とを備えて構成されている。
【００２８】
パワーＭＯＳＦＥＴ４のドレインと負荷接続用端子９、そのソースとグランド端子１０がそれぞれ接続され、ソース−ゲート間には第１の抵抗２１が接続されている。更に、パワーＭＯＳＦＥＴ４のゲートとＭＯＳＦＥＴ２０のソースが接続されている。ＭＯＳＦＥＴ２０のドレインと第１の信号入力端子７、そのゲートと第２の信号入力端子８がそれぞれ接続され、ゲート−ソース間には第２の抵抗２２が接続されている。
【００２９】
電圧制限回路５は、アノード同士が接続されたツェナーダイオードＺＤｉとダイオードＤｉを備え、ツェナーダイオードＺＤｉのカソードと負荷接続用端子９、ダイオードＤｉのカソードとＭＯＳＦＥＴ２０のドレインがそれぞれ接続されている。更に、ツェナーダイオードＺＤｉの降伏時に生じるツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDとパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4との合計電圧（Ｖz＋ＶD＋Ｖth4）を、パワーＭＯＳＦＥＴ４のドレイン−ソース間降伏電圧ＢＶds未満とするように、ツェナーダイオードＺＤｉのツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDが決められている。
【００３０】
かかる構成を有するパワーＭＯＳＦＥＴ回路１９を負荷駆動用として使用するには、負荷接続用端子９とグランド端子１０の間に、駆動すべき負荷１２と電力供給用電源１３を直列接続し、第１の信号入力端子７とグランド端子１０の間に、入力信号Ｓinを印加するための駆動信号源１４を接続し、第２の信号入力端子８を開放状態に設定する。
【００３１】
次に、パワーＭＯＳＦＥＴ回路１９による負荷駆動時の動作を説明する。
【００３２】
まず、駆動信号源１４からの入力信号Ｓinがグランドレベルに相当する“Ｌ”レベルから、パワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルに変化する場合を説明する。このとき、第２の信号入力端子８が開放状態となっているため、開閉素子としてのＭＯＳＦＥＴ２０はそのゲートとソースが同電位に保たれて、ノーマリーオンの状態を保持する。このため、入力信号Ｓinのレベル変化に応じてパワーＭＯＳＦＥＴ４がオフ状態からオン状態となり、負荷接続用端子９とグランド端子１０間を導通状態にし、負荷１２を駆動する。
【００３３】
また、ＭＯＳＦＥＴ２０がノーマリーオンの状態を保持することから、入力信号Ｓinが“Ｌ”レベルから“Ｈ”レベルに変化しても、実質的にダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートが接続されたままの状態となり、電圧制限回路５は動作可能状態に保持される。
【００３４】
一方、駆動信号源１４からの入力信号ＳinがパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルから、グランドレベルに相当する“Ｌ”レベルに変化した場合には、第２の信号入力端子８が開放状態となっているためにＭＯＳＦＥＴ２０はノーマリーオンの状態を保持する。
【００３５】
このため、入力信号Ｓinのレベル変化に応じてパワーＭＯＳＦＥＴ４がオン状態からオフ状態となり、負荷接続用端子９とグランド端子１０間を非導通状態にし、負荷１２の駆動を停止する。また、ＭＯＳＦＥＴ２０がノーマリーオンの状態を保持することから、実質的にダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートが接続されたままの状態となり、電圧制限回路５は動作可能状態に保持される。
【００３６】
ここで、入力信号Ｓinのレベル変化に応じてパワーＭＯＳＦＥＴ４がオン状態からオフ状態となる際に、負荷１２や配線などのインダクタンスに起因するオフサージ等の過電圧が発生し、その過電圧によってツェナーダイオードＺＤｉが降伏状態となりツェナー電圧Ｖzを生じる。更に、サージ電流がツェナーダイオードＺＤｉ，ダイオードＤｉ，ＭＯＳＦＥＴ２０及びゲート保護用抵抗を介して駆動信号源１４へ流れるため、電圧制限回路５の両端には、ツェナーダイオードＺＤｉのツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDとの合計電圧（Ｖz＋ＶD）が発生する。
【００３７】
このように電圧制限回路５の両端に前記ツェナー電圧Ｖzと順方向電圧ＶDが生じると、一旦オフ状態となったパワーＭＯＳＦＥＴ４のゲート電位がしきい値電圧Ｖth4まで引き上げられ、パワーＭＯＳＦＥＴ４が再びオン状態となり、更に、前記ツェナー電圧Ｖzと順方向電圧ＶDとパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4との合計電圧（Ｖz＋ＶD＋Ｖth4）にてパワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsをクランプすることにより、パワーＭＯＳＦＥＴ４を過電圧から保護する。そして、パワーＭＯＳＦＥＴ４は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【００３８】
次に、パワーＭＯＳＦＥＴ回路１９の特性検査について図４を参照して説明する。図４において、パワーＭＯＳＦＥＴ回路１９の特性検査は、負荷接続用端子９とグランド端子１０の間に電流源１５と電圧計１６を並列接続し、第２の信号入力端子８とグランド端子１０の間に可変電圧源１８を接続した状態で行われる。
【００３９】
可変電圧源１８にて、第２の信号入力端子８にＭＯＳＦＥＴ２０のしきい値電圧Ｖth20未満の電圧を印加する。これにより、開閉素子としてのＭＯＳＦＥＴ２０がオフ状態となり、電圧制限回路５はパワーＭＯＳＦＥＴ４のゲートから切り離されて、動作不可状態となる。更に、パワーＭＯＳＦＥＴ４は、そのゲートが第１の抵抗２１によってグランドレベルにプルダウンされるため、オフ状態となる。この状態で、電流源１５からパワーＭＯＳＦＥＴ４のドレインに所定電流値（例えば、１０ｍＡ）のシンク電流Ｉdsを注入し、電圧計１６を用いてパワーＭＯＳＦＥＴ４のドレインーソース間の電圧Ｖdsを測定する。
【００４０】
この測定操作によると、ＭＯＳＦＥＴ２０がオフ状態となっているため、シンク電流Ｉdsが電圧制限回路５へは流れず、パワーＭＯＳＦＥＴ４に強制的に注入されることとなり、パワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsが降伏電圧ＢＶdsまで上昇する。よって、電圧計１６でこのドレイン−ソース間電圧Ｖdsを測定することにより、電圧制限回路５の影響を除いたパワーＭＯＳＦＥＴ４の降伏電圧ＢＶdsを測定することができ、パワーＭＯＳＦＥＴ４の正確な耐圧検査が可能となる。
【００４１】
次に、電圧制限回路５のクランプ電圧測定について説明する。この場合、負荷接続用端子９と第１の信号入力端子７の間に、他の電流源１５ａと電圧計１５ｂ等を並列接続する。尚、電流源１５は、パワーＭＯＳＦＥＴ回路１９から電気的に切り離しておく。そして、電流源１５ａから負荷接続用端子９を介して電圧制限回路５へ所定電流を注入し、これらの端子９，７間の電圧を電圧計１５ｂで測定する。この測定操作によると、注入した電流によりツェナーダイオードＺＤｉにツェナー電圧Ｖzが生じ、このツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDとの合計電圧（Ｖz＋ＶD）、即ち電圧制限回路５のクランプ電圧を正確に測定することができる。
【００４２】
このように、本実施の形態のパワーＭＯＳＦＥＴ回路１９によれば、負荷駆動のための通常動作時においては、電圧制限回路５によって、サージ等の過電圧からパワーＭＯＳＦＥＴ４を保護することができ、特性検査時においては、第２の信号入力端子８にディプレッション型のＭＯＳＦＥＴ２０のしきい値電圧Ｖth20未満の電圧を印加するだけで、パワーＭＯＳＦＥＴ４の耐圧を正確且つ容易に測定することができる。
【００４３】
更に、特性検査時において、負荷接続用端子９から電圧制限回路５へ所定電流を供給し、負荷接続用端子９と第１の信号入力端子７間の電圧を測定するだけで、電圧制限回路５のクランプ電圧を正確且つ容易に測定することができる。したがって、従来技術では測定できなかった電圧制限回路のクランプ電圧とパワーＭＯＳＦＥＴの耐圧との耐圧差を測定することができる。
【００４４】
（第３の実施の形態）
図５は、第３の実施の形態におけるパワーＭＯＳＦＥＴ回路の構成とその使用例を示す回路図である。尚、図５中、図１と同一又は相当する部分を同一符号にて示している。
【００４５】
図５において、本実施の形態のパワーＭＯＳＦＥＴ回路２３は、Ｎチャンネルエンハンスメント型のパワーＭＯＳＦＥＴ４と、アクティブクランプとしての電圧制限回路５と、信号入力端子７と、負荷接続用端子９と、グランド端子１０と、Ｎチャンネルディプレッション型のＭＯＳＦＥＴ２４、及びパワーＭＯＳＦＥＴ４のゲート−ソース間に接続されたツェナーダイオード２５とを備えて構成されている。
【００４６】
パワーＭＯＳＦＥＴ４のドレインと負荷接続用端子９、そのソースとグランド端子１０がそれぞれ接続され、更にゲートとソースにツェナーダイオード２５のカソードとアノードがそれぞれ接続されている。
【００４７】
電圧制限回路５は、アノード同士が接続されたツェナーダイオードＺＤｉとダイオードＤｉを備え、ツェナーダイオードＺＤｉのカソードと負荷接続用端子９、ダイオードＤｉのカソードとＭＯＳＦＥＴ２４のドレインがそれぞれ接続されている。ＭＯＳＦＥＴ２４のゲート−ソース間には抵抗２６が接続され、そのゲートと第１の信号入力端子７、そのソースとパワーＭＯＳＦＥＴ４のゲートがそれぞれ接続され、抵抗２６を介してパワーＭＯＳＦＥＴ４のゲートと信号入力端子７が接続された構成となっている。
【００４８】
更に、電圧制限回路中のツェナーダイオードＺＤｉが降伏時に生じるツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDとパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4との合計電圧（Ｖz＋ＶD＋Ｖth4）を、パワーＭＯＳＦＥＴ４のドレイン−ソース間降伏電圧ＢＶds未満とするように、ツェナーダイオードＺＤｉのツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDが決められている。
【００４９】
かかる構成を有するパワーＭＯＳＦＥＴ回路２３を負荷駆動用として使用するには、負荷接続用端子９とグランド端子１０の間に、駆動すべき負荷１２と電力供給用電源１３を直列接続し、信号入力端子７とグランド端子１０の間に、入力信号Ｓinを印加するための駆動信号源１４を接続する。
【００５０】
次に、パワーＭＯＳＦＥＴ回路２３による負荷駆動時の動作を説明する。
【００５１】
駆動信号源１４からの入力信号Ｓinがグランドレベルに相当する“Ｌ”レベルから、パワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルに変化すると、パワーＭＯＳＦＥＴ４がオフ状態からオン状態となり、負荷接続用端子９とグランド端子１０間を導通状態にすることにより、負荷１２を駆動する。
【００５２】
また、入力信号Ｓinが“Ｌ”レベルのときには、ＭＯＳＦＥＴ２４のゲートとソースが略同電位となり、入力信号Ｓinが“Ｈ”レベルのときには、ＭＯＳＦＥＴ２４のゲートが“Ｈ”レベルと等しくなる。このため、ＭＯＳＦＥＴ２４は、入力信号Ｓinのレベル変化にはよらずノーマリーオンの状態を保持することとなり、実質的にダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートが接続されたままの状態となって、電圧制限回路５は動作可能状態に保持される。
【００５３】
即ち、入力信号ＳinがパワーＭＯＳＦＥＴ４の動作電圧範囲内であるときは、ＭＯＳＦＥＴ２４は、入力信号Ｓinのレベル変化にはよらずノーマリーオンの状態を保持することとなる。
【００５４】
一方、駆動信号源１４からの入力信号ＳinがパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルから、グランドレベルに相当する“Ｌ”レベルに変化する場合には、パワーＭＯＳＦＥＴ４がオン状態からオフ状態となって、負荷接続用端子９とグランド端子１０間を非導通状態にすることにより、負荷１２の駆動を停止する。また、ＭＯＳＦＥＴ２４は、入力信号Ｓinのレベル変化にはよらずノーマリーオンの状態を保持するため、実質的にダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートが接続されたままの状態となり、電圧制限回路５は動作可能状態に保持される。
【００５５】
ここで、入力信号Ｓinに伴ってパワーＭＯＳＦＥＴ４がオン状態からオフ状態となる際に、負荷１２や配線などのインダクタンスに起因するオフサージ等の過電圧が発生して、その過電圧によってツェナーダイオードＺＤｉが降伏し、ツェナー電圧Ｖzを生じる。更に、サージ電流がツェナーダイオードＺＤｉ，ダイオードＤｉ，ＭＯＳＦＥＴ２４，抵抗２６及びゲート保護用抵抗を介して駆動信号源１４へ流れる。なお、抵抗２６に電流が流れ、電位差が発生するが、この電位差ではＭＯＳＦＥＴ２４オフしない抵抗値を選んでいる。このため、電圧制限回路５の両端には、ツェナーダイオードＺＤｉのツェナー電圧ＶzとダイオードＤｉの順方向電圧ＶDとの合計電圧（Ｖz＋ＶD）が発生する。
【００５６】
このように電圧制限回路５の両端に前記ツェナー電圧Ｖzと順方向電圧ＶDが生じると、一旦オフ状態となったパワーＭＯＳＦＥＴ４のゲート電位がしきい値電圧Ｖth4まで引き上げられ、パワーＭＯＳＦＥＴ４が再びオン状態となり、更に、前記ツェナー電圧Ｖzと順方向電圧ＶDとパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4との合計電圧（Ｖz＋ＶD＋Ｖth4）にてパワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsをクランプすることにより、パワーＭＯＳＦＥＴ４を過電圧から保護する。そして、パワーＭＯＳＦＥＴ４は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【００５７】
尚、ツェナーダイオード２５は、パワーＭＯＳＦＥＴ４のゲートに過大な静電気等が印加するのを防止するための保護回路として機能している。
【００５８】
次に、パワーＭＯＳＦＥＴ回路２３の特性検査について図６を参照して説明する。図６において、パワーＭＯＳＦＥＴ回路２３の特性検査は、負荷接続用端子９とグランド端子１０の間に電流源１５と電圧計１６を並列接続し、信号入力端子７とグランド端子１０の間に可変電圧源１８を接続した状態で行われる。
【００５９】
可変電圧源１８にて、信号入力端子７にＭＯＳＦＥＴ２４のしきい値電圧Ｖth24未満の電圧を印加する。即ち、信号入力端子７にパワーＭＯＳＦＥＴ４の動作電圧範囲外の電圧を印加する。
【００６０】
これにより、開閉素子としてのＭＯＳＦＥＴ２４がオフ状態となり、電圧制限回路５がパワーＭＯＳＦＥＴ４のゲートから切り離されて動作不可状態となり、更にパワーＭＯＳＦＥＴ４がオフ状態となる。
【００６１】
この状態で、電流源１５からパワーＭＯＳＦＥＴ４のドレインに所定電流値（例えば、１０ｍＡ）のシンク電流Ｉdsを注入し、電圧計１６を用いてパワーＭＯＳＦＥＴ４のドレインーソース間の電圧Ｖdsを測定する。
【００６２】
この測定操作によると、ＭＯＳＦＥＴ２４がオフ状態となっているため、シンク電流Ｉdsが電圧制限回路５へは流れず、パワーＭＯＳＦＥＴ４に強制的に注入されることとなり、パワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsが降伏電圧ＢＶdsまで上昇する。よって、電圧計１６でこのドレイン−ソース間電圧Ｖdsを測定することにより、電圧制限回路５の影響を除いたパワーＭＯＳＦＥＴ４の降伏電圧ＢＶdsを測定することができ、パワーＭＯＳＦＥＴ４の正確な耐圧検査が可能となる。
【００６３】
このように、本実施の形態のパワーＭＯＳＦＥＴ回路２３によれば、負荷駆動のための通常動作時においては、電圧制限回路５によって、サージ等の過電圧からパワーＭＯＳＦＥＴ４を保護することができ、特性検査時においては、信号入力端子７にディプレッション型のＭＯＳＦＥＴ２４のしきい値電圧Ｖth24未満の電圧を印加するだけで、パワーＭＯＳＦＥＴ４の耐圧を正確且つ容易に測定することができる。
【００６４】
また、本実施の形態のパワーＭＯＳＦＥＴ回路２３によれば、パワーＭＯＳＦＥＴ４の制御信号入力端子とディプレッション型ＭＯＳＦＥＴ２４の制御信号入力端子が共通化され、端子数が減る。
【００６５】
（第４の実施の形態）
図７は、第４の実施の形態におけるパワーＭＯＳＦＥＴ回路の構成とその使用例を示す回路図である。尚、図７中、図１と同一又は相当する部分を同一符号にて示している。
【００６６】
図７において、本実施の形態のパワーＭＯＳＦＥＴ回路２７は、Ｎチャンネルエンハンスメント型のパワーＭＯＳＦＥＴ４と、アクティブクランプとしての電圧制限回路５と、信号入力端子７と、負荷接続用端子９と、グランド端子１０と、Ｎチャンネルディプレッション型の第１，第２のＭＯＳＦＥＴ２８，２９と、ツェナーダイオード３１を備えて構成されている。
【００６７】
パワーＭＯＳＦＥＴ４のドレインと負荷接続用端子９、そのソースとグランド端子１０がそれぞれ接続され、ゲート−ソース間に第１の抵抗３２が接続されると共に、そのゲートと第２のＭＯＳＦＥＴ２９のソースが接続されている。
【００６８】
電圧制限回路５は、アノード同士が接続されたツェナーダイオードＺＤｉとダイオードＤｉを備え、ツェナーダイオードＺＤｉのカソードと負荷接続用端子９、ダイオードＤｉのカソードと第１のＭＯＳＦＥＴ２８のドレインがそれぞれ接続されている。
【００６９】
第１のＭＯＳＦＥＴ２８及び第２のＭＯＳＦＥＴ２９のゲートが共に信号入力端子７に接続され、第１のＭＯＳＦＥＴ２８のゲート−ソース間には第２の抵抗３３が接続されている。更に、これら第１，第２のＭＯＳＦＥＴ２８，２９のソース，ドレインとツェナーダイオード３１のカソードが接続され、ツェナーダイオード３１のアノードはパワーＭＯＳＦＥＴ４のソースに接続されている。
【００７０】
かかる構成を有するパワーＭＯＳＦＥＴ回路２７を負荷駆動用として使用するには、負荷接続用端子９とグランド端子１０の間に、駆動すべき負荷１２と電力供給用電源１３を直列接続し、信号入力端子７とグランド端子１０の間に、入力信号Ｓinを印加するための駆動信号源１４を接続する。
【００７１】
次に、パワーＭＯＳＦＥＴ回路２７による負荷駆動時の動作を説明する。
【００７２】
まず、駆動信号源１４からの入力信号Ｓinがグランドレベルに相当する“Ｌ”レベルから、パワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルに変化する場合を説明する。入力信号Ｓinが“Ｌ”レベルのときには、第１，第２のＭＯＳＦＥＴ２８，２９のそれぞれのゲート−ソース間電圧が略同電位となるため、第１，第２のＭＯＳＦＥＴ２８，２９は共にノーマリーオンの状態となる。
【００７３】
一方、入力信号Ｓinが“Ｈ”レベルになると、これに応じて第１，第２のＭＯＳＦＥＴ２８，２９のゲート電位が“Ｈ”レベルとなるため、第１，第２のＭＯＳＦＥＴ２８，２９は共にノーマリーオンの状態を保持する。
【００７４】
このように、入力信号Ｓinが“Ｌ”レベルから“Ｈ”レベルに変化しても、第１，第２のＭＯＳＦＥＴ２８，２９は共にノーマリーオンの状態を保持することから、パワーＭＯＳＦＥＴ４のゲートには、第２の抵抗３３及び第２のＭＯＳＦＥＴ２９を通じて入力信号Ｓinが供給される。これにより、パワーＭＯＳＦＥＴ４はオフ状態からオン状態となり、負荷接続用端子９とグランド端子１０間を導通状態にすることにより、負荷１２を駆動する。
【００７５】
また、第１，第２のＭＯＳＦＥＴ２８，２９がノーマリーオンの状態を保持するため、実質的にツェナーダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートが接続されたままの状態となり、電圧制限回路５は動作可能状態に保持される。
【００７６】
次に、駆動信号源１４からの入力信号ＳinがパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4より高い“Ｈ”レベルから、グランドレベルに相当する“Ｌ”レベルに変化する場合を説明する。
【００７７】
前記したように、入力信号Ｓinのレベル変化にはよらず第１，第２のＭＯＳＦＥＴ２８，２９がノーマリーオンの状態を保持する。このため、入力信号Ｓinが“Ｈ”レベルから“Ｌ”レベルに変化するのに応じてパワーＭＯＳＦＥＴ４がオン状態からオフ状態となり、負荷接続用端子９とグランド端子１０間を非導通状態にすることにより、負荷１２の駆動を停止する。
【００７８】
また、ノーマリーオンの状態を保持する第１，第２のＭＯＳＦＥＴ２８，２９を介して、実質的にダイオードＤｉのカソードとパワーＭＯＳＦＥＴ４のゲートが接続されたままの状態となり、電圧制限回路５は動作可能状態に保持される。
【００７９】
ここで、入力信号Ｓinに伴ってパワーＭＯＳＦＥＴ４がオン状態からオフ状態となる際に、負荷１２や配線などのインダクタンスに起因するオフサージ等の過電圧が発生して、その過電圧によってツェナーダイオードＺＤｉが降伏し、ツェナー電圧Ｖzを生じる。更に、サージ電流がツェナーダイオードＺＤｉ，ダイオードＤｉ，第１のＭＯＳＦＥＴ２８，第１の抵抗３３及びゲート保護用抵抗を介して駆動信号源１４へ流れるため、電圧制限回路５の両端には、前記ツェナー電圧ＶｚとダイオードＤｉの順方向電圧ＶDとの合計電圧（Ｖz＋ＶD）が発生する。
【００８０】
このように電圧制限回路５の両端に前記ツェナー電圧Ｖzと順方向電圧ＶDが生じると、一旦オフ状態となったパワーＭＯＳＦＥＴ４のゲート電位がしきい値電圧Ｖth4まで引き上げられ、パワーＭＯＳＦＥＴ４が再びオン状態となり、更に、前記ツェナー電圧Ｖzと順方向電圧ＶDとパワーＭＯＳＦＥＴ４のしきい値電圧Ｖth4との合計電圧（Ｖz＋ＶD＋Ｖth4）にてパワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsをクランプすることにより、パワーＭＯＳＦＥＴ４を過電圧から保護する。そして、パワーＭＯＳＦＥＴ４は、過電圧のエネルギーを吸収した後、完全にオフ状態となる。
【００８１】
尚、ツェナーダイオード３１は、パワーＭＯＳＦＥＴ４のゲートに過大な静電気等が印加するのを防止するための保護回路として機能している。
【００８２】
次に、パワーＭＯＳＦＥＴ回路２７の特性検査について図８を参照して説明する。図８において、パワーＭＯＳＦＥＴ回路２７の特性検査は、負荷接続用端子９とグランド端子１０の間に電流源１５と電圧計１６を並列接続し、信号入力端子７とグランド端子１０の間に可変電圧源１８を接続した状態で行われる。
【００８３】
可変電圧源１８にて、信号入力端子７に第１，第２のＭＯＳＦＥＴ２８，２９のしきい値電圧Ｖth28，Ｖth29のいずれか一方よりも低い電圧を印加する。これにより、開閉素子としての第１，第２のＭＯＳＦＥＴ２８，２９の少なくとも一方がオフ状態となり、電圧制限回路５がパワーＭＯＳＦＥＴ４のゲートから切り離されて動作不可状態となる。更に、パワーＭＯＳＦＥＴ４は、そのゲートが第１の抵抗３２によってグランドレベルにプルダウンされるため、オフ状態となる。
【００８４】
この状態で、電流源１５からパワーＭＯＳＦＥＴ４のドレインに所定電流値（例えば、１０ｍＡ）のシンク電流Ｉdsを注入し、電圧計１６を用いてパワーＭＯＳＦＥＴ４のドレインーソース間の電圧Ｖdsを測定する。
【００８５】
この測定操作によると、電圧制限回路５が動作不可状態となっているため、シンク電流Ｉdsが電圧制限回路５へは流れず、パワーＭＯＳＦＥＴ４に強制的に注入されることとなり、パワーＭＯＳＦＥＴ４のドレイン−ソース間電圧Ｖdsが降伏電圧ＢＶdsまで上昇する。よって、電圧計１６でこのドレイン−ソース間電圧Ｖdsを測定することにより、電圧制限回路５の影響を除いたパワーＭＯＳＦＥＴ４の降伏電圧ＢＶdsを測定することができ、パワーＭＯＳＦＥＴ４の正確な耐圧検査が可能となる。
【００８６】
このように、本実施の形態のパワーＭＯＳＦＥＴ回路２７によれば、負荷駆動のための通常動作時においては、電圧制限回路５によってサージ等の過電圧からパワーＭＯＳＦＥＴ４を保護することができ、特性検査時においては、信号入力端子７にディプレッション型のＭＯＳＦＥＴ２８，２９のしきい値電圧Ｖth28，Ｖth29のいずれか一方より低い電圧を印加するだけで、パワーＭＯＳＦＥＴ４の耐圧を正確且つ容易に測定することができる。
【００８７】
また、本実施の形態のパワーＭＯＳＦＥＴ回路２７によれば、パワーＭＯＳＦＥＴ４の制御信号入力端子とディプレッション型ＭＯＳＦＥＴ２８，２９の各制御信号入力端子が共通化され、端子数が減る。
【００８８】
尚、以上に説明した各実施の形態では、開閉素子として、ノーマリーオン型のトランジスタであるＮチャンネルディプレッション型のＭＯＳＦＥＴを適用することとしたが、Ｐチャンネルディプレッション型のＭＯＳＦＥＴを適用してもよい。
【００８９】
また、開閉素子として、バイアス回路等を備えたＮチャンネルエンハンスメント型又はＰチャンネルエンハンスメント型のＭＯＳＦＥＴを用い、パワーＭＯＳＦＥＴによる負荷駆動時には、前記バイアス回路等によってこれらエンハンスメント型のＭＯＳＦＥＴをノーマリーオン状態にし、特性検査時には、外部から前記バイアス回路等に制御信号等を印加することによって、これらエンハンスメント型のＭＯＳＦＥＴをオフ状態にするようにしてもよい。
【００９０】
また、これらのＭＯＳＦＥＴに限らず、接合型ＦＥＴ等、他の種類の開閉素子を用いることができる。
【００９１】
更にまた、各実施の形態では、１個ずつのツェナーダイオードＺＤｉとダイオードＤｉを備えた電圧制限回路５を示したが、複数個のツェナーダイオードとダイオードを直列接続した構成としてもよい。更に、ツェナーダイオードの代わりに、バイポーラトランジスタのＰＮ接合を逆バイアス状態にして適用したり、ＭＯＳＦＥＴのソース電位に対してドレイン及びゲート電位を逆バイアス状態に設定して用いられる定電圧クランプ回路など、定電圧を発生する電子素子や電子回路を適用してもよい。
【００９２】
【発明の効果】
以上説明したように、本発明のパワーＭＯＳＦＥＴ回路によれば、負荷駆動用のパワーＭＯＳＦＥＴのゲート−ソース間に接続されるアクティブクランプとしての電圧制限回路に開閉素子を直列接続し、パワーＭＯＳＦＥＴによる負荷駆動時には開閉素子をオン状態にして、電圧制限回路にてサージ等の過電圧からパワーＭＯＳＦＥＴを保護するようにし、特性検査時には、開閉素子をオフ状態にして電圧制限回路をパワーＭＯＳＦＥＴから切り離すようにしたので、負荷駆動時にはパワーＭＯＳＦＥＴの保護、特性検査時には電圧制限回路の影響を受けずにパワーＭＯＳＦＥＴの耐圧測定が可能となる。
【００９３】
したがって、従来技術では困難であったパワーＭＯＳＦＥＴの耐圧にて把握されるパワーＭＯＳＦＥＴの最大定格等の評価や、電圧制限回路によるドレイン−ソース間のクランプ電圧とパワーＭＯＳＦＥＴの耐圧との耐圧差を確認することが可能となり、パワーＭＯＳＦＥＴ回路の特性検査による特性保証を行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態のパワーＭＯＳＦＥＴ回路の構成及びその使用例を示す回路図である。
【図２】図１に示すパワーＭＯＳＦＥＴ回路を特性検査するための回路例を示す回路図である。
【図３】第２の実施の形態のパワーＭＯＳＦＥＴ回路の構成及びその使用例を示す回路図である。
【図４】図３に示すパワーＭＯＳＦＥＴ回路を特性検査するための回路例を示す回路図である。
【図５】第３の実施の形態のパワーＭＯＳＦＥＴ回路の構成及びその使用例を示す回路図である。
【図６】図５に示すパワーＭＯＳＦＥＴ回路を特性検査するための回路例を示す回路図である。
【図７】第４の実施の形態のパワーＭＯＳＦＥＴ回路の構成及びその使用例を示す回路図である。
【図８】図７に示すパワーＭＯＳＦＥＴ回路を特性検査するための回路例を示す回路図である。
【図９】従来のパワーＭＯＳＦＥＴ回路の要部構成を示す回路図である。
【符号の説明】
４…パワーＭＯＳＦＥＴ
５…電圧制限回路
６，２０，２４，２８，２９…Ｎチャンネルディプレッション型のＭＯＳＦＥＴ
７，８…信号入力端子
ＺＤｉ…ツナーダイオード
Ｄｉ…ダイオード
【図１】
0003539194.tif 000002
【図２】
0003539194.tif 000003
【図３】
0003539194.tif 000004
【図４】
0003539194.tif 000005
【図５】
0003539194.tif 000006
【図６】
0003539194.tif 000007
【図７】
0003539194.tif 000008
【図８】
0003539194.tif 000009
【図９】
0003539194.tif 000010