(57)【特許請求の範囲】
【請求項１】
外部クロック信号に同期して動作する同期型半導体記憶装置であって、
各々が行列状に配列された複数のメモリセルを含む複数のメモリアレイ、
前記外部クロック信号と参照クロック信号を受け、該２つのクロック信号の位相差に応じた制御信号を出力する位相比較器、
前記制御信号に応じた時間だけ前記外部クロック信号を遅延させ前記参照クロック信号として出力する遅延回路、
前記参照クロック信号を予め定められた時間だけ遅延させた内部クロック信号に同期して、前記複数のメモリアレイのうちの選択されたメモリセルと外部との間でデータ信号の授受を行なうためのデータ入出力回路、および
前記内部クロック信号を必要としないモードが指示されたことに応じて、所定の期間だけ前記外部クロック信号の前記位相比較器および前記遅延回路への入力を遮断する制御回路を備えたことを特徴とする、同期型半導体記憶装置。
【請求項２】
前記内部クロック信号を必要としないモードは、前記複数のメモリアレイのうちの先にリフレッシュされたメモリアレイと異なるメモリアレイのリフレッシュを指示するオートリフレッシュモードであって、
前記制御回路は、
前記オートリフレッシュモードが指示されたことに応じて、所定の時間だけオートリフレッシュ検出信号を出力する第１の信号発生回路と、
前記第１の信号発生回路から前記オートリフレッシュ検出信号が出力されたことに応じて、前記外部クロック信号の前記位相比較器および前記遅延回路への入力を遮断する第１のゲート回路とを含むことを特徴とする、請求項１に記載の同期型半導体記憶装置。
【請求項３】
前記内部クロック信号を必要としないモードは、前記複数のメモリアレイを順次リフレッシュすることを指示するセルフリフレッシュモードであって、
前記制御回路は、
前記セルフリフレッシュモードの開始が指示されてからそのセルフリフレッシュモードの終了が指示されるまでの間にセルフリフレッシュ検出信号を出力する第２の信号発生回路と、
前記第２の信号発生回路から前記セルフリフレッシュ検出信号が出力されたことに応じて、前記外部クロック信号の前記位相比較器および前記遅延回路への入力を遮断する第２のゲート回路とを含むことを特徴とする、請求項１に記載の同期型半導体記憶装置。
【請求項４】
前記制御回路は、
前記第２の信号発生回路から前記セルフリフレッシュ検出信号が出力されたことに応じて、所定の周期で活性化信号を出力する第３の信号発生回路と、
前記第３の信号発生回路から前記活性化信号が出力されたことに応じて、前記外部クロック信号を前記位相比較器および前記遅延回路に与える第３のゲート回路とを含むことを特徴とする、請求項３に記載の同期型半導体記憶装置。
【請求項５】
前記第３の信号発生回路から前記活性化信号が出力されたことに応じて、先にリフレッシュしたメモリアレイと異なるメモリアレイのリフレッシュを行なうリフレッシュ回路を備えたことを特徴とする、請求項４に記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は同期型半導体記憶装置に関し、特に、外部クロック信号に同期して制御信号、アドレス信号および入力データを含む外部信号を取込む同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
主記憶として用いられるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す。）は高速化されてきているものの、その動作速度は依然マイクロプロセッサ（以下、ＭＰＵと称す。）の動作速度に追随することができない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよく言われる。近年高速ＭＰＵのための主記憶としてクロック信号に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す。）を用いることが提案されている。以下、ＳＤＲＡＭについて説明する。
【０００３】
図１０は従来のＳＤＲＡＭの主要部の構成を機能的に示すブロック図である。図１０においては、×８ビット構成のＳＤＲＡＭの１ビットの入出力データに関連する機能的部分の構成が示される。データ入出力端子ＤＱｉに関連するアレイ部分は、バンク＃１を構成するメモリアレイ５１ａとバンク＃２を構成するメモリアレイ５１ｂを含む。
【０００４】
バンク＃１のメモリアレイ５１ａに対しては、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレイ５１ａの対応の行を選択する複数のロウデコーダを含むＸデコーダ群５２ａと、列アドレス信号Ｙ３〜Ｙｋをデコードしてメモリアレイ５１ａの対応の列を選択する列選択信号を発生する複数のコラムデコーダを含むＹデコーダ群５３ａと、メモリアレイ５１ａの選択された行に接続されるメモリセルのデータを検知し増幅するセンスアンプ群５４ａとが設けられる。
【０００５】
Ｘデコーダ群５２ａは、メモリアレイ５１ａの各ワード線に対応して設けられるロウデコーダを含む。アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコーダが選択状態となり、選択状態とされたロウデコーダに対して設けられたワード線が選択状態となる。
【０００６】
Ｙデコーダ群５３ａは、メモリアレイ５１ａの列選択線それぞれに対して設けられるコラムデコーダを含む。１本の列選択線は、８対のビット線を選択状態とする。Ｘデコーダ群５２ａおよびＹデコーダ群５３ａにより、メモリアレイ５１ａにおいて８ビットのメモリセルが同時に選択状態とされる。Ｘデコーダ群５２ａおよびＹデコーダ群５３ａはそれぞれバンク指定信号Ｂ１により活性化されるように示される。
【０００７】
バンク＃１には、さらに、センスアンプ群５４ａにより検知増幅されたデータを伝達するとともに書込みデータをメモリアレイ５１ａの選択されたメモリセルへ伝達するための内部データ伝達線（グローバルＩＯ線）のバスＧＩＯが設けられる。グローバルＩＯ線バスＧＩＯは同時に選択された８ビットのメモリセルと同時にデータの授受を行なうために８対のグローバルＩＯ線を含む。
【０００８】
データ読出しのために、バンク＃１においてグローバルＩＯ線バスＧＩＯ上のデータをプリアンプ活性化信号φＰＡ１に応答して活性化されて増幅するプリアンプ群５５ａと、プリアンプ群５５ａで増幅されたデータを格納するためのリード用レジスタ５６ａと、リード用レジスタ５６ａに格納されたデータを順次出力するための出力バッファ５７ａとが設けられる。
【０００９】
プリアンプ群５５ａおよびリード用レジスタ５６ａは、８対のグローバルＩＯ線に対応してそれぞれ８ビット幅の構成を備える。リード用レジスタ５６ａは、レジスタ活性化信号φＲｒ１に応答してプリアンプ群５５ａの出力するデータをラッチしかつ順次出力する。
【００１０】
出力バッファ５７ａは、出力イネーブル信号φＯＥ１に応答して、リード用レジスタ５６ａから順次出力される８ビットのデータをデータ入出力端子ＤＱｉへ伝達する。図１０においては、データ入出力端子ＤＱｉを介してデータ入力およびデータ出力が行なわれるように示される。このデータ入力およびデータ出力は別々の端子を介して行なわれる構成であってもよい。
【００１１】
データの書込みを行なうために、入力バッファ活性化信号φＤＢ１に応答して活性化され、データ入出力端子ＤＱｉに与えられた入力データから内部書込みデータを生成する１ビット幅の入力バッファ５８ａと、レジスタ活性化信号φＲｗ１に応答して活性化され、入力バッファ５８ａから伝達された書込みデータを順次（ラップアドレスに従って）格納するライト用レジスタ５９ａと、書込みバッファ活性化信号φＷＢ１に応答して活性化され、ライト用レジスタ５９ａに格納されたデータを増幅してグローバルＩＯ線対バスＧＩＯへ伝達するライトバッファ群６０ａとが設けられる。
【００１２】
ライトバッファ群６０ａおよびライト用レジスタ５９ａはそれぞれ８ビット幅を有する。
【００１３】
バンク＃２も同様に、メモリアレイ５１ｂ、Ｘデコーダ群５２ｂ、Ｙデコーダ群５３ｂ、センスアンプ活性化信号φＳＡ２に応答して活性化されるセンスアンプ群５４ｂ、プリアンプ活性化信号φＰＡ２に応答して活性化されるプリアンプ群５５ｂ、レジスタ活性化信号φＲｒ２に応答して活性化されるリード用レジスタ５６ｂ、出力イネーブル信号φＯＥ２に応答して活性化される出力バッファ５７ｂ、バッファ活性化信号φＷＢ２に応答して活性化されるライトバッファ群６０ｂ、レジスタ活性化信号φＲｗ２に応答して活性化されるライト用レジスタ５９ｂ、およびバッファ活性化信号φＤＢ２に応答して活性化される入力バッファ５８ｂを含む。
【００１４】
バンク＃１の構成とバンク＃２の構成は同一である。リード用レジスタ５６ａおよび５６ｂならびにライト用レジスタ５９ａおよび５９ｂを設けることにより１つのデータ入出力端子ＤＱｉに対し高速のクロック信号に同期してデータの入出力を行なうことが可能となる。
【００１５】
バンク＃１および＃２に対する各制御信号については、バンク指定信号Ｂ１およびＢ２に従っていずれか一方のバンクに対する制御信号のみが発生される。
【００１６】
図１０に示す機能ブロック６１が各データ入出力端子に対して設けられる。×８ビット構成のＳＤＲＡＭの場合、機能ブロック６１を８個含む。
【００１７】
バンク＃１およびバンク＃２をほぼ同一構成とし、バンク指定信号Ｂ１およびＢ２により一方のみを活性化することにより、バンク＃１および＃２は互いにほぼ完全に独立して動作することが可能となる。
【００１８】
データ読出し用のレジスタ５６ａおよび５６ｂとデータ書込み用のレジスタ５９ａおよび５９ｂとを別々に設けるとともにそれぞれバンク＃１および＃２に対して設けることにより、データ読出しおよび書込みの動作モード切換え時およびバンク切換え時においてデータが衝突することがなく、正確なデータの読出しおよび書込みを実行することができる。
【００１９】
バンク＃１および＃２をそれぞれ独立に駆動するための制御系として、第１の制御信号発生回路６２、第２の制御信号発生回路６３およびクロックカウンタ６４が設けられる。
【００２０】
第１の制御信号発生回路６２は、外部から与えられる制御信号、すなわち、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号ｅｘｔ．／ＯＥ、外部書込みイネーブル信号（書込み許可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをたとえばシステムクロックである外部クロック信号ＣＬＫに同期して取込み、内部制御信号φｘａ、φｙａ、φＷ、φＯ、φＲ、およびφＣを発生する。
【００２１】
第２の制御信号発生回路６３は、バンク指定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φＲおよびφＣとクロック信号ＣＬＫに応答してバンク＃１および＃２をそれぞれ独立に駆動するための制御信号、すなわち、センスアンプ活性化信号φＳＡ１、φＳＡ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライトバッファ活性化信号φＷＢ１、φＷＢ２、入力バッファ活性化信号φＤＢ１、φＤＢ２、および出力バッファ活性化信号φＯＥ１、φＯＥ２を発生する。
【００２２】
ＳＤＲＡＭはさらに、周辺回路として、内部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信号ｘ０〜ｘｊとバンク選択信号Ｂ１およびＢ２を発生するＸアドレスバッファ６５と、内部制御信号φｙａに応答して活性化され、列選択線を指定するための列選択信号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ２と、バンク指定信号Ｂ１およびＢ２を発生するＹアドレスバッファ６６と、ラップアドレスＷＹ０〜ＷＹ７とリード用レジスタ５６ａおよび５６ｂを制御するためのレジスタ駆動用信号φＲｒ１およびφＲｒ２ならびにライト用レジスタ５９ａおよび５９ｂを駆動するための制御信号φＲｗ１およびφＲｗ２を発生するレジスタ制御回路６７を含む。
【００２３】
レジスタ制御回路６７へは、またバンク指定信号Ｂ１およびＢ２が与えられ、選択されたバンクに対してのみレジスタ駆動用信号が発生される。
【００２４】
図１１は、このようなＳＤＲＡＭにおいて連続して８ビットのデータ（８×８の合計６４ビット）を読出す動作を行なうときの外部信号の状態を示すタイミングチャートである。
【００２５】
ＳＤＲＡＭにおいては、たとえばシステムクロックである外部からのクロック信号ＣＬＫの立上がりエッジで外部からの制御信号やアドレス信号Ａｄｄなどが取込まれる。アドレス信号Ａｄｄは、時分割的に多重化された行アドレス信号Ｘと列アドレス信号Ｙを含む。
【００２６】
サイクル１におけるクロック信号ＣＬＫの立上がりエッジにおいて、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベル、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳおよび外部ライトイネーブル信号ｅｘｔ．／ＷＥが「Ｈ」レベルであれば、そのときのアドレス信号Ａｄｄが行アドレス信号Ｘとして取込まれる。
【００２７】
次いで、サイクル４におけるクロック信号ＣＬＫの立上がりエッジにおいて、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳが活性化状態である「Ｌ」レベルにあれば、そのときのアドレス信号Ａｄｄが列アドレスＹとして取込まれる。この取込まれた行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従ってＳＤＲＡＭ内において行および列の選択動作が実施される。外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳが「Ｌ」レベルに立下ってから所定のクロック期間（図１１においては６クロックサイクル）が経過した後、最初のデータｂ０が出力される。以後、クロック信号ＣＬＫの立下がりに応答してデータｂ１〜ｂ７が出力される。
【００２８】
図１２は、ＳＤＲＡＭにおいて連続して８ビットのデータを読出す動作を行なうときの外部信号の状態を示すタイミングチャートである。
【００２９】
書込動作においては、行アドレス信号Ｘｃの取込はデータ読出時と同様である。すなわち、サイクル１におけるクロック信号ＣＬＫの立上がりエッジにおいて信号ｅｘｔ．／ＲＡＳが活性化状態の「Ｌ」レベル、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが「Ｈ」レベルであれば、そのときのアドレス信号Ａｄｄが行アドレス信号Ｘａとして取込まれる。サイクル３におけるクロック信号ＣＬＫの立上がりエッジにおいて信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥがともに活性状態の「Ｌ」レベルであれば、列アドレス信号Ｙｂが取込まれるとともに、そのときに与えられていたデータｂ０が最初の書込データとして取込まれる。この信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳの立下がりエッジに応答してＳＤＲＡＭ内部において行および列選択動作が実行される。クロック信号ＣＬＫに同期して順次入力データｂ１〜ｂ７が取込まれ、順次メモリセルにこの入力データが書込まれる。
【００３０】
次に、ＳＤＲＡＭのリフレッシュ動作について説明する。ＳＤＲＡＭには、コマンドに応じてバンク♯１および♯２のどちらか一方のメモリアレイ５１ａまたは５１ｂのリフレッシュのみを行なうオートリフレッシュモードと、開始コマンドから終了コマンドまでの間にバンク♯１および♯２のメモリアレイ５１ａおよび５１ｂのリフレッシュを交互に行なうセルフリフレッシュモードの２種類のリフレッシュモードが設けられている。
【００３１】
まず、オートリフレッシュモードについて説明する。図１３は、ＳＤＲＡＭのオートリフレッシュモードに関連する部分の構成を示す図である。図１３において、ＳＤＲＡＭは、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、およびｅｘｔ．／ＷＥのクロック信号ＣＬＫの立上がりエッジでの状態を判定し、オートリフレッシュが指定されたか否かを検出するオートリフレッシュ検出回路７０と、リフレッシュアドレスを発生するアドレスカウンタ７１と、アドレスカウンタ７１から発生されるバンクアドレスＲＢＡとオートリフレッシュ検出回路７０から発生されるオートリフレッシュ検出信号ＡＲとに応答してオートリフレッシュモード指定時に指定されたバンクに対する内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡおよびｉｎｔ．ＲＡＳＢをそれぞれ発生する活性制御回路７２ａおよび７２ｂと、活性制御回路７２ａおよび７２ｂからの内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡおよびｉｎｔ．ＲＡＳＢに応答して対応のメモリアレイの行選択に関連する回路部分を駆動する行選択駆動回路７３ａおよび７３ｂを含む。
【００３２】
このオートリフレッシュ検出回路７０は、図１０に示す構成において第１の制御信号発生回路６２に含まれ、活性制御回路７２ａおよび７２ｂならびに行選択駆動回路７３ａおよび７３ｂは第２の制御信号発生回路６３に含まれる。
【００３３】
アクティブコマンド入力時においてメモリアレイを活性化するための制御回路は図１３には示していないがまた別に設けられている。このアクティブコマンド入力時において動作する制御回路は同様内部ＲＡＳ信号を発生する。したがって、アクティブコマンド入力時に発生される内部ＲＡＳ信号とこの図１３に示す活性制御回路７２ａおよび７２ｂからの内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡおよびｉｎｔ．ＲＡＳＢとの論理和をとった結果の出力が行選択駆動回路７３ａおよび７３ｂへ与えられる。
【００３４】
図１３を参照して、ＳＤＲＡＭはさらに、オートリフレッシュ検出信号ＡＲに従って、アドレスカウンタ７１からのリフレッシュアドレス（リフレッシュされるべきメモリセルの行を示すアドレス）と外部からのアドレス信号の一方を選択的に通過させるマルチプレクサ７４と、このマルチプレクサ７４から与えられたアドレス信号をクロック信号ＣＬＫに応答して取込むアドレスバッファ７５と、アドレスバッファ７５からの内部行アドレス信号をデコードするロウデコーダ７６ａおよび７６ｂを含む。
【００３５】
ロウデコーダ７６ａおよび７６ｂはそれぞれ行選択駆動回路７３ａおよび７３ｂからの制御信号によりその動作が制御される。ロウデコーダ７６ａはバンク♯１のメモリアレイ内のメモリセルの１行を選択し、ロウデコーダ７６ｂはバンク♯２のメモリアレイの１行を選択する。
【００３６】
また、図１３に示す構成においては行選択駆動回路７３ａおよび７３ｂはロウデコーダ７６ａおよび７６ｂをそれぞれ駆動するように示されている。行選択駆動回路７３ａおよび７３ｂは、ワード線駆動信号を発生してロウデコーダ７６ａおよび７６ｂを介して選択ワード線上へその発生したワード線駆動信号を伝達するとともに、メモリアレイ内のセンスアンプを活性化するためのセンスアンプ活性化信号を発生する。
【００３７】
また図１３に示す構成においては、マルチプレクサ７４はアドレスバッファ７５の前段に設けられている。このマルチプレクサ７４はアドレスバッファ７５の出力側に設けられていてもよい。
【００３８】
ＳＤＲＡＭはさらに、オートリフレッシュ検出信号ＡＲに応答して列選択動作を制御する列選択駆動回路７７ａおよび７７ｂと、列選択駆動回路７７ａおよび７７ｂから発生される列選択イネーブル信号／ＣＥに応答して活性化され、図示しない経路から与えられる列アドレス信号をデコードして列選択信号を発生するコラムデコーダ７８ａおよび７８ｂを含む。
【００３９】
列選択駆動回路７７ａおよび７７ｂは、オートリフレッシュ検出信号ＡＲが活性状態にあり、オートリフレッシュ動作が指定された場合には、コラムデコーダ７８ａおよび７８ｂの動作を禁止する。これによりオートリフレッシュ時において列選択動作に関連する回路が消費する電力を低減する。この列選択駆動回路７７ａおよび７７ｂは、図１０に示す第２の制御信号発生回路６３に含まれる。
【００４０】
図１４はオートリフレッシュモード時の外部制御信号および内部制御信号の状態を示すタイミングチャートである。以下、図１３および図１４に従って、オートリフレッシュモードにおけるリフレッシュ動作について説明する。
【００４１】
オートリフレッシュコマンドは、クロック信号ＣＬＫの立上がりエッジで、外部制御信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳを「Ｌ」レベルに設定し、外部制御信号ｅｘｔ．／ＷＥを「Ｈ」レベルに設定することにより与えられる。オートリフレッシュコマンドが与えられると、オートリフレッシュ検出回路７０はオートリフレッシュ検出信号ＡＲを「Ｈ」レベルの活性状態とする。このときまたオートリフレッシュ検出回路７０はアドレスカウンタ７１のカウント値を１カウントアップする。活性制御回路７２ａおよび７２ｂは、このアドレスカウンタ７１からのバンクアドレスＲＢＡとオートリフレッシュ検出信号ＡＲに応答して内部ＲＡＳ信号ｉｎｔ．ＲＡＳ（内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡおよびｉｎｔ．ＲＡＳＢを総称する）を発生する。
【００４２】
アドレスカウンタ７１からのバンクアドレスがバンク♯１を指定している場合には、活性制御回路７２ａから内部ＲＡＳ信号ｉｎｔ．ＲＡＳＡが発生される。バンクアドレスカウンタ７１からのバンクアドレスがバンク♯２を示す場合には、活性制御回路７２ｂが活性状態とされ、このオートリフレッシュ検出信号ＡＲに応答して内部ＲＡＳ信号ｉｎｔ．ＲＡＳＢが発生される。
【００４３】
活性制御回路７２ａまたは７２ｂからの内部ＲＡＳ信号に応答して対応の行選択駆動回路７３ａまたは７３ｂが活性状態とされ、選択されたバンクに対する行選択動作（ワード線選択およびセンスアンプ駆動）を実行する。
【００４４】
一方において、マルチプレクサ７４は、オートリフレッシュ検出信号ＡＲに応答してアドレスカウンタ７１から与えられたリフレッシュアドレスを選択してアドレスバッファ７５へ与える。アドレスバッファ７５はこのアドレスカウンタ７５からのリフレッシュアドレスに従って内部アドレスを発生してロウデコーダ７６ａおよび７６ｂへ与える。ロウデコーダ７６ａおよび７６ｂの一方が活性化され（行選択駆動回路７３ａおよび７３ｂの出力による）、指定されたバンクにおいて対応の１行のメモリセルが選択されて選択された行に接続されるメモリセルのリフレッシュが実行される。
【００４５】
このとき、列選択駆動回路７７ａおよび７７ｂがオートリフレッシュ検出信号ＡＲに応答して列選択イネーブル信号／ＣＥを不活性状態の「Ｈ」レベルに設定する。これによりコラムデコーダ７８ａおよび７８ｂのデコード動作が禁止され、列選択動作は行なわれない。
【００４６】
オートリフレッシュコマンドが与えられてから所定時間が経過すると、オートリフレッシュ検出信号ＡＲが不活性状態となり、内部ＲＡＳ信号ｉｎｔ．ＲＡＳも不活性状態となり、指定されたバンクにおける行選択動作が不活性状態とされ、選択されたワード線が非選択状態となるとともにまたセンスアンプも非動作状態とされる。
【００４７】
次いでオートリフレッシュコマンドが与えられると、同様の動作が実行される。このときアドレスカウンタ７１のカウント値が１増加される。このときバンクアドレスＲＢＡはアドレスカウンタ７１の最下位ビットで表わされる。したがってバンクが切換わり、先にリフレッシュが行なわれたバンクと異なるバンクに対するリフレッシュが実行される。これにより図１４に示すフォトリフレッシュ動作が実現される。
【００４８】
次に、セルフリフレッシュモードについて説明する。図１５は、ＳＤＲＡＭのセルフリフレッシュモードに関連する部分の構成を示す図である。図１３で示したオートリフレッシュモードに関連する部分の構成と異なる点は、オートリフレッシュ検出回路７０の代わりにセルフリフレッシュ検出回路８０および内部発振器８１が設けられている点である。
【００４９】
セルフリフレッシュ検出回路８０は、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥ、ｅｘｔ．ＣＫＥおよびｅｘｔ．／ＣＳのクロック信号ＣＬＫの立上がりエッジでの状態を判定し、セルフリフレッシュモードの開始が指定されてから、その終了が指定されるまでの間にセルフリフレッシュ検出信号ＳＲを出力する。内部発振器８１は、セルフリフレッシュ検出回路８０からセルフリフレッシュ検出信号ＳＲが出力されたことに応じて所定の周期でリフレッシュ信号Ｒｅｆを出力する。
【００５０】
図１６は内部発振器８１の構成を示すブロック図、図１７はその動作を示すタイミングチャートである。図１６において、この内部発振器８１は、発振器８２、ＮＡＮＤゲート８３、遅延回路８４およびインバータ８５を含む。ＮＡＮＤゲート８３、遅延回路８４およびインバータ８５はパルス発生器８６を構成する。
【００５１】
発振器８２の出力φ８２はＮＡＮＤゲート８３の一方入力ノードに入力される。ＮＡＮＤゲート８３の出力は、インバータ８５に入力されるとともに、遅延回路８４を介してＮＡＮＤゲート８３の他方入力ノードに入力される。インバータ８５の出力がリセット信号Ｒｅｆとなる。
【００５２】
発振器８２は、図１７に示すように、セルフリフレッシュモードが指定されてセルフリフレッシュ検出信号ＳＲが「Ｈ」レベルである間、所定の周期で発振し信号φ８２を出力する。パルス発生器８６は、信号φ８２の立上がりに応答して、遅延回路８４の遅延時間のパルス幅を持つ信号Ｒｅｆを出力する。
【００５３】
図１８はセルフリフレッシュモード時の外部制御信号の状態を示すタイミングチャートである。以下、図１５〜図１８に従ってセルフリフレッシュモードにおけるリフレッシュ動作について説明する。
【００５４】
セルフリフレッシュの開始コマンドは、クロック信号ＣＬＫの立上がりエッジで、外部制御信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＣＳ、ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳを「Ｌ」レベルに設定し、外部制御信号ｅｘｔ．／ＷＥを「Ｈ」レベルに設定することにより与えられる。
【００５５】
セルフリフレッシュの開始コマンドが与えられると、セルフリフレッシュ検出回路８０はセルフリフレッシュ検出信号ＳＲを「Ｈ」レベルの活性状態とする。応じて、内部発振器８１は、所定の周期でリセット信号Ｒｅｆを「Ｈ」レベルの活性状態とする。内部発振器８１は、リセット信号Ｒｅｆを「Ｈ」レベルにするたびにアドレスカウンタ７１のカウント値を１カウントアップする。活性制御回路７２ａおよび７２ｂは、このアドレスカウンタ７１からのバンクアドレスＲＢＡとリフレッシュ信号Ｒｅｆに応答して内部ＲＡＳ信号ｉｎｔ．ＲＡＳを発生する。したがって、リフレッシュ信号Ｒｅｆが「Ｈ」レベルになるたびに、バンク♯１および♯２のリフレッシュが交互に行なわれる。
【００５６】
一方、マルチプレクサ７４は、セルフリフレッシュ検出信号ＳＲに応答してアドレスカウンタ７１から与えられたリフレッシュアドレスを選択してアドレスバッファ７５に与える。また、列選択駆動回路７７ａおよび７７ｂは、セルフリフレッシュ検出信号ＳＲに応答して列選択イネーブル信号／ＣＥを不活性状態の「Ｈ」レベルに設定し、コラムデコーダ７８ａおよび７８ｂのデコード動作を禁止する。
【００５７】
セルフリフレッシュの終了コマンドは、クロック信号ＣＬＫの立上がりエッジで、外部制御信号ｅｘｔ．ＣＫＥおよびｅｘｔ．／ＣＳを「Ｈ」レベルに設定することにより与えられる。
【００５８】
セルフリフレッシュの終了コマンドが与えられると、セルフリフレッシュ検出回路８０はセルフリフレッシュ検出信号ＳＲを「Ｌ」レベルの非活性状態とする。応じて、内部発振器８１がリフレッシュ信号Ｒｅｆの出力を停止し、セルフリフレッシュモードが終了する。
【００５９】
上述のように、ＳＤＲＡＭはクロック信号ＣＬＫの立上がりエッジで外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、アドレス信号Ａｄｄ、データなどを取込んで動作するので、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳなどに同期してアドレスやデータなどを取込み動作していた従来のＤＲＡＭに比べてアドレスなどのスキュー（タイミングのずれ）によるデータ入出力のマージンを確保せずに済み、サイクルタイムを高速化できるという利点を有する。また、システムによっては、連続した数ビットにアクセスする頻度が高い場合があり、この連続アクセスタイムを高速にすることによって、平均アクセスタイムをスタティックランダムアクセスメモリ（ＳＲＡＭ）に匹敵させることができる。
【００６０】
ところで、ＳＤＲＡＭにおいて、さらなる高速動作を実現するためにはクロック信号ＣＬＫからのアクセス時間を短くする必要がある。そこで、ディレイロックドループ（以下、ＤＬＬと称す。）回路をチップ内部に搭載して外部クロック信号ｅｘｔ．ＣＬＫより立上がり位相が進んだ内部クロック信号ｉｎｔ．ＣＬＫを発生させ、その内部クロック信号ｉｎｔ．ＣＬＫの立上がりエッジに応答してデータの入出力などを行なうことが提案された。
【００６１】
図１９は従来のＤＬＬ回路の構成を示すブロック図である。図１９を参照して、このＤＬＬ回路は、クロックバッファ９１，９６、位相比較器９２、チャージポンプ９３、ループフィルタ９４および電圧制御ディレイ回路９５を含む。
【００６２】
クロックバッファ９１は、図２０に示すように、直列接続されたＭ個（Ｍは正の整数である。）のインバータ９１．１〜９１．Ｍを含み、外部クロック信号ｅｘｔ．ＣＬＫを増幅してクロック信号ＥＣＬＫを出力する。クロック信号ＥＣＬＫは位相比較器９２および電圧制御ディレイ回路９５に与えられる。インバータ９１．１〜９１．Ｍのシンボルの大きさは、各インバータ９１．１〜９１．Ｍの負荷駆動能力の大きさを表わしており、インバータ９１．１〜９１．Ｍの負荷駆動能力は出力端に向かって徐々に増大している。後段のインバータ９１．２〜９１．Ｍの負荷駆動能力は前段のインバータ９１．１〜９１．Ｍ−１の負荷駆動能力の３〜４倍程度に設定される。インバータ９１．１〜９１．Ｍの数Ｍは位相比較器９２および電圧制御ディレイ回路９５の容量に応じて設定される。
【００６３】
クロックバッファ９６は、図２１に示すように、直列接続されたＮ個（Ｎは正の整数である。）のインバータ９６．１〜９６．Ｎを含み、電圧制御ディレイ回路９５の出力ＥＣＬＫ′を増幅して内部クロック信号ｉｎｔ．ＣＬＫおよびクロック信号ＲＣＬＫを出力する。内部クロック信号ｉｎｔ．ＣＬＫは、上述のとおりＳＤＲＡＭに供給される。クロック信号ＲＣＬＫは位相比較器９２に与えられる。クロックバッファ９６を構成するインバータ９６．１〜９６．Ｎの負荷駆動能力も、クロックバッファ９１と同様に、出力端に向かって徐々に増大している。インバータ９６．１〜９６．Ｎの数Ｎは負荷容量の大きさに応じて設定される。クロック信号ＲＣＬＫを出力するインバータ（図では９６．４）は、外部クロック信号ｅｘｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫの位相差が所定の値になるように選択される。
【００６４】
次に、図１９で示した位相比較器９２について説明する。図２２は位相比較器９２の構成を示す回路図である。図において、この位相比較器９２は、インバータ１００〜１０４、２入力ＮＡＮＤゲート１０５〜１１０、３入力ＮＡＮＤゲート１１１，１１２および４入力ＮＡＮＤゲート１１３を含む。
【００６５】
インバータ１００はクロックバッファ９１からのクロック信号ＥＣＬＫを受ける。インバータ１０１はクロックバッファ９６からのクロック信号ＲＣＬＫを受ける。ＮＡＮＤゲート１０５は、インバータ１００の出力とＮＡＮＤゲート１１１の出力を受け、信号φ１０５を出力する。ＮＡＮＤゲート１０６は、ＮＡＮＤゲート１０５，１０７の出力を受け、信号φ１０６を出力する。ＮＡＮＤゲート１０７はＮＡＮＤゲート１０６，１１３の出力を受け、ＮＡＮＤゲート１０８はＮＡＮＤゲート１０９，１１３の出力を受ける。ＮＡＮＤゲート１０９はＮＡＮＤゲート１０８，１１０の出力を受け、信号φ１０９を出力する。ＮＡＮＤゲート１１０は、インバータ１０１の出力とＮＡＮＤゲート１１２の出力を受け、信号φ１１０を出力する。
【００６６】
ＮＡＮＤゲート１１３は、ＮＡＮＤゲート１０５，１０６，１０９，１１０からの信号φ１０５，φ１０６，φ１０９，φ１１０を受け、リセット信号ＲＥＳを出力する。ＮＡＮＤゲート１１１は、ＮＡＮＤゲート１０５，１０６，１１３から信号φ１０５，φ１０６，ＲＥＳを受け、インバータ１０２，１０３を介してアップ信号／ＵＰを出力する。ＮＡＮＤゲート１１２は、ＮＡＮＤゲート１０９，１１０，１１３から信号φ１０９，φ１１０，ＲＥＳを受け、インバータ１０４を介してダウン信号ＤＯＷＮを出力する。
【００６７】
図２３は、クロック信号ＥＣＬＫ、クロック信号ＲＣＬＫ、２入力ＮＡＮＤゲート１０５の出力（すなわち信号φ１０５）、２入力ＮＡＮＤゲート１１０の出力（すなわち信号φ１１０）、４入力ＮＡＮＤゲート１１３の出力（すなわちリセット信号ＲＥＳ）、アップ信号／ＵＰおよびダウン信号ＤＯＷＮの相互の関係を示すタイミングチャートである。
【００６８】
図２２および図２３の説明に先立ち、まずクロック信号ＥＣＬＫ，ＲＣＬＫのいずれもが「Ｈ」レベルにある場合を考える。この場合には、ゲート１０５，１１０はいずれも必ず「Ｈ」レベルを出力する。仮にゲート１０６，１０９の出力が「Ｈ」レベルであった場合には、ゲート１１３の出力は「Ｌ」レベルとなり、ゲート１０７，１０８の出力は「Ｈ」レベルになって結局ゲート１０６，１０９の出力は「Ｌ」レベルとなる。このため、ゲート１１１，１１２は、クロック信号ＥＣＬＫ，ＲＣＬＫのいずれもが「Ｈ」レベルにある限り、常に「Ｈ」レベルを出力することがわかる。このような状態の後、クロック信号ＥＣＬＫ，ＲＣＬＫが「Ｌ」レベルに転じれば、ゲート１０５，１１０の出力は「Ｌ」レベルになり、ゲート１０６，１０９は「Ｈ」レベルを出力することとなる。
【００６９】
この後、図２３に示すように、まずクロック信号ＥＣＬＫが立上がり、次いでクロック信号ＲＣＬＫが位相Ｔ１だけ遅れて立上がる場合を説明する。クロック信号ＥＣＬＫの立上がりを受けてゲート１０５の出力φ１０５が「Ｈ」レベルに転じる。しかし、クロック信号ＲＣＬＫは「Ｌ」レベルのままなので、ゲート１１０の出力φ１１０は「Ｌ」レベルを継続し、ゲート１１３の出力ＲＥＳは「Ｈ」レベルから変わらない。このため、ゲート１１１の出力が「Ｌ」レベルへと変化する。一方、ゲート１１２の出力は「Ｈ」レベルのまま変化しない。
【００７０】
次いでクロック信号ＲＣＬＫが立上ると、ゲート１１０の出力φ１１０が「Ｈ」レベルに転じ、ゲート１１３の４つの入力がすべて「Ｈ」レベルとなってゲート１１３の出力ＲＥＳが「Ｌ」レベルへと遷移する。その結果、ゲート１１１の出力は「Ｌ」レベルから再び「Ｈ」レベルへと変化し、ゲート１１１はクロック信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差を反映したパルス信号を出力する。一方、ゲート１１２の出力は、ゲート１１０の出力が「Ｈ」レベルに変わるのを受けて「Ｌ」レベルに転じるものの、直後にゲート１１３の出力が「Ｌ」レベルへと変化するため、直ぐに「Ｈ」レベルに戻る。このためゲート１１２は、クロック信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差とは無関係の一定の幅のパルス信号を出力する。
【００７１】
クロック信号ＲＣＬＫがまず立下がり、次いでクロック信号ＥＣＬＫが立上がる場合は、アップ信号／ＵＰとダウン信号ＤＯＷＮの関係が逆になるだけで同様であるので説明は省略される。
【００７２】
つまり、位相比較器９２は、図２４に示すように、クロック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも遅れている場合は一定のパルス幅のアップ信号／ＵＰと位相差に応じたパルス幅のダウン信号ＤＯＷＮを出力し、クロック信号ＥＣＬＫとＲＣＬＫの位相が一致している場合は同じパルス幅の信号／ＵＰとＤＯＷＮを出力し、クロック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも進んでいる場合は一定のパルス幅のダウン信号ＤＯＷＮと位相差に応じたパルス幅のアップ信号／ＵＰを出力する。
【００７３】
図２５は図１９に示したチャージポンプ９３およびループフィルタ９４の構成を示す回路図である。図２５を参照して、チャージポンプ９３は電源電位ライン１２１と接地電位ライン１２２の間に直列接続された定電流源１２３、ＰチャネルＭＯＳトランジスタ１２４、ＮチャネルＭＯＳトランジスタ１２５および定電流源１２６を含む。ＰチャネルＭＯＳトランジスタ１２４のゲートはアップ信号／ＵＰを受け、ＮチャネルＭＯＳトランジスタ１２５のゲートはダウン信号ＤＯＷＮを受ける。ＰチャネルＭＯＳトランジスタ１２４とＮチャネルＭＯＳトランジスタ１２５の接続ノードＮ１２４がチャージポンプ９３の出力ノードとなる。ループフィルタ９４は、チャージポンプ９３の出力ノードＮ１２４と接地電位ライン１２２の間に直列接続された抵抗１２７およびキャパシタ１２８を含む。
【００７４】
次に、図２５に示したチャージポンプ９３およびループフィルタ９４の動作について説明する。アップ信号／ＵＰおよびダウン信号ＤＯＷＮがともに「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ１２４が導通状態になり、ＮチャネルＭＯＳトランジスタ１２５が非導通状態になって、電源電位ライン１２１→定電流源１２３→ＰチャネルＭＯＳトランジスタ１２４→ノードＮ１２４→抵抗１２７を介してキャパシタ１２８に電荷が供給される。これにより、ノードＮ１２４の電圧すなわち制御電圧ＶＣＯｉｎが徐々に上昇する。
【００７５】
逆に、アップ信号／ＵＰおよびダウン信号ＤＯＷＮがともに「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタ１２４は非導通状態になりＮチャネルＭＯＳトランジスタ１２５は導通状態になって、キャパシタ１２８→抵抗１２７→ノードＮ１２４→ＮチャネルＭＯＳトランジスタ１２５→定電流源１２６→接地電位ライン１２２の経路でキャパシタ１２８の電荷が流出する。したがって、制御電圧ＶＣＯｉｎが徐々に下降する。
【００７６】
また、アップ信号／ＵＰが「Ｌ」レベルとなり、ダウン信号ＤＯＷＮが「Ｈ」レベルになるとＭＯＳトランジスタ１２４，１２５はともに導通状態となり、ノードＮ１２４に流入する電荷量とノードＮ１２４から流出する電荷量が等しくなり、制御電圧ＶＣＯｉｎは変化しない。
【００７７】
逆に、アップ信号／ＵＰが「Ｈ」レベルとなりダウン信号ＤＯＷＮが「Ｌ」レベルになるとＭＯＳトランジスタ１２４，１２５がともに非導通状態となり、ノードＮ１２４がフローティング状態となり制御電圧ＶＣＯｉｎは変化しない。
【００７８】
つまり、チャージポンプ９３およびループフィルタ９４の出力である制御電圧ＶＣＯｉｎは、クロック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも遅れている場合は徐々に下降し、クロック信号ＥＣＬＫとＲＣＬＫの位相が一致している場合は変化せず、クロック信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも進んでいる場合は徐々に上昇する。
【００７９】
図２６は図１９に示した電圧制御ディレイ回路９５の構成を示す一部省略した回路図である。図２６を参照して、この電圧制御ディレイ回路９５は、バイアス発生回路１３０と、直列接続されたＫ個（Ｋは正の整数である。）の遅延時間可変素子１４０．１〜１４０．Ｋを含む。
バイアス発生回路１３０は、ＰチャネルＭＯＳトランジスタ１３１，１３２とＮチャネルＭＯＳトランジスタ１３３，１３４を含む。ＰチャネルＭＯＳトランジスタ１３１およびＮチャネルＭＯＳトランジスタ１３３は電源電位ライン１２１と接地電位ライン１２２の間に直列接続される。ＰチャネルＭＯＳトランジスタ１３２とＮチャネルＭＯＳトランジスタ１３４は電源電位ライン１２１と接地電位ライン１２２の間に直列接続される。ＰチャネルＭＯＳトランジスタ１３１，１３２のゲートは共通接続されるとともにＰチャネルＭＯＳトランジスタ１３１のドレインに接続される。すなわち、ＰチャネルＭＯＳトランジスタ１３１と１３２はカレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ１３３のゲートは制御電圧ＶＣＯｉｎを受ける。ＮチャネルＭＯＳトランジスタ１３４のゲートはそのドレインに接続される。
【００８０】
ＮチャネルＭＯＳトランジスタ１３３には制御電圧ＶＣＯｉｎに応じて増減する電流Ｉａが流れる。ＭＯＳトランジスタ１３３と１３１は直列接続され、ＭＯＳトランジスタ１３１と１３２はカレントミラー回路を構成し、ＭＯＳトランジスタ１３２と１３４は直列接続されているので、４つのＭＯＳトランジスタ１３１〜１３４には同じ電流Ｉａが流れる。ただし、ＭＯＳトランジスタ１３１と１３２のトランジスタサイズは同一であるものとする。
【００８１】
遅延時間可変素子１４０．１は、電源電位ライン１２１と接地電位ライン１２２の間に直列接続されたＰチャネルＭＯＳトランジスタ１４１．１，１４２．１およびＮチャネルＭＯＳトランジスタ１４３．１，１４４．１を含む。ＰチャネルＭＯＳトランジスタ１４１．１のゲートは、バイアス発生回路１３０のＰチャネルＭＯＳトランジスタ１３２のゲートに接続される。ＭＯＳトランジスタ１４２．１，１４３．１のゲートは共通接続され、ＭＯＳトランジスタ１４２．１，１４３．１はインバータ１４５．１を構成する。ＮチャネルＭＯＳトランジスタ１４４．１のゲートは、バイアス発生回路１３０のＮチャネルＭＯＳトランジスタ１３４のゲートに接続される。他の遅延時間可変素子１４０．２〜１４０．Ｋも同様である。インバータ１４５．１〜１４５．Ｋは直列接続される。インバータ１４５．１はクロック信号ＥＣＬＫを受け、インバータ１４５．Ｋがクロック信号ＥＣＬＫ′を出力する。
【００８２】
次に、図２６に示した電圧制御ディレイ回路９５の動作について説明する。ＰチャネルＭＯＳトランジスタ１４１．１〜１４１．ＫのゲートはともにＰチャネルＭＯＳトランジスタ１３２のゲートに接続され、ＮチャネルＭＯＳトランジスタ１４４．１〜１４４．ＫのゲートはともにＮチャネルＭＯＳトランジスタ１３４のゲートに接続されているので、各遅延時間可変素子１４０．１〜１４０．Ｋにも制御電圧ＶＣＯｉｎに応じた電流Ｉａが流れる。
【００８３】
制御電圧ＶＣＯｉｎが増大して電流Ｉａが増大すると、各インバータ１４５．１〜１４５．Ｋの反転時間が短くなり、電圧制御ディレイ回路９５の遅延時間が短くなる。
【００８４】
また、制御電圧ＶＣＯｉｎが減少して電流Ｉａが減少すると、各インバータ１４５．１〜１４５．Ｋの反転時間が長くなり、電圧制御ディレイ回路９５の遅延時間が長くなる。
【００８５】
次に、図１９に示したＤＬＬ回路の動作について説明する。クロック信号ＲＣＬＫの位相がクロック信号ＥＣＬＫよりも遅れている場合は、位相比較器９２はクロック信号ＥＣＬＫとＲＣＬＫの位相差に応じたパルス幅のアップ信号／ＵＰと、所定のパルス幅のダウン信号ＤＯＷＮを出力する。応じてチャージポンプ９３がループフィルタ９４に電荷を供給し、これにより制御電圧ＶＣＯｉｎが上昇し、電圧制御回路ディレイ９５の遅延時間が短くなる。したがって、クロック信号ＲＣＬＫの位相が進み、クロック信号ＥＣＬＫとＲＣＬＫの位相差は小さくなる。
【００８６】
逆に、クロック信号ＲＣＬＫの位相がクロック信号ＥＣＬＫよりも進んでいる場合は、位相比較器９２はクロック信号ＲＣＬＫとＥＣＬＫの位相差に応じたパルス幅のダウン信号ＤＯＷＮと、所定のパルス幅のアップ信号／ＵＰを出力する。応じてループフィルタ９４からチャージポンプ９３に電荷が流出し、これにより制御電圧ＶＣＯｉｎが下降し電圧制御ディレイ回路９５の遅延時間が長くなる。したがって、クロック信号ＲＣＬＫの位相が遅れ、クロック信号ＲＣＬＫとＥＣＬＫの位相差が小さくなる。
【００８７】
このような過程を繰返し、ついにはクロック信号ＲＣＬＫとＥＣＬＫの位相差が一致する。このとき図２７に示すように、外部クロック信号ｅｘｔ．ＣＬＫに比べて所望の値だけ位相が進んだ内部クロック信号ｉｎｔ．ＣＬＫがクロックバッファ９６から出力される。
【００８８】
【発明が解決しようとする課題】
しかしながら、従来のＤＬＬ回路をＳＤＲＡＭにそのまま搭載したのでは、ＤＬＬ回路は、リフレッシュモードのように内部クロック信号ｉｎｔ．ＣＬＫを必要としないモードにおいても、外部クロック信号ｅｘｔ．ＣＬＫが入力されている限り内部クロック信号ｉｎｔ．ＣＬＫを出力し続けることとなり、ＤＬＬ回路において電流が無駄に消費されるという問題があった。
【００８９】
それゆえに、この発明の主たる目的は、消費電力が小さな同期型半導体記憶装置を提供することである。
【００９０】
【課題を解決するための手段】
この発明の同期型半導体記憶装置は、外部クロック信号に同期して動作する同期型半導体記憶装置であって、各々が行列状に配列された複数のメモリセルを含む複数のメモリアレイ、前記外部クロック信号と参照クロック信号を受け、該２つのクロック信号の位相差に応じた制御信号を出力する位相比較器、前記制御信号に応じた時間だけ前記外部クロック信号を遅延させ前記参照クロック信号として出力する遅延回路、前記参照クロック信号を予め定められた時間だけ遅延させた内部クロック信号に同期して、前記複数のメモリアレイのうちの選択されたメモリセルと外部との間でデータ信号の授受を行なうためのデータ入出力回路、および前記内部クロック信号を必要としないモードが指示されたことに応じて、所定の期間だけ前記外部クロック信号の前記位相比較器および前記遅延回路への入力を遮断する制御回路を備えたことを特徴としている。
【００９１】
また、前記内部クロック信号を必要としないモードは、前記複数のメモリアレイのうちの先にリフレッシュされたメモリアレイと異なるメモリアレイのリフレッシュを指示するオートリフレッシュモードであって、前記制御回路は、前記オートリフレッシュモードが指示されたことに応じて、所定の時間だけオートリフレッシュ検出信号を出力する第１の信号発生回路と、前記第１の信号発生回路から前記オートリフレッシュ検出信号が出力されたことに応じて、前記外部クロック信号の前記位相比較器および前記遅延回路への入力を遮断する第１のゲート回路とを含むこととしてもよい。
【００９２】
また、前記内部クロック信号を必要としないモードは、前記複数のメモリアレイを順次リフレッシュすることを指示するセルフリフレッシュモードであって、前記制御回路は、前記セルフリフレッシュモードの開始が指示されてからそのセルフリフレッシュモードの終了が指示されるまでの間にセルフリフレッシュ検出信号を出力する第２の信号発生回路と、前記第２の信号発生回路から前記セルフリフレッシュ検出信号が出力されたことに応じて、前記外部クロック信号の前記位相比較器および前記遅延回路への入力を遮断する第２のゲート回路とを含むこととしてもよい。
【００９３】
また、前記制御回路は、前記第２の信号発生回路から前記セルフリフレッシュ検出信号が出力されたことに応じて、所定の周期で活性化信号を出力する第３の信号発生回路と、前記第３の信号発生回路から前記活性化信号が出力されたことに応じて、前記外部クロック信号を前記位相比較器および前記遅延回路に与える第３のゲート回路とを含むこととしてもよい。
【００９４】
また、前記第３の信号発生回路から前記活性化信号が出力されたことに応じて、先にリフレッシュしたメモリアレイと異なるメモリアレイのリフレッシュを行なうリフレッシュ回路を備えてもよい。
【００９５】
【作用】
この発明の同期型半導体記憶装置は、内部クロック信号を必要としないモードが指示されたことに応じて、所定の期間だけ外部クロック信号の位相比較器および遅延回路への入力を遮断する制御回路を備える。したがって、内部クロック信号が不要であるモードにおいて内部クロック信号が生成されるのを防止することができ、消費電力の低減化を図ることができる。
【００９６】
また、制御回路は、オートリフレッシュモードが指定されたことに応じてオートリフレッシュ検出信号を出力する第１の信号発生回路と、オートリフレッシュ検出信号に応答して外部クロック信号の位相比較器および遅延回路への入力を遮断する第１のゲート回路とを含むこととすれば、オートリフレッシュモードにおいて内部クロック信号が生成されるのを防止することができる。
【００９７】
また、制御回路は、セルフリフレッシュモードが指定されたことに応じてセルフリフレッシュ検出信号を出力する第２の信号発生回路と、セルフリフレッシュ検出信号に応答して外部クロック信号の位相比較器および遅延回路への入力を遮断する第２のゲート回路とを含むこととすれば、セルフリフレッシュモードにおいて内部クロック信号が生成されるのを防止することができる。
【００９８】
また、制御回路は、セルフリフレッシュ検出信号が指定されたことに応じて所定の周期で活性化信号を出力する第３の信号発生回路と、活性化信号に応答して外部クロック信号を位相比較器および遅延回路に与える第３のゲート回路とを含むこととすれば、セルフリフレッシュモードにおいて内部クロック信号を間欠的に生成することができる。
【００９９】
また、第３の信号発生回路から活性化信号が出力されたことに応じて、先にリフレッシュしたメモリアレイと異なるメモリアレイのリフレッシュを行なうリフレッシュ回路を備えれば、セルフリフレッシュを容易に行なうことができる。
【０１００】
【実施例】
［実施例１］
図１は、この発明の第１実施例によるＳＤＲＡＭのＤＬＬ回路の構成を示すブロック図である。図１を参照して、このＤＬＬ回路が図１９で示したＤＬＬ回路と異なる点は、リフレッシュコントロール回路１が新たに設けられている点である。
【０１０１】
リフレッシュコントロール回路１は、図２に示すように、制御信号入力端子１ａ，１ｂ、クロック信号入力端子１ｃ，１ｄおよびクロック信号出力端子１ｅ，１ｇ，１ｆを含む。制御信号入力端子１ａにはオートリフレッシュ検出回路７０からのオートリフレッシュ検出信号ＡＲが入力される。制御信号入力端子１ｂにはセルフリフレッシュ検出回路８０からのセルフリフレッシュ検出信号ＳＲが入力される。クロック信号入力端子１ｃにはクロックバッファ９１からのクロック信号ＥＣＬＫが入力される。クロック信号入力端子１ｄにはクロックバッファ９６からのクロック信号ＲＣＬＫが入力される。クロック信号出力端子１ｅ，１ｆ，１ｇからは、それぞれクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が出力される。クロック信号ＣＬＫ１，ＣＬＫ２は位相比較器９２に入力される。クロック信号ＣＬＫ３は電圧制御ディレイ回路９５に入力される。
【０１０２】
また、リフレッシュコントロール回路１は、ＯＲゲート２、インバータ３およびトランスファゲート４，５を含む。トランスファゲート４は、クロック信号入力端子１ｃとクロック信号出力端子１ｅの間に接続される。クロック信号出力端子１ｅと１ｇは共通接続される。トランスファゲート５は、クロック信号入力端子１ｄとクロック信号出力端子１ｆの間に接続される。ＯＲゲート２は、制御信号入力端子１ａ，１ｂを介してオートリフレッシュ検出信号ＡＲおよびセルフリフレッシュ検出信号ＳＲを受ける。ＯＲゲート２の出力は、トランスファゲート４，５のＰチャネルＭＯＳトランジスタ側のゲート４ａ，５ａに直接入力されるとともに、インバータ３を介してトランスファゲート４，５のＮチャネルＭＯＳトランジスタ側のゲート４ｂ，５ｂに入力される。
【０１０３】
次に、動作について説明する。オートリフレッシュ検出信号ＡＲおよびセルフリフレッシュ検出信号ＳＲがともに非活性状態の「Ｌ」レベルである場合は、ＯＲゲート２は「Ｌ」レベルを出力し、トランスファゲート４，５は導通状態となる。これにより、クロックバッファ９１からのクロック信号ＥＣＬＫが位相比較器９２および電圧制御ディレイ回路９５に入力されるとともに、クロックバッファ９６からのクロック信号ＲＣＬＫが位相比較器９２に入力され、ＤＬＬ回路が動作する。
【０１０４】
また、オートリフレッシュ検出信号ＡＲおよびセルフリフレッシュ検出信号ＳＲのうちのいずれか一方が活性状態の「Ｈ」レベルである場合は、ＯＲゲート２は「Ｈ」レベルを出力し、トランスファゲート４，５が遮断状態となる。これにより、クロックバッファ９１，９６から位相比較器９２および電圧制御ディレイ回路９５へのクロック信号ＥＣＬＫ，ＲＣＬＫの入力が遮断され、ＤＬＬ回路が停止する。
【０１０５】
この実施例においては、内部クロック信号ｉｎｔ．ＣＬＫを必要としないオートリフレッシュモードまたはセルフリフレッシュモードが指示されたことに応じてＤＬＬ回路が停止するようにしたので、リフレッシュモードにおける消費電流の低減化を図ることができる。
【０１０６】
なお、この実施例では、内部クロック信号ｉｎｔ．ＣＬＫをＤＬＬ回路で生成したが、内部クロック信号ｉｎｔ．ＣＬＫを位相同期ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、以下、ＰＬＬと略記する）回路で生成するとともに、オートリフレッシュ検出信号ＡＲまたはセルフリフレッシュ検出信号ＳＲに応答してＰＬＬ回路が停止するようにしてもよい。
【０１０７】
［実施例２］
実施例１ではオートリフレッシュモードまたはセルフリフレッシュモードにおいてＤＬＬ回路を完全に停止させた。しかし、セルフリフレッシュモードの時間が長い場合は、図２５で示したチャージポンプ９３およびループフィルタ９４の出力電圧ＶＣＯｉｎがＤＬＬ回路の停止中に変化してしまい、ＤＬＬ回路が同期状態から外れてしまう。したがって、セルフリフレッシュモードが終了した後に通常の動作が可能になるまでの復帰時間が長くなってしまう。そこで、この実施例では、セルフリフレッシュモードにおいてＤＬＬ回路を間欠的に動作させることにより、セルフリフレッシュモード終了後の復帰時間の短縮化を図る。
【０１０８】
図３は、この発明の第２実施例によるＳＤＲＡＭのＤＬＬ回路の構成を示すブロック図である。図３を参照して、このＤＬＬ回路が図１で示したＤＬＬ回路と異なる点は、リフレッシュコントロール回路１の代わりにリフレッシュコントロール回路１０が設けられている点である。
【０１０９】
リフレッシュコントロール回路１０は、図４に示すように、制御信号入力端子１０ａ，１０ｂ，１０ｃ、クロック信号入力端子１０ｄ，１０ｅおよびクロック信号出力端子１０ｆ，１０ｇ，１０ｈを含む。制御信号入力端子１０ａにはオートリフレッシュ検出回路７０からのオートリフレッシュ検出信号ＡＲが入力される。制御信号入力端子１０ｂにはセルフリフレッシュ検出回路８０からのセルフリフレッシュ検出信号ＳＲが入力される。制御信号入力端子１０ｃには図１５で示した内部発振器８１からのリフレッシュ信号Ｒｅｆが入力される。クロック信号入力端子１０ｄにはクロックバッファ９１からのクロック信号ＥＣＬＫが入力される。クロック信号入力端子１０ｅにはクロックバッファ９６からのクロック信号ＲＣＬＫが入力される。クロック信号出力端子１０ｅ，１０ｆ，１０ｇからは、それぞれクロック信号ＣＬＫ１′，ＣＬＫ２′，ＣＬＫ３′が出力される。クロック信号ＣＬＫ１′，ＣＬＫ２′は位相比較器９２に入力される。クロック信号ＣＬＫ３′は電圧制御ディレイ回路９５に入力される。
【０１１０】
また、リフレッシュコントロール回路１０は、ゲート回路１１，１２および２接点の切換スイッチ１３，１４，１５を含む。ゲート回路１１は、入力端子１０ａ，１０ｂ，１０ｄ，１０ｅからオートリフレッシュ検出信号ＡＲ、セルフリフレッシュ検出信号ＳＲおよびクロック信号ＥＣＬＫ，ＲＣＬＫを受け、クロック信号ＣＬＫ１１，ＣＬＫ１２，ＣＬＫ１３を出力する。ゲート回路１１の構成および動作は、図２で示したリフレッシュコントロール回路１と同様である。すなわち、ゲート回路１１は、オートリフレッシュ検出回路ＡＲまたはセルフリフレッシュ検出信号ＳＲが非活性状態の「Ｌ」レベルであるときクロック信号ＥＣＬＫ，ＲＣＬＫを通過させる。ゲート回路１１を通過したクロック信号ＥＣＬＫはクロック信号ＣＬＫ１１，ＣＬＫ１３となり、ゲート回路１１を通過したクロック信号ＲＣＬＫはクロック信号ＣＬＫ１２となる。また、ゲート回路１１は、オートリフレッシュ検出信号ＡＲおよびセルフリフレッシュ検出信号ＳＲのうちのいずれか一方が活性状態の「Ｈ」レベルであるときクロック信号ＥＣＬＫ，ＲＣＬＫの通過を阻止する。
【０１１１】
ゲート回路１２は、入力端子１０ｃ，１０ｄ，１０ｅからリフレッシュ信号Ｒｅｆおよびクロック信号ＥＣＬＫ，ＲＣＬＫを受け、クロック信号ＣＬＫ２１，ＣＬＫ２２，ＣＬＫ２３を出力する。ゲート回路１２は、リフレッシュ信号Ｒｅｆが非活性状態の「Ｌ」レベルであるときクロック信号ＥＣＬＫ，ＲＣＬＫの通過を阻止する。また、ゲート回路１２は、リフレッシュ信号Ｒｅｆが活性状態の「Ｈ」レベルに立上がった後、まずクロック信号ＥＣＬＫを通過させる。このとき通過したクロック信号ＥＣＬＫがクロック信号ＣＬＫ２３となる。このクロック信号ＣＬＫ２３は、図３で示した電圧制御ディレイ回路９５およびクロックバッファ９６で１クロックだけ遅延されてクロック信号ＲＣＬＫとなる。ゲート回路１２は、このクロック信号ＲＣＬＫが帰還したときにクロック信号ＥＣＬＫ，ＲＣＬＫを通過させる。このとき通過したクロック信号ＥＣＬＫ，ＲＣＬＫがクロック信号ＣＬＫ２１，ＣＬＫ２２となる。
【０１１２】
図５はゲート回路１２の構成を示す回路図である。図５を参照して、このゲート回路１２は、２入力ＮＡＮＤゲート２０〜３１、３入力ＮＡＮＤゲート３２、インバータ３３〜３７、２入力ＮＯＲゲート３８〜４０および遅延回路４１を含む。ＮＡＮＤゲート２１と２２，２３と２４は、それぞれフリップフロップＦＦ１，ＦＦ２を構成する。ＮＡＮＤゲート２５と２６はマスタゲートＧ１を構成し、ＮＡＮＤゲート２７と２８はマスタフリップフロップＦＦ３を構成し、ＮＡＮＤゲート２９と３０はスレーブゲートＧ２を構成し、ＮＡＮＤゲート３１と３２はスレーブフリップフロップＦＦ４を構成する。ゲートＧ１，Ｇ２とフリップフロップＦ３，Ｆ４とインバータ３４は、マスタスレーブフリップフロップ４２を構成する。
【０１１３】
リフレッシュ信号Ｒｅｆは遅延回路４１を介してＮＡＮＤゲート２０の一方入力ノードに入力され、クロック信号ＥＣＬＫはインバータ３３を介してＮＡＮＤゲート２０の他方入力ノードに入力される。フリップフロップＦＦ１はリフレッシュ信号Ｒｅｆによってセットされ、ＮＡＮＤゲート２０の出力φ２０によってリセットされる。ＮＯＲゲート３８はフリップフロップＦＦ１の出力φ２１とインバータ３３の出力を受ける。ＮＯＲゲート３８の出力はクロック信号ＣＬＫ２３となる。
【０１１４】
フリップフロップＦＦ２はリフレッシュ信号Ｒｅｆによってセットされ、クロック信号ＣＬＫ２３によってリセットされる。マスタスレーブフリップフロップ４２は、クロック信号ＣＬＫ２３によって制御され、フリップフロップＦＦ２の出力を受ける。スレーブフリップフロップＦＦ４はＮＡＮＤゲート３０の出力とリフレッシュ信号Ｒｅｆの論理積信号によってセットされる。
【０１１５】
スレーブフリップフロップＦＦ４の反転出力φ３１はインバータ３５に入力される。ＮＯＲゲート３９は、インバータ３５の出力とクロック信号ＥＣＬＫを受ける。インバータ３６は、ＮＯＲゲート３９の出力を受けクロック信号ＣＬＫ２１を出力する。ＮＯＲゲート４０は、インバータ３５の出力とクロック信号ＲＣＬＫを受ける。インバータ３７は、ＮＯＲゲート４０の出力を受けクロック信号ＣＬＫ２２を出力する。
【０１１６】
次に、図５で示したゲート回路１２の動作について説明する。まず、図５の回路のうちリフレッシュ信号Ｒｅｆおよびクロック信号ＥＣＬＫを受けクロック信号ＣＬＫ２３を出力する回路について説明する。リフレッシュ信号Ｒｅｆが非活性状態の「Ｌ」レベルである場合、フリップフロップＦＦ１がセットされフリップフロップＦＦ１の出力φ２１が「Ｈ」レベルに固定される。したがって、ＮＯＲゲート３８の出力であるクロック信号ＣＬＫ２３はクロック信号ＥＣＬＫと関係なく「Ｌ」レベルとなる。
【０１１７】
また、リフレッシュ信号Ｒｅｆが活性状態の「Ｈ」レベルである場合は、フリップフロップＦＦ１がリセットされフリップフロップＦＦ１の出力φ２１が「Ｌ」レベルに固定される。したがって、クロック信号ＥＣＬＫは、インバータ３３で反転された後ＮＯＲゲート３８を通過し、クロック信号ＣＬＫ２３となる。
【０１１８】
より詳しく説明すると、図６に示すようにクロック信号ＥＣＬＫが「Ｌ」レベルであるときにリフレッシュ信号Ｒｅｆが「Ｈ」レベルに立上がった場合と、図７に示すようにクロック信号ＥＣＬＫが「Ｈ」レベルであるときにリフレッシュ信号Ｒｅｆが「Ｈ」レベルに立上がった場合で動作は異なる。
【０１１９】
すなわち、リフレッシュ信号Ｒｅｆが「Ｈ」レベルに立上がったときにクロック信号ＥＣＬＫが「Ｌ」レベルであればＮＡＮＤゲート２０の出力φ２０が「Ｌ」レベルになり、フリップフロップＦＦ１がリセットされてフリップフロップＦＦ１の出力φ２１が「Ｌ」レベルになる。したがって、クロック信号ＥＣＬＫはＮＯＲゲート３８を通過する。
【０１２０】
一方、リフレッシュ信号Ｒｅｆが「Ｈ」レベルに立上がったときにクロック信号ＥＣＬＫが「Ｈ」レベルであればＮＯＲゲート２０の出力φ２０が「Ｈ」レベルになり、フリップフロップＦＦ１がリセットされずフリップフロップＦＦ１の出力φ２１が「Ｈ」レベルになる。したがって、クロック信号ＥＣＬＫはＮＯＲゲート３８を通過しない。その後クロック信号ＥＣＬＫが「Ｌ」レベルになったときにフリップフロップＦＦ１の出力φ２１が「Ｌ」レベルになり、クロック信号ＥＣＬＫがＮＯＲゲート３８を通過することとなる。つまり、リフレッシュ信号Ｒｅｆが「Ｈ」レベルに立上がった後、クロック信号ＥＣＬＫが「Ｌ」レベルに変化した後にクロック信号ＥＣＬＫがＮＯＲゲート３８を通過する。
【０１２１】
次に、図５に示した回路のうちクロック信号Ｒｅｆおよびクロック信号ＣＬＫ２３，ＥＣＬＫ，ＲＣＬＫを受けて、クロック信号ＣＬＫ２１，ＣＬＫ２２を出力する回路について説明する。図８を参照して、リフレッシュ信号Ｒｅｆおよびクロック信号ＣＬＫ２３が「Ｌ」レベルである状態からリフレッシュ信号Ｒｅｆが「Ｈ」レベルに立上がるとフリップフロップＦＦ２がリセットされフリップフロップＦＦ２の出力φ２４が「Ｌ」レベルに立下がる。このときフリップフロップＦＦ２の反転出力φ２３は「Ｈ」レベルのままである。
【０１２２】
フリップフロップＦＦ２の出力は、この後クロック信号ＣＬＫ２３が「Ｈ」レベルになったときにマスタゲートＧ１を介してマスタフリップフロップＦＦ３に伝達され、次いでクロック信号ＣＬＫ２３が「Ｌ」レベルになったときにさらにスレーブゲートＧ２を介してスレーブフリップフロップＦＦ４に伝達される。つまり、スレーブフリップフロップＦＦ４の反転出力φ３１は、フリップフロップＦＦ２の出力φ２４の立下がりから１クロック後に立上がる。
【０１２３】
フリップフロップＦＦ４の反転出力φ３１が「Ｈ」レベルに立上がると、インバータ３５の出力φ３５は「Ｌ」レベルに立下がる。これにより、クロック信号ＥＣＬＫがＮＯＲゲート３９を通過し、インバータ３６で反転されクロック信号ＣＬＫ２１となる。同時に、クロック信号ＲＣＬＫがＮＯＲゲート４０を通過し、インバータ３７で反転されクロック信号ＣＬＫ２２となる。
【０１２４】
所定の時間が経過した後、リフレッシュ信号Ｒｅｆが「Ｌ」レベルに立下がると、フリップフロップＦＦ１がセットされフリップフロップＦＦ１の出力φ２１が「Ｈ」レベルになり、ＮＯＲゲート３８の出力であるクロック信号ＣＬＫ２３が「Ｌ」レベルに固定される。これにより、マスタスレーブフリップフロップ４２の伝達動作が停止される。また、フリーブフリップフロップＦＦ４がセットされスレーブフリップフロップＦＦ４の反転出力φ３１は「Ｌ」レベルとなり、ＮＯＲゲート３９，４０によってクロック信号ＥＣＬＫ，ＲＣＬＫの通過が阻止される。
【０１２５】
したがって、図５で示したゲート回路１２によれば、図９に示すように、リフレッシュ信号Ｒｅｆが「Ｈ」レベルに立下がった後まずクロック信号ＣＬＫ２３を出力し、その１クロック後にクロック信号ＣＬＫ２１，ＣＬＫ２２を出力することができ、リフレッシュ信号Ｒｅｆが「Ｌ」レベルに立下がった後クロック信号ＣＬＫ２１，ＣＬＫ２２，ＣＬＫ２３の出力を同時に停止することができる。これにより、クロック信号ＣＬＫ２１，ＣＬＫ２２の位相比較器９２への供給および供給の停止が同時に行なわれることとなり、位相比較器９２の動作が不安定になることがない。
【０１２６】
図４において、切換スイッチ１３，１４，１５は、それぞれ２つの切換接点１３ａ，１３ｂ；１４ａ，１４ｂ；１５ａ，１５ｂと１つの共通接点１３ｃ，１４ｃ，１５ｃとを含む。切換スイッチ１３，１４，１５の一方の切換接点１３ａ，１４ａ，１５ａは、それぞれゲート回路１１からクロック信号ＣＬＫ１１，ＣＬＫ１２，ＣＬＫ１３を受ける。切換スイッチ１３，１４，１５の他方の切換接点１３ｂ，１４ｂ，１５ｂは、それぞれゲート回路１２からクロック信号ＣＬＫ２１，ＣＬＫ２２，ＣＬＫ２３を受ける。切換スイッチ１３，１４，１５の共通接点１３ｃ，１４ｃ，１５ｃは、それぞれリフレッシュコントロール回路１０のクロック信号出力端子１０ｆ，１０ｇ，１０ｈに接続される。
【０１２７】
また、切換スイッチ１３，１４，１５は、ともにセルフリフレッシュ検出信号ＳＲによって制御される。セルフリフレッシュ検出信号ＳＲが非活性状態の「Ｌ」レベルであるとき、スイッチ１３，１４，１５の一方の切換接点１３ａ，１４ａ，１５ａと共通接点１３ｃ，１４ｃ，１５ｃとがそれぞれ導通する。セルフリフレッシュ検出信号ＳＲが活性状態の「Ｈ」レベルであるとき、スイッチ１３，１４，１５の他方の切換接点１３ｂ，１４ｂ，１５ｂと共通接点１３ｃ，１４ｃ，１５ｃとがそれぞれ導通する。
【０１２８】
次に、図３〜図９で示したＤＬＬ回路の動作について説明する。オートリフレッシュモードおよびセルフリフレッシュモード以外のモードが指示されオートリフレッシュ検出信号ＡＲ、セルフリフレッシュ検出信号ＳＲおよびリフレッシュ信号Ｒｅｆがともに非活性状態の「Ｌ」レベルである場合は、ゲート回路１１がクロック信号ＥＣＬＫ，ＲＣＬＫを通過させ、ゲート回路１２がクロック信号ＥＣＬＫ，ＲＣＬＫの通過を阻止する。また、スイッチ１３，１４，１５の一方の切換接点１３ａ，１４ａ，１５ａと共通接点１３ｃ，１４ｃ，１５ｃとがそれぞれ導通する。これにより、クロックＥＣＬＫがゲート回路１１およびスイッチ１３，１５を介して位相比較器９２および電圧制御ディレイ回路９５に入力されるとともに、クロック信号ＲＣＬＫがゲート回路１１およびスイッチ１４を介して位相比較器９２に入力され、ＤＬＬ回路が動作する。
【０１２９】
また、オートリフレッシュモードが指示され、オートリフレッシュ検出信号ＡＲが活性状態の「Ｈ」レベルでありセルフリフレッシュ検出信号ＳＲおよびリフレッシュ信号Ｒｅｆが非活性状態の「Ｌ」レベルである場合は、ゲート回路１１，１２がともにクロック信号ＥＣＬＫ，ＲＣＬＫの通過を遮断する。したがって、クロック信号ＥＣＬＫ，ＲＣＬＫの位相比較器９２および電圧制御ディレイ回路９５への入力が遮断され、ＤＬＬ回路が停止する。
【０１３０】
また、セルフリフレッシュモードが指示され、オートリフレッシュ検出信号ＡＲが非活性状態の「Ｌ」レベルでありセルフリフレッシュ検出信号ＳＲが活性状態の「Ｈ」レベルでありリフレッシュ信号Ｒｅｆが周期的に「Ｈ」レベルになる場合は、ゲート回路１１がクロック信号ＥＣＬＫ，ＲＣＬＫの通過を阻止し、ゲート回路１２はリセット信号Ｒｅｆが「Ｈ」レベルになったことに応じてクロック信号ＣＬＫ２１，ＣＬＫ２２，ＣＬＫ２３を出力する。また、スイッチ１３，１４，１５の他方の切換接点１３ｂ，１４ｂ，１５ｂと共通接点１３ｃ，１４ｃ，１５ｃとがそれぞれ導通する。
【０１３１】
したがって、リフレッシュ信号Ｒｅｆが「Ｈ」レベルになったときクロック信号ＣＬＫ２１，ＣＬＫ２２がスイッチ１３，１４を介して位相比較器９２に入力されるとともに、クロック信号ＣＬＫ２３がスイッチ１５を介して電圧制御ディレイ回路９５に入力され、ＤＬＬ回路が間欠的に動作する。
【０１３２】
この実施例においては、セルフリフレッシュモードが指示されたことに応じて、ＤＬＬ回路が間欠的に動作するようにしたので、消費電流の低減化とセルフリフレッシュモード終了後の復帰時間の短縮化を図ることができる。
【０１３３】
【発明の効果】
以上のように、この発明の同期型半導体記憶装置にあっては、内部クロック信号を必要としないモードが指示されたことに応じて、所定の期間だけ外部クロック信号の位相比較器および遅延回路への入力を遮断するので、内部クロック信号が不要であるモードにおいて内部クロック信号が生成されるのを防止することができ、消費電流の低減化を図ることができる。
【０１３４】
また、制御回路は、オートリフレッシュモードが指示されたことに応じてオートリフレッシュ検出信号を出力する第１の信号発生回路と、オートリフレッシュ検出信号に応答して外部クロック信号の位相比較器および遅延回路への入力を遮断する第１のゲート回路とを含むこととすれば、オートリフレッシュモードにおいて内部クロック信号が生成されるのを防止することができる。
【０１３５】
また、制御回路は、セルフリフレッシュモードが指示されたことに応じてセルフリフレッシュ検出信号を出力する第２の信号発生回路と、セルフリフレッシュ検出信号に応答して外部クロック信号の位相比較器および遅延回路への入力を遮断する第２のゲート回路とを含むこととすれば、セルフリフレッシュモードにおいて内部クロック信号が生成されるのを防止することができる。
【０１３６】
また、制御回路は、セルフリフレッシュモードが指示されたことに応じて所定の周期で活性化信号を出力する第３の信号発生回路と、活性化信号に応答して外部クロック信号を位相比較器および遅延回路に与える第３のゲート回路とを含むこととすれば、セルフリフレッシュモードにおいて内部クロック信号を間欠的に生成することができる。したがって、消費電流の低減化とセルフリフレッシュ終了後の復帰時間の短縮化が図られる。
【０１３７】
また、第３の信号発生回路から活性化信号が出力されたことに応じて、先にリフレッシュしたメモリアレイと異なるメモリアレイのリフレッシュを行なうリフレッシュ回路を備えれば、セルフリフレッシュを容易に行なうことができる。
【図面の簡単な説明】
【図１】この発明の第１実施例によるＳＤＲＡＭのＤＬＬ回路の構成を示すブロック図である。
【図２】図１に示したＤＬＬ回路の構成を示す回路図である。
【図３】この発明の第２実施例によるＳＤＲＡＭのＤＬＬ回路の構成を示すブロック図である。
【図４】図３に示したＤＬＬ回路のリフレッシュコントロール回路の構成を示す回路ブロック図である。
【図５】図４に示したリフレッシュコントロール回路のゲート回路１２の構成を示す回路図である。
【図６】図５に示したゲート回路の動作を説明するためのタイミングチャートである。
【図７】図５に示したゲート回路の動作を説明するための他のタイミングチャートである。
【図８】図５に示したゲート回路の動作を説明するためのさらに他のタイミングチャートである。
【図９】図５に示したゲート回路の動作を説明するためのさらに他のタイミングチャートである。
【図１０】従来のＳＤＲＡＭの主要部の構成を機能的に示すブロック図である。
【図１１】図１０に示したＳＤＲＡＭの読出動作を示すタイミングチャートである。
【図１２】図１０に示したＳＤＲＡＭの書込動作を示すタイミングチャートである。
【図１３】図１０に示したＳＤＲＡＭのオートリフレッシュモードに関連する部分の構成を示すブロック図である。
【図１４】図１３に示したオートリフレッシュモードに関連する部分の動作を示すタイミングチャートである。
【図１５】図１０に示したＳＤＲＡＭのセルフリフレッシュモードに関連する部分の構成を示すブロック図である。
【図１６】図１５に示したセルフリフレッシュモードに関連する部分の内部発振器の構成を示す回路ブロック図である。
【図１７】図１６に示した内部発振器の動作を示すタイミングチャートである。
【図１８】図１５に示したセルフリフレッシュモードに関連する部分の動作を示すタイミングチャートである。
【図１９】従来のＤＬＬ回路の構成を示すブロック図である。
【図２０】図１９に示したＤＬＬ回路のクロックバッファ９１の構成を示す一部省略した回路図である。
【図２１】図１９に示したＤＬＬ回路のクロックバッファ９６の構成を示す一部省略した回路図である。
【図２２】図１９に示したＤＬＬ回路の位相比較器の構成を示す回路図である。
【図２３】図２２に示した位相比較器の動作を示すタイミングチャートである。
【図２４】図２２に示した位相比較器の動作を示す他のタイミングチャートである。
【図２５】図１９に示したＤＬＬ回路のチャージポンプおよびループフィルタの構成を示す回路図である。
【図２６】図１９に示した電圧制御ディレイ回路の構成を示す一部省略した回路図である。
【図２７】図１９に示したＤＬＬ回路の動作を示すタイミングチャートである。
【符号の説明】
１，１０  リフレッシュコントロール回路、２，３８〜４０  ＮＯＲゲート、３，３３〜３７  インバータ、４，５  トランスファゲート、１１，１２  ゲート回路、１３〜１５  切換スイッチ、２１〜３２  ＮＡＮＤゲート、４２  マスタスレーブフリップフロップ、５１ａ，５１ｂ  メモリアレイ、７０  オートリフレッシュ検出回路、８０  セルフリフレッシュ検出回路、８１  内部発振器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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