(57)【特許請求の範囲】
【請求項１】
誘電体層の下面に第１電極層を、上面に第２電極層を形成してなる容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、前記第１電極層同士および前記第２電極層同士を接続する端子電極層をそれぞれ設け、さらに前記端子電極層に外部端子を設けてなることを特徴とする薄膜コンデンサ。
【請求項２】
複数の誘電体層と複数の電極層を交互に積層してなり、前記電極層が下側から交互に第１電極層または第２電極層とされた容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、同一平面上の前記第１電極層同士および前記第２電極層同士を接続する端子電極層をそれぞれ設け、さらに最上層の前記端子電極層に外部端子を設けてなることを特徴とする薄膜コンデンサ。
【請求項３】
請求項１または２記載の薄膜コンデンサを基体の表面および／または内部に設けてなることを特徴とする基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜コンデンサに関し、例えば、高速動作する電気回路に配設され、高周波ノイズのバイパス用、もしくは電源電圧の変動防止用に供される、大容量、低インダクタンスの薄膜コンデンサおよび基板に関するものである。
【０００２】
【従来技術】
近年においては、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バスのクロック周波数も３０ＭＨｚから１００ＭＨｚと高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
コンデンサを小型高容量にするためには一対の電極に挟持された誘電体を薄くし、薄膜化することが最も有効である。薄膜化は上述した電圧の低下の傾向にも適合している。
【０００６】
一方、ＩＣ回路の高速動作に伴う諸問題は各素子の小型化よりも一層深刻な問題である。このうち、コンデンサの役割である高周波ノイズの除去機能において特に重要となるのは、論理回路の切り替えが同時に発生したときに生ずる電源電圧の瞬間的な低下を、コンデンサに蓄積されたエネルギーを瞬時に供給することにより低減する機能である。このような機能を有するコンデンサがいわゆるデカップリングコンデンサである。
【０００７】
デカップリングコンデンサに要求される性能は、クロック周波数よりも速い負荷部の電流変動に応じて、いかにすばやく電流を供給できるかにある。従って、１００ＭＨｚから１ＧＨｚにおける周波数領域に対してコンデンサとして確実に機能しなければならない。
【０００８】
しかし、実際のコンデンサ素子は静電容量成分の他に、抵抗成分、インダクタンス成分を持つ。容量成分のインピーダンスは周波数増加とともに減少するが、インダクタンス成分は周波数の増加とともに増大する。したがって、動作周波数が高くなるにつれ、素子の持つインダクタンスが供給すべき過渡電流を制限し、論理回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させる。結果として、論理回路上のエラーを引き起こす。
【０００９】
特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。従って、高速動作時の電圧変動幅を最小に抑えるため、デカップリングコンデンサ素子自身の持つインダクタンスを減少させることが非常に重要である。
【００１０】
インダクタンスを減少させる方法は３つある。第１は電流経路の長さを最小にする方法、第２はある電流経路が形成する磁場を近接する別の電流経路が形成する磁場により相殺低減する方法、第３は電流経路をｎ個に分配して実効的なインダクタンスを１／ｎにする方法である。
【００１１】
第１の方法は、単位面積あたりの容量を増加させて小型化を図る方法であり、コンデンサ素子を薄膜化することにより達成できる。大容量で高周波特性の良好なコンデンサを得る目的で、特開昭６０−９４７１６号公報には誘電体厚さを１μｍ以下に薄膜化したものが開示されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、所望の場所に実装できるデカップリングコンデンサを考えた場合、ハンドリング可能な寸法として０．５ｍｍ×０．５ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法のみでインダクタンスを低減するには限界があった。
【００１３】
また、上記第１〜第３の方法を組み合わせて用いる方法も考えられるが、未だ、小型化、薄型化、大容量化、高周波対応等の特性の点で、充分な特性を有する薄膜コンデンサを得ることができなかった。
【００１４】
本発明は、実装が容易でかつ積層化が容易な低インダクタンス構造を有する薄膜コンデンサを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の薄膜コンデンサは、誘電体層の下面に第１電極層を、上面に第２電極層を形成してなる容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、前記第１電極層同士および前記第２電極層同士を接続する端子電極層をそれぞれ設け、さらに前記端子電極層に外部端子を設けてなるものである。
【００１６】
本発明の積層型の薄膜コンデンサは、複数の誘電体層と複数の電極層を交互に積層してなり、前記電極層が下側から交互に第１電極層または第２電極層とされた容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、同一平面上の前記第１電極層同士および前記第２電極層同士を接続する端子電極層をそれぞれ設け、さらに最上層の前記端子電極層に外部端子を設けてなるものである。
【００１７】
さらに、本発明の基板は、上記薄膜コンデンサを基体の表面および／または内部に設けてなるものである。
【００１８】
【作用】
本発明の薄膜コンデンサでは、複数の容量素子を所定の間隔で並置し、容量素子間に設けられた端子電極層で、各容量素子の第１電極層同士および第２電極層同士をそれぞれ接続し、各端子電極層上に外部端子をそれぞれ形成したので、各容量素子が複数に分割され、電流経路を分割することができ、インダクタンスを小さくすることができる。
【００１９】
また、各容量素子間に、第１電極層同士を接続する端子電極層と、第２電極層同士を接続する端子電極層が形成されており、これらの端子電極層にそれぞれ外部端子を設けることにより、端子電極層間の距離が短くなり、実効的な電流経路が短くなりインダクタンスをさらに小さくすることができる。
【００２０】
さらに、各電極層は容量素子間に形成されている端子電極において接続することができ、図７に示すような従来のコンデンサの電極形状を変更するだけで同じような製法によって作製できるため、積層化が容易となる。また、外部との接点に用いる外部端子を、誘電体層が直下に存在しない端子電極層上に形成することができるので、外部端子形成時の熱応力による容量素子へのダメージ等を防止でき、また、その弊害を考慮する必要がなく、実装が容易となる。
【００２１】
【発明の実施の形態】
本発明の単板型タイプの薄膜コンデンサは、図１および図２に示すように、誘電体層１の下面に正極である第１電極層２、上面に負極である第２電極層３を形成してなる容量素子Ａ、Ｂ、Ｃ、Ｄが所定の間隔で並置されている。
【００２２】
容量素子Ａ、Ｂ、Ｃ、Ｄ間には端子電極層４、５がそれぞれ形成され、各容量素子Ａ、Ｂ、Ｃ、Ｄの第１電極層２同士および第２電極層３同士はそれぞれ端子電極層４、５を介して接続されている。容量素子Ａ、Ｂ、Ｃ、Ｄおよび端子電極層４、５は、基板６の上面に形成されている。
【００２３】
そして、図２に示したように、第１電極層２同士を接続する３つの端子電極層４の上面、および第２電極層３同士を接続する３つの端子電極層５の上面には、外部に露出する外部端子７がそれぞれ形成されている。
【００２４】
上述した端子電極層４、５により接続された各電極層２、３、誘電体層１の平面形状を図３に示した。第１電極層２および端子電極層４、および第２電極層３および端子電極層５は、図３（ａ）（ｃ）に示すように同一平面に形成され、全体として櫛型形状とされている。
【００２５】
また端子電極層４、５は容量素子Ａ、Ｂ、Ｃ、Ｄ間だけでなく、図３（ｄ）に示すように、容量素子Ａ、Ｂ、Ｃ、Ｄの外側にも形成することができる。
【００２６】
さらに、誘電体層１は、図３（ｂ）に示すように、第１電極層２または第２電極層３を被覆するような大きさの長方形状とされている。誘電体層１同士は、図３（ｂ）に示すように、所定の間隔で離間されていても良いし、また、図３（ｅ）に示すように、誘電体層１は各端子電極層４、５の全面を被覆しない範囲で、誘電体層１と同一材料からなる接続部９で連結して形成してもよい。このような接続部９を形成することにより、異なる極性の端子電極層４、５間の絶縁性を向上できる。
【００２７】
尚、上記例では、４個の容量素子Ａ、Ｂ、Ｃ、Ｄを有する場合を説明したが、容量素子の数は３個以上であればよい。容量素子数が増えるほど端子電極層の数が増加し、その上に形成する外部端子を多くすることができるので、電流経路の分割数が増加し、インダクタンスを小さくすることができる。
【００２８】
本発明の薄膜コンデンサの外部端子７は、図２に示した通り、端子電極層４、５上にそれぞれ形成することができ、これにより容量が取り出されるが、外部端子７に個数の制限なく端子電極層４、５の全てに外部端子７を形成する必要はなく、必要に応じて必要な数だけ形成すれば良い。しかしながら、電流経路の分割効果を得るためには、図４に示すように、少なくとも端子電極層４、５上にそれぞれ２個以上形成することが望ましい。また、図５に示すように、一つの端子電極層４、５に２個以上の外部端子７を形成しても良い。この場合には、外部端子７により基板に接続する際の固定を確実に行うことができる。
【００２９】
誘電体層１および電極層２、３の厚みは、０．１〜１μｍ、大きさは一辺が０．５〜３ｍｍとされている。各層の厚み、大きさは材質や用途により適宜変更することができる。
【００３０】
本発明で用いられる基板６としては、アルミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ３  単結晶、ＳｉＯ２  被覆シリコンなどが望ましい。特に、薄膜との反応性が小さく、安価で強度が大きく、かつ誘電体膜または電極膜の結晶性という点からアルミナ、サファイアが望ましい。
【００３１】
また、本発明の電極層２、３、端子電極層４、５は、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）薄膜等があり、これらのうちでも誘電体との反応性が小さく、酸化されにくい金（Ａｕ）や白金（Ｐｔ）、抵抗の低い銅（Ｃｕ）薄膜が最適である。
【００３２】
さらに、誘電体層１は、高周波領域において高誘電率を有するものであれば良いが、その膜厚は１μｍ以下が望ましい。例えば、誘電体層１は、金属元素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘電体薄膜であって、測定周波数３００ＭＨｚ（室温）での比誘電率が１０００以上の誘電体薄膜が望ましい。また、誘電体層１としては、例えば、Ｂａ、Ｔｉを含むペロブスカイト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ３  、Ｔａ２  Ｏ５  等でも良く、特に限定されるものではない。このような誘電体層１は、ＰＶＤ法、ＣＶＤ法、ゾルゲル法等の公知の方法により作製される。
【００３３】
外部端子７としては、形状的には、バンプ状、箔状、板状、線状、ペースト状等があり、特に限定されるものではなく、複数を組み合わせても良い。また材質は、半田、Ｐｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、Ａｌ、Ｎｉ、導電性樹脂等があり、特に限定されるものではなく、複数を組み合わせても良い。
【００３４】
以上のように構成された薄膜コンデンサは、容量素子Ａ、Ｂ、Ｃ、Ｄの電極層２、３を端子電極層４、５により接続しているため、電流経路を４つに分割することができ、低インダクタンス化を図ることができる。
【００３５】
また、容量素子Ａ、Ｂ、Ｃ、Ｄ間に形成される端子電極層４、５を接近させることができ、端子電極層４、５にそれぞれ形成される外部端子７間の距離Ｌを短くすることができるため、電流経路が短縮され、インダクタンスを小さくすることができる。
【００３６】
即ち、従来の図７に示すような薄膜コンデンサは、基板２０の上面に第１電極層２１、誘電体層２２、第２電極層２３を順次積層し、第１電極層２１、第２電極層２３の端部に容量取出部２４を形成して構成されており、複数の薄膜コンデンサの容量取出部２４を接続することにより並列接続することが考えられるが、この場合には電流経路を４つに分割することができるものの、容量取出部２４間の距離が長くなるため、インダクタンス低減効果が小さいのである。
【００３７】
また、外部との接点に用いる外部端子７が端子電極層４、５上にそれぞれ形成されているため、正負の外部端子７が上方に露出していることになり、例えば、電極が形成された基板の前記電極に外部端子７を接合することにより実装でき、基板等への実装が容易となる。
【００３８】
本発明の積層タイプの薄膜コンデンサを図６により説明する。この図６によれば、積層型の薄膜コンデンサは、図１に示した単板型タイプの薄膜コンデンサに対して、さらに誘電体層と電極層を積層したものである。
【００３９】
即ち、電極層２、３と誘電体層１を交互に積層してなる容量素子を所定の間隔で並置し、容量素子間には端子電極層４、５がそれぞれ形成され、各容量素子の２層の第１電極層２同士および２層の第２電極層３同士はそれぞれ端子電極層４、５を介して接続されている。容量素子および端子電極層４、５は、基板６の上面に形成されている。
【００４０】
このような図６に示された構造の積層型薄膜コンデンサも、図１乃至図３に示された単板型の薄膜コンデンサと全く同様、複数の外部端子７による電流経路の分割効果および端子電極層４、５の近接形成による電流経路の短縮効果によって、インダクタンスを小さくすることができ、最上層の端子電極層４、５上に外部端子７を形成することができるので実装が容易となる。さらに、電極層２、３と誘電体層１を交互に積層しているため、高容量となり、また、端子電極層４、５と電極層２、３は同時に形成することができるので積層も容易となる。
【００４１】
さらに、下側の第１電極層２同士を接続する端子電極層４と、上側の第１電極層２同士を接続する端子電極層４が積層され、また下側の第２電極層３同士を接続する端子電極層５と、上側の第２電極層３同士を接続する端子電極層５とが積層されることになり、端子電極層４、５の直下には誘電体層１が存在しないため、外部端子形成時の熱応力による誘電体層１へのダメージ等を防止できる。
【００４２】
また、本発明の薄膜コンデンサは、一般には、上記のように、基板表面に形成されて用いられるが、基板内に内蔵して用いることもできる。積層タイプを基板内に内蔵する場合には、端子電極層同士は、例えば、基板内に形成されたスルーホール導体で接続され、さらに外部端子もスルーホール導体で形成することができ、これにより容量が取り出される。
【００４３】
また、電極層２、３の形状を長方形状とした例について説明したが、正方形状、円形状等どのような形状であっても良い。
【００４４】
【実施例】
実施例１
電極層、端子電極層および誘電体層の形成は全て高周波マグネトロンスパッタ法を用いた。スパッタ用ガスとしてプロセスチャンバー内にＡｒガスを導入し、真空排気により圧力は６．７Ｐａに維持した。
【００４５】
プロセスチャンバー内には基板ホルダーと３個のターゲットホルダーが設置され、３種類のターゲット材料からのスパッタが可能である。スパッタ時には成膜する材料種のターゲット位置に基板ホルダーを移動させ、基板−ターゲット間距離は６０ｍｍに固定した。
【００４６】
基板ホルダーとターゲット間には外部の高周波電源により１３．５６ＭＨｚの高周波電圧を印可し、ターゲット背面に設置された永久磁石により形成されたマグネトロン磁界により、ターゲット近傍に高密度のプラズマを生成させてターゲット表面のスパッタを行った。
【００４７】
高周波電圧の印可は３個のターゲットに独立に可能である。基板ホルダーはヒータによる加熱機構を有しており、スパッタ成膜中の基板温度は一定となるよう制御した。
【００４８】
また、基板ホルダーに設置された基板のターゲット側には厚さ０．１０ｍｍの金属マスクが３種類設置されており、成膜パターンに応じて必要なマスクが基板成膜面にセットできる構造とした。
【００４９】
先ず、厚さ０．２５ｍｍのアルミナ焼結体基板上に第１のマスクパターンでＰｔターゲットのスパッタにより、図３（ａ）に示すような第１電極層同士を端子電極層で接続した櫛型電極を一体的に形成し、続いてターゲットにＰｂ（Ｍｇ１／３  Ｎｂ２／３  ）Ｏ３  焼結体を用い、第２のマスクパターンをセットし、基板温度５３５℃、高周波電力２００Ｗの条件で、図３（ｂ）に示すような誘電体層を形成した。
【００５０】
次に第３のマスクパターンをセットし、Ｐｔターゲットのスパッタにより図３（ｃ）に示すような第２電極層同士を端子電極層で接続した櫛型電極を一体的に形成した。第１電極層および第２電極層の総面積はそれぞれ０．８ｍｍ２  とした。
【００５１】
作製した単板型薄膜コンデンサの端子電極層上に半田バンプを形成して評価用ボードに実装した。使用した半田バンプは直径０．１ｍｍで、各端子電極層上に３個ずつ形成し、図１および図２に示すような薄膜コンデンサを作製した。各半田バンプ間の距離Ｌは０．５ｍｍとした。
【００５２】
評価は、１ＭＨｚから１．８ＧＨｚでのインピーダンス特性を、インピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて行った結果、容量成分は１７．５ｎＦ、インダクタンス成分８０ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．４μｍであった。
【００５３】
尚、比較例として、図７に示すような、従来の一般的なコンデンサの構造とする以外、例えば電極層の面積等の条件を上記と同様にして作製し、容量成分とインダクタンス成分を測定したところ、容量成分は１７．６ｎＦ、インダクタンス成分３８０ｐＨの値を得た。
【００５４】
実施例２
実施例１と全く同様にして誘電体層１０層の積層薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分は１７６ｎＦ、インダクタンス成分８０ｐＨの値を得た。また上記測定後、積層型薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．４μｍであった。
【００５５】
実施例３
基板材、電極材、電極形成方法、形状、および寸法は実施例１と全く同様にして、誘電体層のみをゾルゲル法により形成した。ゾルゲル法による膜の作製手順は以下のとおりとした。
【００５６】
酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤量し、２−メトキシエタノール中で還流操作（１２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ＝１０．０５ｍｍｏｌ、２−メトキシエタノール１５０ｍｍｏｌ）を合成した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍｏｌの２−メトキシエタノールを混合し、１２０℃での蒸留操作により、Ｐｂ前駆体溶液を合成した。
【００５７】
ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、室温で十分撹拌し、Ｐｂ（Ｍｇ１／３  Ｎｂ２／３  ）Ｏ３  （ＰＭＮ）前駆体溶液を合成した。
【００５８】
この溶液の濃度を２−メトキシエタノールで約３倍に希釈し、塗布溶液とした。次に電極層上に、前記塗布溶液をスピンコーターで塗布し、乾燥させた後、３００℃で熱処理を１分間行い、ゲル膜を作製した。塗布溶液の塗布−熱処理の操作を繰り返した後、８３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ１／３  Ｎｂ２／３  ）Ｏ３  薄膜を得た。
【００５９】
得られた上記誘電体薄膜の上にレジストを塗布しフォトリソグラフィー工程によって露光、現像し、これをマスクとするウェットエッチングにより、実施例１と同様のパターン形状に誘電体膜のパターニングを行い、実施例１と同様の薄層コンデンサを作製した。
【００６０】
作製した薄膜コンデンサを実施例１同様、評価ボードに実装し、１ＭＨｚから１．８ＧＨｚでのインピーダンス特性を、インピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測定した。その結果、容量成分は４２．５ｎＦ、インダクタンス成分８０ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００６１】
【発明の効果】
以上詳述したように、本発明の薄膜コンデンサでは、各容量素子が複数に分割され、電流経路を分割することができ、インダクタンスを小さくすることができるとともに、各容量素子間に、第１電極層同士を接続する端子電極層と、第２電極層同士を接続する端子電極が形成されており、これらの端子電極にそれぞれ外部端子を設けることにより、端子電極間の距離が短くなり、実効的な電流経路が短くなりインダクタンスを小さくすることができる。さらに本発明の構造は積層化が容易であり、外部との接点に用いる外部端子を端子電極層上に形成したので、外部端子形成時に発生する熱応力による容量素子へのダメージを考慮する必要がなく、また実装も容易となる。
【図面の簡単な説明】
【図１】本発明の単板型の薄膜コンデンサを示す分解斜視図である。
【図２】図１の平面図である。
【図３】本発明の薄膜コンデンサの電極層を端子電極層により接続した櫛型電極、および誘電体層を示す平面図である。
【図４】外部端子を形成しない端子電極層を有する薄膜コンデンサの平面図である。
【図５】端子電極層に２個ずつ外部端子を形成した薄膜コンデンサの平面図である。
【図６】本発明の積層型の薄膜コンデンサを示す分解斜視図である。
【図７】従来の薄膜コンデンサを示す分解斜視図である。
【符号の説明】
１・・・誘電体層
２・・・第１電極層
３・・・第２電極層
４、５・・・端子電極層
６・・・基板
Ａ、Ｂ、Ｃ、Ｄ・・・容量素子
７・・・外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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