(57)【特許請求の範囲】
【請求項１】
一対からなる信号電送線路を通して入力された正相信号がゲートに供給されたＰチャンネル型の第１増幅MOSFET及びＮチャンネル型の第１増幅MOSFETと、
上記一対からなる信号電送線路を通して入力された逆相信号がゲートに供給されたＰチャンネル型の第２増幅MOSFET及びＮチャンネル型の第２増幅MOSFETとを含み、
上記Ｐチャンネル型の第１増幅MOSFETとＮチャンネル型の第２増幅MOSFETの出力を共通化するとともにそれぞれ利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第１の出力信号を形成し、
上記Ｐチャンネル型の第２増幅MOSFETとＮチャンネル型の第１増幅MOSFETの出力を共通化するとともにそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第２出力信号を形成することを特徴とする信号受信回路。
【請求項２】
上記信号受信回路の第１出力信号と第２出力信号は、
差動のセンスアンプに供給されてデジタル信号に変換されるものであることを特徴とする請求項１の信号受信回路。
【請求項３】
上記信号受信回路は、
ディジタル集積回路の入力回路に用いられるものであることを特徴とする請求の範囲第１項記載の信号受信回路。
【請求項４】
上記信号受信回路は、
ディジタル集積回路の入力回路に用いられるものであることを特徴とする請求の範囲第２項記載の信号受信回路。
【請求項５】
一対からなる第１と第２の信号電送線路に対してそれぞれ異なるレベルとされた相補のディジタル出力信号を送出させる信号送信回路を含む第１と第２の半導体集積回路装置と、
上記一対からなる第１の信号電送線路を通して入力された正相信号がゲートに供給されたＰチャンネル型の第１増幅MOSFET及びＮチャンネル型の第１増幅MOSFETと、
上記一対からなる第１の信号電送線路を通して入力された逆相信号がゲートに供給されたＰチャンネル型の第２増幅MOSFET及びＮチャンネル型の第２増幅MOSFETとを含み、
上記Ｐチャンネル型の第１増幅MOSFETとＮチャンネル型の第２増幅MOSFETの出力を共通化するとともにそれぞれ利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第１の出力信号を形成し、
上記Ｐチャンネル型の第２増幅MOSFETとＮチャンネル型の第１増幅MOSFETの出力を共通化するとともにそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第２出力信号を形成する第１の信号受信回路と、
かかる信号受信回路の出力信号を受けてディジタル信号に変換する差動の第１のセンスアンプと、
上記一対からなる第２の信号電送線路を通して入力された正相信号がゲートに供給されたＰチャンネル型の第３増幅MOSFET及びＮチャンネル型の第３増幅MOSFETと、
上記一対からなる第２の信号電送線路を通して入力された逆相信号がゲートに供給されたＰチャンネル型の第４増幅MOSFET及びＮチャンネル型の第４増幅MOSFETとを含み、
上記Ｐチャンネル型の第３増幅MOSFETとＮチャンネル型の第４増幅MOSFETの出力を共通化するとともにそれぞれ利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第３の出力信号を形成し、
上記Ｐチャンネル型の第４増幅MOSFETとＮチャンネル型の第３増幅MOSFETの出力を共通化するとともにそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約される第４出力信号を形成する第２の信号受信回路と、
かかる信号受信回路の出力信号を受けてディジタル信号に変換する差動の第２のセンスアンプとを具備する第３の半導体集積回路装置とを含むことを特徴とするディジタル信号処理システム。
【請求項６】
上記第１と第２の半導体集積回路装置は、
それぞれの内部論理回路の回路形式が異なるものであることを特徴とする請求の範囲第５項記載のディジタル信号処理システム。
【発明の詳細な説明】
技術分野
この発明は、信号受信回路とディジタル信号処理システムに関し、動作電圧や内部論理回路の回路形式が異なる半導体集積回路装置の間で信号伝送を行うものに利用して有効な技術に関するものである。
背景技術
ディジタル集積回路において、信号伝送線路での伝送速度の高速化や低消費電力化等のためにGTL（Gunning Transceiver Logic）や、＋5Vのような電源電圧VCCを基準にしたECLレベルのように小振幅信号を伝送させるようにしたものがある。上記のGTLに関しては、1992年２月19日付『アイ・エス・エス・シー・シー』論文頁58〜頁59（ISSCC;International Solid State Circuit Conference1992 2/19pp.58−59）がある。
発明の開示
上記のように低振幅インターフェイスは種々あり、それぞれが特徴をもっているので１つの低振幅インターフェイスに統一されることはあり得ないし、これから新たな振幅インターフェイスが開発されることも十分に予測される。このように種々の形式の低振幅インターフェイスが混在するとき、それぞれのインターフェイスに合わせて半導体集積回路装置の受信回路を設計する必要がある。そこで、本願発明者にあっては、これら種々のインターフェイスを持つ半導体集積回路装置を混在させて最適システムを構築できるよう、種々の形式の低振幅インターフェイスに適合可能な信号受信回路を考えた。
したがって、この発明は、種々の形式の低振幅インターフェイスに適合可能な信号受信回路を提供すること、及び種々の低振幅インターフェイスが混在可能とされる新規なディジタル信号処理システムを提供することを目的としている。
また、この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、一対からなる信号電送線路を通して入力された正相信号がゲートに供給されたＰチャンネル型の第１増幅MOSFET及びＮチャンネル型の第１増幅MOSFETと、上記一対からなる信号電送線路を通して入力された逆相信号がゲートに供給されたＰチャンネル型の第２増幅MOSFET及びＮチャンネル型の第２増幅MOSFETを用い、上記Ｐチャンネル型の第１増幅MOSFETとＮチャンネル型の第２増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第１の出力信号を形成し、上記Ｐチャンネル型の第２増幅MOSFETとＮチャンネル型の第１増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第２出力信号を形成することにより、上記２つの増幅MOSFETと負荷MOSFETとによるレベルシフト作用によって固定的な動作範囲しか持たないセンスアンプを用いても広範囲にわたる種々の低振幅レベル信号を受信することができる。
また、一対からなる第１と第２の信号電送線路に対してそれぞれ異なるレベルとされた相補のディジタル出力信号を送出させ、それぞれの正相信号がゲートに供給されたＰチャンネル型の第１（第３）増幅MOSFET及びＮチャンネル型の第１（第３）増幅MOSFETと、逆相信号がゲートに供給されたＰチャンネル型の第２（第４）増幅MOSFET及びＮチャンネル型の第２（第４）増幅MOSFETを用い、上記Ｐチャンネル型の第１（第３）増幅MOSFETとＮチャンネル型の第２（第４）増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第１（第３）の出力信号を形成し、上記Ｐチャンネル型の第２（第４）増幅MOSFETとＮチャンネル型の第１（第３）増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第２（第４）出力信号を形成する第１（第２）受信回路で受信することにより、異なる低振幅インターフェイスの半導体集積回路装置を組み合わせて新規な最適システムを構築できる。
【図面の簡単な説明】
第１図は、この発明に係る信号受信回路に用いられる好ましいレベルシフト回路の一実施例を示す回路図であり、第２図は、この発明に係る信号受信回路に用いられる好ましいレベルシフト回路の他の一実施例を示す回路図であり、第３図は、この発明に係るレベルシフト回路を説明するための入出力特性図であり、第４図は、この発明が適用可能な低振幅レベルインターフェイスの一例を説明するためのレベル設定図であり、第５図は、この発明に係る好ましいディジタル信号処理装置の一実施例を示す部分的なブロック図であり、第６図は、第５図に示した実施例回路の動作の一例を説明するための波形図であり、第７図は、この発明に係る好ましいディジタル情報処理システムの一実施例を示す概略ブロック図であり、第８図は、この発明に係る信号受信回路に用いられる好ましいセンスアンプの他の一実施例を示す回路図である。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る信号受信回路に用いられるレベルシフト回路の一実施例の回路図が示されている。同図の各回路素子は、ディジタル信号処理装置を構成する他の回路とともに、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。同図において、MOSFETは絶縁ゲート電界効果トランジスタ（IGFET）の意味で用いるものであり、Ｐチャンネル型MOSFETはそのゲートに○を付することにより、Ｎチャンネル型MOSFETと区別される。
入力端子IN1とIN2には、低振幅にされた正相信号と逆相信号からなる相補のディジタル信号が入力される。一方の入力端子IN1は、Ｐチャンネル型増幅MOSFETQ1とＮチャンネル型増幅MOSFETQ5のゲートに接続される。他方の入力端子IN2は、Ｐチャンネル型増幅MOSFETQ2とＮチャンネル型増幅MOSFETQ6のゲートに接続される。上記Ｐチャンネル型増幅MOSFETQ1とQ2は、そのソースが共通化されて差動形態にされ、ドレインにはＮチャンネル型の負荷MOSFETQ3とQ4が設けられる。
これらの負荷MOSFETQ3とQ4は、そのゲートに定常的に電源電圧VDDが印加されることにより抵抗素子として作用する。Ｎチャンネル型増幅MOSFETQ5とQ6のドレインは、上記Ｐチャンネル型増幅MOSFETQ1,Q2のソースに接続され、ソースにＰチャンネル型の負荷MOSFETQ7とQ8が設けられる。これらの負荷MOSFETQ7とQ8は、そのゲートに定常的に回路の接地電位VSSが与えられることにより抵抗素子として作用する。
上記Ｐチャンネル型増幅MOSFETQ1,Q2と、Ｎチャンネル型負荷MOSFETQ3,Q4とは差動増幅回路を構成するものであり、入力信号を反転増幅する。これに対して、Ｎチャンネル型増幅MOSFETQ5,Q6と、Ｐチャンネル型負荷MOSFETQ7,Q8とはソースフォロワ増幅回路を構成する。それ故、正相の入力信号IN1に対して同相の出力信号を形成するＮチャンネル型増幅MOSFETQ5のソースは、逆相の入力信号IN2を反転増幅するＰチャンネル型増幅MOSFETQ2のドレインと共通化されて出力信号S2を形成するようにされる。逆に、逆相の入力信号IN2に対して同相の出力信号を形成するＮチャンネル型増幅MOSFETQ6のソースは、正相の入力信号IN1を反転増幅するＰチャンネル型増幅MOSFETQ1のドレインと共通化されて出力信号S1を形成するようにされる。
上記Ｐチャンネル型増幅MOSFETQ1,Q2と、Ｎチャンネル型増幅MOSFETQ6,Q5の共通化されたソースとドレインの接続点には、そのゲートに定常的に回路の接地電位VSSが供給されることにより、電流源とし動作するＰチャンネル型MOSFETQ9が設けられる。同様に上記Ｎチャンネル型負荷MOSFETQ3,Q4、Ｐチャンネル型負荷MOSFETQ8,Q7の共通化されたソースとドレインの接続点には、そのゲートに電源電圧VDDが供給されることにより、電流源として動作するＮチャンネル型MOSFETQ10が設けられる。
上記MOSFETQ1〜Q10のサイズは、次のように設定される。チャンネル長Ｌは、いずれも等しく0.8μｎとされ、チャンネル幅ＷがＰチャンネル型増幅MOSFETQ1とQ2は20μｎのように相対的に大きく、それに対応したＮチャンネル型負荷MOSFETQ3とQ4は５μｎのように相対的に小さくされる。同様に、Ｎチャンネル型増幅MOSFETQ5とQ6は15μｎのように相対的に大きくされ、それに対応したＰチャンネル型負荷MOSFETQ7とQ8は10μｎのように相対的に小さくされる。
ここで、周知のように同じサイズなら、Ｎチャンネル型MOSFETのコンダクタンスが大きくされるので、上記Ｎチャンネル型増幅MOSFETQ5,Q6とＰチャンネル型負荷MOSFETQ7,Q8とのサイズ比は小され、Ｐチャンネル型増幅MOSFETQ1,Q2とＮチャンネル型負荷MOSFETQ3,Q5のサイズ比は大きくされるが、増幅MOSFETと負荷MOSFETとのコンダクタンス比でみると両者は、ほぼ同じにされる。
電流源としてのＰチャンネル型MOSFETQ9は30μのように形成され、Ｎチャンネル型MOSFETQ10は20μのように形成される。つまり、両MOSFETQ9とQ10は同じ電流を流すように形成されるものであり、Ｎチャンネル型MOSFETを基準にすると、Ｐチャンネル型MOSFETは約1.5倍の大きさに形成される。
上記正相入力IN1に対応された上記Ｐチャンネル型増幅MOSFETQ1とＮチャンネル型負荷MOSFETQ3のサイズ比は上記のように20:5であるが、コンダクタンス比に換算すると約20:7.5＝1:0.375のようにされる。Ｎチャンネル型増幅MOSFETQ6とＰチャンネル型負荷MOSFETQ8のサイズ比は、上記のように15:10であるが、コンダクタンス比に換算すると22.5:10＝0.4444のようにほぼ同じにされる。このことは、逆相入力IN2に対応された他方の増幅回路においても同様である。
１つの出力信号S1とS2に対して、上記のような２つの増幅回路がそれぞれ並列形態にされることにより、第３図の入出力特性図に示すように、入力信号IN1とIN2が回路の接地電位VSSから約5Vのような電源電圧VDDまでの広範囲にわたる低振幅の信号としても、出力信号をS1とS2を1Vないし2.5Vの狭い範囲に集約させてレベルシストさせることができる。
上記のように入力信号IN1とIN2に対してそれぞれ２つの増幅回路を組み合わせたときに、その合成された出力信号S1とS2が上記のように狭い一定の電圧範囲に集約される理由は、次の通りである。入力信号IN1とIN2が回路の接地電位のような低い電圧領域にあるときにはＮチャンネル型増幅MOSFETQ5とQ6が動作できないか、動作してもゲート電圧，ソース間電圧が極く小さいので増幅MOSFETの動的なコンダクタンスは小さい。このとき、Ｐチャンネル型増幅MOSFETQ1とQ2のゲート，ソース間には最も大きな電圧が供給される状態でありその動的なコンダクタンスが大きい。そのため、回路の接地電位のような低い電圧領域での低振幅信号に対しては、上記Ｐチャンネル型増幅MOSFETQ1,Q2からなる反転増幅回路が支配的に作用して、出力信号を約2.5Vのような中間電圧付近にレベルシフトさせる。
他方、入力信号IN1とIN2が電源電圧VDDのような高い電圧領域にあるときにはＰチャンネル型増幅MOSFETQ1とQ2が動作できないか、動作してもゲート電圧，ソース間電圧が極く小さいので増幅MOSFETの動的なコンダクタンスは小さい。このとき、Ｎチャンネル型増幅MOSFETQ1のゲート，ソース間には最も大きな電圧が供給される状態でありその動的なコンダクタンスが大きい。そのため、電圧電源VDDのような高い電圧領域での低振幅信号に対しては、上記Ｎチャンネル型増幅MOSFETQ5,Q6からなるソースフォロワ増幅回路が支配的に作用して、出力信号S1とS2を負荷MOSFETQ6及びQ8とのコンダクタンス比に対応して約2.5Vのような中間電圧付近にレベルシフトさせる。
そして、入力信号IN1とIN2がほぼ中間電圧付近にあるときには２つの増幅回路とが互いに補って合成された出力信号S1とS2を形成するので、中点電圧付近でもっとも低い電圧範囲となるような出力レベルになるものである。このように、この実施例のレベルシフト回路は、低振幅の入力信号IN1とIN2が回路の接地電位付近から電源電圧付近に至る広い範囲にあっても、上記のようにIVから2.5V程度の狭い範囲に集約させるという新規なレベルシフト機能を持つものである。
第４図に示すように、従来の回路の接地電位0Vに代えて＋5Vのような電源電圧VDDを基準にしてハイレベルが4.2Vでロウレベルが3.4Vのような擬似ECL信号信号、ハイレベル1.2Vでロウレベルが0.4VとなるようなGTL信号、あるいは本願発明者等において先に提案されているハイレベルが4.2Vでロウレベルが3.9VのようなALTS信号に対して、それを前記のような2V付近に集約してレベルシフトさせることができる。この他、LVTTLのような信号についても同様である。
上記のようにインターフェイスに対応して入力信号IN1とIN2のレベルが区々であっても、その出力信号S1とS2が一定の電圧範囲に集約できるということは、半導体メモリ等に使用されている固定回路からなるセンスアンプを用いて、信号受信を行うことができることを意味する。すなわち、それが搭載されるシステムにおける信号振幅に逐一対応させて信号受信回路を設計する必要がなく、入力信号が相補信号であるという条件だけで種々の入力信号を受信する回路を半導体集積回路装置に設けることができるものとなる。
第２図には、この発明に係る信号受信回路に用いられるレベルシフト回路の他の一実施例の回路図が示されている。この実施例では、増幅回路の電流源が電流ミラー回路により形成される。つまり、定電圧VRをMOSFETQ11のゲート，ソース間に供給して定電流を形成し、それをダイオード形態にされたＰチャンネル型MOSFETQ12に流し、このMOSFETQ12とMOSFETQ9のゲート及びソースを共通接続して電流ミラー回路を構成し、MOSFETQ9に上記定電流を流すようにするものである。
また、上記MOSFETQ12には電流ミラー形態にされたMOSFETQ13を設け、これをダイオード形態にされたＮチャンネル型MOSFETQ14に流し、このMOSFETQ14とMOSFETQ10のゲート及びソースを共通接続して電流ミラー回路を構成し、MOSFETQ10に上記定電流を流すようにするものである。他の構成は、前記図１の実施例と同様であるので、その説明を省略する。
この実施例では、定電圧VRに基づいて形成された定電流により増幅回路の動作電流を形成するものであるので、増幅回路に流れる電流の安定化が図られて所望のレベルシフト動作を安定的に行うようにすることができる。
第５図には、この発明に係る好ましいディジタル信号処理装置の一実施例の部分的なブロック図が示されている。この実施例のディジタル信号処理装置は、総合ディジタル通信網、つまりISDN（Integrated Services Digital Network System）のATM（Asynchronous Trasfar Mode）交換機に含まれる。ディジタル信号処理装置は、特に制限されないが、１又は複数の架体に搭載される多数の電子回路パッケージを含み、これらの電子回路パッケージに実装される複数の半導体集積回路装置（LSI）は、伝送線路を介して互いに接続される。また、信号受信回路UBRを構成するMOSFETに付された回路記号が、前記第１図や第２図のものと一部重複しているが、それぞれは別個の回路機能を持つものであると理解されたい。
この実施例において、ディジタル信号処理装置を構成する電子回路パッケージは、特に制限されないが、CMOS又はバイポーラ・CMOS回路、あるいは擬似ECL回路を基本としてそれぞれの要求される機能に応じて構成される。つまり、動作速度が要求されない回路はCMOS回路を用いて高集積化と低消費電力化を実現し、中速回路ではバイポーラ・CMOS回路が用いられ、高速動作が要求される回路では擬似ECL回路が用いられる。このような個々の回路機能に合わせて種々の半導体集積回路装置を組み合わせることにより、ディジタル信号処理装置全体としての実質的な高速化と高集積化及び低消費電力化が図られる。
同図においては、ディジタル信号処理装置を構成する電子回路パッケージの中の２個の大規模集積回路装置VLSI11とVLSI12の中の１つの送信回路UBDと１つの受信回路IBRが代表として例示的に示されている。つまり、大規模集積回路装置VLSI11においては、それに搭載される信号送信回路BDの中の１つの単位送信回路UBDが示され、大規模集積回路装置VLSI12においては、それに搭載される信号受信回路BRの中の１つの単位受信回路UBRが示されている。
大規模集積回路装置VLSI11は、複数の単位送信回路UBDからなる信号送信回路BDと図示しない信号処理回路及び必要に応じて他の大規模集積回路装置等から供給される信号を受ける次のような信号受信回路を備えるものである。大規模集積回路装置VLSI12は、複数の単位受信回路UBRからなる信号受信回路BRと図示しない信号処理回路及び必要に応じて他の大規模集積回路装置等に対して信号送出を行う上記のような信号送信回路を備えるものである。
大規模集積回路装置VLSI11に設けられる単位送信回路UBDは、内部回路で形成された信号do0を受ける送信バッファBUFから構成される。上記内部信号do0は、CMOS又はバイポーラ・CMOS回路あるいは擬似ECL回路等のような論理回路により形成されるものであり、それぞれの回路に応じた信号レベルにされる。送信バッファBUFは、上記内部信号do0に対応された出力信号を出力ノードn1から送出させ、それと逆相にされた信号を出力ノードn2から送出させる。
上記出力ノードn1とn2からなる一対の信号がそれに対応して一対とされた信号伝送線路を通して大規模集積回路装置LSI12の入力ノードn3とn4に伝えられる。前記のようなGTLインターフェイスでは、単位送信回路UBDは、それが活性化されたときに上記信号do0に対応して相補的にスイッチングするオープンドレインの出力MOSFETから構成される。そして、信号伝送線路の両終端には終端電圧との間に伝送線路のインピーダンスに整合された終端抵抗が設けられる。上記出力インターフェイスが擬似ECL回路では、擬似ECLレベルの信号が送出される。このように、信号伝送線路を通して伝送される信号レベルは、高速化や低消費電力化等のために前記第４図に例示的に示されているような低振幅の信号とされる。
大規模集積回路装置LSI12に設けられる単位受信回路UBRは、前記第１図に示したようなレベルシフト回路LSと、そのレベルシフト出力n5とn6を受ける差動増幅回路を利用したセンスアンプSAから構成される。レベルシフト回路LSについては、前記第１図等により詳細に説明したので重複して説明するのを省略するが、前記のように広範囲にわたる低振幅の入力信号信号を約1V〜2.5Vのような狭い電圧範囲に自動的に集約させる。
センスアンプSAは、上記のようにレベルシフト出力n5とn6の電圧範囲が上記のように約1V〜2.5Vの範囲に集約されるものであるので、このような電圧範囲で感度が最大になるようにＮチャンネル型差動MOSFETQ10,Q11、及び電流ミラー形態のＰチャンネル型負荷MOSFETQ12,Q13及びＮチャンネル型差動MOSFETQ10,Q11の共通ソースに設けられた電流源MOSFETQ14のサイズが選ばれる。
センスアンプSAは、上記レベルシフトされた入力信号を増幅して、動作電圧にほぼ対応したハイレベルとロウレベルの出力信号を出力ノードn7から送出させる。差動信号が入力されるので基準電圧が不要となるばかりか、集積回路に形成される差動ペア素子のプロセスバラツキが同様に生じるのでプロセスバラツキの影響を受けにくく、コモンモードのノイズをキャンセルすることができるから十分な動作マージンを確保することができる。センスアンプSAの出力信号は、出力バッファB1を通してCMOSレベル等からなる受信信号di0として図示しない内部回路に取り込まれる。
この実施例では、信号受信モードでないきに無駄な直流電流が流れないようにするために、レベルシフト回路LSにパワースイッチMOSFETを設け、上記センスアンプSAの電流源MOSFETQ14とともに制御信号φprによりスイッチ制御する。すなわち、上記信号φprをロウレベルにすることにより、上記レベルシフト回路LSのパワースイッチMOSFETと上記センスアンプの電流源MOSFETQ14をオフ状態にして、これらの回路に定常的に電流が流れないようにするものである。
センスアンプSAにおいては、それが非動作状態に置かれるときに、出力信号か不定レベルになってしまうのを防ぐために、センスアンプSAの出力ノードn7と電源電圧VDDとの間にＰチャンネル型MOSFETQ15を設けそのゲートに上記制御信号φprを供給する。これにより、センスアンプSAが非動作状態にされるときに、Ｐチャンネル型MOSFETQ15をオン状態にしてセンスアンプSAの出力ノードn7のレベルを強制的にハイレベルに固定するものである。これにより、センスアンプSAが非動作状態に置かれるときには、た出力バッファB1を通して出力される受信信号di0もハイレベルも固定される。
半導体集積回路装置LSI12の内部回路が擬似ECL回路により構成されるときには、出力バッファB1は擬似ECLレベルに変換させるレベル変換機能が設けられる。あるいは、CMOSインバータ回路によりCMOSレベルに変換した後にそれを擬似ECLレベルに変換するものであってもよい。このようにセンスアンプSAの出力信号は、それが搭載された半導体集積回路装置の内部回路の論理形式に適合されるようレベル変換される。
第６図には、第５図の実施例回路の動作の一例を説明するための波形図が示されている。送信側においては、内部信号do0のハイレベルとロウレベルに応じて出力ノードn1とn2が相補的に変化する低振幅信号とされる。例えば、前記第４図に示したような擬似ECLレベル又はALTSレベルのように電源電圧VDD側において変化する低振幅レベルで伝えられる。
受信側においては、制御信号φprがハイレベルにされており、レベルシフト回路LS及びセンスアンプSAが動作状態にされている。レベルシフト回路LSでは、例えば上記のような電源電圧VDD側に偏倚したALTSのような低振幅レベルが、VDD/2のような中点電圧付近にレベルシフトされて、かかるVDD/2をほぼ中心にして＋0.1Vと−0.1のような低振幅レベルシフトされる。センスアンプSAは、このレベルシフトされた低振幅信号を増幅し、出力バッファB1を通して電源電圧VDDのようなハイレベルと回路の接地電位VSSのようなロウレベルからなるCMOSレベルの受信信号di0が形成される。
受信側において、受信動作が終了すると制御信号φprがロウレベルにされる。これにより、レベルシフト回路LS及びセンスアンプSAの動作電流が遮断されるとともに、センスアンプSAの出力部に設けられたＰチャンネル型MOSFETがオン状態とって出力信号をハイレベルに固定するので、出力バッファB1の出力信号di0もハイレベルにされる。
第７図には、この発明に係るディジタル情報処理システムの一実施例の概略ブロック図が示されている。この実施例では、３つの大規模集積回路LSI1〜LSI3が代表として例示的に示されている。
大規模集積回路LSI1は、擬似ECL回路によりディジタル信号処理を行う。それ故、この大規模集積回路LSI1により形成される出力信号は、擬似ECLレベルの信号が送信信号として大規模集積回路LSI3に伝えられる。大規模集積回路LSI3は、CMOS回路によりディジタル信号処理を行う。それ故、この発明にかかる信号受信回路を用いたバイアスフリー受信回路により、信号受信とCMOSレベルへの変換を行う。
大規模集積回路LSI2は、CMOS回路によりディジタル信号処理を行う。ただし、大規模集積回路LSI1に伝えられる信号出力はGTL回路が用いられる。それ故、かかる大規模集積回路LSI1の受信回路は、前記のようなバイアスフリー回路が用いられ、出力部にレベル変換回路が設けられて擬似ECLレベルに変換される。また、上記大規模集積回路LSI1によるGTL信号は、大規模集積回路LSI3にも伝えられる。大規模集積回路LSI3は、前記のように大規模集積回路LSI2と同じCMOS回路によりディジタル信号処理を行うが、出力インターフェイスがGTLとALTSのように異なるようにされている。それ故、かかる大規模集積回路LSI2とLSI3との間で相互に信号授受を行うために、前記のようなバイアスフリー回路を用いて異なる信号レベルでの送信と受信が行われる。
上記のようにディジタル信号処理を同じCMOS回路又はバイポーラ・CMOS回路により構成される場合、GTL又はALTSのように統一するのが望ましい。しかし、そのためにはそれぞれのインターフェイスに合わせて大規模集積回路の設計を行う必要がある。本願発明では、受信回路に上記のようなバイアスフリー回路を搭載しておけば、上記のようにどのような信号レベルを持つ大規模集積回路とも信号の授受ができる。このため、新たに開発設計する集積回路としては、その機能にあわせて任意に設定でき、特定の低振幅インターフェイスを持つ既存の半導体集積回路をそのまま組み合わせてディジタル信号処理システムを構築することができる。これにより、結果として各種の低振幅インターフェイスを持つ半導体集積回路装置の量産性を高くし、合理的なディジタル信号処理システムを形成することができるものとなる。
第８図には、この発明に係る信号受信回路に用いられるセンスアンプの他の一実施例の回路図が示されている。この実施例では、ALTSのような低振幅の入力信号に対する利得を大きくするために、ダブルバランス型の差動センスアンプが用いられる。つまり、前記第５図に示したようなシングルエンドの差動センスアンプを２個用い、それぞれの出力信号が互いに逆相になるように入力信号をIN1とIN2を供給し、２つのシングルエンドの差動センスアンプの相補の出力信号を出力段の差動増幅回路に供給するものである。
前記のように信号受信モードでないときに、センスアンプに直流電流が流れてましうのを防ぐために、各差動回路の動作電流を形成する電流源MOSFETを制御信号φprにオフ状態にさせるようにする。このときに、出力信号が不定レベルになるのを防止するために、出力部にはＰチャンネル型MOSFETが設けられて、上記制御信号φprによりスイッチ制御して出力ノードをハイレベルに固定するものである。
上記の実施例から得られる作用効果は、下記の通りである。
一対からなる信号電送線路を通して入力された正相信号がゲートに供給されたＰチャンネル型の第１増幅MOSFET及びＮチャンネル型の第１増幅MOSFETと、上記一対からなる信号電送線路を通して入力された逆相信号がゲートに供給されたＰチャンネル型の第２増幅MOSFET及びＮチャンネル型の第２増幅MOSFETを用い、上記Ｐチャンネル型の第１増幅MOSFETとＮチャンネル型の第２増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第１の出力信号を形成し、上記Ｐチャンネル型の第２増幅MOSFETとＮチャンネル型の第１増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第２出力信号を形成することにより、広範囲にわたる種々の低振幅信号を固定的な動作範囲しか持たないセンスアンプを用いて信号受信することができる。
一対からなる第１と第２の信号伝送線路に対してそれぞれ異なるレベルとされた相補のディジタル出力信号を送出させ、それぞれの正相信号がゲートに供給されたＰチャンネル型の第１（第３）増幅MOSFET及びＮチャンネル型の第１（第３）増幅MOSFETと、逆相信号がゲートに供給されたＰチャンネル型の第２（第４）増幅MOSFET及びＮチャンネル型の第２（第４）増幅MOSFETを用い、上記Ｐチャンネル型の第１（第３）増幅MOSFETとＮチャンネル型の第２（第４）増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第１（第３）の出力信号を形成し、上記Ｐチャンネル型の第２（第４）増幅MOSFETとＮチャンネル型の第１（第３）増幅MOSFETのそれぞれの利得を調整して合成された信号振幅が動作電圧のほぼ中間部に集約されるようにした第２（第４）出力信号を形成する第１（第２）受信回路で受信することにより、異なる低振幅インターフェイスの半導体集積回路装置を組み合わせて新規な最適システムを構築できる。
上記信号受信回路の第１出力信号と第２出力信号を差動のセンスアンプに供給してディジタル信号に変換することにより、基準電圧が不要でしかもコモンモードのノイズをキャンセルさせることができるから十分な動作マージンを確保することができる。
上記信号受信回路は、ディジタル集積回路の入力回路に用いることにより、各種の低振幅インターフェイスに適合可能な半導体集積回路装置を形成することができ、その量産性の向上を図ることができる。
上記の低振幅インターフェイスは、種々の実施形態を採ることができるものである。信号受信回路は、１つの大規模集積回路に搭載されるもの他、それ自体が１つの半導体集積回路装置により構成されてもよい。例えば、CMOS集積回路では、約3Vのような動作電圧の低電圧化が進められている。これに対して、既存のCMOS回路や擬似ECL回路では5Vのような電源電圧を用いるものである。それ故、受信回路では5Vのような比較的大きな電圧を用いることが必要とされる。したがって、信号受信回路を5Vで動作させる半導体集積回路装置に形成し、それをバッファとして出力信号を上記のような3Vのような低電圧で動作する半導体集積回路装置に供給するようにしてもよい。
大規模集積回路に受信回路が搭載される場合、内部回路が3Vのような低電圧で動作させる必要があるときには、内部に降圧回路を設けて内部のCMOS回路の電圧を3V程度の低電圧にし、外部からは5Vだけを供給するようにしてもよい。あるいは、外部端子から5Vと約3Vのような２つの電源電圧供給する構成としてもよい。バイポーラ・CMOS構成の集積回路では、GTLインターフェイスの出力素子をバイポーラ型トランジスタにしてもよい。レベルシフト回路に用いられる負荷MOSFETは、抵抗素子に置き換えるものであってもよい。
大規模集積回路内に信号送信回路と信号受信回路を設ける構成としてもよい。すなわち、１つの大規模集積回路を異なる機能ブロック毎に分けて構成し、各ブロック間の信号転送にこの発明に係る信号受信回路を利用するものであってもよい。
産業上の利用可能性
以上のように、この発明に係る信号受信回路とディジタル信号処理システムは、ディジタル交換システムや高速コンピュータ等のような各種信号受信回路やディジタル信号処理システムに広く利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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