(57)【特許請求の範囲】
【請求項１】
ＣＰＵと不揮発性ＲＡＭを備え、電子装置の動作を制御する制御回路であり、
前記制御回路の電源ＯＦＦ時の電圧降下を感知して前記制御回路のリセット信号を出力するリセット信号出力手段と、
該リセット信号を遅延させた遅延リセット信号を出力する遅延手段と、
前記ＣＰＵの稼動を示す信号と前記リセット信号とに基づいて割り込み信号を生成し、前記リセット信号出力手段からのリセット信号がリセット状態となってから、前記遅延手段からの遅延リセット信号を受けて前記ＣＰＵが作動状態となるまでの間に前記ＣＰＵへ割り込みをかける割り込み信号発生回路と、
前記遅延リセット信号の解除を受けて、前記不揮発性ＲＡＭの選択を解除する制御手段とを有することを特徴とする制御回路。
【請求項２】
前記制御手段が、前記割り込み信号発生回路からの出力信号を、前記ＣＰＵの最高優先度の割り込み端子に入力することを特徴とする請求項１記載の制御回路。
【請求項３】
前記制御手段による前記出力信号の前記ＣＰＵの割り込み端子への入力により、一定時間所定のプログラムが実行されることを特徴とする請求項１記載の制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵと不揮発性ＲＡＭを備え、電子装置の動作を制御する制御回路に関する。
【０００２】
【従来の技術】
電子装置、例えば複写機では、ＣＰＵと不揮発性ＲＡＭを備えた制御回路によって、その動作が制御されて原稿の複写動作が行われる。この場合、不揮発性ＲＡＭには、コピー枚数、用紙トレイ、変倍率、片面／両面モード、コントラスト、綴じ代寸法、操作モードに関する情報が記憶されており、自動給紙選択のＯＮ／ＯＦＦ、オートリセット時間の設定などユーザが任意に設定した設定データが記憶される。
従って、不揮発性ＲＡＭの格納データが、誤書込などによって変化すると、電子装置の誤動作が発生し、最悪の場合にはシステムが破壊されることもある。
【０００３】
図４は不揮発性ＲＡＭの誤書込動作を示す信号波形図であり、同図（ａ）に示すように、電源ＯＦＦ時に電源電圧Ｖｃｃが低下し、時刻ｔ１でＣＰＵの動作保証電圧Ｖｃに達するとＣＰＵがリセットされる。しかし、この時点では、電源ＯＮによって  選択状態となっていた不揮発性ＲＡＭは、依然選択状態にあり、時刻ｔ２で不揮発性ＲＡＭは非選択状態となる。
【０００４】
従って、時刻ｔ１から時刻ｔ２の区間では、データバス、アドレスバスが不定の状態となり、この時に、不揮発性ＲＡＭに対して、誤書込が発生することがある。また、図４（ｂ）に示すように、不揮発性ＲＡＭに対して、データを書込中に、ＣＰＵがリセットされると、何が書込まれるかわからず、誤書込が発生することになる。
【０００５】
【発明が解決しようとする課題】
このように、ＣＰＵと不揮発性ＲＡＭを備え、電子装置の動作を制御する制御回路においては、ＣＰＵのリセットと不揮発性ＲＡＭの書込禁止とを同時に行うことができないので、ＲＡＭが選択された状態で、ＣＰＵがリセットされると、誤書込が発生することがある。
【０００６】
本発明は、前述したようなこの種の制御回路の動作の現状に鑑みてなされたものであり、その目的は、電源のＯＮ−ＯＦＦ時の不揮発性ＲＡＭへの誤書込を防止可能な制御回路を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の発明は、ＣＰＵと不揮発性ＲＡＭを備え、電子装置の動作を制御する制御回路であり、前記制御回路の電源ＯＦＦ時の電圧降下を感知して前記制御回路のリセット信号を出力するリセット信号出力手段と、該リセット信号を遅延させた遅延リセット信号を出力する遅延手段と、前記ＣＰＵの稼動を示す信号と前記リセット信号とに基づいて割り込み信号を生成し、前記リセット信号出力手段からのリセット信号がリセット状態となってから、前記遅延手段からの遅延リセット信号を受けて前記ＣＰＵが作動状態となるまでの間に前記ＣＰＵへ割り込みをかける割り込み信号発生回路と、前記遅延リセット信号の解除を受けて、前記不揮発性ＲＡＭの選択を解除する制御手段とを有することを特徴とする制御回路を有することを特徴とするものである。
【０００８】
同様に前記目的を達成するために、請求項２記載の発明は、請求項１記載の発明において、前記制御手段が、前記割り込み信号発生回路からの出力信号を、前記ＣＰＵの最高優先度の割り込み端子に入力することを特徴とするものである。
【０００９】
同様に前記目的を達成するために、請求項３記載の発明は、請求項１記載の発明において、前記制御手段による前記出力信号の前記ＣＰＵの割り込み端子への入力により、一定時間所定のプログラムが実行されることを特徴とするものである。
【００１０】
【発明の実施の形態】
以下に、本発明の一実施の形態を、図１ないし図３を参照して説明する。
図１は本発明の一実施の形態の要部の構成を示す回路図、図２は本実施の形態の動作を示す信号波形図、図３は本実施の形態の割り込み動作を示すフローチャートである。
【００１１】
本実施の形態では、図１に示すように、リセット信号発生回路１０が設けられ、リセツト信号発生装置１０では、ＴＣ端子とアース間にコンデンサＣ０が接続されており、リセットＩＣにより設定された電圧を検出すると、コンデンサＣ０で決定される時間経過後にＲＳＴ端子に、リセット信号Ｆｒが出力されるように構成されている。このリセット信号発生回路１０のＲＳＴ端子には、リセット信号を所定時間遅延する遅延回路１１が接続され、遅延回路１１の出力端子が、全体の動作を制御するＣＰＵ１２に接続され、リセット信号発生回路１０のＣＫ端子が、ＣＰＵ１２のＰＡ０端子に接続されている。
【００１２】
また、割り込み信号発生回路を構成するＮＡＮＤ回路１５の一方の入力端子には、リセット信号発生回路１０のＲＳＴ端子が接続され、ＮＡＮＤ回路１５の他方の入力端子には、ＣＰＵ１２のＰＡ１端子が接続され、ＮＡＮＤ回路１５の出力端子は、ＣＰＵ１２の割り込み端子ＩＮＴに接続され、ＣＰＵ１２には、制御のプログラムが格納されたＲＯＭ１６と、制御動作のための各種のデータが格納された不揮発性ＲＡＭ１７とが接続されている。
【００１３】
一方、本実施の形態では、不揮発性ＲＡＭ１７を選択し、電圧を供給するバックアップ切換回路１３が設けられ、このバックアップ切換回路１３では、電源電圧端子Ｔ１と電圧供給端子Ｔ２間に、トランジスタ１６とダイオードＤ１が互いに並列に接続され、トランジスタ１６のベースとアース間に、抵抗Ｒ１とエミッタがアースされたトランジスタ１５が直列に接続され、トランジスタ１６のコレクタと、トランジスタ１５のコレクタ間に、抵抗Ｒ２が接続されている。また、トランジスタ１５のベースにツェナダイオード１４が接続され、ツェナダイオード１４とトランジスタ１５の接続点とアース間には抵抗Ｒ３が接続されている。さらに、バックアップ切換回路１３では、電圧供給端子Ｔ２とアース間に、抵抗Ｒ４、ダイオードＤ２及びバックアップ用のバッテリーＢＴが直列に接続されている。そして、本実施の形態では、ＣＰＵ１２のＲＳＴ端子が、バックアップ切換回路１３のツェナーダイオード１４に接続されている。
【００１４】
このような構成の本実施の形態の動作を、図２及び図３を参照して説明する。本実施の形態では、電源がＯＮ状態となると、リセット信号発生回路１０は、リセットＩＣにより設定された電源電圧Ｖｃｃを検出して、コンデンサＣ０により決定される時間ｔｒ後に、ＲＳＴ端子から、図２（ｂ）に示す論理値“１”のリセット信号Ｆｒを出力する。このリセット信号Ｆｒは、遅延回路１１に入力され、所定時間遅延されて同図（ｃ）に示す遅延リセット信号ＦｄとしてＣＰＵ１２のＲＳＴ端子に入力され、同時にリセット信号Ｆｒは、ＮＡＮＤ回路１５の一方の入力端子に入力される。
【００１５】
また、論理値“１”の遅延リセット信号Ｆｄの入力によって、ＣＰＵ１２は作動状態となり、ＰＡ１端子から図２（ｄ）に示す論理値“０”の状態信号Ｆ１が出力される。
この場合には、リセット信号Ｆｒの論理値が“１”となってから、ＣＰＵ１２に遅延リセット信号Ｆｒが入力されるまでの間は、ＣＰＵ１２のＰＡ１端子の信号の論理値は“１”なので、ＮＡＮＤ回路１５の出力信号の論理値は“０”となっている。
【００１６】
さらに、遅延リセット信号Ｆｄは、バックアップ切換回路１３のツェナーダイオード１４に入力され、ツェナーダイオード１４を介して、トランジスタ１５のベースに電流が流れ、トランジスタ１５がＯＮ状態となるので、図２（ｆ）に示すように、端子Ｔ３の選択信号Ｆｓの論理値が“０”となり、端子Ｔ３から選択信号ＦｓがＲＡＭ１７に入力され、ＲＡＭ１７がチップセレクトされてアクセスが可能になる。
【００１７】
ところで、本実施の形態では、電源のＯＦＦ時にはリセット信号発生回路１０は、リセットＩＣにより設定された電源電圧の低下を検出して、図２（ｂ）に示すようにＲＳＴ端子から出力されるリセット信号Ｆｒの論理値を“０”にする。リセット信号Ｆｒの論理値が“０”になると、遅延回路１１で所定時間遅延されて、同図（ｃ）に示すように、ＣＰＵ１２のＲＳＴ端子の遅延リセット信号Ｆｄの論理値も“０”となり、同時に論理値“０”のリセット信号Ｆｒは、論理和回路１５の一方の入力端子に入力される。
【００１８】
一方、遅延リセット信号Ｆｄの論理値が“０”になると、ＣＰＵ１２は非作動状態となるが、リセット信号Ｆｒの論理値が“０”となってから、ＣＰＵ１２に遅延リセット信号が入力されるまでの間は、状態信号Ｆ１の論理値は“０”となっているので、リセット信号Ｆｒの論理値が“０”となると、ＮＡＮＤ回路１５の出力信号の論理値は“１”となる。このようにして、ＣＰＵ１２の作動中にＮＡＮＤ回路１５から、ＣＰＵ１２の割り込み端子ＩＮＴに、図２（ｅ）に示すように、割り込み信号Ｆｉが入力される。
【００１９】
このために、ＣＰＵ１２は、割り込み動作を開始し、図３に示すように、ステップＳ１で他の割り込みが禁止され、ステップＳ２に進んで、各種レジスターフラグをスタックに退避させ、ステップＳ３で必要とするデータの退避が行われる。次いで、ステップＳ４でＣＰＵ１２の内蔵タイマがスタートされ、ステップＳ５に進んで、電源が完全に低下するまでの時間がカウントされたか否かが判定され、ステップＳ５の判定がＹＥＳであると、ステップＳ６で、各種レジスターフラグがスタックから復帰され、ステップＳ７で割り込みが解除される。
【００２０】
また、遅延リセット信号Ｆｄの論理値が“０”となると、バックアップ切換回路１３のツェナーダイオード１４を介して、トランジスタ１５がＯＦＦ状態となるので、端子Ｔ３の信号の論理値が“１”となり、図２（ｆ）に示すように、端子Ｔ３からＲＡＭ１７に入力される選択信号Ｆｓの論理値が“１”となり、ＲＡＭ１７のチップセレクトは解除される。
【００２１】
このように、本実施の形態によると、電源ＯＦＦ時に電源の低下を検出して、リセット信号発生回路１０から出力されるリセット信号によって、ＣＰＵ１２に割り込みがかけられ、ＣＰＵ１２によって、一定時間所定のプログラムが実行され、電源が十分に低下して揮発性ＲＡＭに誤書込がされなくなるまで、揮発性ＲＡＭへのアクセスが禁止されるので、電源の立ち下がりが遅い場合でも誤書込が確実に禁止される。また、本発明の形態によると、電源ＯＦＦ時に電源の低下を検出して、制御回路がリセットされた場合にも、電圧がまだ高い期間にＣＰＵがリセット後に動作して正しく割り込み処理に入りかつ、ＣＰＵが不揮発性ＲＡＭをアクセスする前にメモリチップセットを解除して、メモリの内容が誤書き込みされないようにする。
【００２２】
【発明の効果】
請求項１記載の発明によると、ＣＰＵと不揮発性ＲＡＭを備え、電子機器の動作を制御する制御回路において、リセット信号出力手段から、ＣＰＵのリセット信号が出力され、遅延手段によって、リセット信号が遅延された遅延リセット信号が出力され、ＣＰＵの稼動を示す信号と、リセット信号出力手段からのリセット信号と、遅延手段からの遅延リセット信号とが、割り込み信号発生回路に入力され、制御手段によって、遅延リセット信号により、不揮発性ＲＡＭが選択され、ＮＡＮＤ回路からの出力信号が、ＣＰＵの割り込み端子に入力されるので、電源のＯＮ−ＯＦＦ時に不揮発性ＲＡＭへの誤書込が防止され、電子機器の高精度の制御が可能になる。
【００２３】
請求項２記載の発明によると、請求項１記載の発明で得られる効果に加えて、制御手段が、割り込み信号発生回路からの出力信号を、ＣＰＵの最高優先度の割り込み端子に入力するので、他のルーチンを実行していても、直ちに最高優先度の割り込みに入るので、誤書込が瞬時に禁止される。
【００２４】
請求項３記載の発明によると、請求項１記載の発明で得られる効果に加えて、制御手段による出力信号のＣＰＵの割り込み端子への入力により、一定時間所定のプログラムが実行されるので、電源が十分に低下して揮発性ＲＡＭに誤書込がされなくなるまで、揮発性ＲＡＭへのアクセスが禁止され、電源の立ち下がりが遅い場合でも誤書込が確実に禁止される。
【図面の簡単な説明】
【図１】本発明の一実施の形態の要部の構成を示す回路図である。
【図２】同実施の形態の動作を示す信号波形図である。
【図３】同実施の形態の割り込み動作を示すフローチャートである。
【図４】不揮発性ＲＡＭの誤書込動作を示す信号波形図である。
【符号の説明】
１０    リセット信号発生回路
１１    遅延回路
１２    ＣＰＵ
１３    バックアップ切換回路
１５    ＮＡＮＤ回路（割り込み信号発生回路）
１６    Ｒ０Ｍ
１７    不揮発性ＲＡＭ
【図１】
0003571132.tif 000002
【図２】
0003571132.tif 000003
【図３】
0003571132.tif 000004
【図４】
0003571132.tif 000005