(57)【特許請求の範囲】
【請求項１】
レートメモリに格納された周期情報に基づいて、レート信号を出力し、このレート信号を、エッジメモリのタイミング情報に基づいて、フォーマッタが、遅延させ、エッジを出力し、このエッジを用いて、被試験対象の試験を行うＩＣテスタにおいて、
前記周期情報と前記タイミング情報とを入力し、タイミングエラーを求める演算部を設けたことを特徴とするＩＣテスタ。
【請求項２】
演算部は、
レート信号をクロック端子に入力し、周期情報を１クロック遅らせる第１のフリップフロップと、
レート信号をクロック端子に入力し、タイミング情報を１クロック遅らせる第２のフリップフロップと、
前記第１のフリップフロップが入力される周期情報、出力する周期情報と前記第２のフリップフロップが入力されるタイミング情報、出力するタイミング情報を入力し、タイミングエラーを求める演算回路と
を設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
演算部は、パターンデータを入力し、パターンデータにより、エッジを出力する必要がない時には、タイミングエラーとしないことを特徴とする請求項１または２記載のＩＣテスタ。
【請求項４】
演算部は、タイミング情報の範囲によりタイミングエラーを判定することを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【請求項５】
演算部は、エッジの立ち上がりから次のエッジの立ち上がりまでの最小間隔によりタイミングエラーを判定することを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【請求項６】
演算部は、ストローブの立ち上がりと立ち下がりの最小間隔によりタイミングエラーを判定することを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【請求項７】
演算部のタイミングエラーまたはパス／フェイル情報の少なくとも一方を格納するフェイルメモリを設けたことを特徴とする請求項１〜６のいずれかに記載のＩＣテスタ。
【請求項８】
第１のプリント基板に搭載され、レート信号を出力するレートジェネレータと、
第２のプリント基板に搭載され、前記レートジェネレータからのレート信号に基づいて、エッジ信号を出力するタイミングジェネレータと
を有し、レートジェネレータとタイミングジェネレータとにレートメモリを別々に設け、タイミングジェネレータにエッジメモリと演算部とを設けたことを特徴とする請求項１〜７のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験対象（ＩＣ，ＬＳＩ等）の試験を行うＩＣテスタに関し、容易にタイミングエラーを検出できるＩＣテスタに関するものである。
【０００２】
【従来の技術】
ＩＣテスタは、被試験対象（以下ＤＵＴ）に試験パターンを与え、この試験パターンに基づいてＤＵＴが出力した応答信号と期待値パターンとを比較して、ＤＵＴの合否の判定をするものである。
【０００３】
このような装置を図４に示し説明する。
図において、レートジェンレータ１は、ＲＴＴＣ（リアルタイム・タイミング・コントロール）アドレスを入力し、レートメモリ１１の周期情報に基づいて、レート信号を出力する。レート信号は、ＤＵＴのテストサイクルを示す信号である。パターンジェネレータ２は、レートジェンレータ１が出力するレート信号を入力し、ＲＴＴＣアドレス及びパターンデータを出力する。パターンデータは、試験パターンと期待値パターンとフォーマッタ情報等により構成される。タイミングジェンレータ３は、レートジェンレータ１、パターンジェンレータ２に接続し、レート信号、ＲＴＴＣアドレス、パターンデータを入力し、ドライバ出力、Ｉ／Ｏ切替信号、ストローブを出力する。ピンエレクトロニクス４は、タイミングジェンレータ４と接続し、ドライバ、コンパレータ、リレー等を含む回路で、ＤＵＴ５に接続する。
【０００４】
さらに詳細にタイミングジェンレータ３の構成を図５に示し説明する。
図において、ＲＴＴＣメモリ（エッジメモリ）Ｍ１〜Ｍ６は、ＲＴＴＣアドレスを入力し、エッジのタイミング情報を記憶し、出力する。フォーマッタＦは、パターンデータとＲＴＴＣメモリＭ１〜Ｍ６からのタイミング情報とにより、レートジェンレータ１からのレート信号を遅延し、６つのエッジを出力する。ＳＲフリップフロップ３１は、フォーマッタＦからの２つのエッジをセット端子、リセット端子に入力し、ピンエレクトロニクス４のドライバＤに出力する。ＳＲフリップフロップ３２は、フォーマッタＦから２つのエッジをセット端子、リセット端子に入力し、ピンエレクトロニクス４の図示しないリレーに、Ｉ／Ｏ切替信号を出力する。このリレーは、ＤＵＴ５とドライバ、コンパレータとの接続を切り換えるものである。ＳＲフリップフロップ３３は、フォーマッタＦから２つのエッジをセット端子、リセット端子に入力し、ピンエレクトロニクス４の図示しないコンパレータに与えるストローブを出力する。
【０００５】
このような装置の動作を以下に説明する。
レートジェンレータ１は、パターンジェンレータ２からのＲＴＴＣアドレスを入力し、このＲＴＴＣアドレスに対応するレートメモリ１１の周期情報に基づいて、レート信号を出力する。このレート信号を受けて、パターンジェンレータ２は、ＲＴＴＣアドレスをレートジェネレータ１、タイミングジェネレータ３に出力すると共に、タイミングジェネレータ３にパターンデータを出力する。
【０００６】
タイミングジェネレータ３のＲＴＴＣメモリＭ１〜Ｍ６は、パターンジェネレータ２からのＲＴＴＣアドレスを入力し、レートジェネレータ１からのレート信号ごとにタイミング情報を、フォーマッタＦに出力する。フォーマッタＦは、パターンデータとタイミング情報とにより、レート信号を遅延したエッジをＳＲフリップフロップ３１〜３３のセット端子、リセット端子に出力する。ＳＲフリップフロップ３１〜３３は、ピンエレクトロニクス４に出力を与える。そして、ピンエレクトロニクス４は、ＤＵＴ５に試験信号を与え、ＤＵＴ５からの応答信号を入力する。ピンエレクトロニクス４が受けた応答信号を、タイミングジェンレータ３の図示しないフェイルメモリに入力し、パターンデータの期待値パターンと比較し、パス／フェイル情報を格納する。
【０００７】
【発明が解決しようとする課題】
フォーマッタＦが出力するエッジには、最小エッジ間隔やテスト周期に対して最長タイミングなどのタイミング制約が存在する。これはハードウェアによる制約で避けられないものである。これに違反すると、本来の波形出力が得られないばかりか、ＤＵＴ５の合否の判定にも影響を与える。
【０００８】
そこで、フォーマッタＦ内部では、エッジを出力する前準備のための信号と、エッジとを、アップダウンカウンタのアップ端子あるいはダウン端子に入力し、アップダウンカウンタの結果が”０”でないとき、エラーとしていた。
【０００９】
しかし、エラーが重なり、アップダウンカウンタのカウンタ値がフルになると、”０”となり、エラーが検出されなくなってしまう。また、この場合、デジタル的要因でしか検出できず、アナログ的要因、つまり、ドライバの動作性能等の要因のエラー検出はできなかった。
【００１０】
また、確実なエラー検出とエラー個所の抽出には、ソフト的にエラーを検出する方法がある。しかし、全テストパターンをエミュレートするには膨大な時間、例えば、長いテストパターンだと数十時間を必要としてしまう。また、エラー検出のソフトを作成するのにも、膨大な工数を必要としてしまうという問題点があった。
【００１１】
そこで、本発明の目的は、容易にタイミングエラーを検出できるＩＣテスタを実現することにある。
【００１２】
【課題を解決するための手段】
本発明は、
レートメモリに格納された周期情報に基づいて、レート信号を出力し、このレート信号を、エッジメモリのタイミング情報に基づいて、フォーマッタが、遅延させ、エッジを出力し、このエッジを用いて、被試験対象の試験を行うＩＣテスタにおいて、
前記周期情報と前記タイミング情報とを入力し、タイミングエラーを求める演算部を設けたことを特徴とするものである。
【００１３】
このような本発明では、演算部が、レートメモリからの周期情報とエッジメモリからのタイミング情報とにより、タイミングエラーを求める。
【００１４】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。
図１は本発明の一実施例を示した構成図である。ここで、図４，５と同一のものは同一符号を付し説明を省略する。すなわち、図１は、図５に示されるタイミングジェンレータ３の構成を変更したものである。
【００１５】
図において、レートメモリＭ７は、パターンジェネレータ２からのＲＴＴＣアドレスを入力し、レートジェンレータ１のレートメモリ１１と別に、同一のレート信号の周期情報を格納し、出力する。演算部３４は、ＲＴＴＣメモリＭ１〜Ｍ６のタイミング情報とレートメモリＭ７の周期情報とを入力し、タイミングエラーを求める。判定部３５は、パターンジェネレータ２からのパターンデータとＤＵＴ５の応答信号とを入力して、比較し、比較結果であるパス／フェイル情報を出力する。セレクタ３６は、演算部３４のタイミングエラー情報と判定部３５のパス／フェイル情報とを選択する。フェイルメモリＦＭは、セレクタ３５からの出力を入力して、格納する。
【００１６】
さらに図２に演算部３４の構成を詳細に説明する。
図において、フリップフロップ３４１は、レート信号をクロック端子に入力し、レートメモリＭ７からの周期情報を入力する。フリップフロップ３４２は、レート信号をクロック端子に入力し、ＲＴＴＣメモリＭ１〜Ｍ６からのタイミング情報を入力する。演算回路３４３は、レートメモリＭ７からの周期情報、ＲＴＴＣメモリＭ１〜Ｍ６からのタイミング情報を入力すると共に、フリップフロップ３４１，３４２からの周期情報、タイミング情報を入力し、タイミングエラーを求める。
【００１７】
ＩＣテスタの全体動作は、従来例と同様であるため、説明を省略し、異なる点について、以下に説明する。
【００１８】
ＤＵＴ５の試験時には、セレクタ３６は、判定部３５の出力を選択する。そして、判定部３５は、ピンエレクトロニクス４からの応答信号とパターンデータの期待値とを比較し、パス／フェイル情報を出力する。フェイルメモリＦＭは、セレクタ３６を介して、判定部３５のパス／フェイル情報を入力して、格納する。実際には、パターンデータを格納するパターンメモリに与えるパターンアドレスを、パターンジェネレータ２からフェイルメモリＦＭは入力し、パターンアドレスと共に、パス／フェイル情報を格納している。
【００１９】
タイミングエラー検出時には、セレクタ３６は、演算部３４からのタイミングエラー情報を選択する。この場合、ＩＣテスタ自体に、ＤＵＴ５は取付けても、取付けなくともよい。
【００２０】
ＲＴＴＣメモリＭ１〜Ｍ６、レートメモリＭ７は、ＲＴＴＣアドレスを入力し、レート信号ごとに、タイミング情報、周期情報を、演算部３４に出力する。そして、フリップフロップ３４１、３４２は、周期情報、タイミング情報を、レート信号の１クロック遅らせて、演算回路３４３に出力する。また、演算回路３４３は、ＲＴＴＣメモリＭ１〜Ｍ６、レートメモリＭ７から、直接、タイミング情報、周期情報を入力する。
【００２１】
そして、演算回路３４３は、エッジ出力範囲によりタイミングエラーを判定する。エッジ出力は、ＲＴＴＣメモリＭ１〜Ｍ６のタイミング情報により、フォーマッタＦ内のカウンタ（図示せず）がレート信号の入力からカウントを行い、エッジの出力を行っている。従って、１つのカウンタによりエッジ出力を行っている場合、エッジ出力範囲は、レート信号の１周期分となる。また、フォーマッタＦ内で、２つのカウンタを用いてエッジ出力を行っている場合、エッジ出力範囲は、レート信号の２周期分となる。しかし、２周期分のタイミング情報でエッジ出力を行い、次のエッジのタイミング情報が”０”のとき、エッジが重なってしまうので、例えば、２０［ｎｓｅｃ］の余裕をとる。つまり、図３（ａ），（ｂ）に示すように、演算回路３４３は、Ｒｎ＋１＋Ｒｎ−Ｅｎ≧２０［ｎｓｅｃ］の関係ならば、タイミングを正常とし、関係でないならば、タイミングエラーとする。
【００２２】
また、演算回路３４３は、同一エッジの間隔を演算し、同一エッジの最小間隔によりタイミングエラーを判定する。エッジやレート信号の分解能は、ＩＣテスタの動作周期（例えば、６２．５［ＭＨｚ］（１６［ｎｓｅｃ］））より、高分解能（例えば、１２５［ｐｓｅｃ］）である。そのため、ＩＣテスタの動作周期より高分解能の部分は、端数として足し算を行い、ＩＣテスタの動作周期以上になったら、全体に動作周期分を足して動作を行っている。従って、レート信号とエッジの端数の最大値（１６［ｎｓｅｃ］＋１６［ｎｓｅｃ］＝３２［ｎｓｅｃ］）が同一エッジの最小間隔となる。従って、図３（ａ），（ｃ）に示すように、演算回路３４３は、Ｅｎ＋１＋Ｒｎ−Ｅｎ≧３２［ｎｓｅｃ］の関係ならば、タイミングを正常とし、関係でないならば、タイミングエラーとする。
【００２３】
さらに、演算回路３４３は、ストローブ間隔を演算し、最小ストローブ間隔により、タイミングエラーを判定する。ストローブは、２つのエッジをＳＲフリップフロップ３３に入力することにより生成している。また、最小ストローブ間隔は、ピンエレクトロニクス４の回路の動作可能範囲で決定される。例えば、ＤＵＴ５の応答信号を受けるコンパレータからの結果を取り込む回路のホールドタイムの最小値（２２［ｎｓｅｃ］）が最大の制限要因だったとする。このとき、図３（ａ），（ｄ）ＳＲフリップフロップ３３のセット端子に入力されるエッジ，（ｅ）ＳＲフリップフロップ３３のリセット端子に入力されるエッジに示すように、演算回路３４３は、Ｅｎ＋１＋Ｒｎ−Ｅｎ’≧２２［ｎｓｅｃ］の関係ならば、タイミング正常とし、関係でないならば、タイミングエラーとする。ここで、Ｅｎ’は、ＳＲフリップフロップ３３のセット端子に入力されるエッジのタイミング情報、Ｅｎ＋１は、ＳＲフリップフロップ３３のリセット端子に入力されるエッジのタイミング情報である。
【００２４】
フェイルメモリＦＭは、演算部３４の演算回路３４３からのタイミングエラー情報を格納する。実際には、パターンジェンレータ２からのパターンアドレスと共に、タイミング情報を格納する。
【００２５】
このように、演算部３４が、レートメモリＭ７の周期情報とＲＴＴＣメモリＭ１〜Ｍ６のタイミング情報とにより、タイミングエラーを検出するので、容易にタイミングエラーを検出することができる。
【００２６】
また、演算してタイミングエラーを検出しているので、ＩＣテスタの分解能（１６［ｎｓｅｃ］）よりも高分解能（１２５［ｐｓｅｃ］）のタイミングエラーを検出できると共に、アナログ的なタイミングエラーも検出することができる。
【００２７】
そして、ＤＵＴ５の試験時間と同じ短時間で、タイミングエラーを検出できる。
【００２８】
さらに、演算部３４からのタイミングエラー情報を、フェイルメモリＦＭに格納する構成にしたので、どこでタイミングエラーが発生したかが容易にわかる。
【００２９】
ＩＣテスタは大型の装置で、レートジェネレータ１とタイミングジェンレータ３とは別のプリント基板で構成され、多くのケーブル配線があることも問題の１つとしてあげられる。つまり、レートジェンレータ１とタイミングジェンレータ３とに、レートメモリ１１，Ｍ７を別々に設けたので、ケーブルの配線、コネクタ等の増加を防止することができる。
【００３０】
なお、本発明はこれに限定されるものではなく以下のようなものでもよい。
演算部３４は、レートメモリＭ７の周期情報とＲＴＴＣメモリＭ１〜Ｍ６のタイミング情報とにより、タイミングを演算し、タイミングエラーを求めている。しかし、ＲＴＴＣメモリＭ１〜Ｍ６のタイミング情報により、フォーマッタＦはエッジを生成するが、パターンデータにより、ＳＲフリップフロップ３１〜３３にエッジを出力しない場合もある。この場合、フォーマッタＦの内部でタイミングエラーがあっても、フォーマッタＦがエッジを出力しないので、タイミングエラーとして必ずしも検出する必要がない。そこで、演算部３４の演算回路３４３が、パターンデータも入力し、このパターンデータも条件として、タイミングエラー検出に用いてもよい。つまり、エッジを出力する必要がない時は、タイミングエラーであっても、タイミングエラーとしない構成にする。また、フォーマッタＦの内部で、パターンデータを解釈した結果の信号、つまり、エッジを出力する前準備のための信号（エッジを出力しない場合は出力されない）を、パターンデータの代わりに、演算部３４の演算回路３４３に入力して、エッジを出力する必要がない場合は、タイミングエラーとして検出しない構成としてもよい。
【００３１】
また、ＤＵＴ５の試験またはタイミングエラー検出のどちらか一方を行う構成を示したが、ＤＵＴ５の試験と同時に、タイミングエラーを検出する構成でもよい。この場合、セレクタ３６により、信号を選択し、フェイルメモリＦＭに格納する構成ではなく、タイミングエラーのためのメモリを設ける構成や、フェイルメモリＦＭの領域にタイミングエラーのための領域を設ける構成にする。
【００３２】
そして、タイミングの制約として、３つの制約によるタイミングエラーを検出する構成を示したが、これに限定されるものではなく、他の制約を加えてもよい。
【００３３】
【発明の効果】
本発明によれば、以下のような効果がある。
請求項１〜６によれば、演算部が、レートメモリの周期情報とエッジメモリのタイミング情報とにより、タイミングエラーを検出するので、容易にタイミングエラーを検出することができる。
【００３４】
また、演算してタイミングエラーを検出しているので、ＩＣテスタの分解能よりも高分解能のタイミングエラーを検出できると共に、アナログ的なタイミングエラーも検出することができる。
【００３５】
そして、被試験対象の試験時間と同じ短時間で、タイミングエラーを検出できる。
【００３６】
請求項３によれば、演算部が、パターンデータに基づいて、タイミングエラーを求めるので、不必要なタイミングエラーの検出を防止できる。
【００３７】
請求項７によれば、演算部のタイミングエラー情報を、フェイルメモリに格納する構成にしたので、どこでタイミングエラーが発生したかが容易にわかる。
【００３８】
請求項８によれば、レートジェンレータとタイミングジェンレータとに、レートメモリを別々に設けたので、ケーブルの配線、コネクタ等の増加を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の要部構成図である。
【図３】図１に示す装置の動作を示したタイミングチャートである。
【図４】従来のＩＣテスタの構成を示した図である。
【図５】図４に示す装置のタイミングジェンレータ３の具体的構成を示した図である。
【符号の説明】
ＦＭ  フェイルメモリ
Ｍ１〜Ｍ６  ＲＴＴＣメモリ
Ｍ７，１１  レートメモリ
１  レートジェンレータ
３  タイミングジェンレータ
３４  演算部
３６  セレクタ
３４１，３４２  フリップフロップ
３４３  演算回路
【図１】
0003601680.tif 000002
【図２】
0003601680.tif 000003
【図３】
0003601680.tif 000004
【図４】
0003601680.tif 000005
【図５】
0003601680.tif 000006