(57)【特許請求の範囲】
【請求項１】
入力ノードと基準電源との間に直列に接続されている第１および第２の抵抗素子と、
ベースが上記第１および第２の抵抗素子間の接続点に接続され、エミッタが上記基準電源に接続され、コレクタが上記入力ノードに接続されている第１のトランジスタと、
ベースが上記第１のトランジスタのベースに共通に接続され、エミッタが上記基準電源に接続され、コレクタが出力ノードに接続されている第２のトランジスタと、
上記入力ノードと上記出力ノードとの間に接続されているダイオードとを有する
スイッチング回路。
【請求項２】
上記第１および第２のトランジスタはｎｐｎ型トランジスタにより構成され、上記ダイオードは上記入力ノード側から上記出力ノード側に向かって順方向となるように接続されている
請求項１記載のスイッチング回路。
【請求項３】
上記第１および第２のトランジスタはｐｎｐ型トランジスタにより構成され、上記ダイオードは上記出力ノード側から上記入力ノード側に向かって順方向となるように接続されている
請求項１記載のスイッチング回路。
【請求項４】
上記出力ノードが負荷抵抗を介して、電源に接続されている
請求項１記載のスイッチング回路。
【請求項５】
上記第２のトランジスタのエミッタサイズが上記第１のトランジスタのエミッタサイズのｎ（ｎ≧１）倍に形成されている
請求項１記載のスイッチング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング回路、特に低電圧で動作するスイッチング回路に関するものである。
【０００２】
【従来の技術】
スイッチング回路のオン／オフ速度を向上させるために、回路を構成するトランジスタが導通時に飽和状態になることを回避するいわゆるリミット機能を備えたスイッチング回路が要求されている。
図１２〜１５は従来一般的に使用されているスイッチング回路の例を示す回路図である。
【０００３】
図１２に示すスイッチング回路においては、電流源ＩＳ  によりパルス状の信号電流ｉＳ  が供給され、それに応じて抵抗素子Ｒ０１で電圧降下が生じる。このため、信号電流ｉＳ  が供給されているとき、ｎｐｎトランジスタＱ０１が導通状態となり、トランジスタＱ０１に導通電流が現れ、負荷抵抗素子ＲＬ  で電圧降下が生じ、出力端子ＴＯＵＴ  にローレベル、例えば、接地電位レベルの出力電圧ＶＯＵＴ  が現れる。
一方、信号電流ｉＳ  が供給されていないとき、トランジスタＱ０１が非導通状態に保持され、出力端子ＴＯＵＴ  に電源電圧ＶＣＣレベルの電圧ＶＯＵＴ  が出力される。上述のように、電流源ＩＳ  により発生された信号電流ｉＳ  に応じてトランジスタＱ０１の導通状態が制御され、スイッチング動作が実現される。
【０００４】
図１３に示すスイッチング回路においては、トランジスタＱ０１の負荷として、抵抗素子ＲＬ  と並列にｎｐｎトランジスタＱ０２が設けられている。
トランジスタＱ０２のベースが抵抗素子Ｒ０２を介して電圧源ＶＥ  に接続されているので、トランジスタＱ０２を導通させる電圧、いわゆる導通電圧がＶＢＥをすると、出力端子ＴＯＵＴ  の電圧ＶＯＵＴ  が（ＶＥ  −ＶＢＥ）以下のとき、トランジスタＱ０２が導通状態となり、トランジスタＱ０２の導通電流がトランジスタＱ０１のコレクタに供給される。これにより、トランジスタＱ０１のスイッチング速度が改善される。
【０００５】
図１４に示すスイッチング回路においては、ダイオードＤ０２，Ｄ０３により分圧した電圧がトランジスタＱ０１のベースに印加され、トランジスタＱ０１の導通状態が制御される。
さらに、電流源ＩＳ  とトランジスタＱ０１のコレクタとの間に、トランジスタＱ０１のコレクタに向かって順方向となるようにダイオードＤ０１が接続され、トランジスタＱ０１が導通時に、電流源ＩＳ  により発生された信号電流ｉＳ  の一部分ｉ２  がダイオードＤ０１を介してトランジスタＱ０１のコレクタに供給され、これにより、トランジスタＱ０１のベースに供給されたベース電流が低減され、トランジスタＱ０１が飽和状態になることを防止する。
【０００６】
図１５に示すスイッチング回路においては、図１４のスイッチング回路におけるダイオードＤ０３の代わりに抵抗素子Ｒ０２が使用され、直列に接続されたダイオードＤ０２と抵抗素子Ｒ０２により分圧して得られた分圧電圧がトランジスタＱ０１のベースに印加され、トランジスタＱ０１の導通状態が制御される。そして、図１４に示すスイッチング回路と同様に、トランジスタＱ０１の導通時に、電流源ＩＳ  からの信号電流ｉＳ  の一部分ｉ２  がトランジスタＱ０１のコレクタに供給され、トランジスタＱ０１のベースに供給されたベース電流が低減され、トランジスタＱ０１が飽和状態になることを防止する。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のスイッチング回路においては、それぞれ問題点がある。
図１２に示すスイッチング回路では、例えば、図１６に示す信号電流ｉＳ  が供給され、トランジスタＱ０１が導通状態に保持されているとき、トランジスタＱ０１のコレクタ、即ち出力端子ＴＯＵＴ  の電圧ＶＯＵＴ  がトランジスタＱ０１の飽和領域まで下がっているので、トランジスタＱ０１のベース／エミッタ間に大容量が蓄積される。信号電流ｉＳ  の供給が停止し、トランジスタＱ０１が導通状態から非導通状態に切り換わるとき、図１６に示すように、出力電圧ＶＯＵＴ  の立ち上がりエッジにおいて、大きな遅延が生じて、回路によっては、遅延時間ＴＤ  が数百ナノ秒（ｎｓ）になってしまうという問題がある。
【０００８】
図１３に示す回路例においては、信号電流ｉＳ  が供給されているとき、トランジスタＱ０２によりトランジスタＱ０１のコレクタにトランジスタＱ０２の導通電流が供給されるので、トランジスタＱ０１における導通／非導通状態切り換え時に生じる遅延が大幅に短縮され、スイッチング回路のスイッチング速度が改善されるが、トランジスタＱ０２が導通状態に保持されているとき、トランジスタＱ０２に大電流が流れ、負荷抵抗素子ＲＬ  の抵抗値によって電流値が１ミリアンペア（ｍＡ）に達することがあり、回路の消費電力が増加し、また、トランジスタＱ０２のベースに接続された抵抗素子Ｒ０２のインピーダンスによってトランジスタＱ０２のエミッタ電位が変動し、出力端子ＴＯＵＴ  では安定した出力電圧ＶＯＵＴ  を得ることが困難である。
【０００９】
図１４，１５に示すスイッチング回路においては、トランジスタＱ０１のベースに印加された電圧が直列接続となるダイオードまたはダイオードと抵抗素子で得た分圧電圧であり、トランジスタＱ０１導通時のベース電圧が制限され、トランジスタＱ０１が飽和状態になることが防止され、スイッチング回路のスイッチング速度の向上が図れる。しかし、これらのスイッチング回路は低電圧動作に不向きであり、ダイオードＤ０２およびトランジスタＱ０１の導通電圧がともにＶＢＥとすると、電源電圧ＶＣＣのレベルが２ＶＢＥ以下の場合これらのスイッチング回路は動作しないという問題がある。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路のスイッチング速度の向上を図れ、消費電力を低減でき、低電圧でも動作するスイッチング回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力ノードと基準電源との間に直列に接続されている第１と第２の抵抗素子と、ベースが上記第１と第２の抵抗素子間の接続点に接続され、エミッタが上記基準電源に接続され、コレクタが上記入力ノードに接続されている第１のトランジスタと、ベースが上記第１のトランジスタのベースに共通に接続され、エミッタが上記基準電源に接続され、コレクタが出力ノードに接続されている第２のトランジスタと、上記入力ノードと上記出力ノードとの間に接続され、上記出力ノード側の拡散層が上記第２のトランジスタのコレクタ拡散層と同型になるように接続されているダイオードとを有する。
【００１２】
また、本発明では、好適には上記第２のトランジスタのエミッタサイズが上記第１のトランジスタのエミッタサイズのｎ（ｎ≧１）倍に形成される。
【００１３】
本発明によれば、入力ノードに信号が入力された場合、入力ノードに生じた電圧が第１および第２の抵抗素子により分圧され、これらの抵抗素子間の接続点に生じた分圧電圧が第１および第２のトランジスタのベースに供給され、これにより第１および第２のトランジスタがともに導通状態となる。
このため、第１および第２のトランジスタのベース電圧が入力ノードの電圧より低く制限され、さらに第２のトランジスタのコレクタ電圧が入力ノードの電圧よりダイオードの導通電圧分低く制限されるので、第２のトランジスタが飽和状態になることを回避され、スイッチング回路のスイッチング速度の向上を図れ、低電圧時、例えば、第１または第２のトランジスタの導通電圧より高い電圧では動作できる。
【００１４】
【発明の実施の形態】
第１実施形態
図１は本発明に係るスイッチング回路の第１の実施形態を示す回路図である。図１において、ＩＳ  は電流源、Ｒ１  ，Ｒ２  およびＲＬ  は抵抗素子、ＮＴ１  ，ＮＴ２  はｎｐｎ型トランジスタ、Ｄ１  はダイオード、ノードＮＤ１  は入力ノード、ノードＮＤ２  は出力ノード、ＴＯＵＴ  はノードＮＤ２  に接続されている出力端子をそれぞれ示している。
【００１５】
図示のように、電流源ＩＳ  はノードＮＤ１  に接続され、ダイオードＤ１  のアノードがノードＮＤ１  に接続され、カソードがノードＮＤ２  に接続されている。ノードＮＤ１  と接地線２との間に、抵抗素子Ｒ１  とＲ２  が直列に接続され、これらの抵抗素子の接続点により、ノードＮＤ３  が形成されている。
【００１６】
トランジスタＮＴ１  のベースがノードＮＤ３  に接続され、エミッタが接地され、コレクタがノードＮＤ１  に接続されている。トランジスタＮＴ２  のベースがトランジスタＮＴ１  のベースと共通にノードＮＤ３  に接続され、エミッタが接地され、コレクタがノードＮＤ２  に接続されている。
ノードＮＤ２  と電源電圧ＶＣＣの供給線１との間に負荷抵抗素子ＲＬ  が接続されている。また、ノードＮＤ２  出力端子ＴＯＵＴ  が接続されている。
なお、トランジスタＮＴ２  のエミッタサイズをｎとして、ｎは負荷容量ＣＬ  の容量値および負荷抵抗素子ＲＬ  の抵抗値に応じて設定される。
【００１７】
以下、図１に示すスイッチング回路の動作について説明する。
電流源ＩＳ  により、図２に示すパルス状の信号電流ｉｓ  が供給される。
図１に示すように、抵抗素子Ｒ１  に流れる電流をｉ１  、トランジスタＮＴ１  のコレクタに流れる電流をｉ２  、ダイオードＤ１  に流れる電流をｉ３  、負荷抵抗素子ＲＬ  に流れる電流をｉ４  、負荷容量ＣＬ  に流れる電流をｉ４  ’、ノードＮＤ１  の電圧をＶＡ  、トランジスタＮＴ１  およびダイオードＤ１  の導通電圧をＶＢＥとすると、次に示す関係が成立する。
【００１８】
【数１】
ｉｓ  ＝ｉ１  ＋ｉ２  ＋ｉ３                              …（１）
【数２】
ｉ１  ＝ＶＡ  ／ｒ１  ＋ｒ２                                                          …（２）
【数３】
ＶＢＥ＝ｉ１  ｒ１                                                                …（３）
【数４】
ｎｉ２  ＝ｉ３  ＋ｉ４  ＋ｉ４  ’                        …（４）
【００１９】
トランジスタＮＴ１  ，ＮＴ２  のベース電流を無視する場合、これらの式により、次の式が得られる。
【数５】
ＶＡ  ＝ＶＢＥ（ｒ１  ＋ｒ２  ）／ｒ１                      …（５）
【数６】
ＶＯＵＴ  ＝ＶＡ  −ＶＢＥ＝ＶＢＥ（ｒ２  ／ｒ１  ）                  …（６）
【００２０】
式（６）により、例えば、トランジスタＮＴ１  ，ＮＴ２  が導通時、スイッチング回路の出力電圧ＶＯＵＴ  の電圧値をトランジスタＮＴ１  の導通電圧ＶＢＥの半分にする、即ち、ＶＯＵＴ  ＝ＶＢＥ／２に設定したい場合では、抵抗素子Ｒ１  ，Ｒ２  の抵抗値ｒ１  ，ｒ２  をｒ１  ：ｒ２  ＝２：１に設定すればよい。これにより、ノードＮＤ１  の電圧ＶＡ  が１．５ＶＢＥとなり、出力電圧ＶＯＵＴ  が０．５ＶＢＥとなる。
このため、スイッチング回路におけるトランジスタＮＴ１  ，ＮＴ２  が導通時の出力電圧ＶＯＵＴ  のレベルが低減され、スイッチング回路が低電圧、例えば、２．７Ｖの電源電圧の場合でも動作可能となる。
【００２１】
図１に示すスイッチング回路において、電流源ＩＳ  により信号電流ｉＳ  が供給されているとき、電流ｉＳ  が抵抗素子Ｒ１  に流れる電流ｉ１  、トランジスタＮＴ１  に流れる電流ｉ２  およびダイオードＤ１  に流れる電流ｉ３  とに分けられ、抵抗素子Ｒ１  ，Ｒ２  により、ノードＮＤ１  の電圧ＶＡ  が分圧され、ノードＮＤ３  で得られた分圧電圧がトランジスタＮＴ１  ，ＮＴ２  のベースに供給される。
【００２２】
抵抗素子Ｒ１  ，Ｒ２  の抵抗値ｒ１  ，ｒ２  を設定することにより、スイッチング回路が導通時の出力電圧ＶＯＵＴ  の電圧レベルが調整され、トランジスタＮＴ２  が飽和状態になることが防止でき、スイッチング回路のスイッチング速度が改善される。
【００２３】
以上説明したように、本実施形態によれば、電流源ＩＳ  により電流ｉＳ  が供給されたとき、電流ｉＳ  により入力ノードＮＤ１  に生じた電圧を直列接続の抵抗素子Ｒ１  ，Ｒ２  により分圧してトランジスタＮＴ１  ，ＮＴ２  のベースに供給し、トランジスタＮＴ１  ，ＮＴ２  のエミッタを接地し、トランジスタＮＴ１  のコレクタを入力ノードＮＤ１  に接続し、トランジスタＮＴ２  のコレクタを出力端子ＴＯＵＴ  に接続し、さらに負荷抵抗素子ＲＬ  を介して電源電圧ＶＣＣの供給線に接続し、入力ノードＮＤ１  のコレクタと出力端子ＴＯＵＴ  との間にダイオードＤ１  を接続するので、トランジスタＮＴ２  が導通時飽和状態になることを防止され、スイッチング速度の向上を図れる。
【００２４】
第２実施形態
図３は本発明に係るスイッチング回路の第２の実施形態を示す回路図である。図示のように、本実施形態のスイッチング回路は電流源ＩＳ  、抵抗素子Ｒ３  ，Ｒ４  、ダイオードＤ２  、ｐｎｐ型トランジスタＰＴ１  ，ＰＴ２  、負荷抵抗素子ＲＬ  により構成されている。
なお、トランジスタＰＴ２  のエミッタサイズがトランジスタＰＴ１  のエミッタサイズのｎ倍に設定されている。
【００２５】
本実施形態におけるスイッチング回路は図１に示すスイッチング回路に較べ、ｐｎｐ型トランジスタＰＴ１  ，ＰＴ２  を使用することで異なる。
信号電流源ＩＳ  がノードＮＤ４  に接続され、ノードＮＤ４  と電源電圧ＶＣＣの供給線１との間に、抵抗素子Ｒ３  ，Ｒ４  が直列に接続され、これらの抵抗素子Ｒ３  ，Ｒ４  の接続点によりノードＮＤ５  が形成されている。
【００２６】
トランジスタＰＴ１  ，ＰＴ２  のベースがノードＮＤ５  に共通に接続され、エミッタが電源電圧ＶＣＣの供給線１に共通に接続されている。トランジスタＰＴ１  のコレクタがノードＮＤ４  に接続され、トランジスタＰＴ２  のコレクタが出力端子ＴＯＵＴ  に接続されている。さらにノードＮＤ４  と出力端子ＴＯＵＴ  との間に、ノードＮＤ４  に向かって順方向となるようにダイオードＤ２  が接続されている。
【００２７】
電流源ＩＳ  により、図４に示すパルス状の電流ｉＳ  が供給される。以下、図３に示すスイッチング回路の動作について説明する。
電流源ＩＳ  から電流が供給されていないとき、トランジスタＰＴ１  ，ＰＴ２  がともに非導通状態となり、出力端子ＴＯＵＴ  にローレベルの電位、例えば、接地電位が現れる。
【００２８】
電流源ＩＳ  により電流ｉＳ  が供給されているとき、抵抗素子Ｒ３  ，Ｒ４  に電流が流れ、抵抗素子Ｒ３  により生じた電圧降下がトランジスタＰＴ１  ，ＰＴ２  の導通電圧に達したとき、トランジスタＰＴ１  ，ＰＴ２  が導通状態に切り換わり、それぞれ導通電流が流れる。
【００２９】
図１に示すスイッチング回路と同様に、スイッチング回路が安定状態に達したときそれぞれのノードの電圧が抵抗素子Ｒ３  ，Ｒ４  の抵抗値ｒ３  ，ｒ４  およびトランジスタＰＴ１  ，ＰＴ２  の導通電圧、ダイオードＤ２  の導通電圧により決まる。ここで、詳細の式を省略するが、トランジスタＰＴ１  ，ＰＴ２  が導通時に出力端子ＴＯＵＴ  の電圧ＶＯＵＴ  のみを次式で示す。
【００３０】
【数７】
ＶＯＵＴ  ＝ＶＣＣ−ＶＢＥ（ｒ４  ／ｒ３  ）                                    …（７）
ここで、ＶＢＥはダイオードＤ２  の導通電圧、ｒ３  ，ｒ４  はそれぞれ抵抗素子Ｒ３  ，Ｒ４  の抵抗値を示す。
【００３１】
式（７）に示すように、抵抗素子Ｒ３  ，Ｒ４  の抵抗値の比を設定することにより、導通時にトランジスタＰＴ２  のコレクタ電位が制限される。このため、電流源ＩＳ  により電流ｉＳ  が供給されるとき、抵抗素子Ｒ３  ，Ｒ４  およびダイオードＤ２  により、トランジスタＰＴ２  が飽和状態になることを防止され、スイッチング回路のスイッチング速度が改善される。
【００３２】
以上説明したように、本実施形態によれば、電流源ＩＳ  により電流ｉＳ  が供給されたとき、電流ｉＳ  により入力ノードＮＤ４  に生じた電圧を直列接続の抵抗素子Ｒ３  ，Ｒ４  により分圧してトランジスタＰＴ１  ，ＰＴ２  のベースに供給し、トランジスタＰＴ１  ，ＰＴ２  のエミッタを電源電圧ＶＣＣの供給線１に接続し、トランジスタＰＴ１  のコレクタを入力ノードＮＤ１  に接続し、トランジスタＰＴ２  のコレクタを出力端子ＴＯＵＴ  に接続し、さらに負荷抵抗素子ＲＬ  を介して接地線に接続し、入力ノードＮＤ４  のコレクタと出力端子ＴＯＵＴ  との間にダイオードＤ２  を接続するので、トランジスタＰＴ２  が導通時飽和状態になることを防止され、スイッチング速度の向上を図れる。
【００３３】
応用例
図５は本発明に係るスイッチング回路の一応用例を示す回路図である。
図示の回路はｎｐｎトランジスタＮＴ３  ，ＮＴ４  により構成されている差動増幅回路、ｐｎｐトランジスタＰＴ２  ，ＰＴ３  により構成された差動増幅回路、抵抗素子Ｒ１  ，Ｒ２  、ダイオードＤ１  、ｎｐｎトランジスタＮＴ１  ，ＮＴ２  および負荷抵抗素子ＲＬ  により構成されたスイッチング回路から構成されている。
また、ｎｐｎトランジスタＮＴ５  ，ＮＴ６  はｐｎｐトランジスタＰＴ１  をオフさせるために設けられている。
【００３４】
図５に示すスイッチング回路は図１に示す本発明の第１の実施形態のスイッチング回路と同様であり、ここで、その詳細の動作について説明を省略する。
差動増幅回路を構成するトランジスタＮＴ３  ，ＮＴ４  のベースがそれぞれ入力端子ＴＩＮ１  ，ＴＩＮ２  に接続され、エミッタが電流源Ｉ１  に共通に接続されている。コレクタがそれぞれ抵抗素子Ｒ３  ，Ｒ４  を介して電源電圧ＶＣＣの供給線１に接続されている。
【００３５】
トランジスタＮＴ５  のベースがトランジスタＮＴ３  のコレクタに接続され、トランジスタＮＴ６  のベースがトランジスタＮＴ４  のコレクタに接続されている。これらのトランジスタのコレクタが電源電圧ＶＣＣの供給線１に接続され、エミッタがそれぞれダイオードＤ２  ，Ｄ３  のアノードに接続され、ダイオードＤ２  ，Ｄ３  のカソードがそれぞれ電流源Ｉ２  ，Ｉ３  に接続されている。
【００３６】
差動増幅回路を構成するトランジスタＰＴ２  ，ＰＴ３  のベースがそれぞれダイオードＤ２  ，Ｄ３  のカソードに接続され、これらのトランジスタＰＴ２  ，ＰＴ３  のエミッタがトランジスタＰＴ１  のコレクタに共通に接続され、トランジスタＰＴ２  のコレクタが接地され、トランジスタＰＴ３  のコレクタがノードＮＤ１  に接続されている。ノードＮＤ１  が直列に接続された抵抗素子Ｒ１  ，Ｒ２  を介して、接地されている。
なお、トランジスタＰＴ１  のベースが電圧源ＶＥ  に接続され、エミッタが抵抗素子Ｒ５  を介して電源電圧ＶＣＣの供給線１に接続されている。
【００３７】
以下、図５に示す回路の動作について説明する。
入力端子ＴＩＮ１  ，ＴＩＮ２  の間に、信号電圧ΔＶが入力される。なお、信号電圧ΔＶは、例えば、図６に示すようにパルス状の電圧信号である。
入力信号ΔＶがハイレベルに保持されているとき、差動増幅回路を構成するトランジスタＮＴ３  ，ＮＴ４  の内、トランジスタＮＴ３  が導通状態となり、トランジスタＮＴ４  が非導通状態となる。これに応じてトランジスタＮＴ３  ，ＮＴ４  のコレクタ間に差電圧が生じ、この差電圧に応じて、トランジスタＮＴ５  ，ＮＴ６  およびダイオードＤ２  ，Ｄ３  により、差動増幅回路を構成するトランジスタＰＴ２  ，ＰＴ３  のベースに差電圧が入力される。
【００３８】
トランジスタＰＴ２  ，ＰＴ３  のベース電圧差に応じて、トランジスタＰＴ２  が非導通状態となり、トランジスタＰＴ３  が導通状態となる。
このため、トランジスタＰＴ１  に流れる電流ｉＳ  が導通状態にあるトランジスタＰＴ３  側に流れて、これが信号電流ｉＳ  として、ノードＮＤ１  に入力される。
【００３９】
第１の実施形態に説明したように、信号電流ｉＳ  がノードＮＤ１  に入力されているとき、スイッチング回路の出力端子ＴＯＵＴ  に抵抗素子Ｒ１  ，Ｒ２  の抵抗値ｒ１  ，ｒ２  およびトランジスタＮＴ１  ，ＮＴ２  、ダイオードＤ１  の導通電圧ＶＢＥに応じて設定された電圧ＶＯＵＴ  が出力される。そして、抵抗素子Ｒ１  ，Ｒ２  およびダイオードＤ１  により、トランジスタＮＴ２  が導通したとき、飽和状態になることを防止され、スイッチング速度の向上を図れる。
図６はパルス状の入力電圧ΔＶおよびそれに応じた出力電圧ＶＯＵＴ  の波形を示す波形図である。図示のように、トランジスタＮＴ２  の飽和状態が回避されたため、出力電圧ＶＯＵＴ  におけるレベルの切り換わりが速くなり、スイッチング速度が向上した。
【００４０】
次に、図７に示すＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ）回路における本発明の応用例について説明する。
図７に示すＰＬＬ回路はキャパシタＣ１  、チャージポンプ回路１０、位相比較器２０、ローパスフィルタ（ＬＰＦ）３０、電圧制御発振器（ＶＣＯ）４０、分周器５１、５２、発振器（ＯＳＣ）６０により構成されている。
【００４１】
チャージポンプ回路１０は位相比較器２０からの誤差電圧信号ΔＶを受けて、それに応じてキャパシタＣ１  に対してチャージ（ソース）またはディスチャージ（シンク）する。
ＰＬＬ回路においては、シンクまたはソースするタイミングが重要な要素であり、タイミングのずれが生じると、リファレンスリーク、位相ノイズなどが発生してしまう。即ち、容量負荷、抵抗負荷、電流源などを駆動するトランジスタにおいては、スイッチング速度を保持し、スイッチング動作時の平衡を保つため、トランジスタ導通時飽和状態になることが回避しなければならない。このため、チャージポンプ回路１０には本発明のスイッチング回路が適用される。
【００４２】
図８は本発明の第１実施形態のスイッチング回路を用いたチャージポンプ回路の一例を示す回路図であり、キャパシタＣ１  をシンクさせるときの動作を示す図である。
図９はチャージポンプ回路１０の波形図である。
図１０は本発明の第１実施形態のスイッチング回路を用いたチャージポンプ回路の一例を示す回路図であり、キャパシタＣ１  をソースさせるときの動作を示す図である。
図１１は本発明の第２実施形態のスイッチング回路を用いたチャージポンプ回路の一例を示す回路図であり、キャパシタＣ１  をソースさせるときの動作を示す図である。
【００４３】
図８に示すチャージポンプ回路はｐｎｐトランジスタＰＴ１  ，ＰＴ２  により構成された差動増幅回路、抵抗素子Ｒ１  ，Ｒ２  、ｎｐｎトランジスタＮＴ１  ，ＮＴ２  およびダイオードＤ１  により構成されたスイッチング回路、さらにｎｐｎトランジスタＮＴ３  ，ＮＴ４  により構成されたカレントミラー回路により構成されている。
【００４４】
図８に示すように、差動増幅回路を構成するトランジスタＰＴ１  ，ＰＴ２  のベースの間に、ＰＬＬ回路の位相比較器２０からの誤差電圧信号ΔＶが入力され、さらに、ｐｎｐトランジスタＰＴ１  のベースに電圧源ＶＥ  が接続されている。
トランジスタＰＴ１  ，ＰＴ２  のエミッタが電流源Ｉ１  に共通に接続され、トランジスタＰＴ１  のコレクタが接地され、トランジスタＰＴ２  のコレクタがノードＮＤ１  に接続され、ノードＮＤ１  が直列に接続された抵抗素子Ｒ１  ，Ｒ２  を介して接地されている。
【００４５】
スイッチング回路の出力ノードＮＤ２  が電流源Ｉ２  に接続され、さらにカレントミラー回路を構成するトランジスタＮＴ３  ，ＮＴ４  のベースとトランジスタＮＴ３  のコレクタとの共通の接続点に接続されている。
トランジスタＮＴ４  のコレクタとｐｎｐトランジスタＰＴ３  のコレクタがともにが出力端子ＴＯＵＴ  に接続されている。
トランジスタＮＴ３  ，ＮＴ４  のエミッタが接地され、トランジスタＰＴ３  のエミッタが電源電圧ＶＣＣの供給線１に接続されている。
【００４６】
差動増幅回路を構成するトランジスタＰＴ１  ，ＰＴ２  のベース間に、例えば、図９（ａ）に示す誤差電圧信号ΔＶが入力されたとき、トランジスタＰＴ２  が非導通状態になり、トランジスタＰＴ１  が導通状態になる。このため、電流源Ｉ１  により差動増幅回路に供給された電流がトランジスタＰＴ１  側に流れ、ノードＮＤ１  に電流の供給が停止する。
【００４７】
このとき、スイッチング回路におけるトランジスタＮＴ１  ，ＮＴ２  がともに非導通状態になり、電流源Ｉ２  により供給された電流がカレントミラー回路を構成するトランジスタＮＴ３  のコレクタに供給される。このため、トランジスタＮＴ４  側にはシンク電流ＩＳＩＮＫが流れる。
なお、このとき、トランジスタＰＴ３  のベースに入力された制御信号により、トランジスタＰＴ３  が非導通状態に設定され、シンク電流ＩＳＩＮＫにより、例えば、出力端子ＴＯＵＴ  に接続されたキャパシタＣ１  がディスチャージされ、キャパシタＣ１  の端子電圧ＶＣ  が降下する。
【００４８】
誤差電圧信号ΔＶの立ち下がりエッジから、差動増幅回路においてトランジスタＰＴ１  ，ＰＴ２  のベースに同電位が印加されるが、トランジスタＰＴ１  ，ＰＴ２  のエミッタサイズを設定することにより、電流源Ｉ１  により供給された電流がトランジスタＰＴ２  側に流れるように設定され、ノードＮＤ１  に電流ｉＳ  が供給される。
【００４９】
このため、スイッチング回路において、トランジスタＮＴ１  ，ＮＴ２  が導通状態に切り換わり、電流源Ｉ２  により供給された電流がスイッチング回路のトランジスタＮＴ２  に流れるため、カレントミラー回路を構成するトランジスタＮＴ３  のコレクタに電流が殆ど流れず、トランジスタＮＴ４  のコレクタにシンク電流ＩＳＩＮＫは流れない。
【００５０】
そして、差動増幅回路を構成するトランジスタＰＴ１  ，ＰＴ２  のベース間に誤差電圧信号ΔＶが入力されたとき、スイッチング回路において、ノードＮＤ１  への電流ｉＳ  の供給が停止し、トランジスタＮＴ１  ，ＮＴ２  がふたたび非導通状態に切り換わり、カレントミラー回路により、シンク電流ＩＳＩＮＫが発生される。
なお、スイッチング回路においては、入力ノードＮＤ１  に信号電流ｉＳ  が供給され、トランジスタＮＴ１  ，ＮＴ２  がともに導通状態にあるとき、抵抗素子Ｒ１  ，Ｒ２  およびダイオードＤ１  により、トランジスタＮＴ２  が飽和状態になることが回避されるので、信号電流ｉＳ  の供給が停止したとき、スイッチング回路におけるオフ状態への切り換え速度が速く、ＰＬＬ回路にタイミングずれを生じることなく、ＰＬＬ回路の動作精度が改善される。
【００５１】
図９はシンク電流ＩＳＩＮＫが発生された場合の波形図である。
図９（ａ）は位相比較器２０からの誤差電圧信号ΔＶの波形、図９（ｂ）、（（ｃ）は従来のスイッチング回路を用いる場合のトランジスタＮＴ２  のコレクタ電圧およびシンク電流ＩＳＩＮＫの波形、図９（ｄ）、（ｅ）は本発明のスイッチング回路を用いた場合のトランジスタＮＴ２  のコレクタ電圧およびシンク電流ＩＳＩＮＫの波形をそれぞれ示している。
【００５２】
図９に示すように、チャージポンプ回路に従来のスイッチング回路を使用すると、トランジスタが導通状態になる場合、飽和領域に入り、導通状態から非導通状態への切り換え時間が長くなり、スイッチング速度が低下する。これにより、誤差電圧信号ΔＶが入力されてから、シンク電流ＩＳＩＮＫが発生されるまで遅延時間ＴＤ  が生じて、回路によっては、この遅延時間ＴＤ  が１００ナノ秒（ｎｓ）以上になることがあり、ＰＬＬ回路の精度が低下してしまう。
【００５３】
チャージポンプ回路に本発明のスイッチング回路を適用することにより、スイッチング回路を構成するトランジスタＮＴ２  が飽和状態になることが回避され、ＰＬＬ回路のタイミングずれが防止される。
【００５４】
同様に、図１０に示すチャージポンプ回路においては、差動増幅回路を構成するトランジスタＰＴ１  ，ＰＴ２  のベース間に誤差電圧信号ΔＶが入力されたとき、スイッチング回路におけるトランジスタＮＴ１  ，ＮＴ２  がともに非導通状態に設定され、電流源Ｉ２  により発生された電流がカレントミラー回路を構成するトランジスタＮＴ４  のコレクタに流れ、カレントミラー回路により、ソース電流ＩＳＯＲＳが発生され、出力端子ＴＯＵＴ  に接続されているキャパシタＣ１  に対して、チャージを行い、キャパシタＣ１  の端子電圧ＶＣ  が上昇する。
【００５５】
本例においては、本発明のスイッチング回路を適用することにより、スイッチング速度が向上し、誤差電圧信号ΔＶに対して、ソース電流ＩＳＯＲＳの遅延時間が小さく、ＰＬＬ回路にタイミングずれを生じることなく、ＰＬＬ回路の動作精度が改善される。
【００５６】
そして、図１１に示すチャージポンプ回路においては、図２に示す第２の実施形態のスイッチング回路が適用され、これにより、差動増幅回路を構成するトランジスタＮＴ１  ，ＮＴ２  のベース間に入力された誤差電圧信号ΔＶに対して、ソース電流ＩＳＯＲＳの遅延時間ＴＤ  が短く、ＰＬＬ回路にタイミングのずれを生じることが回避され、ＰＬＬ回路の動作精度が向上する。
【００５７】
上述したように、図７に示すＰＬＬ回路においては、本発明のスイッチング回路をチャージポンプ回路１０に適用することにより、位相比較器２０により発生された誤差電圧信号ΔＶに応じて、チャージポンプ回路１０によりタイミングずれなくシンク電流ＩＳＩＮＫまたはソース電流ＩＳＯＲＳが発生され、キャパシタＣ１  に対してディスチャージまたはチャージが行われ、キャパシタＣ１  の端子電圧ＶＣ  が誤差電圧信号ΔＶにより制御される。
【００５８】
そして、キャパシタＣ１  の端子電圧ＶＣ  がローパスフィルタ３０により高周波成分が除去され、電圧制御発振器４０に供給される。電圧制御発振器４０により、ローパスフィルタ３０の出力電圧に応じて発振信号ＳＬ  が発生され、分周器５１により分周された後位相比較器２０に入力される。
さらに、発振器６０により発生された発振信号ＳＯ  が分周器５２により分周された後位相比較器２０に入力される。
【００５９】
位相比較器２０により、分周器５１，５２からの発振信号ＳＬ  ，ＳＯ  の位相が比較され、これらの信号の位相差に応じた誤差電圧信号ΔＶが発生され、チャージポンプ回路１０に出力される。
【００６０】
このように構成されたＰＬＬ回路により、外部発振器６０により発生された発振信号ＳＯ  と同相の発振信号ＳＬ  が発生される。さらに、チャージポンプ回路１０に本発明のスイッチング回路を適用することにより、ＰＬＬ回路のタイミングずれが回避され、発振信号ＳＬ  が外部発振器６０により発生された発振信号ＳＯ  に対して、高い精度で位相が追従し、ＰＬＬ回路の精度の向上を図れる。さらにチャージポンプ回路１０に本発明のスイッチング回路を適用することにより、消費電力を低減でき、低電圧での動作を実現できる。
【００６１】
【発明の効果】
以上説明したように、本発明のスイッチング回路によれば、スイッチング速度の向上を図れ、消費電力を低減でき、低電圧の場合でも動作するスイッチング回路を実現できる利点がある。
さらに、本発明のスイッチング回路を、例えばＰＬＬ回路のチャージポンプ回路に適用することにより、低電圧で動作でき、かつリファレンスリース、位相ノイズなどを改善でき、精度の高いＰＬＬ回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るスイッチング回路の第１実施形態を示す回路図である。
【図２】第１実施形態における波形図である。
【図３】本発明に係るスイッチング回路の第２実施形態を示す回路図である。
【図４】第２実施形態における波形図である。
【図５】本発明の一応用例を示す回路図である。
【図６】図５の回路例における波形図である。
【図７】ＰＬＬ回路の構成を示す回路図である。
【図８】チャージポンプ回路の一例を示す回路図である。
【図９】図８に示すチャージポンプ回路の波形図である。
【図１０】チャージポンプ回路の一例を示す回路図である。
【図１１】チャージポンプ回路の一例を示す回路図である。
【図１２】従来のスイッチング回路の一例を示す回路図である。
【図１３】従来のスイッチング回路の一例を示す回路図である。
【図１４】従来のスイッチング回路の一例を示す回路図である。
【図１５】従来のスイッチング回路の一例を示す回路図である。
【図１６】図１２に示すスイッチング回路の波形図である。
【符号の説明】
ＩＳ  …電流源、Ｒ１  ，Ｒ２  …抵抗素子、ＲＬ  …負荷抵抗素子、ＣＬ  …負荷容量素子、ＮＴ１  ，ＮＴ２  ，…，ＮＴ６  …ｎｐｎ型トランジスタ、ＰＴ１  ，ＰＴ２  ，…，ＰＴ６  …ｐｎｐ型トランジスタ、Ｄ１  ，Ｄ２  …ダイオード、ＴＩＮ１  ，ＴＩＮ２  …入力端子、ＴＯＵＴ  …出力端子、ＶＯＵＴ  …出力電圧，Ｃ１  …キャパシタ、１０…チャージポンプ回路、２０…位相比較器、３０…ローパスフィルタ、４０…電圧制御発振器、５１，５２…分周器、６０…発振器、ＶＣＣ…電源電圧、ＧＮＤ…接地電位、１…電源電圧ＶＣＣの供給線、２…接地線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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