(57)【特許請求の範囲】
【請求項１】
シリコン基板上の表面上に、約０．５ｎｍないし約１．５ｎｍの厚さを有する酸化物層を形成する工程；
本質的に酸素を含まない雰囲気中に、該シリコン基板を置く工程；
該シリコン基板を本質的に酸素を含まない雰囲気中に保ちながら、該シリコン基板上に形成された該酸化物層上に約５ｎｍ又はそれ以下の厚さを有する少なくとも１つのコバルトの層を形成する工程；
コバルトシリサイドのエピタキシャル層を、該シリコン基板上に形成するのに十分な条件下で、該シリコン基板を加熱する工程；及び
該シリコン基板上に形成されたコバルトシリサイドの上に、少くとも１つの追加のコバルトの層を形成し、該シリコン基板を本質的に酸素を含まない雰囲気中に保ちながら、該シリコン基板を加熱することにより、該コバルトシリサイドの厚さを増すようにする工程；
を含むデバイス作製プロセス。
【請求項２】
該シリコン基板は４５０℃以上の温度に加熱される請求項１記載のプロセス。
【請求項３】
該シリコン基板は約４５０℃ないし約８００℃の温度に加熱される請求項２記載のプロセス。
【請求項４】
該酸化物層は該シリコン基板表面を過酸化水素及び水を含む溶液に接触させることにより形成する請求項１記載のプロセス。
【請求項５】
該溶液は更に、強酸及び弱塩基から成る類から選択された第３の成分を含む請求項４記載のプロセス。
【請求項６】
強酸は塩酸で、弱塩基は水酸化アンモニウムである請求項５記載のプロセス。
【請求項７】
該酸化物層は該シリコン基板上に堆積させる請求項１記載のプロセス。
【請求項８】
該酸化物層は熱酸化により形成される請求項１記載のプロセス。
【請求項９】
該追加のコバルトの層の厚さは、該シリコン基板上に形成された該コバルトシリサイドの厚さの約３分の１を越えない請求項１記載のプロセス。
【請求項１０】
該コバルト層の厚さは約１ｎｍないし約４ｎｍである請求項１記載のプロセス。
【請求項１１】
該コバルト層はスパッタリングにより形成される請求項１記載のプロセス。
【請求項１２】
該コバルト層は電子ビーム蒸着により形成される請求項１記載のプロセス。
【請求項１３】
該コバルト層は化学気相堆積により形成される請求項１記載のプロセス。
【請求項１４】
該シリコン基板は少なくとも１つのソース領域、少なくとも１つのドレイン領域、少なくとも１つのゲート領域及び該シリコン基板上への該コバルト層の形成前に形成された少なくとも１つのフィールド酸化物領域を有し、プロセスは更に、加熱後、該シリコン基板上に残ったコバルトを除去することを含む請求項１記載のプロセス。
【請求項１５】
該シリコン基板のゲート領域はその上に形成された二酸化シリコン、ドープされたポリシリコン、金属シリサイド及びその上に形成された二酸化シリコン層を含むゲート電極を有し、プロセスは更に、ドーパントを該コバルトシリサイド層中に導入し、該コバルトシリサイドから周囲のシリコン中へのドーパントの拡散を促進させる条件で該シリコン基板を処理することを含む請求項１４記載のプロセス。
【請求項１６】
該コバルトシリサイド中に導入されるドーパントはヒ素である請求項１５記載のプロセス。
【請求項１７】
該ドーパントを該コバルトシリサイドから、周囲のシリコン中へ拡散させるため、約８００℃を越える温度で該シリコン基板を処理する請求項１６記載のプロセス。
【発明の詳細な説明】
【０００１】
【本発明の分野】
本発明はコバルトシリサイドの層を導電層として、半導体基板上に形成するデバイス作製プロセスに係る。
【０００２】
【技術背景】
半導体デバイス作製プロセスにおいて、シリサイドすなわち耐熱金属又は準貴金属とシリコンとの反応により形成される材料が、各種の用途で用いられている。たとえば、ケイ・マエックス（Ｋ．Ｍａｅｘ）、マテリアルズ  サイエンス，エンジニアリング（Ｍａｔｅｒｉａｌｓ  Ｓｃｉ．  Ｅｎｇ．）Ｒ１１，５３−１５３頁（１９９３）では、ソース／ドレイン接触及びゲート電極のシート抵抗を下るため、チタンシリサイド（ＴｉＳｉ２  ）及びコバルトシリサイド（ＣｏＳｉ２  ）を用いることが述べられている。金属シリサイドは自己整合プロセスとよばれるもの、すなわち酸化物又は窒化物パターンをその上に有するシリコン（Ｓｉ）ウエハの表面上に、金属を供給し、アニールするプロセスにより、形成される。露出された単結晶シリコン、多結晶シリコン又はアモルファスシリコンと接触する金属の部分のみが、反応し、シリサイドを形成する。酸化物又は窒化物マスク上に形成された金属層の部分は、シリサイドに変らない。シリサイドに変らない金属は、マスク工程なしに、その後のエッチング工程で、容易に除去される。従って、このプロセスは自己整合シリサイド又はサリサイドとよばれる。
【０００３】
１ミクロン設計シール以下の超大規模集積（ＵＬＳＩ）シリコン−金属−酸化物−シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）のプロセスにおいて、シリサイド層下の浅い電気的ｐ−ｎ接合の形成は、シリサイド層それ自身の形成より重要ではないとしても、同様に重要である。２つの戦略の１つは、典型的な場合、ソース／ドレイン領域中にシリサイド化した浅い接合を形成するために、用いられる。１つの例は、図１Ａないし１Ｃに示されるように、存在するｐ−ｎ接合上にシリサイドを形成し、接合後シリサイド化（ＰＪＳ）として知られている。図１Ａを参照すると、ゲート１３０を注入マスクとして用いて、ソース及びドレイン延長部を形成するために、最初低いドーズ注入が用いられる。次に、ＳｉＯ２  層を堆積し、側壁スペーサ１７０を形成するために、エッチングする。次に、ｎ形ＭＯＳＦＥＴのゲート１３０及びソース１１０／ドレイン１２０領域中に、ヒ素又はリン１４０を注入する。（あるいは、ｐ形ＭＯＳＦＥＴのゲート１３０、ソース１１０及びドレイン１２０領域中に、一定量のホウ素又はＢＦ２  を注入する。）注入損傷を除き、ドーパントを電気的に活性化し、浅いｐ−ｎ接合を形成するため、続いてアニールする。５−１５ｎｍ厚のコバルト（Ｃｏ）の層１５０を、図１Ｂに示されるように、全ウエハ上に堆積させる。約４５０℃における１０分間のアニールの後、高濃度ドープソース１１０、ドレイン１２０及びゲート１３０領域中に、ＣｏＳｉ／又はＣＯ２  Ｓｉが形成される。コバルトは例として示した。チタン、ニッケル及び白金のような他の金属も、同様のプロセス技術を用いて、シリサイドを形成するために、用いられる。図１Ｃに示されるように、フィールド酸化物１６０及びスペーサ領域１７０の最上部から、未反応のＣｏを除くための選択湿式エッチングの後、７００℃における急速熱アニール（ＲＴＡ）により、ＣｏＳｉ及びＣＯ２  ＳｉをＣｏＳｉ２  （１８０）に変換する。
【０００４】
第２の戦略は、シリサイド化後、接合を形成することで、ソースドーピングと同時シリサイド（ＳＡＤＳ）と知られている。ゲート及びソース／ドレイン規定後、上でＰＪＳプロセスとして述べたように、Ｃｏスパッタリング、第１のアニール、金属エッチング及び第２のＲＴＡアニールにより、ゲート、及びソース／ドレイン領域中に、ＣｏＳｉ２  サリサイドを形成する。これに続いて、注入されたドーパント原子のほとんどが、ＣｏＳｉ２  層中に保たれるような注入エネルギーを用いて、ヒ素、ホウ素又はリンのようなドーパント種を注入する。典型的な場合、８５０−９００℃におけるその後のアニール中、ＣｏＳｉ２  層の内側の注入損傷が除去され、ドーパントはＳｉ領域中に拡散し、ｐ−ｎ接合を形成する。
【０００５】
ＰＪＳプロセスにおいて、層厚の変化は先に形成された接合を弱くするか穴をあけ、重要な漏れを起こす傾向を有するため、シリサイド層の均一性は重要である。典型的な場合、上に形成するシリサイド層を均一にするため、Ｓｉ及び多結晶Ｓｉの表面から、あらゆる自然形成酸化物が除去される。ＳＡＤＳプロセスにおいて、シリサイド層の均一性及び熱的安定性も、非常に重要である。なぜなら、シリサイド層はドーパントドライブ高温アニール中、均一性を保つ必要があるからである。多結晶ＣｏＳｉ２  層は不均一な層厚を有することが、知られている。高価アニール中、シリサイド粒界は表面及び界面で、溝になる。このように局所的に薄くなることにより、長い高温アニール中、シリサイド層の凝集が起る。エピタキシャル層はより高度の均一性を有するから、ドーピング方式としてＳＡＤＳ又はＰＪＳを用いるかによらず、ソース／ドレイン領域中にエピタキシャルシリサイド層を用いることが、望ましい。これはエピタキシャルシリサイド層が粒界を持たず、従って非常に高い熱的安定性を有するからである。加えて、エピタキシャルシリサイド層は非常に滑らかな界面と優れた層均一性を有するように、作製できる。エピタキシャルシリサイドのこれらの特性のため、それらはシリサイド化した浅い接合接触及び均一性と薄い金属性を必要とする大面積ダイオード／接触に用いるのに理想的である。
【０００６】
エピタキシャルＣｏＳｉ２  層を成長させる既知の１つのプロセスは、酸化物のない原子的に清浄なＳｉ（１００）、及びＳｉ（１１１）、及びＳｉ（１１０）面上に、分子線エピタキシー（ＭＢＥ）を用いる超高真空（ＵＨＶ）プロセスである。シリコンの表面上に酸化物が存在すると、ＭＢＥエピタキシャル成長プロセスを遅らす。あるいは、エピタキシャルＣｏＳｉ２  は高エネルギー、高ドーズＣｏ注入を用いたメソタキシーにより作製される。エピタキシャルシリサイド作製のこれら２つの技術はいずれも、最近の半導体作製ラインで実施するには、適合しない。Ｓｉ（１００）上へＣｏＳｉ２  をエピタキシャル成長させる第３の技術については、ウェイ（Ｗｅｉ）ら、米国特許第５，０４７，３６７号に述べられている。その場合、Ｔｉ／Ｃｏ二重層をシリコン上に堆積させ、窒素中でアニールし、シリコンとの界面におけるエピタキシャルＣｏＳｉ２  の成長と、表面付近でのＴｉＮの形成を起させる。この技術は従来のシリコンプロセスの道具と両立するが、フィールド酸化物の端部付近のエピタキシャルＣｏＳｉ２  層中に大きな空孔を発生させ、４０ｎｍ以下の厚さを有する均一なエピタキシャルＣｏＳｉ２  層を成長させることができない。約２０ｎｍの厚さを有するコバルトシリサイド層が、より小さな設計シールデバイスには望ましいから、より薄い（２０ｎｍ厚より小）、高品質、エピタキシャルＣｏＳｉ２  層を生成でき、従来のプロセスの道具と両立するプロセスが望ましい。
【０００７】
スミ、エイチ（Ｓｕｍｉ，Ｈ）ら、“ＳＩＴＯＸ（酸化物を貫いたシリサイド化）による新しいシリサイド化技術及び０．５ミクロン以下のＭＯＳデバイスへのそのインパクト”ＩＥＤＭ、９０巻、２４９−２５２頁（１９９０）及びスミ（Ｓｕｍｉ）ら、米国特許第５，１９４，４０５号には、デバイス作製のための自己整合プロセスについて述べられており、その場合ＳＩＴＯＸ（酸化物を貫いたシリサイド化）技術を用いて、シリコン上にＴｉＳｉ２  層が形成される。このプロセスにおいて、５ｎｍ以下の厚さのシリコン化合物（ＳｉＯ２  ）が、上に形成された材料のパターン形成された層又は複数の層を、典型的な場合有するシリコン基板上に形成される。次に、チタン自己整合シリサイドが、当業者には良く知られた薄いＳｉＯ２  層のないＴｉシリサイド形成のプロセス工程を用いて、形成される。これらの工程には、４０ｎｍＴｉの堆積、６５０℃における第１のアニール、未反応Ｔｉ及びＴｉＮの選択的除去及び９００℃における第２のアニールが含まれる。約３−５ｎｍの厚さを有するＳｉＯ２  層を用いると、大きな粒界の均一なＴｉＳｉ２  層が生じる。もし、ＳｉＯ２  層の厚さが３ｎｍ以下であると、表面をフォロジーの悪いシリサイド層が生じる。
【０００８】
上述のプロセスに付随した１つの問題は、酸化物層の厚さを、所望の程度に制御することが、困難なことである。また、プロセスは厚い（すなわち４０ｎｍ又はそれ以上）チタンシリサイドを形成することにのみ、有用である。なぜなら、コバルトのような他の金属は指定された厚さのＳｉＯ２  層を貫いて拡散し、必要な均一性のシリサイド層を形成することがない。従って、シリコン基板上に金属シリサイドを形成する他の技術が、望ましい。
【０００９】
【本発明の要約】
本発明は自己整合シリサイド技術で用いるために、薄く、均一なコバルトシリサイド（ＣｏＳｉ２  ）のエピタキシャル層が形成されるデバイス作製プロセスに係る。シリコン基板の結晶方位に制約はない。すなわち、たとえば｛１００｝、｛１１０｝、｛１１１｝、｛１１２｝及び｛１１３｝といったすべての方法及びこれらの極位置からわずかに変化したすべての方位を有するシリコン基板が、適当と考えられる。本発明に従って形成されるコバルトシリサイド層は、安定な高導電層として働き、それによって低抵抗接触及び浅い接合の形成が可能になり、デバイス特性は向上する。
【００１０】
本発明のプロセスは、半導体デバイス作製において用いられる。上にエピタキシャル・コバルトシリサイドが形成されるシリコン基板は、典型的な場合、ドープされたシリコン及びドープされないシリコンの領域、ＳｉＯ２  の領域及びその中に形成された他の領域を有する。当業者は各種のシリコン基板及び本発明のプロセスが使用できる各種のプロセスが使用できることを、認識するであろう。明瞭にするため、本発明のプロセスについて、最初露出されたシリコン基板上へのコバルトシリサイドのエピタキシャル層形成という最も一般的な例を述べる。ここでとりあげる特定のデバイス構造は、例として示すもので、制限するものではない。
【００１１】
デバイスのソース及びドレイン領域上に酸化物の薄い層を形成する化学清浄化プロセスを用いて、シリコン基板を最初清浄化する。たとえば、過酸化水素の水溶液を用いて、基板を清浄化する時、約０．５ｎｍないし約１．５ｎｍ厚の酸化物層が、基板の露出されたシリコン表面上に、形成される。このプロセスは本質的に自己停止する。すなわち、一定の時間、基板を溶液中に置いた後、酸化物形成速度はある点まで、かなり遅くなり、その点以後形成される酸化物の量は、無視できる。典型的な場合、所望の厚さの酸化物層をその上に形成するため、基板を溶液中に約５ないし約２０分間置く。もし、化学的清浄化溶液がたとえば塩化水素酸のような強い酸又は水酸化アンモニウムのような弱い塩基を含むなら、有利である。これらの溶液中の過酸化水素、水及び他の成分の相対的な量は、当業者には良く知られており、ここで詳細には述べない。もし、この清浄化工程の前に、ＨＦを含む溶液を用いて、基板の表面から、自然に生成した酸化物が除去されれば、有利である。
【００１２】
次に、シリコン基板の表面上に、コバルト層を形成する。コバルトを均一にかつ比較的不純物を含まずに成長させる技術により、コバルトを酸化物上に形成する。これらの技術は、当業者には良く知られている。たとえば、コバルトをｅ−ビーム蒸着により、基板上に形成する。コバルトはスパッタ堆積のような他の技術により、基板上に形成することも、考えられる。コバルト層の厚さは、５ｎｍか、それ以下である。もしコバルト層の厚さが約１ｎｍないし約４ｎｍ厚さであると、有利である。
【００１３】
コバルトは酸素を含まない雰囲気中で、基板上に形成される。本明細書において、酸素を含まないということは、雰囲気中の酸素の量が、エピタキシャルコバルトシリサイドの成長に、悪影響を及ぼさないことを、意味する。本発明のプロセスでコバルト層が形成される雰囲気は、真空雰囲気又は不活性雰囲気である。アルゴンは適当な不活性雰囲気の一例である。
【００１４】
コバルト層が形成された後、コバルト層が酸素に露出される前に、コバルトシリサイド（ＣｏＳｉ２  ）を形成するため、基板をアニールする。もし、コバルト層を基板上に形成する時、基板を高温（すなわち４５０℃以上）に保つなら、このアニーリング工程は必要ない。もし基板を約４５０℃ないし約８００℃の範囲の温度でアニールするなら、有利である。適切なアニーリング条件の一例は、約６００℃で約１分間である。
【００１５】
指定された範囲の厚さを有するＣｏ層の堆積から成長したエピタキシャルＣｏＳｉ２  層の厚さは、約３．６ｎｍ乃至約１４．４ｎｍである。（すなわち、ＣｏＳｉ２  層の厚さは、その元と成るコバルト層の厚さの約３．６倍である。）
【００１６】
次に、先に述べたように形成された薄いエピタキシャルＣｏＳｉ２  層上に、本質的に酸素を含まない雰囲気中で、ｅ−ビーム蒸着又はスパッタリングにより、２ｎｍ厚のコバルト層を堆積させる。この第２のＣｏＳｉ２  堆積中、基板の温度は、６５０℃以下に保たれる。Ｃｏ堆積後、基板は何らかの酸素を含む雰囲気に露出させる前に、典型的な場合、６５０℃で１分間アニールする。この第２のプロセス周期の結果、エピタキシャルＣｏＳｉ２  層の厚さは、約７．２ｎｍだけ増加する。もし、更に厚い雰囲気Ｓｉ層が望ましいなら、ＣｏＳｉ２  層の所望の厚さに達するまで、堆積及びアニール工程を、必要な回数だけくり返す。真空を破ることなく、すべての堆積及びアニールを完了することは、有利である。しかし、各アニール工程後、真空容器から試料をとり出し、空気に露出しても、その後の成長プロセスに、悪影響を与えることはない。ＣｏＳｉ２  層が所望の厚さを有するまで成長させた時、シリサイド層の結晶を改善し、ＣｏＳｉ２  ／Ｓｉ界面を平坦化するため、ウエハを高温（約７５０℃ないし約９５０℃）で、約１分ないし約１０分アニールすると有利である。もし、この高温アニールを、酸素を含まず、窒素を含む雰囲気で行うなら、有利である。
【００１７】
本プロセスにより生成したシリサイド層は、ＭＯＳＦＥＴのソース−ドレイン領域、バイポーラトランジスタ電極として、Ｓｉ１−ｘ  Ｇｅｘデバイスへの低抵抗接触として、大面積ショットキーダイオード／光検出として、接触底部充てん材料として、用いることができる。
【００１８】
本発明の詳細な記述
本発明は自己整合シリコン技術に用いるため、エピタキシャル級コバルトシリサイド（ＣｏＳｉ２  ）層を形成するプロセスに係る。このプロセスは、コバルトシリサイドの層が望ましいデバイス作製のプロセスに、組み込まれる。本発明が組込まれるプロセスの例には、ＳｉＭＯＳＦＥＴデバイスの高濃度ドープ拡散領域中に、エピタキシャルＣｏＳｉ２  層が望ましいプロセス及び拡散源としてＣｏＳｉ２  層を用いるプロセスが含まれる。
【００１９】
プロセスについて、最初シリコン基板上にＣｏＳｉ２  層を形成することに関して述べる。図２Ａ−２Ｃは本発明のプロセスに従い、上にＣｏＳｉ２  層を形成するシリコン基板の断面を、概略的に示す。本発明のプロセスにおいて、薄い（すなわち０．５ないし約１．５ｎｍかそれ以下の厚さ）酸化物層２００を、シリコン基板２１０の表面上に形成する。この酸化物層２００は露出されたシリコン表面上に酸化物を形成するためと知られた化学清浄化溶液で、基板を処理するといった従来の方法により、形成される。これらの化学溶液には、典型的な場合、過酸化水素及び水が含まれる。適切な溶液の例には、高温（たとえば約１００℃）の水中の塩酸（ＨＣｌ）及び過酸化水素（Ｈ２  Ｏ２  ）（体積で３：１：１）及び高温（たとえば約９０℃）の水中の水酸化アンモニウム（ＮＨ４  ＯＨ）及びＨ２  Ｏ２  （体積で１：１：４）が含まれる。典型的な場合、基板は溶液中に、約５ないし約２０分浸される。酸化物層を成長させる適切な方法の別の例は、約１．５ｎｍの最大厚を有する酸化物層を成長させるのに十分な条件下で、乾式の酸素雰囲気中で、シリコン基板をアニールすることである。適切な条件の一例は、純粋な酸素中で、８１０℃において約４分間アニールすることである。
【００２０】
酸化物層２００が形成された後、ウエハは本質的に酸素を含まない雰囲気中に置かれる。本発明において、その後のアニール工程中、コバルトが著しく酸化されないように、酸素は雰囲気から除かれる。適切な雰囲気には、真空雰囲気及びアルゴンのような不活性雰囲気が含まれる。
【００２１】
図２Ｂを参照すると、次に基板２１０の表面上にコバルト層２２０を形成するための条件で、基板を処理する。コバルト層２２０は酸化物層２００上に形成する。条件は、コバルト層が均一な厚さを有するように、選択される。ｅ−ビーム蒸着又はスパッタ堆積といった従来技術を用いて、基板の表面上に、コバルト層２２０を形成する。得られるコバルト層が均一で、比較的不純物を含まないため、もし、基板の表面上にコバルトを形成するために、ｅ−ビーム蒸着を用いるなら、有利である。本発明において、コバルト層の厚さは１ｎｍ以上であるが、約５ｎｍを越えない。所望の層の均一性を得るため、もしコバルトの厚さが４ｎｍ以下なら、有利である。本発明のプロセスにより形成されるＣｏＳｉ２  層は、もし基板上に形成されるコバルト層が、あらかじめ決められた厚さの範囲にないなら、不均一と観測される。
【００２２】
基板上にコバルト層２２０を成長させた後、基板をアニールする。アニーリング工程後まで、基板は本質的に酸素を含まない雰囲気中に保つ。基板をアニールする温度は、設計上の大きな選択である。しかし、もし温度が約４５０℃ないし約８００℃なら、有利である。基板はコバルトをコバルトシリサイドに変換するのに十分な時間、アニールする。時間はコバルト層の厚さ及びアニールを行う温度の関数である。たとえば、２ｎｍ厚のコバルトを６００℃でコバルトシリサイドに変えるには、３０秒のアニールで十分である。より高温又はより薄い層では、時間は短くてよく、より低い温度又はより厚い層では、より短い時間が必要である。図２Ｃには示されていないが、ＣｏＳｉ２  に変換されないコバルト層の部分は、プロセスのこの時点で、基板から除かれる。
【００２３】
図２Ｃに描かれているように、このアニール工程の後、コバルトシリサイド２２５がシリコン基板２１０上に直接形成され、次に酸化物層２００がコバルトシリサイド層２２５上に重畳される。基板上に形成されるコバルト層の厚さは、約１ｎｍないし約５ｎｍの厚さを有するから、完全に反応して得られるＣｏＳｉ２  層の厚さは、約３．６ｎｍないし約１８ｎｍである。場合によっては、約１８ｎｍ以上の厚さをもつＣｏＳｉ２  層が必要である。上述のプロセスをくり返すことにより、より厚いＣｏＳｉ２  層が形成される。すなわち、コバルトの層を基板上に形成し、基板を本質的に酸素を含まない雰囲気中に保ったまま、ＣｏＳｉ２  層をアニールする。複数のコバルト形成／アニール周期を用いて、ＣｏＳｉ２  層を形成する時、ＣｏＳｉ２  層全体が形成されるまで、基板を本質的に酸素を含まない雰囲気中に保つと、有利である。これらの一連のコバルト層は、最初のコバルト層と同様、厚さは、制限されない。しかし、もしその後形成するコバルト層の厚さが、下のコバルトシリサイドの約３分の１の厚さを越えなければ、有利である。コバルト層の厚さに対するその制約は、その後のシリサイド反応で、ＣｏＳｉ２  の再核形成を防止するためである。最初に形成してコバルトシリサイド層上に形成するその後のコバルト層に対するこの厚さ制限により、確実に存在するＣｏＳｉ２  の量が、その後のコバルト層と、ＣＯ２  Ｓｉ及びＣｏＳｉとの反応に適合するようになる。
【００２４】
上で述べたプロセスについて更に、ｎ−ＭＯＳＦＥＴデバイスを作製するための従来のプロセス中で用いる場合について述べる。当業者は本発明のプロセスを、プロセス工程の所望の点で、ＣｏＳｉ２  を形成するために、デバイス作製プロセスに組み入れる方法を、認識するであろう。図３Ａを参照すると、ＳｉＯ２  のようなフィールド絶縁膜３０１が各種要素の分離のため、低濃度ドープｐ形Ｓｉ基板３０２の一部分上に、選択的に形成されている。次に、ゲート電極３０８が形成される。ゲート電極３０８は従来のプロセス技術を用いて、形成される。
【００２５】
たとえば、熱成長ＳｉＯ２  薄膜のようなゲート絶縁膜３０３が、フィールド絶縁部分３０１間の活性領域の表面上に、形成される。次に、ＣＶＤ（化学気相堆積）により、多結晶シリコン薄膜３０４がゲート絶縁膜の表面上に、形成される。その後、ＷＳｉｘ層３０５を多結晶Ｓｉ層３０４の最上部上に、スパッタ堆積させる。次に、Ａｓのようなｎ形ドーパントを、ＷＳｉｘ層３０５中及び多結晶シリコンＳｉ層３０４の上層部中に、注入する。次に、ＳｉＯ２  層のような硬いマスク層３０７をＷＳｉｘ層及び硬いマスク３０７の積層構造上に、堆積させる。次に、ＷＳｉｘ層３０５及び多結晶Ｓｉ層３０４を所望のパターンにエッチングし、図３Ａに示されるように、ゲート絶縁膜３０３上にゲート電極３０８を形成する。
【００２６】
次に、従来通り、ゲート電極３０８をマスクとして、たとえばＡｓのようなｎ形不純物を、低濃度でＳｉ基板中に注入する。その後、別のＳｉＯ２  膜３０９をゲート電極３０４及びゲート絶縁膜３０３上に、堆積させる。このＳｉＯ２  膜３０９を反応性イオンエッチング（ＲＩＥ）プロセスにより、基板３０２に対して垂直及び水平に、非等方的にエッチングし、ゲート電極３０４の側部に、側壁スペーサ３０９を形成する。
【００２７】
次に、ゲート電極３０８及び側壁スペーサ３０９をマスクとして、ヒ素（Ａｓ）のようなｎ形不純物を、高濃度にシリコン基板３０１中に注入する。次に、注入された不純物を電気的に活性化し、従って多結晶シリコン３０４をドープし、低濃度ドープ延長部を有するソース３１１及びドレイン３１２中に、浅い接合を形成するため、デバイスをアニールする。
【００２８】
図３Ｂを参照すると、この構造の露出されたシリコン表面上に、ＣｏＳｉ２  の所望の層を形成するため、ソース３１１及びドレイン３１２領域上のあらゆる自然に形成された酸化物及びソース３１１及びドレイン３１２領域中に残るあらゆるゲート絶縁膜３０３を除去するため、希釈ＨＦ水溶液が用いられる。ＨＦエッチング中、側壁及び硬いマスク材料のわずかな部分も、除去される。高濃度ドープソース３１１及びドレイン３１２領域中に、薄いＳｉＯｘ層３１５を成長させるため、ウエハをＨ２  Ｏ２  ：ＮＨ４  ＯＨ：Ｈ２  Ｏの１：１：４溶液に浸す。次に、ウエハ３００は酸素、水蒸気及び炭化水素のバックグランド分圧が低い（たとえば約５×１０−９ｔｏｒｒ以下）のスパッタ容器中にセットする。次に、２．５ｎｍ厚の高純度コバルト３２０の均一な層を、ウエハを３００℃に保ったまま、低堆積速度（約０．５ｎｍ／秒以下）でスパッタ堆積させる。
【００２９】
図３Ｃを参照すると、このコバルト層３２０を酸素を含まないスパッタリング容器中で、６５０℃において２分間アニールすると、ソース３１１及びドレイン３１２領域の最上部に、エピタキシャルＣｏＳｉ２  層３２５が成長する。次に、基板を３００℃以下に保ったまま、２ｎｍ厚のコバルト３３０の第２の均一な層をスパッタ堆積すると、図３Ｃに描かれた構造が得られる。本質的に酸素を含まないスパッタ容器中で、７００℃において１分間、第２のアニールをすると、ＣｏＳｉ２  層３２５の厚さが増す、次に、フィールド酸化物、硬いマスク及び側壁の最上部から、未反応のコバルト（３２０及び３３０）を除くため、湿式エッチングを用いる。ウエハは８５０℃において、１分間、窒素雰囲気中でアニールする。このアニール中、ＳｉＯｘ層３１５が蒸発するか凝集する。得られる構造が図３Ｄに描かれており、この図はコバルトシリサイド３０５が基板３０２のソース及びドレイン領域中に残っていることを、示している。ソース及びドレイン中に形成されたエピタキシャルＣｏＳｉ２  は、約１６ｎｍの厚さを有する。
【００３０】
図４Ａ−Ｄを参照すると、本発明の別の実施例において、ドーピング源（ＳＡＤＳ）としてのシリサイド技術が、浅い接合を形成するために、用いられている。各種要素の分離のため、低濃度ドープｐ形Ｓｉ基板４０２の部分上に、ＳｉＯ２  のようなフィールド絶縁膜４０１が選択的に形成されている。次に、フィールド絶縁部分４０１間の活性領域の表面上に、熱成長させたＳｉＯ２  膜のようなゲート絶縁膜４０３が形成される。次に、ＣＶＤ（化学気相堆積）プロセスにより、ゲート絶縁膜４０３の表面上に、多結晶シリコン薄膜４０４を形成する。その後、多結晶Ｓｉ層４０４の最上部上に、ＷＳｉｘ層４０５をスパッタ堆積させる。次に、Ａｓのようなｎ形ドーパント４０６をＷＳｉｘ層４０５及び多結晶Ｓｉ層４０４の上層部に注入する。典型的な場合ＳｉＯ２  である硬いマスク層４０７を、ＷＳｉ２  層の最上部上に形成する。次に、硬いマスク４０７、ＷＳｉｘ層４０５及び多結晶Ｓｉ層４０４を所望のパターンにエッチングすると、ゲート絶縁膜４０３の最上部上に、ゲート電極４０８が形成される。
【００３１】
ゲート電極４０８及びゲート絶縁膜４０３上に、ＳｉＯ２  膜４１５を堆積させる。反応性イオンエッチング（ＲＩＥ）プロセスにより、基板４０１に対し垂直及び水平に、このＳｉＯ２  膜４１５膜をエッチングし、図４Ａに示されるように、ゲート電極４０８の側面上に、側壁スペーサを形成する。
【００３２】
図４Ｂを参照すると、このデバイスの露出された部分上に、所望のエピタキシャルＣｏＳｉ２  層を形成するため、ソース４１１及びドレイン４１２領域上のゲート絶縁膜４０８及び自然に形成された酸化物を除去する目的で、希釈ＨＦ水溶液を用いる。側壁４１５及び硬いマスク４０７のわずかな部分も、ＨＦエッチング中、除去される。次に、ソース４１１及びドレイン４１２領域中に薄いＳｉＯｘ層４２５を成長させるため、約１００℃において５分間、Ｈ２  Ｏ２  ：ＨＣｌ：Ｈ２  Ｏの１：３：１溶液中に、ウエハを浸す。次に、ウエハを酸素、水蒸気及び炭化水素の分圧が、約１×１０−１０  ｔｏｒｒ以下の超高真空蒸着容器中に、セットする。基板を室温に保ったまま、２．５ｎｍ厚の高純度コバルト４３５の均一な層を、低堆積速度（すなわち、０．５ｎｍ／秒以下）で、ｅ−ビーム堆積させる。上に形成されたコバルト層４３５を有する基板を６００℃において２分間、超高真空（ＵＨＶ）蒸着容器中でアニールし、ソース４１１及びドレイン４１２領域中に、エピタキシャルＣｏＳｉ２  層４３０を成長させる。フィールド絶縁層４０１、スペーサ４１５及び硬いマスク４０７の最上部上のコバルト層４３５の部分は、コバルトがこれら領域中の基板の最上部上に残っているという事実により、図４Ｂに示されるように、反応してコバルトシリサイドを形成することはない。
【００３３】
次に、ウエハを３００℃以下の温度に保ち、２ｎｍ厚のコバルト４４０の第２の均一の層を、ｅ−ビーム堆積させる。７００℃において、１分間、ＵＨＶ蒸着容器内で第２のアニールを行う。フィールド酸化物４０１、硬いマスク４０７及び側壁４１５の最上部から、湿式エッチングにより、未反応のコバルトを除去した後、ウエハを８５０℃において１分間、窒素雰囲気中でアニールする。薄いＳｉＯ２  層４２５はアニール中溶解するが凝集する。次に、図４Ｃに示されるように、ヒ素（Ａｓ）のようなｎ形不純物を高濃度にエピタキシャルＣｏＳｉ２  層４３０中に注入する。図４Ｄに示されるように、ＡｓがＣｏＳｉ２  層から拡散で出て、ＣｏＳｉ層を直接囲む単結晶Ｓｉ領域中に拡散で入り、高濃度ドープｎ＋  領域４５０及び４６０を形成するように、基板を約９００℃において、５分間アニールする。また、このアニールの結果、ｎ形ドーパントは多結晶Ｓｉ層４０４中に拡散する。
【００３４】
例
各種のシリコン基板が得られた。これらの基板は、Ｓｉ（１００）、Ｓｉ（１１０）、Ｓｉ（１１１）、Ｓｉ（５１１）、Ｓｉ（２１１）、４°ずれたＳｉ（１００）基板、ヒ素（Ａｓ）ドーパントを注入したＳｉ（１００）基板、ホウ素（ＢＦ２  ）ドーパントを注入したＳｉ（１００）基板及び酸化物でパターン形成したＳｉ（１００）基板であった。Ａｓ注入基板は７０ｋｅＶの注入エネルギーにおいて、３×１０１５ｃｍ−２のドーズ量を有した。ＢＦ２  注入基板は、４０ｋｅＶの注入エネルギーにおいて、３×１０１５ｃｍ−２のドーズ量を有した。注入したウエハは注入後、窒素雰囲気中、１０００℃において１０秒間、アニールした。
【００３５】
次に、基板はその表面上に、薄い酸化物層を成長させる２つの方法のうちの１つで処理した。第１の方法は、ＨＣｌ：Ｈ２  Ｏ２  ：Ｈ２  Ｏ（３：１：１溶液）の高温溶液中に５分間、ウエハを浸すものであった。第２の方法は、ＮＨ４  ＯＨ：Ｈ２  Ｏ２  ：Ｈ２  Ｏ（１：１：４溶液）の高温溶液中に、２０分間、ウエハを浸すものであった。約０．５ないし約１．５ｎｍの厚さを有する酸化物層を、上述の方法を用いて、各種基板上に形成した。
【００３６】
次に、基板を６×１０−１１  ｔｏｒｒの基礎圧を有し、電子ビーム蒸着器を備えたＵＨＶシステム中に置いた。０．０５ｎｍ／秒の堆積速度において、加熱されていない基板上に、２ｎｍの厚さにコバルトを蒸着した。蒸着中、容器圧は２×１０−１０  ｔｏｒｒ以下に保たれた。次に、基板は蒸着容器内で６５０℃において、２分間アニールした。次に、０．０５ｎｍ／秒の同じ速度で、加熱していない基板上に、１．５ｎｍ厚のＣｏの第２の層を堆積させた。次に、基板は６５０℃において、２分間、アニールした。
【００３７】
次に、先に述べた条件を用いて、加熱されていない基板上に、３ｎｍ厚のＣｏの第３の層を蒸着した。次に、基板は７００℃において１分間、アニールした。次に、基板は真空容器からとり出し、室温で２分間、選択Ｃｏエッチング液（リン酸、硝酸、酢酸及び水の体積にしてそれぞれ１６：１：１：２溶液を用いた）中に浸した。基板は脱イオン水中で洗浄し、乾燥した後、基板は８５０℃において、１分間、窒素中でアニールした。基板上の均一なエピタキシャルＣｏＳｉ２  層の厚さは、約２３ｎｍであった。
【図面の簡単な説明】
【図１Ａ】薄い酸化物層とその上に形成されたコバルトシリサイド層を有するシリコン基板の断面立面図により、従来技術の自己整合コバルトシリサイドプロセス工程を示す図である。
【図１Ｂ】薄い酸化物層とその上に形成されたコバルトシリサイド層を有するシリコン基板の断面立面図により、従来技術の自己整合コバルトシリサイドプロセス工程を示す図である。
【図１Ｃ】薄い酸化物層とその上に形成されたコバルトシリサイド層を有するシリコン基板の断面立面図により、従来技術の自己整合コバルトシリサイドプロセス工程を示す図である。
【図２Ａ】薄い酸化物層とその上に形成されたコバルトシリサイド層を有するシリコン基板の断面立面図により、本発明のコバルトシリサイドプロセス工程を示す図である。
【図２Ｂ】薄い酸化物層とその上に形成されたコバルトシリサイド層を有するシリコン基板の断面立面図により、本発明のコバルトシリサイドプロセス工程を示す図である。
【図２Ｃ】薄い酸化物層とその上に形成されたコバルトシリサイド層を有するシリコン基板の断面立面図により、本発明のコバルトシリサイドプロセス工程を示す図である。
【図３Ａ】本発明の自己整合コバルトシリサイドプロセス工程がｎ−ＭＯＳＦＥＴデバイスの作製に用いられる本発明の実施例を示す図である。
【図３Ｂ】本発明の自己整合コバルトシリサイドプロセス工程がｎ−ＭＯＳＦＥＴデバイスの作製に用いられる本発明の実施例を示す図である。
【図３Ｃ】本発明の自己整合コバルトシリサイドプロセス工程がｎ−ＭＯＳＦＥＴデバイスの作製に用いられる本発明の実施例を示す図である。
【図３Ｄ】本発明の自己整合コバルトシリサイドプロセス工程がｎ−ＭＯＳＦＥＴデバイスの作製に用いられる本発明の実施例を示す図である。
【図４Ａ】本発明の自己整合コバルトシリサイドプロセス工程がコバルトシリサイドがドーピング源として用いられるｎ−ＭＯＳＦＥＴの作製に用いられる本発明の実施例を示す図である。
【図４Ｂ】本発明の自己整合コバルトシリサイドプロセス工程がコバルトシリサイドがドーピング源として用いられるｎ−ＭＯＳＦＥＴの作製に用いられる本発明の実施例を示す図である。
【図４Ｃ】本発明の自己整合コバルトシリサイドプロセス工程がコバルトシリサイドがドーピング源として用いられるｎ−ＭＯＳＦＥＴの作製に用いられる本発明の実施例を示す図である。
【図４Ｄ】本発明の自己整合コバルトシリサイドプロセス工程がコバルトシリサイドがドーピング源として用いられるｎ−ＭＯＳＦＥＴの作製に用いられる本発明の実施例を示す図である。
【符号の説明】
１１０  ソース
１２０  ドレイン
１３０  ゲート
１４０  リン
１５０  層
１６０  フィールド酸化物
１７０  スペーサ領域
１８０  ＣｏＳｉ２  
２００  酸化物層
２１０  シリコン基板、基板
２２０  コバルト層
２２５  コバルトシリサイド
３００  ウエハ
３０１  フィールド絶縁膜
３０２  Ｓｉ基板
３０３  ゲート絶縁膜
３０４  多結晶シリコン薄膜、多結晶シリコン層、ゲート電極
３０５  ＷＳｉｘ層
３０７  硬いマスク層
３０８  ゲート電極
３０９  ＳｉＯ２  膜、側壁スペーサ
３１１  ソース
３１２  ドレイン
３１５  ＳｉＯｘ層
３２０  コバルト
３２５  ＣｏＳｉ２  層
３３０  コバルト
４０１  フィールド絶縁部分
４０２  Ｓｉ基板
４０３  ゲート絶縁膜
４０４  多結晶Ｓｉ層
４０５  ＷＳｉｘ層
４０６  ｎ形ドーパント
４０７  硬いマスク
４０８  電極、ゲート電極
４１１  ソース
４１２  ドレイン
４１５  ＳｉＯ２  膜、側壁
４２５  ＳｉＯｘ層
４３０  ＣｏＳｉ２  層
４３５  コバルト、コバルト層
４４０  コバルト
４５０、４６０  ｎ＋  領域
【図１Ａ】
0003600399.tif 000002
【図１Ｂ】
0003600399.tif 000003
【図１Ｃ】
0003600399.tif 000004
【図２Ａ】
0003600399.tif 000005
【図２Ｂ】
0003600399.tif 000006
【図２Ｃ】
0003600399.tif 000007
【図３Ａ】
0003600399.tif 000008
【図３Ｂ】
0003600399.tif 000009
【図３Ｃ】
0003600399.tif 000010
【図３Ｄ】
0003600399.tif 000011
【図４Ａ】
0003600399.tif 000012
【図４Ｂ】
0003600399.tif 000013
【図４Ｃ】
0003600399.tif 000014
【図４Ｄ】
0003600399.tif 000015