(57)【特許請求の範囲】
【請求項１】
映像信号処理集積回路の同期信号クランプ回路において、
第１入力端子に印加される複合映像信号の同期信号チップレベルを入力する入力バッファ回路と、
エラー検出信号に応答し前記入力バッファ回路から出力される複合映像信号の同期信号チップレベルを調整するレベル調整回路と、
前記レベル調整回路で調整された複合映像信号の同期信号チップレベルを入力し出力端子に出力する出力バッファ回路と、
制御信号に応答し第２入力端子に供給される基準電圧信号と前記出力バッファ回路から出力される複合映像信号の同期信号チップレベルの差を検出し前記エラー検出信号として出力するエラー検出回路と、
第３入力端子に印加される同期信号に応答し前記同期信号の区間より短い時間の間のみ前記エラー検出回路が前記二信号の差を検出するように前記エラー検出回路を制御する前記制御信号を発生する同期信号区間分配回路を具備することを特徴とする同期信号クランプ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は映像信号処理集積回路に係り、特に外部キャパシタをチップ内に集積させ得る同期信号クランプ回路の改善に関する。
【０００２】
【従来の技術】
ＶＣＲやカムコーダ等の映像機器の小型軽量化の趨勢により信号処理回路の集積回路化が急速になされている。通常、輝度信号処理集積回路と色信号処理集積回路とは分離されていたが、最近は輝度及び色信号処理回路を一つのチップに集積させている。このような映像信号処理集積回路は映像信号がアナログ信号であるので、受動素子であるキャパシタや抵抗が要求されこれらキャパシタや抵抗のうち、値の大きい素子はチップ内の多くの面積を占めるのでチップ内に集積できず外部受動素子として連結して使用する。
【０００３】
このような外部受動素子の接続が多くなれば集積回路のピン数が増加し、回路基板の面積を多く占め、製品組立の際所要時間が増加しコストが上昇する問題がある。それに、製品の多機能化の趨勢により、制限されたピン数でより多くの機能を遂行するためには、機能遂行のための余分のピンを確保するために外部受動素子をチップ内部に集積できる回路設計技術が要求されている。
【０００４】
従来の映像信号処理集積回路の同期信号キードクランプ回路は、同期信号のハイ区間の間エラー電圧を検出するためにキャパシタを充電するのでこの大容量のキャパシタをチップ内に集積できず、４．７マイクロファラドの外部キャパシタを連結している。従って、従来の同期信号キードクランプ回路を具備したチップはこの大容量のキャパシタを連結するためのピン数の増加、回路基板上の面積増加、原価上昇の問題を有していた。
【０００５】
【発明が解決しようとする課題】
本発明の解決課題はこのような従来の技術の問題点を解決するために外部大容量のキャパシタをチップ内部の小容量のキャパシタに対置しピン数が減らせる同期信号クランプ回路を提供することである。
【０００６】
本発明の他の課題は外部受動素子の連結を取り除き製品組立コストを減少させ得る映像信号処理集積回路の同期信号クランプ回路を提供することである。
【０００７】
【課題を解決するための手段】
前記課題を解決するために本発明の同期信号クランプは、映像信号処理集積回路の同期信号クランプ回路において、第１入力端子に印加される複合映像信号の同期信号チップレベルを入力する入力バッファ回路と、エラー検出信号に応答し前記入力バッファ回路から出力される複合映像信号の同期信号チップレベルを調整するレベル調整回路と、前記レベル調整回路で調整された複合映像信号の同期信号チップレベルを入力し出力端子に出力する出力バッファ回路と、制御信号に応答し第２入力端子に供給される基準電圧信号と前記出力バッファ回路から出力される複合映像信号の同期信号チップレベルの差を検出し前記エラー検出信号として出力するエラー検出回路と、第３入力端子に印加される同期信号に応答し前記同期信号の区間より短い時間の間のみ前記エラー検出回路が前記二信号の差を検出するように前記エラー検出回路を制御する前記制御信号を発生する同期信号区間分配回路を具備することを特徴とする。
【０００８】
前記レベル調整回路は前記エラー検出信号を入力する入力手段と、前記入力手段に入力されるエラー検出信号の変化に対応する電流信号に応答し前記入力バッファ回路を通じて入力される複合映像信号の同期信号チップレベルを一定したレベルに調整する電流ミラーを具備する。
【０００９】
前記エラー検出回路は前記制御信号に応答し前記基準信号と前記出力端子に出力される複合映像信号の同期信号チップレベルの差を増幅して出力する差動増幅手段と、前記差動増幅手段により充放電されるキャパシタと、前記キャパシタの端子電圧をレベルシフトし前記エラー検出信号として出力するレベルシフト手段を具備する。
【００１０】
前記同期信号区間分配回路は電源電圧を分配し第１乃至第３基準電圧を発生する電圧分配手段と、前記同期信号のハイ区間で前記第２基準電圧を基準電圧信号として提供する手段と、前記同期信号のハイ区間で充電電流を提供しロー区間で放電通路を提供する駆動手段と、前記駆動手段により充放電されるキャパシタと、前記キャパシタの端子電圧を前記第１基準電圧と第３基準電圧の間に制限する制限手段と、前記第２基準電圧と前記制限手段により制限されたキャパシタの端子電圧を差動増幅する差動増幅手段と、前記差動増幅手段の出力に応答し前記制御信号を出力する電流ミラーを具備する。
【００１１】
前記同期信号区間分配回路は前記同期信号の先端からエラー検出のためのアクティブ区間設定を前記駆動手段の充電電流値設定により調整することを特徴とする。
【００１２】
【作用】
本発明は、同期信号レベルのエラー検出区間を同期信号の全区間より短くすることにより、大容量の外部キャパシタをチップ内に集積できる小容量のキャパシタにすることができる。エラー検出回路は、同期信号の先端から所定の時間の間検出したエラー検出電圧を小容量のチップ内のキャパシタに充電し、このキャパシタの端子電圧を同期信号のハイ区間の間ホールドすることにより同期信号のハイ区間全体をクランプできる。
【００１３】
また、エラー検出時間を短くするための制御信号を発生する同期信号区間分配回路は、同期信号の先端から前記設定された時間の間のみ前記制御信号をアクティブ状態としエラー検出回路の動作を制御する。
【００１４】
【実施例】
図１を参照すれば、本発明による映像信号処理集積回路の同期信号クランプ回路は第１入力端子Ｉ１に印加される複合映像信号の同期信号チップレベルを入力する入力バッファ回路１０と、エラー検出信号に応答し前記入力バッファ回路から出力される複合映像信号の同期信号チップレベルを調整するレベル調整回路２０と、前記レベル調整回路で調整された複合映像信号の同期信号チップレベルを入力し出力端子Ｏ１に出力する出力バッファ回路３０と、前記出力される複合映像信号の同期信号チップレベルの同期信号区間の間第２入力端子Ｉ２に供給される基準電圧信号と前記出力される複合映像信号の同期信号チップレベルの差を検出し前記エラー検出信号として出力するエラー検出回路４０と、第３入力端子Ｉ３に印加される同期信号に応答し前記同期信号の区間より短い時間の間のみ前記エラー検出回路が前記二信号の差を検出し残りの同期信号区間は検出された差に対応するエラー検出信号を保つように前記エラー検出回路を制御する制御信号を発生する同期信号区間分配回路５０を含む。
【００１５】
図２を参照すれば、前記入力バッファ回路１０はベースに印加される複合映像信号の同期信号チップレベルをエミッタ出力するＮＰＮバイポーラ−トランジスタＱ１とエミッタに結合される電流ソースＣＳ２で構成する。
【００１６】
前記レベル調整回路２０はベースに前記エラー検出信号を入力する入力手段、即ちＮＰＮバイポーラ−トランジスタＱ１０と、前記入力手段Ｑ１０に入力されるエラー検出信号の変化に対応する電流信号に応答し前記入力バッファ回路１０を通じて入力される複合映像信号の同期信号のチップレベルを一定したレベルに調整する電流ミラーＱ２、Ｑ１１と前記Ｑ１のエミッタとＱ２のコレクタの間に連結された抵抗Ｒ１及び前記Ｑ１０のエミッタとＱ１１のコレクタの間に連結された抵抗Ｒ３より構成する。
【００１７】
前記出力バッファ回路３０は同期信号チップレベルの調整された複合映像信号の同期信号チップレベルをベースに入力しエミッタに連結された出力端子Ｏ１に出力するＰＮＰバイポーラ−トランジスタＱ３とエミッタに連結された電流ソースで構成する。この電流ソースは一対のＰＭＯＳトランジスタＭ１、Ｍ２よりなる電流ミラーと電流ソースＣＳ１を含む。
【００１８】
前記エラー検出回路４０は前記制御信号に応答し前記基準信号と前記出力端子Ｏ１に出力される複合映像信号の同期信号チップレベルの差を増幅して出力するエミッタ結合差動増幅手段Ｑ４、Ｑ５、Ｍ３、Ｍ４、Ｑ６、Ｒ２と、前記差動増幅手段により充放電されるキャパシタＣ１と、前記キャパシタＣ１の端子電圧をレベルシフトし前記エラー検出信号として出力するレベルシフト手段Ｑ７、Ｑ８、Ｑ９、Ｍ５、ＣＳ３を含む。ここで、Ｍ５は前記Ｍ１と電流ミラーを形成する。
【００１９】
前記同期信号区間分配回路５０は電源電圧ＶＣＣを分配し第１乃至第３基準電圧Ｖ１、Ｖ２、Ｖ３を発生する電圧分配手段Ｒ７〜Ｒ１０と、前記第２基準電圧Ｖ２をベース入力しエミッタ出力するＮＰＮバイポーラ−トランジスタＱ１６とＱ１６のエミッタに連結されたエミッタ抵抗Ｒ５とベースにＱ１６のエミッタが連結されエミッタに抵抗Ｒ４を通じて同期信号が結合されるＰＮＰバイポーラ−トランジスタＱ１３より構成され同期信号のハイ区間で第２基準電圧Ｖ２を基準信号として提供する手段と、前記同期信号のハイ区間で充電電流を提供しロー区間で放電通路を提供するために同期信号が抵抗Ｒ１３及びトランジスタＱ２３を通じてベースに連結されるＮＰＮバイポーラ−トランジスタＱ２２とＱ２２のコレクタが電流ソース側に連結された電流ミラーＱ２０、Ｑ２１と電流ソースＭ８、Ｍ９、Ｍ１０、ＣＳ５と抵抗Ｒ１１、Ｒ１２、Ｒ１４より構成される駆動回路と、前記駆動手段により充放電するキャパシタＣ２と、前記キャパシタＣ２の端子電圧を前記第１基準電圧Ｖ１と第３基準電圧Ｖ３の間で線形的に増加し減少するように調整するために第１基準電圧Ｖ１がベースに印加されコレクタ接地されたＰＮＰバイポーラ−トランジスタＱ１７と前記トランジスタＱ１７のエミッタにベースが連結され前記キャパシタＣ２にエミッタが連結されたＮＰＮバイポーラ−トランジスタＱ１８と第３基準電圧Ｖ３がベースに印加され前記キャパシタＣ２にエミッタが連結されコレクタ接地されたＰＮＰバイポーラ−トランジスタＱ１９と前記トランジスタＱ１８のベースと電源電圧の間に連結された抵抗Ｒ６で構成した制限手段と、前記第２基準電圧Ｖ２と前記制限手段により調整されたキャパシタＣ２の端子電圧を差動増幅する差動増幅手段Ｑ１４、Ｑ１５、ＣＳ４と、前記差動増幅手段の出力に応答し前記制御信号を出力する電流ミラーＭ６、Ｍ７、Ｑ１２を含む。ここで、ＮＰＮバイポーラ−トランジスタＱ１２はトランジスタＱ６と電流ミラーを形成する。
【００２０】
このように構成した本発明の作用効果は図３を参照して説明すれば次の通りである。
【００２１】
図３Ａの波形は図２の入力端子Ｉ１、Ｉ２に印加される複合映像信号の同期信号チップレベルＳＩ１と基準電圧信号ＳＩ２の波形を示す。入力される複合映像信号の同期信号チップレベルＳＩ１は図３Ａに示したように同期チップレベルが一定のレベルに整列されていないので、この同期チップレベルを基準電圧信号ＳＩ２の一定レベルに整列するためにクランピング処理が要求される。入力バッファ回路１０に入力された複合映像信号の同期信号チップレベルＳＩ１はＱ１を通じてレベル調整回路２０の抵抗Ｒ１に印加される。レベル調整回路２０でエラー検出信号によりＱ１２のコレクタ電流が決定され、このコレクタ電流によりＱ１１及びＱ２の電流ミラーによりＱ２のコレクタ電流が決定され、Ｑ２のコレクタ電流は抵抗Ｒ１での電圧降下を変化させる。従って、複合映像信号の同期チップレベルと基準電圧信号のレベルを比べて検出したエラー検出信号が抵抗Ｒ１での電圧降下を調整し出力バッファ回路３０を通じて出力される複合映像信号の同期信号チップレベルＳ０１は図３のＢ波形のように基準電圧信号ＳＩ２のレベルに同期チップレベルが整列される。
【００２２】
エラー検出信号を出力するエラー検出回路４０は図３Ｅ波形のような制御信号ＳＣのハイ区間でのみアクティブ状態となり動作する。Ｑ４及びＱ５は制御信号ＳＣのハイ区間で複合映像信号の同期信号チップレベルと基準電圧信号を比べて差を検出しこの検出された差信号によりキャパシタＣ１が充放電されキャパシタＣ１の端子電圧がＮＰＮバイポーラ−トランジスタＱ７、Ｑ８及びＱ９を経てレベルシフティングされエラー検出信号として出力される。
【００２３】
同期信号区間分配回路５０は入力端子Ｉ３に印加される図３Ｃの波形のような同期信号ＳＩ３を入力する。この同期信号はＱ１３及びＱ１６に基準電圧Ｖ２となり図３Ｄの波形のＳＡのような基準信号となりＱ１４のベースに印加される。即ち、基準電圧Ｖ２より高い同期信号に制限する。一方、同期信号はＲ１３、Ｑ２３及びＱ２２を通じて駆動回路をハイ区間ではオフさせロー区間ではオンさせ駆動回路はオフの際にはキャパシタＣ２を充電させオンの際には放電させる。そして、Ｃ２の端子電圧が第１基準電圧Ｖ１以下ならＱ１８がターンオンされＣ２に電流供給されＶ１以上ならＱ１８がターンオフされ駆動回路によってのみＣ２が駆動される。Ｃ２の端子電圧がＶ３＋ＶＥＢ（Ｑ１９）以上ならＱ１９がターンオンされ放電通路を形成しそれ以上の充電をリミッティングする。従って、Ｑ１５のベースには図３Ｄの波形の信号ＳＢのように同期信号のハイ区間では充電されロー区間では放電される信号が印加される。Ｑ１４及びＱ１５により二信号ＳＡとＳＢは比較されＳＡがＳＢより大きい場合のみＱ１４のコレクタ電流が流れこのコレクタ電流が電流ミラーＭ６及びＭ７を通じて電流ミラーＱ１２に伝達されＭ６のドレイン電流が電流ミラーによりＱ８のコレクタ電流に伝達される。それで、Ｑ８はＱ１４のコレクタ電流が流れる時のみターンオンされるのでエラー検出回路４０は図３のＥ波形のハイ区間でのみ検出動作をする。即ち、同期信号区間分配回路５０は同期チップレベルのエラー検出期間を従来の同期信号全区間より約１／２に減らした時間に制限する。
【００２４】
【発明の効果】
従って、本発明では同期信号のハイ区間の間エラー検出電圧を充電せず同期信号のハイ区間より短い一定時間を同期信号区間分配回路５０で設定してエラー動作を制御することによりＣ１の充放電時間を減らすことができ小容量のチップ内のキャパシタとして形成できる。即ち、キャパシタの容量を数マイクロファラドの大容量から数ピコファラドの小容量に、約１０６  倍位、大幅に減らせる。そこで、外部大容量のキャパシタを小容量のチップ内のキャパシタで形成することにより外部キャパシタ連結用ピンを取り除くことができるので集積回路のピン数が減らせる。また、外部大容量のキャパシタが除去できるので回路基板上で集積回路設置の時必要な面積が減らせ、組立工程を簡素化させることができてコストを低くする。
【図面の簡単な説明】
【図１】本発明による同期信号クランプ回路のブロック図である。
【図２】本発明による望ましい一実施例の同期信号クランプ回路を示す。
【図３】図２の各部波形図である。
【符号の説明】
１０  入力バッファ回路、２０  レベル調整回路、３０  出力バッファ回路、４０  エラー検出回路、５０  同期信号区間分配回路
【図１】
0003586289.tif 000002
【図２】
0003586289.tif 000003
【図３】
0003586289.tif 000004