(57)【特許請求の範囲】
【請求項１】
マトリクス状に配列されたワード線とビット線との各交差箇所にそれぞれ接続されたセルを有し、前記ワード線により所定のセルを選択し、その選択されたセルに対して前記ビット線を介してデータの書込み／読出しを行う半導体記憶装置において、
前記セルが、
前記セルのデータをリセットするためのリセット信号を伝搬するリセット信号線よりのリセット信号によってセルのデータをリセットするリセット用素子と、
前記リセット時における前記セル内の貫通電流を遮断する貫通電流遮断用素子と、を備えると共に、少なくとも前記ビット線に沿ってカラム状に複数配置され、
前記貫通電流遮断用素子により前記セル内の貫通電流が遮断された状態で、前記リセット信号線よりのリセット信号によって前記カラム状に複数配置されたセルのデータが一括してカラムリセットされることを特徴とする半導体記憶装置。
【請求項２】
マトリクス状に配列された複数のワード線と複数のビット線との各交差箇所にそれぞれ接続された複数のセルを有し、前記複数のワード線により所定のセルを選択し、その選択されたセルに対して前記複数のビット線を介してデータの書込み／読出しを行う半導体記憶装置において、
前記複数のビット線のうち特定のビット線に接続された特定のセルのデータをリセットするためのリセット信号を伝搬するリセット信号線を備え、
前記セルが、
前記リセット時には、前記複数のワード線を非選択としたままで、前記リセット信号に応じて前記特定のセルのデータをリセットするリセット用素子と、
前記リセット時における前記特定のビット線に接続されたセル内の貫通電流を遮断する貫通電流遮断用素子と、を備えると共に、少なくとも前記ビット線に沿ってカラム状に複数配置され、
前記貫通電流遮断用素子により前記セル内の貫通電流が遮断された状態で、前記リセット信号線よりのリセット信号によって前記カラム状に複数配置されたセルのデータが一括してカラムリセットされることを特徴とする半導体記憶装置。
【請求項３】
前記リセット用素子はリセット信号により制御され、前記貫通電流遮断用素子はカット信号により制御され、前記リセット信号は前記カット信号に対して遅延を有することを特徴とする請求項１または２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、キャッシュメモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサは、全体的性能の向上を図るために、演算部と主メモリ部との間に小容量ではあるが高速のメモリ（キャッシュメモリ）を設けることが多い。
【０００３】
この種のマイクロプロセッサでは、所要のデータがキャッシュメモリにないときはそのデータを主メモリ部からキャッシュメモリへ移して使用し、また、一旦キャッシュメモリに格納されたデータであっても、最も頻繁に用いられるデータが主メモリ部の中にあればそのデータに置換され、結果的にキャッシュメモリには、最も頻繁に使用される命令やデータが一時的に格納される。
【０００４】
このようなキャッシュメモリには、蓄積されているデータの有効／無効を表すビット（以下、有効ビットという）を格納するセルがワード線ごとに少なくとも１個設けられている。
【０００５】
図６は、従来のキャッシュメモリのデータ格納部を示す図である。
【０００６】
このキャッシュメモリのデータ格納部１０１には、ワード線１０２−１，１０２−２〜１０２−ｎと、このワード線１０２−１〜１０２−ｎに直交した一対のビット線（以下、ビット線対という）１０３−１，１０３（バー）−１、１０３−２，１０３（バー）−２〜１０３−ｎ，１０３（バー）−ｎとがマトリックス状に配列されている。
【０００７】
さらに、これらワード線１０２−１〜１０２−ｎとビット線対１０３−１，１０３（バー）−１〜１０３−ｎ，１０３（バー）−ｎとの各交差位置には、セル１０４がそれぞれ接続されている。そして、前記ビット線対１０３−１，１０３（バー）−１の配列方向に接続されている各セル１０４（図６中のＺ１）がワード線毎の前記有効ビットとして構成され、それ以外のセル１０４は他のデータを記憶する領域となっている。
【０００８】
そして、前記ワード線１０２−１〜１０２−ｎは、図示しないワード線デコーダに接続され、このワード線デコーダにより所定のワード線が選択（活性化）される。さらに、ビット線対１０３−１，１０３（バー）−１〜１０３−ｎ，１０３（バー）−ｎは、図示しないカラムデコーダに接続され、このカラムデコーダにより所定のビット線対が選択されるようになっている。
【０００９】
記憶データを読み出す場合は、ワード線１０２−１〜１０２−ｎ中の一本が選択され、その選択されたワード線に接続されたセル１０４の記憶データがビット線対１０３−１，１０３（バー）−１〜１０３−ｎ，１０３（バー）−ｎへ出力される。そして、カラムデコーダにより所定のビット線対が選択された後、そのデータが読出しデータとして出力される。
【００１０】
データを書込む場合は、書き込みデータが、カラムデコーダによって選択された例えばビット線対１０３−２，１０３（バー）−２へ送られる。この時、ワード線デコーダによって所定のワード線が選択されるので、その選択されたワード線とビット線対１０３−２，１０３（バー）−２との交差箇所のセル１０４に前記書き込みデータが書き込まれる。
【００１１】
このようなキャッシュメモリの電源投入時には、セル１０４に意味のないデータが記憶されてしまうので、ビット線方向に配列された前記有効ビットを動作前にリセット（以下、カラムリセットという）する必要がある。そこで、従来では、（１）ワード線を１本ずつ逐次活性化して有効ビットを書き換える、（２）ワード線を一括して活性化し、有効ビットを書き換える、というような方法により有効ビットをリセットしていた。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記従来のキャッシュメモリでは、次のような問題点があった。
【００１３】
前記カラムリセットを行う場合に、上述の（１）の方法ではワード線を１本ずつ活性化するので、全ての有効ビットをリセットするには非常に時間がかかり、全てのワード線を順次活性化させる動作をソフト的あるいはハード的にサポートする必要がある。
【００１４】
さらに、上述の（２）のワード線を一括して活性化する方法は、リセットする瞬間に必要な電流が非常に大きなものとなり、低消費電力を目標とする装置には向かない。
【００１５】
また、上述の（１），（２）のいずれの方法でもワード線を活性化するとリセットを行わないセルにもアクセスすることになるので、余分な電力を消費してしまう。
【００１６】
このようにカラムリセットを行う場合に、従来の技術では時間、電力ともに過度に必要になるという問題があった。
【００１７】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、カラムリセットを短時間で行うことが可能な半導体記憶装置を提供することである。またその他の目的は、カラムリセットを短時間、且つ低消費電力で行うことが可能な半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、第１の発明の特徴は、マトリクス状に配列されたワード線とビット線との各交差箇所にそれぞれ接続されたセルを有し、前記ワード線により所定のセルを選択し、その選択されたセルに対して前記ビット線を介してデータの書込み／読出しを行う半導体記憶装置において、前記セルが、前記セルのデータをリセットするためのリセット信号を伝搬するリセット信号線よりのリセット信号によってセルのデータをリセットするリセット用素子と、前記リセット時における前記セル内の貫通電流を遮断する貫通電流遮断用素子と、を備えると共に、少なくとも前記ビット線に沿ってカラム状に複数配置され、前記貫通電流遮断用素子により前記セル内の貫通電流が遮断された状態で、前記リセット信号線よりのリセット信号によって前記カラム状に複数配置されたセルのデータが一括してカラムリセットされることである。
【００１９】
第２の発明の特徴は、マトリクス状に配列された複数のワード線と複数のビット線との各交差箇所にそれぞれ接続された複数のセルを有し、前記複数のワード線により所定のセルを選択し、その選択されたセルに対して前記複数のビット線を介してデータの書込み／読出しを行う半導体記憶装置において、
前記複数のビット線のうち特定のビット線に接続された特定のセルのデータをリセットするためのリセット信号を伝搬するリセット信号線を備え、
前記セルが、
前記リセット時には、前記複数のワード線を非選択としたままで、前記リセット信号に応じて前記特定のセルのデータをリセットするリセット用素子と、
前記リセット時における前記特定のビット線に接続されたセル内の貫通電流を遮断する貫通電流遮断用素子と、を備えると共に、少なくとも前記ビット線に沿ってカラム状に複数配置され、
前記貫通電流遮断用素子により前記セル内の貫通電流が遮断された状態で、前記リセット信号線よりのリセット信号によって前記カラム状に複数配置されたセルのデータが一括してカラムリセットされることである。
【００２０】
【作用】
上述の如き構成の第１の発明によれば、リセット用素子は、ビット線の配列方向に接続された特定のセル（例えば有効ビット用セル）のデータを全てリセットし、貫通電流遮断用素子は前記リセット時における前記特定のセル内の貫通電流を遮断するので、リセット用素子を活性化することにより前記特定のセルのカラムリセットを一括して行うことができ、しかもカラムリセット時に貫通電流遮断用素子を活性化することにより前記特定のセル内の貫通電流は遮断される。
【００２１】
第２の発明によれば、リセット用素子は、リセット時には、複数のワード線を非選択としたままで、リセット信号に応じて特定のセルのデータをリセットする。貫通電流遮断用素子は、前記リセット時における特定のビット線に接続されたセル内の貫通電流を遮断するので、リセット用素子を活性化することにより複数のワード線を非選択としたままで前記特定のセルのカラムリセットを一括して行うことができ、しかもカラムリセット時に貫通電流遮断用素子を活性化することにより前記特定のセル内の貫通電流は遮断される。
第３の発明によれば、リセット信号によりリセット用素子を活性化するに先だって、カット信号により貫通電流遮断用素子を活性化することができ、カラムリセット時における前記特定のセル内の貫通電流をより確実に遮断することができる。
【００２２】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。図１は、本発明の半導体記憶装置の第１実施例に係るキャッシュメモリの要部のセルを示す回路図であり、図６と共通の要素には同一の符号が付されている。
【００２３】
本実施例のキャッシュメモリは、図６に示した従来のキャッシュメモリにおいて、有効ビットを構成するセル１０４を、本発明の特徴を成すセル１に置き換えたものである。
【００２４】
例えばワード線１０２−１とビット線対１０３−１，１０３（バー）−１との交差箇所に接続された本実施例の有効ビット用セル１は、ビット線１０３−１とノードＮ１との間に接続されたトランスファゲート（Ｎ−ＭＯＳ）２を有している。このトランスファゲート２は、そのゲートがワード線１０２−１に接続され、該ワード線１０２−１が“Ｈ”レベルに活性化されたときにオンする。
【００２５】
また、電源電位ＶＤＤとノードＮ１との間にはＰ−ＭＯＳ３（貫通電流遮断用素子）及びＰ−ＭＯＳ４が直列接続され、さらにノードＮ１と接地電位ＶＳＳとの間にはＮ−ＭＯＳ５（リセット用素子）とＮ−ＭＯＳ６が並列接続されている。そして、ビット線方向に、リセット信号ＲＥ用の信号線７、カット信号ＣＴ用の信号線８、及び反転カット信号ＣＴ（バー）用の信号線９が設置され、前記Ｐ−ＭＯＳ３のゲートは信号線８に接続され、カット信号ＣＴが“Ｌ”レベルのときオンする。
【００２６】
一方、逆相のビット線１０３（バー）−１とノードＮ２との間にはトランスファゲート（Ｎ−ＭＯＳ）１０が接続されている。このトランスファゲート１０はそのゲートがワード線１０２−１に接続され、該ワード線１０２−１が“Ｈ”レベルに活性化されたときにオンする。また、電源電位ＶＤＤとノードＮ１との間にはＰ−ＭＯＳ１１が接続され、さらにノードＮ２と接地電位ＶＳＳとの間にはＮ−ＭＯＳ１２及びＮ−ＭＯＳ１３（貫通電流遮断用素子）が直列接続されている。そして、Ｎ−ＭＯＳ１３はそのゲートが前記信号線９に接続され、反転カット信号ＣＴ（バー）が“Ｈ”レベルのときオンするようになっている。
【００２７】
このように本実施例の有効ビットを構成するセル１は、Ｐ−ＭＯＳ４，Ｎ−ＭＯＳ６で構成されるインバータ及びＰ−ＭＯＳ１１及びＮ−ＭＯＳ１２で構成されるインバータから成るフリップフロップと、トランスファゲート２，１０とで構成される通常の６トランジスタ構成のセルにおいて、リセット用素子としてのＮ−ＭＯＳ５と、貫通電流遮断用素子としてのＰ−ＭＯＳ３及びＮ−ＭＯＳ１３とを設けたものである。
【００２８】
次に動作（Ａ），（Ｂ）について、図２のタイミングチャートを参照しつつ説明する。
【００２９】
（Ａ）通常時の動作
通常時の動作は、貫通電流遮断用素子であるＰ−ＭＯＳ３及びＮ−ＭＯＳ１３はオン状態にある一方、リセット用素子であるＮ−ＭＯＳ５はオフ状態となっている。従って、この時は、通常の６トランジスタ構成のセルと同様の動作が行われる。
【００３０】
すなわち、セル１に例えば“１”データを書き込む場合は、ワード線１０２−１が“Ｈ”レベルに活性化されると共に、ビット線対１０３−１，１０３（バー）−１が選択されて、ビット線１０３−１に“Ｈ”レベル、ビット線１０３（バー）−１に“Ｌ”レベルがそれぞれ供給される。その結果、トランスファゲート２，１０が共にオンし、Ｐ−ＭＯＳ４及びＮ−ＭＯＳ１２がオンする。これによって、ノードＮ１が“Ｈ”レベル、ノードＮ２が“Ｌ”レベルになり、その後、トランスファゲート２，１０が共にオフしても、この状態が保持される。
【００３１】
また、セル１の“１”データを読み出す場合は、ワード線１０２−１を“Ｈ”レベルに活性化することにより、トランスファゲート２，１０をオンする。その結果、ノードＮ１の“Ｈ”レベルがビット線１０３−１に、ノードＮ２の“Ｌ”レベルがビット線１０３（バー）−１に供給される。そして、カラムデコーダにより該ビット線対１０３−１，１０３（バー）−１が選択された後、そのデータが読出しデータとして出力される。
【００３２】
（Ｂ）カラムリセット時の動作
まず、時刻ｔ１において、カット信号ＣＴを“Ｈ”レベル、反転カット信号ＣＴ（バー）を“Ｌ”レベルにすることにより、貫通電流遮断用素子であるＰ−ＭＯＳ３及びＮ−ＭＯＳ１３を共にオフ状態にする。
【００３３】
その後の時刻ｔ２にリセット信号ＲＥを“Ｈ”レベルにして、リセット用素子であるＮ−ＭＯＳ５をオンする。その結果、ノードＮ１が“Ｌ”レベルになってＰ−ＭＯＳ１１がオンし、ノードＮ２が“Ｈ”レベルになり、これによって、このセル１のデータは“０”にリセットされる。
【００３４】
そして時刻ｔ３で、カット信号ＣＴが“Ｌ”レベル、反転カット信号ＣＴ（バー）が“Ｈ”レベルに戻り、さらに続く時刻ｔ４でリセット信号ＲＥが“Ｌ”レベルに戻る。
【００３５】
本実施例では、このように動作する有効ビット用セル１が、ビット線対１０３−１，１０３（バー）−１に沿って配列されているので、リセット信号ＲＥを“Ｈ”レベルにするだけで、一括してカラムリセットを行うことができる。
【００３６】
また、リセット信号ＲＥを“Ｈ”レベルにしてリセット用素子であるＮ−ＭＯＳ５をオンする前に、貫通電流遮断用素子であるＰ−ＭＯＳ３及びＮ−ＭＯＳ１３を共にオフ状態にするので、電源電位ＶＤＤから接地電位ＶＳＳへの貫通パスが遮断されるので、カラムリセット時に貫通電流が流れるのを防止することができる。
【００３７】
上記第１実施例から推測されるように、リセット用素子と貫通電流遮断用素子を設けることにより、上記第１実施例とは別の実施例を考案することができる。以下、そのための必要条件を図３を参照して説明する。
【００３８】
図３は、有効ビット用セル中のフリップフロップを示す図である。なお、説明の都合上、図１と共通する要素には同一の符号を付す。
【００３９】
同図に示すように、このフリップフロップは、Ｐ−ＭＯＳ４，Ｎ−ＭＯＳ６で構成されるインバータ３１と、Ｐ−ＭＯＳ１１及びＮ−ＭＯＳ１２で構成されるインバータ３２とで構成されている。
【００４０】
上記第１実施例とは別の変形例を考案するための必要条件としては、
（１）リセット用素子としてＮ−ＭＯＳを用いてインバータ３１の出力（ノードＮ１）を“Ｌ”レベルにリセットする場合は、インバータ３２の貫通電流をカットするための貫通電流遮断用素子を電源電位ＶＤＤ側に挿入してはならない（ノードＮ２の電位を“Ｈ”レベルに設定できなくなるから）。もし該貫通電流遮断用素子を電源電位ＶＤＤ側に挿入するときは、インバータ３２の出力（ノードＮ２）をＰ−ＭＯＳを用いて“Ｈ”レベルにリセットするようにする。
【００４１】
（２）リセット用素子としてＰ−ＭＯＳを用いてインバータ３２の出力（ノードＮ２）を“Ｈ”レベルにリセットする場合は、前記（１）と同様の理由でインバータ３２の貫通電流をカットするための貫通電流遮断用素子を電源電位ＶＤＤ側に挿入してはならない。もしこのようにする場合は、該貫通電流遮断用素子としてＮ−ＭＯＳを接地電位ＶＳＳ側に挿入する。
【００４２】
上記条件（１），（２）下で、インバータ３１，３２にそれぞれ最低１個の貫通電流遮断用素子を挿入し、該インバータ３１，３２で構成されるフリップフロップに最低１個のリセット用素子を挿入すれば、上記第１実施例と同様の効果を有する実施例が得られる。
【００４３】
これらの実施例のうち、代表的なものを図４及び図５に示す。
図４は、本発明の半導体記憶装置の第２実施例に係るキャッシュメモリの要部のセルを示す回路図であり、図１と共通の要素には同一の符号が付されている。
【００４４】
本実施例は、前記条件（１）に該当し、上記図１に示す回路において、反転カット信号ＣＴ（バー）用の信号線９と貫通電流遮断用素子であるＮ−ＭＯＳ１３を除去し、電源電位ＶＤＤとＰ−ＭＯＳ１１のソースとの間に並列接続した貫通電流遮断用素子のＰ−ＭＯＳ４１とリセット用素子のＰ−ＭＯＳ４２とを設けると共に、反転リセット信号ＲＥ（バー）用の信号線をビット線方向に設け、該信号線にＰ−ＭＯＳ４２のゲートを接続し、カット信号ＣＴ用の信号線８にＰ−ＭＯＳ４１のゲートを接続したものである。
【００４５】
本実施例では、通常時においては、貫通電流遮断用素子であるＰ−ＭＯＳ３，４１がオン状態、リセット用素子であるＮ−ＭＯＳ５及びＰ−ＭＯＳ４２はオフ状態である。カラムリセット時になると、前記Ｐ−ＭＯＳ３，４１がオフして電源電位ＶＤＤから接地電位ＶＳＳへの貫通パスを遮断した後、Ｎ−ＭＯＳ５及びＰ−ＭＯＳ４２をオンして、ノードＮ１を“Ｌ”レベルに、ノードＮ２を“Ｈ”レベルに設定して、セル１のデータを“０”にリセットする。従って、上記第１実施例と同様の効果を得ることができる。
【００４６】
図５は、本発明の半導体記憶装置の第３実施例に係るキャッシュメモリの要部のセルを示す回路図であり、図１と共通の要素には同一の符号が付されている。
【００４７】
本実施例は、前記条件（２）に該当し、上記図１に示す回路において、リセット信号ＲＥ用の信号線７とこれに接続されたリセット用素子であるＮ−ＭＯＳ５とを除去し、反転リセット信号ＲＥ（バー）用の信号線をビット線方向に設け、電源電位ＶＤＤとノードＮ２との間にＰ−ＭＯＳ１１に並列接続したリセット用素子のＰ−ＭＯＳ５１を設けたものである。
【００４８】
本実施例では、通常時においては、貫通電流遮断用素子であるＰ−ＭＯＳ３及びＮ−ＭＯＳ１３がオン状態、リセット用素子であるＰ−ＭＯＳ５１はオフ状態である。カラムリセット時になると、前記Ｐ−ＭＯＳ３及びＮ−ＭＯＳ１３がオフして電源電位ＶＤＤから接地電位ＶＳＳへの貫通パスを遮断した後、Ｐ−ＭＯＳ５１をオンして、ノードＮ２を“Ｈ”レベルに、ノードＮ１を“Ｌ”レベルに設定して、セル１のデータを“０”にリセットする。従って、上記第１実施例と同様の効果を得ることができる。
【００４９】
【発明の効果】
以上詳細に説明したように第１の発明によれば、カラムリセットを短時間、且つ低消費電力で行うことが可能となる。
【００５０】
第２の発明によれば、複数のワード線を非選択としたままで特定のセルのカラムリセットを一括して行うことができ、しかもカラムリセット時に特定のセル内の貫通電流が遮断されるので、カラムリセットを短時間、且つより低消費電力で行うことが可能となる。
第３の発明によれば、カラムリセット時における特定のセル内の貫通電流をより確実に遮断することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１実施例に係るキャッシュメモリの要部のセルを示す回路図である。
【図２】第１実施例におけるカラムリセット時の動作タイミングチャートである。
【図３】有効ビット用セル中のフリップフロップを示す図である。
【図４】本発明の半導体記憶装置の第２実施例に係るキャッシュメモリの要部のセルを示す回路図である。
【図５】本発明の半導体記憶装置の第３実施例に係るキャッシュメモリの要部のセルを示す回路図であ
【図６】従来のキャッシュメモリのデータ格納部を示す図である。
【符号の説明】
１  セル
２，１０  トランスファゲート（Ｎ−ＭＯＳ）
３，４１  Ｐ−ＭＯＳ（貫通電流遮断用素子）
５  Ｎ−ＭＯＳ（リセット用素子）
７  リセット信号ＲＥ用の信号線
８  カット信号ＣＴ用の信号線
９  反転カット信号ＣＴ（バー）用の信号線
１３  Ｎ−ＭＯＳ（貫通電流遮断用素子）
４２，５１  Ｐ−ＭＯＳ（リセット用素子）
１０２−１  ワード線
１０３−１，１０３（バー）−１  ビット線対
Ｎ１，Ｎ２  ノード
ＲＥ  リセット信号
ＣＴ  カット信号
【図１】
0003544714.tif 000002
【図２】
0003544714.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003544714.tif 000007