(57)【特許請求の範囲】
【請求項１】
正の温度補償係数を有する第１の電流源と、
負の温度補償係数を有する第２の電流源と、
前記第１の電流源に接続された第１の電流セレクタであって、２つのトランジスタから成り、第１のトランジスタが可変制御電圧に接続され、第２のトランジスタが基準電圧に接続されている、電流セレクタと、
前記第２の電流源に接続された第２の電流セレクタであって、２つのトランジスタから成り、第１のトランジスタが可変制御電圧に接続され、第２のトランジスタが基準電圧に接続されている、電流セレクタと、
前記可変制御電圧と前記基準電圧との差に依存して、前記第１の電流セレクタと第２の電流セレクタからの電流を加えた混合電流を出力する手段とを含む、定電流源回路。
【請求項２】
前記トランジスタが、ｐｎｐバイポーラ・トランジスタ、ｐチャネル・エンハンスメントＭＯＳＦＥＴ、ｐチャネル・デプレッションＭＯＳＦＥＴ、ＧＡＳＦＥＴ、およびＪＦＥＴから成るグループから選択された、請求項１に記載の定電流源回路。
【請求項３】
前記トランジスタが、ｎｐｎバイポーラ・トランジスタ、ｎチャネル・エンハンスメントＭＯＳＦＥＴ、ｎチャネル・デプレッションＭＯＳＦＥＴ、ＧＡＳＦＥＴ、およびＪＦＥＴから成るグループから選択された、請求項１に記載の定電流源回路。
【請求項４】
前記可変制御電圧が上昇するにつれて、温度を基準にした前記出力電流の偏導関数が大きくなる、請求項１〜３のいずれか１項に記載の定電流源回路。
【請求項５】
前記可変制御電圧が下降するにつれて、温度を基準にした前記出力電流の偏導関数が小さくなる、請求項１〜３のいずれか１項に記載の定電流源回路。
【請求項６】
第１のバイアス電圧を発生するように正の温度補償係数を有する第１の電流源と、
第２のバイアス電圧を発生するように負の温度補償係数を有する第２の電流源と、
前記第１のバイアス電圧に接続された少なくとも１つの第１のトランジスタと、
前記第２のバイアス電圧に接続された少なくとも１つの第２のトランジスタと、
前記第１のトランジスタに接続され、前記第１のトランジスタが正の温度補償係数を有する電流を伝導することができるようにする第１のプログラム可能イネーブル・スイッチと、
前記第２のトランジスタに接続され、前記第２のトランジスタが負の温度補償係数を有する電流を伝導することができるようにする第２のプログラム可能イネーブル・スイッチと、
電流を伝導することができるようにされたトランジスタからの電流を結合する出力電流とを含む定電流源回路。
【請求項７】
前記第１のプログラム可能イネーブル・スイッチと前記第２のプログラム可能イネーブル・スイッチとの間にあり、前記第１のプログラム可能イネーブル・スイッチと前記第２のプログラム可能イネーブル・スイッチを結合するインバータをさらに含み、
それによって一度に前記第１と第２のトランジスタのいずれか一方のみがオンになるように、前記第１のトランジスタと前記第２のトランジスタが同じ物理寸法を有する、請求項６に記載の定電流源回路。
【請求項８】
前記第１のトランジスタおよび前記第１のプログラム可能イネーブル・スイッチと、前記第２のトランジスタおよび前記第２のプログラム可能イネーブル・スイッチが統合相補ユニット・セルとして構成された、請求項６に記載の定電流源回路。
【請求項９】
第１のバイアス電圧を発生する正の温度補償係数を有する第１の電流源と、
第２のバイアス電圧を発生する負の温度補償係数を有する第２の電流源と、
前記第１のバイアス電圧に接続されたｎ個（ｎ≧１）のトランジスタと、前記ｎ個のトランジスタの夫々に接続され、前記ｎ個のトランジスタの夫々が正の温度補償係数を有する電流を伝導することができるようにするｎ個のプログラム可能イネーブル・スイッチとを含む、第１のｎビット・ディジタル−アナログ変換器と、
前記第２のバイアス電圧に接続されたｍ個（ｍ≧１）のトランジスタと、前記ｍ個のトランジスタの夫々に接続され、前記ｍ個のトランジスタの夫々が負の温度補償係数を有する電流を伝導することができるようにするｍ個のプログラム可能イネーブル・スイッチとを含む、第２のｍビット・ディジタル−アナログ変換器と、
前記第１のｎビット・ディジタル−アナログ変換器に接続された少なくともｎ本の第１のプログラム可能イネーブル線と、
前記第２のｍビット・ディジタル−アナログ変換器に接続された少なくともｍ本の第２のプログラム可能イネーブル線と、
オンになっている前記第１および第２のプログラム可能イネーブル線の数によって決まる正味温度係数を有する、前記第１のディジタル−アナログ変換器の第１の電流出力を前記第２のディジタル−アナログ変換器の第２の電流出力に加えた混合電流を出力する手段とを含む定電流源回路。
【請求項１０】
ｎ＝ｍであり、前記第１のｎビット・ディジタル−アナログ変換器および前記第２のｍビット・ディジタル−アナログ変換器が、共通中心配置構成の下記個数の
【数１】
0003549094.tif 000004
統合相補ユニット・セルであって、前記第１のトランジスタ１個および前記第１のプログラム可能イネーブル・スイッチ１個と、前記第２のトランジスタ１個および前記第２のプログラム可能イネーブル・スイッチ１個から構成された、ユニット・セル
を含む、請求項９に記載の定電流源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般には電子回路の温度補償に関し、より詳細には、定電流を供給して負荷のパフォーマンスを安定させるために選択可能な温度係数を有する回路に関する。負荷は、温度の影響を受ける垂直キャビティ面発光レーザ（ＶＣＳＥＬ）の並列アレイなどの光電子回路とすることができる。
【０００２】
【従来の技術】
電子回路が熱エネルギーを発生し、それによって回路の温度が上がり、回路のパフォーマンスに影響を与えることはよく知られている。たとえば、電流源および電流ミラーの出力が温度と共に変化する。このような電流源のうちの１つの出力電流はさらに、電流源以外の集積回路またはチップ上に配置された負荷を駆動したりバイアスさせたりすることがあり、それにも温度の変化に対する予測不能な反応または未知の反応がある場合がある。予測不能または未知の温度係数を有するこのようなオフ・チップ負荷は、光キャビティの方向に平行な光を発する半導体レーザである垂直キャビティ面発光レーザ（ＶＣＳＥＬ）である。
【０００３】
ＶＣＳＥＬは、産業用として十分な、または一貫した特性評価がなされておらず、製造工程も一定していないため、ＶＣＳＥＬにおける必要バイアス電流の予測は困難であった。ＶＣＳＥＬ電流をオフ／オンするのではなく、電流を発光しきい値電流のすぐ上のレベルと最大光パワーが放出されるレベルとの間で変調した場合、ＶＣＳＥＬはより高い周波数で動作することが知られている。また、発光しきい値電流と、ＶＣＳＥＬの最大光パワーを決定する微分量子効率は両方とも、温度と共にドリフトすることも知られている。したがって、しきい値電流とＶＣＳＥＬの最大放出のための電流のいずれか一方または両方の温度変動を補償することができる電流を供給する調整可能手段が必要である。
【０００４】
定電流源またはミラーの温度変動を補償するために、バンドギャップ基準を使用してゼロ温度係数を得ることができる。また、負の温度係数または正の温度係数を有する定電流源を補償のために使用することもできる。この３つの場合のいずれでも、半導体デバイスの寸法、すなわちエミッタ幅、抵抗値、またはＭＯＳＦＥＴデバイス寸法を選定することによって、温度係数が設定され、回路が製造された後は、温度係数を変更することができない。さらに、これらの方法のいずれも、負荷における温度係数の変化を補償することができない。負荷を抑制して、温度変動と共に変化するパフォーマンスを制御する周知の技法は、負荷を駆動する電流源にフィードバックを供給することである。たとえば、ＶＣＳＥＬの光出力を監視し、光パワーが調整を必要とする場合、ＶＣＳＥＬを駆動する電流を必要に応じて増減して、一定の光出力を維持することができる。ＶＣＳＥＬまたはその他の光デバイスを平行光伝送のために配置する場合、各光デバイスの出力を監視するのは実行不可能である。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、温度効果を補償する調整可能温度係数範囲を有する定電流源のアナログ版およびディジタル版を提供することである。温度係数の範囲は、定温度反応を含む正の値から負の値までとすることができる。温度補償された電流出力を使用して並列負荷を駆動することができる。
【０００６】
【課題を解決するための手段】
したがって、電流源が第１のバイアス電圧を発生する正の温度補償係数を有する第１の電流源と、第２のバイアス電圧を発生する負の温度補償係数を有する第２の電流源と、第１のバイアス電圧に接続された第１の電流セレクタと、第２のバイアス電圧に接続された第２の電流セレクタと、第１の電流セレクタと第２の電流セレクタからの電流を選択的に結合することから得られる出力電流とを含む、定電流源回路を提供する。第１と第２の各電流セレクタは、２つのトランジスタを含むことができ、一方のトランジスタは可変制御電圧に接続され、第２のトランジスタは基準電圧に接続される。これらのトランジスタはｐｎｐバイポーラ・トランジスタ、ｎｐｎバイポーラ・トランジスタ、ｐチャネル・エンハンスメントＭＯＳＦＥＴ、ｎチャネル・エンハンスメントＭＯＳＦＥＴ、ｐチャネル・デプレッションＭＯＳＦＥＴ、ｎチャネル・デプレッションＭＯＳＦＥＴ、ＧＡＳＦＥＴ、またはＪＦＥＴとすることができる。一実施形態では、可変制御電圧が上昇すると、温度を基準にした出力電流の偏導関数が小さくなる。本発明の他の実施形態では、可変制御電圧が低下すると、温度を基準にした出力電流の偏導関数が大きくなる。本発明の他の実施形態は、可変制御電圧が上昇すると、温度を基準にした出力電流の偏導関数が大きくなる。本発明の他の実施形態は、可変制御電圧が低下すると温度を基準にした出力電流の偏導関数が小さくなる。
【０００７】
本発明はさらに、第１のバイアス電圧を発生する正の温度補償係数を有する第１の電流源と、第２のバイアス電圧を発生する負の温度補償係数を有する第２の電流源と、第１のバイアス電圧に接続された少なくとも１つの第１のトランジスタと、第２のバイアス電圧に接続された少なくとも１つの第２のトランジスタとを含む定電流源回路で実施される。この回路は、第１のトランジスタに接続され、第１のトランジスタが正の温度補償係数を有する電流を伝導することができるようにする第１のプログラム可能イネーブル・スイッチと、第２のトランジスタに接続され、第２のトランジスタが負の温度補償係数を有する電流を伝導することができるようにする第２のプログラム可能イネーブル・スイッチとをさらに含み、それによって出力電流が、電流を伝導可能にされた各トランジスタからの結合電流になるようにする。第１のプログラム可能イネーブル・スイッチと第２のプログラム可能イネーブル・スイッチとの間に、両スイッチを接続するインバータを設けることができ、第１のトランジスタと第２のトランジスタが同じ物理的寸法を有することができ、それによって一度に第１と第２のトランジスタのいずれか一方のみがオンになるようにする。第１のトランジスタおよび第１のプログラム可能イネーブル・スイッチと、第２のトランジスタおよび第２のプログラム可能イネーブル・スイッチとは、１つの統合相補ユニット・セルとして構成することができる。
【０００８】
正の温度補償係数を有する第１の電流源に電気的に接続された第１のｎビット（ただしｎ≧１）ディジタル−アナログ変換器と、負の温度補償係数を有する第２の電流源に電気的に接続された第２のｍビット（ただしｍ≧１）ディジタル−アナログ変換器とを含む定電流源回路の一実施形態が提供される。この実施形態の定電流源回路は、第１のｎビット・ディジタル−アナログ変換器に接続された少なくともｎ本の第１のプログラム可能イネーブル線と、第２のｍビット・ディジタル−アナログ変換器に接続された少なくともｍ本のプログラム可能イネーブル線とをさらに含み、それによって第１のディジタル−アナログ変換器の第１の電流出力の混合出力が、オンになっている第１および第２のプログラム可能イネーブル線の数によって決まる正味温度係数を有する第２のディジタル−アナログ変換器の第２の電流出力に加えられる。ｎ＝ｍの場合、第１のｎビット・ディジタル−アナログ変換器と第２のｍビット・ディジタル−アナログ変換器は、共通中心構成の
【数２】
0003549094.tif 000002
統合相補ユニット・セルをさらに含むことができる。
【０００９】
正の温度係数を有する第１のバイアス電圧を発生する手段と、負の温度係数を有する第２のバイアス電圧を発生する手段と、前記第１のバイアス電圧に応答して正の温度係数を有する第１の電流を発生する第１の電流発生手段と、前記第２のバイアス電圧に応答して負の温度係数を有する第２の電流を発生する第２の電流発生手段と、変動する量の前記第１の電流と前記第２の電流とを選択的に加えることによって混合電流を出力する手段とを含む定電流源回路も提供される。第１の電流発生手段は、第１のトランジスタのゲートが調整可能制御電圧に接続され、第１のトランジスタのドレインが出力に接続され、第２のトランジスタのゲートがバンドギャップ基準電圧に接続され、第２のトランジスタのドレインが接地に接続された、２つのトランジスタを含むことができ、第２の電流発生手段は、２つの追加のトランジスタを含み、第３のトランジスタのゲートが調整可能制御電圧に接続され、第３のトランジスタのドレインが接地に接続され、第４のトランジスタのゲートがバンドギャップ基準電圧に接続され、第４のトランジスタのドレインが出力に接続されている。出力手段は、バンドギャップ基準電圧と調整可能制御電圧との差に応じて、第１のトランジスタと前記第４のトランジスタの出力とを加える。第１の電流発生手段は、第１のｎビット・ディジタル−アナログ変換器を含むことができ、第２の電流発生手段は第２のｍビット・ディジタル−アナログ変換器を含むことができ、出力手段は、第１のディジタル−アナログ変換器のｎビットのうちのいずれかを第１の出力電流を出力するように選択的にイネーブルにする手段と第２のディジタル−アナログ変換器のｍビットのいずれかを第２の出力電流を出力するように選択的にイネーブルにする手段とを含むことができる。この実施形態は、第１の出力電流と第２の出力電流とを加える手段も含む。第１のディジタル−アナログ変換器のｎビットは、ｎ＝ｍの場合に前記第２のディジタル−アナログ変換器のｍビットと相補的にすることができ、第１のディジタル−アナログ変換器のｎビットを選択的にイネーブルにする手段は、第２のディジタル−アナログ変換器のｍビットを選択的にイネーブルにする手段との間に相互接続されたスイッチング手段をさらに含むことができ、第１のディジタル−アナログ変換器のｎビットのうちの１ビットがオンのときに第２のディジタル−アナログ変換器のｍビットのうちの相補的１ビットがオフになる。
【００１０】
【発明の実施の形態】
プログラム可能定電流源回路は、正の温度係数を有する電流源からの電流を負の温度係数を有する第２の電流源からの電流と調整可能な比率で混合する。その後、出力電流は負荷に供給され、温度変化の結果生じる負荷の最適パフォーマンスに満たないパフォーマンスを補償する。図１および図２は、本発明の原理により製作され、使用される定電流源回路のブロック図である。２つの電流源１２０および１３０が設けられている。第１の電流源１２０は、負の温度係数を有し、温度が上昇すると電流源１２０から供給される電流の量が減少するようになっている。電流源１２０からの出力電流は、温度が上昇すると、たとえば、摂氏１度ごとに−１．３パーセントの割合で減少する。第２の電流源１３０は、電流源１３０の温度が上昇すると電流が増える正の電流源を有する。温度が上昇すると電流源１３０からの出力電流は、たとえば、摂氏１度ごとに＋１．３パーセントの割合で増える。各電流源からの電流は、ミキサ１００に入力され、ミキサ１００は可変電圧１１０によって制御されて各電流源１２０、１３０からの電流を所望の比率で混合し、出力電流１４０を出力する。
【００１１】
電流源１２０、１３０は、電流発生器または電流ミラーとすることができる。本発明のある種の実施形態では、電流源１２０、１３０は整合していること、すなわち２つの電流源は、大きさは同じだが異符号の係数を出力可能であることが好ましいが、必ずしも整合させる必要はない。実際には、一方の電流源が他方の電流源よりより大きい電流を出力したり、より大きな温度係数を有したりする応用分野も本発明の範囲に含まれるものと企図される。たとえば、２つの電流源は、同じ大きさの温度係数を有する必要はなく、異なっていてもよい。たとえば、電流源１３０からの出力電流は摂氏１度につき＋１パーセントであるのに対して、電流源１２０からの出力電流は摂氏１度につき−１．５パーセントとすることもできる。
【００１２】
本発明のアナログ実施形態およびディジタル実施形態を企図し、提示する。図１は、ミキサ１００がｐｎｐバイポーラまたはｐチャネル・エンハンスメントＭＯＳＦＥＴ半導体デバイスで形成されている構成であり、図２は、ｎｐｎバイポーラ・デバイスまたはｎチャネル・エンハンスメントＭＯＳＦＥＴ半導体デバイスで形成された回路構成要素を示す。これらの構成要素は、デプレッションＭＯＳＦＥＴ、ＧＡＳＦＥＴ、ＪＦＥＴなど他の電子材料で形成することもでき、真空管またはどのような制御可能電流源でも、本発明の原理により機能するものと企図される。
【００１３】
図３および図４に、本発明のディジタル実施形態のブロック図を示す。それぞれ負および正の温度係数を有する２つの電流源２２０および２３０が、定電流源回路２００に電流を供給する。定電流源回路２００は、２つ以上のディジタル−アナログ変換器（ＤＡＣ）２５０、２６０を含む。負の温度係数を有する電流源２２０はディジタル−アナログ変換器２５０に接続され、ディジタル−アナログ変換器２５０から出力される電流の量はｎビット・ディジタル制御信号線２１０−によって決定される。同様に、正の温度係数を有する電流源２３０は、ｍビット・ディジタル制御信号線２１０＋を有するディジタル−アナログ変換器２６０に接続されており、典型的にはｍ＝ｎであるが、必ずしもそうである必要はない。ディジタル−アナログ変換器２５０および２６０からの出力は、ディジタル制御信号に従って結合され、図３のｎ型ＭＯＳＦＥＴ２４０または図４のＰ型ＭＯＳＦＥＴを介して出力される。ディジタル−アナログ変換器２５０および２６０とディジタル制御信号線２１０−および２１０＋が相補的または反転された一実施形態が提供されるが、これらは必ずしもそうである必要はないものと企図される。
【００１４】
図５は、本発明の一実施形態のアナログ回路構成をより詳細に示す図である。電流源３３０は、温度の上昇と共に電流の大きさが、好ましくは線形またはその他の適切に特徴づけられた仕方で増大する、正の温度係数を有する。電流源３２０は、負の温度係数を有し、温度の低下と共に電流の大きさが、やはり好ましくは線形またはその他の適切に特徴づけられた仕方で増大する。２つの電流源３２０および３３０からの電流の混合は、ミキサ差動対３００を使用して行う。ｐ型ＭＯＳＦＥＴ  Ｐ１、Ｐ２、Ｐ３、およびＰ４のソースが、それぞれ抵抗器Ｒ１、Ｒ２、Ｒ３、およびＲ４を介して、たとえば３．３ボルト程度の動作電圧Ｖｄｄに接続されている。この場合も、トランジスタの寸法は、異なる応用分野に必要な電流および電圧の値に合わせて調整することができる。正の温度係数を有する電流源３３０にはＰ１が接続され、その電流がＰ２にミラーリングされる。Ｐ２の出力は、ｐ型ＭＯＳＦＥＴ  Ｐ５とＰ６の間で分割される。負の温度係数を有する電流源３２０には、Ｐ４が電気的に接続され、その電流がＰ３にミラーリングされる。Ｐ３の出力は、ｐ型ＭＯＳＦＥＴ  Ｐ７とＰ８の間で分割される。Ｐ５およびＰ７のゲートは基準電圧Ｖｒｅｆに接続されている。基準電圧Ｖｒｅｆは、供給電圧および温度から独立したバンドギャップまたはその他の安定電圧源である。Ｐ６およびＰ８のゲートは可変制御電圧３１０に接続されている。可変制御電圧３１０は、出力３４０に結合されるＰ６およびＰ７の電流出力の比率を判断することによって総出力電流の温度係数を選択するように可変制御信号を供給する。Ｐ５およびＰ８の電流出力は接地される。
【００１５】
図５に示す本発明の実施形態からの出力電流３４０は、基準電圧３７０と可変制御電圧３１０との差に依存する。可変制御電圧３１０が上昇すると、Ｐ５、Ｐ６、Ｐ７、およびＰ８のデバイス比率に関係なく、温度を基準にした出力電流３４０の偏導関数が小さくなる。可変制御電圧３１０が低下すると、Ｐ５、Ｐ６、Ｐ７、およびＰ８のデバイス比率に関係なく、温度を基準にした出力電流３４０の偏導関数が大きくなる。電流源３２０および３３０の等しい大きさで異符号の温度係数を仮定し、Ｐ５、Ｐ６、Ｐ７、およびＰ８のＷ／Ｌが等しいと仮定すると、制御電圧３１０が基準電圧３８０より低い場合、出力電流３４０は正の温度係数を有することになる。可変制御電圧３１０が基準電圧３７０より高い場合、出力電流３４０は負の温度係数を有する。正の温度係数を有する電流は正温度電流源３３０から得られる。その電流ミラーＰ２から、電流がＰ５とＰ６の間、第１の電流セレクタで分割される。可変制御電圧３１０はＰ６のゲートに接続され、安定基準電圧３７０がＰ５のゲートを制御する。したがって、基準電圧３７０が可変制御電圧３１０より高い場合、Ｐ６からの電流は接地されたＰ５の電流出力よりも高い。同様に、負温度係数電流源３２０からの電流は、そのＰ３にミラーリングされ、Ｐ７とＰ８の間、第２の電流セレクタで等分される。基準電圧３７０がより高い場合、より多くの電流がＰ８を流れ、接地される。Ｐ６とＰ７からの電流の結合時、一致する値を仮定すると、Ｐ６の出力はＰ７の出力より大きく、したがって出力電流３４０は正の温度係数を有することになる。
【００１６】
可変制御電圧３１０が基準電圧３７０よりも高い場合、Ｐ５を流れる電流はＰ６を流れる電流よりも大きいが、Ｐ５は接地され、したがって、出力電流の唯一の電流源はＰ６を流れる電流である。同様に、Ｐ７を流れる電流はＰ８を流れる電流よりも大きいが、Ｐ８は接地される。結合時、Ｐ７を流れる電流は、Ｐ６を流れる電流よりも大きい。したがって、可変制御電圧３１０が基準電圧３７０よりも高い場合、負の温度係数を有する電流がより多くなる。
【００１７】
ＭＯＳＦＥＴと電流源がすべて整合する場合、可変制御電圧３１０が下がると、Ｐ５およびＰ７がオフになり、Ｐ６は正の温度係数を有するすべての電流を有し、Ｐ８は負の温度係数を有するすべての電流を有する。しかし、Ｐ８は接地されるため、出力電流３４０はＰ６のみから得られる。同様に、可変制御電圧３１０が上昇すると、Ｐ６とＰ８がオフになり、Ｐ５は接地されるため、負の温度係数を有する電流はＰ７からのみ得られる。Ｐ５、Ｐ６、Ｐ７、およびＰ８のＷ／Ｌが等しく、電流源３２０と３３０が大きさは同じで異符号の温度係数を有する場合、可変制御電圧３１０が基準電圧３７０と等しいときには、Ｐ６とＰ７を通って同じ量の電流が出力され、温度補償は行われない。
【００１８】
図６および図７は、本発明の原理によるディジタル回路を示す図４の詳細図である。正および負の温度係数を有する電流源がそれぞれ４３０および４２０として図示されている。負の温度係数を有する電流源４２０には、トランジスタ４２５および４２６が接続されている。同様に、正の温度係数を有する電流源４３０には、トランジスタ４３５および４３６が接続されている。ｎ型ＭＯＳＦＥＴ（以下ＮＦＥＴと呼ぶ）４２５、４２６、４３５、および４３６は、入力電流から必要なバイアス電圧を生じさせ、このバイアス電圧が非スイッチング・トランジスタに接続される。ＮＦＥＴ４２５には、電流ディジタル−アナログ変換器（ＤＡＣ）４５０が接続され、ＮＦＥＴ４３５には相補ディジタル−アナログ変換器４６０が接続されている。電流ディジタル−アナログ変換器４５０は、４５１およびそれに対応するスイッチ４５２と、４５３、４５５、４５７およびそれぞれのＮＦＥＴスイッチ４５４、４５６、４８５として図示されている複数のＮＦＥＴを有する。Ｗ／Ｌの幅対長さ比を有するＦＥＴ４５１は、スイッチ４５２、インバータ４１２、およびスイッチ４６２を介して、同じ幅対長さ比Ｗ／Ｌを有する対応する相補ＮＦＥＴ４６１と整合され、接続されている。同様に、ディジタル−アナログ変換器４５０内の各ＮＦＥＴ４５３、４５５、４５７は、対応するそれぞれのスイッチ４５４および４６４，４５６および４６６、４５８および４６８と、それぞれのインバータ４１４、４１６、４１８を介して、ディジタル−アナログ変換器４６０内の一致するそれぞれの相補ＮＦＥＴ４６３、４６５、４６７に接続されている。入力ビット４１１、４１３、４１５、４１７によって、対応するそれぞれのＮＦＥＴ４５２または４６２、４５４または４６４、４５６または４６６、および４５８または４６８がオンかオフかが決まる。入力ビット４１１が高（ｈｉｇｈ）の場合、スイッチ４６２のゲートは高であり、４６１がオンになる。インバータ４１２が、スイッチ４５２のゲートを低（ｌｏｗ）にし、それによってＮＦＥＴ４５１がオフになる。したがって、インバータ４１２、４１４、４１６、４１８が図のように配置されていることによって、一方のディジタル−アナログ変換器４５０内のＮＦＥＴ４１５、４５３、４５５、４５７がオンの場合、他方のディジタル−アナログ変換器４６０内の相補ＮＦＥＴ（４６１、４６３、４６５、４６７）がオフになる。スイッチと導通ＮＦＥＴの特定の組合せをイネーブルにするディジタル信号を入力することによって、スイッチ温度係数の離散的変化を選択することができる。
【００１９】
図６および図７のディジタル−アナログ変換器４５０、４６０は、ＮＦＥＴ４５１が値Ｗ／Ｌを有し、ＮＦＥＴ４５３が値２Ｗ／Ｌを有し、ＮＦＥＴ４５５が値４Ｗ／Ｌを有し、以下、値ｎＷ／Ｌ（ｎは２の整数乗）を有するＮＦＥＴ４５７まで同様に、二進重み付けされる。５ビットまたは６ビット二進重み付きディジタル−アナログ変換器が、ＶＣＳＥＬの温度に対する反応の制御を含めて、ほとんどのディジタル用途にとって十分な温度係数の制御を実現することが判明している。異なる温度係数範囲の場合、電気または電子機械システムおよび装置の温度ドリフトの調整、温度ドリフトの検知または温度効果を補正するように設計されるセンサの調整または設計などの用途におけるディジタル制御には、より多くのビットを使用すればより高精度の調整を達成することができる。
【００２０】
６ビット二進重み付き方式を使用すると、ＮＦＥＴ４５１および４６１とそれに対応するスイッチ４５２および４６２は値Ｗ／Ｌを有し、ＮＦＥＴ４５３および４６３とそれに対応するスイッチ４５４および４６４は値２Ｗ／Ｌを有し、ＮＦＥＴ４５５および４５６とそれに対応するスイッチ４５６および４６６は値４Ｗ／Ｌを有し、以下、値３２Ｗ／Ｌを有するＮＦＥＴ４５７および４５６とそれに対応するスイッチ４５８および４６８まで続く。二進重み付けに加えて、非重み付け、単純加法重み付け、または指数または対数重み付けなど、トランジスタの値間の他の関係方式も本発明の範囲に含まれるものと企図される。たとえば、ＮＦＥＴ４５１および４６１は値Ｗ／Ｌを有し、ＮＦＥＴ４５３および４６３は値２Ｗ／Ｌを有し、ＮＦＥＴ４５５および４６５は値３Ｗ／Ｌを有するというようにすることもできる。二進重み付きＮＦＥＴによって、温度係数の離散的変化が可能になると同時に、スイッチ、ディジタル・カウンタ、またはコンピュータによる予測可能な制御が実現される。
【００２１】
図８は、図５のアナログ定電流源回路からの出力電流の温度係数の族を示す扇状図である。図８には、アナログ定電流源回路とその温度係数範囲が示されている。図５のアナログ定電流源回路上の制御電圧３１０を変化させると、出力電流は、Ｉｎｅｇで示す線とＩｐｏｓで示す線との間の領域内のいずれかの温度係数を有する。
【００２２】
定電流源回路のアナログ版とディジタル版の両方にとって重要な結果は、総電流の大きさが変化せず、変化するのは電流に付随する温度係数であることである。たとえば、出力電流によって駆動される負荷がＶＣＳＥＬであり、ＶＣＳＥＬの光パワー出力が負の光パワー温度係数を有する場合、光パワー出力は定電流での温度の上昇につれて低下する。ある温度範囲にわたって一定した光出力パワーを維持するには、正の温度係数を有する電流源からの追加の電流によって、負の温度係数を持つＶＣＳＥＬを補償する必要がある。ＶＣＳＥＬの温度係数と電流源温度係数の大きさが一致するが異符号である場合、負荷に定直流バイアス電力を供給する。本明細書に記載の定電流源回路では、さらに、ＶＣＳＥＬなどの被駆動負荷の温度係数が仕様外れになったり、時の経過と共に変化した場合、または異なる供給業者を使用する場合、入力を変化させることによってドライバの新しい温度係数を選択することができる。
【００２３】
図９は、本発明の図６および図７による５ビット二進重み付き定電流源回路の出力電流と温度との関係のグラフを示す扇状図である。したがって、図６および図７と図９を参照すると、５つの入力ビット４１１、４１３、４１５．．．４１７すべてへの入力が論理高の場合、正温度係数ディジタル−アナログ変換器４６０内のすべてのＮＦＥＴがオンになる。この場合、出力電流４４０は、図９で１１１１１で示されている線上の温度係数を有する。同様に、５つの入力ビット４１１、４１３、４１５．．．４１７すべてへの入力が論理低の場合、正温度係数ディジタル−アナログ変換器４６０内のすべてのＮＦＥＴがオフになり、負温度係数ディジタル−アナログ変換器４５０内のすべてのＮＦＥＴがオンになる。この場合、出力電流４４０は、０００００で示されている線上の負の温度係数を有する。特定のビット線をイネーブルにするようにディジタル信号を入力することによって、図９に示すようにこの２つの値の間の離散的刻みが可能である。ディジタル入力信号が１１１１１と０００００の間にある場合、選択されたイネーブル・ビット線に応じて、指定された所望の比率の混合電流が出力される。
【００２４】
図６および図７の定電流源回路において、ディジタル−アナログ変換器４５０はディジタル−アナログ変換器４６０に対して相補的である。この定電流源回路の相補的性質によっていくつかの利点が得られるが、この定電流源回路は相補的ディジタル−アナログ変換器を有する必要はない。他方、整合された相補的ディジタル−アナログ変換器を有する定電流源回路は、実現がより容易である。温度係数は、ディジタル−アナログ変換器の混合比率を変えることによって、ＩｎｅｇからＩｐｏｓまでのうちから選択された温度係数の離散的刻みの線形範囲全体から選択することができる。
【００２５】
さらに、一方のディジタル−アナログ変換器の相補ＮＦＥＴが、相補ディジタル−アナログ変換器内の対応するＮＦＥＴと一致する場合、より大きな利点が得られる。一方のディジタル−アナログ変換器の最下位ビットがオフのとき、相補ディジタル−アナログ変換器の最下位ビットがオンになる。温度係数設定値の単調性と、等しい温度係数刻みサイズを保証するために、隣接する制御入力の組合せ間で、オフにされる出力電流の大きさはオンにされる電流の大きさと一致しなければならない。ディジタル−アナログ変換器の単調性は、分解能、すなわちビット数の増大とともに達成がより困難になるが、多くの統計的分散を平均することによって、単一偏差の影響が最小限になる。たとえば、ディジタル−アナログ変換器では、上位ビットは並列接続されたいくつかの供給源とスイッチを有し、それによって１つのユニット・セルの許容差が下がった場合にその隣のセルが上昇して補償する統計的可能性があるようにする。２つのディジタル−アナログ変換器の相補ビットを、空間的に近接させて機械的および電気的に構成し、別々の構成要素の工程偏差の影響を減らすことができる。たとえば、２つのディジタル−アナログ変換器を同じ向きで各変換器が１００μｍ×１００μｍの面積を占める有効相対距離に分離したとすれば、相補ユニット・セルは少なくとも１００μｍ離れることになる。これらの相補ＮＦＥＴを同じユニット・セル内で互いに空間的に近接させた場合、相補ビットは、１桁より近くてより良好な整合が保証される。
【００２６】
別々の半導体ロットの製造中に発生する工程変動を大幅に低減することによって整合を実現するためと、温度係数刻みサイズの単調性を強化するために、図６および図７の整合ディジタル−アナログ変換器の電流源およびスイッチを、図１０に示す統合相補ユニット・セル７００で実施することができる。工程変動および製造変動の結果生じるトランジスタの個々の差違が最小限になり、したがって、独自の「統合相補ユニット・セルと、ユニット・セル内のスイッチの組合せとによって単調性が強化される。各統合相補セル７００は、４つのトランジスタを有し、このトランジスタはこの実施形態ではｎチャネル・エンハンスメントＭＯＳＦＥＴ（ＮＦＥＴとも呼ぶ）であるが、相補セルは、バイポーラ・トランジスタ、デプレッションＭＯＳＦＥＴ、ＧＡＳＦＥＴ、ＪＦＥＴ、さらには真空管、または本発明の原理により機能するどのような制御可能電流源としても実施することもできる。ＮＦＥＴ７５７は、負温度係数電流源７２０によって生じるバイアス電圧に接続され、ＮＦＥＴ７６７は正温度係数電流源７３０によって生じるバイアス電圧に接続される。スイッチ７５２のドレインはＮＦＥＴ７５７のソースに接続され、ゲートはイネーブル線７７２によって制御される。スイッチ７６２のドレインはトランジスタ７６７のソースに接続され、ゲートはイネーブル線７８２によって制御される。したがって、イネーブル線７８２が高になると、スイッチ７６２がオンになり、それによってトランジスタ７６７は、正の温度係数を有する電流源のコピーである電流を出力７４０に伝導する。同様に、イネーブル線７７２が高になると、スイッチ７５２がオンになり、それによってトランジスタ７５７は負温度係数電流源のコピーを伝導する。図１０には図示されていないが、イネーブル線７７２および７８２は図７に示すようにインバータの両反対端に接続されることが好ましい。一時に相補形集積ユニットの半分だけがオンになる。各ユニット・セルは同じトランジスタ寸法を有し、それによってすべてのセル内を等しい電流が流れるようになる。電流量が等しいことによって、ディジタル入力やディジタル−アナログ変換器内の物理的な場所に関係なく各ユニット・セル電流が同じ電流を伝導するため、電力消散がディジタル−アナログ変換器全体で均等に分散されることになる。
【００２７】
図１１から図１４に、図６および図７で略図を示した定電流源回路のディジタル−アナログ変換器で使用可能な相補ユニット・セルの概念的発展図を示す。図１１から図１４は、本発明の様々な原理による３ビット・ディジタル−アナログ変換器の回路図である。図１１で、トランジスタ８６１、８６３および８６５は、正の温度係数を有する電流源によって生じるバイアス電圧８３０に接続されている。トランジスタ８６５はトランジスタ８６１の４倍の大きさであり、それによって４倍の電流がトランジスタ８６５を流れることができる。トランジスタ８６３は、トランジスタ８６１の２倍の大きさであり、２倍の電流が流れる。トランジスタ８５１、８５３、および８５５は、負の温度係数を有する電流源によって生じるバイアス電圧８２０に接続されている。トランジスタ８５５は、トランジスタ８５１の４倍の大きさであり、それによって４倍の電流がトランジスタ８５５を流れることができる。トランジスタ８５３は、トランジスタ８５１の２倍の大きさであり、２倍の電流が流れる。これらのトランジスタは、それぞれのビット線によってイネーブルにされる。ビット線８８２がイネーブルにされた場合、スイッチ８６２がオンになり、それによってトランジスタ８６１に電流が流れることができる。ビット線８８４がイネーブルにされた場合、スイッチ８６４がオンになり、トランジスタ８６３がオンになる。ビット線８８６はスイッチ８６６を制御し、スイッチ８６６はトランジスタ８６５を制御する。同様に、ビット線８６７はスイッチ８５６を制御し、スイッチ８５６はトランジスタ８５５のコンダクタンスを制御する。ビット線８７４はスイッチ８５４を制御してトランジスタ８５３をオンまたはオフにする。ビット線８７２はスイッチ８５２を制御し、スイッチ８５２はトランジスタ８５１を制御する。電流の大きさが変化しないように保証し、温度補償係数のみが変化するように保証するためには、オン状態のトランジスタの総数は一定でなければならない。したがって、温度補償係数の一方の極性を有する電流源に接続されたすべてのトランジスタについて、温度補償係数の逆の極性の電流源に接続された対応するトランジスタをオフにしなければならない。このようにして、トランジスタ８５５はトランジスタ８６５に対して相補関係にあり、トランジスタ８５３はトランジスタ８６３に対して相補関係にあり、トランジスタ８５１はトランジスタ８６１に対して相補関係にある。したがって、特定のトランジスタをオンにし、それに対応する相補トランジスタをオフにすること、すなわち、トランジスタ８５１とトランジスタ８６１のいずれか一方、トランジスタ８５３とトランジスタ８６３のいずれか一方、およびトランジスタ８５５とトランジスタ８６５のいずれか一方を、それぞれのビット線８７２または８８２、８７４または８８４、８７６または８８６によってイネーブルにされたそれぞれの対応するスイッチ８５２または８６２、８５４または８６４、８５６または８６６を介してオンにすることが好ましい。所望の温度補償係数を有する正の電流源８３０および負の電流源８２０からの電流を混合して、正の温度係数と負の温度係数の正味和を有する総電流８４０を出力する。
【００２８】
図１２に示す回路では、図１１に示す値４Ｗ／Ｌを有する単一のトランジスタ８６５が、今度は４個の同じトランジスタ８６５ａ、８６５ｂ、８６５ｃ、８６５ｄから成り、各トランジスタは値Ｗ／Ｌを有し、電流を伝導するために単一のスイッチ８６６に接続されている。同様に、値４Ｗ／Ｌを有するトランジスタ８５５は４個のトランジスタ８５５ａ、８５５ｂ、８５５ｃ、および８５５ｄから成り、各トランジスタは値Ｗ／Ｌを有し、ビット線８７６によってイネーブルされるスイッチ８５６に接続されている。トランジスタ８５３は、２つのトランジスタ８５３ａおよび８５３ｂから成り、各トランジスタはトランジスタ８５１の同じ値Ｗ／Ｌを有し、ビット線８７４によってイネーブルにされるスイッチ８５４に接続されている。トランジスタ８６３ａおよび８６３ｂは値Ｗ／Ｌを有し、ビット線８８４によってイネーブルにされる単一のスイッチング・トランジスタ８６４に接続されている。ユニット値Ｗ／Ｌを有するトランジスタ８５１は、ビット線８７２によってイネーブルにされるスイッチ８５２に接続され、それに対応する相補トランジスタ８６１は同様の値Ｗ／Ｌを有し、ビット線８８２によってイネーブルにされるスイッチ８６２に接続されている。正の温度係数を有する電流源によって生じるバイアス電圧８３０がトランジスタ８６１、８６３ａ、８６３ｂ、８６５ａ、８６５ｂ、８６５ｃ、８６５ｄに接続されている。同様に、負の温度係数を有する電流源によって生じるバイアス電圧がトランジスタ８５１、８５３ａ、８５３ｂ、８５５ａ、８５５ｂ、８５５ｃ、８５５ｄに接続されている。スイッチ８５６がオンでスイッチ８６６がオフの場合、４つのトランジスタ８５５ａ〜８５５ｄを電流が流れる。したがって、接続されているスイッチ８５２〜８６６をオンにしてトランジスタ８５１〜８６５ｄを電流が流れることができるように、どのビット線８７２〜８８６をイネーブルにするかを選択することによって、所望の温度補償係数を有する安定した電流を８４０で出力することができる。
【００２９】
図１３は、図１２のすべての機構と、さらに他の機構を有する。単一のトランジスタ・スイッチではなく、トランジスタ・スイッチ８５２、８５４、８５６、８６２、および８６６は複数ユニット・トランジスタであり、各トランジスタはユニット値Ｗ／Ｌを有する。たとえば、値４Ｗ／Ｌを有する図１１および図１２の制御スイッチ８５６は、今度は４つのトランジスタ８５６ａ、８５６ｂ、８５６ｃ、８５６ｄから成り、各トランジスタが値Ｗ／Ｌを有して合計４Ｗ／Ｌになり、各トランジスタがビット線８７６に電気的に接続されている。制御スイッチ８５６ａはトランジスタ８５５ａのコンダクタンスを制御し、スイッチ８５６ｂはトランジスタ８５５ｂを制御し、スイッチ８５６ｃはスイッチ８５５ｃを制御し、スイッチ８５６ｄはスイッチ８５５ｄを制御する。同様に、値２Ｗ／Ｌを有する図１１および図１２の制御スイッチ８５４は、今度は２つのトランジスタ８５４ａおよび８５４ｂから成り、各トランジスタが値Ｗ／Ｌを有し、ビット線８７４に接続されている。制御トランジスタ８５４ａはトランジスタ８５３ａを制御し、トランジスタスイッチ８５４ｂはトランジスタ８５３ｂをオンまたはオフにする。この電気接続と制御のパターンは、正の温度補償係数を有する電流源に接続された導電トランジスタ８６１〜８６５ｄについても繰り返される。値４Ｗ／Ｌを有する図１１および図１２の制御スイッチ８６６は、今度は４つのトランジスタ８６６ａ、８６６ｂ、８６６ｃ、および８６６ｄから成り、各トランジスタが値Ｗ／Ｌを有して合計４Ｗ／Ｌになり、各トランジスタがビット線８８６に電気的に接続されている。したがって、制御スイッチ８６６ａはトランジスタ８６５ａのコンダクタンスを制御し、スイッチ８６６ｂはトランジスタ８６５ｂを制御し、スイッチ８６６ｃはスイッチ８６５ｃを制御し、スイッチ８６６ｄはスイッチ８６５ｄを制御する。同様にして、値２Ｗ／Ｌを有する図１１および図１２の制御スイッチ８６４は今度は２つのトランジスタ８６４ａおよび８６４ｂから成り、各トランジスタは値Ｗ／Ｌを有し、ビット線８８４に接続されている。制御トランジスタ８６４ａはトランジスタ８６３ａを制御し、トランジスタ・スイッチ８６４ｂはトランジスタ８６３ｂをオンまたはオフにする。
【００３０】
最後に、図１４および図１５で、３ビット・ディジタル−アナログ変換器８１０には、図１０の統合相補ユニット・セルが組み込まれ、製造の際の統計的平均化と理想に近いパフォーマンスが得られる。すべての導電トランジスタはユニット値を有し、すべて適切な電流源に接続されている。すべての制御スイッチはもう一つのユニット値も有し、それぞれのイネーブル・ビット線に接続されている。ただ１つのスイッチと、負の温度係数を有する電流源によって生じるバイアス電圧に接続されたそれに対応するトランジスタと、正の温度係数を有する電流源によって生じるバイアス電圧に接続された整合トランジスタのための制御スイッチとの整合によって相補性が実現される。例示に過ぎないが、３ビット・ディジタル−アナログ変換器の場合、定電流源回路は７個の相補ユニット・セルを含む。各ユニット・セルのバイアス電圧入力８３０は、正温度係数電流源によって生じるバイアス電圧に接続され、各ユニット・セルのバイアス電圧入力８２０は負温度係数電流源によって生じるバイアス電圧に接続されている。値４Ｗ／Ｌを得るために、４個のユニット・セルが相互接続され、各ユニット・セルの半分にあるトランジスタは正温度係数電流源に接続され、各ユニット・セルの他の半分にあるトランジスタは負温度係数電流源に接続されている。各トランジスタはそれに対応するスイッチに接続され、各ユニット・セルの半分にある４個のスイッチすべてが同じイネーブル線に接続されている。各相補ユニット・セルの他方の半分にあるスイッチも同様にそのイネーブル線に接続されている。したがって、図１１に示すようにそれぞれのスイッチ８５６を有するトランジスタ８５５とそれぞれのスイッチ８６６を有するトランジスタ８６５など、各トランジスタが値４Ｗ／Ｌを有する２つのトランジスタが、１５図の８９５ａ、８９５ｂ、８９５ｃ、８９５ｄの４つの相補ユニット・セルによって置き換えられる。
【００３１】
図１０の統合相補ユニット・セル７００では、セルの半分はオンであり、半分はオフである。ディジタル−アナログ変換器がこれらの相補ユニット・セルから成る場合、熱は等しく放散され、したがってホット・スポットがなくなり、ユニット・セル内を流れる電流の整合が改善される。多くの相補ユニット・セルを有する定電流源回路の場合、均一な熱放散と電力消散は、相補ユニット・セルを図１６および図１７に示すような共通中心構成に配置した場合に最良になる。本質的には、２つのディジタル−アナログ変換器を、共通中心構成の複数の相補ユニット・セルに縮小する。特定の有効ビットに対応するユニット・セルの対称間隔配置によるバランスのため、パフォーマンスの向上が達成される。図１６および図１７には、６ビット・ディジタル−アナログ変換器を使用する定電流源回路を実現するために９×７マトリックスに配置された６３個の相補ユニット・セルが図示されている。マトリックスの中心には、最下位ビットに対応する、符号１が付されたユニット・セルがある。この中心から等距離の、４番目の行の相反する両端に符号２が付された２つのセルがある。符号４が付された４つのセルも、行２および６の縁部に、中心の両側に等距離に間隔をおいて配置されている。６ビット・ディジタル−アナログ変換器の最上位ビットは、３２個のユニット・セルに対応し、各ユニット・セルは中心を中心にして対称に配置され符号３２が付されている。符号Ｄ、Ｄ＿Ｔ、およびＤ＿Ｂと符号が付されたディジタル−アナログ変換器の外縁に沿ったすべてのセルは、他のセルと物理的には同じであるが、すべてオフであって出力には接続されていないダミー・セルである。ダミー・セルは、ディジタル−アナログ変換器の周縁のトランジスタ・パターン密度が内部のように等しくなるように保証する。符号Ｒが付されたセルは、ディジタル−アナログ変換器のバイアス電圧を生じさせるダイオード接続基準ユニット・セルである。図のような共通中心構成では、プログラム可能ビットがイネーブルにされたときに定電流源回路全体で熱が均等に放散される。
【００３２】
以上、本発明の様々な実施形態について説明したが、これらは例示として示したものであって限定的なものではなく、変形態様が可能であることを理解されたい。たとえば、本発明の定電流源回路を不整合にし、負の領域または正の領域の温度係数が得られるようにして、その場合、ゼロ温度係数では一致制御入力がそれらの範囲の中間にくる必要がないようにすることもできる。ディジタル版の場合、ディジタル−アナログ変換器を整合させず、５０／５０パーセントの混合を選定した場合、６ビット・ディジタル−アナログ変換器では、０度温度係数制御入力は二進入力０１１１１１と１０００００の間にすることができる。これは、一致制御入力を使用し、５０／５０の混合を選択し、一方のディジタル−アナログ変換器が他方のディジタル−アナログ変換器から整合されず、それによって、個々の出力電流の大きさが最終出力で異なる重みを有するようにした場合には当てはまらない。この場合、０度温度係数制御入力は、二進００００００と１１１１１１の中間の２つの設定値である０１１１１１と１０００００の間にはならない。
【００３３】
制御入力が一致しない場合、ディジタル−アナログ変換器が整合し、電流入力の大きさが等しく逆の温度反応を有する場合であっても、一致制御入力で不可能な他の混合が可能である。上述の６ビット制御の例では、０／３１、１／３１、２／２９、３／２８、４／２７．．．２７／４、２８／３、２９／２、３０／１、３１／０の３１個の混合比を選択することができる。ディジタル制御入力が相補的に駆動されない場合、電流なしで０／０の混合、５０パーセントの混合で１／１、または前者の組合せの大きさの３１倍の３１／３１が可能である。したがって、本発明の範囲は、上述の実施例のいずれにも限定されず、特許請求の範囲およびそれに相当するものによってのみ規定される。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）正の温度補償係数を有する第１の電流源と、
負の温度補償係数を有する第２の電流源と、
前記第１の電流源に接続された第１の電流セレクタと、
前記第２の電流源に接続された第２の電流セレクタと、前記第１の電流セレクタと第２の電流セレクタからの電流を選択的に組み合わせることによって得られる出力電流とを含む定電流源回路。
（２）前記第１および第２の各電流セレクタが、２つのトランジスタから成り、一方のトランジスタが可変制御電圧に接続され、第２のトランジスタが基準電圧に接続された、上記（１）に記載の定電流源回路。
（３）前記トランジスタが、ｐｎｐバイポーラ・トランジスタ、ｐチャネル・エンハンスメントＭＯＳＦＥＴ、ｐチャネル・デプレッションＭＯＳＦＥＴ、ＧＡＳＦＥＴ、およびＪＦＥＴから成るグループから選択された、上記（２）に記載の定電流源回路。
（４）前記可変制御電圧が上昇するにつれて、温度を基準にした前記出力電流の偏導関数が小さくなる、上記（２）に記載の定電流源回路。
（５）前記可変制御電圧が下降するにつれて、温度を基準にした前記出力電流の偏導関数が大きくなる、上記（２）に記載の定電流源回路。
（６）前記トランジスタが、ｎｐｎバイポーラ・トランジスタ、ｎチャネル・エンハンスメントＭＯＳＦＥＴ、ｎチャネル・デプレッションＭＯＳＦＥＴ、ＧＡＳＦＥＴ、およびＪＦＥＴから成るグループから選択された、上記（２）に記載の定電流源回路。
（７）前記可変制御電圧が上昇するにつれて、温度を基準にした前記出力電流の偏導関数が大きくなる、上記（２）に記載の定電流源回路。
（８）前記可変制御電圧が下降するにつれて、温度を基準にした前記出力電流の偏導関数が小さくなる、上記（２）に記載の定電流源回路。
（９）第１のバイアス電圧を発生するように正の温度補償係数を有する第１の電流源と、
第２のバイアス電圧を発生するように負の温度補償係数を有する第２の電流源と、
前記第１のバイアス電圧に接続された少なくとも１つの第１のトランジスタと、
前記第２のバイアス電圧に接続された少なくとも１つの第２のトランジスタと、
前記第１のトランジスタに接続され、前記第１のトランジスタが正の温度補償係数を有する電流を伝導することができるようにする第１のプログラム可能イネーブル・スイッチと、
前記第２のトランジスタに接続され、前記第２のトランジスタが負の温度補償係数を有する電流を伝導することができるようにする第２のプログラム可能イネーブル・スイッチと、
電流を伝導することができるようにされたトランジスタからの電流を結合する出力電流とを含む定電流源回路。
（１０）前記第１のプログラム可能イネーブル・スイッチと前記第２のプログラム可能イネーブル・スイッチとの間にあり、前記第１のプログラム可能イネーブル・スイッチと前記第２のプログラム可能イネーブル・スイッチを結合するインバータをさらに含み、
それによって一度に前記第１と第２のトランジスタのいずれか一方のみがオンになるように、前記第１のトランジスタと前記第２のトランジスタが同じ物理寸法を有する、上記（９）に記載の定電流源回路。
（１１）前記第１のトランジスタおよび前記第１のプログラム可能イネーブルスイッチと、前記第２のトランジスタおよび前記第２のプログラム可能イネーブル・スイッチが統合相補ユニット・セルとして構成された、上記（９）に記載の定電流源回路。
（１２）正の温度補償係数を有する第１の電流源に電気的に接続され、ｎ≧１である第１のｎビット・ディジタル−アナログ変換器と、
負の温度補償係数を有する第２の電流源に電気的に接続され、ｍ≧１である第２のｍビット・ディジタル・アナログ変換器と、
前記第１のｎビット・ディジタル−アナログ変換器に接続された少なくともｎ本の第１のプログラム可能イネーブル線と、
前記第２のｍビット・ディジタル−アナログ変換器に接続された少なくともｍ本の第２のプログラム可能イネーブル線と、
オンになっている前記第１および第２のプログラム可能イネーブル線の数によって決まる正味温度係数を有する、前記第１のディジタル−アナログ変換器の第１の電流出力を前記第２のディジタル−アナログ変換器の第２の電流出力に加えた混合出力とを含む、定電流源回路。
（１３）ｎ＝ｍであり、前記第１のｎビット・ディジタル−アナログ変換器および前記第２のｍビット・ディジタル−アナログ変換器が、共通中心配置構成の
【数３】
0003549094.tif 000003
統合相補ユニット・セルをさらに含む、上記（１２）に記載の定電流源回路。
（１４）正の温度係数を有する第１のバイアス電圧を発生する手段と、
負の温度係数を有する第２のバイアス電圧を発生する手段と、
前記第１のバイアス電圧に応答して、正の温度係数を有する第１の電流を発生する第１の電流発生手段と、
前記第２のバイアス電圧に応答して、負の温度係数を有する第２の電流を発生する第２の電流発生源と、
前記第１の電流の量と前記第２の電流の量とを選択的に加えることによって混合電流を出力する手段とを含む、定電流源回路。
（１５）前記第１の電流発生手段が２つのトランジスタを含み、第１のトランジスタのゲートが前記調整可能制御電圧に接続され、前記第１のトランジスタのドレインが出力に接続され、第２のトランジスタのゲートが前記バンドギャップ基準電圧に接続され、前記第２のトランジスタのドレインが接地に接続され、
前記第２の電流発生手段が２つのトランジスタを有し、第３のトランジスタのゲートが前記調整可能制御電圧に接続され、前記第３のトランジスタのドレインが接地に接続され、第４のトランジスタのゲートが前記バンドギャップ基準電圧に接続され、前記第４のトランジスタのドレインが前記出力に接続され、
前記出力手段が、前記バンドギャップ基準電圧と前記調整可能制御電圧との差に応じて、前記第１のトランジスタの出力と前記第４のトランジスタの出力とを加える、上記（１４）に記載の定電流源回路。
（１６）前記第１の電流発生手段が第１のｎビット・ディジタル−アナログ変換器を含み、
前記第２の電流発生手段が第２のｍビット・ディジタル−アナログ変換器を含み、
前記出力手段が、
前記第１のディジタル−アナログ変換器の前記ｎビットのいずれかを選択的にイネーブルにして第１の出力電流を出力させる手段と、
前記第２のディジタル−アナログ変換器の前記ｍビットのいずれかを選択的にイネーブルにして第２の出力電流を出力させる手段と、
前記第１の出力電流と前記第２の出力電流とを加える手段とを含む、上記（１４）に記載の定電流源回路。
（１７）前記第１のディジタル−アナログ変換器の前記ｎビットが前記第２のディジタル−アナログ変換器の前記ｍビットに対して相補的で、ｎ＝ｍであり、
前記第１のディジタル−アナログ変換器の前記ｎビットを選択的にイネーブルにする前記手段が、前記第２のディジタル−アナログ変換器の前記ｍビットを選択的にイネーブルにする前記手段との間に相互接続されたスイッチング手段をさらに含み、前記第１のディジタル−アナログ変換器の前記ｎビットのうちの１つがオンのときに、前記第２のディジタル−アナログ変換器の前記ｍビットのうちの１つがオフである、上記（１６）に記載の定電流源回路。
【図面の簡単な説明】
【図１】ｐｎｐバイポーラまたはｐチャネルＭＯＳＦＥＴ半導体実施態様により適した、本発明の原理によるアナログ定電流源回路を示すブロック図である。
【図２】ｎｐｎバイポーラまたはｎチャネルＭＯＳＦＥＴ半導体実施態様により適した、本発明の原理によるアナログ定電流源回路を示すブロック図である。
【図３】ｐｎｐバイポーラまたはｐチャネルＭＯＳＦＥＴ半導体実施態様により適した、本発明の原理によるディジタルにプログラム可能な定電流源回路を示すブロック図である。
【図４】ｎｐｎバイポーラまたはｎチャネルＭＯＳＦＥＴ半導体実施態様により適した、本発明の原理によるディジタルにプログラム可能な定電流源回路を示すブロック図である。
【図５】本発明の原理による定電流源回路のアナログ実施形態を示す回路図である。
【図６】本発明の原理による定電流源回路においてディジタル−アナログ変換器を使用する実施形態を示す回路図である。
【図７】本発明の原理による定電流源回路においてディジタル−アナログ変換器を使用する実施形態を示す回路図である。
【図８】本発明の原理による定電流源回路のアナログ実施形態を使用して達成可能な温度係数の範囲を示すグラフである。
【図９】本発明の原理による定電流源回路のディジタル実施形態を使用して達成可能な温度係数の範囲を示すグラフである。
【図１０】本発明の統合相補ユニット・セルの回路図である。
【図１１】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図１２】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的改良を示す回路図である。
【図１３】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図１４】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図１５】本発明の原理による定電流源回路において使用するディジタル−アナログ変換器における統合相補ユニット・セルの漸進的発展を示す回路図である。
【図１６】本発明の原理による６ビット定電流源回路を実現するための統合相補ユニット・セルの構成を示す図である。
【図１７】本発明の原理による６ビット定電流源回路を実現するための統合相補ユニット・セルの構成を示す図である。
【符号の説明】
１００  ミキサ
１１０  可変電圧
１２０  電流源
１３０  電流源
１４０  出力電流
２００  定電流源回路
２１０−  ｎビット・ディジタル制御信号線
２１０＋  ｍビット・ディジタル制御信号線
２２０  電流源
２３０  電流源
２５０  ディジタル−アナログ変換器
２６０  ディジタル−アナログ変換器
３１０  可変制御電圧
３２０  電流源
３３０  電流源
３４０  出力電流
３７０  基準電圧
４２０  正温度係数電流源
４２５  ｎ型ＭＯＳＦＥＴ
４２６  ｎ型ＭＯＳＦＥＴ
４３０  負温度係数電流源
４３５  ｎ型ＭＯＳＦＥＴ
４３６  ｎ型ＭＯＳＦＥＴ
４５０  ディジタル−アナログ変換器
４６０  ディジタル−アナログ変換器
７００  統合相補ユニット・セル
７５１  ｎチャネル・エンハンスメントＭＯＳＦＥＴ
７６１  ｎチャネル・エンハンスメントＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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