(57)【特許請求の範囲】
【請求項１】
高速エンコーダにおいて、
直列に入力される所定ビットの熱コードを受信してその中の第１ビットをMSBに生成し残りのビットを並列に出力するスイッチ部と、
前記スイッチ部で並列に入力されるビットを所定単位に分けて各々所定ビットにエンコーディングした後そのエンコーディングされたビットを前記所定単位で使用しないビットで選択して、前記スイッチ部で生成されたMSBと共に残りのLSBを発生するエンコーダとを含む高速エンコーダ。
【請求項２】
高速エンコーディング方法において、
直列に入力される所定ビットの熱コードを受信してその中の第１ビットをMSBに生成し残りのビットを並列に出力する第１過程と、
前記第１過程で並列に入力されるビットを所定単位に分けて各々所定ビットにエンコーディングした後そのエンコーディングされたビットを前記所定単位で使用しないビットで選択して、前記第１過程で生成されたMSBと共に残りのLSBを発生する第２過程とを含む高速エンコーディング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はエンコーダに係り、特に高速及び低電力用高速エンコーダ及びそのエンコーディング方法に関する。
【０００２】
【従来の技術】
一般にフラッシュ−タイプアナログ−デジタル変換器（以下ＡＤＣと称する）で比較器の出力は熱コードを形成する。その時エンコーダは熱コードをさらに優秀なプロセシングのために２進コードまたはＢＣＤ（ｂｉｎａｒｙ−ｃｏｄｅｄ−ｄｅｃｉｍａｌ）コードに変換する。このエンコーダは映像信号、音声信号のようなアナログ信号をデジタル信号に変換する通信システムで高速及び高解像度を要求する。このエンコーダは優先順位エンコーダ及びメモリセル状のエンコーダがある。
【０００３】
図１は通常的な優先順位エンコーダのブロック図である。
図１の優先順位エンコーダは、アナログ信号により発生した１６ビットをＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に該当する４ビット、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に該当する２ビットに変換する。
【０００４】
図１を参照すれば、コード発生部１１０は入力される６４レベルのアナログ信号を１６つのビット（ｂ０−ｂ１５）のデジタル信号に変換する。
【０００５】
ＬＳＢエンコーダ１００は第１、第２、第３、第４、第５エンコーダ１１１、１１２、１１３、１１４、１１５及び第１、第２セレクター１１６、１１７よりなされる。即ち、第１、第２、第３、第４エンコーダ１１１、１１２、１１３、１１４を各々４つのビットｂ０−ｂ３、ｂ４−ｂ７、ｂ８−ｂ１１、ｂ１２−ｂ１５を各々３つのビットにエンコーディングする。第５エンコーダ１１５は第１、第２、第３、第４エンコーダ１１１、１１２、１１３、１１４から各々出力される４ビットをＬＳＢの２つのビットｂ２−ｂ３にエンコーディングする。また第１、第２セレクター１１６、１１７は第１、第２、第３、第４エンコーダ１１１、１１２、１１３、１１４から各々出力される４ビットを各々１ビットｂ０及びｂ１にエンコーディングする。
【０００６】
ＭＳＢエンコーダ１２２は、ＭＳＢに該当する４つのビットＢ０−Ｂ３を２つのビットＢ０−Ｂ１にエンコーディングする。
【０００７】
補正部１２０は入力される６つのビットｂ０−ｂ３、Ｂ０−Ｂ１を補正する。
【０００８】
しかし、図１のような優先順位エンコーダは、ＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）の出力信号を以って全ての動作を行うので大容量のバッファが必要で臨界経路が長くなる。従って図１の優先順位エンコーダは大容量のバッファ及び長い臨界経路により電力が多く使われ、デジタル信号処理時に遅延が大きくなる短所がある。
【０００９】
一方、メモリセル状のエンコーダも入力ビット数の増加によって面積が大きくなりデータ経路による遅延及びノイズが発生する問題点がある。
【００１０】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、使用面積を増加させないながらデータ経路を縮めることによって電流消耗及び遅延時間を低減させる高速エンコーダを提供することにある。
【００１１】
本発明が解決しようとする他の技術的課題は、使用面積を増加させずにデータ経路を縮めることによって電流消耗及び遅延時間を低減させる高速エンコーディング方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の技術的課題を解決するために本発明は、アナログ−デジタル変換器の出力の熱コードをエンコーディングする高速エンコーダにおいて、直列に入力される所定ビットの熱コードを受信してその中で一つのビットをＭＳＢに生成し残りのビットを並列に変換するスイッチ部と、前記スイッチ部で並列に入力されるビットを所定単位に分けて各々所定ビットにエンコーディングした後そのエンコーディングされたビットを前記所定単位で使用しないビットで選択して、前記スイッチ部で生成されたＭＳＢと共に残りのＬＳＢを発生するエンコーダとを含み、前記エンコーダは、入力される信号を所定ビット単位のブロックに分けた後各ブロックに入力される信号を所定ビットにエンコーディングするブロック部と、入力信号中前記ブロック部で使用しない信号を組合して前記ブロック部中いずれか一つを選択してエンコーディングビットを発生させる選択部と、入力信号中前記ブロック部で使用しない他の信号を組合して前記選択部で発生したエンコーディングビットと前記スイッチ部で発生したビットを除外した残りのビットを発生させるビット発生部とを含むことを特徴とする高速エンコーダである。
【００１３】
本発明の他の技術的課題を解決するために本発明は、アナログ−デジタル変換器の出力の熱コードをエンコーディングするエンコーディング方法において、入力される信号を所定ビット単位のブロックに分けた後各ブロックごとに所定ビットにエンコーディングする第１過程と、入力信号中前記ブロックで使用しない信号を組合して前記ブロック中いずれか一つを選択してエンコーディングビットを発生させる第２過程と、入力信号中前記ブロック部で使用しない他の信号を組合して前記第２過程で発生したエンコーディングビットを除外した残りのビットを発生させる第３過程とを含むことを特徴とする高速エンコーディング方法である。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態に対して詳細に説明する。
【００１５】
図２は、本発明に係る高速エンコーダを示すブロック図である。図２を参照すれば、本発明に係る高速エンコーダはスイッチ部２１０、エンコーダ２２０より構成される。前記スイッチ部２１０は、直列に入力される総３２ビットの熱コードを受信してビット１をMSBに該当するビットb６に出力し、残りのビットであるビット２〜ビット３２を並列に出力する。エンコーダ２２０は、前記スイッチ部２１０から出力されるビットであるビット２〜ビット３２を用いてLSBに該当するビットb１-b５を生成する。
【００１６】
図３は、図２のスイッチ部の詳細図であり、前記スイッチ部は３２個のラッチ３０１ａ〜３３２ａ、３１個の多重化器３０２ｂ〜３３２ｂ、６個のインバータＩＮＶ１〜ＩＮＶ６より構成される。
【００１７】
３２個のラッチ３０１a〜３３２aは、各々ビットi１〜i３２と副ビットi１b〜i３２bを各々二つの入力端子in１及びin１bに入力し、各々ビットi１〜i３２及び副ビットi１b〜i３２bをラッチして二つの出力端子data及びdatabに出力する。前記３１個の多重化器３０２b〜３３２bは、前記第１のラッチ３０１aの二つの出力端子data、databで発生する制御信号c１、c１bを該当入力端子in及びinbに入力し、その制御信号c１、c１bに従って残りのラッチ３０２a〜３３２aの二つの出力端子data、databで発生する各信号を該当入力端子data及びdatabに入力して多重化されたデータout２〜out３２として出力する。
【００１８】
図３を参照すれば、先ず第１のラッチ３０１aは第１のビット信号i１を受信して多重化器３０２b〜３３２bを制御するための二つの制御信号c１、c１bとMSBに該当するビットb６を発生させる。残りのラッチ３０２a〜３３２aは各々に入力されるビットi２〜i３２をラッチングし、特にビットスイッチングに必要な電力を低減させるためにゼロ復帰信号を非ゼロ復帰信号に変換する。
【００１９】
そして多重化器３０２b〜３３２bは、第１のラッチ３０１aで発生する制御信号c１、c１bにより３２ビットを出力する。即ち、第１のラッチ３０１aに入力されるビットi１が"ハイ"の区間で多重化器３０２b〜３３２bはラッチ３０２a〜３３２aに受信された信号i２-i３２をそのまま出力する。そして第１のラッチ３０１aに入力されるビットi１が"ロー"の区間で多重化器３０２b〜３３２bはラッチ３０２a〜３３２aに受信された副信号i２b-i３２bを出力する。またインバータINV１〜INV６は、多重化器３０２b〜３３２bの選択端子in、inbに印加される制御信号c１、c１bを二つの部分に区分してバッファリングする。
【００２０】
図４は、図３の第１のラッチ３０１aの詳細回路図である。図４のラッチ３０１aは入力部４１０と出力部４２０とより構成される。入力部４１０は、入力ビットi１に応答して第１インバータINV１の出力信号をノードaに伝達するNチャンネルMOSトランジスタN３、入力ビットi１に応答して第２インバータINV２の出力信号をノードbに伝達するNチャンネルMOSトランジスタN４、入力ビットi１bに応答して第２インバータINV２の出力信号をノードbに伝達するNチャンネルMOSトランジスタN５、入力ビットi１bに応答して第１インバータINV１の出力信号をノードaに伝達するNチャンネルMOSトランジスタN６よりなされる。前記出力部４２０は一端がノードaに連結され、他端が出力端子databに連結され、ゲートが出力端子dataに連結されるPチャンネルMOSトランジスタP０、一端がノードbに連結され、他端が出力端子dataに連結され、ゲートが出力端子databに連結されるPチャンネルMOSトランジスタP３、ノードaと出力端子dataとの間に連結された第３インバータINV３、ノードbと出力端子databとの間に連結された第４インバータINV４よりなされる。
【００２１】
図４を参照すれば、出力部４２０は他のラッチ３０２a〜３３２aを制御するデータを出力する。即ち、出力部４２０は第１のビットi１が"ハイ"区間であれば受信された信号i２-i３２をそのまま出力し、"ロー"区間であれば残りのラッチ３０２a〜３３２aの信号i２b-i３２bを出力する。
【００２２】
図５は、図２のエンコーダ２２０の詳細図であり、入力信号ｉ２〜ｉ３２またはｉｂ２〜ｉｂ３２を一定ビット単位でブロック化した第１、第２、第３、第４ブロック５１０、５２０、５３０、５４０、第１、第２、第３、第４ブロック５１０、５２０、５３０、５４０を選択するＬＳＢ選択部５５０、ＬＳＢ選択部５５０の制御信号によって第１、第２、第３、第４ブロック５１０、５２０、５３０、５４０中いずれか一つを出力するスイッチング部５６０、ビットｂ４を発生させるＢ４発生部５７０、ビットｂ５を発生させるＢ５発生部５８０、スイッチング部５６０とＢ４発生部５７０とＢ５発生部５８０と前端から出力されるエンコーディングビットｂ１−ｂ６をラッチするＤフリップ−フロップ５９０より備わる。
【００２３】
図５を参照すれば、第１、第２、第３、第４ブロック５１０、５２０、５３０、５４０は、入力信号を各々２ビット乃至８ビットｉ２〜ｉ８、１０ビット乃至１６ビットｉ１０〜ｉ１６、１８ビット〜２４ビットｉ１８〜ｉ２４、２６ビット〜３２ビットｉ２６〜ｉ３２単位に分けて各々３ビットｂ１〜ｂ３にエンコーディングする。
【００２４】
スイッチング部５６０は、第１ブロック５１０乃至第４ブロック５４０から選択されたそれぞれの３つのビットｂ１−ｂ３をＬＳＢ選択部５５０に発生する制御信号によってＤフリップ−フロップ５９０に伝達する。
【００２５】
ＬＳＢ選択部５５０は、入力信号ｉ２〜ｉ３２中で第１ブロック５１０乃至第４ブロック５４０で使用しない入力信号ｉ９、ｉ１７、ｉ２５を組合して第１ブロック５１０乃至第４ブロック５４０中いずれか一つを選択する制御信号を生成する。
【００２６】
Ｂ４発生部５７０は、入力信号ｉ２〜ｉ３２中で第１ブロック５１０乃至第４ブロック５４０で使用しない入力信号ｉ９、ｉ２５でビットｂ４を発生させる。
【００２７】
Ｂ５発生部５８０は、入力信号ｉ２〜ｉ３２中で第１ブロック５１０乃至第４ブロック５４０で使用しない入力信号ｉ１７、ｉ２５でビットｂ５を発生させる。
【００２８】
ここで第１ブロック５１０乃至第４ブロック５４０は３回の多重化を経た時間がかかり、ＬＳＢ選択部５５０は約２回の多重化を経た時間だけかかるので遅延時間の影響をほとんど受けなくなる。
【００２９】
Ｄフリップ−フロップ５９０は、Ｂ４発生部５７０及びＢ５発生部５８０から出力されるビットｂ４及びｂ５及びスイッチング部５６０から出力されるビットｂ１〜ｂ３及びスイッチ部２１０で発生するビットｂ６をラッチする。
【００３０】
【発明の効果】
前述したように本発明の高速エンコーダは、チップ内占有面積を増加させないながらデータ経路を縮めることによって電流消耗及び遅延時間を低減させることができ、またラッチを用いてゼロ復帰信号を非ゼロ復帰信号に変換することによってクロックスイッチングによる電力消耗が低減する利点がある。
【図面の簡単な説明】
【図１】通常的な優先順位エンコーダのブロック図である。
【図２】本発明に係る高速エンコーダを示すブロック図である。
【図３】図２のスイッチ部の詳細図である。
【図４】図３のラッチ部の詳細回路図である。
【図５】図２のエンコーダの詳細図である。
【符号の説明】
２１０  スイッチ部
２２０  エンコーダ
３０１ａ〜３３２ａ  ラッチ
３０２ｂ〜３３２ｂ  多重化器
４１０  入力部
４２０  出力部
５１０、５２０、５３０、５４０  第１、第２、第３、第４ブロック
５５０  ＬＳＢ選択部
５６０  スイッチング部
５７０  Ｂ４発生部
５８０  Ｂ５発生部
５９０  Ｄフリップ−フロップ
ｃ１、ｃ１ｂ  制御信号
ＩＮＶ１〜ＩＮＶ６  インバータ
ｉ１〜ｉ３２  入力ビット
ｉ１ｂ〜ｉ３２ｂ  副ビット
Ｎ３、Ｎ４、Ｎ５、Ｎ６  ＮチャンネルＭＯＳトランジスタ
ｏｕｔ２〜ｏｕｔ３２  多重化されたデータ
Ｐ０、Ｐ３  ＰチャンネルＭＯＳトランジスタＰ０
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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