(57)【特許請求の範囲】
【請求項１】
クロックの立上がり及び立下りに同期してシリアルに入力された第１及び第２のライトデータが入力されてから、該第１及び第２のライトデータをパラレルに出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路から出力される前記第１及び第２のライトデータに従って、前記第１及び第２のデータバス線をそれぞれ駆動する第１及び第２のライトアンプと、
前記第１及び第２のデータバス線をメモリセルアレイのビット線に選択的に接続し、前記データバス線と前記ビット線間のデータの伝達を制御するコラムゲートと、
ライトコマンド及びデータマスク信号に応答して、前記第１及び第２のライトアンプの活性化及び非活性化を制御するライトアンプ制御回路と、
前記コラムゲートを選択するコラムデコーダの活性化を制御し、前記データマスク信号が前記クロックの立上がり及び立下りに応答して連続して供給される場合は、前記コラムデコーダの活性化を行わないコラムデコーダ制御回路
とを有することを特徴とするダブルデータレートのメモリデバイス。
【請求項２】
請求項１において、
更に、前記第１及び第２のデータバス線に出力される第１及び第２のリードデータを入力する第１及び第２のセンスバッファと、
前記第１及び第２のセンスバッファから前記第１及び第２のリードデータをパラレルに入力し、シリアルに出力するパラレル・シリアル変換回路と、
リードコマンドに応答して前記第１及び第２のセンスバッファを活性化するセンスバッファ制御回路とを有することを特徴とするダブルデータレートのメモリデバイス。
【請求項３】
請求項１または２において、
前記ライトコマンドに応答して、前記第２のライトデータが取り込まれる前記クロックの立下り後に、前記ライトアンプとコラムデコーダの活性化が開始され、
前記リードコマンドを取り込む前記クロックの立上がりに応答して、前記コラムデコーダの活性化が開始されることを特徴とするダブルデータレートのメモリデバイス。
【請求項４】
請求項１において、
前記コラムデコーダ制御回路は、前記データマスク信号が前記クロックの立上がり又は立下りのいずれか一方のみに同期して供給される時は、前記コラムデコーダの活性化を行うことを特徴とするダブルデータレートのメモリデバイス。
【請求項５】
請求項１において、
前記ライトアンプ制御回路は、前記データマスク信号が前記クロックの立上がりに同期して供給される時は、前記第１のライトアンプを非活性化し、前記データマスク信号が前記クロックの立下りに同期して供給される時は、前記第２のライトアンプを非活性化することを特徴とするダブルデータレートのメモリデバイス。
【請求項６】
請求項４または５において、
前記ライトコマンドに応答して、前記第２のライトデータが取り込まれる前記クロックの立下り後に、前記ライトアンプとコラムデコーダの活性化が開始され、
前記リードコマンドを取り込む前記クロックの立上がりに応答して、前記コラムデコーダの活性化が開始されることを特徴とするダブルデータレートのメモリデバイス。
【請求項７】
クロックの立上がり及び立下りに同期してシリアルに入力された第１及び第２のライトデータが入力されてから、該第１及び第２のライトデータをパラレルに出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路から出力される前記第１及び第２のライトデータに従って、前記第１及び第２のデータバス線をそれぞれ駆動する第１及び第２のライトアンプと、
前記第１及び第２のデータバス線をメモリセルアレイのビット線に選択的に接続し、前記データバス線と前記ビット線間のデータの伝達を制御するコラムゲートと、
前記コラムゲートを選択するコラムデコーダ
を有するダブルデータレートのメモリデバイスであって、
データの書き込み動作中に、前記データマスク信号が前記クロックの立上がり及び立下りに応答して連続して供給されると、前記第１および第２のライトアンプを非活性化するとともに、前記コラムデコーダの活性化も行なわず、
引続きリードコマンドが入力されると、それに応答して前記コラムデコーダの活性化を開始することを特徴とするメモリデバイスの動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックの立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うダブルデータレート対応のメモリデバイスに関し、特に、新規なライト・インタラプト・リード動作やデータマスク動作を行うメモリデバイスに関する。
【０００２】
【従来の技術】
クロックに同期してデータの入出力を行う同期型ＤＲＡＭ（ＳＤＲＡＭ）は、高速動作を可能にするＤＲＡＭとして注目されている。かかるＳＤＲＡＭは、クロックの立ち上がりエッジに同期して、コントロール信号の組み合わせからなるコマンドとアドレス信号を入力すると共に、クロックの立ち上がりエッジに同期して、データの入力と出力を行う。
【０００３】
一方、ＳＤＲＡＭは、ワード線を駆動した状態で、リードコマンドやライトコマンドに応答して、複数のデータの読み出しまたは書き込みを連続して行うバーストモードを有する。かかるバーストモードでは、１回のワード線駆動とセンスアンプの活性化及びリセット動作に対して、複数のデータの読み出しまたは書き込みができるので、ビットあたりのアクセスタイムを短縮することができる。
【０００４】
更に、バーストライトにおいて、任意のタイミングのライトデータについての書き込みを禁止することができるデータマスク動作が提供される。例えば、４ビットのバーストライト時において、３番目のライトデータの入力に同期してデータマスク信号を供給することで、３番目のライトデータの書き込み動作が禁止される。
【０００５】
また、バーストライト中にリードコマンドを供給して、強制的にバーストライト動作を終了させてリード動作を割り込ませるライト・インタラプト・リード動作が提供される。このライト・インタラプト・リードを行う為には、リードコマンドを供給する前にデータマスク信号を供給することがＳＤＲＡＭの仕様上要求される。
【０００６】
図６は、従来のＳＤＲ（シングル・データ・レート）型のＳＤＲＡＭのコラム系回路を示す図である。メモリセルアレイＭＣＡには、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差位置に配置された１トランジスタ及び１キャパシタからなるメモリセルＭＣが複数設けられる。ビット線対ＢＬ，／ＢＬにはセンスアンプＳ／Ａが接続され、コラムゲートＣＬＧを介して、データバス線対ＤＢ，／ＤＢに接続される。コラムゲートＣＬＧは、コラムデコーダＣＤＥＣからのコラム選択信号ＣＬにより導通または非導通が制御される。
【０００７】
データ入出力端子ＤＱは、データ出力バッファ１０とデータ入力バッファ１２に接続され、読み出し時に活性化するセンスバッファＳ／Ｂによって出力されるリードデータＤＯＵＴがデータ出力バッファ１０に供給され、書き込み時に活性化するライトアンプＷ／Ａに、データ入力バッファ１２によって入力されるライトデータＤＩＮが供給される。リードコマンドまたはライトコマンドに応答して生成されるリード・ライト用クロックＣＬＫ−ＲＷに応答して、コラムデコーダ制御回路１８は、一定期間コラムデコーダＣＤＥＣを活性化するコラムデコーダ活性化信号ＣＤを生成する。そして、コラムデコーダＣＤＥＣは、その一定期間の間、コラム選択信号ＣＬによりコラムゲートＣＬＧを導通する。また、その期間の間は、データバス線対間を短絡するショートトランジスタＳＴは、非導通に制御される。
【０００８】
リードコマンドに応じて生成されるリードイネーブル信号ＲＥに応答して、センスバッファ制御回路１４は、上記の一定期間の間、センスバッファＳ／Ｂを活性化するリード制御信号ＲＥＮを生成する。また、ライトコマンドに応じて生成されるライトイネーブル信号ＷＥに応答して、ライトアンプ制御回路１６は、上記の一定期間の間、ライトアンプＷ／Ａを活性化するライト制御信号ＷＥＮを生成する。
【０００９】
図７は、図６のＳＤＲ型のメモリデバイスにおけるライト・インタラプト・リード動作を示すタイミングチャート図である。図７の例では、バーストレングスが４の場合であり、時刻ｔ０のクロックの立ち上がりエッジに同期してライトコマンドＷＲＩＴＥが供給され、時刻ｔ０，ｔ１のクロックの立ち上がりエッジに同期して入力されたライトデータＤ０，Ｄ１の書き込みが行われ、時刻ｔ２のクロックの立ち上がりエッジに同期してデータマスク信号ＤＱＭが供給され、時刻ｔ３のクロックの立ち上がりエッジに同期してリードコマンドＲＥＡＤが供給されて、読み出し動作の割り込みが行われる。
【００１０】
時刻ｔ０以降のクロックの立ち上がりエッジに同期して、データ入出力端子ＤＱからライトデータＤ０，Ｄ１，Ｄ２，Ｄ３が入力され、それらがデータ入力バッファ１２に取り込まれ、入力データＤＩＮとしてライトアンプＷ／Ａに入力される。そして、ライトコマンドＷＲＩＴＥに応答して、内部の読み出し・書き込み用クロックＣＬＫ−ＲＷが発生し、読み出し・書き込み用クロックＣＬＫ−ＲＷに応答して、コラムデコーダ制御回路１８が、コラムデコーダ活性化信号ＣＤを生成する。このコラムデコーダ活性化信号ＣＤに応答して、コラムデコーダＣＤＥＣがコラム選択信号ＣＬを生成し、ライトアンプ制御回路１６がライト制御信号ＷＥＮを生成する。ライト制御信号ＷＥＮに応答して、ライトアンプＷ／Ａが、ライトデータに従ってデータバス線対ＤＢ，／ＤＢを駆動し、コラムゲートを介してメモリセルＭＣに書き込みを行う。
【００１１】
読み出し・書き込み用クロックＣＬＫ−ＲＷは、クロックＣＬＫの立ち上がりエッジに同期して内部で生成される。そして、図７の例では、時刻ｔ０とｔ１に入力されたライトデータＤ０，Ｄ１が、データバス線対ＤＢ，／ＤＢを介してそれぞれメモリセルに書き込まれる。
【００１２】
時刻ｔ３でリードコマンドが割り込まれる前に、時刻ｔ２でデータマスク信号ＤＱＭが供給される。このデータマスク信号ＤＱＭに応答して内部マスク信号ＭＡＳＫが生成される。ライトアンプ制御回路１６は、内部マスク信号ＭＡＳＫに応答して、ライトイネーブルＷＥが書き込み状態であっても、ライト制御信号ＷＥＮを生成せず、ライトアンプＷ／Ａを非活性化して、データＤ２の書き込みを禁止する。更に、時刻ｔ３でリードコマンドＲＥＡＤが供給されると、ライトイネーブル信号ＷＥが非書き込み状態になり、ライトアンプ制御回路１６は、ライト制御信号ＷＥＮを生成せずに、ライトアンプＷ／Ａを非活性化して、データＤ３の書き込みを禁止する。それと同時に、リードイネーブル信号ＲＥの読み出し状態に応答して、センスバッファ制御回路１４がリード制御信号ＲＥＮを生成し、センスバッファＳ／Ｂにデータバス線対ＤＢ，／ＤＢ上に出力されたリードデータＱ０を増幅させる。そして、次のクロックの立ち上がりエッジｔ４に同期して、リードデータＱ０がデータ出力バッファ１０に供給され、次のクロックｔ５に同期してデータ入出力端子ＤＱからリードデータＱ０が出力される。
【００１３】
時刻ｔ２の時のデータマスク信号ＤＱＭに応答して、ライトアンプ制御回路１６がライトアンプＷ／Ａを非活性化するだけで、データＤ２の書き込みを禁止することができる。従って、コラムデコーダ制御回路１８は、読み出し・書き込み用クロックＣＬＫ−ＲＷに応答して、コラムデコーダ活性化信号ＣＤを出力し、コラム選択信号ＣＬを発生させる。その結果、コラムゲートＣＬＧが開かれ、データバス線対ＤＢ，／ＤＢは、センスアンプＳ／Ａにより駆動され、リードデータＱ２が出力される。但し、このリードデータＱ２は、ワード線ＷＬの駆動に伴うメモリセルのデータであり、センスバッファＳ／Ｂの非活性化により外部には出力されない。
【００１４】
以上の通り、従来のＳＤＲＡＭでは、バーストライト動作中に強制的に読み出し動作を割り込ませる場合は、データマスク信号ＤＱＭの供給を行ってからリードコマンドＲＥＡＤを供給する。それにより、リードコマンドが供給される前のクロック周期において、データバス線対ＤＢ，／ＤＢがライトアンプＷ／Ａにより書き込み用の大きな振幅で駆動されることがなく、次のリードコマンドに応答してリードデータがデータバス線対ＤＢ，／ＤＢに出力されるまでの期間ΔＴで十分にデータバス線対ＤＢ，／ＤＢをリセットすることができる。
【００１５】
【発明が解決しようとする課題】
ところで、従来のＳＤＲＡＭは、クロックの立ち上がりエッジにのみ同期してデータの入出力を行うＳＤＲ（シングル・データ・レート）型であるが、それよりもより高速動作を可能にするＤＤＲ（ダブル・データ・レート）型のメモリデバイスが提案されている。このＤＤＲ型のメモリデバイスでは、クロックの立ち上がりエッジと立ち下がりエッジに同期して、データの入出力が行われる。従って、メモリコントローラは、メモリデバイスに対して２倍のデータレートでデータを供給し、データを受信する。
【００１６】
しかしながら、ＤＤＲ対応のメモリデバイスにおいて、ライト・インタラプト・リード動作をどのようにすべきかについては、未だ提案されていない。しかも、ＤＤＲ対応のメモリデバイスは、ＳＤＲ対応のメモリデバイスとは回路構成が異なるので、従来のＳＤＲＡＭでのライト・インタラプト・リード動作をそのまま適用することは困難である。
【００１７】
そこで、本発明の目的は、新規なライト・インタラプト・リード動作を有するダブル・データ・レート対応のメモリデバイスを提供することにある。
【００１８】
更に、本発明の目的は、バーストライト中にリードコマンドが割り込まれても正常にリード動作を行うことができるダブル・データ・レート対応のメモリデバイスを提供することにある。
【００１９】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、ライトコマンドに応答してデータの書き込みを行い、リードコマンドに応答してデータの読み出しを行うメモリデバイスにおいて、
クロックの第１及び第２のエッジに同期して、前記データの入力及び出力を行うデータ入出力回路と、
前記データを記憶する複数のメモリセルを有するセルアレイと、
前記セルアレイにコラムゲートを介して接続される第１及び第２のデータバス線と、
前記クロックの第１及び第２のエッジに同期して前記データ入出力回路にシリアルに入力された第１及び第２のライトデータを入力し、出力するシリアル・パラレル変換回路と、
前記シリアル・パラレル変換回路から出力される前記第１及び第２のライトデータに従って、前記第１及び第２のデータバス線をそれぞれ駆動する第１及び第２のライトアンプと、
前記ライトコマンドによる書き込み状態の時に前記第１及び第２のライトアンプを活性化し、前記書き込み状態であってもデータマスク信号に応答して前記第１及び・または第２のライトアンプを非活性化するライトアンプ制御回路と、
前記コラムゲートを選択するコラムデコーダの活性化を制御し、前記第１及び第２のエッジに同期して供給される前記データマスク信号に応答して、前記コラムデコーダの活性化を行わないコラムデコーダ制御回路とを有することを特徴とする。
【００２０】
上記の発明によれば、ダブル・データ・レート対応のメモリデバイスにおいて、ライト・インタラプト・リード動作を正常に行うことができる。特に、ライトコマンドに応答して、第１及び第２のライトデータを取り込んだ後に内部のライト動作を開始しても、データマスク信号に応答してライトアンプの非活性化とコラムデコーダの非活性化により、後続するリード動作を正常に行うことができる。
【００２１】
更に、上記の発明において、前記コラムデコーダ制御回路は、前記データマスク信号が前記第１及び第２のエッジに同期して連続して供給される時に、前記コラムデコーダの活性化を行わないで、前記コラムゲートの選択を禁止することを特徴とする。
【００２２】
更に、上記の発明において、前記コラムデコーダ制御回路は、前記データマスク信号が前記第１または第２のエッジのいずれか一方に同期して供給される時は、前記コラムデコーダの活性化を行うことを特徴とする。
【００２３】
上記の発明によれば、データマスク信号が第１及び第２のエッジに同期して連続して供給される場合は、コラムデコーダを非活性化して、後続するリードコマンドの動作を保証し、データマスク信号が第１または第２のエッジのいずれか一方にのみ同期して供給される場合は、コラムデコーダは活性化され、データマスク信号に対応するライトアンプが非活性化されるだけになる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００２５】
図１は、メモリデバイスの全体の構成図である。図１の例では、２つのメモリバンクＢＮＫ０，ＢＮＫ１それぞれが、複数のメモリブロックＢＬＫを有する。各メモリブロックＢＬＫには、メモリセルアレイＭＣＡとローデコーダ、コラムデコーダ、センスアンプ等が含まれる。そして、各メモリバンクＢＮＫ０，ＢＮＫ１内には、１つの入出力端子ＤＱに対して、２系統のデータバス線対ＤＢ，／ＤＢと、２系統のライトアンプＷ／Ａ、センスバッファＳ／Ｂとが設けられる。そして、従来例と同様にコラムデコーダ制御回路１８とライトアンプ制御回路１６とが含まれる。
【００２６】
クロックバッファ３０は、外部のメモリコントローラ等から供給されるクロックＣＬＫとクロックイネーブル信号ＣＫＥとを入力する。そして、クロックＣＬＫの立ち上がりエッジ（位相０゜）のクロックＣＬＫ０゜とクロックＣＬＫの立ち下がりエッジ（位相１８０゜）のクロックＣＬＫ１８０゜とが内部の各ブロックに供給される。
【００２７】
コマンドデコーダ３２は、クロックＣＬＫ０゜に同期して、コマンドを生成するコントロール信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥを入力し、それらのコントロール信号をデコードして、内部状態を検出する。モードレジスタ３８には、バースト長やライトレイテンシ、コラムレイテンシ等のパラメータが登録される。また、制御信号ラッチ回路３６は、コマンドデコーダ３２によりデコードされて検出された内部状態に応じて、ライトイネーブル信号ＷＥ，リードイネーブル信号ＲＥ、書き込み用クロックＣＬＫ−Ｗ、読み出し用クロックＣＬＫ−Ｒ等を、所定のタイミングで生成し、メモリバンクに供給する。
【００２８】
アドレスバッファ／レジスタ及びバンクセレクト３４は、クロックＣＬＫ０゜に同期して、アドレス信号Ａ０〜Ａｎを入力し、ローアドレスとコラムアドレスをメモリバンクに供給する。尚、図１の例では、アドレス信号Ａｎは、メモリバンク選択信号に利用される。コラムアドレスカウンタ４０は、バーストモード時において、コマンドと共に供給されるコラムアドレスに従って、コラムアドレスをインクリメントし、インクリメントしたコラムアドレスをメモリバンクに供給する。
【００２９】
Ｉ／Ｏデータバッファ／レジスタ１０，１２，２０は、従来例で説明した、データ出力バッファ１０，データ入力バッファ１２，データマスク信号ＤＱＭの入力バッファ２０等を含む。図１のメモリデバイスは、ダブル・データ・レート（ＤＤＲ）対応であるので、データ入出力バッファ１０，１２，及びデータマスクの入力バッファ２０は、クロックＣＬＫ０゜、ＣＬＫ１８０゜に同期して、入出力データＤＱと、データマスク信号ＤＱＭとを入力し、出力する。
【００３０】
図１のＤＤＲ対応のメモリデバイスは、ダブルレートで入力されるデータを内部にパラレルに供給するシリアル・パラレル変換回路４２を有する。また、ダブルレートで出力されるデータをデータ出力バッファ１０に供給するパラレル・シリアル変換回路４２を有する。そして、これらの変換回路４２とライトアンプ、センスアンプとは、２系統のライトデータ信号線ＤＩＮ０，１とリードデータ信号線ＤＯＵＴ０，１で接続される。従って、データ入出力端子ＤＱが１６ビットで構成される場合は、それぞれ２系統のライトデータ信号線ＤＩＮ０，１とリードデータ信号線ＤＯＵＴ０，１とデータバス線対とＤＢ，／ＤＢとライトアンプＷ／Ａ、センスバッファＳ／Ｂ等が設けられ、合計で３２系統の回路構成になる。
【００３１】
図２は、本発明の実施の形態例のＤＤＲ型のメモリデバイスの詳細回路図である。データ入力バッファ１２は、内部のクロックＣＬＫ０゜、ＣＬＫ１８０゜に同期して、データ入出力端子ＤＱの２つのライトデータをシリアルに取り込み、パラレル・シリアル変換回路４２Ｗは、書き込み動作の開始を制御する書き込み用クロックＣＬＫ−Ｗに応答して、ライトデータ線ＤＩＮ０，ＤＩＮ１に２つのライトデータをパラレルに出力する。第１のライトデータ線ＤＩＮ０に従って、第１のライトアンプＷ／Ａ−０は、第１のデータバス線対ＤＢ０，／ＤＢ０を駆動する。また、第２のライトデータ線ＤＩＮ１に従って、第２のライトアンプＷ／Ａ−１は、第２のデータバス線対ＤＢ１，／ＤＢ１を駆動する。第１及び第２のライトアンプＷ／Ａ−０，１は、ライトアンプ制御回路１６が生成する第１及び第２のライト制御信号ＷＥＮ０，ＷＥＮ１に応答して、活性化される。
【００３２】
第１及び第２のデータバス線対ＤＢ０，／ＤＢ０、ＤＢ１，／ＤＢ１は、それぞれ異なるメモリブロックＢＬＫ０，ＢＬＫ１に、それぞれのコラムゲートＣＬＧを介して接続される。コラムゲートＣＬＧは、コラムデコーダＣＤＥＣが生成するコラム選択信号ＣＬに応答して導通し、２つのライトデータが、異なるメモリセルに同時に書き込まれる。
【００３３】
読み出し動作では、各メモリブロックＢＬＫ０，ＢＬＫ１からのリードデータが、第１及び第２のデータバス線対ＤＢ０，／ＤＢ０、ＤＢ１，／ＤＢ１に出力される。そして、それらの第１及び第２のデータバス線対のレベルに応じて、第１及び第２のセンスバッファＳ／Ｂ−０，１がリードデータを増幅し、２つのリードデータ線ＤＯＵＴ０，１を介してパラレルシリアル変換回路４２Ｒにリードデータをパラレルに供給する。パラレル・シリアル変換回路４２Ｒは、２つのリードデータをシリアルにデータ出力バッファ１０に出力し、内部のクロックＣＬＫ０゜、ＣＬＫ１８０゜に同期して、２つのリードデータが出力される。第１及び第２のセンスバッファＳ／Ｂ−０，１は、センスバッファ制御回路がリードイネーブル信号ＲＥに応じて生成する第１及び第２のリード制御信号ＲＥＮ０，１に応答して、活性化される。
【００３４】
データマスク信号ＤＱＭは、クロックＣＬＫ０゜またはＣＬＫ１８０゜に同期して、入力バッファ２０に取り込まれる。クロックＣＬＫ０゜に同期して供給されたデータマスク信号ＤＱＭに対して、内部マスク信号ＭＡＳＫ０が生成され、クロックＣＬＫ１８０゜に同期して供給されたデータマスク信号ＤＱＭに対して、内部マスク信号ＭＡＳＫ１が生成される。この内部マスク信号ＭＡＳＫ０，１は、ライトアンプ制御回路１６に供給され、それぞれのタイミングのライト制御信号ＷＥＮ０，ＷＥＮ１の生成が禁止される。それにより、データマスク信号ＤＱＭに対応するタイミングでのライトアンプＷ／Ａ−０，１が非活性化されて、書き込み動作が禁止される。
【００３５】
更に、内部マスク信号ＭＡＳＫ０，１は、ＮＡＮＤゲート５０を介してコラムデコーダ制御回路１８にも供給される。コラムデコーダ制御回路１８は、書き込み用クロックＣＬＫ−Ｗや読み出し用クロックＣＬＫ−Ｒに応答して、所定期間の間コラムデコーダ活性化信号ＣＤを生成する。このコラムデコーダ活性化信号ＣＤに応答して、同じ所定期間の間、コラムデコーダＣＤＥＣはコラム選択信号ＣＬを出力し、ライトアンプ制御回路１６はライト制御信号ＷＥＮ０，１を生成し、センスバッファ制御回路１４はリード制御信号ＲＥＮ０，１を生成する。
【００３６】
但し、コラムデコーダ制御回路１８は、内部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、データマスク信号ＤＱＭが連続して供給された場合は、イネーブル信号５２がＬレベルになり、コラムデコーダ活性化信号ＣＤの生成を行わない。その結果、ライトアンプ制御回路１６はライト制御信号ＷＥＮ０，１を生成せず、両ライトアンプＷ／Ａ−０，１が非活性化される。また、コラムデコーダＣＤＥＣも非活性化されてコラム選択信号ＣＬを生成せず、コラムゲートＣＬＧは非導通になる。従って、内部クロックＣＬＫ０゜、ＣＬＫ１８０゜に同期して供給されたライトデータに対する書き込み動作は禁止される。
【００３７】
また、内部クロックＣＬＫ０゜またはＣＬＫ１８０゜に同期して、データマスク信号ＤＱＭの一方のみが供給された場合は、対応する内部マスク信号ＭＡＳＫ０，１の一方が生成され、ライトアンプ制御回路１６は、対応するライト制御信号ＷＥＮ０，１の一方の生成を行わず、対応するライトアンプを非活性化する。但し、コラムデコーダ制御回路１８は、イネーブル信号５２がＨレベルのままとなり、通常通りコラム活性化信号ＣＤを生成し、コラムデコーダＣＤＥＣはコラム活性化信号ＣＤの期間だけコラム選択信号ＣＬを出力する。
【００３８】
図３は、第１の実施の形態例のライト・インタラプト・リード動作のタイミングチャート図である。図示される通り、外部クロックＣＬＫの立ち上がりエッジが内部クロックＣＬＫ０゜、外部クロックＣＬＫの立ち下がりエッジが内部クロックＣＬＫ１８０゜に対応する。図３の例では、時刻ｔ０のクロックＣＬＫ０゜に同期して、ライトコマンドＷＲＩＴＥが供給される。ライトコマンドＷＲＩＴＥは、コマンドデコーダ３２によりデコードされ、８ビットのライトデータＤ０〜Ｄ７が、１クロックのレイテンシ（ライトレイテンシ）後の時刻ｔ２以降の内部クロックＣＬＫ０゜またはＣＬＫ１８０゜に同期して、データ入出力端子ＤＱに供給される。この例は、バースト長が８の例である。
【００３９】
ダブル・データ・レート（ＤＤＲ）の特徴は、ライト動作において、２つのライトデータが内部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、入力されてから、内部の書き込み用クロックＣＬＫ−Ｗが生成されることにある。即ち、２つのライトデータＤ０，Ｄ１が入力されてから、時刻ｔ３のクロックＣＬＫ１８０゜に同期して、書き込み用クロックＣＬＫ−Ｗが生成され、それに応答して、パラレル・シリアル変換回路４２Ｗが、ライトデータ線ＤＩＮ０，１にライトデータＤ０，Ｄ１をパラレルに出力する。
【００４０】
ライトコマンドＷＲＩＴＥに応答して、制御信号ラッチ回路３６は、ライトイネーブルＷＥを書き込み状態にする。そして、コラムデコーダ制御回路１８は、書き込み用クロックＣＬＫ−Ｗに応答して、コラムデコーダ活性化信号ＣＤを生成し、コラムデコーダＣＤＥＣにコラム選択信号ＣＬを生成させる。また、コラムデコーダ活性化信号ＣＤに応答して、ライトアンプ制御回路１６は、第１及び第２のライト制御信号ＷＥＮ０，１を生成し、第１及び第２のライトアンプＷ／Ａ−０，１を活性化する。その結果、それぞれライトデータＤ０，Ｄ１に基づいて、第１及び第２のデータバス線対ＤＢ０，／ＤＢ０，ＤＢ１，／ＤＢ１が駆動される。そして、コラム選択信号ＣＬに応答して、コラムゲートＣＬＧが導通し、メモリセルへのライトデータＤ０，Ｄ１の書き込みが行われる。
【００４１】
図３の例では、時刻ｔ４，ｔ５に供給されたライトデータＤ２，Ｄ３も、上記と同様の動作により、メモリセルに書き込まれる。
【００４２】
次に、図３の例では、時刻ｔ６，ｔ７の内部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、データマスク信号ＤＱＭが連続して供給され、その後の時刻ｔ８の内部クロックＣＬＫ０゜に同期して、リードコマンドＲＥＡＤが供給される。この場合、時刻ｔ６〜ｔ９に同期して供給されるライトデータＤ４〜Ｄ７に対する書き込み動作は禁止され、時刻ｔ８のリードコマンドＲＥＡＤに応答して、リード動作が割り込まれる。
【００４３】
図２に示した通り、内部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、データマスク信号ＤＱＭが連続して供給されると、内部マスク信号ＭＡＳＫ０，１が同時に生成され、イネーブル信号５２により、コラムデコーダ制御回路１８は、コラムデコーダ活性化信号ＣＤの発生を行わない。その結果、コラムデコーダＣＤＥＣは、活性化されず、コラム選択信号ＣＬを発生せず、コラムゲートＣＬＧは導通されない。更に、ライトアンプ制御回路１６は、ライトイネーブル信号ＷＥが書き込み状態であっても、コラム活性化信号ＣＤが発生しないので、第１及び第２のライト制御信号ＷＥＮ０，１の両方の発生を行わず、第１及び第２のライトアンプＷ／Ａ０，１を非活性化する。その結果、ライトデータＤ４，Ｄ５によるライトアンプＷ／Ａ−０，１の駆動動作は行われず、更に、コラムゲートＣＬＧが閉じたままであるので、第１及び第２のデータバス線対ＤＢ０，／ＤＢ０，ＤＢ１，／ＤＢ１は、リセットレベルＶＲに維持される。
【００４４】
そして、時刻ｔ８に供給されたリードコマンドＲＥＡＤにより、ライトイネーブル信号ＷＥは、非書き込み状態になり、ライトアンプ制御回路１６は、ライト生後信号ＷＥＮ０，１を生成せず、ライトデータＤ６，Ｄ７の書き込み動作は行われない。一方、リードコマンドＲＥＡＤに応答して、リードイネーブル信号ＲＥが読み出し状態になる。リードコマンドＲＥＡＤが供給される時刻ｔ８の内部クロックＣＬＫ０゜に同期して、内部の読み出し用クロックＣＬＫ−Ｒが生成される。この読み出し用クロックＣＬＫ−Ｒに応答して、コラムデコーダ制御回路１４は、コラムデコーダ活性化信号ＣＤを生成して、コラム選択信号ＣＬを生成させ、メモリセルのデータＱ０，Ｑ１を第１及び第２のデータバス線対ＤＢ０，／ＤＢ０及びＤＢ１，／ＤＢ１にそれぞれ出力させる。センスバッファ制御回路１４は、コラムデコーダ活性化信号ＣＤのタイミングでセンスバッファＳ／Ｂ−０，１を共に活性化し、リードデータＱ０，Ｑ１は、パラレル・シリアル変換回路４２Ｒにパラレルに供給される。そして、時刻ｔ１２，ｔ１３の内部クロックＣＬＫ０゜及びＣＬＫ１８０゜に同期して、リードデータＱ０，Ｑ１が、データ入出力端子ＤＱにシリアルに出力される。
【００４５】
ＤＤＲ対応のメモリデバイスは、上記した通り、書き込み時においては、第１及び第２のライトデータの入力が完了する内部クロックＣＬＫ１８０゜以降に、内部の書き込み用クロックＣＬＫ−Ｗが生成され、ライトアンプによるデータバス線対の駆動が開始され、コラムデコーダの活性化が開始される。一方、読み出し時においては、読み出しコマンドが供給される内部クロックＣＬＫ０゜に応答して内部の読み出し用クロックＣＬＫ−Ｒが生成され、コラムデコーダの活性化が開始されてコラムゲートＣＬＧが開かれ、センスアンプによるデータバス線対の駆動が開始される。従って、図３の如き、バーストライトの途中にリードコマンドの割り込みがかけられる場合は、書き込み動作によるデータバス線対の駆動と、割り込まれた読み出し動作によるデータバス線対の駆動とが重なり合ったり、近接しあったりすることがないように、リードコマンドの供給前のクロックＣＬＫ０゜とＣＬＫ１８０゜に同期して、データマスク信号ＤＱＭの連続する供給が要求される。その結果、図３中の期間ΔＴの間に、ライトデータＤ２，Ｄ３により大振幅に駆動されたデータバス線対のリセット動作が、余裕をもって確実に行われる。
【００４６】
データバス線対は、ライトアンプにより比較的大きな振幅に駆動され、リセット期間にショートトランジスタＳＴとクランプトランジスタＣＬＰとにより、反転コラムデコーダ活性化信号／ＣＤにより短絡され、リセットレベルＶＲにリセットされる。そして、データバス線対は、読み出し時には、メモリセルアレイのセンスアンプＳＡにより微小振幅に駆動される。従って、上記の通り、書き込み動作中に読み出し動作が割り込まれると、期間ΔＴの十分なリセット期間が設けられることが望ましい。
【００４７】
図４は、実施の形態例を説明するためのタイミングチャート図である。図４の例は、図３の例と同様のライト・インタラプト・リード動作を示すが、従来のＳＤＲ型のメモリデバイスの如く、データマスク信号ＤＱＭが供給された時に、単にライトアンプ制御回路がライトアンプを非活性化するだけで、コラムデコーダ制御回路がコラムデコーダの非活性化を行わない。従って、コラム選択信号ＣＬが生成されてコラムゲートＣＬＧが導通して、データバス線対にメモリセルのデータＱ４，Ｑ５が出力される。そのため、時刻ｔ８で供給されたリードコマンドに応答して生成されるコラムデコーダ活性化信号ＣＤとコラム選択信号ＣＬとが、その前のコラムデコーダ活性化信号ＣＤとコラム選択信号ＣＬとの間に十分なリセット時間を介在させることなく、発生している。
【００４８】
図４においても、時刻ｔ０の内部クロックＣＬＫ０゜に同期して、ライトコマンドＷＲＩＴＥが供給される。そして、ライトデータＤ０〜Ｄ３までの書き込み動作は、図３の場合と同様に行われる。そして、時刻ｔ６，ｔ７でデータマスク信号ＤＱＭが供給されると、ライトアンプ制御回路１６が、対応するライト制御信号ＷＥＮ０，１を生成せずに、ライトアンプＷ／Ａ−０，１を非活性化する。従って、ライトデータＤ４，Ｄ５に基づくライトアンプのデータバス線対の駆動動作が行われない。但し、図４の例では、従来のＳＤＲ型のメモリデバイスの如く、コラムデコーダ活性化信号ＣＤの発生は禁止されず、コラムデコーダＣＤＥＣがコラム選択信号ＣＬを生成し、コラムゲートＣＬＧが開かれ、メモリセルアレイのデータＱ４，Ｑ５が２つのデータバス線対に出力される。
【００４９】
その結果、リードコマンドに応答して続いて生成されるコラムデコーダ活性化信号ＣＤの発生までのリセット期間ΔＴが十分確保されない。従って、最悪、データマスク信号ＤＱＭが供給された時刻ｔ７に対応するコラム選択信号ＣＬと、リードコマンドが供給された時刻ｔ８に対応するコラム選択信号ＣＬとが、重なり合うことになり、データバス線対上に異なるリードデータが同時に出力されることが予想される。このように、ＤＤＲ対応のメモリデバイスでは、内部の書き込み動作の開始がクロックＣＬＫ１８０゜後に行われるので、図３，４に示される通り、書き込み用クロックＣＬＫ−Ｗと読み出し用クロックＣＬＫ−Ｒとの間の期間ΔＣが短い。従来のＳＤＲ対応のメモリデバイスの如く、データマスク信号ＤＱＭに対して、コラム選択信号ＣＬを生成したままにする動作では、後続するリードコマンドに対応する読み出し動作に支障を与えることになる。従って、図３の如き動作が好ましい。
【００５０】
図５は、第２の実施の形態例の書き込み動作をデータマスク信号で禁止する動作のタイミングチャート図である。第２の実施の形態例では、クロックの第１及び第２のエッジに同期してデータマスク信号ＤＱＭが連続して供給される場合は、ライトアンプ制御回路がライトアンプを非活性化して、クロックの第１及び第２のエッジに同期して供給されるライトデータに対する書き込み動作を禁止すると共に、コラムデコーダ制御回路がコラムデコーダを非活性化して、コラムゲートが導通するのを禁止する。更に、クロックの第１のエッジまたは第２のエッジのいずれか一方にのみデータマスク信号ＤＱＭが供給される場合は、ライトアンプ制御回路がデータマスク信号ＤＱＭに対応するほうのライトアンプのみを非活性化し、他方のライトアンプは活性化させる。従って、データマスク信号が供給されないクロックのエッジに同期して供給されたライトデータに対する書き込み動作は、行われる。そして、コラムデコーダ制御回路は、データマスク信号ＤＱＭにかかわらず、コラムデコーダ活性化信号ＣＤを生成し、第１及び第２のデータバス線対の両方を、コラムゲートを介してメモリセルアレイに接続させる。その結果、一方のデータバス線対はライトアンプにより駆動されて、書き込みが行われるが、他方のデータバス線対は、メモリセルアレイからの読み出しデータが出力される。
【００５１】
図５のタイミングチャートに従って、上記の動作を説明する。図５の例では、時刻ｔ０のクロックＣＬＫ０゜に同期して、ライトコマンドＷＲＩＴＥが供給される。そして、図３の第１の実施の形態例と同様に、ライトデータＤ０，Ｄ１が入力されてから時刻ｔ３のクロックＣＬＫ１８０゜に同期して、内部の書き込み用クロックＣＬＫ−Ｗが生成され、第１及び第２のライトアンプＷ／Ａ−０，１が活性化され、コラムデコーダ活性化信号ＣＤが生成され、コラム選択信号ＣＬが生成され、書き込み動作が行われる。
【００５２】
次に、時刻ｔ４とｔ５の内部クロックＣＬＫ０゜とＣＬＫ１８０゜に同期して、データマスク信号ＤＱＭが連続して供給される。その結果、第１の実施の形態例と同様に、期間Ｔ４では、ライト制御信号ＷＥＮ０，１の両方が生成されず、ライトアンプＷ／Ａ−０，１が共に活性化されず、コラムデコーダ活性化信号ＣＤが生成されず、コラム選択信号ＣＬも生成されない。その結果、第１及び第２のデータバス線対は共に駆動されず、期間Ｔ４の間リセットレベルを維持する。
【００５３】
次に、時刻ｔ８の内部クロックＣＬＫ０゜に同期してデータマスク信号ＤＱＭが供給され、次の時刻ｔ９の内部クロックＣＬＫ１８０゜に同期してデータマスク信号ＤＱＭは供給されない。即ち、連続してデータマスク信号ＤＱＭが供給されず、クロックの第１または第２のエッジの一方にのみデータマスク信号ＤＱＭが供給される。この場合は、ライトデータＤ６に対する書き込み動作のみが禁止され、ライトデータＤ７に対する書き込み動作は禁止されない。
【００５４】
即ち、クロックの第１または第２のエッジのいずれか一方にのみデータマスク信号ＤＱＭが供給される場合は、仕様上次のサイクルでリードコマンドが供給されることはないので、データマスク信号ＤＱＭが供給されない方のライトデータＤ７に対する書き込み動作は実行される。つまり、ライトアンプ制御回路１６は、内部マスク信号ＭＡＳＫ０に応答して、第１のライト制御信号ＷＥＮ０の発生を禁止し、第２のライト制御信号ＷＥＮ１の発生のみを行う。その結果、第１のライトアンプＷ／Ａ−０は活性化されず、第２のライトアンプＷ／Ａ−１は活性化され、ライトデータＤ７に基づいて第２のデータバス線対ＤＢ１，／ＤＢ１は駆動される。一方、コラムデコーダ制御回路１４は、コラムデコーダ活性化信号ＣＤを発生し、コラム選択信号ＣＬを発生させる。その結果、図５の期間Ｔ６において、第１のデータバス線対ＤＢ０，／ＤＢ０には、メモリセルアレイからのリードデータＱ６が出力され、第２のデータバス線対ＤＢ１，／ＤＢ１には、ライトアンプＷ／Ａ１からのライトデータＤ７が出力される。
【００５５】
この場合、第１のデータバス線対に対応するコラム選択信号ＣＬが生成されないとすると、第１のデータバス線対ＤＢ０，／ＤＢ０が駆動されず、隣接して配置される第２のデータバス線対ＤＢ１，／ＤＢ１の書き込み用の大振幅動作の影響を受けて、第１のデータバス線対がリセットレベルから変位することがある。データバス線対のリセット用のクランプトランジスタＣＬＰのクランプレベルＶＲは、それ自体大電流を供給する能力がないので、第１のデータバス線対ＤＢ０，／ＤＢ０がリセットレベルのままであると、上記の変位が発生するのである。その結果、次のサイクルでの書き込みまたは読み出し動作において、第１のデータバス線対ＤＢ０，／ＤＢ０の最初のレベルが、通常のリセットレベルから変位し、書き込みまたは読み出し動作に支障を来すことが予想される。
【００５６】
以上の様に、バーストライト動作中に、データマスク信号ＤＱＭがクロックの第１または第２のエッジのいずれか一方にのみ供給される場合は、対応するライトアンプを非活性化し、但し、両データバス線対に対するコラム選択信号ＣＬの生成は行うことが、その後の誤動作防止には必要である。
【００５７】
【発明の効果】
以上説明した通り、本発明によれば、ダブル・データ・レート対応のメモリデバイスにおいて、バーストライト動作中のリードコマンドの割り込みに対して、先行するデータマスク信号に応答して、データバス線対をリセット状態に保つようにしたので、後続する読み出し動作を正常に行うことができる。
【００５８】
更に、本発明によれば、ダブル・データ・レート対応のメモリデバイスにおいて、バースト動作中のクロックの第１または第２のエッジの一方に同期するデータマスク信号に応答して、第１及び第２のデータバス線対を共に駆動させるので、後続する読み出しまたは書き込み動作を正常に行うことができる。
【図面の簡単な説明】
【図１】メモリデバイスの全体の構成図である。
【図２】本発明の実施の形態例のＤＤＲ型のメモリデバイスの詳細回路図である。
【図３】第１の実施の形態例のライト・インタラプト・リード動作のタイミングチャート図である。
【図４】実施の形態例を説明するためのタイミングチャート図である。
【図５】第２の実施の形態例の書き込み動作をデータマスク信号で禁止する動作のタイミングチャート図である。
【図６】従来のＳＤＲ（シングル・データ・レート）型のＳＤＲＡＭのコラム系回路を示す図である。
【図７】図６のＳＤＲ型のメモリデバイスにおけるライト・インタラプト・リード動作を示すタイミングチャート図である。
【符号の説明】
ＭＣＡ          メモリセルアレイ
ＷＲＩＴＥ      ライトコマンド
ＲＥＡＤ        リードコマンド
ＣＬＧ          コラムゲート
ＣＬ            コラム選択信号
ＤＢ，／ＤＢ    データバス線対
Ｓ／Ｂ          センスバッファ
Ｗ／Ａ          ライトアンプ
ＲＥ            リードイネーブル信号
ＷＥ            ライトイネーブル信号
ＲＥＮ          リード制御信号
ＷＥＮ          ライト制御信号
ＣＤ            コラムデコーダ活性化信号
ＤＱＭ          データマスク信号
ＭＡＳＫ        内部マスク信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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