(57)【特許請求の範囲】
【請求項１】
第１の電圧の点と共通ノードとの間に結合された負荷と、
共通ノードと基準電圧の点との間に接続されたソース／ドレイン経路を備える第１のバイアス基準トランジスタであって、そのドレインにそのゲートが接続されている、当該第１のバイアス基準トランジスタと、
電流出力ノードと基準電圧の点との間に接続されたソース／ドレイン経路を備える電流源トランジスタであって、共通ノードにそのゲートが接続されている、当該電流源トランジスタと、
第１の選択信号に応答して、共通ノードと基準電圧の点との間に電流を伝導する第１の調整脚と
を有していることを特徴とする集積回路用可調整電流源。
【請求項２】
負荷が第２のバイアス基準トランジスタを有し、このトランジスタの導通路の第１の端部が第１の電圧の点に結合され、第２の端部が共通ノードに接続され、このトランジスタの制御電極がバイアス電圧を受けるようになっていることを特徴とする請求項１に記載の可調整電流源。
【請求項３】
第２のバイアス基準トランジスタが電界効果トランジスタであることを特徴とする請求項２に記載の可調整電流源。
【請求項４】
第２のバイアス基準トランジスタが、そのソースに第１の電圧によってバイアスが加えられ、そのゲートがバイアス電圧を受け、そのドレインが共通ノードに接続された、ｐチャネル電界効果トランジスタであることを特徴とする請求項３に記載の可調整電流源。
【請求項５】
第１のバイアス基準トランジスタ及び電流源トランジスタが、ｎチャネル電界効果トランジスタであることを特徴とする請求項１に記載の可調整電流源。
【請求項６】
第１の調整脚が、共通ノードと基準ノードの間に結合されたソース／ドレイン経路、及び、第１の選択信号を受ける制御電極を備える第１のスイッチング・トランジスタを有していることを特徴とする請求項１に記載の可調整電流源。
【請求項７】
第１の調整脚が、さらに、第１のバイアス基準トランジスタ及び電流源トランジスタに対する第１の選択された電流導通能力を有する第１の導電性のトランジスタを備え、この第１の導電性のトランジスタのソース／ドレイン経路が第１のスイッチング・トランジスタのソース／ドレイン経路と直列に接続されており、この第１の導電性のトランジスタの制御電極にはこの第１の導電性のトランジスタが飽和状態になるようにバイアスがかけられることを特徴とする請求項６に記載の可調整電流源。
【請求項８】
第１のスイッチング・トランジスタが、共通ノードに接続されたドレインと、ソースと、第１の選択信号を受けるためのゲートとを備えた電界効果トランジスタであり、
第１の導電性のトランジスタが電界効果トランジスタであり、この電界効果トランジスタのドレインが第１のスイッチング・トランジスタのソースに接続され、この電界効果トランジスタのソースに基準電圧によるバイアスが印加され、この電界効果トランジスタのゲートが共通ノードに接続されていることを特徴とする請求項７に記載の可調整電流源。
【請求項９】
第１のバイアス基準トランジスタ及び電流源トランジスタが、電界効果トランジスタであり、
第１の導電性のトランジスタのサイズが、第１のバイアス基準トランジスタのサイズとほぼ同じであることを特徴とする請求項８に記載の可調整電流源。
【請求項１０】
可調整電流源が、さらに、第２の調整脚を有し、この第２の調整脚が、
共通ノードに接続されたドレインと、ソースと、第２の選択信号を受けるためのゲートとを備えた電界効果型の第２のスイッチング・トランジスタと、
第２のスイッチング・トランジスタのソースに接続されたドレインと、基準電圧によるバイアスが印加されるソースと、共通ノードに接続されたゲートとを備える電界効果型の第２の導電性のトランジスタと
を有していることを特徴とする請求項８に記載の可調整電流源。
【請求項１１】
第２の導電性のトランジスタが、第１の導電性のトランジスタの第１の選択された電流導通能力とは異なる第２の選択された電流導通能力を有していることを特徴とする請求項１０に記載の可調整電流源。
【請求項１２】
さらに、第１の選択信号を選択された論理レベルに設定するためのヒューズ回路が設けられていることを特徴とする請求項１に記載の可調整電流源。
【請求項１３】
第１の選択信号が論理信号であることを特徴とする請求項１に記載の可調整電流源。
【請求項１４】
電流ミラーの基準脚にバイアス電圧を印加し、電流ミラーの基準脚によって伝導する電流をこのバイアス電圧によって制御し、電流ミラーのミラー脚が、基準電流の電流ミラー比倍に相当するミラー電流を伝導するようにする工程と、
電流ミラーの基準脚に並列に結合された第１の調整トランジスタをオンにして、電流ミラーのミラー比を低下させる工程と
を有している、電流源によって伝導される電流の制御方法において、
電流ミラーの基準脚が電界効果基準トランジスタを有し、電流ミラーのミラー脚が、共通ノードにおいて基準トランジスタのゲートに接続されたゲートを備える電界効果ミラー・トランジスタを有し、前記第１の調整トランジスタが、共通ノードと基準電圧の点との間で、スイッチング・トランジスタと直列に接続された電界効果トランジスタであり、前記第１の調整トランジスタが、共通ノードに接続されたゲートを備え、前記第１の調整トランジスタをオンにする前記工程が、前記スイッチング・トランジスタをオンにする工程を含むことを特徴とする、電流源によって伝導される電流の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の分野におけるものであり、とりわけ、集積回路において有効な電流源回路を提供するものである。
【０００２】
本出願は、米国における特許出願第０８／３５９，９２７号、特許出願第０８／３６０，２２９号、特許出願第０８／３５９，３９７号、特許出願第０８／３５９，９２６号及び、特許出願第０８／３６０，２２７号に関連している。
【０００３】
【従来の技術】
最新のデジタル集積回路、すなわち、周知の相補型金属酸化物半導体（ＣＭＯＳ）テクノロジに基づいて製作された集積回路の場合、集積回路内の多くの機能回路は、安定電流を伝導する電流源に依存している。こうした機能回路の例には、電圧調整器、差動増幅器、センス増幅器、電流ミラー、演算増幅器、レベル・シフト回路、及び、基準電圧回路が含まれる。こうした電流源は、一般に、電界効果トランジスタを利用し、電界効果トランジスタのゲートに基準電圧を印加する構成となっている。
【０００４】
これらの回路は、通常、電流源によって制御されるほぼ一定の電流を利用する。しかし、本発明に関しては、製造される個々の集積回路の性能を保証する場合のように、状況が異なれば、電流源によって伝導される電流の値を異ならせるほうが望ましいということを確かめた。後述するように、対応する出力ドライバの制御のため、出力バッファに加えられる基準電圧を発生させる場合、電圧基準回路における低出力インピーダンスと電圧基準回路によって引き出される直流電流との間のトレード・オフを最適化するのが望ましい。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、可調整電流源を提供することにある。
【０００６】
本発明のもう１つの目的は、電流を安定して細かく調整することが可能な可調整電流源を提供することにある。
【０００７】
本発明のもう１つの目的は、ヒューズ・プログラミングによって、電流の永久選択が可能な可調整電流源を提供することにある。
【０００８】
本発明の他の目的及び利点については、下記の図面に関する説明から、当該技術の通常の技能者にとって明らかになるであろう。
【０００９】
【課題を解決するための手段】
本発明は、集積回路で構成することが可能な可調整電流源を提供する。電流源は、追加脚を基準脚のトランジスタとの並列構成に切換え導入することができ、電流源トランジスタがミラー電流を伝導する、電流ミラーに基づくものである。並列トランジスタの切換え導入によって、有効ミラー比が変化し、電流源トランジスタによって伝導される電流が減少する。並列トランジスタの切換え導入は、ヒューズ・プログラミングまたは論理信号の制御下で実施することができる。
【００１０】
【発明の実施の形態】
下記の説明から明らかになるように、本発明は、デジタル出力信号を発生する多様な集積回路において実施できることを意図したものである。こうした集積回路の例には、読み取り専用、プログラマブル読み取り専用、ランダム・アクセス（スタティックまたはダイナミック）、及び、ＦＩＦＯタイプのメモリ回路、汎用またはプログラマブル・タイプのタイマ回路、マイクロプロセッサ、マイクロコンピュータ、マイクロコントローラ、及び、他の論理回路がある。メモリ回路は、電源電圧の低い集積回路（マイクロプロセッサのような）に対する出力データの供給によく用いられるものと予測されるので、解説を目的として、本発明の望ましい実施例については、メモリ集積回路の例について述べることにする。
【００１１】
図１には、本発明の望ましい実施例が実施される、読み取り／書き込みメモリ１０のブロック図が示されている。メモリ１０には、メモリ・アレイ１６をなすように配列された複数のメモリ・セルが含まれている。一般に、メモリ１０は、Ｍビットのアドレスを受け、システム・クロック（「ＣＬＫ」で表示）に同期して、Ｎビットのデータ量を出力する働きをする。整数Ｍ及びＮは、設計者が所望のメモリ密度及びデータ経路サイズに基づいて選択される。メモリ・アレイ１６の選択されたメモリ・セルは、従来のやり方で、後述するように、アドレス・レジスタ１２、タイミング及び制御回路１４、及び、アドレス・デコーダ１７の動作によってアクセスされる。データ端末２８によって、読み取り／書き込みメモリ１０との間でのデータ通信が可能になり、この例では、データ端末２８は、共通の入力／出力端末であるが、メモリ１０において、独立した専用入力端末及び出力端末をその代りに用いることが可能であること勿論である。データは、読み取り回路要素１９（当該技術における慣例通り、センス増幅器、バッファ回路要素等を含みうる）、出力バッファ２１、及び、出力ドライバ２０を介して、メモリ・アレイ１６の選択されたメモリ・セルから読み取られ、逆に、入力ドライバ１８及び書き込み回路要素１７を介して、メモリ・アレイ１６の選択されたメモリ・セルに書き込まれる。
【００１２】
アドレス・レジスタ１２には、Ａ１  〜ＡＭ  と表示された整数Ｍ個のアドレス入力が含まれている。当該技術において既知のように、アドレス入力によって、メモリ１０にＭビットのアドレスを加え、アドレス・レジスタ１２に記憶することが可能になる。この例の場合、メモリ１０が、同期タイプであり、アドレス入力Ａにおけるアドレス値自体が、ＣＬＫを介してアドレス・レジスタ１２に刻時され、ＣＬＫは、タイミング及び制御回路１４からアドレス・レジスタ１２に送られる。アドレスを記憶すると、アドレス・レジスタ１２は、通常のやり方で、アドレス・デコーダ１７を介して、そのアドレスをメモリ・アレイ１６に加える。タイミング及び制御回路１４は、例示のように、読み取り／書き込み許可（イネーブル）、出力許可、バースト・モード許可、チップ許可等の、当該技術において既知の各種制御及び／またはタイミング信号を表すことを意図した、一般化された１組の制御入力（ＣＴＲＬで示す）を備えている。
【００１３】
この例の場合、メモリ１０は、電源端子Ｖｃｃから電力を受け、また、基準電圧端子ＧＮＤも備えている。本発明の望ましい実施例によれば、メモリ１０は、メモリ１０の端子Ｖｃｃに加えられる電圧より低い電源電圧による電力供給を受ける別の集積回路によって受けるために、データ端末２８に出力データを生じる。例えば、メモリ１０の端子Ｖｃｃに印加される電源電圧は、（端子ＧＮＤにおける電圧に対して）公称で５ボルトとすることができるが、端末２８においてメモリ１０が提供するデータを受ける集積回路は、公称で３．３ボルトの電源電圧を有することが可能である。この条件を可能にするためには、データ端末２８においてメモリ１０の出力ドライバ２０によって駆動される最大電圧は、この低いほうの電源電圧か、または、それに近い（すなわち、３．３ボルトまたはそれに近い）電圧として、下流の集積回路に対する損傷を回避しなければならない。さらに詳細に後述するように、本発明の望ましい実施例は、メモリ１０の出力ドライバ２０によって駆動される最大出力の高レベル電圧にこうした制限を設けることを意図したものである。
【００１４】
メモリ・アレイ１６は、所望の密度及びアーキテクチャに基づいて、サイズ及び構成が定められた標準メモリ記憶アレイである。一般に、アレイ１６はアドレス・デコーダ１７から復号化アドレス信号を受け、これに応じて所望の１つ以上のメモリ・セルをアクセスする。上述のように、制御信号の１つが、読み取り操作と書き込み操作のいずれを実施すべきか選択する。書き込み操作の場合、データ端末２８に供給され、入力バッファ１８を介して伝達される入力データは、書き込み回路要素２１によって、選択されたメモリ・セルに供給される。逆に、読み取り操作の場合、選択されたメモリ・セルに記憶されているデータが、読み取り回路要素１９によって出力バッファ２１に供給される。次に、出力バッファ２１は、データ端末２８からデジタル出力データ信号を送り出すため、出力ドライバ２０に対する制御信号を発生する。いずれにせよ、メモリ１０の内部動作は、従来のやり方で、タイミング及び制御回路要素１４によって制御される。
【００１５】
本発明の望ましい実施例によれば、メモリ１０には、さらに、出力バッファ・バイアス回路２２が含まれる。出力バッファ・バイアス回路２２によって、ラインＶＯＨＲＥＦにバイアス電圧が発生し、出力バッファ２１に供給され、出力バッファ２１から供給される制御信号は出力ドライバ２０によって駆動される、データ端末２８における最大出力電圧を制限する。図１に示すように、また、さらに詳細に後述するように、本発明の望ましい実施例による出力バッファ・バイアス回路２２は、メモリ・アクセス・サイクルのタイミングに基づき、タイミング及び制御回路要素１４によって制御される。
【００１６】
次に、図２を参照すると、本発明に基づく出力バッファ・バイアス回路２２の構成及び出力バッファ２１及び出力ドライバ２０との連係が、さらに詳細に示されている。図２に示すように、出力バッファ・バイアス回路２２には、その出力から調整された電圧ＶＯＨＲＥＦを送り出す、電圧基準及び調整器２４が含まれている。出力バッファ・バイアス回路２２には、また、さらに詳細に後述するように、タイミング及び制御回路要素１４によってラインＣ５０に発生したクロック信号の制御を受ける、バイアス電流源２６も含まれている。バイアス電流源２６は、ラインＶＯＨＲＥＦにおける電圧発生時に電圧基準及び調整器２４によって用いられる、バイアス電流ｉＢＩＡＳを発生する。また、本発明のこの実施例によれば、電圧基準及び調整器２４は、オフセット補償電流源２８からオフセット補償電流ｉＮＵＬＬを受ける。出力バッファ・バイアス回路２２には、さらに、電圧ＶＯＨＲＥＦの設定に役立つＶｔ  シフト回路３０が含まれている。出力バッファ・バイアス回路２２及びそのそれぞれの構成要素ブロックの詳細な構成及び動作については、さらに詳細に後述する。
【００１７】
電圧ＶＯＨＲＥＦは、出力バッファ２１のそれぞれに供給される。出力バッファ・バイアス回路２２自体は、出力バッファ２１のいくつかにサービスを行うが、多くの場合、出力バッファの数によっては、出力バッファ２１の全てを制御するのに、単一の出力バッファ・バイアス回路２２で十分である。各出力バッファ２１は、読み取り回路１９（図１参照）によって発生する相補データ入力ＤＡＴＡ、ＤＡＴＡ＊  を受ける。例えば、出力バッファ２１ｊ  は、相補データ入力ＤＡＴＡｊ  、ＤＡＴＡｊ  ＊  （＊  は、論理補数を表す）を受ける。各出力バッファ２１は、制御信号（出力バッファ２１ｊ  についてＰＵ及びＰＤで示す）を対応する出力ドライバ２０に供給する。各出力ドライバ２０は、対応するデータ端末２８を駆動する。図１に示すように、データ端末は、共通の入力／出力端末であるが、入力側（すなわち、データ入力バッファ等）は、見やすくするため、図２には示されていない。
【００１８】
本発明のこの実施例における各出力バッファ２１は、ｎチャネル・プッシュ・プル・ドライバとして実施される。特に、図２に詳細に示されている出力ドライバ２０ｊ  について言及すると（他の出力ドライバ２０も同様に構成されているのは明らかである）、ｎチャネル・プル・アップ・トランジスタ３２は、ドレインに対してＶｃｃのバイアスが加えられ、ソースは、データ端末２８ｊ  に接続される。ｎチャネル・プル・ダウン・トランジスタ３４は、ドレインがデータ端末２８ｊ  に接続され、ソースには大地電位のバイアスがかけられる。出力ドライバ２０には、また、当該技術における慣例に従って、静電放電保護装置（不図示）を含むのが望ましい。トランジスタ３２、３４のゲートは、出力バッファ２１から、それぞれ、制御信号ＰＵ、ＰＤを受ける。当該技術の通常の技能者には明らかなように、プル・アップ・トランジスタ３２のドレインには、Ｖｃｃ（例えば、公称で５ボルト）のバイアスが印加されるので、トランジスタ３２のゲートに印加されるラインＰＵの電圧を適正に制御して、論理１を提示する際に、トランジスタ３２がデータ端末２８ｊ  を駆動して達する最大電圧（ＶＯＨ    ｍａｘｉｍｕｍと呼ばれる）が、限界（例えば、３．３ボルト）を超えないことを保証しなければならない。本発明の望ましい実施例に基づいて、この制限を実施する方法については、後述する。
【００１９】
図２に示すように、ｎチャネル・プル・アップ・トランジスタ３２の基板ノードには、データ端末２８ｊ  におけるそのソースに与えられる電圧ではなく、大地電位のバイアスをかけるのが望ましい。当該技術の通常の技能者には明らかなように、ｎチャネル・プル・アップ・トランジスタ３２に関するこの基板ノード・バイアスは、ラッチ・アップに対する脆弱性を回避するのに望ましい。しかし、やはり明らかなように、トランジスタ３２に関するこのバイアス条件によって、そのしきい値電圧が有効に上昇するので、出力ドライバ２０によって駆動されるＶＯＨ    ｍａｘｉｍｕｍを制限するのは、いっそう困難になる。この困難さは、トランジスタ３２をオンにするために、ラインＰＵを駆動しなければならない電圧が上昇するために生じる。本発明の望ましい実施例では、後述するように、トランジスタ３２の基板ノードにバックバイアス（すなわち、そのソースの電圧以外の電圧）をかけることにより、この困難に対処する。
【００２０】
出力バッファ
図２に示す出力バッファ２１ｊ  の構成について詳述するが、他の出力バッファ２１も同様に構成されているのは明らかである。出力バッファ２１ｊ  は、それぞれのＮＡＮＤ機能素子４０、４２の入力においてデータ入力ラインＤＡＴＡｊ  、ＤＡＴＡｊ  ＊  を受ける。出力許可ラインＯＵＴＥＮが、やはり、ＮＡＮＤ機能素子４０、４２のそれぞれの入力において受けられ、後述する出力許可機能が実施される。
【００２１】
ＮＡＮＤ機能素子の出力は、ｐチャネル・トランジスタ３６及びｎチャネル・トランジスタ３８のゲートに加えられる。ｐチャネル・トランジスタ３６は、そのソースに、出力バッファ・バイアス回路２２によって発生する電圧ＶＯＨＲＥＦのバイアスがかけられ、そのドレインは、ラインＰＵに接続される。ｎチャネル・トランジスタ３８は、そのドレインが、ラインＰＵに接続され、そのソースには、大地電位のバイアスが印加される。トランジスタ３６、３８自体は、ＮＡＮＤ機能素子４０によって供給される論理信号の論理的補数によってラインＰＵを駆動する、従来のＣＭＯＳインバータを形成している。しかし、ラインＰＵがトランジスタ３６に駆動されて、達する高電圧は、出力バッファ・バイアス回路２２によって発生する電圧ＶＯＨＲＥＦに制限される。ラインＰＵは、出力ドライバ２０ｊ  のｎチャネル・プル・アップ・トランジスタ３２のゲートに供給されるので、従って、電圧ＶＯＨＲＥＦは、プル・アップ・トランジスタ３２の最大駆動電圧、すなわち、データ端末２８ｊが駆動されて、達する電圧を制御することになる。
【００２２】
下側では、ＮＡＮＤ機能素子４２の出力が、インバータ４３の入力に加えられる（この場合、Ｖｃｃによるバイアスが印加される）。インバータ４３の出力によって、ラインＰＤが駆動され、ｎチャネル・プル・ダウン・トランジスタ３４のゲートに加えられる。
【００２３】
動作時、出力許可ラインＯＵＴＥＮが高論理レベルの場合、ＮＡＮＤ機能素子４０、４２の状態は、データ入力ラインＤＡＴＡｊ  、ＤＡＴＡｊ  ＊  によって制御され、互いの論理的補数になる（データ入力ラインＤＡＴＡｊ  、ＤＡＴＡｊ  ＊  が、互いに論理的補数であるため）。ラインＤＡＴＡｊ  が高論理レベルであれば、ＮＡＮＤ機能素子４０の出力における論理レベルが低になり、トランジスタ３６がオンになるので、電圧ＶＯＨＲＥＦがラインＰＵを介してトランジスタ３２のゲートに加えられ、データ端末２８ｊ  が駆動されて、高論理レベルになる（上述のように、ＶＯＨＲＥＦの電圧によって制限される）。この条件において、ＮＡＮＤ機能素子４２の出力は、高であり（データ・ラインＤＡＴＡｊ  ＊  は低）、インバータ４３によって反転されると、出力ドライバ２０ｊ  のトランジスタ３４はオフになる。他のデータ状態において、ＮＡＮＤ機能素子４０の出力が高になると（データ・ラインＤＡＴＡｊ  は低）、トランジスタ３８がオンになり、ラインＰＵが低にプル・ダウンされて、トランジスタ３２がオフになる。又、ＮＡＮＤ機能素子４２の出力が、低になり、インバータ４３がラインＰＤを駆動して高にし、トランジスタ３４をオンにするので、データ端末２８ｊ  が低にプル・ダウンされる。出力許可ラインＯＵＴＥＮが低論理レベルの場合、ＮＡＮＤ機能素子４０、４２の出力は、データ入力ラインＤＡＴＡｊ  、ＤＡＴＡｊ  ＊  によって加えられるデータ状態に関係なく、強制的に高になり、結果として、トランジスタ３２、３４は、両方とも、オフになり、データ端末２８ｊ  は、高インピーダンス状態に保たれる。
【００２４】
上述のように、本発明のこの実施例におけるラインＶＯＨＲＥＦの電圧によって、出力ドライバ２０におけるｎチャネル・プル・アップ・トランジスタ３２に加えられる駆動が決まる。従って、本発明のこの実施例によれば、電圧ＶＯＨＲＥＦをプル・アップ・トランジスタ３２のゲートに供給する場合に、出力バッファ２１の構成は、最小限のトランジスタで実施され、迅速なスイッチングによって、データ端末２８における高速遷移を可能にするので、とりわけ有効である。さらに、本発明のこの実施例によれば、ＶＯＨ    ｍａｘｉｍｕｍを制限するのに、出力ドライバ２０において、直列デバイスが不要になるが、こうした直列デバイスは、必然的に、出力ドライバ２０のスイッチング速度を低下させ、静電放電及びラッチ・アップに対する脆弱性を導入することになる。さらに、本発明のこの実施例によれば、ｎチャネル・トランジスタ３２に対するゲート駆動のブート・ストラップが不必要になるので、電圧のスルー及びバンプに影響されなくなる。
【００２５】
次に、適正な電圧ＶＯＨＲＥＦを供給することによって、本発明のこの実施例におけるメモリ１０が、論理的高レベルを、より低い電源電圧を有する集積回路によって受けられる最大安全レベルにすることが可能になる、出力バッファ・バイアス回路２２の構成について、図２に示す出力バッファ・バイアス回路２２の各回路機能に関連して、詳細に述べることにする。
【００２６】
Ｖｔ  シフトを伴う電圧基準及び調整器
次に、図３を参照し、出力バッファ・バイアス回路２２の他の構成要素と連携させて、電圧基準及び調整器２４の構成及び動作を詳細に説明する。
【００２７】
図３に示すように、電圧基準及び調整器２４は、電流ミラー式に構成されている。ｐチャネル・トランジスタ４４及び４６は、それぞれ、ソースにＶｃｃのバイアスが加えられ、ゲートは互いに接続されている。この電流ミラーの基準脚において、トランジスタ４４のドレインは、そのゲート、及び、ｎチャネル・トランジスタ４８のドレインに接続されている。ｎチャネル・トランジスタ４８のゲートは、Ｖｃｃとアースとの間に直列に接続された抵抗器４７，４９より成る分圧器に接続されており、この場合トランジスタ４８のゲートは、Ｖｃｃ電源電圧の所望の一部（例えば、６０％）を受ける抵抗器４７及び４９間の点に接続されている。代替案として、抵抗分圧器の各脚は、当初、ヒューズによって短絡された直列の抵抗器から構成することが可能であり、選択されたヒューズを開くことにより、トランジスタ４８のゲートに加えられる電圧にプログラム機能を付与することが可能になる。
【００２８】
トランジスタ４８のソースは、バイアス電流源２６に接続されている。この電流ミラーのミラー脚において、トランジスタ４６のドレインは、出力ノードＶＯＨＲＥＦにおいて、ｎチャネル・トランジスタ５０のドレインに接続されている。トランジスタ５０のゲートは、さらに詳細に後述するやり方で、Ｖｔ  シフト回路３０を介してノードＶＯＨＲＥＦに結合されている。ｎチャネル・トランジスタ５０のソースは、基準脚のトランジスタ４８のソースに、従って、バイアス電流源２６に接続されている。上述のように、バイアス電流源２６は、電圧基準及び調整器２４の電流ミラーの基準脚とミラー脚とにおける電流の和（すなわち、トランジスタ４８及び５０を通る電流の和）である、電流ｉＢＩＡＳを伝導する。電流ｉＢＩＡＳは、主として、ｎチャネル・トランジスタ５２により生ぜしめられ、このトランジスタ５２のドレインはトランジスタ４８及び５０のソースに接続され、トランジスタ５２のソースには、大地電位のバイアスがかけられ、トランジスタ５２のゲートがバイアス基準回路５４によって制御される。さらに詳細に後述するように、本発明の望ましい実施例によれば、電流ｉＢＩＡＳをメモリ・アクセス・サイクルにおける所定の時点において減少せしめうるように電流ｉＢＩＡＳを制御して（クロック信号Ｃ５０の制御下で）、メモリ・アクセス・サイクルの異なる部分に対して電圧基準及び調整器２４の出力インピーダンスを最適化するため、動的バイアス回路６０も設けられている。
【００２９】
本発明のこの望ましい実施例では、電圧ＶＯＨＲＥＦが出力ドライバ２１におけるｎチャネル・プル・アップ・トランジスタ３２に加えられる（出力バッファ２１を介して）ことを考慮して、Ｖｔ  シフト回路３０は、電圧基準及び調整器２４のミラー脚におけるｎチャネル・トランジスタ５０のゲートにバイアスをかけ、電圧ＶＯＨＲＥＦが、ｎチャネルしきい値電圧だけ、上方にシフトすることを保証する。このシフトの実施方法については、電圧基準及び調整器２４の動作と共に、後述する。
【００３０】
次に、メモリ・サイクルにおいて、出力データをデータ端末２８から送り出すことになる時点における、電圧基準及び調整器２４の動作について詳細に述べることにする。バイアス基準回路５４が、ｎチャネル・トランジスタ５２のゲートにバイアス電圧を印加して、電流ミラーを介して伝導されるｉＢＩＡＳの値を設定する。動的バイアス回路６０は、この時点において、事実上にオフになる。抵抗器４７、４９によって発生され、基準電圧としてｎチャネル・トランジスタ４８のゲートに供給される、分圧電圧によって、トランジスタ４８の導通度が決まり、従って、ｐチャネル・トランジスタ４４のドレインにおけるバイアス条件が決まる。トランジスタ４４によって伝導される電流は、ミラー脚のトランジスタ４６によって鏡映され、従って、トランジスタ４４によって伝導される電流の複数倍になる（後述する）。
【００３１】
トランジスタ４６、５０のドレインにおける電圧ＶＯＨＲＥＦは、トランジスタ４４、４８のドレインにおける電圧、回路におけるトランジスタの相対的サイズ、及び、Ｖｔシフト回路３０の効果によって決まる。電流ミラー回路技術において周知のように、電圧基準及び調整器２４の差動増幅器の効果を考慮して、トランジスタ５０のゲート電圧は、トランジスタ５０のゲートへのラインＶＯＨＲＥＦにおける電圧のフィードバックによって、トランジスタ４８のゲート電圧に整合しようとする。しかし、Ｖｔ  シフト回路３０には、ダイオード接続したトランジスタ５６が含まれており、そのゲートがＶＯＨＲＥＦにおいてそのドレインに接続され、そのソースが、トランジスタ５０のゲートに接続されて、ラインＶＯＨＲＥＦとトランジスタ５０のゲートとの間にしきい値電圧降下を生じさせるようになっている。トランジスタ５６は、出力ドライバ２０におけるｎチャネル・プル・アップ・トランジスタ３２と同様に、すなわち、同じか、または、同様のゲート長を備え、同じ基板ノード・バイアス（例えば、大地電位）がかかるように、構成されている。ｎチャネル・トランジスタ５８は、そのドレインが、トランジスタ５６のソースに接続され、そのゲートは、バイアス基準回路５４の制御を受け、トランジスタ５６を介して適正な電流の伝導が保証されるので、トランジスタ５６の両端間に正確なしきい値電圧の降下が生じることになる。
【００３２】
Ｖｔ  シフト回路３０の結果として、ラインＶＯＨＲＥＦにおける電圧は、出力ドライバ２０のｎチャネル・プル・アップ・トランジスタ３２のしきい値電圧にほぼ整合するしきい値電圧値だけ、トランジスタ４８のゲートにおける基準電圧から上昇される。電圧ＶＯＨＲＥＦが、出力ドライバ２０におけるｎチャネル・プル・アップ・トランジスタ３２のゲートに印加されて、十分な高レベルの駆動が保証されることを考慮すると、この追加のしきい値電圧シフトは、必要になる。Ｖｔ  シフトは、電圧基準及び調整器２４の出力インピーダンス、すなわち、出力バッファ２１のスイッチングによって電圧ＶＯＨＲＥＦの揺らぎが生じる場合に、トランジスタ５０を介して電流をシンクするインピーダンスを増大させないようにして、回路３０によって実施される。又、回路３０を設けることにより、電圧基準及び電圧調整器２４に導入されるオフセット電圧を最小にし、これには全段を追加せずに、２つのトランジスタ５６、５８を追加するだけで済む。
【００３３】
もちろん、出力ドライバ２０の論理レベル高の駆動を制御するには、電圧基準及び調整器２４によってラインＶＯＨＲＥＦに生じる電圧を、出力バッファ２１のプル・アップ・トランジスタ３６のソース電圧を制御する望ましい手段に関連して上述した方法に取って代わる方法で適用しうる。例えば、ラインＶＯＨＲＥＦに生じる電圧は、出力ドライバ２０におけるプル・アップ・トランジスタと直列をなすトランジスタのゲートに直接印加することもできるし、あるいは、別の例では、ラインＶＯＨＲＥＦに生じる電圧は、出力バッファ２１におけるプル・アップ・トランジスタと直列をなすトランジスタのゲートに直接印加することも可能である。これらの代替事例のそれぞれにおいて、ラインＶＯＨＲＥＦの基準電圧は、出力端子に加えられる駆動を制限する。しかし、こうした代替案の場合、当該技術の通常の技能者には明らかなように、ラインＶＯＨＲＥＦにおける基準電圧の絶対レベルは、以上の説明において利用されたレベルからシフトしなければならない可能性がある。
【００３４】
オフセット補償電流源
電圧基準及び調整器２４は、その出力インピーダンスが極めて低いことが望ましく、このようにすれば、ラインＶＯＨＲＥＦにおける電圧にあまり変動が生じないようにして、ラインＶＯＨＲＥＦにかなりの電流を供給したり、あるいは、そこからかなりの電流をシンクすることが可能である。上述のように、ラインＶＯＨＲＥＦにおける電圧は、最大出力の高レベル電圧ＶＯＨ    ｍａｘｉｍｕｍを制御して、データ端末２８における出力論理信号を受ける集積回路に損傷が生じないようにし、なおかつ、最大出力の駆動が得られるようにするので、ラインＶＯＨＲＥＦにおける電圧は、調整されたレベルの近くで安定した状態にとどまることが重要である。
【００３５】
従って、電圧基準及び調整器２４の場合、トランジスタ４６及び５０の駆動能力、従って、トランジスタ・サイズ（すなわち、チャネル幅対チャネル長の比、Ｗ／Ｌ）は、かなり大きいことが望ましい。トランジスタ４６、５０のこの大きいサイズによって、電圧基準及び調整器２４は、迅速に電流を供給する（Ｖｃｃからトランジスタ４６を介してラインＶＯＨＲＥＦに）か、あるいは、電流をシンクする（ラインＶＯＨＲＥＦからトランジスタ５０、５２を介してアースに）ことが可能になる。例えば、トランジスタ４６のＷ／Ｌは、約１２００、トランジスタ５０のＷ／Ｌは、約６００、及び、トランジスタ４８のＷ／Ｌは、この例の場合、約３００とすることが可能である。さらに、かなり大きいミラー比を得ることによって、ラインＶＯＨＲＥＦにおいて得られる電流源電流を増大させることができるようにするには、トランジスタ４６のＷ／Ｌは、トランジスタ４４のＷ／Ｌより大きいことが望ましい。さらに、利得を大きくするには、トランジスタ４８のＷ／Ｌは、トランジスタ４４のＷ／Ｌより相当大きいことが望ましい。上記例の場合、トランジスタ４４のＷ／Ｌは、約６０にでき、この場合、電圧基準及び調整器２４のミラー比は、約２０になる。最大電流源電流ｉｓｏｕｒｃｅ  ｍａｘは、下記のように求められる。
【数１】
0003596637.tif 000002
【００３６】
上記例の場合、最大電流源電流ｉｓｏｕｒｃｅ  ｍａｘは、ｉＢＩＡＳの約２０倍になる。電圧基準及び調整器２４の最大シンク電流は、ｉＢＩＡＳに等しくなるが、これは、バイアス電流源２６によって制御される。本発明のこの実施例の場合、もちろん明らかなように、電流源電流は、出力ドライバ２１におけるプル・アップ・トランジスタ３２のターン・オンを制御するので、本発明のこの実施例にとってよりクリティカルなパラメータになる。
【００３７】
しかし、電圧基準及び調整器２４の基準脚及びミラー脚を通る電流は、互いに等しくないので、トランジスタ４４、４８のドレインにおけるノードと、トランジスタ４６、５０のドレインにおけるノードとの間に、オフセット電圧の生じる可能性がある。このオフセット電圧は、約３００〜４００ｍＶであり、ｉＢＩＡＳの増大につれて上昇する。
【００３８】
さらに、トランジスタ４８のＷ／Ｌは、トランジスタ４４のＷ／Ｌよりかなり大きいので、また、トランジスタ４４のダイオード構成のため（ゲートがドレインに結合）、トランジスタ４４は、必要時に、トランジスタ４８のドレイン（及び、トランジスタ４４、４６のゲート）における電圧を迅速に高にプル・アップすることができない。例えば、出力ドライバ２１のいくつかが、それぞれのプル・アップ・トランジスタ３２を同時にオンにする場合、ラインＶＯＨＲＥＦにおける電圧を適正レベルに維持するには、電圧基準及び調整器２４からのかなりの電流源電流が必要になる。トランジスタ４６によって伝導されるほぼ全ての電流が、ラインＶＯＨＲＥＦに送られるため、トランジスタ４８は、電流源２６が必要とする電流ｉＢＵＬＫの大部分を一時的に供給することが要求されるので、この電流源電流によって、まず、ラインＶＯＨＲＥＦの電圧がプル・ダウンされ、これによって、さらに、電圧基準及び調整器２４の基準脚のトランジスタ４４、４８のドレインにおける電圧がプル・ダウンされる。しかし、トランジスタ４４は、比較的サイズが小さいので（高ミラー比の場合）、単独では、そのドレインにおける電圧を迅速にプル・アップすることはできない。この電圧が低にとどまる場合、電流源電流の過渡的な要求が済むと、トランジスタ４４及び４６が、ゲートの低電圧によって大きくオンにされるので、電圧ＶＯＨＲＥＦは、その定常状態電圧をオーバシュートする。上述のように、電圧ＶＯＨＲＥＦがオーバシュートすると、電源電圧がもっと低い下流の集積回路に損傷を加える可能性がある。
【００３９】
従って、本発明の望ましい実施例によれば、トランジスタ４４、４８のドレインにおいて電圧基準及び調整器２４に電流ｉＮＵＬＬを供給するため、オフセット補償電流源２８が設けられる。バイアス電流源トランジスタ５２のサイズは、電流ミラーを超えて電圧基準及び調整器２４の基準脚に供給される追加電流ｉＮＵＬＬを伝導するのに十分でなければならず、もちろん、この追加電流を伝導するため、トランジスタ５２と並列に、追加トランジスタを設けることが可能である。電流ｉＮＵＬＬは、トランジスタ４８が伝導する単位チャネル幅当たりの電流とトランジスタ５０が伝導する単位チャネル幅当たりの電流を等しくすることを意図しているので、オフセット電圧は発生せず、トランジスタ４４に対するトランジスタ４８の負荷は軽減され、必要時には、トランジスタ４４及び４８のドレインにおける電圧、従って、トランジスタ４４、４６のゲートにおける電圧を迅速に高にプル・アップすることが可能になる。従って、ラインＶＯＨＲＥＦにおける電圧のオーバシュートが、阻止される。
【００４０】
次に、図４を参照し、オフセット補償電流源２８の構成について詳述する。本発明のこの特定の実施例の場合、オフセット補償電流源２８は、実施に必要なトランジスタ数を最小限にとどめるため、バイアス電流源２６におけるバイアス基準回路５４によって制御される。もちろん、所望の場合、オフセット補償電流源は、それ自体のバイアス基準ネットワークを備えることも可能である。
【００４１】
バイアス基準回路５４はｐチャネル・トランジスタ６２を以って構成され、そのソースにはＶｃｃのバイアスが加えられ、そのゲートには、従来の電圧基準回路によって発生させ、メモリ１０の他の部分で用いることが可能な、あるいは、１９９４年１２月１６日に出願された「Ｃｉｒｃｕｉｔ    ｆｏｒ    Ｐｒｏｖｉｄｉｎｇ    ａ    Ｃｏｍｐｅｎｓａｔｅｄ    Ｂｉａｓ    Ｖｏｌｔａｇｅ」と題する米国特許出願第０８／３５７，６６４号明細書に開示された補償バイアス電圧基準回路によって発生させるのが望ましい、基準電圧ＰＶＢＩＡＳによるバイアスが加えられる。ｎチャネル・トランジスタ６４は、そのゲート及びドレインをトランジスタ６２のドレインに接続して、ダイオード式に接続されている。トランジスタ６２及び６４のサイズの選択は、ｐチャネル・トランジスタ６２が特定の電圧ＰＶＢＩＡＳに対して飽和状態にとどまることが保証されるように行われる。例えば、電圧ＰＶＢＩＳが約２ボルトの場合、Ｗ／Ｌ比が約１５のトランジスタ６２及び６４によって、トランジスタ６２は飽和状態に維持されるが、ここで、Ｖｃｃは、公称５ボルトである。トランジスタ６２、６４のドレインにおける共通ノードは、バイアス電流源２６におけるトランジスタ５２のゲート、及び、オフセット補償電流源２８に加えられる基準電圧ＩＳＶＲを供給する。
【００４２】
電圧基準及び調整器２４に伝導される大電流、並びに、温度に対して予測される製造処理上のパラメータ及び電源電圧の大変動のため、バイアス基準回路５４の動作はできるだけ安定していることが望ましい。図４に示すバイアス基準回路５４の構成によって、こうした安定性が得られる。上記例の場合、シミュレーション結果によれば、温度、製造処理上のパラメータ、及び、電源電圧の変動に関して、バイアス基準回路５４を用いて、ノードＩＳＶＲにおけるゲート電圧を設定することによって、バイアス電流源２６におけるトランジスタ５２が伝導する最大電流対最小電流の比は、約１．１７になる。
【００４３】
本発明のこの実施例によるオフセット補償電流源２８は、基準脚に、ｐチャネル・トランジスタ６６及びｎチャネル・トランジスタ６８が含まれる、電流ミラー回路によって実施される。トランジスタ６６、６８のソースには、それぞれ、Ｖｃｃ及び大地電位のバイアスがかけられ、そのドレインは、互いに接続される。ｎチャネル・トランジスタ６８のゲートは、バイアス基準回路５４からノードＩＳＶＲにおける基準電圧を受け、ｐチャネル・トランジスタ６６のゲートは、典型的な電流ミラー式に、トランジスタ６６、６８の共通のドレイン・ノード、及び、ミラー脚におけるｐチャネル・トランジスタ６９のゲートに接続される。トランジスタ６９は、ソースにＶｃｃのバイアスが加えられるので、そのドレイン電流によって、電流ｉＮＵＬＬが得られる。トランジスタ６６、６９の相対サイズは、もちろん、ミラー比、従って、電流ｉＮＵＬＬを決定することになるが、ミラー比は約５が一般的であり、約２．５ｍＡの電流ｉＮＵＬＬを生じることになる。上述のように、トランジスタ５２が、この追加電流ｉＮＵＬＬを伝導するのに十分な電流能力を備えなければならないので、このトランジスタ５２と並列にｎチャネル・トランジスタを設け、このｎチャネル・トランジスタのゲートがラインＩＳＶＲによって制御され、また、追加電流ｉＮＵＬＬを整合するように伝導するため、このｎチャネル・トランジスタがトランジスタ６６、６８、６９のミラー回路のサイズと整合するサイズを有するようにすることが望ましい。
【００４４】
次に、図５及び６を参照し、シミュレーションに基づいて、電圧基準及び調整器２４の動作に対するオフセット補償電流源２８の効果について、解説することにする。図５には、電流ｉＮＵＬＬがゼロの場合の、換言すれば、あたかもオフセット補償電流源２８が存在しないかのような場合の、電圧基準及び調整器２４の動作が示されている。図５には、電圧基準及び調整器２４の出力における電圧ＶＯＨＲＥＦ、トランジスタ４４、４８の共通のドレイン・ノードにおける電圧Ｖ４４、及び、データ端末２８の１つにおける出力電圧ＤＱが示されている。時間ｔ０  は、全てのデータ端末２８が低出力電圧を駆動している場合における、これらの電圧の定常状態の条件を表している。例えば、定常状態の場合、電圧ＶＯＨＲＥＦは、３．３ボルト（メモリ１０から出力データを受ける集積回路の低いほうの電源電圧）とｎチャネルしきい値電圧（出力ドライバ２０のプル・アップ・トランジスタ３２がｎチャネル・デバイスであることを考慮して）との合計にするのが望ましい。時間ｔ１  において、データ端末２８は、新しいデータ状態に切換わり始める。この例において、最悪の場合の状態は、全ての（例えば、１８の）データ端末２８が、低論理レベルから高論理レベルに切換わらなければならない場合である。図５に示すように、この切換えが、電圧ＤＱの上昇開始によって示すように始まると、電圧ＶＯＨＲＥＦ及びＶ４４は、ラインＶＯＨＲＥＦにおいて出力バッファ２１がその電圧をプル・ダウンするのにかなり大きな電流源電流を必要とするために、降下する。トランジスタ５０を通る電流は、ほぼゼロまで減少し（ミラー脚の全ての電流が出力バッファ２１によって必要とされる）、トランジスタ４８が強制的にほぼ全ての電流ｉＢＩＡＳを伝導させられるので、電圧Ｖ４４もこの時点で降下する。トランジスタ４８によるこの追加伝導によって、さらに、ノードＶ４４における電圧を降下する。時間ｔ２  は、出力遷移端を表しており、電流源電流の要求が弱まり始め、ラインＶＯＨＲＥＦの電圧が、電圧基準及び調整器２４の働きによって上昇可能になる。しかし、上述のように、出力バッファ２１が必要とする電流源電流を供給するのに十分な大きさのミラー比にするには、小サイズで、ダイオード構成のトランジスタ４４が必要になるので、ノードＶ４４における電圧は、かなりの時間にわたって低のままであり、時間ｔ３まで上昇（緩やかな）を開始しない。ノードＶ４４における電圧がその定常状態値未満のままであって、トランジスタ４４及び４６を強くオンにした状態に保っている限り、ラインＶＯＨＲＥＦにおける電圧は、上昇が可能であり、実際、その定常状態値を可成りの量（Ｖｏｓ）だけ超えて、上昇する。所望の値を超えるＶＯＨＲＥＦのこの上昇は、出力バッファ２１及び出力ドライバ２０を介して、データ端末２８に反映される可能性があり、実際のところ、データ端末２８に接続された低電源電圧の集積回路に損傷を加えるほどである。
【００４５】
次に、図６を参照すると、図５に示すものと同じ条件のシミュレーションに基づいて、図５と同じタイム・スケールで、例えば、電流ｉＮＵＬＬが、２．５ｍＡの場合の、電圧基準及び調整器２４の動作が示されている。前述のように、時間ｔ１  において生じる切換えによって、電圧ＶＯＨＲＥＦ及びＶ４４が降下する。しかし、トランジスタ４４、４８の共通のドレイン・ノードに供給される追加電流ｉＮＵＬＬは、このノードにおける充電を補助し、結果として、電圧Ｖ４４が上昇を開始する時間ｔ３  は、初期切換え時間ｔ１  後一層早く生じることになる。電圧Ｖ４４は、この場合、極めて急速に上昇を開始するので、電圧ＶＯＨＲＥＦは、図５のｉＮＵＬＬ＝０の場合とほぼ同じだけその定常状態値をオーバシュートすることもないし、ほぼ同じ時間にわたって、オーバシュートすることもない。従って、データ端末２８に接続された低電源電圧の集積回路に対する損傷は回避される。
【００４６】
バイアス電流の動的制御
以上の説明から明らかなように、出力バッファ２１及び出力ドライバ２０がデータ端末２８の状態を切換えている間は、電圧基準及び調整器２４の出力インピーダンスは、できるだけ低いことが望ましい。この低出力インピーダンスにより、電圧ＶＯＨＲＥＦにあまり変動を加えずに、電圧基準及び調整器２４がかなり大きな電流源電流及びシンク電流を生ぜしめるようにする。しかし、こうした低出力インピーダンスは、電圧基準及び調整器２４を通る直流電流がかなりの量であることを必要とするので、定常状態の電力消費が大きくなり、これに対応して温度が上昇し、信頼性が低下し、システム電源に対する負荷が生じ、これらは、全て、望ましくない。
【００４７】
次に、図７を参照し、メモリ・アクセス・サイクル内においてバイアス電流ｉＢＩＡＳを制御する場合の、動的バイアス回路６０の構成及び動作について、詳述することにする。動的バイアス回路６０は、電圧基準及び調整器２４に、それによって引き出される定常電流を減少させるためのオプション機能として設けられている。図７に示すように、動的バイアス回路６０は、クロック信号Ｃ５０を受け、インバータ７１を介してｎチャネル・トランジスタ７２のゲートに加える。トランジスタ７２は、そのドレインが、バイアス基準回路５４の出力及び電流源トランジスタ５２のゲートにおけるノードＩＳＶＲに接続されている。トランジスタ７２のソースは、ｎチャネル・トランジスタ７４のドレインに接続され、ｎチャネル・トランジスタ７４のゲートは、ノードＩＳＶＲに接続され、ソースには、大地電位のバイアスが加えられる。
【００４８】
動作時、クロック信号Ｃ５０が高のままである限り、トランジスタ７２は、オフになり、動的バイアス回路６０は、トランジスタ５２のゲート・バイアスにも、それによって伝導される電流ｉＢＩＡＳの値にも影響しない。しかし、クロック信号Ｃ５０が低の場合には、トランジスタ７２がオンになり、トランジスタ７２、７４がノードＩＳＶＲの電位を大地電位に向けて減少させるため、トランジスタ５２のゲートにおける電圧が低下し、トランジスタ５２が流す電流を減少させる。
【００４９】
トランジスタ５２のゲート・バイアスが動的バイアス回路６０によって減少する程度は、当該技術の通常の技能者には明らかなように、バイアス基準回路５４におけるトランジスタ６４のサイズに対する、及び、トランジスタ５２のサイズに対するトランジスタ７４のサイズによって決まる。このサイズの決定は、トランジスタ７４のゲート・ソース間電圧が、バイアス基準回路５４におけるトランジスタ６４のゲート・ソース間電圧と同じになることを考慮すれば、容易に決定することができる。しかし、オンになると、トランジスタ７４のドレイン・ソース間電圧は、トランジスタ７２のドレイン・ソース間電圧だけ、トランジスタ６４のドレイン・ソース間電圧より低くなるが、これは、一般に、例えば、約１００ｍＶといったように、極めてわずかである。トランジスタ６４、７４が両方とも飽和状態の場合、これらのドレイン電流は、これらのドレイン・ソース間電圧によってあまり影響されることはなく、トランジスタ６４、７４自体は、トランジスタ７２のオン時には、互いに並列であるとみなすことができる。トランジスタ５２の電流は、トランジスタ６４（トランジスタ７２のオン時に、トランジスタ７４と並列をなす）の電流を鏡映するので、クロック信号Ｃ５０によって、電流ｉＢＩＡＳが制御され、この結果、トランジスタ６４とトランジスタ５２との電流ミラー比が有効に変化する。
【００５０】
例えば、電流ｉＢＩＡＳを、出力の切換え中を除いて、その全値の５０％まで減少する必要がある場合、この例の場合のように、トランジスタ６４及び５２のチャネル幅及びチャネル長が同じであれば、トランジスタ６４及び７４のチャネル幅及びチャネル長は同じになる。トランジスタ７２がオフになると、電流ｉＢＩＡＳは、バイアス基準回路５４におけるトランジスタ６４を通る電流ｉ６４に等しくなる。トランジスタ７２がオンになると（クロック信号Ｃ５０が低）、上述のように、トランジスタ６４及び７４は、実際上互いに並列になり、この例では、これらのチャネル幅が、トランジスタ５２のほぼ２倍である。電流ミラー比は、従って、次式に応じて、１／２になる。
【数２】
0003596637.tif 000003
【００５１】
ここで、Ｗ５２、Ｗ６４、Ｗ７４は、トランジスタ５２、６４、７４のチャネル幅である（チャネル長は等しいと仮定される）。Ｗ６４＋Ｗ７４は、互いに並列をなすトランジスタ６４及び７４の有効チャネル幅である。従って、電流ｉＢＩＡＳは、クロック信号Ｃ５０が低である期間中は、１／２だけ減少する。
【００５２】
次に、図８を参照し、メモリ・アクセス・サイクル内における、動的バイアス回路６０の動作及びバイアス電流ｉＢＩＡＳに対するその影響について、解説を行う。時間ｔ０  は、定常状態において、先行サイクルの終了時におけるメモリ１０の状態を表している。データ端末ＤＱは、先行サイクルからの出力データ値ＤＡＴＡ０  を供給する。この時点では出力の切換えが生じないので、クロックＣ５０は低である。従って、トランジスタ７２（図７）がインバータ７１によってオンになり、トランジスタ７４がバイアス基準回路５４のトランジスタ６４と並列になり、このため、トランジスタ５２のミラー比が低下するので、電流ｉＢＩＡＳは、その最大値の１／２になる。この結果、メモリ・アクセス・サイクルにおける出力切換えが予測されない期間に、従って、先行データ状態（すなわち、ＤＡＴＡ０  ）だけが維持されている間に、電圧基準及び調整器２４によって引き出される電流ｉＢＩＡＳが減少する。電圧基準及び調整器２４の出力インピーダンスは、この期間中、比較的高くなりうるが、ラインＶＯＨＲＥＦの電圧は、その正確な定常状態レベルに維持される。
【００５４】
時間ｔ１  において、入力クロックＣＬＫがアクティブになることによって、新しいメモリ・アクセス・サイクルが開始される。或いはまた、例えば、完全なスタティックメモリの場合、クロックＣＬＫは、メモリのアドレスまたはデータ入力端子における遷移の検出によって発生するエッジ遷移検出パルスに対応することが可能である。クロック信号Ｃ５０は、クロックＣＬＫのリーディング・エッジ（前縁）に応答し、大事をとって、予測される最短のメモリ読み取りアクセス時間に達しない時間に相当する、選択された遅延の後にアクティブ状態になる。クロック信号が、時間ｔ２  においてアクティブになると、トランジスタ７２がインバータ７１の働きでオフになる。従って、出力バッファ２１及び出力ドライバ２０がデータ端末２８を新しいデータ状態（すなわち、ＤＡＴＡ１  ）に駆動し始める前に、トランジスタ５２の電流ミラー比が、その最大値（この例の場合、１）に復元される。新しいデータ状態ＤＡＴＡ１  の安定を確保するのに十分なもう１つの遅延時間の経過後、クロック信号Ｃ５０は、図８のｔ３  に示す低に復帰する。この結果、再び、トランジスタ７２がオンになるので、この例の場合、ｉＢＩＡＳがその最大値の５０％まで減少し、従って、電圧基準及び調整器２４を介して引き出される直流電流が減少する。
【００５４】
可調整バイアス電流源
次に、図９を参照し、本発明の代替実施例に基づくバイアス電流源２６´について、詳述することにする。バイアス電流源２６´は、上述の動的バイアス回路６０の場合のようにクロック信号によって、あるいは、ヒューズのプログラミングによって電圧基準及び調整器２４に対する電流ｉＢＩＡＳの複数レベルの調整を制御可能にする。
【００５５】
バイアス電流源２６´には、バイアス基準回路５４と、前述のように、電圧基準及び調整器２４に接続された電流源トランジスタ５２とが組み込まれている。さらに、図７に関して上述のように、トランジスタ７２のオン時に、電流ｉＢＩＡＳをその先行値の５０％まで減少させるため、トランジスタ７２及び７４が設けられている。しかし、この場合には、トランジスタ７２のゲートは、一方の入力でクロック信号Ｃ５０を受け、もう一方の入力で、ノードＦＥＮ５０＊  におけるヒューズ回路７５の出力を受ける、ＮＡＮＤ機能素子７３によって制御される。
【００５６】
ヒューズ回路７５によって、トランジスタ７２の状態が永久的にプログラム可能になる。こうしたプログラム能力は、ｉＢＩＡＳの最適値がまだ決まっていない場合、メモリ１０の設計及び製造の初期段階において用いることができる。さらに、メモリ１０の製造における処理上の変動が、メモリ１０の初期テストの後で、ｉＢＩＡＳの最適値を設定するほうが望ましいほど広範囲にわたる場合には、ｉＢＩＡＳの値をプログラム可能にすることも望ましい。例えば、メモリ１０が、チャネル幅が極めて短くなるように処理されている場合、常にトランジスタ７２をオン状態に維持するようにヒューズ回路７５をプログラムすることによって、ｉＢＩＡＳの値を減少させることが望ましい。さらに、ヒューズ回路７５をプログラムして、所望の出力スルー・レートを選択することも可能である。
【００５７】
ヒューズ回路７５の構成は、いくつかある従来の方法のうちから任意の方法で実施することが可能である。図９の例では、Ｖｃｃと、その出力からノードＦＥＮ５０＊  を駆動するインバータ７７の入力との間に、ヒューズ７６が接続されているだけである。トランジスタ７８及び７９は、ソース／ドレイン経路がインバータ７７の入力とアースとの間に接続されている。トランジスタ７８のゲートは、リセット信号ＰＯＲで電力を受けると、トランジスタ７８が、メモリ１０のパワー・アップと同時に、インバータ７７の入力を大地電位にする。トランジスタ７８のゲートは、ノードＦＥＮ５０＊  におけるインバータ７７の出力に現われる。動作時、ヒューズ７６がそのままであれば、ノードＦＥＮ５０＊  は、インバータ７７の働きによって、低に保持される。ヒューズ７６が開くと、ラインＰＯＲのパルスによって、インバータ７７の入力が低にプル・ダウンされ、ノードＦＥＮ５０＊  が高に駆動され、トランジスタ７８がオンになって、この状態が維持される。
【００５８】
動作時、クロック信号Ｃ５０またはノードＦＥＮ５０＊  が低であれば、ＮＡＮＤ機能素子７３の出力は、高になる。従って、ヒューズ７６をとばして開かないと、ノードＦＥＮ５０＊  は、低に保持され、ＮＡＮＤ機能素子７３の出力は高に維持され、トランジスタ７２は無条件にオン状態に保たれる。ヒューズ７６が開くと、上述の図８の場合のように、クロック信号Ｃ５０によって、トランジスタ７２の状態が制御される。
【００５９】
もちろん、クロック信号Ｃ５０ぬきで、メモリ１０を実施できるように企図されているので、トランジスタ７２の状態は、ヒューズ回路７５のプログラムされた状態だけで決まることになる。
【００６０】
本発明のこの代替実施例によるバイアス電流源２６´には、前述のトランジスタ７２、７４と同様に、ノードＩＳＶＲとアースとの間に直列に接続されたトランジスタ７２´、７４´も含まれている。トランジスタ７２´のゲートは、同様に、クロック信号Ｃ６７の状態、及び、ノードＦＥＮ６７＊  を介してヒューズ回路７５´に応答するＮＡＮＤ機能素子７３´による制御を受ける。しかし、トランジスタ７４´のサイズは、トランジスタ７４のサイズと異なるように選択し、トランジスタ７２´が、クロック信号Ｃ６７またはヒューズ回路７５´によってオンになると、電流ｉＢＩＡＳは、その最大値の異なる分数値に選択されるようにする。例えば、トランジスタ７４´のチャネル幅が、トランジスタ５２及びバイアス基準回路５４におけるトランジスタ６４のチャネル幅の１／２である場合（同じチャネル長であると仮定して）、トランジスタ６４、７４´の並列組み合わせの有効チャネル幅は、トランジスタ５２のチャネル幅の１．５倍になる。従って、トランジスタ７４´がオンの場合のｉＢＩＡＳの値は、トランジスタ７４´がオフの場合の、その最大値の２／３になる。
【００６１】
もちろん、メモリ・サイクルの特定の時間に、電流ｉＢＩＡＳの異なる値を永久にプログラムすなわちクロック入力するのが所望の場合、同様に、サイズの異なる他のトランジスタをバイアス電流源２６´に用いるようにすることも可能である。さらに、例えば、トランジスタ７２、７２´を、両方とも、同時にオンにすることによって、電流ｉＢＩＡＳをさらに減少させることも可能である。当該技術の通常の技能者に明らかなように、他の組み合わせによる電流の減少が可能である。
【００６２】
従って、本発明のこの代替実施例によれば、バイアス電流ｉＢＩＡＳの値は、電気テストによって求められる製造処理上のパラメータ、または、メモリ・サイクルの特定の時点に基づき、個々のメモリ回路に関する特定の設計に合わせて最適化することが可能である。この最適化によって、電圧基準及び調整器２４に対する最大電流源及びシンク電流や最低出力インピーダンスと、電圧基準及び調整器２４によって引き出される電流との間のトレード・オフが最適化される。さらに、この最適化において、所望の出力スルー・レートを選択することが可能である。
【００６３】
可変出力ＶＯＨ制御
本発明のもう１つの代替実施例によれば、論理信号またはヒューズのプログラミング可能性によって、ＶＯＨＲＥＦの制限機能の選択可能性が得られる。本発明のこの実施例によれば、同じ設計のメモリが、全て、より小さな電源を利用した他の集積回路と組み合わせて用いるように指定できるとは限らないように考えられている。例えば、ある部分集合をなすメモリが、５．０ボルトのＶＯＨ    ｍａｘｉｍｕｍを有し、別の部分集合をなすメモリが、３．３ボルトのＶＯＨ    ｍａｘｉｍｕｍを有するようにすることができる。製造を容易にし、在庫管理を行うため、製造処理の可能性のある最後の段階で、５．０ボルトと３．３ボルトのいずれのＶＯＨ    ｍａｘｉｍｕｍにするかが決定される可能性がある場合には、どちらでも任意の方として用いるのに適した単一集積回路設計を施すのが望ましい。さらに、３．３ボルト動作に関する特定のメモリ・チップの適合性は、電流駆動のような製造処理上のパラメータによって決まる可能性があるので、ＶＯＨＲＥＦ制限機能が使用許可になっても、メモリの中には、３．３ボルト動作仕様に合致せず、ＶＯＨ    ｍａｘｉｍｕｍが５．０ボルトのメモリに関する動作仕様に合致するものもあり得る。この場合、電気テストの後で、ＶＨＯＲＥＦ制限機能を選択できるのが望ましい。
【００６４】
さらに、代替案では、ＶＯＨＦＥＦ制限機能を選択的に使用許可及び使用禁止にする、メモリ１０の特定のテスト・モードを備えることが有効な場合がある。
【００６５】
次に、図１０を参照すると、電圧基準及び調整器１２４が、上述の電圧基準及び調整器２４と同様に構成されているが、外部信号、特殊テスト・モード信号、または、ヒューズ回路のプログラミングによって使用禁止にすることが可能な、本発明の代替実施例が示されている。電圧基準及び調整器２４と電圧基準及び調整器１２４とに共通の構成要素は、同じ参照番号で表示されており、図１０の電圧基準及び調整器１２４に関して再度説明を行なわない。
【００６６】
電圧基準及び調整器１２４には、前述の構成要素以外に、後述するＮＯＲゲート８０の出力による指示に従って、ＶＯＨＲＥＦ制限機能を使用禁止にすべき場合に、所定のノードを強制的にＶｃｃまたは大地電位にする、ｐチャネル・トランジスタ８２、８４、８９及びｎチャネル・トランジスタ８６が含まれている。ｐチャネル・トランジスタ８２、８４、８９は、それぞれ、そのソースにＶｃｃのバイアスがかけられ、そのゲートは、ＮＯＲゲート８０の出力から出力ライン信号ＬＩＭＯＦＦ＊  を受ける。トランジスタ８２のドレインは、電圧基準及び調整器１２４の電流ミラーにおけるトランジスタ４４、４６のゲートに接続され、トランジスタ８４のドレインは、電圧基準及び調整器１２４の出力におけるラインＶＯＨＲＥＦに接続され、トランジスタ８９のドレインは、バイアス基準回路５４に対する入力に接続される。ｎチャネル・トランジスタ８６は、そのドレインがバイアス電流源２６におけるノードＩＳＶＲに接続され、そのソースがアースに接続され、そのゲートが、信号ＬＩＭＯＦＦ＊  をインバータ８５による反転後、受ける。本発明のこの実施例によれば、電圧ＰＶＢＩＡＳとバイアス基準回路５４との間に、パス・ゲート８８が設けられており、このゲートは信号ＬＩＭＯＦＦ＊  に基づいて、真値信号及び補数信号によって制御される。
【００６７】
動作時、ＮＯＲ機能素子８０の出力におけるＬＩＭＯＦＦ＊  が高論理レベルの場合、トランジスタ８２、８４、８６、８９は、全て、オフになり、パス・ゲート８８がオンになる。この場合、電圧基準及び調整器１２４は、電圧基準及び調整器２４に関して上述のように、ラインＶＯＨＲＥＦにおける電圧を制限する働きをする。
【００６８】
しかし、ＮＯＲ機能素子８０の出力におけるＬＩＭＯＦＦ＊  が低論理レベルの場合、トランジスタ８２、８４、８６、８９は、全て、オンになり、パス・ゲート８８がオフになる。この状態において、ラインＶＯＨＲＥＦは、５．０ボルトにされ、従って、出力バッファ２１に印加される（従って、出力ドライバ２０におけるプル・アップ・トランジスタ３２のゲートに印加される）ドレイン電圧は、低下したレベルに制限されない。電圧基準及び調整器１２４によって引き出される直流電流を最小限に抑えるため、所定のノードが、やはり、特定の電圧にされる。この例の場合、トランジスタ４４、４６のゲートは、トランジスタ８２によってＶｃｃになり、この結果、電圧基準及び調整器１２４における基準脚及びミラー脚が両方ともオフになる。パス・ゲート８８は、電圧ＰＶＢＩＡＳをバイアス基準回路５４から切断し、トランジスタ８９は、バイアス基準回路５４に対する入力をＶｃｃにし、トランジスタ８６は、ノードＩＳＶＲを大地電位にするので、トランジスタ５２及び５８がオフになる。もちろん、ＮＯＲ機能素子８０の出力を、所望に応じて、オフセット補償電流源２８、バイアス基準回路５４等内のノードにも加えることが可能である。
【００６９】
本発明のこの例の場合、ＮＯＲ機能素子８０は、３つの入力を受け、そのうちの高論理レベルである任意の１つによって、出力ライン信号ＬＩＭＯＦＦ＊  が低に駆動される。第１の入力は、例えば、タイミング及び制御回路要素１４といった、メモリ１０のいずれかの部分で発生することが可能な、論理信号ＤＩＳであり、例えば、メモリ１０に対して所定の組み合わせの入力または命令を加えることによって、論理信号ＤＩＳがアクティブ状態にされるようにすることが可能である。ノードＦＤＩＳにおけるＮＯＲ機能素子８０の第２の入力は、ヒューズ回路９０によって発生する。ヒューズ回路９０は、ヒューズ回路７５に関して上述のように構成されているので、ヒューズがそのままであれば、ノードＦＤＩＳは、低論理レベルになり、ヒューズがとべば、高論理レベルになる。
【００７０】
本発明のこの実施例によれば、特殊テスト・パッドＴＰによって、ウェーハ形態における（すなわち、パッケージング前の）電気テスト時に電圧基準及び調整器１２４の使用許可及び使用禁止を制御することも可能である。テスト・パッドＴＰは、ＮＯＲ機能素子８０の入力として受け入れられるノードＴＤＩＳを駆動する、インバータ９１の入力に接続される。トランジスタ９２は、そのソース／ドレイン経路が、インバータ９１の入力とアースとの間に接続され、そのゲートは、インバータ９１の出力におけるノードＴＤＩＳに接続される。トランジスタ９３は、そのソース／ドレイン経路が、インバータ９１の入力とアースとの間に接続され、そのゲートは、リセット信号ＰＯＲの電力によって制御される。
【００７１】
動作時、テスト・パッドＴＰがＶｃｃに保持されている場合、インバータ９１によってノードＴＤＩＳは低になる。しかし、テスト・パッドＴＰが開いたままか、あるいは、アースに接続されている場合、パワー・アップと同時に、トランジスタ９３によって、インバータ９１の入力が低にプル・ダウンされ、ノードＴＤＩＳの論理レベルが高にされ、これがトランジスタ９２の働きによって維持される。テスト・パッドＴＰは、従って、電気テスト時における電圧基準及び調整器１２４の使用許可及び使用禁止を制御できるように企図したものである。こうしたテスト結果に基づいて、テスト・パッドＴＰは、電圧基準及び調整器１２４を永久に使用許可状態にすべき場合には、Ｖｃｃに対してワイヤ・ボンディングが可能であるし、あるいは、特定のメモリ１０に関して、電圧基準及び調整器１２４を永久に使用禁止状態にすべき場合には、開いたままにすることが可能である（できれば、アースにハード配線する）。
【００７２】
本発明による電圧基準及び調整器のＶＯＨ制限機能に関するこうした選択的使用許可及び使用禁止は、この機能を組み込んだ集積回路の製造管理を大幅に改善することを企図したものである。特に、製造処理において、最大ＶＯＨ電圧の選択を電気テストの後に遅らせることによって、同じ設計で、異なる仕様限界に対応する集積回路の製造が可能になる。さらに、上述のように、ヒューズ・プログラミングを利用して、電圧基準及び調整器回路に入力電圧を供給する分圧器を調整し、所望の最大ＶＯＨ電圧の追加のチューニングを可能にすることもできる。
【００７３】
望ましい実施例に関連して、本発明の解説を行ってきたが、もちろん、この明細書及び図面を参照した当該技術の通常の技能者には、これらの実施例に対する修正及び代替案、すなわち、本発明の利点及び恩恵が得られる修正及び代替案が明らかになるように企図されている。こうした修正及び代替案は、特許請求の範囲の本発明の範囲内に含まれるものとする。
【図面の簡単な説明】
【図１】本発明の望ましい実施例による出力駆動回路要素を組み込んだメモリ集積回路のブロック形式による電気回路図である。
【図２】本発明の望ましい実施例による出力駆動回路要素のブロック形式による電気回路図である。
【図３】本発明の望ましい実施例による電圧基準及び調整器回路の電気回路図である。
【図４】本発明の望ましい実施例による電圧基準及び調整器回路に用いられるバイアス電流源の電気回路図である。
【図５】オフセット補償電流の存在しない場合における、本発明の望ましい実施例による電圧基準及び調整器回路の動作に関するタイミング・プロットである。
【図６】オフセット補償電流の存在する場合の図５と同様なタイミング・プロットである。
【図７】本発明の望ましい実施例による電圧基準及び調整器回路に用いられる動的バイアス制御回路の電気回路図である。
【図８】集積回路メモリにおける図７の回路の動作を示すタイミング図である。
【図９】プログラマブル・バイアス電流レベルを含む、本発明の代替実施例によるバイアス電流源の電気回路図である。
【図１０】本発明の代替実施例による電圧基準及び調整器回路の電気回路図である。
【符号の説明】
１０    メモリ
１２    アドレス・レジスタ
１４    タイミング及び制御回路
１６    メモリ・アレイ
１７    アドレス・デコーダ
１８    入力ドライバ
１９    読み取り回路要素
２０    出力ドライバ
２１    出力バッファ
２２    出力バッファ・バイアス回路
２４    電圧基準及び調整器
２６    バイアス電流源
２８    データ端末
２８    オフセット補償電流源
３０    Ｖｔ  シフト回路
３２    プル・アップ・トランジスタ
３４    プル・ダウン・トランジスタ
３６    ｐチャネル・トランジスタ
３８    ｎチャネル・トランジスタ
４０    ＮＡＮＤ機能素子
４２    ＮＡＮＤ機能素子
４３    インバータ
４４    ｐチャネル・トランジスタ
４６    ｐチャネル・トランジスタ
４７    レジスタ
４８    ｎチャネル・トランジスタ
４９    レジスタ
５０    トランジスタ
５２    ｎチャネル・トランジスタ
５４    バイアス基準回路
５６    トランジスタ
５８    ｎチャネル・トランジスタ
６０    動的バイアス回路
６６    ｐチャネル・トランジスタ
６８    ｎチャネル・トランジスタ
６９    ｐチャネル・トランジスタ
７１    インバータ
７２    ｎチャネル・トランジスタ
７４    ｎチャネル・トランジスタ
７５    ヒューズ回路
７６    ヒューズ
７７    インバータ
７８    トランジスタ
７９    トランジスタ
８０    ＮＯＲゲート
８２    ｐチャネル・トランジスタ
８４    ｐチャネル・トランジスタ
８６    トランジスタ
８８    パス・ゲート
８９    ｐチャネル・トランジスタ
９０    ヒューズ回路
９１    インバータ
９３    トランジスタ
１２４  電圧基準及び調整器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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