(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ内の欠陥の所在を示す欠陥アドレスを記憶するための欠陥アドレス記憶回路を有し、外部アドレスが前記欠陥アドレスと一致した場合に該欠陥アドレスで特定される正規のメモリセルを予備のメモリセルで置換するように構成された半導体記憶装置であって、
前記欠陥アドレス記憶回路は、
電源と接地との間に直列接続され、前記欠陥アドレスの論理値に応じて相補的に切断すべき第１および第２のヒューズと、
欠陥救済の要否を検査する場合に前記第１および第２のヒューズを貫通する電流を遮断する電流遮断回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記電流遮断回路は、前記欠陥救済の要否に応じて前記電流を遮断する機能をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電流遮断回路は、
電流経路が前記第１および第２のヒューズと直列接続された第１および第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートに接続されたパッド電極と、
電源と前記第１の電界効果トランジスタのゲートとの間に接続された負荷抵抗と、
前記欠陥救済の要否に応じて前記第２の電界効果トランジスタの導通状態を決定するヒューズ回路と、
を備えたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記電流遮断回路は、
電流経路が前記第１および第２のヒューズと直列接続された電界効果トランジスタと、
電源投入により、前記電界効果トランジスタをオン状態とし得る電位を該電界効果トランジスタのゲートに印加して安定するフリップフロップ回路と、
前記メモリセルアレイ内の欠陥を検査するためのテストモードを判別して前記フリップフロップ回路の安定状態を反転させる判別回路と、
を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記判別回路は、
前記フリップフロップ回路の安定状態を反転させる機能を無効とするためのヒューズを備えたことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記電流遮断回路は、
電流経路が前記第１および第２のヒューズと直列接続された電界効果トランジスタと、
前記電界効果トランジスタのゲートに接続されたフリップフロップ回路と、
電源投入を検出して前記フリップフロップ回路の安定状態をリセットするリセット回路と、
を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイ内に存在する欠陥を救済するための冗長回路を備えた半導体記憶装置に関し、特に欠陥の所在を示す欠陥アドレスを記憶するためのヒューズを用いた欠陥救済技術に関する。
【０００２】
【従来の技術】
近年、デバイス構造の更なる微細化が推し進められ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に代表される半導体メモリの記憶容量が飛躍的に高まっている。デバイス構造が微細化されると、デバイス上の各種の欠陥の発生頻度も高まり、製品の歩留まりが低下する。このため、欠陥により不良化したメモリセルを救済するための冗長回路技術が大容量メモリにとって不可欠となっている。この種の冗長回路は、メモリセルアレイの正規の行または列に対応する予備行または予備列を備え、欠陥が存在するメモリセルのアドレス（以下、「欠陥アドレス」と称す）と一致するアドレスが外部から入力された場合に、この欠陥アドレスで特定される正規の行または列を、予備行または予備列で置換するように構成されている。
【０００３】
ここで、外部から入力されたアドレス（以下、「外部アドレス」と称す）が欠陥アドレスと一致するか否かを検出するための従来技術について説明する。
図９に、第１の従来例を示す。この例は、外部アドレスが欠陥アドレスと一致したことを検出するための欠陥アドレス検出回路であって、アドレス信号の伝達経路上にヒューズを配置したものである。同図（ａ）において、符号７００Ａは、外部から入力されたアドレス（以下、「外部アドレス」と称す）Ａ０〜Ａｎと欠陥アドレスとの一致を検出するための一致検出回路であり、外部アドレスが新たに入力される度にリセット信号φｒにより回路状態が初期化される。符号７００Ｂは、外部アドレスＡ０〜Ａｎの変化を検出してリセット信号φｒを出力するアドレス遷移検出回路である。
【０００４】
図９（ｂ）に、一致検出回路７００Ａの詳細な構成を示す。
同図において、符号ＴＰ７００は、上述のリセット信号φｒに基づき内部ノードＮＤの寄生容量を充電（プリチャージ）するためのｐ型電界効果トランジスタ、符号ＴＮ０Ｔ〜ＴＮｎＴ，ＴＮ０Ｎ〜ＴＮｎＮは、内部ノードＮＤの電荷を放電するためのｎ型電界効果トランジスタ、符号Ｆ０Ｔ〜ＦｎＴ，Ｆ０Ｎ〜ＦｎＮは、上述のｎ型電界効果トランジスタＴＮ０Ｔ〜ＴＮｎＴ，ＴＮ０Ｎ〜ＴＮｎＮに対応付けられて内部ノードＮＤの放電経路上に設けられたヒューズ、符号ＢＦ７００はバッファである。
【０００５】
また、ヒューズＦ０Ｔ〜ＦｎＴとｎ型電界効果トランジスタＴＮ０Ｔ〜ＴＮｎＴは、アドレスＡ０〜Ａｎの正相信号Ａ０Ｔ〜ＡｎＴの伝達経路上に設けられ、ヒューズＦ０Ｎ〜ＦｎＮとｎ型電界効果トランジスタＴＮ０Ｎ〜ＴＮｎＮは、アドレスＡ０〜Ａｎの逆相信号Ａ０Ｎ〜ＡｎＮの伝達経路上に設けられている。ここで、ヒューズＦ０Ｔ〜ＦｎＴおよびｎ型電界効果トランジスタＴＮ０Ｔ〜ＴＮｎＴは、正相信号Ａ０Ｔがハイレベルの場合、すなわち外部アドレスＡ０が論理値「１」の場合に放電経路を形成し、ヒューズＦ０Ｎ〜ＦｎＮおよびｎ型電界効果トランジスタＴＮ０Ｎ〜ＴＮｎＮは、逆相信号Ａ０Ｎがハイレベルの場合、すなわち外部アドレスＡ０が論理値「０」の場合に放電経路を形成する。
【０００６】
次に、この第１の従来例の動作を説明する。
まず、プロービング試験により欠陥アドレスを取得し、この欠陥アドレスに応じてヒューズＦ０Ｔ〜ＦｎＴ，Ｆ０Ｎ〜ＦｎＮを選択的に切断することにより、欠陥アドレスを一致検出回路７００Ａにプログラムしておく。例えば、欠陥アドレスの最下位ビットが論理値「１」の場合、外部アドレスＡ０の正相信号Ａ０Ｔおよび逆相信号Ａ０Ｎにそれぞれ対応づけられたヒューズＦ０Ｔ，Ｆ０Ｎのうち、正相信号Ａ０Ｔがハイレベルの場合に放電経路を形成する一方のヒューズＦ０Ｔを切断し、他方のヒューズＦ０Ｎをそのまま（未切断状態）とする。残りの外部アドレスＡ１〜Ａｎに対応づけられた各ヒューズについても同様に欠陥アドレスの論理値に応じて切断する。
【０００７】
上述のように欠陥アドレスのプログラムが行われると、アドレスＡ０〜Ａｎが変化する度に、次のようにして欠陥アドレスの検出が行われる。すなわち、例えば外部アドレスＡ０が論理値「０」から論理値「１」に変化した場合、アドレス遷移検出回路７００Ｂは、この変化（遷移）を検出してリセット信号φｒとしてロウレベルのパルスを出力する。このリセット信号φｒを受けて、一致検出回路７００Ａのｐ型電界効果トランジスタＴＰ７００が一時的にオン状態となり、内部ノードＮＤに寄生する容量成分をハイレベルに充電（プリチャージ）する。
【０００８】
アドレスＡ０が論理値「１」に変化すると、正相信号Ａ０Ｔがハイレベルとなり、ｎ型電界効果トランジスタＴＮ０Ｔがオン状態となる。いま、ヒューズＦ０Ｔは切断された状態にあるので、ｎ型電界効果トランジスタＴＮ０Ｔがオン状態となっても、このトランジスタを介して内部ノードＮＤの電荷が放電されることはない。また、アドレスＡ０が論理値「１」に変化すると、アドレスＡ０の逆相信号Ａ０Ｎがロウレベルとなり、ｎ型電界効果トランジスタＴＮ０Ｎがオフ状態となる。従って、ヒューズＦ０Ｎおよびｎ型電界効果トランジスタＴＮ０Ｎを介して内部ノードＮＤの電荷が放電されることもない。
【０００９】
これに対し、外部アドレスＡ０が論理値「１」から論理値「０」に変化した場合、アドレスＡ０の逆相信号Ａ０Ｎがハイレベルとなる。このため、ｎ型電界効果トランジスタＴＮ０Ｎがオン状態となり、このｎ型電界効果トランジスタＴＮ０ＮおよびヒューズＦ０Ｎを介して内部ノードＮＤの電荷が放電される。外部アドレスＡ０と同様のことが、他の外部アドレスＡ１〜Ａｎについても言える。従って、外部アドレスＡ０〜Ａｎの全論理値が、欠陥アドレスの全論理値と一致する場合にのみ、内部ノードＮＤの電荷は放電されず、その電位がハイレベルに維持される。よって、外部アドレスが欠陥アドレスと一致した場合にのみ、バッファＢＦ７００は、一致検出信号ＲＥとしてハイレベルを出力し、この一致検出信号ＲＥに基づき欠陥救済を行うことが可能となる。
この第１の従来例によれば、ヒューズを定常的に流れる電流が存在しないので、冗長回路の消費電流を低減することができる。
【００１０】
次に、図１０に、第２の従来例を示す。この例は、同じく欠陥アドレス検出回路であって、ヒューズのプログラム状態に基づき外部アドレスの正相信号または逆相信号を選択して欠陥アドレスを検出するように構成されたものである。同図には、外部アドレスＡ０に関わる部分のみが示されている。同図（ａ）において、符号８００Ａは、外部アドレスＡ０に対応する欠陥アドレスＦＡ０をプログラムするためのヒューズ回路、符号８００Ｂは、欠陥アドレスＦＡ０の論理値に応じて外部アドレスＡ０の正相信号Ａ０Ｔまたは逆相信号Ａ０Ｎを選択して出力する信号選択回路である。これらヒューズ回路８００Ａと信号選択回路８００Ｂは、残りの外部アドレスＡ１〜Ａｎについても同様に設けられている。符号８００Ｃは、外部アドレスＡ０〜Ａｎについてそれぞれ設けられた信号選択回路８００Ｂにより選択された信号を入力する論理積回路である。
【００１１】
図１０（ｂ）に、上述のヒューズ回路８００Ａの詳細な構成を示す。
同図において、符号８０１Ａはヒューズ、符号８０２Ａ，８０３Ａは抵抗、符号８０４Ａはインバータ、符号８０５Ａはｎ型電界効果トランジスタである。ここで、ヒューズ８０１Ａと抵抗８０２Ａは、電源と接地との間に直列接続され、これらの接続ノードにはインバータ８０４Ａの入力部が接続される。インバータ８０４Ａは、ｎ型電界効果トランジスタ８０５Ａと共に単安定マルチバイブレータを構成し、このインバータ８０４Ａの出力部と電源との間には抵抗８０３Ａが接続される。
【００１２】
このヒューズ回路８００Ａによれば、ヒューズ８０１Ａを切断しない場合、インバータ８０４Ａの入力部がヒューズ８０１Ａにより強制的にプルアップされ、インバータ８０４Ａが欠陥アドレスＦＡ０として論理値「０」を出力する。従ってこの場合、欠陥アドレスＦＡ０として論理値「０」がプログラムされる。また、ヒューズ８０１Ａを切断した場合、インバータ８０４Ａの入力部が抵抗８０２Ａによりプルダウンされると共に、インバータ８０４Ａの出力部が抵抗８０３Ａによりプルアップされ、インバータ８０４Ａが欠陥アドレスＦＡ０として論理値「１」を出力した状態でこの回路系が安定する。従ってこの場合、欠陥アドレスＦＡ０として論理値「１」がプログラムされる。すなわち、このヒューズ回路８００Ａは、ヒューズ８０１Ａを切断するか否かにより、欠陥アドレスＦＡ０として論理値「０」または「１」を記憶し出力するように構成される。
【００１３】
このように構成された欠陥アドレス検出回路８００の動作を説明する。
この欠陥アドレス検出回路８００は、論理積回路８００Ｃの入力信号の全てがハイレベルとなった場合にのみ一致検出信号ＲＥがハイレベルとなり、欠陥アドレスと外部アドレスとが一致したことを検出する。従って、外部アドレスＡ０〜Ａｎとして欠陥アドレスと同一の論理値の組み合わせが入力された場合に論理積回路８００Ｃの入力信号が全てハイレベルとなるように信号選択回路８００Ｂの選択状態を設定しておけばよい。この選択状態はヒューズ回路８００Ａにプログラムされた欠陥アドレスによって決定される。
【００１４】
即ち、欠陥アドレスＦＡ０として論理値「０」がヒューズ回路８００Ａにプログラムされている場合、ｎ型電界効果トランジスタ８０１Ｂのゲートにはロウレベルが印加され、ｎ型電界効果トランジスタ８０２Ｂのゲートには、インバータ８０４Ｂからハイレベルが印加される。これにより、ｎ型電界効果トランジスタ８０１Ｂおよび８０２Ｂがそれぞれオフ状態およびオン状態となり、インバータ８０３Ｂから出力される外部アドレスＡ０の逆相信号Ａ０Ｎが、オン状態のｎ型電界効果トランジスタ８０２Ｂを介して論理積回路８００Ｃに与えられる。従って、論理値「０」がヒューズ回路８００Ａにプログラムされている場合、外部アドレスＡ０が論理値「０」のときにのみ、信号選択回路８００Ｂは論理積回路８００Ｃにハイレベルを出力する。
【００１５】
次に、欠陥アドレスＦＡ０として論理値「１」がヒューズ回路８００Ａにプログラムされている場合、ｎ型電界効果トランジスタ８０１Ｂおよび８０２Ｂがそれぞれオン状態およびオフ状態となり、外部アドレスＡ０が、オン状態のｎ型電界効果トランジスタ８０１Ｂを介して正相信号Ａ０Ｔとして論理積回路８００Ｃに与えられる。従って論理値「１」がヒューズ回路８００Ａにプログラムされている場合、外部アドレスＡ０が論理値「１」のときにのみ、信号選択回路８００Ｂは論理積回路８００Ｃにハイレベルを出力する。上述の外部アドレスＡ０と同様のことが、残りの外部アドレスＡ１〜Ａｎについても言える。
【００１６】
結局、この欠陥アドレス検出回路８００によれば、外部アドレスの各論理値の組み合わせが欠陥アドレスの論理値の組み合わせと一致した場合にのみ論理積回路８００Ｃの全入力信号がハイレベルとなり、この論理積回路８００Ｃが一致検出信号ＲＥとしてハイレベルを出力する。よって、この一致検出信号ＲＥに基づき欠陥救済を行うことが可能となる。
この第２の従来例によれば、上述の第１の従来例のようにリセット信号φｒにより内部ノードを充電するための動作を要しないので、冗長回路の動作速度を改善することができる。
【００１７】
次に、図１１に、第３の従来例を示す。この例は、特開平５−８９６９６号公報に開示されたものであって、冗長救済を行うか否かを選択するためのヒューズ回路である。このヒューズ回路は、電源と接地との間にヒューズＦＡ，ＦＢを直列接続して備え、冗長救済の要否に応じて何れかを切断することにより、これらヒューズの接続点に現れる電位Ｖ１に応じて冗長救済を行うか行わないかを選択するように構成されている。
この第３の従来例によれば、ヒューズＦＡ，ＦＢの何れか一方を切断することにより、他方のヒューズにより電位Ｖ１が確定する。従って、電源投入直後でも誤動作することなく、確実に冗長救済を行うことができる。
【００１８】
次に、図１２に、第４の従来例に係るアドレスプログラム回路９００を示す。この例は、欠陥アドレスをプログラムするためのものであって、１対のヒューズ９０１，９０２を単位として、外部アドレスの個数分のヒューズを備え、各外部アドレスに対応する１対のヒューズ９０１，９０２を相補的に切断することにより欠陥アドレスをプログラムするように構成されている。
この第４の従来例では、例えば欠陥アドレスＡＸ０Ｓとして論理値「０」をプログラムする場合、この欠陥アドレスに対応付けられた１対のヒューズ９０１，９０２のうち、ヒューズ９０１を切断する。これにより、ヒューズ９０１とヒューズ９０２との接続点の電位が接地電位に固定され、欠陥アドレスＡＸ０Ｓとして論理値「０」がプログラムされる。
【００１９】
次に、この第４の従来例の動作を簡単に説明する。リセット動作期間ではｐ型電界効果トランジスタ９０３がオフ状態とされる。従ってこの期間では、ヒューズ９０１および９０２を介して電流が流れることはなく、消費電流が抑えられる。次に、通常動作期間ではｐ型電界効果トランジスタ９０３がオン状態とされる。これにより、ヒューズ９０１およびヒューズ９０２の切断状態に応じて、欠陥アドレスＡＸ０Ｓ〜ＡＸ７Ｓとして、論理値「０」または「１」が出力される。
この第４の従来例によれば、ｐ型電界効果トランジスタ９０３がオン状態になることにより、欠陥アドレスＡＸ０Ｓ〜ＡＸ７Ｓが同時的に確定するので、欠陥アドレスの違いによってアクセスタイムに差が生じることがない。
【００２０】
【発明が解決しようとする課題】
ところで、上述の図９に示す第１の従来例によれば、外部アドレスＡ０〜Ａｎを一致検出回路７００Ａに取り込む際に、この外部アドレスの変化をアドレス遷移検出回路７００Ｂで検出してリセット信号φｒを生成し、このリセット信号φｒを用いて一致検出回路７００Ａの内部ノードを充電する必要がある。このため、一致検出信号ＲＥが出力されるまでに時間を要し、冗長回路の動作速度が阻害されるという問題がある。
【００２１】
また、上述の図１０に示す第２の従来例によれば、ヒューズ回路８００Ａのヒューズ８０１Ａを切断しない場合、電源と接地との間にヒューズ８０１Ａおよび抵抗８０２Ａを介して電流が定常的に流れる。しかも、この場合、インバータ８０４Ａはロウレベルを出力するので、抵抗８０３Ａの両端に電位差が生じ、この抵抗にも電流が流れる。このため、冗長回路の消費電流が増加するという問題がある。
【００２２】
さらに、上述の図１１に示す第３の従来例によれば、冗長救済が必要か不要かを検査する場合に、ヒューズＦＡ，ＦＢは共に未切断状態にあるため、これらヒューズを介して電源と接地が短絡され、過大な電流が発生する。従って、半導体記憶装置の内部の電源電位、または検査装置側の電源電位が変動し、欠陥救済の要否を判断するための検査を正しく行うことができないという問題がある。また、この第３の従来例が開示された上述の公報には、この電流の発生を防止するための対策として、ヒューズが接続される電源を検査時にフローティング状態とするようにヒューズ電源用のパッド電極を設ける例が記載されている。しかしながら、この例によれば、検査後にはパッド電極を外部端子にボンディングする必要があるため、正規のパッド電極と同等の設計基準を満足するパッド電極を設ける必要があり、レイアウト上の障害となる。
【００２３】
さらにまた、上述の図１２に示す第４の従来例によれば、上述の第３の従来例と同様に、冗長救済の要否を検査する場合に、ヒューズ９０１，９０２は共に未切断状態にある。このため、ｐ型電界効果トランジスタ９０３がオン状態になると、ヒューズを過大な電流が流れ、検査を正しく行うことができないという問題がある。
【００２４】
この発明は、上記事情に鑑みてなされたもので、低消費電流で高速に欠陥救済を行うことができ、しかも欠陥救済の要否を検査する際に過大な電流が発生することがなく、検査を正しく行うことができる半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、この発明にかかる半導体記憶装置は、メモリセルアレイ内の欠陥の所在を示す欠陥アドレスを記憶するための欠陥アドレス記憶回路を有し、外部アドレスが前記欠陥アドレスと一致した場合に該欠陥アドレスで特定される正規のメモリセルを予備のメモリセルで置換するように構成された半導体記憶装置であって、前記欠陥アドレス記憶回路は、電源と接地との間に直列接続され、前記欠陥アドレスの論理値に応じて相補的に切断すべき第１および第２のヒューズ（例えば後述する電流遮断回路ＣＣＡに相当する構成要素）と、欠陥救済の要否を検査する場合に前記第１および第２のヒューズを貫通する電流を遮断する電流遮断回路（例えば後述するｎ型電界効果トランジスタＴＮ０，ＴＮ１に相当する構成要素）と、を備えたことを特徴とする。
【００２６】
この構成によれば、欠陥救済の要否を検査する場合、電流遮断回路が第１および第２のヒューズを貫通する電流を遮断する。従って、欠陥救済の要否を検査する際に第１および第２のヒューズが未切断状態であっても、これら第１および第２のヒューズを介して電源と接地との間に流れる貫通電流を阻止することができる。また、この構成によれば、欠陥アドレスを記憶する場合、第１または第２のヒューズの何れかを切断する。これにより、これらヒューズの接続点には、電源または接地の何れかの電位が現れ、欠陥アドレスの論理値は、この接続点に現れる電位に応じたものとなる。この場合、第１または第２のヒューズの何れかが切断されるので、これらのヒューズを介して電源と接地との間に電流が流れることはない。従って、この構成によれば、欠陥アドレスが記憶された状態では、低消費電流で高速に欠陥救済を行うことが可能となる。しかも、欠陥救済の要否を検査する際には過大な電流が発生することがなく、欠陥救済の要否を正しく検査することが可能となる。
【００２７】
ここで、前記半導体記憶装置において、前記電流遮断回路は、例えば、前記欠陥救済の要否に応じて前記電流を遮断する機能をさらに備える。
この構成によれば、例えば、欠陥救済を要しない場合に、第１および第２のヒューズを切断することなく、これらヒューズによる電源と接地との短絡を防止し、貫通電流の発生を阻止することが可能となる。従ってこの場合、例えばメモリアレイ内に欠陥が存在せず、欠陥救済を要しない場合に、第１および第２のヒューズを未切断状態としても、過大な電流が発生することがなくなる。
【００２８】
また、前記半導体記憶装置において、前記電流遮断回路は、例えば、電流経路が前記第１および第２のヒューズと直列接続された第１および第２の電界効果トランジスタと、前記第１の電界効果トランジスタ（例えば後述するｎ型電界効果トランジスタＴＮ０に相当する構成要素）のゲートに接続されたパッド電極（例えば後述するパッド電極ＰＤに相当する構成要素）と、電源ノードと前記第１の電界効果トランジスタのゲートとの間に接続された負荷抵抗（例えば後述する負荷抵抗ＲＲに相当する構成要素）と、前記欠陥救済の要否に応じて前記第２の電界効果トランジスタ（例えば後述するｎ型電界効果トランジスタＴＮ１に相当する構成要素）の導通状態を決定するヒューズ回路（例えば後述するヒューズ回路ＦＣに相当する構成要素）と、を備えたことを特徴とする。
【００２９】
この構成によれば、欠陥救済の要否を検査する場合、例えば、第１の電界効果トランジスタをオフ状態とし得る電位をパッド電極に印加する。これにより、前記第１および第２のヒューズと直列接続された第１の電界効果トランジスタがオフ状態となるため、欠陥救済の要否を検査する場合に第１および第２のヒューズを貫通する電流を遮断することが可能となる。
【００３０】
また、前記半導体記憶装置において、前記電流遮断回路は、例えば、電流経路が前記第１および第２のヒューズと直列接続された電界効果トランジスタ（例えば後述する実施の形態４で援用する図２に示すｎ型電界効果トランジスタＴＮ０に相当する構成要素）と、電源投入により、前記電界効果トランジスタをオン状態とし得る電位を該電界効果トランジスタのゲートに印加して安定するフリップフロップ回路（例えば後述するインバータＩＶ５０，ＩＶ５１からなるフリップフロップに相当する構成要素）と、前記メモリセルアレイ内の欠陥を検査するためのテストモードを判別して前記フリップフロップ回路の安定状態を反転させる判別回路（例えば後述するテストモードエントリー回路ＴＭＥに相当する構成要素）と、を備える。
【００３１】
また、前記半導体記憶装置において、前記判別回路は、例えば、前記フリップフロップ回路の安定状態を反転させる機能を無効とするためのヒューズ（例えば後述するヒューズＦ５０に相当する構成要素）を備える。
また、前記半導体記憶装置において、前記電流遮断回路は、例えば、電流経路が前記第１および第２のヒューズと直列接続された電界効果トランジスタ（例えば後述する実施の形態４で援用する図２に示すｎ型電界効果トランジスタＴＮ０に相当する構成要素）と、前記電界効果トランジスタのゲートに接続されたフリップフロップ回路（例えば後述するインバータＩＶ６０，ＩＶ６１からなるフリップフロップに相当する構成要素）と、電源投入を検出して前記フリップフロップ回路の安定状態をリセットするリセット回路（例えば後述するパワーオンリセット回路ＰＯＮに相当する構成要素）と、を備える。
【００３２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
＜実施の形態１＞
図１に、この発明の実施の形態１に係る半導体記憶回路の全体構成を概略的に示す。同図において、符号ＭＡＲＹはメモリセルアレイ、符号ＲＤＥＣは行デコーダ、符号ＣＤＥＣは列デコーダ、符号ＲＲＯＷは予備行、符号ＦＡＤは欠陥アドレス検出回路、符号ＰＲＧは欠陥アドレス記憶回路、符号ＣＭＰはアドレス比較回路である。
【００３３】
ここで、メモリセルアレイＭＡＲＹは、１ビットデータを記憶するためのメモリセルを行および列のマトリックス状に配列して構成され、行に沿ってワード線が配線され、列に沿ってビット線が配線されている。行デコーダＸＤＥＣは、行アドレスＡＸに基づきアクセスすべきメモリセルが属する行を特定するためのものであり、ワード線を択一的に駆動するものである。列デコーダＹＤＥＣは、列アドレスＡＹに基づきアクセスすべきメモリセルが属する列を特定するためのものであり、ビット線を選択するものである。
【００３４】
予備行ＲＲＯＷは、メモリセルアレイＭＡＲＹの行に対応づけて配列された予備のメモリセル群から構成され、このメモリセルアレイＭＡＲＹ内の正規のメモリセルと共通のビット線に接続される。欠陥アドレス検出回路ＦＡＤは、欠陥アドレス記憶回路ＰＲＧおよびアドレス比較回路ＣＭＰから構成され、行アドレスＡＸと欠陥アドレスＦＡとの一致を検出して一致検出信号ＲＥを出力する。欠陥アドレス記憶回路ＰＲＧは、後述するように欠陥アドレスをプログラムするためのものであり、ヒューズを主体として構成され、このヒューズを切断することにより欠陥アドレスＦＡを記憶する。アドレス比較回路ＣＭＰは、行アドレスＡＸと欠陥アドレスＦＡとを比較するものであり、これらが等しい場合に一致検出信号ＲＥをハイレベルとする。
【００３５】
なお、この例では、予備行ＲＲＯＷのみを設けたが、救済の規模に応じて複数の予備行が設けられたり、欠陥の出現モードによっては予備列が設けられる。この場合、予備行および予備列ごとに欠陥アドレス検出回路ＦＡＤに相当する回路が設けられる。
【００３６】
図２に、欠陥アドレス記憶回路ＰＲＧの詳細な構成を示す。
同図において、符号Ｆ０１，Ｆ０２，Ｆ１１，Ｆ１２〜Ｆｎ１，Ｆｎ２および符号ＦＥ０，ＦＥ１はヒューズ、符号ＴＮ０，ＴＮ１はｎ型電界効果トランジスタ、符号ＲＲは負荷抵抗、符号ＰＤはパッド電極であり、符号ＦＡ０，ＦＡ１〜ＦＡｎは欠陥アドレスを表す。ここで、一対のヒューズＦ０１とヒューズＦ０２は電源と内部接地配線ＧＬとの間に直列接続され、これらヒューズの接続点に現れる信号が欠陥アドレスＦＡ０として出力される。以下同様にして、欠陥アドレスＦＡ１〜ＦＡｎについてヒューズＦ１１，Ｆ１２ないしヒューズＦｎ１，Ｆｎ２がそれぞれ設けられる。即ち、電源と内部接地配線ＧＬとの間に直列接続された一対のヒューズを単位として欠陥アドレスの個数分のヒューズが設けられる。
【００３７】
また、内部接地配線ＧＬと接地との間には、電流経路が直列接続されたｎ型電界効果トランジスタＴＮ０，ＴＮ１が設けられる。このうち、ｎ型電界効果トランジスタＴＮ０は、欠陥救済の要否を検査する場合にゲートに与えられる信号ＳＳに基づきオフ状態となるものであって、そのゲートは電源パッドＰＤに接続されると共に負荷抵抗ＲＲを介して電源に接続される。即ち、信号ＳＳの信号レベルは、パッド電極ＰＤまたは負荷抵抗ＲＲを介して設定可能となっている。一方のｎ型電界効果トランジスタＴＮ１は、欠陥救済の要否に応じてオン状態またはオフ状態となるものであって、ヒューズ回路ＦＣにより導通状態が決定される。
【００３８】
ヒューズ回路ＦＣは、電源と接地との間に、ヒューズＦＥ０，ＦＥ１およびｎ型電界効果トランジスタＴＮＥを直列接続して構成され、ｎ型電界効果トランジスタＴＮＥのゲートは上述のｎ型電界効果トランジスタＴＮ０のゲートと共にパッドＰＤに接続される。即ち、このｎ型電界効果トランジスタＴＮＥのゲートにも上述の信号ＳＳが共通に印加される。パッドＰＤは、プロービング試験において欠陥救済の要否を検査する場合に使用されるもので、ワイヤボンディングの対象とされない。従って、ワイヤボンディングの対象とされる通常のパッド電極に比較して、パッド電極ＰＤは小さなサイズで足りる。
【００３９】
図２において、上述のパッド電極ＰＤと、負荷抵抗ＲＲと、ｎ型電界効果トランジスタＴＮ０，ＴＮ１と、ヒューズ回路ＦＣは電流遮断回路ＣＣＡを構成する。この電流遮断回路ＣＣＡの構成要素のうち、ｎ型電界効果トランジスタＴＮ０と、パッド電極ＰＤと、負荷抵抗ＲＲは、欠陥救済の要否を検査する場合、互いに直列接続されたヒューズＦ０１，Ｆ１１〜Ｆｎ１（第１のヒューズ）およびヒューズＦ０２，Ｆ１２〜Ｆｎ２（第２のヒューズ）を貫通する電流を遮断するものとして機能する。また、ヒューズ回路ＦＣは、欠陥救済の要否に応じて上記貫通電流を遮断するものとして機能する。
【００４０】
次に、欠陥アドレスのプログラムの仕方を説明する。
後述するプロービング試験により取得された欠陥アドレスに基づいて、各欠陥アドレスに対応する一対のヒューズの一方を切断する。例えば欠陥アドレスＦＡ０の論理値が「１」であれば、ヒューズＦ０２を切断する。これにより、一対のヒューズＦ０１とヒューズＦ０２との接続点には、未切断状態のヒューズＦ０１を介して電源電位（ハイレベル）が現れ、欠陥アドレスＦＡ０として論理値「１」がプログラムされた状態となる。同様にして、残りの欠陥アドレスＦＡ１〜ＦＡｎをプログラムする。
【００４１】
欠陥アドレスのプログラムに加えて、欠陥救済の要否に応じてヒューズ回路ＦＣのヒューズＦＥ０，ＦＥ１の何れかを切断する。即ち、欠陥救済を必要とする場合にはヒューズＦＥ１を切断する。この場合、ｎ型電界効果トランジスタＴＮ１のゲートにはヒューズＦＥ０を介して電源電位（ハイレベル）が印加され、このトランジスタがオン状態となる。逆に、欠陥救済を必要としない場合にはヒューズＦＥ１を切断する。この場合、ｎ型電界効果トランジスタＴＮＥがオン状態にあれば、ｎ型電界効果トランジスタＴＮ１のゲートには、ヒューズＦＥ１およびｎ型電界効果トランジスタＴＮＥを介して接地電位（ロウレベル）が印加され、このトランジスタがオフ状態となる。
【００４２】
即ち、この欠陥アドレス記憶回路ＰＲＧによれば、パッド電極ＰＤにロウレベルが印加されている場合、ｎ型電界効果トランジスタＴＮ０が強制的にオフ状態となり、ｎ型電界効果トランジスタＴＮ１の状態に関わりなく、内部接地配線ＧＬと接地との間が電気的に遮断された状態となる。また、外部からパッド電極ＰＤに信号が印加されていない場合、ｎ型電界効果トランジスタＴＮ０がオン状態に固定され、ｎ型電界効果トランジスタＴＮ１の状態に応じて内部接地配線ＧＬと接地との間の接続状態が定まる。この場合、ｎ型電界効果トランジスタＴＮ１の状態は、ヒューズ回路ＦＣ内のヒューズＦＥ０，ＦＥ１の何れが切断されているかにより決定される。
【００４３】
次に、この実施の形態１の動作を図２に基づいて説明する。
（１）欠陥救済の要否を検査する場合の動作
欠陥救済の要否を検査する場合、欠陥アドレスは未知であるから、欠陥アドレスをプログラムするためのヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２は未切断状態にある。欠陥救済の要否の検査は、プロービング試験の一つの項目として行われる。
【００４４】
プロービング試験を行う場合、パッド電極ＰＤにテスタ側のプローブを接触させ、このパッド電極ＰＤに外部からロウレベルを印加する。これにより、ｎ型電界効果トランジスタＴＮ０，ＴＮＥのゲートには、信号ＳＳとしてロウレベルが印加され、これらトランジスタは何れもオフ状態となる。このとき、ｎ型電界効果トランジスタＴＮ１のゲートには、ヒューズＦＥ０を介してハイレベルが印加され、このトランジスタがオン状態となるが、このトランジスタＴＮ１と直列接続されたｎ型電界効果トランジスタＴＮ０がオフ状態となるので、内部接地配線ＧＬは接地から切り離される。従って、プロービング試験において欠陥救済の要否を検査する場合に、未切断状態のヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２を介して電源と接地との間に貫通電流が流れることはない。また、ｎ型電界効果トランジスタＴＮＥがオフ状態となるので、ヒューズＦＥ０，ＦＥ１を介して電源と接地との間に貫通電流が流れることもない。
【００４５】
なお、パッド電極ＰＤには外部からロウレベルが印加されるので、付加抵抗ＲＲの両端部に電位差が生じ、この付加抵抗には電流が流れる。しかしながら、この電流は、パッド電極ＰＤを介して外部のテスタに流れ込むので、プロービング試験対象のこの半導体記憶装置の消費電流から分離することができる。また、負荷抵抗ＲＲの値を十分大きく設定すれば、電源電位に与える影響もない。従って、パッド電極ＰＤにロウレベルを印加したとしても、このことがプロービング試験の結果に影響を及ぼすことはなく、従って半導体記憶装置の電気的特性を正しく評価することができる。
【００４６】
このプロービング試験により、良品と判定されたものと、欠陥救済可能と判定されたものとがパッケージに実装されて選別試験が行われる。ここで、実装に先立って、良品と判定されたものについては、図２に示す欠陥アドレス記憶回路ＰＲＧ内のヒューズＦ０１，ｆ０２，…，Ｆｎ１，Ｆｎ２を未切断状態とすると共にレーザトリミング装置を用いてヒューズＦＥ０を切断する。また、欠陥救済可能と判定されたものについては、欠陥アドレスに応じて欠陥アドレス記憶回路ＰＲＧ内のヒューズＦ０１，Ｆ０２，…，Ｆｎ１，Ｆｎ２を選択的に切断すると共にヒューズＦＥ１を切断し、この欠陥アドレス記憶回路ＰＲＧに欠陥アドレスをプログラムする。
【００４７】
（２）欠陥救済を要する場合の動作
上述のようにしてプロービング試験により欠陥アドレスが取得され、この欠陥アドレスが欠陥アドレス記憶回路ＰＲＧにプログラムされる。以下、欠陥アドレス記憶回路ＰＲＧにはプロービング試験で取得された欠陥アドレスが予めプログラムされたものとして説明する。
なお、説明を簡単にするため、欠陥アドレス（ＦＡ０，ＦＡ１，…，ＦＡｎ）を（１，０，…，０）とする。この場合、図２に示す電源側に接続されたヒューズＦ０１〜Ｆｎ１のうちのヒューズＦ０１のみが切断された状態にあり、接地側に接続されたＦ０２〜Ｆｎ２のうち、ヒューズＦ０２を除くヒューズＦ１２〜Ｆｎ２が切断された状態にある。また、ヒューズ回路ＦＣ内のヒューズＦＥ０，ＦＥ１のうち、ヒューズＦＥ１が切断された状態にある。
【００４８】
まず、図２において、パッド電極ＰＤに外部から印加される信号が存在しないため、ｎ型電界効果トランジスタＴＮ０のゲートには、負荷抵抗ＲＲを介して電源電位のハイレベルが信号ＳＳとして印加され、このトランジスタがオン状態に固定される。また、ヒューズ回路ＦＣ内のヒューズＦＥ１が切断された状態にあるため、ｎ型電界効果トランジスタＴＮ１のゲートにはヒューズＦＥ０を介して電源電位が印加され、このトランジスタもオン状態に固定される。従って、内部接地配線ＧＬは、オン状態にあるｎ型電界効果トランジスタＴＮ０，ＴＮ１を介して接地され、電源と接地との間には、直列接続された一対のヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２が並列接続された状態となる。
【００４９】
ここで、一対のヒューズＦ０１，Ｆ０２のうち、接地側に接続されたヒューズＦ０２が切断された状態にあり、電源側に接続されたヒューズＦ０１が未切断状態にあるから、これらの接続点には欠陥アドレスＦＡ０として論理値「１」が現れる。また、一対のヒューズＦ１１，Ｆ１２のうち、電源側に接続されたヒューズＦ１１が切断された状態にあり、接地側に接続されたヒューズＦ１２が未切断状態にあるから、これらの接続点には欠陥アドレスＦＡ１として論理値「０」が現れる。同様に、残りの欠陥アドレスＦＡ２〜ＦＡｎとして論理値「０」が現れる。このようにして、欠陥アドレス記憶回路ＰＲＧから欠陥アドレスＦＡ０〜ＦＡｎが出力される。
【００５０】
次に、図１に示す欠陥アドレス検出回路ＦＡＤにおいて、アドレス比較回路ＣＭＰは、欠陥アドレス記憶回路ＰＲＧから出力される欠陥アドレスと、逐次入力される外部アドレスＡＸとを比較し、これらが一致した場合に一致検出信号ＲＥとしてハイレベルを出力する。即ち、欠陥アドレス検出回路ＦＡＤは、メモリセルアレイＭＡＲＹの行を指定する行アドレスのうち、欠陥が存在する行を指定する外部アドレスが入力された場合に一致検出信号ＲＥを出力する。
【００５１】
行デコーダＸＤＥＣは、この一致検出信号ＲＥに基づき非活性状態となり、メモリセルアレイＭＡＲＹ内の正規の行の選択を禁止する。これと並行して予備行ＲＲＯＷが一致検出信号ＲＥに基づき選択される。これにより、欠陥を有する正規の行が予備行ＲＲＯＷで置換される。このように行の置換が行われると、欠陥アドレスで特定される正規の行に代わって予備行ＲＲＯＷが選択され、この予備行ＲＲＯＷに属するメモリセルにデータＤＱが記憶される。従って、メモリセルアレイＭＡＲＹ内に欠陥が存在していても、見かけ上、欠陥アドレスに対してデータの記憶が可能となり、欠陥が救済されることとなる。
【００５２】
なお、外部アドレスＡＸが欠陥アドレスと一致しない場合、即ち外部アドレスＡＸが欠陥の存在しない行を指定するものである場合、アドレス比較回路ＣＭＰが出力する一致検出信号ＲＥはロウレベルとされる。この場合、行デコーダＸＤＥＣは、通常動作して外部アドレスＡＸに基づきメモリセルアレイＭＡＲＹ内の正規の行を選択し、予備行ＲＲＯＷは非選択状態に固定される。即ちこの場合、通常動作が行われ、予備行によるメモリセルの置換は行われない。
【００５３】
（３）欠陥救済を要しない場合の動作
次に、メモリセルアレイＭＡＲＹ内に欠陥が存在しない場合の動作を図２に基づいて説明する。この場合、前述のように、ヒューズ回路ＦＣ内のヒューズＦＥ０，ＦＥ１のうち、ヒューズＦＥ０が切断状態とされる。この場合、ｎ型電界効果トランジスタＴＮＥのゲートには負荷抵抗ＲＲを介して電源電位が印加され、このトランジスタＴＮＥがオン状態となる。これにより、ｎ型電界効果トランジスタＴＮ１のゲートには、未切断状態のヒューズＦＥ１およびオン状態のｎ型電界効果トランジスタＴＮＥを介して接地電位が印加され、ｎ型電界効果トランジスタＴＮ１がオフ状態に固定される。この結果、内部接地配線ＧＬは接地から電気的に遮断される。
【００５４】
また、ヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２は何れも未切断状態にある。従ってこの場合、欠陥アドレスＦＡ０〜ＦＡｎとして論理値「１」が出力されることとなる。この欠陥アドレスは、図１に示すアドレス比較回路ＣＭＰに入力されるが、欠陥アドレス比較回路ＣＭＰは、この欠陥アドレスを無視し、一致検出信号ＲＥをロウレベルに固定する。具体的には、アドレス比較回路ＣＭＰは、上述のヒューズ回路ＦＣからｎ型電界効果トランジスタＴＮ１のゲートに印加される信号レベルを参照し、この信号レベルがロウレベルの場合、即ち欠陥救済を要しない場合、欠陥アドレス記憶回路ＰＲＧから出力される欠陥アドレスに関わらず一致検出信号ＲＥをロウレベルに固定する。この一致検出信号ＲＥを受けて、行デコーダＸＤＥＣは、通常動作してメモリセルアレイＭＡＲＹ内の正規の行を選択し、予備行ＲＲＯＷは非選択状態に固定される。即ちこの場合、予備行ＲＲＯＷは使用されず、冗長回路は機能しない。
【００５５】
以上説明した実施の形態１によれば、欠陥アドレスがヒューズを介して直接的に電源または接地の何れかから供給されるので、低消費電流で高速に欠陥救済を行うことができる。
また、この実施の形態１によれば、欠陥救済の要否を検査する場合にパッド電極ＰＤにロウレベルを印加することにより、内部接地配線ＧＬと接地との間が電気的に遮断される。従って、プロービング試験を行う場合、欠陥アドレスをプログラムするためのヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２が未切断状態であっても、これらのヒューズを介して電源と接地との間に電流が流れることがない。よって、欠陥救済の要否の検査を正しく行うことが可能となる。
さらに、この実施の形態１によれば、パッド電極ＰＤをワイヤボンディングの対象外としたので、プローブを可能とする限度においてパッド電極ＰＤのサイズを小さくすることが可能となる。従って、パッド電極ＰＤを設けることによるスペースの増加を小さく抑えることが可能となる。
【００５６】
＜実施の形態２＞
以下、この発明の実施の形態２を説明する。
この実施の形態２では、上述の実施の形態１に係る構成において、図２に示す欠陥アドレス記憶回路ＰＲＧに代えて、図３に示す欠陥アドレス記憶回路ＰＲＧ２を備える。なお、図３において、図２に示す構成要素と共通する要素には同一符号を付す。
【００５７】
図３に示す欠陥アドレス記憶回路ＰＲＧ２は、信号Ｓに基づき上述の欠陥アドレス記憶回路ＰＲＧと同様の機能を発揮するように構成される。即ち、ｎ型電界効果トランジスタＴＮ０，ＴＮ１に代えてｎ型電界効果トランジスタＴＮ１０を設け、そのドレインを内部接地配線ＧＬに接続し、そのゲートをヒューズ回路ＦＣ内のヒューズＦＥ０とヒューズＦＥ１との接続点に接続し、そのソースをｎ型電界効果トランジスタＴＮＥのドレインに接続したものである。
【００５８】
ｎ型電界効果トランジスタＴＮＥのゲートには、信号Ｓが印加される。この信号Ｓは、例えば専用の入力端子を介して外部から与えられる信号であり、あるいはテストモードがエントリーされた場合に内部で発生される信号である。図３において、ｎ型電界効果トランジスタＴＮ１０とヒューズ回路ＦＣは電流遮断回路ＣＣＢを構成する。この電流遮断回路ＣＣＢは、上述の実施の形態１と同様に、欠陥救済の要否を検査する場合、互いに直列接続されたヒューズＦ０１，Ｆ１１〜Ｆｎ１（第１のヒューズ）およびヒューズＦ０２，Ｆ１２〜Ｆｎ２（第２のヒューズ）を貫通する電流を遮断する機能と、欠陥救済の要否に応じて上記貫通電流を遮断する機能とを備える。
【００５９】
次に、この実施の形態２の動作を説明する。
（１）欠陥救済の要否を検査する場合の動作
欠陥救済の要否を検査する場合、信号Ｓをロウレベルとする。この信号Ｓが外部から入力されるものであれば、外部から信号Ｓとしてロウレベルを印加する。また、この信号Ｓがテストモードがエントリーされた場合に発生するものであれば、テストモードをエントリーして信号Ｓをロウレベルにする。信号Ｓがロウレベルになると、ｎ型電界効果トランジスタＴＮＥがオフ状態となる。
【００６０】
これにより、ｎ型電界効果トランジスタＴＮ１０の状態に関わらず、内部接地配線ＧＬは接地から切り離される。従って、プロービング試験において欠陥救済の要否を検査する場合に、ヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２を介して電源と接地との間に貫通電流が流れることはない。また、ｎ型電界効果トランジスタＴＮＥがオフ状態となるので、ヒューズＦＥ０，ＦＥ１を介して電源と接地との間に貫通電流が流れることもない。
【００６１】
（２）欠陥救済を要する場合の動作
プロービング試験により欠陥アドレスが取得されると、この欠陥アドレスに基づき、ヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２が選択的に切断される。また、ヒューズ回路ＦＣ内のヒューズＦＥ０，ＦＥ１のうち、ヒューズＦＥ１が切断される。そして、信号Ｓとしてハイレベルが印加される。これにより、ｎ型電界効果トランジスタＴＮ１０のゲートには、ヒューズＦＥ０を介して電源電位が印加され、このトランジスタがオン状態となる。
【００６２】
また、信号Ｓとしてゲートにハイレベルが印加されるｎ型電界効果トランジスタＴＮＥもオン状態となる。従って、内部接地配線ＧＬは、オン状態にあるｎ型電界効果トランジスタＴＮ１０，ＴＮＥを介して接地され、電源と接地との間には、直列接続された一対のヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２が並列接続された状態となる。よって、各ヒューズの切断状態に応じて欠陥アドレスＦＡ０〜ＦＡｎが出力される。
【００６３】
（３）欠陥救済を要しない場合の動作
次に、メモリセルアレイＭＡＲＹ内に欠陥が存在せず、欠陥救済を要しない場合、ヒューズ回路ＦＣ内のヒューズＦＥ０，ＦＥ１のうち、ヒューズＦＥ０が切断される。この場合、ｎ型電界効果トランジスタＴＮ１０のゲートとソースがヒューズＦＥ１を介して接続された状態となるので、このトランジスタがオフ状態となり、内部接地配線ＧＬが接地から電気的に遮断される。この場合、上述の実施の形態１と同様に、ヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２は何れも未切断状態にあるため、欠陥アドレスＦＡ０〜ＦＡｎとして論理値「１」が図１に示す欠陥アドレス比較回路ＣＭＰに出力されるが、欠陥アドレス比較回路ＣＭＰはこの欠陥アドレスを無視する。従って冗長回路は機能しない。
【００６４】
以上説明した実施の形態２によれば、上述の実施の形態１により得られる効果に加えて、信号Ｓに基づきヒューズを流れる電流を遮断するようにしたので、専用のパッド電極を設ける必要がなくなり、レイアウト上の制約を緩和することが可能となる。また、パッケージに実装した後であっても、ヒューズに流れる電流を遮断することが可能となる。従って例えばバーンインなどの品質評価試験で発生した不良を解析する際に、ヒューズを流れる電流成分を排除し、回路特性を正しく評価することが可能となる。
【００６５】
＜実施の形態３＞
以下、この発明に係る実施の形態３を説明する。
図４に、この発明の実施の形態３に係る欠陥アドレス記憶回路ＰＲＧ３の構成を示す。この欠陥アドレス記憶回路ＰＲＧ３は、上述の図２に示す実施の形態１に係る構成において、ｎ型電界効果トランジスタＴＮ１およびヒューズ回路ＦＣに代えてヒューズＦＥを備え、内部接地配線ＧＬと接地との間にヒューズＦＥおよびｎ型電界効果トランジスタＴＮ０を直列接続したものである。
【００６６】
図４において、ｎ型電界効果トランジスタＴＮ０と、ヒューズＦＥと、パッド電極ＰＤと、負荷抵抗ＲＲは電流遮断回路ＣＣＣを構成し、この電流遮断回路ＣＣＣは、上述の実施の形態１および２と同様に、欠陥救済の要否を検査する場合、互いに直列接続されたヒューズＦ０１，Ｆ１１〜Ｆｎ１（第１のヒューズ）およびヒューズＦ０２，Ｆ１２〜Ｆｎ２（第２のヒューズ）を貫通する電流を遮断する機能と、欠陥救済の要否に応じて貫通電流を遮断する機能とを備える。
【００６７】
次に、この実施の形態３の動作を説明する。
（１）欠陥救済の要否を検査する場合の動作
欠陥救済の要否を検査する場合、前述の実施の形態１と同様に、パッド電極ＰＤにロウレベルを印加する。これにより、ｎ型電界効果トランジスタＴＮ０がオフ状態となり、内部接地配線ＧＬが接地から切り離される。従って、欠陥救済の要否を検査する場合に、ヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２を介して電源と接地との間に貫通電流が流れることはない。
【００６８】
（２）欠陥救済を要する場合の動作
プロービング試験により欠陥アドレスが取得され、この欠陥アドレスが欠陥アドレス記憶回路ＰＲＧに予めプログラムされる。即ち、欠陥アドレスに応じてヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２が選択的に切断される。また、ヒューズＦＥは未切断状態とされる。
【００６９】
この場合、外部からパッド電極ＰＤに印加される信号が存在しないため、ｎ型電界効果トランジスタＴＮ０のゲートには負荷抵抗ＲＲを介して電源電位が印加され、このトランジスタがオン状態に固定される。従って、内部接地配線ＧＬは、オン状態にあるｎ型電界効果トランジスタＴＮ０およびヒューズＦＥを介して接地され、電源と接地との間には、直列接続された一対のヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２が並列接続された状態となる。よって、各ヒューズの切断状態に応じて欠陥アドレスＦＡ０〜ＦＡｎが出力される。
【００７０】
（３）欠陥救済を要しない場合の動作
この場合、ヒューズＦＥを切断し、内部接地配線ＧＬは接地から電気的に切り離す。これにより、未切断状態のヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２を介して貫通電流が流れることがなくなる。この場合、欠陥アドレスＦＡ０〜ＦＡｎとして論理値「１」が出力されるが、図１に示す欠陥アドレス比較回路ＣＭＰは、この欠陥アドレスを無視し、一致検出信号ＲＥをロウレベルに固定する。従って冗長回路は機能しない。
この実施の形態３によれば、必要最小限の素子数で上述の実施の形態１および実施の形態２と同等の機能を実現することが可能となる。
【００７１】
＜実施の形態４＞
以下、この発明に係る実施の形態４を説明する。
前述の実施の形態１では、専用のパッド電極ＰＤおよび負荷抵抗ＲＲを設け、パッド電極ＰＤにロウレベルを印加するか否かにより、信号ＳＳのレベルを操作してｎ型電界効果トランジスタＴＮ０を制御するものとしたが、この実施の形態４では、専用のパッド電極ＰＤを設けることなく、図５に示す状態制御回路ＣＮＴにより上述の信号ＳＳを生成してｎ型電界効果トランジスタＴＮ０の状態を制御する。
【００７２】
図５において、符号ＴＭＥはテストモードエントリー回路、符号Ｆ５０はヒューズ、符号Ｒ５０は抵抗、符号ＴＮ５０はｎ型電界効果トランジスタ、符号Ｃ５０，Ｃ５１はコンデンサ、符号ＩＶ５０，ＩＶ５１，ＩＶ５２はインバータである。ここで、テストモードエントリー回路ＴＭＥは、外部から動作モードをテストモードに設定するためのものであり、チップセレクト信号ＣＳ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥなどの外部制御信号の組み合わせが所定の条件を満足した場合にテストモード信号ＳＴとしてハイレベルを出力する。
【００７３】
インバータＩＶ５０，ＩＶ５１はフリップフロップを構成する。このフリップフロップの一対の内部ノードのうち、一方の内部ノードＮＤ５０と電源との間にはコンデンサＣ５０が接続され、他方の内部ノードＮＤ５１と接地との間にはコンデンサＣ５１が接続される。内部ノードＮＤ５０と接地との間にはｎ型電界効果トランジスタＴＮ５０が設けられ、このｎ型電界効果トランジスタＴＮ５０の電流駆動能力はインバータＩＶ５０の電流駆動能力よりも大きく設定される。ｎ型電界効果トランジスタＴＮ５０のゲートは、ヒューズＦ５０を介してテストモードエントリー回路ＴＭＥの出力部に接続されると共に、抵抗Ｒ５０を介して接地される。
【００７４】
テストモードエントリー回路ＴＭＥから出力されるリセット信号ＳＴはヒューズＦ５０を介してｎ型電界効果トランジスタＴＮ５０のゲートに与えられ、このヒューズを切断すると、このテストモード信号ＳＴが無効化される。抵抗Ｒ５０は、ヒューズＦ５０が切断された場合、テストモードエントリー回路ＴＭＥの出力部から切り離されたｎ型電界効果トランジスタＴＮ５０のゲートをプルダウンしてこのトランジスタをオフ状態に固定する。フリップフロップの内部ノードＮＤ５１にはインバータＩＶ５２の入力部が接続され、このインバータＩＶ５２の出力信号は、信号ＳＳとして図２に示すｎ型電界効果トランジスタＴＮ０のゲートに与えられる。
【００７５】
次に、この実施の形態４の動作を説明する。
（１）欠陥救済の要否を検査する場合の動作
欠陥救済の要否を検査する場合、ヒューズＦ５０は未切断状態のままとし、所定の条件を満足した状態に外部制御信号を予め設定しておく。この状態で電源を投入すると、テストモードエントリー回路ＴＭＥはテストモード信号ＳＴとしてハイレベルを出力し、ｎ型電界効果トランジスタＴＮ５０をオン状態とする。
【００７６】
これにより、インバータＩＶ５０，ＩＶ５１からなるフリップフロップは、内部ノードＮＤ５０およびＮＤ５１にそれぞれロウレベルおよびハイレベルが現れた状態で安定し、インバータＩＶ５２は信号ＳＳとしてロウレベルを出力する。このインバータＩＶ５２の出力をゲートで受ける図２に示すｎ型電界効果トランジスタＴＮ０はオフ状態に固定される。従って、欠陥救済の要否を検査する際にヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２が未切断状態であっても、これらのヒューズを介して貫通電流が流れることがない。
【００７７】
（２）検査後の通常動作
欠陥救済の要否を検査した後、ヒューズＦ５０を切断する。これにより、テストモードエントリー回路ＴＭＥから出力されるテストモード信号ＳＴが無効化され、検査後の動作において、誤ってテストモードがエントリーされることがなくなる。このヒューズＦ５０の切断に加えて、欠陥救済を要する場合には、上述の図２に示すヒューズＦＥ０，ＦＥ１のうち、ヒューズＦＥ１を切断し、欠陥アドレスに応じてヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２を選択的に切断する。また、欠陥救済を要しない場合には、ヒューズＦＥ０，ＦＥ１のうち、ヒューズＦＥ０を切断し、ヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２については未切断状態のままとする。
【００７８】
上述のようにヒューズＦ５０が切断されると、ｎ型電界効果トランジスタＴＮ５０のゲートが抵抗Ｒ５０によりプルダウンされ、このｎ型電界効果トランジスタＴＮ５０がオフ状態に固定される。このような状態で電源が立ち上がると、電源電位の変化がコンデンサＣ５０を介して内部ノードＮＤ５０に現れ、電源電位に従って内部ノードＮＤ５０の電位が上昇する。これに対し、内部ノードＮＤ５１の電位はコンデンサＣ５１により接地電位に維持される。
【００７９】
従って、電源の投入により内部ノードＮＤ５０の電位が内部ノードＮＤ５１よりも高くなり、内部ノードＮＤ５０および内部ノードＮＤ５１にそれぞれハイレベルおよびロウレベルが現れた状態でフリップフロップが安定する。インバータＩＮ５２は、内部ノードＮＤ５１に現れたロウレベルを入力し、信号ＳＳとしてハイレベルを出力する。これにより、図２に示すｎ型電界効果トランジスタＴＮ０はオン状態に固定される。従って、同図に示す欠陥アドレス記憶回路ＰＲＧが機能し得る状態となる。
【００８０】
＜実施の形態５＞
以下、この発明に係る実施の形態５を説明する。
前述の実施の形態４では、外部制御信号に基づきテストモードをエントリーすることにより状態制御回路ＣＮＴ内のフリップフロップの初期の安定状態を決定するものとしたが、この実施の形態５では、電源の立ち上がりを検出して状態制御回路内のフリップフロップの初期の安定状態を決定する。
【００８１】
図６に、この実施の形態５に係る状態制御回路ＣＮＴ２の構成を示す。同図において、符号ＰＯＮはパワーオンリセット回路、符号ＩＶ６０，ＩＶ６１，ＩＶ６２はインバータ、符号ＴＮ６０，ＴＮ６１はｎ型電界効果トランジスタ、符号６０はヒューズである。ここで、インバータＩＶ６０〜ＩＶ６２はフリップフロップを構成する上述のインバータＩＶ５０〜ＩＶ５２に相当し、内部ノードＮＤ６０，ＮＤ６１は上述の内部ノードＮＤ５０，ＮＤ５１に相当する。フリップフロップを構成するインバータＩＶ６０とインバータＩＶ６１の電流駆動能力は等しく設定される。
【００８２】
内部ノードＮＤ６０と接地との間には、ヒューズＦ６０とｎ型電界効果トランジスタＴＮ６０とが直列接続され、内部ノードＮＤ６１と接地との間にはｎ型電界効果トランジスタＴＮ６１が接続される。これらｎ型電界効果トランジスタＴＮ６０，ＴＮ６１の電流駆動能力は互いに異なり、ｎ型電界効果トランジスタＴＮ６１に対してｎ型電界効果トランジスタＴＮ６０の電流駆動能力が大きく設定される。しかも、これらｎ型電界効果トランジスタＴＮ６０，ＴＮ６１の電流駆動能力は、インバータＩＶ６０，ＩＶ６１の電流駆動能力よりも大きく設定される。ｎ型電界効果トランジスタＴＮ６０，ＴＮ６１のゲートには、後述するパワーオンリセット回路ＰＯＮから出力されるリセット信号ＳＲが印加される。
【００８３】
上述のインバータＩＶ６２の出力信号は、前述の図２に示す欠陥アドレス記憶回路ＰＲＧのｎ型電界効果トランジスタＴＮ０のゲートに上述の信号ＳＳとして与えられる。ただし、この実施の形態５では、図２において、ｎ型電界効果トランジスタＴＮ０のソースは接地され、ｎ型電界効果トランジスタＴＮ１とヒューズ回路ＦＣは削除されているものとする。
【００８４】
図７に、パワーオンリセット回路ＰＯＮの構成例を示す。パワーオンリセット回路ＰＯＮは、電源の投入を検出してパルス状のリセット信号ＳＲを出力するものである。パワーオンリセット回路ＰＯＮは、単安定フリップフロップを基本として構成され、電源投入後、リセット信号ＳＲのレベルが一時的に電源電位の上昇に追従するように構成される。具体的には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  ＭＯＳ）構成のインバータＩＶ７０とｎ型電界効果トランジスタＴＮ７０と抵抗Ｒ７０とが単安定フリップフロップを構成する。インバータＩＶ７０の入力部と接地との間には、抵抗Ｒ７０とｎ型電界効果トランジスタＴＮ７０とが直列接続され、このｎ型トランジスタＴＮ７０のゲートはインバータＩＶ７０の出力部に接続される。
【００８５】
また、インバータＩＶ７０の入力部と接地との間にはコンデンサＣ７０が接続されると共に、この入力部と電源との間には、ダイオードＤ７０が接続される。このダイオードＤ７０のアノードは電源に接続され、そのカソードはインバータＩＶ７０の入力部に接続され、電源電位が上昇した場合に電源からインバータＩＶ７０の入力部に向けて順方向電流が流れるようになっている。インバータＩＶ７０の出力部と電源との間にはコンデンサＣ７１が接続されると共に、この出力部には、インバータＩＶ７１，ＩＶ７２からなるバッファが接続される。
【００８６】
ここで、このパワーオンリセット回路ＰＯＮの動作を簡単に説明しておく。
なお、インバータを構成する電界効果トランジスタのゲート閾値電圧に起因して、電源電圧０Ｖ付近でインバータは正常に動作しないが、この実施の形態では、説明を簡略化するため、インバータＩＶ７０〜ＩＶ７２は電源電圧０Ｖ付近から動作するものとする。
電源投入前の状態では、電源電位が接地電位付近にある。この状態から電源が投入され、電源電位が上昇を開始すると、電源電位の変化がコンデンサＣ７１を介してインバータＩＶ７０の出力部に現れ、この出力部の電位が上昇する。
【００８７】
一方、インバータＩＶ７０の入力部の電位はコンデンサＣ７０により接地電位に保持される。そして、インバータＩＶ７０の出力部に現れる電位を受けてｎ型電界効果トランジスタＴＮ７０がオン状態となると、抵抗Ｒ７０を介してインバータＩＶ７０の入力部がロウレベルに固定される。この結果、インバータＩＶ７０、ｎ型電界効果トランジスタＴＮ７０、および抵抗Ｒ７０から構成される帰還系が安定し、インバータＩＶ７０がハイレベル（電源電位）を出力し、インバータＩＶ７２がリセット信号ＳＲとしてハイレベルを出力する。このリセット信号ＳＲの信号レベルは、上述の帰還系が安定している間、電源電圧に追従して上昇する。
【００８８】
さらに電源電位が上昇し、ダイオードＤ７０のアノードとカソードとの間の電位差がｐｎ接合の障壁電位を越えると、このダイオードＤ７０を順方向電流が流れ、インバータＩＶ７０の入力部の電位が電源電位に追従して上昇する。そして、この電位がインバータＩＶ７０の入力閾値を越えると、このインバータＩＶ７０はロウレベルを出力する。この結果、リセット信号ＳＲはロウレベル（接地電位）となる。即ち、このパワーオンリセット回路ＰＯＮによれば、インバータＩＶ７０の入力部の電位がその入力閾値を越えるまでの電源投入後の一定期間、リセット信号ＳＲは電源電位の上昇に従ってハイレベルを維持した後、ロウレベルとなる。従って、リセット信号ＳＲとして、電源投入により一時的にハイレベルとなるパルス状の信号が出力される。
【００８９】
次に、図６を参照して、この実施の形態５の動作を説明する。
（１）欠陥救済の要否を検査する場合の動作
電源が投入されると、上述のように、パワーオンリセット回路ＰＯＮは、電源の投入を検出してリセット信号ＳＲをｎ型電界効果トランジスタＴＮ６０，ＴＮ６１のゲートに出力する。これらｎ型電界効果トランジスタＴＮ６０，ＴＮ６１は、リセット信号ＳＲがハイレベルとなってそのゲート閾値電圧を越えるとオン状態となり、ノードＮＤ６０およびノードＮＤ６１をそれぞれロウレベルに駆動する。このロウレベルを入力するインバータＩＶ６０およびインバータＩＶ６１は、ノードＮＤ６１およびノードＮＤ６０をそれぞれハイレベルに駆動しようとする。
【００９０】
ここで、ノードＮＤ６０の電位は、インバータＩＶ６１の電流駆動能力とｎ型電界効果トランジスタＴＮ６０の電流駆動能力とにより定まり、ノードＮＤ６１の電位は、インバータＩＶ６０の電流駆動能力とｎ型電界効果トランジスタＴＮ６１の電流駆動能力とにより定まる。この場合、インバータＩＶ６０とインバータＩＶ６１の電流駆動能力が等しく、ｎ型電界効果トランジスタＴＮ６０の方がｎ型電界効果トランジスタＴＮ６１よりも大きいので、ノードＮＤ６０の電位はノードＮＤ６１よりも低くなる。
【００９１】
次に、電源電位がさらに上昇してリセット信号ＳＲがロウレベルになると、ｎ型電界効果トランジスタＴＮ６０，ＴＮ６１がオフ状態となる。このとき、上述のようにノードＮＤ６０の電位はノードＮＤ６１よりも低い状態にあるから、これを初期状態としてフリップフロップが安定する。この結果、ノードＮＤ６１にはハイレベルが現れ、これを入力するインバータＩＶ６２は、上述の図２に示すｎ型電界効果トランジスタＴＮ０のゲートに信号ＳＳとしてロウレベルを出力し、このｎ型電界効果トランジスタＴＮ０がオフ状態となる。これにより、欠陥救済の要否を検査する場合に未切断状態のヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２を流れる電流が遮断される。
【００９２】
（２）欠陥救済を要する場合の動作
欠陥救済を要する場合、ヒューズＦ６０が切断される。また、プロービング試験により取得された欠陥アドレスに応じてヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２が選択的に切断され、欠陥アドレス記憶回路ＰＲＧに欠陥アドレスがプログラムされる。この場合、電源投入によりパワーオンリセット回路ＰＯＮがリセット信号ＳＲを出力すると、この信号をゲートで受けるｎ型電界効果トランジスタＴＮ６０，ＴＮ６１がオン状態となる。ここで、ヒューズＦ６０が切断された状態にあるので、一方のノードＮＤ６０はｎ型電界効果トランジスタＴＮ６０によってロウレベルに駆動されず、他方のノードＮＤ６１のみがｎ型電界効果トランジスタＴＮ６１によってロウレベルに駆動される。
【００９３】
この結果、インバータＩＶ６０，ＩＶ６１から構成されるフリップフロップは、ノードＮＤ６０およびノードＮＤ６１がそれぞれハイレベルおよびロウレベルとなった状態で安定する。インバータＩＶ６２は、ノードＮＤ６１のロウレベルを入力して図２に示すｎ型電界効果トランジスタＴＮ０のゲートに信号ＳＳとしてハイレベルを与え、このｎ型電界効果トランジスタＴＮ０をオン状態とする。従って、この場合、図２に示す欠陥アドレス記憶回路ＰＲＧは、ヒューズＦ０１，Ｆ０２ないしヒューズＦｎ１，Ｆｎ２の切断状態に応じて欠陥アドレスＦＡ０〜ＦＡｎを出力する。
【００９４】
（３）欠陥救済を要しない場合の動作
この場合、ヒューズＦ６０を切断せず、そのままとする。また、欠陥アドレスをプログラムする必要がないため、ヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２を未切断状態のままとする。この場合、上述の欠陥救済の要否を検査する場合と同様に、電源の投入によりパワーオンリセット回路ＰＯＮがリセット信号ＳＲを出力すると、インバータＩＶ６２が信号ＳＳとしてロウレベルを出力し、図２に示すｎ型電界効果トランジスタＴＮ０がオフ状態に固定される。従って、冗長回路は機能しない。
【００９５】
この実施の形態５によれば、電源の投入を検出してｎ型電界効果トランジスタＴＮ０を制御するための信号を出力するようにしたので、上述の実施の形態１ないし４のように外部から信号を与えることなく、欠陥アドレスをプログラムするためのヒューズを流れる電流を遮断することができる。
また、ヒューズＦ６０のみにより、冗長回路を機能させるか否かを設定することができ、欠陥アドレスをプログラムするためのヒューズ以外に必要とされるヒューズの数を最小限に抑えることができる。
【００９６】
＜実施の形態６＞
以下、この発明の実施の形態６を説明する。
前述の実施の形態１では、ひとつの欠陥アドレスを記憶するアドレス記憶回路の構成を示したが、この実施の形態６では、複数の欠陥アドレスを記憶し、複数の欠陥に対する救済が可能な構成を示す。
図８に、この実施の形態６に係る欠陥アドレス記憶回路の構成を示す。同図において、符号ＰＤ８０はパッド電極、符号Ｒ８０は負荷抵抗、符号ＴＰ８０はｐ型電界効果トランジスタ、符号Ｆ８０〜Ｆ８６はヒューズ、ＰＲＧ８０〜ＰＲＧ８３はアドレスプログラム回路である。このアドレスプログラム回路ＰＲＧ８０〜ＰＲＧ８３は、前述の図２に示す構成において、パッド電極ＰＤ、負荷抵抗ＲＲ、ｎ型電界効果トランジスタＴＮ０、およびヒューズ回路ＦＣを省き、ｎ型電界効果トランジスタＴＮ１を内部接地配線ＧＬと接地との間に接続したものに相当する。
【００９７】
以下、具体的に構成を説明する。ｐ型電界効果トランジスタＴＰ８０のソースは電源に接続される。このｐ型電界効果トランジスタＴＰ８０のゲートは、パッド電極ＰＤ８０に接続されると共に、負荷抵抗Ｒ８０を介して接地される。ｐ型電界効果トランジスタＴＰ８０のドレインと接地との間には、ヒューズＦ８０〜Ｆ８３がこの順に直列接続される。また、ヒューズＦ８１〜Ｆ８３と並列にＦ８４〜Ｆ８６が接続される。
【００９８】
ヒューズＦ８１とヒューズＦ８２との接続点ＮＤ８１には、上述のアドレスプログラム回路ＰＲＧ８０が接続され、ヒューズＦ８２とヒューズＦ８３との接続点ＮＤ８２には、上述のアドレスプログラム回路ＰＲＧ８１が接続される。また、ヒューズＦ８４とヒューズＦ８５との接続点ＮＤ８３には、上述のアドレスプログラム回路ＰＲＧ８２が接続され、ヒューズＦ８５とヒューズＦ８６との接続点ＮＤ８４には上述のアドレスプログラム回路ＰＲＧ８３が接続される。各ヒューズの接続点ＮＤ８１〜ＮＤ８４には、アドレスプログラム回路ＰＲＧ８０〜ＰＲＧ８３をなす上述の図２に示すｎ型電界効果トランジスタＴＮ１のゲートがそれぞれ接続される。
【００９９】
以下、この実施の形態６の動作を説明する。
欠陥救済の要否を検査する場合、パッド電極ＰＤにハイレベルを印加し、ｐ型電界効果トランジスタＴＰ８０をオフ状態に固定する。この場合、各ヒューズの接続点ＮＤ８１〜ＮＤ８４にはヒューズを介して接地電位が現れ、各アドレスプログラム回路のｎ型電界効果トランジスタＴＮ１のゲートにはロウレベルが与えられる。従って、この場合、各アドレスプログラム回路を構成する未切断状態のヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２を介して流れる電流が遮断される。
【０１００】
また、検査の結果、欠陥救済を要しない場合、ヒューズＦ８０を切断する。これにより、ｐ型電界効果トランジスタＴＰ８０を切断した場合と同様に、各アドレスプログラム回路のｎ型電界効果トランジスタＴＮ１がオフ状態となり、未切断状態（未プログラム状態）のヒューズを流れる電流が遮断される。これに対して、欠陥救済を要する場合、ヒューズＦ８０を未切断状態とし、欠陥数に応じてヒューズＦ８１〜Ｆ８６を選択的に切断する。
【０１０１】
欠陥救済を要する場合の動作をさらに具体的に説明する。
欠陥数が「１」であって、アドレスプログラム回路ＰＲＧ８０に欠陥アドレスを記憶する場合、ヒューズＦ８２およびヒューズＦ８４を切断する。これにより、接続点ＮＤ８１には電源電位が現れ、この接続点に接続されたアドレスプログラム回路ＰＲＧ８０のｎ型電界効果トランジスタＴＮ１がオン状態に固定される。従ってこの場合、アドレスプログラム回路ＰＲＧ８０のヒューズの切断状態に応じた１種類の欠陥アドレスが出力される。また、接続点ＮＤ８２，ＮＤ８３，ＮＤ８４には接地電位が現れ、これらの接続点に接続されたアドレスプログラム回路ＰＲＧ８１，ＰＲＧ８２，ＰＲＧ８３において未切断状態のヒューズを流れる電流が遮断される。
【０１０２】
また、欠陥数が「２」であって、アドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１に各欠陥アドレスを記憶する場合、ヒューズＦ８３，Ｆ８４を切断する。これにより、接続点ＮＤ８１，ＮＤ８２には電源電位が現れ、これらの接続点にそれぞれ接続されたアドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１の各ｎ型電界効果トランジスタＴＮ１がオン状態に固定される。従ってこの場合、アドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１のヒューズの切断状態に応じた２種類の欠陥アドレスが出力される。また、接続点ＮＤ８３，ＮＤ８４には接地電位が現れ、これらの接続点に接続されたアドレスプログラム回路ＰＲＧ８２，ＰＲＧ８３において未切断状態のヒューズを流れる電流が遮断される。
【０１０３】
さらに、欠陥数が「３」であって、アドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１，ＰＲＧ８２に各欠陥アドレスを記憶する場合、ヒューズＦ８３，Ｆ８５を切断する。これにより、接続点ＮＤ８１，ＮＤ８２，ＮＤ８３には電源電位が現れ、これらの接続点に接続されたアドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１，ＰＲＧ８２内の各ｎ型電界効果トランジスタＴＮ１がオン状態に固定される。従ってこの場合、アドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１，ＰＲＧ８２のヒューズの切断状態に応じた３種類の欠陥アドレスが出力される。また、接続点ＮＤ８４には接地電位が現れ、この接続点に接続されたアドレスプログラム回路ＰＲＧ８３において未切断状態のヒューズを流れる電流が遮断される。
【０１０４】
さらにまた、欠陥数が「４」であって、アドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１，ＰＥＧ８２，ＰＲＧ８３に各欠陥アドレスを記憶する場合、ヒューズＦ８３，Ｆ８６を切断する。これにより、接続点ＮＤ８１，ＮＤ８２，ＮＤ８３，ＮＤ８４には電源電位が現れ、これらの接続点に接続されたアドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１，ＰＥＧ８２，ＰＲＧ８３の各ｎ型電界効果トランジスタＴＮ１がオン状態に固定される。従ってこの場合、アドレスプログラム回路ＰＲＧ８０，ＰＲＧ８１，ＰＥＧ８２，ＰＲＧ８３のヒューズの切断状態に応じた４種類の欠陥アドレスが出力される。
この実施の形態６によれば、ｎ型電界効果トランジスタＴＮ１を制御するためのヒューズ数を削減することが可能となる。
【０１０５】
以上、この発明の実施の形態１ないし６を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態１ないし６では、欠陥アドレスをプログラムするためのヒューズＦ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２に対して接地側に電流遮断用のｎ型電界効果トランジスタＴＮ０，ＴＮ１，ＴＮ１０やヒューズＦＥを設けたが、これに限定されることなく、これらに相当するｐ型電界効果トランジスタやヒューズを電源側に設けてもよい。
【０１０６】
また、上述の実施の形態１および３では、電流遮断用のｎ型電界効果トランジスタＴＮ０のゲートにパッド電極ＰＤを直接的に接続するものとしたが、これに限定されることなく、パッド電極ＰＤとｎ型電界効果トランジスタＴＮ０のゲートとの間に、静電破壊防止用の抵抗や容量を設けてもよい。
さらに、実施の形態４では、ｎ型電界効果トランジスタＴＮ５０によりノードＮＤ５０をロウレベルに駆動するものとしたが、ノードＮＤ５１をハイレベルに駆動するものとしてもよく、これらを併用してもよい。
【０１０７】
さらにまた、実施の形態５では、ｎ型電界効果トランジスタＴＮ６０，ＴＮ６１によりノードＮＤ６０，ＮＤ６１をロウレベル側に駆動するものとしたが、ノードＮＤ６０とＮＤ６１との間の電位関係が同じであれば、ｐ型電界効果トランジスタによりハイレベル側に駆動するものとしてもよい。
さらにまた、実施の形態６では、電源側に電流遮断用のｐ型電界効果トランジスタＴＰ８０およびヒューズＦ８０を設け、検査の際にｐ型電界効果トランジスタＴＰ８０をオフ状態とするものとしたが、これに限定されることなく、これらｐ型電界効果トランジスタＴＰ８０およびヒューズＦ８０に相当するｎ型電界効果トランジスタおよびヒューズを接地側に設けてもよい。
【０１０８】
【発明の効果】
この発明によれば、以下の効果を得ることができる。
すなわち、この発明によれば、欠陥アドレス記憶回路として、電源と接地との間に直列接続され、欠陥アドレスの論理値に応じて相補的に切断すべき第１および第２のヒューズと、欠陥救済の要否を検査する場合に前記第１および第２のヒューズを貫通する電流を遮断する電流遮断回路とを備えたので、低消費電流で高速に欠陥救済を行うことができ、しかも欠陥救済の要否を検査する際に過大な電流が発生することがない。従って、欠陥救済の要否を正しく検査することが可能となる。
【０１０９】
また、前記電流遮断回路として、欠陥救済の要否に応じて、第１および第２のヒューズを貫通する電流を遮断する機能をさらに備えたので、欠陥救済を要しない場合に前記第１および第２のヒューズを未切断状態としても、これらのヒューズを貫通電流が流れることがない。
【０１１０】
さらに、前記電流遮断回路として、電流経路が前記第１および第２のヒューズと直列接続された第１および第２の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートに接続されたパッド電極と、電源と前記第１の電界効果トランジスタのゲートとの間に接続された負荷抵抗と、前記欠陥救済の要否に応じて前記第２の電界効果トランジスタの導通状態を決定するヒューズ回路と、を備えたので、前記第１および第２のヒューズを貫通する電流を遮断するための機能を実現することが可能となる。
【０１１１】
さらにまた、前記電流遮断回路として、前記第１および第２のヒューズと直列接続された電界効果トランジスタと、電源投入により、前記電界効果トランジスタをオン状態とし得る電位を該電界効果トランジスタのゲートに印加して安定するフリップフロップ回路と、前記メモリセルアレイ内の欠陥を検査するためのテストモードを判別して前記フリップフロップ回路の安定状態を反転させる判別回路とを備えたので、専用のパッド電極を設けることなく、前記第１および第２のヒューズを貫通する電流を遮断することが可能となる。
さらにまた、前記判別回路は、前記フリップフロップ回路の安定状態を反転させる機能を無効とするためのヒューズを備えたので、検査の後に、前記第１および第２のヒューズを貫通する電流を誤って遮断することが防止できる。
【０１１２】
さらにまた、前記電流遮断回路として、前記第１および第２のヒューズと直列接続された電界効果トランジスタと、前記電界効果トランジスタのゲートに接続されたフリップフロップ回路と、電源投入を検出して前記フリップフロップ回路の安定状態をリセットするリセット回路とを備えたので、外部から何ら信号を印加することなく、前記第１および第２のヒューズを貫通する電流を遮断することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る半導体記憶装置の全体構成を概略的に示すブロック図である。
【図２】この発明の実施の形態１に係る欠陥アドレス記憶回路の構成を示す回路図である。
【図３】この発明の実施の形態２に係る欠陥アドレス記憶回路の構成を示す回路図である。
【図４】この発明の実施の形態３に係る欠陥アドレス記憶回路の構成を示す回路図である。
【図５】この発明の実施の形態４に係る状態制御回路の構成を示す回路図である。
【図６】この発明の実施の形態５に係る状態制御回路の構成を示す回路図である。
【図７】この発明の実施の形態５に係るパワーオンリセット回路の構成および動作を説明するための図である。
【図８】この発明の実施の形態６に係る欠陥アドレス記憶回路の構成を示す回路図である。
【図９】第１の従来技術の構成を示すブロック図である。
【図１０】第２の従来技術の構成を示す回路図である。
【図１１】第３の従来技術の構成を示す回路図である。
【図１２】第４の従来技術の構成を示す回路図である。
【符号の説明】
Ｃ５０，Ｃ５１，Ｃ７０，Ｃ７１：コンデンサ
ＣＣＡ〜ＣＣＣ：電流遮断回路
ＣＭＰ：アドレス比較回路
Ｄ７０：ダイオード
ＦＡＤ：欠陥アドレス検出回路
Ｆ０１，Ｆ０２〜Ｆｎ１，Ｆｎ２，ＦＥ０，ＦＥ１，ＦＥ，Ｆ５０，Ｆ６０，Ｆ８０〜Ｆ８６：ヒューズ
ＦＣ：ヒューズ回路
ＩＶ５０，ＩＶ５１，ＩＶ６０〜ＩＶ６２，ＩＶ７０〜ＩＶ７２：インバータ
ＭＡＲＹ：メモリセルアレイ
ＰＯＮ：パワーオンリセット回路
ＰＲＧ８０〜ＰＲＧ８３：アドレスプログラム回路
ＰＤ，ＰＤ８０：パッド電極
ＰＲＧ，ＰＲＧ２，ＰＲＧ３：欠陥アドレス記憶回路
ＲＲＯＷ：予備行
ＲＲ，Ｒ５０，Ｒ７０，Ｒ８０：負荷抵抗
ＴＭＥ：テストモードエントリー回路
ＴＮ０，ＴＮ１，ＴＮＥ，ＴＮ１０，ＴＮ５０，ＴＮ６０，ＴＮ６１，ＴＮ７０：ｎ型電界効果トランジスタ
ＴＰ８０：ｐ型電界効果トランジスタ
ＸＤＥＣ：行デコーダ
ＹＤＥＣ：列デコーダ
【図１】
0003569225.tif 000002
【図２】
0003569225.tif 000003
【図３】
0003569225.tif 000004
【図４】
0003569225.tif 000005
【図５】
0003569225.tif 000006
【図６】
0003569225.tif 000007
【図７】
0003569225.tif 000008
【図８】
0003569225.tif 000009
【図９】
0003569225.tif 000010
【図１０】
0003569225.tif 000011
【図１１】
0003569225.tif 000012
【図１２】
0003569225.tif 000013