(57)【特許請求の範囲】
【請求項１】
画像入力装置において撮像素子からの画素データを読み出す際の読み出しタイミングを規律するための画像入力装置のタイミングジェネレータであって、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなすシフトレジスタと、
前記シフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する比較器と、
前記比較器からの出力信号に基づいてトグル動作を繰り返すトグル回路と
を備える画像入力装置のタイミングジェネレータ。
【請求項２】
請求項１に記載の画像入力装置のタイミングジェネレータであって、前記トグル回路は、トグル動作のリセット時に初期値を入力するためのセレクタを有する画像入力装置のタイミングジェネレータ。
【請求項３】
請求項１または請求項２に記載の画像入力装置のタイミングジェネレータであって、前記シフトレジスタの最前段のレジスタに、外部の主メモリに格納されたトグルタイミングデータと、前記最終段のレジスタからの出力とを選択するセレクタが接続された画像入力装置のタイミングジェネレータ。
【請求項４】
請求項１ないし請求項３のいずれかに記載の画像入力装置のタイミングジェネレータであって、
前記シフトレジスタ中のレジスタの個数が３個以上である場合に、当該シフトレジスタ中の途中段のレジスタのデータ入力端子にセレクタが接続され、
最終段のレジスタからの出力が、最前段のレジスタだけでなく、途中段のレジスタのデータ入力端子に接続された前記セレクタを通じて当該途中段のレジスタにも入力できるようにされたことを特徴とする画像入力装置のタイミングジェネレータ。
【請求項５】
画像入力装置において撮像素子からの画素データを読み出す際の読み出しタイミングを規律するための画像入力装置のタイミングジェネレータであって、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第１のシフトレジスタと、
前記第１のシフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する第１の比較器と、
前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路と、
前記第１のシフトレジスタに並列に設けられ、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第２のシフトレジスタと、
前記第２のシフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する第２の比較器と、
前記第２の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路と、
前記第１のトグル回路からの出力と前記第２のトグル回路からの出力について所定の複数の論理演算を行う論理演算部と、
前記論理演算部での複数の論理演算のうちのひとつを選択するセレクタと
を備え、
前記論理演算部は、少なくとも論理積演算と論理和演算を含む３種類の論理演算を行うよう構成されたことを特徴とする画像入力装置のタイミングジェネレータ。
【請求項６】
画像入力装置において撮像素子からの画素データを読み出す際の読み出しタイミングを規律するための画像入力装置のタイミングジェネレータであって、
前記撮像素子での撮像画像における水平周期パルスを出力するための水平周期専用ブロックと、
前記撮像素子での撮像画像における垂直周期パルスを出力するための垂直周期専用ブロックと、
前記水平周期専用ブロック及び前記垂直周期専用ブロックに同期して動作して所望のパルスを出力するための垂直水平周期兼用ブロックと、
前記垂直水平周期兼用ブロックからの出力と前記水平周期専用ブロックからの出力について所定の複数の論理演算を行う第１の論理演算部と、
前記第１の論理演算部での複数の論理演算のうちのひとつを選択する第１のセレクタと、
前記第１のセレクタでの選択結果と前記垂直周期専用ブロックからの出力について所定の複数の論理演算を行う第２の論理演算部と、
前記第２の論理演算部での複数の論理演算のうちのひとつを選択する第２のセレクタと
を備え、
前記水平周期専用ブロックは、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第１のシフトレジスタと、
前記第１のシフトレジスタからの出力と水平周波数信号のカウント値とを比較する第１の比較器と、
前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路と
を備え、
前記垂直周期専用ブロックは、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第２のシフトレジスタと、
前記第２のシフトレジスタからの出力と垂直周波数信号のカウント値とを比較する第２の比較器と、
前記第２の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路と
を備え、
前記垂直水平周期兼用ブロックは、
前記水平周期専用ブロックの前記第１のシフトレジスタと同様の構成の第３のシフトレジスタと、
前記垂直周期専用ブロックの前記第２のシフトレジスタと同様の構成の第４のシフトレジスタと、
前記第３のシフトレジスタ及び第４のシフトレジスタの論理積を演算する論理積演算回路と、
前記論理積演算回路からの出力に基づいてトグル動作を繰り返して第１の論理演算部に出力する第３のトグル回路と、
前記第４のシフトレジスタからの出力を外部から与えられた任意のタイミングで前記論理積演算回路を所定の論理状態に強制的に設定する強制回路と
を備え、
前記第１の論理演算部及び第２の論理演算部は、少なくとも論理積演算と論理和演算を含む３種類の論理演算を行うようそれぞれ構成されたことを特徴とする画像入力装置のタイミングジェネレータ。
【請求項７】
請求項５に記載の画像入力装置のタイミングジェネレータであって、
前記セレクタの論理演算選択切り替えについての決定を行う選択決定部をさらに備え、
前記第１の比較器は、前記第１のシフトレジスタからの出力と前記水平周波数信号のカウント値とを比較する機能を有し、
前記第２の比較器は、前記第２のシフトレジスタからの出力と前記水平周波数信号のカウント値とを比較する機能を有し、
前記選択決定部は、水平周期を含む任意のタイミングでレジスタ値のシフトを行って前記セレクタの論理演算選択切り替えを実行するシフトレジスタであることを特徴とする画像入力装置のタイミングジェネレータ。
【請求項８】
画像入力装置において撮像素子からの画素データを読み出す際の読み出しタイミングを規律するための画像入力装置のタイミングジェネレータであって、
所望の第一パターンのパルス信号を発生するパルス発生回路と、
前記パルス発生回路からの前記第一パターンのパルス信号の少なくとも一部をマスクして除去するための第一パルス変更用回路と、
前記第一パルス変更用回路で除去された結果のパルス信号に対して、新たにパルスを付け加える第二パルス変更用回路と
を備え、
前記パルス発生回路は、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第１のシフトレジスタと、
前記シフトレジスタからの出力と水平周波数信号のカウント値とを比較する第１の比較器と、
前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路と
を備え、
前記第一パルス変更用回路は、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第２のシフトレジスタと、
前記第２のシフトレジスタからの出力と水平周波数信号及び垂直周波数信号のカウント値とを比較する第２の比較器と、
前記第２の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路と
を備え、
前記第二パルス変更用回路は、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第３のシフトレジスタと、
前記第３のシフトレジスタからの出力と水平周波数信号及び垂直周波数信号のカウント値とを比較する第３の比較器と、
前記第３の比較器からの出力信号に基づいてトグル動作を繰り返す第３のトグル回路と
を備え、
前記パルス発生回路と前記第一パルス変更用回路との間で所定の論理演算部で論理演算を行って前記第一パターンのパルス信号の少なくとも一部をマスクして除去した後、その結果と前記第二パルス変更用回路との間で所定の論理演算部で論理演算を行って新たにパルスを付け加えるようにしたことを特徴とする画像入力装置のタイミングジェネレータ。
【請求項９】
画像入力装置において撮像素子からの画素データを読み出す際の読み出しタイミングを規律するための画像入力装置のタイミングジェネレータであって、
所望のパルス信号を発生するパルス発生回路と、
一定周期で連続したクロック信号を発生する連続クロック発生部と、
前記撮像素子の読み出しタイミングの周期に係る全周期のタイミングで所望の周期的信号を出力する全周期パルス発生ブロックと、
前記全周期パルス発生ブロックからの出力に基づく所望のタイミングで、前記連続クロック発生部からの出力と前記パルス発生回路からの出力とを選択するセレクタと
を備え、
前記パルス発生回路は、
複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなすシフトレジスタと、
前記シフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する第１の比較器と、
前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路と
を少なくとも備え、
前記連続クロック発生部は、
外部から与えられる画素クロック信号をカウントするカウンタと、
所定の特定周期を定義するインターバルレジスタと、
前記インターバルレジスタで定義された前記特定周期の値と前記カウンタのカウント結果とを比較して前記特定周期毎に前記カウンタにリセット信号を出力する第２の比較器と、
少なくとも２段以上のレジスタが縦列に接続されてループ構造をなすシフトレジスタと、
前記シフトレジスタからの出力と前記カウンタからの出力とを比較する第３の比較器と、
前記第３の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路と
を備える画像入力装置のタイミングジェネレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタルスチルカメラ等の画像入力装置のタイミングジェネレータに関する。
【０００２】
【従来の技術】
図１８は、ディジタルスチルカメラ等の画像入力装置において、１周期に４回のトグルが発生する従来のタイミングジェネレータを示したブロック図である。この図１８の如く、従来のタイミングジェネレータは、複数の比較器（コンパレータ）１ａ〜１ｄのそれぞれの片側入力端子にレジスタ２ａ〜２ｄが接続され、また、各比較器１ａ〜１ｄの他側入力端子には、水平同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ）及び垂直同期周波数信号のカウント値（Ｖ  ｃｏｕｎｔ）が入力される。各レジスタ２ａ〜２ｄの値は、図示しないＣＰＵから入力される値が格納される。そして、各比較器１ａ〜１ｄにおいて、水平または垂直同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ，Ｖ  ｃｏｕｎｔ）が入力されたときに、かかるカウント値と各レジスタ２ａ〜２ｄ内の値とを比較し、一致していればコンパレート信号を出力する。そして、これら複数の比較器１ａ〜１ｄからのコンパレート信号は第一論理和回路３に入力され、その論理和演算結果が第二論理和回路４を通じてトグルフリップフロップ５にイネーブル信号（ＥＮ）として入力される。尚、第二論理和回路４には、ＣＰＵからの初期動作指示用のロード信号（Ｌｏａｄ）も入力されるようになっている。
【０００３】
ここで、符号６はセレクタを示しており、トグルフリップフロップ５のイネーブル信号（ＥＮ）がハイの状態において、ピクセルクロック（Ｐｉｘｅｌ  Ｃｌｏｃｋ）の立ち上がりのタイミングで、セレクタ６からの信号（Ｄ）が出力信号Ｑとして出力される。そして、セレクタ６は、トグルフリップフロップ５の反転出力端子ｎＱからの信号の値（以下「反転出力値」という）と所定の初期値（Ｉｎｉｔｉａｌ  Ｖａｌｕｅ）とが、ＣＰＵ（図示しない）からのロード信号（Ｌｏａｄ）に応じて選択されるようになっている。
【０００４】
即ち、この従来のタイミングジェネレータでは、初期動作時には、ＣＰＵからロード信号が与えられ、これに応じてセレクタ６が所定の初期値を選択し、また、ＣＰＵからのロード信号により第二論理和回路４からのイネーブル信号がハイ状態になることから、トグルフリップフロップ５は、ピクセルクロックの立ち上がり時点で、セレクタ６で選択された所定の初期値を出力信号として出力する。この際、トグルフリップフロップ５からの反転出力値がセレクタ６に入力される。
【０００５】
また、各比較器１ａ〜１ｄでは、水平または垂直同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ，Ｖ  ｃｏｕｎｔ）が入力されたときに、かかるカウント値と各レジスタ２ａ〜２ｄ内の値とを比較し、一致していればコンパレート信号を出力する。そして、これら複数の比較器１ａ〜１ｄからのコンパレート信号は第一論理和回路３に入力され、その論理和演算結果が第二論理和回路４を通じてトグルフリップフロップ５にイネーブル信号（ＥＮ）として入力される。
【０００６】
このようにイネーブル信号が次々と入力されるとき、入力時点でトグルフリップフロップ５自身の反転出力値がセレクタ６を通じてトグルフリップフロップ５に帰還的に入力されるようになるため、トグルフリップフロップ５においてトグル動作を繰り返すことが可能となる。
【０００７】
【発明が解決しようとする課題】
上記従来のタイミングジェネレータでは、一般にＣＣＤ（図示しない）からの画素データの出力タイミングと、ＣＰＵ（図示しない）の処理クロックのタイミングとが原則として不一致であるため、あるタイミングで各レジスタ２ａ〜２ｄのデータを書き換えようとするときに、書き換えに係る遷移状態でのデータと、水平または垂直同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ，Ｖ  ｃｏｕｎｔ）とを各比較器１ａ〜１ｄが比較し、ある瞬間に一致してしまうと、比較器１ａ〜１ｄが誤動作し、ＣＣＤの駆動パルスのタイミングについて障害（ハザード）の生じるおそれがある。
【０００８】
そこで、この発明の課題は、ＣＰＵから与えられるレジスタの遷移によって発生するＣＣＤの駆動パルスのタイミングの障害を防止できる画像入力装置のタイミングジェネレータを提供することにある。
【０００９】
また、従来のタイミングジェネレータでは、１トグルタイミング毎に１つのレジスタ２ａ〜２ｄと１つの比較器１ａ〜１ｄが必要となる構成であるが、実際のディジタルスチルカメラでは複雑な特殊パルスが必要になる場合もあり、このような複雑な特殊パルスの波形を発生させるためには回路規模が非常に大きくなっていた。
【００１０】
そこで、この発明の課題は、複雑な特殊パルスの波形を発生させる場合でも、これを簡単な回路構成で実現できるディジタルスチルカメラのタイミングジェネレータを提供することにもある。
【００１１】
【課題を解決するための手段】
上記課題を解決すべく、請求項１に記載の発明は、画像入力装置において撮像素子からの画素データを読み出す際の読み出しタイミングを規律するための画像入力装置のタイミングジェネレータであって、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなすシフトレジスタと、前記シフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する比較器と、前記比較器からの出力信号に基づいてトグル動作を繰り返すトグル回路とを備えるものである。
【００１２】
請求項２に記載の発明は、前記トグル回路は、トグル動作のリセット時に初期値を入力するためのセレクタを有するものである。
【００１３】
請求項３に記載の発明は、前記シフトレジスタの最前段のレジスタに、外部の主メモリに格納されたトグルタイミングデータと、前記最終段のレジスタからの出力とを選択するセレクタが接続されたものである。
【００１４】
請求項４に記載の発明は、前記シフトレジスタ中のレジスタの個数が３個以上である場合に、当該シフトレジスタ中の途中段のレジスタのデータ入力端子にセレクタが接続され、最終段のレジスタからの出力が、最前段のレジスタだけでなく、途中段のレジスタのデータ入力端子に接続された前記セレクタを通じて当該途中段のレジスタにも入力できるようにされたものである。
【００１５】
請求項５に記載の発明は、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第１のシフトレジスタと、前記第１のシフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する第１の比較器と、前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路と、前記第１のシフトレジスタに並列に設けられ、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第２のシフトレジスタと、前記第２のシフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する第２の比較器と、前記第２の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路と、前記第１のトグル回路からの出力と前記第２のトグル回路からの出力について所定の複数の論理演算を行う論理演算部と、前記論理演算部での論理演算のうちのひとつを選択するセレクタとを備えるものである。
【００１６】
そして、前記論理演算部は、少なくとも論理積演算と論理和演算を含む３種類の論理演算を行うよう構成されたものである。
【００１７】
請求項６に記載の発明は、前記撮像素子での撮像画像における水平周期パルスを出力するための水平周期専用ブロックと、前記撮像素子での撮像画像における垂直周期パルスを出力するための垂直周期専用ブロックと、前記水平周期専用ブロック及び前記垂直周期専用ブロックに同期して動作して所望のパルスを出力するための垂直水平周期兼用ブロックと、前記垂直水平周期兼用ブロックからの出力と前記水平周期専用ブロックからの出力について所定の複数の論理演算を行う第１の論理演算部と、前記第１の論理演算部での論理演算のうちのひとつを選択する第１のセレクタと、前記第１のセレクタでの選択結果と前記垂直周期専用ブロックからの出力について所定の複数の論理演算を行う第２の論理演算部と、前記第２の論理演算部での論理演算のうちのひとつを選択する第２のセレクタとを備えるものである。
【００１８】
そして、前記水平周期専用ブロックは、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第１のシフトレジスタと、前記第１のシフトレジスタからの出力と水平周波数信号のカウント値とを比較する第１の比較器と、前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路とを備え、前記垂直周期専用ブロックは、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第２のシフトレジスタと、前記第２のシフトレジスタからの出力と垂直周波数信号のカウント値とを比較する第２の比較器と、前記第２の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路とを備え、前記垂直水平周期兼用ブロックは、前記水平周期専用ブロックの前記第１のシフトレジスタと同様の構成の第３のシフトレジスタと、前記垂直周期専用ブロックの前記第２のシフトレジスタと同様の構成の第４のシフトレジスタと、前記第３のシフトレジスタ及び第４のシフトレジスタの論理積を演算する論理積演算回路と、前記論理積演算回路からの出力に基づいてトグル動作を繰り返して第１の論理演算部に出力する第３のトグル回路と、前記第４のシフトレジスタからの出力を外部から与えられた任意のタイミングで前記論理積演算回路を所定の論理状態に強制的に設定する強制回路とを備え、前記第１の論理演算部及び第２の論理演算部は、少なくとも論理積演算と論理和演算を含む３種類の論理演算を行うようそれぞれ構成されたものである。
【００１９】
請求項７に記載の発明は、前記セレクタの論理演算選択切り替えについての決定を行う選択決定部をさらに備え、前記第１の比較器は、前記第１のシフトレジスタからの出力と前記水平周波数信号のカウント値とを比較する機能を有し、前記第２の比較器は、前記第２のシフトレジスタからの出力と前記水平周波数信号のカウント値とを比較する機能を有し、前記選択決定部は、水平周期を含む任意のタイミングでレジスタ値のシフトを行って前記セレクタの論理演算選択切り替えを実行するシフトレジスタであるものである。
【００２０】
請求項８に記載の発明は、所望の第一パターンのパルス信号を発生するパルス発生回路と、前記パルス発生回路からの前記第一パターンのパルス信号の少なくとも一部をマスクして除去するための第一パルス変更用回路と、前記第一パルス変更用回路で除去された結果のパルス信号に対して、新たにパルスを付け加える第二パルス変更用回路とを備え、前記パルス発生回路は、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第１のシフトレジスタと、前記シフトレジスタからの出力と水平周波数信号のカウント値とを比較する第１の比較器と、前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路とを備え、前記第一パルス変更用回路は、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第２のシフトレジスタと、前記第２のシフトレジスタからの出力と水平周波数信号及び垂直周波数信号のカウント値とを比較する第２の比較器と、前記第２の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路とを備え、前記第二パルス変更用回路は、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなす第３のシフトレジスタと、前記第３のシフトレジスタからの出力と水平周波数信号及び垂直周波数信号のカウント値とを比較する第３の比較器と、前記第３の比較器からの出力信号に基づいてトグル動作を繰り返す第３のトグル回路とを備え、前記パルス発生回路と前記第一パルス変更用回路との間で所定の論理演算部で論理演算を行って前記第一パターンのパルス信号の少なくとも一部をマスクして除去した後、その結果と前記第二パルス変更用回路との間で所定の論理演算部で論理演算を行って新たにパルスを付け加えるようにしたものである。
【００２１】
請求項９に記載の発明は、所望のパルス信号を発生するパルス発生回路と、一定周期で連続したクロック信号を発生する連続クロック発生部と、前記撮像素子の読み出しタイミングの周期に係る全周期のタイミングで所望の周期的信号を出力する全周期パルス発生ブロックと、前記全周期パルス発生ブロックからの出力に基づく所望のタイミングで、前記連続クロック発生部からの出力と前記パルス発生回路からの出力とを選択するセレクタとを備え、前記パルス発生回路は、複数のレジスタを有し、最終段のレジスタからの出力を最前段のレジスタに入力するためのループ構造をなすシフトレジスタと、前記シフトレジスタからの出力と水平周波数信号または垂直周波数信号のカウント値とを比較する第１の比較器と、前記第１の比較器からの出力信号に基づいてトグル動作を繰り返す第１のトグル回路とを少なくとも備え、前記連続クロック発生部は、外部から与えられる画素クロック信号をカウントするカウンタと、所定の特定周期を定義するインターバルレジスタと、前記インターバルレジスタで定義された前記特定周期の値と前記カウンタのカウント結果とを比較して前記特定周期毎に前記カウンタにリセット信号を出力する第２の比較器と、少なくとも２段以上のレジスタが縦列に接続されてループ構造をなすシフトレジスタと、前記シフトレジスタからの出力と前記カウンタからの出力とを比較する第３の比較器と、前記第３の比較器からの出力信号に基づいてトグル動作を繰り返す第２のトグル回路とを備えるものである。
【００２２】
【発明の実施の形態】
｛第１の実施の形態｝
図１はこの発明の第１の実施の形態に係るディジタルスチルカメラ（画像入力装置）のタイミングジェネレータの構成を示すブロック図である。このタイミングジェネレータは、撮像素子としてのＣＣＤから画素データを読み出すのに際し、ディジタルスチルカメラ内のタイミングジェネレータ外の主メモリ等（以下「外部のメモリ等」という）内に予め格納された所定のトグルタイミングデータに基づいて、所定のトグルタイミングでパルス信号を発生及び出力するためのものである。具体的には、例えば外部のメモリ等に水平駆動パルスのトグルタイミングを予め格納しておき、読み出しパルスを各フレーム期間内で繰り返し発生し出力するような場合に使用される。この場合、このタイミングジェネレータは、外部のメモリ等からデータを読み込んで、水平同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ）及び垂直同期周波数信号のカウント値（Ｖ  ｃｏｕｎｔ）とを比較器１１ａ，１１ｂで比較する際に、この比較器１１ａ，１１ｂへアドレスを入力するブロックとして、出力信号のトグルタイミングを保持し最終段の出力を最前段の入力にループする回路を持つシフトレジスタ１２ａ，１２ｂを設け、シフトレジスタ１２ａ，１２ｂから比較器１１ａ，１１ｂにデータを入力するタイミングについて、撮像素子としてのＣＣＤ（図示しない）のクロックで同期化し、ＣＣＤの駆動カウンタのデータが変化するときに、これと同じタイミングで比較器１１ａ，１１ｂへのデータ入力を行うことで、外部のメモリ等から与えられるアドレスの遷移によって発生する読み出しタイミングの障害（ハザード）を防止するようにしたものである。
【００２３】
具体的に、このタイミングジェネレータは、図１の如く、ループ状の構造を持つ２個のシフトレジスタ１２ａ，１２ｂと、この各シフトレジスタ１２ａ，１２ｂのそれぞれの最終段の出力とＶカウンタ値（Ｖ  Ｃｏｕｎｔ）及びＨカウンタ値（Ｈ  Ｃｏｕｎｔ）の出力とをそれぞれ比較する２個の比較器１１ａ，１１ｂと、これらの２個の比較器１１ａ，１１ｂの比較結果の出力信号の論理積を演算する論理積回路１３と、この論理積回路１３からの出力信号とＣＰＵ（図示しない）からの初期化信号（Ｌｏａｄ）の論理和を演算する論理和回路１４と、この論理和回路１４からの出力信号をイネーブル信号（ＥＮ）としてトグルするフリップフロップ回路１５とを備えている。
【００２４】
シフトレジスタ１２ａ，１２ｂのうち、一方のシフトレジスタ１２ａは、ＣＣＤで撮像される画像の水平位置アドレスが格納されて順次シフトを行う複数（４段）のレジスタＳＧ１Ｈ３〜ＳＧ１Ｈ０からなり、最前段のレジスタＳＧ１Ｈ３の出力Ｑが２段目のレジスタＳＧ１Ｈ２のデータ入力端子Ｄに入力され、２段目のレジスタＳＧ１Ｈ２の出力Ｑが３段目のレジスタＳＧ１Ｈ１のデータ入力端子Ｄに入力され、３段目のレジスタＳＧ１Ｈ１の出力Ｑが最終段のレジスタＳＧ１Ｈ０のデータ入力端子Ｄに入力され、最終段のレジスタＳＧ１Ｈ０の出力Ｑが最前段のレジスタＳＧ１Ｈ３のデータ入力端子Ｄに入力されている。また、各レジスタＳＧ１Ｈ３〜ＳＧ１Ｈ０には、論理積回路１３からの出力信号がシフト動作を許可するイネーブル信号（ＥＮ）として与えられ、ＣＣＤからの画素データの読み出し速度を規律する画素クロック（Pixel Clock）に同期して実際のシフト動作を行うようになっている。また、シフトレジスタ１２ａ，１２ｂのうち、他方のシフトレジスタ１２ｂは、ＣＣＤで撮像される画像の垂直位置アドレスが格納されて順次シフトを行う複数（４段）のレジスタＳＧ１Ｖ３〜ＳＧ１Ｖ０からなり、最前段のレジスタＳＧ１Ｖ３の出力Ｑが２段目のレジスタＳＧ１Ｖ２のデータ入力端子Ｄに入力され、２段目のレジスタＳＧ１Ｖ２の出力Ｑが３段目のレジスタＳＧ１Ｖ１のデータ入力端子Ｄに入力され、３段目のレジスタＳＧ１Ｖ１の出力Ｑが最終段のレジスタＳＧ１Ｖ０のデータ入力端子Ｄに入力され、最終段のレジスタＳＧ１Ｖ０の出力Ｑが最前段のレジスタＳＧ１Ｖ３のデータ入力端子Ｄに入力されている。また、各レジスタＳＧ１Ｖ３〜ＳＧ１Ｖ０には、論理積回路１３からの出力信号がシフト動作を許可するイネーブル信号（ＥＮ）として与えられ、ＣＣＤからの画素データの読み出し速度を規律する画素クロック（Pixel Clock）に同期して実際のシフト動作を行うようになっている。尚、これらのシフトレジスタ１２ａ，１２ｂには、具体的には例えば外部のメモリ等から与えられた読み出しパルスのトグルタイミング等の所定のデータが格納される。尚、レジスタＳＧ１Ｈ３〜ＳＧ１Ｈ０，ＳＧ１Ｖ３〜ＳＧ１Ｖ０へ初期データを与える配線は図示省略しているが、基本的にＣＰＵにより書き込まれる。また、最前段のレジスタの入力へ、ダイレクトメモリアクセス（ＤＭＡ）により、選択的にデータを入力できるようにすることにより、トグルタイミングの設定数を事実上無制限に拡張することができる（図２参照）。この場合に、外部のメモリ等から与えられる画素アドレスの値は、必ず水平位置アドレスと垂直位置アドレスの対の２次元データとして、ＣＣＤからの読み出し順序通りに順次与えられるものである。
【００２５】
各比較器１１ａ，１１ｂは、各シフトレジスタ１２ａ，１２ｂの最終段のレジスタＳＧ１Ｈ０，ＳＧ１Ｖ０から与えられる水平位置アドレス及び垂直位置アドレスと、外部の図示しないカウンタから与えられるＶカウンタ値（Ｖ  Ｃｏｕｎｔ）及びＨカウンタ値（Ｈ  Ｃｏｕｎｔ）とを比較し、これらが一致した場合にハイ信号を出力するようになっている。したがって、例えばシフトレジスタ１２ａ，１２ｂに読み出しパルスのトグルタイミングの水平位置アドレス及び垂直位置アドレスがそれぞれ格納される場合には、ＣＣＤの駆動カウンタの位置（Ｖカウンタ値（Ｖ  Ｃｏｕｎｔ）及びＨカウンタ値（Ｈ  Ｃｏｕｎｔ））が各シフトレジスタ１２ａ，１２ｂの最終段のレジスタＳＧ１Ｈ０，ＳＧ１Ｖ０内に格納されたアドレスに一致した場合にハイレベルを出力するよう動作する。
【００２６】
論理積回路１３は、一方の比較器１１ａによって、ＣＣＤの駆動カウンタのＨカウンタ値（Ｈ  Ｃｏｕｎｔ）が水平位置に一致し、且つＣＣＤの駆動カウンタのＶカウンタ値（Ｖ  Ｃｏｕｎｔ）が垂直位置に一致している場合にのみハイ信号を出力するようになっている。かかるハイ信号は、論理和回路１４に入力されるとともに、最前段のレジスタＳＧ１Ｈ３，ＳＧ１Ｖ３に対してイネーブル信号（ＥＮ）として入力される。したがって、例えば上記のようにシフトレジスタ１２ａ，１２ｂにトグルタイミングの水平位置アドレス及び垂直位置アドレスがそれぞれ格納される場合には、ＣＣＤの駆動カウンタの位置（Ｖカウンタ値（Ｖ  Ｃｏｕｎｔ）及びＨカウンタ値（Ｈ  Ｃｏｕｎｔ））が外部のメモリ等から与えられた２次元データとしてのトグルタイミングに一致している場合にのみハイ信号を出力するよう動作するとともに、かかるトグルタイミングとの一致が確認される毎に両シフトレジスタ１２ａ，１２ｂがシフトするように機能する。
【００２７】
論理和回路１４は、論理積回路１３からの出力信号と、ＣＰＵ（図示しない）からの初期化信号（Ｌｏａｄ）のいずれかが入力されたときにフリップフロップ回路１５にイネーブル信号（ＥＮ）を与える。
【００２８】
フリップフロップ回路１５は、論理和回路１４からイネーブル信号（ＥＮ）が入力されているときに、ピクセルクロック（Ｐｉｘｅｌ  Ｃｌｏｃｋ）の立ち上がりのタイミングで、セレクタ１６からの信号（Ｄ）を受けて、これを出力信号Ｑとして出力信号ＳＧ１を出力する。ここで、セレクタ１６は、通常時には、フリップフロップ回路１５の反転出力端子ｎＱから与えられた反転出力値が選択されており、ＣＰＵからロード信号（Ｌｏａｄ）が与えられたときにのみ、当該ＣＰＵから与えられる所定の初期値（Ｉｎｉｔｉａｌ  Ｖａｌｕｅ）が選択されるようになっている。尚、この所定の初期値（Ｉｎｉｔｉａｌ  Ｖａｌｕｅ）は、初期化信号（Ｌｏａｄ）の入力時であるフリップフロップ回路１５のリセット時に、初期状態でハイ状態とするかロー状態とするかを選択するための信号である。そして、論理和回路１４、フリップフロップ回路１５及びセレクタ１６により、イネーブル信号（ＥＮ）が与えられたときにトグルを繰り返すトグル回路が構成される。
【００２９】
上記構成のタイミングジェネレータおいて、初期動作時には、図示しないＣＰＵからロード信号（Ｌｏａｄ）が与えられ、これに応じてセレクタ１６が所定の初期値を選択し、また、ＣＰＵからのロード信号（Ｌｏａｄ）により論理和回路１４からのイネーブル信号（ＥＮ）がハイ状態になることから、フリップフロップ回路１５は、ピクセルクロック（Ｐｉｘｅｌ  Ｃｌｏｃｋ）の立ち上がり時点で、セレクタ１６で選択された所定の初期値を出力信号として出力する。この際、フリップフロップ回路１５からの反転出力値（ｎＱ）がセレクタ１６の一方の入力端子に入力される。
【００３０】
また、両シフトレジスタ１２ａ，１２ｂの最前段のレジスタＳＧ１Ｈ３，ＳＧ１Ｖ３には、外部のメモリ等からダイレクトメモリアクセス（ＤＭＡ）にて水平位置アドレスと垂直位置アドレスがそれぞれ与えられる。かかる両アドレスの対のデータは、フリップフロップ回路１５のトグルタイミングを規律するトグルタイミングデータとして機能する。
【００３１】
そして、各比較器１１ａ，１１ｂでは、水平または垂直同期周波数信号のカウント値（H count，V count）が入力されたときに、かかるカウント値と各シフトレジスタ１２ａ，１２ｂの最終段のレジスタＳＧ１Ｈ０，ＳＧ１Ｖ０内の値（トグルタイミングデータ）とを比較し、一致していればコンパレート信号を出力する。そして、これら複数の比較器１１ａ，１１ｂからのコンパレート信号は論理積回路１３に入力され、その論理積演算結果が第二論理和回路１４を通じてフリップフロップ回路１５にイネーブル信号（ＥＮ）として入力される。
【００３２】
このようにイネーブル信号が次々と入力されるとき、入力時点でフリップフロップ回路１５自身の反転出力値（ｎＱ）がセレクタ１６を通じてフリップフロップ回路１５に帰還的に入力されるようになるため、フリップフロップ回路１５においてトグル動作を繰り返して出力信号Ｑ（ＳＧ１）を出力することが可能となる。
【００３３】
この場合、図１８の従来例のようなレジスタ２ａ〜２ｄ毎の比較器１ａ〜１ｄが不要となり、これにより回路規模を小さくできる。また、比較器１１ａ，１１ｂに入力されているタイミングデータは最終段のレジスタＳＧ１Ｈ０，ＳＧ１Ｖ０のみであるため、それ以外のレジスタＳＧ１Ｈ３〜ＳＧ１Ｈ１，ＳＧ１Ｖ３〜ＳＧ１Ｖ１に対して外部のメモリ等から非同期に書き込みを行なった場合でも予期しないトグルタイミングが発生するのを防止でき、よって従来のようなハザードの発生を防止できる。
【００３４】
また、図１８の従来例では、すべてのレジスタ２ａ〜２ｄの出力信号が比較器１ａ〜１ｄに入力されていたため、タイミングジェネレータの動作中にトグルタイミングデータを変更することは難しかった。また、どのレジスタ２ａ〜２ｄが次にカウンタ値と一致するかが不確定であったため、トグルタイミングデータをダイナミックに供給することは非常に難しく、１つのパルス出力のトグル回数は限られており、多種のＣＣＤやＣＭＯＳセンサ等を駆動することは非常に困難であった。
【００３５】
これに対し、このタイミングジェネレータでは、比較器１１ａ，１１ｂにトグルタイミングデータを入力するためのレジスタとしてシフトレジスタ１２ａ，１２ｂの構成を採っているため、最前段のレジスタＳＧ１Ｈ３，ＳＧ１Ｖ３にダイナミックにトグルタイミングデータを供給することが可能となり、外部のメモリ上にトグルタイミングデータを時系列に格納しておき、ダイレクトメモリアクセス（ＤＭＡ）でシフトレジスタ１２ａ，１２ｂの最前段のレジスタＳＧ１Ｈ３，ＳＧ１Ｖ３に供給してやることで、トグル回数の制限なしにいかなる複雑なパルスでも発生できる。
【００３６】
かかる場合の実施例を示した回路ブロック図を図２に示す。この例では、最前段の両レジスタＳＧ１Ｈ３，ＳＧ１Ｖ３のデータ入力端子ＤにセレクタＳｅ１，Ｓｅ２がそれぞれ接続されており、各セレクタＳｅ１，Ｓｅ２の一方の入力端子には１ｗｏｒｄ（＝３２ビット）長のバッファ１８が接続され、他方の入力端子には最終段のレジスタＳＧ１Ｈ０，ＳＧ１Ｖ０のデータ出力端子Ｑが接続されている。そして、両セレクタＳｅ１，ｓｅ２が一方の入力端子を選択したときには、外部のメモリ等からダイレクトメモリアクセス（ＤＭＡ）によりＣＰＵを介さずに与えられたトグルタイミングデータが最前段の両レジスタＳＧ１Ｈ３，ＳＧ１Ｖ３に入力される一方、両セレクタＳｅ１，ｓｅ２が他方の入力端子を選択しているときには、最終段のレジスタＳＧ１Ｈ０，ＳＧ１Ｖ０からのデータがループして与えられることになる。また、論理積回路１３からの出力は、別の論理積回路１９の入力端子に入力され、この論理積回路１９及びＤＭＡリクエストトリガ２０を通じてダイレクトメモリアクセスを制御するためのＤＭＡコントローラに出力される。かかる出力は、ダイレクトメモリアクセスのセレクト信号（ＤＭＡ  Ｓｅｌｅｃｔ）が与えられているときに限り、反転素子２１からの論理積回路１９への入力に基づいて動作される。
【００３７】
かかる構成により、簡単な構成で、トグル回数の制限なしにいかなる複雑なパルスでも容易に発生できる。
【００３８】
｛第２の実施の形態｝
図３はこの発明の第２の実施の形態に係るディジタルスチルカメラの特に水平位置アドレスについての所定のタイミングパルスを発生するタイミングジェネレータを示すブロック図である。なお、図３では第１の実施の形態と同様の機能を有する要素については同一符号を付している。
【００３９】
第１の実施の形態のように、比較器１１ａ，１１ｂの前段にシフトレジスタ１２ａ，１２ｂを設ける場合において、タイミングジェネレータのハードウェア構成としてはシフトレジスタ１２ａ，１２ｂの段数が多いにも拘わらず、実際のトグルタイミングについてそれほどの段数を必要としない場合がある。例えば、シフトレジスタにおいて６段のレジスタが設置されているにも拘わらず、パルスのトグルタイミングが４回でよい場合がある。しかしながら、第１の実施の形態の場合は、１周期で必ずトグルタイミングデータを一周させないと、同じパターンを発生できないため、例えば６段のレジスタを設置する場合、パルスのトグルタイミングを４回だけ発生させた後の残りの２回のトグルが余分なトグルタイミングとして与えられることから、実際に４回だけのトグルタイミングを繰り返すことは第１の実施の形態の構成では不可能である。即ち、一般に、レジスタＣＰ１Ｈ，ＣＰ１Ｈ４〜ＣＰ１Ｈ０の数が３個以上になる場合、ハードウェア構成としてシフトレジスタで作り込まれた最大のトグル数より少ないトグル回数を設定したくても、そのままでは、このようなレジスタ数より少ないトグル数を実現できない。
【００４０】
そこで、この実施の形態のタイミングジェネレータでは、シフトレジスタ内のレジスタの途中段にもループして信号を帰還させることで、最大のトグル回数以下のループが作成できるようにしている。具体的に、このタイミングジェネレータは、図３の如く、この実施形態のディジタルスチルカメラのタイミングジェネレータは、シフトレジスタ１２ｃ内のレジスタＣＰ１Ｈ，ＣＰ１Ｈ４〜ＣＰ１Ｈ０が３個以上のＭ個だけ設けられている場合であって、１周期でＮ（＝１，２，３，…）回のトグルを行いたいにも拘わらず、Ｍの値がＮの公倍数でない場合に、最終段のレジスタＣＰ１Ｈ０の出力を、Ｎ番目のレジスタ（例えば図３ではＣＰ１Ｈ，ＣＰ１Ｈ４，ＣＰ１Ｈ３）に入力できるようにしたものである。
【００４１】
図３は、トグル回数が最大６回である系を例示したものである。ここでは、最前段のレジスタＣＰ１Ｈが単一のレジスタのみで第一グループＧ１を構成し、その次段のレジスタＣＰ１Ｈ４が単一のレジスタのみで第二グループＧ２を構成し、残りの４個のレジスタＣＰ１Ｈ３〜ＣＰ１Ｈ０が第三グループＧ３を構成している。そして、第二グループＧ２及び第三グループＧ３の各先頭レジスタＣＰ１Ｈ４，ＣＰ１Ｈ３の各データ入力端子Ｄには、これより前段のレジスタＣＰ１Ｈ，ＣＰ１Ｈ４からのデータと最終段のレジスタＣＰ１Ｈ０からのデータとを選択するセレクタ１７ａ，１７ｂが接続されている。
【００４２】
そして、第三グループＧ３の最終段のレジスタＣＰ１Ｈ０の出力端子Ｑのみが比較器１１の一方の入力端子に接続しれている。この比較器１１の他方の入力端子には、外部からの水平同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ）が入力され、シフトレジスタ１２ｃの最終段のレジスタＣＰ１Ｈ０から得られたトグルタイミングデータと水平同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ）とが一致した場合に、論理和回路１４を通じてフリップフロップ回路１５にイネーブル信号（ＥＮ）を送信するようになっている。
【００４３】
この場合、例えば、１周期に１回だけのトグルを発生させる場合は、すべてのレジスタＣＰ１Ｈ，ＣＰ１Ｈ４〜ＣＰ１Ｈ０に同じ値を設定すればよい。
【００４４】
また、１周期に２回のトグルを発生させる場合は、その２回の値のそれぞれを、すべてのレジスタＣＰ１Ｈ，ＣＰ１Ｈ４〜ＣＰ１Ｈ０の隣り合うレジスタ同士を対にして交互にデータを書き込めばよい。
【００４５】
さらに、１周期に３回のトグルは、３個のレジスタを組としてこれらの２組に対して同様のデータを書けばよい。
【００４６】
これらに対して、１周期に４回と５回のトグルは１周期で元のトグルタイミングに戻らないため、設定できない。そこで、最終段から数えて４段目と５段目のレジスタＣＰ１Ｈ４，ＣＰ１Ｈ３の各データ入力端子Ｄにセレクタ１７ａ，１７ｂを設け、このセレクタ１７ａ，１７ｂによって最終段のレジスタＣＰ１Ｈ０からの出力データを選択的に入力できるようにしている。かかるセレクタ１７ａ，１７ｂでの選択動作により、６段のレジスタＣＰ１Ｈ，ＣＰ１Ｈ４〜ＣＰ１Ｈ０を使用しても、１周期４回及び５回のトグルが容易に可能となる。
【００４７】
ただし、ＣＣＤの駆動パルスは、通常は１周期に奇数回のトグルを使用することはないので、上記の例では、通常は、４回トグル用の選択入力を設ければ十分である。
【００４８】
｛第３の実施の形態｝
図４はこの発明の第３の実施の形態に係るディジタルスチルカメラのタイミングジェネレータを示す図である。この実施形態のディジタルスチルカメラのタイミングジェネレータは、３以上の整数をＮとして、Ｎ段（図４では４段）のレジスタＳＵＢＨ３〜ＳＵＢＨ０，ＳＵＢＶ３〜ＳＵＢＶ０でそれぞれ構成された複数（図４では２個）のシフトレジスタ２１ａ，２１ｂを並列に設置し、これらのそれぞれの最終段のレジスタＳＵＢＨ０の値と垂直同期周波数信号のカウント値（Ｖ  ｃｏｕｎｔ）とを２個の比較器２３ａ，２３ｂでそれぞれ比較し、その結果をそれぞれ論理和回路１４ａ，１４ｂを通じてフリップフロップ回路１５ａ，１５ｂにイネーブル信号（ＥＮ）として入力するようになっている。尚、図４中の符号１６ａ，１６ｂは第１の実施の形態及び第２の実施の形態中のセレクタ１６に相当するセレクタであり、また、論理和回路１４ａ，１４ｂは第１の実施の形態及び第２の実施の形態中の論理和回路１４に、フリップフロップ回路１５ａ，１５ｂは第１の実施の形態及び第２の実施の形態中のフリップフロップ回路１５にそれぞれ対応しており、これらはそれぞれトグル回路を構成する。尚、レジスタＳＵＢＨ３〜ＳＵＢＨ０，ＳＵＢＶ３〜ＳＵＢＶ０へ初期データを与える配線は図示省略しているが、基本的に外部のメモリ等からダイレクトメモリアクセス等により最前段のレジスタＳＵＢＨ３，ＳＵＢＶ３へ初期値を入力するようになっている。
【００４９】
そして、両フリップフロップ回路１５ａ，１５ｂからの出力端子は、これらを対として、論理積回路２４、論理和回路２５及び排他的論理和回路２６のそれぞれに接続され、それぞれの論理演算が行われるようになっている。そして、一方のフリップフロップ回路１５ａの出力端子Ｑと、論理積回路２４の出力端子と、論理和回路２５の出力端子と、排他的論理和回路２６の出力端子は、四端子セレクタ２７の各選択入力端子に接続されている。なお、論理積回路２４、論理和回路２５及び排他的論理和回路２６は、複数の論理演算を行うものであるが、これに対して、フリップフロップ回路１５ａの出力端子Ｑが直接四端子セレクタ２７に入力されている部分は、フリップフロップ回路１５ｂの出力をキャンセルしてフリップフロップ回路１５ａの出力のみを選択するものであり、その意味でこの直接入力をも含めて「論理演算部」と称することとする。
【００５０】
このように、複数のシフトレジスタ２１ａ，２１ｂを並列に設置し、これらの一方のシフトレジスタ２１ａに係るフリップフロップ回路１５ａのみからの出力と、両方のＡＮＤ演算を行う論理積回路２４からの出力と、両方のＯＲ演算を行う論理和回路２５からの出力と、両方の排他的論理和演算を行う排他的論理和回路２６からの出力とを四端子セレクタ２７で選択するようにしているので、各レジスタＳＵＢＨ３〜ＳＵＢＨ０，ＳＵＢＶ３〜ＳＵＢＶ０の値によって、これらフリップフロップ回路１５ａ，１５ｂからの出力値の組み合わせによって、様々な値を四端子セレクタ２７から出力できる。
【００５１】
例えば、図４のように、レジスタＳＵＢＨ３〜ＳＵＢＨ０，ＳＵＢＶ３〜ＳＵＢＶ０の数が４個以上（この場合、通常ではトグル数が４回）になる場合、最大のトグル数（図４の場合は４回）より少ないトグル回数（例えば、最大のトグル数の整数分の１のトグル数）を設定しようとしても、図１のような構成では困難である。このように、レジスタの個数として用意された最大のトグル数より少ないトグル回数を実現したい場合に、図４のように、シフトレジスタ２１ａ，２１ｂのループが選択入力を持つ必要のない段数に分割し、比較器２３ａ，２３ｂで比較した後、論理積回路２４や論理和回路２５等で様々な論理演算を選択的に行うことで、１周期に任意回数のパルスを発生することが可能となる。その結果、例えば、第２の実施の形態と同様に、設置されたレジスタ数より少ない周期当たりのトグル数を容易に実現できる。尚、一般的に、ＣＣＤの駆動パルスは、１周期に奇数回のトグルを使用することはあまりないため、分割段数は４段を単位とすることが望ましいが、３段を単位としても差し支えない。
【００５２】
かかる構成を採ることにより、第２の実施の形態に比べて、セレクタ（図３中の符号１７ａ，１７ｂ参照）を省略できるという利点がある。ただし、この第３の実施の形態では、回路の出力部分において、第２の実施の形態に比べて、複数の演算回路２４〜２６及び四端子セレクタ２７が付加されることになるが、シフトレジスタ（図３中の符号１２ａ，１２ｂ参照）内にセレクタ（図３中の符号１７ａ，１７ｂ参照）等を設置するより、フリップフロップ回路１５ａ，１５ｂでパルスが生成された段階で信号を合成するほうが設計が容易で、シフトレジスタ２１ａ，２１ｂを小面積に形成できる分、全体的な回路規模が小さくて済む。また、各シフトレジスタ２１ａ，２１ｂのループ中の使用しないレジスタへはタイミングデータを書き込む必要がないので、制限に要する時間が削減できる。
【００５３】
｛第４の実施の形態｝
図５はこの発明の第４の実施の形態に係るディジタルスチルカメラのタイミングジェネレータを示す図である。このタイミングジェネレータは、第３の実施の形態の構造をさらに応用したものであって、水平周期についてのみ繰り返しパターンのトグルを発生するＨ周期専用ブロック３１と、垂直周期についてのみ繰り返しパターンのトグルを発生するＶ周期専用ブロック３２の他に、これらの両ブロック３１，３２に同期してパルス出力を行い、両ブロック３１，３２との間で論理演算を行うための信号を提供するＶ−Ｈ周期兼用ブロック３３を設け、Ｖ−Ｈ周期兼用ブロック３３を他のいずれかのブロック３１，３２に選択的に振り向けながら、任意な繰り返しパターンを生成するようにしたものである。
【００５４】
ここで、垂直（Ｖ）周期は即ち全周期を意味するため、画像中の任意の位置の信号を処理できるように任意のビット数が用意される。これに対し、水平（Ｈ）周期は水平ライン中の繰り返しパターンであるから、水平ライン中の位置が特定できればよいが、必ず水平周期毎に繰り返されるようにビット数を設定する必要がある。このように、Ｈ周期専用ブロック３１とＶ周期専用ブロック３２とでビット数に違いがある可能性があるため、Ｖ−Ｈ周期兼用ブロック３３では、一応はＶ周期専用ブロック３２に対応できるように、水平同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ）及び垂直同期周波数信号のカウント値（Ｖ  ｃｏｕｎｔ）の全ビットに対する比較位置を持って全ての画素データのカウント値に比較できるようにしておけば、Ｈ周期専用ブロック３１に対しても容易に組み合わせて論理演算を行うことが可能となる。
【００５５】
尚、この実施の形態中のＨ周期専用ブロック３１において、各レジスタＶＰ１Ｈ３Ｂ〜ＶＰ１Ｈ０Ｂは図４中の各レジスタＳＵＢＨ３〜ＳＵＢＨ０に相当している。また、論理和回路３４ａは図４中の論理和回路１４ａに相当し、フリップフロップ回路３５ａは図４中のフリップフロップ回路１５ａに相当し、セレクタ３６ａは図４中のセレクタ１６ａに相当し、これらはトグル回路を構成する。さらに、比較器３７ａは図４中の比較器２３ａに相当している。
【００５６】
また、この実施の形態中のＶ周期専用ブロック３２において、各レジスタＶＰ１ＳＥＬ３〜ＶＰ１ＳＥＬ０、論理和回路３４ｂ、フリップフロップ回路３５ｂ、セレクタ３６ｂ及び比較器３７ｂは、Ｈ周期専用ブロック３１中の各レジスタＶＰ１Ｈ３Ｂ〜ＶＰ１Ｈ０Ｂ、論理和回路３４ａ、フリップフロップ回路３５ａ、セレクタ３６ａ及び比較器３７ａにそれぞれ対応して設置されている。
【００５７】
そして、Ｖ−Ｈ周期兼用ブロック３３では、短周期（水平周期）のループ構造のシフトレジスタ４１ａとその２のべき乗倍の周期（垂直周期）のループ構造のシフトレジスタ４１ｂを有しており、長周期のシフトレジスタ４１ｂの比較器を短周期分のビットの比較器４２ａと長周期分のビットの比較器４２ｂの２つに分割し、上位のビットの比較器４２ｂの出力を外部からの制御信号（Ｆｏｒｃｅ  Ｖ−Ｅｎａｂｌｅ）にて選択的に強制的にオンにできるようになっている。
【００５８】
具体的に、Ｖ−Ｈ周期兼用ブロック３３は、水平アドレス中のトグルタイミングデータをシフトするループ構造のシフトレジスタ４１ａ（レジスタＶＰ１ＡＴＨ３〜ＶＰ１ＡＴＨ０）と、垂直アドレス中のトグルタイミングデータをシフトするループ構造のシフトレジスタ４１ｂ（レジスタＶＰ１ＡＴＶ３〜ＶＰ１ＡＴＶ０）とが互いに並列に設置され、水平周期用のシフトレジスタ４１ａからの出力と水平同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ）とが比較器４２ａによって比較され、垂直同期用のシフトレジスタ４１ｂからの出力と垂直同期周波数信号のカウント値（Ｖ  ｃｏｕｎｔ）とが比較器４２ｂによって比較されるようになっている。垂直方向についてアドレス比較を行う比較器４２ｂからの出力値は、論理和回路（強制回路）４３に入力され、外部からの所定の制御信号（Ｆｏｒｃｅ  Ｖ−Ｅｎａｂｌｅ）との間で論理和演算がなされる。そして、この論理和回路４３からの出力値は、水平方向についてアドレス比較を行う比較器４２ａからの出力値とともに論理積回路４４に入力されて論理積が演算された後、論理和回路４５、フリップフロップ回路４６及びセレクタ４７で構成されるトグル回路に入力されるようになっている。なお、外部から論理和回路（強制回路）４３に与えられる所定の制御信号（Ｆｏｒｃｅ  Ｖ−Ｅｎａｂｌｅ）は、比較器４２ｂからの出力値に関わらず論理和回路（強制回路）４３を強制的にハイ状態にするものであり、これにより、制御信号（Ｆｏｒｃｅ  Ｖ−Ｅｎａｂｌｅ）がハイ状態になるときは、比較器４２ａからの出力がそのまま論理積回路４４から出力されるようになる。
【００５９】
このように、Ｖ−Ｈ周期兼用ブロック３３では、Ｈ周期専用ブロック３１の内部と同様のループ構造を有するシフトレジスタ４１ａ（レジスタＶＰ１ＡＴＨ３〜ＶＰ１ＡＴＨ０）と、Ｖ周期専用ブロック３２の内部と同様のループ構造を有するシフトレジスタ４１ｂ（レジスタＶＰ１ＡＴＶ３〜ＶＰ１ＡＴＶ０）との論理積を演算する構成とすることで、Ｈ周期専用ブロック３１にもＶ周期専用ブロック３２にも容易に選択して組み合わせて、所定の論理回路群５０での論理演算を行うことができ、複雑なトグルパルスを容易に生成することが可能である。
【００６０】
尚、図５中には、論理回路群５０の例を示している。ここでは、図４（第３の実施の形態）に示したのと同様の論理積回路２４、論理和回路２５排他的論理和回路２６からなる論理演算部５１と、この論理演算部５１からの各回路２４〜２６及びＨ周期専用ブロック３１からの出力を選択するセレクタ５２と、同じく図４（第３の実施の形態）に示したのと同様の論理積回路２４、論理和回路２５排他的論理和回路２６からなる論理演算部５３と、この論理演算部５３からの各回路２４〜２６及びセレクタ５２からの出力を選択するセレクタ５２とから構成されているが、かかる論理構成は、図５の構成に限られず、様々な構成が可能である。
【００６１】
かかる回路構成を採用する場合の各部の出力波形例を図６及び図７に示す。
【００６２】
一般に、ＣＣＤの駆動パルスの垂直転送パルス（Ｖパルス）の生成は、水平周期に一定回数発生するパルスと、垂直周期間に短時間だけ発生する特殊パルス（図６及び図７中の符号ＶＤ）が要求されることが多い。一般に、水平周期のパルス数（図６及び図７中の符号ＨＤ）と特殊パルス（ＶＤ）のトグル回数は、ディジタルスチルカメラに組み込まれるＣＣＤ毎に非常に多くの組み合わせがある。そして、様々なＣＣＤを駆動するようにプログラマブルなタイミングジェネレータを提供する場合は、ＣＣＤによって様々なパルス波形が要求される。例えば、１ライン（水平周期）ごとにＶパルスのパルス数が異なる駆動パターンを持つものも存在する。このような場合に、図６のように極めて複雑なパルス波形が必要となる場合があるが、この実施の形態では、Ｈ周期専用ブロック３１及びＶ周期専用ブロック３２の他、Ｖ−Ｈ周期兼用ブロック３３を組み合わせ、ＣＣＤの種類に応じてＶ−Ｈ周期兼用ブロック３３を水平用か垂直用かのどちらかに切り替えて使用することにより、複雑なパルス波形を容易に生成できる。尚、図６及び図７中の符号ＶＤは垂直同期パルス、符号ＨＤは水平同期周波数信号、符号ＶＰ１〜ＶＰ４は垂直転送パルスを示しており、図６及び図７の違いのように、様々な仕様のＣＣＤについて要求されるパルス信号のバリエーションがあり得るが、図６及び図７のいずれのパターンも、この実施の形態のタイミングジェネレータでは容易に対応することが可能となる。
【００６３】
尚、かかる複雑なパルスを発生するためには、例えば、ＣＣＤ毎に専用のパルス発生回路を設計したり、水平パルスの最大数に合わせてレジスタ数を増やす方法もあるが、これらの方法に比べて、この実施の形態では、小さな回路規模で様々なパルス波形をひとつの回路で容易に発生でき、回路規模を軽減できるとともに、汎用性に優れたタイミングジェネレータを提供できるものである。
【００６４】
｛第５の実施の形態｝
図８はこの発明の第５の実施の形態に係るディジタルスチルカメラのタイミングジェネレータを示すブロック図、図９は水平繰り返しパルスの一例を示す図、図１０は水平繰り返しパルスの他の例を示す図である。尚、この実施の形態のタイミングジェネレータは第４の実施の形態で説明したものの応用例であり、よって図８では第４の実施の形態と同様の機能を有する要素については同一符号を付している。ただし、ここではＶ周期専用ブロック３２を省略して図示している。
【００６５】
図９及び図１０のように、ディジタルスチルカメラでは、搭載されるＣＣＤによって、様々な不規則な符号型波形を要求されることがある。図８に示したこの実施の形態の回路は、図９及び図１０のような不規則な符号型波形を要求された場合に、これに対応できるように構成されたものである。
【００６６】
このタイミングジェネレータは、図８の如く、第４の実施の形態中のＨ周期専用ブロック３１に代えて、２組のＨ周期専用ブロック６１，６２と、これらの両Ｈ周期専用ブロック６１，６２の出力値の組合せについて複数種類の論理演算を行い得る論理演算回路部７０とを有し、特にこの論理演算回路部７０でどのような論理演算を行うかを選択するセレクタ６４を設置するとともに、さらに、各水平ライン毎にセレクタ６４を切り換えることでどのような組み合わせで論理演算を実行するかを変更する選択決定部６３を設けている。
【００６７】
各Ｈ周期専用ブロック６１，６２は、第４の実施の形態中のＨ周期専用ブロック３１と同様に構成され、複数のレジスタＶＰ１Ｈ３Ａ〜ＶＰ１Ｈ０Ａ，ＶＰ１Ｈ３Ｂ〜ＶＰ１Ｈ０Ｂからそれぞれ構成されたループ構造のシフトレジスタ６５ａ，６５ｂと、シフトレジスタ６５ａ，６５ｂの最終段のレジスタＶＰ１Ｈ０Ａ，ＶＰ１Ｈ０Ｂに接続されてそれぞれ水平同期周波数信号のカウント値（Ｈ  ｃｏｕｎｔ）に対して比較する比較器６６ａ，６６ｂと、それぞれ論理和回路６７ａ，６７ｂ、フリップフロップ回路６８ａ，６８ｂ及びセレクタ６９ａ，６９ｂで構成されるトグル回路とを備えてなる。
【００６８】
選択決定部６３は、２個のレジスタＶＰ１ＨＳＬ１，ＶＰ１ＨＳＬ０を使用した２段ループ構造のシフトレジスタとして構成されており、所定のイネーブル信号（ＥＮ）が与えられたときに、セレクタ７３，７４によって選択された信号が入力信号Ｄとして入力されるようになっている。前段のセレクタ７３は、外部から与えられた初期値ＶＰ１ＨＳＲ１と、後段のレジスタＶＰ１ＨＳＬ０からの出力Ｑとを選択できるようになっている。また、後段のセレクタ７４も、前段のレジスタＶＰ１ＨＳＬ１からの出力Ｑと外部から与えられた初期値ＶＰ１ＨＳＲ０とを選択できるようになっている。これらのセレクタ７３，７４は、外部から与えられたリセット信号（Ｈ  Ｒｅｓｅｔ）に基づいて、初期値ＶＰ１ＨＳＲ１，ＶＰ１ＨＳＲ０側に切り替わるようになっている。これにより、ＣＣＤの水平ライン数が奇数個である場合でも、奇数タイミングでもセレクタ６４の選択を容易に初期化できるようになっている。したがって、各レジスタＶＰ１ＨＳＬ１，ＶＰ１ＨＳＬ０は、所定の回路（比較器７６及び論理積回路７７）から与えられるシフト信号だけでなく、論理和回路７８，７９を通じて得られる外部からのリセット信号（Ｈ  Ｒｅｓｅｔ）をもイネーブル信号（ＥＮ）として受信されるものである。
【００６９】
論理演算回路部７０は、両Ｈ周期専用ブロック６１，６２の各出力値の論理積を演算する論理積回路８０と、同じく論理和を演算する論理和回路８１と、同じく排他的論理和を演算する排他的論理和回路８２とを有している。これらは、論理演算部５１と同様の構成であるが、これ以外にまたはその一部の回路に代えてどのような論理演算子を設置しても差し支えない。
【００７０】
そして、セレクタ６４は、上記論理演算回路部７０の各回路８０〜８２及び両Ｈ周期専用ブロック６１，６２からの出力を任意に選択できるようになっている。
【００７１】
このように、少なくとも２組のループ構造のＨ周期専用ブロック６１，６２の両出力について、論理演算回路部７０でＡＮＤ演算やＯＲ演算等を実行し、あるいはさらにいずれか一方のＨ周期専用ブロック６１，６２の出力のみ等を選択することが可能であり、特に、選択決定部６３により、各水平ライン毎に論理演算の種類を自由に変更できるようになっているので、小さい回路規模で、例えば図９及び図１０に示したような多種の複雑なパルスを発生できる。
【００７２】
｛第６の実施の形態｝
図１１はこの発明の第６の実施の形態に係るディジタルスチルカメラのタイミングジェネレータを示すブロック図、図１２は水平繰り返しパルスの一例を示す図、図１３は水平繰り返しパルスの他の例を示す図である。尚、この実施の形態のタイミングジェネレータは第５の実施の形態で説明したものの応用例であり、よって図１１では第５の実施の形態と同様の機能を有する要素については同一符号を付している。
【００７３】
図１２及び図１３のように、ディジタルスチルカメラでは、搭載されるＣＣＤによって、様々な不規則な符号型波形を要求されることがあるが、図８に示したこの実施の形態の回路は、特に図１２のように個々のパルス自体のタイミングが不規則に発生する波形を要求された場合に、これに対応できるようにいわゆる「カスケード接続」を用いて構成されたものである。
【００７４】
即ち、一般に、特定のＣＣＤを使用する場合、図１２中の符号９１，９２のように、水平周期内のパルスが２種類以上あり、パルスの出力位置が水平周期内で移動する場合がある。このタイプのパルスを例えばＣＰＵによるソフトウェアプログラム処理にて発生させるためには、パルス数が減るラインに対して更にもう１セットのパルス発生回路を用意し、選択的に切り替えることで対応可能であるが、この場合はレジスタや回路が２倍以上に増大してしまう。
【００７５】
これに対して、この実施の形態のタイミングジェネレータでは、図１１の如く、２セットのパルス変更用回路９３，９４を用意し、一方のパルス変更用回路（第一パルス変更用回路）９３を水平周期用パルス発生回路９６に対してカスケード（縦つなぎ.）に論理演算を施せるようにするとともに、これらの論理演算の出力結果に対して他方のパルス変更用回路（第二パルス変更用回路）９４の出力を、論理演算回路部９５により様々に論理演算処理するように構成している。
【００７６】
即ち、図１２のような互いに異なる不規則なタイミングのパターンが２種類要求される場合には、一種類のパターン（第一パターン）について水平周期用パルス発生回路９６でかかる第一パターン発生できるようにするとともに、前段の第一パルス変更用回路９３からのパルスを用いて第一論理演算回路部９７で水平周期用パルス発生回路９６からの水平パルスをマスクするようにしている。図１２中の破線部分は、第一論理演算回路部９７でマスクされたパルスを示している。そして、このマスクされたパルス信号の一部に対して、後段の第二パルス変更用回路９４からのパルスを用いて新たにパルスを付け加えるようにする。
【００７７】
この２段のパルス変更用回路９３，９４は同時に使用することができるため、論理演算回路部９５，９７における論理演算をセレクタ５２で切り換えて使用することで、図１３に示したような他の特殊パルスを要求されるＣＣＤに対しても十分に対応できる。
【００７８】
尚、各パルス変更用回路９３，９４及び水平周期用パルス発生回路９６の内部構成は、図８に示した第５の実施の形態のＨ周期専用ブロック６１，６２等の構成と同様であるためここでは詳説を省略する。
【００７９】
このように、ループ構造のシフトレジスタを有するブロックを３個設け、そのうちの１個を水平周期用（短周期用）に使用するとともに、残りの２個をパルス変更用に使用し、これらをカスケード接続したので、様々なパルス波形の信号を出力することが可能となり、１つのタイミングジェネレータとしての汎用性を大幅に向上できる。
【００８０】
｛第７の実施の形態｝
図１４はこの発明の第７の実施の形態に係るディジタルスチルカメラのタイミングジェネレータを示すブロック図、図１５は水平繰り返しパルスの一例を示す図である。なお、この第７の実施の形態は、図１１に示した第６の実施の形態の応用例であり、よって図１４では第６の実施の形態と同様の機能を有する要素については同一符号を付している。
【００８１】
一般に、インターレース読み出しＣＣＤ等、特定のＣＣＤの全画素読み出し動作において読み出し時間を短縮したい場合等、ＣＣＤの電荷転送部の残電荷をクリアするために、図１５中の符号１００の如く、Ｖパルスを数百パルス連続で印加する必要があるものが存在する。このような場合に、連続したパルスをプログラマブルに発生させるためには、数百のトグルタイミングすべてのレジスタを確保すれば容易に対応できるが、この場合は回路規模が非常に増大することになる。
【００８２】
これに対し、この実施の形態では、図１５中の符号１００のように連続したクロックパルスを発生する連続クロック発生部１０１と、上記各実施の形態で説明したような水平繰り返しパルスを発生させるパルス発生回路１０２とをセレクタ１０３で選択的に切り替えるようにしたものである。
【００８３】
連続クロック発生部１０１は、２個のレジスタＶＣ１Ｐ１，ＶＣ１Ｐ０を有して２段構成のループ構造をなすシフトレジスタ１０４と、画素クロック（Ｐｉｘｅｌ  Ｃｌｏｃｋ）をカウントするカウンタ１０５と、このカウンタ１０５からのカウント信号とシフトレジスタ１０４からの出力信号とを比較する比較器１０６と、この比較器１０６からの出力に基づいてトグルするトグル回路１０７とを備えるものである。
【００８４】
カウンタ１０５は、インターバルレジスタ１０８によってカウント周期が定義つけられており、このインターバルレジスタ１０８からの出力とカウンタ１０５からの出力とを比較器１０９で比較し、一定画素数周期でそのカウンタ１０５を動作させるようになっている。
【００８５】
なお、トグル回路１０７は、論理和回路１０７ａ、フリップフロップ回路１０７ｂ及びセレクタ１０７ｃからなるものであり、フリップフロップ回路１０７ｂにイネーブル信号（ＥＮ）が与えられたときにトグルを繰り返すようになっている。
【００８６】
そして、セレクタ１０３は、第６の実施の形態中の第二パルス変更用回路９４と同様の構成の全周期パルス発生ブロック１１１からの出力に基づく所望のタイミングで、連続クロック発生部１０１からの出力とパルス発生回路１０２（セレクタ５２）からの出力とに切り替わるようになっている。
【００８７】
かかる構成により、カウンタ１０５からの出力とシフトレジスタ１０４からの出力とを比較器１０６で比較し、その比較結果により連続したクロック信号（Ｖクロック）を出力する。かかるクロック信号に基づいて、トグル回路１０７がトグル動作を繰り返す。また、セレクタ１０３は、トグル回路１０７からのパルス信号と、セレクタ５２から与えられた水平周期に関するパルス信号とを選択し、出力信号ＶＰ１として出力を行う。
【００８８】
このように、連続したクロック信号を発生する連続クロック発生部１０１と、水平繰り返しパルスを発生させるパルス発生回路１０２とをセレクタ１０３で選択的に切り替えるようにしているので、連続クロックを生成する回路部分が非常に小規模に実現可能であり、非常に多くのパルスを任意に発生させることができる。
【００８９】
なお、ここでは、１個のシフトレジスタ１０４、１個の比較器１０６及び１個のトグル回路１０７のみを有する連続クロック発生部１０１について説明したが、図１６の如く、複数のシフトレジスタ１０４ａ〜１０４ｄ、複数の比較器１０６ａ〜１０６ｄ及び複数のトグル回路１０７ｅ〜１０７ｈを設置し、各トグル回路１０７ｅ〜１０７ｈからの信号と複数のパルス発生回路とをそれぞれ切り替えるようにしてもよい。
【００９０】
｛変形例｝
図１７に変形例の回路構成を示す。このタイミングジェネレータは、第４の実施の形態（図５）、第５の実施の形態（図８）及び第６の実施の形態（図１１）を１個の回路として組み合わせて構成したものであり、これらの各実施の形態と同様の機能を有する要素については同一符号を付している。すなわち、上記各実施の形態では、基本的にパルス発生回路のループ構造のシフトレジスタや比較器、及びトグル回路の構成がすべて共通しており、したがって、これらの機能をすべて回路内に選択できるようにしたい場合には、別々の回路を設けずに、これらの回路の動作をセレクタ５２，５４，６４で切り替えるようにすれば、回路構成を簡素化できる。すなわち、様々な機能を持たせて汎用性を向上させる場合に、回路構成を複雑化せずに済み、回路面積を効率よく活用できるとともに、小電力化にも寄与するものである。
【００９１】
このタイミングジェネレータは、主にディジタルスチルカメラの撮像素子の駆動を目的としているが、勿論、他の撮像素子を使用する機器に対して応用しても差し支えない。
【００９２】
【発明の効果】
請求項１に記載の発明によれば、トグル回路のトグルタイミングを、ループ構造のシフトレジスタと、その最終段に接続された比較器とで規律するようにしているので、このシフトレジスタに異なるトグルタイミングを外部から順次入力するようにすればよく、トグルタイミングの入力回数の制限をはずして無限回のトグルタイミングを入力できる。即ち、多くのトグルタイミングを実現しようとする場合にはそのトグルタイミングの個数分だけレジスタ及び比較器を設ければよいが、この場合はトグルタイミングの回数がレジスタ及び比較器の個数分に限定されてしまい、多くのトグルタイミングを実現しようとすればそれだけ多くのレジスタ及び比較器を予め用意しておかなければならないのに対し、請求項１に記載の発明によれば、少ないレジスタ数のシフトレジスタを用いて無限回のトグルタイミングを入力でき、その分回路規模を小さくでき、回路の小面積化及び低消費電力化を図り得る。また一般に、外部からタイミングジェネレータにトグルタイミングデータを入力する場合、比較器に直接接続されているレジスタにトグルタイミングデータを入力する構成では、レジスタ内の値（アドレス）の遷移によって比較器が誤って比較判断するおそれがあり、よってデータ入力時のタイミングの障害（ハザード）が発生するおそれがあったのに対し、請求項１に記載の発明によれば、比較器に入力するための要素がシフトレジスタの最終段のレジスタに限られており、それより前段のレジスタは比較器に直接接続されていないので、外部のメモリ等から与えられるトグルタイミングの遷移によって比較器が誤って比較判断するのを防止でき、よってデータ入力時のタイミングの障害（ハザード）を防止できる。
【００９３】
請求項２に記載の発明によれば、トグル回路のリセットをセレクタで切り替えるだけで初期値を入力することができ、簡単な回路で容易に初期化できる。
【００９４】
請求項３に記載の発明によれば、シフトレジスタに多くのトグルタイミングを順次入力していく場合に、外部の主メモリに大量のトグルタイミングデータを時系列に格納しておき、これをダイレクトメモリアクセス等で順次セレクタに入力することが可能となる。これにより、主メモリの容量以内であれば、ほぼ無制限に大量のトグルタイミングデータを容易にセレクタを通じてシフトレジスタに与えることができ、これに基づいてトグル動作を無制限回数に実行することができる。
【００９５】
請求項４に記載の発明によれば、最終段のレジスタからの出力が、最前段のレジスタだけでなく、途中段のレジスタのデータ入力端子に接続されたセレクタを通じて当該途中段のレジスタにも入力できるようにされているので、シフトレジスタのレジスタ数より少ない回数で且つこのレジスタ数の公約数でない回数について一定周期の繰り返しトグル動作を行いたい場合に、かかる動作を容易に行うことができる。
【００９６】
請求項５に記載の発明によれば、第１のトグル回路からの出力と第２のトグル回路からの出力について所定の複数の論理演算を行い、この論理演算のうちのひとつをセレクタで選択するようにしているので、小さい回路構成をとりながらもさまざまな論理演算によって様々に複雑なパルスの発生を行うことが可能となる。
【００９７】
請求項６に記載の発明によれば、水平周期専用ブロック及び垂直周期専用ブロックの他、垂直水平周期兼用ブロックを組み合わせ、画像入力装置の撮像素子として搭載されるＣＣＤの種類に応じて垂直水平周期兼用ブロックを水平用か垂直用かのどちらかに切り替えて使用することにより、ＣＣＤの種類により要求される複雑なパルス波形を容易に生成できる。特に、少ないレジスタ数の各シフトレジスタを用いて無限回のトグルタイミングを入力でき、その分回路規模を小さくでき、回路の小面積化及び低消費電力化を図り得るとともに、外部のメモリ等から与えられるトグルタイミングの遷移によって各比較器が誤って比較判断するのを防止でき、よってデータ入力時のタイミングの障害（ハザード）を防止できる。
【００９８】
請求項７に記載の発明によれば、セレクタの論理演算選択切り替えについての決定を選択決定部で行う際に、水平周期を含む任意のタイミングでレジスタ値のシフトを行ってセレクタの論理演算選択切り替えを実行するようにしているので、小さい回路規模で複雑なパルスの発生を自由に行うことが可能となる。
【００９９】
請求項８に記載の発明によれば、パルス発生回路からの第一パターンのパルス信号の少なくとも一部を第一パルス変更用回路でマスクして除去し、第一パルス変更用回路で除去された結果のパルス信号に対して第二パルス変更用回路で新たにパルスを付け加えるようにしているので、一部のパルスが不規則なタイミングで現れるような様々な複雑なパルスの発生を、小さい回路規模で自由に行うことが可能となる。
【０１００】
請求項９に記載の発明によれば、一定周期で連続したクロック信号を連続クロック発生部で発生し、そのクロック信号とパルス発生回路からの所望のパルス信号とをセレクタで切り替えるようにしているので、一部のみ連続したクロック信号が要求され、その他は周期的な繰り返しパルス信号が要求されるような複雑なパルスの発生を、小さい回路規模で自由に行うことができる、という効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る画像入力装置のタイミングジェネレータを示すブロック図である。
【図２】この発明の第１の実施の形態に係る画像入力装置のタイミングジェネレータの一実施例を示すブロック図である。
【図３】この発明の第２の実施の形態に係る画像入力装置のタイミングジェネレータを示すブロック図である。
【図４】この発明の第３の実施の形態に係る画像入力装置のタイミングジェネレータを示すブロック図である。
【図５】この発明の第４の実施の形態に係る画像入力装置のタイミングジェネレータを示すブロック図である。
【図６】この発明の第４の実施の形態に係る画像入力装置のタイミングジェネレータにおいて各部の出力波形の一例を示す波形図である。
【図７】この発明の第４の実施の形態に係る画像入力装置のタイミングジェネレータにおいて各部の出力波形の他の例を示す波形図である。
【図８】この発明の第５の実施の形態に係る画像入力装置のタイミングジェネレータを示すブロック図である。
【図９】この発明の第５の実施の形態に係る画像入力装置のタイミングジェネレータにおいて各部の出力波形の一例を示す波形図である。
【図１０】この発明の第５の実施の形態に係る画像入力装置のタイミングジェネレータにおいて各部の出力波形の他の例を示す波形図である。
【図１１】この発明の第６の実施の形態に係る画像入力装置のタイミングジェネレータを示すブロック図である。
【図１２】この発明の第６の実施の形態に係る画像入力装置のタイミングジェネレータにおいて各部の出力波形の一例を示す波形図である。
【図１３】この発明の第６の実施の形態に係る画像入力装置のタイミングジェネレータにおいて各部の出力波形の他の例を示す波形図である。
【図１４】この発明の第７の実施の形態に係る画像入力装置のタイミングジェネレータを示すブロック図である。
【図１５】この発明の第７の実施の形態に係る画像入力装置のタイミングジェネレータにおいて各部の出力波形の一例を示す波形図である。
【図１６】この発明の第１の実施の形態に係る画像入力装置のタイミングジェネレータを示す図である。
【図１７】この発明に係る画像入力装置のタイミングジェネレータの変形例を示す図である。
【図１８】従来の画像入力装置のタイミングジェネレータを示すブロック図である。
【符号の説明】
１１，１１ａ，１１ｂ  比較器
１２ａ〜１２ｃ  シフトレジスタ
１３  論理積回路
１４，１４ａ，１４ｂ  論理和回路
１５，１５ａ，１５ｂ  フリップフロップ回路
１６，１６ａ，１６ｂ  セレクタ
１７ａ，１７ｂ  セレクタ
１９  論理積回路
２０  リクエストトリガ
２１  反転素子
２１ａ，２１ｂ  シフトレジスタ
２３ａ，２３ｂ  比較器
２４  論理積回路
２５  論理和回路
２６  排他的論理和回路
２７  四端子セレクタ
３１  Ｈ周期専用ブロック
３２  Ｖ周期専用ブロック
３３  Ｖ−Ｈ周期兼用ブロック
３４ａ，３４ｂ  論理和回路
３５ａ，３５ｂ  フリップフロップ回路
３６ａ，３６ｂ  セレクタ
３７ａ，３７ｂ  比較器
４１ａ，４１ｂ  シフトレジスタ
４２ａ，４２ｂ  比較器
４３  論理和回路
４４  論理積回路
４５  論理和回路
４６  フリップフロップ回路
４７  セレクタ
５０  論理回路群
５１  論理演算部
５２，５４，６４  セレクタ
５３  論理演算部
６１，６２  周期専用ブロック
６３  選択決定部
６４  セレクタ
６５ａ，６５ｂ  シフトレジスタ
６６ａ，６６ｂ  比較器
６７ａ，６７ｂ  論理和回路
６８ａ，６８ｂ  フリップフロップ回路
６９ａ，６９ｂ  セレクタ
７０  論理演算回路部
７３，７４  セレクタ
７６  比較器
７７  論理積回路
７８，７９  論理和回路
８０  論理積回路
８１  論理和回路
８２  排他的論理和回路
９３，９４  パルス変更用回路
９５，９７  論理演算回路部
９６  水平周期用パルス発生回路
９７  第一論理演算回路部
１０１  連続クロック発生部
１０２  パルス発生回路
１０３  セレクタ
１０４，１０４ａ〜１０４ｄ  シフトレジスタ
１０５  カウンタ
１０６  比較器
１０６,１０６ａ〜１０６ｄ  比較器
１０７  トグル回路
１０７ａ  論理和回路
１０７ｂ  フリップフロップ回路
１０７ｃ  セレクタ
１０７ｅ〜１０７ｈ  トグル回路
１０８  インターバルレジスタ
１０９  比較器
１１１  全周期パルス発生ブロック
【図１】
0003571242.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003571242.tif 000017
【図１７】
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【図１８】
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