(57)【特許請求の範囲】
【請求項１】
１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタから構成されるメモリセルユニットが、マトリクス状に配置されたメモリセルアレイと、
複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、
前記複数本のビット線を選択的に前記選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して設けられたビット線選択トランジスタとを備え、
同一のビット線に繋がる前記メモリセルユニットと前記ビット線選択トランジスタは、素子分離領域に囲まれた同一の半導体層表面に形成され、前記選択トランジスタと前記ビット線選択トランジスタのゲート電極は電流経路が同じ方向となるように平行に配置され、且つ前記選択トランジスタと前記ビット線選択トランジスタのゲート長はほぼ同じであることを特徴とする半導体記憶装置。
【請求項２】
１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタから構成されるメモリセルユニットが、マトリクス状に配置されたメモリセルアレイと、
複数本のビット線に対して１本ずつ設けられた第１の選択ビット信号線と、
複数本のビット線に対して１本ずつ設けられた第２の選択ビット信号線と、
前記複数本のビット線を選択的に第１の選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して設けられた第１のビット線選択トランジスタと、
前記複数本のビット線を選択的に第２の選択ビット信号線に接続するため、第１のビット線選択トランジスタと反対のビット線の同一端にメモリセルユニットに隣接して設けられた第２のビット線選択トランジスタとを備え、
同一のビット線に繋がる前記メモリセルユニットと第１及び第２のビット線選択トランジスタは、素子分離領域に囲まれた同一の半導体層表面に形成され、前記選択トランジスタと第１及び第２のビット線選択トランジスタのゲート電極は電流経路が同じ方向となるように平行に配置され、且つ前記選択トランジスタと前記ビット線選択トランジスタのゲート長はほぼ同じであることを特徴とする半導体記憶装置。
【請求項３】
１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、
複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、
前記複数本のビット線を選択的に前記選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられたビット線選択トランジスタと、
前記選択ビット信号線に接続され、第２の半導体層上に形成されたビット線制御回路とを備え、
前記第１と第２の半導体層は同電導型で、少なくとも一方は逆電導型の半導体層で覆われていることを特徴とする半導体記憶装置。
【請求項４】
１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、
複数本のビット線に対して１本ずつ設けられた第１の選択ビット信号線と、
複数本のビット線に対して１本ずつ設けられた第２の選択ビット信号線と、
前記複数本のビット線を選択的に第１の選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられた第１のビット線選択トランジスタと、
前記複数本のビット線を選択的に第２の選択ビット信号線に接続するため、第１のビット線選択トランジスタと反対のビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられた第２のビット線選択トランジスタと、
第１の選択ビット信号線に接続され、第２の半導体層上に形成された第１のビット線制御回路と、
第２の選択ビット信号線に接続され、第３の半導体層上に形成された第２のビット線制御回路とを備え、
第１と第２と第３の半導体層は同電導型で、第１の半導体層は逆電導型の半導体層で覆われていることを特徴とする半導体記憶装置。
【請求項５】
１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、
複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、
前記複数本のビット線を選択的に前記選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられ、かつ複数本のビット線毎に設けられた低耐圧ビット線選択トランジスタと、
前記複数個の低耐圧ビット線選択トランジスタと前記選択ビット信号線とを接続するため、低耐圧ビット線選択トランジスタに隣接して第２の半導体層上に設けられ、かつ１本の選択ビット信号線に対して１個設けられた高耐圧ビット線選択トランジスタとを備え、
第１と第２の半導体層は同電導型で、少なくとも一方は逆電導型の半導体層で覆われていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特に電気的書き替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関し、またトンネル電流によりメモリセルに対して書き込み／消去を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。これは、複数のメモリセルをそれらのソース，ドレインを隣接するもの同士で共用する形で直列接続し、これを１単位としてビット線に接続するものである。メモリセルは通常、電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【０００３】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及びドレイン側の選択ゲートには中間電圧Ｖｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電圧Ｖｍｂ（＝８Ｖ程度）を与える。
【０００４】
ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷蓄積層に電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“０”とする。ビット線にＶｍｂが与えられた時は電子注入が実質的に起こらず、従ってしきい値は変化せず、負に止まる。この状態は消去状態で“１”とする。なお、データ書き込みは、制御ゲートを共有するメモリセルに対して同時に行われる。
【０００５】
データ消去は、選択されたＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセル内の全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき、ｐ型ウェルに印加される高電圧に対して選択ゲート，ビット線，ソース線も２０Ｖにされる。これにより、選択されたＮＡＮＤセル内の全てのメモリセルで電荷蓄積層の電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。消去しないＮＡＮＤセル内のメモリセルの全制御ゲートは２０Ｖにされる。
【０００６】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電圧Ｖｃｃ（例えば５Ｖ）とし、選択トランジスタで電流が流れるか否かを検出することにより行われる。
【０００７】
このようなＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込み／読み出しは数バイト（〜５１２バイト）同時に行うために、ビット線毎にデータラッチ兼センスアンプ回路が設けられる。
【０００８】
しかし、高集積化につれビット線のピッチが狭くなり、１本のビット線毎にデータラッチ兼センスアンプ回路を配置するのが難しくなり、２本のビット線に１つのデータラッチ兼センスアンプ回路を設けることになる。これは、メモリセルアレイ内の規則正しい形状では配線層やコンタクト穴を加工するのはできても、周辺回路内のように非定型形状部では加工が難しくなるためである。ところが、ビット線を選択してデータラッチ兼センスアンプ回路に接続するためのビット線選択トランジスタは、やはり１本のビット線毎に設けなければならず、加工し難いという問題があった。
【０００９】
また、消去のためｐ型ウェルに２０Ｖ程度の高電圧が印加されるため、ｐ型ウェル表面に形成されるｎ型拡散層を介してビット線も２０Ｖ程度になり、このためビット線選択トランジスタは２０Ｖ程度の高電圧に耐えられるような、高耐圧トランジスタでなければならない。この高耐圧トランジスタは、パンチスルー耐圧を高めるためゲート長が長いなどトランジスタ寸法が大きく、回路面積を大きくするという問題があった。
【００１０】
【発明が解決しようとする課題】
以上のように従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、２本のビット線に対してデータラッチ兼センスアンプを１つにして、周辺回路内の最小加工寸法を緩めようとしても、ビット線毎に設けなければならないビット線選択トランジスタの加工領域では、最小加工寸法は緩められないという問題があった。また、１本のビット線毎に高耐圧トランジスタを設けなければならず、これが回路面積を大きくする要因になるという問題があった。
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ビット線選択トランジスタの加工容易化をはかることができ、ビット線選択トランジスタの信頼性向上等に寄与し得る半導体記憶装置を提供することにある。
【００１２】
また、本発明の他の目的は、従来１本のビット線毎に必要であった高耐圧トランジスタの数を減少させることができ、回路面積の縮小化をはかり得る半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭはビット線選択トランジスタを、メモリセルアレイの規則正しい形状を崩さないように、選択トランジスタとほぼ同じトランジスタとしアレイに隣接配置する。また、ビット線選択トランジスタはメモリセルアレイの形成されるｐ型ウェル内に形成する。言い換えれば、メモリセルアレイ内の選択トランジスタを切り出して、メモリセルアレイの端に配置し、それをビット線選択トランジスタとする。このビット線選択トランジスタを介して複数のビット線は１本の信号線にまとめられ、周辺回路へ配線される。選択トランジスタと同様にビット線選択トランジスタのゲートも、消去時には２０Ｖ程度が印加される。
【００１４】
即ち、本発明（請求項１）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタから構成されるメモリセルユニットが、マトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、複数本のビット線を選択的に選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して設けられたビット線選択トランジスタとを備えた半導体記憶装置において、同一のビット線に繋がるメモリセルユニットとビット線選択トランジスタは、素子分離領域に囲まれた同一の半導体層表面に形成され、選択トランジスタとビット線選択トランジスタのゲート電極は電流経路が同じ方向となるように平行に配置され、且つ前記選択トランジスタと前記ビット線選択トランジスタのゲート長はほぼ同じであることを特徴とする。
【００１５】
また、本発明（請求項２）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタから構成される選択メモリセルユニットが、マトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた第１の選択ビット信号線と、複数本のビット線に対して１本ずつ設けられた第２の選択ビット信号線と、複数本のビット線を選択的に第１の選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して設けられた第１のビット線選択トランジスタと、複数本のビット線を選択的に第２の選択ビット信号線に接続するため、第１のビット線選択トランジスタと反対のビット線の同一端にメモリセルユニットに隣接して設けられた第２のビット線選択トランジスタとを備えた半導体記憶装置において、同一のビット線に繋がるメモリセルユニットと第１及び第２のビット線選択トランジスタは、素子分離領域に囲まれた同一の半導体層表面に形成され、選択トランジスタと第１及び第２のビット線選択トランジスタのゲート電極は電流経路が同じ方向となるように平行に配置され、且つ前記選択トランジスタと前記ビット線選択トランジスタのゲート長はほぼ同じであることを特徴とする。
【００１６】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１）  選択トランジスタとビット線選択トランジスタは同時に形成されること。
（２）  選択トランジスタとビット線選択トランジスタは、ビット線に対する直角方向断面がほぼ同一形状に形成されること。
（３）  メモリセルは、絶縁膜上に電荷蓄積層と制御ゲートが積層形成され、電気的書き替えを可能としたメモリセルであって、複数個のメモリセルを直列接続してＮＡＮＤセルを構成していること。
【００１７】
また、本発明（請求項３）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、複数本のビット線を選択的に選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられたビット線選択トランジスタと、選択ビット信号線に接続され、第２の半導体層上に形成されたビット線制御回路とをとを備えた半導体記憶装置において、第１と第２の半導体層は同電導型で、少なくとも一方は逆電導型の半導体層で覆われていることを特徴とする。
【００１８】
また、本発明（請求項４）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた第１の選択ビット信号線と、複数本のビット線に対して１本ずつ設けられた第２の選択ビット信号線と、複数本のビット線を選択的に第１の選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられた第１のビット線選択トランジスタと、複数本のビット線を選択的に第２の選択ビット信号線に接続するため、第１のビット線選択トランジスタと反対のビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられた第２のビット線選択トランジスタと、第１の選択ビット信号線に接続され、第２の半導体層上に形成された第１のビット線制御回路と、第２の選択ビット信号線に接続され、第３の半導体層上に形成された第２のビット線制御回路とを備えた半導体記憶装置において、第１と第２と第３の半導体層は同電導型で、第１の半導体層は逆電導型の半導体層で覆われていることを特徴とする。
【００１９】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１）  選択トランジスタとビット線選択トランジスタはほぼ同一形状で、かつ選択トランジスタとビット線選択トランジスタは同時に形成され、ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（２）  選択トランジスタとビット線選択トランジスタのビット線に対する直角方向断面はほぼ同一形状で、かつ選択トランジスタとビット線選択トランジスタは同時に形成され、ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（３）  第２の半導体層と第３の半導体層は同じ半導体層であること。
（４）  メモリセルは、絶縁膜上に電荷蓄積層と制御ゲートが積層形成され、電気的書き替えを可能としたメモリセルであって、複数個のメモリセルを直列接続してＮＡＮＤセルを構成していること。
（５）  ＮＡＮＤセルを消去するため、第１の半導体層に消去電圧を印加し、また、選択トランジスタ及びビット線選択トランジスタのゲート電極を消去電圧との電位差が十分小さくなるよう制御する消去手段を備えたこと。
【００２０】
また、本発明（請求項５）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、複数本のビット線を選択的に選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられ、かつ複数本のビット線毎に設けられた低耐圧ビット線選択トランジスタと、複数個の低耐圧ビット線選択トランジスタと選択ビット信号線とを接続するため、低耐圧ビット線選択トランジスタに隣接して第２の半導体層上に設けられ、かつ１本の選択ビット信号線に対して１個設けられた高耐圧ビット線選択トランジスタとを備えた半導体記憶装置において、第１と第２の半導体層は同電導型で、少なくとも一方は逆電導型の半導体層で覆われていることを特徴とする。
【００２１】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１）  選択トランジスタと低耐圧ビット線選択トランジスタはほぼ同一形状で、かつ選択トランジスタと低耐圧ビット線選択トランジスタは同時に形成され、低耐圧ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（２）  選択トランジスタと低耐圧ビット線選択トランジスタのビット線に対する直角方向断面はほぼ同一形状で、かつ選択トランジスタと低耐圧ビット線選択トランジスタは同時に形成され、低耐圧ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（３）  メモリセルは、絶縁膜上に電荷蓄積層と制御ゲートが積層形成され、電気的書き替えを可能としたメモリセルであって、複数個のメモリセルを直列接続してＮＡＮＤセルを構成していること。
（５）  ＮＡＮＤセルを消去するため、第１の半導体層に消去電圧を印加し、また、選択トランジスタ及びビット線選択トランジスタのゲート電極を消去電圧との電位差が十分小さくなるよう制御する消去手段を備えたこと。
【００２２】
【作用】
本発明においては、ビット線選択トランジスタをメモリセルアレイ内の選択トランジスタで構成することで、メモリセルアレイの規則正しい形状でほぼ保ったまま、ビット線選択トランジスタを加工することができる。これは、選択トランジスタが加工できれば自動的にビット線選択トランジスタも加工できるということであり、従ってビット線選択トランジスタの加工の難しさを回避できることになる。
【００２３】
また、ビット線選択トランジスタをメモリセルアレイ内に配置することで、メモリセルアレイ領域から周辺回路領域に配置される信号線は減り、周辺回路領域に設けられる高耐圧のトランジスタの数を減らすことができる。これは、回路面積の縮小化につながる。
【００２４】
【実施例】
まず、実施例を説明する前に、本発明の基本構成について説明する。図１は、本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す図である。
【００２５】
４つのメモリセルＭ１〜４は直列に接続され、選択トランジスタＳ１を介してビット線ＢＬに接続される。さらに、選択トランジスタＳ２を介してソース線に接続される。制御ゲートＣＧ（ＣＧ１〜４）を共有するメモリセルでページを構成し、４ページで１ブロックを構成する。このメモリセルをＮＡＮＤ型メモリセルといい、選択トランジスタＳ１，Ｓ２、メモリセルＭ１〜４でＮＡＮＤセル型メモリセルユニット（ＮＡＮＤセルユニット）を構成する。
【００２６】
図２は、メモリセルアレイの構成を示す平面図である。ビット線ＢＬは配線層１（例えばアルミニウム）で形成され、ほぼ直線に互いに平行に配線される。ビット線ＢＬはコンタクト穴５でｎ型拡散層４に接続されたＮＡＮＤセルユニットに接続される。
【００２７】
制御ゲートＣＧは配線層２（例えばポリシリコン）で形成され、ビット線とほぼ直角に、かつ互いに平行に配線される。浮遊ゲートＦＧは配線層３（例えばポリシリコン）で形成され、制御ゲートＣＧと自己整合的に加工される。選択ゲートＳＧは配線層２と３の積層構造になっていて、制御ゲートＣＧと平行に配線され、配線層２と３はメモリセルアレイのところどころで接続される。
【００２８】
図３及び図４（ａ）（ｂ）は、それぞれ図２の矢視Ｘ−Ｘ′，Ｚ−Ｚ′，Ｙ−Ｙ′断面図である。
ｎ型基板１０内に形成されたｐ型ウェル９の上に浮遊ゲートＦＧと制御ゲートＣＧが積層形成され、ｎ型拡散層４をソース／ドレインとしてメモリセルＭは形成される。ｐ型ウェル９と浮遊ゲートＦＧはトンネル絶縁膜１１で絶縁される。浮遊ゲートＦＧと制御ゲートＣＧはゲート間絶縁膜７によって絶縁されている。選択トランジスタＳは、ｐ型ウェル９の上に配線層２と３の積層構造で構成される選択ゲートＳＧとソース／ドレインとなるｎ型拡散層４で形成される。選択トランジスタＳでは、ｐ型ウェル９と選択ゲートＳＧは選択ゲート絶縁膜６で絶縁される。また、素子分離膜８で隣り合うＮＡＮＤセルユニットは分離される。
【００２９】
素子分離膜１３でメモリセルアレイ領域とｐ型ウェル１２の上に形成される周辺回路領域は分離される。周辺回路のトランジスタは、ｐ型ウェル１２の上の周辺ゲート絶縁膜１６の上に形成される配線層２をゲート電極、薄いｎ型拡散層１４とその中に形成される濃いｎ型拡散層１５をソース・ドレインとして形成される。
【００３０】
メモリセルアレイでは、配線層１の下のｐ型ウェル９からの厚さはほぼ一定である。素子分離膜１３の上の配線層１までの厚さは、メモリセルアレイのそれより薄い。これは、素子分離膜１３と配線層１の間に、配線層２と配線層３がないためである。このような場合、配線層１を形成する際のフォト・エッチング・プロセスで露光条件が合わず、メモリセルアレイ上に配線層が最小加工寸法で加工できても、素子分離膜１３上では加工できない場合がある。
【００３１】
このＮＡＮＤセル型ＥＥＰＲＯＭの消去／書き込み／読み出し動作について、図５を用いて説明する。
データの消去は、メモリセルＭ１〜４に対して同時に行われる。ｐ型ウェル９に消去電圧Ｖｅｒａｓｅ  （〜２０Ｖ）を印加し、選択されたブロックの制御ゲートＣＧ１〜４は０Ｖにする。非選択ブロックの制御ゲートＣＧ１〜４はＶｅｒａｓｅ  にする。ビット線ＢＬ，ソース線はフローティングにされる。ビット線，ソース線はｐ−ｎ接合の順方向電流でほぼＶｅｒａｓｅ  となる。選択ゲートＳＧは、選択ゲート絶縁膜６に電圧ストレスが印加されないようにＶｅｒａｓｅ  にしておく。消去動作によって、浮遊ゲートＦＧの電位はトンネル絶縁膜１１を流れるトンネル電流によって正方向に変移し、メモリセルのしきい値は負となり、メモリセルのデータは“１”となる。
【００３２】
消去時はビット線がＶｅｒａｓｅ  になるため、ビット線とビット線を制御する回路とを接続するｎチャネルＭＯＳトランジスタＱｎ２〜５を非導通とするため、ビット線選択信号ＥＮＢＵ１，ＥＮＢＵ２，ＥＮＢＤ１，ＥＮＢＤ２は０Ｖとされる。
【００３３】
書き込み時は、選択されたメモリセルの制御ゲートＣＧ（例えばＣＧ２）を書き込み電圧Ｖｐｒｏｇ（〜２０Ｖ）とし、その他の制御ゲートＣＧ１，３，４と選択ゲートＳＧ１はＶｍ（〜１０Ｖ）、選択ゲートＳＧ２は０Ｖとする。“０”書き込みをする場合はビット線は０Ｖ、“１”書き込みをする場合はビット線はＶｍｂ（〜８Ｖ）とする。
【００３４】
“０”書き込みの場合は、浮遊ゲートＦＧの電位はトンネル絶縁膜１１を流れるトンネル電流によって負方向に変移し、メモリセルのしきい値は正となり、メモリセルのデータは“０”となる。“１”書き込みの場合は、トンネル絶縁膜１１を介して電荷が移動しないので“１”状態が保たれる。
【００３５】
Ｑｎ４に接続されるビット線が選択された場合の書き込み時は、ビット線選択信号ＥＮＢＤ１がＶｍとされ、選択ビット線制御回路１７からデータに応じてＶｍｂ又は０Ｖがビット線に供給され、ビット線選択信号ＥＮＢＤ２は０Ｖとされる。このとき、ビット線の他端に設けられるｎチャネルＭＯＳトランジスタＱｎ１で構成される非選択ビット線制御回路と、Ｑｎ３に接続される非選択ビット線を接続するため、ビット線選択信号ＥＮＢＵ２がＶｍとなり、ビット線選択信号ＥＮＢＵ１は０Ｖとなる。ビット線バイアス信号ＢＬＢＳもＶｍとなって、書き込み時にＶｍｂとなる非選択ビット線電圧ＶＵＢＬ  が非選択ビット線に転送され、非選択メモリセルのデータは書き込み動作前のまま保持される。
【００３６】
読み出し時は、Ｑｎ４に接続されるビット線が選択された場合、ビット線選択信号ＥＮＢＤ１がＶｃｃとされ、選択ビット線制御回路１７からＶｃｃがビット線に供給され、その後ＥＮＢＤ１が０Ｖとなってビット線はフローティングとなる。この後、選択された制御ゲート（例えばＣＧ２）を０Ｖとし、その他の制御ゲートＣＧ１，３，４はＶｃｃ（例えば５Ｖ）とする。また、選択ゲートＳＧ１，２もＶｃｃとする。メモリセルのデータが“０”の場合、そのしきい値は正なのでビット線はＶｃｃのままである。メモリセルのデータが“１”の場合、そのしきい値は負なのでビット線の電位は下がる。
【００３７】
ビット線の電位がデータによって確定した後、ビット線選択信号ＥＮＢＤ１が再度Ｖｃｃとなり、選択ビット線制御回路１７によってビット線のデータがセンスされる。
【００３８】
この読み出し動作中、ビット線選択信号ＥＮＢＵ１，ＥＮＢＤ２は０Ｖとされ、ＥＮＢＵ２はＶｃｃとされる。また、ビット線バイアス信号ＢＬＢＳはＶｃｃで、電圧ＶＵＢＬ  は０Ｖである。このため、Ｑｎ３に接続される非選択ビット線は読み出し動作中０Ｖに固定される。
【００３９】
以上の説明から、ビット線選択トランジスタＱｎ２〜５は消去動作時にビット線がＶｅｒａｓｅ  となるために、高耐圧トランジスタでなければならない。しかし、読み出し／書き込み動作時には高耐圧トランジスタである必要はない。
下記の（表１）に各動作時の各部の電位をまとめて示す。
【００４０】
【表１】
0003592751.tif 000002
【００４１】
以下、本発明の実施例について説明する。
（実施例１）
図６は、本発明の第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４２】
ビット線選択トランジスタＱｎ４，５はｐ型ウェル９の上に形成されるメモリセルアレイ内にＮＡＮＤセルユニットに隣接して形成される。そのソース／ドレインは選択トランジスタＳのソース／ドレインと同じｎ型拡散層４で、そのゲート電極は配線層２で形成される。ビット線選択トランジスタのゲート長は、選択トランジスタのゲート長と同じである。具体的には、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳと同時に形成することにより、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳとほぼ同一形状に形成している。
【００４３】
ビット線選択信号ＥＮＢＤ１，２は配線層１で配線される。２本のビット線はビット線選択トランジスタを介して、配線層１により選択ビット信号線としてメモリセルアレイから引き出され、前記した選択ビット線制御回路１７に配線される。コンタクト穴の寸法はメモリセルアレイ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内で同寸法である。周辺回路への信号線となる配線層１のコンタクト穴周辺のｎ型拡散層寸法だけが大きくされている。
【００４４】
このように本実施例によれば、ビット線選択トランジスタＱｎ４，５をメモリセルアレイ内の選択トランジスタＳで構成することで、メモリセルアレイの規則正しい形状でほぼ保ったままビット線選択トランジスタを加工することができ、ビット線選択トランジスタの加工の難しさを回避できる。また、メモリセルアレイ領域から周辺回路に配線される信号線の数がビット線の本数の１／２となり、メモリセルアレイ外の配線加工精度を緩めることができる。また、各配線，コンタクト穴，ｎ型拡散層寸法が揃えてあり、加工し易さも大幅に向上する。
【００４５】
なお、本実施例は、ビット線選択トランジスタＱｎ２，３に対しても同様に実施できる。
（実施例２）
図７は、本発明の第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４６】
ビット線選択トランジスタＱｎ４，５はｐ型ウェル９の上に形成されるメモリセルアレイ内にＮＡＮＤセルユニットに隣接して形成される。そのソース／ドレインは選択トランジスタＳのソース／ドレインと同じｎ型拡散層４で、そのゲート電極も選択トランジスタＳと同じ配線層２と３で形成される。ビット線選択トランジスタのゲート長及び幅は、選択トランジスタＳのゲート長及び幅と同じである。さらに、コンタクト穴からビット線選択信号ＥＮＢＤ１，２として配線層２，３で配線されるゲートまでの距離も、選択トランジスタＳ１の選択ゲートＳＧ１からコンタクト穴までの距離と同じである。
【００４７】
ビット線選択トランジスタＱｎ４とＱｎ５を接続するｎ型拡散層４の幅は、メモリセルアレイのソース線となるｎ型拡散層の幅と同じである。２本のビット線はビット線選択トランジスタを介して、配線層１により選択ビット線信号線としてメモリセルアレイから引き出され選択ビット線制御回路１７に配線される。コンタクト穴の寸法はメモリセルアレイ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内で同寸法である。
【００４８】
本実施例においても、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳと同時に形成することにより、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳとほぼ同一形状に形成することができる。図７から容易に分かるように、ビット線選択トランジスタと選択トランジスタのビット線と直交する方向の断面形状は同じである。ビット線選択トランジスタのゲート長は必要に応じて長くしてもよい。また、ゲートとコンタクト穴の距離も必要に応じて長くしてよい。さらに、各部寸法は加工によい影響を与えるように適宜変えられる。
【００４９】
本実施例によれば、メモリセルアレイ領域から周辺回路に配線される信号線の数がビット線の本数の１／２となり、メモリセルアレイ外の配線加工精度を緩めることができる。また、各配線，コンタクト穴，ｎ型拡散層寸法が揃えてあり、加工し易くされている。そして、第１の実施例と同様の効果が得られる。
【００５０】
なお、本実施例は、ビット線選択トランジスタＱｎ２，３に対しても同様に実施できる。また、本実施例では、ビット線選択トランジスタに隣接するＮＡＮＤセルユニットはダミーユニットであり、アクセスされない。
（実施例３）
図８は、本発明の第３の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５１】
本実施例は図７に示される第２の実施例によく似ているが、図７ではメモリセルアレイの外に引き出され配線される配線層１で形成される信号線の幅が途中から太められている。これに対し図８に示される実施例では、この配線を一旦コンタクト穴５で配線層２に接続し、再度コンタクト穴で配線層１に戻す。これは、最小加工寸法で配線層１を加工するときに、位相シフトマスクを用いる場合などを考慮すると、加工寸法が揃っている方が良いからである。
【００５２】
図９は、図６、７、８に示されたメモリセルアレイとビット線選択トランジスタの等価回路を示す図である。どの実施例も実効的な等価回路では同じである。ビット線選択トランジスタＱｎ２〜５はｐ型ウェル９上に形成される。このため、ｎチャネルＭＯＳトランジスタＱｎ１は高耐圧トランジスタである。また、高耐圧ｎチャネルＭＯＳトランジスタＱｎ６が新たに設けられる。
【００５３】
前記図５で説明したようにメモリセルの読み出し／書き込み／消去は行われるが、本実施例では特に、
（１）  ビット線活性化信号ＢＬＥＮＢは、読み出し時はＶｃｃ、書き込み時はＶｍ、消去時は０Ｖとされる、
（２）  ビット線選択信号ＥＮＢＤ１，ＥＮＢＤ２，ＥＮＢＵ１，ＥＮＢＵ２は、消去時にＶｅｒａｓｅ  とされる、
（３）  ビット線バイアス信号ＢＬＢＳは、消去時に０Ｖとされる、
という点が異なる。
【００５４】
また、高耐圧ＭＯＳトランジスタＱｎ６が新たに必要となるが、Ｑｎ４，５は低耐圧でよくなるので、トランジスタの数は増えるものの、これらのトランジスタＱｎ４，５，６を形成するための回路面積を従来よりも縮小することが可能となる。
（実施例４）
図１０は、本発明の第４の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５５】
ビット線選択トランジスタは、Ｑｎ４，５とｎチャネルＤタイプＭＯＳトランジスタＱＤ３，４とからなり、これらはｐ型ウェル９の上に形成されるメモリセルアレイにＮＡＮＤセルユニットに隣接して形成される。そのソース／ドレインは選択トランジスタＳのソース／ドレインと同じｎ型拡散層４で、そのゲート電極も選択トランジスタＳと同じ配線層２と３で形成される。
【００５６】
これらのビット線選択トランジスタのゲート長及び幅は、選択トランジスタＳのゲート長及び幅と同じである。さらに、コンタクト穴からビット線選択信号ＥＮＢＤ１，２として配線層２，３で配線されるゲートまでの距離も、選択トランジスタＳ１の選択ゲートＳＧ１からコンタクト穴までの距離と同じである。ビット線選択トランジスタＱｎ４とＱｎ５を接続するｎ型拡散層４の幅は、メモリセルアレイのソース線となるｎ型拡散層の幅と同じである。
【００５７】
２本のビット線はビット線選択トランジスタを介して、配線層１により選択ビット信号線としてメモリセルアレイから引き出され選択ビット線制御回路１７に配線される。コンタクト穴の寸法はメモリセルアレイ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内で同寸法である。周辺回路への信号線となる配線層１のコンタクト穴周辺のｎ型拡散層寸法だけが大きくされている。
【００５８】
図１０から容易に分かるように、ビット線選択トランジスタと選択トランジスタのビット線直角方向の断面形状は同じである。ビット線選択トランジスタのゲート長は必要に応じて長くしてもよい。また、ゲートとコンタクト穴の距離も必要に応じて長くしてよい。さらに、各部寸法は加工に良い影響を与えるように適宜変えられる。
【００５９】
本実施例は、ビット線選択トランジスタＱｎ２，３とＱＤ１，２に対しても同様に実施できる。
本実施例によれば、メモリセルアレイ領域から周辺回路に配線される信号線の数がビット線の本数の１／２となり、メモリセルアレイ外の配線加工精度を緩めることができる。また、各配線，コンタクト穴，ｎ型拡散層寸法が揃えてあり、加工し易くされている。
【００６０】
図１１は、図１０に示されたメモリセルアレイとビット線選択トランジスタの等価回路を示す図である。図９の等価回路と違うのは、ビット線選択トランジスタとして、ｎチャネルＭＯＳトランジスタＱｎ２，３，４，５にそれぞれ直列にｎチャネルＤタイプＭＯＳトランジスタＱＤ１，２，３，４が接続されている点である。ＱＤ１〜４はしきい値が十分低くしてあり、ゲート電圧が０Ｖであっても“１”書き込み時のビット線電圧Ｖｍｂを転送できる。これによって、ＱＤ１〜４は回路動作の上で、実効的に抵抗と見なせるので、これらＱＤ１〜４を省略すると、図９の等価回路と等しくなり、動作も同じである。
【００６１】
ビット線選択トランジスタＱｎ２〜５とＱＤ１〜４はｐ型ウェル９上に形成される。このため、ｎチャネルＭＯＳトランジスタＱｎ１，６だけが高耐圧トランジスタである。
【００６２】
なお、本発明は上述した各実施例に限定されるものではない。実施例では、ビット線選択トランジスタにより２本のビット線を１本の信号線に束ねているが、任意複数本のビット線を１本の信号線に束ねる場合でも同様の効果が得られる。また、メモリセルアレイをｐ型ウェル９に、周辺回路をｐ型ウェル１２に形成した場合の例を示してあるが、ｐ型又はｎ型、ウェル又は基板に拘らず、メモリセルアレイが形成される半導体層と周辺回路が形成される半導体層が異なる場合に同様の効果が得られる。
【００６３】
本発明によれば、メモリセルアレイ内の選択トランジスタと同じトランジスタでメモリセルに隣接してメモリセルアレイの１部分として周辺回路の１部分であるビット線選択トランジスタを形成し、周辺回路に引き出される配線数を減らし、配線などの加工を容易にすることができる。これは、ＥＥＰＲＯＭに拘らず、ＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体記憶装置でも同様に行うことができる。
【００６４】
また、動作上メモリセルアレイが形成されるウェル又は基板と周辺回路が形成されるウェル又は基板の電位が異なる場合、ビット線選択トランジスタをメモリセルアレイが形成されるウェル又は基板上に形成することで、その電位差に伴う特殊なトランジスタの数を減らすことができる。これもＥＥＰＲＯＭに拘らず、ＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体記憶装置でも同様の効果が得られる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６５】
【発明の効果】
以上説明したように本発明によれば、メモリセルアレイ内の選択トランジスタと同じトランジスタで、メモリセルに隣接してメモリセルアレイの１部分として周辺回路の１部分であるビット線選択トランジスタを形成することによって、周辺回路に引き出される配線数を減らし、配線などの加工を容易にすることができる。
【００６６】
また、動作上メモリセルアレイが形成されるウェル又は基板と周辺回路が形成されるウェル又は基板の電位が異なる場合、ビット線選択トランジスタをメモリセルアレイが形成されるウェル又は基板上に形成することで、その電位差に伴う特殊なトランジスタ（高耐圧トランジスタ）の数を減らすことができる。
【図面の簡単な説明】
【図１】本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す図。
【図２】ＮＡＮＤセルユニットを用いたメモリセルアレイの構造を示す平面図。
【図３】図２の矢視Ｘ−Ｘ′断面を示す図。
【図４】図２のＹ−Ｙ′，Ｚ−Ｚ′断面を示す図。
【図５】本発明におけるメモリセルアレイとビット線制御回路の等価回路を示す図。
【図６】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図。
【図７】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図。
【図８】第３の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図。
【図９】第１〜３の実施例におけるメモリセルアレイとビット線選択トランジスタの等価回路を示す図。
【図１０】第４の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタ構成を示す平面図。
【図１１】第４の実施例におけるメモリセルアレイとビット線制御回路の等価回路を示す図。
【符号の説明】
１…配線層                        ２…配線層
３…配線層                        ４…ｎ型拡散層
５…コンタクト穴                  ６…選択ゲート絶縁膜
７…ゲート間絶縁膜                ８…メモリセルアレイ部素子分離膜
９…ｐ型ウェル                    １０…ｎ型基板
１１…トンネル絶縁膜              １２…ｐ型ウェル
１３…素子分離膜                  １４…低濃度ｎ型拡散層
１５…高濃度ｎ型拡散層            １６…周辺ゲート絶縁膜
１７…選択ビット線制御回路        ＦＧ…浮遊ゲート
ＣＧ…制御ゲート                  ＳＧ…選択ゲート
ＢＬ…ビット線                    Ｍ…メモリセル
Ｓ…選択トランジスタ              Ｑｎ…ｎチャネルＭＯＳトランジスタ
ＱＤ…ｎチャネルＤタイプＭＯＳトランジスタ
【図１】
0003592751.tif 000003
【図２】
0003592751.tif 000004
【図３】
0003592751.tif 000005
【図４】
0003592751.tif 000006
【図５】
0003592751.tif 000007
【図６】
0003592751.tif 000008
【図７】
0003592751.tif 000009
【図８】
0003592751.tif 000010
【図９】
0003592751.tif 000011
【図１０】
0003592751.tif 000012
【図１１】
0003592751.tif 000013