(57)【特許請求の範囲】
【請求項１】
１対のアクセストランジスタおよび１対のドライバトランジスタを含むメモリセルが行および列方向に配列されたメモリセルアレイを備えるスタティックランダムアクセスメモリにおいて、
隣接する２列のメモリセル毎に一体化され、半導体基板上の第１の導電層で形成された複数の前記アクセストランジスタのゲート電極と、
前記各メモリセル毎に設けられ、前記第１の導電層で形成された複数の前記ドライバトランジスタのゲート電極と、
前記第１の導電層上に形成された第２の導電層からなり、隣接する列の分離された前記各アクセストランジスタのゲート電極間を接続し、１行分のワード線を構成する配線層とを有するスタティックランダムアクセスメモリ。
【請求項２】
前記第１の導電層および前記ドライバトランジスタの活性領域上に形成された絶縁膜と、
行方向に延び、隣接する列の前記各ドライバトランジスタの活性領域間を接続する前記第２の導電層からなる接地配線層とを有する請求項１に記載のスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に半導体メモリ装置に関し、特に、接地線に接続されたメモリセルを備えたスタティックランダムアクセスメモリに関する。
【０００２】
【従来の技術】
近年、半導体メモリ装置の高い集積度および低電力消費の要求の下で、薄膜トランジスタ（以下「ＴＦＴ」という）を用いたスタティックランダムアクセスメモリ（以下「ＳＲＡＭ」という）が開発され、市場に出回っている。ＴＦＴを用いたＳＲＡＭは、たとえば、“Ａ  ＰＯＬＹＳＩＬＩＣＯＮ  ＴＲＡＮＳＩＳＴＯＲ  ＴＥＣＨＮＯＬＯＧＹ  ＦＯＲ  ＬＡＲＧＥ  ＣＡＰＡＣＩＴＹ  ＳＲＡＭｓ”と題された論文（１９９０，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  （ＩＥＤＭ）；ｐｐ．４６９−４７２）において開示されている。
【０００３】
この発明は、一般に接地線に接続されたメモリセルを備えた半導体メモリに適用可能であるが、以下の記載では、この発明がＳＲＡＭに適用される例について説明する。
【０００４】
図１２は、従来のＳＲＡＭのブロック図である。図１２を参照して、ＳＲＡＭ１００は、行および列に配設された多数のメモリセルＭＣを備えたメモリセルアレイ１と、メモリセルアレイ１内の行を選択するためのＸデコーダ２と、メモリセルアレイ１内の列を選択するためのＹデコーダ３と、メモリセルＭＣから読出されたデータ信号を増幅するためのセンスアンプ５と、増幅されたデータ信号を出力データＤＡとして出力する出力バッファ６と、外部から与えられる入力データＤＩを受ける入力バッファ７と、入力データ信号を増幅し所望のメモリセルＭＣにそれを書込むための書込回路８とを含む。ライン１００は、半導体基板をも示している。
【０００５】
読出動作において、Ｘデコーダ２は、外部から与えられるＸアドレス信号ＸＡに応答して１本のワード線ＷＬを活性化させる。活性化されたワード線ＷＬに接続されているメモリセルＭＣにおいてストアされているデータ信号がビット線ＢＬａ，ＢＬｂ上に現われる。Ｙデコーダ３は、外部から与えられるＹアドレス信号ＹＡに応答して１つのビット線対を選択する。すなわち、Ｙゲート回路４内の１つのスイッチ回路がＹデコーダ３からの出力信号に応答して導通し、１つのビット線対上のデータ信号がセンスアンプ５に与えられる。与えられたデータ信号は、センスアンプ５によって増幅された後、出力バッファ６を介して出力データＤＡとして出力される。
【０００６】
書込動作において、入力データＤＩが入力バッファ７を介して書込回路８に与えられる。与えられたデータ信号は書込回路８により増幅された後、ゲート回路４に与えられる。Ｙデコーダ３がＹアドレス信号ＹＡに応答してゲート回路４内の１つのスイッチ回路を導通させるので、対応するビット線対に増幅されたデータ信号が与えられる。ＸデコーダがＸアドレス信号ＸＡに応答して１本のワード線ＷＬを活性化させるので、指定されたメモリセルに入力データＤＩがストアされる。
【０００７】
図１３は、ＴＦＴを用いたメモリセルの回路図である。図１３を参照して、メモリセルＭＣは、データ記憶回路を構成するＰＭＯＳトランジスタ１０５，１０６およびＭＭＯＳトランジスタ１０１，１０２と、アクセスゲートトランジスタとしてのＮＭＯＳトランジスタ１０３，１０４とを含む。トランジスタ１０５，１０６は、前述のＴＦＴによりそれぞれ構成される。ドライバトランジスタ１０１のソースは、後述する直接コンタクト抵抗Ｒ１を介して接地線ＧＬに接続される。同様に、ドライバトランジスタ１０２のソースも、直接コンタクト抵抗Ｒ２を介して接地線ＧＬに接続される。トランジスタ１０３および１０４は、ゲートがワード線ＷＬに接続される。
【０００８】
書込動作において、たとえばビット線ＢＬａが高レベルにもたらされかつビット線ＢＬｂが低レベルにもたらされた後、ワード線ＷＬが活性化される。トランジスタ１０３および１０４がオンするので、データ記憶回路のノードＮ１およびＮ２は、それぞれ高レベルおよび低レベルに変化される。このデータ記憶状態において、トランジスタ１０２および１０５がオンし、トランジスタ１０１および１０６がオフしている。
【０００９】
読出動作において、ワード線ＷＬが活性化されたとき、電流Ｉが図１３に示すように電源電位Ｖｃｃから接地電位に向かって流れる。すなわち、電流Ｉが、ビット線負荷トランジスタ１１１，アクセスゲートトランジスタ１０４およびドライバトランジスタ１０２を介して接地線ＧＬに流れる。この電流経路Ｉにおいて、直接コンタクト抵抗Ｒ２および配線抵抗ｒが存在するので、メモリセルＭＣの接地ノードＮ４の電位が上昇されることになる。すなわち、ワード線ＷＬが活性化されている期間において、メモリセルＭＣを介して電流Ｉが接地線ＧＬに向かって流れ、その結果接地ノードＮ４の電位が上昇される。
【００１０】
この電流Ｉは、「カラム電流」と呼ばれる。カラム電流Ｉは、ＴＦＴ１０５，１０６を介して流れる電流よりも１０００倍ないし１００万倍も大きいため、ＳＲＡＭでは特に接地ノードＮ３，Ｎ４の電位の上昇が大きな問題となる。
【００１１】
図１４は、図１３に示したメモリセルを備えたメモリセルアレイの回路ブロック図である。図１４を参照して、メモリセルアレイは、行および列に配設されたメモリセルＭ４１′ないしＭ７８′を含む。ワード線ＷＬ１ないしＷＬ４は、第１ないし第４の行のメモリセルにそれぞれ接続される。第１および第２の行のメモリセルＭ４１′ないしＭ４８′およびＭ５１′ないしＭ５８′は、それぞれの直接コンタクト抵抗Ｒを介して接地線ＧＬ１に接続される。同様に、第３および第４の行のメモリセルＭ６１′ないしＭ６８′およびＭ７１′ないしＭ７８′は、接地線ＧＬ２に接続される。各接地線ＧＬ１およびＧＬ２は、配線抵抗ｒを含んでいる。接地線ＧＬ１およびＧＬ２は、共通の接地線ＧＮＤＬａおよびＧＮＤＬｂに接続される。
【００１２】
図１４において横方向に設けられたワード線ＷＬ１ないしＷＬ４および接地線ＧＬ１，ＧＬ２は、半導体基板上でポリシリコン層またはポリサイド層により形成される。一方、図１４において縦方向に設けられた接地線ＧＮＤＬａ，ＧＮＤＬｂは、アルミ配線により形成される。一般に、アルミは、ポリシリコンおよびポリサイドと比較して低い抵抗を有している。したがって、接地線における抵抗を減少させるため図１４においてアルミにより形成された縦方向の接地線ＧＮＤＬａ，ＧＮＤＬｂが用いられる。なお、ビット線は図１４において示されていないが、縦方向のアルミ配線により形成される。
【００１３】
図１５は、図１４に示したメモリセルＭ６２′およびＭ６３′の半導体基板上のレイアウト図である。このレイアウト図では、メモリセルＭ６２′を構成するトランジスタのうち図１３に示したトランジスタ１０１，１０２，１０３および１０４が示されている。ＴＦＴにより形成されるＰＭＯＳトランジスタ１０５，１０６は、図１５に示したレイアウト図上には現われない。
【００１４】
図１５を参照して、たとえばメモリセルＭ６２′は、トランジスタ１０１および１０２をそれぞれ構成する第１ポリシリコン層２１４，２１５と、トランジスタ１０３および１０４を構成する第１ポリシリコン層２１２′とを含む。破線により囲まれた領域ＡＲは、半導体基板内に形成される活性化領域を示す。トランジスタ１０１のソースは、直接コンタクトＤＣ２を介して第３ポリシリコン層２３０により形成された接地線（ＧＬ２）に接続される。同様に、トランジスタ１０２のソースは、直接コンタクトＤＣ１を介して第３ポリシリコン層２３０に接続される。他のメモリセルＭ５２′，Ｍ５３′およびＭ６３′も、メモリセルＭ６２′と類似のレイアウトを有している。
【００１５】
図１６は、図１５に示した直接コンタクトＤＣ２近くの断面構造図である。図１６を参照して、Ｎ型半導体基板２５０上にＰ型ウェル２５１が形成される。Ｐ型ウェル２５１上に絶縁層２４１，２４２が形成され、絶縁層２４１，２４２上に第１ポリシリコン層２１５，２１６がそれぞれ形成される。第１ポリシリコン層２１５，２１６は、絶縁物２４０により絶縁される。絶縁物２４０により絶縁された第３ポリシリコン層（すなわち接地線ＧＬ２）２３０は、Ｐ型ウェル２５１内に形成された活性化領域ＡＲ１に直接に接続される。第３ポリシリコン層２３０および活性化領域ＡＲ１の接触部において抵抗が存在し、この抵抗のことを「直接コンタクト抵抗」とよぶ。図１３に示した直接コンタクト抵抗Ｒ１，Ｒ２および図１４に示した直接コンタクト抵抗Ｒは、上記のようにして引起こされる。
【００１６】
【発明が解決しようとする課題】
図１７は、図１４に示したメモリセルアレイにおいて接地線ＧＮＤＬａを介して流れる電流を説明するための回路図である。図１７を参照して、ワード線ＷＬ１が活性化されたとき、メモリセルＭ４１′なしＭ４５′からカラム電流Ｉ１ないしＩ５が接地線ＧＬ１に流れる。各電流Ｉ１ないしＩ５は、対応する直接コンタクト抵抗Ｒおよび配線抵抗ｒを介して接地線ＧＮＤＬａおよびＧＮＤＬｂ（＝０ボルト）に向かって流れる。図１７からわかるように接地線ＧＬ１の端部に近づくほど、言換えると接地線ＧＮＤＬａに近づくほど、接地線ＧＬ１を介して流れる電流が増加される。接地線ＧＬ１は配線抵抗ｒを含んでいるので、接地線ＧＬ１上のそれぞれの位置における電位が電流Ｉ１ないしＩ５の存在により変化される。
【００１７】
すなわち、図１８において曲線Ｃ２により示されるように、接地線ＧＬ１上の位置によって電位ＶＧＬ１が変化される。特に、接地線ＧＬ１を流れる電流が増加されればされるほど、接地線ＧＬ１の各部の電位が上昇される。
【００１８】
接地線ＧＬ１の電位の上昇は、メモリセルにストアされたデータの破壊を引起こす。特に、図１８の曲線Ｃ２からわかるように、接地線ＧＬ１の中央部で電位の上昇が最大となるので、メモリセルＭ４１′ないしＭ４８′のうち特に中央のメモリセルＭ４４′，Ｍ４５′にストアされたデータが破壊されやすい。
【００１９】
これに加えて、次のような問題も指摘される。再び図１７を参照して、たとえば、メモリセルＭ４２′からのカラム電流は、場合により右側から電流Ｉ２として流れたり、または左側から電流Ｉ２′として流れたりする。メモリセルＭ４２′からカラム電流Ｉ２が流れる場合では、メモリセルＭ４１′およびＭ４２′の共通接続ノードＮ１４の電位ＶＮ１４は、次式により表わされる。
【００２０】
ＶＮ１４＝（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）・２ｒ＋Ｉ１・Ｒ          …（１）
一方、メモリセルＭ４２′からカラム電流Ｉ２′が流れる場合では、ノードＮ１４での電位ＶＮ１４′は、次式により表わされる。
【００２１】
ＶＮ１４′＝（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）・２ｒ＋（Ｉ１＋Ｉ２′）・Ｒ…（２）
たとえば、各カラム電流Ｉ１ないしＩ４が２００μＡであり、直接コンタクト抵抗Ｒが５００Ωであり、かつ配線抵抗ｒが２０Ωであると仮定すると、それぞれの場合における電位ＶＮ１４およびＶＮ１４′は、次式によりそれぞれ表わされる。
【００２２】
ＶＮ１４＝１．６×１０−２＋１．０×１０−１＝０．１１６Ｖ        …（３）
ＶＮ１４′＝１．６×１０−２＋２．０×１０−１＝０．２１６Ｖ      …（４）
上記の式（１）ないし（４）からわかるように、ワード線ＷＬ１が活性化されたとき、メモリセルＭ４２′におけるデータ記憶状態により接地ノードＮ１４での電位が変化し、このことも前述のデータ破壊を引起こす原因となる。上記の電位ＶＮ４およびＶＮ４′の変化は、図１９の曲線Ｃ３およびＣ４によって表わされている。図１９においては、縦軸は電位を示し、横軸はノードＮ１３およびＮ１４の位置を示す。
【００２３】
また、第１の導電層上に形成された第２の導電層が有効に使用されていなかった。
【００２４】
この発明は、上記のような課題を解決するためになされたもので、第２の導電層を有効に活用して、メモリセルおよびメモリセル間の接続を実現することを目的とする。
【００２５】
【課題を解決するための手段】
請求項１の発明に係るスタティックランダムアクセスメモリは、１対のアクセストランジスタおよび１対のドライバトランジスタを含むメモリセルが行および列方向に配列されたメモリアレイを備えるスタティックランダムアクセスメモリであって、隣接する２列のメモリセル毎に一体化され、半導体基板上の第１の導電層で形成された複数の前記アクセストランジスタのゲート電極と、前記各メモリセル毎に設けられ、前記第１の導電層で形成された複数の前記ドライバトランジスタのゲート電極と、前記第１の導電層上に形成された第２の導電層からなり、隣接する列の分離された前記各アクセストランジスタのゲート電極間を接続し、１行分のワード線を構成する配線層とを有するものである。
【００２６】
請求項２の発明に係るスタティックランダムアクセスメモリは、請求項１の発明に係るスタティックランダムアクセスメモリにおいて、前記第１の導電層および前記ドライバトランジスタの活性領域上に形成された絶縁膜と、行方向に延び、隣接する列の前記各ドライバトランジスタの活性領域間を接続する前記第２の導電層からなる接地配線層とを有するものである。
【００２７】
請求項１におけるスタティックランダムアクセスメモリは、隣接する２列のメモリセル毎に一体化された第１の導電層のアクセストランジスタのゲート電極と、第２の導電層からなる各アクセストランジスタのゲート電極間を接続する１行分のワード線を構成する配線層とを有するので、有効に第２の導電層を用いたスタティックランダムアクセスメモリが実現できる。
【００２８】
請求項２におけるスタティックランダムアクセスメモリは、第２の導電層を接地配線層にも用いることで、有効に第２の導電層を用いることができる。
【００２９】
【発明の実施の形態】
（実施の形態１）
図１は、この発明の実施の形態１を示すメモリセルアレイの回路ブロック図である。図１を参照して、このメモリセルアレイは、行および列に配設されたメモリセルＭ４１ないしＭ７８を含む。１つの行のメモリセルＭ４１ないしＭ４８およびもう１つの行のメモリセルＭ５１ないしＭ５８は、直接コンタクト抵抗Ｒを介してグランド線ＧＬ１に接続される。同様に、メモリセルＭ６１ないしＭ６８およびＭ７１ないしＭ７８は、グランド線ＧＬ２に接続される。接地線ＧＬ１およびＧＬ２はポリシリコン層またはポリサイド層により半導体基板上に形成され、これらはアルミにより形成された共通の接地線ＧＮＤＬａおよびＧＮＤＬｂに接続される。
【００３０】
図１４に示したメモリセルアレイと比較して異なるのは、ワード線ＷＬ０ないＷＬ５のメモリセルへの接続態様である。すなわち、図１に示されるように、ワード線ＷＬ０ないしＷＬ５が２本毎に対をなしており、対をなしたワード線がツイストされている。たとえば、ワード線ＷＬ２は、メモリセルＭ５１，Ｍ６２，Ｍ５３，…に接続される。これとは相補的に、ワード線ＷＬ３は、メモリセルＭ６１，Ｎ５２，Ｍ６３，…に接続される。言換えると、ワード線ＷＬ２は、第２および第３の行のメモリセルＭ５１ないしＭ５８およびＭ６１ないしＭ６８に列毎に交互に接続され、ワード線ＷＬ３は、ワード線ＷＬ２とは相補的接続態様でこれらのメモリセルＭ５１ないしＭ６８に接続される。ワード線ＷＬ０ないしＷＬ５もまた、ポリシリコン層またはポリサイド層により形成される。
【００３１】
図２は、図１に示したメモリセルアレイにおいて接地線ＧＬ１およびＧＬ２を介して流れる電流を説明するための回路図である。図２では、図１に示したメモリセルアレイの中の第２および第３の行のメモリセルＭ５１ないしＭ５５およびＭ６１ないしＭ６５が示されている。たとえば、ワード線ＷＬ２が活性化されたとき、メモリセルＭ５１，Ｍ６２，Ｍ５３，Ｍ６４，Ｍ５５，…がアクセスされることになる。したがって、アクセスされるメモリセルから、カラム電流Ｉ１ないしＩ５が接地線ＧＬ１およびＧＬ２に流れる。電流Ｉ１ないしＩ５のうち、電流Ｉ１およびＩ３は接地線ＧＬ１を介して接地線ＧＮＤＬａに流れる。一方、電流Ｉ２およびＩ４は、接地線ＧＬ２を介して接地線ＧＮＤＬａに流れる。他方、電流Ｉ５は接地線ＧＬ１を介して接地線ＧＮＤＬｂ（図示せず）に流れる。
【００３２】
図２から理解されるように、１本のワード線ＷＬ２が活性化されたとき、選択されたメモリセルから流出す電流は２つの接地線ＧＬ１およびＧＬ２に流れる。したがって、各接地線ＧＬ１およびＧＬ２を介して流れる電流の総和が図１７に示した１本の接地線ＧＬ１を介して流れる電流の総和よりも減少されるので、接地線ＧＬ１およびＧＬ２の電位の上昇は図１７に示した接地線ＧＬ１の電位の上昇の半分になる。
【００３３】
再び図１８を参照して、曲線Ｃ１は図２に示した１本の接地線ＧＬ１上の電位の変化を示している。図１７に示した接地線ＧＬ１上の電位の変化を示す曲線Ｃ２と比較してわかるように、図２に示した接地線ＧＬ１の電位の上昇が図１７に示した接地線ＧＬ１の電位の上昇の半分に減少されている。
【００３４】
図１に示したメモリセルアレイにおいて、読出動作においてワード線ＷＬ２が活性化されたとき、接地線ＧＬ１の電位の上昇は図１４に示したメモリセルアレイよりも減少されるので、接地線の電位の上昇により引起こされていたデータ破壊が防がれ得る。
【００３５】
これに加えて、メモリセルＭ６２の接地ノードＮ４の電位は、電流がメモリセルＭ６２の右側から流れる場合（電流Ｉ２）と、メモリセルＭ６２の左側から流れる場合（電流Ｉ２′）で次のように変化する。メモリセルＭ６２から図２に示した電流Ｉ２が流れる場合では、接地ノードＮ４の電位ＶＮ４は次式により表わされる。
【００３６】
ＶＮ４＝（Ｉ２＋Ｉ４）・３ｒ＋Ｉ２・Ｒ                      …（５）
一方、メモリセルＭ６２から図２に示した電流Ｉ２′が流れる場合では、接地ノードＮ４の電位ＶＮ４′は次式により表わされる。
【００３７】
ＶＮ４′＝Ｉ２′・２ｒ＋Ｉ４・３ｒ                          …（６）
図１７に示した例と同様に、各カラム電流Ｉ１ないしＩ４が２００μＡであり、直接コンタクト抵抗Ｒが５００Ωであり、配線抵抗ｒが２０Ωであると仮定すると、式（５）および（６）から、ＶＮ４＝０．１２４ボルトおよびＶＮ４′＝０．０２ボルトが得られる。式（３）および（４）に示された値とこれらの値を比較してわかるように、メモリセルＭ６２の接地ノードＮ４の電位の上昇が減少され得ることがわかる。接地ノードＮ４における電位の変化は、図３において示されている。
【００３８】
図４は、図１に示したメモリセルＭ６３およびＭ６４の半導体基板上のレイアウト図である。ワード線ＷＬ２およびＷＬ３を列毎に交互にメモリセルに接続するため、ワード線ＷＬ２およびＷＬ３は半導体基板上で図４に示されるように形成される。
【００３９】
図４を参照して、ワード線ＷＬ２は、第１ポリサイド層２１１，第２ポリシリコン層（または第２ポリサイド層）２２２および第１ポリサイド層２１３によって半導体基板上に形成される。第１ポリサイド層２１１は、、コンタクトホールＣＨ１を介して第２ポリシリコン層２２２に接続される。第２ポリシリコン層２２２は、コンタクトホールＣＨ２を介して第１ポリサイド層２１３に接続される。一方、ワード線ＷＬ３は、第２ポリシリコン層２２１，第１ポリサイド層２１２および第２ポリシリコン層２２３によって半導体基板上に形成される。第２ポリシリコン層２２１は、コンタクトホールＣＨ３を介して第１ポリサイド層２１２に接続される。第１ポリサイド層２１２は、コンタクトホールＣＨ４を介して第２ポリサイド層２２３に接続される。
【００４０】
図４に示したレイアウト図では、１つのメモリセル（たとえばＭ６３）を構成する４つのトランジスタ１０１，１０２，１０３および１０４が現われる。ＴＦＴにより形成されるＰＭＯＳトランジスタ１０５および１０６は図４には示されていない。ドライバトランジスタ１０１は、第１ポリサイド層２１５により形成される。ドライバトランジスタ１０２は、第１ポリサイド層２１４により形成される。アクセスゲートトランジスタ１０３および１０４は、第１ポリサイド層２１２により形成される。領域ＡＲは半導体基板内に形成された活性化領域を示す。
【００４１】
接地線ＧＬ２は、第３ポリシリコン層（または第３ポリサイド層）２３０により形成される。第３ポリシリコン層２３０は、直接コンタクトＤＣ１，ＤＣ２およびＤＣ３を介して活性化領域に接続される。各直接コンタクトＤＣ１ないしＤＣ３は、前述の直接コンタクト抵抗Ｒを有する。
【００４２】
（実施の形態２）
図５は、この発明のもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。図１に示したメモリセルアレイでは、２つの行のメモリセルに１列毎に交互に接続されるワード線が設けられていたが、図５に示したメモリセルアレイでは、２つの行のメモリセルに２列毎に交互に接続されるワード線ＷＬ１０ないしＷＬ１５が設けられる。図５に示した実施の形態においても、１本のワード線が活性化されたとき、メモリセルから接地線に流れる電流の総和が図１４に示した回路の半分に減少されるので、接地線の電位の上昇が防がれ得る。したがって、この実施の形態においてもメモリセルにストアされたデータの破壊が防がれる。
【００４３】
（実施の形態３）
図６は、この発明のさらにもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。図６を参照して、図１４に示した回路と比較すると、接地線ＧＬ１が２本の接地線ＧＬ１ａ，ＧＬ１ｂに分けられている。各接地線ＧＬ１ａおよびＧＬ１ｂは、１列毎に交互に２つの行のメモリセルＭ６１ないしＭ６８およびＭ７１ないしＭ７８に接続される。各メモリセルは、１つの直接コンタクト抵抗Ｒを介して対応する１本の接地線ＧＬ１ａおよびＧＬ１ｂに接続される。接地線ＧＬ１ａおよびＧＬ１ｂも配線抵抗ｒを有している。
【００４４】
これに加えて、図６に示した実施の形態では、各メモリセルに２本のワード線ＷＬ１ａおよびＷＬ１ｂまたはＷＬ２ａおよびＷＬ２ｂが接続されている。２本のワード線を選択的に活性化させるために行アドレス信号を１ビット追加させる必要があるが、各メモリセルの半導体基板上のレイアウトにおいて対称性が得られる（この点については後述する図８のレイアウトを参照）。
【００４５】
たとえば、１本のワード線ＷＬ１ｂが活性化されたとき、メモリセルＭ６１ないしＭ６８から直接コンタクト抵抗Ｒを介して接地線ＧＬ１ａおよびＧＬ１ｂに電流が流れる。この実施の形態においても、１本の接地線ＧＬ１ａおよびＧＬ１ｂに流れるカラム電流の総和が図１４に示した回路と比較して半分に減少されるので、各接地線ＧＬ１ａおよびＧＬ１ｂにおける電位の上昇が半分に減少される。したがって、メモリセルにおいてストアされたデータの破壊が防がれ得る。
【００４６】
図７は、図６に示した１つのメモリセルＭ６１の回路図である。図７を参照して、トランジスタ１０３および１０４のゲートが、ワード線ＷＬ１ａおよびＷＬ１ｂにそれぞれ接続される。ドライバトランジスタ１０１および１０２のソースは、直接コンタクト抵抗Ｒを介して接地線ＧＬ１ａに接続される。
【００４７】
図８は、図６に示したメモリセルＭ６２，Ｍ６３，Ｍ７２およびＭ７３の半導体基板上のレイアウト図である。図８を参照して、たとえばメモリセルＭ６２は、第１ポリサイド層２１８により形成されたドライバトランジスタ１０１と、第１ポリサイド層２１９により形成されたドライバトランジスタ１０２とを含む。
【００４８】
接地線ＧＬ１ｂを構成する第２ポリシリコン層（または第２ポリサイド層）２６１は、直接コンタクトＤＣ４を介して活性化領域、すなわちトランジスタ１０１および１０２のソースに接続される。第２ポリシリコン層２６１は、コンタクトホールＣＨ５を介して第３ポリシリコン層（または第３ポリサイド層）２３２に接続される。第３ポリシリコン層２３２は、コンタクトホールＣＨ６を介して第２ポリシリコン層（または第２ポリサイド層）２２５に接続される。第３ポリシリコン層２２５は、直接コンタクトＤＣ５を介してメモリセルＭ７３内の２つのドライバトランジスタのソースに接続される。一方、接地線ＧＬ１ａも、接地線ＧＬ１ｂと同様に半導体基板上に形成される。
【００４９】
（実施の形態４）
図９は、この発明のさらにもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。図９を参照して、このメモリセルアレイは、行および列に配設されたメモリセルＭ８１ないしＭ１１４を含む。各接地線ＧＬ１ないしＧＬ４は、対応する行内のメモリセルに接続される。上記において説明したすべての実施の形態ではワード線が横方向に配設されていたが、図９に示した実施の形態ではワード線が半導体基板上で斜め方向に形成される。すなわち、１本の斜めワード線は、メモリセルアレイ内の対角線方向のメモリセルに接続される。
【００５０】
たとえば、斜めワード線ＷＬ２０は、ローカルワード線ＷＬ２１ないしＷＬ２４を第２ポリシリコン配線（または第２ポリサイド配線）２２６ないし２２８を用いて接続することにより構成される。各ローカルワード線ＷＬ２１ないしＷＬ２４は、対応するメモリセルＭ８１，Ｍ９２，Ｍ１０３およびＭ１１４に接続される。図９に示したメモリセルアレイにおける他の斜めワード線も、斜めワード線ＷＬ２０と同様の態様で半導体基板上で斜め方向に形成される。
【００５１】
斜めワード線ＷＬ２０が活性化されたとき、各メモリセルＭ８１，Ｍ９２，Ｍ１０３およびＭ１１４から対応する接地線ＧＬ１，ＧＬ２，ＧＬ３およびＧＬ４に電流が流れる。この実施の形態においても、１本のワード線（斜めワード線）が活性化されたとき１本の接地線に流れる電流が減少されるんので、接地線における電位の上昇が防がれ、その結果メモリセルにストアされていたデータの破壊が防がれ得る。
【００５２】
図１０は、図９に示した斜めワード線ＷＬ２０の半導体基板上のレイアウト図である。図１０を参照して、斜めワード線ＷＬ２０を構成する各ローカルワード線ＷＬ２１，ＷＬ２２およびＷＬ２３は、第１ポリサイド層により半導体基板上に形成される。ローカルワード線ＷＬ２１は、第２ポリシリコン層（または第２ポリサイド層）２２６を介してローカルワード線ＷＬ２２に接続される。ローカルワード線ＷＬ２２は、第２ポリシリコン層２２７を介してローカルワード線ＷＬ２３へ接続される。
【００５３】
（実施の形態５）
図１１は、この発明のさらにもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。図１１を参照して、第１行目に配設されたメモリセルＭ４１ないしＭ４８は、接地線ＧＬ１０に直接コンタクト（図示せず）を介して接続される。同様に、第２行目に配設されたメモリセルＭ５１ないしＭ５８も、接地線ＧＬ２０に接続される。ワード線ＷＬ３１は、メモリセルＭ４１ないしＭ４８の奇数番目のものに接続され、一方、ワード線ＷＬ３２は、偶数番目のものに接続される。同様に、ワード線ＷＬ３３は、メモリセルＭ５１ないしＭ５８のうち奇数番目のものに接続され、一方、ワード線ＷＬ３４は偶数番目のものに接続される。
【００５４】
この実施の形態においても、１本のワード線が活性化されたとき、１本の接地線にメモリセルから流れる電流が減少されるので、接地線の電位の上昇が防がれ、データの破壊が防がれ得る。なお、この実施の形態では、１本の行のメモリセルにアクセスするのに２本のワード線が用いられるので、行アドレス信号が１ビットだけ追加されることになる。
【００５５】
このように、図１，図５および図６に示した実施の形態では、１本のワード線が活性されたとき、メモリセルからの電流が２本の接地線に流れる。したがって、１本の接地線に流れる電流が図１４に示した回路よりも半分に減少されるので、接地線の電位の上昇は半分に減少される。その結果、接地線の電位の上昇により引起こされていたデータ破壊が防がれ得る。これに加えて、図９に示した実施の形態では、１本の斜めワード線が活性化されたとき、メモリセルからの電流が複数の接地線にそれぞれ流れる。したがって、接地線の電位の上昇が防がれ、データの破壊が防がれ得る。さらには、図１１に示した実施の形態でも、１本のワード線が活性化されたとき、メモリセルから接地線に流れる電流が半分に減少され、その結果データの破壊が防がれ得る。
【００５６】
上記の記載では、この発明がＳＲＡＭに適用される例について説明がなされたが、この発明は一般に接地線に接続されたメモリセルを備えた半導体メモリに適用可能であることが指摘される。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
以上のように、請求項１に係る発明によれば、隣接する２列のメモリセル毎に一体化された第１の導電層のアクセストランジスタのゲート電極と、各アクセストランジスタのゲート電極間を接続する第２の導電層を有するので、有効に第２の導電層を用いたスタティックランダムアクセスメモリが実現できる。
【００５９】
さらに、請求項２に係る発明によれば、第２の導電層を接地配線層にも用いることで、有効に第２の導電層を用いることができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態を示すメモリセルアレイの回路ブロック図である。
【図２】図１に示したメモリセルアレイにおいて接地線を介して流れる電流を説明するための回路図である。
【図３】図２に示した接地ノードＮ４の電位の変化を示すグラフである。
【図４】図１に示したメモリセルの半導体基板上のレイアウト図である。
【図５】この発明のもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。
【図６】この発明のさらにもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。
【図７】図６に示した１つのメモリセルの回路図である。
【図８】図６に示したメモリセルの半導体基板上のレイアウト図である。
【図９】この発明のさらにもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。
【図１０】図９に示した斜めワード線の半導体基板上のレイアウト図である。
【図１１】この発明のさらにもう１つの実施の形態を示すメモリセルアレイの回路ブロック図である。
【図１２】従来のＳＲＡＭのブロック図である。
【図１３】ＴＦＴを用いたメモリセルの回路図である。
【図１４】図１３に示したメモリセルを備えたメモリセルアレイの回路ブロック図である。
【図１５】図１４に示したメモリセルの半導体基板上のレイアウト図である。
【図１６】図１５に示した直接コンタクトＤＣ２近くの断面構造図である。
【図１７】図１４に示したメモリセルアレイにおいて接地線を介して流れる電流を説明するための回路図である。
【図１８】図１７に示した接地線上の電位の変化を示すグラフである。
【図１９】図１７に示した接地ノードＮ１４の電位の変化を示すグラフである。
【符号の説明】
Ｍ４１−Ｍ７８  メモリセル、ＧＬ１，ＧＬ２  接地線、ＧＮＤＬａ，ＧＮＤＬｂ  共通接地線、ＷＬ０−ＷＬ５  ワード線、Ｒ  直接コンタクト抵抗、ｒ  配線抵抗、ＤＣ１−ＤＣ３  直接コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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