(57)【特許請求の範囲】
【請求項１】
素子駆動用の駆動用ＩＣにおいて、
１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の素子を駆動させるための駆動信号を生成する駆動回路と、
ｘ組の前記データ信号群それぞれが格納されるｘ段のラッチ回路と、
前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、１又は２入力のタイミング信号を遅延させて、ｙ個の点灯タイミング信号を生成する遅延制御回路と、
前記素子毎に対応するデータ信号を、前記ｘ段のラッチ回路から選択し、ｎ個のデータ信号によって１組のデータ信号群を形成するとともに、該１組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記ｙ個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、
を有することを特徴とする駆動用ＩＣ。
【請求項２】
前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、
前記ｘ段の各ラッチ回路が、後段に接続されるラッチ回路に対して、ｎ個のデータ信号を並列的に送出することを特徴とする請求項１に記載の駆動用ＩＣ。
【請求項３】
前記各素子の駆動タイミングを記憶する記憶回路を備えるとともに、
前記記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号が前記ｘ段のラッチ回路より選択され、該選択されたｎ個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されることを特徴とする請求項１又は請求項２に記載の駆動用ＩＣ。
【請求項４】
素子駆動用の駆動用ＩＣにおいて、
１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の素子を駆動させるための駆動信号を生成する駆動回路と、
前記データ信号を格納するｘ段のラッチ回路と、
前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、１又は２入力のタイミング信号を遅延させて、ｙ個の点灯タイミング信号を生成し、前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記素子の駆動動作のタイミングを制御する出力制御回路と、
を有し、
前記各素子毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定されることを特徴とする駆動用ＩＣ。
【請求項５】
前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、
前記ｘ段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されることを特徴とする請求項４に記載の駆動用ＩＣ。
【請求項６】
前記ｎ個の素子が発光素子を構成するｎ個の発光部であるとともに、該複数の発光部が一列に配されているとき、
前記選択回路において、前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づいて、前記各発光部に対応するデータ信号が選択される前記ラッチ回路と前記駆動回路に送出されるタイミングとが設定されることを特徴とする請求項１〜請求項５のいずれかに記載の駆動用ＩＣ。
【請求項７】
前記駆動用ＩＣが光プリントヘッド内に備えられた前記発光素子の発光部を駆動するための駆動用ＩＣであるとともに、
前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、
前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされることを特徴とする請求項１〜請求項６のいずれかに記載の駆動用ＩＣ。
【請求項８】
前記ｙ個の点灯タイミング信号が、印字ライン周期毎に発生することを特徴とする請求項７のいずれかに記載の駆動用ＩＣ。
【請求項９】
前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路が駆動させることを特徴とする請求項８に記載の駆動用ＩＣ。
【請求項１０】
前記ｙ個の点灯タイミング信号が、重なり合う期間を有することを特徴とする請求項１〜請求項９のいずれかに記載の駆動用ＩＣ。
【請求項１１】
ｎ個の発光部を有する発光素子と、
１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、ｘ組の前記データ信号群それぞれが格納されるｘ段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために１又は２入力のタイミング信号を遅延させてｙ個の点灯タイミング信号を生成する遅延制御回路と、前記発光部毎に対応するデータ信号を、前記ｘ段のラッチ回路から選択し、ｎ個のデータ信号によって１組のデータ信号群を形成するとともに、該１組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記ｙ個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を備える駆動用ＩＣと、
を有することを特徴とする光プリントヘッド。
【請求項１２】
前記駆動用ＩＣにおいて、
前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、
前記ｘ段の各ラッチ回路が、後段に接続されるラッチ回路に対して、ｎ個のデータ信号を並列的に送出することを特徴とする請求項１１に記載の光プリントヘッド。
【請求項１３】
前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、
前記駆動用ＩＣにおいて、
前記メモリから読み出された前記駆動タイミングを記憶する記憶回路が設けられるとともに、
前記記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号が前記ｘ段のラッチ回路より選択され、該選択されたｎ個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されることを特徴とする請求項１１又は請求項１２に記載の光プリントヘッド。
【請求項１４】
ｎ個の発光部を有する発光素子と、
１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するｘ段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために１又は２入力のタイミング信号を遅延させて、ｙ個の点灯タイミング信号を生成し前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記各発光部の駆動動作のタイミングを制御する出力制御回路と、を備え、前記各発光部毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定される駆動用ＩＣと、
有することを特徴とする光プリントヘッド。
【請求項１５】
前記駆動用ＩＣにおいて、
前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、
前記ｘ段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されることを特徴とする請求項１４に記載の光プリントヘッド。
【請求項１６】
前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、
前記駆動用ＩＣにおいて、
前記記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号毎の前記ｘ段のラッチ回路同士における受け渡し動作が設定されるとともに、前記最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記発光部毎の駆動動作のタイミングが設定されることを特徴とする請求項１４又は請求項１５に記載の光プリントヘッド。
【請求項１７】
ｎ個の発光部を有する発光素子と、
ｎ個のデータ信号で構成されるｘ組のデータ信号群それぞれが格納されるｘ段のラッチ回路と、前記発光部毎に対応するデータ信号を前記ｘ段のラッチ回路から選択するとともに選択したｎ個のデータ信号によって１組のデータ信号群を形成する第１選択回路と、該第１選択回路で選択されたデータ信号を一時記憶するとともに順に外部に出力する第１シフトレジスタと、を備える制御回路と、
１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために１又は２入力のタイミング信号を遅延させてｙ個の点灯タイミング信号を生成する遅延制御回路と、前記制御回路から送出される前記発光部毎に対応するデータ信号を前記遅延制御回路から与えられる前記ｙ個の点灯タイミング信号に応じて前記駆動回路に送出する第２選択回路と、を備える駆動用ＩＣと、
を有することを特徴とする光プリントヘッド。
【請求項１８】
前記制御回路において、
前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出する第２シフトレジスタが設けられるとともに、
前記ｘ段の各ラッチ回路が、後段に接続されるラッチ回路に対して、ｎ個のデータ信号を並列的に送出することを特徴とする請求項１７に記載の光プリントヘッド。
【請求項１９】
前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、
前記制御回路に、前記メモリから読み出された前記駆動タイミングを記憶する第１記憶回路が設けられ、
前記駆動用ＩＣに、前記メモリから読み出された前記駆動タイミングを記憶する第２記憶回路が設けられ、
前記制御回路において、前記第１記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号が前記ｘ段のラッチ回路より選択され、
前記駆動用ＩＣにおいて、前記第２記憶回路に記憶された前記駆動タイミングに応じて、前記制御回路で選択されたｎ個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されることを特徴とする請求項１７又は請求項１８に記載の光プリントヘッド。
【請求項２０】
前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、
前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるように、前記駆動タイミングが設定されることを特徴とする請求項１３又は請求項１６又は請求項１９に記載の光プリントヘッド。
【請求項２１】
前記ｙ個の点灯タイミング信号が、印字ライン周期毎に発生し、
前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路によって駆動されることを特徴とする請求項２０に記載の光プリントヘッド。
【請求項２２】
前記ｙ個の点灯タイミング信号が、重なり合う期間を有することを特徴とする請求項１１〜請求項２１のいずれかに記載の光プリントヘッド。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリンタなどの記録ヘッドに用いられる光プリントヘッド及びこの光プリントヘッドに設けられた発光素子を駆動するための駆動用ＩＣに係るもので、特にタンデム方式でカラー印字を行うプリンタに設けられる光プリントヘッド及びこの光プリントヘッドの発光素子を駆動するための駆動用ＩＣ。
【０００２】
【従来の技術】
従来使用されている光プリントヘッドは、図１７のように、複数の発光部（以下、本明細書内における「発光部」とは、請求の範囲における「素子」に相当する）で構成された発光素子と、データ信号を取り込むシフトレジスタ１０１と、シフトレジスタ１０１に取り込まれたデータ信号を並列に取り込むラッチ回路１０２と、発光素子を駆動するためのドライブ回路１０３と、ドライブ回路１０３に電流を供給するための電流供給回路１０４と、各部に所定のタイミング信号を供給するタイミング制御回路１０５とを備えた図１８のような構成の複数の駆動用ＩＣとを有する。今、光プリントヘッドに、図１７のように、直列的に接続された２６個の駆動用ＩＣｂ１〜ｂ２６と、この２６個の駆動用ＩＣｂ１〜ｂ２６によって駆動される４９９２個の発光部＃１〜＃４９９２とが設けられているものとして、簡単に、従来の光プリントヘッドについて説明する。
【０００３】
このような構成の光プリントヘッドにおいて、まず、駆動用ＩＣｂは、そのシフトレジスタ１０１内に、データ入力端子ＳＩ０〜ＳＩ３より入力される４ビットのデータ信号がクロックＣＬＫに同期して取り込まれる。又、このシフトレジスタ１０１は、取り込んだ４ビットのデータ信号を、クロックＣＬＫに同期してデータ出力端子ＳＯ０〜ＳＯ３から隣接した駆動用ＩＣのデータ入力端子ＳＩ０〜ＳＩ３に対して出力する。
【０００４】
このとき、クロック入力端子ＣＩより入力されるクロックＣＬＫは、バッファを介してクロック出力端子ＣＯより出力され、隣接した駆動用ＩＣのクロック入力端子ＣＩに入力される。よって、図１９のように、１２４８回目のクロックＣＬＫが入力されたとき、２６個の駆動用ＩＣｂ１〜ｂ２６のシフトレジスタ１０１には、４９９２個のデータ信号が４×４８（１９２）個毎、取り込まれる。
【０００５】
このように、４９９２個のデータ信号が取り込まれると、次に、ロード信号ＬＯＡＤが駆動用ＩＣのロード信号入力端子ＬＩに入力される。このロード信号ＬＯＡＤによって生成されるタイミング信号が、１９２ビットのラッチ回路１０２に与えられると、シフトレジスタ１０１に取り込まれた１９２個のデータ信号が格納される。
【０００６】
このとき、ロード信号入力端子ＬＩより入力されるロード信号ＬＯＡＤは、バッファを介してロード信号出力端子ＬＯより出力され、隣接した駆動用ＩＣのロード信号入力端子ＬＩに入力される。よって、図１９のように、ロード信号ＬＯＡＤが入力されたとき、２６個の駆動用ＩＣｂ１〜ｂ２６のシフトレジスタ１０１に取り込まれた各データ信号がラッチ回路１０２に格納される。
【０００７】
このように、駆動用ＩＣｂ１〜ｂ２６の各ラッチ回路１０２に１９２個ずつ格納された４９９２個のデータ信号に基づいて、ドライブ回路１０３がストローブ信号ＳＴＢがローとなる期間に電流を端子ＤＯ１〜ＤＯ１９２へ流すことによって、発光部＃１〜＃４９９２が駆動し、１ライン分の印字が行われる。このようにドライブ回路１０３が動作を行っている間、ロード信号ＬＯＡＤをローとし、再び、クロックＣＬＫを与えることによって、次のラインの取り込みが行われる。
【０００８】
また、光プリントヘッドは、図１の上面図のように、複数の発光部で構成されるとともに中央部に配置された発光素子群１を覆うＳＬＡ（Ｓｅｌｆ  ｆｏｃｕｓｉｎｇ  Ｌｅｎｓ  Ａｒｒａｙ）２と、ＳＬＡ２を固定するためのレンズホルダ３と、発光素子群１内の発光素子を構成する複数の発光部の位置を決定するための位置決め用ピン４ａ，４ｂとを有する。よって、発光素子群１を構成する各発光部は、位置決め用ピン４ａ，４ｂによって結ばれる直線上に配置されるように位置決めされる。
【０００９】
【発明が解決しようとする課題】
このような光プリントヘッドが、従来より、プリンタなどに設けられることで、紙面への印字が行われているが、基板上に設けられる発光素子が配列されたＬＥＤアレイの曲がりや、光プリントヘッドに設けられたレンズのレンズ光軸の曲がりや、このレンズ自身の曲がりによって、結像位置に曲がりが生じてしまう。今、Ｘ方向に発光素子が配列されるとき、このＸ方向に対し垂直となる方向をＹ方向とすると、このＹ方向に曲がりが生じる。以下、このＹ方向への曲がりを「Ｙ曲がり」と呼ぶ。
【００１０】
このようなＹ曲がりは、例として、図２０及び図２１のグラフに示されるような発光部のＹ方向における結像位置のずれである。更に、この結像位置のずれは、位置決めピン４ａ，４ｂによって結ばれる直線がＹ方向に対して斜めにずれることによっても発生する。
【００１１】
このＹ曲がりによる影響はカラー印字を行うために複数の光プリントヘッドが設けられたタンデム方式のプリンタなどにおいて、大きく印字の品位が低下するという問題があった。又、このような印字の品位の低下を抑制するために、光プリントヘッドの良否選択や、レンズの調整及び良否選択などが必要となるため、光プリントヘッドやこの光プリントヘッドが備えられるプリンタに係るコストが大きくなる。
【００１２】
このような問題を鑑みて、本発明は、光プリントヘッドの機械的又は光学的な曲がりによって生じる結像位置のずれを補正するための駆動用ＩＣ及びこの駆動用ＩＣを備えた光プリントヘッドを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の駆動用ＩＣは、請求項１に記載するように、素子駆動用の駆動用ＩＣにおいて、１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の素子を駆動させるための駆動信号を生成する駆動回路と、ｘ組の前記データ信号群それぞれが格納されるｘ段のラッチ回路と、前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、１又は２入力のタイミング信号を遅延させて、ｙ個の点灯タイミング信号を生成する遅延制御回路と、前記素子毎に対応するデータ信号を、前記ｘ段のラッチ回路から選択し、ｎ個のデータ信号によって１組のデータ信号群を形成するとともに、該１組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記ｙ個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を有することを特徴とする。
【００１４】
このような駆動用ＩＣでは、ｎ個のデータ信号に基づいて、ｎ個の素子を駆動するための駆動信号を生成する際、各素子を正常に駆動させるために、ｘ段のラッチ回路に格納されたｘ組のデータ信号から各素子毎に対応したｎ個のデータ信号が選択回路によって選択されることで、１組のデータ信号群が得られる。この選択回路で選択されて得た１組のデータ信号群を構成するデータ信号を、それぞれに対応された点灯タイミング信号に応じて駆動回路に与えて駆動信号を生成し、出力することによって、各素子を正常に動作させることができる。このとき生成される駆動信号は、各素子に対して１対１となるような信号でも構わないし、時分割駆動させるための信号でも構わない。
【００１５】
又、このような駆動用ＩＣにおいて、請求項２に記載するように、前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、前記ｘ段の各ラッチ回路が、後段に接続されるラッチ回路に対して、ｎ個のデータ信号を並列的に送出するようにしても構わない。このとき、シフトレジスタを、１ビット毎にデータ信号が時系列的に入力されるものとしても構わないし、複数ビット毎にデータ信号が入力されるものとしても構わない。
【００１６】
又、請求項３に記載するように、前記各素子の駆動タイミングを記憶する記憶回路を備えるとともに、前記記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号が前記ｘ段のラッチ回路より選択され、該選択されたｎ個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定される。このとき、例えば、その駆動タイミングが遅く設定された素子ほど後段のラッチ回路よりデータ信号を選択するようにすることができ、又、更に、選択されたデータ信号の内、その駆動タイミングが遅く設定された素子ほど遅いタイミングで発生される点灯タイミング信号に応じて動作させることができる。
【００１７】
又、請求項４に記載の駆動用ＩＣは、素子駆動用の駆動用ＩＣにおいて、１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の素子を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するｘ段のラッチ回路と、前記素子毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために、１又は２入力のタイミング信号を遅延させて、ｙ個の点灯タイミング信号を生成し、前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記素子の駆動動作のタイミングを制御する出力制御回路と、を有し、前記各素子毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定されることを特徴とする。
【００１８】
このような駆動用ＩＣでは、ｎ個のデータ信号に基づいて、ｎ個の素子を駆動するための駆動信号を生成する際、各素子を正常に駆動させるために、ｘ段のラッチ回路それぞれについて、各データ信号毎に、ラッチさせるか、又は、ラッチさせずに後段に送出させるかを設定することで、最終段のラッチ回路より１組のデータ信号群が得られる。この得られた１組のデータ信号群を構成するデータ信号が駆動回路に与えられると、駆動回路において、出力制御回路で設定された各データ信号に対応した点灯タイミング信号に応じたタイミングで、駆動信号が生成されることによって、各素子を正常に動作させることができる。このとき生成される駆動信号は、各素子に対して１対１となるような信号でも構わないし、時分割駆動させるための信号でも構わない。
【００１９】
又、このような駆動用ＩＣにおいて、請求項５に記載するように、前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタを備えるとともに、前記ｘ段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されるようにしても構わない。このとき、シフトレジスタを、１ビット毎にデータ信号が時系列的に入力されるものとしても構わないし、複数ビット毎にデータ信号が入力されるものとしても構わない。
【００２０】
又、請求項６に記載するように、前記ｎ個の素子が発光素子を構成するｎ個の発光部であるとともに、該複数の発光部が一列に配されているとき、前記選択回路において、前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づいて、前記各発光部に対応するデータ信号が選択されるようにしても構わない。よって、機械的又は光学的な要因による各発光部の結像位置のＹ曲がりを補正して、直線性を改善することができる。
【００２１】
又、請求項７に記載するように、前記駆動用ＩＣが光プリントヘッド内に備えられた前記発光素子の発光部を駆動するための駆動用ＩＣであるとともに、前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるようにしても構わない。
【００２２】
このとき、例えば、発光部が一回点灯する毎に、ラッチ回路内のデータ信号が後段のラッチ回路に遷移するようにして１ライン毎の補正を行う場合、一回目の点灯時には、１ライン目のデータ信号の内、その結像位置が基準位置となる発光部に対応するデータ信号が選択される。そして、２回目の点灯時には、１ライン目のデータ信号の内、その結像位置が基準位置から１ライン分ずれた位置となる発光部に対応するデータ信号と、２ライン目のデータ信号の内、その結像位置が基準位置となる発光部に対応するデータ信号が選択される。このような動作が繰り返し行われることによって、結像位置のずれによるＹ曲がりの発生を抑え、直線性を改善することができる。
【００２３】
又、請求項８に記載するように、前記ｙ個の点灯タイミング信号が、印字ライン周期毎に発生するようにして、各発光部の発光タイミングをずらすことによって、より高精度なＹ曲がり補正を行うことができる。このとき、請求項９に記載するように、前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路が駆動させることで、より高い精度で、直線性を改善することができる。
【００２４】
請求項１０に記載の駆動用ＩＣは、請求項１〜請求項９のいずれかに記載の駆動用ＩＣにおいて、前記ｙ個の点灯タイミング信号が、重なり合う期間を有することを特徴とする。
【００２５】
請求項１１に記載の光プリントヘッドは、ｎ個の発光部を有する発光素子と、１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、ｘ組の前記データ信号群それぞれが格納されるｘ段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために１又は２入力のタイミング信号を遅延させてｙ個の点灯タイミング信号を生成する遅延制御回路と、前記発光部毎に対応するデータ信号を、前記ｘ段のラッチ回路から選択し、ｎ個のデータ信号によって１組のデータ信号群を形成するとともに、該１組のデータ信号群を構成する各データ信号を前記遅延制御回路から与えられる前記ｙ個の点灯タイミング信号に応じて前記駆動回路に送出する選択回路と、を備える駆動用ＩＣと、を有することを特徴とする。
【００２６】
このような光プリントヘッドにおいて、請求項１２に記載するように、前記駆動用ＩＣにおいて、前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、前記ｘ段の各ラッチ回路が、後段に接続されるラッチ回路に対して、ｎ個のデータ信号を並列的に送出するようにしても構わない。
【００２７】
又、請求項１３に記載するように、前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記駆動用ＩＣにおいて、前記メモリから読み出された前記駆動タイミングを記憶する記憶回路が設けられるとともに、前記記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号が前記ｘ段のラッチ回路より選択され、該選択されたｎ個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されるようにしても構わない。
【００２８】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、駆動用ＩＣ内の記憶回路に書き込むことによって、初期設定を行うことができる。
【００２９】
請求項１４に記載の光プリントヘッドは、ｎ個の発光部を有する発光素子と、１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記データ信号を格納するｘ段のラッチ回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために１又は２入力のタイミング信号を遅延させてｙ個の点灯タイミング信号を生成し前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記各発光部の駆動動作のタイミングを制御する出力制御回路と、を備え、前記各発光部毎に、前記ラッチ回路でラッチされる段数を設定することによって、前記ｘ段のラッチ回路の最終段となるラッチ回路から前記駆動回路へ出力される各データ信号のタイミングが設定される駆動用ＩＣと、有することを特徴とする。
【００３０】
このような光プリントヘッドにおいて、請求項１５に記載するように、前記駆動用ＩＣにおいて、前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出するシフトレジスタが設けられるとともに、前記ｘ段の各ラッチ回路が、後段のラッチ回路に対して、各データ信号毎に、そのデータ信号をラッチした後に送出するか、ラッチせずに後段のラッチ回路に送出するかが設定されるようにしても構わない。
【００３１】
又、請求項１６に記載するように、前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記駆動用ＩＣにおいて、前記記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号毎の前記ｘ段のラッチ回路同士における受け渡し動作が設定されるとともに、前記最終段となるラッチ回路から前記駆動回路へ与えられる各データ信号による前記発光部毎の駆動動作のタイミングが設定されるようにしても構わない。
【００３２】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、駆動用ＩＣの初期設定を行うことができる。
【００３３】
請求項１７に記載の光プリントヘッドは、ｎ個の発光部を有する発光素子と、ｎ個のデータ信号で構成されるｘ組のデータ信号群それぞれが格納されるｘ段のラッチ回路と、前記発光部毎に対応するデータ信号を前記ｘ段のラッチ回路から選択するとともに選択したｎ個のデータ信号によって１組のデータ信号群を形成する第１選択回路と、該第１選択回路で選択されたデータ信号を一時記憶するとともに順に外部に出力する第１シフトレジスタと、を備える制御回路と、１組のデータ信号群を構成するｎ個のデータ信号に基づいて、ｎ個の前記発光部を駆動させるための駆動信号を生成する駆動回路と、前記発光部毎に対応するデータ信号を前記駆動回路へ送出するタイミングを設定するために１又は２入力のタイミング信号を遅延させてｙ個の点灯タイミング信号を生成する遅延制御回路と、前記制御回路から送出される前記発光部毎に対応するデータ信号を前記遅延制御回路から与えられる前記ｙ個の点灯タイミング信号に応じて前記駆動回路に送出する第２選択回路と、を備える駆動用ＩＣと、を有することを特徴とする。
【００３４】
このような光プリントヘッドにおいて、まず、制御回路で印字ライン毎の粗めのＹ曲がり補正が行われる。このように粗めのＹ曲がり補正が施されたデータ信号が駆動用ＩＣに与えられると、駆動用ＩＣにおいて、各発光部に与えるデータ信号の印字ライン周期内におけるタイミングの微調整が行われる。よって、駆動用ＩＣにおいて、更に精度の高いＹ曲がり補正が施される。
【００３５】
請求項１８に記載するように、前記制御回路において、前記ｎ個のデータ信号がｍ個毎に入力された後、ｎ個のデータ信号を並列的に１段目の前記ラッチ回路に送出する第２シフトレジスタが設けられるとともに、前記ｘ段の各ラッチ回路が、後段に接続されるラッチ回路に対して、ｎ個のデータ信号を並列的に送出するようにしても構わない。
【００３６】
請求項１９に記載するように、前記ｎ個の発光部の配列方向に対して垂直な方向における前記各発光部の結像位置に基づく前記各発光部の駆動タイミングが格納されるメモリを備え、前記制御回路に、前記メモリから読み出された前記駆動タイミングを記憶する第１記憶回路が設けられ、前記駆動用ＩＣに、前記メモリから読み出された前記駆動タイミングを記憶する第２記憶回路が設けられ、前記制御回路において、前記第１記憶回路に記憶された前記駆動タイミングに応じて、前記ｎ個のデータ信号が前記ｘ段のラッチ回路より選択され、前記駆動用ＩＣにおいて、前記第２記憶回路に記憶された前記駆動タイミングに応じて、前記制御回路で選択されたｎ個のデータ信号それぞれが前記駆動回路に送出されるタイミングが設定されるようにしても構わない。
【００３７】
このようにすることで、フラッシュメモリなどの不揮発性のメモリに格納された駆動用タイミングを、電源投入時などの設定変更時に、制御回路内の第１記憶回路及び駆動用ＩＣ内の第２記憶回路に書き込むことによって、初期設定を行うことができる。
【００３８】
又、請求項２０に記載するように、前記光プリントヘッドを使用したプリンタの印字方向を下側とし、前記複数の発光部の内、最も下側に位置する発光部の結像位置を基準位置としたとき、前記印字方向において前記基準位置より離れた位置を結像位置とする発光部に対応したデータ信号ほど、後段のラッチ回路より選択される、又は、後段のラッチ回路までラッチされるように、前記駆動タイミングが設定されるようにすることで、結像位置のずれによるＹ曲がりの発生を抑え、直線性を改善することができる。
【００３９】
請求項２１に記載するように、前記ｙ個の点灯タイミング信号が、印字ライン周期毎に発生し、前記発光部の結像位置が、該結像位置より印字方向の下側に位置するとともに最も近い位置にある印字ラインに対してより離れた位置にある前記発光部ほど、前記印字ライン周期においてより遅いタイミングで発生される前記点灯タイミング信号に応じたタイミングで、前記駆動回路によって駆動されることで、より高い精度で直線性を改善することができる。又、請求項２２に記載するように、前記ｙ個の点灯タイミング信号が、重なり合う期間を有するようにすることで、点灯時間を長く設定できるために高速印刷に対応することが可能となる。
【００４０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。図１及び図２で示される構成は、後述する各実施の形態において、共通の構成である。そして、図１のように、発光部１、ＳＬＡ２、レンズホルダ３、及び位置決めピン４ａ，４ｂを有する光プリントヘッドは、図２のブロック図で表されるような内部構成となる。
【００４１】
図２のように、本実施形態の光プリントヘッドにおいて、発光素子群１が４９９２個の発光部＃１〜＃４９９２で構成され、この発光部＃１〜＃４９９２を１９２個毎に駆動させるための２６個の駆動用ＩＣａ１〜ＩＣａ２６が設けられる。また、発光部＃１〜＃４９９２のＹ方向の位置ずれに関するデータを格納するフラッシュメモリなどで構成されたメモリ５とを有する。又、メモリ５へのデータの読み出し及び書き込みや駆動用ＩＣａ１〜ＩＣａ２６にデータを与えて動作制御を行う制御回路６を付け加えても良い。尚、以下の各実施形態では、駆動用ＩＣが２６個で、又、発光部が４９９２個で構成されるものを一例に挙げて説明する。
＜第１の実施の形態＞
本発明の第１の実施の形態について、図面を参照して説明する。図３及び図４は、本実施形態における光プリントヘッドに設けられた駆動用ＩＣの内部構成を示すブロック回路図である。
【００４２】
図２のような光プリントヘッドにおける駆動用ＩＣａ（図２の駆動用ＩＣａ１〜ＩＣａ２６に相当する）は、図３のブロック図のように、データ入力端子ＳＩ０〜ＳＩ３より入力される４ビットのデータ信号を取り込む１９２ビットのシフトレジスタ１１と、シフトレジスタ１１で取り込まれたデータ信号を１９２ビット単位毎に並列に取り込むラッチ回路１２と、Ｙ方向の補正を行うための１９２組の補正データを格納するＹ位置補正データ記憶回路１３とを有する。
【００４３】
又、駆動用ＩＣａは、各部に所定のタイミング信号を供給するタイミング制御回路１４と、ラッチ回路１２に格納されたデータ信号をＹ位置補正データ記憶回路１３に格納された補正データに応じて選択する選択回路１５と、選択回路１５で選択されたデータ信号に応じて出力端子ＤＯ１〜ＤＯ１９２に駆動信号を出力するドライブ回路１６と、ドライブ回路１６に定電流を供給する電流供給回路１７とを有する。
【００４４】
更に、上述したように駆動用ＩＣａが図３のように構成されるとき、ラッチ回路１２は、１９２ビットの構成のラッチ回路をシリアルに５段接続された構成とされるとともに、ラッチ回路１２内の各段のラッチ回路には、シフトレジスタ１１又は前段のラッチ回路より出力される１９２ビットのデータ信号がパラレルに入力される。又、ラッチ回路１２内の各段のラッチ回路より出力される１９２ビットのデータ信号が選択回路１５に与えられる。
【００４５】
そして、選択回路１５では、ラッチ回路１２より与えられる１９２×５ビットのデータ信号から、Ｙ位置補正データ記憶回路１３より与えられる１９２×９ビットの補正データの内の１９２×５ビットの補正データに応じて選択した１９２ビットのデータ信号を、残りの１９２×４ビットの補正データで選択したタイミング制御回路１４より供給される点灯タイミング信号ＥＮ１〜ＥＮ４に応じてドライブ回路１６に出力する。
【００４６】
Ｙ位置補正データ記憶回路１３は、９ビットで構成される補正データを、データ信号に対応して１９２個記憶することができるように、例えば、１９２×９ビットのラッチ回路で構成することができる。そして、Ｙ位置補正データ記憶回路１３への補正データの書き込みは、シフトレジスタ１１から並列に供給される１９２個単位の信号に基づいて、前もって行うことができる。
【００４７】
即ち、メモリ５内に格納された補正データが、プリンタ本体の制御回路又はプリントヘッド内の制御回路６により読み出されて駆動用ＩＣａに与えられるとき、Ｙ位置補正データ記憶回路１３のみを書き込み状態としてシフトレジスタ１１を介して補正データの各ビットを記憶する作業を９回繰り返すことによって書き込まれる。
【００４８】
以下に図４を参照して、このように構成される駆動用ＩＣａの詳細な構成について説明する。尚、図４は、説明を簡単にするために出力端子ＤＯ１に基づいた回路ブロック図を示し、他の出力端子ＤＯ２〜ＤＯ１９２については同様となるため省略する。
【００４９】
ラッチ回路１２は、１９２ビットのデータ信号を格納することができるラッチ回路１２ａ〜１２ｅを有し、ラッチ回路１２ａにシフトレジスタ１１に格納された１９２ビットのデータ信号が、ラッチ回路１２ｂにラッチ回路１２ａに格納された１９２ビットのデータ信号が、ラッチ回路１２ｃにラッチ回路１２ｂに格納された１９２ビットのデータ信号が、ラッチ回路１２ｄにラッチ回路１２ｃに格納された１９２ビットのデータ信号が、ラッチ回路１２ｅにラッチ回路１２ｄに格納された１９２ビットのデータ信号が、ロード信号ＬＯＡＤに応じてそれぞれ与えられる。
【００５０】
又、このラッチ回路１２ａ〜１２ｅのそれぞれに格納された１９２×５ビットのデータ信号が、ロード信号ＬＯＡＤに応じて、選択回路１５に同時に送出される。このように１９２×５ビットのデータ信号が与えられる選択回路１５は、出力端子ＤＯ１〜ＤＯ１９２のそれぞれに与えるための１９２ビットのデータ信号を選択するために、５つのＡＮＤゲートＧ１〜Ｇ５と１つのＯＲゲートＧ６で構成されたゲート回路及び４つのＡＮＤゲートＧ１１〜Ｇ１４と１つのＯＲゲートＧ１５で構成されたゲート回路がそれぞれ１９２組構成される。
【００５１】
この選択回路１５は、遅延制御回路１８で生成された点灯タイミング信号ＥＮ１〜ＥＮ４のいずれか１つの信号に応じてドライブ回路１６にデータ信号を送出するために、ＯＲゲートＧ６，Ｇ１５それぞれからの出力が入力されるＡＮＤゲートＧ７を１９２個有する。又、ドライブ回路１６は、電流供給回路１７より供給される電流を増幅して出力端子ＤＯ１〜ＤＯ１９２それぞれに供給する１９２個の電流増幅器１６ａによって構成される。
【００５２】
又、遅延制御回路１８は、図５に波形を示すように、タイミング信号ＥＮによって規定される期間をタイミングクロックＥＣＬＫに応じて複数の期間に分割するための点灯タイミング信号ＥＮ１〜ＥＮ４を生成するための回路である。即ち、図６に示すように、タイミング信号ＥＮ及びタイミングクロックＥＣＬＫが入力される４つの出力遅延カウンタ６１〜６４によって構成することができる。よって、この出力遅延カウンタ６１〜６４それぞれより図５のように、タイミングクロックＥＣＬＫ１周期毎に順に遅延された点灯タイミング信号ＥＮ１〜ＥＮ４が出力される。
【００５３】
このように、遅延制御回路１８は１つのタイミング信号ＥＮに基づいて４つの点灯タイミング信号ＥＮ１〜ＥＮ４を生成する。すなわち、点灯タイミング信号の数よりも少数の信号線を用いて制御信号（タイミング信号）を供給するので、外部と接続する制御信号の端子の数を削減してＩＣの小型化を図ることができるとともに、ワイヤボンド配線などの外部配線数を削減することができる。又、点灯タイミング信号ＥＮ１〜ＥＮ４がハイとなる期間が、タイミング信号ＥＮがハイとなる期間とほぼ等しいため、各発光部の点灯時間を長く設定することができる。
【００５４】
ここで、出力端子ＤＯ１に基づいて説明すると、Ｙ位置補正データ記憶回路１３より出力される５ビットの補正データｄａ〜ｄｅがそれぞれ、５つのＡＮＤゲートＧ１〜Ｇ５に入力される。又、このＡＮＤゲートＧ１〜Ｇ５には、ラッチ回路１２ａ〜１２ｅからの出力端子ＤＯ１に与えるためのデータ信号が１ビット毎に入力される。ＯＲゲートＧ６には、ＡＮＤゲートＧ１〜Ｇ５からの出力が入力され、補正データｄａ〜ｄｅの内、ハイとなる補正データが入力されたＡＮＤゲートからの出力がＯＲゲートＧ６の出力となる。
【００５５】
又、Ｙ位置補正データ記憶回路１３より出力される４ビットの補正データｔａ〜ｔｄがそれぞれ、４つのＡＮＤゲートＧ１１〜Ｇ１４に入力される。そして、このＡＮＤゲートＧ１１〜Ｇ１４には、遅延制御回路１８で生成された点灯タイミング信号ＥＮ１〜ＥＮ４がそれぞれ入力される。ＯＲゲートＧ１５には、ＡＮＤゲートＧ１１〜Ｇ１４からの出力が入力され、補正データｔａ〜ｔｄの内、ハイとなる補正データが入力されたＡＮＤゲートからの出力がＯＲゲートＧ１５の出力となる。そして、ＯＲゲートＧ６，Ｇ１５それぞれの出力がＡＮＤゲートＧ７に与えられ、補正データｄａ〜ｄｅによって選択されたデータ信号が、補正データｔａ〜ｔｄによって選択された点灯タイミング信号ＥＮ１〜ＥＮ４に応じて、ＡＮＤゲートＧ７を介して電流増幅回路１６ａに送出される。
【００５６】
シフトレジスタ１１より出力されるデータ信号は、４ビット毎に、データ信号出力端子ＳＯ０〜ＳＯ３より出力されて、隣接する駆動用ＩＣａの入力端子ＳＩ０〜ＳＩ３に入力される。又、クロック入力端子ＣＩに入力されるクロックＣＬＫがバッファＢ１を介してクロック出力端子ＣＯより出力されて、隣接する駆動用ＩＣａのクロック入力端子ＣＩに入力される。ロード信号入力端子ＬＩに入力されるロード信号ＬＯＡＤは、バッファＢ２を介してロード信号出力端子ＬＯより出力されて、隣接する駆動用ＩＣａのロード信号入力端子ＬＩに入力される。
【００５７】
このように構成される駆動用ＩＣａ１〜ＩＣａ２６が設けられた光プリントヘッドの動作について、図７及び図８を参照して説明する。図７は、発光部のＹ方向の結像位置と補正後の印字イメージを示す図であり、又、図８は、駆動用ＩＣの動作を示すタイミングチャートである。
【００５８】
まず、図７を参照して、簡単に説明する。尚、図７は、説明を簡単にするために、発光部数を１７ドットとして説明する。又、紙送り方向（印字方向と反対の方向となる）を図７の矢印の方向とする。このとき、まず、各発光部＃１〜＃１７の結像位置を、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）による位置計測や印字された直線の曲がりの計測などを用いて確認する。そして、このとき確認された各発光部＃１〜＃１７の結像位置から、各発光部＃１〜＃１７の点灯タイミングを表す補正データｄａ〜ｄｅ，ｔａ〜ｔｄを設定する。そして、設定された補正データｄａ〜ｄｅ，ｔａ〜ｔｄが制御回路６によってメモリ５に書き込まれる。
【００５９】
即ち、まず、図７（ａ）のように発光部＃１〜＃１７それぞれの結像位置が確認されるとともに、発光部＃１〜＃１７の内その結像位置が最下部となる発光部＃１７が基準位置となるとき、図７（ｂ）のように、発光部＃１５〜＃１７に対して補正データｄａが、発光部＃１，＃２，＃１３，＃１４に対して補正データｄｂが、発光部＃３，＃４，＃１１，＃１２に対して補正データｄｃが、発光部＃５〜＃７，＃９，＃１０に対して補正データｄｄが、発光部＃８に対して補正データｄｅが、それぞれ設定されてメモリ５に格納される。
【００６０】
この補正データｄａ〜ｄｅは、それぞれ、結像位置が基準位置付近であるものに対してｄａが、結像位置が基準位置より略１ライン分紙送り方向にずれた位置であるものに対してｄｂが、結像位置が基準位置より略２ライン分紙送り方向にずれた位置であるものに対してｄｃが、結像位置が基準位置より略３ライン分紙送り方向にずれた位置であるものに対してｄｄが、結像位置が基準位置より略４ライン分紙送り方向にずれた位置であるものに対してｄｅが与えられるようにして、設定される。
【００６１】
このように設定されたライン毎のＹ位置補正を行うための補正データｄａ〜ｄｅを用いてＹ位置補正が行われると、図７（ａ）のように確認される発光部＃１〜＃１７の結像位置が、図７（ｃ）のように補正される。しかしながら、図７（ｃ）から明らかなように、ライン毎のＹ位置補正を行っても、まだ、基準位置における各発光部の結像位置のずれが完全に解消されていない。そこで、更に、基準位置と基準位置より略１ライン分紙送り方向にずれた位置との間を４領域に分け、各領域毎の結像位置のずれに対するＹ位置補正を行うための補正データｔａ〜ｔｄが設定される。尚、各ライン間の幅をＬとする。
【００６２】
即ち、図７（ｄ）のように、発光部＃１，＃３，＃５，＃８，＃１０，＃１２，＃１４，＃１７に対して補正データｔａが、発光部＃６，＃１６に対して補正データｔｂが、発光部＃２，＃４，＃９，＃１１，＃１３に対して補正データｔｃが、発光部＃７，＃１５に対して補正データｔｄが、それぞれ設定されてメモリ５に格納される。
【００６３】
この補正データｔａ〜ｔｄは、結像位置が基準位置付近であるものに対して補正データｔａが、結像位置が基準位置より略（１／４）Ｌ紙送り方向にずれた位置であるものに対して補正データｔｂが、結像位置が基準位置より略（１／２）Ｌ紙送り方向にずれた位置であるものに対して補正データｔｃが、結像位置が基準位置より略（３／４）Ｌ紙送り方向にずれた位置であるものに対して補正データｔｄが与えられるようにして設定される。
【００６４】
例えば、電源投入されたときなどにおいて、このようにメモリ５に格納された各発光部＃１〜＃１７に対する補正データｄａ〜ｄｅ，ｔａ〜ｔｄが、プリンタ本体の制御回路又はプリントヘッド内の制御回路６によって読み出されて、駆動用ＩＣａに与えられて、シフトレジスタ１１を介してＹ位置補正データ記憶回路１３に格納される。
【００６５】
そして、まず、ラッチ回路１２ａに格納されたデータ信号が、補正データｄａが与えられる出力端子ＤＯ１５〜ＤＯ１７のそれぞれに対して設けられたＡＮＤゲートＧ１及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に与えられる。このとき、遅延制御回路１８より点灯タイミング信号ＥＮ１が送出されると、補正データｔａが与えられる出力端子ＤＯ１７に設けられたＡＮＤゲートＧ１１の出力がハイとなり、このＡＮＤゲートＧ１１の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ１７に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ａに格納されたデータ信号が与えられ、発光部＃１７に電流供給されて、基準位置付近の印字が行われる。
【００６６】
又、遅延制御回路１８より点灯タイミング信号ＥＮ１が送出された後にタイミングクロック１周期分遅延して点灯タイミング信号ＥＮ２が送出されると、補正データｔｂが与えられる出力端子ＤＯ１６に設けられたＡＮＤゲートＧ１２の出力がハイとなり、このＡＮＤゲートＧ１２の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ１６に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ａに格納されたデータ信号が与えられ、発光部＃１６に電流供給されて、基準位置から（１／４）Ｌずれた位置の印字が行われる。そして、遅延制御回路１８より点灯タイミング信号ＥＮ２が送出された後にタイミングクロック１周期分遅延して点灯タイミング信号ＥＮ３が送出される。
【００６７】
その後、更に、遅延制御回路１８より点灯タイミング信号ＥＮ３が送出された後にタイミングクロック１周期分遅延して点灯タイミング信号ＥＮ４が送出されると、補正データｔｄが与えられる出力端子ＤＯ１５に設けられたＡＮＤゲートＧ１４の出力がハイとなり、このＡＮＤゲートＧ１４の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ１５に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ａに格納されたデータ信号が与えられ、発光部＃１５に電流供給されて、基準位置から（３／４）Ｌずれた位置の印字が行われる。このラインの印字が終了すると、ラッチ回路１２ａに格納されたデータ信号がラッチ回路１２ｂに格納される。
【００６８】
次に、基準位置から１ラインずれた位置の印字が行われるとき、ラッチ回路１２ｂに格納されたデータ信号が、補正データｄｂが与えられる出力端子ＤＯ１，ＤＯ２，ＤＯ１３，ＤＯ１４のそれぞれに対して設けられたＡＮＤゲートＧ２及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に与えられる。このとき、遅延制御回路１８より点灯タイミング信号ＥＮ１が送出されると、補正データｔａが与えられる出力端子ＤＯ１，ＤＯ１４に設けられたＡＮＤゲートＧ１１の出力がハイとなり、このＡＮＤゲートＧ１１の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ１，ＤＯ１４に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｂに格納されたデータ信号が与えられ、発光部＃１，＃１４に電流供給されて、１ラインずれた位置の印字が行われる。
【００６９】
又、遅延制御回路１８より点灯タイミング信号ＥＮ２が送出された後に点灯タイミング信号ＥＮ３が送出されると、補正データｔｃが与えられる出力端子ＤＯ２，ＤＯ１３それぞれに設けられたＡＮＤゲートＧ１３の出力がハイとなり、このＡＮＤゲートＧ１３の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ２，ＤＯ１３に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｂに格納されたデータ信号が与えられ、発光部＃２，＃１３に電流供給されて、１ラインずれた位置から更に（１／２）Ｌずれた位置の印字が行われる。
【００７０】
更に、遅延制御回路１８より点灯タイミング信号ＥＮ４が送出されて、このラインの印字が終了すると、ラッチ回路１２ｂに格納されたデータ信号がラッチ回路１２ｃに格納される。
【００７１】
次に、基準位置から２ラインずれた位置の印字が行われるとき、ラッチ回路１２ｃに格納されたデータ信号が、補正データｄｃが与えられる出力端子ＤＯ３，ＤＯ４，ＤＯ１１，ＤＯ１２のそれぞれに対して設けられたＡＮＤゲートＧ３及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に与えられる。このとき、遅延制御回路１８より点灯タイミング信号ＥＮ１が送出されると、補正データｔａが与えられる出力端子ＤＯ３，ＤＯ１２に設けられたＡＮＤゲートＧ１１の出力がハイとなり、このＡＮＤゲートＧ１１の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ３，ＤＯ１２に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｃに格納されたデータ信号が与えられ、発光部＃３，＃１２に電流供給されて、２ラインずれた位置の印字が行われる。
【００７２】
又、遅延制御回路１８より点灯タイミング信号ＥＮ２が送出された後に点灯タイミング信号ＥＮ３が送出されると、補正データｔｃが与えられる出力端子ＤＯ４，ＤＯ１１それぞれに設けられたＡＮＤゲートＧ１３の出力がハイとなり、このＡＮＤゲートＧ１３の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ４，ＤＯ１１に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｃに格納されたデータ信号が与えられ、発光部＃４，＃１１に電流供給されて、２ラインずれた位置から更に（１／２）Ｌずれた位置の印字が行われる。
【００７３】
更に、遅延制御回路１８より点灯タイミング信号ＥＮ４が送出されて、このラインの印字が終了すると、ラッチ回路１２ｃに格納されたデータ信号がラッチ回路１２ｄに格納される。
【００７４】
次に、基準位置から３ラインずれた位置の印字が行われるとき、ラッチ回路１２ｄに格納されたデータ信号が、補正データｄｄが与えられる出力端子ＤＯ５〜ＤＯ７，ＤＯ９，ＤＯ１０のそれぞれに対して設けられたＡＮＤゲートＧ４及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に与えられる。このとき、遅延制御回路１８より点灯タイミング信号ＥＮ１が送出されると、補正データｔａが与えられる出力端子ＤＯ５，ＤＯ１０に設けられたＡＮＤゲートＧ１１の出力がハイとなり、このＡＮＤゲートＧ１１の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ５，ＤＯ１０に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｄに格納されたデータ信号が与えられ、発光部＃５，＃１０に電流供給されて、３ラインずれた位置の印字が行われる。
【００７５】
又、遅延制御回路１８より点灯タイミング信号ＥＮ２が送出されると、補正データｔｂが与えられる出力端子ＤＯ６に設けられたＡＮＤゲートＧ１２の出力がハイとなり、このＡＮＤゲートＧ１２の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ６に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｄに格納されたデータ信号が与えられ、発光部＃６に電流供給されて、３ラインずれた位置から更に（１／４）Ｌずれた位置の印字が行われる。
【００７６】
又、遅延制御回路１８より点灯タイミング信号ＥＮ３が送出されると、補正データｔｃが与えられる出力端子ＤＯ９に設けられたＡＮＤゲートＧ１３の出力がハイとなり、このＡＮＤゲートＧ１３の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ９に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｄに格納されたデータ信号が与えられ、発光部＃９に電流供給されて、３ラインずれた位置から更に（１／２）Ｌずれた位置の印字が行われる。
【００７７】
更に、遅延制御回路１８より点灯タイミング信号ＥＮ４が送出されると、補正データｔｄが与えられる出力端子ＤＯ７に設けられたＡＮＤゲートＧ１４の出力がハイとなり、このＡＮＤゲートＧ１４の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ７に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｄに格納されたデータ信号が与えられ、発光部＃７に電流供給されて、３ラインずれた位置から更に（３／４）Ｌずれた位置の印字が行われる。このラインの印字が終了すると、ラッチ回路１２ｄに格納されたデータ信号がラッチ回路１２ｅに格納される。
【００７８】
最後に、基準位置から４ラインずれた位置の印字が行われるとき、ラッチ回路１２ｅに格納されたデータ信号が、補正データｄｅが与えられる出力端子ＤＯ８に対して設けられたＡＮＤゲートＧ５及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に与えられる。このとき、遅延制御回路１８より点灯タイミング信号ＥＮ１が送出されると、補正データｔａが与えられる出力端子ＤＯ８に設けられたＡＮＤゲートＧ１１の出力がハイとなり、このＡＮＤゲートＧ１１の出力がＯＲゲートＧ１５を介して、ＡＮＤゲートＧ７に与えられる。よって、出力端子ＤＯ８に対して設けられた電流増幅回路１６ａに、ラッチ回路１２ｅに格納されたデータ信号が与えられ、発光部＃８に電流供給されて、４ラインずれた位置の印字が行われる。
【００７９】
その後、点灯タイミング信号ＥＮ２〜ＥＮ４がそれぞれタイミングクロックＥＣＬＫ１周期分毎に遅延されて送出されると、最終的に、補正後の印字イメージが図７（ｅ）のようになり、図７（ｃ）と比べて、その直線性が大幅に改善される。
【００８０】
このように、発光部＃１５〜＃１７に現在印字するラインのデータが、発光部＃１，＃２，＃１３，＃１４に現在印字するラインの１ライン前のデータが、発光部＃３，＃４，＃１１，＃１２に現在印字するラインの２ライン前のデータが、発光部＃５〜＃７，＃９，＃１０に現在印字するラインの３ライン前のデータが、発光部＃８に現在印字するラインの４ライン前のデータが、それぞれ与えられる。
【００８１】
更に、上述のように各発光部＃１〜＃１７に与えられようとされる各データは、点灯タイミング信号ＥＮ１が与えられたときに、発光部＃１，＃３，＃５，＃８，＃１０，＃１２，＃１４，＃１７に対して、点灯タイミング信号ＥＮ２が与えられたときに、発光部＃６，＃１６に対して、点灯タイミング信号ＥＮ３が与えられたときに、発光部＃２，＃４，＃９，＃１１，＃１３に対して、点灯タイミング信号ＥＮ４が与えられたときに、発光部＃７，＃１５に対して、それぞれ与えられる。
【００８２】
次に、この光プリンタヘッドの詳細な動作について、図８のタイミングチャートにより説明する。Ｙ位置補正データ記憶回路１３には、上述した動作が行われることによって、既にメモリ５に格納された補正データが書き込まれると、まず、設定信号ＳＥＴがローからハイとなって、Ｙ位置補正データ記憶回路１３への書き込みを禁止する。
【００８３】
そして、端に位置する駆動用ＩＣａ２６のデータ入力端子ＳＩ０〜ＳＩ３に１ライン分（４９９２ビット）のデータ信号が４ビット毎に順次与えられ、これがクロックＣＬＫに同期して、駆動用ＩＣａ１〜ＩＣａ２６のシフトレジスタ１１に取り込まれる。即ち、１番目、５番目、９番目、…のデータ信号が駆動用ＩＣａ２６のデータ入力端子ＳＩ０に、２番目、６番目、１０番目、…のデータ信号が駆動用ＩＣａ２６のデータ入力端子ＳＩ１に、３番目、７番目、１１番目、…のデータ信号が駆動用ＩＣａ２６のデータ入力端子ＳＩ２に、４番目、８番目、１２番目、…のデータ信号が駆動用ＩＣａ２６のデータ入力端子ＳＩ３に、それぞれ、与えられる。
【００８４】
そして、１２４８回目のクロックＣＬＫが入力されたとき、駆動用ＩＣａ１，ＩＣａ２，…，ＩＣａ２６のシフトレジスタ１１に、それぞれ、１ライン目のデータ信号の内、１〜１９２番目、１９３〜３８４番目、…、４８０１〜４９９２番目のデータ信号が格納される。このようにして、１ライン目のデータ信号が、駆動用ＩＣａ１〜ＩＣａ２６のシフトレジスタ１１に格納されると、クロックＣＬＫが停止し、ハイのロード信号ＬＯＡＤが与えられる。
【００８５】
このロード信号ＬＯＡＤが与えられると、駆動用ＩＣａ１〜ＩＣａ２６において、シフトレジスタ１１に格納された１ライン目のデータ信号が、ラッチ回路１２ａに書き込まれる。このラッチ回路１２ａに書き込まれたデータ信号は、補正データｄａが与えられるＡＮＤゲートＧ１及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に入力される。よって、ラッチ回路１２ａに格納された１ライン目のデータ信号の内、補正データｄａが与えられた位置（基準位置付近）の発光部に与えるデータ信号が、ラッチ回路１２ａよりＡＮＤゲートＧ７に入力される。
【００８６】
そして、ロード信号ＬＯＡＤをローにした後、再び、クロックＣＬＫの入力を開始するとともに、所定期間ハイとなるパルス信号となるタイミング信号ＥＮを与える。このとき、図５で説明したように、点灯タイミング信号ＥＮ１〜ＥＮ４が、ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４の順に遅延制御回路１８より出力される。
【００８７】
よって、まず、点灯タイミング信号ＥＮ１が、補正データｔａが与えられるＡＮＤゲートＧ１１とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、１ライン目の基準位置付近に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。次に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ２が、補正データｔｂが与えられるＡＮＤゲートＧ１２とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、１ライン目の基準位置から（１／４）Ｌずれた位置に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。
【００８８】
次に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ３が、補正データｔｃが与えられるＡＮＤゲートＧ１３とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、１ライン目の基準位置から（１／２）Ｌずれた位置に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。最後に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ４が、補正データｔｄが与えられるＡＮＤゲートＧ１４とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、１ライン目の基準位置から（３／４）Ｌずれた位置に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。更に、このとき、クロックＣＬＫに同期して、駆動用ＩＣａのシフトレジスタ１１に２ライン目のデータ信号が取り込まれる。
【００８９】
その後、２ライン目のデータ信号が駆動用ＩＣａのシフトレジスタ１１に格納されると、ハイのロード信号ＬＯＡＤを与えることによって、ラッチ回路１２ａに格納された１ライン目のデータ信号をラッチ回路１２ｂに書き込むとともに、シフトレジスタ１１に格納された２ライン目のデータ信号をラッチ回路１２ａに書き込む。ラッチ回路１２ａに書き込まれたデータ信号は、補正データｄａが与えられるＡＮＤゲートＧ１及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に入力される。又、ラッチ回路１２ｂに書き込まれたデータ信号は、補正データｄｂが与えられるＡＮＤゲートＧ２及びＯＲゲートＧ６を介して、ＡＮＤゲートＧ７に入力される。
【００９０】
よって、まず、点灯タイミング信号ＥＮ１が、補正データｔａが与えられるＡＮＤゲートＧ１１とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、２ライン目の基準位置付近に存在する発光部と１ライン目の基準位置から１ラインずれた位置に存在する発光部とに与えるデータ信号がドライブ回路１６に与えられる。次に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ２が、補正データｔｂが与えられるＡＮＤゲートＧ１２とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、２ライン目の基準位置から（１／４）Ｌずれた位置に存在する発光部と１ライン目の基準位置から１ライン及び（１／４）Ｌずれた位置に存在する発光部とに与えるデータ信号がドライブ回路１６に与えられる。
【００９１】
次に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ３が、補正データｔｃが与えられるＡＮＤゲートＧ１３とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、２ライン目の基準位置から（１／２）Ｌずれた位置に存在する発光部と１ライン目の基準位置から１ライン及び（１／２）Ｌずれた位置に存在する発光部とに与えるデータ信号がドライブ回路１６に与えられる。
【００９２】
最後に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ４が、補正データｔｄが与えられるＡＮＤゲートＧ１４とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、２ライン目の基準位置から（３／４）Ｌずれた位置に存在する発光部と１ライン目の基準位置から１ライン及び（３／４）Ｌずれた位置に存在する発光部とに与えるデータ信号がドライブ回路１６に与えられる。更に、このとき、クロックＣＬＫに同期して、駆動用ＩＣａのシフトレジスタ１１に３ライン目のデータ信号が取り込まれる。
【００９３】
その後、クロックＣＬＫ、ロード信号ＬＯＡＤ、タイミング信号ＥＮがそれぞれ、上述の動作を繰り返すことによって、まず、ラッチ回路１２ａ，１２ｂ，１２ｃのそれぞれに、３ライン目、２ライン目、１ライン目のデータ信号が格納される。そして、１ライン目の基準位置から略２ラインずれた位置の発光部、２ライン目の基準位置から略１ラインずれた位置の発光部、及び、３ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから（１／４）Ｌずれた位置、各ラインから（１／２）Ｌずれた位置、各ラインから（３／４）Ｌずれた位置の順に、電流が供給される。
【００９４】
次に、ラッチ回路１２ａ，１２ｂ，１２ｃ，１２ｄのそれぞれに、４ライン目、３ライン目、２ライン目、１ライン目のデータ信号が格納される。そして、１ライン目の基準位置から略３ラインずれた位置の発光部、２ライン目の基準位置から略２ラインずれた位置の発光部、３ライン目の基準位置から略１ラインずれた位置の発光部、及び、４ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから（１／４）Ｌずれた位置、各ラインから（１／２）Ｌずれた位置、各ラインから（３／４）Ｌずれた位置の順に、電流が供給される。
【００９５】
次に、ラッチ回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅのそれぞれに、５ライン目、４ライン目、３ライン目、２ライン目、１ライン目のデータ信号が格納される。そして、１ライン目の基準位置から略４ラインずれた位置の発光部、２ライン目の基準位置から略３ラインずれた位置の発光部、３ライン目の基準位置から略２ラインずれた位置の発光部、４ライン目の基準位置から略１ラインずれた位置の発光部、及び、５ライン目の基準位置付近に存在する発光部それぞれに対して、各ライン位置、各ラインから（１／４）Ｌずれた位置、各ラインから（１／２）Ｌずれた位置、各ラインから（３／４）Ｌずれた位置の順に、電流が供給される。
【００９６】
よって、このように５ライン分の発光が終了した時点で初めて、１ライン目の発光が完了する。その後、上述した動作が繰り返されることによって、２ライン目、３ライン目、…の発光が順次行われ、最終的に、静電写真型プリンタ１画面分の露光が行われる。
【００９７】
このように、本実施形態では、駆動用ＩＣａ１〜ａ２６において、ライン毎のＹ位置のずれとライン間の領域毎のＹ位置のずれに対する補正が同時に行われる。即ち、駆動用ＩＣａ１〜ａ２６で、図７（ａ）のようなＹ位置のずれが、直接、図７（ｅ）のように補正される。よって、高精度なＹ曲がり補正を行うことができる。
＜第２の実施の形態＞
本発明の第２の実施の形態について、図面を参照して説明する。図９は、本実施形態における光プリントヘッドに設けられた制御回路の要部の構成を示すブロック回路図である。図１０は、本実施形態における光プリントヘッドに設けられた駆動用ＩＣの内部構成を示すブロック回路図である。尚、図１０において、図４に示す部分と同一の目的で使用する部分については、同一の符号を付し、その詳細な説明は省略する。又、本実施形態における駆動用ＩＣは、その概略的なブロックは、第１の実施形態と同様、図３のようになる。
【００９８】
本実施形態では、上述したように光プリントヘッドが図２のように構成されるとき、制御回路６に補正データｄａ〜ｄｅが与えられて、まず、制御回路６において、駆動用ＩＣａ１〜ａ２６に与えられるデータ信号に対するライン毎のＹ位置のずれに対する補正が行われる。そして、制御回路６で補正されたデータ信号は、更に、補正データｔａ〜ｔｄが与えられる駆動用ＩＣａ１〜ａ２６において、ライン間の領域毎のＹ位置のずれに対する補正が行われる。
【００９９】
この制御回路６は、図９のように構成される。尚、図９は、説明を簡単にするために発光部＃１に基づいた回路ブロック図を示し、他の発光部＃２〜＃４９９２については同様となるため省略する。
【０１００】
図９に示す制御回路６は、データ入力端子ＳＩ０〜ＳＩ３より入力される４ビットのデータ信号を取り込む４９９２ビットのシフトレジスタ２１と、シフトレジスタ２１で取り込まれたデータ信号を４９９２ビット単位毎に並列に取り込む５段のラッチ回路２２と、Ｙ方向の補正を行うための４９９２組の補正データを格納するＹ位置補正データ記憶回路２３と、ラッチ回路２２に格納されたデータ信号をＹ位置補正データ記憶回路２３に格納された補正データに応じて選択する選択回路２４と、選択回路２４で選択されたデータ信号を取り込む４９９２ビットのシフトレジスタ２５とを有する。
【０１０１】
そして、ラッチ回路２２は、４９９２ビットのデータ信号を格納することができるラッチ回路２２ａ〜２２ｅを有し、ラッチ回路２２ａにシフトレジスタ２１に格納された４９９２ビットのデータ信号が、ラッチ回路２２ｂにラッチ回路２２ａに格納された４９９２ビットのデータ信号が、ラッチ回路２２ｃにラッチ回路２２ｂに格納された４９９２ビットのデータ信号が、ラッチ回路２２ｄにラッチ回路２２ｃに格納された４９９２ビットのデータ信号が、ラッチ回路２２ｅにラッチ回路２２ｄに格納された４９９２ビットのデータ信号が、ロード信号ＬＯＡＤに応じてそれぞれ与えられる。
【０１０２】
又、このラッチ回路２２ａ〜２２ｅのそれぞれに格納された４９９２×５ビットのデータ信号が、ロード信号ＬＯＡＤに応じて、選択回路２４に同時に送出される。このように４９９２×５ビットのデータ信号が与えられる選択回路２４は、駆動用ＩＣａ１〜ａ２６のそれぞれに与えるための４９９２ビットのデータ信号を選択するために、５つのＡＮＤゲートＧ１〜Ｇ５と１つのＯＲゲートＧ６で構成されたゲート回路が４９９２組構成される。
【０１０３】
そして、この選択回路２４で選択された４９９２ビットのデータ信号が、シフトレジスタ２５に与えられた後、一旦、格納される。又、シフトレジスタ２５は、格納した４９９２ビットのデータ信号を、データ出力端子ＳＯ０〜ＳＯ３から、４ビット毎に、駆動用ＩＣａ２６に出力する。
【０１０４】
即ち、発光部＃１に対するデータ信号に基づいて説明すると、Ｙ位置補正データ記憶回路２３より出力される５ビットの補正データｄａ〜ｄｅがそれぞれ、５つのＡＮＤゲートＧ１〜Ｇ５に入力される。又、このＡＮＤゲートＧ１〜Ｇ５には、ラッチ回路２２ａ〜２２ｅからの発光部＃１に対するデータ信号が１ビット毎に入力される。ＯＲゲートＧ６には、ＡＮＤゲートＧ１〜Ｇ５からの出力が入力され、補正データｄａ〜ｄｅの内、ハイとなる補正データが入力されたＡＮＤゲートからの出力が出力となる。そして、このＯＲゲートＧ６の出力が、シフトレジスタ２５に送出される。
【０１０５】
クロック入力端子ＣＩに入力されるクロックＣＬＫがバッファＢ１を介してクロック出力端子ＣＯより出力されて、駆動用ＩＣａ２６のクロック入力端子ＣＩに入力される。ロード信号入力端子ＬＩに入力されるロード信号ＬＯＡＤは、バッファＢ２を介してロード信号出力端子ＬＯより出力されて、駆動用ＩＣａ２６のロード信号入力端子ＬＩに入力される。
【０１０６】
又、Ｙ位置補正データ記憶回路２３は、５ビットで構成される補正データを、データ信号に対応して４９９２個記憶することができるように、例えば、４９９２×５ビットのラッチ回路で構成することができる。そして、Ｙ位置補正データ記憶回路２３への補正データの書き込みは、シフトレジスタ２１から並列に供給される４９９２個単位の信号に基づいて、前もって行うことができる。
【０１０７】
即ち、メモリ５内に格納された補正データが、プリンタ本体の制御回路又はプリントヘッド内の制御回路６により読み出されて制御回路６に与えられるとき、Ｙ位置補正データ記憶回路２３のみを書き込み状態としてシフトレジスタ２１を介して補正データの各ビットを記憶する作業を５回繰り返すことによって書き込まれる。
【０１０８】
又、駆動用ＩＣａが図１０のように構成されるとき、ラッチ回路１２は、第１の実施形態と異なり、シフトレジスタ１１より出力される１９２ビットのデータ信号がパラレルに入力される１９２ビットの構成のラッチ回路１段で構成される。そして、選択回路１５では、ラッチ回路１２より与えられる１９２ビットのデータ信号を、Ｙ位置補正データ記憶回路より与えられる１９２×４ビットの補正データで選択したタイミング制御回路１４より供給される点灯タイミング信号ＥＮ１〜ＥＮ４に応じてドライブ回路１６に出力する。
【０１０９】
Ｙ位置補正データ記憶回路１３は、４ビットで構成される補正データを、データ信号に対応して１９２個記憶することができるように、例えば、１９２×４ビットのラッチ回路で構成することができる。そして、Ｙ位置補正データ記憶回路１３への補正データの書き込みは、シフトレジスタ１１から並列に供給される１９２個単位の信号に基づいて、前もって行うことができる。
【０１１０】
即ち、メモリ５内に格納された補正データｔａ〜ｔｄが、プリンタ本体の制御回路又はプリントヘッド内の制御回路６により読み出されて駆動用ＩＣａに与えられるとき、Ｙ位置補正データ記憶回路１３のみを書き込み状態としてシフトレジスタ１１を介して補正データの各ビットを記憶する作業を４回繰り返すことによって書き込まれる。
【０１１１】
以下に図１０を参照して、このように構成される駆動用ＩＣａの詳細な構成について説明する。尚、図１０は、説明を簡単にするために出力端子ＤＯ１に基づいた回路ブロック図を示し、他の出力端子ＤＯ２〜ＤＯ１９２については同様となるため省略する。
【０１１２】
ラッチ回路１２は、１９２ビットのデータ信号を格納することができるラッチ回路であり、シフトレジスタ１１に格納された１９２ビットのデータ信号が、ロード信号ＬＯＡＤに応じて与えられる。又、このラッチ回路１２に格納された１９２ビットのデータ信号が、ロード信号ＬＯＡＤに応じて、選択回路１５に同時に送出される。そして、この選択回路１５は、４つのＡＮＤゲートＧ１１〜Ｇ１４と１つのＯＲゲートＧ１５で構成されたゲート回路がそれぞれ１９２組構成される。
【０１１３】
又、この選択回路１５は、遅延制御回路１８で生成された点灯タイミング信号ＥＮ１〜ＥＮ４のいずれか１つの信号に応じてドライブ回路１６にデータ信号を送出するために、ラッチ回路１２から出力されるデータ信号とＯＲゲートＧ１５の出力とが入力されるＡＮＤゲートＧ７を１９２個有する。尚、シフトレジスタ１１、ドライブ回路１６、電流供給回路１７、及び遅延制御回路１８については、第１の実施形態（図４）と同様になる。
【０１１４】
即ち、Ｙ位置補正データ記憶回路１３より出力される４ビットの補正データｔａ〜ｔｄがそれぞれ、４つのＡＮＤゲートＧ１１〜Ｇ１４に入力される。そして、このＡＮＤゲートＧ１１〜Ｇ１４には、遅延制御回路１８で生成された点灯タイミング信号ＥＮ１〜ＥＮ４がそれぞれ入力される。ＯＲゲートＧ１５には、ＡＮＤゲートＧ１１〜Ｇ１４からの出力が入力され、補正データｔａ〜ｔｄの内、ハイとなる補正データが入力されたＡＮＤゲートからの出力がＯＲゲートＧ１５の出力となる。そして、ラッチ回路１２から出力されるデータ信号が、補正データｔａ〜ｔｄによって選択された点灯タイミング信号ＥＮ１〜ＥＮ４に応じて、ＡＮＤゲートＧ７を介して電流増幅回路１６ａに送出される。
【０１１５】
このように構成される制御回路６及び駆動用ＩＣａ１〜ＩＣａ２６が設けられた光プリントヘッドの動作について、図７、図１１及び図１２を参照して説明する。図１１は、制御回路の動作を示すタイミングチャートであり、図１２は、駆動用ＩＣの動作を示すタイミングチャートである。
【０１１６】
まず、制御回路６の動作について、図１１のタイミングチャートを参照して、説明する。第１の実施形態と同様にして得られた補正データｄａ〜ｄｅが、例えば、電源投入されたときなどにおいて、プリンタ本体の制御回路又はプリントヘッド内の制御回路６によってメモリ５より読み出されて、シフトレジスタ２１を介してＹ位置補正データ記憶回路２３に格納される。このようにして、メモリ５に格納された補正データが書き込まれると、まず、設定信号ＳＥＴがローからハイとなって、Ｙ位置補正データ記憶回路２３への書き込みを禁止する。
【０１１７】
そして、１ライン分（４９９２ビット）のデータ信号が４ビット毎に順次与えられ、これがクロックＣＬＫに同期して、制御回路６のシフトレジスタ２１に取り込まれる。このクロックＣＬＫが１２４８回入力されたとき、シフトレジスタ２１に、１ライン目のデータ信号が格納される。このようにして、１ライン目のデータ信号が、シフトレジスタ２１に格納されると、クロックＣＬＫが停止し、ハイのロード信号ＬＯＡＤが与えられる。
【０１１８】
このロード信号ＬＯＡＤが与えられると、シフトレジスタ２１に格納された１ライン目のデータ信号が、ラッチ回路２２ａに書き込まれる。このラッチ回路２２ａに書き込まれたデータ信号は、補正データｄａが与えられるＡＮＤゲートＧ１及びＯＲゲートＧ６を介して、シフトレジスタ２５に入力される。よって、ラッチ回路２２ａに格納された１ライン目のデータ信号の内、補正データｄａが与えられた位置（基準位置付近）の発光部に与えるデータ信号が、ラッチ回路２２ａよりシフトレジスタ２５に入力される。
【０１１９】
そして、ロード信号ＬＯＡＤをローにした後、再び、１２４８回分のクロックＣＬＫの入力を開始すると、シフトレジスタ２５に格納された１ライン目の基準位置付近の発光部に与えるデータ信号が、４ビット毎に、データ出力端子ＳＯ０〜ＳＯ３より駆動用ＩＣａ２６のデータ入力端子ＳＩ０〜ＳＩ３に出力される。よって、駆動用ＩＣａ１，ＩＣａ２，…，ＩＣａ２６のシフトレジスタ１１に、それぞれ、選択された１ライン目のデータ信号の内、１〜１９２番目、１９３〜３８４番目、…、４８０１〜４９９２番目のデータ信号が格納される。又、このとき、シフトレジスタ２１に２ライン目のデータ信号が与えられる。
【０１２０】
そして、再度、ハイのロード信号ＬＯＡＤを与えることで、ラッチ回路２２ａに格納された１ライン目のデータ信号をラッチ回路２２ｂに書き込むとともに、シフトレジスタ２１に格納された２ライン目のデータ信号をラッチ回路２２ａに書き込む。ラッチ回路２２ａに書き込まれた２ライン目のデータ信号は、補正データｄａが与えられるＡＮＤゲートＧ１及びＯＲゲートＧ６を介して、又、ラッチ回路２２ｂに書き込まれた１ライン目のデータ信号は、補正データｄｂが与えられるＡＮＤゲートＧ２及びＯＲゲートＧ６を介して、それぞれ、シフトレジスタ２５に入力される。
【０１２１】
よって、２ライン目の基準位置付近に存在する発光部と１ライン目の基準位置から１ラインずれた位置に存在する発光部とに与えるデータ信号がシフトレジスタ２５に格納される。このシフトレジスタ２５に格納されたデータ信号は、再びクロックＣＬＫが与えられたときに、４ビット毎に、データ出力端子ＳＯ０〜ＳＯ３より駆動用ＩＣａ２６のデータ入力端子ＳＩ０〜ＳＩ３に出力される。
【０１２２】
その後、クロックＣＬＫ及びロード信号ＬＯＡＤがそれぞれ、上述の動作を繰り返すことによって、まず、ラッチ回路２２ａ，２２ｂ，２２ｃのそれぞれに、３ライン目、２ライン目、１ライン目のデータ信号が格納される。そして、１ライン目の基準位置から略２ラインずれた位置の発光部、２ライン目の基準位置から略１ラインずれた位置の発光部、及び、３ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ２５に格納される。
【０１２３】
次に、シフトレジスタ２５に格納されたデータ信号が、データ出力端子ＳＯ０〜ＳＯ３より駆動用ＩＣａ２６のデータ入力端子ＳＩ０〜ＳＩ３に出力されると、ラッチ回路２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれに、４ライン目、３ライン目、２ライン目、１ライン目のデータ信号が格納される。そして、１ライン目の基準位置から略３ラインずれた位置の発光部、２ライン目の基準位置から略２ラインずれた位置の発光部、３ライン目の基準位置から略１ラインずれた位置の発光部、及び、４ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ２５に格納される。
【０１２４】
次に、シフトレジスタ２５に格納されたデータ信号が、データ出力端子ＳＯ０〜ＳＯ３より駆動用ＩＣａ２６のデータ入力端子ＳＩ０〜ＳＩ３に出力されると、ラッチ回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅのそれぞれに、５ライン目、４ライン目、３ライン目、２ライン目、１ライン目のデータ信号が格納される。そして、１ライン目の基準位置から略４ラインずれた位置の発光部、２ライン目の基準位置から略３ラインずれた位置の発光部、３ライン目の基準位置から略２ラインずれた位置の発光部、４ライン目の基準位置から略１ラインずれた位置の発光部、及び、５ライン目の基準位置付近に存在する発光部それぞれに対して与えられるデータ信号が、シフトレジスタ２５に格納される。
【０１２５】
制御回路６において、このような動作が繰り返されることによって、駆動用ＩＣａ１〜ａ２６に、補正データｄａ〜ｄｅに基づいたライン分毎のＹ曲がり補正が行われたデータ信号が与えられることとなる。即ち、発光部＃１〜＃１７において、図７（ａ）のようなＹ位置のずれがある場合に、発光部＃８に与える１ライン目のデータ信号が制御回路６のシフトレジスタ２５より出力されるとき、発光部＃５〜＃７，＃９，＃１０に与える２ライン目のデータ信号、発光部＃３，＃４，＃１１，＃１２に与える３ライン目のデータ信号、発光部＃１，＃２，＃１３，＃１４に与える４ライン目のデータ信号、及び発光部＃１５〜＃１７に与える５ライン目のデータ信号がともに出力される。よって、この制御回路６より出力されるデータ信号を用いて発光部＃１〜＃１７を点灯させたとき、図７（ｃ）のように、Ｙ曲がり補正が成される。
【０１２６】
次に、駆動用ＩＣａ１〜ａ２６の動作について、図１２のタイミングチャートを参照して、説明する。第１の実施形態と同様にして得られた補正データｔａ〜ｔｄが、例えば、電源投入されたときなどにおいて、プリンタ本体の制御回路又はプリントヘッド内の制御回路６によってメモリ５より読み出されて、シフトレジスタ１１を介してＹ位置補正データ記憶回路１３に格納される。このようにして、メモリ５に格納された補正データが書き込まれると、まず、設定信号ＳＥＴがローからハイとなって、Ｙ位置補正データ記憶回路１３への書き込みを禁止する。
【０１２７】
そして、端に位置する駆動用ＩＣａ２６のデータ入力端子ＳＩ０〜ＳＩ３に１ライン分（４９９２ビット）のデータ信号が４ビット毎に順次与えられ、これがクロックＣＬＫに同期して、駆動用ＩＣａ１〜ＩＣａ２６のシフトレジスタ１１に取り込まれる。そして、１２４８回目のクロックＣＬＫが入力されたとき、駆動用ＩＣａ１，ＩＣａ２，…，ＩＣａ２６のシフトレジスタ１１に、それぞれ、５つの連続したラインから選択されたデータ信号の内、１〜１９２番目、１９３〜３８４番目、…、４８０１〜４９９２番目のデータ信号が格納される。このようにして、５つの連続したラインから選択されたデータ信号が、駆動用ＩＣａ１〜ＩＣａ２６のシフトレジスタ１１に格納されると、クロックＣＬＫが停止し、ハイのロード信号ＬＯＡＤが与えられる。
【０１２８】
このロード信号ＬＯＡＤが与えられると、駆動用ＩＣａ１〜ＩＣａ２６において、シフトレジスタ１１に格納されたデータ信号が、ラッチ回路１２に書き込まれる。このラッチ回路１２に書き込まれたデータ信号は、ＡＮＤゲートＧ７に入力される。そして、ロード信号ＬＯＡＤをローにした後、再び、クロックＣＬＫの入力を開始するとともに、所定期間ハイとなるパルス信号となるタイミング信号ＥＮを与える。このとき、図５で説明したように、点灯タイミング信号ＥＮ１〜ＥＮ４が、ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４の順に遅延制御回路１８より出力される。
【０１２９】
よって、まず、点灯タイミング信号ＥＮ１が、補正データｔａが与えられるＡＮＤゲートＧ１１とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、各ラインの基準位置付近に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。次に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ２が、補正データｔｂが与えられるＡＮＤゲートＧ１２とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、各ラインの基準位置から（１／４）Ｌずれた位置に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。
【０１３０】
次に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ３が、補正データｔｃが与えられるＡＮＤゲートＧ１３とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、各ラインの基準位置から（１／２）Ｌずれた位置に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。
【０１３１】
最後に、タイミングクロックＥＣＬＫ１周期分遅延して点灯タイミング信号ＥＮ４が、補正データｔｄが与えられるＡＮＤゲートＧ１４とＯＲゲートＧ１５を介してＡＮＤゲートＧ７に与えられるため、各ラインの基準位置から（３／４）Ｌずれた位置に存在する発光部に与えるデータ信号がドライブ回路１６に与えられる。更に、このとき、クロックＣＬＫに同期して、駆動用ＩＣａのシフトレジスタ１１に次に制御回路６より出力されるデータ信号が取り込まれる。
【０１３２】
駆動用ＩＣａ１〜ａ２６において、このような動作が繰り返されることによって、各ラインの領域毎のＹ曲がり補正を行って、各発光部＃１〜＃４９９２の発光動作を制御することができる。
【０１３３】
即ち、図７（ａ）のように発光部＃１〜＃１７に与えられるデータ信号が制御回路６で補正された場合に、発光部＃８に与える１ライン目のデータ信号が制御回路６より与えられてラッチ回路１２に格納されると、まず、点灯タイミング信号ＥＮ１が遅延制御回路１８より出力されるとき、発光部＃８に１ライン目のデータ信号が、発光部＃５，＃１０に２ライン目のデータ信号が、発光部＃３，＃１２に３ライン目のデータ信号が、発光部＃１，＃１４に４ライン目のデータ信号が、発光部＃１７に５ライン目のデータ信号が、それぞれ与えられる。
【０１３４】
次に、遅延制御回路１８より点灯タイミング信号ＥＮ１が送出された後にタイミングクロック１周期分遅延して点灯タイミング信号ＥＮ２が遅延制御回路１８より出力されるとき、発光部＃６に２ライン目のデータ信号が、発光部＃１６に５ライン目のデータ信号が、それぞれ与えられる。
【０１３５】
次に、遅延制御回路１８より点灯タイミング信号ＥＮ２が送出された後にタイミングクロック１周期分遅延して点灯タイミング信号ＥＮ３が遅延制御回路１８より出力されるとき、発光部＃９に２ライン目のデータ信号が、発光部＃４，＃１１に３ライン目のデータ信号が、発光部＃２，＃１３に４ライン目のデータ信号が、それぞれ与えられる。
【０１３６】
最後に、遅延制御回路１８より点灯タイミング信号ＥＮ３が送出された後にタイミングクロック１周期分遅延して点灯タイミング信号ＥＮ４が遅延制御回路１８より出力されるとき、発光部＃７に２ライン目のデータ信号が、発光部＃１５に５ライン目のデータ信号が、それぞれ与えられる。
【０１３７】
よって、この制御回路６により図７（ｃ）のようにＹ曲がり補正が成されたデータ信号を用いて、駆動用ＩＣａによって発光部＃１〜＃１７を点灯させたとき、図７（ｅ）のように、更に高精度なＹ曲がり補正が成される。又、制御回路でライン毎のＹ曲がり補正を行うことで、駆動用ＩＣａの回路構成が簡単化されるため、第１の実施形態と比べて、駆動用ＩＣａを小型化することができる。
＜第３の実施形態＞
本発明の第３の実施の形態について、図面を参照して説明する。図１３は、本実施形態における光プリントヘッドに設けられた駆動用ＩＣの内部構成を示すブロック回路図である。尚、図１３において、図３に示す部分と同一の目的で使用する部分については、同一の符号を付し、その詳細な説明は省略する。
【０１３８】
本実施形態において、図２のような光プリントヘッドにおける駆動用ＩＣａは、図１３のブロック図のように、シフトレジスタ１１と、タイミング制御回路１４と、電流供給回路１７と、シフトレジスタ１１で取り込まれたデータ信号を１９２ビット単位毎に並列に取り込むとともにＹ方向に対して粗い補正を行って出力するラッチ回路３１と、Ｙ方向に対して細かい補正を行うためにドライブ回路３３を制御する出力制御回路３２と、ラッチ回路３１から与えられるデータ信号と出力制御回路３２によって制御される出力タイミングとに応じて出力端子ＤＯ１〜ＤＯ１９２に駆動信号を出力するドライブ回路３３とを有する。
【０１３９】
駆動用ＩＣａが図１３のように構成されるとき、ラッチ回路３１は、シリアルに５段接続された１９２ビット構成のラッチ回路と、各段のラッチ回路を各ビット毎に制御信号を与えるラッチ制御回路とで構成される。このラッチ回路３１内に構成される各段のラッチ回路には、シフトレジスタ１１より出力される１９２ビットのデータ信号がパラレルに入力される。更に、ラッチ制御回路には、各段のラッチ回路に対して、各ビット毎に制御信号を与えて、各段のラッチ回路内に設けられる後述する１９２ビット分のフリップフロップ回路それぞれの動作を制御するために、１９２×５ビットの補正データが格納される。
【０１４０】
よって、ラッチ回路３１内の各段のラッチ回路が、ラッチ制御回路によって各ビット毎にラッチ動作が制御されるため、シフトレジスタ１１から与えられるデータ信号が、ビット毎に異なるタイミングで遅延されて出力される。又、ラッチ回路３１内の各段のラッチ回路のラッチ動作を制御するために、ラッチ制御回路に格納する補正データは、シフトレジスタ１１を通じて、前もって書き込むことができる。
【０１４１】
出力制御回路３２は、後述するように、各出力端子毎に出力タイミングを決定するための１９２ビット分の出力遅延カウンタと、各出力遅延カウンタに制御信号を与えるカウンタ制御回路とで構成される。各遅延カウンタがクロック４周期分までの遅延動作をそれぞれ行うので、カウンタ制御回路に１９２×４ビットの補正データが格納される。
【０１４２】
よって、出力制御回路３２では、出力端子ＤＯ１〜ＤＯ１９２毎に設定されたタイミングで、各遅延カウンタより点灯タイミング信号ＥＮが遅延されて、ドライブ回路３３に出力される。この際、各タイミングは、カウンタ制御回路に格納された補正データによって決定される。又、カウンタ制御回路に格納する補正データは、シフトレジスタ１１を通じて、前もって書き込むことができる。
【０１４３】
ドライブ回路３３は、第１の実施形態と同様、出力端子に出力電流を与える電流増幅回路１６ａを１９２個有するとともに、第１の実施形態における駆動用ＩＣａ内の選択回路１５に備えられたＡＮＤゲートＧ７を１９２個有する。ＡＮＤゲートＧ７には、ラッチ回路３１から出力されるデータ信号と、出力制御回路３２から出力される遅延された点灯タイミング信号とが入力される。
【０１４４】
このＡＮＤゲートＧ７の出力が電流増幅回路１６ａに与えられるため、ラッチ回路３１から出力されるデータ信号が、出力制御回路３２から出力される点灯タイミング信号に応じたタイミングで電流増幅回路１６ａに与えられる。よって、データ信号と点灯タイミング信号によって決定されるタイミングで、電流増幅回路１６ａより出力端子へ電流が出力される。
【０１４５】
このような駆動用ＩＣａにおいて、ラッチ回路３１及び出力制御回路３２の詳細について、更に説明する。まず、ラッチ回路３１の構成について、図１４を参照して説明する。尚、図１４は、説明を簡単にするために出力端子ＤＯ１に基づいて回路ブロック図を示し、他の出力端子ＤＯ２〜ＤＯ１９２については同様となるため省略する。
【０１４６】
図１４のラッチ回路３１において、ラッチ回路３１ａ〜３１ｅは、それぞれ、１９２個のフリップフロップ回路より構成され、各段のラッチ回路内のフリップフロップ回路が、各出力端子毎に直列に接続されることで、ラッチ回路３１ａ〜３１ｅが直列に接続される。よって、シフトレジスタ１１からの１９２個のデータ信号が並列的にラッチ回路３１ａ〜３１ｅに与えられる。又、前述したように、各ラッチ回路３１ａ〜３１ｅに設けられたフリップフロップ回路それぞれに制御信号を与えるラッチ制御回路４１が設けられる。このラッチ制御回路４１は、１９２×５の制御信号を各フリップフロップ回路に与えるため、その制御信号となる１９２×５ビットの補正データが格納される。
【０１４７】
即ち、図１４のように、出力端子ＤＯ１において、ラッチ回路３１ａ〜３１ｅそれぞれに、フリップフロップ回路ｆ１〜ｆ５が設けられる。そして、シフトレジスタ１１からの出力端子ＤＯ１へのデータ信号がフリップフロップ回路ｆ１に与えられ、フリップフロップ回路ｆ１からの出力がフリップフロップ回路ｆ２に与えられ、フリップフロップ回路ｆ２からの出力がフリップフロップ回路ｆ３に与えられ、フリップフロップ回路ｆ３からの出力がフリップフロップ回路ｆ４に与えられ、フリップフロップ回路ｆ４からの出力がフリップフロップ回路ｆ５に与えられる。そして、フリップフロップ回路ｆ５からの出力が、ドライブ回路３３のＡＮＤゲートＧ７に与えられる。
【０１４８】
このフリップフロップ回路ｆ１〜ｆ５は、図１５のように、Ｄフリップフロップ４２と、ＯＲゲートＧ３１，Ｇ３２とによって構成される。シフトレジスタ１１又は前段のラッチ回路におけるＤフリップフロップ４２の出力端子Ｑからの出力となるデータ信号が、Ｄフリップフロップ４２の入力端子Ｄと、ＯＲゲートＧ３１の入力端子と、その入力が反転されるＯＲゲートＧ３２の入力端子とに与えられる。又、ラッチ制御回路４１からの補正データがＯＲゲートＧ３１，Ｇ３２それぞれの他方の入力端子に与えられ、ラッチ信号ＬＡＴＣＨがＤフリップフロップ４２のクロック端子ＣＫに与えられる。更に、ＯＲゲートＧ３１の出力がＤフリップフロップ４２のクリア端子ＣＬＲに与えられるとともに、ＯＲゲートＧ３２の出力がＤフリップフロップ４２のプリセット端子ＰＲに与えられる。
【０１４９】
このとき、Ｄフリップフロップ４２は、次のように動作する。クリア端子ＣＬＲ及びプリセット端子ＰＲにハイの信号が入力されるとき、Ｄフリップフロップ４２は、クロック端子ＣＫに入力されるラッチ信号ＬＡＴＣＨに応じてラッチ動作を行う。クリア端子ＣＬＲにハイの信号が入力されるとともにプリセット端子ＰＲにローの信号が入力されるとき、Ｄフリップフロップ４２は、入力端子Ｄの入力のレベルに関係なく出力端子Ｑよりハイの信号を出力する。又、クリア端子ＣＬＲにローの信号が入力されるとともにプリセット端子ＰＲにハイの信号が入力されるとき、Ｄフリップフロップ４２は、入力端子Ｄの入力のレベルに関係なく出力端子Ｑよりローの信号を出力する。
【０１５０】
よって、ラッチ制御回路４１からの制御信号となる補正データがハイのときは、ＯＲゲートＧ３１，Ｇ３２の出力が共にハイとなる。そのため、Ｄフリップフロップ４２のクリア端子ＣＬＲ及びプリセット端子ＰＲへの入力がハイとなり、Ｄフリップフロップ４はクロック端子ＣＫへ入力されるラッチ信号ＬＡＴＣＨに応じて、入力端子Ｄに入力されるデータ信号のラッチ動作を行う。
【０１５１】
又、ラッチ制御回路４１からの制御信号となる補正データがローであるとともに、Ｄフリップフロップ４２の入力端子Ｄに入力されるデータ信号がハイであるとき、ＯＲゲートＧ３１からクリア端子ＣＬＲへの入力がハイとなるとともにＯＲゲートＧ３２からプリセット端子ＰＲへの入力がローとなる。よって、Ｄフリップフロップ４２の出力端子Ｑからの出力がハイとなり、Ｄフリップフロップ４２の入力端子Ｄに入力されたデータ信号と同じレベルの信号が出力される。
【０１５２】
又、ラッチ制御回路４１からの制御信号となる補正データ及びＤフリップフロップ４２の入力端子Ｄに入力されるデータ信号が共にローであるとき、ＯＲゲートＧ３１からクリア端子ＣＬＲへの入力がローとなるとともにＯＲゲートＧ３２からプリセット端子ＰＲへの入力がハイとなる。よって、Ｄフリップフロップ４２の出力端子Ｑからの出力がローとなり、Ｄフリップフロップ４２の入力端子Ｄに入力されたデータ信号と同じレベルの信号が出力される。
【０１５３】
即ち、ラッチ制御回路４１から出力される補正データがハイの時、この補正データが与えられるフリップフロップ回路ｆ（フリップフロップ回路ｆ１〜ｆ５に相当する）は、入力されるデータ信号に対して、ラッチ信号ＬＡＴＣＨに応じたラッチ動作を行う。又、ラッチ制御回路４１から出力される補正データがローの時、この補正データが与えられるフリップフロップ回路ｆは、入力されたデータ信号をそのまま出力するスルー動作を行う。
【０１５４】
又、このようなフリップフロップ回路ｆ１〜ｆ５を備えたラッチ回路３１ａ〜３１ｅに制御信号を与えるラッチ制御回路４１は、補正データｄａ〜ｄｅが格納される。よって、フリップフロップ回路ｆ１〜ｆ５それぞれに設けられたＯＲゲートＧ３１，Ｇ３２に入力される補正データが、ｄａ〜ｄｅとなる。即ち、補正データ（ｄａ，ｄｂ，ｄｃ，ｄｄ，ｄｅ）の関係が、（Ｈ，Ｌ，Ｌ，Ｌ，Ｌ）となるとき、このような補正データがフリップフロップ回路ｆ１〜ｆ５に発光部位置では、ライン補正を行わない。尚、Ｈがハイに、Ｌがローに相当する。
【０１５５】
又、補正データが（Ｈ，Ｈ，Ｌ，Ｌ，Ｌ）となるとき、１ライン分のライン補正が、補正データが（Ｈ，Ｈ，Ｈ，Ｌ，Ｌ）となるとき、２ライン分のライン補正が、補正データが（Ｈ，Ｈ，Ｈ，Ｈ，Ｌ）となるとき、３ライン分のライン補正が、補正データが（Ｈ，Ｈ，Ｈ，Ｈ，Ｈ）となるとき、４ライン分のライン補正が、それぞれ施される。出力端子ＤＯ１〜ＤＯ１９２に対する、このような補正データｄａ〜ｄｅが、シフトレジスタ１１を通じて、ラッチ制御回路４１に与えられ、ラッチ制御回路４１内で格納される。
【０１５６】
次に、出力制御回路３２の構成について、図１６を参照して説明する。尚、図１６は、説明を簡単にするために出力端子ＤＯ１に基づいて回路ブロック図を示し、他の出力端子ＤＯ２〜ＤＯ１９２については同様となるため省略する。
【０１５７】
図１６の出力制御回路３２において、出力遅延カウンタ５１に点灯タイミング信号ＥＮが入力されると、出力端子ＤＯ１のみに設定されたタイミングで、ドライブ回路３３のＡＮＤゲートＧ７に出力する。この出力遅延カウンタ５１は、出力端子ＤＯ１に対するもののみ図示しているが、実際は、出力端子ＤＯ２〜ＤＯ１９２についても設けられる。この出力遅延カウンタ５１は、タイミングクロックＥＣＬＫに同期して動作を行う。
【０１５８】
又、遅延カウンタ５１は、カウンタ制御回路５２から与えられる制御信号となる補正データによって、点灯タイミング信号ＥＮに対する遅延動作を行う。更に、遅延カウンタ５１のカウンタがそれぞれ、タイミングクロックＥＣＬＫ４周期分まで遅延を行うことが可能であるものとする。このとき、カウンタ制御回路５２は、シフトレジスタ１１を通じて、１チップの駆動用ＩＣａ共通の４ビットの補正データｔａ〜ｔｄが与えられ、１９２×４ビットの補正データが格納される。
【０１５９】
更に、出力遅延カウンタ５１が、図１５のような構成のフリップフロップ回路ｆａ〜ｆｄが直列に接続されて構成される。このとき、カウンタ制御回路５２より、フリップフロップ回路ｆａ〜ｆｄのそれぞれに補正データｔａ〜ｔｄが制御信号として与えられる。
【０１６０】
よって、補正データ（ｔａ，ｔｂ，ｔｃ，ｔｄ）の関係が（Ｈ，Ｌ，Ｌ，Ｌ）となるとき、点灯タイミング信号ＥＮが１周期分遅延されて出力される。同様に、点灯タイミング信号ＥＮが、補正データ（ｔａ，ｔｂ，ｔｃ，ｔｄ）の関係が（Ｈ，Ｈ，Ｌ，Ｌ）となるとき、タイミングクロックＥＣＬＫ２周期分、又、補正データ（ｔａ，ｔｂ，ｔｃ，ｔｄ）の関係が（Ｈ，Ｈ，Ｈ，Ｌ）となるとき、タイミングクロックＥＣＬＫ３周期分、又、補正データ（ｔａ，ｔｂ，ｔｃ，ｔｄ）の関係が（Ｈ，Ｈ，Ｈ，Ｈ）となるとき、タイミングクロックＥＣＬＫ４周期分、それぞれ遅延されて出力される。
【０１６１】
このような４ビットの補正データｔａ〜ｔｄ１９２組分が、シフトレジスタ１１を通じて、カウンタ制御回路５２に与えられると、カウンタ制御回路５２内に書き込まれる。
【０１６２】
このようなラッチ回路３１と出力制御回路３２が動作する際の、データ信号の遷移について、第１の実施形態と同様、図７を参照して説明する。尚、図７におけるｄａ、ｄｂ、ｄｃ、ｄｄ、ｄｅが、それぞれ、補正データ（ｄａ，ｄｂ，ｄｃ，ｄｄ，ｄｅ）の関係が（Ｈ，Ｌ，Ｌ，Ｌ，Ｌ）、（Ｈ，Ｈ，Ｌ，Ｌ，Ｌ）、（Ｈ，Ｈ，Ｈ，Ｌ，Ｌ）、（Ｈ，Ｈ，Ｈ，Ｈ，Ｌ）、（Ｈ，Ｈ，Ｈ，Ｈ，Ｈ）となることを示している。又、図７におけるｔａ、ｔｂ、ｔｃ、ｔｄが、それぞれ、補正データ（ｔａ，ｔｂ，ｔｃ，ｔｄ）の関係が（Ｈ，Ｌ，Ｌ，Ｌ）、（Ｈ，Ｈ，Ｌ，Ｌ）、（Ｈ，Ｈ，Ｈ，Ｌ）、（Ｈ，Ｈ，Ｈ，Ｈ）となることを示している。
【０１６３】
このとき、図７（ａ）のようなＹ位置のずれがある場合に、ラッチ回路３１内の各段のラッチ回路３１ａ〜３１ｅがそれぞれ、ラッチ制御回路４１から与えられる発光部＃１〜＃１７それぞれに対する図７（ｂ）のような補正データによって、動作制御される。即ち、ラッチ回路３１の最終段となるラッチ回路３１ｅから、ドライブ回路３３に対して、発光部＃８に与える１ライン目のデータ信号が出力されるとき、発光部＃５〜＃７，＃９，＃１０に与える２ライン目のデータ信号、発光部＃３，＃４，＃１１，＃１２に与える３ライン目のデータ信号、発光部＃１，＃２，＃１３，＃１４に与える４ライン目のデータ信号、及び発光部＃１５〜＃１７に与える５ライン目のデータ信号がともに出力される。よって、ラッチ回路３１より出力されるデータ信号を用いて発光部＃１〜＃１７を点灯させたとき、図７（ｃ）のように、Ｙ曲がり補正が成される。
【０１６４】
又、出力制御回路３２内の発光部＃１〜＃１７に対する出力遅延カウンタ５１がそれぞれ、カウンタ制御回路５２より与えられる発光部＃１〜＃１７それぞれに対する図７（ｄ）のような補正データによって、動作制御される。即ち、出力制御回路３２からドライブ回路３３に対して、まず、発光部＃１，＃３，＃５，＃８，＃１０，＃１２，＃１４，＃１７に対する点灯タイミング信号ＥＮが出力され、次に、発光部＃６，＃１６に対する点灯タイミング信号ＥＮが出力される。そして、発光部＃２，＃４，＃９，＃１１，＃１３に対する点灯タイミング信号ＥＮが出力され、最後に、発光部＃７，＃１５に対する点灯タイミング信号ＥＮが出力される。
【０１６５】
このように、ラッチ回路３１及び出力制御回路３２がそれぞれ、データ信号及び点灯タイミング信号をドライブ回路３３に出力するため、まず、発光部＃８に１ライン目のデータ信号が、発光部＃５，＃１０に２ライン目のデータ信号が、発光部＃３，＃１２に３ライン目のデータ信号が、発光部＃１，＃１４に４ライン目のデータ信号が、発光部＃１７に５ライン目のデータ信号が、それぞれ与えられる。
【０１６６】
次に、タイミングクロックＥＣＬＫ１周期分遅延して、発光部＃６に２ライン目のデータ信号が、発光部＃１６に５ライン目のデータ信号が、それぞれ与えられる。そして、更にタイミングクロックＥＣＬＫ１周期分遅延して、発光部＃９に２ライン目のデータ信号が、発光部＃４，＃１１に３ライン目のデータ信号が、発光部＃２，＃１３に４ライン目のデータ信号が、それぞれ与えられる。最後に、更にタイミングクロックＥＣＬＫ１周期分遅延して、発光部＃７に２ライン目のデータ信号が、発光部＃１５に５ライン目のデータ信号が、それぞれ与えられる。
【０１６７】
このように動作するラッチ回路３１及び出力制御回路３２を有する駆動用ＩＣａ１〜ａ２６において、各信号は、第１の実施形態と同様、図８のように変化する。但し、本実施形態において、第１の実施形態と異なり、フリップフロップ回路ｆのラッチ動作とスルー動作を制御することで、ラッチ回路３１の最終段のラッチ回路３１ｅより各発光部に与えるデータ信号が出力されるとともに、出力制御回路３２の各出力遅延カウンタから各発光部に与える点灯タイミング信号が出力される。よって、第１の実施形態のように、各発光部に与えるデータ信号及び点灯タイミング信号を選択するための選択回路を省略することができる。
【０１６８】
尚、第１〜第３の実施形態において、発光部の数を４９９２、駆動用ＩＣの出力端子の数を１９２、Ｙ位置の補正するライン数を５、各ライン間でＹ位置の補正を行う領域数を４としたが、それぞれの数量について限定するものではない。又、Ｙ位置の補正するライン数及び領域数については、紙送り速度や発光素子の点滅スピードに応じて変化させる必要がある。又、紙送り速度や発光素子の点滅スピードに応じた異なる複数組の補正データをメモリ内に格納して、印字スピードの変更時などに適切な補正データの組を読み出して駆動用ＩＣに転送するようにしても構わない。
【０１６９】
又、各発光部毎に点灯タイミングを変えることができるものとしたが、本発明はこれに限られるものでなく、複数の発光部群単位毎に、又は、駆動用ＩＣ単位毎に、点灯タイミングを変えることができるようにしても構わない。このように複数の発光部群毎に点灯タイミングが変えられるようにすることで、駆動用ＩＣの回路構成を簡素なものとすることができる。
【０１７０】
又、Ｙ位置補正データ以外に、各発光部の光量を均一にするために、予め求めた光量補正データを格納するための光量補正データ記憶回路を駆動用ＩＣ内に設けても構わない。このとき、各発光部毎にＳビットの補正データが光量補正データ記憶回路に格納されるとき、駆動用ＩＣにおいて、各発光部に電流を供給するための出力端子毎に、出力端子に電流供給するＳ個の電流増幅器を設けることで、Ｓビットの補正データに応じてＳ個の電流増幅器を動作させて、光量補正を行うことができる。
【０１７１】
又、駆動用ＩＣの出力端子に対して発光部１つが接続された光プリントヘッドとしたが、例えば特開平６−１６３９８０号公報や特開平１０−２２６１０２号公報などに示されるように、その一端が共通電極に接続されるｎ個の発光部を１群としてｍ群に分けるとともに、異なる群のｍ個の発光部の他端を個別電極に接続し、駆動用ＩＣの出力端子を共通電極に接続されるものと、個別電極に接続されるものの２種類とすることで、時分割駆動を行うことができるようにしても構わない。
【０１７２】
又、データ信号を複数ビットで構成する場合などにおいては、それに応じてシフトレジスタやラッチ回路などの構成を変更することもでき、例えば、シフトレジスタをアドレス指定方式のメモリで構成することもできる。
【０１７３】
【発明の効果】
以上のように本発明の駆動用ＩＣによれば、光プリントヘッドに設けられた発光素子の複数の発光部の結像位置ずれに応じて、各発光部の点灯タイミングを変更することができる。そして、このような駆動用ＩＣが設けられた光プリントヘッドが印字する際に、その直線性を改善することができる。よって、本発明の光プリントヘッドを複数備えたカラータンデム方式のプリンタにおいて、色ずれの少ないカラー印字を得ることができる。更に、印字ライン周期毎に、異なるタイミングで発生する点灯タイミング信号が生成され、発光部の結像位置ずれに応じて、各発光部の点灯タイミングをそれぞれの点灯タイミング信号に同期させる。よって、その直線性の微調整を行うことが可能となり、高精度な補正を行うことができる。
【０１７４】
又、直線性を改善するために、従来のような機械的な調整や光学的な調整がほとんど不要となる。よって、組立工数が大幅に削減されるとともに、レンズや発光素子などの各部品について大まかな良否判定でよくなるので、光プリントヘッド及びこれが設けられたプリンタを高品質化で安価なものとすることができる。
【図面の簡単な説明】
【図１】光プリントヘッドの外観上面図。
【図２】本発明の光プリントヘッドの内部構成を示すブロック図。
【図３】本発明の光プリントヘッド内に設けられた駆動用ＩＣの内部構成を示すブロック図。
【図４】第１の実施形態の光プリントヘッド内に設けられた駆動用ＩＣの内部構成を示すブロック回路図。
【図５】遅延制御回路の動作を示すタイミングチャート。
【図６】遅延制御回路の内部構成を示すブロック回路図。
【図７】発光部の結像位置とＹ位置補正後の印字イメージの関係を示す図。
【図８】図４の駆動用ＩＣの動作を示すタイミングチャート。
【図９】第２の実施形態の光プリントヘッド内に設けられた制御回路の要部構成を示すブロック回路図。
【図１０】第２の実施形態の光プリントヘッド内に設けられた駆動用ＩＣの内部構成を示すブロック回路図。
【図１１】図９の制御回路の動作を示すタイミングチャート。
【図１２】図１０の駆動用ＩＣの動作を示すタイミングチャート。
【図１３】第３の実施形態の光プリントヘッド内に設けられた駆動用ＩＣの内部構成を示すブロック回路図。
【図１４】図１３の駆動用ＩＣ内のラッチ回路の内部構成を示すブロック図。
【図１５】フリップフロップ回路の内部構成を示すブロック回路図。
【図１６】図１３の駆動用ＩＣ内の出力制御回路の内部構成を示すブロック図。
【図１７】従来の駆動用ＩＣの内部構成を示すブロック回路図。
【図１８】従来の光プリントヘッドの内部構成を示すブロック図。
【図１９】従来の光プリントヘッドの動作を示すタイミングチャート。
【図２０】従来の光プリントヘッドで印字後のＹ位置のずれを示す図。
【図２１】従来の光プリントヘッドで印字後のＹ位置のずれを示す図。
【符号の説明】
１    発光素子
２    ＳＬＡ
３    レンズホルダ
４ａ，４ｂ    位置決めピン
５    メモリ
６    制御回路
ａ１〜ａ２６    駆動用ＩＣ
【図１】
0003600195.tif 000002
【図２】
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【図３】
0003600195.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003600195.tif 000012
【図１２】
0003600195.tif 000013
【図１３】
0003600195.tif 000014
【図１４】
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【図１５】
0003600195.tif 000016
【図１６】
0003600195.tif 000017
【図１７】
0003600195.tif 000018
【図１８】
0003600195.tif 000019
【図１９】
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【図２０】
0003600195.tif 000021
【図２１】
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