(57)【特許請求の範囲】
【請求項１】
記憶素子を用いてスイッチングデータを記憶するメモリセルを、複数個行列配置したメモリマトリックス部と、
導通状態または非導通状態のいずれかの状態をとるスイッチセルを、前記メモリセルに対応させて複数個行列配置したスイッチマトリックス部と、
前記メモリマトリックス部およびスイッチマトリックス部の同一列に属するメモリセルおよびスイッチセルを選択するために、前記メモリマトリックス部およびスイッチマトリックス部の各列に対応して設けられた１または２以上の列選択線と、
前記メモリマトリックス部の同一行に属するメモリセルを選択するために、前記メモリマトリックス部の各行に対応して設けられた複数のメモリ用行選択線と、
前記スイッチマトリックス部の同一行に属するスイッチセルを選択するために、前記スイッチマトリックス部の各行に対応して設けられた複数のスイッチ用行選択線と、
を備え、
前記列選択線、メモリ用行選択線およびスイッチ用行選択線により、前記複数のメモリセルおよび複数のスイッチセルの中から所望のメモリセルおよび対応するスイッチセルを選択するとともに、当該選択されたメモリセルのスイッチングデータにしたがって、当該対応するスイッチセルの導通状態または非導通状態を決定するよう構成された、
スイッチマトリックス回路であって、
前記スイッチセルは、
前記スイッチ用行選択線に接続される制御端子と、前記列選択線に接続される第１入出力端子と、当該制御端子に入力される制御信号に応じて当該第１入出力端子と導通しまたは導通しない第２入出力端子と、を有するスイッチ選択用素子と、
前記スイッチ選択用素子の第２入出力端子に接続されるゲート端子と、当該ゲート端子に入力される制御信号に応じて、相互に導通しまたは導通しない第１および第２スイッチ端子と、を有するスイッチ用電界効果トランジスタと、
を備えた、
スイッチマトリックス回路。
【請求項２】
前記記憶素子は、第１および第２端子を有する強誘電体コンデンサであり、
前記メモリセルは、前記メモリ用行選択線に接続される制御端子と、前記列選択線に接続される第１入出力端子と、当該制御端子に入力される制御信号に応じて当該第１入出力端子と導通しまたは導通しない第２入出力端子であって前記強誘電体コンデンサの第１端子と接続される第２入出力端子と、を有するメモリ選択用素子を、さらに備え、
前記強誘電体コンデンサの第２端子に接続されるプレート線であって、当該強誘電体コンデンサに対する前記スイッチングデータの書き込みおよび読み出し動作の際に、当該強誘電体コンデンサの第２端子に所定の電位を印加するためのプレート線と、
前記列選択線に接続される規格電位発生回路であって、前記強誘電体コンデンサに対する前記スイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位を発生させる規格電位発生回路と、
を、さらに備えた、
請求項１に記載のスイッチマトリックス回路。
【請求項３】
前記プレート線は、前記メモリマトリックス部の同一行に属するメモリセルを構成する強誘電体コンデンサの第２端子のみに接続するために、前記メモリマトリックス部の各行に対応して設けられた複数の行選択プレート線からなる、
請求項２に記載のスイッチマトリックス回路。
【請求項４】
請求項１ないし３のいずれかのスイッチマトリックス回路を用いて論理構成を行い、当該論理構成にしたがって入力データに論理演算を施して出力データを得る論理演算回路であって、
前記入力データを入力するための入力データ線と、
前記出力データを出力するための出力データ線と、
一対の電源線と、
制御端子と、当該制御端子に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２入出力端子と、を有する、複数の論理構成用素子と、
を備え、
前記スイッチマトリックス回路のスイッチ用電界効果トランジスタの第１および第２スイッチ端子を介して、前記入力データ線、出力データ線、一対の電源線、ならびに、前記複数の論理構成用素子の制御端子、第１および第２入出力端子を、相互に接続状態または非接続状態とすることにより、前記論理構成を行う、
論理演算回路。
【請求項５】
記憶素子を用いてスイッチングデータを記憶するメモリセルと、
導通状態または非導通状態のいずれかの状態をとるスイッチセルと、
前記メモリセルと前記スイッチセルとを接続するための接続線と、
前記接続線を介して前記メモリセルと前記スイッチセルとを接続するか否かのスイッチ接続制御信号を搬送するためのスイッチ接続制御線と、
を備え、
前記メモリセルのスイッチングデータにしたがって、前記スイッチセルの導通状態または非導通状態を決定するよう構成された、
スイッチ回路であって、
前記スイッチセルは、
前記スイッチ接続制御線に接続される制御端子と、前記接続線に接続される第１入出力端子と、当該制御端子に入力される制御信号に応じて当該第１入出力端子と導通しまたは導通しない第２入出力端子と、を有するスイッチ選択用素子と、
前記スイッチ選択用素子の第２入出力端子に接続されるゲート端子と、当該ゲート端子に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２スイッチ端子と、を有するスイッチ用電界効果トランジスタと、
を備えた、
スイッチ回路。
【請求項６】
前記記憶素子は、前記接続線に接続される第１端子と、第２端子とを有する強誘電体コンデンサであり、
前記強誘電体コンデンサの第２端子に接続されるプレート線であって、当該強誘電体コンデンサに対する前記スイッチングデータの書き込みおよび読み出し動作の際に、当該強誘電体コンデンサの第２端子に所定の電位を印加するためのプレート線と、
前記接続線に接続される規格電位発生回路であって、前記強誘電体コンデンサに対する前記スイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位を発生させる規格電位発生回路と、
をさらに備えた、
請求項５に記載のスイッチ回路。
【請求項７】
記憶素子を用いてスイッチングデータを記憶するメモリセルと、
導通状態または非導通状態のいずれかの状態をとるスイッチセルと、
前記メモリセルと前記スイッチセルとを接続するための接続線と、
を備え、
前記メモリセルのスイッチングデータにしたがって、前記スイッチセルの導通状態または非導通状態を決定するよう構成された、
スイッチ回路であって、
前記記憶素子は、前記接続線に接続される第１端子と、第２端子とを有する強誘電体コンデンサであり、
前記強誘電体コンデンサの第２端子に接続されるプレート線であって、当該強誘電体コンデンサに対する前記スイッチングデータの書き込みおよび読み出し動作の際に、当該強誘電体コンデンサの第２端子に所定の電位を印加するためのプレート線と、
前記接続線に接続される規格電位発生回路であって、前記強誘電体コンデンサに対する前記スイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位を発生させる規格電位発生回路と、
をさらに備え、
前記スイッチセルは、前記接続線に接続される制御端子と、当該制御端子に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２スイッチ端子と、を有するスイッチ用素子を備えた、
スイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はスイッチマトリックス回路、論理演算回路およびスイッチ回路に関する。
【０００２】
【従来の技術】
実装状態でプログラム可能なゲートアレイとしてＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）が知られている。図１０Ａ、図１０Ｂは、従来のＦＰＧＡに用いられるスイッチ回路を示す図面である。
【０００３】
図１０Ａに示すスイッチ回路１は、トランジスタ５と、トランジスタ５のゲート端子に接続されたクロスカップルドフリップフロップ３とを備えている。トランジスタ５の入出力端子７，９には、論理構成用のゲート（図示せず）が接続されている。
【０００４】
クロスカップルドフリップフロップ３の記憶内容（スイッチングデータ）にしたがってトランジスタ５をＯＮまたはＯＦＦすることによって、論理構成用のゲート同士を接続したり、切り離したりすることができる。クロスカップルドフリップフロップ３に記憶されているスイッチングデータは書き換え可能であるから、何度でも、論理構成用のゲート同士の接続・非接続を変更することができる。
【０００５】
図１０Ｂに示すスイッチ回路１１は、図１０Ａに示すクロスカップルドフリップフロップ３の代わりにフローティングゲート型トランジスタ１３を備えている。
【０００６】
フローティングゲート型トランジスタ１３に記憶されているスイッチングデータにしたがってトランジスタ５をＯＮまたはＯＦＦすることによって、論理構成用のゲート同士を接続したり、切り離したりすることができる。フローティングゲート型トランジスタ１３に記憶されているスイッチングデータも書き換え可能であるから、何度でも、論理構成用のゲート同士の接続・非接続を変更することができる。
【０００７】
したがって、図１０Ａに示すスイッチ回路１または図１０Ｂに示すスイッチ回路１１を多数設けたＦＰＧＡを用いれば、実装後に何度でも論理構成を変更することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のこれらのスイッチ回路１、スイッチ回路１１には、次のような問題があった。
【０００９】
スイッチ回路１のクロスカップルドフリップフロップ３は揮発性の記憶素子であるから、電源を切るとスイッチングデータが失われてしまう。したがって、電源投入ごとに、クロスカップルドフリップフロップ３にスイッチングデータを書き込まなければならない。このような手順を回避するためには、主電源切断後もバックアップ電源を動作させておく等の対策が必要となる。
【００１０】
一方、スイッチ回路１１のフローティングゲート型トランジスタ１３は不揮発性の記憶素子であるから、スイッチ回路１の場合のような面倒な手順や対策は不要である。
【００１１】
しかしながら、フローティングゲート型トランジスタ１３のスイッチングデータを書き換えるためには、読み出し時の動作電圧よりも高い電圧が必要になる。このため、スイッチングデータ書き換え用の特別な装置（プログラム装置）が必要となる。さらに、フローティングゲート型トランジスタ１３においては、読み出し速度に比べて書き込み速度がかなり遅い。
【００１２】
この発明は、これら従来のスイッチ回路の問題点を解消し、特別なプログラム装置を用いることなく、かつ、高速でスイッチングデータを書き換えることのできる不揮発性のスイッチ回路、スイッチマトリックス回路および論理演算回路を提供することを目的とする。
【００１３】
また、この発明は、スイッチセルの制御を確実に行うことのできる簡単な構造のスイッチ回路、スイッチマトリックス回路および論理演算回路を提供することを目的とする。
【００１４】
【課題を解決するための手段、発明の作用および効果】
請求項１のスイッチマトリックス回路は、記憶素子を用いてスイッチングデータを記憶するメモリセルを複数個行列配置したメモリマトリックス部と、導通状態または非導通状態のいずれかの状態をとるスイッチセルをメモリセルに対応させて複数個行列配置したスイッチマトリックス部と、メモリマトリックス部およびスイッチマトリックス部の同一列に属するメモリセルおよびスイッチセルを選択するためにメモリマトリックス部およびスイッチマトリックス部の各列に対応して設けられた１または２以上の列選択線と、メモリマトリックス部の同一行に属するメモリセルを選択するためにメモリマトリックス部の各行に対応して設けられた複数のメモリ用行選択線と、スイッチマトリックス部の同一行に属するスイッチセルを選択するためにスイッチマトリックス部の各行に対応して設けられた複数のスイッチ用行選択線と、を備えている。また、このスイッチマトリックス回路は、列選択線、メモリ用行選択線およびスイッチ用行選択線によって、複数のメモリセルおよび複数のスイッチセルの中から所望のメモリセルおよび対応するスイッチセルを選択するとともに、当該選択されたメモリセルのスイッチングデータにしたがって当該対応するスイッチセルの導通状態または非導通状態を決定するよう構成されている。上記スイッチセルは、スイッチ用行選択線に接続される制御端子と列選択線に接続される第１入出力端子と当該制御端子に入力される制御信号に応じて当該第１入出力端子と導通しまたは導通しない第２入出力端子とを有するスイッチ選択用素子と、スイッチ選択用素子の第２入出力端子に接続されるゲート端子と当該ゲート端子に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２スイッチ端子とを有するスイッチ用電界効果トランジスタと、を備えている。
【００１５】
したがって、スイッチ用電界効果トランジスタと列選択線との間にスイッチ選択用素子を介在させることで、同一列を構成する複数のスイッチ用電界効果トランジスタのうち所望のスイッチ用電界効果トランジスタを、対応するスイッチ選択用素子を介して、列選択線に選択的に接続することが可能となる。
【００１６】
つまり、ひとつの列選択線を介して、複数のスイッチセルのうち所望のスイッチセルに選択的にスイッチングデータを与えることができる。したがって、これらのスイッチ選択用素子を用いて、行選択機能を容易に実現することができる。
【００１７】
ここで、スイッチ用電界効果トランジスタのゲート端子はスイッチ選択用素子の第２入出力端子のみに接続されているから、スイッチ選択用素子を非導通状態にすると、スイッチ用電界効果トランジスタのゲート端子に蓄積されている電荷の移動経路は遮断される。
【００１８】
したがって、スイッチ選択用素子を非導通状態にした後であっても、スイッチ用電界効果トランジスタのゲート端子に蓄積されていた電荷がリークによってある程度小さくなるまでの間、当該スイッチ用電界効果トランジスタは、スイッチ選択用素子が導通状態であったときの状態を維持する。
【００１９】
このため、スイッチ選択用素子を導通状態にした後すぐに非導通状態に戻しても、スイッチ用電界効果トランジスタは、しばらくの間、列選択線を介して与えられたスイッチングデータに対応した導通状態または非導通状態を維持することになる。
【００２０】
つまり、行選択機能を実現するためのスイッチ選択用素子を利用することにより、スイッチングデータを一時記憶するための特別の回路を設けなくても、スイッチ用電界効果トランジスタに、所定時間、スイッチングデータに対応した導通状態または非導通状態を維持させておくことができる。
【００２１】
このため、各行に対する読み出し動作を順次行うとともに上記所定時間内に全ての行の読み出し動作を完了するように構成しておけば、全ての行のメモリセルに記憶されているスイッチングデータに基づいて、これらに対応する全てのスイッチセルの導通状態または非導通状態を実質的に同時に制御できる。
【００２２】
すなわち、各スイッチセルの制御を同時に行うことのできるスイッチマトリックス回路を、簡単な配線構造で実現することができる。つまり、スイッチセルの制御を確実に行うことのできる簡単な構造のスイッチマトリックス回路を実現することができる。
【００２３】
請求項２のスイッチマトリックス回路においては、記憶素子は、第１および第２端子を有する強誘電体コンデンサである。メモリセルは、メモリ用行選択線に接続される制御端子と、列選択線に接続される第１入出力端子と、当該制御端子に入力される制御信号に応じて当該第１入出力端子と導通しまたは導通しない第２入出力端子であって強誘電体コンデンサの第１端子と接続される第２入出力端子と、を有するメモリ選択用素子を、さらに備えている。また、このスイッチマトリックス回路は、強誘電体コンデンサの第２端子に接続されるプレート線であって、当該強誘電体コンデンサに対するスイッチングデータの書き込みおよび読み出し動作の際に、当該強誘電体コンデンサの第２端子に所定の電位を印加するためのプレート線と、列選択線に接続される規格電位発生回路であって、強誘電体コンデンサに対するスイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位を発生させる規格電位発生回路とを、さらに備えている。
【００２４】
したがって、強誘電体コンデンサを用いてスイッチングデータを記憶するから、電源が切断されてもスイッチングデータは保持される。また、スイッチングデータの読み出し時の動作電圧と同じ動作電圧を用いてスイッチングデータの書き換えを行うことが可能となる。このため、特別なプログラム装置を用いることなくスイッチングデータを書き換えることが可能となる。また、スイッチングデータの読み出し時の速度とほぼ同じ速度でスイッチングデータの書き換えを行うことが可能となる。このため、高速でスイッチングデータを書き換えることが可能となる。
【００２５】
また、強誘電体コンデンサ、プレート線および規格電位発生回路を用いることで、簡単な構成でありながらデータ再現性の高い、いわゆる破壊読み出し型の強誘電体記憶素子を実現することが可能となる。このため、信頼性の高いシンプルな構造のスイッチマトリックス回路を実現することができる。
【００２６】
さらに、強誘電体コンデンサと列選択線との間にメモリ選択用素子を介在させることで、同一列を構成する複数の強誘電体コンデンサのうち所望の強誘電体コンデンサを、対応するメモリ選択用素子を介して、列選択線に選択的に接続することが可能となる。
【００２７】
つまり、ひとつの列選択線を介して、複数のメモリセルのうち所望のメモリセルから選択的にスイッチングデータを読み出すことができる。したがって、これらのメモリ選択用素子を用いて、行選択機能を容易に実現することができる。このため、単純な構造でメモリマトリックス部を構成することができる。
【００２８】
請求項３のスイッチマトリックス回路においては、プレート線は、メモリマトリックス部の同一行に属するメモリセルを構成する強誘電体コンデンサの第２端子のみに接続するために、メモリマトリックス部の各行に対応して設けられた複数の行選択プレート線から構成されている。
【００２９】
したがって、スイッチングデータの書き込みや読み出しを行単位で実行する際に好都合である。このため、たとえば、ワード並列処理に適したスイッチマトリックス回路を実現することができる。
【００３０】
請求項４の論理演算回路は、上述のいずれかのスイッチマトリックス回路を用いて論理構成を行い、当該論理構成にしたがって入力データに論理演算を施して出力データを得る論理演算回路である。この論理演算回路は、入力データを入力するための入力データ線と、出力データを出力するための出力データ線と、一対の電源線と、複数の論理構成用素子を備えている。論理構成用素子は、制御端子と、当該制御端子に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２入出力端子と、を有する。また、この論理演算回路は、スイッチマトリックス回路のスイッチ用電界効果トランジスタの第１および第２スイッチ端子を介して、入力データ線、出力データ線、一対の電源線、ならびに、複数の論理構成用素子の制御端子、第１および第２入出力端子を、相互に接続状態または非接続状態とすることにより、論理構成を行う。
【００３１】
したがって、論理構成を変更でき、かつ、その論理構成にしたがって確実に論理演算を行うことのできる、簡単な構造の論理演算回路を実現することができる。
【００３２】
請求項５のスイッチ回路は、記憶素子を用いてスイッチングデータを記憶するメモリセルと、導通状態または非導通状態のいずれかの状態をとるスイッチセルと、メモリセルとスイッチセルとを接続するための接続線と、接続線を介してメモリセルとスイッチセルとを接続するか否かのスイッチ接続制御信号を搬送するためのスイッチ接続制御線と、を備えており、メモリセルのスイッチングデータにしたがって、スイッチセルの導通状態または非導通状態を決定するよう構成されている。スイッチセルは、スイッチ選択用素子と、スイッチ用電界効果トランジスタとを備えている。スイッチ選択用素子は、スイッチ接続制御線に接続される制御端子と、接続線に接続される第１入出力端子と、当該制御端子に入力される制御信号に応じて当該第１入出力端子と導通しまたは導通しない第２入出力端子と、を有する。スイッチ用電界効果トランジスタは、スイッチ選択用素子の第２入出力端子に接続されるゲート端子と、当該ゲート端子に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２スイッチ端子と、を有する。
【００３３】
このため、スイッチ用電界効果トランジスタのゲート端子はスイッチ選択用素子の第２入出力端子のみに接続されているから、スイッチ選択用素子を非導通状態にすると、スイッチ用電界効果トランジスタのゲート端子に蓄積されている電荷の移動経路は遮断される。
【００３４】
したがって、スイッチ選択用素子を非導通状態にした後であっても、スイッチ用電界効果トランジスタのゲート端子に蓄積されていた電荷がリークによってある程度小さくなるまでの間、当該スイッチ用電界効果トランジスタは、スイッチ選択用素子が導通状態であったときの状態を維持する。
【００３５】
このため、スイッチ選択用素子を導通状態にした後すぐに非導通状態に戻しても、スイッチ用電界効果トランジスタは、しばらくの間、接続線を介して与えられたスイッチングデータに対応した導通状態または非導通状態を維持することになる。
【００３６】
つまり、単純な構造のスイッチ選択用素子を用いることにより、スイッチングデータを一時記憶するための特別の回路を設けなくても、スイッチ用電界効果トランジスタに、所定時間、スイッチングデータに対応した導通状態または非導通状態を維持させることができる。
【００３７】
したがって、スイッチングデータを読み出してスイッチセルの導通状態または非導通状態を決定した後、たとえば、接続線を他の用途に使用したとしても、上記所定時間の間は、当該スイッチセルは当該スイッチングデータに対応した状態を維持する。すなわち、スイッチセルの制御を確実に行うことのできる汎用性の高い簡単な構造のスイッチ回路を実現することができる。
【００３８】
請求項６のスイッチ回路においては、記憶素子は、接続線に接続される第１端子と、第２端子とを有する強誘電体コンデンサである。また、当該スイッチ回路は、強誘電体コンデンサの第２端子に接続されるプレート線であって、当該強誘電体コンデンサに対するスイッチングデータの書き込みおよび読み出し動作の際に、当該強誘電体コンデンサの第２端子に所定の電位を印加するためのプレート線と、接続線に接続される規格電位発生回路であって、強誘電体コンデンサに対するスイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位を発生させる規格電位発生回路と、をさらに備えている。
【００３９】
したがって、強誘電体コンデンサを用いてスイッチングデータを記憶するから、電源が切断されてもスイッチングデータは保持される。また、スイッチングデータの読み出し時の動作電圧と同じ動作電圧を用いてスイッチングデータの書き換えを行うことが可能となる。このため、特別なプログラム装置を用いることなくスイッチングデータを書き換えることが可能となる。また、スイッチングデータの読み出し時の速度とほぼ同じ速度でスイッチングデータの書き換えを行うことが可能となる。このため、高速でスイッチングデータを書き換えることが可能となる。
【００４０】
また、強誘電体コンデンサ、プレート線および規格電位発生回路を用いることで、簡単な構成でありながらデータ再現性の高い、いわゆる破壊読み出し型の強誘電体記憶素子を実現することが可能となる。このため、信頼性の高いシンプルな構造のスイッチ回路を実現することができる。
【００４１】
請求項７のスイッチ回路は、記憶素子を用いてスイッチングデータを記憶するメモリセルと、導通状態または非導通状態のいずれかの状態をとるスイッチセルと、メモリセルとスイッチセルとを接続するための接続線と、を備えており、メモリセルのスイッチングデータにしたがって、スイッチセルの導通状態または非導通状態を決定するよう構成されている。記憶素子は、接続線に接続される第１端子と、第２端子とを有する強誘電体コンデンサである。このスイッチ回路は、強誘電体コンデンサの第２端子に接続されるプレート線であって、当該強誘電体コンデンサに対するスイッチングデータの書き込みおよび読み出し動作の際に、当該強誘電体コンデンサの第２端子に所定の電位を印加するためのプレート線と、接続線に接続される規格電位発生回路であって、強誘電体コンデンサに対するスイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位を発生させる規格電位発生回路と、をさらに備えている。スイッチセルは、接続線に接続される制御端子と、当該制御端子に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２スイッチ端子と、を有するスイッチ用素子を備えている。
【００４２】
したがって、強誘電体コンデンサを用いてスイッチングデータを記憶するから、電源が切断されてもスイッチングデータは保持される。また、スイッチングデータの読み出し時の動作電圧と同じ動作電圧を用いてスイッチングデータの書き換えを行うことが可能となる。このため、特別なプログラム装置を用いることなくスイッチングデータを書き換えることが可能となる。また、スイッチングデータの読み出し時の速度とほぼ同じ速度でスイッチングデータの書き換えを行うことが可能となる。このため、高速でスイッチングデータを書き換えることが可能となる。
【００４３】
また、強誘電体コンデンサ、プレート線および規格電位発生回路を用いることで、簡単な構成でありながらデータ再現性の高い、いわゆる破壊読み出し型の強誘電体記憶素子を実現することが可能となる。このため、信頼性の高いシンプルな構造のスイッチ回路を実現することができる。
【００４４】
【発明の実施の形態】
図１は、この発明の一実施形態によるスイッチ回路２１を示す回路図である。スイッチ回路２１は、メモリセルＭＣ、スイッチセルＳＣ、接続線であるビットラインＢＬ、メモリ接続制御線であるメモリ用ワードラインＷＬＭ、スイッチ接続制御線であるスイッチ用ワードラインＷＬＳ、プレートラインＰＬ、および規格電位発生回路であるセンスアンプＳＡを備えており、メモリセルＭＣのスイッチングデータにしたがって、スイッチセルＳＣの導通状態または非導通状態を決定するよう構成されている。
【００４５】
メモリセルＭＣは、記憶素子を用いてスイッチングデータを記憶する回路であり、記憶素子である強誘電体コンデンサＣＦ、およびメモリ選択用素子であるトランジスタＭ３を備えている。
【００４６】
強誘電体コンデンサＣＦの第１端子２３は、トランジスタＭ３の第２入出力端子である端子２９に接続されている。強誘電体コンデンサＣＦの第２端子２５はプレートラインＰＬに接続されている。
【００４７】
プレートラインＰＬは、強誘電体コンデンサＣＦに対するスイッチングデータの書き込みおよび読み出し動作の際に、強誘電体コンデンサＣＦの第２端子２５に所定の電位である、“Ｈ”電位（電源電位ＶＤＤ）および“Ｌ”電位（接地電位ＧＮＤ）が交互にあらわれる矩形信号を印加する。
【００４８】
センスアンプＳＡは、ビットラインＢＬに接続されている。センスアンプＳＡは、強誘電体コンデンサＣＦに対するスイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位である“Ｈ”電位（電源電位ＶＤＤ）または“Ｌ”電位（接地電位ＧＮＤ）を発生させる。
【００４９】
トランジスタＭ３は、メモリ用ワードラインＷＬＭに接続される制御端子であるゲート端子Ｇ３と、ビットラインＢＬに接続される第１入出力端子である端子２７と、ゲート端子Ｇ３に入力される制御信号に応じて端子２７と導通しまたは導通しない上記端子２９と、を有する。
【００５０】
スイッチセルＳＣは、導通状態または非導通状態のいずれかの状態をとる回路であり、スイッチ選択用素子であるトランジスタＭ２と、スイッチ用電界効果トランジスタであるトランジスタＭ１とを備えている。
【００５１】
トランジスタＭ２は、スイッチ用ワードラインＷＬＳに接続される制御端子であるゲート端子Ｇ２と、ビットラインＢＬに接続される第１入出力端子である端子３５と、ゲート端子Ｇ２に入力される制御信号に応じて端子３５と導通しまたは導通しない第２入出力端子である端子３７と、を有する。
【００５２】
トランジスタＭ１は、トランジスタＭ２の端子３７に接続されるゲート端子Ｇ１と、ゲート端子Ｇ１に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２スイッチ端子である端子３１および端子３３と、を有する。なお、この実施形態においては、トランジスタＭ１，Ｍ２，Ｍ３は、いずれもＮチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）である。
【００５３】
ビットラインＢＬは、メモリセルＭＣとスイッチセルＳＣとを接続するための信号線である。メモリ用ワードラインＷＬＭは、メモリセルＭＣとビットラインＢＬとを接続するか否かのメモリ接続制御信号を搬送するための信号線である。スイッチ用ワードラインＷＬＭは、スイッチセルＳＣとビットラインＢＬとを接続するか否かのスイッチ接続制御信号を搬送するための信号線である。
【００５４】
つぎに、図１〜図２に基づいて、スイッチ回路２１の動作を説明する。図２は、スイッチ回路２１のスイッチング動作を説明するためのタイミングチャートである。
【００５５】
スイッチング動作の初期においては、図１に示すメモリ用ワードラインＷＬＭ、ビットラインＢＬ、プレートラインＰＬ、スイッチ用ワードラインＷＬＳのいずれの電位も“Ｌ”レベル（接地電位ＧＮＤ）となっている（図２，（ａ）参照）。また、センスアンプＳＡはＯＦＦになっている。
【００５６】
したがって、トランジスタＭ２，Ｍ３は、いずれもＯＦＦとなっており、ビットラインＢＬは、接地電位ＧＮＤにプリチャージされている。トランジスタＭ２がＯＦＦであるから、トランジスタＭ１のゲート端子Ｇ１は、直前のスイッチング動作によって与えられた電位（“Ｈ”レベルまたは“Ｌ”レベル）をほぼ維持している（図２，（ｂ１）、（ｂ２）参照）。
【００５７】
つぎに、メモリ用ワードラインＷＬＭに“Ｈ”を与えることよって（図２，（ｃ）参照）トランジスタＭ３をＯＮとし、さらに、プレートラインＰＬに“Ｈ”を与える（図２，（ｄ）参照）。プレートラインＰＬに“Ｈ”を与えると、ビットラインＢＬの電位は、強誘電体コンデンサＣＦの記憶内容（すなわち強誘電体コンデンサＣＦの残留分極状態）に対応した中間電位（“Ｈ”と“Ｌ”の間の電位）となる（図２，（ｅ）参照）。
【００５８】
ここで、センスアンプＳＡをＯＮにする。これにより、ビットラインＢＬの電位は、上述の中間電位に対応する規格電位（“Ｈ”または“Ｌ”）となる（図２，（ｆ１）、（ｆ２）参照）。つまり、ここまでの動作で、ビットラインＢＬの電位は、強誘電体コンデンサＣＦの記憶内容に対応した規格電位となる。
【００５９】
つぎに、スイッチ用ワードラインＷＬＳに“Ｈ”を与えることよって（図２，（ｇ）参照）トランジスタＭ２をＯＮにする。これによって、トランジスタＭ１のゲート端子Ｇ１の電位は、ビットラインＢＬの電位に等しくなる（図２，（ｈ１）、（ｈ２）参照）。
【００６０】
ゲート端子Ｇ１の電位が“Ｈ”になればトランジスタＭ１はＯＮとなり、ゲート端子Ｇ１の電位が“Ｌ”になればトランジスタＭ１はＯＦＦとなる。したがって、トランジスタＭ１は、強誘電体コンデンサＣＦの記憶内容に対応して、ＯＮまたはＯＦＦとなる。
【００６１】
つぎに、プレートラインＰＬを“Ｌ”にする（図２，（ｉ）参照）。さらに、メモリ用ワードラインＷＬＭおよびスイッチ用ワードラインＷＬＳを“Ｌ”にすることによってトランジスタＭ３およびＭ２をＯＦＦにする（図２，（ｊ）、（ｋ）参照）。
【００６２】
トランジスタＭ２をＯＦＦにすることでトランジスタＭ１のゲート端子Ｇ１はビットラインＢＬと切り離される。このとき、ゲート端子Ｇ１の電位が“Ｌ”の場合には、当該電位はそのまま維持される。したがって、トランジスタＭ１のＯＦＦ状態も維持される。
【００６３】
一方、ゲート端子Ｇ１の電位が“Ｈ”の場合には、ゲート端子Ｇ１に蓄積された電荷は、トランジスタＭ１の寄生抵抗や配線等の寄生抵抗を介して、徐々に減少して行く。このため、ゲート端子Ｇ１の電位も徐々に低くなる。ゲート端子Ｇ１の電位がトランジスタＭ１のしきい値電圧よりも低くなると、トランジスタＭ１はＯＦＦになってしまう。
【００６４】
しかしながら、ゲート端子Ｇ１をビットラインＢＬから切り離した（図２，（ｋ）参照）あと、次のスイッチング動作においてゲート端子Ｇ１をビットラインＢＬにつなぐ（図２，（ｇ）参照）までの時間を、トランジスタＭ１のゲート容量や寄生抵抗等により構成される回路の時定数より小さくしておくことで、次のスイッチング動作までの間、トランジスタＭ１のＯＮ状態を維持することができる。
【００６５】
なお、図３Ａおよび図３Ｂは、スイッチ回路２１のスイッチング動作時における強誘電体コンデンサＣＦの分極状態を説明するための図面である。図３Ｂに示すように、強誘電体コンデンサＣＦの記憶内容が“０”（図３Ｂに示す分極状態Ｐ１に対応）であれば、スイッチング動作において、その分極状態はＰ１から、Ｐ３を経てＰ１に戻る。すなわち、スイッチング動作の間、強誘電体コンデンサＣＦの分極方向は反転しない。
【００６６】
一方、図３Ａに示すように、強誘電体コンデンサＣＦの記憶内容が“１”（図３Ａに示す分極状態Ｐ２に対応）であれば、スイッチング動作において、その分極状態はＰ２から、Ｐ３，Ｐ１，Ｐ４を経てＰ２に戻る。すなわち、強誘電体コンデンサＣＦの分極方向はいったん反転し（図３Ａ、Ｐ３，Ｐ１参照）、その後、元に戻る（図３Ａ、Ｐ４，Ｐ２参照）。
【００６７】
このように、強誘電体コンデンサＣＦ、プレート線ＰＬおよびセンスアンプＳＡを用いることで、簡単な構成でありながらデータ再現性の高い、いわゆる破壊読み出し型の不揮発性のメモリセルを実現することが可能となる。このため、信頼性の高いシンプルな構造のスイッチ回路を実現することができるのである。
【００６８】
また、この実施形態においては、トランジスタＭ１のゲート端子Ｇ１はトランジスタＭ２の端子３７のみに接続されているから、トランジスタＭ２をＯＦＦ（非導通状態）にすると、トランジスタＭ１のゲート端子Ｇ１に蓄積されている電荷の移動経路は遮断される。
【００６９】
したがって、トランジスタＭ２をＯＦＦにした後であっても、トランジスタＭ１のゲート端子Ｇ１に蓄積されていた電荷がリークによってある程度小さくなるまでの間、トランジスタＭ１は、トランジスタＭ２がＯＮ（導通状態）であったときの状態を維持する。
【００７０】
このため、トランジスタＭ２をＯＮにした後すぐに０ＦＦに戻しても、トランジスタＭ１は、しばらくの間、ビットラインＢＬを介して与えられたスイッチングデータに対応したＯＮ状態またはＯＦＦ状態を維持することになる。つまり、単純な構造のトランジスタＭ２を用いることにより、スイッチングデータを一時記憶するための特別の回路を設けなくても、トランジスタＭ１に、所定時間、スイッチングデータに対応したＯＮ状態またはＯＦＦ状態を維持させることができる。
【００７１】
したがって、スイッチングデータを読み出してスイッチセルＳＣの導通状態または非導通状態を決定した後、たとえば、ビットラインＢＬを他の用途に使用したとしても、上記所定時間の間は、当該スイッチセルＳＣは当該スイッチングデータに対応した状態を維持する。すなわち、スイッチセルＳＣの制御を確実に行うことのできる汎用性の高い簡単な構造のスイッチ回路を実現することが可能となる。
【００７２】
つぎに、図４は、この発明の他の実施形態によるスイッチ回路４１を示す回路図である。スイッチ回路４１は、図１に示すスイッチ回路２１と類似しているが、一部異なる。
【００７３】
すなわち、スイッチ回路４１は、メモリセルＭＣ、スイッチセルＳＣ、接続線であるビットラインＢＬ、メモリ接続制御線であるメモリ用ワードラインＷＬＭ、プレートラインＰＬ、および規格電位発生回路であるセンスアンプＳＡを備えており、メモリセルＭＣのスイッチングデータにしたがって、スイッチセルＳＣの導通状態または非導通状態を決定するよう構成されている。
【００７４】
メモリセルＭＣは、記憶素子を用いてスイッチングデータを記憶する回路であり、記憶素子である強誘電体コンデンサＣＦ、およびメモリ選択用素子であるトランジスタＭ３を備えている。
【００７５】
強誘電体コンデンサＣＦの第１端子２３は、トランジスタＭ３の第２入出力端子である端子２９に接続されている。強誘電体コンデンサＣＦの第２端子２５はプレートラインＰＬに接続されている。
【００７６】
プレートラインＰＬは、強誘電体コンデンサＣＦに対するスイッチングデータの書き込みおよび読み出し動作の際に、強誘電体コンデンサＣＦの第２端子２５に所定の電位である、“Ｈ”電位および“Ｌ”電位が交互にあらわれる矩形信号を印加する。
【００７７】
センスアンプＳＡは、ビットラインＢＬに接続されている。センスアンプＳＡは、強誘電体コンデンサＣＦに対するスイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位である“Ｈ”電位または“Ｌ”電位を発生させる。
【００７８】
トランジスタＭ３は、メモリ用ワードラインＷＬＭに接続される制御端子であるゲート端子Ｇ３と、ビットラインＢＬに接続される第１入出力端子である端子２７と、ゲート端子Ｇ３に入力される制御信号に応じて端子２７と導通しまたは導通しない上記端子２９と、を有する。
【００７９】
スイッチセルＳＣは、導通状態または非導通状態のいずれかの状態をとる回路であり、スイッチ用素子であるトランジスタＭ１を備えている。
【００８０】
トランジスタＭ１は、ビットラインＢＬに接続される制御端子であるゲート端子Ｇ１と、ゲート端子Ｇ１に入力される制御信号に応じて相互に導通しまたは導通しない第１および第２スイッチ端子である端子３１および端子３３と、を有する。なお、この実施形態においては、トランジスタＭ１およびＭ３は、いずれもＮチャネルＭＯＳＦＥＴである。
【００８１】
ビットラインＢＬは、メモリセルＭＣとスイッチセルＳＣとを接続するための信号線である。メモリ用ワードラインＷＬＭは、メモリセルＭＣとビットラインＢＬとを接続するか否かのメモリ接続制御信号を搬送するための信号線である。
【００８２】
すなわち、この実施形態におけるスイッチ回路４１は、図１に示すスイッチ回路２１からトランジスタＭ２およびスイッチ用ワードラインＷＬＳを除去するとともに、トランジスタＭ１のゲート端子Ｇ１を、直接、ビットラインＢＬに接続したものである。
【００８３】
このように構成することで、スイッチ回路をさらに単純化することができる。また、強誘電体コンデンサＣＦ、プレート線ＰＬおよびセンスアンプＳＡを用いることで、簡単な構成でありながらデータ再現性の高い、いわゆる破壊読み出し型の不揮発性のメモリセルを実現することが可能となる。このため、信頼性の高いシンプルな構造のスイッチ回路を実現することができる。
【００８４】
ただし、この実施形態によるスイッチ回路４１においては、図１に示すスイッチ回路２１のように、ビットラインＢＬの電位の変化にかかわらず、スイッチングデータに対応したＯＮ状態またはＯＦＦ状態をトランジスタＭ１に維持させることはできない。したがって、スイッチングデータをスイッチセルＳＣに一時記憶させる必要がある場合には、別途、記憶のための回路を設けなければならない。
【００８５】
つぎに、図５は、この発明のさらに他の実施形態によるスイッチマトリックス回路５１を示す等価回路図である。スイッチマトリックス回路５１は、メモリマトリックス部ＭＭ、スイッチマトリックス部ＳＭ、複数の列選択線であるビットラインＢＬ０，ＢＬ１，…、複数のメモリ用行選択線であるメモリ用ワードラインＷＬＭ０，ＷＬＭ１，…、複数のスイッチ用行選択線であるスイッチ用ワードラインＷＬＳ０，ＷＬＳ１，…、複数の行選択プレート線であるプレートラインＰＬ０，ＰＬ１，…、および複数の規格電位発生回路であるセンスアンプＳＡ０，ＳＡ１，…を備えている。
【００８６】
メモリマトリックス部ＭＭは、記憶素子を用いてスイッチングデータを記憶する複数のメモリセルＭＣ００，ＭＣ０１，…を行列配置した構成を備えている。スイッチマトリックス部ＳＭは、導通状態または非導通状態のいずれかの状態をとる複数のスイッチセルＳＣ００，ＳＣ０１，…をメモリセルＭＣ００，ＭＣ０１，…に対応させて行列配置した構成を備えている。
【００８７】
ビットラインＢＬ０，ＢＬ１、…は、メモリマトリックス部ＭＭおよびスイッチマトリックス部ＳＭの同一列に属するメモリセルおよびスイッチセルを選択するためにメモリマトリックス部ＭＭおよびスイッチマトリックス部ＳＭの各列に対応して設けられている。
【００８８】
メモリ用ワードラインＷＬＭ０，ＷＬＭ１、…は、メモリマトリックス部ＭＭの同一行に属するメモリセルを選択するためにメモリマトリックス部ＭＭの各行に対応して設けられている。スイッチ用ワードラインＷＬＳ０，ＷＬＳ１、…は、スイッチマトリックス部ＳＭの同一行に属するスイッチセルを選択するためにスイッチマトリックス部ＳＭの各行に対応して設けられている。
【００８９】
メモリセルＭＣ００，ＭＣ０１，…の構成は、図１に示すスイッチ回路２１のメモリセルＭＣと同じ構成である。すなわち、メモリセルＭＣ００，ＭＣ０１，…は、それぞれ、トランジスタＭ３および強誘電体コンデンサＣＦを備えている。
【００９０】
スイッチセルＳＣ００，ＳＣ０１，…の構成も、図１に示すスイッチ回路２１のスイッチセルＳＣと同じ構成である。すなわち、スイッチセルＳＣ００，ＳＣ０１，…は、それぞれ、トランジスタＭ１およびトランジスタＭ２を備えている。
【００９１】
プレートラインＰＬ０，ＰＬ１，…は、メモリマトリックス部ＭＭの同一行に属するメモリセルを構成する強誘電体コンデンサＣＦの端子２５（図１参照）のみに接続するために、メモリマトリックス部ＭＭの各行に対応して設けられている。
【００９２】
センスアンプＳＡ０，ＳＡ１、…は、各ビットラインＢＬ０，ＢＬ１、…にそれぞれ接続され、強誘電体コンデンサＣＦに対するスイッチングデータの読み出し動作の際に、当該スイッチングデータに対応する規格電位を発生させる。センスアンプＳＡ０，ＳＡ１、…は、図１に示すスイッチ回路２１のセンスアンプＳＡと同じ構成である。
【００９３】
スイッチマトリックス回路５１は、これらのビットラインＢＬ０，ＢＬ１、…、メモリ用ワードラインＷＬＭ０，ＷＬＭ１、…、スイッチ用ワードラインＷＬＳ０，ＷＬＳ１、…によって、複数のメモリセルＭＣ００，ＭＣ０１，…および複数のスイッチセルＳＣ００，ＳＣ０１，…の中から所望のメモリセルおよび対応するスイッチセルを選択するとともに、当該選択されたメモリセルのスイッチングデータにしたがって当該対応するスイッチセルの導通状態または非導通状態を決定するよう構成されている。
【００９４】
上述のように、この実施形態においては、強誘電体コンデンサＣＦとビットラインとの間にトランジスタＭ３を介在させるようにしている。これにより、同一列を構成する複数の強誘電体コンデンサＣＦ，ＣＦ，…のうち所望の強誘電体コンデンサＣＦを、対応するトランジスタＭ３を介して、ビットライン（たとえばビットラインＢＬ０）に選択的に接続することが可能となる。
【００９５】
つまり、ひとつのビットライン（たとえばビットラインＢＬ０）を介して、複数のメモリセル（たとえば、メモリセルＭＣ００，ＭＣ１０，…）のうち所望のメモリセルから選択的にスイッチングデータを読み出すことができる。したがって、これらのトランジスタＭ３、Ｍ３、…を用いて、行選択機能を容易に実現することができる。このため、単純な構造でメモリマトリックス部を構成することができる。
【００９６】
また、トランジスタＭ１とビットラインとの間にトランジスタＭ２を介在させるようにしている。これにより、同一列を構成する複数のトランジスタＭ１、Ｍ１、…のうち所望のトランジスタＭ１を、対応するトランジスタＭ２を介して、ビットライン（たとえばビットラインＢＬ０）に選択的に接続することが可能となる。
【００９７】
つまり、ひとつのビットライン（たとえばビットラインＢＬ０）を介して、複数のスイッチセル（たとえば、スイッチセルＳＣ００，ＳＣ１０，…）のうち所望のスイッチセルに選択的にスイッチングデータを与えることができる。したがって、これらのトランジスタＭ２、Ｍ２、…を用いて、行選択機能を容易に実現することができる。
【００９８】
さらに、図１に示すスイッチ回路２１の場合と同様に、トランジスタＭ２を導通状態にした後すぐに非導通状態に戻しても、トランジスタＭ１は、しばらくの間、ビットラインＢＬ０，ＢＬ１、…を介して与えられたスイッチングデータに対応した導通状態または非導通状態を維持する。
【００９９】
したがって、行選択機能を実現するためのトランジスタＭ２を利用することにより、スイッチングデータを一時記憶するための特別の回路を設けなくても、トランジスタＭ１に、所定時間、スイッチングデータに対応した導通状態または非導通状態を維持させておくことができる。
【０１００】
このため、各行に対する読み出し動作を順次行うとともに上記所定時間内に全ての行の読み出し動作を完了するように構成しておけば、全ての行のメモリセルに記憶されているスイッチングデータに基づいて、これらに対応する全てのスイッチセルの導通状態または非導通状態を実質的に同時に制御できる。
【０１０１】
すなわち、各スイッチセルＳＣ００、ＳＣ０１、…の制御を同時に行うことのできるスイッチマトリックス回路を、簡単な配線構造で実現することができる。つまり、スイッチセルの制御を確実に行うことのできる簡単な構造のスイッチマトリックス回路を実現することができる。
【０１０２】
また、プレートラインＰＬ０，ＰＬ１，…は、メモリマトリックス部ＭＭの各行に対応して複数設けられている。このため、スイッチングデータの書き込みや読み出しを行単位で実行する際に好都合である。このため、たとえば、ワード並列処理に適したスイッチマトリックス回路を実現することができる。
【０１０３】
なお、上述のように図５は等価回路を表す図面であり、各素子の物理的配置（実体的配置）は図５に示す位置に限定されるものではない。たとえば、各スイッチセルを構成するトランジスタＭ１は、該トランジスタＭ１を用いて継断制御する対象物の物理的位置に対応させて任意の位置に配置することが可能であり、実体的には、必ずしも図５のように整然と行列配置する必要はない。
【０１０４】
図６は、図５に示すスイッチマトリックス回路５１の実体的な構成の一部を例示した図面である。この例では、スイッチマトリックス回路５１は、強誘電体コンデンサを含むＭＯＳ（金属・酸化物・半導体）型半導体集積回路として実現されている。
【０１０５】
この実施形態においては、ｐ型の半導体基板上に、図６に示すように、トランジスタＭ１、Ｍ２，Ｍ３、強誘電体コンデンサＣＦが形成されている。トランジスタＭ１、Ｍ２，Ｍ３のソース領域およびドレイン領域は、高濃度のｎ型不純物を拡散したシリコンにより構成されている。トランジスタＭ１、Ｍ２，Ｍ３のゲートはポリシリコンまたはメタルシリサイドにより構成されている。
【０１０６】
強誘電体コンデンサＣＦの誘電体層は、強誘電体材料、たとえばＰＺＴ（チタン酸ジルコン酸鉛）やＳＢＴ（タンタル酸ビスマスストロンチウム）により構成されている。強誘電体コンデンサＣＦの第２端子２５（図１参照）およびプレートラインＰＬ０は、白金などの貴金属、イリジウム酸化物などの導電性酸化膜、または、これらの積層膜により構成されている。強誘電体コンデンサＣＦの第１端子２３（図１参照）は白金などの貴金属により構成されている。
【０１０７】
ビットラインＢＬ０は、ｎ型の高濃度不純物を拡散したシリコンにより構成されている。メモリ用ワードラインＷＬＭ０、スイッチ用ワードラインＷＬＳ０，内部配線５３，５５，５７，５９は、アルミニウムにより構成されている。なお、これらの配線は、銅など他の金属を用いて構成することもできる。
【０１０８】
なお、スイッチマトリックス回路５１は、この実施形態のようにバルク基板に形成する他、たとえばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成することもできる。スイッチマトリックス回路５１をＳＯＩ基板に形成すれば、素子間のリーク電流をより小さくすることができるので好都合である。
【０１０９】
つぎに、図７は、この発明のさらに他の実施形態による論理演算回路６１を示す回路図である。論理演算回路６１は、図５に示すスイッチマトリックス回路５１を用いて構成されており、たとえばＦＰＧＡとして実現される。論理演算回路６１は、スイッチマトリックス回路５１の他、アドレスバッファ６３，６５，６７，６９，デコーダ７１，７３，７５，および、ロジック構成部７９を備えている。
【０１１０】
アドレスバッファ６３は、スイッチングデータを書き込むべきメモリセルを特定するために入力されたアドレス情報や、スイッチングデータを読み出すべきメモリセルおよび読み出されたスイッチングデータによりＯＮ／ＯＦＦ（導通／非導通）を制御すべきスイッチセルを特定するために入力されたアドレス情報を、一時的に保持する。
【０１１１】
アドレスバッファ６５は，アドレスバッファ６３に保持されているアドレス情報のうち、スイッチマトリックス回路５１の列を特定するためのアドレス情報を、一時的に保持する。アドレスバッファ６７，６９は，アドレスバッファ６３に保持されているアドレス情報のうち、それぞれ、メモリマトリックス部ＭＭの行、スイッチマトリックス部ＳＭの行、を特定するためのアドレス情報を一時的に保持する。
【０１１２】
デコーダ７１は、アドレスバッファ６５に保持されているアドレス情報に基づいて、スイッチマトリックス回路５１の中から該当する列を活性化する。デコーダ７３，７５は、アドレスバッファ６７，６９に保持されているアドレス情報に基づいて、メモリマトリックス部ＭＭ、スイッチマトリックス部ＳＭの中から、それぞれ、該当する行を活性化する。
【０１１３】
ロジック構成部７９は、スイッチマトリックス回路５１の出力結果、すなわち、スイッチマトリックス部ＳＭを構成する各スイッチセルＳＣ００，ＳＣ０１，…のＯＮ／ＯＦＦに基づいて論理構成を行い、当該論理構成にしたがって入力データに論理演算を施して出力データを得る。
【０１１４】
図８は、ロジック構成部７９の一例を示す回路図である。この例では、ロジック構成部７９は、６本の行ラインＲＬ０〜ＰＬ５、１２本の列ラインＣＬ０〜ＣＬ１１、４個の論理構成素子であるトランジスタＴ１〜Ｔ４を備えている。
【０１１５】
行ラインＲＬ０、ＰＬ１は入力データ線であり、行ラインＲＬ３は出力データ線である。行ラインＲＬ４、ＰＬ５は、それぞれ、電源電位ＶＤＤ、接地電位ＧＮＤを供給するためのラインであり、これらで一対の電源線を構成している。トランジスタＴ１、Ｔ２は、ともにＰチャネルＭＯＳＦＥＴであり、トランジスタＴ３、Ｔ４は、ともにＮチャネルＭＯＳＦＥＴである。
【０１１６】
図８に示す行ラインＲＬ０〜ＰＬ５と、列ラインＣＬ０〜ＣＬ１１との交点のうち、黒丸で示された５つの交点Ｐ１〜Ｐ５は、予め接続されている。白丸で示された１６個の交点Ｑ１〜Ｑ１６に、それぞれ、図５に示すスイッチセルＳＣ００、ＳＣ０１、…が設けられている。
【０１１７】
すなわち、図５に示すスイッチセルＳＣ００、ＳＣ０１、…を構成するトランジスタＭ１、Ｍ１，…のそれぞれの端子３１，３３を介して、交点Ｑ１〜Ｑ１６を、それぞれ接続状態としたり非接続状態としたりすることができる。これにより、論理構成を行う。
【０１１８】
図９は、ロジック構成部７９において構成された論理回路の一例を示す図面である。図９に示す論理回路は、図８に示す交点Ｑ１〜Ｑ１６のうち、交点Ｑ２，Ｑ３，Ｑ６，Ｑ９，Ｑ１０，Ｑ１２およびＱ１５を接続状態とし、他を非接続状態とした場合の回路であり、２入力ＮＡＮＤ（論理積の否定）回路となっている。
【０１１９】
図示しないが、同様にして、たとえば、２入力ＮＯＲ（論理和の否定）回路、インバータ回路、クロスカップルドフリップフロップ回路等を構成することができる。つまり、この実施形態によれば、論理構成を変更でき、かつ、その論理構成にしたがって確実に論理演算を行うことのできる、簡単な構造の論理演算回路を実現することができるのである。
【０１２０】
なお、上述の各実施形態においては、メモリセルを構成する記憶素子として、強誘電体コンデンサを用いたが、記憶素子はこれに限定されるものではない。記憶素子として、たとえば強誘電体トランジスタなど強誘電体により構成された強誘電体記憶素子を用いることもできる。また、記憶素子として、強誘電体記憶素子以外の不揮発性の記憶素子を用いることもできるし、揮発性の記憶素子を用いることもできる。
【０１２１】
また、上述の各実施形態においては、スイッチ用電界効果トランジスタ、スイッチ用素子、メモリ選択用素子およびスイッチ選択用素子としてＮチャネルＭＯＳＦＥＴを用いた場合を例に説明したが、この発明はこれに限定されるものではない。スイッチ用電界効果トランジスタ、スイッチ用素子、メモリ選択用素子またはスイッチ選択用素子として、たとえばＰチャネルＭＯＳＦＥＴその他のＦＥＴ（電界効果トランジスタ）を用いることもできる。また、スイッチ用素子、メモリ選択用素子またはスイッチ選択用素子として、ＦＥＴ以外のトランジスタまたはトランジスタ以外の素子を用いることもできる。
【０１２２】
また、上述の実施形態においては、プレート線が複数の行選択プレート線から構成される場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、プレート線が、メモリマトリックス部の各列に対応して設けられた複数の列選択プレート線から構成されるようにしてもよい。また、１本のプレート線をメモリマトリックス部の全ての強誘電体コンデンサに接続するようにしてもよい。
【０１２３】
また、上述の実施形態においては、メモリマトリックス部およびスイッチマトリックス部が、ともに複数列かつ複数行のメモリセルおよびスイッチセルを有する場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、メモリマトリックス部およびスイッチマトリックス部が、ともに一列かつ複数行のメモリセルおよびスイッチセルを有する場合にも、この発明を適用することができる。なお、この場合には、列選択線は一本となる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるスイッチ回路２１を示す回路図である。
【図２】スイッチ回路２１のスイッチング動作を説明するためのタイミングチャートである。
【図３】図３Ａおよび図３Ｂは、スイッチ回路２１のスイッチング動作時における強誘電体コンデンサＣＦの分極状態を説明するための図面である。
【図４】この発明の他の実施形態によるスイッチ回路４１を示す回路図である。
【図５】この発明のさらに他の実施形態によるスイッチマトリックス回路５１を示す回路図である。
【図６】図５に示すスイッチマトリックス回路５１の実体的な構成の一部を例示した図面である。
【図７】この発明のさらに他の実施形態による論理演算回路６１を示す回路図である。
【図８】ロジック構成部７９の一例を示す回路図である。
【図９】ロジック構成部７９において構成された論理回路の一例を示す図面である。
【図１０】図１０Ａ、図１０Ｂは、従来のＦＰＧＡに用いられるスイッチ回路を示す図面である。
【符号の説明】
３７・・・・・・端子
ＢＬ・・・・・・ビットライン
Ｇ１・・・・・・ゲート端子
Ｍ１、Ｍ２・・・トランジスタ
ＳＣ・・・・・・スイッチセル
【図１】
0003553554.tif 000002
【図２】
0003553554.tif 000003
【図３】
0003553554.tif 000004
【図４】
0003553554.tif 000005
【図５】
0003553554.tif 000006
【図６】
0003553554.tif 000007
【図７】
0003553554.tif 000008
【図８】
0003553554.tif 000009
【図９】
0003553554.tif 000010
【図１０】
0003553554.tif 000011