(57)【特許請求の範囲】
【請求項１】
同一システム上に複数のＰＬＬ周波数シンセサイザが存在するＰＬＬ周波数シンセサイザシステムにおいて、
一方のＰＬＬ周波数シンセサイザが他方のＰＬＬ周波数シンセサイザを制御する信号を出力する機能を有し、一方のＰＬＬ周波数シンセサイザから他方のＰＬＬ周波数シンセサイザを制御し、シリアルデータに前記一方のＰＬＬ周波数シンセサイザと前記他方のＰＬＬ周波数シンセサイザとを識別する自他識別コード用の余剰ビットを持つことを特徴とするＰＬＬ周波数シンセサイザシステム。
【請求項２】
前記他方のＰＬＬ周波数シンセサイザの個数が２個以上であることを特徴とする請求項１記載のＰＬＬ周波数シンセサイザシステム。
【請求項３】
同時に動作するＰＬＬ周波数シンセサイザが同一システム上に複数個存在するＰＬＬ周波数シンセサイザシステムに適用可能なＰＬＬ周波数シンセサイザであって、
他のＰＬＬ周波数シンセサイザのシリアルデータ長をｎビットとすると、シリアルデータ長がｎ＋１ビット以上で、かつｎ＋１ビット目以降に自他識別用のデータを待たせてあり、かつ前記他のＰＬＬ周波数シンセサイザ制御用のロードイネーブル信号出力を有することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項４】
前記ＰＬＬ周波数シンセサイザの個数をｍとすると、
ｍ≦２Lを満たすＬビット以上の識別コードを持ち、ｍ−１個以上のロードイネーブル信号出力を有することを特徴とする請求項３記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザに関する。
【０００２】
【従来の技術】
図８は従来のＰＬＬ周波数シンセサイザシステムを示す構成図、図９はタイミング図である。
図８に示す従来のＰＬＬ周波数シンセサイザシステムは、一方のＰＬＬ周波数シンセサイザＩＣ（Ａ）と他方のＰＬＬ周波数シンセサイザＩＣ（Ｂ）は互いにシリアルデータラインＤＴ１とクロック信号ラインＣＬＫ１に接続され、また、シリアルデータラインＤＴ１とクロック信号ラインＣＬＫ１は制御ＩＣ６０に接続されている。また、一方のＰＬＬ周波数シンセサイザＩＣ（Ａ）と他方のＰＬＬ周波数シンセサイザＩＣ（Ｂ）はそれぞれ別個のイネーブル信号ラインＬＥＡ，ＬＥＢが接続されている。
【０００３】
ここで、クロック信号、データ信号、イネーブル信号を３線シリアルデータ制御信号対と言う。このイネーブル信号の期間にクロック信号に同期してＰＬＬ周波数シンセサイザの制御を行うものである。
そして、図８に示すように、同時に動作するＰＬＬ周波数シンセサイザＩＣが同一システム上に複数存在する際には、複数の３線シリアルデータ制御用ロードイネーブル信号（ＬＥＡ，ＬＥＢ）により各ＰＬＬ周波数シンセサイザの制御をおこなっている。
もしくは、同一の３線シリアルデータ制御信号対を用いた場合は、ロードイネーブル信号切替え用のスイッチＩＣを用意する必要がある。
【０００４】
また、特開平０７−８７４７３号公報のものは、シリアル制御バスでアドレス指定及び分周比が可能な回路を用い基準発振器の発信信号を４個のＰＬＬ周波数シンセサイザＩＣで共用することが記載されている。このものはデータ内にアドレス領域を有し、ここで指定されたアドレスを有する回路のみがデータを受信できるようにし、４個のＰＬＬ周波数シンセサイザＩＣでデータ、クロックの信号線を共用し、制御を行う必要のあるＰＬＬ周波数シンセサイザＩＣについてのみアドレスを指定し、データを送ることができるものでる。
【０００５】
【発明が解決しようとする課題】
上記のようなシステムを組む際に、複数のロードイネーブル信号をあらかじめ用意する必要があり、既存の制御ＩＣが使用できなくなる。
もしくは、既存の制御ＩＣを使用するには、切替えスイッチＩＣを用意する必要があり、実装するＩＣ（集積回路）の数が増えてしまう。
【０００６】
同一の３線シリアルデータ制御信号対で制御を行うと、どちらの為の制御信号か識別することができず、制御不要なＰＬＬ周波数シンセサイザＩＣの制御も同時に行ってしまうため、各ＰＬＬ周波数シンセサイザＩＣ用の３線シリアルデータ制御信号対が必要となる。
【０００７】
そこで、本発明は、上記課題に鑑みてなされたものであって、複数の３線シリアルデータ制御信号対を用意することなく、異なる複数のＰＬＬ周波数シンセサイザＩＣを制御することが可能とするＰＬＬ周波数シンセサイザ及びＰＬＬ周波数シンセサイザを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るＰＬＬ周波数シンセサイザシステムは、請求項１に記載したように、同一システム上に複数のＰＬＬ周波数シンセサイザが存在するＰＬＬ周波数シンセサイザシステムにおいて、一方のＰＬＬ周波数シンセサイザが他方のＰＬＬ周波数シンセサイザを制御する信号を出力する機能を有し、一方のＰＬＬ周波数シンセサイザから他方のＰＬＬ周波数シンセサイザを制御し、シリアルデータに前記一方のＰＬＬ周波数シンセサイザと前記他方のＰＬＬ周波数シンセサイザとを識別する自他識別コード用の余剰ビットを持つことを特徴とする。
【００１０】
さらに、本発明に係るＰＬＬ周波数シンセサイザシステムは、請求項２に記載したように、前記他方のＰＬＬ周波数シンセサイザの個数が２個以上であることを特徴とする。
【００１１】
本発明に係るＰＬＬ周波数シンセサイザは、請求項３に記載したように、同時に動作するＰＬＬ周波数シンセサイザが同一システム上に複数個存在するＰＬＬ周波数シンセサイザシステムに適用可能なＰＬＬ周波数シンセサイザであって、他のＰＬＬ周波数シンセサイザのシリアルデータ長をｎビットとすると、シリアルデータ長がｎ＋１ビット以上で、かつｎ＋１ビット目以降に自他識別用のデータを待たせてあり、かつ前記他のＰＬＬ周波数シンセサイザ制御用のロードイネーブル信号出力を有することを特徴とする。
【００１２】
さらに、本発明に係るＰＬＬ周波数シンセサイザは、請求項４に記載したように、前記ＰＬＬ周波数シンセサイザの個数をｍとすると、ｍ≦２Lを満たすＬビット以上の識別コードを持ち、ｍ−１個以上のロードイネーブル信号出力を有することを特徴とする。
【００１３】
これにより、本発明に係るＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザは、外部３線シリアルデータで動作状態を決定するＰＬＬ周波数シンセサイザシステムにおいて、同一システム上に複数のＰＬＬ周波数シンセサイザが存在した際に、ＰＬＬ周波数シンセサイザに余剰ビットを持たせ、その余剰ビットに自己認識用コードを与えることにより、ビット長が明確なＰＬＬ周波数シンセサイザと既存３線シリアルデータ制御信号対を共有することを可能にする。
【００１４】
【発明の実施の形態】
以下、本発明に係る実施の形態を図面に基づいて詳細に説明する。
図１は本発明に係る一実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザを示す構成図、図２はタイミングチャートである。
本実施の形態のＰＬＬ周波数シンセサイザシステムは、図１に示すように、（一方の）ＰＬＬ周波数シンセサイザＩＣ１０、（他方の）ＰＬＬ周波数シンセサイザＩＣ２０、制御ＩＣ３０からなる３個のＩＣ（集積回路）で構成され、シリアルデータＤＴ、クロック信号ＣＬＫ、イネーブル信号ＬＥ、ＬＥ０の信号が互いに接続されている。
【００１５】
そして、識別コードを持たない（他方の）ＰＬＬ周波数シンセサイザＩＣ２０のシリアルデータ長はｎビットである時、識別コードを持つ（一方の）ＰＬＬ周波数シンセサイザＩＣ１０のデータ長はｎ＋１ビット以上であり、ｎ＋１ビット目（データ信号識別ビット）にデータ信号識別用のデータを待たせてあり、かつＰＬＬ周波数シンセサイザＩＣ２０の制御用のロードイネーブル信号出力ＬＥ０を有する。
【００１６】
図２（ａ）に示すように、データ信号識別ビットのデータ（ｎ＋１ビット目のデータ）が“１”である場合、制御ＩＣ３０から出力されるデータはＰＬＬ周波数シンセサイザＩＣ１０自身の為のデータであるとＰＬＬ周波数シンセサイザＩＣ１０は認識し、ＬＥ＝１となった時にＰＬＬ周波数シンセサイザＩＣ１０のデータが書き換えられる。また、この時ＰＬＬ周波数シンセサイザＩＣ１０は、ロードイネーブル信号ＬＥ０＝０を出力するため、ＰＬＬ周波数シンセサイザＩＣ２０のデータは書換えられない。
【００１７】
次に、図２（ｂ）に示すように、データ信号識別ビットのデータ（ｎ＋１ビット目のデータ）が“０”の場合、ＰＬＬ周波数シンセサイザＩＣ１０は制御ＩＣ３０から出力されるデータを自分のデータではないと判断し、ＬＥ＝１となってもデータを書換えない。このときロードイネーブル信号ＬＥ０＝ＬＥを出力し、ＰＬＬ周波数シンセサイザＩＣ２０のデータのみが制御ＩＣ３０から出力されるデータに書換えられる。
【００１８】
次に、本発明に係る他の実施の形態を図面に基づいて詳細に説明する。
図３は本発明に係る他の実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザを示す構成図、図４〜図７はタイミングチャートである。
本発明に係る他の実施の形態は、さらに、ｍ個以上のＰＬＬ周波数シンセサイザＩＣの制御を行う場合であり、ＰＬＬ周波数シンセサイザＩＣ１０には、
「ｍ≦２Ｌ」を満たすＬビット以上の識別コードを持ち、ｍ−１個以上のロードイネーブル信号を保有する。
例えば、図３に示すように、自分を含め４個のＰＬＬ周波数シンセサイザＩＣであるＰＬＬ周波数シンセサイザＩＣ１０，２０，２１，２２を制御する際は、２ビットのデータ信号識別ビット（「ｎ＋２」と「ｎ＋１」）を持ち、３個のロードイネーブル信号ＬＥ０、ＬＥ１、ＬＥ２を持つ。
【００１９】
図４のタイミングチャートに示すように、データ信号識別ビットのデータ（ｎ＋１ビット目のデータとｎ＋２ビット目のデータ）が“１１”の時を自コードとするとＰＬＬ周波数シンセサイザＩＣ１０のみデータが書換えられ、ロードイネーブル信号ＬＥ０＝ＬＥ１＝ＬＥ２＝０であり、３個の他のＰＬＬ周波数シンセサイザＩＣ２０，２１，２２のデータは書き換えられない。
【００２０】
次に、図５のタイミングチャートに示すように、データ信号識別ビットのデータ（ｎ＋１ビット目のデータとｎ＋２ビット目のデータ）が“００”の場合は、ＰＬＬ周波数シンセサイザＩＣ１０はＬＥ０＝ＬＥ、ＬＥ１＝ＬＥ２＝０を出力し、ＰＬＬ周波数シンセサイザＩＣ２０のみ書換えられる。
また、図６のタイミングチャートに示すように、データ信号識別ビットのデータ（ｎ＋１ビット目のデータとｎ＋２ビット目のデータ）が“０１”の場合は、ＰＬＬ周波数シンセサイザＩＣ１０はＬＥ１＝ＬＥ、ＬＥ０＝ＬＥ２＝０を出力し、ＰＬＬ周波数シンセサイザＩＣ２１のみ書換えられる。
また、図７のタイミングチャートに示すように、データ信号識別ビットのデータ（ｎ＋１ビット目のデータとｎ＋２ビット目のデータ）が“１０”の場合は、ＰＬＬ周波数シンセサイザＩＣ１０はＬＥ２＝ＬＥ、ＬＥ０＝ＬＥ１＝０を出力し、ＰＬＬ周波数シンセサイザＩＣ２２のみ書換えられる。
【００２１】
なお、上述の実施の形態においては、ＰＬＬ周波数シンセサイザシステムを複数個のＩＣ（集積回路）で構成しているが、同一のＩＣ（集積回路）上に構成してもよい。また、各ＰＬＬ周波数シンセサイザＩＣ及び制御ＩＣは、必ずしもＩＣ（集積回路）等で構成しなくてもよい。
【００２２】
【発明の効果】
以上に述べたように本発明に係るＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザによれば、既存の制御ＩＣにて、複数の３線シリアルデータ制御信号対を用意することなく、異なる複数のＰＬＬ周波数シンセサイザＩＣを制御することが可能となる。これは一方のＰＬＬ周波数シンセサイザＩＣが他方のＰＬＬ周波数シンセサイザＩＣよりシリアルデータ信号のビット長が長く、その余剰ビットにシリアルデータの識別コードを持ち、他方のＰＬＬ周波数シンセサイザＩＣの信号と判断した時のみ他方のＰＬＬ周波数シンセサイザＩＣにロードイネーブル信号を出力する。
これにより、他方のＰＬＬ周波数シンセサイザＩＣを誤動作させることなく両方のＰＬＬ周波数シンセサイザＩＣを同一の３線シリアルデータ制御信号対で制御することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る一実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザを示す構成図である。
【図２】本発明に係る一実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザのタイミング図である。
【図３】本発明に係る他の実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザを示す構成図である。
【図４】本発明に係る他の実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザのタイミング図である。
【図５】本発明に係る他の実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザのタイミング図である。
【図６】本発明に係る他の実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザのタイミング図である。
【図７】本発明に係る他の実施の形態のＰＬＬ周波数シンセサイザシステム及びＰＬＬ周波数シンセサイザのタイミング図である。
【図８】従来のＰＬＬ周波数シンセサイザシステムを示す構成図である。
【図９】従来のＰＬＬ周波数シンセサイザシステムのタイミング図である。
【符号の説明】
１０  （一方の）ＰＬＬ周波数シンセサイザＩＣ
２０，２１，２２  （他方の）ＰＬＬ周波数シンセサイザＩＣ
３０  制御ＩＣ
ＤＴ  シリアルデータ
ＣＬＫ  クロック信号
ＬＥ  イネーブル信号
ＬＥ０、ＬＥ１、ＬＥ２    イネーブル信号
【図１】
0003590036.tif 000002
【図２】
0003590036.tif 000003
【図３】
0003590036.tif 000004
【図４】
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【図５】
0003590036.tif 000006
【図６】
0003590036.tif 000007
【図７】
0003590036.tif 000008
【図８】
0003590036.tif 000009
【図９】
0003590036.tif 000010