(57)【特許請求の範囲】
【請求項１】
電気的に消去、書き込み可能であって、データを記憶するためのフローティングゲートを共有する書き込み用メモリセルと読み出し用メモリセルの組を複数有し、これらの組をワイアードＯＲ接続した不揮発性メモリ手段と、
負荷として前記複数の読み出し用メモリセルの共通接続されたドレインに接続される定電流源と、
該定電流源と読み出し用メモリセルのドレインの間の電圧に基づく出力信号を出力する出力端子とを備えることを特徴とするフューズ回路。
【請求項２】
前記出力信号は少なくとも第１の状態と第２の状態をとり、
前記出力信号が第１の状態であるときは前記書き込み用メモリセルに対する書き込みを可能とし、出力信号が第２の状態であるときは前記書き込み用メモリセルに対する書き込みを禁止する書き込み制御手段をさらに備えることを特徴とする請求項１に記載のフューズ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モノリシックＩＣに内臓されるメモリの不良セル救済用の冗長回路やアナログ量の微調整に使用されるフューズ回路に関する。
【０００２】
【従来の技術】
モノリシックＩＣ内に搭載するメモリの大容量化に伴い、製造工程の欠陥に起因するメモリ内のビット不良を製造後に救済し、歩留まりを向上させるために、冗長回路が用いられることが一般的になっている。
【０００３】
また、定電圧源発生回路等のアナログ回路を内蔵するＩＣでは、製造工程条件の変動等に起因するアナログ量のばらつきを減少させることが要求される。このような場合には、抵抗値等の電気特性をＩＣの製造後に変化させるためのトリミング回路が用いられる。
【０００４】
さらには、ＩＣカード用ＬＳＩに見られるようにＩＣ内のデータ、回路そのものを保護することを目的とした保護回路の需要が増加している。
【０００５】
これらのメモリ冗長回路、アナログ量のトリミング回路、保護回路等では、接続の切り換えにフューズ回路が用いられている。このようなフューズ回路に共通して求められる特性は、フューズのオン／オフの状態を保持し、保持した内容を失わないこと（不揮発性）である。
【０００６】
図２は、従来のフューズ回路の構成の一例を示している。このフューズ回路は、フューズのオン／オフの状態を保持する回路素子として、電気的に消去、書き込み可能なリードオンリーメモリ（以下、ＥＥＰＲＯＭという。）を使用している。
【０００７】
このフューズ回路は、ＥＥＰＲＯＭセルＮ１１、Ｎ１２、Ｎ１３、Ｎ１４と、ＰＭＯＳトランジスタＰ１１、Ｐ１２と、インバータＩＮＶ１０とを備えている。ＥＥＰＲＯＭセルＮ１１とＮ１２、Ｎ１３とＮ１４は、それぞれフローティングゲートＦＧ１１、ＦＧ１２を共有している。また、ＥＥＰＲＯＭセルＮ１１、Ｎ１３は読み出し用のセル、ＥＥＰＲＯＭセルＮ１２、Ｎ１４は書き込み用のセルである。これらのＥＥＰＲＯＭセルＮ１１、Ｎ１２、Ｎ１３、Ｎ１４は、例えば１．２μｍプロセスクラスのＥＥＰＲＯＭセルとして構成されている。
【０００８】
ＥＥＰＲＯＭセルＮ１１、Ｎ１２のコントロールゲートＣＧ１１、ＣＧ１２及びＥＥＰＲＯＭセルＮ１４のドレインＤ１４は電圧供給端子Ｖ１２に接続されており、ＥＥＰＲＯＭセルＮ１３、Ｎ１４のコントロールゲートＣＧ１３、ＣＧ１４及びＥＥＰＲＯＭセルＮ１２のドレインＤ１２は電圧供給端子Ｖ１１に接続されている。ＥＥＰＲＯＭセルＮ１１、Ｎ１３のソースＳ１１、Ｓ１３は接地されている。また、ＥＥＰＲＯＭセルＮ１１のドレインＤ１１は、ＰＭＯＳトランジスタＰ１１のドレインとＰＭＯＳトランジスタＰ１２のゲートに接続されており、ＥＥＰＲＯＭセルＮ１３のドレインＤ１３は、ＰＭＯＳトランジスタＰ１２のドレインとＰＭＯＳトランジスタＰ１１のゲートに接続されている。ＰＭＯＳトランジスタＰ１１、Ｐ１２のソースは、電源ラインＶＤＤに接続されている。ＥＥＰＲＯＭセルＮ１３のドレインＤ１３の電圧はインバータＩＮＶ１０により反転されて出力端子Ｑ１０を介して出力される。
【０００９】
このように構成されたフューズ回路では、電圧供給端子Ｖ１１、Ｖ１２間に高電圧を印加し、トンネル電流によりフローティングゲートＦＧ１１、ＦＧ１２に電荷を注入することによりフューズのオン／オフの状態の設定を行う。以下、この動作を詳述する。
【００１０】
（１）フューズオフの動作（Ｑ１０＝“０”）
電圧供給端子Ｖ１１に約２０Ｖの高電圧、電圧供給端子Ｖ１２に０Ｖを７ｍｓ程度印加すると、まず、書き込み用セルＮ１２ではドレインＤ１２が高電圧にコントロールゲートＣＧ１２が０Ｖとなるため、コントロールゲートＣＧ１２とドレインＤ１２に挟まれ、かつ、薄いゲート酸化膜で分離された構造をとるフローティングゲートＦＧ１１からドレインＤ１２に電子が排出され、フローティングゲートＦＧ１１は正電荷が蓄積された状態となる。
【００１１】
フローティングゲートＦＧ１１の正電荷状態は、読み出し用セルＮ１１に伝わり、コントロールゲートＣＧ１１をゲートとするＭＯＳトランジスタとしての読み出し用セルＮ１１の閾値電圧はフローティングゲートＦＧ１１の正電荷のために低下し、負の値を取るようになる。一般に、この状態をＥＥＰＲＯＭセルとしての書き込み状態と呼んでいる。
【００１２】
一方、もう一つの書き込み用セルＮ１４ではドレインＤ１４は０Ｖに、コントロールゲートＣＧ１４は高電圧になるため、コントロールゲートＣＧ１４とドレインＤ１４に挟まれ、かつ、ドレインＤ１４側が薄いゲート酸化膜で分離された構造をとるフローティングゲートＦＧ１２にドレインＤ１４から電子が注入され、フローティングゲートＦＧ１２は負の電荷が蓄積された状態となる。フローティングゲートＦＧ１２の負電荷が読み出し用セルＮ１３に伝わり、コントロールゲートＣＧ１３をゲートとするＭＯＳトランジスタとしての読み出し用セルＮ１３の閾値電圧は、フローティングゲートＦＧ１２の負電荷のために上昇し、７Ｖ以上の値を取るようになる。一般に、この状態をＥＥＰＲＯＭセルとしての消去状態と呼んでいる。
【００１３】
以上の動作の後、電圧供給端子Ｖ１１、Ｖ１２に供給する電圧を０Ｖ乃至２Ｖ程度の一定電圧に固定する。この状態がフューズセルとしての通常の使用状態である。
【００１４】
このとき、読み出し用セルＮ１１は閾値電圧が０Ｖ以下、コントロールゲートＣＧ１１の電圧が０Ｖ乃至２Ｖ程度であるため、オン状態となり、読み出し用セルＮ１３は閾値電圧が７Ｖ、コントロールゲートＣＧ１３の電圧が０Ｖ乃至２Ｖ程度であるため、オフ状態となる。読み出し用セルＮ１１のオン状態によってドレインＤ１１の電圧が０Ｖとなり、ＰＭＯＳトランジスタＰ１２がオン状態になる。これにより、読み出し用セルＮ１３がオフ状態となって、ドレインＤ１３の電圧がＶＤＤの電圧レベルすなわち論理“１”となり、ＰＭＯＳトランジスタＰ１１がオフ状態となる。ドレインＤ１１の“１”はインバータＩＮＶ１０で反転されて“０”となり、出力端子Ｑ１０に出力される。この状態をフューズのオフ状態、すなわち一般の溶断型等のフューズのカットされていない状態に相当する状態とする。
【００１５】
（２）フューズオンの動作（Ｑ１０＝“１”）
フューズオフの場合と逆に、電圧供給端子Ｖ１１に０Ｖ、電圧供給端子Ｖ１２に約２０Ｖの高電圧を７ｍｓ程度印加すると、フューズオフの場合と逆に、読み出し用セルＮ１１が消去状態すなわち閾値電圧が７Ｖ以上となり、読み出し用セルＮ１３が書き込み状態すなわち閾値電圧が負の値となる。
【００１６】
この動作の後、電圧供給端子Ｖ１１、Ｖ１２を０Ｖ乃至２Ｖ程度の一定電圧に固定すると、フューズオフの場合と逆に、ＰＭＯＳトランジスタＰ１１がオン状態、ＰＭＯＳトランジスタＰ１０がオフ状態となり、ドレインＤ１３の電圧が“０”となり、出力端子Ｑ１０が“１”となる。これをフューズのオン状態、すなわち一般のフューズをカットした状態とする。
【００１７】
図２に示すフューズ回路は、上述のように書き込みを行った後は、ＥＥＰＲＯＭセルＮ１１、Ｎ１３によってその状態が保持され、出力端子Ｑ１０にフューズのオフあるいはオンに対応する２つの状態を示す論理“０”あるいは“１”を出力する。
【００１８】
ところで、メモリ内の不良ビットを救済するメモリ冗長回路は、メモリ素子の各々のメモリセル乃至ブロックに接続されているアドレス線等の選択線と、予め設けられた予備のメモリセル乃至ブロックに接続された選択線とを切り替える冗長切り替え部を備えている。上述のフューズ回路は、この冗長切り替え部において、例えば予備のメモリセル乃至ブロックに接続された選択線に切り替える他の選択線を選択するため等に用いられる。
【００１９】
【発明が解決しようとする課題】
上述の図２に示すフューズ回路では、ＥＥＰＲＯＭセルＮ１１、Ｎ１３のいずれかが書き込み状態で、他方が消去状態でなければ、ＰＭＯＳトランジスタＰ１１、１２の状態が不確定となって動作が安定しない。
【００２０】
例えば外来ノイズ、静電気、あるいは紫外線の照射等によってＥＥＰＲＯＭセルの状態が変化すると、場合によっては、書き込み状態でも読み出し状態でもない中間状態に陥ることがある。この状態は、フローティングゲートの電荷がすべて抜けた状態のことであり、このときのＥＥＰＲＯＭのトランジスタとしての閾値電圧は３〜４Ｖ程度となる。
【００２１】
図２に示すフューズ回路において、ＥＥＰＲＯＭセルＮ１１、Ｎ１３が共にこのような中間状態あるいはそれに近づいた状態となったときには、ＥＥＰＲＯＭセルＮ１１とＮ１３が共にオフ乃至一方がオフで他方がオフになりかけた状態になる。このため、ＰＭＯＳトランジスタＰ１１、Ｐ１２のオン／オフが不確定になり、出力Ｑ１０が不安定になる。
【００２２】
このような状態では、インバータＩＮＶ１０の入力電圧が０ＶあるいはＶＤＤの確定した電圧レベルでない中間レベルになることがあり、インバータＩＮＶ１０がＣＭＯＳで構成されていれば中間電圧入力により、過大な電流が流れる虞がある。
【００２３】
従来のフューズ回路ではＥＥＰＲＯＭセルのフローティングゲートの電荷抜けが起こると、出力が不安定になったり、あるいは消費電力が増大したりすることがあり、出力の安定性、消費電力の低減の観点からは改善の余地があった。
【００２４】
本発明は、上述のような問題点に鑑みてなされたものであり、出力を安定させることができ、消費電力の増加を防止することができるフューズ回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明に係るフューズ回路は、電気的に消去、書き込み可能であって、データを記憶するためのフローティングゲートを共有する書き込み用ゲート手段と読み出し用ゲート手段とを備える不揮発性メモリ手段と、負荷として読み出し用ゲート手段に接続される定電流源と、定電流源と読み出し用ゲート手段の間の電圧に基づく出力信号を出力する出力端子とを備えている。
【００２６】
また、不揮発性メモリ手段が、フローティングゲートを共有する書き込み用ゲート手段と読み出し用ゲート手段を複数組備え、各書き込み用ゲート手段と読み出し用ゲート手段の組が各々並列接続されている構成としてもよい。
【００２７】
また、出力信号が少なくとも第１の状態と第２の状態をとり、出力信号が第１の状態、例えばフューズがオフである状態であるときは書き込み用ゲート手段による書き込みを可能とし、出力信号が第２の状態、例えばフューズがオンである状態であるときは、書き込み用ゲート手段による書き込みを禁止する書き込み制御手段を備える構成としてもよい。
【００２８】
【発明の実施の形態】
図１は本発明の第１の実施形態に係るフューズ回路の構成を示す図である。
このフューズ回路は、定電流源１と、ＥＥＰＲＯＭセルＮ１、Ｎ２と、インバータＩＮＶ１とを備えている。ＥＥＰＲＯＭセルＮ１、Ｎ２は、フローティングゲートＦＧ１を共有している。これらのＥＥＰＲＯＭセルＮ１、Ｎ２は、例えば１．２μｍプロセスクラスのＥＥＰＲＯＭセルとして構成されている。ＥＥＰＲＯＭセルＮ２にはフローティングゲートＦＧ１、ドレインＤ２の間の距離が小さくなる部分（トンネル酸化膜）が形成されており、書き込み用のセルとして機能する。また、ＥＥＰＲＯＭセルＮ１は読み出し用のセルとして機能する。
【００２９】
ＥＥＰＲＯＭセルＮ１のソースＳ１は接地されており、コントロールゲートＣＧ１は第１の電圧供給端子Ｖ１に接続されており、ドレインＤ１は定電流源１の出力端子Ａに接続されている。この定電流源１の出力端子Ａの電圧はインバータＩＮＶ１にも供給されており、インバータＩＮＶ１により反転されて出力端子Ｑ１を介して出力される。
【００３０】
また、Ｎ２のコントロールゲートＣＧ２は、第２の電圧供給端子Ｖ２に接続されており、ドレインＤ２は第３の電圧供給端子Ｖ３に接続されている。
【００３１】
定電流源１は、例えば図３に示すように、ＮＭＯＳトランジスタＮ３とＮ４と、抵抗Ｒ０、Ｒ１と、ＰＭＯＳトランジスタＰ１、Ｐ２とを備えている。ＰＭＯＳトランジスタＰ１とＰ２はカレントミラー回路を構成している。ＰＭＯＳトランジスタＰ１のソース（ドレイン）電流Ｉ０とＰＭＯＳトランジスタＰ２のソース（ドレイン）電流Ｉｓの比は、ＰＭＯＳトランジスタＰ１、Ｐ２のコンダクタンスをそれぞれｇｍ（Ｐ１）、ｇｍ（Ｐ２）とするとこれらの比（ｇｍ（Ｐ２）／ｇｍ（Ｐ１））となる。
【００３２】
また、ＰＭＯＳトランジスタＰ１のソース（ドレイン）電流Ｉ０は、ＮＭＯＳトランジスタＮ３のゲート・ソース間（Ｖｇｓ）電圧と抵抗Ｒ１の値とから決まる（Ｉ０＝Ｖｇｓ／Ｒ１）。従って、ＰＭＯＳトランジスタＰ２のソース（ドレイン）電流Ｉｓは、Ｉｓ＝Ｖｇｓ／Ｒ１（ｇｍ（Ｐ２）／ｇｍ（Ｐ１））となる。
【００３３】
以下、このように構成されたフューズ回路の動作を説明する。
このフューズ回路では、電圧供給端子Ｖ２、Ｖ３間に高電圧を印加し、トンネル電流によりフローティングゲートＦＧ１に電荷を注入することによりフューズのオン／オフの状態の設定を行う。以下、この動作を詳述する。
【００３４】
（１）フューズオフの動作（Ｑ１＝“０”）
電圧供給端子Ｖ１に０Ｖ乃至２Ｖ程度の低電圧、電圧供給端子Ｖ２に約２０Ｖの高電圧、電圧供給端子Ｖ３に０Ｖを印加した状態を７ｍｓ程度継続すると、ＥＥＰＲＯＭセルＮ２が消去状態、すなわちフローティングゲートＦＧ１に負の電荷が蓄積された状態となる。このフローティングゲートＦＧ１の状態はそのままＥＥＰＲＯＭセルＮ１に伝わり、コントロールゲートＣＧ１をゲートとするＭＯＳトランジスタとしてのＥＥＰＲＯＭセルＮ１は閾値電圧が上昇し、７Ｖ以上の値を取ることになる。この状態をＥＥＰＲＯＭセルとしての消去状態という。
【００３５】
この後、電圧供給端子Ｖ１の電圧をそのまま（０Ｖ乃至２Ｖ程度）とし、電圧供給端子Ｖ２、Ｖ３の電圧を０Ｖに固定すると、ＥＥＰＲＯＭセルＮ１はコントロールゲートＣＧ１の電圧が閾値電圧より低いためオフ状態となる。これにより、定電流源１から供給された電流Ｉｓを流す経路が失われドレインＤ１の電圧が上昇し、論理レベルで“１”の状態となる。この信号がインバータＩＮＶ１により反転され、出力端子Ｑ１には論理“０”が出力される。この状態（出力端子Ｑ１＝“０”）がフューズのオフ状態を示すものとする。
【００３６】
（２）フューズオンの動作（Ｑ１＝“１”）
電圧供給端子Ｖ１に０Ｖ乃至２Ｖ程度の低電圧、電圧供給端子Ｖ２に０Ｖ、電圧供給端子Ｖ３に約２０Ｖの高電圧を印加した状態を７ｍｓ程度継続すると、ＥＥＰＲＯＭセルＮ２が書き込み状態、すなわちフローティングゲートＦＧ１に正の電荷が蓄積された状態となる。このフローティングゲートＦＧ１の状態はそのままＥＥＰＲＯＭセルＮ１に伝わり、ＥＥＰＲＯＭセルＮ１は閾値電圧が低下して、負の値を取ることになる。この状態をＥＥＰＲＯＭセルとしての書き込み状態という。
【００３７】
その後、電圧供給端子Ｖ１の電圧をそのまま（０Ｖ乃至２Ｖ程度）とし、電圧供給端子Ｖ２、Ｖ３の電圧を０Ｖに固定すると、ＥＥＰＲＯＭセルＮ１はコントロールゲートＣＧ１が閾値電圧より高電圧であるため、オン状態となる。これにより、定電流源１から供給される電流ＩｓはドレインＤ１からソースＳ１に流れ、ドレインＤ１の電圧は接地レベルすなわち論理“０”となる。なお、定電流源１の電流値ＩｓはＥＥＰＲＯＭセルＮ１のオン状態で流し得る電流より充分小さい値で、かつ、消費電流としても充分小さい値となるような値、例えば数μＡ程度に設定されている。ドレインＤ１の論理レベル“０”はＩＮＶ１により反転され、出力端子Ｑ１には論理“１”が出力される。この状態（出力端子Ｑ１＝“１”）がフューズのオン状態を示すものとする。
【００３８】
以上のように、電圧供給端子Ｖ２、Ｖ３間に印加する電圧の向きを選択することにより、フューズの状態を設定することができる。
【００３９】
ところで、例えば外来ノイズ、静電気、あるいは紫外線の照射等によって、ＥＥＰＲＯＭセルのフローティングゲートＦＧの電荷が抜けることがある。フューズオフ状態すなわちＥＥＰＲＯＭセルＮ１の消去状態でフローティングゲートＦＧの電荷が抜けた場合ではＥＥＰＲＯＭセルＮ１の閾値電圧は低くても３〜４Ｖ程度である。
【００４０】
この第１の実施形態に係るフューズ回路では、ＥＥＰＲＯＭセルの負荷を定電流源回路としたため、コントロールゲートＣＧ１の電圧を比較的低く（例えば０Ｖ乃至２Ｖ）設定することができる。このため、フローティングゲートＦＧの電荷が抜けた場合であっても、コントロールゲートＣＧ１の電圧がＥＥＰＲＯＭセルＮ１の閾値電圧より低くなるため状態の変化は起き得ない。従って、簡単な回路構成で、状態の変化に伴ってインバータＩＮＶ１の入力電圧が０ＶとＶＤＤの中間レベルとなることがなく、インバータＩＮＶ１がＣＭＯＳで構成されていても過大な電流が流れて消費電力が増加することを防止することができる。また、抵抗Ｒ０、Ｒ１をＭＯＳ抵抗で構成すれば、全てＣＭＯＳ技術で製造することができ、製造が容易である。
【００４１】
図４は本発明の第２の実施形態に係るフューズ回路の構成を示す図である。
上述の第１の実施形態では、１組のＥＥＰＲＯＭセルＮ１、Ｎ２を用いて構成したが、この第２の実施形態では、これらのＥＥＰＲＯＭセルＮ１、Ｎ２と同様の構成の１組のＥＥＰＲＯＭセルＮ５、Ｎ６をワイアードＯＲ接続した構成をとる。
【００４２】
この回路では、第１の実施形態のＥＥＰＲＯＭセルＮ１、Ｎ２と同様な動作をＥＥＰＲＯＭセルＮ５、Ｎ６と共に２重に行うことによって、一方の書き込み状態のＥＥＰＲＯＭセルのフローティングゲートＦＧの電荷が何らかの原因で抜け、書き込み状態でなくなるのを他方が補うことができる。
【００４３】
ＥＥＰＲＯＭセルＮ１あるいはＥＥＰＲＯＭセルＮ５が書き込み状態にあるときは、各々のＥＥＰＲＯＭセルＮ１、Ｎ５のフローティングゲートＦＧには、それぞれ正の電荷が蓄積されており、これにより各ＥＥＰＲＯＭセルＮ１、Ｎ５の閾値は負の値となっている。
【００４４】
この状態で、いずれかのＥＥＰＲＯＭセルＮ１、Ｎ５のフローティングゲートＦＧの電荷が抜けると、電荷が抜けた方のＥＥＰＲＯＭセルの閾値電圧が上昇し、このＥＥＰＲＯＭセルがオフ状態となる虞がある。
【００４５】
上述の図１に示すようにＥＥＰＲＯＭセルＮ１、Ｎ２を１組しか設けていない場合には、読み出し用のＥＥＰＲＯＭセルＮ１のフローティングゲートＦＧ１の電荷が抜けた場合、このＥＥＰＲＯＭセルＮ１がオン状態からオフ状態となって、ＥＥＰＲＯＭセルＮ１の書き込み状態を維持できない虞がある。
【００４６】
これに対し、図４に示すようにＥＥＰＲＯＭセルを２組設けた場合には、例え一方の読み出し用のＥＥＰＲＯＭセルＮ１（Ｎ５）のフローティングゲートＦＧの電荷が抜けた場合であっても、他方のＥＥＰＲＯＭセルＮ５（Ｎ１）が正常に機能していれば定電流源１からの電流を引き込んで、インバータＩＮＶ２の入力電圧を“０”とし、書き込み状態を維持することができる。
【００４７】
従って、この第２の実施形態に係るフューズ回路は、第１の実施形態のフューズにおけるオンオフ状態での効果に加えてフューズオン、すなわち書き込み状態の保持の確実性を向上させることができる。
【００４８】
さらに、第２の実施形態のＥＥＰＲＯＭセルＮ５、Ｎ６に相当するＥＥＰＲＯＭセルの組をさらに用い、ワイアードＯＲ接続するＥＥＰＲＯＭセルの数をさらに増加させることもできる。全てのＥＥＰＲＯＭセルが同時に書き込み状態でなくなる確率は、ワイアードＯＲ接続するＥＥＰＲＯＭセルの数を増加させる程、減っていくため、これにより、フューズ状態の保持の確実性をさらに向上させることができる。
【００４９】
図５は本発明の第３の実施形態に係るフューズ回路の構成を示す図である。
このフューズ回路はフューズ部１０と、ゲート回路（ＡＮＤゲート）Ｇ１、Ｇ２と、インバータＩＮＶ２とを備えている。フューズ部１０は、図１あるいは図４に示すフューズ回路と同様に構成されている。
【００５０】
フューズ部１０の第１の電圧供給端子Ｖ１は第４の電圧供給端子Ｖ１０に接続されている。また、第２の電圧供給端子Ｖ２はゲート回路Ｇ１の出力端子に接続されており、第３の電圧供給端子Ｖ３はゲート回路Ｇ２の出力端子に接続されている。
【００５１】
ゲートＧ１、Ｇ２の各一方の入力端子には各々第５、第６の電圧供給端子Ｖ２０とＶ３０が接続されており、ゲートＧ１、Ｇ２の各他方の入力端子にはインバータＩＮＶ２によって反転されたフューズ回路部１０の出力Ｑ１が供給される。
【００５２】
この回路の動作は、一旦、フューズ回路部がフューズオンに設定された後は、Ｑ１＝“１”となり、ゲートＧ１、Ｇ２とも出力を０Ｖに固定するように動作するために２度とフューズ回路部１０内部のＥＥＰＲＯＭセルを電気的に消去状態すなわちフューズオフ状態に戻すことができなくなるというものである。
【００５３】
この動作は、溶断フューズの如く１度フューズを切断したら元に戻すことができないという特性を電気的に実現する方法を示している。
【００５４】
これは、フューズオン状態に設定した後、外来ノイズ等に起因するフューズ周辺回路の誤動作によってフューズ回路が消去動作に入ろうとすることを防ぐものであるため、フューズオン状態の品質の向上に効果が期待できる方法であろう。
【００５５】
この方法は特に、ＩＣ内部情報を保護するためのセキュリティ回路への応用において秘密キー情報の固定化（書き換え禁止）や、ＩＣカードの発行済み情報の固定化、さらに、テストモードの悪用防止のためのテストモード禁止制御情報の固定化等に効果が期待できるものである。
【００５６】
【発明の効果】
本発明に係るフューズ回路は、書き込み用ゲート手段とフローティングゲートを共有する読み出し用ゲート手段の負荷を定電流源とし、定電流源と読み出し用ゲート手段の間の電圧に基づく出力信号を出力することにより、出力を安定させることができる。また、出力を安定させることにより、消費電力の増加を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフューズ回路の構成を示す回路図である。
【図２】従来のフューズ回路の構成を示す回路図である。
【図３】本発明の第１の実施形態に係るフューズ回路を構成する定電流源の構成を示す回路図である。
【図４】本発明の第２の実施形態に係るフューズ回路の構成を示す回路図である。
【図５】本発明の第３の実施形態に係るフューズ回路の構成を示す回路図である。
【符号の説明】
１  定電流源、Ｎ１、Ｎ２  ＥＥＰＲＯＭセル、ＦＧ１  フローティングゲート、ＣＧ１、ＣＧ２  コントロールゲート、Ｓ１  ソース、Ｄ１、Ｄ２  ドレイン、ＩＮＶ１  インバータ、Ｖ１〜Ｖ３  電圧供給端子、Ａ、Ｑ１  出力端子
【図１】
0003604256.tif 000002
【図２】
0003604256.tif 000003
【図３】
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【図４】
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【図５】
0003604256.tif 000006