【手続補正書】
【提出日】平成28年12月9日(2016.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板における複数のメモリセルであって、各々が、
第１の誘電体の上に配置された第１のゲートと、
第２の誘電体の上に、前記第１のゲートの側壁に隣接して配置された第２のゲートと、
前記第１のゲートに隣接した前記基板内の第１のドープ領域及び前記第２のゲートに隣接した前記基板内の第２のドープ領域と、
を備える複数のメモリセルと、
前記基板内に形成され、前記複数のメモリセルの各メモリセルの前記第１及び第２のドープ領域から電気的に分離された１つ以上のｐ−ｎ接合と、
前記複数のメモリセルのうち少なくとも１つのメモリセルの前記第２のゲートへの第１のバイアと、前記１つ以上のｐ−ｎ接合のうちの１つのｐ−ｎ接合への第２のバイアとの間で、単一の面に沿って延出する第１の金属層の金属トレースと、
前記第１の金属層への第３のバイアと、前記第１の金属層への第４のバイアとの間で、単一の面に沿って延出する第２の金属層の金属トレースと、
を備える、半導体デバイス。
【請求項２】
前記第２の誘電体が１つ以上の誘電層を含む、
請求項１に記載の半導体デバイス。
【請求項３】
前記１つ以上の誘電層が、酸化物、窒化物、及び酸化物（ＯＮＯ）の層のスタックを含む、
請求項２に記載の半導体デバイス。
【請求項４】
前記第１のゲート及び前記第２のゲートの前記少なくとも一方がポリシリコンである、
請求項１に記載の半導体デバイス。
【請求項５】
前記ｐ−ｎ接合の閾値電位が約１０ボルトから２５ボルトの間である、
請求項１に記載の半導体デバイス。
【請求項６】
前記１つ以上のｐ−ｎ接合が、シリコントレンチアイソレーション（ＳＴＩ）を用いて前記第１及び第２のドープ領域から電気的に分離されている、
請求項１に記載の半導体デバイス。
【請求項７】
前記第３のバイアが前記少なくとも１つのメモリセルの前記第２のゲートの上方であり、前記第４のバイアが前記ｐ−ｎ接合の上方である、
請求項１に記載の半導体デバイス。
【請求項８】
基板における複数のメモリセルであって、各々が、
第１の誘電体の上に配置された第１のゲートと、
第２の誘電体の上に、前記第１のゲートの側壁に隣接して配置された第２のゲートと、
前記第１のゲートの一方側に隣接した前記基板内の第１のドープ領域及び前記第２のゲートの対向側に隣接した前記基板内の第２のドープ領域と、
を備える複数のメモリセルを形成することと、
前記基板内に１つ以上のｐ−ｎ接合を形成することであって、前記１つ以上のｐ−ｎ接合が各々、前記複数のメモリセルの各メモリセルの前記第１及び第２のドープ領域から電気的に分離されている、ことと、
前記基板及び前記複数のメモリセルの上に第３の誘電体を配置することと、
前記第３の誘電体を平坦化することと、
前記複数のメモリセルのうちの１つのメモリセルの前記第２のゲートの実質的に上方に位置決めされた前記第３の誘電体を貫通する第１のバイアをエッチングすることと、
前記１つ以上のｐ−ｎ接合のうちの１つのｐ−ｎ接合の実質的に上方に位置決めされた前記第３の誘電体を貫通する第２のバイアをエッチングすることと、
前記第１及び第２のバイアを実質的に充填するように第１の導電性材料を配置することと、
前記第１及び第２のバイアを接続する第１の金属トレースを形成することと、
前記第３の誘電体の上に第４の誘電体を配置することと、
前記第４の誘電体を平坦化することと、
前記第４の誘電体を貫通する第３のバイアをエッチングすることと、
前記第４の誘電体を貫通する第４のバイアをエッチングすることと、
前記第３及び第４のバイアを実質的に充填すると共に前記第１の導電性材料との電気的接続を生成するように第２の導電性材料を配置することと、
前記第３及び第４のバイアを接続する第２の金属トレースを形成することと、を備える、半導体デバイスを製造する方法。
【請求項９】
前記複数のメモリセルを形成することが、
前記第１の誘電体の上に第１のゲート層を配置することと、
前記第１のゲート層をエッチングして、前記第１の誘電体の上に前記第１のゲートを画定することと、
前記第１のゲート及び前記基板の上に前記第２の誘電体を配置することと、
前記第２の誘電体の上に第２のゲート層を配置することと、
前記第２のゲート層をエッチングして、前記第２の誘電体の上に前記第１のゲートの前記側壁に隣接して配置された前記第２のゲートを画定することと、
前記基板に前記第１及び第２のドープ領域を形成することと、
を含む、
請求項８に記載の方法。
【請求項１０】
前記第１及び第２の誘電体の少なくとも一方を配置することが１つ以上の誘電層を配置することを含む、
請求項９に記載の方法。
【請求項１１】
１つ以上の誘電層を配置することが、酸化物、窒化物、及び酸化物（ＯＮＯ）の層を連続して配置することを含む、
請求項１０に記載の方法。
【請求項１２】
前記第２のゲート層を配置することがポリシリコン層を配置することを含む、
請求項１１に記載の方法。
【請求項１３】
前記第２のゲート層をエッチングすることが、エッチバックプロセスを行って、前記第１のゲートの前記側壁に隣接して自己整合された前記第２のゲートを画定することを含む、
請求項１２に記載の方法。
【請求項１４】
前記複数のメモリセルを形成することが、前記第１のゲート及び前記第２のゲートの少なくとも上面の上にシリサイド層を形成することを更に含む、
請求項９に記載の方法。
【請求項１５】
第３の誘電体を配置することが、前記第１のゲートの厚さよりも大きく前記第２のゲートの厚さよりも大きい厚さを有する酸化物層を配置することを含む、
請求項８に記載の方法。
【請求項１６】
前記第１の金属トレースを形成することが、
前記第３の誘電体の上に第４の誘電体を配置することと、
前記第４の誘電体をエッチングすることと、
前記第１及び第２のバイアに電気的に接続されるように第２の導電性材料を配置することと、
を含む、
請求項８に記載の方法。
【請求項１７】
前記第２の導電性材料を研磨することを更に備える、
請求項１６に記載の方法。
【請求項１８】
前記第１の金属トレースを形成することが、
前記第３の誘電体の上に第２の導電性材料を配置することと、
前記第２の導電性材料をエッチングすることと、
を含む、
請求項８に記載の方法。
【請求項１９】
第４の誘電体を配置することが、前記第１の導電層の厚さよりも大きい厚さを有する酸化物層を配置することを含む、
請求項８に記載の方法。
【請求項２０】
第２の導電性材料を配置することが銅を配置することを含む、
請求項８に記載の方法。
【請求項２１】
第３のバイアをエッチングすることが、前記第１のバイアの実質的に上方に位置決めされた第３のバイアをエッチングすることを含み、第４のバイアをエッチングすることが前記第２のバイアの実質的に上方に位置決めされた第４のバイアをエッチングすることを含む、
請求項８に記載の方法。
【請求項２２】
基板における複数のメモリセルであって、各々が、
第１の誘電体の上に配置された第１のゲートと、
第２の誘電体の上に、前記第１のゲートの側壁に隣接して配置された第２のゲートと、
前記第１のゲートに隣接した前記基板内の第１のドープ領域及び前記第２のゲートに隣接した前記基板内の第２のドープ領域と、
を備える複数のメモリセルと、
前記基板内に形成され、前記複数のメモリセルの各メモリセルの前記第１及び第２のドープ領域から電気的に分離された１つ以上のｐ−ｎ接合と、
前記複数のメモリセルのうち少なくとも１つのメモリセルの前記第２のゲートと、前記１つ以上のｐ−ｎ接合のうちの１つのｐ−ｎ接合と、を接続する第１の金属と、
第１のバイアと第２のバイアを接続する第２の金属であって、該第１のバイア及び該第２のバイアが前記第１の金属と前記第２の金属との間で延出する、前記第２の金属と、
を備える、半導体デバイス。