(57)【特許請求の範囲】
【請求項１】
一導電型のシリコン基板上に形成される素子分離膜と、該素子分離膜以外の活性領域に形成され、かつ当該素子分離膜上にその端部が配置されるフローティングゲートと、該フローティングゲートを被覆するトンネル酸化膜と、該トンネル酸化膜を介して前記フローティングゲートの一端部上に重なるように形成されるコントロールゲートと、前記フローティングゲートの両側方向の前記シリコン基板に形成される逆導電型の拡散領域とを備えた不揮発性半導体記憶装置において、
前記素子分離膜が前記拡散領域の一方の側に端部を有すると共に、前記フローティングゲートの当該素子分離膜の端部に重なる側が拡大されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
一導電型のシリコン基板上に形成される素子分離膜と、該素子分離膜以外の活性領域に形成され、かつ当該素子分離膜上にその端部が配置されるフローティングゲートと、該フローティングゲートを被覆するトンネル酸化膜と、該トンネル酸化膜を介して前記フローティングゲートの一端部上に重なるように形成されるコントロールゲートと、前記フローティングゲートの両側方向の前記シリコン基板に形成される逆導電型の拡散領域とを備えた不揮発性半導体記憶装置の製造方法において、
前記シリコン基板上に素子分離膜を形成する工程と、
前記素子分離膜を含む基板全面に多結晶シリコンを形成した後に該多結晶シリコン膜上に耐酸化膜を形成する工程と、
前記耐酸化膜上において、前記素子分離膜の端部に重なる側が拡大されているパターン形状のレジスト膜をマスクにして該耐酸化膜に開口部を形成した後に該耐酸化膜をマスクにして前記多結晶シリコン膜を選択酸化して多結晶シリコン膜上に選択酸化膜を形成する工程と、
前記選択酸化膜をマスクにして前記多結晶シリコン膜を異方性エッチングしてフローティングゲートを形成する工程と、
前記フローティングゲート及び前記選択酸化膜を被覆するようにトンネル酸化膜を形成する工程と、
前記トンネル酸化膜を介して前記フローティングゲート上に重なる領域を有するコントロールゲートを形成する工程と、
前記フローティングゲート及び前記コントロールゲートを介して当該フローティングゲートの両側方向の前記シリコン基板に逆導電型の拡散領域を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン基板上に形成される素子分離膜と該素子分離膜以外の活性領域に形成され、かつ当該素子分離膜上にその端部が配置されるフローティングゲートと、該フローティングゲートを被覆するトンネル酸化膜を介して該フローティングゲートの一端部に重なって形成されるコントロールゲートとを有する不揮発性半導体記憶装置とその製造方法に関し、更に言えば素子分離膜形成用マスクとフローティングゲート形成用マスク間のマスクずれに起因して、書き込み動作時にソース領域に高電圧を印加してフローティングゲートの電位を持ち上げる際に、ソース領域からドレイン領域へリーク電流が流れることを防止する技術に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｌｉｎｇ）によってフローティングゲートからコントルールゲートへ電荷を引き抜くことでデータの消去が行われる。
【０００３】
図１１は、フローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分の平面図で、図１２は、そのＸ２−Ｘ２線の断面図である。この図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３を介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４Ｂが配置される。このフローティングゲート４Ｂは、１つのメモリセル毎に独立して配置される。また、フローティングゲート４Ｂ上の選択酸化膜５は、選択酸化法によりフローティングゲート４Ｂの中央部で厚く形成され、フローティングゲート４Ｂの端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４Ｂの端部で電界集中が生じ易いようにしている。
【０００４】
複数のフローティングゲート４Ｂが配置されたシリコン基板１上に、フローティングゲート４Ｂの各列毎に対応して前記酸化膜３Ａと一体化されたトンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４Ｂ上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４Ｂ及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【０００５】
前記コントロールゲート６の間の基板領域及びフローティングゲート４Ｂの間の基板領域に、Ｎ型のドレイン領域７及びソース領域８が形成される。ドレイン領域７は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４Ｂ、コントロールゲート６、ドレイン領域７及びソース領域８によりメモリセルトランジスタが構成される。
【０００６】
そして、前記コントロールゲート６上に、酸化膜９を介して、アルミニウム配線１０がコントロールゲート６と交差する方向に配置される。このアルミニウム配線１０は、コンタクトホール１１を通して、ドレイン領域７に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域８は、ソース線となる。また、ドレイン領域７に接続されるアルミニウム配線１０は、ビット線となる。
【０００７】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４Ｂに注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４Ｂに選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応づけるようにしている。
【０００８】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート６の電位を２Ｖ、ドレイン領域７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖとする。これにより、ソース領域８に高電位を印加することで、ソース領域８とフローティングゲート４Ｂ間のカップリング比によりフローティングゲート４Ｂの電位が９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生するホットエレクトロンがフローティングゲート４Ｂ側へ加速され、酸化膜３Ａを通してフローティングゲート４Ｂに注入されてデータの書き込みが行われる。
【０００９】
一方、消去動作においては、ドレイン領域７及びソース領域８の電位を０Ｖとし、コントロールゲート６を１４Ｖとする。これにより、フローティングゲート４Ｂ内に蓄積されている電荷（電子）が、フローティングゲート４Ｂの角部の鋭角部分からＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｌｉｎｇ）伝導によって前記トンネル酸化膜を突き抜けてコントロールゲート６に放出されてデータが消去される。
【００１０】
そして、読み出し動作においては、コントロールゲート６の電位を４Ｖとし、ドレイン領域７を２Ｖ、ソース領域８を０Ｖとする。このとき、フローティングゲート４Ｂに電荷（電子）が注入されていると、フローティングゲート４Ｂの電位が低くなるため、フローティングゲート４Ｂの下にはチャネルが形成されずドレイン電流は流れない。逆に、フローティングゲート４Ｂに電荷（電子）が注入されていなければ、フローティングゲート４Ｂの電位が高くなるため、フローティングゲート４Ｂの下にチャネルが形成されてドレイン電流が流れる。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１１及び図１３に示すように素子分離膜２の外側形状は丸くなっており、またフローティングゲート４Ｂの外側形状も丸くなっている。これは、リソグラフィー工程において、光が隣接するパターンによって回折、干渉することによってその露光状態が変化する近接効果によるものである。従って、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間でマスクずれが発生すると、素子分離膜２上にフローテイングゲート４Ｂの端部が重ならない、あるいは重なりが浅くなる（例えば、図１４中の→方向にフローティングゲート４Ｂがずれる。）。
【００１２】
この場合、例えば前述した書き込み動作時にソース領域８に高電圧を印加してフローティングゲート４Ｂの電位を高める際に、図１４に示すようにソース領域８からドレイン領域７側にリーク電流が流れ（図中→ＩＬ  参照）てしまい、フローテイングゲート４Ｂの電位が十分に高められずに、書き込み動作が不十分になるという課題があった。
【００１３】
尚、これに対応するため、いたずらにフローティングゲートのサイズを大きくすると、図１１に示すように隣り合うフローティングゲート同士の間隔が狭いため、フローテイングゲート同士が接してしまうという問題が発生する。
そこで本発明は、素子分離膜形成形成用マスクとフローティングゲート形成用マスク間のマスクずれに起因するリーク電流の発生を抑制する不発性半導体記憶装置とその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、上述の課題を解決するためになされたもので、シリコン基板１上に形成される素子分離膜２と、該素子分離膜２以外の活性領域に形成され、かつ当該素子分離膜２上にその端部が配置されるフローティングゲート４Ａの両端部の形状は非対称であり、該フローティングゲート４Ａを被覆するトンネル酸化膜３と、該トンネル酸化膜３を介して前記フローティングゲート４Ａの一端部上に重なるように形成されるコントロールゲート６と、前記フローティングゲート４Ａ及び前記コントロールゲート６に隣接する前記基板１の表面に形成されるソース領域８及びドレイン領域７とを備えたものである。
【００１５】
また、その製造方法は、シリコン基板１上に素子分離膜２を形成し、該素子分離膜２を含む基板全面に多結晶シリコン４０を形成した後に、該多結晶シリコン膜４０上にシリコン窒化膜４１を形成する。次に、前記シリコン窒化膜４１上にその両端部が非対称な開口４３を有するレジスト膜４２を形成し、該レジスト膜４２をマスクにして該シリコン窒化膜４１に開口部４４を形成した後に該シリコン窒化膜４１をマスクにして前記多結晶シリコン膜４０上を選択酸化して多結晶シリコン膜４０上に選択酸化膜５を形成する。続いて、前記選択酸化膜５をマスクにして前記多結晶シリコン膜４０を異方性エッチングしてフローティングゲート４Ａを形成した後に、該フローティングゲート４Ａ及び前記選択酸化膜５を被覆するようにトンネル酸化膜３を形成する。そして、該トンネル酸化膜３を介して前記フローティングゲート４Ａ上に重なる領域を有するコントロールゲート６を形成した後に、前記フローティングゲート４Ａ及び前記コントロールゲート６に隣接する前記基板１の表面にソース領域８及びドレイン領域７を形成するものである。
【００１６】
【発明の実施の形態】
以下、本発明の一実施の形態について図面に基づき説明する。尚、従来構成と同様な構成には、同符号を付して説明を省略する。
図１は、フローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分の平面図で、図２はそのＸ１−Ｘ１線の断面図であり、図３は図１の要部拡大図であり、図５乃至図１０は図１のＹ１−Ｙ１線の断面部分の製造方法を説明するための図である。これらの図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【００１７】
Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜から成る複数の素子分離膜２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、シリコン酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４Ａが配置される。このフローティングゲート４Ａは、１つのメモリセル毎に独立して配置される。また、フローティングゲート４Ａ上の選択酸化膜５は、ＬＯＣＯＳ法によりフローティングゲート４Ａの中央部で厚く形成され、フローティングゲート４Ａの端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４Ａの端部で電界集中が生じ易いようにしている。
【００１８】
前記素子分離膜２は、図５に示すようにシリコン基板１上にシリコン酸化膜から成るパッド酸化膜２１と多結晶シリコン膜２２を積層形成した上に耐酸化マスクとしてシリコン窒化膜２３を選択配置して、図６に示すように該シリコン窒化膜２３をマスクにしてシリコン基板１を多結晶シリコン膜２２と共に選択的に酸化して、ＬＯＣＯＳ酸化膜から成る素子分離膜２を形成する。
【００１９】
続いて、前記シリコン窒化膜２３を除去した後に、図７に示すように前記素子分離膜２以外の領域におよそ１７０Åの膜厚のゲート酸化膜３Ａを形成し、基板全面におよそ１７００Åの膜厚の多結晶シリコン膜４０を形成し、該多結晶シリコン膜４０上にシリコン窒化膜４１を形成した後に、該シリコン窒化膜４１上にその両端部が非対称な形状の開口４３を有するレジスト膜４２を形成し（図４参照）、該レジスト膜４２をマスクにして前記シリコン窒化膜４１に開口部４４を形成する。そして、前記レジスト膜４２を除去した後に、図８に示すように前記シリコン窒化膜４１をマスクにして前記多結晶シリコン膜４０上をＬＯＣＯＳ法により選択酸化して選択酸化膜５を形成する。
【００２０】
続いて、図９に示すように前記シリコン窒化膜４１を除去した後に、選択酸化膜５をマスクにして前記多結晶シリコン膜４０を異方性エッチングしてフローティングゲート４Ａを形成する。ここで、フローティングゲート４Ａは、図９に示すように一対の前記素子分離膜２上にその両端部が重なるように配置され、かつ図３に示すように一対の素子分離膜２に跨った両端部の形状が非対称となっていることを特徴とする。即ち、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）技術を用いて、図４（Ａ），（Ｂ）に示すようにその両端部が非対称な形状の開口４３Ａ，４３Ｂを有するレジスト膜４２Ａ，４２Ｂを用いて、シリコン窒化膜４１に所望の開口部４４を形成し、該開口部４４を介して選択酸化膜５を形成することで図３に示すようにフローティングゲート４Ａの形状もその両端部が非対称となるように形成することができる。
【００２１】
これにより、フローテイングゲート４Ａの両端部の形状が非対称となり、素子分離膜２の端部が丸くなっていても、その領域に形成されるフローティングゲートのゲート幅が従来構造に比べて長くなるため、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間のマスク合わせズレに対するマージンが確保できる。そのため、従来のようなリーク電流の発生を抑制することができ、書き込み動作時にソース領域８に高電圧を印加することでフローティングゲート４Ａの電位を十分に持ち上げることができ、書き込み動作の信頼性が向上する。
【００２２】
尚、図４（Ｂ）に示すように本実施形態ではレジスト膜４２Ｂの角部の広がり部を２段に形成しているが、更に多段に形成しても良く、また、片側をより大きいサイズに形成することでもパターンを非対称にできる。更に、フローティングゲート４の形状は、必ずしも非対称にすることはなく、レジスト膜４２の角部の広がり部を全ての角部に同じ数だけ多段に形成することで、より矩形に近い形状にしても良い。
【００２３】
そして、図１０に示すように複数のフローティングゲート４Ａが配置されたシリコン基板１上に該フローティングゲート４Ａ及び選択酸化膜５を被覆するようにトンネル酸化膜３を形成した後に、フローティングゲート４Ａの各列毎に対応して該トンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４Ａ上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４Ａ及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【００２４】
前記コントロールゲート６の間の基板領域及びフローティングゲート４Ａの間の基板領域に、Ｎ型のドレイン領域７及びソース領域８が形成される。ドレイン領域７は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４Ａ、コントロールゲート６、ドレイン領域７及びソース領域８によりメモリセルトランジスタが構成される。
【００２５】
そして、前記コントロールゲート６上に、酸化膜９を介してアルミニウム配線１０がコントロールゲート６と交差する方向に配置される。このアルミニウム配線１０は、コンタクトホール１１を通して、ドレイン領域７に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域８は、ソース線となる。また、ドレイン領域７に接続されるアルミニウム配線１０は、ビット線となる。
【００２６】
以上説明したように本発明では、ＯＰＣ技術を用いて、その両端部が非対称な形状の開口４３Ａ，４３Ｂを有するレジスト膜４２Ａ，４２Ｂを使用して、その両端部が非対称なフローティングゲート４Ａを形成することで、素子分離膜２の端部が丸くなっていても、その領域に形成されるフローティングゲートのゲート幅が従来構造に比べて長くなるため、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間のマスク合わせズレに対する合わせズレマージンを確保することができる。これにより、従来のようなリーク電流の発生を抑制することができ、書き込み動作時にソース領域８に高電圧を印加することでフローティングゲート４Ａの電位を十分に持ち上げることができ、書き込み動作の信頼性が向上する。
【００２７】
また、本発明ではフローティングゲートの角部の丸みを矩形に近づけているため、いたずらにフローティングゲートのサイズを大きくする必要がなくなり、隣り合うフローティングゲート同士が接してしまうということがない。
【００２８】
【発明の効果】
本発明によれば、一対の素子分離膜上に重なるように形成したフローティングゲートの両端部が非対称となるように形成し、素子分離膜の端部の丸くなった領域に配置されるフローティングゲートのゲート幅を従来より長くすることで、素子分離膜形成用マスクとフローティングゲート形成用マスクとの間のマスク合わせマージンを確保できる。そのため、書き込み動作時にソース領域に高電圧を印加してカップリング比によりフローティングゲートの電位を持ち上げる際に、従来のようにソース領域からドレイン領域にリーク電流が発生し、フローティングゲートの電位が十分に持ち上がらず、書き込み特性が低下するという課題を解決することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置のメモリセルの構造を示す平面図である。
【図２】図１のＸ１−Ｘ１線の断面図である。
【図３】図１の要部拡大図であり、素子分離膜とフローティングゲートの配置を説明するための図である。
【図４】フローティングゲート形成用マスクを示す平面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法の第１の断面図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法の第２の断面図である。
【図７】本発明の不揮発性半導体記憶装置の製造方法の第３の断面図である。
【図８】本発明の不揮発性半導体記憶装置の製造方法の第４の断面図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法の第５の断面図である。
【図１０】本発明の不揮発性半導体記憶装置の製造方法の第６の断面図である。
【図１１】従来の不揮発性半導体記憶装置のメモリセルの構造を示す平面図である。
【図１２】図１１のＸ２−Ｘ２線の断面図である。
【図１３】図１１の要部拡大図であり、素子分離膜とフローティングゲートの配置を説明するための図である。
【図１４】従来の課題を説明するための図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003547973.tif 000009
【図９】
0003547973.tif 000010
【図１０】
0003547973.tif 000011
【図１１】
0003547973.tif 000012
【図１２】
0003547973.tif 000013
【図１３】
0003547973.tif 000014
【図１４】
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