(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する過程と、
前記ゲート絶縁膜上にポリシリコン層を形成する過程と、
前記ポリシリコン層上にタングステンシリサイド層を形成する過程と、
写真蝕刻工程により前記タングステンシリサイド層をエッチングする過程と、
前記タングステンシリサイド層をオーバエッチングして前記ポリシリコン層に段差部を形成する過程と、
前記タングステンシリサイド層の側壁と前記ポリシリコン層の前記段差部の側壁とに酸化防止スペーサを形成する過程と、
前記酸化防止スペーサをエッチングマスクとして使用して前記ポリシリコン層をエッチングすることにより、前記タングステンシリサイド層及びポリシリコン層からなるゲート電極を形成する過程と、
前記ゲート絶縁膜及び前記ポリシリコン層の露出部分を熱的に酸化させる過程と、
これまでの過程の結果形成された形成物にソースとドレインを形成するための第１不純物イオンを注入する過程とを備えることを特徴とする半導体素子の製造方法。
【請求項２】
前記タングステンシリサイド層を形成する過程後、前記タングステンシリサイド層上に酸化防止膜を形成する過程を更に備えることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記酸化防止膜を構成する物質として窒化物を使用することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記タングステンシリサイド層を形成する過程後、前記タングステンシリサイド層上に絶縁層を形成する過程を更に備えることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記絶縁層を構成する物質として酸化物を使用することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記タングステンシリサイド層を形成する過程後、前記タングステンシリサイド層上に酸化防止膜及び絶縁層を順に形成する過程を更に備えることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記酸化防止膜を構成する物質としては窒化物を使用し、前記絶縁層を構成する物質としては酸化物を使用することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記酸化防止スペーサを構成する物質として窒化物を使用することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記第１不純物イオンを注入する過程の後、前記酸化防止スペーサの側壁にスペーサを形成する過程と、このスペーサ形成過程の結果形成された形成物にソースとドレインを形成するための第２不純物イオンを注入する過程とを更に備えることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
半導体基板上にゲート絶縁膜を形成する過程と、
前記ゲート絶縁膜上にポリシリコン層、タングステンシリサイド層、及び絶縁層を順に形成する過程と、
写真蝕刻により前記絶縁層をエッチングし、続いて前記タングステンシリサイド層をアンダーカットエッチングする過程と、
前記タングステンシリサイド層をオーバエッチングして前記ポリシリコン層に段差部を形成する過程と、
前記絶縁層、前記タングステンシリサイド層の側壁と前記ポリシリコン層の前記段差部の側壁とに酸化防止スペーサを形成する過程と、
前記酸化防止スペーサをエッチングマスクとして使用して前記ポリシリコンをエッチングすることにより、前記タングステンシリサイド層及びポリシリコン層からなるゲート電極を形成する過程と、
前記ゲート絶縁膜及び前記ポリシリコン層の露出部分を熱的に酸化させる過程と、
これまでの過程の結果形成された形成物にソースとドレインを形成するための不純物イオンを注入する過程とを備えることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体素子の製造方法に係り、特に低抵抗ゲート電極を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
ＶＬＳＩの初期に低電圧駆動デバイスとして採用されたポリシリコンゲート構造は、電気的な特性、信頼性及び集積度などの側面において優れており、産業用を中心とするマイコン用ＬＳＩや、高密度メモリ用のデバイスとして大きく成長し、現在様々な分野で用いられている。ポリシリコンは高融点物質であるため、ゲート電極形成時にソースとドレイン部分の拡散層を共に形成するセルフアライン方式が可能であるだけでなく、ポリシリコンをゲート電極にパターニングした後、熱的に酸化させることが可能である。従って、ゲート電極の周縁部分で反応性イオンエッチングにより発生した損傷を補償すると同時に、ゲート電極への電圧印加時に周縁部分に発生する大きなフリンジ電界を緩和してデバイスの信頼性を増加させることができる。
【０００３】
しかしながら、前記ポリシリコンゲート構造では、デザイン規格が１μｍ以下の微細素子では高集積化によるデバイス動作速度向上効果が消え、微細化による配線抵抗の増大や、配線ピッチの縮小によるキャパシタンスの増大に伴う信号伝達の遅延が問題となってくる。また、前記ポリシリコンゲート構造は他の導電物質に比べて相対的に大きな抵抗を持っているため、デバイスの周波数特性も低下しがちである。
【０００４】
従って、最近はゲート電極の材料としてポリシリコンと同程度の特性を持ちながらポリシリコンより抵抗が一桁以上低い高融点のシリサイドが使用されている。その代表的なものとして“タングステンシリサイド／ｎ＋ポリシリコン”がある。
【０００５】
図１Ａ〜図１Ｃは、“タングステンシリサイド／ｎ＋ポリシリコン”技術による半導体素子の製造方法を説明するための断面図である。
【０００６】
まず、図１Ａを参照されたい。熱酸化工程により半導体基板１上にゲート絶縁膜２を形成した後、前記ゲート絶縁膜２上にｎ＋不純物のドーピングされたポリシリコン層３を５００〜５０００Åの厚さで形成する。次いで、前記ポリシリコン層３上にタングステンシリサイド層４を形成した後、続いてその上に酸化膜５を形成する。
【０００７】
図１Ｂは、酸化膜５上にゲートパターンを画定するための、写真蝕刻（フォトリソグラフィ）によるフォトレジストパターン６の形成を示している。
【０００８】
さらに、図１Ｃを参照されたい。前記フォトレジストパターン６をエッチングマスクとして使用して、通常の反応性イオンエッチング法により、酸化膜５、タングステンシリサイド層４、及びポリシリコン層３を順にエッチングする。次いで、前記フォトレジストパターン６を除去することにより、タングステンシリサイド層４とｎ＋ポリシリコン層３からなるゲート電極を形成する。
【０００９】
前述した従来の方法は、ポリシリコンゲート構造に比べて追加される工程が簡単であると同時に、低抵抗ゲート電極が形成できるという利点を有する。しかし、通常の反応性イオンエッチングの後に、エッチングによる損傷を補償するための熱酸化工程が施すことができないという短所を有している。すなわち、タングステンシリサイド層の露出部分に熱酸化工程を施すと、図２の走査電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）写真に示されているように、タングステンシリサイド層の体積膨張により前記タングステンシリサイド層が破壊されることがある。このような問題を避けるために熱酸化工程を施さないと、ゲート電極をパターニングするための反応性イオンエッチング工程後のエッチングによる損傷がそのままとなりゲート絶縁膜の特性が劣化する。
【００１０】
また、ゲート電極への電圧印加時、ゲート電極の周縁部分で発生する大きなフリンジ電界によりゲート絶縁膜の耐圧特性が劣化して、デバイスの誤動作をもたらすこともある。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、前述した従来の問題点を解決しながら低抵抗ゲート電極を有する半導体素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために本発明は、半導体基板上にゲート絶縁膜を形成する過程と、前記ゲート絶縁膜上にポリシリコン層を形成する過程と、前記ポリシリコン層上にシリサイド層を形成する過程と、写真蝕刻工程により前記シリサイド層をエッチングする過程と、前記シリサイド層をオーバエッチングして前記ポリシリコン層に段差部を形成する過程と、前記シリサイド層の側壁と前記ポリシリコン層の段差部の側壁とに酸化防止スペーサを形成する過程と、前記酸化防止スペーサをエッチングマスクとして使用して前記ポリシリコン層をエッチングすることにより、前記シリサイド層及びポリシリコン層からなるゲート電極を形成する過程と、前記ゲート絶縁膜及びポリシリコン層の露出部分を熱的に酸化させる過程と、これまでの過程の結果形成された形成物にソースとドレインを形成するための第１不純物イオンを注入する過程とを備えることを特徴とする半導体素子の製造方法を提供する。
【００１３】
本発明の望ましい実施例によると、前記シリサイド層を形成する過程後、前記シリサイド層上に酸化防止膜または絶縁層を形成することもできる。
【００１４】
また、前記第１不純物イオンを注入する過程後、前記酸化防止スペーサの側壁にスペーサを形成する過程と、このスペーサ形成過程の結果形成された形成物にソースとドレインを形成するための第２不純物イオンを注入する過程とを更に備えることができる。
【００１５】
前記シリサイド層を構成する物質としてはタングステンシリサイドを使用し、前記酸化防止スペーサを構成する物質としては窒化物を使用するのが望ましい。
【００１６】
また、前記目的を達成するために本発明は、半導体基板上にゲート絶縁膜を形成する過程と、前記ゲート絶縁膜上にポリシリコン層、シリサイド層、及び絶縁層を順に形成する過程と、写真蝕刻により前記絶縁層をエッチングし、続いて前記シリサイド層をアンダーカットエッチングする過程と、前記シリサイド層をオーバエッチングして前記ポリシリコン層に段差部を形成する過程と、前記絶縁層とシリサイド層の側壁及びポリシリコン層の段差部の側壁に酸化防止スペーサを形成する過程と、前記酸化防止スペーサをエッチングマスクとして使用して前記ポリシリコンをエッチングすることにより、前記シリサイド層及びポリシリコン層からなるゲート電極を形成する過程と、前記ゲート絶縁膜及びポリシリコン層の露出部分を熱的に酸化させる過程と、これまでの過程の結果形成された形成物にソースとドレインを形成するための不純物イオンを注入する過程とを備えることを特徴とする半導体素子の製造方法を提供する。
【００１７】
前記シリサイド層をアンダーカットエッチングする過程は、ＳＣ１（ＳｔａｎｄａｒｄＣｌｅａｎｉｎｇ）溶液で１０〜３０分間エッチングすることによりなされる。あるいはドライエッチング方法を使用することもできる。この際、前記ＳＣ１溶液としては、ＮＨ４ＯＨ、Ｈ２Ｏ２、及びＨ２Ｏが１：２：３の体積比で混合されたものを使用する。
【００１８】
【作用】
酸化防止スペーサでシリサイド層を保護することにより、シリサイド層が熱的に酸化されるのを防止する。また、ポリシリコン層とゲート絶縁膜の露出部分が熱的に酸化されることにより、良好なゲート絶縁膜特性が得られる。
【００１９】
【実施例】
以下、添付した図面に基づき本発明の実施例を詳細に説明する。
【００２０】
図４〜図１１は本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【００２１】
図４は、ポリシリコン層１４及びタングステンシリサイド層１６を形成する過程を示している。熱酸化工程により半導体基板１０上にゲート絶縁膜１２を形成した後、その上にｎ＋  不純物のドーピングされたポリシリコン層１４を５００〜５０００Åの厚さで形成する。次いで、前記ポリシリコン層１４上に、例えばタングステンシリサイド層１６（以下、“ＷＳｉｘ”という）を通常の化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により５００〜５０００Åの厚さで形成する。
【００２２】
図５は、第１酸化防止膜１８を形成する過程を示している。前記ＷＳｉｘ層１６上に絶縁物質、例えば窒化物をＣＶＤ法により５０〜２０００Åの厚さで蒸着して第１酸化防止膜１８を形成する。次いで、写真蝕刻により前記第１酸化防止膜１８上にゲートパターンを画定するためのフォトレジストパターン２０を形成する。
【００２３】
図６は段差部（ａ）を形成する過程を示している。前記フォトレジストパターン２０をエッチングマスクとして使用し、第１酸化防止膜１８及びＷＳｉｘ層１６を順にドライエッチング法によりエッチングして、パターニングされた第１酸化防止膜１８ａとＷＳｉｘ層１６ａを形成する。この時、ＷＳｉｘ層１６はオーバエッチングされ、１００〜１０００Åの厚さでエッチングされたポリシリコン層１４に段差部（ａ）が形成される。
【００２４】
図７は第２酸化防止膜２２を形成する過程を示している。前記フォトレジストパターン２０を除去した後、例えば窒化物である絶縁物質をＣＶＤ法により５０〜５００Åの厚さで蒸着することにより、第２酸化防止膜２２を形成する。
【００２５】
図８は、酸化防止スペーサ２２ａ及びゲート電極を形成する過程を示している。第２酸化防止膜２２を異方性エッチングすることにより、第１酸化防止膜１８ａ、ＷＳｉｘ層１６ａの及びポリシリコン層１４の一部の側壁に酸化防止スペーサ２２ａを形成する。次いで、この酸化防止スペーサ２２ａをエッチングマスクとして使用してポリシリコン層１４をエッチングすることにより、ＷＳｉｘゲート１６ａとポリシリコンゲート１４ａからなるゲート電極を形成する。
【００２６】
図９は酸化膜２４を形成する過程を示している。前記ゲート電極の形成後、更に熱酸化工程を施す。その結果、前記ポリシリコンゲート１４ａの５０〜５００Å程度が酸化されることにより酸化膜２４が形成される。この際、前記酸化膜２４はポリシリコンゲート１４ａとゲート絶縁膜１２の露出部分にのみ形成される。ＷＳｉｘゲート１６ａは第１酸化防止膜１８ａと酸化防止スペーサ２２ａにより保護されているため、そこには酸化膜は形成されない。前記酸化膜２４はゲート電極の周縁部分でより厚く形成され、ゲート電極のパターニング時に前記周縁部分で発生したエッチング損傷を補償する。
【００２７】
図１０は、酸化膜２４の形成後の、ｎ−ソース／ドレイン２６の形成過程を示している。前記第１酸化防止膜１８ａ、ＷＳｉｘゲート１６ａ、及びポリシリコンゲート１４ａをイオン注入マスクとして使用して、ｎ−不純物イオンを注入することにより、ｎ−ソース／ドレイン２６が形成される。
【００２８】
図１１はスペーサ２８及びｎ＋ソース／ドレイン３０を形成する過程を示している。前記ｎ−ソース／ドレイン２６の形成後、絶縁物質、例えば酸化物を５００〜３０００Åの厚さで蒸着し、これを異方性エッチングすることにより酸化防止スペーサ２２ａの側壁にスペーサ２８を形成し、このスペーサ２８をイオン注入マスクとして使用してｎ＋不純物イオンを注入することにより、ｎ＋ソース／ドレイン３０を形成する。
【００２９】
図１２〜図１６は本発明の第２実施例による半導体素子の製造方法を説明するための断面図である。
【００３０】
図１２は、ポリシリコン層５４、タングステンシリサイド層５６、及び絶縁層５８を形成する過程を示している。熱酸化工程により半導体基板５０上にゲート絶縁膜５２を形成した後、その上にｎ＋不純物のドーピングされたポリシリコン層５４を５００〜５０００Åの厚さで形成する。次いで、前記ポリシリコン５４上に、例えばＷＳｉｘ層５６をＣＶＤ法により５００〜５０００Åの厚さで形成した後、その上に絶縁物質、例えば高温酸化物をＣＶＤ法により５００〜３０００Åの厚さで蒸着して絶縁層５８を形成する。
【００３１】
図１３は酸化防止膜６２を形成する過程を示している。写真蝕刻によって前記絶縁層５８及びＷＳｉｘ層５６を順にエッチングして、ゲートパターンを画定するようにパターニングされた絶縁膜５８ａとＷＳｉｘ層５６ａを形成する。この際、ＷＳｉｘ層５６はオーバエッチングされて、１００〜１０００Åの深さでエッチングされたポリシリコン層５４に段差部が形成される。次いで、その上に、例えば窒化物である絶縁物質をＣＶＤ法により５０〜５００Åの厚さで蒸着することにより、酸化防止膜６２を形成する。
【００３２】
図１４は、酸化防止スペーサ６２ａ及びゲート電極を形成する過程を示している。酸化防止膜６２を異方性エッチングすることにより、パターニングされた絶縁層５８ａ、ＷＳｉｘ層５６ａ、及びポリシリコン層５４の上部の側壁に酸化防止スペーサ６２ａを形成する。次に、この酸化防止スペーサ６２ａをエッチングマスクとして使用してポリシリコン層５４をエッチングすることにより、ＷＳｉｘゲート５６ａとポリシリコンゲート５４ａとからなるゲート電極を形成する。
【００３３】
図１５は、酸化膜６４及びｎ−ソース／ドレイン６６を形成する過程を示している。前記ゲート電極の形成後、まず熱酸化工程を施す。その結果、前記ポリシリコンゲート５４ａの５０〜５００Å程度が酸化されることにより酸化膜６４が形成される。この際、前記酸化膜６４はポリシリコンゲート５４ａとゲート絶縁膜５２の露出部分にのみ形成され、ＷＳｉｘゲート５６ａは酸化防止スペーサ６２ａにより保護される。次いで、ポ前記絶縁層５８ａ、ＷＳｉｘゲート５６ａ、及びポリシリコンゲート５４ａをイオン注入マスクとして使用してｎ−不純物イオンを注入することにより、ｎ−ソース／ドレイン６６を形成する。
【００３４】
図１６は、スペーサ６８及びｎ＋ソース／ドレイン７０を形成する過程を示している。前記ｎ−ソース／ドレイン６６の形成後、絶縁物質、例えば酸化物を５００〜３０００Åの厚さで蒸着し、これを異方性エッチングすることにより、酸化防止スペーサ６２ａの側壁にスペーサ６８を形成する。次に、前記スペーサ６８をイオン注入マスクとして使用してｎ＋不純物イオンを注入することにより、ｎ＋ソース／ドレイン７０を形成する。
【００３５】
図１７〜図２１は本発明の第３実施例による半導体素子の製造方法を説明するための断面図である。
【００３６】
図１７は、ポリシリコン層８４、タングステンシリサイド層８６、第１酸化防止膜８７、及び絶縁層８８を形成する過程を示している。熱酸化工程により半導体基板８０上にゲート絶縁膜８２を形成した後、その上にｎ＋不純物のドーピングされたポリシリコン層８４を５００〜５０００Åの厚さで形成する。次いで、前記ポリシリコン層８４上に、例えばＷＳｉｘ層８６をＣＶＤ法で５００〜５０００Åの厚さで形成した後、その上に、例えば窒化物をＣＶＤ法で５００〜３０００Åの厚さで蒸着して第１酸化防止膜８７を形成する。次に、前記第１酸化防止膜８７上に絶縁物質、例えば酸化物をＣＶＤ法で５００〜３０００Åの厚さで蒸着して絶縁層８８を形成する。
【００３７】
図１８は段差部（ｂ）を形成する過程を示している。写真蝕刻により前記絶縁層８８上に、ゲートパターンを画定するためのフォトレジストパターン９０を形成する。次いで、前記フォトレジストパターン９０をエッチングマスクとして使用して絶縁層８８、第１酸化防止膜８７、及びＷＳｉｘ層８６を順にドライエッチング法によりエッチングした後、更に前記ＷＳｉｘ層８６をオーバエッチングする。その結果、ポリシリコン層８４が１００〜１０００Åの深さでエッチングされ、そこに段差部（ｂ）が形成される。また、パターニングされた絶縁層８８ａ、第１酸化防止膜８７ａ及びＷＳｉｘ層８６ａが形成される。
【００３８】
図１９は、第２酸化防止膜９２を形成する過程を示している。フォトレジストパターン９０を除去した後、例えば窒化物をＣＶＤ法により５０〜５００Åの厚さで蒸着することにより、第２酸化防止膜９２を形成する。
【００３９】
図２０は、酸化防止スペーサ９２ａ及びゲート電極を形成する過程を示している。前記絶縁層８８をエッチングマスクとして使用して第２酸化防止膜９２を異方性エッチングすることよって、絶縁層８８ａ、第１酸化防止膜８７ａ、ＷＳｉｘ層８６ａ及びポリシリコン層８４の上部の側壁に酸化防止スペーサ９２ａを形成する。次いで、前記酸化防止スペーサ９２ａをエッチングマスクとして使用してポリシリコン層８４をエッチングすることにより、ＷＳｉｘゲート８６ａとポリシリコンゲート８４ａとからなるゲート電極を形成する。
【００４０】
図２１は、前記ポリシリコンゲート８４ａの５０〜５００Å程度を熱的に酸化させることによる酸化膜９４の形成を示している。この際、酸化膜９４はポリシリコンゲート８４ａとゲート絶縁膜８２の露出部分にのみ形成され、ＷＳｉｘゲート８６ａは酸化防止スペーサ９２ａにより保護されるため酸化されない。続いて、同図に示されているように、前記絶縁層８８ａ、第１酸化防止膜８７ａ、ＷＳｉｘゲート８６ａ、及びポリシリコンゲート８４ａをイオン注入マスクとして使用してｎ−不純物イオンを注入することにより、ｎ−ソース／ドレイン９６を形成する。更に、絶縁物質、例えば酸化物を５００〜３０００Åの厚さで蒸着し、これを異方性エッチングすることにより、酸化防止スペーサ９２ａの側壁にスペーサ９８を形成する。このスペーサ９８をイオン注入マスクとして使用してｎ＋不純物イオンを注入することにより、ｎ＋ソース／ドレイン１００を形成する。
【００４１】
図２２〜図２７は、本発明の第４実施例による半導体素子の製造方法を説明するための断面図である。
【００４２】
図２２は、ポリシリコン層１１４、タングステンシリサイド層１１６及び絶縁層１１８を形成する過程を示している。熱酸化工程により半導体基板１１０上にゲート絶縁膜１１２を形成した後、その上にｎ＋不純物のドーピングされたポリシリコン層１１４を５００〜５０００Åの厚さで形成する。次いで、前記ポリシリコン層１１４上に、例えばＷＳｉｘ層１１６をＣＶＤ法で５００〜５０００Åの厚さで形成した後、その上に絶縁物質、例えば酸化物をＣＶＤ法で５００〜３０００Åの厚さで蒸着して絶縁層１１８を形成する。
【００４３】
図２３は、段差部（ｃ）を形成する過程を示している。写真蝕刻により前記絶縁層１１８上にゲートパターンを画定するためのフォトレジストパターン１２０を形成する。次いで、前記フォトレジストパターン１２０をエッチングマスクとして使用して絶縁層１１８及びＷＳｉｘ層１１６を順にドライエッチング法によりエッチングし、続いて前記ＷＳｉｘ層１１６をアンダーカットエッチングする。更に、前記ＷＳｉｘ層１１６をオーバエッチングしてポリシリコン層１１４を１００〜１０００Åの深さでエッチングすることにより、前記ポリシリコン層１１４に段差部（ｃ）を形成する。このようにして、パターニングされた絶縁層１１８ａとアンダーカットされたＷＳｉｘ層１１６ａが形成される。ここで、前記アンダーカットエッチング法に於いては、ＳＣ１溶液で１０〜３０分間処理する方法か、あるいはドライエッチング法を使用することができる。ＳＣ１溶液としては、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏが１：２：３の体積比で混合された溶液を使用する。
【００４４】
図２４は、酸化防止膜１２２を形成する過程を示している。前記フォトレジストパターン１２０を除去した後、例えば窒化物をＣＶＤ法により５０〜５００Åの厚さで蒸着して酸化防止膜１２２を形成する。
【００４５】
図２５は、酸化防止スペーサ１２２ａ及びゲート電極を形成する過程を示している。酸化防止膜１２２を異方性エッチングすることにより、絶縁層１１８ａ、ＷＳｉｘ層１１６ａ、及びポリシリコン層１１４の上部の側壁に図示されているような酸化防止スペーサ１２２ａを形成する。次いで、前記酸化防止スペーサ１２２ａをエッチングマスクとして使用してポリシリコン層１１４をエッチングすることにより、ＷＳｉｘゲート１１６ａとポリシリコンゲート１１４ａとからなるゲート電極を形成する。
【００４６】
図２６は、酸化膜１２４を形成する過程を示している。前記ゲート電極の形成後、熱酸化工程を施す。その結果、前記ポリシリコンゲート１１４ａの５０〜５００Å程度が酸化されることにより、酸化膜１２４が形成される。この際、前記酸化膜１２４はポリシリコンゲート１１４ａとゲート絶縁膜１１２の露出部分にのみ形成され、ＷＳｉｘゲート１１６ａは酸化防止スペーサ１２２ａにより保護されるため酸化されない。
【００４７】
図２７を参照されたい。酸化膜１２４の形成後、前記絶縁層１１８ａ、ＷＳｉｘゲート１１６ａ、及びポリシリコンゲート１１４ａをイオン注入マスクとして使用してｎ−不純物イオンを注入することにより、ｎ−ソース／ドレイン１２６を形成する。続いて、絶縁物質、例えば酸化物を５００〜３０００Åの厚さで蒸着し、これを異方性エッチングすることにより酸化防止スペーサ１２２ａの側壁にスペーサ１２８を形成する。次いで、前記スペーサ１２８をイオン注入マスクとして使用してｎ＋不純物イオンを注入することにより、ｎ＋ソース／ドレイン１３０を形成する。
【００４８】
前述した本発明の第１乃至第４実施例は、ｎ−ソース／ドレイン及び酸化物スペーサを利用したＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のトランジスタを形成するが、ソース／ドレイン構造を本発明の技術的な長所と無関係で変更できるのは無論である。
【００４９】
図２８は本発明により製造された半導体素子のゲート電極を示すＳＥＭ写真であり、図２９は本発明により製造された半導体素子のゲート絶縁膜耐圧特性を示したグラフである。
【００５０】
図２８に示したように、本発明によると、タングステンシリサイドゲートの露出部分が酸化防止スペーサによって保護されることにより、前記タングステンシリサイドゲートの熱的な酸化が防止される。また、熱による酸化膜がポリシリコンゲートとゲート絶縁膜の露出部分に形成されることにより、図２９に示したような良好なゲート絶縁膜特性を得ることができる。図３に示した従来の方法によると、ゲート絶縁膜が１２．５Ｖで約２０％の不良率を示しているが、それに対して図２９に示した本発明によると、約５％以内の不良率を示すことが分かる。
【００５１】
なお、本発明は前記実施例に限定されるものではなく、本発明の思想を逸脱しない範囲内において種々の改変をなし得ることはもちろんである。
【００５２】
【発明の効果】
本発明によると、シリサイドゲートの酸化を防止し、ポリシリコンゲートの側壁部分のみを酸化させることができる。これにより、シリサイドをゲート電極材料として使用することによって低抵抗ゲート電極が得られるだけでなく、ゲート電極への電圧印加時にゲート電極の周縁部分で発生するフリンジ電界を最小化することができ、トランジスタの誤動作防止、ゲート絶縁膜の信頼性改善がなされる。
【図面の簡単な説明】
【図１】Ａ〜Ｃからなり、それぞれ従来の方法による半導体素子の製造方法を説明するための断面図である。
【図２】従来の方法により製造された半導体素子の薄膜構造（熱的な酸化による破壊された状態）を示したＳＥＭ写真である。
【図３】従来の方法により製造された半導体素子のゲート絶縁膜耐圧特性を示したグラフである。
【図４】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図５】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図７】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図８】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図９】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図１０】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図１１】本発明の第１実施例による半導体素子の製造方法を説明するための断面図である。
【図１２】本発明の第２実施例による半導体素子の製造方法を説明するための断面図である。
【図１３】本発明の第２実施例による半導体素子の製造方法を説明するための断面図である。
【図１４】本発明の第２実施例による半導体素子の製造方法を説明するための断面図である。
【図１５】本発明の第２実施例による半導体素子の製造方法を説明するための断面図である。
【図１６】本発明の第２実施例による半導体素子の製造方法を説明するための断面図である。
【図１７】本発明の第３実施例による半導体素子の製造方法を説明するための断面図である。
【図１８】本発明の第３実施例による半導体素子の製造方法を説明するための断面図である。
【図１９】本発明の第３実施例による半導体素子の製造方法を説明するための断面図である。
【図２０】本発明の第３実施例による半導体素子の製造方法を説明するための断面図である。
【図２１】本発明の第３実施例による半導体素子の製造方法を説明するための断面図である。
【図２２】本発明の第４実施例による半導体素子の製造方法を説明するための断面図である。
【図２３】本発明の第４実施例による半導体素子の製造方法を説明するための断面図である。
【図２４】本発明の第４実施例による半導体素子の製造方法を説明するための断面図である。
【図２５】本発明の第４実施例による半導体素子の製造方法を説明するための断面図である。
【図２６】本発明の第４実施例による半導体素子の製造方法を説明するための断面図である。
【図２７】本発明の第４実施例による半導体素子の製造方法を説明するための断面図である。
【図２８】本発明により製造された半導体素子の薄膜構造を示したＳＥＭ写真である。
【図２９】本発明により製造された半導体素子のゲート絶縁膜耐圧特性を示したグラフである。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  ポリシリコン層
４  タングステンシリサイド層
５  酸化膜
６  フォトレジストパターン
１０  半導体基板
１２  ゲート絶縁膜
１４  ポリシリコン層
１４ａ  ポリシリコンゲート
１６  タングステンシリサイド層（ＷＳｉｘ層）
１６ａ  パターニングされたＷＳｉｘ層
１８  第１酸化防止膜
１８ａ  パターニングされた第１酸化防止膜
２０  フォトレジストパターン
２２  第２酸化防止膜
２２ａ  酸化防止スペーサ
２４  酸化膜
２６  ｎ−ソース／ドレイン
２８  スペーサ
３０  ｎ＋ソース／ドレイン
５０  半導体基板
５２  ゲート絶縁膜
５４  ポリシリコン層
５４ａ  ポリシリコンゲート
５６  タングステンシリサイド層（ＷＳｉｘ層）
５６ａ  パターニングされたＷＳｉｘ層
５８  絶縁層
５８ａ  パターニングされた絶縁膜
６２  酸化防止膜
６２ａ  酸化防止スペーサ
６４  酸化膜
６６  ｎ−ソース／ドレイン
６８  スペーサ
７０  ｎ＋ソース／ドレイン
８０  半導体基板
８２  ゲート絶縁膜
８４  ポリシリコン層
８６  タングステンシリサイド層（ＷＳｉｘ層）
８６ａ  パターニングされたＷＳｉｘ層
８７  第１酸化防止膜
８７ａ  パターニングされた第１酸化防止膜
８８  絶縁層
８８ａ  パターニングされた絶縁層
９０  フォトレジストパターン
９２  第２酸化防止膜
９２ａ  酸化防止スペーサ
９４  酸化膜
９６  ｎ−ソース／ドレイン
９８  スペーサ
１００  ｎ＋ソース／ドレイン
１１０  半導体基板
１１２  ゲート絶縁膜
１１４  ポリシリコン層
１１４ａ  ポリシリコンゲート
１１６  タングステンシリサイド層（ＷＳｉｘ層）
１１６ａ  アンダーカットされたＷＳｉｘ層
１１８  絶縁層
１１８ａ  パターニングされた絶縁層
１２０  フォトレジストパターン
１２２  酸化防止膜
１２２ａ  酸化防止スペーサ
１２４  酸化膜
１２６  ｎ−ソース／ドレイン
１２８  スペーサ
１３０  ｎ＋ソース／ドレイン
（ａ）  段差部
（ｂ）  段差部
（ｃ）  段差部
【図１】
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【図２】
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【図３】
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【図４】
0003544750.tif 000005
【図５】
0003544750.tif 000006
【図６】
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【図７】
0003544750.tif 000008
【図８】
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【図９】
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【図１０】
0003544750.tif 000011
【図１１】
0003544750.tif 000012
【図１２】
0003544750.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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