(57)【特許請求の範囲】
【請求項１】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、前記領域に取り付けられたコネクタとを備えた基板を有し、かつ前記領域を切り離した状態において前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ない電子装置の製造方法であって、
前記コネクタに外部装置を接続して前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を切り離す切り離しステップと、
を有することを特徴とする電子装置の製造方法。
【請求項２】
前記中央演算装置が、前記基板に実装された状態において前記中央演算処理装置の端子が外部より接触できないように封じされている、
ことを特徴とする請求項１に記載の電子装置の製造方法。
【請求項３】
前記基板が少なくとも４層以上の多層基板であって、前記中央演算処理装置と前記コネクタとを接続する少なくとも１本の接続線は前記基板の内層に形成されている、
ことを特徴とする請求項１又は請求項２に記載の電子装置の製造方法。
【請求項４】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有し、かつ前記領域を切り離した状態において、前記検出装置の出力信号に基づいて前記中継装置が前記コネクタの端子と前記中央演算処理装置の端子とを接続する少なくとも１本の接続線を遮断している故に前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ない電子装置の製造方法であって、
前記コネクタに外部装置を接続して前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を切り離す切り離しステップと、
を有することを特徴とする電子装置の製造方法。
【請求項５】
前記中央演算装置及び前記中継装置が、前記基板に実装された状態において前記中央演算処理装置の端子及び前記中継装置の端子が外部より接触できないように封じされている、
ことを特徴とする請求項４に記載の電子装置の製造方法。
【請求項６】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有し、かつ、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データをスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記検出装置の出力信号に基づいて、前記スクランブル装置が前記記憶素子にデータを書き込むことが出来ない、
電子装置の製造方法であって、
前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データをスクランブルし、スクランブルしたデータを前記記憶素子に書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を切り離す切り離しステップと、
を有する、ことを特徴とする電子装置の製造方法。
【請求項７】
前記中継装置、前記スクランブル装置及び前記電子装置の動作上不可欠な他の回路は、１個の半導体装置に含まれることを特徴とする請求項６記載の電子装置の製造方法。
【請求項８】
前記中央演算処理装置と前記半導体装置とが、前記基板に実装された状態において、前記中央演算処理装置の端子及び前記半導体装置の端子が外部より接触できないように封じされている、
ことを特徴とする請求項７に記載の電子装置の製造方法。
【請求項９】
前記領域を切り離した状態において、前記スクランブル装置が前記中央演算処理装置から前記記憶素子に伝送されるライトストローブ信号の線を遮断する、
ことを特徴とした請求項６から請求項８のいずれかの請求項に記載の電子装置の製造方法。
【請求項１０】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有し、かつ、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記検出装置の出力信号に基づいて、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来る、
電子装置の製造方法であって、
前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を切り離す切り離しステップと、
を有する、ことを特徴とする電子装置の製造方法。
【請求項１１】
前記スクランブル装置、前記検出装置及び前記電子装置の動作上不可欠な他の回路は、１個の半導体装置に含まれることを特徴とする請求項１０記載の電子装置の製造方法。
【請求項１２】
前記半導体装置が、前記基板に実装された状態において前記半導体装置の端子が外部より接触できないように封じされている、
ことを特徴とする請求項１１に記載の電子装置の製造方法。
【請求項１３】
前記基板は少なくとも４層以上の多層基板であって、前記領域が切り離されているか否かの検出信号が通る線が、前記基板の内層に形成されている、
ことを特徴とする請求項４から請求項１２のいずれかの請求項に記載の電子装置の製造方法。
【請求項１４】
前記基板は少なくとも４層以上の多層基板であって、前記中央演算処理装置と前記中継装置とを接続する少なくとも１本の接続線が、前記基板の内層に形成されている、
ことを特徴とする請求項４から請求項９のいずれかの請求項に記載の電子装置の製造方法。
【請求項１５】
前記中央演算処理装置はＩＥＥＥ１１４９規格に対応した素子である、ことを特徴とする請求項１から請求項１４のいずれかの請求項に記載の電子装置の製造方法。
【請求項１６】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、前記領域にコネクタとを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込むことが出来、かつ
前記領域を切り離した状態において、前記中央演算処理装置を制御して前記記憶素子にデータを書き込むことが出来ないようにした、
ことを特徴とする電子装置。
【請求項１７】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込むことが出来、かつ
前記領域を切り離した状態において、前記検出装置の出力信号に基づいて前記中継装置は前記コネクタの端子と前記中央演算処理装置の端子とを接続する少なくとも１本の接続を遮断している故に前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ないようにした、
ことを特徴とする電子装置。
【請求項１８】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データをスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記検出装置の出力信号に基づいて前記スクランブル装置が前記記憶素子にデータを書き込むことが出来ないようにした、
ことを特徴とする電子装置。
【請求項１９】
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第１のスクランブルパターン又は前記第１のスクランブルパターンと異なるスクランブルパターンである第２のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来る、
ことを特徴とする電子装置。
【請求項２０】
切り離し可能な第１の領域及び第２の領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、スクランブル装置と、前記第１の領域が切り離されているか否かを検出する検出装置と、前記第２の領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記第１の領域及び前記第２の領域のいずれの領域も切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記第１の領域を切り離しかつ前記第２の領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第１のスクランブルパターンと異なるスクランブルパターンである第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記第１の領域及び前記第２の領域を共に切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第２のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに接続した前記外部装置を通じて前記中央演算処理装置の内部論理回路を直接制御して前記スクランブル装置を介して前記記憶素子に書き込むことが出来ないようにした、
ことを特徴とする電子装置。
【請求項２１】
前記中央演算処理装置はＩＥＥＥ１１４９規格に対応した素子である、ことを特徴とする請求項１６から請求項２０のいずれかの請求項に記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＥＥＥ  ｓｔｄ  １１４９．１−１９９０  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅ規格等に対応する中央演算処理装置によって制御される電子装置に関するものであって、特に、記憶素子に格納しているデータ（中央演算処理装置の動作プログラム、暗号キー、及び顧客識別子（ユーザＩＤコード）等を含む。）の不正改造防止に関するものである。
【０００２】
【従来の技術】
現在、情報機器や家電機器をはじめとする電子装置の多くは、その制御の中心に中央演算処理装置（以下、ＣＰＵと言う）を用いているが、ＣＰＵを用いて電子装置を制御するためにはＣＰＵを動作させるプログラムが必要不可欠である。ＣＰＵの種類によってはＣＰＵ内部にこのプログラムを格納できるものもあるが、主には電子装置の開発効率や製造効率及び保守の面でＣＰＵ外部に読み出し専用記憶素子（以下、ＲＯＭと言う）を設け、ＲＯＭにプログラムを格納している。
同様に、ＲＯＭに暗号キー（復号キーを含む。）又は顧客識別子等のデータを格納する場合もある。
ＲＯＭは不揮発性の記憶素子であって、特に記憶されている情報の書き換えが電気信号のみによって可能なもの（以下、ＥＥＰＲＯＭと言う。例えばフラッシュメモリ、及びＥＬＥＣＴＲＩＣＡＬＬＹ  ＥＲＡＳＡＢＬＥ  ＡＮＤ  ＰＲＯＧＲＡＭＭＡＢＬＥ  ＲＯＭ等を含む。）が主に用いられている。
「不揮発性の記憶素子」は、電源がなくても記憶の維持が可能な素子を意味する。
【０００３】
ＥＥＰＲＯＭにデータ（ＣＰＵのプログラム、並びに顧客識別子及び復号化鍵等のコード等を含む。）を格納しておけば容易にデータの書き換えが可能となり製造効率等が向上でき、また電子装置の保守目的でデータ（ＣＰＵのプログラム等を含む。）の書き換えができると言う利点がある。反面、ＥＥＰＲＯＭの仕様は公になっているため、悪意の第三者によって不正にプロクラムの改造を行うこともでき電子装置の製造者を始め社会に対し不利益を生ずる可能性がある。
特に、ＣＰＵがＩＥＥＥ１１４９規格に対応する素子である場合、外部装置を当該ＣＰＵに接続し、外部装置を通じてＣＰＵの内部論理回路を直接制御してＥＥＰＲＯＭのデータを書き換えることが出来る可能性がある。
【０００４】
ＩＥＥＥ１１４９規格は、半導体装置（大規模集積回路装置及び中央演算装置を含む。）のテスト回路に関する規格である。ＩＥＥＥ１１４９規格に対応する素子（半導体装置）は、素子単体のテスト又は素子を含む回路ブロックのテスト（主として、故障の有無の判断及び故障個所の特定のためのテスト）のために、５個のテスト入出力端子（テストアクセスポート）を有する。
素子等のテストをする際には、例えば、外部装置を素子のテスト入力端子に接続し、外部装置から前記テスト入力端子にテスト用の入力信号を入力し、前記入力信号又は前記入力信号を処理した信号を素子の出力端子（通常の出力端子又はテスト出力端子）から出力させる。出力された信号と期待された信号とを比較することにより、素子等の故障の有無及び故障個所を診断出来る。
又、ＩＥＥＥ１１４９規格に対応するＣＰＵのテスト入出力端子に外部装置を接続し、外部装置を通じてＣＰＵの内部論理回路を直接制御してＥＥＰＲＯＭにデータを書き込むことが出来る。
電子装置を製造する上で、この方法によるＥＥＰＲＯＭへのデータ書き込み工程を導入することにより、市販されているＰＲＯＭライターを使用してＥＥＰＲＯＭにデータを書き込んでいた従来の方法よりも効率の良い電子装置の製造を実現できる。
【０００５】
しかし、これを悪用して、市場でＩＥＥＥ１１４９規格に対応するＣＰＵのテスト入出力端子に外部装置を接続し、外部装置を通じてＣＰＵの内部論理回路を直接制御してＥＥＰＲＯＭにデータを書き換える不正な改造が行われる恐れがある。
例えば、衛星放送等において顧客ごとに固有のデータを付与する場合があり、受信装置等は、当該固有のデータを内蔵するＥＥＰＲＯＭに記憶することが出来る。  固有のデータは、顧客識別子（個々の顧客ごとに付与する固有の識別コード、及び顧客が所有する受信装置ごとに付与する固有の識別コードを含む。）、復号鍵、及び暗証番号を含む。
ＣＰＵは、ＥＥＰＲＯＭに記憶した固有のデータ（例えば、顧客識別子）を用いて月々の視聴料を支払う。しかし、例えば、ＥＥＰＲＯＭに記録している固有のデータを他人の固有のデータに書き換えることにより、又はＥＥＰＲＯＭに書き込まれているプログラムを書き換えることにより（例えば、実際の視聴時間と無関係に、視聴時間がゼロであると放送センターに連絡するプログラムを書き込む。）、視聴料の支払いを逃れようとする犯罪が発生する可能性がある。
【０００６】
そこで、このような犯罪を防止するために、ＥＥＰＲＯＭのデータ（ＣＰＵのプログラム等を含む。）の不正な改造（書き換え）を防止する手段が要望される。
ＥＥＰＲＯＭのデータの不正改造を防止する手段を有する従来の電子装置を図６を用いて説明する。
図６に示す電子装置の用途は任意であるが、例えば、衛星放送の受信装置、携帯電話等である。図６には、ＥＥＰＲＯＭへのデータの書き込み又は読み出しに関するブロックのみを記載する。
【０００７】
図６において、１０７は電子装置を制御するＣＰＵ、８はＣＰＵのプログラム等のデータを格納しているＥＥＰＲＯＭ、１０１はプログラム書き換えのための外部装置（図示しない）を接続するための電気式あるいは光式のコネクタ、１０２はコネクタ１０１から入力された信号を入力するインターフェイス部である。１０５は、予め電子装置固有の暗証番号が記憶され、半田等で取り外しができないように実装され、かつ記憶データの書き換えが不可能な記憶素子（以下、パスワードＲＯＭと言う）である。１０４はコネクタ１０１及びインターフェイス部１０２を通して入力された暗証番号とパスワードＲＯＭに記憶された暗証番号を照合比較し、一致した場合のみプログラム書き換え許可信号を出力する照合回路である。１０３はＥＥＰＲＯＭ８の書き換え制御信号及びプログラムデータの通過を制御するゲート回路である。
【０００８】
つぎにプログラムを書き換える動作について説明する。ＥＥＰＲＯＭ８に格納されたプログラムの書き換えが必要になった場合、コネクタ１０１にプログラム書き換え装置（外部装置）を接続する。プログラム書き換え装置には暗証番号と新しいプログラム及びＥＥＰＲＯＭを書き換えるために必要な制御命令が格納されている。まずプログラム書き換え装置よりプログラム書き換え開始命令が入力され、この命令によってＣＰＵ１０７等は通常の動作を停止しＥＥＰＲＯＭ８の記憶データの書き換えが可能な状態になる。
【０００９】
つぎに照合回路１０４はインターフェイス部１０２を介してプログラム書き換え装置より入力された暗証番号と、パスワードＲＯＭ１０５から読み出した暗証番号を照合する。この２つの暗証番号が完全に一致した場合に限り照合回路１０４はゲート回路１０３に対しプログラム書き換え許可信号を出力する。ゲート回路１０３はプログラム書き換え許可信号に従い、インターフェイス部１０２を介して入力されるＥＥＰＲＯＭ８の書き換え制御信号及びプログラムデータを通過させる。ＥＥＰＲＯＭ８のプログラムの書き換えが行われる。プログラム書き換え動作が完了すると、プログラム書き換え装置はインターフェイス部１０２を介してＣＰＵ１０７に対して書き換え完了命令を出力する。ＣＰＵ１０７はこの命令によって電子装置の初期化を実行した後、ＥＥＰＲＯＭ８に格納された新たなプログラムに従い電子装置の制御を開始する。
【００１０】
しかしながら近年、ＩＥＥＥ  ｓｔｄ  １１４９．１−１９９０  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅ規格（以下、通称名称のＪＴＡＧ規格と言う）対応のＣＰＵが使われるようになってきている。ＣＰＵがＪＴＡＧ規格対応素子であった場合、外部から直接ＣＰＵの内部論理回路を制御し、ＣＰＵを介してＥＥＰＲＯＭ８に格納されたプログラムを改造することが可能であるために、従来のプログラム不正改造防止システムでは改造防止が不十分である。
【００１１】
ＪＴＡＧ対応素子のＣＰＵを用いたシステムとＪＴＡＧ対応素子の構造を図７と図８を用いて簡単に説明する。
図８はＪＴＡＧ規格対応素子の構造を示す図であって、１はＪＴＡＧ規格対応のＣＰＵ（以下、従来のＣＰＵと区別するためにＪ−ＣＰＵと言う）、２は素子本来の動作をつかさどる内部論理回路、３は通常の動作のための端子（一般的には、他の素子の端子等と接続される。）である。ＴＤＩ（テストデータ入力ピン）、ＴＭＳ（テストモード選択ピン）、ＴＣＫ（テストクロック）、ＴＤＯ（テストデータ出力ピン）及びＴＲＳＴ（パワーオン時のリセットピン）からなる端子７はＴｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ（以下、ＴＡＰと言う）と呼ばれるＪＴＡＧ規格に基づくテスト端子である（ＴＲＳＴはオプションである。）。ＴＡＰは、外部装置とテスト回路を接続するためのインターフェイスである。
ＪＴＡＧ規格対応素子は内部にバイパスレジスタ及び命令レジスタ等からなるＪＴＡＧレジスタ５（オプションとして、内部スキャンレジスタ及びＩＤＣＯＤＥレジスタを含むことが出来る。）と、ＪＴＡＧレジスタ５を制御するＴＡＰコントローラ６、及び各端子３と内部論理回路２の間に配置されたシフトレジスタであるセル４を備えている。
【００１２】
セル４は、内部論理回路２の出力データ（Ｊ−ＣＰＵ１の入力端子３を含む。）又は隣接するセル４から伝送されるテストデータを選択的に入力する。又、セル４の出力データは、内部論理回路２（Ｊ−ＣＰＵ１の出力端子３を含む。）又は隣接するセル４に伝送される。
通常の動作時には（テストモードでないとき）、Ｊ−ＣＰＵ１の入力端子３から入力された入力データは各セル４を通過してそのまま内部論理回路２に伝送され、内部論理回路２の出力データは、各セル４を通過してそのままＪ−ＣＰＵ１の出力端子３から出力される。
テストモードにおいては、入力端子から入力された入力データに代えて、ＴＡＰ７から入力した信号をセル４を通じて内部論理回路２に伝送することが出来る。又、内部論理回路２の出力データに代えて、ＴＡＰ７から入力した信号をセル４を通じて出力端子３から出力することが出来る。
ＴＡＰコントローラ６は、ＴＭＳ端子から入力される入力シーケンスに従ってテスト回路全体の種々の動作を制御する。
【００１３】
ＪＴＡＧ規格対応の素子はＴＡＰ７に接続した外部装置によってセル４を通過する各信号（端子３の各入出力信号）を監視したり、任意のデータを内部論理回路２に入力することができる。
例えば、外部装置から伝送されたテスト入力データをＴＤＩ端子に入力し、複数のセル４により構成されるシリアルシフトレジスタを直列駆動する（クロック信号はＴＣＫ端子に入力する。）。これにより、テスト入力データは各セル４に送られる。次に、各セル４の出力データを内部論理回路２（Ｊ−ＣＰＵ１の出力端子３を含む。）に出力する。以上のようにテスト入力データを内部論理回路２（Ｊ−ＣＰＵ１の出力端子３を含む。）に直接入力することが出来る。
同様に、内部論理回路２の出力データ（Ｊ−ＣＰＵ１の入力端子３を含む。）をセル４にラッチして、複数のセル４により構成されるシリアルシフトレジスタを直列駆動し、ＴＤＯ端子から前記出力データを出力することが出来る。
つまりＪ−ＣＰＵ１は外部装置を接続して最大５本の信号線を制御することにより、外部装置から直接Ｊ−ＣＰＵ１の内部論理回路２を制御することが可能となる。これにより、Ｊ−ＣＰＵ１等の素子又は電子装置のテストが容易になるという利点がある。
【００１４】
図７はＪ−ＣＰＵ１を用いた電子装置のシステムを示す図であり、図７において９はＪ−ＣＰＵ１のＴＡＰ７を外部装置と接続するためのＪＴＡＧコネクタ、１０８はＲＡＭ（電子装置を動作させるために一時的に記憶する必要があるデータ等を記憶する読み書き可能な記憶素子）、１１０はＪ−ＣＰＵとＥＥＰＲＯＭ８やＲＡＭ１０８等を接続する信号母線（以下、バスと言う）である。バス１１０には１０９で示すＥＥＰＲＯＭ８やＲＡＭ１０８以外の素子も複数接続することが可能である。また、実際の回路は他にも多数の電子部品を含むが、記載を省略している。
【００１５】
【発明が解決しようとする課題】
Ｊ−ＣＰＵを有する従来の電子装置は、Ｊ−ＣＰＵにＪＴＡＧデバッカと呼ばれる外部装置を接続することで外部よりＪ−ＣＰＵの内部論理回路を直接制御でき、プログラム等のデータが格納されているＥＥＰＲＯＭを含む全素子にアクセスできるため、開発効率の向上や製造段階での検査及びプログラムの書込み時間の短縮を図ることが出来るという利点があった。
しかしその反面、このＪＴＡＧデバッカを使用して第三者が不正に従来の電子装置のＥＥＰＲＯＭのデータを書き換えることが出来るという問題があった。
本発明は、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実現することを目的とする。
又、本発明は、効率の良い製造が可能な電子装置を実現し、かつＥＥＰＲＯＭのデータを市場で書き換えられる恐れが非常に小さな電子装置を実現することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の請求項１に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、前記領域に取り付けられたコネクタとを備えた基板を有し、かつ前記領域を切り離した状態において前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ない電子装置の製造方法であって、
前記コネクタに外部装置を接続して前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を前記基板から切り離す切り離しステップと、
を有することを特徴とする電子装置の製造方法である。
【００１７】
本発明の電子装置の製造方法は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込み、その後、コネクタを含む領域を切り離す。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、コネクタを含む領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくする。
例えば基板上の抵抗素子を取り外すことによりＥＥＰＲＯＭへの書き込みを出来なくする方法も考えられるが、もし第３者がこのことを知れば、代わりの抵抗素子を半田付けすることにより容易にＥＥＰＲＯＭへの書き込みを可能に出来るという問題がある。これに対して、基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
本発明は、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実現するという作用を有する。
【００１８】
「電子装置」の種類、用途等は任意である。例えば、衛星放送等種々の放送の受信機、及び携帯電話等の家庭用の電子機器の他、コピー機等の業務用の電子機器も含む。
「切り離し可能な領域」とは、任意の方法により基板から分離可能な領域の意味である。例えば、基板の一面又は両面にＶ字型の溝を掘り、外部から力を加えることにより当該溝のところで当該領域を切り離すことが出来る基板である。又、例えば、切り離す領域の境界線に沿って多くの貫通穴等を設け、境界線に沿って当該領域を切り離すことが出来る基板である。
又、例えば、シアにより切り離し可能な領域を境界線に沿って切断することも含む。この場合は、境界線上に部品がないこと、境界線に沿って切断した後にも、前記基板が正常に動作すること等が、「切り離し可能」である条件である。
【００１９】
「中央演算処理装置の内部回路を直接制御して」とは、ＣＰＵを通常のプログラム（ソフトウエア）動作以外の方法で制御することを意味する。例えば、ＪＴＡＧ規格に対応するＪ−ＣＰＵをＴＡＰを通じて直接制御することである。
又、スキャンデザイン回路を具備するＣＰＵを、当該スキャンデザイン回路を通じて直接制御することを含む。
又、クロスチェック回路をを具備するＣＰＵを、当該クロスチェック回路（プローブ線ドライバ及びセンス線レシーバ）を通じて直接制御することを含む。
例えば、通常のソフトウエアにより動作しているＣＰＵと外部装置との間でハンドシェイク等の方法によりデータを伝送する方法は、含まれない。
「前記領域を切り離した状態において前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ない」とは、例えば、切り離されたコネクタ以外のコネクタを利用することによって、中央演算処理装置の内部回路を直接制御することが出来ないことを含む。
「データ」は、中央演算処理装置の動作プログラム、暗号キー、顧客識別子（ユーザＩＤコード）、及び暗証番号等を含む。
【００２０】
本発明の請求項４に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有し、かつ前記領域を切り離した状態において、前記検出装置の出力信号に基づいて前記中継装置が前記コネクタの端子と前記中央演算処理装置の端子とを接続する少なくとも１本の接続線を遮断している故に前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ない電子装置の製造方法であって、
前記コネクタに外部装置を接続して前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を切り離す切り離しステップと、
を有することを特徴とする電子装置の製造方法である。
【００２１】
本発明の電子装置の製造方法は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込み、その後、領域を切り離す。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、前記領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくする。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
本発明は、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実現するという作用を有する。
【００２２】
中継装置は、例えばＪＴＡＧ対応のＣＰＵのＴＤＩ端子とコネクタの端子とを接続する接続線を遮断している故に、ＪＴＡＧデバッガ等の外部装置をコネクタに接続し、前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ない。
【００２３】
本発明の請求項６に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有し、かつ、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データをスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記検出装置の出力信号に基づいて、前記スクランブル装置が前記記憶素子にデータを書き込むことが出来ない、
電子装置の製造方法であって、
前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データをスクランブルし、スクランブルしたデータを前記記憶素子に書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を切り離す切り離しステップと、
を有する、ことを特徴とする電子装置の製造方法である。
【００２４】
本発明の電子装置の製造方法は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込み、その後、領域を切り離すことにより、ＥＥＰＲＯＭの書き換えを出来なくする。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくする。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
第３者はスクランブルの方法が分からないため、ＥＥＰＲＯＭを取り外して、ＰＲＯＭライター等を使用してデータを書き換える方法によって、電子装置を不法に改造することが出来ない。
本発明は、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実現するという作用を有する。
【００２５】
「記憶素子にデータを書き込むことが出来ない」ようにする方法は任意である。例えば、Ｊ−ＣＰＵとＥＥＰＲＯＭとを接続する線を遮断する。全ての線を遮断してもよく、又は例えばライトストローブ信号の線だけを遮断してもよい。又、ＥＥＰＲＯＭのチップセレクト端子をディスエーブルにしてもよい。
【００２６】
本発明の請求項１０に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有し、かつ、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記検出装置の出力信号に基づいて、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来る、
電子装置の製造方法であって、
前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込む書き込みステップと、
前記書き込みステップの後に、前記領域を切り離す切り離しステップと、
を有する、ことを特徴とする電子装置の製造方法である。
【００２７】
本発明の電子装置の製造方法は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込み、その後、領域を切り離すことにより、ＥＥＰＲＯＭの書き換えを困難にする。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を第１のスクランブルパターンでスクランブルして書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを困難にする。
【００２８】
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
第３者は第１のスクランブルパターンを知らないため、ＥＥＰＲＯＭを基板から外して、ＰＲＯＭライター等を用いて直接データをＥＥＰＲＯＭに書き込むことが出来ない。
第３者が市場にある製品に外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、外部装置から入力したデータを記憶素子に書き込んだ場合にも、前記スクランブル装置は前記中央演算処理装置の出力データを第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込む。当該スクランブル装置は記憶素子からデータを読み出して第１のスクランブルパターンでデスクランブルするため、不正書き換えしたデータにより電子装置は動作しない。
【００２９】
好ましくは、秘密の操作を行うことにより（例えば、第２の領域を基板から切り離すこと、又は特定の抵抗素子を外すこと等）、スクランブル装置が第２のスクランブルパターンによりデスクランブルするようになる。
何らかの理由によりＥＥＰＲＯＭのデータを書き換える必要が発生した場合に、製品に外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、外部装置から入力したデータを記憶素子に書き込むことが出来る。データは第２のスクランブルパターンでスクランブルされて記憶素子に書き込まれるが、秘密の操作を行うことにより、スクランブル装置が第２のスクランブルパターンによりデスクランブルするようになり、電子装置は正常に動作する。本発明は、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さい電子装置の製造方法を実現するという作用を有する。
又、本発明は、製造された電子装置のＥＥＰＲＯＭに記憶されたデータを後で書き換えることが出来る電子装置の製造方法を実現するという作用を有する。
【００３０】
本発明の請求項１５に記載の発明は、
前記中央演算処理装置はＩＥＥＥ１１４９規格に対応した素子である、ことを特徴とする請求項１から請求項１４のいずれかの請求項に記載の電子装置の製造方法である。
【００３１】
ＩＥＥＥ１１４９規格に対応した素子は、外部装置をＴＡＰに接続することにより、ＣＰＵの内部論理回路を直接制御することが出来る。
本発明は、ＩＥＥＥ１１４９規格に対応した回路を利用して効率良くデータをＥＥＰＲＯＭに記録し、効率の良い電子装置の製造方法を実現するとともに、製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実現するという作用を有する。
【００３２】
ＩＥＥＥ１１４９規格とは、ＩＥＥＥ  ｓｔｄ  １１４９．１−１９９０  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅ及びその改訂規格（将来の改訂を含む。）を意味する。
【００３３】
本発明の請求項１６に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、前記領域にコネクタとを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込むことが出来、かつ
前記領域を切り離した状態において、前記中央演算処理装置を制御して前記記憶素子にデータを書き込むことが出来ないようにした、
ことを特徴とする電子装置である。
【００３４】
本発明の電子装置は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、かつその後コネクタを含む領域を切り離すことにより、ＥＥＰＲＯＭのデータの書き換えを防止できる電子装置である。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、コネクタを含む領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくする。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
本発明は、効率の良い製造が可能な電子装置を実現し、かつＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置を実現するという作用を有する。
【００３５】
本発明の請求項１７に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、前記記憶素子にデータを書き込むことが出来、かつ
前記領域を切り離した状態において、前記検出装置の出力信号に基づいて前記中継装置は前記コネクタの端子と前記中央演算処理装置の端子とを接続する少なくとも１本の接続を遮断している故に前記中央演算処理装置の内部回路を直接制御して前記記憶素子にデータを書き込むことが出来ないようにした、
ことを特徴とする電子装置である。
【００３６】
本発明の電子装置は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、かつその後領域を切り離すことにより、ＥＥＰＲＯＭのデータの書き換えを防止できる電子装置である。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、前記領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくすることが出来る。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
本発明は、効率の良い製造が可能な電子装置を実現し、かつＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置を実現するという作用を有する。
【００３７】
本発明の請求項１８に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、少なくとも１本の前記コネクタの端子と少なくとも１本の前記中央演算処理装置の端子とを接続する中継装置と、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データをスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によってデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記検出装置の出力信号に基づいて前記スクランブル装置が前記記憶素子にデータを書き込むことが出来ないようにした、
ことを特徴とする電子装置である。
【００３８】
本発明の電子装置は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、かつその後領域を切り離すことにより、ＥＥＰＲＯＭのデータの書き換えを防止できる電子装置である。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくする。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
第３者は第１のスクランブルパターンを知らないため、ＥＥＰＲＯＭを基板から外して、ＰＲＯＭライター等を用いて直接データをＥＥＰＲＯＭに書き込むことが出来ない。
本発明は、効率の良い製造が可能な電子装置を実現し、かつＥＥＰＲＯＭのデータが市場で書き換えられる恐れが非常に小さな電子装置を実現するという作用を有する。
【００３９】
本発明の請求項１９に記載の発明は、
切り離し可能な領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、コネクタと、スクランブル装置と、前記領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第１のスクランブルパターン又は前記第１のスクランブルパターンと異なるスクランブルパターンである第２のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来る、
ことを特徴とする電子装置である。
【００４０】
本発明の電子装置は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、かつその後領域を切り離すことにより、ＥＥＰＲＯＭのデータの書き換えを防止できる電子装置である。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を第１のスクランブルパターンでスクランブルして書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。
第３者は第１のスクランブルパターンを知らないため、ＥＥＰＲＯＭを基板から外して、ＰＲＯＭライター等を用いて直接データをＥＥＰＲＯＭに書き込むことが出来ない。
【００４１】
「前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第１のスクランブルパターン又は第２のスクランブルパターンでデスクランブルし」とは、第１のスクランブルパターンでデスクランブルする電子装置（第２のスクランブルパターンでデスクランブル出来ない。）、第２のスクランブルパターンでデスクランブルする装置（第１のスクランブルパターンでデスクランブル出来ない。）、及び第１のスクランブルパターン及び第２のスクランブルパターンのうちの顧客が選択したスクランブルパターンでデスクランブルする電子装置を含む。
【００４２】
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第１のスクランブルパターンでデスクランブルする本発明の電子装置は、下記の作用を有する。
工場で効率よくＥＥＰＲＯＭにデータを書き込んで製造された電子装置を、前記領域を切り離して出荷する。第１のスクランブルパターンでスクランブルされているＥＥＰＲＯＭのデータは、第１のスクランブルパターンでデスクランブルされる。従って、電子装置は正常に動作する。
【００４３】
第３者が市場にある製品に外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、外部装置から入力したデータを記憶素子に書き込んだ場合には、前記スクランブル装置は前記中央演算処理装置の出力データを第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込む。当該スクランブル装置は記憶素子からデータを読み出して第１のスクランブルパターンでデスクランブルするため、不正書き換えしたデータにより電子装置は動作しない。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
これにより、本発明は、ＥＥＰＲＯＭのデータの書き換えが困難な電子装置を実現するという作用を有する。
【００４４】
前記領域を切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第２のスクランブルパターンでデスクランブルする本発明の電子装置は、下記の作用を有する。
工場で効率よくＥＥＰＲＯＭにデータを書き込んで製造された電子装置を、前記領域を切り離すことなく出荷する。第１のスクランブルパターンでスクランブルされているＥＥＰＲＯＭのデータは、第１のスクランブルパターンでデスクランブルされる。従って、電子装置は正常に動作する。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
第３者は第１のスクランブルパターンを知らないため、ＥＥＰＲＯＭを基板から外して、ＰＲＯＭライター等を用いて直接データをＥＥＰＲＯＭに書き込むことが出来ない。
ＥＥＰＲＯＭのデータは、何度でも書き換えることが出来る。第１のスクランブルパターンでスクランブルされたデータがＥＥＰＲＯＭに書き込まれ、ＥＥＰＲＯＭから読み出されたデータが第１のスクランブルパターンでデスクランブルされる。従って、例えば、視聴者の毎月の視聴記録等のデータを記録することが出来る。
【００４５】
もし、第１のスクランブルパターンが第３者に漏洩し、ＥＥＰＲＯＭが不正に書き換えられた（ＥＥＰＲＯＭを基板から外して、ＰＲＯＭライター等を用いて不正なデータを直接ＥＥＰＲＯＭに書き込む場合を想定する。）場合には、前記領域を切り離す。これにより、スクランブルパターンが第１のスクランブルパターンから第２のスクランブルパターンに変更される。電子装置は前記領域を切り離す前と変わらない機能を有し、かつ第３者に対する秘密を回復することが出来る。
即ち、ＥＥＰＲＯＭのデータは、何度でも書き換えることが出来る。第２のスクランブルパターンでスクランブルされたデータがＥＥＰＲＯＭに書き込まれ、ＥＥＰＲＯＭから読み出されたデータが第２のスクランブルパターンでデスクランブルされる。従って、例えば、視聴者の毎月の視聴記録等のデータを記録することが出来る。
又、第３者は、第２のスクランブルパターンを知らない。
これにより、本発明は、ＥＥＰＲＯＭのデータの書き換えが困難な電子装置を実現するという作用を有する。
【００４６】
本発明の請求項２０に記載の発明は、
切り離し可能な第１の領域及び第２の領域を有する基板であって、中央演算処理装置と、電気的書き換え可能な不揮発性の記憶素子と、スクランブル装置と、前記第１の領域が切り離されているか否かを検出する検出装置と、前記第２の領域が切り離されているか否かを検出する検出装置とを備えた基板を有する電子装置であって、
前記第１の領域及び前記第２の領域のいずれの領域も切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第１のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記第１の領域を切り離しかつ前記第２の領域を切り離していない状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに前記外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御して前記中央演算処理装置から前記スクランブル装置にデータを出力し、前記スクランブル装置は前記中央演算処理装置の出力データを前記第１のスクランブルパターンと異なるスクランブルパターンである第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込むことが出来、
前記第１の領域及び前記第２の領域を共に切り離した状態において、前記記憶素子から読み出したデータを前記スクランブル装置によって前記第２のスクランブルパターンでデスクランブルし、デスクランブルしたデータを前記中央演算処理装置に伝送することが出来るとともに、前記コネクタに接続した前記外部装置を通じて前記中央演算処理装置の内部論理回路を直接制御して前記スクランブル装置を介して前記記憶素子に書き込むことが出来ないようにした、
ことを特徴とする電子装置である。
【００４７】
本発明は、第１の領域及び第２の領域の切り離し状態に応じてスクランブル装置のスクランブルパターン及びデスクランブルパターンのモードを切替えることが出来、かつＥＥＰＲＯＭへの書き換え可能回数を制限することが出来る電子装置を実現するという作用を有する。
第３者は第１のスクランブルパターンを知らないため、ＥＥＰＲＯＭを基板から外して、ＰＲＯＭライター等を用いて直接データをＥＥＰＲＯＭに書き込むことが出来ない。
これにより、本発明は、ＥＥＰＲＯＭのデータの書き換えが困難な電子装置を実現するという作用を有する。
【００４８】
工場で効率よくＥＥＰＲＯＭにデータを書き込んで製造された電子装置を、第１の領域を切り離して出荷する。第１のスクランブルパターンでスクランブルされているＥＥＰＲＯＭのデータは、第１のスクランブルパターンでデスクランブルされる。従って、電子装置は正常に動作する。
第３者が市場にある製品に外部装置を接続することによって前記中央演算処理装置の内部論理回路を直接制御し、外部装置から入力したデータを記憶素子に書き込んだ場合にも、前記スクランブル装置は前記中央演算処理装置の出力データを第２のスクランブルパターンでスクランブルし、スクランブルしたデータを前記記憶素子に書き込む。当該スクランブル装置は記憶素子からデータを読み出して第１のスクランブルパターンでデスクランブルするため、不正書き換えしたデータにより電子装置は動作しない。
基板の領域を切り離してあることを第３者が知っても実際に修復してＥＥＰＲＯＭへの書き込みを可能にすることは極めて困難である。
【００４９】
又、ＥＥＰＲＯＭのデータを書き換える必要が発生した場合には、外部装置をコネクタに接続し、外部装置によりＣＰＵの内部論理回路を直接制御し、ＥＥＰＲＯＭにデータを書き込む。データは第２のスクランブルパターンでスクランブルされる。そこで、基板の第２の領域を切り離す。これにより、ＥＥＰＲＯＭのデータは第２のスクランブルパターンでデスクランブルされるため、電子機器は正常に動作する。
なお、第２の領域を切り離した場合にスクランブル装置が第２のスクランブルパターンでデスクランブルすることは、秘密にしておくことが好ましい。
従って、本発明の電子装置は、２回、外部装置によりＣＰＵの内部論理回路を直接制御し、ＥＥＰＲＯＭにデータを書き込むことが出来る。
【００５０】
本発明の請求項２１に記載の発明は、
前記中央演算処理装置はＩＥＥＥ１１４９規格に対応した素子である、ことを特徴とする請求項１６から請求項２０のいずれかの請求項に記載の電子装置である。
【００５１】
ＩＥＥＥ１１４９規格に対応した素子は、外部装置をＴＡＰに接続することにより、ＣＰＵの内部論理回路を直接制御することが出来る。
本発明は、ＩＥＥＥ１１４９規格に対応した回路を利用して効率の良く製造できる電子装置を実現し、かつＥＥＰＲＯＭのデータが市場で書き換えられる恐れが非常に小さな電子装置を実現するという作用を有する。
【００５２】
【発明の実施の形態】
以下本発明の実施をするための最良の形態を具体的に示した実施例について図面とともに記載する。
《実施例１》
本発明の第１の実施例を図１を用いて説明する。
図１は、第１の実施例の電子装置におけるＪ−ＣＰＵ１及びＥＥＰＲＯＭを含むブロックを示す。電子装置の用途及び種類等は任意であるが、第１の実施例の電子装置は、衛星放送の受信機である。
なお、従来の技術で説明したものと実質的に同じ素子及び部品等については同一の符号を用いる。
図１において、１は従来の技術で図８を用いて説明したＪＴＡＧ規格対応素子の構造のＣＰＵ（Ｊ−ＣＰＵ）、８は電気的書き換え可能な不揮発性の記憶素子であってプログラム格納用の記憶素子であるＥＥＰＲＯＭ、９はＪ−ＣＰＵ１の内部論理回路を直接制御するための外部装置であるＪＴＡＧデバッカ（図示していない。）を接続するためのＪＴＡＧコネクタ、１０はＪ−ＣＰＵ１やＥＥＰＲＯＭ８をはじめ多数の電子部品が実装されている基板で少なくとも４層以上の多層基板、１３は基板１０の切り離しが容易にできるように設けられたＶカットである。
【００５３】
図１においてＶカット１３より左側のＪＴＡＧコネクタ９が設けられた領域が切り離し可能な領域を示す。Ｊ−ＣＰＵ１は複数の端子３を備えており、基板１０に半田付けされている。複数の端子３のうち７はＴｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ（ＴＡＰ）とよばれるＪＴＡＧ規格対応素子特有の端子であり、ＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫ、ＴＲＳＴの５個の端子からなる。
しかし図１の回路構成に限定されるものではなく、ＪＴＡＧ規格ではＴＲＳＴはオプションとなっているために、７はＴＤＩ、ＴＤＯ、ＴＭＳ及びＴＣＫの４個の端子からなる場合もある。
【００５４】
１１はＪＴＡＧコネクタ９とＴＡＰ端子７を接続する５本又は４本の接続線である。接続線１１は、基板１０の内層１４に形成されている。１２はＪ−ＣＰＵ１とＥＥＰＲＯＭ８等とを接続するアドレスバス及びデータバスである。アドレスバス及びデータバス１２は、又、Ｊ−ＣＰＵ１と他の素子（例えば、シリアルポートＬＳＩ等の周辺素子）とを接続している。
なお、ＪＴＡＧコネクタ９は、一般的にはＴＡＰへの接続線全て（４本又は５本）を含むが、ＴＤＩのみ又はＴＣＫのみのようにＪＴＡＧ回路を動作させるために不可欠な信号（特に、ＥＥＰＲＯＭにデータを書き込むために不可欠な信号）のみの接続線を含む場合もある。
【００５５】
Ｊ−ＣＰＵ１のチップは基板１０に実装された状態（半田付け等された状態）では外部から端子３に接触できないＢａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ（ＢＧＡ）パッケージに封じされている。ＢＧＡパッケージの素子の端子は、図１のように全てＢＧＡパッケージと基板との接触面内に存在するため、素子を基板に取り付けた状態（素子は基板に密着しており、素子と基板の間の隙間はほとんどない。）では端子が外部から見えない。そのため、例えば、図１のＪ−ＣＰＵ１の端子に線材を半田付けして、当該線材を通じてＪ−ＣＰＵ１に信号を入力したりすることは出来ない。
【００５６】
電子装置を以下の手順で製造する。
（１）切り離し可能な領域を切り離していない状態において、基板に実装されたＥＥＰＲＯＭ８にプログラムを書き込む。プロクラム書き込みはＪＴＡＧコネクタ９にＪＴＡＧデバッカを接続し、ＪＴＡＧデバッカから接続線１１を介してＪ−ＣＰＵ１の制御命令とプログラムをＪ−ＣＰＵ１に送る。Ｊ−ＣＰＵ１は制御命令に従い送られたプログラムを、バス１２を介してＥＥＰＲＯＭ８に書き込む。
例えば、ＴＤＩ端子にデータを入力し、ＴＣＫ端子にクロック信号を入力して、データをセル４に伝送する（シフトレジスタのシリアル伝送）。次に、ＥＥＰＲＯＭ８を制御するＪ−ＣＰＵ１の端子３（例えば、ＥＥＰＲＯＭ８の複数のアドレス端子、複数のデータ端子、ライトストローブ端子及びイネーブル端子（又はチップセレクト端子）である。）から、セル４のデータを出力する。出力されたデータはＥＥＰＲＯＭ８に入力される。これを逐次繰り返すことにより、ＥＥＰＲＯＭにデータを書き込むことが出来る。
この一連の書き込み動作はＪＴＡＧデバッカを用いてＪ−ＣＰＵ１の内部論理回路を直接制御できるため実現できる。
（２）プログラム書き込み完了後Ｖカット１３で基板１０の切り離し可能な領域を切り離す。切り離し可能な領域を切り離した後、完成した電子装置を市場に出荷する。
【００５７】
切り離し可能な領域を切り離した後はＪ−ＣＰＵ１のＴＡＰ７に繋がったＪＴＡＧコネクタ９がないため、ＪＴＡＧデバッカを接続できない。これにより、ＪＴＡＧデバッカでＪ−ＣＰＵ１の内部論理回路を直接制御してＥＥＰＲＯＭ８にプログラムを書き込むことができなくなり、第３者が不正にＥＥＰＲＯＭのプログラムを改造することを防止できる。
【００５８】
また、接続線１１（ＪＴＡＧ信号が通る。）が基板１０の表層に形成されていれば、接続線１１を覆っている保護層を削り取ることにより接続線１１を露出させることができる。露出させた接続線１１に線材を直接半田付けし、線材の他端をＪＴＡＧデバッカに接続することにより、ＪＴＡＧデバッカでＪ−ＣＰＵ１の内部論理回路２を直接制御してプログラムの改造か可能になる。
第１の実施例の電子装置は、接続線１１が基板１０の内層に形成されているため、接続線１１にＪＴＡＧデバッカを直接接続することが出来ない。従って、領域を切り離した後は、プログラムを改造することが出来ない。
５本又は４本の接続線１１全てが基板１０の内層に形成されていても良く、例えば、ＴＤＩの接続線のみ又はＴＣＫの接続線のみが基板１０の内層に形成されていてもよい。
【００５９】
Ｊ−ＣＰＵ１のチップが例えばＱｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ（ＱＦＰ）のように基板１０に実装された後も端子３に外部より接触可能なパッケージに封じされていれば、端子３に直接ＪＴＡＧデバッカを接続できるため、ＪＴＡＧデバッカでＪ−ＣＰＵ１の内部論理回路２を直接制御してプログラムの改造をすることが可能になる。
第１の実施例においては、Ｊ−ＣＰＵ１のチップがＢＧＡパッケージに封じされており、ＴＡＰ７にＪＴＡＧデバッカを直接接続してプログラムを改造することが出来ない。
【００６０】
第１の実施例の変形においては、Ｊ−ＣＰＵ１のチップは外部から接触できるパッケージ（例えばＱＦＰ）に封じされているが、Ｊ−ＣＰＵ１を実装後少なくともＴＡＰ７が樹脂封じされている（例えば、ＴＡＰ７の端子の上に除去が困難な樹脂を塗布し、樹脂を固化させる。）。Ｊ−ＣＰＵ１は基板に実装された状態において、その端子が外部より接触できないように封じされる。従って、このような方法によっても、同様の効果が得られる。
明細書及び特許請求の範囲の記載における「基板に実装された状態において端子が外部より接触できないように封じされている」とは、半導体装置のチップがＢＧＡパッケージ等に封じされている場合、及び半導体装置を基板に実装後その端子を樹脂で覆う等の方法により封じする場合を含む。
【００６１】
《実施例２》
本発明の第２の実施例を図２及び図３を用いて説明する。
図２は、第２の実施例の電子装置におけるＪ−ＣＰＵ１及びＥＥＰＲＯＭ８を含むブロックを示す。電子装置の用途及び種類等は任意であるが、第２の実施例の電子装置は、携帯情報端末である。
なお、従来の技術又は第１の実施例で説明したものと実質的に同じ素子及び部品については同一の符号を用い、説明を省略する。
図２において、１５はＪＴＡＧコネクタ９とＪ−ＣＰＵ１間の信号を中継する第１の中継装置、１６は基板１０の切り離し可能な領域が切り離されているか否かを検出するために切り離し可能な領域まで引き出された切り離し監視線である。領域が切り離されているか否かを検出する検出装置は、切り離し監視線１６を含む。切り離し監視線１６は、基板１０の内層に形成されている。
【００６２】
図３を用いて、切り離し監視線１６を含む検出装置が基板１０の切り離し可能な領域が切り離されているか否かを検出する方法を説明する。切り離し監視線１６の一端は基板１０の切り離し可能な領域でグラウンドに接続され、他方は中継装置１５に接続され、中継装置１５内部で電圧検出部と、抵抗を介して電源に接続されている。検出装置は、切り離し監視線、抵抗及び電圧検出部等を含む。
切り離し可能な領域が切り離されていない場合は切り離し監視線１６の電圧はグラウンドと等しくなり（０Ｖ）、切り離された後は電源電圧（例えば＋５Ｖ）と等しくなる。中継装置１５内部の電圧検出部はこの切り離し監視線１６の電圧を検出する。
切り離し監視線１６の電圧が０Ｖであることを電圧検出部が検出した場合は、中継装置１５は接続線１１（ＪＴＡＧコネクタ９とＪ−ＣＰＵ１のＴＡＰ７とを接続する接続線で、ＪＴＡＧ信号が通る。）を接続する。外部装置（ＪＴＡＧデバッガ）をＪＴＡＧコネクタ９に接続し、外部装置からＪ−ＣＰＵ１にＪＴＡＧ信号を伝送し、Ｊ−ＣＰＵ１の内部論理回路を直接制御してＥＥＰＲＯＭ８にデータ（プログラム）を書き込むことが出来る。
切り離し監視線１６の電圧が５Ｖの場合は、中継装置１５は接続線１１を遮断する。外部装置からＪ−ＣＰＵ１にＪＴＡＧ信号を伝送出来ない。そのため、ＥＥＰＲＯＭのデータを書き換えることが出来ない。
中継装置１５は接続線１１を全て（４本又は５本）遮断してもよく、ＴＤＩのみ、又はＴＣＫのみ遮断してもよい。
【００６３】
電子装置を以下の手順で製造する。
（１）切り離し可能な領域を切り離していない状態において、基板に実装されたＥＥＰＲＯＭ８にプログラムを書き込む。プロクラム書き込みはＪＴＡＧコネクタ９にＪＴＡＧデバッカを接続し、ＪＴＡＧデバッカから接続線１１及び中継装置１５を介してＪ−ＣＰＵ１の制御命令とプログラムをＪ−ＣＰＵ１に送る。Ｊ−ＣＰＵ１は制御命令に従って、送られたプログラムをバス１２を介してＥＥＰＲＯＭ８に書き込む。この一連の書き込み動作はＪＴＡＧデバッカを用いてＪ−ＣＰＵ１の内部論理回路を直接制御できるため実現できる。
（２）プログラム書き込み完了後Ｖカット１３で基板１０の切り離し可能な領域を切り離す。切り離し可能な領域を切り離した後、完成した電子装置を市場に出荷する。
【００６４】
切り離し可能な領域を切り離した後は中継装置１５が接続線１１を遮断するため、ＪＴＡＧデバッカによりＪ−ＣＰＵ１の内部論理回路を直接制御してＥＥＰＲＯＭ８にプログラムを書き込むことができない。これにより、第３者が不正にＥＥＰＲＯＭのプログラムを改造することを防止できる。
【００６５】
もし、切り離し監視線１６が基板１０の表層に形成されていれば、基板１０の切り離し可能な領域が切り離された後、切り離し監視線１６を覆っている保護層を削り取ることにより切り離し監視線１６を露出させることができる。露出させた切り離し監視線１６に線材を直接半田付けし、線材の他端をグラウンドに接続するという不正な改造を行うことにより、中継装置１５が接続線１１を接続する。これにより、ＪＴＡＧデバッカでＪ−ＣＰＵ１の内部論理回路２を直接制御してプログラムの改造をすることが可能になる。
第１の実施例の電子装置は、切り離し監視線１６が基板１０の内層に形成されているため、上記のような不正な改造が出来ない。従って、領域を切り離した後は、プログラムを改造することが出来ない。
同様に、中継装置１５とＪ−ＣＰＵ１との間の接続線１１も基板１０の内層１４に形成されているために、中継装置１５とＪ−ＣＰＵ１との間の接続線１１に直接ＪＴＡＧデバッカを接続することができない。これにより、プログラムの改造を防止できる。
【００６６】
さらに、Ｊ−ＣＰＵ１及び中継装置１５のチップがＢＧＡパッケージに封じされているため、これらの素子を基板に実装後はそれらの端子３に外部から接触できない。従って、Ｊ−ＣＰＵ１または中継装置１５のＪＴＡＧ信号線の端子に直接ＪＴＡＧデバッカを接続してプログラムを改造することが出来ない。
他の実施例においては、Ｊ−ＣＰＵ１及び中継装置１５のチップは外部から接触できるパッケージ（例えばＱＦＰ）に封じされているが、Ｊ−ＣＰＵ１及び中継装置１５を実装後少なくともＪＴＡＧ信号線の端子を樹脂封じする（例えば、ＴＡＰ７の端子の上に除去が困難な樹脂を塗布し、樹脂を固化させる。）。Ｊ−ＣＰＵ１及び中継装置１５は基板に実装された状態において、その端子が外部より接触できないように封じされる。従って、このような方法によっても、同様の効果が得られる。
【００６７】
《実施例３》
本発明の第３の実施例を図４を用いて説明する。
図４は、第３の実施例の電子装置におけるＪ−ＣＰＵ１及びＥＥＰＲＯＭを含むブロックを示す。電子装置の用途及び種類等は任意であるが、第３の実施例の電子装置は、複写機である。
なお、従来の技術、第１の実施例又は第２の実施例で説明したものと実質的に同じ素子及び部品については同一の符号を用い、説明を省略する。
図４において、１９は検出装置と中継装置を有する第２の中継装置である。検出装置は、基板１０の切り離し可能な領域が切り離されているか否かを検出し、検出結果を第２の中継装置１９が有する中継装置及びスクランブル装置１７に伝送する。第２の中継装置１９が有する中継装置は、検出装置の検出結果に従ってＪＴＡＧコネクタ９とＪ−ＣＰＵ１間の接続線１１（ＪＴＡＧコネクタ９とＪ−ＣＰＵ１のＴＡＰとを接続する接続線で、ＪＴＡＧ信号が通る。）を接続もしくは遮断する。
１７はＪ−ＣＰＵ１からＥＥＰＲＯＭ８に伝送されるデータをスクランブルし、かつＥＥＰＲＯＭ８からＪ−ＣＰＵ１に伝送されるデータをデスクランブルする第１のスクランブル装置である。１２ａはデータバス、１２ｂはアドレスバス、１２ｃはスクランブルが施されたデータバスで、１８は少なくとも第２の中継装置１９とスクランブル装置１７を含む第１の半導体装置である。
【００６８】
第２の中継装置１９の機能は、検出結果をスクランブル装置１７に伝送することを除いて、第２の実施例の中継装置１５と同様である。
検出装置は、図３に示す第２の実施例と同じである。従って、切り離し可能な領域が切り離されていない場合は、切り離し監視線１６はグラウンドに接地されており、切り離し監視線１６の電圧は０Ｖである。切り離し可能な領域が切り離された場合は、切り離し監視線１６の電圧は電源電圧（例えば＋５Ｖ）である。基板１０の切り離し可能な領域が切り離されていない場合には、検出装置は基板１０の切り離し可能な領域が切り離されていないことを切り離し監視線１６によって検出し、第２の中継装置１９に含まれる中継装置及びスクランブル装置１７に前記領域が切り離されていないことを示す検出信号（以下、第１の検出信号という。）を伝送する。第２の中継装置１９に含まれる中継装置は、ＪＴＡＧコネクタ９とＪ−ＣＰＵ１間の接続線１１を接続する。
スクランブル装置が第１の検出信号を入力する場合には、スクランブル装置１７は、Ｊ−ＣＰＵ１が出力するデータを入力し、入力したデータを秘密のスクランブルパターンでスクランブルし、スクランブルされたデータを出力する。スクランブルされたデータは、ＥＥＰＲＯＭに書き込まれる。また、検出装置が第１の検出信号を出力しているか、又は前記領域が切り離されていることを示す検出信号（以下、第２の検出信号という。）を出力しているかにかかわらず、スクランブル装置１７は、ＥＥＰＲＯＭ８から読み出したデータを入力し、入力したデータを秘密の前記スクランブルパターンでデスクランブルし、デスクランブルされたデータをＪ−ＣＰＵ１に伝送する。
【００６９】
基板１０の切り離し可能な領域が切り離されている場合には、検出装置はスクランブル装置１７に対し第２の検出信号を伝送する。
スクランブル装置１７が第２の検出信号を入力する場合には、スクランブル装置１７はＥＥＰＲＯＭ８へのデータの書き込みを行わない。具体的には、例えば、スクランブル装置１７がＪ−ＣＰＵ１とＥＥＰＲＯＭ８との全ての接続線を遮断すること、又はＪ−ＣＰＵ１からＥＥＰＲＯＭ８に伝送するライトストローブ信号を遮断すること、又はＥＥＰＲＯＭ８のイネーブル端子（又はチップセレクト端子）をディスエーブルにする等により、ＥＥＰＲＯＭ８へのデータ書き込みが禁止される。
【００７０】
電子装置を以下の手順で製造する。
（１）切り離し可能な領域を切り離していない状態において、基板に実装されたＥＥＰＲＯＭ８にプログラムを書き込む。プロクラム書き込みはＪＴＡＧコネクタ９にＪＴＡＧデバッカを接続し、ＪＴＡＧデバッカから接続線１１及び第２の中継装置１９を介してＪ−ＣＰＵ１の制御命令とプログラムをＪ−ＣＰＵ１に送る。Ｊ−ＣＰＵ１は制御命令に従って、送られたプログラムをバス１２ａ及び１２ｂを介してスクランブル装置１７に伝送する。スクランブル装置１７はプログラムをスクランブルする。スクランブルされたプログラムは、ＥＥＰＲＯＭ８に書き込まれる。この一連の書き込み動作はＪＴＡＧデバッカを用いてＪ−ＣＰＵ１の内部論理回路を直接制御できるため実現できる。
（２）プログラム書き込み完了後Ｖカットで基板の切り離し可能な領域を切り離す。切り離し可能な領域を切り離した後、完成した電子装置を市場に出荷する。
【００７１】
切り離し可能な領域を切り離した後は、中継装置１９が接続線１１を遮断しかつスクランブル装置１７がデータをＥＥＰＲＯＭ８に書き込まないため、ＪＴＡＧデバッカによりＪ−ＣＰＵ１の内部論理回路を直接制御してＥＥＰＲＯＭ８にプログラムを書き込むことができない（接続線１１の遮断のみでもよく、又はＥＥＰＲＯＭ８への書き込み禁止のみでもよい。）。これにより、第３者が不正にＥＥＰＲＯＭのプログラムを改造することを防止できる。
【００７２】
また、第３の実施例においては、中継装置１９とスクランブル装置１７が電子装置の動作上不可欠な他の回路とともに、一体的に半導体装置１８内部で構成されている。もし、半導体装置１８を基板１０から取り外し、中継装置１９とスクランブル装置１７をバイパスし、ＪＴＡＧコネクタ９の各端子とＪ−ＣＰＵ１のＴＡＰとを線材によって直接接続し、かつＪ−ＣＰＵ１とＥＥＰＲＯＭ８間のデータバス１２ａを線材によって直接接続した場合には、ＪＴＡＧデバッカを使用してＥＥＰＲＯＭのプロクラムを書き換えることが出来る可能性があるが、半導体装置１８が取り外されているため電子装置の動作上不可欠な他の回路がなく、電子装置は動作しない。
動作上不可欠な他の回路は任意であり、実際の装置の内部構成に依存して不可欠であるか否かが決まるが、例えばＲＡＭ、拡張入出力端子、シリアル入出力装置等である。
【００７３】
ＥＥＰＲＯＭ８を基板から取り外し、ＥＥＰＲＯＭ８のプログラムをＰＲＯＭライター等を用いて書き換え、プログラムを書き換えたＥＥＰＲＯＭ８を再び基板に取り付けるという不正な改造が行われる可能性がある。しかし、第３者はスクランブル装置１７のスプランブルパターンを知らないため、第３者は、秘密のスクランブルパターンでスクランブルされたプログラムをＥＥＰＲＯＭ８に書き込むことが出来ない。従って、スクランブルされていないデータ等をＥＥＰＲＯＭに書き込むことによって不正な改造を行っても、電子装置は動作しない。
【００７４】
さらに、Ｊ−ＣＰＵ１及び半導体装置１８のチップがＢＧＡパッケージに封じされているため、これらの素子を基板に実装後はそれらの端子に外部から接触できない。従って、Ｊ−ＣＰＵ１又は半導体装置１８のＪＴＡＧ信号線の端子に直接ＪＴＡＧデバッカを接続等してプログラムを改造することが出来ない。
他の実施例においては、Ｊ−ＣＰＵ１及び半導体装置１８のチップは外部から接触できるパッケージ（例えばＱＦＰ）に封じされているが、Ｊ−ＣＰＵ１及び半導体装置１８を実装後少なくともＪＴＡＧ信号線の端子及びＪ−ＣＰＵ１からＥＥＰＲＯＭ８に伝送されるライトストローブ信号の端子を樹脂封じする（例えば、端子の上に除去が困難な樹脂を塗布し、樹脂を固化させる。）。Ｊ−ＣＰＵ１及び半導体装置１８は基板に実装された状態において、その端子が外部より接触できないように封じされる。従って、このような方法によっても、同様の効果が得られる。
【００７５】
もし、切り離し監視線１６が基板１０の表層に形成されていれば、基板１０の切り離し可能な領域が切り離された後、切り離し監視線１６を覆っている保護層を削り取ることにより切り離し監視線１６を露出させることができる。露出させた切り離し監視線１６に線材を直接半田付けし、線材の他端をグラウンドに接続するという不正な改造を行うことにより、第２の中継装置１９の検出装置は第１の検出信号を出力する。これにより、ＪＴＡＧデバッカでＪ−ＣＰＵ１の内部論理回路２を直接制御してプログラムの改造をすることが可能になる。
第３の実施例の電子装置は、切り離し監視線１６が基板１０の内層に形成されているため、上記のような不正な改造が出来ない。従って、領域を切り離した後は、プログラムを改造することが出来ない。
同様に、第２の中継装置１９とＪ−ＣＰＵ１との間の接続線１１も基板１０の内層１４に形成されているために、第２の中継装置１９とＪ−ＣＰＵ１との間の接続線１１に直接ＪＴＡＧデバッカを接続することができない。
これにより、プログラムの改造を防止できる。
【００７６】
《実施例４》
本発明の第４の実施例を図５を用いて説明する。
図５は、第４の実施例の電子装置におけるＪ−ＣＰＵ１及びＥＥＰＲＯＭを含むブロックを示す。電子装置の用途及び種類等は任意であるが、第４の実施例の電子装置は、セットトップボックスである。
なお、従来の技術、第１の実施例、第２の実施例又は第３の実施例で説明したものと実質的に同じ素子及び部品については同一の符号を用い、説明を省略する。
図５において、基板１０は第１の切り離し可能な領域と第２の切り離し可能な領域を有する。１６ａ及び１６ｂはそれぞれ基板１０の第１の切り離し可能な領域及び第２の切り離し可能な領域が切り離されているか否かを検出する監視線である。図３の監視線（第２の実施例）と同様に、監視線１６ａは基板１０の第１の切り離し可能な領域内でグラウンドに接続されており、監視線１６ｂは基板１０の第２の切り離し可能な領域内でグラウンドに接続されている。
【００７７】
２２は切り離し監視線１６ａを用いて、基板１０の第１の切り離し領域が切り離されているか否かを検出する第１の検出装置、２３は切り離し監視線１６ｂを用いて、基板１０の第２の切り離し領域が切り離されているか否かを検出する第２の検出装置である。第１の検出装置及び第２の検出装置は、図３（第２の実施例）と同様の構成をしており、電源（＋５Ｖ）と第１の監視線又は第２の監視線との間に接続された抵抗と電圧検出部を含む。
２０は２種類のスクランブルパターンと２種類のデスクランブルパターンを有する第２のスクランブル装置である。２１は少なくとも第１の検出装置２２と第２の検出装置２３と第２のスクランブル装置２０とを含む第２の半導体装置である。
【００７８】
第１及び第２の切り離し可能な領域がともに切り離されていない場合について説明する。
第１の検出装置２２及び第２の検出装置２３が、切り離し監視線１６ａ及び１６ｂがグラウンドに接続されていることをそれぞれ検出し、検出結果を第２のスクランブル装置２０に伝送する。第２のスクランブル装置２０はスクランブルパターンを第１のスクランブルパターンに設定し、デスクランブルパターンを第１のデスクランブルパターンに設定する。
外部装置（例えばＪＴＡＧデバッガ）をＪＴＡＧコネクタ９に接続し、外部装置によりＪ−ＣＰＵ１の内部論理回路を直接駆動し、ＥＥＰＲＯＭ８にプログラムを書き込む場合には、スクランブル装置２０はＪ−ＣＰＵ１が出力するデータを入力し、入力したデータを第１のスクランブルパターンでスクランブルし、スクランブルしたデータをＥＥＰＲＯＭ８に書き込む。
スクランブル装置２０は、ＥＥＰＲＯＭ８から読み出したデータを入力し、入力したデータを第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータをＪ−ＣＰＵ１に伝送する。
【００７９】
つぎに第１の切り離し可能な領域が切り離されており、かつ第２の切り離し可能な領域が切り離されていない場合について説明する。
切り離し監視線１６ａの電圧が＋５Ｖ（第１の領域が切り離されている状態）であることを第１の検出装置２２が検出し、切り離し監視線１６ｂの電圧が０Ｖ（第２の領域が切り離されていない状態）であることを第２の検出装置２３が検出し、それぞれの検出結果が第２のスクランブル装置２０に伝送される。第２のスクランブル装置２０はスクランブルパターンを第２のスクランブルパターンに設定し、デスクランブルパターンを第１のデスクランブルパターンに設定する。外部装置（例えばＪＴＡＧデバッガ）をＪＴＡＧコネクタ９に接続し、外部装置によりＪ−ＣＰＵ１の内部論理回路を直接駆動し、ＥＥＰＲＯＭ８にプログラムを書き込む場合には、スクランブル装置２０はＪ−ＣＰＵ１が出力するデータを入力し、入力したデータを第２のスクランブルパターンでスクランブルし、スクランブルしたデータをＥＥＰＲＯＭ８に書き込む。
スクランブル装置２０は、ＥＥＰＲＯＭ８から読み出したデータを入力し、入力したデータを第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータをＪ−ＣＰＵ１に伝送する。
【００８０】
つぎに第１及び第２の切り離し可能な領域が切り離されている場合について説明する。
切り離し監視線１６ａ及び１６ｂの電圧がともに＋５Ｖ（領域が切り離されている状態）であることを第１の検出装置２２及び第２の検出装置２３が検出する。それぞれの検出結果が第２のスクランブル装置２０に伝送される。第２のスクランブル装置２０はＥＥＰＲＯＭ８への書き込みデータ及びＥＥＰＲＯＭ８へのライトストローブ信号が通る経路を遮断し、デスクランブルパターンを第２のデスクランブルパターンに設定する。
従って、外部装置（例えばＪＴＡＧデバッガ）をＪＴＡＧコネクタ９に接続し、外部装置によりＪ−ＣＰＵ１の内部論理回路を直接駆動しても、ＥＥＰＲＯＭ８にデータを書き込むことが出来ない。
スクランブル装置２０は、ＥＥＰＲＯＭ８から読み出したデータを入力し、入力したデータを第２のスクランブルパターンでデスクランブルし、デスクランブルしたデータをＪ−ＣＰＵ１に伝送する。
【００８１】
すなわち、第１及び第２の切り離し可能な領域がともに切り離されていない場合は、ＪＴＡＧコネクタ９に接続したＪＴＡＧデバッカより接続線１１を介してＪ−ＣＰＵ１に送られたＥＥＰＲＯＭ８のプログラムはデータバス１２ａで第２のスクランブル装置２０に入力され、第１のスクランブルパターンでスクランブルされ、データバス１２ｃでＥＥＰＲＯＭ８に書き込まれる。ＥＥＰＲＯＭ８から読み出されたデータはデータバス１２ｃで第２のスクランブル装置２０に入力され、第１のデスクランブルパターンに従いデスクランブルされ、データバス１２ａでスクランブルされていないデータがＪ−ＣＰＵ１に入力される。そのため、この場合には無制限の回数、プログラム改造が可能である。
【００８２】
第１の切り離し可能な領域のみが切り離された状態でプログラムの書き換えを実行すると、第２のスクランブルパターンに従ってスクランブルされたデータがＥＥＰＲＯＭ８に書き込まれるため、ＥＥＰＲＯＭ８から読み出したデータにはスクランブル装置２０で第２のデスクランブルパターンに従ったデスクランブルを施す必要があり、このため第２の切り離し可能な領域を折り取らなければならない。第２の切り離し可能な領域を切り離すと第２のスクランブル装置２０はＥＥＰＲＯＭ８への書き込みを禁止するために、その後はＥＥＰＲＯＭ８のデータを書き換えることが出来ない。
第４の実施例の電子装置は、プログラムの無制限回数の書き換え、１回のみのプログラムの書き換え、プログラムの書き換え禁止の各状態を実現できる。これにより、不正なプログラム改造を防止出来るとともに、必要な場合には電子装置のＥＥＰＲＯＭ８のデータを書き換えることが出来る。
【００８３】
電子装置を以下の手順で製造する。
（１）切り離し可能な領域を切り離していない状態において、基板に実装されたＥＥＰＲＯＭ８にプログラムを書き込む。プロクラム書き込みはＪＴＡＧコネクタ９にＪＴＡＧデバッカを接続し、ＪＴＡＧデバッカから接続線１１を介してＪ−ＣＰＵ１の制御命令とプログラムをＪ−ＣＰＵ１に送る。Ｊ−ＣＰＵ１は制御命令に従って、送られたプログラムをバス１２ａを介してスクランブル装置２０に伝送する。伝送されたプログラムは、スクランブル装置２０により第１のスクランブルパターンでスクランブルされる。スクランブルされたプログラムはバス１２ｃを介してＥＥＰＲＯＭ８に書き込まれる。この一連の書き込み動作はＪＴＡＧデバッカを用いてＪ−ＣＰＵ１の内部論理回路を直接制御できるため実現できる。
（２）プログラム書き込み完了後第１の切り離し可能な領域を切り離す。切り離し可能な領域を切り離した後、完成した電子装置を市場に出荷する。
（３）もし製品を市場に出荷した後にプログラムの書き換えが必要になれば、サービスステーションにおいて（１）と同様の手順でＥＥＰＲＯＭにデータを書き込み、その後第２の切り離し可能な領域を切り離す。その後、電子装置を市場に送り返す。
【００８４】
第３者がＪＴＡＧコネクタ９にＪＴＡＧデバッガを接続し、ＪＴＡＧデバッガによりＪ−ＣＰＵ１の内部論理回路を直接制御し、ＪＴＡＧデバッガが送出するデータをＥＥＰＲＯＭ８に不正に書き込むことが考えられる。しかし、スクランブル装置２０は入力されたデータを第２のスクランブルパターンでスクランブルし、スクランブルされたデータをＥＥＰＲＯＭ８に書き込む。又、ＥＥＰＲＯＭ８から読み出されたデータはスクランブル装置２０によって第１のスクランブルパターンでデスクランブルされる。従って、電子機器は動作しない。
第２の領域を切り離すことによりスクランブル装置２０が第２のスクランブルパターンでデスクランブルすることは秘密であることが好ましい。
万一、第３者がこの秘密を知った場合にも、ＥＥＰＲＯＭのデータの書き換えは１回しか出来ない。第３者が不十分な情報に基づいて改造プログラムを作成し、１回のデータ書き換えで電子装置を正常に動作させることは一般に極めて困難である。
【００８５】
もし、何らかの理由により、市場にある製品のＥＥＰＲＯＭのプログラムを書き換える必要がある場合は、ＪＴＡＧデバッガを使ってＪ−ＣＰＵ１の内部論理回路を直接制御し、第２のスクランブルパターンでスクランブルされたデータをＥＥＰＲＯＭ８に書き込むことが出来る。書き込んだ後、第２の領域を切り離すことにより、電子装置は正常に動作する。
第２の切り離し可能な領域を切り離した後は、スクランブル装置２０がデータバス１２ａと１２ｃとの接続を遮断等するため、その後は第３者が不正にＥＥＰＲＯＭのプログラムを改造することが極めて困難になる。
【００８６】
第４の実施例においては、第２の半導体装置２１が、第１の検出装置２２と第２の検出装置２３と第２のスクランブル装置２０と電子装置の動作上不可欠な他の回路とを含む。もし、半導体装置２１を基板１０から取り外し、スクランブル装置２０をバイパスし、Ｊ−ＣＰＵ１とＥＥＰＲＯＭ８間のデータバス１２ａ及び１２ｃを線材で直接接続した場合には、ＪＴＡＧデバッカを使用してＥＥＰＲＯＭのプロクラムを書き換えることが出来る可能性があるが、半導体装置２１が取り外されているため電子装置の動作上不可欠な他の回路がなく、電子装置は動作しない。
【００８７】
ＥＥＰＲＯＭ８を基板から取り外し、ＥＥＰＲＯＭ８のプログラムをＰＲＯＭライター等を用いて書き換え、プログラムを書き換えたＥＥＰＲＯＭ８を再び基板に取り付けるという不正な改造が行われる可能性がある。しかし、第３者はスクランブル装置２０の第１のスプランブルパターンを知らないため、第３者は、第１のスクランブルパターンでスクランブルされたプログラムをＥＥＰＲＯＭ８に書き込むことが出来ない。従って、上記の不正な改造を行っても、電子装置は動作しない。
【００８８】
もし、切り離し監視線１６ａ又は１６ｂが基板１０の表層に形成されていれば、基板１０の切り離し可能な領域が切り離された後、切り離し監視線１６ａ又は１６ｂを覆っている保護層を削り取ることにより切り離し監視線１６ａ又は１６ｂを露出させることができる。露出させた切り離し監視線１６ａ又は１６ｂに線材を直接半田付けし、線材の他端をグラウンドに接続するという不正な改造を行うことにより、第１の検出装置２２又は第２の検出装置２３は第１の領域又は第２の領域が切り離されていない状態を示す検出信号を出力する。これにより、ＪＴＡＧデバッカでＪ−ＣＰＵ１の内部論理回路２を直接制御してＥＥＰＲＯＭ８のプログラムの改造をすることが可能になる。
第４の実施例の電子装置は、切り離し監視線１６ａ及び１６ｂが基板１０の内層に形成されているため、上記のような不正な改造が出来ない。従って、第１の領域を切り離した後はプログラムを改造することが困難であり、第１の領域及び第２の領域を切り離した後はプログラムを改造することが出来ない。
これにより、プログラムの改造を防止できる。
【００８９】
図５の構成を有する他の実施例を説明する。
第１の領域及び第２の領域が切り離されていない場合は、スクランブル装置２０は、Ｊ−ＣＰＵ１が出力するデータを第１のスクランブルパターンでスクランブルし、スクランブルしたデータをＥＥＰＲＯＭ８に伝送する。又、スクランブル装置２０は、ＥＥＰＲＯＭ８から読み出したデータを第１のスクランブルパターンでデスクランブルし、デスクランブルしたデータをＪ−ＣＰＵ１に伝送する。
第１の領域が切り離されており、かつ第２の領域が切り離されていない場合は、スクランブル装置２０は、Ｊ−ＣＰＵ１が出力するデータを第２のスクランブルパターンでスクランブルし、スクランブルしたデータをＥＥＰＲＯＭ８に伝送する。又、スクランブル装置２０は、ＥＥＰＲＯＭ８から読み出したデータを第２のスクランブルパターンでデスクランブルし、デスクランブルしたデータをＪ−ＣＰＵ１に伝送する。
第１の領域及び第２の領域が切り離されている場合は、スクランブル装置２０は、Ｊ−ＣＰＵ１のライトストローブ信号が通る経路を遮断する。又、スクランブル装置２０は、ＥＥＰＲＯＭ８から読み出したデータを第２のスクランブルパターンでデスクランブルし、デスクランブルしたデータをＪ−ＣＰＵ１に伝送する。
【００９０】
【発明の効果】
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくする。
本発明によれば、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実現するという有利な効果が得られる。
【００９１】
本発明により、市場で第３者がＣＰＵ等の端子又は基板の接続線等に線材を直接半田付けし、当該線材の他端をＪＴＡＧデバッガ等の外部装置の端子に接続等して不正に内部のＥＥＰＲＯＭのデータを書き換えることを、出来なくする。
本発明によれば、製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れがさらに小さな電子装置の製造方法を実現するという有利な効果が得られる。
【００９２】
本発明の電子装置の製造方法においては、さらに、ＥＥＰＲＯＭにスクランブルされたデータが書き込まれており、第３者はスクランブルパターンが分からないため、第３者がＥＥＰＲＯＭを取り外して、ＰＲＯＭライター等を使用してデータを書き換えることが出来ない。
本発明によれば、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実現するという有利な効果が得られる。
【００９３】
本発明によれば、さらに、基板の領域を切り離すことによりＥＥＰＲＯＭに書き込まれるデータのスクランブルパターンを変更することが出来る電子装置を実現できるという有利な効果が得られる。しかも、いったん領域を切り離した状態においては、スクランブル装置がデスクランブルするスクランブルパターンと、スクランブルするスクランブルパターンが異なるため、第３者が不正にデータを書き込むことが非常に困難である。また、秘密の第２の領域を切り離す等の方法により、ＥＥＰＲＯＭのデータを書き直すことが可能になる。
本発明によれば、効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さい電子装置の製造方法を実現するという有利な効果が得られるとともに、製造された電子装置のＥＥＰＲＯＭに記憶されたデータを後で書き換えることが出来る電子装置の製造方法を実現するという有利な効果が得られる。
【００９４】
本発明によれば、ＩＥＥＥ１１４９規格に対応した回路を利用して効率の良い電子装置の製造方法を実現し、かつ製造された電子装置のＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置の製造方法を実という有利な効果が得られる有する。
【００９５】
本発明の電子装置は、外部装置（例えばＪＴＡＧデバッカ）によってＣＰＵの内部論理回路を直接制御して効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、かつその後領域を切り離すことにより、ＥＥＰＲＯＭのデータの書き換えを防止できる電子装置である。
本発明により、工場で電子装置を製造する時には、ＪＴＡＧデバッガ等の外部装置を使用してＣＰＵ（例えばＪ−ＣＰＵ）の内部回路を直接制御して、効率よくＥＥＰＲＯＭにデータ（プログラム等を含む。）を書き込むことが出来、又故障個所の検出等を迅速かつ的確に行うことが出来る。ＥＥＰＲＯＭへのデータの書き込みを完了後、領域を切り離すことにより、市場で第３者が電子装置にＪＴＡＧデバッガ等の外部装置を接続し、不正に内部のＥＥＰＲＯＭのデータを書き換えることを出来なくする。
本発明によれば、効率の良い製造が可能な電子装置を実現し、かつＥＥＰＲＯＭに記憶されたデータが市場で書き換えられる恐れが非常に小さな電子装置を実現すという有利な効果が得られる。
【００９６】
本発明においては、さらに、ＥＥＰＲＯＭにスクランブルされたデータが書き込まれており、第３者はスクランブルパターンが分からないため、第３者がＥＥＰＲＯＭを取り外して、ＰＲＯＭライター等を使用してデータを書き換えることが出来ない。
本発明によれば、効率の良い製造が可能な電子装置を実現し、かつＥＥＰＲＯＭのデータが市場で書き換えられる恐れが非常に小さな電子装置を実現するという有利な効果が得られる。
【００９７】
本発明によれば、さらに、基板の領域を切り離すことによりＥＥＰＲＯＭに書き込まれるデータのスクランブルパターンを変更することが出来る電子装置を実現するという有利な効果が得られる。
又、いったん領域を切り離した状態においては、スクランブル装置がデスクランブルするスクランブルパターンと、スクランブルするスクランブルパターンが異なる電子装置においては、第３者が不正にデータを書き込むことが非常に困難である。また、秘密の第２の領域を切り離す等の方法により、ＥＥＰＲＯＭのデータを書き直すことが可能になる。
本発明によれば、効率の良い製造が可能な電子装置を実現し、かつＥＥＰＲＯＭのデータが市場で書き換えられる恐れが非常に小さい電子装置を実現するという有利な効果が得られるとともに、ＥＥＰＲＯＭのデータを後で書き換えることが出来る電子装置を実現するという有利な効果が得られる。
【００９８】
本発明の電子装置は、さらに、基板の領域を切り離すことによりＥＥＰＲＯＭに書き込まれるデータのスクランブルパターンを変更することが出来、かつそれぞれのスクランブルパターンで何回でもＥＥＰＲＯＭのデータの書き換えをすることが出来る電子装置を実現する。
本発明は、視聴者の毎月の視聴記録等の何回も書き直す必要があるデータを、不正に書き換えることが困難なの電子装置を実現する。
第３者は第１のスクランブルパターンを知らないため、ＥＥＰＲＯＭを基板から外して、ＰＲＯＭライター等を用いて直接データをＥＥＰＲＯＭに書き込むことが出来ない。
又、不正にデータを書き換えられたと判断した場合には、基板の領域を切り離すことにより、スクランブルパターンを変更することが出来る。
本発明によれば、ＥＥＰＲＯＭのデータの書き換えが困難な電子装置を実現すという有利な効果が得られる。
【００９９】
本発明によれば、第１の領域及び第２の領域の切り離し状態に応じてスクランブル装置のスクランブルパターン及びデスクランブルパターンのモードを切替えることが出来、かつＥＥＰＲＯＭへの書き換え可能回数を制限する（１回だけの書き換えが可能である。）ことが出来る電子装置を実現すという有利な効果が得られる。
【０１００】
本発明によれば、ＩＥＥＥ１１４９規格に対応した回路を利用して効率の良く製造できる電子装置を実現し、かつＥＥＰＲＯＭのデータが市場で書き換えられる恐れが非常に小さな電子装置を実現という有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の電子装置のＣＰＵ等の構成を示す図。
【図２】本発明の第２の実施例の電子装置のＣＰＵ等の構成を示す図。
【図３】本発明の第２の実施例、第３の実施例及び第４の実施例における領域が切り離されていることの検出装置の構成を示す図。
【図４】本発明の第３の実施例の電子装置のＣＰＵ等の構成を示す図。
【図５】本発明の第４の実施例の電子装置のＣＰＵ等の構成を示す図。
【図６】従来の電子装置ののＣＰＵ等の構成を示す図。
【図７】ＪＴＡＧ規格対応のＣＰＵを有する電子装置のＣＰＵ周辺のブロック図。
【図８】ＪＴＡＧ規格対応素子の内部構造を示す図。
【符号の説明】
１    ＪＴＡＧ規格に対応したＣＰＵ（Ｊ−ＣＰＵ）
２    ＣＰＵの内部論理回路
３    端子
４    セル
５    ＪＴＡＧレジスタ
６    ＴＡＰコントローラ
７    ＴＡＰ
８    ＥＥＰＲＯＭ
９    ＪＴＡＧコネクタ
１０  基板
１１  ＪＴＡＧコネクタ９とＪ−ＣＰＵ１のＴＡＰとを接続する接続線
１２  バス
１３  Ｖカット
１４  内層
１５  中継装置
１６  切り離し監視線
１７、２０  スクランブル装置
１８、２１  半導体装置
１９  第２の中継装置
２２  第１の検出装置
２３  第２の検出装置
【図１】
0003544168.tif 000002
【図２】
0003544168.tif 000003
【図３】
0003544168.tif 000004
【図４】
0003544168.tif 000005
【図５】
0003544168.tif 000006
【図６】
0003544168.tif 000007
【図７】
0003544168.tif 000008
【図８】
0003544168.tif 000009