(57)【特許請求の範囲】
【請求項１】
被写体の光を信号電荷に光電変換して蓄積する光電変換手段と、
前記光電変換手段により生成された前記信号電荷を外部に出力する出力手段と、
前記光電変換手段と前記出力手段の間に配置され、前記光電変換手段から前記出力手段に前記信号電荷を転送する転送手段と、
前記転送手段をオンまたはオフすることにより、前記信号電荷の読み出しを制御する制御手段と
を備える固体撮像装置において、
前記転送手段は、
半導体基板中に形成されている第１導電型の低濃度のウェル領域と、
前記ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、
前記ウェル領域中の表面付近に形成されている、前記第１導電型と反対の第２導電型の第１の高濃度領域と、
前記ウェル領域中の表面付近の前記第１の高濃度領域と対応する位置に形成されている第２導電型の第２の高濃度領域と、
前記ウェル領域中の表面付近の、前記第１の高濃度領域と前記第２の高濃領域の間と、前記第１及び第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、
前記第１の高濃度領域と第２の高濃度領域の間の、前記第２導電型の低濃度領域の上部に形成されているゲート領域と
を備え、
前記第１及び第２の高濃度領域の周囲と前記低濃度領域が空乏化されるように、前記第１及び第２の高濃度領域と前記ウェル領域の間の前記第１導電型と前記第２導電型の接合が常に逆バイアス状態とされている
ことを特徴とする固体撮像装置。
【請求項２】
被写体の光を信号電荷に光電変換して蓄積する光電変換手段と、
前記光電変換手段により生成された前記信号電荷を外部に出力する出力手段と、
前記光電変換手段と前記出力手段の間に配置され、前記光電変換手段から前記出力手段に前記信号電荷を転送する転送手段と、
前記転送手段をオンまたはオフすることにより、前記信号電荷の読み出しを制御する制御手段と
を備える固体撮像装置において、
前記転送手段は、
半導体基板中に形成されている第１導電型の低濃度のウェル領域と、
前記ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、
前記ウェル領域中の表面付近に形成されている、前記第１導電型と反対の第２導電型の第１の高濃度領域と、
前記ウェル領域中の表面付近の前記第１の高濃度領域の外周に環状に形成されている第２導電型の第２の高濃度領域と、
前記ウェル領域中の表面付近の、前記第１の高濃度領域と前記第２の高濃領域の間と、前記第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、
前記第２導電型の低濃度領域の上部に環状に形成されているゲート領域と
を備え、
前記第１及び第２の高濃度領域の周囲と前記低濃度領域が空乏化されるように、前記第１及び第２の高濃度領域と前記ウェル領域の間の前記第１導電型と前記第２導電型の接合が常に逆バイアス状態とされている
ことを特徴とする固体撮像装置。
【請求項３】
前記第１の高濃度領域は、前記出力手段に接続され、
前記第２の高濃度領域は、前記光電変換手段に接続されている
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
半導体基板中に形成されている第１導電型の低濃度のウェル領域と、
前記ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、
前記ウェル領域中の表面付近に形成されている、前記第１導電型と反対の第２導電型の第１の高濃度領域と、
前記ウェル領域中の表面付近の前記第１の高濃度領域の外周に環状に形成されている第２導電型の第２の高濃度領域と、
前記ウェル領域中の表面付近の、前記第１の高濃度領域と前記第２の高濃度領域の間と、前記第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、
前記第２導電型の低濃度領域の上部に環状に形成されているゲート領域と
を備え、
前記第１及び第２の高濃度領域の周囲と前記低濃度領域が空乏化されるように、前記第１及び第２の高濃度領域と前記ウェル領域の間の前記第１導電型と前記第２導電型の接合が常に逆バイアス状態とされている
ことを特徴とするＭＯＳトランジスタ。
【請求項５】
半導体基板中に、低濃度の第１導電型のウェル領域を形成し、
前記ウェル領域中の所定の位置に、高濃度の第１導電型のコンタクト領域を形成し、
前記ウェル領域中の表面付近に、第２導電型の第１の高濃度領域と第２の高濃度領域を形成し、前記第２導電型の第２の高濃度領域は、前記第１の高濃度領域の外周に環状に配置され、
前記ウェル領域中の表面付近の、前記第１の高濃度領域と前記第２の高濃度領域の間と、前記第２の高濃度領域の周囲に、第２導電型の低濃度領域を形成し、
前記第２導電型の低濃度領域の上部にゲート領域を環状に形成し、
前記第１及び第２の高濃度領域の周囲と前記低濃度領域を空乏化するように、前記第１及び第２の高濃度領域と前記ウェル領域の間の前記第１導電型と前記第２導電型の接合を常に逆バイアス状態とする
ことを特徴とする寄生容量抑制方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置、ＭＯＳトランジスタ及び寄生容量抑制方法に関し、特に、ソース領域とドレイン領域の間及び周囲に、ウェル領域と反対の導電型の低濃度領域を形成し、ソース及びドレイン領域と、ウェル領域の間のＰＮ接合を逆バイアス状態にすることにより、ＰＮ接合容量を低減するようにした固体撮像装置、ＭＯＳトランジスタ及び寄生容量抑制方法に関する。
【０００２】
【従来の技術】
従来より、ＭＯＳトランジスタは、半導体集積回路中において、スイッチング素子として使用されている。
【０００３】
例えば、ラインセンサ、イメージセンサ等の固体撮像装置においても、ＭＯＳトランジスタはスイッチング素子として使用されている。図６は、ＭＯＳトランジスタをスイッチング素子として使用した場合の固体撮像装置の一構成例を示すブロック図である。この固体撮像装置１の撮像領域２の内部には、複数の画素（図示せず）が、マトリクス状に形成されており、その各画素が被写体からの光を受光し、その光を信号電荷に光電変換して蓄積するようになされている。
【０００４】
上記各画素は、通常、水平選択線（後述する出力信号線６に平行な方向に形成されている線）（図示せず）及び垂直信号線４に接続されている。
【０００５】
水平方向の画素数分だけ設けられている水平転送ＭＯＳトランジスタ３は、その一端が、撮像領域２から引き出された、対応する垂直信号線４に接続されており、その他端が出力信号線６に接続されている。また、水平転送ＭＯＳトランジスタ３のゲートは、水平走査回路５に接続されている。
【０００６】
水平走査回路５は、水平転送ＭＯＳトランジスタ３のゲートにパルス電圧を印加し、水平転送ＭＯＳトランジスタ３のＯＮまたはＯＦＦを制御するようになされている。出力信号線６の後段には、出力端７が設けられており、この出力端７から外部に信号電荷が出力される。
【０００７】
なお、図６においては、水平転送ＭＯＳトランジスタ３及び垂直信号線４は、それぞれ、６個ずつ示されているが、実際には、より多くの数（撮像領域２内の水平方向に並べられた画素の数に対応する数、例えば８００個）の水平転送ＭＯＳトランジスタ３及び垂直信号線４が設けられている。
【０００８】
次に、この固体撮像装置１の動作について説明する。
【０００９】
所定のタイミングにおいて、撮像領域２内の所定の画素に蓄積されていた信号電荷（被写体の光に対応した信号電荷）に対応する信号が、その画素に接続されている垂直信号線４を介して、所定の水平転送ＭＯＳトランジスタ３の一端に転送される。そして、その水平転送ＭＯＳトランジスタ３のゲートが水平走査回路５から所定のレベルの電圧の印加を受けると、水平転送ＭＯＳトランジスタ３の一端に転送されている信号が、その他端から出力信号線６に転送される。出力信号線６に転送された信号は、出力端７から外部に出力される。
【００１０】
ところで、上記の固体撮像装置１は、ＭＯＳトランジスタをスイッチング素子（水平転送ＭＯＳトランジスタ３）として使用しているが、この場合、ＭＯＳトランジスタには動作速度、耐圧等様々な素子性能が要求され、その要求される素子性能に影響を与える問題の１つに寄生容量の問題がある。ラインセンサ、イメージセンサ等の固体撮像装置に使用されるスイッチング素子の寄生容量は、装置全体の性能に多大な影響を与える場合があり、重要な問題とされている。
【００１１】
例えば、図６に示す固体撮像装置１においては、水平転送ＭＯＳトランジスタ３の出力信号線６側には、それぞれ、寄生容量ＣＳが形成される。また、水平方向に並んでいる水平転送ＭＯＳトランジスタ３の数をＮＨとすると、出力信号線６の全体の容量ＣＨは、次の（１）式で表される。
ＣＨ＝（ＮＨ×ＣＳ）＋（出力信号線６の固有の容量）    ・・・（１）
【００１２】
近年、ラインセンサ、イメージセンサ等の固体撮像装置の画素数は、益々増加する傾向にあり、水平方向に並べられる画素の数が増加されることにより、水平転送トランジスタ３の数ＮＨも増加する。従って、画素数が増加された場合、出力信号線６の容量ＣＨが増加してしまい、固体撮像装置の感度、動作速度が低下してしまうという問題が生じる。
【００１３】
図７は、従来、スイッチング素子として用いられているノーマリオフ（エンハンスメント）型のＭＯＳトランジスタの構成例を示す断面図である（すなわち、同図に示すＭＯＳトランジスタは、例えば、図６の水平転送ＭＯＳトランジスタ３として使用される）。このＭＯＳトランジスタ１０Ｂにおいては、Ｎ型基板（シリコン基板）１１の主面側に、Ｐ型のウェル領域１２が設けられており、このウェル領域１２へのコンタクトを形成するＰ＋型のコンタクト領域１２Ａが、ウェル領域１２の表面付近に形成されている。ウェル領域１２の表面付近にはまた、Ｎ型の高濃度領域（以下、Ｎ＋型高濃度型領域という）１３及び１４が所定の間隔だけ離間されて形成されている。
【００１４】
Ｎ＋型高濃度領域１３及び１４は、一方がソース領域とされ、他方がドレイン領域となるが、ＭＯＳトランジスタをスイッチング素子として用いる場合、Ｎ＋型高濃度領域１３，１４の極性が反転することがあるため、そのいずれかをソース領域として、固定して呼ぶことは、必ずしも適切ではない。しかしながら、便宜上、両者を区別するために、以下の記載においては、Ｎ＋型高濃度領域１３をソース領域と呼び、Ｎ＋型高濃度領域１４をドレイン領域と呼ぶことにする。
【００１５】
Ｎ型基板１１（ウェル領域１２を含む）の表面上には、例えばＳｉＯ２よりなる絶縁膜（酸化膜）１７が形成されており、その絶縁膜１７中の、上記Ｎ＋型高濃度領域１３，１４の間に対応する位置には、ゲート電極１５が形成されている。
【００１６】
このＭＯＳトランジスタ１０Ｂをスイッチング素子として用いた場合、寄生容量が大きいという問題がある。従って、このＭＯＳトランジスタ１０Ｂを固体撮像装置等に使用した場合、上述したように、感度、動作速度等が低下してしまう。
【００１７】
ＭＯＳトランジスタ１０Ｂの寄生容量は、ソース領域（Ｎ＋型高濃度領域１３）、ドレイン領域（Ｎ＋型高濃度領域１４）と、Ｐ型のウェル領域１２の間に形成されるＰＮ接合部のＰＮ接合容量Ｃｊによって決まる。
【００１８】
ＰＮ接合部の接合容量Ｃｊは、ＰＮ接合の接合部の濃度分布を片側ステップ接合で近似した場合、以下に示す（２），（３）式によって表される。
【００１９】
Ｃｊ＝εｓ／ｘｄ                                      ・・・（２）
ｘｄ＝｛２εｓ（ＶＲ＋φＴ）／ｑＣＷ｝１／２                ・・・（３）
【００２０】
なお、（２），（３）式中の、εｓは半導体の誘電率、ｘｄは空乏層幅、ＶＲはＰＮ接合に印加された逆バイアス電圧、φＴはＰＮ接合のビルトイン電圧、ｑは単位電荷、ＣＷはウェル領域１２の不純物濃度、をそれぞれ示している。
【００２１】
また、半導体基板の材料としてシリコンを用いた場合、誘電率εｓは１１．７ε０（ε０：真空の誘電率）であり、また、φＴは濃度等によって異なるが、高々１Ｖ程度である。
【００２２】
（２），（３）式より明らかなように、ＰＮ接合部の接合容量Ｃｊを低減するには、ウェル領域１２の不純物濃度ＣＷの低減、または、逆バイアス電圧ＶＲの印加によって、空乏層幅ｘｄを増加させることが有効である。
【００２３】
ところが、通常、ウェル領域１２の不純物濃度ＣＷは、素子耐圧等の制約から、所定の範囲内に限定して絞り込む必要があり、これを大幅に変更（低減）することは困難とされている。
【００２４】
例えば、ＰＮ接合部の接合容量Ｃｊを１／２にするためには、（２），（３）式より、ウェル領域１２の不純物濃度ＣＷを１／４に低減する必要があるが、これは実際上不可能である。
【００２５】
一方、ソース領域（Ｎ＋型高濃度領域１３）及びドレイン領域（Ｎ＋型高濃度領域１４）と、Ｐ型のウェル領域１２の間のＰＮ接合に、逆バイアス電圧ＶＲを印加し、ソース領域、ドレイン領域の周囲に空乏層を広げ、ＰＮ接合容量Ｃｊを低減することは、図７に示す従来構造のエンハンスメント型のＭＯＳトランジスタ１においても可能であり、この場合のＭＯＳトランジスタ１０Ｂの様子を図８に示す。
【００２６】
図８において、ＶＷ，ＶＳ，ＶＤ，ＶＧは、それぞれ、ウェル領域１２、ソース領域１３、ドレイン領域１４、ゲート電極１５のポテンシャル（印加されている電圧）を示している。これらの各ポテンシャルＶＷ，ＶＳ，ＶＤ，ＶＧは、素子の動作状態によって変化するものであり、また、上述したように、ソース領域、ドレイン領域については、極性が反転することもあるので、一律に規定することはできないが、ここでは、簡単のため、各ポテンシャルＶＷ，ＶＳ，ＶＤ，ＶＧを以下に示すように仮定する。
【００２７】
すなわち、ゲート電極１５のポテンシャルＶＧは、そのハイレベル（ＯＮ動作時）を５Ｖ、ローレベル（ＯＦＦ動作時）を０Ｖとする。ソース領域１３のポテンシャルＶＳは、常に０Ｖとする。ドレイン領域１４のポテンシャルＶＤは、ソース領域１３のポテンシャルＶＳ以上とする。ウェル領域１２のポテンシャルＶＷは、ウェル領域１２と、ソース領域１３及びドレイン領域１４の間のＰＮ接合を逆バイアス状態とするため、ソース領域１３のポテンシャルＶＳよりも低い−５Ｖとする。すなわち、上述したソース領域１３及びドレイン領域１４と、Ｐ型のウェル領域１２の間のＰＮ接合に印加される（以下、単にＰＮ接合に印加されるという）逆バイアス電圧ＶＲは５Ｖとされる。
【００２８】
以上のように仮定した場合、このＭＯＳトランジスタ１０Ｂのソース領域１３及びドレイン領域１４の周囲には、空乏層２０Ｂが形成される（すなわち、空乏層幅が増加する）。
【００２９】
また、この場合における効果として、このＭＯＳトランジスタ１０ＢのＰＮ接合の接合容量Ｃｊが、（２），（３）式から、φＴを１Ｖと仮定したとき、逆バイアス電圧ＶＲを印加しない場合の接合容量の１／６１／２（＝１／２．４）倍となり、ＰＮ接合容量Ｃｊが半分以下に低減される。
【００３０】
従って、このＭＯＳトランジスタ１０Ｂを図６に示す固体撮像装置１の水平転送ＭＯＳトランジスタ３として使用する場合、ソース領域１３及びドレイン領域１４とウェル領域１２の間のＰＮ接合を逆バイアス状態にすることにより、容量Ｃｓ，ＣＨを小さくすることができる。
【００３１】
【発明が解決しようとする課題】
しかしながら、エンハンスメント型（ノーマリオフ型）のＭＯＳトランジスタ１０Ｂのソース（ドレイン）領域１３とウェル領域１２の間のＰＮ接合に逆バイアス電圧を印加すると、スイッチング素子としてのコンダクタンス（チャネルコンダクタンス）まで低下してしまうという課題が生じる。
【００３２】
ここで、ＭＯＳトランジスタ１０ＢのチャネルコンダクタンスｇＤは、以下に示す（４）式によって表される。また、ＭＯＳトランジスタ１０ＢのＰＮ接合（ソース領域１３とウェル領域１２の間のＰＮ接合）に逆バイアス電圧を印加したときのしきい値電圧（スイッチのＯＮまたはＯＦＦの切り換わる電圧）ＶＴのシフト量ΔＶＴは以下に示す（５）式によって表される。
0003553576.tif 000002
【００３３】
なお、（４），（５）式中のＷはチャネル幅、Ｌはチャネル長（ソース領域１３とドレイン領域１４の間隔）を表している。また、ＣＯＸはゲート酸化膜容量であり、絶縁膜（酸化膜）１７の厚さが５００オングストロームとされているとき、６．９×１０−８Ｆ／ｃｍ−２となる。
【００３４】
以下、（４），（５）式を用いて、ＰＮ接合に逆バイアス電圧ＶＲ（＝５Ｖ）を印加した場合におけるチャネルコンダクタンスｇＤの変化について説明する。まず、（５）式より、しきい値電圧のシフト量ΔＶＴを求めると、ＣＷが５×１０１６ｃｍ−３、ＶＲが５Ｖ、φＴが１Ｖ、εｓが１１．７ε０、であるとき、ΔＶＴは２．７Ｖとなる。従って、逆バイアス電圧ＶＲ（＝５Ｖ）の印加前のしきい値電圧を１Ｖと仮定すると、逆バイアス電圧ＶＲの印加後のしきい値電圧は３．７Ｖ（＝１Ｖ＋２．７Ｖ）となる。
【００３５】
一方、チャネルコンダクタンスｇＤは、（４）式より明らかなように、（ＶＧＳ−ＶＴ）に比例している。上述したように、ＯＮ動作時のゲート電極１５のポテンシャルが５Ｖであると仮定され、ソース領域１３のポテンシャルＶＳが常に０Ｖであると仮定されているので、ＯＮ動作時において、ＶＧＳは５Ｖ（一定）となる。従って、上記のように、しきい値電圧が１Ｖから３．７Ｖにシフトされたことに伴って、（ＶＧＳ−ＶＴ）は、４Ｖから１．３Ｖに変化する。つまり、（ＶＧＳ−ＶＴ）に比例するチャネルコンダクタンスｇＤは、しきい値電圧ＶＴのシフトにより、約１／３に減少してしまう。
【００３６】
なお、このチャネルコンダクタンスｇＤの低下は、ＶＧＳを増加することによって抑制することができるが、ＶＧＳの増加のためには、ゲート領域１５に印加するパルスの振幅を大きくしたり（例えば、０Ｖ（ＯＦＦ動作時）と８Ｖ（ＯＮ動作時）のパルス電圧を印加したり）、パルスのローレベルの値とハイレベルの値を全体的にシフトする必要があり、それぞれ、消費電力の増加、駆動回路の複雑化といった問題を有しているため、必ずしも実用的ではない。
【００３７】
本発明はこのような状況に鑑みてなされたものであり、ＭＯＳトランジスタのコンダクタンスを低減することなく、その寄生容量を低減することを目的とする。
【００３８】
【課題を解決するための手段】
請求項１に記載の固体撮像装置は、転送手段が、半導体基板中に形成されている第１導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第１導電型と反対の第２導電型の第１の高濃度領域と、ウェル領域中の表面付近の第１の高濃度領域と対応する位置に形成されている第２導電型の第２の高濃度領域と、ウェル領域中の表面付近の、第１の高濃度領域と第２の高濃度領域の間と、第１及び第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、第１の高濃度領域と第２の高濃度領域の間の、第２導電型の低濃度領域の上部に形成されているゲート領域とを備え、第１及び第２の高濃度領域の周囲と低濃度領域が空乏化されるように、第１及び第２の高濃度領域とウェル領域の間の第１導電型と第２導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【００３９】
請求項２に記載の固体撮像装置は、転送手段が、半導体基板中に形成されている第１導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第１導電型と反対の第２導電型の第１の高濃度領域と、ウェル領域中の表面付近の第１の高濃度領域の外周に環状に形成されている第２導電型の第２の高濃度領域と、ウェル領域中の表面付近の、第１の高濃度領域と第２の高濃度領域の間と、第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、第２導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第１及び第２の高濃度領域の周囲と低濃度領域が空乏化されるように、第１及び第２の高濃度領域とウェル領域の間の第１導電型と第２導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【００４０】
請求項４に記載のＭＯＳトランジスタは、半導体基板中に形成されている第１導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第１導電型と反対の第２導電型の第１の高濃度領域と、ウェル領域中の表面付近の第１の高濃度領域の外周に環状に形成されている第２導電型の第２の高濃度領域と、ウェル領域中の表面付近の、第１の高濃度領域と第２の高濃度領域の間と、第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、第２導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第１及び第２の高濃度領域の周囲と低濃度領域が空乏化されるように、第１及び第２の高濃度領域とウェル領域の間の第１導電型と第２導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【００４１】
請求項５に記載の寄生容量抑制方法は、半導体基板中に、低濃度の第１導電型のウェル領域を形成し、ウェル領域中の所定の位置に、高濃度の第１導電型のコンタクト領域を形成し、ウェル領域中の表面付近に、第２導電型の第１の高濃度領域と第２の高濃度領域を形成し、第２導電型の第２の高濃度領域は、第１の高濃度領域の外周に環状に配置され、ウェル領域中の表面付近の、第１の高濃度領域と第２の高濃度領域の間と、第２の高濃度領域の周囲に、第２導電型の低濃度領域を形成し、第２導電型の低濃度領域の上部にゲート領域を環状に形成し、第１及び第２の高濃度領域の周囲と低濃度領域を空乏化するように、第１及び第２の高濃度領域とウェル領域の間の第１導電型と第２導電型の接合を常に逆バイアス状態とすることを特徴とする。
【００４２】
請求項１に記載の固体撮像装置においては、転送手段が、半導体基板中に形成されている第１導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第１導電型と反対の第２導電型の第１の高濃度領域と、ウェル領域中の表面付近の第１の高濃度領域と対応する位置に形成されている第２導電型の第２の高濃度領域と、ウェル領域中の表面付近の第１の高濃度領域と第２の高濃度領域の間と、第１及び第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、第１の高濃度領域と第２の高濃度領域の間の、第２導電型の低濃度領域の上部に形成されているゲート領域とを備えている。第１及び第２の高濃度領域とウェル領域の間の第１導電型と第２導電型の接合が、第１及び第２の高濃度領域の周囲と低濃度領域が空乏化されるように、常に逆バイアス状態とされている。
【００４３】
請求項２に記載の固体撮像装置においては、転送手段が、半導体基板中に形成されている第１導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第１導電型と反対の第２導電型の第１の高濃度領域と、ウェル領域中の表面付近の第１の高濃度領域の外周に環状に形成されている第２導電型の第２の高濃度領域と、ウェル領域中の表面付近の、第１の高濃度領域と第２の高濃度領域の間と、第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、第２導電型の低濃度領域の上部に環状に形成されているゲート領域とを備えている。第１及び第２の高濃度領域とウェル領域の第１導電型と第２導電型の接合が、第１及び第２の高濃度領域の周囲と低濃度領域が空乏化されるように、常に逆バイアス状態とされている。
【００４４】
請求項４に記載のＭＯＳトランジスタにおいては、半導体基板中に形成されている第１導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第１導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第１導電型と反対の第２導電型の第１の高濃度領域と、ウェル領域中の表面付近の第１の高濃度領域の外周に環状に形成されている第２導電型の第２の高濃度領域と、ウェル領域中の表面付近の、第１の高濃度領域と第２の高濃度領域の間と、第２の高濃度領域の周囲に形成されている第２導電型の低濃度領域と、第２導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第１及び第２の高濃度領域の周囲と低濃度領域が空乏化されるように、第１及び第２の高濃度領域とウェル領域の間の第１導電型と第２導電型の接合が常に逆バイアス状態とされている。
【００４５】
請求項５に記載の寄生容量抑制方法においては、半導体基板中に、低濃度の第１導電型のウェル領域を形成し、ウェル領域中の所定の位置に、高濃度の第１導電型のコンタクト領域を形成し、ウェル領域中の表面付近に、第２導電型の第１の高濃度領域と第２の高濃度領域を形成し、第２導電型の第２の高濃度領域は、第１の高濃度領域の外周に環状に配置され、ウェル領域中の表面付近の、第１の高濃度領域と第２の高濃度領域の間と、第２の高濃度領域の周囲に、第２導電型の低濃度領域を形成し、第２導電型の低濃度領域の上部にゲート領域を環状に形成し、第１及び第２の高濃度領域の周囲と低濃度領域を空乏化するように、第１及び第２の高濃度領域とウェル領域の間の第１導電型と第２導電型の接合を常に逆バイアス状態とされる。
【００４６】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。なお、従来の場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００４７】
図１は、本発明を適用したＭＯＳトランジスタの一実施例の構成を示す断面図である。このＭＯＳトランジスタ１０の構成は、図７に示す場合と基本的に同様であるが、Ｎ＋型高濃度領域１３（第２導電型の第１の高濃度領域）とＮ＋型高濃度領域１４（第２導電型の第２の高濃度領域）の間（すなわち、チャネルの形成される部分）と、Ｎ＋型高濃度領域１３及び１４の周囲に、Ｎ＋型高濃度領域１３，１４に比べて低濃度のＮ型低濃度領域１６（第２導電型の低濃度領域）が形成されている。なお、このＮ型低濃度領域１６の不純物濃度は、後述する逆バイアス電圧において、Ｎ型低濃度領域１６が空乏化されるように設定されている。
【００４８】
また、本実施例においても、従来例の場合と同様の仮定を行う。すなわち、Ｎ＋型高濃度領域１３及び１４は、一方がソース領域とされ、他方がドレイン領域となるが、便宜上、両者を区別するために、以下の記載においては、Ｎ＋型高濃度領域１３をソース領域と呼び、Ｎ＋型高濃度領域１４をドレイン領域と呼ぶことにする。
【００４９】
図２は、図１に示すＭＯＳトランジスタ１０のソース領域１３及びドレイン領域１４と、ウェル領域１２の間のＰＮ接合を逆バイアス状態にした場合の状態を示す断面図である。図２において、ＶＷ，ＶＳ，ＶＤ，ＶＧは、それぞれ、ウェル領域１２、ソース領域１３、ドレイン領域１４、ゲート電極１５のポテンシャルを示している。これらの各ポテンシャルＶＷ，ＶＳ，ＶＤ，ＶＧは、素子の動作状態によって変化するものであり、また、上述したように、ソース領域、ドレイン領域については、極性が反転することもあるので、一律に規定することはできないが、ここでは、簡単のため、各ポテンシャルＶＷ，ＶＳ，ＶＤ，ＶＧを、従来例と同様に、以下に示すように仮定する。
【００５０】
すなわち、ゲート電極１５のポテンシャルＶＧは、ハイレベル（ＯＮ動作時）を５Ｖ、ローレベル（ＯＦＦ動作時）を０Ｖとする。ソース領域１３のポテンシャルＶＳは、常に０Ｖとする。ドレイン領域１４のポテンシャルＶＤは、ソース領域１３のポテンシャルＶＳ以上とする。ウェル領域１２のポテンシャル（コンタクト領域１２Ａに印加される電圧）ＶＷは、ウェル領域１２と、ソース領域１３及びドレイン領域１４の間のＰＮ接合を逆バイアス状態とするため、ソース領域１３のポテンシャルＶＳよりも低い−５Ｖとする。すなわち、上述したソース領域１３及びドレイン領域１４と、Ｐ型のウェル領域１２の間のＰＮ接合に印加される逆バイアス電圧ＶＲは、５Ｖとされる。
【００５１】
以上のように仮定した場合、図２に示すように、Ｎ型低濃度領域１６の全部と、Ｎ＋型高濃度領域１３，１４及びＮ型低濃度領域１６の周囲に空乏層２０が形成される。
【００５２】
また、この場合における効果として、まず、このＭＯＳトランジスタ１０のＰＮ接合の接合容量Ｃｊが、（２），（３）式から、逆バイアス電圧ＶＲを印加しない場合の接合容量の１／６１／２（＝１／２．４）倍となり、接合容量を半分以下に低減することができる。
【００５３】
さらに、本実施例においては、上記逆バイアス電圧ＶＲを印加することによって、ソース領域１３及びドレイン領域１４の周囲に形成した低濃度領域１６のすべてを空乏化させているため、さらに、このＭＯＳトランジスタ１０の接合容量Ｃｊを低減することができる。以下に、その理由を述べる。
【００５４】
一般に、Ｐ型のウェル領域１２は、Ｎ型基板１１の表面にＰ型不純物を注入し、そのＰ型不純物を熱拡散処理によりＮ型基板１１の内部に拡散させることによって形成されている。すなわち、熱拡散によって形成されているウェル領域１２の濃度ＣＷは、その内部において均一ではなく、表面近傍（ソース領域１３及びドレイン領域１４の側面部）の濃度が最も高くなっている。また、（２），（３）式より明らかなように、ウェル領域１２の濃度ＣＷが高い部分では空乏層の広がりが抑制され、その部分（ソース領域１３及びドレイン領域１４の側面部）において接合容量Ｃｊが最も大きくなる。これは、（２），（３）式より明らかなように、ウェル領域の濃度ＣＷが高いと空乏層の広がりが抑圧されるからである。
【００５５】
本実施例においては、上記のウェル領域１２の濃度ＣＷが高い部分（すなわち、ソース領域１３とドレイン領域１４の間及びその周囲）にＮ型低濃度領域１６を形成し、ＰＮ接合に逆バイアス電圧ＶＲを印加することにより、Ｎ型低濃度領域１６を空乏化させている。
【００５６】
従って、空乏層の横方向への広がりが増加するため、ソース領域１３及びドレイン領域１４の側面部の容量が減少する。
【００５７】
一方、本実施例のＭＯＳトランジスタ１０は、構造としては、ノーマリオン型のトランジスタであるが、ＰＮ接合に逆バイアス電圧ＶＲを印加することにより、ノーマリオフ特性を得ている。従って、高いチャネルコンダクタンスを確保することができる。以下に、その理由を説明する。
【００５８】
ＭＯＳトランジスタ１０のチャネルコンダクタンスｇＤは、従来例に示す（４）式より明らかなように、（ＶＧＳ−ＶＴ）に比例している。従って、同一のＶＧＳにおいてｇＤの値を大きくするには、しきい値電圧ＶＴを小さい値に抑える必要がある。そのために、例えば、しきい値電圧ＶＴを負の値にすることが考えられる。しかしながら、本実施例の仮定においては、ゲート電極１５に印加されるパルス電圧ＶＧが０Ｖ（ＯＦＦ動作時）と５Ｖ（ＯＮ動作時）であるので、しきい値電圧ＶＴが負の値とされると、ゲート電極１５にローレベルの電圧（＝０Ｖ）が印加されたときに、このＭＯＳトランジスタ１０がＯＦＦしないため、スイッチング素子として機能しなくなる。従って、しきい値電圧ＶＴを負の値とすることはできない。そこで、しきい値電圧ＶＴは、正の小さな値にする必要がある。
【００５９】
仮に、ＰＮ接合に逆バイアス電圧ＶＲ（＝５Ｖ）を印加した場合に伴うしきい値電圧ＶＴの変化量ΔＶＴを、従来例の場合と同様に、２．７Ｖとすると、逆バイアス電圧ＶＲの印加前のしきい値電圧ＶＴを−１．７Ｖ（ノーマリオン型のＭＯＳトランジスタであるため）に設定しておくと、逆バイアス電圧ＶＲの印  加により、しきい値電圧ＶＴを１Ｖ（＝−１．７Ｖ＋２．７Ｖ）とすることがで  き、従来例に示す場合（しきい値電圧ＶＴが３．７Ｖに変位した場合）に比べて、しきい値電圧ＶＴを小さい値に抑えることができるとともに、ノーマリオフ特  性を得ることもできる。従って、しきい値電圧ＶＴを小さい値に抑えることに対  応して、（４）式より、このＭＯＳトランジスタ１０は、高いチャネルコンダクタンスｇＤを得ることができる。
【００６０】
以上に説明したＭＯＳトランジスタ１０は、図３に示す固体撮像装置のスイッチング素子として用いることができる。図３に示す固体撮像装置１の構成は、図６に示す固体撮像装置の構成と基本的に同様である。すなわち、本実施例においては、図２に示すＭＯＳトランジスタ１０を、水平走査回路５（制御手段）の制御に対応して、撮像領域２（光電変換手段）から出力される信号を出力信号線６（出力手段）に転送するスイッチング素子である水平転送ＭＯＳトランジスタ３（転送手段）として使用する。
【００６１】
本実施例においては、チャネルコンダクタンスを低下させることなく寄生容量をさらに低減したＭＯＳトランジスタ１０を用いているので、出力信号線６に発生する寄生容量ＣＨを、従来例に比べてさらに（約１／３に）低減することができる。
【００６２】
また、本発明においては、ＭＯＳトランジスタを他の構造にすることも可能である。図４は、本発明を適用したＭＯＳトランジスタの他の実施例の構成を示す断面図である。同図に示すＭＯＳトランジスタ１０Ａの構成は、図１に示すＭＯＳトランジスタ１０の構成と基本的に同様であるが、以下に示す点が異なっている。
【００６３】
すなわち、本実施例におけるＭＯＳトランジスタ１０Ａにおいては、ウェル領域１２の表面付近にサイズの小さいＮ＋型高濃度領域１３Ａが形成され、Ｎ＋型高濃度領域１４Ａが、Ｎ＋型高濃度領域１３Ａの外周に、環状に形成されている。また、Ｎ型低濃度領域１６Ａが、Ｎ＋型高濃度領域１３ＡとＮ＋型高濃度領域１４Ａの間、及びＮ＋型高濃度領域１４Ａの周囲に形成されている。Ｎ＋型高濃度領域１３ＡとＮ＋型高濃度領域１４Ａの間のＮ型低濃度領域１６Ａの上部の絶縁膜１７中には、ゲート電極１５Ａが、環状に形成されている。
【００６４】
本実施例においても、図１及び図２に示す実施例の場合と同様の仮定が成り立っているものとする（すなわち、本実施例においても、Ｎ＋型高濃度領域１３Ａをソース領域と呼び、Ｎ＋型高濃度領域１４Ａをドレイン領域と呼ぶことにする）。
【００６５】
図５は、図４に示すＭＯＳトランジスタ１０ＡのＰＮ接合（ソース領域１３Ａ及びドレイン領域１４Ａと、ウェル領域１２の間のＰＮ接合）を逆バイアス状態とした場合の様子を示す断面図である。なお、ポテンシャルＶＧ，ＶＳ，ＶＤ，ＶＷは、図２に示す場合と同様の値をとるものとする。
【００６６】
このような構造にした場合においても、ＰＮ接合に逆バイアス電圧ＶＲを印加することにより、Ｎ＋型高濃度領域１３Ａ，１４Ａの周囲、及びＮ型低濃度領域１６Ａの全てが空乏化されて空乏層２０Ａが形成される。従って、従来の場合に比べて、ＰＮ接合容量Ｃｊを小さくすることができる。なお、本実施例においても、図２に示す実施例の場合と同様の理由により、ＭＯＳトランジスタ１０ＢのチャネルコンダクタンスｇＤを高い値とすることができる。
【００６７】
さらに、本実施例においては、Ｎ＋型高濃度領域（ソース領域）１３ＡがＮ＋型高濃度領域（ドレイン領域）１４Ａに比べて小さいサイズであるので、Ｎ＋型高濃度領域１３ＡにおけるＰＮ接合容量が、Ｎ＋型高濃度領域１４ＡのＰＮ接合容量よりも小さくなる。一方、図３に示す固体撮像装置においては、従来例に示したように、出力信号線６に発生する寄生容量ＣＨが問題とされている。従って、本実施例のＭＯＳトランジスタ１０Ａを図３の水平転送ＭＯＳトランジスタ３として用いる場合、Ｎ＋型高濃度領域１３Ａを出力信号線６に接続することにより、出力信号線６に発生する寄生容量ＣＨを小さくすることができる。すなわち、図５に示すＭＯＳトランジスタ１０Ａは、ソースまたはドレインのいずれか一方の寄生容量だけを小さくする場合に適している。
【００６８】
【発明の効果】
以上のように、本発明の固体撮像装置、ＭＯＳトランジスタ及び寄生容量抑制方法によれば、第１導電型のウェル領域中に形成されている第２導電型の第１の高濃度領域と第２の高濃度領域の間及び周囲に、第２導電型の低濃度領域を形成し、ウェル領域と第１及び第２の高濃度領域との間の、第１導電型と第２導電型の接合を逆バイアス状態にするようにしたので、ＭＯＳトランジスタのチャネルコンダクタンスを低減することなく寄生容量を抑制することができる。
【図面の簡単な説明】
【図１】本発明を適用したＭＯＳトランジスタの一実施例の構成を示す断面図である。
【図２】図１に示すＭＯＳトランジスタ１０のソース領域１３及びドレイン領域１４と、ウェル用域１２の間のＰＮ接合を逆バイアス状態にした場合の状態を示す断面図である。
【図３】本発明を適用した固体撮像装置の一実施例の構成を示すブロック図である。
【図４】本発明を適用したＭＯＳトランジスタの他の実施例の構成を示す断面図である。
【図５】図４に示すＭＯＳトランジスタ１０Ａのソース領域１３Ａ及びドレイン領域１４Ａと、ウェル領域１２の間のＰＮ接合を逆バイアス状態にした場合の様子を示す断面図である。
【図６】従来の固体撮像装置の一構成例を示すブロック図である。
【図７】従来のＭＯＳトランジスタの構成例を示す断面図である。
【図８】図７に示すＭＯＳトランジスタ１０Ｂの、ソース領域１３及びドレイン領域１４と、ウェル領域１２の間のＰＮ接合を逆バイアス状態にした場合の状態を示す断面図である。
【符号の説明】
１  固体撮像装置
２  撮像領域
３  水平転送ＭＯＳトランジスタ
４  垂直信号線
５  水平走査回路
６  出力信号線
７  出力端
１０，１０Ａ，１０Ｂ  ＭＯＳトランジスタ
１１  Ｎ型基板
１２  ウェル領域
１２Ａ  コンタクト領域
１３，１３Ａ，１４，１４Ａ  Ｎ＋型高濃度領域
１５  ゲート電極
１６  Ｎ型低濃度領域
１７  絶縁膜
２０，２０Ａ，２０Ｂ  空乏層
【図１】
0003553576.tif 000003
【図２】
0003553576.tif 000004
【図３】
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【図４】
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【図５】
0003553576.tif 000007
【図６】
0003553576.tif 000008
【図７】
0003553576.tif 000009
【図８】
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