(57)【特許請求の範囲】
【請求項１】
周囲を絶縁膜で囲まれたフローティングゲートを持つ不揮発性メモリトランジスタであって、該フローティングゲート内の電子電荷の多少に対応して生じる高しきい値電圧状態と低しきい値電圧状態とによってデータを記憶する不揮発性メモリトランジスタを複数個有し、該複数の不揮発性メモリトランジスタを各ビットとするメモリマトリックスを有する半導体記憶装置において、
上記ビットにデータを書き込む書き込み回路と、データを読み出す読み出し回路とをカラムデコーダを介して上記ビットのビット線に接続すると共に、
上記不揮発性メモリトランジスタのコントロールゲートに接続されるワード線に、上記高しきい値電圧以下でＶcc電圧以上の第１の判定電圧と、上記Ｖcc電圧未満で上記低しきい値電圧以上の第２の判定電圧と、を各々印加できる電圧発生回路を、ローデコーダを介して接続し、
かつ、上記書き込み回路と上記読み出し回路と上記カラムデコーダ、および上記電圧発生回路と上記ローデコーダの動作を制御する制御回路を有し、さらに上記メモリマトリックスとは別個の第２の記憶装置を備え、
上記第１の判定電圧を、所定ビットに相当する上記ワード線に印加した際の上記不揮発性メモリトランジスタの読み出し結果を当該ビットにおける第１の読み出し結果として上記第２の記憶装置に記憶すると共に、上記第２の判定電圧を上記ワード線に印加した際の上記不揮発性メモリトランジスタの読み出し結果を当該ビットにおける第２の読み出し結果として上記第２の記憶装置に記憶し、
上記第１の読み出しを行った際の読み出し結果において上記不揮発性メモリトランジスタがオンしており、かつ、上記第２の読み出しを行った際の読み出し結果において上記不揮発性メモリトランジスタがオフしている場合に、上記ビットの記憶データが劣化しているとして、上記制御回路がデータ劣化信号を発生するように構成したことを特徴とする半導体記憶装置。
【請求項２】
周囲を絶縁膜で囲まれたフローティングゲートを持つ不揮発性メモリトランジスタであって、該フローティングゲート内の電子電荷の多少に対応して生じる高しきい値電圧状態と低しきい値電圧状態とによってデータを記憶する不揮発性メモリトランジスタを複数個有し、該複数の不揮発性メモリトランジスタを各ビットとするメモリマトリックスを有する半導体記憶装置において、
上記ビットにデータを書き込む書き込み回路と、データを読み出す読み出し回路とをカラムデコーダを介して上記ビットのビット線に接続すると共に、
上記不揮発性メモリトランジスタのコントロールゲートに接続されるワード線に、上記高しきい値電圧以下でＶcc電圧以上の第１の判定電圧を印加できる電圧発生回路を、ローデコーダを介して接続し、
かつ、上記書き込み回路と上記読み出し回路と上記カラムデコーダ、および上記電圧発生回路と上記ローデコーダの動作を制御する制御回路を有すると共に、上記読み出し回路が、上記不揮発性メモリトランジスタのオンの程度が所定の値と同等か、弱いかを判別できる機能を有し、さらに上記メモリマトリックスとは別個の第２の記憶装置を備え、
上記第１の判定電圧を、所定ビットに相当する上記ワード線に印加した際の上記不揮発性メモリトランジスタの読み出し結果を当該ビットにおける第１の読み出し結果として上記第２の記憶装置に記憶し、
上記第１の読み出しを行った際の読み出し結果において上記不揮発性メモリトランジスタがオンと判定され、かつ、オンの程度が上記所定の値より弱い場合に、上記ビットの記憶データが劣化しているとして、上記制御回路がデータ劣化信号を発生するように構成したことを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２に記載の半導体記憶装置において、
上記制御回路は、上記データ劣化信号を上記記憶装置のデータを読むＣＰＵに送ると共に、当該ビットの記憶データをリフレッシュするように構成したことを特徴とする半導体記憶装置。
【請求項４】
請求項１または請求項２に記載の半導体記憶装置において、
上記制御回路は、上記メモリマトリックスの各ビットについて上記データ劣化の判定を行ない、データ劣化を生じたビットのアドレスを上記第２の記憶装置に順次記憶させた後に、上記アドレスを記憶した各ビットの記憶データを順次リフレッシュするように構成したことを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４の何れかに記載の半導体記憶装置において、
上記電圧発生回路は、上記第１の判定電圧より小さくＶｃｃ電圧より大きい第３の判定電圧と、上記第３の判定電圧よりは小さく上記第２の判定電圧よりは大きい第４の判定電圧と、を各々印加する機能を有し、
上記第３の判定電圧を、所定ビットに相当する上記ワード線に印加した際に、上記不揮発性メモリトランジスタがオンし、かつ上記第４の判定電圧を上記ビットに相当する上記ワード線に印加した際に上記不揮発性メモリトランジスタがオフする場合に、上記制御回路が、異常発生の信号を発生するように構成したことを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項４の何れかに記載の半導体記憶装置において、
上記電圧発生回路は、上記第１の判定電圧より小さくＶｃｃ電圧より大きい第３の判定電圧を印加する機能を有し、
上記第３の判定電圧を、所定ビットに相当する上記ワード線に印加した際に、上記不揮発性メモリトランジスタがオンはするが、そのオンの程度が所定の値より弱い場合に、上記制御回路が、異常発生の信号を発生するように構成したことを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至請求項６の何れかに記載の半導体記憶装置において、
上記リフレッシュの回数が第１の所定値以上になったビットが生じた場合、もしくは前記異常発生の信号が発せられたビットが生じた場合に、当該ビットが属するバイトもしくはメモリブロックあるいはセクタのアドレスを、未使用のバイトもしくはメモリブロックあるいはセクタに割り当てるように構成したことを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
上記ビットが属するバイトもしくはメモリブロックあるいはセクタのアドレスを、未使用のバイトもしくはメモリブロックあるいはセクタに割り当てる動作を、上記記憶装置のデータを読むＣＰＵが行なうように構成したことを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至請求項８の何れかに記載の半導体記憶装置おいて、
上記第１の判定電圧または上記第３の判定電圧のいずれかを、上記Ｖｃｃ電圧と等しくするように構成したことを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至請求項９の何れかに記載の半導体記憶装置において、
上記半導体記憶装置の使用時間が第２の所定値に達した毎に、または上記使用時間と半導体記憶装置の使用環境温度から導出される関数値の値が第３の所定値に達した毎に、前記のデータ劣化の検出動作を行なうように構成したことを特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至請求項１０の何れかに記載の半導体記憶装置において、
上記ＣＰＵの通常動作の停止後に、上記のリフレッシュの動作を行なうか、もしくは上記半導体記憶装置に電源電圧が印加された際に、前記リフレッシュの動作を行なってから、上記ＣＰＵの通常動作を開始させるように構成したことを特徴とする半導体記憶装置。
【請求項１２】
請求項１乃至請求項１１の何れかに記載の半導体記憶装置において、
上記半導体記憶装置の各メモリブロックまたは各セクタ毎に不良検出用メモリトランジスタを設け、上記不良検出用メモリトランジスタに対して前記データ劣化の検知処理を行ない、データ劣化が検知された場合には、上記不良検出用メモリトランジスタが属するブロックまたはセクタ内の全ての不揮発性メモリトランジスタの記憶データをリフレッシュするように構成したことを特徴とする半導体記憶装置。
【請求項１３】
請求項１乃至請求項１１の何れかに記載の半導体記憶装置において、
上記半導体記憶装置の各メモリブロックまたは各セクタ毎に不良検出用メモリトランジスタを設け、上記不良検出用メモリトランジスタにおいて上記異常発生の信号が生じた際に、上記不良検出用メモリトランジスタが属するメモリブロックまたはセクタのアドレスを、未使用のメモリブロックまたはセクタに割り当てるように構成したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に不揮発性メモリにおける記憶データ劣化の検出およびリフレッシュの技術に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置としては、例えば特開平３−２３８６９７号公報に記載されたものがある。以下、図８に基づいて上記の従来例の構造および動作について説明する。
図８の装置は、ＣＰＵ１、メモリマトリックス２、タイマ３、および制御回路を含む書き込み回路４から構成される。そしてＣＰＵ１とメモリマトリックス２、タイマ３、書き込み回路４が接続されると共に、書き込み回路４はさらにメモリマトリックス２、タイマ３と接続される。またメモリマトリックス２の各ビットを成す不揮発性メモリトランジスタは、フラッシュメモリ、ＥＥＰＲＯＭもしくはＥＰＲＯＭ等のＰＲＯＭから構成される。
【０００３】
ここで、一般にＰＲＯＭに用いられる不揮発性メモリトランジスタは、周囲を絶縁膜で囲まれたフローティングゲートを有する。そしてＰＲＯＭにおいては、図９に示すように、上記フローティングゲートに電子電荷を注入することによる高しきい値電圧状態をデータの書き込み、電子電荷を引き抜くことによる低しきい値電圧状態をデータの消去としている。
【０００４】
ところが、このようなＰＲＯＭは、以下に示す３つの問題により、記憶データが安定に保持され続けることへの保証が困難になってくることが知られている。
第１に、使用環境温度が高温になる場合、例えば自動車用途の場合等において、フローティングゲート内の電荷が消失されやすくなる、所謂リテンション特性の悪化である。
第２に、他ビットにデータを書き込むもしくは消去する際に、ビット線またはワード線に電圧を印加することによって生じるディスターブがある。
第３に、上記ビットのデータを読みだす際に、フローティングゲートに電子を注入してしまうソフトライトがある。
【０００５】
上記のごとき問題に対処するため、上記の従来例においては、再書き込み（リフレッシュ）を行なってデータ破壊を防止するようになっている。以下、リフレッシュ動作を説明する。図８において、メモリマトリックス２に記憶されているプログラムにより、ＣＰＵ１がデータの再書き込み信号をタイマ３と書き込み回路４に送る。するとタイマ３が各ビットのデータを再書き込みするのに必要な時間を書き込み回路４に送ると共に、書き込み回路４はメモリマトリックス２の各ビットのデータを順々に再書き込みする、すなわちリフレッシュする。このようにメモリマトリックスの各ビットのデータが消失する前にデータのリフレッシュを行なうことにより、データ破壊を防止することが出来る。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体記憶装置にあっては、以下に示す問題点があった。
上記従来例においては、ＣＰＵ１が一定時間毎に全ビットのデータをリフレッシュすることになる。ここで一般に、各ビットのデータ保持に関する平均故障率と使用環境温度との間には図１０に示す関係があり、温度が１１０〜１２０℃程度以上になると平均故障率が急激に上昇することが知られている。よって高温環境下でのリテンション特性の悪化を防ぐためには、使用環境温度が高くなるほど、より短い時間間隔でリフレッシュする必要がある。またディスターブやソフトライトによるデータ破壊を防ぐためには、最もディスターブやソフトライトが生じ易いバイアス条件に対応する時間間隔でリフレッシュする必要がある。
【０００７】
以上の理由により、第１の問題として、データ破壊を防ぐためにリフレッシュの時間間隔を短くすると、リフレッシュの回数が多くなってしまう。一般に不揮発性メモリトランジスタのデータ書き込み回数は１０４〜１０５回位に制限されている。よって従来例ではリフレッシュの回数が多くなり過ぎることによって、不揮発性メモリトランジスタ自体が破壊される可能性がある。つまり半導体記憶装置の実際の使用状態に応じたリフレッシュの間隔、すなわちリフレッシュの頻度を設定していないために、リフレッシュが過剰に頻繁になって、半導体記憶装置の寿命が短くなってしまう。
【０００８】
さらに自動車用途のように、半導体記憶装置に対する電源電圧の連続印加時間が恒久的とはならず、一般的には数時間程度と想定される場合は、上記電源電圧の連続印加時間内に少なくとも１回、リフレッシュを行なわなければならない。この結果、リフレッシュ回数がより一層多くなり、半導体記憶装置の破壊の可能性が益々高くなる。
【０００９】
第２の問題として、ＣＰＵの読み出し動作に与える影響がある。この従来例では全ビットをリフレッシュするが、一般に不揮発性メモリトランジスタのデータ書き込み時間は長く、全ビットでは数分程度を要する。そしてリフレッシュの間は、ＣＰＵがデータを読み出して、演算を行なうことができない。このため、ＣＰＵの通常の動作を数分間停止するという著しい悪影響が生じる。
【００１０】
第３の問題として、データ破壊を完全には防ぐことができないことである。すなわち、半導体記憶装置に当初想定した以上に巌しい温度ストレスや電圧ストレスが印加された場合、あるいはプロセス上の欠陥等によりデータ保持特性が他ビットよりも劣るビットが生じた場合などでは、リフレッシュが為される前にデータ破壊が生じる可能性がある。
【００１１】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、本発明の目的は、第１にデータの劣化したメモリトランジスタを確実に検出することの出来る半導体記憶装置を提供することであり、第２にリフレッシュ回数の過剰によるメモリの寿命低下を防止することの出来る半導体記憶装置を提供することであり、第３にリフレッシュに要する時間を短縮してＣＰＵの動作におよぼす影響を抑制することの出来る半導体記憶装置を提供することであり、第４に想定以上の厳しい温度・電圧ストレスが印加されたビットや保持特性が劣るビットのデータ破壊も防止することの出来る半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求の範囲に記載するように構成している。すなわち、請求項１に記載の発明においては、不揮発性メモリトランジスタのコントロールゲートに接続されるワード線に、高しきい値電圧以下でＶcc電圧以上の第１の判定電圧と、Ｖcc電圧未満で低しきい値電圧以上の第２の判定電圧と、を各々印加できる電圧発生回路を、ローデコーダを介して接続し、上記第１の判定電圧を、所定ビットに相当する上記ワード線に印加した際の上記不揮発性メモリトランジスタの読み出し結果を当該ビットにおける第１の読み出し結果として記憶すると共に、上記第２の判定電圧を上記ワード線に印加した際の読み出し結果を当該ビットにおける第２の読み出し結果として記憶し、上記第１の読み出しを行った際の読み出し結果において上記不揮発性メモリトランジスタがオンしており、かつ、上記第２の読み出しを行った際の読み出し結果において上記不揮発性メモリトランジスタがオフしている場合に、上記ビットの記憶データが劣化しているとして、上記制御回路がデータ劣化信号を発生するように構成したものである。
このように構成することにより、記憶データの劣化したメモリトランジスタを確実に検出することが出来る。
【００１３】
また、請求項２に記載の発明においては、高しきい値電圧以下でＶcc電圧以上の第１の判定電圧を印加できる電圧発生回路を、ローデコーダを介して接続し、上記第１の判定電圧を、所定ビットに相当する上記ワード線に印加した際の上記不揮発性メモリトランジスタの読み出し結果を当該ビットにおける第１の読み出し結果として記憶し、上記第１の読み出しを行った際の読み出し結果において上記不揮発性メモリトランジスタがオンと判定され、かつ、オンの程度が上記所定の値より弱い場合に、上記ビットの記憶データが劣化しているとして、上記制御回路がデータ劣化信号を発生するように構成したものである。
このように構成することにより、記憶データの劣化したメモリトランジスタを確実に検出することが出来ると共に、電圧発生回路の構成を簡略化することが出来る。
【００１４】
また、請求項３に記載の発明においては、請求項１または請求項２に記載の半導体記憶装置において、上記データ劣化信号を上記記憶装置のデータを読むＣＰＵに送ると共に、当該ビットの記憶データをリフレッシュするように構成したものである。このように構成することにより、劣化したデータを確実に再生することが出来ると共に、不必要なリフレッシュ動作を無くすることが出来る。
【００１５】
また、請求項４に記載の発明においては、請求項１または請求項２に記載の半導体記憶装置において、上記メモリマトリックスの各ビットについて上記データ劣化の判定を行ない、データ劣化を生じたビットのアドレスを第２の記憶装置に順次記憶させた後に、上記アドレスを記憶した各ビットの記憶データを順次リフレッシュするように構成したものである。このように予め全てのビットについて劣化判定を行ない、その後に劣化したビットについて順次リフレッシュを行なうことにより、ＣＰＵの通常動作に支障を来すことがさらに少なくなる。
【００１６】
また、請求項５に記載の発明においては、請求項１乃至請求項４の何れかに記載の半導体記憶装置において、電圧発生回路は、第１の判定電圧より小さくＶｃｃ電圧より大きい第３の判定電圧と、第３の判定電圧よりは小さく第２の判定電圧よりは大きい第４の判定電圧と、を各々印加する機能を有し、第３の判定電圧を、所定ビットに相当する上記ワード線に印加した際に、上記不揮発性メモリトランジスタがオンし、かつ第４の判定電圧を上記ビットに相当する上記ワード線に印加した際に上記不揮発性メモリトランジスタがオフする場合に、上記制御回路が、異常発生の信号を発生するように構成したものである。このように構成することにより、データ劣化の著しいビットの存在を検出することが出来る。
【００１７】
また、請求項６に記載の発明においては、請求項１乃至請求項４の何れかに記載の半導体記憶装置において、電圧発生回路は、上記第１の判定電圧より小さくＶｃｃより大きい第３の判定電圧を印加する機能を有し、上記第３の判定電圧を、所定ビットに相当する上記ワード線に印加した際に、上記不揮発性メモリトランジスタがオンはするが、そのオンの程度が所定の値より弱い場合に、上記制御回路が、異常発生の信号を発生するように構成したものである。この場合にもデータ劣化の著しいビットの存在を検出することが出来ると共に、電圧発生回路の構成を簡略化することが出来る。
【００１８】
また、請求項７に記載の発明においては、請求項１乃至請求項６の何れかに記載の半導体記憶装置において、上記リフレッシュの回数が第１の所定値以上になったビットが生じた場合、もしくは前記異常発生の信号が発せられたビットが生じた場合に、当該ビットが属するバイトもしくはメモリブロックあるいはセクタのアドレスを、未使用のバイトもしくはメモリブロックあるいはセクタに割り当てるように構成したものである。このように構成したことにより、データ劣化の著しいビットを用いることがなくなるので、故障発生をより一層防止することが出来る。
【００１９】
また、請求項８に記載の発明においては、請求項７に記載の半導体記憶装置において、上記ビットが属するバイトもしくはメモリブロックあるいはセクタのアドレスを、未使用のバイトもしくはメモリブロックあるいはセクタに割り当てる動作を、上記記憶装置のデータを読むＣＰＵが行なうように構成したものである。このように構成したことにより、記憶装置自体に特別なアドレス割当て回路を追加することなしに故障発生をより一層防止することが出来る。
【００２０】
また、請求項９に記載の発明においては、請求項１乃至請求項８の何れかに記載の半導体記憶装置おいて、上記第１の判定電圧または上記第３の判定電圧のいずれかを、上記Ｖｃｃ電圧と等しくするように構成したものである。このように構成したことにより、Ｖｃｃ電圧以上の高電圧を発生する電源回路が不要になるので、構成を簡略化することが出来る。
【００２１】
また、請求項１０に記載の発明においては、請求項１乃至請求項９の何れかに記載の半導体記憶装置において、半導体記憶装置の使用時間が第２の所定値に達した毎に、または上記使用時間と半導体記憶装置の使用環境温度から導出される関数値の値が第３の所定値に達した毎に、前記のデータ劣化の検出動作を行なうように構成したものである。このように構成したことにより、データ劣化の検出タイミングを最適にすることが出来、より一層効果的にリフレッシュを行なうことが出来る。
【００２２】
また、請求項１１に記載の発明においては、請求項１乃至請求項１０の何れかに記載の半導体記憶装置において、ＣＰＵの通常動作（本発明のリフレッシュ動作以外の演算等の動作）の停止後に、上記のリフレッシュの動作を行なうか、もしくは上記半導体記憶装置に電源電圧が印加された際に、前記リフレッシュの動作を行なってから、上記ＣＰＵの通常動作を開始させるように構成したものである。このように構成したことにより、ＣＰＵの通常動作を妨げるのをさらに少なくすることが出来る。
【００２３】
また、請求項１２に記載の発明においては、請求項１乃至請求項１１の何れかに記載の半導体記憶装置において、半導体記憶装置の各メモリブロックまたは各セクタ毎に不良検出用メモリトランジスタを設け、上記不良検出用メモリトランジスタに対して前記データ劣化の検知処理を行ない、データ劣化が検知された場合には、上記不良検出用メモリトランジスタが属するブロックまたはセクタ内の全ての不揮発性メモリトランジスタの記憶データをリフレッシュするように構成したものである。このように構成したことにより、メモリマトリックスが大規模の場合でも、短時間でデータ劣化の判断を行なうことが出来る。
【００２４】
また、請求項１３に記載の発明においては、請求項１乃至請求項１１の何れかに記載の半導体記憶装置において、上記半導体記憶装置の各メモリブロックまたは各セクタ毎に不良検出用メモリトランジスタを設け、上記不良検出用メモリトランジスタにおいて上記異常発生の信号が生じた際に、上記不良検出用メモリトランジスタが属するメモリブロックまたはセクタのアドレスを、未使用のメモリブロックまたはセクタに割り当てるように構成したものである。このように構成したことにより、メモリマトリックスが大規模の場合でも、短時間で異常発生を検出し、未使用のメモリに割り当てることによって故障発生をより完全に防止することが出来る。
【００２５】
【発明の効果】
第１に、複数の判定電圧を用いるか、若しくはターンオンの程度に応じて記憶データが劣化しているビットを検出するように構成しているので、記憶データが劣化しているビットを確実に検出することが出来る。
【００２６】
第２に、実際にデータ劣化が起きてからリフレッシュするので、従来例よりもリフレッシュ回数が少なくなる。したがってリフレッシュ回数の過剰による半導体記憶装置の破壊を防止することが出来、メモリの寿命を伸ばすことが出来る。
【００２７】
第３に、データ劣化が起きているビットのみをリフレッシュするので、リフレッシュに要する時間がかなり短くなる。したがってＣＰＵの通常動作にほとんど影響を与えない、またはＣＰＵの通常動作の合間にリフレッシュを行なうことができる。
【００２８】
第４に、当初想定した以上の巌しい電圧・温度ストレスが印加されたり、またはプロセス上の問題等により保持特性が劣るビットの場合も、その劣化を検出してリフレッシュするので、データ破壊を完全に防ぐことができる、という効果が得られる。
【００２９】
【発明の実施の形態】
以下、この発明を図面に基づいて説明する。
図１は、第１の実施の形態を示すブロック図である。
まず構成を説明する。図１において、メモリマトリックス１００は、データを記憶する複数個の不揮発性メモリトランジスタを各ビットとするものであり、上記不揮発性メモリトランジスタは、例えば後記図２に示すように、周囲を絶縁膜で囲まれたフローティングゲートを持ち、このフローティングゲート内の電子電荷の多少に対応して生じる高しきい値電圧状態と低しきい値電圧状態とによって、データを記憶するものである。
【００３０】
また、メモリマトリックス１００内のビット線をカラムデコーダ１０２を介して書き込み回路１０３および読み出し回路１０４に接続すると共に、メモリマトリックス１００内のワード線をローデコーダ１０１を介して電圧発生回路１０５に接続する。さらに書き込み回路１０３と読み出し回路１０４、電圧発生回路１０５の動作は、制御回路１０６によって制御される。またメモリマトリックス１００とは別個に設けられた第２の記憶装置１１１は、読み出し回路１０４と制御回路１０６に接続される。
【００３１】
次に作用を説明する。
メモリマトリックス１００の各ビットに新規にデータを書き込むまたは消去する機能、あるいは各ビットのデータを読みだす機能は、制御回路１０６、書き込み回路１０３、読み出し回路１０４および電圧発生回路１０５により行なわれる。この部分は通常の動作なので詳細な説明は省略する。
【００３２】
ここでメモリマトリックス１００を構成する不揮発性メモリトランジスタのデータの状態としきい値電圧分布の関係は、従来例の項で示した図９の関係と同じとする。すなわち、不揮発性メモリトランジスタ内のフローティングゲートに電子が注入されて、しきい値電圧が高くなっている状態を書き込み状態、フローティングゲートから電子が抜かれて、しきい値電圧が低くなっている状態を消去状態とする。
【００３３】
以下、まず不揮発性メモリトランジスタがフラッシュメモリの場合について作用を説明する。
従来例の項で述べたように、フラッシュメモリにおいては、高温環境下でのリテンション特性の悪化や、ディスターブ、ソフトライト等によって、フラッシュメモリに記憶されているデータが破壊されやすくなる。すなわち、フローティングゲートに注入されている電子が周囲へ逃げてしまい、高しきい値電圧状態であったフラッシュメモリのしきい値電圧が低下する。またはフローティングゲートに電子が注入されてしまい、低しきい値電圧状態であったフラッシュメモリのしきい値電圧が高くなってしまう。
【００３４】
本実施の形態では、上記の点に着目して、データ破壊の前兆を確実に検知して、データ破壊が起きそうなビットの記憶データのみをリフレッシュすることにより、ＣＰＵの通常動作への影響を最小限としながら、データ破壊を防止し、さらにリフレッシュ回数の過剰による、フラッシュメモリ自体の破壊も防止するようにしたものである。
【００３５】
具体的には、図１において、メモリマトリックス１００内の１つのビット１１０（図示せず）をローデコーダ１０１とカラムデコーダ１０２で選択してから、上記ビット１１０のワード線に、電圧発生回路１０５により、高しきい値電圧以下で、Ｖcc電位以上の第１の判定電圧Ｖ１を印加する。そしてビット１１０のメモリトランジスタがオン、オフのいずれであるかを、第１の読み出し結果として第２の記憶装置１１１に記憶する。次に、ビット１１０のワード線に、電圧発生回路１０５により、Ｖcc電圧未満で、低しきい値電圧以上の第２の判定電圧Ｖ２を印加する。この際も同様にビット１１０のメモリトランジスタがオン、オフのいずれであるかを、第２の読み出し結果として第２の記憶装置１１１に記憶する。上記のごとき電圧の印加、読み出し動作、オン・オフ判定等は制御回路１０６からの信号によって行なう。
【００３６】
そして第１の読み出し結果においてビット１１０がオンしており、第２の読み出し結果においてビット１１０がオフしている場合に、制御回路１０６は、当該記憶装置のデータを読むプロセッサ等のＣＰＵ（図示せず）にデータ劣化信号を発する。データ劣化信号を受信したＣＰＵはデータの読み出し動作を一旦中止すると共に、制御回路１０６がビット１１０の記憶データをリフレッシュする。すなわち、劣化を検出されたビットに対してのみリフレッシュ動作が行なわれる。そして上記の動作はメモリマトリックス１００内の各ビットに対して順次行なわれる。
【００３７】
ここで本実施の形態により、データ破壊の前兆を確実に検知できる理由を説明する。
まず、図２はフラッシュメモリの断面構造を示す図である。図２において、１１４はコントロールゲート、１１５はフローティングゲート、１１６はＰ型基板である。また、フローティングゲート１１５とＰ型基板１１６は、その間に設けられたゲート酸化膜を誘電体としてコンデンサ１１２を形成しており、コントロールゲート１１４とフローティングゲート１１５は、その間に設けられた層間膜を誘電体としてコンデンサ１１３を形成している。そしてＣ１は上記コンデンサ１１２の静電容量、Ｃ２は上記コンデンサ１１３の静電容量である。
【００３８】
上記の構造において、コントロールゲート１１４の電位をＶＣＧ、フローティングゲート１１５の電位をＶＦＧと表すと共に、容量結合比ｒを下記（数１）式で定義する。
ｒ＝Ｃ１／（Ｃ１＋Ｃ２）                  …（数１）
よってフローティングゲート１１５に電荷Ｑ（Ｑ＜０）が注入されると、フローティングゲート１１５に関する電荷中性条件により、下記（数２）式が成り立つ。
ＶＣＧ＝（１／ｒ）ＶＦＧ−（Ｑ／Ｃ２）      …（数２）
上記（数２）式より、コントロールゲート１１４から見た、しきい値電圧Ｖｔｈは下記（数３）式で表される。
Ｖｔｈ＝（１／ｒ）ＶＦＧ０−（Ｑ／Ｃ２）      …（数３）
ただし、ＶＦＧ０：メモリトランジスタがオンする際のＶＦＧ
よって電荷Ｑの値が変化した際におけるしきい値電圧Ｖｔｈの変化は、下記（数４）式で示される。
【００３９】
ΔＶｔｈ＝−（ΔＱ／Ｃ２）  （ΔＱ＜０）  …（数４）
次に、フラッシュメモリの記憶データが書き込み状態、すなわち、高しきい値電圧状態である場合の各ビットのしきい値電圧分布を図３に示す。図３において、（ａ）はデータ劣化前（正常時）のしきい値電圧分布である。メモリトランジスタ自体の特性のバラツキにより、書き込み状態のしきい値電圧も多少バラツキが生じる。また（ｂ）は、前述したリテンション特性の悪化やディスターブ等によるデータ劣化後のしきい値電圧分布である。ゲート酸化膜や層間膜の膜質、すなわちピンホールの有無や欠陥密度の多少によって、フローティングゲート１１５から流出する電子の数が各ビットで異なるので、上記（数４）式のΔＶｔｈの値も各ビットで大きく異なる。
【００４０】
このため、各ビットのワード線に第１の判定電圧Ｖ１を印加すると、劣化後のしきい値電圧の値が第１の判定電圧Ｖ１以下のビット、つまりデータ劣化の大きなビットのメモリトランジスタのみがオンする。したがって書き込み状態のビットにおいて、データ破壊に至る前のデータ劣化を検知できる。
【００４１】
また、図３において、（ｃ）と（ｄ）は消去状態における各ビットのしきい値電圧分布を示すものであり、（ｃ）はデータ劣化前、（ｄ）はデータ劣化後の状態を示す。記憶データが消去状態、つまり低しきい値電圧状態である場合は、前述したディスターブやソフトライト等によってフローティングゲート１１５に電子が注入されることにより、データ劣化が生じる。この場合はしきい値電圧が増加する。このため各ビットのワード線に第２の判定電圧Ｖ２を印加すると、劣化後のしきい値電圧の値が第２の判定電圧Ｖ２以上のビットのメモリトランジスタのみがオフする。したがって消去状態のビットにおいても、同様にしてデータ破壊に至る前のデータ劣化を検知できる。
【００４２】
次に、本実施の形態において、メモリトランジスタが書き込み状態、消去状態のいずれであっても、データ劣化を検知できる理由を説明する。
図４は、メモリトランジスタが書き込み状態と消去状態の両場合において、データ劣化が起きていない（正常な）ビットとデータ劣化が起きているビットに、それぞれ第１の判定電圧Ｖ１と第２の判定電圧Ｖ２を印加した際の、メモリトランジスタのオン、オフ状態を示す図表である。
【００４３】
図４に示すように、書き込み状態の正常なメモリトランジスタの場合は、第１の判定電圧Ｖ１と第２の判定電圧Ｖ２の両場合共にメモリトランジスタはオフする。次に、消去状態の正常なメモリトランジスタの場合は、第１の判定電圧Ｖ１と第２の判定電圧Ｖ２の両場合共にメモリトランジスタはオンする。一方、データ劣化が起きているメモリトランジスタの場合は、書き込み状態、消去状態に関わらず、第１の判定電圧Ｖ１印加の場合はメモリトランジスタはオンすると共に、第２の判定電圧Ｖ２印加の場合はメモリトランジスタはオフする。
【００４４】
したがってワード線に第１の判定電圧Ｖ１を印加した際の読み出し結果を第１の読み出し結果として第２の記憶装置１１１に記憶させ、ワード線に第２の判定電圧Ｖ２を印加した際の読み出し結果を第２の読み出し結果として第２の記憶装置１１１に記憶させ、第１の読み出し結果においてメモリトランジスタがオン、第２の読み出し結果においてメモリトランジスタがオフしている場合には、そのメモリトランジスタが成すビットが劣化していると判定することが出来る。そして劣化と判定したビットのみをリフレッシュすれば、データ破壊を確実に防止でき、かつ、不必要なリフレッシュと行なうことがなくなる。
【００４５】
上記のように、第１の実施の形態においては、
第１に、実際にデータ劣化が生じてからリフレッシュを行なうので、従来例のような予防的にリフレッシュを行なう場合と比較して、リフレッシュ回数が少なくなる。よってリフレッシュ回数の過剰による半導体記憶装置自体の破壊を防止でき、寿命を長くすることが出来る。
【００４６】
第２に、従来例のように全ビットをリフレッシュする場合に比較すると、リフレッシュするビットの数がかなり少なくなる。よってリフレッシュに要する時間が短くなるので、リフレッシュ動作は、ＣＰＵの通常の動作の合間等に行なうことができ、ＣＰＵの通常動作に与える影響をほとんどなくすことが出来る。
【００４７】
第３に、当初想定した以上の巌しい電圧・温度ストレスが印加されたり、またはプロセス上の問題等により保持特性が劣るビットの場合も、その劣化を検出してリフレッシュするので、データ破壊を完全に防ぐことができる。
【００４８】
次に、図５は、本発明の第２の実施の形態を示すブロック図である。
まず構成を説明する。図５の構成においては、前記図１に示した第１の実施の形態における読み出し回路１０４の代わりに、メモリトランジスタのターンオンの程度が所定の値と同等か、または所定の値以下かを区別して検出できるセンスアンプを有する読み出し回路２０４（後記図６で詳述）を用い、また電圧発生回路１０５の代わりに、少なくとも前述の第１の判定電圧Ｖ１を出力できる電圧発生回路２０５を用いている。その他の構成は第１の実施の形態と同じである。
【００４９】
図６は、上記読み出し回路２０４内に形成するセンスアンプの一例を示す回路図である。このセンスアンプの動作原理を説明すると、ビット線２１５に接続されるメモリトランジスタ（図示せず）のオン、オフによってＰｃｈトランジスタ２１０の動作点が変化する。このためインバータ２１１の入力電圧が変化するので該インバータ２１１の出力電圧が変化し、メモリトランジスタの記憶データを読み出すことが出来る。例えばメモリトランジスタがオンならば、Ｐｃｈトランジスタ２１０では電圧降下が生じてインバータ２１１の入力がＬｏｗレベルになる。よってインバータ２１１の出力Ａ２１２はＨｉｇｈレベルになる。
【００５０】
一方、インバータ２１１の入力には並列にコンパレータ２１３の反転入力端子が接続されている。そしてコンパレータ２１３の非反転入力端子には基準電圧ＶＲＥＦが接続されている。この基準電圧ＶＲＥＦの値はＶｃｃ電圧以下でインバータ２１１の論理しきい値電圧以上に設定する。すると、メモリトランジスタのワード線に第１の判定電圧Ｖ１を印加した際に同メモリトランジスタのターンオンの程度が所定の値以下の弱い場合は、インバータ２１１の出力Ａ２１２はＬｏｗレベルでありながら、コンパレータ２１３の出力Ｂ２１４はＨｉｇｈレベルになる。よってメモリトランジスタのターンオンが所定の値以下の弱いことを検出できる。
【００５１】
次に、図５の装置の作用を説明する。
メモリマトリックス１００の各ビットに新規にデータを書き込むまたは消去する機能およびデータを読み出す機能は前記第１の実施の形態の場合と同じであり、通常の処理なので、詳細な説明は省略する。
【００５２】
ここで前述のデータ劣化の原因となる、高温環境下でのリテンション特性の悪化、ディスターブ、ソフトライトのうち、データ保持に関して最も問題となるのは、高温環境下でのリテンション特性の悪化であることが、一般に知られている。特に自動車用途のように、最高使用環境温度が８０〜１５０℃に達する場合は顕著な問題となる。そしてリテンションにおいて問題になるのは、消去状態よりも書き込み状態のメモリトランジスタである。その理由を図７に基づいて説明する。
【００５３】
図７は、前記図２と同様のフラッシュメモリ（フローティングゲートを有するトランジスタメモリ）の断面図であり、（ａ）は消去状態、（ｂ）は書き込み状態を示す。図７において、２００は余剰電荷、２０１は電界であり、その他、図２と同符号は同一物を示す。
【００５４】
図７に示す装置において、半導体記憶装置に電源電圧が印加されていない状態では、Ｐ型基板１１６とコントロールゲート１１４は共にＧＮＤ電位になる。（ａ）に示す消去状態のメモリトランジスタでは、フローティングゲート１１５に電子は注入されていないので余剰電荷はない。よってフローティングゲート１１５からＰ型基板１１６またはコントロールゲート１１４への電界はないので、フローティングゲート１１５の電荷は生じない。一方、（ｂ）に示す書き込み状態のメモリトランジスタでは、フローティングゲート１１５に余剰電荷があるために、Ｐ型基板１１６およびコントロールゲート１１４への電界が生じる。このためフローティングゲート１１５内の電子が流出する可能性がある。
【００５５】
本実施の形態では、上記の点に着目し、特に書き込み状態のビットのデータ破壊を防止するようにしたものである。
具体的には、図５において、まずメモリマトリックス１００内の１つのビット１１０（図示せず）をローデコーダ１０１とカラムデコーダ１０２で選択する。そして上記ビット１１０のワード線に、電圧発生回路２０５により、高しきい値電圧以下で、Ｖｃｃ電圧以上の第１の判定電圧Ｖ１を印加する。そしてビット１１０を成すメモリトランジスタのターンオンの強さが所定の値であるか、またはオンしないかを読み出し回路２０４において検知し、その場合は記憶データが正常であると判断する。
【００５６】
一方、メモリトランジスタがターンオンはするが、オンの程度が所定の値より弱い場合は、書き込み状態での高しきい値電圧がデータ劣化により低下していると判断して、制御回路１０６は、当該記憶装置のデータを読むプロセッサ等のＣＰＵ（図示せず）にデータ劣化信号を発する。データ劣化信号を受信したＣＰＵはデータの読み出し動作を一旦中止すると共に、制御回路１０６がビット１１０の記憶データをリフレッシュする。すなわち、劣化を検出されたビットに対してのみリフレッシュ動作が行なわれる。そして上記の動作はメモリマトリックス１００内の各ビットに対して順次行なわれる。
【００５７】
本実施の形態は、前記第１の実施の形態の効果と同様な効果があり、さらに以下に示す効果がある。
第１に、本実施の形態の電圧発生回路２０５は、前記第１の実施の形態における第２の判定電圧Ｖ２を印加する必要がなく、回路構成が容易になる。よって半導体記憶装置の集積度をより一層損なわない。
第２に、第１の判定電圧Ｖ１の印加のみでリフレッシュの要否を判断するため、リフレッシュ開始までに要する時間が短くなる。よってＣＰＵが、当該ビットのデータを読む際にデータ劣化を調べてから、そのデータを読むことができるので、ＣＰＵの通常動作を損なうことなしに半導体記憶装置の信頼性を高くすることができる。
【００５８】
さらに、第１と第２の実施の形態において、次のような構成を付加することも出来る。
（１）  制御回路１０６がデータ劣化信号を発した後に、ただちにリフレッシュを行なわず、第２の記憶装置１１１にデータ劣化を生じたビットのアドレスを記憶しておく。そして各ビットのデータ劣化検査後に順次リフレッシュ動作を行なう構成とする。この構成により、時間を要するリフレッシュ動作を後回しにするので、ＣＰＵの通常動作を益々損なわない。
【００５９】
（２）  第１の判定電圧Ｖ１より小さくＶｃｃより大きい第３の判定電圧Ｖ３と、第３の判定電圧Ｖ３よりは小さく第２の判定電圧Ｖ２よりは大きい第４の判定電圧Ｖ４とを用い、上記第３の判定電圧Ｖ３をワード線に印加した際にメモリトランジスタがオンすると共に、上記第４の判定電圧Ｖ４をワード線に印加した際にメモリトランジスタがオフする場合か、または第３の判定電圧Ｖ３をワード線に印加した際にメモリトランジスタがオンはするが、そのオンの程度が所定の値より弱い場合に、制御回路１０６が異常発生の出力信号を発する構成とする。この構成により、データ劣化の著しいビットの存在を検出することが出来る。
【００６０】
（３）  第１または第２の実施の形態で述べたリフレッシュの回数が予め定めた第１の所定値以上になったビットが生じた場合、もしくは上記（２）の異常発生の出力が為されたビットが生じた場合は、当該ビットの属するバイトもしくはメモリブロックあるいはセクタのアドレスを、未使用のバイトもしくはメモリブロックあるいはセクタに割り当てる構成とする。この構成により、データ劣化の著しいビットを用いることがなくなるので、半導体記憶装置の故障をより一層防止できる。
【００６１】
（４）  上記（３）の構成において、不良ビットの属するバイトもしくはメモリブロックあるいはセクタのアドレスを、未使用のバイトもしくはメモリブロックあるいはセクタに割り当てる動作を、当該メモリのデータを読むＣＰＵが行なう構成とする。この構成により、半導体記憶装置に特別なアドレス割当回路を追加することなく、半導体記憶装置の故障を防止できる。
【００６２】
（５）  前述の第１の判定電圧Ｖ１または第３の判定電圧Ｖ３をＶｃｃ電位と等しくする。この構成により、Ｖｃｃ電圧以上の高電圧を発生する回路が必要ない、または簡略化できるので、半導体記憶装置の集積度をますます損なわない。
【００６３】
（６）  半導体記憶装置の使用時間が第２の所定値に達する毎に、またはこの使用時間ｔと半導体記憶装置の使用環境温度Ｔｅｍｐから導出される関数値、例えば下記（数５）式で示される値が、第３の所定値に達する毎に、第１または第２の実施の形態で述べたデータ劣化の検出動作を行なう構成とする。
∫Ｔｅｍｐ  ｄｔ            …（数５）
この構成により、データ劣化を生じているビットの検出タイミングが最適化でき、より一層効果的にデータ破壊に至る前にリフレッシュすることが出来る。
【００６４】
（７）  ＣＰＵの通常動作の停止後に、前記のリフレッシュの動作を行なうか、もしくは半導体記憶装置に電源電圧が印加された際に、前記のリフレッシュの動作を行なってから、ＣＰＵの通常動作を開始させる構成とする。この構成により、ＣＰＵの通常動作をほとんど妨げることがなくなる。
【００６５】
（８）  半導体記憶装置の各メモリブロックまたは各セクタ毎に不良検出用メモリトランジスタを設け、この不良検出用メモリトランジスタに第１または第２の実施の形態によるデータ劣化の検知を行ない、データ劣化が検知された際に、この不良検出用メモリトランジスタが属するブロックまたはセクタ内のメモリトランジスタの記憶データをリフレッシュするか、もしくは、この不良検出用メモリトランジスタにおいて上記（２）の異常発生の出力信号が生じた際に、この不良検出用メモリトランジスタが属するメモリブロックまたはセクタのアドレスを、未使用のメモリブロックまたはセクタに割り当てる構成とする。
この構成により、メモリマトリックス１００が大規模な場合でも、短時間でデータ劣化の判断をすることができ、ＣＰＵの通常動作に与える影響をますます小さくすることが出来る。
なお、以上述べた（１）〜（８）の構成を組み合わせれば、それぞれが重畳された効果が生じる。
【００６６】
以上述べてきた説明は、メモリトランジスタの高しきい値電圧状態が書き込み状態、低しきい値電圧状態が消去状態であるとして説明してきた。逆に、低しきい値電圧状態が書き込み状態、高しきい値電圧状態が消去状態である場合も同様な効果が生じる。
【００６７】
また、これまでの説明では、メモリトランジスタがフラッシュメモリである場合について説明したが、メモリトランジスタがＥＥＰＲＯＭもしくはＥＰＲＯＭの場合でも同様な効果が生じる。
【００６８】
また、当該半導体記憶装置において、実使用状態時に有効な高電圧電源が供給されていない等の理由により、メモリトランジスタのリフレッシュが行なえない場合は、まず本実施の形態によって劣化ビットの検出を行なう。そして上記（３）、（４）の構成のように、当該劣化ビットが属するメモリブロックまたはメモリセクタのアドレスを未使用のメモリブロックまたはメモリセクタに割り当てるように構成することにより、リフレッシュを行なえない場合でも、確実に半導体記憶装置の故障を防止できる。
【００６９】
さらに、これまで説明した本発明の実施の形態においては、従来のＥＣＣ回路（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ回路）と比較しても、さらに以下の効果がある。
第１に、ＥＣＣ回路は１ワードないしは１バイト中の１ビット誤りしか訂正できない。本実施の形態の場合は、そのような制約がなく、確実に故障を防止できる。
【００７０】
第２に、ＥＣＣ回路は本来のメモリマトリックスに加えて、複数ビットから成るパリティビットを有するメモリマトリックスを必要とする。このため記憶装置の大きさが３０〜５０％増加し、記憶装置の集積度を著しく損なう。その点、本発明の実施の形態においては追加回路の面積はメモリマトリックス自体の面積よりもずっと小さく、半導体記憶装置の集積度をほとんど損なわない。前記（８）の構成に示した不良検出用メモリトランジスタや劣化したビットのための予備のメモリトランジスタを有する場合でも、追加面積はメモリマトリックス自体の１〜１０％程度でよく、集積度の著しい悪化は生じない。
【００７１】
第３に、ＥＣＣ回路はビット誤り訂正回路を有するため、データ読み出し時にアクセスタイムが増加してしまう。本発明の実施の形態ではデータ読み出し時のアクセスタイム増加はなく、ＣＰＵの通常動作に悪影響を与えない。
【００７２】
なお、前記実施の形態において、第２の記憶装置１１１は必ずしも不揮発性メモリトランジスタで構成される必要はなく、ＳＲＡＭもしくはフリップフロップ等で構成される順序回路などの電子回路でも良い。
【００７３】
また、制御回路１０６の機能を、当該記憶装置のデータを読むＣＰＵが行なうことにより、記憶装置の回路構成を簡略化できる。さらに半導体記憶装置とＣＰＵを同一半導体基板上に形成すれば、パッケージ等に制約されることなく、半導体記憶装置とＣＰＵ間の配線を増やすことができ、回路構成の自由度が増す。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図。
【図２】フラッシュメモリの断面構造を示す断面図。
【図３】フラッシュメモリの記憶データが書き込み状態（高しきい値電圧状態）および消去状態（低しきい値電圧状態）である場合の各ビットのしきい値電圧分布を示す図。
【図４】ビットに第１の判定電圧Ｖ１と第２の判定電圧Ｖ２を印加した際の、メモリトランジスタのオン、オフ状態を示す図表。
【図５】本発明の第２の実施の形態を示すブロック図。
【図６】読み出し回路２０４内に形成するセンスアンプの一例を示す回路図。
【図７】フラッシュメモリの断面図であり、（ａ）は消去状態、（ｂ）は書き込み状態を示す図。
【図８】従来装置の一例のブロック図。
【図９】フラッシュメモリの書き込み状態と消去状態におけるメモリトランジスタのしきい値電圧を示す図。
【図１０】半導体記憶装置における温度と平均故障率との関係を示す特性図。
【符号の説明】
１…ＣＰＵ
２…メモリマトリックス
３…タイマ
４…制御回路を含む書き込み回路
１００…メモリマトリックス
１０１…ローデコーダ
１０２…カラムデコーダ
１０３…書き込み回路
１０４…読み出し回路
１０５…第１の判定電圧Ｖ１と第２の判定電圧Ｖ２とを出力できる電圧発生回路
１１１…第２の記憶装置
１１２…コンデンサ
１１３…コンデンサ
１１４…コントロールゲート
１１５…フローティングゲート
１１６…Ｐ型基板
２０４…センスアンプを有する読み出し回路
２０５…第１の判定電圧Ｖ１を出力できる電圧発生回路
２１０…Ｐｃｈトランジスタ
２１１…インバータ
２１２…インバータ２１１の出力Ａ
２１３…コンパレータ
２１４…コンパレータ２１３の出力Ｂ
２１５…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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