(57)【特許請求の範囲】
【請求項１】
半導体基板上に、該半導体基板とは逆の導電型からなる半導体活性層を設け、該半導体活性層に対向した２以上の電流端子と該電流端子の対向方向と直交する方向に対向した２以上のセンス端子が配置されており、前記電流端子間の主たる電流は前記活性層表面に平行に流れ、磁場は前記活性層表面に対して垂直方向に印加されるホール素子において、前記電流端子と前記センス端子で取り囲まれた前記活性層表面部に、該活性層とは逆の導電型で前記電流の電流路を制限するための拡散層を、前記電流端子と前記センス端子の何れに対しても対称になるように４個設け、さらにこれらの拡散層のうち前記２以上の電流端子間の中心を通る直線と前記２以上のセンス端子間の中心を通る直線の交点に対し点対称の位置に当たるそれぞれ２個の拡散層同士の電位を同電位にしてなることを特徴とするホール素子。
【請求項２】
一方の前記センス端子の電位を入力し、当該センス端子の電位を常にゼロＶにするように一方の前記電流端子の電位を制御する演算増幅器を有することを特徴とする請求項１記載のホール素子。
【請求項３】
前記拡散層には、所定の電位を与えてなることを特徴とする請求項２記載のホール素子。
【請求項４】
前記電流端子間には、交流電圧入力により交流電流を流入させるように構成してなることを特徴とする請求項１乃至３の何れかに記載のホール素子。
【請求項５】
前記半導体基板と前記半導体活性層の間に絶縁酸化膜を設けたＳＯＩ基板を用いて構成してなることを特徴とする請求項１乃至４の何れかに記載のホール素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁場が素子面に垂直に印加されるいわゆる横型ホール素子と称されるホール素子に関する。
【０００２】
【従来の技術】
従来のホール素子としては、例えば図５に示すようなものがある。ｐ型Ｓｉ基板１上にｎ型Ｓｉエピタキシャル層を堆積し、一部のｎ型Ｓｉエピタキシャル層を残してｐ型不純物をｐ型Ｓｉ基板１に達するまで全面的に拡散形成することにより、ｐ型素子分離層３及びｐ型Ｓｉ基板１で接合分離されたｎ型活性層領域２が形成されている。活性層領域２内には、対向した２つの電流電極（電流端子）４ａ，４ｂと、この電流端子４ａ，４ｂの対向方向と直交する方向に対向した２つのセンス電極（センス端子）５ａ，５ｂがｎ型不純物のｎ+ 拡散により形成されている。２つの電流電極４ａ，４ｂ間に電流を流し、基板に垂直に磁界を印加することにより、２つのセンス電極５ａ，５ｂ間にローレンツの原理によりホール電圧が誘起される。実際のホール素子では、素子の作製精度や応力に起因するオフセット電圧が、真のホール電圧に被る。このオフセット電圧を除去するために、活性層領域２とは逆の導電型を有するｐ型の拡散層（ゲート）６を設け、電流路を素子表面から遠ざけるように制限することでオフセット電圧を除去している。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のホール素子では、ゲートが存在することにより、電流電極間に電流を流す電源の極性によってホール電圧の絶対値のアンバランス（非対称電圧）が生じる。このアンバランスが素子の電圧リニアリティを低下させている。交流電源のように電流電極への入力電圧の極性が周期的に変わる場合には、この非対称電圧が問題となる。ホール素子を用いて精度の高いセンシングを行う場合、この非対称電圧は極力小さくしなければならない。
【０００４】
本発明は、上記に鑑みてなされたもので、電源の極性によるホール電圧のアンバランスを抑え、電圧リニアリティを向上させて高精度のセンシングを行うことができる小型なホール素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体基板上に、該半導体基板とは逆の導電型からなる半導体活性層を設け、該半導体活性層に対向した２以上の電流端子と該電流端子の対向方向と直交する方向に対向した２以上のセンス端子が配置されており、前記電流端子間の主たる電流は前記活性層表面に平行に流れ、磁場は前記活性層表面に対して垂直方向に印加されるホール素子において、前記電流端子と前記センス端子で取り囲まれた前記活性層表面部に、該活性層とは逆の導電型で前記電流の電流路を制限するための拡散層を、前記電流端子と前記センス端子の何れに対しても対称になるように４個設け、さらにこれらの拡散層のうち前記２以上の電流端子間の中心を通る直線と前記２以上のセンス端子間の中心を通る直線の交点に対し点対称の位置に当たるそれぞれ２個の拡散層同士の電位を同電位にしてなることを要旨とする。この構成により、４個の拡散層がレイアウト的・電位的に一層良好な対称性が保たれて、拡散層及び半導体基板からの空乏層の伸びが電流端子への入力電圧の極性に関係なく対称とする。この結果、入力電圧の絶対値が同じであれば入力抵抗は一定となり、ホール電圧のアンバランスを一層抑えることが可能となる。
【０００７】
請求項２記載の発明は、上記請求項１記載のホール素子において、一方の前記センス端子の電位を入力し、当該センス端子の電位を常にゼロＶにするように一方の前記電流端子の電位を制御する演算増幅器を有することを要旨とする。この構成により、演算増幅器の作用で一方のセンス端子の電位が常にゼロＶに固定される。
【０００９】
請求項３記載の発明は、上記請求項２記載のホール素子において、前記拡散層には、所定の電位を与えてなることを要旨とする。この構成により、拡散層からの空乏層が素子の深部により一層伸びて、電流路をより確実に制限することが可能となる。
【００１０】
請求項４記載の発明は、上記請求項１乃至３の何れかに記載のホール素子において、前記電流端子間には、交流電圧入力により交流電流を流入させるように構成してなることを要旨とする。この構成により、拡散層及び半導体基板からの空乏層の伸びが、電流端子への入力電圧の極性に関係なく対称となることから、電流端子間に流れる電流の方向が交流の周波数に応じて変化しても、交流入力電圧の絶対値が同じであれば入力抵抗は一定となって、ホール電圧のアンバランスは抑えられる。
【００１１】
請求項５記載の発明は、上記請求項１乃至４の何れかに記載のホール素子において、前記半導体基板と前記半導体活性層の間に絶縁酸化膜を設けたＳＯＩ基板を用いて構成してなることを要旨とする。この構成により、基板側からの空乏層の伸びが抑えられる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１３】
図１は、本発明の第１の実施の形態を示す図である。なお、図１及び後述の第２の実施の形態以下の各実施の形態を示す図において前記図５における部材及び部位等と同一ないし均等のものは、前記と同一符号を以って示し、重複した説明を省略する。まず、ホール素子の構成を説明すると、本実施の形態では、電流電極４ａ，４ｂとセンス電極５ａ，５ｂで取り囲まれたｎ型活性層領域２の表面部にｐ型の拡散層である２つのゲート６ａ，６ｂが、２つの電流電極４ａ，４ｂの中心を通る直線と２つのセンス電極５ａ，５ｂの中心を通る直線との交点に対し、点対称となる位置に配置されている。
【００１４】
次に、上述のように構成された本実施の形態の作用を説明する。電流路を制限してオフセット電圧を除去するための２つのゲート６ａ，６ｂが、レイアウト的に対称性をもって配置されることで、２つのゲート６ａ，６ｂ及びｐ型Ｓｉ基板１からのビルトインポテンシャルによる空乏層の伸びが、電流電極４ａ，４ｂへの入力電圧の極性に関係なく対称となる。この結果、入力電圧の絶対値が同じであれば入力抵抗は一定となり、ホール電圧のアンバランスを抑えることが可能となる。このホール電圧のアンバランスこそが非対称電圧であり、本実施の形態のホール素子では非対称電圧が小さいため、素子の電圧リニアリティが良好となり、高精度のセンシングを行うことができる。また、ゲート６ａ，６ｂは２個のみなので、小型な素子を実現することができる。なお、ゲート６ａ，６ｂには、それぞれ所定の電位を与えることにより、ゲート６ａ，６ｂから素子の深部に空乏層を伸ばし、電流路をより確実に制限することで、オフセット電圧をより小さくすることができる。
【００１５】
図２には、本発明の第２の実施の形態を示す。本実施の形態は、４つのゲート６ａ，６ｂ，６ｃ，６ｄが、２つの電流電極４ａ，４ｂの中心を通る直線と２つのセンス電極５ａ，５ｂの中心を通る直線との交点に対し、点対称となる位置に配置されている。そして、このような４つのゲート６ａ，６ｂ，６ｃ，６ｄの対称配置において、さらに上記交点に対し点対称な位置にあるゲート同士、例えば６ａと６ｄ，６ｂと６ｃがそれぞれ結線（クロスカップル）され、これらの点対称の位置にあるゲート同士６ａと６ｄ，６ｂと６ｃの電位がそれぞれ同電位にされている。
【００１６】
次に、上述のように構成された本実施の形態の作用を説明する。４つのゲート６ａ，６ｂ，６ｃ，６ｄがレイアウト的・電位的に一層良好な対称性が保たれて、４つのゲート６ａ，６ｂ，６ｃ，６ｄ及びｐ型Ｓｉ基板１からの空乏層の伸びが、電流電極４ａ，４ｂへの入力電圧の極性に関係なく対称となる。この結果、入力電圧の絶対値が同じであれば入力抵抗は一定となり、ホール電圧のアンバランスを一層抑えることが可能となる。したがって、電圧リニアリティが一層良好となり、高精度のセンシングを行うことができる。
【００１７】
図３には、本発明の第３の実施の形態を示す。本実施の形態は、一方のセンス電極５ｂの電位を入力し、そのセンス電極５ｂの電位を常に０Ｖにするように一方の電流電極４ｂの電位を制御する演算増幅器９を設けたものである。この構成を用いた場合、複数のゲートの電位的対称性を損なうことなく素子を駆動することが可能となって、確実に高精度のセンシングを行うことができる。
【００１９】
図４には、本発明の第４の実施の形態を示す。本実施の形態は、上記図１〜図３（第１〜第３の実施の形態）のレイアウト的・電位的な対称性を考慮したホール素子を、ｐ型Ｓｉ基板１と活性層領域２との間に絶縁酸化膜８を有するＳＯＩ基板を用いて作製したものである。ＳＯＩ基板を用いることにより、素子の基板からの空乏層７の伸びを抑えることができる。ＳＯＩ基板を用いる方法と、複数のゲートのレイアウト的・電位的対称性を考慮した方法との相乗効果により、電圧リニアリティが格段に向上する。
【００２０】
上述したように、各実施の形態では、ゲート及びｐ型Ｓｉ基板１からの空乏層の伸びが、電流電極４ａ，４ｂへの入力電圧の極性に関係なく対称となることから、電流電極４ａ，４ｂ間には、交流電圧入力により交流電流を流入させるようにしても、交流電圧の絶対値が同じであれば入力抵抗は一定となって、ホール電圧のアンバランスは抑えられる。
【００２１】
なお、電流電極及びセンス電極の配設数は、それぞれ２以上としてもよい。
【００２３】
【発明の効果】
請求項１記載の発明によれば、電流端子とセンス端子で取り囲まれた活性層表面部に、該活性層とは逆の導電型で電流路を制限するための拡散層を、前記電流端子と前記センス端子の何れに対しても対称になるように４個設け、さらにこれらの拡散層のうち前記電流端子間の中心を通る直線と前記センス端子間の中心を通る直線の交点に対し点対称の位置に当たるそれぞれ２個の拡散層同士の電位を同電位にしたため、４個の拡散層がレイアウト的・電位的に良好な対称性が保たれて、電流端子への入力電圧の極性に関係なくホール電圧のアンバランスを一層抑えることができる。これにより電圧リニアリティが一層向上して高精度のセンシングを行うことができる。
【００２４】
請求項２記載の発明によれば、一方の前記センス端子の電位を入力し、当該センス端子の電位を常にゼロＶにするように一方の前記電流端子の電位を制御する演算増幅器を具備させたため、拡散層の電位的対称性を損なうことなく素子を駆動することができて、確実に高精度のセンシングを行うことができる。
【００２６】
請求項３記載の発明によれば、前記拡散層には、所定の電位を与えるようにしたため、電流路がより確実に制限されて、オフセット電圧がより小さくなり、一層高精度のセンシングを行うことができる。
【００２７】
請求項４記載の発明によれば、前記電流端子間には、交流電圧入力により交流電流を流入させるようにしたため、電流端子間に流れる電流の方向が交流の周波数に応じて変化しても、ホール電圧のアンバランスが抑えられて、交流入力においても高精度のセンシングを行うことができる。
【００２８】
請求項５記載の発明によれば、前記半導体基板と前記半導体活性層の間に絶縁酸化膜を設けたＳＯＩ基板を用いて構成したため、基板側からの空乏層の伸びが抑えられ、拡散層のレイアウト的・電位的対称性を考慮した方法との相乗効果により、電圧リニアリティが格段に向上して、一層高精度のセンシングを行うことができる。
【図面の簡単な説明】
【図１】本発明に係るホール素子の第１の実施の形態を示す平面図及び断面図である。
【図２】本発明の第２の実施の形態を示す平面図及び断面図である。
【図３】本発明の第３の実施の形態を示す平面図である。
【図４】本発明の第４の実施の形態を示す断面図である。
【図５】従来のホール素子の平面図及び断面図である。
【符号の説明】
１  ｐ型Ｓｉ基板（半導体基板）
２  活性層領域
４ａ，４ｂ  電流電極（電流端子）
５ａ，５ｂ  センス電極（センス端子）
６ａ〜６ｂ  ゲート（拡散層）
７  空乏層
８  絶縁酸化膜
９  演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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