(57)【特許請求の範囲】
【請求項１】
積分容量と、
入力電圧の電圧値に応じた電流値の電流で前記積分容量の充放電を行う第１の充放電回路と、
充電時間中の一定時間、充電を停止し、放電時間中の一定時間、放電を停止するように前記第１の充放電回路を制御する充放電制御回路と、
前記充電時間中は第１の論理レベル、前記放電時間中は第２の論理レベルとする発振信号を生成する発振信号生成回路とを備えていることを特徴とする電圧制御発振器。
【請求項２】
前記第１の充放電回路は、第１の開閉スイッチ回路と、前記第１の開閉スイッチ回路を介して前記積分容量を充放電する第２の充放電回路とを備え、
前記充放電制御回路は、充電時間中の一定時間、及び、放電時間中の一定時間、前記第１の開閉スイッチ回路をオフ、その他の時間、前記第１の開閉スイッチ回路をオンとするものであることを特徴とする請求項１記載の電圧制御発振器。
【請求項３】
前記第２の充放電回路は、電流入力端子を電源線に接続し、前記入力電圧の電圧値に応じた電流値の電流を流す第１の電流源と、
一端を前記第１の電流源の電流出力端子に接続し、他端を前記第１の開閉スイッチ回路の一端に接続し、前記発振信号が第１の論理レベルにある場合にはオン、前記発振信号が第２の論理レベルにある場合にはオフとなる第２の開閉スイッチ回路と、
一端を前記第１の開閉スイッチ回路の一端に接続し、前記発振信号が第１の論理レベルにある場合にはオフ、前記発振信号が第２の論理レベルにある場合にはオンとなる第３の開閉スイッチ回路と、
電流入力端子を前記第３の開閉スイッチ回路の他端に接続し、電流出力端子を接地線に接続し、前記入力電圧の電圧値に応じた電流値の電流を流す第２の電流源とを備えていることを特徴とする請求項２記載の電圧制御発振器。
【請求項４】
前記入力電圧が入力される電圧−電流変換器を備え、
前記第１、第２の電流源として、前記電圧−電流変換器の出力電流により電流値を制御される第１、第２の電流制御電流源を備えていることを特徴とする請求項３記載の電圧制御発振器。
【請求項５】
前記充放電制御回路は、前記発振信号のエッジを検出して前記発振信号のエッジに同期したエッジパルスを発生するエッジパルス発生回路と、
前記エッジパルスと、クロックとで前記第１の開閉スイッチ回路のオン、オフを制御するスイッチ制御信号を出力するスイッチ制御回路とを備えていることを特徴とする請求項２、３又は４記載の電圧制御発振器。
【請求項６】
前記スイッチ制御回路は、データ入力端子に第１の論理レベルが入力される第１のＤフリップフロップ回路と、
データ入力端子を前段のＤフリップフロップ回路の正相出力端子に接続するように、前記第１のＤフリップフロップ回路を初段として縦列接続された第２、第３・・・第ｎのＤフリップフロップ回路と、
データ入力端子を前記第ｎのＤフリップフロップ回路の逆相出力端子に接続した第ｎ＋１のＤフリップフロップ回路とを備え、
前記第１〜第ｎ＋１のＤフリップフロップ回路は、クロック入力端子に前記クロックが供給され、リセット端子に前記エッジパルスが供給されるように構成されていることを特徴とする請求項５記載の電圧制御発振器。
【請求項７】
前記発振信号生成回路は、一方の入力端子に前記積分容量の端子電圧が供給され、前記発振信号を生成するコンパレータと、
前記発振信号が第１の論理レベルにある場合、第１の基準電圧を前記コンパレータの他方の入力端子に供給し、前記発振信号が第２の論理レベルにある場合、第２の基準電圧を前記コンパレータの他方の入力端子に供給する基準電圧供給回路とを備えて構成されていることを特徴とする請求項３、４、５又は６記載の電圧制御発振器。
【請求項８】
前記基準電圧供給回路は、第１の入力端子に前記第１の基準電圧が供給され、前記第２の入力端子に第２の基準電圧が供給され、出力端子を前記コンパレータの他方の入力端子に接続し、前記発振信号が第１の論理レベルにある場合には、前記第１の入力端子と前記出力端子とを接続状態、前記第２の入力端子と前記出力端子とを非接続状態とし、前記発振信号が第２の論理レベルにある場合には、前記第１の入力端子と前記出力端子とを非接続状態、前記第２の入力端子と前記出力端子とを接続状態とする切換えスイッチ回路を備えて構成されていることを特徴とする請求項７記載の電圧制御発振器。
【請求項９】
前記第１の論理レベルがＨレベル、前記第２の論理レベルがＬレベルの場合、前記コンパレータの一方の入力端子は反転入力端子、前記コンパレータの他方の入力端子は非反転入力端子であり、前記第１の基準電圧は前記第２の基準電圧よりも高い電圧であることを特徴とする請求項８記載の電圧制御発振器。
【請求項１０】
積分容量と、
入力信号の一周期ごとに前記積分容量の端子電圧をリセットし、前記積分容量の充電を行う第１の充放電回路と、
充電時間中の一定時間、充電を停止するように前記第１の充放電回路を制御する充電制御回路と、
充電時間終了前に前記積分容量の端子電圧をサンプリングしてホールドするサンプルホールド回路とを備えていることを特徴とする周波数−電圧変換器。
【請求項１１】
前記第１の充放電回路は、第１の開閉スイッチ回路と、前記第１の開閉スイッチ回路を介して前記入力信号の一周期ごとに前記積分容量の端子電圧をリセットし、前記積分容量の充電を行う第２の充放電回路とを備え、
前記充電制御回路は、充電時間中の一定時間、前記第１の開閉スイッチ回路をオフ、その他の時間、前記第１の開閉スイッチ回路をオンとするものであることを特徴とする請求項１０記載の周波数−電圧変換器。
【請求項１２】
前記第２の充放電回路は、電流入力端子を電源線に接続し、電流出力端子を前記第１の開閉スイッチ回路の一端に接続した定電流源と、
一端を前記第１の開閉スイッチ回路の一端に接続し、他端を接地線に接続した第２の開閉スイッチ回路と、
前記第２の開閉スイッチ回路のオン、オフを制御するスイッチ制御回路とを備えていることを特徴とする請求項１１記載の周波数−電圧変換器。
【請求項１３】
前記スイッチ制御回路は、前記入力信号を入力して同一周波数の方形信号を生成する方形信号生成回路と、
前記方形信号の立ち上がりエッジ又は立ち下がりエッジを検出して前記方形信号の立ち上がりエッジ又は立ち下がりエッジに同期したエッジパルスを発生するエッジパルス発生回路と、
前記エッジパルスを入力して前記エッジパルスを遅延してなる遅延エッジパルスを出力し、前記遅延エッジパルスで前記第２の開閉スイッチ回路のオン、オフを制御する遅延回路とを備えていることを特徴とする請求項１２記載の周波数−電圧変換器。
【請求項１４】
前記充電制御回路は、前記遅延エッジパルスと、クロックとを入力して前記第１の開閉スイッチ回路のオン、オフを制御するように構成されていることを特徴とする請求項１３記載の周波数−電圧変換器。
【請求項１５】
前記充電制御回路は、データ入力端子に第１の論理レベルが入力される第１のＤフリップフロップ回路と、
データ入力端子を前段のＤフリップフロップ回路の正相出力端子に接続するように、前記第１のＤフリップフロップ回路を初段として縦列接続された第２、第３・・・第ｎのＤフリップフロップ回路と、
データ入力端子を前記第ｎのＤフリップフロップ回路の逆相出力端子に接続した第ｎ＋１のＤフリップフロップ回路とを備え、
前記第１〜第ｎ＋１のＤフリップフロップ回路は、クロック入力端子にクロックが供給され、リセット端子に前記遅延エッジパルスが供給されるように構成されていることを特徴とする請求項１４記載の周波数−電圧変換器。
【請求項１６】
前記サンプルホールド回路は、前記エッジパルスをサンプリング信号として前記積分容量の端子電圧をサンプリングするように構成されていることを特徴とする請求項１３、１４又は１５記載の周波数−電圧変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積分容量に電流を供給して電荷を積分する積分器を使用してなる電圧制御発振器及び周波数−電圧変換器に関する。
【０００２】
【従来の技術】
（従来の積分器の一例・・図１２、図１３）
図１２は従来の積分器の一例を示す回路図である。図１２中、１は積分容量、２は積分容量１に直流電流を供給する電流供給回路、３は積分スタート信号ＳＴを電流供給回路２に与えて電流供給回路を制御する制御回路である。
【０００３】
図１３は図１２に示す従来の積分器の動作を示す波形図であり、図１３（Ａ）は制御回路３から出力される積分スタート信号ＳＴ、図１３（Ｂ）は積分容量１の端子電圧Ｖcを示している。
【０００４】
即ち、図１２に示す従来の積分器においては、制御回路３から積分スタート信号ＳＴが出力されると、電流供給回路２は、積分容量１に直流電流を供給し、この結果、積分容量１の端子電圧Ｖcは、電流供給回路２から供給される電流の電流値Ｉに応じて時間と共に上昇する。
【０００５】
なお、積分終了時における積分容量１の端子電圧Ｖceは、積分容量１の容量値をＣ、積分時間をＴとすると、
Ｖce ＝（Ｉ／Ｃ）×Ｔ
となる。
【０００６】
（従来の電圧制御発振器の一例・・図１４、図１５）
図１４は従来の電圧制御発振器の一例を示す回路図である。図１４中、Ｖinは入力電圧（制御電圧）、５は入力電圧Ｖinが入力される電圧−電流変換器、６は電圧−電流変換器５の出力電流値を決定する抵抗である。
【０００７】
また、７、８は電圧−電流変換器５の出力電流により電流値が制御される電流制御電流源であり、抵抗６の抵抗値をＲとすると、
Ｉ∝Ｖin／Ｒ
となるように構成されている。
【０００８】
また、９は積分容量、１０はコンパレータであり、コンパレータ１０は、反転入力端子１０Ａに積分容量９の端子電圧Ｖcが入力され、非反転入力端子１０Ｂに基準電圧ＶRH又は基準電圧ＶRL（＜ＶRH）が入力され、出力端子に電圧制御発振器の発振信号（ＶＣＯ出力）Ｓoutを出力するものである。
【０００９】
また、１１は発振信号Ｓoutによりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路１１は、発振信号Ｓout＝Ｈレベルの場合にはオン、発振信号Ｓout＝Ｌレベルの場合にはオフとなるものである。
【００１０】
また、１２は発振信号Ｓoutを反転するインバータ、１３はインバータ１２の出力によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路１３は、インバータ１２の出力＝Ｈレベルの場合にはオン、インバータ１２の出力＝Ｌレベルの場合にはオフとなるものである。
【００１１】
また、１４は発振信号Ｓoutによりオン、オフが制御される切換えスイッチ回路であり、入力端子１４Ａには基準電圧ＶRHが印加され、入力端子１４Ｂには基準電圧ＶRLが印加され、出力端子１４Ｃはコンパレータ１０の非反転入力端子１０Ｂに接続されている。
【００１２】
この切換えスイッチ回路１４は、発振信号Ｓout＝Ｈレベルの場合には、入力端子１４Ａと出力端子１４Ｃとが接続状態、発振信号Ｓout＝Ｌレベルの場合には、入力端子１４Ｂと出力端子１４Ｃとが接続状態となるように構成されている。
【００１３】
図１５は図１４に示す従来の電圧制御発振器の動作を示す波形図である。図１５（Ａ）は積分容量９の端子電圧Ｖc、図１５（Ｂ）は発振信号Ｓoutを示しており、二点鎖線１６で囲む部分は、図１５（Ａ）の破線１７で囲む部分の拡大図である。
【００１４】
即ち、図１４に示す従来の電圧制御発振器においては、例えば、発振信号Ｓout＝Ｌレベルとなっている場合、切換えスイッチ回路１４においては、入力端子１４Ｂと出力端子１４Ｃとが接続状態となり、基準電圧ＶRLがコンパレータ１０の非反転入力端子１０Ｂに入力されると共に、開閉スイッチ回路１１＝オフ、インバータ１２の出力＝Ｈレベル、開閉スイッチ回路１３＝オンの状態にある。
【００１５】
この結果、積分容量９から電流制御電流源８側に入力電圧Ｖinの電圧値に応じた直流電流が流れ、積分容量９の端子電圧Ｖcは時間に比例して下降することになる。そして、積分容量９の端子電圧Ｖcが基準電圧ＶRLに達すると、発振信号Ｓout＝Ｈレベルとなる。
【００１６】
この結果、切換えスイッチ回路１４では、入力端子１４Ａと出力端子１４Ｃとが接続状態となり、コンパレータ１０の非反転入力端子１０Ｂには基準電圧ＶRHが入力されると共に、開閉スイッチ回路１１＝オン、インバータ１２の出力＝Ｌレベル、開閉スイッチ回路１３＝オフとなる。
【００１７】
この結果、電流制御電流源７から積分容量９に入力電圧Ｖinの電圧値に応じた直流電流が供給され、積分容量９の端子電圧Ｖcは時間に比例して上昇することになる。そして、積分容量９の端子電圧Ｖcが基準電圧ＶRHを越えると、発振信号Ｓout＝Ｌレベルとなる。
【００１８】
この結果、切換えスイッチ回路１４では、入力端子１４Ｂと出力端子１４Ｃとが接続状態となり、コンパレータ１０の非反転入力端子１０Ｂには基準電圧ＶRLが入力されると共に、開閉スイッチ回路１１＝オフ、インバータ１２の出力＝Ｈレベル、開閉スイッチ回路１３＝オンとなる。
【００１９】
この結果、積分容量９から電流制御電流源８側に入力電圧Ｖinの電圧値に応じた直流電流が流れ、積分容量９の端子電圧Ｖcは時間に比例した下降を続けることになる。そして、積分容量９の端子電圧Ｖcが基準電圧ＶRLに達すると、発振信号Ｓout＝Ｈレベルとなる。
【００２０】
以下、同様の動作が繰り返され、入力電圧Ｖinの電圧値に応じた周波数の発振信号Ｓoutが出力されることになる。なお、発振信号Ｓoutの周期Ｔは、積分容量９の容量値をＣとすると、
Ｔ∝（Ｃ／Ｉ）×（ＶRH−ＶRL）
となる。
【００２１】
（従来の周波数−電圧変換器の一例・・図１６、図１７）
図１６は従来の周波数−電圧変換器の一例を示す回路図である。図１６中、Ｓinは入力信号、１９は入力信号Ｓinを接地電圧０［Ｖ］でスライスして入力信号Ｓinと同一周波数の方形信号Ｓpを出力するコンパレータであり、非反転入力端子１９Ａに入力信号Ｓinが入力され、反転入力端子１９Ｂに接地電圧０［Ｖ］が供給されるように構成されている。
【００２２】
また、２０は方形信号Ｓpの立ち上がりエッジを検出して方形信号Ｓpの立ち上がりエッジに同期したエッジパルスＰrを発生するエッジパルス発生回路、２１はエッジパルスＰrを遅延して遅延エッジパルスＰrdを出力する遅延回路である。
【００２３】
また、２２は遅延回路２１から出力される遅延エッジパルスＰrdによりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路２２は、遅延エッジパルスＰrdが供給される時間にはオン、遅延エッジパルスＰrdが供給されない時間にはオフとなるものである。
【００２４】
また、２３は積分容量、２４は積分容量２３に対して直流電流を供給する定電流源、２５はエッジパルスＰrをサンプリング信号として積分容量２３の端子電圧Ｖc をサンプリングしてホールドするサンプルホールド回路である。
【００２５】
図１７は図１６に示す従来の周波数−電圧変換器の動作を示す波形図であり、図１７（Ａ）は入力信号Ｓin、図１７（Ｂ）は方形信号Ｓp、図１７（Ｃ）はエッジパルスＰr、図１７（Ｄ）は遅延エッジパルスＰrd、図１７（Ｅ）は積分容量２３の端子電圧Ｖc、図１７（Ｆ）はサンプルホールド回路の出力電圧（周波数−電圧変換器の出力電圧）Ｖout を示している。
【００２６】
即ち、図１６に示す従来の周波数−電圧変換器においては、たとえば、図１７（Ａ）に示すような入力信号Ｓinが入力されると、コンパレータ１９は、入力信号Ｓinを接地電圧０［Ｖ］でスライスし、図１７（Ｂ）に示すように、入力信号Ｓinと同一周波数の方形信号Ｓpを出力する。
【００２７】
そして、エッジパルス発生回路２０は、方形信号Ｓpの立ち上がりエッジを検出し、図１７（Ｃ）に示すように、方形信号Ｓpの立ち上がりエッジに同期したエッジパルスＰrを発生し、サンプルホールド回路２５は、エッジパルスＰrをサンプリング信号として積分容量２３の端子電圧Ｖcをサンプリングしてホールドする。
【００２８】
他方、遅延回路２１は、エッジパルスＰrを遅延して、図１７（Ｄ）に示すように、遅延エッジパルスＰrdを出力する。この結果、開閉スイッチ回路２２は、オンとなり、定電流源２４から出力される直流電流を接地側に流すと共に、積分容量２３を放電し、積分容量２３の端子電圧Ｖcを０［Ｖ］にリセットする。
【００２９】
そして、開閉スイッチ回路２２に対する遅延エッジパルスＰrdの供給がなくなると、開閉スイッチ回路２２はオフとなり、定電流源２４から積分容量２３に直流電流が供給され、積分動作が行われることになる。
【００３０】
このような積分動作が入力信号Ｓinの各周期ごとに行われ、積分容量２３の端子電圧Ｖcは、図１７（Ｅ）に示すように変化し、サンプルホールド回路２５の出力電圧Ｖoutは、図１７（Ｆ）に示すように、入力信号Ｓinの周期に比例した電圧となる。
【００３１】
【発明が解決しようとする課題】
ここに、図１２に示す従来の積分器を使用してなる図１４に示す電圧制御発振器においては、Ｉ／Ｃを大きくし、積分容量９の端子電圧Ｖcが電源電圧を越えない範囲で、積分容量９の端子電圧Ｖcの変化率を大きくすることができれば、ジッタを低減化した高精度の発振信号Ｓoutを得ることができる。
【００３２】
しかし、図１２に示す従来の積分器は、積分電圧が積分時間に比例する関係を使用しているため、Ｉ／Ｃを大きくすると、積分容量９の端子電圧Ｖcが電源電圧を越えてしまうことから、Ｉ／Ｃを大きくすることができず、図１２に示す従来の積分器を、たとえば、電圧制御発振器に使用する場合には、ジッタを低減化した高精度の発振信号Ｓoutを得ることができないという問題点があった。
【００３３】
また、図１２に示す従来の積分器を使用してなる図１６に示す周波数−電圧変換器においては、Ｉ／Ｃを大きくし、積分容量２３の端子電圧Ｖcが電源電圧を越えない範囲で、積分容量２３の端子電圧Ｖcの変化率を大きくすることができれば、出力電圧Ｖoutの電圧変化率を大きくし、Ｓ／Ｎ比の高い高精度の出力電圧Ｖoutを得ることができる。
【００３４】
しかし、図１２に示す従来の積分器は、積分電圧が積分時間に比例する関係を使用しているため、Ｉ／Ｃを大きくすると、積分容量２３の端子電圧Ｖcが電源電圧を越えてしまうことから、Ｉ／Ｃを大きくすることができず、図１２に示す従来の積分器を、たとえば、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ比の高い高精度の出力電圧を得ることができないという問題点があった。
【００３５】
また、図１４に示す従来の電圧制御発振器においては、例えば、基準電圧ＶRLに電圧ΔＶのノイズが重畳された場合、積分容量９の放電期間は、図１５の二点鎖線１６で囲む部分に示すように、
ΔＴ＝（Ｃ／Ｉ）×ΔＶ
だけばらつき、これが発振信号Ｓoutのジッタの原因となってしまい、高精度の発振信号を得ることができないという問題点があった。基準電圧ＶRHにノイズが重畳された場合も同様である。
【００３６】
また、図１６に示す従来の周波数−電圧変換器においては、出力電圧Ｖoutの電圧値は、入力信号Ｓinの周期に比例するため、入力信号Ｓinの周波数の変化率Δｆが小さい場合、出力電圧Ｖoutの電圧変化率ΔＶも小さくなってしまい、このため、ノイズの影響を受けやすく、出力電圧ＶoutのＳ／Ｎ比が悪くなるという問題点があった。
【００３７】
なお、出力電圧ＶoutのＳ／Ｎ比を上げるため、出力電圧Ｖoutの振幅を大きくする方法があるが、このようにすると、出力電圧Ｖoutの最大値が電源電圧の範囲を越えてしまうという問題点が発生してしまう。
【００３８】
本発明は、かかる点に鑑み、ジッタを低減化した高精度の発振信号を得ることができるようにした電圧制御発振器と、出力電圧の最大値が電源電圧の範囲を越えることなく、出力電圧の電圧変化率を大きくし、Ｓ／Ｎ比の高い高精度の出力電圧を得ることができるようにした周波数−電圧変換器とを提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明中、第１の発明は、電圧制御発振器の発明であり、積分容量と、入力電圧の電圧値に応じた電流値の電流で積分容量の充放電を行う第１の充放電回路と、充電時間中の一定時間、充電を停止し、放電時間中の一定時間、放電を停止するように第１の充放電回路を制御する充放電制御回路と、充電時間中は第１の論理レベル、放電時間中は第２の論理レベルとする発振信号を生成する発振信号生成回路とを備えているというものである。
【００４０】
第１の発明においては、積分容量の充電時間中、実際に積分容量の充電を行っている時間は［（充電時間）−（充電時間中の一定時間）］となり、積分容量の放電時間中、実際に積分容量の放電を行っている時間は［（放電時間）−（放電時間中の一定時間）］となる。
【００４１】
したがって、［（積分容量の容量値）／（充電電流）］の値及び［（積分容量の容量値）／（放電電流）］の値を小さくすることで、実際に積分容量の充電又は放電を行っている場合における積分容量の端子電圧の変化率を大きくすることができるので、ノイズ等により積分容量の端子電圧がばらついた場合であっても、充電時間及び放電時間のばらつきを小さくすることができる。
【００４２】
本発明中、第２の発明は、第１の発明において、第１の充放電回路は、第１の開閉スイッチ回路と、第１の開閉スイッチ回路を介して積分容量を充放電する第２の充放電回路とを備え、充放電制御回路は、充電時間中の一定時間、及び、放電時間中の一定時間、第１の開閉スイッチ回路をオフ、その他の時間、第１の開閉スイッチ回路をオンとするものであるというものである。
【００４３】
本発明中、第３の発明は、第２の発明において、第２の充放電回路は、電流入力端子を電源線に接続し、入力電圧の電圧値に応じた電流値の電流を流す第１の電流源と、一端を第１の電流源の電流出力端子に接続し、他端を第１の開閉スイッチ回路の一端に接続し、発振信号が第１の論理レベルにある場合にはオン、発振信号が第２の論理レベルにある場合にはオフとなる第２の開閉スイッチ回路と、一端を第１の開閉スイッチ回路の一端に接続し、発振信号が第１の論理レベルにある場合にはオフ、発振信号が第２の論理レベルにある場合にはオンとなる第３の開閉スイッチ回路と、電流入力端子を第３の開閉スイッチ回路の他端に接続し、電流出力端子を接地線に接続し、入力電圧の電圧値に応じた電流値の電流を流す第２の電流源とを備えているというものである。
【００４４】
本発明中、第４の発明は、第３の発明において、入力電圧が入力される電圧−電流変換器を備え、第１、第２の電流源として、電圧−電流変換器の出力電流により電流値を制御される第１、第２の電流制御電流源を備えているというものである。
【００４５】
本発明中、第５の発明は、第２、第３又は第４の発明において、充放電制御回路は、発振信号のエッジを検出して発振信号のエッジに同期したエッジパルスを発生するエッジパルス発生回路と、エッジパルスとクロックとで第１の開閉スイッチ回路のオン、オフを制御するスイッチ制御信号を出力するスイッチ制御回路とを備えているというものである。
【００４６】
本発明中、第６の発明は、第５の発明において、スイッチ制御回路は、データ入力端子に第１の論理レベルが入力される第１のＤフリップフロップ回路と、データ入力端子を前段のＤフリップフロップ回路の正相出力端子に接続するように、第１のＤフリップフロップ回路を初段として縦列接続された第２、第３・・・第ｎのＤフリップフロップ回路と、データ入力端子を第ｎのＤフリップフロップ回路の逆相出力端子に接続した第ｎ＋１のＤフリップフロップ回路とを備え、第１〜第ｎ＋１のＤフリップフロップ回路は、クロック入力端子にクロックが供給され、リセット端子にエッジパルスが供給されるように構成されているというものである。
【００４７】
本発明中、第７の発明は、第３、第４、第５又は第６の発明において、発振信号生成回路は、一方の入力端子に積分容量の端子電圧が供給され、発振信号を生成するコンパレータと、発振信号が第１の論理レベルにある場合、第１の基準電圧をコンパレータの他方の入力端子に供給し、発振信号が第２の論理レベルにある場合、第２の基準電圧をコンパレータの他方の入力端子に供給する基準電圧供給回路とを備えて構成されているというものである。
【００４８】
本発明中、第８の発明は、第７の発明において、基準電圧供給回路は、第１の入力端子に第１の基準電圧が供給され、第２の入力端子に第２の基準電圧が供給され、出力端子をコンパレータの他方の入力端子に接続し、発振信号が第１の論理レベルにある場合には、第１の入力端子と出力端子とを接続状態、第２の入力端子と出力端子とを非接続状態とし、発振信号が第２の論理レベルにある場合には、第１の入力端子と出力端子とを非接続状態、第２の入力端子と出力端子とを接続状態とする切換えスイッチ回路を備えて構成されているというものである。
【００４９】
本発明中、第９の発明は、第８の発明において、第１の論理レベルがＨレベル、第２の論理レベルがＬレベルの場合、コンパレータの一方の入力端子は反転入力端子、コンパレータの他方の入力端子は非反転入力端子であり、第１の基準電圧は第２の基準電圧よりも高い電圧であるというものである。
【００５０】
本発明中、第１０の発明は、周波数−電圧変換器の発明であり、積分容量と、入力信号の一周期ごとに積分容量の端子電圧をリセットし、積分容量の充電を行う第１の充放電回路と、充電時間中の一定時間、充電を停止するように第１の充放電回路を制御する充電制御回路と、充電時間終了前に積分容量の端子電圧をサンプリングしてホールドするサンプルホールド回路とを備えているというものである。
【００５１】
第１０の発明においては、積分容量の充電時間中、実際に積分容量の充電を行っている時間は、［（充電時間）−（充電時間中の一定時間）］となるので、実際に積分容量の充電を行っている時間における積分容量の端子電圧の変化率を大きくすることができるので、出力電圧の電圧値を大きくすることなく、出力電圧の電圧変化率を大きくすることができる。
【００５２】
本発明中、第１１の発明は、第１０の発明において、第１の充放電回路は、第１の開閉スイッチ回路と、第１の開閉スイッチ回路を介して入力信号の一周期ごとに積分容量の端子電圧をリセットし、積分容量の充電を行う第２の充放電回路とを備え、充電制御回路は、充電時間中の一定時間、第１の開閉スイッチ回路をオフ、その他の時間、第１の開閉スイッチ回路をオンとするものであるというものである。
【００５３】
本発明中、第１２の発明は、第１１の発明において、第２の充放電回路は、電流入力端子を電源線に接続し、電流出力端子を第１の開閉スイッチ回路の一端に接続した定電流源と、一端を第１の開閉スイッチ回路の一端に接続し、他端を接地線に接続した第２の開閉スイッチ回路と、第２の開閉スイッチ回路のオン、オフを制御するスイッチ制御回路とを備えているというものである。
【００５４】
本発明中、第１３の発明は、第１２の発明において、スイッチ制御回路は、入力信号を入力して同一周波数の方形信号を生成する方形信号生成回路と、方形信号の立ち上がりエッジ又は立ち下がりエッジを検出して方形信号の立ち上がりエッジ又は立ち下がりエッジに同期したエッジパルスを発生するエッジパルス発生回路と、エッジパルスを入力してエッジパルスを遅延してなる遅延エッジパルスを出力し、遅延エッジパルスで第２の開閉スイッチ回路のオン、オフを制御する遅延回路とを備えているというものである。
【００５５】
本発明中、第１４の発明は、第１３の発明において、充電制御回路は、遅延エッジパルスと、クロックとを入力して第１の開閉スイッチ回路のオン、オフを制御するように構成されているというものである。
【００５６】
本発明中、第１５の発明は、第１４の発明において、充電制御回路は、データ入力端子に第１の論理レベルが入力される第１のＤフリップフロップ回路と、データ入力端子を前段のＤフリップフロップ回路の正相出力端子に接続するように、第１のＤフリップフロップ回路を初段として縦列接続された第２、第３・・・第ｎのＤフリップフロップ回路と、データ入力端子を第ｎのＤフリップフロップ回路の逆相出力端子に接続した第ｎ＋１のＤフリップフロップ回路とを備え、第１〜第ｎ＋１のＤフリップフロップ回路は、クロック入力端子にクロックが供給され、リセット端子に遅延エッジパルスが供給されるように構成されているというものである。
【００５７】
本発明中、第１６の発明は、第１３、第１４又は第１５の発明において、サンプルホールド回路は、エッジパルスをサンプリング信号として積分容量の端子電圧をサンプリングするように構成されているというものである。
【００５８】
【発明の実施の形態】
以下、図１〜図１１を参照して、参考例の積分器、本発明の電圧制御発振器及び周波数−電圧変換器の一実施形態について説明する。
【００５９】
（参考例の積分器・・図１、図２）
図１は参考例の積分器を示す回路図である。図１中、２７は積分容量、２８は積分容量２７に直流電流を供給する電流供給回路、２９は積分スタート信号ＳＴを電流供給回路２８及び後述する一定時間パルス発生回路に出力する制御回路である。
【００６０】
また、３０はスイッチ制御回路をなす一定時間パルス発生回路であり、この一定時間パルス発生回路３０は、制御回路２９から積分スタート信号ＳＴが出力されると、積分時間中の一定時間、ＨレベルからなるパルスＰxを発生する一定時間パルス発生回路である。
【００６１】
また、３１は一定時間パルス発生回路３０から供給されるパルスＰxによりオン、オフが制御される開閉スイッチ回路であり、パルスＰxが供給されない時間はオン、パルスＰxが供給されている時間はオフとなるものである。
【００６２】
図２は参考例の積分器の動作を示す波形図であり、図２（Ａ）は積分スタート信号ＳＴ、図２（Ｂ）は一定時間パルス発生回路３０から出力されるパルスＰx 、図２（Ｃ）は積分容量２７の端子電圧Ｖcを示している。
【００６３】
即ち、参考例の積分器においては、図２（Ａ）に示すように、制御回路２９から積分スタート信号ＳＴが出力されると、一定時間パルス発生回路３０は、図２（Ｂ）に示すように、積分時間（Ｔ）中の一定時間（Ｔ0）、パルスＰxを発生し、開閉スイッチ回路３１は、パルスＰxが供給されている時間（Ｔ0）以外の時間（Ｔ−Ｔ0）だけオン状態となる。
【００６４】
この結果、制御回路２９から積分スタート信号ＳＴが出力されると、電流供給回路２８は、直流電流を出力するが、電流供給回路２８から出力される直流電流は、開閉スイッチ回路３１にパルスＰxが供給されていない時間（Ｔ−Ｔ0）だけ積分容量２７に供給されることになる。
【００６５】
この結果、積分容量２７の端子電圧Ｖcは、図２（Ｃ）に示すように、開閉スイッチ回路３１にパルスＰxが供給されていない時間（Ｔ−Ｔ0）だけ、電流供給回路２８から出力される電流の電流値Ｉに応じて時間と共に上昇することになり、開閉スイッチ回路３１にパルスＰxが供給されている時間（Ｔ0）は、一定電圧値を維持することになる。
【００６６】
したがって、積分終了時の積分容量２７の端子電圧Ｖceは、積分容量２７の容量値をＣとすれば、
Ｖce ＝（Ｉ／Ｃ）×（Ｔ−Ｔ0）
となる。
【００６７】
このように、参考例の積分器によれば、積分時間（Ｔ）中、実際に積分を行う時間は（Ｔ−Ｔ0）となるので、積分容量２７の端子電圧Ｖcが電源電圧を越えない範囲で、Ｉ／Ｃを大きくし、積分容量２７の端子電圧Ｖcの変化率を大きくすることができ、これを、たとえば、電圧制御発振器に使用する場合には、ジッタを低減化した高精度の発振信号を得ることができ、また、周波数−電圧変換器に使用する場合には、Ｓ／Ｎ比の高い高精度の出力電圧を得ることができる。
【００６８】
（本発明の電圧制御発振器の一実施形態・・図３〜図７）
図３は本発明の電圧制御発振器の一実施形態を示す回路図である。図３中、Ｖinは入力電圧（制御電圧）、３３は入力電圧Ｖinが入力される電圧−電流変換器、３４は電圧−電流変換器３３の出力電流値を決定する抵抗である。
【００６９】
また、３５、３６は電圧−電流変換器３３の出力電流により電流値が制御される電流制御電流源であり、抵抗３４の抵抗値をＲとすると、
Ｉ∝Ｖin／Ｒ
となるように構成されている。
【００７０】
また、３７は積分容量、３８はコンパレータであり、このコンパレータ３８は、反転入力端子３８Ａに積分容量３７の端子電圧Ｖcが入力され、非反転入力端子３８Ｂに基準電圧ＶRH又は基準電圧ＶRL（＜ＶRH）が入力され、出力端子に発振信号（本発明の電圧制御発振器の一実施形態の出力）Ｓoutを出力するものである。
【００７１】
また、３９は発振信号Ｓout によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路３９は、発振信号Ｓout＝Ｈレベルの場合にはオン、発振信号Ｓout＝Ｌレベルの場合にはオフとなるものである。
【００７２】
また、４０は発振信号Ｓoutを反転するインバータ、４１はインバータ４０の出力によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路４１は、インバータ４０の出力＝Ｈレベルの場合にはオン、インバータ４０の出力＝Ｌレベルの場合にはオフとなるものである。
【００７３】
また、４２は発振信号Ｓoutによりオン、オフが制御される切換えスイッチ回路であり、入力端子４２Ａには基準電圧ＶRHが印加され、入力端子４２Ｂには基準電圧ＶRLが印加され、出力端子４２Ｃはコンパレータ３８の非反転入力端子３８Ｂに接続されている。
【００７４】
この切換えスイッチ回路４２は、発振信号Ｓout＝Ｈレベルの場合には、入力端子４２Ａと出力端子４２Ｃとが接続状態、発振信号Ｓout＝Ｌレベルの場合には、入力端子４２Ｂと出力端子４２Ｃとが接続状態となるように構成されている。
【００７５】
また、４３は発振信号Ｓoutのエッジを検出してエッジパルスＥＰを発生するエッジパルス発生回路であり、４４は遅延時間をｔdとする遅延回路、４５は発振信号Ｓoutと遅延回路４４の出力とを排他的ＯＲ処理する排他的ＯＲ回路である。
【００７６】
また、４６は一定時間パルス発生回路であり、クロック入力端子４６ＡにクロックＣＬＫが入力され、リセット端子４６ＢにエッジパルスＥＰが入力されるように構成されており、エッジパルスＥＰが入力されると、一定時間だけＨレベルからなるパルスＰxを発生するものである。
【００７７】
また、４７は一定時間パルス発生回路４６から出力されるパルスＰxを反転するインバータ、４８はインバータ４７の出力によりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路４８は、インバータ４７の出力＝Ｈレベルの場合にはオン、インバータ４７の出力＝Ｌレベルの場合にはオフとなるものである。
【００７８】
図４は一定時間パルス発生回路４６の構成を示す回路図である。図４中、５０〜５４は縦列接続されたＤフリップフロップ回路であり、Ｄフリップフロップ回路５０の入力端子ＤはＶＣＣ電源線５５に接続され、Ｄフリップフロップ回路５１のデータ入力端子ＤはＤフリップフロップ回路５０の正相出力端子Ｑに接続されている。
【００７９】
また、Ｄフリップフロップ回路５２のデータ入力端子ＤはＤフリップフロップ回路５１の正相出力端子Ｑに接続され、Ｄフリップフロップ回路５３のデータ入力端子ＤはＤフリップフロップ回路５２の正相出力端子Ｑに接続され、Ｄフリップフロップ回路５４のデータ入力端子ＤはＤフリップフロップ回路５３の逆相入力端子／Ｑに接続されている。
【００８０】
また、Ｄフリップフロップ回路５０〜５４は、それぞれ、クロック入力端子ＣにクロックＣＬＫが入力され、リセット端子ＲにエッジパルスＥＰが入力されるように構成されている。
【００８１】
図５は一定時間パルス発生回路４６の動作を示す波形図であり、図５（Ａ）はエッジパルスＥＰ、図５（Ｂ）はクロックＣＬＫ、図５（Ｃ）はＤフリップフロップ回路５０の正相出力Ｑ１、図５（Ｄ）はＤフリップフロップ回路５１の正相出力Ｑ２、図５（Ｅ）はＤフリップフロップ回路５２の正相出力Ｑ３、図５（Ｆ）はＤフリップフロップ回路５３の逆相出力Ｑ４、図５（Ｇ）はＤフリップフロップ回路５４から出力されるパルスＰx を示している。
【００８２】
即ち、一定時間パルス発生回路４６は、エッジパルスＥＰが供給された後のクロックＣＬＫの最初の立ち上がりエッジから５番目の立ち上がりエッジまでの時間、パルスＰxを出力するように構成されたものである。
【００８３】
図６は本発明の電圧制御発振器の一実施形態の動作を示す波形図である。図６（Ａ）は積分容量３７の端子電圧Ｖc、図６（Ｂ）は発振信号Ｓout、図６（Ｃ）はエッジパルスＥＰ、図６（Ｄ）はクロックＣＬＫ、図６（Ｅ）は一定時間パルス発生回路４６から出力されるパルスＰxを示している。
【００８４】
即ち、本発明の電圧制御発振器の一実施形態では、たとえば、発振信号ＳoutがＬレベル、かつ、パルスＰx＝Ｌレベルにあると、切換えスイッチ回路４２では、入力端子４２Ｂと出力端子４２Ｃとが接続状態にあり、基準電圧ＶRLがコンパレータ３８の非反転入力端子３８Ｂに入力されると共に、開閉スイッチ回路３９＝オフ、インバータ４０の出力＝Ｈレベル、開閉スイッチ回路４１＝オンの状態とされている。
【００８５】
この結果、積分容量３７から電流制御電流源３６側に入力電圧Ｖinの電圧値に応じた電流値の電流が流れ、積分容量３７の端子電圧Ｖcは時間に比例して下降することになる。そして、積分容量３７の端子電圧Ｖcが基準電圧ＶRLに下降すると、発振信号Ｓout＝Ｈレベルとなると共に、エッジパルスＥＰが出力される。
【００８６】
この結果、切換えスイッチ回路４２では、入力端子４２Ａと出力端子４２Ｃとが接続状態となり、コンパレータ３８の非反転入力端子３８Ｂに基準電圧ＶRHが入力されると共に、開閉スイッチ回路３９＝オン、インバータ４０の出力＝Ｌレベル、開閉スイッチ回路４１＝オフとなる。
【００８７】
また、エッジパルスＥＰが出力された後、クロックＣＬＫの最初の立ち上がりエッジが一定時間パルス発生回路４６に入力されるまでの時間、パルスＰxはＬレベル、インバータ４７の出力＝Ｈレベル、開閉スイッチ回路４８＝オンとなる。
【００８８】
この結果、電流制御電流源３５から積分容量３７に入力電圧Ｖinの電圧値に応じた電流値の電流が供給され、積分容量３７の端子電圧Ｖcは時間に比例して上昇することになる。そして、エッジパルスＥＰが出力された後、クロックＣＬＫの最初の立ち上がりエッジが一定時間パルス発生回路４６に入力されると、パルスＰxが出力され、インバータ４７の出力＝Ｌレベル、開閉スイッチ回路４８＝オフとなる。
【００８９】
この結果、積分容量３７の端子電圧Ｖcはそれまでに充電された電圧を維持することになる。そして、その後、一定時間パルス発生回路４６にクロックＣＬＫの５番目の立ち上がりエッジが入力されると、パルスＰxは消滅し、インバータ４７の出力＝Ｈレベル、開閉スイッチ回路４８＝オンとなる。
【００９０】
この結果、再び、電流制御電流源３５から積分容量３７に入力電圧Ｖinの電圧値に応じた電流値の電流が供給され、積分容量３７の端子電圧Ｖcは時間に比例して上昇することになる。そして、積分容量３７の端子電圧Ｖcが基準電圧ＶRHを越えると、発振信号Ｓout＝Ｌレベルとなると共に、エッジパルスＥＰが出力される。
【００９１】
この結果、切換えスイッチ回路４２においては、入力端子４２Ｂと出力端子４２Ｃとが接続状態となり、コンパレータ３８の非反転入力端子３８Ｂに基準電圧ＶRLが入力されると共に、開閉スイッチ回路３９＝オフ、インバータ４０の出力＝Ｈレベル、開閉スイッチ回路４１＝オンとなる。
【００９２】
この結果、積分容量３７から電流制御電流源３６側に入力電圧Ｖinの電圧値に応じた電流が流れ、積分容量３７の端子電圧Ｖc は時間に比例して下降することになる。そして、エッジパルスＥＰが出力された後、クロックＣＬＫの最初の立ち上がりエッジが一定時間パルス発生回路４６に入力されると、パルスＰxが出力され、インバータ４７の出力＝Ｌレベル、開閉スイッチ回路４８＝オフとなる。
【００９３】
この結果、積分容量３７の端子電圧Ｖcはそれまでに下降した電圧を維持することになる。そして、一定時間パルス発生回路４６にクロックＣＬＫの５番目の立ち上がりエッジが入力されると、パルスＰxは消滅し、インバータ４７の出力＝Ｈレベル、開閉スイッチ回路４８＝オンとなる。
【００９４】
この結果、再び、積分容量３７から電流制御電流源３６側に入力電圧Ｖinの電圧値に応じた電流が流れ、積分容量３７の端子電圧Ｖc は時間に比例して下降することになる。そして、その後、積分容量３７の端子電圧Ｖcが基準電圧ＶRLに下降すると、発振信号Ｓout＝Ｈレベルとなると共に、エッジパルスＥＰが出力され、以下、同様の動作が繰り返される。
【００９５】
このように、本発明の電圧制御発振器の一実施形態においては、積分容量３７の充電時間をＴc、積分容量３７の放電時間をＴd、パルスＰx のパルス幅をＴo とすると、積分容量３７の充電時間中、実際に積分容量３７の充電を行っている時間は（Ｔc −Ｔo）となり、積分容量３７の放電時間中、実際に積分容量３７の放電を行っている時間は（Ｔd −Ｔo）となる。
【００９６】
この結果、積分時間（Ｔ）中、実際に積分を行っている時間は（Ｔ−２Ｔo）となり、積分容量３７の容量値をＣとすると、
（Ｔ−２Ｔo ）∝（ＲＣ／Ｖin）×（ＶRH−ＶRL）
となる。
【００９７】
ここに、たとえば、基準電圧ＶRLに電圧ΔＶのノイズが重畳された場合、放電時間ＴdのばらつきΔＴは、ΔＴ＝（Ｃ／Ｉ）×ΔＶとなるので、Ｃ／Ｉの値を小さくすることで、実際に積分容量３７の放電を行っている場合における積分容量３７の端子電圧Ｖcの変化率を大きくすることができ、このようにすることで、基準電圧ＶRLにノイズが重畳された場合においても、積分容量３７の充電時間のばらつきを小さくすることができる。
【００９８】
図７は、基準電圧ＶRLに電圧ΔＶのノイズが重畳された場合における積分容量３７の放電時間に与える影響を本発明の電圧制御発振器の一実施形態の場合と、図１４に示す従来の電圧制御発振器の場合とを比較して示す波形図である。
【００９９】
図７中、Ｖc１は本発明の電圧制御発振器の一実施形態における積分容量３７の端子電圧、Ｖc２は図１４に示す従来の電圧制御発振器における積分容量９の端子電圧を示している。
【０１００】
また、ΔＴ１は本発明の電圧制御発振器の一実施形態における積分容量３７の放電時間のばらつき、ΔＴ２は図１４に示す従来の電圧制御発振器における積分容量９の放電時間のばらつきを示している。
【０１０１】
このように、本発明の電圧制御発振器の一実施形態によれば、基準電圧ＶRLにノイズが重畳された場合であっても、積分容量３７の放電時間のばらつきを小さくすることができる。なお、基準電圧ＶRHにノイズが重畳された場合においては、積分容量３７の充電時間のばらつきを小さくすることができる。
【０１０２】
したがって、基準電圧ＶRH、ＶRLにノイズが重畳された場合であっても、発振信号Ｓoutの周期に与える影響を小さくすることができ、ジッタを低減化した高精度の発振信号Ｓoutを得ることができる。
【０１０３】
（本発明の周波数−電圧変換器の一実施形態・・図８〜図１１）
図８は本発明の周波数−電圧変換器の一実施形態を示す回路図である。図８中、Ｓinは入力信号、５７は入力信号Ｓinを接地電圧０［Ｖ］でスライスして入力信号Ｓinと同一周波数の方形信号Ｓpを生成するコンパレータであり、非反転入力端子５７Ａに入力信号Ｓinが入力され、反転入力端子５７Ｂに接地電圧０［Ｖ］が供給されるように構成されている。
【０１０４】
また、５８は方形信号Ｓpの立ち上がりエッジを検出して方形信号Ｓpの立ち上がりエッジに同期したエッジパルスＰrを発生するエッジパルス発生回路であり、５９は方形信号Ｓpを反転遅延するインバータ、６０はエッジパルスＰrとインバータ５９の出力とをＡＮＤ処理するＡＮＤ回路である。
【０１０５】
また、６１はエッジパルスＰrを遅延して遅延エッジパルスＰrdを出力する遅延回路、６２は遅延エッジパルスＰrdによりオン、オフが制御される開閉スイッチ回路であり、この開閉スイッチ回路６２は、遅延エッジパルスＰrdが供給される時間にはオン、遅延エッジパルスＰrdが供給されない時間にはオフとなるものである。
【０１０６】
また、６３は積分容量、６４は積分容量６３に直流電流を供給する定電流源、６５はエッジパルスＰrをサンプリング信号として積分容量６３の端子電圧Ｖc をサンプリングしてホールドし、本発明の周波数−電圧変換器の一実施形態の出力電圧Ｖoutを出力するサンプルホールド回路である。
【０１０７】
また、６６は一定時間パルス発生回路であり、この一定時間パルス発生回路６６は、クロック入力端子６６ＡにクロックＣＬＫが入力され、リセット端子６６Ｂに遅延エッジパルスＰrdが入力されるように構成されており、遅延エッジパルスＰrdが入力されると、一定時間だけパルスＰxを発生するものである。
【０１０８】
また、６７は開閉スイッチ回路であり、この開閉スイッチ回路６７は、パルスＰxが出力されている時間はオフ、パルスＰxが出力されていない時間にはオンとなるものである。
【０１０９】
図９は一定時間パルス発生回路６６の構成を示す回路図である。図９中、６９〜７１は縦列接続されたＤフリップフロップ回路であり、Ｄフリップフロップ回路６９のデータ入力端子ＤはＶＣＣ電源線７２に接続されている。
【０１１０】
また、Ｄフリップフロップ回路７０のデータ入力端子ＤはＤフリップフロップ回路６９の正相出力端子Ｑに接続され、Ｄフリップフロップ回路７１のデータ入力端子ＤはＤフリップフロップ回路７０の逆相出力端子／Ｑに接続されている。
【０１１１】
また、Ｄフリップフロップ回路６９〜７１は、それぞれ、クロック入力端子ＣにクロックＣＬＫが入力され、リセット端子Ｒに遅延エッジパルスＰrdが入力されるように構成されている。
【０１１２】
図１０は一定時間パルス発生回路６６の動作を示す波形図であり、図１０（Ａ）は遅延エッジパルスＰrd、図１０（Ｂ）はクロックＣＬＫ、図１０（Ｃ）はＤフリップフロップ回路６９の正相出力Ｑ１、図１０（Ｄ）はＤフリップフロップ回路７０の逆相出力Ｑ２、図１０（Ｅ）はＤフリップフロップ回路７１から出力されるパルスＰxを示している。
【０１１３】
即ち、一定時間パルス発生回路６６は、遅延エッジパルスＰrdが供給された後のクロックＣＬＫの最初の立ち上がりエッジから３番目のクロックの立ち上がりエッジまでの時間、パルスＰxを出力するように構成されたものである。
【０１１４】
図１１は本発明の周波数−電圧変換器の一実施形態の動作を示す波形図であり、図１１（Ａ）は入力信号Ｓin、図１１（Ｂ）は方形信号Ｓp、図１１（Ｃ）はエッジパルスＰr、図１１（Ｄ）は遅延エッジパルスＰrd、図１１（Ｅ）はクロックＣＬＫ、図１１（Ｆ）は一定時間パルス発生回路６６から出力されるパルスＰx、図１１（Ｇ）は積分容量６３の端子電圧Ｖc、図１１（Ｈ）はサンプルホールド回路６５の出力電圧Ｖoutを示している。
【０１１５】
即ち、本発明の周波数−電圧変換器の一実施形態においては、例えば、図１１（Ａ）に示すような入力信号Ｓinが入力されると、コンパレータ５７は、入力信号Ｓinを接地電圧０［Ｖ］でスライスし、図１１（Ｂ）に示すように、入力信号Ｓinと同一周波数の方形信号Ｓpを出力する。
【０１１６】
そして、エッジパルス発生回路５８は、方形信号Ｓpの立ち上がりエッジを検出し、図１１（Ｃ）に示すように、方形信号Ｓpの立ち上がりエッジに同期したエッジパルスＰrを出力し、サンプルホールド回路６５は、エッジパルスＰrをサンプリング信号として積分容量６３の端子電圧Ｖcをサンプリングしてホールドする。
【０１１７】
他方、遅延回路６１は、エッジパルスＰrを遅延して、図１１（Ｄ）に示すように、遅延エッジパルスＰrdを出力する。この結果、開閉スイッチ回路６２は、オンとなり、定電流源６４から出力される直流電流を接地側に流すと共に、積分容量６３を放電し、積分容量６３の端子電圧Ｖcを０［Ｖ］にリセットする。
【０１１８】
そして、開閉スイッチ回路６２に対するエッジパルスＰrdの供給がなくなると、開閉スイッチ回路６２は、オフとなるが、この時点では、パルスＰxは出力されていないので、開閉スイッチ回路６７はオン状態にあり、この結果、定電流源６４から積分容量６３に直流電流が供給され、積分容量６３において積分動作が行われることになる。
【０１１９】
また、遅延回路６１から遅延エッジパルスＰrdが一定時間パルス発生回路６６に供給された後、クロックＣＬＫの最初の立ち上がりエッジが一定時間パルス発生回路６６に入力されると、パルスＰxが出力され、開閉スイッチ回路６７＝オフとなり、定電流源６４から積分容量６３に対する電流の供給が停止され、積分容量６３の端子電圧Ｖcはそれまでに充電された電圧を維持されることになる。
【０１２０】
そして、その後、一定時間パルス発生回路６６にクロックＣＬＫの３番目の立ち上がりエッジが入力されると、パルスＰxは消滅するので、開閉スイッチ回路６７＝オンとなる。この結果、再び、定電流源６４から積分容量６３に直流電流が供給され、積分容量６３において積分動作が行われ、以下、同様の動作が繰り返される。
【０１２１】
このように、入力信号Ｓinの各周期ごとに積分動作が行われるので、積分容量６３の端子電圧Ｖcは、図１１（Ｇ）に示すように変化し、サンプルホールド回路６５の出力電圧Ｖoutは、図１１（Ｈ）に示すように、入力信号Ｓinの周期に比例した電圧値となる。
【０１２２】
本発明の周波数−電圧変換器の一実施形態においては、積分容量６３の充電時間中、実際に積分容量６３の充電を行っている時間は、充電時間をＴc 、パルスＰxのパルス幅をＴoとすると、（Ｔc −Ｔo）となり、実際に積分容量６３の充電を行っている時間における積分容量６３の端子電圧Ｖcの変化率を大きくすることができる。
【０１２３】
したがって、本発明の周波数−電圧変換器の一実施形態によれば、出力電圧Ｖoutの電圧値を大きくすることなく、出力電圧Ｖoutの電圧変化率を大きくすることができるので、出力電圧Ｖoutの最大値が電源電圧の範囲を越えることなく、Ｓ／Ｎ比の良い高精度の出力電圧Ｖout を得ることができる。
【０１２４】
なお、本発明の周波数−電圧変換器の一実施形態においては、方形信号Ｓpの立ち上がりエッジを検出してなるエッジパルスＰrを発生させるようにした場合について説明したが、この代わりに、方形信号Ｓpの立ち下がりエッジを検出したエッジパルスを発生させるようにしても良い。
【０１２５】
【発明の効果】
本発明中、第１、第２、第３、第４、第５、第６、第７、第８又は第９の発明の電圧制御発振器によれば、積分容量の充電時間中、実際に積分容量の充電を行う時間は［（充電時間）−（充電時間中の一定時間）］となり、積分容量の放電時間中、実際に積分容量の放電を行う時間は［（放電時間）−（放電時間中の一定時間）］となるようにしたことにより、［（積分容量の容量値）／（充電電流）］の値及び［（積分容量の容量値）／（放電電流）］の値を小さくし、実際に積分容量の充電又は放電を行っている場合における積分容量の端子電圧の変化率を大きくすることができるので、ノイズ等により積分容量の端子電圧がばらついた場合であっても、充電時間及び放電時間のばらつきを小さくすることができ、この結果、ジッタを低減し、高精度の発振信号を得ることができる。
【０１２６】
本発明中、第１０、第１１、第１２、第１３、第１４、第１５又は第１６の発明の周波数−電圧変換器によれば、積分容量の充電時間中、実際に積分容量の充電を行う時間は、［（充電時間）−（充電時間中の一定時間）］となるようにしたことにより、実際に積分容量の充電を行っている時間における積分容量の端子電圧の変化率を大きくすることができるので、出力電圧の電圧値を大きくすることなく、出力電圧の電圧変化率を大きくすることができ、この結果、出力電圧の最大値が電源電圧の範囲を越えることなく、Ｓ／Ｎ比の良い高精度の出力電圧を得ることができる。
【図面の簡単な説明】
【図１】参考例の積分器を示す回路図である。
【図２】参考例の積分器の動作を示す波形図である。
【図３】本発明の電圧制御発振器の一実施形態を示す回路図である。
【図４】本発明の電圧制御発振器の一実施形態が備える一定時間パルス発生回路の構成を示す回路図である。
【図５】本発明の電圧制御発振器の一実施形態が備える一定時間パルス発生回路の動作を示す波形図である。
【図６】本発明の電圧制御発振器の一実施形態の動作を示す波形図である。
【図７】基準電圧にノイズが重畳された場合における積分容量の放電時間に与える影響を本発明の電圧制御発振器の一実施形態の場合と、図１４に示す従来の電圧制御発振器の場合とを比較して示す波形図である。
【図８】本発明の周波数−電圧変換器の一実施形態を示す回路図である。
【図９】本発明の周波数−電圧変換器の一実施形態が備える一定時間パルス発生回路の構成を示す回路図である。
【図１０】本発明の周波数−電圧変換器の一実施形態が備える一定時間パルス発生回路の動作を示す波形図である。
【図１１】本発明の周波数−電圧変換器の一実施形態の動作を示す波形図である。
【図１２】従来の積分器の一例を示す回路図である。
【図１３】図１２に示す従来の積分器の動作を示す波形図である。
【図１４】従来の電圧制御発振器の一例を示す回路図である。
【図１５】図１４に示す従来の電圧制御発振器の動作を示す波形図である。
【図１６】従来の周波数−電圧変換器の一例を示す回路図である。
【図１７】図１６に示す従来の周波数−電圧変換器の動作を示す波形図である。
【符号の説明】
Ｖc  積分容量の端子電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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