(57)【特許請求の範囲】
【請求項１】
第２導電型の半導体基板上に形成された第１導電型の第１ウエルと、前記第１ウエル内に、該第１ウエルの不純物濃度より僅かに高不純物濃度の第１導電型の高不純物濃度領域である複数の第２ウエルと、該第１ウエルの表面層のチャネル領域をはさんで設けられる帯状のソース・ドレイン層であって、少なくともソース・ドレイン電極が接触し、前記複数の第２ウエルの表面層に形成された該第２ウエルの不純物濃度より高い不純物濃度の第２導電型の高不純物濃度領域と、前記第２導電型の高不純物濃度領域よりチャネル領域に近接して選択酸化膜下に形成された第２導電型の低不純物濃度領域とを有する帯状のソース・ドレイン層と、を有し、
前記第１ウエルと前記第２導電型低不純物濃度領域との接合により前記ソース・ドレイン層と前記第１ウエルとの間の耐圧を規定し、前記第２ウエルの不純物濃度を、前記第２導電型の高不純物濃度領域−第２ウエル間の耐圧が前記ソース・ドレイン層と前記第１ウエルとの間の耐圧より低くなるように選択する高耐圧ＭＯＳ型電界効果トランジスタにおいて、
前記高耐圧ＭＯＳ型電界効果トランジスタの外周部を方形に囲み、前記第１ウエルの外周部の表面層に設けられた第１導電型の高不純物濃度表面層を備え、前記ソース・ドレイン層のうち、外周の三辺が高不純物濃度表面層の内周の三辺に対向するものをドレイン領域として使用し、そのドレイン領域の外周の三辺と対向する高不純物濃度表面層の内周の各辺との距離が実質的に等しいことを特徴とする高耐圧ＭＯＳ型電界効果トランジスタ。
【請求項２】
請求項１に記載の高耐圧ＭＯＳ型電界効果トランジスタにおいて、
前記第２導電型の高不純物濃度領域の幅が10μｍ以上であることを特徴とする高耐圧ＭＯＳ型電界効果トランジスタ。
【請求項３】
第２導電型の半導体基板上に第１導電型の第１ウエルを形成する工程と、該第１ウエル内の複数の表面領域に該第１ウエルの不純物濃度より僅かに高い不純物濃度の第１導電型の第２ウエルを形成する工程と、前記第１ウエルに選択酸化膜を形成するためのマスクに自己整合して第２導電型の低不純物濃度領域を形成する工程と、前記低不純物濃度領域の表面を選択的に酸化して選択酸化膜を形成する工程と、前記第１ウエルの表面であって、第２ウエルおよび第２導電型の低不純物濃度領域が形成されていない領域にゲート電極を形成する工程と、該ゲート電極および前記選択酸化膜をマスクとして、前記第２ウエルの表面に第２導電型の高不純物濃度領域を形成する工程とを有し、
前記第２導電型の低不純物濃度領域と前記第２導電型の高不純物濃度領域とから帯状のソース・ドレイン層をなし、
前記第２ウエルを、前記第１ウエルと前記第２導電型低不純物濃度領域との接合によって規定されるソース・ドレイン層と前記第１ウエルとの間の耐圧より前記第２導電型の高不純物濃度領域−第２ウエル間の耐圧が低くなる不純物濃度にて形成し、
前記高耐圧ＭＯＳ型電界効果トランジスタの外周部を方形に囲み、前記第１ウエルの外周部の表面層に第１導電型の高不純物濃度表面層を設け、
前記ソース・ドレイン層のうち、外周の三辺が高不純物濃度表面層の内周の三辺に対向するものをドレイン領域として使用し、そのドレイン領域の外周の三辺と対向する高不純物濃度表面層の内周の各辺との距離を実質的に等しくすることを特徴とする高耐圧ＭＯＳ型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、耐圧向上のためのフィールドオフセット構造を有するＭＯＳ型電界効果トランジスタ  （以下ＭＯＳＦＥＴと記す）  及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの耐圧向上のために、電圧の印加されるドレイン電極の接触するドレイン領域に隣接してそれより低不純物濃度の領域を形成してドレイン領域近傍での電界緩和を図るフィールドオフセット構造が提案されている。このようなフィールドオフセット構造をもつ高耐圧ＭＯＳＦＥＴは、４０Ｖから３００  Ｖまで高耐圧化が可能であり、多くのＩＣに集積されている。
【０００３】
図２は、従来のフィールドオフセット構造をもつＭＯＳＦＥＴを示す。この構造を作るには、まずＮ形基板１上のＰウエル２に、ＬＯＣＯＳ構造形成のための窒化膜をマスクとしてセルフアラインで低不純物濃度Ｎ形拡散領域３を形成し、そのあと本来のＬＯＣＯＳ技術で選択酸化膜４を、さらにゲート酸化膜５を形成する。次いで、多結晶シリコン層を堆積し、パターニングしてゲート電極６とし、さらに選択酸化膜４をマスクとして金属配線との接触抵抗を低くするための高不純物濃度Ｎ＋＋領域７を形成する。そして、層間絶縁膜８とそれに明けられたコンタクトホールでＮ＋＋領域７と接触するＡｌ配線９を形成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のフィールドオフセット構造をもつＭＯＳＦＥＴには、静電気に対する耐量が大幅に低下する問題がある。耐量低下の原因は、フィールドオフセット構造のドレインを形成している低不純物濃度拡散領域３に静電気による電流が流れると、低不純物濃度であるため熱暴走がおこりやすく図のＡとして示す個所のＰウエル２との接合が破壊されやすいためである。Ｎ領域３の不純物濃度を上げ、Ａの個所の接合破壊を起こりにくくして静電破壊を起こりにくくすることは可能であるが、高耐圧素子とすることはできない。また、面積を大きくする方法、あるいは出力保護ダイオードを作りこむなどの方法があるが、ＭＯＳＦＥＴ素子の占有面積増加となり、半導体装置の集積度増大には反する結果となる。
【０００５】
本発明の目的は、上述の問題を解決し、素子の占有面積を増大させることなく、静電破壊耐量を向上させた高耐圧ＭＯＳＦＥＴ及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、第２導電型の半導体基板上に形成された第１導電型の第１ウエルと、前記第１ウエル内に、該第１ウエルの不純物濃度より僅かに高不純物濃度の第１導電型の高不純物濃度領域である複数の第２ウエルと、該第１ウエルの表面層のチャネル領域をはさんで設けられる帯状のソース・ドレイン層であって、少なくともソース・ドレイン電極が接触し、前記複数の第２ウエルの表面層に形成された該第２ウエルの不純物濃度より高い不純物濃度の第２導電型の高不純物濃度領域と、前記第２導電型の高不純物濃度領域よりチャネル領域に近接して選択酸化膜下に形成された第２導電型の低不純物濃度領域とを有する帯状のソース・ドレイン層と、を有し、前記第１ウエルと前記第２導電型低不純物濃度領域との接合により前記ソース・ドレイン層と前記第１ウエルとの間の耐圧を規定し、前記第２ウエルの不純物濃度を、前記第２導電型の高不純物濃度領域−第２ウエル間の耐圧が前記ソース・ドレイン層と前記第１ウエルとの間の耐圧より低くなるように選択する高耐圧ＭＯＳ型電界効果トランジスタにおいて、前記高耐圧ＭＯＳ型電界効果トランジスタの外周部を方形に囲み、前記第１ウエルの外周部の表面層に設けられた第１導電型の高不純物濃度表面層を備え、前記ソース・ドレイン層のうち、外周の三辺が高不純物濃度表面層の内周の三辺に対向するものをドレイン領域として使用し、そのドレイン領域の外周の三辺と対向する高不純物濃度表面層の内周の各辺との距離が実質的に等しいものとする。その場合、前記高不純物濃度領域の幅が10μｍ以上であることが有効である。
また、第２導電型の半導体基板上に第１導電型の第１ウエルを形成する工程と、該第１ウエル内の複数の表面領域に該第１ウエルの不純物濃度より僅かに高い不純物濃度の第１導電型の第２ウエルを形成する工程と、前記第１ウエルに選択酸化膜を形成するためのマスクに自己整合して第２導電型の低不純物濃度領域を形成する工程と、前記低不純物濃度領域の表面を選択的に酸化して選択酸化膜を形成する工程と、前記第１ウエルの表面であって、第２ウエルおよび第２導電型の低不純物濃度領域が形成されていない領域にゲート電極を形成する工程と、該ゲート電極および前記選択酸化膜をマスクとして、前記第２ウエルの表面に第２導電型の高不純物濃度領域を形成する工程とを有し、前記第２導電型の低不純物濃度領域と前記第２導電型の高不純物濃度領域とから帯状のソース・ドレイン層をなし、前記第２ウエルを、前記第１ウエルと前記第２導電型低不純物濃度領域との接合によって規定されるソース・ドレイン層と前記第１ウエルとの間の耐圧より前記第２導電型の高不純物濃度領域−第２ウエル間の耐圧が低くなる不純物濃度にて形成し、前記高耐圧ＭＯＳ型電界効果トランジスタの外周部を方形に囲み、前記第１ウエルの外周部の表面層に第１導電型の高不純物濃度表面層を設け、前記ソース・ドレイン層のうち、外周の三辺が高不純物濃度表面層の内周の三辺に対向するものをドレイン領域として使用し、そのドレイン領域の外周の三辺と対向する高不純物濃度表面層の内周の各辺との距離を実質的に等しくするものとする。
【０００７】
【作用】
ＭＯＳＦＥＴのドレイン・ソース間の耐圧より、ドレイン電極の接触するドレイン層とチャネル領域の設けられるベース層との間の接合の耐圧を低くすることにより、静電気がドレインに入った場合、その接合を電流経路とし、フィールドオフセット構造のドレイン層の低不純物濃度拡散領域に静電気による電流が流れにくくすることにより、低不純物濃度拡散領域の接合破壊を防止するものである。さらに、電流経路が１点に集中しないように、耐圧を決める場所が平面型接合であり、接合に流せる電流容量を大きくするものである。
【０００８】
また、ドレインとソースの間の一辺だけで対向する周辺長より、ドレインとベース層の露出表面層とを三辺で対向させて対向周辺長を長くすることにより、電流経路をドレイン・ベース層間にとりやすくなり、低不純物濃度拡散領域の接合破壊を防止する。このようにして低不純物濃度領域接合に電流が集中しにくくすることにより、静電気によって素子内に電流が注入する場合、その接合に流せる電流容量が増加する。
【０００９】
【実施例】
以下、本発明の実施例について説明する。図２を含めて共通の部分には同一の符号を付し説明は省略する。
図１は本発明の実施例のＭＯＳＦＥＴを示すものであり、１０はＰ型の第２のウエルである。図５（ａ）〜（ｅ）を用いて前記ＭＯＳＦＥＴの製造工程説明する。
【００１０】
図５（ａ）に示すように、Ｎ基板１に表面不純物濃度２×１０１６ｃｍ−３の第１のＰウエル２を形成した後、選択酸化前に表面濃度３×１０１６ｃｍ−３、深さ０．５μｍの高不純物濃度Ｐ拡散領域である第２Ｐウエル１０を形成する。選択酸化前に形成するのは、選択酸化工程以降は温度９００  ℃以上に高められないため、接合が深く、濃度の低い拡散層は得にくいからである。次に図５（ｂ）  に示すように、窒化膜１１を形成後、その窒化膜をマスクとしてＡｓ＋を注入し、オフセット拡散領域である表面不純物濃度８×１０１６ｃｍ−３、拡散深さ０．５μｍのＮ形低不純物濃度領域３を形成する。さらに図５（ｃ）  に示すように、厚さ０．８μｍの選択酸化膜４を形成し、しきい値電圧調整用のチャンネルイオン注入をし、厚さ２５０  Åのゲート酸化膜５を形成する。最後に図５（ｄ）  に示すように、この上に厚さ５０００Åの多結晶シリコン層を堆積し、パターニングしてゲート６を形成し、高ドーズ量のＡｓ＋  注入してＮ＋＋拡散領域７を形成する。その後、図５（ｅ）  に示すように、層間絶縁膜８、Ａｌ配線９を形成してフィールドオフセット構造のＭＯＳＦＥＴを完成する。
【００１１】
作製されたＭＯＳＦＥＴの特性は、ドレイン・ソース間耐圧60Ｖで、Ｎ++拡散領域７を第１のＰウエル２の表面層10との間に耐圧40Ｖの平面型接合が得られ、しきい値電圧として0.75Ｖを得ることができる。静電気がドレインに入ると、フィールドオフセット構造のＭＯＳＦＥＴのドレイン・ソース間耐圧より耐圧の低い平面型接合に電流は流れ、低不純物濃度拡散領域３には電流は流れにくくなる。これにより、静電破壊耐量を上げることができる。
図３にＰウエル２の表面不純物濃度とＮ++拡散領域７との間の平面型接合耐圧の関係を、図４にＭＯＳＦＥＴのドレイン・ソース間耐圧が60ＶのときのＰウエル２の表面不純物濃度と静電破壊耐量との関係を示す。
【００１２】
しきい値電圧の関係より、Ｐウエル２の不純物濃度を上げることができない場合や、ＭＯＳＦＥＴのドレイン・ソース間耐圧が低い場合には、Ｐウエルの不純物濃度の調整のみでは接合耐圧を調整できない。本発明は、Ｐウエルの不純物濃度に関係なく、Ｎ++領域10との接合耐圧を最適化する方法である。
【００１３】
以上の実施例としては、ＮチャネルＭＯＳトランジスタを示したがＰチャネルＭＯＳトランジスタにおいても同様の効果を得ることができる。
本発明はまた、素子の配置を規定することにより、さらに静電破壊耐量を上げることができる。図６に本発明の素子配置を示す。Ｐウエル２と接続するためにＰウエルの外周部の表面層に設けられるＰ＋＋拡散領域１３がＭＯＳＦＥＴの周囲を囲ってあり、コンタクト１４が設けられている。これはＣＭＯＳ素子で重要なラッチアップ防止のための拡散領域も兼用する。ゲート６は２本配置してある。Ｐ＋＋領域１３の内側に近接して設けられたＮ＋＋領域７１がドレイン領域として外部回路と接続され、Ｐ＋＋領域１３とＮ＋＋領域７１との間の距離、ａおよびｂは等しい。この構造を用いることにより、三方でＰ＋＋領域１３に近接しているドレイン領域７１の対向している周辺長が、ドレイン領域７１とソース領域７２の対向している一辺だけの周辺長より長いため、ドレインからソースへ流れる電流は多くならずに、ドレインからＰ＋＋領域１３を介してＰウエルへ流れる電流が支配的となり、静電気に対して弱い接合であるドレインの低不純物濃度拡散領域の保護ができる。この実施例のＭＯＳＦＥＴは、図７に示すソース領域７２が外側にある従来構造のＭＯＳＦＥＴよりも２００  Ｖ耐量を向上することが可能となった。
【００１４】
しかし、図６の素子配置でもゲート６の有効幅が小さくなると静電破壊耐量が低下する。これはＮ＋＋拡散領域７とＰウエル表面層１０との間の平面接合領域が小さくなるためである。図８に実験で得たドレイン幅ｗと静電破壊耐量との関係を示す。この図よりドレイン幅ｗが１０μｍ以上必要なことがわかる。
【００１５】
【発明の効果】
本発明によれば、フィールドオフセット構造のドレイン層とチャネルの形成されるベース層との間の耐圧をドレイン・ソース間耐圧より低くすることにより、あるいはドレイン層と半導体基体外周のベース層露出領域との対向周辺長をドレイン・ソース対向周辺長より長くすることにより、低不純物濃度領域に静電気により流れる電流を抑制し、低不純物濃度領域の接合破壊を防止する。これにより、フィールドオフセット構造と高い静電破壊耐量とを両立させたＭＯＳＦＥＴを得ることができた。
【図面の簡単な説明】
【図１】本発明の実施例のＭＯＳＦＥＴの要部断面図
【図２】従来のフィールドオフセット型ＭＯＳＦＥＴの要部断面図
【図３】Ｐウエル表面不純物濃度とドレイン領域との間の耐圧との関係線図
【図４】Ｐウエル表面不純物濃度とＭＯＳＦＥＴの静電破壊容量との関係線図
【図５】本発明の実施例のＭＯＳＦＥＴの製造工程を（ａ）  から（ｅ）  への順に示す断面図
【図６】別の本発明の実施例のＭＯＳＦＥＴ半導体素体の平面図
【図７】従来のＭＯＳＦＥＴの半導体素体の平面図
【図８】ＭＯＳＦＥＴのドレイン幅と静電破壊耐量との関係線図
【符号の説明】
１    Ｎ形シリコン基板
２    Ｐウエル
３    Ｎ形ドレイン層低不純物濃度領域
５    ゲート酸化膜
６    ゲート
７    Ｎ形ドレイン層高不純物濃度領域
８    層間絶縁膜
９    Ａｌ配線
１０    第２Ｐウエル高不純物濃度領域
１３    Ｐ＋＋領域
７１    ドレイン領域
７２    ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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