(57)【特許請求の範囲】
【請求項１】
伝送すべきコードシンボルが格納されており、ローアドレスによって、１−Ｒｏｗコードシンボルを同時に出力するインターリーバーメモリと、
前記インターリーバーメモリから出力された１−Ｒｏｗコードシンボルを６コードシンボルずつ出力するシフトレジスタ部と、
前記シフトレジスタ部から出力された６個のコードシンボルをディコーディングして、ワルシインデックスを生成するインデックスディコーディング部と、
前記インターリーバーメモリにローアドレスを出力するとともに、出力されるローアドレスのコードシンボルが、データ伝送率によって反復格納されていないコードシンボルの場合は、前記インターリーバーメモリから出力された１−Ｒｏｗコードシンボルを出力し、データ伝送率によって反復格納されたコードシンボルの場合は、以前の１−Ｒｏｗコードシンボルが反復的に出力されるように、前記シフトレジスタを制御するアドレス発生器及び制御ロジックと、を備えて構成されることを特徴とする、ＣＤＭＡシステムのインターリーバーメモリアクセス装置。
【請求項２】
前記インデックスディコーディングから出力されたワルシインデックスに基づいて、６４個のワルシコードを出力する直交変調器を更に備えて構成されることを特徴とする、請求項１に記載のＣＤＭＡシステムのインターリーバーメモリアクセス装置。
【請求項３】
前記シフトレジスタ部は、一つのシフトレジスタがリード動作を行うとき、残りの一つは、ライト動作を行い得るように直列連結された二つのシフトレジスタから構成されることを特徴とする、請求項１に記載のＣＤＭＡシステムのインターリーバーメモリアクセス装置。
【請求項４】
前記各シフトレジスタは、三つの格納領域に区分されていることを特徴とする、請求項３に記載のＣＤＭＡシステムのインターリーバーメモリアクセス装置。
【請求項５】
前記インデックスディコーディング部は、シフトレジスタ部から６個ずつのコードシンボルを順次入力して、それぞれ一つのワルシインデックスを生成する第１〜第３インデックスディコーダから構成されることを特徴とする、請求項１に記載のＣＤＭＡシステムのインターリーバーメモリアクセス装置。
【請求項６】
前記第１〜第３インデックスディコーダは、アドレス発生器及び制御ロジックから出力されたイネーブル信号により順次活性化されることを特徴とする、請求項５に記載のＣＤＭＡシステムのインターリーバーメモリアクセス装置。
【請求項７】
前記アドレス発生器及び制御ロジックは、ハーフレートである場合は、シフトレジスタを１回反復してアクセスし、クォータレートである場合は、３回反復してアクセスし、エイトレートである場合は、７回反復してアクセスすることを特徴とする、請求項１に記載のＣＤＭＡシステムのインターリーバーメモリアクセス装置。
【請求項８】
伝送すべきコードシンボルをインターリーバーメモリに格納する過程と、
ローアドレス信号を利用して、前記インターリーバーメモリに格納された１−Ｒｏｗコードシンボルを同時にシフトレジスタにリードする過程と、
出力されるコードシンボルが、データ伝送率によって反復格納されていないコードシンボルの場合は、そのリードされたシフトレジスタの１−Ｒｏｗコードシンボルを出力し、データ伝送率によって反復格納されるコードシンボルの場合は、前記リードされた１−Ｒｏｗコードシンボルを反復的に出力する過程と、
前記シフトレジスタから出力された６個のコードシンボルをディコーディングして一つのワルシインデックスを生成する過程と、を順次行うことを特徴とする、ＣＤＭＡシステムのインターリーバーメモリアクセス方法。
【請求項９】
前記インターリーバーメモリは、ロー及びコラムアドレスによりシンボルコードをライトし、ローアドレスによりシンボルコードをリードすることを特徴とする、請求項８に記載のＣＤＭＡシステムのインターリーバーメモリアクセス方法。
【請求項１０】
前記シフトレジスタ部は、一つのシフトレジスタがリード動作を行うとき、残りの一つは、ライト動作を行い得るように直列連結された二つのシフトレジスタから構成されることを特徴とする、請求項９に記載のＣＤＭＡシステムのインターリーバーメモリアクセス方法。
【請求項１１】
前記各シフトレジスタは、三つの格納領域に区分され、各格納領域には６個のコードシンボルが格納されることを特徴とする、請求項１０に記載のＣＤＭＡシステムのインターリーバーメモリアクセス方法。
【請求項１２】
前記コードシンボルの伝送率が、フルレートであると、シフトレジスタを反復してアクセスしないことを特徴とする、請求項８に記載のＣＤＭＡシステムのインターリーバーメモリアクセス方法。
【請求項１３】
前記コードシンボルの伝送率が、ハーフレートである場合は、シフトレジスタを１回反復してアクセスし、クォータレートである場合は、３回反復してアクセスし、エイトレートである場合は、７回反復してアクセスすることを特徴とする、請求項８に記載のＣＤＭＡシステムのインターリーバーメモリアクセス方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡシステムに係るもので、詳しくは、ＣＤＭＡシステムのインターリーバーメモリアクセス装置及びその方法に関するものである。
【０００２】
【従来の技術】
従来のＣＤＭＡシステムにおいては、図５に示したように、ソースデータにデータ伝送率を表すフレームクォリティー指示子（Ｆｒａｍｅ  ｑｕａｌｉｔｙ  ｉｎｄｉｃａｔｏｒ）を付加するフレームクォリティーインジケータ（１０）と、
前記フレームクォリティーインジケータ（１０）の出力に８ビットのエンコーダトレールビットを付加するトレールビット（ｔｒａｉｌ  ｂｉｔ）付加部（２０）と、
前記トレーラルビット付加部（２０）からデータビットを入力して、各データビット当たり３個のコードシンボル（シリアルデータ）を発生するコンバルーショナルエンコーダ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｅｎｃｏｄｅｒ）（３０）と、
フルレート（Ｆｕｌｌ  Ｒａｔｅ）と同様なデータサイズを形成するために、コンバルーショナルエンコーダ（３０）に対し、シンボルを反復出力するコードシンボル反復器（４０）と、
アドレス発生器（６０）から出力されるロー及びコラムアドレスによって、前記コードシンボル反復器（４０）から出力されたコードシンボルを格納するインターリーバーメモリ（Ｉｎｔｅｒｌｅａｖｅｒ  ｍｅｍｏｒｙ）（５０）と、
前記インターリーバーメモリ（５０）から出力されたコードシンボルを入力して、６コードシンボル当たりワルシインデックス（Ｗａｌｓｈ  ｉｎｄｅｘ）を生成して、６４個のワルシコードを出力する直交変調器（Ｏｒｔｈｏｇｏｎａｌ  Ｍｏｄｕｌａｔｏｒ）（７０）と、
前記直交変調器（７０）から出力された６４個のワルシチップを拡散変調して、高周波無線信号を伝送する無線周波数処理部（８０）と、を備えて構成されていた。
【０００３】
以下、このように構成された従来のＣＤＭＡシステムの動作に対し、図面を参照して説明するが、説明の便宜上、データ伝送率は、４８００ｂｐｓに仮定する。
【０００４】
先ず、アナログ音声信号のソースデータが、ＣＤＭＡシステムに入力されると、該ソースデータは、ＰＣＭ変調された後、デコーダ（図示されず）を経てフレームクォリティーインジケータ（１０）に入力される。その後、前記フレームクォリティーインジケータを付加した後、４．４ｋｂｐｓのデータビットを出力し、トレールビット付加部（２０）は、前記４．４ｋｂｐｓのデータビットに８ビットのエンコーダトレールビットを付加して４．８ｋｂｐｓのデータビットを出力する。
【０００５】
コンバルーショナエンコーダ（３０）は、トレールビット付加部（２０）から出力された各データビット毎に３個のコードシンボルをそれぞれ発生して、１４．４ｋｓｐｓのコードシンボルを出力し、コードシンボル反復器（４０）は、フルレート（９６００ｂｐｓ）と同様なデータサイズを形成するために、コンバルーショナルエンコーダ（３０）から入力されたコードシンボルを１回反復出力して、２８．８Ｋｓｐｓのコードシンボルを発生する。
【０００６】
且つ、コードシンボル反復器（４０）は、データ伝送率が２４００ｂｐｓである場合は、３回のコードシンボル反復を行い、データ伝送率が１２００ｂｐｓである場合は、７回のコードシンボル反復を行う。従って、コードシンボル反復器（４０）から出力されるコードシンボルの伝送率は、フルレートと同様なデータサイズを有する。
【０００７】
又、前記インターリーバーメモリ（５０）は、図６に示したように、３２個のローと１８個のコラムとから構成され、前記アドレス発生器（６０）から出力されたロー及びコラムアドレスによって、前記コードシンボル反復器（４０）からのコードシンボルをライト及びリードする。
【０００８】
更に、直交変調器（７０）は、インターリーバーメモリ（５０）から入力されたコードシンボルを６個ずつディコーディングして、一つのワルシインデックスを生成し、該生成されたワルシインデックスを利用して、６４個のワルシコード中の何れか一つを選択、出力する。よって、無線周波数処理部（８０）は、前記直交変調器（７０）から出力された４．８Ｋｂｐｓのワルシチップを拡散変調した後、高周波無線信号を変換して伝送する。
【０００９】
以下、前記インターリーバーメモリ（５０）のアクセス動作をより詳しく説明する。
【００１０】
一般に、ＣＤＭＡシステムは、多様なデータ伝送率を支援しているため、コードシンボル反復器（４０）は、データ処理を容易化するために、フルレート（９６００ｂｐｓ）を除いたデータ伝送率、即ち、ハーフレート（Ｈａｌｆ  Ｒａｔｅ）（４８００ｂｐｓ）、クォータレート（Ｑｕａｒｔｅｒ  Ｒａｔｅ）（２４００ｂｐｓ）及びエイトレート（Ｅｉｇｈｔ  Ｒａｔｅ）（１２００ｂｐｓ）に対してコードシンボル（シリアルデータ）反復を行う。
【００１１】
且つ、通常、ＣＤＭＡシステムにおいては、無線インタフェースを利用してデータ伝送を行うが、このとき、各種のノイズ発生により不意のデータ損失が発生する恐れがあるため、コードシンボルの変調及び伝送を行う以前に、ブラストエラーを防止するためのデータインターリービングを行っている。
【００１２】
又、従来のＣＤＭＡシステムでのデータインターリービングは、インターリーバーメモリ（５０）及びアドレス発生器（６０）により具現される。
【００１３】
即ち、前記インターリーバーメモリ（５０）は、コードシンボル反復器（４０）からそれぞれ出力されたコードシンボルを、アドレス発生器（６０）から出力されたロー及びコラムアドレスによって、図６に示したように、ノマルインターリーバーメモリマップの位置に順次ライトする。その結果、インターリーバーメモリ（５０）には、１〜５７６までのコードシンボル（１フレームデータ）がライトされる。このような過程を、各データ伝送率別のインターリーバーメモリマップの一例に示すと、図７のようである。
【００１４】
一旦、データライト動作が終了されると、インターリーバーメモリ（５０）のリード動作は、ＣＤＭＡ移動通信規定による順序、即ち、図６に示したようなノマルインターリーバーメモリマップで、次のようなローアドレス順に行われる。
【００１５】
0003571304.tif 000002
例えば、フルレートのコードシンボルが、図８の形態にインターリーバーメモリ（５０）に格納されたと仮定すると、アドレス発生器（６０）は、一つのローアドレスを出力した状態で、コラムを（１〜１２）まで変化させて、インターリーバーメモリ（５０）から１２個のコードシンボルを順次リードさせる。且つ、その他の各データ伝送率のコードシンボルも前記フルレートと同様なローアドレス及びコラムアドレス順にリードされる。
【００１６】
このように、従来のＣＤＭＡシステムでは、インターリーバーメモリのアクセス（リード及びライト）動作は、コードシンボル単位に繰り返される。
【００１７】
【発明が解決しようとする課題】
然るに、このような従来のＣＤＭＡシステムにおいては、次のような不都合な点があった。
【００１８】
先ず、シリアルデータの１フレームのコードシンボルを、全てリード／ライトするためには、アドレス（ロー及びコラム）発生及びインターリーバーメモリのアクセス動作を頻繁に行うべきであるため、迅速なデータ処理及び低電力化を具現することができないという不都合な点があった。
【００１９】
且つ、従来のＣＤＭＡシステムにおいて、直交変調器（７０）は、直列データの６個のコードシンボルを入力して一つのワルシインデックスを生成するが、このとき、前記直交変調器（７０）は、一つのワルシインデックスを生成するために、インターリーバーメモリ（５０）から６個のコードシンボルを待機しなければならないので、データ処理時間が増加するという不都合な点があった。
【００２０】
このように、従来のＣＤＭＡシステムは、移動通信システムでのデータ処理の迅速化及び電力消耗の最小化要請に応えられないという不都合な点があった。
【００２１】
そこで、本発明は、このような従来の問題点を鑑みてなされたもので、本発明の目的は、インターリーバーメモリのアドレシング及びアクセス動作を改善して、低電力化を図り、データのアクセス速度を向上し得るＣＤＭＡシステムのインターリーバーメモリアクセス装置及びその方法を提供することにある。
【００２２】
且つ、本発明の他の目的は、６個のコードシンボルを並列に入力して一つのワルシインデックスを生成することで、データの処理速度を向上し得るＣＤＭＡシステムのインターリーバーメモリアクセス装置及びその方法を提供することにある。
【００２３】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るＣＤＭＡシステムのインターリーバーメモリアクセス装置においては、伝送すべきコードシンボルを格納するインターリーバーメモリと、
前記インターリーバーメモリから１８ビットのコードシンボルを同時に受信して、６コードシンボルずつ出力するシフトレジスタ部と、
前記シフトレジスタから出力された６個のコードシンボルをディコーディングしてワルシインデックスを生成するインデックスディコーディング部と、
前記インターリーバーメモリのアクセス動作と、シフトレジスタ部及びインデックスディコーディング部の入出力動作とを制御するアドレス発生器及び制御ロジックと、
前記インデックスディコーディング部から出力されたワルシインデックスに基づいて、６４個のワルシコードを出力する直交変調器と、を備えて構成されることを特徴とする。
【００２４】
本発明に係るＣＤＭＡシステムのインターリーバーメモリアクセス方法においては、伝送すべきコードシンボルをインターリーバーメモリに格納する過程と、ローアドレス信号を利用して、インターリーバーメモリに格納された１−Ｒｏｗコードシンボルをシフトレジスタにリードする過程と、
コードシンボルの伝送率に従い、シフトレジスタに格納された第１コードシンボルを繰り返してアクセスする過程と、
前記シフトレジスタから出力された６個のコードシンボルをディコーディングして一つのワルシインデックスを生成する過程と、
を順次行うことを特徴とする。
【００２５】
本発明は、伝送すべきコードシンボルを格納するインターリーバーメモリと、前記インターリーバーメモリから１８ビットのコードシンボルを同時に受信して、６コードシンボルずつ出力するシフトレジスタ部と、前記シフトレジスタ部から出力された６個のコードシンボルをディコーディングして、ワルシインデックスを生成するインデックスディコーディング部と、前記インターリーバーメモリのアクセス動作と、シフトレジスタ部及びインデックスディコーディング部の入出力動作とを制御するアドレス発生器及び制御ロジックと、を備えて構成されることを特徴とする、ＣＤＭＡシステムのインターリーバーメモリアクセス装置であり、これにより上記目的が達成される。
【００２６】
本発明の一つの局面は、前記インデックスディコーディングから出力されたワルシインデックスに基づいて、６４個のワルシコードを出力する直交変調器を更に備えて構成されることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００２７】
本発明の一つの局面は、前記インターリーバーメモリは、前記アドレス発生器及び制御ロジックから出力されたローアドレスによって、１−Ｒｏｗコードシンボルを同時に出力することを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００２８】
本発明の一つの局面は、前記シフトレジスタ部は、一つのシフトレジスタがリード動作を行うとき、残りの一つは、ライト動作を行い得るように直列連結された二つのシフトレジスタから構成されることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００２９】
本発明の一つの局面は、前記各シフトレジスタは、三つの格納領域に区分されていることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００３０】
本発明の一つの局面は、前記シフトレジスタは、アドレス発生器及び制御ロジックから出力されたデータ選択信号によって各格納領域に格納された６コードシンボルを同時に出力することを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００３１】
本発明の一つの局面は、前記インデックスディコーディング部は、シフトレジスタ部から６個ずつのコードシンボルを順次入力して、それぞれ一つのワルシインデックスを生成する第１〜第３インデックスディコーダから構成されることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００３２】
本発明の一つの局面は、前記第１〜第３インデックスディコーダは、アドレス発生器及び制御ロジックから出力されたイネーブル信号により順次活性化されることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００３３】
本発明の一つの局面は、前記アドレス発生器及び制御ロジックは、伝送すべきコードシンボルがフルレートでない場合は、前記シフトレジスタを反復してアクセスすることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００３４】
本発明の一つの局面は、前記アドレス発生器及び制御ロジックは、ハーフレート（Ｈａｌｆ  ｒａｔｅ）である場合は、シフトレジスタを１回反復してアクセスし、クォータレート（Ｑｕａｒｔｅｒ  ｒａｔｅ）である場合は、３回反復してアクセスし、エイトレート（Ｅｉｇｈｔ  ｒａｔｅ）である場合は、７回反復してアクセスすることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス装置である。
【００３５】
さらに本発明は、伝送すべきコードシンボルをインターリーバーメモリに格納する過程と、ローアドレス信号を利用して、インターリーバーメモリに格納された１−Ｒｏｗコードシンボルをシフトレジスタにリードする過程と、コードシンボルの伝送率に従い、シフトレジスタに格納された第１コードシンボルを繰り返してアクセスする過程と、前記シフトレジスタから出力された６個のコードシンボルをディコーディングして一つのワルシインデックスを生成する過程と、
を順次行うことを特徴とする、ＣＤＭＡシステムのインターリーバーメモリアクセス方法であり、これにより上記目的が達成される。
【００３６】
本発明の一つの局面は、前記インターリーバーメモリは、ロー及びコラムアドレスによりシンボルコードをライトし、ローアドレスによりシンボルコードをリードすることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス方法である。
【００３７】
本発明の一つの局面は、前記シフトレジスタ部は、一つのシフトレジスタがリード動作を行うとき、残りの一つは、ライト動作を行い得るように直列連結された二つのシフトレジスタから構成されることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス方法である。
【００３８】
本発明の一つの局面は、前記各シフトレジスタは、三つの格納領域に区分され、各格納領域には６個のコードシンボルが格納されることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス方法である。
【００３９】
本発明の一つの局面は、前記コードシンボルの伝送率が、フルレートであると、シフトレジスタを反復してアクセスしないことを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス方法である。
【００４０】
本発明の一つの局面は、前記コードシンボルの伝送率が、ハーフレートである場合は、シフトレジスタを１回反復してアクセスし、クォータレートである場合は、３回反復してアクセスし、エイトレートである場合は、７回反復してアクセスすることを特徴とする、上記のＣＤＭＡシステムのインターリーバーメモリアクセス方法である。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００４２】
本発明に係るＣＤＭＡシステムのインターリーバーメモリアクセス装置においては、図１に示したように、インターリーバーメモリ（１００）と、
前記インターリーバーメモリ（１００）から１８ビットのコードシンボルを同時に受信して、６コードシンボルずつ出力するシフトレジスタ部（１０１）と、前記シフトレジスタ（１０１）から出力された６個のコードシンボルをディコーディングしてワルシインデックスを生成するインデックスディコーディング部（１０２）と、
前記インデックスディコーディング部（１０２）から出力されたワルシインデックスに基づいて、６４個のワルシコードを出力する直交変調器（１０３）と、前記インターリーバーメモリ（１００）のアクセス動作と、シフトレジスタ部（１０１）及びインデックスディコーディング部（１０２）の入出力動作とを制御するアドレス発生器及び制御ロジック（１０４）と、を備えて構成されている。
【００４３】
そして、前記インターリーバーメモリ（１００）は、従来と同様なサイズ（５７６ビット）のメモリバンクに構成され、前記シフトレジスタ部（１０１）は、一つのシフトレジスタがリード動作を行うとき、残りの一つはライト動作を行い得るように２個のシフトレジスタが直列に連結されている。
【００４４】
且つ、前記各シフトレジスタは、三つの格納領域に区分され、アドレス発生器及び制御ロジック（１０４）から出力されたデータ選択信号（ＤＳ）によって６個のコードシンボルを順次出力する。
【００４５】
又、前記インデックスディコーディング部（１０２）は、前記シフトレジスタ部（１０１）の各レジスタから６個のコードシンボルを順次入力して、一つのワルシインデックスを生成する第１〜第３インデックスディコーダ（５０〜５２）から構成される。
【００４６】
このとき、前記第１〜第３インデックスディコーダ（５０〜５２）は、アドレス発生器及び制御ロジック（１０４）から出力されたイネーブル信号（ＥＮ）により活性化される。
【００４７】
更に、前記直交変調器（１０３）は、従来のように、ワルシインデックス及びワルシコードを全て生成することなく、インデックスディコーディング部（１０２）から出力されたワルシインデックスに基づいて、ワルシコードのみを生成して出力する。
【００４８】
以下、このように構成された本発明に係るＣＤＭＡシステムのインターリーバーメモリアクセス装置の動作に対し、図面を参照して説明する。
【００４９】
先ず、図２に示したように、インターリーバーメモリ（１００）のアクセス動作時に、次のようなリード動作が行われる。
【００５０】
即ち、本発明では、ＣＤＭＡ移動通信規定による順序に従ってインターリーバーメモリのリード動作を行うとき、コラムアドレスを使用せず、ローアドレスのみを利用する。従って、アドレス発生器及び制御ロジック（１０４）によりローアドレスが入力される度にインターリーバーメモリ（１００）にライトされた１−Ｒｏｗデータ、即ち、図６の１８個のコードシンボルが同時にリードされる。
【００５１】
例えば、フルレートのコードシンボルが、図８に示したようにインターリーバーメモリ（１００）に格納されていると仮定すると、インターリーバーメモリ（１００）は、アドレス発生器及び制御ロジック（１０４）から順次入力するローアドレス（１，．．．．１６）に基づいて、１−Ｒｏｗのコードシンボルを一緒に出力する。即ち、ローアドレスは、シンボルコードの伝送信号と同様な役割をする。
【００５２】
且つ、ハーフレートのコードシンボルが、図３に示したように、インターリーバーメモリ（１００）に格納されていると仮定すると、前記インターリーバーメモリ（１００）は、アドレス発生器及び制御ロジック（１０４）から入力したローアドレス（１  ３  ５  ７  ９  １１  １３  １５）に基づいて１−Ｒｏｗのコードシンボルを一緒に出力する。
【００５３】
このとき、前記インターリーバーメモリ（１００）の偶数番目のローに格納されたコードシンボルは、データ処理の容易性を図るために、従来のシンボル反復部で反復格納されたコードシンボルであって、以前ローのコードシンボルと同様である。
【００５４】
従って、本発明は、図４に示したように、インターリーバーメモリ（１００）の偶数番目のローに格納されたコードシンボルをインターリーバーメモリ（１００）からリードせず、データ選択信号（ＤＳ）を出力して、既にシフトレジスタ（１０１）に伝送されたローのコードシンボルを反復アクセスすることで、偶数番目のローに格納されたコードシンボルのアクセス動作に代わる。
【００５５】
且つ、前記インデックスディコーディング部（１０２）の第１〜第３ディコーダ（５０〜５２）は、アドレス発生器及び制御ロジック（１０４）から出力されたイネーブル信号（ＥＮ）により順次活性化されて、シフトレジスタ部（１０１）から入力され６個のコードシンボルをディコーディングして、一つのワルシインデックスをそれぞれ生成する。従って、直交変換器（１０３）は、第１〜第３インデックスディコーダ（５０〜５２）から出力されたワルシインデックスによって６４個のワルシコードを生成して出力する。
【００５６】
以上、本発明の実施形態について説明してきたが、本発明は、特許請求の範囲に記載された事項の範囲内で種々の変更が可能である。
【００５７】
【発明の効果】
以上説明したように、本発明に係るＣＤＭＡシステムのインターリーバーメモリアクセス装置及びその方法においては、ローアドレスのみを利用してインターリーバーメモリのリード動作を行うため、メモリアクセス時のアドレシング動作を簡素化して、データアクセス速度、及び全体ＣＤＭＡシステムの性能を向上し得るという効果がある。
【００５８】
且つ、インターリーバーメモリに格納された反復データをリードせず、シフトレジスタに既に格納されたローのコードシンボルを反復アクセスして生成するため、インターリーバーメモリのアクセス回数が低減され、メモリアクセス時の電力消耗を減らし得るという効果がある。
【００５９】
又、本発明では、従来の直交変調器内に備えられていたワルシインデックス生成機能を別途のインデックスディコーディング部として具現し、更に、１クロックのインネーブル信号を利用して、シフトレジスタから６個のコードシンボルが同時に出力するため、インデックスディコーディング部では、従来のように、６個のコードシンボルが入力されるまで待機することななく、ワルシインデックスを迅速に生成することができる。従って、直交変調器の動作速度を改善し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るＣＤＭＡシステムのインターリーバーメモリアクセス装置のブロック図である。
【図２】図１のインターリーバーメモリのアドレシング及び該当データ出力値を示した図面である。
【図３】図１のハーフレートのコードシンボルが格納されたインターリーバーメモリマップの一例を示した図面である。
【図４】図３のインターリーバーメモリのアドレシング及び該当データ出力値を示した図面である。
【図５】一般のＣＤＭＡシステムの概略構成を示したブロック図である。
【図６】図５のノマルインターリーバーメモリマップを示した図面である。
【図７】各データ伝送率に対するインターリーバーメモリマップの一例を示した図面である。
【図８】フルレートのコードシンボルが格納されたインターリーバーメモリマップの一例を示した図面である。
【図９】図８のインターリーバーメモリのアドレシング及び該当データ出力値を示した図面である。
【符号の説明】
１００  インターリーバーメモリ
１０１  シフトレジスタ部
１０２  インデックスディコーディング部
１０３  直交変調器
１０４  アドレス発生器及び制御ロジック
【図１】
0003571304.tif 000003
【図２】
0003571304.tif 000004
【図３】
0003571304.tif 000005
【図４】
0003571304.tif 000006
【図５】
0003571304.tif 000007
【図６】
0003571304.tif 000008
【図７】
0003571304.tif 000009
【図８】
0003571304.tif 000010
【図９】
0003571304.tif 000011