(57)【特許請求の範囲】
【請求項１】
メモリにアクセスするためにアクセスアドレスを出力するプロセッサであって、
上記プロセッサは、上記アクセスアドレスを含む物理アドレスを有し、
上記アクセスアドレスは、ローアドレス、カラムアドレス及びバンクアドレスを有し、
上記プロセッサは、上記物理アドレスの一部のビットに上記カラムアドレスを割り当て、上記カラムアドレスに対応したビットより上位の上記物理アドレスの全てのビットの中から上記バンクアドレスの位置を指定するため制御回路を有することを特徴とするプロセッサ。
【請求項２】
請求項１において、
前記プロセッサは、前記アクセスアドレスが入力される第1選択器を更に有し、
前記第1選択器は、上記制御回路が出力する制御信号を受けて、前記アクセスアドレスのうち前記バンクアドレスに対応するバンクビット制御信号を出力することを特徴とするプロセッサ。
【請求項３】
請求項２において、
前記メモリは、複数バンクを有し、
前記プロセッサは、前記複数バンクに対応して設けられる複数のアドレスレジスタと、前記複数のアドレスレジスタに接続される第2選択器とを更に有し、
前記第2選択器は、前記バンクビット制御信号により前記複数のアドレスレジスタのうち一つを選択することを特徴とするプロセッサ。
【請求項４】
請求項３において、
前記複数のアドレスレジスタは、対応する前記複数バンクに対して発行されたアクセスアドレスのローアドレスを保持し、
前記第1選択器は、前記メモリに対して発行された現在のアクセスアドレスのバンクアドレスに対応するバンクビット制御信号を出力し、
前記プロセッサは、前記バンクビット制御信号に基づいて前記第2選択器により選択されたアドレスレジスタに保持されるローアドレスと現在のアクセスアドレスのローアドレスとを比較するための比較器を更に具備することを特徴とするプロセッサ。
【請求項５】
請求項３又は４において、
前記プロセッサは、前記第2選択器により選択されたアドレスレジスタに保持されるローアドレスと現在のアクセスアドレスのローアドレスとが一致した場合に、現在のアクセスアドレスのローアドレスを出力しない動作モードを有することを特徴とするプロセッサ。
【請求項６】
請求項１から５の何れか一つにおいて、
前記プロセッサは、特定の命令により前記バンクアドレスの位置を設定可能であることを特徴とするプロセッサ。
【請求項７】
請求項１から６の何れか一つにおいて、
前記プロセッサは、前記アクセスアドレスのローアドレス及びカラムアドレスを並列して出力することを特徴とするプロセッサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ処理システムに関し、特にマイクロプロセッサＬＳＩ、およびマイクロプロセッサ周辺回路のうちメモリを制御する部分に関するものである。
【０００２】
【従来の技術】
ダイナミックメモリは一般にはＤＲＡＭ  （Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ばれる。典型的なダイナミックメモリＬＳＩの仕様は「日立ＩＣメモリデータブック３  （ＤＲＡＭ，  ＤＲＡＭモジュール，  第４４５ページから第４６４ページ」に記載されている。該文献のダイナミックメモリはＡ０−Ａ９なる１０本のアドレス入力端子を備えるが、その入力端子を経由して与えるアドレスはロー／カラムと多重化されている（第４４８ページ）。また該文献のリード／ライトアクセスではロー、カラムの順にアドレスをダイナミックメモリＬＳＩに与える必要があり（第４５４ページ）、その時の外部アドレス確定からのリードアクセス時間は７０ナノ秒である（１ナノ秒＝１０の（−９）乗秒）。それとは別に、高速ページモード（第４６１ページ）を用いると第１回目のロー、カラムアドレス転送の後、第２回目以降のアクセスが同一ローアクセスに行われる限りはローアドレスの転送を省略でき、該第２回目以降の外部アドレス確定からのリードアクセス時間は２０ナノ秒と小さく抑さえられる。
【０００３】
従来のマイクロプロセッサ（以下単にプロセッサとよぶ）の有するＤＲＡＭ制御機能の一例は非特許文献１に記載されている。該講演資料集の第４．２．３ページにはプロセッサＬＳＩと２バンクのＤＲＡＭチップが直接接続されている図が記載されている。また非特許文献１の第４．２．８ページのタイミング図には”Ｃｈｅｃｋ  ｆａｓｔ  ｐａｇｅ  ｃａｃｈｅ−ｈｉｔ”（高速ページのキャッシュヒット）なる記述があり、プロセッサ内部の何らかのヒット条件でダイナミックメモリの高速ページモードを使用すると推測できる。この動作は例えば前回のダイナミックメモリをアクセスした際のローアドレスを記憶しておけば可能である。しかし、２バンクのＤＲＡＭの用いられ方、また高速ページのキャッシュヒットと２バンクのＤＲＡＭの関係については全く述べられていない。
【非特許文献１】
「第４回ホットチップス講演資料集，  第４．２．１ページから第４．２．１２ページ，  １９９２年８月」（Ｈｏｔ  Ｃｈｉｐｓ  ＩＶ，  ｐｐ．  ４．２．１−４．２．１２，  Ａｕｇ．  １９９２，  ｈｅｌｄ  ｉｎ  Ｓｔａｎｆｏｒｄ  Ｕｎｉｖ．）
【０００４】
従来のプロセッサＬＳＩでプロセッサの端子のうちにダイナミックメモリのためのロー／カラムと多重化されたアドレスを備えるものを想定する。そのプロセッサＬＳＩで行われたアクセスの例を図２に示す。ただし図２で横方向は時間軸であるとし、２０１はプロセッサのアクセス要求を、２０２はプロセッサのダイナミックアドレス端子Ａ０−９を、２０３はダイナミックメモリのロー・アドレス・ストローブ（ＲＡＳ−ｎ）信号を、２０４はダイナミックメモリのカラム・アドレス・ストローブ（ＣＡＳ−ｎ）信号を示すものとする。また信号線の最後に付した”−ｎ”は負極性信号を示す。本アクセスは、例えばブロックコピー、すなわちある領域のメモリの内容を、別の領域のメモリに複写する時に起こる。図２ではＡ０００番地から始まる領域を、７０４０番地から始まる領域に複写する。ただし本願内、番地は１６進数で表示する。また２０５は３２ビットの物理アドレスの用いられ方を示す説明図である。物理アドレスのビット（３０〜３１）がワード内アドレスに、ビット（２１〜２９）がダイナミックメモリのカラムアドレスに、ビット（１１〜２０）がダイナックメモリのローアドレスに割り当てられている。ビット（ｉ）は左端をビット０とした場合の第ｉビットを示す。その時に時間順に動作を追っていくと、下記のようになる。
動作１：Ａ０００番地にリード。ローアドレス／カラムアドレスをダイナミックメモリに転送する。ローアドレスはアドレスのビット（１１〜２０）なので１４となる。カラムアドレスははアドレスのビット（２１〜２９）なので０となる。
動作２：Ａ００４番地にリード。ローアドレスは前回のローアドレスと等しいのでダイナミックメモリへの転送を省略する。カラムアドレスをダイナミックメモリに転送する。
動作３：７０４０番地にライト。ローアドレス／カラムアドレスをダイナミックメモリに転送する。
動作４：７０４４番地にリード。ローアドレスは前回のローアドレスと等しいのでダイナミックメモリへの転送を省略する。カラムアドレスをダイナミックメモリに転送する。
続く４回のアクセスは同様の動作をするので省略する。
【発明が解決しようとする課題】
本例で示されたように、従来の技術例ではブロックコピー処理でリード（ソース）側、ライト（デスティネーション）側のローアドレスが異なる時には、アクセスのソースとデスティネーションが切り替わるたびにダイナミックメモリのローアドレスを省略する高速モードの使用ができなくなるという問題点がある。
【０００５】
本発明の目的はそのダイナミックメモリのローアドレスを省略する高速モードの使用ができなくなるという問題点を解決することにある。
【０００６】
本発明の他の目的はダイナミックメモリ用の多重化されたアドレス端子をもたないプロセッサにおいてダイナミックメモリのローアドレスを省略する高速モードの使用を可能とし、同時にプロセッサＬＳＩの外部の論理量を最小にするためのプロセッサＬＳＩの信号線インターフェースを提供することにある。
【０００７】
本発明の他の目的は同期型ダイナミックメモリの動作モードに関する情報をプロセッサＬＳＩから設定でき、かつプロセッサＬＳＩの外部の論理量を最小にするためのプロセッサＬＳＩの信号線インターフェースを提供することにある。
【０００８】
【課題を解決するための手段】
メモリにアクセスするためにアクセスアドレスを出力するプロセッサであって、上記アクセスアドレスは、ローアドレス、カラムアドレス及びバンクアドレスを有し、上記プロセッサは、上記アクセスアドレスのうち上記バンクアドレスの位置を指定するため制御回路を有するように構成する。
【０００９】
【発明の実施の形態】
本発明を用いた情報処理装置のアクセスパタンを図３に示す。３０１，１１４，１１７，１１６，３０５はそれぞれ図２での２０１−２０５に相当するものであり、説明は
省略する。２０５に示すように本例では３２ビットの物理アドレスのうちビット（３０〜３１）が最下位２ビットがワード内アドレスに、ビット（２１〜２９）がダイナミックメモリのカラムアドレスに、ビット（２０）がダイナミックメモリのバンクアドレスに、ビット（９〜１９）がダイナミックメモリのローアドレスに割り当てられている。１１５はバンクビットを示すプロセッサＬＳＩ端子である。１回のアクセスではバンクビットによって指定されるダイナミックメモリＬＳＩだけがアクセスされる。
ダイナミックメモリは１回のアクセスではバンクビットによって分けられた部分のみがアクセスされる。そのメモリの構成の具体例については、その他の実施例で詳細に説明する。Ａ０００，Ａ００４番地のアクセス期間中はバンク０に相当するダイナミックメモリＬＳＩがアクセスされる。７０４０，７０４４番地のアクセス期間中はバンク１に相当するダイナミックメモリＬＳＩがアクセスされるが、バンク０に相当するダイナミックメモリＬＳＩはアクセスされない。その後Ａ００８番地にリードする時、バンク０に相当するダイナミックメモリＬＳＩに関して前回とローアドレスは等しいので、
ローアドレスの転送が省略できる。またその期間バンク１に相当するダイナミックメモリＬＳＩはアクセスされない。その後７０４８番地にリードする時、バンク１に相当するダイナミックメモリＬＳＩに関して前回とローアドレスは等しいので、ローアドレスの転送が省略できる。
図３と図２を比較するとＡ００８，７０４８番地へのアクセスの時のローアドレス転送が省略できる。そのケースでのアクセス時間は先に述べたように短くてすみ、結果として処理速度の向上に役立つものである。
このブロックコピー処理がさらに続く場合、ソース／デスティネーションとも同一ローへのアクセスが続く限りは、高速ページモードを使用し、ローアドレスの転送を省略できる。
本発明のその他の目的に対する効果は、以下の実施例を通じて説明する。
【００１０】
本発明の実施例による情報処理装置のプロセッサの例を図１に示す。１００はプロセッサである。１０１、１０２はローアドレスレジスタ（レジスタ＝記憶部）である。１０３、１０４はそれぞれ１０１、１０２の有効性を示すビットでありバリッド・ビット（Ｖａｌｉｄ  Ｂｉｔ）とよぶ。１０５、１０６は選択回路である。１０５は１０３と１０４の出力のいずれか１つを選択し、選択結果を制御回路１０８に伝達する。１０６は１０１と１０２の出力のいずれか１つを選択し、信号線１１２に出力する。１０７はアクセス要求アドレス１１０のうちローアドレスと選択回路１０６によって選択されたローアドレスレジスタ１０１、１０２の一方のローアドレスとを比較する一致比較器である。１０８は制御回路である。１０９は選択回路である。
プロセッサ１００は外部のダイナミックメモリにアクセスを起こすときにはアクセス要求アドレス１１０のうちローアドレス、カラムアドレス部のいずれかを選択回路１０９を用いて選択しダイナミックメモリ用アドレス端子Ａ（０：１０）  （１１４）に出力する。制御回路１０８には、選択回路１０５のバリッド・ビットの出力と、一致比較器１０７のローアドレスの比較の出力信号１１３を入力する。また制御回路１０８には、アドレスバス１１０のバンクビットの部分を入力する。また制御回路１０８はＢＡＮＫ（１１５）、  ＲＡＳ−ｎ  （１１７）  （−ｎは負極性の信号を示す）、  ＣＡＳ−ｎ  （１１６）の３つの外部端子の信号値を出力する。
３２ビットの物理アドレスは図３に記載したようにローアドレス、カラムアドレス、バンクアドレスが割り当てられている。
プロセッサ１００がアクセス要求を起こしたときの処理の流れは、次のようになる。
まず第１にプロセッサ内部の命令処理部とオペランド処理部とからなるデータ処理部（関係は薄いので記載しない）よりのアクセス要求信号が信号線１１１を経由して制御回路１０８に伝えられる。同時にアドレスバスＰＡ（０〜３１）  （１１０）を経由して要求アクセスアドレスが伝えられる。制御回路１０８は要求アドレスのうちバンクアドレス（ビット２０）を用いてローアドレスレジスタ１０１、  １０２の出力の一方を選択回路１０６で選択する。またバンクアドレスを用いてバリッド・ビット１０３、  １０４の一方も選択回路１０５で選択する。選択回路１０６で選択されたローアドレスが要求アドレスのロー部分と等しく、バリッド・ビットが１であることをヒットすると称する。
もしヒットならば該バンクに関して前回のアクセスと同一のローアドレスでアクセスすることになるので、そのときにはダイナミックメモリのローアドレスの送出を省略する動作モードでダイナミックメモリをアクセスする。
もしヒットでないならば、第１にダイナミックメモリのローとカラムの両方のアドレスを転送する動作モードでダイナミックメモリをアクセスする。第２に要求アドレスのロー部分を１０１、  １０２のうちバンクアドレスで選択される側に登録し、同じ側のバリッド・ビット（１０３または１０４）を１に書き換える。
なお、バリッド・ビット１０３、  １０４は電源投入後の初期状態では値０となっていて、電源投入後の第１回目のアクセスで偶然ローアドレスが一致する場合に誤ってヒットさせない機能を持つ。
【００１１】
図４にプロセッサ１００を含むシステム図を示す。４０１、  ４０２は同期型ダイナミックメモリＬＳＩである。プロセッサＬＳＩ  １００の制御信号Ａ（０：１０）  （１１４）、  ＢＡＮＫ  （１１５）、  ＲＡＳ−ｎ  （１１７）、  ＣＡＳ−ｎ  （１１６）は４０１、  ４０２に接続されている。ただし同期型ダイナミックメモリＬＳＩ４０１の内部のメモリは４０３、  ４０４と２バンク構成に分けられており、メモリ４０４はＢＡＮＫ  （１１５）＝０のとき、メモリ４０３はＢＡＮＫ  （１１５）＝１のときアクセスされる。ただし信号線の０は電位ローを、信号線の１は電位ハイを意味するものとする。
ＢＡＮＫ  （１１５）信号が０のときにはインバータ  （論理反転器）４０７の出力に論理値１が発生し、バンク０メモリ制御回路４０６に伝えられる。このことはバンク０メモリをアクセスすることの指示に変換される。ＢＡＮＫ  （１１５）信号が１のときにはバンク０メモリ制御回路４０５に論理値１が伝えられる。このことはバンク１メモリをアクセスすることの指示に変換される。
その他にダイナミックメモリは次の端子を有する。ｉ／Ｏ０−７（４０９、４１０）は８ビットのデータ入出力信号である。ＷＥ−ｎ（４１１、４１２）は負極性の書き込み指示信号であり、書き込み時に論理値０になる。ＣＬＫ（４１３、４１４）はクロック入力端子である。ＣＫＥ（４１５、  ４１６）はクロックイネーブル信号であり、クロックを内部に伝達するかしないかを制御する。ＤＱＭ（４０７）はアクセスマスク信号であり、リードアクセス時にはデータ入出力信号ｉ／Ｏ０−７の出力イネーブルとして、ライトアクセス時には
クロック単位のライトイネーブル信号として機能する。
またダイナミックメモリ４０１、４０２には同期動作する場合のいくつかの動作モードがある。それらはＲＡＳ遅延（ＲＡＳからデータアクセスまでのクロックサイクル数）、ＣＡＳ遅延（ＣＡＳからデータアクセスまでのクロックサイクル数）、バースト長（アドレスのカウントアップが一周してもとに戻るまでの周期）である。これらのモード情報はＲＡＳ−ｎ（１１７）、  ＣＡＳ−ｎ（１１６）、  ＷＥ−ｎ（４１１）の３つがともに電位Ｌのときにアドレス端子Ａ０−１０を経由して書かれる。
【００１２】
図５にプロセッサ１００を含む別のシステム図の中のダイナミックメモリとその制御回路を示す。５０１、  ５０３内のそれぞれはインバータ  （論理反転器）である。５０２内のそれぞれは２入力ＡＮＤ回路であり、入力値の両方が１のときにのみ、出力値が１になる。５０４はバンク０のダイナミックメモリであり、５０５はバンク１のダイナミックメモリである。５０６、  ５０７はそれぞれバンク０のダイナミックメモリ５０４の負極性のローアドレスストローブ、カラムアドレスストローブ信号である。５０８、  ５０９はそれぞれバンク１のダイナミックメモリ５０５の負極性のローアドレスストローブ、カラムアドレスストローブ信号である。
信号ＢＡＮＫ  （１１５）が０のときにはＲＡＳ−ｎ（１１７）、  ＣＡＳ−ｎ（１１６）  上に現れる負極性のパルス（図３の３０３、  ３０４を参照されたい）は、それぞれ５０６、  ５０７に伝えられ、５０８、  ５０９には伝えられない。結果としてバンク０のダイナミックメモリ５０４がアクセスされる。ＢＡＮＫ  （１１５）が１のときにはＲＡＳ−ｎ（１１７）、  ＣＡＳ−ｎ（１１６）  上に現れる負極性のパルスは、それぞれ５０８、  ５０９に伝えられ、５０６、  ５０７には伝えられない。結果としてバンク１のダイナミックメモリ５０５がアクセスされる。
【００１３】
本発明を用いた別のプロセッサの例を図６に示す。６００はプロセッサである。６０１−６０８、  ６１０、  ６１１−６１３は図１の１０１−１０８、  １１０、  １１１−１１３と同様のものでできているので、説明は省略する。プロセッサ６００はダイナミックメモリ用にロー／
カラムが多重化されたアドレス端子を有せず、ローアドレスとカラムアドレスとを含む３２ビットのアドレス端子Ａ（０：３１）  （６１４）を有する。
６１５は２入力選択器でありアクセス要求アドレス６１０かレジスタ６１７のいずれかを選択してアドレス端子Ａ（０：３１）  （６１４）に出力する。６１６はＬＳＩの出力バッファであり、その入力と出力の論理値は同一である。
２入力選択器６１５がアクセス要求アドレス６１０を選択する場合は、図１で説明した動作と類似している。以下アクセス要求アドレス６１０を選択する場合について説明する。
プロセッサ６００がアクセス要求を起こしたときの処理の流れは次のようになる。まず第１にプロセッサ内部の命令処理部とオペランド処理部とを含む処理部よりアクセス要求信号が信号線６１１を経由して制御回路６０８に伝えられる。同時にアドレスバスＰＡ（０：３１）  （６１０）を経由してアクセスアドレスが伝えられる。制御論理６０８は要求アドレスのうちバンクアドレスを用いてローアドレスレジスタ６０１、  ６０２の出力の一方を選択する。またバンクアドレスを用いてバリッド・ビット６０３、  ６０４の一方を選択回路６０５により選択する。
もしヒットならば制御回路６０８は出力端子ＳＡＲ  （６０９）を１にする。ＳＡＲは同一ロー領域へのアクセスを意味する出力信号である。またヒットの定義は図１の説明での定義と同じである。
もしヒットでないならば制御回路６０８はＳＡＲ  （６０９）を０にする。また６０１、  ６０２、６０３、  ６０４への情報の登録をプロセッサ１００の例と同様に行う。
プロセッサＬＳＩ６００の外部回路ではＳＡＲ  （６０９）が１なることを検出して、ダイナミックメモリのローアドレスの送出を省略する高速動作モードを使用することができる。
【００１４】
プロセッサＬＳＩ６００ではプロセッサＬＳＩ１００と異なりバンクビットの位置が固定されていない。バンクビットの選択方法に関する部分の構成図を図７に示す。図７の中で６０１、  ６０２、  ６０６、  ６０８、  ６１２はすでに説明済みであるので新たな説明は省略する。図７の２入力選択器６０６はバンクビット制御信号７０３によって制御される。７０２は２１入力選択器であり、入力信号７０４、  ７０５、  …、  ７０６、  ７０７のうちの１つを制御論理６０８からの制御信号７０１に従いバンクビット制御信号７０３に出力する。なお、７０４、  ７０５、  ７０６、  ７０７は図６のアドレスバス６１０の要求アドレスＰＡ（０：３１）の個別のアドレス信号である。プロセッサ６００では特定の命令を使用することによって制御信号７０１を任意に設定することができる。以上を総合すると要求アドレスのうちのビット位置０から２０の間の任意のビットをバンクアドレスとして使用することが可能となる。
次いで、図６の２入力選択器６１５がレジスタ６１７を選択する場合について説明する。レジスタ６１７には同期型ダイナミックメモリの動作モード（ＲＡＳ遅延、ＣＡＳ遅延、バースト長）の情報が設定される。プロセッサ６００で特定の命令を実行することによって２入力選択器６１５はレジスタ６１７を選択し、アドレス端子Ａ（０：  ３１）  （６１４）に出力する。適切な外部回路と組み合わせることによってプロセッサ６００の外部に接続された同期型ダイナミックメモリの動作モード設定動作が達成される。
【００１５】
図８にプロセッサＬＳＩ６００を用いた情報処理装置の構成図を示す。図８を大別するとプロセッサＬＳＩ６００、外部回路コントロールＬＳＩ８０１、同期型ダイナミックメモリを用いる主記憶ＬＳＩ４０２からなる。
まずプロセッサＬＳＩ６００のアドレス信号６１４の伝達経路について説明する。アドレス信号６１４は外部回路コントロールＬＳＩ８０１に入力して、まずアドレスレジスタ８０２に格納される。８０５はアドレスのうち主記憶ＬＳＩ４０２のローアドレス、８０６は主記憶ＬＳＩ４０２カラムアドレスである。２入力選択器８０３で８０５、８０６のいずれかが選択されシステムアドレスバス８１１に送られる。システムアドレスバス８１１のアドレスはさらに主記憶ＬＳＩ４０２のアドレス端子へ転送される。
また、アドレスレジスタ８０２のアドレスのうち上位アドレス８０７はアドレスデコ−ダ８１４でデコードされ、デコードの結果は主記憶ＬＳＩ４０２のチップセレクト端子８１３へ伝達される。
８１２は３２ビットのシステムデータバスであり、プロセッサＬＳＩ６００と主記憶ＬＳＩ４０２のデータ授受は８１２を介して行われる。なお、ＬＳＩ４０２のデータ端子は８ビット幅なので３２ビットのデータ授受を行うために本装置は最小で４つのＬＳＩ４０２を含む。外部回路コントロールＬＳＩ８０１の中にアクセス要求管理論理８０４がある。８０４はアクセスに関する状態を管理するものである。プロセッサＬＳＩ６００からアクセス要求管理論理８０４にアクセス要求信号８０８と、同一アドレス指示信号６０９、ダイナミックメモリの動作モード設定要求信号８１５が伝達される。
信号８１５が論理値０のときのアクセス要求管理論理８０４の動作は次のようになる。第１にアクセス要求が信号８０８にあり、同一アドレス指示信号６０９が論理値０のときには、ＲＡＳ−ｎ（８０９）を主記憶ＬＳＩ４０２に対して発行し、同時にローアドレス８０５をシステムアドレスバス８１１に与える。続いてＣＡＳ−ｎ（８０９）を主記憶ＬＳＩ４０２に対して発行し、同時にカラムアドレス８０５をシステムアドレスバス８１１に与える。
第２にアクセス要求が信号８０８にあり、同一アドレス指示信号が論理値１のときには、第１のケ−スと比較してＲＡＳ−ｎ（８０９）とローアドレス８０５の発行を省略する。プロセッサ６００で先に述べた特定の命令（レジスタ６１７の説明のところで述べた命令）を実行すると動作モード設定要求信号８１５が論理値１になる。信号８１５が論理値０のとき、アクセス要求管理論理８０４ではＲＡＳ−ｎ（８０９）、ＣＡＳ−ｎ（８１０）、ＷＥ−ｎ（８１６）をみな電位Ｌに設定する。またそれと同時に動作モードレジスタ６１７の値がシステムアドレスバス８１１を経由して主記憶ＬＳＩ４０２に伝達される。こうして主記憶ＬＳＩ４０２の動作モードの設定処理が達成される。この処理は電源オンの初期処理、またリセット時に行われる。プロセッサ６００が動作モード設定要求信号８１５を備えるため主記憶ＬＳＩ４０２の動作モードの設定処理起動信号を生成する信号を作成するため従来必要とされる論理、例えばアドレスデコード論理が不要となる。
【００１６】
本発明は上記の具体的な実施例に限定されるものではなく、その技術思想の範囲内で種々の変形が可能である。
例えば、ローアドレスレジスタの数とダイナミックメモリのバンク数は２であるが、このレジスタの数とバンク数を４、  ８、  ．．．  と増加させることもできる。またローアドレスレジスタ、一致比較器は必ずしもプロセッサＬＳＩの中に存在する必要はなく、プロセッサＬＳＩ外部で、例えば外部回路コントロールＬＳＩ８０１で本実施例と同等の処理を行うことも可能である。
【００１７】
本発明の実施例によれば、ブロックコピー処理のような場合、ソース／デスティネーションのそれぞれについてローアドレスレジスタに保持することにより、ローアドレスの転送を省略するダイナミックメモリの高速動作モードの使用ができる。
また、本発明の実施例では、ローアドレスのヒット情報６０９をプロセッサＬＳＩ６００の出力信号として備えることにより、ダイナミックメモリのために多重化されていないアドレス端子をもつプロセッサで、かつプロセッサＬＳＩの外部論理量を最小にしてローアドレスの転送を省略するダイナミックメモリの高速動作モードの使用を可能にしている。
また、本発明の実施例では、プロセッサ６００が動作モード設定要求信号８１５を備えることにより、主記憶ＬＳＩ４０２の動作モードの設定処理起動信号を生成する信号を作成するため従来必要とされる論理、例えばアドレスデコード論理が不要とすることができる。
【００１８】
【発明の効果】
同期型ダイナミックメモリの動作モードに関する情報をプロセッサＬＳＩから設定できる。
【図面の簡単な説明】
【図１】本発明を用いた情報処理装置のプロセッサＬＳＩの構成図である。
【図２】従来の情報処理装置でのアクセスのパタン（時間変化）である。
【図３】本発明を用いた情報処理装置でのアクセスのパタン（時間変化）である。
【図４】２バンク構成の同期型ダイナミックメモリを含むシステム図である。
【図５】本発明を用いた情報処理装置でのダイナミックメモリとその制御回路である。
【図６】本発明を用いた別の情報処理装置のプロセッサＬＳＩの構成図である。
【図７】図６に示したプロセッサのバンク選択回路およびバンクビット選択回路である。
【図８】図６に示したプロセッサを用いた情報処理装置の構成図である。
【符号の説明】
１００…プロセッサＬＳＩ、１０１、１０２…ローアドレスレジスタ（記憶部）、１０３、１０４…バリッド・ビット、１０５、１０６…選択回路、１０７…一致比較器、１０８…制御回路、１０９…選択回路、１１０…アドレスバス、１１１…アクセス要求信号、１１２…選択されたローアドレス、１１３…比較結果、１１４…ダイナミックメモリ用アドレス端子、１１５…バンク制御信号、１１６…ロー・アドレス・ストローブ信号、１１７…カラム・アドレス・ストローブ信号、
２０１…プロセッサのアクセス要求、２０２…ダイナミックメモリ用アドレス信号、
２０３…ロー・アドレス・ストローブ信号、２０４…カラム・アドレス・ストローブ信号、２０５…物理アドレスのアドレス割り当て図、
３０１…プロセッサのアクセス要求、３０２…ダイナミックメモリ用アドレス信号、３０３…ロー・アドレス・ストローブ信号、３０４…カラム・アドレス・ストローブ信号、３０５…物理アドレスのアドレス割り当て図、３０６…バンク制御信号、
４０１、４０２…２バンク構成の同期型ダイナミックメモリ、４０３、４０４…メモリ、４０５、４０６…メモリのアクセス制御回路、４０７…インバータ（論理反転器）、４０８…入出力データマスク制御信号、４０９、４１０…データ端子、４１１、４１２…ライト（書き込み）イネーブル信号、４１３、４１４…クロック信号、４１５、４１６…クロックイネーブル信号、
５０１、５０３…インバータ（論理反転器）、５０２…２入力ＡＮＤゲート、５０４、５０５…ダイナミックメモリ、５０６、５０８…ロー・アドレス・ストローブ信号、５０７、５０９…カラム・アドレス・ストローブ信号、
６００…プロセッサＬＳＩ、６０１、６０２…ローアドレスレジスタ、６０３、６０４…バリッド・ビット、６０５、６０６、６１５…選択回路、６０７…一致比較器、６０８…制御回路、６０９…同一ロー領域指示信号、６１０…アドレスバス、６１１…アクセス要求信号、６１２…選択されたローアドレス、６１３…比較結果、６１４…アドレス端子、６１６…出力バッファ、６１７…ダイナミックメモリの動作モードレジスタ、
７０１…バンクビットのビット位置選択信号、７０２…選択回路、７０３…バンクビット信号、７０４、７０５、７０６、７０７…要求アドレスの個別ビット信号線、
８０１…外部回路コントロールＬＳＩ、８０２…アドレスレジスタ、８０３…選択回路、８０４…アクセス要求管理論理、８０５…ローアドレス、８０６…カラムアドレス、８０７…上位アドレス、８０８…アクセス要求信号、８０９…ローアドレスストローブ信号、８１０…カラムアドレスストローブ信号、８１１…システムアドレスバス、８１２…システムデータバス、８１３…チップセレクト信号、８１４…アドレスデコ…ダ、８１５…同期型ダイナミックメモリの動作モード設定要求信号、８１６…ライト（書き込み）イネーブル信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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