(57)【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、
前記ｐ型半導体基板に形成されており、前記ｐ型半導体基板上に形成されている第１ｐ+ 型領域と第１ｎ+ 型領域とを有する第１ｎ型領域と、
前記ｐ型半導体基板の前記第１ｎ型領域と離れた位置に形成されており、前記ｐ型半導体基板上に形成されている第２ｐ+ 型領域と第２ｎ+ 型領域とを有する第２ｎ型領域と、
前記ｐ型半導体基板の第１ｎ型領域と第２ｎ型領域との間に形成されており、前記第１ｎ型領域と接触している第３ｎ+ 型領域と、
前記ｐ型半導体基板の第１ｎ型領域と第２ｎ型領域との間に形成されており、前記第２ｎ型領域と接触している第４ｎ+ 型領域と、
前記第３ｎ+ 型領域と前記第４ｎ+ 型領域とをソースとドレインとして有するＭＯＳトランジスタを形成するために、前記ｐ型半導体基板上に形成されているゲートと、
を備え、
前記第１ｐ+ 型領域と第１ｎ+ 型領域とが半導体装置の入出力端子と接続され、第２ｐ+ 型領域と第２ｎ+ 型領域とが第１電圧端子と接続されており、前記ゲートが前記第１電圧端子よりさらに低い電圧の第２電圧端子と接続されていることを特徴とする半導体装置の保護素子。
【請求項２】
前記第３、第４ｎ+ 型領域が前記第１、第２ｎ+ 型領域よりさらに高いドーピング濃度を有していることを特徴とする、請求項１に記載の半導体装置の保護素子。
【請求項３】
前記第１ｎ型領域、前記第１ｐ+ 型領域、前記第１ｎ+ 型領域、前記第３ｎ+ 型領域はそれぞれ前記第２ｎ型領域、前記第２ｐ+ 型領域、前記第２ｎ+ 型領域、前記第４ｎ+ 型領域と前記ゲートから対称的、かつ同一形態で配置されることを特徴とする、請求項１に記載の半導体装置の保護素子。
【請求項４】
第１導電型の半導体基板と、
前記半導体基板に形成されており、前記半導体基板に形成されている第１導電型の第１領域と第２導電型の第２領域とを有する第２導電型の第３領域と、
前記半導体基板の前記第２導電型の第３領域と離れた位置に形成されており、前記半導体基板上に形成されている第１導電型の第４領域と第２導電型の第５領域とを有する第２導電型の第６領域と、
前記半導体基板の前記第２導電型の第３領域と前記第２導電型の第６領域との間に形成されており、前記第２導電型の第３領域と接触している第２導電型の第７領域と、
前記半導体基板の前記第２導電型の第３領域と前記第２導電型の第６領域との間に形成されており、前記第２導電型の第６領域と接触している第２導電型の第８領域と、
前記第２導電型の第７領域と前記第２導電型の第８領域とをソースとドレインとして有するＭＯＳトランジスタを形成するために、前記半導体基板上に形成されているゲートと、
を備え、
前記第１導電型の第１、第４領域が前記半導体基板よりさらに高いドーピング濃度を有し、前記第２導電型の第２、第５、第７、第８領域が前記第２導電型の第３、第６領域よりさらに高いドーピング濃度を有し、
前記第１、第２領域が半導体装置の入出力端子と接続され、前記第４、第５領域が電源端子と接続されており、前記ゲートがオフ電圧の印加を受けることを特徴とする半導体装置の保護素子。
【請求項５】
前記半導体基板と第１導電型の領域とはｐ型導電体を、第２導電型の領域はｎ型導電体を含むことを特徴とする、請求項４に記載の半導体装置の保護素子。
【請求項６】
前記第２導電型の第７、第８領域が前記第２導電型の第２、第５領域よりさらに高いドーピング濃度を有していることを特徴とする、請求項５に記載の半導体装置の保護素子。
【請求項７】
前記第２導電型の第２領域と第５領域、前記第１導電型の第１領域と第４領域及び前記第２導電型の第７領域と第８領域が前記ゲートに対称的、かつ同一形状で配置されることを特徴とする、請求項４に記載の半導体装置の保護素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の保護素子に係り、より詳しくは静電気などの過電圧から半導体装置を保護する入出力保護素子に関する。
【０００２】
【従来の技術】
一般的な半導体装置の入出力保護回路は内部回路の入力段、または出力段に大きい電圧がいきなり印加される場合、内部回路を保護するために付加するものである。このような急激な大きい電圧は主に静電気の放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）により起こることである。保護回路において、保護素子として採用されるものは主にダイオード、抵抗、トランジスタなどがあり、最近ではサイリスタ（ｔｈｙｒｉｓｔｏｒ）  、またはシリコン制御整流器（ＳＣＲ：ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ）  も用いられる。
【０００３】
ここに添付した図面を参照しながら従来の入出力保護回路に関して詳細に説明する。ただし、説明の便宜のために入力段と出力段の両者に言及する代りに入力段のみに限定して説明する。
図１は従来の一般的な入出力保護素子についてのものである。図１は従来の静電気保護用ＳＣＲの断面図であり、下記の通りこれを説明する。
【０００４】
ｐ型基板１で形成されているｎ領域２の内には互いに隣接しているｐ＋  領域３と第１ｎ＋  領域４が形成されている。また、基板１にはｎ型領域２と離れている第２ｎ＋  領域５がｎ領域２より薄くてｐ＋  領域３及び第１ｎ＋  領域４と同様の接合深さで形成されている。ｐ＋  領域３及び第１ｎ＋  領域４は酸化膜１０を境界に第２ｎ＋  領域５と隔離されている。ｐ＋  領域３と第１ｎ＋  領域４は入出力端子ＰＡＤに連結されており、これをアノード（ａｎｏｄｅ）  といい、第２ｎ＋  領域５は接地電圧Ｖｓｓが印加されており、これをカソード（ｃａｔｈｏｄｅ）  という。
【０００５】
このようなＳＣＲが保護素子として挿入される場合、端子に＋電圧を加えると、ｐ＋  領域３、ｎ領域２及びＰ型基板１が夫々エミッタ、ベース、コレクタを構成する寄生ｐｎｐトランジスタがパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）  現象を起こし、カソードを通じて電流が放出される。
しかしながら、このＳＣＲは、小さい面積で大電流を放出させる利点があるが、寄生ｐｎｐトランジスタがパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）  現象を起こす電圧が高いため、これに伴いＳＣＲのトリガ（ｔｒｉｇｇｅｒ）  電圧が４０〜７０Ｖ程度と非常に高い。従って、ＳＣＲのトリガ電圧より低い静電気が印加される場合、内部回路が損なわれるおそれがある。
【０００６】
ところが、このＳＣＲの寄生ｐｎｐトランジスタのパンチスルー電圧は基板１とｎ領域２の濃度と関係があり、この電圧を低くするためには一方の濃度を高くしなければならない。このために低圧トリガＳＣＲ（ＬＶＴＳＣＲ：ｌｏｗ  ｖｏｌｔａｇｅ  ｔｒｉｇｇｅｒ  ＳＣＲ）、または修正水平型ＳＣＲ（ＭＬＳＣＲ：ｍｏｄｉｆｉｅｄ  ｌａｔｅｒａｌ  ＳＣＲ）が提案されている。
【０００７】
図２は従来の低圧トリガＳＣＲの構造を図示する断面図であり、図１の構造における基板１とｎ領域２の境界面に、ｎ＋  ドレインタップ（ｄｒａｉｎ−ｔａｐ）  ６というものが、第２ｎ＋  領域５と同様の深さで形成されている構造である。そして、このドレインタップ６とｐ＋  領域３及び第１ｎ＋  領域４の間には厚い酸化膜１０があり、このドレインタップ６と第２ｎ＋  領域５の間には薄いゲート絶縁膜２２とゲート電極２４とからなるゲート２０が形成されている。ゲート２０は第２ｎ＋  領域５と共に接地電圧Ｖｓｓに連結されている。ＭＬＳＣＲもＬＶＴＳＣＲと類似した構造であり、ゲートの代わりに厚い酸化膜がある点がＬＶＴＳＣＲとは違う。
【０００８】
このドレインタップ６は高濃度であるので、基板１とｎ領域２の間に降伏が発生する前に基板１とドレインタップ６の間に降伏が先ず発生する。更にドレインタップ６と第２ｎ＋  領域５とを夫々ソース及びドレインとするＭＯＳトランジスタ構造が形成されており、トリガ電圧が更に低くなる。結局、低圧トリガＳＣＲのトリガ電圧は凡そ１０〜１５Ｖ程度となり、従来の保護ＳＣＲに比べて非常に低い水準を示す。
【０００９】
次に、従来のＬＶＴＳＣＲの作用に対して詳細に説明する。まず、端子ＰＡＤに＋の静電気が印加される場合を考慮する。弱い＋電圧が印加される場合にはアノードとカソードの間に弱い電流の流れが存在する。
一方、ＬＶＴＳＣＲのトリガ電圧より高い＋電圧が印加されると、ｐ＋  領域３、ｎ領域２及びｐ型基板１を夫々エミッタ、ベース、コレクタとする寄生垂直型ｐｎｐトランジスタが動作して過電流を接地へ放出するので、内部回路は保護される。ここで、ドレインタップ６とカソードの間に降伏が発生する際には、ドレインタップ６部分が一番高い温度となるが、ＭＯＳトランジスタの寄生トランジスタである水平型ｎｐｎトランジスタと寄生垂直型ｐｎｐトランジスタが本格的に動作すると、広い接合面を通じて電流が放電されるので、局所的に高い温度分布を示す部分がなくなる。従って、ＬＶＴＳＣＲは＋の静電気に対して優秀な保護特性を表す。
【００１０】
次に、端子ＰＡＤに−の静電気が印加される場合を説明する。大きさが小さい−電圧が印加されると、ｎ領域２と基板１が順方向になるので、ｎ領域２から基板１に電子が流入して円滑な電流の流れを示す。
【００１１】
【発明が解決しようとする課題】
しかしながら、印加される−電圧の大きさが大きくなると、ｎ領域２、基板１、第２ｎ＋  領域５を夫々エミッタ、ベース、コレクタとする水平型寄生トランジスタが動作して電荷を放電させる。しかし、電子が放出される第２ｎ＋  領域５の接合深さが薄くて垂直面積が小さいので、カソード即ち第２ｎ＋  領域５周りの温度が高くなる。
【００１２】
従って、従来のＬＶＴＳＣＲは−電圧に対する放電特性がよくなく、また温度が高くなると第２ｎ＋  領域５と接続する金属電極が短絡されて素子が破壊されるという問題点がある。
本発明はこのような問題点を解決するためのもので、−電圧に対しても電流を効率的に放出できる半導体装置の保護素子を提供するものである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の保護素子は、ｐ型半導体基板と、ｐ型半導体基板に形成されており、ｐ型半導体基板上に形成されている第１ｐ+ 型領域と第１ｎ+ 型領域とを有する第１ｎ型領域と、ｐ型半導体基板の第１ｎ型領域と離れた位置に形成されており、ｐ型半導体基板上に形成されている第２ｐ+ 型領域と第２ｎ+ 型領域とを有する第２ｎ型領域と、ｐ型半導体基板の第１ｎ型領域と第２ｎ型領域との間に形成されており、第１ｎ型領域と接触している第３ｎ+ 型領域と、ｐ型半導体基板の第１ｎ型領域と第２ｎ型領域との間に形成されており、第２ｎ型領域と接触している第４ｎ+ 型領域と、第３ｎ+ 型領域と前記第４ｎ+ 型領域とをソースとドレインとして有するＭＯＳトランジスタを形成するために、ｐ型半導体基板上に形成されているゲートとを備え、第１ｐ+ 型領域と第１ｎ+ 型領域とが半導体装置の入出力端子と接続され、第２ｐ+ 型領域と第２ｎ+ 型領域とが第１電圧端子と接続されており、ゲートが第１電圧端子よりさらに低い電圧の第２電圧端子と接続されていることを特徴とする。
【００１５】
第３、第４ｎ+ 型領域が第１、第２ｎ+ 型領域よりさらに高いドーピング濃度であるように構成できる。
また、第１ｎ型領域、第１ｐ+ 型領域、第１ｎ+ 型領域、第３ｎ+ 型領域が夫々第２ｎ型領域、第２ｐ+ 型領域、第２ｎ+ 型領域、第４ｎ+ 型領域とゲートから対称的かつ同一形態で配置されるように構成できる。
【００１６】
さらに、本発明に係る半導体装置の保護素子は、第１導電型の半導体基板と、半導体基板に形成されており、半導体基板に形成されている第１導電型の第１領域と第２導電型の第２領域とを有する第２導電型の第３領域と、半導体基板の第２導電型の第３領域と離れた位置に形成されており、半導体基板上に形成されている第１導電型の第４領域と第２導電型の第５領域とを有する第２導電型の第６領域と、半導体基板の第２導電型の第３領域と第２導電型の第６領域との間に形成されており、第２導電型の第３領域と接触している第２導電型の第７領域と、半導体基板の第２導電型の第３領域と第２導電型の第６領域との間に形成されており、第２導電型の第６領域と接触している第２導電型の第８領域と、第２導電型の第７領域と第２導電型の第８領域とをソースとドレインとして有するＭＯＳトランジスタを形成するために、半導体基板上に形成されているゲートとを備え、第１導電型の第１、第４領域が半導体基板よりさらに高いドーピング濃度を有し、第２導電型の第２、第５、第７、第８領域が第２導電型の第３、第６領域よりさらに高いドーピング濃度を有し、第１、第２領域が半導体装置の入出力端子と接続され、第４、第５領域が電源端子と接続されており、ゲートがオフ電圧の印加を受けることを特徴とする。
【００１７】
ここで、半導体基板と第１導電型の領域とがｐ型導電体、第２導電型の領域がｎ型導電体を含む構成とすることができる。
【００１８】
また、第２導電型の第７、第８領域が第２導電型の第２、第５領域よりさらに高いドーピング濃度を有する構成とすることができる。
さらに、第２導電型の第２領域と第５領域、第１導電型の第１領域と第４領域及び第２導電型の第７領域と第８領域がゲートに対称的、かつ同一形状で配置されるように構成できる。
【００１９】
【発明の実施の形態】
以下に、添付図面を参照して本発明の一実施形態を説明する。
本発明の実施形態では＋電圧と−電圧による電流が全部放出できる保護素子である双方向性素子（ｂｉｌａｔｅｒａｌ  ｄｅｖｉｃｅ）を提示する。順方向及び逆方向バイアス（ｂｉａｓ）に対して対称的にスイッチング動作が可能な素子として特に交流回路に主に使用される。
【００２０】
図３は本発明の実施形態に従う保護素子である双方向性素子を図示する断面図として、図２に図示する従来のＬＶＴＳＣＲでカソードがある部分が省略され、ゲートを中心にアノードがある部分がゲート中心を通過する線に対して対称移動して形成される構造である。但し、アノードとなる二つの領域３、４が接しない点が多少違う。
【００２１】
前記内容を更に詳しく説明すると、ｐ型基板１の上には薄いゲート絶縁膜２２とゲート電極２４とを有するゲート２０が形成されている。ｐ型基板１には、さらにゲート２０の両側に対称にｎ領域２ａ，２ｂが形成されている。このｎ領域２ａは、夫々離れて形成されるｐ＋  領域３ａ及びｎ＋  領域４ａを有している。同様に、ｎ領域２ｂは、夫々離れて形成されるｐ＋  領域３ｂ及びｎ＋  領域４ｂを有している。基板１とｎ領域２ａ，２ｂとの境界面にはｎ＋  ドレインタップ６ａ，６ｂが夫々形成されている。
【００２２】
ゲート２０に対して対称的に形成されているｐ＋  領域３とｎ＋  領域４のうち、一方は入出力端子ＰＡＤに接続され、他方は電源電圧Ｖｄｄに連結されている（図では、ｐ＋  領域３ａとｎ＋  領域４ａが入出力端子ＰＡＤに接続され、ｐ＋  領域３ｂとｎ＋  領域４ｂが電源電圧Ｖｄｄに接続されているが、対称構造であるので、この逆であってもよい）。ゲート２０には接地電圧Ｖｓｓが印加されている。
【００２３】
このような保護用双方向素子の作用を詳細に説明する。
先ず、＋電圧が印加される場合、入出力端子ＰＡＤと接続されている方のドレインタップ６ａと基板１の接合が逆方向となるので、空乏層が発生する。印加される電圧を大きくすると接合に降伏が発生し、これに従って入出力端子ＰＡＤ側のｐ＋  領域３ａ、ｎ領域２ａ及びｐ型基板１を夫々エミッタ、ベース、コレクタとする寄生垂直型ｐｎｐトランジスタが動作する。このｐｎｐトランジスタのコレクタ電流は電源電圧Ｖｄｄと接続されているｎ領域２ｂ、ｐ型基板１、入出力端子ＰＡＤ側のｎ領域２ａを夫々エミッタ、ベース、コレクタとする水平型ｎｐｎトランジスタのベース電流からなるため、この水平型ｎｐｎトランジスタが作動されて電流が放出される。
【００２４】
次に、−電圧が印加される場合、電源電圧Ｖｄｄと接続されている側のドレインタップ６ｂとｐ型基板１との接合が逆方向となるので、空乏層が発生する。電圧を大きくすると接合に降伏が発生し、これに従って電源Ｖｄｄ側のｐ＋  領域３ｂ、ｎ領域２ｂ及びｐ型基板１を夫々エミッタ、ベース、コレクタとする寄生垂直型ｐｎｐトランジスタが動作する。この寄生垂直型ｐｎｐトランジスタのコレクタ電流は入出力端子ＰＡＤ側のｎ領域２ａ、ｐ型基板１、電源Ｖｄｄ側のｎ領域２ｂを夫々エミッタ、ベース、コレクタとする水平型ｎｐｎトランジスタのベース電流からなるので、この水平型トランジスタが作動されて電流が放出される。
【００２５】
図４は本実施形態に従う双方向素子の電流電圧特性曲線であり、横軸は電圧、縦軸は電流を、ＶＴ  は本実施例に従う双方向素子のトリガ電圧を表す。図４に図示したように本実施形態では両極性電流に対して全部トリガ電圧を有して放電径路を提供する。
【００２６】
【発明の効果】
以上の通り、本発明に従う半導体装置の保護素子は、双方向素子の特性を用いて＋電圧及び−電圧に対し、電流を放電させることが可能な効果がある。
【図面の簡単な説明】
【図１】従来の静電気保護用シリコン制御整流器ＳＣＲを図示する断面図である。
【図２】従来の低圧トリガシリコン制御整流器ＬＶＴＳＣＲを図示する断面図である。
【図３】本発明の実施形態が採用される静電気保護用双方向素子の断面図である。
【図４】本発明の実施形態に従う静電気保護用双方向素子の特性曲線である。
【図１】
0003590706.tif 000002
【図２】
0003590706.tif 000003
【図３】
0003590706.tif 000004
【図４】
0003590706.tif 000005