(57)【特許請求の範囲】
【請求項１】
第２導電型の基板と、
この基板上に形成された第１導電型活性層と、
この第１導電型活性層を取り囲むようにかつ前記基板に達する深さまで形成された第２導電型半導体層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された当該活性層より高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
前記第１導電型活性層表面の１対の前記第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、
前記複数のバイアス半導体層上にそれぞれ形成された、前記複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極と
を備えたことを特徴とする横型ホール素子。
【請求項２】
基板と、
この基板上に形成された第１導電型活性層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
前記第１導電型活性層を取り囲むようにかつ前記基板に達する深さまで形成された素子分離層と、
前記第１導電型活性層と前記基板との間に形成された絶縁膜と、
前記第１導電型活性層表面の１対の前記第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、
前記複数のバイアス半導体層上にそれぞれ形成された、前記複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極と
を備えたことを特徴とする横型ホール素子。
【請求項３】
第２導電型の基板と、
この第２導電型の基板上に形成された第１導電型活性層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された、当該活性層よりも高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
当該第１導電型活性層と前記第２導電型の基板との間に形成された第３の第１導電型半導体層と、
前記第３の第１導電型半導体層上に選択的に形成された、前記第１導電型活性層より低い抵抗の第１の第２導電型半導体層とを備え、
前記第１導電型活性層表面から前記第１及び第２の第１導電型半導体層を取り囲むように前記第１の第２導電型半導体層に達する深さの第２の第２導電型半導体層を形成してなる
ことを特徴とする横型ホール素子。
【請求項４】
基板と、
この基板上に形成された第１導電型活性層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された、当該活性層よりも高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
前記第１導電型活性層表面の１対の前記電流供給電極の間に形成された複数の第２導電型半導体層と、
この第２導電型半導体層上にそれぞれ形成された電極と、
前記第１導電型活性層表面の１対の前記第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、
前記複数のバイアス半導体層上にそれぞれ形成された、前記複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極と
を備えることを特徴とする横型ホール素子。
【請求項５】
前記第１導電型活性層表面の１対の前記電流供給電極と１対の前記センサ電極との間に形成された複数の第２導電型半導体層と、
この第２導電型半導体層上にそれぞれ形成された電極とを更に備え、
前記第１導電型活性層の厚さは３．５乃至６μｍであり、前記第２導電型半導体層の厚さは１μｍ以下である
ことを特徴とする請求項２記載の横型ホール素子。
【請求項６】
前記第１導電型活性層の厚さは０．５乃至９μｍである
ことを特徴とする請求項２記載の横型ホール素子。
【請求項７】
前記第１導電型活性層と前記基板との間に形成された第１の第２導電型半導体層と、
前記第１及び第２の第１導電型半導体層を取り囲むように前記第１導電型活性層表面から前記第１の第２導電型半導体層に達する深さまで形成された第２の第２導電型半導体層とを更に備え、
前記第１の第２導電型半導体層の厚さは１．５乃至３μｍである
ことを特徴とする請求項２記載の横型ホール素子。
【請求項８】
基板と、
この基板上に形成された第１導電型活性層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された、当該活性層よりも高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
前記第１導電型活性層表面の１対の前記電流供給電極と１対の前記センサ電極との間に形成された複数の第２導電型半導体層と、
この第２導電型半導体層上にそれぞれ形成された電極と、
前記第１導電型活性層表面の１対の前記第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、
前記複数のバイアス半導体層上にそれぞれ形成された、前記複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極と
をそれぞれ備えた４個の横型ホール素子からなり、
前記４個の横型ホール素子は互いに９０度傾けて配置され、当該各横型ホール素子の前記電流供給電極と前記センサ電極は並列にオルソゴナル接続され、当該各横型ホール素子の前記電極は任意に接続されている
ことを特徴とする横型ホール素子。
【請求項９】
基板と、
この基板上に形成された第１導電型活性層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された、当該活性層よりも高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
前記第１導電型活性層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上の前記電流供給電極及び前記センサ電極とは異なる位置に形成された複数の電極と、
前記第１導電型活性層表面の１対の前記第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、
前記複数のバイアス半導体層上にそれぞれ形成された、前記複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極と
をそれぞれ備えた４個の横型ホール素子からなり、
前記４個の横型ホール素子は互いに９０度傾けて配置され、当該各横型ホール素子の前記電流供給電極と前記センサ電極は並列にオルソゴナル接続され、当該各横型ホール素子の前記電極は任意に接続されている
ことを特徴とする横型ホール素子。
【請求項１０】
基板と、
この基板上に形成された第１導電型活性層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
前記第１導電型活性層表面の１対の前記電流供給電極と１対の前記センサ電極との間に形成された複数の第２導電型半導体層と、
この第２導電型半導体層上にそれぞれ形成された電極と、
前記第１導電型活性層表面の１対の前記第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、
前記複数のバイアス半導体層上にそれぞれ形成された、前記複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備え、
前記１対の電流供給電極間に被測定系の電圧に正比例した電流を流し、前記被測定系の電流に正比例した磁界を印加して前記１対のセンサ電極間に前記被測定系の電圧と電流の積に正比例したホール電圧を出力させることにより、電力検出素子として用いてなる
ことを特徴とする横型ホール素子。
【請求項１１】
基板と、
この基板上に形成された第１導電型活性層と、
前記第１導電型活性層表面に所定の距離を隔てて選択的に形成された、前記活性層より高濃度で１対の第１の第１導電型半導体層と、
この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、
前記第１導電型活性層表面の前記第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された、当該活性層よりも高濃度で１対の第２の第１導電型半導体層と、
この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、
前記第１導電型活性層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上の前記電流供給電極及び前記センサ電極とは異なる位置に形成された複数の電極と、
前記第１導電型活性層表面の１対の前記第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、
前記複数のバイアス半導体層上にそれぞれ形成された、前記複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備え、
前記１対の電流供給電極間に被測定系の電圧に正比例した電流を流し、前記被測定系の電流に正比例した磁界を印加して前記１対のセンサ電極間に前記被測定系の電圧と電流の積に正比例したホール電圧を出力させることにより、電力検出素子として用いてなる
ことを特徴とする横型ホール素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横型ホール素子に関する。
【０００２】
【従来の技術】
４端子を持つ従来の横型ホール素子の上面図および断面図を図２２に示す。図２２（ａ）は上面図であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ′で切った断面図、図２２（ｃ）はＣ−Ｃ′で切った断面図である。図２２において、１はｐ−  型のシリコン基板であり、この上にｎ型の活性層２が形成されている。活性層２は基板１に達する深さのｐ型層３によって取り囲まれており、素子の他の領域と分離されている。また、４は活性層２の表面に、対向して形成された１対のｎ＋  型層であり、ｎ＋  型層４１  ，４２  上には電流供給電極５１  ，５２  が各々形成されている。活性層２のｎ＋  型層４とは異なる表面には、対向してｎ＋  型層６１  ，６２  が形成されており、その各々にセンサ電極７１  ，７２  が設けられている。２つの電流供給電極５１  ，５２  から活性層２の表面に平行に電流を流し、その活性層２表面に対し垂直方向に磁界を印加することにより、２つのセンサ電極７１  ，７２  間にローレンツの原理によりホール電圧が誘起される。このような横型ホール素子は半導体の表面に電流供給電極、センサ電極の端子を作成することができるため、集積回路の製造方法であるプレーナー技術を用いて安価に製造することができる。また横型ホール素子のオフセット電圧の低減のため、同一基板上に複数の横型ホール素子を互いに９０度傾けて配置しそれぞれの電流供給電極、センサ電極を並列に結線するオルソゴナル接続の場合は横型ホール素子同士を互いに素子分離する必要がある。この場合も図２２の構造は非常に形成し易い構造である。
【０００３】
ここで、このような横型ホール素子の供給電極５１  ，５２  間に電圧Ｖｉｎが印加される場合を考える。図２３にＶｉｎが０、正、負バイアスのときの図２２のＡ−Ａ′断面、Ｂ−Ｂ′断面の電位分布ΨＡＡ’  ，ΨＢＢ’  と、活性層２・ｐ型層３間のｐｎ接合部における空乏層領域の幅Ｗｊ  を示す。図２３（ａ），（ｂ），（ｃ）はそれぞれＶｉｎ＝０，Ｖｉｎ＞０，Ｖｉｎ＜０のときを示している。なおＶｉｎ＜０の場合、ｐｎ接合部で電流が流れないようにするためには、ｐ型層３に負のバイアス電圧を印加しておく必要がある。
【０００４】
Ｖｉｎ＝０の場合、Ａ−Ａ′断面では電位０の準位とフェルミ準位（Ｆ．Ｌ．）が一致し、ΨＡＡ’  は正で、ｎ＋  層の部分が高く活性層の部分が低い。またＢ−Ｂ′断面ではＦ．Ｌ．がＶＲ  で示す分だけ電位０よりも低くなり、ΨＢＢ’  はそのＦ．Ｌ．よりも低くなる。そしてＷｊ  は一定となる。
【０００５】
Ｖｉｎ＞０の場合には、Ａ−Ａ′断面は供給電極５２  側のＦ．Ｌ．がＶｉｎで示す分だけ電位０よりも高くなり、ΨＡＡ’  はその上に来る。このためＦ．Ｌ．が高くなった分だけＷｊ  が広がる。Ｂ−Ｂ′断面の電位分布はＶｉｎ＝０のときと同様である。
【０００６】
Ｖｉｎ＜０の場合には、Ｖｉｎ＞０のときと逆になる。図２３より分るように、Ｖｉｎが正のときは全体として空乏層の領域が広がり、負のときには逆に狭くなる。
【０００７】
例えばｐ型層３に−２Ｖ、電流供給電極５に±２Ｖの電圧を印加する場合を考える。電圧０のときのＷｊ  が０．７μｍとすると、電圧を印加したときのＷｊ  は１．７９μｍとなり大きく変化する。また空乏層の広がりはホール電圧Ｖｈ  によっても変化する。さらに、図２３では活性層２・ｐ型層３間のｐｎ接合部の空乏層の変化を示したが、基板１・活性層２間のｐｎ接合部にもバイアス電圧がかかるのでこのｐｎ接合部の空乏層も変化する。このような空乏層の変化は電流路の幅、即ち素子の抵抗の変化を引き起こし、磁界に対するホール感度の直線性が損なわれるという問題を生じる。上記のような±２Ｖの電圧を印加したときに素子の幅を１００μｍ程度とすると、数％のオーダーで素子の抵抗が変化してしまう。
【０００８】
これを防ぐために、例えば活性層２の一部の表面にｐ型層を形成して、ここに印加する電圧をＶｉｎあるいはＶｈ  に対してフィードバックをかけ、空乏層の変化を小さくする方法などが考えられている。しかし、この方法では複雑な外部回路が必要であり、またＶｉｎの非常に速い変化に対しては応答できないという欠点がある。
【０００９】
また横型ホール素子を積算電力計などの電力量検出等に用いる場合は交流電力のため、１つの横型ホール素子の１対の電流供給電極に交互に正負の電圧を印加して用いることが必要である。即ち１対の電流供給電極間に流れる電流の方向が交流電力の周波数に応じて変化していくことになる。さらには電流供給電極に印加される電圧が正の場合と負の場合とで異なるように用いた場合、正負で活性層と基板並びに素子分離領域接合間に存在する空乏層の伸びが変化するため、ホール特性も異なってくる。即ちホール特性の極性の依存性、電圧絶対値の依存性が生じてくる。この場合活性層の厚さを厚くして上述の影響を抑え込むことも考えられるが、この場合誘起されるホール電圧に寄与する電流成分が減ることになりホール感度の低下につながる。また活性層厚さが非常に厚い場合は素子分離拡散が非常に非現実的になりかつ、素子分離拡散によるサイド拡散が大きくなり横型ホール素子のパターン形状が精度的に問題となってくる。
【００１０】
一方、横型ホール素子の性能を左右するものとして、磁界を印加しないときに生ずる前記のオフセット電圧がある。オフセット電圧の生じる原因としては横型ホール素子は２つの電流供給電極、２つのセンサ電極により構成される４端子ブリッジが考えられ、この各端子間の抵抗値が等しければセンサ電極間の電位はゼロとなるが、抵抗値が異なる場合は電位が生ずる。この抵抗値のずれは電流供給電極、センサ電極の非対象性とか、横型ホール素子に外部からかかる応力でＳｉ結晶にピエゾ抵抗効果が起き、このため部分的に抵抗値が異なる等がよく知られている。この、オフセット電圧を小さくするためにこれまで様々な工夫が提案されてきた。前述したオルソゴナル接続はその有力な方法である。しかしこの方法は少なくとも複数個のホール素子形成が必要であり、オフセット電圧を完全に無くすことはできない。一旦発生したオフセット電圧を外部から直接にオフセット調整することは困難である。
【００１１】
【発明が解決しようとする課題】
上述したように従来の横型ホール素子においては、基板および素子分離領域から活性層側への空乏層の伸びが変化してホール感度の直線性が損なわれるという問題があり、また１対の電流供給電極、１対のセンサ電極により構成される４端子ブリッジの抵抗値のずれ等によるオフセット電圧の補償が難しいという問題があった。
【００１２】
本発明は上記の問題を考慮してなされたもので、従来の横型ホール素子と比較してホール感度の直線性が優れ、また的確にオフセット補償を行うことができる横型ホール素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の問題を解決するために、本発明の第１の特徴は、基板と、この基板上に形成された第１導電型活性層と、第１導電型活性層を取り囲むようにかつ基板まで達する深さまで形成された第１の第２導電型半導体層と、第１導電型活性層表面に所定の距離を隔てて選択的に形成された高濃度で１対の第１の第１導電型半導体層と、この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、第１導電型活性層表面の第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された高濃度で１対の第２の第１導電型半導体層と、この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、第１導電型活性層表面の１対の電流供給電極の間に形成された複数の第２の第２導電型半導体層と、第１導電型活性層表面の１対の第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、複数のバイアス半導体層上にそれぞれ形成された、複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備える横型ホール素子であることである。
【００１４】
発明の第１の特徴によれば、複数の第２の第２導電型半導体層の各々に電位を与えることにより、この第２の第２導電型半導体層の周囲における第１導電型活性層の電位差がほぼ一定となるようにすることができる。このため、素子分離領域である第１の第２導電型半導体層から第１導電型活性層側へ伸びる空乏層領域の広さを入力電力に依存しないようにすることが可能となり、ホール感度の直線性、即ち、入力電力に対するホール感度の依存性を保つことができる。
【００１５】
本発明の第２の特徴は、第２導電型の基板と、この基板上に形成された第１導電型活性層と、この第１導電型活性層を取り囲むようにかつ基板に達する深さまで形成された第２導電型半導体層と、第１導電型活性層表面に所定の距離を隔てて選択的に形成された高濃度で１対の第１の第１導電型半導体層と、この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、第１導電型活性層表面の第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された活性層より高濃度で１対の第２の第１導電型半導体層と、この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、第１導電型活性層と基板との間に選択的に又は全面的に形成された、第１導電型活性層より低い抵抗の第３の第１導電型半導体層と、第１導電型活性層表面の１対の第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、複数のバイアス半導体層上にそれぞれ形成された、複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備える横型ホール素子であることである。
【００１６】
本発明の第２の特徴によれば、第１導電型活性層と基板との間に、第１導電型活性層より低抵抗の第３の第１導電型半導体層を形成することにより、基板から第１導電型活性層側への空乏層の伸びを抑制することが可能となり、入力電圧に対するホール感度の依存性および入力電圧に対するオフセット電圧依存性、入力電圧の極性依存性が改善される。
【００１７】
本発明の第３の特徴は、基板と、この基板上に形成された第１導電型活性層と、第１導電型活性層表面に所定の距離を隔てて選択的に形成された高濃度で１対の第１の第１導電型半導体層と、この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、第１導電型活性層表面の第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された高濃度で１対の第２の第１導電型半導体層と、この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、第１導電型活性層を取り囲むようにかつ基板に達する深さまで形成された素子分離層と、第１導電型活性層と基板との間に形成された絶縁膜と、第１導電型活性層表面の１対の第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、複数のバイアス半導体層上にそれぞれ形成された、複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備えた横型ホール素子であることである。
【００１８】
素子分離層は、絶縁体又は第２の第２導電型半導体層の何れかで形成されている。また、例えば、第１導電型活性層の厚さは０．５乃至９μｍであり、絶縁膜の厚さは０．３乃至２μｍであることが望ましい。
【００１９】
本発明の第３の特徴によれば、第１導電型活性層を絶縁体又は第２導電型半導体層の何れか取り囲み、第１導電型活性層と基板との間には絶縁膜を形成することにより、基板から第１導電型活性層側への空乏層の伸びを確実に抑えることが可能となる。したがって入力電圧に対するホール感度の依存性および入力電圧に対するオフセット電圧の依存性、入力電圧の極性依存性が改善される。
【００２０】
本発明の第４の特徴は、第２導電型の基板と、この第２導電型の基板上に形成された第１導電型活性層と、第１導電型活性層表面に所定の距離を隔てて選択的に形成された高濃度で１対の第１の第１導電型半導体層と、この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、第１導電型活性層表面の第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された高濃度で１対の第２の第１導電型半導体層と、この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、第１導電型活性層と第２導電型の基板との間に形成された第３の第１導電型半導体層と、第３の第１導電型半導体層上に選択的に形成された、前記第１導電型活性層より低い抵抗の第１の第２導電型半導体層と、第１導電型活性層表面の１対の第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、複数のバイアス半導体層上にそれぞれ形成された、複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備え、第１導電型活性層表面から第１及び第２の第１導電型半導体層を取り囲むように第１の第２導電型半導体層に達する深さの第２の第２導電型半導体層を形成してなる横型ホール素子であることである。
【００２１】
本発明の第４の特徴によれば、第１導電型活性層をこの第１導電型活性層よりも低抵抗の第１の第２導電型半導体層と第２の第２導電型半導体層で下方と側面を取り囲み、この囲まれた第１導電型活性層部分に電流供給電極とセンサ電極の総ての電極を設けることにより、基板から第１導電型活性層側への空乏層の伸びを抑制することが可能となる。これにより、前記同様に、入力電圧に対するホール感度の依存性などが改善される。
なお、基板の抵抗を第１導電型活性層の抵抗よりも高く設定することにより、基板から第１導電型活性層側への空乏層の伸びを抑制することが可能となる。これにより、前記と同様に、入力電圧に対するホール感度の依存性等が改善される。
【００２２】
本発明の第５の特徴は、基板と、この基板上に形成された第１導電型活性層と、第１導電型活性層表面に所定の距離を隔てて選択的に形成された高濃度で１対の第１の第１導電型半導体層と、この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、第１導電型活性層表面の第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された高濃度で１対の第２の第１導電型半導体層と、この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、第１導電型活性層表面の１対の電流供給電極と１対のセンサ電極との間に形成された複数の第２導電型半導体層と、この第２導電型半導体層上にそれぞれ形成された電極と、第１導電型活性層表面の１対の第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、複数のバイアス半導体層上にそれぞれ形成された、複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備えた横型ホール素子であることである。
【００２３】
１対の第１の第１導電型半導体層の中心と中心を結ぶ直線と１対の第２の第１導電型半導体層の中心と中心を結ぶ直線の交点よりずらした位置に第２導電型半導体層は配置される。さらに、１対の第１の第１導電型半導体層の中心と中心を結ぶ直線、および１対の第２の第１導電型半導体層の中心と中心を結ぶ直線よりずらした位置に第２導電型半導体層は配置される。
【００２４】
この場合、１対の第１の第１導電型半導体層と１対の第２の第１導電型半導体層で囲まれた第１導電型活性層の表面領域に接合ゲート構成用の第２導電型半導体層を１つ以上設け、これに電位を与えることで、第１導電型活性層中に空乏層が伸びて電流路が変化し、前述の基板から第１導電型活性層への空乏層の伸びの抑制作用と相まって、的確にオフセット補償を行うことが可能となる。
【００２５】
第１導電型活性層の厚さは３．５乃至６μｍであり、第２の第２導電型半導体層の厚さは１μｍ以下であることが望ましい。さらに、第１導電型活性層と第２導電型半導体層の厚さの差は２乃至５μｍであることが望ましい。またさらに、素子分離層は、例えば絶縁体又は第２の第２導電型半導体層から形成されていることが望ましい。
【００２６】
本発明の第６の特徴は、第１導電型の基板と、この第１導電型の基板上に形成された第１導電型活性層と、第１導電型活性層表面に所定の距離を隔てて選択的に形成された高濃度で１対の第１の第１導電型半導体層と、この１対の第１の第１導電型半導体層上にそれぞれ形成された電流供給電極と、第１導電型活性層表面の第１の第１導電型半導体層とは異なる位置に所定の距離を隔てて形成された高濃度で１対の第２の第１導電型半導体層と、この１対の第２の第１導電型半導体層上にそれぞれ形成されたセンサ電極と、第１導電型活性層と第１導電型の基板との間に形成された第１の第２導電型半導体層と、第１及び第２の第１導電型半導体層を取り囲むように第１導電型活性層表面から第１の第２導電型半導体層に達する深さまで形成された第２の第２導電型半導体層と、第１導電型活性層表面の１対の第２の第１導電型半導体層の外側或いは同一線上に形成された第２導電型の複数のバイアス半導体層と、複数のバイアス半導体層上にそれぞれ形成された、複数のバイアス半導体層に対して負バイアスを印加する複数のバイアス電極とを備え、第１の第２導電型半導体層の厚さは１．５乃至３μｍである横型ホール素子であることである。
【００２７】
第１導電型活性層を用いて、基板と同じ導電型を有し、第１導電型活性層に接続して形成された半導体層を、４つの横型ホール素子の中から除外することができる。さらに、同様な効果が、本発明の第４の特徴においても得られる。
【００２８】
本発明の第７の特徴は、本発明の第３の特徴に係る横型ホール素子において、素子分離層により囲まれた第１導電型活性層上に形成されたゲート絶縁膜と、このゲート絶縁膜上の電流供給電極及びセンサ電極とは異なる位置に形成された複数のゲート電極とをさらに有することである。即ち、１対の第１の第１導電型半導体層と１対の第２の第１導電型半導体層で囲まれた第１導電型活性層の表面領域にＭＯＳ構造を１以上形成し、このＭＯＳ構造におけるゲート端子に電位を与えることを要旨とする。
【００２９】
本発明の第３の特徴に係る横型ホール素子における第１導電型活性層表面に１つ以上のＭＯＳ構造を形成し、このＭＯＳ構造のゲート端子に電位を加えることで、本発明の第５の特徴と同様な効果を得ることができる。
【００３０】
本発明の第８の特徴は、第５又は第７の特徴に係る横型ホール素子の構成をそれぞれ備えた４つの横型ホール素子からなり、この４つの横型ホール素子は集積用基板上に主たる電流の流れ方向に対し互いに９０度傾けて配置され、各横型ホール素子における各１対の電流供給電極および各１対のセンサ電極は並列にオルソゴナル接続され、各第２の第２導電型半導体層同士または各ゲート電極同士は任意に接続されて所定の電位が与えられることである。オフセット電圧調整の変化の程度、幅を選択することができて、一層的確なオフセット補償を行うことが可能となる。
本発明の第９の特徴は、第５又は第７の特徴に係る横型ホール素子の構成を備え、１対の電流供給電極間に被測定系の電圧に正比例した電流を流し、被測定系の電流に正比例した磁界を印加して１対のセンサ電極間に被測定系の電圧と電流の積に正比例したホール電圧を出力させることにより、電力検出素子として用いてなる横型ホール素子であることである。
電圧と電流の乗算機能を利用して電力検出素子としての第５又は第７の特徴に係る横型ホール素子を用いることにより、被測定系の電力値を高い精度に測定することが可能となる。
【００３１】
【発明の実施の形態】
以下、発明の実施の形態を図面を参照しつつ説明する。
【００３２】
図１に第１の実施の形態に係る横型ホール素子の上面図および断面図を示す。図１（ａ）は上面図であり、図１（ｂ），（ｃ），（ｄ）はそれぞれ図１（ａ）のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面で切った断面図である。図１において、１はｐ−  型のシリコン基板であり、この上にｎ型の活性層２が形成されている。活性層２は基板１に達する深さのｐ型層３によって取り囲まれ、素子の他の領域と分離されている。また４は活性層２の表面に、対向して形成された１対のｎ＋  型層であり、ｎ＋  型層４１  ，４２  上には電流供給電極５１  ，５２  が各々形成されている。活性層２表面のｎ＋  型層４とは異なる位置には、対向してｎ＋  型層６１  ，６２  が形成されており、その各々にセンサ電極７１  ，７２  が設けられている。さらにｎ＋  型層６２  の外側の活性層３表面にｐ型層８１  ，８２  ，８３  が、基板１に達しない深さで１列に形成されており、その各々に電極９１  ，９２  ，９３  が形成されている。同様にして、ｎ＋  型層６１  の外側の活性層３表面にはｐ型層１０１  ，１０２  ，１０３  が１列に形成されており、その各々に電極１１１  ，１１２  ，１１３  が形成されている。これらのｐ型層８から広がる空乏層が基板１に、あるいは互いに接しないようにｐ型層８はある程度離して配置されている。またホール感度を最大にするために、電流供給電極５の幅Ｗと両電流供給電極５１  ，５２  間の距離Ｌとの比Ｌ／Ｗは１付近になっている。具体的には、幅Ｗと距離Ｌは、１２０μｍ程度、好ましくは１０〜１０００μｍ程度である。１０μｍより小さいと製造工程時の合わせずれが大きくなってオフセットずれが大きくなる。１０００μｍより大きいと素子抵抗が小さくなって損失が大きくなり、またチップ面積が大きくなってしまう。この電流供給電極５１  ，５２  の幅Ｗと距離Ｌの寸法は、第２の実施の形態以下の各実施の形態についても共通である。
【００３３】
図１の横型ホール素子の電極間の配線例の１つを図２の模式図に示す。電流供給電極５１  、電極９１  ，９２  ，９３  、電流供給電極５２  間はそれぞれ高抵抗の抵抗１２１  ，１２２  ，１２３  ，１２４  により接続されている。同様にして、電流供給電極５１  、電極１１１  ，１１２  ，１１３  、電流供給電極５２  間はそれぞれ高抵抗の抵抗１３１  ，１３２  ，１３３  ，１３４  により接続されている。また電流供給電極５２  と電極９３  間、電流供給電極５２  と電極１１３  間にはそれぞれ可変の電源１４１  ，１４２  が接続されている。さらに電流供給電極５１  ，５２  間にはＶｉｎを与える可変の電源１５が接続されている。そしてセンサ電極６１  ，６２  間に接続された電圧計１６によってホール電圧を検出する。
【００３４】
図３に、このような横型ホール素子の電流供給電極５１  ，５２  間に電圧Ｖｉｎが印加されたときの、Ｖｉｎが０、正、負バイアスのときの、図１のＡ−Ａ′断面、Ｂ−Ｂ′断面の電位分布ΨＡＡ’  ，ΨＢＢ’  と、活性層２・ｐ型層８間のｐｎ接合部における空乏層領域の幅Ｗｊ  を示す。図３（ａ），（ｂ），（ｃ）はそれぞれＶｉｎ＝０，Ｖｉｎ＞０，Ｖｉｎ＜０のときを示している。
【００３５】
Ｖｉｎ＝０の場合、ΨＡＡ’  は図８と同様になるが、ΨＢＢ’  はｎ型層４，６の電位が電位０よりも高く、ｐ型層８の電位は電位０よりも低くなる。そして空乏層はｐ型層８の各々に対応した形状をとる。
【００３６】
Ｖｉｎ＞０の場合、ΨＡＡ’  ，ΨＢＢ’  共に供給電極５２  側のＦ．Ｌ．がＶｉｎだけ高くなる。このときｐ型層８の電位がＶｉｎに比例して高くなり、その結果、空乏層の幅Ｗｊ  は供給電極５２  側では広がるが５１  側では狭くなる。従ってこの場合、Ｖｉｎ＝０における空乏層の形状が変化するだけであり、空乏層全体としての領域は殆んど広がらない。＋２Ｖの印加電圧に対してもせいぜい２％程度である。
【００３７】
Ｖｉｎ＜０の場合は、Ｖｉｎ＞０の場合とは逆になり、このときも空乏層全体としての領域は殆んど広がらない。
【００３８】
従ってＡ−Ａ′，Ｂ−Ｂ′断面方向の空乏層全体の広がりはＶｉｎに殆んど依存しないことになる。この結果、素子の抵抗が殆んど変らなくなり、ホール感度の直線性が保たれることになる。またこの横型ホール素子は電源１４１  ，１４２  によって電源９１  ，９２  ，９３  間および電極１１１  ，１１２  ，１１３  間に電位差を与えることができるので、電極９側と電極１１側とで異なるＷｊ  を設定できる。このためセンサ電極６１  ，６２  間に生じる非平衡電圧を打ち消すことが可能となる。
【００３９】
図４は、第２の実施の形態に係る横型ホール素子の上面図を示す。図４では図１と同一部分には同一符号を付けてあり、以下同様とする。この横型ホール素子が図１の横型ホール素子と異なる点は、ｐ型層８，１０が４つ形成され、これに対応する電極９，１１も４つ形成されている点である。さらにセンサ電極６の外側ではなく、センサ電極６とほぼ同一線上に形成され、電極９２  ，９３  と電極１１２  ，１１３  とがそれぞれセンサ電極６２  と６３  とを半分囲むように形成されている点も異なる。
【００４０】
横型ホール素子においてｎ＋  層６が電流路内部にあると感度が低下するので、このような構造とすることにより感度の向上が図れる。
【００４１】
図５には、第３の実施の形態に係る横型ホール素子の上面図および断面図を示す。図５（ａ）は上面図、図５（ｂ）は図５（ａ）のＡ−Ａ’断面で切った断面図である。この横型ホール素子が図１の横型ホール素子と異なる点は、電流供給電極５と電極９、１１とに囲まれた領域内に４つのｐ型層１７1、１７2、１７3、１７4が設けられ、それぞれに対応して電極１８1、１８2、１８3、１８4が設けられている点である。さらに基板１と活性層２との間にｎ＋層１９が設けられている点も異なる。ｎ＋層１９により基板１からの影響を抑えることができる。
【００４２】
そしてこの横型ホール素子では電流供給電極５１  、電極１８１  ，１８３  、電極１８２  ，１８４  、電流供給電極５２  の順に高く、あるいは低く電位を固定することによって、Ａ−Ａ′断面と垂直な方向の空乏層の広がりを抑えることができる。
【００４３】
またｐ型層１７は素子の上面から不純物を拡散させて形成するが、この拡散深さｔＧａｔｅが活性層２の厚さｔＶＧに近くなると、感度が低下してしまう。従ってｔＧａｔｅはできるだけ浅いほうが良く、例えば１μｍ以下の深さで拡散させる。またｐ型層１７の面積が大きいと素子抵抗が大きくなり感度が低下するので、ｐ型層１７上の電極１８の長さＬＧ  と幅ＷＧ  は、電極１８を設けることによる効果がある範囲で、できるだけ小さくすることが望ましい。具体的には、長さＬＧ  は３０μｍ程度、好ましくは５０μｍ以下とし、幅ＷＧ  は３０μｍ程度、好ましくは５０μｍ以下とする。さらに厚さｔＶＧがｎ＋  層４や６の拡散深さに比べて厚すぎると、Ｖｈ  に寄与しない縦方向の電流成分が生じて感度が低下してしまう。よって厚さｔＶＧは３．５〜６μｍ程度が好ましい。
【００４４】
図６は、第４の実施の形態に係る横型ホール素子の、図５（ａ）のＡ−Ａ′断面に対応する断面図を示す。この横型ホール素子が図５の横型ホール素子と異なる点は、基板１と活性層２との間にｎ−  層１９ではなく、酸化シリコン膜２０が設けられた構造になっている点である。この構造をとることにより、活性層２は酸化シリコン膜２０によって基板１から電気的に絶縁され、基板１からの空乏層の伸びによる影響を殆んど無くすことができる。
【００４５】
図７には、第５の実施の形態に係る横型ホール素子の上面図および断面図を示す。図７（ｂ）は図７（ａ）のＸ−Ｘ断面で切った断面図である。基板１（ｐ型、比抵抗２〜６Ω・ｃｍ、厚さ約６２５μｍ）とこの基板１上に形成される基板１とは逆の導電型からなる活性層２（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ、厚さ約５μｍ）の間に選択的にまたは全面的に活性層２と同一導電型で活性層２より低い抵抗値の半導体層１９（ｎ型、比抵抗〜０．００１Ω・ｃｍ）が形成されている。この構成により基板１と活性層２の間に印加されたバイアス電圧により、当然基板１側および活性層２側に空乏層が伸びるが半導体層１９が低抵抗、高濃度〜１０２０ｃｍ−３のため活性層２に伸びる空乏層を抑えることができる。これにより１対の電流供給電極５１  ，５２  の間に電圧を印加しＳｉ活性層２表面に垂直に磁界を印加した場合、センサ電極７１  ，７２  間にホール電圧が誘起されるが、比感度、オフセット電圧、入力抵抗などのホール諸特性の電圧リニアリティ、１対の電流供給電極５１  ，５２  に印加する電圧の正負並びに異なる正負の値に対するホール諸特性の基板１と活性層２の間に印加されたバイアス電圧の影響による変動を抑制できる。なお、半導体層１９の厚さとしては、空乏層の伸びを吸収し、且つ形成時における側面拡散長を抑制するため、０．５〜３μｍ程度が望しい。また、活性層２およびｐ型層３上には、２層のＳｉＯ２  膜４１，４２が形成されているが、下層のＳｉＯ２  膜４２としては５００μｍ程度、上層のＳｉＯ２  膜４１としては３０００〜５０００μｍ程度が好しい。
【００４６】
図８には、第６の実施の形態に係る横型ホール素子の上面図および断面図を示す。図８（ｂ）は図８（ａ）のＸ−Ｘ断面で切った断面図である。基板１（ｐ型、比抵抗２〜６Ω・ｃｍ）と活性層２（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ）の間に絶縁膜層２１（ＳｉＯ２  ）を形成したＳＯＩ基板を用いている。素子分離層２２（幅１μｍ）はトレンチ素子分離による誘電体分離でもｐｎ接合分離（ｐ型表面濃度〜１０１８ｃｍ−３）でも可能である。絶縁膜層２１により活性層２には全く空乏層が伸びず基板１と活性層２の電位差による上述のホール諸特性変動を回避できる。同時に素子分離層２２を誘電体分離した場合は側面から活性層２に伸びる空乏層の影響も回避できる。なお、絶縁膜層２１の厚さとしては、寄生ＭＯＳトランジスタの動作抑制およびＳＯＩウェハの反り防止の観点から、０．３〜２μｍが望しい。また、素子分離層を図１０に示すように、ｐ型層３でｐｎ接合分離した場合は上記の側面からの空乏層の伸びによる影響を抑制するため、活性層２の表面から、電流供給電極５１  ，５２  、センサ電極７１  ，７２  を取り囲むように、この電流供給電極５１  ，５２  、センサ電極７１  ，７２  のｎ＋  型層４１  ，４２  ，６１  ，６２  （深さ約０．５μｍ）より深く拡散するガードリング２３（ｐ型）を設けることもできる。ガードリング２３の深さとしては、活性層２の深さの１／２以上で、且つ半導体層２１に到達しないことが必要である。図９は本実施の形態によるＳＯＩ基板を用いた場合のオフセット電圧Ｖｏｆｆ  の入力電圧Ｖｉｎに対する依存性である。従来構造に比較しＶｉｎの変化に対してＶｏｆｆ  の変化は極めて小さく１ｍＶ以下に抑えられている。
【００４７】
ここで、図１１に活性層２の厚さｔＶＧに対する比感度の変化を示す。同図より厚さｔＶＧの値が約４μｍで最高の比感度が得られることがわかる。この一方で、比感度があまり低いと、ノイズと見分けがつかなくなり分解能が落ちてしまう。従って、比感度は６．５ｍＶ／ＫＧ・Ｖが好ましく、この場合、厚さｔＶＧは９μｍ以下となる。ただし、厚さｔＶＧがあまり薄いと、活性層２と絶縁膜層２１との界面でキャリアの表面散乱が生じ、移動度が低下するので、厚さｔＶＧは０．５μｍ以上が好しい。
【００４８】
図１２には、第７の実施の形態に係る横型ホール素子の上面図および断面図を示す。図１２（ｂ）は図１２（ａ）のＸ−Ｘ断面で切った断面図である。基板１（ｐ型、比抵抗２〜６Ω・ｃｍ）の上にこれとは反対の導電型をもつ半導体層２４（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ、厚さ１．５〜５μｍ）をエピタキシャル形成し、この半導体層２４の表面に選択的に基板１と同一導電型半導体層２５（ｐ型、比抵抗０．０５〜０．１Ω・ｃｍ、厚さ０．５〜３μｍ）を形成し、この両半導体層２４並びに２５の上に基板１と反対導電型の活性層２（ｎ型、比抵抗１．５〜２．５Ω・ｃｍ、厚さ５μｍ）をエピタキシャル形成し、１対の電流供給電極５１  ，５２  用のｎ＋  型層４１  ，４２  （ｎ型、比抵抗０．００１Ω・ｃｍ）と１対のセンサ電極７１  ，７２  用のｎ＋  型層（ｎ型、比抵抗０．００１Ω・ｃｍ）を取り囲み、活性層２の表面から基板１と同一導電型のガードリング２３（ｐ型、表面濃度１０１８ｃｍ−３）を半導体層２５に到達するまで選択的に形成している。これにより前述のごとく、基板１と活性層２の間、および素子分離領域３と活性層２の間に印加されたバイアス電圧の影響によるホール諸特性の変動を抑制できる。この第７の実施の形態で基板１がｎ型の場合は図１３に示すように基板１と同一導電型の半導体層２５を省略することができる。この場合、半導体層２４としては、ｐ型となり、比抵抗が１．５〜２．５μｍ、厚さが１．５〜３．０μｍが好しい。
【００４９】
図１４には、第８の実施の形態に係る横型ホール素子の上面図および断面図を示す。図１４（ｂ）は図１４（ａ）のＸ−Ｘ断面で切った断面図である。本実施の形態は基板１の抵抗値を活性層２に比較し２〜４桁程度大きくし（基板の不純物濃度を下げ、比抵抗２００〜４００Ω・ｃｍ）基板１側に空乏層を伸ばし、活性層２側に伸びる空乏層を抑えたものである。
【００５０】
図１５には、第９の実施の形態に係る横型ホール素子の上面図および断面図を示す。図１５（ｂ）は図１５（ａ）のＸ−Ｘ断面で切った断面図を示す。本実施の形態はオフセット電圧を外部から調整するようにしたものであり、図１５では、前記第６の実施の形態（図８）のものに適用されている。即ち、図８の構造において、１対の電流供給電極５１  ，５２  と１対のセンサ電極７１  ，７２  に挟まれた活性層２の領域内に、活性層２表面より選択的に活性層２と異なる導電型拡散層２６（表面濃度〜１０１８ｃｍ−３、深さ約０．３５μｍ）を１つないし複数個形成し、その上に設けたゲート端子２７に外部から電圧を印加し活性層２に空乏層を伸して電流供給電極５１  ，５２  間を流れる電流の流路を変化させ、これによりオフセット電圧を調整する方法である。これは１対の電流供給電極５１  ，５２  、１対のセンサ電極７１  ，７２  により構成される等価的４端子ブリッジでの端子間抵抗値の非対称性により１対のセンサ電極７１  ，７２  間に生ずる電位差を是正するため２つの電流供給電極５１  ，５２  の中心と中心を結ぶ直線と２つのセンサ電極７１  ，７２  の中心と中心を結ぶ直線の交点（活性層２の中心）よりずらす位置にゲート端子２７を配置する必要がある。この場合ホール素子のパターンの対称性が崩れるため、前記第５から第８の実施の形態と同様に基板１と活性層２にかかる電位差による活性層２側への空乏層の伸びを抑える対策が必要となる。即ちゲート端子２７に固定電位を印加しても基板１と活性層２間の空乏層が変化し有効に働かなくなるからである。図１６は、ゲート端子２７に印加したゲート電圧と調整されたオフセット電圧との関係を示している。ゲート端子２７に電位を付加することによりオフセット電圧を容易に変化することができる。このデータでは０．８ｍＶ／Ｖの割合でオフセット電圧の調整が可能である。なお、ここで、活性層２の厚さ（ｔＶＧ）と導電型拡散層２６の深さ（ｔＧａｔｅ）についてはホール特性との関係で最適な値が存在する。因みに、（ｔＶＧ−ｔＧａｔｅ）の好しい範囲としては、比感度が６．５以上であるのが望ましいことから、３．５〜６μｍである。すなわち、活性層２が導電型拡散層２６の深さに比べて非常に厚すぎる場合はホール電圧発生に寄与する電流が減少し比感度が低下するばかりでなくゲート電圧によるオフセット電圧調整機能が著しく低下する。一方、活性層２が導電型拡散層２６の深さに比べて非常に薄い場合は、導電型拡散層２６の存在によってホール電流の流路が妨げられるため比感度の低下とオフセット電圧の増加をもたらす。図１７は活性層の厚さと導電型拡散層２６の深さとの差に対する比感度の変化を示した図である。これによると、（ｔＶＧ−ｔＧａｔｅ）の値が３．８μｍで最高の比感度の値が存在する。ｔＧａｔｅが０．７５μｍとした場合、ｔＶＧの値としては４．５５μｍが好しい。
【００５１】
なお、図１８（ａ），（ｂ）は、当該第９の実施の形態の変形例を示すもので、導電型拡散層２６を４つ形成した横型ホール素子である。この横型ホール素子では、ゲート端子２７が４つとなり、図１５に示すゲート端子２７が２つのものと比較して４端子ブリッジを構成できるので、より安定且つ正確なオフセット電圧の調整を行なうことができる。
【００５２】
図１９には、第１０の実施の形態に係る横型ホール素子の上面図および断面図を示す。本実施の形態は、オフセット電圧を外部から調整する方法において、上記第９の実施の形態のｐｎ接合構造のゲートに代えてＭＯＳ構造を用いたものである。即ち、本実施の形態は、活性層２を１μｍ以下に薄くし素子分離領域はロコス酸化膜２８を用いた分離法を適用し、オフセット電圧を外部から調整するために、１対の電流供給電極５１  ，５２  と１対のセンサ電極７１  ，７２  に挟まれた活性層２の表面領域に、ＭＯＳ構造を１つないし複数個形成したものである。ＭＯＳ構造は、ゲート酸化膜２９の膜厚１０ｎｍ、ゲート電極３０はポリシリコンゲートを用いた。活性層２はｎ型を用い、埋め込み酸化膜３１の膜厚は０．５μｍとした。そして、ゲート電極３０には負の電位を負荷しＳｉＯ２  ／Ｓｉ界面にｐチャネルを形成した。活性層２が薄いため、ゲート電極３０に電圧を印加することで容易に電流路を変化させてオフセット電圧を調整することができる。
【００５３】
図２０には、第１１の実施の形態に係る横型ホール素子の上面図を示す。本実施の形態は、４個の横型ホール素子を互いに９０度傾けて配置し、それぞれの電流供給電極５１  ，５２  とセンサ電極７１  ，７２  は並列にオルソゴナル接続し、ゲート端子２７は任意に接続し任意の電位を付加することで、応力によるピエゾ抵抗効果でオフセット電圧が発生するのを外部から抑えるようにしたものである。１つのゲート端子を用いても十分オフセット電圧の調整は可能であるが複数のゲート端子２７の接続を組み合わせることでゲート端子電圧とオフセット電圧調整の変化の程度、幅を選択することができる。図２０の例では、図１５（第９の実施の形態）の横型ホール素子を４個適用し、それぞれの横型ホール素子の２つのゲート端子２７を並列に接続してＧ１  端子、Ｇ２  端子とし、これに外部から電圧を印加しオフセット電圧を調整するようにしたものである。Ｇ１  端子で正の電圧領域のオフセット電圧調整を、Ｇ２  端子では負のオフセット電圧調整を可能としている。なお、本実施の形態の横型ホール素子には、図１９（第１０の実施の形態）のＭＯＳゲート構造を持つ横型ホール素子も適用することができる。
【００５４】
図２１には、第１２の実施の形態を示す。本実施の形態は、上述した実施の形態の何れかの横型ホール素子を実際の家庭用電力量計に搭載した例である。図ではゲート３０１  〜３０４  の付いた例えば図１９（第１０の実施の形態）の横型ホール素子が適用されている。Ｂはコア等により変換された被測定系の電流値に正比例した印加磁界である。Ｔｉｎは被測定系の電圧を入力する電圧入力端子であり、通常ＡＣ１００Ｖなどの電圧が入力される。抵抗Ｒ４  ，Ｒ５  は被測定系の電圧を本装置の内部回路に適応したレベルに変換するアッテネータを構成している。バッファとなる第３の演算増幅器ＯＰ３は、被測定系の電圧に正比例した電圧Ｖ１  を出力している。電圧Ｖ１  は変動のある交流又は直流の電圧である。第１の演算増幅器ＯＰ１は、１対の電流入力端子５１  ，５２  間に被測定系の電圧値に正比例した電流を流すようになっている。３２は減算器であり、横型ホール素子における１対のセンサ電極７１  ，７２  間に発生するホール電圧の差（Ｖａ  −Ｖｂ  ）をｋ倍に増幅した出力端子Ｔｏｕｔ  に出力する。電圧差（Ｖａ  −Ｖｂ  ）が被測定系の電力値に正比例した値となり出力端子Ｔｏｕｔ  の出力電圧を読み取ることにより、被測定系の電力値が測定される。３３はオフセット検出器であり、センサ電極７１  ，７２  に現れるオフセット電圧を検出し、ゲート３０４  に補償用の電圧を印加してオフセットを補償するフィードバック制御を行っている。オフセット検出器３３とゲート３０４  によりオフセット補償手段が構成されている。また、このオフセット補償手段により１つの等価抵抗が可変されてオフセット補償が行われたとき、残りの３つの等価抵抗を可変して入力抵抗Ｒｉｎ（１対の電流供給電極５１  ，５２  間の抵抗）を一定値に保つため、第２の演算増幅器ＯＰ２、抵抗Ｒ２  ，Ｒ３  およびゲート３０１  ，３０２  ，３０３  により入力抵抗制御手段が構成されている。３４は、電圧Ｖ１  が交流の場合、第２の演算増幅器ＯＰ２への入力が負帰還となるように設けられた極性切替器であり、コンパレータとして機能する第４の演算増幅器ＯＰ４、インバータ３５およびスイッチＳＷ１〜ＳＷ４で構成されている。極性切替器３４は、電圧Ｖ１  の正負により各スイッチＳＷ１〜ＳＷ４が、ＯＮ，ＯＦＦして第２の演算増幅器ＯＰ２の反転入力端子又は非反転入力端子へ抵抗器Ｒ２  ，Ｒ３  の中間接続点を切替接続する。
【００５５】
上記のような構成において、第２の演算増幅器ＯＰ２で構成される入力抵抗制御手段は、電圧Ｖ１  のＡＣ，ＤＣにかかわらず、入力抵抗Ｒｉｎを次式のように一定値に制御する。
【００５６】
Ｒｉｎ＝Ｒ１  ・Ｒ３  ／Ｒ２  
この結果、オフセットをゼロに補償すべく１つの等価抵抗が可変されても感度の変動を無くすことが可能となる。
【００５７】
【表１】
0003602611.tif 000002
表１には、本実施の形態の横型ホール素子を用いて実際の家庭用電力量計に搭載した場合の電流特性を示す。測定電流の範囲は１〜３０Ａで電力測定誤差は力率１．０のとき０．７％と極めて良好な結果が得られた。
【００５８】
以上、本発明の各実施の形態を説明したが、本発明は以上の実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲で様々な変形が可能である。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、ホール感度の直線性、すなわち入力電圧に対するホール感度の依存性が保たれた横型ホール素子を提供することができる。
【００６０】
また本発明によれば、入力電圧に対するオフセット電圧依存性、入力電圧極性依存性が改善された横型ホール素子を提供することができる。
【００６１】
さらに本発明によれば、的確なオフセット補償が可能な横型ホール素子を提供することができる。
【００６２】
さらに本発明によれば、被測定系の電力値を高精度に測定可能な横型ホール素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る横型ホール素子の上面図および断面図である。
【図２】本発明の第１の実施の形態に係る横型ホール素子の電極配線を示す模式図である。
【図３】本発明の第１の実施の形態に係る横型ホール素子の特性を示す図である。
【図４】本発明の第２の実施の形態に係る横型ホール素子の上面図である。
【図５】本発明の第３の実施の形態に係る横型ホール素子の上面図および断面図である。
【図６】本発明の第４の実施の形態に係る横型ホール素子の断面図である。
【図７】本発明の第５の実施の形態に係る横型ホール素子の上面図および断面図である。
【図８】本発明の第６の実施の形態に係る横型ホール素子の上面図および断面図である。
【図９】本発明の第６の実施の形態に係る横型ホール素子の入力電圧とオフセット電圧の関係を比較例とともに示す図である。
【図１０】本発明の第６の実施の形態に係る横型ホール素子の変形例を示す上面図および断面図である。
【図１１】当該第６の実施の形態に係る横型ホール素子の活性層の厚さに対する比感度の変化を示す図である。
【図１２】本発明の第７の実施の形態に係る横型ホール素子の上面図および断面図である。
【図１３】本発明の第７の実施の形態に係る横型ホール素子の変形例を示す上面図および断面図である。
【図１４】本発明の第８の実施の形態に係る横型ホール素子の上面図および断面図である。
【図１５】本発明の第９の実施の形態に係る横型ホール素子の上面図および断面図である。
【図１６】本発明の第９の実施の形態に係る横型ホール素子においてゲート電圧を変えてオフセット電圧を調整した実験結果を示す図である。
【図１７】本発明の第９の実施の形態に係る横型ホール素子における活性層の厚さと導電型拡散層の深さの関係を比感度の変化で示した図である。
【図１８】当該第９の実施の形態の変形例に係る横型ホール素子の上面図および断面図である。
【図１９】本発明の第１０の実施の形態に係る横型ホール素子の上面図および断面図である。
【図２０】図１５の横型ホール素子４個を用いてオルソゴナル接続を行いオフセット電圧の外部調整を可能とした第１１の実施の形態を示す結線図である。
【図２１】上記各実施の形態の何れかの横型ホール素子を用いて電力量計を構成した例を示す回路図である。
【図２２】従来の横型ホール素子の上面図および断面図である。
【図２３】上記従来の横型ホール素子の特性を示す図である。
【符号の説明】
１  ｐ型基板
２  ｎ型活性層
３  素子分離領域となる第１のｐ型層
４１  ，４２    第１のｎ＋  型層
５１  ，５２    電流供給電極
６１  ，６２    第２のｎ＋  型層
７１  ，７２    センサ電極
８１  ，８２  ，８３  ，１０１  ，１０２  ，１０３    第２のｐ型層
１９  ｎ−  型層
２０，２１  酸化シリコン膜（絶縁膜）
２２  誘電体からなる素子分離層
２３  ｐ型ガードリング
２４  ｎ型半導体層
２５  低抵抗のｐ型半導体層
２６  接合ゲート構成用のｐ型拡散層
２７  ゲート端子
３０  ＭＯＳ構造を構成するゲート電極（ゲート端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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