(57)【特許請求の範囲】
【請求項１】
次の工程を含む半導体装置の製造方法。
（１）半導体基板の回路形成面にパット酸化膜を形成し、前記パット酸化膜の上に酸化防止膜を形成する工程
（２）前記半導体基板の回路形成面の所望の位置に形成された前記酸化防止膜と前記パット酸化膜を除去し、所定の深さを有すると共に、前記パット酸化膜を５ｎｍ以上４０ｎｍ以下後退させた溝を形成する工程
（３）前記後退させたパット酸化膜が形成された前記半導体基板に、曲率半径が３ｎｍ以上の前記半導体基板の上端部を備える前記溝の表面に酸化膜が形成されるよう酸化し、前記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程
（４）前記酸化防止膜の上に形成された前記埋め込み絶縁膜を除去し、前記半導体基板の回路形成面の上に形成された前記酸化防止膜を除去する工程
（５）前記半導体基板の回路形成面の上に形成された前記パット酸化膜を除去する工程
（６）前記パッド酸化膜が除去された前記半導体基板の回路形成面にゲート絶縁膜及びゲート電極を形成する工程
【請求項２】
次の工程を含む半導体装置の製造方法。
（１）半導体基板の回路形成面にパット酸化膜を形成し、前記パット酸化膜の上に酸化防止膜を形成する工程
（２）前記半導体基板の回路形成面の所望の位置の前記酸化防止膜と前記パット酸化膜を除去して所定の深さを有し、周囲に向かって前記パット酸化膜を５ｎｍ以上４０ｎｍ以下後退させた溝を形成する工程
（３）前記後退させたパット酸化膜が形成された前記半導体基板に形成した溝部分をＨ2／Ｏ2ガス比０．５以下の酸化雰囲気中で酸化し、前記酸化された溝内部に埋め込み絶縁膜を埋め込む工程
（４）前記酸化防止膜の上に形成された前記埋め込み絶縁膜を除去し、前記半導体基板の回路形成面の上に形成された前記酸化防止膜を除去する工程
（５）前記半導体基板の回路形成面の上に形成された前記パット酸化膜を除去する工程
（６）前記パッド酸化膜が除去された前記半導体基板の回路形成面にゲート絶縁膜及びゲート電極を形成する工程
【請求項３】
請求項１〜２のいずれかにおいて、前記溝分離構造の溝の中央部側面での酸化量が５〜７０ｎｍの範囲であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３において、前記溝の前記半導体基板の上端部の曲率半径が３〜３５ｎｍの範囲であることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に第一の酸化膜を形成する工程と、
前記第一の酸化膜の上に窒化珪素膜を形成する工程と、
前記所望のパターンを有するホトレジストに従って前記窒化シリコン膜を選択的に除去する工程と、
前記所望のパターンに従って前記第一の酸化膜を選択的に除去し、前記半導体基板表面を選択的に露出する工程と、
露出された半導体基板表面を選択的に除去することにより、前記所望のパターンに従った溝を前記半導体基板表面に形成する工程と、
前記溝周辺の前記第一の酸化膜を前記溝の縁から５ｎｍ以上４０ｎｍ以下後退させた状態で上記窒化シリコン層をマスクとして前記溝内表面と前記後退部分の半導体基板表面を選択的に酸化して３ｎｍ以上の曲率半径を有する前記半導体基板の溝上端部を備えた前記溝を形成する工程と、
前記酸化により形成された前記溝内に絶縁膜を堆積する工程と、
前記溝の外の半導体基板上に形成された前記窒化珪素膜を除去する工程と、
前記溝の外の半導体基板上に形成された前記第一の酸化膜を除去する工程と、
前記第一の酸化膜が除去された半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、前記溝を形成した後に、前記第一の酸化膜の縁を後退させることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５において、前記ホトレジストが除去された後に、前記溝が形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５において、前記溝が形成された後に前記ホトレジストが除去されることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に第一の酸化膜と酸化防止膜が積層された第一の領域を前記半導体基板が露出された第二の領域を介して複数形成する工程と、
前記第二の領域の前記半導体基板表面を除去して基板表面より低く形成され、前記第一の領域の前記第一の酸化膜を前記第二の領域との境界から５ｎｍ以上４０ｎｍ以下狭めた領域を上端周囲に備えた凹領域を形成する工程と、
前記酸化防止膜を備えた状態で、前記第二の領域の凹領域表面と前記狭めた部分の半導体基板表面とを選択的に熱酸化し、３ｎｍ以上の曲率半径を有する前記半導体基板の凹領域端を備えた前記凹領域を形成する工程と、
前記凹領域の前記熱酸化により形成された第二の酸化膜上の空間を絶縁膜で埋める工程と、
前記溝の外の半導体基板上に形成された前記酸化防止膜及び前記第一の酸化膜を除去する工程と、
前記第一の酸化膜が除去された半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の一主面に第一の酸化膜を形成する工程と、
前記第一の酸化膜の上に酸化防止膜を形成する工程と、
素子分離領域を形成する所望の位置の酸化防止膜と前記第一の酸化膜とを除去する工程と、
前記前記第一の酸化膜と前記酸化防止膜が除去されて露出した半導体基板表面に前記第一の酸化膜をエッチングして前記第一の酸化膜が除去され、前記第一の酸化防止膜端から５ｎｍ以上４０ｎｍ以下後退した空間を上端周囲に備えた溝を形成する工程と、
前記空間及び前記溝内壁を熱酸化して、第二の酸化膜を有する前記空間及び３ｎｍ以上の曲率半径の前記半導体基板の溝上端部を備えた前記溝を形成する工程と、
前記溝の第二の酸化膜上に第三の酸化膜を堆積して溝を埋める工程と、
前記半導体基板上の前記酸化防止膜及び前記第一の酸化膜を除去する工程と、
前記第一の酸化膜を除去した前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９において、前記狭めておく工程は、前記凹領域形成後に実施されることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板の第一の熱酸化により回路形成面にパット酸化膜を形成する工程と、
前記パット酸化膜の上に酸化防止膜を形成する工程と、
素子分離領域を形成する領域の前記酸化防止膜及びパット酸化膜を部分的に除去する工程と、
前記酸化防止膜とパット酸化膜が除去された領域の前記半導体基板表面に溝を形成する工程と、
前記パット酸化膜をエッチングして前記パット酸化膜が５ｎｍ以上４０ｎｍ以下後退された空間を前記溝の外に形成する工程と、
前記半導体基板の第二の熱酸化により、熱酸化膜を有する前記空間及び３ｎｍ以上の曲率半径の前記半導体基板の溝上端部を備えた前記溝を形成する工程と、
前記溝の前記熱酸化膜上に埋め込み絶縁膜を埋める工程と、
前記半導体基板の回路形成面上に形成された前記酸化防止膜及び前記パット酸化膜を除去する工程と、
前記パット酸化膜が除去された前記半導体基板の回路形成面上にゲート絶縁膜及びゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
シリコン基板の表面を第一の熱酸化してパット酸化膜を形成する工程と、
前記パット酸化膜の上に前記パット酸化膜厚さ以上厚い窒化珪素膜を形成する工程と、
前記窒化珪素膜の上にホトレジストを形成する工程と、
露光により所望の位置のホトレジストを除去する工程と、
前記位置の前記窒化珪素膜を除去する工程と、
前記位置の前記パット酸化膜を除去する工程と、
前記位置に露出されたシリコン基板表面を除去して溝を形成する工程と、
前記窒化珪素膜上に位置するホトレジストを除去する工程と、
前記パット酸化膜の除去により形成された前記パット酸化膜の縁から前記溝側から５ｎｍ以上４０ｎｍ以下後退させる工程と、
前記後退させた領域及び形成された溝を第二の熱酸化して、熱酸化膜を有する前記後退させた領域及び３ｎｍ以上の曲率半径の前記半導体基板の溝上端部を備えた前記溝を形成する工程と、
前記溝の前記熱酸化膜上及び前記窒化珪素膜上に埋め込み絶縁膜を堆積する工程と、
前記埋め込み絶縁膜が形成された前記シリコン基板を熱処理する工程と、
前記窒化珪素膜上に形成された前記埋め込み絶縁膜と前記窒化珪素の一部を除去する工程と、
前記パット酸化膜上の残りの窒化珪素膜を除去する工程と、
前記窒化珪素膜が除去された領域に位置するパット酸化膜を除去する工程と、
前記パット酸化膜が除去されたシリコン基板上にゲート絶縁膜及びゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板の第一の熱酸化により回路形成面にパット酸化膜を形成する工程と、
前記パット酸化膜の上に酸化防止膜を形成する工程と、
素子分離を形成する領域の前記酸化防止膜及びパット酸化膜を部分的に除去する工程と、
前記酸化防止膜とパット酸化膜が除去された領域の前記半導体基板表面に溝を形成する工程と、
前記パット酸化膜をエッチングして前記パット酸化膜が５−４０ｎｍ後退された空間を前記溝の外に形成する工程と、
前記半導体基板の第二の熱酸化により前記空間及び前記溝内に熱酸化膜を形成し、前記熱酸化膜で覆われた曲率半径が３ｎｍ以上の前記半導体基板の上端部を備える前記溝を形成する工程と、
前記溝の前記熱酸化膜上及び前記酸化防止膜上に埋め込み絶縁膜を堆積する工程と、
化学機械研磨により前記酸化防止膜上に形成された前記埋め込み絶縁膜及び前記酸化防止膜の一部を除去する工程と、
前記除去されずに残った前記パット酸化膜上の前記酸化防止膜を除去する工程と、
前記酸化防止膜が除去された領域の前記パット酸化膜を除去する工程と、
前記パット酸化膜が除去された領域の半導体基板の回路形成面上にゲート絶縁膜及びゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項５〜８、１３のいずれかにおいて、前記絶縁膜を堆積後に、化学機械研磨により前記窒化珪素膜を除去する工程を含むことを特徴とする半導体装置の製造方法
【請求項１６】
請求項１〜４、９〜１２、１４のいずれかにおいて、前記絶縁膜を堆積後に、化学機械研磨により前記酸化防止膜を除去する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上で隣接した素子間を電気的に絶縁分離する構造としてＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造がある。この構造は基板表面を選択的に酸化して厚い酸化膜を形成したものであり、多くの半導体装置に採用されている。しかしながらこのＬＯＣＯＳ構造は、ディープサブミクロンデバイスのように加工寸法精度が要求される高集積化半導体装置の絶縁分離構造には適していない。これは，選択酸化に使用する窒化硅素膜に代表される酸化防止膜の直下で，膜端部から酸化種が拡散侵入し，結果的にバーズビークという厚い酸化膜領域が形成されてしまうためである．このため，高集積化を要求される半導体装置の絶縁分離構造としてＬＯＣＯＳ構造に代わり例えば特開昭６３ー１４３８３５号公報に開示されているような基板表面に浅い溝を形成し、その溝部分を選択的に酸化して熱酸化膜を形成する、選択酸化法の溝分離構造が採用され始めている。
【０００３】
この溝分離構造はＬＯＣＯＳ構造と比較して平面寸法の小さな素子分離酸化膜が形成できるという利点があることから０．５μｍ以下の加工寸法精度が要求されるディープサブミクロンデバイス製造に好適である。
【０００４】
【発明が解決しようとする課題】
例えば、半導体基板であるシリコン基板表面を酸化してシリコン熱酸化膜を形成する場合、形成された熱酸化膜とシリコン基板との界面に大きな機械的応力が発生する。これは、シリコン基板の一部が酸化されて熱酸化膜に変化する際に約２倍の体積膨張が生じるためである。この機械的応力が大きくなるとシリコン基板内に転位や積層欠陥等の結晶欠陥が発生しやすくなり、半導体装置の信頼性を劣化させる。また、酸化反応自体が応力の影響を受けて成長する酸化膜の形状が変化（圧縮応力により、酸化膜の成長が遅くなる）することが明らかとなっている。
【０００５】
図１は、従来の選択酸化法における溝構造の製造工程の模式図である。図１に示したように従来の方法では、シリコン基板１の表面にパット酸化膜（シリコン酸化膜）２を介して酸化防止膜３を堆積した後、所望の位置の酸化防止膜３、パット酸化膜２及びシリコン基板１を部分的に除去して溝を形成（図１ａ〜ｂ）し、その溝部分を酸化して素子分離熱酸化膜５を形成している（図１ｃ）。
【０００６】
本構造では特に溝上端部近傍の基板形状が図１（ｃ）に示したように鋭角に尖った形状（基板鋭角部４）に酸化される場合がある。
【０００７】
埋め込み絶縁膜６形成後、図１（ｄ）に示すように酸化保護膜３に覆われていた素子形成領域にトランジスタ、容量等の電子回路を形成するが、このような基板鋭角部４が基板表面に残留すると、例えば、Ａ．Ｂｒｙａｎｔ等が「Ｔｅｃｎｉｃａｌ  Ｄｉｇｅｓｔｏｆ  ＩＥＤＭ´９４、ｐｐ．６７１−６７４」に公表しているように、回路動作中にこの部分に電界集中が発生し、回路を構成するトランジスタや容量の耐圧特性を劣化させる場合がある。このような耐圧劣化現象は，溝上端近傍の基板の角度が９０度以上でも溝上端近傍の基板側の曲率半径が約３ｎｍ以下では同様に生じることが経験的に知られている．
そこで，本発明の目的は、溝分離構造を有する半導体装置において、回路を構成するトランジスタ容量の耐圧特性を劣化させることのない信頼性の高い半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的は、半導体基板表面の素子分離用溝上端部近傍の発生応力を低減させ、基板形状の鋭角化を防止することにより達成される。
上記目的を達成するために本発明に係る半導体装置の製造方法は次の工程を含んでいる。
（１）半導体基板の回路形成面にパット酸化膜を形成する工程
（２）パット酸化膜の上に酸化防止膜を形成する工程
（３）半導体基板の回路形成面の所望の位置に前記酸化防止膜及びパッド酸化膜を部分的に除去し，さらに半導体基板表面に所定の深さの溝を形成する工程
（４）パット酸化膜を残留している酸化防止膜の端部から５ｎｍ以上エッチング除去して後退させる工程
（５）半導体基板に形成した溝部分を、酸化雰囲気：Ｈ２／Ｏ２ガス比０．５以下、酸化量：後退させたパット酸化膜の空間（基板表面と酸化防止膜の間のすきま）が埋まるまでの範囲で酸化させる工程
（７）前記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程
（８）前記酸化防止膜の上に形成された前記埋め込み絶縁膜を除去する工程
（９）前記半導体基板の回路形成面の上に形成された前記酸化防止膜を除去する工程
（１０）前記半導体基板の回路形成面の上に形成された前記パット酸化膜を除去する工程
また、上記目的を達成するために本発明に係る半導体装置は、半導体基板の回路形成面に形成された素子分離酸化膜構造が溝分離構造である半導体装置において、前記溝分離構造の溝の中央部側面での酸化量が５〜７０ｎｍの範囲であり、また、溝の前記半導体基板の上端部の曲率半径が３〜３５ｎｍの範囲であるようにした。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態の実施例を図を参照して説明する。
【００１０】
【実施例】
本発明の第一実施例である半導体装置の溝分離構造の製造工程を図２，図３を用いて説明する。
図２は本実施例における半導体装置の断面構造図，図３はその製造工程の概略を示すフローチャートである。以下，図３のフローチャートに添って製造工程を図２を参照しながら説明する。
【００１１】
（１）シリコン基板１の表面を熱酸化して厚さ５〜数１０ｎｍのパット酸化膜２を形成する｛図３（１０１）、（１０２）｝。
（２）パット酸化膜２の上に窒化珪素膜１２を厚さ１０〜３００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成する時の酸化防止膜として使用する｛図３（１０３）｝。
（３）窒化珪素膜１２上にホトレジスト１３を形成する｛図３（１０４）｝。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図３（１０５）〜（１０７）｝。
（５）ホトレジスト１３を除去した後、パット酸化膜２を５〜４０ｎｍ程度エッチング除去して後退させる｛図３（１０８）〜（１０９）｝。
（６）その後、例えば９００〜１１００℃の酸化雰囲気Ｈ２／Ｏ２ガス比１ｐｐｍ以下でシリコン基板１表面を熱酸化し、溝部分に厚さ３０ｎｍ程度の熱酸化膜５を形成する｛図３（１１０）｝。
（７）この溝酸化では酸化膜の体積膨張起因応力を極力緩和するため，溝内部が完全に埋め尽くされない範囲で停止させる必要がある．結果として溝内に残留した空間は、例えば、化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として，１０００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図３（１１１）｝。
（８）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２下のシリコン基板１がエッチングされることを防止する働きを持つ｛図３（１１２）｝。
（９）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する｛図３（１１３）｝。その後、トランジスタ構造製造に必要な，例えばゲート酸化膜，ゲート電極の形成，不純物の導入，配線，層間絶縁膜等，多層配線構造の形成，表面保護膜の形成等を経て、半導体装置が完成する。
【００１２】
次に、本第一実施例の作用効果を図４、５を用いて説明する。
本第一実施例で従来技術と異なる点は前記製造工程（５）のパット酸化膜２を後退させている点にある。図４は第一実施例で述べた製造工程（５）において，パッド酸化膜の後退量を変化させて溝上端近傍の基板側の曲率半径の変化を解析した結果であり、横軸にパット酸化膜２後退量、縦軸はシリコン基板１の溝上端部の曲率半径をそれぞれ示めしている。図４から、パット酸化膜２後退量を零から大きくするに従い基板上端の曲率半径が大きくなることがわかる．後退量を５ｎｍとすると曲率半径は約２５ｎｍとなり，後退量を２０ｎｍとすると曲率半径は約３５ｎｍまで増加する。しかし，後退量をこれ以上増加させても、曲率半径の増加はほとんど認められない。これは以下の理由によるものと考えられる。溝酸化時、酸化膜は窒化珪素膜１２とシリコン基板１の間に約２倍の体積膨張をしながら成長していく（図５（ａ）（ｂ）参照）。パット酸化膜２の後退量が零の場合（図５（ａ））、この体積膨張により窒化珪素膜１２端部は持ち上げられ，結果として凹状に反る．この窒化硅素膜１２の反り変形の反力が生じる結果、窒化珪素膜１２下の酸化膜（パット酸化膜２の一部を含む）とシリコン基板１には圧縮応力が発生する。課題の項で説明したように、圧縮応力が酸化膜中に発生すると，酸化種の拡散，すなわち酸化反応の進行が抑制されるため、溝上端部では酸化速度が著しく低下する。一方、溝側壁においては、酸化膜の成長方向（側面法線方向）には拘束が無いため，成長する酸化膜の体積膨張の阻害因子がないことから，側壁面では酸化が相対的に抑制されずに進行する．このため，シリコン基板１の溝上端部近傍では，図５（ａ）中に破線で示したように酸化の進行に伴い基板形状が先鋭化していく。しかし、パット酸化膜２を後退させる（図５（ｂ）参照）と、シリコン基板１の溝端部の一部が露出する。この露出した部分においては，酸化初期には成長した酸化膜と上部窒化硅素膜１２が接触しないため，図５（ａ）を用いて説明したような窒化珪素膜１２の反り変形による圧縮応力の発生もほとんどないことから、酸化は抑制することなく進行する。その結果として溝上端部が丸まり、曲率半径が大きくなる。なお，前記製造工程（６）で酸化をさらに継続すると，該露出部分で成長した酸化膜が窒化硅素膜と接触してしまい，その後は先に述べたように圧縮応力が急激に発生するので，形成された曲率は再び減少してしまうので注意を要する。
【００１３】
本第一実施例においては、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができるので，ＭＯＳ型トランジスタの製造工程において、溝分離構造を形成する際にシリコン基板の溝上端部近傍に鋭角部が残留することを防止できるため、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００１４】
次に、本発明の第二実施例である半導体装置の溝分離構造の製造工程を図２，図６を使用して説明する。図６に示した第二実施例の半導体装置の溝埋め込み構造の製造方法（フローチャート）は，第一実施例の製造工程（本文中）の（６）を変更したものである．第一実施例と比較して大きく形状等は変わらないので、本実施例における半導体装置の断面図は図２を使用して説明する。以下，図４のフローチャートに添って本実施例の製造工程を説明する。
【００１５】
（１）シリコン基板１の表面を熱酸化して厚さ５〜数１０ｎｍのパット酸化膜２を形成する｛図６（２０１）、（２０２）｝。
（２）パット酸化膜２の上に窒化珪素膜１２を厚さ１０〜３００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成する時の酸化防止膜として使用する｛図６（２０３）｝。
（３）窒化珪素膜１２上にホトレジスト１３を形成する｛図６（２０４）｝。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図６（２０５）〜（２０７）｝。
（５）ホトレジスト１３を除去した後、パット酸化膜２を１０〜４０ｎｍ程度エッチング除去して後退させる｛図６（２０８）〜（２０９）｝。
（６）シリコン基板１に形成した溝部分をＨ２／Ｏ２ガス混合酸化雰囲気（ガス流量比ｒ：０＜ｒ≦０．５）で熱酸化し、厚さ約３０ｎｍの素子分離熱酸化膜５を形成する｛図６（２１０）｝。
（７）この溝酸化では酸化膜の体積膨張起因応力を極力緩和するため，溝内部が完全に埋め尽くされない範囲で停止させる必要がある．結果として溝内に残留した空間は、例えば、化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として，１０００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図６（２１１）｝。
（８）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２下のシリコン基板１がエッチングされることを防止する働きを持つ｛図６（２１２）｝。
（９）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する｛図６（２１３）｝。その後、トランジスタ構造製造に必要な，例えばゲート酸化膜，ゲート電極の形成，不純物の導入，配線，層間絶縁膜等，多層配線構造の形成，表面保護膜の形成等を経て、半導体装置が完成する。
【００１６】
次に図７を参照して本実施例の作用効果を説明する。
酸化雰囲気のＨ２／Ｏ２ガス比ｒは０≦ｒ＜２まで変化することができる。ｒが２に達すると爆発的に反応が進行するので，安全を考慮すると，実質的にはｒ＝１．８程度が上限となる。一般に、ガス比が前記範囲内においては，酸化温度を一定と仮定すると，この比が大きくなるに伴い、酸化速度が速くなり、小さいと酸化速度は遅くなる。そこで，この酸化速度の半導体基板の溝上端部の形状に及ぼす影響を解析した。その結果を図７に示す。横軸にはＨ２／Ｏ２ガス比、縦軸は半導体基板上端部の曲率半径を示す。図７より、酸化雰囲気の水素（Ｈ２）流量比が大きくなるほど，形成される曲率半径が急激に減少することがわかる。ガス比が０．５に達すると，曲率半径は約３ｎｍにまで減少する。ガス比をこれ以上大きくすると，曲率半径はわずかずつではあるがさらに減少する。
【００１７】
この原因は，以下のように説明できる。
酸化は，既に述べたように、シリコンとシリコン酸化膜の界面近傍でひずみ（応力）を発生させる。一方、シリコン酸化膜は高温（９５０℃以上）で顕著な粘性挙動を示すため、高温では時間と共に発生した応力が緩和されていく。したがって，酸化膜厚を一定と仮定すると，発生歪み（応力）の値は一定であるが，酸化速度が速い（Ｈ２／Ｏ２ガス比が大きい）ほど発生した応力が緩和される時間が短くなるので，結果的に残留応力が高くなる。酸化速度が遅い（Ｈ２／Ｏ２ガス比が小さい）場合には、シリコン酸化膜の粘性効果が働き、酸化膜厚一定条件で比較すると相対的に応力の緩和が進む。酸化誘起応力が高くなるほど，その近傍での酸化が抑制される。したがって，シリコン基板の溝上端部近傍は，上面と側面からの酸化膜の成長で応力が集中する場所であることから，残留応力が高くなるとこの近傍の酸化が抑制され，結果的に先端が尖る形状になっていく。以上のことから、Ｈ２／Ｏ２ガス比を小さくすることで、半導体基板の溝上端においては酸化がより低応力の状態で進行することになり、結果としてシリコン基板１の上端近傍の曲率化が図られたものである。
【００１８】
上記理由により、本第二実施例によれば、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができるので，トランジスタの製造工程において、溝分離構造を形成する際にシリコン基板の溝上端部近傍の鋭角部が残留することを防止できるため、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。  次に、本発明の第三実施例である半導体装置の溝埋め込み構造の製造工程を図２，図８を使用して説明する。図８に示した第三実施例の半導体装置の溝埋め込み構造の製造方法（フローチャート）は，第一実施例（本文中）の製造工程の（６）を変更したものである。第一実施例と比較して大きく形状等は変わらないので、本実施例における半導体装置の断面図は図２を使用して説明する以下，図８のフローチャートに添って本実施例の製造工程を説明する。
【００１９】
（１）シリコン基板１の表面を熱酸化して厚さ５〜数１０ｎｍのパット酸化膜２を形成する｛図８（３０１）、（３０２）｝。
（２）パット酸化膜２の上に窒化珪素膜１２を厚さ１０〜３００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成する時の酸化防止膜として使用する｛図８（３０３）｝。
（３）窒化珪素膜１２上にホトレジスト１３を形成する｛図８（３０４）｝。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図８（３０５）〜（３０７）｝。
（５）ホトレジスト１３を除去した後、パット酸化膜２を５〜４０ｎｍ程度エッチング除去して後退させる｛図８（３０８）〜（３０９）｝。
（６）シリコン基板１に形成した溝部分をＨ２／Ｏ２ガス混合酸化雰囲気（ガス流量比ｒ：０＜ｒ≦０．５）で熱酸化し、半導体基板１に形成した溝部分を、後退させたパット酸化膜の空間が埋まるまで酸化させる。｛図８（３１０）｝。
（７）この溝酸化では酸化膜の体積膨張起因応力を極力緩和するため，溝内部が完全に埋め尽くされない範囲で停止させる必要がある。結果として溝内に残留した空間は、例えば、化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として，１０００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図８（３１１）｝。
（８）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２下のシリコン基板１がエッチングされることを防止する働きを持つ｛図８（３１２）｝。
（９）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する｛図８（３１３）｝。その後、トランジスタ構造製造に必要な，例えばゲート酸化膜，ゲート電極の形成，不純物の導入，配線，層間絶縁膜等，多層配線構造の形成，表面保護膜の形成等を経て、半導体装置が完成する。
【００２０】
本実施例の作用効果は、先ほど第一実施例でも説明したように（図５参照）、後退させたパット酸化膜の空間が埋まった後では、窒化珪素膜１２に反り変形が発生し、この膜の曲げによる力によって窒化珪素膜１２下のパット酸化膜２及びシリコン基板１には圧縮応力が発生するため、この応力により酸化が抑制され、結果として、溝上端部近傍のシリコン基板形状が尖ったものになる。上記のように、酸化量を後退させたパット酸化膜の空間が埋まるまでとすることにより、反り変形による圧縮応力が発生しなくなるため、シリコン基板１の上端部の酸化が滑らかに進行し、結果としてシリコン基板１の上端近傍の曲率化が図られることになる。
【００２１】
上記理由により、本第三実施例によれば、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができるので，トランジスタの製造工程において、溝分離構造を形成する際にシリコン基板の溝上端部近傍の鋭角部が残留することを防止できるため、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。  次に、本発明の第四実施例である半導体装置の溝埋め込み構造とその製造工程を図２，図９を用いて説明する。図２は本実施例における半導体装置の断面構造図，図９はその製造工程の概略を示すフローチャートである。以下，図９のフローチャートに添って製造工程を図２を参照しながら説明する。
【００２２】
（１）シリコン基板１の表面を熱酸化して厚さ５〜５０ｎｍのパット酸化膜２を形成する｛図９（４０１）、（４０２）｝。
（２）パット酸化膜２の上に窒化珪素膜１２を厚さ１０〜３００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成する時の酸化防止膜として使用する｛図９（４０３）｝。
（３）窒化珪素膜１２上にホトレジスト１３を形成する｛図９（４０４）｝。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２及びシリコン基板１の一部をエッチング除去し、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する｛図９（４０５）〜（４０７）｝。
（５）ホトレジスト１３を除去した後、パット酸化膜２を１０〜４０ｎｍ程度エッチング除去して後退させる｛図９（４０８）〜（４０９）｝。
（６）その後、例えば９００〜１１００℃で酸化雰囲気Ｈ２／Ｏ２ガス比１ｐｐｍ以下でシリコン基板１表面を熱酸化し、熱酸化膜５を形成する｛図９（４１０）｝。
（７）この溝酸化では酸化膜の体積膨張起因応力を極力緩和するため，溝内部が完全に埋め尽くされない範囲で停止させる必要がある。結果として溝内に残留した空間は、例えば、化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として，１０００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい｛図９（４１１）｝。
（８）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２下のシリコン基板１がエッチングされることを防止する働きを持つ｛図９（４１２）｝。
（９）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する｛図９（４１３）｝。その後、トランジスタ構造製造に必要な，例えばゲート酸化膜，ゲート電極の形成，不純物の導入，配線，層間絶縁膜等，多層配線構造の形成，表面保護膜の形成等を経て、半導体装置が完成する。説明する。本実施例の半導体装置の溝分離構造は、溝の中央部側面での酸化量が５〜７０ｎｍの範囲であり、また、溝の半導体基板の上端部の曲率半径が３〜３５ｎｍの範囲にあるものである。
【００２３】
次に図１０を参照して本実施例の作用効果を説明する。
【００２４】
図１０は溝中央部側面での素子分離熱酸化膜の酸化量と曲率半径の関係を本実施例に沿ってシミュレーションした結果あり、図中のａはパット酸化膜厚を示している。図１０より、シリコン基板上端部の曲率半径Ｒは，溝側壁の酸化量とともに大きくなり、その後、さらに最大値をとってほぼ一定値に飽和することがわかる。また、その極大値はパット酸化膜ａが厚いほど大きくなるが，１０ｎｍ以上ではほぼ一定値（約３５ｎｍ）となっている。曲率半径が最大値をとる理由としては、溝の酸化と共に曲率半径は大きくなるが、徐々に、後退させたパット酸化膜の空間が埋まり、その後図５で示したように、酸化の進入とともに、窒化珪素膜の反り変形が発生（シリコン基板及び酸化膜には圧縮応力が発生）し、この圧縮応力により酸化が抑制されたものと考えられる。
【００２５】
曲率半径Ｒは実験により、約３ｎｍ以上あればトランジスタ特性に悪影響を与えないことが我々の実験により判明している。そのため、この曲率半径を確保できる溝側壁の酸化量は図１０より、５ｎｍ以上となり、また、３０ｎｍ以上酸化させても曲率半径は大きくならない。したがって，曲率半径を最大にするためには，パッド酸化膜厚は１０ｎｍ以上，側壁酸化量は３０ｎｍ以上とすることが好ましい。
【００２６】
本実施例においては，本構造，製造方法を採用することで，溝上端近傍の曲率半径を約３５ｎｍまで大きくすることが可能であり，ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００２７】
【発明の効果】
本発明によれば、溝分離構造を有する半導体装置において、回路を構成するトランジスタや容量の耐圧特性を劣化させることのない半導体装置及び製造方法を提供することができる。
【図面の簡単な説明】
【図１】従来の選択酸化法における溝分離構造の製造工程の模式図である。
【図２】本願に係る第一実施例の溝分離構造の製造工程の模式図である。
【図３】本願に係る第一実施例の製造工程を示すフローチャートである。
【図４】本願に係る第一実施例の作用効果を説明する図である。
【図５】本願に係る第一実施例の作用効果を説明する図である。
【図６】本願に係る第二実施例の製造工程を示すフローチャートである。
【図７】本願に係る第二実施例の作用効果を説明する図である。
【図８】本願に係る第三実施例の製造工程を示すフローチャートである。
【図９】本願に係る第四実施例の製造工程を示すフローチャートである。
【図１０】本願に係る第四実施例の作用効果を説明する図である。
【符号の説明】
１・・・シリコン基板、２・・・パット酸化膜、３・・・酸化防止膜、４・・・基板鋭角部、５・・・素子分離熱酸化膜、６・・・埋め込み絶縁膜、７・・・ゲート酸化膜、８・・・ゲート電極膜、９・・・絶縁膜、１０・・・配線、１１・・・層間絶縁膜、１２・・・窒化珪素膜、１３・・・ホトレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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