(57)【特許請求の範囲】
【請求項１】
強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶,保持する容量素子と、上記容量素子の第１の電極にソース,ドレインの内の一方が接続されるトランジスタとを備える複数のメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
１つの上記メモリセルが１つの上記容量素子と１つの上記トランジスタとで構成されており、
上記トランジスタのゲートに接続されるワード線と、
上記トランジスタのソース,ドレインの内の他方に接続されると共に、センスアンプの一方の入力に結合するビット線と、
基準電圧を発生する手段が接続されると共に、上記センスアンプの他方の入力に結合するビット線バーと、
上記容量素子の第２の電極に接続されるプレート線と、
上記プレート線と上記ビット線バーとを接続するスイッチ手段とを備え、
上記ワード線をアクティブにして上記メモリセルを選択した状態において、上記スイッチ手段を導通させ、上記プレート線に上記ビット線バーの電圧を転送することにより、上記メモリセルに書き込み,または再書き込みを行うことを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１に記載の強誘電体メモリ装置において、
スタンバイ状態，およびメモリセルからのデータ読み出し状態において、
上記プレート線を所定の電位に固定することを特徴とする強誘電体メモリ装置。
【請求項３】
請求項１に記載の強誘電体メモリ装置において、
メモリセルの非選択状態において、上記ビット線を一定電圧に保つことを特徴とする強誘電体メモリ装置。
【請求項４】
請求項１に記載の強誘電体メモリ装置において、
スタンバイ時において、上記プレート線を接地電位に固定することを特徴とする強誘電体メモリ装置。
【請求項５】
請求項１に記載の強誘電体メモリ装置において、
書き込みまたは再書き込みの後、ワード線をアクティブ状態にしたまま上記ビット線および上記プレート線を接地電位にプリチャージすることを特徴とする強誘電体メモリ装置。
【請求項６】
強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶,保持する容量素子と、上記容量素子の第１の電極にソース,ドレインの内の一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
１つの上記本体メモリセルが１つの上記容量素子と１つの上記トランジスタとで構成されており、
上記トランジスタのゲートに接続されるワード線と、
上記トランジスタのソース,ドレインの内の他方に接続されるとともにセンスアンプの一方の入力に結合されるビット線と、
上記トランジスタのソース,ドレインの内の他方に接続されるとともにセンスアンプの他方の入力に結合されるビット線バーと、
ビット線に接続される本体メモリセルおよびダミーメモリセルが結合される第１のプレート線と、
ビット線バーに接続される本体メモリセルおよびダミーメモリセルが結合される第２のプレート線と、
上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、
上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記ビット線に接続される本体メモリセルが選択された状態では、上記第１のスイッチ手段を導通させ、上記第１のプレート線に上記ビット線バーの電圧を転送し、
上記ビット線バーに接続される本体メモリセルが選択された状態では、上記第２のスイッチ手段を導通させ、上記第２のプレート線に上記ビット線の電圧を転送することによって、
上記本体メモリセルに書き込み,または再書き込みを行うことを特徴とする強誘電体メモリ装置。
【請求項７】
強誘電体膜を相対向する２つの電極で挾んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶，保持する容量素子と、上記容量素子の第１の電極にソース，ドレインの内の一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
上記トランジスタのゲートに接続されるワード線と、
上記トランジスタのソース，ドレインの内の他方に接続されるとともにセンスアンプの一方の入力に結合されるビット線と、
上記トランジスタのソース，ドレインの内の他方に接続されるとともに上記センスアンプの他方の入力に結合されるビット線バーと、
上記ビット線に接続される上記本体メモリセルが結合される第１のプレート線と、
上記ビット線バーに接続される上記本体メモリセルが結合される第２のプレート線と、
上記ダミーメモリセルが結合される第３のプレート線と、
上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、
上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記第３のプレート線を常に接地電位に固定し、
上記ビット線に接続される本体メモリセルが選択された状態では、上記第１のスイッチ手段を導通させ、上記第１のプレート線に上記ビット線バーの電圧を転送し、
上記ビット線バーに接続される本体メモリセルが選択された状態では、上記第２のスイッチ手段を導通させ、上記第２のプレート線に上記ビット線の電圧を転送することにより、
上記本体メモリセルに書き込み，または再書き込みを行うことを特徴とする強誘電体メモリ装置。
【請求項８】
強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態により２値情報を記憶,保持する容量素子と、上記容量素子の第１の電極にソース,ドレインのうちの一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
１つの上記本体メモリセルが１つの上記容量素子と１つの上記トランジスタとで構成されており、
上記トランジスタのゲートに接続されるワード線と、
上記トランジスタのソース,ドレインのうち他方に接続されるとともにセンスアンプの一方の入力に結合されるビット線と、
上記トランジスタのソース,ドレインのうち他方に接続されるとともにセンスアンプの他方の入力に結合されるビット線バーと、
ビット線に接続される本体メモリセルおよびダミーメモリセルが結合される第１のプレート線と、
ビット線バーに接続される本体メモリセルおよびダミーメモリセルが結合される第２のプレート線と、
上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、
上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記第１および第２のスイッチ手段を導通させることによって、上記第１のプレート線に上記ビット線バーの電圧を転送し、上記第２のプレート線に上記ビット線の電圧を転送することにより書き込み,および再書き込みを行うことを特徴とする強誘電体メモリ装置。
【請求項９】
強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶，保持する容量素子と、上記容量素子の第１の電極にソース，ドレインの内の一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
上記トランジスタのゲートに接続されるワード線と、
上記トランジスタのソース，ドレインの内の他方に接続されると共に、センスアンプの一方の入力に結合されるビット線と、
上記トランジスタのソース，ドレインの内の他方に接続されると共に、上記センスアンプの他方の入力に結合されるビット線バーと、
上記ビット線に接続される上記本体メモリセルが結合される第１のプレート線と、
上記ビット線バーに接続される上記本体メモリセルが結合される第２のプレート線と、
上記ダミーメモリセルが結合される第３のプレート線と、
上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、
上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記第３のプレート線を常に接地電位に固定し、
上記第１および第２のスイッチ手段を導通させることによって、上記第１のプレート線に上記ビット線バーの電圧を転送し、上記第２のプレート線に上記ビット線の電圧を転送することによって、書き込み，および再書き込みを行うことを特徴とする強誘電体メモリ装置。
【請求項１０】
請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、
第１のプレート線に接続されるメモリセルの数と第２のプレート線に接続されるメモリセルの数とが等しいことを特徴とする強誘電体メモリ装置。
【請求項１１】
請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、
スタンバイ状態，および読み出し状態において、上記第１および第２のプレート線を所定の電位に固定することを特徴とする強誘電体メモリ装置。
【請求項１２】
請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、
メモリセルの非選択状態において、上記ビット線および上記ビット線バーを一定電圧に保つことを特徴とする強誘電体メモリ装置。
【請求項１３】
請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、
スタンバイ時において、上記第１および第２のプレート線を接地電位に固定することを特徴とする強誘電体メモリ装置。
【請求項１４】
請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、
書き込みまたは再書き込みの後、ワード線およびダミーワード線をアクティブ状態にしたまま上記ビット線，上記ビット線バー，上記第１および第２のプレート線を接地電位にプリチャージすることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、キャパシタの電極間に介在させた強誘電体の分極状態によって情報を記憶させる強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
強誘電体を用いた半導体記憶装置は、強誘電体の分極方向で情報の記憶，保持を行う不揮発半導体記憶装置である。以下、強誘電体材料を用いた不揮発半導体記憶装置での従来例について説明する（例えば、特開平６−２２３５８３号公報，米国特許第４，８７３，６６４号明細書（特開昭６３−２０１９９８号公報参照）。
【０００３】
〔第１従来例〕
図４は、上記の米国特許第４，８７３，６６４号に示された従来の半導体メモリ装置の回路構成図、図５は図４の半導体メモリ装置の動作タイミングを示す図、図６は従来の半導体メモリ装置内の本体メモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す図、図７は従来の半導体メモリ装置内のダミーメモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す図である。
【０００４】
図４の従来の半導体メモリ装置の回路構成において、センスアンプ３０にビット線２６，ビット線バー２８が接続されている。ビット線２６およびビット線バー２８のそれぞれに、本体メモリセル２０ａ，２０ｂ，２０ｃおよび２０ｄ，２０ｅと、ダミーメモリセル３６および４６が接続されている。本体メモリセル２０ａはＭＯＳトランジスタ２４と本体メモリセルキャパシタ２２で構成されている。本体メモリセルキャパシタ２２は、強誘電体膜を２つの電極で挟んで形成されている。ＭＯＳトランジスタ２４のゲートはワード線３２に接続され、ドレインはビット線２６に接続され、ソースは本体メモリセルキャパシタ２２の第１の電極に接続されている。本体メモリセルキャパシタ２２の第２の電極はセルプレート線３４に接続されている。同様に、ダミーメモリセル３６は、ＭＯＳトランジスタ３８とダミーメモリセルキャパシタ４０で構成されている。ダミーメモリセルキャパシタ４０は、強誘電体膜を２つの電極で挟んで形成されている。ＭＯＳトランジスタ３８のゲートは、ダミーワード線４２に接続され、ドレインはビット線２８に接続され、ソースはダミーメモリセルキャパシタ４０の第１の電極に接続されている。ダミーメモリセルキャパシタ４０の第２の電極はダミーセルプレート線４４に接続されている。センスアンプ３０はセンス信号ＳＥによって活性化される。
【０００５】
この従来の不揮発半導体記憶装置での回路の動作について、図５に示す動作タイミングと、図６に示す本体メモリセルキャパシタの強誘電体膜のヒステリシス特性と、図７に示すダミーメモリセルキャパシタの強誘電体膜のヒステリシス特性とを参照しながら説明する。
【０００６】
図６，図７は強誘電体膜のヒステリシス特性図であり、横軸がメモリセルキャパシタに印加される電界を示し、縦軸がそのときの電荷を示している。図６，図７に示すように、強誘電体のキャパシタでは電界が０のときでも点Ｂ，点Ｅ、点Ｈ，点Ｋのように残留分極が残る。これを利用して不揮発性のデータとし、不揮発性半導体メモリ装置を実現している。本体メモリセルキャパシタは、メモリセルのデータが“１”である場合には、図６の点Ｂの状態で、メモリセルのデータが“０”である場合には、図６の点Ｅの状態である。
【０００７】
また、ダミーメモリセルキャパシタの初期状態を、図７の点Ｋの状態とする。ここで、本体メモリセル２０ａのデータを読み出すために、初期状態として、ビット線２６およびビット線バー２８，ワード線３２，ダミーワード線４２，セルプレート線３４とダミーセルプレート線４４の各々の論理電圧を“Ｌ”（接地電圧：ＧＮＤ）とする。その後、ビット線２６およびビット線バー２８をフローティング状態とする。また、センス信号ＳＥは論理電圧を“Ｌ”（接地電圧：ＧＮＤ）とする。
【０００８】
次に、図５に示すように、ワード線３２，ダミーワード線４２，セルプレート電極３４とダミーセルプレート電極４４をすべて論理電圧“Ｈ”とする。ここで、ワード線３２およびダミーワード線４２の論理電圧“Ｈ”は、電源電圧を昇圧した電圧（Ｖｐｐ）であり、セルプレート線３４とダミーセルプレート線４４の論理電圧“Ｈ”は、電源電圧（Ｖｃｃ）である。これによって、本体メモリセル２０ａのＭＯＳトランジスタ２４、およびダミーメモリセル３６のＭＯＳトランジスタ３８がオンし、本体メモリセルキャパシタ２２およびダミーメモリセルキャパシタ４０には電界がかかる。このとき、本体メモリセル２０ａのデータが“１”であれば、図６に示す点Ｂの状態から点Ｄの状態になり、点Ｂの状態と点Ｄの状態における電荷量の差Ｑ１が、ビット線２６の電圧として読み出される。また、ダミーメモリセル３６は、図７に示す点Ｋの状態から点Ｊの状態になり、点Ｋの状態と点Ｊの状態の電荷の差Ｑｄがビット線バー２８の電圧として読み出される。そして、センス信号ＳＥを論理電圧“Ｈ”（電源電圧：Ｖｃｃ）とすることにより、ビット線２６に読み出された本体メモリセル２０ａからの電圧とビット線バー２８に読み出されたダミーメモリセル３６からの電圧との差をセンスアンプ３０により増幅し、ビット線２６を電源電圧Ｖｃｃレベルに引き上げ、ビット線バー２８を接地電圧ＧＮＤレベルに下げて、本体メモリセル２０ａのデータ“１”を読み出す。
【０００９】
一方、本体メモリセル２０ａのデータが“０”であれば、図６に示す点Ｅの状態から点Ｄの状態になり、点Ｅの状態と点Ｄの状態における電荷量の差Ｑ０がビット線２６の電圧として読み出される。同時に、ダミーメモリセル３６は、図７に示す点Ｋの状態から点Ｊの状態になり、点Ｋの状態と点Ｊの状態の電荷の差Ｑｄが、ビット線バー２８の電圧として読み出される。そして、ビット線２６に読み出された本体メモリセル２０ａからの電圧と、ビット線バー２８に読み出されたダミーメモリセル３６からの電圧との差が、センスアンプ３０によって検知され、このセンスアンプ３０はビット線２６を接地電圧ＧＮＤレベルに引き下げ、ビット線バー２８を電源電圧Ｖｃｃレベルに引き上げて、本体メモリセル２０ａのデータ“０”を読み出す。
このようなセンスアンプ３０の増幅動作でもって、本体メモリセル２０ａのデータが“１”のとき、ビット線２６は電源電圧Ｖｃｃとなり、セルプレート線３４も電源電圧Ｖｃｃとなる。これにより、本体メモリセルキャパシタ２２には電界がかからなくなり、図６において点Ｅの状態になる。その後、本体メモリセルキャパシタ２２のデータの状態を、図６で点Ｂの状態に戻すために、セルプレート線３４の電圧を接地電圧として、図６の点Ｅの状態から点Ａの状態に移した後、ワード線３２の論理電圧を“Ｌ”とする。ワード線３２を論理電圧“Ｌ”とすると、本体メモリセルキャパシタ２２には電界がかからなくなり、図６の点Ｂの状態にもどる。これにより、本体メモリセル２０ａヘのデータ“１”の再書き込みが完了する。なお、図６の点Ａの状態において、本体メモリセルキャパシタ２２に、ビット線２６の“Ｈ”電圧が充分に印加されるように、ワード線３２には通常昇圧されたレベル（Ｖｐｐ）が供給される。
【００１０】
同様に、本体メモリセル２０ａのデータが“０”のときは、ビット線２６は接地電圧となり、セルプレート線３４が電源電圧Ｖｃｃとなっている。このため、本体メモリセルキャパシタ２２は、図６において点Ｄの状態である。その後、セルプレート線３４の論理電圧を“Ｌ”とすると、本体メモリセルキャパシタ２２には電界がかからなくなり、図６の点Ｄの状態から点Ｅの状態に移る。その後、ワード線３２の論理電圧を“Ｌ”とするが、本体メモリセルキャパシタ２２には電界が印加されない状態であることには変わりなく、本体メモリセルキャパシタ２２は、図６の点Ｅの状態のままとなる。これにより、本体メモリセル２０ａヘのデータ“０”の再書き込みが完了する。
【００１１】
本体メモリセル２０ａのデータが“１”のときは、ビット線バー２８が接地電圧となり、ダミーセルプレート線４４が電源電圧Ｖｃｃである。このため、ダミーメモリセル３６のダミーメモリセルキャパシタ４０は、図７における点Ｊの状態になる。その後、ダミーワード線４２を接地電圧とすると同時にダミーセルプレート線４４も接地電圧とすることで、ダミーメモリセルキャパシタ４０には電界がかからなくなり、図７の点Ｊの状態から点Ｋの状態に戻る。
【００１２】
一方、本体メモリセル２０ａのデータが“０”のときは、ビット線バー２８が電源電圧Ｖｃｃとなり、セルプレート線４４も電源電圧Ｖｃｃである。このため、ダミーメモリセルキャパシタ４０は、図７で点Ｋの状態になる。その後、ダミーワード線４２を接地電圧とすると同時にダミーセルプレート線４４を接地電圧としても、ダミーメモリセルキャパシタ４０に電界が印加されない状態は変わらず、図７の点Ｋの状態が維持される。以上で、ダミーメモリセル３６ヘの再書き込みが完了する。
【００１３】
〔第２従来例〕
次に、プレート線の電位を固定するようにした第２の従来例の回路図を図８に示す（例えば、特開平２−１１０８９５号および特開平８−５５４８４号公報参照）。
【００１４】
図８に示す半導体メモリ装置の回路構成において、センスアンプ７６にビット線Ｂおよびビット線バー／Ｂが接続され、ビット線Ｂおよびビット線バー／Ｂのそれぞれに、メモリセルＭＣ１およびＭＣ２が接続されている。メモリセルＭＣ１およびＭＣ２は、それぞれＭＯＳトランジスタＴとキャパシタＣで構成されている。メモリセルＭＣ１のキャパシタＣは、強誘電体膜を２つの電極で挟んで形成されている。メモリセルＭＣ１のＭＯＳトランジスタＴのゲートはワード線Ｗ１に接続され、ドレインはビット線Ｂに接続され、ソースはキャパシタＣの第１の電極に接続されている。キャパシタＣの第２の電極はセルプレート線Ｐに接続されている。同様に、メモリセルＭＣ２のＭＯＳトランジスタＴのゲートはワード線Ｗ２に接続され、ドレインはビット線バー／Ｂに接続され、ソースはキャパシタＣの第１の電極に接続されている。このメモリセルＭＣ２のキャパシタＣの第２の電極もセルプレート線Ｐに接続されている。センスアンプ７６は、センス信号ＳＥによって活性化される。
【００１５】
また、この第２従来例は、プリチャージ回路７０と、中間電位発生回路７２と、基準レベル発生回路７４とを有する構成となっている。プリチャージ回路７０は、ビット線プリチャージ信号ＢＬＰに従ってビット線Ｂおよびビット線バー／Ｂを中間電位レベルにプリチャージする。中間電位発生回路７２は、  ビット線の“Ｈ”レベルと“Ｌ”レベルの中間の中間電位を発生し、プレート線Ｐおよびプリチャージ回路７０へ供給する。また、基準レベル発生回路７４は、ワード線（例えばＷ１）が選択レベルとなる直前にビット線電位設定信号ＢＬＳＴに従って、ビット線Ｂおよびビット線バー／Ｂを接地電位レベルに設定する。また、この基準レベル発生回路７４は、ワード線（Ｗ１）が選択レベルになるとこれと同期して選択レベルとなるダミーワード線（ＤＷ１）により選択状態のメモリセルＭＣの記憶情報が読出されるビット線Ｂおよびビット線バー／Ｂに基準レベルを供給する。
次に、この第２従来例の不揮発性強誘電体メモリの読出し動作について、図９に示された波形図を併せて参照しながら説明する。
【００１６】
メモリセルＭＣ１のアクセスが開始されるまでのスタンバイ状態においては、ビット線Ｂおよびビット線バー／Ｂはプレート線Ｐとほぼ同一の中間電位にプリチャージされている。次に、アクセスが開始されて、ワード線Ｗ１が選択レベルとなる直前には、ビット線電位設定信号ＢＬＳＴがアクティブとなり、ビット線Ｂおよびビット線バー／Ｂは接地電位レベル（電源電位レベルでもよい）に設定される。この後、ワード線Ｗ１およびダミーワード線ＤＷ１が選択レベルとなり、ビット線Ｂには選択状態のメモリセルＭＣの記憶情報が読出され、ビット線バー／Ｂには基準レベル発生回路７４から基準レベルが供給される。この後は、ビット線Ｂおよびビット線バー／Ｂ間の差電位がセンスアンプ７６により増幅され外部へ出力される。
ここで、上記スタンバイ状態において、メモリセルＭＣのトランジスタＴがオフ状態となっていてキャパシタＣの第１の電極（蓄積ノード）がフローティング状態になっていると、この蓄積ノードと基板等との間には、たとえわずかとは言えリークが存在する。このため、通常、接地レベルにある基板とのリークは、最終的には蓄積ノードを接地電位レベル付近にまで引き下げ、メモリセルＭＣの自発分極を反転させる結果となる。そこで、この第２従来例では、ワード線（Ｗ１等）を選択レベルと非選択レベルとの間の所定のレベルにしてトランジスタＴをわずかにオンさせることによって、ビット線からキャパシタＣの蓄積ノードに、基板等にリークした分の電荷を補なって、蓄積ノードをプレート線Ｐと同程度の中間電位とし、自発分極の反転を防止している。
【００１７】
【発明が解決しようとする課題】
ところが、上述した第１の従来例の不揮発性強誘電体メモリでは、アクセス毎に、プレート線を所定の電位に駆動する構成となっているので、プレート線駆動のための時間が長く、高速動作が困難な上、プレート線の充放電により消費電力が増大するという問題点がある。
【００１８】
また、第２の従来例では、プレート線に常時所定の電位が供給されているから、第１の従来例のような問題点はない。
【００１９】
ところが、第２従来例では、スタンバイ状態の間、ワード線を選択レベルと非選択レベルとの間の所定のレベルとしてメモリセルのトランジスタをわずかにオンさせ、蓄積ノードからリークした電荷をビット線から補って、蓄積ノードをプレート線と同程度の電位に保持する構成となっている。第２従来例では、この構成でもって、蓄積ノードから基板等へ電荷がリークしても、メモリセルの容量素子の強誘電体膜の自発分極が反転してしまうのを防止している。
【００２０】
したがって、上記第２従来例では、ワード線の電位制御が複雑になる他、製造ばらつき等によってメモリセルのトランジスタがオンしないこともある。この場合、蓄積ノードのリークを補うことができず、自発分極を反転してしまう。
【００２１】
そこで、この発明の目的は、確実で高速な動作を、低消費電力と比較的容易な制御でもって、達成できる強誘電体メモリ装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明の強誘電体メモリ装置は、強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶,保持する容量素子と、上記容量素子の第１の電極にソース,ドレインの内の一方が接続されるトランジスタとを備える複数のメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、１つの上記メモリセルが１つの上記容量素子と１つの上記トランジスタとで構成されており、上記トランジスタのゲートに接続されるワード線と、上記トランジスタのソース,ドレインの内の他方に接続されると共に、センスアンプの一方の入力に結合するビット線と、基準電圧を発生する手段が接続されると共に、上記センスアンプの他方の入力に結合するビット線バーと、上記容量素子の第２の電極に接続されるプレート線と、上記プレート線と上記ビット線バーとを接続するスイッチ手段とを備え、上記ワード線をアクティブにして上記メモリセルを選択した状態において、上記スイッチ手段を導通させ、上記プレート線に上記ビット線バーの電圧を転送することにより、上記メモリセルに書き込み,または再書き込みを行うことを特徴としている。
【００２３】
この請求項１の発明によれば、スイッチ手段で、プレート線とビット線バーとを接続することによって、センスアンプによって増幅されたビット線バーの電圧をプレート線に転送することができる。したがって、ビット線バーの電圧がプレート線の電圧と異なる場合にのみプレート線を駆動するための電流が流れるので、アクセス毎にセルプレート線を駆動する第１従来例のような方法に比べて、駆動電流を少なくすることができる。また、プレート線をセンスアンプによって駆動できるので、従来のようなプレート線駆動回路が不要である。したがって、請求項１の発明によれば、確実で高速な動作を、低消費電力と比較的容易な制御でもって達成できる。
【００２４】
また、請求項２の発明は、請求項１に記載の強誘電体メモリ装置において、  スタンバイ状態，およびメモリセルからのデータ読み出し状態において、上記プレート線を所定の電位に固定することを特徴としている。
【００２５】
この請求項２の発明によれば、プレート線を所定電位に固定するので、従来の第１例のように読み出し毎にセルプレート線を駆動する方法に比べて、読み出し動作を高速化できる。
【００２６】
また、請求項３の発明は、請求項１に記載の強誘電体メモリ装置において、
メモリセルの非選択状態において、上記ビット線を一定電圧に保つことを特徴としている。
【００２７】
この請求項３の発明によれば、第２従来例のように、読み出し動作開始の前にビット線の電圧レベルを変化させる必要がなくなるので、分極情報をビット線に高速に読み出すことができる。
【００２８】
また、請求項４の発明は、請求項１に記載の強誘電体メモリ装置において、
スタンバイ時において、上記プレート線を接地電位に固定することを特徴としている。
【００２９】
この請求項４の発明によれば、スタンバイ時において、上記プレート線を接地電位に固定するので、第２の従来例のようにメモリセルの蓄積ノードからの基板等へのリークによって、メモリセルのキャパシタの強誘電体膜の自発分極が反転してしまう問題を解消できる。
【００３０】
また、請求項５の発明は、請求項１に記載の強誘電体メモリ装置において、
書き込みまたは再書き込みの後、ワード線をアクティブ状態にしたまま上記ビット線および上記プレート線を接地電位にプリチャージすることを特徴としている。
【００３１】
この請求項５の発明によれば、メモリセルキャパシタの両端に印加される電圧をゼロにして書き込みまたは再書き込みを終了するので、次のサイクルでビット線に読み出される電圧が精度良く発生され、確実な動作が可能となる。
【００３２】
また、請求項６の発明は、強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶,保持する容量素子と、上記容量素子の第１の電極にソース,ドレインの内の一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
１つの上記本体メモリセルが１つの上記容量素子と１つの上記トランジスタとで構成されており、
上記トランジスタのゲートに接続されるワード線と、上記トランジスタのソース,ドレインの内の他方に接続されるとともにセンスアンプの一方の入力に結合されるビット線と、上記トランジスタのソース,ドレインの内の他方に接続されるとともにセンスアンプの他方の入力に結合されるビット線バーと、ビット線に接続される本体メモリセルおよびダミーメモリセルが結合される第１のプレート線と、ビット線バーに接続される本体メモリセルおよびダミーメモリセルが結合される第２のプレート線と、上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記ビット線に接続される本体メモリセルが選択された状態では、上記第１のスイッチ手段を導通させ、上記第１のプレート線に上記ビット線バーの電圧を転送し、上記ビット線バーに接続される本体メモリセルが選択された状態では、上記第２のスイッチ手段を導通させ、上記第２のプレート線に上記ビット線の電圧を転送することによって、上記本体メモリセルに書き込み,または再書き込みを行うことを特徴としている。
【００３３】
また、請求項７の発明は、強誘電体膜を相対向する２つの電極で挾んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶，保持する容量素子と、上記容量素子の第１の電極にソース，ドレインの内の一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
上記トランジスタのゲートに接続されるワード線と、上記トランジスタのソース，ドレインの内の他方に接続されると共にセンスアンプの一方の入力に結合されるビット線と、上記トランジスタのソース，ドレインの内の他方に接続されるとともに上記センスアンプの他方の入力に結合されるビット線バーと、上記ビット線に接続される上記本体メモリセルが結合される第１のプレート線と、上記ビット線バーに接続される上記本体メモリセルが結合される第２のプレート線と、上記ダミーメモリセルが結合される第３のプレート線と、上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記第３のプレート線を常に接地電位に固定し、
上記ビット線に接続される本体メモリセルが選択された状態では、上記第１のスイッチ手段を導通させ、上記第１のプレート線に上記ビット線バーの電圧を転送し、
上記ビット線バーに接続される本体メモリセルが選択された状態では、上記第２のスイッチ手段を導通させ、上記第２のプレート線に上記ビット線の電圧を転送することにより、
上記本体メモリセルに書き込み，または再書き込みを行うことを特徴としている。
【００３４】
上記請求項６および請求項７の発明によれば、ビット線に接続される本体メモリセルが選択された状態では、センスアンプによって増幅されたビット線バーの電圧を第１のプレート線に転送することにより、ビット線バーの電圧が第１のプレート線の電圧と異なる場合にのみ第１のプレート線を駆動するための電流が流れる。ビット線バーに接続される本体メモリセルが選択された状態では、センスアンプによって増幅されたビット線の電圧を第２のプレート線に転送することにより、ビット線の電圧が第２のプレート線の電圧と異なる場合にのみ第２のプレート線を駆動するための電流が流れる。したがって、第１従来例のようにアクセス毎にセルプレート線を駆動する方法に比べて、駆動電流が少なくなる。また、セルプレート線をセンスアンプによって駆動するので、従来のようなプレート線駆動回路が不必要になる。
【００３５】
また、請求項８の発明は、強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態により２値情報を記憶,保持する容量素子と、上記容量素子の第１の電極にソース,ドレインのうちの一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
１つの上記本体メモリセルが１つの上記容量素子と１つの上記トランジスタとで構成されており、
上記トランジスタのゲートに接続されるワード線と、上記トランジスタのソース,ドレインのうち他方に接続されるとともにセンスアンプの一方の入力に結合されるビット線と、上記トランジスタのソース,ドレインのうち他方に接続されるとともにセンスアンプの他方の入力に結合されるビット線バーと、
ビット線に接続される本体メモリセルおよびダミーメモリセルが結合される第１のプレート線と、ビット線バーに接続される本体メモリセルおよびダミーメモリセルが結合される第２のプレート線と、上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記第１および第２のスイッチ手段を導通させることによって、上記第１のプレート線に上記ビット線バーの電圧を転送し、上記第２のプレート線に上記ビット線の電圧を転送することにより書き込み,および再書き込みを行うことを特徴としている。
【００３６】
また、請求項９の発明は、強誘電体膜を相対向する２つの電極で挟んで形成され、上記強誘電体膜の分極状態によって、２値情報を記憶，保持する容量素子と、上記容量素子の第１の電極にソース，ドレインの内の一方が接続されるトランジスタとを備える複数の本体メモリセルおよびダミーメモリセルが行方向および列方向に複数配置される強誘電体メモリ装置において、
上記トランジスタのゲートに接続されるワード線と、上記トランジスタのソース，ドレインの内の他方に接続されると共に、センスアンプの一方の入力に結合されるビット線と、上記トランジスタのソース，ドレインの内の他方に接続されると共に、上記センスアンプの他方の入力に結合されるビット線バーと、上記ビット線に接続される上記本体メモリセルが結合される第１のプレート線と、上記ビット線バーに接続される上記本体メモリセルが結合される第２のプレート線と、上記ダミーメモリセルが結合される第３のプレート線と、上記第１のプレート線と上記ビット線バーとを接続する第１のスイッチ手段と、上記第２のプレート線と上記ビット線とを接続する第２のスイッチ手段とを備え、
上記第３のプレート線を常に接地電位に固定し、上記第１および第２のスイッチ手段を導通させることによって、上記第１のプレート線に上記ビット線バーの電圧を転送し、上記第２のプレート線に上記ビット線の電圧を転送することによって、書き込み，および再書き込みを行うことを特徴としている。
【００３７】
上記請求項８および９の発明によれば、選択される本体メモリセルがビット線に接続されるかビット線バーに接続されるかにかかわらず、ビット線バーの電圧を第１のプレート線に転送し、ビット線の電圧を第２のプレート線に転送するので、請求項６および請求項７の発明に比べて制御を簡略化できる。
【００３８】
また、請求項１０の発明は、請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、第１のプレート線に接続されるメモリセルの数と第２のプレート線に接続されるメモリセルの数とが等しいことを特徴としている。
【００３９】
この請求項１０の発明によれば、第１のプレート線に結合されるメモリセルの数を第２のプレート線に結合されるメモリセルの数に等しくすることにより、プレート線駆動に要する平均電流を最小化できる。
【００４０】
また、請求項１１の発明は、請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、スタンバイ状態，および読み出し状態において、上記第１および第２のプレート線を所定の電位に固定することを特徴としている。
【００４１】
この請求項１１の発明によれば、プレート線を所定電位に固定するから、第１従来例のような読み出し毎にセルプレート線を駆動する方法に比べて、読み出し動作を高速化できる。
【００４２】
また、請求項１２の発明は、請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、メモリセルの非選択状態において、上記ビット線および上記ビット線バーを一定電圧に保つことを特徴としている。
【００４３】
この請求項１２の発明によれば、第２従来例と異なり、読み出し動作開始の前にビット線の電圧レベルを変化させる必要がなくなるから、分極情報をビット線に高速に読み出すことができる。
【００４４】
また、請求項１３の発明は、請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、スタンバイ時において、上記第１および第２のプレート線を接地電位に固定することを特徴としている。
【００４５】
この請求項１３の発明によれば、スタンバイ時において、上記プレート線を接地電位に固定するので、第２従来例のようにメモリセルの蓄積ノードから基板等へのリークによってメモリセルのキャパシタの強誘電体膜の自発分極が反転してしまう問題を解消できる。
【００４６】
また、請求項１４の発明は、請求項６乃至９のいずれか１つに記載の強誘電体メモリ装置において、書き込みまたは再書き込みの後、ワード線およびダミーワード線をアクティブ状態にしたまま上記ビット線，上記ビット線バー，上記第１および第２のプレート線を接地電位にプリチャージすることを特徴としている。
【００４７】
この請求項１４の発明によれば、メモリセルキャパシタ両端に印加される電圧をゼロにして書き込みまたは再書き込みを終了するので、次のサイクルでビット線に読み出される電圧を精度良く発生でき、確実な動作が可能となる。
【００４８】
【発明の実施の形態】
以下、この発明を図示の実施の形態に基づいて詳細に説明する。
【００４９】
〔第１の実施の形態〕
図１は、この発明の強誘電体メモリ装置の第１の実施の形態の回路構成図である。図１において、従来の半導体メモリ装置の回路構成図を示す図４と同一部分は同一の番号を付けている。図２は図１の半導体メモリ装置の動作タイミング図である。この発明の強誘電体メモリ装置内の本体メモリセルキャパシタおよびダミーメモリセルキャパシタで使用する強誘電体のヒステリシス特性は、それぞれ図６および図７に示された従来の半導体メモリ装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性と同様である。
【００５０】
なお、以下の説明では１トランジスタ１キャパシタ型メモリセルを用いたオープンビット線方式により、ビット線バー２８にダミーセルが接続される場合を実施形態として説明したが、本発明はこれに限定されるものではない。より一般的には、選択される本体メモリセルに接続されるビット線以外に、このビット線電位との電位差をセンスアンプによって増幅するためのリファレンスレベルを発生する手段が接続されるもう一つのビット線がセンスアンプに結合している構成であれば適用できる。また、本体メモリセルキャパシタおよびダミーメモリセルキャパシタの強誘電体のヒステリシス特性として、従来と同様の図６および図７を用いるが、本発明はこれに限定されるものではない。
【００５１】
図１に示す本発明の第１実施形態の半導体メモリ装置の回路構成において、センスアンプ３０にビット線２６，ビット線バー２８が接続されている。ビット線２６には本体メモリセル２０ａ，２０ｂ，２０ｃおよびダミーメモリセル４６が接続され、ビット線バー２８には、本体メモリセル２０ｄ，２０ｅおよびダミーメモリセル３６が接続されている。本体メモリセル２０ａはＭＯＳトランジスタ２４と本体メモリセルキャパシタ２２で構成されている。本体メモリセルキャパシタ２２は、強誘電体膜を２つの電極で挟んで形成されている。ＭＯＳトランジスタ２４のゲートはワード線３２に接続され、ドレインはビット線２６に接続され、ソースは本体メモリセルキャパシタ２２の第１の電極に接続されている。本体メモリセルキャパシタ２２の第２の電極はセルプレート線３５（電位ＰＬ１）に接続されている。同様に、ダミーメモリセル３６はＭＯＳトランジスタ３８とダミーメモリセルキャパシタ４０で構成されている。ダミーメモリセルキャパシタ４０は、同様に、強誘電体膜を２つの電極で挟んで形成されている。ＭＯＳトランジスタ３８のゲートはダミーワード線４２に接続され、ドレインはビット線バー２８に接続され、ソースはダミーメモリセルキャパシタ４０の第１の電極に接続されている。ダミーメモリセルキャパシタ４０の第２の電極はセルプレート線４５（電位ＰＬ２）に接続されている。センスアンプ３０はセンス信号ＳＥによって活性化される。
【００５２】
ビット線２６とセルプレート線４５とは、ＰチャネルＭＯＳトランジスタ５２によって接続制御され、それぞれＭＯＳトランジスタ５２のドレインとソースに接続されている。ＭＯＳトランジスタ５２のゲートには制御信号Ｓ１が入力される。また、ビット線バー２８とセルプレート線３５とは、ＰチャネルＭＯＳトランジスタ５４によって接続制御され、それぞれＭＯＳトランジスタ５４のドレインとソースに接続されている。ＭＯＳトランジスタ５４のゲートには制御信号Ｓ２が入力される。
【００５３】
ビット線２６には、ＰチャネルＭＯＳトランジスタ５６およびＮチャネルＭＯＳトランジスタ５８のドレインが接続され、ビット線バー２８にはＰチャネルＭＯＳトランジスタ６４およびＮチャネルＭＯＳトランジスタ６６のドレインが接続される。ＭＯＳトランジスタ５６および６４のソースは共に電源（電位Ｖｃｃ）に接続され、それぞれのゲートにはビット線プリチャージ信号バー／ＢＬＰが入力される。一方、ＭＯＳトランジスタ５８および６６のソースは共に接地（電位ＧＮＤ）に接続され、それぞれのゲートにはビット線イニシャライズ信号ＢＬＥが入力される。
【００５４】
ビット線２６とビット線バー２８との間にはＰチャネルＭＯＳトランジスタ６９が挿入されている。ＰチャネルＭＯＳトランジスタ６９のドレインとソースの一方にはビット線２６が接続され、他方にはビット線バー２８が接続されている。このＰチャネルＭＯＳトランジスタ６９のゲートにはビット線プリチャージ信号バー／ＢＬＰが入力される。
【００５５】
そして、セルプレート線３５と４５には、それぞれＮチャネルＭＯＳトランジスタ６２と６８のドレインが接続されている。このＭＯＳトランジスタ６２および６８のソースは共に接地電位（ＧＮＤ）に接続され、それぞれのゲートにはプレート線プリチャージ信号ＰＬＥ１およびＰＬＥ２が入力される。
【００５６】
次に、この発明の強誘電体メモリ装置の第１実施形態をなす不揮発半導体記憶装置での回路の動作について、図２の動作タイミング図を参照しながら説明する。前述したように、本体メモリセルキャパシタ２２は、メモリセル２０ａのデータが“１”である場合には図６の点Ｂの状態で、メモリセルのデータが“０”である場合には、図６の点Ｅの状態である。また、ダミーメモリセルキャパシタ３６の初期状態を、図７の点Ｈの状態とする。ここで本体メモリセル２０ａのデータを読み出すために、初期状態として、ビット線２６およびビット線バー２８を“Ｈ”レベル（電源電圧：Ｖｃｃ）にプリチャージし、イコライズしておく。そのために、ビット線プリチャージ信号バー／ＢＬＰおよびビット線イニシャライズ信号ＢＬＥを共に“Ｌ”レベルにしておく。ワード線３２，ダミーワード線４２，セルプレート線３５およびセルプレート線４５の各々の論理電圧を“Ｌ”（接地電圧：ＧＮＤ）とする。そのために、プレート線プリチャージ信号ＰＬＥ１およびＰＬＥ２は共に“Ｈ”レベルにしておく。その後、ビット線プリチャージ信号バー／ＢＬＰを“Ｈ”レベルにして、ビット線２６およびビット線バー２８をフローティング状態とする。
【００５７】
次に、図２に示すように、ワード線３２の電位ＷＬおよびダミーワード線４２の電位ＤＷＬをすべて論理電圧“Ｈ”とする。ここでワード線３２およびダミーワード線４２の論理電圧“Ｈ”は、電源電圧Ｖｃｃを昇圧した電圧Ｖｐｐである。これによって、本体メモリセル２０ａのＭＯＳトランジスタ２４およびダミーメモリセル３６のＭＯＳトランジスタ３８がオンし、本体メモリセルキャパシタ２２がビット線２６に接続され、ダミーメモリセルキャパシタ４０がビット線バー２８に接続される。ここで、ビット線２６およびビット線バー２８の配線容量が大きいので、ビット線の電圧はほとんど変化せず、本体メモリセルキャパシタ２２およびダミーメモリセルキャパシタ４０にはほぼ電源電圧Ｖｃｃがかかる。このとき、本体メモリセル２０ａのデータが“１”であれば、図６の点Ｂの状態から点Ａの状態になり、点Ｂの状態と点Ａの状態における電荷量の差Ｑ０がビット線２６の電圧変化として読み出される。一方、本体メモリセル２０ａのデータが“０”であれば、図６の点Ｅの状態から点Ａの状態に移行し、点Ｅの状態と点Ａの状態における電荷量の差Ｑ１がビット線２６の電圧変化として読み出される。このとき、ダミーメモリセル３６は、図７の点Ｈの状態から点Ｇの状態になり、点Ｈの状態と点Ｇの状態の電荷の差Ｑｄがビット線バー２８の電圧変化として読み出される。ここで、Ｑ１＞Ｑｄ＞Ｑ０であるので、ビット線２６に読み出される電圧はこの順に小さくなる。
【００５８】
次に、センスアンプ３０のセンス信号ＳＥを論理電圧“Ｈ”にする。すると、ビット線２６に読み出された本体メモリセル２０ａからの電圧とビット線２８に読み出されたダミーメモリセル３６からの電圧との差が、センスアンプ３０で増幅される。
【００５９】
ここで、本体メモリセル２０ａのデータが“１”であれば、ビット線２６に読み出される電圧がビット線バー２８に読み出される電圧より大きいので、ビット線２６は電源電圧（Ｖｃｃ）方向に上昇し、本体メモリセル２０ａはさらに点Ａの状態に近づいていく。そして、ビット線バー２８は接地電圧（ＧＮＤ）方向に下降し、ダミーメモリセル３６は点Ｇの状態から点Ｈの方向に再び戻っていく。
【００６０】
一方、本体メモリセル２０ａのデータが“０”であれば、ビット線２６に読み出される電圧がビット線バー２８に読み出される電圧より小さいので、ビット線２６の電位は下降し、本体メモリセル２０ａは点Ａの状態から点Ｂの状態に移行する。また、ビット線バー２８の電位は上昇し、ダミーメモリセル３６はさらに点Ｇの状態に近づいていく。ここで、従来通り、カラム選択スイッチ（不図示）を導通させ、ビット線とデータ線を接続することによって、データをデータ線に転送することができる。なお、この時点において第１の従来例のようにセルプレート線３５をパルス駆動していないので、セルプレート線駆動によってビット線への高速読み出しが妨げられるという問題を解消できる。
【００６１】
次に、図２に示すように、セルプレート制御信号ＰＬＥ１を“Ｌ”レベルにして、セルプレート線３５をフローティング状態にする。その後、制御信号Ｓ２を“Ｌ”レベルにして、ビット線バー２８とセルプレート線３５とを電気的に接続する。これによって、本体メモリセル２０ａのデータが“１”の場合には、セルプレート線３５の電位ＰＬ１は接地電圧（ＧＮＤ）のままとなり、本体メモリセル２０ａは点Ａの状態を維持する。また、本体メモリセル２０ａのデータが“０”の場合には、セルプレート線３５の電位ＰＬ１は、電源電圧（Ｖｃｃ）に上昇し、本体メモリセル２０ａは点Ｂの状態から点Ｄの状態に移行する。このとき、制御信号Ｓ１は“Ｈ”レベルで、セルプレート制御信号ＰＬＥ２は“Ｈ”レベルであるので、セルプレート線４５の電位ＰＬ２は接地電圧（ＧＮＤ）のままとなり、ダミーメモリセル３６の状態は保持される。
【００６２】
次に、制御信号Ｓ２を“Ｈ”レベルにして、ビット線バー２８とセルプレート線３５との電気的接続を切った後、センスアンプ３０のセンス信号ＳＥを論理電圧“Ｌ”にし、ビット線イニシャライズ信号ＢＬＥを“Ｈ”レベルにし、プレート制御信号ＰＬＥ１を“Ｈ”レベルにして、ビット線２６，ビット線バー２８およびセルプレート線３５をすべて接地電圧（ＧＮＤ）にする。これにより、本体メモリセル２０ａのキャパシタ２２およびダミーメモリセル３６のキャパシタ４０の電極両端に印加される電圧をゼロにする。これによって、本体メモリセル２０ａのデータが“１”の場合には、本体メモリセル２０ａは点Ｂの状態に戻り、データ“１”が再書き込みされる。本体メモリセル２０ａのデータが“０”の場合には、本体メモリセル２０ａは点Ｅの状態に戻り、データ“０”が再書き込みされる。ダミーメモリセル３６は点Ｈの状態となり、元の状態に戻る。これで、本体メモリセルキャパシタ２２およびダミーメモリセルキャパシタ４０共に、初期状態が再書き込みされたことになる。また、メモリセルキャパシタ２２，４０の両端に印加される電圧をゼロにして、書き込みまたは再書き込みを終了するので、次のサイクルでビット線に読み出される電圧が精度よく発生され、確実な動作が可能となる。
【００６３】
最後に、ワード線３２，ダミーワード線４２の電圧を共に接地電圧（ＧＮＤ）とすることによって、本体メモリセルキャパシタ２２およびダミーメモリセルキャパシタ４０には電界がかからなくなり、キャパシタ２２，４０の分極が保持される。この後、ビット線プリチャージ信号バー／ＢＬＰおよびビット線イニシャライズ信号ＢＬＥを“Ｌ”レベルにして、次のアクセス動作に備えて、ビット線２６およびビット線バー２８を“Ｈ”レベルにしておく。
【００６４】
なお、ここで、セルプレート線３５および４５は、制御信号Ｓ１またはＳ２によって接続される対応するビット線２６またはビット線バー２８がセンスアンプ３０によって“Ｈ”レベルに増幅された場合にのみ、“Ｈ”レベルに駆動され、それ以外の場合には“Ｌ”レベルに保持される。したがって、第１従来例のように、アクセス毎にセルプレート線の電位が変化する場合が少なくなるので、駆動電流が従来に比べて少なくなる。また、スタンバイ時、セルプレート線３５および４５は、“Ｌ”レベルに保持されるので、第２従来例のようにメモリセルの蓄積ノードからの基板等へのリークによりメモリセルのキャパシタの強誘電体膜の自発分極が反転してしまう問題がなくなる。
【００６５】
尚、ビット線バー２８に接続されるメモリセル２０ｄ，２０ｅを書き込みまたは再書き込みする際は、ＭＯＳトランジスタ５２をオンさせ、ＭＯＳトランジスタ５４をオフさせる。
【００６６】
また、書き込みまたは再書き込み時に、ＭＯＳトランジスタ５２とＭＯＳトランジスタ５４を共にオンさせてもよい。この場合には、制御の簡略化を図れる。
【００６７】
〔第２の実施の形態〕
次に、図３に、この発明の強誘電体メモリ装置の第２実施形態を示す。この第２実施形態は、図３のように、ダミーセルプレート線４４を常時接地電位に固定しておく構成も可能である。これによって、セルプレート線３５または４５が“Ｈ”レベルに駆動された場合に、ダミーセルキャパシタ４０の自発分極が反転する可能性を下げることができる。すなわち、ダミーワード線が選択されないダミーセルキャパシタのプレート電極が“Ｈ”レベルになった場合、ダミーセルキャパシタの蓄積ノードが“Ｈ”レベルになるのが遅れて自発分極が反転するなどの問題が生じるのを防ぐことができる。
【００６８】
尚、この第２実施形態においても、書き込みまたは再書き込み時に、ＭＯＳトランジスタ５２とＭＯＳトランジスタ５４を共にオンさせて、制御の簡略化を図ってもよい。
【００６９】
なお、付け加えて言うならば、図１および図３において、セルプレート線３５に接続されるメモリセルの数とセルプレート線４５に接続されるメモリセルの数とを等しくすることにより、相乗平均の原理より、セルプレート線３５および４５の駆動に要する平均電流を最小にできる。すなわち、メモリセルの総数をＮ、セルプレート線３５に接続されるメモリセルの数をＮ１とすると、セルプレート線３５の駆動に要する電流は（Ｎ１）２に比例し、セルプレート線４５の駆動に要する電流は（Ｎ―Ｎ１）２に比例するので、セルプレート線３５および４５の駆動に要する全電流は、｛（Ｎ１）２＋（Ｎ−Ｎ１）２｝に比例する。そして、この｛（Ｎ１）２＋（Ｎ−Ｎ１）２｝＝｛２（Ｎ１−Ｎ／２）２＋Ｎ２／２｝は、Ｎ１＝Ｎ／２のときに、最小となる。
【００７０】
【発明の効果】
以上より明らかなように、請求項１の発明によれば、スイッチ手段で、プレート線とビット線バーとを接続することによって、センスアンプによって増幅されたビット線バーの電圧をプレート線に転送することができる。したがって、ビット線バーの電圧がプレート線の電圧と異なる場合にのみプレート線を駆動するための電流が流れるので、アクセス毎にセルプレート線を駆動する第１従来例のような方法に比べて、駆動電流を少なくすることができる。また、プレート線をセンスアンプによって駆動できるので、従来のようなプレート線駆動回路が不要である。したがって、請求項１の発明によれば、確実で高速な動作を、低消費電力と比較的容易な制御でもって達成できる。
【００７１】
また、請求項２の発明によれば、プレート線を所定電位に固定するので、第１従来例のように読み出し毎にセルプレート線を駆動する方法に比べて、読み出し動作を高速化できる。
【００７２】
また、請求項３の発明によれば、第２従来例のように読み出し動作開始の前にビット線の電圧レベルを変化させる必要がなくなるので、分極情報を高速にビット線に読み出すことができる。
【００７３】
また、請求項４の発明によれば、スタンバイ時において、上記プレート線を接地電位に固定するので、第２の従来例のようにメモリセルの蓄積ノードからの基板等へのリークによって、メモリセルのキャパシタの強誘電体膜の自発分極が反転してしまう問題を解消できる。
【００７４】
また、請求項５の発明によれば、メモリセルキャパシタの両端に印加される電圧をゼロにして書き込みまたは再書き込みを終了するので、次のサイクルでビット線に読み出される電圧が精度良く発生され、確実な動作が可能となる。
【００７５】
また、請求項６および請求項７の発明によれば、ビット線に接続される本体メモリセルが選択された状態では、センスアンプによって増幅されたビット線バーの電圧を第１のプレート線に転送することにより、ビット線バーの電圧が第１のプレート線の電圧と異なる場合にのみ第１のプレート線を駆動するための電流が流れる。ビット線バーに接続される本体メモリセルが選択された状態では、センスアンプによって増幅されたビット線の電圧を第２のプレート線に転送することにより、ビット線の電圧が第２のプレート線の電圧と異なる場合にのみ第２のプレート線を駆動するための電流が流れる。したがって、従来の第１例のように、アクセス毎にセルプレート線を駆動する方法に比べて、駆動電流が少なくなる。また、セルプレート線をセンスアンプによって駆動するので、従来例のようにプレート線駆動回路が必要なくなる。
【００７６】
また、請求項８および９の発明によれば、選択される本体メモリセルがビット線に接続されるかビット線バーに接続されるかにかかわらず、ビット線バーの電圧を第１のプレート線に転送し、ビット線の電圧を第２のプレート線に転送するので、請求項６および請求項７の発明に比べて制御を簡略化できる。
【００７７】
また、請求項１０の発明によれば、第１のプレート線に結合されるメモリセルの数を第２のプレート線に結合されるメモリセルの数に等しくすることにより、プレート線駆動に要する平均電流を最小化できる。
【００７８】
また、請求項１１の発明によれば、プレート線を所定電位に固定するから、第１従来例のような読み出し毎にセルプレート線を駆動する方法に比べて、読み出し動作を高速化できる。
【００７９】
また、請求項１２の発明によれば、第２従来例と異なり、読み出し動作開始の前にビット線の電圧レベルを変化させる必要がなくなるから、分極情報をビット線に高速に読み出すことができる。
【００８０】
また、請求項１３の発明によれば、スタンバイ時において、上記プレート線を接地電位に固定するので、第２従来例のようにメモリセルの蓄積ノードから基板等へのリークによってメモリセルのキャパシタの強誘電体膜の自発分極が反転してしまう問題を解消できる。
【００８１】
また、請求項１４の発明によれば、メモリセルキャパシタ両端に印加される電圧をゼロにして書き込みまたは再書き込みを終了するので、次のサイクルでビット線に読み出される電圧を精度良く発生でき、確実な動作が可能となる。
【図面の簡単な説明】
【図１】この発明の強誘電体メモリ装置の実施形態の回路構成を示す図である。
【図２】上記強誘電体メモリ装置の実施形態の動作タイミングを示す図である。
【図３】この発明の強誘電体メモリ装置の第２実施形態の回路構成を示す図である。
【図４】従来の強誘電体メモリ装置の第１例の回路構成を示す図である。
【図５】上記第１従来例の強誘電体メモリ装置の動作タイミングを示す図である。
【図６】従来の強誘電体メモリ装置で使用する本体メモリセルキャパシタの強誘電体のヒステリシス特性を示す図である。
【図７】従来の強誘電体メモリ装置で使用するダミーメモリセルキャパシタの強誘電体のヒステリシス特性を示す図である。
【図８】強誘電体メモリ装置の第２従来例の回路構成を示す図である。
【図９】上記第２従来例の強誘電体メモリ装置の動作タイミングを示す図である。
【符号の説明】
２０ａ，２０ｂ，２０ｃ…本体メモリセル、
２２…本体メモリセルキャパシタ、２６…ビット線、
２８…ビット線バー、３０…センスアンプ、３２…ワード線、
３５，４５…セルプレート線、３６…ダミーメモリセル、
４０…ダミーメモリセルキャパシタ、４２…ダミーワード線、
４６…ダミーメモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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