【手続補正書】
【提出日】平成29年11月15日(2017.11.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
送信機又は受信機へ局部発振器信号を与えるための方法であって、前記方法は、
周波数および５０％のデューティサイクルを有する発振信号を生成することと、
前記発振信号の立ち上がり及び立下りエッジを変えることによってトリガされる（ｎ＋０．５）分周回路を使用して、前記発振信号に基づいて局部発振器（ＬＯ）基準信号を生成することと、ここにおいて、前記ＬＯ基準信号は、前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有し、ここにおいて、ｎは、１以上の整数値であり、及びここにおいて、ｎ＋０．５は、非整数値である、
前記ＬＯ基準信号に基づいて複数の局部発振器信号位相を生成することと、ここにおいて、前記複数の局部発振器信号位相は、全て同じ周波数を有し、各々異なる位相を有する、
を備える方法。
【請求項２】
ｎの前記値を示す制御信号を生成することと、及び
前記制御信号を前記（ｎ＋０．５）分周回路へ与えることと
をさらに備える、請求項１に記載の方法。
【請求項３】
前記複数の局部発振器信号位相は、遅延線を含む遅延ロック・ループ（ＤＬＬ）回路によって生成される、請求項１に記載の方法。
【請求項４】
前記発振信号は、電圧制御発振器（ＶＣＯ）によって生成される、請求項１に記載の方法。
【請求項５】
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの１つである、請求項１に記載の方法。
【請求項６】
前記遅延線の２つの異なる出力を論理的に組み合わせることによって、前記局部発振器信号位相の選択された１つのデューティサイクルを調節することをさらに備える、請求項３に記載の方法。
【請求項７】
送信機又は受信機へ局部発振器信号を与えるためのシステムであって、前記システムは、
周波数および５０％のデューティサイクルを有する発振信号を生成するための手段と、
前記発振信号の立ち上がり及び立下りエッジを変えることによってトリガされる（ｎ＋０．５）分周回路を使用して、前記発振信号に基づいて局部発振器（ＬＯ）基準信号を生成するための手段と、ここにおいて、前記ＬＯ基準信号は、前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有し、ここにおいて、ｎは、１以上の整数値であり、及びここにおいて、ｎ＋０．５は、非整数値である、及び
前記ＬＯ基準信号に基づいて複数の局部発振器信号位相を生成するための手段と、ここにおいて、前記複数の局部発振器信号位相は、同じ周波数を有し、異なる位相を有する、
を備える、システム。
【請求項８】
ｎの前記値を示す制御信号を生成するための手段と、及び
前記制御信号を前記（ｎ＋０．５）分周回路へ与えるための手段と
をさらに備える、請求項７に記載のシステム。
【請求項９】
前記複数の局部発振器信号位相は、遅延線を含む遅延ロック・ループ（ＤＬＬ）回路によって生成される、請求項７に記載のシステム。
【請求項１０】
前記発振信号は、電圧制御発振器（ＶＣＯ）によって生成される、請求項７に記載のシステム。
【請求項１１】
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの１つである、請求項７に記載のシステム。
【請求項１２】
前記遅延線の２つの異なる出力を論理的に組み合わせることによって、前記局部発振器信号位相の選択された１つのデューティサイクルを調節するための手段をさらに備える、請求項９に記載のシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】変更
【補正の内容】
【０１７３】
[0047]前述の明細書では、本実施形態は、その特定の例示的な実施形態に関して説明された。しかしながら、添付の特許請求の範囲に記載の開示のより広い範囲から逸脱することなく、多様な修正および変更がそれになされることは明らかであろう。それゆえに、本明細書および図面は、限定的な意味ではなく、例示的な意味において考慮されるべきである。例えば、図６の流れ図に図示された方法のステップは、他の適切な順序で実行され得、および／または複数のステップは、単一のステップ、に結合され得る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
複数の局部発振器信号位相を生成するためのクロック生成回路であって、前記クロック生成回路は、
周波数を有する発振信号を生成するための回路と、
前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有する局部発振器（ＬＯ）基準信号を生成するための周波数分周器と、ここにおいて、ｎは、１以上の整数値であり、及びここにおいてｎ＋０．５は、非整数値である、
前記ＬＯ基準信号を受け取るための入力を含み、及び前記複数の局部発振器信号位相を与えるための複数の出力を含む遅延ロック・ループ（ＤＬＬ）回路と、ここにおいて、前記局部発振器信号位相は、前記同じ周波数を有し、互いに関して位相遅延される、を備える、クロック生成回路。
［Ｃ２］
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの1つである、Ｃ１に記載のクロック生成回路。
［Ｃ３］
前記周波数分周器は、ｎの前記値を示す制御信号を受け取る制御端子を含む、Ｃ１に記載のクロック生成回路。
［Ｃ４］
前記ＤＬＬ回路は、
基準信号及びフィードバック信号を受け取るための入力を含む、前記基準信号及び前記フィードバック信号の間の位相差を示す制御信号を生成するための位相及び周波数検出器、
前記位相及び周波数検出器へ結合された、前記制御信号に応答する制御電圧を生成するためのチャージ・ポンプ、
前記ＬＯ基準信号を受け取るための第１の入力及び前記制御電圧を受け取るための第２の入力を含む、前記基準信号、前記フィードバック信号、及び複数のＤＬＬ出力位相を生成するための遅延線、を備える、Ｃ１に記載のクロック生成回路。
［Ｃ５］
前記ＤＬＬ出力位相は、前記局部発振器信号位相を備える、Ｃ４に記載のクロック生成回路。
［Ｃ６］
前記局部発振器信号位相の各々は、前記ＤＬＬ出力位相の対応するペアを論理的に組み合わせることによって生成され、ここにおいて、前記論理的な組み合わせることは、前記局部発振器信号位相のデューティサイクルを調節するためのものである、Ｃ４に記載のクロック生成回路。
［Ｃ７］
前記位相及び周波数検出器は、前記ＬＯ基準信号のＭ期間ごとに一回前記基準信号及び前記フィードバック信号を比較するものであり、ここにおいて、Ｍは、１以上の整数値である、Ｃ４に記載のクロック生成回路。
［Ｃ８］
前記局部発振器信号位相は、前記ＬＯ基準信号として前記同じ周波数を有し、及びここにおいて、連続する局部発振器信号位相は、連続する局部発振器信号位相の前記数によって分周された前記ＬＯ基準信号の１つの期間に等しい位相差によって位相遅延される、Ｃ１に記載のクロック生成回路。
［Ｃ９］
送信機又は受信機へ局部発振信号を与えることのための方法であって、前記方法は、
周波数を有する発振信号を生成することと、
前記発振信号に基づいて局部発振器（ＬＯ）基準信号を生成することと、ここにおいて、前記ＬＯ基準信号は、前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有し、ここにおいて、ｎは、１以上の整数値であり、及びここにおいて、ｎ＋０．５は、非整数値である、
前記ＬＯ基準信号に基づいて複数の局部発振器信号位相を生成することと、ここにおいて、前記複数の局部発振器信号位相は、全て前記同じ周波数を有し、各々異なる位相を有する、を備える方法。
［Ｃ１０］
前記ＬＯ基準信号は、（ｎ＋０．５）分周回路によって生成される、Ｃ９に記載の方法。
［Ｃ１１］
ｎの前記値を示す制御信号を生成することと、及び
前記制御信号を（ｎ＋０．５）分周回路へ与えることと
をさらに備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記複数の局部発振器信号位相は、遅延線を含む遅延ロック・ループ（ＤＬＬ）回路によって生成される、Ｃ９に記載の方法。
［Ｃ１３］
前記発振信号は、電圧制御発振器（ＶＣＯ）によって生成される、Ｃ９に記載の方法。
［Ｃ１４］
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの１つである、Ｃ９に記載の方法。
［Ｃ１５］
前記遅延線の２つの異なる出力を論理的に組み合わせることによって、前記局部発振器信号位相の選択された１つのデューティサイクルを調節することをさらに備える、Ｃ１２に記載の方法。
［Ｃ１６］
送信機又は受信機へ局部発振器信号を与えるためのシステムであって、前記システムは、
周波数を有する発振信号を生成するための手段と、
前記発振信号に基づいて局部発振器（ＬＯ）基準信号を生成するための手段と、ここにおいて、前記ＬＯ基準信号は、前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有し、ここにおいて、ｎは、１以上の整数値であり、及びここにおいて、ｎ＋０．５は、非整数値である、及び
前記ＬＯ基準信号に基づいて複数の局部発振器信号位相を生成するための手段と、ここにおいて、前記複数の局部発振器信号位相は、前記同じ周波数を有し、異なる位相を有する、を備える、システム。
［Ｃ１７］
前記ＬＯ基準信号は、（ｎ＋０．５）分周回路によって生成される、Ｃ１６に記載のシステム。
［Ｃ１８］
ｎの前記値を示す制御信号を生成するための手段と、及び
前記制御信号を、前記（ｎ＋０．５）分周回路へ与えるための手段と
をさらに備える、Ｃ１７に記載のシステム。
［Ｃ１９］
前記複数の局部発振器信号位相は、遅延線を含む、遅延ロック・ループ（ＤＬＬ）回路によって生成される、Ｃ１６に記載のシステム。
［Ｃ２０］
前記発振信号は、電圧制御発振器（ＶＣＯ）によって生成される、Ｃ１６に記載のシステム。
［Ｃ２１］
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの１つである、Ｃ１６に記載のシステム。
［Ｃ２２］
前記遅延線の２つの異なる出力を論理的に組み合わせることによって、前記局部発振器信号位相の選択された１つのデューティサイクルを調節するための手段をさらに備える、Ｃ１９に記載のシステム。
［Ｃ２３］
各々同じ局部発振器周波数を有する、局部発振器信号位相の複数Ｐを生成するためのクロック生成回路であって、ここにおいて、Ｐは、１より大きい整数であり、前記クロック生成回路は、
前記局部発振器周波数の１／Ｋ倍に等しい周波数を有する発振信号を生成するための回路と、ここにおいて、Ｋは整数である、
前記発振信号を受け取るための入力を含み、遅延ロック・ループ（ＤＬＬ）出力位相のうち対応する数Ｎを与えるための出力の数Ｎ＝Ｐ×Ｋを含むＤＬＬ回路と、ここにおいて、前記ＤＬＬ出力位相は、前記同じ周波数を有し、互いに関して位相遅延される、及び
前記ＤＬＬ出力位相を受け取るための多くの入力を含み、及び局部発振器信号位相の前記複数Ｐを与えるための複数の出力を含む組合せ論理回路と、を備える、クロック生成回路。
［Ｃ２４］
前記ＤＬＬ出力位相は、前記発振信号として前記同じ周波数を有し、及びここにおいて、連続するＤＬＬ出力位相は、前記数Ｎで分周された前記発振信号の１つの期間に等しい位相差によって位相遅延される、Ｃ２３に記載のクロック生成回路。
［Ｃ２５］
Ｐ＝４、Ｎ＝８、及びＫ＝２である、Ｃ２３記載のクロック生成回路。
［Ｃ２６］
前記局部発振器信号位相のデューティサイクルは、前記組合せ論理回路によって調節される、Ｃ２３に記載のクロック生成回路。
［Ｃ２７］
前記ＤＬＬ回路は、
基準信号及びフィードバック信号を受け取るための入力を含み、前記基準信号及び前記フィードバック信号との間の位相差を示す制御信号を生成するための位相及び周波数検出器、ここにおいて、前記位相及び周波数検出器は、前記基準信号のＭ期間ごとに一回前記基準信号及び前記フィードバック信号を比較するものであり、ここにおいて、Ｍは、１以上の整数である、を備える、Ｃ２４に記載のクロック生成回路。
［Ｃ２８］
前記ＤＬＬ回路は、
前記発振信号及び制御電圧に応答して前記基準信号を生成するための第１の信号経路と、及び
前記第１の信号経路と分離された、前記発振信号及び前記制御電圧に応答して前記フィードバック信号を生成するための第２の信号経路と
を備える遅延線を含む、Ｃ２７に記載のクロック生成回路。
［Ｃ２９］
前記第２の信号経路は、
ＤＬＬ出力位相のうちの前記数のうちの対応する１つを生成するための出力端子を各々有する、複数の直列接続された遅延素子をさらに備える、Ｃ２８に記載のクロック生成回路。