(57)【特許請求の範囲】
【請求項１】
窒化物半導体装置であって、
窒化物半導体層の表層部に形成されている溝内に設けられたｐ型窒化物半導体のボディ層と、
前記ボディ層上に設けられているｎ型窒化物半導体のソース層と、
前記ボディ層上に設けられているｎ型窒化物半導体のｎ型表面層と、
ゲート絶縁膜とゲート電極を有するプレーナゲートと、を備えており、
前記ボディ層は、高濃度エピタキシャル層と低濃度エピタキシャル層を有しており、
前記高濃度エピタキシャル層と前記低濃度エピタキシャル層は、前記溝内においてこの順で積層された部分を有しており、
前記高濃度エピタキシャル層は、前記窒化物半導体層の表面に露出するコンタクト部を有しており、
前記高濃度エピタキシャル層のｐ型不純物濃度は、前記低濃度エピタキシャル層のｐ型不純物濃度よりも濃く、
前記ソース層は、前記低濃度エピタキシャル層上に設けられており、
前記ｎ型表面層は、前記ソース層との間に前記低濃度エピタキシャル層が位置するように、前記高濃度エピタキシャル層上に設けられており、
前記プレーナゲートは、前記ソース層と前記ｎ型表面層の間に位置する前記低濃度エピタキシャル層上に設けられている、窒化物半導体装置。
【請求項２】
窒化物半導体層の表層部に形成されている溝内に設けられたｐ型窒化物半導体のボディ層と、
前記ボディ層上に設けられているｎ型窒化物半導体のソース層と、
前記ボディ層上に設けられているｎ型窒化物半導体のｎ型表面層と、
ゲート絶縁膜とゲート電極を有するプレーナゲートと、を備えており、
前記ボディ層は、高濃度エピタキシャル層と低濃度エピタキシャル層を有しており、
前記高濃度エピタキシャル層と前記低濃度エピタキシャル層は、前記溝内においてこの順で積層された部分を有しており、
前記高濃度エピタキシャル層は、前記窒化物半導体層の表面に露出するコンタクト部を有しており、
前記高濃度エピタキシャル層のｐ型不純物濃度は、前記低濃度エピタキシャル層のｐ型不純物濃度よりも濃く、
前記ソース層は、前記低濃度エピタキシャル層上に設けられており、
前記ｎ型表面層は、前記ソース層との間に前記低濃度エピタキシャル層が位置するように、前記高濃度エピタキシャル層上に設けられており、
前記プレーナゲートは、前記ソース層と前記ｎ型表面層の間に位置する前記低濃度エピタキシャル層上に設けられている、窒化物半導体装置の製造方法であって、
前記窒化物半導体層の前記表層部に前記溝を形成する溝形成工程と、
前記溝内に前記高濃度エピタキシャル層と前記低濃度エピタキシャル層を順に成膜するエピタキシャル層成膜工程と、
前記窒化物半導体層の表面が露出するまで、前記窒化物半導体層の表面上に成膜された前記低濃度エピタキシャル層と前記高濃度エピタキシャル層を除去するエピタキシャル層除去工程と、
前記低濃度エピタキシャル層の一部に前記ソース層を形成するソース層形成工程と、
前記高濃度エピタキシャル層の一部に前記ｎ型表面層を形成するｎ型表面層形成工程と、
前記プレーナゲートを形成するプレーナゲート形成工程と、を備える窒化物半導体装置の製造方法。
【請求項３】
前記ソース層形成工程と前記ｎ型表面層形成工程は、共通のイオン注入工程によって実施される、請求項２に記載の窒化物半導体装置の製造方法。
【請求項４】
前記エピタキシャル層成膜工程と前記エピタキシャル層除去工程の間に、前記低濃度エピタキシャル層の表面上に保護膜を成膜する工程であって、前記保護膜の少なくとも一部が前記溝内に位置する、保護膜成膜工程と、
前記エピタキシャル層除去工程とソース層形成工程の間に、ウェットエッチング法を利用して、前記保護膜を除去する工程と、をさらに備えており、
前記ソース層形成工程では、前記保護膜を除去して形成された溝内の一部であって前記低濃度エピタキシャル層の一部に前記ソース層を形成する、請求項２又は３に記載の窒化物半導体装置の製造方法。
【請求項５】
前記溝形成工程では、前記溝が、相対的に深い溝と、その深い溝に隣接している相対的に浅い溝と、を有するように形成され、
前記エピタキシャル層成膜工程では、前記深い溝内には前記高濃度エピタキシャル層と前記低濃度エピタキシャル層の双方が充填されるように成膜され、前記浅い溝内には前記高濃度エピタキシャル層のみが充填されるように成膜される、請求項２〜４のいずれか一項に記載の窒化物半導体装置の製造方法。
【請求項６】
前記溝形成工程では、前記溝が、相対的に幅広な溝と、その幅広な溝に連結している幅狭な溝と、を有するように形成され、
前記エピタキシャル層成膜工程では、前記幅広な溝内には前記高濃度エピタキシャル層と前記低濃度エピタキシャル層の双方が充填されるように成膜され、前記幅狭な溝内には前記高濃度エピタキシャル層のみが充填されるように成膜される、請求項２〜４のいずれか一項に記載の窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、窒化物半導体装置に関する。
【背景技術】
【０００２】
縦型の窒化物半導体装置が開発されており、その一例が特許文献１に開示されている。この種の窒化物半導体装置は、窒化物半導体層の表層部に設けられているｐ型窒化物半導体のボディ層と、ボディ層上に設けられているｎ型窒化物半導体のソース層と、を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−１１５８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この種の窒化物半導体装置では、耐圧を考慮してボディ層の下側のｐ型不純物の濃度を相対的に濃くし、チャネル抵抗を考慮してボディ層の上側のｐ型不純物の濃度を相対的に薄くすることが望まれる。一方、窒化物半導体層の表面上に設けられているソース電極とのオーミック性コンタクトを考慮すると、窒化物半導体層の表面に露出するボディ層の一部にｐ型不純物の濃度が濃いコンタクト部を形成する必要がある。
【０００５】
特許文献１では、イオン注入技術を利用して、これらの要件を満たすボディ層を形成することを開示する。しかしながら、窒化物半導体においては、イオン注入技術を利用してｐ型の半導体領域を形成することは困難であることが知られている。このため、特許文献１のように、イオン注入技術を利用してｐ型窒化物半導体のボディ層を形成することは実際には困難である。
【０００６】
本明細書は、イオン注入技術を利用することなくｐ型窒化物半導体のボディ層を形成可能な窒化物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書が開示する窒化物半導体装置は、窒化物半導体層の表層部に形成されている溝内に設けられたｐ型窒化物半導体のボディ層と、前記ボディ層上に設けられているｎ型窒化物半導体のソース層と、を備えることができる。前記ボディ層は、高濃度エピタキシャル層と低濃度エピタキシャル層を有する。前記高濃度エピタキシャル層と前記低濃度エピタキシャル層は、前記溝内においてこの順で積層されている部分を有する。前記高濃度エピタキシャル層は、前記窒化物半導体層の表面に露出するコンタクト部を有する。前記高濃度エピタキシャル層のｐ型不純物濃度は、前記低濃度エピタキシャル層のｐ型不純物濃度よりも濃い。前記ソース層は、前記低濃度エピタキシャル層上に設けられている。この窒化物半導体装置では、窒化物半導体層の表層部に形成されている溝内に高濃度エピタキシャル層と低濃度エピタキシャル層を順に成膜することでｐ型窒化物半導体のボディ層が形成される。低濃度エピタキシャル層の成膜に先立って高濃度エピタキシャル層が溝内に成膜されることから、ボディ層の下側に高濃度エピタキシャル層が配置されるとともに、溝の側面に隣接する位置にコンタクト部も形成される。低濃度エピタキシャル層が高濃度エピタキシャル層上に成膜されることから、ボディ層の上側に低濃度エピタキシャル層が配置される。このように、上記窒化物半導体装置は、イオン注入技術を利用することなく、望ましい形態のボディ層を形成可能な構造を有している。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の窒化物半導体装置の要部断面図を模式的に示す。
【図２Ａ】第１実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図２Ｂ】第１実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図２Ｃ】第１実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図２Ｄ】第１実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図２Ｅ】第１実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図３Ａ】第１実施形態の変形例の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図３Ｂ】第１実施形態の窒化物半導体装置の変形例の半導体装置の製造工程中の要部断面図を模式的に示す。
【図３Ｃ】第１実施形態の窒化物半導体装置の変形例の半導体装置の製造工程中の要部断面図を模式的に示す。
【図３Ｄ】第１実施形態の窒化物半導体装置の変形例の半導体装置の製造工程中の要部断面図を模式的に示す。
【図４】第２実施形態の窒化物半導体装置の要部断面図を模式的に示す。
【図５Ａ】第２実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図５Ｂ】第２実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図５Ｃ】第２実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図５Ｄ】第２実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図５Ｅ】第２実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図５Ｆ】第２実施形態の窒化物半導体装置の製造工程中の要部断面図を模式的に示す。
【図６Ａ】広い面積のコンタクト部を形成するための１つの製造方法の製造工程中の要部断面図を模式的に示す。
【図６Ｂ】広い面積のコンタクト部を形成するための１つの製造方法の製造工程中の要部断面図を模式的に示す。
【図６Ｃ】広い面積のコンタクト部を形成するための１つの製造方法の製造工程中の要部断面図を模式的に示す。
【図７Ａ】広い面積のコンタクト部を形成するための他の１つの製造方法の製造工程中の要部断面図を模式的に示す。
【図７Ｂ】広い面積のコンタクト部を形成するための他の１つの製造方法の製造工程中の要部断面図を模式的に示す。
【図７Ｃ】広い面積のコンタクト部を形成するための他の１つの製造方法の製造工程中の要部断面図を模式的に示す。
【発明を実施するための形態】
【０００９】
（第１実施形態）図１に示されるように、窒化物半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置であり、窒化物半導体層１０、窒化物半導体層１０の裏面を被覆するドレイン電極２２、窒化物半導体層１０の表面の一部を被覆するソース電極２４、及び、窒化物半導体層１０の表面の一部に設けられているプレーナゲート３０を備える。
【００１０】
窒化物半導体層１０は、ｎ型窒化ガリウム（ＧａＮ）のドリフト層１２、ｐ型窒化ガリウムのボディ層１４、ｎ型窒化ガリウムのソース層１６、ｎ型窒化ガリウムのｎ型表面層１７及びｎ型窒化ガリウムのＪＦＥＴ領域１８を有する。この例では、ドリフト層１２、ボディ層１４、ソース層１６、ｎ型表面層１７及びＪＦＥＴ領域１８がいずれも窒化ガリウムで構成されているが、必要に応じて、一部の層及び／又は領域が異なる窒化物半導体で構成されていてもよい。
【００１１】
ドリフト層１２は、後述するように、ｎ型ＧａＮ基板として準備され、ボディ層１４を成膜するための下地基板でもある。ドリフト層１２の裏面は、ドレイン電極２２にオーミック接触する。
【００１２】
ボディ層１４は、ドリフト層１２の表面上の一部に設けられており、窒化物半導体層１０の表層部に形成されている溝Ｔ１内に設けられている。ボディ層１４は、高濃度エピタキシャル層１４ａ及び低濃度エピタキシャル層１４ｂを有する。高濃度エピタキシャル層１４ａと低濃度エピタキシャル層１４ｂは、溝Ｔ１内にこの順で積層された部分を有する。
【００１３】
高濃度エピタキシャル層１４ａは、溝Ｔ１内の概ね下側に配置されており、ドリフト層１２と低濃度エピタキシャル層１４ｂの間に配置されている。高濃度エピタキシャル層１４ａでは、そのｐ型不純物の濃度が低濃度エピタキシャル層１４ｂよりも濃く調整されており、その濃度は耐圧設計に基づいて設定される。また、高濃度エピタキシャル層１４ａは、溝Ｔ１内において断面凹形状に構成されている。これにより、高濃度エピタキシャル層１４ａは、溝Ｔ１の側面に隣接する位置にコンタクト部１５を有しており、そのコンタクト部１５が窒化物半導体層１０の表面に露出するとともにソース電極２４にオーミック接触する。このように、高濃度エピタキシャル層１４ａのコンタクト部１５が窒化物半導体層１０の表面に露出することで、ボディ層１４はソース電極２４に対して良好にオーミック接触することができる。なお、ソース電極２４の材料には、高濃度エピタキシャル層１４ａのコンタクト部１５と良好なオーミック接触を確保するために、仕事関数の高い金属が採用されるのが望ましい。ソース電極２４は、例えばＰｔ、Ａｕ、Ｐｄ、Ｎｉ等の金属材料の単一又は組合せで構成される。
【００１４】
低濃度エピタキシャル層１４ｂは、高濃度エピタキシャル層１４ａの表面上に設けられており、窒化物半導体層１０の表面に露出する。低濃度エピタキシャル層１４ｂは、そのｐ型不純物の濃度が高濃度エピタキシャル層１４ａよりも薄く調整されており、その濃度はチャネル設計に基づいて設定される。また、低濃度エピタキシャル層１４ｂは、断面凹形状の高濃度エピタキシャル層１４ａの溝内に設けられている。
【００１５】
ソース層１６は、ボディ層１４の低濃度エピタキシャル層１４ｂの表面上に設けられており、窒化物半導体層１０の表面に露出しており、ソース電極２４にオーミック接触する。ソース層１６は、ボディ層１４によってドリフト層１２及びＪＦＥＴ領域１８から隔てられている。
【００１６】
ｎ型表面層１７は、低濃度エピタキシャル層１４ｂとＪＦＥＴ領域１８の間に位置する高濃度エピタキシャル層１４ａの表面上に設けられており、低濃度エピタキシャル層１４ｂとＪＦＥＴ領域１８の双方に接しており、窒化物半導体層１０の表面に露出する。ｎ型表面層１７は、低濃度エピタキシャル層１４ｂに形成されるチャネルに隣接して配置されている。なお、この例では、ソース層１６に対して一方側にのみｎ型表面層１７が設けられている。しかしながら、後述する図６Ａ−図６Ｃに示すように、コンタクト部１５を溝Ｔ１から離れた位置に形成することで、ソース層１６に対して両方側にｎ型表面層１７を設けてチャネル面積を広くすることもできる。
【００１７】
ＪＦＥＴ領域１８は、ドリフト層１２の表面上の一部に設けられており、隣り合うボディ層１４の間に配置されており、窒化物半導体層１０の表層部に設けられており、窒化物半導体層１０の表面に露出する。ＪＦＥＴ領域１８は、ドリフト層１２から凸状に突出した部分であり、ドリフト層１２の一部と評価することもできる。
【００１８】
プレーナゲート３０は、ソース層１６とｎ型表面層１７の間に位置する低濃度エピタキシャル層１４ｂにチャネルを形成するように、その低濃度エピタキシャル層１４ｂ上に設けられており、ゲート電極３２及びゲート絶縁膜３４を有する。ゲート電極３２は、ゲート絶縁膜３４を介して低濃度エピタキシャル層１４ｂに対向する。
【００１９】
次に、窒化物半導体装置１の動作を説明する。ソース電極２４よりも高い電圧がドレイン電極２２に印加され、ゲート電極３２に閾値電圧よりも高い電圧が印加されると、窒化物半導体装置１はオンとなる。このとき、ソース層１６とｎ型表面層１７の間に位置する低濃度エピタキシャル層１４ｂにチャネルが形成される。ソース層１６から注入された電子は、チャネル及びｎ型表面層１７を介してＪＦＥＴ領域１８に達し、ＪＦＥＴ領域１８及びドリフト層１２を縦方向に流れてドレイン電極２２に達する。このように、窒化物半導体装置１は、縦型の半導体装置として動作する。ゲート電極３２に印加される電圧が閾値電圧を下回ると、低濃度エピタキシャル層１４ｂのチャネルが消失し、窒化物半導体装置１がオフとなる。
【００２０】
次に、図２Ａ−図２Ｅを参照し、第１実施形態の窒化物半導体装置１の製造方法を説明する。まず、図２Ａに示されるように、ｎ型ＧａＮ基板としてドリフト層１２を準備する。なお、以下では、必要に応じて、ｎ型ＧａＮ基板１２と記載することがある。
【００２１】
次に、図２Ｂに示されるように、ドライエッチング法又はウェットエッチング法を利用して、ｎ型ＧａＮ基板１２の表面から深さ方向に伸びる溝Ｔ１を形成する。溝Ｔ１は、ボディ層１４（図１参照）に対応する位置に形成される。溝Ｔ１を形成することで、隣り合う溝Ｔ１の間にＪＦＥＴ領域１８が形成される。
【００２２】
次に、図２Ｃに示されるように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用して、溝Ｔ１内にｐ型窒化ガリウムの高濃度の下側エピタキシャル層１１４ａとｐ型窒化ガリウムの低濃度の上側エピタキシャル層１１４ｂを順に成膜する。このとき、上側エピタキシャル層１１４ｂの少なくとも一部が、溝Ｔ１内に充填されるように成膜される。
【００２３】
次に、図２Ｄに示されるように、ＣＭＰ技術を利用して、ｎ型ＧａＮ基板１２の表面が露出するまで、エピタキシャル層１１４ａ，１１４ｂを除去する。これにより、溝Ｔ１内に充填されていた下側エピタキシャル層１１４ａと上側エピタキシャル層１１４ｂはそれぞれ、高濃度エピタキシャル層１４ａ及び低濃度エピタキシャル層１４ｂに加工され、ボディ層１４が形成される。また、この段階で、高濃度エピタキシャル層１４ａは、溝Ｔ１内において断面凹形状に加工される。これにより、溝Ｔ１の側面に隣接する位置において、ｎ型ＧａＮ基板１２の表面に露出するコンタクト部１５が形成される。
【００２４】
次に、図２Ｅに示されるように、イオン注入技術を利用して、ボディ層１４の低濃度エピタキシャル層１４ｂの一部にシリコン（Ｓｉ）を注入し、ソース層１６を形成する。さらに、イオン注入技術を利用して、低濃度エピタキシャル層１４ｂとＪＦＥＴ領域１８の間に位置する高濃度エピタキシャル層１４ａの表面にシリコン（Ｓｉ）を注入し、ｎ型表面層１７を形成する。なお、ソース層１６とｎ型表面層１７は、共通のイオン注入工程で同時に形成してもよく、異なるイオン注入工程で別々に形成してもよい。最後に、ｎ型ＧａＮ基板１２の表面上にゲート絶縁膜３４、ゲート電極３２及びソース電極２４をパターニングし、ｎ型ＧａＮ基板１２の裏面上にドレイン電極２２を形成すると、図１に示す窒化物半導体装置１が完成する。
【００２５】
次に、図３Ａ−図３Ｄを参照し、第１実施形態の窒化物半導体装置１の変形例の半導体装置の製造方法を説明する。まず、上記と同様に、ｎ型ＧａＮ基板１２の表面に溝Ｔ１を形成する（図２Ｂ参照）。
【００２６】
次に、図３Ａに示されるように、ＭＯＣＶＤ法を利用して、溝Ｔ１内にｐ型窒化ガリウムの高濃度の下側エピタキシャル層１１４ａとｐ型窒化ガリウムの低濃度の上側エピタキシャル層１１４ｂを順に成膜する。さらに、ＣＶＤ（Chemical Vapor Deposition）法を利用して、上側エピタキシャル層１１４ｂの表面上に酸化シリコン（ＳｉＯ2）の保護膜４２を形成する。このとき、保護膜４２の少なくとも一部が、溝Ｔ１内に位置するように形成される。
【００２７】
次に、図３Ｂに示されるように、ＣＭＰ技術を利用して、ｎ型ＧａＮ基板１２の表面が露出するまで、保護膜４２及びエピタキシャル層１１４ａ，１１４ｂを除去する。これにより、溝Ｔ１内に充填されていた下側エピタキシャル層１１４ａと上側エピタキシャル層１１４ｂはそれぞれ、高濃度エピタキシャル層１４ａ及び低濃度エピタキシャル層１４ｂに加工され、ボディ層１４が形成される。図３Ｂに示されるように、低濃度エピタキシャル層１４ｂの表面が保護膜４２によって保護されているので、研磨処理によって低濃度エピタキシャル層１４ｂの表面に加工ダメージが加えられることが低減される。これにより、低濃度エピタキシャル層１４ｂの表面のアクセプタ濃度が低下したり、ドナー化したりすることが抑えられる。また、この段階で、高濃度エピタキシャル層１４ａは、溝Ｔ１内において断面凹形状に加工される。これにより、溝Ｔ１の側面に隣接する位置において、ｎ型ＧａＮ基板１２の表面に露出するコンタクト部１５が形成される。
【００２８】
次に、図３Ｃに示されるように、ウェットエッチング法を利用して、保護膜４２を除去する。このときのエッチング処理は、ボディ層１４及びｎ型ＧａＮ基板１２のエッチングレートよりも保護膜４２のエッチングレートが高くなるエッチング材が選択される。この例では、フッ酸により保護膜４２を選択的に除去する。これにより、低濃度エピタキシャル層１４ｂの表面には、保護膜４２の厚みに相当する浅い溝が形成される。なお、保護膜４２の材料には、窒化物半導体であるボディ層１４及びｎ型ＧａＮ基板１２に対して選択的にエッチング可能な材料が採用されればよく、例えば酸化シリコン、窒化シリコン、酸化アルミニウム又は窒化アルミニウム等が採用され得る。
【００２９】
次に、図３Ｄに示されるように、イオン注入技術を利用して、ボディ層１４の低濃度エピタキシャル層１４ｂの浅い溝内の一部にシリコン（Ｓｉ）を注入し、ソース層１６を形成する。さらに、イオン注入技術を利用して、低濃度エピタキシャル層１４ｂの浅い溝の周囲の低濃度エピタキシャル層１４ｂの表面、及び、低濃度エピタキシャル層１４ｂとＪＦＥＴ領域１８の間に位置する高濃度エピタキシャル層１４ａの表面にシリコン（Ｓｉ）を注入し、ｎ型表面層１７を形成する。なお、ソース層１６とｎ型表面層１７は、共通のイオン注入工程で同時に形成してもよく、異なるイオン注入工程で別々に形成してもよい。上記したように、保護膜４２で保護されていた低濃度エピタキシャル層１４ｂの浅い溝の底面は、研磨処理によって加工ダメージが加えられることが低減されており、アクセプタ濃度が低下したり、ドナー化したりすることが抑えられている。ソース層１６とｎ型表面層１７の間のチャネルは、この低濃度エピタキシャル層１４ｂの浅い溝の底面に形成されるので、窒化物半導体装置の電気的特性の悪化が抑えられる。最後に、ｎ型ＧａＮ基板１２の表面上にゲート絶縁膜３４、ゲート電極３２及びソース電極２４をパターニングし、ｎ型ＧａＮ基板１２の裏面上にドレイン電極２２を形成すると、変形例の窒化物半導体装置が完成する。
【００３０】
（第２実施形態）図４に、第２実施形態の窒化物半導体装置２の要部断面図を模式的に示す。なお、図１に示す第１実施形態の窒化物半導体装置１と実質的に共通する構成要素については共通の符号を付し、その説明を省略する。図１に示す第１実施形態の窒化物半導体装置１と対比すると、図４に示す窒化物半導体装置２は、ボディ層２１４の形態が異なる点で特徴を有する。
【００３１】
次に、図５Ａ−図５Ｆを参照し、第２実施形態の窒化物半導体装置２の製造方法を説明する。まず、上記と同様に、ｎ型ＧａＮ基板としてドリフト層１２を準備する（図２Ｂ参照）。
【００３２】
次に、図５Ａに示されるように、ドライエッチング法又はウェットエッチング法を利用して、ｎ型ＧａＮ基板１２の表面から深さ方向に伸びる溝Ｔ２を形成する。溝Ｔ２は、ボディ層２１４及びＪＦＥＴ領域１８（図４参照）に対応する位置に形成される。
【００３３】
次に、図５Ｂに示されるように、ＭＯＣＶＤ法を利用して、溝Ｔ２内にｐ型窒化ガリウムの高濃度の下側エピタキシャル層３１４ａとｐ型窒化ガリウムの低濃度の上側エピタキシャル層３１４ｂを順に成膜する。このとき、上側エピタキシャル層３１４ｂの少なくとも一部が、溝Ｔ２内に充填されるように成膜される。
【００３４】
次に、図５Ｃに示されるように、ドライエッチング法又はウェットエッチング法を利用して、溝Ｔ２内に位置する上側エピタキシャル層３１４ｂの表面から深さ方向に伸びる溝Ｔ３を形成する。溝Ｔ３は、上側エピタキシャル層３１４ｂ及び下側エピタキシャル層３１４ａを貫通してドリフト層１２に達する。この例では、溝Ｔ３は、ドリフト層１２の表面の一部にも侵入する。
【００３５】
次に、図５Ｄに示されるように、ＭＯＣＶＤ法を利用して、溝Ｔ３内にｎ型窒化ガリウムのｎ型半導体層１１８を成膜する。ｎ型半導体層１１８は、上側エピタキシャル層３１４ｂの表面上にも成膜される。
【００３６】
次に、図５Ｅに示されるように、ＣＭＰ技術を利用して、ｎ型ＧａＮ基板１２の表面が露出するまで、ｎ型半導体層１１８及びエピタキシャル層３１４ａ，３１４ｂを除去する。これにより、溝Ｔ２内に充填されていた下側エピタキシャル層３１４ａと上側エピタキシャル層３１４ｂはそれぞれ、高濃度エピタキシャル層２１４ａ及び低濃度エピタキシャル層２１４ｂに加工され、ボディ層２１４が形成される。溝Ｔ３内に充填されていたｎ型半導体層１１８は、ＪＦＥＴ領域１８に加工される。また、この段階で、高濃度エピタキシャル層２１４ａは、溝Ｔ２内において断面凹形状に加工される。これにより、溝Ｔ２の側面に隣接する位置において、ｎ型ＧａＮ基板１２の表面に露出するコンタクト部１５が形成される。
【００３７】
次に、図５Ｆに示されるように、イオン注入技術を利用して、ボディ層２１４の低濃度エピタキシャル層２１４ｂの一部にシリコン（Ｓｉ）を注入し、ソース層１６を形成する。最後に、ｎ型ＧａＮ基板１２の表面上にゲート絶縁膜３４、ゲート電極３２及びソース電極２４をパターニングし、ｎ型ＧａＮ基板１２の裏面上にドレイン電極２２を形成すると、図４に示す窒化物半導体装置２が完成する。このように、上記製造方法で製造される窒化物半導体装置２は、図１に示す窒化物半導体装置１と対比すると、ｎ型表面層１７を形成する必要がなく、これにより、ソース層１６とＪＦＥＴ領域１８の間の距離、即ち、チャネルの距離を短くできる。窒化物半導体装置２は、サイズを小さくするのに有利な形態を有している。なお、図５に示す製造方法においても、図３に示す保護膜を利用する技術を適用するこができる。
【００３８】
図１に示す窒化物半導体装置１及び図４に示す窒化物半導体装置２において、ボディ層のコンタクト部１５の面積を広く確保したいことがある。以下、図６及び図７を参照し、コンタクト部１５の面積を広く確保する２つの製造方法を説明する。なお、以下で説明する２つの製造方法はいずれも、図２，３，５のいずれの製造方法にも適用可能である。
【００３９】
まず、図６Ａに示されるように、ドライエッチング法又はウェットエッチング法を利用して、ｎ型ＧａＮ基板１２の表面から深さ方向に伸びる第１溝Ｔ１１及び第２溝Ｔ１２を形成する。第１溝Ｔ１１の深さは、第２溝Ｔ１２の深さよりも浅い。第１溝Ｔ１１と第２溝Ｔ１２は隣接している。このため、第１溝Ｔ１１と第２溝Ｔ１２は、１つの溝として理解することができる。第１溝Ｔ１１は、コンタクト部の形成範囲に対応して形成される。第２溝Ｔ１２は、ボディ層の形成範囲に対応して形成される。
【００４０】
次に、図６Ｂに示されるように、ＭＯＣＶＤ法を利用して、溝Ｔ１１，Ｔ１２内にｐ型窒化ガリウムの高濃度の下側エピタキシャル層４１４ａとｐ型窒化ガリウムの低濃度の上側エピタキシャル層４１４ｂを順に成膜する。このとき、第１溝Ｔ１１内には下側エピタキシャル層４１４ａのみが充填されるように成膜され、第２溝Ｔ１２内には下側エピタキシャル層４１４ａと上側エピタキシャル層３１４ｂの双方が充填されるように成膜される。即ち、成膜処理は、下側エピタキシャル層４１４ａの成膜厚さが第１溝Ｔ１１の深さよりも大きくなるように調整される。
【００４１】
次に、図６Ｃに示されるように、ＣＭＰ技術を利用して、ｎ型ＧａＮ基板１２の表面が露出するまで、エピタキシャル層４１４ａ，４１４ｂを除去する。これにより、第１溝Ｔ１１内に充填されていた下側エピタキシャル層４１４ａは、コンタクト部１５に加工される。第２溝Ｔ１２内に充填されていた下側エピタキシャル層４１４ａと上側エピタキシャル層４１４ｂはそれぞれ、高濃度エピタキシャル層５１４ａ及び低濃度エピタキシャル層５１４ｂに加工され、ボディ層５１４が形成される。このように、ボディ層５１４を形成するための第２溝Ｔ１２に隣接してコンタクト部１５用の第１溝Ｔ１１を形成することで、コンタクト部１５の面積を広く確保することができる。なお、上記製造方法では、成膜処理において、第１溝Ｔ１１内に下側エピタキシャル層４１４ａのみが充填されるように調整されていた。この例に代えて、第１溝Ｔ１１内に下側エピタキシャル層４１４ａと上側エピタキシャル層４１４ｂの双方が充填されてもよい。この場合、研磨処理において、第１溝Ｔ１１内の下側エピタキシャル層４１４ａが露出するように、第１溝Ｔ１１内の上側エピタキシャル層４１４ｂが除去すれば、上記と実質的に同様のコンタクト部１５が形成される。
【００４２】
図６Ａ−図６Ｃに示す製造方法では、深さの異なる第１溝Ｔ１１と第２溝Ｔ１２を形成する必要がある。このため、第１溝Ｔ１１と第２溝Ｔ１２を形成するためには、第１溝Ｔ１１用のマスクと第２溝Ｔ１２用のマスクを用いて２段階のエッチングが必要である。以下では、１つのマスクでコンタクト部１５の面積を広く確保することができる製造方法を説明する。
【００４３】
まず、図７Ａに示されるように、ドライエッチング法又はウェットエッチング法を利用して、ｎ型ＧａＮ基板１２の表面から深さ方向に伸びる第３溝Ｔ１３及び第４溝Ｔ１４を形成する。第３溝Ｔ１３と第４溝Ｔ１４は共通のマスクを用いた１段階のエッチングで形成されており、第３溝Ｔ１３の深さと第４溝Ｔ１４の深さが等しい。第３溝Ｔ１３と第４溝Ｔ１４は、図示しない断面で連結されている。このため、第３溝Ｔ１３と第４溝Ｔ１４は、１つの溝として理解することができる。第３溝Ｔ１３は、コンタクト部の形成範囲に対応して形成される。第４溝Ｔ１４は、ボディ層の形成範囲に対応して形成される。
【００４４】
次に、図７Ｂに示されるように、ＭＯＣＶＤ法を利用して、溝Ｔ１３，Ｔ１４内にｐ型窒化ガリウムの高濃度の下側エピタキシャル層６１４ａとｐ型窒化ガリウムの低濃度の上側エピタキシャル層６１４ｂを順に成膜する。このとき、第３溝Ｔ１３内には下側エピタキシャル層６１４ａのみが充填されるように成膜され、第４溝Ｔ１４内には下側エピタキシャル層６１４ａと上側エピタキシャル層６１４ｂの双方が充填されるように成膜される。図７Ｂに示されるように、第３溝Ｔ１３の幅５２が、下側エピタキシャル層６１４ａの成膜厚さ５４の２倍以下に設定されていると、第３溝Ｔ１３内には下側エピタキシャル層６１４ａのみが充填されるように成膜される。
【００４５】
次に、図７Ｃに示されるように、ＣＭＰ技術を利用して、ｎ型ＧａＮ基板１２の表面が露出するまで、エピタキシャル層６１４ａ，６１４ｂを除去する。これにより、第３溝Ｔ１３内に充填されていた下側エピタキシャル層６１４ａは、コンタクト部１５に加工される。第４溝Ｔ１４内に充填されていた下側エピタキシャル層６１４ａと上側エピタキシャル層６１４ｂはそれぞれ、高濃度エピタキシャル層７１４ａ及び低濃度エピタキシャル層７１４ｂに加工され、ボディ層７１４が形成される。このように、コンタクト部１５用の第３溝Ｔ１３を形成することで、コンタクト部１５の面積を広く確保することができる。また、ボディ層７１４を形成するための第４溝Ｔ１４から離れた位置にコンタクト部１５用の第３溝Ｔ１３を形成することで、ボディ層７１４の表層部にチャネル面積を広く確保することができるので、チャネル抵抗を低下させることもできる。
【００４６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４７】
１：窒化物半導体装置
１０：窒化物半導体層
１２：ドリフト層
１４：ボディ層
１４ａ：高濃度エピタキシャル層
１４ｂ：低濃度エピタキシャル層
１５：コンタクト部
１６：ソース層
１７：ｎ型表面層
１８：ＪＦＥＴ領域
２２：ドレイン電極
２４：ソース電極
３０：プレーナゲート
３２：ゲート電極
３４：ゲート絶縁膜
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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