(57)【特許請求の範囲】
【請求項１】
インバータゲートの電源電圧を変更することにより、該インバータゲートを介して出力される信号の立ち上がりや立ち下がりの傾斜を調整するスルーレート調節手段を有する半導体集積回路において、前記インバータゲートを２段構成とするとともに、前段のインバータゲートと後段のインバータゲートの双方の電源電圧を同量、かつ、逆向きに変更し得る電源電圧変更手段を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、出力信号のスルーレート調節機能を搭載した半導体集積回路に関する。
近年、半導体集積回路の動作速度向上が著しく、例えば、１００ＭＨｚ（クロック速度）を超えるＣＰＵも珍しくないが、かかる高速タイプの半導体集積回路をプリント基板に搭載した場合、プリント基板の設計によっては、システム動作が不安定になることがあった。高速タイプの半導体集積回路からの出力信号の多くは、当該半導体集積回路のクロックスピードに同期しており、同信号の立ち上がりや立ち下がりがきわめて急峻になっている。一般に、急激に変化する信号波形（典型的には方形波）は、信号の繰り返し周波数を中心にそのｎ倍（ｎは整数）の高調波を含むことが知られており、ｎの最大値は、波形が急激に変化するほど大きくなる。このため、高速タイプの半導体集積回路を実装したプリント基板の伝送線路から電磁的な放射波が発生し、例えば、隣接する伝送線路等にノイズを誘起する結果、システム動作が不安定になることがあった。したがって、高速タイプの半導体集積回路を実装するプリント基板には、伝送線路の間隔を広げたり、電磁的な遮へいを施したりして有効な周波数対策を行ったほぼ専用品に近いものを選択する必要があり、汎用のプリント基板を使用できないため、システムコストがアップしたり、システム構成の自由度が失われるという不都合があった。
【０００２】
【従来の技術】
図３は上記不都合を解決するために考案された公知の、いわゆる「スルーレート調節回路」である。図３において、ＩＮは半導体集積回路内部で作られた信号であり、上述のとおり、立ち上がりや立ち下がりがきわめて急峻な波形を有する信号である。信号ＩＮは、バッファ１で反転された後、二つの経路（便宜的に第１の経路２、第２の経路３と言う）に分かれて進み、最終的に、バッファ４から出力信号ＯＵＴとして取り出される。
【０００３】
第１の経路２には、第１のインバータゲート５が設けられている。また、第２の経路３には、第２のインバータゲート６が設けられている。これら二つのインバータゲート５、６は同一の構成を有しており、一体としてスルーレート調節手段を構成する。代表して第１のインバータゲート５でその構成を説明すると、５ａはＰチャネルＭＯＳトランジスタＴＰ５１  とＮチャネルＭＯＳトランジスタＴＮ５１  からなる一般的なＣＭＯＳインバータゲート部であり、ＴＰ５１  と高電位電源Ｖｃｃとの間には高電位側の可変抵抗負荷部５ｂが、また、ＴＮ５１  と低電位電源（典型的にはグランド）との間には低電位側の可変抵抗負荷部５ｃがそれぞれ接続されている。なお、トランジスタの添え字の１番目は第１又は第２のインバータゲートの符号を表している。例えば、ＴＮ５１  の添え字の１番目は「５」であるから、このＴＮ５１  は第１のインバータゲート５のＣＭＯＳインバータゲート部５ａのＮチャネルＭＯＳトランジスタであることを示している。二つの可変抵抗負荷部５ｂ、５ｃは、並列接続された複数（特に限定しないが３個）のＭＯＳトランジスタで構成されており、トランジスタのチャネルタイプ（導電型）は、高電位側にあってはＰチャネル（ＴＰ５２  、ＴＰ５３  、ＴＰ５４  ）に、また、低電位側にあってはＮチャネル（ＴＮ５２  、ＴＮ５３  、ＴＮ５４  ）に統一されている。
【０００４】
ここで、各可変抵抗負荷部５ｂ、５ｃの一つのトランジスタ（図では左端のトランジスタ）は、ＣＭＯＳインバータゲート部５ａの同一導電型のトランジスタと同時にオンするようになっており、すなわち、ＴＰ５２  のゲートが低電位電源に接続されるとともにＴＮ５２  のゲートがＶｃｃに接続されており、さらに、他のトランジスタ（図では中央と右端のトランジスタ；ＴＰ５３  、ＴＰ５４  、ＴＮ５３  、ＴＮ５４  、ＴＰ６３  、ＴＰ６４  、ＴＮ６３  、ＴＮ６４  ）は、所定の制御信号ＴＣ１、ＴＣ２及びその反転信号ＴＣ１バー、ＴＣ２バーの論理に従ってオンオフするようになっている。具体的には、ＴＰ５３  とＴＰ６３  がＴＣ１バーの論理に従ってオンオフし、ＴＰ５４  とＴＰ６４  がＴＣ２バーの論理に従ってオンオフし、ＴＮ５３  とＴＮ６３  がＴＣ１の論理に従ってオンオフし、ＴＮ５４  とＴＮ６４  がＴＣ２の論理に従ってオンオフするようになっている。なお、図４は所定の制御信号ＴＣ１、ＴＣ２及びその反転信号ＴＣ１バー、ＴＣ２バーを生成するための回路図である。制御信号ＴＣ１、ＴＣ２をそのまま取り出すと共に、インバータゲート７ａ、７ｂを介してその逆論理の信号ＴＣ１バー、ＴＣ２バーを取り出している。
【０００５】
次表１、２は、制御信号ＴＣ１、ＴＣ２の論理と、可変抵抗負荷部５ａ、５ｂ、６ａ、６ｂのトランジスタ（ＴＰ５３  、ＴＰ５４  、ＴＮ５３  、ＴＮ５４  、ＴＰ６３  、ＴＰ６４  、ＴＮ６３  、ＴＮ６４  ）のオンオフ動作との対応表である。
0003571124.tif 000002
【０００６】
表１、２において、制御Ｎｏ．  ＝０（ＴＣ１、ＴＣ２が共に“Ｌ”論理）のときは、いずれのトランジスタもオフ状態にある。したがって、このときには、第１及び第２のインバータゲート５、６の各可変抵抗負荷部５ｂ、５ｃ、６ｂ、６ｃの左端の一つのトランジスタ（ＴＰ５２  、ＴＮ５２  、ＴＰ６２  、ＴＮ６２  ）しかオン状態にならないから、各可変抵抗負荷部５ｂ、５ｃ、６ｂ、６ｃの抵抗値は、一つのトランジスタのチャネルオン抵抗の値（便宜的にＲ０  で表す）によって与えられる。
【０００７】
次に、制御Ｎｏ．  ＝１のときは、上記の一つのトランジスタ（ＴＰ５２  、ＴＮ５２  、ＴＰ６２  、ＴＮ６２  ）に加え、中央のトランジスタ（ＴＰ５３  、ＴＮ５３  、ＴＰ６３  、ＴＮ６３  ）もオン状態になる。したがって、このときの各可変抵抗負荷部５ｂ、５ｃ、６ｂ、６ｃの抵抗値は、一つのトランジスタのチャネルオン抵抗と、中央のトランジスタのチャネルオン抵抗との並列合成値（便宜的にＲ１  で表す）によって与えられる。
【０００８】
次に、制御Ｎｏ．  ＝２のときは、上記の一つのトランジスタ（ＴＰ５２  、ＴＮ５２  、ＴＰ６２  、ＴＮ６２  ）に加え、右端のトランジスタ（ＴＰ５４  、ＴＮ５４  、ＴＰ６４  、ＴＮ６４  ）もオン状態になる。したがって、このときの各可変抵抗負荷部５ｂ、５ｃ、６ｂ、６ｃの抵抗値は、一つのトランジスタのチャネルオン抵抗と、右端のトランジスタのチャネルオン抵抗との並列合成値（便宜的にＲ２  で表す）によって与えられる。
【０００９】
最後に、制御Ｎｏ．  ＝３のときは、上記の一つのトランジスタ（ＴＰ５２  、ＴＮ５２  、ＴＰ６２  、ＴＮ６２  ）、中央のトランジスタ（ＴＰ５３  、ＴＮ５３  、ＴＰ６３  、ＴＮ６３  ）、及び右端のトランジスタ（ＴＰ５４  、ＴＮ５４  、ＴＰ６４  、ＴＮ６４  ）のすべてがオン状態になる。したがって、このときの各可変抵抗負荷部５ｂ、５ｃ、６ｂ、６ｃの抵抗値は、一つのトランジスタのチャネルオン抵抗と、中央のトランジスタのチャネルオン抵抗と、右端のトランジスタのチャネルオン抵抗との並列合成値（便宜的にＲ３  で表す）によって与えられる。
【００１０】
以上のことから、各トランジスタのチャネルオン抵抗が略等しいとすると、次式▲１▼が成立する。
Ｒ０  ＞Ｒ１  （＝Ｒ２  ）、かつ、Ｒ１  （＝Ｒ２  ）＞Ｒ３    ………▲１▼
したがって、式▲１▼によれば、第１及び第２のインバータゲート５、６のＣＭＯＳインバータゲート部５ａ、６ａに加わる電源電圧を、大（Ｒ３  ）、中（Ｒ２  又はＲ１  ）、小（Ｒ０  ）の３段階に切り換えることができるから、同電源電圧の大きさに対応して、入力信号ＩＮの立ち上がり立ち下がりの傾斜を３段階に変化させることができ、スルーレートを調節した出力信号ＯＵＴを得ることができる。
【００１１】
図５は入力信号ＩＮと出力信号ＯＵＴの対応図であり、出力信号ＯＵＴとして三つの波形Ａ、Ｂ、Ｃが示されている。波形Ａは、ほぼ入力信号ＩＮと同程度の立ち上がり傾斜を持っているが、波形Ｂ、波形Ｃの順に立ち上がりが緩やかになっている。波形Ａは制御Ｎｏ．  ＝３のとき（Ｒ３  ）のもの、波形Ｂは制御Ｎｏ．  ＝２（又は１）のとき（Ｒ２  又はＲ１  ）のもの、波形Ｃは制御Ｎｏ．  ＝０のとき（Ｒ０  ）のものである。プリント基板の特性に対応した最適な制御Ｎｏ．  を選択すればよい。
【００１２】
【発明が解決しようとする課題】
しかしながら、かかる従来の半導体集積回路にあっては、第１及び第２のインバータゲート５、６の電源電圧を加減することによって、出力信号ＯＵＴの立ち上がりや立ち下がりの傾斜をコントロールし、スルーレートを調節する構成となっていたため、図５にも示すように、出力信号ＯＵＴの立ち上がりや立ち下がりの傾斜が緩やかになるほど、信号遅延が増えるという不都合があり、信号スキューを回避するために、半導体集積回路間の信号タイミングを微調整しなければならないという問題点があった。
【００１３】
そこで、本発明は、スルーレート調節に伴うタイミング調整を不要にすることを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、上記目的を達成するために、インバータゲートの電源電圧を変更することにより、該インバータゲートを介して出力される信号の立ち上がりや立ち下がりの傾斜を調整するスルーレート調節手段を有する半導体集積回路において、前記インバータゲートを２段構成とするとともに、前段のインバータゲートと後段のインバータゲートの双方の電源電圧を同量、かつ、逆向きに変更し得る電源電圧変更手段を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係る半導体集積回路の一実施例を示す図である。なお、以下の説明において、従来例と共通する構成要素には同一の符号を付すとともに、その説明を省略する。
【００１６】
第１の経路２には、従来例と同様の第１のインバータゲート５が設けられており、また、第２の経路３にも、従来例と同様の第２のインバータゲート６が設けられているが、本実施例では、さらに、第１のインバータゲート５の後段に第３のインバータゲート８を設けると共に、第２のインバータゲート６の後段に第４のインバータゲート９を設けている。すなわち、各経路毎に、同一構成の２段のインバータゲートを設けている。なお、本実施例でも、トランジスタの添え字の１番目は第１〜第４のインバータゲートの符号を表している。例えば、ＴＮ８２  の添え字の１番目は「８」であるから、このＴＮ８１  は第３のインバータゲート８のＣＭＯＳインバータゲート部８ａのＮチャネルＭＯＳトランジスタであることを示している。
【００１７】
ここで、第１のインバータゲート５と第３のインバータゲート８に対する制御信号（ＴＣ１、ＴＣ２、ＴＣ１バー、ＴＣ２バー）の与え方は逆である。同様に、第２のインバータゲート６と第４のインバータゲート９に対する同制御信号の与え方も逆である。例えば、第１のインバータゲート５の高電位側の可変抵抗負荷部５ｂにはＴＣ１バーとＴＣ２バーが与えられ、低電位側の可変抵抗負荷部５ｃにはＴＣ１とＴＣ２が与えられているが、第３のインバータゲート８の高電位側の可変抵抗負荷部８ｂにはＴＣ１とＴＣ２が与えられ、低電位側の可変抵抗負荷部８ｃにはＴＣ１バーとＴＣ２バーが与えられている。このように逆論理の制御信号を与えることによって、前段のインバータゲートと後段のインバータゲートの双方の電源電圧を同量、かつ、逆向きに変更できるようになる。したがって、制御信号ＴＣ１、ＴＣ２、ＴＣ１バー、ＴＣ２バー、及び、第１〜第４のインバータゲート５、６、８、９の各可変抵抗負荷部５ｂ、５ｃ、６ｂ、６ｃ、８ｂ、８ｃ、９ｂ、９ｃは、一体として発明の要旨に記載の電源電圧変更手段としての機能を有している。
【００１８】
次に、作用を説明する。
前表１、２において、制御Ｎｏ．  ＝０にすると、第１のインバータゲート５又は第２のインバータゲート６の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も緩やかになるとともに、その信号の遅延量が最大になり、また、制御Ｎｏ．  ＝３にすると、第１のインバータゲート５又は第２のインバータゲート６の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も急になるとともに、その信号の遅延量が最小になるが、第３のインバータゲート８や第４のインバータゲート９の動作は全くこの逆になる。
【００１９】
すなわち、制御Ｎｏ．  ＝０のときには、第３のインバータゲート８又は第４のインバータゲート９の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も急になるとともに、その信号の遅延量が最小になり、また、制御Ｎｏ．  ＝３にすると、第３のインバータゲート８又は第４のインバータゲート９の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も緩やかになるとともに、その信号の遅延量が最大になる。次表３は、制御Ｎｏ．  と遅延量との関係をまとめたものである。
【００２０】
0003571124.tif 000003
表３からも理解されるように、第１及び第２のインバータゲート（５，６）と、第３及び第４のインバータゲート（８，９）との遅延量は、互いに補完しあう関係にある。したがって、本実施例の出力信号ＯＵＴは、図２に三つの波形Ａ′、Ｂ′、Ｃ′で示すように、、制御Ｎｏ．  ＝１（２）のときの波形Ｂ′を基準に、それよりも前に波形Ａ′が位置し、それよりも後に波形Ｃ′が位置する結果、波形の傾斜を変えてスルーレートを調節した場合でも、遅延時間を一定にすることができ、タイミング調整を不要にすることができるのである。
【００２１】
なお、上記実施例では、可変抵抗負荷部５ｂ、５ｃ、６ｂ、６ｃ、８ｂ、８ｃ、９ｂ、９ｃのトランジスタのチャネルオン抵抗の大きさを等しいものとして説明したが、これに限るものではない。チャネルオン抵抗に適切な差を付けることにより、制御Ｎｏ．  分のスルーレート調整段数（Ｎｏ．  が０〜３であれば４段）を得ることができる。
【００２２】
【発明の効果】
本発明によれば、前後段のインバータゲートの遅延量が互いに補完しあう関係になり、したがって、スルーレートを調節した場合でも、遅延時間を一定にすることができ、タイミング調整を不要にすることができる。
【図面の簡単な説明】
【図１】一実施例の構成図である。
【図２】一実施例の信号波形図である。
【図３】従来例の構成図である。
【図４】制御信号の生成回路図である。
【図５】従来例の信号波形図である。
【符号の説明】
５：第１のインバータゲート（スルーレート調節手段）
６：第２のインバータゲート（スルーレート調節手段）
５ａ、６ａ、８ａ、９ａ：ＣＭＯＳインバータゲート部（インバータゲート）
５ｂ、５ｃ、６ｂ、６ｃ、８ｂ、８ｃ、９ｂ、９ｃ：可変抵抗負荷部（電源電圧変更手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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