(57)【特許請求の範囲】
【請求項１】
ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、
前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、
ソースが電源に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、半導体基板のボディに前記第５の信号が入力される第１のｐＭＯＳトランジスタと、
前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、
ソースが前記電源端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板のボディに前記第６の信号が入力される第２のｐＭＯＳトランジスタと、
前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、
ソースが接地端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板のボディに前記第７の信号が入力される第１のｎＭＯＳトランジスタと、
前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、
ソースが接地端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板のボディに前記第８の信号が入力される第２のｎＭＯＳトランジスタと、を具備し、
前記第１及び第２のリミッタ素子は、入力電圧に対し出力電圧が前記接地端の電位以上前記電源端の電位以下の第１の所定電圧に設定されるダイオードであり、
前記第３及び第４のリミッタ素子は、入力電圧に対し、出力電圧が前記接地端の電位以上前記電源端の電位以下の第２の所定電位に設定されるダイオードであることを特徴とする半導体集積回路装置。
【請求項２】
ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、
前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、
ソースが電源に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、半導体基板のボディに前記第５の信号が入力される第１のｐＭＯＳトランジスタと、
前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、
ソースが前記電源端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板のボディに前記第６の信号が入力される第２のｐＭＯＳトランジスタと、
前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、
ソースが接地端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板のボディに前記第７の信号が入力される第１のｎＭＯＳトランジスタと、
前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、
ソースが接地端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板のボディに前記第８の信号が入力される第２のｎＭＯＳトランジスタと、を具備し、
前記第１及び第２のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｐＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板のボディの間の第１のビルトイン電圧をしきい値電圧に加えた電圧より低い電圧が印加され、
前記第３及び第４のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｎＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板のボディの間の第２のビルトイン電圧をしきい値電圧に加えた電圧より高い電圧が印加されていることを特徴とする半導体集積回路装置。
【請求項３】
ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、
前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、
ソースが接地端に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、半導体基板のボディに前記第５の信号が入力される第１のｎＭＯＳトランジスタと、
前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、
ソースが前記接地端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板のボディに前記第６の信号が入力される第２のｎＭＯＳトランジスタと、
前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、
ソースが電源端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板のボディに前記第７の信号が入力される第１のｐＭＯＳトランジスタと、
前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、
ソースが電源端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板のボディに前記第８の信号が入力される第２のｐＭＯＳトランジスタと、を具備し、
前記第１及び第２のリミッタ素子は、入力電圧に対し出力電圧が前記接地端の電位以上前記電源端の電位以下の第１の所定電圧に設定されるダイオードであり、
前記第３及び第４のリミッタ素子は、入力電圧に対し、出力電圧が前記接地端の電位以上前記電源端の電位以下の第２の所定電位に設定されるダイオードであることを特徴とする半導体集積回路装置。
【請求項４】
ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、
前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、
ソースが接地端に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、半導体基板のボディに前記第５の信号が入力される第１のｎＭＯＳトランジスタと、
前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、
ソースが前記接地端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板のボディに前記第６の信号が入力される第２のｎＭＯＳトランジスタと、
前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、
ソースが電源端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板のボディに前記第７の信号が入力される第１のｐＭＯＳトランジスタと、
前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、
ソースが電源端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板のボディに前記第８の信号が入力される第２のｐＭＯＳトランジスタと、を具備し、
前記第１及び第２のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｎＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板のボディの間の第１のビルトイン電圧をしきい値電圧に加えた電圧より高い電圧が印加され、
前記第３及び第４のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｐＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板のボディの間の第２のビルトイン電圧をしきい値電圧に加えた電圧より低い電圧が印加されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタからなる半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万から１千万個の半導体素子が集積されるようになっている。このような半導体メモリやマイクロプロセッサは、情報を記憶するメモリセルの他、論理演算を行う論理ゲートから構成されている。
【０００３】
ＬＳＩの集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭにおいては、ゲート長が０．１５μｍ程度の微細ＭＯＳトランジスタが用いられ、更に集積度が高まると、ゲート長が０．１μｍ以下のＭＯＳトランジスタが用いられるようになる。
【０００４】
このような微細ＭＯＳトランジスタにおいては、ホットキャリア生成によるトランジスタ特性の劣化や、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ  ）による絶縁膜破壊が起こる。また、チャネル長が短くなることによるしきい値電圧の低下を抑えるため、バルク（基板領域）やチャネル部の不純物濃度が高められると、ソース・ドレインの接合耐圧が低下する。
【０００５】
半導体メモリやマイクロプロセッサは、情報を記憶するメモリセルの他、論理演算を行う論理ゲートから構成される。一般に論理ゲートの消費電力ＰはＰ＝ＣＶｃｃ２  ｆで表される。ここで、Ｃは論理ゲートを構成するＭＯＳトランジスタの寄生容量と真性容量の和、Ｖｃｃは電源電圧、ｆは動作周波数である。動作周波数を一定とすると、消費電力を抑えるためには容量Ｃを減らすか又は電源電圧Ｖｃｃを下げればよい。Ｃを減らすためには論理回路を構成するＭＯＳトランジスタの数或いはトランジスタのゲート幅を減らすことが有効である。更に、ＰはＶｃｃの２乗に比例するため、Ｖｃｃを下げることは低消費電力化により有効である。
【０００６】
最近、複雑な論理を比較的少ない素子数、簡単な構成で実現する論理ゲートとして、パストランジスタ論理が注目されている。図２２にパストランジスタ論理で構成した２入力論理積（ＡＮＤ）及び否定論理積（ＮＡＮＤ）ゲートを示す。この論理ゲートは、パストランジスタネットワークとして、２つのｎＭＯＳトランジスタＭ１、Ｍ２でＡＮＤ論理を構成し、２つのｎＭＯＳトランジスタＭ３、Ｍ４でＮＡＮＤ論理を構成している。また、パストランジスタネットワークの出力ノードＮ１、Ｎ２に現れる信号Ｙ、／ＹをｐＭＯＳトランジスタＭ５、Ｍ７、ｎＭＯＳトランジスタＭ６、Ｍ８で構成されたバッファ回路で増幅する。また、出力ノードＮ１、Ｎ２のハイレベルを保持するため２つのｐＭＯＳトランジスタＭ９、Ｍ１０からなるハイレベル保持回路が設けられている。
【０００７】
すなわち、ｎＭＯＳトランジスタＭ１のソースはノードＮ１に接続され、ドレインには信号ＸＡが入力し、ゲートには信号ＸＢが入力し、ｎＭＯＳトランジスタＭ２のソースはノードＮ２に接続され、ドレインには信号ＸＢが入力し、ゲートには信号ＸＢの相補信号／ＸＢが入力している。いま、入出力信号が接地電位Ｖｓｓのとき論理０、電源電圧Ｖｃｃのとき論理１と定義する。入力信号ＸＢが論理１のとき、ｎＭＯＳトランジスタＭ１は導通、ｎＭＯＳトランジスタＭ２は非導通である。その結果、出力ノードＮ１は信号ＸＡと同じ論理になり、ＸＡが論理０の時は論理０に、ＸＡが論理１の時は論理１になる。一方、入力信号ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ１は非導通、ｎＭＯＳトランジスタＭ２は導通である。その結果、出力ノードＮ１は信号ＸＢと同じ論理０になる。
【０００８】
また、ｎＭＯＳトランジスタＭ３のソースはノード２に接続され、ドレインには信号／ＸＢが入力し、ゲートには信号／ＸＢが入力し、ｎＭＯＳトランジスタＭ４のソースはノードＮ２に接続され、ドレインには信号ＸＡの相補信号／ＸＡが入力し、ゲートには信号ＸＢが入力している。入力信号ＸＢが論理１のとき、ｎＭＯＳトランジスタＭ３は非導通、ｎＭＯＳトランジスタＭ４は導通である。その結果、出力ノードＮ２は信号ＸＡと反対の論理になり、ＸＡが論理０の時は論理１に、ＸＡが論理１の時は論理０になる。一方、入力信号ＸＢが論理０のとき、ｎＭＯＳトランジスタＭ３は導通、ｎＭＯＳトランジスタＭ４は非導通である。その結果、出力ノードＮ１は信号ＸＢと反対の論理１になる。
【０００９】
ところで、信号Ｙ、／Ｙは入力信号がｎＭＯＳトランジスタＭ１〜Ｍ４を通ったものであるため、トランジスタの抵抗により駆動能力が低下している。また、ｎＭＯＳトランジスタＭ１〜Ｍ４のしきい値電圧をＶｔ  とすると、これらトランジスタからの論理１出力は電源電圧よりＶｔ  だけ低くなっている。従って、信号Ｙ、／Ｙで次段のパストランジスタネットワークを駆動すると、その出力信号の駆動能力が更に小さくなり速度の低下や誤動作を招く。そこで、信号ＹはｐＭＯＳトランジスタＭ５とｎＭＯＳトランジスタＭ６で構成されたＣＭＯＳインバータで反転増幅し、信号／ＹはｐＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８で構成されたＣＭＯＳインバータで反転増幅する。その結果、出力ＯＵＴには駆動能力のあるＡＮＤ出力が、出力／ＯＵＴには駆動能力のあるＮＡＮＤ出力が得られる。
【００１０】
しかしながら、ノードＮ１、Ｎ２の論理１出力は電源電圧よりＶｔ  だけ低くなるため、この出力がゲートに入力するｎＭＯＳトランジスタＭ６又はＭ７の駆動能力が低下したり、この出力がゲートに入力するｐＭＯＳトランジスタＭ５又はＭ７のカットオフ特性が悪くなる。その結果、駆動能力が思うように得られなかったり、貫通電流による消費電力の増加を招く。そこで、ソースが電源電圧Ｖｃｃに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続されたｐＭＯＳトランジスタＭ９と、ソースがＶｃｃに接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続されたｐＭＯＳトランジスタＭ１０で構成されたハイレベル保持回路により、ノードＮ１、Ｎ２の論理１側の電位をＶｃｃに保持する。
【００１１】
以上のように、従来のパストランジスタ論理で構成されたゲート回路では、駆動能力のある２入力のＡＮＤ／ＮＡＮＤゲートを構成するために、４つのｎＭＯＳトランジスタと、２つのＣＭＯＳインバータからなるバッファ回路と、２つのｐＭＯＳトランジスタからなるハイレベル保持回路とから構成されている。そのため、、配線容量を無視すると、ノードＮ１の負荷容量は、ｎＭＯＳトランジスタＭ６のゲート容量、ｐＭＯＳトランジスタＭ５のゲート容量、ｐＭＯＳトランジスタＭ９のドレイン接合容量、ｐＭＯＳトランジスタＭ１０のゲート容量の和となり、ノードＮ２の負荷容量は、ｎＭＯＳトランジスタＭ８のゲート容量、ｐＭＯＳトランジスタＭ７のゲート容量、ｐＭＯＳトランジスタＭ１０のドレイン接合容量、ｐＭＯＳトランジスタＭ９のゲート容量の和となり、ノードＮ１、Ｎ２は大きな容量を駆動する必要がある。その結果、パストランジスタネットワークを構成するｎＭＯＳトランジスタＭ１〜Ｍ４、及びハイレベル保持回路を構成するｐＭＯＳトランジスタＭ９、Ｍ１０のゲート幅を大きくする必要がある。
【００１２】
ところで、素子の信頼性を確保し低消費電力化のため電源電圧Ｖｃｃを下げたときでも論理ゲートが動作するためには、ＭＯＳトランジスタのしきい値電圧を下げる必要がある。しきい値電圧が高いと、ＭＯＳトランジスタの駆動能力が小さくなり動作速度が低下したり、電源電圧がしきい値電圧より小さくなるとＭＯＳトランジスタが動作しなくなるからである。しかしながら、しきい値電圧を下げると、非導通トランジスタのカットオフ特性が悪くなる。具体的には、論理０がゲートに入力されたトランジスタが非導通にならず、回路が誤動作する可能性がある。また、リーク電流が増加するため消費電力が増加してしまう。
【００１３】
そこで、最近、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  ）  基板上に形成されたＭＯＳトランジスタのボデイ領域をゲート電極と接続し、ＭＯＳトランジスタが導通時ににしきい値電圧を低くし、非導通時にしきい値電圧を高くする構成が発明されている。図２３にこのような構成のｎＭＯＳトランジスタＭ１を示す。
【００１４】
図２４はこのｎＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳに対して、ボディ・ソース間電圧ＶＢＳ、しきい値電圧ＶＴＮ、ボディ・ソース間電流ＩＢＳをブロットしたものである。ゲートとボディは接続されているため、ＶＢＳ＝ＶＧＳである。ＶＧＳが増加すると、ボディの電位が高くなるため、ＶＴＮは減少する。ｎＭＯＳトランジスタにおいては、ボディはｐ型半導体、ソースはｎ型半導体であるため、ボディとソースとでｐｎ接合が形成されている。ＶＧＳがこのｐｎ接合の順方向電圧ＶＦ  （  約０．７Ｖ）  を超えると、順方向電流ＩＢＳが流れる。従って、このような構成のＭＯＳトランジスタを用いた半導体集積回路をＶＦ  より大きい電源電圧で動作させた楊合、ＶＧＳがＶＦ  以上になると、ソースにはドレインからの電流の他、ボディからの電流ＩＢＳが流れる。また、ＶＦ  より小さい電源電圧で動作させた場合でも、回路で発生するノイズあるいは外部から受けるノイズ等により  ＶＧＳがＶＦ  以上になることがある。ＩＢＳが流れると、消費電流が噌加するため、低消費電力化の妨げとなる。また、回路動作に不必要な電流が流れることで、回路の誤動作やノイズの原因となり、回路の信頼性が低下する。
【００１５】
また、ボデイ・ソース間がＶＦ  を超えるぐらいに順バイアスされると、ドレイン、ボディ、ソースをそれぞエミッタ、ベース、コレクタとする寄生のバイボーラトランジスタが動作することになる。ドレイン電圧が高いと、ｎＭＯＳトランジスタの場合、エミッタであるソースからボデイに注入される電子によって、ドレイン近傍におけるインパクトイオン化が加速されるため、耐圧が低下する。
【００１６】
【発明が解決しようとする課題】
上記のように、従来のＭＯＳトランジスタを用いて構成した論理回路では、下記のような問題がある。
（１）  従来のパストランジスタ論理回路においては、バッファ回路としてＣＭＯＳインバータを用いていたため、パストランジスタネットワークの出力負荷が大きくなり、パストランジスタネットワークを構成するトランジスタとハイレベル保持回路を構成するトランジスタのゲート幅を大きくする必要があった。その結果、素子面積の増大に伴うチップコストの上昇、容量の増加に伴う消費電力の増加という問題がある。
（２）  ゲートとボディが接続されたｎＭＯＳトランジスタにおいては、ゲート・ソース間電圧がボディとソースからなるｐｎ接合の順方向電圧ＶＦ  を超えると、ボディ・ソース間に大きな電流が流れ、消費電力が増加してしまうという問題がある。また、ゲートとボディが接続されたｐＭＯＳトランジスタにおいては、ゲート・ソース間が−ＶＦ  より小さくなると、ボディ・ソース間に大きな電流が流れ、消費電力が増加してしまう問題がある。更にこの時、ソース、ボディ、ドレインからなるバイポーラトランジスタが動作するため、ドレイン近傍におけるインパクトイオン化が加速され、耐圧が低下するという問題がある。これは特にｎＭＯＳトランジスタにおいて顕著である。
【００１７】
本発明の目的は、新規及び改良された半導体集積回路装置を提供することであって、具体的には下記を目的とする。
（１）しきい値電圧を下げなくても十分な動作マージンを持って低電圧化でき、駆動能力を低下させることなくパストランジスタネットワークの出力負荷を小さくできる半導体集積回路装置。
（２）ｎＭＯＳトランジスタにおいては、ゲート・ソース間電圧がＶＦ  を超えたとき、ｐＭＯＳトランジスタにおいては、ゲート・ソース間電圧が−ＶＦ  より小さくなったとき、ボディ・ソース間の電流が流れないような半導体集積回路装置。
【００１８】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じた。
本発明の一局面の骨子は、ＭＯＳトランジスタをＳＯＩ基板等の上に形成し、論理回路をパストランジスタネットワークと２線入力のバッファ回路とで構成し、パストランジスタネットワークを構成するＭＯＳトランジスタのゲートとボディとの間にボディ電位がｐｎ接合の順方向電圧より小さい所定電位を超えないようにするリミッタ素子を設け、バッファ回路を構成する第１導電型のＭＯＳトランジスタのゲートにパストランジスタネットワークの出力信号が入力し、そのゲートとボディとの間にボディ電圧がｐｎ接合の順方向より小さい所定電位を超えないようにするリミッタ素子を設け、バッファ回路を構成する２つの第２導電型のＭＯＳトランジスタの各々のゲートがバッファ回路の２線出力に交差接続され、その各々のボディとバッファ回路の入力信号との間にボディ電位がｐｎ接合の順方向電圧より小さい所定電位を超えないようにするリミッタ素子を設けていることにある。
【００１９】
具体的には、本発明の一局面は、ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、ソースが電源に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、前記半導体基板の基板領域に前記第５の信号が入力される第１のｐＭＯＳトランジスタと、前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、ソースが前記電源端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板の基板領域に前記第６の信号が入力される第２のｐＭＯＳトランジスタと、前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、ソースが接地端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板の基板領域に前記第７の信号が入力される第１のｎＭＯＳトランジスタと、前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、ソースが接地端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板の基板領域に前記第８の信号が入力される第２のｎＭＯＳトランジスタとを具備する半導体集積回路装置に適用される。
また、本発明の他の局面は、ゲートに第１の信号が入力され、ドレインに第２の信号が入力されるＭＯＳトランジスタを少なくとも１つ含み、第３の信号とその相補信号である第４の信号を出力する２ｎ入力（ｎは自然数）のパストランジスタネットワークと、前記第３の信号が入力し、第５の信号を出力する第１のリミッタ素子と、ソースが電源に接続され、ゲートが第１の出力ノードに接続され、ドレインが第２の出力ノードに接続され、前記半導体基板の基板領域に前記第５の信号が入力される第１のｎＭＯＳトランジスタと、前記第４の信号が入力し、第６の信号を出力する第２のリミッタ素子と、ソースが前記電源端に接続され、ゲートが第２の出力ノードに接続され、ドレインが第１の出力ノードに接続され、前記半導体基板の基板領域に前記第６の信号が入力される第２のｎＭＯＳトランジスタと、前記第３の信号が入力し、第７の信号を出力する第３のリミッタ素子と、ソースが接地端に接続され、ドレインが第２の出力ノードに接続され、ゲートに前記第３の信号が入力し、前記半導体基板の基板領域に前記第７の信号が入力される第１のｐＭＯＳトランジスタと、前記第４の信号が入力し、第８の信号を出力する第４のリミッタ素子と、ソースが接地端に接続され、ドレインが第１の出力ノードに接続され、ゲートに前記第４の信号が入力し、前記半導体基板の基板領域に前記第８の信号が入力される第２のｐＭＯＳトランジスタとを具備する半導体集積回路装置に適用される。
【００２１】
上記の各局面において、各リミッタ素子の電圧関係は以下のようになっている。
（１）  第１及び第２のリミッタ素子が、入力電圧に対し出力電圧が前記接地端の電位以上前記電源端の電位以下の第１の所定電圧に設定されるダイオードであること。
（２）  第１及び第２のリミッタ素子が、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｐＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板の基板領域の間の第１のビルトイン電圧をしきい値電圧に加えた電圧より低い電圧が印加されていること。
（３）  第３及び第４のリミッタ素子が、入力電圧に対し、出力電圧が前記接地端の電位以上前記電源端の電位以下の第２の所定電位に設定されるダイオードであること。
（４）  第３及び第４のリミッタ素子が、入力電圧がソースに入力され、ドレインから出力電圧が出力されるｎＭＯＳトランジスタであって、ゲートにはソースと前記半導体基板の基板領域の間の第２のビルトイン電圧をしきい値電圧に加えた電圧より高い電圧が印加されていること。
【００２２】
本発明の一局面によれば、ＭＯＳトランジスタをＳＯＩ基板等の上に形成することにより、トランジスタのボディ領域がトランジスタ毎に分離される。また、パストランジスタネットワークを構成するＭＯＳトランジスタのボディ電位がｐｎ接合に順方向電圧を超えない信号で制御される。また、バッファ回路を構成するＭＯＳトランジスタボディ電位がｐｎ接合の順方向電圧を超えない信号で制御される。
【００２３】
すなわち、本発明の一局面によれば、ＶFより大きい電源電圧で動作させても消費電力の増加がなく回路の動作やノイズを防ぐことができる。また、ソース、ボディ、ドレインからなるバイポーラトランジスタが動作しないため、ドレイン近傍におけるインパクトイオン化が抑えられ、耐圧の低下を抑制することができる。また、バッファ回路の入力容量を小さくできるため、パストランジスタのネットワークの負荷容量が小さくなる、その結果、パストランジスタ論理回路を構成するトランジスタのゲート幅を小さくすることができ、素子面積を小さくできる。
【００２９】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。
図１は、第１の実施形態に係わるパストランジスタネットワークとバッファ回路の変形例を示す図である。図１の回路は、２ｎ個の相補信号ＩＮ１、／ＩＮ１、…、ＩＮｎ、／ＩＮｎが入力し、２つの相補信号Ｙ、／Ｙが出力されるパストランジスタネットワーク１と、パストランジスタネットワークから出力される相補信号Ｙ、／ＹがＶｃｃ−ＶＦ  より小さくならないような信号を出力するリミッタ素子２１、２２と、パストランジスタネットワークから出力される相補信号Ｙ、／ＹがＶＦ  より大きくならないような信号を出力するリミッタ素子３１、３２を具備する。
【００３０】
また、ソースが電源電圧Ｖｃｃに接続され、ゲート出力端子ＯＵＴに接続され、ドレインが出力端子／ＯＵＴに接続され、ボディがリミッタ素子２１の出力に接続されたＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ１１と、ソースがＶｃｃに接続され、ゲートが／ＯＵＴに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子２２の出力に接続されたＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ１２と、ソースが接地電位Ｖｓｓに接続され、ゲートがＹに接続され、ドレインが／ＯＵＴに接続され、ボディがリミッタ素子３１の出力に接続されたＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１３と、ソースがＶｓｓに接続され、ゲートが／Ｙに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子３２の出力に接続されたＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１４とによりバッファ回路を構成する。すなわち、ＭＯＳトランジスタＭ１１〜Ｍ１４で構成される回路は、パストランジスタネットワーク１の相補出力信号Ｙ、／Ｙが入力し、相補信号ＯＵＴ、／ＯＵＴを出力する２線入力バッファ回路である。
【００３１】
図２は、２入力論理積（ＡＮＤ）の変形例である。すなわち、ｎＭＯＳトランジスタＭ１５のドレインには信号ＸＡが入力され、ゲートには信号ＸＢが入力され、ボディにはリミッタ素子４１を介して信号ＸＢが入力され、ソースは出力Ｙに接続されている。また、ｎＭＯＳトランジスタＭ１６のドレインには信号ＸＢが入力され、ゲートには信号ＸＢの相補信号／ＸＢが入力され、ボディにはリミッタ素子４２を介して信号／ＸＢが入力され、ソースは出力Ｙに接続されている。入力信号ＸＢが論理１の時、ｎＭＯＳトランジスタＭ１５は導通、ｎＭＯＳトランジスタＭ１６は非導通である。その結果、出力Ｙは信号ＸＡと同じ論理になり、ＸＡが論理０の時は論理０に、ＸＡが論理１の時は論理１になる。この時、ＭＯＳトランジスタＭ１５のボディには、信号ＸＢと同じ論理１の信号が入力されるため、ＭＯＳトランジスタＭ１５のしきい値電圧が低下する。この時のしきい値電圧を０Ｖとすると、論理１の出力時のしきい値落ちはない。一方、入力信号ＸＢが論理０の時、ｎＭＯＳトランジスタＭ１５は非導通、ｎＭＯＳトランジスタＭ１６は導通である。その結果、出力ノードＮ１は信号ＸＢと同じ論理になる。すなわち、このＡＮＤ回路においては、入力信号ＸＡ、ＸＢともに論理１の時、出力Ｙはしきい値落ちのない論理１が出力され、それ以外の組合せでは論理０が出力される。
【００３２】
図３は、２入力否定論理積（ＮＡＮＤ）の変形例である。すなわち、ｎＭＯＳトランジスタＭ１７のドレインには、信号／ＸＡが入力され、ゲートには信号ＸＢが入力され、ボディにはリミッタ素子４３を介して信号ＸＢが入力され、ソースは出力／Ｙに接続されている。また、ｎＭＯＳトランジスタＭ１８もドレインには信号／ＸＢが入力され、ゲートには信号／ＸＢが入力され、ボディにはリミッタ素子４４を介して信号／ＸＢが入力され、ソースは出力／Ｙに接続されている。この場合も上記と同様に考えると、入力信号ＸＡ、ＸＢが共に論理１の時、出力Ｙは論理０が出力され、それ以外の組合せではしきい値落ちのない論理１が出力される。
【００３３】
上記変形例において、パストランジスタネットワーク１としてｎＭＯＳトランジスタだけで構成された２入力ＡＮＤ／ＮＡＮＤゲートについての実施形態を示したが、これをＯＲ／ＮＯＲゲート、ＥＸＯＲ／ＥＸＮＯＲゲートについても同様に構成するができる。また、ｎ入力（ｎは３以上の自然数）に拡張することも可能である。
【００３４】
図４は、２入力ＥＸＯＲの変形例である。すなわち、ｐＭＯＳトランジスタＭ１９のソースには信号ＸＡが入力され、ゲートには信号ＸＢが入力され、ボディにはリミッタ素子４５を介して信号ＸＢが入力され、ドレインは出力Ｙに接続され、ｎＭＯＳトランジスタＭ２０のドレインには信号／ＸＢが入力され、ゲートには信号ぁが入力され、ボディにはリミッタ素子４６を介して信号ＸＡが入力され、ソースは出力Ｙに接続され、ｐＭＯＳトランジスタＭ２１のソースには信号／ＸＡが入力され、ゲートには信号／ＸＢが入力され、ボディにはリミッタ素子４７を介して信号／ＸＢが入力され、ドレインは出力Ｙに接続され、ｎＭＯＳトランジスタＭ２２のドレインには信号ＸＢが入力され、ゲートには／ＸＡが入力され、ボディにはリミッタ素子４８を介して信号／ＸＡが入力され、ソースは出力Ｙに接続されている。この場合も、図２及び図３の場合と同様に考えると、入力信号ＸＡ、ＸＢが共に論理０又は論理１の時、出力Ｙは論理０が出力され、それ以外の組合せでは論理１が出力される。
【００３５】
図５は、２入力ＥＸＮＯＲの変形例である。すなわち、ｐＭＯＳトランジスタＭ２３のソースには信号／ＸＢが入力され、ゲートには信号ＸＡが入力され、ボディにはリミッタ素子４９を介して信号ＸＡが入力され、ドレインは出力／Ｙに接続され、ｎＭＯＳトランジスタＭ２４のドレインには信号ＸＡが入力し、ゲートには信号ＸＢが入力し、ボディにはリミッタ５０を介して信号ＸＢが入力され、ソースは出力／Ｙに接続され、ｐＭＯＳトランジスタＭ２５のソースには信号ＸＢが入力し、ゲートには信号／ＸＡが入力し、ボディにはリミッタ素子５１を介して信号／ＸＡが入力し、ゲートには信号／ＸＢが入力し、ボディにはリミッタ素子５２を介して信号／ＸＢが入力され、ソースは出力／Ｙに接続されている。この場合も上記と同様に考えると、入力信号ＸＡ、ＸＢが共に論理０又は論理１の時、出力Ｙは論理１が出力され、それ以外の組合せでは論理０が出力される。
【００３６】
上記実施形態においては、パストランジスタネットワーク１として、ｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成された２入力ＥＸＯＲ／ＥＸＮＯＲゲートについての実施形態を示したが、これをＡＮＤ／ＮＡＮＤゲート、ＯＲ／ＮＯＲゲートについても同様に構成するができる。また、ｎ入力（ｎは３以上の自然数）に拡張することも容易である。また、２入力ＥＸＯＲゲートとキャリー発生回路を組み合わせた半加算器、３入力ＥＸＯＲゲートとキャリー発生回路を組み合わせた全加算器を含め、これらを組み合わせた様々な論理回路を構成するができる。
【００３７】
図６（ａ）〜図６（ｄ）にリミッタ素子２１、２２の例を、図７（ａ）〜図７（ｆ）にその断面図を示す。図６（ａ）はＭＯＳトランジスタＭ１１、Ｍ１２のボディ・ソース間のｐｎ接合順方向電圧ＶＦ  より小さい順方向電圧Ｖｌｉｍ  を持つダイオードである。具体的には、Ｍ１１、Ｍ１２のボディ及びソースの不純物濃度より低い不純物濃度で作られるｐｎ接合ダイオード（図７（ａ））、金属と半導体で作られるショットキー障壁ダイオードなど（図７（ｂ））である。リミッタ素子２１の場合、パストランジスタネットワーク１の出力信号Ｙにダイオードの入力が接続され、ＭＯＳトランジスタＭ１１のボディにダイオードの出力が接続される。また、リミッタ素子２２の場合、パストランジスタネットワーク１の出力信号／Ｙにダイオードの入力が接続され、ＭＯＳトランジスタＭ１２のボディにダイオードの出力が接続される。図６（ｂ）は、しきい値電圧がＶＦ  より小さいｎＭＯＳトランジスタＭ２６のゲートとゲートとドレインを接続した例、図７（ｄ）はその断面図である。また、図６（ｃ）はしきい値電圧の絶対値がＶＦ  より小さいｐＭＯＳトランジスタＭ２７のゲートとドレインを接続した例である。図６（ｄ）はソースを入力とし、ドレインを出力とし、ゲートにＶＴＰ＋ＶＦ  より低い電圧が与えられたｐＭＯＳトランジスタＭ２８を用いた例、図７（ｆ）はその断面図である。ここで、ＶＴＰはＭＯＳトランジスタＭ２８のしきい値電圧である。なお、図７（ｄ）〜図７（ｆ）のボディはフローティングでも良いし、ゲートと接続しても良い。
【００３８】
図８（ａ）及び図８（ｂ）はリミッタ素子２１をｐＭＯＳトランジスタＭ１１のボディに接続した場合の出力Ｙの電圧に対して、ボディ・ソース間電圧ＶＢＳ、しきい値電圧ＶＴ、ボディ・ソース間電流ＩＢＳをプロットしたものである。
【００３９】
図８（ａ）はリミッタ素子としてダイオードＤ１を用い、電源電圧Ｖｃｃ＝１Ｖ、リミッタ電圧Ｖｌｉｍ  ＝０．５Ｖの場合である。ダイオードの出力電圧は入力電圧よりＶｌｉｍ  だけ高くなるため、ＶＢ  は出力Ｙの電圧より常に０．５Ｖ低くなる。出力Ｙの電圧が増加すると、ボディの電位が高くなるため、Ｖは減少する。しかしながら、ＶＢ  はＶＦ  を超えないため、順方向電流ＩＢＳはほとんど流れない。
【００４０】
ダイオードＤ１の代わりにＭＯＳトランジスタＭ２６又はＭ２７を用いた場合も全く同様である。また、リミッタ素子２２とｐＭＯＳトランジスタＭ１２の動作に関しても全く同様である。
【００４１】
図８（ｂ）は、リミッタ素子として、ＭＯＳトランジスタＭ２８を用い、電源電圧Ｖｃｃ＝１Ｖ、ゲート電圧ＶＧ  ＝１Ｖ、ＶＦ  ＝０．７Ｖ、ＭＯＳトランジスタＭ２８のしきい値電圧ＶＴＰ＝０．５Ｖの場合である。入力電圧が１Ｖの場合、Ｍ２８は導通するため、出力は１Ｖとなる。入力電圧が１Ｖより下がると、出力も下がるが、入力電圧が０．５Ｖより下がるとＭ２８は非導通となるため、出力は０．５Ｖとなる。従って、出力Ｙの電圧が０Ｖから０．５Ｖまでは、ＶＢＳ＝−０．５Ｖ、出力Ｙの電圧が０．５Ｖを超えるとＶＢＳは増加し、ＶＴは減少する。しかしながら、ＶＢＳはＶＦ  を超えないため、順方向電流ＩＢＳはほとんど流れない。また、リミッタ素子２２とｐＭＯＳトランジスタＭ１２、リミッタ素子４５とｐＭＯＳトランジスタＭ１９、リミッタ素子４７とｐＭＯＳトランジスタＭ１２、リミッタ素子４９とｐＭＯＳトランジスタＭ２３、リミッタ素子５１とｐＭＯＳトランジスタＭ２５の各動作に関しても全く同様である。
【００４２】
図９（ａ）〜図９（ｄ）にリミッタ素子３１、３２の例、図１０（ａ）〜図１０（ｆ）のその断面図を示す。図９（ａ）、図１０（ａ）〜図１０（ｃ）はダイオードＤ２、図９（ｂ）、図１０（ｄ）はｎＭＯＳトランジスタＭ２６、図９（ｃ）、図１０（ｅ）はｐＭＯＳトランジスタＭ２７を用いたものであり、図６（ａ）〜図６（ｄ）との違いは、入力と出力が入れ替わっている点である。図９（ｄ）は、ソースを入力とし、ドレインを出力とし、ゲートにＶＴＮ＋ＶＦ  より高い電圧が与えられたｎＭＯＳトランジスタＭ３１用いた例、図１０（ｆ）はその断面図である。ここで、ＶＴＮはＭＯＳトランジスタＭ３１のしきい値電圧である。なお、図１０（ｄ）〜図１０（ｆ）のボディはフローティングでも良いし、ゲートに接続しても良い。
【００４３】
図１１（ａ）及び図１１（ｂ）は、リミッタ素子３１をｎＭＯＳトランジスタＭ１３のゲートとボディの間に接続した場合のゲート・ソース間電圧ＶＧＳに対して、ボディ・ソース間電圧ＶＢＳ、しきい値電圧ＶＴ、ボディ・ソース間電流ＩＢＳをプロットしたものである。図１１（ａ）はリミッタ素子としてダイオードＤ２を用い、電源電圧Ｖｃｃ＝１Ｖ、リミッタ電圧Ｖｌｉｍ  ＝０．５Ｖの場合である。ダイオードの出力電圧は入力電圧よりＶｌｉｍ  だけ低くなるため、ＶＢＳはＶＧＳより常に０．５Ｖ低くなる。ＶＧＳが増加すると、ボディの電位が高くなるため、ＶＴは減少する。しかしながら、ＶＢＳはＶＦ  を超えないため、順方向電流ＩＢＳはほとんど流れない。ダイオードＤ２の代わりにＭＯＳトランジスタＭ３１を用い、電源電圧Ｖｃｃ＝１Ｖ、ゲート電圧ＶＧ  ＝０Ｖ、ＶＦ  ＝０．７Ｖ、ＭＯＳトランジスタＭ３１のしきい値電圧ＶＴＮ＝−０．５Ｖの場合である。入力電圧が０Ｖの場合、Ｍ３１は非導通になるため、出力は０Ｖとなる。入力電圧が０Ｖより高くなると出力も上昇するが、入力電圧が０．５Ｖより高くなるとＭ３１は非導通になるため、出力は０．５Ｖとなる。従って、ＶＧＳが０から０．５Ｖまでは、ＶＢＳは増加し、ＶＴは減少する。また、ＶＧＳが０．５Ｖを超えると、ＶＢＳ＝０．５Ｖとなり、ＶＢＳはＶＦ  を超えないため、順方向電流ＩＢＳはほとんど流れない。また、リミッタ素子３２とｎＭＯＳトランジスタＭ１４、リミッタ素子４１とｎＭＯＳトランジスタＭ１５、リミッタ素子４２とｎＭＯＳトランジスタＭ１６、リミッタ素子４３とｎＭＯＳトランジスタＭ１７、リミッタ素子４４とｎＭＯＳトランジスタＭ１８、リミッタ素子４６とｎＭＯＳトランジスタＭ２０、リミッタ素子４８とｎＭＯＳトランジスタＭ２２、リミッタ素子５０とｎＭＯＳトランジスタＭ２４、リミッタ素子５２とｎＭＯＳトランジスタＭ２６の各動作に関しても全く同様である。図１のバッファ回路の入力容量は、ｎＭＯＳトランジスタＭ１３又はＭ１４のゲート容量とリミッタ素子の入力容量である。ＳＯＩ基板上に形成されたＭＯＳトランジスタは、ソースドレイン接合容量がほとんどないため、特にリミッタ素子として、図６（ｂ）、図６（ｄ）、図９（ｃ）、図９（ｄ）を用いた場合、リミッタ素子の入力容量はほぼ０になる。従って、このバッファ回路の入力容量はｎＭＯＳトランジスタＭ１３又はＭ１４のゲート容量だけになる。このようにパストランジスタネットワーク１の出力負荷容量は、従来のＣＭＯＳインバータで構成されたバッファ回路に比べて小さくなる。
【００４４】
図１２は、更に他のパストランジスタ論理回路であり、図１と同じ符号を付したものは説明を省略する。ＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ３２はソースが電源電圧Ｖｃｃに接続され、ゲートがＹに接続され、ドレインが出力端子／ＯＵＴに接続され、ボディがリミッタ素子２１の出力に接続され、ＳＯＩ基板上に形成されたｐＭＯＳトランジスタＭ３３はソースがＶｃｃに接続され、ゲートが／Ｙに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子２２の出力に接続され、ＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ３４はソースが接地電位Ｖｓｓに接続され、ゲートがＯＵＴに接続され、ボディがリミッタ素子３１の出力に接続され、ＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１４はソースがＶｓｓに接続され、ゲートが／ＯＵＴに接続され、ドレインがＯＵＴに接続され、ボディがリミッタ素子３２の出力に接続されている。すなわち、ＭＯＳトランジスタＭ３２〜Ｍ３５で構成される回路は、パストランジスタネットワーク１の相補出力信号Ｙ、／Ｙが入力し、相補信号ＯＵＴ、／ＯＵＴを出力する２線入力バッファ回路である。
【００４５】
図１のパストランジスタ論理回路はパストランジスタネットワーク１の出力をｎＭＯＳトランジスタだけで受け、そのハイレベル出力をｐＭＯＳトランジスタで構成された回路で保持するものである。これに対して、図１２のパストランジスタ論理回路はパストランジスタネットワーク１の出力をｐＭＯＳトランジスタだけで受け、そのロウレベルをｎＭＯＳトランジスタで構成された回路で保持する。
【００４６】
図１３は本発明の更に他のパストランジスタ論理回路である。図１３が図１と異なるのは、ハイレベル保持回路を構成するｐＭＯＳトランジスタＭ３６、Ｍ３７リミッタ素子２３、２４が加えられていることである。すなわち、ｐＭＯＳトランジスタＭ３６のソースが電源電圧Ｖｃｃに接続され、ゲートが／Ｙに接続され、ドレインがＹに接続され、リミッタ素子２３がゲートとボディの間に接続され、ｐＭＯＳトランジスタＭ３７のソースがＶｃｃに接続され、ゲートがＹに接続され、ドレインが／Ｙに接続され、リミッタ素子２４がゲートとボディの間に接続されている。この場合、パストランジスタネットワーク１を構成するＭＯＳトランジスタのしきい値電圧が高くなり、論理１出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【００４７】
図１４は、本発明の他のパストランジスタ論理回路である。図１４が図１３と異なるのは、ｐＭＯＳトランジスタＭ３６、Ｍ３７のゲート及びリミッタ素子２３、２４の入力がバッファ回路の出力に接続されていることである。すなわち、ｐＭＯＳトランジスタＭ３６のソースが電源電圧Ｖｃｃに接続され、ゲートが／ＯＵＴに接続され、ドレインがＹに接続され、リミッタ素子２３がゲートとボディの間に接続され、ｐＭＯＳトランジスタＭ３７のソースがＶｃｃに接続され、ゲートがＯＵＴに接続され、ドレインが／Ｙに接続され、出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【００４８】
図１５は本発明の更に他のパストランジスタ論理回路である。図１３と異なるのは、ハイレベル保持回路を構成するｐＭＯＳトランジスタＭ３６、Ｍ３７のボディがリミッタ素子２１、２２の出力に接続されていることである。すなわち、ｐＭＯＳトランジスタＭ３６のソースが電源電圧Ｖｃｃに接続され、ゲートが／Ｙに接続され、ドレインがＹに接続され、ボディがリミッタ素子２１の出力に接続され、ｐＭＯＳトランジスタＭ３７のソースがＶｃｃに接続され、ゲートがＹに接続され、ドレインが／Ｙに接続され、ボディがリミッタ素子２２の出力に接続されている。この場合も、論理１出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【００４９】
本実施形態では、図１３に対して、リミッタ素子２１をｐＭＯＳトランジスタＭ３２、Ｍ３６でリミッタ素子２２をｐＭＯＳトランジスタＭ３３、Ｍ３７でそれぞれ共有したが、図１４に対しても同様にリミッタ素子を共有できる。また、図１２に対して電圧保持回路を付加しても良い。
【００５０】
図１６は本発明の第２の実施形態に係わるｎＭＯＳトランジスタである。図１６には、ＳＯＩ基板上に形成されたｎＭＯＳトランジスタＭ１と、Ｍ１のゲートとボデイの間の接続されたキャパシタＣ１と、Ｍ１のボディ電位を所定電圧Ｖｌｉｍ  以下に保つためのリッミタ回路１とが示されている。
【００５１】
図１７に図１６のリミッタ回路１として、ｐＭＯＳトランジスタを用いた例を示す。Ｍ２はＭ１のボディをソースとし、ＳＯＩ基板をゲートとし、ドレインに電圧ＶＮＮが与えられたｐＭＯＳトランジスタである。ゲートには基板電位ＶＳＵＢ  （≧ＶＮＮ）が与えられている。このリミッタ回路のリミット電圧Ｖｌｉｍ  ＝ＶＳＵＢ  ＋ＶＴＬとなる。ここで、ＶＴＬはＭ２のしきい値電圧の絶対値である。
【００５２】
図１８（ａ）及び図１８（ｂ）は、図１６に示すようなキャパシタとリミッタ回路を持つｎＭＯＳトランジスタＭ１の平面図及び断面図を示す。図１８（ａ）及び図１８（ｂ）において、ｐ型シリコン基板２には、埋め込み絶縁酸化漠３の上に素子領域４が形成されている。素子領域４において、ｐ型領域５をボデイとしたｎＭＯＳトランジスタＭ１が形成されている。素子領域の上部には、ゲート６と、ゲート６とコンタクト８で接続された金属配線７と、ゲート絶縁酸化膜９が形成されている。ソース／ドレイン領域１０は、ｎ型拡散層で形成される。金属配線１１はソース／ドレイン領域とコンタクト８で接続されている。
【００５３】
素子領域４において、ｐ型領域１２とゲート６とでＭＯＳキャパシタＣ１が形成されている。Ｃ１のしきい値電圧がＭＯＳトランジスタＭ１のしきい値電圧より高くなるように、ｐ型領域１２の不純物濃度がｐ型領域５の不純物濃度より高く設定されている。
【００５４】
素子領域４において、ｉ型領域１３をボデイ、ｐ基板２をゲート、ｐ型領域５をソース、ｐ型領域１４をドレインとしたｐＭＯＳトランジスタＭ２が形成されている。ｐ型領域１５はＭ２のしきい値電圧を制御するための領域である。１６はドレイン領域１４とコンタクト８で接続された金属配線である。
【００５５】
図１９はｎＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳに対して、ボディ・ソース間電圧ＶＢＳ、しきい値電圧ＶＴＮ、ボデイ・ソース間電流ＩＢＳをプロットしたものである。ソース電位を０Ｖ、ＶＮＮ＝０Ｖ、ＶＳＵＢ  ＝０Ｖとし、ＶＧＳ＝０Ｖの時のボディ電位ＶＢＳ＝０Ｖ、ｐＭＯＳトランジスタＭ２のしきい値電圧の絶対値ＶＴＬを０．５Ｖとする。また、ボディの容量が無視できると仮定する。この時、ＶＧＳを０Ｖから１Ｖまで上昇させ、次に１Ｖから０Ｖまで下降させた場合を考える。
【００５６】
まず、ＶＧＳが０Ｖから上昇するとき、ｐＭＯＳトランジスタＭ２がカットオフしているためｎＭＯＳトランジスタＭ１のボディはフローテイング状態にある。従って、Ｍ２が導通するまでＶＢＳは上昇する。ＶＢＳ＝Ｏ．５Ｖ（  ＝ＶＴＬ＝Ｖｌｉｍ  ）  となると、Ｍ２が導通するため、ＶＢＳはそれ以上上昇しなくなる。従って、ＶＧＳがＶＦ  を超えて増加しても、ボディ・ソース間のｐｎ接合の電流ＩＢＳは流れない。また、ＶＢＳの増加に伴って、ＶＴＮは減少する。
【００５７】
次に、ＶＧＳが１Ｖから下降するとき、Ｍ１のボデイはフローティング状態にあるため、ＶＢＳは減少する。この時、ＶＢＳはＶＦ  を超えないため、ＩＢＳは流れない。また、ＶＢＳの減少に伴ってＶＴＮは増加し、ＶＧＳ＝０Ｖのときのしきい値電圧が高くなり、カットオフ時のリーク電流はより一層小さくなる。
【００５８】
以上の実施形態はｎＭＯＳトランジスタについて説明したが、ｐＭＯＳトランジスタにおいても、不純物の導電型、電圧の極性変えることによって全く同様な構成が実現できる。
【００５９】
次に、このような構成のＭＯＳトランジスタを用いた回路の例としてインバータ回路の過渡動作を説明する。
図２０は放電側にｎＭＯＳトランジスタＭ３、充電側にｐＭＯＳトランジスタＭ４を用いて構成したＣＭＯＳインバータ回路である。Ｍ３はキャパシタＣ２とｐＭＯＳトランジスタＭ５とを同一素子領域上に持ち、ゲートは入力端子に接続され（入力電圧ＶＩＮ）、ソースは接地され（  接地電位Ｖｓｓ）  、ドレインは出力端子に接続されている（出力電圧ＶＯＵＴ  ）。Ｃ２は入力端子とＭ３のボディ（ボディ電圧ＶＢＮ）に接続され、Ｍ５のゲートとドレインは接地さ江ソースはＭ３のボデイに接続されている。Ｍ４はキャパシタＣ３とｎＭＯＳトランジスタＭ６とを同一素子領域上に持ち、ゲートは入力端子に接続され、ソースは電源電圧ＶＣＣに接続さねドレインは出力端子に接続されている。Ｃ３は入力端子とＭ４のボデイ（  ボディ電圧ＶＢＰ）  に接続され、Ｍ６のゲートとドレインは電源電圧に接続され、ソースはＭ４のボディに接続されている。図２１（ａ）〜図２１（ｃ）は、このインバータ回路に信号ＶＩＮを入力したときの、出力電圧ＶＯＵＴ  、Ｍ３のボデイ電圧ＶＢＮとしきい値電圧ＶＴＮ、Ｍ４のボデイ電圧ＶＢＰとしきい値電圧ＶＴＰの過渡的な波形を示す。ここで、ＶＤＤ＝１Ｖ、Ｖｓｓ＝０Ｖ、Ｖｌｉｍ  ＝０．５Ｖであると仮定する。また、初期状態として、ｔ＝０のとき、ＶＩＮ＝０Ｖ、ＶＢＮ＝Ｖｌｉｍ  、  ＶＢＰ＝ＶＤＤ−Ｖｌｉｍ  であると仮定する。
【００６０】
まず、ｔ＝０のとき、ＶＢＮ＝０．５Ｖであるため、Ｍ３のしきい値電圧はＶＢＮ＝０Ｖの時の値ＶＴＮＯ  より小さくなるが、ＶＩＮ＝０Ｖであるため、Ｍ３は非導通である。また、ＶＢＰ＝０．５Ｖであるため、Ｍ４のしきい値電圧の絶対値はＶＢＰ＝１Ｖの時の値の絶対値｜ＶＴＰ０  ｜より小さく、Ｍ４は導通する。その結果インバータの出力はＭ４により充電され、ＶＯＵＴ  ＝１Ｖとなる。次に、ｔ＝ｔ１からｔ＝ｔ２でＶＩＮが立ち上がると、キャパシタＣ２、Ｃ３の容量結合によりＶＢＮ、ＶＢＰは上昇しようとするが、Ｍ５は導通、Ｍ６は非導通であるため、ＶＢＮはＶｌｉｍ  を保ち、ＶＢＰだけがＶｍａｘ  まで上昇する。この時、Ｍ４のボディの容量をＣＢＰとすると、Ｖｍａｘ  ＝Ｃ３／（  Ｃ３＋ＣＢＰ）  （Ｖ）となる。また、ＶＴＮは変化せず、低いしきい値のままであるが、ＶＴＰの絶対値は大きくなる。その結果インバータの出力はＭ３により放電され、ＶＯＵＴ  ＝０Ｖとなる。
【００６１】
次に、ｔ＝ｔ３からｔ＝ｔ４でＶＩＮが立ち下がると、キャパシタＣ２、Ｃ３の容量結合によりＶＢＮ）ＶＢＰは下降する。この時、Ｍ５、Ｍ６共非導通であり、  ＶＢＮはＶｍｉｎ  まで、ＶＢＰはＶｌｉｍ  まで下降する。この時、Ｍ３のボディの容量をＣＢＮとすると、Ｖｍｉｎ  ＝Ｃ２／（Ｃ２＋ＣＢＮ）（Ｖ）となる。また、ＶＴＮは大きくなり、ＶＴＰの絶対値は小さくなる。その結果インバータの出力はＭ４により充電されＶＯＵＴ  ＝１Ｖとなる。
【００６２】
次に、ｔ＝ｔ５からｔ＝ｔ６でＶＩＮが立ち上がると、キャパシタＣ２、Ｃ３の容量結合によりＶＢＮ、ＶＢＰは上昇する。この時、Ｍ５、Ｍ６は非導通であり、  ＶＢＮはＶｌｉｍ  まで、ＶＢＰはＶｍａｘ  まで上昇する。また、ＶＴＮは小さくなり、ＶＴＰの絶対値は大きくなる。その結果インバータの出力はＭ３により放電され、    ＶＯＵＴ  ＝０Ｖとなる。
【００６３】
以下同様の動作を繰り返す。上記のように、本実施形態のインバータにおいては、導通するＭＯＳトランジスタのしきい値電圧の絶対値を下げ、非導通のＭＯＳトランジスタのしきい値の絶対値を高めるという従来のゲートとボディを直接接続したときの特長をそのまま生かし、かつ電源電圧がＶＦ  を超えたときに、初期状態を除いて、余計な電流が流れなくすることができる。従って、ＶＦ  以上の電源電圧でも正常に回路が動作し、また、ＶＦ  以下の電源電圧においても、電源電圧の変動、ノイズの影響を受けにくい回路を提供できる。
【００６４】
なお、本実施形態においては、Ｍ５のゲートとドレイン、Ｍ６のゲートとドレインは同電位にしたが、これに限定されず、電源電王、接地電圧、Ｍ５、Ｍ６のしきい値電圧、Ｖｌｉｍ  との関係で、異なる電位にしても良い。また、１入力のインバータ回路だけでなく、多入力の論理回路に適用しても良いし、トランスミッシヨンゲート、パストランジスタ論理回路といった信号伝達型の回路に適用しても良い。
本発明は、上記の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【００６５】
【発明の効果】
本発明によれば次のような効果が得られる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるパストランジスタネットワークとバッファ回路の変形例を示す図。
【図２】２入力ＯＲの例を示す回路構成図。
【図３】２入力ＮＯＲの例を示す回路構成図。
【図４】２入力ＥＸＯＲの例を示す回路構成図。
【図５】２入力ＥＸＮＯＲの例を示す回路構成図。
【図６】リミッタ素子の例、
【図７】図６のリミッタ素子の断面図を示す図。
【図８】リミッタ素子付きのＭＯＳトランジスタのボディ・ソース間電圧、しきい値電圧、ボディ・ソース間電流を示す図。
【図９】リミッタ素子の例、
【図１０】図９のリミッタ素子の断面図を示す図。
【図１１】リミッタ素子付きのＭＯＳトランジスタのボディ・ソース間電圧、しきい値電圧、ボディ・ソース間電流を示す図。
【図１２】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１３】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１４】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１５】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図１６】本発明の第２の実施形態に係わるｎＭＯＳトランジスタを示す図。
【図１７】図１６で使用されるリミッタ回路の一例を示す図。
【図１８】図１６の回路の平面図及び断面図。
【図１９】ゲート・ソース間電圧に対するボディ・ソース間電圧、しきい値電圧、ボデイ・ソース間電流の直流特性を示す図。
【図２０】本発明のｎＭＯＳトランジスタとｐＭＯＳトランジスタを用いたインバータ回路。
【図２１】図２０のインバータ回路に信号ＶＩＮを入力したときの、出力電圧ＶＯＵＴ  、Ｍ３のボデイ電圧ＶＢＮとしきい値電圧ＶＴＮ、Ｍ４のボデイ電圧ＶＢＰとしきい値電圧ＶＴＰの過渡的な波形を示す図。
【図２２】従来のパストランジスタ論理による２入力ＡＮＤ／ＮＡＮＤゲートを示す回路構成図。
【図２３】従来のゲートとボディを直接接続した従来のｎＭＯＳトランジスタを示す図。
【図２４】そのゲート・ソース間電圧に対するボデイ・ソース間電圧、しきい値電圧、ボデイ・ソース間電流の直流特性を示す図。
【符号の説明】
１…パストランジスタネットワーク
２１、２２、３１、３２…リミッタ素子
Ｍ１１〜Ｍ１４…ＭＯＳトランジスタ
【図１】
0003547906.tif 000002
【図２】
0003547906.tif 000003
【図３】
0003547906.tif 000004
【図４】
0003547906.tif 000005
【図５】
0003547906.tif 000006
【図６】
0003547906.tif 000007
【図７】
0003547906.tif 000008
【図８】
0003547906.tif 000009
【図９】
0003547906.tif 000010
【図１０】
0003547906.tif 000011
【図１１】
0003547906.tif 000012
【図１２】
0003547906.tif 000013
【図１３】
0003547906.tif 000014
【図１４】
0003547906.tif 000015
【図１５】
0003547906.tif 000016
【図１６】
0003547906.tif 000017
【図１７】
0003547906.tif 000018
【図１８】
0003547906.tif 000019
【図１９】
0003547906.tif 000020
【図２０】
0003547906.tif 000021
【図２１】
0003547906.tif 000022
【図２２】
0003547906.tif 000023
【図２３】
0003547906.tif 000024
【図２４】
0003547906.tif 000025