(57)【特許請求の範囲】
【請求項１】
配線レイアウトデータから互いに独立した配線パターンを抽出し、前記独立した配線パターンを半導体基板との接続形態によって、ＭＯＳ型トランジスタのゲート電極に接続された第１の配線パターン、前記半導体基板との抵抗性または整流性接続を有する第２の配線パターン、または前記第１の配線パターン及び第２の配線パターンのいずれにもあてはまらない第３の配線パターンに分類する工程と、前記第２の配線パターンの領域を特定の距離だけ拡張、反転処理し第１の領域を求める工程と、前記第３の配線パターンの領域の中で、その面積密度が４０％以上の領域を抽出し、第２の領域を求める工程と、前記第１の領域と第２の領域との論理積をとり、第３の領域を求める工程と、前記第１の配線パターンと前記第３の領域との論理積を求め、その値を予め設定された基準値と比較する工程とを有する半導体装置の診断方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ型半導体装置の構造に関するものであり、特にドライエッチングの際に生じる電荷の注入に基づく劣化を防止することのできるＭＯＳ型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化が大きく進展してきており、ＭＯＳ型半導体装置においても、トランジスタ素子の微細化に伴って、ゲート絶縁膜の薄膜化がはかられてきている。その結果、具体的には０．２５μｍルールでは６〜８ｎｍの薄いゲート絶縁膜が使用されることになりつつある。
【０００３】
上記のような薄いゲート絶縁膜を有する半導体装置を製造する際には、製造工程中に発生するゲート絶縁膜へのダメージが問題となり、特に、ドライエッチング工程において、配線パターンに注入された電荷が、ゲート絶縁膜中を流れることによって生じる、ゲート絶縁膜の破壊、劣化、およびトランジスタ特性の劣化（しきい値電圧変動、飽和電流値減少）は、微細化にともなって大きな問題となってくる。一方で、素子の微細化に伴う配線パターンの高密度化に伴い、ドライエッチング工程においてゲート絶縁膜へ流れる電流は増大する。
【０００４】
上記のような課題を解決するための従来の技術としては、ドライエッチング工程のプロセス条件を最適化し、配線パターンに注入される電荷量を最小化させるということが挙げられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ドライエッチングプロセス条件の最適化を行い、ウェハー全体に入射される総電荷量の制御、最適化を行った場合においても、実際の集積回路を構成するトランジスタ間では特性がばらついてしまうという問題がある。
【０００６】
ドライエッチングプロセスにおいて、配線パターンを介してゲート絶縁膜に注入される電荷量は、配線のパターン、さらには配線に隣接して（１μｍ以下の距離）存在する配線パターンにも依存するわけであるが、上記の問題点は、配線とは接続されていない別の配線パターンのレイアウトに非常に大きく依存する。一方、実際の集積回路においては、トランジスタのゲート電極に接続される配線パターンや、それに隣接して存在する配線パターンのレイアウトは、個々のトランジスタによって全く異なっている。従って、集積回路中の各トランジスタにおいて、ドライエッチング工程でのダメージによって、しきい値電圧や飽和電流値等の特性がばらつくことになり、回路動作の不良が発生する。
【０００７】
このような、隣接した配線パターンのレイアウトに依存した、ドライエッチング中でダメージが加わることによるトランジスタ劣化特性の一例を図７に示す。
【０００８】
図７は、ＭＯＳ型トランジスタのゲート電極に接続した配線パターンに隣接して、前記配線パターンとも半導体基板とも接続されていない浮遊配線パターン（存在率５０％）が隣接して存在した場合の、ドライエッチング工程を経ることによるＭＯＳ型トランジスタ特性劣化の様子を示したものである。具体的には、そのレイアウトを図７（ａ）に示し、図７（ｂ）に浮遊配線領域の幅を変化させた場合のＭＯＳ型トランジスタの劣化の様子を示す。図７から明らかなように、隣接する浮遊配線領域幅の増大に伴い、しきい値電圧と飽和電流値等のトランジスタ特性が劣化する。なお、上記の存在率とは、浮遊配線パターンの存在する領域の面積に対する浮遊配線パターンの面積の割合のことであり、また、上記の図７に示した例では浮遊配線パターンの存在率が５０％の場合のものを取り上げたが、存在率が４０％以上であれば、上記したような問題点が生じる。
【０００９】
以上のように、本発明が課題としている問題点について説明を行なったが、現時点では、しきい値シフトはドライエッチングの後に行なわれる熱処理工程によってある程度は抑制されている。しかしながら、上記したように、今後の浮遊配線領域幅の増大に伴ってドライエッチング後の熱処理では十分にその特性を回復できなくなる可能性が高い。
【００１０】
次に以下では、上記のようにＭＯＳ型トランジスタがドライエッチング工程において劣化するメカニズムについて図８を参照しながら説明する。
【００１１】
図８は、ＭＯＳ型トランジスタのゲート電極と接続された配線をドライエッチングにより形成する際の模式図を示したものであり、図８（ａ）はゲート電極と接続された配線に隣接した浮遊配線が存在しない場合を、一方図８（ｂ）はゲート電極と接続された配線に隣接した浮遊配線が存在する場合を示したものである。
【００１２】
通常のドライエッチングプロセスにおいては、プラズマイオン源から供給される電子によって、レジストマスクが負に帯電することが知られており、このため、密な配線領域ではプラズマイオン源からの配線パターンへの電子の供給が妨げられ、配線パターンでの正電荷と負電荷のバランスが崩れてしまう（具体的には正電荷が過剰に供給されている）。従って、結果として、配線パターンへの実効的な注入電荷量が増大する。特に浮遊配線をパターニングするためのレジストマスクにおいては、レジストマスク中に帯電した電子が流れる経路が半導体装置内に存在しないため、その帯電量は経路が存在する場合に比べて大きくなる。よって、浮遊配線の存在による電荷バランスの乱れは大きく、その影響は隣接する配線にまで及ぶ。このような浮遊配線パターンが密集して存在した場合には、隣接配線パターンへの影響は非常に大きくなる。
【００１３】
実際に、このように浮遊配線パターンが密集するようなレイアウトは集積回路においてしばしば存在するものであり、これに隣接したゲート電極に接続される配線パターンへの影響は、特性ばらつきを考慮したプロセス、デバイス設計を行う上で非常に重要となる。例えば、図７に示した例においては、ドライエッチング工程でのダメージによるトランジスタのしきい値電圧変動を２０ｍＶ程度以下に抑えるためには、前記トランジスタのゲート電極に接続された配線パターンに隣接して、長さ１００μｍ、幅５μｍより大きな浮遊配線のみで構成される密度５０％の配線領域は設置しないように、レイアウト設計することが必要となる。
【００１４】
従って、本発明は上記問題点に鑑み、密集した複数の浮遊配線パターンが存在した場合に、この浮遊配線パターンに隣接してトランジスタのゲート電極に接続された配線を設置した場合においても、トランジスタの劣化による特性ばらつきの増大を防ぐことの可能な半導体装置の構造とその配線レイアウトの診断方法を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、密集した複数の浮遊配線パターンに隣接して、半導体基板と電気的に接続された配線パターンを設置し、浮遊配線パターンと、それに隣接して存在するゲート電極に接続された配線パターンのレジストマスクへの電荷のチャージアップ量を減少させることを特徴とするものであり、具体的には、浮遊配線パターンの一部をダイオードに接続する等の半導体基板に電気的に接続された構成となっている。
【００１６】
また、ゲート電極配線周辺の浮遊配線の疎密に関わらず、トランジスタ特性ばらつきを低減するための配線パターンのレイアウト方法として、半導体集積回路の各配線層の配線レイアウトを、浮遊配線の密度によるトランジスタ特性変動、特性ばらつきの観点から診断する構成となっている。
【００１７】
【発明の実施の形態】
（実施の形態１）
以下、本発明を実施の形態により詳細に説明するわけであるが、まず本発明実施の形態１における半導体装置について図面を参照しながら説明する。
【００１８】
図１は本発明実施の形態１における半導体装置の構造図を示したものであり、図１（ａ）は本実施の形態における半導体装置の平面図、図１（ｂ）は図１（ａ）中Ａ−Ａ’に対応するＭＯＳ型トランジスタおよびダイオードの断面図を示したものである。
【００１９】
図１において、１０１はＰ型半導体基板１００上に形成された素子分離領域、１０２はＮ型ＭＯＳトランジスタ１０３を構成するゲート酸化膜、１０４はゲート電極、１０５は半導体素子上に形成された層間絶縁膜、金属配線１０６はコンタクトプラグ１０７を介して、前記Ｎ型ＭＯＳトランジスタのゲート電極１０４に接続されている。また、１０８はＰ型半導体基板１００中に形成されたＮ型半導体領域であり、ダイオード１０９を形成している。金属配線１１０はコンタクトプラグ１１１を介して、前記ダイオード１０９に接続されている。また、１１２は密に配置された金属配線パターンであり、図１に示す工程以下の配線層においてはいずれの半導体装置や、半導体基板とも電気的に絶縁されている。本実施の形態においては、密に配置された金属配線パターンの一例として、平行にレイアウトされた複数本（図１では２本）の金属配線パターンを示している。前記ゲート電極に接続された金属配線１０６、および前記ダイオードに接続された金属配線１１０は、前記密集した金属配線領域と隣接しており、互いに前記密集した金属配線領域を挟んだ位置に存在する。
【００２０】
次に図１に示した本実施の形態における半導体装置の製造方法について図２に示す工程断面図を参照しながら説明する。
【００２１】
まず図２（ａ）に示すように、周知の方法でＭＯＳ型トランジスタ１０３、ダイオード１０９、層間絶縁膜１０５、コンタクトプラグ１０７、１１１を形成した後、全面に金属膜１１３を堆積し、フォトレジスト１１４でパターニングを行う。次に、図２（ｂ）に示すように、ドライエッチング工程によってフォトレジスト１１４をマスクとして、金属膜１１３のエッチングを行う。そして、ドライエッチング終了後、フォトレジスト１１４を除去することによって、金属配線のパターニング工程を終了する（図２（ｃ））。
【００２２】
本実施の形態によれば、ゲート電極に接続された金属配線に隣接して、密集した浮遊金属配線が存在することによるトランジスタ特性劣化は、ダイオードに接続された金属配線の存在によって、大きく減少させることができる。
【００２３】
図３に、ゲート電極に接続された金属配線の１００μｍの範囲にわたって、ライン／スペース＝０．６μｍ／０．６μｍで密にレイアウトされた浮遊金属配線（存在率＝５０％）が隣接して存在する場合の、浮遊配線本数に対するトランジスタ劣化特性を示す。ダイオードに接続された金属配線を設置しない場合には、４本の浮遊配線が隣接する（存在率５０％の浮遊配線が距離６μｍの範囲にわたって存在する）ことによってトランジスタのしきい値電圧は２０ｍＶ以上変動している。一方、ダイオードに接続された金属配線を前記浮遊金属配線に隣接して設置した場合には、５０本程度の浮遊配線が隣接する（存在率５０％の浮遊配線が距離６０μｍの範囲にわたって存在する）までしきい値電圧の変動は２０ｍＶ以下に抑制されており、浮遊金属配線の密集に対する耐性は、１０倍に向上している。
【００２４】
上記の図３に示したように、ＭＯＳ型トランジスタのしきい値シフト量を低減することのできるメカニズムについて、図４を参照しながら説明する。
【００２５】
図４（ｂ）は従来のように、ゲート電極に接続された配線パターンに隣接した浮遊配線パターンが存在した状態のものであり、図４（ａ）は図４（ｂ）に示す配線パターンに対して、浮遊配線パターンに隣接してダイオードに接続された浮遊配線をさらに設けたものを示している。図４（ａ）に示すように、ダイオードに接続された金属配線を設置することによって、浮遊配線、およびゲート電極に接続された金属配線上のレジストマスクへの電荷のチャージアップが大きく抑制されるためと考えられる。具体的にそのメカニズムについて述べると、ダイオードに接続された浮遊配線パターン上に形成されたレジストがチャージアップされてもその電荷はダイオードを通じて基板へ流れるため、このレジストはいつまでたってもチャージアップが生じない。従って、ドライエッチングの際に生じる電荷はダイオードに接続された配線パターン上のレジストに優先的に供給されることになり、本来の浮遊配線パターン上のレジストには供給されず、実効的な電流の増加を根本的に防止することができる。
【００２６】
なお、本実施の形態においては、浮遊配線のパターンについては平行にレイアウトされたものを示しているが、同じ存在率を有する任意のレイアウトの浮遊配線パターンについて、同等の効果を得ることができる。
【００２７】
また、レジストへのチャージアップ電荷低減のための配線として、ダイオードに接続された金属配線を用いているが、半導体基板と抵抗性接触している金属配線を用いた場合についても同等の効果が得られる。
【００２８】
さらに、本実施の形態においては、半導体基板との電気的導通を形成するために、集積回路動作に必要で無いダミーの配線パターンを設置しているが、集積回路動作に有用な例えばトランジスタのソース、ドレイン、基板端子等に接続された金属配線パターンを有効に配置することによっても同等の効果が得られる。
【００２９】
（実施の形態２）
図５は本発明実施の形態２における半導体装置の構造図を示したものであるが、この実施の形態における半導体装置の利点を説明するため、図９に示す従来の半導体装置の構造図と比較を行いながら説明する。
【００３０】
まず従来の配線レイアウトを示す図９（ａ）及び（ｂ）においては、トランジスタ１０３のゲート電極に接続された金属配線１０６は、浮遊配線が密にレイアウトされた領域１１２に近接し存在している。また、図９（ｃ）及び（ｄ）中のＭＯＳ型トランジスタ１０３のゲート電極に接続された金属配線１０６は、他の配線パターンがレイアウトされていない疎な領域に存在している。図９（ａ）及び（ｂ）のような配線レイアウトのドライエッチング工程においては、ゲート電極に接続された金属配線周囲の浮遊配線上のマスクレジストおいて、電荷のチャージアップが発生し、その結果トランジスタの劣化は大きい。一方、図９（ｃ）及び（ｄ）のような配線レイアウトにおいては、ゲート電極に接続された金属配線周囲に他の配線がレイアウトされていないため、ドライエッチング工程におけるトランジスタの特性劣化は小さい。従って、ドライエッチング工程において、集積回路内のトランジスタ特性ばらつきが増大してしまう。
【００３１】
一方、本発明の半導体装置を示す図５（ａ）及び（ｂ）中のＭＯＳ型トランジスタ１０３のゲート電極に接続された金属配線１０６は、浮遊配線が密にレイアウトされた領域１１２に近接し存在しており、さらに浮遊配線が密にレイアウトされた領域に隣接してダイオード１０９に接続された金属配線１１０が設置されている。また、図５（ｃ）及び（ｄ）中のＭＯＳ型トランジスタ１０３のゲート電極に接続された配線１０７に隣接して、浮遊配線１１２（上記の図５（ａ）及び（ｂ）よりは浮遊配線が疎に存在する領域）および、ダイオードに接続された金属配線１１０が設置されている。これら浮遊配線１１２および配線１１０は集積回路動作に必要でない、ダミー配線パターンである。
【００３２】
図５に示すような構成を採用することにより、浮遊配線が密にレイアウトされた領域ではそのしきい値シフトを例えば１０ｍＶ程度に抑制することができ、一方浮遊配線が疎に存在する領域においてもしきい値シフトを例えば１０ｍｖ程度に設定することができ、しきい値はシフトするものの、そのシフト量をほぼ一定に保つことが可能となるため、結果として信頼性の高いＭＯＳ型トランジスタを形成することができる。
【００３３】
つまり、密集した浮遊配線パターンが広範囲に存在する場合には、適当な間隔で半導体基板に接続された配線パターンを、周辺に配線パターンが存在しない疎な配線パターンが存在する場合には、その周囲にダミーの浮遊配線、および半導体基板に接続された配線パターンを順次配置することにより、ドライエッチング工程における配線レイアウトに依存したトランジスタ特性ばらつきの発生を抑制することができる。
【００３４】
（実施例３）
図６は本発明第３の実施の形態における、配線レイアウトの診断方法を示すフローチャートであり、以下ではこのフローチャートに沿って本実施の形態を説明する。
【００３５】
図中ステップ２００において、第Ｎ−１層と第Ｎ層とを接続させるコンタクトを第Ｎ層以下の配線層における半導体基板との接続形態によって、（１）ゲート電極にのみ接続したコンタクト、（２）半導体基板と抵抗性、あるいは整流性接続を有するコンタクト、（３）いずれとも接続されていないコンタクト、の３種に分類する。ステップ２０１においては、第Ｎ層配線レイヤーにおける配線レイアウトデータから、独立した配線パターンを抽出し、互いに独立したＫ本の配線パターンを得る。ステップ２０２においては、前記ステップ２００、２０１の結果から、すべての第Ｎ層配線パターンを第Ｎ層以下の配線層における半導体基板との接続形態によって、（１）ゲート電極にのみ接続した配線パターンＡ１、Ａ２…、Ａｋ（各配線についてそれぞれに接続されたトランジスタの総ゲート絶縁膜面積情報Ｓ１、Ｓ２…、Ｓｋを与える）、（２）半導体基板と抵抗性、あるいは整流性接続を有する配線パターンＢ、（３）いずれとも接続されていない配線パターンＣ、の３種に分類する。続いて、ステップ２０３においては、前記配線パターン領域Ｂを計算機上で例えば５０μｍだけ拡張、反転処理し、領域Ｂを得る。ステップ２０４においては、前記配線パターン領域のその密度が４０％以上の領域を抽出し、領域Ｃを得る。次に、ステップ２０５においては、前記領域Ｂと領域Ｃとの論理積をとり、領域Ｄを得る。ステップ２０６においては、前記ステップ２０２において得られた、ｋ本の独立したゲート電極のみに接続された配線パターンＡ１、Ａ２…、Ａｋについて、それぞれ領域Ｄとの論理積をとり、領域Ｅ１、Ｅ２…、Ｅｋを得る。最後に、ステップ２０７においては、領域Ｅ１、Ｅ２…、Ｅｋの長さを計算し、ｋ本の配線のいずれかにおいて、例えばＳｎ（ｎ＝１〜ｋ）×１５／Ｈμｍ以上のものがある場合には「ＮＧ」を出力し、ない場合には「ＯＫ」を出力する（ここで、前記第Ｎ層金属配線の高さをＨ［μｍ］とする）。
【００３６】
本実施の形態においては、ステップ２０３において、半導体基板と電気的に接続された配線パターンの存在によって、ドライエッチング工程のおけるレジストマスクへのチャージアップが低減される領域Ｂを、ステップ２０４においては、浮遊配線が密集した領域Ｃを得る。従って、ステップ２０５においてこれらの論理積をとることにより、レジストマスクへのチャージアップが著しい領域Ｄを得ることができる。トランジスタのゲート電極にのみ接続された配線パターンにおいて、前記領域Ｄに含まれる領域の長さが例えばＳｎ（ｎ＝１〜ｋ）×５０／Ｈμｍを超える場合には、ドライエッチング工程における前記トランジスタの特性劣化が規定値をオーバーすることから、前記ステップ２０６によって、その存在を知ることができる。従って、本実施の形態により、ドライエッチング工程でのトランジスタ特性劣化の増大が、規定値を上回るか否かについて、配線レイアウトを計算機処理することで、診断することができる。
【００３７】
【発明の効果】
以上のように本発明は、密集した複数の浮遊配線パターンに隣接して、半導体基板と電気的に接続された配線パターンを設置し、前記浮遊配線パターンと、それに隣接して存在するゲート電極に接続された配線パターンのレジストマスクへの電荷のチャージアップ量を減少させることにより、ドライエッチング工程において前記トランジスタのゲート絶縁膜中へ注入される実効電荷量を減少させるための半導体装置の構造と、ゲート電極配線周辺の浮遊配線の疎密に関わらず、トランジスタ特性ばらつきを低減するための配線パターンのレイアウト方法と、半導体集積回路の各配線層の配線レイアウトを浮遊配線の密度によるトランジスタ特性変動、特性ばらつきの観点からのレイアウト診断を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の構造図
【図２】本発明の実施の形態における半導体装置の金属配線形成工程断面図
【図３】本発明の実施の形態におけるトランジスタの特性を示す図
【図４】オーバーエッチング工程でのレジストへのチャージアップ量を示す模式図
【図５】本発明の実施の形態における半導体装置の構造図
【図６】本発明の実施の形態における配線構造診断の工程図
【図７】ゲート電極周辺に存在する浮遊配線に誘起されたトランジスタ特性劣化を示す図
【図８】隣接した浮遊配線によるレジストのチャージアップ増大を示す模式図
【図９】従来の半導体装置の構造図
【符号の説明】
１００  Ｐ型半導体基板
１０１  素子分離領域
１０２  ゲート酸化膜
１０３  Ｎ型ＭＯＳトランジスタ
１０４  ゲート電極
１０５  層間絶縁膜
１０６  ゲート電極に接続された金属配線
１０７  コンタクトプラグ
１０８  Ｎ型半導体領域
１０９  ダイオード
１１０  ダイオードに接続された金属配線
１１１  コンタクトプラグ
１１２  金属配線
１１３  金属薄膜
１１４  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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