(57)【特許請求の範囲】
【請求項１】
ワード線単位のページプログラムデータを各ビット線毎に設けられたデータラッチ回路に転送するデータ転送過程と、前記ページプログラムデータに従って選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行うデータプログラム過程を連続して行うことにより、ページ単位で電気的にデータのプログラムが行われるメモリトランジスタがマトリクス状に配置された第１のメモリアレイと、
ワード線単位のページプログラムデータを各ビット線毎に設けられたデータラッチ回路に転送するデータ転送過程と、前記ページプログラムデータに従って選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行うデータプログラム過程を連続して行うことにより、ページ単位で電気的にデータのプログラムが行われるメモリトランジスタがマトリクス状に配置された第２のメモリアレイと、
前記第１のメモリアレイに対するデータ転送と前記第２のメモリアレイに対するデータプログラムを同時に行う過程と、前記第２のメモリアレイに対するデータ転送と前記第１のメモリアレイに対するデータプログラムを同時に行う過程を交互に繰り返し行うことにより、前記第１のメモリアレイと前記第２のメモリアレイに対するデータプログラムを並列に行う手段と
を備えた半導体不揮発性記憶装置。
【請求項２】
前記第１のメモリアレイおよび前記第２のメモリアレイは対称である
請求項１記載の半導体不揮発性記憶装置。
【請求項３】
前記第１のメモリアレイおよび前記第２のメモリアレイにおいて、前記データ転送過程に要する時間と前記データプログラム過程に要する時間は同一である
請求項１記載の半導体不揮発性記憶装置。
【請求項４】
前記第１のメモリアレイに対するページプログラムデータのデータ転送と前記第２のメモリアレイに対するページプログラムデータのデータ転送が、一定のクロックパルスに同期して連続的に行われる
請求項１記載の半導体不揮発性記憶装置。
【請求項５】
前記メモリトランジスタがマトリクス状に配置された第１のメモリアレイおよび第２のメモリアレイは、メモリトランジスタが直列に接続されたＮＡＮＤ型構造をなす
請求項１記載の半導体不揮発性記憶装置。
【請求項６】
前記メモリトランジスタがマトリクス状に配置された第１のメモリアレイおよび第２のメモリアレイは、ＮＯＲ型構造をなし、かつ主ビット線が作動的接続手段を介して複数の副ビット線に階層化されている
請求項１記載の半導体不揮発性記憶装置。
【請求項７】
ワード線単位のページプログラムデータを各ビット線毎に設けられたデータラッチ回路に転送するデータ転送過程と、前記ページプログラムデータに従って選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行うデータプログラム過程を連続して行うことにより、ページ単位で電気的にデータのプログラムが行われるメモリトランジスタがマトリクス状に配置されたメモリアレイをそれぞれ集積した第１の半導体チップと、
ワード線単位のページプログラムデータを各ビット線毎に設けられたデータラッチ回路に転送するデータ転送過程と、前記ページプログラムデータに従って選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行うデータプログラム過程を連続して行うことにより、ページ単位で電気的にデータのプログラムが行われるメモリトランジスタがマトリクス状に配置されたメモリアレイをそれぞれ集積した第２の半導体チップと、
前記第１の半導体チップ内のメモリアレイに対するデータ転送と前記第２の半導体チップ内のメモリアレイに対するデータプログラムを同時に行う過程と、前記第２の半導体チップ内のメモリアレイに対するデータ転送と前記第１の半導体チップ内のメモリアレイに対するデータプログラムを同時に行う過程を交互に繰り返し行うことにより、前記第１の半導体チップ内のメモリアレイと前記第２の半導体チップ内のメモリアレイに対するデータプログラムを並列に行う手段と
を備えた半導体メモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ型フラッシュメモリ等のようにワード線単位でページプログラムを行う半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリ、ＤＩＮＯＲ型フラッシュメモリ等の半導体不揮発性記憶装置においては、選択するワード線に接続されたすべてのメモリトランジスタ一括にデータプログラムが行われる。
すなわち、ワード線単位でページプログラムが行われる。
【０００３】
図４（ａ）、図４（ｂ）は、それぞれＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモリアレイ構造を示す図である。
【０００４】
図４（ａ）のＮＡＮＤ型フラッシュメモリは、便宜上、１本のビット線に接続されたＮＡＮＤ列１本に４個のメモリトランジスタが接続された場合のメモリアレイを示す図である。
図４（ａ）において、ＢＬはビット線を示し、このビット線ＢＬに２個の選択トランジスタタＳＴ１  ，ＳＴ２  、および４個のメモリトランジスタＭＴ１  〜ＭＴ４  が直列に接続されたＮＡＮＤ列が接続される。
選択トランジスタタＳＴ１  〜ＳＴ２  はそれぞれ選択ゲート線ＳＬ１  〜ＳＬ２  により制御され、またメモリトランジスタＭＴ１  〜ＭＴ４  はそれぞれワード線ＷＬ１  〜ＷＬ４  により制御される。
【０００５】
図４（ｂ）のＤＩＮＯＲ型フラッシュメモリは、便宜上、１本の主ビット線に接続された副ビット線１本に４個のメモリトランジスタが接続された場合の、メモリアレイを示す図である。
図４（ｂ）において、ＭＢＬは主ビット線、ＳＢＬは副ビット線をそれぞれ示し、これら主ビット線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲート線ＳＬにより制御される選択トランジスタＳＴ１  を介して接続される。
副ビット線ＳＢＬは、４本のワード線ＷＬ１  〜ＷＬ４  と交差し、各交差位置には４個のメモリトランジスタＭＴ１  〜ＭＴ４  が配置される。
【０００６】
【発明が解決しようとする課題】
ところで、上述したＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワード線セクタを単位としたページプログラムを行う半導体不揮発性記憶装置においては、データのプログラムは以下のように行われる。
すなわち、各ビット線（または主ビット線）毎にページプログラムデータを一時ラッチするためのデータラッチ回路を設け、前記データラッチ回路にページプログラムデータを転送するデータ転送過程と、前記ページプログラムデータに従って選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行うデータプログラム過程の２段階の過程を連続して行うことにより、データプログラムを行う。
【０００７】
図５は上述した従来のワード線セクタを単位としたページプログラムを行う半導体不揮発性記憶装置、たとえばＮＡＮＤ型フラッシュメモリのデータプログラム時のタイミングチャートを示す図である。
【０００８】
図５において、時刻ｔ１〜ｔ３の間は、第１番目のページプログラムを行うステップである。
まず時刻ｔ１〜ｔ２で、データ転送クロック信号φＣＬに同期して第１番目のページプログラムデータ［Ｄ１］１〜［Ｄ１］ｍを各ビット線のデータラッチ回路に転送する。ここで、一般的なＮＡＮＤ型フラッシュメモリの場合、通常ページサイズが５１２バイトであり、上記データ転送もバイト単位で行われるため、データ転送クロック信号φＣＬのパルス数はｍ＝５１２が一般的である。
次に時刻ｔ２〜ｔ３で、データプログラム信号φＰＲＧに同期して第１番目のページプログラムデータ［Ｄ１］１〜［Ｄ１］ｍを第１番目の選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行う。
【０００９】
同様に、時刻ｔ３〜ｔ５の間は第２番目のページプログラムを行うステップであり、第２番目のページプログラムデータ［Ｄ２］１〜［Ｄ２］ｍを第２番目の選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行う。
同様に、時刻ｔ５〜ｔ７の間は第３番目のページプログラムを行うステップであり、第３番目のページプログラムデータ［Ｄ３］１〜［Ｄ３］ｍを第３番目の選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行う。
【００１０】
かかる従来のＮＡＮＤ型フラッシュメモリのデータプログラム動作においては、各ページ毎のデータプログラムをデータ転送過程とデータプログラム過程の２段階のステップに分割して行う。
一般的なＮＡＮＤ型フラッシュメモリの場合、データ転送クロック信号φＣＬは〜１００ナノ秒程度のバーストパルスで５１２回駆動されるため、上記データ転送に要する時間は〜５０マイクロ秒程度である。
一方、一般的なＮＡＮＤ型フラッシュメモリの場合、１ページ分のデータプログラムに要する時間は、〜４０マイクロ秒程度のパルスを〜数発印加して行うため、〜２００マイクロ秒程度である。
【００１１】
したがって、上述した従来のＮＡＮＤ型フラッシュメモリの場合、実際のデータプログラム時間に対してプログラムデータの転送に要する時間がかなりの割合を占有し、実質的なデータプログラム速度が犠牲になる。
また、今後ＮＡＮＤ型フラッシュメモリの大容量化にともない、必然的にページサイズも大きくなる可能性がある。その場合、実際のデータプログラム時間とプログラムデータの転送に要する時間が同等程度になることが予想される。
さらには、上述した従来のＮＡＮＤ型フラッシュメモリの場合、たとえば画像情報データを記録する応用例のように複数のページ領域にわたって連続的にページプログラムするような場合、上記複数のページプログラムデータを連続したバーストパルスに同期して上記ＮＡＮＤ型フラッシュメモリに転送することは不可能であり、各ページプログラムデータ毎に分割して転送する必要がある。
一般的なＮＡＮＤ型フラッシュメモリの場合、これら各ページプログラムデータ毎の分割転送は外部コントローラの制御により行われる。
したがって、外部コントローラの制御なしではデータプログラム動作できないという不利益がある。
【００１２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ワード線単位でページプログラムを行う半導体不揮発性記憶装置において、データプログラムの高速化を図れ、さらには外部コントローラの制御なしでデータプログラムを行うことのできる半導体不揮発性記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体不揮発性記憶装置は、ワード線単位のページプログラムデータを各ビット線毎に設けられたデータラッチ回路に転送するデータ転送過程と、前記ページプログラムデータに従って選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行うデータプログラム過程を連続して行うことにより、ページ単位で電気的にデータのプログラムが行われるメモリトランジスタがマトリクス状に配置された第１のメモリアレイと、ワード線単位のページプログラムデータを各ビット線毎に設けられたデータラッチ回路に転送するデータ転送過程と、前記ページプログラムデータに従って選択ワード線に接続されたメモリトランジスタ一括にページプログラムを行うデータプログラム過程を連続して行うことにより、ページ単位で電気的にデータのプログラムが行われるメモリトランジスタがマトリクス状に配置された第２のメモリアレイと、前記第１のメモリアレイに対するデータ転送と前記第２のメモリアレイに対するデータプログラムを同時に行う過程と、前記第２のメモリアレイに対するデータ転送と前記第１のメモリアレイに対するデータプログラムを同時に行う過程を交互に繰り返し行うことにより、前記第１のメモリアレイと前記第２のメモリアレイに対するデータプログラムを並列に行う手段とを備えている。
【００１４】
また、前記半導体不揮発性記憶装置において、前記第１のメモリアレイに対するページプログラムデータのデータ転送と前記第２のメモリアレイに対するページプログラムデータのデータ転送が、一定のクロックパルスに同期して連続的に行われる。
【００１５】
本発明の半導体不揮発性記憶装置によれば、ワード線単位でページプログラムが行われる互いに対となる２個のメモリアレイを有し、当該２個のメモリアレイに対して、データ転送動作とデータプログラム動作が相互にかつ並列に行われる。
したがって、通常の２倍の速度でデータプログラムが可能となる。
【００１６】
さらに、本発明の半導体不揮発性記憶装置によれば、前記２個のメモリアレイに対して、ページプログラムデータのデータ転送が一定のクロックパルスに同期して連続的に行われる。
したがって、複数のページ領域にわたって連続的にページプログラムするような場合においても、各ページプログラムデータ毎に分割して転送する必要がない。その結果、外部コントローラの制御なしでデータプログラム動作が可能であり好適である。
【００１７】
【発明の実施の形態】
図１は、本発明に係る半導体不揮発性記憶装置、たとえばＮＡＮＤ型フラッシュメモリの具体的な構成例を示す図である。
【００１８】
図１において、１０は第１のメモリアレイを示し、第１のメモリアレイ１０は、メモリアレイ本体部１１、ローデコーダ１２、各ビット線毎にデータラッチ回路ＳＡａ１〜ＳＡａｍが設けられてなるデータラッチ回路群１３、およびカラム選択部１４から構成される。
また、メモリアレイ本体部１１にはｍ本（本実施形態の場合は１０２４バイト〜２０４８バイト程度）のビット線Ｂ１  〜Ｂｍ  が配線されている。図１はワード線ＷＬｎを選択して、メモリトランジスタＭＴｎ，１  〜ＭＴｎ，ｍ  に対してページプログラムする場合を図示している。
【００１９】
同様に、２０は第２のメモリアレイを示し、第２のメモリアレイ２０は、メモリアレイ本体部２１、ローデコーダ２２、各ビット線毎にデータラッチ回路ＳＡｂ１〜ＳＡｂｍが設けられてなるデータラッチ回路群２３、およびカラム選択部２４から構成される。
また同様に、メモリアレイ本体部２１にはｍ本（本実施形態の場合は１０２４バイト〜２０４８バイト程度）のビット線Ｂ１  〜Ｂｍ  が配線されている。図１はワード線ＷＬｎを選択して、メモリトランジスタＭＴｎ，１  〜ＭＴｎ，ｍ  に対してページプログラムする場合を図示している。
【００２０】
３０はプログラムデータ入力回路を示し、プログラムデータ入力回路３０は、基本データ転送クロック信号φＣＬに同期して、外部のデータバスからチップ内部のデータバスに第１のメモリアレイ１０にプログラムすべきページプログラムデータ［Ｄａ］および第２のメモリアレイ２０にプログラムすべきページプログラムデータ［Ｄｂ］を、交互にかつ連続的にデータ転送する。
【００２１】
４０は制御回路を示し、制御回路４０は、基本データ転送クロック信号φＣＬを受けて、第１のデータ転送クロック信号φＣＬａ、第２のデータ転送クロック信号φＣＬｂ、第１のデータプログラム信号φＰＲＧａ、第２のデータプログラム信号φＰＲＧｂの４種類の信号を発生する。
【００２２】
第１のデータ転送クロック信号φＣＬａはカラム選択部１４に供給され、この第１のデータ転送クロック信号φＣＬａに同期したカラム選択部１４の動作により、第１のメモリアレイ１０内のデータラッチ回路ＳＡａ１〜ＳＡａｍにページプログラムデータ［Ｄａ］がシフト転送される。
また、第２のデータ転送クロック信号φＣＬｂはカラム選択部２４に供給され、第２のデータ転送クロック信号φＣＬｂに同期したカラム選択部２４の動作により、第２のメモリアレイ２０内のデータラッチ回路ＳＡｂ１〜ＳＡｂｍにページプログラムデータ［Ｄｂ］がシフト転送される。
また、第１のデータプログラム信号φＰＲＧａは第１のメモリアレイ１０に供給され、第１のデータプログラム信号φＰＲＧａの制御により、第１のメモリアレイ１０内のメモリトランジスタＭＴｎ，１  〜ＭＴｎ，ｍ  に対して、データラッチ回路ＳＡａ１〜ＳＡａｍにラッチされたページプログラムデータがプログラムされる。
また、第２のデータプログラム信号φＰＲＧｂは第２のメモリアレイ２０に供給され、第２のデータプログラム信号φＰＲＧｂの制御により、第２のメモリアレイ２０内のメモリトランジスタＭＴｎ，１  〜ＭＴｎ，ｍ  に対して、データラッチ回路ＳＡｂ１〜ＳＡｂｍにラッチされたページプログラムデータがプログラムされる。
【００２３】
図２は、図１の半導体不揮発性記憶装置における制御回路４０の具体的な回路構成を示す図である。
【００２４】
図２に示すように、制御回路４０は、分周回路４１、インバータＩＮＶ１，ＩＮＶ２、およびアンドゲートＡＮＤ１〜ＡＮＤ４により構成されている。
分周回路４１は基本データ転送クロック信号φＣＬの周波数ｆを１／５１２に分周した信号φｏｕｔを出力する。
図２に示すように、第１のデータ転送クロック信号φＣＬａは、分周信号φｏｕｔのインバータＩＮＶ１による反転出力と基本データ転送クロック信号φＣＬとの論理積がアンドゲートＡＮＤ１でとられることにより発生される。
また、第２のデータ転送クロック信号φＣＬｂは、分周信号φｏｕｔと基本データ転送クロック信号φＣＬとの論理積がアンドゲートＡＮＤ２でとられることにより発生される。
また、第１のデータプログラム信号φＰＲＧａは、分周信号φｏｕｔと図３に図示するプログラムイネーブル信号φＰＥとの論理積がアンドゲートＡＮＤ３でとられることにより発生される。
また、第２のデータプログラム信号φＰＲＧｂは、分周信号φｏｕｔのインバータＩＮＶ２の反転出力と図３に図示するプログラムイネーブル信号φＰＥとの論理積がアンドゲートＡＮＤ４でとられることにより発生される。
【００２５】
また図３は、本発明の半導体不揮発性記憶装置におけるデータプログラム動作のタイミングチャートを示す図である。
以下、図３のタイミングチャートについて、図１、図２等を参照しながら、順を追って説明する。
【００２６】
まず時刻ｔ１で図１の半導体不揮発性記憶装置に対してデータプログラム動作が開始され、以後基本データ転送クロック信号φＣＬが連続的に出力される。
時刻ｔ１〜ｔ２の間のステップでは、第１のデータ転送クロック信号φＣＬａに同期して第１のメモリアレイ１０内のデータラッチ回路ＳＡａ１〜ＳＡａｍに第１ａ番目のページプログラムデータ［Ｄａ１］をシフト転送する。
【００２７】
次に時刻ｔ２〜ｔ３の間のステップでは、第２のデータ転送クロック信号φＣＬｂに同期して第２のメモリアレイ２０内のデータラッチ回路ＳＡｂ１〜ＳＡｂｍに第１ｂ番目のページプログラムデータ［Ｄｂ１］をシフト転送すると同時に、第１のデータプログラム信号φＰＲＧａに同期して第１のメモリアレイ１０に対して第１ａ番目のページプログラムデータ［Ｄａ１］のプログラムを行う。
【００２８】
次に時刻ｔ３〜ｔ４の間のステップでは、第１のデータ転送クロック信号φＣＬａに同期して第１のメモリアレイ１０内のデータラッチ回路ＳＡａ１〜ＳＡａｍに第２ａ番目のページプログラムデータ［Ｄａ２］をシフト転送すると同時に、第２のデータプログラム信号φＰＲＧｂに同期して第２のメモリアレイ２０に対して第１ｂ番目のページプログラムデータ［Ｄｂ１］のプログラムを行う。
【００２９】
同様に、時刻ｔ４〜ｔ５の間のステップでは、第２ｂ番目のページプログラムデータ［Ｄｂ２］をシフト転送すると同時に、第２ａ番目のページプログラムデータ［Ｄａ２］のプログラムを行う。
同様に、時刻ｔ５〜ｔ６の間のステップでは、第３ａ番目のページプログラムデータ［Ｄａ３］をシフト転送すると同時に、第２ｂ番目のページプログラムデータ［Ｄｂ２］のプログラムを行う。
同様に、時刻ｔ６〜ｔ７の間のステップでは、第３ｂ番目のページプログラムデータ［Ｄｂ３］をシフト転送すると同時に、第３ａ番目のページプログラムデータ［Ｄａ３］のプログラムを行う。
以上のタイミング動作が、すべてのページプログラムが終了するまで繰り返し行われる。
【００３０】
以上説明したように、本発明の半導体不揮発性記憶装置によれば、ワード線単位でページプログラムが行われる互いに対となる２個のメモリアレイを有し、当該２個のメモリアレイに対して、データ転送動作とデータプログラム動作が相互にかつ並列に行うように構成したので、通常の２倍の速度でデータプログラムが可能となる。
さらに、本発明の半導体不揮発性記憶装置によれば、前記２個のメモリアレイに対して、ページプログラムデータのデータ転送を一定のクロックパルスに同期して連続的に行うので、複数のページ領域にわたって連続的にページプログラムするような場合においても、各ページプログラムデータ毎に分割して転送する必要がなく、したがって、外部コントローラの制御なしでデータプログラム動作が可能であり好適である。
【００３１】
なお、本発明の詳細な説明においては、主として１個の半導体チップ内に対となる２個のメモリアレイが存在する場合について説明したが、対となる２個のメモリアレイがそれぞれ別々の半導体チップ内に存在する場合にも、本発明が適用できることは言うまでもないことである。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、ワード線単位でのページプログラムを高速に行うこができ、さらには外部コントローラの制御なしでデータプログラムを行うことのできる半導体不揮発性記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体不揮発性記憶装置の具体的な構成例を示す図である。
【図２】図１の半導体不揮発性記憶装置における制御回路の具体的な回路構成を示す図である。
【図３】本発明の半導体不揮発性記憶装置におけるデータプログラム動作のタイミングチャートを示す図である。
【図４】ＮＡＮＤ型、およびＤＩＮＯＲ型フラッシュメモリにおけるメモリアレイ構造を示す図である。
【図５】従来のワード線セクタを単位としたページプログラムを行う半導体不揮発性記憶装置のデータプログラム動作のタイミングチャートを示す図である。
【符号の説明】
ＢＬ１〜ＢＬｍ…ビット線、ＷＬｎ…選択ワード線、ＭＴｎ，１  〜ＭＴｎ，ｍ  …選択メモリトランジスタ、［Ｄａ］…第１のページプログラムデータ、［Ｄｂ］…第２のページプログラムデータ、φＣＬ…基本データ転送クロック信号、φＣＬａ…第１のデータ転送クロック信号、φＣＬｂ…第２のデータ転送クロック信号、φＰＲＧａ…第１のデータプログラム信号、φＰＲＧｂ…第２のデータプログラム信号、φｏｕｔ…分周回路出力信号、φＰＥ…プログラムイネーブル信号、ＡＮＤ１〜ＡＮＤ４…アンドゲート、ＩＮＶ１〜ＩＮＶ２…反転回路、１０…第１のメモリアレイａ、１１…第１のメモリアレイ本体部、１２…ローデコーダ、１３…データラッチ回路群、１４…カラム選択部、２０…第２のメモリアレイ、２１…第２のメモリアレイ本体部、２２…ローデコーダ、２３…データラッチ回路、２４…カラム選択部、３０…プログラムデータ入力回路、４０…制御回路、４１…分周回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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