(57)【特許請求の範囲】
【請求項１】
シリコン基板上に、埋め込み酸化膜および単結晶シリコン層で構成されるＳＯＩ層を順に積層したＳＯＩ基板に形成される半導体装置であって、
前記ＳＯＩ層の所定位置に、前記ＳＯＩ層の表面から前記埋め込み酸化膜の表面にかけて形成された第１導電型の第１の半導体領域と、
前記第１の半導体領域を間に挟むように、前記ＳＯＩ層の表面内に選択的に独立して形成された１対の第２導電型の第２の半導体領域と、
前記第１の半導体領域の上部に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、を備え、
前記第１の半導体領域は、その内部に深さ方向に所定の濃度分布となるように導入された窒素を有し、
前記所定の濃度分布は、
前記第１の半導体領域と前記埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、
前記第１の半導体領域と前記ゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布であり、
前記所定の濃度分布は、
前記第１および第２のピーク部に挟まれた領域が、前記第１および第２の濃度よりも低い第３の濃度で、均一となった平坦部を有する分布であり、
前記第１の濃度は、１×１０18〜１×１０19／ｃｍ3、
前記第２の濃度は、１×１０19〜１×１０20／ｃｍ3、
前記第３の濃度は、１×１０16〜１×１０17／ｃｍ3である半導体装置。
【請求項２】
シリコン基板上に、埋め込み酸化膜および単結晶シリコン層で構成されるＳＯＩ層を順に積層したＳＯＩ基板に形成される半導体装置であって、
前記ＳＯＩ層の所定位置に、前記ＳＯＩ層の表面から前記埋め込み酸化膜の表面にかけて形成された第１導電型の第１の半導体領域と、
前記第１の半導体領域を間に挟むように、前記ＳＯＩ層の表面内に選択的に独立して形成された１対の第２導電型の第２の半導体領域と、
前記第１の半導体領域の上部に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、を備え、
前記第１の半導体領域は、その内部に深さ方向に所定の濃度分布となるように導入された窒素を有し、
前記所定の濃度分布は、
前記第１の半導体領域と前記埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、
前記第１の半導体領域と前記ゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布であり、
前記所定の濃度分布は、
前記第１および第２のピーク部に挟まれた領域が、その中央部において、少なくとも前記第２の濃度よりも低い第３の濃度で突出した第３のピーク部を有する分布であり、
前記第１の濃度は、１×１０18〜１×１０19／ｃｍ3、
前記第２の濃度は、１×１０19〜１×１０20／ｃｍ3、
前記第３の濃度は、１×１０18〜５×１０19／ｃｍ3である半導体装置。
【請求項３】
前記第２の半導体領域は、その内部に前記第２の濃度と同じ濃度となるように導入された窒素を有する、請求項１または請求項２記載の半導体装置。
【請求項４】
シリコン基板上に、埋め込み酸化膜および単結晶シリコン層で構成されるＳＯＩ層を順に積層したＳＯＩ基板に形成される半導体装置の製造方法であって、
(ａ)前記ＳＯＩ基板を準備する工程と、
(ｂ)前記ＳＯＩ層の所定領域を他の領域から電気的に分離して、前記半導体装置を形成する装置形成領域を規定する工程と、
(ｃ)前記装置形成領域に、第１導電型の不純物および窒素をイオン注入して、第１導電型の第１の半導体領域を形成する工程と、
(ｄ)前記窒素が、深さ方向に所定の濃度分布を有する条件で、前記第１の半導体領域を熱処理する工程と、
(ｅ)前記第１の半導体領域上にゲート酸化膜を形成する工程と、
(ｆ)前記ゲート酸化膜上にゲート電極を形成する工程と、
(ｇ)前記ゲート電極をマスクとして、前記第１の半導体領域内に第２導電型の不純物および窒素をイオン注入して、第２導電型の第２の半導体領域を形成する工程とを備え、
前記所定の濃度分布は、
前記第１の半導体領域と前記埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、
前記第１の半導体領域と前記ゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布である、半導体装置の製造方法。
【請求項５】
前記工程(ｃ)は、
前記第１導電型の不純物の注入の後に、前記窒素をイオン注入する工程を備えている、請求項４記載の半導体装置の製造方法。
【請求項６】
前記工程(ｃ)は、
前記窒素のイオン注入の後に、前記第１導電型の不純物をイオン注入する工程を備えている、請求項４記載の半導体装置の製造方法。
【請求項７】
前記窒素は、２０〜３５ｋｅＶのエネルギーで、注入量が０．１〜１００×１０12／ｃｍ2となる条件で注入される、請求項５または請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程(ｄ)は、
窒素雰囲気中で、温度８００〜９００℃で、５〜３０分間のアニールを行う工程を備える、請求項４記載の半導体装置の製造方法。
【請求項９】
前記工程(ｅ)は、
熱酸化法で前記ゲート酸化膜を形成する工程を備え、
前記工程(ｄ)の前記熱処理は、
前記工程(ｅ)の熱酸化法による前記ゲート酸化膜の形成工程で兼用される、請求項４記載の半導体装置の製造方法。
【請求項１０】
前記工程(ｇ)は、
(ｇ−１)前記ゲート電極をマスクとして、前記第１の半導体領域内に前記第２導電型の不純物を注入する工程と、
(ｇ−２)前記ゲート酸化膜および前記ゲート電極の上部に酸化膜を形成し、該酸化膜を介して前記窒素をイオン注入する工程とを備える、請求項４記載の半導体装置の製造方法。
【請求項１１】
前記工程(ｇ−２)は、
前記窒素を、５〜２０ｋｅＶのエネルギーで、注入量が０．１〜１０×１０12／ｃｍ2となる条件で注入する工程を備える、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記工程(ｆ)は、
(ｆ−１)前記ゲート電極となるポリシリコン層を前記ゲート酸化膜上に形成する工程と、
(ｆ−２)前記ポリシリコン層に窒素をイオン注入した後、前記ポリシリコン層を選択的に除去して前記ゲート電極を形成する工程とを備える、請求項４記載の半導体装置の製造方法。
【請求項１３】
前記工程(ｆ−２)は、
前記窒素を、５〜３０ｋｅＶのエネルギーで、注入量が３〜１２×１０14／ｃｍ2となる条件で注入する工程を備える、請求項１２記載の半導体装置の製造方法。
【請求項１４】
シリコン基板上に、埋め込み酸化膜および単結晶シリコン層で構成されるＳＯＩ層を順に積層したＳＯＩ基板に形成される半導体装置であって、
前記ＳＯＩ層の所定位置に、前記ＳＯＩ層の表面から前記埋め込み酸化膜の表面にかけて形成された第１導電型の第１の半導体領域と、
前記第１の半導体領域を間に挟むように、前記ＳＯＩ層の表面内に選択的に独立して形成された１対の第２導電型の第２の半導体領域と、
前記第１の半導体領域の上部に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、を備え、
前記第１の半導体領域は、その内部に深さ方向に所定の濃度分布となるように導入された窒素を有し、
前記所定の濃度分布は、
前記第１の半導体領域と前記埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、
前記第１の半導体領域と前記ゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布であり、
前記第２の半導体領域は、その内部に前記第２の濃度と同じ濃度となるように導入された窒素を有する、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図２３に、ＳＯＩ構造を有する半導体装置の一例として、ＳＯＩ基板上に形成されたＮＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２５の断面図を示す。
【０００３】
図２３において、シリコン基板１の主面上には埋め込み酸化膜２が形成され、埋め込み酸化膜２の上部には単結晶シリコン層（以後、ＳＯＩ層と呼称）３が形成されている。そしてＳＯＩ層３を基板としてＮＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２５が形成されている。
【０００４】
ＮＭＯＳトランジスタ２４は、ＳＯＩ層３の表面内に独立して平行に形成された１対のソース・ドレイン層３５ｂと、当該ソース・ドレイン層３５ｂの向かい合う端縁部に接して形成された１対の低ドープドレイン層（以後、ＬＤＤ層と呼称）３５ａとを備えている。そして、ＳＯＩ層３の上部にはゲート酸化膜３０が形成され、当該ゲート酸化膜３０の上部にはゲート電極２８が形成されている。また、ゲート酸化膜３０およびゲート電極２８の側面にはサイドウォール酸化膜２６が形成されている。
【０００５】
ＰＭＯＳトランジスタ２５は、ＳＯＩ層３の表面内に独立して平行に形成された１対のソース・ドレイン層３６ｂと、当該ソース・ドレイン層３６ｂの向かい合う端縁部に接して形成された１対のＬＤＤ層３６ａとを備えている。そして、ＬＤＤ層３６ｂの上部およびＳＯＩ層３の上部にはゲート酸化膜３０が形成され、当該ゲート酸化膜３０の上部にはゲート電極２８が形成されている。また、ゲート酸化膜３０およびゲート電極２８の側面にはサイドウォール酸化膜２６が形成されている。
【０００６】
ＮＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２５は、ＳＯＩ層３の表面から埋め込み酸化膜２に達するように形成された分離酸化膜４０によって電気的に分離されている。なお、分離酸化膜４０はＮＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２５が他の素子からも分離されるように形成されている。
【０００７】
なお、図２３において、ＮＭＯＳトランジスタ２４が形成されるＳＯＩ層３と分離酸化膜４０との接触部分には高濃度不純物領域１３０が形成されている。
【０００８】
【発明が解決しようとする課題】
以上説明したように、ＳＯＩ基板上に形成されたＮＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２５は、チャネルとなるＳＯＩ層３がゲート酸化膜３０と埋め込み酸化膜２に挟まれた構成となっている。従って、その結晶性もバルクシリコン基板ほど完全ではなく、また、図２３からもわかるように、その厚みは薄く形成されている。
【０００９】
また、このようなＳＯＩ層３に対して、ＮＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２５の製造工程において、チャネル注入工程や、ソース・ドレイン注入工程において不純物イオンを注入することが一般に行われている。その結果、ＳＯＩ層３はイオン注入によりダメージを受けることになり、結晶性がさらに劣化して、トランジスタとしての特性がバルクシリコン基板上に形成されたトランジスタよりも劣るという問題があった。
【００１０】
本発明は上記のような問題点を解消するためになされたもので、ＳＯＩ構造を有する半導体装置において、その装置特性が劣化することを防止するとともに、装置特性をさらに向上させることが可能な半導体装置およびその製造方法を提供する。
【００１１】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、シリコン基板上に、埋め込み酸化膜および単結晶シリコン層で構成されるＳＯＩ層を順に積層したＳＯＩ基板に形成される半導体装置であって、前記ＳＯＩ層の所定位置に、前記ＳＯＩ層の表面から前記埋め込み酸化膜の表面にかけて形成された第１導電型の第１の半導体領域と、前記第１の半導体領域を間に挟むように、前記ＳＯＩ層の表面内に選択的に独立して形成された１対の第２導電型の第２の半導体領域と、前記第１の半導体領域の上部に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極とを備え、前記第１の半導体領域は、その内部に深さ方向に所定の濃度分布となるように導入された窒素を有し、前記所定の濃度分布が、前記第１の半導体領域と前記埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、前記第１の半導体領域と前記ゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布であり、前記所定の濃度分布は、前記第１および第２のピーク部に挟まれた領域が、前記第１および第２の濃度よりも低い第３の濃度で、均一となった平坦部を有する分布であり、前記第１の濃度は、１×１０18〜１×１０19／ｃｍ3、前記第２の濃度は、１×１０19〜１×１０20／ｃｍ3、前記第３の濃度は、１×１０16〜１×１０17／ｃｍ3となっている。
【００１４】
本発明に係る請求項２記載の半導体装置は、シリコン基板上に、埋め込み酸化膜および単結晶シリコン層で構成されるＳＯＩ層を順に積層したＳＯＩ基板に形成される半導体装置であって、前記ＳＯＩ層の所定位置に、前記ＳＯＩ層の表面から前記埋め込み酸化膜の表面にかけて形成された第１導電型の第１の半導体領域と、前記第１の半導体領域を間に挟むように、前記ＳＯＩ層の表面内に選択的に独立して形成された１対の第２導電型の第２の半導体領域と、前記第１の半導体領域の上部に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、を備え、前記第１の半導体領域は、その内部に深さ方向に所定の濃度分布となるように導入された窒素を有し、前記所定の濃度分布は、前記第１の半導体領域と前記埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、前記第１の半導体領域と前記ゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布であり、前記所定の濃度分布が、前記第１および第２のピーク部に挟まれた領域が、その中央部において、少なくとも前記第２の濃度よりも低い第３の濃度で突出した第３のピーク部を有する分布であり、前記第１の濃度は、１×１０18〜１×１０19／ｃｍ3、前記第２の濃度は、１×１０19〜１×１０20／ｃｍ3、前記第３の濃度は、１×１０18〜５×１０19／ｃｍ3となっている。
【００１６】
本発明に係る請求項３記載の半導体装置は、前記第２の半導体領域が、その内部に前記第２の濃度と同じ濃度となるように導入された窒素を有している。
【００１７】
本発明に係る請求項４記載の半導体装置の製造方法は、シリコン基板上に、埋め込み酸化膜および単結晶シリコン層で構成されるＳＯＩ層を順に積層したＳＯＩ基板に形成される半導体装置の製造方法であって、前記ＳＯＩ基板を準備する工程(ａ)と、前記ＳＯＩ層の所定領域を他の領域から電気的に分離して、前記半導体装置を形成する装置形成領域を規定する工程(ｂ)と、前記装置形成領域に、第１導電型の不純物および窒素をイオン注入して、第１導電型の第１の半導体領域を形成する工程(ｃ)と、前記窒素が、深さ方向に所定の濃度分布を有する条件で、前記第１の半導体領域を熱処理する工程(ｄ)と、前記第１の半導体領域上にゲート酸化膜を形成する工程(ｅ)と、前記ゲート酸化膜上にゲート電極を形成する工程(ｆ)と、前記ゲート電極をマスクとして、前記第１の半導体領域内に第２導電型の不純物および窒素をイオン注入して、第２導電型の第２の半導体領域を形成する工程(ｇ)とを備え、前記所定の濃度分布が、前記第１の半導体領域と前記埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、前記第１の半導体領域と前記ゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布となっている。
【００１８】
本発明に係る請求項５記載の半導体装置の製造方法は、前記工程(ｃ)が、前記第１導電型の不純物の注入の後に、前記窒素をイオン注入する工程を備えている。
【００１９】
本発明に係る請求項６記載の半導体装置の製造方法は、前記工程(ｃ)が、前記窒素のイオン注入の後に、前記第１導電型の不純物をイオン注入する工程を備えている。
【００２０】
本発明に係る請求項７記載の半導体装置の製造方法は、前記窒素が、２０〜３５ｋｅＶのエネルギーで、注入量が０．１〜１００×１０12／ｃｍ2となる条件で注入される。
【００２１】
本発明に係る請求項８記載の半導体装置の製造方法は、前記工程(ｄ)が、窒素雰囲気中で、温度８００〜９００℃で、５〜３０分間のアニールを行う工程を備えている。
【００２２】
本発明に係る請求項９記載の半導体装置の製造方法は、前記工程(ｅ)が、熱酸化法で前記ゲート酸化膜を形成する工程を備え、前記工程(ｄ)の前記熱処理が、前記工程(ｅ)の熱酸化法による前記ゲート酸化膜の形成工程で兼用される。
【００２３】
本発明に係る請求項１０記載の半導体装置の製造方法は、前記工程(ｇ)が、前記ゲート電極をマスクとして、前記第１の半導体領域内に前記第２導電型の不純物を注入する工程(ｇ−１)と、前記ゲート酸化膜および前記ゲート電極の上部に酸化膜を形成し、該酸化膜を介して前記窒素をイオン注入する工程(ｇ−２)とを備えている。
【００２４】
本発明に係る請求項１１記載の半導体装置の製造方法は、前記工程(ｇ−２)が、前記窒素を、５〜２０ｋｅＶのエネルギーで、注入量が０．１〜１０×１０12／ｃｍ2となる条件で注入する工程を備えている。
【００２５】
本発明に係る請求項１２記載の半導体装置の製造方法は、前記工程(ｆ)が、前記ゲート電極となるポリシリコン層を前記ゲート酸化膜上に形成する工程(ｆ−１)と、前記ポリシリコン層に窒素をイオン注入した後、前記ポリシリコン層を選択的に除去して前記ゲート電極を形成する工程(ｆ−２)とを備えている。
【００２６】
本発明に係る請求項１３記載の半導体装置の製造方法は、前記工程(ｆ−２)が、前記窒素を、５〜３０ｋｅＶのエネルギーで、注入量が３〜１２×１０14／ｃｍ2となる条件で注入する工程を備えている。
【００２７】
【発明の実施の形態】
＜１．製造工程＞
本発明に係る半導体装置およびその製造方法の実施の形態として、まず、図１〜図１７を用いて、ＳＯＩ基板上にＭＯＳトランジスタを形成する工程を説明する。
【００２８】
図１〜図１７は、ＳＯＩ基板上にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成する工程を順に示した断面図である。
【００２９】
まず、図１に示すようなＳＯＩ基板１０を準備する。ＳＯＩ基板１０は、シリコン基板１の上部に、埋め込み酸化膜２および単結晶シリコン層（以後、ＳＯＩ層と呼称）３が積層された構造を有している。なお、ＳＯＩ基板１０の製造方法は、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔｅｄ  ｏｘｙｇｅｎ）法や、貼り合わせ（ｂｏｎｄｉｎｇ）法などがあるが、何れの方法で形成されたものでも良い。
【００３０】
次に、図２に示す工程において、ＳＯＩ層３の上部にＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により、例えば８００℃程度の温度条件で、厚さ１００〜３００オングストロームの酸化膜２０１を形成する。なお、酸化膜２０１は熱酸化法（８００℃程度の酸化条件）により形成しても良い。次に、酸化膜２０１の上部に、例えば７００℃程度の温度条件で、厚さ１０００〜２０００オングストロームの窒化膜２１１を形成する。
【００３１】
次に、ＳＯＩ層３の活性領域となる部分の上部に窒化膜２１が残るように、窒化膜２１１を選択的に除去する。なお、窒化膜２１１の除去には、例えばドライエッチング法を使用する。そして、図３に示す工程において、後にＰＭＯＳトランジスタが形成される領域（以後、ＰＭＯＳ領域と呼称）ＰＲ上に、レジスト２２ａを形成し、当該レジスト２２ａをマスクとして、後にＮＭＯＳトランジスタが形成される領域（以後、ＮＭＯＳ領域と呼称）ＮＲに、例えばボロンイオンを２０〜３５ｋｅＶのエネルギーで、注入量が３〜８×１０13／ｃｍ2となるように、斜め方向から注入して、高濃度不純物領域（Ｐ+）１３を形成する。このときの注入角度は４５度程度であり、ＳＯＩ基板１０を回転させながら注入を行う。
【００３２】
このように、ＳＯＩ基板１０を回転させながら斜め方向から注入することで、高濃度不純物領域１３は、窒化膜２１の下層やレジスト２２ａの下層のＳＯＩ層３内にも形成されることになる。この構成で、後にＳＯＩ層３の端縁部となる部分に形成される寄生トランジスタのしきい値電圧を上昇させることができ、寄生トランジスタが動作することを防止できる。
【００３３】
また、図３に示すイオン注入工程の後に、７５０〜９５０℃の温度条件で、２〜５秒程度の期間でアニールを行うと、イオン注入によりダメージを受けたＳＯＩ層３の結晶性を回復することができる。
【００３４】
次に、レジスト２２ａを除去し、図４に示す工程において窒化膜２１をマスクとしてＬＯＣＯＳ酸化を行い、分離酸化膜４を選択的に形成してＳＯＩ層３の活性領域を規定する。そして、窒化膜２１を熱リン酸で除去することで、図５に示すように、埋め込み酸化膜２と分離酸化膜４によって、互いに電気的に分離されたＰＭＯＳ領域ＰＲとＮＭＯＳ領域ＮＲが形成される。
【００３５】
次に、図６に示す工程において、ＰＭＯＳ領域ＰＲ上にレジスト２２ｂを形成し、当該レジスト２２ｂをマスクとしてＮＭＯＳ領域ＮＲに不純物イオンの注入を行う。これにより、ＮＭＯＳ領域ＮＲのＳＯＩ層３がチャネルドープ層３１（第１の半導体領域）となる。
【００３６】
なお、このイオン注入は、例えば、ボロン（Ｂ）イオンを２０〜３５ｋｅＶのエネルギーで、注入量が３〜８×１０１２／ｃｍ２となる条件で行う。
【００３７】
そして、続いて、レジスト２２ｂをマスクとしてＮＭＯＳ領域ＮＲに窒素（Ｎ）イオンを注入する。このイオン注入は、窒素イオンが２０〜３５ｋｅＶのエネルギーで、注入量が０．１〜１００×１０１２／ｃｍ２となる条件で行う。
【００３８】
次に、レジスト２２ｂを除去した後、図７に示す工程において、ＮＭＯＳ領域ＮＲ上にレジスト２２ｃを形成し、当該レジスト２２ｃをマスクとしてＰＭＯＳ領域ＰＲに不純物イオンの注入を行う。これにより、ＰＭＯＳ領域ＰＲのＳＯＩ層３がチャネルドープ層３１となる。
【００３９】
なお、このイオン注入は、例えば、リン（Ｐ）イオンを２０〜６０ｋｅＶのエネルギーで、注入量が３〜８×１０１２／ｃｍ２となる条件で行う。
【００４０】
そして、続いて、レジスト２２ｃをマスクとしてＰＭＯＳ領域ＰＲに窒素（Ｎ）イオンを注入する。このイオン注入は、窒素イオンが２０〜３５ｋｅＶのエネルギーで、注入量が０．１〜１００×１０１２／ｃｍ２となる条件で行う。
【００４１】
次に、窒素イオンを注入したＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲを有するＳＯＩ基板を窒素雰囲気に曝し、約８２０℃で約５〜３０分のアニールを行う。
【００４２】
＜１−１．窒素イオン注入による第１の作用効果＞
以下、ＰＭＯＳ領域ＰＲおよびＮＭＯＳ領域ＮＲに窒素イオン注入を行う理由について説明する。
【００４３】
一般的にＳＯＩ層には結晶欠陥が１×１０２個／ｃｍ２〜１×１０７個／ｃｍ２の密度で分布している。このようなＳＯＩ層に不純物が注入されると、後の熱処理により一部の不純物は拡散して結晶欠陥にトラップされることになる。結晶欠陥が多く存在すると、その近傍において活性な不純物が減少し、トランジスタ特性が劣化することになる。これは、結晶性が良好なバルクシリコン層内に形成されるトランジスタ（以後、バルクトランジスタと呼称）、あるいはポリシリコン層内に形成されるトランジスタ（例えば薄膜トランジスタ）では発生し得ない現象である。
【００４４】
これに対して、不純物イオンとともに窒素イオンを注入すると、不純物の代わりに窒素が結晶欠陥にトラップされるため、実効的な結晶欠陥（原子をトラップできる結晶欠陥）が低減し、結晶欠陥の近傍において活性な不純物が減少することを防止できる。従って、結晶欠陥の存在に起因してトランジスタ特性が劣化することが防止され、ＳＯＩトランジスタにおいても、バルクトランジスタと同程度のトランジスタ特性を達成することができる。
【００４５】
なお、窒素はボロンと同様に置換型拡散を行う性質を有し、ボロンよりも大きな拡散係数を有しているので、ボロンに先だって結晶欠陥にトラップされることが考えられるが、拡散の形態が異なっている場合でも、上記と同様の効果を奏することがわかっている。
【００４６】
また、結晶欠陥の密度は、ＳＯＩ基板ごとにまちまちであるが、上記のように、実効的な結晶欠陥を低減することで、ＳＯＩ基板ごとに不純物濃度が異なるという状態が回避されるので、半導体装置の大量生産に際して、ロット間やＳＯＩ基板のバッチ間におけるトランジスタ特性のばらつきを低減することができる。
【００４７】
なお、窒素イオンの注入量が１００×１０１２／ｃｍ２を越えるような場合、例えば、注入量が１×１０１５／ｃｍ２程度になると、窒素イオンによってＳＯＩ層がダメージを受け、窒素イオン注入によるトランジスタ特性向上の効果よりも、注入ダメージによる特性劣化が現れることになる。
【００４８】
また、窒素イオンを結晶欠陥にトラップさせるという観点では、窒素イオン注入は、不純物イオン注入の前に行っても良い。
【００４９】
また、図６および図７を用いて説明した窒素イオンの注入工程は、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとで別個に行ったが、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲへの不純物注入が終了した段階で、両領域に同時に窒素イオンを注入するようにしても良いし、両領域に対する不純物注入を行う前に、両領域に同時に窒素イオンを注入するようにしても良い。このようにすることで、窒素イオンと不純物イオンの切り換え回数が低減され、イオン種の切り換えに伴う時間ロスを低減して、生産効率を向上させることができる。
【００５０】
なお、図６および図７を用いて説明した、ボロンイオンおよびリンイオンの注入エネルギーは、ＳＯＩ層３の厚みが１０００オングストローム程度である場合に、ＳＯＩ層３の深さ方向のほぼ中央が不純物分布のピークとなるように設定されており、不純物の種類あるいはＳＯＩ層３の厚みが変われば、注入エネルギーも変わることになる。
【００５１】
＜１−２．窒素イオン注入による第２の作用効果＞
次に、ＳＯＩトランジスタにおける、窒素イオン注入のもう一つの作用について説明する。
【００５２】
後に完成図である図１７を用いて示すが、ＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１５は、チャネルとなるチャネルドープ層３１がゲート酸化膜２０と埋め込み酸化膜２に挟まれた構成となっている。一般にシリコン層と酸化膜との界面には、結晶欠陥の存在に起因するダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）が多く、それがトランジスタ特性の劣化の１因となっている。特に、ＳＯＩトランジスタでは、チャネルドープ層３１と埋め込み酸化膜２との界面（以後、第１界面と呼称）、およびチャネルドープ層３１とゲート酸化膜２０との界面（以後、第２界面と呼称）のように、シリコン層と酸化膜との界面を２カ所に有している。
【００５３】
そして、第１界面の状態が悪い（ダングリングボンドが多い）と、所定のトランジスタ特性が得られず、バルクトランジスタに比べて特性が劣化したトランジスタしか得られないことになる。なお、第１界面の状態は、第２界面の状態よりも悪く、トランジスタ特性の劣化を防止するには、第１界面の状態の改善が重要である。
【００５４】
一方、第２界面の状態が悪い（ダングリングボンドが多い）と、トランジスタ特性（ホットキャリア効果に対する耐性など）の向上などを図ることができない。
【００５５】
しかし、注入した窒素イオンをダングリングボンドに結合させて不活性化させることで、トランジスタ特性の劣化防止およびトランジスタ特性の向上を図ることができる。
【００５６】
そのためには、先に説明したように、窒素イオンを拡散させてチャネルドープ層３内の結晶欠陥にトラップさせるとともに、第１および第２界面の近傍に窒素イオンを偏析させることが重要になる。上に説明したアニール条件（窒素雰囲気、約８２０℃、約５〜３０分）は、この窒素イオンの拡散条件を満たすものであり、発明者等の実験により得られた値である。
【００５７】
なお、アニール温度は８００〜９００℃程度であれば良く、アニール時間は３０分以上でも良いが、アニール温度を高くし過ぎたり、アニール時間を長くし過ぎると、窒素イオンが拡散され過ぎて、第１および第２界面の近傍に偏析しなくなる。
【００５８】
ここで、話題を図７に続く製造工程の説明に戻す。図７を用いて説明した工程の後に、図示は省略するが、レジスト２２ｃおよび酸化膜２０１を除去し、ゲート酸化を改めておこない、チャネルドープ層３１の表面にゲート酸化膜２０を形成する。
【００５９】
次に、図８に示す工程において、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲの上部に、ゲート電極となるポリシリコン層８１を、例えば、ＣＶＤ法により１０００〜３０００オングストロームの厚さで形成する。そして、ＮＭＯＳ領域ＮＲ上にレジスト２２ｄを形成し、ＰＭＯＳ領域ＰＲのポリシリコン層８１に不純物をイオン注入する。このイオン注入は、例えば、ボロンイオンを５〜２０ｋｅＶのエネルギーで、注入量が３〜８×１０１５／ｃｍ２となる条件で行う。そして、続いて、レジスト２２ｄをマスクとしてＰＭＯＳ領域ＰＲのポリシリコン層８１に窒素イオンを注入する。このイオン注入は、窒素イオンが５〜３０ｋｅＶのエネルギーで、注入量が３〜１２×１０１４／ｃｍ２となる条件で行う。
【００６０】
次に、レジスト２２ｄを除去した後、図９に示す工程において、ＰＭＯＳ領域ＰＲ上にレジスト２２ｅを形成し、ＮＭＯＳ領域ＮＲのポリシリコン層８１に不純物をイオン注入する。このイオン注入は、例えば、ヒ素（Ａｓ）イオンを５〜２０ｋｅＶのエネルギーで、注入量が３〜８×１０１５／ｃｍ２となる条件で行う。
【００６１】
そして、続いて、レジスト２２ｅをマスクとしてＮＭＯＳ領域ＮＲに窒素イオンを注入する。このイオン注入は、窒素イオンが５〜３０ｋｅＶのエネルギーで、注入量が３〜１２×１０１４／ｃｍ２となる条件で行う。
【００６２】
＜１−３．ゲート電極への窒素注入による作用効果＞
ここで、ポリシリコン層８１に対する不純物イオンの注入は、ポリシリコン層８１をゲート電極として使用する場合に、仕事関数を調整するために必要な措置である。なお、ボロンイオンとヒ素イオンとで注入エネルギーが同じ理由は、何れもポリシリコン層８１の最表面に注入すれば良いからである。その後の熱処理で不純物が拡散し、ポリシリコン層８１内にほぼ均一に分布することになる。
【００６３】
また、ポリシリコン層８１に対する窒素イオンの注入は、ゲート酸化膜２０近傍に窒素を偏析させることで、ゲート酸化膜２０とチャネルドープ層３１との界面（第２界面）におけるダングリングボンドを不活性化させることを目的としている。なお、図６および図７に示すＳＯＩ層への窒素イオン注入および、その後のアニール工程により、第２界面におけるダングリングボンドは大部分が不活性化されているが、ポリシリコン層８１への窒素イオン注入により、第２界面におけるダングリングボンドをほとんど不活性化することができ、トランジスタ特性をさらに向上させることができる。
【００６４】
なお、ＰＭＯＳ領域ＰＲのポリシリコン層８１にはＰ型不純物（ボロン）が導入されているが、窒素イオンの存在により、Ｐ型不純物がゲート酸化膜２０を介してチャネルドープ層３１に拡散することを防止する作用もある。
【００６５】
ここで、話題を図９に続く製造工程の説明に戻す。図９を用いて説明した工程の後に、図示は省略するが、ポリシリコン層８１を選択的に除去して、ＮＭＯＳ領域ＮＲの酸化膜２０上の所定位置にゲート電極８ａを、ＰＭＯＳ領域ＰＲの酸化膜２０上の所定位置にゲート電極８ｂを形成する。
【００６６】
そして、図１０に示す工程において、ＮＭＯＳ領域ＮＲ上にレジスト２２ｆを形成し、当該レジスト２２ｆおよびゲート電極８ｂをマスクとして、ＰＭＯＳ領域ＰＲにイオン注入を行って、チャネルドープ層３１内に低ドープドレイン層（以後、ＬＤＤ層と呼称）６ａを形成する。
【００６７】
このイオン注入は、例えば、ボロンイオンを５〜２０ｋｅＶのエネルギーで、注入量が０．１〜１０×１０１２／ｃｍ２となる条件で行う。
【００６８】
次に、図１１に示す工程において、ＰＭＯＳ領域ＰＲ上にレジスト２２ｇを形成し、当該レジスト２２ｇおよびゲート電極８ａをマスクとして、ＮＭＯＳ領域ＮＲにイオン注入を行って、チャネルドープ層３１内にＬＤＤ層５ａを形成する。
【００６９】
このイオン注入は、例えば、ヒ素イオンを５〜２０ｋｅＶのエネルギーで、注入量が０．１〜１０×１０１２／ｃｍ２となる条件で行う。
【００７０】
なお、この注入後に、７５０〜８５０℃で、数分間（２〜５分間）のアニールを行って結晶性の回復を図っても良い。
【００７１】
次に、図１２に示す工程において、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲの上部に、約５０〜２００オングストロームの厚さの酸化膜５０を形成する。
【００７２】
そして、続いてＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲのＬＤＤ層５ａおよび６ａ内に窒素イオンを注入する。このイオン注入は、例えば、５〜２０ｋｅＶのエネルギーで、注入量が０．１〜１０×１０12／ｃｍ2となる条件で行う。
【００７３】
＜１−４．酸化膜を介して窒素注入を行うことによる第１の作用効果＞
ここで、ＬＤＤ層５ａおよび６ａへ窒素イオン注入を行うのは、不純物の注入によって生じた結晶欠陥に窒素をトラップさせることで、トランジスタ特性の劣化を防止するためであり、窒素イオン注入を酸化膜５０を介して行うのは、チャネルドープ層３１の結晶性の劣化を防止するためである。すなわち、トランジスタ特性の劣化の防止、およびトランジスタ特性の向上を目的として行う窒素イオン注入であるが、それ自身がチャネルドープ層３１の結晶性を劣化させる要因となる場合がある。その場合には、アニールによって結晶性の回復を図るが、注入量が多くダメージが大きい場合には、アニールでは十分に結晶性を回復できない。
【００７４】
しかし、酸化膜を介して窒素イオンを注入した場合は、注入による結晶性の劣化が緩和されるので、アニールによる結晶性の回復の効果が大きくなる。
【００７５】
なお、図１２に示す工程では、ＬＤＤ層５ａおよび６ａ内に同時に窒素イオンを注入しているが、それぞれ別個の工程で行っても良い。その場合には、注入条件を個々に変えることができ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタにそれぞれ最適の条件で窒素イオンを注入することができる。
【００７６】
例えば、ＮＭＯＳトランジスタのＬＤＤ層５ａ（ソース・ドレイン層と換言できる）に対しての最適注入量は１〜５×１０１２／ｃｍ２であり、ＰＭＯＳトランジスタのＬＤＤ層６ａ（ソース・ドレイン層と換言できる）に対しての最適注入量は５〜１０×１０１２／ｃｍ２である。なお、エネルギーはどちらも２０ｋｅＶ程度である。
【００７７】
ここで、話題を図１２に続く製造工程の説明に戻す。図１２を用いて説明した工程の後に、酸化膜５０の全て、およびゲート電極８ａおよび８ｂ直下以外のゲート酸化膜２０を除去した後、図１３に示す工程において、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲの上部に、約１０００〜２０００オングストロームの厚さの酸化膜１６１を形成する。なお、この酸化膜１６１としては、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いて形成したＴＥＯＳ酸化膜などを使用する場合がある。また、ゲート酸化膜２０を除去せず、酸化膜１６１を積み足しても良い。
【００７８】
そして、酸化膜１６１に異方性エッチングを施すことで、図１４に示すように、ゲート電極８ａおよび８ｂと、それぞれのゲート酸化膜２０の側面にのみ酸化膜を残して、サイドウォール酸化膜１６を形成する。
【００７９】
次に、図１５に示す工程において、ＰＭＯＳ領域ＰＲ上にレジスト２２ｈを形成し、当該レジスト２２ｈおよびゲート電極８ａおよびサイドウォール酸化膜１６をマスクとして、ＮＭＯＳ領域ＮＲにイオン注入を行って、チャネルドープ層３１内にソース・ドレイン層５ｂを形成する。
【００８０】
このイオン注入は、例えば、ヒ素イオンを５〜２０ｋｅＶのエネルギーで、注入量が１〜５０×１０１４／ｃｍ２となる条件で行う。
【００８１】
次に、レジスト２２ｈを除去した後、図１６に示す工程において、ＮＭＯＳ領域ＮＲ上にレジスト２２ｉを形成し、当該レジスト２２ｉおよびゲート電極８ｂおよびサイドウォール酸化膜１６をマスクとして、ＰＭＯＳ領域ＰＲにイオン注入を行って、チャネルドープ層３１内にソース・ドレイン層６ｂを形成する。
【００８２】
このイオン注入は、例えば、ボロンイオンを５〜２０ｋｅＶのエネルギーで、注入量が１〜５０×１０１４／ｃｍ２となる条件で行う。
【００８３】
その後、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲ上に層間絶縁膜６０を形成し、当該層間絶縁膜６０の主面表面から、ソース・ドレイン層５ｂおよび６ｂにそれぞれ達するコンタクトホールＣＨを形成し、当該コンタクトホールＣＨ内に、アルミニウム化合物などの金属化合物で配線層ＨＬを形成することで、図１７に示すようなＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１５が完成する。
【００８４】
図１８にＮＭＯＳトランジスタ１４の構成を示す。また、図１８に示すＢ−Ｂ線による断面方向の窒素濃度分布を図１９に、図１８に示すＣ−Ｃ線による断面方向の窒素濃度分布を図２０に示す。
【００８５】
図１９において、横軸はＢ−Ｂ線に沿った位置を示し、縦軸に窒素濃度（ｃｍ−３）を示す。図１９に示されるように、ゲート電極８ａの下層に位置するチャネルドープ層３１、いわゆるチャネル領域ＣＲにおいては窒素濃度は１×１０１７／ｃｍ３程度含まれており、ソース・ドレイン層５ｂにおいては窒素濃度は１×１０１９〜１×１０２０／ｃｍ３程度含まれている。
【００８６】
また、図２０において、縦軸に窒素濃度（ｃｍ−３）を、横軸にＣ−Ｃ線に沿った位置、すなわち深さ方向の位置を示し、図に向かって左側から順に、ゲート電極領域ＧＲ、ゲート酸化膜領域ＯＸ、ＳＯＩ領域ＳＲ、埋め込み酸化膜領域ＢＯＲを示している。
【００８７】
図２０に示すように、ＳＯＩ領域ＳＲ内においては、ゲート酸化膜領域ＯＸの近傍では窒素濃度が１×１０２０／ｃｍ３程度、埋め込み酸化膜領域ＢＯＲの近傍では窒素濃度が１×１０１９／ｃｍ３程度となっており、これら以外の部分の窒素濃度（１×１０１７／ｃｍ３程度）に比べて突出している。すなわち、先に説明したように、チャネルドープ層３１と埋め込み酸化膜２との界面（第１界面）、およびチャネルドープ層３１とゲート酸化膜２０との界面（第２界面）において窒素が偏析していることを明確に示している。
【００８８】
なお、図２０においては、ＳＯＩ領域ＳＲにおいて、その端部以外は窒素濃度が均一になっている例を示したが、窒素イオン注入後の熱処理の条件等によっては、注入された窒素イオンが均一に拡散しない場合もある。その状態を図２１に示す。
【００８９】
図２１において、ＳＯＩ領域ＳＲの中央部にピークを持つように窒素が分布している。窒素イオンはＳＯＩ層３のほぼ中央部分にピークを有するように注入し、熱処理によって拡散させるが、この熱処理の条件が、最適値よりも低温、あるいは短時間であった場合には拡散が十分ではなく、チャネルドープ層３１の中央部分にピークが残ることになる。
【００９０】
しかし、このように、チャネルドープ層３１の中央部分において窒素濃度が高い場合であっても、第１界面および第２界面において窒素が偏析していれば、トランジスタ特性の劣化を防止するとともに、トランジスタ特性の向上を図ることは可能である。
【００９１】
＜１−５．酸化膜を介して窒素注入を行うことによる第２の作用効果＞
図１２に示す工程の説明において、ＬＤＤ層５ａおよび６ａへの窒素イオン注入を、酸化膜５０を介して行うことによる作用効果として、チャネルドープ層３１の結晶性の劣化防止を挙げたが、これ以外の作用効果も有している。
【００９２】
図２２に、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲの上部を酸化膜５０で覆わずに、不純物イオンを注入する場合の部分断面図を示す。
【００９３】
図２２において、埋め込み酸化膜ＢＯの上部にＳＯＩ層に不純物が注入されたチャネルドープ層ＣＤがあり、チャネルドープ層ＣＤの上部にゲート酸化膜ＧＯ、ゲート電極ＧＥが順に形成されている。そして、ゲート電極ＧＥをマスクとして、チャネルドープ層ＣＤ内のＬＤＤ層ＬＤに窒素イオン注入を行う状態が示されているが、このような構成で窒素イオン注入を行うと、注入量によっては、ゲート酸化膜ＧＯの信頼性が低下する可能性がある。
【００９４】
すなわち、ゲート酸化膜ＧＯ上のゲート電極ＧＥの端縁部近傍の領域（図中、Ｘで示す領域）に、窒素イオン注入によるダメージが与えられ、ゲート酸化膜ＧＯの電気絶縁性などが劣化することになる。なお、ゲート酸化膜ＧＯは全体に渡ってダメージを受けるが、ゲート電極ＧＥの下部以外は除去されるので問題はない。
【００９５】
しかし、ゲート電極を酸化膜で覆うことで、ゲート電極ＧＥ近傍のゲート酸化膜ＧＯが保護され、領域Ｘにはダメージが及ばなくなる。
【００９６】
このように、図１２に示すように、ＬＤＤ層５ａおよび６ａへの窒素イオン注入を酸化膜５０を介して行うことで、ゲート酸化膜２０に注入ダメージが及ぶことが防止され、ゲート酸化膜２０の信頼性低下を防止することができる。
【００９７】
＜２．変形例＞
以上説明した本発明に係る実施の形態においては、図６および図７を用いて説明した、チャネルドープ層への窒素イオン注入の後に、窒素イオンを拡散させるためにアニールを行う例を示したが、チャネルドープ層への窒素イオン注入の後に行われるゲート酸化工程を利用して窒素イオンを拡散させても良い。
【００９８】
すなわち、ゲート酸化を熱酸化法により行うようにすれば、チャネルドープ層３１も加熱されるので、注入した窒素イオンを拡散させることができる。なお、この場合、ゲート酸化に必要な条件と、窒素イオンの拡散に必要な条件とが一致する必要があるが、現状の製造工程では両者を一致させることは可能である。
【００９９】
また、上記アニールはゲート酸化工程以外であっても、条件が一致するのであれば、他の加熱工程、例えば、ＬＤＤ層形成のためのイオン注入後のアニール工程などと兼用させても良い。
【０１００】
また、以上説明した本発明に係る実施の形態およびその変形例では、ＳＯＩ基板に形成された半導体装置としてＭＯＳＦＥＴを例に挙げたが、ＳＯＩ基板に形成される半導体装置であればこれに限定されるものではなく、注入不純物がダングリングボンドにトラップされる可能性のある半導体装置であれば本発明は有効である。
【０１０１】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、第１の半導体領域が、その内部に深さ方向に、第１の半導体領域と埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、第１の半導体領域とゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布となるように導入された窒素を有しているので、第１の半導体領域と埋め込み酸化膜との界面に多数存在するダングリングボンドに窒素を結合させることでトランジスタ特性の劣化を防止するとともに、第１の半導体領域とゲート酸化膜との界面に多数存在するダングリングボンドに窒素を結合させることでトランジスタ特性の向上を図ることができる。また、第１のピーク部と第２のピーク部との間においては、窒素濃度が第１および第２の濃度よりも低い第３の濃度で均一に分布しているので、ＳＯＩ層内に存在する結晶欠陥に窒素が捕獲され、結晶欠陥に不純物が捕獲されることが防止され、ＳＯＩ層内で活性な不純物の濃度にばらつき生じることが防止される。従って、結晶欠陥の存在に起因してトランジスタ特性が劣化することが防止され、ＳＯＩトランジスタにおいても、バルクトランジスタと同程度のトランジスタ特性を達成することができる。また、窒素濃度分布の最適値により、トランジスタ特性の劣化防止およびトランジスタ特性を向上した現実的な半導体装置を得ることができる。
【０１０４】
本発明に係る請求項２記載の半導体装置によれば、第１の半導体領域が、その内部に深さ方向に、第１の半導体領域と埋め込み酸化膜との界面近傍が第１の濃度で突出した第１のピーク部を有し、第１の半導体領域とゲート酸化膜との界面近傍が第２の濃度で突出した第２のピーク部を有する分布となるように導入された窒素を有しているので、第１の半導体領域と埋め込み酸化膜との界面に多数存在するダングリングボンドに窒素を結合させることでトランジスタ特性の劣化を防止するとともに、第１の半導体領域とゲート酸化膜との界面に多数存在するダングリングボンドに窒素を結合させることでトランジスタ特性の向上を図ることができる。また、第１のピーク部と第２のピーク部との間においては、窒素濃度が第１および第２の濃度よりも低い第３の濃度で突出した第３のピーク部を有して分布しているので、ＳＯＩ層内に存在する結晶欠陥に窒素が捕獲され、結晶欠陥に不純物が捕獲されることをが防止され、ＳＯＩ層内で活性な不純物の濃度にばらつき生じることが防止される。従って、結晶欠陥の存在に起因してトランジスタ特性が劣化することが防止され、ＳＯＩトランジスタにおいても、バルクトランジスタと同程度のトランジスタ特性を達成することができる。また、窒素濃度分布の最適値により、トランジスタ特性の劣化防止およびトランジスタ特性を向上した現実的な半導体装置を得ることができる。
【０１０６】
本発明に係る請求項３記載の半導体装置によれば、ドレイン・ソース層に対応する第２の半導体領域において、第２のピーク部と同じ濃度の窒素が導入されているので、不純物濃度が第１の半導体領域よりも高く、不純物導入に伴って結晶欠陥が多くなっている場合でも対処することができ、トランジスタ特性の劣化防止およびトランジスタ特性を向上した半導体装置を得ることができる。
【０１０７】
本発明に係る請求項４記載の半導体装置の製造方法によれば、請求項１記載の半導体装置を製造するのに適した半導体装置の製造方法を得ることができる。
【０１０８】
本発明に係る請求項５記載の半導体装置の製造方法によれば、第１導電型の不純物の注入の後に、窒素をイオン注入することで、その後の熱処理によって窒素を結晶欠陥に捕獲させることができる。
【０１０９】
本発明に係る請求項６記載の半導体装置の製造方法によれば、窒素のイオン注入の後に、第１導電型の不純物をイオン注入することで、その後の熱処理によって窒素を結晶欠陥に捕獲させることができる。
【０１１０】
本発明に係る請求項７記載の半導体装置の製造方法によれば、窒素イオンを第１の半導体領域に注入する際の最適条件を得ることができる。
【０１１１】
本発明に係る請求項８記載の半導体装置の製造方法によれば、第１の半導体領域に注入された窒素イオンを、深さ方向に所定の濃度分布を有するように拡散させるための最適条件を得ることができる。
【０１１２】
本発明に係る請求項９記載の半導体装置の製造方法によれば、第１の半導体領域に注入された窒素イオンを拡散させる工程を、ゲート酸化膜の形成工程と兼用するので、本発明の実施において工程数の増加を抑制することができる。
【０１１３】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、第２の半導体領域を形成する際にも窒素をイオン注入することで、不純物の注入により生じた結晶欠陥に窒素を捕獲させることで、トランジスタ特性の劣化を防止することができる。また、この際に窒素イオン注入を酸化膜を介して行うことにより、窒素イオン注入によるＳＯＩ層の結晶性の劣化を防止することができる。
【０１１４】
本発明に係る請求項１１記載の半導体装置の製造方法によれば、窒素イオンを第２の半導体領域に注入する際の最適条件を得ることができる。
【０１１５】
本発明に係る請求項１２記載の半導体装置の製造方法によれば、ゲート電極内にも窒素をイオン注入することで、ゲート酸化膜にも窒素を含ませ、第１の半導体領域とゲート酸化膜との界面近傍の窒素の濃度を高めることができる。
【０１１６】
本発明に係る請求項１３記載の半導体装置の製造方法によれば、窒素イオンをゲート電極に注入する際の最適条件を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１６】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１７】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１８】本発明に係る実施の形態の半導体装置の構成を示す部分断面図である。
【図１９】本発明に係る実施の形態の半導体装置の水平断面方向の窒素濃度分布を示す図である。
【図２０】本発明に係る実施の形態の半導体装置の垂直断面方向の窒素濃度分布を示す図である。
【図２１】本発明に係る実施の形態の半導体装置の垂直断面方向の窒素濃度分布を示す図である。
【図２２】ＬＤＤ層に酸化膜を介さずに窒素注入を行う工程を示す断面図である。
【図２３】ＳＯＩＭＯＳトランジスタの構成を示す断面図である。
【符号の説明】
１  シリコン基板、２  埋め込み酸化膜、３  ＳＯＩ層、５ａ，６ａ  ＬＤＤ層、５ｂ，６ｂ  ソース・ドレイン層、８ａ，８ｂ  ゲート電極、１０  ＳＯＩ基板、２０  ゲート酸化膜、３１  チャネルドープ層、８１  ポリシリコン層。
【図１】
0003602679.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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