(57)【特許請求の範囲】
【請求項１】
Ａ．重み付けの順序に従ってビット配列されたアドレスパターンデータ及びテストパターンデータを出力するパターン発生器と、
Ｂ．このパターン発生器が出力するアドレスパターンデータ及びパターンデータのビット配列を、被試験メモリの端子の配列に変換するパターンセレクタと、
Ｃ．このパターンセレクタで仕分けされたパターンデータを実波形を持つアドレス信号及びパターン信号に変換する波形発生器と、
Ｄ．被試験メモリから読出した応答出力と上記パターンセレクタから出力される期待値とを比較する論理比較器と、
Ｅ．この論理比較器が出力する仮フェイルデータのビット配列を上記被試験メモリの端子の配列から上記重み付けの順序に従うビット配列に戻すフェイルデータセレクタと、
Ｆ．被試験メモリと同一アドレス空間を有し、上記論理比較器から出力される仮フェイルデータをフェイルが発生したアドレスに記憶する不良解析メモリと、
Ｇ．被試験メモリと同一アドレス空間を有し、上記不良解析メモリに記憶するフェイルが発生したメモリセル位置に対応するビットのフェイルデータをマスクするためのマスクデータを記憶するマスクメモリと、
Ｈ．このマスクメモリから読出したマスクデータに従って上記フェイルデータセレクタから上記不良解析メモリに供給する仮フェイルデータの通過を制御し、本来のフェイルデータを得るマスク回路と、
によって構成したことを特徴とするメモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路素子によって構成されるメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
メモリ試験装置には一般に不良解析メモリが設けられ、この不良解析メモリに被試験メモリで不良が発生したアドレスのメモリセルの位置に不良の発生を表わす例えばＨ論理を書込み、この不良セル位置情報を集計して不良救済が可能か否かを判定する。
【０００３】
或るモードの試験で不良解析メモリに１回でも不良が書込まれると、他のモードの試験では、その不良を書込んだメモリセル位置には再度書込を行なうことなく、つまり、書込だデータが更新されることを阻止するために不良が発生したメモリセルの位置をマスクする必要がある。このため、不良解析メモリと対でマスクパターンメモリが設けられている。
【０００４】
図３に従来のメモリ試験装置の概略の構成を示す。図中１００はメモリ試験装置、２００は被試験メモリを示す。メモリ試験装置１００はパターン発生器１０１と、各部の動作を制御するタイミング発生器１０２と、パターン発生器１０１が出力するパターンデータ及びアドレスパターンデータを被試験メモリ２００の端子の配列に対応したビット配列Ｐ１〜ＰＮに仕分けするパターンセレクタ１０３と、このパターンセレクタ１０３で仕分けされたパターンデータに従って実波形を持つパターン信号に生成する波形発生器１０４と、波形発生器１０４が出力するパターン信号のそれぞれを被試験メモリ２００の各端子に与えるドライバ１０５と、被試験メモリ２００から読出された応答信号の論理が所定の電圧値を持っているか否かを判定するアナログ比較器１０６と、このアナログ比較器の比較出力とパターン発生器１０１が出力する期待値パターンが一致しているか否かを判定する論理比較器１０７と、この論理比較器が出力するフェイルデータのビット配列を元の重み付けの順序で配列されたビットの配列ＭＳＢ〜ＬＳＢに戻すフェイルデータセレクタ１０８と、このフェイルデータセレクタ１０８で元のビット配列に戻したフェイルデータをフェイル発生アドレスに記憶する不良解析メモリ１０９と、被試験メモリの論理比較を禁止するアドレスのメモリセル位置を記憶するマスクパターンメモリ１１１と、このマスクパターンメモリ１１１から読出されるマスクすべきアドレスのメモリセル位置を被試験メモリ２００の端子の配列に対応するビット配列Ｐ１〜ＰＮに変換し、その変換した比較マスクパターンデータを論理比較器１０７に与え、論理比較器１０７において被試験メモリ２００の各端子から読出されるデータの比較動作を禁止させるマスクパターンセレクタ１１２とによって構成される。
【０００５】
【発明が解決しようとする課題】
従来は論理比較器１０７でマスク動作を行なわせている。従ってメモリ１１１から読出した比較マスクパターンデータをマスクパターンセレクタ１１２において被試験メモリ２００の端子の配列Ｐ１〜ＰＮに対応したビット配列に変換しなければならない。
【０００６】
パターンセレクタ１０３及びマスクパターンセレクタ１１２は共に各種の規格のメモリの何れにも対応してビット配列を選択できなければならないから、その構成は大規模な回路となる。従って規模が大きいパターンセレクタ１０３とマスクパターンセレクタ１１２を備えているから、メモリ試験装置の全体の構成も大規模になる欠点がある。
【０００７】
特に最近の傾向として被試験メモリの端子数は増加の傾向にあるから、パターンセレクタ１０３及びマスクパターンセレクタ１１２の規模も増々大きくなる不都合がある。
この発明の目的はマスクパターンセレクタを用いることなくマスク動作を実行させ、メモリ試験装置の構成を簡素化しようとするものである。
【０００８】
【課題を解決するための手段】
この発明では、マスクパターンメモリから読出される比較マスクパターンデータによって直接マスク回路を制御し、不良解析メモリに書込まれるフェイルデータの通過を制御し、マスク動作を行なうように構成した点を特徴とするものである。
【０００９】
この発明の構成によれば論理比較器でマスク動作を行なわずに全ての比較結果を出力させる。従ってこの比較結果を仮フェイルデータと呼ぶことにし、この仮フェイルデータをフェイルデータセレクタによって元の重み付けの順序に従って配列されたビット配列ＭＳＢ〜ＬＳＢに戻される。従ってマスクメモリから読出したマスクデータをそのままマスク動作を行なう制御信号として利用することができる。よって従来の例で説明した回路規模が大きいマスクパターンセレクタは全く必要が無く、試験装置全体の構成を簡素化することができる。
【００１０】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図２と対応する部分には同一符号を付し、その重複説明は省略するが、この発明では不良解析メモリ１０９とフェイルデータセレクタ１０８との間にマスク回路１１３を設け、このマスク回路１１３の一方の入力端子にマスクパターンメモリ１１１から読出したマスクパターンデータを入力する。マスク回路１１３の他方の入力端子にフェイルデータセレクタ１０８から出力される仮フェイルデータを供給する。
【００１１】
マスク回路１１３は、例えば図２に示すように、マスクパターンデータ及びフェイルデータセレクタ１０８から出力されるフェイルデータのビット数と同数のアンドゲート１１３Ａ〜１１３Ｎによって構成することができる。アンドゲート１１３Ａ〜１１３Ｎの各一方の入力端子は極性反転入力端子とされ、この極性反転入力端子にマスクパターンメモリ１１１から読出されるマスクデータを供給する。
【００１２】
マスクパターンメモリ１１１ではマスクすべきアドレスのメモリセル（マスクデータのビットに対応）に例えばＨ論理を書込むものとすると、マスクすべきアドレスがアクセスされると、そのとき読出されるマスクパターンデータはマスクすべきメモリセルに対応したビットがＨ論理となる。このＨ論理のマスクデータがアンドゲート１１３Ａ〜１１３Ｎの反転入力端子に与えられることにより、アンドゲート１１３Ａ〜１１３Ｎは選択的に閉じられる。
【００１３】
従ってＨ論理が与えられたアンドゲート１１３Ａ〜１１３Ｎの他方の入力端子に供給したフェイルデータは通過を阻止され、そのアドレスのメモリセルの位置に新らしいフェイルデータが書込まれることを禁止することができる。
【００１４】
【発明の効果】
以上説明したように、この発明によればフェイルデータセレクタ１０８で、被試験メモリ２００の端子の配列順序に従ってビット位置が規定された仮フェイルデータを、パターン発生器１０１が出力したアドレスパターンデータとパターンデータのビット位置の配列に変換し、この仮フェイルデータをマスクパターンメモリ１１１から読出されるマスクパターンデータによってマスク動作を行なわせる構成としたから、従来用いていたマスクパターンセレクタ１１２を必要としない。
【００１５】
従って回路規模が大きいマスクパターンセレクタを必要としないから、メモリ試験装置１００の全体の構成を簡素化することができ、これにより装置の小型化及びコストダウンも期待できる利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】この発明の要部の構成の一例を説明するためのブロック図。
【図３】従来の技術を説明するためのブロック図。
【符号の説明】
１００    メモリ試験装置
１０１    パターン発生器
１０２    タイミング発生器
１０３    パターンセレクタ
１０４    波形発生器
１０５    ドライバ
１０６    アナログ比較器
１０７    論理比較器
１０８    フェイルデータセレクタ
１０９    不良解析メモリ
１１１    マスクパターンメモリ
１１３    マスク回路
【図１】
0003549174.tif 000002
【図２】
0003549174.tif 000003
【図３】
0003549174.tif 000004