(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタのゲートを記憶ノードとする読み出しトランジスタと、該記憶ノードに接続したバリヤ絶縁膜を介して多層の半導体領域とバリヤ絶縁膜の構造が前記半導体基板面に対して垂直に積層して形成されている書き込みトランジスタとからなる半導体メモリ装置の構造において、前記多層の半導体領域とバリヤ絶縁膜の積層構造の側壁に設けられた第１の制御電極により前記半導体領域のエネルギーバンドをさげることにより前記バリヤ絶縁膜を通してデータ線から前記記憶ノードに電荷の書き込みと消去、あるいはその一方を行い、前記記憶ノードの側壁に設けられた第２の制御電極により前記読み出しトランジスタから記憶情報の読み出しを行うことを特徴とした半導体メモリ装置。
【請求項２】
請求項１の構造において、該半導体メモリ装置をマトリックス状に配置したことを特徴とした半導体メモリ装置。
【請求項３】
メモリセルと、該メモリセルに接続されるデータ線、ワード線、制御線、及びセンス線を有し、
上記メモリセルは、電荷を蓄積する記憶ノードと、該記憶ノードへの電荷の注入及び放出の経路となる書込み素子と、上記記憶ノードの電荷の蓄積状態を検出する読み出し素子を有し、
上記読み出し素子は上記記憶ノードの電荷の蓄積状態による閾値の変化を上記ワード線に電圧を印加して読み出すように基板上に形成された第１のトランジスタを有し、
上記センス線は上記第１のトランジスタのドレイン・ソースの一方に接続され、
上記制御線は上記第１のトランジスタのドレイン・ソースの他方に接続され、
上記書込み素子は上記記憶ノードと上記データ線の間で上記第１のトランジスの上方に配置され、
上記書込み素子は絶縁膜と半導体膜の積層膜構造と該積層膜構造の側壁に形成された制御電極を有する、前記第１のトランジスタの記憶ノードの上に積層された第２のトランジスタを有し、前記制御電極に電圧を印加し前記半導体膜のエネルギーバンドをさげることにより前記データ線から前記記憶ノードへ電荷の書き込みを行う前記第２のトランジスタの電流方向は前記第１のトランジスタの電流方向に対して垂直の関係にあり、
上記ワード線と上記制御電極は共有されて接続されていることを特徴とする半導体メモリ装置。
【請求項４】
上記第１のトランジスタを電界効果トランジスタで構成し、該電界効果トランジスタのゲート電極が上記記憶ノードを兼ねていることを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
半導体基板上に形成されたソース、ドレインおよび記憶ノードを兼ねたゲート電極からなるＭＩＳＦＥＴトランジスタと、該ＭＩＳＦＥＴトランジスタのゲート電極に接して積層されたバリヤ絶縁膜と半導体膜の積層膜構造と、該積層膜構造の側壁にゲート絶縁膜を介して形成された制御電極と、該積層膜構造の上部に形成されたデータ線につながる第１電極を有し、該制御電極に第１電圧を印加して該半導体膜のエネルギーバンドをさげることにより前記第１電極から前記ゲート電極へ該積層膜構造を経由して電荷を注入しあるいは電荷を放出することにより情報を前記ゲート電極に書き込みあるいは消去し、上記制御電極に第２電圧を印加することにより上記ゲート電極に書き込まれた情報を上記ＭＩＳＦＥＴトランジスタのソース・ドレイン経路に接続されたセンス線により読み出すことを特徴とした半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成された半導体メモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリには大別してＲＡＭ（ランダムアクセスメモリ）とＲＯＭ（リードオンリーメモリ）がある。なかでも計算機のワークストレージとして最も大量に使われるのはダイナミックＲＡＭ（ＤＲＡＭ）である。
【０００３】
記憶を蓄えるメモリセルは一つの蓄積静電容量とその容量に蓄えた電荷を読み出す読み出しトランジスタから構成される。このメモリはＲＡＭとして最小の構成要素で実現されるため、大規模化に適している。従って相対的に安価で大量に生産されてきた。
【０００４】
このＤＲＡＭは、静電容量に蓄えた電荷が半導体基板内で発生する熱励起電荷や強い電界による衝突電離電荷によって相殺されていくため、ある時間が経過すると記憶を失う。この熱励起電荷や衝突電離電荷は漏洩電流を構成する。従ってＤＲＡＭでは蓄えた記憶を失う前にその電荷を元に復帰させるため、リフレッシュをおこなう。通常この間隔は１００ｍｓ程度に設定されている。このような動作形態のためダイナミックＲＡＭと名付けられている。
【０００５】
また、このＤＲＡＭは上記の漏洩電流と動作に伴う内部雑音、そしてアルファ粒子による擾乱を避けるため、蓄積静電容量をある一定の値以下にすることが実質的に困難である。言い換えれば、最低の信号電荷量が存在する。その値はメモリの規模やメモリアレー構成形態によって異なるが、１６ＭビットＤＲＡＭで約百万個の電子、その千倍の規模の１６ＧビットＤＲＡＭで約１０万個程度の電子が必要と推定される。
【０００６】
特に上記漏洩電流は、蓄積静電容量の一方の電極が読み出しトランジスタのソースあるいはドレインに接続されているため、このソースあるいはドレインと半導体基板とで形成されるｐｎ接合部で発生する。現実のＤＲＡＭ製品はこのｐｎ接合を極力微細化し、かつ不純物濃度勾配を緩やかにして電界による衝突電離電流を抑制するが、上述のように半導体原理的に漏洩電流を皆無にすることは不可能である。
【０００７】
さらに、ＤＲＡＭの問題点として、記憶は電荷量として蓄えられ、読み出しはこの電荷をそのまま読み出すため、メモリセル自体に増幅効果はなく、一般に信号電圧は小さく読み出し速度は遅くなる。
【０００８】
また、ＤＲＡＭと対をなすＲＡＭにスタチックＲＡＭ（ＳＲＡＭ）がある。一般にそのメモリセルは６個のトランジスタか、２個の抵抗と４個のトランジスタで構成される。これらはフリップフロップを構成しており、通電している限りその記憶状態を保っているので、ＤＲＡＭのようにリフレッシュは不要である。ただ、メモリセルの構成要素が多く、ＤＡＲＭの数倍の大きさになるため、相対的に高価である。しかし、メモリセルの増幅作用があるため高速であり、リフレッシュが不要のため、超低消費電力を実現できる利点がある。
【０００９】
一方、一般的な不揮発性ＲＯＭは絶縁膜で囲まれた蓄積ノードにトンネル電流を流して電荷を蓄える。その電荷量は１０万個程度の電子に相当する。また、メモリの記憶時間は１０年以上あるように、絶縁膜は一般に約１０ｎｍかそれ以上の厚さにする。しかし、ＲＡＭに比べると書き込み時間が長いので、ＲＡＭとして用いることはできない。また、書き込みを繰り返すと絶縁膜に強制的に電流を流すことになり、徐々に絶縁膜が劣化し最終的には絶縁膜が導電膜となって記憶を保持できなくなる。したがって、製品では１０万回に書き込みを制限することが一般的である。
【００１０】
このように、ＤＲＡＭ、ＳＲＡＭ、不揮発性ＲＯＭとも長所と短所があり、それぞれが特徴のある使いかたをされている。
【００１１】
【発明が解決しようとする課題】
本発明は上記のようなＲＡＭと不揮発性メモリの両者の特長を合わせ持ったメモリを提供する。その骨子は記憶ノードにはトンネル絶縁膜を介して書き込みをおこない、読み出しはこの記憶ノードをゲートとしたトランジスタでおこなう。これにより不揮発性メモリの記憶動作と、ＳＲＡＭと同じメモリセルに増幅作用をもつメモリが実現できる。
【００１２】
言い換えれば、本発明の目的は、長期記憶保持特性に優れた特性と、高速で安定なＲＡＭ動作を合わせ持つメモリを提供することにある。さらに、本発明の他の目的は、その製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、後に実施例で詳細に説明するように、たとえば記憶ノードに接続した書き込みトランジスタと、記憶ノードをゲートとする読み出しトランジスタでメモリセルを構成する。このとき、記憶ノードに第一ワード線を接続することができる。また、書き込みトランジスタを、積層したバリヤ基板とバリヤ膜で構成されたバリヤ膜基板を基板とし、第二ワード線をゲートとするトランジスタとすることができる。
【００１４】
こうすることにより、記憶ノードがシリコン基板に接続されていないため、通常のＤＲＡＭのメモリセルのように記憶ノードにシリコン基板から漏洩電流が流入することがない。また、記憶ノードと書き込みトランジスタのデータ線に接続されているソースとの間に絶縁膜たるバリヤ膜があるので、通常のＤＲＡＭのメモリセルのように、記憶電荷の読み出しと書き込みを司るトランジスタのソースとドレイン間に流れるサブスレッショルド電流を抑制できる。
【００１５】
なお、これらの漏洩電流とサブスレッショルド電流はＤＲＡＭの記憶を消失させる。すでに述べたようにこのためＤＲＡＭではリフレッシュをおこなう。通常このリフレッシュの間の時間間隔は１００ｍｓ程度に設定されていることが多い。
【００１６】
本発明の構造では、電源がすべてオフの後には、ワード線、データ線、センス線、制御線がすべて浮遊０Ｖになるが、基板からの漏洩電流がなく、かつバリヤ膜を十分厚くするか、あるいは書き込みトランジスタのしきい電圧を十分高くすれば記憶ノードの電荷を保持できるので、不揮発性メモリとすることができる。しきい電圧を十分高くするには書込みトランジスタのバリヤ膜基板の不純物濃度を高くすればよい。
【００１７】
また、メモリに通電中に記憶ノードの電荷が消失しない動作条件は、非選択ワード線電圧とセル書き込みトランジスタのしきい電圧との関係を適当に設定することによって達成できる。これによりＳＲＡＭのような動作が実現できる。
【００１８】
以上の動作条件の中で、漏洩電流とサブスレッショルド電流を抑制する度合いによって、本発明のメモリが完全な不揮発性メモリから通常のＤＲＡＭの間に設定できる。バリヤ膜がない場合にはＤＲＡＭセルと同様にリフレッシュする必要があり、バリヤ膜が不揮発性メモリの一種であるフラッシュメモリと同程度に厚い場合には不揮発性メモリが実現できる。従って、バリヤ膜の材質とその厚さ、かつバリヤ膜基板の材質とその不純物濃度を選ぶことによって、望みの機能を実現できるのも、本発明の大きな利点である。
【００１９】
たとえば、バリヤ膜を薄くすればサブスレッショルド電流が生じるが、ＤＲＡＭより抑制することができるので、リフレッシュ時間の十分に長いＤＲＡＭが実現でき、スタンバイ電力を低減できる。スタンバイ電力が低減できれば、電池などによってバックアップでき、電池を含めた全体として疑似的な不揮発性メモリとすることができる。
【００２０】
いっぽう、実際の大規模なメモリを実現するには、このメモリセルを複数個格子状に配設し、これらを制御線、センス線、データ線、第一ワード線、および第二ワード線などで結線してメモリを構成する。
【００２１】
本発明のメモリのデバイスの一例の基本構造は、メモリセルと、メモリセルに接続されるデータ線、ワード線、及びセンス線を有する。
【００２２】
メモリセルは、電荷を蓄積する記憶ノードと、記憶ノードへの電荷の注入及び放出の経路となる書込み素子と、記憶ノードの電荷の蓄積状態を検出する読み出し素子を有する。また、読み出し素子は記憶ノードの電荷の蓄積状態により閾値の変化する第１のトランジスタを有し、センス線は第１のトランジスタのドレイン・ソース経路に接続されている。さらに、書込み素子は記憶ノードとデータ線の間に配置され、書込み素子は絶縁膜と半導体膜の積層構造と該積層膜構造の側壁に形成された制御電極を有する第２のトランジスタを有している。また、ワード線は制御電極に接続されている。
【００２３】
ここで、基板上に第１のトランジスタを形成し、第１のトランジスタの上に第２のトランジスタを配置することことができる。すなわち、基板面レイアウトを上から見た場合、第１のトランジスタの構成と、第２のトランジスタの構成が、一部または全部が重なって見えるような構成である。これにより、チップ面積を縮小することができる。
【００２４】
このとき、第１のトランジスタを電界効果トランジスタで構成し、電界効果トランジスタのゲート電極が記憶ノードを兼ねることができる。また、ゲート電極の側壁に絶縁膜を介して第２の制御電極を設けることができる。このように、制御電極が記憶ノードやトランジスタの側壁に設けることができる。すなわち、制御電極は基板面に垂直あるいは基板面と交わる面に沿って延在することができる。
【００２５】
また、本発明の他の例では、半導体基板上に形成されたＭＩＳＦＥＴトランジスタと、ＭＩＳＦＥＴトランジスタのゲートに接続された半導体領域と絶縁膜の積層構造とを有し、この積層構造を経由してゲートに電荷を注入しあるいは電荷を放出することにより情報を書き込みあるいは消去し、ＭＩＳＦＥＴトランジスタのソース・ドレイン経路に接続されたセンス線により情報を読み出すことを特徴とする。ＭＩＳＦＥＴトランジスタは検出用のトランジスタであり、そのゲートが記憶ノードを兼ねている。記憶ノードに接続される積層構造は、記憶ノードへの電荷の注入および放出を制御するバリアとして働く。
【００２６】
【発明の実施の形態】
以下図面を用いて、本発明を詳細に説明する。
【００２７】
図１と図２に第１の実施例のそれぞれ構造と回路を示す。
【００２８】
図１は、本発明の基本的な構造を示すものである。１０は抵抗率が１０Ω−ｃｍ前後のｐ型シリコン基板、６０はフィールド絶縁膜、２１はｎ＋領域によって形成される制御線、２２はｎ＋領域によって形成されるセンス線である。さらに、シリコン基板１０の表面上に第一ゲート絶縁膜４１を被着し、さらにその上に記憶ノード３０を形成する。記憶ノード３０の側壁周辺には第二ゲート絶縁膜４２を形成しその上に重ねて第一ワード線５１を被着する。第一ワード線５１と記憶ノード３０の間に第二ゲート絶縁膜４２を介して静電容量を形成する。この記憶ノード３０の上に多結晶シリコン、あるいは無定形シリコンのバリヤ膜基板１１とシリコン酸化膜やシリコン窒化膜、あるいはそれらの混合したシリコン酸窒化膜７０の多層構造のバリヤ膜基板構造１１を形成し、このバリヤ膜基板構造１１の側面に第三ゲート絶縁膜４３を被着する。さらにこの側面にバリヤ膜基板トランジスタのゲートたる第二ワード線５２を被着し、バリヤ膜基板構造１２の最上部にｎ＋型のドレイン領域領域２４を形成し、これにデータ線２３を接続する。
【００２９】
図２はこれらの膜や基板で構成されたメモリセルの回路と結線を示す。メモリはこのセルをｍ行、ｎ列の格子状に配設し、メモリアレーを構成することによって大規模化する。１０２４行、１０２４列とすると１メガビットのメモリが構成できる。
【００３０】
図１と図２に示すように、記憶ノード３０に接続した書き込みトランジスタ１と、記憶ノード３０をゲートとする読み出しトランジスタ２でメモリセルを構成している。また図１に示すように、書き込みトランジスタ１は、積層したバリヤ基板１１とバリヤ膜７０が構成するバリヤ膜基板１２を基板とし、第二ワード線５２をゲートとするトランジスタである。
【００３１】
こうすることにより、記憶ノードがシリコン基板に接続されていないため、通常のＤＲＡＭのメモリセルのように記憶ノードにシリコン基板から漏洩電流が流入することがない。また、記憶ノードと書き込みトランジスタのデータ線に接続されているソースとの間に絶縁膜たるバリヤ膜があるので、通常のＤＲＡＭのメモリセルのように、記憶電荷の読み出しと書き込みを司るトランジスタのソースとドレイン間に流れるサブスレッショルド電流を抑制できる。
【００３２】
本発明の構造では、電源がすべてオフの後には、ワード線、データ線、センス線、制御線がすべて浮遊０Ｖになるが、基板からの漏洩電流がなく、かつバリヤ膜を十分厚くするか、あるいは書き込みトランジスタのしきい電圧を十分高くすれば記憶ノードの電荷を保持できるので、不揮発性メモリとすることができる。しきい電圧を十分高くするにはバリヤ膜基板１１の不純物濃度を高くすればよい。
【００３３】
また、メモリに通電中に記憶ノードの電荷が消失しない動作条件は、非選択ワード線電圧とセル書き込みトランジスタのしきい電圧との関係を適当に設定することによって達成できる。これによりＳＲＡＭのような動作が実現できる。
【００３４】
以上の動作条件の中で、漏洩電流とサブスレッショルド電流を抑制する度合いによって、本発明のメモリが完全な不揮発性メモリから通常のＤＲＡＭの間に設定できる。バリヤ膜１２がない場合にはＤＲＡＭセルと同様にリフレッシュする必要があり、バリヤ膜１２が不揮発性メモリの一種であるフラッシュメモリと同程度に厚い場合には不揮発性メモリが実現できる。従って、バリヤ膜１２の材質とその厚さ、かつバリヤ膜基板１１の材質とその不純物濃度を選ぶことによって、望みの機能を実現できるのも、本発明の大きな利点である。
【００３５】
たとえば、バリヤ膜１２を薄くすればサブスレッショルド電流が生じるが、ＤＲＡＭより抑制することができるので、リフレッシュ時間の十分に長いＤＲＡＭが実現でき、スタンバイ電力を低減できる。スタンバイ電力が低減できれば、電池などによってバックアップでき、電池を含めた全体として疑似的な不揮発性メモリとすることができる。
【００３６】
いっぽう、実際の大規模なメモリを実現するには、このメモリセルを複数個格子状に配設し、これらを制御線２１、センス線２２、データ線２３、第一ワード線５１、および第二ワード線５２などで結線してメモリを構成する。
【００３７】
図３は本発明のメモリセルへの書き込み・読み出し動作を示すタイミング図である。ただし、書き込みトランジスタならびに読み出しトランジスタのしきい電圧をそれぞれ２Ｖと１．２Ｖとし、第一ワード線５１と記憶ノード３０との間に第一ゲート絶縁膜４１を介して形成される静電容量によって記憶ノード３０に結合する電圧を０．８Ｖと仮定する。
【００３８】
書き込み動作は第二ワード線にパルスを印加し、データ線に印加された書き込み情報電圧１Ｖ（情報”１”に対応）あるいは０Ｖ（情報”０”に対応）を記憶ノードに印加することによって行われる。ここでワード線電圧が３Ｖ以上と十分高いので、書き込みトランジスタのしきい電圧（２Ｖ）の影響を受けずにデータ線電圧がそのまま記憶ノードに書き込まれる。
【００３９】
読み出し動作は、第一ワード線と制御線にパルスを印加し、読み出しトランジスタが導通するか否かを弁別することによって行う。すなわち、センス線に流れる電流の有無あるいはセンス線に現れた微小電圧の有無によって”１”と”０”を弁別する。たとえば、第一ワード線の印加によって記憶ノード電圧は１．８Ｖあるいは０．８Ｖに昇圧されるが、制御線電圧が０Ｖで読み出しトランジスタのしきい電圧は１．２Ｖなので、読み出しトランジスタは情報”１”が記憶されていれば導通し、情報”０”が記憶されていれば非導通となる。センス線に他端が２Ｖのインピーダンス（ＭＯＳトランジスタあるいは抵抗）を接続しておけば、情報”１”読み出しではセンス線電圧は２Ｖから微小電圧ｄ（約２００ｍＶ）だけ低下した値となる。一方、情報”０”読み出しでは２Ｖのままである。この電圧差をセンス線に接続した検出回路で弁別する。
【００４０】
なお、同じセンス線と制御線に接続されているセンス線方向の多数の非選択セルによって読み出し動作が妨害を受けることはない。なぜなら、非選択セルの第一ワード線にはパルスは印加されないので、非選択セルの記憶ノードの電圧は１Ｖあるいは０Ｖで、これらは読み出しトランジスタのしきい電圧１．２Ｖよりも低く、非選択セルの読み出しトランジスタは非導通であるからである。
【００４１】
このメモリセル構造では上述したようにセル内の接合漏洩電流はほどんどなく、またアルファ粒子の入射によるソフトエラー耐性も高い。しかし、書き込みトランジスタのしきい電圧の大きさによっては情報電荷が書き込みトランジスタを通してデータ線に流出し、情報破壊の原因となる。２Ｖ程度の十分高いしきい電圧であれば、電源が遮断しワード線などが浮遊状態の０Ｖになっても、書き込みトランジスタはほぼ完全に非導通になるので不揮発動作が可能になる。また、通電中のランダム動作に対しても非選択セル電荷がデータ線に流出することはないので、ＳＲＡＭのようにリフレッシュ動作の不必要なメモリが提供できる。
【００４２】
しかし、バリヤ膜の構成によっては、あるいは第二ワード線に印加する電圧を低くし、低電圧動作をさせたい場合にはしきい電圧を低くせざるをえない場合もある。しかし、低くしすぎると記憶ノードの電荷は書き込みトランジスタを介してデータ線に流出し始める。このような場合にはＤＲＡＭと同様に記憶情報を保持するために、リフレッシュしなければならない。リフレッシュ動作はセンス線に接続した検出回路でメモリセルの情報を読み出し、その結果をデータ線上の書き込み電圧に変換して再書き込みすることによって行われる。もちろん、本発明のメモリセルではメモリセル内に接合漏洩電流がほとんどない分だけＤＲＡＭセルより情報保持時間は長くとれる利点がある。
【００４３】
図４から図９にわたってバリヤ膜基板トランジスタの動作を説明する。
【００４４】
図４は通常のｎチャネルトランジスタの基板の中で、かつソースとドレインの中間に厚さｔｂの単層のバリヤ膜を挿入したバリヤ膜基板トランジスタ構造を示す。
【００４５】
図５はその構造のエネルギバンド構造を示したものである。バリヤ膜は一般に禁制帯のエネルギ幅Ｅｇを持つ絶縁膜であり、このｎチャネルバリヤ膜基板トランジスタの場合、伝導体Ｅｃから電子親和度ｃ上にバリヤ膜の伝導帯がある。
【００４６】
図５に示すゲート電圧が印加されていないときにはこのトランジスタのソースとドレイン間に電流が流れるためには、バリヤ膜が十分薄くてバリヤ膜を貫通する直接トンネル電流が流れるか、あるいは電子が十分なエネルギを持って電子親和度ｃを越えて流れるかのいずれかの条件が必要になる。実際にはバリヤ膜の厚さによりこの中間の電流形態をとる。
【００４７】
図６には図５の構造に正のゲート電圧を印加したエネルギバンド構造を示す。このトランジスタのソースとドレイン間にながれる電流は、図６に示すようにゲートＧによって制御できる。一般のトランジスタのようにゲートＧにこのトランジスタのしきい電圧より大きな正の電圧を印加すれば、エネルギバンドはゲート面に向かって大きく引き下げられ、これによってソースとドレイン間の電流が増加する。またバリヤ絶縁膜の伝導帯のエネルギは電子親和度ｃが一定なのにもかかわらず、ソースのエネルギ位置よりは下がっており、バリヤ膜を越えて電流が流れやすくなる。本発明はこの原理を応用し、このトランジスタのドレインをメモリセルの記憶ノードに流用するものである。
【００４８】
図７にはバリヤ絶縁膜が二層のバリヤ膜基板トランジスタのエネルギバンド構造を示す。一般に絶縁膜が多層になるとそれらの膜を電子がトンネルする確率は、それらの膜の厚さの総和の単層膜が存在している場合と同じとなる。従って、厚いバリヤ膜の形成が困難な場合、多層構造にしてバリヤ膜厚の総和が所望の値になるようにすればよい。
【００４９】
図８には本発明の別の構造を示す。これはバリヤ膜基板の周囲をゲートで囲んだ構造である。図１の構造のように、バリヤ膜基板に外部からは電圧を印加しないので、バリヤ膜基板はいわゆる浮遊（フローティング）状態になる。
【００５０】
図９には図８の構造のバリヤ膜基板トランジスタのエネルギバンド構造を示す。バリヤ膜基板が浮遊状態になるため、基板の不純物濃度がソース・ドレインと平行方向に一定の場合、図９に示すようにソース・ドレインと平行方向には電界が存在せず平坦となる。この場合、ソースとドレイン間に流れる電流は基板全体に均等に流れるため、図６のゲート直下の基板表面に流れる場合より、ｎチャネルトランジスタでは電子であるキャリヤの移動度の低下がすくなく、結果として高い相互コンダクタンスのトランジスタが実現できる。
【００５１】
また、後に本発明の実施例の説明で示すが、図８と図９で示した構造ではバリヤ膜基板に外部電圧の印加電極が不必要なので、メモリセルの構造を簡素化できるだけでなく平面面積を削減できる利点がある。
【００５２】
また、図７にバリヤ膜を２層用いた構造を示したが、図８と図９にもまた同様の構造を適用することができ、その作用もまた同様である。
【００５３】
また、本発明の動作説明を簡便にするため、図３から図９ではｐ型基板のｎチャネルトランジスタを用いたが、本質的にソースとドレインの間の電流をゲートによって制御できればよいので、ごく濃度の低いｎ型から、抵抗率の極めて高い真性型を経由して、  ｐ型までを用いることができる。基板を低い印加電圧によって制御するときには、一般に真性型に近い不純物濃度を選べばよい。
【００５４】
いっぽう、バリヤ基板がｐ型の場合にはドレインとバリヤ基板はｐｎ接合を形成しており、空乏層が存在するとこの部分で熱励起電荷が発生し、記憶を破壊する。したがって、熱励起電荷を最小にする不純物とその濃度を制御すればよい。
【００５５】
図１０は本発明の第２の実施例のメモリセルの平面図を示す。本実施例の特徴は記憶ノード３が平面状に伸張されており、第一ワード線５１が第二ワード線５２の直下にはないことである。これにより第１の実施例より全体の高さが低くなり。形成しやすい。このメモリセルのＡＡ’とＢＢ’の断面図をそれぞれ図１１と図１２に示す。図１に対応する構成要素には同一の符号を付している。
【００５６】
図１３から図１６に本発明の第２の実施例の形成工程を示す。
【００５７】
図１３に示すようにｐ型で抵抗率が１０Ω−ｃｍ近辺のシリコン基板に通常のホトエッチング法とイオン注入法によってｎ＋型の領域２１と２２を形成する。そののち、選択的に被着したシリコン窒化膜を酸化防止に用いた局所酸化法（ＬＯＣＯＳ  ：  ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）によって選択的に厚さ５００ｎｍのシリコン酸化膜のフィールド絶縁膜６０を被着する。
【００５８】
図１４に示すようにその後、１０００℃で１０ｎｍ厚のシリコン酸化膜を基板１０の表面に形成し、これを第一ゲート絶縁膜４１とする。その上にｎ＋型に不純物を添加した多結晶シリコンを選択的に形成し、記憶ノード３０とする。その後、図１１に既に示したように、ＣＶＤ法による厚さ５００ｎｍの第一層間絶縁膜６１を被着し、記憶ノード３０の一部の第一層間絶縁膜６１を除いた後、１０ｎｍ厚のシリコン酸化膜をこの部分の記憶ノード３０の表面に形成し、これを第二ゲート絶縁膜４２とする。この上に、導電性をもたせた多結晶シリコンを選択的に被着し、これを第二ワード線５２とする。
【００５９】
図１５に示すように、その後、厚さ５００ｎｍの多結晶シリコンまたは無定形シリコンであるバリヤ膜基板１１を形成し、１０００℃でアンモニヤや窒素を含んだ酸素雰囲気中で熱処理し、５ｎｍのシリコン酸窒化膜であるバリヤ膜７０を形成する。図１２中ではバリヤ膜基板１１とバリヤ膜７０はそれぞれ３層と２層形成した。それぞれの最少層数はそれぞれ２層と１層である。
【００６０】
その後、すでに図１１に示したように、通常の１０００℃での熱酸化法によって厚さ１０ｎｍの第二ゲート絶縁膜４２を形成し、さらにその上に不純物を添加した多結晶シリコンやＷやＭｏ、あるいはそのシリサイド膜などで代表される第一ワード線５１を形成する。
【００６１】
図１６に示すようにその後、１０００℃でアンモニヤや窒素を含んだ酸素雰囲気中で熱処理し、５ｎｍのシリコン酸窒化膜である第三ゲート絶縁膜４３を形成する。その後、全面に導電性をもたせた多結晶シリコン膜を被着し、第二ワード線５２とする部分にホトレジストを残した状態で、方向性ドライエッチングを行い所望の部分に第二ワード線５２を形成する。この時、突出した多層のバリヤ膜基板１１とバリヤ膜７０で構成されるバリヤ膜基板構造７の側壁にはホトレジストが被着されていなくても第二ワード線５２が残存する。強い方向性ドライエッチングを用いるので、水平方向にはエッチングが進行しないためである。これは自己整合的に第二ワード線５２をバリヤ膜基板構造７の周辺に被着できることを意味している。
【００６２】
その後、すでに図１１と図１２に示したように、砒素やリンを添加してドレイン領域２４を形成し、第一層間絶縁膜６１と同様に第二層間絶縁膜６２を被着する。その後、第二層間絶縁膜６２に開口部を形成し、選択的にアルミニウムなどのデータ線２３を被着する。これにより図２にその回路を示した本発明のメモリセルが実現できる。このメモリセルは第１の実施例に比べると第一ワード線５１が第二ワード線５２と隣接した平面に形成されているので、平面面積が大きく、すべてのパターンを加工寸法Ｆで形成し、パターン合わせ精度をＦ／２とした理論面積は１３．５（＝３．０ｘ４．５）Ｆ  ２となる。
【００６３】
図１７には、メモリセルを格子状に配列してメモリアレーを構成した本発明の他の実施例を示す。隣り合ったセンス線と制御線をともに共通化し全体の面積を削減したものである。
【００６４】
図１８はこのメモリーアレーの回路動作を示す図である。書き込み動作は図１８に示すように、第二ワード線（ＷＷ１）にパルスを印加し、該ワード線接続される複数のセル（ＭＣ１１  、ＭＣ１２  、ＭＣ１３、−  −  −  ）それぞれのデータ線（Ｄ１  、Ｄ２  、−  −  −  ）に所望の書き込み情報電圧を与えることによって行われる。すなわち、複数のセルは同時一括書き込みされることになる。読み出し動作はセンス線（Ｓ１、Ｓ２  、Ｓ３、  Ｓ４、−  −  −  ）がワード線方向の隣接セルと共有しているので、セル間干渉をなくすように制御線（Ｃ１  、Ｃ２  、−  −  −  ）を一個おきにアドレス信号で選択駆動する。たとえば、図１８では奇数番目の制御線を駆動する例を示した。セルＭＣ１１  、ＭＣ１２  、ＭＣ１５、  ＭＣ１６の読み出し情報はそれぞれセンス線Ｓ１  、Ｓ２  、Ｓ３、  Ｓ４に取り出され、  ＭＣ１３  とＭＣ１４からは読み出されることはない。  セルＭＣ１３  とＭＣ１４の記憶ノードは１．８Ｖあるいは０．８Ｖであっても、  Ｃ２は２Ｖ、  Ｓ２  とＳ３とは２Ｖ−ｄ（約２００ｍＶ）、読み出しトランジスタのしきい電圧１．２Ｖなのでそれらの読み出しトランジスタは非導通となるためである。
【００６５】
なお、センス線を隣接セルとで分離する方法もある。メモリセル面積は大きくなるが、制御線をアドレス信号でデコードして選択的に駆動する必要がないので回路設計は簡単になる利点がある。
【００６６】
図１９は図１７に対応した本発明の第１の実施例の平面を示す図である。この場合図１０に示した第２の実施例に比べて理論メモリセル面積は９．０（＝３．０ｘ３．０）  Ｆ
２となり、おおきく削減できる。
【００６７】
図２０から図２３まで本発明の第１の実施例の形成工程を示す。図２０に示すようにｐ型で抵抗率が１０Ω−ｃｍ近辺のシリコン基板に通常のホトエッチング法とイオン注入法によってｎ＋型の領域２１と２２を形成する。そののち、選択的に被着したシリコン窒化膜を酸化防止に用いた局所酸化法（ＬＯＣＯＳ  ：  ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）によって選択的に厚さ５００ｎｍのシリコン酸化膜のフィールド絶縁膜６０を被着する。
【００６８】
図２１に示すように、その後、１０００℃で１０ｎｍ厚のシリコン酸化膜を基板１０の表面に形成し、これを第一ゲート絶縁膜４１とする。その上にｎ＋型に不純物を添加した多結晶シリコンを選択的に形成し、記憶ノード３０とする。その後、再びイオン注入法によって記憶ノード３０と自己整合でｎ＋型の領域２１と２２の拡張部を形成する。いわゆる低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を実現する。
【００６９】
図２２に示すように、その後、１０００℃で１０ｎｍ厚のシリコン酸化膜を記憶ノード３０の表面に形成し、これを第二ゲート絶縁膜４２とする。その後、全面に導電性をもたせた多結晶シリコン膜を被着し、第一ワード線５１とする部分にホトレジストを残した状態で、方向性ドライエッチングを行い所望の部分に第一ワード線５１を形成する。この時、突出した記憶ノード３０の側壁にはホトレジストが被着されていなくても第一ワード線５１が残存する。強い方向性ドライエッチングを用いるので、水平方向にはエッチングが進行しないためである。これは自己整合的に第一ワード線５１を記憶ノード３０の周辺に被着できることを意味している。その後、ＣＶＤ法による厚さ５００ｎｍの第一層間絶縁膜６１を被着し、全面に化学機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で全面を平坦にし、記憶ノード３０の最上面を露出させる。
【００７０】
図２３に示すように、その後、厚さ５００ｎｍの多結晶シリコンまたは無定形シリコンであるバリヤ膜基板１１を形成し、１０００℃でアンモニヤや窒素を含んだ酸素雰囲気中で熱処理し、５ｎｍのシリコン酸窒化膜である第三ゲート絶縁膜４３を形成する。その後、全面に導電性をもたせた多結晶シリコン膜を被着し、第二ワード線５２とする部分にホトレジストを残した状態で、方向性ドライエッチングを行い所望の部分に第二ワード線５２を形成する。この時、突出した多層のバリヤ膜基板１１とバリヤ膜７０で構成されるバリヤ膜基板構造７の側壁にはホトレジストが被着されていなくても第二ワード線５２が残存する。強い方向性ドライエッチングを用いるので、水平方向にはエッチングが進行しないためである。これは自己整合的に第二ワード線５２をバリヤ膜基板構造７の周辺に被着できることを意味している。
【００７１】
その後、すでに図１に示したように、砒素やリンを添加してドレイン領域２４を形成し、第一層間絶縁膜６１と同様に第二層間絶縁膜６２を被着する。その後、第二層間絶縁膜６２に開口部を形成し、選択的にアルミニウムなどのデータ線２３を被着する。これにより図２にその回路を示した本発明のメモリセルが実現できる。図１は図１９に示したＡＡ’断面を示すものであり、図２４はＢＢ’断面を示すものである。本実施例はすでに述べたように理論メモリセル面積が９Ｆ２であり、最も小さなセルが構成できる。
【００７２】
図２５に本発明の第３の実施例を示す。本発明の特徴は、記憶ノード３０とバリヤ膜基板１１とバリヤ膜７０で構成されるバリヤ膜基板構造７を一括して形成する事にある。これにより、第１の実施例のように、記憶ノード３０とバリヤ膜基板構造７をホトエッチング工程でのマスク合わせが不要になり、いっそう微細な構造を実現できる。
【００７３】
図２６から図２８まではその形成工程の一部を説明したものである。図２６に示すように、記憶ノード３０とバリヤ膜基板構造７を一括して形成した後、１０００℃でアンモニヤや窒素を含んだ酸素雰囲気中で熱処理し、５ｎｍのシリコン酸窒化膜である第二ゲート絶縁膜４２を形成する。その後、全面に導電性をもたせた多結晶シリコン膜を被着する。さらにＣＶＤ法などでホトレジストやポリイミド膜などのエッチング保護膜を塗布したのち、全面をエッチングして所望の厚さに薄膜化してエッチング保護膜６３を得る。
【００７４】
このエッチング保護膜６３をマスクとして導電性をもたせた多結晶シリコン膜をエッチングすると第一ワード線５１図２３に示すように第一ワード線５１が形成できる。あとは既に図２３、図２４、および図１で示した形成工程を経て、図２１の構造を実現する。
【００７５】
図２９に本発明の第４の実施例の回路を示す。これは、すでに図２で説明した回路、すなわち第一ワード線５１と第二ワード線５２を別々に制御するのではなく、第一ワード線５１と第二ワード線５２を合体して第一ワード線５１のみとしたものである。書き込みトランジスタ１と読み出しトランジスタ２のしきい電圧と第一ワード線５１に印可する電圧を適当に選べば、合体が可能である。
【００７６】
図３０にはメモリセル構造を示す。第４の実施例のメモリセル構造は、第１、第２、第３の実施例より単純な構造となり、微細化や製造が簡便にできる。
【００７７】
図３１に本発明の第５の実施例の回路を示す。
【００７８】
図３２はそのメモリアレー回路である。
【００７９】
図３３はその動作タイミングを示す。本実施例は昇圧容量とそれを駆動するワード線が省略され製造しやすい構造である。そのかわり、これまで述べてきた実施例の制御線をワード線と平行に配置しなおしこれを第一ワード線としたものである。ここで読み出しトランジスタのしきい電圧のみを０．５Ｖに変更し動作を説明する。書き込み動作によって記憶ノードには１Ｖあるいは０Ｖが書き込まれる。メモリセルＭＣ１１とＭＣ１２の読み出し動作は、第一ワード線（ＲＷ１）を０Ｖにすることによって行われる。記憶ノード電圧が１Ｖなら読み出しトランジスタは導通し、それが０Ｖなら非導通なので、これまでの実施例と同様に”１”と”０”の弁別は可能である。なお、メモリセルＭＣ１１とＭＣ１２内の読み出しトランジスタは非導通なのでＭＣ１１とＭＣ１２の読み出し動作に悪影響を与えることはない。
【００８０】
図３４は本第５の実施例メモリセルの平面図であり、図３５はそのＡＡの断面図である。
【００８１】
以上、本発明の実施例の説明はすべてメモリセルとそのアレーに限定した。しかし。実際のメモリーは、このアレーに直接接続されるセンス増幅器やデコーダーなどの直接周辺回路、メモリーとしての機能を果たすための論理回路や入出力回路などの間接周辺回路などで構成される。一般にメモリアレーはサブスレッショルド電流を抑制するため、そのゲート長は直接周辺回路のゲート長より長めに設定することが多い。
【００８２】
本発明の実施例において、直接周辺回路や間接周辺回路は、たとえば図１４に示した、拡散層配線を直接トランジスタのソース・ドレインに用いると、ゲートたる蓄積ノード３０が後で形成されるので、マスクあわせが必要となり、一般にトランジスタ性能が低くなる。したがって、図２１に示した、蓄積ノード３０に自己整合で形成したソース・ドレイン（図２１では制御線２１、センス線２２と表記）を用いるほうが得策である。
【００８３】
しかし、一般にはメモリーアレーとは別途形成するのが常道である。そのほうが設計の自由度がまし、所望の性能を得やすいとの理由による。その形成方法は、一般的な自己整合的なシリコンゲート、ひいてはソース・ドレイン近傍の不純物濃度を低くしたＬＤＤ（Ｌｉｇｔｈｌｙ    Ｄｏｐｅｄ  Ｄｒａｉｎ）構造などが用いられる。本発明は、これらのトランジスタの形成方法は規定しない。
【００８４】
【発明の効果】
本発明は上記のようなＲＡＭと不揮発性メモリの両者の特長を合わせ持ったメモリを提供する。これにより不揮発性メモリの記憶動作と、ＳＲＡＭと同じメモリセルに増幅作用をもつメモリが実現できる。言い換えれば、本発明の効果は、長期記憶特性に優れた特性と、高速で安定なＲＡＭ動作を合わせ持ついわば“不揮発性ＲＡＭ”を提供するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面を示す図である。
【図２】本発明の第１の実施例の回路を示す図である。
【図３】本発明の実施例の回路動作を説明する図である。
【図４】本発明の実施例の動作を説明する図である。
【図５】本発明の実施例の動作を説明する図である。
【図６】本発明の実施例の動作を説明する図である。
【図７】本発明の実施例の動作を説明する図である。
【図８】本発明の実施例の動作を説明する図である。
【図９】本発明の実施例の動作を説明する図である。
【図１０】本発明の第２の実施例の平面を示す図である。
【図１１】本発明の第２の実施例の断面を示す図である。
【図１２】本発明の第２の実施例の断面を示す図である。
【図１３】本発明の第２の実施例の形成工程を示す図である。
【図１４】本発明の第２の実施例の形成工程を示す図である。
【図１５】本発明の第２の実施例の形成工程を示す図である。
【図１６】本発明の第２の実施例の形成工程を示す図である。
【図１７】本発明の実施例のメモリアレーを説明する図である。
【図１８】本発明の実施例のメモリアレーの回路動作を説明する図である。
【図１９】本発明の第１の実施例の平面を示す図である。
【図２０】本発明の第１の実施例の形成工程を示す図である。
【図２１】本発明の第１の実施例の形成工程を示す図である。
【図２２】本発明の第１の実施例の形成工程を示す図である。
【図２３】本発明の第１の実施例の形成工程を示す図である。
【図２４】本発明の第１の実施例の断面を示す図である。
【図２５】本発明の第３の実施例の断面を示す図である。
【図２６】本発明の第３の実施例の形成工程を示す図である。
【図２７】本発明の第３の実施例の形成工程を示す図である。
【図２８】本発明の第３の実施例の形成工程を示す図である。
【図２９】本発明の第４の実施例の回路を示す図である。
【図３０】本発明の第４の実施例の断面を示す図である。
【図３１】本発明の第５の実施例のメモリセル回路を示す図である。
【図３２】本発明の第５の実施例のメモリアレー回路を示す図である。
【図３３】本発明の第５の実施例のメモリアレーの回路動作を説明する図である。
【図３４】本発明の第５の実施例のメモリセルの平面図を示す図である。
【図３５】本発明の第５の実施例のメモリセルの断面図示す図である。
【符号の説明】
１：書き込みトランジスタ。
２：読み出しトランジスタ。
３：メモリセル。
７：バリヤ膜基板構造。
１０：シリコン基板。
１１：バリヤ膜基板。
２１：制御線。
２２：センス線。
２３：データ線。
２４：ドレイン領域。
３０：記憶ノード。
４１：第一ゲート絶縁膜。
４２：第二ゲート絶縁膜。５１：第一ワード線。
４３：第三ゲート絶縁膜。
５１：第一ワード線。
５２：第二ワード線。
６０：フィールド絶縁膜。
６１：第一層間絶縁膜。
６２：第二層間絶縁膜。
６３：エッチング保護。
７０：バリヤ膜。
【図１】
0003554666.tif 000002
【図２】
0003554666.tif 000003
【図３】
0003554666.tif 000004
【図４】
0003554666.tif 000005
【図５】
0003554666.tif 000006
【図６】
0003554666.tif 000007
【図７】
0003554666.tif 000008
【図８】
0003554666.tif 000009
【図９】
0003554666.tif 000010
【図１０】
0003554666.tif 000011
【図１１】
0003554666.tif 000012
【図１２】
0003554666.tif 000013
【図１３】
0003554666.tif 000014
【図１４】
0003554666.tif 000015
【図１５】
0003554666.tif 000016
【図１６】
0003554666.tif 000017
【図１７】
0003554666.tif 000018
【図１８】
0003554666.tif 000019
【図１９】
0003554666.tif 000020
【図２０】
0003554666.tif 000021
【図２１】
0003554666.tif 000022
【図２２】
0003554666.tif 000023
【図２３】
0003554666.tif 000024
【図２４】
0003554666.tif 000025
【図２５】
0003554666.tif 000026
【図２６】
0003554666.tif 000027
【図２７】
0003554666.tif 000028
【図２８】
0003554666.tif 000029
【図２９】
0003554666.tif 000030
【図３０】
0003554666.tif 000031
【図３１】
0003554666.tif 000032
【図３２】
0003554666.tif 000033
【図３３】
0003554666.tif 000034
【図３４】
0003554666.tif 000035
【図３５】
0003554666.tif 000036