(57)【特許請求の範囲】
【請求項１】
コレクタ層の表面の一部を占める領域に形成されたベース層と、このベース層の表面の一部を占める領域に形成されたエミッタ層を有し、ベース・コレクタ接合が形成する受光部に光を受けて動作するフォトトランジスタチップにおいて、
上記ベース層とコレクタ層とを電気的に接続するショットキーバリアダイオードを備え、
上記エミッタ層が形成された領域は上記ベース層の表面で一方向に関して偏った位置にあり、上記ショットキーバリアダイオードが形成された領域は上記一方向に関して上記ベース層の中央部よりも上記エミッタ層に近い位置にあることを特徴とするフォトトランジスタチップ。
【請求項２】
請求項１に記載のフォトトランジスタチップにおいて、
チップ表面で上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されていることを特徴とするフォトトランジスタチップ。
【請求項３】
請求項１のフォトトランジスタチップにおいて、
上記ショットキーバリアダイオードの面積が５×１０２μｍ２乃至１×１０５μｍ２の範囲内に設定されていることを特徴とするフォトトランジスタチップ。
【請求項４】
請求項１に記載のフォトトランジスタチップにおいて、
上記ベース層とエミッタ層とを電気的に接続する抵抗層を備えたことを特徴とするフォトトランジスタチップ。
【請求項５】
請求項４に記載のフォトトランジスタチップにおいて、
上記抵抗層の抵抗値が５ｋΩ乃至１．２ＭΩの範囲内に設定されていることを特徴とするフォトトランジスタチップ。
【請求項６】
請求項１乃至５のいずれか一つに記載のフォトトランジスタチップにおいて、
上記ベース層のパターンはメッシュ状又はストライプ状に設定されていることを特徴とするフォトトランジスタチップ。
【請求項７】
請求項６に記載のフォトトランジスタチップにおいて、
上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されていることを特徴とするフォトトランジスタチップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はフォトトランジスタチップに関する。より詳しくは、スイッチング素子として有用な、ベース・コレクタ間に等価的に電気的接続されたショットキーバリアダイオードを有するフォトトランジスタチップに関する。
【０００２】
【従来の技術】
フォトトランジスタは、しばしばスイッチング素子として使用される。即ち、図４（ａ）に示すように外部から光Ｉ１を照射して、ベース・コレクタ接合が形成する受光部に光電流を発生させ、この光電流によりフォトトランジスタ全体をスイッチング動作させる。このときのフォトトランジスタのスイッチング時間は、図４（ｂ）に示すように、一般に遅延時間ｔｄ、上昇時間ｔｒ、蓄積時間ｔｓ、下降時間ｔｆに分けられる。
【０００３】
通常のスイッチングトランジスタの場合、オフ時にベース・エミッタ間を短絡又は逆バイアスすることにより、蓄積時間ｔｓや下降時間ｔｆの短縮が図られているが、フォトトランジスタの場合、ベース端子を外部に取り出していない場合が多く、オフ時はベース端子がオープンとなる。このため、フォトトランジスタをスイッチング素子として用いる場合、通常のスイッチングトランジスタの場合に比して蓄積時間ｔｓや下降時間ｔｆが著しく長くなる。
【０００４】
この蓄積時間ｔｓ、下降時間ｔｆはトランジスタの電流増幅率（以下「ｈＦＥ」と呼ぶ。）が大きくなるに伴って著しく長くなるため、高速動作させる場合は、かつては所要の出力が得られる範囲内で極力ｈＦＥの小さいものを選別して対応していた。しかしながら、ｈＦＥを選別することは歩留まりの低下を意味し、チップ価格が上昇する。
【０００５】
そこで、フォトトランジスタチップにショットキーバリアダイオードを内蔵し、図１１の等価回路に示すように、フォトトランジスタのベース・コレクタ間をそのショットキーバリアダイオードによって接続する技術が提案されている（特開平５−２２１０２号公報、特開平６−５９０３号公報、特開平７−７９０１０号公報）。これは、蓄積時間ｔｓはトランジスタの飽和動作時にベースからコレクタに注入された少数キャリアによって決まることから、上記ショットキーバリアダイオードによってベースからコレクタへのキャリア注入を防止して、蓄積時間ｔｓを短縮しようとするものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、ショットキーバリアダイオードを内蔵した従来のフォトトランジスタチップでは、ショットキーバリアダイオードを形成する位置が特に考慮されていなかったため、スイッチングの高速化が不充分なものとなっていた。さらに、ショットキーバリアダイオードを内蔵した従来のフォトトランジスタチップでは、下降時間ｔｆの増大に対しての対策がとられていなかった。
【０００７】
そこで、この発明の目的は、スイッチング時間を有効に短縮できるフォトトランジスタチップを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載のフォトトランジスタチップは、コレクタ層の表面の一部を占める領域に形成されたベース層と、このベース層の表面の一部を占める領域に形成されたエミッタ層を有し、ベース・コレクタ接合が形成する受光部に光を受けて動作するフォトトランジスタチップにおいて、上記ベース層とコレクタ層とを電気的に接続するショットキーバリアダイオードを備え、上記エミッタ層が形成された領域は上記ベース層の表面で一方向に関して偏った位置にあり、上記ショットキーバリアダイオードが形成された領域は上記一方向に関して上記ベース層の中央部よりも上記エミッタ層に近い位置にあることを特徴とする。
【０００９】
上記フォトトランジスタがベース・コレクタ接合が形成する受光部に光を受けて飽和動作するとき、上記受光部で発生した光電流がトランジスタ動作のためのベース電流となる。この請求項１のフォトトランジスタチップでは、エミッタ層が形成された領域がベース層の表面で一方向に関して偏った位置にあるので、受光部で発生した過剰な少数キャリアは主にベース層の反対側（エミッタ層が存在しない広い方の側）からエミッタ層へ流れ込む。さらに、ショットキーバリアダイオードが形成された領域は上記一方向に関してベース層の中央部よりもエミッタ層に近い位置にあるので、受光部で発生した過剰な少数キャリアはエミッタ層に到達するよりも先にショットキーバリアダイオードに到達して、ショットキーバリアダイオードの順方向電流となる。この結果、ベース・コレクタ間の順方向電流が抑制されて、コレクタ層での蓄積電荷量が少なくなり、スイッチング動作時の蓄積時間ｔｓが短くなる。したがって、スイッチング時間が有効に短縮される。
【００１０】
請求項２に記載のフォトトランジスタチップは、請求項１に記載のフォトトランジスタチップにおいて、チップ表面で上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されていることを特徴とする。
【００１１】
ここで、「実質的に同じ」とは±１０％の範囲内であることを意味する。
【００１２】
この請求項２のフォトトランジスタチップでは、上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されているので、蓄積時間ｔｓが短くなるとともに、チップサイズの割に光電流が多くなる。逆に言えば、仮にショットキーバリアダイオードの長さをエミッタ層の長さよりも短く設定すると、受光部で発生した少数キャリアの多くがショットキーバリアダイオードに取り込まれずコレクタ層に直接流れ込むため、蓄積時間ｔｓが長くなる。一方、ショットキーバリアダイオードの長さをエミッタ層の長さよりも長く設定すると、その分だけ光電流が減少する（同じ光電流を得るためにはチップサイズを大きくしなければならなくなる。）。
【００１３】
請求項３に記載のフォトトランジスタチップは、請求項１のフォトトランジスタチップにおいて、上記ショットキーバリアダイオードの面積が５×１０２μｍ２乃至１×１０５μｍ２の範囲内に設定されていることを特徴とする。
【００１４】
この請求項３のフォトトランジスタチップでは、上記ショットキーバリアダイオードの面積が５×１０２μｍ２以上に設定されているので、後述するように蓄積時間ｔｓが３０μｓ（マイクロ秒）以下になる。しかも上記ショットキーバリアダイオードの面積が１×１０５μｍ２以下に設定されているので、フォトトランジスタの飽和電圧ＶＣＥ（ｓ）が実用レベルを超えることがない。
【００１５】
請求項４に記載のフォトトランジスタチップは、請求項１に記載のフォトトランジスタチップにおいて、上記ベース層とエミッタ層とを電気的に接続する抵抗層を備えたことを特徴とする。
【００１６】
ベース層とコレクタ層とを電気的に接続するショットキーバリアダイオードを備えた場合、コレクタ・エミッタ間降伏電圧が低下したり、コレクタ・エミッタ間遮断電流（暗電流）が増大する傾向がある。また、見かけ上コレクタ・ベース間の遷移容量が増加して、スイッチング動作時の下降時間ｔｆが増大する傾向がある。この請求項４のフォトトランジスタチップでは、ベース層とエミッタ層とを電気的に接続する抵抗層を備えているので、そのようなコレクタ・エミッタ間降伏電圧の低下、コレクタ・エミッタ間遮断電流（暗電流）の増大、コレクタ・ベース間の遷移容量の増大に伴うスイッチング動作時の下降時間ｔｆの増大等を防止することができる。このように下降時間ｔｆの増大が防止されることから、さらにスイッチング時間が短縮される。
【００１７】
請求項５に記載のフォトトランジスタチップは、請求項４に記載のフォトトランジスタチップにおいて、上記抵抗層の抵抗値が５ｋΩ乃至１．２ＭΩの範囲内に設定されていることを特徴とする。
【００１８】
この請求項５のフォトトランジスタチップでは、上記抵抗層の抵抗値が適切な値に設定されているので、フォトトランジスタの諸特性を実用レベルに保つことができる。逆に言えば、上記抵抗層の抵抗値が５ｋΩ未満であれば、ベース・エミッタ間電圧がオン電圧（０．６Ｖ程度）に達しなくなり、フォトトランジスタチップがオンしなくなる。一方、上記抵抗層の抵抗値が１．２ＭΩを超えれば、後述のように下降時間ｔｆが２０μｓよりも長くなり、好ましくない。
【００１９】
請求項６に記載のフォトトランジスタチップは、請求項１乃至５のいずれか一つに記載のフォトトランジスタチップにおいて、上記ベース層のパターンはメッシュ状又はストライプ状に設定されていることを特徴とする。
【００２０】
この請求項６のフォトトランジスタチップでは、ベース層のパターンがメッシュ状又はストライプ状に設定されているので、ベース・コレクタ間の遷移容量が小さくなる。したがって、フォトトランジスタのスイッチング動作時の上昇時間ｔｒおよび下降時間ｔｆが短くなり、さらにスイッチング時間が短縮される。
【００２１】
請求項７に記載のフォトトランジスタチップは、請求項６に記載のフォトトランジスタチップにおいて、上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されていることを特徴とする。
【００２２】
一般にフォトトランジスタが受光部に光を受けて動作するとき、ベース・コレクタ接合が形成する空乏層内で発生した少数キャリアは印加電界によって加速されて比較的速く移動するが、空乏層近傍のコレクタ層内で発生した少数キャリアは上記空乏層に到達するまで拡散によって移動するため遅くなる。したがって、蓄積時間ｔｓと下降時間ｔｆは少数キャリアの拡散時間によって律速される。この請求項７のフォトトランジスタチップでは、上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されているので、空乏層近傍のコレクタ層内で発生した少数キャリアの拡散時間による応答遅れが除かれて、さらにスイッチング時間が短縮される。
【００２３】
【発明の実施の形態】
以下、この発明のフォトトランジスタチップを図示の実施の形態により詳細に説明する。
【００２４】
図１０は一実施形態のフォトトランジスタチップの等価回路を示している。このフォトトランジスタチップでは、フォトトランジスタ１４のベース・コレクタ間にショットキーバリアダイオード１７が電気的に接続されるとともに、ベース・エミッタ間に抵抗９が電気的に接続されている。１５はフォトトランジスタ１４のベース・コレクタ接合の一部が形成する受光部を表している。
【００２５】
図２は上記フォトトランジスタチップのパターンを示し、図１は図２におけるＸ−Ｘ線断面を示している。
【００２６】
図１から分かるように、Ｎ型のシリコン基板１３ｂにＮ−型不純物拡散層１３ａを成長させてなるウエハが、フォトトランジスタ１４のコレクタ層１３として用いられる。
【００２７】
このコレクタ層１３（詳しくは不純物拡散層１３ａ）の表面に、イオン注入法等によりボロン等のＰ型不純物を選択的に注入して、抵抗層９が形成される。さらにＰ型不純物の選択的注入により、Ｐ型のベース拡散層３，７ａ，７ｂ，７ｃおよび７ｄが形成される。図２から分かるように、ベース拡散層３，７ａ，７ｂ，７ｃおよぴ７ｄのパターンはＸ方向に垂直な方向（Ｙ方向とする）に延びるストライプ状に設定され、各ストライプ領域３，７ａ，７ｂ，７ｃ，７ｄの両端は互いに接続されている。このベース拡散層のうちストライプ領域３とそれ以外の領域７とに囲まれたコレクタ層の表面は、ショットキーバリアダイオードを形成するための領域６とされている。なお、抵抗層９は、ベース拡散層３の図２における下端近傍からベース拡散層３に沿ってＬ字状に延びて、ベース拡散層のストライプ７ｃの上端近傍に接続されている。
【００２８】
続いて、図１に示すように、選択的にリン等のＮ型不純物を熱拡散することにより、ベース拡散層のストライプ領域３の表面にエミッタ層４が形成され、同時にチップ外周部にチャンネルストッパー１０が形成される。分かるように、ベース拡散層３，７の表面でエミッタ層４はＸ方向に関して偏った位置、つまり図において左側に偏った位置に形成され、ショットキーバリアダイオード領域６はＸ方向に関してベース拡散層３，７全体の中央部よりも上記エミッタ層４に近い位置にある。また、チップ表面でショットキーバリアダイオード領域６のＹ方向の長さはエミッタ層４のＹ方向の長さと同じに設定されている。
【００２９】
次に、このチップ表面に熱酸化膜１１を形成し、この熱酸化膜１１の所要の領域に存する部分を取り除く。詳しくは、フォトトランジスタのエミッタ層４、ショットキーバリアダイオード領域６、および抵抗層９の図２における下端部１８の上の部分をそれぞれ取り除く。
【００３０】
この上に、Ａｌ等の金属膜を蒸着し、所要の形状にこの金属膜をパターン加工するとともに、熱処理を行って、エミッタ電極２（抵抗層１９の下端部１８と電気的に接触する）と、ショットキーバリアダイオードのアノード電極１２が形成される。最後に、Ｎ型基板１３の裏面にコレクタ電極１が形成される。
【００３１】
上記フォトトランジスタチップが受光部１５に光を受けて飽和動作するとき、受光部１５で発生した光電流がトランジスタ動作のためのベース電流となる。エミッタ層４が形成されたストライプ領域３が左側に偏った位置にあるので、受光部１５で発生した過剰な少数キャリアは主にベース拡散層の反対側、つまり領域７側からエミッタ層４へ流れ込む。さらに、ショットキーバリアダイオード領域６はＸ方向に関してベース拡散層３，７全体の中央部よりも上記エミッタ層４に近い位置にあるので、受光部１５で発生した過剰な少数キャリアはエミッタ層４に到達するよりも先にショットキーバリアダイオード領域６に到達して、ショットキーバリアダイオード１７の順方向電流となる。この結果、ベース・コレクタ間の順方向電流が抑制されて、コレクタ層での蓄積電荷量が少なくなり、スイッチング動作時の蓄積時間ｔｓが短くなる。したがって、スイッチング時間を有効に短縮できる。
【００３２】
また、チップ表面でショットキーバリアダイオード領域６のＹ方向の長さはエミッタ層４のＹ方向の長さと同じに設定されているので、蓄積時間ｔｓが短くなるとともに、チップサイズの割に光電流が多くなる。逆に言えば、仮にショットキーバリアダイオード領域６の長さをエミッタ層４の長さよりも短く設定すると、受光部１５で発生した少数キャリアの多くがショットキーバリアダイオード１７に取り込まれずコレクタ層１３に直接流れ込むため、蓄積時間ｔｓが長くなる。一方、ショットキーバリアダイオード領域６の長さをエミッタ層４の長さよりも長く設定すると、その分だけ光電流が減少する。
【００３３】
ショットキーバリアダイオード領域６の面積に関しては、図５に示すようにその面積値が小さい程蓄積時間ｔｓが増加する。一方、図６に示すようにその面積値が大きい程コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓ）が増大して、消費電力が大きくなる。例えば、ｈＦＥが５００であるフォトトランジスタ（ショットキーバリアダイオードもベース・エミッタ間抵抗も内蔵しないもの）は、飽和状態におけるコレクタ・ベース間電圧ＶＣＢが約０．５Ｖとなる。ショットキーバリアダイオード１７の順方向電圧ＶＦはこのＶＣＢよりも小さくなければ、飽和動作時に受光部１５で発生する過剰な少数キャリアを引き抜くことができない。よって、面積がＳであるショットキーバリアダイオードの順方向電圧ＶＦはＶＣＢ−６０ｍＶ以下でなければならない。このＶＦ（＝ＶＣＢ−６０ｍＶ）におけるＩＦ値を用いると、最小のショットキーバリアダイオードの面積値ＳｍｉｎはＩＢ×（過剰なＩＢの全ＩＢに対する割合）／ＩＦ×Ｓより、数１０〜数１００μｍ２となる。具体的には、この実施形態のフォトトランジスタチップでは、ショットキーバリアダイオード領域６の面積を５×１０２μｍ２以上に設定することにより、蓄積時間ｔｓを３０μｓ（マイクロ秒）以下にしている。一方、ショットキーバリアダイオード領域６の面積が数万〜数十万μｍ２まで大きくなると、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓ）が従来のフォトトランジスタよりも大幅に増大する。そうすると、このフォトトランジスタ１４の出力信号をＴＴＬ（トランジスタ・トランジスタ・ロジック）等の回路系で用いる場合に、このフォトトランジスタ１４のローレベル出力ＶＯＬ（＝ＶＣＥ（ｓ）＝ＶＢＥ−ＶＦ）が増加する。この結果、この出力信号を受け取る受信系のローレベル入力信号の上限制約を越えてしまい、受信系が正常に動作できなくなる等の問題が生じる。そこで、この実施形態のフォトトランジスタチップでは、ショットキーバリアダイオード領域６の面積を１×１０５μｍ２以下、より好ましくは１×１０４μｍ２以下に設定することにより、フォトトランジスタ１４の飽和電圧ＶＣＥ（ｓ）が実用レベルを超えることがないようにしている。結論として、ショットキーバリアダイオード領域６の面積は５×１０２μｍ２〜１×１０４μｍ２の範囲内に設定するのが望ましい。
【００３４】
さて、ショットキーバリアダイオード１７を内蔵した場合、コレクタ・エミッタ間降伏電圧が低下したり、コレクタ・エミッタ間遮断電流（暗電流）が増大する傾向がある。また、見かけ上コレクタ・ベース間の遷移容量が増加して、図４（ｃ）に例示するようにスイッチング動作時の下降時間ｔｆが増大する傾向がある。しかし、このフォトトランジスタチップでは、ベース拡散層３，７とエミッタ層４とを電気的に接続する抵抗層９を備えているので、ショットキーバリアダイオード１７を内蔵したことに伴うコレクタ・エミッタ間降伏電圧の低下や、コレクタ・エミッタ間遮断電流（暗電流）の増大を防止することができる。また、フォトトランジスタ１４のオン動作時にベース拡散層３，７に蓄積した電荷をこの抵抗層９が引き抜くので、図４（ｄ）に示すようにスイッチング動作時の下降時間ｔｆの増大を防止することができる。このように下降時間ｔｆの増大を防止できることから、さらにスイッチング時間を短縮できる。
【００３５】
上記抵抗層９の抵抗値は５ｋΩ乃至１．２ＭΩの範囲内、より好ましく１００ｋΩ〜７００ｋΩの範囲内に設定すべきである。すなわち、フォトトランジスタチップを発光ダイオードチップと対向させてフォトカプラを構成し、スイッチング素子として動作させるとき、ＬＥＤからの光による短絡電流Ｉｓｃは通常約０．５〜１２０μＡの範囲で使用される。このとき、ベース・エミッタ間電圧ＶＢＥは約０．６Ｖで動作するので、ＶＢＥ／Ｉｓｃの関係から、ベース・エミッタ間に接続された抵抗層９の抵抗値は５ｋΩ〜１．２ＭΩに設定すべきである。さらに、図７から分かるように、この抵抗値が１００ｋΩ以上であれば、ベース電流ＩＢが５μＡ以下でフォトトランジスタ１４のｈＦＥは立ち上がり、良好に動作する。また、図１０に示すように、抵抗層９の抵抗値を小さくする下降時間ｔｆを短縮できるが、この抵抗値の大小に関して蓄積時間ｔｓと下降時間ｔｆはトレードオフの関係にある。蓄積時間ｔｓと下降時間ｔｆのクロスポイントが７００ｋΩであることから、この抵抗値は７００ｋΩ以下に設定するのが好ましいと考えられる。このように、上記抵抗層９の抵抗値を好ましく設定することで、フォトトランジスタ１４の諸特性を実用レベルに保つことができる。
【００３６】
また、このフォトトランジスタチップでは、ベース拡散層３，７ａ，７ｂ，７ｃ，７ｄのパターンがストライプ状に設定されているので、ベース・コレクタ間の遷移容量が小さくなる。したがって、フォトトランジスタ１４のスイッチング動作時の上昇時間ｔｒおよび下降時間ｔｆを短くでき、さらにスイッチング時間を短縮できる。さらに、このフォトトランジスタチップでは、図３に示すように、上記ベース拡散層３，７ａ，７ｂ，７ｃ，７ｄのストライプ状パターンの間隔は、通常のバイアス条件（例えばコレクタ・エミッタ間電圧ＶＣＥ＝５Ｖ）でそのパターンの間の部分が空乏化する寸法に設定されている。図３においては、８ｂ，８ｃがそれぞれストライプ領域７ｂ，７ｃの周りの空乏層を示している。したがって、空乏層８ｂ，８ｃ近傍のコレクタ層１３ａ内で発生した少数キャリア３０の拡散時間による応答遅れを排除でき、さらにスイッチング時間を短縮できる。
【００３７】
このフォトトランジスタ１４の応答速度は、ＧａＡｓＬＥＤを発光素子として用い、電源電圧５Ｖ、負荷抵抗１．９ｋΩ、光電流５０ｕＡの条件下で、従来のもの（ショットキーバリアダイオードもベース・エミッタ間抵抗も有しないもの）に対して蓄積時間ｔｓを約２０〜３０μｓ、下降時間ｔｆを約７μｓだけそれぞれ短縮することができる。よって、このフォトトランジスタチップを発光ダイオードチップと対向させてフォトカプラを構成した場合、スイッチング動作の速いフォトカプラを得ることができる。
【００３８】
なお、図９に示すように、ベース拡散層をメッシュ状に形成した場合も、ストライプ状に形成した場合と同様の効果を奏することができる。
【００３９】
【発明の効果】
以上より明らかなように、請求項１のフォトトランジスタチップは、エミッタ層が形成された領域はベース層の表面で一方向に関して偏った位置にあり、ショットキーバリアダイオードが形成された領域は上記一方向に関してベース層の中央部よりも上記エミッタ層に近い位置にあるので、スイッチング時間を有効に短縮できる。
【００４０】
請求項２に記載のフォトトランジスタチップは、チップ表面で上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されているので、蓄積時間ｔｓを短くできるとともに、チップサイズの割に光電流を増大できる。
【００４１】
請求項３のフォトトランジスタチップでは、上記ショットキーバリアダイオードの面積が５×１０２μｍ２以上に設定されているので、後述するように蓄積時間ｔｓが３０μｓ（マイクロ秒）以下になる。しかも上記ショットキーバリアダイオードの面積が１×１０５μｍ２以下に設定されているので、フォトトランジスタの飽和電圧ＶＣＥ（ｓ）が実用レベルを超えることがない。
【００４２】
請求項４のフォトトランジスタチップでは、ベース層とエミッタ層とを電気的に接続する抵抗層を備えているので、ショットキーバリアダイオードを内蔵したことによるコレクタ・エミッタ間降伏電圧の低下、コレクタ・エミッタ間遮断電流（暗電流）の増大、コレクタ・ベース間の遷移容量の増大に伴うスイッチング動作時の下降時間ｔｆの増大等を防止することができる。このように下降時間ｔｆの増大を防止できることから、さらにスイッチング時間を短縮できる。
【００４３】
請求項５に記載のフォトトランジスタチップは、請求項４に記載のフォトトランジスタチップにおいて、上記抵抗層の抵抗値が５ｋΩ乃至１．２ＭΩの範囲内に設定されているので、フォトトランジスタの諸特性を実用レベルに保つことができる。
【００４４】
請求項６のフォトトランジスタチップでは、ベース層のパターンがメッシュ状又はストライプ状に設定されているので、ベース・コレクタ間の遷移容量が小さくなる。したがって、フォトトランジスタのスイッチング動作時の上昇時間ｔｒおよび下降時間ｔｆが短くなり、さらにスイッチング時間が短縮される。
【００４５】
請求項７のフォトトランジスタチップでは、上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されているので、空乏層近傍のコレクタ層内で発生した少数キャリアの拡散時間による応答遅れを除去でき、さらにスイッチング時間を短縮できる。
【図面の簡単な説明】
【図１】この発明の一実施形態のフォトトランジスタチップの断面構造を示す図である。
【図２】上記フォトトランジスタチップのパターンレイアウトを示す図である。
【図３】上記フォトトランジスタチップの動作を説明する図である。
【図４】入力に対するフォトトランジスタチップの応答を示す図である。
【図５】内蔵ショットキーバリアダイオードの面積と蓄積時間ｔｓとの関係を示す図である。
【図６】内蔵ショットキーバリアダイオードの面積とコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓ）との関係を示す図である。
【図７】ベース・エミッタ間抵抗とｈＦＥ立ち上がり時のベース電流との関係を示す図である。
【図８】ベース・エミッタ間抵抗と下降時間ｔｆとの関係を示す図である。
【図９】上記フォトトランジスタチップの変形例を示す図である。
【図１０】上記フォトトランジスタチップの等価回路を示す図である。
【図１１】ショットキーバリアダイオードを内蔵した従来のフォトトランジスタチップの等価回路を示す図である。
【符号の説明】
３，７  ベース拡散層
４  エミッタ層
１３  コレクタ層
１４  フォトトランジスタ
１５  受光部
１７  ショットキーバリアダイオード
【図１】
0003590723.tif 000002
【図２】
0003590723.tif 000003
【図３】
0003590723.tif 000004
【図４】
0003590723.tif 000005
【図５】
0003590723.tif 000006
【図６】
0003590723.tif 000007
【図７】
0003590723.tif 000008
【図８】
0003590723.tif 000009
【図９】
0003590723.tif 000010
【図１０】
0003590723.tif 000011
【図１１】
0003590723.tif 000012