(57)【特許請求の範囲】
【請求項１】
第１の映像信号に対してフィールド順位の判定を行うフィールド判定回路と、親画面のフィールド順位に対して割り当てた２つのフィールドメモリと、第２の映像信号を前記２つのフィールドメモリのうちいずれに書き込むかを決定する書き込み制御回路と、前記第２の映像信号の１フレームの走査線本数を計測するライン数計数回路と、前記第２の映像信号を複数の走査線にわたって加重平均する複数の加重平均回路と、前記ライン数計数回路の出力に応じて前記複数の加重平均回路の出力の１つを選択する切換スイッチと、前記第２の映像信号をノンインターレース信号に変換する間引き回路を有し、前記第１の映像信号による親画面の所定位置に前記第２の映像信号による子画面を表示する２画面テレビにおいて、
前記間引き回路でノンインターレース化された信号をフィールドごとに交互に偶奇順位を割り当ててインターレース化するフィールド順位割当回路と、
前記書き込み制御回路により同じフィールドメモリに続いて２度以上書き込むときは前記変換されたノンインターレース信号に対して割り当てた偶奇順位を反転するフィールド順位割当制御回路を備えたことを特徴とする２画面テレビ。
【請求項２】
ラインメモリと、このラインメモリの入力と出力とを１／２にして加算する加算器とからなるローパスフィルタを、フィールド順位割当回路に設けてあることを特徴とする請求項１に記載の２画面テレビ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、親画面の所定位置に子画面を表示する２画面テレビに関するものである。
【０００２】
【従来の技術】
２画面テレビの基本的構成は、『日経エレクトロニクス』（１９８０年４月１４日号）に記載されている。すなわち、親画面用の映像信号と子画面用の映像信号の時間差を吸収するための画像メモリを備え、子画面用の映像信号をその同期に従って画像メモリに書き込み、親画面用の映像信号の同期に従って読み出すことで、親画面の所定位置に子画面を表示するように構成される。
【０００３】
このような構成の２画面テレビには、技術的に２つの問題がある。これらの問題はいずれも、親画面用の映像信号と子画面用の映像信号の信号位相が一般的に一致していないことにより発生する。
【０００４】
第一に、親画面用の映像信号と子画面用の映像信号のインターレース関係が一致していない場合、前記の画像メモリはフィールド単位で制御されるのが一般的であるから、表示される子画面のインターレース関係が反転してしまう（本来なら奇数フィールドが偶数フィールドとなり、また、本来なら偶数フィールドが奇数フィールドになってしまう）という問題（インターレースの不備の問題）がある。このようにインターレース関係が反転すると、子画面には激しいラインフリッカや二重像妨害などを発生する。
【０００５】
第二に、親画面用の映像信号および子画面用の映像信号の垂直同期信号位相がある関係を満足していない場合、前記の画像メモリより子画面用の映像信号の読み出し途中で、その内容が次のフィールド情報に書き換えられてしまい、子画面の上下に異なるフィールドの画像が表示されてしまうという問題（境界問題）がある。このように子画面の上下に異なるフィールドの画像が表示されると、特に動画像のとき境界線上の走査線がはっきり観察され、見苦しい妨害となる。また、境界線の上下でインターレース関係が反転するから、単に境界線上の走査線が観察されるだけでなく、上述した第一の問題も同時に発生する。つまり、境界線の上下のどちらか一方でのみ正常な画像が得られ、他方ではラインフリッカや二重像妨害などを発生する。
【０００６】
以上の２つの問題は、２画面テレビの画質を向上するために解決しなければならない基本的な問題であり、従来から、これらの問題の解決方法が提案されている。
【０００７】
まず、第一の問題に関しては、親画面用の映像信号および子画面用の映像信号の両方のフィールドを判定し、子画面用の映像信号のフィールド判定結果に基づいて子画面用の映像信号を画像メモリの定められた領域に書き込み、一方、親画面用の映像信号のフィールド判定結果に基づいて適当な開始位相から子画面用の映像信号を読み出し、これによって、親画面用の映像信号と子画面用の映像信号のインターレース関係を一致させることが提案されている（特公昭５９−３７９１３号公報（第１の従来例）参照）。
【０００８】
次に、第二の問題に関しては、画像メモリを４つの領域に分け、第１、第２フィールド用にそれぞれ２領域ずつ割り当て、同一領域内で読み書きを同時にしないように制御する追い越し防止回路を設け、これによって、画像メモリより子画面用の映像信号を読み出している途中で、その内容が次のフィールド情報に書き換えられてしまう、いわゆる追い越しを防止することが提案されている（特開昭６２−２６９４８２号公報参照）。
【０００９】
つまり、子画面用の映像信号のフィールド判定結果に基づいて、この子画面用の映像信号を画像メモリの定められた領域に書き込む。一方、追い越し防止回路は、親画面用の映像信号のフィールドを判定し、その判定結果と一致したフィールド情報が書き込まれている２領域のうち、先に書き込まれた方から子画面用の映像信号を読み出す。これにより、画像メモリの各領域にはファーストイン・ファーストアウトで読み書きされ、フィールド情報の読み書きは常に読み出しが先行するので、上述した追い越しを防止できる。
【００１０】
以上のように、第一および第二の問題は個々には解決されている。また、第二の問題の解決手法における追い越し防止回路に、第一の問題の解決手法で示した親画面用の映像信号と子画面用の映像信号のインターレース関係を一致させる制御機能を付加すれば、２つの問題を同時に解決することができる。
【００１１】
ところで、上述したようにして第一および第二の問題を解決するものにおいては、親画面用の映像信号および子画面用の映像信号の両方のフィールドを判定する必要があり、フィールド判定手段が誤りなく動作する場合には、上述したように第一および第二の問題を良好に解決することができ、子画面の画質の劣化を防止することができる。
【００１２】
しかし、上述のような第一および第二の問題の解決手法を用いても、例えば家庭用ＶＴＲからの再生映像信号による子画面を表示しようとする場合には、ラインフリッカや二重像妨害などが発生し、また境界問題も発生し、充分に良好な画質が得られないことがある。この原因は、家庭用ＶＴＲの再生映像信号に対し、第一および第二の問題の解決手法に使用されるフィールド判定手段が誤動作することがあるためである。このように家庭用ＶＴＲの再生映像信号に対してフィールド判定手段が誤動作するのは、垂直同期信号付近にヘッド切り換えに起因するノイズが混入しているためである。フィールド判定手段は、一般に水平同期信号と垂直同期信号の位相を比較してフィールド順位を判定するものであるために、上述したようにフィールド判定動作を誤るからである。このような誤動作は、ピクチャーサーチやスロー再生などの特殊再生時に高い確率で生じる。
【００１３】
また、このような誤動作は、家庭用ＶＴＲの再生映像信号に対してだけでなく、静止画フォトプレーヤやテレビゲーム機からの映像信号に対しても生じる。これらのものからの映像信号に対して誤動作をするのは、上述したようなノイズではなく、出力される映像信号自体がもともとインターレースしていないためである。インターレースしていない映像信号に対するフィールド判定手段の動作は、一般には全く定義できない。例えば、第１フィールド、第２フィールドの何れか一方の判定出力を出し続けるか、あるいは、第１フィールド、第２フィールドの判定出力を不規則に出力するか、全く不定である。このような出力に対して、上述したような第一および第二の問題の解決手法を用いるときには、問題解決が有効になされる場合と、そうでない場合が等しい確率で生じる。つまり、問題解決が有効になされない場合がある。
【００１４】
ところで、ノイズによる誤動作は、フィールド判定手段の検出精度を向上させることで防止することができるが、この検出精度の向上はインターレースしていない映像信号に対する処理に矛盾する。また、誤動作したことを別途検出し、それに基づき新たな制御を行うことも考えられるが、この誤動作の検出はフィールド判定精度を向上させることよりもむずかしい技術であると考えられる。
【００１５】
また、インターレースしていない映像信号に対して、インターレースしていないというフィールド判定出力を得ることも可能であるが、上述したような第一および第二の問題の解決のための手法をどのように制御するのが好ましいか不明である。それは、この方法が、フィールド判定という状態検出手段側の技術的問題を被制御側の変更でカバーしようとする矛盾を含んだ方法だからである。
【００１６】
このようにフィールド判定手段の誤動作を考慮に入れると、上述したような第一および第二の問題の解決手法には限界がある。すなわち、子画面用の映像信号としてフィールド判定手段が誤動作するような映像信号が供給されるとき、子画面の画質劣化が生じるおそれがある。
【００１７】
そこで、このような問題を解決する方法が特開平３−１８１８３号公報（第２の従来例）により提案されている。その公報によれば、子画面用の映像信号がどのようなものであっても、子画面の画質劣化を防止できるようになる。図７を参照して、特開平３−１８１８３号公報に記載の技術を説明する。
【００１８】
まず、特開平３−１８１８３号公報に記載された２画面テレビは、次のように構成される。つまり、第１の映像信号による親画面の所定位置に第２の映像信号による子画面を表示するものであって、第２の映像信号の書き込み、読み出しが行われるとともに、この書き込み、読み出しを非同期で制御できるフレームメモリと、このフレームメモリに第２の映像信号がノンインターレース状に書き込まれるように第２の映像信号を間引く間引き手段と、フレームメモリに書き込まれている第２の映像信号を書き込み時よりも高速のクロックを用いて読み出して、時間軸圧縮をする時間軸圧縮手段と、第１の映像信号に対してフィールドの判定をするフィールド判定手段と、このフィールド判定手段の判定結果に基づき、第２の映像信号が第１の映像信号に対して正しいインターレース順位となるように、フレームメモリより第２の映像信号をノンインターレース状態からインターレース変換をしながら読み出すように制御する読み出し制御手段と、フレームメモリより１フィールド分の読み出しが完了するまで当該フィールドの書き込みを行わないように制御できる書き込み制御手段とを備えるものである。
【００１９】
上記構成においては、フレームメモリ７に子画面用の映像信号が常にノンインターレース状に書き込まれる。つまり、子画面用の映像信号はインターレースしているか否かにかかわらず、フレームメモリ７にはノンインターレース状に書き込まれる。これにより、子画面用の映像信号はフレームメモリ７の第１フィールド、第２フィールドのどちらのフィールド部分に書き込んでもよく、子画面用の映像信号に対するフィールド判定手段は不要になる。
【００２０】
この状態で、親画面用の映像信号に対してフィールド判定を行い、その判定結果に基づいて、子画面用の映像信号が親画面用の映像信号に対して正しいインターレース順位となるように、フレームメモリ７より子画面用の映像信号がノンインターレース状態からインターレース変換をしながら読み出されることにより、親画面用の映像信号と子画面用の映像信号のインターレース関係は常に一致し、子画面にラインフリッカや二重像妨害などが発生することはない。
【００２１】
また、上記構成においては、フレームメモリ７より１フィールド分の読み出しが完了するまで当該フィールド部分への書き込みは行われず、もしその書き込みの必要性が生じたら、他のフィールド部分に書き込まれるようにしたことにより、フレームメモリ７からの子画面用の映像信号の読み出し途中で、その内容が次のフィールド情報に書き換えられてしまい子画面の上下に異なるフィールドの画像が表示されるという境界問題が発生してしまうといったことは生じない。つまり、フレームメモリ７に書き込まれる信号は、常にノンインターレース状となるように制御されるので、フレームメモリ７の書き込みフィールドと子画面用の映像信号のフィールドを必ずしも一致させる必要がなく、したがって、境界問題のみを考慮して書き込みフィールドを切り換える操作を行うことが可能となる。
【００２２】
この特開平３−１８１８３号公報（第２の従来例）に記載の技術は、どのような子画面信号に対してもフィールド判定なしにノンインターレース状の信号を作るようにした点がすぐれている。このように構成したことにより、上述した２画面テレビに係る２つの問題（ラインフリッカ、二重像妨害と境界問題）やフィールド判定の誤動作に係る問題などはすべて解決できた。
【００２３】
以下、図８なども参照して、特開平３−１８１８３号公報に記載の、どのような子画面信号に対してもフィールド判定なしにノンインターレース状の信号を作る技術について詳しく説明する。ここでは、同公報から、子画面を親画面の１／９の面積で表示する場合について説明する。これ以外の場合もほぼ同様である。
【００２４】
図７において、入力端子１には親画面用の映像信号ＳＶm 、例えばテレビチューナからのＮＴＳＣ方式の映像信号が供給される。この映像信号ＳＶm は切換スイッチ２のｍ側の固定端子に供給される。また、入力端子３には子画面用の映像信号ＳＶs 、例えばＶＴＲからの再生映像信号が供給される。この映像信号ＳＶs はＡ／Ｄ変換器４でディジタル信号に変換されたのち、間引き回路５に供給される。この間引き回路５の動作は間引き制御回路６によって制御される。そして、間引き回路５の出力信号は例えばＲＡＭで構成されるフレームメモリ７に書き込み信号として供給される。フレームメモリ７における書き込み動作は書き込み制御回路８によって制御される。
【００２５】
また、入力端子３に供給される映像信号ＳＶs は同期分離回路９に供給され、この同期分離回路９で分離される垂直同期信号ＷＶＤおよび水平同期信号ＷＨＤは間引き制御回路６と書き込み制御回路８に供給される。
【００２６】
図中、１０は例えばＰＬＬ回路をもって構成される書き込みクロック発生回路であり、この書き込みクロック発生回路１０より出力されるクロックＷＣＫはＡ／Ｄ変換器４、間引き回路５および間引き制御回路６に供給される。このクロックＷＣＫの周波数は、映像信号ＳＶs のカラーバースト信号の周波数ｆscもしくは水平同期信号ＷＨＤの周波数ｆwhの整数倍とされる。例えば３ｆsc、４ｆsc、９１０ｆwhとされる。
【００２７】
上述した間引き回路５では、親画面に対する子画面の表示面積比に応じて垂直方向および水平方向のサンプルレートの低減が行われる。この場合、垂直方向に関しては走査線が間引かれるとともに、水平方向に関してはサンプリングされた画素信号が間引かれる。なお、サンプルレートを低減する際には、予め低減したレートに応じたローパスフィルタが挿入され、ナイキスト周波数以上の信号成分が存在しないようにされる。
【００２８】
ところで、図８（ａ）はインターレース信号の各フィールドｆ1 ，ｆ2 ……ごとの走査線位置を示している。同図において、「○」印は走査線を表しており、フィールドごとにその位置が垂直方向に１ライン分ずれている。また、図８（ｂ）はノンインターレース信号の各フィールドごとの走査線位置を示している。同図において、「○」印、「×」印は走査線を表しており、「○」印はインターレース信号に対応した走査線であり、「×」印はインターレース信号から補間された走査線であり、すべてのフィールドで同じ位置に走査線が存在している。
【００２９】
なお、図８において、横軸はフィールド周期を単位とした時間方向を、縦軸は走査線間隔を単位とした垂直方向を示している。
【００３０】
間引き回路５では、上述したサンプルレートの低減処理のほかに、走査線信号を補間してノンインターレース信号の形成処理が行われる。
【００３１】
次に、サンプルレートの低減処理およびノンインターレース信号の形成処理について説明する。
【００３２】
映像信号ＳＶs の１フィールドのライン数を便宜上、Ｌｎ本とすると、フレームメモリ７に書き込まれるべきノンインターレース信号の１フィールドのライン数は、
Ｌｎ÷３×２＝２Ｌｎ／３〔本〕
となる。ここで、「÷３」は表示面積比が１／９であるので、子画面の垂直方向の画面高が１／３となることを表し、「×２」はノンインターレース化によって走査線数が２倍となることを表している。
【００３３】
このように、フレームメモリ７に書き込まれるべき１フィールドのライン数は、映像信号ＳＶs の１フィールドのライン数の２／３となるので、映像信号ＳＶs の１フレームのライン数に応じて、次のようにノンインターレース化される。
【００３４】
映像信号ＳＶs の１フレームのライン数が偶数本（例えば５２６本、６２６本など）であるときには、映像信号ＳＶs 自体がノンインターレース信号であると考えられる。この場合は、映像信号ＳＶs の各フィールドごとに、３ｎ＋０、３ｎ＋１、３ｎ＋２番目の走査線信号から２本分の走査線信号が形成され、これがノンインターレース信号の各フィールドの走査線信号に割り当てられる。例えば、３ラインごとに、以下の制御が繰り返されて形成される。
【００３５】
第３ｎ＋０番目のラインでは、現在の走査線信号および１ライン前の走査線信号が、それぞれ１／２の割合で加算されてノンインターレース信号の走査線信号が形成される。第３ｎ＋１番目のラインではノンインターレース信号の走査線信号は形成されない。第３ｎ＋２番目のラインでは、現在の走査線信号、１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／４、１／２、１／４の割合で加算されてノンインターレース信号の走査線信号が形成される。
【００３６】
また、映像信号ＳＶs の１フレームのライン数が６ｋ＋３本（ｋは正の整数であり、例えば５２５本、６２７本、１１２５本など）である場合には、垂直同期信号ＷＶＤを１／２分周して得られるフレームパルスＷＦＰを基準にして、各フレーム期間で３ラインごとに制御が繰り返されてノンインターレース信号の走査線信号が形成される。
【００３７】
図９（ａ）は映像信号ＳＶs を示しており、「○」印は走査線である。また、図９（ｂ）はフレームメモリ７に書き込まれるノンインターレース信号を示しており、「×」印は走査線である。この場合、ノンインターレース信号の各走査線信号はすべて映像信号ＳＶs の複数の走査線信号より演算されて形成される。
【００３８】
例えば、各フレーム期間で３ラインごとに、以下の制御が繰り返される。
【００３９】
すなわち、フレームパルスから３ｎ＋０（０，３，６……）番目のラインでは、図１０（ａ）で破線で囲んで示した現在の走査線信号および１ライン前の走査線信号が、それぞれ１／２の割合で加算されてノンインターレース信号の走査線信号が形成される。また、第３ｎ＋１（１，４，７……）番目のラインではノンインターレース信号の走査線信号は形成されない。また、第３ｎ＋２（２，５，８……）番目のラインでは、図１０（ａ）で実線で囲んで示した現在の走査線信号、１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／４、１／２および１／４の割合で加算されてノンインターレース信号の走査線信号が形成される。
【００４０】
なお、図１０（ａ）において、「ｘ（ｘ＝０〜１４）」は走査線である。
【００４１】
また、図１０（ｂ）は以上の制御が繰り返されて形成されたノンインターレース信号を示しており、「×」印は走査線である。この場合、各走査線の垂直方向の位置を同図（ａ）に揃えて描くことで、各走査線の位置が映像信号ＳＶs ではどの位置に対応するかを分かりやすくしている。
【００４２】
つまり、ノンインターレース信号のｌ1 の走査線は映像信号ＳＶs のｌ2 の位置に、ノンインターレース信号のｌ2 の走査線は映像信号ＳＶs のｌ3 ′の位置に、以下同様の位置に対応するように演算処理がされてノンインターレース信号が形成される。
【００４３】
ところで、上述したようにフレームパルスを基準としているが、フレームパルスの位相が反転する場合には、図１１（ａ）に示すように処理が行われ、同図（ｂ）に示すようにノンインターレース信号が形成される。この場合、ノンインターレース信号のｌ1 の走査線は映像信号ＳＶs のｌ1 の位置に、ノンインターレース信号のｌ2 の走査線は映像信号ＳＶs のｌ2 ′の位置に、以下同様の位置に対応するようになり、図１０の場合に比べて２ライン分ずつずれるが、各フィールドごとの走査線位置は一定しており、同様にノンインターレース信号が形成される。
【００４４】
なお、図９〜図１１では映像信号ＳＶs の走査線数を１５本として説明したが、例えば５２５本、６２７本、１１２５本など、一般に走査線数が６ｋ＋３本の場合には同様にしてノンインターレース信号が形成される。
【００４５】
また、映像信号ＳＶs の１フレームのライン数が６ｋ＋１本（ｋは正の整数であり、例えば５２３本、６２５本など）である場合には、３ラインごとに制御が繰り返されてノンインターレース信号の走査線信号が形成される。この場合、垂直同期信号ＷＶＤを１／２分周して得られるフレームパルスが存在するフィールドと存在しないフィールドでは、その制御が異なるようにされる。
【００４６】
図１２（ａ）は映像信号ＳＶs を示しており、「○」印は走査線である。また、同図（ｂ）はフレームメモリ７に書き込まれるノンインターレース信号を示しており、「×」印は走査線である。この場合、ノンインターレース信号の各走査線信号はすべて映像信号ＳＶs の複数の走査線信号より演算されて形成される。
【００４７】
例えば、フレームパルスが存在するフィールドと存在しないフィールドでは、３ラインごとにそれぞれ、以下の制御が繰り返される。
【００４８】
すなわち、図１３（ａ）において、フィールドｆ1 にフレームパルスが存在したとすると、このフィールドｆ1 では、フレームパルスから３ｎ＋０（０，３，６……）番目のラインでは、図１３（ａ）で実線で囲んで示した現在の走査線信号、１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／４、１／２および１／４の割合で加算されてノンインターレース信号の走査線信号が形成される。また、第３ｎ＋１（１，４，７……）番目のラインではノンインターレース信号の走査線信号は形成されない。また、第３ｎ＋２（２，５，８……）番目のラインでは、図１３（ａ）で破線で囲んで示した１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／２の割合で加算されてノンインターレース信号の走査線信号が形成される。
【００４９】
また、フレームパルスが存在しないフィールドｆ2 では、フレームパルスから３ｎ＋０（１２，１５，１８……）番目のラインでは、図１３（ａ）で破線で囲んで示した現在の走査線信号および１ライン前の走査線信号が、それぞれ１／２の割合で加算されてノンインターレース信号の走査線信号が形成される。また、第３ｎ＋１（１３，１６，１９……）番目のラインではノンインターレース信号の走査線信号は形成されない。また、第３ｎ＋２（１１，１４，１７……）番目のラインでは、図１３（ａ）で実線で囲んで示した現在の走査線信号、１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／４、１／２および１／４の割合で加算されてノンインターレース信号の走査線信号が形成される。
【００５０】
なお、図１３（ａ）において、「ｘ（ｘ＝０〜１８）」は走査線である。
【００５１】
また、図１３（ｂ）は以上の制御が繰り返されて形成されたノンインターレース信号を示しており、「×」印は走査線である。この場合、各走査線の垂直方向の位置を同図（ａ）に揃えて描くことで、各走査線の位置が映像信号ＳＶs ではどの位置に対応するかを分かりやすくしている。
【００５２】
つまり、ノンインターレース信号のｌ1 の走査線は映像信号ＳＶs のｌ1 ′の位置に、ノンインターレース信号のｌ2 の走査線は映像信号ＳＶs のｌ3 の位置に、以下同様の位置に対応するように演算処理がされてノンインターレース信号が形成される。
【００５３】
なお、以上の説明では、フレームパルスが存在するフィールドの３ｎ＋１番目のラインでは、ノンインターレース信号の走査線信号は形成されず、３ｎ＋２番目のラインで１ライン前の走査線信号および２ライン前の走査線信号よりノンインターレース信号の走査線信号を形成するようにしているが、これは次のようにしてもよい。すなわち、３ｎ＋１番目のラインで現在の走査線信号および１ライン前の走査線信号よりノンインターレース信号の走査線信号を形成し、３ｎ＋２番目のラインではノンインターレース信号を形成しないようにしてもよい。
【００５４】
ところで、フレームパルスの位相が反転する場合には、図１４（ａ）に示すように処理が行われ、同図（ｂ）に示すようにノンインターレース信号が形成される。この場合、ノンインターレース信号のｌ1 の走査線は映像信号ＳＶs のｌ2 の位置に、ノンインターレース信号のｌ2 の走査線は映像信号ＳＶs のｌ3 ′の位置に、以下同様の位置に対応するようになり、図１３の場合に比べて１ライン分ずつずれるが、各フィールドごとの走査線位置は一定しており、同様にノンインターレース信号が形成される。
【００５５】
なお、図１２〜図１４では映像信号ＳＶs の走査線数を１９本として説明したが、例えば５２３本、６２５本など、一般に走査線数が６ｋ＋１本の場合には同様にしてノンインターレース信号が形成される。
【００５６】
また、映像信号ＳＶs の１フレームのライン数が６ｋ＋５本（ｋは正の整数であり、例えば５２７本、６２３本など）である場合には、３ラインごとに制御が繰り返されてノンインターレース信号の走査線信号が形成される。１フレームのライン数が６ｋ＋１本の場合と同様に、垂直同期信号ＷＶＤを１／２分周して得られるフレームパルスが存在するフィールドと存在しないフィールドでは、その制御が異なるようにされる。
【００５７】
図１５（ａ）は映像信号ＳＶs を示しており、「○」印は走査線である。また、同図（ｂ）はフレームメモリ７に書き込まれるノンインターレース信号を示しており、「×」印は走査線である。この場合、ノンインターレース信号の各走査線信号はすべて映像信号ＳＶs の複数の走査線信号より演算されて形成される。
【００５８】
例えば、フレームパルスが存在するフィールドと存在しないフィールドでは、３ラインごとにそれぞれ、以下の制御が繰り返される。
【００５９】
すなわち、図１６（ａ）において、フィールドｆ1 にフレームパルスが存在したとすると、このフィールドｆ1 では、フレームパルスから３ｎ＋０（０，３，６……）番目のラインでは、図１６（ａ）で実線で囲んで示した現在の走査線信号および１ライン前の走査線信号が、それぞれ１／２の割合で加算されてノンインターレース信号の走査線信号が形成される。また、第３ｎ＋１（１，４，７……）番目のラインではノンインターレース信号の走査線信号は形成されない。また、第３ｎ＋２（２，５，８……）番目のラインでは、図１６（ａ）で破線で囲んで示した現在の走査線信号、１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／４、１／２および１／４の割合で加算されてノンインターレース信号の走査線信号が形成される。
【００６０】
また、フレームパルスが存在しないフィールドｆ2 では、フレームパルスから３ｎ＋０（９，１２，１５……）番目のラインでは、図１６（ａ）で破線で囲んで示した現在の走査線信号、１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／４、１／２および１／４の割合で加算されてノンインターレース信号の走査線信号が形成される。また、第３ｎ＋１（１０，１３，１６……）番目のラインではノンインターレース信号の走査線信号は形成されない。また、第３ｎ＋２（１１，１４……）番目のラインでは、図１６（ａ）で実線で囲んで示した１ライン前の走査線信号および２ライン前の走査線信号が、それぞれ１／２の割合で加算されてノンインターレース信号の走査線信号が形成される。
【００６１】
なお、図１６（ａ）において、「ｘ（ｘ＝０〜１６）」は走査線である。
【００６２】
また、図１６（ｂ）は以上の制御が繰り返されて形成されたノンインターレース信号を示しており、「×」印は走査線である。この場合、各走査線の垂直方向の位置を同図（ａ）に揃えて描くことで、各走査線の位置が映像信号ＳＶs ではどの位置に対応するかを分かりやすくしている。
【００６３】
つまり、ノンインターレース信号のｌ1 の走査線は映像信号ＳＶs のｌ2 の位置に、ノンインターレース信号のｌ2 の走査線は映像信号ＳＶs のｌ3 ′の位置に、以下同様の位置に対応するように演算処理がされてノンインターレース信号が形成される。
【００６４】
なお、以上の説明では、フレームパルスが存在しないフィールドの３ｎ＋１番目のラインでは、ノンインターレース信号の走査線信号は形成されず、３ｎ＋２番目のラインで１ライン前の走査線信号および２ライン前の走査線信号よりノンインターレース信号の走査線信号を形成するようにしているが、これは次のようにしてもよい。すなわち、３ｎ＋１番目のラインで現在の走査線信号および１ライン前の走査線信号よりノンインターレース信号の走査線信号を形成し、３ｎ＋２番目のラインではノンインターレース信号を形成しないようにしてもよい。
【００６５】
ところで、フレームパルスの位相が反転する場合には、図１７（ａ）に示すように処理が行われ、同図（ｂ）に示すようにノンインターレース信号が形成される。この場合、ノンインターレース信号のｌ1 の走査線は映像信号ＳＶs のｌ2 ′の位置に、ノンインターレース信号のｌ2 の走査線は映像信号ＳＶs のｌ4 の位置に、以下同様の位置に対応するようになり、図１６の場合に比べて１ライン分ずつずれるが、各フィールドごとの走査線位置は一定しており、同様にノンインターレース信号が形成される。
【００６６】
なお、図１５〜図１７では映像信号ＳＶs の走査線数を１７本として説明したが、例えば５２７本、６２３本など、一般に走査線数が６ｋ＋５本の場合には同様にしてノンインターレース信号が形成される。
【００６７】
図１８は、上述したように表示面積比が１／９のときの処理をするための間引き回路５および間引き制御回路６の具体構成例を示すブロック図である。
【００６８】
同図において、Ａ／Ｄ変換器４（図７参照）からの映像信号ＳＶs は１水平期間の遅延時間を有する遅延素子を構成するラインメモリ５４ｖ，５５ｖの直列回路に供給される。そして、ラインメモリ５４ｖ，５５ｖの出力信号は加算器５６ｖに供給されて、それぞれ１／２の割合で加算されたのち切換スイッチ５７ｖのｃ側の固定端子に供給される。また、Ａ／Ｄ変換器４からの映像信号ＳＶs とラインメモリ５４ｖの出力信号とラインメモリ５５ｖの出力信号は加算器５８ｖに供給されて、それぞれ１／４、１／２および１／４の割合で加算されたのち切換スイッチ５７ｖのｂ側の固定端子に供給される。さらに、Ａ／Ｄ変換器４からの映像信号ＳＶs とラインメモリ５４ｖの出力信号は加算器５９ｖに供給されて、それぞれ１／２の割合で加算されたのち切換スイッチ５７ｖのａ側の固定端子に供給される。
【００６９】
また、同期分離回路９（図７参照）からの垂直同期信号ＷＶＤは、例えばＴフリップフロップ、ゲート回路等で構成されるフレーム順位回路６１に供給される。このフレーム順位回路６１では、垂直同期信号ＷＶＤを１／２に分周してフレームパルスＷＦＰが生成されるとともに、このフレームパルスＷＦＰが存在するフィールドであるかどうかを示す信号ＳＦＰが生成される。
【００７０】
フレーム順位回路６１からのフレームパルスＷＦＰは、例えばカウンタを用いて構成されるライン数計数回路６２に供給されるとともに、このライン数計数回路６２には同期分離回路９からの水平同期信号ＷＨＤが供給されて、１フレームのライン数が計数される。そして、このライン数計数回路６２からの１フレームのライン数データはステータス判定回路６３に供給される。また、フレーム順位回路６１からのフレームパルスＷＦＰは、例えばカウンタで構成されるラインタイミング表示回路６４に供給されるとともに、このラインタイミング表示回路６４には同期分離回路９からの水平同期信号ＷＨＤが供給される。そして、このラインタイミング表示回路６４では、現在のラインがフレームパルスＷＦＰまたは垂直同期信号ＷＶＤより何ライン目であるかが計数され、その値を３で割った余りが出力される。また、間引き制御回路６のステータス判定回路６３では、走査線数が偶数、６ｋ＋１本、６ｋ＋３本、６ｋ＋５本のいずれに該当するかが判定される。すなわち、ライン数計数回路６２からの１フレームのライン数データよりライン数が偶数であるか判断されるとともに、奇数の場合には６で割った余りが求められる。このステータス判定回路６３はハードウエアでも構成できるが、ＲＯＭを用いれば簡単に構成できる。ここで用いるＲＯＭの容量は、通常の走査線本数が５２５本程度とすると、つぎのように２ｋビットとなる。すなわち、ＲＯＭのアドレスにライン数データを供給すると１０ビット必要である。また、ステータスは全部で４通りであるから２ビットで表現できる。したがって、
２10×２＝２ｋビット
である。
【００７１】
そして、フレーム順位回路６１からの信号ＳＦＰ、ステータス判定回路６３からの判定信号およびラインタイミング表示回路６４からの出力信号は、間引き回路５の切換スイッチ５７ｖに供給されるとともに、ラインアドレス制御回路６５に供給され、切換スイッチ５７ｖの切り換え制御およびフレームメモリ７への書き込み制御が行われる。
【００７２】
すなわち、１フレームの走査線数が偶数であるときには、以下のように制御される。各フィールドの３ｎ＋０番目のラインでは切換スイッチ５７ｖはａ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの信号がフレームメモリ７に書き込まれ、３ｎ＋１番目のラインでは切換スイッチ５７ｖが不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されず、書き込みが禁止され、３ｎ＋２番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれる。
【００７３】
また、１フレームの走査線数が６ｋ＋１本であるときには、以下のように制御される。フレームパルスＷＦＰの存在するフィールドであって、フレームパルスから３ｎ＋０番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスＷＦＰから３ｎ＋１番目のラインでは切換スイッチ５７ｖは不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されず、フレームメモリ７への書き込みが禁止され、３ｎ＋２番目のラインでは切換スイッチ５７ｖはｃ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれる。一方、フレームパルスＷＦＰが存在しないフィールドであって、フレームパルスから３ｎ＋０番目のラインでは切換スイッチ５７ｖはａ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋１番目のラインでは切換スイッチ５７ｖが不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されずフレームメモリ７への書き込みが禁止され、３ｎ＋２番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれる。
【００７４】
なお、フレームパルスＷＦＰの存在するフィールドでは、次のように制御されるようにしてもよい。すなわち、フレームパルスから３ｎ＋０番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋１番目のラインでは切換スイッチ５７ｖはａ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋２番目のラインでは切換スイッチ５７ｖは不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されずフレームメモリ７への書き込みが禁止される。
【００７５】
また、１フレームの走査線数が６ｋ＋３本であるときには、以下のように制御される。フレームパルスＷＦＰから３ｎ＋０番目のラインでは切換スイッチ５７ｖはａ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋１番目のラインでは切換スイッチ５７ｖは不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されず、フレームメモリ７への書き込みが禁止され、３ｎ＋２番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれる。このときの動作を図２０のタイミングチャートに示す。
【００７６】
また、１フレームの走査線数が６ｋ＋５本であるときには、以下のように制御される。フレームパルスＷＦＰの存在するフィールドであって、フレームパルスから３ｎ＋０番目のラインでは切換スイッチ５７ｖはａ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋１番目のラインでは切換スイッチ５７ｖは不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されず、フレームメモリ７への書き込みが禁止され、３ｎ＋２番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれる。一方、フレームパルスＷＦＰが存在しないフィールドであって、フレームパルスから３ｎ＋０番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋１番目のラインでは切換スイッチ５７ｖが不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されずフレームメモリ７への書き込みが禁止され、３ｎ＋２番目のラインでは切換スイッチ５７ｖはｃ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれる。
【００７７】
なお、フレームパルスＷＦＰの存在するフィールドでは、次のように制御されるようにしてもよい。すなわち、フレームパルスから３ｎ＋０番目のラインでは切換スイッチ５７ｖはｂ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋１番目のラインでは切換スイッチ５７ｖはａ側に接続されるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣが出力されて切換スイッチ５７ｖの出力信号がフレームメモリ７に書き込まれ、フレームパルスから３ｎ＋２番目のラインでは切換スイッチ５７ｖは不定とされるとともに、ラインアドレス制御回路６５よりインクリメント信号ＩＮＣは出力されずフレームメモリ７への書き込みが禁止される。
【００７８】
以上、第２の従来例（特開平３−１８１８３号公報）につき、子画面の表示面積が親画面の１／９である場合のノンインターレース処理について述べたが、同様の処理を行えば、映像信号ＳＶs がいかなる信号であっても、子画面の表示面積比が１／４、１／９、１／１６であれば、間引き回路５でノンインターレース信号を生成することができる。
【００７９】
なお、上述したのと同様に、表示面積比が１／４ｎ2 、１／９ｎ2 （ｎは自然数）の関係を満たす他の場合にも完全なノンインターレース信号を生成することができる。
【００８０】
ところで、上述の制御では、フレームパルスＷＦＰの位相にかかわらず、良好にノンインターレース信号が生成される。これは、制御が偶奇いずれのフィールドから始まっても構わないことを意味している。この結果、書き込み側での映像信号ＳＶs のフィールド判定を行わなくても、インターレース信号からノンインターレース信号への変換を行うことができる。
【００８１】
次に、水平方向のサンプルレートの低減処理について説明する。
【００８２】
この場合、折り返し歪みを防止するために、低減されたサンプルレートを満足するナイキスト周波数となるように信号帯域が制限されたのち、サンプル数を所望の数となるように間引くことで行われる。表示面積比が１／９の場合には１／３に間引かれる。上記では説明しなかったが、間引き回路５にはこのような水平方向のサンプルレートの低減処理を行うための回路が付加されている。
【００８３】
表示面積比が１／９の場合には、図１８において、切換スイッチ５７ｖの出力信号はローパスフィルタ５５ｈで帯域が制限されたのち、Ｄフリップフロップ５６ｈ，５７ｈの直列回路を介してフレームメモリ７に書き込み信号として供給される。また、書き込みクロック発生回路１０（図７参照）からの書き込みクロックＷＣＫはＤフリップフロップ５６ｈに供給される。また、この書き込みクロックＷＣＫは分周器５８ｈで３分周されたのち、Ｄフリップフロップ５７ｈに供給されるとともに、フレームメモリ７の書き込みクロックＷＣＫ′とされる。
【００８４】
表示面積比が１／４や１／１６等の場合にも、同様に構成することにより、水平方向のサンプルレートを低減することができる。
【００８５】
なお、このような低減処理のための回路は図１８の例のような位置とは別に、間引き回路５の初段に配して、垂直方向の間引き処理およびノンインターレース信号の生成処理を行う前に水平方向の間引き処理を行うようにしてもよい。この場合には、それ以降の回路部分では分周後の書き込みクロックＷＣＫ′が用いられることになる。
【００８６】
また、ローパスフィルタ５５ｈは必ずしもディジタルで構成される必要はなく、Ａ／Ｄ変換前のアナログローパスフィルタで代用させることもできる。この場合は、アナログローパスフィルタの通過帯域をローパスフィルタ５５ｈと同様にしておけば、ローパスフィルタ５５ｈは省略することができる。
【００８７】
以上のようにして、間引き回路５および間引き制御回路６によって、水平方向および垂直方向のサンプルレートの低減処理およびノンインターレース信号の生成処理が行われる。
【００８８】
図７に戻って、間引き回路５より出力されるノンインターレース信号の各走査線信号はフレームメモリ７に書き込まれる。上述したように、書き込み側では、映像信号ＳＶs のフィールド判定は行われておらず、映像信号ＳＶs がインターレース信号である場合に、どちらのフィールドがフレームメモリ７のどちらのフィールド部分に書き込まれるかは定義できない。しかし、間引き回路５の出力信号自体がノンインターレース化されているので、フレームメモリ７上には偶奇フィールドの別の概念を持ち込む必要はなく、問題はない。
【００８９】
図１９は書き込み制御回路８（図７参照）の構成を示す回路図である。間引き制御回路６から入力されたインクリメント信号ＩＮＣはそのままフレームメモリ７の書き込みイネーブル信号ＷＥとしてフレームメモリ７に出力される一方、ラインアドレス発生カウンタ８２のクロックとして入力される。これにより、アドレスが増加した走査線のみ信号がフレームメモリ７に書き込まれるようになる。
【００９０】
書き込みアドレスのＭＳＢ（最上位ビット）は追い越し判定出力に応じて反転し、追い越しが発生するのを防止する。後述するが、書き込みアドレスのＭＳＢは、読み出しアドレスのＭＳＢと比較され、これが同一のときは追い越し判定信号ＩＮＶが出力されて書き込みアドレスのＭＳＢが反転する。
【００９１】
水平方向のアドレス発生は、書き込みクロックＷＣＫ′にてアドレスがインクリメントするとともに、水平同期信号ＷＨＤにてリセットされるようにする。
【００９２】
特開平３−１８１８３号公報では、以上のようにしてノンインターレース状の信号がフレームメモリに書き込まれる。以下、同公報では、最初に述べた２画面テレビの２つの問題を解決する手法の説明がなされている。これについて簡単に説明する。
【００９３】
同公報では、親画面のフィールド順位を判定するフィールド判定回路１５と、ノンインターレース状に信号が書き込まれる２枚のフィールドメモリと、書き込みフィールドを決定する書き込み制御回路８を有して、前記問題を解決する。この技術では、フィールドメモリは読み出しフィールドの順位に対応させており、読み出し時の動作は、ノンインターレースに書き込まれたメモリから、親画面のフィールド順位に対応するようにノンインターレース→インターレース変換をしながらメモリを読む。これにより、前述のインターレース問題を解決する。
【００９４】
そして、書き込むときは、基本的にはフィールドごとに交互に２枚のメモリに書き込む。ただし、追い越し判定回路１１によりフィールドメモリの読み書きのアクセスを監視し、書き込もうとするフィールドメモリから読み出しているときは、そのフィールドメモリには書き込まず、もう１枚のフィールドメモリに書き込むようにする。これにより、前述の追い越し問題を解決する。
【００９５】
読み出された信号はＤ／Ａ変換器１７によりアナログの映像信号に変換され、切換スイッチ２を介してモニター受像機１８に出力される。
【００９６】
以上で述べた２つの問題を解決する技術は、ノンインターレースの信号を入力する場合の技術として、比較的近いものが特開昭６２−２１３８１号公報（第３の従来例）にも開示されている。特開昭６２−２１３８１号公報に開示されている技術では、２枚のフィールドメモリに親画面のフィールド順位を割り当て、親画面のフィールド判定結果に対応したフィールドからそのまま信号を読み出すようにしてインターレースの不備に関する問題を回避するほか、追い越しに対しては特開平３−１８１８３号公報（第２の従来例）の説明で行ったのと同様の技術が記載されている。このような方法によれば、入力信号にフィールド判定など信号の属性を監視する手段を設け、その結果少なくとも入力信号がノンインターレースであると判断される場合には前述の２つの問題は解決できる。
【００９７】
また、特開平３−１８１８３号公報（第２の従来例）に述べられたどのような信号を供給しても、フィールド判定なしにノンインターレース信号を得る技術を用いれば、特開昭６２−２１３８１号公報（第３の従来例）のようにノンインターレース信号に限られるのではなく、どのような信号に対しても２つの問題を解決できる。しかも、子画面に対するフィールド判定をもたないので、フィールド判定の誤動作に伴う問題も回避できる利点がある。
【００９８】
【発明が解決しようとする課題】
しかしながら、先に述べたように、特開平３−１８１８３号公報（第２の従来例）に説明されているノンインターレース変換手法を用いると、特公昭５９−３７９１３号公報（第１の従来例）の技術と同等の容量のメモリが必要であり、周辺回路増大等を勘案すると、製造コストの増加につながる問題があった。
【００９９】
つまり、特公昭５９−３７９１３号公報（第１の従来例）では、インターレースした子画面の信号を蓄えるメモリが４枚必要であったが、特開平３−１８１８３号公報（第２の従来例）に記載の技術ではノンインターレースした子画面の信号を蓄えるメモリが２枚必要となる。前者の信号がインターレースであるのに対し、後者の信号はノンインターレースであるから、両者のメモリ容量が等しいことはいうまでもない。
【０１００】
例えば、子画面面積を親画面の１／９の場合について述べると、前者の場合は、５２５×（１／２）×（１／３）＝８７．５ライン分のメモリが４枚必要であり、後者の場合は、５２５×（１／３）＝１７５ライン分のメモリが２枚必要となる。水平方向のサンプルレートが等しければ、これらのメモリ容量は相等しくなる。
【０１０１】
また、特開平３−１８１８３号公報（第２の従来例）に記載のノンインターレース変換技術では、フィールド判定の誤動作に伴う問題は解決できるものの、多数のカウンタ回路などを必要とするので、総合的に見て特公昭５９−３７９１３号公報（第１の従来例）の技術よりコストアップが避けられないという問題があった。
【０１０２】
本発明は、このような事情に鑑みて創案されたものであって、コストに対して支配的であるメモリの容量を減ずることを目的とする。特に、特公昭５９−３７９１３号公報（第１の従来例）や特開平３−１８１８３号公報（第２の従来例）に記載の２画面テレビに対して、コストに支配的なメモリの容量を１／２とすることで、特開平３−１８１８３号公報（第２の従来例）や特開昭６２−２１３８１号公報（第３の従来例）に記載の２画面テレビと比較して、大幅なコストダウンを図ることを目的としている。
【０１０３】
具体的には、必要なメモリの容量を５２５×（１／２）×（１／３）＝８７．５ライン分のメモリが２枚となるようにしてコストダウンをはかる。
【０１０４】
【課題を解決するための手段】
本発明は、第１の映像信号に対してフィールド順位の判定を行うフィールド判定回路と、親画面のフィールド順位に対して割り当てた２つのフィールドメモリと、第２の映像信号を前記２つのフィールドメモリのうちいずれに書き込むかを決定する書き込み制御回路と、前記第２の映像信号の１フレームの走査線本数を計測するライン数計数回路と、前記第２の映像信号を複数の走査線にわたって加重平均する複数の加重平均回路と、前記ライン数計数回路の出力に応じて前記複数の加重平均回路の出力の１つを選択する切換スイッチと、前記第２の映像信号をノンインターレース信号に変換する間引き回路を有し、前記第１の映像信号による親画面の所定位置に前記第２の映像信号による子画面を表示する２画面テレビにおいて、
前記間引き回路でノンインターレース化された信号をフィールドごとに交互に偶奇順位を割り当ててインターレース化するフィールド順位割当回路と、
前記書き込み制御回路により同じフィールドメモリに続いて２度以上書き込むときは前記変換されたノンインターレース信号に対して割り当てた偶奇順位を反転するフィールド順位割当制御回路を備えたことを特徴とする。
【０１０５】
また、本発明は、上記構成において、ラインメモリと、このラインメモリの入力と出力とを１／２にして加算する加算器とからなるローパスフィルタを、フィールド順位割当回路に設けたものである。
【０１０６】
【作用】
本発明の上記構成においては、親画面のフィールド判定をして、予め２つのフィールドメモリに割り当てられたフィールド順位のメモリから信号を読み出す一方、子画面信号をフィールド判定なしにノンインターレース変換し、ノンインターレース化された信号にフィールドごとに交互に偶数奇数のフィールド順位を割り当ててインターレース化し、該当するフィールド順位のフィールドメモリに書き込む。また、フィールドメモリへの読み書きアクセスを監視し、読んでいるフィールドメモリには書き込まないようにして、書き込みの必要性が生じたらもう１つのフィールドメモリに書き込むようにする。このとき、ノンインターレース信号に対して割り当てた偶数奇数フィールド順位も反転するので、フィールドメモリ上には常に決められたフィールド順位のインターレース信号のみが書き込まれる。
【０１０７】
また、フィールド順位割当回路にラインメモリと加算器からなるローパスフィルタを設けた場合には、ノンインターレース信号をインターレース信号に変換するときに折り返し歪みの発生を防止する。
【０１０８】
【実施例】
以下、本発明に係る２画面テレビの実施例を図面に基づいて詳細に説明する。
【０１０９】
図１は実施例の２画面テレビの構成を示すブロック図である。
【０１１０】
図１において、入力端子１０１には親画面用の映像信号ＳＶm 、例えばテレビチューナからのＮＴＳＣ方式の映像信号が供給される。この映像信号ＳＶm は切換スイッチ１０２のｍ側の固定端子に供給される。
【０１１１】
また、入力端子１０３には子画面用の映像信号ＳＶs 、例えばＶＴＲからの再生映像信号が供給される。この映像信号ＳＶs はＡ／Ｄ変換器１０４でディジタル信号に変換されたのち、間引き回路１０５に供給される。この間引き回路１０５の動作は間引き制御回路１０６によって制御される。
【０１１２】
上述した間引き回路１０５では、親画面に対する子画面の表示面積比に応じて垂直方向および水平方向のサンプルレートの低減が行われる。この場合、垂直方向に関しては走査線が間引かれ、水平方向に関してはサンプリングされた画素信号が間引かれる。なお、サンプルレートを低減する際には、予め低減したレートに応じたローパスフィルタが挿入され、ナイキスト周波数以上の信号成分が存在しないようにされる。
【０１１３】
このような動作により、従来の技術について述べた説明から明らかなように、上記間引き回路１０５の出力信号はノンインターレース信号になっている。この間引き回路１０５の具体的な構成および動作に関しては、従来技術の説明で行ったものと同様であり、ここでは詳細な説明は省略する。なお、発明の構成にいう「加重平均回路」は、図１８におけるラインメモリ５４ｖ，５５ｖおよび加算器５６ｖ，５８ｖ，５９ｖからなる部分を指す。
【０１１４】
そこで、ノンインターレース化された信号をフィールド順位割当回路１１９に入力し、フィールドごとに交互に偶奇順位を割り当ててインターレース化する。
【０１１５】
このとき、フィールド順位割当回路１１９に入力する信号はノンインターレース信号であるから、フィールド順位の概念はない。したがって、いずれのフィールドに偶数順位を割り当てるか、また、奇数順位を割り当てるかは自由である。この割り当てはフィールド順位割当制御回路１２０によって制御される。
【０１１６】
このようにフィールド順位を割り当てられた信号は、例えばＲＡＭで構成されるフレームメモリ１０７に書き込み信号として供給される。このフレームメモリ１０７には予め偶数フィールドと奇数フィールドが割り当てられており、信号に割り当てられたフィールド順位に対応して、このフレームメモリ１０７に書き込まれる。
【０１１７】
この書き込み動作は書き込み制御回路１０８によって制御されるが、追い越しなどの問題が生じない限り、信号に対して割り当てられたフィールド順位と同じ順位を有するメモリ領域に交互に順次書き込まれていく。
【０１１８】
また、入力端子１０３に供給される映像信号ＳＶs は同期分離回路１０９に供給され、この同期分離回路１０９で分離される垂直同期信号ＷＶＤおよび水平同期信号ＷＨＤは間引き制御回路１０６、書き込み制御回路１０８に供給される。
【０１１９】
垂直同期信号ＷＶＤはフィールド順位割当制御回路１２０に供給される。
【０１２０】
また、１１０は例えばＰＬＬ回路をもって構成される書き込みクロック発生回路であり、この書き込みクロック発生回路１１０より出力される書き込みクロックＷＣＫはＡ／Ｄ変換器１０４、間引き回路１０５および間引き制御回路１０６に供給される。この書き込みクロックＷＣＫの周波数は、映像信号ＳＶs のカラーバースト信号の周波数ｆscもしくは水平同期信号ＷＨＤの周波数ｆwhの整数倍とされる。例えば、３ｆsc、４ｆsc、９１０ｆwhとされる。
【０１２１】
また、入力端子１０１に供給される映像信号ＳＶm は同期分離回路１１４に供給され、垂直同期信号ＲＶＤおよび水平同期信号ＲＨＤが分離される。また、これらの信号に基づいて入力端子１０１に供給される映像信号ＳＶm のフィールド順位を判定するフィールド判定回路１１５を有している。
【０１２２】
また、１１３は例えばＰＬＬ回路をもって構成される読み出しクロック発生回路であり、この読み出しクロック発生回路１１３より出力される読み出しクロックＲＣＫはフレームメモリ１０７、Ｄ／Ａ変換器１１７および読み出し制御回路１１６などに供給される。この読み出しクロックＲＣＫの周波数は、映像信号ＳＶm のカラーバースト信号の周波数ｆscもしくは水平同期信号ＲＨＤの周波数ｆrhの整数倍とされる。例えば、３ｆsc、４ｆsc、９１０ｆrhなどとされる。
【０１２３】
以上の動作は、従来技術の説明で行ったのと同様であり、これ以上の詳細な説明は省略する。
【０１２４】
垂直同期信号ＲＶＤ、水平同期信号ＲＨＤおよびフィールド判定回路１１５からのフィールド判定信号ＦＤは読み出し制御回路１１６に供給される。読み出し制御回路１１６では、読み出しアドレスを発生して、フレームメモリ１０７内で予めフィールド判定信号ＦＤに応じて予め決められたメモリから信号を読み出す。ここで、フィールド判定信号ＦＤに基づいて、いま信号を読み出しているメモリが偶奇２枚のうち何れであるかを把握し、これをフィールド順位割当制御回路１２０から出力される偶数奇数フィールド順位割当信号と比較する。この比較は、フレームメモリ１０７に書き込む信号の垂直同期信号ＷＶＤのタイミングつまり信号のフィールドの切れ目で行う。
【０１２５】
そして、同一フィールドに読み書きアクセスを行おうとする場合には、フィールド順位割当制御回路１２０から出力される偶数奇数フィールド順位割当信号を反転する。これにより、追い越しが生じた場合には、フィールド順位割当回路１１９では２フィールド続いて同じフィールド属性の信号をフレームメモリ１０７の同一フィールドメモリに対して出力することになり、同じフィールドメモリに続いて２度以上書き込まれることになる。つまり、フィールド順位割当制御回路１２０に対し、変換されたノンインターレース信号に対して割り当てた偶奇順位を反転するようにして、追い越しの問題を回避する。
【０１２６】
以下、本発明の特徴である、フィールド順位割当回路１１９の構成および動作と、フィールド順位割当制御回路１２０の構成および動作と、このような構成、動作によりいかにしてメモリ容量を減ずることができるかについて図面を参照しながら詳細に説明する。
【０１２７】
図２は走査線構造を示す説明図である。同図は従来技術の説明図である図９と対応させると分かりやすい。図２（ａ）は子画面用の映像信号ＳＶs であり、一般にはｆ1 ，ｆ2 のようにインターレースしている。これを従来技術と同様に図２（ｂ）に示すようにノンインターレース変換する。さらに、本発明では、図２（ｃ）に示すようにインターレース信号に変換する。このインターレース変換はフィールド順位割当回路１１９で行う。また、インターレース変換では、ノンインターレース信号の何れのフィールドをインターレース信号のどちらのフィールドに割り当てても構わないから、図２（ｄ）のように出力することもできる。このように、２種類のインターレース変換のうち何れの変換を行うかを決定するのがフィールド順位割当制御回路１２０である。
【０１２８】
図２（ｃ），（ｄ）はインターレース信号であり、ノンインターレース信号である図２（ｂ）をメモリに書き込んでいた従来の技術と比較して、１フレーム当たりの走査線数が１／２になっている。したがって、これらを書き込むメモリの容量も１／２でよい。
【０１２９】
図３はフィールド順位割当回路１１９の構成を示すブロック図である。この構成では、図１８のラインアドレス制御回路６５から出力されるインクリメント信号ＩＮＣを遅延・反転するように動作する。このために、Ｄフリップフロップ３１，３２を備えている。また、遅延・反転した２つの信号を択一的に選択する選択スイッチ３３を備えている。選択スイッチ３３は、後述するフィールド順位割当制御回路１２０からの出力に従って遅延・反転したインクリメント信号ＩＮＣの一方を選択して出力する。これにより、従来の間引き回路や間引き制御回路は一切変更せずとも、所望の機能が達成できる。つまり、図２（ｂ）に示すノンインターレース信号をインターレース信号に変換するためには、１走査線ごとに間引いてメモリに書き込めばよい。そのためには、メモリの書き込みアドレスを１走査線おきにインクリメントするとともに、書き込みイネーブル信号ＷＥも１走査線おきに発生させるようにする。
【０１３０】
図５に上記の動作を説明するタイミングチャートを示す。図中、インクリメント信号ＩＮＣ（ａ）までは図２０に説明した従来例と同様である。また、図中、インクリメント信号１−ＩＮＣ（ｂ）はインクリメント信号ＩＮＣ（ａ）を水平同期信号ＷＨＤの１周期分遅延した信号を表し、インクリメント信号２−ＩＮＣ（ｃ）はインクリメント信号ＩＮＣ（ａ）を水平同期信号ＷＨＤの２周期分遅延した信号を表す。そして、（ｃ）の反転信号（（ａ）と（ｂ）の論理積）では切換スイッチ５７ｖ（図１８参照）の接点ａに接続された信号のみが順次出力され、また、（ｂ）の反転信号（（ａ）と（ｃ）の論理積）では切換スイッチ５７ｖの接点ｂに接続された信号のみが順次出力される。（ｃ）の反転信号は選択スイッチ３３のＳ１端子に入力され、（ｂ）の反転信号は選択スイッチ３３のＳ２端子に入力される。何れを選択してインクリメント信号ＩＮＣとして出力するかは後述するようにフィールド順位割当制御回路１２０からの切り換え信号によって規定される。
【０１３１】
図１９で説明した従来の書き込み制御回路では、メモリの書き込みアドレスのインクリメント信号ＩＮＣと書き込みイネーブル信号ＷＥは共通であるから、これらのもととなる。ラインアドレス制御回路６５から出力されるインクリメント信号ＩＮＣを遅延・反転すれば所望の機能が得られることになり、図２（ｃ）のようなインターレース信号か、図２（ｄ）のようなインターレース信号かがメモリ上に形成される。
【０１３２】
図４はフィールド順位割当制御回路１２０の構成を示す図である。フィールド順位割当制御回路１２０では、フィールド順位割当回路１１９でどのようにインクリメント信号ＩＮＣを分周するか、つまり、図２（ｃ）のようなインターレース信号をメモリ上に形成するか、それとも図２（ｄ）のようなインターレース信号をメモリ上に形成するかを決定する。
【０１３３】
ここで、このように図２（ｃ）のようなインターレース信号と図２（ｄ）のようなインターレース信号のうち何れをメモリ上に形成するか、つまり、図２（ｂ）のｆ1 を偶数フィールドに、また、ｆ2 を奇数フィールドに割り当てて所定のメモリに書き込むか、あるいはｆ1 を奇数フィールドに、また、ｆ2 を偶数フィールドに割り当てて所定のメモリに書き込むかは、書き込みアドレスのＭＳＢ（最上位ビット）によって決定する。これは、書き込みアドレスのＭＳＢは追い越し処理をなされたのちの信号であり、これによって実際に書き込むメモリが決められているためである。
【０１３４】
つまり、例えば、書き込みアドレスのＭＳＢが“Ｈ”のときは偶数フィールドメモリに書き込まれ、“Ｌ”のときは奇数フィールドメモリに書き込まれるとすると、ＭＳＢが“Ｈ”のときは信号が図２（ｂ）のｆ1 ，ｆ2 いずれであろうとも偶数フィールドの信号になるようにし、また、ＭＳＢが“Ｌ”のときは信号が図２（ｂ）のｆ1 ，ｆ2 のいずれであろうとも奇数フィールドの信号になるようにする。これは、先に述べたインクリメント信号ＩＮＣの分周の出力を“Ｈ”から始めるか、“Ｌ”から始めるかを規定することにより実現できる。
【０１３５】
このため、図４に示すようにフィールド順位割当制御回路１２０はＤフリップフロップで構成される。Ｄフリップフロップ４１に書き込みアドレスのＭＳＢが入力される。このＤフリップフロップ４１は垂直同期信号ＷＶＤをクロックとして動作する。そして、後述するが、フレームパルスＷＦＰのあるフィールドではＤフリップフロップ４１から書き込みアドレスとして“Ｌ”が出力され、フレームパルスＷＦＰのないフィールドでは“Ｈ”が出力される（図５参照）。
【０１３６】
この“Ｌ”または“Ｈ”をフィールド順位割当回路１１９に導いて選択スイッチ３３を動作させて、図５に示す（ｃ）の反転信号か（ｂ）の反転信号のいずれかを出力させ、これを書き込み制御回路１０８に対してインクリメント信号ＩＮＣ（書き込みイネーブル信号ＷＥと同じ）として出力する。そうすると、メモリ上には図２（ｃ）または図２（ｄ）の信号が書き込まれる。すなわち、書き込みアドレスのＭＳＢが“Ｌ”であるときは、フレームメモリ１０７において奇数フィールドが選択され、図５に示す（ｂ）の反転信号のタイミングで切換スイッチ５７ｖのｂ端子を通った信号が書き込まれ、一方、書き込みアドレスのＭＳＢが“Ｈ”であるときは、フレームメモリ１０７において偶数フィールドが選択され、図５に示す（ｃ）の反転信号のタイミングで切換スイッチ５７ｖのａ端子を通った信号が書き込まれる。
【０１３７】
なお、図１９で説明した従来技術による書き込み制御回路はそのまま用いるが、ラインアドレス発生カウンタ８２のリセット信号である垂直同期信号ＷＶＤはフレームパルスＷＦＰに変更する。そして、フレームパルスＷＦＰごとにラインアドレス発生カウンタ８２にリセットがかかるようにする。このようにすれば、書き込みアドレスもフレームパルスＷＦＰで“Ｌ”にリセットされ、次の垂直同期信号ＷＶＤで“Ｈ”にセットされるようになる。つまり、上記の定義に従えば、フレームパルスＷＦＰのあるフィールドを奇数フィールドと決め、一方、フレームパルスＷＦＰのないフィールドを偶数フィールドに決めたことになる。
【０１３８】
なお、フィールド順位割当回路１１９では、図３で説明した構成に追加して、図６に示すローパスフィルタを映像信号の伝送路中に挿入してもよい。このローパスフィルタは、ラインメモリ４２と加算器４３から構成され、ラインメモリ４２の入力と出力とを１／２にしてから加算器４３で加算する。これにより、インターレース信号に信号を変換する際の折り返し歪みの発生を防止できる。
【０１３９】
インターレース信号の形でフレームメモリ１０７に書き込まれた子画面の信号は、フィールド判定回路１１５からのフィールド判定信号ＦＤに基づいた読み出し制御回路１１６の制御により親画面の映像信号に同期した状態で読み出され、Ｄ／Ａ変換器１１７でアナログの映像信号に変換されたのち、切換スイッチ１０２を介してモニター受像機１１８に供給される。切換スイッチ１０２も読み出し制御回路１１６によって制御される。これにより、親画面の所定の位置に子画面がラインフリッカ、二重像妨害、境界問題などの不具合がない状態で表示されることになる。
【０１４０】
以上のように本発明の上記実施例によれば、フリップフロップ３個と選択スイッチ１個を追加するのみで、特開平３−１８１８３号公報（第２の従来例）と比較してメモリの容量を半分にできる利点がある。また、本実施例では、特開平３−１８１８３号公報（第２の従来例）と比較して、メモリ読み出し時にノンインターレース信号をインターレース信号に変換する必要がないから、そのような変換部を省略できる。このことは、フリップフロップの追加を補ってなお余りある構造の簡単化になる。この利点は、特開昭６２−２１３８１号公報（第３の従来例）にも記載があるので明らかであるが、本発明実施例に固有の特徴としてあげられることは、特開平３−１８１８３号公報（第２の従来例）によってのみ達成し得た、子画面のフィールド判定技術を使用しないのでどのような信号が入力されようともフィールド判定の誤判定に起因するような問題は生じないという特徴を有する２画面テレビにおいて、特開平３−１８１８３号公報（第２の従来例）によれば特公昭５９−３７９１３号公報（第１の従来例）と比較して同一容量のメモリが必要であったが、本発明実施例によればメモリ容量を半分にできるということである。なお、特開昭６２−２１３８１号公報（第３の従来例）の技術でもメモリ容量は特公昭５９−３７９１３号公報（第１の従来例）と比較して半分にする可能性もないとはいえないが、その技術的手法が開示されておらず、また、特公昭５９−３７９１３号公報（第１の従来例）の技術を使用する限り、子画面のフィールド判定が必要で特開平３−１８１８３号公報（第２の従来例）で改善したフィールド判定の誤判定に起因する問題さえ解決できなくなる問題がある。この点で、本発明実施例による効果であるところのメモリ容量の減少は本発明に固有の特徴であるといえる。
【０１４１】
【発明の効果】
本発明によれば、子画面のフィールド判定技術を使用しないのでどのような信号が入力されようともフィールド判定の誤判定に起因するラインフリッカや二重像妨害や境界問題などの問題は生じないですむ２画面テレビにおいて、子画面用の映像信号の間引き処理に必要なメモリの容量を従来例に比べて半分にすることができ、コストダウンを図れる。
【０１４２】
具体的には、必要なメモリの容量を５２５×（１／２）×（１／３）＝８７．５ライン分のメモリが２枚となるようにしてコストダウンをはかる。
【０１４３】
また、フィールド順位割当回路にラインメモリと加算器からなるローパスフィルタを設けた場合には、ノンインターレース信号をインターレース信号に変換する際の折り返し歪みの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る２画面テレビの基本的構成を示すブロック図である。
【図２】実施例におけるインターレース信号とノンインターレース信号の走査線構造の説明図である。
【図３】実施例におけるフィールド順位割当回路の構成を示すブロック図である。
【図４】実施例におけるフィールド順位割当制御回路の構成を示すブロック図である。
【図５】実施例においてメモリへの書き込み動作を示すタイミングチャートである。
【図６】実施例のフィールド順位割当回路に追加するローパスフィルタの構成図である。
【図７】従来例に係る２画面テレビの構成を示すブロック図である。
【図８】従来例の場合のインターレース信号とノンインターレース信号の走査線構造の説明図である。
【図９】従来例の場合のインターレース信号とノンインターレース信号の走査線構造の説明図である。
【図１０】インターレース信号からノンインターレース信号へ変換する動作の説明図である。
【図１１】インターレース信号からノンインターレース信号へ変換する動作の説明図である。
【図１２】従来例の場合のインターレース信号とノンインターレース信号の走査線構造の説明図である。
【図１３】インターレース信号からノンインターレース信号へ変換する動作の説明図である。
【図１４】インターレース信号からノンインターレース信号へ変換する動作の説明図である。
【図１５】従来例の場合のインターレース信号とノンインターレース信号の走査線構造の説明図である。
【図１６】インターレース信号からノンインターレース信号へ変換する動作の説明図である。
【図１７】インターレース信号からノンインターレース信号へ変換する動作の説明図である。
【図１８】間引き回路と間引き制御回路の具体構成例を示すブロック図である。
【図１９】書き込み制御回路の具体構成例を示す回路図である。
【図２０】メモリへの書き込み動作を示すタイミングチャートである。
【符号の説明】
ＳＶm ……親画面用の映像信号
ＳＶs ……子画面用の映像信号
５４ｖ……ラインメモリ
５５ｖ……ラインメモリ
５６ｖ……加算器
５７ｖ……切換スイッチ
５８ｖ……加算器
５９ｖ……加算器
６１……フレーム順位回路
６２……ライン数計数回路
６３……ステータス判定回路
６４……ラインタイミング表示回路
６５……ラインアドレス制御回路
１０２……切換スイッチ
１０５……間引き回路
１０６……間引き制御回路
１０７……フレームメモリ
１０８……書き込み制御回路
１１５……フィールド判定回路
１１６……読み出し制御回路
１１９……フィールド順位割当回路
１２０……フィールド順位割当制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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