(57)【特許請求の範囲】
【請求項１】
複数の画素が主走査方向に配列された第１の画素列と、前記第１の画素列と平行で前記第１の画素列に対して画素の位置を主走査方向にずらして複数の画素を配列した第２の画素列と、前記第１の画素列から信号を選択的に読み出すための第１の読み出し手段と、前記第２の画素列から信号を選択的に読み出すための第２の読み出し手段と、前記第１の読み出し手段から読み出される信号を出力するための第１の出力部と、前記第２の読み出し手段から読み出される信号を出力するための第２の出力部とを、前記第１の読み出し手段と前記第１の出力部とを前記第１の画素列に対して前記第２の画素列とは反対側の位置で、前記第２の読み出し手段と前記第２の出力部とを前記第２の画素列に対して前記第１の画素列とは反対側の位置で、前記第１と第２の画素列の両端の画素とセンサチップ端部との間に回路を設けないように同一半導体チップ上に形成したセンサチップを有し、
前記センサチップを主走査方向に複数並べて配置し、前記複数並べたセンサチップの各々の前記第１の画素列が第１の直線上に並び、前記複数並べたセンサチップの各々の前記第２の画素列が第１の直線と平行な第２の直線上に並ぶように前記センサチップを主走査方向に複数並べて配置したことを特徴とする画像処理装置。
【請求項２】
それぞれの前記センサチップに含まれている前記第１の出力部からの信号が読み出される第１の出力線と、
それぞれの前記センサチップに含まれている前記第２の出力部からの信号が読み出される第２の出力線と、
前記第１の出力線と、前記第２の出力線に順次信号を読み出すように前記複数のセンサチップを駆動する駆動手段と、
前記第１の出力線及び第２の出力線からの信号を合成する合成手段とを有し、
前記合成手段は、前記複数並べたセンサチップに対して共通に設けられ、前記複数並べたセンサチップから順次に信号が入力されることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
アナログディジタル変換回路が前記合成手段の後段に設けれ、前記第１の画素列及び前記第２の画素列からの信号は、前記合成手段によって合成された後に、前記アナログディジタル変換回路にてディジタル信号に変換されることを特徴とする請求項２に記載の画像処理装置。
【請求項４】
アナログディジタル変換回路が前記合成手段の前段に設けれ、前記第１の画素列及び前記第２の画素列からの信号は、前記アナログディジタル変換回路によってディジタル信号に変換された後に、前記合成手段にて合成されることを特徴とする請求項２に記載の画像処理装置。
【請求項５】
前記第１の画素列からの信号のリファレンスレベルを調整する第１の基準レベル調整手段と、前記第２の画素列からの信号のリファレンスレベルを調整する第２の基準レベル調整手段とを有し、前記第１及び第２の基準レベル調整手段は、前記合成手段の前段に設けられていることを特徴とする請求項２に記載の画像処理装置。
【請求項６】
前記第２の画素列が前記第１の画素列に対して、主走査方向に１／２画素ピッチずらして配置していることを特徴とする請求項１に記載の画像処理装置。
【請求項７】
前記複数並べたセンサチップの各センサチップにおいて、前記第１の画素列の総画素数と前記第２の画素列の総画素数が等しく構成されていることを特徴とする請求項１に記載の画像処理装置。
【請求項８】
前記第１の画素列の中心と前記第２の画素列の中心の副走査方向の距離が、前記第１と第２の画素列の画素の主走査方向のピッチの整数倍になるように配置していることを特徴とする請求項１に記載の画像処理装置。
【請求項９】
原稿を照射する光源と、前記原稿を照射した光の反射光を前記複数のセンサチップに導くレンズアレイと、を有することを特徴とする請求項１または２に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばスキャナ等の画像処理装置に関する。
【０００２】
【従来の技術】
従来の密着型イメージセンサ（以下ＣＩＳとする）を用いた画像処理装置においてはＣＩＳのセンサチップ内の画素の配列構成は主走査方向一列に画素が配列しており、画素からの信号は、一つの出力部からセンサチップ外部に出力され、Ａ／Ｄ変換，シェーディング補正等の画像処理を行っていた。
【０００３】
【発明が解決しようとする課題】
縮小光学系ＣＣＤを用いた画像処理装置のみならず、ＣＩＳを用いた画像処理装置においても高解像度化は進んでいるが、ＣＩＳは等倍光学系であるため高解像度にするには画素の受光部を縮小することが必至であるが、ＣＩＳとして感度を維持することは困難である。
【０００４】
本発明の目的は上述のような点に鑑みて、感度低下をなくし、高解像な画像取得が可能な画像処理装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、複数の画素が主走査方向に配列された第１の画素列と、前記第１の画素列と平行で前記第１の画素列に対して画素の位置を主走査方向にずらして複数の画素を配列した第２の画素列と、前記第１の画素列から信号を選択的に読み出すための第１の読み出し手段と、前記第２の画素列から信号を選択的に読み出すための第２の読み出し手段と、前記第１の読み出し手段から読み出される信号を出力するための第１の出力部と、前記第２の読み出し手段から読み出される信号を出力するための第２の出力部とを、前記第１の読み出し手段と前記第１の出力部とを前記第１の画素列に対して前記第２の画素列とは反対側の位置で、前記第２の読み出し手段と前記第２の出力部とを前記第２の画素列に対して前記第１の画素列とは反対側の位置で、前記第１と第２の画素列の両端の画素とセンサチップ端部との間に回路を設けないように同一半導体チップ上に形成したセンサチップを有し、前記センサチップを主走査方向に複数並べて配置し、前記複数並べたセンサチップの各々の前記第１の画素列が第１の直線上に並び、前記複数並べたセンサチップの各々の前記第２の画素列が第１の直線と平行な第２の直線上に並ぶように前記センサチップを主走査方向に複数並べて配置したことを特徴とする画像処理装置を提供する。
【０００６】
また、それぞれの前記センサチップに含まれている前記第１の出力部からの信号が読み出される第１の出力線と、それぞれの前記センサチップに含まれている前記第２の出力部からの信号が読み出される第２の出力線と、前記第１の出力線と、前記第２の出力線に順次信号を読み出すように前記複数のセンサチップを駆動する駆動手段と、前記第１の出力線及び第２の出力線からの信号を合成する合成手段とを有し、前記合成手段は、前記複数並べたセンサチップに対して共通に設けられ、前記複数並べたセンサチップから順次に信号が入力されることを特徴とする上記に記載の画像処理装置を提供する。
【００１０】
【発明の実施の形態】
以下に、図面を参照して本発明の一実施形態の画像処理装置を詳細に説明する。
【００１１】
図１は本発明の一実施形態の画像処理装置１０８であり、以下に図１を用いて画像処理装置の構成について説明する。
【００１２】
１０１は密着型のイメージセンサ（ＣＩＳ）であり、ＬＥＤ光源（図示せず）からの光を導光体１０４により原稿台ガラス１０５上の読取原稿１０６に照射し、その反射光をレンズアレイ１０３を介してマルチチップセンサ１０２で受光する。ＣＩＳを搭載したキャリッジを副走査方向に移動させながらＣＩＳからの出力信号を信号処理回路１０７にて処理してインターフェースを通じて、パーソナルコンピュータなどの本実施の形態に係る画像処理装置のホスト装置となる外部装置との間でコントロール信号の受容や画像信号の送出を行う。
【００１３】
図２は、本実施の形態の画像処理装置における密着型イメージセンサ（ＣＩＳ）の撮像部である複数のセンサチップを同一基板上で接続したマルチチップセンサ１０２を示す概略図であり、図３は、図２のマルチチップセンサの動作タイミング図である。以下に図２，図３を用いて、マルチチップセンサの構成及び動作について説明する。
【００１４】
図２において、２００は、原稿等の被写体像を撮像する撮像領域であり、２０１は複数の画素が主走査方向に配列された第一の画素列であり、２０２は複数の画素が主走査方向に配列された第二の画素列である。各画素の大きさは一辺が２２μｍの正方形であり、主走査方向に１２００ｄｐｉの読取解像度を持っており、第二の画素列は第一の画素列に対して主走査方向に画素の配列ピッチの半分即ち１１μｍずらして配置されている。従って、本実施の形態における画像処理装置は第一の画素列からの出力信号と第二の画素列からの出力信号を合成することで主走査方向の読取解像度を２４００ｄｐｉにすることができる。また副走査方向に関しては第一の画素列と第二の画素列の副走査方向のライン間距離は各画素の主走査方向の中心間距離と等しくなる様に構成されている。
【００１５】
各センサチップの第一の画素列２０１及び第二の画素列２０２内の受光部で蓄積された電荷は図２における主走査ライン同期信号３０１に従ってそれぞれ第一の蓄積部２０３及び第二の蓄積部２０４に転送され、各受光部では次のラインの蓄積が行われる。次に、読み出し信号３０２に従って、第一センサチップ上の第一の蓄積部２０３及び第二の蓄積部２０４で蓄積されている電荷はそれぞれ、第一のシフトレジスタ部（第１の読み出し手段）２０５及び第二のシフトレジスタ部（第２の読み出し手段）２０６に転送される。信号電荷が蓄積部からレジスタ部に転送されている間シフトレジスタは第一のクロック信号３０３及び第二のクロック信号３０４に従って停止している。
【００１６】
その後第１のシフトレジスタ部に転送された電荷はクロック信号３０３に従って第一の出力部２０７から第１の出力線２０９に、画素信号３１０（Ｓ１１，Ｓ１３，…）として出力される。また、第２のシフトレジスタ部に転送された電荷はクロック信号３０４に従って第２の出力部２０８から第２の出力線２１０に画素信号３１１（Ｓ１２，Ｓ１４，…）として出力される。
【００１７】
第一センサチップは動作判別信号３０５がＨｉｇｈの間動作しているが動作判別信号３０５がＬｏｗになると第一センサチップからの出力が終了する。そして、第二センサチップの動作判別信号３０９がＨｉｇｈになり、第二センサチップの蓄積部からレジスタ部への読み出し信号３０６及びクロック信号３０７，３０８に従って第二センサチップから画素信号３１０（Ｓ２１，Ｓ２３，…）及び３１１  （Ｓ２２，Ｓ２４，…）が出力される。
【００１８】
以降同様な手順で第三センサチップ，第四センサチップと順番に蓄積部の電荷がシフトレジスタ部に転送され逐次出力される。
【００１９】
図２のマルチチップセンサ１０２の第一の出力線２０９及び第二の出力線２１０からの画素信号は図４で示すように、マルチチップセンサ１０２外部でマルチプレクサ４０４にて合成される。以下に図４のブロック図及び図５の動作タイミング図を用いて本実施形態の画像処理装置における、第１の画素列からの画素信号と第２の画素列からの画素信号の合成について説明する。
【００２０】
マルチチップセンサ１０２の第一の画素列からの画素信号５０１は相関２重サンプリング（ＣＤＳ）回路（基準レベル調整手段）４０２において、各画素のリファレンスレベルと信号レベルの差分をクランプ信号５０２及びサンプリング信号５０３によりリファレンス電位（ＶＣＬＰ）を基準にして出力信号５０７として出力される。
【００２１】
同様にして第二の画素列からの画素信号５０２はＣＤＳ回路４０３において、各画素のリファレンスレベルと信号レベルの差分をクランプ信号５０２及びサンプリング信号５０３によりリファレンス電位（ＶＣＬＰ）を基準にして出力信号５０８として出力される。
【００２２】
それぞれの出力信号５０７，５０８はマルチプレクサ（合成手段）４０４に入力され、マルチプレクサ入力パルス５０９がＨｉｇｈのときには第一の画素列の出力信号５０７を選択し、マルチプレクサ入力パルス５０９がＬｏｗのときには第二の画素列の出力信号５０８を選択する。従って、マルチプレクサ回路４０４の出力信号５１０は、第一の画素列の出力信号５０７と第二の画素列の出力信号５０８が交互出力（合成）された１ラインのアナログ信号として出力される。
【００２３】
本実施の形態では、センサチップを複数接続したマルチチップセンサであるため、それぞれのセンサチップ内に、第１の画素列からの信号と第２の画素列からの信号の合成を行うための回路を設けると、その回路部分が不感領域となりセンサチップとセンサチップの間を連続性のある画像とすることができない。そのため図４のようにセンサチップ外部にマルチプレクサを設けることによって、センサチップとセンサチップの間に合成を行うための回路を設けないですみ、連続性のある画像が得られる。また、マルチプレクサをセンサチップ毎に設けず、複数のセンサチップで共通に用い、第１センサチップから順次信号を入力するようにしたことにより、装置の小型を図ることが出来る。さらに、ＣＤＳ回路をマルチプレクサの前に設けることによって、正確にリファレンスレベルと信号レベルをサンプリングできる。
【００２４】
ＣＩＳ１０１内のマルチプレクサ４０４からの出力信号は図６のような信号処理回路１０７によって処理される。以下に図６を用いて信号処理回路の動作を説明する。
【００２５】
ＡＦＥ回路６０２は、ＣＩＳ１０１より出力された信号にアンプ増幅，ＤＣオフセット補正，Ａ／Ｄ変換等の処理を行い、最終的に例えば１２ビットのディジタル画像データを出力するようなアナログ・プリプロセッサである。
【００２６】
シェーディングＲＡＭ６０３は、ＣＩＳ６０１によって標準白色板を読み取って作成された基準レベルのデータがシェーディング補正データとして記憶されている。シェーディング補正回路６０４は前記シェーディングＲＡＭ６０３のデータに基づいて読取原稿を読み取って生成した画像データのシェーディング補正を行う。
【００２７】
ガンマ変換回路６０５は、読み取られた画像データをガンマ変換するためのものであり、ホストコンピュータによってあらかじめ設定されたガンマカーブに従って行う。
【００２８】
バッファＲＡＭ６０６は、実際の読み取り動作とホストコンピュータとの通信におけるタイミングを合わせるために、画像データを１次的に記憶させるためのＲＡＭである。
【００２９】
パッキング／バッファＲＡＭ制御回路６０７は、ホストコンピュータよりあらかじめ設定された画像出力モード（２値、４ビット多値、８ビット多値、２４ビット多値）に従ったパッキング処理を行った後にそのデータをバッファＲＡＭ６０６に書き込む処理と、インターフェース回路６０８にバッファＲＡＭ６０６から画像データを読み込んで出力させる。
【００３０】
インターフェース回路６０８は、パーソナルコンピュータなどの本実施の形態に係る画像処理装置のホスト装置となる外部装置６０９との間でコントロール信号の受容や画像信号の送出を行う。
【００３１】
６１１は駆動信号発生回路（駆動手段）であり、ＣＰＵ６１０からの命令によりＣＩＳ１０１内のマルチチップセンサに図３のようなクロックパルスを、ＣＤＳ回路４０２，４０３及びマルチプレクサに図５のようなクロックパルスを供給する。
【００３２】
以上説明した実施の形態では、アナログ信号の状態（Ａ／Ｄ変換回路の前段）で第１画素列からの信号と第２画素列からの信号の合成を行っているが、図７に示すようにディジタル信号に変換した後（Ａ／Ｄ変換回路の後段）に、合成を行うようにしてもよい。
【００３３】
つまり、図７に示すようにＣＩＳ１０１’の第１画素列及び第２画素列からの信号はそれぞれ、ＡＦＥ回路６０２’に含まれるＡ／Ｄ変換回路によってディジタル信号に変換された後、一旦ＲＯＭ（メモリ）６２０、６２１に蓄積され、その後マルチプレクサ４０４’によって合成される。ここで、ＣＤＳ回路４０２の機能は、ＡＦＥ回路６０２’に含まれている。そして、その後の処理は、上記で説明した図６と同じである。
【００３４】
また、上記で説明した画像処理装置１０８、１０８’は、シェ―ディング補正回路等を含んでいるが、シェ―ディング回路よりも後段の処理及びＣＰＵ６１０の処理を外部装置で行うようにし、画像処理装置における信号処理を簡略した構成のもであってもよい。
【００３５】
また、上記の実施の形態では画素列の副走査方向のライン間隔を１ライン間隔としたが副走査方向の受光部の長さを大きくし画素を長方形で形成し、副走査方向のライン間隔を２倍以上の整数倍とすることで感度を上げることも可能である。
【００３６】
また、主走査方向の画素サイズを小さくして画素間の非受光部を大きくすることでセンサチップ端面からの距離を増すことができ、また解像力（ＭＴＦ）を高めることも可能である。
【００３７】
さらに、上記の実施の形態では、ＣＣＤ構成のセンサチップを説明したが、ＭＯＳ型等の他のセンサチップであってもよい。
【００３８】
【発明の効果】
本発明によれば、画素の受光部面積を小さくすることなく、また、複数のセンサチップを用いても不感領域を作ることなく解像度を上げることができる。
【図面の簡単な説明】
【図１】画像処理装置の全体を示す図である。
【図２】マルチチップセンサを示す図である。
【図３】マルチチップセンサの動作タイミング図である。
【図４】密着型イメ−ジセンサ（ＣＩＳ）の一部分を示す図である。
【図５】相関２重サンプリング（ＣＤＳ）回路及びマルチプレクサの動作タイミングを示す図である。
【図６】信号処理回路の詳細図である。
【図７】信号処理回路の詳細図である。
【符号の説明】
１０１  密着型イメージセンサ（ＣＩＳ）
１０２  マルチチップセンサ
１０３  セルフォックレンズアレイ
１０４  導光体
１０５  原稿台ガラス
１０６  読取原稿
１０７  信号処理回路
２００  撮像領域
２０１  第一の画素列
２０２  第二の画素列
２０３  第一の蓄積部
２０４  第二の蓄積部
２０５  第一のシフトレジスタ部
２０６  第二のシフトレジスタ部
２０７  第一の出力部
２０８  第二の出力部
２０９  第１の出力線
２１０  第２の出力線
４０２、４０３  相関２重サンプリング（ＣＤＳ）回路
４０４、４０４’  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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