(57)【特許請求の範囲】
【請求項１】
印加される電圧により信号の伝播時間が変化する第１のゲート回路を複数段に亘ってリング状に接続して成るリング発振器と、前記電圧により前記リング発振器の発振周波数をほぼ一定に制御する周波数制御回路と、前記第１のゲート回路とほぼ同一の第２のゲート回路を有し、前記第１のゲート回路における信号の伝播時間に応じた遅延時間を生ずる遅延回路とを有する集積回路装置であって、
複数の前記リング発振器と、
複数の前記リング発振器の発振周波数をそれぞれほぼ一定に制御し、前記遅延回路の遅延時間を制御するための前記出力信号を発生する複数の前記周波数制御回路と
を有することを特徴とする集積回路装置。
【請求項２】
請求項１記載の集積回路装置において、
前記遅延回路の遅延時間は、前記リング発振器の前記発振周波数を制御するための前記周波数制御回路の出力信号により制御することを特徴とする集積回路装置。
【請求項３】
請求項１又は２記載の集積回路装置において、
前記遅延回路は、直列接続された複数の前記第２のゲート回路を有し、各々の前記第２のゲート回路の出力から所定の時間間隔の遅延信号を発生することを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の集積回路装置において、
前記遅延回路は、複数の前記周波数制御回路からの複数の前記出力信号により制御され、互いに異なる所定の時間間隔の複数の前記遅延信号を発生することを特徴とする集積回路装置。
【請求項５】
請求項４記載の集積回路装置において、
前記遅延回路は、前記複数の前記遅延信号を組み合わせ、前記時間間隔より短い時間間隔の信号を発生することを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の集積回路装置において、
前記遅延信号を選択し、選択した前記遅延信号を出力信号として出力する選択回路を有することを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置に係り、特に製造時のばらつきによる影響を受けにくい遅延回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置においては、信号のタイミングを調整するための回路として、微小遅延回路が広く用いられている。例えば、一方の信号のタイミングが他方の信号のタイミングに対して所定時間遅れるように設定したい場合には、一方の信号を微小遅延回路を介して遅延させることにより所望のタイミングに調整される。
【０００３】
従来の集積回路装置の微小遅延回路を図１０を用いて説明する。図１０は、従来の集積回路装置の微小遅延回路の例を示す回路図である。
図１０に示すように、従来の微小遅延回路は、一定の遅延時間が得られるバッファ回路１２４を直列に接続し、所定のバッファ回路１２４の出力に負荷となるバッファ回路１２４ａを並列に接続することにより、異なる遅延時間が得られるようにしたものである。
【０００４】
例えば、１列目の回路では、入力信号ＶＩＮは、４段のバッファ回路１２４を通過し、バッファ回路１２４の４段分だけ遅延してＮＯＲ（Ｎｏｔ  ＯＲ、否定論理和）回路１３６に入力される。
これに対し、２列目の回路では、１段目のバッファ回路１２４の出力と３段目のバッファ回路１２４の出力とに、それぞれ負荷となるバッファ回路１２４ａが１回路ずつ並列接続されている。負荷となるこのバッファ回路１２４ａにより、１段目のバッファ回路１２４と３段目のバッファ回路１２４の遅延時間が長くなるので、２列目の回路では１列目の回路より長い遅延時間が得られることとなる。
【０００５】
更に、３列目の回路では、１段目のバッファ回路１２４の出力と３段目のバッファ回路１２４の出力とに、それぞれ負荷となるバッファ回路１２４ａが２回路ずつ並列接続されている。負荷となるバッファ回路１２４ａが２列目の回路の場合より多いため、３列目の回路では２列目の回路より長い遅延時間が得られることとなる。
【０００６】
一方、それぞれのＮＯＲ回路１３６には、セレクト信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３がそれぞれ入力されており、セレクト信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３の内いずれか一つをＬ（Ｌｏｗ）レベルに設定することにより、そのセレクト信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３に対応したＮＯＲ回路１３６から遅延信号が出力され、例えば３入力タイプのＮＯＲ回路１３８を通じて遅延信号ＶＯＵＴが出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の集積回路装置の微小遅延回路では、製造時のばらつきにより、バッファ回路１２４の遅延時間特性や負荷となるバッファ回路１２４ａの負荷特性がばらつくことがあり、これにより信号の遅延時間が数ｐｓの範囲でばらつくことがあった。
【０００８】
本発明の目的は、製造時のばらつきによる影響を受けにくい微小遅延回路を有する集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的は、印加される電圧により信号の伝播時間が変化する第１のゲート回路を複数段に亘ってリング状に接続して成るリング発振器と、前記電圧により前記リング発振器の発振周波数をほぼ一定に制御する周波数制御回路と、前記第１のゲート回路とほぼ同一の第２のゲート回路を有し、前記第１のゲート回路における信号の伝播時間に応じた遅延時間を生ずる遅延回路とを有する集積回路装置であって、複数の前記リング発振器と、複数の前記リング発振器の発振周波数をそれぞれほぼ一定に制御し、前記遅延回路の遅延時間を制御するための前記出力信号を発生する複数の前記周波数制御回路とを有することを特徴とする集積回路装置により達成される。これにより、リング発振器の発振周波数をほぼ一定に制御する周波数制御回路により、リング発振器内の第１のゲート回路の遅延時間は製造のばらつきによる影響を受けることなく正確に設定され、遅延回路内の第２のゲート回路の遅延時間も第１のゲート回路の遅延時間に応じて正確に設定されるので、製造のばらつきによる影響を受けない遅延回路を有する集積回路装置を提供することができる。
【００１０】
また、上記の集積回路装置において、前記遅延回路の遅延時間は、前記リング発振器の前記発振周波数を制御するための前記周波数制御回路の出力信号により制御することが望ましい。
また、上記の集積回路装置において、前記遅延回路は、直列接続された複数の前記第２のゲート回路を有し、各々の前記第２のゲート回路の出力から所定の時間間隔の遅延信号を発生することが望ましい。
【００１１】
また、上記の集積回路装置において、前記遅延回路は、複数の前記周波数制御回路からの複数の前記出力信号により制御され、互いに異なる所定の時間間隔の複数の前記遅延信号を発生することが望ましい。
【００１２】
また、上記の集積回路装置において、前記遅延回路は、前記複数の前記遅延信号を組み合わせ、前記時間間隔より短い時間間隔の信号を発生することが望ましい。
また、上記の集積回路装置において、前記遅延信号を選択し、選択した前記遅延信号を出力信号として出力する選択回路を有することが望ましい。
【００１３】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による集積回路装置を図１乃至図７を用いて説明する。図１は、本実施形態による集積回路装置を示すブロック図である。図２は、本実施形態による集積回路装置のリング発振器及びゲート回路を示す回路図である。図３は、本実施形態による集積回路装置の微小遅延回路の例を示す回路図である。図４は、本実施形態による集積回路装置の微小遅延回路の他の例を示す回路図である。図５は、本実施形態による集積回路装置の選択回路を示す回路図である。図６は、本実施形態による集積回路装置のリング発振器及びゲート回路の他の例を示す回路図である。図７は、本実施形態による集積回路装置のゲート回路の更に他の例を示す回路図である。
【００１４】
（全体構成）
本実施形態による集積回路装置は、ＶＣＯ（入力制御発振器：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）としてリング発振器を用いたＰＬＬ（位相同期ループ：ＰｈａｓｅＬｏｃｋｅｄ  Ｌｏｏｐ）回路を設け、リング発振器に用いるゲート回路と同様のゲート回路を微小遅延回路内にも設け、リング発振器を制御するための制御電圧を微小遅延回路内のゲート回路にも加えることにより、微小遅延回路内のゲート回路の遅延時間を高精度に設定することに主な特徴がある。
【００１５】
（ＰＬＬ回路）
まず、ＰＬＬ回路について図１を用いて説明する。
ＰＬＬ回路とは、発振回路の信号の位相をある高精度な基準信号の位相に同期させることで、別の高精度な周波数の信号を作り出すことができる回路である。本実施形態では、２つのＰＬＬ回路１２ａ、１２ｂが設けられているが、便宜上ＰＬＬ回路１２ａを例に説明する。
【００１６】
ＰＬＬ回路１２ａには、入力する電圧ＶＣ１によって発振周波数が変化し、所望の発振周波数ｆ０の出力信号Ｖ０を出力するリング発振器１０ａが設けられている。リング発振器１０ａの出力信号Ｖ０は、所定の分周比ｍで分周する分周器１６に入力されている。分周器１６に入力されたリング発振器１０ａからの出力信号Ｖ０は、分周器１６で分周された後、発振周波数（ｆ０／ｍ）の出力信号Ｖｓとして分周器１６から出力される。そして、分周器１６からの出力信号Ｖｓは位相比較器１８に入力され、リング発振器１０ａの発振周波数ｆ０を制御するための比較信号として用いられる。
【００１７】
また、位相比較器１８には、基準となる周波数ｆｒの基準信号Ｖｒを発生する基準発振器（図示せず）から、基準信号Ｖｒが入力される。位相比較器１８は、基準信号Ｖｒと分周器１６から入力された比較信号Ｖｓとの位相を比較し、位相差に応じた出力信号を低域通過フィルタ（以下、ＬＰＦと表す）２０に出力する。位相比較器１８からＬＰＦ２０に入力された信号は、ＬＰＦ２０により積分されて出力される。ＬＰＦ２０からの出力はリング発振器１０ａの制御電圧ＶＣ１として用いられ、基準信号Ｖｒと出力信号Ｖｓとの位相差を補正するようにリング発振器１０ａの発振周波数ｆ０を制御する。
【００１８】
こうしてリング発振器１０ａへ入力される制御電圧ＶＣ１は、リング発振器１０ａを所定の周波数ｆ０で発振させるように所定の制御電圧ＶＣ１に設定される。そして、制御電圧ＶＣ１は、接続ラインに混入したノイズを除去するためのＬＰＦ２２を介して、微小遅延回路１４に入力される。
なお、ＰＬＬ回路１２ｂは、リング発振器１０ｂ内に設けられるゲート回路の段数が異なること、及びリング発振器１０ｂに入力される制御電圧ＶＣ２がリング発振器１０ａに入力される制御電圧ＶＣ１と異なることの他はＰＬＬ回路１２ａと同様である。
【００１９】
（リング発振器）
次に、リング発振器１０ａを図２を用いて説明する。図２（ａ）は、リング発振器１０ａを示す回路図であり、図２（ｂ）は、ゲート回路を示す回路図である。
図２（ａ）に示すように、リング発振器１０ａは、信号を遅延させるためのゲート回路２４ａが初段から複数段に亘って直列に接続され、信号を反転させるためのゲート回路２４ｂが最終段に設けられ、最終段のゲート回路２４ｂの出力側を初段のゲート回路２４ａの入力側に接続したものである。
【００２０】
図２（ｂ）は、ゲート回路２４ａの構成を示した回路図である。図２（ｂ）に示すように、ゲート回路２４ａは、バッファ回路２６ａとデプレションモード（ｄｅｐｌｅｔｉｏｎ  ｍｏｄｅ）のＭＥＳＦＥＴ（ＭＥｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）２８とにより構成されている。バッファ回路２６ａは、エンハンスメントモードのＭＥＳＦＥＴ３０とデプレションモードのＭＥＳＦＥＴ３２とを直列接続して構成したインバータ回路３４を２段接続することにより構成されている。そして、このバッファ回路２６ａには、デプレションモードのＭＥＳＦＥＴ２８を介して電圧が加えられている。
【００２１】
リング発振器１０ａの発振周波数ｆ０を制御するための制御電圧ＶＣ１がＭＥＳＦＥＴ２８のゲートにも加えられ、これによりバッファ回路２６ａに加わる電圧が変化し、ひいてはバッファ回路２６ａの遅延時間ｔｐｄ１が変化する。
なお、ゲート回路２４ｂは、インバータ回路３４が１段のみであることがゲート回路２４ａと異なる（図示せず）。そして、ゲート回路２４ｂ内のインバータ回路３４にはデプレションモードのＭＥＳＦＥＴ２８を介して電圧が加えられ、これによりゲート回路２４ｂの遅延時間が変化する。
【００２２】
次に、リング発振器１０ａの動作を図２（ａ）を用いて説明する。
初段のゲート回路２４ａに入力された信号は、各ゲート回路２４ａを通過する毎に遅延し、最終段のゲート回路２４ｂにより反転出力されて初段のゲート回路２４ａに入力される。そして、初段のゲート回路２４ａに入力された反転信号は、同様にして各ゲート回路２４ａを通過する毎に遅延し、最終段のゲート回路２４ｂにより再び反転されて初段のゲート回路２４ａに入力される。これがリング発振器１０ａの１周期の動作である。そして、この動作が繰り返されることにより、リング発振器１０ａが所定の発振周波数ｆ０で発振する。なお、リング発振器１０ａの発振周波数ｆ０は、リング発振器１０ａ内のゲート回路２４ａの遅延時間ｔｐｄ１、ゲート回路２４ａの接続段数、及び分周器１６の分周比ｍの設定等により任意に設定することができる。
【００２３】
また、リング発振器１０ｂには、リング発振器１０ｂ内に設けられるゲート回路２４ａの段数、及びリング発振器１０ｂに入力される制御電圧ＶＣ２がＰＬＬ回路１２ａの場合と異なるが、動作原理は同様である。
（微小遅延回路）
次に、本実施形態による集積回路装置の微小遅延回路について図３を用いて説明する。
【００２４】
微小遅延回路１４（図１参照）内には、リング発振器１０ａ内に設けたゲート回路２４ａと同一のゲート回路２４ａが複数段に亘って直列に接続されている。そして、リング発振器１０ａに加えられる制御電圧ＶＣ１が、ゲート回路２４ａのＭＥＳＦＥＴ２８のゲートにも加えられている。微小遅延回路１４内のゲート回路２４ａには、リング発振器１０ａ内のゲート回路２４ａと同一の回路が用いられているので、微小遅延回路１４内のゲート回路２４ａは、リング発振器１０ａ内のゲート回路２４ａの遅延時間ｔｐｄ１と同一の遅延時間ｔｐｄ１を発生する。
【００２５】
例えば、リング発振器１０ａにおいて遅延時間ｔｐｄ１を４０ｐｓと設定し、リング発振器１０ａの制御電圧ＶＣ１を微小遅延回路１４内のゲート回路２４ａに加えた場合には、初段のゲート回路２４ａからは入力信号ＶＩＮに対して４０ｐｓ間遅延した遅延信号Ｖｄ（４０ｐｓ）が出力され、２段目のゲート回路２４ａからは８０ｐｓ間遅延した遅延信号Ｖｄ（８０ｐｓ）が出力され、ｎ段目のゲート回路２４ａからはｎ×４０ｐｓ間遅延した遅延信号Ｖｄ（ｎＸ４０ｐｓ）が出力される。
【００２６】
また、図３（ｂ）に示すように、ＰＬＬ回路１２ｂにおいてリング発振器１０ｂ内のゲート回路２４ａの遅延時間ｔｐｄ２を６０ｐｓと設定し、制御電圧ＶＣ２を微小遅延回路１４内のゲート回路２４ａに加えた場合には、初段のゲート回路２４ａからは入力信号ＶＩＮに対して６０ｐｓ間遅延した遅延信号Ｖｄ（６０ｐｓ）が出力され、２段目のゲート回路２４ａからは１２０ｐｓ間遅延した遅延信号Ｖｄ（１２０ｐｓ）が出力され、ｎ段目のゲート回路２４ａからはｎ×６０ｐｓ間遅延した遅延信号Ｖｄ（ｎＸ６０ｐｓ）が出力される。
【００２７】
また、直列接続されたゲート回路２４ａに同一の制御電圧を加えるのではなく、図４に示すように適宜異なった制御電圧を加えるようにしてもよい。
例えば、図４に示すように、１列目の回路において、初段のゲート回路２４ａに制御電圧ＶＣ２を加え、他のゲート回路２４ａに制御電圧ＶＣ２を加える。
この場合、１列目の回路の初段のゲート回路２４ａでは、制御電圧ＶＣ２が加えられているため、６０ｐｓ間の遅延時間が発生する。これに対し、１列目の回路の初段のゲート回路２４ａ以外のゲート回路２４ａには、制御電圧ＶＣ１が加えられているため、それぞれ４０ｐｓ間の遅延時間が発生する。
【００２８】
従って、１列目の回路においては、初段のゲート回路２４ａからは入力信号ＶＩＮに対して６０ｐｓ間遅延した遅延信号Ｖｄ（６０ｐｓ）が出力され、２段目のゲート回路２４ａからは１００ｐｓ間遅延した遅延信号Ｖｄ（１００ｐｓ）が出力され、３段目のゲート回路２４ａからは１４０ｐｓ間遅延した遅延信号Ｖｄ（１４０ｐｓ）が出力される。
【００２９】
一方、２列目の回路においては、ゲート回路２４ａに制御電圧ＶＣ１が加えられているため、初段のゲート回路２４ａからは入力信号ＶＩＮから４０ｐｓ間遅延した遅延信号Ｖｄ（４０ｐｓ）が出力され、２段目のゲート回路２４ａからは８０ｐｓ間遅延した遅延信号Ｖｄ（８０ｐｓ）が出力され、３段目のゲート回路２４ａからは１２０ｐｓ間遅延した遅延信号Ｖｄ（１２０ｐｓ）が出力される。
【００３０】
即ち、適宜２種類の制御電圧ＶＣ１、ＶＣ２を組み合わせて用いることにより、入力信号ＶＩＮに対して例えば２０ｐｓ間隔で遅れた遅延信号Ｖｄ（４０ｐｓ）、Ｖｄ（６０ｐｓ）、Ｖｄ（８０ｐｓ）、Ｖｄ（１００ｐｓ）、・・・・を得ることができる。
（選択回路）
入力信号ＶＩＮに対して遅延した遅延信号Ｖｄ（４０ｐｓ）、Ｖｄ（６０ｐｓ）、Ｖｄ（８０ｐｓ）、Ｖｄ（１００ｐｓ）・・・は、図５に示すような選択回路を用いて選択され、出力信号ＶＯＵＴとして出力される。なお、図５では、便宜上、一部の信号のみが示されている。
【００３１】
図５はＮＯＲ回路３６、３８を用いて構成した選択回路の一例を示したものであり、セレクト信号ＳＥＬ１乃至ＳＥＬ４をＬレベルにすると、セレクト信号ＳＥＬ１乃至ＳＥＬ４に対応して遅延信号Ｖｄ（４０ｐｓ）、Ｖｄ（６０ｐｓ）、Ｖｄ（８０ｐｓ）、Ｖｄ（１００ｐｓ）が選択され、これがＮＯＲ回路３６、３８を通じて出力信号ＶＯＵＴとして出力される。
【００３２】
例えば、８０ｐｓ間遅延された遅延信号Ｖｄ（８０ｐｓ）を出力したい場合には、ＳＥＬ３をＬレベルにすれば、入力信号ＶＩＮに対して８０ｐｓ間遅延された遅延信号Ｖｄ（８０ｐｓ）が選択されて出力信号ＶＯＵＴとして出力される。
（設計方法）
次に、本実施形態による集積回路装置のリング発振器の設計例を説明する。
【００３３】
まず、リング発振器の発振周期を求める。
リング発振器１０ａ、１０ｂの発振周期をＴ、リング発振器１０ａ内のゲート回路２４ａの遅延時間ｔｐｄ１とリング発振器１０ｂ内のゲート回路２４ａの遅延時間ｔｐｄ２との最小公倍数をａ、ＰＬＬ回路１２ａ、１２ｂの特性に応じて設定される任意の正の整数をｂとすると、
Ｔ＝ａ×２×ｂ
という関係が成り立つ。リング発振器１０ａ内のゲート回路２４ａの遅延時間ｔｐｄ１は４０ｐｓ、リング発振器１０ｂ内のゲート回路２４ａの遅延時間ｔｐｄ２は６０ｐｓであるので、これらの最小公倍数ａは１２０ｐｓとなる。そして、ＰＬＬ回路１２ａ、１２ｂの特性に応じて例えばｂ＝８として計算すると、
Ｔ＝１２０×１０−１２×２×８
＝１９２０×１０−１２
となる。即ちリング発振器１０ａ、１０ｂの発振周期Ｔは、１９２０ｐｓとなる。なお、最終段のゲート回路２４ｂの遅延時間がゲート回路２４ａの遅延時間と異なる場合があるが、ここでは説明の便宜上、遅延時間が同一の場合を例に説明している。
【００３４】
次に、リング発振器１０ａ、１０ｂ内に設けるべきゲート回路２４ａの段数を求める。初段のゲート回路２４ａに入力された信号が各ゲート回路２４ａを通じて最終段のゲート回路２４ｂから出力され、この出力が初段のゲート回路２４ａに入力される（図２参照）までの時間がリング発振器の発振周期Ｔの１／２である。従って、
Ｔ／２＝（ゲート回路の遅延時間ｔｐｄ１）
×（ゲート回路２４ａの段数＋ゲート回路２４ｂの段数）
という関係が成り立つ。
【００３５】
リング発振器１０ａのゲート回路２４ａの遅延時間ｔｐｄ１＝４０ｐｓ、及びゲート回路２４ｂの段数＝１を代入して段数を計算すると、
（ゲート回路２４ａの段数）
＝（Ｔ／２）／ｔｐｄ１−１
＝（１９２０×１０−１２／２）／（４０×１０−１２）−１
＝２３
となる。即ち、リング発振器１０ａのゲート回路２４ａの段数は２３段とすればよい。なお、リング発振器１０ａの最終段にはゲート回路２４ｂが接続されるので、リング発振器１０ａ内のゲート回路２４ａ、２４ｂの段数の合計は２４段となる。
【００３６】
同様に、リング発振器１０ｂについて、ゲート回路２４ａの遅延時間ｔｐｄ２＝６０ｐｓ、及びゲート回路２４ｂの段数＝１を代入して段数を計算すると、
（ゲート回路２４ａの段数）
＝（Ｔ／２）／ｔｐｄ２−１
＝（１９２０×１０−１２／２）／（６０×１０−１２）−１
＝１５
となる。即ち、リング発振器１０ｂのゲート回路２４ａの段数は１５段とすればよい。なお、リング発振器１０ｂの最終段にはゲート回路２４ｂが接続されるので、リング発振器１０ａ内のゲート回路２４ａ、２４ｂの段数の合計は１６段となる。
【００３７】
次に、基準信号Ｖｒの周波数ｆｒを求める。
分周器の分周比をｍとすると、
ｆｒ＝１／（２×ａ×ｂ×ｍ）
という関係が成り立つ。ここで、分周器の分周比ｍ＝１０として計算すると、
ｆｒ＝１／（２×１２０×１０−１２×８×１０）
＝５２．０８×１０１２
となる。即ち、基準信号Ｖｒの周波数ｆｒは５２．０８ＭＨｚに設定すればよい。
【００３８】
このように、本実施形態によれば、所望の周波数で高精度に発振するＰＬＬ回路を設け、ＰＬＬ回路のリング発振器に用いるゲート回路と同一のゲート回路を微小遅延回路内にも設け、リング発振器内のゲート回路の遅延時間を制御するための制御電圧を微小遅延回路内のゲート回路にも加えるようにしたので、微小遅延回路内のゲート回路の遅延時間がリング発振器内のゲート回路の遅延時間とが同一となる。そしてリング発振器内のゲート回路の遅延時間は製造のばらつきによる影響を受けることなく正確に設定されるので、微小遅延回路内のゲート回路の遅延時間も正確に設定される。従って、製造のばらつきによる影響を受けない微小遅延回路を有する集積回路装置を提供することができる。
【００３９】
また、本実施形態によれば、２つのＰＬＬ回路を設け、それぞれのＰＬＬ回路のリング発振器においてゲート回路の遅延時間が異なるようにしたので、ゲート回路の遅延時間を制御する制御電圧を２種類生成することができる。そして、これらの制御電圧を微小遅延回路内のゲート回路に適宜加えることにより遅延時間を多様に設定することができる。
【００４０】
なお、ゲート回路としては、図６（ａ）、（ｂ）に示すようなクロスバッファ形のゲート回路２４ｃを用いてもよい。図６（ａ）は、クロスバッファ形のゲート回路２４ｃを用いてリング発振器１０ａを構成した例であり、図６（ｂ）は、クロスバッファ形のゲート回路２４ｃの構成を示したものである。
図６（ａ）に示すように、最終段のゲート回路２４ｃの出力Ｘが初段のゲート回路２４ｃの入力Ｘ′（Ｘ′：ここではＸの反転信号を示す）に入力され、最終段のゲート回路２４ｃの出力Ｘ′が初段のゲート回路２４ｃの入力Ｘに入力されるので、図２（ａ）に示したリング発振器１０ａと同様に発振する。そして、微小遅延回路１４内にも同様のゲート回路２４ｃを設け、リング発振器１０ａの制御電圧ＶＣ１を微小遅延回路１４内のゲート回路２４ｃにも加えれば、上記と同様に正確な遅延時間を設定することができる。
【００４１】
なお、図６（ｂ）に示すように、リング発振器１０ａ内のゲート回路２４ｃについては、出力側にそれぞれダミー負荷４０を接続することが望ましい。微小遅延回路１４内のゲート回路２４ｃの出力は、図５に示すように選択回路のＮＯＲ回路３６に接続され、このＮＯＲ回路３６が微小遅延回路１４内のゲート回路２４ｃに対して負荷となってゲート回路２４ｃの遅延時間ｔｐｄ１に影響を与えるため、このＮＯＲ回路３６による負荷との整合性を図るためである。なお、上記の理由により、微小遅延回路１４内のゲート回路２４ｃについてはダミー負荷４０を接続しない。
【００４２】
また、ゲート回路として、図７に示すようなＳＣＦＬ回路（ソース結合形ＦＥＴ論理回路、Ｓｏｕｒｃｅ  Ｃｏｕｐｌｅｄ  Ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）によりゲート回路２４ｄを構成してもよい。このようなゲート回路２４ｄを用いて、図６（ａ）に示すようにリング発振器１０ａを構成すれば、リング発振器１０ａは上記と同様に発振する。
【００４３】
［第２実施形態］
本発明の第２実施形態による集積回路装置を図８及び図９を用いて説明する。図８は、本実施形態による集積回路装置を示すブロック図である。図９は、本実施形態による集積回路装置の微小遅延回路の例を示す回路図である。図１乃至図７に示す第１実施形態による集積回路装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００４４】
本実施形態による微小遅延回路は、発振周波数が異なるＰＬＬ回路を３回路設け、これにより微小遅延回路内のゲート回路の遅延時間を３種類設定できるようにしたことに主な特徴がある。
ここでは、ＰＬＬ回路１２ａのリング発振器１０ａにおけるゲート回路２４ａの遅延時間ｔｐｄ１を６０ｐｓ、ＰＬＬ回路１２ｂのリング発振器１０ｂ（図１参照）におけるゲート回路２４ａの遅延時間ｔｐｄ２を８０ｐｓ、ＰＬＬ回路１２ｃのリング発振器（図示せず）におけるゲート回路２４ａの遅延時間ｔｐｄ３を１００ｐｓとするように、ゲート回路２４ａの段数を設定した場合を例に説明する。ここで、遅延時間ｔｐｄ２を８０ｐｓ、遅延時間ｔｐｄ３を１００ｐとしたのは、遅延時間ｔｐｄ１が６０ｐｓであるためその２倍の１２０ｐｓとの間の遅延時間を設定することにより細かい時間間隔で遅延信号を得ることができるようにするためである。
【００４５】
ＰＬＬ回路１２ａからは遅延時間ｔｐｄ１＝６０ｐｓに対応した制御電圧ＶＣ１が出力され、ＰＬＬ回路１２ｂからは遅延時間ｔｐｄ２＝８０ｐｓに対応した制御電圧ＶＣ２が出力され、ＰＬＬ回路１２ｃからは遅延時間ｔｐｄ３＝１００ｐｓに対応した制御電圧ＶＣ３が出力される。
次に、微小遅延回路内の回路について図９を用いて説明する。
【００４６】
そして、図８に示すように、微小遅延回路１４内の１列目の回路のゲート回路２４ａには、制御電圧ＶＣ１が加えられているため、１列目の回路のゲート回路２４ａの出力からは６０ｐｓずつ遅延するように遅延信号Ｖｄ（６０ｐｓ）、Ｖｄ（６０ｐｓ）、・・・、Ｖｄ（ｎＸ６０ｐｓ）が得られる。
そして同様に、２列目の回路のゲート回路２４ａには、制御電圧ＶＣ２が加えられているため、２列目の回路のゲート回路２４ａの出力からは８０ｐｓずつ遅延した遅延信号Ｖｄ（８０ｐｓ）、Ｖｄ（１６０ｐｓ）、・・・、Ｖｄ（ｎＸ８０ｐｓ）が得られ、３列目の回路のゲート回路２４ａには、制御電圧ＶＣ３が加えられているため、３列目のゲート回路２４ａの出力からは１００ｐｓずつ遅延した遅延信号Ｖｄ（１００ｐｓ）、Ｖｄ（２００ｐｓ）、・・・、Ｖｄ（ｎＸ１００ｐｓ）が得られる。
【００４７】
４列目の回路では、１段目のゲート回路２４ａには制御電圧ＶＣ１が加えられ、２段目のゲート回路２４ａには制御電圧ＶＣ２が加えられている。１段目のゲート回路２４ａでは信号が６０ｐｓ間遅延するので、１段目のゲート回路２４ａの出力からは入力信号ＶＩＮに対して６０ｐｓ間遅れた遅延信号Ｖｄ（６０ｐｓ）が出力される。
【００４８】
一方、２段目のゲート回路２４ａには制御電圧ＶＣ２が加えられているので、２段目のゲート回路２４ａでは信号が８０ｐｓ間遅延する。このため、２段目のゲート回路２４ａの出力からは入力信号ＶＩＮに対して１４０ｐｓ間遅れた遅延信号Ｖｄ（１４０ｐｓ）が出力される。
このように、本実施形態によれば、３つのＰＬＬ回路を設け、それぞれのＰＬＬ回路のリング発振器においてゲート回路での遅延時間が異なるようにゲート回路の段数を設定したので、３種類の遅延時間に対応した３種類の制御電圧を得ることができる。そして、これらの制御電圧を微小遅延回路内のゲート回路に加えることにより微小遅延回路のゲート回路も異なる３種類の遅延時間を生ずることができる。そしてゲート回路に加える制御電圧を適宜組み合わせることにより、多様な遅延時間を得ることができる。
【００４９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、ＰＬＬ回路は２回路、３回路に限定されるものではなく、１回路でもよいし、４回路以上設けてもよい。
また、ゲート回路は、第１又は第２実施形態に示した回路に限定されるものではなく、入力する制御電圧により遅延時間が変化する回路ならばあらゆる回路を適用することができる。
【００５０】
また、リング発振器は、第１又は第２実施形態に示した回路に限定されるものではなく、様々なリング発振器を適用することができる。
【００５１】
【発明の効果】
以上の通り、本発明によれば、所望の周波数で高精度に発振するＰＬＬ回路を設け、ＰＬＬ回路のリング発振器に用いるゲート回路と同一のゲート回路を微小遅延回路内にも設け、リング発振器内のゲート回路の遅延時間を制御するための制御電圧を微小遅延回路内のゲート回路にも加えるようにしたので、微小遅延回路内のゲート回路の遅延時間がリング発振器内のゲート回路の遅延時間とが同一となる。そしてリング発振器内のゲート回路の遅延時間は製造のばらつきによる影響を受けることなく正確に設定されるので、微小遅延回路内のゲート回路の遅延時間も正確に設定される。従って、製造のばらつきによる影響を受けない微小遅延回路を有する集積回路装置を提供することができる。
【００５２】
また、本発明によれば、複数のＰＬＬ回路を設け、それぞれのＰＬＬ回路のリング発振器においてゲート回路の遅延時間が異なるようにしたので、リング発振器のゲート回路の遅延時間を制御する制御電圧を複数生成することができる。そして、これらの制御電圧を微小遅延回路内のゲート回路に適宜加えることにより遅延時間を多様に設定することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による集積回路装置を示すブロック図である。
【図２】本発明の第１実施形態による集積回路装置のリング発振器及びゲート回路を示す回路図である。
【図３】本発明の第１実施形態による集積回路装置の微小遅延回路の例を示す回路図である。
【図４】本発明の第１実施形態による集積回路装置の微小遅延回路の他の例を示す回路図である。
【図５】本発明の第１実施形態による集積回路装置の選択回路を示す回路図である。
【図６】本発明の第１実施形態による集積回路装置のリング発振器及びゲート回路の他の例を示す回路図である。
【図７】本発明の第１実施形態による集積回路装置のゲート回路の更に他の例を示す回路図である。
【図８】本発明の第２実施形態による集積回路装置を示すブロック図である。
【図９】本発明の第２実施形態による集積回路装置の微小遅延回路の例を示す回路図である。
【図１０】従来の集積回路装置の微小遅延回路の例を示す回路図である。
【符号の説明】
１０ａ、１０ｂ、１０ｃ…リング発振器
１２ａ、１２ｂ、１２ｃ…ＰＬＬ回路
１４…微小遅延回路
１６…分周器
１８…位相比較器
２０…ＬＰＦ
２２…ＬＰＦ
２４ａ、２４ｂ、２４ｃ、２４ｄ…ゲート回路
２６ａ…バッファ回路
２８…ＭＥＳＦＥＴ
３０…ＭＥＳＦＥＴ
３２…ＭＥＳＦＥＴ
３４…インバータ
３６…ＮＯＲ回路
３８…ＮＯＲ回路
４０…ダミー負荷
１２４、１２４ａ…バッファ回路
１３６…ＮＯＲ回路
１３８…ＮＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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