(57)【特許請求の範囲】
【請求項１】
２つの抵抗の比率を測定するための回路であって、
同じ基準電圧源に基づいて、基準電圧を生成する手段と、
前記同じ基準電圧源に基づいて、既知の勾配の電圧ランプを前記基準電圧に組み合わせて比較電圧を生成する手段と、
分圧器として接続された前記２つの抵抗によって前記基準電圧源に基づいて生成される電圧と前記比較電圧との一致を認識する比較手段と、
前記一致の発生を計時し、それにより前記比率を電圧の変化で測定する手段と
を含む、回路。
【請求項２】
前記比較手段の前に挿入されたマルチプレクサ手段をさらに含み、測定が、複数の相互接続された抵抗対で行われる、請求項１に記載の回路。
【請求項３】
測定期間中は電圧供給源から回路を分離する手段をさらに含む、請求項１に記載の回路。
【請求項４】
前記分離する手段が、回路内の構成要素の物理特性に基づいた電圧調整手段を含む、請求項３に記載の回路。
【請求項５】
２つの抵抗の比率を測定する方法であって、
同じ基準電圧源に基づいて、基準電圧を生成する段階と、
前記同じ基準電圧源に基づいて、既知の勾配の電圧ランプを前記基準電圧に組み合わせて比較電圧を生成する段階と、
分圧器として接続された前記２つの抵抗によって前記基準電圧源に基づいて生成される電圧と前記比較電圧との一致を検出する段階と、
前記一致の発生を計時し、それにより前記比率を電圧の変化で測定する段階と
を含む、方法。
【請求項６】
測定が複数の相互接続された抵抗対で行われ、それぞれの抵抗対の基準電圧と電圧ランプの一致を別々に検出する段階をさらに含む、請求項５に記載の方法。
【請求項７】
測定期間中、電圧供給源から回路を分離する段階をさらに含む、請求項５に記載の方法。
【請求項８】
図形表示装置上でカーソルを制御するためのカーソル制御信号を生成する回路であって、
カンチレバー・ビームに取り付けられ、電圧源と回路グランドとの間で２つの並列な半ブリッジ回路として電気接続された第１、第２、第３および第４の歪みゲージを有するセンサと、
前記電圧源と前記回路グランドの間に接続された分圧器と、
前記半ブリッジ回路のそれぞれの中間点に接続され、かつ前記分圧器のタップに共通接続された第１および第２の演算増幅器と、
前記電圧源と前記回路グランドの間に接続され、既知の勾配のランプ電圧を前記分圧器の前記タップに供給することによって、前記第１および第２の演算増幅器から、前記センサからの出力に対応するＸ出力信号およびＹ出力信号をそれぞれ生成させるＲＣランプ回路と、
前記ＲＣランプ回路に接続され、最初に前記ＲＣランプ回路を放電し、次に充電サイクルを開始して前記ランプ電圧を生成するスイッチと、
前記Ｘ出力信号および前記Ｙ出力信号を受け取って選択的に通過させるように接続されたマルチプレクサと、
前記マルチプレクサに接続され、前記マルチプレクサを通過した信号が所定のしきい値と等しくなったとき、出力を生成する比較器と、
前記ランプ電圧の開始時に始動し、前記比較器が前記出力を生成したときに停止するように制御されるタイマと
を含む回路。
【請求項９】
前記半ブリッジ回路と前記分圧器のタップとに接続され、前記ＲＣランプ回路からのランプ電圧に応答して前記センサの第３の出力に対応するＺ出力信号を生成して前記マルチプレクサに供給する第３の演算増幅器と、
前記ＲＣランプ回路と前記センサとに接続され、前記Ｚ出力信号の測定中にランプ・バイアスおよびセンサ・バイアスを変更するバイアス手段と
をさらに含む、請求項８に記載の回路。
【請求項１０】
電圧供給源および当該回路に交互に接続され、前記電圧供給源から分離されている間に当該回路に電力を供給する記憶キャパシタをさらに含む、請求項８に記載の回路。
【請求項１１】
測定が電源電圧の変動の影響を受けないようにするために、構成要素のバンドギャップ特性に基づく電圧調整手段をさらに含む、請求項１０に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、ディスプレイ画面上のカーソルの位置を制御するタイプのコンピュータ・ユーザ・インターフェ−スに関し、より詳細には、カーソル位置を制御しディスプレイ画面上のオブジェクトを選択するために使用されるポインティング・スティックのアナログ歪みゲージからデジタル信号を生成するための低コスト回路に関する。
【０００２】
【従来の技術】
たとえば、インターナショナル・ビジネス・マシーンズのＴｈｉｎｋｐａｄラップ・トップ・コンピュータでは、ＴｒａｃｋＰｏｉｎｔカーソル・コントローラを実施するために、ポインティング・スティックが使用されている。このポインティング・スティックは、４つの歪みゲージを取り付けたカンチレバー・ビームによって構成されており、この４つの歪みゲージが、カンチレバー・ビームのたわみをそれぞれ３つの軸で検出する。歪みゲージからのアナログ信号は、アナログ−デジタル（Ａ／Ｄ）変換器によって、デジタルのＸ信号とＹ信号に変換される。これらの信号がさらに処理されて、ディスプレイ画面上のカーソルの位置を制御するために使われる最終制御信号を生成する。
【０００３】
【発明が解決しようとする課題】
ポインティング・スティックのこの実施態様は、いくつかの不都合を有する。まず第一に、電圧値の下位ビットは、高価なハードウェア・アナログ・デジタル（Ａ／Ｄ）変換器によって読み取られる。第２に、３軸機能に必要な抵抗と演算増幅器の構成は相互作用し、少なくとも１つの演算増幅器は「計測器レベル」の品質でなければならず、コストがほぼ三倍または四倍になる。さらに、演算増幅器は、特性が線形で出力レンジ（レール間）が広くなければならず、コストが高くなる。
【０００４】
カンチレバー・ビームの反対側で２つのほぼ釣り合ったゲージが、電圧源の両端間に直列に配線された構成の、歪みゲージ・センサについて考える。２つのゲージの接合部における電圧が、２つのゲージの相対抵抗の（供給電圧に対する）大きさを、したがってゲージを接続する方向におけるビームのたわみの大きさを示す。ゲージと直列に追加の固定抵抗を接続した場合、この抵抗の両端間の電圧は、ゲージ全体の抵抗の大きさを、したがってビームの圧縮／伸張の大きさを示す。この変化は、供給電圧の変動が数パーセントの場合に、１０５の数部の精度で測定される。精度の約２５０倍のダイナミック・レンジが必要であるが、このレンジの位置は、製造時にわずか数パーセント以内で予測可能である。コストは、重要な検討事項であり、１ドルの違いで、他社との競争の成否が決まることもある。
【０００５】
したがって、本発明の一目的は、コンピュータ・ディスプレイ画面上でカーソルを制御するために使用されるポインティング・スティックの出力信号を処理するための改良された低価格の回路を提供することである。
【０００６】
本発明の他の目的は、ディスプレイ画面に表示されるオブジェクトを選択するために使用できる信号を生成するポインティング・スティックからの出力信号を処理する回路を提供することである。
【０００７】
本発明の他の目的は、測定が高速の供給電圧の変動の影響を受けないようにするために、臨界期間中に回路を電圧源から分離する手段を備えたポインティング・スティック回路を提供することである。
【０００８】
【課題を解決するための手段】
本発明によれば、測定する電圧の範囲全体にわたって基準電圧を既知の速度で掃引し一致の時間を記録することによって、２段階の高精度中レンジのアナログ・デジタル（Ａ／Ｄ）変換方法が、既知のＡ／Ｄ変換方法と組み合わされる。中品質の演算増幅器が開ループ・モードで使用され、それにより、演算増幅器の入力が高インピーダンスになり、相互作用が回避され、その結果従来の３軸機能のコストになる。電源の雑音および変動から十分に絶縁するために、測定の間中、アナログ回路が供給電圧から分離される。アナログ比較器のスイッチング時間に対するマイクロプロセッサのデジタル・スイッチング過渡電流の干渉を避けるために、マイクロプロセッサはアイドル・モードにされ、それにより、測定を行うために使用されるタイマを除いて、マイクロプロセッサのすべての内部回路から内部クロック駆動信号（およびそれに関連する過渡電流）が取り除かれる。この結果得られる回路は、何倍も大きなノイズ・スパイク中で微小信号を検出することができる。
【０００９】
【発明の実施の形態】
次に、図面、特に図１を参照すると、本発明による回路の好ましい実施形態が示されている。この実施形態は、Ｐｈｉｌｌｉｐｓ社製の８３Ｃ７５４集積回路（ＩＣ）チップを使用しており、その関連回路を太い縦線１０の右側に示す。制御信号ＡＣｎ（ｎ＝１〜６）は、マイクロプロセッサのレジスタ内の対応するビットを表し、したがって、制御信号ＡＣｎはチップ内部にある。８３Ｃ７５４チップは、デジタル・アナログ変換器（ＤＡＣ）を含み、このＤＡＣは、概略的には、タップの位置によって決定される入力電圧ＶＲＥＧのある比率の出力電圧を伝えるタップ付き抵抗（たとえば、ポテンショメータ）である。タップの位置は、マイクロプロセッサの専用抵抗の値によってセットされる。
【００１０】
まず、本発明による回路のオフチップ部品を検討すると、歪みゲージ１１、１２、１３および１４が、ポインティング・スティックのカンチレバー・ビーム（図示せず）に取り付けられ、２つの並列半ブリッジ回路として接続される。Ｘ入力信号とＹ入力信号は、それぞれ歪みゲージ１１と１２および歪みゲージ１３と１４からなる分圧器によって生成される。これらの信号が生成されているとき、電界効果トランジスタ（ＦＥＴ）１５が閉じ（導通し）、歪みゲージ１１と１３がＶＲＥＧに接続される。したがって、電圧ＸとＹは、およそＶＲＥＧ／２である。それらの厳密な値は、まず、それぞれ、歪みゲージ１１と１２および歪みゲージ１３と１４の「休止」抵抗の一致に依存し、次いで、センサ・ビームの曲がりによって生じる歪みゲージ１１と１２および歪みゲージ１３と１４の変化の差にも依存する。有用な信号は、この最後の成分だけであり、これはおよそ±３ｍＶ変化し、約３０μＶの分解能が必要である。ビームが単に圧縮または伸張しても、ゲージ１１と１２およびゲージ１３と１４はそれぞれ同じ影響を受け、Ｘ信号およびＹ信号にはそれぞれ変化が生じない。
【００１１】
Ｚ信号は、ＦＥＴ１５が開いているときに生成され、それにより、センサが抵抗１６を介してＶＲＥＧに接続される。この信号は、上の素子としての抵抗１６と、下の素子としての直並列構成の４つの歪みゲージとからなる分圧器によって生成される。ビームが単に圧縮すると、４つの歪みゲージがすべて同じだけ圧縮され、したがって、その直並列構成の抵抗値が圧縮の大きさを示す。当然ながら、それに対応する抵抗１６の変化はなく、したがってこれは「シングルエンド型」の分圧器である。Ｚ信号の大きさと、Ｘ信号およびＹ信号の大きさとの関係は、センサ・ビームの幾何形状と材料に依存する。
【００１２】
３つの入力信号Ｘ、ＹおよびＺは、それぞれ演算増幅器１７、１８および１９に入力され、その出力が連続的に測定される。ＸとＹの測定中間、ＦＥＴ１５は閉じ、したがってＸＹＤＡＣＢＩＡＳ＝ＶＲＥＧであり、それにより、抵抗１６が短絡する。また、ＡＣ６によって制御されるスイッチ２０は開いており（ＺＤＡＣが遮断される）、ＦＥＴ２１は閉じ、したがってＸＹＳＯＵＲＣＥがＶＲＥＧに接続され、ＸＹＲＡＭＰの勾配が制御される。
【００１３】
ＸとＹそれぞれについて、３つの電圧、すなわちベース電圧と、８３Ｃ７５４チップ上のデジタル・アナログ変換器（ＤＡＣ）の出力と、ＸＹＺＲＡＭＰとを組み合わせることにより、比較電圧が生成される。公称スティック電圧である約ＶＲＥＧ／２のベース電圧が、抵抗２２と２３からなる分圧器によって生成される。チップ上のＤＡＣの出力である電圧ＸＹＤＡＣは、電源オン較正時に決定された設定を有する。ＤＡＣ出力は、０からＶＲＥＧの範囲であり、比較電圧をＸおよびＹのセンサ出力電圧の予想範囲のどこかに設定することができるように、抵抗２４によってスケールダウンされる。この範囲は、様々な構成要素の公差によって決定され、おそらく±３％または±６０ｍＶである。ＤＡＣは、反復探索アルゴリズムによって、信号電圧がサンプリング掃引のほぼ中間点になるように設定される。電圧ＸＹＺＲＡＭＰは、ＦＥＴ２５が開いているときゼロから上に掃引する。ＦＥＴ２５が閉じているとき、ＸＹＺＲＡＭＰはアース電位に保持されるが、ＦＥＴ２５が開くと、キャパシタ２６に電荷が蓄積し始め、電圧がＶＲＥＧに向かって上昇する。この電圧は、抵抗２７により、約６０μ秒のサンプリング期間中に、約６ｍＶの有効信号範囲全体にわたって比較電圧を掃引するようにスケールダウンされる。
【００１４】
８３Ｃ７５４チップ上のアナログ・マルチプレクサ（ＭＵＸ）２８は、測定中の信号に対応する演算増幅器（たとえばＸ）の出力をオンチップ比較器２９に送るようにセットされる。ＦＥＴ２５が開き、タイマが始動する。比較電圧は、ポインティング・スティックの出力の動作範囲全体にわたって掃引し、スティック電圧を越えると、Ｘ演算増幅器１７がオンになり、急速に上昇する電圧を生成する。この電圧は、ＭＵＸ２８を通って比較器２９に流れる。比較器２９は、増幅器出力がＢＡＮＤＧＡＰ  ＲＥＦを越えるときの時間を検出し、タイマを停止する。タイマの読みはスティック電圧の大きさを示す。
【００１５】
Ｚの測定も同様であるが、ＦＥＴ１５が開き、したがって抵抗１６と１つの抵抗としてのセンサ・ブリッジ全体が分圧器を構成する点、スイッチ２０が閉じ、したがって抵抗３５が抵抗２４と並列になってＤＡＣ出力をＺ演算増幅器１９に伝える点、およびＦＥＴ２１が開いて、したがってＺ信号の異なる特性と一致するように抵抗３０を通じてランプに電圧がかけられる点が異なる。
【００１６】
電源の雑音および変動から十分に絶縁するために、測定の間中アナログ回路を電源電圧ＡＶＣＣから分離する。ＦＥＴ３１が開き、ＦＥＴ３２が閉じるので、電力がキャパシタ３３から供給される。毎回の測定の前に、ＦＥＴ３２が開き、ＦＥＴ３１は比較器３４により、キャパシタ３３が、ＡＶＣＣの許容可能な最低値（公称５ボルトの回路では４．５Ｖ）よりも少し低い調整電圧に充電されるようにＢＡＮＤＧＡＰ  ＲＥＦに基づいて制御される。測定中、その電圧（ＶＲＥＧ）は、回路のワット損のために減少する。サンプリング時間の合間には、ＦＥＴ３１と３２は両方とも開いており、したがってキャパシタ３３は内部の漏れによってのみ電荷を失うが、その量は一般に極めて小さい。アナログ比較器のスイッチング時間に対するマイクロプロセッサのデジタル・スイッチング過渡電流による干渉を避けるために、マイクロプロセッサは、アイドル・モードにされ、それにより、測定を行うために使用されるタイマを除き、マイクロプロセッサの全ての内部回路から内部クロック駆動信号（および関連する過度電流）が除去される。この絶縁によって、５ボルトのプロセッサ電源に任意の周波数の１ボルト程度の雑音がある場合に、この回路で３０μＶの入力信号の安定した正確な測定が可能になる。
【００１７】
比較的安価な抵抗でも、必要な測定精度に十分な小さな公差を有する。小さな公差のキャパシタは、さらに高価である。とりわけ、キャパシタ３３、特にキャパシタ２６の値が、測定精度に影響を及ぼす。ＤＡＣの線形性を較正に利用することにより、安価なキャパシタが使用できるようになる。電源オン較正プロセスでは、ＤＡＣは、信号の測定値がスケールのほぼ中間になるように設定される。ＤＡＣの各ステップは、たとえば２００のレンジでは１０など、測定におけるある単位数に対応し、キャパシタの値には依存しない。ＤＡＣの設定が、ある一定のステップ数だけ変更される場合は、測定値も対応する量だけ変化するはずである。不一致があれば、後続の測定に補正率として適用することができる。
【００１８】
この回路は、±１０％にも及ぶ電源の変動に耐えることができる。入力と比較電圧は３０μＶレベルの信号を搬送し、相応に雑音の影響を受けるが、どちらも比較的低インピーダンスであり雑音を拾いにくい。他の回路網は、感度が約３０分の一以下である。当然ながら、ＡＶＳＳを場所ごとに異ならせる外来性のアース電流は、回避しなければならない。特に、センサからの接地帰路は、抵抗２３のアース端に近くなければならない。
【００１９】
図１の回路の動作を、図２にタイミング図で示す。図の下部に丸で囲んだ数で示したタイミング点を、次の表に示す。
【００２０】
タイミング点  動作
１              変換サイクル開始
２              演算増幅器安定化およびキャパシタ再充電のための遅延
３              Ｘ  ＭＵＸ選択、ＤＡＣ出力ゼロ
４              ＭＵＸとＤＡＣの整定のための遅延
５              ＡＶＣＣから電源を分離
６              Ｘ  ＤＡＣ値設定
７              ランプ・キャパシタ解放、タイマ始動、マイクロプロセッサ−アイドル状態
８              比較器トリップ、タイマの停止、マイクロプロセッサ稼働
９              ランプ・キャパシタ短絡、減結合キャパシタの再充電
１０            Ｙ  ＭＵＸ選択、ＤＡＣ出力ゼロ
１１            ＭＵＸとＤＡＣの整定のための遅延
１２            ＡＶＣＣから電源を分離
１３            Ｙ  ＤＡＣ値設定
１４            ランプ・キャパシタ解放、タイマ始動、マイクロプロセッサ−アイドル状態
１５            比較器トリップ、タイマの停止、マイクロプロセッサ稼働
１６            ランプ・キャパシタ短絡、減結合キャパシタの再充電
１７            ランプ・バイアス変更、センサ・バイアス変更
１８            Ｚ  ＭＵＸ選択、ＤＡＣ出力ゼロ
１９            ＭＵＸとＤＡＣの整定のための遅延
２０            ＡＶＣＣから電源を分離
２１            Ｚ  ＤＡＣ値設定
２２            ランプ・キャパシタ解放、タイマ始動、マイクロプロセッサ−アイドル状態
２３            比較器トリップ、タイマ停止、マイクロプロセッサ稼働
２４            ランプ・キャパシタ短絡、減結合キャパシタの再充電
２５            減結合キャパシタのフロート
２６            変換サイクル完了
【００２１】
本発明を１つの好ましい実施形態に関して説明したが、当業者は、本発明が、併記の特許請求の範囲の趣旨および意図の範囲内で修正を行うことができることを理解されよう。
【００２２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２３】
（１）２つの抵抗の比率を測定するための回路であって、
同じ基準電圧源に基づいて、分圧器として接続された前記２つの抵抗によって生成される電圧に近い基準電圧を生成する手段と、
前記同じ基準電圧源に基づいて、既知の勾配の電圧ランプを前記基準電圧に加える手段と、
前記基準電圧および前記電圧ランプの一致を認識する比較手段と、
前記一致の発生を計時し、それにより前記比率を電圧の変化で測定する手段と
を含む回路。
（２）前記比較手段の前に挿入されたマルチプレクサ手段をさらに含み、測定が、複数の相互接続された抵抗対で行われる、上記（１）に記載の回路。
（３）測定期間中は電圧供給源から回路を分離する手段をさらに含む、上記（１）に記載の回路。
（４）前記分離する手段が、回路内の構成要素の物理特性に基づいた電圧調整手段を含む、上記（３）に記載の回路。
（５）２つの抵抗の比率を測定する方法であって、
同じ基準電圧源に基づいて、分圧器として接続された前記２つの抵抗によって生成される電圧に近い基準電圧を生成する段階と、
前記同じ基準電圧源に基づいて既知の勾配の電圧ランプを前記基準電圧に加える段階と、
前記基準電圧および前記電圧ランプの一致を検出する段階と、
前記一致の発生を計時し、それにより前記比率を電圧の変化で測定する段階と
を含む方法。
（６）測定が複数の相互接続された抵抗対で行われ、それぞれの抵抗対の基準電圧と電圧ランプの一致を別々に検出する段階をさらに含む、上記（５）に記載の方法。
（７）測定期間中、電圧供給源から回路を分離する段階をさらに含む、上記（５）に記載の方法。
（８）図形表示装置上でカーソルを制御するためのカーソル制御信号を生成する回路であって、
カンチレバー・ビームに取り付けられ、電圧源と回路グランドとの間で２つの並列な半ブリッジ回路として電気接続された第１、第２、第３および第４の歪みゲージを有するセンサと、
前記電圧源と前記回路グランドの間に接続された分圧器と、
前記半ブリッジ回路のそれぞれの中間点に接続され、かつ前記分圧器のタップに共通接続された第１および第２の演算増幅器と、
前記電圧源と前記回路グランドの間に接続され、既知の勾配のランプ電圧を前記分圧器の前記タップに供給することによって、前記第１および第２の演算増幅器から、前記センサからの出力に対応するＸ出力信号およびＹ出力信号をそれぞれ生成させるＲＣランプ回路と、
前記ＲＣランプ回路に接続され、最初に前記ＲＣランプ回路を放電し、次に充電サイクルを開始して前記ランプ電圧を生成するスイッチと、
前記Ｘ出力信号および前記Ｙ出力信号を受け取って選択的に通過させるように接続されたマルチプレクサと、
前記マルチプレクサに接続され、前記マルチプレクサを通過した信号が所定のしきい値と等しくなったとき、出力を生成する比較器と、
前記ランプ電圧の開始時に始動し、前記比較器が前記出力を生成したときに停止するように制御されるタイマと
を含む回路。
（９）前記半ブリッジ回路と前記分圧器のタップとに接続され、前記ＲＣランプ回路からのランプ電圧に応答して前記センサの第３の出力に対応するＺ出力信号を生成して前記マルチプレクサに供給する第３の演算増幅器と、
前記ＲＣランプ回路と前記センサとに接続され、前記Ｚ出力信号の測定中にランプ・バイアスおよびセンサ・バイアスを変更するバイアス手段と
をさらに含む、上記（８）に記載の回路。
（１０）電圧供給源および当該回路に交互に接続され、前記電圧供給源から分離されている間に当該回路に電力を供給する記憶キャパシタをさらに含む、上記（８）に記載の回路。
（１１）測定が電源電圧の変動の影響を受けないようにするために、構成要素のバンドギャップ特性に基づく電圧調整手段をさらに含む、上記（１０）に記載の回路。
【図面の簡単な説明】
【図１】本発明による回路の好ましい実施形態の概略図である。
【図２】図１の回路の動作を示すタイミング図である。
【符号の説明】
１１  歪みゲージ
１２  歪みゲージ
１３  歪みゲージ
１４  歪みゲージ
１５  電界効果トランジスタ（ＦＥＴ）
１６  抵抗
１７  演算増幅器
１８  演算増幅器
１９  演算増幅器
２０  スイッチ
２１  ＦＥＴ
２２  抵抗
２３  抵抗
２４  抵抗
２５  ＦＥＴ
２６  キャパシタ
２７  抵抗
２８  マルチプレクサ（ＭＵＸ）
２９  オンチップ・キャパシタ
３０  抵抗
【図１】
0003544449.tif 000002
【図２】
0003544449.tif 000003