(57)【特許請求の範囲】
【請求項１】
逆導電型不純物をドープされた井戸が中に形成されたドープ半導体基板を備えるＭＯＳＦＥＴデバイスであって、１対の分離領域が前記井戸中に形成され、ゲート酸化物層が前記井戸の上に形成され、ＦＥＴデバイスが前記ゲート酸化物層の上に形成されたゲート電極によって画定され、ソース領域およびドレイン領域が前記ゲート電極に自己整合しかつ前記井戸中に形成され、前記ゲート酸化物層上に形成された前記ゲート電極が前記ソース領域およびドレイン領域に整合し、
前記ゲート電極が、
前記ゲート酸化物層上に形成されたドープ・ポリシリコン層と、
前記ドープ・ポリシリコン層上に形成された該ポリシリコン層中のドーパントの外方拡散を抑制する窒化タングステン・ドーパント障壁層と、
前記ドーパント障壁層上に形成されたケイ化タングステン層とのスタックを含み、
前記窒化タングステン・ドーパント障壁層は、Ｗ2Ｎ相であることを特徴とするＭＯＳＦＥＴデバイス。
【請求項２】
前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層が形成されることを特徴とする請求項１に記載のデバイス。
【請求項３】
前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層が形成され、
窒化ケイ素キャップ層が、前記スタック上の前記ケイ化タングステン層の表面上に形成され、
窒化ケイ素スペーサが、前記側壁層及び前記キャップ層に隣接して形成されることを特徴とする請求項１に記載のデバイス。
【請求項４】
前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層が形成され、
前記ソース／ドレイン領域の間に前記ＦＥＴデバイスのチャネルを有するように、軽くドープされたソース／ドレイン拡張領域が前記側壁層側に前記ソース／ドレイン領域に隣接して形成されることを特徴とする請求項１に記載のデバイス。
【請求項５】
前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層が形成され、
前記ソース／ドレイン領域の間に前記ＦＥＴデバイスのチャネルを有するように、軽くドープされたソース／ドレイン拡張領域が前記側壁層側に前記ソース／ドレイン領域に隣接して形成され、
窒化ケイ素キャップ層が、前記スタック上の前記ケイ化タングステン層の表面上に形成され、
窒化ケイ素スペーサが、前記キャップ層を含む前記スタックに隣接して形成されることを特徴とする請求項１に記載のデバイス。
【請求項６】
Ｎ導電型不純物をドープされた井戸が中に形成されたＰ−ドープ半導体基板を備えるＭＯＳＦＥＴデバイスであって、１対の分離領域が、前記Ｎ導電型不純物をドープされた井戸の上に形成されたゲート酸化物層とともに前記Ｎ導電型不純物をドープされた井戸内に形成され、ＦＥＴデバイスが前記ゲート酸化物層の上に形成されたゲート電極によって画定され、ソース領域およびドレイン領域が前記ゲート電極に自己整合しかつ前記井戸内に形成され、前記ゲート酸化物層の上に形成された前記ゲート電極が前記ソース領域およびドレイン領域に整合し、
前記ゲート電極が、
前記ゲート酸化物層上に形成されたドープ・ポリシリコン層と、
前記ドープ・ポリシリコン層上に形成された該ポリシリコン層中のドーパントの外方拡散を抑制する窒化タングステン・ドーパント障壁層と、
前記窒化タングステン層上に形成されたケイ化タングステン層とのスタックを含み、
前記窒化タングステン・ドーパント障壁層は、Ｗ2Ｎ相であることを特徴とするＭＯＳＦＥＴデバイス。
【請求項７】
Ｐ−ドープ半導体基板中にＮ導電型不純物をドープされた井戸を形成するステップと、
前記Ｎ導電型不純物をドープされた井戸内に１対の分離領域を形成するステップと、
前記Ｎ導電型不純物をドープされた井戸の上にゲート酸化物層を形成するステップと、
前記ゲート酸化物層の上にゲート層をパターン化したスタックを含むゲート電極を形成するステップと、
前記ゲート電極に自己整合するソース領域およびドレイン領域を前記Ｎ導電型不純物をドープされた井戸内に形成するステップとを備え、
前記ゲート電極を形成するステップは、
前記ゲート酸化物層上にドープ・ポリシリコン層を形成するステップと、
前記ドープ・ポリシリコン層上に該ポリシリコン層中のドーパントの外方拡散を抑制する窒化タングステン・ドーパント障壁層を形成するステップと、
前記ドーパント障壁層上にケイ化タングステン層を形成するステップと、
前記ゲート層をパターン化したスタックを形成して、該スタックを含むゲート電極にするステップとを含み、
前記窒化タングステン・ドーパント障壁層は、Ｗ2Ｎ相である、
Ｐ−ドープ半導体基板上にＭＯＳＦＥＴデバイスを製造する方法。
【請求項８】
前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層を形成するステップを含むことを特徴とする請求項７に記載の方法。
【請求項９】
前記ゲート電極を形成するステップは更に、前記ゲート層をパターン化したスタックを含むゲート電極を形成する前に、前記ケイ化タングステン層の表面上に窒化ケイ素キャップ層を形成するステップを含み、
前記スタックの前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層を形成するステップと、
前記側壁層及び前記キャップ層に隣接して窒化ケイ素スペーサを形成するステップとを含むことを特徴とする請求項７に記載の方法。
【請求項１０】
前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層を形成するステップと、
前記ソース／ドレイン領域の間に前記ＦＥＴデバイスのチャネルを有するように、軽くドープされたソース／ドレイン拡張領域を前記側壁層側に前記ソース／ドレイン領域に隣接して形成するステップを含むことを特徴とする請求項７に記載の方法。
【請求項１１】
前記ゲート電極を形成するステップは更に、前記ゲート層をパターン化したスタックを含むゲート電極を形成する前に、前記ケイ化タングステン層の表面上に窒化ケイ素キャップ層を形成するステップを含み、
前記スタックの前記ポリシリコン層、前記ドーパント障壁層、および前記ケイ化タングステン層に隣接して側壁層を形成するステップと、
前記側壁層を形成した後に、前記ソース／ドレイン領域の間に前記ＦＥＴデバイスのチャネルを有するように、軽くドープされたソース／ドレイン拡張領域を前記側壁層側に前記ソース／ドレイン領域に隣接して形成するステップと、
前記キャップ層を含む前記スタックに隣接して窒化ケイ素スペーサを形成するステップとを含むことを特徴とする請求項７に記載の方法。
。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関し、より詳細には、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）デバイスに関する。
【０００２】
【従来の技術】
ＤＲＡＭデバイス中の代表的なポリサイド・ゲート・スタックは、シリコン／ゲート酸化物／Ｎ＋ドープ・ポリシリコン／ＷＳｉｘ／キャップ絶縁体という複数の層の複合物から構成される、以下ではＧＣスタックと呼ぶゲート電極スタックを含んでいる。パターン化したＮ＋ドープ・ポリシリコン層およびＷＳｉｘ層が、ゲート電極スタック中のゲート導体（ＧＣ）を構成する。
【０００３】
ポリサイド構造の製造は、ドープ・ポリシリコンのその場での付着、またはポリシリコン（またはアモルファス・シリコン）の付着と、その後のＡｓ＋またはＰ＋の注入、それに続いてのウェット・クリーニングおよびスパッタまたはＣＶＤ（化学的気相付着）によるケイ化タングステン（ＷＳｉｘ）の付着からなる。上記のプロセス中に遭遇する問題には次のようなものがある。
【０００４】
１）ポストＧＣスタック熱サイクル中に、ポリシリコン中のドーパント原子がＷＳｉｘ層中に移動する。図２２に、従来技術において実施されている５００ÅＮ＋ドープ・ポリシリコン／５００ÅＷＳｉ２．８／２０００ÅＳｉ３Ｎ４のＧＣスタックの二次イオン質量分析（ＳＩＭＳ）のヒ素（Ａｓ＋）プロファイルを示す。このプロファイルは、ドーパント濃度とＧＣスタックの表面からの深さの関係を示すものである。プロセス中、ドーパントは、ポリシリコンとＷＳｉｘの境界およびＷＳｉｘとキャップ窒化ケイ素の境界で分配され、堆積する。ドーパントの移動および堆積により、ポリシリコンとゲート酸化物の境界におけるドーパント濃度は低下し、その結果ゲートの一部が空乏化し、通常、等価酸化物厚さｔｅｑが増大するのでＦＥＴ性能が劣化する。
【０００５】
２）大量注入ステップおよび薄膜付着ステップは、しばしば、ポリシリコンの金属汚染およびその後のゲート酸化物およびシリコン基板中への金属の浸透をもたらし、それにより酸化物の保全性および信頼性が損なわれ、またＤＲＡＭセルの保持時間が短くなる。
【０００６】
３）二重仕事関数ＣＭＯＳ（ＮＭＯＳ上のＮ＋ポリシリコン、ＰＭＯＳ上のＰ＋ポリシリコン）では、ＰＭＯＳゲート中にホウ素が浸透すると、ゲート酸化物およびＭＯＳＦＥＴの性能が劣化する。ホウ素の浸透を回避するかまたは最小限に抑えるよう特に注意しなければならないが、そうすると、プロセスの複雑さが増大し、またフレキシビリティが小さくなる。一例は、余分な水素を発生させて浸透を増大させることが分かっている、窒化物キャップを必ず回避することである。
【０００７】
Ｍ．Ｅ．トマス（Ｔｈｏｍａｓ）の米国特許第５４１４３０１号「Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｓｙｓｔｅｍ  ｆｏｒ  ａｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ」には、トランジスタ構造中の障壁層および相互接続用に窒化タングステンおよびケイ化タングステンを使用することが記載されている（欄１、５−１５行、欄２、２７−６８行、欄３、１−３１行、欄４、３４−６８行、欄５、１−６８行、欄６、１−２８行）。名称が示すように、トマスの特許は、相互接続に関するもので、ＭＯＳＦＥＴには関係しない。付着した障壁膜の主要な目的は、基板が５００℃以上の温度を受けたときに、シリコンの移動およびその後の接合中の「スパイク」の形成を防ぐことである。この構造は、ケイ化チタンおよび窒化チタンを強調し、バイポーラ構造中の電気移動およびカーケンドル効果に焦点を当てている。反対に、本発明では、障壁層としてポリシリコン・ゲート・スタック中に窒化タングステンをケイ化タングステンとともに使用して、金属およびドーパントがゲート酸化物中へ移動するのを防止する。これは、まったく異なる手法および目的である。
【０００８】
文献「Ｍｅｔａｌ  Ｄｉｆｆｕｓｉｏｎ  Ｂａｒｒｉｅｒ  Ｃｏｍｐｏｓｉｔｅ  Ｉｎ  Ｐｏｌｙｃｉｄｅ  Ｐｒｏｃｅｓｓ」、Ｒｅｓｅａｒｃｈ  Ｄｉｓｃｌｏｓｕｒｅ、２６３ページ（１９８６年３月）には、ポリサイド・プロセスによって製造した構造中に設けられた双対層の使用が記載されている。双対層の第１の層は、窒化チタン複合下層である。双対層の第２の層は、チタン、コバルトおよび白金からなるグループから選択した金属から構成される薄い金属層である。開示のプロセスでは、まず導電性の高融点金属窒化物（ＴｉＮ）層をポリシリコン基板上に付着する。次に、金属層を付着して、双対層を完成させる。最後に、ケイ化タングステン層を複合双対金属層上（ＴｉＮ層上）に付着する。双対層はドーパント拡散障壁の働きをする。ただし、この文献では、窒化チタンを障壁金属および接着促進剤として使用している。ドーパント拡散の経路は示されていない。この方法は、ソース／ドレイン領域からのドーパントの拡散を防ぐことを目的としていると考えられる。
【０００９】
チェン（Ｃｈｅｎ）他の米国特許第５３１９２４５号「Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ  ｆｏｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ」には、反射窒化物をＩＣ上に形成し、次いで反射窒化物上に反射金属ケイ化を障壁層として付着する集積回路用の局所相互接続が記載されている（欄１、５−２２行、欄２、１−１６行、欄３、１４−６８行、欄４、１−４６行参照）。チェン他の特許はね金属相互接続に焦点を当てている。この方法は、チタン、窒化チタン障壁、およびケイ化タンタルについて例示されている。その主目的は、ソース／ドレイン接合中に「スパイク」を生じることなく（例えば、ソース／ドレインとゲート導体との間に）低抵抗局所相互接続を形成することである。ゲート酸化物中への金属またはドーパントの拡散を防ぐことについては述べられていない。使用する材料は、熱安定度が不十分なためにこの目的には適していない。
【００１０】
ラーマスワミ（Ｒａｍａｓｗａｍｉ）他の米国特許第５４５１５４５号「Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｆｏｒｍｉｎｇ  Ｓｔａｂｌｅ  Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ／Ａｃｔｉｖｅ  Ａｒｅａ  Ｓｉｌｉｃｉｄｅ  Ｓｔｒｕｃｔｕｒｅ  ＶＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎｓ」には、ケイ化チタンをゲート電極上に積層し、次いで窒化チタンの層を積層し、次いでケイ化チタンを積層し、次いでシリコン（Ｓｉ）層を積層するプロセスが記載されている。（欄６−１２、４５−６８、欄２、１−２２行、欄３、１−６８行、欄４、１−３３行）。この特許も、局所相互接続に焦点を当てている。使用する材料は、チタン、窒化チタン、およびケイ化チタンである。その主目的は、導電膜の接着を高め、導電膜が剥がれるのを防ぐために、酸素に対する障壁を形成することである。目的、手順、および使用する材料は、本発明とまったく異なる。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、ポスト・ゲート導体（ＧＣ）熱サイクル中にドーパント原子がポリシリコン層からＷＳｉｘ層中に移動するのを防ぐことである。
【００１２】
【課題を解決するための手段】
第１の本発明の内容は、逆導電型不純物をドープされた井戸が中に形成されたドープ半導体基板を備えるＭＯＳＦＥＴデバイスであって、１対の分離領域が前記井戸中に形成され、ゲート酸化物層が前記井戸の上に形成され、ＦＥＴデバイスが前記ゲート酸化物層の上に形成されたゲート電極によって画定され、ソース領域およびドレイン領域が前記ゲート電極に自己整合しかつ前記井戸中に形成され、前記ゲート酸化物層上に形成された前記ゲート電極が前記ソース領域およびドレイン領域に整合し、前記ゲート電極が、前記ゲート酸化物層上に形成されたドープ・ポリシリコン層と、前記ドープ・ポリシリコン層上に形成された該ポリシリコン層中のドーパントの外方拡散を抑制する窒化タングステン・ドーパント障壁層と、前記ドーパント障壁層上に形成されたケイ化タングステン層とのスタックを含み、 前記窒化タングステン・ドーパント障壁層は、Ｗ2Ｎ相であることを特徴とするＭＯＳＦＥＴデバイスである。
また、第２の本発明の内容は、Ｐ−ドープ半導体基板中にＮ導電型不純物をドープされた井戸を形成するステップと、前記Ｎ導電型不純物をドープされた井戸内に１対の分離領域を形成するステップと、前記Ｎ導電型不純物をドープされた井戸の上にゲート酸化物層を形成するステップと、前記ゲート酸化物層の上にゲート層をパターン化したスタックを含むゲート電極を形成するステップと、前記ゲート電極に自己整合するソース領域およびドレイン領域を前記Ｎ導電型不純物をドープされた井戸内に形成するステップとを備え、前記ゲート電極を形成するステップは、前記ゲート酸化物層上にドープ・ポリシリコン層を形成するステップと、前記ドープ・ポリシリコン層上に該ポリシリコン層中のドーパントの外方拡散を抑制する窒化タングステン・ドーパント障壁層を形成するステップと、前記ドーパント障壁層上にケイ化タングステン層を形成するステップと、前記ゲート層をパターン化したスタックを形成して、該スタックを含むゲート電極にするステップとを含み、前記窒化タングステン・ドーパント障壁層は、Ｗ2Ｎ相である、Ｐ−ドープ半導体基板上にＭＯＳＦＥＴデバイスを製造する方法である。
本発明では、窒化タングステンを障壁として使用することにより、窒化チタン（ＴｉＮ）よりも簡単なスタックおよび高い熱安定度が得られる。窒化タングステンは、適切な温度でアニールする前はＷyＮによって、アニールした後ではＷ2Ｎによって表される。さらに、本発明は、ゲート酸化物、ポリシリコン、窒化タングステン、ケイ化タングステン、および低圧窒化物キャップ絶縁プロセスからなるＭＯＳＦＥＴゲート・スタックに適している。このスタックは、２５６メガビットＤＲＡＭを製造する場合に使用されるポスト・ゲートＲＩＥ再酸化プロセスおよびソース／ドレイン・アニールに耐える。本発明は、将来のＤＲＡＭおよび論理回路技術に適用できる。本発明は、高い温度に耐えられるので、イオン・エッチング（ＲＩＥ）およびイオン注入によって生じる損傷、したがって接合および表面の漏れを減らすのに役立つ。特に重要なことは、本発明が二重仕事関数ゲート（ＮＭＯＳ上のＮ＋ポリシリコン、ＰＭＯＳ上のＰ＋ポリシリコン）に適用できることである。従来は、二重仕事関数ＣＭＯＳプロセスの導入には、ホウ素がＰ＋ポリシリコンからゲート酸化物中へ浸透し、ＰＭＯＳが劣化するという問題があった。
【００１３】
本発明は、窒化物キャップが存在する場合でも、ホウ素の浸透を防ぐ。
【００１４】
本発明の方法によれば、ポリシリコン／ＷＳｉｘ構造中に適切なドーパント拡散障壁を形成して、ポリシリコン層からＷＳｉｘ中へのドーパントの外方拡散を最小限に抑える。したがって、拡散障壁は、ポストＷＳｉｘ付着アニール中のポリシリコン中のドーパントの空乏化を防ぎ、また高濃度（約３×１０２０原子／ｃｍ３）の電気的に活性なドーパント材料がポリシリコンとゲート酸化物の境界に残るようにして、等価酸化物厚さ（ｔｅｑ）の増大および関連するＭＯＳＦＥＴ性能の劣化を防ぐ。
【００１５】
このようにして得られた構造は、Ｓｉ／ゲート酸化物／ドープ（Ｎ＋またはＰ＋）ポリシリコン／ＷｙＮ／ＷＳｉｘ／キャップ絶縁体から構成される。
【００１６】
本発明によるＧＣスタックを、Ｓｉ／ゲート酸化物／Ｎ＋ポリシリコン／ＷｙＮ／ＷＳｉｘ／キャップ絶縁体のようなＮ＋ポリシリコン・ゲートについて例示する。
【００１７】
拡散障壁（ＷｙＮ）はまた、ＷＳｉｘ層から下地のポリシリコンおよびゲート酸化物への（注入中および薄膜付着中に混入する）金属不純物の移動を防ぐ。
【００１８】
本発明の上記その他の態様および利点について、以下に添付の図面を参照しながら説明し、記述する。
【００１９】
【発明の実施の形態】
図１から図１４に、ＭＯＳＦＥＴデバイス１０を製造する本発明による製造プロセス中の一連のステップを示す。デバイス１０は、ステップ・バイ・ステップでデバイスの製造中の展開を示す各ステップごとに同じ断面図で示されている。
【００２０】
図１において、デバイス１０は、厚さ約５００ｎｍの薄いブランケット絶縁層１３がその上に形成された平坦な上面１１’を有する従来のＰ−ドープ・シリコン基板１１を含むものとして示されている。
【００２１】
図２、図３、図４および図５に、本発明によるデバイス用の分離領域を形成する１つの方法を示す。
【００２２】
図２に、デバイス１０の右側および左側に開口１２’および１２”を有するフォトレジスト・マスク１２を使用して、ステンシル１３’の働きをする下地の絶縁体１３をパターン化して、シリコン基板１１中にトレンチをエッチングした後の図１のデバイス１０を示す。デバイス１０の右側および左側に開口８および８’を有するステンシル１３’中に、開口１２’および１２”の下にシリコン基板１１の表面１１’までエッチングすることによってパターン化したマスク１２が、絶縁層１３の表面上に形成してある。
【００２３】
マスク１２を使用して、基板１１を異方性ＲＩＥ（反応性イオン・エッチング）によって開口１２’および１２”中にエッチングし、基板１１中に２つの浅いトレンチ８および８’を形成する。それらのトレンチの一方はマスク１２の一方の側にある。
【００２４】
図３に、マスク１２をデバイス１０から剥がし、シリコン基板１１中にトレンチ９および９’をエッチングした後の図２のデバイス１０を示す。膜１３をパターン化して、ステンシル１３’を形成し、基板１１中にステンシル１３’の開口８および８’の下にそれぞれ浅いトレンチ９および９’をエッチングしてある。トレンチは、一般に構造を囲み、異なる形状を有する。トレンチ９および９’は、シリコン１１中に約２５０ｎｍの深さを有する。これをステンシル１３’中に方向性反応性イオン・エッチング（ＲＩＥ）によって形成すると、図３に示される結果が得られる。
【００２５】
図４に、デバイス１０の表面上に浅いトレンチ分離（ＳＴＩ）酸化物膜（１４、１４’）を付着し、その後酸化物膜の表面を研磨し、ステンシルを除去し、犠牲酸化物（二酸化ケイ素）層１５を露出したシリコン表面１１’上に成長させまたは付着した後の図３のデバイス１０を示す。図では、トレンチ９および９’は酸化物（二酸化ケイ素）で充填されおり、これが浅いトレンチ分離（ＳＴＩ）領域１４、１４’を構成する。トレンチ９および９’中に二酸化ケイ素ＳＴＩ領域１４および１４’を形成するために、適切な厚さの絶縁膜（好ましくは二酸化ケイ素）を化学的気相付着（ＣＶＤ）などの方法によってデバイス１０の表面全体上に共形に付着し、トレンチ９、９’を充填する。次いで、絶縁膜の表面を化学機械研磨（ＣＭＰ）やエッチングなどの方法によって平坦化する。次いで、一般にシリコン基板１１を酸化させることによって露出したシリコン表面１１’上に厚さ約１５ｎｍの犠牲酸化物層１５を形成すると、図４に示される構造が得られる。
【００２６】
局所酸化（ＬＯＣＯＳ）やフィールド酸化物（ＦＯＸ）など、他の分離方式もこの好ましい実施形態で使用できることが当業者には理解できよう。
【００２７】
図５に、Ｐ−基板１１中にＮ−型ドーパント・イオン１６を注入して、その中にＮ−井戸１７を形成した後の図３のデバイス１０を示す。当業者ならよく理解できるように、フォトレジスト・マスク（説明を簡単にするために図示せず）をパターン化して、ＰＭＯＳＦＥＴを形成する選択した領域内にＮ−井戸を注入する。Ｐ−井戸は、一般に他のマスクを使用してウエハの残部上に注入する。
【００２８】
Ｎ−井戸を形成するために、リン・イオンまたはヒ素イオン１６を約１０１３原子／ｃｍ２ないし約１０１４原子／ｃｍ２の照射量で、一般に約１００ｋｅＶないし約１０００ｋｅＶのエネルギーで注入する。得られた不純物プロファイルは、一般に、約１０１７原子／ｃｍ３ないし約１０１８原子／ｃｍ３の濃度でピークを示す。
【００２９】
Ｎ−井戸マスクを使用して、リン・イオンまたはヒ素イオンを約１０１２原子／ｃｍ２ないし約１０１３原子／ｃｍ２の照射量で、約１０ｋｅＶないし約１００ｋｅＶのエネルギーでイオン注入して、パンチスルーを抑え、ＭＯＳＦＥＴしきい電圧を調整する。
【００３０】
浅いトレンチ領域が図５に示されているが、１つの井戸の中に複数のＳＴＩ領域があってもよい。
【００３１】
図６に、犠牲酸化物層１５をデバイス１０から剥がし、Ｎ−井戸１７の表面１１’を露出させた後の図５のデバイス１０を示す。分かりやすいように、しきい値調整領域とパンチスルー停止領域の境界は図示していない。
【００３２】
図７に、露出した表面１１’上に二酸化ケイ素ゲート酸化物１８（厚さ約４ｎｍないし約２０ｎｍ）を形成した後の図６のデバイス１０を示す。
【００３３】
図８に、ゲート酸化物層１８およびＳＴＩ領域１４、１４’上にドープ・ポリシリコン層２０を形成した後の図７のデバイス１０を示す。層２０は、厚さ約１００ナノメートルである。Ｎ＋ドープ・ポリシリコン層２０の場合、層２０は、従来のｉｎｓｉｔｕ・ドープ・プロセスによってドープするか、または付着後にイオン注入によってドープする。双対関数ＣＭＯＳでは、Ｎ＋ポリシリコンは、一般にヒ素またはリンでドープし、Ｐ＋ポリシリコンは、一般にホウ素でドープする。
【００３４】
図９に、厚さ約５ｎｍないし約２０ｎｍの窒化タングステン（ＷｙＮ）層２２から始まる複数の層をポリシリコン層２０の露出した表面上に付着した後の図８のデバイス１０を示す。窒化タングステン（ＷｙＮ）層２２は、反応性スパッタおよび化学的気相付着（ＣＶＤ）またはスパッタ・ケイ化タングステン＋ＮＨ３アニールのうちから選択したプロセスによってドープ・ポリシリコン層２０上に形成する。窒化タングステン（ＷｙＮ）層２２のＷｙＮ付着の前に、１５０℃まで加熱し、真空室内でガス抜きする標準のステップを使用し、ウエハを固定せずかつ加熱せずにケイ化タングステン・ターゲットを使用してＷｙＮをスパッタする。表ＩおよびＩＩに、窒化タングステン（ＷｙＮ）層２２の反応性スパッタのプロセスを示す。
【表１】
窒化タングステン（ＷｙＮ）スパッタ・プロセス・パラメータ
電力            ガス            流量
２０００Ｗ      アルゴン        ２０ｓｃｃｍ
２０００Ｗ      Ｎ２              ６０ｓｃｃｍ
【表２】
窒化タングステン（ＷｙＮ）スパッタ付着の厚さおよび時間
厚さ                    時間
２０ｎｍ（２００Å）    ３５．０秒
１５ｎｍ（１５０Å）    ２６．３秒
１０ｎｍ（１００Å）        １７．５秒
５ｎｍ（５０Å）          ８．７秒
【００３５】
窒化タングステン（ＷｙＮ）層２２の上に、厚さ約５０ナノメートルないし約１００ナノメートルのケイ化タングステン（ＷＳｉｘ）層２４をＣＶＤまたはスパッタ・プロセスによって付着して形成する。厚さ５０ナノメートルの層は、約２．８秒間にスパッタすることができる。
【００３６】
ケイ化タングステン（ＷＳｉｘ）層２４上に厚さ約７５ナノメートルないし約２００ナノメートルの窒化ケイ素（Ｓｉ３Ｎ４）キャップ層２６を（好ましくはＣＶＤプロセスによって）形成する。窒化ケイ素（Ｓｉ３Ｎ４）は、低圧ＣＶＤ（ＬＰＣＶＤ）によって約７２０℃ないし約８００℃の温度で約３０分ないし約１５０分間で形成することができる。
【００３７】
図１０に、窒化ケイ素キャップ層２６上にマスク２８の両側に窓２８および２８'を有するゲート電極フォトレジスト・マスク２８を形成した後の図９のデバイス１０を示す。マスク２８は、厚さ約１μｍであり、ＳＴＩ領域１４、１４'の間の中央に示されている。等方性垂直エッチング・プロセスを窓２８および２８'を通り、層２０、２２、２４およびキャップ層２６からなるゲート層を通ってゲート酸化物層１８およびＳＴＩ領域１４、１４'まで実施し、層２０、２２、２４およびキャップ層２６からなるゲート層をパターン化してスタック２７に変換し、そのスタック２７の側壁を露出させる。
【００３８】
図１１に、スタックの側壁を酸化させた後の図１０のデバイス１０を示す。このステップでは、スタック２７の側壁上に厚さ約１０ナノメートルの酸化物層３０、３０'を形成する。層３０、３０'は、層２０、２２のスタック２７の側壁（すなわち、層２０、２２、２４の側壁）に隣接して形成されて、そのスタック２７を含むゲート電極が形成される。
【００３９】
次に、図１２に、ホウ素イオン３２を約５×１０１１原子／ｃｍ−２ないし約５×１０１２原子／ｃｍ−２の照射量で、ホウ素ドーパントの約５ｋｅＶないし約１０ｋｅＶのエネルギーでイオン注入することによって、任意選択の従来の軽くドープされたＰ−ソース／ドレイン拡張領域３３、３３’をＮ−井戸１７中のスタック２７の両側に形成する際中の図１２のデバイス１０を示す。
【００４０】
図１３に、窒化ケイ素キャップ層２６を含む側壁層３０および３０’とスタック２７に隣接して従来の窒化ケイ素（Ｓｉ３Ｎ４）スペーサ３１および３１’を形成した後の図１２のデバイス１０を示す。窒化ケイ素スペーサ３１および３１’は、窒化ケイ素層の従来のブランケット付着を行い、その後ＲＩＥ（反応性イオン・エッチング）による従来の方向性（異方性）スペーサ・エッチングを行うことによって形成する。
【００４１】
図１４に、ドーパント・イオン３４を用いてＰＭＯＳソース／ドレイン領域３６／３６’を形成するＢＦ２の自己整合イオン注入を行う際の図１３のデバイス１０を示す。イオン３４は、約７×１０１２原子／ｃｍ−２ないし約７×１０１４原子／ｃｍ−２の照射量で、約１５ｋｅＶのエネルギーでイオン注入する。
【００４２】
ＭＯＳＦＥＴデバイスを形成する方法
本発明の方法によるデバイス１０を製造する方法はいくつかある。
【００４３】
図１５に、本発明によるゲート電極スタックを形成するプロセスの流れ図を示す。
【００４４】
図１６に、本発明によるゲート電極スタックを形成する他のプロセスの流れ図を示す。
【００４５】
図１７に、本発明によるＣＶＤツール内にゲート電極スタックを形成する集積プロセスの流れ図を示す。
【００４６】
図１８に、本発明によるＣＶＤツール内にゲート電極スタックを形成する他の集積プロセスの流れ図を示す。
【００４７】
ドーパント拡散障壁を用いたポリサイドＧＣスタックの製造は、市販のポリサイドシステムや従来のスパッタ・ツールなどの集積加工システム内で行うことができる。
【００４８】
図１５を参照すると、次に説明する本発明による１組のプロセス・ステップを含む本発明の方法の一実施形態が示されている。
【００４９】
１）  ステップ４０で、（図７に示すように）二酸化ケイ素ゲート酸化物層１８（厚さ約４または５ｎｍないし約１０ｎｍ）をＮ−井戸１７上の露出した表面内に形成する。
【００５０】
２）  ステップ４１で、シランおよびアルシン（ＡｓＨ３）またはホスフィン（ＰＨ３）から（リンまたはヒ素をドープする）ｉｎ  ｓｉｔｕ  ＣＶＤドープ・プロセスを使用してゲート酸化物層１８上にＮ＋ドープ・ポリシリコン２０を形成する。
【００５１】
３）  ステップ４２で、窒化タングステンをポリシリコン層２０上に付着する。
【００５２】
４）  ステップ４３で、ジクロロシラン（ＳｉＨ２Ｃｌ２）および六フッ化ケイ化タングステン（ＷＦ６）からケイ化タングステンを付着する。
【００５３】
５）  ステップ４５で、窒化ケイ素（Ｓｉ３Ｎ４）キャップ層２６をＣＶＤによって約７２０℃ないし約８００℃の温度で約３０分ないし約１５０分間デバイス１０上に付着する。
【００５４】
６）  ステップ４６で、高温ＲＴＡ（高速熱アニール）を含むポストＧＣ処理ステップを約１０００℃ないし約１０５０℃で約１０秒ないし約６０秒間実施する。その間、ケイ化タングステンに富んだ窒化タングステン（ＷＮ）がＷ２Ｎ相とともに形成される。Ｗ２Ｎ相の原子充填密度は、ＷまたはＷＳｉｘのそれよりも高いので、Ｗ２Ｎ中のドーパント（または金属汚染）は遅れ、ドーパントがポリシリコン層に、金属汚染がＷＳｉｘ層に閉じ込められる。
【００５５】
７）  ステップ４７で、ドーパント濃度対ＧＣスタックの表面からの深さを決定するために、二次イオン質量分析（ＳＩＭＳ）または分散抵抗プロファイリング（ＳＲＰ）などのプロセスによって不純物プロファイリングを実施する。例を図１９から図２２に示す。
【００５６】
図１６を参照すると、次に説明する本発明による１組のプロセス・ステップを含む本発明の方法の他の実施形態が示されている。
【００５７】
１）  ステップ５０で、二酸化ケイ素ゲート酸化物層１８（図７に示すように、厚さ約４ナノメートルないし約１０ナノメートル）をＮ−井戸１８上の露出した表面１１’上に形成する。
【００５８】
２）  ステップ５１で、真性ポリシリコンをゲート酸化物層１８上に付着する。
【００５９】
３）  ステップ５２で、窒化タングステンを真性ポリシリコンの表面上に付着する。
【００６０】
４）  ステップ５４で、ケイ化タングステンを付着する。
【００６１】
５）  ステップ５５で、ヒ素またはリンをイオン注入する。
【００６２】
６）  ステップ５６で、ケイ化タングステン層２４上に窒化ケイ素層２６キャップ層を約７２０℃ないし約８００℃の温度で約３０分ないし約１５０分間付着する。
【００６３】
７）  ステップ５７で、高温ＲＴＡ（高速熱アニール）を含むポストＧＣ処理ステップを約１０００℃ないし約１０５０℃で約１０秒ないし約６０秒間実施する。その際、ケイ化タングステンに富んだ窒化タングステン（ＷＮ）がＷ２Ｎ相とともに形成される。Ｗ２Ｎ相の原子充填密度は、ＷまたはＷＳｉｘのそれよりも高いので、Ｗ２Ｎ中のドーパント（または金属汚染）は遅れ、ドーパントがポリシリコン層に、金属汚染がＷＳｉｘ層に閉じ込められる。
【００６４】
８）  ステップ５８で、ＳＩＭＳまたはＳＲＰなどのプロセスによってプロファイリングを実施する。
【００６５】
図１７および図１８を参照すると、本発明による方法の一実施形態は、次に説明する本発明による１組のプロセス・ステップを含んでいる。
【００６６】
１）  ステップ６０で、（図７に示すように）厚さ約４ｎｍないし約２０ｎｍの二酸化ケイ素ゲート酸化物層１８を露出した表面１１’上に形成する。
【００６７】
２）  ステップ６１で、シラン（ＳｉＨ４）ガスおよびホスフィン（ＰＨ３）ガスからリン・ドープ・ポリシリコン２０をゲート酸化物層１８上に連続的に付着するｉｎ  ｓｉｔｕプロセスを実施する。
【００６８】
３）  ステップ６２で、六フッ化ケイ化タングステン（ＷＦ６）＋アンモニア・ガスＮＨ３＋水素ガス（Ｈ２）から窒化タングステン（ＷｙＮ）層２２を付着する。
【００６９】
４）  ステップ６３で、ジクロロシランおよび六フッ化ケイ化タングステンからケイ化タングステン（ＷＳｉｘ）層２４を窒化タングステン層２２上に付着する。
【００７０】
５）  ステップ６４で、窒化ケイ素（Ｓｉ３Ｎ４）キャップ層２６をＣＶＤによって約７２０℃ないし約８００℃の温度で約３０分ないし約１５０分間デバイス１０上のケイ化タングステン層２４上に付着する。
【００７１】
６）  ステップ６５で、高温ＲＴＡ（高速熱アニール）を含むポストＧＣ処理ステップを約１０００℃ないし約１０５０℃で約１０秒ないし約６０秒間実施する。その際、ケイ化タングステンに富んだ窒化タングステン（ＷＮ）がＷ２Ｎ相とともに形成される。Ｗ２Ｎ相の原子充填密度は、ＷまたはＷＳｉｘのそれよりも高いので、Ｗ２Ｎ中のドーパント（または金属汚染）は遅れ、ドーパントがポリシリコン層に、金属汚染がＷＳｉｘ層に閉じ込められる。
【００７２】
７）  ステップ６６で、ＳＩＭＳまたはＳＲＰなどのプロセスによってプロファイリングを実施する。
【００７３】
図１８を参照すると、次に説明する本発明による１組のプロセス・ステップが記載されている。
【００７４】
１）  ステップ７０で、厚さ約４ｎｍないし約２０ｎｍの二酸化ケイ素ゲート酸化物層１８を露出した表面１１’上に形成する。
【００７５】
２）  ステップ７１で、シラン（ＳｉＨ４）ガスおよびアルシン（ＡｓＨ３）またはホスフィン（ＰＨ３）ガスから、ドープ・ポリシリコン２０をゲート酸化物層１８上に付着するｉｎ  ｓｉｔｕＣＶＤドープ・プロセス（リンまたはヒ素をドープする）を使用してＮ＋ドープ・ポリシリコン２０を形成する。
【００７６】
３）  ステップ７２で、アンモニア中での、例えばＷＦ６＋アンモニア・ガスＮＨ３＋水素ガス（Ｈ２）中でのケイ化タングステンの反応性スパッタまたはアニールによって、窒化タングステン（ＷｙＮ）層２２をポリシリコン層２０上に付着する。
【００７７】
４）  ステップ７３で、ジクロロシランおよび六フッ化ケイ化タングステンからケイ化タングステン（ＷＳｉｘ）層２４を窒化タングステン（ＷｙＮ）層２２上に付着する。
【００７８】
５）  ステップ７４で、窒化ケイ素（Ｓｉ３Ｎ４）キャップ層２６をＣＶＤによって約７２０℃ないし約８００℃の温度で約３０分ないし約１５０分間デバイス１０上のケイ化タングステン層２４上に付着する。
【００７９】
６）  ステップ７５で、高温ＲＴＡ（高速熱アニール）を含むポストＧＣ処理ステップを約１０００℃ないし約１０５０℃で約１０秒ないし約６０秒間実施する。その間、ケイ化タングステンに富んだ窒化タングステン（ＷＮ）がＷ２Ｎ相とともに形成される。Ｗ２Ｎ相の原子充填密度は、ＷまたはＷＳｉｘのそれよりも高いので、Ｗ２Ｎ中のドーパント（または金属汚染）は遅れ、ドーパントがポリシリコン層に、金属汚染がＷＳｉｘ層に閉じ込められる。
【００８０】
７）  ステップ７６で、ＳＩＭＳまたはＳＲＰなどのプロセスによってプロファイリングを実施する。
【００８１】
図１９に、Ｗ２Ｎ（窒化タングステン）障壁が存在する場合のリンのプロファイルを示す。これは、３つの厚さの窒化タングステン（Ｗ２Ｎ）中のリンの拡散のＳＩＭＳプロファイルである。ドーパント濃度（原子／ｃｍ３）の３つの曲線は、窒化タングステンの厚さが曲線Ａでは５０Å（破曲線）、曲線Ｂでは１００Å（実曲線）、曲線Ｃでは１５０Å（点曲線）の場合のリン濃度とＧＣスタック中の深さの関係を示す。グラフには、窒化ケイ素（窒化物）のＧＣスタック中の０ないし約１８００Åの層、その次にポリシリコン層が始まる厚さ約２７００ÅまでのＷＳｉ／ＷＮを示す２つの垂直な破線がある。
【００８２】
曲線Ａ（５０Å）の場合、ドーパント濃度は、ポリシリコンとＷ２Ｎの境界における約２×１０２０原子／ｃｍ３からケイ化タングステン（ＷＳｉ）中の約５×１０１９原子／ｃｍ３まで減少している。曲線Ｂ（１００Å）の場合、ドーパント濃度は、ポリシリコンとＷ２Ｎの境界における約２×１０２０原子／ｃｍ３からＷＳｉ中の約５×１０１８原子／ｃｍ３まで減少している。曲線Ｃ（１５０Å）の場合、ドーパント濃度は、ポリシリコンとＷ２Ｎの境界における約２×１０２０原子／ｃｍ３からＷＳｉ中の約１×１０１８原子／ｃｍ３まで減少している。
【００８３】
３つの曲線すべてについて、約２７００Åにおいて、ＷＳｉ／ＷＮとポリシリコンの境界のところで堆積がなく、３つの曲線が約１０２０原子／ｃｍ３の高い値に達する。リン濃度は、ポリシリコン層内で、ＷｙＮ境界から、リンが分離する約４０００Åないし５０００Åの深さまで実質上均一である。
【００８４】
図２０に、Ｗ２Ｎ（窒化タングステン）障壁が存在する場合のホウ素のプロファイルのグラフを示す。このグラフは、窒化タングステン（ＷＮ）中のホウ素の拡散を示す。３つの曲線は、窒化タングステンの厚さが曲線Ａ（実曲線）では５０Å、曲線Ｂ（実曲線）では１００Å、曲線Ｃ（点曲線）では１５０Åの場合のドーパント濃度（原子／ｃｍ３）と深さの関係を示す。
【００８５】
３つのすべての曲線について、約１８００Åにおいて、Ｂ１０、Ｂ１１混合濃度は窒化ケイ素層中で急速に低下し、ピーク値は約１×１０１９原子／ｃｍ３である。ポリシリコン中のＷＳｉ／Ｗ２Ｎとポリシリコンの境界の近くで、Ｂ１１濃度は１０２０原子／ｃｍ３を越える。窒化タングステンが１００Åないし１５０Åの場合、ポリシリコン・ゲートの下のシリコン中へのホウ素の浸透は少ないことに留意されたい。
【００８６】
図２１にＷ２Ｎ（窒化タングステン）障壁がない場合のシリコン中への金属の浸透のグラフを示す。このグラフは、Ｗ２Ｎ拡散障壁のないスタック中でＷＳｉ、ポリシリコン、ゲート酸化物、シリコン基板の順に層中に浸透するアルミニウム、銅およびチタンの濃度を示す、プロセス・アニールの終了時におけるゲート酸化物の金属汚染を示す。濃度は、アルミニウムの照射量が２．１×１０１０原子／ｃｍ２、かつ銅の照射量が１．１×１０１１原子／ｃｍ２の場合である。アルミニウムおよび銅は、ゲート酸化物の保全性を劣化させる。Ｗ２Ｎ障壁層が存在する場合には、測定にかかる程の金属浸透は観測されなかった。
【００８７】
図２２に、Ｗ２Ｎ（窒化タングステン）障壁が存在しない場合のＳＩＭＳヒ素のプロファイルのグラフを示す。特に、図２２は、窒化タングステン（Ｗ２Ｎ）障壁のないポリサイド構造中でのヒ素拡散のグラフである。ドーパント濃度は、ポリシリコン中で６×１０１９原子／ｃｍ３未満に低下する。この低下によって、ＦＥＴの性能が劣化する。
【００８８】
代替の実施形態
以上、ＰＭＯＳ実施形態について、本発明を図示し、説明したが、本発明の技法および設計は、ＮＭＯＳデバイスにも適用でき、ソース／ドレイン領域内でドープ極性をＰからＮに変更し、基板または井戸中でドープ極性をＮからＰに変更するだけで達成することができることが当業者ならよく理解できよう。ポリシリコン・ゲート電極は、当業者なら理解できるように個々の用途に応じてＰ型またはＮ型にドープすることができる。
【００８９】
以上、ＮＭＯＳ実施形態およびＰＭＯＳ実施形態の詳細は別として、本発明について、上記の特定の実施形態に関して説明したが、本発明は、頭記の請求の範囲の精神および範囲内で修正を加えて実施することができること、すなわち本発明の精神および範囲を逸脱することなく形態および詳細の変更を行うことができることを当業者なら理解できよう。したがって、そのようなすべての変更は、本発明の範囲内に入り、本発明は、頭記の請求の範囲の主要主題を包含する。
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の一ステップを示す図である。
【図２】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図１に続くステップを示す図である。
【図３】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図２に続くステップを示す図である。
【図４】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図３に続くステップを示す図である。
【図５】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図４に続くステップを示す図である。
【図６】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図５に続くステップを示す図である。
【図７】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図６に続くステップを示す図である。
【図８】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図７に続くステップを示す図である。
【図９】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図８に続くステップを示す図である。
【図１０】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図９に続くステップを示す図である。
【図１１】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図１０に続くステップを示す図である。
【図１２】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図１１に続くステップを示す図である。
【図１３】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図１２に続くステップを示す図である。
【図１４】ＭＯＳＦＥＴデバイスを製造する本発明による製造プロセス中の図１３に続くステップを示す図である。
【図１５】本発明によるゲート電極スタックを形成するプロセスの流れ図である。
【図１６】本発明によるゲート電極スタックを形成する他のプロセスの流れ図である。
【図１７】本発明によるＣＶＤツール中にゲート電極スタックを形成する集積プロセスの流れ図である。
【図１８】本発明によるＣＶＤツール中にゲート電極スタックを形成する他の集積プロセスの流れ図である。
【図１９】Ｗ２Ｎ（窒化タングステン）障壁が存在する場合のリンのプロファイルのグラフである。
【図２０】Ｗ２Ｎ（窒化タングステン）障壁が存在する場合のホウ素のプロファイルのグラフである。
【図２１】Ｗ２Ｎ拡散障壁のないスタック中でＷＳｉ、ポリシリコン、ゲート酸化物、シリコン基板の順に層中に浸透するアルミニウム、銅およびチタンの濃度を示すプロセス・アニールの終了時におけるゲート酸化物の金属汚染のグラフである。
【図２２】従来技術において実施されるＷ２Ｎ（窒化タングステン）障壁が存在しない場合のＳＩＭＳヒ素のグラフである。特に、図２２は、窒化タングステン（Ｗ２Ｎ）障壁のないポリサイド構造中のヒ素拡散のグラフである。
【符号の説明】
８  開口
８’  開口
９  トレンチ
９’  トレンチ
１０  ＭＯＳＦＥＴデバイス
１１  Ｐ−ドープ・シリコン基板
１１’  上面
１２’  開口
１２”  開口
１３  ブランケット絶縁層
１３’  ステンシル
１４  トレンチ分離（ＳＴＩ）酸化物膜
１４’  トレンチ分離（ＳＴＩ）酸化物膜
１５  犠牲酸化物（二酸化ケイ素）層
１６  Ｎ−型ドーパント・イオン
１７  Ｎ−井戸
１８  二酸化ケイ素ゲート酸化物
２０  ドープ・ポリシリコン層
２２  窒化タングステン（ＷｙＮ）層
２４  ケイ化タングステン（ＷＳｉｘ）層
２６  窒化ケイ素（Ｓｉ３Ｎ４）キャップ層
２７  スタック
２８  マスク
３０  酸化物層
３０’  酸化物層
３１  窒化ケイ素（Ｓｉ３Ｎ４）スペーサ
３１’  窒化ケイ素（Ｓｉ３Ｎ４）スペーサ
３２  ホウ素イオン
３３  Ｐ−ソース／ドレイン拡張領域
３３’  Ｐ−ソース／ドレイン拡張領域
３４  ドーパント・イオン
３６  ＰＭＯＳソース／ドレイン領域
３６’  ＰＭＯＳソース／ドレイン領域
【図１】
0003557334.tif 000002
【図２】
0003557334.tif 000003
【図３】
0003557334.tif 000004
【図４】
0003557334.tif 000005
【図５】
0003557334.tif 000006
【図６】
0003557334.tif 000007
【図７】
0003557334.tif 000008
【図８】
0003557334.tif 000009
【図９】
0003557334.tif 000010
【図１０】
0003557334.tif 000011
【図１１】
0003557334.tif 000012
【図１２】
0003557334.tif 000013
【図１３】
0003557334.tif 000014
【図１４】
0003557334.tif 000015
【図１５】
0003557334.tif 000016
【図１６】
0003557334.tif 000017
【図１７】
0003557334.tif 000018
【図１８】
0003557334.tif 000019
【図１９】
0003557334.tif 000020
【図２０】
0003557334.tif 000021
【図２１】
0003557334.tif 000022
【図２２】
0003557334.tif 000023