(57)【特許請求の範囲】
【請求項１】
動作頻度や扱う電圧の異なる複数の機能回路と、それら各回路にあって各々所定の緩衝動作を行うバッファ回路とが１チップの半導体集積回路装置として混載されてなるバッファ回路を備えるドライバであって、
前記機能回路のうち、動作頻度の高い機能回路は、前記バッファ回路として、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが直列接続されたＣＭＯＳインバータ回路からなる出力段と、前記Ｎチャネル型ＭＯＳトランジスタがオフとなっている期間内に前記Ｐチャネル型ＭＯＳトランジスタをオンさせるスイッチング信号を入力信号に基づいて生成する第１のタイミング調整回路とを有するバッファ回路を備え、
前記機能回路のうち、動作頻度の低い、若しくは扱う電圧の高い機能回路は、前記バッファ回路として、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが直列接続されたＣＭＯＳインバータ回路からなる出力段と、前記Ｐチャネル型ＭＯＳトランジスタのオンタイミングを遅延してそのオン期間を前記Ｎチャネル型ＭＯＳトランジスタのオフ期間よりも短くするとともに前記Ｎチャネル型ＭＯＳトランジスタのオンタイミングを遅延してそのオン期間を前記Ｐチャネル型ＭＯＳトランジスタのオフ期間よりも短くするスイッチング信号を入力信号に基づいて生成する第２のタイミング調整回路とを有するバッファ回路を備える
ことを特徴とするバッファ回路を備えるドライバ。
【請求項２】
前記第１のタイミング調整回路は、前記入力信号をそれぞれ一方入力端に入力し、互いに他方の出力信号をそれぞれ他方入力端に入力するＡＮＤ回路及びＯＲ回路の並列回路を備えて構成されて、前記ＡＮＤ回路の出力信号を対応するＣＭＯＳインバータ回路の前記Ｎチャネル型ＭＯＳトランジスタのゲートに印加するとともに、前記ＯＲ回路の出力信号を同ＣＭＯＳインバータ回路の前記Ｐチャネル型ＭＯＳトランジスタのゲートに印加するものであり、
前記第２のタイミング調整回路は、前記Ｐチャネル型ＭＯＳトランジスタのオンタイミングを遅延すべく信号反転時の立ち下がり時定数が大きく設定された第１のインバータ回路と、前記Ｎチャネル型ＭＯＳトランジスタのオンタイミングを遅延すべく信号反転時の立ち上がり時定数が大きく設定された第２のインバータ回路とを備えて構成される
請求項１記載のバッファ回路を備えるドライバ。
【請求項３】
請求項１または２記載のバッファ回路を備えるドライバにおいて、
当該ドライバは、ＣＣＤイメージセンサを駆動する装置であり、
前記動作頻度の高い機能回路は、前記ＣＣＤの電荷転送動作に用いられるパルスのパルス電圧を昇圧生成する第１のチャージポンプであるとともに、このチャージポンプに用いられるバッファ回路は、当該チャージポンプのポンピングコンデンサに入力されるポンピングクロックを遅延する回路であり、
前記動作頻度の低い、若しくは扱う電圧の高い機能回路は、前記ＣＣＤの前記電荷転送動作に用いられるパルスを生成出力する回路、若しくは前記ＣＣＤのバイアス電圧を昇圧生成する第２のチャージポンプであるとともに、前記電荷転送動作に用いられるパルスを生成出力する回路に用いられるバッファ回路は、別途印加されるタイミングクロックを前記第１のチャージポンプの出力電圧に基づいてレベル変換する回路であり、前記第２のチャージポンプに用いられるバッファ回路は、当該チャージポンプのポンピングコンデンサに入力されるポンピングクロックを遅延する回路である
ことを特徴とするバッファ回路を備えるドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はバッファ回路及びそれを備えるドライバに関し、詳しくは、出力段にＣＭＯＳインバータを備えたバッファ回路の消費電流を低下させる技術に関する。
【０００２】
【従来の技術】
図７に、従来のバッファ回路の構成を示す。同図に示されるように、このバッファ回路は、入力インバータ回路３、及びＰチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとを直列接続した出力段ＣＭＯＳインバータ回路１０等を備えて構成される。ここでＰチャネル型ＭＯＳトランジスタＴＲｐのソースＳは電源ＶＤＤに接続され、Ｎチャネル型ＭＯＳトランジスタＴＲｎのソースＳはＧＮＤ（接地）に接続されている。
【０００３】
このようなバッファ回路においては通常、上記入力インバータ回路３及び出力段ＣＭＯＳインバータ回路１０での動作遅延に伴い、入力端子１に入力された入力信号ＩＮは、所定時間遅延されて出力端子２から出力される。なお、同バッファ回路が各種回路の出力バッファとして用いられる場合には、出力端子２に接続される負荷に応じて、上記出力段ＣＭＯＳインバータ回路１０を構成するトランジスタＴＲｐ，ＴＲｎの大きさ（電流容量）等が適宜設計される。
【０００４】
【発明が解決しようとする課題】
ところで、上記出力段にＣＭＯＳインバータ回路１０を備えたバッファ回路においては、簡単な回路構成にて信号の遅延や任意負荷の駆動を行うことができるものの、同ＣＭＯＳインバータ回路１０における上記トランジスタＴＲｐ，ＴＲｎのスイッチングの際には、それらトランジスタに流れる貫通電流が無視できないものとなっている。
【０００５】
特に、負荷の駆動を行うバッファ回路にあっては、その出力段ＣＭＯＳインバータ回路も単にロジック反転等に使用されるＣＭＯＳインバータ回路に比べてその貫通電流は大きな値となる。そのため、このような出力段ＣＭＯＳインバータ回路を備えたバッファ回路を多数使用するドライバ等にあっては、上記貫通電流に伴なう電力の浪費や信頼性の低下も避け得ないものとなっている。
【０００６】
本発明は上記実情に鑑みてなされたものであり、その目的とするところは、出力段にＣＭＯＳインバータ回路を備えながらもその貫通電流を好適に防止することの可能なバッファ回路、及び同バッファ回路を備えるドライバを提供することにある。
【０００７】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１に記載の発明は、出力段にＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタが直列接続されたＣＭＯＳインバータ回路を備えるバッファ回路において、前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎチャネル型ＭＯＳトランジスタが同時にオンすることのないように、入力信号のそれらトランジスタのゲートへの印加タイミングを調整するタイミング調整回路を備えることをその要旨とする。
【０００８】
同構成によれば、上記タイミング調整回路によって、ＣＭＯＳインバータ回路を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタは同時にオンすることはない。そのため、それらトランジスタに大きな貫通電流の流れることが好適に防止され、同トランジスタの信頼性を向上させるとともに、当該バッファ回路としての消費電力を低下させることができるようになる。
【０００９】
請求項２に記載の発明においては、請求項１記載のバッファ回路において、前記タイミング調整回路は、前記Ｐチャネル型ＭＯＳトランジスタ及び前記Ｎチャネル型ＭＯＳトランジスタのゲートに対して互いに一方のトランジスタのオフ期間内において他方のトランジスタをオンさせるスイッチング信号を印加する論理回路を備えて構成されることをその要旨とする。
【００１０】
同構成によれば、上記タイミング調整回路を構成する論理回路により構成されるとともに、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタは各々他方がオフしている間にのみオンされる。そのため、それらトランジスタが同時にオンすることは確実に防止されるようになる。
【００１１】
請求項３に記載の発明は、請求項２に記載のバッファ回路において、前記タイミング調整回路は、入力信号をそれぞれ一方入力端に入力し、互いに他方の出力信号をそれぞれ他方入力端に入力するＡＮＤ回路及びＯＲ回路の並列回路を備えて構成され、前記ＡＮＤ回路の出力信号を前記ＮチャネルＭＯＳトランジスタのゲートに印加するとともに、前記ＯＲ回路の出力信号を前記ＰチャネルＭＯＳトランジスタのゲートに印加することをその要旨とする。
【００１２】
同構成によれば、論理回路にて構成されるタイミング調整回路を簡易且つ好適に形成することができる。
請求項４に記載の発明は、請求項１記載のバッファ回路において、前記タイミング調整回路は、前記Ｐチャネル型ＭＯＳトランジスタのオンタイミングを遅延してそのオン期間を前記Ｎチャネル型ＭＯＳトランジスタのオフ期間よりも短くする第１の遅延回路と、前記Ｎチャネル型ＭＯＳトランジスタのオンタイミングを遅延してそのオン期間を前記Ｐチャネル型ＭＯＳトランジスタのオフ期間よりも短くする第２の遅延回路とを備えて構成されることをその要旨とする。
【００１３】
同構成によれば、各ゲートスイッチング信号の長い立ち上がり時間または長い立ち下がり時間の差を利用して、Ｐチャネル型ＭＯＳトランジスタがオンする前にＮチャネル型ＭＯＳトランジスタをオンさせるとともに、Ｎチャネル型ＭＯＳトランジスタがオンする前にＰチャネル型ＭＯＳトランジスタをオンさせることができる。そのため、それらトランジスタが同時にオンすることは好適に防止されるようになる。
【００１４】
請求項５に記載の発明は、請求項４に記載のバッファ回路において、前記第１の遅延回路は、信号反転時の立ち下がり時定数が大きく設定されたインバータ回路であり、前記第２の遅延回路は、信号反転時の立ち上がり時定数が大きく設定されたインバータ回路であることをその要旨とする。
【００１５】
同構成によれば、上記第１の遅延回路及び第２の遅延回路を極めて簡素な構成により形成することができる。そのため、従来のバッファ回路にわずかな回路構成を追加するのみで本バッファ回路を形成することができ、その追加コストを少なく抑えることができる。
【００１６】
請求項６に記載の発明は、動作頻度や扱う電圧の異なる複数の機能回路と、それら各回路にあって各々所定の緩衝動作を行うバッファ回路とが１チップの半導体集積回路装置として混載されてなるバッファ回路を備えるドライバであって、前記機能回路のうち、動作頻度の高い機能回路は、前記バッファ回路として、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが直列接続されたＣＭＯＳインバータ回路からなる出力段と、前記Ｎチャネル型ＭＯＳトランジスタがオフとなっている期間内に前記Ｐチャネル型ＭＯＳトランジスタをオンさせるスイッチング信号を入力信号に基づいて生成する第１のタイミング調整回路とを有するバッファ回路を備え、前記機能回路のうち、動作頻度の低い、若しくは扱う電圧の高い機能回路は、前記バッファ回路として、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが直列接続されたＣＭＯＳインバータ回路からなる出力段と、前記Ｐチャネル型ＭＯＳトランジスタのオンタイミングを遅延してそのオン期間を前記Ｎチャネル型ＭＯＳトランジスタのオフ期間よりも短くするとともに前記Ｎチャネル型ＭＯＳトランジスタのオンタイミングを遅延してそのオン期間を前記Ｐチャネル型ＭＯＳトランジスタのオフ期間よりも短くするスイッチング信号を入力信号に基づいて生成する第２のタイミング調整回路とを有するバッファ回路を備えることをその要旨とする。
【００１７】
同構成によれば、ドライバ内の動作頻度や扱う電圧の異なる複数の機能回路に備えられるバッファ回路は、それら機能回路の動作頻度等に応じて、前記第１のタイミング調整回路を有するバッファ回路と前記第２のタイミング調整回路を有するバッファ回路とによって適宜使い分けして備えられる。すなわち、動作頻度の高い機能回路には、動作の確実な第１のタイミング調整回路を有するバッファ回路が備えられ、一方、動作頻度の低い、若しくは扱う電圧の高い機能回路には、回路規模の小さい第２のタイミング調整回路を有するバッファ回路が備えられている。そのため、同ドライバ内の回路の消費電力を低減しつつ、その確実な動作を得ること、あるいは回路規模の増大を最小限に抑えることができるようになる。
【００１８】
請求項７に記載の発明は、請求項６記載のバッファ回路を備えるドライバにおいて、前記第１のタイミング調整回路は、前記入力信号をそれぞれ一方入力端に入力し、互いに他方の出力信号をそれぞれ他方入力端に入力するＡＮＤ回路及びＯＲ回路の並列回路を備えて構成されて、前記ＡＮＤ回路の出力信号を対応するＣＭＯＳインバータ回路の前記Ｎチャネル型ＭＯＳトランジスタのゲートに印加するとともに、前記ＯＲ回路の出力信号を同ＣＭＯＳインバータ回路の前記Ｐチャネル型ＭＯＳトランジスタのゲートに印加するものであり、前記第２のタイミング調整回路は、前記Ｐチャネル型ＭＯＳトランジスタのオンタイミングを遅延すべく信号反転時の立ち下がり時定数が大きく設定された第１のインバータ回路と、前記Ｎチャネル型ＭＯＳトランジスタのオンタイミングを遅延すべく信号反転時の立ち上がり時定数が大きく設定された第２のインバータ回路とを備えて構成されることをその要旨とする。
【００１９】
同構成によれば、前記第１のタイミング調整回路及び第２のタイミング調整回路を、好適且つ簡易に構成することができる。
請求項８に記載の発明は、請求項６または７記載のバッファ回路を備えるドライバにおいて、当該ドライバは、ＣＣＤイメージセンサを駆動する装置であり、前記動作頻度の高い機能回路は、前記ＣＣＤの電荷転送動作に用いられるパルスのパルス電圧を昇圧生成する第１のチャージポンプであるとともに、このチャージポンプに用いられるバッファ回路は、当該チャージポンプのポンピングコンデンサに入力されるポンピングクロックを遅延する回路であり、前記動作頻度の低い、若しくは扱う電圧の高い機能回路は、前記ＣＣＤの前記電荷転送動作に用いられるパルスを生成出力する回路、若しくは前記ＣＣＤのバイアス電圧を昇圧生成する第２のチャージポンプであるとともに、前記電荷転送動作に用いられるパルスを生成出力する回路に用いられるバッファ回路は、別途印加されるタイミングクロックを前記第１のチャージポンプの出力電圧に基づいてレベル変換する回路であり、前記第２のチャージポンプに用いられるバッファ回路は、当該チャージポンプのポンピングコンデンサに入力されるポンピングクロックを遅延する回路であることをその要旨とする。
【００２０】
同構成によれば、ＣＣＤドライバ内の動作頻度や扱う電圧の異なる複数の機能回路（チャージポンプ、ドライブ回路等）に備えられるバッファ回路は、それら機能回路の動作頻度等に応じて、前記第１のタイミング調整回路を有するバッファ回路と前記第２のタイミング調整回路を有するバッファ回路とによって適宜使い分けして備えられている。そのため、同ＣＣＤドライバ内の機能回路の消費電力を低減しつつ、その確実な動作を得ること、あるいは回路規模の増大を最小限に抑えることができるようになる。
【００２１】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明にかかるバッファ回路の第１の実施の形態について、図１及び図２を参照して説明する。
【００２２】
図１は、本実施の形態にかかるバッファ回路の構成を示す回路図である。
同図１に示すように、この回路は、その基本的には先に示した従来のバッファ回路と同様に、入力インバータ回路３、及びＰチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳインバータ回路１０等を備えて構成される。
【００２３】
これらバッファ回路としての基本構成に加え、本実施の形態のバッファ回路はさらに、ＯＲ回路２１及びＡＮＤ回路２２の並列回路からなるタイミング調整回路２０を備えている。
【００２４】
ここで、上記ＯＲ回路２１の一方の入力端には前記入力インバータ回路３の出力が、その他方の入力端には上記ＡＮＤ回路２２の出力が入力される。また、同ＯＲ回路２１の出力は上記ＡＮＤ回路２２及び前記Ｐチャネル型ＭＯＳトランジスタＴＲｐのゲートにスイッチング信号Ｐｉｎとして入力される。
【００２５】
また、上記ＡＮＤ回路２２の一方の入力端には前記入力インバータ回路３の出力が、その他方の入力端には上記ＯＲ回路２１の出力が入力される。また、同ＡＮＤ回路２２の出力は上記ＯＲ回路２１及び前記Ｎチャネル型ＭＯＳトランジスタＴＲｎのゲートにスイッチング信号Ｎｉｎとして入力される。
【００２６】
次に、このように構成される本実施の形態のバッファ回路の動作を図２のタイミングチャートを参照して説明する。
同図２に示す時刻ｔ１において入力信号ＩＮが論理「Ｈ（ハイ）」レベル（ＶＤＤ）に変化すると（図２（ａ）参照）、入力インバータ回路３の出力は論理「Ｌ（ロー）」レベル（０ボルト）となる。そして、その所定時間後の時刻ｔ２においては、まずＡＮＤ回路２２の出力である上記スイッチング信号Ｎｉｎが論理「Ｌ」レベルとなり（図２（ｃ）参照）、これに伴なってＮチャネル型ＭＯＳトランジスタＴＲｎはオフとなる。
【００２７】
また、このＡＮＤ回路２２の論理「Ｌ」レベルの出力がＯＲ回路２１に入力されて所定時間後の時刻ｔ３においては、同ＯＲ回路２１の出力である上記スイッチング信号Ｐｉｎが論理「Ｌ」レベルとなる（図２（ｂ）参照）。これに伴なってＰチャネル型ＭＯＳトランジスタＴＲｎはオンとなり、バッファ回路の出力信号ＯＵＴは論理「Ｈ」レベルとなる（図２（ｄ）参照）。
【００２８】
一方、同図２に示す時刻ｔ４において入力信号ＩＮが論理「Ｌ」レベルに変化すると、入力インバータ回路３の出力は論理「Ｈ」レベルとなる。そして、その所定時間後の時刻ｔ５においては、まずＯＲ回路２１の出力Ｐｉｎが論理「Ｈ」レベルとなり、これに伴なってＰチャネル型ＭＯＳトランジスタＴＲｎはオフとなる。
【００２９】
また、このＯＲ回路２１の論理「Ｈ」レベルの出力がＡＮＤ回路２２に入力されて所定時間後の時刻ｔ６においては、同ＡＮＤ回路２２の出力Ｎｉｎが論理「Ｈ」レベルとなる（図２（ｃ）参照）。これに伴なってＮチャネル型ＭＯＳトランジスタＴＲｎはオンとなり、バッファ回路の出力信号ＯＵＴは論理「Ｌ」レベルとなる（図２（ｄ）参照）。以後、入力信号ＩＮのレベル変化に応じて同様の動作を繰り返す。
【００３０】
すなわち、本実施の形態においては、同図２に示されるように、Ｐチャネル型ＭＯＳトランジスタＴＲｐのオフ期間τｐｏｆｆ内においてＮチャネル型ＭＯＳトランジスタＴＲｎのオン期間τｎｏｎが形成されるとともに、Ｎチャネル型ＭＯＳトランジスタＴＲｎのオフ期間τｎｏｆｆ内においてＰチャネル型ＭＯＳトランジスタＴＲｐのオン期間τｐｏｎが形成される。そのため、これらトランジスタＴＲｐ，ＴＲｎのスイッチングに際して、同トランジスタＴＲｐ，ＴＲｎが同時にオンすることはなく、同トランジスタＴＲｐ，ＴＲｎに貫通電流が流れることも好適に防止されるようになる。
【００３１】
以上説明したように、本実施の形態のバッファ回路によれば、以下のような効果を得ることができる。
（１）タイミング調整回路２０によって、トランジスタＴＲｐ，ＴＲｎが同時にオンすることのないスイッチング信号Ｐｉｎ，Ｎｉｎが形成される。そのため、同トランジスタＴＲｐ，ＴＲｎに大きな貫通電流の流れることが好適に防止され、同トランジスタＴＲｐ，ＴＲｎの信頼性を向上させるとともに、当該バッファ回路としての消費電力を低下させることができるようになる。
【００３２】
（２）タイミング調整回路２０は上記ＯＲ回路２１及びＡＮＤ回路２２の論理回路により構成されるため、これら論理回路により形成される上記スイッチング信号Ｐｉｎ，Ｎｉｎは確実で信頼性の高いものとなる。
【００３３】
なお、上記実施の形態は以下のようにその構成を変更して実施することもできる。
・タイミング調整回路２０の論理回路の構成は、先の図１に示した構成に限られない。要は、トランジスタＴＲｐ，ＴＲｎが同時にオンすることのないスイッチング信号Ｐｉｎ，Ｎｉｎを形成することのできる回路であればよい。
【００３４】
・Ｎチャネル型ＭＯＳトランジスタＴＲｎのソースＳをグランド電位ＧＮＤ（０ボルト）とする例を示したが、同ソースＳを負電位とする回路についても同様に適用することができる。
【００３５】
（第２の実施の形態）
次に、本発明にかかるバッファ回路の第２の実施の形態を、前記第１の実施の形態との相違点を中心に図３及び図４を参照して説明する。なお、図３において図１に示した第１の実施の形態の回路と同様の要素にはそれぞれ同一の符号を付して示しており、それら要素についての重複する説明は割愛する。
【００３６】
図３に示されるように、この第２の実施の形態のバッファ回路においては、タイミング調整回路の構成が前記第１の実施の形態のタイミング調整回路２０の構成と相違する。また、本実施の形態においては、前記入力インバータ回路３は備えられていない。
【００３７】
本実施の形態のタイミング調整回路３０は、信号反転時の立ち下がり時定数、すなわちその出力の立ち下がり時間ｔｆ１が以下に説明する第２のインバータ回路３２の立ち下がり時間ｔｆ２より長く（大きく）設定された第１のインバータ回路３１、及び信号反転時の立ち上がり時定数、すなわちその出力の立ち上がり時間ｔｒ２が同第１のインバータ回路３１の立ち上がり時間ｔｒ１より長く（大きく）設定された第２のインバータ回路３２からなる。そして、これら両インバータ回路３１，３２には入力信号ＩＮが入力され、前記第１のインバータ回路３１の出力は前記ＰチャネルＭＯＳトランジスタのスイッチング信号Ｐｉｎとしてそのゲートに入力され、一方、前記第２のインバータ回路３２の出力は前記ＮチャネルＭＯＳトランジスタのスイッチング信号Ｎｉｎとしてそのゲートに入力される。
【００３８】
次に、このように構成される本実施の形態のバッファ回路の動作を図４のタイミングチャートを参照して説明する。
同図４に示す時刻ｔ１において入力信号ＩＮが論理「Ｈ」レベルに変化すると（図４（ａ）参照）、上記第２のインバータ回路３２の出力である上記スイッチング信号Ｎｉｎは論理「Ｌ」レベルとなり（図４（ｃ）参照）、これに伴なって同Ｎチャネル型ＭＯＳトランジスタＴＲｎはオフとなる。また、上記入力信号ＩＮの論理「Ｈ」レベルへの変化に伴って、上記第１のインバータ回路３１の出力である上記スイッチング信号Ｐｉｎのレベルが徐々に低下する（図４（ｂ）参照）。そして、その所定時間後の時刻ｔ２において、同信号Ｐｉｎのレベルが論理「Ｌ」レベル近傍まで低下すると、Ｐチャネル型ＭＯＳトランジスタＴＲｐはオンし、バッファ回路の出力信号ＯＵＴは論理「Ｈ」レベルとなる（図４（ｄ）参照）。
【００３９】
一方、同図４に示す時刻ｔ３において入力信号ＩＮが論理「Ｌ」レベルに変化すると、それに伴って第１のインバータ回路３１の出力Ｐｉｎが論理「Ｈ」レベルとなる（図４（ｂ）参照）。すなわちＰチャネル型ＭＯＳトランジスタＴＲｐがオフとなる。また、上記入力信号ＩＮの論理「Ｌ」レベルへの変化に伴って、上記インバータ回路３２の出力Ｎｉｎのレベルが徐々に上昇する（図４（ｃ）参照）。そして、時刻ｔ４においてスイッチング信号Ｎｉｎのレベルが所定レベルまで上昇すると、Ｎチャネル型ＭＯＳトランジスタＴＲｎがオンとなり、バッファ回路の出力信号ＯＵＴは論理「Ｌ」レベルとなる（図４（ｄ）参照）。
【００４０】
すなわち、本実施の形態においては、上述したように、図４に示す時刻ｔ１にＮチャネル型ＭＯＳトランジスタＴＲｎがオフしてから所定時間後の、同図４に示す時刻ｔ２においてＰチャネル型ＭＯＳトランジスタＴＲｐがオンとなる。また、図４に示す時刻ｔ３にＰチャネル型ＭＯＳトランジスタＴＲｐがオフしてから所定時間後の、同図４に示す時刻ｔ４にＮチャネル型ＭＯＳトランジスタＴＲｎがオンとなる。
【００４１】
そのため、これらトランジスタＴＲｐ，ＴＲｎのスイッチングに際して、同トランジスタＴＲｐ，ＴＲｎが同時にオンすることはなく、この場合も、同トランジスタＴＲｐ，ＴＲｎに貫通電流が流れることが好適に防止されるようになる。
【００４２】
以上説明したように、本実施の形態のバッファ回路によれば、以下のような効果を得ることができる。
（１）タイミング調整回路３０によって、トランジスタＴＲｐ，ＴＲｎが同時にオンすることのないスイッチング信号Ｐｉｎ，Ｎｉｎが形成される。そのため、同トランジスタＴＲｐ，ＴＲｎに大きな貫通電流の流れることが好適に防止され、同トランジスタＴＲｐ，ＴＲｎの信頼性を向上させるとともに、当該バッファ回路としての消費電力を低下させることができるようになる。
【００４３】
（２）また、タイミング調整回路３０を２個のインバータ回路３１，３２という極めて簡素な構成により形成することができる。そのため、従来のバッファ回路にわずかな回路構成を追加するのみで本バッファ回路を形成することができ、その追加コストを少なく抑えることができる。
【００４４】
なお、上記実施の形態は以下のようにその構成を変更して実施することもできる。
・タイミング調整回路３０の回路構成は、先の図２に示した構成に限られない。要は、トランジスタＴＲｐ，ＴＲｎが同時にオンすることのないスイッチング信号Ｐｉｎ，Ｎｉｎを形成することのできる回路であればよい。
【００４５】
・Ｎチャネル型ＭＯＳトランジスタＴＲｎのソースＳをグランド電位ＧＮＤ（０ボルト）とする例を示したが、同ソースＳを負電位とする回路についても同様に適用することができる。
【００４６】
（第３の実施の形態）
以下、第３の実施の形態として、本発明にかかるバッファ回路を備えるドライバについて、その一実施の形態を図５を参照して説明する。なお、本実施の形態のドライバは、周知のフレームトランスファ型ＣＣＤイメージセンサを駆動するもので、詳しくは同ＣＣＤの撮像部に発生した電荷を蓄積部に一挙に転送する、いわゆる電荷の垂直転送駆動を実現する装置として、１チップのＩＣ（集積回路装置）として形成される。
【００４７】
同図５に示すように、本実施の形態のドライバは、昇圧制御回路４１、低電圧発生用チャージポンプ４２、高電圧発生用チャージポンプ４３、垂直ドライブ回路４４及び電子シャッタドライブ回路４５等を備えて構成される。
【００４８】
ここで、上記昇圧制御回路４１は、ＣＣＤ駆動用の各種クロック信号を発生するタイミング発生回路からの昇圧クロックに基づき、上記低電圧発生用チャージポンプ４２及び高電圧発生用チャージポンプ４３による昇圧態様を制御する回路である。
【００４９】
また、低電圧発生用チャージポンプ４２は、上記昇圧制御回路４１の制御に基づき、システム電源電圧ＶＤＤを負電圧側に昇圧した例えば「−３ＶＤＤ」の電圧を生成して、同電圧を上記高電圧発生用チャージポンプ４３、垂直ドライブ回路４４及び電子シャッタドライブ回路４５に供給する回路である。
【００５０】
なお、このチャージポンプ４２は、図６に例示するように、基本構成として４個のスイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、３個のポンピングキャパシタＣ１，Ｃ２，Ｃ３、及び出力キャパシタＣｏｕｔ等を備えて構成されている。また、印加されるクロック信号によってスイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４が同時に導通状態となることのないよう、それらクロック信号のタイミングを調整するタイミング調整回路５０、及び同トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のオフ状態を確実に維持するＣＭＯＳインバータ１，２，３，４を備えている。
【００５１】
また、先の図１に示したタイプのバッファ回路（以下、ＡＮＤ／ＯＲ型バッファ回路という）Ｂ１を備えている。具体的には、同図６に示されるように、本ＣＣＤドライバに外付けされるポンピング用コンデンサＣ１，Ｃ２，Ｃ３に入力されるポンピングクロックのバッファ回路として備えられている。そのため、同低電圧発生用チャージポンプ４２といった、動作頻度が高く、スイッチングに伴なう消費電力が多くなる回路にあっても、そのバッファ回路として確実な動作を保証しつつ、その貫通電流を防止し、ひいてはその消費電力を低減することができるようになる。
【００５２】
また、高電圧発生用チャージポンプ４３は、上記昇圧制御回路４１の制御に基づき、システム電源電圧ＶＤＤ及び上記低電圧発生用チャージポンプ４２の出力電圧からＣＣＤバイアス用の所定の高電圧（正電圧）を発生し、これをＣＣＤ負荷に供給する回路である。
【００５３】
なお、このチャージポンプ４３も、基本的には先の図６に例示するチャージポンプ回路を有して構成されるもので、スイッチングトランジスタ、ポンピングキャパシタ、出力キャパシタ、タイミング調整回路、及びＣＭＯＳインバータ等を備えて構成されている。なお、正電圧発生用にその構成の一部は異なるものとなっている。例えば、スイッチングトランジスタはＰチャネル型ＭＯＳトランジスタにて構成されている。
【００５４】
また、先の図３に示したタイプのバッファ回路（以下、ｔｒ／ｔｆ型バッファ回路という）Ｂ２を備えている。具体的には、上記低電圧発生用チャージポンプ４２と同様に、本ＣＣＤドライバに外付けされるポンピング用キャパシタＣ１ａに入力されるポンピングクロックのバッファ回路として備えられている。そのため、同高電圧発生用チャージポンプ４３といった、高電圧を扱うためにその構成トランジスタそのものの規模が大きくなる回路にあっても、そのバッファ回路としてわずかな回路構成を追加するだけで、その貫通電流を好適に防止することができるようになる。
【００５５】
また、垂直ドライブ回路４４は、垂直ブランキング期間において、タイミング発生回路から入力されるＣＣＤ垂直転送用クロック信号を、システム電源電圧ＶＤＤ及び上記低電圧発生用チャージポンプ４２の出力電圧に基づき所定のレベル（負電圧を含む３値レベル）に変換し、これを垂直転送パルスとしてＣＣＤ負荷に供給する回路である。この垂直転送パルスの印加により、ＣＣＤの撮像部に発生した１画面分の電荷は同ＣＣＤの蓄積部に転送される。
【００５６】
なお、この垂直ドライブ回路４４は、上記ｔｒ／ｔｆ型バッファ回路Ｂ２をその出力バッファ回路として備えている。そのため、同垂直ドライブ回路４４内といった、比較的動作頻度の低い回路のバッファ回路として、上述同様、わずかな回路構成を追加するだけでその貫通電流を好適に防止することができるようになる。
【００５７】
また、電子シャッタドライブ回路４５は、光蓄積期間において、タイミング発生回路から入力される電子シャッタ用クロック信号を、システム電源電圧ＶＤＤ及び上記低電圧発生用チャージポンプ４２の出力電圧に基づき所定のレベルに変換し、これを電子シャッタパルスとしてＣＣＤ負荷に供給する回路である。この電子シャッタパルスの印加により、ＣＣＤ撮像部の電荷はドレインに排出され、いわゆる電子シャッタ動作が行なわれる。
【００５８】
なお、この電子シャッタドライブ回路４５も上記垂直ドライブ回路４４と同様、上記ｔｒ／ｔｆ型バッファ回路Ｂ２をその出力バッファ回路として備えている。そのため、同電子シャッタドライブ回路４５といった、これも動作頻度の低い回路のバッファ回路として、わずかな回路構成を追加するだけでその貫通電流を好適に防止することができるようになる。
【００５９】
以上ように構成される本実施の形態のバッファ回路を備えるドライバによれば、以下のような効果を得ることができる。
（１）ドライバ内の各構成回路に応じてそこに使用されるバッファ回路を、上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１とｔｒ／ｔｆ型バッファ回路Ｂ２とで使い分けしている。そのため、同ドライバ内の回路の消費電力を低減しつつ、その確実な動作を得ること、あるいは回路規模の増大を最小限に抑えることができるようになる。
【００６０】
なお、上記実施の形態は以下のような形態で実施することもできる。
・上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１及びｔｒ／ｔｆ型バッファ回路Ｂ２は、ドライバ内において、上記チャージポンプ４２，４２、ドライブ回路４４，４５以外の回路で使用されるものであってもよい。
【００６１】
・上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１及びｔｒ／ｔｆ型バッファ回路Ｂ２をフレームトランスファ型ＣＣＤを駆動するドライバに適用する例を示したが、本発明にかかるバッファ回路を備えるドライバは、インターライン型ＣＣＤを駆動するドライバにも同様に適用することができる。
【００６２】
・さらに、本発明にかかるバッファ回路を備えるドライバは、ＣＣＤイメージセンサを駆動するドライバに限らず、バッファ回路を備えるあらゆるＩＣに適用することができる。すなわち、動作頻度や扱う電圧の異なる複数の機能回路と、それら各回路にあって各々所定の緩衝動作を行うバッファ回路とが１チップのＩＣとして混載されてなるバッファ回路を備えるドライバに対し、それら機能回路の動作頻度やその扱う電圧等に応じて上記ＡＮＤ／ＯＲ型バッファ回路Ｂ１とｔｒ／ｔｆ型バッファ回路Ｂ２とを使い分けることでも、上記実施の形態に準じた効果を得ることはできる。
【図面の簡単な説明】
【図１】本発明にかかるバッファ回路についてその第１の実施の形態を示す回路図。
【図２】同実施の形態の回路の動作を示すタイミングチャート。
【図３】本発明にかかるバッファ回路についてその第２の実施の形態を示す回路図。
【図４】同実施の形態の回路の動作を示すタイミングチャート。
【図５】第３の実施の形態として、本発明にかかるバッファ回路を備えるドライバの構成を概略的に示すブロック図。
【図６】同実施の形態のチャージポンプ回路についてその一例を示す回路図。
【図７】従来のバッファ回路についてその構成を示す回路図。
【符号の説明】
１…入力端子、２…出力端子、３…インバータ回路、１０…出力段ＣＭＯＳインバータ回路、２０，３０…タイミング調整回路、４２…低電圧発生用チャージポンプ、４３…高電圧発生用チャージポンプ、４４…垂直ドライブ回路、４５…電子シャッタドライブ回路、ＴＲｎ…Ｎチャネル型ＭＯＳトランジスタ、ＴＲｐ…Ｐチャネル型ＭＯＳトランジスタ。
【図１】
0003600103.tif 000002
【図２】
0003600103.tif 000003
【図３】
0003600103.tif 000004
【図４】
0003600103.tif 000005
【図５】
0003600103.tif 000006
【図６】
0003600103.tif 000007
【図７】
0003600103.tif 000008