(57)【特許請求の範囲】
【請求項１】
１ページを複数のバンド領域に分割して、既に展開済みの１バンド領域のビデオデータをプリンタコントローラからプリンタエンジンへ転送する転送期間中に、当該１バンド領域に連続する次バンド領域のビデオデータの展開を行うプリンタコントローラであって、
前記次バンド領域のビデオデータの展開に要する展開時間を予測する展開時間予測手段と、
前記予測された展開時間と、前記プリンタコントローラからプリンタエンジンへ展開済みである前記１バンド領域のビデオデータを転送するのに要する転送時間とを比較する比較手段と、
前記比較の結果に基づき、前記１バンド領域のビデオデータの転送期間中に、当該１バンド領域に連続する前記次バンド領域のビデオデータの展開が間に合わないと判断した場合は、前記プリンタエンジンから送られてくる主走査同期信号をマスクして、前記次バンド領域のビデオデータを前記プリンタエンジンへ転送しないようにし、前記次バンド領域のビデオデータへの展開が完了したところで、前記マスクを解除し、前記プリンタコントローラから前記プリンタエンジンへのビデオデータの転送を再開する転送制御手段と、
を備えることを特徴とするプリンタコントローラ。
【請求項２】
次バンド領域のビデオデータの展開に要する展開時間を予測する展開時間予測手段と、
前記予測された展開時間と、プリンタコントローラからプリンタエンジンへ展開済みである１バンド領域のビデオデータを転送するのに要する転送時間とを比較する比較手段と、
前記比較の結果に基づき、前記１バンド領域のビデオデータの転送期間中に、当該１バンド領域に連続する前記次バンド領域のビデオデータの展開が間に合わないと判断した場合は、前記プリンタエンジンから送られてくる主走査同期信号をマスクして、前記次バンド領域のビデオデータを前記プリンタエンジンへ転送しないようにし、前記次バンド領域のビデオデータへの展開が完了したところで、前記マスクを解除し、前記プリンタコントローラから前記プリンタエンジンへのビデオデータの転送を再開する転送制御手段と、
を機能させるためのプログラムを記録したことを特徴とするコンピュータ読取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバンド制御方式のプリンタ・コントローラのデグレード及び副走査方向の同期ずれ印刷を抑制する画像形成装置及び記録媒体に関するものである。
【０００２】
【従来の技術】
近年、高解像度のページプリンタにおいては、メモリ容量が増えるため、１ページ分のビットマップメモリを用意するのではなく、１ページを複数の領域（以後、バンドと称する）に分け、数バンド分のビットマップメモリを用意し、画像データを１つのバンドメモリに展開しながら、描画データをプリンタエンジンに転送していた。
【０００３】
また、ＬＢＰ（レーザビームプリンタ）コントローラの場合、副走査同期信号の割り込みを受け付けてから、主走査同期信号を受け付け可能状態にして、副走査方向の同期をとっていた。
【０００４】
ここで、「副走査」とは、感光ドラム（またはコピー紙）が回転（移動）する方向をいい、「主走査」とは、レーザビームを移動させる方向をいう。
【０００５】
また、「同期」とは、原稿の画像と形成する画像データを合わせることをいい、主走査、副走査の開始点を一致させたりすることをいう。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来例では図９に示すように、描画データをエンジンへ転送する期間内に、１バンド分の画像データを展開しなくてはならないため、複雑なデータが入力された場合、描画データ転送期間中に画像データの展開が終了せず、白紙、又はデグレードした画像を印刷するという問題点があった。
【０００７】
例えば、図９では、２バンド分の画像データを展開した後、エンジンへ描画データの転送を開始するが、「ＢＡＮＤ１」をプリンタエンジン２へ転送中に、展開中の画像データである「ＢＡＮＤ３」の展開が完了しなければならない。
【０００８】
しかしながら、「ＢＡＮＤ３」の画像データの展開に長時間を要する場合も生じ得る。
【０００９】
また、ＬＢＰのコントローラの場合、副走査同期信号の割り込みを受け付けてから、主走査同期信号を受け付け可能（以後、ＳＥＱ・ＥＮ信号のＯＮ（ＴＲＵＥ）状態）にして、描画データをエンジンへ出力していたが、副走査同期信号の割り込みを受け付けてから、ＳＥＱ・ＥＮ信号をＯＮにする迄に、１主走査期間以上かかり、プリンタエンジン側にメモリを塔載し、ライン単位、ドット単位でビデオデータをラッチする場合、副走査方向の同期ずれという問題点があった。
【００１０】
この問題点を解決するために、副走査同期信号に同期して、ＳＥＱ・ＥＮ−信号をＯＮ（ＴＲＵＥ）にして、主走査同期信号をカウントし、カウントした値が、１ページ分の主走査同期信号数に達した場合は、ＳＥＱ・ＥＮ−信号をＯＦＦ（ＦＡＬＳＥ）にして、主走査同期信号をマスクする手法がとられるが、多ビットカウンタが必要なため、ゲート数が増加し、コストアップになるという問題点があった。
【００１１】
【課題を解決するための手段】
本発明は、上記従来の欠点を除去するために成されたものであり、１バンド分の描画データ転送期間中に、別バンドの画像データの展開が間に合わないと判断した場合、次バンドの主走査同期信号をマスクしてプリンタエンジンへの描画データの転送を止め、画像データが準備できた時に、主走査同期信号のマスクを解除して、エンジンへの描画データ転送を再開させることを目的とする。
【００１２】
また、上記手法を副走査方向の同期ずれに応用し、ＳＥＱ・ＥＮ信号をＯＦＦ（ＦＡＬＳＥ）状態からＯＮ（ＴＲＵＥ）状態にする期間は、主走査同期信号をマスクし、副走査同期信号に同期して、主走査同期信号のマスクを解除すれば、多ビットカウンタを用いずに副走査方向の同期ずれを防止することを目的とする。
【００１３】
前記目的を達成するために、本発明は以下の構成よりなる。
【００１４】
すなわち、１ページを複数のバンド領域に分割して、既に展開済みの１バンド領域のビデオデータをプリンタコントローラからプリンタエンジンへ転送する転送期間中に、当該１バンド領域に連続する次バンド領域のビデオデータの展開を行うプリンタコントローラは、
前記次バンド領域のビデオデータの展開に要する展開時間を予測する展開時間予測手段と、
前記予測された展開時間と、前記プリンタコントローラからプリンタエンジンへ展開済みである前記１バンド領域のビデオデータを転送するのに要する転送時間とを比較する比較手段と、
前記比較の結果に基づき、前記１バンド領域のビデオデータの転送期間中に、当該１バンド領域に連続する前記次バンド領域のビデオデータの展開が間に合わないと判断した場合は、前記プリンタエンジンから送られてくる主走査同期信号をマスクして、前記次バンド領域のビデオデータを前記プリンタエンジンへ転送しないようにし、前記次バンド領域のビデオデータへの展開が完了したところで、前記マスクを解除し、前記プリンタコントローラから前記プリンタエンジンへのビデオデータの転送を再開する転送制御手段とを備えることを特徴とする。
【００１８】
また、コンピュータ読取り可能な記録媒体は、次バンド領域のビデオデータの展開に要する展開時間を予測する展開時間予測手段と、
前記予測された展開時間と、プリンタコントローラからプリンタエンジンへ展開済みである１バンド領域のビデオデータを転送するのに要する転送時間とを比較する比較手段と、
前記比較の結果に基づき、前記１バンド領域のビデオデータの転送期間中に、当該１バンド領域に連続する前記次バンド領域のビデオデータの展開が間に合わないと判断した場合は、前記プリンタエンジンから送られてくる主走査同期信号をマスクして、前記次バンド領域のビデオデータを前記プリンタエンジンへ転送しないようにし、前記次バンド領域のビデオデータへの展開が完了したところで、前記マスクを解除し、前記プリンタコントローラから前記プリンタエンジンへのビデオデータの転送を再開する転送制御手段とを機能させるためのプログラムを記録したことを特徴とする。
【００１９】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態を図１及び図２に示す。図１は、プリンタの構成を示す図面であり、１はＰＤＬコントローラ部、２はプリンタエンジン部である。本発明では更に、プリンタエンジン部２に保管用画像メモリ２０３を搭載した場合について述べる。前記、ＰＤＬコントローラ部１において、１０１はコントローラ２の状態を示すパネルであり、パネルインタフェース（Ｉ／Ｆ）１０２を介して、アドレスバス・データバス群１１４に接続されている。
【００２０】
１０３は外部機器１０４とデータのやり取りを行うホストＩ／Ｆであり、１０５はフォントデータ等をビットマップデータ等に変換する画像データ発生部である。画像データ発生部１０５と後述する、ＲＡＭ１０９、ＣＰＵ１１１は１バンド領域のビデオデータの展開に要する展開時間を予測する展開時間予測手段として機能する。
【００２１】
ここで発生したビットマップデータは画像メモリ１０６に蓄えられる。１１１はＰＤＬコントローラを制御するＣＰＵであり、１１０はフォントデータ及びプログラムが保管されているＲＯＭである。
【００２２】
１０９はホストＩ／Ｆ１０３からのデータを蓄えたり、システム管理するためのプログラムを蓄えたＲＡＭであり、１１３はプリンタエンジンと情報のやり取りを行う通信回路である。
【００２３】
１０７は出力バッファレジスタであり、ビデオＩ／Ｆ回路１１２を介して、ビデオクロック（ＶＣＬＫ）、主走査同期信号（ＨＳＹＮＣ２−）を入力してビデオデータ（ＶＤＯ）を転送する。
【００２４】
ビデオＩ／Ｆ回路１１２はプリンタエンジン２から，ビデオクロック（ＶＣＬＫ）と主走査同期信号（ＨＳＹＮＣ−）、副走査同期信号（ＶＳＹＮＣ−）を受け取り、出力バッファレジスタ１０７に対して、ビデオクロックと主走査同期信号（ＨＳＹＮＣ２−）を出力する。
【００２５】
この出力に基づき、出力バッファレジスタ１０７はビデオデータ（ＶＤＯ）を生成する。ここで、ビデオＩ／Ｆ回路１１２、出力バッファレジスタ１０７、画像データ発生部１０５及びＣＰＵ１１１は、１バンド領域のビデオデータの展開に要する展開時間と、プリンタコントローラ１からプリンタエンジン２へ展開済みデータを転送するのに要する転送時間とを比較する比較手段として機能する。
【００２６】
１０８は出力バッファレジスタ１０７及びビデオＩ／Ｆ回路１１２を制御するＩ／Ｏポートである。このＩ／Ｏポート１０８とビデオＩ／Ｆ回路１１２、ＲＡＭ１０９およびＣＰＵ１１１は転送制御手段として機能する。
【００２７】
プリンタエンジン２において、２０１はＰＤＬコントローラ１からのビデオデータを処理する画像処理部であり、２０２は出力バッファレジスタ１０７で生成されたシリアルなビデオデータビデオデータ（ＶＤＯ）をパラレルデータに変換する回路であり（Ｓ→Ｐ変換）、変換されたデータは画像メモリ２０３に蓄えられる。
【００２８】
２０４はビデオクロック（ＶＣＬＫ）を発生する回路であり、２０６は主走査同期信号（ＨＳＹＮＣ−）を発生する回路である。
【００２９】
２０５はＰＤＬコントローラ１から入力されるＶＩＤＥＯ・ＥＮ−信号により、主走査同期信号（ＨＳＹＮＣ−）をマスクするゲート回路であり、２０７は副走査同期信号（ＶＳＹＮＣ）を発生する回路である。
【００３０】
図２は、図１における出力バッファレジスタ１０７及びビデオＩ／Ｆ回路１１２の内部を示した図面である。
【００３１】
１３１は画像メモリ１０６に格納されている画像データをビデオクロック（ＶＣＬＫ）に同期させて、パラレルデータからシリアルデータに変換する回路である。
【００３２】
１３６はＩ／Ｏポート１０８からのＳＥＱ・ＥＮ−信号を用いて、ビデオＩ／Ｆ回路１１２からの主走査同期信号（ＨＳＹＮＣ２−）をマスクするＮＯＲ回路である。
【００３３】
１３３は前記ＮＯＲ回路１３６でマスクされた主走査同期信号（ＨＳＹＮＣ２−）が入力されると主走査方向のドット数のカウントを開始し、有効画素領域を示す信号を発生する回路であり、１３４は副走査方向の有効ライン領域を示す回路である。また１３５は一定期間毎にロード信号を発生する回路であり、有効画素領域信号発生部１３３，有効ライン領域信号発生部１３４の出力信号と、ＬＯＡＤ信号発生部１３５の出力信号とがＡＮＤ回路１３２を介して１３１に入力される。前記のデータ処理を行なうことにより、有効画素及び有効ライン領域内において、定期的に画像データがロードされる。
【００３４】
ビデオＩ／Ｆ回路１１２において、１５１，１５２はＤ型フリップフロップ回路を示し（Ｄ−ＦＦ）、１５３はインバータ回路、１５４はＯＲ回路である。
【００３５】
１５１〜１５４はプリンタエンジン２から出力される副走査同期信号（ＶＳＹＮＣ−），主走査同期信号（ＨＳＹＮＣ１−）を入力し、ＯＲ回路１５４の出力信号であるＰＲＥＳＥＴ−信号を生成するために構成された回路である。
【００３６】
ＰＲＥＳＥＴ−信号がＴＲＵＥになると、プリセット機能付きＤ型フリップフロップ回路１５５のＱｂ出力（ＨＳＹＮＣ・ＥＮ−信号）がＴＲＵＥになり、ＯＲ回路１５６を介して、主走査同期信号ＨＳＹＮＣ２−が出力バッファレジスタ１０７に入力される。
【００３７】
Ｉ／Ｏポート１０８は、ＣＢＵＳＹ−信号をプリセット機能付きＤ型フリップフロップ回路１５９に入力し、１バンド転送毎にＴＲＵＥとなるＢＡＮＤ  ＥＮＤ−信号を、インバータ回路１５７を介してＯＲ回路１５８に入力する。またＩ／Ｏポート１０８は、ＣＬＲ・ＷＲ信号をＯＲ回路１５８に入力する。ＯＲ回路１５８の出力は、Ｄ型フリップフロップ回路１５９のクロック端子に入力され、１５９のＱｂ出力はＶＩＤＥＯ・ＥＮ−信号として、プリンタエンジン２のゲート回路２０５に入力される。
【００３８】
図２において、電源立ち上げ後のＲＥＳＥＴ−信号により、Ｄ型フリップフロップ回路１５１，１５２，１５５のデータはクリアされる。１５９はプリセットされることにより、ＰＲＥＳＥＴ−信号、ＨＳＹＮＣ・ＥＮ−信号はＦＡＬＳＥ状態になり、ＶＩＤＥＯ・ＥＮ−信号はＴＲＵＥになる。
【００３９】
ここで、プリンタエンジン２から出力される主走査同期信号（ＨＳＹＮＣ−）は、電源立ち上げ後、常に発生するものであり、副走査同期信号（ＶＳＹＮＣ）は、ＰＤＬコントローラ１の通信回路１１３を経由してコントローラ１から要求された時のみ、プリンタエンジン２から出力される。また、副走査同期信号（ＶＳＹＮＣ−），主走査同期信号（ＨＳＹＮＣ−），ビデオクロック（ＶＣＬＫ）信号はすべて同期した信号である。
【００４０】
ビデオＩ／Ｆ回路１１２の動作について、図３のタイミングチャートを用いて説明する。図３は連続プリント時のタイミングチャートである。
【００４１】
時刻Ｔ１において、副走査同期信号（ＶＳＹＮＣ−）がＴＲＵＥになると、ＰＲＥＳＥＴ−信号がＴＲＵＥとなる。これにより、ＨＳＹＮＣ・ＥＮ−信号は、ＦＡＬＳＥの状態からＴＲＵＥの状態になり、次の主走査同期信号（ＨＳＹＮＣ−）からＨＳＹＮＣ２−がＴＲＵＥになり、出力バッファレジスタ１０７が動作を開始する。
【００４２】
期間Ｔ２では、バンド１の描画データをプリンタエンジン２ヘ転送中であり、かつ、バンド２の画像データを展開中であるが、Ｔ２期間内に画像データの展開が終了できないと判断すると、Ｉ／Ｏポート１０８はＣＢＵＳＹ−信号をＴＲＵＥにし、Ｔ３において、Ｉ／Ｏポートから出力されるＢＡＮＤ  ＥＮＤ−信号により、Ｄ型フリップフロップ回路１５９でラッチし、ＶＩＤＥＯ・ＥＮ−信号をＦＡＬＳＥとする。
【００４３】
エンジン部・ゲート回路２０５により、主走査同期信号（ＨＳＹＮＣ−）信号はマスクされ、これにより、ＨＳＹＮＣ２−信号は、ＦＡＬＳＥとなり、出力バッファレジスタ１０７からビデオデータの出力が中止される。このとき、ＰＤＬコントローラ１は画像データの展開が終了するまで待機する。
【００４４】
時刻Ｔ４において、画像データの展開が完了すると、ＣＢＵＳＹ−信号はＦＡＬＳＥとなる。時刻Ｔ５において、ＣＬＲ・ＷＲ信号をＴＲＵＥにすることにより、ＶＩＤＥＯ・ＥＮ−信号はＴＲＵＥになり、ゲート回路２０５により、主走査同期信号（ＨＳＹＮＣ−）信号のマスクは解除される。
【００４５】
これにより、再びＨＳＹＮＣ１−，ＨＳＹＮＣ２−はＴＲＵＥとなり、出力バッファレジスタ１０７はＴ６期間において、バンド２のビデオデータを出力する。
【００４６】
時刻Ｔ７において、最終バンドのビデオデータが出力され、ＢＡＮＤ・ＥＮＤ−信号が出力されると、同時にＳＥＮ・ＥＮ−信号はクリアされてＦＡＬＳＥになり、出力バッファレジスタ１０７はＨＳＹＮＣ２−及びビデオクロック（ＶＣＬＫ）を受け付けなくなる。
【００４７】
時刻Ｔ８において、Ｉ／Ｏポート１０８のＤ０をＬｏｗレベルにし、ＤＩＳＥＮ・ＷＲ信号をＴＲＵＥにして、ＨＳＹＮＣ・ＥＮ−信号をＦＡＬＳＥにすると、ＯＲ回路１５６はＨＳＹＮＣ１−信号をマスクし、ＨＳＹＮＣ２−信号はＦＡＬＳＥになる。
【００４８】
このとき、ＰＤＬコントローラ１は、次ページのバンド１の画像データを展開中であり、展開が完了すると、時刻Ｔ９において、１０８はＳＥＱ・ＥＮ信号をＴＲＵＥにし、時刻Ｔ１０において、通信回路１１３を経由して、ＰＤＬコントローラ１はプリンタエンジン２へＶＳＹＮＣ信号を要求し、時刻Ｔ１１において、次ページの副走査同期信号（ＶＳＹＮＣ）がＴＲＵＥになると、ＰＲＥＳＥＴ−信号、ＨＳＹＮＣ・ＥＮ−信号がＴＲＵＥになる。これにより、ＯＲ回路１５６により、ＨＳＹＮＣ１−信号のマスクは解除され、次の主走査同期信号（ＨＳＹＮＣ−）からＨＳＹＮＣ２−信号はＴＲＵＥとなり、出力バッファレジスタ１０７は、次ページのビデオデータを出力する。
【００４９】
これにより、ＳＥＱ・ＥＮ−信号がＦＡＬＳＥからＴＲＵＥにセット（Ｔ９）されるとき、ＨＳＹＮＣ・ＥＮ−信号により、ＨＳＹＮＣ１−がマスクされ、次の副走査同期信号（ＶＳＹＮＣ−）が入力されることにより、マスクが解除されるため、副走査方向の同期ずれを防止することができる。
【００５０】
以上説明したように、本実施形態では、１バンド領域分の描画データ転送期間中に、１バンド領域分の画像データの展開が間に合わないと判断した場合、次バンドの主走査同期信号（ＨＳＹＮＣ−）をマスクしてプリンタエンジンへの描画データの転送を止め、画像データの展開が完了して準備できた時に、主走査同期信号（ＨＳＹＮＣ−）のマスクを解除して、プリンタエンジンへのビデオデータ転送を再開させるものである。
【００５１】
これにより、複雑なデータが入力された場合でも画像データの展開が終了しないことに起因したデグレード印刷、白紙出力等を防止することが可能となる。
【００５２】
また、Ｉ／Ｏポート１０８は前ページ、最終バンド、ビデオデータ転送終了後から、ＳＥＱ・ＥＮ−信号をＦＡＬＳＥにセットして、主走査同期信号を受け付けない状態にした後、ＨＳＹＮ・ＥＮ−信号をもＦＡＬＳＥにセットして、主走査同期信号（ＨＳＹＮＣ−）をマスクする。その後、ＳＥＱ・ＥＮ−信号をＴＲＵＥにセットして、主走査同期信号（ＨＳＹＮＣ−）を受け付け可能にした後、次ページの副走査同期信号（ＶＳＹＮＣ−）を要求する。
【００５３】
次ページ副走査同期信号（ＶＳＹＮＣ−）がＴＲＵＥになったと同時に、主走査同期信号（ＨＳＹＮＣ−）のマスクを解除すれば、副走査方向の同期ずれを防止できると同時に、多ビットカウンタを用いないため、ゲート数を削減することができる。
【００５４】
（第２の実施形態）
図４、５は、それぞれ図３のＡおよびＢ期間のタイミングを示した図である。また、図６、図７は本発明の第２の実施形態を示すブロック図であり、図１、図２と同一のブロックにおいては、同じ番号で示す。図７は図６の出力バッファレジスタ１０７及びビデオＩ／Ｆ回路１１２を示したものであり、図８は図７の動作を説明するためのタイミングチャートであり、電源立ち上げ後の動作を説明する図である。
【００５５】
図中の時刻Ｔ２０において、Ｉ／Ｏポート１０８はＣＬＲ・ＷＲ信号をＴＲＵＥにすると、Ｄ型フリップフロップ回路１６０はクリアされ、ＶＩＤＥＯ・ＥＮ−信号はＦＡＬＳＥとなる。ゲート回路２０５（図１）により、主走査同期信号（ＨＳＹＮＣ−）はマスクされ、ＨＳＹＮＣ１−はＦＡＬＳＥとなる。
【００５６】
時刻Ｔ１において、副走査同期信号（ＶＳＹＮＣ−）がＴＲＵＥになると、Ｄ型フリップフロップ回路１５１は主走査同期信号（ＨＳＹＮＣ−）により、副走査同期信号（ＶＳＹＮＣ−）をラッチして、ＰＲＥＳＥＴ−信号がＴＲＵＥ状態になる。
【００５７】
Ｄ型フリップフロップ回路１６０により、ＶＩＤＥＯ・ＥＮ−信号もＴＲＵＥになる。これにより、ゲート回路２０５は、主走査同期信号（ＨＳＹＮＣ−）のマスクを解除し、次の主走査同期信号のタイミングからＨＳＹＮＣ１−信号はＴＲＵＥとなり、出力バッファレジスタ１０７はビデオデータを出力可能とする。
【００５８】
時刻Ｔ２〜Ｔ６のタイミングは、図３と同一であり、時刻Ｔ２１のように、最終バンド、バンドｎの描画データ転送中に、Ｉ／Ｏポート１０８は、ＣＢＵＳＹ−信号をＴＲＵＥにする。
【００５９】
時刻Ｔ７において、Ｉ／Ｏポート１０８から出力されるＢＡＮＤ  ＥＮＤ−信号により、Ｄ型フリップフロップ回路１５９の出力信号であるＶＩＤＥＯ・ＥＮ−はＦＡＬＳＥになる。ゲート回路２０５は主走査同期信号（ＨＳＹＮＣ−）のマスクを開始する。
【００６０】
時刻Ｔ２２において、Ｉ／Ｏポート１０８はＣＢＵＳＹ−信号をＦＡＬＳＥ、時刻Ｔ９でＳＥＱ・ＥＮ−をＴＲＵＥにして、出力バッファがＨＳＹＮＣ１−を受け付け可能状態にする。
【００６１】
時刻Ｔ１０で、ＰＤＬコントローラ１はプリンタエンジン２へ副走査同期信号（ＶＳＹＮＣ−）を要求し、時刻Ｔ１１において、副走査同期信号（ＶＳＹＮＣ−）がＴＲＵＥになると、ＰＲＥＳＥＴ−及びＶＩＤＥＯ・ＥＮ−信号はＴＲＵＥになる。
【００６２】
これにより、ゲート回路２０５は、主走査同期信号（ＨＳＹＮＣ−）のマスクを解除し、次の主走査同期信号（ＨＳＹＮＣ−）のタイミングからＨＳＹＮＣ１−はＴＲＵＥ状態になり、出力バッファレジスタ１０７は次ページのビデオデータを出力可能とする。
【００６３】
（第３の実施形態）
また、第３の実施形態として、図２（本発明の第１の実施形態）におけるＤ型フリップフロップ回路１５５のクロック端子に、ＤＩＳＥＮ・ＷＲ信号でなくＢＡＮＤ・ＥＮＤ−信号を反転した１５７のインバータ出力を入力してもよい。前ページ，最終バンド領域の画像データ転送時にＩ／Ｏポート１０８の出力信号Ｄ０をＬｏｗレベルにセットすれば、最終バンド領域の画像データ転送終了直後に、Ｉ／Ｏポート１０８からの出力信号ＢＡＮＤ・ＥＮＤ−により、ＨＳＹＮＣ・ＥＮ−信号（Ｄ型フリップフロップ回路１５５の出力）はＦＡＬＳＥ状態となり、プリンタエンジン部２から入力されたＨＳＹＮＣ１−信号のマスクを開始する。
【００６４】
Ｉ／Ｏポート１０８の出力信号ＳＥＱ・ＥＮ−をＴＲＵＥ（すなわち、主走査同期信号を受け付け可能）にして、プリンタエンジン２側へ副走査同期信号（ＶＳＹＮＣ）を要求し、副走査同期信号（ＶＳＹＮＣ）がＴＲＵＥになると、ＰＲＥＳＥＴ−，ＨＳＹＮＣ・ＥＮ−両信号がＴＲＵＥになる。これにより、ＨＳＹＮＣ１−信号のマスクが解除される。次のＨＳＹＮＣ１−信号の入力タイミングがＴＲＵＥになったときから、出力バッファレジスタ１０７はビデオデータの転送を開始し、上記実施形態と同様の効果を奏する。
【００６５】
（第４の実施形態）
また、第４の実施形態として、図１１に示すように、図２のＣＢＵＳＹ−信号のインバータ出力１６１を、Ｄ型ＦＦ１５９のＤ入力に接続し、かつ、ＲＥＳＥＴ−信号と、ＣＢＵＳＹ−信号のインバータ出力とを、ＡＮＤ回路１６２を介して、Ｄ型ＦＦ１５９のＣＬＲ端子に接続すれば、ＶＩＤＥＯ・ＥＮ−信号をＦＡＬＳＥからＴＲＵＥ  にするときに、図２のＣＬＲ・ＷＲ信号を用いずに行え、上記実施形態と同種の効果を奏する。
【００６６】
また、本実施形態ではプリンタエンジン２側にビデオデータ保管用のＲＡＭを内蔵した場合について述べたが、ＢＪプリンタのようにページの途中で印刷を止められるのであれば、ビデオデータ保管用のＲＡＭは不必要であり、上記実施形態と同様の効果を奏する。
【００６７】
また、本実施形態では、ゲート回路２０５が、プリンタエンジン部２にある場合について述べたが、ＰＤＬコントローラ部にあってもよく、上記実施形態と同様の効果を奏する。
【００６８】
【他の実施形態】
なお、本発明は、複数の機器（例えばホストコンピュータ，インタフェ−ス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【００６９】
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
【００７０】
この場合、記録媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記録した記録媒体は本発明を構成することになる。
【００７１】
プログラムコードを供給するための記録媒体としては、例えば、フロッピディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【００７２】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００７３】
さらに、記録媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００７４】
本発明を上記記録媒体に適用する場合、その記録媒体には、前記各手段を機能させるためのプログラムコードを格納することになる。この場合図１０に示す「展開時間予測モジュール１００１」、「比較モジュール１００２」、「転送制御モジュール１００３」の各モジュールが記録媒体に格納されることになる。
【００７５】
【発明の効果】
以上説明したように、本発明は、既にビデオデータに展開された別バンド領域分のビデオデータ転送期間中に、１バンド領域分の画像データの展開が間に合わないと判断した場合、次バンドの主走査同期信号（ＨＳＹＮＣ−）をマスクして、プリンタエンジンへ、展開が完了していない１バンド領域のデータ転送を止め、画像データの展開が完了して準備できた時に、主走査同期信号（ＨＳＹＮＣ−）信号のマスクを解除して、プリンタエンジンへビデオデータの転送を再開させるものである。これにより、複雑なデータが入力された場合でも画像データの展開が終了しないことに起因したデグレード印刷、白紙出力等を防止することが可能となる。
【００７６】
また、Ｉ／Ｏポート１０８は前ページ、最終バンド、描画データ転送終了後から、ＳＥＱ・ＥＮ−をＦＡＬＳＥにセットして、主走査同期信号を受け付けない状態にした後、ＨＳＹＮＣ・ＥＮ−信号をもＦＡＬＳＥにセットし、主走査同期信号（ＨＳＹＮＣ−）をマスクする。その後、ＳＥＱ・ＥＮ−信号をＴＲＵＥにセットして、主走査同期信号（ＨＳＹＮＣ−）を受け付け可能にした後、次ページの副走査同期信号（ＶＳＹＮＣ−）を要求する。
【００７７】
次ページ副走査同期信号（ＶＳＹＮＣ−）がＴＲＵＥになったと同時に、主走査同期信号（ＨＳＹＮＣ−）のマスクを解除すれば、副走査方向の同期ずれを防止できると同時に、多ビットカウンタを用いないため、ゲート数を削減することが可能となる。
【００７８】
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】本発明の第１の実施形態を説明するための詳細図である。
【図３】本発明の第１の実施形態で、ブロック図の動作を説明するためのタイミングチャートである。
【図４】図３のタイミングチャートのＡ期間を詳細に示した図である。
【図５】図３のタイミングチャートのＢ期間を詳細に示した図である。
【図６】本発明の第２の実施形態を示すブロック図である。
【図７】本発明の第２の実施形態を説明するための詳細図である。
【図８】本発明の第２の実施形態で、ブロック図の動作を説明するためのタイミングチャートである。
【図９】従来の実施形態における印刷動作を示す図である。
【図１０】本発明の実施形態にかかる記録媒体のメモリマップを示す図である。
【図１１】本発明の第４の実施形態を示すブロック図である。
【符号の説明】
１  ＰＤＬコントローラ部
２  プリンタ・エンジン部
１０１  パネル
１０２  パネルＩ／Ｆ
１０３  ホストＩ／Ｆ
１０４  外部機器
１０５  画像データ発生部
１０６  画像メモリ
１０７  出力バッファ・レジスタ
１０８  Ｉ／Ｏポート
１０９  ＲＡＭ
１１０  ＲＯＭ
１１１  ＣＰＵ
１１２  ビデオＩ／Ｆ回路
１１３  通信回路
１１４  アドレスバス・データバス
１３１  パラレル・シリアル変換回路
１３２  ＡＮＤ回路
１３３  有効画素領域信号発生回路
１３４  有効ライン領域信号発生回路
１３５  ロード信号発生回路
１３６  ＮＯＲ回路
１５１  Ｄ型フリップフロップ回路
１５２  Ｄ型フリップフロップ回路
１５３  インバータ
１５４  ＯＲ回路
１５５  Ｄ型フリップフロップ回路
１５６  ＯＲ回路
１５７  インバータ
１５８  ＯＲ回路
１５９  Ｄ型フリップフロップ回路
１６０  Ｄ型フリップフロップ回路
２０１  画像処理部
２０２  シリアル・パラレル変換回路
２０３  画像メモリ
２０４  ＶＣＬＫ発生回路
２０５  ゲート回路
２０６  ＨＳＹＮＣ発生回路
２０７  ＶＳＹＮＣ発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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