【手続補正書】
【提出日】平成29年9月20日(2017.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力／出力（ＩＯ）供給電圧によって給電される入力／出力（ＩＯ）回路であって、
コア供給電圧を検出して供給検出信号を生成するように構成される供給検出器セルと、
ＰＡＤに接続されて前記供給検出信号を受け取るように構成されるドライバ回路と、
ＰＡＤ電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記フェイルセーフ回路と前記供給検出器セルとが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからのリーク電流を制御するように構成される、ＩＯ回路。
【請求項２】
請求項１に記載のＩＯ回路であって、
前記ドライバ回路が、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出信号と前記コア供給電圧とを受け取るように構成され、前記供給検出信号をコア供給電圧レベルからＩＯ供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
最終ドライバ回路と、
を含み、
前記フェイルセーフ回路と前記一対のプリドライバ論理回路とが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからの前記リーク電流を制御するために前記最終ドライバ回路をディアクティベートする、前記一対のゲート回路を駆動するように構成される、ＩＯ回路。
【請求項３】
請求項１に記載のＩＯ回路であって、
前記最終ドライバ回路が、最終ドライバＰＭＯＳトランジスタと最終ドライバＮＭＯＳトランジスタとを含む、ＩＯ回路。
【請求項４】
請求項１に記載のＩＯ回路であって、
前記供給検出器セルが前記ＩＯ供給電圧によって給電され、
前記供給検出器セルが、
前記ＩＯ供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続され、前記コア供給電圧を入力として受け取るように構成される、入力インバータ段と、
前記入力インバータ段の出力に接続される第２のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第２のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記ＩＯ供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第２のインバータ段に結合される出力インバータ段であって、前記出力インバータ段が、前記入力インバータ段の前記出力をバッファリングして供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、ＩＯ回路。
【請求項５】
請求項４に記載のＩＯ回路であって、
前記ダイオード接続トランジスタがＮＭＯＳトランジスタとＰＭＯＳトランジスタの１つを含む、ＩＯ回路。
【請求項６】
請求項４に記載のＩＯ回路であって、
前記ダイオード接続トランジスタが、前記ＩＯ供給電圧に接続されるドレイン端子とゲート端子とを含む、ＩＯ回路。
【請求項７】
請求項４に記載のＩＯ回路であって、
前記一対の弱キーパートランジスタが、直列に接続される頂部ＰＭＯＳトランジスタと底部ＰＭＯＳトランジスタとを含み、
前記頂部ＰＭＯＳトランジスタと前記底部ＰＭＯＳトランジスタとのゲート端子が、前記第２のインバータ段の前記出力を受け取るように構成され、前記頂部ＰＭＯＳトランジスタのソース端子が前記ＩＯ供給電圧に接続され、前記底部ＰＭＯＳトランジスタのドレイン端子が前記入力インバータ段の前記出力に接続される、ＩＯ回路。
【請求項８】
請求項４に記載のＩＯ回路であって、
前記供給検出信号が前記ＩＯ供給電圧に基づいて変化するように構成される、ＩＯ回路。
【請求項９】
請求項４に記載のＩＯ回路であって、
前記ＩＯ供給電圧がランプ関数であって前記コア供給電圧がＯＦＦ状態であるときに、前記供給検出信号が、ＩＯ供給電圧に従うように構成される、ＩＯ回路。
【請求項１０】
請求項１に記載のＩＯ回路であって、
前記ＩＯ供給電圧がトリップ点電圧を上回り、前記ＰＡＤ電圧が論理ＨＩＧＨであるときに、前記供給検出器セルが、前記最終ドライバ回路のディアクティベーションを介して前記ＰＡＤからの前記リーク電流を制御するように構成される、ＩＯ回路。
【請求項１１】
請求項１に記載のＩＯ回路であって、
前記フェイルセーフ回路が、
前記ＩＯ供給電圧を受け取るように構成されるソース端子を備える第１のＰＭＯＳトランジスタと、
前記ＰＡＤに接続されるソース端子と、前記ＩＯ供給電圧に接続されるゲート端子と、基板信号を生成するために前記第１のＰＭＯＳトランジスタのドレイン端子に接続されるドレイン端子とを備える第２のＰＭＯＳトランジスタであって、前記基板信号が前記最終ドライバＰＭＯＳトランジスタに提供される、前記第２のＰＭＯＳトランジスタと、
反転段であって、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、前記ＰＡＤに接続されるソース端子とを備える第３のＰＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、制御信号を生成するために前記第３のＰＭＯＳのドレイン端子に接続されるドレイン端子とを備え、前記制御信号が前記ゲート回路の対に提供される、第１のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子を備える第２のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、接地に接続されるソース端子とを備える第３のＮＭＯＳトランジスタと、
を含み、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとがカスコード配置で接続される、前記反転段と、
を含む、ＩＯ回路。
【請求項１２】
入力／出力（ＩＯ）供給電圧によって給電される入力／出力（ＩＯ）回路であって、
コア供給電圧を検出するように構成される供給検出器セルと、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出器セルの出力を受け取るように構成され、また、前記供給検出器セルの前記出力をコア供給電圧レベルからＩＯ供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
ＰＡＤ電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記フェイルセーフ回路と前記供給検出器セルとが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからのリーク電流を制御するように構成される、ＩＯ回路。
【請求項１３】
方法であって、
コア供給電圧を検出することと、
入力／出力（ＩＯ）供給がトリップ点電圧を下回り、ＰＡＤが論理ＨＩＧＨであるときに、最終ドライバ回路のディアクティベーションを介して前記ＰＡＤからのリーク電流を制御するようにフェイルセーフ回路を構成することと、
コア供給電圧がＯＦＦ状態のとき、前記ＩＯ供給電圧がトリップ点電圧を上回り、前記ＰＡＤが論理ＨＩＧＨであるときに、前記最終ドライバ回路のディアクティベーションを介して前記ＰＡＤからの前記リーク電流を制御するように供給検出器セルを構成することと、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記ＩＯ供給電圧がランプ関数であり、前記コア供給電圧がＯＦＦ状態であるときに、前記ＩＯ供給電圧に従うように構成される供給検出信号を前記供給検出器セルにおいて生成することを更に含む、方法。
【請求項１５】
請求項１３に記載の方法であって、
コア供給電圧のすべての値で前記供給検出器セルにおいてゼロ静的電流を生成することを更に含む、方法。
【請求項１６】
請求項１３に記載の方法であって、
前記ＩＯ供給電圧によって前記供給検出器セルに給電することを更に含み、
前記供給検出器セルが、
前記ＩＯ供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続され、前記コア供給電圧を入力として受け取るように構成される、入力インバータ段と、
前記入力インバータ段の出力に接続される第２のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第２のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記ＩＯ供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第２のインバータ段に結合される出力インバータ段であって、前記出力インバータ段が前記入力インバータ段の前記出力をバッファリングして供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、方法。
【請求項１７】
請求項１３に記載の方法であって、
前記フェイルセーフ回路が、
前記ＩＯ供給電圧を受け取るように構成されるソース端子を備える第１のＰＭＯＳトランジスタと、
前記ＰＡＤ電圧に接続されるソース端子と、前記ＩＯ供給電圧に接続されるゲート端子と、基板信号を生成するために前記第１のＰＭＯＳトランジスタのドレイン端子に接続されるドレイン端子とを備える第２のＰＭＯＳトランジスタであって、前記基板信号が前記最終ドライバＰＭＯＳトランジスタに提供される、前記第２のＰＭＯＳトランジスタと、
反転段であって、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、前記ＰＡＤに接続されるソース端子とを備える第３のＰＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、制御信号を生成するために前記第３のＰＭＯＳのドレイン端子に接続されるドレイン端子とを備え、前記制御信号が前記ゲート回路の対に提供される、第１のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子を備える第２のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、接地に接続されるソース端子とを備える第３のＮＭＯＳトランジスタと、
を含み、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとがカスコード配置で接続される、前記反転段と、
を含む、方法。
【請求項１８】
コンピューティングデバイスであって、
処理ユニットと、
前記処理ユニットに結合されるメモリモジュールと、
前記処理ユニットと前記メモリモジュールとに結合される複数の論理回路と、
前記複数の論理回路のうちの少なくとも１つの論理回路に結合される入力／出力（ＩＯ）回路と、
を含み、
前記ＩＯ回路が、
コア供給電圧を検出して供給検出信号を生成するように構成される供給検出器セルと、
ＰＡＤに接続されて前記供給検出信号を受け取るように構成されるドライバ回路と、
ＰＡＤ電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記フェイルセーフ回路と前記供給検出器セルとが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからのリーク電流を制御するように構成される、コンピューティングデバイス。
【請求項１９】
請求項１８に記載のコンピューティングデバイスであって、
前記ドライバ回路が、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出信号と前記コア供給電圧とを受け取るように構成され、また、前記供給検出信号をコア供給電圧レベルからＩＯ供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
最終ドライバ回路と、
を含み、
前記フェイルセーフ回路と前記一対のプリドライバ論理回路とが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからの前記リーク電流を制御するために、前記最終ドライバ回路をディアクティベートする前記一対のゲート回路を駆動するように構成される、コンピューティングデバイス。
【請求項２０】
請求項１８に記載のコンピューティングデバイスであって、
前記供給検出器セルが前記ＩＯ供給電圧によって給電され、
前記供給検出器セルが、
前記ＩＯ供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続されて前記コア供給電圧を受け取るように構成される入力インバータ段と、
前記入力インバータ段の出力に接続される第２のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第２のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記ＩＯ供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第２のインバータ段に接続される出力インバータ段であって、前記出力インバータ段が、前記入力インバータ段の前記出力をバッファリングして供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、コンピューティングデバイス。