(57)【特許請求の範囲】
【請求項１】
第１のサンプリングレートを有する入力信号を第２のサンプリングレートを有する出力信号に変換するサンプリングレートコンバータであって、
前記第１のサンプリングレートを逓倍した逓倍信号を発生するフェーズロックループ回路（以下、ＰＬＬ回路と称す）と、
前記逓倍信号に基づき、前記第１のサンプリングレートと前記第２のサンプリングレートの周波数比データ及び該周波数比データが安定していることを示すステータスフラグを発生する周波数比検出手段と、
該周波数比データとステータスフラグに基づきサンプリングレート変換動作を実施するサンプリングレート変換部とを備え、
前記ＰＬＬ回路は、逓倍操作が完了していることを示す完了フラグを発生する手段を有し、
前記周波数比検出手段は、前記ステータスフラグを前記周波数比データの変動幅が所定値以内であることを検出して発生し、該所定値が前記完了フラグの状態に応じて変化することを特徴とするサンプリングレートコンバータ。
【請求項２】
前記所定値の変化の幅が、前記完了フラグが未完了を示す場合は、完了フラグが完了を示す場合と比較して、ほぼ２分の１であることを特徴とする請求項１記載のサンプリングレートコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタルオーディオ等に用いるサンプリングレートコンバータに関し、特に入力信号のサンプリングレートが出力信号のサンプリングレートと非同期である非同期型サンプリングレートコンバータに関する。
【０００２】
【従来の技術】
従来、非同期型サンプリングレートコンバータについては、例えば、アイエー出版社発行、ラジオ技術誌１９９４年５月号第１３３頁〜第１４４頁に記載されたものが知られている。非同期型サンプリングレートコンバータにおいては、入出力信号のサンプリングレート比、つまり周波数比がどうなっているかを求めることが重要で、この正確さが変換性能を決める重要なポイントとなる。この値を求めるには、計測する入力クロックは周波数が高いほど、また、計測時間が長いほど分解能が向上する。そこで、従来のサンプリングレートコンバータでは、入力信号のサンプリングレートｆｓｉｎの１２８倍のクロック信号を３２出力サンプルの周期を計測してＴ１とし、これを６４個加えた値をＴ２とする。周波数比が一定の場合はＴ１を６４倍した値とＴ２は等しくなるので、Ｔ２を周波数比として用い、周波数比が変化している場合はＴ１を６４倍した値とＴ２が一致しないため計測遅れによる誤差の少ないＴ１を周波数比として用いるものである。
【０００３】
【発明が解決しようとする課題】
しかしながら上記のような構成では、例えば、衛生放送等のように入力信号のサンプリングレートｆｓｉｎの１２８倍のクロック信号が存在しないような場合はその信号を受け側の機器で発生せねばならず、この際、クロック信号にジッタが発生することは避けられない。このジッタが故に計測値Ｔ１は計測値Ｔ２に比較して常に大きく変動し、計測値Ｔ１の６４倍は殆どの場合計測値Ｔ２と一致せず、入力信号が長期的には安定であるにもかかわらず常に精度の悪い周波数比データを用いてサンプリングレート変換（以後ｆｓ変換と称す）を行わねばならないという課題があった。
【０００４】
本発明は上記の問題点に鑑み、常に正確な周波数比を求めることができ、しかも、上記のように基準となるべきクロック信号にジッタが存在する場合においても精度の高いｆｓ変換が行なえるサンプリングレートコンバータを提供するものである。
【０００５】
【課題を解決するための手段】
この課題を解決するために本発明は、第１のサンプリングレートを有する入力信号を第２のサンプリングレートを有する出力信号に変換するサンプリングレートコンバータであって、第１のサンプリングレートを逓倍した逓倍信号を発生するフェーズロックループ回路（以下、ＰＬＬ回路と称す）と、逓倍信号に基づき、第１のサンプリングレートと第２のサンプリングレートの周波数比データ及び該周波数比データが安定していることを示すステータスフラグを発生する周波数比検出手段と、該周波数比データとステータスフラグに基づきサンプリングレート変換動作を実施するサンプリングレート変換部とを備え、ＰＬＬ回路は、逓倍操作が完了していることを示す完了フラグを発生する手段を有し、周波数比検出手段は、ステータスフラグを周波数比データの変動幅が所定値以内であることを検出して発生し、該所定値が完了フラグの状態に応じて変化するようにしたものである。
【０００６】
【発明の実施の形態】
本発明の第１の発明は、第１のサンプリングレートを有する入力信号を第２のサンプリングレートを有する出力信号に変換するサンプリングレートコンバータであって、前記第１のサンプリングレートを逓倍した逓倍信号を発生するフェーズロックループ回路と、前記逓倍信号に基づき、前記第１のサンプリングレートと前記第２のサンプリングレートの周波数比データ及び該周波数比データが安定していることを示すステータスフラグを発生する周波数比検出手段と、該周波数比データとステータスフラグに基づきサンプリングレート変換動作を実施するサンプリングレート変換部とを備え、前記ＰＬＬ回路は、逓倍操作が完了していることを示す完了フラグを発生する手段を有し、前記周波数比検出手段は、前記ステータスフラグを前記周波数比データの変動幅が所定値以内であることを検出して発生し、該所定値が前記完了フラグの状態に応じて変化することを特徴とするものであり、これにより完了フラグが立った直後は周波数比変動が充分に小さくなった後ｆｓ変換動作を行うため、高い周波数比精度を得ることができ、更に、ｆｓ変換動作開始後は周波数比変動幅がやや大きくなってもｆｓ変換動作が停止されることなく安定に、且つ高い周波数比精度を保ったまま動作するという作用を有する。
【０００７】
また、本発明の第２の発明は、上記第１の発明に加え、前記所定値の変化の幅が、前記完了フラグが未完了を示す場合は、完了フラグが完了を示す場合と比較して、ほぼ２分の１であることを特徴とするものであり、これにより完了フラグが立った直後の周波数比精度を高く保ちながらｆｓ変換動作開始後に入力信号のサンプリングレートが何らかの事由で変化した場合においても確実にその変化を捕捉できる、しかも変動幅の許容値を可変にしたことによる回路規模の増加を最小限に抑えるという作用を有する。
【０００８】
以下、本発明の実施の形態について図面を用いて説明する。
【０００９】
（実施の形態１）
図１は本発明の実施の形態１によるサンプリングレートコンバータの構成を示すブロック図である。
【００１０】
図１において、１は周波数比較手段であり、周波数比検出器４、遅延器５及び比較器６から成る。また、２はサンプリングレート変換器であり、第１のサンプリングレートを有する入力データを、周波数比データＪに基づき、第２のサンプリングレートを有する出力信号に変換する。３はフェーズロックループ回路である。
【００１１】
以下、本実施の形態におけるサンプリングレートコンバータの動作について、説明する。
【００１２】
ＰＬＬ回路３は、入力データのサンプリングレートｆｓｉｎを逓倍し、ｆｓｉｎの１２８倍の周波数を有するクロック信号ｆｘを発生する。逓倍動作が完了、即ちＰＬＬがロックすれば、完了フラグｆｌｏｃｋが立つ（“１”になる）。クロック信号ｆｘに基づき、周波数比検出手段１が出力信号と入力信号のサンプリングレートの比である周波数比を検出する。ここでは、周波数比検出器４によって出力信号のサンプリング周期の２０４８倍の期間内に存在するクロック信号ｆｘのパルス数を継続的に計測する。入力データのサンプリングレートｆｓｉｎが４８ｋＨｚの場合、周波数比データとしては２８５３２６〜７の値が得られる。遅延器５が前回の計測値（Ｊｚ）を保持しており、比較器６によって新たな計測値Ｊと前回の計測値Ｊｚの比較を行い、差が完了フラグｆｌｏｃｋにより定まる一定の値以内であれば入力信号のサンプリングレートが安定していると判断し、ステータスフラグＲＤＹを出力する。
【００１３】
図２は比較器６の具体的な構成を示すブロック図である。この図を説明すると、電源ＯＮ直後等のＰＬＬ回路３が動作を開始した直後や、入力データのサンプリングレートｆｓｉｎが変化した時は完了フラグｆｌｏｃｋは“０”である。今、入力データのサンプリングレートｆｓｉｎが時刻Ｔ１でｆ１からｆ２に変化したとする（図３、時刻Ｔ１）と、完了フラグｆｌｏｃｋは“０”になり、この信号がフリップフロップ２０、２４のリセット端子ＮＲに与えられているのでフリップフロップ２０、２４のＱ出力は“０”となる。ここでＰＬＬがロックし完了フラグｆｌｏｃｋが“１”になるとフリップフロップ２０、２４のリセットは解除されるが何れも“０”を保持し続ける。故にステータスフラグＲＤＹは時刻Ｔ１で“０”になりそのまま保持される。セレクタ２１は端子Ａに与えられている６４を選択し、出力する。差検出器２２は新たな周波数比データＪと前回の周波数比データＪｚの差を求め出力する。コンパレータ２３により、セレクタ２１出力である６４と差検出器２２の出力とが比較され、新たな周波数比データＪと前回の周波数比データＪｚの差が６４以下であれば“１”を出力、フリップフロップ２４がこの値をラッチしてステータスフラグＲＤＹとして出力する（図３、時刻Ｔ３）。
【００１４】
ここで、ＰＬＬ回路３出力について考えると、ＰＬＬ回路出力は通常ある程度のジッタを有しており、微視的に見ればクロック信号ｆｘはかなり変動している。しかし、長期的には安定していると言える。しかし、変動の具合や、周期計測を行う期間（図３、時刻Ｔ０〜Ｔ２）によっては計測結果の変動幅の大きい場合があり得るが、コンパレータ２３にセレクタ２１によって小さい値を選択して与えているため、計測結果の変動幅が小さかった時の値を周波数比データＪとするようになっている。
【００１５】
ステータスフラグＲＤＹが“１”になるとこの情報を受け、サンプリングレート変換部２がｆｓ変換動作を開始する。ステータスフラグＲＤＹが“１”になると、これによりフリップフロップ２０は完了フラグｆｌｏｃｋの値を取り込むため、そのＱ出力は“１”になり、セレクタ２１は１２８を選択してコンパレータ２３に与える。故に一旦ステータスフラグＲＤＹが“１”になるとコンパレータ２３は１２８と差検出器２２出力との比較を行うため、完了フラグｆｌｏｃｋが“１”になった直後と比較するとより緩やかな条件でステータスフラグＲＤＹを“１”にする。
【００１６】
ステータスフラグＲＤＹの閾値として完了フラグｆｌｏｃｋが立った直後は６４、その後はその２倍の１２８としているのは、ＰＬＬ回路３出力はジッタを有するものの長期間での安定度は高く、周期計測時に上記閾値を逸脱することはそれ程発生しないことによる。故に、６４よりも幅が広く、しかも回路構成上もコンパレータ２３に依る比較が簡単な２のべき乗である１２８としているものである。
【００１７】
このようにすることにより、クロック信号ｆｘが有するジッタによって周波数比データＪの変動がたまたま大きくなった場合においてもステータスフラグＲＤＹが“０”に落ちることはない。
【００１８】
以上述べたように本発明によるサンプリングレートコンバータはＰＬＬのようなジッタを発生する回路によるクロックを用いた場合においても高精度の周波数比データを得ることができ、しかも常に安定にｆｓ変換動作を行うことができるものである。
【００１９】
なお、以上の実施の形態においては、周波数比検出器４によるクロック信号ｆｘの計測期間を出力信号のサンプリング周期の２０４８倍の期間とし、また、コンパレータ２３による比較値を６４或いは１２８としたが、無論これに限定するものではない。
【００２０】
【発明の効果】
以上のように本発明によれば、周波数比検出手段における周波数比変動幅の許容値をＰＬＬ回路のロック完了直後と通常動作時で異ならしめるようにしたため、ＰＬＬのようなジッタを発生する回路によるクロックを用いた場合においても高精度の周波数比データを得ることができ、しかも常に安定にｆｓ変換動作を行うことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるサンプリングレートコンバータの構成を示すブロック図
【図２】同サンプリングレートコンバータにおける比較器の詳細構成を示すブロック図
【図３】同サンプリングレートコンバータにおける各部の動作を示す波形図
【符号の説明】
１  周波数比検出手段
２  サンプリングレート変換部
３  ＰＬＬ回路
４  周波数比検出器
５  遅延器
６  比較器
【図１】
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【図２】
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【図３】
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