(57)【特許請求の範囲】
【請求項１】
フレーム２の整数倍の時間を持つフレーム１から任意のタイムスロットデータを抽出し、フレーム２にフォーマット変換するデータ変換回路において、
２面メモリを設け、前記フレーム１のタイムスロットデータの書き込みが終わり次第、前記フレーム１の終了を待たずに前記２面メモリの面切り替えを前記フレーム２のタイムスロットデータ単位に切り替え、前記フレーム１のタイムスロットデータを前記２面メモリに書き込む際に、前記フレーム１側上位アドレスを前記２面メモリの切り替え、中位アドレスをタイムスロットアドレス及び下位アドレスをデータアドレスとし、３つのアドレスを制御することを特徴とするデータ変換回路。
【請求項２】
前記フレーム２のタイムスロットデータを前記２面メモリから読み出す際に、前記フレーム２側上位アドレス、中位アドレス及び下位アドレスを夫々前記２面メモリの切り替えアドレス、タイムスロットアドレス及びデータアドレスとして制御することを特徴とする請求項１に記載のデータ変換回路。
【請求項３】
前記２面メモリは、デュアルポートＲＡＭであることを特徴とする請求項１又は２に記載のデータ変換回路。
【請求項４】
前記フレーム１及びフレーム２は、夫々無線側フレーム及び地上側フレームであることを特徴とする請求項１乃至３のいずれかに記載のデータ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ変換回路、特に通信衛星と地上間の無線通信等におけるデータフォーマット変換用データ変換回路に関する。
【０００２】
【従来の技術】
通信技術の発達により衛星通信を使用する無線通信が普及している。斯る衛星通信において、通信衛星から無線により送られて来るデータを地上通信用フォーマットに変換する従来技術は、例えば特開昭６０−２１４６９７号公報の「フォーマット変換機能付き時間スイッチ」に開示されている。この従来技術を図２６のブロック図に示す。
【０００３】
図２６に示す従来技術にあっては、時間スイッチメモリ（ＭＡ・ＭＢ）カウンタ（ＣＴＯ）２、制御メモリ（ＣＴ１）３、別のカウンタ（ＣＭ）４及び加算回路（ＡＤＤ）５を有する。時間スイッチメモリ１には、入力データが入力され、出力データが読み出されて出力される。
【０００４】
この時間スイッチメモリ１は、地上側フレームの整数倍の時間長を有し、無線側フレーム（ＴＤＭＡフレーム）毎に交互に書き込みと読み出しを行う２面メモリである。カウンタ２は時間スイッチメモリ１へのデータ書き込みアドレスＡＷを出力する。カウンタ４は、無線側フレームにおけるフレーム番号Ａｌを発生する。制御メモリ３は、時間スイッチ１に対して読み出しチャンネル番号Ｆｎを発生する。加算回路５は、これらフレーム番号Ａｌと読み出しチャンネル番号Ｆｎとを加算して、時間スイッチメモリ１に読み出しアドレスＡｐを出力する。
【０００５】
動作を説明すると、時間スイッチメモリ１を構成する２面メモリ１ａ、１ｂは、無線側フレーム毎に交互に書き込みと読み出しを行う。ある無線フレームにおいては、例えば時間スイッチメモリ１のメモリ１ａでは、カウンタ２が発生する書き込みアドレスＡｗにより、入力データの書き込みが行われる。他方、メモリ１ｂでは、加算回路５が発生する読み出しアドレスＡｐにより、書き込まれた内容（データ）が読み出される。このとき、加算回路５は、カウンタ４が発生する無線側フレームを、例えば１２５μｓ毎に分割した地上フレーム番号と制御メモリ３が発生する読み出しチャンネル番号Ｆｎを加算して読み出しアドレスＡｐを時間スイッチメモリ１に対して出力する。
【０００６】
次に、図２６のフォーマット変換回路の動作を示す図２７のタイミングチャートを参照して説明する。図２７（ａ）は、無線側（入力側）フレームであり、（ｂ）は地上側（出力側）フレームの例である。無線側フレーム（ａ）では、２ｍｓ周期のデータフォーマットであり、１フレームは、３２タイムスロットで構成される。１タイムスロットは、１６バイトのデータで構成される。即ち、入力の無線側フレームは３２タイムスロットＢ１〜Ｂ３２から成る。
【０００７】
出力の地上側フレームは、３２タイムスロットで構成される。例えば、地上側のタイムスロットｉに、Ｂ１がタイムスロットｊにＢ２が割り当てられると、タイムスロットｉにはタイムスロットＢ１のデータが１２５μｓ周期が１バイトずつ１、２、３、……と順次読み出され、タイムスロットｊには、タイムスロットＢ２のデータが１バイトずつａ、ｂ、ｃ、…と順次読み出される。
【０００８】
【発明が解決しようとする課題】
上述した従来技術の問題点は、無線側フレーム毎に交互に２面メモリの書き込みと読み出しが行われることである。その理由は、無線側フレーム毎に２面メモリの面切り替えをする為に、フォーマット交換には必ず無線フレーム分（図２７の例では２ｍｓ）の遅延が生じてしまう。この回路を音声回線に使用した場合には、遅延量が大きい為に、エコーが大きくなり、音声品質（音質）を劣化させてしまうこととなるからである。
【０００９】
また、無線通信をする相手側の装置にも同じ回路が使用される為に送信／受信で２倍の遅延量が生じ、音質劣化が一層大きくなる。
【００１０】
そこで、本発明の目的は、上述した従来回路における、無線側フレームから地上側フレームにデータフォーマット変換する際に、１無線フレーム分の遅延により生じる音声回路のエコーにより音質劣化を防止することが可能な音声回路に好適なデータ変換回路を提供することにある。
【００１１】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるデータ変換回路は、次のような特徴的な構成を採用している。
【００１２】
（１）フレーム２の整数倍の時間を持つフレーム１から任意のタイムスロットデータを抽出し、フレーム２にフォーマット変換するデータ変換回路において、
２面メモリを設け、前記フレーム１のタイムスロットデータの書き込みが終わり次第、前記フレーム１の終了を待たずに前記２面メモリの面切り替えを前記フレーム２のタイムスロットデータ単位に切り替え、前記フレーム１のタイムスロットデータを前記２面メモリに書き込む際に、前記フレーム１側上位アドレスを前記２面メモリの切り替え、中位アドレスをタイムスロットアドレス及び下位アドレスをデータアドレスとし、３つのアドレスを制御するデータ変換回路。
【００１３】
（２）前記フレーム２のタイムスロットデータを前記２面メモリから読み出す際に、前記フレーム２側上位アドレス、中位アドレス及び下位アドレスを夫々前記２面メモリの切り替えアドレス、タイムスロットアドレス及びデータアドレスとして制御する上記（１）のデータ変換回路。
【００１４】
（３）前記２面メモリは、デュアルポートＲＡＭである上記（１）又は（２）のデータ変換回路。
【００１５】
（４）前記フレーム１及びフレーム２は、夫々無線側フレーム及び地上側フレームである上記（１）乃至（３）のいずれかのデータ変換回路。
【００１９】
以下、本発明によるデータ変換回路の好適実施形態例を図１乃至図２５を参照して構成及び動作を詳細に説明する。
【００２０】
【発明の実施の形態】
先ず、図１を参照して、本発明によるデータ変換回路の第１実施形態例のブロック図を説明する。このデータ変換回路は、デュアルポートＲＡＭ（ランダムアクセスメモリ）８、無線側上位アドレス制御部１０、無線側フレームカウンタ１１、無線側中位アドレス制御部１２、無線側下位アドレス制御部１３、無線側データ書き込み制御部１４及びシリアル／パラレル（Ｓ／Ｐ）変換レジスタ１５を有する。更に、地上側上位アドレス制御部２０、地上側フレームカウンタ２１、地上側中位アドレス制御部２２、地上側下位アドレス制御部２３、地上側データ読み出し制御部２４及びパラレル／シリアル（Ｐ／Ｓ）変換レジスタ２５を有する。
【００２１】
無線側上位アドレス制御部１０は、上位アドレス１１１をデュアルポートＲＡＭ８のＷＡ９端子及び地上側上位アドレス制御部２０に出力する。無線側フレームカウンタ１１は、データタイミング信号１１２を地上側上位アドレス制御部２０及び地上側下位アドレス制御部２３に出力すると共に、スタート信号１０３を無線側データ書き込み制御部１４に出力する。
【００２２】
無線側中位アドレス制御部１２は、デュアルポートＲＡＭ８のＷＡ８−ＷＡ４端子に中位アドレス１０６を出力する。無線側下位アドレス制御部１３は、無線側中位ドレス制御部１２に中位アドレスカウント信号１０８を出力し、下位アドレス１０５をデュアルポートＲＡＭ８のＷＡ３〜ＷＡ０端子に出力する。
【００２３】
また、無線側データ書き込み制御部１４は、下位アドレスカウント信号１０７を無線側下位アドレス制御部１３に出力し、書き込み信号１０４をデュアルポートＲＡＭ８のＷＲ端子に出力する。Ｓ／Ｐ変換レジスタ１５は、書き込みデータ１１０をデュアルポートＲＡＭ８のデータ（Ｄ７〜Ｄ０）端子に出力する。尚、無線側の各構成要素１０〜１５にはクロック１０２が入力され、構成要素１０〜１３にはフレームパルス１０１が入力される。また、Ｓ／Ｐ変換レジスタ１５には、入力データ（フレーム１）１０９が入力される。
【００２４】
次に、地上側について説明する。地上側上位アドレス制御部２０は、上位アドレス２１１をデュアルポートＲＡＭ８のＲＡ９端子に出力する。地上側フレームカウンタ２１は、スタート信号２０３を地上側データ読み出し制御部２４に出力する。地上側中位アドレス制御部２２は、中位アドレス２０６をデュアルポートＲＡＭ８のＲＡ８〜ＲＡ４端子と地上側下位アドレス制御部２３に出力する。
【００２５】
地上側下位アドレス制御部２３は、下位アドレス２０５をデュアルポートＲＡＭ８のＲＡ３〜ＲＡ０に出力する。また、地上側データ読み出し制御部２４は、読み出し信号２０４をＰ／Ｓ変換レジスタ２５とデュアルポートＲＡＭ８のＲＤ端子に出力し、アドレスカウント信号２０７を地上側中位アドレス制御部２２及び地上側下位アドレス制御部２３に出力する。
【００２６】
Ｐ／Ｓ変換レジスタ２５は、デュアルポートＲＡＭ８のＱ７〜Ｑ０端子から読み出しデータ２１０を受け、出力データ（フレーム２）２０９を出力する。尚、地上側の各構成要素２０〜２５にはクロック２０２が入力され、各構成要素２０−２３にはフレームパルス２０１が入力される。
【００２７】
図１に示す本発明によるデータ変換回路の第１実施形態例の動作を説明する前に、図１に関連する図２乃至図１８につき簡単に説明する。図２は、無線側フレーム（フレーム１）と地上側フレーム（フレーム２）のフレーム構成図を示す。図３は、フレーム１からフレームへの変換のイメージ図である。図４は、従来回路と本発明のデータ変換回路によるフォーマット変換による遅延量の比較図であって、（Ａ）は従来回路、（Ｂ）は本発明回路の例を示す。図５は、地上側読み出し上位アドレスの遷移図である。図６は、地上側読み出し中位アドレスと下位アドレスの遷移図である。図７は、図１における無線側上位アドレス制御部１０の詳細を示し、（Ａ）は構成図、（Ｂ）は動作説明図タイミングチャートである。図８は無線側フレームカウンタ１１の詳細を示し、（Ａ）は回路構成図、（Ｂ）は動作説明用タイミングチャートである。図９は、無線側中位アドレス制御部１２の詳細を示し、（Ａ）は構成図、（Ｂ）は動作説明用タイミングチャートである。図１０は、無線側下位アドレス制御部１３の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１１は、無線側データ書き込み制御部１４の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１２はＳ／Ｐ変換レジスタ１５の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１３は、地上側上位アドレス制御部２０の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１４は、図１における地上側フレームカウンタ２１の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１５は、図１における地上側中位アドレス制御部２２の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１６は、図１における地上側下位アドレス制御部２３の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１７は、図１における地上側データ読み出し制御部２４の詳細を示し、（Ａ）は構成図、（Ｂ）はタイミングチャートである。図１８は、図１におけるＰ／Ｓ変換レジスタ２５の詳細を示し、（Ａ）は構成図、（Ｂ）タイミングチャートである。
【００２８】
次に、図１乃至図１８を参照して、本発明によるデータ変換回路の第１実施形態例の動作を説明する。ここで、Ｓ／Ｐ変換レジスタ１５に入力される入力データ１０９である無線側フレーム（又はフレーム１）は、２ｍｓ周期のデータフォーマットであり、１フレームは３２タイムスロットで構成され、１タイムスロットは１２８ビットで構成されるものとする（図２のフレーム１参照）。
【００２９】
一方、Ｐ／Ｓ変換レジスタ２５から出力データ２０９である地上側フレーム（又はフレーム２）は、１２５μｓ周期のデータフォーマットであり、１フレームは３２タイムスロットで構成され、１タイムスロットは８ビットで構成されるものとする（図２のフレーム２参照）。
【００３０】
先ず、無線側のデータ書き込み動作を説明する。無線側上位アドレス制御部１０は、図７の（Ａ）に示す如く３個のＤ形フリップフロップ（Ｆ／Ｆ）により構成され、フレームパルス１０１とクロック１０２を入力とし、フレームパルス１０１の周期でＨ（ハイレベル）及びＬ（ローレベル）の交番を行う上位アドレス１１１をデュアルポートＲＡＭ８のＷＡ９端子に出力する。
【００３１】
無線側フレームカウンタ１１は、図８（Ａ）に示す如く、Ｄ形Ｆ／Ｆ、カウンタ及びデコーダにより構成され、Ｄ形Ｆ／Ｆにフレームパルス１０１とクロック１０２が入力され、デュアルポートＲＡＭ８への書き込み開始を通知するスタート信号１０３を発生する。また、入力データ１０９内部のタイムスロット位置を示すタイミング信号１乃至タイミング信号１６から成るデータタイミング信号１１２を出力する。
【００３２】
この特例にあっては、データタイミング信号１１２は、２タイムスロット毎に個別に出力される。即ち、無線側フレーム中のタイムスロット数が３２タイムスロットである為に１６本の信号が出力される。
【００３３】
無線側データ書き込み制御部１４は、図１１（Ａ）に示す如く、２個のＤ形Ｆ／Ｆ、カウンタ及びデコーダで構成される。スタート信号１０３とクロック１０２とを入力とし、デュアルポートＲＡＭ８の書き込み（ＷＲ）端子への書き込み信号１０４と、無線側下位アドレス制御信号１３への下位アドレスカウント信号１０７を８クロック周期（１バイト周期）で出力する。
【００３４】
また、無線側下位アドレス制御部１３は、図１０（Ａ）に示す如く、３個のＤ形Ｆ／Ｆ、カウンタ、デコーダ及び微分回路により構成される。この無線側下位アドレス制御部１３は、上述した下位アドレスカウント信号１０７、フレームパルス１０１及びクロック１０２を入力とし、デュアルポートＲＡＭ８への下位アドレス１０５を８クロック周期（１バイト周期）で更新して出力し、中位アドレスカウント信号１０８を１２８クロック周期（３２バイト周期）で無線側中位アドレス制御部１２に出力する。
【００３５】
一方、無線側中位アドレス制御部１２は、図９（Ａ）に示す如く３個のＤ形Ｆ／Ｆとカウンタにより構成され、上述した中位アドレスカウント信号１０８、フレームパルス１０１及びクロック１０２を入力する。この無線側中位アドレス制御部１２は、デュアルポートＲＡＭ８へ中位アドレス１０６を１２８クロック周期（３２バイト周期）で更新して出力する。
【００３６】
Ｓ／Ｐ変換レジスタ１５は、図１２（Ａ）に示す如く、シフトレジスタで構成される。このＳ／Ｐ変換レジスタ１５は、入力データ１０９をクロック１０２により、リタイミングして、シリアルから８ビットパラレルに変換して書き込みデータ１１０としてデュアルポートＲＡＭ８に出力する。
【００３７】
デュアルポートＲＡＭ８へのデータ書き込みは、フレームパルス１０１の周期で、Ｈ及びＬの交番を行う上位アドレス１１１と、１２８クロック周期（１バイト周期）で更新する下位アドレス１０５と、８クロック周期（１バイト周期）で発生する書き込み信号１０４と、８ビットパラレルに変換した書き込みデータ１１０により行う。
【００３８】
次に、地上側のデータ読み出し動作について説明する。地上側上位アドレス制御部２０は、図１３（Ａ）に示す如く、３個のＤ形Ｆ／Ｆ、ＡＮＤゲート及びセレクタで構成される。この地上側上位アドレス制御部２０は、フレームパルス２０１、クロック２０２、中位アドレス２０６、上位アドレス１１１及びデータタイミング信号１１２により動作する。
【００３９】
地上側上位アドレス制御部２０は、内部にデータタイミング信号１１２の数量と同数（この例では１６個）のラッチ回路を有し、各ラッチ回路に該当するデータタイミング信号１１２が入力されると、その直後に入力されるフレームパルス２０１のタイミングで上位アドレス１１１をラッチする。これら各ラッチ回路でラッチされた値は、地上側上位アドレス制御部２０内部のセレクタ回路で、中位アドレス２０６の値により選択され、上位アドレス２１１として出力する。
【００４０】
地上側フレームカウンタ２１は、図１４（Ａ）に示す如く、Ｄ形Ｆ／Ｆ、カウンタ及びデコーダにて構成される。この地上側フレームカウンタ２１は、フレームパルス２０１及びクロック２０２を入力とし、デュアルポートＲＡＭ８からのデータ読み出し開始を通知するスタート信号２０３を地上側データ読み出し制御部２４に出力する。
【００４１】
地上側データ読み出し制御部２４は、図１７（Ａ）に示す如く、カウンタ、デコーダ及び２個のＤ形Ｆ／Ｆで構成され、スタート信号２０３及びクロック２０２により、デュアルポートＲＡＭ８からの読み出し信号２０４とアドレスカウント信号２０７を８クロック周期（１バイト周期）で夫々地上側中位アドレス制御部２２及び地上側下位アドレス制御部２３とＰ／Ｓ変換レジスタ２５及びデュアルポートＲＡＭ８に出力する。
【００４２】
地上側下位アドレス制御部２３は、図１６に示す如く、２個のＤ形Ｆ／Ｆ、ＮＡＮＤゲート、カウンタ及びセレクタ回路により構成される。この地上側下位アドレス制御部２３は、フレームパルス２０１、クロック２０２、アドレスカウント信号２０７、中位アドレス２０６及びデータタイミング信号１１２を入力とする。
【００４３】
この地上側下位アドレス制御部２３は、内部にデータタイミング信号１１２の数量と同数（１６個）のカウンタ回路を有し、該当するカウンタ回路にデータタイミング信号１１２が入力されると、その直後に入力されるフレームパルス２０１のタイミングでカウンタの初期値（この例では０）を設定し、アドレスカウント信号２０７の入力により、カウンタ回路の値の加算（カウントアップ）を行う。この内部カウンタのカウント（計数）値は、地上側下位アドレス制御部２３内部のセレクタ回路で中位アドレス２０６の値により選択され、下位アドレス２０５として出力される。
【００４４】
地上側中位アドレス制御部２２は、図１５に示す如く、カウンタにより構成され、フレームパルス２０１、クロック２０２及びアドレスカウント信号２０７を入力とし、中位アドレス２０６を８クロック周期（１バイト周期）で更新して出力する。
【００４５】
Ｐ／Ｓ変換レジスタ２５は、図１８に示す如く、シフトレジスタにより構成され、デュアルポートＲＡＭ８からの読み出しデータ２１０を読み出し信号２０４とクロック２０２でラッチして、８ビットパラレルからシリアルに変換して、出力データ２０９として出力する。
【００４６】
デュアルポートＲＡＭ８からのデータ読み出しは、上位アドレス１１１をデータタイミング信号１１２とフレームパルス２０１によりラッチし、中位アドレス２０６により選択する上位アドレス２１１と、８クロック周期（１バイト周期）で更新する中位アドレス２０６と、データタイミング信号１１２及びフレームパルス２０１で初期化し、中位アドレス２０６により選択する下位アドレス２０５と、８クロック周期（１バイト周期）で発生する読み出し信号２０４とにより、８ビットパラレルの読み出しデータ２１０が読み出される。
【００４７】
この実施形態例のデータ変換回路は、データタイミング信号１１２につき上述した如く、無線側タイムスロットデータがデュアルポートＲＡＭ８に２タイムスロット書き込まれる毎にデータタイミング信号１１２に発生する構成である。同様に、地上側タイムスロットデータをデュアルポートＲＡＭ８から読み出す際のアドレス動作も２タイムスロット毎の動作になる。図５の上位のアドレス２１１の遷移と図６の下位アドレス２０５の遷移が、地上側タイムスロットデータで２タイムスロット周期毎に変化するのはこの為である。
【００４８】
この実施形態例のデータ変換回路では、図１６（Ａ）でアドレスカウンタ回路の最下位出力（Ｑ０）を使用しないことと、図１３及び図１６のセレクタ回路の選択条件に中位アドレス２０６の最下位の出力を使用しないことにより実施している。この実施形態例のデータタイミング信号１１２を無線側１タイムスロット毎に出力する場合には、上述未使用信号も使用することになる（１タイムスロット毎に処理を行う為である）。
【００４９】
次に、図１９乃至図２５を参照して、本発明によるデータ変換回路の他の実施形態例を説明する。図１９乃至図２２は、本発明によるデータ変換回路の第２実施形態例を示し図２３乃至図２５は、本発明によるデータ変換回路の第３実施形態例を示す。
【００５０】
図１９は、本発明によるデータ変換回路の第２実施形態例の構成（ブロック）図を示し、図２０は、図１におけるデータ変換回路のデータフォーマット変換のイメージ図である。また、図２１は無線側フレームカウンタ１１’のブロック図（Ａ）と動作タイミングチャート（Ｂ）である。図２２は、無線側中位アドレス制御部１２’の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。尚、第２実施形態例は、第１実施形態例と類似するので、対応素子には、同様参照符号を附している。
【００５１】
図２０から明らかな如く、無線側フレーム（フレーム１）は、第１実施形態例の２，０４８ＭＨｚの倍の４，０９６ＭＨｚのクロック速度であり、周期２ｍｓ、フレーム長８．１９２ビット、タイムスロット数６４個及びタイムスロット長１２８ビットである。他方、地上側フレーム（フレーム２）の構成は、第１実施形態例の場合と同じである。又、データフォーマット変換は、フレーム１の前半のタイムスロット（１乃至３２）をフレーム２のタイムスロット（１乃至３２）に変換する（図２０参照）。
【００５２】
第２実施形態例の動作を行う為に、図１９のデュアルポートＲＡＭ８の書き込み側アドレスＷＡ４〜ＷＡ１０と、読み出し側アドレスＲＡ４〜ＲＡ１０が変更されている。図２１に示す如く、無線側フレームカウンタ１１’がカウントする周期が８，１９２ビットとなり、タイムスロット１〜３２の偶数タイムスロットの直後に１６個のデータタイミング信号１１２（タイミング信号１乃至タイミング信号１６）を出力する。また、図２２に示す如く無線側中位アドレス制御部１２’が６ビットの中位アドレス１０６を出力する（尚、第１実施形態例の中位アドレス１０６は５ビットである）。斯る構成により、図２０に示す如きデータフォーマット変換を行う。
【００５３】
次に、図２３乃至図２５を参照して、本発明によるデータ変換回路の第３実施形態例を説明する。この実施形態例も、第１及び第２実施形態例と類似するので対応する素子には同様の参照符号を使用する。図２４に示す如く、フレーム１、即ち無線側フレームは、クロック速度４，０９６ＭＨｚ、周期２ｍｓ、フレーム長８，１９２ビット、タイムスロット数６４個及びタイムスロット長１２８ビットである。地上側フレーム（フレーム２）は、第１実施形態例と同じ構成である。
【００５４】
図２４のデータフォーマット変換は、フレーム１の奇数タイムスロット（１、３、５、……６３）をフレーム２のタイムスロット（１〜３２）に変換する。第３実施形態例の動作を行う為に、図２３のブロック図において、デュアルポートＲＡＭ８の書き込み側アドレスＷＡ４〜ＷＡ１０と読み出し側アドレスＲＡ４〜ＲＡ１０が変更される。また、図２５の無線側フレームカウンタ１１’’がカウントする周期が８，１９２ビットとなり、タイムスロット１〜６４の４倍数のタイムスロットの直後に１６個のデータタイミング信号１１２（タイミング１〜タイミング１６）を出力する。図２２に示した無線側中位アドレス制御部１２が６ビットの中位アドレス１０６を出力する。これにより、図２４に示すデータフォーマット変更が実現する。
【００５５】
以上、本発明によるデータ変換回路のいくつかの実施形態例の構成及び動作を説明した。しかし、本発明は斯る特定実施形態例のみに限定されるものではなく、本発明の要旨を逸脱することなく種々の変形変更が可能であること当業者には容易に理解できよう。
【００５６】
【発明の効果】
上述の説明から理解される如く、本発明のデータ変換回路によると、図４に示す如く無線側フレームのタイムスロットデータをメモりに書き込み動作が終了した直後に、無線側フレームの終了を待たずに２面メモリの面切り替えを地上側フレームのタイムスロットデータ単位に切り替えを行い、地上側タイムスロットにデータを読み出すので、無線側フレームから地上側フレームへのフォーマット変換に要する遅延時間を最短にすることが可能になる。これにより、不要なエコーの発生が防止でき、例えば、音声回線により使用する場合に音声品質の向上が可能になるという実用上の顕著な効果を有する。
【図面の簡単な説明】
【図１】本発明によるデータ変換回路の第１実施形態例のブロック図である。
【図２】図１におけるデータ変換回路の無線側フレームと地上側フレームの構成図である。
【図３】図１におけるデータ変換回路の無線側フレームから地上側フレームへの変換のイメージ図である。
【図４】従来技術と本発明によるフォーマット変換に伴う遅延量の比較図である。
【図５】地上側読み出し上位アドレスの遷移図である。
【図６】地上側読み出し中位アドレスと下位アドレスの遷移図である。
【図７】図１におけるデータ変換回路の無線側上位アドレスカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図８】図１におけるデータ変換回路の無線側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図９】図１におけるデータ変換回路の無線側中位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１０】図１におけるデータ変換回路の無線側下位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１１】図１におけるデータ変換回路の無線側データ書き込み制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１２】図１におけるデータ変換回路のＳ／Ｐ変換レジスタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１３】図１におけるデータ変換回路の地上側上位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１４】図１におけるデータ変換回路の地上側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１５】図１におけるデータ変換回路の地上側中位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１６】図１におけるデータ変換回路の地上側下位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１７】図１におけるデータ変換回路の地上側データ読み出し制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１８】図１におけるデータ変換回路のＰ／Ｓ変換レジスタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図１９】本発明によるデータ変換回路の第２実施形態例のブロック図である。
【図２０】図１９のデータ変換回路の無線側フレームから地上側フレームへの変換のイメージ図である。
【図２１】図１９のデータ変換回路の無線側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図２２】図１９のデータ変換回路の無線側中位アドレス制御部の構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図２３】本発明によるデータ変換回路の第３実施形態例のブロック図である。
【図２４】図２３のデータ変換器路の無線側フレームから地上側フレームへの変換のイメージ図である。
【図２５】図２３のデータ変換回路の無線側フレームカウンタの構成図（Ａ）及び動作タイミングチャート（Ｂ）である。
【図２６】従来のフォーマット変換機能付き時間スイッチのブロック図である。
【図２７】図２６のフォーマット変換機能付き時間スイッチの動作説明図である。
【符号の説明】
８                  ２面メモリ（デュアルポートＲＡＭ）
１０                無線側上位アドレス制御部
１１、１１’１１’’  無線側フレームカウンタ
１２、１２’        無線側中位アドレス制御部
１３                無線側下位アドレス制御部
１４                無線側データ書き込み制御部
１５                シリアル／パラレル変換レジスタ
２０                地上側上位アドレス制御部
２１                地上側フレームカウンタ
２２                地上側中位アドレス制御部
２３                地上側下位アドレス制御部
２４                地上側データ読み出し制御部
２５                パラレル／シリアル変換レジスタ
１０１、２０１      フレームパルス
１０２、２０２      クロック
１０９              入力データ
２０９              出力データ
【図１】
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【図２】
0003592124.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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