(57)【特許請求の範囲】
【請求項１】
薄膜半導体素子を形成する方法であって、
ガラス層上に、最下部の絶縁層と最上部の絶縁層との間に挟まれたアモルファス・シリコン層を有する３層構造を形成するステップと、
前記アモルファス・シリコン層を部分的に露出させるために、前記最上部の絶縁層を選択的にエッチングするステップと、
前記アモルファス・シリコン層の前記露出させた部分上に、高濃度に不純物をドープしたシリコン層を形成し、該不純物ドープシリコン層上に金属核層を形成するステップと、
前記アモルファス・シリコン層を多結晶シリコン層に変質させるために、休止期間によって分離された連続パルスから成るパルス状の急速な熱アニーリングを行うステップと、
を含む方法。
【請求項２】
前記高濃度に不純物をドープしたシリコン層を形成するステップの前に、炉によるアニーリングを行うステップをさらに含む、請求項１に記載の方法。
【請求項３】
薄膜半導体素子を形成する方法であって、
ガラス層上に、最下部の絶縁層と最上部の絶縁層との間に挟まれたアモルファス・シリコン層を有する３層構造を形成するステップと、
前記アモルファス・シリコン層を部分的に露出させるために、前記最上部の絶縁層を選択的にエッチングするステップと、
前記アモルファス・シリコン層の前記露出させた部分上に、金属核層を形成するステップと、
前記アモルファス・シリコン層を多結晶シリコン層に変質させるために、休止期間によって分離された連続パルスから成るパルス状の急速な熱アニーリングを行うステップと、
前記金属核層上および前記最上部の絶縁層上に絶縁層を形成するステップと、
前記絶縁層上にゲート層を形成するステップと、
を含む方法。
【請求項４】
前記３層構造を形成するステップの前に、前記ガラス層上にゲート層を形成する、請求項１に記載の方法。
【請求項５】
前記金属核層がニッケル、チタン、パラジウムのいずれかから成る、請求項１または３に記載の方法。
【請求項６】
基層上のアモルファス・シリコン層を基層に実質的に熱損傷を与えることなしに短時間に結晶化して多結晶シリコンに変質させる方法であって、
アモルファス・シリコン層の選択された部分に高濃度不純物ドープのシリコン層および金属核層を順次に形成するステップと、
実質的に１秒間の持続時間および５秒間の休止期間を有する相次ぐ高温熱パルスを十分なパルスだけ使用してパルス状の急速な熱アニーリングを行なうことにより、アモルファス・シリコン層を迅速に結晶化して多結晶シリコンに変質させるステップと、
を含む方法。
【請求項７】
薄膜半導体素子を形成する方法であって、
ガラス層上に絶縁層、アモルファス・シリコン層、高濃度に不純物をドープしたシリコン層、および金属層を連続して形成するステップと、
前記アモルファス・シリコン層、前記高濃度に不純物をドープしたシリコン層、および前記金属層をパターン化するステップと、
前記パターン化された高濃度に不純物をドープしたシリコン層および金属層を更にパターン化し、前記アモルファス・シリコン層の露出した部分によって分離されたソース、ドレイン、ソース接点、およびドレイン接点を形成するステップと、
休止期間によって分離された連続パルスを含むパルス状の急速な熱アニーリングを行い、前記アモルファス・シリコン層を多結晶シリコン層に変質させるステップと、
を含む方法。
【請求項８】
前記パルス状の急速な熱アニーリングを行うステップ後に、
前記アモルファス・シリコンの露出させた部分上、前記ソース接点上、および前記ドレイン接点上にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上にゲートを形成するステップと、
をさらに含む、請求項７に記載の方法。
【請求項９】
前記連続して形成するステップの前に、前記ガラス層上にゲートを形成するステップをさらに含む、請求項７に記載の方法。
【請求項１０】
前記ゲートを形成するステップが、前記ガラス層上にゲート層を形成するステップ、さらに前記ゲートを形成するために前記ゲート層をパターン化するステップを含む、請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アモルファス・シリコンから多結晶シリコンを急速に形成するための方法に関し、より詳細には、核（ｓｅｅｄ）に接触金属を使用するパルス状の急速な熱アニーリング方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）は、高性能の液晶表示装置（ＬＣＤ）の重要な素子であり、ＬＣＤは、コンピュータで最も重要な構成部品の１つである。またＴＦＴは、他の２次元（２Ｄ）画像装置、センサ、および電子機器にも使用されている。現今では、ＴＦＴの大面積アレイの大部分は、水素を添加したアモルファス・シリコンａ−Ｓｉ：Ｈのようなアモルファス材料をベースにしている。しかし、ａ−Ｓｉ：ＨのＴＦＴには、低移動度、高い感光性などの本質的な欠点がいくつかある。したがって、これらの問題を回避するために、製造手順にいくつかの余分なプロセス・ステップを加える必要がある。例えば、光がＴＦＴに到達するのを妨げるために、ブラック・マトリクスを使用する必要がある。ディスプレイ用のドライバは、ＴＦＴのアレイとは分離して製造する必要がある。
【０００３】
ａ−Ｓｉ：ＨをベースにしたＴＦＴに付随する問題を回避するために、多結晶シリコンＴＦＴが使用される。多結晶シリコンＴＦＴの重大な欠点の１つは、高リーク電流である。多結晶シリコンＴＦＴ構造を適切に設計すると、リーク電流を最小限にできる。ドライバ回路が、すべてピクセルＴＦＴ製造プロセスに統合されれば、ディスプレイ・パネル製造手順は単純化され、コストが減少する。しかし、多結晶シリコンＴＦＴ製造における重大な問題は、
１）低温、例えば低耐熱温度ガラス上で５５０℃以下で、
２）大面積のガラス基板上に、
３）高スループットで、
などの特定の条件下での多結晶シリコン形成である。
【０００４】
つまり高温のプロセスは、低耐熱温度ガラスには適切ではない。
【０００５】
レーザ結晶化、炉によるアニーリング、反応性化学蒸着などのいくつかの方法が、多結晶シリコンの製造法として報告されている。これらの方法では、温度を高くする、あるいはプロセス時間を長くする必要がある。場合によっては、大面積上で均一性を得られない。したがって、これら従来の方法を使用すると、良質の多結晶シリコンを効率よく形成できない。
【０００６】
例えば、レーザ・アニーリング方法では、結晶粒内の欠陥密度が低い多結晶シリコンを生成できる。このようなレーザ・アニーリング方法は、以下の参考文献に開示されている。
１．  Ａ．Ｋｏｈｎｏ，Ｔ．Ｓａｍｅｓｈｉｍａ，Ｎ．Ｓａｎｏ，Ｍ．Ｓｅｋｉｙａ，ａｎｄ  Ｍ．Ｈａｒａ，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４２（２），２５１（１９９５）
２．  Ｈ．Ｔａｎａｂｅ，Ｋ．Ｓｅｒａ，Ｋ．Ｎａｋａｍｕｒａ，Ｋ．Ｈｉｒａｔａ，Ｋ．Ｙｕｄａ，ａｎｄ  Ｆ．Ｏｋｕｍｕｒａ，ＮＥＣ  Ｒｅｓ．＆  Ｄｅｖ．３５（３），２５４（１９９４）
【０００７】
レーザによる多結晶シリコン形成法では、レーザ・ビームのサイズは通常は小さく、例えば１ｃｍ角以下である。したがって、大面積全体を走査するためには長時間を要する。
【０００８】
もう１つの多結晶シリコン結晶化方法では、シリコンを結晶化するために、低温、例えば６００℃の炉によるアニーリング方法が使用される。この方法は、以下の参考文献に述べられている。
３．  Ｋ．Ｏｎｏ，Ｓ．Ｏｉｋａｗａ，Ｎ．Ｋｏｎｉｓｈｉ，ａｎｄ  Ｋ．Ｍｉｙａｔａ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２９，２７０５（１９９０）
【０００９】
反応性化学蒸着を使用する方法に関しては、化学蒸着（ＣＶＤ）プロセスにおいて、水素、フッ素、あるいは塩素を含むガスをシリコン原料に加えることにより、５００℃以下の温度で多結晶あるいは微晶質のシリコン膜を直接付着するいくつかの報告がある。このような反応性ＣＶＤプロセスによって形成される膜の多くは、粗い形状（ｔｏｐｏｇｒａｐｈｙ）の円柱形の構造をもつ。この種類の反応性ＣＶＤを使用して、大面積基板上で良質の多結晶シリコン膜の均一性を得ることは、困難である。したがって、高い反応性のＣＶＤプロセスでは、大面積上に良質の多結晶シリコン膜を形成できない。
【００１０】
以下の参考文献では、多結晶シリコン形成プロセスを述べている。
４．  Ｍ．Ｂｏｎｎｅｌ，Ｎ．Ｄｕｈａｍｅｌ，Ｍ．Ｇｕｅｎｄｏｕｚ，Ｌ．Ｈａｊｉ，Ｂ．Ｌｏｉｓｅｌ，ａｎｄ  Ｐ．Ｒｕａｕｌｔ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３０（１Ｂ），Ｌ  １９２４（１９９１）
５．  Ｇ．Ｌｉｕ  ａｎｄ  Ｓ．Ｊ．Ｆｏｎａｓｈ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６２，２２５５４（１９９３）
６．  Ｓ．Ｗ．Ｌｅｅ，Ｙ．Ｃ．Ｊｅｏｎ，ａｎｄ  Ｓ．Ｋ．Ｊｏｏ，ＥＣＳＰｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２ｎｄ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｔｅｃｈｎｏｌｏｇｉｅｓ，ｅｄｉｔｅｄ  ｂｙ  Ｙ．Ｋｕｏ，Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ，Ｐｅｎｎｉｎｇｔｏｎ，ＮＪ（１９９４），Ｖｏｌ．９４−３５，ｐ．１１５
【００１１】
適切な金属が原形のアモルファス・シリコンと接触すると、結晶化に要する温度を低くでき、時間を短縮できる。例えばＢｏｎｎｅｌ、外の参考文献では、アモルファス・シリコンが酸化インジウム・スズ（ＩＴＯ）と接触すると、多結晶シリコンが７５０℃の温度で４０秒間で形成できることを示した。Ｌｉｕ、外の参考文献によれば、厚さが４０オングストローム（Å）のパラジウム（Ｐｄ）の薄層をアモルファス・シリコンの下に付着させると、結晶化は６００℃の温度で２時間で行えることを報告した。Ｌｅｅ、外の参考文献では、シリコンがＰｄ接触部分から横方向に結晶化できることを明らかにした。この場合の生成温度は、５００℃と低かったが、１００マイクロメートル角の面積を完全に結晶化するには１０時間かかった。
【００１２】
これら従来のプロセスは、温度が高すぎる、あるいはプロセス時間が長すぎるために、コーニング（Ｃｏｒｎｉｎｇ）７０５９のような低耐熱温度ガラス基板上にＴＦＴを量産するには、実用的ではない。
【００１３】
【発明が解決しようとする課題】
本発明の方法では、シリコンを急速に結晶化すること、およびアモルファス・シリコンを多結晶シリコンに急速に変質させることができる。これは、金属とシリコンの接触構造をもつ半導体上で行われる、パルス状の急速な熱アニーリング（ＰＲＴＡ）法によって実現され、金属が核の層となってアモルファス・シリコンを多結晶シリコンに変質させる。
【００１４】
本発明の目的は、従来の方法における問題を取り除いた、多結晶シリコンの形成方法を提供することである。
【００１５】
本発明のもう１つの目的は、アモルファス・シリコンから多結晶シリコンを短時間で形成することである。
【００１６】
本発明のさらにもう１つの目的は、低耐熱温度の基板上に多結晶シリコンを形成することである。
【００１７】
本発明のさらなる目的は、多結晶シリコン薄膜トランジスタ（ＴＦＴ）を低耐熱温度の大面積ガラス基板上に、高スループットで形成することである。
【００１８】
【課題を解決するための手段】
本発明の前述およびその他の目的は、多結晶シリコン・チャネルをもつ半導体素子を形成するための方法によって達成され、この方法は以下のステップを含む。
ガラス層上に、最下部の絶縁層と最上部の絶縁層との間に挟まれたアモルファス・シリコン層を有する３層構造を形成するステップと、
前記アモルファス・シリコン層を部分的に露出させるために、前記最上部の絶縁層を選択的にエッチングするステップと、
前記アモルファス・シリコン層の前記露出させた部分上に、高濃度に不純物をドープしたシリコン層を形成し、該不純物ドープシリコン層上に金属核層を形成するステップと、
前記アモルファス・シリコン層を多結晶シリコン層に変質させるために、休止期間によって分離された連続パルスから成るパルス状の急速な熱アニーリングを行うステップ。
【００１９】
金属核層はニッケル、チタン、あるいはパラジウムなどの金属から成る。実例として、この形成ステップでは、所定の変形温度をもつガラス基板上に３層構造を形成し、アニーリング・ステップでは、この所定の変形温度を超える温度でアニールする。
【００２０】
このアニーリング・ステップでは、約１秒間の持続時間、約５秒間の間隔がある連続パルスを提供する。例えば、このアニーリング・ステップでは、ニッケルの核金属および５連続パルスを使用して、長さが５０μｍの多結晶シリコン層を形成する。
【００２１】
エッチング・ステップ後に炉によるアニーリングを行うことができる。エッチング・ステップは、最上部の絶縁層の一部分上にマスクを形成するステップ、最上部の絶縁層のマスクで覆われていない部分をエッチングするステップ、マスクを除去するステップを含む。
【００２２】
エッチング・ステップは、最初に炉によるアニーリング・ステップを含むこともでき、次に、アモルファス・シリコンの露出した部分上に、高濃度に不純物をドープしたシリコン層を形成するステップが続く。さらに、パルス状の急速な熱アニーリング・ステップの後に、金属核層上および最上部の絶縁層上に絶縁層を形成するステップ、この絶縁層上に半導体素子のゲートを形成するステップを行うことができる。
【００２３】
最上層ゲート（トップ・ゲート）ではなく、最下層ゲート（ボトム・ゲート）を形成することもできる。例えば、ボトム・ゲートは、３層構造を形成するステップの前にガラス層上に形成できる。
【００２４】
ＰＲＴＡを使用する本発明のもう１つの実施例では、３層構造の代わりに２層構造がガラス層上に形成される。この２層構造には、３層構造の最上部の絶縁層がなく、絶縁層およびアモルファス・シリコン層を含む。
【００２５】
【発明の実施の形態】
本発明の１つの実施例では、パルス状の急速な熱アニーリング（ＰＲＴＡ）法が使用され、ａ−Ｓｉ：Ｈのようなアモルファス・シリコンを多結晶シリコンに変質させる。このＰＲＴＡ方法は、固相の結晶化方法であり、加熱と冷却の短い数サイクルを含む。それぞれのサイクルにおける加熱時間は非常に短く、約１秒間である一方、冷却時間はこれよりも長く、数秒間である。
【００２６】
図１および図２が示すのは、それぞれ３パルスのＰＲＴＡプロセスの温度と時間とのプログラムされた関係図、および実際の関係図である。図１に示されるように、３つの加熱パルス１０は、最高温度Ｔｍａｘの近くでそれぞれ約１秒間の持続期間をもち、約５秒間の休止期間、すなわち冷却期間によって隔てられている。したがって、それぞれのサイクルで半導体素子が最高温度Ｔｍａｘにさらされるのは１秒以下の間であり、このことは、図１のプログラムされたピーク２０に対応する図２における実際のピーク２５からわかる。
【００２７】
冷却時間は調整可能であり、２つの加熱パルス１０間で半導体素子を高温に保つことができる。加熱期間が非常に短いので（例えば１秒間以下）、低耐熱温度ガラスが高温にさらされても、損傷は最小限で済む。
【００２８】
したがって、所定の変形温度をもつガラスが、この所定の変形温度を超える温度のＰＲＴＡ加熱パルスでも使用でき、ガラスは損傷されない。これに対し低温の炉によるアニーリングでは、長いアニール時間を必要とする。例えば変形温度が６３０℃の低耐熱温度ガラスは、１秒あるいは２秒間７４０℃にさらしても、たわみは最小限で済む。このことは、以下の参考文献に述べられている。
７．  Ｓ．Ｊｕｒｉｃｈｉｃｈ，Ｔ．Ｊ．Ｋｉｎｇ，Ｋ．Ｓａｒａｓｗａｔ，ａｎｄ  Ｊ．Ｍｅｈｌｈａｆｆ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３３（２），８Ｂ，Ｌ  １１３９（１９９４）
【００２９】
ＰＲＴＡプロセスの加熱パラメータおよび冷却パラメータは、ガラスのたわみを最小限にするために調整され、ガラスを含めて半導体素子が高温にさらされるのは、短時間である。
【００３０】
薄膜トランジスタ（ＴＦＴ）のような半導体素子は、以下に述べるステップで製造され、長さが５０マイクロメートル（μｍ）の多結晶シリコン・チャネルが、約５秒間の間隔がある５つの連続した１秒間のアニール・パルスを使用して、３０秒以内で形成される。
【００３１】
図３に示されるように、例えば２５０℃のプラズマ強化化学蒸着（ＰＥＣＶＤ）を使用して、３層構造５０が、低耐熱温度ガラス５５上に形成される。このプロセスは、以下の参考文献に述べられている。
８．  Ｙ．Ｋｕｏ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６７，２１７３（１９９５）
【００３２】
実例として低耐熱温度ガラス５５には、コーニング（Ｃｏｒｎｉｎｇ）７０５９ガラスがあり、３層構造５０は、厚さがそれぞれ２０００オングストローム（Å）、６００オングストローム（Å）、１０００オングストローム（Å）のＳｉＮＸ、ａ−Ｓｉ：Ｈ、ＳｉＮＸで構成される。これら３つの層は、図３ではそれぞれ６０、６５、７０である。シリコン酸化物ＳｉＯＸあるいはタンタル酸化物Ｔａ２Ｏ５などの他の絶縁材が、最下部および最上部のＳｉＮＸ層６０、７０の代わりに使用できる。これら２つの絶縁層６０と７０との間にサンドイッチ状にはさまれている中間層６５は、水素を添加したアモルファス・シリコンａ−Ｓｉ：Ｈ層である。
【００３３】
図４に示されるように、最上部の絶縁層７０上に第１のマスクが形成され、この層がエッチングされて、図５に示されるように、アモルファス・シリコン層６５の一部分８０を露出させる。最上部の絶縁層７０をエッチングすると、最上部の絶縁部７０′となる。部分８０を露出させ、最上部の絶縁部７０′を形成するためには、従来のエッチング溶剤が使用できる。マスク７５は、エッチングが完了すると除去される。この状態で、図５に示される構造を随意にアニールすることもできる。実施例ではこのアニーリングは、５００℃で約３時間行われる。
【００３４】
図６に示されるように、高濃度に不純物をドープしたシリコン層８５が、最上部の絶縁部７０′上およびアモルファス・シリコン層６５の露出部分上に形成される。実施例ではこのシリコン層８５は、ＰＥＣＶＤプロセスを使用して付着され、リンをドープされてｎ＋形Ｓｉ層８５を形成する。このＰＥＣＶＤによるｎ＋付着ステップではなく、イオン注入ステップ、あるいは質量分離しないイオン・シャワー注入ステップを代わりに使用することもできる。この高濃度に不純物をドープした層８５の厚さは、例えば２５０オングストローム（Å）である。次に核金属層９０が、この高濃度に不純物をドープした層８５の上に付着される。実例としてこの核金属層９０は、厚さが１００オングストローム（Å）であり、ニッケル（Ｎｉ）、チタン（Ｔｉ）、あるいはパラジウム（Ｐｄ）である。代替の方法では、高濃度に不純物をドープした層８５を省き、金属層９０をアモルファス・シリコン層６５上に直接形成できる。高濃度に不純物をドープした層８５があることの利点は、オーム性接触がなされることであり、これは、高性能トランジスタには重要である。高濃度に不純物をドープした層８５があることのもう１つの利点には、高温下で、高濃度に不純物をドープした層８５の中に強化シリサイド（ｅｎｈａｎｃｅｄ  ｓｉｌｉｃｉｄｅ）を形成することがある。
【００３５】
このシリサイドは、以下に述べるように多結晶シリコン生成、すなわちアモルファス・シリコン層６５を多結晶シリコン層に変質させるための核層となる。
【００３６】
図７に示されるように、フォトレジストなどの第２のマスク９５が塗布されて、金属領域を画定する。第２のマスク９５によって覆われていない金属層９０の部分は、エッチングされる。さらに、金属層９０あるいは最上部の絶縁部７０′で覆われていないｎ＋層８５およびシリコン層６５の区域は、例えば反応性イオン・エッチング（ＲＩＥ）によって、同じ第２のマスク９５を使用してエッチングされる。このようなＲＩＥプロセスは、以下の参考文献に述べられている。
９．  Ｙ．Ｋｕｏ，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３９，５４８（１９９２）
【００３７】
図８に示されるように、第２のマスク９５が除去される。ＲＩＥステップによってシリコンがエッチングされ、アモルファス・シリコン層６５からアモルファス・シリコンの島１００が形成される。この島１００は、ＴＦＴのためのチャネル領域を含む。実例としてチャネル長Ｌは、７μｍと５０μｍとの間であり、チャネル幅Ｗ（図示せず）は、７０μｍあるいは７６μｍのいずれかである。
【００３８】
次に、ｎ＋層８５およびアモルファス・シリコンの島１００の水素を除くために、アニーリング・ステップを行うことができる。このアニーリングは、実施例では約５００℃で約２時間あるいは３時間行われる。
【００３９】
アニーリングが終了すると半導体素子にはＰＲＴＡが行われ、この加熱サイクルおよび冷却サイクルは、図１および図２に示される。
【００４０】
１つの実施例では、それぞれのＰＲＴＡサイクルは、窒素パージの下での８００℃で１秒間の加熱、および５秒間の冷却を含む。加熱速度は、毎秒１２５℃に設定された。市販で入手できる高速の熱処理装置が使用された。比較するために、同一の薄膜構造が、炉の中で５００℃で４０時間までアニールされた。ＰＲＴＡおよび炉によるアニーリングを使用してアニールされた双方の薄膜は、光学顕微鏡およびマイクロ・ラマン分光器で検査された。チャネル抵抗率が測定された。
【００４１】
図１、図２に示されるＰＲＴＡパルスの第１のパルス・アニーリング後に、ニッケル（Ｎｉ）接触金属９０をもつ素子を調べると、図９に示されるように、（図８での）高濃度に不純物をドープした層８５の中にシリサイドが形成されている。高濃度に不純物をドープしたシリコン層８５のないところに、金属層９０とアモルファス・シリコンの島１００との間に、シリサイド区域１０２、１０３が形成される。さらに図９は、アモルファス・シリコンの島１００の中に新たに２つの区域１１０、１１５があることを示す。
【００４２】
これらの新しい区域１１０、１１５は、多結晶シリコン区域であり、図８に示されるｎ＋層８５と金属層９０との界面から生じる。このｎ＋と金属との界面に、接触エッジ１１７が形成されることもある。この場合では、図９の多結晶シリコン区域１１０、１１５は、接触エッジ１１７から生じる。Ｎｉ層９０とシリコンの島１００との間に（図８の）ｎ＋層８５がない場合であっても、同一の新しいパターンが生じる。
【００４３】
図１、図２に従ってさらにＰＲＴＡパルスが加えられると、図１０に示されるように、２つの多結晶シリコン区域１１０、１１５の境界１２０、１２５は、アモルファス・シリコンの島１００の中央部に向かって進む。図１０および図１１に示されるように、２つの多結晶シリコン区域１１０、１１５は横方向に成長し、最終的には合体する。  これによりアモルファス・シリコンが多結晶シリコンに変質させられ、図１１に示されるように多結晶シリコンの島１３０となる。例えば、チャネルの長さが１２、３０、５０マイクロメートルある場合、これら２つの境界線１２０、１２５は、それぞれ１、３、５パルス後に合体する。
【００４４】
これに対し、薄膜のサンプルが５００℃の炉でアニールされるとき、１２マイクロメートルのチャネル長で２つの多結晶シリコン区域１１０、１１５が合体するには、１３時間かかる。したがって本発明のＰＲＴＡ方法を使用すると、アニーリング時間が４桁以上短縮される。
【００４５】
アモルファス・シリコンの島１００全体を結晶化し、多結晶シリコンの島１３０に変質させる必要があるわけではないことは、留意すべきである。多結晶シリコンの島１３０の中央にアモルファス・シリコン区域が少しあると、リーク電流を低いレベルに抑えることもできる。
【００４６】
図１２、１３は、それぞれ１０パルスのＰＲＴＡプロセス後、および炉によるアニーリング後のＮｉ誘導成長区域１１０、１１５（図１０）のラマン偏移（Ｒａｍａｎ  ｓｈｉｆｔ）を示す。図１４が示すのは、単結晶シリコンのラマン・スペクトルであり、５２０．７ｃｍ−１に対称ピークがある。図１２に示される１０パルスのＰＲＴＡによって形成された多結晶シリコン膜のラマン・スペクトルでは、５２１．６ｃｍ−１に対称ピークがある。このピークは、図１１の多結晶シリコンの島１３０の中に、サイズが１００オングストローム（Å）以下の微小結晶シリコンがあることを示す。
【００４７】
ラマン偏移の測定は、以下の参考文献に述べられている。
１０．  Ｈ．Ｒｉｃｈｔｅｒ，Ｚ．Ｐ．Ｗａｎｇ，ａｎｄ  Ｌ．Ｌｅｙ，Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  ３９，６２５（１９８１）
【００４８】
図１３に示されるように、炉によるアニールをされた膜には、５１９．９ｃｍ−１に非対称ピークがある。この膜は、結晶粒のサイズが１５０オングストローム（Å）よりも大きい微小結晶シリコンを含む。ＰＲＴＡによる結晶化多結晶シリコン膜は、炉による結晶化多結晶シリコン膜とは異なる性質をもつ。
【００４９】
シリコン・チャネル抵抗率は、ＰＲＴＡプロセスのパルス数増加に伴って低下する。例えば、長さが５０マイクロメートルのシリコン・チャネルの抵抗率は、パルスを加える前、１パルスのＰＲＴＡ後、３パルスのＰＲＴＡ後で、それぞれ４．１×１０１２オーム、１．８×１０１１オーム、３．７×１０１０オームである。５００℃で１３時間の炉によるアニーリング後は、同一のチャネル抵抗率は、２．０×１０１１オームである。このことは、ＰＲＴＡプロセスの多結晶シリコン形成時間は、低温の炉によるアニーリング・プロセスの多結晶シリコン形成時間よりも、はるかに短いことを示す。
【００５０】
チャネル構造の抵抗率が影響を受けるのは、Ｎｉ９０とｎ＋８５との接触（図８）、チャネル領域におけるシリコン構造、およびａ−Ｓｉ１００とＳｉＮＸ７０′との界面という３つの要因によってである。ＰＲＴＡにおける高温パルスにより、ＮｉとＳｉとの接触抵抗を下げるＮｉシリサイドが容易に形成される。
【００５１】
ＰＲＴＡパルスによってシリサイドが形成され、アモルファス・シリコンから多結晶シリコンへの変質が開始され、さらに多結晶シリコンが横方向に成長される。
【００５２】
図１５が示すのはシリサイド区域１０２、１０３の形成、およびＰＲＴＡプロセスの初期段階である１つ目のパルスから生じた多結晶シリコンへの初期の変質であり、これが図９に示される構造に至る。ＰＲＴＡパルスを続けると、やはり図１０に示されるように多結晶シリコン区域１２０、１２５が横方向に成長し、結果として図１１に示される多結晶シリコンの島１３０を形成する。
【００５３】
１パルス後、多結晶シリコン・ゾーン１１０、１１５の境界１２０、１２５は、ａ−Ｓｉの島１００の中央部に向かって数マイクロメートル進み、ＳｉＮＸ部分７０′のエッジ１１９におけるＮｉとｎ＋との接点から離れる。したがってこのＰＲＴＡプロセスでは、短時間の高温、すなわち８００℃によって、シリサイドを形成し、シリコンの結晶化を開始し、さらに多結晶シリコンを島の領域１００内に成長させることができる。複数パルスのＰＲＴＡプロセスでさらにパルスを続けると、主に多結晶シリコンを島の領域１００内でさらに成長させることに貢献する。
【００５４】
シリサイド膜１０２は通常は結晶体であり、核となってシリコンの結晶化を開始させる役をする。シリサイドの反応は、材料および温度に依存する。シリサイドの形成はまた、シリコン結晶度に依存する。チタン（Ｔｉ）が核層として使用される場合、薄い多結晶シリコン・ゾーンの境界１２０、１２５（図１０）は、１６パルス後に数マイクロメートル進む。
【００５５】
図１１に示される構造は、ボトム・ゲート形、あるいはトップ・ゲート形の構造をもつＴＦＴのいずれの製造にも使用できる。図１６が示すのは、ボトム・ゲート形の多結晶シリコンＴＦＴ素子２００であり、ガラス層５５の上にゲート２０５が配置されている。このボトム・ゲート形の多結晶シリコンＴＦＴ素子２００は、図３を使って述べた３層構造５０の付着前に、ガラス層５５上に金属ゲート層を形成することによって製造される。
【００５６】
従来のフォトリソグラフィによって、すなわちフォトレジストでマスクを形成しエッチングすることによって、この金属ゲート層のみが選択的にエッチングされて、ゲート２０５を形成する。ボトム・ゲート形の多結晶シリコンＴＦＴ素子２００の形成におけるその他のステップは、図４から図１１を使って前に述べたそのときのステップと同じである。
【００５７】
シリサイド区域１０２、１０３は、それぞれソース区域、ドレイン区域となる。ＴＦＴのチャネルは、多結晶シリコンの島１３０の中に含まれる。
【００５８】
図１７が示すのは、トップ・ゲート形の多結晶シリコンＴＦＴ素子２５０であり、図３から図１１を使って述べたステップを使用して製造される。さらに以下のステップが行われて、図１１に示される構造上に絶縁物２６０の層が形成される。実施例の絶縁物２６０は、酸化ケイ素あるいは窒化ケイ素である。次に金属ゲート層が形成され、例えば従来のフォトリソグラフィのステップによって選択的にエッチングされて、トップ・ゲート２７０を形成する。随意のステップに、トップ・ゲート２７０のパターン形成用と同一のマスクを使用して、絶縁層２６０を部分的にエッチングすることがある。絶縁層２６０を部分的にエッチングすると、ソース金属とドレイン金属の双方を露出させる。これにより、ＴＦＴの３つの電極すべて、すなわちゲート、ソース、およびドレインが、同時にプロービングできる。
【００５９】
トップ・ゲート２７０あるいはボトム・ゲート２０５の形成に使用される金属ゲート層は、最上部の金属層９０と同一であっても、異なる種類であってもよい。図１６、１７のボトム・ゲート形およびトップ・ゲート形の多結晶シリコンＴＦＴ素子２００、２５０は、自己整合する。
【００６０】
ボトム・ゲート形あるいはトップ・ゲート形の多結晶シリコンＴＦＴ素子２００、２５０の形成後、必要に応じてさらにアニーリング・ステップを実行することができる。このアニーリング・ステップにより、多結晶シリコンＴＦＴ内のリーク電流が減少する。このステップは、例えばプラズマ水素アニーリング・ステップである。
【００６１】
図１８から図２１は、ＰＲＴＡを使用する代替の実施例を示す。この実施例のＴＦＴ形成方法は、図３から図１１および図１６、図１７を使って述べた方法と同様である。図１８に示されるように、図３の３層構造５０を形成する代わりに、２層構造３５０が、ガラス層５５上に形成される。この２層構造３５０には、図３の３層構造５０での最上部の絶縁層７０がない。
【００６２】
２層構造３５０は、例えばＳｉＮＸの絶縁層６０、および水素を添加したアモルファス・シリコン（ａ−Ｓｉ：Ｈ）層６５を含む。次に高濃度に不純物をドープしたｎ＋層８５、および金属層９０が、ａ−Ｓｉ：Ｈ層６５上に形成される。ｎ＋層８５はＰＥＣＶＤ付着方法、イオン注入方法、あるいは質量分離しないイオン・シャワー注入方法などの様々な方法を使用して形成できる。これらのステップにより、ＳｉＮＸ層６０、ａ−Ｓｉ：Ｈ層６５、ｎ＋層８５、および金属層９０が、順にガラス基板上に積層される。マスク７５が金属層９０上に形成され、金属層９０からｎ＋層８５、およびａ−Ｓｉ：Ｈ層６５までを連続してエッチングすることによって、図１９の水素を添加したアモルファス・シリコン（ａ−Ｓｉ：Ｈ）の島１００を画定する。
【００６３】
図１８および図１９に示されるように、金属層９０、ｎ＋層８５、およびａ−Ｓｉ：Ｈ層６５のマスク７５によって覆われていない部分８０′が、エッチングされる。これにより金属層９０、ｎ＋層８５、およびａ−Ｓｉ：Ｈ層６５がパターン化され、金属部９０′、ｎ＋部８５′、およびａ−Ｓｉ：Ｈの島１００が形成される。別のマスク９５が、露出したＳｉＮＸ層６０および金属部９０′の一部上に形成される。
【００６４】
図２０に示されるように、金属部９０′およびｎ＋部８５′のマスク９５によって覆われていない部分は、エッチングされてソース領域およびドレイン領域を形成する。ソース領域は、ソース金属３５５およびｎ＋部１０２′を含み、一方ドレイン領域は、ドレイン金属３６０およびｎ＋部１０３′を含む。この後、マスク９５（図１９）は除去される。
【００６５】
次に、図２０に示される構造が炉の中でアニールされて、ａ−Ｓｉ：Ｈの島１００、ｎ＋部１０２′、１０３′、およびＳｉＮＸ層６０から水素が除去される。図２１に示されるようにＰＲＴＡステップが実行され、シリコンの島１００を結晶化して多結晶シリコンの島１３０を形成する。このＰＲＴＡステップについては、図９から図１１、および図１５を使って詳しく述べてある。このＰＲＴＡステップにより、ソース金属３５５、ドレイン金属３６０とｎ＋部１０２′、１０３′との境界にシリサイド３６５も形成される。ＰＲＴＡを使用するアニーリングをさらに続けると、すなわちＰＲＴＡの各条件に依存すると、ｎ＋区域１０２′、１０３′の全部、さらにａ−Ｓｉの島１００の一部分さえも、シリサイドに変質する。さらにＰＲＴＡプロセスにより、ｎ＋区域１０２′、１０３′が結晶化されて、多結晶シリコンのｎ＋区域１０２″、１０３″が形成される。
【００６６】
図２２に示されるように、ボトム・ゲート形の多結晶シリコンＴＦＴ４００は、図１８の２層構造３５０の付着前に、基板５５上にボトム・ゲート２０５を形成することによって製造される。ボトム・ゲート２０５の形成には、図１６を使って詳しく述べたステップと同様のステップが使用される。
【００６７】
図２３に示されるように、トップ・ゲート形の多結晶シリコンＴＦＴ４５０は、図２１に示される構造上にさらに絶縁層２６０を形成し、その上にトップ・ゲートの金属層を形成することによって製造される。次にこのトップ・ゲートの金属層がパターン化されて、例えばマスクをかけてエッチングされて、金属のトップ・ゲート２７０が形成される。トップ・ゲート２７０の形成には、図１７を使って詳しく述べたステップと同様のステップが使用される。随意のステップとして、金属のトップ・ゲート２７０のエッチング用と同じマスクを使用して、絶縁層２６０を部分的にエッチングすることがある。これによりソース金属とドレイン金属の双方が露出し、ＴＦＴの３つの電極すべて（すなわちゲート、ソース、およびドレイン）を同時にプロービングできる。
【００６８】
多結晶シリコン層内のダングリング・ボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）をパッシベイトするためには、プラズマ水素化ステップが使用できる。これにより、ボトム・ゲート形あるいはトップ・ゲート形の多結晶シリコンＴＦＴ４００、４５０の製造が完了する。
【００６９】
要約すると、本発明の方法によりシリコンが急速に結晶化され、短時間でアモルファス・シリコンから多結晶シリコンが形成される。本発明の方法は、金属核層と組み合わせた、パルス状の急速な熱アニーリング（ＰＲＴＡ）プロセスに基づいている。
【００７０】
長さが５０マイクロメートルの多結晶シリコン・チャネルは、２、３パルスで形成できる。この方法は、低耐熱温度で大面積のガラス基板上に、多結晶シリコン薄膜トランジスタ（ＴＦＴ）を高スループットで製造することに使用できる。
【００７１】
ＰＲＴＡは、短い周期の加熱サイクルと冷却サイクルを制御した方法で繰り返す原理に基づいている。多結晶シリコンは、金属とシリコンとの接触区域から横方向に生成される。多結晶シリコン区域の横方向の長さは、パルス数に伴って増加する。１つの例では、長さが５０マイクロメートルの多結晶シリコン・チャネルは、ニッケル（Ｎｉ）を接触金属として使用し、５パルスの「１秒間の８００℃の加熱とその後の５秒間の冷却」サイクルを含むＰＲＴＡプロセスによって形成された。これは、同じ薄膜構造を使用する５００℃の炉によるアニーリング方法で要する時間よりも、４桁以上短い。ＰＲＴＡで生成された多結晶シリコンは、小さい結晶粒およびアモルファス相シリコンを含む。長さ５０マイクロメートルのシリコン・チャネルでは、抵抗率は、３パルスのアニーリング後に２桁以上低下した。ＰｄおよびＴｉなどの他の金属もまた、金属核層として、およびトップ・ゲートあるいはボトム・ゲートとして使用できる。同じ長さの多結晶シリコンチャネルを生成するために、これらの金属を使用したときに必要とされるＰＲＴＡパルス数は、Ｎｉを使用したときに必要とされるＰＲＴＡパルス数よりも多い。アモルファス・シリコンから結晶体シリコンへの変質は、シリサイドの構造に依存する。
【００７２】
ＰＲＴＡプロセスは、核金属とシリコンとの間の局所的な反応によって制御されるので、このプロセスを使用して、大面積の均一性を損なうことなく、多数の小さい形状の素子を生成できる。素子の良好な性質を得るために、ＰＲＴＡの温度、個々のサイクルの加熱時間および冷却時間、シリコン材料および絶縁材料、核金属の選定、ガラス基板の温度特性などのプロセス・パラメータが調整できる。低耐熱温度ガラスは、高温で短期のパルスを少数使用するＰＲＴＡプロセスの間には、短時間のみ高温にさらされるので損傷されない。ＰＲＴＡ方法はまた、高耐熱温度ガラス上に素子を形成するためにも使用できる。この場合の利点は、シリコン結晶化時間が、炉によるアニーリング方法の場合よりもはるかに短いことである。
【００７３】
説明用に好ましい実施例を使って本発明を詳しく図示し、説明してきたが、文頭で述べた特許請求の範囲によってのみ制限されるべき本発明の意図および範囲から離れることなく、形態、材料、細部における前述のおよびその他の変更を行い得ることは、当分野に知識をもつ当業者は理解するであろう。
【００７４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００７５】
（１）
薄膜半導体素子を形成する方法であって、
（ａ）  ガラス層上に、最下部の絶縁層と最上部の絶縁層との間に挟まれたアモルファス・シリコン層を有する３層構造を形成するステップと、
（ｂ）  前記アモルファス・シリコン層を部分的に露出させるために、前記最上部の絶縁層を選択的にエッチングするステップと、
（ｃ）  前記アモルファス・シリコン層の前記露出させた部分上に、金属核層を形成するステップと、
（ｄ）  前記アモルファス・シリコン層を多結晶シリコン層に変質させるために、休止期間によって分離された連続パルスから成るパルス状の急速な熱アニーリングを行うステップと、
を含む方法。
（２）
前記３層構造を形成するステップが、所定の変形温度を有するガラス上に前記３層構造を形成し、さらに前記アニーリングを行うステップが、前記所定の変形温度を超える温度でアニールする、（１）に記載の方法。
（３）
前記パルス状の急速な熱アニーリングを行うステップが、約５秒間の時間を有する前記休止期間によって分離された、約１秒間の時間を有する前記連続パルスを含む、（１）に記載の方法。
（４）
前記パルス状の急速な熱アニーリングを行うステップが、前記連続パルスの５パルス期間中に、５０μｍの長さを有する前記多結晶シリコン層を形成する、（３）に記載の方法。
（５）
前記選択的にエッチングするステップ後、前記金属核層を形成するステップの前に、炉によるアニーリングを行うステップをさらに含む、（１）に記載の方法。
（６）
前記選択的にエッチングするステップが、
前記最上部の絶縁層の一部分上にマスクを形成するステップと、
前記最上部の絶縁層のマスクで覆われていない部分をエッチングするステップと、
前記マスクを除去するステップと、
を含む、（１）に記載の方法。
（７）
前記選択的にエッチングするステップ後、前記金属核層を形成するステップの前に、前記アモルファス・シリコン層の前記露出させた部分上に、高濃度に不純物をドープしたシリコン層を形成するステップをさらに含む、（１）に記載の方法。
（８）
前記高濃度に不純物をドープしたシリコン層を形成するステップの前に、炉によるアニーリングを行うステップをさらに含む、（７）に記載の方法。
（９）
前記パルス状の急速な熱アニーリングを行うステップ後に、
前記金属核層上および前記最上部の絶縁層上に絶縁層を形成するステップと、
前記絶縁層上にゲート層を形成するステップと、
をさらに含む、（１）に記載の方法。
（１０）
前記３層構造を形成するステップの前に、前記ガラス層上にゲート層を形成する、（１）に記載の方法。
（１１）
前記金属核層がニッケル、チタン、パラジウムのいずれかから成る、（１）に記載の方法。
（１２）
アモルファス・シリコン層を多結晶シリコン層に変質させる方法であって、  前記アモルファス・シリコン層上に金属層を形成するステップと、
約１秒間の持続時間を有し、約５秒間の間隔によって分離された連続パルスを使用して、前記金属層および前記アモルファス・シリコン層をアニーリングするステップと、
を含む方法。
（１３）
所定の変形温度を有するガラス層上に形成されたアモルファス・シリコン層を結晶化する方法であって、
前記アモルファス・シリコン層上に金属層を形成するステップと、
前記所定の変形温度を超える温度を有する連続パルスであって、個々のパルスが、前記ガラス層を損傷することなく前記アモルファス・シリコン層を結晶化するために十分に短い時間である連続パルスを使用して、前記金属層および前記アモルファス・シリコン層をアニーリングするステップと、
を含む方法。
（１４）
薄膜半導体素子を形成する方法であって、
（ａ）  ガラス層上に絶縁層、アモルファス・シリコン層、高濃度に不純物をドープしたシリコン層、および金属層を連続して形成するステップと、
（ｂ）  前記アモルファス・シリコン層、前記高濃度に不純物をドープしたシリコン層、および前記金属層をパターン化するステップと、
（ｃ）  前記パターン化された高濃度に不純物をドープしたシリコン層および金属層を更にパターン化し、前記アモルファス・シリコン層の露出した部分によって分離されたソース、ドレイン、ソース接点、およびドレイン接点を形成するステップと、
（ｄ）  休止期間によって分離された連続パルスを含むパルス状の急速な熱アニーリングを行い、前記アモルファス・シリコン層を多結晶シリコン層に変質させるステップと、
を含む方法。
（１５）
前記パルス状の急速な熱アニーリングを行うステップ後に、
前記アモルファス・シリコンの露出させた部分上、前記ソース接点上、および前記ドレイン接点上にゲート絶縁層を形成するステップと、
前記ゲート絶縁層上にゲートを形成するステップと、
をさらに含む、（１４）に記載の方法。
（１６）
前記連続して形成するステップの前に、前記ガラス層上にゲートを形成するステップをさらに含む、（１４）に記載の方法。
（１７）
前記ゲートを形成するステップが、前記ガラス層上にゲート層を形成するステップ、さらに前記ゲートを形成するために前記ゲート層をパターン化するステップを含む、（１６）に記載の方法。
【図面の簡単な説明】
【図１】本発明に従った、時間に対する温度のプログラムされたパターンを示す図である。
【図２】本発明に従った、時間に対する温度の実際のパターンを示す図である。
【図３】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図４】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図５】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図６】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図７】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図８】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図９】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図１０】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図１１】本発明に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図１２】本発明に従って形成された多結晶シリコン構造と、従来の構造を比較するラマン偏移を示す図である。
【図１３】本発明に従って形成された多結晶シリコン構造と、従来の構造を比較するラマン偏移を示す図である。
【図１４】本発明に従って形成された多結晶シリコン構造と、従来の構造を比較するラマン偏移を示す図である。
【図１５】本発明に従った図３から図１１に示されるステップにおける１ステップの詳細図である。
【図１６】本発明に従って形成されたボトム・ゲート形の多結晶シリコン薄膜トランジスタを示す図である。
【図１７】本発明に従って形成されたトップ・ゲート形の多結晶シリコン薄膜トランジスタを示す図である。
【図１８】本発明のもう１つの実施例に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図１９】本発明のもう１つの実施例に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図２０】本発明のもう１つの実施例に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図２１】本発明のもう１つの実施例に従った、パルス状の急速な熱アニーリング・プロセスを示す図である。
【図２２】図１８から図２１の本発明の実施例に従って形成された、ボトム・ゲート形の多結晶シリコン薄膜トランジスタを示す図である。
【図２３】図１８から図２１の本発明の実施例に従って形成された、トップ・ゲート形の多結晶シリコン薄膜トランジスタを示す図である。
【符号の説明】
１０                加熱パルス
１５                冷却期間
２０                プログラムされたピーク
２５                実際のピーク
５０                ３層構造
５５                ガラス層
６０                最下部の絶縁層
６５                水素を添加したアモルファス・シリコン層
７０                最上部の絶縁層
７５                マスク
８０                アモルファス・シリコン層の露出した一部分
８５                高濃度に不純物をドープしたシリコン層
９０                （核）金属層
９５                第２のマスク
１００              アモルファス・シリコンの島
１０２、１０３      シリサイド区域
１１０、１１５      多結晶シリコン区域
１１７              接触エッジ
１１９              エッジにおけるＮｉとｎ＋の接点
１２０、１２５      多結晶シリコン区域の境界
１３０              多結晶シリコンの島
１５０              多結晶シリコンへの変質の始まり
２００              ボトム・ゲート形の多結晶シリコンＴＦＴ素子
２０５              ボトム・ゲート
２５０              トップ・ゲート形の多結晶シリコンＴＦＴ素子
２６０              絶縁層
２７０              トップ・ゲート
３５０              ２層構造
３５５              ソース金属
３６０              ドレイン金属
３６５              シリサイド
４００              ボトム・ゲート形の多結晶シリコンＴＦＴ素子
４５０              トップ・ゲート形の多結晶シリコンＴＦＴ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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