(57)【特許請求の範囲】
【請求項１】
第１のキャパシタと、
第１のクロック信号に応じて前記第１のキャパシタを充電開始し、前記第１のクロック信号から遅れた第２のクロック信号に応じて前記充電を停止する第１の定電流源回路と、
第２のキャパシタと、
前記第２のクロック信号に応じて前記第２のキャパシタを充電開始する第２の定電流源回路と、
前記第１、第２のキャパシタの充電電圧を比較し、これらが一致した場合タイミング信号を発生する比較器と
を具備することを特徴とするアナログ同期回路。
【請求項２】
前記第１のキャパシタの容量と前記第１の定電流源回路の電流量の比が前記第２のキャパシタの容量と前記第２の定電流源回路の電流量の比と等しいことを特徴とする請求項１記載のアナログ同期回路。
【請求項３】
前記第１のキャパシタの容量と前記第１の定電流源回路の電流量の比が前記第２のキャパシタの容量と前記第２の定電流源回路の電流量の比が一定の割合で異なることを特徴とする請求項１記載のアナログ同期回路。
【請求項４】
前記第１のキャパシタに接続され、前記第１のクロック信号に応じて前記第１のキャパシタを放電する第１の放電回路と、
前記第２のキャパシタに接続され、前記比較器の出力信号に応じて前記第２のキャパシタを放電する第２の放電回路と
をさらに具備することを特徴とする請求項１記載のアナログ同期回路。
【請求項５】
第１のキャパシタと、
第１のクロック信号に応じて前記第１のキャパシタを充電開始し、前記第１のクロック信号からｎクロック遅れた第２のクロック信号に応じて前記充電を停止する第１の定電流源回路と、
第２のキャパシタと、
前記第２のクロック信号に応じて前記第２のキャパシタを充電開始する前記第１の定電流源回路のｎ倍の電流量を有する第２の定電流源回路と、
前記第１、第２のキャパシタの充電電圧を比較し、これらが一致した場合タイミング信号を発生する比較器と
を具備することを特徴とするアナログ同期回路。
【請求項６】
前記比較器は、
入力端に前記第１のキャパシタの充電電圧が供給され、制御信号が第１の状態の時に導通される第１のトランスファーゲートと、
入力端に前記第２のキャパシタの充電電圧が供給され、前記制御信号が第２の状態の時に導通される第２のトランスファーゲートと、
前記第１、第２のトランスファーゲートの出力端に一端が接続されたキャパシタと、
前記キャパシタの他端に入力端が接続されたインバータ回路と、
前記インバータ回路の入力端と出力端の相互間に接続され、前記制御信号が第１の状態の時に導通される第３のトランスファーゲートと
を具備することを特徴とする請求項１又は５記載のアナログ同期回路。
【請求項７】
外部クロック信号が供給される入力バッファと、
前記入力バッファから出力されるクロック信号の１サイクル毎に交互に第１のクロック信号、第２のクロック信号を取り出す第１の論理回路と、
前記入力バッファから出力されるクロック信号が供給されるディレイモニタと、
前記ディレイモニタから出力されるクロック信号の１サイクル毎に交互に第３のクロック信号、第４のクロック信号を取り出す第２の論理回路と、
前記第１の論理回路から出力される第１のクロック信号と前記第２の論理回路から出力される第３のクロック信号とが供給される第１のチャージ・バランス・ディレイと、
前記第１の論理回路から出力される第２のクロック信号と前記第２の論理回路から出力される第４のクロック信号とが供給される第２のチャージ・バランス・ディレイと、
前記第１、第２のチャージ・バランス・ディレイから出力されれるクロック信号とを合成する合成回路と、
前記合成回路の出力信号から内部クロック信号を出力する出力バッファとを具備し、
前記第１のチャージ・バランス・ディレイは、
第１のキャパシタと、
前記第３のクロック信号に応じて前記第１のキャパシタを充電開始し、前記第１のクロック信号に応じて前記充電を停止する第１の定電流源回路と、
第２のキャパシタと、
前記第１のクロック信号に応じて前記第２のキャパシタを充電開始する第２の定電流源回路と、
前記第１、第２のキャパシタの充電電圧を比較し、これらが一致した場合タイミング信号を発生する第１の比較器とを具備し、
前記第２のチャージ・バランス・ディレイは、
第３のキャパシタと、
前記第４のクロック信号に応じて前記第３のキャパシタを充電開始し、前記第２のクロック信号に応じて前記充電を停止する第３の定電流源回路と、
第４のキャパシタと、
前記第２のクロック信号に応じて前記第４のキャパシタを充電開始する第４の定電流源回路と、
前記第３、第４のキャパシタの充電電圧を比較し、これらが一致した場合タイミング信号を発生する第２の比較器と
を有することを特徴とするアナログ同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばシンクロナスＤＲＡＭ等の半導体記憶装置に適用されるアナログ同期回路に関する。
【０００２】
【従来の技術】
この種の半導体記憶装置においては、チップの外部から供給される外部クロック信号に対して、チップの内部で発生される内部クロック信号を同期させる必要がある。チップにおいて、外部クロック信号を入力バッファで受け、この外部クロック信号をチップ内部で分配すると、バッファや配線による遅延のため、チップ内部と外部でクロック信号の位相が異なってしまう。これを避けるため、外部クロック信号と内部クロック信号を同期させる同期回路が種々開発されている。この同期回路としては、例えばＴ．Ｓａｅｋｉ，ｅｔ  ａｌ．“Ａ２．５ｎｓ  Ｃｌｏｃｋ  Ａｃｃｅｓｓ  ２５０ＭＨｚ  ２５６Ｍｂ  ＳＤＲＡＭ  ｗｉｔｈ  ａ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｉｒｒｏｒ  Ｄｅｌａｙ”，ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．３７４−３７５，  Ｆｅｂ．，１９９６で用いられているＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｉｒｒｏｒ  Ｄｅｌａｙ）や特願平８−１００９７６号に記載されているＳＴＢＤ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｃｅｄ  Ｂａｃｋｗａｒｄ  Ｄｅｌａｙ）等を含むミラータイプＤＬＬ（ＤＬＬ；Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）がある。ミラータイプＤＬＬは同期速度が速く、外部クロック信号の３クロック信号目から外部クロック信号に同期した内部クロック信号を発生させることができる。
【０００３】
図２７は、従来のミラータイプＤＬＬの一例を示している。このミラータイプＤＬＬは入力バッファ（Ｉ．Ｂ．）、出力バッファ（Ｏ．Ｂ．）、これらバッファのレプリカ回路により構成され、これらの遅延時間をモニタするディレイモニタ（ＤＭ）、及び遅延線（ＤＬ）とから構成されている。遅延線（ＤＬ）は、前進パルス用遅延線ＤＬ１と後退パルス用遅延線ＤＬ２の２個からなり、前進パルス用遅延線での遅延時間を後退パルス用遅延線に反映させるミラー動作により同期動作を行っている。このため、両遅延線での遅延時間を如何に正確に等しくできるかが同期精度を決める大きな要因となっている。
【０００４】
【発明が解決しようとする課題】
ところで、上記従来の遅延線（ＤＬ）は、インバータ回路等の複数のロジックゲートが直列接続されて構成される。遅延線の遅延時間は、前進パルスが前進パルス用遅延線ＤＬ１を構成するロジックゲートを何段分進んだかという情報に基づいて、後退パルスが後退パルス用遅延線ＤＬ２を構成するロジックゲートを何段分通過するかで決まる。このように、遅延時間はロジックゲートの段数という量子化された値となる。
【０００５】
このため、図２８に示すように、前進パルス用遅延線での遅延量と、後退パルス用遅延線での遅延量が等しくならず、量子化誤差を発生してしまう。
【０００６】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、量子化誤差の発生を防止し、前進パルスと後退パルスの遅延量を等しくすることが可能なアナログ同期回路を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するため、第１のキャパシタと、第１のクロック信号に応じて前記第１のキャパシタを充電開始し、前記第１のクロック信号から遅れた第２のクロック信号に応じて前記充電を停止する第１の定電流源回路と、第２のキャパシタと、前記第２のクロック信号に応じて前記第２のキャパシタを充電開始する第２の定電流源回路と、前記第１、第２のキャパシタの充電電圧を比較し、これらが一致した場合タイミング信号を発生する比較器とを具備している。
【０００８】
前記第１のキャパシタの容量と前記第１の定電流源回路の電流量の比が前記第２のキャパシタの容量と前記第２の定電流源回路の電流量の比と等しく設定されている。
【０００９】
前記第１のキャパシタの容量と前記第１の定電流源回路の電流量の比が前記第２のキャパシタの容量と前記第２の定電流源回路の電流量の比が一定の割合で異なるように設定されている。
【００１０】
前記第１のキャパシタに接続され、前記第１のクロック信号に応じて前記第１のキャパシタを放電する第１の放電回路と、前記第２のキャパシタに接続され、前記比較器の出力信号に応じて前記第２のキャパシタを放電する第２の放電回路とをさらに具備している。
【００１１】
また、本発明は、第１のキャパシタと、第１のクロック信号に応じて前記第１のキャパシタを充電開始し、前記第１のクロック信号からｎクロック遅れた第２のクロック信号に応じて前記充電を停止する第１の定電流源回路と、第２のキャパシタと、前記第２のクロック信号に応じて前記第２のキャパシタを充電開始する前記第１の定電流源回路のｎ倍の電流量を有する第２の定電流源回路と、前記第１、第２のキャパシタの充電電圧を比較し、これらが一致した場合タイミング信号を発生する比較器とを具備している。
【００１２】
本発明の比較器は、入力端に前記第１のキャパシタの充電電圧が供給され、制御信号が第１の状態の時に導通される第１のトランスファーゲートと、入力端に前記第２のキャパシタの充電電圧が供給され、前記制御信号が第２の状態の時に導通される第２のトランスファーゲートと、前記第１、第２のトランスファーゲートの出力端に一端が接続されたキャパシタと、前記キャパシタの他端に入力端が接続されたインバータ回路と、前記インバータ回路の入力端と出力端の相互間に接続され、前記制御信号が第１の状態の時に導通される第３のトランスファーゲートとを具備している。
【００１３】
さらに、本発明は、外部クロック信号が供給される入力バッファと、前記入力バッファから出力されるクロック信号の１サイクル毎に交互に第１のクロック信号、第２のクロック信号を取り出す第１の論理回路と、前記入力バッファから出力されるクロック信号が供給されるディレイモニタと、前記ディレイモニタから出力されるクロック信号の１サイクル毎に交互に第３のクロック信号、第４のクロック信号を取り出す第２の論理回路と、前記第１の論理回路から出力される第１のクロック信号と前記第２の論理回路から出力される第３のクロック信号とが供給される第１のチャージ・バランス・ディレイと、前記第１の論理回路から出力される第２のクロック信号と前記第２の論理回路から出力される第４のクロック信号とが供給される第２のチャージ・バランス・ディレイと、前記第１、第２のチャージ・バランス・ディレイから出力されれるクロック信号とを合成する合成回路と、前記合成回路の出力信号から内部クロック信号を出力する出力バッファとを具備し、前記第１のチャージ・バランス・ディレイは、第１のキャパシタと、前記第３のクロック信号に応じて前記第１のキャパシタを充電開始し、前記第１のクロック信号に応じて前記充電を停止する第１の定電流源回路と、第２のキャパシタと、前記第１のクロック信号に応じて前記第２のキャパシタを充電開始する第２の定電流源回路と、前記第１、第２のキャパシタの充電電圧を比較し、これらが一致した場合前記タイミング信号を発生する第１の比較器とを具備し、前記第２のチャージ・バランス・ディレイは、第３のキャパシタと、前記第４のクロック信号に応じて前記第３のキャパシタを充電開始し、前記第２のクロック信号に応じて前記充電を停止する第３の定電流源回路と、第４のキャパシタと、前記第２のクロック信号に応じて前記第４のキャパシタを充電開始する第４の定電流源回路と、前記第３、第４のキャパシタの充電電圧を比較し、これらが一致した場合前記タイミング信号を発生する第２の比較器とを有している。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
（第１の実施例）
図１は、本発明に係るアナログ同期回路の第１の実施例を示している。この回路は、基本的にはミラータイプＤＬＬと同様の構成であり、外部クロック信号ＥＣＬＫが供給される入力バッファ（Ｉ．Ｂ．）１１、この入力バッファ１１から供給されるクロック信号ＩＣＬＫが供給されるディレイモニタ（ＤＭ）１２、外部クロック信号ＥＣＬＫと同期したクロック信号ＣＫを出力する出力バッファ（Ｏ．Ｂ．）１３を有している。さらに、図１に示すチャージ・バランス・ディレイ（以下、ＣＢＤと略称する）１４、１５は、従来のミラータイプＤＬＬにおける遅延線に相当する。各ＣＢＤ１４、１５は後述するように、外部クロック信号の２サイクルで１回動作する。このため、２つのＣＢＤ１４、１５は交互に動作され、これらＣＢＤ１４、１５の出力信号はオア回路１６を介して前記出力バッファ１３に供給される。
【００１６】
図１中のアンド回路１７、１８は、ＣＢＤ１１、１２を交互に動作させるため、信号Ｔ２、／Ｔ２（／は反転信号を示す）に応じてクロック信号ＩＣＬＫを振り分けている。信号Ｔ２はクロック信号ＩＣＬＫを分周して生成された信号である。
【００１７】
図２は、クロック信号ＩＣＬＫと信号Ｔ２、／Ｔ２の位相関係を示している。
【００１８】
また、この交互動作を行うため、ＣＢＤ１１、１２に供給されるクロック信号ｅ−ＣＬ、ｏ−ＣＬは、クロック信号ＩＣＬＫからアンド回路一段分だけ遅延する。これを補償するため、ディレイモニタ１２の後段にアンド回路１９、２０の直列回路、及びアンド回路２１、２２の直列回路が設けられている。アンド回路２０、２２はダミーであり、入力端の一方がハイレベル例えば電源電圧Ｖｃｃに固定されている。アンド回路１９、２１の一方入力端には信号Ｔ２’、／Ｔ２’が供給されている。これら信号Ｔ２’、／Ｔ２’は、タイミング調整用の信号であり、前記信号Ｔ２、／Ｔ２を適当に遅延して生成された信号である。
【００１９】
前記ＣＢＤ１４、１５は、同一構成であるため、ＣＢＤ１４について概略的に説明する。ＣＢＤ１４は、２つのキャパシタＣ１、Ｃ２と、これらキャパシタＣ１、Ｃ２を充電する例えば定電流源回路Ｓ１、Ｓ２と、キャパシタＣ１、Ｃ２の電圧Ｖ１、Ｖ２を比較する比較器（ＣＭＰ）１４ａと、キャパシタＣ１、Ｃ２をそれぞれ放電するためのＮチャネルＭＯＳトランジスタＮ１、Ｎ２、及び遅延回路（ＤＬ）１４ｂとから構成されている。前記キャパシタＣ１は前進パルス用遅延線、キャパシタＣ２は後退パルス用遅延線に相当する。
【００２０】
キャパシタＣ１、Ｃ２の容量は互いに等しく、定電流源回路Ｓ１、Ｓ２の電流量は互いに等しく設定されている。定電流源回路Ｓ１は入力端Ｄｉｎに供給されるパルス信号ｅ−ｄｍＣＬに応じて動作が開始され、パルス信号ｅ−ＣＬに応じて動作が停止される。また、定電流源回路Ｓ２はパルス信号ｅ−ＣＬに応じて動作が開始され、比較器１４ａから出力されるパルス信号ｅ−ＣＫを遅延回路１４ｂにより遅延した信号に応じて動作が停止される。定電流源回路Ｓ１、Ｓ２及び比較器１４ａの詳細な構成は後述する。
【００２１】
図３を参照して、上記ＣＢＤ１４の動作について説明する。入力端Ｄｉｎにアンド回路２０から出力されるパルス信号ｅ−ｄｍＣＬが供給されると、定電流源回路Ｓ１によりキャパシタＣ１の充電が開始される。このキャパシタＣ１は定電流で充電されるため、定電流源回路Ｓ１とキャパシタＣ１の接続ノードの電圧Ｖ１は一定の割合で増加する。次に、アンド回路１７からパルス信号ｅ−ＣＬが供給されると、キャパシタＣ１の充電が停止されると同時にキャパシタＣ２の充電が開始される。比較器１４ａは、定電流源回路Ｓ２とキャパシタＣ２の接続ノードの電圧Ｖ２が電圧Ｖ１と等しくなるとパルス信号ｅ−ＣＫを出力端Ｄｏｕｔに出力する。この信号は遅延回路１４ｂを介して定電流源回路Ｓ２に供給され、定電流源回路Ｓ２の動作が停止される。
【００２２】
キャパシタＣ１、Ｃ２の容量は互いに等しく、定電流源回路Ｓ１、Ｓ２の供給電流量が同じであるため、キャパシタＣ１が電圧Ｖ１まで充電されるのに要する時間と、キャパシタＣ２が電圧Ｖ２まで充電される時間は等しくなる。これにより、図３に示すように、入力端Ｄｉｎにパルス信号ｅ−ｄｍＣＬが供給されてからパルス信号ｅ−ＣＬが供給されるまでの時間と同じ時間が、パルス信号ｅ−ＣＬが供給されてから出力端Ｄｏｕｔにパルス信号ｅ−ＣＫが出力されるまでの時間にミラーされて出力される。図３に示す電圧Ｖ１、Ｖ２はアナログ量であるため、充電時間のミラーにおいて量子化誤差は全く発生しない。
【００２３】
尚、前記トランジスタＮ１は、ＣＢＤ１５にアンド回路１８からパルス信号ｏ−ＣＬが供給されるとき導通され、キャパシタＣ１が放電される。また、トランジスタＮ２は遅延回路１４ｂにより遅延された比較器１４ａの出力パルス信号ｅ−ＣＫにより導通され、これに伴いキャパシタＣ２が放電される。一方、ＣＢＤ１５の図示せぬトランジスタＮ１は、アンド回路１７からパルス信号ｅ−ＣＬが供給されるとき導通され、キャパシタＣ１が放電される。
【００２４】
図４（ａ）は、クロック信号ＩＣＬＫから信号Ｔ２、／Ｔ２を生成する回路の一例を示している。図４（ｂ）は、図４（ａ）に示す遅延回路（ＤＬ）の一例を示している。この遅延回路において、クロックドインバータ回路は、図４（ａ）に示す回路から供給される信号ａ、／ａにより制御される。
【００２５】
図５、図６は、定電流源回路Ｓ１、Ｓ２の原理を示している。この場合、例えば図５に示すようなＮチャネルＭＯＳトランジスタは、ゲート電圧ＶＧを適当に設定することにより、ドレイン−ソース間の電圧ＶＤＳが変動しても電流量ＩＤＳが変化しない。このため、その特性は、図６に示すようになり、定電流源として用いることができる。ＮチャネルＭＯＳトランジスタだけでなく、ＰチャネルＭＯＳトランジスタも同様にゲート電圧を適当に設定することにより、定電流源として用いることができる。キャパシタを接地電位Ｖｓｓから充電する場合、ソース電圧の変動が少ないため、ＰチャネルＭＯＳトランジスタを定電流源として用いる方が、ＮチャネルＭＯＳトランジスタを用いる場合より、定電流特性が優れている。
【００２６】
図７（ａ）は、ＰチャネルＭＯＳトランジスタを用いた定電流源回路Ｓ１と、キャパシタＣ１を含むキャパシタユニットＣＡＰを示しており、図１と同一部分には同一符号を付す。図７（ｂ）は図７（ａ）に示すキャパシタユニットＣＡＰをシンボルで表した状態を示しており、図７（ａ）と同一部分には同一符号を記載している。
【００２７】
図７（ａ）に示す定電流源回路Ｓ１において、ＰチャネルＭＯＳトランジスタのソースには電源Ｖｃｃが供給され、ゲートに電圧Ｖｃが供給されている。このＰチャネルＭＯＳトランジスタのドレインは、キャパシタユニットＣＡＰのＰチャネルＭＯＳトランジスタからなるスイッチＳＷ１を介してキャパシタＣ１に接続されている。前記スイッチＳＷ１のゲートにはフリップフロップ回路ＦＦの一方出力端が接続されている。このフリップフロップ回路ＦＦの一方入力端ＯＮ（Ｄｉｎ）には、前記アンド回路２０の出力信号ｅ−ｄｍＣＬが供給され、他方入力端ＯＦＦには、前記アンド回路１７から出力される前記パルス信号ｅ−ＣＬが供給される。このフリップフロップ回路ＦＦは一方入力端ＯＮの信号に応じて一方出力端がローレベルとされ、これに伴いスイッチＳＷ１が導通してキャパシタＣ１の充電が開始される。
【００２８】
また、フリップフロップ回路ＦＦの他方入力端ＯＦＦに供給されるパルス信号ｅ−ＣＬに応じて、一方出力端がハイレベルとされ、これに伴いスイッチＳＷ１が非導通とされてキャパシタＣ１の充電が停止される。フリップフロップ回路ＦＦの他方出力端は出力ノードＡに接続され、前記トランジスタＮ１のゲートは入力ノードＲに接続されている。前記スイッチＳＷ１とキャパシタＣ１の接続ノードと接地間にはＮチャネルＭＯＳトランジスタＮ３が接続されている。このトランジスタＮ３のゲートにはインバータ回路Ｉ１を介して活性化信号ＥＮＢＬが供給されている。このトランジスタＮ３は、比較器の誤動作を防止するものであり、活性化信号ＥＮＢＬがハイレベルのとき、非導通とされている。
【００２９】
図８は、前記電圧Ｖｃの生成回路を示している。この生成回路は活性化信号ＥＮＢＬがハイレベルのとき、ＰチャネルＭＯＳトランジスタＰ１がオンとされる。このトランジスタＰ１と接地間に接続されたＮチャネルＭＯＳトランジスタＮ４はゲートに基準信号Ｖｂｇｒが供給され、常時オンとされている。基準信号Ｖｂｇｒは、例えばバンドギャップリファレンス回路等により生成された温度補償された電圧である。このため、活性化信号ＥＮＢＬがハイレベルとされると、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ４を介してローレベルの電圧Ｖｃが出力される。この電圧Ｖｃを適当に設定することにより、定電流源回路Ｓ１において、所望の定電流特性を得ることができる。
【００３０】
なお、本発明に用いている定電流源回路はキャパシタＣ１、Ｃ２の充電時間を等しくするために用いられているが、充電時間が長く、充電電圧が高くなるとＭＯＳトランジスタのドレイン−ソース間電圧ＶＤＳが小さくなり、定電流特性が得られなくなる。しかし、多少、定電流特性が変動しても、キャパシタＣ１、Ｃ２の充電に同じ構成の電流源回路を用いれば変動量も等しくなる。このため、キャパシタＣ１、Ｃ２の充電時間が等しくなるために問題は生じない。
【００３１】
尚、ＣＢＤとして、キャパシタを例えば電源電圧Ｖｃｃに充電しておき、そこから定電流で放電する構成の場合、定電流源回路としてはＮチャネルＭＯＳトランジスタが適している。
【００３２】
図９（ａ）は、上記比較器１４ａの回路構成例を示し、図９（ｂ）は図９（ａ）に示す比較器をシンボルで表した状態を示している。この比較器は、差動増幅器ＤＦＡと、この差動増幅器ＤＦＡの差動出力信号の立ち上がりと立ち下がりを一致させる制御回路ＣＮＴと、差動増幅器ＤＦＡの差動出力信号がそれぞれ供給されるインバータ回路ＩＮＶと、インバータ回路ＩＮＶの出力信号をラッチするラッチ回路ＬＡＴとにより構成されている。前記差動増幅器ＤＦＡ及び制御回路ＣＮＴは、Ｖ１、Ｖ２の電圧が比較的低い時でも感度が良好なＰチャネルＭＯＳトランジスタより構成されている。
【００３３】
また、前述したように、キャパシタをＶｃｃに充電した状態から遅延時間に応じて放電させる場合は、ＮチャネルＭＯＳトランジスタにより差動増幅器ＤＦＡ及び制御回路ＣＮＴを構成すれば良い。
【００３４】
電圧Ｖ１、Ｖ２の広い電圧範囲において感度を高くしたい場合は、ＰチャネルＭＯＳトランジスタにより構成された差動増幅器と、ＮチャネルＭＯＳトランジスタにより構成された差動増幅器を適宜組みあわせて用いても良い。
【００３５】
図１０、図１１は、図７（ａ）（ｂ）に示す定電流源回路及びキャパシタユニットＣＡＰ、及び図８（ａ）（ｂ）に示す比較器を用いて図１に示すアナログ同期回路を構成したものであり、図１と同一部分には同一符号を付している。
【００３６】
図１２は、図１及び図１０に示すディレイモニタ１２の構成を示している。このディレイモニタ１２は、入力バッファ１１のレプリカ（Ｉ．Ｂ．）１２ａと出力バッファ１３のレプリカ（Ｏ．Ｂ．）１２ｂとオア回路１６のレプリカ１２ｃが直列に接続されて構成されている。
【００３７】
上記第１の実施例によれば、ミラータイプＤＬＬにおける遅延回路を定電流源回路Ｓ１、Ｓ２により充電されるキャパシタＣ１、Ｃ２、及びこれらキャパシタの充電電圧を比較する比較器１４ａにより構成し、前進パルス、後進パルスの遅延時間をキャパシタに蓄積された電荷量に置き換えている。すなわち、前進パルスの遅延時間に相当する時間だけ定電流源回路Ｓ１によりキャパシタＣ１を充電し、キャパシタＣ１と同一の容量を有するキャパシタＣ２を、定電流源回路Ｓ１と同一の電流量の定電流源回路Ｓ２により充電し、これらキャパシタＣ１、Ｃ２の電圧Ｖ１、Ｖ２を比較器１４ａで比較し、これら電圧が一致した時点で信号を出力している。したがって、パルス信号の遅延時間をアナログ値に置き換えて制御しているため、従来のような量子化誤差の発生を防止することが可能である。
【００３８】
しかも、キャパシタＣ１、Ｃ２の容量は互いに等しく、定電流源回路Ｓ１、Ｓ２の電流量は互いに等しく設定されている。したがって、キャパシタＣ１が電圧Ｖ１まで充電されるのに要する時間と、キャパシタＣ２が電圧Ｖ２まで充電される時間は等しくなるため、キャパシタＣ１の充電時間をキャパシタＣ２の充電時間に正確にミラーできる。
【００３９】
また、従来のように、遅延回路を複数のロジックゲートによって構成した場合、遅延回路の動作に伴いノイズが発生するが、この実施例のように、キャパシタにより構成することにより、ノイズの発生を抑えることができる。
【００４０】
さらに、定電流源回路は、電圧により制御されるＰチャネルＭＯＳトランジスタあるいはＮチャネルＭＯＳトランジスタによって構成できるため、回路構成を簡単化できる利点を有している。
【００４１】
また、キャパシタＣ１の容量を定電流源回路Ｓ１の電流量で割った値が、キャパシタＣ２の容量を定電流源回路Ｓ２の電流量で割った値と等しければ、すなわち、キャパシタＣ１と定電流源回路Ｓ１の電流量の比と、キャパシタＣ２と定電流源回路Ｓ２の電流量の比が所定の比率となっていれば、必ずしも定電流源回路とキャパシタの容量のどちらかを等しくする必要は無い。
【００４２】
さらに、キャパシタＣ１、Ｃ２を充電する回路は、必ずしも定電流源回路に限定されるものではなく、電流源回路であってもよい。
【００４３】
（第２の実施例）
図１３に示すように、ミラータイプＤＬＬでは外部クロック信号ＥＣＬＫのジッターδを最悪３倍の３δに増幅したクロック信号ＩＣＬＫを発生してしまうという問題がある。この問題を解決するため、図１３に示すように、２クロック信号の間の時間（１サイクル）をミラーするのではなく、図１４に示すように、２サイクルの半分の時間をミラーすれば、ジッターを平均化して低減することができる。同様に３サイクルの１／３時間をミラーすれば、３サイクルの平均を取ることになるため、ジッターを一層低減することが可能となる。
【００４４】
図１５は、本発明の第２の実施例を示すものであり、外部クロック信号ＥＣＬＫの３サイクルを平均するミラータイプＤＬＬ回路である。図１５に示す回路は、図１に示す回路に対して、ＣＢＤの構成が異なっており、その他の構成は図１と同様である。したがって、図１と同一部分には同一符号を付す。
【００４５】
図１５に示すＣＢＤにおいて、キャパシタＣ１を充電するための定電流源回路Ｓ１は図１と同一であるが、キャパシタＣ２を充電するための定電流源回路Ｓ３の電流量が定電流源回路Ｓ１の３倍に設定されている。このような構成とすることにより、キャパシタＣ１を充電する時間の１／３の時間でキャパシタＣ２を充電することができる。このため、３サイクル分の時間でキャパシタＣ１を充電することにより、キャパシタＣ２はその１／３の１サイクル遅れたクロック信号を出力できることになる。
【００４６】
図１５に示す回路は、外部クロック信号の４クロックで１回の処理が行われる。このため、４つのＣＢＤ３１、３２、３３、３４を設け、これらＣＢＤ３１、３２、３３、３４が順次動作される。ＣＢＤ３１、３２、３３、３４を順次動作するための回路が設けられている。すなわち、外部クロック信号ＥＣＬＫは入力バッファ３５に供給され、この入力バッファ３５から出力されるクロック信号ＩＣＬＫは、信号Ｔ２、／Ｔ２及び信号Ｔ４、／Ｔ４が選択的に供給されるアンド回路３６、３７、３８、３９により振り分けられる。これらアンド回路３６、３７、３８、３９から出力されるクロック信号ａ−ＣＬ、ｂ−ＣＬ、ｃ−ＣＬ、ｄ−ＣＬはそれぞれＣＢＤ３１、３２、３３、３４に供給される。
【００４７】
また、ディレイモニタＤＭ４０は、図１２に示す回路と同様であり、入力バッファ３５と出力バッファ５０とオア回路３９の各レプリカ回路が直列接続されて構成されている。さらに、遅延時間を３倍するため、図１８に示すように、３個のディレイモニタＤＭ４０が直列接続されて構成されている。図１５ではこの様子をＤＭ×３と表記している。前記ディレイモニタＤＭ４０の出力端には、タイミング調整用のアンド回路４１、４２の直列回路、アンド回路４３、４４の直列回路、アンド回路４５、４６の直列回路、アンド回路４７、４８の直列回路が接続されている。アンド回路４１、４３、４５、４７には信号Ｔ２’、／Ｔ２’及び信号Ｔ４’、／Ｔ４’が選択的に供給されている。アンド回路４２、４４、４６、４８も、図１８に示すように、一方の入力端がハイレベル、例えば電源電圧Ｖｃｃに固定されたアンド回路が３個直列に接続されて構成されている。図１５ではこの様子を“×３”と表記している。各アンド回路４２、４４、４６、４８から出力されるクロック信号ａ−ｄｍＣＬ、ｂ−ｄｍＣＬ、ｃ−ｄｍＣＬ、ｄ−ｄｍＣＬはそれぞれＣＢＤ３１、３２、３３、３４に供給される。これらＣＢＤ３１、３２、３３、３４の出力信号はオア回路４９を介して出力バッファ５０に供給される。
【００４８】
また、図１５において、信号Ｔ２は前述したように、クロック信号ＩＣＬＫを２分周したクロック信号である。また、信号Ｔ４はクロック信号ＩＣＬＫを４分周したクロック信号であり、信号／Ｔ４は信号Ｔ４の反転信号である。さらに、信号Ｔ４’、／Ｔ４’は、信号Ｔ２’、／Ｔ２’と同様のタイミング調整のため、信号Ｔ４、／Ｔ４を適宜遅延したものである。
【００４９】
図１６は、図１５に示すＣＢＤ３１におけるキャパシタＣ１、Ｃ２の電圧Ｖ１、Ｖ２の変化を示している。上記構成において、定電流源回路Ｓ３の電流は定電流源回路Ｓ１の３倍であるため、キャパシタＣ２の電圧Ｖ２がキャパシタＣ１の電圧Ｖ１と一致するまでの充電時間を１／３にすることができる。このため、３サイクル分の時間でキャパシタＣ１を充電することにより、キャパシタＣ２はその１／３の１サイクル遅れたクロック信号を出力できることになる。
【００５０】
図１７は、外部クロック信号ＥＣＬＫから内部クロック信号ＣＫが発生されるタイミングを示している。
【００５１】
上記第２の実施例によれば、外部クロック信号ＥＣＬＫの３サイクルの１／３時間をミラーすることにより、３サイクルの平均を取っている。このため、ジッターを低減することができる。
【００５２】
しかも、遅延時間は電荷量というアナログ量で決まるため、平均化を厳密に行うことができ、平均化に伴う量子化誤差が発生しない利点を有している。
【００５３】
図１８、図１９は、図１５を詳細に示す回路構成図であり、図１５と同一部分には同一符号を付す。また、図１９は、図１１と同一のシンボルを用いて記載している。ここで、定電流源回路Ｓ３は３個の同一サイズのＰチャネルＭＯＳトランジスタを並列接続して構成され、各トランジスタのゲートには電圧Ｖｃが供給されている。
【００５４】
図２０（ａ）は、クロック信号ＩＣＬＫから上記信号Ｔ４、／Ｔ４を生成する回路の一例を示している。図２０（ｂ）は、図２０（ａ）に示す遅延回路（ＤＬ）の一例を示している。この遅延回路において、クロックドインバータ回路は、図２０（ａ）に示す回路から供給される信号ｂ、／ｂにより制御される。
【００５５】
なお、第２の実施例では、３サイクルの平均を取ったが、平均をとるサイクル数を増やせばジッターをさらに低減することができる。
【００５６】
（第３の実施例）
図２１は、本発明の第３の実施例を示している。第２の実施例では、キャパシタＣ２を充電するための定電流源回路Ｓ３の電流量を定電流源回路Ｓ１の３倍にした。これに対して、第３の実施例は、キャパシタＣ３の容量をキャパシタＣ２の容量の３倍に設定し、定電流源回路は等しい電流量のＳ１、Ｓ２を用いている。このような構成としても、第２の実施例と同様の効果を得ることができる。
【００５７】
（第４の実施例）
上記第２の実施例では、ジッターの影響を低減するため、キャパシタＣ１の充電時間をキャパシタＣ２の充電時間の３倍に設定し、キャパシタＣ１を図１６に示すように、所定の電圧に一度に充電した。これに対して、第４の実施例では図２２に示すように、３回に分割して充電する。
【００５８】
図２３は第４の実施例の構成を示すものであり、図１５と同一部分には同一符号を付す。図２３において、入力バッファ３５から出力されるクロック信号ＩＣＬＫは論理回路（Ｆ１）６１、６２、６３、６４に供給される。これら論理回路６１、６２、６３、６４には、信号Ｔ２、／Ｔ２、及び信号Ｔ４、／Ｔ４が選択的に供給され、各論理回路６１、６２、６３、６４は信号Ｔ２、／Ｔ２、及び信号Ｔ４、／Ｔ４に応じて、各ＣＢＤ３１、３２、３３、３４を構成するキャパシタＣ１と、キャパシタＣ２の充電を制御するタイミング信号ｏｕｔ１、ｏｕｔ２を生成する。前記タイミング信号ｏｕｔ１は各ＣＢＤ３１、３２、３３、３４を構成する前記定電流源回路Ｓ３に起動信号として供給されるとともに、各前段のＣＢＤ３１、３２、３３、３４を構成するＮチャネルＭＯＳトランジスタＮ１のゲートに放電タイミングの制御信号として供給される。また、前記タイミング信号ｏｕｔ２は各ＣＢＤ３１、３２、３３、３４を構成する前記定電流源回路Ｓ１に停止信号として供給される。
【００５９】
また、ディレイモニタ６５は、第３の実施例と異なり、入力バッファ３５、出力バッファ５０、オア回路４９の各レプリカ回路１段のみにより構成されている。このディレイモニタ６５から出力されるクロック信号ＩＣＬＫ’は論理回路（ｆ２）６６、６７、６８、６９にそれぞれ供給される。これら論理回路（ｆ２）６６、６７、６８、６９には、信号Ｔ２’、／Ｔ２’、及び信号Ｔ４’、／Ｔ４’が選択的に供給されており、これら信号に応じてタイミング信号ｏｕｔ３を出力する。このタイミング信号ｏｕｔ３は、各ＣＢＤ３１、３２、３３、３４を構成する定電流源回路Ｓ１に起動信号として供給される。
【００６０】
図２４は、前記論理回路（Ｆ１）６１〜６４の構成を示すものであり、信号Ｔａ、Ｔｂはそれぞれ信号Ｔ２、／Ｔ２、及び信号Ｔ４、／Ｔ４を示している。これら論理回路６１〜６４は、アンド回路７１、７２により構成され、各アンド回路７１、７２から前記タイミング信号ｏｕｔ１、ｏｕｔ２がそれぞれ出力される。
【００６１】
図２５は、前記論理回路（Ｆ２）６６〜６９の構成を示すものであり、信号Ｔａ、Ｔｂはそれぞれ信号Ｔ２’、／Ｔ２’、及び信号Ｔ４’、／Ｔ４’を示している。これら論理回路６６〜６９は、アンド回路７３、７４、及びオア回路７５により構成され、各アンド回路７４から前記タイミング信号ｏｕｔ３が出力される。
【００６２】
上記第４の実施例によれば、図２２に示すように、外部クロック信号ＥＣＬＫの１サイクル毎に定電流源回路Ｓ１が動作され、キャパシタＣ１が３回に分割して充電される。このため、ディレイモニタ６５は第２の実施例のように、３倍の遅延時間を有する必要が無い。このため、ディレイモニタ６５の回路面積及び誤差の累積を削減することができる。
【００６３】
（第５の実施例）
上記各実施例において、キャパシタＣ１、Ｃ２の電圧Ｖ１、Ｖ２の電位差は、差動増幅回路からなる比較器により検出した。これに対して、第５の実施例では、インバータ回路を用いた比較器について説明する。
【００６４】
図２６は、第５の実施例に係る比較器の回路図を示している。この比較器ＣＭＰにおいて、ＮチャネルＭＯＳトランジスタ８１の電流通路の一端にはキャパシタＣ１の電圧Ｖ１が供給されている。このトランジスタ８１のゲートにはインバータ回路８２を介して、例えばクロック信号ｅ−ＣＬ又はｏ−ＣＬ等の活性化信号ＥＮが供給されている。また、ＮチャネルＭＯＳトランジスタ８３の電流通路の一端にはキャパシタＣ２の電圧Ｖ２が供給されている。このトランジスタ８３のゲートには前記インバータ回路８２、及びインバータ回路８４を介して前記活性化信号ＥＮが供給されている。前記トランジスタ８１、８３の電流通路の他端はキャパシタＣｃの一端に接続されている。このキャパシタＣｃの他端はインバータ回路８５の入力端に接続されている。このインバータ回路８５の出力端と入力端は、ＮチャネルＭＯＳトランジスタ８６を介して接続されている。このインバータ回路８５の出力端及び前記インバータ回路８２の出力端はノア回路８７の入力端にそれぞれ接続されている。
【００６５】
上記構成において、例えば活性化信号ＥＮがローレベルの場合、キャパシタＣｃにはトランジスタ８１を介してキャパシタＣ１の電圧Ｖ１が供給されている。また、トランジスタ８６が導通されているため、インバータ回路８５の入力と出力が短絡され初期化されている。したがって、インバータ回路８５の特性において出力が最も急峻に変化することが可能で、最も感度の良い動作点に設定される。この時、ノア回路８７の出力信号はローレベルとなっている。
【００６６】
上記状態において、活性化信号ＥＮがハイレベルになると、トランジスタ８６がオフとなり、インバータ回路８５の初期化が停止される。また、トランジスタ８３が導通されることにより、キャパシタＣ２の電圧がキャパシタＣｃの一端に供給される。ここで、電圧Ｖ２が電圧Ｖ１よりも低い時、キャパシタＣｃの他端の電圧がカップリングによりローレベルとなるため、ノア回路８７の出力信号もローレベルである。一方、電圧Ｖ２が電圧Ｖ１よりも僅かに高い電圧になると、キャパシタＣｃの他端の電圧がカップリングにより上昇し、インバータ回路８５の出力レベルが反転する。このため、ノア回路８７の出力信号がハイレベルとなる。
【００６７】
上記比較器ＣＭＰによれば、活性化信号ＥＮがローレベルになると、電圧Ｖ１のレベルに拘わらず、インバータ回路８５は最も高い動作点に設定される。このため、電圧Ｖ２が電圧Ｖ１と同じになった時点でインバータ回路８５の出力信号が必ず反転する。つまり、電圧Ｖ１、Ｖ２の直流的な電圧成分はキャパシタＣｃが除去し、交流的な電圧成分のみでノア回路８７の出力信号が決定される。このため、差動増幅器を用いた比較器に比べて、より広い動作範囲を確保することができる。
【００６８】
なお、図２６に示す回路では、ＮチャネルＭＯＳトランジスタ８１、８３のみを用いてトランスファーゲートを構成しているが、電圧Ｖ１、Ｖ２の変化に対してより広い動作範囲を得るためには、ＣＭＯＳのトランスファーゲートを用いれば良い。
【００６９】
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００７０】
【発明の効果】
以上、詳述したようにこの発明によれば、遅延時間を電荷量というアナログ量で検出できるため、ロジックゲートを遅延線に用いた従来のミラータイプＤＬＬにおいて問題であった量子化誤差の発生を防止できる。したがって、前進パルスと後退パルスの遅延量を等しくすることが可能なアナログ同期回路を提供できる。
【００７１】
また、キャパシタを定電流源で充電しているため、電源電圧の変動の影響を受けることがなく、動作マージンを向上できる。
【００７２】
さらに、ロジックゲートをクロック信号が伝播する時にノイズを発生していたが、定電流源回路を用いることにより交流成分を大幅に低減できる。このため、ノイズの発生を著しく抑えることができる。
【００７３】
また、外部クロック信号をアナログ的に平均化することにより、外部クロック信号のジッターを抑制でき、しかも、アナログ的に平均化することにより、平均化に伴う量子化誤差の発生を防止できる利点を有している。
【００７４】
さらに、初期時に入力端と出力端が短絡され、比較対象としての２つの電圧がキャパシタを介して供給されるインバータ回路を用いて比較器を構成することにより、高感度の比較器を構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路構成図。
【図２】図１に示す回路の動作を示す波形図。
【図３】図１に示す回路の動作を示すものであり、各部の電圧波形図。
【図４】図４（ａ）は図１に示す信号を生成する回路の一例を示し、図４（ｂ）は図４（ａ）の一部を取り出して示す回路図。
【図５】定電流源回路の原理を説明するために示す図。
【図６】定電流源回路の原理を説明するために示す図。
【図７】図７（ａ）は定電流源回路とキャパシタユニットを示す回路図、図７（ｂ）は図７（ａ）に示すキャパシタユニットをシンボルで示す図。
【図８】図１に示す定電圧Ｖｃの生成回路を示す回路図。
【図９】図９（ａ）は図１に示す比較器の一例を示す回路図、図９（ｂ）は図９（ａ）に示す比較器をシンボルで示す図。
【図１０】図１に示す本発明に係るアナログ同期回路の一部を具体的に示す構成図。
【図１１】図１に示す本発明に係るアナログ同期回路の一部を具体的に示す構成図。
【図１２】図１０に示すディレイモニタの一例を示す構成図。
【図１３】ミラータイプＤＬＬの問題点を説明するために示す波形図。
【図１４】本発明の第２の実施例の原理を説明するために示す波形図。
【図１５】本発明の第２の実施例を示す回路構成図。
【図１６】図１５の動作を説明するために示すものであり、各部の電圧波形図。
【図１７】図１５の動作を説明するために示す波形図。
【図１８】図１５の一部を詳細に示す回路構成図。
【図１９】図１５の一部を詳細に示す回路構成図。
【図２０】図２０（ａ）は図１８に示す信号を生成するための回路図、図２０（ｂ）は図２０（ａ）の一部を取り出して示す回路図。
【図２１】本発明の第３の実施例を示すものであり、チャージ・バランス・ディレイを示す回路図。
【図２２】本発明の第４の実施例の原理を説明するために示す波形図。
【図２３】本発明の第４の実施例を示す回路構成図。
【図２４】図２３の一部の回路を具体的に示す回路図。
【図２５】図２３の一部の回路を具体的に示す回路図。
【図２６】本発明の第５の実施例を示す回路構成図。
【図２７】従来のミラータイプＤＬＬの一例を示す構成図。
【図２８】従来の問題点を説明するために示す図。
【符号の説明】
１１、３５…入力バッファ、
１２…ディレイモニタ、
１３…出力バッファ、
１４、１５…チャージ・バランス・ディレイ（ＣＢＤ）、
Ｓ１、Ｓ２、Ｓ３、Ｓ４…定電流源回路、
Ｃ１、Ｃ２…キャパシタ、
１４ａ…比較器、
３１〜３４…チャージ・バランス・ディレイ（ＣＢＤ）、
Ｓ３、Ｓ４…定電流源回路、
４０…ディレイモニタ、
６１〜６４…論理回路、
６５…ディレイモニタ、
６６〜６９…論理回路、
ｏｕｔ１，ｏｕｔ２，ｏｕｔ３…タイミング信号、
ＣＭＰ…比較器、
８１、８３、８６…ＮチャネルＭＯＳトランジスタ、
Ｃｃ…キャパシタ、
８５…インバータ回路、
８７…ノア回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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