(57)【特許請求の範囲】
【請求項１】
２個以上の駆動回路が伝送路を介して直列にシリアルカスケード接続された信号伝送回路であって、
前段側駆動回路における上記伝送路と電圧供給部との間に介設され、送信側の内部回路からのデジタル信号に応じて動作する出力用トランジスタを有する信号出力部と、
後段側駆動回路における後段側駆動回路の内部回路と上記伝送路との間に介設された信号入力部と、
上記後段側駆動回路の内部回路につながり、上記後段側駆動回路の内部回路にデジタル信号を出力するための出力ノードとを備え、
上記信号入力部は、
上記伝送路に接続される定電流源と、
上記電流源及び伝送路に接続され、上記伝送路における電圧がほぼ一定の範囲内に収まるように上記伝送路への電流を制御する振幅制御手段と、
上記振幅制御手段を介して上記伝送路に接続される第１トランジスタと、上記出力ノードに接続される第２トランジスタとを含むカレントミラーと、
上記出力ノードを介して上記カレントミラーの第２トランジスタ及び内部回路に接続され、第２トランジスタの電流出力を電圧に変換するための負荷と
を有している信号伝送回路。
【請求項２】
請求項１に記載の信号伝送回路において、
上記デジタル信号がクロック信号を含むことを特徴とする信号伝送回路。
【請求項３】
請求項２に記載の信号伝送回路において、
上記デジタル信号がデータ信号をさらに含み、
上記信号出力部は上記クロック信号を出力するクロック信号出力部と上記データ信号を出力するデータ信号出力部の２種類に分かれ、上記信号入力部は上記クロック信号が入力されるクロック入力部と上記データ信号が入力されるデータ入力部の２種類に分かれ、上記伝送路は上記データ信号用伝送路と上記クロック信号用伝送路に分かれていることを特徴とする信号伝送回路。
【請求項４】
請求項１〜３のうちいずれか１つに記載の信号伝送回路において、
上記振幅制御手段は、ゲートにバイアス電圧を受けるＭＩＳトランジスタによって構成されていることを特徴とする信号伝送回路。
【請求項５】
請求項１〜４のうちいずれか１つに記載の信号伝送回路において、
上記電流源は、ゲートに一定のバイアス電圧を受けるＭＩＳトランジスタによって構成されていることを特徴とする信号伝送回路。
【請求項６】
請求項３〜５のうちいずれか１つに記載の信号伝送回路において、
上記後段側駆動回路に上記データ入力部からの出力信号を受ける非同期ＲＳフリップフロップをさらに備え、
上記前段側駆動回路では上記データ信号を相補的な２つの信号に分けて伝送することにより上記データ信号の波形の歪みを抑制する機能を持つことを特徴とする信号伝送回路。
【請求項７】
請求項６に記載の信号伝送回路において、
上記前段側駆動回路では、上記クロック信号を相補的な２つの信号に分けて伝送することにより上記クロック信号の波形の歪みを抑制する機能を持つことを特徴とする信号伝送回路。
【請求項８】
請求項３に記載の信号伝送回路において、
１つの上記データ信号が１本の伝送線によって伝送され、
上記データ入力部の上記第１のトランジスタのゲートと上記第２のトランジスタのゲートとの間にスイッチングトランジスタをさらに設け、
上記スイッチングトランジスタのオン・オフを制御するタイミング制御手段を設けることを特徴とする信号伝送回路。
【請求項９】
請求項１〜８のうちいずれか１つに記載の信号伝送回路において、
上記駆動回路は、液晶パネルの液晶ドライバであることを特徴とする信号伝送回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の回路同士の間における信号を送受信するための信号伝送回路に関し、特に、信号伝送回路における電磁波の不要輻射の低減及び信号波形の歪み抑制に関する。
【０００２】
【従来の技術】
従来より、複数の回路同士の間でデータの入出力を行なう場合、送信側回路の出力部と受信側回路の入力部とにそれぞれインバータ回路を配置して、送信側回路の電源電圧と接地電圧との電位差に応じた理論振幅を有するデジタル信号を受信側回路から送信側回路に送り、受信側回路において電源電圧と接地電圧との電位差に応じた論理振幅を持ったデジタル信号を生成して、これを内部回路に取り込むという構造が一般的に採用されている。つまり、一般的な従来の信号伝送回路は、出力用インバータと、伝送路と、受信用インバータとによって構成されている。
【０００３】
こうした従来の信号伝送回路は、例えばＴＦＴマトリクスカラー液晶パネルを駆動する液晶ドライバ用ＬＳＩに内蔵され、デジタルのカラー画像信号のデータ転送を行う入出力装置に用いられている。
【０００４】
ところが、信号伝送回路を液晶ドライバに用いてデータを伝送する際にデータ伝送路において電磁波の不要輻射が発生し、周辺機器に悪影響を及ぼすという不具合が起こる。
【０００５】
これを解決するため、従来の液晶ドライバの中にはＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）という伝送方式を採用するものもある。これは、液晶ドライバを直列に接続し（以後本明細書中ではこの接続をカスケード接続と称する）、データ信号をシリアル信号として伝送する方式である。この方式を用いることにより、ノイズ及び不要輻射を低減することができる。また、従来必要であった信号バスや制御信号用の伝送基板が不要となりコストの低減が図られる。
【０００６】
図９は、従来の信号伝送回路を用いた液晶表示装置を模式的に示す図である。ここで示す液晶表示装置には、上述のＬＶＤＳが採用されている。
【０００７】
同図に示す信号伝送回路を備えた液晶ドライバが実装される液晶表示装置は、２枚の対向する基板の間に充填された液晶層に電位差を与えることにより、画像表示させるものである。液晶ドライバは１０個前後の多数の半導体集積回路を実装され、各液晶ドライバにはデータ信号、データ転送クロック、表示タイミング信号等が印加され行単位（ラスタ単位）で表示される。ここで示す従来の液晶ドライバでは、隣り合う液晶ドライバ同士を互いに接続している相互カスケード接続線路１７０１によりデータを供給されている。
【０００８】
次に、図１０は、従来の信号伝送回路を備えた液晶ドライバの構造を示すブロック回路図である。同図に示すように、従来の各液晶ドライバは、液晶ドライバ１７０２を例にとると、スタート信号ｓ１７０４とクロック信号ｃｋ１７０３とが入力されてクロック信号とスタート信号を次段の液晶ドライバ１７１０へと出力するシフトレジスタ部１７０６と、入力されたデータ信号を最初にラッチする初段ラッチ回路１７０９と、初段ラッチ回路を経たデータ信号をラッチするデータラッチ部１７０８と、データラッチ部１７０８を経たデータをラッチする出力ラッチ１７２０と、ＤＡ変換部とを有している。
【０００９】
次に、図１０を用いて従来の液晶ドライバ１７０２の動作を説明する。
【００１０】
液晶ドライバ１７０２には、クロック信号ｃｋ１７０３，スタート信号ｓ１７０４，データ信号ｓ１７０５及び画像表示制御信号ｓ１７０２Ａが入力される。
【００１１】
まず、シフトレジスタ部１７０６にスタート信号ｓ１７０４とクロック信号ｃｋ１７０３とが入力されると、スタート信号ｓ１７０４は順次シフトレジスタ内をクロック信号ｃｋ１７０３によって転送される。次いで、シフトレジスタ部１７０６からの出力ｓ１７０７はデータラッチ部１７０８に入力される。
【００１２】
また、液晶ドライバ１７０２に入力されるデータ信号ｓ１７０５は、初段ラッチ１７０９により一旦保持され、その後データラッチ部１７０８に入力される。これは、カスケード接続される従来の液晶ドライバにおいて、データ転送を行う際のタイミングを調整するために行われる。そして、データラッチ部１７０８ではシフトレジスタ部１７０６からの出力ｓ１７０７により、順次データラッチが行われる。データラッチが完了すると、液晶ドライバ１７０２は、次段の液晶ドライバ１７１０に対し、クロック信号ｃｋ１７１１、スタート信号ｓ１７１２、データ信号ｓ１７１３を転送する。
【００１３】
この際、シフトレジスタ部１７０６の端子ＣＡＲＲＹ１から出力したクロック信号は、信号を反転させる、例えばインバータを経てクロック信号ｃｋ１７１１として次段の液晶ドライバ１７１０へ出力され、同じシフトレジスタ部１７０６の端子ＣＬＫ＃Ｌから出力したスタート信号は、インバータを経てスタート信号ｓ１７１２として液晶ドライバ１７１０へ出力される。
【００１４】
また、データの出力部では、データの伝播遅延による次段へのデータ取り込みタイミングのマージン確保のために、出力ラッチ１７２０により、タイミング調整が行われる。
【００１５】
一方、画像表示制御信号ｓ１７０２Ａは、液晶ドライバ１７０２でのデータ転送後のアナログ変換タイミングや、基準電圧信号などの制御を行っており、液晶ドライバ１７０２内の回路を経由してｓ１７１０Ａとして出力され、次段の液晶ドライバ１７１０に入力される。これらの制御信号についても、従来の液晶ドライバにおいては、カスケード接続により信号が伝播される。
【００１６】
なお、次段の液晶ドライバ１７１０及びそれ以降の液晶ドライバへのデータ及び制御信号は全て液晶ドライバ１７０２を通じて伝播される。
【００１７】
ここで、データ信号ｓ１７０５は基本的にＲ（赤），Ｇ（緑），Ｂ（青）についての各６〜８ビット分の２値データで構成されるが、２画素分のデータ転送を行うことで、データ転送速度を低減する手段や、逆にクロックの立ち上がり／立下りに毎にデータを転送することで２倍のデータ転送速度によりデータバス本数を削減する手段がある。ただし、２画素分のデータ転送を行う場合は、データの本数は倍増する。
【００１８】
次に、複数の液晶ドライバがカスケード接続された液晶ドライバ群は、液晶表示装置の１水平期間（１ラスタ周期期間）分のデータ転送が完了した後、各液晶ドライバに備えられたＤＡ変換部１７０９により、データ信号を液晶表示装置に画像表示するために適当なアナログ信号に変換する。これに続いて、このデータの電流が増幅され、画像表示が行われる。
【００１９】
１水平期間の表示が完了した後は、走査側の液晶ドライバ（一般にゲートドライバと呼ばれる）により表示するラインの選択が行われ、上述の手順によりデータ信号が転送され、アナログデータ信号に変換される。
【００２０】
次に、データ信号を転送するためのインタフェース部の回路の動作を説明する。図１０において、太い点線で囲まれた回路部分は、データ信号とクロック信号が転送される際のインタフェース部１７２１を示す。
【００２１】
図１１は、インタフェース部１７２１を示した拡大回路図である。
【００２２】
同図に示すように、インタフェース部１７２１には、シフトレジスタ部１７０６から出力されたクロック信号ｓ１８０１を次段の液晶ドライバ１７１０に伝送するための駆動用インバータバッファ１８０２と、配線抵抗及び配線負荷容量を有し、駆動用インバータバッファ１８０２から伝送されたクロック信号を次段の液晶ドライバ１７１０に伝送するための伝送路１８０３と、伝送路１８０３を経たクロック信号ｓ１８０４が入力された場合にクロック信号ｓ１８０６を出力するクロック入力インバータバッファ１８０５と、データラッチ部１７０８から出力されたデータ信号ｓ１８０７とクロック信号ｓ１８０１とが入力されるとデータ信号ｓ１８０９を出力し、データ信号ｓ１８０７の出力タイミングを制御する機能を持ったフリップフロップ１８０８と、データ信号ｓ１８０９を次段の液晶ドライバ１７１０に伝送するための駆動用インバータバッファ１８１０と、配線抵抗及び配線負荷容量を有し、駆動用インバータバッファ１８１０から伝送されたデータ信号を次段の液晶ドライバ１７１０に伝送するための伝送路１８１１と、伝送路１８１１から出力されたデータ信号ｓ１８１２が入力されるとデータ信号ｓ１８１４を出力するクロック入力インバータバッファ１８１３と、クロック信号ｓ１８０６とデータ信号ｓ１８１４が入力されるとデータ信号ｓ１８１６を出力する、データ転送のタイミングを調整するためのフリップフロップ１８１５とが含まれている。フリップフロップ１８１５から出力されたデータは次段の液晶ドライバ１７１０に伝わったあと、液晶ドライバ中を通って順次伝送されていく。
【００２３】
なお、図１１に示すように、例えば伝送路１８０３には、伝送路を構成する
配線の浮遊容量で配線容量ＣＬが存在している。つまり、駆動用インバータバッファ１８０２を構成するｐチャネル型トランジスタは、伝送路１８０３の配線容量ＣＬに電荷を充電し、伝送路１８０３の電位を上昇させ、駆動用インバータバッファ１８０２を構成するｎチャネル型トランジスタは、配線容量ＣＬの電荷をグランド側に放電し、伝送路１８０３の電位を降下させる。
【００２４】
次に、従来の液晶ドライバの動作をタイミングチャートを用いて説明する。
【００２５】
図１２は、従来の液晶ドライバの各部分における信号のタイミングチャートを示す図である。同図に示した符号は、図１１に示した各信号に対する符号に一致させている。
【００２６】
図１２に示すように、クロック信号ｓ１８０１は駆動用インバータバッファ１８０２を経て伝送路１８０３に送出され、その際に配線抵抗及び配線容量により遅延しｔｄ１だけ遅れたクロック信号ｓ１８０４となって次段の液晶ドライバ１７１０側のクロック入力インバータバッファ１８０５に到達する。次いで、クロック入力インターバッファ１８０５から、クロック信号ｓ１８０４より遅延したクロック信号ｓ１８０６が次段の液晶ドライバ１７１０側のシフトレジスタ部及びデータラッチ部へ出力される。
【００２７】
一方、データ信号はフリップフロップ１８０８によってタイミング調整され、ｔｄ２だけ遅延したデータ信号ｓ１８０９として駆動インバータバッファ１８１０に入力される。次いで、駆動インバータバッファ１８１０から出力されたデータ信号は伝送路１８１１を経由して次段の液晶ドライバ１７１０側のデータ入力インバータバッファ１８１３に到達する。このとき、データ入力インバータバッファ１８１３に入力されるデータ信号ｓ１８１２は、伝送路の配線抵抗、配線容量によりｓ１８０９からさらにｔｄ３だけ遅延する。
【００２８】
次段の液晶ドライバ１７１０側に到達したデータ信号ｓ１８１２は、次段のデータ入力インバータバッファ１８１３を経てタイミング調整用フリップフロップ１８１５に入力される。ここで、クロック信号ｓ１８０６もフリップフロップ１８１５に入力されてデータ信号１８１６が生成される。
【００２９】
このように、従来の信号伝送回路を備えた液晶ドライバにおいては、電圧振幅を伝送信号として用いることにより、カスケード接続された液晶ドライバ間のデータ転送を行なっていた。
【００３０】
【発明が解決しようとする課題】
しかしながら、従来の信号伝送回路を備えた液晶ドライバでは電圧振幅信号を伝送信号として用いるため、上述のように伝送路の配線容量を充放電しなければならず、伝送路を駆動するための電力消費が増大するとともにデータの伝送路には電流変動による電磁波が発生し、これが不要輻射となって周辺機器に悪影響を及ぼすという不具合があった。
【００３１】
そのため、従来の液晶ドライバでは、ＬＶＤＳを採用しているにも関わらず、不要輻射の発生という不具合を解決することが困難であった。さらに、従来の液晶ドライバでは、図１１の左側に示すデータ送信側の回路が複雑になるため、装置の面積が増大し、実用化するのが難しいという不具合もあった。
【００３２】
本発明の目的は、データの伝送路における電流値の変化を抑制する手段を講ずることにより、データの伝送路における不要輻射が小さく、実用化に適した信号伝送回路を提供することにある。
【００３３】
【課題を解決するための手段】
本発明の信号伝送回路は、２個以上の駆動回路が伝送路を介して直列にシリアルカスケード接続された信号伝送回路であって、前段側駆動回路における上記伝送路と電圧供給部との間に介設され、送信側の内部回路からのデジタル信号に応じて動作する出力用トランジスタを有する信号出力部と、後段側駆動回路における後段側駆動回路の内部回路と上記伝送路との間に介設された信号入力部と、上記後段側駆動回路の内部回路につながり、上記後段側駆動回路の内部回路にデジタル信号を出力するための出力ノードとを備え、上記信号入力部は、上記伝送路に接続される定電流源と、上記電流源及び伝送路に接続され、上記伝送路における電圧がほぼ一定の範囲内に収まるように上記伝送路への電流を制御する振幅制御手段と、上記振幅制御手段を介して上記伝送路に接続される第１トランジスタと、上記出力ノードに接続される第２トランジスタとを含むカレントミラーと、上記出力ノードを介して上記カレントミラーの第２トランジスタ及び内部回路に接続され、第２トランジスタの電流出力を電圧に変換するための負荷とを有している。
【００３４】
これにより、前段側駆動回路において出力用トランジスタに負荷素子が接続されるのではなく、出力用トランジスタがオープンの状態になっている。そして、データ伝送路における電圧がほぼ一定範囲内に収まるように、データ伝送路の電流を変動させることにより、データ入力部に電流の変動信号としてデータを伝送することができる。つまり、従来例のごとく伝送路の電圧を電源電圧と接地電圧との間で変化させる必要がないため、伝送路における電流変動量が少なくなる。よって、伝送路における不要電磁波の輻射を低減することができる。また、従来の信号伝送回路に比べ前段側駆動回路の面積が小さくできるので、例えばＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）方式の液晶駆動装置に応用することができる。
【００３５】
また、上記デジタル信号がクロック信号を含むことにより、クロック信号を伝送する際に発生するの不要電磁波の輻射を低減することができる。
【００３６】
上記デジタル信号がデータ信号をさらに含み、上記信号出力部は上記クロック信号を出力するクロック信号出力部と上記データ信号を出力するデータ信号出力部の２種類に分かれ、上記信号入力部は上記クロック信号が入力されるクロック入力部と上記データ信号が入力されるデータ入力部の２種類に分かれ、上記伝送路は上記データ信号用伝送路と上記クロック信号用伝送路に分かれていることをにより、クロック信号だけでなくデータ信号を伝送する際に発生する不要電磁波の輻射も低減することができる。
【００３７】
上記振幅制御手段は、ゲートにバイアス電圧を受けるＭＩＳトランジスタによって構成されていることにより、簡素な構成で伝送路における電圧振幅の制御を行なうことができる。
【００３８】
また、上記電流源は、ゲートに一定のバイアス電圧を受けるＭＩＳトランジスタによって構成されていることができる。
【００３９】
また、上記後段側駆動回路に上記データ入力部からの出力信号を受ける非同期ＲＳフリップフロップをさらに備え、上記前段側駆動回路では上記データ信号を相補的な２つの信号に分けて伝送することにより上記データ信号の波形の歪みを抑制する機能を持たせることができる。
【００４０】
これにより、非同期ＲＳフリップフロップに相補的な２つのデータ信号が入力された場合にデータ信号の波形の歪みが補正されるので、波形の歪みの少ないデータ信号を伝送できる。このため、従来よりも小さい電圧振幅でも回路を駆動することができるので、省電力化が図れる。
【００４１】
さらに、記前段側駆動回路では、上記クロック信号を相補的な２つの信号に分けて伝送することにより上記クロック信号の波形の歪みを抑制する機能を持たせることができる。
【００４２】
これにより、データ信号だけでなく、クロック信号の波形の歪みも抑制されるので、従来よりもクロック周波数を上げることができ、その結果、信号伝送回路を利用した装置の駆動速度を上げることができる。
【００４３】
また、１つの上記データ信号が１本の伝送線によって伝送され、上記データ入力部の上記第１のトランジスタのゲートと上記第２のトランジスタのゲートとの間にスイッチングトランジスタをさらに設け、上記スイッチングトランジスタのオン・オフを制御するタイミング制御手段を設けることにより、データ信号の伝送線が少ない簡素な構造でデータ信号の波形歪みを抑制することができるので、面積が小さく、且つ駆動速度の大きい信号伝送回路が実現される。
【００４４】
上記駆動回路は、液晶パネルの液晶ドライバである場合、特にＬＶＤＳ方式の液晶パネル制御システムにおいて著効を発揮することができる。
【００４５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る液晶パネル制御システムに配置される信号伝送回路のうちインタフェース部の構成を示す電気回路図である。ここに示す信号伝送回路は、ＴＦＴマトリクスカラー液晶パネルを駆動する液晶ドライバに内蔵され、デジタルのカラー画像信号のデータ転送を行なうものである。
【００４６】
本実施形態の液晶パネル制御システムは、例えば信号伝送回路を備えた液晶ドライバ１２０と、液晶ドライバ１２０を制御するための液晶ドライバ制御回路と、各液晶ドライバの間に設けられた伝送路（相互カスケード接続線路）とからなっている。この液晶ドライバ１２０は、集積回路化される場合、１つのＴＦＴマトリクスカラー液晶パネル列に対応して多数個が並設され、特にデータ信号の伝送方法としてＬＶＤＳを採用する本実施形態においては、多数の液晶ドライバが伝送路を介して直列に接続されている。
【００４７】
これら液晶ドライバのうち、端部に位置する液晶ドライバは、液晶ドライバ制御回路に接続され、ここからデータ信号を供給される。
【００４８】
また、本実施形態の液晶パネル制御システムに配置される液晶ドライバのインタフェース部以外の構造は、図１０に示した従来の液晶パネル制御システムと同様となっている。すなわち、本実施形態の液晶パネル制御システムに配置される液晶ドライバには、シフトレジスタ部と、初段ラッチ回路と、データラッチ部と、ＤＡ変換部と、クロック信号を送出するためのｎチャネル型オープンドレイントランジスタからなる出力用トランジスタ１０１と、フリップフロップ８０８と、データ信号伝送用のｎチャネル型オープンドレイントランジスタからなる出力用トランジスタ１０８とが設けられている。
【００４９】
また、図１に示すように、液晶ドライバ１２０と次段の液晶ドライバ１２１との接続領域であるインタフェース部は、クロック信号送出用のｎチャネル型オープンドレイントランジスタである出力用トランジスタ１０１と、クロック伝送路８０３と、クロック入力部１０２ａと、データ送出側のフリップフロップ８０８と、ｎチャネル型の出力用トランジスタ１０８と、データ入力部１０２ｂと、データ信号をデータラッチ部へ出力するフリップフロップ８１５とを含んでいる。
【００５０】
クロック入力部１０２ａには、ノードＮ１の電位変動を抑制するようにノードＮ１の電流量を制御する振幅制御部１０４ａと、ノードＮ１の電流量を制御するためのカレントミラー１４０ａと、カレントミラー１４０ａから流出される電流の負荷１０７ａとが配置されている。カレントミラー１４０ａは、振幅制御部１０４ａに接続されるｐチャネル型のソース側トランジスタ１０３ａと、負荷１０７ａに接続されるｐチャネル型の負荷側トランジスタ１０６ａとを有しており、ソース側トランジスタ１０３ａと負荷側トランジスタ１０６ａのゲート同士を接続するノードＮ３は、ソース側トランジスタ１０３ａと振幅制御部１０４ａとを接続するノードともなっている。
【００５１】
ここで、負荷１０７ａは、カレントミラー１４０ａの負荷側トランジスタ１０６ａから流出される電流の負荷であり、電流変動を電位変動に変換するものである。そして、ノードＮ２は、シフトレジスタ部及びフリップフロップ８１５に供給される電圧信号であるデータ信号ｓ１１２が生成される部位である。
【００５２】
なお、本実施形態においては、ソース側トランジスタ１０３のソースは電源端子Ｖｄｄ２に接続され、ソース側トランジスタ１０３のゲートとドレインとはノードＮ３を介して接続されている。このとき、ソース側トランジスタ１０３は飽和領域で動作している。
【００５３】
また、データ入力部１０２ｂには、ノードＮ４の電位変動を抑制するようにノードＮ４の電流量を制御する振幅制御部１０４ｂと、ノードＮ４の電流量を制御するためのカレントミラー１４０ｂと、カレントミラー１４０ｂから流出される電流の負荷１０７ｂとが配置されている。つまり、データ入力部１０２ｂとクロック入力部１０２ａとは同様の構成となっている。
【００５４】
ただし、負荷１０７ｂは、カレントミラー１４０ｂの負荷側トランジスタ１０６ｂから流出される電流の負荷であり、電流変動を電位変動に変換するものである。そして、ノードＮ５は、フリップフロップ８１５に供給される電圧信号であるデータ信号ｓ１１５が生成される部位である。
【００５５】
ここで、振幅制御部は、一定のバイアス電圧が印加されたｎチャネル型トランジスタまたはｐチャネル型トランジスタ（ＭＩＳＦＥＴ）などにより構成することができ、その具体例を後述する。
【００５６】
次に、本実施形態の信号伝送回路の動作を説明する。
【００５７】
まず、データ送出側の液晶ドライバ１２０内のシフトレジスト部から出力されるクロック信号ｓ１１０がハイからローに変化する場合、ｎチャネル型の出力用トランジスタ１０１のドレインからソースへの導通は停止し、クロック入力部１０２ａからクロック伝送路８０３への電流供給が停止する。すると、電流供給が停止することにより、カレントミラー１４０ａを構成するｐチャネル型のソース側トランジスタ１０３ａに流れる電流が停止するか若しくは低減する。このとき、負荷側トランジスタ１０６ａはソース側トランジスタ１０３ａと同じ電圧値をゲートに受けることから、負荷側トランジスタ１０６ａに流れる電流が停止するか若しくは低減するため、負荷１０７ａでの発生電位は低下する。
【００５８】
次に、液晶ドライバ１２０内のシフトレジスト部から出力されるクロック信号ｓ１１０がローからハイに変化する場合、ｎチャネル型の出力用トランジスタ１０１は導通し、クロック入力部１０２ａからクロック伝送路８０３側に対し電流が供給される。これにより、ソース側トランジスタ１０３ａと負荷側トランジスタ１０６ａとに流れる電流がともに増加するため、負荷１０７ａでの発生電位が上昇する。一方、振幅制御部１０４ａにより、クロック伝送路８０３の電圧Ｖｉｎが低下しないように、振幅制御部１０４ａの電気抵抗を低下させて振幅制御部１０４ａ内を流れる電流値を上昇させ、クロック伝送路８０３の電圧Ｖｉｎを一定に維持する制御が行われる。
【００５９】
以上の回路動作はクロック信号の送出について説明したものであるが、データ信号の伝送についても、クロック信号と同じ構成の回路を経由するため、クロック信号と同様の動作で行われる。
【００６０】
いずれの場合においても、振幅制御部１０４ａ，１０４ｂが流れる電流量に応じた電位抑制を行なうので、クロック伝送路８０３及びデータ伝送路８１１の電位の変動は抑制されている。
【００６１】
これにより、クロック伝送路８０３及びデータ伝送路８１１における電磁波の不要輻射が抑制されるので、不要輻射が少なく、消費電力も少ないというＬＶＤＳ方式の長所を生かした液晶パネル制御システムが実現できる。また、本実施形態の液晶パネル制御システムに備えられた液晶ドライバは、従来の信号伝送回路を備えた液晶ドライバと比較してインタフェース部のデータ送出側の回路が簡素化されている。すなわち、従来の液晶ドライバのインタフェース部のデータ送出側はＣＭＯＳであるのに対し、本実施形態の液晶パネル制御システムに備えられた液晶ドライバでは、ｎチャネル型ＭＯＳ１個のみであるので、装置面積を縮小することができる。
【００６２】
次に、図２は、本実施形態において用いられる信号伝送回路に流れる各信号のタイミングチャートを示す図である。同図に示すクロック信号及びデータ信号は、図１の回路中に示したものと対応している。
【００６３】
図２を参照すると、まず、液晶ドライバ１２０のシフトレジスタ部から出力されたクロック信号ｓ１１０は、ｎチャネル型の出力用トランジスタ１０１のゲートに印加され、クロック伝送路８０３ではｔｄ５だけ遅延したクロック信号ｓ１１１として伝送される。このとき、ハイとローが転換するとともに電圧の振幅が振幅制御部１０４ａにより小さく抑えられる。次に、クロック信号ｓ１１１が液晶ドライバ１２１のクロック入力部１０２ａに入力されると、振幅制御部１０４ａ及びカレントミラー１４０ａを経てクロック信号ｓ１１２が出力される。
【００６４】
また、液晶ドライバ１２０のフリップフロップ８０８から出力されたデータ信号ｓ１１３は、クロック信号ｓ１１０に比べｔｄ２だけ遅延している。このデータ信号ｓ１１３は、ｎチャネル型の出力用トランジスタ１０８のゲートに印加され、データ伝送路８１１ではｔｄ６だけ遅延したデータ信号ｓ１１４として伝送される。このとき、ハイとローが転換するとともに電圧の振幅が振幅制御部１０４ｂにより小さく抑えられる。次に、データ信号１１４が液晶ドライバ１２１のデータ入力部１０２ｂに入力されると、振幅制御部１０４ｂ及びカレントミラー１４０ｂを経てデータ信号ｓ１１５が出力される。クロック信号ｓ１１２とデータ信号ｓ１１５とはフリップフロップ８１５に入力され、さらに遅延したｓ１１６が出力される。
−具体例−
図３は、第１の実施形態における具体例の液晶パネル制御システムに配置される信号伝送回路の構成を示す電気回路図である。本具体例においては、図１に示す構成における振幅制御部１０４ａ，１０４ｂが、参照電圧Ｖｂを受けるｎチャネル型トランジスタ２０２ａ，２０２ｂによりそれぞれ構成されている。この参照電圧Ｖｂ  は、ｎチャネル型トランジスタのゲートに一定電圧をバイアスするためのものである。図３に示す他の要素は、図１に示す構成と同じであり、図１と同じ符号を付して説明を省略する。
【００６５】
本具体例においては、ｎチャネル型の出力用トランジスタ１０１がオフのとき、上述のように、出力用トランジスタ１０１には電流が流れない。そして、クロック入力部２０４ａのノードＮ１には、定電流源２０３で決まるバイアス電流が流れている。次に、出力用トランジスタ１０１がオンすると、クロック伝送路８０３及びクロック入力部２０４ａから出力用トランジスタ１０１に向かって電荷が移動する。このとき、クロック伝送路８０３の電圧Ｖｉｎはいったん電圧降下を起こす。しかし、ゲートに一定の参照電圧Ｖｂ  を受けているｎチャネル型トランジスタ２０２ａ（振幅制御用トランジスタ）において、クロック伝送路８０３につながるノードＮ１の電圧降下に応じてゲート−ソース間電位差Ｖｇｓが上昇するため、ｎチャネル型トランジスタ２０２ａのドレイン電流量が増大する。その結果、クロック伝送路８０３の電圧Ｖｉｎの降下が抑制されるので、電圧Ｖｉｎの変化は一定の微細な振幅以下に維持され、電圧Ｖｉｎが安定化する。
【００６６】
なお、データ信号の伝送についても、同じ構成の回路を経由するため、クロック信号と同様に行われる。
【００６７】
本具体例においては、図３に示すように、極めて簡素な回路構成で電圧Ｖｉｎの安定化が実現できるため、液晶ドライバのように、集積面積が小さく、データ信号線数が比較的多いＬＳＩなどを用いたシステムにおいて、不要輻射の少ないデータ信号伝送回路を実現することができる。また、本具体例においては伝送路での電圧Ｖｉｎの安定化されることにより、伝送路で充放電される電荷量を低減できる。このため、消費電力が低減されるという効果も期待できる。
【００６８】
次に、図４は、本実施形態の具体例において用いられる信号伝送回路に流れる各信号のタイミングチャートを示す図である。同図に示すクロック信号及びデータ信号は、図３に示す回路中に示したものと対応している。
【００６９】
図４において、クロック信号ｓ１１０〜ｓ１１２及びデータ信号ｓ１１３〜ｓ１１６が生成される回路中の場所は図２に示す本実施形態における各信号と同一であり、各信号の遅延時間も図２に示す本実施形態における各信号とほぼ同じである。ただし、本具体例においては、クロック信号ｓ１１２及びデータ信号ｓ１１５の立ち上がり波形に歪みが見られる。これは、クロック入力部２０４ａからの出力信号がハイになった場合に、カレントミラー１４０ａの負荷側トランジスタ１０６ａが、負荷１０７ａの設計次第で非飽和領域のドレイン電圧で動作することがあるからである。一方で、クロック入力部２０４ａからの出力信号がローに遷移する場合にはカレントミラー１４０ａは飽和領域で動作するため出力信号の立ち下がりについては正常の波形となっている。
【００７０】
なお、データ信号を伝えるカレントミラー１４０ｂからの出力についてもクロック信号と同様に波形の立ち上がりに歪みが生じることがある。
【００７１】
（第２の実施形態）
図５は、本発明の第２の実施形態の液晶パネル制御システムに配置される信号伝送回路のインタフェース部の構成を示す電気回路図である。
【００７２】
同図に示すように、本実施形態の液晶パネル制御システムに配置される信号伝送回路のインタフェース部には、クロック信号を送出するためのｎチャネル型の出力用トランジスタ１０１ａ，１０１ｂと、データ信号を送出するためのｎチャネル型の出力用トランジスタ１０８ａ，１０８ｂと、クロック信号ｓ５１０を反転してオープンドレイントランジスタ５０２へと出力するインバータ５０１と、フリップフロップ８０８と、クロック伝送路８０３ａ，８０３ｂと、データ伝送路８１１ａ，８１１ｂと、クロック入力部２０４，５２２と、データ入力部５２３，５２４と、クロック信号ｓ５１１，ｓ５１２をそれぞれ反転するインバータと、データ信号ｓ５１５及びｓ５１６を反転するインバータと、クロック信号用のＲＳフリップフロップ５０３ａと、データ信号用のＲＳフリップフロップ５０３ｂと、ＲＳフリップフロップ５０３ａから出力されたクロック信号ｓ５１３とＲＳフリップフロップ５０３ｂから出力されたデータ信号ｓ５１７とがそれぞれ入力されるフリップフロップ８１５とが設けられている。
【００７３】
クロック入力部２０４，５２２とデータ入力部５２３，５２４とは互いに同じ構成であり、第１の実施形態の具体例におけるクロック入力部またはデータ入力部と同じ構成となっている。
【００７４】
本実施形態の液晶パネル制御システムに配置される信号伝送回路の特徴は、１つのクロック信号及び１つのデータ信号を伝送する経路をそれぞれ２つに分けて相補させることにある。
【００７５】
図６は、図５に示す信号伝送回路の各部におけるクロック信号及びデータ信号のタイミングチャートを示す図である。以下、同図を参照して本実施形態に用いられる信号伝送回路の動作を説明する。
【００７６】
まず、送信側の液晶ドライバ５２０内のシフトレジスタから出力されたクロック信号ｓ５１０は２経路に分かれ、一方では出力用トランジスタ１０１ａのゲートに印加され、第１の実施形態における信号伝送回路と同様にクロック伝送路８０３ａを経てクロック入力部２０４からクロック信号ｓ５１１として出力される。次いで、クロック信号ｓ５１１はインバータにより反転されてから非同期のＲＳフリップフロップ５０３ａのリセット端子に入力される。
【００７７】
分岐したもう一方のクロック信号ｓ５１０は、インバータ５０１により波形を反転された後、出力用トランジスタ１０１ｂのゲートに印加され、クロック伝送路８０３ｂを経てクロック入力部５２２からクロック信号ｓ５１２として出力される。次いで、クロック信号ｓ５１２はインバータにより反転されてからＲＳフリップフロップ５０３ａのセット端子に入力される。ここで、クロック信号ｓ５１２はインバータ５０１を経ているため、クロック信号ｓ５１１とは波形が反転している。このとき、クロック信号ｓ５１１及びｓ５１２の立ち上がり波形には、共に遅延による歪みが見られる。
【００７８】
次に、ＲＳフリップフロップ５０３ａからクロック信号ｓ５１３が出力されるが、このクロック信号ｓ５１３の波形は、ＲＳフリップフロップ５０３ａ内を伝搬する時間だけ遅延した歪みのない正常デューティ信号となっている。
【００７９】
通常ＲＳフリップフロップはセットまたはリセットに入力される信号がローからハイに立ち上がる際に出力が変化するが、ここではＲＳフリップフロップ５０３ａへの入力される前に信号が反転されているので、ＲＳフリップフロップ５０３ａからの出力は、クロック信号ｓ５１１，ｓ５１２の立ち下がりのときに変化する。クロック信号ｓ５１１はクロック信号ｓ５１２が反転した信号であるので、互いの歪んだ立ち上がりの波形を歪みのない立ち下がりの波形で補正することができる。
【００８０】
次に、データラッチ部から出力されたデータ信号は、フリップフロップ８０８に入力される。フリップフロップ８０８にはクロック信号も入力されて、データ信号ｓ５１４が出力される。これと同時にもう１つの端子からデータ信号ｓ５１４とは波形が反転した信号が出力される。その後、それぞれのデータ信号はデータ伝送路８１１ａ，８１１ｂを経由してそれぞれデータ入力部５２３，５２４からデータ信号ｓ５１５及びｓ５１６として出力される。データ信号ｓ５１５及びｓ５１６は共にインバータにより波形が反転された後、非同期のＲＳフリップフロップ５０３ｂに入力される。このとき、データ信号ｓ５１５及びｓ５１６の立ち上がり波形には歪みが見られる。
【００８１】
次に、上述のクロック信号と同様、ＲＳフリップフロップ５０３ｂから波形の歪みが補正されたデータ信号ｓ５１７が出力される。
【００８２】
次に、クロック信号ｓ５１３とデータ信号ｓ５１７とがフリップフロップ８１５に入力され、データ信号ｓ５１８が出力される。
【００８３】
以上により、本実施形態で用いられる信号伝送回路においては、データ信号またはクロック信号を相補的な２つの信号として伝送することにより、回路中のカレントミラーに起因する出力信号の波形の歪みを効果的に補正し、正常な波形に戻すことが可能となる。
【００８４】
これにより、不正輻射を抑制し、かつデータ信号の歪みを抑制した信号伝送回路を作成することができる。
【００８５】
データ信号の歪みを抑制することにより、歪みが抑制されない場合と比べて回路のクロック周波数を上げることができるので、信号伝送回路を備えた装置の高速動作が可能になる。また、信号の電圧振幅が小さい場合でも動作の信頼性が高くなり、例えば、より省電力化し、ＬＶＤＳの長所を生かした液晶ドライバ等が実現できる。
【００８６】
なお、本実施形態では、シフトレジスタ部からのクロック信号を反転させるににインバータを用いたが、この代わりにデータ信号の反転と同様にフリップフロップを用いてもよい。また、本実施形態では、データ信号の反転させるためにフリップフロップを用いたが、これに代えてインバータを用いることもできる。
【００８７】
（第３の実施形態）
図７は、本発明の第３の実施形態の液晶パネル制御システムに配置される信号伝送回路のインタフェース部の構成を示す電気回路図である。
【００８８】
これまでに述べた実施形態においては、通常、液晶ドライバで用いるデータ伝送信号には１または２本のクロック信号に対し、データの伝送線は６ビットのとき６×３色（Ｒ、Ｇ、Ｂ）で１８本、８ビットのとき８×３色（Ｒ、Ｇ、Ｂ）で２４本が必要であり、第２の実施形態のようにデータを２分割するとさらにデータが２倍必要となる。
【００８９】
本実施形態における信号伝送回路は、データの伝送線数を単一にして、データ信号の線数を削減するとともに、安定動作及び低振幅でのデータ伝送を実現するものである。
【００９０】
図７に示すように、本実施形態における信号伝送回路のうち、クロック信号の伝送経路は第２の実施形態における信号伝送回路と同様である。すなわち、クロック信号は相補的な信号として２本の伝送線により伝送され、非同期ＲＳフリップフロップによって波形の歪みが補正される。
【００９１】
データラッチ部から出力されたデータ信号は、フリップフロップ８０８を経てデータ信号ｓ６１４として出力され、出力用トランジスタ１０８のゲートに印加される。
【００９２】
そして、データ伝送路８１１を経てデータ入力部６０１に入力され、ここからデータ信号ｓ６１６としてフリップフロップ８１５に入力される。また、クロック信号ｓ６１３がフリップフロップ８１５に入力されるとデータ信号ｓ６１７が出力される。
【００９３】
本実施形態における信号伝送回路の特徴は、データ入力部６０１にはカレントミラーを構成するｐチャネル型トランジスタ１０３ｃのゲートとｐチャネル型トランジスタ１０６ｃのゲートとの間に、ゲート電位の変動を遮断するためのｐチャネル型トランジスタ６０３を備えていることである。
【００９４】
また、タイミング生成装置６０２には非同期のＲＳフリップフロップ５０３からの出力ｓ６１３が入力され、タイミング生成装置６０２はｐチャネル型トランジスタ６０３のゲートに接続されている。
【００９５】
ｐチャネル型トランジスタ６０３は、カレントミラー１４０ｃの動作を制御するもので、ｐチャネル型トランジスタがオンしている場合通常のカレントミラーと同様の動作を行なう。つまり、ソース側トランジスタ１０３ｃにおける電流の変化はＶｇｓの変動となり、出力用トランジスタ１０８の電流量を変動制御するものである。
【００９６】
次にｐチャネル型トランジスタ６０３をオフした場合、ソース側の電流の変化は出力側に伝えることができない。この時、出力側のｐチャネル型トランジスタ１０６ｃはｐチャネル型トランジスタ６０３がオフされる以前のゲート電圧で決まる電流を保持して流している。これはｐチャネル型トランジスタ６０３がオフした場合でも、カレントミラー１４０ｃを構成する負荷側トランジスタ１０６ｃのゲート容量や寄生容量によって以前のＶｇｓ状態が一定期間維持されているためである。つまり、電流によるサンプルホールド（トラックホールド）が実現できるのである。
【００９７】
本実施形態における信号伝送回路では、カレントミラー１４０ｃのサンプルホールド機能を用いて、精度の高いクロック信号から一定期間のサンプル期間タイミングを生成し、データの波形歪が終わった後で、データ信号電流をサンプリングを開始することで、安定した信号出力が得られるものである。
【００９８】
図８は、図７に示す信号伝送回路の各部におけるクロック信号及びデータ信号のタイミングチャートを示す図である。
【００９９】
同図に示すように、データ入力部６０１から出力されたデータ信号ｓ６１６は、データ信号ｓ６１４と比べると回路を通過する際の時間だけ遅延しているが、ｐチャネル型トランジスタ６０３及びタイミング生成装置６０２を設けたことにより、波形に歪みは見られない。
【０１００】
本実施形態における信号伝送回路では、データ入力部につき１個のｐチャネル型トランジスタ６０３とタイミング生成装置６０２とを設けることによってデータ伝送線の本数を増やすことなくデータ波形の歪みの発生を抑制できる。ｐチャネル型トランジスタとタイミング生成装置の面積よりも本実施形態により減らせるデータ伝送線の面積の方が大きいうえ、第２の実施形態では必要であったインバータを設ける必要がないので、本実施形態においては、面積が小さく、不要輻射の少ない液晶パネル制御システムが実現される。
【０１０１】
また、波形の歪みが少ないデータ信号を転送できるので、本発明の信号伝送回路を備えた装置の高速動作が可能になる。また、信号の電圧振幅が小さい場合でも動作の信頼性が高くなり、より省電力化し、ＬＶＤＳの長所を生かした液晶ドライバ等を実現することができる。
【０１０２】
また、本実施形態では、クロック信号の立ち上がりに動機したデータ信号の例を示したが、クロック信号の両エッジに同期したデータについても同様の方法でサンプルホールドすることにより、高速で波形の歪みが少ないデータを転送することができる。
【０１０３】
なお、本実施形態においては、データ信号の伝送線にのみｐチャネル型トランジスタとタイミング生成装置を設けたが、クロック信号の伝送線にもｐチャネル型トランジスタ及びタイミング生成装置を設けることもできる。
【０１０４】
これにより、さらに回路の面積を縮小することができる。
【０１０５】
【発明の効果】
本発明の信号伝送回路によれば、伝送路における電圧をほぼ一定の範囲内に収めるとともに転送されるデータ信号の波形の歪みを抑制する手段を講じたので、伝送路における電磁波の不要輻射を低減し、且つ回路動作の高速化及び省電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶パネル制御システムに配置される信号伝送回路のうちインタフェース部の構成を示す電気回路図である。
【図２】図３に示す信号伝送回路の各点を流れる信号のタイミングチャートを示す図である。
【図３】第１の実施形態の具体例の液晶パネル制御システムの配置される信号伝送回路の構成を示す電気回路図である。
【図４】図３に示す信号伝送回路の各点を流れる信号のタイミングチャートを示す図である。
【図５】本発明の第２の実施形態に係る液晶パネル制御システムに配置される信号伝送回路のうちインタフェース部の構成を示す電気回路図である。
【図６】図５に示す信号伝送回路の各点を流れる信号のタイミングチャートを示す図である。
【図７】本発明の第３の実施形態に係る液晶パネル制御システムに配置される信号伝送回路のうちインタフェース部の構成を示す電気回路図である。
【図８】図７に示す信号伝送回路の各点を流れる信号のタイミングチャートを示す図である。
【図９】従来の信号伝送回路を用いた液晶表示装置を模式的に示す図である。
【図１０】従来の信号伝送回路を備えた液晶ドライバの構造を示すブロック回路図である。
【図１１】図１０に示す従来の信号伝送回路を備えた液晶ドライバのインタフェース部を示す拡大回路図である。
【図１２】従来の信号伝送回路の各点を流れる信号のタイミングチャートを示す図である。
【符号の説明】
１０１，１０１ａ，１０１ｂ            出力用トランジスタ
１０２ａ                              クロック入力部
１０２ｂ                              データ入力部
１０３ａ，１０３ｂ                    ソース側トランジスタ
１０４ａ，１０４ｂ                    振幅制御部
１０６ａ，１０６ｂ，１０６ｃ          負荷側トランジスタ
１０７ａ，１０７ｂ                    負荷
１０８，１０８ａ，１０８ｂ            出力用トランジスタ
１２０，１２１                        液晶ドライバ
１４０ａ，１４０ｂ                    カレントミラー
２０２ａ，２０２ｂ                    ｎチャネル型トランジスタ
２０３                                定電流源
２０４ａ                              クロック入力部
２０４ｂ                              データ入力部
５０１                                  インバータ
５０３ａ，５０３ｂ                    ＲＳフリップフロップ
５２２                                クロック入力部
５２３，５２４                        データ入力部
６０１                                  データ入力部
６０２                                タイミング生成装置
６０３                                ｐチャネル型トランジスタ
８０３ａ，８０３ｂ                    クロック伝送路
８１１ａ，８１１                      データ伝送路
８１５                                フリップフロップ
【図１】
0003544533.tif 000002
【図２】
0003544533.tif 000003
【図３】
0003544533.tif 000004
【図４】
0003544533.tif 000005
【図５】
0003544533.tif 000006
【図６】
0003544533.tif 000007
【図７】
0003544533.tif 000008
【図８】
0003544533.tif 000009
【図９】
0003544533.tif 000010
【図１０】
0003544533.tif 000011
【図１１】
0003544533.tif 000012
【図１２】
0003544533.tif 000013