(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成され前記半導体基板の表面に第１導電型の少なくとも一つの第１の電導領域を誘起するための少なくとも一つの第１の電極と、この第１の電極上に形成された第２の絶縁膜と、前記第１の絶縁膜上及び前記第２の絶縁膜上に形成され、前記半導体基板の表面に少なくとも一つの前記第１の電導領域と隣接する第２導電型の少なくとも一つの第２の電導領域を誘起するため及び前記第１の絶縁膜を通して前記半導体基板と少なくとも一つの前記第１の電極との間で電荷の注入及び放出を行うための少なくとも一つの第２の電極と、少なくとも一つの前記第１の電導領域が誘起される領域に隣接して形成された第１導電型の第１の不純物領域と、少なくとも一つの前記第２の電導領域が誘起される領域に隣接して形成された第２導電型の第２の不純物領域とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特にトンネル効果によって負性微分抵抗を発現する半導体装置に関する。
【０００２】
【従来の技術】
シリコンＬＳＩは、ＣＭＯＳ素子の微細化により性能を向上させてきた。今や０．１μｍクラスのＵＬＳＩも開発されている。ところが、０．１μｍを境にして、ＣＭＯＳ動作が非常に困難になる。原因は、パンチスルーに代表される短チャネル効果である。
【０００３】
このようなＣＭＯＳ素子の限界を克服するために、新しい動作原理に基づいた素子が提案されている（特願平８−６７６２８）。図１０は、このような素子の断面構成を示した図である。ここでは表面接合トンネル素子と呼ぶ。構造は通常のＭＯＳＦＥＴと類似しており、ＣＭＯＳプロセスで簡単に作製できるという利点がある。違いは、ソース・ドレインの不純物タイプが互いに逆になっている点である。
【０００４】
以下、表面接合トンネル素子の動作について説明する。ゲートに電圧を与えないと、ソース・ドレイン間には通常のｐ−ｎ接合特性が現れ、一定のドレイン電圧を与えると電流が流れ出す。一方、ゲートに電圧を加えていくと、ドレイン近傍にｎ＋  −ｐ＋＋接合、いわゆるエサキ・ダイオードが形成される。エサキ・ダイオードはトンネル効果により負性微分抵抗特性を示すものであり、表面接合トンネル素子も負性微分抵抗機能を持っている。図１１は、表面接合トンネル素子の電流−電圧特性を示したものであるが、表面接合トンネル素子は、ゲートによる電流変調機能（スイッチング機能）とエサキ・ダイオード機能を兼ね備えていることになり、エサキ・ダイオード回路の短所を克服できる（特願平８−２４６６９７）。
【０００５】
表面接合トンネル素子には空乏層領域が一つしか存在しないため、原理的にパンチスルーの問題が発生しない。また、トンネル効果というミクロな現象を利用しているため、超微細領域でも正常に動作する。さらに、機能性を持った素子であるので、容易に機能回路を構成できるという利点がある（特願平８−２４６６９７）。
【０００６】
しかしながら、実際に表面接合トンネル素子を作製してみると、素子ごとの特性が非常にばらつくという問題が明らかになった。原因はｐ＋＋領域の形成方法にある。ｐ＋＋領域の形成にはイオン注入を用いているが、不純物プロファイルに加工上のばらつきが生じる。トンネル特性は不純物プロファイルに非常に敏感であるため、加工ばらつきがそのまま特性ばらつきとなって現れる。したがって、素子を集積化するＬＳＩに使用することは非常に困難である。
【０００７】
【発明が解決しようとする課題】
以上のように、表面接合トンネル素子は次世代の超微細電子デバイスとして非常に有望であるが、加工ばらつきに極めて敏感なために素子特性が非常にばらつき、ＬＳＩ化が困難であるという問題があった。
本発明は、素子特性の均一化をはかることができ、容易に集積化を達成することができる素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明における半導体素子は、半導体基板上に形成された絶縁膜と、この絶縁膜上に形成され前記半導体基板の表面に第１導電型の少なくとも一つの第１の電導領域を誘起するための少なくとも一つの第１の電極と、前記絶縁膜上に形成され前記半導体基板の表面に少なくとも一つの前記第１の電導領域と隣接する第２導電型の少なくとも一つの第２の電導領域を誘起するための少なくとも一つの第２の電極と、少なくとも一つの前記第１の電導領域が誘起される領域に隣接して形成された第１導電型の第１の不純物領域と、少なくとも一つの前記第２の電導領域が誘起される領域に隣接して形成された第２導電型の第２の不純物領域とを有することを特徴とする。
【０００９】
上記発明では、第１の電極及び第２の電極に所定の電位を付与することにより、第１の電極及び第２の電極下の半導体基板表面には互いに逆の導電型の第１の電導領域及び第２の電導領域が誘起される。その結果、第１の電導領域及び第２の電導領域の境界には負性微分抵抗特性を有するエサキ・ダイオードが形成される。このように、半導体表面に電気的に形成された第１及び第２の電導領域を用いて表面接合トンネル素子を実現しているので、従来のように加工ばらつきがトンネル特性に影響を与えることはない。従って、特性ばらつきがなく素子特性が均一で、超微細化及び集積化に適した半導体素子が実現可能となる。
【００１０】
また、本発明における半導体素子は、半導体基板上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成され前記半導体基板の表面に第１導電型の少なくとも一つの第１の電導領域を誘起するための少なくとも一つの第１の電極と、この第１の電極上に形成された第２の絶縁膜と、前記第１の絶縁膜上及び前記第２の絶縁膜上に形成され、前記半導体基板の表面に少なくとも一つの前記第１の電導領域と隣接する第２導電型の少なくとも一つの第２の電導領域を誘起するため及び前記第１の絶縁膜を通して前記半導体基板と少なくとも一つの前記第１の電極との間で電荷の注入及び放出を行うための少なくとも一つの第２の電極と、少なくとも一つの前記第１の電導領域が誘起される領域に隣接して形成された第１導電型の第１の不純物領域と、少なくとも一つの前記第２の電導領域が誘起される領域に隣接して形成された第２導電型の第２の不純物領域とを有することを特徴とする。
【００１１】
上記発明では、第１の電極を浮遊電極とし、第２の電極に所定の電圧を印加することによって半導体基板と第１の電極との間で電荷の注入及び放出を行う。従って、注入された電荷によって第１の電極には予め所定の電位が付与され、第１の電極下の半導体基板表面に予め第１の電導領域を形成しておくことができる。よって、第１の電極に電荷が注入されているか否か、すなわち予め第１の電導領域が形成されているか否かによってメモリー機能を持たせることができる。これにより、特性ばらつきがなく素子特性が均一で、超微細化及び集積化に適した不揮発性のメモリー機能を有する半導体素子が実現可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明に係る半導体装置の第１の実施形態である。
ｐ型シリコン基板１１上に、ゲート酸化膜１２を介して第１のゲート電極１３及び第２のゲート電極１４が形成されている。ゲート電極１３及び１４の形成材料には例えばポリシリコンが用いられる。ゲート電極１３とゲート電極１４とは酸化膜１５によって絶縁されており、ゲート電極１３及び１４の両側にはｐ＋＋ドレイン１６及びｎ＋＋ソース１７が形成されている。
【００１３】
ゲート電極１３に負のバイアス、ゲート電極１４に正のバイアスを与えると、シリコン基板１１の表面に、それぞれ正孔蓄積層１８及び電子反転層１９が形成される。その結果、正孔蓄積層１８及び電子反転層１９の境界にエサキ・ダイオードが発生し、電気特性に負性微分抵抗が現れる。一方、どちらかのゲートに電圧が与えられていないときは、エサキ・ダイオードは形成されず、通常のｐ−ｎ接合特性となる。電流−電圧特性は、従来技術の項で述べた表面接合トンネル素子と同様であり、図１１に示すような特性となる。
【００１４】
大きな特徴は、エサキ・ダイオードを構成する二つの領域がいずれも、ゲート電極１３とゲート電極１４によって電気的に制御されていることである。このため、ソース・ドレインの不純物プロファイルがばらついても、トンネル特性に何ら影響を及ぼさない。従って、素子特性の均一な表面接合トンネル素子が実現できる。また、電子や正孔の分布が非常に急峻であることから、トンネル電流の増大や寄生容量の低減といった利点を引き出すこともできる。このような急峻なプロファイルをイオン注入で制御することは非常に難しい。
【００１５】
ところで、上述のようにゲート電極１３とゲート電極１４に別々の電圧を与えてもよいが、ゲート電極１３を浮遊電極にすることも可能である。この場合、ゲート電極１４に正の高い電圧を与えてシリコン基板１１からゲート電極１３に電子を注入することにより、シリコン基板１１表面に正孔蓄積層１８が形成される。また、ゲート電極１４に負の高い電圧を与えるとゲート電極１３中の電子はシリコン基板１１に放出され、正孔蓄積層１８は消失する。つまり、ゲート電極１３に電子が注入されているか注入されていないかによって、ゲート電極１４に正の電圧を印加しても負性微分抵抗が現れたり現れなかったりする。このような一種のメモリー機能を表面接合トンネル素子へ付加することで、不揮発性メモリーを構成することも可能である。
【００１６】
図２は、本発明に係る半導体装置の第２の実施形態である。本実施形態では、図２に示すように、ゲート電極１３とゲート電極１４とが重なり合うことなく平面的に加工されている。具体的な素子動作は図１に示した第１の実施形態と同様である。
【００１７】
図３は、本発明に係る半導体装置の第３の実施形態である。本実施形態では、ゲート電極の形状が図１に示した構造とは異なっており、ゲート電極１３をテーパ形状に加工することで電界集中を緩和させるというものである。ゲート電極１３とゲート電極１４とを絶縁する酸化膜１５の電気的耐圧が悪い場合に本構造は特に有効である。
【００１８】
図４は、本発明に係る半導体装置の第４の実施形態である。本実施形態では、ゲート電極１３及び１４の平面形状が櫛形になっている。これによって実効的なトンネル領域が増し、トンネル電流を稼ぐことができる。また、トンネル領域が素子分離端２０と接点を持たないことも本実施形態の特徴である。これにより、素子分離端２０でのリーク電流が排除され、良好な負性微分特性を実現することができる。なお、ここでは櫛形を例にあげたが、これ以外にも渦巻形など変形が可能である。
【００１９】
図５は、図１に示した第１の実施形態に係る半導体装置を作製する場合の製造工程を示した断面図である。
まず、ｐ型シリコン基板１１の表面に、例えばＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せず）を形成する。続いて、ゲート酸化膜１２を形成した後、第１のゲート電極を形成するために例えばポリシリコン膜１３を成膜し、これを所定の形状に加工する（図５（ａ））。
【００２０】
次に、ポリシリコン膜１３の表面を酸化して酸化膜１５を形成した後、第２のゲート電極を形成するために例えばポリシリコン膜１４を成膜し、これを所定の形状に加工する。続いて、ポリシリコン膜１４の加工に用いたレジストをマスクとしてひ素のイオン注入を行い、ソース領域１７を形成する（図５（ｂ））。
【００２１】
次に、レジスト２１をマスクとして、ゲート電極１４及びゲート電極１３を連続的にパターン加工する。さらに、レジスト２１を残した状態でボロンのイオン注入を行い、ドレイン領域１６を形成する（図５（ｃ））。最後に、レジスト２１を除去し、図１に示すような構造が完成する。
【００２２】
通常では、第１のゲート電極１３の加工、第２のゲート電極１４の加工、ソース領域１７の形成及びドレイン領域１６の形成と、合計４回のパターニングが必要になるが、上記の製造プロセスを採用すればパターニングが３回で済み、製造工程の短縮、コストの削減につながる。
【００２３】
上記製造方法と同様の考え方は、図１０に示した従来の構造にも適用が可能である。図１０の構造を実現するためには、通常は、ゲート電極の加工、ソース領域の形成及びドレイン領域の形成と、合計３回のパターニングを必要とする。これを２回に簡略化した製造プロセスを図６を用いて説明する。
【００２４】
まず、ｐ型シリコン基板３１の表面に、例えばＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せず）を形成する。続いて、ゲート酸化膜３２を形成した後、ゲート電極を形成するために例えばポリシリコン膜３３を成膜し、これを所定の形状に加工する。続いて、ポリシリコン膜３３の加工に用いたレジスト３５をマスクとしてひ素のイオン注入を行いソース領域３４を形成する（図６（ａ））。
【００２５】
次に、レジスト３５を除去した後、レジスト３７を形成し、これをマスクとしてゲート電極３３の加工及びドレイン領域３６の形成を行う（図６（ｂ））。最後にレジスト３７を除去すれば、２回のパターニングで図１０に示すような素子が完成する。
【００２６】
図７は、図２に示した第２の実施形態に係る半導体装置を作製する場合の製造工程を示した断面図である。
まず、ｐ型シリコン基板１１の表面に、例えばＬＯＣＯＳ法を用いて素子分離用酸化膜（図示せず）を形成する。続いて、ゲート酸化膜１２を形成した後、第１のゲート電極を形成するために例えばポリシリコン膜１３を成膜し、これを所定の形状に加工する（図７（ａ））。
【００２７】
次に、ポリシリコン膜１３の表面を酸化して酸化膜１５を形成した後、第２のゲート電極を形成するために例えばポリシリコン膜１４を成膜する。続いて、異方性エッチングを行い、ポリシリコン膜１３の側壁部のみにゲート電極１４を残す。その後、ゲート電極をマスクにしてひ素のイオン注入を行うことにより、ソース領域１７を形成する（図７（ｂ））。
【００２８】
次に、レジスト２１をマスクとして、ゲート電極１３をパターン加工する。さらに、レジスト２１を残した状態でボロンのイオン注入を行い、ドレイン領域１６を形成する（図７（ｃ））。最後に、レジスト２１を除去し、図２に示すような構造が完成する。
【００２９】
図８は、本発明に係る半導体装置の第５の実施形態である。図８（Ａ）はその等価回路図、図８（Ｂ）は平面図、図８（Ｃ）は断面図である。
本実施形態では、複数の表面接合トンネル素子を直列に接続した構造になっている。図８に示すように、高電源Ｖｄｄと低電源Ｖｓｓを配置して双安定回路が構成される。すなわち、二つの表面接合トンネル素子を直列接続した場合には、図９に示すように二つの安定点ａ及びｂが存在するため、双安定回路を構成することができる（詳細については、特願平８−２４６６９７に記載されている）。負性微分抵抗素子では、このような双安定回路を基本にして機能回路が組まれる。
【００３０】
本実施形態では、図８（Ｃ）に示すように、シリコンベース基板５１上に酸化膜５２を介してシリコン素子領域５３が形成されたＳＯＩ基板５４を用いている。図８の例では３個のエサキ・ダイオードＤ１  、Ｄ２  及びＤ３  が形成されるが、順バイアスになるのはＤ１  とＤ３  のみで、これらで双安定回路が構成される。Ｄ２  は逆バイアス状態なので、単に抵抗とみなすことができる。
【００３１】
単体素子だけで見ると、図１０の従来構造よりも図１に代表される本発明の構造の方が大きく、チップ面積の増大が懸念される。ところが、ＬＳＩにように複数の素子を配置する場合には、図８に示すように、本発明の素子を用いることによりソース・ドレイン領域を省略できるため、結果的にコンパクトなレイアウトが実現可能である。従って、懸念されるようなチップ面積の増大はなく、むしろ省面積化を図ることができる。
【００３２】
以上、各実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その主旨を逸脱しない範囲内で種々変形して実施することができる。
【００３３】
【発明の効果】
本発明によれば、半導体表面に電気的に誘起された電導領域を用いてエサキダイオードが形成されるので、加工ばらつきがトンネル特性に影響を与えることがない。従って、素子特性が均一で、超微細化及び集積化に適した半導体素子が実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示した断面図。
【図２】本発明の第２の実施形態を示した断面図。
【図３】本発明の第３の実施形態を示した断面図。
【図４】本発明の第４の実施形態を示した平面図。
【図５】本発明の第１の実施形態に係る製造工程を示した図。
【図６】第１の実施形態に係る製造方法と同様の考え方を図１０に示した従来構成に適用した場合の製造工程を示した図。
【図７】本発明の第２の実施形態に係る製造工程を示した図。
【図８】本発明の第５の実施形態を示した図。
【図９】第５の実施形態によって双安定回路を実現する場合の動作原理について示した図。
【図１０】従来技術に係る半導体素子の構成を示した断面図。
【図１１】本発明及び従来技術に係る半導体素子の電流−電圧特性を示した図。
【符号の説明】
１１…シリコン基板（半導体基板）
１２…ゲート絶縁膜（第１の絶縁膜）
１３…ゲート電極（第１の電極）
１４…ゲート電極（第２の電極）
１５…酸化膜（第２の絶縁膜）
１６…ドレイン領域（第１の不純物領域）
１７…ソース領域（第２の不純物領域）
１８…蓄積層（第１の電導領域）
１９…反転層（第２の電導領域）
５４…ＳＯＩ基板（半導体基板）
【図１】
0003592898.tif 000002
【図２】
0003592898.tif 000003
【図３】
0003592898.tif 000004
【図４】
0003592898.tif 000005
【図５】
0003592898.tif 000006
【図６】
0003592898.tif 000007
【図７】
0003592898.tif 000008
【図８】
0003592898.tif 000009
【図９】
0003592898.tif 000010
【図１０】
0003592898.tif 000011
【図１１】
0003592898.tif 000012