(57)【特許請求の範囲】
【請求項１】
２つの入力端子と、主リレーと、第１の補助リレーと、第２の補助リレーと、タイマ回路と、第１の励磁条件回路と、第２の励磁条件回路とを含み、前記入力端子に与えられる入力信号に定められた動作時素を付与して出力する動作時素リレーであって、
前記主リレーは、前記第１の励磁条件回路を介して前記入力端子に接続され、励磁されたときに構成される接点が動作時素出力を構成するものであり、
前記第１の補助リレーは、前記第２の励磁条件回路を介して前記入力端子に接続されており、
前記第２の補助リレーは、前記タイマ回路の出力回路を介して前記入力端子に接続されており、
前記タイマ回路は、前記入力端子に接続され、前記入力端子に前記入力信号が印加されたときからタイマ時間の計数を開始し、前記タイマ時間が経過したときに前記出力回路を導通させるものであり、
前記第１の励磁条件回路は、前記第１の補助リレーが励磁されている状態で前記第２の補助リレーが励磁されたときに前記主リレーを励磁し、前記主リレーが励磁された後もその励磁状態を維持するものであり、
前記第２の励磁条件回路は、前記第２の補助リレー及び前記主リレーが励磁されていない状態で第１の遅延時間を経過したとき前記第１の補助リレーを励磁し、少なくとも一方が励磁された状態で第２の遅延時間を経過したときに前記第１の補助リレーを無励磁とするものである
動作時素リレー。
【請求項２】
請求項１に記載された動作時素リレーであって、
前記第１の励磁条件回路は、第１の条件回路と、自己保持回路とを含んでおり、
前記第１の条件回路は、前記第１の補助リレーの扛上接点と前記第２の補助リレーの扛上接点との直列接続回路で構成されており、
前記自己保持回路は、前記主リレーの扛上接点を含んで構成され、前記第１の条件回路に並列接続される
動作時素リレー。
【請求項３】
請求項２に記載された動作時素リレーであって、
前記自己保持回路は、第１の抵抗を含み、前記第１の抵抗が前記主リレーの扛上接点に直列に接続されている
動作時素リレー。
【請求項４】
請求項３に記載された動作時素リレーであって、
前記第１の抵抗の値は、前記第１の抵抗と前記主リレーとの直列回路において、前記主リレーの分圧電圧が、開閉動作をするために必要な動作電圧よりも低く、かつ、その状態を維持するために必要な維持電圧よりも高くなるように設定される
動作時素リレー。
【請求項５】
請求項１に記載された動作時素リレーであって、
前記第２の励磁条件回路は、第２の条件回路と、時定数回路とを含んでおり、前記第２の条件回路は、前記第２の補助リレーの落下接点と前記主リレーの落下接点との直列接続回路で構成されており、
前記時定数回路は、第２の抵抗とコンデンサとの直列接続回路で構成され、前記コンデンサが前記第１の補助リレーに並列接続されており、
前記第２の条件回路及び前記時定数回路は、直列接続されている
動作時素リレー。
【請求項６】
請求項５に記載された動作時素リレーであって、
前記第２の抵抗の値は、前記第２の抵抗と前記第１の補助リレーとの直列回路において、前記第１の補助リレーの分圧電圧が、開閉動作をするために必要が動作電圧よりも高くなるように設定される
動作時素リレー。
【請求項７】
請求項１に記載された動作時素リレーであって、
前記タイマ回路は、前記第１の補助リレーが励磁されていない時に前記タイマ時間の計数を停止する
動作時素リレー。
【請求項８】
請求項７に記載された動作時素リレーであって、
前記タイマ回路は、抵抗とコンデンサで構成された時定数回路を有し、第１の補助リレーの落下接点が前記コンデンサの放電回路を構成している
動作時素リレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、鉄道等の信号分野で使用される動作時素リレーに関する。
【０００２】
【従来の技術】
鉄道等の信号分野では、信号装置の動作を確実なものとし、列車の安全運行に供するために、入力信号に所定の遅延動作時素を付与する。かかる動作時素をリレー回路で付与するものとして、動作時素リレーが用いられる場合がある。動作時素リレーのタイプには、タイマ回路の出力回路を構成するスイッチ素子が補助リレーに並列接続される落下タイプと、スイッチ素子が補助リレーに直列接続される扛上タイプとがある。動作時素リレーは、所定の遅延動作時素が確保されるように回路を構成する、高信頼度部品を使用する等の種々の工夫がされている。
【０００３】
落下タイプの動作時素リレーは、例えば実公平５ー２７７９２号公報に開示されているように、補助リレーを構成する第２のリレーにタイマ回路の出力部分を構成するスイッチ素子が並列に接続され、動作時素出力が主リレーを構成する第１のリレーの扛上接点と第２のリレーの落下接点との直列回路で構成される。扛上接点は、リレーが励磁状態にあるときに閉成する接点であり、落下接点は、リレーが無励磁状態にあるときに閉成する接点である。落下タイプの動作時素リレーは、スイッチ素子が短絡または開放故障したときに、動作時素出力を生じないので、所定の遅延動作時素を確実に得ることができる。
【０００４】
扛上タイプの動作時素リレーは、スイッチ素子が短絡故障したときに、所定の遅延動作時素を得ることが必ずしも容易ではない。例えば扛上タイプの動作時素リレーを実公平５ー２７７９２号公報を基本として構成した場合は、第２のリレーにタイマ回路の出力部分を構成するスイッチ素子を直列接続し、動作時素出力を第１のリレーの扛上接点と第２のリレーの扛上接点との直列回路により構成できるが、スイッチ素子の短絡故障時に第２のリレーが必ず励磁されるので、動作時素出力を発生しないように処理することが難しい。例えば、第２のリレーの落下接点を使用して動作時素出力の発生を防止する場合は、第２のリレーの落下接点が開成する前に第１のリレーの扛上接点が閉成しないように、リレーの動作を順序付けなければならい。このため、第１のリレーと第２のリレーとの動作を順序付けるために、動作時間に応じたリレーの選別が必要なる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、タイマ回路の出力回路を構成するスイッチ素子の故障時にも所定の遅延動作時素が確実に得られる扛上タイプの動作時素リレーを提供することである。
【０００６】
本発明のもう一つの課題は、リレーの動作を順序付ける必要のない扛上タイプの動作時素リレーを提供することである。
【０００７】
本発明のもう一つの課題は、入力信号に瞬断が生じても所定の遅延動作時素が得られる扛上タイプの動作時素リレーを提供することである。
【０００８】
【課題を解決するための手段】
上述した課題解決のため、本発明に係る動作時素リレーは、２つの入力端子と、主リレーと、第１の補助リレーと、第２の補助リレーと、タイマ回路と、第１の励磁条件回路と、第２の励磁条件回路とを含み、前記入力端子に与えられる入力信号に定められた動作時素を付与して出力する。前記主リレーは、前記第１の励磁条件回路を介して前記入力端子に接続され、励磁されたときに構成される接点が動作時素出力を構成する。前記第１の補助リレーは、前記第２の励磁条件回路を介して前記入力端子に接続される。前記第２の補助リレーは、前記タイマ回路の出力回路を介して前記入力端子に接続される。前記タイマ回路は、前記入力端子に接続され、前記入力端子に前記入力信号が印加されたときからタイマ時間の計数を開始し、前記タイマ時間が経過したときに前記出力回路を導通させる。前記第１の励磁条件回路は、前記第１の補助リレーが励磁されている状態で前記第２の補助リレーが励磁されたときに前記主リレーを励磁し、前記主リレーが励磁された後もその励磁状態を維持する。前記第２の励磁条件回路は、前記第２の補助リレー及び前記主リレーが励磁されていない状態で第１の遅延時間を経過したとき前記第１の補助リレーを励磁し、少なくとも一方が励磁された状態で第２の遅延時間を経過したときに前記第１の補助リレーを無励磁とする。
【０００９】
上述したように、第１の補助リレーは、第２の励磁条件回路を介して入力端子に接続される。第２の励磁条件回路は、第２の補助リレー及び主リレーが励磁されていない状態で第１の遅延時間を経過したとき第１の補助リレーを励磁する。第２の補助リレーは、タイマ回路の出力回路を介して入力端子に接続される。タイマ回路は、入力端子に入力信号が印加されたときからタイマ時間の計数を開始し、タイマ時間が経過したときに出力回路を導通させる。主リレーは、第１の励磁条件回路を介して入力端子に接続され、励磁されたときに構成される接点が動作時素出力を構成する。第１の励磁条件回路は、第１の補助リレーが励磁されている状態で第２の補助リレーが励磁されたときに主リレーを励磁する。このため、扛上タイプの動作時素リレーが構成される。
【００１０】
入力端子に入力信号が印加されたときは、第１の補助リレー、第２の補助リレー及び主リレーが励磁されず、第１の遅延時間を経過したときに第１の補助リレーが励磁される。
【００１１】
次に、タイマ時間が経過すると、タイマ回路の出力回路が導通し、第２の補助リレーが励磁される。第２の補助リレーが励磁されると、第１の励磁条件回路において「第１の補助リレーが励磁されている状態で第２の補助リレーが励磁される」という条件が成立し、第１の励磁条件回路が主リレーを励磁する。これにより、主リレーの励磁されたときに構成される接点から動作時素出力を得ることができる。
【００１２】
第１の励磁条件回路は、主リレーが励磁された後もその励磁状態を維持する。このため、主リレーは、入力信号がなくなるまで励磁状態を維持し、動作時素出力を生ずる。
【００１３】
第２の励磁条件回路は、第２の補助リレー及び主リレーの少なくとも一方が励磁された状態で第２の遅延時間を経過したときに、第１の補助リレーを無励磁とする。このため、第２の遅延時間により、第１の励磁条件回路において「第１の補助リレーが励磁されている状態で第２の補助リレーが励磁される」という条件が成立し、主リレーを励磁してから主リレーの励磁状態を保持するまでの時間を確保することができる。
【００１４】
第１の励磁条件回路は、第１の補助リレーが励磁されている状態で第２の補助リレーが励磁されたときに主リレーを励磁するから、タイマ回路の出力回路を構成するスイッチ素子が短絡故障して第２の補助リレーを励磁した場合でも主リレーを励磁することがない。このため、扛上タイプの動作時素リレーにおいて、タイマ回路の出力回路を構成するスイッチ素子の故障時にも所定の遅延動作時素を確実に得ることができる。
【００１５】
第２の励磁条件回路は、第２の補助リレー及び主リレーが励磁されていない状態で第１の遅延時間を経過したときに第１の補助リレーを励磁するから、タイマ回路の出力回路が短絡故障して第２の補助リレーを励磁した場合には、第１の補助リレーを励磁することがない。このため、第１の励磁条件回路において「第１の補助リレーが励磁されている状態で第２の補助リレーが励磁される」という条件が成立することがなく、扛上タイプの動作時素リレーにおいて、第１の補助リレーと第２の補助リレーとの間の動作順序を考慮する必要がなくなる。
【００１６】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、更に詳しく説明する。
【００１７】
【発明の実施の形態】
図１は本発明に係る動作時素リレーの構成を示すブロック図である。本発明に係る動作時素リレーは、２つの入力端子１１、１２と、主リレー３Ｒと、第１の補助リレー１Ｒと、第２の補助リレー２Ｒと、タイマ回路２と、第１の励磁条件回路３と、第２の励磁条件回路４とを含み、入力端子１１、１２に与えられる入力信号Ｓ１に所定の遅延動作時素Ｔｄを付与して出力する。
【００１８】
主リレー３Ｒは、第１の励磁条件回路３を介して入力端子１１、１２に接続され、励磁されたときに閉成する扛上接点３Ｒ３  が動作時素出力Ｓ２を構成する。動作時素出力Ｓ２は、出力端子５１、５２を介して出力される。
【００１９】
第１の補助リレー１Ｒは、第２の励磁条件回路４を介して入力端子１１、１２に接続される。
【００２０】
第２の補助リレー２Ｒは、タイマ回路２の出力回路２１を介して入力端子１１、１２に接続される。
【００２１】
タイマ回路２は、入力端子１１、１２に接続され、入力端子１１、１２に入力信号Ｓ１が印加されたときからタイマ時間Ｔｔの計数を開始し、タイマ時間Ｔｔが経過したときに出力回路２１を導通させる。入力信号Ｓ１は、入力端子１１が正極性、入力端子１２が負極性となる直流電源として与えられる。出力回路２１は、スイッチ素子で構成できるが、一旦導通した後は入力信号Ｓ１が遮断されたときに開放される性質を有するサイリスタＳＣＲ等で構成するのが好ましい。
【００２２】
第１の励磁条件回路３は、第１の補助リレー１Ｒが励磁されている状態で第２の補助リレー２Ｒが励磁されたときに主リレー３Ｒを励磁し、主リレー３Ｒが励磁された後もその励磁状態を維持する。
【００２３】
具体的な例では、第１の励磁条件回路３は、第１の条件回路３１と、自己保持回路３２とを含んで構成される。第１の条件回路３１は、第１の補助リレー１Ｒの扛上接点１Ｒ１  と第２の補助リレー２Ｒの扛上接点２Ｒ１  との直列接続回路で構成される。主リレー３Ｒを励磁する第１の励磁条件は、扛上接点１Ｒ１  及び扛上接点２Ｒ１  が閉成しているときに成立する。これにより、第１の条件回路３１は、第１の補助リレー１Ｒが励磁されている状態で第２の補助リレー２Ｒが励磁されたときに主リレー３Ｒを励磁する。
【００２４】
自己保持回路３２は、主リレー３Ｒの扛上接点３Ｒ１  を含んで構成され、第１の条件回路３１に並列接続される。主リレー３Ｒは、扛上接点１Ｒ１  及び扛上接点２Ｒ１  が閉成しているときに励磁され、その結果、扛上接点３Ｒ１  が閉成する。これにより、自己保持回路３２は、主リレー３Ｒが励磁された後も扛上接点３Ｒ１  によりその励磁状態を維持する。
【００２５】
第２の励磁条件回路４は、第２の補助リレー２Ｒ及び主リレー３Ｒが励磁されていない状態で第１の遅延時間Ｔ１を経過したときに第１の補助リレー１Ｒを励磁し、何れか一方が励磁された状態で第２の遅延時間Ｔ２を経過したときに第１の補助リレー１Ｒを無励磁とする。
【００２６】
具体的な例では、第２の励磁条件回路４は、第２の条件回路４１と、時定数回路４２とを含んで構成される。第２の条件回路４１は、第２の補助リレー２Ｒの落下接点２Ｒ２  と主リレー３Ｒの落下接点３Ｒ２  との直列接続回路で構成される。第１の補助リレー１Ｒを励磁する第２の励磁条件は、落下接点２Ｒ２  及び落下接点３Ｒ２  が閉成しているときに成立する。これにより、第２の条件回路４１は、第２の補助リレー２Ｒ及び主リレー３Ｒが励磁されていないときに、第１の補助リレー１Ｒを励磁する。
【００２７】
時定数回路４２は、第２の抵抗Ｒ２とコンデンサＣ１との直列接続回路で構成され、コンデンサＣ１が第１の補助リレー１Ｒに並列接続される。第２の条件回路４１及び時定数回路４２は直列接続される。時定数回路４２は、第２の励磁条件が成立し、コンデンサＣ１が入力信号Ｓ１により所定の電圧まで充電されたとき、即ち第１の遅延時間Ｔ１を経過したときに、第１の補助リレー１Ｒを励磁する。時定数回路４２は、第２の補助リレー２Ｒまたは主リレー３Ｒが励磁されて第２の励磁条件が不成立となり、コンデンサＣ１の蓄積電荷が第１の補助リレー１Ｒを介して所定の電圧まで放電されたとき、即ち第２の遅延時間Ｔ２が経過したときに、第１の補助リレー１Ｒを無励磁とする。
【００２８】
図１に示す例では、説明の都合上、第２の補助リレー２Ｒの扛上接点２Ｒ１  と落下接点２Ｒ２  とを分離して示してあるが、両者を一体としたトランスフォア接点で構成することもできる。
【００２９】
図２は本発明に係る動作時素リレーの動作を示すタイムチャートである。図において、図１と同一参照符号は同一性ある構成部分を示している。以下、図２に示すタイムチャートを図１を参照しながら説明する。
【００３０】
時刻ｔ１において、入力信号Ｓ１が入力端子１１、１２に印加される。タイマ回路２は、タイマ時間Ｔｔの計数を開始する。第２の補助リレー２Ｒは励磁されず、扛上接点２Ｒ１  は開成し、落下接点２Ｒ２  は閉成する。第１の励磁条件回路３は、扛上接点２Ｒ１  が開成しているので、第１の励磁条件が成立せず、主リレー３Ｒを励磁しない。主リレー３Ｒの扛上接点３Ｒ１  及び３Ｒ３  は開成し、落下接点３Ｒ２  は閉成する。第２の励磁条件回路４は、落下接点２Ｒ２  及び落下接点３Ｒ２  が閉成しているので、第２の励磁条件が成立し、コンデンサＣ１を充電する。動作時素リレーは、主リレー３Ｒの扛上接点３Ｒ３  が開成しているので、動作時素出力Ｓ２を発生しない。
【００３１】
時刻ｔ２において、第２の励磁条件回路４は、コンデンサＣ１が所定の電圧Ｖｄ１まで充電され、即ち第１の遅延時間Ｔ１を経過し、第１の補助リレー１Ｒを励磁する。第１の補助リレー１Ｒの扛上接点１Ｒ１  は閉成する。
【００３２】
時刻ｔ３において、タイマ回路２は、タイマ時間Ｔｔの計数を終了し、サイリスタＳＣＲにトリガ信号Ｓ３を出力する。サイリスタＳＣＲは導通し、第２の補助リレー２Ｒが励磁される。
【００３３】
時刻ｔ４において、第２の補助リレー２Ｒの扛上接点２Ｒ１  が閉成し、落下接点２Ｒ２  が開成する。第１の励磁条件回路３は、扛上接点１Ｒ１  が閉成している状態で扛上接点２Ｒ１  が閉成するので、「第１の補助リレー１Ｒが励磁されている状態で第２の補助リレー２Ｒが励磁される」という第１の励磁条件が成立し、主リレー３Ｒを励磁する。
【００３４】
時刻ｔ５において、主リレー３Ｒの扛上接点３Ｒ１  及び３Ｒ３  が閉成し、落下接点３Ｒ２  が開成する。動作時素リレーは、主リレー３Ｒの扛上接点３Ｒ３  が閉成するので、動作時素出力Ｓ２を発生する。第１の励磁条件回路３は、主リレー３Ｒが励磁された後も扛上接点３Ｒ１  によりその励磁状態を維持する。
【００３５】
時刻ｔ６において、第２の励磁条件回路４は、コンデンサＣ１の蓄積電荷が所定の電圧Ｖｈ１まで放電されたとき、即ち第２の遅延時間Ｔ２が経過したときに第１の補助リレー１Ｒを無励磁とする。第１の補助リレー１Ｒの扛上接点１Ｒ１  はは開成する。第１の励磁条件回路３は、第１の励磁条件が不成立となるが、扛上接点３Ｒ１  により主リレー３Ｒを励磁する。このため、主リレー３Ｒは、入力信号Ｓ１がなくなるまで励磁状態を維持し、動作時素出力Ｓ２を生ずる。
【００３６】
第２の励磁条件回路４は、第２の補助リレー２Ｒ及び主リレー３Ｒの何れか一方が励磁された状態で第２の遅延時間Ｔ２を経過したときに、第１の補助リレー１Ｒを無励磁とする。このため、第２の遅延時間Ｔ２により、第１の励磁条件回路３において「第１の補助リレー１Ｒが励磁されている状態で第２の補助リレー２Ｒが励磁される」という第１の励磁条件が成立し、主リレー３Ｒを励磁してから主リレー３Ｒの励磁状態を保持するまでの時間を確保することができる。
【００３７】
図３はタイマ回路の出力回路が短絡故障した場合の動作を示すタイムチャートである。図において、図１及び図２と同一参照符号は同一性ある構成部分を示している。
【００３８】
時刻ｔ１において、入力信号Ｓ１が入力端子１１、１２に印加される。タイマ回路２は、タイマ時間Ｔｔの計数を開始する。第２の補助リレー２Ｒは、サイリスタＳＣＲの短絡故障により励磁される。第１の励磁条件回路３は、扛上接点２Ｒ１  が開成しているので、第１の励磁条件が成立せず、主リレー３Ｒを励磁しない。主リレー３Ｒの扛上接点３Ｒ１  及び３Ｒ３  は開成し、落下接点３Ｒ２  は閉成する。第２の励磁条件回路４は、落下接点２Ｒ２  及び落下接点３Ｒ２  が閉成しているので、第２の励磁条件が成立し、コンデンサＣ１を充電する。動作時素リレーは、主リレー３Ｒの扛上接点３Ｒ３  が開成しているので、動作時素出力Ｓ２を発生しない。
【００３９】
時刻ｔ１１において、第２の補助リレー２Ｒの扛上接点２Ｒ１  が閉成し、落下接点２Ｒ２  が開成する。第２の励磁条件回路４は、コンデンサＣ１が所定の電圧Ｖｄ１まで充電されていないので、第１の補助リレー１Ｒを励磁しない。第１の励磁条件回路３は、第１の補助リレー１Ｒが励磁されておらず、扛上接点１Ｒ１  が開成しているので、第１の励磁条件が成立せず、主リレー３Ｒを励磁しない。
【００４０】
上述のように、第１の励磁条件回路３は、第１の補助リレー１Ｒが励磁されている状態で第２の補助リレー２Ｒが励磁されたとき主リレー３Ｒを励磁するから、タイマ回路２の出力回路２１が短絡故障して第２の補助リレー２Ｒを励磁した場合でも主リレー３Ｒを励磁することがない。このため、扛上タイプの動作時素リレーにおいて、タイマ回路２の出力回路２１の短絡故障時にも所定の遅延動作時素Ｔｄを確実に得ることができる。
【００４１】
第２の励磁条件回路４は、第２の補助リレー２Ｒ及び主リレー３Ｒが励磁されていない状態で第１の遅延時間Ｔ１（図２参照）を経過したときに第１の補助リレー１Ｒを励磁するので、タイマ回路２の出力回路２１が短絡故障して第２の補助リレー２Ｒを励磁した場合には、第１の補助リレー１Ｒを励磁することがない。このため、第１の励磁条件回路３において「第１の補助リレー１Ｒが励磁されている状態で第２の補助リレー２Ｒが励磁される」という条件が成立することがなく、主リレー３Ｒが励磁されることもないので、扛上タイプの動作時素リレーにおいて、第１の補助リレー１Ｒと第２の補助リレー２Ｒとの間の動作順序を考慮する必要がなくなる。
【００４２】
第２の励磁条件回路４は、第２の補助リレー２Ｒの落下接点２Ｒ２  が開成するので、第２の励磁条件が不成立となり、第１の補助リレー１Ｒを無励磁とする。コンデンサＣ１の蓄積電荷は第２の補助リレー１Ｒを介して放出されるので、第１の補助リレー１Ｒが途中で励磁されることはない。
【００４３】
時刻ｔ３において、タイマ回路２は、タイマ時間Ｔｔの計数を終了し、出力回路２１を構成するサイリスタＳＣＲにトリガ信号Ｓ３を出力する。サイリスタＳＣＲは短絡故障しているので、第２の補助リレー２Ｒは継続して励磁される。
【００４４】
図４はタイマ回路の出力回路が開放故障した場合の動作を示すタイムチャートである。図において、図１及び図２と同一参照符号は同一性ある構成部分を示している。
【００４５】
時刻ｔ３において、タイマ回路２は、タイマ時間Ｔｔの計数を終了し、出力回路２１を構成するサイリスタＳＣＲにトリガ信号Ｓ３を出力する。サイリスタＳＣＲは開放故障しているので、第２の補助リレー２Ｒが励磁されることはない。このため、第１の補助リレー１Ｒ及び主リレー３Ｒは励磁されず、動作時素出力Ｓ２は発生しない。故障時に動作時素出力Ｓ２を発生しないことは、信号装置が動作時素出力Ｓ２に基づいて制御信号の出力を行わないので、安全性が確保されることを意味する。これにより、タイマ回路２の出力回路２１の開放故障時にも所定の遅延動作時素Ｔｄを確実に得ることができる。
【００４６】
図１に示す例では、自己保持回路３２が第１の抵抗Ｒ１を含む。第１の抵抗Ｒ１は主リレー３Ｒの扛上接点３Ｒ１  に直列に接続され、その直列回路の両端が第１の条件回路３１に並列接続される。リレーは、磁気回路の性質により、扛上接点を閉成するときに大きな動作電圧Ｖｄを必要とし、扛上接点の閉成状態を維持するときに動作電圧Ｖｄよりも低い維持電圧Ｖｈで済む。このため、主リレー３Ｒには、動作するときに、第１の条件回路３１により大きな動作電圧Ｖｄが供給され、その状態を維持するときに、自己保持回路３２により低い維持電圧Ｖｈが供給される。
【００４７】
また、第１の抵抗Ｒ１の値は、第１の抵抗Ｒ１と主リレー３Ｒとの直列回路において、主リレー３Ｒの分圧電圧Ｖ１が、開閉動作をするために必要な動作電圧Ｖｄ３（図２参照）よりも低く、かつ、その状態を維持するために必要な維持電圧Ｖｈ３（図２参照）よりも高くなるように設定される。このため、主リレー３Ｒが励磁されないにもかかわらずに扛上接点３Ｒ１  のみが不正に導通した場合に、主リレー３Ｒの分圧電圧Ｖ１が動作電圧Ｖｄ３よりも高くなることがなく、主リレー３Ｒが励磁されないので、動作時素出力Ｓ２の発生を防止することができる。
【００４８】
更に、第２の抵抗Ｒ２の値は、第２の抵抗Ｒ２と第１の補助リレーＲ１との直列回路において、第１の補助リレーの分圧電圧Ｖ２が、開閉動作をするために必要が動作電圧Ｖｄ１（図２参照）よりも高くなるように設定される。このため、第１の補助リレーＲ１は、第１の遅延時間Ｔ１を経過すると、確実に励磁される（図２参照）。
【００４９】
タイマ回路２は、第１の補助リレー１Ｒが励磁されていない時に、タイマ時間Ｔｔの計数を停止する。このため、タイマ時間Ｔｔが経過し、第１の補助リレー１Ｒが無励磁となったときにはタイマ時間Ｔｔの計数を停止するので、入力信号Ｓ１に瞬断が生じ、再度第１の補助リレー１Ｒが励磁された場合には、タイマ時間Ｔｔがほぼゼロから計数され、タイマ時間Ｔｔを経過したときに動作時素出力Ｓ２を得ることことができる。これにより、入力信号Ｓ１に瞬断が生じた場合に、タイマ時間Ｔｔ内に動作時素出力Ｓ２を生ずることがないので、信頼性の高い動作時素出力Ｓ２を得ることができる。
【００５０】
図５は本発明に係る動作時素リレーの具体的な回路図である。図において、図１と同一参照符号は同一性ある構成部分を示している。
【００５１】
タイマ回路２は、発振回路２２と、ゲートトリガ回路２３とを含む。発振回路２２は、抵抗Ｒ３〜Ｒ６と、コンデンサＣ２と、トリガ素子ＰＵＴとを含む。抵抗Ｒ３と抵抗Ｒ４は直列接続され、直列回路の両端が入力端子１１、１２に接続される。抵抗Ｒ５とコンデンサＣ２は直列接続され、直列回路の両端が入力端子１１、１２に接続される。抵抗Ｒ５とコンデンサＣ２の直列回路は、時定数回路を構成する。トリガ素子ＰＵＴは、アノードＡがコンデンサＣ２の一端側に接続され、ゲートＧが抵抗Ｒ４の一端側に接続され、カソードＫが抵抗Ｒ６の一端側に接続されている。トリガ素子ＰＵＴは、アノードＡの電位がゲートＧの電位よりも高くなったときに、即ちコンデンサＣ２の端子電圧が抵抗Ｒ４の端子電圧よりも高くなったときに、アノードＡとカソードＫとの間が導通し、抵抗Ｒ６の両端にトリガ信号Ｓ３を発生する。
【００５２】
ゲートトリガ回路２３は、抵抗Ｒ７と抵抗Ｒ８とを含み、トリガ信号Ｓ３を分圧し、サイリスタＳＣＲのゲートＧにトリガ信号Ｓ３を供給する。このため、コンデンサＣ２が充電を開始し、その端子電圧が抵抗Ｒ４の端子電圧と一致するまでの充電時間がタイマ時間Ｔｔとなる。
【００５３】
タイマ回路２は、第１の補助リレー１Ｒの落下接点１Ｒ２  を有し、第１の補助リレー１Ｒの落下接点１Ｒ２  がコンデンサＣ２の放電回路を構成している。このため、タイマ回路２は、第１の補助リレー１Ｒが励磁されていないときに、コンデンサＣ２の蓄積電荷が放電され、タイマ時間Ｔｔの計数を停止する。コンデンサＣ２の蓄積電荷は放電されているので、入力端子１１、１２に入力信号Ｓ１が供給された場合は、タイマ時間Ｔｔの計数をゼロから開始できる。
【００５４】
図５において、ダイオードＤ１は、主リレー３Ｒの発生するノイズを吸収するフライホイールダイオードである。コンデンサＣ３及び抵抗Ｒ１０の直列回路は、入力信号Ｓ１が単相全波整流出力による直流電源で与えられたときに、単相全波整流出力を平滑化する。ダイオードＤ２及びＤ３は、コンデンサＣ２〜Ｃ４の逆流を阻止するダイオードである。コンデンサＣ４及び抵抗Ｒ１１の直列回路は、コンデンサＣ３及び抵抗Ｒ１０の直列回路と同様に、単相全波整流出力を平滑化する。ダイオードＤ４は、第２の補助リレー２Ｒの発生するノイズを吸収するフライホイールダイオードである。
【００５５】
端子Ｃ１〜Ｃ４、端子Ｎ１〜Ｎ４及び端子Ｒ１、Ｒ４は出力端子である。端子Ｃ１〜Ｃ４及び端子Ｎ１〜Ｎ４は、主リレー３Ｒが励磁されているときに導通する定位側の出力を構成する。端子Ｃ１、Ｃ２及び端子Ｒ１、Ｒ４は、主リレー３Ｒが励磁されていないときに導通する反位側の出力を構成する。
【００５６】
図６は図５に示す動作時素リレーの動作を示すタイムチャートである。図において、図２及び図５と同一参照符号は同一性ある構成部分を示している。
【００５７】
時刻ｔ２において、第１の補助リレー１Ｒの落下接点１Ｒ２  が開成し、タイマ回路２はタイマ時間Ｔｔの計数を開始する。
【００５８】
時刻ｔ３において、コンデンサＣ２の端子電圧が抵抗Ｒ４の端子電圧よりも高くなり、トリガ素子ＰＵＴはトリガ信号Ｓ３を発生する。コンデンサＣ２の蓄積電荷は、トリガ素子ＰＵＴのアノードＡ及びカソードＫを介して放電され、トリガ信号Ｓ３を構成する。コンデンサＣ２は、放電を終了すると、その後抵抗Ｒ５を介して充電を開始する。
【００５９】
時刻ｔ６において、第１の補助リレー１Ｒの落下接点１Ｒ２  が閉成し、コンデンサＣ２の蓄積電荷は、落下接点１Ｒ２  及び抵抗Ｒ９を介して放電される。
【００６０】
【発明の効果】
以上述べたように、本発明によれば、以下のような効果が得られる。
（ａ）タイマ回路の出力回路を構成するスイッチ素子の故障時にも所定の遅延動作時素が確実に得られる扛上タイプの動作時素リレーを提供できる。
（ｂ）リレーの動作を順序付ける必要のない扛上タイプの動作時素リレーを提供できる。
（ｃ）入力信号に瞬断が生じても所定の遅延動作時素が得られる扛上タイプの動作時素リレーを提供できる。
【図面の簡単な説明】
【図１】本発明に係る動作時素リレーの構成を示すブロック図である。
【図２】本発明に係る動作時素リレーの動作を示すタイムチャートである。
【図３】タイマ回路の出力回路が短絡故障した場合に動作を示すタイムチャートである。
【図４】タイマ回路の出力回路が開放故障した場合に動作を示すタイムチャートである。
【図５】本発明に係る動作時素リレーの具体的な回路図である。
【図６】図５に示す動作時素リレーの動作を示すタイムチャートである。
【符号の説明】
１１、１２      入力端子
Ｒ１            第１の補助リレー
Ｒ２            第２の補助リレー
Ｒ３            主リレー
２              タイマ回路
３              第１の励磁条件回路
４              第２の励磁条件回路
Ｓ１            入力信号
Ｓ２            動作時素出力
Ｓ３            トリガ信号
Ｔｔ            タイマ時間
Ｔｄ            遅延動作時素
Ｔ１            第１の遅延時間
Ｔ２            第２の遅延時間
【図１】
0003596638.tif 000002
【図２】
0003596638.tif 000003
【図３】
0003596638.tif 000004
【図４】
0003596638.tif 000005
【図５】
0003596638.tif 000006
【図６】
0003596638.tif 000007