(57)【特許請求の範囲】
【請求項１】
受信または再生されたディジタル画像信号の受信／再生装置において、
検出すべき注目画素の時間的または空間的に近接する所定の位置にある複数の画素値の時間的または空間的相関に基づいたクラス情報を出力するクラス情報出力手段と、
トレーニングによって予め用意された、クラス情報に対応して画素データの存在できる領域を示す存在領域データが格納されたメモリ手段と、
上記クラス情報出力手段の出力から上記メモリ手段の対応するクラスの存在領域データを読出す読出し手段と、
上記存在領域データと上記注目画素の画素データとを比較する比較手段とを有し、
上記比較手段の出力に基づいてエラーの有無を検出することを特徴とするディジタル画像信号の受信／再生装置。
【請求項２】
請求項１のディジタル画像信号の受信／再生装置において、上記メモリ手段には、トレーニングによって予め用意された、クラス情報に対応して代表値が格納されており、上記比較手段が上記注目画素の画素データが上記存在領域データの範囲外にあると判定した場合に上記注目画素の画素データに対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置。
【請求項３】
請求項１のディジタル画像信号の受信／再生装置において、上記クラス情報出力手段は、復号された注目画素に近接する複数の画素値の時間的または空間的相関に基づいてクラス情報を出力するようになされていることを特徴とするディジタル画像信号の受信／再生装置。
【請求項４】
請求項３のディジタル画像信号の受信／再生装置において、受信または再生されたディジタル画像信号は、ＤＣＴされた係数データが可変長符号化された信号であることを特徴とするディジタル画像信号の受信／再生装置。
【請求項５】
請求項１のディジタル画像信号の受信／再生装置において、上記クラス情報出力手段は、入力された画素データに対してＡＤＲＣ符号化を行うＡＤＲＣ符号化手段を有し、
上記ＡＤＲＣ符号が行われた複数の画素データに基づいて、上記クラス情報を出力することを特徴とするディジタル画像信号の受信／再生装置。
【請求項６】
請求項１のディジタル画像信号の受信／再生装置において、上記存在領域データは、上記トレーニングにおいて検出された複数の真値についての、クラス毎の最大値と最小値であることを特徴とするディジタル画像信号の受信／再生装置。
【請求項７】
請求項２のディジタル画像信号の受信／再生装置において、上記代表値は、標準的なビデオデータを用いた上記トレーニングにおいて検出された複数の真値のクラス毎の平均値であることを特徴とするディジタル画像信号の受信／再生装置。
【請求項８】
請求項１のディジタル画像信号の受信／再生装置において、上記メモリ手段には、クラス毎に係数データが格納されており、エラーが検出された場合に上記複数の画素データを上記係数データを用いて重み加算することによって上記注目画素に対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置。
【請求項９】
請求項８のディジタル画像信号の受信／再生装置において、上記係数データは、上記トレーニングにおいて検出された複数の真値のクラス毎の誤差を最小とするものであることを特徴とするディジタル画像信号の受信／再生装置。
【請求項１０】
請求項８のディジタル画像信号の受信／再生装置において、
所定期間に上記比較手段が上記注目画素の画素データが上記存在領域データの範囲外にあると判定した画素の数をカウントするカウンタ手段を有し、
該カウンタ手段の出力に基づいて上記存在領域データを可変するようにしたことを特徴とするディジタル画像信号の受信／再生装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ディジタル画像信号の受信／再生装置、特に、エラー訂正符号を使用しないでエラーデータを修正できる装置に関する。
【０００２】
【従来の技術】
ディジタル画像信号を例えばＶＴＲで記録／再生する時に、エラー対策としてエラー訂正符号化を行うのが普通である。エラー訂正符号としては、単純パリティ、リード・ソロモン符号、これらとインターリーブを組み合わせるもの等が実用化されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、エラー訂正符号の場合には、エラー訂正能力を向上させようとすると、パリティ数が増え、冗長度が増大する。また、エラー訂正できない場合には、エラーの画素を周辺の正しい画素データで補間するコンシール回路を必要とする。コンピュータのソフトウェアのようなデータは、一般的に相関が存在しない。しかしながら、画像信号の場合には、空間的、時間的相関が存在する。
【０００４】
従って、この発明の目的は、画像信号の空間的な相関の存在に注目して、エラー訂正符号を使用しないでエラーを修正できるディジタル画像信号の受信／再生装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１の発明は、受信または再生されたディジタル画像信号の受信／再生装置において、
検出すべき注目画素の時間的または空間的に近接する所定の位置にある複数の画素値の時間的または空間的相関に基づいたクラス情報を出力するクラス情報出力回路と、
トレーニングによって予め用意された、クラス情報に対応して画素データの存在できる領域を示す存在領域データが格納されたメモリ回路と、
クラス情報出力回路の出力からメモリ回路の対応するクラスの存在領域データを読出す読出し回路と、
存在領域データと注目画素の画素データとを比較する比較回路とを有し、
比較回路の出力に基づいてエラーの有無を検出することを特徴とするディジタル画像信号の受信／再生装置である。
【０００６】
請求項２の発明は、上述のディジタル画像信号の受信／再生装置において、
メモリ回路には、トレーニングによって予め用意された、クラス情報に対応して代表値が格納されており、比較回路が注目画素の画素データが存在領域データの範囲外にあると判定した場合に注目画素の画素データに対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置である。
【０００７】
請求項３の発明は、上述のディジタル画像信号の受信／再生装置において、
クラス情報出力回路は、復号された注目画素に近接する複数の画素値の時間的または空間的相関に基づいてクラス情報を出力するようになされていることを特徴とするディジタル画像信号の受信／再生装置である。
【０００８】
請求項４の発明は、上述のディジタル画像信号の受信／再生装置において、
受信または再生されたディジタル画像信号は、ＤＣＴされた係数データが可変長符号化された信号であることを特徴とするディジタル画像信号の受信／再生装置である。
【０００９】
請求項５の発明は、上述のディジタル画像信号の受信／再生装置において、
クラス情報出力回路は、入力された画素データに対してＡＤＲＣ符号化を行うＡＤＲＣ符号化回路を有し、
ＡＤＲＣ符号が行われた複数の画素データに基づいて、クラス情報を出力することを特徴とするディジタル画像信号の受信／再生装置である。
【００１０】
請求項６の発明は、上述のディジタル画像信号の受信／再生装置において、
存在領域データは、トレーニングにおいて検出された複数の真値についての、クラス毎の最大値と最小値であることを特徴とするディジタル画像信号の受信／再生装置である。
【００１１】
請求項７の発明は、上述のディジタル画像信号の受信／再生装置において、
代表値は、標準的なビデオデータを用いたトレーニングにおいて検出された複数の真値のクラス毎の平均値であることを特徴とするディジタル画像信号の受信／再生装置である。
【００１２】
請求項８の発明は、上述のディジタル画像信号の受信／再生装置において、
メモリ回路には、クラス毎に係数データが格納されており、エラーが検出された場合に複数の画素データを係数データを用いて重み加算することによって注目画素に対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置である。
【００１３】
請求項９の発明は、上述のディジタル画像信号の受信／再生装置において、
係数データは、トレーニングにおいて検出された複数の真値のクラス毎の誤差を最小とするものであることを特徴とするディジタル画像信号の受信／再生装置である。
【００１４】
請求項１０の発明は、請求項８のディジタル画像信号の受信／再生装置において、
所定期間に比較回路が注目画素の画素データが存在領域データの範囲外にあると判定した画素の数をカウントするカウンタ回路を有し、
該カウンタ回路の出力に基づいて存在領域データを可変するようにしたことを特徴とするディジタル画像信号の受信／再生装置である。
【００１５】
【作用】
注目画素と近接するデータからクラス分けを行ない、各クラスに用意された現画素の信号レベル存在領域と実レベルを比較することで、エラーを確率的に検出し、エラー画素は、これも、クラス毎に用意された予測値で置き換えることによってエラーを修正できる。
【００１６】
【実施例】
以下、この発明の一実施例について説明する。図１は、この一実施例、すなわち、ディジタルＶＴＲの信号処理の概略的構成を示す。１で示す入力端子からディジタルビデオ信号、例えば１サンプルが８ビットに量子化された信号が供給される。このディジタルビデオ信号がブロック化回路２に供給される。この実施例では、ブロック化回路２では、１フィールドあるいは１フレームの有効領域が（８×８）画素の大きさのＤＣＴブロックに分割される。
【００１７】
ブロック化回路３からのブロックの順序に走査変換されたディジタルビデオ信号がＤＣＴ（Ｄｉｓｃｒｅｔｅ  Ｃｏｓｉｎｅ  Ｔｒａｎｓｆｏｒｍ）回路３に供給される。ＤＣＴ回路３からは、１個の直流成分と６３個の交流成分からなる係数データが発生する。この係数データが量子化回路４に供給される。量子化回路４では、係数データが所望の量子化ステップ幅で再量子化され、データのビット数が減少される。量子化回路４の出力がＶＬＣ（可変長符号）符号化回路５に供給され、ランレングス符号、ハフマン符号等の可変長符号化の処理を受け、さらに圧縮される。
【００１８】
ＤＣＴ回路３で発生した直流成分のデータは、そのブロックの画像復元にとって重要度が高いために、量子化回路４およびＶＬＣ符号化回路５の処理を受けずに、そのまま伝送される。フレーム化回路６は、直流成分とＶＬＣ符号化回路５からの可変長符号化データとその他の制御用、ＩＤ用データとを同期ブロックの連続するデータに構成する。従来では、フレーム化の時に、エラー訂正符号化の処理がされていたが、この発明では、エラー訂正符号化が不要である。
【００１９】
フレーム化回路６の出力が記録回路７を介して回転ヘッドＨに供給され、磁気テープＴ上に斜めのトラックとして記録される。記録回路７には、チャンネル符号化回路、記録アンプ等が含まれる。チャンネル符号化は、記録データの直流分を低減させるための処理である。通常、２以上の回転ヘッドが使用されるが、簡単のために、一つのヘッドのみが図示されている。
【００２０】
磁気テープＴから回転ヘッドＨにより取り出された再生データは、再生アンプ、チャンネル復号回路等を含む再生回路１１に供給され、チャンネル符号化の復号がなされる。再生回路１１の出力データがフレーム分解回路１２に供給され、記録データからの各種のデータの分離がなされる。フレーム分解回路１２の出力データがＶＬＣ復号回路１３に供給される。ＶＬＣ復号回路１３は、可変長符号化の復号を行う。
【００２１】
ＶＬＣ復号回路１３には、逆量子化回路１４が接続される。逆量子化回路１４は、記録側の量子化回路４の量子化と逆の処理を行う。逆量子化回路１４の出力データが逆ＤＣＴ回路１５に供給される。逆ＤＣＴ回路１５によって、係数データが（８×８）のブロックの画素データに復号される。逆ＤＣＴ回路１５の出力データがブロック分解回路１６に供給される。ブロック分解回路１６によって、データの順序がブロックの順序からラスター走査の順序へ戻される。ブロック分解回路１６の出力データがこの発明による修正回路１７に供給される。修正回路１７の出力端子１８に出力データが得られる。
【００２２】
この発明による修正回路１７の一例を図２に示す。ブロック分解回路１６からの再生データが入力端子２１に供給される。この再生データが３ラインメモリ２２に供給され、３ラインメモリ２２の出力データがブロック化回路２３に供給される。ブロック化回路２３の出力データがＡＤＲＣ符号化回路２４に供給される。
【００２３】
ブロック化回路４３は、図４に示すように、ブロックｘ１を形成すると、次にブロックｘ２を形成し、その次にブロックｘ３を形成する。すなわち、水平方向に１画素ずつずれたブロックを順次形成する。重複したブロックの形成のために、３ラインメモリ２２が設けられている。また、１ライン期間にわたってブロックの形成を終了して、その下に、新たなブロックを形成する時には、１ラインずれたブロックを形成する。各ブロックの中央の１画素がエラー検出およびエラー修正の対象画素である。
【００２４】
ＡＤＲＣ符号化２４は、９画素のブロック毎に画素値の最大値ＭＡＸ、最小値ＭＩＮ、ＭＡＸとＭＩＮの差であるダイナミックレンジＤＲを検出し、このダイナミックレンジＤＲに適応して画素値を量子化する。ＡＤＲＣ符号化回路２４は、１ビットの量子化データを発生する符号化回路である。
【００２５】
ＡＤＲＣ符号化回路２４の一例を図５に示す。図５において、入力端子５１からのデータに関して、検出回路５２がブロック毎に最大値ＭＡＸ、最小値ＭＩＮを検出する。減算回路５３に対してＭＡＸおよびＭＩＮが供給され、その出力にダイナミックレンジＤＲが発生する。入力データおよびＭＩＮが減算回路５４に供給され、減算回路５４から最小値が除去されることで、正規化された画素データが発生する。
【００２６】
ダイナミックレンジＤＲが割算回路５５に供給され、正規化された画素データがダイナミックレンジＤＲで割算され、出力端子５８に量子化データＤＴｘ（例えば小数点３桁までのデータ）として取り出される。図４中で、ＤＴｘ１、ＤＴｘ２、ＤＴｘ３は、ブロックｘ１、ｘ２、ｘ３の量子化データを表す。また、割算回路５５の出力データが比較回路５６に供給される。比較回路５６では、中央画素以外の８個の画素の割算出力が０．５を基準として、より大きいか、より小さいかが判断される。この結果に応じて、｀０’  または｀１’  のデータＤＴが発生する。この比較出力ＤＴが出力端子５７に取り出される。
【００２７】
図２に戻って説明すると、上述の１ビットＡＤＲＣ符号化回路子２４の出力データ中のＤＴが同時化回路２５に供給され、量子化データＤＴｘがセレクタ２６、比較回路３０および３１に供給される。同時化回路２５は、上述のように、中央位置の画素を除くそのブロックの８画素の比較結果ＤＴを同時化する。この同時化回路２５の出力データ（８ビット）、すなわち、クラス情報がメモリ２９ａに読出しアドレス信号として供給される。
【００２８】
このメモリ２９ａには、後述のようにトレーニングによって予め形成されたクラス毎の存在領域データ（ＭＡＸ∧およびＭＩＮ∧）とクラス毎に予測された代表値（ＤＴｘ∧）が格納されている。同時化回路２５からのクラス情報が与えられることによって、メモリ２９ａからは、そのクラス情報と対応する上記の代表値が読出される。
【００２９】
読出された代表値ＤＴｘ∧がセレクタ２６に供給される。読出されたＭＡＸ∧が比較回路３０に供給され、ＭＩＮ∧が比較回路３１に供給される。比較回路３０および３１の出力がロジック３２に供給され、ロジック３２からセレクタ２６を制御する制御信号が発生する。比較回路３０および３１とロジック３２は、ウインドウコンパレータとして機能する。すなわち、ＭＡＸ∧＜ＤＴｘ＜ＭＩＮ∧の時には、存在領域内に量子化データＤＴｘが存在するから、データＤＴｘがエラーでないと判断し、それ以外のＤＴｘ＜ＭＩＮ∧、ＤＴｘ＞ＭＡＸ∧の時には、データＤＴｘがエラーと判断する。
【００３０】
エラーでない場合には、セレクタ２６がＡＤＲＣ符号化回路２４の出力データＤＴｘを選択し、エラーと決定された場合には、セレクタ２６がメモリ２９ａからの読出しデータＤＴｘ∧を選択する。従って、エラーであると判定されたデータの代わりにデータＤＴｘ∧が選択される。セレクタ２６の選択出力とＡＤＲＣ符号化回路２４からのＤＲ、ＭＩＮがＡＤＲＣ復号回路２７に供給される。
【００３１】
ＡＤＲＣ復号回路２７は、上述の符号化と逆に、ダイナミックレンジＤＲとセレクタ２６の出力データを乗算し、乗算結果に対して最小値ＭＩＮを加算する。ＡＤＲＣ復号回路２７の出力端子２８に、エラーが修正された出力データが取り出される。このように、エラー訂正符号化を用いないで、エラーの画素データを修正できる。
【００３２】
メモリ２９ａには、トレーニングによって予め作成された存在領域データとクラス毎に予測された代表データとが格納されている。図３は、トレーニング時の構成を示す。図３において、４１には、ディジタルビデオ信号が供給され、これが３ラインメモリ４２を介してブロック化回路４３に供給される。ブロック化回路４３の出力がＡＤＲＣ符号化回路４４に供給される。
【００３３】
これらの３ラインメモリ４２、ブロック化回路４３、ＡＤＲＣ符号化回路４４は、上述した修正回路１７の３ラインメモリ２２、ブロック化回路２３、ＡＤＲＣ符号化回路２４と同様のものである。但し、入力データは、トレーニングのための標準的なビデオデータであるのが好ましく、例えば種々の絵柄の静止画像からなる信号を採用できる。ＡＤＲＣ符号化回路４４の出力中の比較出力ＤＴが同時化回路４５に供給され、その量子化データＤＴｘがメモリ４６ａにそのデータ入力として供給される。同時化回路４５は、上述の同時化回路２５と同様に、３×３のブロックの中央の画素を除く他の８画素の比較出力を並列化する。
【００３４】
同時化回路４５からの８ビットがメモリ４６ａにその書込みアドレスとして供給される。メモリ４６ａの読出しアドレスは、アドレスカウンタ４７で形成される。メモリ４６ａに対する書込みアドレスは、同時化回路４６からの８ビットのクラス情報であり、メモリ４６ａには、２５６個の各クラスに対して、実際に得られた中央の画素の量子化データＤＴｘが書込まれる。
【００３５】
書込みが終了すると、メモリ４６ａからアドレスカウンタ４７からの読出しアドレスによって、メモリ４６ａの各アドレス（すなわち、各クラス）のデータが読出される。読出しアドレスは、０〜２５５まで、インクリメントする。読出されたデータが平均化回路４８および検出回路４９に供給される。平均化回路４８は、各クラスの代表値ＤＴｘ∧を予測し、検出回路４９は、各クラスの量子化データの最大値ＭＡＸ∧およびＭＩＮ∧を検出する。
【００３６】
平均化回路４８の出力および検出回路４９の出力がメモリ２９ａにデータ入力として供給され、アドレスカウンタ４７の出力で規定されるアドレスに書込まれる。このようにして、トレーニングを行った結果、メモリ２９ａには、３×３の領域において、近接する８画素で規定されるクラスと、そのクラスの代表量子化データ（ＤＴｘ∧）と、そのクラスの存在領域データ（ＭＡＸ∧、ＭＩＮ∧）とが格納される。このメモリ２９ａが上述のように、修正回路１７において使用される。
【００３７】
図３は、トレーニングの原理を分かりやすく示すためのもので、メモリ２９ａの各アドレスデータ領域が無限に必要となり、実際的ではない。そこで、図６に示す構成が使用される。同時化回路４５からの８ビットのクラス情報がスイッチング回路６１に供給される。また、量子化データＤＴｘが比較および選択回路６５および６６と加算回路６７に供給される。
【００３８】
スイッチング回路６１は、１ブロックの期間の前半（読出し期間）で出力端子ｂを選択し、その後半（書込み期間）で出力端子ａを選択する。スイッチング回路６１の出力端子ａからの書込みアドレスがメモリ４６ｂに供給される。出力端子ｂは、スイッチング回路６３の入力端子ｄに供給される。スイッチング回路６３の入力端子ｃには、アドレスカウンタ６２の出力が供給される。このアドレスカウンタ６２は、図３のアドレスカウンタ４７に対応している。スイッチング回路６３は、トレーニング中では、入力端子ｄからの読出しアドレスを選択し、トレーニング終了後では、入力端子ｃからの読出しアドレスを選択する。
【００３９】
メモリ４６ｂは、データ入力／出力として、累算値Σ、最大値、最小値、カウント値ＣＮＴとを有する。メモリ４６ｂの累算値出力は、加算回路６７および割算回路６８に供給される。加算回路６７の加算出力がメモリ４６ｂのデータ入力とされる。従って、各クラスの量子化データの累算値がメモリ４６ｂに入力される。
【００４０】
比較および選択回路６５は、量子化データＤＴｘとメモリ４６ｂからの最小値出力とが供給され、より小さいデータを選択し、これをメモリ４６ｂに供給する。比較および選択回路６６は、量子化データＤＴｘとメモリ４６ｂからの最大値出力とが供給され、より大きいデータを選択し、これをメモリ４６ｂに供給する。カウント値出力は、加算回路６４に供給され、＋１された加算出力がメモリ４６ｂに入力される。
【００４１】
メモリ４６ｂは、読出しを行ない、その後に書込みを行うので、上述の構成によって、トレーニング期間が終了した時には、メモリ４６ｂには、量子化データの累算値、最大値、最小値、発生度数がクラス毎に蓄えられる。トレーニング終了後に、スイッチング回路６３が切り換えられて、アドレスカウンタ６２からのインクリメントするアドレスがメモリ４６ｂに対する読出しアドレスおよびメモリ２９ｂに対する書込みアドレスとして供給される。
【００４２】
メモリ４６ｂからの累算値が割算回路６８において、度数のカウント値で除算され、その出力に平均値、すなわち、予測された量子化データＤＴｘ∧が発生し、これがメモリ２９ｂに書込まれる。メモリ４６ｂからの最大値および最小値が存在領域データＭＡＸ∧およびＭＩＮ∧としてメモリ２９ｂに取り込まれる。この図６の構成によって、メモリ４６ｂの各アドレスのデータ領域が無限に必要となることを防止できる。
【００４３】
次に、この発明の他の実施例について説明する。他の実施例の記録回路、再生回路の全体的な構成は、図１と同一である。修正回路１７の他の例が図７に示されている。上述の修正回路１７の一例（図２）と対応する回路ブロックには、同一符号を付して示す。メモリ２９ｃには、後述のトレーニングによって、重み係数データω１〜ω８と誤差の許容範囲データσとが格納されている。
【００４４】
ブロック化回路２３が３×３のブロック（ブロック内の画素値をａ〜ｉで表す）を順次形成し、その中央の画素の実データｅが比較演算回路７１およびセレクタ７５に供給される。中央画素以外の他の８個の画素データがＡＤＲＣ符号化回路２４および演算回路７２に供給される。ＡＤＲＣ符号化回路２４は、図５と同様の構成のものであるが、８画素の比較出力ＤＴのみを発生する。ＡＤＲＣ符号化回路２４に接続された同時化回路２５によって、８ビットのクラスデータが形成され、これがメモリ２９ｃの読出しアドレスとして供給される。
【００４５】
メモリ２９ｃからの重み係数データω１〜ω８が演算回路７２に供給され、演算回路７２からは、次式で表される中央の画素ｅの予測値ｅ∧が発生する。
ｅ∧＝ω１ａ＋ω２ｂ＋ω３ｃ＋・・・＋ω８ｉ
演算回路７２からの推定値ｅ∧と誤差範囲データσとが加算回路７３に供給され、ｅ∧＋σが生成される。演算回路７２からの予測値ｅ∧と誤差範囲データσとが減算回路７４に供給され、ｅ∧−σが生成される。これらの加算回路７３および減算回路７４の出力データが比較演算回路７１に供給される。
【００４６】
比較演算回路７１は、存在領域、すなわち、ｅ∧−σ＜ｅ＜ｅ∧＋σが成立する時に、エラーがないと判定し、それ以外では、エラーがあると判定する。この比較演算回路７１がセレクタ７５の制御信号を発生し、セレクタ７５は、エラーがない時には、実データｅを選択し、エラーがある時には、予測値ｅ∧を選択する。セレクタ７５の出力端子７６に修正された出力データが発生する。
【００４７】
上述のメモリ２９ｃに必要なデータを格納するためのトレーニングの構成を図８に示す。トレーニングのために、入力端子４１に対して標準的な絵柄のディジタル画像信号が供給される。図３の構成と対応する回路ブロックには、同一参照符号を付す。ブロック化回路４３で形成されるブロックは、図８に示すように、参照符号ａ〜ｉの画素値のデータからなる。各ブロックのデータがＡＤＲＣ符号化回路４４、同定回路７７および誤差演算回路７８に供給される。同時化回路４５からの８ビットのクラス情報と、アドレスカウンタ４７からの順次アドレスとが同定回路７７に供給される。
【００４８】
同定回路７７は、最小自乗法によって、誤差の自乗和が最小となるような重み係数ω１〜ω８を同定する。この同定回路７７には、データメモリが設けられる。このデータメモリには、クラス情報であるアドレスに対して、ブロック内の画素データの値が書き込まれる。例えばあるクラスと対応するアドレスには、画素データａに関して（ａ１、ａ２、・・・、ａｎ）、画素データｂに関して（ｂ１、ｂ２、・・・、ｂｎ）、画素データｃに関して（ｃ１、ｃ２、・・・、ｃｎ）、・・・・・、画素データｉに関して（ｉ１、ｉ２、・・・、ｉｎ）、が蓄えられる。他のクラスのアドレスについても、同様に画素データが蓄えられる。
【００４９】
次に、蓄積データを使用した最小自乗法によって、誤差を最小とする係数データω１〜ω８が求められる。一つのクラスに注目すると、このクラスに関しては、下記の式が成り立つ。
ｅ１＝ω１ａ１＋ω２ｂ１＋ω３ｃ１＋・・・＋ω８ｉ１
ｅ２＝ω１ａ２＋ω２ｂ２＋ω３ｃ２＋・・・＋ω８ｉ２
・
・
・
ｅｎ＝ω１ａｎ＋ω２ｂｎ＋ω３ｃｎ＋・・・＋ω８ｉｎ
【００５０】
ここで、ａ１〜ａｎ、ｂ１〜ｂｎ、・・・・・、ｉ１〜ｉｎが既知であるので、ｅ１〜ｅｎ（実際の値）に対する誤差の自乗を最小とするような重み係数ω１〜ω８が求められる。他のクラスについても同様である。同定回路７７で求められた各クラスのω１〜ω８がアドレスカウンタ４７からのアドレスに対して、メモリ２９ｃに順次書込まれる。
【００５１】
誤差演算回路７８は、同定された係数ω１〜ω８とブロック内のｅを除く実データとを演算し、予測値ｅ∧を生成し、真値ｅと予測値ｅ∧との誤差を演算する。この誤差を検出するための演算は、各クラスについてなされる。あるクラスについては、次のような複数の誤差データＥｉが求められる。
Ｅ１＝ｅ∧１−ｅ１
Ｅ２＝ｅ∧２−ｅ２
・
・
・
Ｅｎ＝ｅ∧ｎ−ｅｎ
【００５２】
誤差演算回路７８の出力データＥ１〜Ｅｎが検出回路７９に供給される。検出回路７９は、各クラスの誤差の最大値ＭＡＸ、最小値ＭＩＮをそれぞれ検出する。検出回路７９の出力が乗算回路８０に供給される。乗算回路８０には、入力端子８１からの所定の係数Ｎ（但し、０＜Ｎ＜１）が供給される。乗算回路８０は、下記の演算を行い、誤差の許容範囲データσを生成する。
σ＝（ＭＡＸ−ＭＩＮ）×Ｎ／２
Ｎの値は、可変できることが望ましい。
【００５３】
乗算回路８０で生成されたデータσがメモリ２９ｃの各アドレスのデータ領域に順次書込まれる。以上のように、トレーニングによって、各アドレスのデータ領域には、重み係数ω１〜ω８と許容範囲データσとがそれぞれ格納される。このメモリ２９ｃが図７の修正回路において使用される。上述のように、メモリ２９ｃのデータを使用して、エラーの有無の検出とエラーの修正が可能である。
【００５４】
次に、この発明のさらに他の実施例について図９を参照して説明する。上述の図７の修正回路は、メモリ２９ｃから読出された許容範囲データσを固定としている。さらに他の実施例は、エラーの割合に応じてσを可変する学習機能を有するものである。図９中で図７と対応する回路ブロックに対しては、同一参照符号を付す。
【００５５】
メモリ２９ｃから読出された許容範囲データσが乗算回路８２を介して加算回路７３および減算回路７４に供給される。乗算回路８２がσを可変するための回路である。上述のように、比較演算回路７１からは、再生された画素データｅがエラーであるかどうかを示す１ビットの出力信号が発生する。この出力信号がカウンタ８３に供給され、エラーであることを示す（例えば｀１’  ）の出力信号をカウントする。カウンタ８３は、図示しないが１ライン毎にリセットされる。
【００５６】
図１０に示すように、３×３のブロックがブロック化回路２３によって順次形成される。カウンタ８３は、３ライン分の画素データで構成される複数のブロックに関してのエラー数をカウントする。カウンタ８３のカウント値がラッチ８４に保持され、ラッチ８４の出力がＲＯＭ８５にアドレスとして供給される。ＲＯＭ８３は、可変のための係数Ｋ（０＜Ｋ≦１）を発生する。この係数Ｋが乗算回路８２に供給され、乗算回路８２は、Ｋσを発生し、次の１ラインの処理にこの値が使用される。
【００５７】
ＲＯＭ８３に格納されているテーブルとしては、エラー数が少ない時には、Ｋを小とし、エラー数が多い時には、Ｋを大とする傾向のものである。すなわち、エラー数が少なければ、誤差の許容範囲σを小さくすることによって再生データを使用する割合を増加させ、一方、エラー数が多ければ、誤差の許容範囲σを大きくすることによって修正の割合を増加させる。その結果、再生画像の画質を向上できる。
【００５８】
なお、上述の修正回路の実施例と異なり、トレーニングをＤＣＴの係数で行ない、ＤＣＴの係数で修正を行うようにしても良い。また、記録データ量を圧縮するためのブロック符号化としては、ＤＣＴ以外のＡＤＲＣ、ベクトル量子化等を使用しても良い。
【００５９】
【発明の効果】
この発明によれば、エラー訂正符号を使用せずに、受信または再生された画像データのエラーを修正できる。従って、伝送データの冗長度の増大を防止することができる。図１１に示すように、トレーニングによって形成された各クラスの最大値ＭＡＸおよび最小値ＭＩＮの範囲内に、代表量子化データを中心として、そのクラスの実際のデータが含まれる確率が極めて高く、高精度にエラーを修正できる。
【図面の簡単な説明】
【図１】この発明を適用できるディジタルＶＴＲの記録／再生回路の全体的なブロック図である。
【図２】この発明による修正回路の一例のブロック図である。
【図３】修正用データを作成するための構成の一例のブロック図である。
【図４】ブロック化の説明のための略線図である。
【図５】１ビットＡＤＲＣ符号化回路の一例のブロック図である。
【図６】修正用データを作成するための実際的な構成の一例のブロック図である。
【図７】この発明による修正回路の他の例のブロック図である。
【図８】修正用データを作成するための構成の他の例のブロック図である。
【図９】この発明による修正回路のさらに他の例のブロック図である。
【図１０】この発明による修正回路のさらに他の例の説明のための略線図である。
【図１１】この発明のエラー修正の説明のための略線図である。
【符号の説明】
１７  修正回路
２９ａ、２９ｂ、２９ｃ  修正用データが格納されたメモリ
【図１】
0003557225.tif 000002
【図２】
0003557225.tif 000003
【図３】
0003557225.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003557225.tif 000010
【図１０】
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【図１１】
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