(57)【特許請求の範囲】
【請求項１】
第１配線と、
上記第１配線にソース・ドレイン経路が接続され、上記第１配線により動作電位が供給される複数のＭＯＳトランジスタを有する第１回路ブロックと、
第２配線と、
上記第２配線にソース・ドレイン経路が接続され、上記第２配線により動作電位が供給される複数のＭＯＳトランジスタを有する第２回路ブロックとを有し、
上記複数のＭＯＳトランジスタのソース・ドレイン経路には各ＭＯＳトランジスタのゲート・ソース間の電圧が0Vのときにもリーク電流が流れ、
上記第１配線は第１ＭＯＳＦＥＴのソース・ドレイン経路を介して第３配線に接続され、
上記第２配線は第２ＭＯＳＦＥＴのソース・ドレイン経路を介して上記第３配線に接続され、
上記第１ＭＯＳＦＥＴは第１制御信号を受け、該第１制御信号が第１状態のとき、上記第１回路ブロックの複数のＭＯＳトランジスタのソース・ドレイン経路に第１電流が流れ、
該第１制御信号が第２状態のとき、上記第１回路ブロックの複数のＭＯＳトランジスタのソース・ドレイン経路に上記第１電流よりも小さい第２電流が流れるように制限され、
上記第２ＭＯＳＦＥＴは第２制御信号を受け、該第２制御信号が上記第１状態のとき上記第２回路ブロックの複数のＭＯＳトランジスタのソース・ドレイン経路に第３電流が流れ、
該第２制御信号が上記第２状態のとき、上記第２回路ブロックの複数のＭＯＳトランジスタのソース・ドレイン経路に上記第３電流よりも小さい第４電流が流れるように制限され、
上記第３配線は第１方向に延在し、
上記第１配線は上記第１方向と交わる第２方向に延在するように配置され、
上記第２配線は上記第２方向に延在するように配置されることを特徴とする半導体集積回路。
【請求項２】
上記第２方向は上記第１方向に対して垂直であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記第１配線は第２方向上にある第１電位点より更に第１方向に延在することを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
第１配線、第２配線、第３配線、第４配線、第５配線、第６配線と、
第１回路ブロック、第２回路ブロック、第３回路ブロック、第４回路ブロックとを有し、
上記第１配線は、上記第３配線により上記第１回路ブロックに動作電圧を供給し、上記第１配線と上記第３配線は第１ＭＯＳＦＥＴのソース・ドレイン経路を介して接続され、
上記第１配線は、上記第４配線により上記第２回路ブロックに動作電圧を供給し、上記第１配線と上記第４配線は第２ＭＯＳＦＥＴのソース・ドレイン経路を介して接続され、
上記第１回路ブロックは上記第３配線とソース・ドレイン経路が接続された第３ＭＯＳＦＥＴを有し、
上記第３ＭＯＳＦＥＴのソース・ドレイン経路には上記第３ＭＯＳＦＥＴのゲートとソースの電位差がOVであるときも貫通電流が流れ、
上記第１ＭＯＳＦＥＴはゲートに第１制御信号を受け、上記第１制御信号により上記第３ＭＯＳＦＥＴのソース・ドレイン経路に流れる上記貫通電流は制御され、
上記第２回路ブロックは上記第４配線とソース・ドレイン経路が接続された第４ＭＯＳＦＥＴを有し、
上記第４ＭＯＳＦＥＴのソース・ドレイン経路には上記第４ＭＯＳＦＥＴのゲートとソースの電位差がOVでも貫通電通が流れ、
上記第２ＭＯＳＦＥＴはゲートに第２制御信号を受け、上記第２制御信号により上記第４ＭＯＳＦＥＴに流れる上記貫通電流を小さくなるように制御し、
上記第２配線は、上記第５配線により上記第３回路ブロックに動作電圧を供給し、上記第２配線と上記第５配線は第５ＭＯＳＦＥＴのソース・ドレイン経路を介して接続され、
上記第２配線は、上記第６配線により上記第４回路ブロックに動作電圧を供給し、上記第２配線と上記第６配線は第６ＭＯＳＦＥＴのソース・ドレイン経路を介して接続され、
上記第３回路ブロックは上記第５配線とソース・ドレイン経路が接続された第７ＭＯＳＦＥＴを有し、
上記第７ＭＯＳＦＥＴのソース・ドレイン経路には上記第７ＭＯＳＦＥＴのゲートとソースの電位差が０Ｖでも貫通電流が流れ、
上記第５ＭＯＳＦＥＴはゲートに第３制御信号を受け、上記第３制御信号の状態により上記第７ＭＯＳＦＥＴに流れる貫通電流を小さくなるように制御し、
上記第４回路ブロックは上記第６配線とソース・ドレイン経路が接続された第８ＭＯＳＦＥＴを有し、
上記第８ＭＯＳＦＥＴのソース・ドレイン経路には上記第８ＭＯＳＦＥＴのゲートとソースの電位差が０Ｖでも貫通電通が流れ、
上記第６ＭＯＳＦＥＴはゲートに第４制御信号を受け、上記第４制御信号の状態により上記第８ＭＯＳＦＥＴに流れる貫通電流を小さくなるように制御し、
上記第１配線と上記第２配線とは第１方向に延在し、
上記第３配線、上記第４配線、上記第５配線と上記第６配線とは第２方向に延在し、
上記第２方向は上記第１方向と交わることを特徴とする半導体集積回路。
【請求項５】
上記第１方向と上記第２方向は垂直に交わることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
上記第３配線は上記第２方向上の第１電位点より更に第１方向に延在し、
上記第５配線は上記第２方向上の第２電位点より更に第１方向に延在することを特徴とする請求項４又は請求項５に記載の半導体集積回路。
【請求項７】
上記第１回路ブロック、上記第２回路ブロックはデコーダであり、上記第３回路ブロックと上記第４回路ブロックはワードドライバであり、ワードドライバにより選択されるメモリセルはＤＲＡＭであることを特徴とする請求項４乃至請求項６のいずれかに記載の半導体集積回路。
【請求項８】
論理ゲートを含んだ第１四辺形領域と、
第１、第２、第３、及び第４の配線とを有し、
上記第１四辺形領域の第１辺は第１方向に延在し、
上記第１四辺形領域の第２辺は上記第１辺と角を共有し、第２方向に延在し、
上記第１の配線と第２の配線は上記第１四辺形領域の第１辺に沿って、第１方向に延在し、
上記第３の配線と第４の配線は上記第１四辺形領域の第２辺に沿って、第２方向に延在し、
第１ＭＯＳＦＥＴのソース・ドレイン経路は上記第１配線と上記第２配線の間に配置され、
第２ＭＯＳＦＥＴのソース・ドレイン経路は上記第３配線と上記第４配線の間に配置され、
上記第２配線は第３ＭＯＳＦＥＴ群のソースと接続され、上記第３ＭＯＳＦＥＴ群はそれぞれ上記論理ゲートの一部を構成し、
上記第４配線は第４ＭＯＳＦＥＴ群のソースと接続され、上記第４ＭＯＳＦＥＴ群はそれぞれ上記論理ゲートを構成し、
上記第３ＭＯＳＦＥＴ群のソース・ドレイン経路には上記第３ＭＯＳＦＥＴ群のゲートとソースの電位差が０Ｖでも貫通電通が流れ、
上記第４ＭＯＳＦＥＴ群のソース・ドレイン経路には上記第４ＭＯＳＦＥＴ群のゲートとソースの電位差が０Ｖでも貫通電通が流れ、
上記第１ＭＯＳＦＥＴはそのゲートの受ける第１制御信号の値により、上記第３ＭＯＳＦＥＴ群のソース・ドレイン経路を流れる電流を制限し、
上記第２ＭＯＳＦＥＴはそのゲートの受ける第２制御信号の値により、上記第４ＭＯＳＦＥＴ群のソース・ドレイン経路を流れる電流を制限することを特徴とする半導体集積回路。
【請求項９】
上記第１四辺形領域の第３辺と、辺を共有する第２四辺形領域を有し、
上記第２四辺形領域にはＤＲＡＭのメモリセルが構成され、
上記第３ＭＯＳＦＥＴ群から構成された論理ゲートはデコーダ回路を構成し、
上記第４ＭＯＳＦＥＴ群から構成された論理ゲートはワードドライバ回路を構成し、
上記ワードドライバ回路は上記ＤＲＡＭのメモリセルを選択することを特徴とする請求項８記載の半導体集積回路。
【請求項１０】
上記第１配線と上記第２配線との間に更に接続された第１回路と、
上記第３配線と上記第４配線との間に更に接続された第２回路とを有し、
上記第１回路は上記第１ＭＯＳＦＥＴがオフ状態のときには上記第２配線の電位を上記第１配線の電位よりも下げ、
上記第２回路は上記第２ＭＯＳＦＥＴがオフ状態のときには上記第４配線の電位を上記第３配線の電位よりも下げ、
上記第１と第２ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴであることを特徴とする請求項８又は請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は微細ＭＯＳトランジスタで構成された半導体集積回路に係り、特に高速・低電力動作に適した回路に関する。
【０００２】
【従来の技術】
非特許文献１に述べられているように、ＭＯＳトランジスタが微細化されるにつれてその耐圧が低下するために、その動作電圧を低くせざるを得ない。
この場合に、高速動作を維持するためには、動作電圧の低下に見合ってＭＯＳトランジスタのしきい電圧（ＶＴ）も低下させる必要がある。これは、動作速度は、ＭＯＳトランジスタの実効ゲート電圧、すなわち動作電圧からＶＴを差し引いた値で支配され、この値が大きいほど高速だからである。しかし、ＶＴを０．４Ｖ程度以下にすると、以下に述べるように、ＭＯＳトランジスタのサブスレッショルド特性（テーリング特性）によって、トランジスタを完全にオフすることはもはやできなくなり、直流電流が流れるという現象が生ずる。
【０００３】
図４９に示す従来のＣＭＯＳインバータについて説明する。理想的には、入力信号ＩＮが低レベル（＝ＶＳＳ）の時はＮチャネルＭＯＳトランジスタＭＮがオフ、ＩＮが高レベル（＝ＶＣＣ）の時はＰチャネルＭＯＳトランジスタＭＰがオフになり、いずれにしても電流が流れることはない。しかし、ＭＯＳトランジスタのＶＴが低くなると、サブスレッショルド特性を無視することができなくなる。
【０００４】
図５０に示すように、サブスレッショルド領域におけるドレイン電流ＩＤＳは、ゲート・ソース間電圧ＶＧＳの指数関数に比例し、次式で表される。
【０００５】
【数１】
0003567160.tif 000002
【０００６】
ただし、ＷはＭＯＳトランジスタのチャネル幅、Ｉ０、Ｗ０はＶＴを定義する際の電流値およびチャネル幅、Ｓはテーリング係数（ＶＧＳ−ｌｏｇ  ＩＤＳ特性の傾きの逆数）である。したがって、ＶＧＳ＝０でもサブスレッショルド電流
【０００７】
【数２】
0003567160.tif 000003
【０００８】
が流れる。図４９のＣＭＯＳインバータでオフ状態のトランジスタはＶＧＳ＝０であるから、非動作時において高電源電圧ＶＣＣから接地電位である低電源電圧ＶＳＳに向かって上記の電流ＩＬが流れることになる。
このサブスレッショルド電流は、図５０に示すように、しきい電圧をＶＴからＶＴ’に低下させると、ＩＬからＩＬ’に指数関数的に大きくなる。
数２の上式から明らかなように、サブスレッショルド電流を低減するためには、ＶＴを大きくするかＳを小さくすればよい。しかし、前者は実効ゲート電圧の低下による速度の低下を招く。特に、耐圧の点から微細化とともに動作電圧を低くしていくと、速度低下は顕著になり、微細化の利点を生かせなくなるので好ましくない。また後者は、室温動作を前提とする限り、次の理由により困難である。
テーリング係数Ｓは、ゲート絶縁膜の容量ＣＯＸとゲート下の空乏層の容量ＣＤにより、次のように表される。
【０００９】
【数３】
0003567160.tif 000004
【００１０】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。上式から明らかなように、ＣＯＸおよびＣＤの如何にかからわずＳ≧ｋＴ  ｌｎ  １０／ｑであり、室温では６０ｍＶ以下にすることは困難である。
以上述べた現象のために、多数のＭＯＳトランジスタで構成された半導体集積回路の実質的な直流電流は著しく増大してしまう。特に高温動作時には、ＶＴが低くＳが大きくなるため、この問題はさらに深刻になる。低電力化が重要である今後のコンピュータ等のダウンサイジング時代においては、このサブスレッショルド電流の増大は本質的な問題である。
【非特許文献１】
１９８９  インターナショナル  シンポジウム  オン  ブイ・エル・エス・アイテクノロジー，システムズ  アンド  アプリケーションズ、プロシーディングズ  オブ  テクニカル  ペーパーズ（１９８９年５月）第１８８頁から第１９２頁（１９８９  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｓｙｓｔｅｍｓ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．１８８−１９２  （Ｍａｙ  １９８９））
【００１１】
【発明が解決しようとする課題】
本発明の目的は、ＭＯＳトランジスタを微細化しても高速・低電力の半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するための一つの手段は、本発明では、ＭＯＳトランジスタのソースと電源の間に大電流と小電流との電流供給を制御する制御回路手段を挿入し、用途に応じてこれらの電流を切り換えてＭＯＳトランジスタ回路に供給する。たとえば、高速動作が要求される時は大電流を供給し、低消費電力が要求される時は小電流を供給する。その際に、上記ＭＯＳトランジスタのソースに接続される電源線と上記電源に接続される電源線を交差するように配置する。
【００１３】
上記の構成により通常動作時には高速動作が要求されるので、上記電流供給手段から大電流をＭＯＳトランジスタ回路に供給し、高速動作を可能にする。この時、ＭＯＳトランジスタ回路には前述のとおり直流電流が流れるが、動作電流すなわち負荷の充放電電流に比べて普通十分小さいので差し支えない。
一方、待機時には低消費電力が要求されるので、供給される電流を小電流に切り換え、サブスレッショルド電流を抑える。この時、電流が制限されることにより、ＭＯＳトランジスタ回路の論理振幅は一般に大電流供給時よりも小さくなるが、論理レベルを保証できる程度であれば差し支えない。
【００１４】
【発明の実施の形態】
以下、まず、参考例として図１〜図３５及び図４０〜図４３を参照して本発明を適用する半導体集積回路を説明し、図３６〜図３９及び図４４〜図４８を参照して具体的な実施例を説明する。
【００１５】
まず、図１は本発明を適用する半導体集積回路の原理を説明するのに好適な参考例である。
図１（ａ）は参考例によるインバータの回路図である。図中、ＬはＣＭＯＳインバータであり、ＰチャネルＭＯＳトランジスタＭＰとＮチャネルＭＯＳトランジスタＭＮからなる。本発明を適用する半導体集積回路は、後述のように、インバータだけでなくＮＡＮＤ、ＮＯＲなどの論理ゲートあるいは論理ゲート群にも適用できるが、ここでは簡単のためインバータの場合について説明する。ＳＣおよびＳＳはスイッチ、ＲＣおよびＲＳは抵抗であり、本参考例の特徴は、インバータＬの電源端子ＶＣＬ、ＶＳＬと電源ＶＣＣ、ＶＳＳの間にそれぞれスイッチＳＣ、ＳＳと抵抗ＲＣ、ＲＳが並列に挿入されていることであり、これにより以下に説明するようにサブスレッショルド電流低減が実現される。
高速動作が要求される時間帯には、スイッチＳＣ、ＳＳをオンにし、ＶＣＣ、ＶＳＳを直接インバータＬに印加する（以下、高速動作モードという）。ＭＰ、ＭＮのしきい電圧（ＶＴ）を低く設定しておけば、高速動作させることができる。この時、前述のようにインバータＬにはサブスレッショルド電流が流れるが、これは普通、動作電流すなわち負荷の充放電電流に比べて十分小さいので問題にならない。
【００１６】
一方、低消費電力が要求される時間帯には、スイッチＳＣ、ＳＳをオフにして、抵抗ＲＣ、ＲＳを通してインバータに電源を供給する（以下、低消費電力モードという）。サブスレッショルド電流が抵抗を通して流れることによる電圧降下により、ＶＣＬはＶＣＣよりも低下し、ＶＳＬはＶＳＳよりも上昇する。図２に示すように、この電圧降下により、次の２種の機構によってサブスレッショルド電流が減少する。尚、入力信号ＩＮが低レベル（ＶＳＳ）の場合のＭＮについて説明するが、ＩＮが高レベル（ＶＣＣ）の場合のＭＰも同様である。
（ｉ）ソース電位ＶＳＬが上昇するため、バックゲートバイアスＶＢＳ＝ＶＳＳ−ＶＳＬ＝−ＶＭがかかり、しきい電圧がＶＴ０からＶＴ１まで上昇する。しきい電圧の上昇分は、
【００１７】
【数４】
0003567160.tif 000005
【００１８】
である。これにより、サブスレッショルド電流はＩＬ０からＩＬ１まで減少する。減少率は、
【００１９】
【数５】
0003567160.tif 000006
【００２０】
である。ここでＫは基板効果係数である。例えば、ＶＭ＝０．３Ｖ、Ｋ＝０．４√Ｖ、Ｓ＝１００ｍＶ／ｄｅｃａｄｅ、２ψ＝０．６４Ｖならば、サブスレッショルド電流は２１％に低減される。
【００２１】
（ｉｉ）ソース電位ＶＳＬが上昇するため、ゲート・ソース間電圧ＶＧＳ＝ＶＳＳ−ＶＳＬ＝−ＶＭが負になる。これにより、サブスレッショルド電流はさらにＩＬ１からＩＬ２まで減少する。減少率は、
【００２２】
【数６】
0003567160.tif 000007
【００２３】
である。例えば、ＶＭ＝０．３Ｖ、Ｓ＝１００ｍＶ／ｄｅｃａｄｅならば、サブスレッショルド電流は０．１％に低減される。
（ｉ）（ｉｉ）の効果を併せると、
【００２４】
【数７】
0003567160.tif 000008
【００２５】
となる。例えば、ＶＭ＝０．３Ｖならば０．０２％になる。ここで、ＶＭは方程式
【００２６】
【数８】
0003567160.tif 000009
【００２７】
の解である。
尚、インバータＬのＭＯＳトランジスタＭＰ、ＭＮのバックゲートはそれぞれのソース（ＶＣＬ、ＶＳＬ）に接続してもよいが、（ｉ）の効果を得るためには図１（ａ）のようにＶＣＣ、ＶＳＳに接続する方が望ましい。
【００２８】
図３にサブスレッショルド電流低減効果を示す。ここでは、将来の超低電圧動作の超高集積ＬＳＩを想定し、バックゲートバイアスが０のときのしきい電圧ＶＴ０＝０．０５〜０．１５Ｖ、ＬＳＩ全体のオフ状態のトランジスタのチャネル幅の総和Ｗ＝１００ｍである場合について計算している。抵抗を大きくするほどＶＭが大きくなり、効果が大きくなる。
ただし、図１（ｂ）に示すように、出力信号ＯＵＴの論理振幅は入力信号ＩＮの論理振幅よりも小さくなるので、多段接続の際は信号の電圧レベルに注意しなければならないが、これについては後述する。
【００２９】
また、本発明を適用する半導体集積回路にはしきい電圧のバラツキを自動的に補償する作用がある。すなわち、しきい電圧が低くサブスレッショルド電流が大きいときは、抵抗による電圧降下ＶＭが大きくなり、しきい電圧が高くサブスレッショルド電流が小さいときは、ＶＭが小さくなる。いずれの場合も、電流の変動が抑制される。図３から明らかなように、サブスレッショルド電流の変動は抵抗値が大きいほど小さい。例えば、抵抗値を３ｋΩ以上にすれば、しきい電圧が±０．０５Ｖばらついても、サブスレッショルド電流ＩＬの変動は±２０％以内に抑えられる。
【００３０】
次に、参考例１で説明したスイッチと抵抗の具体的な実現方法を示す。図４は、スイッチと抵抗とをともにＭＯＳトランジスタで実現した例である。
スイッチ用のＭＯＳトランジスタＭＣ１とＭＳ１は、コンダクタンスの大きいＭＯＳトランジスタであり、それぞれ図１のスイッチＳＣ、ＳＳに相当する。高速動作モードの時は、信号φＣを低レベル、φＳを高レベルにすることによって、ＭＣ１、ＭＳ１はオンになる。φＣ、φＳの電圧レベルは、それぞれＶＳＳ、ＶＣＣでもよいが、ＭＣ１、ＭＳ１のコンダクタンスをより大きくするために、φＣをＶＳＳよりも低く、φＳをＶＣＣよりも高くしてもよい。そのための電圧は、チップの外部から与えるか、ＥＥＰＲＯＭやＤＲＡＭで周知のオンチップ昇圧回路で発生させればよい。
低消費電力モードのときは逆に、φＣを高レベル、φＳを低レベルにすることによって、ＭＣ１、ＭＳ１はオフになる。この時は、電流を確実に抑止できるようにしなければならない。そのためには、次の２通りの方法がある。第１の方法は、外部電圧またはオンチップ昇圧回路によって、φＣをＶＣＣよりも高く、φＳをＶＳＳよりも低くすることである。第２の方法は、ＭＣ１、ＭＳ１として、インバータＬに用いられているものよりもしきい電圧が高い（よりエンハンスメントの）トランジスタを用いることである。第１の方法は、しきい電圧の異なるトランジスタを作るための工程が不要であるという利点がある。一方、第２の方法は、外部電圧を受ける端子あるいはオンチップ昇圧回路が不要であるから、面積の点で有利である。
ＭＯＳトランジスタＭＣ２とＭＳ２はコンダクタンスの小さいＭＯＳトランジスタであり、それぞれ図１の抵抗ＲＣ、ＲＳに相当する。これらのトランジスタは、ゲートがそれぞれＶＳＳ、ＶＣＣに接続されており、常にオンである。これらのトランジスタはオフにする必要がないので、そのしきい電圧は低くても差し支えない。
【００３１】
次に、本発明を適用する半導体集積回路が適用される時間帯について述べる。図５に信号φＣ、φＳのタイミングの例を示す。
図５（ａ）および（ｂ）は、本発明を適用する半導体集積回路をメモリＬＳＩに適用した場合である。メモリＬＳＩは、チップエネーブル信号ＣＥ￣（補信号）が低レベルのとき動作状態、高レベルのとき待機状態になる。図５（ａ）の場合は、信号φＣは、ＣＥ￣の立下りに同期して低レベルになり、ＣＥ￣の立上りからやや遅れて高レベルになる。信号φＳはその逆である。従って、図中のａの時間帯は高速動作モード、ｂの時間帯は低消費電力モードになる。一般に多数のメモリＬＳＩを用いたメモリ装置では、動作状態にあるＬＳＩは少数であり、大多数のＬＳＩは待機状態にある。従って、待機状態にあるＬＳＩを低消費電力にすれば、メモリ装置全体の低消費電力化に大きく寄与する。なお、ＣＥ￣の立上りから低消費電力モードに入るまでに遅延を設ける理由は、この間にＬＳＩの内部回路のリセットが行われるからである。
図５（ｂ）はさらに低消費電力化を図った例である。ここでは、ＣＥ￣が変化した直後のみを高速動作モードにしている。すなわち、ＣＥ￣が低レベルになった直後はデータの読出し／書込みが行なわれ、ＣＥ￣が高レベルになった直後は内部回路のリセットが行なわれるので、これらの時間帯は高速動作モードとし、その他の時間帯は低消費電力モードにしている。なお、ここには記載されていないが、アドレス信号が変化したときに高速動作モードに入るようにしてもよい。
図５（ｃ）は本発明を適用する半導体集積回路をマイクロプロセッサに適用した例である。通常動作状態では、クロックＣＬＫが印加されている。このとき、信号φＣは低レベル、φＳは高レベルであり、高速動作モードである。マイクロプロセッサが待機状態またはデータ保持状態になると、クロックＣＬＫが停止し、信号ＢＵが高レベルになる。これに同期して、φＣは高レベル、φＳは低レベルになり、低消費電力モードになる。これにより、マイクロプロセッサの消費電力が低減され、電池などの小容量の電源で長時間バックアップすることが可能になる。
【００３２】
図６は、図４の回路を実現するためのデバイス構造の一例である。この図のポリシリコン１３０、１３１、１３２、１３３がそれぞれ図４のＭＣ２、ＭＰ、ＭＮ、ＭＳ２のゲートに相当する（ＭＣ１、ＭＳ１はここには記載されていない）。
注意すべきことは、ＭＣ２とＭＰとが同一のｎウェル１０１（ｎ＋拡散層１２０を介してＶＣＣに接続されている）を共有していることである。ＭＮとＭＳ２も同様にｐ基板（ＶＳＳに接続されている）１００を共有している。これからわかるように、ＭＯＳトランジスタのバックゲートをＶＣＣ、ＶＳＳに接続する方が、ソースに接続する場合に比べて、前述の（ｉ）の効果が得られるだけでなく、レイアウト面積の点でも有利である。
ここに示した例では、ｐ基板中にｎウェルを形成しているが、逆にｎ基板中にｐウェルを形成してもよい。あるいは、アイ・エス・エス・シー・シー、ダイジェスト・オブ・テクニカル・ペーパーズ、第２４８頁から第２４９頁、１９８９年２月（ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．２４８−２４９，  Ｆｅｂ．１９８９）に記載されているような三重ウェル構造を用いてもよい。
【００３３】
図７にスイッチと抵抗の他の実現方法を示す。本参考例の特徴は、カレントミラー回路を用いていることである。すなわち、しきい電圧が同じＭＯＳトランジスタＭＣ２とＭＣ３は、ゲートとソースを共有するいわゆるカレントミラー回路を成しており、ＭＣ２には電流源Ｉ０に比例する電流が流れ、そのインピーダンスは大きい。ＭＳ２とＭＳ３についても同様である。したがって、ＭＣ２、ＭＳ２は高抵抗とみなすことができる。尚、電流源Ｉ０とＭＣ３、ＭＳ３から成る回路ＣＳを複数の論理ゲートで共有してもよい。
カレントミラー回路はここに示した回路だけでなく、他の回路でもよい。例えば、ＭＯＳトランジスタの代わりにバイポーラトランジスタを用いてもよい。
【００３４】
このように、スイッチと抵抗の実現方法は、いろいろな変形がありうる。要は、高速動作が要求される時間帯には大電流を、低消費電力が要求される時間帯には小電流を流す手段であればよい。以下の図面では、簡単のため、図１のようにスイッチと抵抗で表すことにする。
【００３５】
インバータのＭＯＳトランジスタのバックゲートは、ＶＣＣ、ＶＳＳに限らず別の電源に接続してもよく、その電圧を可変にしてもよい。図８にその例を示す。ここでは、ＭＰ、ＭＮのバックゲートをそれぞれ電源ＶＷＷ、ＶＢＢに接続し、それらのバックゲート電圧値を動作時と待機時とで変えている。ＶＢＢについて言えば、高速動作が要求される時間帯にはＶＢＢを浅くして（あるいは極端な場合わずかに正にして）ＭＮのＶＴを低くして高速動作を可能にする。低消費電力が要求される時間帯にはＶＢＢを深くしてＭＮのＶＴを高くして、サブスレッショルド電流を抑える。これにより、前記（ｉ）の効果がさらに大きくなる。以上ＶＢＢについて述べたが、ＶＷＷも電圧の極性が逆になるだけで同様である。なお、この種のバックゲート電圧発生回路は、例えばアイ・エス・エス・シー・シー、ダイジェスト・オブ・テクニカル・ペーパーズ、第２５４頁から第２５５頁、１９８５年２月（ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．２５４−２５５，  Ｆｅｂ．１９８５）に記載されている。
【００３６】
図９は、図８の回路を実現するためのデバイス構造の一例である。ここでは、前述の三重ウェル構造を用いており、ｎウェル１０５（ＰチャネルＭＯＳトランジスタのバックゲート）はｎ＋拡散層１２０を介してＶＷＷに、ｐウェル１０３（ＮチャネルＭＯＳトランジスタのバックゲート）はｐ＋拡散層１２７を介してＶＢＢに接続されている。
この三重ウェル構造は、Ｐチャネル、Ｎチャネル共に回路ごとに独立したウェルに入れることができるので、回路ごとにバックゲート電圧を設定できるという利点がある。例えば、１つのＬＳＩ内に動作状態にある回路と待機状態にある回路が混在する場合、前者のバックゲート電圧を浅く、後者のバックゲート電圧を深くすることができる。
【００３７】
次に、インバータを多段接続したインバータ列の場合について述べる。簡単のため、まず２段の場合で原理を説明する。
図１０（ａ）は、ＣＭＯＳインバータＬ１、Ｌ２を接続した場合の回路図である。各段のインバータごとに、スイッチＳＣｉ、ＳＳｉと抵抗ＲＣｉ、ＲＳｉ（ｉ＝１，２）が挿入されている。
高速動作モードでは、４個のスイッチをすべてオンにし、ＶＣＣ、ＶＳＳを直接インバータＬ１、Ｌ２に印加する。インバータのＭＯＳトランジスタのしきい電圧（ＶＴ）を低く設定しておけば、高速動作させることができる。一方、低消費電力モードでは、４個のスイッチをすべてオフにして、抵抗を通してインバータに電源を供給する。サブスレッショルド電流が抵抗を通して流れることによる電圧降下により、ＶＣＬ１、ＶＣＬ２はＶＣＣよりも低下し、ＶＳＬ１、ＶＳＬ２はＶＳＳよりも上昇する。
第１段のインバータＬ１については、図１の場合と同様に、前記（ｉ）（ｉｉ）の機構によってサブスレッショルド電流が減少する。しかし、図１０（ｂ）に示すように、Ｌ１の出力Ｎ１の論理振幅は入力信号ＩＮの論理振幅よりも小さい。すなわち、ＩＮが低レベル（＝ＶＳＳ）の時はＮ１の電圧レベルはＶＣＬ１になり、ＩＮが高レベル（＝ＶＣＣ）の時はＮ１の電圧レベルはＶＳＬ１になる。これが第２段のインバータＬ２の入力となるから、Ｌ２のサブスレッショルド電流低減のためには、ＶＣＣ＞ＶＣＬ１＞ＶＣＬ２、ＶＳＳ＜ＶＳＬ１＜ＶＳＬ２となるように抵抗値を設定するのが望ましい。これにより、Ｌ２についても前記（ｉ）（ｉｉ）の機構によってサブスレッショルド電流が減少する。ＶＣＬ１＝ＶＣＬ２、ＶＳＬ１＝ＶＳＬ２の時は、（ｉ）による効果は得られるが（ｉｉ）による効果は得られない。
【００３８】
図１１（ａ）に示す多段接続の場合も上と同様で、ＶＣＣ＞ＶＣＬ１＞ＶＣＬ２＞……＞ＶＣＬｋ、ＶＳＳ＜ＶＳＬ１＜ＶＳＬ２＜……＜ＶＳＬｋとなるようにするのがよい。ただし、図１１（ｂ）に示すように、１段ごとに論理振幅が小さくなるので、適宜レベル変換回路を挿入して振幅を回復させる。この例では、ｋ段のインバータの後にレベル変換回路ＬＣを付加して、出力信号ＯＵＴの論理振幅が入力信号ＩＮと同じになるようにしている。この種のレベル変換回路は、例えばシンポジウム・オン・ブイ・エル・エス・アイ・サーキッツ、ダイジェスト・オブ・テクニカル・ペーパーズ、第８２頁から第８３頁、１９９２年６月（Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．８２−８３，  Ｊｕｎｅ  １９９２）に記載されている。
レベル変換回路ＬＣは高速動作時には不要である。なぜなら、スイッチがすべてオンになっているので、ＶＣＬ１＝ＶＣＬ２＝……＝ＶＣＬｋ＝ＶＣＣ、ＶＳＬ１＝ＶＳＬ２＝……＝ＶＳＬｋ＝ＶＳＳであり、論理振幅の減少がないからである。したがって、高速動作時には、スイッチＳＬＣをオンにしてレベル変換回路をバイパスさせることによって、遅延を避けることができる。
【００３９】
図１２（ａ）に多段接続インバータ列の他の例を示す。この例では、スイッチＳＣ、ＳＳと抵抗ＲＣ、ＲＳがすべてのインバータＬ１〜Ｌｋにより共有されており、電圧ＶＣＬ、ＶＳＬはＬ１〜Ｌｋに共通である。それゆえに、図１０の説明で述べたように、前記（ｉ）の機構によるサブスレッショルド電流低減効果は得られるが（ｉｉ）による効果は得られない。したがって、サブスレッショルド電流低減効果は前参考例よりも小さくなる。
しかし、その反面スイッチと抵抗のレイアウト面積が節約できるという利点がある。また、図１２（ｂ）に示すように、すべての信号（入出力信号を含めて）の電圧レベルが同一であり、前参考例のような論理振幅の減少がないという特長がある。そのため、レベル変換回路は不要であり、また、ＮＡＮＤ、ＮＯＲなどの論理が組みやすいという利点がある。
【００４０】
次に、本発明を適用する半導体集積回路を一般の組合せ論理回路に適用する場合について述べる。
【００４１】
例えば、図１３に示す組合せ論理回路を考える。これに本発明を適用する半導体集積回路を適用するには、まず論理ゲートを図１３のようにグループ分けする。この例では、１５個の論理ゲートＬ１〜Ｌ１５が３つのグループＧ１、Ｇ２、Ｇ３に分けられている。グループ分けに当たっては、第ｉ番目のグループに含まれる論理ゲートの出力信号は、第（ｉ＋１）番目以降のグループの論理ゲートにのみ入力されるようにする。
【００４２】
次に、図１４に示すように、各グループごとに電源との間にスイッチと抵抗を挿入する。論理ゲートの出力信号の論理振幅は、図１１の場合と同様に、１段ごとに小さくなるから、図１４に示すようにレベル変換回路群ＧＣ１、ＧＣ２を挿入して振幅を回復させる。尚、図示されていないが、高速動作時には図１１の場合と同様にレベル変換回路群ＧＣ１、ＧＣ２をパイパスさせてもよい。
本参考例の特徴の１つは、同じグループに含まれる論理ゲートは、スイッチと抵抗を共有していることである。図１３の例で言えば、グループＧ１に含まれる３個のインバータは、スイッチＳＣ１、ＳＳ１と抵抗ＲＣ１、ＲＳ１を共有している。
本参考例のもう１つの特徴は、レベル変換回路の前後のグループでスイッチと抵抗を共有していることである。すなわち、グループＧ１とＧｋ＋１はスイッチＳＣ１、ＳＳ１および抵抗ＲＣ１、ＲＳ１を、グループＧ２とＧｋ＋２はスイッチＳＣ２、ＳＳ２および抵抗ＲＣ２、ＲＳ２を、……、グループＧｋとＧ２ｋはスイッチＳＣｋ、ＳＳｋおよび抵抗ＲＣｋ、ＲＳｋをそれぞれ共有している。
このように、複数の論理ゲートでスイッチと抵抗を共有することにより、ＬＳＩ全体として見ればスイッチと抵抗との数を低減でき、レイアウト面積を節約できる。
【００４３】
図１５に本発明を適用する半導体集積回路の他の参考例を示す。図１５の参考例がこれまでの参考例と相違するのは、電圧リミッタ（降圧回路、昇圧回路）ＶＣ１、ＶＣ２、……、ＶＣｋ、ＶＳ１、ＶＳ２、……、ＶＳｋを用いていることである。
低消費電力が要求される時には、スイッチＴＣ１〜ＴＣｋ、ＴＳ１〜ＴＳｋを図示の側に切換え、電圧リミッタによって論理ゲート群に電源を供給する。電圧リミッタＶＣ１、ＶＣ２、……、ＶＣｋは、電源電圧ＶＣＣ側の降圧回路として動作し、ＶＣＣよりも低くほぼ安定化された内部電圧ＶＣＬ１、ＶＣＬ２、……、ＶＣＬｋをそれぞれ発生する。一方、ＶＳ１、ＶＳ２、……、ＶＳｋは、接地ＶＳＳ側の昇圧回路として動作し、ＶＳＳよりも高くほぼ安定化された内部電圧ＶＳＬ１、ＶＳＬ２、……、ＶＳＬｋをそれぞれ発生する。発生する電圧は前述の参考例と同様に、ＶＣＣ＞ＶＣＬ１＞ＶＣＬ２＞……＞ＶＣＬｋ、ＶＳＳ＜ＶＳＬ１＜ＶＳＬ２＜……＜ＶＳＬｋとするのがよい。尚、この種の電圧リミッタについては、特開平２−２４６５１６号公報に開示されている。
逆に、高速動作が要求される時は、スイッチを図示されているのとは反対側に切換えて、ＶＣＣ、ＶＳＳを直接論理ゲート群に印加して、高速動作を可能にする。尚、この時は電圧リミッタは不要になるので、その動作を停止させてもよい。
【００４４】
これまでの参考例は、インバータ列や組合せ論理回路といったフィードバックのない回路であったが、本発明を適用する半導体集積回路はフィードバックのある回路にも適用できる。一例として、図１６（ａ）に示す２個のＮＡＮＤゲートを組合せたラッチ回路の場合について説明する。
図１６（ｂ）に回路図を示す。２個のＮＡＮＤゲートＬ１、Ｌ２と電源Ｖｃｃおよび接地Ｖｓｓとの間に、それぞれスイッチＳＣ１、ＳＳ１、ＳＣ２、ＳＳ２および抵抗ＲＣ１、ＲＳ１、ＲＣ２、ＲＳ２が挿入されている。ＶＣＬ１、ＶＣＬ２がＶＣＣよりも低下し、ＶＳＬ１、ＶＳＬ２がＶＳＳよりも上昇し、前記（ｉ）の機構によってサブスレッショルド電流が低減される。
【００４５】
図１７は、さらにサブスレッショルド電流を低減するために、情報のラッチに用いられる４個のＭＯＳトランジスタＭＰ１２、ＭＰ２２、ＭＮ１２、ＭＮ２２のしきい電圧ＶＴを他のＭＯＳトランジスタＭＰ１１、ＭＰ２１、ＭＮ１１、ＭＮ２１のしきい電圧より高く（よりエンハンスメントに）した例である。入力信号が印加される他のＭＯＳトランジスタＭＰ１１、ＭＰ２１、ＭＮ１１、ＭＮ２１のしきい電圧ＶＴは低いままであるから、高速動作が可能である。この場合、ＶＳＳ側のスイッチと抵抗は不要である。なぜならば、高しきい電圧のＶＳＳ側トランジスタＭＮ１２、ＭＮ２２によって電流を確実に抑止できるからである。
【００４６】
これまでの参考例は、入力信号が低レベルでも高レベルでもサブスレッショルド電流を低減できるものであった。しかし実際のＬＳＩでは、サブスレッショルド電流低減が必要な時間帯、例えば待機状態における特定の信号のレベルは予め判っていることが多い。このような場合は、より簡単な回路でサブスレッショルド電流を低減することができる。
【００４７】
図１８は、待機状態における入力信号ＩＮは低レベル（“Ｌ”）であると判っている場合のインバータ列の回路例である。ＩＮが低レベルであるから、ノードＮ１、Ｎ３、Ｎ５、……は高レベル、Ｎ２、Ｎ４、Ｎ６、……は低レベルになり、ＰチャネルＭＯＳトランジスタのうちＭＰ２、ＭＰ４、……がオフ、ＮチャネルＭＯＳトランジスタのうちＭＮ１、ＭＮ３、……がオフである。スイッチと抵抗は、これらのオフ状態のトランジスタのソースにのみ挿入すれば十分である。サブスレッショルド電流が流れるのはオフ状態のトランジスタだからである。
【００４８】
また、図１９に示すように、スイッチと抵抗を複数のインバータで共有しても差し支えない。
これらの参考例は、入力信号のレベルが判っていなければならないという制約はあるが、簡単な回路でサブスレッショルド電流を低減できるという利点がある。図１８、１９を図１１と比較してみれば明らかなように、スイッチと抵抗の数が少なくなり、レベル変換回路が不要になる。
インバータだけでなくＮＡＮＤ、ＮＯＲなどの論理ゲートでも、待機状態における入力信号のレベルが判っている場合は、より簡単な回路でサブスレッショルド電流を低減することができる。
【００４９】
図２０は２入力ＮＡＮＤゲート、図２１は２入力ＮＯＲゲートの例である。２つの入力信号ＩＮ１とＩＮ２がいずれも低レベル、あるいはいずれも高レベルの場合は、これらのゲートは実質的にインバータと等価であるから、図１８、図１９で説明した方法が適用できる。問題は、図のように一方の入力が低レベル（“Ｌ”）、他方の入力が高レベル（“Ｈ”）の場合である。
【００５０】
図２０のＮＡＮＤゲートの場合は、ＰチャネルＭＯＳトランジスタＭＰ１２とＮチャネルＭＯＳトランジスタＭＮ１１がオフであるが、出力ＯＵＴは高レベルであるから、サブスレッショルド電流が流れるのはＭＮ１１である。従って、ＶＳＳ側にスイッチと抵抗を挿入すればよい。図２１のＮＯＲゲートの場合は逆に、サブスレッショルド電流が流れるのはＰチャネルＭＯＳトランジスタＭＰ１４である。従って、ＶＣＣ側にスイッチと抵抗を挿入すればよい。
図２０、図２１は上記方式を２入力論理ゲートに適用した例であるが、３入力以上の論理ゲートでも同様にできる。また、スイッチと抵抗は、他の論理ゲートと共有してもよいことはもちろんである。
【００５１】
図２２はクロックインバータにおいて、待機状態ではクロックＣＬＫ１は低レベル、ＣＬＫ２は高レベルであると判っている場合の回路例である。この場合は、ＭＯＳトランジスタＭＰ１６、ＭＮ１６が共にオフであるから、出力ＯＵＴは高インピーダンスになり、その電圧レベルはＯＵＴに接続されている他の回路（図示せず）によって決まる。電圧レベルによってＭＯＳトランジスタＭＰ１６、ＭＮ１６のいずれにサブスレッショルド電流が流れるかが決まるから、この場合は、図のようにスイッチと抵抗をＶＣＣ側、ＶＳＳ側の両方に挿入すればよい。
一般の組合せ論理回路の場合も、入力信号のレベルが予め判っている場合は、より簡単な回路でサブスレッショルド電流を低減することができる。図１３に示した組合せ論理回路を例にとりあげて説明する。
【００５２】
図２３は、この回路の入力ＩＮ１〜ＩＮ６がすべて低レベルと判っている場合の回路構成例である。インバータＬ１〜Ｌ３、Ｌ５、Ｌ６については、図１８、図１９と同様に、Ｌ１〜Ｌ３のＶＳＳ側とＬ５、Ｌ６のＶＣＣ側にスイッチと抵抗を挿入する。ＮＯＲゲートＬ７は、入力信号がいずれも低レベルであるから、実質的にインバータと等価である。従って、ＶＳＳ側にスイッチと抵抗を挿入すればよい。ＮＯＲゲートＬ４は、入力信号の一方が低レベル、他方が高レベルであるから、図２１と同様に、ＶＣＣ側にスイッチと抵抗を挿入する。回路グループＧ内の８個のＮＡＮＤゲートのうち、Ｌ１２だけは３つの入力信号がすべて高レベルであり、インバータと等価であるから、ＶＣＣ側にＭＣで示したスイッチと抵抗を挿入する。他のＮＡＮＤゲートは、入力信号に低レベルのものと高レベルのものが混在するから、図２０と同様に、ＶＳＳ側にＭＳで示したスイッチと抵抗を挿入すればよい。
以上の説明から明らかなように、出力が高レベルである論理ゲートにはＶＳＳ側に、出力が低レベルである論理ゲートにはＶＣＣ側に、スイッチと抵抗を挿入すればよい。図２３に示すように、これらのスイッチと抵抗を複数の論理ゲートで共有することにより、レイアウト面積を節約できる。
【００５３】
図２４はレイアウト構成の例を示す図である。この例は他に開示されておらず本明細書で初めて示されたものである。メモリ特にダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）のデコーダ回路とワードドライバ回路を例にしている。グループＧ１（デコーダ回路），Ｇ２１〜Ｇ２４（ワードドライバ回路）は図２３のＧと同種の回路グループであり、回路グループＧ１とＶＣＣ側の電源であるＶＣＣ１との間にはＭＣ１を、回路グループＧ２１〜Ｇ２４とＶＣＣ側の電源であるＶＣＣ２との間にはＭＣ２を挿入している。ＭＣ１とＭＣ２はｐＭＯＳで構成し、ｐＭＯＳのオン抵抗とオフ抵抗によって、図２３のＭＣで示したスイッチと抵抗を実現している。すなわち、オン抵抗は図２３でスイッチを閉じた時の抵抗であり、オフ抵抗は図２３でスイッチを開いた時のＲｃである。また、ＭＡはメモリセルＭＣを２次元的に敷き詰めたメモリセルアレーであり、ワードドライバ回路の出力Ｗ１，Ｗ２のうち例えばＷ１が選択されるとデータ線対ＤＴ，ＤＢにメモリセルの信号が読み出され、これがセンスアンプＳＡ１，ＳＡ２で増幅される。このような構成がＤＲＡＭでは多数あり、レイアウト上ＭＡの図２４での横方向の長さとＧ１，Ｇ２１〜Ｇ２４の長さとはほぼ一致する。この時、ＭＣ１，ＭＣ２は多数のＧ１，Ｇ２１〜Ｇ２４で共用し、この図２４に示すように、図中でセンスアンプ領域の下の領域に配置する。このように配置することによりレイアウト面積を節約できる。
【００５４】
フィードバックがある回路についても、信号のレベルが予め判っている場合は、より簡単な回路でサブスレッショルド電流を低減することができる。図２５は、図１６（ａ）のラッチに適用した例である。
この種のラッチは、待機状態においては普通、入力信号ＩＮ１、ＩＮ２が共に高レベルであり、出力信号ＯＵＴ１、ＯＵＴ２のうちの一方が低レベル、他方が高レベルとなって１ビットの情報を保持している。図２５は、ＯＵＴ１が低レベル、ＯＵＴ２が高レベルであると判っている場合の回路構成例である。ＮＡＮＤゲートＬ１は、２つの入力信号が共に高レベルであるから、インバータと等価であり、図１８、図１９と同様に、ＶＣＣ側にスイッチと抵抗を挿入する。ＮＡＮＤゲートＬ２は、入力信号の一方が低レベル、他方が高レベルであるから、図２０と同様に、ＶＳＳ側にスイッチと抵抗を挿入すればよい。これらのスイッチと抵抗は、他の論理ゲートと共有してもよいことはもちろんである。
【００５５】
図２６は、上記方式をメモリＬＳＩなどで周知のデータ出力バッファに適用した例である。待機状態においては、出力エネーブル信号ＯＥが低レベルであり、ＮＡＮＤゲートＬ２１及びＬ２２の出力は高レベル、インバータＬ２３の出力は低レベルである。従って、出力段Ｌ２４を構成する２個のＭＯＳトランジスタＭＰ２０およびＭＮ２０は共にオフであり、出力ＤＯＵＴは高インピーダンスである。
論理ゲートＬ２１〜Ｌ２３については、図２３の説明で述べた方針に従って、ＶＳＳ側もしくはＶＣＣ側にスイッチと抵抗を挿入すればよい。出力段Ｌ２４については、図２２のクロックインバータの場合と同様に、スイッチと抵抗をＶＣＣ側、ＶＳＳ側の両方に挿入すればよい。
【００５６】
図２７は、上記方式をメモリＬＳＩなどで周知のデータ入力バッファに適用した例である。図中、ＳＢは待機状態のときに高レベルになる信号である。インバータＬ３１およびＬ３２の出力は、図４および図７に示したように、それぞれφＳ、φＣとしてスイッチの制御に用いることができる。Ｌ３３はＮＡＮＤゲートであり、その入力はφＳとデータ入力信号ＤＩＮである。待機状態のときはφＳは低レベルであるから、ＤＩＮの如何にかかわらずＬ３３の出力は高レベル、従ってインバータＬ３４の出力ｄＩＮの出力は低レベルになる。一方、動作状態のときは、ＳＢが低レベルであるから、ｄＩＮはＤＩＮに追随する。
ＮＡＮＤゲートＬ３３とインバータＬ３４については、それぞれＶＳＳ側、ＶＣＣ側にスイッチと抵抗を挿入することにより、サブスレッショルド電流を低減できる。インバータＬ３１とＬ３２についてはこの手法は使えないが、ＭＯＳトランジスタのしきい電圧を高くすることにより、サブスレッショルド電流を低減できる。待機状態と動作状態の切り換えにはそれほど高速性は要求されないことが多いから、しきい電圧の高いＭＯＳトランジスタを用いても差し支えない。
図１８〜２６の参考例は、簡単な回路でサブスレッショルド電流を低減できるという利点がある反面、サブスレッショルド電流低減が必要な時間帯、例えば待機状態における信号レベルが判っていなければ適用できないという制約がある。従って、このときには、ＬＳＩ内のできるだけ多くのノードのレベルが確定するようにすることが望ましい。図２７の入力バッファを用いることによって、このときの信号ｄＩＮのレベルを低レベルに確定させることができる。なお、信号ｄＩＮのレベルを確定させる方法としては、この他に、例えば「待機状態のときはデータ入力端子ＤＩＮは低レベル（または高レベル）にする」という仕様を定めておく方法もある。
以上、データ入力バッファについて述べたが、アドレス信号その他の信号の入力バッファも同様である。
【００５７】
図１８〜図２７の参考例は、メモリＬＳＩに適用するのに好適である。メモリＬＳＩでは、待機状態の時に高レベルであるか低レベルであるかが判っているノードが比較的多く、さらに図２７の入力バッファを用いることによってほとんどのノードのレベルを確定させられるからである。
図２６、２７の参考例は、ＬＳＩチップの外部端子に対する入出力回路としてだけでなく、例えばマイクロプロセッサの内部バスに対するドライバ／レシーバとしても用いることができる。
【００５８】
これまでは本発明を用いる半導体集積回路をＣＭＯＳ回路に適用した参考例について述べてきたが、本発明を用いる半導体集積回路は、単一極性のＭＯＳトランジスタで構成された回路にも適用できる。図２８にＮチャネルＭＯＳトランジスタのみで構成された回路の例を示す。図中、ＰＣはプリチャージ信号、ＩＮ１、ＩＮ２は入力信号である。
待機時、すなわちプリチャージ状態では、ＰＣが高レベル、ＩＮ１とＩＮ２は低レベルであり、出力ＯＵＴは高レベル（＝ＶＣＣ−ＶＴ）にプリチャージされている。動作時には、ＰＣが低レベルになった後、ＩＮ１とＩＮ２は高レベルになるかあるいは低レベルにとどまる。ＩＮ１とＩＮ２のうち少なくとも一方が高レベルになれば、ＯＵＴは低レベルになり、両方共低レベルにとどまれば、ＯＵＴは高レベルのままである。すなわち、この回路はＩＮ１とＩＮ２のＮＯＲを出力する回路である。
この回路では、待機時にオフになっているトランジスタは、ＶＳＳ側のＭＮ４１、ＭＮ４２であり、これらのトランジスタにサブスレッショルド電流が流れる。従って、この回路に本発明を用いる半導体集積回路を適用するには、図に示すように、ＶＳＳ側にスイッチと抵抗を挿入すればよい。ＶＣＣ側には不要である。
【００５９】
図１８〜２８の参考例は、簡単な回路でサブスレッショルド電流を低減できるという利点がある反面、サブスレッショルド電流低減が必要な時間帯、例えば待機状態における信号レベルが判っていなければ適用できないという制約がある。従って、このときには、ＬＳＩ内のできるだけ多くのノードのレベルが確定するようにすることが望ましい。このための手段としては、図２７の入力バッファのような回路を用いることによって、このときの信号ｄＩＮのレベルを低レベルに確定させることができる。このレベルを確定させる方法としては、この他に、例えば「待機状態のときはデータ入力端子ＤＩＮは低レベル（または高レベル）にする」という仕様を定めておく方法もある。
図１８〜図２８の参考例は、メモリＬＳＩに適用するのに好適である。メモリＬＳＩでは、待機状態の時に高レベルであるか低レベルであるかが判っているノードが比較的多く、さらに図２７の入力バッファを用いることによってほとんどのノードのレベルを確定させられるからである。
【００６０】
以上の例では、論理振幅が段数の増加とともに低下したり、入力信号の電圧レベルが予め判っていない場合にはやや複雑な設計が必要であるといった問題がある。図２９は、これらを解決するもので、論理出力が確定するまでの所要時間帯は、これまで述べてきたようにスイッチをオンにして、通常の高速動作をさせる。それ以外の時間帯では、スイッチをオフにすることによって、論理回路（図はＣＭＯＳインバータの例）のサブスレッショルド電流経路を遮断するものである。ただし、スイッチがオフになると電源電圧の供給路が断たれるため、論理回路の出力はフローティングとなり、論理出力は確定しなくなる。そこで、その出力に、電圧レベルを保持する一種のラッチ回路（レベルホールド回路）を設けていることが特長である。レベルホールド回路にしきい電圧の高いトランジスタなどを使えば、レベルホールド回路のサブスレッショルド電流は無視できるほど小さくなり、全体としてはサブスレッショルド電流は小さくできる。遅延時間は、レベルホールド回路の影響は小さく、論理回路により定まる。論理回路に駆動能力の大きい高速な回路を用いても、待機状態では論理回路を通じて電流が流れないため、消費電流はレベルホールド回路を通じて流れる電流だけである。レベルホールド回路は、出力を保持するだけなので駆動能力が小さくて良く、消費電流は小さくできる。スイッチをオフにしても、レベルホールド回路により論理回路の出力が保持されるので、出力が反転する恐れが無く、安定に動作する。したがって、低消費電力で高速に安定動作を行う半導体装置を実現できる。本発明を適用する半導体集積回路によれば、電圧レベルが常にレベルホールド回路で一定値に保証されるので、論理段数の増加とともに論理振幅が低下することはない。また、論理入力によらず効力を発揮する。
図２９を用いてさらに本参考例を説明する。論理回路ＬＣが、スイッチＳＷＨ及びＳＷＬを介して、高電位の電源線ＶＨＨ及び低電位の電源線ＶＬＬに接続される。ここでＶＨＨならびにＶＬＬは、これまで述べてきたＶＣＣ、ＶＳＳにそれぞれ対応させることもできる。論理回路ＬＣの出力端子ＯＵＴには、レベルホールド回路ＬＨが接続される。スイッチＳＷＨとＳＷＬは、制御パルスＣＫで制御され、同時にオン，オフする。論理回路ＬＣは、インバータ、ＮＡＮＤ回路、ＮＯＲ回路などの論理ゲートやフリップフロップ回路、あるいはそれら複数個の組合せで構成される。レベルホールド回路ＬＨは、正帰還回路により構成できる。
論理回路ＬＣの動作は、スイッチＳＷＨ及びＳＷＬをオンにして行う。論理回路ＬＣの入力ＩＮに応じた出力ＯＵＴが確定した後、スイッチＳＷＨ及びＳＷＬをオフにして、論理回路ＬＣを介したＶＨＨからＶＳＳへの電流経路を遮断し、論理回路ＬＣの出力をレベルホールド回路ＬＨにより保持する。
回路の遅延時間には、レベルホールド回路ＬＨの影響は小さく、論理回路ＬＣにより定まる。論理回路ＬＣに駆動能力の大きい回路を用いて遅延時間の短い高速な動作を行うことができる。例えば待機状態では論理回路ＬＣを通じて電流が流れないため、消費電流はレベルホールド回路ＬＨを通じて流れる電流だけである。レベルホールド回路ＬＨは、駆動能力が小さくて良いので、消費電流は小さくできる。しかも、レベルホールド回路ＬＨにより論理回路ＬＣの出力ＯＵＴが維持されるため、誤動作の恐れがない。したがって、低消費電力で高速に安定動作を行う回路を実現できる。
【００６１】
本発明を適用する半導体集積回路をＣＭＯＳインバータで構成した参考例を、図３０に示す。ＮＭＯＳトランジスタＭＮ１，ＰＭＯＳトランジスタＭＰ１が、それぞれ図２９でのスイッチＳＷＬ，ＳＷＨとして動作する。オフにしたときのリーク電流を小さくするため、トランジスタＭＮ１，ＭＰ１のしきい値電圧は十分大きくする。オン抵抗が大きくならないようにチャネル幅／チャネル長を定める。ＮＭＯＳトランジスタＭＮ１のゲートには制御パルスＣＫが、ＰＭＯＳトランジスタＭＰ１のゲートには制御パルスＣＫＢが入力される。ＣＫＢはＣＫの相補信号である。ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２からなるＣＭＯＳインバータＩＮＶを、ＭＮ１，ＭＰ１に接続する。低電圧動作で駆動能力を大きくするため、トランジスタＭＮ２，ＭＰ２のしきい値電圧は小さくする。インバータＩＮＶの出力端子ＯＵＴには、ＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰＭＯＳトランジスタＭＰ３，ＭＰ４からなるレベルホールド回路ＬＨが接続される。出力を保持している間の貫通電流を小さくするため、トランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４のしきい値電圧を十分大きくし、チャネル幅／チャネル長を十分小さくする。電源電圧としきい値電圧の数値例を挙げる。ＶＬＬを接地電位０Ｖとし、ＶＨＨを外部電源電圧１Ｖとする。ＮＭＯＳトランジスタのしきい値電圧は、ＭＮ２は０．２Ｖ，ＭＮ１とＭＮ３及びＭＮ４は０．４Ｖとする。ＰＭＯＳトランジスタのしきい値電圧は、ＭＰ２は−０．２Ｖ，ＭＰ１とＭＰ３及びＭＰ４は−０．４Ｖとする。
【００６２】
図３１に示すタイミング図を用いて、動作を説明する。まず、制御パルスＣＫをＶＨＨに上げ、ＣＫＢをＶＬＬに下げて、トランジスタＭＮ１，ＭＰ１をオンにして、インバータＩＮＶをＶＨＨ，ＶＬＬに接続する。入力信号ＩＮがＶＬＬからＶＨＨに上がることにより、ＭＰ２がオフにＭＮ２がオンになり、出力ＯＵＴがＶＨＨからＶＬＬに放電される。トランジスタＭＮ２は飽和領域で導通を始め、ＭＮ２を流れる電流値はゲート（入力端子ＩＮ）−ソース（ノードＮＬ）間の電圧で定まる。トランジスタＭＮ１がノードＮＬとＶＬＬとの間に設けられているので、ＭＮ１のオン抵抗とＭＮ２から流れる電流によりノードＮＬの電位が一時的に上昇する。しかし、ＭＮ１のゲートはＶＨＨとなっているので、しきい値電圧が大きくても、オン抵抗が十分小さくなるように設計することができ、遅延時間に対する影響を小さくできる。また、出力ＯＵＴがＶＬＬに反転するとき、レベルホールド回路ＬＨは出力ＯＵＴをＶＨＨに保つように、ＭＮ４がオフにＭＰ４がオンになっている。そのため、ＭＮ２がオンになることによりＶＨＨからＭＰ４，ＭＮ２を通じてＶＬＬに貫通電流が流れるが、ＭＮ２に比べてＭＰ４の駆動能力を小さく設計することにより、遅延時間や消費電流に対する影響は小さい。出力ＯＵＴが下がることにより、ＭＮ３がオフにＭＰ３がオンになり、レベルホールド回路内のノードＮＬＨがＶＬＬからＶＨＨに反転し、ＭＮ４がオンにＭＰ４がオフになって、レベルホールド回路ＬＨは出力ＯＵＴをＶＬＬに保つように動作し、貫通電流は流れなくなる。ＭＰ２はゲート，ソースが共にＶＨＨなのでオフであるが、しきい値電圧が小さいため、リーク電流が大きく貫通電流がインバータＩＮＶを通じて流れる。そして、制御パルスＣＫをＶＬＬに下げ、ＣＫＢをＶＨＨに上げて、トランジスタＭＮ１，ＭＰ１をオフにして、インバータＩＮＶをＶＨＨ，ＶＬＬから分離する。このとき、ＭＮ１，ＭＰ１はゲート，ソースが等電位で、しきい値電圧が大きいため完全にオフになる。レベルホールド回路ＬＨの正帰還により、出力ＯＵＴはＶＨＨに保たれる。このとき、ＮＭＯＳトランジスタＭＮ２がオンなので、ノードＮＬはＶＬＬに保たれる。一方、ノードＮＨから出力端子ＯＵＴへのＰＭＯＳトランジスタＭＰ２のリーク電流のため、ノードＮＨの電圧は低下し始める。そして、ＭＰ２はゲート電位よりもソース電位が下がり完全にオフとなる。その結果、待機状態でインバータＩＮＶの貫通電流は流れない。そして、入力信号ＩＮが変化する前に、制御パルスＣＫをＶＨＨに上げ、ＣＫＢをＶＬＬに下げて、トランジスタＭＮ１，ＭＰ１をオンにして、ノードＮＨをＶＨＨにする。入力ＩＮがＶＨＨからＶＬＬに反転することにより、出力ＯＵＴがＶＬＬからＶＨＨに反転する。
インバータＩＮＶとレベルホールド回路ＬＨを通じて貫通電流が流れる期間が短くなるように、レベルホールド回路ＬＨが出力ＯＵＴにすばやく追従するのが望ましい。そのため、インバータＩＮＶとレベルホールド回路ＬＨは近接して配置し、配線遅延を小さくする。
本参考例から明らかなように、スイッチとして用いるＭＯＳトランジスタのしきい値電圧を、従来サブスレッショルド電流を小さくするために必要とされている０．４Ｖ程度以上にすれば、待機状態の貫通電流を増加させずに、論理回路中のＭＯＳトランジスタのしきい値電圧を小さくすることができる。動作電圧を１Ｖ以下に低電圧化しても、ＭＯＳトランジスタのしきい値電圧を０．２５Ｖ以下にして駆動能力を確保できる。したがって、低電圧化による低消費電力化が実現できる。また、従来のスケーリング則に基づき、素子のスケーリングによる性能向上が実現できる。しかも、スイッチとレベルホールド回路を負荷すること以外は、従来のＣＭＯＳ論理回路と同じ構成であるので、従来と同じ設計手法を用いることができる。
【００６３】
図３２は、上記方式をＣＭＯＳインバータチェーンに適用した参考例を示している。図３０に示した１段のインバータにスイッチ２個とレベルホールド回路も設けた構成を多段接続すればインバータチェーンが実現できるが、本参考例はスイッチやレベルホールド回路を複数のインバータで共有して、素子数及び面積を小さくした例である。ここでは４段のインバータチェーンの場合を例にとるが、他の段数の場合も同様に構成される。４個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４が直列接続される。最終段のインバータＩＮＶ４の出力端子ＯＵＴにレベルホールド回路ＬＨが接続される。各インバータは、図３０中のＩＮＶと同様にＰＭＯＳトランジスタとＮＭＯＳトランジスタ１個ずつで構成される。各インバータのトランジスタサイズは、同じであっても異なっていても良い。ドライバとしてよく用いられるように、チャネル長を同じにして、一定の段間でチャネル幅をＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４の順に大きくしていくこともできる。各インバータのＰＭＯＳトランジスタのソースはノードＮＨに、ＮＭＯＳトランジスタのソースはノードＮＬに接続される。ノードＮＬと低レベルの電源ＶＬＬとの間にスイッチＳＷＬが、ノードＮＨと高レベルの電源ＶＨＨとの間にスイッチＳＷＨが設けられる。スイッチＳＷＬとＳＷＨは制御パルスＣＫにより制御され、同時にオン，オフする。図３０に示したように、スイッチＳＷＬはＮＭＯＳトランジスタで、ＳＷＨはＣＫの相補信号をゲートに入力したＰＭＯＳトランジスタで実現される。
インバータチェーンの動作は、スイッチＳＷＬ，ＳＷＨをオンにして行う。例えば、入力ＩＮが低レベルＶＬＬから高レベルＶＨＨに反転すると、インバータＩＮＶ１によりノードＮ１がＶＨＨからＶＬＬに反転し、ＩＮＶ２によりノードＮ２がＶＬＬからＶＨＨに反転し、ＩＮＶ３によりノードＮ３がＶＨＨからＶＬＬに反転し、ＩＮＶ４により出力端子ＯＵＴがＶＬＬからＶＨＨに反転する。ＯＵＴがＶＨＨに確定すると、レベルホールド回路ＬＨはＯＵＴをＶＨＨに保つように動作する。待機状態では、スイッチＳＷＬ，ＳＷＨをオフにすることにより、インバータを介したＶＨＨからＶＬＬへの電流経路を遮断する。
インバータチェーンに上記方式を適用する場合、本参考例の様にインバータチェーンをまとめて一つの論理回路として取扱うことにより、その出力端子にのみレベルホールド回路を設ければ良い。また、スイッチＳＷＬ，ＳＷＨを複数のインバータで共有できる。スイッチＳＷＬ、ＳＷＨの大きさは、流れるピーク電流の大きさで決定される。複数個のインバータを流れる電流和のピークは、各インバータのピーク電流での和よりも小さくなる。例えば、段間比を３としてインバータチェーンを構成する場合、電流和のピークは最終段のピーク電流にほぼ同じになる。したがって、複数のインバータでスイッチを共有する方が、インバータごとにスイッチを設ける場合に比べて、スイッチの面積が小さくて済む。
【００６４】
図３３は、上記方式をインバータチェーンに適用した別の参考例を示している。図３２と同様に４段のインバータチェーンの場合を例にとるが、他の段数の場合も同様に構成される。４個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４が直列接続される。インバータＩＮＶ３の出力端子でＩＮＶ４の入力端子であるノードＮ３とＩＮＶ４の出力端子ＯＵＴに、それぞれレベルホールド回路ＬＨ３，ＬＨ４が接続される。各インバータは、図３０中のＩＮＶと同様にＰＭＯＳトランジスタとＮＭＯＳトランジスタ１個ずつで構成される。奇数番目のインバータＩＮＶ１，ＩＮＶ３はノードＮＬ１及びＮＨ１に、偶数番目のインバータＩＮＶ２，ＩＮＶ４はノードＮＬ２及びＮＨ２に接続される。ノードＮＬ１，ＮＬ２と低レベルの電源ＶＬＬとの間にそれぞれスイッチＳＷＬ１，ＳＷＬ２が、ノードＮＨ１，ＮＨ２と高レベルの電源ＶＨＨとの間にそれぞれスイッチＳＷＨ１，ＳＷＨ２が設けられる。スイッチＳＷＬ１，ＳＷＬ２とＳＷＨ１，ＳＷＨ２は制御パルスＣＫにより制御され、同時にオン，オフする。
インバータの動作は、スイッチＳＷＬ１，ＳＷＬ２，ＳＷＨ１，ＳＷＨ２をオンにして行う。例えば、入力ＩＮが低レベルＶＬＬから高レベルＶＨＨに反転すると、ノードＮ１がＶＨＨからＶＬＬに、ノードＮ２がＶＬＬからＶＨＨに、ノードＮ３がＶＨＨからＶＬＬに、ＩＮＶ４により出力端子ＯＵＴがＶＬＬからＶＨＨに順次反転する。Ｎ３がＶＬＬに確定すると、レベルホールド回路ＬＨ１はＮ３をＶＬＬに保つように動作する。また、ＯＵＴがＶＨＨに確定すると、レベルホールド回路ＬＨはＯＵＴをＶＨＨに保つように動作する。たとえば待機状態では、スイッチＳＷＬ１，ＳＷＬ２，ＳＷＨ１，ＳＷＨ２をオフにすることにより、インバータを介したＶＨＨからＶＬＬへの電流経路を遮断する。このとき、ノードＮ３がレベルホールド回路ＬＨ３により低レベルＶＬＬに保たれるため、ノードＮＬ１もインバータＩＮＶ３を通じてＶＬＬに保たれる。さらに、インバータＩＮＶ１を通じてノードＮ１がＶＬＬに保たれる。同様に、出力端子ＯＵＴがレベルホールド回路ＬＨ４により高レベルＶＨＨに保たれることにより、ノードＮＨ２及びＮ２もＶＨＨに保たれる。したがって、インバータ間を接続するノードがＶＨＨとＶＬＬのいずれかに保たれる。
以上のように、スイッチを２組設け、奇数番目のインバータと偶数番目のインバータとを違うスイッチに接続し、奇数番目のインバータのいずれかの出力端子と偶数番目のインバータのいずれかの出力端子とに、それぞれレベルホールド回路を接続することにより、インバータ間のノードＮ１，Ｎ２，Ｎ３が全て高レベルと低レベルのいずれかに保たれる。待機状態が長く続いてもインバータの入力が中間レベルとならないため安定に動作し、スイッチをオンにしたときに情報が反転したり貫通電流が流れたりする恐れがない。
以上上記方式を、ＣＭＯＳインバータやインバータチェーンに適用した参考例を示しながら説明してきたが、論理回路にスイッチとレベルホールド回路を負荷して低消費電力で高速に安定動作を行うという上記方式の趣旨を逸脱しないかぎり、これまでに述べた参考例に限定されるものではない。
【００６５】
例えば、上記方式をＣＭＯＳインバータに適用した別の参考例を図３４に示す。図３０に示した参考例では、スイッチとして動作するトランジスタＭＮ１，ＭＰ２をＣＭＯＳインバータＩＮＶと電源ＶＬＬ，ＶＨＨとの間に設けている。それに対して、本参考例ではＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間に設ける。
２個のＮＭＯＳトランジスタＭＮ２，ＭＮ１と２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２が直列に、低レベルの電源ＶＬＬと高レベルの電源ＶＨＨの間に接続される。ＮＭＯＳトランジスタＭＮ１，ＰＭＯＳトランジスタＭＰ１は、スイッチとして動作する。オフにしたときのリーク電流を小さくするため、トランジスタＭＮ１，ＭＰ１のしきい値電圧は大きくする。ＮＭＯＳトランジスタＭＮ１のゲートには制御パルスＣＫが、ＰＭＯＳトランジスタＭＰ１のゲートにはＣＫの相補信号の制御パルスＣＫＢが入力される。ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２は、ゲートが入力端子ＩＮに接続され、ＣＭＯＳインバータとして動作する。低電圧動作で駆動能力を大きくするため、トランジスタＭＮ１，ＭＰ１のしきい値電圧は小さくする。出力端子ＯＵＴには、図３０と同様に構成されたレベルホールド回路ＬＨが接続される。
図３０に示した参考例と同様に、動作を行う。制御パルスＣＫ，ＣＫＢにより、トランジスタＭＮ１，ＭＰ１をオンにして、トランジスタＭＮ２，ＭＰ２をＣＭＯＳインバータとして動作させる。例えば、入力ＩＮが低レベルＶＬＬから高レベルＶＨＨに反転すると、それまでオフであったトランジスタＭＮ２が導通し始め飽和領域で動作する。このときＭＮ２の電流値はゲート−ソース間の電圧で定まる。本参考例では、トランジスタＭＮ１がＭＮ２と出力端子ＯＵＴとの間に設けられているので、ＭＮ１のオン抵抗はＭＮ２のドレインに接続される。そのため、ＭＮ１のオン抵抗の、ＭＮ２の電流値に対する影響は小さい。出力ＯＵＴが確定後、トランジスタＭＮ１，ＭＰ１をオフにして、貫通電流を防止し、レベルホールド回路ＬＨにより出力ＯＵＴを維持する。
本参考例のようにスイッチを論理回路の出力端子側に挿入すると、スイッチを複数の論理ゲートで共有することは出来ないが、スイッチのオン抵抗の影響が小さい。スイッチとして用いるトランジスタが同じ場合、図３０に示した参考例の様にスイッチを論理回路の電源側に設ける場合に比べて、遅延時間が短くなる。あるいは、遅延時間が同じになるように設計すると、スイッチとして用いるトランジスタのチャネル幅／チャネル長が小さくて済み、その面積を小さくできる。
【００６６】
図３５は、レベルホールド回路の別な構成例である。このレベルホールド回路を、図３０に示した参考例でＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰＭＯＳトランジスタＭＰ３，ＭＰ４で構成されているレベルホールド回路ＬＨと置き換えて、用いた場合について説明する。
このレベルホールド回路は、それぞれ３個のＮＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ５とＰＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５で構成される。待機状態でのリーク電流を低減するため、各トランジスタのしきい値電圧は大きくする。例えば、ＮＭＯＳトランジスタは０．４Ｖ，ＰＭＯＳトランジスタは−０．４Ｖとする。ＭＮ３，ＭＰ３はインバータを構成しており、ＭＮ４，ＭＮ５，ＭＰ４，ＭＰ５はスイッチングインバータを構成している。ＭＮ５のゲートには制御パルスＣＫＢが、ＭＰ５のゲートには制御パルスＣＫが入力される。動作タイミングは、図３０に示したレベルホールド回路ＬＨを用いた場合と同じで、図３１に示したとおりである。制御パルスＣＫを高レベルＶＨＨに上げ、ＣＫＢを低レベルＶＬＬに下げてインバータＩＮＶを動作させる。この時、レベルホールド回路で、トランジスタＭＮ５，ＭＰ５がオフとなる。そのため、出力ＯＵＴが反転するときに、インバータＩＮＶとレベルホールド回路を通じて貫通電流が流れることがなく、遅延時間と消費電流が小さくて済む。待機状態では、制御パルスＣＫを低レベルＶＬＬに下げ、ＣＫＢを高レベルＶＨＨに上げてインバータＩＮＶを電源ＶＬＬ，ＶＨＨから切り離す。この時、レベルホールド回路で、トランジスタＭＮ５，ＭＰ５がオンとなり、正帰還により出力ＯＵＴが保持される。
【００６７】
このように、レベルホールド回路をインバータとスイッチングインバータの組合せで構成することにより、トランジスタが２個増えるが、論理回路とレベルホールド回路が競合することが無くなり、遅延時間と消費電流が小さくて済む。また、レベルホールド回路の駆動能力を大きくしてもよく、出力端子でのリークが大きい場合でも出力が変動する恐れがなく安定動作ができる。
最近の３．３Ｖから５Ｖで動作するマイクロプロセッサでは、前述したように低電力化するために、低電力バックアップモード（スリープモード）などでは不必要な回路へのクロックの印加を停止させ充放電電流を低減したりしている。本参考例では、図４２に示すように、スリープモードの間クロックＣＫ１ｔ，ＣＫ２ｔをともに低レベルにすることにより、トランジスタＭＰ１１及びＭＮ１１，ＭＰ１２及びＭＮ１２がいずれもオフになり、論理回路ＬＣ１，ＬＣ２の両方の貫通電流が遮断される。そのため、スリープモードでは動作モードよりも、サブスレッショルド電流を低減する効果がさらに大きい。
図２９〜図３５の参考例では、一つのタイミング信号ＣＫ（ＣＫＢ）によって電源スイッチを制御していたが、ＬＳＩ内に複数の回路ブロックがある場合はそれぞれの電源スイッチを別々のタイミングで制御することによりサブスレッショルド電流をさらに減じることができる。本発明の実施例としてこの方法を図３６〜図３９に示す。なお、以下の手法ではサブスレッショルド電流低減のみではなく一般の非過渡動作時の電流低減にも用いることができる。
【００６８】
実施例１
図３６は本発明の第１の実施例である複数の回路ブロックの電源スイッチの制御例を示す例である。ＩＮはこのＬＳＩチップに入力する信号を代表させて示したもので、動作期間ではこのＩＮの信号によって、ＬＧ１，ＬＧ２，ＬＧ３と続く論理回路ブロックが次々と動作していく。各論理回路ブロックは図２９〜図３５で説明したように、論理回路ＬＣとレベルホールド回路ＬＨとからなる。ＳＷＨ１〜ＳＷＨ３はＶＣＣとＬＧ１，ＬＧ２，ＬＧ３との間に挿入した電源スイッチであり、ＳＷＬ１〜ＳＷＬ３はＶＳＳとＬＧ１，ＬＧ２，ＬＧ３との間に挿入した電源スイッチである。図３６の特長は、ＬＧ１の電源スイッチＳＷＨ１，ＳＷＬ１の制御はスリープモード／通常動作モード切り換え信号ＳＬＰで行うが、後段のＬＧ２，ＬＧ３以降は、前段の動作を感知する手段ＫＨ１〜ＫＨ３によって電源スイッチＳＷＨ２〜ＳＷＬ３の制御を行うことにある。また、図面には示していないが後段の動作を検知し各論理回路ブロックの電源スイッチをオフしたり、タイマを備え一定の時間後に自動的に電源スイッチをオフする手段を設けてもよい。電源スイッチをオフしても各論理回路ブロック内のレベルホールド回路によって情報は保持される。各論理回路ブロックの電源スイッチは、論理回路ブロックが動作する時に初めてオンになるので、ＬＳＩ全体のサブスレッショルド電流は小さくなる。また、スリープモードから通常動作モードへの移行は初段のみリセット（セット）すれば良いため短い時間で済む。なお、図ではＬＧ１においてＫＨ１はＬＣの出力の変化を検知する例を示したが、ＬＣの内部ノードの変化を検知しても良い。また、ＫＨ１で次段のＬＧ２の電源スイッチを活性化するだけでなく、さらに後段のＬＧ３の電源スイッチを活性化しても良い。
【００６９】
図３６の動作例を図３７に示す。ＳＬＰが高レベルの時スリープモードであり、低レベルの時が動作モードである例である。さて、時刻ｔ１でＳＬＰが高レベルから低レベルに切り替わり、スリープ状態から通常動作状態に切り替わる。これによって、初段のＬＧ１の電源スイッチＳＷＨ１，ＳＷＬ１がオンになる。次に、時刻ｔ２でＩＮが変化しＬＧ１が動作する。この時間ｔ２−ｔ１は、前述のようにＳＷＨ１，ＳＷＬ１をオンするのみで良いので短くて済む。なお、このＳＷＨ１，ＳＷＬ１はＳＬＰが低レベルの間は常に活性化している。一方、その他の電源スイッチは信号の流れに沿って対応する回路ブロックのものがオンになる。すなわち、時刻ｔ３でＬＧ１の出力φＧ１が切り替わり、これをＫＨ１が検知してφ１を切り替え、次段のＬＧ２の電源スイッチＳＷＨ２，ＳＷＬ２をオンにする。これによって、ＬＧ２が動作し、時刻ｔ４でその出力φＧ２が切り替わる。また、ＫＨ２がこの変化を検知しφ２を切り替え、ＬＧ３の電源スイッチＳＷＨ３，ＳＷＬ３をオンする。これによってＬＧ３が動作する。ここで、時刻ｔ４でφＧ２が切り替わり後段のＬＧ３が動作し始めれば、ＬＧ２はその出力レベルを保持しておきさえすれば良い。このため、時刻ｔ５で再びφ１を切り替え、電源スイッチをオフすることができる。この時刻ｔ５の検知は前述のように後段の回路の出力からフィードバックしても良いし、タイマを設けても良い。以下、同様な動作を行う。
【００７０】
実施例２
図３８は本発明の第２の実施例であるクロックに同期して動作するＬＳＩにおける電源スイッチの制御例を示す図である。この例では、注目するＬＳＩチップはクロック信号ＣＬＫに同期して動作し、しかもｎサイクル（ここではｎ＝４）のクロックによって、このＬＳＩの一回の動作が完了する場合である。チップ内では、ＣＬＫに同期して入力ＩＮを受けて回路ブロックＬＧ１〜ＬＧ４が順に動作する。各回路ブロックは、前参考例同様に論理回路とレベルホールド回路からなる。この例の特長はＣＬＫを用いて、電源線スイッチ制御回路ＳＶで電源線スイッチＳＷＨ１〜ＳＷＬ４を制御し、サブスレッショルド電流を小さく抑えることにある。各回路ブロックはｎサイクルのうちの１サイクルのみ動作するから、チップ内部の信号の流れに沿って電源線スイッチを順次オンし、またオフすれば良い。これによって、電源スイッチが活性化している回路ブロックはおよそｎ分の１に抑えることができる。
【００７１】
図３８の動作例を図３９に示す。ＣＬＫの４クロック分でＬＳＩチップの１サイクルが動作する例である。１サイクル目のＣＬＫの立ち下がりを受けて、その時のＩＮの信号を取り込み、φ１が切り替わりＳＷＨ１，ＳＷＬ１がオンになり、ＬＧ１が動作する。このＬＧ１の出力φＧ１が切り替わる前後に（図では少し前）、次のＣＬＫの立ち下がりを受けてφ２が切り替わり、ＳＷＨ２，ＳＷＬ２がオンになりＬＧ２が動作可能となる。φＧ１が切り替わり、ＬＧ２の動作が開始するとＬＧ１では出力レベルを保持しさえすれば良い。このため、適当なタイミング（ここでは次のＣＬＫの立ち上がり）によってＳＷＨ１，ＳＷＬ１をオフし、ＬＧ１内のレベルホールド回路によって信号を保持しておく。以下、φ４まで示したように電源スイッチの制御を行う。これによって、ＬＳＩチップ内の各回路ブロックでは、その電源線スイッチをＣＬＫによってこまめにオンオフできるので、サブスレッショルド電流を含めた消費電流の小さな動作とすることができる。
【００７２】
マイクロプロセッサのようなランダムロジックＬＳＩなどにおいては、内部のレジスタの出力を固定したり、リセット機能付きフリップフロップ回路などの論理を追加して、問題となるノードの電圧を強制的に固定することも有効である。図４０に、出力を固定できるラッチ回路の構成例を示す。この回路は、通常のラッチ回路中のインバータをＮＡＮＤ回路で置き換えただけの簡単な構成である。図４１に示すように、φＳが高レベルの間は通常のラッチ回路とし動作し、φＳが低レベルの間（スリープモード）は出力信号Ｑのレベルを高レベルに確定させる。ここで、スリープモードとは、消費電流低減のために、ＬＳＩ全体もしくは回路ブロック単位の動作を停止させるモードである。なお、スリープモードの間、φｔを低レベル，φｂを高レベルにしておけば、ラッチ回路自身のサブスレッショルド電流も低減できる。このラッチ回路を用いた場合、φＳが低レベルになることによりノードＮ４１が強制的に高レベルになるため、スリープモードによりレジスタの情報が消去される。しかし、ＣＰＵ中の必要な情報を主記憶へ退避しておき、スリープモード後にリセット状態から再開するような使い方、例えばノートパソコンで入力が一定時間無いときに待機状態にするレジューム機能などでは問題ない。図４２は出力を強制的に固定できるラッチ回路の別な構成例である。図４３に示すように、この回路も、φＳが高レベルの間は通常のラッチ回路とし動作し、φＳが低レベルの間は出力信号Ｑのレベルを高レベルに確定させる。このラッチ回路は、φＳが低レベルになってもノードＮ４１に影響しないため、スリープモードの間も情報を保持できる。スリープモード解除後にスリープモード前の状態からそのまま再開でき、ＣＰＵがタスクを実行している間でもスリープモードにできる。そのため、スリープモードから比較的短時間で復帰するような場合に好適である。
尚、ランダムロジックＬＳＩのように複雑な動作をするＬＳＩ等においては、例えば待機状態でのチップ内部の各ノードの論理（電圧）状態をデザインオートメーション（ＤＡ）の手法を用いて求め、その結果に応じて、ＤＡで上述したスイッチと抵抗を挿入する位置を自動的に決めることができる。
図１８〜図２７の参考例は、入力信号が特定のレベルにあることを前提としている。入力レベルが意図したレベルとは異なる場合は、サブスレッショルド電流低減効果が小さくなる。したがって、例えば電源投入時においては、入力信号レベルが確定せず、大きなサブスレッショルド電流が流れる可能性がある。これを防ぐためには、本発明の実施例として図４４より図４８に示すように電源線にスイッチを入れることが望ましい。
【００７３】
実施例３
図４４は、本発明の第３の実施例である電源線スイッチの第１の制御例を示す図である。Ｋ１は、例えば図１８〜図２７に示した論理ゲート群である。電源線スイッチＳＣＣは制御回路ＳＶによって制御される。この回路中には、外部印加電源ＶＣＣのレベルを検知するレベル検知回路ＬＤ１と、外部入力信号ＩＮのレベルを検知するレベル検知回路ＬＤ２があり、これらの回路はそれぞれ出力信号φＶＣ及びφＳＢを発生する。ＬＬは、φＶＣ及びφＳＢを受けて、スイッチ制御信号φ１を発生する論理回路である。すなわち、ＶＣＣの立ち上がり時には、ＶＣＣが所定のレベルに達し、かつ入力信号ＩＮが特定のレベル（Ｋ１のサブスレッショルド電流を小さくするレベル）になったことを検出してスイッチＳＣＣをオンし、ＶＣＣの立ち下がり時には、ＶＣＣのレベル低下を検出してスイッチをオフする。
【００７４】
図４４のＬＳＩの動作例を図４５に示す。電源ＶＣＣが投入されると電位が上昇するが、これが例えばＶＣαに達すると、ＬＤ１が動作し、この例では出力信号φＶＣを低レベルから高レベルに切り替える。次に入力信号ＩＮがＫ１のサブスレッショルド電流低減効果が大きい特定の信号レベル（ここでは高レベル）になると、この図の例ではそのレベルがＶＣβ以上になると、ＬＤ２の出力φＳＢが切り替わる。これによりφ１が切り替わり電源スイッチがオンするので、内部電源ＶＣ１が立ち上がる。逆にＩＮがＶＣＣよりも先に立ち上がった場合は、まず、ＩＮがＶＣβ以上になるとＬＤ２の出力φＳＢが切り替わり、この後ＶＣＣがＶＣαに達すると、ＬＤ１が動作し、φＶＣを低レベルから高レベルに切り替える。これによりφ１が切り替わり電源スイッチがオンし、内部電源ＶＣ１が立ち上がる。いずれの場合も、ＩＮのレベルが確定した後にスイッチがオンになるので、大きなサブスレッショルド電流が流れることはない。ＬＬは、ＶＣＣがＶＣα以上になった後でＩＮが変化しそれによってφＳＢが変化してもφ１は変化しないように構成する。内部電源ＶＣ１は外部電源ＶＣＣが立ち下がることによって立ち下がる。なお、スイッチはこの図の例ではＶＣＣ側に入れてあるが、ＶＳＳ側に入れても良い。また、複数の電源が印加される場合もあるが、その場合はそのうちの少なくともひとつの電源に対してレベル検知回路を設ければ良い。
【００７５】
実施例４
図４６は、本発明の第４の実施例である電源線スイッチの第２の制御例を示す図である。この実施例の特徴は、論理ゲート群Ｋ１の入力信号レベルを確定させるための回路ＬＫ１（ここではＮＯＲゲート）が設けられたことである。この回路により、電源立ち上がり時には、Ｋ１の入力信号ＩＮ’のレベルがＫ１のサブスレッショルド電流を小さくするレベル（ここでは低レベル）に固定される。図４７に動作例を示す。電源ＶＣＣが投入され所定の電位レベルＶＣαとなると、ＬＤ１がこれを検知し、信号φＶＣをこの例では低レベルから高レベルに切り替える。これによって、ワンショット発生回路ＯＳＨによってφＫ１にワンショットパルスが発生する。このφＫ１が高レベルになることにより、Ｋ１の入力信号ＩＮ’は外部からの入力信号ＩＮのレベルにかかわらず、低レベルになる。並行して、遅延回路ＤＬＹによってφＶＣからφＶＣ’が発生され、スイッチＳＣＣがオンになり、内部電源ＶＣ１が立ち上がりＫ１へ電流が供給される。すでに上述のＬＫ１によってＩＮ’はＫ１のサブスレッショルド電流を小さくするレベルとなっている。こうすれば、電源投入時に内部の電位が確定せずに大電流が流れるということは無い。ＶＣＣが立ち下がると、これによって内部電源ＶＣ１も立ち下がる。図４６では、レベル検知回路はＶＣＣに対するもののみを示しているが、図４４に示したように入力信号ＩＮに対するものや他の電源に対するものを設けても良い。また、スイッチはこの図の例ではＶＣＣ側に入れてあるが、ＶＳＳ側に入れても良い。
【００７６】
実施例５
図４８は本発明の第５の実施例である電源線スイッチの第３の制御例を示す図である。図４４〜図４７の実施例では、電源線スイッチ制御回路ＳＶは外部電源ＶＣＣを入力とし、またこれを回路の電源として用い、このレベルを検知する構成としていた。しかし、本実施例ではＬＳＩボード上に、外部電源電源ＶＣＣ以外に電池を設け、この電池からＳＶへ電源ＶＣＴを供給している。電池は、例えばボード上に１個だけ設け、これを複数個のチップで共用すれば良い。この様な構成とすると、電源ＶＣＣを入れていない時でも、レベル検知回路が動作しているので、本来の電源ＶＣＣの変化を監視することが容易にできる。各ＬＳＩチップは図４４又は図４６と同様の構成とすればよい。ただし、電池からの電流で電源線スイッチ制御回路ＳＶを常に活性化しておき、外部電源電源ＶＣＣの変化を監視するようにする。本構成を用いれば、前に説明した電源投入時の過大なサブスレッショルド電流を防止することが容易にできる。なお、図４４では常に一定電圧が得られる電池を用いたが、最初にレベルが確定することが決まっている電源が用意されていればこれを電池の代わりに用いることができる。
【００７７】
以上説明したように、本発明は、ＭＯＳトランジスタ回路およびそれで構成された半導体集積回路の低消費電力化にきわめて有効である。半導体集積回路の低消費電力化に対する要求は、最近特に強く、例えば日経エレクトロニクス１９９１年９月２日号、第１０６頁から第１１１頁には、低電力バックアップモードを有するマイクロプロセッサシステムについて記載されている。バックアップモードでは、クロックを停止させたり、不要な部分への電源の供給を停止したりして、低消費電力化を図っている。しかし、サブスレッショルド電流の低減についてまでは考慮されていない。これらのプロセッサシステムは３．３〜５Ｖで動作するために、十分に高いしきい電圧のトランジスタが使えるので、サブスレッショルド電流は問題にならないほど小さい。しかし、将来動作電圧が２Ｖあるいは１．５Ｖと低くなり、しきい電圧も低くせざるを得なくなると、従来のＣＭＯＳ回路を使うやり方ではもはや過大なサブスレッショルド電流は低減できなくなる。本発明を、例えばレジューム用回路（バックアップモードでも電源が供給されている）に適用すれば、さらに低消費電力化が実現できる。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、高速・低消費電力のＭＯＳトランジスタ回路、およびそれで構成された半導体集積回路が実現できる。
【図面の簡単な説明】
【図１】本発明の参考例１のインバータを示す図である。
【図２】本発明によるサブスレッショルド電流低減の原理を示す図である。
【図３】本発明によるサブスレッショルド電流低減効果を示す図である。
【図４】本発明の参考例２のインバータの回路図である。
【図５】本発明の信号のタイミングを示す図である。
【図６】本発明のデバイス構造を示す図である。
【図７】本発明の参考例３のインバータの回路図である。
【図８】本発明の参考例４のインバータの回路図である。
【図９】本発明のデバイス構造を示す図である。
【図１０】本発明の参考例５のインバータ列を示す図である。
【図１１】本発明の参考例６のインバータ列を示す図である。
【図１２】本発明の参考例７のインバータ列を示す図である。
【図１３】本発明が適用される組合せ論理回路のグループ分けの例を示す図である。
【図１４】本発明の参考例８の組合せ論理回路を示す図である。
【図１５】本発明の参考例９の組合せ論理回路を示す図である。
【図１６】本発明の参考例１０のラッチを示す図である。
【図１７】本発明の参考例１１のラッチの回路図である。
【図１８】本発明の参考例１２のインバータ列の回路図である。
【図１９】本発明の参考例１３のインバータ列の回路図である。
【図２０】本発明の参考例１４のＮＡＮＤゲートの回路図である。
【図２１】本発明の参考例１５のＮＯＲゲートの回路図である。
【図２２】本発明の参考例１６のクロックインバータの回路図である。
【図２３】本発明の参考例１７の組合せ論理回路の回路図である。
【図２４】本発明の参考例１７の組合せ論理回路のレイアウト配置例である。
【図２５】本発明の参考例１８のラッチの回路図である。
【図２６】本発明の参考例１９の出力バッファの回路図である。
【図２７】本発明の参考例２０の入力バッファの回路図である。
【図２８】本発明の参考例２１のＮＭＯＳダイナミック回路の回路図である。
【図２９】概念的参考例を示す図である。
【図３０】ＣＭＯＳインバータに適用した参考例の回路図である。
【図３１】ＣＭＯＳインバータに適用した参考例の動作タイミング図である。
【図３２】インバータチェインに適用した参考例を示す図である。
【図３３】インバータチェインに適用した別の参考例を示す図である。
【図３４】ＣＭＯＳインバータに適用した別の参考例を示す図である。
【図３５】レベルホールド回路の別の構成例の回路図である。
【図３６】本発明の第１の実施例による複数の回路ブロックの電源スイッチ制御例を示す図である。
【図３７】図３６の動作例を示す図である。
【図３８】本発明の第２の実施例によるクロック同期式動作での電源スイッチ制御例を示す図である。
【図３９】図３８の動作例を示す図である。
【図４０】出力を固定できるラッチ回路の回路図である。
【図４１】制御クロックの動作タイミング図である。
【図４２】出力を固定できる別なラッチ回路の回路図である。
【図４３】制御クロックの動作タイミング図である。
【図４４】本発明の第３の実施例による電源線スイッチの第１の制御例を示す図である。
【図４５】図４４の例の動作例を示す図である。
【図４６】本発明の第４の実施例による電源線スイッチの第２の制御例を示す図である。
【図４７】図４６の例の動作例を示す図である。
【図４８】本発明の第５の実施例による電源線スイッチの第３の制御例を示す図である。
【図４９】従来のＣＭＯＳインバータの回路図である。
【図５０】ＭＯＳトランジスタのサブスレッショルド特性を示す図である。
【符号の説明】
Ｌ、Ｌ１〜Ｌｋ……論理ゲート、Ｇ１〜Ｇｋ……論理ゲート群、ＳＣ、ＳＣ１〜ＳＣｋ、
ＳＳ、ＳＳ１〜ＳＳｋ……スイッチ、ＲＣ、ＲＣ１〜ＲＣｋ、ＲＳ、ＲＳ１〜ＲＳｋ……抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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