(57)【特許請求の範囲】
【請求項１】
基板上に搭載された複数のデバイスの相互間の結線状態を検査する際に、
バウンダリ・スキャンにより、該デバイス間の各結線の一端側から所定波形の信号を入力し、
該所定波形の信号が各結線を通過して各結線の他端側へ出力された結果を、バウンダリ・スキャンにより読み出し、
読み出された各結線の他端側での出力信号の波形鈍りに基づいて、論理を不安定にする可能性のある接触不良結線を検出するデバイス間接触不良結線検出方法であって、
前記所定波形の信号としてステップ信号を入力し、
各結線の他端側での出力信号をサンプリングするための取込み命令の出力タイミングをバウンダリ・スキャン用の既存のクロック位相調整機構により強制的に変化させ、
当該タイミングでサンプリングされた論理値が前記ステップ信号に対応する値でない場合に前記接触不良結線が存在するものと判断することを特徴とする、デバイス間接触不良結線検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば高密度実装プリント基板上におけるデバイス間の結線状態をチェックするための技術で、特に、デバイス間において、不安定動作を引き起こす可能性のある接触不良結線を検出する、デバイス間接触不良結線検出方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ等のチップ部品の高集積化が進み、より複雑な回路を、より小さいサイズのチップ上に搭載できるようになっている。また、プリント基板の表面実装技術が進歩し、より多くのチップ部品（以下、デバイスという）をプリント基板上に実装できるようになっている。これに伴って、小型で高性能のシステムを構築することが可能になったが、その反面、プリント基板上の各デバイスの試験は難しくなってきている。
【０００３】
そこで、高密度実装プリント基板等の試験を行なうべく、例えばＩＥＥＥ標準１１４９．１の標準規格であるＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）方式のボード・テスト手法（テスト容易化手法）が適用されてきている。このボード・テスト手法では、ＬＳＩ等のデバイスの内部に、テスト機構としてのバウンダリ・スキャン・アーキテクチャを組み込むことにより、プリント基板上の多数かつ複雑なデバイスの診断を非接触で行なえるようになっている。このようなボード・テスト手法を、以下、バウンダリ・スキャン方式という。
【０００４】
バウンダリ・スキャン方式では、ＬＳＩ等のデバイスの入出力ピン毎に、バウンダリ・スキャン用のフリップフロップ〔以下、ＦＦと略記；図６にて後述するデータＦＦ（Ｄ−ＦＦ）５ｂ参照〕が設けられるとともに、これらのＦＦがバウンダリ・スキャン・チェーンで接続されて、バウンダリ・スキャン・アーキテクチャが構成される。そして、各デバイスの物理境界において、各ＦＦに対する状態値の設定や各ＦＦの値の読出を、バウンダリ・スキャン・チェーンを用いてシステム本来の動作とは別の手段により行なうことで、テストが実行される。
【０００５】
このようなバウンダリ・スキャン方式により、プリント基板上に搭載されたデバイスであっても、他のデバイスとの接続や論理を考慮することなく入力値を自由に設定して与えることができるほか、出力状態値についても、後段の回路の論理を考えることなく、バウンダリ・スキャン・チェーンを用いて読み出すことができる。
【０００６】
また、デバイス間の結線についても、出力側デバイスの入出力ピンに、バウンダリ・スキャンで値を与え、入力側デバイスの入出力ピンに設けられたＦＦでその値を受け取り、スキャン動作で外部に読み出すことにより、容易に試験をすることができる。
【０００７】
【発明が解決しようとする課題】
ところで、上述のような高密度実装プリント基板では、各デバイスのピン間隔が極めて狭く、デバイス相互間の配線長もできる限り短く抑えることを要求される。このように密な結線では、デバイス間で接触不良結線が生じることも少なくない。
【０００８】
接触不良結線を検出するために回路に直接的にアクセスしてテストを行なうことも考えられるが、ファイン・ピッチ（細かいピッチ）においては、そのようなテストを行なうことは物理的な限界もあって困難を伴う。
また、前述したバウンダリ・スキャン方式では、一般に、デバイス間の相互接続が正常か否か、プリント板上のパターン接続が正常か否か、半田ブリッジが生じていないか、デバイス内部での断線がないかといった試験を行なうモードがあり、結線の良／不良を二値的に切り分けるデバイス間の結線テストを行なうことは可能であったが、不安定な論理を示す接触不良結線を検出する手法は未確立であり不可能であった。
【０００９】
即ち、例え結線不良が存在していても、それをバウンダリ・スキャンで検出することはできず、多くの搭載部品や微細な配線のために作業者の発見に頼ることも困難であった。
仮に不安定動作を引き起こす可能性のある接触不良結線を発見できたとしても、その配線が本当に接触不良結線であるか否かを見極める判断基準は未確立であり、ＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）等では実装が微細であるにもかかわらずモジュール上に搭載されたデバイス総ての入出力ピン（端子）をモジュール外部から得られるように設計されていることが希であることも、不良検出をより一層困難なものにしている。
【００１０】
従って、思惟的な判断を含むことなく、これら不完全な配線（接触不良結線）を検出して接触不良と断定できるようにした手法（テスト方式）を確立することが望まれている。
本発明は、このような課題に鑑み創案されたもので、入出力ピン（端子）に対して直接的に接触することなく、且つ、回路上に特別なデバイスを追加することなく、どんなに微細な配線であっても、不安定動作を引き起こす可能性のある接触不良結線を容易に且つ確実に検出できるようにした、デバイス間接触不良結線検出方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明のデバイス間接触不良結線検出方法は、基板上に搭載された複数のデバイスの相互間の結線状態を検査する際に、バウンダリ・スキャンにより該デバイス間の各結線の一端側から所定波形の信号を入力し、該所定波形の信号が各結線を通過して各結線の他端側へ出力された結果をバウンダリ・スキャンにより読み出し、読み出された各結線の他端側での出力信号の波形鈍りに基づいて、論理を不安定にする可能性のある接触不良結線を検出するデバイス間接触不良結線検出方法であって、前記所定波形の信号としてステップ信号を入力し、各結線の他端側での出力信号をサンプリングするための取込み命令の出力タイミングをバウンダリ・スキャン用の既存のクロック位相調整機構により強制的に変化させ、当該タイミングでサンプリングされた論理値が前記ステップ信号に対応する値でない場合に前記接触不良結線が存在するものと判断することを特徴としている（請求項１）。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
〔Ａ〕本実施形態のデバイス間接触不良結線検出方法の基本的な原理の説明
まず、図２（ａ），（ｂ）により、本実施形態のデバイス間接触不良結線検出方法の基本的な原理について説明する。
【００１５】
図２（ａ），（ｂ）は本実施形態で検出しようとする接触不良結線の具体的なモデルを示すためのもので、図２（ａ）は正常な状態の結線を示し、図２（ｂ）は接触不良な状態の結線を示している。
なお、図２（ａ），（ｂ）において、１は信号送信側デバイス、１ａはこのデバイス１の端子（入出力ピン）、２は信号受信側デバイス、２ａはこのデバイス２の端子（入出力ピン）、３はデバイス１，２の相互間（つまり端子１ａ，２ａの相互間）における正常な状態の結線、３′は半田付け不良等によって接触不良な状態になった結線である。また、Ｃは信号受信側における端子２ａの入力容量、ｒは半田付け不良等により接触不良結線３′に発生する配線抵抗である。
【００１６】
図２（ｂ）に示す接触不良結線３′は、“０”あるいは“１”のいずれであるかを判定する時に不安定要素を含み、デバイス１，２間の確実な情報伝送を妨げる一因になっている。
そこで、本発明は、接触不良結線３′が、接触抵抗（配線抵抗）ｒをもつ、即ち、図２（ａ）に示すような正常な結線３に対して付加的な抵抗分をもつことを利用して、安定かつ確実な接触不良結線の検出手法を提案するものである。例えば図２（ａ）に示すように結線３が正常であれば無視可能な結線抵抗ｒが、図２（ｂ）に示すように接触不良結線３′が存在する場合には、無視することができなくなる。
【００１７】
より具体的には、接触不良結線３が存在した場合、それは接触抵抗（配線抵抗）ｒと回路（信号受信側デバイス２）の容量成分Ｃとにより波形鈍りとなって現れる現象を利用する。即ち、接触不良結線３′を通過する信号波形は、正常な結線３′を通過した良品波形と比べた場合に波形エッジ角度に変化をもたらす。つまり、図１や図４で後述するごとく、接触不良結線３′の信号受信側での信号（出力信号）の波形に鈍りを生じさせることになる。本発明では、このような波形鈍りに基づいて、論理を不安定にする可能性のある接触不良結線３′を、以下のようにして検出する。
【００１８】
〔Ｂ〕第１実施形態の説明
図１（ａ）〜（ｃ）は本発明の第１実施形態としてのデバイス間接触不良結線検出方法を説明するための波形図である。
この第１実施形態では、図１（ａ）〜（ｃ）に示すように、短いパルス信号を入力することにより、接触不良結線を検出している。
【００１９】
図１（ａ）では、信号送信側デバイス１の端子１ａで入力されたパルス信号の波形が示され、図１（ｂ）では、信号受信側デバイス２の端子２ａで受けた信号の波形が示され、図１（ｃ）では、信号受信側デバイス２で認識される論理が示されている。特に、図１（ｂ），（ｃ）では、端子１ａ，２ａ間の結線が正常な場合の状態が実線で示され、接触不良である場合の状態が点線で示されている。
【００２０】
つまり、第１実施形態では、端子１ａ，２ａ間の結線に接触不良が存在する場合、デバイス１からの送信信号は、図２（ｂ）に示した接触抵抗ｒと入力容量Ｃとにより積分され、デバイス２側での受信信号は、図１（ｂ）の点線で示すように、受信地点（端子２ａの位置）において論理を確定するに足るエネルギを有しないことを利用し、良／不良を判断している。結線が接触不良である場合には、信号受信側デバイス２では、図１（ｃ）の点線で示すように、送信波形を再現できないことから、バウンダリ・スキャン手法をこれと併用することで、より一層テストを容易にすることが可能である。
【００２１】
図３に、第１実施形態で用いられるバウンダリ・スキャン・アーキテクチャの回路図を示す。なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。
図３において、４はデバイス間結線３（３′）上で半田付け不良等により生じた接触不良箇所、５は各デバイス（ＬＳＩ等）１，２の入出力ピン１ａ，２ａ毎に設けられたバウンダリ・スキャン・セルで、各セル５は、実際には図６にて後述するごとく構成され、データＦＦ（Ｄ−ＦＦ）５ｂを有しており、各セル５（Ｄ−ＦＦ５ｂ）は、バウンダリ・スキャン・チェーンで接続されている。
【００２２】
第１実施形態では、基板上に搭載されたデバイス１，２の相互間の結線状態を検査する際には、まず、デバイス１側のバウンダリ・スキャン・セル５のＤ−ＦＦに、バウンダリ・スキャンによりＴＤＩ（テスト・データ入力）  として、図１（ａ）に示すような波形のパルス信号を端子１ａから結線３へ入力するためのデータが設定される。
【００２３】
デバイス１側で設定されたデータは、パルス信号として結線３を通過して、デバイス２の端子２ａに到達し、各端子２ａにそなえられたバウンダリ・スキャン・セル５のＤ−ＦＦに、端子２ａでの論理値が、取込み命令（ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ）によりサンプリングされて保持される。
そして、デバイス２側のバウンダリ・スキャン・セル５のＤ−ＦＦに保持されている論理値は、バウンダリ・スキャンによりＴＤＯ（テスト・データ出力）として読み出され、各結線３のデバイス２側での出力信号で元のパルス波形を再現できていない場合つまり論理値“０”がサンプリングされた結線３（３′）が接触不良状態であると判断される。
【００２４】
このように、本発明の第１実施形態によれば、従来のバウンダリ・スキャン手法では不可能であった接触不良結線３′の評価が可能であり、とりわけ高密度実装の信頼性向上に寄与する。即ち、入出力ピン１ａ，２ａに対して直接的に接触することなく、且つ、回路上に特別なデバイスを新たに追加することなく、どんなに微細な配線であっても、不安定動作を引き起こす可能性のある接触不良結線３′を極めて容易に且つ確実に検出して評価することが可能である。
【００２５】
また、このように確立された接触不良結線の特定手法とバウンダリ・スキャン手法とを併用することで、より一層テストを容易化でき、製品の歩留まり改善をはかることも可能である。
〔Ｃ〕第２実施形態の説明
図４（ａ）〜（ｃ）は本発明の第２実施形態としてのデバイス間接触不良結線検出方法を説明するための波形図である。
【００２６】
この第２実施形態では、図４（ａ）〜（ｃ）に示すように、ステップ信号を入力し、取込み命令（ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ）のタイミングを変化させることにより、接触不良結線を検出している。
図４（ａ）では、信号送信側デバイス１の端子１ａで入力されたステップ信号の波形が示され、図４（ｂ）では、信号受信側デバイス２の端子２ａで受けた信号の波形が示され、図４（ｃ）では、信号受信側デバイス２で認識される論理および取込み命令の出力タイミングが示されている。特に、図４（ｂ），（ｃ）では、端子１ａ，２ａ間の結線が正常な場合の状態が実線で示され、接触不良である場合の状態が点線で示されている。
【００２７】
つまり、第２実施形態では、波形鈍り情報から接触不良を検出するため、テスト情報受信側のバウンダリ・スキャン・セル５の取込み命令をクロック位相調整機構７（図５，図６参照）を用いて強制的に変化させる。例えば、図４（ｃ）に示すように、クロック位相調整機構７からデバイス２側のバウンダリ・スキャン・セル５のＤ−ＦＦ５ｂへ出力されるサンプリング用のクロック（取込み命令）を、正常な波形の立ち上がりから時間ｔ１だけ遅らせるように位相調整する。
【００２８】
もし接触不良が存在するならば、図４（ｃ）の点線で示すように、デバイス２側の端子２ａで受信される信号は、前記時間ｔ１よりもさらに遅い時間ｔ２経過後に立ち上がることになるため、本来、“１”に変化しなければならないテスト信号を与えられた場合であっても、波形鈍りと取込みタイミングとの組合せによって、“１”ではなく“０”を検出することになる。また、第１実施形態と同様、この第２実施形態もバウンダリ・スキャン手法を併用することで、より一層テストを容易にすることが可能である。
【００２９】
図５に、第２実施形態で用いられるバウンダリ・スキャン・アーキテクチャの回路図を示す。なお、図中、既述の符号と同一の符号は同一部分を示しているので、その詳細な説明は省略する。図５に示すバウンダリ・スキャン・アーキテクチャでは、図３に示した第１実施形態のバウンダリ・スキャン・アーキテクチャにクロック位相調整機構７が追加して図示されている。このクロック位相調整機構７は、従来よりクロック位相を調整するためにそなえられているもので、第２実施形態による方法を実現するために新たに追加されたものではない。図３に示す例でも、クロック位相調整機構７はそなえられているが、第１実施形態ではその機能を特に必要としないため、図３では図示を省略している。
【００３０】
また、図６は、各バウンダリ・スキャン・セル５の詳細構成を示すブロック図であり、この図６に示すように、各バウンダリ・スキャン・セル５は、マルチプレクサ５ａ，５ｄ，データ・フリップフロップ（Ｄ−ＦＦ）５ｂおよびデータ・ラッチ（Ｄ−ＬＡＴ）５ｃから構成されている。そして、クロック位相調整機構７は、Ｄ−ＦＦ５ｂおよびＤ−ＬＡＴ５ｃに供給されるクロックの位相を調整するものである。
【００３１】
第２実施形態では、基板上に搭載されたデバイス１，２の相互間の結線状態を検査する際には、まず、デバイス１側のバウンダリ・スキャン・セル５のＤ−ＦＦに、バウンダリ・スキャンによりＴＤＩとして、図４（ａ）に示すような波形のステップ信号を端子１ａから結線３へ入力するためのデータが設定される。
デバイス１側で設定されたデータは、ステップ信号として結線３を通過して、デバイス２の端子２ａに到達し、各端子２ａにそなえられたバウンダリ・スキャン・セル５のＤ−ＦＦに、端子２ａでの論理値が、取込み命令（ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ）によりサンプリングされて保持される。
【００３２】
このとき、クロック位相調整機構７により、接触不良検出可能になる時間ｔ１だけクロック位相調整を行なうことで、配線剥離等による接触不良箇所４つまり接触不良結線３′を検出することができる。なお、テスト信号送信側デバイス１では、クロック位相の調整を必要としない。
つまり、図４（ｃ）に示すようなタイミングでデバイス２側のバウンダリ・スキャン・セル５のＤ−ＦＦに取り込まれた論理値は、バウンダリ・スキャンによりＴＤＯ（テスト・データ出力）として読み出され、その論理値が前記ステップ信号に対応する論理値“１”でない場合つまり論理値“０”がサンプリングされた結線３（３′）が接触不良状態であると判断される。
【００３３】
このように、本発明の第２実施形態によっても、第１実施形態と同様の作用効果が得られるほか、この第２実施形態では、一見、ディジタル的に処理することが不可能と思われる不安定な論理を示す結線３′が、クロック位相を変化させるだけで、二値（良／不良）に切り分けて検出されるので、検査手順の単純化・容易化に大きく貢献する。
【００３４】
以上説明した通り、本発明の方法により、接触不良結線の特定手法が確立され、不良箇所の特定や今後不良となる可能性の高い接触不良結線の検出を、極めて容易かつ確実に行なうことができるのである。
【００３５】
【発明の効果】
以上詳述したように、本発明のデバイス間接触不良結線検出方法によれば、入出力ピンに対して直接的に接触することなく、且つ、回路上に特別なデバイスを追加することなく、どんなに微細な配線であっても、不安定動作を引き起こす可能性のある接触不良結線を極めて容易に且つ確実に検出して評価することが可能であり、高密度実装の信頼性の大幅な向上に寄与するという効果がある（請求項１）。
【００３６】
また、一見、ディジタル的に処理することが不可能と思われる不安定な論理を示す結線が、クロック位相を変化させるだけで、二値（良／不良）に切り分けて検出されるため、その検出手順の単純化・容易化に大きく貢献するという効果もある（請求項１）。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１実施形態としてのデバイス間接触不良結線検出方法を説明するための波形図である。
【図２】（ａ），（ｂ）は本実施形態で検出しようとする接触不良結線の具体的なモデルを示す回路図である。
【図３】第１実施形態で用いられるバウンダリ・スキャン・アーキテクチャを示す回路図である。
【図４】（ａ）〜（ｃ）は本発明の第２実施形態としてのデバイス間接触不良結線検出方法を説明するための波形図である。
【図５】第２実施形態で用いられるバウンダリ・スキャン・アーキテクチャを示す回路図である。
【図６】第２実施形態におけるバウンダリ・スキャン・セルの詳細構成を示すブロック図である。
【符号の説明】
１  信号送信側デバイス
１ａ  端子（入出力ピン）
２  信号受信側デバイス
２ａ  端子（入出力ピン）
３  デバイス間結線
３′  接触不良結線
４  接触不良箇所
５  バウンダリ・スキャン・セル
５ａ，５ｄ  マルチプレクサ
５ｂ  データ・フリップフロップ（Ｄ−ＦＦ）
５ｃ  データ・ラッチ（Ｄ−ＬＡＴ）
６  バウンダリ・スキャン・チェーン
７  クロック位相調整機構
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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