(57)【特許請求の範囲】
【請求項１】
シンクロ装置からのアナログ信号をＬＳＢ信号(1a)とＢＵＳＹ信号(1b)を含むデジタル信号に変換して出力するようにしたシンクロ/デジタル変換器(1)の出力信号のビット飛び検出方法であって、前記ＬＳＢ信号(1a)を第１、第２Ｄ型フリップフロップ回路(2,4)のデータ端子(2a,4a)に入力し、前記ＢＵＳＹ信号(1b)を前記第１Ｄ型フリップフロップ回路(2)のクロック端子(2b)に入力すると共に前記ＢＵＳＹ信号(1b)を反転した後に前記第２Ｄ型フリップフロップ回路(4)のクロック端子(4b)に入力し、前記各フリップフロップ回路(2,4)の第１、第２出力(2c',4c')を、前記ＬＳＢ信号(1a)のパルス幅が前記ＢＵＳＹ信号(1b)のパルス幅よりも大で前記ＢＵＳＹ信号(1b)のパルス幅が前記ＬＳＢ信号(1a)のエッジ検出窓になっているエクスクルーシブＯＲ回路(5)を経て第３Ｄ型フリップフロップ回路(6)のデータ端子(6a)に入力し、前記ＢＵＳＹ信号(1b)を、前記エクスクルーシブＯＲ回路(5)の出力(5a)が前記第３Ｄ型フリップフロップ回路(6)に入力された後に遅延された前記ＢＵＳＹ信号(1b)が前記第３Ｄ型フリップフロップ回路(6)のクロック端子(6b)に入るようにしかつ前記ＢＵＳＹ信号(1b)のパルス幅よりもやや長い時間からなる遅延時間を有する１個の遅延回路(8)を介して前記第３Ｄ型フリップフロップ回路(6)のクロック端子(6b)に入力し、前記ＢＵＳＹ信号(1b)出力時に前記ＬＳＢ信号(1a)が変化しない場合、前記第１、第２Ｄ型フリップフロップ回路(2,4)の出力(2c',4c')の不一致に基づいて前記第３Ｄ型フリップフロップ回路(6)から出力された出力(6c')のハイレベル又はローレベル時を前記ＬＳＢ信号(1a)のビット飛びの状態とすることを特徴とするシンクロ/デジタル変換器におけるビット飛び検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シンクロ/デジタル変換器におけるビット飛び検出方法に関し、特に、複数のＤ型フリップフロップ回路を有する論理回路を用いて簡単かつ確実にビット飛びを検出するための新規な改良に関する。
【０００２】
【従来の技術】
従来、用いられていたこの種のシンクロ/デジタル変換器においては、出力されたデジタル出力中のＬＳＢ信号のビット飛びは、検出されておらず、デジタル出力の精度を向上させることは極めて困難であった。
【０００３】
本発明は、以上のような課題を解決するためになされたもので、特に、複数のＤ型フリップフロップ回路を有する論理回路を用いて簡単かつ確実にビット飛びを検出するようにしたシンクロ/デジタル変換器におけるビット飛び検出方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明によるシンクロ/デジタル変換器におけるビット飛び検出方法は、シンクロ装置からのアナログ信号をＬＳＢ信号とＢＵＳＹ信号を含むデジタル信号に変換して出力するようにしたシンクロ/デジタル変換器の出力信号のビット飛び検出方法であって、前記ＬＳＢ信号を第１、第２Ｄ型フリップフロップ回路のデータ端子に入力し、前記ＢＵＳＹ信号を前記第１Ｄ型フリップフロップ回路のクロック端子に入力すると共に前記ＢＵＳＹ信号を反転した後に前記第２Ｄ型フリップフロップ回路のクロック端子に入力し、前記各フリップフロップ回路の第１、第２出力を、前記ＬＳＢ信号のパルス幅が前記ＢＵＳＹ信号のパルス幅よりも大で前記ＢＵＳＹ信号のパルス幅が前記ＬＳＢ信号のエッジ検出窓になっているエクスクルーシブＯＲ回路(5)を経て第３Ｄ型フリップフロップ回路のデータ端子に入力し、前記ＢＵＳＹ信号を、前記エクスクルーシブＯＲ回路の出力が前記第３Ｄ型フリップフロップ回路に入力された後に遅延された前記ＢＵＳＹ信号が前記第３Ｄ型フリップフロップ回路のクロック端子に入るようにしかつ前記ＢＵＳＹ信号のパルス幅よりもやや長い時間からなる遅延時間を有する１個の遅延回路を介して前記第３Ｄ型フリップフロップ回路のクロック端子に入力し、前記ＢＵＳＹ信号出力時に前記ＬＳＢ信号が変化しない場合、前記第１、第２Ｄ型フリップフロップ回路の出力の不一致に基づいて前記第３Ｄ型フリップフロップ回路から出力された出力のハイレベル又はローレベル時を前記ＬＳＢ信号のビット飛びの状態とする方法である。
【０００５】
【発明の実施の形態】
以下、図面と共に本発明によるシンクロ/デジタル変換器におけるビット飛び検出方法の好適な実施の形態について説明する。
図１において符号１で示されるものは検出信号としてアナログ信号を出力する周知のシンクロ装置に接続された周知のＬＳＢ信号１ａとＢＵＳＹ信号１ｂを出力するトラッキング方式のシンクロ/デジタル変換器であり、このシンクロ/デジタル変換器１から出力されるＬＳＢ信号１ａは第１、第２Ｄ型フリップフロップ回路２、４のデータ端子２ａ、４ａに入力されている。
前記ＢＵＳＹ信号１ｂは前記第１Ｄ型フリップフロップ回路２のクロック端子２ｂに直接入力されると共に、反転回路３にて反転された後に第２Ｄ型フリップフロップ回路４のクロック端子４ｂに入力されている。さらに、このＢＵＳＹ信号１ｂは１個の遅延回路８を介して遅延された後に第３Ｄ型フリップフロップ回路６のクロック端子６ｂに入力されている。
尚、前記遅延回路８は、後述のエクスクルーシブＯＲ回路５の出力５ａが前記第３Ｄ型フリップフロップ回路６に入力された後に遅延された前記ＢＵＳＹ信号１ｂが前記第３Ｄ型フリップフロップ回路６のクロック端子６ｂに入るようにしかつ前記ＢＵＳＹ信号１ｂのパルス幅よりもやや長い時間からなる遅延時間を有している。
【０００６】
前記第１、第２Ｄ型フリップフロップ回路２、４の出力端子２ｃ、４ｃからの各出力２ｃ’及び４ｃ’はエクスクルーシブＯＲ回路（ＥＸ−ＯＲ）回路５に入力され、このエクスクルーシブＯＲ回路５の出力５ａは第３Ｄ型フリップフロップ回路６のデータ端子６ａに入力され、その出力端子６ｃからビット飛びであるか否かを示す異常検出出力６ｃ’が出力されるように構成されている。
尚、前記エクスクルーシブＯＲ回路５は、前記ＬＳＢ信号１ａのパルス幅が前記ＢＵＳＹ信号１ｂのパルス幅よりも大で、前記ＢＵＳＹ信号１ｂのパルス幅が図２のように前記ＬＳＢ信号１ａのエッジ検出窓を構成している。
【０００７】
次に、動作について述べる。まず、本発明の検出方法は、シンクロ/デジタル変換器１のデジタル出力におけるＬＳＢ信号１ａはＢＵＳＹ信号１ｂが出力されている間において必ず、Ｌ→Ｈ又はＨ→Ｌレベルに各々変化することに着目し、この変化状態の有無を利用してビット飛びの異常検出出力６ｃ’を検出するものである。
【０００８】
図２に示すようにシンクロ/デジタル変換器１のデジタル出力におけるＬＳＢ信号１ａ及びＢＵＳＹ信号１ｂが各Ｄ型フリップフロップ回路２、４、６に入力されている状態において、ＬＳＢ信号１ａにビット飛びによる異常が発生しＬＳＢ信号１ａが変化しない異常状態１００が発生すると、第１、第２Ｄ型フリップフロップ回路２、４の出力２ｃ’、４ｃ’に不一致が生じ、エクスクルーシブＯＲ回路５からの出力５ａが入力されている第３Ｄ型フリップフロップ回路６の出力である異常検出出力６ｃ’がＨレベルとなり、ＬＳＢ信号１ａにビット飛びが発生したことを検出することができる。なお、この場合、異常検出出力６ｃ’をＨレベルとしたが、これとは逆にＬレベルとして検出することができることは述べるまでもないことである。
【０００９】
【発明の効果】
本発明によるシンクロ/デジタル変換器におけるビット飛び検出方法は、以上のように構成されているため、次のような効果を得ることができる。
すなわち、ＢＵＳＹ信号が出力されている間に必ずレベル変化するＬＳＢ信号の無変化状態を複数のＤ型フリップフロップ回路とエクスクルーシブＯＲ回路の組合せによる論理回路により検出しているため、簡単かつ確実にビット飛びを検出でき、デジタル出力の精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明によるシンクロ/デジタル変換器におけるビット飛び検出方法を示す回路図である。
【図２】図１の各部の信号を示す波形図である。
【符号の説明】
１    シンクロ/デジタル変換器
１ａ    ＬＳＢ信号
１ｂ    ＢＵＳＹ信号
２    第１Ｄ型フリップフロップ回路
４    第２Ｄ型フリップフロップ回路
６    第３Ｄ型フリップフロップ回路
２ａ，４ａ，６ａ    データ端子
２ｂ，４ｂ，６ｂ    クロック端子
２ｃ’，４ｃ’，６ｃ’    出力
８    遅延回路
【図１】
0003544596.tif 000002
【図２】
0003544596.tif 000003