(57)【特許請求の範囲】
【請求項１】
クロック信号を発生するクロック発生部と、
入力される高速の繰り返し信号を、上記クロック発生部から供給されるクロック信号によってサンプリングして低速のデータ信号に変換するサンプリング部と、
上記サンプリング部からの低速のデータ信号が供給される信号波形観測、測定又は解析を行うデジタイザ部と、
上記サンプリング部からの低速のデータ信号が供給され、このデータ信号がトリガ情報を有するときにトリガ信号を発生するトリガ回路と、
上記クロック発生部から上記サンプリング部に供給されるクロック信号を遅延させる遅延器と、
上記遅延器を経由したクロック信号と、上記クロック発生部から直接供給されるクロック信号とを切り換えて上記サンプリング部に供給するスイッチ回路と、
とを具備するサンプリングデジタイザ。
【請求項２】
上記デジタイザ部は上記トリガ信号により制御され上記低速のデータ信号の取込みを開始するものであり、上記スイッチング回路は上記トリガ信号により遅延器を経由しないクロック信号を上記サンプリング部へ供給するようにするものであり、切替え制御されることを特徴とする請求の範囲第１項記載のサンプリングデジタイザ。
【請求項３】
上記高速の繰り返し信号の１周期に相当する時間を、上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値である等価サンプリング時間より、上記遅延器の遅延量が長く設定されていることを特徴とする請求の範囲第２項記載のサンプリングデジタイザ。
【請求項４】
各チャネルごとに設けられた、入力される高速の繰り返し信号を、入力されたクロック信号によりサンプリングして低速のデータ信号に変換するサンプリング部と、上記サンプリング部からの低速のデータ信号が供給される信号波形観測、測定又は解析を行うデジタイザ部と、
クロック信号を発生して、上記各チャネルのサンプリング部へ供給するクロック発生部と、
上記クロック発生部からの上記クロック信号が供給される遅延器と、
上記チャネルの１つの上記入力される高速の繰り返し信号が供給され、これを、上記遅延器よりの遅延された上記クロック信号によりサンプリングして低速のデータ信号に変換するトリガ用サンプリング部と、
上記サンプリング部よりの低速のデータ信号が供給され、これがトリガ情報となるとトリガ信号を発生して各チャネルのデジタイザ部に対応する低速のデータ信号を取込ませるトリガ回路と、
とを具備するサンプリングデジタイザ。
【請求項５】
上記高速の繰り返し信号の１周期に相当する時間を、上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値である等価サンプリング時間より上記遅延器の遅延器が長く設定されていることを特徴とする請求の範囲第４項記載のサンプリングデジタイザ。
【請求項６】
上記クロック発生部には上記トリガ信号により、発生されるクロック信号の周波数を高く変化させる手段が設けられていることを特徴とする請求の範囲第１項乃至第３項の何れかに記載のサンプリングデジタイザ。
【請求項７】
上記遅延器は遅延線により構成されていることを特徴とする請求の範囲第１項乃至第５項の何れかに記載のサンプリングデジタイザ。
【請求項８】
上記遅延器はカウンタ式遅延器であることを特徴とする請求の範囲第１項乃至第５項の何れかに記載のサンプリングデジタイザ。
【請求項９】
上記遅延器は移相形遅延器であることを特徴とする請求の範囲第１項乃至第５項の何れかに記載のサンプリングデジタイザ。
【請求項１０】
クロック信号を発生するクロック発生部と、
入力される高速の繰り返し信号を、上記クロック発生部から供給されるクロック信号によってサンプリングして低速のデータ信号に変換するサンプリング部と、
上記サンプリング部からの低速のデータ信号が供給される信号波形観測、測定又は解析を行うデジタイザ部と、
上記サンプリング部からの低速のデータ信号が供給され、このデータ信号がトリガ情報を有するときにトリガ信号を発生するトリガ回路と、
上記クロック発生部に設けられ、上記トリガ信号により、発生されるクロック信号の周波数を位相連続で高く変化させる手段と、
とを具備とするサンプリングデジタイザ。
【請求項１１】
入力される高速の繰り返し信号を、サンプリングして低速のデータ信号に変換し、
上記低速のデータ信号がトリガ情報と一致するとこれを検出し、
上記サンプリングの位相を所定量進め、その後に得られる上で低速のデータ信号に対し信号波形観測、測定又は解析などを行うことを特徴とするサンプリングデジタイジング方法。
【請求項１２】
上記サンプリングの位相を進めると同時に、周波数を高くすることを特徴とする請求の範囲第１１項記載のサンプリングデジタイジング方法。
【請求項１３】
複数のチャネルの高速の繰り返し信号の１つをサンプリングして低速のデータ信号に変換し、
その低速のデータ信号がトリガ情報と一致するとなるとこれを検出し、
上記サンプリングに対し、位相を進めて、上記複数のチャネルの高速の繰り返し信号をそれぞれサンプリングして低速のデータ信号に変換し、
これら低速のデータ信号をそれぞれ波形観測、測定、解析などを行うことを特徴とするサンプリングデジタイジング方法。
【請求項１４】
上記複数のチャネルの高速の繰り返し信号をそれぞれ低速のデータ信号に変換する際にそのサンプリング周波数を、上記高速の繰り返し信号の１つをサンプリングする周波数より高くすることを特徴とする請求の範囲第１３項記載のサンプリングデジタイジング方法。
【請求項１５】
入力高速の繰り返し信号をサンプリングして低速のデータ信号に変換し、
その低速のデータ信号がトリガ情報と一致するとこれを検出し、
上記サンプリングの周波数を高くし、
その周波数が高められたサンプリングにより変換された低速のデータ信号の波形観測、測定、解析などを行うことを特徴とするサンプリングデジタイジング方法。
【請求項１６】
被試験半導体集積回路に試験パターン信号を印加し、この被試験半導体集積回路から出力される応答信号を期待値と論理比較し、比較結果に基づいて被試験半導体集積回路の良否を判定する半導体集積回路試験装置において、
上記請求の範囲第１項乃至第１０項のいずれか１つに記載のサンプリングデジタイザを具備することを特徴とする半導体集積回路試験装置。
【請求項１７】
上記サンプリングデジタイザは半導体集積回路試験装置のテストヘッドに収納されるピンカードに実装されていることを特徴とする請求の範囲第１６項に記載の半導体集積回路試験装置。
【発明の詳細な説明】
技術分野
この発明は、高速の繰返し波形を、これよりも遅いクロック信号でサンプリングして低速の波形に変換して観測、測定、解析等を行なう装置（以下、サンプリングデジタイザと称す）、その方法、及びサンプリングデジタイザを備えた半導体集積回路試験装置に関する。
背景技術
この技術分野で良く知られているように、サンプリングデジタイザは、図１に示すように、サンプリングヘッド１１と、クロック発生部１２と、信号波形を観測、測定及び／又は解析する装置（以下、デジタイザ部と称す）１３と、トリガ回路１４とによって構成されている。このサンプリングデジタイザは、サンプリングヘッド（通常、ダイオードブリッジを備えた回路によって構成されている）１１に入力される高速の繰り返し信号（波形）ＨＲＳを、後述する等価サンプリング方法により、低速の繰り返し信号（波形）に変換し、デジタイザ部１３において、この低速の繰り返し信号の波形の観測、測定、解析等を行なうことにより、入力された高速の繰り返し信号ＨＲＳの波形の観測、測定、解析等を行なう。
上記等価サンプリング方法とは、例えば図２Ａに示す周期Ｔの高速の繰り返し信号ＨＲＳがサンプリングヘッド１１に入力された場合に、図２Ｂに示すように、この繰り返し信号ＨＲＳに対するサンプルタイミングｔ１、ｔ２、ｔ３、・・・の、その周期Ｔ内での位相が一定の微小時間Δｔだけ、順次ずれる（この例ではΔｔだけサンプルタイミングの位相が順次に遅れる）ように、（ｎＴ＋Δｔ）の一定のサンプリングレート（周期）Ｔ１でクロック信号ＣＬＫ１を、クロック発生部１２から発生させ、サンプリングヘッド１１に供給する。ここで、サンプルタイミングの周期Ｔ内での位相を順次ずらす一定の微小時間Δｔを、この技術分野では等価サンプリング時間と呼んでいる。なお、周期Ｔ１から等価サンプリング時間Δｔを減算した時間ｎＴを周期とするクロック信号ＣＬＫの周波数をＦとしたときに、高速の繰り返し信号ＨＲＳの周波数を、このクロック信号ＣＬＫの周波数Ｆで割算した値がｎであり、通常はこの値ｎが整数になるように高速の繰り返し信号ＨＲＳの周波数に対してクロック信号ＣＬＫの周波数Ｆが設定される。
これによってサンプリングヘッド１１からは、図２Ｃに示すように、サンプルタイミングｔ１、ｔ２、ｔ３、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ、ｂ、ｃ、・・・に変換された低速のデータ信号ＯＵＴ１がサンプリングレートＴ１で発生される。波形データ列ａ、ｂ、ｃ、・・・をデジタイザ部１３に取り込み、周期ｎＴごとに重ねると、波形データａ、ｂ、ｃ、・・・が等価サンプリング時間の時間間隔、即ちΔｔの時間間隔で並び、図２Ｄに示すように、サンプリングレートＴ１と高速の繰り返し信号ＨＲＳの１周期Ｔ当りのサンプル数とを乗算した周期Ｔ３を有する低速の繰り返し信号ＬＲＳ１が得られる。この低速の繰り返し信号ＬＲＳ１の波形は高速の繰り返し信号ＨＲＳの波形と実質的に同じになる。
なお、図２においては、等価サンプリング方法の動作を容易に理解できるようにするため、高速の繰り返し信号ＨＲＳの波形を拡大し、かつ等価サンプリング時間Δｔを長くしている。このため、図ではｎ＝３となり、サンプリングレートＴ１＝３Ｔ＋Δｔとなるが、以下に述べるように、通常は高速の繰り返し信号ＨＲＳの周波数がクロック信号ＣＬＫの周波数Ｆより相当に高い周波数であり、ｎは相当に大きな値となる。
具体的数値を用いて説明すると、例えば高速の繰り返し信号ＨＲＳの周波数が１ＧＨｚ（従って、その周期Ｔは１ｎｓとなる）であり、クロック発生部１２の内部クロック信号ＣＬＫの周波数Ｆが１００ｋＨｚである場合に、この高速の繰り返し信号ＨＲＳの１周期Ｔ（１ｎｓ）当りのサンプル数を１００（サンプルタイミングの位相を等価サンプリング時間Δｔだけ順次に遅らせて１周期Ｔから１００のデータを取得する）とすると、隣接する２つのサンプル点間の間隔は１ｎｓ／１００＝１０ｐｓとなる。即ち、等価サンプリング時間Δｔは１０ｐｓとなる。よって、クロック発生部１２からサンプリングレートＴ１＝１ｎｓ×（１ＧＨｚ／１００ｋＨｚ）＋１０ｐｓ＝１０μｓ＋１０ｐｓでクロック信号ＣＬＫ１を発生させ、サンプリングヘッド１１に供給すると、サンプリングヘッド１１からは、サンプルタイミングｔ１、ｔ２、ｔ３、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ、ｂ、ｃ、・・・がサンプリングレートＴ１＝１０μｓ＋１０ｐｓで発生される。これら波形データをデジタイザ部１３に取り込み、取り込んだ波形データをサンプルタイミング間の間隔、即ち、等価サンプリング時間１０ｐｓの時間間隔（Δｔの時間間隔）で合成すると、図２Ｄに示す（１０μｓ＋１０ｐｓ）×１００の周期Ｔ３を有する低速の繰り返し信号ＬＲＳ１が得られる。
トリガ回路１４は、観測、測定及び／又は解析すべき高速の繰り返し信号ＨＲＳの波形の開始点を設定する機能を有する。具体的に説明すると、観測、測定及び／又は解析すべき波形の開始点の情報、例えばレベル、立上り、立下り等（以下、トリガ情報と称す）をトリガ回路１４に予め設定しておき、サンプリングヘッド１１からトリガ回路１４に供給されるデータ信号ＯＵＴ１（波形データ列ａ、ｂ、ｃ、・・・）のトリガ情報がこの設定されたトリガ情報と合致すると、トリガ回路１４はトリガ信号ＴＲを発生してデジタイザ部１３に供給する。デジタイザ部１３は、トリガ信号が印加された時点から波形データ列の取り込み動作を開始する。即ち、トリガ回路１４からトリガ信号ＴＲが発生された時点（以後、トリガ点と称す）から高速の繰り返し信号ＨＲＳの波形の観測、測定、解析等を、低速の繰り返し信号ＬＲＳ１を用いて開始する。なお、サンプリングヘッド１１のサンプリング出力がそのままデジタイザ部１３及びトリガ回路１４へ供給される場合に限らず、図に示していないがＡＤ変換器によりデジタル値に変換されてデジタイザ部１３及びトリガ回路１４へ供給されることもある。従ってサンプリングヘッドの出力データ信号はサンプリング信号自体の場合とそのサンプリング信号をデジタル値に変換した場合とがあり、以後の説明においてもその両者の場合があることを意味している。
このように、上記構成の従来のサンプリングデジタイザは、トリガ点を観測、測定、解析等を行う波形の開始点としているから、当然にトリガ点以降の波形しか観測、測定、解析等を行うことができない。例えば、図２Ｄの波形においてトリガ点をａ点とすれば、ａ点より前（時間的に前、図において左側）の波形は観測、測定、解析等を行うことができない。
一般に、観測、測定及び／又は解析したい高速の繰り返し信号ＨＲＳの波形領域はこの高速の繰り返し信号ＨＲＳの一周期Ｔの一部分であり、例えば波形が立上る前縁領域である場合がしばしばある。上気したように、サンプリングデジタイザはトリガ点を観測、測定、解析等を行う波形の開始点としているから、例えば、図２Ａの波形においてトリガ点をａ点とすれば、図２Ｃに示す波形データａがサンプリングヘッド１１から出力されてトリガ回路１４に入力されるまで、トリガ回路１４はトリガ信号ＴＲを発生せず、所望とするトリガ点以降の波形の観測、測定、解析等を行うことができない。
一方、図３に示すように、サンプリングヘッド１１とデジタイザ部１３とをそれぞれ複数個用意し、それぞれ上述した等価サンプリング方法により高速の繰り返し信号を低速の繰り返し信号に変換し、この変換された信号波形の観測、測定、解析等を複数個のデジタイザ部で同時に行なうことを可能にしたＮチャネルのサンプリングデジタイザも従来より使用されている。なお、Ｎは２以上の整数である。
図３に示す例では、ほぼ同一位相の複数個の高速の繰り返し信号ＨＲＳ１、ＨＲＳ２、・・・、ＨＲＳＮを関連するサンプリングヘッド１１−１、１１−２、・・・、１１−Ｎにそれぞれ入力し、これらサンプリングヘッド１１−１〜１１−Ｎに、共通の１つのクロック発生部１２から一定のサンプリングレート、例えば図２Ｂに示すサンプリングレートＴ１、でクロック信号ＣＬＫ１を全てのサンプリングヘッド１１−１〜１１−Ｎに同時に供給する。これによってこれらサンプリングヘッド１１−１〜１１−Ｎからは、サンプルタイミングに応じて振幅レベルが段階的に変化する波形データ列に変換された低速のデータ信号ＯＵＴ１、ＯＵＴ２、・・・、ＯＵＴＮがそれぞれ発生される。
例えば、複数個のサンプリングヘッド１１−１、１１−２、・・・、１１−Ｎにほぼ同時に立上る高速の繰り返し信号ＨＲＳ１、ＨＲＳ２、・・・、ＨＲＳＮをそれぞれ入力し、共通のクロック発生部１２から、これら繰り返し信号ＨＲＳ１〜ＨＲＳＮに対するサンプルタイミングの位相が等価サンプリング時間Δｔだけ順次にずれる（例えば、Δｔだけサンプルタイミングの位相が順次に遅れる）ように、一定のサンプリングレートＴ１でクロック信号ＣＬＫ１を発生させると、各サンプリングヘッド１１−１〜１１−Ｎからは、図２Ｃに示した低速のデータ信号ＯＵＴ１と同様に、サンプルタイミングに応じて振幅レベルが段階的に変化する低速のデータ信号ＯＵＴ１〜ＯＵＴＮがサンプリングレートＴ１で発生される。
トリガ回路１４は複数個のデジタイザ部１３−１、１３−２、・・・、１３−Ｎに対して共通に１つだけ設けられ、複数個のサンプリングヘッド１１−１〜１１−Ｎのうちの任意の１つからの、この例では第Ｎチャネルのサンプリングヘッド１１−Ｎからのデータ信号ＯＵＴＮがトリガ回路１４に入力信号として供給される。勿論、他の１つのサンプリングヘッドからのデータ信号をトリガ回路１４に入力信号として供給してもよい。
複数個のデジタイザ部１３−１、１３−２、・・・、１３−Ｎは、共通のトリガ回路１４からトリガ信号ＴＲが印加されることによって、関連するサンプリングヘッド１１−１、１１−２、・・・、１１−Ｎから供給されるデータ信号ＯＵＴ１、ＯＵＴ２、・・・、ＯＵＴＮの取り込み動作をそれぞれ開始する。トリガ点を波形の立上り点Ｌとすると、複数個のサンプリングヘッド１１−１〜１１−Ｎはほぼ同じ波形データを出力するから、デジタイザ部１３−１〜１３−Ｎにはトリガ点Ｌ以降のほぼ同じ波形データがそれぞれ取り込まれる。従って、図３に示されたＮチャネルのサンプリングデジタイザにおいても、高速の繰り返し信号ＨＲＳ１〜ＨＲＳＮのトリガ点以降の波形しか観測、測定、解析等を行うことができない。
ところで、上述したサンプリングデジタイザは、半導体集積回路（以後、ＩＣと称す）を試験する半導体集積回路試験装置（ＩＣ試験装置）にも使用されている。例えば、被試験ＩＣに高速で試験パターン信号を入力し、この被試験ＩＣから高速で出力される応答信号を低速の信号に変換して波形を観測、測定し、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かを試験する場合等にサンプリングデジタイザが使用されている。
周知のように、この技術分野では、ＩＣは、論理回路部分（ロジック部分）が主要であるものをロジックＩＣと呼び、メモリ部分が主要であるものをメモリＩＣと呼んでいる。また、ロジック部分とメモリ部分とが１つのチップに混在したＩＣはシステムＬＳＩ、システム・オン・チップ（ＳＯＣ）等と呼ばれている。図４に従来から用いられている一般的なＩＣ試験装置（以後、ＩＣテスタと称す）の概略の構成を示す。例示のＩＣテスタはＩＣテスタ本体１００とテストヘッド２００とによって構成されており、ＩＣテスタ本体１００は、この例では、制御器１０１と、タイミング発生器１０２と、パターン発生器１０３と、波形フォーマッタ１０４と、ドライバ１０５と、コンパレータ１０６と、論理比較器１０７と、不良解析メモリ１０８と、電圧発生器１０９とを具備する。
テストヘッド２００はＩＣテスタ本体１００とは別体に構成され、通常、その上部に所定個数のＩＣソケット（図示せず）が装着されている。また、テストヘッド２００の内部には、この技術分野でピンカードと呼ばれているプリント基板が収納されており、通常、ＩＣテスタ本体１００のドライバ１０５及びコンパレータ１０６を含む回路はこのピンカードに実装されている。このピンカードは試験すべきＩＣ（被試験ＩＣ）３００の各Ｉ／Ｏピン（入／出力端子）毎に設けられている。一般に、テストヘッド２００は、この技術分野でハンドラと呼ばれているＩＣ搬送及び処理装置のテスト部に取り付けられ、テストヘッド２００とＩＣテスタ本体１００とはケーブル、光ファイバ等の信号伝送手段によって電気的に接続される。
被試験ＩＣ３００はテストヘッド２００のＩＣソケットに装着され、このＩＣソケットを通じて、ＩＣテスタ本体１００から被試験ＩＣ（一般にＤＵＴと呼ばれる）３００にテストパターン信号が印加され、また、被試験ＩＣ３００からの応答信号がＩＣテスタ本体１００に供給され、被試験ＩＣ３００の試験、測定が行われる。
制御器１０１はコンピュータシステムによって構成されており、ユーザ（プログラマ）が作成したテストプログラムが予め格納され、このテストプログラムに従ってＩＣテスタ全体の制御を行う。制御器１０１は、テスタバス１１１を通じてタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等と接続されており、これらタイミング発生器１０２、パターン発生器１０３、波形フォーマッタ１０４、論理比較器１０７、不良解析メモリ１０８、電圧発生器１０９等は端末として動作し、制御器１０１から出力される制御命令に従って被試験ＩＣ３００の試験を実行する。
被試験ＩＣ３００の試験、例えばファンクショナル試験は次のようにして行われる。
パターン発生器１０３には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたパターン発生順序が予め格納され、パターン発生器１０３は、制御器１０１からテスト開始命令が与えられると、この格納されたパターン発生順序に従って被試験ＩＣ３００に印加すべきテストパターンデータを出力する。このパターン発生器１０３には、一般に、ＡＬＰＧ（Algorithmic Pattern Generator）が用いられる。ＡＬＰＧとは、半導体デバイス（例えばＩＣ）に印加するテストパターンを、内部の演算機能を持ったレジスタを用いて、演算により発生するパターン発生器のことである。
タイミング発生器１０２には、試験開始前に、制御器１０１に格納されているテストプログラムに記述されたテスト周期毎に出力するタイミングデータが予め格納され、タイミング発生器１０２は、この格納されたタイミングデータに従って、各テスト周期毎にクロックパルスを出力する。このクロックパルスは、波形フォーマッタ１０４、論理比較器１０７等に与えられる。
波形フォーマッタ１０４は、パターン発生器１０３が出力するテストパターンデータと、タイミング発生器１０２が出力するクロックパルスとに基づいて、論理波形の立ち上がりのタイミング及び立ち下がりのタイミングを規定し、Ｈ論理（論理“１”）及びＬ論理（論理“０”）に変化する実波形を持つテストパターン信号を生成し、ドライバ１０５を通じて被試験ＩＣ３００にこのテストパターン信号を印加する。
ドライバ１０５は、波形フォーマッタ１０４が出力するテストパターン信号の振幅を所望の振幅（Ｈ論理、即ち、論理“１”の電圧ＶＩＨ及びＬ論理、即ち、論理“０”の電圧ＶＩＬ）に規定してテストヘッド２００のＩＣソケットに印加し、被試験ＩＣ３００を駆動する。
コンパレータ１０６は被試験ＩＣ３００が出力する応答信号の論理値が正規の電圧値を持つか否かを判定する。つまり、Ｈ論理の電圧が規定の電圧値ＶＯＨ以上の値を示すか、及びＬ論理の電圧が規定の電圧値ＶＯＬ以下の値を示すかを判定する。
判定結果が良である場合にコンパレータ１０６から出力される判定結果の出力信号は論理比較器１０７に入力され、この論理比較器１０７においてパターン発生器１０３から与えられる期待値パターンデータと比較され、被試験ＩＣ３００が正常な応答信号を出力したか否かが判定される。論理比較器１０７の比較結果は不良解析メモリ１０８に取り込まれる。不良が発生した場合には不良のテストパターンアドレスと、被試験ＩＣ３００の不良ピンの出力論理データと、その時の期待値パターンデータとが不良解析メモリ１０８に記憶され、テスト終了後にＬＳＩの評価に利用される。
電圧発生器１０９は、制御器１０１から送られて来る設定値に応じて、ドライバ１０５に印加する振幅電圧ＶＩＨ及びＶＩＬと、コンパレータ１０６に印加する比較電圧ＶＯＨ及びＶＯＬを発生する。その結果、ドライバ１０５からは被試験ＩＣ３００の規格に合致した振幅値を持つ駆動信号が発生され、また、コンパレータ１０６において被試験ＩＣ３００の応答信号が被試験ＩＣ３００の規格に合致した電圧の論理値を有しているか否かを判定することができる。
上述したサンプリングデジタイザは上記テストヘッド２００の内部に収納されたピンカードに実装され、例えば被試験ＩＣ３００から高速で読み出される応答信号の波形を観測、測定及び／又は解析する。まず、被試験ＩＣ３００に高速で試験パターン信号を印加し、この被試験ＩＣの各ピンから高速で出力される応答信号の波形を上記構成のサンプリングデジタイザで観測、測定及び／又は解析する。この波形の観測、測定、解析等により、被試験ＩＣ３００が不良であるか否かが判定できる。この試験により、例えば被試験ＩＣの動作速度をいくつかのカテゴリに分類することができるし、また、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かを試験することもできる。
上述したように、従来のサンプリングデジタイザは、サンプリングヘッドに入力される高速の繰り返し信号のトリガ点以降の波形しか観測、測定及び／又は解析できなかった。しかしながら、トリガ点のすぐ前の波形、或いはトリガ点の前後の波形を重点的に観測、測定及び／又は解析したい場合がしばしばある。
図１及び図３に示されたサンプリングデジタイザにおいて、例えばトリガ点より前の波形データをデジタイザ部１３又は１３−１〜１３−Ｎに取り込むためには、デジタイザ部１３又は１３−１〜１３−Ｎを連続で動作させ、トリガ点で波形データの取り込みを中止して取り込んだデータを読み出さなくてはならない。トリガ点を過ぎた直後から波形データの取り込みが開始される場合を考慮に入れると、次のトリガ点に達するまでに約１周期（Ｔ３）に相当する時間と、約１周期（Ｔ３）分の波形データを記憶することができるメモリを必要とする。従って、トリガ点より前の波形領域、例えばトリガ点の直前の波形領域を重点的に観測、測定及び／又は解析したい場合でも、波形データの取り込みに最長で約１周期に相当する時間を必要とし、その上、約１周期分の波形データを記憶できる容量を有するメモリを用意しなければならないという難点がある。つまり必要とする波形領域を短時間で取り込むことができなかった。
また、トリガ点の前後の波形データをデジタイザ部１３又は１３−１〜１３−Ｎに取り込むためには、デジタイザ部１３又は１３−１〜１３−Ｎを連続で動作させ、トリガ点を過ぎて所定サンプル数の波形データを取得した時点で波形データの取り込みを中止することになる。しかしながら、この場合にもトリガ点を過ぎた直後から波形データの取り込みが開始される場合を考慮に入れる必要があり、その場合には次のトリガ点に達するまでに約１周期（Ｔ３）に相当する時間と、少なくとも１周期（Ｔ３）分の波形データを記憶することができるメモリを必要とする。従って、トリガ点の前後の波形領域を重点的に観測、測定及び／又は解析したい場合でも、１周期以上に相当する時間を必要とし、さらに、少なくとも１周期分の波形データを記憶できる容量のメモリを用意しなければならないという難点がある。つまり必要とする波形領域を短時間で取り込むことができなかった。
上記したように、高速の繰り返し信号ＨＲＳがサンプリングヘッド１１に入力され、観測、測定及び／又は解析したい波形領域、即ち、デジタイザ部１３に取り込みたい波形領域がその前縁領域である場合、この前縁領域は高速の繰り返し信号ＨＲＳの一周期Ｔの僅かな部分、例えば１／１０程度に過ぎない。図５Ａ及び図５Ｂはそれぞれ図２Ａに示した高速の繰り返し信号ＨＲＳの波形及び図２Ｄに示した低速の繰り返し信号ＬＲＳ１の波形をそれぞれに拡大して示すものであり、周期Ｔの高速の繰り返し信号ＨＲＳの前縁領域ＬＥの時間が周期Ｔの約１／１０であれば、等価サンプリング時間Δｔ（例えば１０ｐｓ）で合成、再現された図５Ｂに示す低速の繰り返し信号ＬＲＳ１において、観測、測定及び／又は解析したい波形領域である前縁領域ＬＥの開始点（トリガ点Ｔｒ）に到達するまでに最大で一周期Ｔ３の約９／１０の待ち時間ＷＴが存在することになる。この待ち時間ＷＴは、必要な波形領域ＬＥをデジタイザ部１３に取り込むのに要する時間と比較すると、極めて長時間（約９倍の時間）となる。
具体的な数値で説明すると、高速の繰り返し信号ＨＲＳの一周期Ｔに占める前縁領域ＬＥの時間が、例えば１／１０であり、この前縁領域ＬＥの時間で１６×１０3個のデータをデジタイザ部１３に取り込む場合、サンプリングレートが１μｓであると、前縁領域ＬＥのデータの取り込みに１６×１０3×１０-6（μｓ）＝１６ｍｓの時間を必要とする。よって、このときの最大の待ち時間ＷＴは１６ｍｓ×９＝１４４ｍｓとなり、トリガ点Ｔｒに到達するまでに、前縁領域ＬＥのデータの取り込みに必要な時間の最大で９倍の待ち時間を必要とする。このため、装置の使用効率が非常に悪くなるという欠点があった。
この発明の１つの目的は、必要とする波形領域を短時間で取り込むことができるサンプリングデジタイザ及びその方法を提供することにある。
この発明の他の目的は、メモリ容量を増大させる必要なしに、かつ短時間でトリガ点より前の波形領域を観測、測定及び／又は解析することができるサンプリングデジタイザ及びその方法を提供することである。
この発明の更に他の目的は、メモリ容量を増大させる必要なしに、かつ短時間でトリガ点の前後の波形領域を重点的に観測、測定及び／又は解析することができるサンプリングデジタイザ及びその方法を提供することである。
この発明の更に他の目的は、トリガ点に到達するまでの待ち時間を短縮し、装置の使用効率を向上させたサンプリングデジタイザ及びその方法を提供することである。
この発明のさらに他の目的は、半導体集積回路（ＩＣ）の試験時間を短縮させ、かつ精度の高い試験を行うことができる半導体集積回路試験装置を提供することである。
発明の開示
この発明の第１の面においては、クロック信号を発生するクロック発生手段と、入力される高速の繰り返し信号を、上記クロック発生手段から供給されるクロック信号によってサンプリングして低速のデータ信号に変換するサンプリング部と、上記サンプリング部からのデータ信号が供給される信号波形観測、測定又は解析装置と、上記サンプリング部からのデータ信号が供給され、このデータ信号がトリガ情報を有するときにトリガ信号を発生するトリガ手段と、上記クロック発生手段から上記サンプリング部に供給されるクロック信号を遅延させる遅延手段と、上記遅延手段を経由したクロック信号と、上記クロック発生手段から直接供給されるクロック信号とを切り換えて上記サンプリング部に供給するスイッチング手段とを具備するサンプリングデジタイザが提供される。ここで低速のデータ信号とはサンプリング出力自体の場合とそのサンプリング出力をデジタル値に変換した場合とがある。このことは以下の説明においても同様である。
好ましい実施例によれば上記スイッチング手段は、上記トリガ手段からトリガ信号が印加されることによってクロック信号の切り換え動作を実行し、トリガ信号が印加されるまでは上記遅延手段を経由したクロック信号を上記サンプリング部に供給し、上記トリガ回路からトリガ信号が印加されると、上記クロック発生手段から直接供給されるクロック信号を上記サンプリング部に供給する。
上記クロック発生手段から発生されるクロック信号のサンプリングレートは、上記高速の繰り返し信号の周波数を上記クロック発生手段内で発生される内部クロック信号の周波数で割り算した値と上記高速の繰り返し信号の１周期に相当する時間とを乗算した値に、上記高速の繰り返し信号の１周期に相当する時間を上記高速の繰り返し信号の１周期当りのサンプリング数で割り算した値である等価サンプリング時間を加算した周期を有する。
この発明の第２の面においては、各チャネルが、入力される高速の繰り返し信号を、所定のサンプリングレートでサンプリングして低速のデータ信号に変換するサンプリング部と、上記サンプリング部からのデータ信号が供給される信号波形観測、測定又は解析装置とを備えている複数のチャネルを有するサンプリングデジタイザにおいて、所定のサンプリングレートでクロック信号を発生する、上記複数のチャネルに共通の１つのクロック発生手段と、上記複数のチャネルのうちの特定の１つのチャネルのサンプリング部からのデータ信号が入力信号として供給され、このデータ信号がトリガ情報を有するときにトリガ信号を発生して各チャネルの信号波形観測、測定又は解析装置に供給する、上記複数のチャネルに共通の１つのトリガ手段と、上記トリガ手段にデータ信号を供給するチャネルのサンプリング部に、上記クロック発生手段から供給されるクロック信号を遅延させる遅延手段とを具備するサンプリングデジタイザが提供される。
この発明の第３の面においては、クロック信号を発生するクロック発生手段と、入力される高速の繰り返し信号を、上記クロック発生手段から供給されるクロック信号によってサンプリングして低速のデータ信号に変換するサンプリング部と、上記サンプリング部からのデータ信号が供給される信号波形観測、測定又は解析装置と、上記サンプリング部からのデータ信号が供給され、このデータ信号がトリガ情報を有するときにトリガ信号を発生するトリガ手段とを具備し、上記トリガ手段から発生されるトリガ信号が上記クロック発生手段に供給され、このクロック発生手段から発生されるクロック信号の周波数を高く変化させる手段を備える。
この発明の第４の面においては、被試験半導体集積回路に試験パターン信号を印加し、この被試験半導体集積回路から読み出される応答信号を論理比較し、比較結果に基づいて被試験半導体集積回路の良否を判定する半導体集積回路試験装置において、上記第１の面及び第２の面に記載されたいずれか１つのサンプリングデジタイザを具備する半導体集積回路試験装置が提供される。
好ましい一実施例においては、上記サンプリングデジタイザは半導体集積回路試験装置のテストヘッドに収納されるピンカードに実装されている。
その他の発明の面については実施例の説明で行う。
【図面の簡単な説明】
図１は従来のサンプリングデジタイザの一例の構成を示すブロック図である。
図２は図１に示したサンプリングデジタイザに適用される等価サンプリング方法を説明するタイミング図である。
図３は従来のサンプリングデジタイザの他の例の構成を示すブロック図である。
図４は従来のＩＣ試験装置の一例を示すブロック図である。
図５は図１に示したサンプリングデジタイザの動作を説明するための波形図である。
図６はこの発明によるサンプリングデジタイザの第１の実施例の構成を示すブロック図である。
図７は図６に示したサンプリングデジタイザの動作を説明するためのタイミング図である。
図８Ａ及びＢはそれぞれ図６中の遅延素子１５の具体例を示す図である。
図９はこの発明によるサンプリングデジタイザの第２の実施例の構成を示すブロック図である。
図１０は図９に示したサンプリングデジタイザの動作を説明するためのタイミング図である。
図１１はこの発明によるサンプリングデジタイザの第３実施例の構成を示すブロック図である。
図１２は図１１に示したサンプリングデジタイザの動作を説明するためのタイミング図である。
図１３は図１１に示したサンプリングデジタイザの動作を説明するための波形図である。
図１４はこの発明によるサンプリングデジタイザの第４実施例を示すブロック図である。
図１５はこの発明によるサンプリングデジタイザの第５実施例を示すブロック図である。
図１６はこの発明の方法の実施例を示す流れ図である。
図１７はこの発明の方法の他の実施例を示す流れ図である。
図１８はこの発明の方法の更に他の実施例を示す流れ図である。
図１９はこの発明による半導体集積回路試験装置の実施例を示すブロック図である。
発明を実施するための最良の形態
第１実施例
まず、この発明によるサンプリングデジタイザの第１の実施例について図６及び図７を参照して詳細に説明する。なお、図６において、図１と対応する部分には同一参照符号を付して示し、必要のない限りそれらの説明を省略する。
図６はこの発明によるサンプリングデジタイザの第１の実施例を示すブロック図であり、図１に示した従来のサンプリングデジタイザと同様に、サンプリングヘッド１１と、クロック発生部１２と、デジタイザ部１３と、トリガ回路１４とを備えている。これら構成素子を備えたサンプリングデジタイザは、サンプリングヘッド１１に入力される高速の繰り返し信号（波形）ＨＲＳを、上述した等価サンプリング方法により、低速の繰り返し信号（波形）に変換し、この低速の繰り返し信号の波形の観測、測定、解析等を行なうことにより、サンプリングヘッド１１に入力された高速の繰り返し信号ＨＲＳの波形の観測、測定、解析等を行なうことができるものであることは図１及び図２を参照して既に記載したので、ここではその説明を省略する。
この実施例においては、クロック発生部１２からサンプリングヘッド１１に至るクロック信号伝送経路に並列に、クロック信号ＣＬＫ１を所定時間遅延させる遅延素子１５を接続し、この遅延素子１５を経由するクロック信号伝送経路と、遅延素子１５を経由しないクロック信号伝送経路の２つのクロック信号経路を設ける。さらに、これら２つのクロック信号伝送経路を切り換えて一方のクロック信号伝送経路のみをサンプリングヘッド１１に接続するスイッチング回路１６を設ける。このスイッチング回路１６はトリガ回路１４からトリガ信号ＴＲが印加されることによってスイッチング素子が動作し、クロック信号伝送経路を切り換える。
具体的に説明すると、所定のタイミングでトリガ回路１４からトリガ信号ＴＲが発生される（トリガ点）までは、スイッチング回路１６は遅延素子１５を経由するクロック信号伝送経路をサンプリングヘッド１１に接続する。即ち、この実施例ではトリガ点まではスイッチング回路１６のスイッチング素子の可動接点１６Ｍが遅延素子１５の出力側に接続された第１の固定接点１６Ａに接続される。従って、クロック発生部１２からのクロック信号ＣＬＫ１は、遅延素子１５によって所定時間遅延されたクロック信号ＣＬＫ１ｄとして、サンプリングヘッド１１に供給される。
トリガ回路１４からトリガ信号ＴＲが発生されてスイッチング回路１６に印加されると、スイッチング回路１６は遅延素子１５を経由しないクロック信号伝送経路をサンプリングヘッド１１に接続する。即ち、スイッチング回路１６のスイッチング素子の可動接点１６Ｍが、遅延素子１５を経由しないクロック信号伝送経路に接続された第２の固定接点１６Ｂに切り換え接続される。従って、クロック発生部１２からのクロック信号ＣＬＫ１は、遅延されることなくそのまま、サンプリングヘッド１１に供給される。
次に、上記構成のサンプリングデジタイザの動作について図７に示すタイミング図を参照して説明する。
例えば、図７Ａに示す周期Ｔの高速の繰り返し信号ＨＲＳ１がサンプリングヘッド１１に入力された場合に、図７Ｂに示すように、この高速の繰り返し信号ＨＲＳ１に対するサンプルタイミングｔ１、ｔ２、ｔ３、・・・の位相が一定の微小時間、即ち、等価サンプリング時間Δｔだけ順次にずれる（この例では等価サンプリング時間Δｔだけサンプルタイミングの位相が順次に遅れる）ように、クロック発生部１２から一定のサンプリングレートＴ１（＝ｎＴ＋Δｔ）でクロック信号ＣＬＫ１を発生させ、このクロック信号ＣＬＫ１を、遅延素子１５を経由しないクロック信号伝送経路を通じて、直接サンプリングヘッド１１に供給すると、サンプリングヘッド１１からは、図７Ｃに示すように、サンプルタイミングｔ１、ｔ２、ｔ３、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ１、ｂ１、ｃ１、・・・に変換された低速のデータ信号ＯＵＴ１がサンプリングレートＴ１で発生される。よって、これら波形データ列ａ１、ｂ１、ｃ１、・・・をデジタイザ部１３に取り込み、等価サンプリング時間Δｔの時間間隔で合成し、再現すると、図７Ｅに示すように、サンプリングレートＴ１と高速信号ＨＲＳ１の１周期Ｔ当りのサンプル数とを乗算した周期Ｔ３を有する低速の繰り返し信号ＬＲＳ１が得られる。
これに対して、クロック発生部１２から一定のサンプリングレートＴ１で発生されるクロック信号ＣＬＫ１を、遅延素子１５を経由するクロック信号伝送経路を通じて遅延させ、クロック信号ＣＬＫ１ｄとしてサンプリングヘッド１１に供給すると、図７Ｄに示すように、このクロック信号ＣＬＫ１ｄのサンプルタイミングは全て遅延素子１５による一定の遅延時間Ｄｔだけ遅れる。換言すれば、一定の遅延時間Ｄｔだけ遅れた時点から一定のサンプリングレートＴ１でクロック信号ＣＬＫ１ｄがサンプリングヘッド１１に供給されることになる。その結果、サンプリングヘッド１１は、図７Ｆに示すように、高速の繰り返し信号ＨＲＳ１を、この遅延されたサンプルタイミングｔ１＋Ｄｔ、ｔ２＋Ｄｔ、ｔ３＋Ｄｔ、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ２、ｂ２、ｃ２、・・・に変換した低速のデータ信号ＯＵＴ２を発生する。これら波形データａ２、ｂ２、ｃ２、・・・をデジタイザ部１３に取り込み、等価サンプリング時間Δｔの時間間隔で合成して再現すると、図７Ｇに示すように、サンプリングレートＴ１と高速信号ＨＲＳ１の１周期Ｔ当りのサンプルデータ数とを乗算した周期Ｔ３を有する低速の繰り返し信号ＬＲＳ２が得られる。
この低速の繰り返し信号ＬＲＳ２は、図７から容易に理解できるように、サンプルタイミングが遅延素子１５による遅延時間Ｄｔだけ遅れているため、Ｄｔだけ時間的に進んでいる高速の繰り返し信号ＨＲＳ１の波形点をサンプリングしたデータを合成した波形となる。その結果、クロック信号ＣＬＫ１を遅延させない場合に得られた図７Ｅに示す低速の繰り返し信号ＬＲＳ１の波形と比較すると、Ｄｔだけ時間的に進んでいる波形となる。換言すれば、クロック信号ＣＬＫ１を遅延させない場合よりも波形を等価的に速くデジタイザ部１３に取り込むことができる。従って、サンプルタイミングを遅らせて波形データをデジタイザ部１３に取り込むと、サンプルタイミングを遅らせない場合よりも等価的に速い波形領域を観測、測定及び／又は解析することができる。
よって、この第１の実施例においては、トリガ点まではクロック発生部１２から一定のサンプリングレートＴ１で発生されるクロック信号ＣＬＫ１を、遅延素子１５を経由するクロック信号伝送経路を通じて遅延されたクロック信号ＣＬＫ１ｄとして、サンプリングヘッド１１に供給する。その結果、デジタイザ部１３には高速の繰り返し信号ＨＲＳ１の波形点ａ２、ｂ２、ｃ２、・・・をサンプリングしたデータが取り込まれるから、観測、測定及び／又は解析される波形は図７Ｇに示す低速の繰り返し信号ＬＲＳ２の波形点ａ２以降の波形となる。
次に、トリガ回路１４からトリガ信号ＴＲが発生されると、このトリガ信号ＴＲはデジタイザ部１３及びスイッチング回路１６にそれぞれ供給されるから、スイッチング回路１６のスイッチング素子がその可動接点１６Ｍを第２の固定接点１６Ｂ側に切り換える。その結果、クロック信号ＣＬＫ１は、遅延素子１５を経由しないクロック信号伝送経路を通じて直接、サンプリングヘッド１１に供給されるから、デジタイザ部１３には高速の繰り返し信号ＨＲＳ１の波形点ａ１、ｂ１、ｃ１、・・・をサンプリングしたデータが取り込まれる。従って、観測、測定及び／又は解析される波形は図７Ｅに示す低速の繰り返し信号ＬＲＳ１の波形点ａ１以降の波形となる。
このように、トリガ信号ＴＲが発生されると、トリガ点ａ２よりも時間的に前の波形点ａ１からの波形データがデジタイザ部１３に取り込まれることになるので、今まで観測、測定又は解析していた波形領域よりも時間的に前の波形領域を再び観測、測定又は解析することができる。よって、トリガ点前後の波形領域を重点的に効率よくデジタイザ部１３に取り込んで観測、測定又は解析することができる。
以上の説明から理解されるように遅延素子１５による遅延量Ｄｔは、トリガ点の前のサンプリングしたデータが取込まれる必要から少くとも等価サンプリング時間Δｔ以上であり、遅延量Ｄｔの最大値は、トリガ点の前のどのあたりまでが測定、波形観測、解析などに必要とするかにより決め、この必要とする波形領域は対象とする高速繰り返し信号ＨＲＳによって異なり、遅延量Ｄｔの最大値は前記トリガ点前の必要とする波形領域を少くとも含むようにする。
遅延素子１５としてはケーブルなどの遅延線で構成される遅延器、図８Ａに示すようなカウンタ式遅延器１５１、図８Ｂに示すような移相形遅延器１５３などを用いることができる。カウンタ式遅延器１５１においてはカウンタが内蔵され、端子１５２から例えば１／Δｔ又はこれより高い周波数の動作用クロックを供給し、設定した値だけその動作クロックを計数すると、入力されたクロック信号ＣＬＫ１が遅延クロック信号ＣＬＫ１ｄとして出力される。移相形遅延器１５３は例えばシフトレジスタにより構成され、端子１５２にシフトクロックが与えられるごとに入力クロック信号ＣＬＫ１が１段づつシフトされ、スイッチ１５４が設定されたシフト段から遅延クロック信号ＣＬＫ１ｄが出力される。シフトクロックは１／Δｔ以上の周波数のものとされる。これらカウンタ式遅延器１５１、移相形遅延器１５３は遅延量を変化させることができ、取得したいトリガ点以前の波形の時間に応じて遅延量を簡単に設定することができる。
以上の説明で明白なように、上記第１の実施例では、単にトリガ点の前と後とでクロック信号のサンプルタイミングを変更するだけでトリガ点前後の波形領域を重点的に効率よくデジタイザ部１３に取り込むことができるから、短時間でトリガ点の前後の必要な波形領域だけを取り込むことができる。その上、約１周期（Ｔ３）分の波形データが記憶できるような大容量のメモリを用意する必要もない。
第２実施例
次に、この発明によるサンプリングデジタイザの第２の実施例について図８及び図９を参照して詳細に説明する。なお、図８において、図３と対応する部分には同一参照符号を付して示し、必要のない限りそれらの説明を省略する。
図８はこの発明によるサンプリングデジタイザの第２の実施例を示すブロック図であり、サンプリングヘッド１１とデジタイザ部１３とをそれぞれ複数個用意し、既に説明した等価サンプリング方法により高速の繰り返し信号を低速の繰り返し信号に変換し、この変換された信号の波形の観測、測定、解析等を複数個のデジタイザ部で同時に行なうことができるように構成されたＮチャネルのサンプリングデジタイザ（Ｎは２以上の整数）にこの発明を適用した事例を示す。
この第２の実施例においても、図３に示した従来例と同様に、クロック発生部１２は複数個のサンプリングヘッド１１−１、１１−２、・・・、１１−Ｎに対して共通に１つだけ設けられ、トリガ検出用に更に１個のサンプリングヘッド１１−Ｎ＋１が設けられ、これには他のサンプリングヘッドの１つの例ではサンプリングヘッド１１−Ｎの高速繰り返し信号ＨＲＳＮが入力される。また、トリガ回路１４は複数個のデジタイザ部１３−１、１３−２、・・・、１３−Ｎに対して共通に１つだけ設けられる。クロック発生部１２から複数個のサンプリングヘッド１１−１〜１１−Ｎにクロック信号をそれぞれ直接供給するが、トリガ検出用サンプリングヘッド１１−Ｎ＋１に対するクロック信号伝送経路にはクロック信号を所定時間Ｄｔだけ遅延させる遅延素子２１が挿入される。そしてトリガ検出用サンプリングヘッド１１−Ｎ＋１の出力のみがトリガ回路１４へ供給される。
上記構成において、ほぼ同一位相の、例えばほぼ同時に立上る複数の高速の繰り返し信号ＨＲＳ１、ＨＲＳ２、・・・、ＨＲＳＮを関連するサンプリングヘッド１１−１、１１−２、・・・、１１−Ｎにそれぞれ入力し、共通のクロック発生部１２から、これら繰り返し信号ＨＲＳ１〜ＨＲＳＮに対するサンプルタイミングｔ１、ｔ２、ｔ３、・・・の位相が等価サンプリング時間Δｔだけ順次にずれる（例えば、Δｔだけサンプルタイミングの位相が順次に遅れる）ように、クロック信号ＣＬＫ１を一定のサンプリングレートＴ１（＝ｎＴ＋Δｔ）で発生させ、サンプリングヘッド１１−１〜１１−Ｎに供給すると、第１〜第Ｎチャネルの全てのサンプリングヘッド１１−１〜１１−Ｎには、図１０Ｂに示すように、サンプルタイミングｔ１、ｔ２、ｔ３、・・・においてクロック信号ＣＬＫ１が同時に供給され、第Ｎ＋１チャネル（トリガチャネル）のサンプリングヘッド１１−Ｎ＋１には、図１０Ｄに示すように、遅延素子２１によって時間Ｄｔだけ遅延されたサンプルタイミングｔ１＋Ｄｔ、ｔ２＋Ｄｔ、ｔ３＋Ｄｔ、・・・においてクロック信号ＣＬＫ１ｄが供給される。なお、複数の高速の繰り返し信号ＨＲＳ１〜ＨＲＳＮは全て同じ波形であるので、図１０Ａには代表例として第１チャネルのサンプリングヘッド１１−１に供給される高速の繰り返し信号ＨＲＳ１を示す。
その結果、第１〜第Ｎチャネルのサンプリングヘッド１１−１〜１１−Ｎ−１からは、図１０Ｃに示すように、サンプルタイミングｔ１、ｔ２、ｔ３、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ１、ｂ１、ｃ１、・・・に変換された低速のデータ信号ＯＵＴ１、ＯＵＴ２、・・・、ＯＵＴＮがそれぞれほぼ同一の位相で発生される。よって、第１〜第Ｎチャネルのデジタイザ部１３−１〜１３−Ｎには図１０Ｃに示す波形データ列ａ１、ｂ１、ｃ１、・・・が取り込まれるから、等価サンプリング時間Δｔの時間間隔で合成し、再現すると、図１０Ｅに示す低速の繰り返し信号ＬＲＳ１〜ＬＲＳＮが得られる。
これに対し、第Ｎ＋１チャネルのサンプリングヘッド１１−Ｎ＋１からは、図１０Ｆに示すように、遅延されたサンプルタイミングｔ１＋Ｄｔ、ｔ２＋Ｄｔ、ｔ３＋Ｄｔ、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ２、ｂ２、ｃ２、・・・に変換された低速のデータ信号ＯＵＴＮ＋１が発生される。よって、第Ｎ＋１チャネルのデジタイザ部１３−Ｎ＋１には図１０Ｆに示す波形データ列ａ２、ｂ２、ｃ２、・・・が取り込まれるから、等価サンプリング時間Δｔの時間間隔で合成すると、図１０Ｇに示すように、図１０Ｅに示す低速の繰り返し信号ＬＲＳ１〜ＬＲＳＮよりもＤｔ時間だけ進んでいる低速の繰り返し信号ＬＲＳＮ＋１が得られる。
トリガ回路１４には第Ｎ＋１チャネルのサンプリングヘッド１１−Ｎ＋１からのデータ信号ＯＵＴＮが供給されるから、トリガ回路１４がトリガ信号ＴＲを発生するトリガ点を、例えば図１０Ａに示す高速の繰り返し信号ＨＲＳ１の波形点ａ２とすると、トリガ回路１４は第Ｎ＋１チャネルのサンプリングヘッド１１−Ｎ＋１から波形データａ２が供給されたときにトリガ信号ＴＲを発生する。このトリガ信号ＴＲの発生により、各チャネルのデジタイザ部１３−１〜１３−Ｎは一斉に波形データの取り込みを開始するから、第１〜第Ｎチャネルのデジタイザ部１３−１〜１３−Ｎには図１０Ｃに示す波形データ列ａ１、ｂ１、ｃ１、・・・が取り込まれ、第Ｎ＋１チャネルのデジタイザ部１３−Ｎ＋１には図１０Ｆに示す波形データ列ａ２、ｂ２、ｃ２、・・・が取り込まれる。
かくして、トリガ回路１４からトリガ信号ＴＲが発生されると、第１〜第Ｎチャネルのデジタイザ部１３−１〜１３−Ｎにおいては図１０Ｅに示す低速の繰り返し信号ＬＲＳ１〜ＬＲＳＮの波形点ａ１以降の波形を観測、測定及び／又は解析することができ、他方、第Ｎ＋１チャネルのデジタイザ部１３−Ｎ＋１においては図１０Ｇに示す低速の繰り返し信号ＬＲＳＮ＋１の波形点ａ２以降の波形を観測、測定及び／又は解析することができる。換言すれば、第１〜第Ｎチャネルのデジタイザ部１３−１〜１３−Ｎにおいてはトリガ点ａ２よりも時間的に前の波形点ａ１からの波形領域を観測、測定又は解析することができ、第Ｎ＋１チャネルのデジタイザ部１３−Ｎ＋１においてはトリガ点ａ２以降の波形を観測、測定及び／又は解析することができる。従って、この第２の実施例においても、トリガ点前後の波形領域を重点的に効率よくデジタイザ部１３−１〜１３−Ｎに取り込んで観測、測定又は解析することができる。なおこの例ではＮ個の入力高速繰り返し信号に対する第１〜第Ｎチャネルの他にトリガ用にＮ＋１チャネルを設けたが、高速繰り返し信号入力用チャネル数に余裕があれば、そのチャネルの１つをトリガ用チャネルに利用してもよい。トリガ用チャネルについてはデジタイザ部１３−Ｎ＋１を省略してもよい。
以上の説明で明白なように、上記第２の実施例では、クロック発生部１２から複数個のサンプリングヘッド１１−１〜１１−Ｎ＋１に至るクロック信号伝送経路のうち、共通のトリガ回路１４に対して変換した低速のデータ信号を入力信号として供給するチャネルのサンプリングヘッドに対するクロック信号伝送経路に、クロック信号を所定時間Ｄｔだけ遅延させる遅延素子２１を挿入しただけであるので、短時間でトリガ点前後の波形領域を重点的に効率よくデジタイザに取り込むことができる。その上、少なくとも１周期（Ｔ３）分の波形データが記憶できるような大容量のメモリを用意する必要もない。遅延素子２１としては遅延素子１５と同様なものを使用できる。またこの遅延素子２１に対し要求される遅延量は遅延素子１５に対するそれと同様である。
第３実施例
この発明によるサンプリングデジタイザの第３実施例について図１１乃至図１３を参照して詳細に説明する。なお、図１１において、図１と対応する部分には同一参照符号を付して示し、必要のない限りそれらの説明を省略する。
この第３実施例においては、トリガ回路１４から発生されるトリガ信号ＴＲをデジタイザ部１３だけでなく、クロック発生部１２にも供給し、クロック発生部１２から発生されるクロック信号の周波数を変化させる。クロック発生部１２はこの変化された周波数のクロック信号をサンプリングヘッド１１に供給し、等価サンプリング方法を実行させる。具体的に説明すると、この第３実施例では、クロック発生部１２は、トリガ回路１４からトリガ信号ＴＲを受信するまでは図１２Ｂに示す所定のクロック信号ＣＬＫ１の周波数（１／（ｎＴ＋ΔＴ））よりも僅かに低い周波数の図１２Ｄに示すクロック信号ＣＬＫ２を発生してサンプリングヘッド１１に供給し、トリガ信号ＴＲを受信すると、図１２Ｂに示す所定のクロック信号ＣＬＫ１を発生してサンプリングヘッド１１に供給するように構成されている。
クロック発生部１２から所定のクロック信号ＣＬＫ１の周波数よりも僅かに低い周波数の図１２Ｄに示すクロック信号ＣＬＫ２を発生させてサンプリングヘッド１１に供給すると、サンプリングヘッド１１からは、図１２Ｅに示すように、サンプルタイミングｔ１、ｔ２′、ｔ３′、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ、ｂ′、ｃ′、・・・に変換された低速のデータ信号ＯＵＴ２がサンプリングレートＴ２で発生される。これら波形データ列ａ、ｂ′、ｃ′、・・・をデジタイザ部１３に取り込み、等価サンプリング時間Δｔの時間間隔で合成し、再現すると、図１２Ｇに示すように、サンプリングレートＴ２と高速の繰り返し信号ＨＲＳの１周期Ｔ当りのサンプル数とを乗算した周期を有する低速の繰り返し信号ＬＲＳ２が得られる。
トリガ信号ＴＲを受信すると、クロック発生部１２はＣＬＫ２から位相連続で図１２Ｂに示す所定のクロック信号ＣＬＫ１に切り替えてサンプリングヘッド１１に供給するから、サンプリングヘッド１１からは、図１２Ｃに示すように、サンプルタイミングｔ１、ｔ２、ｔ３、・・・に応じて振幅レベルが段階的に変化する波形データ列ａ、ｂ、ｃ、・・・に変換された低速のデータ信号ＯＵＴ１がサンプリングレートＴ１で発生される。これら波形データａ、ｂ、ｃ、・・・をデジタイザ部１３に取り込み、等価サンプリング時間Δｔの時間間隔で合成すると、図１２Ｆに示すように、サンプリングレートＴ１と高速の繰り返し信号ＨＲＳの１周期Ｔ当りのサンプル数とを乗算した周期を有する低速の繰り返し信号ＬＲＳ１が得られる。
クロック信号ＣＬＫ１とＣＬＫ２との切替え発生は例えば図１１中に示すようになされる。クロック発生器１２ａに対する周波数設定器（例えばレジスタ）１２ｂと１２ｃが設けられ、これら周波数設定器１２ｂと１２ｃを切替えスイッチ１２ｄによりクロック発生器１２ａに切替え接続する。トリガ回路１４からトリガ信号ＴＲが発生する前は切替えスイッチ１２ｄは周波数設定器１２ｂをクロック発生器１２ａに接続して、クロック発生器１２ａはクロック信号ＣＬＫ２を発生し、トリガ信号ＴＲが発生すると、これにより切替えスイッチ１２ｄが制御され、切替えスイッチ１２ｄは周波数設定器１２ｃをクロック発生器１２ａに接続し、クロック発生器１２ａは位相連続でクロック信号ＣＬＫ１の発生に切替わる。つまりトリガ信号ＴＲが発生したときのサンプル波形データとその直前のサンプル波形データとの間隔はＴ２であり、トリガ信号ＴＲが発生したときのサンプル波形データとその直後のサンプル波形データとの間隔はＴ１となる。
具体的数値を用いて説明すると、例えば、図１２Ａに示す高速の繰り返し信号ＨＲＳの周波数が１ＧＨｚ（従って、その周期Ｔは１ｎｓ）であり、等価サンプリング時間Δｔを加算しない周期ｎＴのクロック信号ＣＬＫの周波数Ｆが１ＭＨｚであり、図１２Ｂに示す所定のクロック信号ＣＬＫ１が発生されたときには高速の繰り返し信号ＨＲＳの１周期Ｔ（１ｎｓ）当りのサンプル数が１００（１周期Ｔから１００のデータを取得する）である場合、図１２Ｂに示す所定のクロック信号ＣＬＫ１が発生されたときにサンプリングされる波形の隣接する２つのサンプル点間の時間間隔、即ち、等価サンプリング時間Δｔは、図２及び図５を参照して既に述べたように、１０ｐｓとなる。この場合、ｎ＝１ＧＨｚ／１ＭＨｚ＝１０００であるから、クロック発生部１２から発生される所定のクロック信号ＣＬＫ１の周波数（１／Ｔ１）は、そのサンプリングレートＴ１が1000ns＋10ps＝1μs＋0.00001μｓ＝1.00001μsとなるので、1／1.00001μs≒0.999990MHzとなる。この数値から明らかなように、等価サンプリング時間Δｔが１０ｐｓであると、クロック信号ＣＬＫ１の周波数は周期ｎＴのクロック信号ＣＬＫの周波数Ｆよりも約１０Ｈｚ低くなる。
よって、トリガ回路１４からトリガ信号ＴＲを受信するまでは、クロック発生部１２から、図１２Ｂに示す所定のクロック信号ＣＬＫ１の周波数999990Hzよりも僅かに低い、例えば１００Ｈｚ低い、周波数999890Hzの第１２Ｄに示すクロック信号ＣＬＫ２を発生させてサンプリングヘッド１１に供給すると、このクロック信号ＣＬＫ２のサンプリングレートＴ２は1／0.999890MHz≒1.000110012μsとなる。その結果、等価サンプリング時間Δｔは1.000110012μs−1000ns＝0.000110012μs≒110psとなるから、クロック信号ＣＬＫ２の等価サンプリング時間１１０ｐｓはクロック信号ＣＬＫ１の等価サンプリング時間１０ｐｓの１１倍となる。トリガ信号ＴＲを受信した後は周波数999990Hzの所定のクロック信号ＣＬＫ１を発生させて、高い精度で必要とする波形領域をデジタイザ１３に取り込む。上述の等価サンプリング方法を適用することによって得られた低速の繰り返し信号ＬＲＳ２の波形の一例を図１３Ｂに示す。図１３Ａは高速の繰り返し信号ＨＲＳの波形の一例を示す。
このように、所定のクロック信号ＣＬＫ１の周波数を僅か１００Ｈｚ低くするだけでも等価サンプリング時間Δｔは１１倍も長くなるから、この第３実施例のようにトリガ回路１４からトリガ信号ＴＲを受信するまでは、クロック発生部１２から所定のクロック信号ＣＬＫ１の周波数よりも僅かに低い周波数のクロック信号ＣＬＫ２を発生させてサンプリングヘッド１１に供給し、サンプリングヘッド１１から等価サンプリング時間Δｔが長い、即ち、サンプル点間の時間間隔が長い（換言すれば、粗いサンプリングの）波形データ列ａ、ｂ′、ｃ′、・・・を発生させれば、等価サンプリング時間Δｔの時間間隔で合成し、再現された低速の繰り返し信号ＬＲＳ２は、図１３Ｂに示すように、トリガ点Ｔｒまでは等価サンプリング時間Δｔが長いためにデータ数が少ないので、これら波形データをデジタイザ部１３に取り込んで合成するのに要する時間が短くなる。例えば、等価サンプリング時間Δｔが１０倍長ければサンプリングヘッド１１から出力される波形データの取り込み、合成に要する時間は約１／１０になる。よって、最大で低速の繰り返し信号ＬＲＳ２の一周期Ｔ３の約９／１０の待ち時間ＷＴがあっても、必要な波形領域ＬＥをデジタイザ部１３に取り込むのに要する時間は非常に短くなる。
高速の繰り返し信号ＨＲＳの一周期Ｔに占める前縁領域ＬＥの時間が、例えば１／１０であり、この前縁領域ＬＥの時間で１６×１０3個のデータをデジタイザ部１３に取り込む場合、サンプリングレートが１μｓであると、必要とする前縁領域ＬＥのデータの取り込みには、この第３実施例の場合でも図１に示した先行技術と同様に、１６×１０3×１０-6（μｓ）＝１６ｍｓの時間を必要とする。しかしながら、最大の待ち時間ＷＴ（＝１４４ｍｓ）は、等価サンプリング時間を１００倍にすれば、即ち、クロック信号ＣＬＫ２の周波数を所定のクロック信号ＣＬＫ１の周波数より約９００Ｈｚ低くすれば、最大の待ち時間ＷＴは１／１００になるから、１.４４ｍｓとなる。かくして、上記第３実施例によれば、トリガ点Ｔｒに到達するまでに必要な最大の待ち時間を１／１００に減少させることは極めて容易であるから、装置の使用効率が非常に高くなるという利点がある。
クロック信号ＣＬＫ１に対しクロック信号ＣＬＫ２は周波数が低ければよいが、前記目的のトリガ点に短時間で達する効果を得る点から、クロック信号ＣＬＫ１による等価サンプリング周期Δｔ１に対しクロック信号ＣＬＫ２による等価サンプリング周期Δｔ２が２倍以上、好ましくは１０倍程度以上がよく、例えば１０００倍程度でもよい。
第４実施例
図１４にこの発明のサンプリングデジタイザの第４実施例を示す。この第４実施例は第１実施例と第３実施例を組合せたものであり、図６及び図１１と対応する部分に同一参照符号を付けてある。高速繰り返し信号ＨＲＳが入力されるサンプリングヘッド１１よりのサンプリング出力はトリガ回路１４及びデジタイザ部１３へ供給される。トリガ回路１４からトリガ信号ＴＲが検出されていない状態ではクロック発生部１２からクロック信号ＣＬＫ２が発生され、このクロック信号ＣＬＫ２は遅延素子１５で遅延され、クロック信号ＣＬＫ２ｄとしてサンプリングヘッド１１へ供給され、このクロック信号ＣＬＫ２ｄにより高速繰り返し信号ＨＲＳがサンプリングされる。トリガ回路１４からトリガ信号ＴＲが出力されると、これにより切替えスイッチ１２ｄ及び１６が切替えられて、クロック発生部１２からクロック信号ＣＬＫ１が出力され、これが遅延素子１５を通ることなく直接、サンプリングヘッド１１へ供給される。
またクロック信号ＣＬＫ１とＣＬＫ２の関係は第３の実施例で述べたと同様な周波数の関係にあり、遅延素子１５の遅延量は第１実施例で述べたと同様な関係にある。従って、クロック信号ＣＬＫ２によるサンプリングにより短時間でトリガ点に達し、トリガ点からはクロック信号ＣＬＫ１により、等価サンプリング周期が小さい、サンプリング出力が得られ、かつ高速繰り返し信号ＨＲＳのトリガ点より前の波形からデジタイザ部１３に取込まれることになる。
第５実施例
図１５にこの発明のサンプリングデジタイザの第５実施例を示す。この第５実施例は第２実施例と第３実施例を組合せたものであり、図９及び図１１と対応する部分に同一参照符号を付けてある。Ｎチャネルの高速繰り返し信号ＨＲＳ１〜ＨＲＳＮに対するサンプリングヘッド及びデジタイザ部からなる信号処理系の他に、トリガチャネルとしてサンプリングヘッド１１−Ｎ＋１が設けられ、これに高速繰り返し信号ＨＲＳ１〜ＨＲＳＮの何れか１つ、この例ではＨＲＳＮが入力される。このサンプリングヘッド１１−Ｎ＋１のサンプリング出力がトリガ回路１４へ供給される。
トリガ回路１４がトリガ検出を行う前はクロック発生部１２からクロック信号ＣＬＫ２が出力され、これが遅延素子２１を通じてサンプリングヘッド１１−Ｎ＋１へ供給され、サンプリングヘッド１１−Ｎ＋１ではクロック信号ＣＬＫ２によるサンプリングが行われる。トリガ回路１４からトリガ信号ＴＲが出力されるとクロック発生部１２からクロック信号ＣＬＫ１が出力され、これが各サンプリングヘッド１１−１〜１１−Ｎへそれぞれ遅延素子２１を経ることなく供給され、各サンプリングヘッド１１−１〜１１−Ｎではクロック信号ＣＬＫ１によるサンプリングが行われる。またトリガ信号ＴＲにより各デジタイザ部１３−１〜１３−Ｎ＋１における対応するサンプリング出力の取込が開始される。
この場合のクロック信号ＣＬＫ１とＣＬＫ２の周波数の関係は第３実施例におけるそれと同様であり、遅延素子２１の遅延量は第２実施例におけるそれと同様である。従ってトリガ点を短時間で検出し、かつ各デジタイザ部１３−１〜１３−Ｎでは、トリガ点以前の対応の高速信号の波形から取込むことができる。なおデジタイザ部１３−Ｎ＋１は省略してもよい。
方法の実施例
次はこの発明の方法の実施例を説明する。図１６は第１実施例に対応するものである。つまり入力の高速繰り返し信号ＨＲＳをこれより低い周波数でサンプリングして低速データ信号に変換する（Ｓ１）。この低速データ信号がトリガ情報と一致するのを待ち（Ｓ２）、一致すると高速繰り返し信号ＨＲＳに対するサンプリングの位相を進め（Ｓ３）、その位相が進んだサンプリングに基づき変換した低速データ信号に対し波形観測、測定、解析などを行う（Ｓ４）。ここでステップＳ３で行うサンプリングの位相の進め量は、図６で説明した遅延素子１５の遅延量に相当する。
ステップＳ３で括弧書きで示すようにサンプリングの周波数を高めることにより、第３実施例（図１１）と対応した効果が得られる。つまりこのサンプリング周波数はトリガ検出前は第３実施例のクロック信号ＣＬＫ２の周波数と対応し、トリガ検出後は第３実施例のクロック信号ＣＬＫ１の周波数と対応させればよい。この方法は図４に示した第４実施例と対応する。
次に第２実施例と対応する方法の実施例を図１７を参照して説明する。まず複数の入力チャネル中の１つ、図９の場合は第Ｎチャネルの高速繰り返し信号ＨＲＳＮをサンプリングして低速データ信号に変換し（Ｓ１）、この低速データ信号がトリガ情報と一致するのを待ち（Ｓ２）、一致すると、ステップＳ１でのサンプリングに対し、進んだ位相で全チャネルの入力高速繰り返し信号をそれぞれサンプリングして低速のデータ信号に変換する（Ｓ３）。これら低速データ信号に対しそれぞれ波形観測、測定、解析などを行う（Ｓ４）。ステップＳ３におけるサンプリングの進める位相量は、図９中の遅延素子２１の遅延量に相当する。
ステップＳ３に括弧書きで示しているように、ステップＳ１でのサンプリング周波数よりもサンプリング周波数を高くすると、図１５に示した第５実施例と対応したものとなる。
図１８に第３実施例（図１１）と対応する方法の実施例を示す。高速繰り返し信号ＨＲＳをサンプリングして低速のデータ信号に変換し（Ｓ１）、この低速のデータ信号がトリガ情報と一致するのを待ち（Ｓ２）、一致するとサンプリング周波数を高くする（Ｓ３）。この周波数を高くされたサンプリングにより変換された低速データ信号に対して波形観測、測定、解析などを行う（Ｓ４）。ステップＳ１におけるサンプリング周波数は第３実施例におけるクロック信号ＣＬＫ２の周波数と対応し、ステップＳ３におけるサンプリング周波数はクロック信号ＣＬＫ１の周波数と対応する。
上述ではサンプリングクロック信号ＣＬＫ１の周期Ｔ１をｎＴ＋ΔｔとしたがｎＴ−Δｔとしてもよい。
上記第１乃至第５実施例に示したサンプリングデジタイザ２０２を例えば図１９に示すようにＩＣテスタのテストヘッド２００内に収納されるピンカード２０１に実装すれば、被試験ＩＣ３００に高速で試験パターン信号を印加し、この被試験ＩＣ３００の各ピンから出力される高速の応答信号の波形を、このサンプリングデジタイザ２０２で高精度に観測、測定及び／又は解析することができる。この波形の観測、測定、解析等により、被試験ＩＣの良否を正しく判定することができるから、例えば被試験ＩＣの動作速度をいくつかのカテゴリに分類する試験や、被試験ＩＣがどの程度の早さの高速信号にまで確実に応答できるか否かの試験を実行することができ、有用なＩＣ試験装置を提供することができる。その上、試験時間を短縮することもできる。
なお、信号波形を観測、測定及び／又は解析するデジタイザ部として、オシロスコープ等の同様の機能を有する装置を使用してもよいことは言うまでもない。
以上、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は例示の実施例に限定されるものではなく、添付の請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものである。
以上の説明で明白なように、この発明によれば入力高速繰り返し信号の必要な波形領域を短時間で取得することができる。この発明の第１の面によれば、メモリ容量を増大させる必要なしに、かつ短時間でトリガ点の前後の波形領域を観測、測定及び／又は解析することができるという利点がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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