【手続補正書】
【提出日】平成29年8月28日(2017.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）基板に隣接する第１電極形成部と、前記第１電極形成部に隣接するサイドウォールと、前記サイドウォールに隣接する第２電極形成部とを設けることと、
（ｂ）前記サイドウォールを除去することにより、前記第１電極形成部および前記第２電極形成部間にナノギャップを形成することと、
（ｃ）前記第１電極形成部および前記第２電極形成部間に標的種が配置される時ナノギャップを横切る電流を検出する電極として使用するために前記第１電極形成部および前記第２電極形成部を用意することと、
を備える、少なくとも１つのナノギャップを有するセンサを製造する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】ナノギャップ電極およびその製造方法
【技術分野】
【０００１】  本発明は、ナノギャップ電極およびその製造方法に関し、参照することにより本願に組み込まれる２０１３年８月２７日に出願された日本特許出願２０１３−１７６１３２および２０１３年８月２８日に出願された日本特許出願２０１３−１７７０５１に対して、優先権を主張する。
【背景技術】
【０００２】  近年、対向した電極部間にナノスケールの間隙が形成された電極構造（以下、ナノギャップ電極と呼ぶ）が注目されており、ナノギャップ電極を用いた電子デバイスや、バイオデバイス等について研究が盛んに行われている。例えば、バイオデバイスの分野では、ナノギャップ電極を利用し、ＤＮＡの塩基配列を解析する分析装置が考えられている（例えば、特許文献１参照）。【０００３】  実際上、この分析装置では、ナノギャップ電極の電極部間にあるナノスケールでなる中空状の間隙（以下、ナノギャップと呼ぶ）に一本鎖ＤＮＡを通過させ、当該一本鎖ＤＮＡの塩基が電極部間のナノギャップを通過したときに電極部に流れる電流を計測してゆき、その電流値を基に一本鎖ＤＮＡを構成する塩基を同定し得るようになされている。【０００４】  ところで、このような分析装置では、ナノギャップ電極の電極部間の距離が大きくなると検出できる電流値が小さくなってしまい、高感度で試料を分析することが困難になるため、電極部間のナノギャップを小さく形成し得ることが望まれている。【０００５】  従来、このようなナノギャップ電極の製造方法としては、金等でなる電極層上に形成されたチタン等の金属マスクを集束イオンビームの照射によりパターニングし、このパターニングされた金属マスクから露出した下層の電極層をドライエッチングし、電極層にナノギャップを形成してナノギャップ電極を製造する方法が知られている（例えば、特許文献２参照）．【０００６】  しかしながら、このようなナノギャップ電極の製造手法では、パターニングされた金属マスクにより覆われていない露出した電極層部分を、ドライエッチングして電極層にナノギャップとなる間隙を形成していることから、電極層に形成される間隙（マスク幅間隙）の最小幅が、金属マスクをパターニングできる幅となり、それよりもさらに小さなナノギャップを形成し難いという問題があった。そして、近年では、使用態様に応じて従来と同じ寸法の幅のナノギャップを形成し得る他、従来よりも一段と小さいナノギャップをも形成し得る新たな製造方法の開発が望まれている。【０００７】  そこで、本発明は以上の点を考慮してなされたもので、従来と同じ寸法の幅のナノギャップを形成し得る他、従来よりも一段と幅が小さいナノギャップをも形成し得るナノギャップ電極の製造方法を提案することを目的とする。【０００８】  本発明は、ナノギャップ電極およびナノギャップ電極の製造方法に関する。【０００９】  集束イオンビーム、電子ビーム、ナノインプリント技術が、幅と深さが２０ナノメートル（ｎｍ）の、可能性としては１０ナノメートルのナノチャネルを生成するのに有用であると言われている。チャネル幅が二本鎖ＤＮＡの旋回半径より小さいシステムは知られているが、一本鎖ＤＮＡの断面回転半径より小さくなるような十分に狭い幅を備えたシステムや方法については知られていない。【００１０】  二次構造が生体分子の異なる部分を形成することを妨げる可能性があるが、高い割合の生体分子についての問い合わせを可能し、サンプル生体分子からナノギャップへアクセスを可能にするように十分に小さな寸法を持つナノチャネルに対する需要は存在する。【００１１】  しかし、上述の���うにナノギャップ電極を製造する方法においては、パターン形成されたメタルマスクで覆われていない露出した電極層は、電極層中にナノギャップとなる溝を形成するためにドライエッチングされるかもしれない。このため、電極層に形成されたギャップ（マスクのギャップの幅に相当）の最小幅は、金属マスクをパターン形成することができる最小幅である。したがって、この方法では、金属マスクに形成することができる最小フィーチャーの幅よりも小さいナノギャップを形成することが困難であるという問題点を有している。
【発明の概要】
【００１２】  本開示は、ナノギャップ電極用の装置、システムおよび方法およびナノチャネルシステムを提供する。本明細書に提供される方法は、現在利用可能な他の方法を用いて形成される間隙よりも小さいナノギャップを有するナノギャップ電極を形成することができる。
【００１３】  いくつかの実施形態では、ナノギャップ電極を製造する方法は、電極形成部に配置されたマスクとしてのサイドウォールを使用し、電極形成部分のサイドウォールの膜厚によって調整された幅を有するナノギャップを形成するステップを含む。
【００１４】  他の実施形態では、ナノギャップ電極を製造する方法は、基板上に形成された第１電極形成部の側壁にサイドウォールを形成し、その後サイドウォールに当接して第２電極形成部を形成する工程を含み、それにより、第１電極形成部と第２電極形成部の間にサイドウォールを配置し、第１電極形成部分、サイドウォールおよび第２電極形成部分の表面に露出してサイドウォールを除去することにより第１電極形成部と第２電極形成部間にナノギャップを形成する。
【００１５】  別の実施形態では、ナノギャップ電極を製造する方法は、電極形成部に間隙を挟んで互いに対向する側壁を有するギャップ形成マスクを設け、このギャップ形成マスクの側壁にサイドウォールを形成し、側壁間電極形成部分を露出する工程と、側壁の間に露出した電極形成部分を除去しそれらのナノギャップを形成する工程を含む。
【００１６】  さらなる態様において、ナノギャップ電極を製造する方法は、間隙の電極形成部分を露出するためギャップ形成マスクの間隙を形成するギャップ形成マスクの側壁を除去する工程と、間隙内にナノギャップを形成するための間隙の外に露出した電極形成部分を除去する工程を含む。
【００１７】  他の実施形態では、ナノギャップ電極を製造する方法は、電極形成部に配置されたサイドウォール形成マスクの側壁にサイドウォールを形成し、その後、垂直方向の側壁にサイドウォール形成マスクを除去する工程と、側壁部を取り囲むように間隙を形成するマスクを形成する工程と、側壁がギャップ形成マスクで間隙を形成するために除去し、間隙の電極形成部分を露出する工程と、間隙から露出した電極形成部分を除去し、間隙内にナノギャップを形成する工程を含む。
【００１８】  別の実施形態では、ナノギャップ電極を製造する方法は、側壁に接するように電極形成部に配置された第１のギャップ形成マスクの側壁にサイドウォールを形成させてから、２番目のギャップ形成マスクを形成し、これにより側壁を第１ギャップ形成マスク及び第２ギャップ形成マスクとの間に、第１ギャップ成用マスクの側壁、側壁および第２ギャップ形成マスクの表面を露出して側壁を除去して、第１ギャップ形成マスクと第２ギャップ形成用マスクとの間に間隙を形成することにより、間隙内の電極形成部分を除去し間隙内にナノギャップを形成する工程を含む。
【００１９】  本発明によれば、サイドウォールの膜厚によって調整された幅を有するナノギャップを形成することができるため、従来のナノギャップと同じ幅のナノギャップだけでなくさらに小さいナノギャップを形成することができる。
【００２０】  本発明の一態様によれば、ナノギャップ電極を製造する方法は、対向する電極形成部に化合部形成層を成膜してから熱処理を行う工程と、電極形成部分を化合物形成層と反応させる工程と、反応により２つの体積膨張対向電極を形成する工程と、体積膨張により互いに電極を接近させて電極間にナノギャップを形成する工程を含む。
【００２１】  本発明の他の態様によれば、ナノギャップ電極を製造する方法は、基板上に設けられた一対の対向した電極形成部の所定の幅に適合するように選択されたマスクを形成する工程と、電極形成部に化合物形成層の膜を形成する工程と、電極形成部と化合物形成層を反応させて互いに対向する２つの電極を形成するために熱処理を行い、反応に起因する体積膨張によってマスク下を貫通することにより、体積膨張によりマスクの幅より電極のサイドウォールを互いに接近させる工程と、マスクとマスク下にあった領域のゲート電極形成部分の未反応部分を除去し電極間のナノギャップを形成する工程と、を含む。
【００２２】  本発明の他の態様によれば、ナノギャップ電極を製造する方法は、基板上で間隙を挟んで互いに対向して配置された２つの電極形成部を形成する工程と、電極形成部に化合物生成層を成膜する工程と、化合物生成層を電極形成部と反応を引き起こす熱処理を行い、２つの電極をその反応による体積膨張で互いに対向するように形成することにより、体積膨張で電極部を互いに接近させて間隙より小さいナノギャップを形成する工程とを含む。
【００２３】  他の実施形態では、電極間の間隙は、電極の体積膨張量と同程度まで小さくできる。したがって、標準的なリソグラフプロセスにより形成された間隙より小さいナノギャップを有するナノギャップ電極を設けることができ、ナノギャップ電極を製造する方法を提供できる。
【００２４】  他の実施形態では、ナノギャップ電極構造の形成について有用なものとして明細書内で記載した方法は、ｅ−ビーム（電子ビーム）、イオンビームミリング、ナノインプリントリソグラフィなどの従来の半導体プロセスを使って形成されるものより小さいナノチャネルを形成することに利用することができる。
【００２５】  本発明の一態様によれば、少なくとも１つのナノギャップを有するセンサを製造する方法は、（ａ）基板に隣接する第１電極形成部と、前記第１電極形成部に隣接するサイドウォールと、前記サイドウォールに隣接する第２電極形成部とを設ける工程と、（ｂ）前記サイドウォールを除去することにより、前記第１電極形成部および前記第２電極形成部間にナノギャップを形成する工程と、（ｃ）前記第１電極形成部および前記第２電極形成部間に標的種が配置される時ナノギャップを横切る電流を検出する電極として使用するために前記第１電極形成部および前記第２電極形成部を用意する工程と、を備える。ある実施形態では、その電流は、トンネル電流である。
【００２６】  ある実施形態では、前記電極として使用するために前記第１電極形成部および前記第２電極形成部を用意することは、前記電極を設けるため前記第１電極形成部および前記第２電極形成部の少なくとも一部を除去することを含む。別の実施形態では、前記第１電極形成部および／または前記第２電極形成部は、金属ナイトライドから形成される。別の実施形態では、前記第１電極形成部および／または前記第２電極形成部は、チタンナイトライドから形成される。ある実施形態では、前記基板は、半導体層に隣接する酸化半導体層を含む。別の実施形態では、前記半導体は、シリコンである。
【００２７】  ある実施形態では、前記サイドウォールは、略２ナノメータ以下の幅を有する。別の実施形態では、前記幅は、略１ナノメータ以下である。別の実施形態では、前記幅は、略０．５ナノメータより大きい。
【００２８】  ある実施形態では、（ｃ）の前に、前記第１電極形成部の表面と、前記サイドウォールの表面と、前記第２電極形成部の表面とを露出する工程をさらに含む。
【００２９】  ある実施形態では、（ｂ）の前に、前記第１電極形成部と前記第２電極形成部の間前記サイドウォールの断面が四辺状であるように、前記サイドウォールの一部を除去する工程をさらに含む。
【００３０】  ある実施形態では、前記ナノギャップと交差するチャネルを形成する工程をさらに含む。別の実施形態では、前記チャネルは、覆われたチャネルである。
【００３１】  本発明の一態様によれば、少なくとも１つのナノギャップを有するセンサを形成する方法は、（ａ）基板に隣接する電極形成部に第１幅を有する間隙を介して互いに対向する側壁を有するギャップ形成マスクを配置する工程と、（ｂ）前記ギャップ形成マスクの前記側壁に、前記電極形成部が間に露出されるサイドウォールを形成する工程と、（ｃ）前記サイドウォールの間に前記第１幅より小さい第２幅を有するナノギャップを形成するため、前記サイドウォールの間に露出される前記電極形成部の一部を除去する工程と、（ｄ）前記ナノギャップにより分離される電極形成部の部分を露出するため前記サイドウォールを除去する工程と、（ｅ）電極形成部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するための前記電極形成部の部分を用意する工程と、を備える。ある実施形態では、前記電流は、トンネル電流である。
【００３２】  ある実施形態では、前記電極として使用するために前記電極形成部の部分を用意することは、前記電極を設けるため前記電極形成部の部分を除去することを含む。別の実施形態では、前記基板は、半導体層に隣接する酸化半導体層を含む。別の実施形態では、前記半導体は、シリコンである。
【００３３】  ある実施形態では、前記第２幅は、略２ナノメータ以下の幅である。別の実施形態では、前記第２幅は、略１ナノメータ以下の幅である。別の実施形態では、前記第２幅は、略０．５ナノメータより大きい。
【００３４】  ある実施形態では、前記標的種は、核酸分子であり、前記第２幅は、前記核酸分子の直径より小さい。
【００３５】  ある実施形態では、前記ナノギャップと交差するチャネルを形成する工程をさらに含む。別の実施形態では、前記チャネルは、覆われたチャネルである。
【００３６】  本発明の一態様によれば、少なくとも１つのナノギャップを有するセンサを形成する方法は、（ａ）基板に隣接する電極形成部に隣接して配置されたサイドウォールを含むマスクを設ける工程と、（ｂ）前記電極形成部の一部を露出させる間隙を前記マスクに形成するため前記サイドウォールを除去する工程と、（ｃ）ナノギャップを形成するため前記電極形成部の前記一部を除去する工程と、（ｄ）前記ナノギャップにより分離される前記電極形成部の部分を露出するために前記マスクを除去する工程と、（ｅ）前記電極形成部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するために前記電極形成部の前記部分を用意する工程と、を備える。別の実施形態では、前記電流は、トンネル電流である。別の実施形態では、前記標的種は、核酸分子であり、前記サイドウォールは、前記核酸分子の直径より小さい。
【００３７】  ある実施形態では、前記電極として使用するために前記電極形成部の部分を用意することは、前記電極を設けるため前記電極形成部の部分を除去することを含む。
【００３８】  ある実施形態では、前記（ａ）の工程は、（ｉ）前記電極形成部に隣接して配置された第１マスクの側壁に前記サイドウォールを設ける工程と、（ｉｉ）前記第１マスクを除去する工程と、（ｉｉｉ）前記サイドウォールに隣接した第２マスクを形成する工程とを含み、前記マスクは少なくとも前記第２マスクの一部を含む。別の実施形態では、前記第１マスクを除去することは、前記電極形成部を露出することを含む。別の実施形態では、前記第２マスクは、前記サイドウォールを覆う。別の実施形態では、前記第１マスクを除去した後に、前記サイドウォールは、略１０ナノメータ、５ナノメータ、４ナノメータ、３ナノメータ、２ナノメータ、１ナノメータ、０．９ナノメータ、０．８ナノメータ、０．７ナノメータ、０．６ナノメータまたは０．５ナノメータ以下の幅を有する独立した（フリースタンでイングの）サイドウォールである。
【００３９】  ある実施形態では、前記（ａ）の工程は、（ｉ）前記電極形成部に隣接して配置された第１マスクの側壁に前記サイドウォールを設ける工程と、（ｉｉ）前記サイドウォールに隣接して第２マスクを形成する工程と、（ｉｉｉ）前記第２マスクをエッチングする工程とを含み、前記マスクは少なくとも前記第１マスクと前記第２マスクの一部を含む。別の実施形態では、前記サイドウォールに隣接した前記第２マスクを形成することは、前記第１マスクと前記サイドウォールを覆う前記第２マスクを含む。別の実施形態では、前記第２マスクをエッチングすることは、前記第１マスクおよび／または前記サイドウォールをエッチングすることを含む。
【００４０】  ある実施形態では、前記ナノギャップと交差するチャネルを形成する工程をさらに含む。別の実施形態では、前記チャネルは、覆われたチャネルである。
【００４１】  ある実施形態では、前記基板は、半導体層に隣接する酸化半導体層を含む。別の実施形態では、前記半導体は、シリコンである。
【００４２】  ある実施形態では、前記（ａ）の工程は、サイドウォール形成層を設ける工程と前記サイドウォールを形成するため前記サイドウォール形成層をエッチングする工程をさらに含む。
【００４３】  ある実施形態では、前記ナノギャップは、略２ナノメータ以下の幅を有する。別の実施形態では、前記幅は、略１ナノメータ以下である。別の実施形態では、前記幅は、略０．５ナノメータより大きい。
【００４４】  ある実施形態では、前記ナノギャップと交差するチャネルを形成する工程をさらに含む。別の実施形態では、前記チャネルは、覆われたチャネルである。
【００４５】  本発明の一態様によれば、ナノギャップ電極センサを製造する方法は、（ａ）基板に隣接し第２材料を有する電極形成部に、第１材料を有するフィルムを設ける工程と、（ｂ）前記第１材料と前記第２材料を反応させるため前記フィルムを熱することにより、体積膨張して互いに対向し、いずれもサイドウォールを有する２つの電極部を形成する工程と、（ｃ）体積膨張により互いの方へ前記電極部のサイドウォールを近づけることにより、前記電極部の間にナノギャップを形成する工程と、（ｄ）前記電極部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するために前記電極を用意する工程と、を備える。別の実施形態では、前記電流は、トンネル電流である。
【００４６】  ある実施形態では、前記電極として使用するための前記電極部を用意することは、前記電極を設けるため前記電極部の少なくとも一部を除去することを含む。別の実施形態では、前記（ａ）の工程は、（ｉ）前記電極形成部の幅に合わせて選択されたマスクを形成し、（ｉｉ）前記電極形成部に前記フィルムを形成する。別の実施形態では、２つの電極部を形成する際、前記２つの電極部が前記反応から生ずる体積膨張により前記マスクを浸食することにより、前記電極部のサイドウォールを互いの方へ近づける。別の実施形態では、前記マスクと、前記マスクの下部領域に残存している前記電極部の未反応部分とを除去することにより、前記電極部の間にナノギャップを形成することをさらに含む。
【００４７】  ある実施形態では、前記方法は、前記ナノギャップと交差するチャネルを形成する工程をさらに含む。別の実施形態では、前記チャネルは、覆われたチャネルである。
【００４８】  本発明の一態様によれば、少なくとも１つのナノギャップ電極を有するセンサを製造する方法は、（ａ）基板に隣接し、第１幅を有する間隙を介して互いに対向して配置された２つの電極形成部を設ける工程と、（ｂ）前記電極形成部に化合物生成層を成膜する工程と、（ｃ）前記化合部生成層と少なくとも１つの前記電極形成部の間の反応を促進するため熱処理を行い、その反応により体積膨張された少なくとも１つの電極部を形成することにより、前記電極形成部のサイドウォールを体積膨張により互いに近づけて前記第１幅より小さい第２幅を有するナノギャップを形成する工程と、（ｄ）前記電極形成部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するために前記電極形成部を用意する工程と、を備える。別の実施形態では、前記電流は、トンネル電流である。
【００４９】  ある実施形態では、前記電極として使用するための前記電極部を用意することは、前記電極を設けるため前記電極部の部分を除去することを含む。別の実施形態では、前記化合物生成層は、シリサイド生成層であり、前記（ｃ）の工程は、前記反応の間に前記電極形成部のシリサイド化を含み、前記電極形成部は、前記シリサイド化の間に体積膨張する。
【００５０】  ある実施形態では、前記第２幅は、略２ナノメータ以下の幅を有する。別の実施形態では、前記第２幅は、略１ナノメータ以下である。別の実施形態では、前記第２幅は、略０．５ナノメータより大きい。
【００５１】  ある実施形態では、前記標的種は、核酸分子であり、前記第２幅は、前記核酸分子の直径より小さい。
【００５２】  ある実施形態では、前記（ｃ）の工程は、前記化合物生成層と両方の前記電極形成部の間での前記反応を含む。別の実施形態では、前記（ｃ）の工程は、前記化合物生成層と前記電極形成部の１つのみの間での前記反応を含む。
【００５３】  ある実施形態では、前記方法は、前記ナノギャップと交差するチャネルを形成する工程をさらに含む。別の実施形態では、前記チャネルは、覆われたチャネルである。
【００５４】  本発明の一態様によれば、基板にナノギャップを挟んで対向して配置された少なくとも２つの電極部を備えるナノギャップ電極センサであって、前記電極部の対向するサイドウォールは、互いが徐々に近づき、前記サイドウォール間の幅は徐々に狭くなり、前記電極は、標的種が前記電極の間に配置される時前記ナノギャップを横切る電流を検出するように適合されたナノギャップ電極センサを提供する。別の実施形態では、前記電流は、トンネル電流である。
【００５５】  ある実施形態では、前記電極部は、金属シリサイドから形成される。別の実施形態では、前記ナノギャップは、前記ナノギャップが前記基板に近づくにつれ、前記電極部の前記サイドウォール間の距離が徐々に拡がるような後方に曲った形状に形成される。別の実施形態では、前記サイドウォールは、前記基板と接して外側に膨張した部分を含む。
【００５６】  ある実施形態では、前記ナノギャップと交差し流体連結されているチャネルをさらに備える。別の実施形態では、前記チャネルは、覆われたチャネルである。
【００５７】  本開示の単なる例示実施形態が図示および説明される追加の態様及び本発明の利点は以下の詳細な説明から当業者には容易に明らかとなるであろう。理解されるように、本発明は他のおよび異なる実施形態が可能であり、そのいくつかの詳細は、本開示から逸脱することなく、種々の明白な点において変更が可能である。したがって、図面および説明は、本質的に例示であり、限定としてではないと見なされるべきである。
【００５８】  （参照による援用）
各個々の刊行物、特許、または特許出願が具体的かつ個別に参照により組み込まれることが示されたかのように本明細書で言及される全ての刊行物、特許、および特許出願は、本明細書と同程度に、参考として援用される。
【００５９】  本発明の新規な特徴は、添付の特許請求の範囲に詳細に記載される。本発明の特徴および利点のより良い理解は、本発明の原理を利用する例示的な実施形態及び添付図面により以下の詳細な説明を参照することによって得られるであろう。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による製造方法により製造したナノギャップ電極の構成を示す概略図である。
【図２Ａ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図２Ｂ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図２Ｃ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図２Ｄ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図２Ｅ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図２Ｆ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図３Ａ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図３Ｂ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図３Ｃ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図３Ｄ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図３Ｅ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図３Ｆ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図４】本発明の一実施形態による製造方法により製造したナノギャップ電極の構成を示す概略図である。
【図５】図４に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図６Ａ】図４に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図６Ｂ】図４に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図６Ｃ】図４に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図７Ａ】図４に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図７Ｂ】図４に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図７Ｃ】図４に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図８Ａ】ナノギャップ電極の製造方法の説明に供する概略図である。
【図８Ｂ】ナノギャップ電極の製造方法の説明に供する概略図である。
【図８Ｃ】ナノギャップ電極の製造方法の説明に供する概略図である。
【図９Ａ】図８に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図９Ｂ】図８に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１０Ａ】ナノギャップ電極の製造方法の説明に供する概略図である。
【図１０Ｂ】ナノギャップ電極の製造方法の説明に供する概略図である。
【図１０Ｃ】ナノギャップ電極の製造方法の説明に供する概略図である。
【図１１Ａ】図１０に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１１Ｂ】図１０に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１２Ａ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１２Ｂ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１２Ｃ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１２Ｄ】図１に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１３Ａ】図１２に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１３Ｂ】図１２に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１３Ｃ】図１２に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１３Ｄ】図１２に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１３Ｅ】図１２に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１３Ｆ】図１２に示すナノギャップ電極の製造方法の説明に供する概略図である。
【図１４】ナノギャップ電極を示す概略図である。
【図１５】電極形成部とマスクが基板上形成される構成を示す概略図である。
【図１６】ナノギャップ電極の製造方法の説明に供する概略図である。
【図１７】ナノギャップ電極の製造方法の説明に供する別の概略図である。
【図１８】別の実施形態によって、ナノギャップ電極の構成を示す概略図である。
【図１９】ナノギャップ電極の製造方法の説明に供する概略図である。
【図２０】ナノギャップ電極の製造方法の説明に供する別の概略図である。
【図２１Ａ】いくつかの異なる電極の形を示す概略上面図である。
【図２１Ｂ】いくつかの異なる電極の形を示す概略上面図である。
【図２１Ｃ】いくつかの異なる電極の形を示す概略上面図である。
【図２２Ａ】ナノギャップ電極にＤＮＡを供給するための統合チャネルでナノギャップ電極を製造する方法を説明する概略断面図である。
【図２２Ｂ】ナノギャップ電極にＤＮＡを供給するための統合チャネルでナノギャップ電極を製造する方法を説明する概略断面図である。
【図２２Ｃ】ナノギャップ電極にＤＮＡを供給するための統合チャネルでナノギャップ電極を製造する方法を説明する概略断面図である。
【図２２Ｄ】ナノギャップ電極にＤＮＡを供給するための統合チャネルでナノギャップ電極を製造する方法を説明する概略断面図である。
【図２２Ｅ】ナノギャップ電極にＤＮＡを供給するための統合チャネルでナノギャップ電極を製造する方法を説明する概略断面図である。
【図２２Ｆ】ナノギャップ電極にＤＮＡを供給するための統合チャネルでナノギャップ電極を製造する方法を説明する概略断面図である。
【図２３】１以上のナノギャップ電極にＤＮＡを供給するための統合チャネルの構成を示す概略上面図である。
【図２４Ａ】単一側膨張法を使用してナノギャップ電極を製造する方法を説明する概略図である。
【図２４Ｂ】単一側膨張法を使用してナノギャップ電極を製造する方法を説明する概略図である。
【図２４Ｃ】単一側膨張法を使用してナノギャップ電極を製造する方法を説明する概略図である。
【図２５Ａ】垂直電極方向を使用してナノギャップ電極を製造する方法を説明する概略図である。
【図２５Ｂ】垂直電極方向を使用してナノギャップ電極を製造する方法を説明する概略図である。
【図２５Ｃ】垂直電極方向を使用してナノギャップ電極を製造する方法を説明する概略図である。
【発明を実施するための形態】
【００６１】
【００６２】
【００６３】
【００６４】
【００６５】
【００６６】
【００６７】
【００６８】
【００６９】
【００７０】
【００７１】
【００７２】
【００７３】
【００７４】
【００７５】
【００７６】
【００７７】
【００７８】
【００７９】
【００８０】
【００８１】
【００８２】
【００８３】
【００８４】
【００８５】  本発明の種々の実施形態を本明細書で示し説明してきたが、そのような実施形態は、例示の手段としてのみ提供されることが、当業者には明らかであろう。多数のバリエーション、変化および置換が、本発明から逸脱することなく、当業者に起こる。これは、本明細書で説明する本発明の実施形態に対する数々の代替手段を使用してもよいことを理解すべきである。
【００８６】  本明細書中で用いられる用語「ギャップまたは間隙」は、形成されるかまたは他の材料内に設けられた孔、溝（チャネル）または通路を一般的には指す。材料とは、基板のような固体材料であってもよい。ギャップは、センシング回路またはセンシング回路に接続された電極に隣接してまたは近くに配置することができる。例としては、ギャップは、０．１ナノメートル（ｎｍ）から約１０００ｎｍのオーダーで特徴的な幅と直径を有している。ナノメータオーダーの幅を有するギャップは、「ナノギャップ」と呼ばれることがある。
【００８７】  本明細書中用いられる用語「電極形成部」は、一般に、電極を生成するために使用される部品または部材を指す。電極形成部は、電極または電極の一部となる場合がある。たとえば、電極形成部は、第２の導電体と電気的に連通する第１の導電体である。別の例において、電極形成部は電極である。
【００８８】  本明細書中で用いられる用語「核酸」は、一般に、１以上の核酸のサブユニットからなる分子を指す。核酸は、リン酸（Ａ）、シトシン（Ｃ）、グアニン（Ｇ）、チミン（Ｔ）、ウラシル（Ｕ）、またはその変異体から選ばれる１種または２種以上のサブユニットを含むことができる。ヌクレオチドはＡ、Ｃ、Ｇ、Ｔ、Ｕ、または変異体が含まれる。ヌクレオチドは、核酸鎖に組み入れることが可能なすべてのサブユニットを含めることができる。このようなサブユニットは、Ａ、Ｃ、Ｇ、Ｔ、Ｕであり、または、１以上の相補的Ａ、Ｃ、Ｇ、Ｔ、Ｕに、またはプリン（ＡまたはＧ、またはその変異体）またはピリミジン塩基（すなわち、Ｃ、Ｔ、Ｕ、またはその変異体）と相補的なＡ、Ｃ、Ｇ、Ｔ、Ｕに特有なその他のサブユニットであってもよい。サブユニットは、塩基の個々の核酸塩基または基（例えば、ＡＡ、ＴＡ、ＡＴ、ＧＣ、ＣＧ、ＣＴ、ＴＣ、ＧＴ、ＴＧ、ＡＣ、ＣＡ、またはこれらのウラシルカウンターパート）を解決することができる。いくつかの例において、核酸は、デオキシリボ核酸（ＤＮＡ）またはリボ核酸（ＲＮＡ）、またはその誘導体である。核酸が一本鎖または二本鎖の場合もある。
【００８９】  本開示は、ナノギャップ電極でセンサを形成するための方法を提供し、そのセンサは、種々の用途、生体分子（例えば、核酸分子）の検出などに使われる。本明細書で提供される方法に従って形成したナノギャップ電極は、核酸分子、デオキシリボ核酸（ＤＮＡ）、リボ核酸（ＲＮＡ）、または変異体の配列決定にも使用することができる。
【００９０】  図１は、本発明の製造方法によって製造したナノギャップ電極１を示し、このナノギャップ電極１には、対向した電極部５，６が基板２上に設けられており、これら電極部５，６間に幅Ｗ１がナノスケール（例えば１０００［ｎｍ］以下）でなる中空状のナノギャップＮＧが形成されている。本発明による製造方法によって製造したナノギャップ電極１は、例えばナノギャップＮＧの幅Ｗ１を０．１〜３０［ｎｍ］、さらには使用態様に応じて２［ｎｍ］以下、１［ｎｍ］以下、０．９［ｎｍ］以下、０．８［ｎｍ］以下、０．７［ｎｍ］以下、０．６［ｎｍ］以下、或いは０．５［ｎｍ］以下にまで形成し得るようになされている。場合によっては、Ｗ１は、生体分子（たとえば、ＤＮＡまたはＲＮＡ）でありうる標的種の直径より小さい。
【００９１】  ここで、基板２は、例えばシリコン基板３と、当該シリコン基板３上に形成された酸化シリコン層４とから構成されてもよい。あるいは、基板２は、ゲルマニウムやガリウムひ素などのＩＶ族またはＶ族半導体を含む他の半導体材料を含んで構成されてもよい。基板２は、当該酸化シリコン層４上に対となる２つの電極部５，６が形成された構成を有してもよい。これら電極部５，６は、いずれも例えばチタンナイトライド（ＴｉＮ）等の金属部材からなり、基板２上にてナノギャップＮＧを中心にほぼ左右対称に形成されている。いくつかの実施形態の場合、電極部５，６は、実質的に同一の構成を有しており、ナノギャップＮＧを形成する電極先端部５ｂ，６ｂと、当該電極先端部５ｂ，６ｂの根元部分に一体形成された基体部５ａ，６ａとから構成されている。電極先端部５ｂ，６ｂは、例えば長手方向がｙ方向に延びた直方体状からなり、先端面同士が対向するように配置され、先端部５ｂ，６ｂは、湾曲していてもよい。
【００９２】  基体部５ａ，６ａは、電極先端部５ｂ，６ｂが設けられた中央先端部分に膨らみを有し、この中央先端部分を中心にして両側部に向けてなだらかな曲面が形成されており、電極先端部５ｂ，６ｂを頂点とした湾曲状に形成されている。なお、電極部５，６は、電極部５，６の長手方向たるｙ方向と、このｙ方向と直交する電極部５，６の高さ方向たるｚ方向とに直交するｘ方向から、例えば一本鎖ＤＮＡを含んだ溶液が供給されると、当該溶液を基体部５ａ，６ａの曲面に沿って電極先端部５ｂ，６ｂ側に誘導し、当該溶液が確実にナノギャップＮＧを通過し得るように構成されている。
【００９３】  因みに、このような構成を有したナノギャップ電極１は、例えば図示しない電源から電極部５，６に電流が供給され得るようになされており、電極部５，６間の電流値が図示しない電流計により計測され得る。ナノギャップ電極１は、ｘ方向から電極部５，６間のナノギャップＮＧに一本鎖ＤＮＡを通過させ、当該一本鎖ＤＮＡの塩基が電極部５，６間のナノギャップＮＧを通過したときに電極部５，６間に流れる電流値を電流計にて計測させてゆき、その電流値を基に一本鎖ＤＮＡを構成する塩基を同定させ得る。
【００９４】  次に、電極部５，６間にナノギャップＮＧを有するナノギャップ電極１の本発明による製造方法について説明する。この場合、先ず始めに、図２Ａと、図２ＡのＡ−Ａ′部分の側断面構成を示す図２Ｂのように、シリコン基板３上に酸化シリコン層４が形成された基板２を用意し、例えばチタンナイトライド（ＴｉＮ）からなり、側壁９ａを有した四辺状の第１電極形成部９を、酸化シリコン層４上の所定領域にフォトリソグラフィ技術を利用して形成する。
【００９５】  次いで、図２Ａとの対応部分に同一符号を付して示す図２Ｃと、図２Ｂとの対応部分に同一符号を付して示す図２Ｄのように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって、基板２の表面（この場合、酸化シリコン層４）の部材と異なるチタン（Ｔｉ）やシリコンナイトライド（ＳｉＮ）等の部材でなるサイドウォール形成層１０を、第１電極形成部９上および露出した基板２上に成膜する。この際、第１電極形成部９には、側壁９ａに沿ってサイドウォール形成層１０が形成されるが、この側壁９ａに形成されるサイドウォール形成層１０の膜厚を、所望するナノギャップＮＧの幅Ｗ１に応じて選定する。すなわち、幅Ｗ１が小さいナノギャップＮＧを形成する場合には、サイドウォール形成層１０の膜厚を薄く形成し、一方、幅Ｗ１が大きいナノギャップＮＧを形成する場合には、サイドウォール形成層１０の膜厚を厚く形成する。
【００９６】  次いで、第１電極形成部９上および露出した基板２上に成膜したサイドウォール形成層１０を、例えばドライエッチングによりエッチバックし、第１電極形成部９の側壁９ａに沿ってサイドウォール形成層１０を残存させ、図２Ｃの対応部分に同一符号を付して示す図２Ｅと、図２Ｄとの対応部分に同一符号を付して示す図２Ｆのように、第１電極形成部９の側壁９ａに沿ってサイドウォール１１を形成する。なお、このようにして形成されたサイドウォール１１は、第１電極形成部９の側壁９ａの頂点から基板２に向けて次第に幅広に形成されており、当該サイドウォール１１の幅の最大の厚みが最終的に形成されるナノギャップＮＧの幅Ｗ１となり得る。
【００９７】  次いで、図２Ｅとの対応部分に同一符号を付して示す図３Ａと、図２Ｆとの対応部分と同一符号を付して示す図３Ｂのように、第１電極形成部９上、サイドウォール１１上、および露出した基板２上に、例えばスパッタ法等によってチタンナイトライド（ＴｉＮ）等の金属部材でなる第２電極形成部１２を形成する。次いで、第１電極形成部９およびサイドウォール１１を覆っている領域の第２電極形成部１２や、さらには第１電極形成部９およびサイドウォール１１を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理によってオーバ研磨してゆき、図３Ａとの対応部分に同一符号を付して示す図３Ｃと、図３Ｂとの対応部分に同一符号を付して示す図３Ｄのように、第１電極形成部９、サイドウォール１１、および第２電極形成部１２の各表面を全て外部に露出させる。
【００９８】  いくつかの実施形態の場合、平坦化処理は、サイドウォール１１の側面において上部の傾斜が大きい領域を研磨し、第１電極形成部９と第２電極形成部１２との間におけるサイドウォール１１の断面がほぼ四辺状となるまで、第１電極形成部９、サイドウォール１１および第２電極形成部１２をオーバ研磨している。なお、平坦化処理を行う際、第１電極形成部９、サイドウォール１１、および第２電極形成部１２の各表面を全て外部に露出させることができれば、第１電極形成部９およびサイドウォール１１を覆っている領域の第２電極形成部１２だけを研磨するようにしてもよい。
【００９９】  次いで、これら外部に露出した第１電極形成部９、サイドウォール１１、および第２電極形成部１２の表面に層状のレジストマスクを形成した後、フォトリソグラフィ技術を利用して第１電極形成部９および第２電極形成部１２をそれぞれパターニングする。
ある場合には、レジストマスクでは、高分子材料は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（イミド）（ＰＭＧＩ）、フェノール−ホルムアルデヒド樹脂、ＳＵ−８（Ｌｉｕら、全体が参照により本明細書に組み込まれている「Ｐｒｏｃｅｓｓ  ｒｅｓｅａｒｃｈ  ｏｆ  ｈｉｇｈ  ａｓｐｅｃｔ  ｒａｔｉｏ  ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ  ｕｓｉｎｇ  ＳＵ−８  ｒｅｓｉｓｔ」Ｍｉｃｒｏｓｙｓｔｅｍ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  ２００４，Ｖ１０，（４），２６５参照）などが含まれる。マスクは、基体部５ａ、６ａの緩やかな曲線、および引き出し電極先端部５ｂ，６ｂの突出部を形成することができる。図３Ｃとの対応部分に同一符号を付して示す図３Ｅと、図３Ｄとの対応部分に同一符号を付して示す図３Ｆのように、第１電極形成部９を所定形状とした電極部５と、第２電極形成部１２を所定形状とした電極部６とを形成して、基板２上にて電極先端部５ｂ，６ｂがサイドウォール１１を介して対向配置された構成を形成する。最後に、例えばウェットエッチングによって電極先端部５ｂ，６ｂ間のサイドウォール１１を除去することにより、サイドウォール１１の幅Ｗ１と同じ幅Ｗ１のナノギャップＮＧを電極先端部５ｂ，６ｂ間に形成し得、図１に示すようなナノギャップ電極１を製造し得る。この際、サイドウォール１１は、例えば基板２の表面にある酸化シリコン層４と異なるナイトライド（Ｎ）やシリコンナイトライド（ＳｉＮ）等の部材により形成されていることから、サイドウォール１１のみを除去し得、基板２上に電極部５，６を確実に残存させることができる。
【０１００】  ある場合には、第１電極形成部９及び第２電極形成部１２の間に配置される標的種（例えば、ビオモリュレＤＮＡまたはＲＮＡなど）と、ナノギャップを横切る電流を検出する電極として使用するために用意されています。現在は、トンネル電流であり得る。このような電流は、ナノギャップを介して標的種の流れによって検出することができます。場合によっては、電極に結合された検出回路は電流を発生させるための電極間に印加される電圧が用意されています。別の方法として、または、加えて、電極は標的種（例えば、核酸分子の塩基）と関連付けられた電気伝導度の測定、および／または同定することができる。この場合においては、トンネル電流は，電気伝導率と関係づけることができる。
【０１０１】  以上の構成において、基板２上に形成された第１電極形成部９の側壁９ａにサイドウォール１１を形成し、第１電極形成部９上、サイドウォール１１上、および露出した基板２上に第２電極形成部１２を形成した後、第２電極形成部１２に覆われた第１電極形成部９およびサイドウォール１１が外部に露出するように第２電極形成部１２を除去して、外部に露出した第１電極形成部９、サイドウォール１１、および第２電極形成部１２を基板２上に形成する。そして、第１電極形成部９および第２電極形成部１２間のサイドウォール１１を除去し、第１電極形成部９および第２電極形成部１２間にナノギャップＮＧを形成し、その後、第１電極形成部９および第２電極形成部１２をパターニングして電極先端部５ｂ，６ｂ間にナノギャップＮＧが設けられた電極部５，６を形成する。
【０１０２】  このような本発明の製造方法では、サイドウォール１１の膜厚を調整することで、所望の幅Ｗ１でなるナノギャップＮＧを形成し得、また、当該サイドウォール１１の膜厚については極めて薄く形成し得ることから、サイドウォール１１の幅Ｗ１に対応した極めて小さい幅Ｗ１のナノギャップＮＧをも形成し得る。
【０１０３】  以上の構成によれば、第１電極形成部９に対して配置されたサイドウォール１１をマスクとして用い、サイドウォール１１の膜厚により調整された幅Ｗ１のナノギャップＮＧを第１電極形成部９および第２電極形成部１２間に形成するようにしたことにより、従来と同じ寸法の幅Ｗ１のナノギャップＮＧを形成し得る他、従来よりも一段と幅Ｗ１が小さいナノギャップＮＧをも形成し得る。
【０１０４】  なお、上述した実施形態においては、図３Ｂに示すように、製造過程で第１電極形成部９上に第２電極形成部１２を直接形成する場合について述べたが、本発明はこれに限らず、例えば表面にハードマスクが形成された第１電極形成部９を用い、当該第１電極形成部９上に第２電極形成部１２を直接形成しなくてもよい。この場合でも、サイドウォール１１と隣接するように第２電極形成部１２を形成し、第１電極形成部９および第２電極形成部１２間にサイドウォール１１を配置でき、かくして、当該サイドウォール１１を除去することで第１電極形成部９および第２電極形成部１２間にナノギャップＮＧを形成し得る。
【０１０５】  図４に示すように別の実施形態で、ナノギャップ電極２１を示し、先端面が対向した円柱状の電極部２５，２６が基板２２上に設けられており、これら電極部２５，２６間に幅Ｗ１がナノスケール（例えば１０００［ｎｍ］以下）でなる中空状のナノギャップＮＧが形成されている。本発明による製造方法によって製造したナノギャップ電極２１でも、例えばナノギャップＮＧの幅Ｗ１を０．１〜３０［ｎｍ］、さらには使用態様に応じて２［ｎｍ］以下、１［ｎｍ］以下、０．９［ｎｍ］、０．８［ｎｍ］、０．７［ｎｍ］、０．６［ｎｍ］、０．５［ｎｍ］、またこれら以外の幅以下にまで形成し得るようになされている。
【０１０６】  ここで、基板２２は、例えば図示しないシリコン基板上に酸化シリコン層２７が形成されており、この酸化シリコン層２７内に電極支持部２８，２９が対向配置された構成を有する。また、この基板２２の表面には、一方の電極支持部２８上に一方の電極部２５が配置され、他方の電極支持部２９上に当該電極部２５と対をなす他方の電極部２６が配置されている。
【０１０７】  なお、電極支持部２８，２９は、いずれも例えばチタンナイトライド（ＴｉＮ）等の金属部材からなり、基板２２内にて所定の間隙を隔ててほぼ左右対称に形成され、その表面が酸化シリコン層２７の表面と面一に形成されている。いくつかの実施形態の場合、電極支持部２８，２９は、同一の構成を有しており、電極部２５，２６が表面に固着された電極膨出部２８ｂ，２９ｂと、当該電極膨出部２８ｂ，２９ｂの根元部分に一体形成された基体部２８ａ，２９ａとから構成され、基体部２８ａ，２９ａから電極膨出部２８ｂ，２８ｂが突出した構成を有する。いくつかの実施形態の場合、電極支持部２８，２９は、電極膨出部２８ｂ，２９ｂが略半円状に形成され、基体部２８ａ，２９ａが電極膨出部２８ｂ，２９ｂのある中央先端部分を中心に両側部に向けてなだらかに傾斜しており、全体として電極膨出部２８ｂ，２９ｂを頂点とした凸状に形成されている。
【０１０８】  かかる構成に加えて、円柱状の電極部２５，２６は、例えばカーボンナノチューブ等の導電性部材により形成されており、外周面が電極膨出部２８ｂ，２９ｂにそれぞれ固着され、長手方向がｙ方向に延び、先端面同士が対向するように配置されている。
【０１０９】  因みに、このような構成を有したナノギャップ電極２１は、例えば図示しない電源から電極部２５，２６に電流が供給され得るようになされており、電極部２５，２６間の電流値が図示しない電流計により計測され得る。ナノギャップ電極２１は、図示しない誘導手段によってｘ方向から電極部２５，２６間のナノギャップＮＧに一本鎖ＤＮＡを通過させ、当該一本鎖ＤＮＡの塩基が電極部２５，２６間のナノギャップＮＧを通過したときに電極部２５，２６間に流れる電流値を電流計にて計測させてゆき、その電流値を基に一本鎖ＤＮＡを構成する塩基を同定させ得る。
【０１１０】  次に、電極部２５，２６間にナノギャップＮＧを有するナノギャップ電極２１の本発明による製造方法について説明する。この場合、先ず始めに、図４との対応部分に同一符号を付して示す図５と、図５のＢ−Ｂ′部分の側断面構成を示す図６Ａのように、酸化シリコン層２７内に所定形状の電極支持部２８，２９を形成した基板２２を用意し、当該電極支持部２８，２９の電極膨出部２８ｂ，２９ｂ（図５）を架け渡すようにして、一方の電極支持部２８の表面から基板２２の表面を介して他方の電極支持部２９の表面に亘って円柱状の電極形成部３１を形成する。
【０１１１】  次いで、図６Ａとの対応部分に同一符号を付して示す図６Ｂのように、電極形成部３１上および基板２２上に層状のレジストマスク３２を成膜した後、ナノギャップＮＧ（図４）の幅Ｗ１よりも大きい幅Ｗ２の開口部３４ａが形成されたフォトマスク３４を用い、露光・現像によりレジストマスク３２をパターニングする。なお、ギャップ形成マスクとしてのレジストマスク３２をパターニングする際、フォトマスク３４は、電極形成部３１のナノギャップＮＧを形成する領域に開口部３４ａを配置する。
【０１１２】  これにより、レジストマスク３２には、図６Ｂとの対応部分に同一符号を付して示す図６Ｃのように、ナノギャップＮＧ（図４）が形成される領域に対応した領域に、側壁３３ａ，３３ｂが幅Ｗ２を介して対向配置した間隙３２ａが形成され、当該間隙３２ａから電極形成部３１を外部に露出させ得る。次いで、図６Ｃとの対応部分に同一符号を付して示す図７Ａのように、例えばＣＶＤ法等によって、基板２２の表面（この場合、酸化シリコン層２７および電極支持部２８，２９）の部材と異なるチタン（Ｔｉ）やシリコンナイトライド（ＳｉＮ）等の部材でなるサイドウォール形成層３５を、レジストマスク３２上や、レジストマスク３２の間隙３２ａ内に露出した電極形成部３１の部分および酸化シリコン層上に成膜する。この際、レジストマスク３２には、間隙３２ａ内の側壁３３ａ，３３ｂにも所定膜厚のサイドウォール形成層３５が、たとえば、気相成長法、化学気相成長法（ＣＶＤ）といった方法により形成され得る。サイドウォール形成用層３５は、所定の膜厚を有し、これもまた間隙３２ａ内にレジストマスク３２の側壁３３ａ、３３ｂ上に形成されてもよい。
【０１１３】  次いで、間隙３２ａ内の電極形成部３１および酸化シリコン層２７上や、レジストマスク３２上に成膜したサイドウォール形成層３５を、例えばドライエッチングによりエッチバックし、レジストマスク３２の側壁３３ａ，３３ｂに沿ってサイドウォール形成層３５を残存させ、図７Ａの対応部分に同一符号を付して示す図７Ｂのように、レジストマスク３２の側壁３３ａ，３３ｂに沿ってサイドウォール３７を形成する。なお、このようにして形成されたサイドウォール３７は、レジストマスク３２の側壁３３ａ，３３ｂの頂点から電極形成部３１や酸化シリコン層２７に向けて次第に幅が広くなるように形成されており、この幅の厚み分だけ間隙３２ａの幅Ｗ２を狭くし得る。このように厚くすることは、標的種の検出などの様々な用途での使用に対するナノギャップ幅を選択するために使用できる。
【０１１４】  かくして、レジストマスク３２の間隙３２ａでは、当該間隙３２ａ内で電極形成部３１が露出する幅Ｗ１が、レジストマスク３２の間隙３２ａの幅Ｗ２よりもサイドウォール３７の膜厚分だけ小さくなり得る。次いで、対向配置されたサイドウォール３７間の幅Ｗ１の間隙に露出している電極形成部３１を、例えばドライエッチングにより除去し、図７Ｂとの対応部分に同一符号を付して示す図７Ｃのように、サイドウォール３７間に幅Ｗ１のナノギャップＮＧを形成するとともに、当該ナノギャップＮＧを介して対向配置された２つの電極部２５，２６を形成する。
【０１１５】  このようにレジストマスク３２の間隙３２ａ内にて電極形成部３１が露出する幅Ｗ１は最終的に形成されるナノギャップＮＧの幅Ｗ１となる。このため、レジストマスク３２の側壁３２ａ，３２ｂにサイドウォール形成層３５を形成する工程では、当該サイドウォール形成層３５の膜厚を、所望するナノギャップＮＧの幅Ｗ１に応じて選定する。すなわち、幅Ｗ１が小さいナノギャップＮＧを形成する場合には、サイドウォール形成層３５の膜厚を厚く形成して、レジストマスク３２の間隙３２ａ内に露出させる電極形成部３１の幅Ｗ１を小さくする。一方、幅Ｗ１が大きいナノギャップＮＧを形成する場合には、サイドウォール形成層３５の膜厚を薄く形成して、レジストマスク３２の間隙３２ａ内に露出させる電極形成部３１の幅Ｗ１を大きくする。
【０１１６】  そして、最後に、電極部２５，２６上および酸化シリコン層２７上にあるサイドウォール３７を例えばウェットエッチングにより除去した後、電極部２５，２６上および酸化シリコン層２７上にあるレジストマスク３２をアッシングにより除去することにより、図４に示したように、電極部２５，２６間にナノギャップＮＧを有したナノギャップ電極２１を形成し得る。なお、この場合、サイドウォール３７を最初に除去した後、レジストマスク３２を除去しているが、本発明はこれに限らず、レジストマスク３２を最初に除去した後、サイドウォール３７を除去するようにしてもよい。
【０１１７】  以上の構成において、間隙を隔てて対向した側壁３３ａ，３３ｂを有するレジストマスク３２を電極形成部３１上に形成し、レジストマスク３２の両側壁３３ａ，３３ｂにそれぞれサイドウォール３７を形成し、サイドウォール３７間に電極形成部３１を露出させた後、サイドウォール３７間に露出した電極形成部３１を除去してナノギャップＮＧを形成する。
【０１１８】  このような本発明の製造方法では、レジストマスク３２の間隙３２ａの幅Ｗ２に加えて、サイドウォール３７の膜厚を調整することで、所望の幅Ｗ１でなるナノギャップＮＧを形成し得る。また、この製造方法では、レジストマスク３２の側壁３３ａ，３３ｂにサイドウォール３７を形成し、当該サイドウォール３７の膜厚分だけレジストマスク３２の間隙３２ａの幅Ｗ２を小さくし得ることから、パターニングしたレジストマスク３２に形成した間隙３２ａの幅Ｗ２よりも、さらに一段と小さい幅Ｗ１のナノギャップＮＧを形成できる。
【０１１９】  以上の構成によれば、電極形成部３１に対して配置されたサイドウォール３７をマスクとして用い、サイドウォール３７の膜厚により調整された幅Ｗ１のナノギャップＮＧを電極形成部３１に形成するようにしたことにより、従来と同じ寸法の幅Ｗ１のナノギャップＮＧを形成し得る他、従来のリソグラフ技術を使用して形成された従来のナノギャップよりも一段と幅Ｗ１が小さいナノギャップＮＧをも形成し得る。
【０１２０】  なお、上述した実施の形成においては、間隙３２ａを有するレジストマスク３２を、電極形成部３１上に直接形成するようにしたが、本発明はこれに限らず、例えば、表面にハードマスクが形成された電極形成部を用い、間隙を有するギャップ形成マスクをハードマスク上に形成し、当該ハードマスクを介して電極形成部に対しギャップ形成マスクを配置してもよい。
【０１２１】  この場合には、レジストマスク３２の両側壁３３ａ，３３ｂに形成されたサイドウォール３７間に露出したハードマスクだけを除去して当該ハードマスクに間隙を形成する。次いで、サイドウォール３７間にあるハードマスクの間隙から露出した電極形成部３１を、ドライエッチングにより除去し、サイドウォール３７間にナノギャップＮＧを形成する。
【０１２２】  上述のように、マスクとして、レジストマスク３２が適用されても良い。他の実施形態では、間隙を形成し得、この間隙の側壁にサイドウォールを形成することができれば、レジスト以外の各種部材でなるマスクを適用してもよい。なお、最終的に製造されるナノギャップ電極としては、図７Ｃに示すサイドウォール３７を、そのまま残存させたナノギャプ電極としてもよい。また、サイドウォール３７は、後の工程で除去されてもよいし、レジストマスク３２は、残存されてもよいし、除去されてもよい。
【０１２３】  次に、図４に示すナノギャップ電極２１について、別の実施形態による製造方法について以下説明する。なお、図４に示すナノギャップ電極２１の構成の説明については、重複するため省略する。この場合、先ず始めに図５に示すように、酸化シリコン層２７内に所定形状の電極支持部２８，２９を形成した酸化シリコン層２７を用意し、当該電極支持部２８，２９の電極膨出部２８ｂ，２９ｂを架け渡すようにして、一方の電極支持部２８の表面から酸化シリコン層２７の表面を介して他方の電極支持部２９の表面に亘ってカーボンナノチューブでなる電極形成部３１を形成する。
【０１２４】  また、電極形成部３１は、金、プラチナなどの他の金属または合金ナノワイヤを含んでいてもよいし、半導体ナノワイヤを含んでいてもよい。ナノワイヤは、ナノメータの直径を有してもよいし、数ナノメータ以上の直径であってもよい。
【０１２５】  また、電極形成部３１は、金属、合金または半導体の薄い層（たとえば、単分子層）を含んでもよい。次いで、たとえば抵抗材料から作製されるサイドウォール形成マスク４０は、電極形成部３１および酸化シリコン層２７上にフィルムとして形成されてもよい。次いで、電極形成部３１上および酸化シリコン層２７上に、例えばレジスト部材からなる層状のサイドウォール形成マスクを成膜した後、フォトリソグラフィ技術によって、サイドウォール形成マスク４０をパターニングする。これにより、図５におけるＢ−Ｂ′部分に着目した側断面構成を示す図８Ａのように、電極形成部３１上および酸化シリコン層２７上には、電極形成部３１のナノギャップＮＧ（図４）を形成する領域に合わせてサイドウォール形成マスク４０の側壁４０ａが形成され得る。
【０１２６】  次いで、サイドウォール形成マスク４０、露出した電極形成部３１上および酸化シリコン層２７上に、例えば電極形成部３１の部材と異なるチタン（Ｔｉ）やシリコンナイトライド（ＳｉＮ）等の部材でサイドウォール形成層（図示せず）を成膜した後、ドライエッチングによりエッチバックし、サイドウォール形成マスク４０の側壁４０ａに沿ってサイドウォール形成層を残存させ、図８Ａに示すように、サイドウォール形成マスク４０の側壁４０ａに沿ってサイドウォール３７を形成する。なお、このようにして形成されたサイドウォール３７は、サイドウォール形成マスク４０の側壁４０ａの頂点から電極形成部３１や酸化シリコン層２７に向けて次第に幅広に形成されており、当該サイドウォール３７の幅の最大の厚みが最終的に形成されるナノギャップＮＧの幅Ｗ１となり得る。
【０１２７】  次いで、図８Ａとの対応部分に同一符号を付して示す図８Ｂのように、サイドウォール形成マスク４０を除去して電極形成部３１上に立設したサイドウォール３７を残存させる。この場合のサイドウォールは、独立したサイドウォールである。この独立したサイドウォールは、約１０ナノメータ（ｎｍ）、５ｎｍ，４ｎｍ，３ｎｍ，２ｎｍ，１ｎｍ，０．９ｎｍ，０．８ｎｍ，０．７ｎｍ，０．６ｎｍ  ｏｒ  ０．５ｎｍ以下の幅を有することができる。次いで、図８Ｂとの対応部分に同一符号を付して示す図８Ｃのように、電極形成部３１上および酸化シリコン層２７上に、ギャップ形成マスクとしてのレジストマスク４１を形成する。
このようなレジストマスク４１は、露出した電極形成部３１上および酸化シリコン層２７上にレジスト塗布材を塗布し、これを硬化させることにより形成され得る。ここで、レジストマスク４１となるレジスト塗布材は、その粘性が低く選定されており、例えば電極形成部３１上および酸化シリコン層２７上に塗布された際、サイドウォール３７の上部に付着しても、遠心力を用いて均一な膜状に形成されるときに、自重や遠心力等でサイドウォール３７の上部から落下し、当該サイドウォール３７の上部がレジスト塗布材に埋もれることなく外部に露出した状態となり得る。これによりサイドウォール３７は、その上部がレジストマスク４１の表面から外部に露出され得る。
【０１２８】  なお、レジスト塗布材の粘度が高く、サイドウォール３７の上部に付着したレジスト塗布材がそのまま硬化してサイドウォール３７全体がレジストマスク４１に覆われたり、或いは、レジストマスク４１の膜厚が厚く、サイドウォール３７全体がレジストマスクに覆われた場合には、レジストマスク４１をエッチバックすることで、図８Ｃに示すように、レジストマスク４１の表面からサイドウォール３７の上部を外部に露出させる。
【０１２９】  次いで、図８Ｃの対応部分に同一符号を付して示す図９Ａのように、上部が露出したサイドウォール３７を、例えばウェットエッチングによって除去し、当該レジストマスク４１のサイドウォール３７があった領域に間隙４２を形成して、当該間隙４２から電極形成部３１を露出させる。次いで、図９Ａとの対応部分に同一符号を付して示す図９Ｂのように、レジストマスク４１の間隙４２から露出している電極形成部３１を、例えばドライエッチングによって除去し、電極形成部３１にナノギャップＮＧを形成するとともに、当該ナノギャップＮＧを介して対向配置された電極部２５，２６を形成する。
【０１３０】  このようにレジストマスク４１の間隙４２内にて電極形成部３１が露出する幅は最終的に形成されるナノギャップＮＧの幅Ｗ１（図４）となる。このため、サイドウォール形成マスク４０の側壁４０ａにサイドウォール形成層を形成する工程では、当該サイドウォール形成層の膜厚を、所望するナノギャップＮＧの幅Ｗ１に応じて選定する。すなわち、幅Ｗ１が小さいナノギャップＮＧを形成する場合には、サイドウォール形成層の膜厚を薄く形成して、レジストマスク４１の間隙４２内で露出させる電極形成部３１の幅を小さくする。一方、幅Ｗ１が大きいナノギャップＮＧを形成する場合には、サイドウォール形成層の膜厚を厚く形成して、レジストマスク４１の間隙４２内で露出させる電極形成部３１の幅を大きくする。
【０１３１】  そして、最後に、電極部２５，２６上および酸化シリコン層２７上にあるレジストマスク４１を、例えばアッシングにより除去することにより、図４に示したように、電極部２５，２６間、酸化シリコン層２７上にナノギャップＮＧを有したナノギャップ電極２１を形成し得る。また、レジストマスク４１は、残存させてもよいし、また、たとえば、ＤＮＡが電極部２５，２６と相互作用するように動くチャネルとして使用されてもよい。
【０１３２】  以上の構成において、電極形成部３１に対して配置したサイドウォール形成マスク４０の側壁４０ａにサイドウォール３７を形成した後、当該サイドウォール形成マスク４０を除去してサイドウォール３７を立設させ、このサイドウォール３７を囲むようにレジストマスク４１を形成する。そして、レジストマスク４１に囲まれたサイドウォール３７を除去してレジストマスク４１に間隙４２を形成し、当該間隙４２から電極形成部３１を露出させた後、当該間隙４２から露出した電極形成部３１を除去して間隙４２内にナノギャップＮＧを形成する。
【０１３３】  このような本発明の製造方法では、サイドウォール３７の膜厚を調整することで、レジストマスク４１に形成される間隙４２の幅を調整し得、かくして、間隙４２内に形成されるナノギャップＮＧを所望の幅Ｗ１に形成し得る。また、サイドウォール３７の膜厚については極めて薄く形成し得ることから、サイドウォール３７の幅に対応した極めて小さい幅Ｗ１のナノギャップＮＧをも形成し得る。
【０１３４】  以上の構成によれば、電極形成部３１に対して配置されたサイドウォール３７をマスクとして用い、サイドウォール３７の膜厚により調整された幅Ｗ１のナノギャップＮＧを電極形成部３１に形成するようにしたことにより、従来と同じ寸法の幅Ｗ１のナノギャップＮＧを形成し得る他、従来よりも一段と幅Ｗ１が小さいナノギャップＮＧをも形成し得る。
【０１３５】  なお、サイドウォール形成マスク４０の側壁４０ａに沿ってサイドウォール形成層を残存させ、壁状に立設したサイドウォール３７を形成した場合について述べたが、本発明はこれに限らず、サイドウォール形成マスク４０上のサイドウォール形成膜だけを除去し、サイドウォール形成マスク４０の側壁４０ａに沿ってサイドウォール形成層を残存させるとともに、サイドウォール形成マスク４０のない酸化シリコン層２７上および電極形成部３１にもサイドウォール形成層を残存させ、断面Ｌ字状とした底面部を有するサイドウォールを形成するようにしてもよい。
【０１３６】  また、サイドウォール形成マスク４０や、ギャップ形成マスクとしてのレジストマスク４１をレジスト部材により形成した場合について述べたが、本発明はこれに限らず、サイドウォール形成マスクやギャップ形成マスクを、その他種々の部材により形成するようにしてもよい。
【０１３７】  次に、図４に示すナノギャップ電極２１について、別の実施形態による製造方法について以下説明する。なお、図４に示すナノギャップ電極２１の構成の説明については、重複するため省略する。この場合、先ず始めに図５に示すように、酸化シリコン層２７内に所定形状の電極支持部２８，２９を形成した基板２２を用意し、当該電極支持部２８，２９の電極膨出部２８ｂ，２９ｂを架け渡すようにして、一方の電極支持部２８の表面から酸化シリコン層２７の表面を介して他方の電極支持部２９の表面に亘ってカーボンナノチューブでなる電極形成部３１を形成する。
【０１３８】  これに加えて、後述するウェットエッチングによるサイドウォール除去の製造過程で、カーボンナノチューブでなる電極形成部３１がエッチングされてしまうことを防止するために、例えばシリコンナイトライド（ＳｉＮ）でなるエッチングストップ膜（図示せず）が電極形成部３１上および酸化シリコン層２７上に形成されてもよい。
【０１３９】  次いで、電極形成部３１上および酸化シリコン層２７上のエッチングストップ膜上に、例えばポリシリコンまたはアモルファスシリコンでなる層状の第１ギャップ形成マスクを、ＣＶＤ法等によって成膜した後、フォトリソグラフィ技術によって、第１ギャップ形成マスクをパターニングする。これにより、図５におけるＢ−Ｂ′部分に着目した側断面構成を示す図１０Ａのように、電極形成部３１上および酸化シリコン層２７上にあるエッチングストップ膜（図示せず）には、電極形成部３１のナノギャップＮＧ（図４）を形成する領域に合わせて第１ギャップ形成マスク４５の側壁４５ａが形成され得る。
【０１４０】  次いで、電極形成部３１上および基板２２上のエッチングストップ膜や、第１ギャップ形成マスク４５に、例えば電極形成部３１の部材と異なる酸化シリコンでなるサイドウォール形成層（図示せず）を成膜した後、ドライエッチングによりエッチバックし、第１ギャップ形成マスク４５の側壁４５ａに沿ってサイドウォール形成層を残存させ、図１０Ａに示すように、第１ギャップ形成マスク４５の側壁４５ａに沿ってサイドウォール３７を形成する。なお、このようにして形成されたサイドウォール３７は、第１ギャップ形成マスク４５の側壁４５ａの頂点から電極形成部３１、酸化シリコン層２７やエッチングストップ膜に向けて次第に幅広に形成されており、当該サイドウォール３７の幅の最大の厚みが最終的に形成されるナノギャップＮＧの幅Ｗ１となり得る。
【０１４１】  次いで、図１０Ａとの対応部分に同一符号を付して示す図１０Ｂのように、電極形成部３１上および酸化シリコン層２７上の図示しないエッチングストップ膜上や、サイドウォール３７上、第１ギャップ形成マスク４５上に、例えばポリシリコンやアモルファスシリコンでなる第２ギャップ形成マスク４６を、ＣＶＤ法等によって成膜する。
【０１４２】  次いで、第１ギャップ形成マスク４５およびサイドウォール３７を覆っている領域の第２ギャップ形成マスク４６や、さらには第１ギャップ形成マスク４５およびサイドウォール３７を、例えばＣＭＰ等の平坦化処理によってオーバ研磨してゆき、図１０Ｂとの対応部分に同一符号を付して示す図１０Ｃのように、第１ギャップ形成マスク４５、サイドウォール３７、および第２ギャップ形成マスク４６の各表面を全て外部に露出させる。
【０１４３】  いくつかの実施形態の場合、平坦化処理は、サイドウォール３７の側面において上部の傾斜が大きい領域を研磨し、第１ギャップ形成マスク４５と第２ギャップ形成マスク４６との間におけるサイドウォール３７の断面がほぼ四辺状となるまで、第１ギャップ形成マスク４５、サイドウォール３７および第２ギャップ形成マスク４６をオーバ研磨している。なお、平坦化処理を行う際、第１ギャップ形成マスク４５、サイドウォール３７、および第２ギャップ形成マスク４６の各表面を全て外部に露出させることができれば、第１ギャップ形成マスク４５およびサイドウォール３７を覆っている領域の第２ギャップ形成マスク４６だけを研磨するようにしてもよい。
【０１４４】  次いで、図１０Ｃとの対応部分に同一符号を付して示す図１１Ａのように、例えばウェットエッチングによって第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間にあるサイドウォール３７を除去することにより、サイドウォール３７の幅と同じ幅の間隙４９を形成し、当該間隙４９から電極形成部３１上のエッチングストップ膜を露出させる。
【０１４５】  次いで、図１１Ａとの対応部分に同一符号を付して示す図１１Ｂのように、第１ギャップ形成マスクおよび第２ギャップ形成マスク４６間の間隙４９から露出しているエッチングストップ膜および電極形成部３１を、例えばドライエッチングによって順次除去してゆき、電極形成部３１にナノギャップＮＧを形成するとともに、当該ナノギャップＮＧを介して対向配置された電極部２５，２６を形成する。
【０１４６】  このように第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間にある間隙４９内の電極形成部３１の幅は最終的に形成されるナノギャップＮＧの幅Ｗ１（図４）となる。このため、第１ギャップ形成マスク４５の側壁４５ａにサイドウォール形成層を形成する工程では、当該サイドウォール形成層の膜厚を、所望するナノギャップＮＧの幅Ｗ１に応じて選定する。すなわち、幅Ｗ１が小さいナノギャップＮＧを形成する場合には、サイドウォール形成層の膜厚を薄く形成して、第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間の間隙４９内に露出する電極形成部３１の幅を小さくする。一方、幅Ｗ１が大きいナノギャップＮＧを形成する場合には、サイドウォール形成層の膜厚を厚く形成して、第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間の間隙４９内に露出する電極形成部３１の幅を大きくする。
【０１４７】  そして、最後に、電極部２５，２６上および酸化シリコン層２７上にある第１ギャップ形成マスク４５および第２ギャップ形成マスク４６を、例えばウェットエッチングにより除去することにより、図４に示したように、電極部２５，２６間にナノギャップＮＧを有したナノギャップ電極２１を形成し得る。
【０１４８】  以上の構成において、電極形成部３１に対して配置した第１ギャップ形成マスク４５の側壁４５ａにサイドウォール３７を形成した後、サイドウォール３７と隣接するように第２ギャップ形成マスク４６を形成し、第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間にサイドウォール３７を配置する。そして、第１ギャップ形成マスク４５、サイドウォール３７、および第２ギャップ形成マスク４６の各表面を外部に露出させ、サイドウォール３７を除去することにより、第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間に間隙４９を形成し、当該間隙４９内の電極形成部３１を除去してナノギャップＮＧを形成する。
【０１４９】  このような本発明の製造方法では、サイドウォール３７の膜厚を調整することで、所望の幅Ｗ１でなるナノギャップＮＧを形成し得、また、当該サイドウォール３７の膜厚については極めて薄く形成し得ることから、サイドウォール３７の幅に対応した極めて小さい幅Ｗ１のナノギャップＮＧをも形成し得る。また、この製造方法では、ナノギャップＮＧを形成する際、従来のように金属マスクをパターニングする必要もないため、その分手間もかからずにナノギャップＮＧを形成し得る。
【０１５０】  以上の構成によれば、電極形成部３１に対して配置されたサイドウォール３７をマスクとして用い、サイドウォール３７の膜厚により調整された幅Ｗ１のナノギャップＮＧを電極形成部３１に形成するようにしたことにより、従来と同じ寸法の幅Ｗ１のナノギャップＮＧを形成し得る他、従来よりも一段と幅Ｗ１が小さいナノギャップＮＧをも形成し得る。
【０１５１】  なお、いくつかの実施形態では、図１０Ｂに示すように、第１ギャップ形成マスク４５上に第２ギャップ形成マスク４６を直接形成するようにしもよい。本発明はこれに限らず、他の実施形態では、例えば、表面にハードマスクが形成された第１ギャップ形成マスク４５を用い、第１ギャップ形成マスク４５上に第２ギャップ形成マスク４６を直接形成しなくてもよい。この場合でも、第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間にサイドウォール３７を配置でき、かくして、サイドウォール３７を除去することで第１ギャップ形成マスク４５および第２ギャップ形成マスク４６間に間隙４９を形成し得る。
【０１５２】  なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、電極部５，６（２５，２６）や、酸化シリコン層４（２７）、サイドウォール１１（３７）等の部材については種々の部材を適用してもよい。また、第１電極形成部９や、第２電極形成部１２、電極部５，６の形状については種々の形状としてもよく、電極形成部３１や、電極部２５，２６の形状についても種々の形状としてもよい。
【０１５３】  例えば、カーボンナノチューブでなる電極形成部３１を適用したが、本発明はこれに限らず、例えば単なる直方体状、円柱状等その他種々の形成でなる金属部材で電極形成部を形成してもよい。
【０１５４】  図６，７に関連した実施形態の製造方法について説明すると、電極形成部として、例えば直方体状の金属部材でなる電極形成部を適用した場合には、直方体状の電極形成部上に、開口部３２ａを有したレジストマスク３２を設け、当該レジストマスク３２の両側壁３３ａ，３３ｂに沿ってサイドウォール３７を形成し、サイドウォール３７間に露出した電極形成部を除去してサイドウォール３７間にナノギャップＮＧを形成するとともに、当該ナノギャップＮＧを介して対向配置された直方体状の電極部を形成することができる。
【０１５５】  なお、図６〜１１を参照したように、酸化シリコン層２７に隣接して電極支持部２８，２９を形成し、これら電極支持部２８，２９の表面に電極形成部３１を設けるようにした場合について述べたが、本発明はこれに限らず、基板２２内に電極支持部２８，２９が設けられていない、単なる酸化シリコン層の基板や、シリコン基板だけでなる基板上に、各種形状でなる電極形成部を設けるようにしてもよい。また、基板上に電極形成部を設け、当該電極形成部の両端側上部に電極支持部を突出形成し、基板上にて、対向するように配置された２つの電極支持部間に電極形成部を設けた構成としてもよい。
【０１５６】  さらに、上述した実施形態においては、電極部５，６（２５，２６）間のナノギャップＮＧに一本鎖ＤＮＡを通過させ、当該一本鎖ＤＮＡの塩基が電極部５，６（２５，２６）間のナノギャップＮＧを通過したときに電極部５，６（２５，２６）間に流れる電流値を電流計にて計測させるナノギャップ電極１（２１）について述べたが、本発明はこれに限らず、その他種々の用途にナノギャップ電極を適用してもよい。本発明はこれらの実施例に限定されるものではない。ナノギャップ電極は、さまざまな他の用途にも用いることができるいくつかの態様において、ナノギャップは二本鎖ＤＮＡに対しても使用可能であり、従って、二重鎖ＤＮＡの測定に対しより適切とすることができる異なるディメンションを持つように製造される。他の実施形態では、ナノギャップは、他の生体分子は、アミノ酸、脂質または炭水化物などに利用することができるので、生体分子の種類ごとに、適切な幅に加工されてもよい。
【０１５７】  また、図６〜１１を参照して、サイドウォールとして、頂点から酸化シリコン層２７に向けて次第に幅広に形成されたサイドウォール１１，３７を適用した場合について述べたが、本発明はこれに限らず、例えば成膜条件（温度や、圧力、使用するガス、流量比等）を変えることで、コンフォーマルに成膜せずに場所により膜厚を変えたサイドウォール形成層を形成し、頂点から基板に向けて次第に幅狭に形成されたサイドウォールや、頂点および基板間の中間箇所等その他種々の箇所の幅が最大幅となるサイドウォールを適用してもよい。このように、次第に頂点から薄シリコン酸化膜に向かって形成されて側壁の幅を広くするには、一つの頂点とシリコン酸化膜との中間の位置、またはその他のさまざまな位置での最大幅を有してもよく、側壁に適用される膜であってもよい。
【０１５８】  本開示は、電極部５，６との間のナノギャップＮＧを有するナノギャップ電極１の製造方法について説明する。酸化シリコン層４をシリコン基板３上に形成することができる基板２に最初に用意することができる。その後電極形成層７９を用いることができるが、例えばシリコンナイトライド（ＳｉＮ）から成り、側壁７２ａを有する第１マスク７２は、フォトリソグラフィ技術を用いて電極形成層７９の所定領域上に形成することができる。
【０１５９】  次に、図１２（ａ）に示すように、電極形成層７９の表面（窒化チタンを含んでよい）の材料とは異なるチタン（Ｔｉ）など材料から作られたサイドウォール形成用層８０は、電極形成部７９と基板２の露出された部分上に、例えば化学的気相成長（ＣＶＤ）法で膜として形成することができる。このとき、サイドウォール形成用層８０は、第１マスク７２の側壁７２ａに沿って形成されてもよい。側壁７２ａ上に形成されるサイドウォール形成層８０の膜厚は、ナノギャップＮＧの所望幅Ｗ１に応じて適宜選択することができる。つまり、小さい幅Ｗ１を有するナノギャップＮＧを形成する際に、サイドウォール形成用層８０は薄い膜厚で形成される。逆に、大きな幅Ｗ１を有するナノギャップＮＧを形成する際に、サイドウォール形成用層８０は大きな膜厚で形成されてもよい。
【０１６０】  次に、図１２（ｂ）に示すように、第１マスク７２と電極形成層７９の露出された部分上に成膜形成したサイドウォール形成用層８０は、例えば、ドライエッチングによりエッチングし、第１マスク７２の側壁７２ａに沿ってサイドウォール形成用層８０の一部を残すことができる。エッチング工程は、基板２に対して垂直となるように構成されてもよいし、サイドウォール形成層８０の部分は、第１のマスク７２の側壁７２ａによるエッチングから少なくとも部分的に保護することができるような角度であってもよい。
【０１６１】  次に、図１２（ｃ）に示すように、第２マスク７３を、例えばスパッタリング法によって堆積してもよい。
【０１６２】  続いて、図１２（ｄ）に示すように、第１マスク７２とサイドウォール形成用層８０、及び第２のマスク７３の領域が、ＣＭＰ（化学機械研磨）法のような平坦化処理で研磨または過研磨してもよい。
【０１６３】  続いて、図１３（断面図）及び図１３（上面図）に示すようにレジストの層を塗布し、パターニングしてもよい。パターニングされたレジスト７４により露出されて残された第１マスク７２と第２マスク７３の一部は、エッチング除去されてもよい。パタンドレジスト７４は、図１３Ｃ（断面図）及び図１３Ｄ（平面図）に示すように、残りのマスク層を除去することができる。残った第１マスク７２と残った第２マスク７３は、電極形成層７９をエッチングするのに使用してもよく、図１に示すような構造の作成する図１３Ｅ（断面図）及び図１３Ｆ（上面図）に示すように、後に取り除かれる。
【０１６４】  図１４において、１は一実施形態による本発明のナノギャップ電極を示し、このナノギャップ電極１には、対向した電極部１５，１６が基板２上に設けられており、これら電極部１５，１６間に最小幅Ｗ１がナノスケール（１０００［ｎｍ］以下）でなる中空状の間隙Ｇ１が形成されている。基板２は、例えばシリコン基板３と、当該シリコン基板３上に形成された酸化シリコン層４とから構成されており、当該酸化シリコン層４上に対となる２つの電極部１５，１６が形成された構成を有する。
【０１６５】  いくつかの実施形態では、電極部１５，１６間に形成される間隙Ｇ１は、マスク幅間隙Ｇ２と、このマスク幅間隙Ｇ２の幅Ｗ２よりも幅狭なナノギャップＮＧとから構成されている。本発明のナノギャップ電極１は、製造過程で用いたマスク（後述する）により形成されるマスク幅間隙Ｇ２の幅Ｗ２よりも幅狭なナノギャップＮＧを形成し得る点に特徴を有しており、当該ナノギャップＮＧでの最小幅Ｗ１を０．１〜３０［ｎｍ］、１０［ｎｍ］以下、５［ｎｍ］以下、２［ｎｍ］以下、１［ｎｍ］以下、０．５［ｎｍ］以下で、また、１．５〜０．３［ｎｍ］、１．５〜０．３［ｎｍ］、１．２〜０．５［ｎｍ］、０．９〜０．６５［ｎｍ］、１．２〜０．９［ｎｍ］、１．０〜０．８［ｎｍ］、０．８〜０．７［ｎｍ］で形成し得るようになされている。これらの幅は、ここで記載されたナノギャップのいずれに対してもギャップスペーシングに利用できる。
【０１６６】  実際上、これら電極部１５，１６は、いずれもチタンシリサイド、モリブデンシリサイド、プラチナシリサイド、ニッケルシリサイド、コバルトシリサイド、パラジウムシリサイド、またはニオブシリサイド等その他種々の金属シリサイドにより形成されている。これら電極部１５，１６は、同一の構成を有しており、基板２上にナノギャップＮＧを中心に左右対称に形成され、一端の側壁１５ａ，１６ａがナノギャップＮＧを介して対向配置されている。ある実施形態では、電極部１５，１６は、縦断面が四辺状で長手方向がｙ方向に延びた直方体状からなり、電極部１５，１６の長手方向の中心軸が、ｙ方向の同一直線上に配置され、側壁１５ａ，１６ａの全面同士が対向するように配置されている。
【０１６７】  また、電極部１５，１６の側壁１５ａ，１６ａは、上方角部にＬ字状に凹んだ段部１５ｂ，１６ｂが形成され、この段部１５ｂ，１６ｂの底面部から下方へゆくに従ってなだらかに凹んだ裾引き状の曲面１５ｃ，１６ｃが形成されている。これにより電極部１５，１６間には、四辺状のマスク幅間隙Ｇ２が段部１５ｂ，１６ｂ間に形成され、当該マスク幅間隙Ｇ２から基板２へゆくに従って両側の距離が次第に広がった裾引き状のナノギャップＮＧが曲面１５ｃ，１６ｃ間に形成され得る。
【０１６８】  なお、他の実施形態では、マスク幅間隙Ｇ２とナノギャップＮＧとからなる間隙Ｇ１を電極部１５，１６間に形成するようにした場合について述べたが、本発明はこれに限らず、マスク幅間隙Ｇ２を形成している段部１５ｂ，１６ｂを、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で研磨し、ナノギャップＮＧのみを電極部１５，１６間に形成するようにしてもよい。
【０１６９】  因みに、このような構成を有したナノギャップ電極１は、例えば図示しない電源から電極部１５，１６に電流が供給され得るようになされており、電極部１５，１６間の電流値が図示しない電流計により計測され得る。ナノギャップ電極１は、電極部１５，１６の長手方向たるｙ方向と、このｙ方向と直交する電極部１５，１６の高さ方向たるｚ方向とに直交するｘ方向から電極部１５，１６間のナノギャップＮＧに一本鎖ＤＮＡを通過させ、当該一本鎖ＤＮＡの塩基が電極部１５，１６間のナノギャップＮＧを通過したときに電極部１５，１６間に流れる電流値を電流計にて計測させてゆき、その電流値を基に一本鎖ＤＮＡを構成する塩基を同定させ得る。
【０１７０】  次にこのようなナノギャップ電極１の製造方法について説明する。いくつかの実施形態では、先ず始めに、図１５に示すように、シリコン基板２上に酸化シリコン層４が形成された基板２を用意し、シリコンからなり、ｙ方向に延びる長手方向を有した直方体状の電極形成部８を、フォトリソグラフィ技術を利用して酸化シリコン層３上に形成する。次いで、基板２上および電極形成部１８上にシリコンナイトライド（ＳｉＮ）でなるマスク層１９（図示せず）を成膜した後、露光・現像によりパターニングしたレジストマスクを用いて当該マスク層１９をパターニングしてマスクを形成する。
【０１７１】  これにより、電極形成部１８の長手方向たるｙ方向と直交するｘ方向に向けて当該電極形成部１８を跨ぐようにしてシリコンナイトライド（ＳｉＮ）でなる直方体状のマスク層１９を形成する。なお、マスク層１９の幅Ｗ２は、後に電極部１５，１６を形成した際、これら電極部１５，１６間に形成されるマスク幅間隙Ｇ２となるため、使用態様に応じて、レジストマスクのパターニングを変えてマスク層１９の幅Ｗ２を選定することが望ましい。
【０１７２】  ここで、図１５おけるＡ−Ａ′部分の断面構成と、Ｂ−Ｂ′部分の断面構成とに着目してゆき、以下、ナノギャップ電極１を製造する工程について説明する。この場合、図１６Ａは図１５のＡ−Ａ′部分の断面構成を示し、図１６Ｂは図１５のＢ−Ｂ′部分の断面構成を示す。図１６Ａとの対応部分に同一符号を付して示す図１６Ｃと、図１６Ｂとの対応部分に同一符号を付して示す図１６Ｄのように、例えばスパッタリング等により、チタンや、モリブデン、プラチナ、ニッケル、コバルト、パラジウム、ニオブ等の金属元素でなるシリサイド生成層５２をマスク層１９および電極形成部１８上に成膜する。なお、この際、マスク層１９および電極形成部１８以外の領域に露出している基板２上にもシリサイド生成層５２が成膜され得る。
【０１７３】  次いで、熱処理を行うことにより、電極形成部１８とシリサイド生成層５２とを反応させ、図１６Ｃとの対応部分に同一符号を付して示す図１６Ｅと、図１６Ｄとの対応部分に同一符号を付して示す図１６Ｆとのように、シリサイド生成層５２と接触している電極形成部１８をシリサイド化させることにより金属シリサイドでなる電極部１５，１６（図１６Ｅ）を形成する。
【０１７４】  ある場合には、電極形成部１８では、図１６Ｅに示すように、シリサイド生成層５２が成膜されていないマスク層１９との対向領域でシリサイド化し難いものの、マスク層１９の両側部側からマスク層１９の下部領域に向けてシリサイド生成層５２の金属元素が拡散してゆき、シリサイド生成層５２と直接接触していないマスク層１９の両側部付近の下部領域でもシリサイド化が進み、マスク層１９の両側部側から下部領域に向けて入り込んだ電極部１５，１６が形成され得る。この場合、電極部５，６は、シリサイド生成層５２の金属元素がマスク層１９の両側部付近から下部領域に向けて拡散してシリサイド化することでマスク層１９の下部領域に形成されるとともに、当該シリサイド化する際に、シリサイド生成層５２の金属元素が電極形成部１８内で拡散した領域部分の体積よりも膨張（体積膨張）することから、その分、マスク層１９の下部領域において電極部１５，１６の側壁１５ａ，１６ａ（具体的には、曲面１５ｃ，１６ｃ）同士がマスク層１９の幅Ｗ２よりも近接した状態となり得る。
【０１７５】  また、この場合、電極形成部１８は、酸化シリコン層４まで到達するまでシリサイド化が進み、当該酸化シリコン層４に接触した電極部１５，１６が形成され得る。このような電極部１５，１６は、電極形成部１８の膜厚や、シリサイド生成層５２の膜厚、熱処理時における温度や加熱時間等を適宜選定することにより、マスク層１９の下部領域での電極部１５，１６の側壁１５ａ，１６ａ（曲面１５ｃ，１６ｃ）位置を制御でき、側壁１５ａ，１６ａ間の最小幅Ｗ１を、例えば０．１〜３０［ｎｍ］、或いはここで記載された如何なる幅でもに形成し得るとともに、曲面１５ｃ，１６ｃの裾引きの程度を制御し得る。
【０１７６】  次いで、図１６Ｅとの対応部分に同一符号を付して示す図１７Ａと、図１６Ｆとの対応部分に同一符号を付して示す図１７Ｂとのように、マスク層１９や酸化シリコン層４上に残存した未反応のシリサイド生成層５２を、エッチングにより除去した後、図１７Ａとの対応部分に同一符号を付して示す図１７Ｃと、図１７Ｂとの対応部分に同一符号を付して示す図１７Ｄとのように、エッチングによりマスク層１９を除去して電極部１５，１６の段部１５ｂ，１６ｂ間にマスク幅間隙Ｇ２を形成する。
【０１７７】  なお、例えばシリサイド生成層５２をコバルトにより形成した場合には、電極部１５，１６はコバルトシリサイド（ＣｏＳｉ）となり、その後、硫酸（Ｈ２ＳＯ４）と過酸化水素（Ｈ２Ｏ２）の混合液を用いたウェットエッチングによって、マスク層１９上および酸化シリコン層４上に残存した未反応のシリサイド生成層５２を除去し得る。
【０１７８】  いくつかの実施形態では、図１７Ｃとの対応部分に同一符号を付して示す図１７Ｅと、図１７Ｄとの対応部分に同一符号を付して示す図１７Ｆとのように、酸化シリコン層４上の電極部１５，１６間に残存した未反応の電極形成部１８をエッチング等により除去し、電極部１５，１６の裾引き状の曲面１５ｃ，１６ｃを外部に露出させて曲面１５ｃ，１６ｃ間に中空状のナノギャップＮＧを形成することにより、図１４に示すようなナノギャップ電極１を製造し得る。
【０１７９】  以上の構成において、基板２上にある電極形成部１８上に、ある幅に選定されたマスク層１９を形成し、電極形成部１８上にシリサイド生成層５２を成膜した後、熱処理を行うことにより、シリサイド生成層５２と電極形成部１８とを反応させ、反応により生じる体積膨張によってマスク層１９の下部領域まで入り込んだ対向する２つの電極部１５，１６を形成し、電極部１５，１６の側壁１５ａ，１６ａ同士を体積膨張によってマスク層１９の幅よりも近接させる。そして、マスク層１９を除去するとともに、マスク層１９の下部領域に残存した未反応の電極形成部１８を除去することにより電極部１５，１６間にナノギャップＮＧを形成し得、かくして、パターニングしたマスク層１９で形成されるマスク幅間隙Ｇ２よりも、さらに一段と小さいナノギャップＮＧを有するナノギャップ電極１を製造できる。
【０１８０】  また、このようなナノギャップ電極１では、製造過程において、電極形成部１８の膜厚およびシリサイド生成層５２の膜厚を適宜選定するとともに、電極形成部１８をシリサイド化させる熱処理時間および加熱温度を適宜選定するだけで、電極部１５，１６がマスク層１９の両側部から下部領域に入り込む程度を制御でき、マスク層１９のマスク幅間隙Ｇ２よりもさらに幅狭なナノギャップＮＧを容易に形成し得る。また、このような製造方法では、マスク層１９を使用した際に技術的に形成可能な最小幅のマスク幅間隙Ｇ２よりも幅狭なナノギャップＮＧを電極部１５，１６間に形成することができる。
【０１８１】  例えば、あるナノギャップ電極の製造方法としては、露光・現像によりパターニングしたレジストマスクを用いて電極層を直接エッチングして、対向した２つの電極部間にナノギャップを形成してもよい。この場合、露光・現像によってレジストマスクに形成し得る最小幅は、一般的に１０［ｎｍ］程度であることから、これよりも小さい幅のナノギャップを形成することが困難であった。
【０１８２】  これに対して、本発明のいくつかの実施形態に係るナノギャップ電極の製造方法では、製造過程において、仮に従来と同様に露光・現像によってレジストマスクに形成し得る最小幅Ｗ２が１０［ｎｍ］であり、これに伴いマスク層１９の最小幅Ｗ２が５〜１０［ｎｍ］となったとしても、その後の製造工程により、マスク層１９の下部領域で体積膨張によって電極部１５，１６の側壁１５ａ，１６ａ同士が近接してゆくことから、５〜１０［ｎｍ］の最小幅Ｗ２よりも小さい２［ｎｍ］以下や、１［ｎｍ］以下、０．９［ｎｍ］以下、０．８［ｎｍ］以下、０．７［ｎｍ］以下、０．６［ｎｍ］以下、０．５［ｎｍ］以下、またはここで述べた如何なるギャップスペーシングのナノギャップＮＧを形成し得る。
【０１８３】  以上の構成によれば、電極形成部１８にシリサイド生成層５２を成膜した後に熱処理を行い、電極形成部１８とシリサイド生成層５２とを反応させ、体積膨張した対向する２つの電極部１５，１６を生成し、体積膨張によって電極部１５，１６の側壁１５ａ，１６ａ同士を近接させて、電極部１５，１６間にナノギャップＮＧを形成するようにしたことにより、シリサイド化した分だけ電極部１５，１６間のマスク幅間隙Ｇ２を小さくでき、かくして、加工により形成された間隙よりも、さらに一段と小さいナノギャップＮＧを有するナノギャップ電極１を製造できる。
【０１８４】  また、このような製造方法では、電極部１５，１６の対向する側壁１５ａ，１６ａ同士が次第に近接してゆく曲面１５ｃ，１６ｃを形成し得、当該曲面１５ｃ，１６ｃによって側壁１５ａ，１６ａ間の幅が徐々に幅狭になっているナノギャップ電極１を製造できる。
【０１８５】  なお、いくつかの実施形態においては、酸化シリコン層４と接するように電極部１５，１６を形成した場合について述べたが、本発明はこれに限らず、酸化シリコン層４と接するように電極部１５，１６を形成する必要はなく、酸化シリコン層４と電極部１５，１６との間に未反応の電極形成部１８が形成されていてもよい。この場合、電極形成部１８やシリサイド生成層５２の膜厚、電極形成部１８をシリサイド化させる際の熱処理時間および温度を適宜選定することにより、酸化シリコン層４と電極部１５，１６との間に未反応の電極形成部８を残存させることができる。
【０１８６】  図１４との対応部分に同一符号を付して示す図１８に示される実施形態では、ナノギャップ電極２１が示されている。最小幅Ｗ１がナノスケール（１０００［ｎｍ］以下）でなるナノギャップＮＧが電極部２３，２４間に形成された構成を有する。この実施形態によるナノギャップ電極２１でも、製造過程においてマスクにより形成されるマスク幅間隙の幅よりも幅狭なナノギャップＮＧを形成し得る点に特徴を有しており、当該ナノギャップＮＧでの最小幅Ｗ１を０．１〜３０［ｎｍ］、さらには使用態様に応じて２［ｎｍ］以下、１［ｎｍ］以下、０．９［ｎｍ］以下、０．８［ｎｍ］以下、０．７［ｎｍ］以下、０．６［ｎｍ］以下、０．５［ｎｍ］以下、或いはここで述べた如何なる幅で形成し得るようになされている。
【０１８７】  電極部２３，２４は、いずれもチタンシリサイド、モリブデンシリサイド、プラチナシリサイド、ニッケルシリサイド、コバルトシリサイド、パラジウムシリサイド、またはニオブシリサイド等その他種々の金属シリサイドにより形成されてもよい。電極部２３，２４は、同一の構成を有しており、基板２上にナノギャップＮＧを中心に左右対称に形成され、一端の側壁２３ａ，２４ａがナノギャップＮＧを介して対向配置されている。いくつかの実施形態では、電極部２３，２４は、縦断面が四辺状で長手方向がｙ方向に延びた直方体状からなり、電極部２３，２４の長手方向の中心軸が、ｙ方向の同一直線上に配置され、側壁２３ａ，２４ａの全面同士が対向するように配置されている。
【０１８８】  いくつかの実施形態では、電極部２３，２４の側壁２３ａ，２４ａには、基板２と接する領域に、外部に向けて膨らんだ膨出部が形成されている。これにより、電極部２３，２４は、膨出部２３ｂ，２４ｂの対向領域で、これら電極部２３，２４間に形成されるナノギャップＮＧの幅を、更に一段と幅狭に形成し得、最小幅Ｗ１とし得る。
【０１８９】  いくつかの実施形態では、ナノギャップ電極２１でも、例えば図示しない電源から電極部２３，２４に電流が供給され得るようになされており、電極部２３，２４間の電流値が図示しない電流計により計測させ得る。ナノギャップ電極２１は、電極部２３，２４の長手方向たるｙ方向と、このｙ方向と直交する電極部２３，２４の高さ方向たるｚ方向とに直交するｘ方向から電極部２３，２４間のナノギャップＮＧに一本鎖ＤＮＡを通過させ、当該一本鎖ＤＮＡの塩基が電極部２３，２４間のナノギャップＮＧを通過したときに電極部２３，２４間に流れる電流値を電流計にて計測させてゆき、その電流値を基に一本鎖ＤＮＡを構成する塩基を同定させ得る。
【０１９０】  いくつかの実施形態によるナノギャップ電極２１の製造方法について説明する。先ず始めに、シリコン基板４上に酸化シリコン層３が形成された基板２を用意し、当該酸化シリコン層３上にシリコン層を形成する。次いで、このシリコン層上にレジスト層を成膜した後、露光・現像によりレジスト層をパターニングしてマスク（レジストマスク）を形成する。
【０１９１】  次いで、マスクによってシリコン層をパターニングし、図１９Ａに示すように、マスク幅間隙Ｇ３を介して対向した２つの電極形成部２６，２７をシリコン層から形成する。なお、この場合、電極形成部５６，５７は、ｙ方向に延びる長手方向を有した直方体状に形成され、長手方向の中心軸が同一直線上に位置し、マスク幅間隙Ｇ３を介して側壁同士が対向配置された構成を有する。さらに、電極形成部５６，５７は、長手方向の中心軸が同一直線上に配置され、電極形成部５６，５７の側壁の全面同士がマスク幅間隙Ｇ３を介して対向するように配置されている。
【０１９２】  いくつかの実施形態では、図１９Ａとの対応部分に同一符号を付して示す図１９Ｂのように、例えばスパッタリング等により、チタンや、モリブデン、プラチナ、ニッケル、コバルト、パラジウム、ニオブ等の金属元素でなるシリサイド生成層５８を電極形成部５６，５７、および露出した酸化シリコン層４上に成膜してもよい。次いで、熱処理を行うことにより、電極形成部５６，５７とシリサイド生成層５８とを反応させ、図１９Ｂとの対応部分に同一符号を付して示す図１９Ｃのように、シリサイド生成層５８と接触していた電極形成部５６，５７をシリサイド化させることにより金属シリサイドでなる電極部２３，２４を形成する。
【０１９３】  ここで、電極部２３，２４は、シリサイド化した際に体積膨張して側壁２３ａ，２４ａ同士が近接してゆき、その分、マスクにより形成したマスク幅間隙Ｇ３よりも幅狭のナノギャップＮＧを形成し得る。また、この際、電極形成部５６，５７の基板２と接した領域では、他の領域と比べて過剰なシリサイド生成膜５８があることから、当該シリサイド生成膜５８との間でシリサイド化が進み、その結果、電極部２３，２４が生成される際、より体積膨張した膨出部２３ｂ，２４ｂが形成され得る。かくして、電極部２３，２４は、基板２と接した領域に対向配置された膨出部２３ｂ，２４ｂにより、ナノギャップＮＧの幅を更に一段と幅狭に形成し得る。
【０１９４】  このようにして形成される電極部２３，２４は、電極形成部５６，５７の膜厚や、シリサイド生成層５８の膜厚、熱処理時における温度や加熱時間等を適宜選定することにより、電極部２３，２４の側壁２３ａ，２４ａ位置や、膨出部２３ｂ，２４ｂの膨出程度を制御でき、側壁２３ａ，２４ａ間の幅や、膨出部２３ｂ，２４ｂ間の最小幅Ｗ１を、例えば０．１〜３０［ｎｍ］、或いは２［ｎｍ］以下、１［ｎｍ］以下、０．９［ｎｍ］以下、０．８［ｎｍ］以下、０．７［ｎｍ］以下、０．６［ｎｍ］以下、０．５［ｎｍ］以下、或いは、ここで記載された如何なるギャップスペーシングに形成し得る。
【０１９５】  次いで、図１９Ｃとの対応部分に同一符号を付して示す図１９Ｄのように、ナノギャップＮＧ内や他の領域において酸化シリコン層４上に残存した未反応のシリサイド生成層５８を、エッチングにより除去し、図１８に示すように、電極部２３，２４間にナノギャップＮＧを有したナノギャップ電極２１を製造し得る。
【０１９６】  以上の構成において、間隙（マスク幅間隙Ｇ３）を介して対向配置された２つの電極形成部５６，５７を基板２上に形成し、これら電極形成部５６，５７上にシリサイド生成層５８を成膜した後、熱処理を行うことにより、シリサイド生成層５８と電極形成部５６，５７とを反応させ、反応によって体積膨張した対向する２つの電極部２３，２４を形成する。これにより、電極部２３，２４の側壁２３ａ，２４ａ同士を体積膨張によって近接させ、製造過程で形成したマスク幅間隙Ｇ３よりも小さいナノギャップＮＧを電極部２３，２４間に形成し得、かくして、パターニングしたマスクで形成されるマスク幅間隙Ｇ３よりも、さらに一段と小さいナノギャップＮＧを有するナノギャップ電極２１を製造できる。
【０１９７】  いくつかの実施形態では、ナノギャップ電極２１は、製造過程において、電極形成部５６，５７の膜厚およびシリサイド生成層５８の膜厚を適宜選定するとともに、電極形成部５６，５７をシリサイド化させる熱処理時間および加熱温度を適宜選定するだけで、電極部２３，２４の体積膨張する程度を制御でき、マスクのマスク幅間隙Ｇ３よりもさらに幅狭なナノギャップＮＧを容易に形成し得る。また、このような製造方法では、マスクを使用した際に技術的に形成可能な最小幅のマスク幅間隙Ｇ３よりも幅狭なナノギャップＮＧを電極部２３，２４間に形成することができる。
【０１９８】  いくつかの実施形態では、電極形成部５６，５７にシリサイド生成層５８を成膜した後に熱処理を行い、電極形成部５６，５７とシリサイド生成層５８とを反応させ、体積膨張させた対向する２つの電極部２３，２４を生成し、当該体積膨張によって電極部２３，２４の側壁２３ａ，２４ａ同士を近接させて、電極部２３，２４間にナノギャップＮＧを形成するようにしたことにより、体積膨張した分だけ電極部２３，２４間のマスク幅間隙Ｇ３を小さくでき、かくして、製造過程において加工により形成された間隙よりも、さらに一段と小さいナノギャップＮＧを有するナノギャップ電極２１を製造できる。
【０１９９】  いくつかの実施形態では、電極部２３，２４の対向する側壁２３ａ，２４ａ同士が次第に近接してゆく膨出部２３ｂ，２４ｂを形成し得、当該膨出部２３ｂ，２４ｂによって側壁２３ａ，２４ａ間の幅が徐々に幅狭になっているナノギャップ電極２１を製造できる。
【０２００】  なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば電極部１５，１６（２３，２４）の形状は種々の形状としてもよい。また、上述した実施形態においては、シリコンでなる電極形成部１８（２６，５７）を設け、チタンや、モリブデン、プラチナ、ニッケル、コバルト、パラジウム、ニオブ等の金属元素のシリサイド生成層５２（２８）を当該電極形成部１８（５６，５７）に成膜した後に熱処理を行い、電極形成部１８（５６，５７）とシリサイド生成層５２（２８）とを反応させ、金属シリサイドからなる体積膨張した２つの電極部１５，１６（２３，２４）を生成するようにした場合について述べたが、本発明はこれに限らず、チタンでなる電極形成部を設け、タングステンでなる化合物生成層を当該電極形成部に成膜した後に熱処理を行い、電極形成部と化合物生成層とを反応させ、チタンタングステンからなる体積膨張した２つの電極部を生成し、体積膨張させた分だけ側壁同士を近接させて電極部間にナノギャップを形成するようにしてもよい。チタンやタングステン以外の材料も使用することができる。
【０２０１】  また、上述した実施形態においては、電極部１５，１６（２３，２４）間のナノギャップＮＧに一本鎖ＤＮＡを通過させ、当該一本鎖ＤＮＡの塩基が電極部１５，１６（２３，２４）間のナノギャップＮＧを通過したときに電極部１５，１６（２３，２４）間に流れる電流値を電流計にて計測させるナノギャップ電極１（２１）について述べたが、本発明はこれに限らず、その他種々の用途にナノギャップ電極を適用してもよい。
【０２０２】  いくつかの実施形態によるナノギャップ電極２１の製造方法について説明する。先ず始めに、シリコン基板４上に酸化シリコン層３が形成された基板２を用意し、当該酸化シリコン層３上にシリコン層を形成する。次いで、このシリコン層上にレジスト層を成膜した後、露光・現像によりレジスト層をパターニングしてマスク（レジストマスク）を形成する。
【０２０３】  次いで、シリコン層は、マスクを用いてパターニングしてもよい。図２０（ａ）に示すように、マスク幅間隙Ｇ３を介して相互に対向する２つの電極形成部５５および３６は、シリコン層から形成することができる。この場合においては、電極形成部５５および３６は、矩形のまたはｙ軸に平行に延びる長軸方向を有するソリッド形状に形成されてもよい。また、電極形成部５５および３６は、それらの長辺の中心軸が同一直線上に配置するように、かつ電極形成部５５および３６のサイドウォールがマスク幅間隙Ｇ３を挟んで対向するように、配置されてもよい。
【０２０４】  次いで、図２０（ａ）の対応部分に同一の符号を付した図２０（ｂ）に示すように、シリサイド生成層３８は、チタン、モリブデン、プラチナ、ニッケル、コバルト、パラジウム、ニオブ、または任意の他の遷移金属や、これらの組合せ又はこれらの合金などの金属元素から形成されてよく、たとえばスパッタリングにより電極形成部５５及び３６上に成膜される。いくつかの実施態様において、スパッタリングは角度を付けて実施されることがある。マスク幅間隙Ｇ３の狭さのためシリサイド生成層３８が底に達しない可能性がある。
【０２０５】  次いで、サリサイドまたはポリサイドプロセス中であってもよいが、シリサイド生成層３８と電極形成部分５５および３６を反応させるために、熱処理を行ってもよい。次いで、ナノギャップＮＧおよび他の領域内の酸化シリコン層４上の残りのシリサイド生成層３８の未反応部分は、エッチングにより除去することができる。そのため、図２０Ｂの対応部分に同一の符号を付している図２０Ｃが示すように、シリサイド生成層３８と接触するようになっている電極形成部５５および３６は、金属シリサイド等から作られるシリサイド電極６３および６４を形成する。
【０２０６】  したがって、電極６３および６４のサイドウォールは、体積膨張によって互いに近接し、それにより、電極６３と６４の間のナノギャップＮＧを形成する。したがって、体積膨張量により電極２３及び２４の間のマスク幅間隙Ｇ３を小さくすることができるので、通常のリソグラフィで形成される間隙よりも小さいナノギャップＮＧを有するナノギャップ電極１を製造することが可能である。
【０２０７】  いくつかの実施態様において、非矩形形状のマスク層１９を用いることが望ましい場合がある。これは、ナノギャップＮＧの点または垂直方向のエッジを作成するので単一ベース測定を容易にする。図２１Ａ−２１Ｃは、最小マスク寸法がマスク幅間隙Ｇ２に対応する幅Ｗ２である、３の異なるマスクのバリエーションの上面図を示す。図２１Ａに示すように一実施形態では、そのマスクは、電極形成部１８に台形状のギャップ膜を作成する。
いくつかの実施形態において、台形角１０は、１０度以上、３０度以上、６０度以上となり得る。いくつかの実施形態において、シリコンへの金属の拡散により形成されたシリサイドは、平面状のエッジと言うより曲線状エッジを有する電極になるが、それでも最小ギャップ距離Ｇ２を有することができる。本発明は図２１Ａ−２１Ｃに示されているマスクのバリエーションに限られない。
【０２０８】  図２０Ａ−２０Ｆの対応部分に同一の符号を付した図２２Ａ−２２Ｆに示されるいくつかの実施形態では、ナノギャップ電極に標的種（例えば、ＤＮＡまたはＲＮＡのような生体分子）をもたらすため小さなチャネルを形成することが望ましい場合がある。マスク層１９は、このチャネルを形成するように設計することができるので、処理中にエッチングすることができる。図２２Ａ，２２Ｃおよび２２Ｅは、チャネルトップ層１３の追加を示している。チャネルトップ層１３は、わかりやすいように図２２Ｂ，２２Ｄ，２２Ｅに示されていません。いくつかの実施形態においては、チャネルトップ層は、ＳｉＯ２のような製造方法と互換性のある非導電性材料であってもよいし、ポリジメチルシロキサンまたはＳＵ８などのポリマーであってもよい。
【０２０９】  図２３に示すようにいくつかの実施形態では、マスク層１９のエッチングを可能にするために、チャネルトップ層１３は、少なくとも１つのチャネルアクセスポート１４を堆積させることができる。図２３において、２つのチャンネルアクセスポート１４の上面図が示される。
いくつかの実施形態では、マスク層１９の幅と厚さは、除去する際一つまたは複数のチャネルを形成することができるマスク軸の軸によって可変にすることができる。いくつかの実施形態において、複数の電極対は、チャンネル毎に配置してもよい。
【０２１０】  図２４Ａ−２４Ｂに示すようにいくつかの実施形態において、シリサイド膨張が片側からのみ行われることがある。いくつかの実施形態において、電極形成部１１６と金属電極１１５を製作することができる。次いで、シリサイド生成層１１８は、スパッタリング法などを用いて成膜することができる。図２４Ａに示すように、間隙Ｗ２は、シリサイド生成層１１８が間隙Ｗ２の底を伝わらないような十分に狭くてもよい。金属電極１１５の金属は、シリサイド生成層１１８に対して選択することができ、シリサイド生成層１１８は金属電極１１５に影響を与えずにエッチングされうる。
【０２１１】  次いで、シリサイド層１１８と電極形成部１１６を反応させて電極１１７を形成するため、熱処理を行ってもよい。ナノギャップＮＧ内および他の領域の酸化シリコン膜４上に残存するシリサイド生成層１１８の未反応部分は、エッチングにより除去することができる。図２４Ｂに示すように、シリサイドの膨張は、マスク幅Ｗ２よりも狭い幅Ｗ１の間隙を作成することができる。
【０２１２】  いくつかの実施形態では、得られたシリサイドは、導電性であってもよい。形成されたシリサイドを、サリサイドプロセスまたはポリサイドプロセスのような自己整合プロセスで形成することができる。複数のシリサイドの生成プロセスは、同じ電極形成要素が、例えば、電極や電極先端部を形成するために、電流により、配線電極の先端を通過可能に接続し、オペアンプや測定装置を通過するように相互接続するために利用してもよい。相互接続は、バイアス電位を適用することにも利用でき、バイアス供給源に由来する相互接続によって運ばれ、サリサイドプロセスを用いて形成されたシリサイド材料で形成される電極に適用することができる。
【０２１３】  いくつかの実施形態では、シリサイド膨張は、垂直ナノギャップを作成することができる。電極形成部１２５と第１シリサイド発生電極１２８ａは、図２５Ａに示すようにＳｉＯ２で被覆されたウェハ上に最初に製造されてもよい。これは、ＳｉＯ２等の誘電体層１２７に続いても良く、次いで第２シリサイド発生電極１２８ｂを堆積させることができる。これは、図２５Ｂに示す。
【０２１４】  次いで、図２５Ｃに示すように熱処理することにより、シリサイドの生成層１２８ａ，１２８ｂと電極形成部１２５を反応させてもよい。電極形成部１２５の未反応部分は、エッチング除去され得る。これは、電極形成部１２５の残渣の除去により作り出された流体チャネルを提供した誘電性カバー１２９によって１つまたは複数の軸孔（図示せず）が含まれる。完成した断面が図２５Ｄに示されている。
【０２１５】  場合によっては、パターン化されたマスクを用いて形成されたマスク幅ギャップＧ２、Ｇ３は、ナノギャップＮＧを形成する際の処理によって以前に形成された間隙を適用することができる。本発明はこれらの実施例に限定されるものではない。一実施形態では、間隙がパターニングされたマスク層１９をマスク幅間隙Ｇ２を形成することによって形成してもよく、その後マスク層１９の間隙を制御するためのマスクパターンをトリミングする。別の実施形態では、間隙は、例えば、電極形成部分５６及び５７の間に間隙を蒸着により狭めることにより、又は種々の他のタイプのプロセスによって形成することができる。本発明では、その間隙は、電極部の体積膨張量を小さくすることができる。そのため、通常のリソグラフィで形成される間隙よりもさらに小さいナノギャップＮＧを有するナノギャップ電極を製造することができる。
【０２１６】  いくつかの実施態様において、ナノチャネルはより小型にすることができ、小型化は、チャンネルの幅又は溝深さの減少であってもよいし、幅と溝の深さ両方の減少であってもよい。いくつかの実施形態において、いくつかの実施例では、チャネルの幅および深さの一方又は双方を限定するために利用され得る。
【０２１７】  いくつかの実施形態において、チャネルの幅及び深さは、ナノギャップを形成するのに使用されるのと同じかまたは類似したプロセスにより減少する場合がある。場合によっては、別のプロセスの操作は、チャネルの幅および深さを減らすのに用いられている。いくつかの実施形態において、チャネルの幅及び深さを減少させるために利用される材料は、非伝導性とみなすことができ、材料は露出され、チャネルの壁を形成することができる。
【０２１８】  他の実施形態において、チャネルの幅及び深さを減少させるために利用される材料が導体とみなすことができるが、チャンネルの通常の使用によってチャネルを通過する生体分子の電気泳動輸送の利用が含まれる可能性がある干渉を防止するように、非導電性材料が、導電性材料の上に重ね合わせられてもよい。チャネルを利用される導電性材料を被覆する絶縁体として用いることができる材料は、ＳｉＯ２、または半導体プロセスにおいて典型的に用いられる他の酸化物を含むことができる。
【０２１９】  他の実施例では、導体とみなすことができる材料はチャネルの幅および深さを減少するために利用され得るが、チャネルの異なる部分が、チャネルの幅を小さくして使わないままになる場合があり、それによって、タンパク質移行のための電気泳動による干渉を防ぐ導電性材料を分割する。
【０２２０】  他の実施形態において、チャネルの幅及び深さを減少させるために利用される材料は、チャネルの一部区間などで利用されることがある。たとえば、チャネルの幅及び深さを減少させるために利用される材料は、ナノギャップ電極の近くでのチャネルの幅および深さを減少させるためにも使用可能である。チャネルを通じて転位する分子とチャネルと通して尋問するように配置することができるナノギャップ電極との間に通過して輸送される生体分子間相互作用の確率を高めるためである。チャネルの幅及び深さを減少させるために利用される材料は、ナノギャップ電極に隣接する二次構造の形成を防止するために、ナノギャップに十分近い位置でチャネルの幅および深さを低減するために利用することができる。
【０２２１】  いくつかの実施形態において、特にナノチャネルの幅および深さを減少させるために利用される材料が非導体である場合には、チャネルの幅及び深さを減らすために用いられる材料は、ナノギャップ電極を形成するために用いられる材料を並置する。他の実施形態では、ナノギャップの幅や深さを減少させるために利用される材料が導体とみなすことができるが、スペーサ要素は電極とチャネルの幅及び深さを狭くするために使用された材料をの間にあることが好ましい。
【０２２２】  電極とチャネルの幅及び／又は奥行きを狭くするために利用される導電性材料を使用するスペーサ要素は、少なくとも部分的には、チャネル構造の中に配置する非導電性材料を含んでもよく、あるいは、チャネルの幅及び深さの減少後に除去可能な導電性または非導電性材料を含んでもよい。
【０２２３】  いくつかの実施形態において、チャネルの両側を狭めることが可能であるが、他の実施形態において、チャネルの片側で狭くすることができる。
【０２２４】  いくつかの実施形態では、図３Ｅに示すように、サイドウォール１１が形成され、電極５、６を形成したＴｉＮの各層は、サイドウォール１１の側壁をエッチバックしてもよいし、側壁（サイドウォール）は、本明細書に記載した任意の技術を使用して拡大されてもよい。非導電体を適用することができ、これは、側壁１１、電極５と６との間、およびナノチャネル壁（図示せず）で埋めることができる。非導電体は、ＳｉＯ２、低圧ＣＶＤ（ＬＰＣＶＤ）または超低真空ＣＶＤ（ＵＬＰＣＶＤ）を含むＣＶＤ、マイクロ波ＣＶＤあるいはプラズマ強化ＣＶＤ、原子層ＣＶＤ、原子層蒸着（ＡＬＤ）あるいはプラズマＡＬＤなどのプラズマ法、気相エピタキシ、または他の任意の適切な製作法のような標準的な半導体プロセスを利用することで発生するものを含んでもよい。構造は、研磨（例えば、ＣＭＰを使用することにより）し、オーバーポリッシュをして、チャネルに対して希望の深さを設定してもよい。
【０２２５】  図８Ａに示すように、他の実施形態では、サイドウォール３７は半導体製造フィーチャーの寸法に対応する幅で形成され得、レジストマスクをマスクレイヤは、サイドウォール形成用マスク４０、サイドウォール３７、電極支持部２９と、電極形成部３１の上に配置することができる。付加的な層は、サイドウォール３７に加えても、チャンネルの幅に相当する厚さを増大することができる。
【０２２６】  狭ナノギャップ作製を描いた図１７Ａ−１７Ｆに示されるものに類似したいくつかの実施形態では、膨張された電極部１５および１６は、電極形成部１８と同様に、チャネルの長さを延長すると、電極部との間及び隣接するチャネルの断面で資料を利用してチャネル狭め材料に接触するのを防止することができる。電極形成部のシリサイド化の方法とチャンネルを狭くするために使用する類似した材料はそれぞれ電極ギャップを狭める。マスク層１９は、第２の導電性材料との間に電気的絶縁バリアを提供し、チャンネルに沿った種々の位置に配置され得る異なる電極との短絡を防止する流路と電極との間の隙間に堆積することができる。
【０２２７】  いくつかの実施形態では、マスク層１９は、マスク層１９の幅を大きくすることによりチャネル幅を増大させるためにも使用可能であり、その後シリサイドを形成するが、そのさらに離れた位置から始まり、大きくなるスペーシングになる。
【０２２８】  いくつかの実施形態において、チャネルの幅や深さは、その全長に一致する場合がある。他方、他の実施形態では、流路の幅や深さは異なるかもしれず、チャンネルの幅や深さは、電極構造の近傍で狭くなり、他の所では拡大する。単一のナノチャネルに沿って配置される実施形態では、複数の電極構造は、チャネルの幅および深さは、電極構造の近傍に電極のギャップ間隔と照合することができ、電極構造の間に広がることがある。
【０２２９】  いくつかの実施形態では、電極の間隔が、標的分子、生体分子（例えば、ＤＮＡまたはＲＮＡ）の直径よりも狭くすることができるいくつかの実施形態では、電極のギャップ間隔と一致させるには、チャネルは電極の隙間の幅よりも大きくなるかもしれない。場合によっては、チャネルは電極のギャップより広い０．１ｎｍから電極間隔よりも広い０．３ｎｍ、または電極間隙よりも大きく０．１ｎｍから１ｎｍ、または電極間距離よりも広く、０．１ｎｍ以上３ｎｍ以下である。同様に、チャネルの深さは、生体分子が電極ギャップの間隔よりも大きく、幅と同様に寸法を記入することができると、電極ギャップの幅よりも大きくすることができる。
【０２３０】  他の実施形態では、溝の幅は、溝の深さよりも大きくなる場合と、小さくなる場合がある。いくつかの実施形態において、チャネルの深さは、生体分子の直径より小さくなる可能性があり、直径では例えば二本鎖ＤＮＡの直径の１／２がナノギャップ近傍の少なくとも部分的な距離と考えることができるが、生体分子は電極ギャップの電極と相互作用をすると考えられ得るように向けることもできるようになっている。
【０２３１】  他の実施形態において、チャネルの幅及び深さにバラツキがあり、チャンネルはチャンネル、例えばナノチャネルに沿って離間され得る電極ナノギャップ間にナノチャネルの一部の部分に狭くならない場合がある。
【０２３２】  本発明の好ましい実施形態をここに開示／説明してきたが、そのような実施形態は、例示の手段としてのみ提供されることが、当業者には明らかであろう。これは発明が明細書内に記載された特定の実施例により限定されるものではない。本発明は前述の仕様を参照して記述したが、本発明の複数の実施形態の説明および例示は、限定的な意味で解釈されることを意図していない。多数のバリエーション、変化および置換が、本発明から逸脱することなく当業者に想起される。さらに、本発明のすべての態様は、さまざまな条件や変数に依存する本明細書の特定の描写は、構成や組成比に限定されるものではないことを理解しなければならない。これは、本明細書で説明する本発明の実施形態の様々な代替物を採用して本発明を実施できることは、理解されるべきであり、本発明はそのような代替、変更、変形または等価物をカバーすることが意図され、請求の範囲は、本発明の範囲を規定し、これらの請求項の範囲およびその同等物内の方法および構造がこれに包含されることが意図される。
【先行技術文献】
【特許文献】
【０２３３】
【特許文献１】国際公開公報２０１１／１０８５４０号
【特許文献２】特開２００４−２４７２０３号公報
【０２３４】    （１）
（ａ）基板に隣接する第１電極形成部と、前記第１電極形成部に隣接するサイドウォールと、前記サイドウォールに隣接する第２電極形成部とを設けることと、
（ｂ）前記サイドウォールを除去することにより、前記第１電極形成部および前記第２電極形成部間にナノギャップを形成することと、
（ｃ）前記第１電極形成部および前記第２電極形成部間に標的種が配置される時ナノギャップを横切る電流を検出する電極として使用するために前記第１電極形成部および前記第２電極形成部を用意することと、
を備える、少なくとも１つのナノギャップを有するセンサを製造する方法。
（２）
前記電極として使用するために前記第１電極形成部および前記第２電極形成部を用意することは、前記電極を設けるため前記第１電極形成部および前記第２電極形成部の少なくとも一部を除去することを含む、（１）に記載の方法。
（３）
前記第１電極形成部および／または前記第２電極形成部は、金属ナイトライドから形成される、（１）に記載の方法。
（４）
前記第１電極形成部および／または前記第２電極形成部は、チタンナイトライドから形成される、（３）に記載の方法。
（５）
前記基板は、半導体層に隣接する酸化半導体層を含む、（１）に記載の方法。
（６）
前記半導体は、シリコンである、（５）に記載の方法。
（７）
前記サイドウォールは、略２ナノメータ以下の幅を有する、（１）に記載の方法。
（８）
前記幅は、略１ナノメータ以下である、（７）に記載の方法。
（９）
前記幅は、略０．５ナノメータより大きい、（８）に記載の方法。
（１０）
前記標的種は、核酸分子であり、前記サイドウォールは、前記核酸分子の直径より小さい幅を有する、（１）に記載の方法。
（１１）
（ｃ）の前に、前記第１電極形成部の表面と、前記サイドウォールの表面と、前記第２電極形成部の表面とを露出することをさらに含む、（１）に記載の方法。
（１２）
（ｂ）の前に、前記第１電極形成部と前記第２電極形成部の間で前記サイドウォールの断面が四辺状であるように、前記サイドウォールの一部を除去することをさらに含む、（１）に記載の方法。
（１３）
前記ナノギャップと交差するチャネルを形成することをさらに含む、（１）に記載の方法。
（１４）
前記チャネルは、覆われたチャネルである、（１３）に記載の方法。
（１５）
（ａ）基板に隣接する電極形成部に第１幅を有する間隙を介して互いに対向する側壁を有するギャップ形成マスクを配置することと、
（ｂ）前記ギャップ形成マスクの前記側壁に、前記電極形成部が間に露出されるサイドウォールを形成することと、
（ｃ）前記サイドウォールの間に前記第１幅より小さい第２幅を有するナノギャップを形成するため、前記サイドウォールの間に露出される前記電極形成部の一部を除去することと、
（ｄ）前記ナノギャップにより分離される電極形成部の部分を露出するため前記サイドウォールを除去することと、
（ｅ）電極形成部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するための前記電極形成部の部分を用意することと、
を備える、少なくとも１つのナノギャップを有するセンサを形成する方法。
（１６）
前記電極として使用するために前記電極形成部の部分を用意することは、前記電極を設けるため前記電極形成部の部分を除去することを含む、（１５）に記載の方法。
（１７）
前記基板は、半導体層に隣接する酸化半導体層を含む、（１５）に記載の方法。
（１８）
前記半導体は、シリコンである、（１７）に記載の方法。
（１９）
前記第２幅は、略２ナノメータ以下の幅である、（１５）に記載の方法。
（２０）
前記第２幅は、略１ナノメータ以下の幅である、（１９）に記載の方法。
（２１）
前記第２幅は、略０．５ナノメータより大きい、（２０）に記載の方法。
（２２）
前記標的種は、核酸分子であり、前記第２幅は、前記核酸分子の直径より小さい、（１５）に記載の方法。
（２３）
前記ギャップ形成マスクと前記サイドウォールは、異なる材料で形成される、（１５）に記載の方法。
（２４）
前記ナノギャップと交差するチャネルを形成することをさらに含む、（１５）に記載の方法。
（２５）
前記チャネルは、覆われたチャネルである、（２４）に記載の方法。
（２６）
（ａ）基板に隣接する電極形成部に隣接して配置されたサイドウォールを含むマスクを設けることと、
（ｂ）前記電極形成部の一部を露出させる間隙を前記マスクに形成するため前記サイドウォールを除去することと、
（ｃ）ナノギャップを形成するため前記電極形成部の前記一部を除去することと、
（ｄ）前記ナノギャップにより分離される前記電極形成部の部分を露出するために前記マスクを除去することと、
（ｅ）前記電極形成部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するために前記電極形成部の前記部分を用意することと、
を備える、少なくとも１つのナノギャップを有するセンサを形成する方法。
（２７）
前記電極として使用するために前記電極形成部の部分を用意することは、前記電極を設けるため前記電極形成部の部分を除去することを含む、（２６）に記載の方法。
（２８）
前記（ａ）は、（ｉ）前記電極形成部に隣接して配置された第１マスクの側壁に前記サイドウォールを設けることと、（ｉｉ）前記第１マスクを除去することと、（ｉｉｉ）前記サイドウォールに隣接した第２マスクを形成することとを含み、前記マスクは少なくとも前記第２マスクの一部を含む、（２６）に記載の方法。
（２９）
前記第１マスクを除去することは、前記電極形成部を露出することを含む、（２８）に記載の方法。
（３０）
前記第２マスクは、前記サイドウォールを覆う、（２８）に記載の方法。
（３１）
前記第１マスクを除去した後に、前記サイドウォールは、略２ナノメータ以下の幅を有する独立したサイドウォールである、（２８）に記載の方法。
（３２）
前記（ａ）は、（ｉ）前記電極形成部に隣接して配置された第１マスクの側壁に前記サイドウォールを設けることと、（ｉｉ）前記サイドウォールに隣接して第２マスクを形成することと、（ｉｉｉ）前記第２マスクをエッチングすることとを含み、前記マスクは少なくとも前記第１マスクと前記第２マスクの一部を含む、（２６）に記載の方法。
（３３）
前記サイドウォールに隣接した前記第２マスクを形成することは、前記第１マスクと前記サイドウォールを覆う前記第２マスクを含む、（３２）に記載の方法。
（３４）
前記第２マスクをエッチングすることは、前記第１マスクおよび／または前記サイドウォールをエッチングすることを含む、（３２）に記載の方法。
（３５）
前記ナノギャップと交差するチャネルを形成することをさらに含む、（２６）に記載の方法。
（３６）
前記チャネルは、覆われたチャネルである、（３５）に記載の方法。
（３７）
前記基板は、半導体層に隣接する酸化半導体層を含む、（２６）に記載の方法。
（３８）
前記半導体は、シリコンである、（３７）に記載の方法。
（３９）
前記（ａ）は、サイドウォール形成層を設けることと、前記サイドウォールを形成するため前記サイドウォール形成層をエッチングすることとをさらに含む、（２６）に記載の方法。
（４０）
前記ナノギャップは、略２ナノメータ以下の幅を有する、（２６）に記載の方法。
（４１）
前記幅は、略１ナノメータ以下である、（４０）に記載の方法。
（４２）
前記幅は、略０．５ナノメータより大きい、請求項４１に記載の方法。
（４３）
前記標的種は、核酸分子であり、前記サイドウォールは、前記核酸分子の直径より小さい、（２６）に記載の方法。
（４４）
前記ナノギャップと交差するチャネルを形成することをさらに含む、（２６）に記載の方法。
（４５）
前記チャネルは、覆われたチャネルである、（４４）に記載の方法。
（４６）
（ａ）基板に隣接し第２材料を有する電極形成部に、第１材料を有するフィルムを設けることと、
（ｂ）前記第１材料と前記第２材料を反応させるため前記フィルムを熱することにより、体積膨張して互いに対向し、いずれもサイドウォールを有する２つの電極部を形成することと、
（ｃ）体積膨張により互いの方へ前記電極部のサイドウォールを近づけることにより、前記電極部の間にナノギャップを形成することと、
（ｄ）前記電極部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するために前記電極を用意することと、
を備える、ナノギャップ電極センサを製造する方法。
（４７）
前記電極として使用するための前記電極部を用意することは、前記電極を設けるため前記電極部の少なくとも一部を除去することを含む、（４６）に記載の方法。
（４８）
前記（ａ）は、（ｉ）前記電極形成部の幅に合わせて選択されたマスクを形成し、（ｉｉ）前記電極形成部に前記フィルムを形成する、（４６）に記載の方法。
（４９）
２つの電極部を形成する際、前記２つの電極部が前記反応から生ずる体積膨張により前記マスクを浸食することにより、前記電極部のサイドウォールを互いの方へ近づける、（４８）に記載の方法。
（５０）
前記マスクと、前記マスクの下部領域に残存している前記電極部の未反応部分とを除去することにより、前記電極部の間にナノギャップを形成することをさらに含む、（４９）に記載の方法。
（５１）
前記ナノギャップと交差するチャネルを形成することをさらに含む、（４６）に記載の方法。
（５２）
前記チャネルは、覆われたチャネルである、（５１）に記載の方法。
（５３）
（ａ）基板に隣接し、第１幅を有する間隙を介して互いに対向して配置された２つの電極形成部を設けることと、
（ｂ）前記電極形成部に化合物生成層を成膜することと、
（ｃ）前記化合部生成層と少なくとも１つの前記電極形成部の間の反応を促進するため熱処理を行い、その反応により体積膨張された少なくとも１つの電極部を形成することにより、前記電極形成部のサイドウォールを体積膨張により互いに近づけて前記第１幅より小さい第２幅を有するナノギャップを形成することと、
（ｄ）前記電極形成部間に標的種が配置される時前記ナノギャップを横切る電流を検出する電極として使用するために前記電極形成部を用意することと、
を備える、少なくとも１つのナノギャップ電極を有するセンサを製造する方法。
（５４）
前記電極として使用するための前記電極部を用意することは、前記電極を設けるため前記電極部の部分を除去することを含む、（５３）に記載の方法。
（５５）
前記化合物生成層は、シリサイド生成層であり、前記（ｃ）は、前記反応の間に前記電極形成部のシリサイド化を含み、前記電極形成部は、前記シリサイド化の間に体積膨張する、（５３）に記載の方法。
（５６）
前記第２幅は、略２ナノメータ以下の幅を有する、（５３）に記載の方法。
（５７）
前記第２幅は、略１ナノメータ以下である、（５６）に記載の方法。
（５８）
前記第２幅は、略０．５ナノメータより大きい、（５７）に記載の方法。
（５９）
前記標的種は、核酸分子であり、前記第２幅は、前記核酸分子の直径より小さい、（５３）に記載の方法。
（６０）
前記（ｃ）は、前記化合物生成層と両方の前記電極形成部の間での前記反応を含む、（５３）に記載の方法。
（６１）
前記（ｃ）は、前記化合物生成層と前記電極形成部の１つのみの間での前記反応を含む、（５３）に記載の方法。
（６２）
前記ナノギャップと交差するチャネルを形成することをさらに含む、（５３）に記載の方法。
（６３）
前記チャネルは、覆われたチャネルである、（６２）に記載の方法。
（６４）
基板にナノギャップを挟んで対向して配置された少なくとも２つの電極部を備えるナノギャップ電極センサであって、前記電極部の対向するサイドウォールは、互いが徐々に近づき、前記サイドウォール間の幅は徐々に狭くなり、前記電極は、標的種が前記電極の間に配置される時前記ナノギャップを横切る電流を検出するように適合された、ナノギャップ電極センサ。
（６５）
前記電極部は、金属シリサイドから形成される、（６４）に記載のナノギャップ電極センサ。
（６６）
前記ナノギャップは、前記ナノギャップが前記基板に近づくにつれ、前記電極部の前記サイドウォール間の距離が徐々に拡がるような後方に曲った形状に形成される、（６４）または（６５）に記載のナノギャップ電極センサ。
（６７）
前記サイドウォールは、前記基板と接して外側に膨張した部分を含む、（６４）または（６５）に記載のナノギャップ電極センサ。
（６８）
前記ナノギャップと交差し流体連結されているチャネルをさらに備える、（６４）に記載のナノギャップ電極センサ。
（６９）
前記チャネルは、覆われたチャネルである、（６８）に記載のナノギャップ電極センサ。