(57)【特許請求の範囲】
【請求項１】
バースト信号を受けて該バースト信号のパルス幅を調整する第１パルス幅調整部と、
連続した参照パルス信号を受けて該参照パルス信号のパルス幅を調整する第２パルス幅調整部と、
該第２パルス幅調整部の出力を受けて、該第２パルス幅調整部で調整された該参照パルス信号のパルス幅を測定するパルス幅測定部と、
該第１パルス幅調整部で調整すべき目標パルス幅を設定する目標パルス幅設定部と、
該パルス幅測定部で測定された該参照パルス信号のパルス幅情報と該目標パルス幅設定部で設定された該目標パルス幅情報とに基づいて、該第１パルス幅調整部で該バースト信号のパルス幅を調整するための制御信号を該第１パルス幅調整部へ出力する制御部とをそなえ、
かつ、該第２パルス幅調整部が、該制御部からの該制御信号をフィードバック信号として受けることにより、該参照パルス信号のパルス幅を調整するように構成されたことを特徴とする、パルス幅制御装置。
【請求項２】
バースト信号を受けて該バースト信号のパルス幅を調整する第１パルス幅調整部と、
連続した参照パルス信号を受けて該参照パルス信号のパルス幅を調整する第２パルス幅調整部と、
該第２パルス幅調整部の出力を受けて、該第２パルス幅調整部で調整された該参照パルス信号のパルス幅を測定するパルス幅測定部と、
該第１パルス幅調整部で調整すべき目標パルス幅を設定する目標パルス幅設定部と、
該パルス幅測定部で測定された該参照パルス信号のパルス幅情報と該目標パルス幅設定部で設定された該目標パルス幅情報とに基づいて、該第１パルス幅調整部で該バースト信号のパルス幅を調整するための制御信号を該第１パルス幅調整部へ出力する制御部とをそなえ、
該制御部が、該パルス幅測定部の出力情報と該目標パルス幅設定部で設定された該目標パルス幅情報との差情報を該制御信号として出力する比較回路をそなえて構成されていることを特徴とする、パルス幅制御装置。
【請求項３】
バースト電気信号を受けて該バースト電気信号のパルス幅を調整する第１パルス幅調整部と、
該第１パルス幅調整部でパルス幅調整された該バースト電気信号の情報を光信号に変換する第１電気／光変換部と、
連続した参照パルス電気信号を受けて該参照パルス電気信号のパルス幅を調整する第２パルス幅調整部と、
該第２パルス幅調整部の出力を受けて、該第２パルス幅調整部で調整された該参照パルス電気信号のパルス幅を測定するパルス幅測定部と、
該第１パルス幅調整部で調整すべき目標パルス幅を設定する目標パルス幅設定部と、
該パルス幅測定部で測定された該参照パルス電気信号のパルス幅情報と該目標パルス幅設定部で設定された該目標パルス幅情報とに基づいて、該第１パルス幅調整部で該バースト電気信号のパルス幅を調整するための制御信号を該第１パルス幅調整部へ出力する制御部とをそなえ、
該第２パルス幅調整部が、該制御部からの該制御信号をフィードバック信号として受けることにより、該参照パルス電気信号のパルス幅を調整するように構成されていることを特徴とする、パルス幅制御装置。
【請求項４】
バースト電気信号を受けて該バースト電気信号のパルス幅を調整する第１パルス幅調整部と、
該第１パルス幅調整部でパルス幅調整された該バースト電気信号の情報を光信号に変換する第１電気／光変換部と、
連続した参照パルス電気信号を受けて該参照パルス電気信号のパルス幅を調整する第２パルス幅調整部と、
該第２パルス幅調整部の出力を受けて、該第２パルス幅調整部で調整された該参照パルス電気信号のパルス幅を測定するパルス幅測定部と、
該第１パルス幅調整部で調整すべき目標パルス幅を設定する目標パルス幅設定部と、
該パルス幅測定部で測定された該参照パルス電気信号のパルス幅情報と該目標パルス幅設定部で設定された該目標パルス幅情報とに基づいて、該第１パルス幅調整部で該バースト電気信号のパルス幅を調整するための制御信号を該第１パルス幅調整部へ出力する制御部とをそなえ、
該制御部が、該パルス幅測定部の出力情報と該目標パルス幅設定部で設定された該目標パルス幅情報との差情報を該制御信号として出力する比較回路をそなえて構成されていることを特徴とする、パルス幅制御装置。
【請求項５】
上記の第１パルス幅調整部および第２パルス幅調整部が共に同じ回路か又はほぼ同じ回路で構成されていることを特徴とする、請求項１〜４いずれか１項記載のパルス幅制御装置。
【請求項６】
上記の第１パルス幅調整部および第２パルス幅調整部が共に同じ半導体基板上に配置されていることを特徴とする、請求項１〜４のいずれか１項記載のパルス幅制御装置。
【請求項７】
該パルス幅測定部が、低域通過フィルタをそなえて構成されていることを特徴とする、請求項１〜４のいずれか１項記載のパルス幅制御装置。
【請求項８】
該第２パルス幅調整部の出力段がＣＭＯＳ論理回路として構成されるとともに、該パルス幅測定部が低域通過フィルタをそなえて構成されていることを特徴とする、請求項１〜４のいずれか１項記載のパルス幅制御装置。
【請求項９】
該目標パルス幅設定部が該目標パルス幅に相当する電圧を発生する電源回路をそなえて構成されていることを特徴とする、請求項１〜４のいずれか１項記載のパルス幅制御装置。
【請求項１０】
該目標パルス幅設定部の該電源回路が、定電圧源と該定電圧源の電圧を該目標パルス幅に相当する電圧に抵抗分圧する分圧回路とをそなえて構成されていることを特徴とする、請求項９記載のパルス幅制御装置。
【請求項１１】
該目標パルス幅設定部の該電源回路における該分圧回路が、可変抵抗またはサーミスタで構成されていることを特徴とする、請求項１０記載のパルス幅制御装置。
【請求項１２】
該制御部が、該パルス幅測定部の出力情報と該目標パルス幅設定部で設定された該目標パルス幅情報との差情報を該制御信号として出力する比較回路をそなえ、かつ、該比較回路が、該パルス幅測定部の出力情報と該目標パルス幅設定部で設定された該目標パルス幅情報との差情報を求める差動増幅回路として構成されたことを特徴とする、請求項１又は３記載のパルス幅制御装置。
【請求項１３】
該比較回路が、該パルス幅測定部の出力情報と該目標パルス幅設定部で設定された該目標パルス幅情報との差情報を求める差動増幅回路として構成されたことを特徴とする、請求項２又は４記載のパルス幅制御装置。
【請求項１４】
該参照パルス信号を分周して該第２パルス幅調整部へ出力する分周回路が設けられている特徴とする、請求項１又は２記載のパルス幅制御装置。
【請求項１５】
該参照パルス電気信号を分周して該第２パルス幅調整部へ出力する分周回路が設けられている特徴とする、請求項３又は４記載のパルス幅制御装置。
【請求項１６】
該第２パルス幅調整部と該パルス幅測定部との間に、該第２パルス幅調整部の出力情報を光信号に変換する第２電気／光変換部と、該第２電気／光変換部からの光信号を電気信号に変換する光／電気変換部とが介装されていることを特徴とする、請求項３又は４記載のパルス幅制御装置。
【請求項１７】
該第１電気／光変換部が発光素子と該発光素子を駆動する発光素子駆動部とで構成されていることを特徴とする、請求項３又は４記載のパルス幅制御装置。
【請求項１８】
該発光素子が半導体レーザとして構成されていることを特徴とする、請求項１７記載のパルス幅制御装置。
【請求項１９】
該第２電気／光変換部が発光素子と該発光素子を駆動する発光素子駆動部とで構成されていることを特徴とする、請求項１６記載のパルス幅制御装置。
【請求項２０】
該発光素子が半導体レーザとして構成されていることを特徴とする、請求項１９記載のパルス幅制御装置。
【請求項２１】
該光／電気変換部が受光素子と該受光素子を増幅する増幅器とで構成されていることを特徴とする、請求項１６記載のパルス幅制御装置。
【請求項２２】
該受光素子がフォトダイオードとして構成されていることを特徴とする、請求項２１記載のパルス幅制御装置。
【請求項２３】
バースト信号及び連続した参照パルス信号のうちの一方を選択的に出力する選択スイッチと、
該選択スイッチから選択的に出力される上記のバースト信号及び参照パルス信号のうちの一方を受けて、この一方のパルス信号のパルス幅を調整するパルス幅調整部と、
該パルス幅調整部の出力を外部へ取り出すパルス信号出力部と、
該パルス幅調整部の出力を受けて、該パルス幅調整部で調整されたパルス信号のパルス幅を測定するパルス幅測定部と、
該パルス幅調整部で調整すべき目標パルス幅を設定する目標パルス幅設定部と、
該パルス幅測定部で測定されたパルス信号のパルス幅情報と該目標パルス幅設定部で設定された該目標パルス幅情報とに基づいて、該パルス幅調整部でパルス信号のパルス幅を調整するための制御信号を出力する制御部と、
該制御部からの該制御信号を記憶し、この記憶している該制御信号を該パルス幅調整部へ出力する記憶部とをそなえて構成されたことを特徴とする、パルス幅制御装置。
【請求項２４】
バースト電気信号及び連続した参照パルス電気信号のうちの一方を選択的に出力する選択スイッチと、
該選択スイッチから選択的に出力される上記のバースト電気信号及び参照パルス電気信号のうちの一方を受けて、この一方のパルス電気信号のパルス幅を調整するパルス幅調整部と、
該パルス幅調整部でパルス幅調整されたパルス電気信号の情報を光信号に変換して該パルス幅調整部の出力を光信号として外部へ取り出す電気／光変換部と、
該電気／光変換部からの光信号を電気信号に変換する光／電気変換部と、
該光／電気変換部からの出力を受けて、該パルス幅調整部で調整されたパルス電気信号のパルス幅を測定するパルス幅測定部と、
該パルス幅調整部で調整すべき目標パルス幅を設定する目標パルス幅設定部と、
該パルス幅測定部で測定されたパルス電気信号のパルス幅情報と該目標パルス幅設定部で設定された該目標パルス幅情報とに基づいて、該パルス幅調整部でパルス電気信号のパルス幅を調整するための制御信号を出力する制御部と、
該制御部からの該制御信号を記憶し、この記憶している該制御信号を該パルス幅調整部へ出力する記憶部とをそなえて構成されたことを特徴とする、パルス幅制御装置。
【請求項２５】
該パルス幅測定部が、低域通過フィルタをそなえて構成されていることを特徴とする、請求項２３又は請求項２４に記載のパルス幅制御装置。
【請求項２６】
該パルス幅調整部の出力段がＣＭＯＳ論理回路として構成されるとともに、該パルス幅測定部が低域通過フィルタをそなえて構成されていることを特徴とする、請求項２３又は請求項２４に記載のパルス幅制御装置。
【請求項２７】
該目標パルス幅設定部が該目標パルス幅に相当する電圧を発生する電源回路をそなえて構成されていることを特徴とする、請求項２５又は請求項２６に記載のパルス幅制御装置。
【請求項２８】
該目標パルス幅設定部の該電源回路が、定電圧源と該定電圧源の電圧を該目標パルス幅に相当する電圧に抵抗分圧する分圧回路とをそなえて構成されていることを特徴とする、請求項２７記載のパルス幅制御装置。
【請求項２９】
該目標パルス幅設定部の該電源回路における該分圧回路が可変抵抗またはサーミスタで構成されていることを特徴とする、請求項２８記載のパルス幅制御装置。
【請求項３０】
該制御部が、該パルス幅測定部の出力情報と該目標パルス幅設定部で設定された該目標パルス幅情報との差情報を該制御信号として出力する比較回路をそなえて構成されていることを特徴とする、請求項２３又は請求項２４に記載のパルス幅制御装置。
【請求項３１】
該比較回路が、該パルス幅測定部の出力情報と該目標パルス幅設定部で設定された該目標パルス幅情報との差情報を求める差動増幅回路として構成されたことを特徴とする、請求項３０記載のパルス幅制御装置。
【請求項３２】
該参照パルス信号を分周して該パルス幅調整部へ出力する分周回路が設けられている特徴とする、請求項２３記載のパルス幅制御装置。
【請求項３３】
該参照パルス電気信号を分周して該パルス幅調整部へ出力する分周回路が設けられている特徴とする、請求項２４記載のパルス幅制御装置。
【請求項３４】
該電気／光変換部が発光素子と該発光素子を駆動する発光素子駆動部とで構成されていることを特徴とする、請求項２４記載のパルス幅制御装置。
【請求項３５】
該発光素子が半導体レーザとして構成されていることを特徴とする、請求項３４記載のパルス幅制御装置。
【請求項３６】
該光／電気変換部が受光素子と該受光素子を増幅する増幅器とで構成されていることを特徴とする、請求項２４記載のパルス幅制御装置。
【請求項３７】
該受光素子がフォトダイオードとして構成されていることを特徴とする、請求項３６記載のパルス幅制御装置。
【発明の詳細な説明】
【０００２】
【発明の属する技術分野】
本発明は、例えばディジタル回路やパルス幅変調回路あるいは発光素子駆動回路等、パルスを用いる電子装置に用いて好適な、パルス幅制御装置に関する。
【０００３】
【従来の技術】
光通信や光ディスクのシステムでは、通信やデータ書込時の誤り率を減らすために、データの振幅だけでなく、パルス幅も一定に制御しておく必要がある。
図１６は一般的なパルス幅制御装置の動作を説明するための図であるが、この図１６に示すパルス幅制御装置には、パルス幅調整装置３０がそなえて構成されている。また、このパルス幅調整装置３０は、調整端子から入力される制御信号、即ち、直流電圧値（ＤＣ電圧値）や直流電流値（ＤＣ電流値）あるいは同端子に接続される抵抗値等によって入力データのパルス幅を制御するものであり、データ信号が入力されると、その調整端子から入力される制御信号に基づいて、目標とするパルス幅のデータ信号が出力されるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したような一般的なパルス幅制御装置の回路を構成する部品の特性は、温度や電源電圧によって変化するほか、部品の個体差、例えば、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：  集積回路）やＬＳＩ（Ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）などプロセスの再現性やウェハ面内の均一性の影響による個体差によっても変化してしまう。
【０００５】
即ち、このような回路部品を用いてパルス幅制御装置を構成した場合、パルス幅調整装置３０の調整端子から入力されるＤＣ電流値やＤＣ電圧値あるいは同端子に接続される抵抗値等を一定に保持したとしても、例えば、図１６の矢印Ａ及びＢに示すように、上述したようなパルス幅制御時の環境状態（条件１，２）によって、出力されるデータ信号のパルス幅は変化してしまい、精密な制御ができないという課題がある。
【０００６】
また、図１７に示すように、パルス幅調整装置３０と、このパルス幅調整装置３０の後段に電気信号を光信号に変換する電気／光変換部（Ｅ／Ｏ変換部）３２とをそなえたパルス幅制御装置において、パルス幅調整装置３０から取り出された出力を、比較器３１において所定の基準値と比較し、その比較結果に基づいてパルス幅調整装置３０でのパルス幅調整を行なうことにより、パルス幅を安定化することも考えられる。
【０００７】
しかしながら、このような回路構成では、データ信号が連続的に入力されている場合においてはパルス幅を常に一定に保つことができるが、データ信号がバースト的な場合（例えば、ＣＡＴＶでの光加入者に対する通信等）においては、断続的にデータ信号が入力されるため、即ち、データ信号が一定期間途切れた状態から入力された場合における状態に差が生じるため、パルス幅を安定に動作することができないという課題がある。
【０００８】
本発明は、このような課題に鑑み創案されたもので、パルス幅調整時の環境状態やデータの有無に影響されることなく、精密に制御できるようにしたパルス幅制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
図１は本発明の原理ブロック図で、この図１において、１は第１パルス幅調整部、２は第２パルス幅調整部、３はパルス幅測定部、４は目標パルス幅設定部、５は制御部である。
ここで、第１パルス幅調整部１は、バースト信号を受けてこのバースト信号のパルス幅を調整するものであり、第２パルス幅調整部２は、連続した参照パルス信号を受けてこの参照パルス信号のパルス幅を調整するものである。
【００１０】
また、パルス幅測定部３は、第２パルス幅調整部２の出力を受けて、第２パルス幅調整部２で調整された参照パルス信号のパルス幅を測定するものであり、目標パルス幅設定部４は、第１パルス幅調整部１で調整すべき目標パルス幅を設定するものである。
さらに、制御部５は、パルス幅測定部３で測定された参照パルス信号のパルス幅情報と目標パルス幅設定部４で設定された目標パルス幅情報とに基づいて、第１パルス幅調整部１でバースト信号のパルス幅を調整するための制御信号を第１パルス幅調整部１へ出力するものである。
【００１１】
また、上述の第２パルス幅調整部２は、後述する制御部５からの制御信号をフィードバック信号として受けることにより、参照パルス信号のパルス幅を調整することもできる。
【００１２】
図２は本発明の原理ブロック図で、この図２において、４は目標パルス幅設定部、５は制御部、６は第１パルス幅調整部、７は第１電気／光変換部、８は第２パルス幅調整部、９はパルス幅測定部である。なお、既述の符号は、同一あるいはほぼ同一のものを示しているので詳細な説明は省略する。
ここで、第１パルス幅調整部６は、バースト電気信号を受けてこのバースト電気信号のパルス幅を調整するものであり、第１電気／光変換部７は、第１パルス幅調整部６でパルス幅調整されたバースト電気信号の情報を光信号に変換するものである。
【００１３】
さらに、第２パルス幅調整部８は、連続した参照パルス電気信号を受けてこの参照パルス電気信号のパルス幅を調整するものであり、パルス幅測定部９は、第２パルス幅調整部８の出力を受けて、第２パルス幅調整部８で調整された参照パルス電気信号のパルス幅を測定するものである。
【００１４】
また、上述の第２パルス幅調整部８は、後述する制御部５からの制御信号をフィードバック信号として受けることにより、参照パルス電気信号のパルス幅を調整することもできる。
さらに、図１に示す第１パルス幅調整部１及び第２パルス幅調整部２は、それぞれ、共に同じ回路か又はほぼ同じ回路で構成されることが好ましく、同様に、図２に示す第１パルス幅調整部６及び第２パルス幅調整部８も、それぞれ、共に同じ回路か又はほぼ同じ回路で構成されることが好ましい。このようにした場合は、第１パルス幅調整部１及び第２パルス幅調整部２、第１パルス幅調整部６及び第２パルス幅調整部８は、それぞれ、共に同じ半導体基板上に配置されることが好ましい。
【００１５】
また、この第２パルス幅調整部２，８の出力段をＣＭＯＳ論理回路として構成することもでき、この場合は、上述のパルス幅測定部３，９に低域フィルタをそなえるように構成できる。
さらに、上述の目標パルス幅設定部４は、目標パルス幅に相当する電圧を発生する電源回路をそなえて構成することができ、この場合、電源回路は定電圧源と定電圧源の電圧を目標パルス幅に相当する抵抗分圧する分圧回路とをそなえて構成することができ、さらに、この分圧回路は可変抵抗又はサーミスタで構成することができる。
【００１６】
また、上述の制御部５は、パルス幅測定部３又は９の出力情報と目標パルス幅設定部４で設定された目標パルス幅情報との差情報を制御信号として出力する比較回路をそなえて構成することでき、この場合、比較回路はその差情報を求める差動増幅回路として構成することができる。
さらに、上述の第２パルス幅調整部２へ入力される参照パルス信号を分周する分周回路を設けてもよく、同様に、上述の第２パルス幅調整部８へ入力される参照パルス電気信号を分周する分周回路を設けてもよい。
【００１７】
また、この第２パルス幅調整部８とパルス幅測定部９との間に、第２パルス幅調整部８の出力情報（電気信号）を光信号に変換する第２電気／光変換部と、その第２電気／光変換部からの光信号を電気信号に変換する光／電気変換部とを介装してもよい。
さらに、上述の第１電気／光変換部７は、発光素子と発光素子を駆動する発光素子駆動部とで構成することができ、この場合、発光素子は半導体レーザで構成できる。
【００１８】
また、上述の第２電気／光変換部も、発光素子と発光素子を駆動する発光素子駆動部とで構成することができ、この場合も同様に、発光素子は半導体レーザで構成できる。
さらに、上述の光／電気変換部を、受光素子と受光素子を増幅する増幅器とで構成することができ、この場合、受光素子はフォトダイオードで構成できる。
【００１９】
次に、図３も本発明の原理ブロック図で、この図３において、４は目標パルス幅設定部、５は制御部、１０は選択スイッチ、１１はパルス幅調整部、１２はパルス幅出力部、１３はパルス幅測定部、１４は記憶部である。なお、既述の符号は、同一あるいはほぼ同一のものを示しているので詳細な説明は省略する。
ここで、選択スイッチ１０は、バースト信号及び連続した参照パルス信号のうちの一方を選択的に出力するものであり、パルス幅調整部１１は、選択スイッチ１０から選択的に出力されるバースト信号及び参照パルス信号のうちの一方を受けて、この一方のパルス信号のパルス幅を調整するものである。
【００２０】
さらに、パルス幅出力部１２は、パルス幅調整部１１の出力を外部へ取り出すものであり、パルス幅測定部１３は、パルス幅調整部１１の出力を受けて、パルス幅調整部１１で調整されたパルス信号のパルス幅を測定するものであり、記憶部１４は、制御部５からの制御信号を記憶し、この記憶している制御信号をパルス幅調整部１１へ出力するものである。
【００２１】
図４も本発明の原理ブロック図で、この図４において、４は目標パルス幅設定部、５は制御部、１４は記憶部、１５は選択スイッチ、１６はパルス幅調整部、１７は電気／光変換部、１８は光／電気変換部、１９はパルス幅測定部である。なお、既述の符号は、同一あるいはほぼ同一のものを示しているので詳細な説明は省略する。
【００２２】
ここで、選択スイッチ１５は、バースト電気信号及び参照パルス電気信号のうちの一方を選択的に出力するものであり、パルス幅調整部１６は、選択スイッチ１５から選択的に出力される上記のバースト電気信号及び連続した参照パルス電気信号のうちの一方を受けて、この一方のパルス電気信号のパルス幅を調整するものである。
【００２３】
さらに、電気／光変換部１７は、パルス幅調整部１６でパルス幅調整されたパルス電気信号の情報を光信号に変換してパルス幅調整部１６の出力を光信号として外部へ取り出すものである。
また、光／電気変換部１８は、電気／光変換部１７からの光信号を電気信号に変換するものであり、パルス幅測定部１９は、光／電気変換部１８からの出力を受けて、パルス幅調整部１６で調整されたパルス電気信号のパルス幅を測定するものである。
【００２４】
さらに、上述のパルス幅調整部１１，１６の出力段をＣＭＯＳ論理回路として構成することができ、この場合は、上述のパルス幅測定部１３，１９に低域フィルタをそなえるように構成できる。
【００２５】
また、上述の目標パルス幅設定部４は、目標パルス幅に相当する電圧を発生する電源回路をそなえて構成することができ、この場合、電源回路は定電圧源と定電圧源の電圧を目標パルス幅に相当する抵抗分圧する分圧回路とをそなえて構成することができ、さらに、この分圧回路は可変抵抗又はサーミスタで構成することができる。
【００２６】
さらに、上述の制御部５は、パルス幅測定部１３又は１９の出力情報と目標パルス幅設定部４で設定された目標パルス幅情報との差情報を制御信号として出力する比較回路をそなえて構成することができ、この場合、比較回路はパルス幅測定部１３又は１９の出力情報と目標パルス幅設定部４で設定された目標パルス幅情報との差情報を求める差動増幅回路として構成することができる。
【００２７】
また、上述のパルス幅調整部１１へ入力される参照パルス信号を分周する分周回路を設けてもよく、同様に、上述のパルス幅調整部１６へ入力される参照パルス幅電気信号を分周する分周回路を設けてもよい。
さらに、上述の電気／光変換部１７は、発光素子と発光素子を駆動する発光素子駆動部とで構成することができ、この場合、発光素子は半導体レーザで構成できる。また、上述の光／電気変換部１８を、受光素子と受光素子を増幅する増幅器とで構成することができ、この場合、受光素子はフォトダイオードで構成できる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（ａ）第１実施形態の説明
図５は本発明の第１実施形態におけるパルス幅制御装置の構成を示すブロック図で、この図５に示すパルス幅制御装置６０は、例えば、光通信や光ディスク書込用として使用されるもので、目標パルス幅設定部４，比較装置５ａ，第１パルス幅調整部６，第１電気／光変換部７，第２パルス幅調整部８，パルス幅測定部９及び分周回路２０をそなえて構成されている。
【００２９】
ここで、第１パルス幅調整部６は、主パルス電気信号としての送信データ信号（以下、単にデータ信号ということがある）を受けてこのデータ信号のパルス幅を調整するもので、入力されるデータ信号のパルス幅（図５の矢印Ａ参照）は、調整端子より入力される比較装置５ａからの制御信号を用いて調整されるようになっている（図５の矢印Ｂ参照）。なお、第１パルス幅調整部６の回路構成は、例えば図７に示すようになっているが、この図７に示す回路についての説明は後述する。
【００３０】
また、第１電気／光変換部７は、第１パルス幅調整部６でパルス幅調整されたデータ信号（電気信号）の情報を光信号に変換するもので、レーザダイオード駆動回路（ＬＤ駆動回路；発光素子駆動部）７０及び発光素子としてのレーザダイオード（ＬＤ）７１をそなえて構成されている。
ここで、ＬＤ駆動回路７０は、ＬＤ７１を駆動するものであり、ＬＤ７１は、ＬＤ駆動回路７０からの駆動電圧により光信号を生成し、発生させるもので、例えば半導体レーザとして構成されている。そして、ＬＤ７１からデータ光出力が得られるようになっている。
【００３１】
なお、このＬＤ７１より出力される光パルスのパルス幅は、上述の第１パルス幅調整部６からの電流パルスのパルス幅に比べて小さくなる特性をもっているため、第１パルス幅調整部６では、予め電気パルスのパルス幅を広くとるようにしている。
また、分周回路２０は、データ・フリップフロップ回路（Ｄ−ＦＦ）を用いて参照パルス電気信号としてのクロック信号を分周し（例えば２分周し）、この分周クロック信号を第２パルス幅調整部８へ出力するもので、具体的には、上述のパルス幅制御装置６０に入力されるデータ信号のタイミングをとるクロック信号（図５の矢印Ｃ参照）を用い、これを分周回路２０にて分周して、第２パルス幅調整部８へ出力するようになっている（図５の矢印Ｄ参照）。
【００３２】
さらに、例えば、データ信号としてＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）  信号を扱うこともできるが、この場合においては、データ信号とクロック信号とのパルス幅が異なるため、分周回路２０を用いることにより、クロック信号を分周してデータ信号のパルス幅と同じパルス幅にすることができるようになっている。そして、この場合、第１パルス幅調整部６と第２パルス幅調整部８の相似性が高いほど、きわめて精密な制御ができるようになっている。
【００３３】
なお、分周回路２０を使用しない場合でも、データ信号としてＮＲＺ信号を扱うことができるが、この場合、データ信号とクロック信号のパルス幅が異なるため、第１パルス幅調整部６においては、比較装置５ａからの制御信号を受けたとき、制御係数を用いてデータ信号の換算を行ない、パルス幅を制御するようにすることが望ましい。また、この場合は、２つのパルス幅調整部（第１パルス幅調整部６及び第２パルス幅調整部８）からの出力データのパルス幅変動の傾向が既知である場合に有効とされている。
【００３４】
また、第２パルス幅調整部８は、クロック信号を受けてこのクロック信号のパルス幅を調整するもので、後述する比較装置５からの制御信号をフィードバック信号として受け取ることにより、クロック信号のパルス幅を調整するようになっている（図５の矢印Ｅ参照）。なお、この第２パルス幅調整部８の回路構成も、上述した第１パルス幅調整部６と同様に、図７に示すような構成となっているため、その説明についても後述する。
【００３５】
さらに、第２パルス幅調整部８の出力段には、図６に示すように、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔｒｙ  ＭＯＳ）  論理回路（インバータ）８０が設けられており、出力される信号のＨ（Ｈｉｇｈ）／  Ｌ（  Ｌｏｗ）レベルは、それぞれＶｄ（電源電圧）／０（接地）となる（図６の矢印Ｂ参照）。
また、上述の第１パルス幅調整部６及び第２パルス幅調整部８は、前記したように、これらの回路構成の相似性が高いほど精密な制御が行なえるので、このため、共に同じ回路か、又はほぼ同じ回路で構成される。即ち、第１パルス幅調整部６及び第２パルス幅調整部８は、共に同じ半導体基板上に配置されている。
【００３６】
具体的には、この第１パルス幅調整部６及び第２パルス幅調整部８は、全く同一の回路が望ましいので、ＩＣ化を行なって同一の半導体基板上に同一のレイアウト、又は幾何学的に対称なレイアウト（第１パルス幅調整部６と第２パルス幅調整部８との共通化）にしており、これにより、電源及び接地等からの配線における一時的な電源電圧の変動によるパルス幅の変動を低減することができるようになっている。
【００３７】
ここで、上述の第１パルス幅調整部６及び第２パルス幅調整部８は、それぞれ、例えば図７に示すように（特開平６−２９１６２６号公報参照）、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＴＲ１，ＴＲ３，ＴＲ５，ＴＲ８と、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＴＲ２，ＴＲ４，ＴＲ６，ＴＲ７，ＴＲ９と、インバータ２０１，２０２と、オペアンプ２０３と、抵抗Ｒ１０１，Ｒ１０２とから構成され、或るパルス幅をもつ信号（Ｖｉｎ）が入力されると（図７の矢印Ａ参照）、調整端子（図７のＢ参照）から入力される電圧（Ｖｐ）に基づいてそのパルス幅が調整され、目標とするパルス幅をもつ出力信号（Ｖｏｕｔ）が出力されるようになっている（図７の矢印Ｃ参照）。即ち、第１パルス幅調整部６及び第２パルス幅調整部８は、少なくともその出力段に、上記のようなＣＭＯＳ論理回路８０をそなえて構成されていることになる。
【００３８】
そして、上記のような動作を実現するために、第１パルス幅調整部６及び第２パルス幅調整部８の各回路構成は次のようになっている。即ち、外部からの入力信号は、ＰＭＯＳトランジスタＴＲ１及びＮＭＯＳトランジスタＴＲ４のゲートに入力されるようになっており、ＰＭＯＳトランジスタＴＲ１のソース−ドレイン・ラインとＮＭＯＳトランジスタＴＲ２のソース−ドレイン・ラインとが直列的に接続され、ＰＭＯＳトランジスタＴＲ１のソース側が電源電圧に接続されるとともに、ＮＭＯＳトランジスタＴＲ２のソース側が接地されている。
【００３９】
また、ＰＭＯＳトランジスタＴＲ３のドレイン−ソース・ラインとＮＭＯＳトランジスタＴＲ４のドレイン−ソース・ラインとが直列的に接続され、ＰＭＯＳトランジスタＴＲ３のソース側が電源電圧に接続されるとともに、ＮＭＯＳトランジスタＴＲ４のソース側が接地されている。
さらに、ＰＭＯＳトランジスタＴＲ５のソース−ドレイン・ラインとＮＭＯＳトランジスタＴＲ６のドレイン−ソース・ラインとが直列的に接続され、ＰＭＯＳトランジスタＴＲ５のソース側が電源電圧に接続されるとともに、ＮＭＯＳトランジスタＴＲ６のソース側が接地されており、ＰＭＯＳトランジスタＴＲ５のゲートとＰＭＯＳトランジスタＴＲ１のドレインが接続され、ＮＭＯＳトランジスタＴＲ６のゲートとＮＭＯＳトランジスタＴＲ４のドレインが接続されている。
【００４０】
また、インバータ２０１，２０２は、ともに電源電圧に接続されるとともに、接地されており、ＰＭＯＳトランジスタＴＲ５のドレインとＮＭＯＳトランジスタＴＲ６のドレインとの接続点とインバータ２０１の入力側が接続されるとともに、インバータ２０１の出力側とインバータ２０２の入力側が接続され、インバータ２０２からの出力が外部へ出力される信号（Ｖｏｕｔ）となる。
【００４１】
さらに、抵抗Ｒ１０１とＮＭＯＳトランジスタＴＲ７のドレイン−ソース・ラインとが直列的に接続され、抵抗Ｒ１０１のＮＭＯＳトランジスタＴＲ７と接続されてないもう一方が電源電圧に接続されるとともに、ＮＭＯＳトランジスタＴＲ７のソース側が接地されている。また、ＮＭＯＳトランジスタＴＲ７のゲートとドレインとが接続され、ＮＭＯＳトランジスタＴＲ７のゲートは、ＮＭＯＳトランジスタＴＲ２のゲートと接続されており、このＮＭＯＳトランジスタＴＲ７とＮＭＯＳトランジスタＴＲ２とでカレントミラー回路が構成されている。
【００４２】
そして、ＰＭＯＳトランジスタＴＲ８のソース−ドレイン・ラインとＮＭＯＳトランジスタＴＲ９のドレイン−ソース・ラインと抵抗Ｒ１０２とが直列的に接続され、ＰＭＯＳトランジスタＴＲ８のソース側が電源電圧に接続されるとともに、抵抗Ｒ１０２のＰＭＯＳトランジスタＴＲ９に接続されてないもう一方が接地されている。さらに、ＰＭＯＳトランジスタＴＲ８のゲートとドレインが接続され、ＰＭＯＳトランジスタＴＲ８のゲートは、ＰＭＯＳトランジスタＴＲ３のゲートと接続されており、このＰＭＯＳトランジスタＴＲ８とＰＭＯＳトランジスタＴＲ３とでカレントミラー回路が構成されている。
【００４３】
また、オペアンプ２０３は、一方の入力側（＋）に調整端子が接続されるとともに、もう一方の入力側（−）はＮＭＯＳトランジスタＴＲ９のソースと抵抗Ｒ２との接続点と接続され、さらに、オペアンプ２０３の出力側は、ＮＭＯＳトランジスタＴＲ９のゲートに接続されている。即ち、このような回路構成の第１パルス幅調整部６及び第２パルス幅調整部８が、ＩＣ化を行なって同一の半導体基板上に同一のレイアウト、又は幾何学的に対称なレイアウトとして配置されているのである。
【００４４】
このような状態において、例えば、電源電圧（Ｖｄ）を３Ｖ，ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのしきい値電圧をそれぞれ１Ｖとし、抵抗Ｒ１０１を１０ｋΩとすると、ＮＭＯＳトランジスタＴＲ７のソース−ドレイン間には２００μＡの電流が流れる。また、入力信号（Ｖｉｎ）が“０（正論理を想定）”＝ｌｏｗのときは、ＰＭＯＳトランジスタＴＲ１がＯＮとなるので、ＮＭＯＳトランジスタＴＲ２にはＮＭＯＳトランジスタＴＲ７とほぼ同じ２００μＡの電流が流れる。
【００４５】
さらに、抵抗Ｒ１０２を５ｋΩとし、調整端子の電圧（Ｖｐ）を１Ｖとすると、オペアンプ２０３の動作によって、抵抗Ｒ１０２に１Ｖの電圧が印加され、抵抗Ｒ１０２に２００μＡ流れる。この電流は、ＮＭＯＳトランジスタＴＲ９を経て、ＰＭＯＳトランジスタＴＲ８のソース−ドレイン間には２００μＡの電流が流れる。また、入力信号が“１（正論理を想定）”＝Ｈｉｇｈのときは、ＮＭＯＳトランジスタＴＲ４がＯＮとなるので、ＰＭＯＳトランジスタＴＲ３にＰＭＯＳトランジスタＴＲ８とほぼ同じ２００μＡの電流が流れる。
【００４６】
次に、入力信号が１（Ｈｉｇｈ）／０（Ｌｏｗ）  で変調されている場合について、入力信号（Ｖｉｎ；図８（ａ）参照）が０→１に切り替わるときは、ＰＭＯＳトランジスタＴＲ１はＯＦＦとなるため、電圧Ｖ２のレベルが１→０に切り替わる。
このとき、ＰＭＯＳトランジスタＴＲ５のゲートの寄生容量に溜まった電荷がＮＭＯＳトランジスタＴＲ２を経て放電される。従って、ＮＭＯＳトランジスタＴＲ２はカレントミラーによる定電流源として放電を制限するように働くため、電圧Ｖ２の立ち下がりが遅くなる〔図８（ｂ）の矢印Ａ参照〕。
【００４７】
一方、入力信号が１→０に切り替わるときは、ＰＭＯＳトランジスタＴＲ１はＯＮとなるため、電圧Ｖ２のレべルが０→１に切り替わる。このとき、ＰＭＯＳトランジスタＴＲ５のゲートへの充電電流は定電流源のＮＭＯＳトランジスタＴＲ２ではなく、ＯＮとなったＰＭＯＳトランジスタＴＲ１から供給されるので電圧Ｖ２の立ち上がりは速くなる〔図８（ｂ）の矢印Ｂ参照〕。
【００４８】
また、入力信号が１→０に切り替わるときにＮＭＯＳトランジスタＴＲ４はＯＦＦとなり、図８（ｃ）に示すように、電圧Ｖ３のレベルが０→１に切り替わる。このとき、ＰＭＯＳトランジスタＴＲ３からＮＭＯＳトランジスタＴＲ６のゲート等の寄生容量へ電荷が充電される。ＰＭＯＳトランジスタＴＲ３はカレントミラーによる定電流源として充電を制限するように働くため、電圧Ｖ３の立ち上がりが遅くなる〔図８（ｃ）の矢印Ｃ参照〕。
【００４９】
なお、調整端子の電圧Ｖｐを下げると、ＰＭＯＳトランジスタＴＲ３に流れる電流が減少するため、電圧Ｖ３の立ち上がりがさらに遅くなる。逆に、調整端子の電圧Ｖｐを上げると、ＰＭＯＳトランジスタＴＲ３に流れる電流が増えるため、電圧Ｖ３の立ち上がりは速くなる。
一方、入力信号が０→１に切り替わるときは、ＰＭＯＳトランジスタＴＲ３はＯＮとなり、レベルが１→０に切り替わる。このとき、ＮＭＯＳトランジスタＴＲ６のゲートの寄生容量からの放電電流は定電流源のＰＭＯＳトランジスタＴＲ３ではなく、ＯＮとなったＮＭＯＳトランジスタＴＲ４を経て放電されるので、電圧Ｖ３の立ち下がりは速くなる〔図８（ｃ）の矢印Ｄ参照〕。
【００５０】
また、インバータ２０１に入力される電圧Ｖ４は、電圧Ｖ２，Ｖ３によって制御されるＰＭＯＳトランジスタＴＲ５，ＮＭＯＳトランジスタＴＲ６によって、電圧Ｖ４の波形は図８（ｄ）に示すように、立ち上がり〔図８（ｄ）の矢印Ｅ参照〕及び立ち下がり〔図８（ｄ）の矢印Ｆ参照〕の遅い波形が得られる。この場合においても、調整端子の電圧Ｖｐを下げると、立ち下がりはさらに遅くなる。なお、図８（ｄ）に示す点線Ｇは、次段のインバータ２０１，２０２におけるしきい値レベル（電位）を示している。
【００５１】
さらに、上述のインバータ２０２から出力される電圧（Ｖｏｕｔ）は、図８（ｅ）に示すように、入力信号０→１に切り替わるときには０→１に切り替わり、、１→０に切り替わるときには１→０に切り替わるが、調整端子の電圧（Ｖｐ）のレベルを下げると、上述の電圧Ｖ４の立ち上がりに比べて立ち下がりが遅くなる。そのため、出力信号（Ｖｏｕｔ）のパルス幅は広くなる〔図８（ｅ）の矢印Ｈ参照〕。逆に、調整端子の電圧（Ｖｐ）のレベルを上げると、電圧Ｖ４の立ち上がりに比べて立ち下がりが速くなるため、出力信号（Ｖｏｕｔ）のパルス幅は狭くなる。
【００５２】
このように、調整端子の電圧（Ｖｐ）のレベルを変えることによって、入力信号のパルス幅を変えることができるのである。
また、上述の図５に示すパルス幅測定部９は、第２パルス幅調整部８の出力を受けて第２パルス幅調整部８で調整されたクロック信号のパルス幅を測定するもので（パルス幅情報；図５の矢印Ｆ参照）、図６に示すように、低域通過フィルタ（ＲＣ型低域通過フィルタ）９０をそなえて構成されている。なお、この低域通過フィルタ９０の出力として得られる電圧Ｖ５は、以下の式（１）によってクロック信号のパルス幅Ｔｐと関係づけられるようになっているので、電圧Ｖ５が得られれば、クロック信号のパルス幅Ｔｐの測定が可能となるのである。
【００５３】
Ｔｐ＝２・Ｖ５／Ｖｄ・Ｔｔｓ・・・・（１）
Ｔｐ：クロック信号のパルス幅
Ｖｄ：電源電圧
Ｔｔｓ：タイムスロット
さらに、目標パルス幅設定部４は、第１パルス幅調整部６で調整すべき目標パルス幅を設定するもので、図６に示すように、目標パルス幅に相当する電圧を発生する抵抗分圧回路４０をそなえて構成されている。また、この抵抗分圧回路４０は、電源電圧（Ｖｄ）を目標パルス幅に相当する電圧Ｖ６に抵抗分圧する分圧回路Ｒ１，Ｒ２をそなえて構成されている。なお、この電源電圧Ｖｄは装置用の電源を示している。
【００５４】
なお、上述の抵抗分圧回路４０の分圧抵抗Ｒ１，Ｒ２の一方の抵抗Ｒ２を可変抵抗にすることによって（図６の矢印Ｄ参照）、パルス幅の調整が可能になるとともに、抵抗Ｒ１，抵抗Ｒ２のうちの少なくとも一方にサーミスタを用いることにより、パルス幅を温度によって変えることができるようにもなっている。
これにより、上述のＬＤ７１における光パルスのパルス幅の温度による変化を補償し、最終的な光のパルス幅を温度の影響を受けることなく、一定に制御できるようになっている。
【００５５】
なお、この目標パルス幅設定部４の出力として得られる電圧Ｖ６は、以下の式（２）で表される。
Ｖ６＝Ｖｄ・Ｒ２／（Ｒ１＋Ｒ２）・・・・（２）
Ｒ１，Ｒ２：分圧抵抗
従って、抵抗Ｒ１，Ｒ２の分圧比を変えれば、目標パルス幅を変更することができる。
【００５６】
さらに、比較装置５ａは、パルス幅測定部９で測定されたクロック信号のパルス幅情報と目標パルス幅設定部４で設定された目標パルス幅情報とに基づいて、第１パルス幅調整部６でデータ信号のパルス幅を調整するための制御信号を第１パルス幅調整部６へ出力する制御部５を構成するもので、具体的に、この比較装置５ａは、パルス幅測定部９の出力情報（Ｖ５）と目標パルス幅設定部４で設定された目標パルス幅情報（Ｖ６）との差情報を制御信号として出力するもので、その差情報は、図示しないオペアンプを使用した差動増幅器（差動増幅回路）により求められるようになっている。
【００５７】
つまり、パルス幅測定部９の出力情報（Ｖ５）と目標パルス幅設定部４からの目標パルス幅情報（Ｖ６）とが比較装置５ａに入力されると、これらの各パルス幅情報に基づいて比較装置５ａでは、第２パルス幅調整部８の調整端子（電圧入力）にフィードバックするための制御が行なわれ、そのパルス幅情報の差を制御信号として上述の第１パルス幅調整部６へ出力されるようになっている。
【００５８】
なお、比較装置５ａから出力されるパルス幅情報（制御信号）は、以下の式（３）で表される。
Ｔｐ＝２・Ｒ２／（Ｒ１＋Ｒ２）・Ｔｔｓ・・・（３）
このように、比較装置５ａから出力される制御信号は、信号パターン“１０１０１・・・”の安定したクロック信号のパルス幅と、目標パルス幅設定部４で設定された目標パルス幅情報とに基づいて生成，出力されるため、第１パルス幅調整部６においてパルス幅をより精密に制御できるようになっているのである。
【００５９】
上述の構成により、本発明の第１実施形態にかかるパルス幅制御装置６０では、図５に示すように、入力されたデータ信号は、第１パルス幅調整部６に入力され、第１パルス幅調整部６の調整端子により入力される比較装置５ａからの制御信号によりパルス幅が調整されたのち、第１電気／光変換部７によりそのデータ信号（電気信号）は光信号に変換され、例えば、光ファイバ等を通じて変調光として外部に光出力される。
【００６０】
このとき、第１パルス幅調整部６の調整端子へ入力するパルス幅調整信号は、以下に示すように生成される。即ち、データ信号の入力時に用いられるクロック信号は、分周回路２０において分周されたのち、第２パルス幅調整部８において、比較装置５ａからのフィードバック信号（制御信号）に基づきパルス幅を調整される。
【００６１】
その後、第２パルス幅調整部８において調整されたパルス幅は、パルス幅測定部９において測定され、パルス幅情報として比較装置５ａへ入力される。また、比較装置５ａでは、パルス幅測定部９からのパルス幅情報と目標パルス幅設定部４からの目標パルス幅情報とが比較され、その差情報は、制御信号として第１パルス幅調整部６へ出力されるとともに、第２パルス幅調整部８へフィードバックされる。
【００６２】
このように、本発明の第１実施形態におけるパルス幅制御装置６０によれば、データ信号のパルス幅は、第１パルス幅調整部６をシミュレートするように設けられた第２パルス幅調整部８によって調整することができるので、パルス幅調整時における環境状態に関わらず、精密なパルス幅制御を行うことができ、本装置の性能向上に寄与しうる。
【００６３】
また、データ信号のパルス幅をデータ信号の入力時に用いられるクロック信号のパルス幅より得られるパルス幅情報と目標とする目標パルス幅情報との差情報を用いることにより調整することができるので、より精密にパルス幅制御を行なうことができる。
さらに、比較装置（比較回路）５ａから出力される制御信号をフィードバックしてクロック信号のパルス幅を調整することにより、第２パルス幅調整部８を第１パルス幅調整部６と同じようにシミュレートすることができ、これにより出力すべきパルス幅に制御信号を追従させることができるので、データ信号のパルス幅の調整をより正確に行なうことができ、この場合も本装置の性能向上に大いに寄与しうる。
【００６４】
（ａ１）第１実施形態の変形例の説明
上述の第１実施形態では、第２パルス幅調整部８からの出力はパルス幅測定部９が受けて、クロック信号（参照パルス幅信号）のパルス幅を測定する構成となっているが、図９に示すように、第２パルス幅調整部８とパルス幅測定部９との間に第２パルス幅調整部８の出力情報を光信号に変換する第２電気／光変換部２１と、この第２電気／光変換部２１からの光信号を電気信号に変換する光／電気変換部２２とを介装することも可能である。
【００６５】
なお、図９に示すパルス幅制御装置６１において、第２電気／光変換部２１は、レーザダイオード（ＬＤ）を駆動するＬＤ駆動回路２１０と、ＬＤ駆動回路２１０からの駆動電圧により電気信号を光信号に変換する発光素子としてのレーザダイオード（ＬＤ）２１１とをそなえて構成されており、光／電気変換部２２は、第２電気／光変換部２１から出力される光信号を受信して電気信号に変換する受光素子としてのフォトダイオード（ＰＤ）２２０と、ＰＤ２２０からの電気信号を増幅する増幅器２２１とをそなえて構成されている。
【００６６】
つまり、第２パルス幅調整部８からの出力（電気信号）は、第２電気／光変換部２１のＬＤ駆動回路２１０において駆動電圧がかけられたのち、ＬＤ２１１において光信号に変換され、変調光として出力される。そして、その光信号は、光／電気変換部２２のＰＤ２２０において受信され、電気信号に変換されたのち、その電気信号は増幅器２２１において増幅され、パルス幅測定部９へ出力される。その後は、図５に上述したパルス幅制御装置６０と同様の処理が施される。
【００６７】
このように、図９に示すように、第２パルス幅調整部８とパルス幅測定部９との間に第２電気／光変換部２１と、光／電気変換部２２とを介装しているので、第２パルス幅調整部８から第２電気／光変換部２１への処理を、第１パルス幅調整部６から第１電気／光変換部７における処理を模擬（シミュレート）した構成にすることができ、ＬＤ２１１の特性を含めたパルス幅制御装置の温度，電源等による依存性（影響度）を補正することができる。
【００６８】
（ｂ）第２実施形態の説明
図１０は本発明の第２実施形態におけるパルス幅制御装置の構成を示すブロック図で、この図１０に示すパルス幅制御装置６２は、目標パルス幅設定部４，比較装置５ａ，選択スイッチ１０，パルス幅調整部１１，パルス幅信号出力部１２，パルス幅測定部１３，記憶部１４及び分周回路２０をそなえて構成されている。なお、既述の符号は、同一あるいはほぼ同一のものを示しているので詳細な説明は省略する。
【００６９】
ここで、選択スイッチ１０は、データ信号（主パルス信号）及びクロック信号（参照パルス信号）のうちの一方を選択的に出力するもので、例えば、セレクタ回路により構成されており、パルス幅情報の設定時には、切替信号を受けてクロック信号を入力するように切り替え、クロック信号のパルス幅を後段のパルス幅調整部１１へ出力する一方、通常時（パルス幅調整時）には、切替信号を受けてデータ信号を入力するように切り替え、データ信号のパルス幅を後段のパルス幅調整部１１へ出力するようになっている。
【００７０】
また、パルス幅調整部１１は、選択スイッチ１０から選択的に出力される上記のデータ信号及びクロック信号のうちの一方を受けて、この一方のパルス信号のパルス幅を調整するもので、パルス幅調整部１１の調整端子より入力される制御信号（後述する記憶部１４に記憶されたパルス幅情報）を用いて調整されるようになっている。なお、このパルス幅調整部１１は、前述の第１パルス幅調整部６及び第２パルス幅調整部８と同様の回路である。
【００７１】
さらに、パルス幅信号出力部１２は、パルス幅調整部１１の出力を外部へ取り出しうるもので、例えば取り出し端子により外部へ出力されるようになっており、パルス幅測定部１３は、パルス幅調整部１１の出力を受けて、パルス幅調整部１１で調整されたパルス信号のパルス幅を測定するもので、その測定結果はパルス幅情報として比較装置５ａへ出力されるようになっている。
【００７２】
また、記憶部１４は、比較装置５ａからの制御信号（設定値）を記憶し、この記憶している制御信号をパルス幅調整部１１へ出力しうるもので、例えばメモリあるいはＲＡＭ等により構成されており、この場合においても第１実施形態と同様に、比較装置５ａからの制御信号を記憶部１４を経てパルス幅調整部１１へフィードバックすることによって、クロック信号とデータ信号とのパルス幅誤差を精密に調整することができるようになっている。
【００７３】
なお、上述の構成により、本発明の第２実施形態にかかるパルス幅制御装置６２では、図１１に示すように、パルス幅情報の設定時には、クロック信号は、分周回路２０において分周されたのち、選択スイッチ１０へ出力され、クロック信号入力側に切り替えられた選択スイッチ１０を経てパルス幅調整部１１へ入力される。
【００７４】
その後、パルス幅調整部１１では、調整端子より入力される記憶部４に記憶された比較装置５ａからの制御信号（パルス幅情報）に基づいてクロック信号のパルス幅が調整され、パルス幅調整部１１で調整されたパルス信号は、パルス幅測定部１３においてパルス幅が測定されたのち、その測定結果は、パルス幅情報として比較装置５ａへ出力される。
【００７５】
また、比較装置５ａにおいては、上述のパルス幅測定部１３からのパルス幅情報とパルス幅目標設定部４から出力された目標パルス幅情報とが比較され、その制御信号（差情報）が記憶部１４に記憶される。
一方、通常時には、選択スイッチ１０を切り替え、図１２に示すように、データ信号が入力されると、データ信号入力側に切り替えられた選択スイッチ１０を経てパルス幅調整部１１へ入力される。その後、パルス幅調整部１１では、調整端子より入力される記憶部１４に記憶された制御信号（これは、上述のパルス幅測定部１３からのパルス幅情報と目標パルス幅設定部４からの目標パルス幅情報との差情報である）に基づいてデータ信号のパルス幅が調整され、そのデータ信号はパルス信号出力部１２から外部へ出力される。
【００７６】
また、再設定（記憶部の情報を更新）する際には、選択スイッチ１０をクロック信号入力側に切り替えて上述したように同様の処理が施される。
このように、本発明の第２実施形態にかかるパルス幅制御装置６２によれば、クロック信号とデータ信号のパルス幅調整を１つのパルス幅調整部１１で行なっているので、パルス幅調整部自身の個体差の影響を受けることなくパルス幅を調整することができるほか、本装置の回路構成の縮小化を図ることができる。
【００７７】
また、比較装置（比較回路）５ａから出力される制御信号を記憶部１４で記憶し、その記憶情報をフィードバックしてクロック信号を調整することができるので、第１実施形態と同様に、出力すべきパルス幅に制御信号を追従することで、パルス幅の調整をより正確に行なうことができ、本装置の性能向上に大いに寄与しうる。
【００７８】
（ｂ１）第２実施形態の変形例の説明
上述の第２実施形態では、設定時には、パルス幅調整部１１からの出力をパルス幅測定部１３が受けてパルス幅情報を得るとともに、通常時には、パルス幅調整部１１からの出力をパルス幅信号出力部１２が受けて外部へ出力する構成となっているが、図１３に示すように、パルス幅調整部１６の次段に電気／光変換部１７と光／電気変換部１８とを設けた構成にすることも可能である。
【００７９】
なお、この図１３に示すパルス幅制御装置６３において、電気／光変換部１７は、ＬＤ駆動回路１７０及びＬＤ１７１をそなえて構成され、これらは前述したＬＤ駆動回路２１０及びＬＤ２１１と同様な機能を有するものである。
また、光／電気変換部１８は、ＰＤ１８０及び増幅器１８１をそなえて構成され、これらも前述した受光素子２２０及び増幅器２２１と同様な機能を有するものであり、この光／電気変換部１８では、ＬＤ１７１の前側より出力される光信号（フロント光）を出力用（光データ信号として外部へ出力するためのもの）の光信号とし、ＬＤ１７１の後側より出力される光信号（バック光；図１３の矢印Ａ参照）をパルス幅調整用（パルス幅調整部１６に出力する制御信号を生成するためのもの）の光信号とするようになっている。
【００８０】
つまり、クロック信号が入力されたときには、ＬＤ１７１から出力されるバック光（パルス幅調整用）をＰＤ１８０で受信するようになっており、データ信号が入力されたときには、ＬＤ１７１からフロント光（出力用）を外部へ出力するようになっているのである。
従って、設定時には、クロック信号が入力され、パルス幅調整部１６からの出力（電気信号）は、電気／光変換部１７のＬＤ駆動回路１７０において駆動電圧がかけられたのち、ＬＤ１７１において光信号に変換され、変調光のうちのバック光が、光／電気変換部１８のＰＤ１８０において受信される。その後、ＰＤ１８０において電気信号に変換されたのち、その電気信号は増幅器１８１において増幅され、パルス幅測定部１９へ出力される。その後は、上述の第２実施形態と同様な処理が施される。
【００８１】
一方、通常時には、選択スイッチ１５を切り替えてデータ信号が入力されると、記憶部１４に記憶された制御信号に基づいてパルス幅調整部１６では、データ信号のパルス幅が調整され、電気／光変換部１７により光信号に変換されて外部へ光出力される。
つまり、この図１３に示すパルス幅制御装置６３では、パルス幅変調部１６の次段に電気／光変換部１７と光／電気変換部１８とを設けることにより、ＬＤ１７１の特性を含めたパルス幅調整装置の温度，電源電圧及び個体差による中長期的なパルス幅変動を補正することができる。
【００８２】
（ｃ）第３実施形態の説明
図１４は本発明の第３実施形態におけるパルス幅制御装置の構成を示すブロック図で、この図１４に示すパルス幅制御装置６４は、第１パルス幅調整部１，第２パルス幅調整部２，パルス幅測定部３，目標パルス幅設定部４及び比較装置５ａをそなえて構成されている。即ち、このパルス幅制御装置６４は、上述の第１実施形態に示すパルス幅制御装置６０の第１電気／光変換部７を削除したもので、入力されるデータ信号（電気信号）を光信号に変換しないものにも適用しうる。従って、光信号に変換しない系においても比較装置５ａからの制御信号に基づいて、入力データのパルス幅を調整することができ、上述の第１実施形態と同様な利点がある。
【００８３】
（ｃ１）第３実施形態の変形例の説明
上述の第３実施形態では、比較装置５ａからの制御信号をフィードバックすることによりクロック信号のパルス幅を調整する第２パルス幅調整部８について詳述したが、例えば、図１５に示すように、比較装置５からの制御信号をフィードバックしない第２パルス幅調整部２Ａを有するパルス幅制御装置６５についても本発明は適用できる。なお、この場合は、第２パルス幅調整部２Ａの調整端子から入力される制御信号、即ち、図７に示す調整端子の電圧（Ｖｐ）を固定値にすることによって、パルス幅の調整が行なわれるようになっているのである。
【００８４】
このように、入力されたクロック信号は、第２パルス幅調整部２Ａにおいて上記の制御信号（固定値）に基づいてパルス幅が調整され、その後、上述と同様の処理が施されたのち、比較装置５から出力される制御信号に基づいて第１パルス幅調整部１においてデータ信号のパルス幅が調整される。
従って、比較装置５からの制御信号をフィードバックしない第２パルス幅調整整部２Ａにおいても、その調整精度を大幅に向上させることができる。
【００８５】
（ｄ）その他
ところで、上述の各実施形態では、パルス幅調整部の出力段にＣＭＯＳ論理回路をそなえた構成としたが、ＣＭＯＳ論理回路に限らず、例えば、ＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ  ）論理回路をそなえてもよく、この場合、目標パルス幅設定部４の目標パルス幅設定値を適切な値にすれば同様に使用できる。
【００８６】
また、目標パルス幅設定部４として電源電圧の抵抗分圧回路４０を用いたが、抵抗分圧回路４０に限らず、例えばツェナーダイオードやＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）のような定電圧源を用いてもよい。
【００８７】
【発明の効果】
以上詳述したように、本発明のパルス幅制御装置によれば、データ信号のパルス幅を第１パルス幅調整部をシミュレートするように設けられた第２パルス幅調整部によって調整することができるので、パルス幅調整時における環境状態に関わらず、精密なパルス幅制御を行うことができ、本装置の性能向上に寄与しうる。
【００８８】
また、本発明によれば、データ信号のパルス幅をデータ信号の入力時に用いられるクロック信号のパルス幅より得られるパルス幅情報と目標とする目標パルス幅情報との差情報を用いることにより調整することができるので、より精密にパルス幅制御を行なうことができる。
さらに、本発明によれば、比較装置（比較回路）から出力される制御信号をフィードバックしてクロック信号のパルス幅を調整することができるので、出力すべきパルス幅に制御信号を追従することで、データ信号のパルス幅の調整をより正確に行うことができ、この場合も本装置の性能向上に大いに寄与しうる。
【００８９】
また、本発明によれば、第２パルス幅調整部とパルス幅測定部との間に、第２電気／光変換部と、光／電気変換部とを介装しているので、第２パルス幅調整部から第２電気／光変換部への処理を、第１パルス幅調整部から第１電気／光変換部における処理を模擬（シミュレート）した構成にすることができ、発光素子の特性を含めたパルス幅制御装置の温度，電源等による依存性（影響度）を補正することができる。
【００９０】
さらに、本発明によれば、クロック信号とデータ信号のパルス幅調整を１つのパルス幅調整部で行なっているので、パルス幅調整部自身の固体差の影響を受けることなくパルス幅を調整することができ、本装置の回路構成の縮小化を図ることができる。また、比較装置（比較回路）から出力される制御信号を記憶部で記憶し、その記憶情報をフィードバックしてクロック信号を調整することができるので、同様に、出力すべきパルス幅に制御信号を追従することで、パルス幅の調整をより正確に行なうことができ、本装置の性能向上に大いに寄与しうる。
【００９１】
また、本発明によれば、パルス幅変調部の次段に電気／光変換部と光／電気変換部とを設けることにより、発光素子の特性を含めたパルス幅調整装置の温度，電源電圧及び個体差による中長期的なパルス幅変動を補正することができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の原理ブロック図である。
【図３】本発明の原理ブロック図である。
【図４】本発明の原理ブロック図である。
【図５】本発明の第１実施形態におけるパルス幅制御装置の構成を示すブロック図である。
【図６】本発明の第１実施形態におけるパルス幅制御装置の詳細を示すブロック図である。
【図７】本発明の第１実施形態におけるパルス幅調整部を示す電気回路図である。
【図８】（ａ）〜（ｅ）はそれぞれ本発明の第１実施形態におけるパルス幅調整部を説明するためのタイムチャートである。
【図９】本発明の第１実施形態におけるパルス幅制御装置の変形例を示すブロック図である。
【図１０】本発明の第２実施形態におけるパルス幅制御装置の構成を示すブロック図である。
【図１１】本発明の第２実施形態におけるパルス幅制御装置の動作を説明するための図である。
【図１２】本発明の第２実施形態におけるパルス幅制御装置の動作を説明するための図である。
【図１３】本発明の第２実施形態におけるパルス幅制御装置の変形例を示すブロック図である。
【図１４】本発明の第３実施形態におけるパルス幅制御装置の構成を示すブロック図である。
【図１５】本発明の第３実施形態におけるパルス幅制御装置の変形例を示すブロック図である。
【図１６】一般的なパルス幅制御装置の動作を説明するための図である。
【図１７】一般的なパルス幅制御装置の構成を示すブロック図である。
【符号の説明】
１，６  第１パルス幅調整部
２，２Ａ，８  第２パルス幅調整部
３，９，１３，１９  パルス幅測定部
４  目標パルス幅設定部
５  制御部（比較回路）
５ａ  比較装置
７  第１電気／光変換部
１０，１５  選択スイッチ
１１，１６  パルス幅調整部
１２  パルス信号出力部
１４  記憶部
１７，３２  電気／光変換部（Ｅ／Ｏ変換部）
１８  光／電気変換部
２０  分周回路（Ｄ−ＦＦ；データ・フリップフロップ回路）
２１  第２電気／光変換部
３０  パルス幅調整装置
３１  比較器
４０  抵抗分圧回路（電源回路）
６０〜６５  パルス幅制御装置
７０，１７０，２１０  発光素子駆動部（ＬＤ駆動回路）
７１，１７１，２１１  発光素子（ＬＤ）
８０  ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔｒｙ  ＭＯＳ）  論理回路（インバータ）
９０  低域通過フィルタ
１８０，２２０  受光素子（ＰＤ）
１８１，２２１  増幅器
２０１，２０２  インバータ
２０３  オペアンプ
Ｒ１  分圧抵抗
Ｒ２  分圧抵抗（可変抵抗）
Ｒ１０１，１０２  抵抗
ＴＲ１，ＴＲ３，ＴＲ５，ＴＲ８  ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
ＴＲ２，ＴＲ４，ＴＲ６，ＴＲ７，ＴＲ９  ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
Ｖｄ  電源電圧
【図１】
0003557059.tif 000002
【図２】
0003557059.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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