(57)【特許請求の範囲】
【請求項１】
モータを駆動する駆動回路と、前記モータの回転に応じて発生したＦＧ信号の重畳ノイズを除去するシュミット回路と、前記シュミット回路のヒステリシス幅を超えた前記重畳ノイズに起因して前記シュミット回路にて生じたノイズパルスを除去するノイズ除去回路と、前記ノイズパルスを除去された信号に基づく修正ＦＧ信号と基準信号とを比較する比較回路とを備え、前記比較回路での比較結果に基づいて前記駆動回路を制御し前記モータの速度制御を行うモータ速度制御回路において、
前記ノイズ除去回路は、
直列に接続された複数のフリップフロップであって、前記ノイズパルスを含む信号が初段の当該フリップフロップに入力される遅延フリップフロップ群と、
前記遅延フリップフロップ群の各段の前記フリップフロップの出力信号の論理積を演算する論理積回路と、
前記論理積回路の出力を入力データとする後処理フリップフロップと、
を有し、
前記後処理フリップフロップは、前記遅延フリップフロップ群の各段を駆動するクロックとは周期は同一で位相がずれた移相クロックにより駆動され、前記論理積回路の出力信号が変化するタイミングとずれたタイミングで前記論理積回路の出力信号をラッチすることで、前記論理積回路の出力信号に生じるハザードを抑制すること、
を特徴とするモータ速度制御回路。
【請求項２】
請求項１記載のモータ速度制御回路において、
前記遅延フリップフロップ群の各段を駆動するクロックを入力され、これを反転して前記移相クロックとして出力するインバータを含むことを特徴とするモータ速度制御回路。
【請求項３】
請求項１記載のモータ速度制御回路において、
前記ノイズ除去回路は、
前記シュミット回路の出力を入力データとする前記初段フリップフロップを有した第１の前記遅延フリップフロップ群と、
前記第１の遅延フリップフロップ群の出力に接続される第１の前記論理積回路と、
前記第１の論理積回路の出力に接続される第１の前記後処理フリップフロップと、
前記後処理フリップフロップの出力を入力データとする前記初段フリップフロップを有した第２の前記遅延フリップフロップ群と、
前記第２の遅延フリップフロップ群の出力に接続される第２の前記論理積回路と、
前記第２の論理積回路の出力に接続される第２の前記後処理フリップフロップと、
を有し、
前記第１の前記論理積回路と前記第２の前記論理積回路とのいずれか一方が、対応する前記遅延フリップフロップの各段の前記フリップフロップの標準出力信号を入力され、他方が対応する前記遅延フリップフロップの各段の前記フリップフロップの標準出力信号と反転関係にある反転出力信号を入力されること、
を特徴とするモータ速度制御回路。
【請求項４】
請求項３記載のモータ速度制御回路において、
前記第１の遅延フリップフロップ群と前記第２の遅延フリップフロップ群のそれぞれの段数は互いに等しいことを特徴とするモータ速度制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータの回転によって発生するＦＧ信号に基づいてモータの速度制御を行う、モータ速度制御回路に関する。
【０００２】
【従来の技術】
図３は従来のモータ速度制御回路のブロック構成図である。制御対象となるモータ２には３個のホール素子（図示せず）が設けられているため、モータ２が回転駆動されると、モータ２から１２０°ずつ互いに位相のずれた３種類のホール出力波形が得られる。これらホール出力は、そのレベルが小さいため、ホールアンプ４により増幅される。ホールロジック回路６は、３種類のホール出力の増幅波形をＨ（Ｈｉｇｈ）レベル、Ｍ（Ｍｉｄｄｌｅ）レベル、Ｌ（Ｌｏｗ）レベルの３値からなる３種類の波形に波形整形する。なお、３種類の３値波形の位相は互いに１２０°ずつずれた関係にある。
【０００３】
駆動回路８は、ホールロジック回路６の出力に基づいて３種類の駆動信号を生成し、当該駆動信号によりモータ２を回転駆動する。すなわち、上述したループがモータ２の駆動系である。
【０００４】
発振回路１０から出力される発振クロックは、２段の分周回路１２、１４で分周される。１段目の分周回路１２からの分周クロックは、後述するノイズ除去回路１６へ供給される。２段目の分周回路１４からの分周クロック（基準信号）は、比較回路１８へ供給される。
【０００５】
さて、モータ２の回転に同期してＦＧ（Ｆｒｅｑｕｅｎｃｙ  Ｇｅｎｅｒａｔｏｒ）信号が発生し、モータの速度は、原理的には分周回路１４の出力の所定周期中に含まれるＦＧ信号の周期の数に基づいて判定される。このＦＧ信号の周期の数と基準値との比較による判定は比較回路１８により行われる。ＦＧ信号はＦＧアンプ２０、シュミットアンプ２２、ノイズ除去回路１６を経由して、ＦＧ信号に対応した周期を有した方形波に変換される。比較回路１８はＦＧ信号に応じた方形波の周期が基準値より長い状態を検出すると、モータ２の現在の回転数が目標値より低いと判断して、モータ２を希望の回転数にまで加速するための加速信号（正パルス）を出力し、一方、方形波の周期が基準値より短い状態を検出すると、モータ２の現在の回転数が目標値より高いと判断して、モータ２を希望の回転数にまで減速するための減速信号（負パルス）を出力する。比較回路１８から出力される比較結果である加速信号、減速信号は、積分アンプ２４にて積分され、駆動回路８にフィードバックされる。
【０００６】
以上、モータ２のＦＧ信号の周期の大きさに基づいて駆動回路８に加速・減速を指示するフィードバックループが速度制御系であり、これによってモータ２は希望の回転数に速度制御されることになる。
【０００７】
ここでＦＧ信号は、発生源のインピーダンスが高いとともに、ＦＧ信号のレベルが低くなる。ＦＧアンプ２０は、このＦＧ信号を増幅するために設けられている。上述したようにＦＧ信号のインピーダンスが高いことから、当該ＦＧ信号は外来ノイズ及びモータ２の回転によって発生するノイズ等の影響を受けやすい。シュミットアンプ２２は、そのＦＧ信号に重畳されたノイズ（重畳ノイズ）の影響を軽減するためにＦＧアンプ２０の出力に接続される。
【０００８】
シュミットアンプ２２は、ヒステリシス幅に応じてＨ、Ｌレベルとなる方形波信号Ｓを出力する。つまり状態遷移が異なるスレッショルドで行われることにより、ＦＧ信号波形に重畳されるノイズの振幅がヒステリシス幅以内であれば、不必要な方形波の振動が発生することが抑制される。
【０００９】
しかし、シュミットアンプ２２のヒステリシス幅を超えた重畳ノイズは、シュミットアンプ２２で除去しきれず、当該ノイズに対応して方形波が生成されてしまう。つまり、Ｈレベル（又はＬレベル）でなければならないシュミットアンプ２２の出力期間にＬレベル（又はＨレベル）のパルスノイズが現れてしまう。すなわち、シュミットアンプ２２の出力Ｓの方形波の周期は本来のＦＧ信号の周期の大きさより短くなり、モータ２の回転数が実際より高いと誤って判断され、その速度制御が正確に行われないおそれがある。
【００１０】
ノイズ除去回路１６はシュミットアンプ２２の出力に現れる、ＦＧ信号より短い時間スケールを有するノイズパルスを除去するためのものである。図４は従来のノイズ除去回路１６の回路構成図である。また図５は、ノイズ除去回路１６の基本動作を説明するタイミング図である。
【００１１】
以下、図４、図５を参照しながら、従来のノイズ除去回路１６を説明する。ノイズ除去回路１６はフリップフロップの直列接続である第１のフリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ４０−１、４０−２、４０−３の直列接続）と第２のフリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ４２−１、４２−２、４２−３の直列接続）と、ＡＮＤゲート（論理積回路）４４、４６とを含んで構成される。各フリップフロップはクロック端子（ＣＬ）にそれぞれ供給される分周回路１２の出力クロックＣＬＫ（図５（ａ））により駆動される。
【００１２】
第１のフリップフロップ４０−１のデータ端子（Ｄ１）にはシュミットアンプ２２の出力が印加される。ＡＮＤゲート４４は、入力端をフリップフロップ４０−１、４０−２、４０−３の各出力端子Ｑ１、Ｑ２、Ｑ３に接続され、その出力が第２のフリップフロップ群の初段フリップフロップ４２−１のデータ端子Ｄ’１に接続される。一方、ＡＮＤゲート４６は、入力端をフリップフロップ４２−１、４２−２、４２−３の各反転出力端子−Ｑ’１、−Ｑ’２、−Ｑ’３に接続され、その出力がノイズ除去回路１６の出力となる。
【００１３】
図５（ｂ）に示すシュミットアンプ２２の出力Ｓは、本来Ｌレベルであるべき期間にノイズパルス６０、６２を含んでいる。このノイズパルスはフリップフロップ４０−１でラッチされる。ノイズパルスに対応してフリップフロップ４０−１の出力Ｑ１（図５（ｃ））に現れるパルス７０、７２の幅はクロックＣＬＫの周期τの整数倍となりうる。しかし、ノイズパルスの時間幅はＦＧ信号の周期に比べて一般に短いことに対応して、パルス７０、７２の幅も短く、図示するようにτとなることが多いであろう。後段の各フリップフロップ４０−２、４０−３は、それぞれ自身の前段のフリップフロップの出力をτだけ遅延させて出力することから、１段目のフリップフロップ４０−１の出力Ｑ１に現れるパルス７０、７２と２段目、３段目のフリップフロップの出力Ｑ２、Ｑ３（図５（ｄ），（ｅ））に現れる、パルス７０、７２を遅延させたパルス８０、８２、９０、９２とは、Ｈレベルに保たれる期間が互いにずれる。つまり、パルス７０〜９２が生じる期間は、一般にフリップフロップの出力Ｑ１、Ｑ２、Ｑ３のいずれかにおいてＬレベルとなると考えてよい。よって、ＡＮＤゲート（論理積回路）４２によって出力Ｑ１、Ｑ２、Ｑ３を論理積演算することにより、図５（ｆ）のＡＮＤゲート４４の出力ＡＮＤに示すようにＬレベル期間にノイズパルスにより生じたパルスを含まない波形を基本的には生成することができる。
【００１４】
このようにＡＮＤゲート４４は、第１のフリップフロップ群の出力Ｑ１、Ｑ２、Ｑ３の論理積を演算することによりＬレベル期間のノイズパルスを除去することができたが、一方、ＡＮＤゲート４６は、第２のフリップフロップ群の反転出力−Ｑ’１、−Ｑ’２、−Ｑ’３の論理積を演算することにより、シュミットアンプ２２が本来Ｈレベルであるべき期間に生じるノイズパルスを除去することができる。従来のノイズ除去回路１６はこのような原理により、比較回路１８にノイズパルスの影響を受けない方形波信号を供給することを図ったものであった。
【００１５】
【発明が解決しようとする課題】
しかし、上記従来の方法によって、理論的にはノイズパルスに起因したパルス（上記例ではパルス７０〜９２）を除去できる場合であっても、実際には、ＡＮＤゲート４４に入力される各信号のタイミングが相互にわずかにずれることにより、短時間であるが各信号間のコインシデンスが成立し、ＡＮＤゲート４４の出力にハザードと呼ばれるスパイク状のパルス（例えば図５（ｇ）に示すパルス１００、１０２）が生じうる。ハザードは具体的には、例えば、ある段の出力におけるパルスの立ち下がりと、他段の出力におけるパルスの立ち上がりが同時となるような部分において発生する。
【００１６】
従来のモータ速度制御回路では、このようなハザードに対しては対策が講じられておらず、後段の比較回路１８において、それが検出されることにより速度制御の精度、信頼性が低下するという問題があった。
【００１７】
本発明は上記問題点を解消するためになされたもので、ハザードの影響をも抑制し、一層、精度、信頼性の高いモータ速度制御回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係るモータ速度制御回路は、直列に接続された複数のフリップフロップであってノイズパルスを含む信号が初段の当該フリップフロップに入力される遅延フリップフロップ群と、前記遅延フリップフロップ群の各段の前記フリップフロップの出力信号の論理積を演算する論理積回路と、前記論理積回路の出力を入力データとする後処理フリップフロップとを有したノイズ除去回路を有し、前記後処理フリップフロップが、前記遅延フリップフロップ群の各段を駆動するクロックとは周期は同一で位相がずれた移相クロックにより駆動され、前記論理積回路の出力信号が変化するタイミングとずれたタイミングで前記論理積回路の出力信号をラッチすることで、前記論理積回路の出力信号に生じるハザードを抑制する。
【００１９】
論理積回路の出力に現れるハザードは、前記遅延フリップフロップ群の動作に同期して発生する。前記遅延フリップフロップ群の各段は、それらを駆動するクロックの例えば立ち下がりといった所定のタイミングに同期して状態を変化させる。本発明によれば、論理積回路の出力に接続される後処理フリップフロップは、位相クロックにより駆動されるので、遅延フリップフロップ群とは異なるタイミングで状態を変化させる。つまり、論理積回路の出力に生じるハザードは、後処理フリップフロップの状態変化のタイミングに同期しない。またハザードは一般に（移相）クロックの１周期に比べて短時間である。よって、後処理フリップフロップはハザードによってトリガされない、すなわちハザードによって状態を変化させないので、後処理フリップフロップの出力からは、元のノイズパルスが除去されるだけでなくハザードによるノイズも除去される。ここで、フリップフロップの出力信号に関し、当該フリップフロップに入力されるデータと同一の論理値をラッチ出力するものを標準出力信号（Ｑ）、逆に入力されるデータと反対の論理値をラッチ出力するものを反転出力信号（−Ｑ）と呼ぶことにすると、上記論理積回路に入力される出力信号は、遅延フリップフロップ群の各フリップフロップの標準出力信号であってもよいし、反転出力信号であってもよい。
【００２０】
本発明の好適な態様は、前記遅延フリップフロップ群の各段を駆動するクロックを入力され、これを反転して前記移相クロックとして出力するインバータを含むものである。
【００２１】
他の本発明に係るモータ速度制御回路においては、前記ノイズ除去回路が、前記シュミット回路の出力を入力データとする前記初段フリップフロップを有した第１の前記遅延フリップフロップ群と、前記第１の遅延フリップフロップ群の出力に接続される第１の前記論理積回路と、前記第１の論理積回路の出力に接続される第１の前記後処理フリップフロップと、前記後処理フリップフロップの出力を入力データとする前記初段フリップフロップを有した第２の前記遅延フリップフロップ群と、前記第２の遅延フリップフロップ群の出力に接続される第２の前記論理積回路と、前記第２の論理積回路の出力に接続される第２の前記後処理フリップフロップとを有し、前記第１の前記論理積回路と前記第２の前記論理積回路とのいずれか一方が、対応する前記遅延フリップフロップの各段の前記フリップフロップの標準出力信号を入力され、他方が対応する前記遅延フリップフロップの各段の前記フリップフロップの標準出力信号と反転関係にある反転出力信号を入力される。
【００２２】
本発明によれば、それぞれ基本的にノイズパルス除去、特にハザード除去の機能を有した回路が直列に２段接続される。本発明では第１の論理積回路を第１の遅延フリップフロップ群の各段のフリップフロップの例えば、標準出力信号の論理積をとるように構成した場合には、第２の回路部の論理積回路を第２の回路部の遅延フリップフロップ群の各段のフリップフロップが出力する反転出力信号の論理積をとるように構成する。この場合、第１の論理積回路では、本来、Ｌレベル（論理値が“偽”）である期間に生じたノイズパルスを除去することができ、第２の論理積回路では、本来、Ｈレベル（論理値が“真”）である期間に生じたノイズパルスを除去することができる。また、第１の後処理フリップフロップ、第２の後処理フリップフロップはそれぞれ第１、第２の論理積回路にて生じる可能性があるハザードを除去することができる。第１の論理積回路に入力される信号は例えば同一の標準出力信号が所定時間ずつ遅延されたものである。それらの論理積を求めると、論理積回路に入力された標準出力信号よりＨレベル期間が浸食され、その分Ｌレベル期間が長くなる。本発明によれば、第２の論理積回路では、例えば第１の論理積回路とは逆に反転出力信号の論理積を求めることにより、その第１の論理積回路で浸食されたＨレベル期間を補償することができる。本発明の好適な態様は、前記第１の回路部の前記遅延フリップフロップ群と前記第２の回路部の前記遅延フリップフロップ群のそれぞれの段数が互いに等しいものである。この態様によれば、第１の論理積回路における期間の浸食量と第２の論理積回路における期間の浸食量とが等しくなり、ノイズ除去回路からの出力信号のデューティ比を５０％とすることができる。
【００２３】
【発明の実施の形態】
次に、本発明の実施形態であるモータ速度制御回路について図面を参照して説明する。以下、従来技術で説明した構成要素等と同一のものには同一の符号を付し、説明を省略する。本モータ速度制御回路のブロック構成は、図３に示す従来のモータ速度制御回路のブロック構成と基本的には同じであるので、そのブロック構成図は省略する。ここで本回路においては、ノイズ除去回路の構成が従来のノイズ除去回路１６と異なる。よって、本回路のノイズ除去回路を従来のものと区別するため、以下の説明ではノイズ除去回路１１６と表す。
【００２４】
モータ２の回転によりホール出力波形が得られ、これらはホールアンプ４により増幅された後、ホールロジック回路６により波形整形される。駆動回路８は、ホールロジック回路６の出力に基づいて駆動信号を生成してモータ２を回転駆動する。このループがモータ２の駆動系である。本回路は従来回路と同様、駆動系とは別に、速度制御系ループを有する。
【００２５】
速度制御系は、モータ２から出力されるＦＧ信号に基づいて速度制御を行う。ＦＧ信号は、ＦＧアンプ２０、シュミットアンプ２２、ノイズ除去回路１１６を経由して、ＦＧ信号に対応した周期を有した方形波に変換される。所定周期中に含まれる方形波の長さと基準値との比較が比較回路１８により行われ、その比較に基づいて、モータ２の回転速度が速いか遅いかが判定される。速いと判定された場合、遅いと判定された場合それぞれに対応して、比較回路１８はモータ２を希望の回転数にまで加速するための加速信号（正パルス）、モータ２を希望の回転数にまで減速するための減速信号（負パルス）を出力する。これら加速信号、減速信号は、積分アンプ２４にて積分され、駆動回路８にフィードバックされる。
【００２６】
分周回路１２は発振回路１０から出力される発振クロックを分周してノイズ除去回路１１６へ供給する。比較回路１８における上記所定周期は、分周回路１４が分周回路１２の出力をさらに分周して生成した基準信号により定められる。
【００２７】
さて、本回路は従来同様に、ＦＧ信号にノイズが重畳されるという問題がある。シュミットアンプ２２は、既に述べたように、ＦＧ信号の重畳ノイズの影響を軽減するためにＦＧアンプ２０の出力に接続されるものである。
【００２８】
シュミットアンプ２２は、そのヒステリシス幅の上限レベルであるスレッショルド電圧までＦＧアンプ２０の出力が立ち上がったとき、その出力をＨレベルに遷移させ、一方、そのヒステリシス幅の下限レベルであるスレッショルド電圧までＦＧアンプ２０の出力が立ち下がったとき、その出力をＬレベルに遷移させる。すなわち、シュミットアンプ２２は、ヒステリシス幅に応じてＨ、Ｌレベルとなる方形波信号Ｓを出力する。このようにＨ、Ｌレベル間の状態遷移にヒステリシスを持たせる、つまり状態遷移を異なるスレッショルドで行うことにより、シュミットアンプ２２は、ヒステリシス幅以内の振幅を有する重畳ノイズの影響を回避してレベル遷移時の不安定さを軽減することができ、不必要な方形波の振動が発生することが抑制される。
【００２９】
ノイズ除去回路１１６は、主としてシュミットアンプ２２のヒステリシス幅を超えシュミットアンプ２２で除去しきれない重畳ノイズの影響を除去することを目的として設けられる。例えば、ＦＧ信号がシュミットアンプ２２のスレッショルド付近の値をとるとき、当該スレッショルドのヒステリシス幅より大きな振幅を有したノイズが重畳されると、当該ノイズにより、信号電圧が上限又は下限のスレッショルドと交差し、ＦＧ信号の周期より短い時間幅の方形波が生成されてしまう。つまり、Ｈレベル（又はＬレベル）でなければならないシュミットアンプ２２の出力期間にＬレベル（又はＨレベル）のパルスノイズが現れてしまう。これにより、シュミットアンプ２２の出力の方形波の長さはＦＧ信号の周期の長さより短くなり、モータ２の回転数が実際より高いと誤って判断され、その速度制御が正確に行われないおそれがある。ノイズ除去回路１６はこのようなシュミットアンプ２２の出力に、重畳ノイズの影響により現れるノイズパルスを除去する。
【００３０】
図１は本発明の特徴を有するノイズ除去回路１１６の回路構成図である。以下、図１を参照しながら、本モータ速度制御回路で採用するノイズ除去回路１１６の構成を説明する。ノイズ除去回路１１６はフリップフロップの直列接続である第１の遅延フリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ１４０−１、１４０−２、１４０−３の直列接続）と第２の遅延フリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ１４２−１、１４２−２、１４２−３の直列接続）と、ノイズパルス除去する機能を果たすＡＮＤゲート（論理積回路）１４４、１４６と、これらＡＮＤゲートでのノイズパルス除去の後処理としてＡＮＤゲートで生じるハザードを除去を行う後処理フリップフロップ１４８、１５０と、クロックを反転させるインバータ１５２、１５４を含んで構成される。
【００３１】
第１の遅延フリップフロップ群を構成する第１から第３のフリップフロップ１４０−１〜１４０−３の直列接続は、１段目のフリップフロップ１４０−１の出力Ｑ１（標準出力）が、２段目のフリップフロップ１４０−２のデータ端子Ｄ２に接続され、２段目のフリップフロップ１４０−２の出力Ｑ２が、３段目のフリップフロップ１４０−３のデータ端子Ｄ３に接続されることにより構成される。第２の遅延フリップフロップ群を構成する第１から第３のフリップフロップ１４２−１〜１４２−３の直列接続も同様であり、１段目のフリップフロップ１４２−１の出力Ｑ’１が、２段目のフリップフロップ１４２−２のデータ端子Ｄ’２に接続され、２段目のフリップフロップ１４２−２の出力Ｑ’２が、３段目のフリップフロップ１４２−３のデータ端子Ｄ’３に接続されることにより構成される。
【００３２】
第１の遅延フリップフロップ群の１段目のフリップフロップ１４０−１のデータ端子（Ｄ１）にはシュミットアンプ２２の出力が印加される。また、第１のフリップフロップ群の各段の出力Ｑ１〜Ｑ３はそれぞれ、ＡＮＤゲート１４４の入力とされる。ＡＮＤゲート１４４はこれら入力の論理積演算結果を後処理フリップフロップ１４８のデータ端子ＤＥへ出力する。
【００３３】
第２の遅延フリップフロップ群の１段目のフリップフロップ１４２−１のデータ端子（Ｄ’１）には後処理フリップフロップ１４８の出力ＱＥが接続される。また、ＡＮＤゲート１４６には、第２のフリップフロップ群の各段の出力（−Ｑ１）〜（−Ｑ３）（反転出力）が入力される。ＡＮＤゲート１４６はこれら入力の論理積演算結果を後処理フリップフロップ１５０のデータ端子Ｄ’Ｅへ出力する。そして後処理フリップフロップ１５０の出力Ｑ’Ｅが本ノイズ除去回路１１６の出力として、比較回路１８へ供給される。
【００３４】
第１、第２の各遅延フリップフロップ群の各段のクロック端子ＣＬには分周回路１２で生成されたクロックが供給される。一方、各後処理フリップフロップ１４８、１５０のクロック端子ＣＬには、各遅延フリップフロップ群の各段に対するクロックとは同一周期で位相がずれたクロックが供給される。本回路では、後処理フリップフロップ１４８のＣＬの手前にインバータ１５２を、また後処理フリップフロップ１５０のＣＬの手前にインバータ１５４を設けてこれを実現している。インバータ１５２、１５４はそれぞれ、分周回路１２からのクロックを入力され、これを反転して、つまり、位相を１８０°ずらして後処理フリップフロップ１４８、１５０へ出力する。
【００３５】
図２は、ノイズ除去回路１１６の基本動作を説明するタイミング図である。以下、図２を参照しながら本ノイズ除去回路１１６の動作を説明する。図２（ａ）は、本回路の各フリップフロップの駆動に用いられるクロックである分周回路１２の出力クロックＣＬＫである。ちなみに、各後処理フリップフロップ１４８、１５０にはこれを反転したものがそれらのクロック端子ＣＬに印加される。
【００３６】
図２（ｂ）は、シュミットアンプ２２の出力Ｓを示す。ここでは、シュミットアンプ２２の出力が、本来Ｌレベルであるべき期間にノイズパルス６０、６２を含んでいる例を示している。ノイズパルス６０、６２の幅は、それぞれクロックＣＬＫの周期τ以下である。
【００３７】
図２（ｃ）は、フリップフロップ１４０−１の出力Ｑ１の波形を示す。シュミットアンプ２２にて生じたノイズパルス６０はフリップフロップ１４０−１において、ＣＬＫの立ち下がりのタイミングでラッチされる。また、次のＣＬＫの立ち下がりにおいては、シュミットアンプ２２の出力はＬレベルに戻っており、フリップフロップ１４０−１はこれをラッチする。つまり、フリップフロップ１４０−１は、ＣＬＫの立ち下がりに同期して、１τの幅を有するパルス７０を生成する。ノイズパルス６２に対して、フリップフロップ１４０−１はパルス７２を出力する。
【００３８】
図２（ｄ）は、フリップフロップ１４０−２の出力Ｑ２の波形を示す。フリップフロップ１４０−２は、フリップフロップ１４０−１の出力を１τだけ遅延させてＱ２から出力する。よって、フリップフロップ１４０−２の出力端子Ｑ２からは、パルス７０に対応してパルス８０が、またパルス７２に対応してパルス８２が出力される。
【００３９】
図２（ｅ）は、フリップフロップ１４０−３の出力Ｑ３の波形を示す。フリップフロップ１４０−３は、フリップフロップ１４０−２の出力を１τだけ遅延させてＱ３から出力する。よって、フリップフロップ１４０−３の出力端子Ｑ３からは、パルス８０に対応してパルス９０が、またパルス８２に対応してパルス９２が出力される。
【００４０】
図２（ｆ）は、ＡＮＤゲート１４４の出力ＡＮＤであり、これは後処理フリップフロップ１４８の入力ＤＥとなる。ＡＮＤゲート１４４は、各フリップフロップ１４０−１〜１４０−３の出力Ｑ１〜Ｑ３の論理積を求める。出力Ｑ１〜Ｑ３は互いにτずつタイミングがずれているので、論理積演算において、短時間のパルス７０、８０、９０は互いに重なり合う期間を基本的には有さず、信号Ｑ１〜Ｑ３のいずれかはＬレベルとなる。よってＡＮＤゲート１４４の出力に、パルス７０、８０、９０に対応するパルスは現れない。パルス７２、８２、９２についても同様である。このように、ＡＮＤゲート１４４は、シュミットアンプ２２のノイズパルス６０、６２に起因して生じたパルス７０〜９２を除去することができる。
【００４１】
信号Ｑ１〜Ｑ３の間のタイミングずれなどによっては、一時的にすべての信号がＨレベルになることがあり、その瞬間にハザードと呼ばれるスパイク状のパルスがＡＮＤゲート１４４の出力に現れることがある。ここでは、例えば、図２（ｆ）においては、パルス１００、１０２がハザードによるものである。ハザードは具体的には、例えば、ある段の出力におけるパルスの立ち下がりと、他段の出力におけるパルスの立ち上がりが同時となるような部分において発生する。本回路は、それら立ち上がり、立ち下がりはＣＬＫの立ち下がりに同期して起こるので、パルス１００、１０２も、クロックＣＬＫの立ち下がりのタイミングに現れることになる。
【００４２】
比較回路１８において、このようなハザードによるパルスが検知されると、ＦＧ信号のパルス数のカウントが不正確となり、速度制御の制御が劣化する。本回路はこれを回避するため、ＡＮＤゲート１４４の次に後処理フリップフロップ１４８を設けている。
【００４３】
上述したように、フリップフロップ１４０−１〜１４０−３がクロックＣＬＫによる駆動されるのに対し、後処理フリップフロップ１４８はインバータ１５２によって反転されたクロックＣＬＫにより駆動される。つまり、後処理フリップフロップ１４８は、データ端子ＤＥにパルス１００、１０２が入力されるタイミングとずれたタイミングでＡＮＤゲート１４４の出力をラッチする。例えば、後処理フリップフロップ１４８は、パルス１００よりτ／２先行したタイミングｔ１でＡＮＤゲート１４４の出力をラッチし、パルス１００よりτ／２後のタイミングｔ２でＡＮＤゲート１４４の出力をラッチする。ハザードによるパルス１００はτより短い時間しかＨレベルを持続しないので、これらｔ１、ｔ２のいずれにても後処理フリップフロップ１４８はパルス１００をラッチせず、本来期待されるＬレベルを継続して出力する。このようにして、後処理フリップフロップ１４８の出力からハザードによるパルス１００、１０２が除去される。後処理フリップフロップ１４８は本来Ｈレベルであるべき期間にハザードも同様にして除去することができる。
【００４４】
以上、第１段の回路部の後ろに接続される、第２の遅延フリップフロップ群、ＡＮＤゲート１４６、後処理フリップフロップ１５０及びインバータ１５４で構成される第２段の回路部も、同様のノイズパルス除去の効果を有する。
【００４５】
なお、互いにτずつずらした信号Ｑ１〜Ｑ３をＡＮＤゲート１４４にて論理積演算することにより、ＡＮＤゲート１４４の出力において、Ｌレベル期間が長くなり、一方、Ｈレベル期間が短くなる。第２段の回路部は、この第１段の回路で浸食されたＨレベル期間を回復することができる。これは、第２段の回路部では、第１段の回路部と異なり、ＡＮＤゲート１４６は、第２の遅延フリップフロップ群の各フリップフロップの反転出力（−Ｑ’１〜−Ｑ’３）の論理積を求めるからである。さらに述べれば、第１段の回路部のＡＮＤゲート１４４同様、ＡＮＤゲート１４６では、入力された信号のＬレベル期間が拡張し、Ｈレベル期間が縮小する。しかし、ここでＡＮＤゲート１４６に「入力される信号」は反転出力であるため、そのＬレベル期間はＡＮＤゲート１４４出力のＨレベルに相当し、逆にＨレベル期間はＡＮＤゲート１４４出力のＬレベルに相当し、結局、ＡＮＤゲート１４４にて拡張されたＬレベル期間はＡＮＤゲート１４６にて逆に縮小され、ＡＮＤゲート１４４にて縮小されたＨレベル期間はＡＮＤゲート１４６にて拡張される。このようにして、第２段の回路部では、第１段の回路で浸食されたＨレベル期間を回復することができる。特に、第１段の回路部の遅延フリップフロップ群の段数と第２段の回路部の遅延フリップフロップ群の段数とを同一とすることにより、当初のＦＧ信号のデューティ比を回復することができる。
【００４６】
なお、上述の例では、第１の遅延フリップフロップ群、第２の遅延フリップフロップ群の段数をともに３段としたが、本発明はそれに限られず、より各遅延フリップフロップ群をより多段構成とすることも可能である。
【００４７】
また、ノイズ除去回路１１６にてＦＧ信号のデューティ比を５０％に回復する必要がない場合などには、ノイズ除去回路１１６を第１の回路部のみで構成することも可能である。例えば、ノイズ除去回路１１６の出力信号を１／２分周して、これを用いて比較回路１８での比較を行う場合が、そのような場合に相当する。この場合、ノイズ除去回路１１６の出力波形のデューティ比が５０％でなくても、分周により周波数が１／２となるがデューティ比が５０％の信号が得られる。
【００４８】
また、遅延フリップフロップ群を駆動するクロックと後処理フリップフロップを駆動するクロックとの位相をずらす手段は、インバータに限られない。例えば、代わりに遅延回路を用いることが可能である。
【００４９】
また、回路をＩＩＬ（Ｉｎｔｅｇｒａｔｅｄ  Ｉｎｊｅｃｔｉｏｎ  Ｌｏｇｉｃ）にて構成すれば、結線のみで論理積を求めることができる（ワイヤド・アンド）。よって、ＩＩＬによれば論理積回路をＡＮＤゲート１４４、１４６に代えて、遅延フリップフロップ群の各段の出力の単純な接続により実現することができ、回路構成を簡素化することができる。
【００５０】
【発明の効果】
本発明のモータ速度制御回路によれば、遅延フリップフロップ群の出力を論理積演算することにより、シュミットアンプ２２出力中のノイズパルスに起因したパルスを除去できるとともに、その際に生じるハザードによるノイズパルスが、遅延フリップフロップ群とタイミングをずらして駆動される後処理フリップフロップによって除去される。よって、比較回路１８へ供給される信号波形からノイズパルスを除去することができ、比較回路１８における基準値との比較が正確に行われるので、精度が高い速度制御を行うことができ、制御動作の信頼性が向上するという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るノイズ除去回路の回路構成図である。
【図２】本発明に係るノイズ除去回路の基本動作を説明するタイミング図である。
【図３】従来のモータ速度制御回路のブロック構成図である。
【図４】従来のノイズ除去回路の回路構成図である。
【図５】従来のノイズ除去回路の基本動作を説明するタイミング図である。
【符号の説明】
２  モータ、４  ホールアンプ、６  ホールロジック回路、８  駆動回路、１０  発振回路、１２，１４  分周回路、１８  比較回路、２０  ＦＧアンプ、２２  シュミットアンプ、２４  積分アンプ、１１６  ノイズ除去回路、１４０−１〜１４０−３，１４２−１〜１４２−３  フリップフロップ、１４４，１４６  ＡＮＤゲート、１４８，１５０  後処理フリップフロップ、１５２，１５４  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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