(57)【特許請求の範囲】
【請求項１】
電圧駆動型スイッチング素子と、前記電圧駆動型スイッチング素子の陰極と陽極との間に接続されて電圧が印加される降圧回路と、前記電圧駆動型スイッチング素子のゲートを充電するためのエンハンスメント型ＭＯＳＦＥＴ充電スイッチング素子と、前記電圧駆動型スイッチング素子のゲートを放電するためのデプレッション型ＭＯＳＦＥＴ放電スイッチング素子と、前記充電スイッチング素子及び放電スイッチング素子を駆動する光起電素子とを有する駆動回路を備えた半導体装置の駆動方法であって、
前記電圧駆動型スイッチング素子の陰極と陽極との間に電圧を印加し、
前記電圧駆動型スイッチング素子の陰極と陽極との間の前記印加電圧を受ける前記降圧回路から安定化した中間電圧を発生し、
前記光起電素子によって発生される光起電力を用いて前記充電スイッチング素子及び放電スイッチング素子を駆動することにより前記安定化した中間電圧を前記電圧駆動型スイッチング素子に供給することを特徴とする半導体装置の駆動方法。
【請求項２】
陰極と陽極との間に電圧が印加される電圧駆動型スイッチング素子と、
前記電圧駆動型スイッチング素子の陰極と陽極との間に接続され、前記電圧を受けて安定化した中間電圧を発生する降圧回路と、
前記降圧回路によって発生される前記安定化した中間電圧を用いて前記電圧駆動型スイッチング素子のゲートを充電するためのエンハンスメント型ＭＯＳＦＥＴ充電スイッチング素子と、
前記電圧駆動型スイッチング素子のゲートを放電するためのデプレッション型ＭＯＳＦＥＴ放電スイッチング素子と、
前記充電スイッチング素子及び放電スイッチング素子を駆動するための光起電力を発生する光起電素子と
を具備したことを特徴とする半導体装置。
【請求項３】
前記降圧回路は、前記電圧駆動型スイッチング素子のゲートに分圧を供給する、互いに直列接続された少なくとも二つの回路素子を有する分圧回路を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記降圧回路は、
前記電圧駆動型スイッチング素子のゲートに分圧を供給する、互いに直列接続された少なくとも二つの抵抗器と、
前記少なくとも二つの抵抗器の一つと並列に接続される少なくとも一つの容量体と、
前記少なくとも一つの容量体と直列に接続されるダイオードと
を有する分圧回路を含むことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記降圧回路は、
前記電圧駆動型スイッチング素子のゲートに分圧を供給する、互いに直列接続された少なくとも二つの容量体と、
前記少なくとも二つの容量体と直列に接続されるダイオードと
を有する分圧回路を含むことを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の駆動方法および半導体装置に関する。
【０００２】
【従来の技術】
図１６は、従来の光駆動型半導体装置の概略構成を示す模式図である。
この光駆動型半導体装置は、大きく分けて、負荷抵抗２に接続された出力用の電圧駆動型スイッチング素子としてのＮチャネルエンハンスメント型パワーＭＯＳＦＥＴ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）  １と、このパワーＭＯＳＦＥＴ１を光駆動する光駆動部４と、パワーＭＯＳＦＥＴ１のゲート電圧源であるゲート用電源部３とから構成されている。
【０００３】
光駆動部４は、光駆動用発光ダイオード９により駆動される光駆動用フォトダイオードアレイ８と、ゲート電荷放電用抵抗１０と、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  ロジック５とから構成されている。ＣＭＯＳロジック５はＰチャネルデプレッション型ＭＯＳＦＥＴ６ａとＮチャネルエンハンスメント型ＭＯＳＦＥＴ７ａとからなる。また、ゲート用電源部３は、外部ゲート用電源１１から構成されている。
【０００４】
この光駆動型半導体装置の動作は以下の通りである。
すなわち、光駆動用発光ダイオード９から光が発せられていない時には、Ｐチャネルデプレッション型ＭＯＳＦＥＴ６ａとＮチャネルエンハンスメント型ＭＯＳＦＥＴ７ａとの共通ゲートは接地電位となるので、Ｐチャネルデプレッション型ＭＯＳＦＥＴ６ａは導通し、Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ７ａは非導通となる。その結果、ゲート用電源部３から正バイアスがパワーＭＯＳＦＥＴ１のゲートに印加され、パワーＭＯＳＦＥＴ１が導通となる。
【０００５】
一方、光駆動用発光ダイオード９が発光している時には、上記共通ゲートが光駆動用フォトダイオードアレイ８による光起電力で正バイアスされ、ＭＯＳＦＥＴ６ａは非導通となり、ＭＯＳＦＥＴ７ａが導通となる。その結果、パワーＭＯＳＦＥＴ１のゲートに蓄積されていた電荷はＭＯＳＦＥＴ７ａを通って排出され、パワーＭＯＳＦＥＴ１は非導通となる。
【０００６】
しかしながら、この種の従来の光駆動型半導体装置には以下のような問題があった。すなわち、ＣＭＯＳロジック５の切り替え時に過渡的にＭＯＳＦＥＴ６ａとＭＯＳＦＥＴ７ａとが同時に導通し、これらＭＯＳＦＥＴ６ａ，７ａを通じて短絡電流が回路中に流れ、パワーＭＯＳＦＥＴ１のゲート充放電が遅れてしまう。このため、高速な光駆動が困難となる。また、直流送電などでパワーＭＯＳＦＥＴ１の代わりに例えば電圧駆動型サイリスタを多数直列接続する場合では、各ゲート用電源部の間を絶縁トランスで絶縁する必要があり、装置が大型化してしまう。
【０００７】
図１７は、従来の別の光駆動型半導体装置の概略構成を示す模式図である。
この光駆動型半導体装置では、ゲート用電源部３として、フォトダイオードアレイ１２による光起電力を利用している。
【０００８】
すなわち、発光ダイオード電源１５により発光ダイオードアレイ１４が発光されると、その光をフォトダイオードアレイ１２が受ける。これによりフォトダイオードアレイ１２で生じる光起電力によってゲート電源用充電コンデンサ１３が充電される。このように構成すれば、電圧駆動型サイリスタなどを多数直列接続する場合でも、各フォトダイオードアレイ１２間を容易に絶縁させることができるので、絶縁トランスを用いる必要はない。
【０００９】
しかしながら、この種の従来の光駆動型半導体装置には以下のような問題があった。すなわち、フォトダイオードアレイ１２における光電変換の効率が非常に低いためにコンデンサ１３を充電する電流が小さくなる。このため、ゲート電源用充電コンデンサ１３の充電に時間がかかり、パワーＭＯＳＦＥＴ１を高速で光駆動することができなくなってしまう。
【００１０】
さらに、図１６や図１７のような光駆動型半導体装置では、電圧立ち上がり率ｄｖ／ｄｔが急峻であったり、複数のパワーＭＯＳＦＥＴ１を直列接続した場合に高圧側のパワーＭＯＳＦＥＴのアノード電圧が変動したりすると、パワーＭＯＳＦＥＴ１が誤点弧してしまい、信頼性が低い。
【００１１】
【発明が解決しようとする課題】
このように、従来の光駆動型半導体装置にあっては、ＣＭＯＳロジックの過渡短絡により、パワーＭＯＳＦＥＴやＩＧＢＴ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）  等の絶縁ゲート構造を有する電圧駆動型スイッチング素子のゲート充放電が遅れ、高速な光駆動が困難であるという問題があった。また、電圧駆動型スイッチング素子を多数直列接続すると装置が大型化するという問題があった。
【００１２】
さらに、電圧駆動型スイッチング素子の誤点弧が起きやすく、動作の信頼性が低いという問題もあった。
本発明は上記実状に鑑みてなされたもので、その目的は、スイッチング素子を高速で駆動でき、装置全体の小型化が可能な半導体装置の駆動方法及び半導体装置を提供することにある。
また、本発明の他の目的は、スイッチング素子の動作の信頼性が高い半導体装置の駆動方法及び半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の駆動方法は、電圧駆動型スイッチング素子と、前記電圧駆動型スイッチング素子の陰極と陽極との間に接続されて電圧が印加される降圧回路と、前記電圧駆動型スイッチング素子のゲートを充電するためのエンハンスメント型ＭＯＳＦＥＴ充電スイッチング素子と、前記電圧駆動型スイッチング素子のゲートを放電するためのデプレッション型ＭＯＳＦＥＴ放電スイッチング素子と、前記充電スイッチング素子及び放電スイッチング素子を駆動する光起電素子とを有する駆動回路を備えた半導体装置の駆動方法であって、前記電圧駆動型スイッチング素子の陰極と陽極との間に電圧を印加し、前記電圧駆動型スイッチング素子の陰極と陽極との間の前記印加電圧を受ける前記降圧回路から安定化した中間電圧を発生し、前記光起電素子によって発生される光起電力を用いて前記充電スイッチング素子及び放電スイッチング素子を駆動することにより前記安定化した中間電圧を前記電圧駆動型スイッチング素子に供給することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。なお、図１６に示す従来の光駆動型半導体装置内の構成要素と同一の構成要素については同一符号を付し、詳細な説明を省略する（後述する各実施形態についても同様）。
【００１８】
第１実施形態の光駆動型半導体装置（図１）が従来の光駆動型半導体装置（図１６）と異なる点は、光駆動部４およびゲート用電源部３の構成にある。
すなわち、第１実施形態における光駆動部４は、従来における光駆動部４に、光駆動用フォトダイオードアレイ８の光起電力の極性を反転するためのインバータ用スイッチとしてのゲート容量の小さいＮチャネルエンハンスメント型ＭＯＳＦＥＴ１７とインバータ用抵抗１８とを付加した構成になっている。光駆動用フォトダイオードアレイ８は光・電圧変換手段を構成している。
【００１９】
また、この第１実施形態によるゲート用電源部３は、パワーＭＯＳＦＥＴ１の図示しない高電圧側主電極（アノード側電極）と低電圧側主電極（カソード側電極）との間に設けられた低圧側コンデンサ２０および高速に充電される高圧側コンデンサ１９と、これらコンデンサ１９，２０に並列に接続された高圧側分圧抵抗２１および低圧側分圧抵抗２２と、パワーＭＯＳＦＥＴ１がターンオンする際にコンデンサ１９の電荷がパワーＭＯＳＦＥＴ１へ放電されるのを防止するためのダイオード２３とから構成されている。
【００２０】
また、パワーＭＯＳＦＥＴ１のゲートにゲート耐圧を越えるゲート電圧が印加されるのを防止するために、パワーＭＯＳＦＥＴ１のゲートと接地（低電圧側）との間にはゲート電圧クランプ用ツェナーダイオード２４が接続されている。なお、図１ではカソード側が接地されているが、実際に複数のパワーＭＯＳＦＥＴ１が直列に多段接続されている場合には、最端部を除いてカソード側は接地されず低電圧側となる。
【００２１】
この第１実施形態によれば、光駆動用発光ダイオード９が発光した場合には、パワーＭＯＳＦＥＴ１が導通となり、光駆動用発光ダイオード９が発光していない場合には、パワーＭＯＳＦＥＴ１が非導通となるノーマリオフ型の光駆動方法を実現できる。
【００２２】
また、この第１実施形態によれば、パワーＭＯＳＦＥＴ１の主電極間から中間電圧を取り出す電源自給方式を採っているので、外部から絶縁トランスを介してゲート電圧を供給する必要がなく、また、図１７に示す従来の光駆動型半導体装置の場合とは異なり、高周波駆動に向かない光起電力を利用する必要もない。
【００２３】
特に、この第１実施形態によれば、ＭＯＳＦＥＴ１７のゲート容量が小さいため、より高速にパワーＭＯＳＦＥＴ１を光駆動することができるという効果を奏する。
【００２４】
さらに、この第１実施形態によれば、高速に充電されるコンデンサ１９を使用しているため、例えばコンデンサ１９に代えてオン電圧の高い高耐圧スイッチング素子を使用した場合に比べ、コンデンサ２０をより高速に充電することができるという効果を奏する。
（第２実施形態）
図２は、本発明の第２実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【００２５】
第２実施形態の光駆動型半導体装置（図２）が第１実施形態の光駆動型半導体装置（図１）と異なる点は、光駆動部４内の構成にある。すなわち、第２実施形態における光駆動部４内の構成は、図１６に示す従来の光駆動部４内のＭＯＳＦＥＴ６ａとＭＯＳＦＥＴ７ａとを入れ換えたものとなっている。換言すれば、光駆動部４内では、図１６に示すＰチャネルデプレッション型ＭＯＳＦＥＴ６ａの代わりに、Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ６が使用される。一方、図１６に示すＮチャネルエンハンスメント型ＭＯＳＦＥＴ７ａの代わりに、ノーマリオン型素子の一種であるＰチャネルデプレッション型ＭＯＳＦＥＴ７が使用される。
【００２６】
図３は、この第２実施形態による光駆動方法を示すタイミングチャートである。
光駆動用発光ダイオード９に例えばパルス電圧を印加して電流ｉＬＥＤ  を流して発光させ、この光を図示しない光ファイバー等を介してフォトダイオードアレイ８に照射して、図２のＡ点に光起電力ＶＡ  を発生させる。これにより、Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ６とＰチャネルデプレッション型ＭＯＳＦＥＴ７との共通ゲートであるＡ点の電圧ＶＡ  が上昇し始める。
【００２７】
このとき、ＮチャネルＭＯＳＦＥＴ６のしきい値電圧Ｖｔｈｎ  とＰチャネルＭＯＳＦＥＴ７のしきい値電圧Ｖｔｈｐ  との間でＶｔｈｎ  ＞Ｖｔｈｐ  ＞０という関係が成り立つように構成されていれば、ＰチャネルＭＯＳＦＥＴ７が非導通となってから、ＮチャネルＭＯＳＦＥＴ６が導通となる。
【００２８】
したがって、ＰチャネルＭＯＳＦＥＴ７に電流ｉ３  が流れなくなってから、ＮチャネルＭＯＳＦＥＴ６を通して電流ｉ２  ＝ｉＧｏｎ  が流れ始める。この結果、パワーＭＯＳＦＥＴ１のゲートは効率的に充電され、点Ｃの電圧Ｖｃ  （パワーＭＯＳＦＥＴ１のゲート電圧）はしきい値電圧以上まで増加され、パワーＭＯＳＦＥＴ１はターンオンする。
【００２９】
一方、電流ｉＬＥＤ  を０にすると光が消え、フォトダイオードアレイ８の光起電力ＶＡ  は０となる。しきい値電圧Ｖｔｈｎ  及びＶｔｈｐ  に関して前述の関係が成り立っていれば、まず、ＮチャネルＭＯＳＦＥＴ６が非導通となってから、ＰチャネルＭＯＳＦＥＴ７が導通となる。
【００３０】
したがって、ＮチャネルＭＯＳＦＥＴ６に電流ｉ２  が流れなくなってから、ＰチャネルＭＯＳＦＥＴ７に電流ｉ３  ＝ｉＧｏｆｆが流れ始める。この結果、パワーＭＯＳＦＥＴ１のゲートに蓄積されている電荷が効率的に排出されて、ゲート電圧Ｖｃ  はしきい値電圧以下まで低下し、パワーＭＯＳＦＥＴ１はターンオフする。
【００３１】
このように、しきい値電圧Ｖｔｈｎ  及びＶｔｈｐ  に関して前述した関係が成り立つように構成することにより、望ましいタイミングで効率的にパワーＭＯＳＦＥＴ１を光駆動することができる。また、ＭＯＳＦＥＴ６，７の一方のＭＯＳＦＥＴのターンオフ時間以上経過してから他方のＭＯＳＦＥＴがターンオンするようなゲート遅延回路を実装すれば、さらに確実に短絡電流の発生を阻止でき、より効率的な光駆動を実現できる。
【００３２】
図４は、望ましくない光駆動方法の例を示すタイミングチャートである。
いま、しきい値電圧Ｖｔｈｎ  及びＶｔｈｐ  に関してＶｔｈｐ  ＞Ｖｔｈｎ  ＞０の関係が成り立っている。この場合、しきい値電圧Ｖｔｈｎ  とＶｔｈｐ  との関係が不適であるので、発光させるとＮチャネルＭＯＳＦＥＴ６が導通してからＰチャネルＭＯＳＦＥＴ７が非導通となる。また、消光すると、ＰチャネルＭＯＳＦＥＴ７が導通してからＮチャネルＭＯＳＦＥＴ６が非導通となる。
【００３３】
このため、発光および消光の際に、図４におけるｉ２  とｉ３  に斜線で示したように、ＮチャネルＭＯＳＦＥＴ６およびＰチャネルＭＯＳＦＥＴ７を通って短絡電流が流れてしまう。その結果、発光する際には短絡電流が流れている間はゲートが充電されないのでパワーＭＯＳＦＥＴ１においてターンオン遅れが生じ、消光する際には短絡電流が流れている間はゲートから電荷が排出されないのでターンオフ遅れを生じてしまう。
【００３４】
図５は、図２に示すゲート用電源部の他の構成例を示す図である。
同図のゲート用電源部３ａでは、低圧側コンデンサ２０の両端電圧が一定電圧以上に増加するのを防止するために、抵抗体２１とカソードＫ’との間にコンデンサ電圧クランプ用ツェナーダイオード２５を設けている。なお、ツェナーダイオード２５を通してある程度の漏れ電流は発生するが、直列に接続されている抵抗体２１の値が非常に大きいので、実用的には無視できる範囲に収まる。
【００３５】
図６は、図２に示すゲート用電源部の更なる他の構成例を示す図である。
このゲート用電源部３ｂは、図２に示すゲート用電源部３に、バイポーラトランジスタ２６およびベース電圧クランプ用ツェナーダイオード２７を付加した構成になっている。すなわち、抵抗体２１と抵抗体２２との接続点にバイポーラトランジスタ２６のコレクタを接続し、ゲート用電源部３ｂの出力側にバイポーラトランジスタ２６のエミッタを接続し、バイポーラトランジスタ２６のベースとカソードＫ’との間にはベース電位を固定するためのツェナーダイオード２７を接続している。
【００３６】
このゲート用電源部３ｂによれば、コンデンサ１９とコンデンサ２０との間の中間電圧が変動しても、バイポーラトランジスタ２６のベース電圧はツェナーダイオード２７によって一定に保たれるため、安定した電圧が出力端子Ｇｏｕｔ  から出力される。
【００３７】
図７は、図２に示すゲート用電源部の更なる他の構成例を示す図である。
このゲート用電源部３ｃは、図２に示すゲート用電源部３内の高圧側コンデンサ１９および低圧側コンデンサ２０との間に逆流防止用ダイオード２３が接続されている。図５および図６に示した逆流防止用ダイオード２３は、出力用スイッチング素子と同程度の耐圧を有する必要があり、サイズが大きくなる。これに対し、図７に示す逆流防止用ダイオードは、ゲート耐圧程度（数十ボルト程度）の耐圧を有しているだけでよいので、ゲート用電源部３をコンパクトに形成することが可能となる。
【００３８】
この第２実施形態によれば、前述の第１実施形態で述べた効果に加え、さらに以下のような効果を奏する。すなわち、光駆動用発光ダイオード９が発光していない期間に、パワーＭＯＳＦＥＴ１の主電極間に印加される電圧に立ち上がり（時間的変化）が起こってドレイン・ゲート間の寄生容量を充電するミラー電流（Ｍｉｌｌｅｒ  ｃｕｒｒｅｎｔ）が流れたとしても、速やかに電荷が外部に排出されるので、ゲート電圧の上昇によって誤った瞬時点呼がなされてしまうという問題は起こらない。
【００３９】
さらに、ゲート用電源部３内にコンデンサ電圧クランプ用ツェナーダイオード２５が設けられているので、出力端子Ｇｏｕｔ  から出力される電圧が所定電圧値以上に増加するのを防止することができる。また、ゲート用電源部３内にバイポーラトランジスタ２６およびベース電圧クランプ用ツェナーダイオード２７を設けた場合は、出力端子Ｇｏｕｔ  から出力される電圧の変動を抑え、これを安定化させることができる。また、高圧側コンデンサ１９と低圧側コンデンサ２０との間に逆流防止用ダイオード２３を接続した場合は、そのサイズを小さくすることが可能となるので、ゲート用電源部３をコンパクトに形成することができる。
（第３実施形態）
図８は、本発明の第３実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【００４０】
第３実施形態の光駆動型半導体装置（図８）が第２実施形態の光駆動型半導体装置（図２）と異なる点は、出力端子Ｇｏｕｔ  の出力を安定にするために、降圧回路３３によりゲート用電源部３を構成していることにある。
【００４１】
降圧回路３３は、例えば、パワーＭＯＳＦＥＴ１の主電極間電圧（例えば４５０Ｖ程度）からいったん２００Ｖ程度に降圧し、コンデンサに充電して電圧を安定化させ、さらに１５Ｖ程度のゲート電圧まで降圧する回路を内在している。
【００４２】
図８の光駆動型半導体装置では、パワーＭＯＳＦＥＴ１と光駆動部４を一つのパッケージ１６に実装し、降圧回路３３は基板としてパッケージ１６の近傍に配置している。一方、図９に示すように、降圧回路３３を高密度に集積化して、ゲート用電源部３までもパッケージ１６内に実装しても良い。
【００４３】
この第３実施形態によれば、前述の第２実施形態の場合と同様に、出力端子Ｇｏｕｔ  から出力される電圧を安定化させることができる。また、降圧回路３３を高密度に集積化することにより、ゲート用電源部をパッケージ化することができる。
（第４実施形態）
図１０は、本発明の第４実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【００４４】
この第４実施形態は、図１に示した光駆動型半導体装置を一つのパッケージ１６に実装した例である。また、電圧駆動型スイッチング素子としてパワーＭＯＳＦＥＴの代わりにＩＧＢＴを用いている。
【００４５】
同図中には、ゲート配線の必要のない素子である逆並列ダイオード２９が示されている。この逆並列ダイオード２９の周囲にはゲートパッドが外側になるように８個のＩＧＢＴ２８−１〜２８−８が配列されており、光駆動部４が１チップ化されている。このように逆並列ダイオード２９、ＩＧＢＴ２８−１〜２８−８を配列することにより、ＩＧＢＴ２８−１〜２８−８のゲート配線を取り出し易くしている。また、ゲート用電源部３も１チップ化されており、パッケージ１６の上部に実装されている。
【００４６】
また、パッケージ１６の外部から光ファイバー３１によって駆動用の光信号がパッケージ１６に導かれ、パッケージ１６の内部ではライトガイド３２により１チップ化された光駆動部４の内部のフォトダイオードアレイまで光信号が導かれている。
【００４７】
これらチップ間の配線はＩＧＢＴチップの周囲を通って配線されている。パッケージ１６の右部には、ＩＧＢＴ２８−１〜２８−８にその仕様を越えるゲート電圧が印加されたり、過大な電流が流れたりした場合に、それを検知して処理するための故障信号検出・処理部３７が設けられ、故障信号出力端子３５を通してパッケージ１６の外部へ故障信号を出力している。また、ＩＧＢＴ２８−１〜２８−８のゲート電位が外部で検知できるように、電気ゲート端子３４が付けられている。
【００４８】
このパッケージ１６は、通常のボンディングで配線を行なうタイプのものでも良いが、このような配置を取ることにより、圧接型パッケージとすることも容易にできる。
【００４９】
圧接型パッケージとすることにより、ＩＧＢＴ２８−１〜２８−８および逆並列ダイオード２９の両面の主電極から電流および熱が取り出せるので、大電流通電に適し、高周波駆動しても熱を効率良く排出させることができる。
【００５０】
図１１に、図１０の１チップ化された光駆動部４の一構成例を示す。また、図１２に、図１０の１チップ化されたゲート用電源部３（ダイオード２３を除く）の一構成例を示す。低圧側コンデンサ２０は電極２０１  と絶縁膜２０２  と電極２０３  により構成されている。高圧側コンデンサ１９は電極１９１  と絶縁膜１９２  とこの絶縁膜１９２  に裏面に設けられた図示しない電極により構成されている。電極２０３  と電極１９１  とは、共通した一つの電極として構成されている。
【００５１】
この第４実施形態の光駆動型半導体装置は、ＩＧＢＴ２８−１〜２８−８がパッケージ１６の外部から光ファイバー３１によって導かれる光信号によって駆動されるので、電磁ノイズに対して強いものとなる。
【００５２】
また、前述の各実施形態と同様に、ゲート電圧を主電極間から中間電圧を取り出す電源自給方式によって供給しているため、パッケージ１６の外部からゲート電源を供給する必要がない。したがって、素子を多数個直列した場合でも絶縁トランスで電位を浮かしてそれぞれの素子にゲート電源を供給する必要がなく、装置を小型化することができる。
【００５３】
また、光起電力を利用してゲート電源を供給する場合のように充電電流が小さくて高周波駆動に対応できないという問題も発生しない。
また、ＩＧＢＴ２８−１〜２８−８のゲート電位を検出するための電気ゲート端子３４が設けられているので、このようなパッケージを多数直列または並列接続した場合に、パッケージ間の駆動タイミングを合わせることが容易になる。
【００５４】
一般に、光ファイバー３１に光信号を送り出す装置全体の駆動回路で制御信号が発生してから、それぞれのパッケージの中のＩＧＢＴ２８−１〜２８−８のゲートパッドに制御信号が到達するまでの時間遅れは、途中の電気配線や電気回路での遅延が異なるためにパッケージごとにずれることが多い。
【００５５】
これを補正するため、制御回路より制御信号を送ってからそれぞれのパッケージのＩＧＢＴ２８−１〜２８−８のゲートパッドに電圧が印加されるまでの時間遅れを測定し、最終的にすべてのパッケージのＩＧＢＴ２８−１〜２８−８が同時に駆動されるように制御信号を送るタイミングをパッケージごとにずらす作業を行なう。これをゲートチェックという。
【００５６】
ゲートチェックはＩＧＢＴ２８−１〜２８−８の主電極間に電圧を印加しない状態で行なうので、電気ゲート端子３４に絶縁トランスなしで配線を接続してＩＧＢＴ２８のゲートパッド直近でゲート電圧のチェックを行なうことができる。
【００５７】
これによって、光ファイバー３１端子だけでは分からないパッケージ１６の内部のＩＧＢＴ２８−１〜２８−８のゲート電圧印加状態をパッケージ１６の外部からチェックすることが可能となる。
（第５実施形態）
図１３は、本発明の第５実施形態に係る光駆動型半導体装置（絶縁ゲート型サイリスタ）の素子周辺部構造を示す断面図である。
【００５８】
同図に示すように、絶縁ゲート型サイリスタのカソード電極２０５とアノード電極２０６との間には、高抵抗のｎ型ベース層２０１やｐ型エミッタ層２０４、その他各種の層が形成されている。ｎ型ベース層２０１内には、ｐ型ベース層２０２、ｐ＋  型層２２１、ｐ−  型リサーフ層２２２、およびｎ＋  型ストッパ層２２３が形成されている。また、このｎ型ベース層２０１の上方には、絶縁膜２２４，２２５，２２８、電極２２６、高抵抗フィールドプレート２２７、並びに高圧側コンデンサ１９を構成する電極１９１  ，絶縁膜１９２  ，電極１９３  および低圧側コンデンサ２０を構成する電極２０１  ，絶縁膜２０２  ，電極２０３  が形成されている。なお、電極２０３  と電極１９１  とは、共通した一つの電極として構成されている。
【００５９】
この第５実施形態の絶縁ゲート型サイリスタにおいては、高耐圧を得るために素子周辺部に設けられる接合終端領域の高抵抗フィールドプレート２２７上に絶縁膜２２８を介して高圧側コンデンサ１９および低圧側コンデンサ２０が形成されている。また、ゲート電源部は、前述の第２実施形態で使用した図７の構成を採用してコンパクトにしてある。
【００６０】
上記高耐圧素子の接合終端領域は数百μｍにも達するので、この領域を有効利用することで中間電圧を取り出すためのコンデンサをモノリシックに形成することが可能となる。
【００６１】
この第５実施形態によれば、高抵抗フィールドプレート２２７には微弱な電流が流れて電界をシールドするので、その上に形成されたコンデンサの電極電位がその下の半導体層内部の電位に影響を及ぼすことはない。さらに、充電用スイッチング素子、放電用スイッチング素子、光起電素子をチップの別の領域に形成すれば、１チップで全ての機能を備えた素子を実現することができる。
（第６実施形態）
図１４は、本発明の第６実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【００６２】
この第６実施形態の光駆動型半導体装置においては、高電圧をスイッチングするために出力用のパワーＭＯＳＦＥＴ１が２個直列接続されている。光駆動部４１  ，４２  の各々は、第２実施形態で説明した図２の光駆動部４と同じ構成である。ただし、第２実施形態では低電圧側端子Ｋ”がカソード端子Ｋに接続されている場合を説明したが、この第６実施形態では低電圧側端子Ｋ”はカソード端子Ｋに接続されておらず、代わりに光駆動部４１  の端子Ｇｉｎ１（−）がゲート用電源部３２  の端子Ｇｏｕｔ２（−）  に接続されている。
【００６３】
また、ゲート電源部３１  内においては、図の上方から高圧側コンデンサ１９１  ’、高圧側分圧抵抗２１１  ’、逆流防止用ダイオード２３１  、中間コンデンサ１９１  、中間分圧抵抗２１１  、低圧側コンデンサ２０１  、低圧側分圧抵抗２２１  の順で接続されている。これらの分圧抵抗の抵抗値は、パワーＭＯＳＦＥＴ１がオフとなっている状態で高圧側分圧抵抗２１１  ’と低圧側分圧抵抗２２１  との両端電圧が１５Ｖ程度となる。なお、ゲート電源部３２  内の構成は、上述のゲート電源部３１  内の構成と同じであるため、その説明を省略する。
【００６４】
直列接続の低圧側に位置しているパワーＭＯＳＦＥＴ１２  に対応するゲート用電源部３２  の端子Ｇｏｕｔ２（−）  は、パワーＭＯＳＦＥＴ１１  に対応する光駆動部４１  の端子Ｇｉｎ１（−）に接続されている。
【００６５】
このような構成とすることにより、パワーＭＯＳＦＥＴ１１  のゲート端子Ｇ１  には、オフ状態で負バイアスが印加されることになるため、たとえアノード端子Ａ１  の電圧が変動しても、パワーＭＯＳＦＥＴ１１  は誤点弧を起こすことがない。なお、低圧側に位置しているパワーＭＯＳＦＥＴ１２  においては、さらにその低圧側から負バイアスを取り出すことができないため、カソード端子Ｋ２  と端子Ｇｉｎ２（−）との間に負バイアス用電源３８を接続している。この場合、一番低圧側に接続されているカソード端子Ｋ２  は接地されているので、絶縁トランスを介在させる必要がなく、装置が大きくなってしまうこともない。
【００６６】
また、逆流防止用ダイオード２３２  は、パワーＭＯＳＦＥＴ１２  がオフからオンになった場合に、端子Ｇｏｕｔ２（−）  にＫ１  より高い電圧が発生することがないように、高圧側コンデンサ１９２  ’の低圧側に接続されている。この場合、第２実施形態で使用した図７のように、逆流防止用ダイオード２３２  を中間コンデンサ１９２  の低圧側に接続してもよい。
【００６７】
また、ゲート用電源部３１  ，３２  は、前述の第２実施形態で使用した図６と同様な構成を採用しており、端子Ｇｏｕｔ（＋）における電圧を安定化している。これは、もし図２に示すようにゲート電圧クランプ用ツェナーダイオード２４を使用すれば、ゲート端子Ｇに十分な負バイアスが印加できなくなるためである。
【００６８】
なお、この第６実施形態では、２個のパワーＭＯＳＦＥＴ１１      ，１２  が直列接続された場合を説明したが、本発明は３個以上の素子を直列接続した場合にももちろん適用することが可能である。また、光駆動の代わりに電気駆動する場合にも、上述の構成と同様の構成で負バイアス用電圧を取り出すことができる。
【００６９】
この第６実施形態によれば、パワーＭＯＳＦＥＴ１１  のゲート端子Ｇ１  には、オフ状態で負バイアスが印加されることになるため、たとえアノード端子Ａ１  の電圧が変動してもパワーＭＯＳＦＥＴ１１  が誤点弧を起こすことがなく、信頼性の高い光駆動型半導体装置を実現することができる。
（第７実施形態）
図１５は、本発明の第７実施形態に係る光駆動型半導体装置の概略構成を示す模式図である。
【００７０】
この第７実施形態が第２実施形態（図２）と異なるのは、ゲート用電源部３の低圧側端子Ｋ’とカソード端子Ｋとの間に光駆動用発光ダイオード９’が接続されている点と、光駆動部４内のＰチャネルデプレッション型ＭＯＳＦＥＴ７とカソード端子Ｋとの間に光駆動用フォトダイオードアレイ８’が接続されている点にある。また、ゲート用電圧部３の構成としては、第２実施形態における図６に示すゲート用電圧部の構成を採用している。これは、もし図２に示すゲート用電圧部の構成のようにゲート電圧クランプ用ツェナーダイオード２４を使用すると、光駆動用フォトダイオードアレイ８’に起電力が生じてもツェナーダイオード２４が順バイアスされ、ループ電流が流れてしまい、ゲート端子Ｇに十分な負バイアスを印加できなくなるからである。
【００７１】
この第７実施形態の構成において、パワーＭＯＳＦＥＴ１のアノード端子Ａ−カソード端子Ｋ間において所定の電圧立ち上がり率ｄｖ／ｄｔで電圧が印加されると、コンデンサ１９，２０を通じて光駆動用発光ダイオード９’に変位電流Ｃ×（ｄｖ／ｄｔ）が流れ、当該光駆動用発光ダイオード９’が発光する。なお、上記の“Ｃ”は、コンデンサ１９および２０の合成容量である。光駆動用発光ダイオード９’が発した光は、光ファイバなどを通じて光駆動用フォトダイオードアレイ８’に照射される。これにより、光駆動用フォトダイオードアレイ８’から起電力が発生する。この場合、Ｐチャネルデプレッション型ＭＯＳＦＥＴ７が導通するため、パワーＭＯＳＦＥＴ１のゲート端子Ｇには、負バイアスが印加される。
【００７２】
このため、この第７実施形態によれば、急峻な電圧立ち上がり率ｄｖ／ｄｔで電圧印加されても、従来のように誤点弧することもなく、パワーＭＯＳＦＥＴ１をオフ状態に保つことができ、信頼性の高い光駆動型半導体装置を実現することができる。
【００７３】
なお、光駆動の代わりに電気駆動する場合にも、上述の構成と同様の構成で負バイアス用電源を取り出すことができる。
本発明は上述した各実施形態に限定されるものではなく、種々の変形実施が可能である。例えば、上記実施形態では、電圧駆動型スイッチング素子として、パワーＭＯＳＦＥＴやＩＧＢＴ、絶縁ゲート型サイリスタを用いたが、これに代えて他の電圧駆動型スイッチング素子を用いても同様の効果が得られる。また、上記実施形態では、パワーＭＯＳＦＥＴの低電圧側主電極が接地される場合について説明したが、本発明は３相インバータなどのように最端部が接地されない場合にも適用できる。
【００７４】
【発明の効果】
以上詳述したように本発明によれば、スイッチング素子を高速で駆動でき、装置全体の小型化が可能な半導体装置の駆動方法及び半導体装置を提供することができる。
また、本発明によれば、スイッチング素子の動作の信頼性が高い半導体装置の駆動方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図２】本発明の第２実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図３】図２に示す光駆動型半導体装置の光駆動方法を説明するためのタイミングチャート。
【図４】図３に示すタイミングチャートと対比させた、望ましくない光駆動方法を示すタイミングチャート。
【図５】図２に示す光駆動型半導体装置におけるゲート用電源部の他の構成例を示す図。
【図６】図２に示す光駆動型半導体装置におけるゲート用電源部の更なる別の構成例を示す図。
【図７】図２に示す光駆動型半導体装置におけるゲート用電源部の更なる別の構成例を示す図。
【図８】本発明の第３実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図９】図８に示す光駆動型半導体装置の変形例を示す模式図。
【図１０】本発明の第４実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図１１】図１０に示す光駆動型半導体装置における光駆動部の１チップ化された一構成例を示す図。
【図１２】図１０に示す光駆動型半導体装置におけるゲート用電源部の１チップ化された一構成例を示す図。
【図１３】本発明の第５実施形態に係る光駆動型半導体装置（絶縁ゲート型サイリスタ）の素子周辺部構造を示す断面図。
【図１４】本発明の第６実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図１５】本発明の第７実施形態に係る光駆動型半導体装置の概略構成を示す模式図。
【図１６】従来の光駆動型半導体装置の概略構成を示す模式図。
【図１７】従来の別の光駆動型半導体装置の概略構成を示す模式図。
【符号の説明】
１…パワーＭＯＳＦＥＴ（電圧駆動型半導体素子）
２…負荷抵抗
３…ゲート用電源部（制御用電圧源）
４…光駆動部
５…ＣＭＯＳロジック
６…Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ又はＰチャネルデプレッション型ＭＯＳＦＥＴ
７…Ｐチャネルデプレッション型ＭＯＳＦＥＴ又はＮチャネルエンハンスメント型ＭＯＳＦＥＴ
６ａ…Ｐチャネルデプレッション型ＭＯＳＦＥＴ
７ａ…Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ
８…光駆動用フォトダイオードアレイ
９…光駆動用発光ダイオード
１０…ゲート電荷放電用抵抗
１１…外部ゲート用電源
１２…フォトダイオードアレイ
１３…ゲート電源用充電コンデンサ
１４…発光ダイオードアレイ
１５…発光ダイオード電源
１６…パッケージ
１７…Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ
１８…インバータ用抵抗
１９…高圧側コンデンサ
２０…低圧側コンデンサ
２１…高圧側分圧抵抗
２２…低圧側分圧抵抗
２３…ダイオード
２４…ゲート電圧クランプ用ツェナーダイオード
２５…コンデンサ電圧クランプ用ツェナーダイオード
２６…バイポーラトランジスタ
２７…ベース電圧クランプ用ツェナーダイオード
２８−１〜２８−８…ＩＧＢＴ
２９…逆並列ダイオード
３０…ゲート配線
３１…光ファイバー
３２…ライトガイド
３３…降圧回路
３４…電気ゲート端子
３５…故障信号出力端子
３７…故障信号検出処理部
２０１…ｎ型ベース層
２０２…ｐ型ベース層
２０４…ｐ型エミッタ層
２０５…カソード電極
２０６…アノード電極
２２１…ｐ＋  型層
２２２…ｐ−  リサーフ型層
２２３…ｎ＋  ストッパ型層
２２４，２２５，２２８…絶縁膜
２２６…電極
２２７…高抵抗フィールドプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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