【手続補正書】
【提出日】平成29年2月15日(2017.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
時間デジタル変換器であって、
第１および第２の信号に応答するエッジ検出器と、前記第２の信号は、前記第１の信号の各期間中に複数のエッジを備え、前記エッジ検出器は、前記第１の信号の各期間中に、前記第１の信号のエッジに最も近い前記第２の信号のエッジを検出するように構成される、
前記第２の信号の前記検出されたエッジと前記第１の信号の前記エッジとの間の時間の差に比例する電圧を生成するように構成される時間電圧変換器と、ここにおいて、前記時間電圧変換器は、リセット信号に応答して規定の電圧レベルに充電されるように構成される第１および第２の差動出力を有し、ここにおいて、第１の導電路が、第１の時間期間内の前記第１の信号の前記エッジに応答して前記第１の差動出力と第１の電源電圧との間に形成され、ここにおいて、第２の導電路が、第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して前記第２の差動出力と前記第１の電源電圧との間に形成され、前記第１および第２の時間期間は重なり合わない、
前記第１および第２の差動出力の電圧の差をデジタル化するように構成されるアナログデジタル変換器と、
を備え、
ここにおいて、前記時間電圧変換器は、
前記第１の差動出力と前記第１の電源電圧との間に、前記第１の導電路をもたらすように構成される第１および第２のトランジスタと、
前記第２の差動出力と前記第１の電源電圧との間に、前記第２の導電路をもたらすように構成される第３および第４のトランジスタと、
前記第１の差動出力を前記規定の電圧レベルに充電するように構成される第５のトランジスタと、
前記第２の差動出力を前記規定の電圧レベルに充電するように構成される第６のトランジスタと、ここにおいて、前記規定の電圧レベルは第２の電源電圧である、
をさらに備える、時間デジタル変換器。
【請求項２】
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも低い、請求項１に記載の時間デジタル変換器。
【請求項３】
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
をさらに備える請求項２に記載の時間デジタル変換器。
【請求項４】
前記アナログデジタル変換器は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、前記第１および第２の複数のコンデンサは、前記アナログデジタル変換器に対してサンプルおよびホールド動作を実行する、請求項３に記載の時間デジタル変換器。
【請求項５】
前記アナログデジタル変換器は、前記第１および第２の複数の信号を生成するように構成される制御論理をさらに備える、請求項４に記載の時間デジタル変換器。
【請求項６】
前記アナログデジタル変換器は、前記時間電圧変換器の前記第１および第２の差動出力の電圧を比較し、比較信号を前記制御論理に供給するように構成される比較器をさらに備える、請求項５に記載の時間デジタル変換器。
【請求項７】
前記エッジ検出器は、複数のバッファおよび可変コンデンサを備え、ここにおいて、前記複数のバッファのサブセットの各々の両端間の遅延は、前記複数の可変コンデンサのサブセットの静電容量を変えることによって、前記第２の信号の期間の規定の一部分に調整され、および／または
前記エッジ検出器は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップをさらに備える、請求項６に記載の時間デジタル変換器。
【請求項８】
誤差信号を生成するために、制御信号とループ信号との間の差を検出するように構成される検出器と、
ノイズの高周波成分を前記誤差信号からフィルタに通して除去するように構成されるループフィルタと、
前記フィルタに通された誤差信号に応答して、発振する信号を生成するように構成されるデジタル方式で制御される発振器と、
請求項１にしたがう時間デジタル変換器と、前記デジタル化される電圧は、前記ループ信号を規定する、
を備える、デジタル制御ロックループ。
【請求項９】
第１の信号および第２の信号の遷移時間の間の差をデジタル信号に変換する方法であって、前記第２の信号は、前記第１の信号の各期間中に複数の遷移を備え、前記方法は、
前記第１の信号の各期間中に、前記第１の信号の遷移に時間において最も近い前記第２の信号の遷移を検出することと、
第１および第２の差動出力を第１の電源電圧に充電することと、
第１の時間期間中の前記第１の信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成することと、
第２の時間期間中の前記第２の信号の前記検出された遷移に応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成することと、前記第１および第２の時間期間は重なり合わない、
前記第２の信号の前記検出された遷移と前記第１の信号の前記遷移との間の時間の差に比例する電圧を生成することと、
前記電圧をデジタル化することと、
を備え、
前記第１の導電路を第１および第２のトランジスタを介して形成することと、
前記第２の導電路を第３および第４のトランジスタを介して形成することと、
前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧に充電することと、
前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧に充電することと、
をさらに備える、方法。
【請求項１０】
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、請求項９に記載の方法。
【請求項１１】
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成することと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成することと、
をさらに備える、請求項１０に記載の方法。
【請求項１２】
前記第１および第２の差動出力の電圧の前記差を継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化することと、
前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行することと、
をさらに備える、請求項１１に記載の方法。
【請求項１３】
前記第１および第２の複数の信号を前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成すること、
をさらに備える、請求項１２に記載の方法。
【請求項１４】
比較信号を生成するために、前記第１および第２の差動出力の電圧を比較することと、
前記比較信号を前記制御論理へ引き渡すことと、好ましくは、
複数のバッファを直列に形成することと、
複数の可変コンデンサを前記複数のバッファの出力に配置することと、
前記第１の信号を前記複数のバッファのうちの第１のバッファの入力に印加することと、
前記複数のバッファのサブセットの各々の両端間の遅延が、前記第２の信号の期間の規定の一部分に調整されるように、前記複数の可変コンデンサの静電容量を変えることと、さらに好ましくは、
前記第１の信号の前記遷移に時間において最も近い前記第２の信号の前記遷移を前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出すること、
をさらに備える、請求項１３に記載の方法。
【請求項１５】
発振する信号を基準クロック信号にロックさせる方法であって、前記発振する信号は、前記基準クロック信号の各期間中に複数の遷移を備え、前記方法は、
誤差信号を生成するために、制御信号とループ信号との間の差を検出することと、
前記誤差信号の高周波成分をフィルタに通して除去することと、
前記フィルタに通された誤差信号に応答して、前記発振する信号を生成することと、
請求項９にしたがう方法と、前記デジタル化される電圧が、前記ループ信号を規定する、
を備える、方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
[0053]本発明の上述の実施形態は、例示的であり、限定的でない。たとえば、本発明の実施形態は、２つの信号の到達時間の間の差をデジタル信号に変換するために使用されるエッジ検出器、時間電圧変換器、アナログデジタル変換器、バッファ、またはフリップフロップのタイプによって限定されない。本発明の実施形態は、それらがその中に配置され得るデバイスのタイプ、ワイヤレスまたは別のやり方によって限定されない。本発明の上述の実施形態は、差動信号を使用する回路を参照して述べられたけれども、本発明の実施形態は、不平衡信号を使用する回路に等しく適用できることが理解される。本発明の実施形態は、時間デジタル変換器からのために使用され得る技術のタイプ、ＣＭＯＳ、バイポーラ、ＢＩＣＭＯＳ、または別のやり方によって限定されない。他の追加、削減または修正は、本発明に照らして明らかであり、添付の特許請求の範囲の範囲内に包含されることが意図される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
時間デジタル変換器であって、
第１および第２の信号に応答するエッジ検出器と、前記第２の信号は、前記第１の信号の各期間中に複数のエッジを備え、前記エッジ検出器は、前記第１の信号の各期間中に、前記第１の信号のエッジに最も近い前記第２の信号のエッジを検出するように構成される、
前記第２の信号の前記検出されたエッジと前記第１の信号の前記エッジとの間の時間の差に比例する電圧を生成するように構成される時間電圧変換器と、ここにおいて、前記時間デジタル変換器は、リセット信号に応答して規定の電圧レベルに充電されるように構成される第１および第２の差動出力を有し、ここにおいて、第１の導電路が、第１の時間期間内の前記第１の信号の前記エッジに応答して前記第１の差動出力と第１の電源電圧との間に形成され、ここにおいて、第２の導電路が、第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して前記第２の差動出力と前記第１の電源電圧との間に形成され、前記第１および第２の時間期間は重なり合わない、
前記第１および第２の差動出力の電圧の差をデジタル化するように構成されるアナログデジタル変換器と、
を備える時間デジタル変換器。
［Ｃ２］
前記時間電圧変換器は、
前記第１の差動出力と前記第１の電源電圧との間に、前記第１の導電路をもたらすように構成される第１および第２のトランジスタと、
前記第２の差動出力と前記第１の電源電圧との間に、前記第２の導電路をもたらすように構成される第３および第４のトランジスタと、
をさらに備える、Ｃ１に記載の時間デジタル変換器。
［Ｃ３］
前記時間電圧変換器は、
前記第１の差動出力を前記規定の電圧レベルに充電するように構成される第５のトランジスタと、
前記第２の差動出力を前記規定の電圧レベルに充電するように構成される第６のトランジスタと、ここにおいて、前記規定の電圧レベルは第２の電源電圧である、
をさらに備える、Ｃ２に記載の時間デジタル変換器。
［Ｃ４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも低い、Ｃ３に記載の時間デジタル変換器。
［Ｃ５］
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
をさらに備えるＣ４に記載の時間デジタル変換器。
［Ｃ６］
前記アナログデジタル変換器は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、前記第１および第２の複数のコンデンサは、前記アナログデジタル変換器に対してサンプルおよびホールド動作を実行する、Ｃ５に記載の時間デジタル変換器。
［Ｃ７］
前記アナログデジタル変換器は、前記第１および第２の複数の信号を生成するように構成される制御論理をさらに備える、Ｃ６に記載の時間デジタル変換器。
［Ｃ８］
前記アナログデジタル変換器は、前記時間電圧変換器の前記第１および第２の差動出力の電圧を比較し、比較信号を前記制御論理に供給するように構成される比較器をさらに備える、Ｃ７に記載の時間デジタル変換器。
［Ｃ９］
前記エッジ検出器は、複数のバッファおよび可変コンデンサを備え、ここにおいて、前記複数のバッファのサブセットの各々の両端間の遅延は、前記複数の可変コンデンサのサブセットの静電容量を変えることによって、前記第２の信号の期間の規定の一部分に調整される、Ｃ８に記載の時間デジタル変換器。
［Ｃ１０］
前記エッジ検出器は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップをさらに備える、Ｃ８に記載の時間デジタル変換器。
［Ｃ１１］
第１の信号および第２の信号の遷移時間の間の差をデジタル信号に変換する方法であって、前記第２の信号は、前記第１の信号の各期間中に複数の遷移を備え、前記方法は、
前記第１の信号の各期間中に、前記第１の信号の遷移に時間において最も近い前記第２の信号の遷移を検出することと、
第１および第２の差動出力を第１の電源電圧に充電することと、
第１の時間期間中の前記第１の信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成することと、
第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成することと、前記第１および第２の時間期間は重なり合わない、
前記第２の信号の前記検出された遷移と前記第１の信号の前記遷移との間の時間の差に比例する電圧を生成することと、
前記電圧をデジタル化することと、
を備える方法。
［Ｃ１２］
前記第１の導電路を第１および第２のトランジスタを介して形成することと、
前記第２の導電路を第３および第４のトランジスタを介して形成することと、
をさらに備えるＣ１１に記載の方法。
［Ｃ１３］
前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧に充電することと、
前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧に充電することと、
をさらに備えるＣ１２に記載の方法。
［Ｃ１４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、Ｃ１３に記載の方法。
［Ｃ１５］
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成することと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成することと、
をさらに備えるＣ１４に記載の方法。
［Ｃ１６］
前記第１および第２の差動出力の電圧の差を継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化することと、
前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行することと、
をさらに備えるＣ１５に記載の方法。
［Ｃ１７］
前記第１および第２の複数の信号を前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成すること、
をさらに備えるＣ１６に記載の方法。
［Ｃ１８］
比較信号を生成するために、前記第１および第２の差動出力の電圧を比較することと、
前記比較信号を前記制御論理へ引き渡すことと、
をさらに備えるＣ１７に記載の方法。
［Ｃ１９］
複数のバッファを直列に形成することと、
複数の可変コンデンサを前記複数のバッファの出力に配置することと、
前記第１の信号を前記複数のバッファのうちの第１のバッファの入力に印加することと、
前記複数のバッファのサブセットの各々の両端間の遅延が、前記第２の信号の期間の規定の一部分に調整されるように、前記複数の可変コンデンサの静電容量を変えることと、
をさらに備えるＣ１８に記載の方法。
［Ｃ２０］
前記第１の信号の前記遷移に時間において最も近い前記第２の信号の前記遷移を前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出すること、
をさらに備えるＣ１９に記載の方法。
［Ｃ２１］
第１の信号および第２の信号の遷移時間の間の差を時間に変換するように構成される命令を備える非一時的なコンピュータ可読記憶媒体であって、前記第２の信号は、前記第１の信号の各期間中に複数の遷移を備え、前記命令は、プロセッサによって実行されるとき、前記プロセッサに、
前記第１の信号の各期間中に、前記第１の信号の遷移に時間において最も近い前記第２の信号の遷移を検出させ、
第１および第２の差動出力を第１の電源電圧に充電させ、
第１の時間期間中の前記第１の信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成させ、
第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成させ、前記第１および第２の時間期間は重なり合わない、
前記第２の信号の前記検出された遷移と前記第１の信号の前記遷移との間の時間の差に比例する電圧を生成させ、
前記第１および第２の差動出力の電圧の差をデジタル化させる、
非一時的なコンピュータ可読記憶媒体。
［Ｃ２２］
前記命令は、さらに前記プロセッサに、
前記第１の導電路を第１および第２のトランジスタを介して形成させ、
前記第２の導電路を第３および第４のトランジスタを介して形成させる、
Ｃ２１に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ２３］
前記命令は、さらに前記プロセッサに、
前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧に充電させ、
前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧に充電させる、
Ｃ２２に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ２４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、Ｃ２３に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ２５］
前記命令は、さらに前記プロセッサに、
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成させ、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成させる、
Ｃ２４に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ２６］
前記命令は、さらに前記プロセッサに、
前記第１および第２の差動出力の電圧の前記差を継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化させ、
前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行させる、
Ｃ２５に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ２７］
前記命令は、さらに前記プロセッサに、
前記第１および第２の複数の信号を前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成させる、
Ｃ２６に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ２８］
前記命令は、さらに前記プロセッサに、
比較信号を生成するために、前記第１および第２の差動出力の電圧を比較させ、
前記比較信号を前記制御論理へ引き渡させる、
Ｃ２７に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ２９］
前記命令は、さらに前記プロセッサに、
複数のバッファを直列に形成させ、
複数の可変コンデンサを前記複数のバッファの出力に配置させ、
前記第１の信号を前記複数のバッファのうちの第１のバッファの入力に印加させ、
前記複数のバッファのサブセットの各々の両端間の遅延が、前記第２の信号の期間の規定の一部分に調整されるように、前記複数の可変コンデンサの静電容量を変えさせる、
Ｃ２８に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ３０］
前記命令は、さらに前記プロセッサに、
前記第１の信号の前記遷移に時間において最も近い前記第２の信号の前記遷移を前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出させる、
Ｃ２９に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ３１］
第１の信号および第２の信号の遷移時間の間の差を時間に変換するように構成されることを備える時間デジタル変換器であって、前記第２の信号は、前記第１の信号の各期間中に複数の遷移を備え、前記時間デジタル変換器は、
前記第１の信号の各期間中に、前記第１の信号の遷移に時間において最も近い前記第２の信号の遷移を検出するための手段と、
第１および第２の差動出力を第１の電源電圧に充電するための手段と、
第１の時間期間中の前記第１の信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成するための手段と、
第２の時間期間中の前記第２の信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成するための手段と、前記第１および第２の時間期間は重なり合わない、
前記第２の信号の前記検出された遷移と前記第１の信号の前記遷移との間の時間の差に比例する電圧を生成するための手段と、
前記第１および第２の差動出力の電圧の差をデジタル化するための手段と、
を備える時間デジタル変換器。
［Ｃ３２］
前記第１の導電路を第１および第２のトランジスタを介して形成するための手段と、
前記第２の導電路を第３および第４のトランジスタを介して形成するための手段と、
をさらに備えるＣ３１に記載の時間デジタル変換器。
［Ｃ３３］
前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧に充電するための手段と、
前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧に充電するための手段と、
をさらに備えるＣ３２に記載の時間デジタル変換器。
［Ｃ３４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、Ｃ３３に記載の時間デジタル変換器。
［Ｃ３５］
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
をさらに備えるＣ３４に記載の時間デジタル変換器。
［Ｃ３６］
前記第１および第２の差動出力の電圧の前記差をデジタル化するための前記手段は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、ここにおいて、前記時間デジタル変換器は、
前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行するための手段をさらに備える、
Ｃ３５に記載の時間デジタル変換器。
［Ｃ３７］
前記第１および第２の複数の信号を生成するための前記手段は、前記ＳＡＲアナログデジタル変換器に配置される制御論理である、Ｃ３６に記載の時間デジタル変換器。
［Ｃ３８］
比較信号を生成するために、前記第１および第２の差動出力の電圧を比較するための手段と、
前記比較信号を前記制御論理へ引き渡すための手段と、
をさらに備えるＣ３７に記載の時間デジタル変換器。
［Ｃ３９］
直列の複数のバッファと、
複数のバッファのうちの異なるバッファの出力にそれぞれ結合される複数の可変コンデンサと、
前記複数のバッファのサブセットの各々の両端間の遅延が、前記第２の信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えるための手段と、
をさらに備えるＣ３８に記載の時間デジタル変換器。
［Ｃ４０］
前記第１の信号の遷移に時間において最も近い前記第２の信号の前記遷移を検出するための前記手段は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを備える、Ｃ３９に記載の時間デジタル変換器。
［Ｃ４１］
誤差信号を生成するために、制御信号とループ信号との間の差を検出するように構成される検出器と、
ノイズの高周波成分を前記誤差信号からフィルタに通して除去するように構成されるループフィルタと、
前記フィルタに通された誤差信号に応答して、発振する信号を生成するように構成されるデジタル方式で制御される発振器と、
時間デジタル変換器と、
を備えるデジタル制御ロックループであって、前記時間デジタル変換器は、
基準クロック信号および前記発振する信号に応答するエッジ検出器と、前記発振する信号は、前記基準クロック信号の各期間中に複数のエッジを備え、前記エッジ検出器は、前記基準クロック信号の各期間中に、前記基準クロック信号のエッジに最も近い前記発振する信号のエッジを検出するように構成される、
前記発振する信号の前記検出されたエッジと前記基準クロック信号の前記エッジとの間の時間の差に比例する電圧を生成するように構成される時間電圧変換器と、
前記時間デジタル変換器によって生成される前記電圧をデジタル化するように構成されるアナログデジタル変換器と、前記デジタル化される電圧は、前記ループ信号を規定する、
を備える、デジタル制御ロックループ。
［Ｃ４２］
前記時間電圧変換器は、
前記時間電圧変換器の第１の差動出力と第１の電源電圧との間に、第１の導電路をもたらすように構成される第１および第２のトランジスタと、
前記時間電圧変換器の第２の差動出力と前記第１の電源電圧との間に、第２の導電路をもたらすように構成される第３および第４のトランジスタと
をさらに備える、Ｃ４１に記載のデジタル制御ロックループ。
［Ｃ４３］
前記時間電圧変換器は、
前記第１の差動出力を第２の電源電圧にリセットするように構成される第５のトランジスタと、
前記第２の差動出力を前記第２の電源電圧にリセットするように構成される第６のトランジスタと、
をさらに備える、Ｃ４２に記載のデジタル制御ロックループ。
［Ｃ４４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも低い、Ｃ４３に記載のデジタル制御ロックループ。
［Ｃ４５］
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
をさらに備えるＣ４４に記載のデジタル制御ロックループ。
［Ｃ４６］
前記アナログデジタル変換器は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、前記第１および第２の複数のコンデンサは、前記アナログデジタル変換器に対してサンプルおよびホールド動作を実行する、Ｃ４５に記載のデジタル制御ロックループ。
［Ｃ４７］
前記アナログデジタル変換器は、前記第１および第２の複数の信号を生成するように構成される制御論理をさらに備える、Ｃ４６に記載のデジタル制御ロックループ。
［Ｃ４８］
前記アナログデジタル変換器は、前記時間電圧変換器の前記第１および第２の差動出力の電圧を比較し、比較信号を前記制御論理に供給するように構成される比較器をさらに備える、Ｃ４７に記載のデジタル制御ロックループ。
［Ｃ４９］
前記エッジ検出器は、複数のバッファおよび可変コンデンサを備え、前記複数のバッファの各々の両端間の遅延は、前記発振する信号の期間の規定の一部分である、Ｃ４８に記載のデジタル制御ロックループ。
［Ｃ５０］
前記エッジ検出器は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップをさらに備える、Ｃ４９に記載のデジタル制御ロックループ。
［Ｃ５１］
発振する信号を基準クロック信号にロックさせる方法であって、前記発振する信号は、前記基準クロック信号の各期間中に複数の遷移を備え、前記方法は、
誤差信号を生成するために、制御信号とループ信号との間の差を検出することと、
前記誤差信号の高周波成分をフィルタに通して除去することと、
前記フィルタに通された誤差信号に応答して、前記発振する信号を生成することと、
前記基準信号の各期間中に、前記基準クロック信号の遷移に時間において最も近い前記発振する信号の遷移を検出することと、
第１および第２の差動出力を第１の電源電圧に充電することと、
第１の時間期間中の前記基準クロック信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成することと、
第２の時間期間中の前記発振する信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成することと、前記第１および第２の時間期間は重なり合わない、
前記発振する信号の前記検出された遷移と前記基準クロック信号の前記遷移との間の時間の差に比例する電圧を生成することと、
前記電圧をデジタル化することと、前記デジタル化される電圧が、前記ループ信号を規定する、
を備える方法。
［Ｃ５２］
前記第１の導電路を第１および第２のトランジスタを介して形成することと、
前記第２の導電路を第３および第４のトランジスタを介して形成することと、
をさらに備えるＣ５１に記載の方法。
［Ｃ５３］
前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧にリセットすることと、
前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧にリセットすることと、
をさらに備えるＣ５２に記載の方法。
［Ｃ５４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、Ｃ５３に記載の方法。
［Ｃ５５］
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成することと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成することと、
をさらに備えるＣ５４に記載の方法。
［Ｃ５６］
前記第１および第２の差動出力の電圧の差を継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化することと、
前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行することと、
をさらに備えるＣ５５に記載の方法。
［Ｃ５７］
前記第１および第２の複数の信号を前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成すること、
をさらに備えるＣ５６に記載の方法。
［Ｃ５８］
比較信号を生成するために、前記第１および第２の差動出力の電圧を比較することと、
前記比較信号を前記制御論理へ引き渡すことと、
をさらに備えるＣ５７に記載の方法。
［Ｃ５９］
複数のバッファを直列に形成することと、
複数の可変コンデンサを前記複数のバッファの出力に配置することと、
前記基準クロック信号を前記複数のバッファのうちの第１のバッファの入力に印加することと、
前記複数のバッファのサブセットの各々の両端間の遅延が、前記発振する信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えることと、
をさらに備えるＣ５８に記載の方法。
［Ｃ６０］
前記基準クロック信号の前記遷移に時間において最も近い前記発振する信号の前記遷移を前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出すること、
をさらに備えるＣ５９に記載の方法。
［Ｃ６１］
発振する信号を基準クロック信号にロックさせるように構成される命令を備える非一時的なコンピュータ可読記憶媒体であって、前記発振する信号は、前記基準信号の各期間中に複数の遷移を備え、前記命令は、プロセッサによって実行されるとき、前記プロセッサに、
誤差信号を生成するために、制御信号とループ信号との間の差を検出させ、
前記誤差信号の高周波成分をフィルタに通して除去させ、
前記フィルタに通された誤差信号に応答して、前記発振する信号を生成させ、
前記基準クロック信号の各期間中に、前記基準クロック信号の遷移に時間において最も近い前記発振する信号の遷移を検出させ、
第１および第２の差動出力を第１の電源電圧に充電させ、
第１の時間期間中の前記基準信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成させ、
第２の時間期間中の前記発振する信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成させ、前記第１および第２の時間期間は重なり合わない、
前記発振する信号の前記検出された遷移と前記基準クロック信号の前記遷移との間の時間の差に比例する電圧を生成させ、
前記第１および第２の差動出力の電圧の差をデジタル化させる、前記デジタル化される差は、前記ループ信号を規定する、
非一時的なコンピュータ可読記憶媒体。
［Ｃ６２］
前記命令は、さらに前記プロセッサに、
前記第１の導電路を第１および第２のトランジスタを介して形成させ、
前記第２の導電路を第３および第４のトランジスタを介して形成させる、
Ｃ６１に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ６３］
前記命令は、さらに前記プロセッサに、
前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧にリセットさせ、
前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧にリセットさせる、
Ｃ６２に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ６４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、Ｃ６３に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ６５］
前記命令は、さらに前記プロセッサに、
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサを形成させ、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサを形成させる、
Ｃ６４に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ６６］
前記命令は、さらに前記プロセッサに、
前記第１および第２の差動出力の電圧の前記差を、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器を使用してデジタル化させ、
前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行させる、
Ｃ６５に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ６７］
前記命令は、さらに前記プロセッサに、
前記第１および第２の複数の信号を、前記ＳＡＲアナログデジタル変換器に配置される制御論理を使用して生成させる、
Ｃ６６に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ６８］
前記命令は、さらに前記プロセッサに、
比較信号を生成するために、前記第１および第２の差動出力の電圧を比較させ、
前記比較信号を前記制御論理へ引き渡させる、
Ｃ６７に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ６９］
前記命令は、さらに前記プロセッサに、
複数のバッファを直列に形成させ、
複数の可変コンデンサを前記複数のバッファの出力に配置させ、
前記第１の基準クロック信号を前記複数のバッファのうちの第１のバッファの入力に印加させ、
前記複数のバッファのサブセットの各々の両端間の遅延が、前記発振する信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えさせる、
Ｃ６８に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ７０］
前記命令は、さらに前記プロセッサに、
前記基準クロック信号の前記遷移に時間において最も近い前記発振する信号の前記遷移を、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを使用することによって検出させる、
Ｃ６９に記載の非一時的なコンピュータ可読記憶媒体。
［Ｃ７１］
誤差信号を生成するために、制御信号とループ信号との間の差を検出するための手段と、
ノイズの高周波成分を前記誤差信号からフィルタに通して除去するための手段と、
前記フィルタに通された誤差信号に応答して、発振する信号を生成するための手段と、
基準信号の各期間中に、基準クロック信号の遷移に時間において最も近い前記発振する信号の遷移を検出する手段と、
第１および第２の差動出力を第１の電源電圧に充電するための手段と、
第１の時間期間中の前記基準クロック信号の前記遷移に応答して、前記第１の差動出力と第２の電源電圧との間に、第１の導電路を形成するための手段と、
第２の時間期間中の前記発振する信号の前記検出されたエッジに応答して、前記第２の差動出力と前記第２の電源電圧との間に、第２の導電路を形成するための手段と、前記第１および第２の時間期間は重なり合わない、
前記発振する信号の前記検出された遷移と前記基準クロック信号の前記遷移との間の時間の差に比例する電圧を生成するための手段と、
前記第１および第２の差動出力の電圧の差をデジタル化するための手段と、前記デジタル化される差は、前記ループ信号を規定する、
を備えるデジタル制御ロックループ。
［Ｃ７２］
前記第１の導電路を第１および第２のトランジスタを介して形成するための手段と、
前記第２の導電路を第３および第４のトランジスタを介して形成するための手段と、
をさらに備える、Ｃ７１に記載のデジタル制御ロックループ。
［Ｃ７３］
前記第１の差動出力を第５のトランジスタを介して前記第１の電源電圧にリセットするための手段と、
前記第２の差動出力を第６のトランジスタを介して前記第１の電源電圧にリセットするための手段と
をさらに備える、Ｃ７１に記載のデジタル制御ロックループ。
［Ｃ７４］
前記第５および第６のトランジスタは、ＮＭＯＳトランジスタであり、前記第２の電源電圧は、前記第１の電源電圧よりも高い、Ｃ７３に記載のデジタル制御ロックループ。
［Ｃ７５］
第１の複数の信号のうちの異なる信号に応答して、前記第１の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第１の複数のコンデンサと、
第２の複数の信号のうちの異なる信号に応答して、前記第２の差動出力と前記第２の電源電圧との間に結合されるように、それぞれ構成される第２の複数のコンデンサと、
をさらに備える、Ｃ７４に記載のデジタル制御ロックループ。
［Ｃ７６］
前記第１および第２の差動出力の電圧の前記差をデジタル化するための前記手段は、継続的近似化レジスタ（ＳＡＲ）アナログデジタル変換器であり、ここにおいて、前記時間デジタル変換器は、
前記第１および第２の複数のコンデンサを使用して、サンプルおよびホールド動作を実行するための手段、
をさらに備える、Ｃ７５に記載のデジタル制御ロックループ。
［Ｃ７７］
前記第１および第２の複数の信号を生成するための前記手段は、前記ＳＡＲアナログデジタル変換器に配置される制御論理である、Ｃ７６に記載のデジタル制御ロックループ。
［Ｃ７８］
比較信号を生成するために、前記第１および第２の差動出力の電圧を比較するための手段と、
前記比較信号を前記制御論理へ引き渡すための手段と、
をさらに備える、Ｃ７７に記載のデジタル制御ロックループ。
［Ｃ７９］
直列の複数のバッファと、
複数のバッファのうちの異なるバッファの出力にそれぞれ結合される複数の可変コンデンサと、
前記複数のバッファのサブセットの各々の両端間の遅延が、前記発振する信号の期間の規定の一部分となるように、前記複数の可変コンデンサの静電容量を変えるための手段と、
をさらに備える、Ｃ７８に記載のデジタル制御ロックループ。
［Ｃ８０］
前記基準クロック信号の遷移に時間において最も近い前記発振する信号の前記遷移を検出するための前記手段は、前記複数のバッファの複数の出力信号によって駆動される複数のクロック入力端子を有する複数のフリップフロップを備える、Ｃ７８に記載のデジタル制御ロックループ。