(57)【特許請求の範囲】
【請求項１】
デ−タが記憶される不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルの出力ラインに接続され、センス信号に応じて放電されるコンデンサと、前記コンデンサの放電によって前記不揮発性半導体メモリセルに電流を流し、前記出力ラインをセンスすることにより、前記不揮発性半導体メモリセルに書き込まれたデータ内容に応じて生起せしめられる前記出力ラインの電圧変化をセンスするセンス回路と、前記コンデンサを充電する充電回路とを備えることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記コンデンサは、前記不揮発性半導体メモリセルのセンス期間以外の期間に充電するように構成されていることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記コンデンサの一端と前記出力ラインとの間にスイッチを具備し、前記コンデンサの一端と前記出力ラインとを接続もしくは遮断するように構成したことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記不揮発性半導体メモリセルのセンス信号を制御するタイミング信号を発生するタイミング信号発生回路を具備し、このタイミング信号発生回路からのタイミング信号に応じて前記センス回路を駆動することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
デ−タが記憶される不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルの出力ラインに接続され、第１のセンス信号に応じて放電される第１のコンデンサと、前記不揮発性半導体メモリセルの出力ラインに接続され、第２のセンス信号に応じて放電される第２のコンデンサと、前記第１または第２のコンデンサを交互に放電動作させるように前記第１または第２のコンデンサに前記第１または第２のセンス信号を送出する制御回路と、前記第１または第２のコンデンサから前記不揮発性半導体メモリセルに電流を流し、前記出力ラインをセンスすることにより、前記不揮発性半導体メモリセルに書き込まれたデータ内容に応じて生起せしめられる前記出力ラインの電圧変化をセンスするセンス回路と、前記第１または第２のコンデンサを充電する充電回路とを備えることを特徴とする不揮発性半導体メモリ装置。
【請求項６】
前記不揮発性半導体メモリセルのセンス信号を制御するタイミング信号を発生するタイミング信号発生回路を具備し、このタイミング信号発生回路からのタイミング信号に応じて前記センス回路を駆動することを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記充電回路は、前記第１または第２のコンデンサを、前記不揮発性半導体メモリセルのセンス期間以外の期間に充電するように構成されていることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第１または第２のコンデンサの一端と前記出力ラインとの間にスイッチを具備し、前記コンデンサの一端と前記出力ラインとを接続もしくは遮断するように構成したことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項９】
前記センス回路と前記第１または第２のコンデンサとを接続もしくは遮断するスイッチと、前記不揮発性半導体メモリセルのセンス信号を制御するタイミング信号を発生するタイミング信号発生回路とを備え、このタイミング信号発生回路からのタイミング信号に応じて前記センス回路及び前記スイツチを駆動することを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するもので、センスアンプに加える信号の印加方法を改良することにより、不揮発性半導体メモリセルのデータを高速で読み出すことができる不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
現在、ＬＳＩメモリの一種であるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）において、マスクＲＯＭ，ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ），ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ），ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）等の不揮発性半導体メモリがある。特に、ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値電圧の変化を制御ゲートによって検出することで、データの記憶を行わせるようになっている。また、ＥＥＰＲＯＭには、メモリチップ全体でデータの消去を行うか、あるいは、不揮発性半導体メモリセルアレイを任意のブロックに分けてその各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭ（フラッシュメモリとも称す。）がある。フラッシュＥＥＰＲＯＭを構成する不揮発性半導体メモリセルは、スプリットゲート型とスタックトゲート型に大きく分類される。
【０００３】
スプリットゲート型のフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（Ｇ１１Ｃ  １３／  ００）に開示されている。
【０００４】
図２に、同公報（ＷＯ９２／１８９８０）に記載されているスプリットゲート型不揮発性半導体メモリセル１０１の断面構造を示す。
【０００５】
例えば、Ｐ型単結晶シリコン基板１０２上にＮ型のソースＳおよびドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲートＣＧが形成されている。制御ゲートＣＧの一部は、第１の絶縁膜１０３を介してチャネルＣＨ上に配置され、選択ゲート１０５を構成している。第２の絶縁膜１０４に囲まれた浮遊ゲートＦＧに電子を蓄えることでデータの記憶を行う。
【０００６】
このようなフラッシュメモリの読み出し回路は、図７のごとき構成を有する。
【０００７】
図７において、不揮発性半導体メモリセル１、２…にはワードライン３が共通に配線され、ビットライン４，５…はそれぞれ独立に配線されており、各ビットライン４，５…は、後述するＩ／Ｏライン１０で共通化され、一端が電源電圧（例えば、ＶＤＤ）に接続され、かつ他端がこのＩ／Ｏライン１０に接続されたＮチャネル型ＭＯＳトランジスタ１８により、所定のプリチャージ電圧が供給される。また、ビットライン４，５…にはカラムライン６，７…により駆動されるＮチャネル型ＭＯＳトランジスタ８，９…が存在する。
【０００８】
前記ビットライン４，５…は、Ｉ／Ｏライン１０で共通化され電流ミラー回路を使用したセンスアンプ１１に接続される。センス信号（読み出し信号）に応じてＮチャネル型ＭＯＳトランジスタ１２がオンするとセンスアンプ１１は動作する。
【０００９】
今、センス時となり、カラムライン６が選択されＮチャネル型ＭＯＳトランジスタ８がオンし不揮発性半導体メモリセル１がオン状態（消去状態）であるとする。センス信号によりＮチャネル型ＭＯＳトランジスタ１２がオンし、センスアンプ１１が動作し不揮発性半導体メモリセルにバイアス電流を加えるＰチャネル型ＭＯＳトランジスタ１４がオンし不揮発性半導体メモリセル１に電流が流れる。すると、Ｉ／Ｏライン１０の電圧はグランド方向に低下する。Ｉ／Ｏライン１０の電圧が低下すると、Ｎチャネル型ＭＯＳトランジスタ１５がオフ傾向となり、Ｐチャネル型ＭＯＳトランジスタ１４がオフ傾向となる。その結果、Ｎチャネル型ＭＯＳトランジスタ１５はオフし、Ｎチャネル型ＭＯＳトランジスタ１６はオンする。
【００１０】
従って、出力端子１７には増幅された「Ｌ」レベルの信号が得られる。
【００１１】
また、不揮発性半導体メモリセル１がオフ状態（プログラム状態）であると、逆極性の同様の動作が起こり出力端子１７には増幅された「Ｈ」レベルの信号が得られる。
【００１２】
従って、図７の回路によれば、フラッシュメモリのデータを読み出しながら増幅できる。
【００１３】
【発明が解決しようとする課題】
しかしながら、図７の回路ではデータの読み出しに時間がかかるという問題があった。即ち、図７の回路ではセンスアンプ１１を構成する差動アンプを反転させるのに必要な信号レベルを得るには所定量の電流を不揮発性半導体メモリセルに流し、この不揮発性半導体メモリセルに書き込まれたデータ内容により、Ｉ／Ｏライン１０の電圧が変化した状態をセンスする必要があり、所定の時間を要していた。この所定の時間は、設計者が直接には管理できず、あらゆるセルの中で最長の時間のものが製品の規格値となるので安定せず遅くなる。
【００１４】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、データが記憶される不揮発性半導体メモリセル１，２…と、この不揮発性半導体メモリセル１，２…のＩ／  Ｏライン１０に接続され、センス信号に応じて充放電されるコンデンサ２３と、前記Ｉ／Ｏライン１０をセンスするセンス回路（ラッチ回路２５）とを備えることを特徴とする。
【００１５】
また、本発明は、データが記憶される不揮発性半導体メモリセル１，２…と、この不揮発性半導体メモリセル１，２…のＩ／Ｏライン１０に接続され、センス信号に応じて充放電されるコンデンサ２３，４２と、前記Ｉ／Ｏライン１０をセンスするセンス回路（ラッチ回路２５）とを備えることを特徴とする。
【００１６】
更に、本発明は、データが記憶される不揮発性半導体メモリセル１，２…と、この不揮発性半導体メモリセル１，２…のＩ／Ｏライン１０に接続され、センス信号に応じて充放電されるコンデンサ２３，４２と、前記Ｉ／Ｏライン１０をセンスするセンス回路（ラッチ回路２５）と、前記不揮発性半導体メモリセル１，２…のセンス信号から生成したタイミング信号Ｓ１，Ｓ２，Ｓ３を発生するタイミング信号発生回路２６とを備え、このタイミング信号発生回路２６からのタイミング信号Ｓ１，Ｓ２，Ｓ３に応じて前記センス回路（ラッチ回路２５）を駆動することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の一実施形態について図１を参照しながら詳述する。
【００１８】
２０は不揮発性半導体メモリセル１，２…のデータ内容を読み出すためのセンス信号（または、ｓｅｎｓｅ信号と称す）が印加される端子、２２はセンス信号に応じてあらかじめコンデンサ２３に充電していた電荷を放電させて、Ｉ／Ｏライン１０に印加するＰチャネル型ＭＯＳトランジスタ、２４はセンス信号以外の期間にコンデンサ２３を充電するためにオンするＰチャネル型ＭＯＳトランジスタである。尚、前記端子２０からセンス信号は、インバータ１９を通って前記Ｐチャネル型ＭＯＳトランジスタ２２のゲートに入力される。
【００１９】
２５はＩ／Ｏライン１０から読み出された信号をセンスしてからラッチするラッチ回路、２６はｓｅｎｓｅ信号の印加タイミングに応じて信号Ｓ１、Ｓ２、Ｓ３を発生するタイミング信号発生回路、２７は信号Ｓ１に応じてＩ／Ｏライン１０とラッチ回路２５とを接続又は遮断するＮチャネル型ＭＯＳトランジスタ、２８は信号Ｓ１に応じてある基準電圧（本実施形態では、便宜的に例えば、ＶＤＤ／２としている。）とラッチ回路２５とを接続又は遮断するＮチャネル型ＭＯＳトランジスタ、２９はバッファである。
【００２０】
尚、図１において図７と同一の回路素子等については同一の符号を付し説明を省略する。
【００２１】
まず、図１の不揮発性半導体メモリセルの基本的な動作説明を行う。
【００２２】
図３に、スプリットゲート型不揮発性半導体メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成を示す。
【００２３】
不揮発性半導体メモリセルアレイ１２２は、複数の不揮発性半導体メモリセル１０１がマトリックス状に配置されて構成されている。行（ロウ）方向に配列された各不揮発性半導体メモリセル１０１の制御ゲートＣＧは、共通のワードラインＷＬａ〜ＷＬｚに接続されている。列（カラム）方向に配列された各不揮発性半導体メモリセル１０１のドレインＤは、共通のビットラインＢＬａ〜ＢＬｚに接続されている。全ての不揮発性半導体メモリセル１０１のソースＳは共通ソースラインＳＬに接続されている。
【００２４】
各ワードラインＷＬａ〜ＷＬｚはロウデコーダ１２３に接続され、各ビットラインＢＬａ〜ＢＬｚはカラムデコーダ１２４に接続されている。
【００２５】
外部から印加されたロウアドレスおよびカラムアドレスは、アドレスピン１２５に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン１２５からアドレスバッファ１２６を介してアドレスラッチ１２７へ転送される。アドレスラッチ１２７でラッチされた各アドレスのうち、ロウアドレスはロウデコーダ１２３へ転送され、カラムアドレスはカラムデコーダ１２４へ転送される。
【００２６】
ロウデコーダ１２３は、アドレスラッチ１２７でラッチされたロウアドレスに対応したワードラインＷＬａ〜ＷＬＺを選択し、その選択したワードラインとゲート電圧制御回路１３４とを接続する。
【００２７】
カラムデコーダ１２４は、アドレスラッチ１２７でラッチされたカラムアドレスに対応したビットラインＢＬａ〜ＢＬｚを選択し、その選択したビットラインとドレイン電圧制御回路１３３とを接続する。
【００２８】
ゲート電圧制御回路１３４は、ロウデコーダ１２３を介して接続されたワードラインの電位を、図４に示す各動作モードに対応して制御する。ドレイン電圧制御回路１３３は、カラムデコーダ１２４を介して接続されたビットラインの電位を、図４に示す各動作モードに対応して制御する。
【００２９】
共通ソースラインＳＬはソース電圧制御回路１３２に接続されている。ソース電圧制御回路１３２は、共通ソースラインＳＬの電位を、図４に示す各動作モードに対応して制御する。
【００３０】
外部から指定されたデータは、データピン１２８に入力される。そのデータは、データピン１２８から入力バッファ１２９を介してカラムデコーダ１２４へ転送される。カラムデコーダ１２４は、前記のように選択したビットラインの電位を、そのデータに対応して制御する。
【００３１】
任意の不揮発性半導体メモリセル１０１から読み出されたデータは、ビットラインＢＬａ〜ＢＬｚからカラムデコーダ１２４を介してセンスアンプ群１３０へ転送される。センスアンプ群１３０は、数個のセンスアンプ（図示略）から構成されている。カラムデコーダ１２４は、選択したビットラインと各センスアンプとを接続する。
【００３２】
センスアンプ群１３０で判別されたデータは、出力バッファ１３１からデータピン１２８を介して外部へ出力される。
【００３３】
尚、上記した各回路（１２３〜１３４）の動作は制御コア回路１４０によって制御される。
【００３４】
このように図３の如き周辺回路で図１の不揮発性半導体メモリセル１，２…が読み出される。図１のセンス（読み出し）動作について図５を参照しながら説明する。図５（ロ）に示すカラムライン６に加わる「Ｈ」レベルの信号発生前ではＩ／Ｏライン１０の電圧は、図５（ハ）に示すように＋ＶＤＤ／２にプリチャージされている。図５（ニ）の信号Ｓ１は「Ｈ」レベルであり、Ｎチャネル型ＭＯＳトランジスタ２７，２８はオンしている。
【００３５】
また、ＳＥＮＳＥ信号が印加される端子２０には、その初期状態において、図５（イ）に示すように「Ｌ」レベルが印加されている。
【００３６】
図５（イ）の「Ｌ」レベルのＳＥＮＳＥ信号がＰチャネル型ＭＯＳトランジスタ２２、２４に加わると、トランジスタ２２がオフし、トランジスタ２４がオンする。このため、コンデンサ２３には、電源電圧（例えば、＋ＶＤＤ）が充電される。一方、信号Ｓ２とＳ３には、図５（ホ），（ヘ）に示すように電圧＋ＶＤＤ／２が発生しており、ラッチ回路２５はノードがすべて電圧＋ＶＤＤ／２となり動作不能状態となっている。
【００３７】
この状態から図５（ロ）に示すようにカラムライン６の信号が立ち上がり、このときの不揮発性半導体メモリセル１がオン（消去状態）であったとすると、ビットライン４に電流が流れＩ／Ｏライン１０の電圧は、図５（ハ）に示すように一時的に低下する。
【００３８】
このカラムライン６の信号の立ち上がりの直後に、図５（イ）に示すＳＥＮＳＥ信号が立ち上がると、前記トランジスタ２２がオンし、トランジスタ２４がオフする。このため、前述したように、予めセンス期間以外の期間にコンデンサ２３に充電された所定電圧がＩ／Ｏライン１０に供給されるため、このＩ／Ｏライン１０の電圧は、図５（ハ）に示すように一瞬、増加するが、不揮発性半導体メモリセル１を通って直ちに放電され、低下する。そして、このＩ／Ｏライン１０の電圧低下がラッチ回路２５（センス機能を有する）が動作するのに十分な値まで低下するのを見計らい「Ｌ」レベルの信号Ｓ１をトランジスタ２７，２８に印加する。すると、トランジスタ２７，２８がオフして、Ｉ／Ｏライン１０とラッチ回路２５が遮断される。
【００３９】
一方、信号Ｓ２とＳ３は、図５（ホ），（ヘ）に示されるようにセンス時以外は電圧＋ＶＤＤ／２に固定されている。そして、図５（ニ）の信号Ｓ１の立ち下がり後に、信号Ｓ２は図５（ホ）に示すようにグランドレベルとなり、信号Ｓ３は図５（ヘ）に示すように電源電圧＋ＶＤＤレベルとなる。トランジスタ２７，２８がオフしてもＩ／Ｏライン１０のデータは、ライン容量により入力ラインＲ１に残っている。図５（ニ）の信号Ｓ１の立ち下がりタイミングは、Ｉ／Ｏライン１０の電圧が低下し、電圧＋ＶＤＤ／２より小さくラッチ回路２５が反転できるレベル差となってからに設定されている。このため、ラッチ回路２５は、初めて動作可能となり正帰還動作し、ラッチ回路２５の一方の入力ラインＲ１は「Ｌ」レベルにラッチされ、他方の入力ラインＲ２は「Ｈ」レベルにラッチされる。この時、トランジスタ２７がオフしているのでラッチ回路２５は、トランジスタ２７の左側（紙面に対して）に配置されている容量性の負荷を駆動する必要がなく、高速で反転できる。
【００４０】
また、本発明の不揮発性半導体メモリセルでは、センス開始時において、予めセンス期間以外の期間に充電しておいたコンデンサ２３の電荷をＩ／Ｏライン１０に供給することで、ラッチ回路２５側に読み出し信号を伝達させているので信号の伝達が早くなる。さらに本発明によれば、信号Ｓ１乃至Ｓ３の発生タイミングをタイミング信号発生回路２６により、インバータ等を使用した遅延回路により設計者が設定できるので読み出しタイミングを自由に設定できるとともに短縮できる。
【００４１】
このため、不揮発性半導体メモリセル１からの読み出し信号を高速でラッチ回路２５から取り出せる。
【００４２】
そして、ラッチ回路２５の出力信号は、バッファ２９に印加され出力端子１７から「Ｌ」レベルの出力信号が得られる。
【００４３】
また、不揮発性半導体メモリセル１がオフ（プログラム状態）であった場合には、トランジスタ２２がオンすると、Ｉ／Ｏライン１０の電圧はコンデンサ２３の電荷により＋ＶＤＤ／２以上のレベルに充電される。そして、この高いレベルの信号がラッチ回路２５でラッチされ、前述の場合と同様の動作により、高速に「Ｈ」レベルの信号が出力端子１７から得られる。
【００４４】
以下、本発明の他の実施形態について図６を参照しながら説明する。
【００４５】
ここで、他の実施形態と前述した一実施形態との相違点は、図６に示すように、前述した一実施形態で説明した充放電回路を複数個（本実施形態では、一実施形態の充放電回路２０Ａに加えて、充放電回路２１Ａを設けた一例を開示している。）設けて、それらを交互に動作させるようにしたことである。
そして、その構成は、不揮発性半導体メモリセル１，２…のデータ内容を読み出すためのセンス１信号（または、ｓｅｎｓｅ１信号と称す）が印加される端子２０に加えて、不揮発性半導体メモリセル１，２…のデータ内容を読み出すためのセンス２信号（または、ｓｅｎｓｅ２信号と称す）が印加される端子２１が設けられている。そして、前記充放電回路２０Ａの他の構成であるインバータ１９、Ｐチャネル型ＭＯＳトランジスタ２２、コンデンサ２３及びＰチャネル型ＭＯＳトランジスタ２４に対応するように、インバータ３９、Ｐチャネル型ＭＯＳトランジスタ４０、コンデンサ４２及びＰチャネル型ＭＯＳトランジスタ４１が設けられて成る充放電回路２１Ａが構成されている。
【００４６】
このような構成を採用し、端子２０，２１からのセンス信号を信号の到来ごとにｓｅｎｓｅ１信号とｓｅｎｃｅ２信号とに振り分ける理由について説明する。これはセンス信号が連続して到来する場合にコンデンサ２３が１個では、その充電が間に合わなくなるのを防止する目的で配置されている。このように複数の充電回路を配置することの効果として、複数の充電回路を交互に作動させることで高速動作時における、充電時間を実質見えなくすることができる。
【００４７】
即ち、トランジスタ２２がオンしセンス動作している期間に（コンデンサ２３に充電されていた電圧が放電されて、Ｉ／Ｏライン１０に供給される。）、トランジスタ４０をオフさせトランジスタ４１をオンさせてコンデンサ４２を充電させておく。そうすれば、次のセンス信号が到来したときにはコンデンサ２３は使用せず、充電されているコンデンサ４２を使えるので（この間に、コンデンサ２３を充電する。）、センス信号の周期が早くても読み出しが可能となる。
コンデンサ４２を使用する場合には端子２０には「Ｌ」レベルの信号が印加され続けコンデンサ２３は充電状態を維持する。端子２０には図５（イ）に示す「Ｌ」レベルから「Ｈ」レベルに変化するｓｅｎｓｅ１信号が印加される。
【００４８】
尚、本発明の不揮発性半導体メモリ装置において、コンデンサ２３，４２の容量は、プロセス条件により種々の値に設定されることになり、セルサイズに占める面積も異なるが、その面積比を考慮した場合には、例えば、４Ｍ（メガ）ビットの不揮発性半導体メモリセルを例にとれば、２０４８ビットラインに対して１２８ビットライン毎にＩ／Ｏライン１０を分割すると、セルサイズに占める面積も小さくできる。
【００４９】
また、本発明の不揮発性半導体メモリ装置は、スプリットゲート型のフラッシュメモリ（ＥＥＰＲＯＭ含む）に限らず、スタックゲート型のフラッシュメモリや、その他の不揮発性半導体メモリであるマスクＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭ等にも適用されるものである。
【００５０】
【発明の効果】
本発明によれば、センス開始時において、予めセンス期間以外の期間に充電しておいたコンデンサの電荷をＩ／Ｏラインに供給するようにしたことで、ラッチ回路側に読み出し信号を伝達させているので信号の伝達が早くなる。
【００５１】
また、本発明によれば、不揮発性半導体メモリセルの出力ラインに接続される、充放電回路を複数個設け、順番に使用しているので高速でデータを読み出す際にも動作可能となる。
【００５２】
さらに本発明によれば、信号Ｓ１乃至Ｓ３の発生タイミングをタイミング信号発生回路により、インバータ等を使用した遅延回路により設計者が設定できるので読み出しタイミングを自由に設定できるとともに短縮できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性半導体メモリ装置を示すブロック図である。
【図２】スプリットゲート型不揮発性半導体メモリセルの断面図である。
【図３】本発明の不揮発性半導体メモリ装置の周辺を示すブロック図である。
【図４】本発明の不揮発性半導体メモリ装置の動作説明に供するための図である。
【図５】図１の動作説明に供するための波形図である。
【図６】本発明の他の実施形態の不揮発性半導体メモリ装置を示すブロック図である。
【図７】従来の不揮発性半導体メモリ装置の回路例である。
【符号の説明】
１      不揮発性半導体メモリセル
１０      Ｉ／Ｏライン
２０      端子
２１      端子
２２      トランジスタ
２３      コンデンサ
２５      ラッチ回路
２６      タイミング信号発生回路
２７      トランジスタ
２８      トランジスタ
２９      バッファ
４０      トランジスタ
４２      コンデンサ
【図１】
0003600054.tif 000002
【図２】
0003600054.tif 000003
【図３】
0003600054.tif 000004
【図４】
0003600054.tif 000005
【図５】
0003600054.tif 000006
【図６】
0003600054.tif 000007
【図７】
0003600054.tif 000008