(57)【特許請求の範囲】
【請求項１】
半導体基板に、研磨ストッパー膜を堆積した後、該研磨ストッパー膜上にフォトレジストを塗布し、該フォトレジストの素子分離領域となる領域を開口する工程と、
前記フォトレジストをエッチングマスクに用いて、ドライエッチングにより、前記研磨ストッパー膜を除去し、更に、所定の深さの溝を前記半導体基板に形成する工程と、
前記フォトレジストを除去した後、前記溝を埋設するように、溝の深さに相当する膜厚の第１の絶縁膜及び該第１の絶縁膜と同一エッチング工程でエッチング可能で且つエッチングレートの高い第２の絶縁膜を順次堆積する工程と、
前記研磨ストッパー膜表面が露出するまで、前記第１絶縁膜及び第２絶縁膜をＣＭＰ法を用いて研磨する工程と、
前記研磨ストッパー膜を除去した後、同一のエッチング剤を用いて、前記第１の絶縁膜及び第２の絶縁膜をエッチング除去することにより、素子分離領域を形成する工程とを有することを特徴とする、半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜はＵＳＧ膜であり、前記第２の絶縁膜がＬＴＯ膜であり、且つ、前記エッチング剤にフッ酸を用いることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＬＴＯ膜のウエットエッチングレートを前記ＬＴＯ膜をアニールする際のアニール温度を制御することによって行なうことを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜及び第２の絶縁膜のエッチングは、研磨ストッパー膜をリン酸で除去した後、フッ酸で行うことを特徴とする、請求項１乃至請求項４に記載の半導体装置の製造方法。
【請求項５】
上記研磨ストッパー膜にシリコン窒化膜を用い、該シリコン窒化膜と前記半導体基板との間にシリコン酸化膜を形成することを特徴とする、請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は半導体装置の製造方法、更に詳しくは、シャロウトレンチ素子分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ、以下、「ＳＴＩ」と略す）法を用いた、素子分離方法に関するものである。
【０００２】
【従来の技術】
従来、半導体装置の製造において、素子分離法としては、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法が広く用いられてきた。しかしながら、加工寸法の微細化に伴い、熱酸化を用いたＬＯＣＯＳ法では、バーズビークなどの問題が生じてきた。
【０００３】
そこで、ＬＯＣＯＳ法の問題点を解決するための手段として、ＳＴＩ法が提案された。ＳＴＩ法は、シリコン基板にトレンチと呼ばれる溝を形成し、絶縁膜を埋め込んだ後に、ＣＭＰ法を用いて、トレンチに埋め込まれた絶縁膜以外の絶縁膜を除去することで、素子分離領域を形成する。ＬＯＣＯＳ法と比較して、絶縁膜をプラズマＣＶＤ法などにより形成できるため、熱工程を低減することができるので、バーズビークなどの問題は大幅に改善できる。
【０００４】
【発明が解決しようとする課題】
しかし、ＳＴＩ法特有の課題もある。ＬＯＣＯＳ法では、熱酸化を利用するため、素子分離形成後の表面の凹凸は比較的なだらかな形状になるのに対して、ＳＴＩ法では、絶縁膜のＣＭＰ法による研磨の後の素子分離の端部は、ほぼ基板に対して垂直な形状となる。これにより、後工程のゲート電極形成において、図４に示すように、フォトリソグラフィでのパターンのくびれやゲート電極エッチング時のポリシリコン残り２５などの問題が生じる。図４は従来技術の課題の説明に供する図であり、符号２１はシリコン基板、２２はシャロウトレンチ素子分離（ＳＴＩ）領域、２３はゲート絶縁膜、２４はゲート電極を示す。
【０００５】
この問題に対して、例えば、特開平１０−１４４７８１号公報のように、ＳＴＩ領域形成時にＳｉＮ膜をＣＭＰストッパーとして用いてＳＴＩ領域の段差を防ぐ方法や、ＳＴＩ領域における突起領域をエッチバックで除去する方法などがある。
【０００６】
以下、図５を用いて上記方法を説明する。尚、図５は従来のシャロウトレンチ素子分離領域の形成工程図である。
【０００７】
まず、図５（ａ）に示すように、シリコン基板１１上に、ＣＶＤ法により、第１のシリコン窒化膜１２、第１のシリコン酸化膜１３、第２のシリコン窒化膜１４及び第２のシリコン酸化膜１５を順次形成する。次に、リソグラフィ技術を用いて、トレンチ形成予定領域に開口を有するレジスト膜（図示せず）を形成する。次に、図５（ｂ）に示すように、ＲＩＥ法により、レジスト膜（図示せず）をマスクに用いて、第２のシリコン酸化膜１５の表面から、シリコン基板１１内に達する異方性エッチングを行なって、トレンチ部１１Ａを形成する。
【０００８】
次に、図５（c）に示すように、レジスト膜（図示せず）を除去した後、ＣＶＤ法により、埋め込み酸化膜（第３のシリコン酸化膜１６）及びＣＭＰ法を行なった際の凹所生成抑制膜（第３のシリコン窒化膜１７）を形成する。
【０００９】
次に、図５（ｄ）に示すように、ＣＭＰ法を用いて、第３のシリコン窒化膜１７から研磨して、第２のシリコン窒化膜１４表面が露出した時点で研磨を停止する。次に、図５（ｅ）に示すように、ウエットエッチングで、第３のシリコン窒化膜１７及び第２のシリコン窒化膜１４を除去する。次に、図５（ｆ）に示すように、ＲＩＥ法により、第１のシリコン酸化膜１３を除去すると共に、第３のシリコン酸化膜１６からなる凸部１６Ａの高さを低減する。その後、図５（ｇ）に示すように、第１のシリコン窒化膜１２をウエットエッチングに除去し、シリコン基板１１表面を露出させる。
【００１０】
しかしながら、ＣＭＰ及びエッチバック工程のストッパー膜を多層に積層し、更にそれぞれの膜種毎の除去工程が必要となるなど、非常に工程数が増加する、即ち、コストが増加する問題を抱えている。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板に、研磨ストッパー膜を堆積した後、該研磨ストッパー膜上にフォトレジストを塗布し、該フォトレジストの素子分離領域となる領域を開口する工程と、
前記フォトレジストをエッチングマスクに用いて、ドライエッチングにより、前記研磨ストッパー膜を除去し、更に、所定の深さの溝を前記半導体基板に形成する工程と、
前記フォトレジストを除去した後、前記溝を埋設するように、溝の深さに相当する膜厚の第１の絶縁膜及び該第１の絶縁膜と同一エッチング工程でエッチング可能で且つエッチングレートの高い第２の絶縁膜を順次堆積する工程と、
前記研磨ストッパー膜表面が露出するまで、前記第１絶縁膜及び第２絶縁膜をＣＭＰ法を用いて研磨する工程と、
前記研磨ストッパー膜を除去した後、同一のエッチング剤を用いて、前記第１の絶縁膜及び第２の絶縁膜をエッチング除去することにより、素子分離領域を形成する工程とを有することを特徴とするものである。
【００１２】
また、本発明の半導体装置の製造方法は、前記第１の絶縁膜はＵＳＧ膜であり、前記第２の絶縁膜がＬＴＯ膜であり、且つ、前記エッチング剤にフッ酸を用いることが望ましい。
【００１３】
また、本発明の半導体装置の製造方法は、前記ＬＴＯ膜のウエットエッチングレートを前記ＬＴＯ膜をアニールする際のアニール温度を制御することによって行なうことが望ましい。
【００１４】
また、前記第１の絶縁膜及び第２の絶縁膜のエッチングは、研磨ストッパー膜をリン酸で除去した後、フッ酸で行うことが望ましい。
【００１５】
また、上記研磨ストッパー膜にシリコン窒化膜を用い、該シリコン窒化膜と前記半導体基板との間にシリコン酸化膜を形成することが望ましい。
【００１６】
【発明の実施の形態】
以下、一実施例に基づいて、本発明を詳細に説明する。
【００１７】
図１は本発明の一実施形態の半導体装置の製造工程図、図２はゲート電極形成後の本発明を用いた場合のシャロウトレンチ素子分離領域の断面図、図３はＬＴＯのアニール温度とエッチングレートとの関係を示す図である。図において、１はシリコン基板、２はパッド酸化膜、３はシリコン窒化膜、４はレジストパターン、５は溝、６はシリコン酸化膜、７はＵＳＧ膜、８はＬＴＯ膜、９はゲート酸化膜、１０はゲート電極である。
【００１８】
以下、図１及び図２を用いて、本発明の一実施例の半導体装置の製造工程を説明する。
【００１９】
まず、図１（ａ）に示すように、シリコン基板１上にパッド酸化膜２及びシリコン窒化膜３をそれぞれ熱酸化法及びＣＶＤ法により、１４ｎｍ及び１６０ｎｍ形成する。
【００２０】
次に、図1（ｂ）に示すように、素子分離パターンをフォトリソグラフィ技術を用いたレジストパターン４をマスクにドライエッチング技術により、パッド酸化膜２及びシリコン窒化膜３をエッチングするとともに、シリコン基板に所定の深さの溝５を形成する。ここで、溝５の深さは３５０ｎｍとする。尚、絶縁膜の埋め込み特性を考慮し、ある程度テーパ形状に加工するのが望ましい。
【００２１】
次に、図1（ｃ）に示すように、レジストパターン４を除去した後、溝５への埋め込み酸化膜からのシリコン基板１への応力欠陥発生の防止のため、熱酸化法により、膜厚が３０ｎｍ程度のシリコン酸化膜６を形成する。
【００２２】
次に、図1（ｄ）に示すように、不純物を含まないＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜７を溝5に埋め込む。素子分離において、不純物を含んだ絶縁膜ではトランジスタ特性が劣化するため、不純物の含まない絶縁膜を用いるのが望ましい。ＵＳＧ膜７は例えば、高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ、以下、「ＨＤＰ」とする。）装置を用いたＣＶＤ法により形成する。このときのＵＳＧ膜７の堆積膜厚は、溝深さ相当に設定する。本実施例の場合は、３５０ｎｍとなる。尚、このＵＳＧ膜７を形成後、ＵＳＧ膜7の緻密化のために、１０００℃前後のアニールを行なってもよい。次に、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｃｉｄｅ）膜8を形成する。ＬＴＯ膜８は、プラズマＣＶＤ法により形成し、膜厚は、次工程のＣＭＰ工程により、適正値はさまざまであるが、本実施例では、２５０ｎｍとしている。また、以降の工程での洗浄による絶縁膜の膜減りを考慮して、ＬＴＯ膜８形成後に、ＬＴＯ膜８のウエットエッチングレートの制御を目的としたアニールを行なうことも有効であり、本実施例では、７５０℃で1時間のアニールを実施している。ゲート電極形成までに、ＵＳＧ膜に換算して２００〜５００Å相当のウエットエッチング（洗浄工程）が施されている。この時にＬＴＯ膜８が完全に除去され、且つ、ＵＳＧ膜７よりエッチングレートが早いために生じるＳＴＩ領域の突起部が除去されるにはエッチングレート差の制御が必要となってくる。本実施例では、この積層した埋め込み膜（ＵＳＧ膜７及びＬＴＯ膜８）のエッチングレートの差は、下層絶縁膜（ＵＳＧ膜７）に対し、上層絶縁膜（ＬＴＯ膜８）が３〜１０倍程度に成ることが望ましい。但し、後述のＣＭＰ工程後の埋め込み部の残膜により、適度のエッチングレート差は異なるため、積層した埋め込み膜のエッチングレートの差は、本発明を拘束するものではない。
【００２３】
次に、図１（ｅ）に示すように、ＣＭＰ工程により、シリコン窒化膜３をストッパーとして用い、溝埋め込み部以外のＬＴＯ膜８及びＵＳＧ膜７を除去する。この時の溝内部の絶縁膜の残膜は、ＵＳＧ膜７が３５０ｎｍ、ＬＴＯ膜８が２０〜１５０ｎｍとなる。尚、溝内の埋め込み膜をＵＳＧ膜単層で行なった場合、残膜は３７０〜５００ｎｍとなり、このばらつきがＳＴＩ領域の段差の低減を困難にしている。
【００２４】
次に、図１（ｆ）に示すように、シリコン窒化膜３及びパッド酸化膜２をウエットエッチングにより順次除去する。シリコン窒化膜3の除去には、１５０℃程度に温調したリン酸、酸化膜除去には常温のフッ酸を用いる。次に、同一のエッチング液、フッ酸でウエットエッチングを行なうことにより、シリコン基板表面まで、ＵＳＧ膜６及びＬＴＯ膜７の除去を単一工程で行なう。
【００２５】
次に、図１（ｇ）に示すように、シリコン基板１へのイオン注入、洗浄などの工程を経て、ゲート酸化膜９及びゲート電極１０を形成したときのＳＴＩ形状を示す。本実施例では、ゲート酸化膜９を熱酸化により３２ｎｍ、ゲート電極１０として、ＬＰ−ＣＶＤ法により、ポリシリコンを２００ｎｍ形成している。ＳＴＩ領域の膜厚は、ＨＦ処理などの洗浄工程により、ＳＴＩ−ＣＭＰ工程後に対して、ゲート電極形成工程までに膜減りする。ここでは、ＳＴＩ領域をＬＴＯ膜７及びＵＳＧ膜の積層膜としているため、フッ酸でのエッチングレートがＬＴＯ膜の方が早く膜減りし、完全に除去された後、即ち、ＵＳＧ膜７の表面が露出したところで、エッチングレートが低下するため、上述のＳＴＩ−ＣＭＰ工程後の溝内部の絶縁膜の残膜ばらつきは緩和されることになり、より平坦な、且つＳＴＩ領域の段差を小さく制御することが可能となる。これにより、図２に示すように、従来技術で問題となっていたＳＴＩ領域の段差によるゲート電極加工時のエッチング残りなどの問題が解消される。
【００２６】
また、図1に示す工程で、ＳＴＩ−ＣＭＰ工程後からゲート酸化膜形成までの工程で、フッ酸洗浄などの量は様々であるが、例えば、図３に示すような、ＬＴＯ膜８におけるアニール温度とエッチングレートとの関係を用いて、ＬＴＯ膜８の形成後、熱処理の温度制御を行なうことにより、所望のエッチングレートを得ることができる。
【００２７】
【発明の効果】
以上、詳細に説明したように、本発明の、半導体基板に、研磨ストッパー膜を堆積した後、該研磨ストッパー膜上にフォトレジストを塗布し、該フォトレジストの素子分離領域となる領域を開口する工程と、前記フォトレジストをエッチングマスクに用いて、ドライエッチングにより、前記研磨ストッパー膜を除去し、更に、所定の深さの溝を前記半導体基板に形成する工程と、前記フォトレジストを除去した後、前記溝を埋設するように、第１の絶縁膜及び該第１の絶縁膜と同一エッチング工程でエッチング可能で且つエッチングレートの高い第２の絶縁膜を順次堆積する工程と、前記研磨ストッパー膜表面が露出するまで、前記第１絶縁膜及び第２絶縁膜をＣＭＰ法を用いて研磨する工程と、前記研磨ストッパー膜を除去した後、同一のエッチング剤を用いて、前記第１の絶縁膜及び第２の絶縁膜をエッチング除去することにより、素子分離領域を形成する工程とを有することを特徴とする、半導体装置の製造方法を用いることにより、ＣＭＰ工程をＳＴＩ領域形式において、従来法で問題となっていた、ＳＴＩ領域の段差が及ぼすゲート電極の加工の難易性を、これまでのＳＴＩ領域形成工程を大幅に変更せずに解消することができ、特に工程数の増加はほとんど不要となり、半導体装置の歩留り向上、即ち、コスト低減のみならず、素子分離のさらなる微細化に対応することができ、半導体装置の高集積化も可能となる。
【００２８】
また、本発明の、上記構成に加えて、前記第１の絶縁膜はＵＳＧ膜であり、前記第２の絶縁膜がＬＴＯ膜であり、且つ、前記エッチング剤にフッ酸を用いることを特徴とする、半導体装置の製造方法を用いることにより、一度のウエットエッチング工程で、第１の絶縁膜及び第２の絶縁膜を適度なエッチングレート差を保ちながらエッチングでき、ＳＴＩ領域の段差を低減することができる。
【００２９】
また、本発明の、上記構成に加えて、前記ＬＴＯ膜のウエットエッチングレートを前記ＬＴＯ膜をアニールする際のアニール温度を制御することによって行なうことを特徴とする、半導体装置の製造方法を用いることにより、より半導体基板表面に対してＳＴＩ領域の段差を低減することができる。
【００３０】
また、本発明の、上記構成に加えて、前記ウエットエッチングを、前記半導体基板に形成された素子の洗浄と同時に行なうことを特徴とする、半導体装置の製造方法を用いることにより、工程を簡略化することができる。
【００３１】
更に、本発明の、上記構成に加えて、上記研磨ストッパー膜にシリコン窒化膜を用い、該シリコン窒化膜と前記半導体基板との間にシリコン酸化膜を形成することを特徴とする、半導体装置の製造方法を用いることにより、より確実に研磨を停止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の製造工程図である。
【図２】ゲート電極形成後の本発明を用いた場合のシャロウトレンチ素子分離領域の断面図である。
【図３】ＬＴＯのアニール温度とエッチングレートとの関係を示す図である。
【図４】従来のシャロウトレンチ素子分離領域形成の課題の説明に供する図である。
【図５】従来のシャロウトレンチ素子分離領域の形成工程図である。
【符号の説明】
１  シリコン基板
２  パッド酸化膜
３  シリコン窒化膜
４  レジストパターン
５  溝
６  シリコン酸化膜
７  ＵＳＧ膜
８  ＬＴＯ膜
９  ゲート酸化膜
１０  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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