(57)【特許請求の範囲】
【請求項１】
出力ノードおよび中間ノードを間に規定し、高電圧源を基準電圧レベルに結合する第１、第２および第３の直列結合されたスイッチング素子を含み、前記第１および第２のスイッチング素子の制御端子は、第１の回路ノードに結合され、前記第３のスイッチング素子の制御端子は、第２の回路ノードに結合され、さらに、
前記下側中間ノードと負電圧源との間に結合される第４のスイッチング素子を含み、前記第４のスイッチング素子の制御端子は、第３の回路ノードに結合され、
動作時には、前記第１の回路ノードが活性化され、その後にシーケンシャルに前記第２および第３の回路ノードが続き、前記第２の回路ノードは、前記第３の回路ノードの活性化の前または実質的に同時に不活性化される、負電圧ドライバ回路。
【請求項２】
前記第１、第２、第３および第４のスイッチング素子は、ＭＯＳトランジスタを含む、請求項１に記載のドライバ回路。
【請求項３】
前記第１のスイッチング素子は、Ｐチャネルトランジスタを含む、請求項２に記載のドライバ回路。
【請求項４】
前記第２、第３および第４のトランジスタは、Ｎチャネルトランジスタを含む、請求項２に記載のドライバ回路。
【請求項５】
前記第１の回路ノードは、前記第１のスイッチング素子の前記制御端子に与えられる正遷移に応答して活性化される、請求項１に記載のドライバ回路。
【請求項６】
前記第２の回路ノードは、前記第３のスイッチング素子の前記制御端子に与えられる正遷移に応答して活性化される、請求項１に記載のドライバ回路。
【請求項７】
前記第３の回路ノードは、前記第４のスイッチング素子の前記制御端子に与えられる正遷移に応答して活性化される、請求項１に記載のドライバ回路。
【請求項８】
負電圧ドライバを動作させるための方法であって、
出力ノードを中間回路ノードに結合するステップと、
前記出力ノードと結合された状態の前記中間回路ノードを基準電圧レベルに結合し、それにより前記出力ノードを実質的に前記基準電圧レベルに駆動するステップと、
前記出力ノードと結合された状態の前記中間回路ノードを負電圧源に結合するとともに
、前記結合よりも前または前記結合と実質的に同時に、前記中間回路ノードを前記基準電圧レベルから切り離して、前記出力ノードを実質的に前記負電圧源レベルに駆動するステップとを含む、方法。
【請求項９】
前記出力ノードを前記中間回路ノードに結合する前記ステップの前に、最初に前記出力ノードを高電圧源に結合するステップと、
前記出力ノードを前記中間回路ノードに結合する前記ステップと実質的に同時に前記出力ノードを前記高電圧源から切り離すステップとをさらに含む、請求項８に記載の方法。
【請求項１０】
前記中間回路ノードを前記基準電圧レベルから切り離す前記ステップの後に、その後に前記出力ノードを前記中間ノードから切り離すステップをさらに含む、請求項８に記載の方法。
【請求項１１】
中間ノードを間に有し出力ノードを基準電圧レベルに結合する第１および第２の直列結合されたスイッチング素子を含み、前記第１のスイッチング素子の制御端子は、第１の回路ノードに結合され、前記第２のスイッチング素子の制御端子は、第２の回路ノードに結合され、さらに、
前記中間ノードと負電圧源との間に結合される第３のスイッチング素子を含み、前記第３のスイッチング素子の制御端子は、第３の回路ノードに結合され、
動作時に、前記第１の回路ノードが活性化され、その後シーケンシャルに前記第２および第３の回路ノードが続き、前記第２の回路ノードは、前記第３の回路ノードの活性化の前または実質的に同時に不活性化され、
前記第１、第２および第３のトランジスタは、前記第１、第２および第３の回路ノードの活性化にそれぞれ応答してターンオンし、前記第１、第２および第３の回路ノードの不活性化にそれぞれ応答してターンオフする、負電圧ドライバ回路。
【請求項１２】
前記第１、第２および第３のスイッチング素子は、ＭＯＳトランジスタを含む、請求項１１に記載のドライバ回路。
【請求項１３】
前記第１、第２および第３のスイッチング素子は、Ｎチャネルトランジスタを含む、請求項１１に記載のドライバ回路。
【請求項１４】
前記第１の回路ノードは、前記第１のスイッチング素子の前記制御端子に与えられる正遷移に応答して活性化される、請求項１１に記載のドライバ回路。
【請求項１５】
前記第２の回路ノードは、前記第２のスイッチング素子の前記制御端子に与えられる正遷移に応答して活性化される、請求項１１に記載のドライバ回路。
【請求項１６】
前記第３の回路ノードは、前記第３のスイッチング素子の前記制御端子に与えられる正遷移に応答して活性化される、請求項１１に記載のドライバ回路。
【請求項１７】
前記中間回路ノードとの結合前における前記出力ノードの電圧と、前記基準電圧レベルおよび前記負電圧レベルとのそれぞれの差である第１の第２の電圧差は、極性が同じであり、かつ、前記第２の電圧差は前記第１の電圧差よりも大きい、請求項８に記載の方法。
【請求項１８】
前記中間ノードとの結合前における前記出力ノードの電圧と、前記基準電圧レベルおよび前記負電圧レベルとのそれぞれの差である第１の第２の電圧差は、極性が同じであり、かつ、前記第２の電圧差は前記第１の電圧差よりも大きい、請求項１１に記載のドライバ回路。
【発明の詳細な説明】
【０００１】
【関連特許出願の相互参照】
本発明は、これと同日に出願され、本発明の譲受人に譲渡された、「デュアル電源電圧源を組込む集積回路装置のための高電圧トランジスタ保護技術を利用するスイッチング回路」（”Ｓｗｉｔｃｈｉｎｇ  Ｃｉｒｃｕｉｔ  Ｕｔｉｌｉｚｉｎｇ  Ａ  Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｐｒｏｔｅｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｖｉｃｅｓ  Ｉｎｃｏｒｐｏｒａｔｉｎｇ  Ｄｕａｌ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  Ｓｏｕｒｃｅｓ”）と題する米国特許出願連続番号第０９／８０３，３１８号に開示される主題に関し、その開示はこの引用により特にここに援用される。
【０００２】
【発明の背景】
本発明は、一般的には、集積回路（「ＩＣ」）装置の分野に関する。より特定的には、本発明は、負電源電圧源への低減された電流と、全体的に向上された信頼性とを有する負電圧ドライバ回路に関する。
【０００３】
ある種のダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）設計は、出力ノードを、ハイ（または「ポンプされた」）電圧レベル（「ＶＣＣＰ」）から負電源電圧レベル（「ＶＮＷＬ」）に駆動しハイ電圧レベルに戻すことのできるドライバ回路を必要とする。そのような回路に対する制約の中には、ＶＮＷＬ電源に与えられる電流が低減されることと（ＶＮＷＬ源がポンプされた電源であるという事実による）、ドライバ回路の任意のＮチャネルトランジスタが、ＶＣＣＰに等しいかまたはそれより小さいドレイン−ソース電圧（「ＶＤＳ」）で切換わることを確実にすることによって、信頼性の高い動作が実現されることとがある。
【０００４】
【発明の概要】
ここに特に開示されるのは、それぞれ出力ノードおよび中間ノードを間に規定し、高電圧源を基準電圧レベルに結合するための、第１、第２および第３の直列結合されたスイッチング素子を含む負電圧ドライバ回路である。第１および第２のスイッチング素子の制御端子は、第１の回路ノードに結合され、第３のスイッチング素子の制御端子は、第２の回路ノードに結合される。第４のスイッチング素子が、下側中間ノードと負電圧源との間に結合され、第４のスイッチング素子の制御端子は、第３の回路ノードに結合される。動作時には、第１の回路ノードが活性化され、その後シーケンシャルに第２および第３の回路ノードが続き、第２の回路ノードは、第３の回路ノードの活性化と実質的に同時に不活性化される。
【０００５】
負電圧ドライバを作動させるための方法もここに開示され、前記方法は、出力ノードを中間回路ノードに結合するステップと、中間回路ノードを基準電圧レベルに結合し、それにより出力ノードを実質的に基準電圧レベルに駆動するステップと、中間ノードを負電圧源に結合するのと実質的に同時に中間回路ノードを基準電圧レベルから減結合し、それにより出力ノードを実質的に負電圧源レベルに駆動するステップとを含む。
【０００６】
添付の図面と関連付けられる好ましい実施例の以下の説明を参照することにより、本発明の前記および他の特徴および目的ならびにこれらを達成する態様が明らかとなり、この発明自体が最もよく理解されるであろう。
【０００７】
【典型的な実施例の説明】
図１を参照し、この発明の技術に従って利用され、さまざまな信号入力ノードおよび信号出力ノードを例示する、負電圧ドライバ回路１０を示す。ドライバ回路１０は、直接関係のある部分では、「ポンプされた」高電圧源（「ＶＣＣＰ」）と基準電圧レベル（「ＶＳＳ」または回路接地）との間に、直列接続されたＮチャネルトランジスタ１４および１６に直列に結合されるＰチャネルトランジスタ１２を含む。さらなるＮチャネルトランジスタ１８は、一方の端子が、ノード２８（「Ｎ６」）に示すようにトランジスタ１４と１６との中間に結合される。
【０００８】
トランジスタ１２および１４のゲート端子は、入力ノード２０（「Ｎ５」）にともに結合され、トランジスタ１６のゲート端子は、別の入力ノード２２（「Ｎ４」）に結合される。トランジスタ１８のゲート端子は、入力ノード２４（「Ｎ３」）に結合され、その残りの端子は、ノード３０で負電圧源（「ＶＮＷＬ」）に結合される。ドライバ回路１０の出力は、トランジスタ１２と１４との中間のノード２６（「ＰＨＩＸＢ」）で取られる。典型的な実施例では、トランジスタ１２、１４および１６は、１５μのチャネル幅と０．３４μの長さとを有してよく、トランジスタ１８は、８μのチャネル幅と０．３４μの長さとを有してよい。例示されるドライバ回路１０の実施例では、電源電圧（「ＶＣＣ」）は、約１．４ボルトと１．６ボルトとの間の範囲で、公称値１．５ボルトであってよく、ＶＣＣＰは、実質的に３．１ボルトと３．６ボルトとの間の範囲で、公称値３．３５ボルトであってよい。ＶＮＷＬは、−０．５ボルトの公称値を有する。
【０００９】
図２をさらに参照し、負電圧ドライバ回路１０のさまざまな入力ノードおよび出力ノードでの信号の典型的な波形を備えるタイミング図が、動作の従来のモードにおいて示される。さまざまな信号のシーケンスは、ノード２６のＰＨＩＸＢ信号がＶＳＳ電位の近くに駆動されるまで、トランジスタ１８を「オフ」に保つ（すなわち、ノード２４「Ｎ３」が「ロー」になる）ことにより、ノード３０での電流のＶＮＷＬへの低減を実現する。この時点で、トランジスタ１６は「オフ」にされ、（すなわち、ノード２２「Ｎ４」が「ロー」になる）、トランジスタ１８は「オン」にされ、（すなわち、ノード２４「Ｎ３」が「ハイ」になる）、ＰＨＩＸＢをＶＮＷＬ電位に駆動する。このシーケンスにより、ＰＨＩＸＢの放電中の電流のほとんどが、ＶＮＷＬの代わりにＶＳＳに流れ込むようになる。
【００１０】
このタイミングでの問題は、トランジスタ１４が「オン」にされているときトランジスタ１６が既に「オン」であることである。これにより、ＶＣＣＰに等しい、大きいドレイン−ソース電圧（「ＶＤＳ」）で、ノード２０「Ｎ５」が「ハイ」になると、電流がトランジスタ１４に流れる。このため、ホットエレクトロンがトランジスタ１４のゲート酸化膜に捕獲され、その結果しきい値電圧シフトおよび付随する、利得（「β」）の低減をもたらす可能性がある。
【００１１】
さらに図３を参照し、この発明の技術に従って動作させられた、図１の負電圧ドライバ回路のさまざまな入力ノードおよび出力ノードでの信号の典型的な波形を備える対応のタイミング図を示す。トランジスタ１６がトランジスタ１４の後に「オン」にされるならば、上述の潜在的な信頼性の問題は、軽減されることができる。トランジスタ１４が「オン」になるとき、そのＶＤＳは比較的小さい（ＶＣＣＰよりも小さい）、というのもトランジスタ１６が「オン」になるまで電流はトランジスタ１４に流れないからである。このタイミングを実現するために、ノード２２「Ｎ４」に与えられる信号は、実質的に図に示すようなタイミングで自己でタイミングをあわされるパルスであり得る。たとえば、本発明の特定の実施例では、ＰＨＩＸＢが「ロー」になるとき、ノード２４「Ｎ３」は「ハイ」とされ得り、これによりノード２２「Ｎ４」が「ロー」になる。
【００１２】
特定の回路およびタイミング実現化例と関連付けて本発明の原理を以上に記載したが、前の説明は例としてのみなされ、この発明の範囲への限定としてではないことが明らかに理解される。特に、前の開示の教示は、当業者には他の変形を示唆するものであることが認められる。そのような変形は、それ自体既に公知であり、ここに記載される特徴の代わりにまたこれに加えて使用され得る他の特徴を伴い得る。クレームは、特徴の特定の組合せに対してこの出願において規定されたが、この開示の範囲は、いかなる新規な特徴または明示的にもしくは非明示的に開示される特徴のいかなる新規な特徴の組合せまたは当業者には明らかであろうそのいかなる一般化もしくは変形をも含むものであり、これは、そのようなものがいずれかのクレームに現在のところクレームされているのと同じ発明に関するものであるかどうかにかかわらず、かつ、それが、本発明によって対処されるのと同じ技術的課題のいずれかまたはすべてを軽減するかどうかにかかわらず、当業者には明らかであろう。出願人は、本出願のまたはそれから得られるいかなるさらなる出願の審査手続中にも、そのような特徴および／またはそのような特徴の組合せに対して新しいクレームを規定する権利をここに留保する。
【図面の簡単な説明】
【図１】さまざまな信号入力ノードおよび出力ノードを例示する本発明の技術に従う負電圧ドライバ回路の図である。
【図２】動作の従来のモードにおける先行の図の負電圧ドライバ回路のさまざまな入力ノードおよび出力ノードでの信号の典型的な波形を備えるタイミング図である。
【図３】本発明の技術に従う図１の負電圧ドライバ回路のさまざまな入力ノードおよび出力ノードでの信号の典型的な波形を備える対応のタイミング図である。
【符号の説明】
１０  負電圧ドライバ回路
１２  Ｐチャネルトランジスタ
１４，１６，１８  Ｎチャネルトランジスタ
【図１】
0003571017.tif 000002
【図２】
0003571017.tif 000003
【図３】
0003571017.tif 000004