【手続補正書】
【提出日】平成29年2月15日(2017.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロック改竄を検出するための方法であって、
複数のリセット可能遅延線セグメントを設けるステップであって、各リセット可能遅延線セグメントが信号を遅延させるための１つまたは複数の遅延素子を備え、各遅延素子が、既知の状態に線をリセットするために、前記遅延素子間の前記線をリセットするための個々のリセット演算子を有し、最小遅延時間に関連付けられるリセット可能遅延線セグメントから最大遅延時間に関連付けられるリセット可能遅延線セグメントまでのリセット可能遅延線セグメントはそれぞれ、離散的に増加する遅延時間で信号を遅延させるために、先行するリセット可能遅延線セグメントよりも多くの遅延素子を備える、設けるステップと、
前記複数のリセット可能遅延線セグメントのそれぞれに単調信号を与えるとともに、クロック信号に関連付けられるクロック評価期間中に前記単調信号を伝搬しながら、前記リセット演算子を用いて、前記クロック信号に関連付けられるリセット期間中に前記リセット可能遅延線セグメントをリセットするステップであって、その結果、複数の遅延した単調信号を生成するために、前記複数のリセット可能遅延線セグメントのそれぞれによって前記単調信号が遅延される、ステップと、
前記複数の遅延した単調信号のそれぞれを評価回路に与えるステップと、
前記クロック信号を用いて、前記評価回路をトリガするステップであって、前記評価回路は、前記複数の遅延した単調信号を用いて前記クロック信号に関連付けられるクロック誤りを検出するように構成される、トリガするステップとを含む、クロック改竄を検出するための方法。
【請求項２】
前記リセット期間は前記クロック評価期間に先行する、請求項1に記載のクロック改竄を検出するための方法。
【請求項３】
前記クロックを用いて前記評価回路をトリガするステップは、前記クロック評価期間の最後のクロックエッジを用いて前記評価回路をトリガするステップを含む、請求項1に記載のクロック改竄を検出するための方法。
【請求項４】
前記複数の遅延した単調信号のそれぞれが1または0のいずれかを含み、
前記評価回路は、前記複数の遅延した単調信号内の1の数が、所定のしきい値より大きな値だけ水位数と異なるか否かを判断する、請求項1に記載のクロック改竄を検出するための方法。
【請求項５】
前記水位数は、1つまたは複数の先行するクロック評価期間からの遅延した単調信号に基づいて求められる、請求項4に記載のクロック改竄を検出するための方法。
【請求項６】
クロック改竄を検出するための装置であって、
単調信号を与えるための手段と、
前記単調信号を受信する複数のリセット可能遅延線セグメントであって、各リセット可能遅延線セグメントが信号を遅延させるための１つまたは複数の遅延素子を備え、各遅延素子が、既知の状態に線をリセットするために、前記遅延素子間の前記線をリセットするための個々のリセット演算子を有し、最小遅延時間に関連付けられるリセット可能遅延線セグメントから最大遅延時間に関連付けられるリセット可能遅延線セグメントまでのリセット可能遅延線セグメントはそれぞれ、離散的に増加する遅延時間で信号を遅延させるために、先行するリセット可能遅延線セグメントよりも多くの遅延素子を備える、複数のリセット可能遅延線セグメントと、
クロック信号に関連付けられるクロック評価期間中に前記単調信号を伝搬しながら、前記リセット演算子を制御して、前記クロック信号に関連付けられるリセット期間中に前記リセット可能遅延線セグメントをリセットするための手段であって、その結果、複数の遅延した単調信号を生成するために、前記複数のリセット可能遅延線セグメントのそれぞれによって前記単調信号が遅延される、手段と、
前記複数の遅延した単調信号を受信するように構成される評価回路であって、前記評価回路は前記クロック信号によってトリガされ、前記複数の遅延した単調信号を用いて前記クロック信号に関連付けられるクロック誤りを検出するように構成される、評価回路とを備える、クロック改竄を検出するための装置。
【請求項７】
前記複数のリセット可能遅延線セグメントは遅延線に沿ってタップを備える、請求項6に記載のクロック改竄を検出するための装置。
【請求項８】
前記複数のリセット可能遅延線セグメントは並列遅延線を備える、請求項6に記載のクロック改竄を検出するための装置。
【請求項９】
第2の単調信号を与えるための手段と、
前記第2の単調信号を受信する第2の複数のリセット可能遅延線セグメントであって、各リセット可能遅延線セグメントが信号を遅延させるための１つまたは複数の遅延素子を備え、各遅延素子が、既知の状態に前記線をリセットするために、前記遅延素子間の前記線をリセットするための個々のリセット演算子を有し、最小遅延時間に関連付けられるリセット可能遅延線セグメントから最大遅延時間に関連付けられるリセット可能遅延線セグメントまでのリセット可能遅延線セグメントはそれぞれ、離散的に増加する遅延時間で信号を遅延させるために、先行するリセット可能遅延線セグメントよりも多くの遅延素子を備える、第2の複数のリセット可能遅延線セグメントと、
クロック信号に関連付けられる第2のクロック評価期間中に前記単調信号を伝搬しながら、前記第2の複数のリセット可能遅延線セグメントの前記リセット演算子を制御して、前記クロック信号に関連付けられる第2のリセット期間中に第2のリセット可能遅延線セグメントをリセットするための手段であって、その結果、第2の複数の遅延した単調信号を生成するために、前記複数のリセット可能遅延線セグメントのそれぞれによって前記単調信号が遅延される、手段とをさらに備え、
前記第2のクロック評価期間は第1のクロック評価期間とは異なる時間をカバーし、
第1の複数の遅延した単調信号または前記第2の複数の遅延した単調信号を受信するように構成される評価回路であって、前記評価回路は前記クロック信号によってトリガされ、前記第1の複数の遅延した単調信号または前記第2の複数の遅延した単調信号を用いて前記クロック信号に関連付けられるクロック誤りを検出するように構成される、評価回路をさらに備える、請求項６に記載のクロック改竄を検出するための装置。
【請求項１０】
電圧改竄を検出するための方法であって、
複数のリセット可能遅延線セグメントを設けるステップであって、各リセット可能遅延線セグメントが信号を遅延させるための１つまたは複数の遅延素子を備え、各遅延素子が、既知の状態に線をリセットするために、前記遅延素子間の前記線をリセットするための個々のリセット演算子を有し、最小遅延時間に関連付けられるリセット可能遅延線セグメントから最大遅延時間に関連付けられるリセット可能遅延線セグメントまでのリセット可能遅延線セグメントはそれぞれ、離散的に増加する遅延時間で信号を遅延させるために、先行するリセット可能遅延線セグメントよりも多くの遅延素子を備える、設けるステップと、
前記複数のリセット可能遅延線セグメントのそれぞれに単調信号を与えるとともに、クロック信号に関連付けられるクロック評価期間中に前記単調信号を伝搬しながら、前記リセット演算子を用いて、前記クロック信号に関連付けられるリセット期間中に前記リセット可能遅延線セグメントをリセットするステップであって、その結果、複数の遅延した単調信号を生成するために、前記複数のリセット可能遅延線セグメントのそれぞれによって前記単調信号が遅延される、ステップと、
前記複数の遅延した単調信号のそれぞれを評価回路に与えるステップと、
クロック信号を用いて、前記評価回路をトリガするステップであって、前記評価回路は、前記複数の遅延した単調信号を用いて電圧異常を検出するように構成される、トリガするステップとを含む、電圧改竄を検出するための方法。
【請求項１１】
前記リセット期間は前記評価期間に先行する、および／または
前記クロックを用いて前記評価回路をトリガするステップは、前記評価期間の最後のクロックエッジを用いて前記評価回路をトリガするステップを含む、請求項10に記載の電圧改竄を検出するための方法。
【請求項１２】
前記複数の遅延した単調信号のそれぞれが1または0のいずれかを含み、
前記評価回路は、前記複数の遅延した単調信号内の1の数が、所定のしきい値より大きな値だけ水位数と異なるか否かを判断する、請求項11に記載の電圧改竄を検出するための方法。
【請求項１３】
前記水位数は、1つまたは複数の先行する評価期間からの遅延した単調信号に基づいて求められる、請求項12に記載の電圧改竄を検出するための方法。
【請求項１４】
電圧改竄を検出するための装置であって、
単調信号を与えるための手段と、
前記単調信号を受信する複数のリセット可能遅延線セグメントであって、各リセット可能遅延線セグメントが信号を遅延させるための１つまたは複数の遅延素子を備え、各遅延素子が、既知の状態に線をリセットするために、前記遅延素子間の前記線をリセットするための個々のリセット演算子を有し、最小遅延時間に関連付けられるリセット可能遅延線セグメントから最大遅延時間に関連付けられるリセット可能遅延線セグメントまでのリセット可能遅延線セグメントはそれぞれ、離散的に増加する遅延時間で信号を遅延させるために、先行するリセット可能遅延線セグメントよりも多くの遅延素子を備える、複数のリセット可能遅延線セグメントと、
クロック信号に関連付けられるクロック評価期間中に前記単調信号を伝搬しながら、前記リセット演算子を制御して、前記クロック信号に関連付けられるリセット期間中に前記リセット可能遅延線セグメントをリセットするための手段であって、その結果、複数の遅延した単調信号を生成するために、前記複数のリセット可能遅延線セグメントのそれぞれによって前記単調信号が遅延される、手段と、
クロック信号を用いて、評価回路をトリガするための手段であって、前記評価回路は、前記複数の遅延した単調信号を用いて電圧異常を検出するように構成される、手段とを含む、電圧改竄を検出するための装置。
【請求項１５】
前記複数のリセット可能遅延線セグメントは遅延線に沿ってタップを備える、または前記複数のリセット可能遅延線セグメントは並列遅延線を備える、請求項14に記載の電圧改竄を検出するための装置。