(57)【特許請求の範囲】
【請求項１】
入力クロックから書き込みパルスを生成する書き込みカウンタと、入力クロックとの位相及び周波数同期を確保したクロックを出力する位相同期発振器と、前記位相同期発振器の出力クロックから読み出しパルスを生成する読み出しカウンタと、前記書き込みパルスと前記読み出しパルスに基づいてデータの書き込み及び読み出しを行うバッファメモリとからなるクロック乗せ替え回路において、書き込みパルスを一定量遅延した救済パルスを出力する遅延挿入部と、前記救済パルスと前記読み出しパルスの切り替えを行うセレクタと、前記書き込みパルスと前記読み出しパルスの少なくともどちらか一方のパルスのパルス幅を一定量広げて位相比較を行い異常が検出されると異常信号を出力する位相比較部とを有し、前記位相比較部で異常信号が出力されると前記位相同期発振器をリセットすると共に前記異常信号が出力されている間は前記バッファメモリへの読み出しパルスを前記救済パルスとすることを特徴とするクロック乗せ替え回路の保護方式。
【請求項２】
前記位相比較部が、前記位相同期発振器が安定するまで前記異常信号を出力することを特徴とする請求項１記載のクロック乗せ替え回路の保護方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック乗せ替え回路の保護方式に関し、特にディジタル伝送装置のパッケージ間クロック乗せ替え方式の保護方式に関する。
【０００２】
【従来の技術】
ディジタル伝送装置においては、他装置または他のパッケージから受信した主信号データを内部クロックに乗せ替えて、同期を確立してから各種内部処理を行っている。このためクロック乗せ替え回路は、伝送路の品質を保つ上の重要な要素であり、その回路の保護方式も非常に重要なものである。
【０００３】
従来のクロック乗せ替え回路は、入力クロックで動作する書き込みカウンタから書き込みパルスの生成を行い、ＶＣＯの出力クロックで動作する読み出しカウンタから読み出しパルスを生成してクロックの乗せ替えを行っている。この回路に何らかの障害が発生して書き込みパルスと読み出しパルスが重なってしまった場合は、強制的に読み出しカウンタをリセットして読み出しパルスを生成し直していた。また、従来のこの種のクロック乗せ替え回路の保護方式として、特開昭６３−３１６５３１号公報や特開昭６３−２９９４２１号公報に記載されたものがある。
【０００４】
図３は特開昭６３−３１６５３１号公報に記載された従来のクロック乗せ替え回路の保護方式を示すブロック図である。図３を参照するとバッファメモリ３１は、外部からの入力クロックを読み出し側クロックとし、ＰＬＯ３２で生成した内部クロックを書き込み側クロックとしてクロックの乗せ替えを行っている。
【０００５】
このクロック乗せ替え回路の保護方式では、主信号データのスタッフ率異常または入力クロック断の検出をトリガとして、バッファメモリへの読み出しクロックを入力クロックまたはフリーランしたＰＬＬの出力クロックに切り替えを行う。すなわち通常動作時で使用する位相同期発振器出力クロック以外のクロックに切り替えることでデータの救済を行っている。
【０００６】
図４は特開昭６３−２９９４２１号公報に記載された従来のクロック乗せ替え回路の保護方式を示すブロック図である。図４を参照するとこの回路では、クロック作成回路４２から書き込みクロック、ＰＬＯ４７から読み出しクロックを各々生成し、クロックの乗せ替えを行っており、バッファメモリに対する書き込みクロックと読み出しクロックを比較することで、ＰＬＯの異常を監視している。
【０００７】
【発明が解決しようとする課題】
従来のクロック乗せ替え回路の保護方式では入力クロックが変動した場合、ＶＣＯがその変動したクロックに追従するには時間がかかるため、何度も読み出しカウンタがリセットされ、その度に読み出しパルスの生成が行われてしまう場合があり、その間伝送信号の保証は困難なものとなってしまう。
【０００８】
また特開昭６３−３１６５３１号に開示された技術は、主信号または高次群入力クロックエラーが発生した場合の読み出しクロッククロック制御方式である。したがって、主信号エラーが発生、検出されることが制御の条件となっているので、エラー発生から制御が働くまでの主信号データは不確定となってしまう。
【０００９】
また特開昭６３−２９９４２１号公報に開示された技術は、バッファメモリの読み出しパルスの基となるＰＬＯの異常検出を目的としており、主信号データを救済する技術については何ら開示されていない。
【００１０】
そこで本発明は上記問題に鑑みてなされたものであって、書き込みパルスまたは読み出しパルスが変動しても、主信号を誤らすことなく出力できるクロック乗せ替え回路の保護方式を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載の発明はクロック乗せ替え回路の保護方式であって、書き込みパルスと読み出しパルスの少なくともどちらか一方のパルスのパルス幅を一定量広げた状態で位相比較を行い異常を検出すると、バッファメモリへの読み出しパルスを、書き込みパルスを一定量遅延させたパルスに切り替えることを特徴とする。
【００１２】
請求項２記載の発明はクロック乗せ替え回路の保護方式であって、入力クロックから書き込みパルスを生成する書き込みカウンタと、入力クロックとの位相及び周波数同期を確保したクロックを出力する位相同期発振器と、位相同期発振器の出力クロックから読み出しパルスを生成する読み出しカウンタと、書き込みパルスと読み出しパルスに基づいてデータの書き込み及び読み出しを行うバッファメモリとからなるクロック乗せ替え回路において、書き込みパルスを一定量遅延した救済パルスを出力する遅延挿入部と、救済パルスと読み出しパルスの切り替えを行うセレクタと、書き込みパルスと読み出しパルスの少なくともどちらか一方のパルスのパルス幅を一定量広げて位相比較を行い異常が検出されると異常信号を出力する位相比較部とを有し、位相比較部で異常信号が出力されると位相同期発振器をリセットすると共に異常信号が出力されている間はバッファメモリへの読み出しパルスを救済パルスとすることを特徴とする。
【００１３】
請求項３記載の発明はクロック乗せ替え回路の保護方式であって、位相比較部が、位相同期発振器が安定するまで異常信号を出力することを特徴とする。
【００１４】
請求項１記載の発明によれば、書き込みパルスと読み出しパルスの少なくともどちら一方のパルスのパルス幅を一定量広げた状態で位相比較を行った結果により、読み出しパルスの切り替えを行うので、バッファメモリで使用されるパルス同士が重なりを回避することができる。
【００１５】
請求項２及び請求項３記載の発明によれば、書き込みパルスと読み出しパルスの少なくともどちら一方のパルスのパルス幅を一定量広げた状態で位相比較を行った結果により、読み出しパルスの切り替えと位相同期発振器のリセットを行うので、バッファメモリで使用されるパルス同士が重なることを回避し、更に位相同期発振器が何度もリセットされることがない。
【００１６】
【発明の実施の形態】
次に本発明の実施形態について図面を参照して説明する。図１は本発明の一実施形態の構成を示すブロック図であり、入力クロックから書き込みパルスを生成する書き込みカウンタ１と、内部の基準信号と入力クロックの位相比較を行って入力クロックとの位相、周波数同期を確保した信号を出力し、位相比較部６からのエラー信号によりリセットされる位相同期発振器（ＰＬＯ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｏｓｃｉｌｌａｔｏｒ）２と、ＰＬＯ２の出力から読み出しパルスを生成する読み出しカウンタ３と、書き込みパルスに従って主信号データを書き込み、読み出しパルス２に従って主信号データを出力するバッファメモリ４と、書き込みパルスを一定量遅延させて救済パルスを出力する遅延挿入部５と、書き込みパルスのパルス幅を広げて読み出しパルス１と位相比較を行い、両パルスが重なったときエラー信号を出力する位相比較部６と、読み出しパルス１、救済パルスを入力として、エラー信号の入力を検出すると救済パルスを出力し、エラー信号の解除を検出すると読み出しパルス１を出力するセレクタ７とから構成される。
【００１７】
図２は、本発明の一実施形態の動作を示すフローチャートであり、通常動作時及び比較結果エラー発生時の動作を示している。
【００１８】
次に本発明の一実施形態の動作について図１、図２を参照しながら説明する。外部から主信号データと主信号データに同期した入力クロックが入力されると、入力クロックは書き込みカウンタ１に入力されて書き込みパルスが生成される。すると、この書き込みパルスに同期してバッファメモリ４に主信号データの書き込みが行われる。
【００１９】
また入力クロックはＰＬＯ部２を制御してクロックを生成し、読み出しカウンタ３はそのクロックに基づいて書き込みパルスから一定の遅延量を持った読み出しパルス１を生成する。この遅延量は、ジッタ等を考慮して保護を設けるための遅延であり、仮に遅延量ｎとする。
【００２０】
また、遅延挿入部５では、書き込みパルスから遅延量ｎを持った救済パルスを生成してセレクタ７に出力する。セレクタ７は、通常運用時には読み出しパルス１を読み出しパルス２として選択し、バッファメモリ４から主信号データを読み出す。この出力信号が主信号データ出力となる。
【００２１】
位相比較部６では、図２に示すように書き込みパルスのパルス幅を前後方向に一定量広げた位相比較内部書き込みパルスを生成して、読み出しパルス１と位相比較を行う。その結果、両パルス同士の重なりを検出すると、位相比較部６は比較エラー信号を発生する。本実施形態では書き込みパルス幅を広げているが、読み出しパルスもしくは両方のパルスを広げてパルスの比較をしてもかまわない。このエラー信号でＰＬＯ部２をリセットして再制御させると同時に、セレクタ７を切り替え、読み出しパルス２を読み出しパルス１から救済パルスに切り替える。救済パルスは書き込みパルスに対し常に遅延量ｎを持っているので確実に主信号データを読み出すことができる。ＰＬＯ部２の再制御が安定するには数ｍｓｅｃ以上かかるので、比較結果エラー信号は例えば発生後１ｓｅｃ間出力させる等十分長い間出力させ、エラー信号が解除されたらセレクタ７で読み出しパルス２を救済パルスから読み出すパルス１に切り替え、再びクロックの乗せ替えを開始する。
【００２２】
【発明の効果】
請求項１記載の発明によれば、バッファメモリで使用されるパルス同士の重なりを回避することができ、主信号データを誤らすことなく出力することができる。
【００２３】
請求項２及び請求項３記載の発明によれば、バッファメモリで使用されるパルス同士が重なりを回避しながら位相同期発振器をリセットすることができ、位相同期発振器の再制御中でも主信号データを誤らすことなく出力することができる。
【００２４】
【図面の簡単な説明】
【図１】本発明の一実施形態に係るクロック乗せ替え回路の保護方式を示すブロック図である。
【図２】本発明の一実施形態に係るクロック乗せ替え保護方式の動作を示すタイムチャート図である。
【図３】従来のクロック乗せ替え保護方式の一例を示すブロック図である。
【図４】従来のクロック乗せ替え保護方式の他例を示すブロック図である。
【符号の説明】
１    書き込みカウンタ
２    ＰＬＯ部
３    読み出しカウンタ
４    バッファメモリ
５    遅延挿入部
６    位相比較部
７    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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