【誤訳訂正書】
【提出日】平成29年1月19日(2017.1.19)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ドライバ回路装置であって、
データ信号を供給する第１プリドライバと、
遅延させた前記データ信号を供給する第２プリドライバと、
前記第１プリドライバからの前記データ信号を受け取って駆動する複数の回路と、
を備え、
前記複数の回路が前記ドライバ回路装置の終端抵抗用に構成可能であり、
前記複数の回路の各々が１つ又はそれ以上の回路ユニットから構成され、該１つ又はそれ以上の回路ユニットが前記ドライバ回路装置の等化制御用に構成可能であり、
前記複数の回路ユニットの各々が複数の回路サブユニットから構成され、
前記回路サブユニットは、遅延させた前記データ信号を前記第２プリドライバから受信するように結合されており、なおかつ、ドライバ回路装置に対する信号反射制御用に構成可能であり、
前記ドライバ回路装置が更に、前記複数の回路と結合された通信チャネルとのインターフェイスと、
を備える、ドライバ回路装置。
【請求項２】
前記複数の回路サブユニットの各々が、第１の抵抗器と第２の抵抗器とを含み、前記第１の抵抗器の第１の端部が前記通信チャネルと結合され、該第１の抵抗器の第２の端部が第２のトランジスタの第１の端子と結合され、前記第２の抵抗器の第１の端部が前記通信チャネルと結合され、前記第２の抵抗器の第２の端部が第２のトランジスタの第１の端子と結合され、前記第１のトランジスタの第２の端子が供給電圧と結合され、前記第２のトランジスタの第２の端子が接地と結合されることを特徴とする、請求項１に記載のドライバ回路装置。
【請求項３】
入力信号の一連の信号サンプルのうちの１つの信号サンプルが各回路ユニットに対して供給され、信号サンプルの一連の遅延形態のうちの１つが、前記回路ユニットの各々に対して供給されることを特徴とする、請求項１に記載のドライバ回路装置。
【請求項４】
前記複数の回路が、前記１つ又はそれ以上の回路ユニットそれぞれに信号サンプルを供給して、前記ドライバ回路装置において必要とされる信号重み付けを発生させることにより等化制御用に構成されることを特徴とする、請求項３に記載のドライバ回路装置。
【請求項５】
各回路における前記複数の回路サブユニットが、前記信号サンプルに対して遅延を与え、前記ドライバ回路装置と前記通信チャネルと結合された受信器回路装置との間の信号反射の制御を行うことにより信号反射制御用に構成されることを特徴とする、請求項３に記載のドライバ回路装置。
【請求項６】
前記信号サンプルの遅延における遅延時間間隔が、クロック時間間隔の整数倍数ではないことを特徴とする、請求項５に記載のドライバ回路装置。
【請求項７】
前記ドライバ回路装置がＮ個の回路を含み、前記回路の各々がＭ個の回路ユニットを含み、前記回路ユニットの各々がＬ個の回路サブユニットを含むことを特徴とする、請求項１に記載のドライバ回路装置。
【請求項８】
前記回路サブユニットが、抵抗Ｒオームの第１の抵抗器を含み、前記ドライバ回路装置の第１の抵抗器が、Ｒ×Ｎ×Ｍ×Ｌオームの値を有することを特徴とする、請求項７に記載のドライバ回路装置。
【請求項９】
前記回路サブユニットが、ゲート幅Ｗを有する第１のトランジスタを含み、前記ドライバ回路装置の等価ゲート幅値がＷ／（Ｎ×Ｍ×Ｌ）であることを特徴とする、請求項７に記載のドライバ回路装置。
【請求項１０】
通信システムであって、
通信チャネルと、
前記通信チャネルと結合され、該通信チャネル上にデータ信号を駆動するドライバ回路装置を含み、該ドライバ回路装置が前記データ信号を受け取って駆動する複数の回路を含む、第１のデバイスと、
を備え、
前記複数の回路が、前記ドライバ回路装置の終端抵抗用に構成可能であり、前記複数の回路の各々が、１つ又はそれ以上の回路ユニットから構成され、該複数の回路ユニットが、前記ドライバ回路装置の等化制御用に構成可能であり、
当該通信システムが更に、
前記通信チャネルと結合され、前記通信チャネルからデータ信号を入力として受信する受信器を含む第２のデバイスと、
を備え、前記第１のデバイス又は前記第２のデバイスのいずれかが、当該通信システムに対して信号反射制御を行う構成可能回路要素を含む、ことを特徴とするシステム。
【請求項１１】
前記第１のデバイスが前記構成可能回路要素を含み、前記１つ又はそれ以上の回路ユニットが複数の回路サブユニットから構成され、該回路サブユニットが、前記ドライバ回路装置に対する信号反射制御用に構成可能であることを特徴とする、請求項１０に記載のシステム。
【請求項１２】
前記第２のデバイスが更に、複数の基準電圧のうちの１つを第２の入力として前記受信器に供給する基準電圧選択ブロックを含むことを特徴とする、請求項１１に記載のシステム。
【請求項１３】
前記第１のデバイスが更に、前記受信器の出力を受信して位相コードを生成する較正論理回路ブロックを含むことを特徴とする、請求項１１に記載のシステム。
【請求項１４】
前記第１のデバイスが更に、前記較正論理回路ブロックと結合された位相補間器回路ブロックを含み、該位相補間器回路ブロックが、前記較正論理回路ブロックからの前記位相コード及び遅延ロックループからのクロック信号を受け取って、前記回路サブユニットに供給される遅延信号サンプルに対するクロック信号を発生させることを特徴とする、請求項１３に記載のシステム。
【請求項１５】
前記第２のデバイスが、構成可能回路要素を含むことを特徴とする、請求項１０に記載のシステム。
【請求項１６】
前記第２のデバイスが加算要素を含み、該加算要素が、前記受信器の出力と直列結合された第１の複数のフリップフロップの出力と、前記受信器の出力と直列に結合された第２の複数のフリップフロップの出力とを受け取り、前記第１の複数のフリップフロップの各々が、共通の第１のクロック信号によってクロック制御され、前記第２の複数のフリップフロップの各々が、それぞれの遅延クロック信号によってクロック制御されることを特徴とする、請求項１５に記載のシステム。
【請求項１７】
前記加算要素によって生成した合計が、第２の入力として前記受信器に供給されることを特徴とする、請求項１６に記載のシステム。
【請求項１８】
前記第２のデバイスが更に、前記受信器の出力からのデータ信号のアイパターンを監視するアイモニタを含むことを特徴とする、請求項１５に記載のシステム。
【請求項１９】
信号通信用のシステムであって、
複数の回路を有する多次元ドライバ回路装置を含む第１のデバイスと、
通信チャネルを介して前記第１のデバイスと結合され、前記通信チャネルからのデータ信号を受信する受信器装置を含む第２のデバイスと、を備え、
前記ドライバ回路装置が、
前記複数の回路のうちの１つ又はそれ以上の回路を選択的に有効化することによって構成が行われる構成可能終端抵抗と、
前記複数の回路の各々に含まれる複数の回路ユニットの各々へ信号サンプルを供給することによって信号ディエンファシスの構成が制御される、構成可能信号ディエンファシスと、
前記複数の回路ユニットの各々に含まれる複数の回路サブユニットの各々に供給される、前記信号サンプルに遅延が与えられた信号サンプルによって構成が行われる構成可能反射相殺部と、
を含み、
各前記信号サンプルに与える遅延は遅延クロックによって制御され、
前記遅延クロックは、前記通信チャネルにおける信号の伝播に要する時間に基づいて設定可能である、システム。
【請求項２０】
前記第１のデバイスが更に受信器装置を含み、前記第２のデバイスが更に、ドライバ回路装置を含むことを特徴とする、請求項１９に記載のシステム。
【請求項２１】
前記第１のデバイスのドライバ回路装置の終端抵抗と、前記第２のデバイスのドライバ回路装置の終端抵抗とが互いに異なるように構成可能であることを特徴とする、請求項２０に記載のシステム。
【請求項２２】
前記第１のデバイスの受信器装置の終端抵抗と、前記第２のデバイスの受信器装置の終端抵抗とが互いに異なるように構成可能であることを特徴とする、請求項１９に記載のシステム。
【請求項２３】
前記第１のデバイスの受信器装置又は前記第２のデバイスの受信器装置が、終端抵抗を有さないように構成することができることを特徴とする、請求項２２に記載のシステム。
【請求項２４】
前記第１のデバイスがシステムオンチップ（ＳＯＣ）であり、前記第２のデバイスがダイナミックランダムアクセスメモリ（ＤＲＡＭ）であることを特徴とする、請求項１９に記載のシステム。
【請求項２５】
前記遅延クロックにおける遅延時間間隔が、クロック時間間隔の整数倍数ではないことを特徴とする、請求項１９に記載のシステム。
【請求項２６】
通信インターフェイスを構成するための方法であって、
構成可能ドライバ回路装置を含む第１のデバイスと、受信器装置を含む第２のデバイスとの間のインターフェイスについてのパラメータを決定する段階と、
複数の回路のうちの１つ又はそれ以上を有効にすることによって、前記第１のデバイスのドライバ回路装置の終端抵抗を構成する段階と、
前記複数の回路の各々の１つ又はそれ以上の回路ユニットに特定の信号サンプルを供給することによって、前記ドライバ回路装置の信号等化を構成する段階と、
通信チャネルにおける信号の伝播に要する時間を決定し、なおかつ複数のクロック各々に対して与える遅延を設定することで、前記通信インターフェイスにおける信号反射相殺を構成する段階と、を含み、
各前記クロックにより、各前記回路ユニットに含まれる複数のサブユニット各々に信号サンプルが与えられるタイミングが制御される、方法。
【請求項２７】
前記通信インターフェイスについての前記パラメータを決定するために前記通信インターフェイスの較正処理を行う段階を更に含む、請求項２６に記載の方法。
【請求項２８】
前記較正処理を行う段階が、前記第１のデバイス及び第２のデバイスを低いクロック速度でクロック制御する段階を含む、請求項２７に記載の方法。
【請求項２９】
信号反射相殺を構成する段階は、前記ドライバ回路装置が、前記信号サンプルの入力に対する特定のタイミング遅延を、前記複数の回路の各々における前記複数の回路ユニットの各々の複数の回路サブユニットに供給する段階を含む、請求項２６に記載の方法。
【請求項３０】
前記受信器装置の受信器の出力を、第１の複数のフリップフロップ及び第２の複数のフリップフロップに供給して、前記第１の複数のフリップフロップ及び前記第２の複数のフリップフロップの出力を加算する段階を更に含み、前記信号反射相殺を構成する段階が、前記受信器装置が前記第２の複数のフリップフロップに対してタイミング遅延を供給する段階を含む、請求項２６に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００６
【訂正方法】変更
【訂正の内容】
【０００６】
本発明の第１の態様において、装置の１つの実施形態は、データ信号を供給するプリドライバと、プリドライバからのデータ信号を受け取って駆動する回路とを含み、回路は、ドライバ回路装置の終端抵抗用に構成可能であり、回路の各々は、ドライバ装置の等化制御用に構成可能な１つ又はそれ以上の回路ユニットを含み、回路ユニットの各々は、ドライバ装置に対する信号反射制御用に構成可能な複数の回路サブユニットを含む。更に装置は、通信チャネルとのインターフェイスを含み、回路は通信チャネルと結合される。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】０００７
【訂正方法】変更
【訂正の内容】
【０００７】
本発明の第２の態様において、通信システムの１つの実施形態は、通信チャネルと、該通信チャネルと結合された第１のデバイスとを含む。第１のデバイスは、通信チャネル上にデータ信号を駆動するドライバ装置を含み、該ドライバ装置は、データ信号を受け取って駆動する回路を含み、これらの回路は、ドライバ回路装置の終端抵抗用に構成可能であり、回路の各々は、ドライバ装置の等化制御用に構成可能な１つ又はそれ以上の回路ユニットを含む。システムは更に、通信チャネルと結合された第２のデバイスを含み、該第２のデバイスは、通信チャネルからデータ信号を受信する受信器を含む。第１のデバイス又は第２のデバイスのいずれかは、システムに対して信号反射制御を行う構成可能回路要素を含む。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００１４
【訂正方法】変更
【訂正の内容】
【００１４】
幾つかの実施形態では、装置、システム、又は方法は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）インターフェイスを含む、高速有線インターフェイス用のドライバフロントエンド設計を含む。幾つかの実施形態では、ドライバに反射相殺、等化、及び終端制御を組み込む多次元技法が提示される。幾つかの実施形態では、多次元ドライバからデータを受け取る受信器は、反射相殺を可能にする。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００１７
【訂正方法】変更
【訂正の内容】
【００１７】
図１は、Ｉ／Ｏリンクの要素の１つの実施形態を例示している。この例図では、２つのデバイスを電気的に接続する単一チャネルＩ／Ｏリンクの機能ブロックが設けられる。図示のように、並列データ１０５がシリアライザ１１０によって並直列変換され、並直列変換された出力は、チャネル１３５を介した送信のためドライバ１３０によって受け取られる。シリアライザ１１０及びドライバ１３０は、位相ロックループ（ＰＬＬ）回路１１５によって生成されるクロック信号１２５によりクロック制御することができ、位相ロックループ（ＰＬＬ）回路１１５は、基準クロック信号１２０を用いてクロック信号１２５を発生させる。チャネル１３５を介して送信された並直列変換されたデータは、信号等化器１４０によって受信され、該信号等化器１４０は、等化したデータ信号をクロック及びデータ復元要素１４５に供給する。クロック及びデータ復元要素は、復元したデータをデシリアライザ１５５に供給し、復元したクロック信号１５０を等化器１４０及びデシリアライザ１５５に供給する。デシリアライザ１５５は、データを直並列変換し、並列データ出力１６０を生成する。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００１８
【訂正方法】変更
【訂正の内容】
【００１８】
動作時には、Ｉ／Ｏリンク１００の総電力消費量の大部分がドライバ１３０によって消散される。幾つかの実施形態では、ドライバ１３０は、電力消費量を低減するよう構成することができる構成可能マルチモードドライバである。幾つかの実施形態では、ドライバ１３０は、終端制御、等化／ディエンファシス制御、及び反射制御をもたらす多次元ドライバである。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００２５
【訂正方法】変更
【訂正の内容】
【００２５】
幾つかの実施形態では、構成可能多次元ドライバは、
（１）終端制御部
（２）等化／ディエンファシス制御部
（３）反射制御部
を含む。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００２６
【訂正方法】変更
【訂正の内容】
【００２６】
図５は、多次元ドライバの１つの実施形態を例示している。幾つかの実施形態では、終端制御部は、複数のスライスへのドライバ回路の分割を利用する。図５では、ドライバ５００は、スライス１（５１０）、スライス２（５４０）、及びスライスＮ（５４５）まで続くものとして例示されたＮ個の回路スライスを含む。幾つかの実施形態では、各スライスは、等化／ディエンファシスブロックを提供するある特定数（この例ではＭ個）の回路ユニットに更に分割される。幾つかの実施形態では、各スライスの各ユニットは、回路構造を含む。この例図では、第１のユニットは、第１のトランジスタ（Ｍ１１）５１２を含み、第１の端子が供給電圧ＶＤＤと結合され、第２の端子が第１の抵抗器（Ｒ１１）５１４の第１の端部と結合される。Ｒ１１  ５１４の第２の端部は、第２の抵抗器（Ｒ１２）５１６の第１の端部及び通信チャネル（ＣＨＡＮ）５６０と結合される。Ｒ１２  ５１６の第２の端部は、第２のトランジスタ（Ｍ１２）５１８の第１の端子と結合され、Ｍ１２  ５１８の第２の端子は接地と結合される。プリドライバ５０５からの入力データ信号は、Ｍ１１及びＭ１２のゲートで受け取られる。更に、スライス５１０の各追加ユニットは、第１のトランジスタ（Ｍ２１）５２２、第１の抵抗器（Ｒ２１）５２４、第２の抵抗器（Ｒ２２）５２６、及び第２のトランジスタ（Ｍ２２）５２８を有する（Ｍ−１）番目のユニットから、第１のトランジスタ（Ｍ３１）５３２、第１の抵抗器（Ｒ３１）５３４、第２の抵抗器（Ｒ３２）５３６、及び第２のトランジスタ（Ｍ３２）５３８を有するＭ番目のユニットまで続くユニットのように同じ方式で構築された要素を含む。各要素の値は、Ｗ／（Ｍ×Ｎ）のトランジスタゲート幅及びＲ×Ｎ×Ｍオームの抵抗を有するＭ個のユニットを含むＮ個のスライスの存在を反映する。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００２８
【訂正方法】変更
【訂正の内容】
【００２８】
例示するように、プリドライバ５０５は、ｄ（０）、ｄ（−１）、及びＤ（−Ｍ）まで続くＭ個のサンプルを提供する。１つの実施例において、１タップ等化が必要とされる場合、サンプルｄ（０）及びｄ（−１）は、必要とされる等化が得られるようにＭ個のユニットの間で分割される。特定の実施例では、２つのタップで６ｄＢの等化が必要とされる場合、サンプルはＭ個のユニットの間で均等に分割される。幾つかの実施形態では、Ｍ個のユニットは、図５に提示した線形重み付けの代わりに、バイナリ重み付けを用いて分割することができる。
【誤訳訂正１０】
【訂正対象書類名】明細書
【訂正対象項目名】００３２
【訂正方法】変更
【訂正の内容】
【００３２】
図７は、反射相殺ブロックを含む多次元ドライバの１つの実施形態の例図である。この例図では、ドライバ７００は、図５に例示するように、Ｎ個のスライス（５１０、５４０、及び５４５）を含み、各々が、Ｍ個のユニットを含むように等化／ディエンファシスブロック５１０によって更に分割されている。これらのユニットは、プリドライバ５０５からデータを受け取る。更に、スライスのユニットの各々は、図６に例示するように、反射相殺ブロック６８０によって更に分割され、サブユニットは、プリドライバ６０５によって供給されるデータ信号の遅延サンプルを受け取り、この場合、ＤＬＬ／位相内挿ユニット６０２によって、遅延サンプルに対するクロック制御が提供される。幾つかの実施形態では、ドライバ７００は、終端、等化、及び反射の制御を行うように構成可能である。
【誤訳訂正１１】
【訂正対象書類名】明細書
【訂正対象項目名】００３７
【訂正方法】変更
【訂正の内容】
【００３７】
反射制御は、本明細書で提示する図において提供されるＩ／Ｏ構造に関して例示されているが、実施形態は、このようなＩ／Ｏ構造に限定されない。幾つかの実施形態では、ビット又はクロック時間間隔の整数倍数ではないものとすることができるタイミングを有するドライバ／受信器を用いた反射相殺が、他の信号通信において更に利用される。幾つかの実施形態では、反射相殺はまた、隣接チャネルからのクロストークを相殺するのに、或いは、特定のビットシーケンスによって電源ノイズを決定することができる場合に電源上のスイッチングノイズを相殺するのに利用することができる。幾つかの実施形態では、この相殺は、ＤＲＡＭのＩ／Ｏにも適用することができ、この場合、タイミング及び等化情報は、ＤＲＡＭ  ＰＨＹの性能を制御するのに固有のレジスタに記憶することができる。
【誤訳訂正１２】
【訂正対象書類名】明細書
【訂正対象項目名】００４０
【訂正方法】変更
【訂正の内容】
【００４０】
図１０は、反射相殺を可能にするシステムの一部の１つの実施形態を例示している。この例図では、ドライバ１０００は、図１０に例示するように、各回路スライスにＭ個の等化／ディエンファシスブロックを含み、スライスは、スライス１  １０１０、スライス２  １０４０、及びスライスＮ１０４５まで続く。例示するように、プリドライバ１００５は、ｄ（０）、ｄ（−ｌ）、更にＤ（−Ｍ）まで続くＭ個のサンプルを提供する。ドライバ装置１０００は、通信チャネル（ＣＨＡＮ）１０６０の送信側で結合することができ、ＣＨＡＮ１０６０の受信側は、受信装置１０６５の受信器（ＲＸ）１０７０の第１の入力と結合することができる。
【誤訳訂正１３】
【訂正対象書類名】明細書
【訂正対象項目名】００４７
【訂正方法】変更
【訂正の内容】
【００４７】
幾つかの実施形態では、メモリ１１６０が二次デバイスの場合、終端、等化、及び反射能力に関するデータのような、システム１１１０とメモリ１１６０との間のリンクについてのパラメータ情報は、メモリ１１６０のオンチップレジスタ１１７５に記憶することができる。例えば、システムは、コントローラ１１２５を含むことができ、他方、メモリはコントローラを含まない。幾つかの実施形態では、パラメータ情報は、メモリ１１６０がアクセスするためにオンチップレジスタ１１７５内に記憶される。
【誤訳訂正１４】
【訂正対象書類名】明細書
【訂正対象項目名】００５０
【訂正方法】変更
【訂正の内容】
【００５０】
幾つかの実施形態では、回路スライスの各々のＭ個（Ｍは１又はそれ以上である）の回路ユニットに特定の信号サンプルを提供することによって、ドライバ装置における信号等化が構成される（１２１０）。幾つかの実施形態では、通信インターフェイスにおける信号反射相殺が構成される（１２１２）。幾つかの実施形態では、信号反射相殺の構成は、図９に例示したような、回路ユニットの各々のＬ個の回路サブユニットに対する信号サンプルの遅延によってドライバ装置を構成する段階を含む。幾つかの実施形態では、信号反射相殺の構成は、図１０に例示したような、受信器と結合されたフリップフロップデバイスのクロック制御を調節することによって受信器装置を構成する段階を含む。
【誤訳訂正１５】
【訂正対象書類名】図面
【訂正対象項目名】図５
【訂正方法】変更
【訂正の内容】
【図５】
2014523189.tif 000001
【誤訳訂正１６】
【訂正対象書類名】図面
【訂正対象項目名】図１０
【訂正方法】変更
【訂正の内容】
【図１０】
2014523189.tif 000002
【誤訳訂正１７】
【訂正対象書類名】図面
【訂正対象項目名】図１２
【訂正方法】変更
【訂正の内容】
【図１２】
2014523189.tif 000003