【手続補正書】
【提出日】平成29年2月15日(2017.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流モードドライバ回路であって、前記電流モードドライバ回路は下記を備える、
発振信号を受信するゲート端子と、第１の電源電圧を受けるソース端子とを有する第１のＰＭＯＳトランジスタと、
前記発振信号を受信するゲート端子と、第２の電源電圧を受けるソース端子とを有する第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレイン端子に結合された第１の入力端子と、共通ノードに結合された出力端子とを有する第１の可変導電率回路と、
前記第１のＮＭＯＳトランジスタのドレイン端子に結合された第１の入力端子を有する第２の可変導電率回路、前記第２の可変導電率回路は、前記共通ノードに結合された出力端子を有する、と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるように適応された制御回路、前記制御回路は、前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるようにさらに適応され、前記制御回路が第１のバイアス回路を備え、前記第１のバイアス回路が、
第１のカレントミラーと、
第１のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器と、を備える。
【請求項２】
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、請求項１に記載の電流モードクロックドライバ回路。
【請求項３】
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、請求項２に記載の電流モードクロックドライバ回路。
【請求項４】
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備え、好ましくは、前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に結合された抵抗素子をさらに備える、請求項１に記載の電流モードクロックドライバ回路。
【請求項５】
前記第１のキャパシタの両端間の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義され、好ましくは、前記制御回路が第２のバイアス回路をさらに備え、前記第２のバイアス回路が、
第２のカレントミラーと、
第２のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器と、を備える、請求項４に記載の電流モードクロックドライバ回路。
【請求項６】
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備え、好ましくは、前記第２のキャパシタの両端間の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、請求項５に記載の電流モードクロックドライバ回路。
【請求項７】
前記第１のキャパシタの両端間の前記電圧が前記第２のＮＭＯＳトランジスタのゲート端子に印加され、好ましくは、前記第２のキャパシタの両端間の前記電圧が前記第２のＰＭＯＳトランジスタのゲート端子に印加される、請求項６に記載の電流モードクロックドライバ。
【請求項８】
クロックインターコネクトを駆動する方法であって、前記方法は下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させること、ここにおいて、前記第１および第２の可変導電率回路の前記導電率を増加または減少させることは、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成することと、を備える。
【請求項９】
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、請求項８に記載の方法。
【請求項１０】
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、請求項９に記載の方法。
【請求項１１】
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備え、好ましくは、前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することをさらに備える、請求項１０に記載の方法。
【請求項１２】
前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することをさらに備え、好ましくは、前記第２のＰＭＯＳトランジスタの前記導電率を変化させることが、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を備える、請求項１１に記載の方法。
【請求項１３】
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備え、好ましくは、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することをさらに備える、請求項１２に記載の方法。
【請求項１４】
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することをさらに備え、好ましくは、前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することをさらに備える、請求項１３に記載の方法。
【請求項１５】
非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されたとき、前記プロセッサに、請求項８乃至１４のうちのいずれか１項に記載の方法のステップを実行すること、を行わせる命令を備える非一時的コンピュータ可読記憶媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
[0059]本発明の上記の実施形態は例示的であり、限定的ではない。本発明の実施形態は、クロックドライバにおいて使用される可変導電率回路によって限定されない。本発明の実施形態は、クロックドライバ回路が設置され得るデバイスのタイプ、ワイヤレスまたはそれ以外によって限定されない。他の追加、控除または修正は、本開示に鑑みて明らかであり、添付の特許請求の範囲内に入るものとする。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電流モードドライバ回路であって、前記電流モードドライバ回路は下記を備える、
発振信号を受信するゲート端子と、第１の電源電圧を受けるソース端子とを有する第１のＰＭＯＳトランジスタと、
前記発振信号を受信するゲート端子と、第２の電源電圧を受けるソース端子とを有する第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレイン端子に結合された第１の入力端子と、共通ノードに結合された出力端子とを有する第１の可変導電率回路と、
前記第１のＮＭＯＳトランジスタのドレイン端子に結合された第１の入力端子を有する第２の可変導電率回路、前記第２の可変導電率回路は、前記共通ノードに結合された出力端子を有する、と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるように適応された制御回路、前記制御回路は、前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるようにさらに適応される。
［Ｃ２］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ１に記載の電流モードクロックドライバ回路。
［Ｃ３］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ２に記載の電流モードクロックドライバ回路。
［Ｃ４］
前記制御回路が第１のバイアス回路を備え、前記第１のバイアス回路が、
第１のカレントミラーと、
第１のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器と、を備える、Ｃ３に記載の電流モードクロックドライバ回路。
［Ｃ５］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ４に記載の電流モードクロックドライバ回路。
［Ｃ６］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に結合された抵抗素子をさらに備える、Ｃ５に記載の電流モードクロックドライバ回路。
［Ｃ７］
前記第１のキャパシタの両端間の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ６に記載の電流モードクロックドライバ回路。
［Ｃ８］
前記制御回路が第２のバイアス回路をさらに備え、前記第２のバイアス回路が、
第２のカレントミラーと、
第２のキャパシタと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器と、を備える、Ｃ７に記載の電流モードクロックドライバ回路。
［Ｃ９］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ８に記載の電流モードクロックドライバ回路。
［Ｃ１０］
前記第２のキャパシタの両端間の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ９に記載の電流モードクロックドライバ回路。
［Ｃ１１］
前記第１のキャパシタの両端間の前記電圧が前記第２のＮＭＯＳトランジスタのゲート端子に印加される、Ｃ１０に記載の電流モードクロックドライバ。
［Ｃ１２］
前記第２のキャパシタの両端間の前記電圧が前記第２のＰＭＯＳトランジスタのゲート端子に印加される、Ｃ１１に記載の電流モードクロックドライバ。
［Ｃ１３］
クロックインターコネクトを駆動する方法であって、前記方法は下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させること。
［Ｃ１４］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ１３に記載の方法。
［Ｃ１５］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ１４に記載の方法。
［Ｃ１６］
前記第２のＮＭＯＳトランジスタの前記導電率を変化させることが、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成することと、を備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記第２のＰＭＯＳトランジスタの前記導電率を変化させることが、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を備える、Ｃ１９に記載の方法。
［Ｃ２１］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ２０に記載の方法。
［Ｃ２２］
前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することをさらに備える、Ｃ２１に記載の方法。
［Ｃ２３］
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することをさらに備える、Ｃ２２に記載の方法。
［Ｃ２４］
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することをさらに備える、Ｃ２３に記載の方法。
［Ｃ２５］
電流モードクロックドライバであって、前記電流モードクロックドライバは下記を備える、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加するための手段と、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加するための手段と、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合するための手段と、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合するための手段と、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合するための手段と、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させるための手段と、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させるための手段。
［Ｃ２６］
前記第１の可変導電率回路は、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ２５に記載の電流モードクロックドライバ。
［Ｃ２７］
前記第２の可変導電率回路は、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ２６に記載の電流モードクロックドライバ。
［Ｃ２８］
前記第２のＮＭＯＳトランジスタの前記導電率を増加または減少させるための前記手段が、
第１のカレントミラーを形成するための手段と、
前記第１のカレントミラーを第１のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成するための手段と、をさらに備える、Ｃ２７に記載の電流モードクロックドライバ。
［Ｃ２９］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ２８に記載の電流モードクロックドライバ。
［Ｃ３０］
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合するための手段をさらに備える、Ｃ２９に記載の電流モードクロックドライバ。
［Ｃ３１］
前記第１のキャパシタの両端間の第１の電圧を形成するための手段をさらに備え、前記第１の電圧が、前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ３０に記載の電流モードクロックドライバ。
［Ｃ３２］
前記第２のＰＭＯＳトランジスタの前記導電率を増加または減少させるための前記手段が、
第２のカレントミラーを形成するための手段と、
前記第２のカレントミラーを第２のキャパシタに結合するための手段と、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成するための手段と、をさらに備える、Ｃ３１に記載の電流モードクロックドライバ。
［Ｃ３３］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ３２に記載の電流モードクロックドライバ。
［Ｃ３４］
前記第２のキャパシタの両端間の第２の電圧を形成するための手段をさらに備え、前記第２の電圧が、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、Ｃ３３に記載の電流モードクロックドライバ。
［Ｃ３５］
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１の電圧を印加するための手段をさらに備える、Ｃ３４に記載の電流モードクロックドライバ。
［Ｃ３６］
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２の電圧を印加するための手段をさらに備える、Ｃ３５に記載の電流モードクロックドライバ。
［Ｃ３７］
非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されたとき、前記プロセッサに、
第１の電源電圧を受けるソース端子を有する第１のＰＭＯＳトランジスタのゲート端子に発振信号を印加することと、
第２の電源電圧を受けるソース端子を有する第１のＮＭＯＳトランジスタのゲート端子に前記発振信号を印加することと、
前記第１のＰＭＯＳトランジスタのドレイン端子を第１の可変導電率回路の第１の入力端子に結合することと、
前記第１のＮＭＯＳトランジスタのドレイン端子を第２の可変導電率回路の第１の入力端子に結合することと、
前記第１および第２の可変導電率回路の出力端子を共通ノードに結合することと、
前記共通ノードの電圧の振幅の減少に応答して前記第１および第２の可変導電率回路の導電率を増加させることと、
前記共通ノードの電圧の振幅の増加に応答して前記第１および第２の可変導電率回路の前記導電率を減少させることと、を行わせる命令を備える非一時的コンピュータ可読記憶媒体。
［Ｃ３８］
前記第１の可変導電率回路が、前記第１のＰＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＰＭＯＳトランジスタである、Ｃ３７に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３９］
前記第２の可変導電率回路が、前記第１のＮＭＯＳトランジスタのドレイン端子に結合されたソース端子と、前記共通ノードに結合されたドレイン端子と、を有する第２のＮＭＯＳトランジスタである、Ｃ３８に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４０］
前記命令がさらに、前記プロセッサに、
第１のカレントミラーを形成することと、
前記第１のカレントミラーを第１のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＮＭＯＳトランジスタを備える第１の差動増幅器を形成することと、を行わせ、それによって前記第２のＮＭＯＳトランジスタの前記導電率を変化させる、Ｃ３９に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４１］
前記第１の差動増幅器が、前記第１のカレントミラーによって生成された電流を受け、前記第３のＮＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＮＭＯＳトランジスタをさらに備える、Ｃ４０に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４２］
前記命令がさらに、前記プロセッサに、
前記第４のＮＭＯＳトランジスタのソース端子と前記第２の電源電圧との間に抵抗素子を結合することを行わせる、Ｃ４１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４３］
前記命令がさらに、前記プロセッサに、
前記第１のカレントミラーによって供給される電流と、前記第３のＮＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第１のキャパシタの両端間の電圧を形成することを行わせる、Ｃ４２に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４４］
前記命令がさらに、前記プロセッサに、
第２のカレントミラーを形成することと、
前記第２のカレントミラーを第２のキャパシタに結合することと、
前記共通ノードの前記電圧に応答するソース端子を有する第３のＰＭＯＳトランジスタを備える第２の差動増幅器を形成することと、を行わせ、それによって前記第２のＰＭＯＳトランジスタの前記導電率を変化させる、Ｃ４３に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４５］
前記第２の差動増幅器が、前記第２のカレントミラーによって生成された電流を受け、前記第３のＰＭＯＳトランジスタのゲート端子に結合されたゲート端子を有する、第４のＰＭＯＳトランジスタをさらに備える、Ｃ４４に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４６］
前記命令がさらに、前記プロセッサに、前記第２のカレントミラーによって供給される電流と、前記第３のＰＭＯＳトランジスタを通って流れる電流との間の差によって定義される、前記第２のキャパシタの両端間の電圧を形成することを行わせる、Ｃ４５に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４７］
前記命令がさらに、前記プロセッサに、
前記第２のＮＭＯＳトランジスタのゲート端子に前記第１のキャパシタの前記電圧を印加することを行わせる、Ｃ４６に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４８］
前記命令がさらに、前記プロセッサに、
前記第２のＰＭＯＳトランジスタのゲート端子に前記第２のキャパシタの前記電圧を印加することを行わせる、Ｃ４７に記載の非一時的コンピュータ可読記憶媒体。