(57)【特許請求の範囲】
【請求項１】
半導体基板上のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、前記電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記複数のメモリセルユニットにそれぞれ接続された複数の選択トランジスタと、
前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、
前記トランジスタは、少なくとも、第１のゲート絶縁膜を有する第１トランジスタと、この第１のゲート絶縁膜とは膜厚の異なる第２のゲート絶縁膜を有する第２トランジスタを含み、前記メモリセルのゲート絶縁膜と前記第１のゲート絶縁膜が同一の絶縁膜から同時に形成された膜であり、かつ、前記選択トランジスタのゲート絶縁膜と前記第２のゲート絶縁膜が同一の絶縁膜から同時に形成された膜であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のゲート絶縁膜より第２のゲート絶縁膜の膜厚が厚いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のゲート絶縁膜より第２のゲート絶縁膜の膜厚が薄いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記選択トランジスタ及び前記第１トランジスタは、前記電荷蓄積層と同じ導電膜及び前記制御ゲート層と同じ導電膜が積層されたゲート構造を有することを特徴とする請求項１ないし請求項３のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項５】
前記選択トランジスタ及び前記第２トランジスタは、前記電荷蓄積層と同じ導電膜及び前記制御ゲート層と同じ導電膜が積層されたゲート構造を有することを特徴とする請求項１ないし請求項３のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上の第１のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、前記電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記複数のメモリセルユニットにそれぞれ接続され、それぞれが前記半導体基板上の第２のゲート絶縁膜上に配設された第１のゲート電極層と、前記第１のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層と、を有する複数の選択トランジスタと、
前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、
前記トランジスタは、少なくとも、第３のゲート絶縁膜及び前記第３のゲート絶縁膜上に配設された第２のゲート電極層を有する第１トランジスタと、この第３のゲート絶縁膜とは膜厚の異なる第４のゲート絶縁膜及び前記第４のゲート絶縁膜上に配設された第３のゲート電極層を有する第２トランジスタを含み、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜と前記第３のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記電荷蓄積層と前記第１のゲート電極層と前記第２のゲート電極層と前記第３のゲート電極層とが同一の導電膜から形成された膜であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜と前記第３のゲート絶縁膜とは実質的に同じ膜厚を有することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板上の第１のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、前記電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記複数のメモリセルユニットにそれぞれ接続され、それぞれが前記半導体基板上の第２のゲート絶縁膜上に配設された第１のゲート電極層と、前記第１のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層と、を有する複数の選択トランジスタと、
前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、
前記トランジスタは、少なくとも、第３のゲート絶縁膜及び前記第３のゲート絶縁膜上に配設された第２のゲート電極層を有する第１トランジスタと、この第３のゲート絶縁膜とは膜厚の異なる第４のゲート絶縁膜及び前記第４のゲート絶縁膜上に配設された第３のゲート電極層を有する第２トランジスタを含み、前記第１のゲート絶縁膜と前記第３のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記第２のゲート絶縁膜と前記第４のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記電荷蓄積層と前記第１のゲート電極層と前記第２のゲート電極層と前記第３のゲート電極層とが同一の導電膜から形成された膜であることを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記第１のゲート絶縁膜と前記第３のゲート絶縁膜とは実質的に同じ膜厚を有し、前記第２のゲート絶縁膜と第４のゲート絶縁膜とは実質的に同じ膜厚を有することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板上の第１のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、前記電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、
前記複数のメモリセルユニットにそれぞれ接続され、それぞれが前記半導体基板上の第２のゲート絶縁膜上に配設された第１のゲート電極層と、前記第１のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層と、を有する複数の選択トランジスタと、
前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、
前記トランジスタは、少なくとも、第３のゲート絶縁膜及び前記第３のゲート絶縁膜上に配設された第２のゲート電極層を有する第１トランジスタと、この第３のゲート絶縁膜とは膜厚の異なる第４のゲート絶縁膜及び前記第４のゲート絶縁膜上に配設された第３のゲート電極層を有する第２トランジスタを含み、前記第２のゲート絶縁膜と前記第４のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記電荷蓄積層と前記第１のゲート電極層と前記第２のゲート電極層と前記第３のゲート電極層とが同一の導電膜から形成された膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
前記第２のゲート絶縁膜と第４のゲート絶縁膜とは実質的に同じ膜厚を有することを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第３のゲート絶縁膜より第４のゲート絶縁膜の膜厚が厚いことを特徴とする請求項６ないし請求項１１のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１３】
前記第３のゲート絶縁膜より第４のゲート絶縁膜の膜厚が薄いことを特徴とする請求項６ないし請求項１１のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１トランジスタは、前記第２のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層をさらに具備することを特徴とする請求項６ないし請求項１３のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１５】
前記第２トランジスタは、前記第３のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層をさらに具備することを特徴とする請求項６ないし請求項１４のいずれか一つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲート絶縁膜、電荷蓄積層としての浮遊ゲート層、絶縁膜、制御ゲート層からなる二層ゲート構造を有する不揮発性半導体記憶装置およびその製造方法に関し、特にメモリセル部とその周辺回路部を含めたゲート絶縁膜及びゲート電極の構造に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、メモリセル（メモリセルトランジスタ）及び選択トランジスタを有し、周辺回路として、高耐圧（Ｖｐｐ）系のトランジスタ及び通常電源で動作するＶｃｃ系のトランジスタ等を備えている（周辺回路のトランジスタ）。各トランジスタのゲート絶縁膜は扱われる電圧に応じて厚さが異なっている。
【０００３】
図３６（ａ），（ｂ）〜図３７（ｃ），（ｄ）は、従来の不揮発性半導体記憶装置の製造工程を示す断面図である。図３６（ａ）に示すように、シリコン基板３０１において、Ｎウェル領域３０２、Ｐウェル領域３０３を形成し、ＬＯＣＯＳ法により、十分に厚い素子分離膜３０４を形成する。素子分離膜３０４に分離された素子領域は、例えばメモリセル、選択トランジスタ（選択Ｔｒ）と、メモリ周辺回路のトランジスタ、ここでは、高耐圧系トランジスタ（Ｖｐｐ系Ｔｒ）、通常電源系トランジスタ（Ｖｃｃ系Ｔｒ）の各部に分けられている。まず、選択Ｔｒ部のゲート酸化膜３０５を形成する。この後、レジストを塗布してパターニングし、メモリセル部以外の領域をレジスト３１５で覆い、ゲート酸化膜３０５は除去し、メモリセルのゲート酸化膜３０６を形成する。なお、図中の切欠は、メモリセルと、選択Ｔｒ，Ｖｐｐ系ＴｒおよびＶｃｃ系Ｔｒとが、互いに異なる断面で表わされていることを示すものである。
【０００４】
次に、図３６（ｂ）に示すように、第１層目のポリシリコン層３０７を堆積し、パターニング後、このポリシリコン層表面に絶縁膜３０８を形成する。ポリシリコン層３０７は、メモリセルの浮遊ゲートとなり、選択トランジスタのゲート電極となる。周辺回路のトランジスタ部側（Ｖｐｐ系Ｔｒ，Ｖｃｃ系Ｔｒ）では、上記絶縁膜３０８及び第１層目のポリシリコン３０７及びその下のゲート絶縁膜３０５を除去する。その後、レジストをパターニングし、Ｖｐｐ系Ｔｒ部のゲート酸化膜３０９を形成する。さらに、図に示すような、新たなレジスト３１６をパターニングし、Ｖｃｃ系Ｔｒ部の領域のゲート酸化膜３０９が除去される。次に、図３７（ｃ）に示すように、Ｖｃｃ系Ｔｒ部のゲート酸化膜３１０を形成する。その後、第２層目のポリシリコン層（ゲート電極）３１１を形成する。その後、メモリセル及び各トランジスタ等のパターニング、イオン注入工程、層間絶縁膜３１２の堆積及び配線３１３の形成工程等を経ることにより、メモリセル、選択トランジスタ、高耐圧系トランジスタ、Ｖｃｃ系トランジスタを形成する（図３７（ｄ））。
【０００５】
上記構成によれば、上述した各トランジスタのゲート酸化膜は３０５，３０６，３０９，３１０とそれぞれ異なり、４種類形成している。このため、レジストの形成、酸化工程等の工程数の増大により、コスト増を招いている。
【０００６】
また、上記のように、メモリセル部が浮遊ゲート層（第１層目のポリシリコン層３０７）と制御ゲート層（第２層目のポリシリコン層３１１）からなる二層ゲート構造を有する不揮発性半導体記憶装置では、図で説明したよう、周辺回路のトランジスタのゲート電極は、通常、メモリセル部の制御ゲート層（第２層目のポリシリコン３１１）で形成される。しかし、この場合の周辺回路のトランジスタの製造では、両方とも表面チャネル型のＮチャネル、ＰチャネルのＭＯＳトランジスタを形成しようとした場合、困難性を伴う。以下に説明する。
【０００７】
一般にメモリセルトランジスタの制御ゲート層は、第２層目のポリシリコンを堆積し、その後さらに導電性を上げるため、このポリシリコン上に例えばＷＳｉ（タングステンシリサイド）を積層し、ポリサイド構造とされる。次に、レジストを塗布し、ゲート電極としてのパターニングが行われる。
【０００８】
ここで、周辺回路のトランジスタのゲートに制御ゲート層を用いる従来の方法では、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを、微細化に有利な表面チャネル型の素子にすることを考えた場合、第２層目のポリシリコンに、ＷＳｉを積層する工程の前にＮ型、Ｐ型の不純物を区別して注入しなければならない。さらにトランジスタを完成するには、ＷＳｉを積層し、ゲート電極加工後、ソース，ドレインとなる領域にＮ型、Ｐ型の不純物を区別して注入することが必要である。そのため、レジストのパターニングおよび不純物注入の工程が増加せざるを得ない。
【０００９】
一方、こうした問題に鑑み、周辺回路のトランジスタのゲート電極をメモリセルの浮遊ゲート層となる第１層目のポリシリコン層３０７で形成すると、ゲート電極加工後にソース領域、ドレイン領域と同じ導電型の不純物をゲート電極にも注入して表面チャネル型の素子を得ることは可能となる。しかしながら、通常、浮遊ゲート層となる第１層目のポリシリコン層３０７は、制御ゲート層となる２層目のポリシリコン層３１１よりも高抵抗であることから、この場合は周辺回路のトランジスタにおける高速動作が阻害されてしまう。
【００１０】
【発明が解決しようとする課題】
上述したように従来では、メモリセル部、周辺回路部の各トランジスタのゲート絶縁膜の厚さが異なり、その製造工程数が増大し、コスト増を招いている。また、動作高速化のため、メモリの周辺回路のトランジスタのゲートは、従来メモリセル部の制御ゲート層と同じポリサイド構造とするのが一般的であるが、周辺回路のトランジスタをこのようなポリサイド構造のゲートとして表面チャネル型の素子を実現しようとすると、レジストのパターニングおよび不純物注入の工程が増加し、製造コストが増大する。
【００１１】
この発明は上記のような事情を考慮し、その課題は、第１に、製造工程数の削減を伴う不揮発性半導体記憶装置及びその製造方法の提供である。また、第２として、製造工程数の削減を伴い、かつ、高速動作性、高信頼性を有する不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
この発明の不揮発性半導体記憶装置は、半導体基板上のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記複数のメモリセルユニットにそれぞれ接続された複数の選択トランジスタと、前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、前記トランジスタは、少なくとも、第１のゲート絶縁膜を有する第１トランジスタと、この第１のゲート絶縁膜とは膜厚の異なる第２のゲート絶縁膜を有する第２トランジスタを含み、前記メモリセルのゲート絶縁膜と前記第１のゲート絶縁膜が同一の絶縁膜から同時に形成された膜であり、かつ、前記選択トランジスタのゲート絶縁膜と前記第２のゲート絶縁膜が同一の絶縁膜から同時に形成された膜であることを特徴とする。
【００１３】
また、この発明の不揮発性半導体記憶装置は、半導体基板上の第１のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、前記電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記複数のメモリセルユニットにそれぞれ接続され、それぞれが前記半導体基板上の第２のゲート絶縁膜上に配設された第１のゲート電極層と、前記第１のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層と、を有する複数の選択トランジスタと、前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、前記トランジスタは、少なくとも、第３のゲート絶縁膜及び前記第３のゲート絶縁膜上に配設された第２のゲート電極層を有する第１トランジスタと、この第３のゲート絶縁膜とは膜厚の異なる第４のゲート絶縁膜及び前記第４のゲート絶縁膜上に配設された第３のゲート電極層を有する第２トランジスタを含み、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜と前記第３のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記電荷蓄積層と前記第１のゲート電極層と前記第２のゲート電極層と前記第３のゲート電極層とが同一の導電膜から形成された膜であることを特徴とする。
【００１４】
また、この発明の不揮発性半導体記憶装置は、半導体基板上の第１のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、前記電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記複数のメモリセルユニットにそれぞれ接続され、それぞれが前記半導体基板上の第２のゲート絶縁膜上に配設された第１のゲート電極層と、前記第１のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層と、を有する複数の選択トランジスタと、前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、前記トランジスタは、少なくとも、第３のゲート絶縁膜及び前記第３のゲート絶縁膜上に配設された第２のゲート電極層を有する第１トランジスタと、この第３のゲート絶縁膜とは膜厚の異なる第４のゲート絶縁膜及び前記第４のゲート絶縁膜上に配設された第３のゲート電極層を有する第２トランジスタを含み、前記第１のゲート絶縁膜と前記第３のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記第２のゲート絶縁膜と前記第４のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記電荷蓄積層と前記第１のゲート電極層と前記第２のゲート電極層と前記第３のゲート電極層とが同一の導電膜から形成された膜であることを特徴とする。
【００１５】
また、この発明の不揮発性半導体記憶装置は、半導体基板上の第１のゲート絶縁膜上に電荷蓄積層と制御ゲート層が積層され、前記電荷蓄積層の電荷の授受によりプログラム及び消去を行う少なくとも１つのメモリセルからなる複数のメモリセルユニットと、前記複数のメモリセルユニットにそれぞれ接続され、それぞれが前記半導体基板上の第２のゲート絶縁膜上に配設された第１のゲート電極層と、前記第１のゲート電極層の上方に配設され且つ前記制御ゲート層と同じ導電膜から形成された導電層と、を有する複数の選択トランジスタと、前記メモリセル及び選択トランジスタを制御する電圧を駆動制御するトランジスタとを具備し、前記トランジスタは、少なくとも、第３のゲート絶縁膜及び前記第３のゲート絶縁膜上に配設された第２のゲート電極層を有する第１トランジスタと、この第３のゲート絶縁膜とは膜厚の異なる第４のゲート絶縁膜及び前記第４のゲート絶縁膜上に配設された第３のゲート電極層を有する第２トランジスタを含み、前記第２のゲート絶縁膜と前記第４のゲート絶縁膜とが同一の絶縁膜から同時に形成された膜であり、前記電荷蓄積層と前記第１のゲート電極層と前記第２のゲート電極層と前記第３のゲート電極層とが同一の導電膜から形成された膜であることを特徴とする。
【００１６】
また、この発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜、浮遊ゲート層となる第１の導電体、絶縁膜、制御ゲート層となる第２の導電体とを順次積層する工程と、前記半導体基板の第１の領域で、前記第２の導電体と絶縁膜と第１の導電体を同一のマスクで自己整合的にパターニングし二層ゲート構造を形成すると共に、前記第１の領域における前記第２の導電体のパターニングの際に、前記半導体基板の第２の領域で前記第２の導電体を除去する工程と、前記第１の領域における前記第１の導電体のパターニングの後、前記第２の領域で前記第１の導電体上に第３の導電体を電気的に接触して形成する工程と、前記第２ので前記第３の導電体及び第１の導電体をトランジスタのゲートとしてパターニングする工程とを具備したことを特徴とする。
【００１７】
【発明の実施の形態】
図１は、この発明の第１の実施形態に係る不揮発性半導体記憶装置を示す断面図である。Ｐ型シリコン基板１０１に選択的にＮウェル１０２、Ｐウェル１０３が形成されている。メモリセルアレイを構成する領域はＮウェル１０２表面内にＰウェル１０３が形成されている。シリコン基板１０１上に選択的にＬＯＣＯＳ法による厚い素子分離膜１０４が形成されている。素子分離膜１０４に分離された素子領域は、例えばメモリセル、選択トランジスタ（選択Ｔｒ）、高耐圧系トランジスタ（Ｖｐｐ系Ｔｒ）、通常電源系トランジスタ（Ｖｃｃ系Ｔｒ）の各部に分けられている。なお、図中の切欠は、前記図３０と同様に、メモリセルと、選択Ｔｒ、Ｖｐｐ系ＴｒおよびＶｃｃ系Ｔｒとが互いに異なる断面で表わされていることを示すものである。
【００１８】
上記メモリセル及び選択Ｔｒは、Ｖｃｃ系Ｔｒと同じゲート絶縁膜１０５を有する。ゲート絶縁膜１０５上に浮遊ゲート層となる第１ポリシリコン層１０６と制御ゲート層となる第２ポリシリコン層１０７が積層されている。第１ポリシリコン層１０６と第２ポリシリコン層１０７との間には絶縁膜１０９が形成されている。絶縁膜１０９は、例えばＳｉＯ２  ／Ｓｉ３  Ｎ４  ／ＳｉＯ２  積層膜（ＯＮＯ膜）である。なお、選択Ｔｒでは、第１ポリシリコン層１０６は直接に金属配線部材１１２ａと繋がっている個所がある。メモリセルは、第１ポリシリコン層１０６（浮遊ゲート層）が電荷蓄積層となり、第２ポリシリコン層（制御ゲート層）１０７の制御による電荷蓄積層の電荷の授受でプログラム及び消去を行う。このメモリセルを単独あるいは複数個接続してメモリセルユニットが構成される。図１は、制御ゲート（第２ポリシリコン層１０７）が共通なメモリセルの配列の断面であり、例えばこの発明をＮＡＮＤ型ＥＥＰＲＯＭに適用する場合、この断面と垂直な方向に並ぶ所定数のメモリセルでメモリセルユニットが構成される。メモリセルユニットは、それぞれ少なくとも１つの選択トランジスタ（選択Ｔｒとして図示）に接続され、これが複数配置されてメモリセルアレイを構成する（図示せず）。
【００１９】
高耐圧系トランジスタ（Ｖｐｐ系Ｔｒ）及び通常電源系トランジスタ（Ｖｃｃ系Ｔｒ）は、ここでは上記メモリセル及び選択Ｔｒを制御する電圧を駆動制御するトランジスタとして示されている。
【００２０】
Ｖｐｐ系Ｔｒのゲート絶縁膜１０８は、Ｖｃｃ系Ｔｒのゲート絶縁膜１０５に比べて厚く形成されている。すなわち、その他の、メモリセル、選択Ｔｒ、周辺部のＶｃｃ系Ｔｒの各ゲート絶縁膜は、共通の工程により形成されるゲート絶縁膜１０５であり、実質的に同一の膜である。
【００２１】
また、Ｖｐｐ系Ｔｒ及びＶｃｃ系Ｔｒのゲート電極は、すべて第１ポリシリコン層１０６を用いている。この第１ポリシリコン層１０６上には、例えば高ドープの第２ポリシリコン層（制御ゲート層）１０７が形成されている。なお、このＶｐｐ系Ｔｒ及びＶｃｃ系Ｔｒのゲート電極の第１ポリシリコン層１０６上に形成される部材は第２ポリシリコン層（制御ゲート層）１０７とは異なる物質、例えばサリサイドやメタルであってもよい。
【００２２】
基板上全面に形成された層間絶縁膜１１０に、選択的に開口部が形成され、選択ＴｒのゲートあるいはＶｐｐ系Ｔｒ及びＶｃｃ系Ｔｒのソース，ドレイン拡散層（Ｎ＋  拡散層、Ｐ＋  拡散層）と金属配線部材１１２が電気的に接続されている。
【００２３】
上記構成によれば、ゲート絶縁膜の種類をできるだけ共通化し、周辺トランジスタのゲート酸化の工程を省略することが期待できる。これにより、製造コストの削減された不揮発性半導体記憶装置が実現される。これにつき、以下、製造方法を説明する。
【００２４】
図２（ａ）〜（ｃ）は、図１の構成の製造方法を工程順に示す断面図である。まず、図２（ａ）に示すように、シリコン基板１０１に選択的にＮウェル１０２、Ｐウェル１０３を形成する。次に、シリコン基板１０１上に選択的にＬＯＣＯＳ法による３００ｎｍ程度の厚い素子分離膜１０４を形成する。次に、Ｖｐｐ系Ｔｒ（高耐圧系トランジスタ）のゲート絶縁膜１０８を例えば４０ｎｍ形成する。その後、Ｖｐｐ系Ｔｒの形成予定領域をレジスト１１５で覆い、それ以外の領域のゲート絶縁膜１０８を除去する。次に、Ｖｐｐ系Ｔｒ以外の領域、すなわち、メモリセル、選択Ｔｒ、Ｖｃｃ系Ｔｒ各部のゲート絶縁膜１０５を例えば８ｎｍ形成する。
【００２５】
レジスト１１５を除去した後、図２（ｂ）に示すように、ゲート絶縁膜１０５，１０８上に第１ポリシリコン層１０６を堆積する。メモリセルの部分のパターニングの後、第１ポリシリコン層１０６上にＳｉＯ２  ／Ｓｉ３  Ｎ４  ／ＳｉＯ２  積層膜（ＯＮＯ膜）の絶縁膜１０９を形成する。
【００２６】
次に、図２（ｃ）に示すように、周辺回路のトランジスタ部分の絶縁膜１０９を除去した後、第２ポリシリコン層１０７を堆積する。その後、パターニング、イオン注入工程、層間絶縁膜堆積及び配線形成工程等を経て図１の構成が達成される。
【００２７】
上記実施形態では、上述のようにゲート絶縁膜の種類を積極的に共通化し、周辺回路のトランジスタのゲート酸化の工程を簡略化できる。この例では、高耐圧系トランジスタのゲート酸化膜１０８とその他のゲート酸化膜１０５とで２種類としたが、これに限らず、例えば、メモリセルとＶｃｃ系トランジスタのゲート絶縁膜を同一膜あるいは異なる膜にし、選択トランジスタとＶｐｐ系トランジスタのゲート絶縁膜を同一膜としてもよい。
【００２８】
ここで、この発明の第１の実施形態に係る不揮発性半導体記憶装置の変形例を図３及び図４に示す。
図３の構成は、図１と比べて、選択Ｔｒのゲート絶縁膜をＶｐｐ系Ｔｒのゲート絶縁膜１０８と実質同一膜としている点が異なる。例えば、選択ＴｒとＶｐｐ系Ｔｒのゲート絶縁膜１０８を４０ｎｍとし、それ以外の領域の、メモリセル、Ｖｃｃ系Ｔｒ各部のゲート絶縁膜１０５を８ｎｍとして形成する。
【００２９】
図４の構成は、上記図３と比べて、さらにＶｃｃ系Ｔｒ各部のゲート絶縁膜をメモリセルのゲート絶縁膜１０５と異ならせている点が相違している（ゲート絶縁膜１１８）。例えば、選択ＴｒとＶｐｐ系Ｔｒのゲート絶縁膜１０８を実質同一の４０ｎｍとし、メモリセルのゲート絶縁膜１０５を８ｎｍ、かつＶｃｃ系Ｔｒ各部のゲート絶縁膜１１８を１２ｎｍとして形成する。
【００３０】
上記図４の構成では、選択ＴｒとＶｐｐ系Ｔｒのゲート絶縁膜が実質同一膜とされているが、その他の構成として、選択ＴｒとＶｃｃ系Ｔｒ各部のゲート絶縁膜を実質同一膜として、メモリセルのゲート絶縁膜、Ｖｐｐ系Ｔｒのゲート絶縁膜と相互に異ならせる構成としてもよい。
【００３１】
以上においても、前記図１の場合と同様に、ゲート絶縁膜の種類を積極的に共通化しているので、周辺回路のトランジスタのゲート酸化の工程を省略化できる。なお、上述のように、特に選択トランジスタと周辺回路のトランジスタのゲート絶縁膜を同一膜とすると、選択トランジスタはメモリセルトランジスタに比べてトランジスタ特性上の制約が少ないことから、周辺回路のトランジスタのゲート絶縁膜の膜厚についての自由度はさほど損なわれず、周辺回路のトランジスタのゲート絶縁膜を最適化して高速動作を達成するうえで有利となる。
【００３２】
また、この発明においては、周辺回路のゲート電極にメモリセルの第１層目の導体層（浮遊ゲート層）を用いることにより、周辺回路のトランジスタを高速化する構成とするのに工程を複雑化しない利点がある。すなわち、周辺回路のトランジスタをサリサイドやポリメタルゲートにしたりすることが容易にできる。以下、これを踏まえて説明する。
【００３３】
図５〜図１６は、この発明の第２の実施形態に係る不揮発性半導体記憶装置を製造工程順に示す断面図である。ここでは、二層ゲート構造の不揮発性半導体記憶装置で、制御ゲートが例えばポリシリコン／ＷＳｉの積層構造であるもので、周辺トランジスタのゲート電極を、メモリセルの浮遊ゲート層を用いてサリサイド構造とすることにより、周辺トランジスタを高速化する構造およびその方法を示す。各図において、（ａ）はメモリセル部の断面図、（ｂ）は周辺回路のＮチヤネル型トランジスタの断面図、（ｃ）は周辺回路のＰチャネル型トランジスタの断面図を示す。
【００３４】
まず、図５に示すように、半導体基板に対し、不純物注入等によってＮウェル、Ｐウェルを形成したＮ型の基板領域、Ｐ型の基板領域が用意される。選択酸化法などにより素子分離膜１を形成する。次に、ゲート酸化を行うなどして活性化領域上にゲート酸化膜２（絶縁膜）を形成する。次に、浮遊ゲート層となる第１ポリシリコン層３を堆積する。この後、必要であればリン拡散法などにより、ポリシリコン層３にＮ型不純物をドーピングする。あるいは、予め不純物を含んだポリシリコン層３を堆積してもよい。また、図示しないが、メモリセル部（ａ）のポリシリコン層３に、この後に製造される不揮発性半導体機構装置のメモリセルユニットの平面パターンに対応してセル・スリットなど形成するための加工が行われる。
【００３５】
その後、図６に示すように、例えば、ＳｉＯ２  ／Ｓｉ３  Ｎ４  ／ＳｉＯ２  からなる絶縁膜（ＯＮＯ膜）６を堆積する。次に、制御ゲート層となる第２ポリシリコン層７を堆積し、Ｎ型不純物をドーピングする。この工程では、予め不純物を含んだポリシリコン層７を堆積してもよい。次に、制御ゲート層として導電性をあげるため、第２ポリシリコン層７上に、例えば、ＷＳｉを堆積する（図示せず）。さらに制御ゲート層（ポリシリコン層７）上にマスク材としてＳｉＮ膜８を堆積する。
【００３６】
その後、図７に示すように、レジスト９を塗布しパターニングする。次に、異方性エッチングによりＳｉＮ膜８をエッチング加工した後（メモリセル部（ａ））、レジストを除去する。次に、図８に示すように、ＳｉＮ膜８をマスクとして、異方性エッチングにより制御ゲート層（ポリシリコン層７）をエッチング加工した後、引き続き前記ＯＮＯ膜６をエッチング加工する。このとき、メモリセル部（ａ）は、前記ＯＮＯ膜６までがゲート加工された構造、周辺部（ｂ），（ｃ）は前記浮遊ゲート層が露出した構造となる。
【００３７】
その後、図９に示すように、レジスト１０を塗布し、パターニングする。次に、メモリセル部（ａ）はＳｉＮ膜８、周辺部（ｂ），（ｃ）はレジスト１０をマスクとして、異方性エッチングにより前記浮遊ゲート層（第１ポリシリコン層３）をエッチング加工する。その後、レジストを除去する。
【００３８】
次に、図１０に示すように、レジストを塗布し、（ａ）のメモリセル部および（ｂ）のＮチャネル型トランジスタが露出するようにレジスト１１をパターニングし、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造のＮ−  となる、Ｎ型不純物をドーピングし、レジストを除去する。
【００３９】
その後、図１１に示すように、レジストを塗布し、（ｃ）のＰチャンネル型トランジスタが露出するようにレジスト１２をパターニングし、ＬＤＤ構造のＰ−  となる、Ｐ型不純物をドーピングし、レジストを除去する。
【００４０】
その後、図１２に示すように、ＳｉＮ膜を堆積した後、異方性エッチングを用いて、メモリセル及び周辺回路のトランジスタのゲート側壁に上記ＳｉＮ膜が残る形（ＳｉＮ膜１３）にする。次に、レジストを塗布し、（ｃ）のＰチャネル型トランジスタ側が露出するようにレジスト１４をパターニングし、Ｐ型不純物をドーピングし、レジストを除去する。
【００４１】
その後、図１３に示すように、レジストを塗布し、メモリセル及びＮチヤネル型トランジスタが露出するようにレジスト１５をパターニングし、Ｎ型不純物をドーピングし、レジストを除去する。その後、不純物の活性化のため高温のアニールを行う。
【００４２】
その後、図１４に示すように、トランジスタのソース領域、ドレイン領域上の酸化膜（絶縁膜）２を除去し、シリコンが露出した状態にする。その後、例えばＴｉ／ＴｉＮの膜１６をスパッタ蒸着し、高温のアニールにてシリコンと反応させる。その後、未反応のＴｉ／ＴｉＮ膜を除去し、再度高温のアニールを行い、シリサイド膜１７を形成し、サリサイド構造が完成する（図１５）。
以上の工程により、図１５（ａ），（ｂ），（ｃ）に示すようにメモリセル部あるいは周辺部のトランジスタのソース、ドレイン、ゲートが完成する。サリサイドとなったシリサイド膜１７は下層のポリシリコン層３のシート抵抗より低く、当然、抵抗率も低い。これにより、高速ＣＭＯＳ回路の構成が期待できる。
【００４３】
この後、図示しないが、層間絶縁膜を堆積形成させ、コンタクト孔開口、配線形成、保護膜堆積などの諸工程を経て、不揮発性半導体記憶装置が完成する。
【００４４】
なお、微細化により素子構造の平坦化が必要になる場合は、図１６に示すように、周辺トランジスタ近傍の素子分離領域上に、メモリセルと同じ二層ゲート構造からなるダミーパターンＤＭＹを形成する。
【００４５】
上記実施の形態によれば、ゲート酸化膜を、メモリセルと周辺部分のトランジスタと共通化した構成とするので、レジスト形成、酸化工程等の製造工程数が削減できる。この例において、図示しないが、メモリセルの選択トランジスタ及び周辺回路の高耐圧系のトランジスタが存在するとすれば、それらのゲート絶縁膜は同一の膜で、ゲート酸化膜２（絶縁膜）より厚い膜であってもよいし、第１の実施形態のように、高耐圧系のトランジスタのゲート絶縁膜だけが異なり、メモリセルの選択トランジスタはゲート酸化膜２を用いる構成としてもかまわない。要は、酸化工程等の製造工程数が削減できる組み合せを採用すればよい。
【００４６】
また、周辺回路のトランジスタのゲート電極に第１ポリシリコン層（浮遊ゲート層）を用い、サリサイド構造を採用するので、制御ゲート層の上のＷＳｉの堆積に関係なく、表面チャネル型のＭＯＳトランジスタの形成ができる。すなわち、図１０（ｂ），（ｃ）〜図１３（ｂ），（ｃ）において確実に、Ｎチャネル、Ｐチャネルの両ＭＯＳトランジスタともゲートにソース，ドレイン領域と同じ導電型の不純物が注入されて表面チャネル型となり、その後、サリサイド構造（図１５）にされる。よって、レジストのパターニング、不純物注入の工程の流れが複雑にならない製造方法で、周辺回路のトランジスタが高速化する高性能な不揮発性半導体記憶装置を実現することができる。なお、サリサイド構造を形成するためにシリコン上にスパッタする金属は、Ｔｉ／ＴｉＮに限定されるものではなく、別の金属を用いてもよい。
【００４７】
図１７は、この発明の第３の実施形態を示す断面図であり、浮遊ゲート層（第１ポリシリコン層３）を高抵抗素子として用いる構造を示している。すなわち、二層ゲート構造の不揮発性半導体記憶装置におけるメモリ周辺回路のトランジスタのゲート電極を、メモリセルの浮遊ゲート層を用いた構成とするとともに、周辺素子部において、浮遊ゲート層を高抵抗素子としても使用する。
【００４８】
具体的には、第２の実施形態と同様にして、浮遊ゲート層までを形成する（図５参照）。その後、必要であれば、周辺部の抵抗素子となる領域に不純物をドーピングする。すなわち、図に示さないが、レジストを塗布し、周辺部の抵抗素子となる領域が露出するようにレジストをパターニングした後、所望の不純物をドーピングし、レジストを除去する。
【００４９】
その後、第２の実施形態と同様にして、前記制御ゲート層上のＳｉＮ膜８まで堆積する（図６参照）。その後、図示はしないが、メモリセル部および抵抗素子上にレジストをパターニングし、ＳｉＮ膜８を異方性エッチングにより加工する。このとき、抵抗素子については、コンタクトをとる領域を除く抵抗素子上にレジストが残るようにレジストをパターニングする。
【００５０】
次に、第２の実施形態と同様にして、ＳｉＮ膜８をマスクとして、前記制御ゲート層、ＯＮＯ膜を異方性エッチングにより加工し、レジストを除去する。その後、図示はしないが、レジストを塗布し、パターニングし、周辺トランジスタのゲート電極および抵抗素子のコンタクト領域はレジストをマスクとして、メモリセル部および抵抗素子の残りの領域はＳｉＮ膜をマスクとして、上記浮遊ゲート層を異方性エッチングにより加工する。その後、レジストを除去する。
【００５１】
さらに、第２の実施形態と同様にして、トランジスタのソース領域、ドレイン領域を形成する。その後、サリサイドの形成を行う。
以上の工程により、図１５に示すように、トランジスタのソース、ドレイン、ゲート、および図１７に示すように抵抗素子が完成する。この後、層間絶縁膜１９を堆積形成させ、コンタクト孔開口、配線形成、保護膜堆積などの諸工程を経て、不揮発性半導体記憶装置が完成する。
【００５２】
なお、図１７にはこの工程で形成される、層間絶縁膜１９および金属配線２０も示してある。ここで残留している第２ポリシリコン層７は、周囲の素子構造の高さに合わせるようなある程度の高さを提供するので、層間絶縁膜１９の平坦化に寄与する。
【００５３】
また、微細化により素子構造の平坦化が必要になる場合は、図１６に示すように、周辺トランジスタ近傍の素子分離領域上に、メモリセルと同じ二層ゲート構造からなるダミーパターンＤＭＹを形成する。
【００５４】
なお、サリサイド構造を形成するためにシリコン上にスパッタする金属は、Ｔｉ／ＴｉＮに限定されるものではなく、別の金属を用いてもよい。
さらに、周辺回路におけるトランジスタのゲート電極および抵抗素子の加工は、上記の方法のようにメモリセル部の加工と同時に行わずに、メモリセル部の加工が終わった後に行ってもよい。
【００５５】
次に、第４の実施形態として、図１８、図１９と第２の実施形態の一部を参照し、メモリセル部の加工後に周辺トランジスタのゲート電極および抵抗素子を加工する方法を説明する。
【００５６】
まず、第２の実施形態と同様にして、メモリセル部（ａ）では、図８に示すようにＯＮＯ膜６まで、あるいは第２ポリシリコン層７までゲート加工を行う。このとき、図示はしないが、抵抗素子については、第３の実施形態と同様にＯＮＯ膜６まで、あるいは第２ポリシリコン層７まで加工を行う。
【００５７】
上記のゲート加工後、図１８に示すように、周辺回路のトランジスタ（ｂ），（ｃ）ではレジスト３１が形成される。次いで、メモリセル部における浮遊ゲート層（第１ポリシリコン層３）を異方性エッチングによりエッチング加工する。その後、レジストを除去する。
【００５８】
その後、図１９に示すように、レジスト３２を塗布、パターニングして、異方性エッチングにより周辺部（ｂ），（ｃ）の前記浮遊ゲート層をエッチング加工する。このとき、図示はしないが、抵抗素子については、第３の実施形態と同様に、抵抗素子のコンタクト領域はレジストをマスクとして、抵抗素子の残りの領域はＳｉＮ膜をマスクとして、前記浮遊ゲート層を異方性エッチングにより加工する。その後、レジストを除去する。さらに、第２の実施形態と同様にして、トランジスタのソース領域、ドレイン領域を形成し、その後、サリサイド構造の形成を行う。なお、図１８、図１９には、メモリセル部（ａ）でのゲート加工時、周辺部（ｂ），（ｃ）では第２ポリシリコン層７までが除去される例が示されており、この場合は、サリサイド形成前にソース領域、ドレイン領域上の酸化膜（絶縁膜）２を除去する際、ゲート上に残留するＯＮＯ膜６も併せて除去される。以上の工程により、図１５に示すようなトランジスタのソース、ドレイン、ゲート、および図１７に示すような抵抗素子が完成する。この後、層間絶縁膜を堆積形成させ、コンタクト孔開口、配線形成、保護膜堆積などの諸工程を経て、不揮発性半導体記憶装置が完成する。図１７には、この後の工程で形成される、層間絶縁膜および配線も示してある。
【００５９】
また、微細化により素子構造の平坦化が必要になる場合は、図１６に示すように、周辺トランジスタ近傍の素子分離領域上に、メモリセルと同じ二層ゲート構造からなるダミーパターンＤＭＹを形成する。
【００６０】
なお、サリサイド構造を形成するためにシリコン上にスパッタする金属は、Ｔｉ／ＴｉＮに限定されるものではなく、別の金属を用いてもよい。
【００６１】
次に、第５の実施形態として、図２０、図２１と第４の実施形態の一部を参照し、周辺回路のトランジスタのゲート電極にメモリセルの浮遊ゲート層を用いるのは上述の実施形態と同様であるが、例えばポリシリコン／Ｗ（タングステン）のポリメタルゲートとすることにより、周辺トランジスタを高速化する構成を説明する。
【００６２】
上記第５の実施形態において、メモリセル部の加工後に周辺トランジスタのゲート電極および抵抗素子を加工する方法を説明する。
まず、第４の実施形態と同様にして、図１８に示すように加工を行う。次に、メモリセル部（ａ）のソース領域，ドレイン領域を形成するためのＮ型不純物をドーピングした後、レジスト３１を除去する。
【００６３】
ここで、上記Ｎ型不純物のドーピングにおいて、ＬＤＤ構造が必要な場合は、Ｎ型不純物はＬＤＤ構造のＮ−  となるドーピング量とし、次に、図示はしないが、ＳｉＮ膜を堆積した後、レジストを塗布し、メモリセル部（ａ）が露出するようにパターニングを行い、異方性エッチングを用いて、メモリセル部のゲート側壁のＳｉＮが残る形にＳｉＮをエッチングし、先ほどのＮ−  より高濃度のＮ型不純物をドーピングして、その後レジスト３１を除去する。
【００６４】
その後、図示はしないが、ＳｉＮを堆積し、レジストを塗布し、パターニングした後、周辺部のＳｉＮおよびＯＮＯ膜６をエッチング除去し、レジストを除去し、メモリセル部をＳｉＮ膜２４で保護する（図２０に図示）。
【００６５】
その後、図２０に示すように、例えばＷ膜１８を積層し、レジストを塗布し、パターニングする（レジスト３２）。次に、異方性エッチングにより周辺部の上記Ｗ膜１８をエッチング加工した後、引き続き上記浮遊ゲート層（第１ポリシリコン）３をエッチング加工する。その後、レジスト３２を除去する。
【００６６】
その後、第２の実施形態と同様にして、周辺トランジスタのソース領域、ドレイン領域を形成する。以上の工程により、図２１に示すようにトランジスタのソース、ドレイン、ゲートが完成する。
【００６７】
なお、微細化により素子構造の平坦化が必要になる場合は、図２２に示すように、周辺トランジスタ近傍の素子分離領域上に、メモリセルと同じ二層ゲート構造からなるダミーパターンＤＭＹを形成する。
【００６８】
この後、層間絶縁膜を堆積形成させ、コンタクト孔開口、配線形成、保護膜堆積などの諸工程を経て、不揮発性半導体記憶装置が完成する。なお、ポリメタルゲートを形成するための金属は、第１ポリシリコン層３よりシート抵抗、抵抗率が低いものであれば、Ｗに限定されるものではなく、別の金属を用いてもよい。以上、第４、第５の実施形態では、周辺回路におけるトランジスタのゲート電極の加工をメモリセル部のゲート加工と同時に行っていないので、第１〜第３の実施形態よりゲート電極形成の際の製造工程数は多少増加する。しかしながら、周辺回路のゲート電極にメモリセルの第１層目の導体層（浮遊ゲート層）を用いることにより、メモリセルトランジスタあるいは選択トランジスタと周辺回路のトランジスタとの間でゲート絶縁膜の種類を積極的に共通化できるので、周辺回路のトランジスタのゲート酸化の工程数をある程度省略して製造工程数を削減することが可能である。
【００６９】
また、これまでの、第１〜第５の実施形態は、素子分離の方法がＬＯＣＯＳ法等の選択酸化法であったが、これに限定されるものではない。ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術などの別の方法があり、以下、説明する。
【００７０】
図２３は、この発明の第６の実施形態に係る不揮発性半導体記憶装置を示す断面図である。図１に比べてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いた素子分離膜を用いて構成している点が異なる。また、メモリセル部の制御ゲート層において第２ポリシリコン層１０７上にＷＳｉ２０１が積層される一方、周辺回路のトランジスタ（Ｖｐｐ系Ｔｒ，Ｖｃｃ系Ｔｒ）のゲート電極が第１ポリシリコン層１０６上にＷ（タングステン）２０２が形成されたポリメタルゲート構造となっている点が図１と比べて異なる構成である。
【００７１】
この第６の実施形態においても、第１の実施形態と同様に、メモリセルトランジスタ及び選択Ｔｒ及びＶｃｃ系Ｔｒが共通に用いるゲート絶縁膜１０５と、高耐圧系トランジスタ（Ｖｐｐ系Ｔｒ）のゲート絶縁膜１０８との、２種類のゲート絶縁膜を構成している。
【００７２】
上記構成によれば、第１の実施形態と同様に、ゲート絶縁膜の種類を積極的に共通化し、周辺トランジスタのゲート酸化の工程を省略することが期待できる。これにより、製造コストの削減された不揮発性半導体記憶装置が実現される。これにつき、以下、製造方法を説明する。
【００７３】
図２４（ａ）〜（ｃ）は、図２３の構成の製造方法を工程順に示す断面図である。
まず、図２４（ａ）に示すように、シリコン基板１０１に選択的にＮウェル１０２、Ｐウェル１０３を形成する。次に、シリコン基板１０１上にＶｐｐ系Ｔｒ（高耐圧系トランジスタ）のゲート絶縁膜１０８を例えば４０ｎｍ形成する。その後、Ｖｐｐ系Ｔｒの形成予定領域をレジスト１１５で覆い、それ以外の領域のゲート絶縁膜１０８を除去する。
【００７４】
次に、図２４（ｂ）に示すように、Ｖｐｐ系Ｔｒ以外の領域、すなわち、メモリセル、選択Ｔｒ、Ｖｃｃ系Ｔｒ各部のゲート絶縁膜１０５を例えば８ｎｍ形成する。レジスト２１５を除去した後、ゲート絶縁膜１０５，１０８上に第１ポリシリコン層１０６を堆積する。次に、第１ポリシリコン層１０６上にレジスト２１６を素子分離に合わせてパターニングする。このレジスト２１６をマスクにＳＴＩ法による基板に達するトレンチ２１７を形成する。
【００７５】
次に、図２４（ｃ）に示すように、トレンチ２１７にＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ  ）等の絶縁膜２１８を埋め込んだ形にする。次に、絶縁膜２１８及び第１ポリシリコン層１０６上にＳｉＯ２  ／Ｓｉ３  Ｎ４  ／ＳｉＯ２  積層膜（ＯＮＯ膜）の絶縁膜１０９を形成する。選択Ｔｒおよび周辺回路のＶｐｐ系Ｔｒ，Ｖｃｃ系Ｔｒの部分の絶縁膜１０９を選択的に除去した後、第２ポリシリコン層１０７及びＷＳｉ２０１の積層構造を堆積する。その後、図示しないが、レジストをパターニングして、周辺回路のトランジスタ部分の第２ポリシリコン層１０７およびＷＳｉ２０１を除去する。
【００７６】
次に、図示しないが、メモリセル、選択Ｔｒのゲート加工及びソース領域，ドレイン領域へのイオン注入を行う。次に、メモリセル及び選択Ｔｒ側を保護して、周辺回路のＶｐｐ系Ｔｒ，Ｖｃｃ系Ｔｒの第１ポリシリコン１０６上にＷ（タングステン）２０２を積層する。その後、レジストを塗布し、パターニングし、異方性エッチングによりＷ２０２、続いて、第１ポリシリコン層１０６をエッチング加工する。その後、周辺回路のＶｐｐ系Ｔｒ，Ｖｃｃ系Ｔｒの各トランジスタのソース領域、ドレイン領域の形成、全体の配線工程等を経て図２３の構成が達成される。
【００７７】
上記実施形態においても、ゲート絶縁膜の種類を積極的に共通化し、周辺回路のトランジスタのゲート酸化の工程を簡略化できる。この例においても、例えば、メモリセルとＶｃｃ系トランジスタのゲート絶縁膜を同一膜にし、選択トランジスタとＶｐｐ系トランジスタのゲート絶縁膜を同一膜とするなど他の組み合わせが考えられる。
【００７８】
また、周辺回路のゲート電極にメモリセルの第１層目の導体層（浮遊ゲート層）を用いることにより、周辺回路のトランジスタを高速化する構成とするのに工程を複雑化しない利点がある。以下、周辺回路のトランジスタをサリサイド構造とする場合を例にとり説明する。
【００７９】
図２５〜図２８は、この発明の第７の実施形態に係る不揮発性半導体記憶装置を製造工程順に示す断面図である。ここでは、第６の実施形態と同様に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いた素子分離膜を用いている。そして、二層ゲート構造の不揮発性半導体記憶装置で、制御ゲートが例えば多結晶シリコン／ＷＳｉの積層構造であるもので、周辺トランジスタのゲート電極を、メモリセルの浮遊ゲート層を用いてサリサイド構造とすることにより、周辺トランジスタを高速化する構造およびその方法を示す。各図において、（ａ）はメモリセル部の断面図、（ｂ）は周辺回路のＮチヤネル型トランジスタの断面図、（ｃ）は周辺回路のＰチャネル型トランジスタの断面図を示す。
【００８０】
まず、図２５に示すように、半導体基板に対し、不純物注入等によってＮウェル、Ｐウェルを形成したＮ型の基板領域、Ｐ型の基板領域が用意される。ゲート酸化を行うなどして基板上にゲート酸化膜２（絶縁膜）を形成する。次に、浮遊ゲート層となる第１ポリシリコン層３ｄを堆積する。この後、必要であればリン拡散法などにより、ポリシリコンにＮ型不純物をドーピングする。あるいは、予め不純物を含んだポリシリコンを堆積してもよい。次に、マスク材として、ＳｉＮ膜２１を堆積する。次に、図示はしないが、レジストを塗布し、パターニングを行い、異方性エッチングにより素子分離領域上のＳｉＮ膜２１を除去し、上記レジストを除去する。残留したＳｉＮ膜２１をマスクとして、異方性エッチングにより、ポリシリコン層３ｄ、ゲート酸化膜２、半導体基板を順にエッチングし、半導体基板にトレンチ２００を形成する。
【００８１】
次に、図２６に示すように、例えば、ＣＶＤ法により、ＴＥＯＳ等の絶縁膜２２を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）等により平坦化を行い、ＳｉＮ膜２１上の絶縁膜２２を除去する。これにより、トレンチ２００内に絶縁膜２２を埋め込んだ形にする。
【００８２】
その後、図２７に示すように、ウェットエッチングにより、ＳｉＮ膜２１を除去し、再度、浮遊ゲート層となる第１ポリシリコン層３ｅを堆積する。この後、必要であればリン拡散法などにより、ポリシリコンにＮ型不純物をドーピングする。次に、図示はしないがレジストを塗布し、メモリセル（ａ）でセル・スリットを形成するようにパターニングを行い、異方性エッチングにより第１ポリシリコンを除去し、レジストを除去する。
【００８３】
なお、このような図２７の構成は、素子分離領域がトレンチ形状である点、及び活性領域上のポリシリコン層が３ｄ，３ｅの積層構造である点を除けば、前記図５の構造と同じである。
【００８４】
これ以降、第２の実施形態で示した製造工程と同様の方法により、トランジスタの形成を行う。すなわち、図２８に示しように、周辺回路のトランジスタのゲート電極がメモリセルの浮遊ゲート（第１ポリシリコン３ｄ、３ｅ）を用いたサリサイド構造となる。
【００８５】
なお、この例でも、図示しないが、メモリセルの選択トランジスタ及び周辺回路の高耐圧系のトランジスタが存在するとすれば、それらのゲート絶縁膜は同一の膜で、ゲート酸化膜２（絶縁膜）より厚い膜であってもよいし、第６の実施形態のように、高耐圧系のトランジスタのゲート絶縁膜だけが異なり、メモリセルの選択トランジスタはゲート酸化膜２を用いる構成としてもかまわない。すなわち、酸化工程等の製造工程数が削減できる組み合せを採用すればよい。
【００８６】
また、上記トランジスタの形成の際、微細化に伴い、素子構造の平坦化が必要になる場合は、図２９に示すように、周辺回路のトランジスタ近傍の素子分離領域上に、メモリセルと同じ二層ゲート構造からなるダミーパターンＤＭＹを形成する。この後、図示しないが、層間絶縁膜形成、コンタクト項開口、配線形成、保護膜堆積などの諸工程を経て不揮発性半導体記憶装置が完成する。
【００８７】
図３０は、図２９のようなダミーパターンＤＭＹをメモリの周辺回路のトランジスタに隣接する素子分離領域上に形成し、層間絶縁膜２３を積層後、ＣＭＰ等により平坦化を行った状態の断面図である。また、図３１は、上記ダミーパターンＤＭＹを形成しない場合の平坦化の困難性を示す断面図である。すなわち、メモリの周辺回路のトランジスタに隣接する素子分離領域上にダミーパターンＤＭＹを形成することにより、素子構造の平坦性が向上する。
【００８８】
なお、以上では、この発明をＮＡＮＤ型ＥＥＰＲＯＭに適用した場合を示したが、この発明に係る不揮発性半導体記憶装置は、ＮＡＮＤ型だけでなく、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型などにも用いることができる。以下、この発明を適用できるＥＥＰＲＯＭについて説明する。
【００８９】
図３２は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。図に示すように、ＮＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択ゲート（ＳＧ１）と、互いに直列接続されたメモリセル群（メモリセルユニット）と、ソース線側選択ゲート（ＳＧ２）とが、直列に接続される。ＳＧ１，ＳＧ２で表わす各選択トランジスタの選択ゲート、ＣＧで表わす各メモリセルの制御ゲートはそれぞれ、選択トランジスタ、メモリセルを制御する電圧を駆動制御する周辺回路のトランジスタ（図示せず）につながる。
【００９０】
図３３は、ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。図に示すように、ＮＯＲ型ＥＥＰＲＯＭでは、ビット線ＢＬとビット線ＢＬに直行する方向に延びるソース線ＶＳとの間に、ビット線側選択ゲート（ＳＧ）と、１つのメモリセルとが、直列に接続される。ＳＧで表わす各選択トランジスタの選択ゲート、ＣＧで表わす各メモリセルの制御ゲートはそれぞれ、選択トランジスタ、メモリセルを制御する電圧を駆動制御する周辺回路のトランジスタ（図示せず）につながる。
【００９１】
図３４は、ＤＩＮＯＲ（Ｄｉｖｉｄｅｄ  ＮＯＲ  ）型ＥＥＰＲＯＭのメモリセルアレイの回路図である。図に示すように、ＤＩＮＯＲ型ＥＥＰＲＯＭでは、１つのサブビット線（サブＢＬ）と、複数のソース線ＶＳとの間に、メモリセルが並列に接続される。サブビット線（サブＢＬ）は、ビット線選択ゲート（ＳＧ）を介して、ビット線ＢＬに接続される。ＳＧで表わす各選択トランジスタの選択ゲート、ＣＧで表わす各メモリセルの制御ゲートはそれぞれ、選択トランジスタ、メモリセルを制御する電圧を駆動制御する周辺回路のトランジスタ（図示せず）につながる。
【００９２】
図３５は、ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。図に示すように、ＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択ゲート（ＳＧ１）と、互いに並列接続されたメモリセル群（メモリセルユニット）と、ソース線側選択ゲート（ＳＧ２）とが、直列に接続される。ＳＧ１，ＳＧ２で表わす各選択トランジスタの選択ゲート、ＣＧで表わす各メモリセルの制御ゲートはそれぞれ、選択トランジスタ、メモリセルを制御する電圧を駆動制御する周辺回路のトランジスタ（図示せず）につながる。
【００９３】
以上各実施形態で説明したように、この発明の不揮発性半導体記憶装置の特徴は、第１に、ゲート酸化膜を、メモリセルと周辺部分のトランジスタと共通化する構成を積極的に採用している。これにより、レジスト形成、酸化工程等の製造工程数を削減する。第２に、周辺回路のトランジスタのゲート電極に第１ポリシリコン層（浮遊ゲート層）を用いている。これにより、制御ゲート層の上の導体（例えばＷＳｉ）の積層に関係なく、工程が複雑とならずにサリサイド構造を採用することができる。すなわち、周辺回路のトランジスタのゲート電極に制御ゲート層を用いる場合に比べ、周辺回路のトランジスタのゲート酸化の工程を省略でき、また、ソース領域、ドレイン領域、ゲート電極に対する不純物注入が同時にできるため、周辺回路のトランジスタを表面チャネル型とするために必要な、ゲート電極に対するレジストのパターニングと不純物注入の工程を省略することができる。また、制御ゲート層の上のＷＳｉの堆積に関係なく、他の導体などを積層するポリメタルゲート構造も採用できる。これらの構成は、周辺回路のトランジスタの動作を高速化する。第３に、周辺回路のトランジスタを高速化しつつ、前記第１ポリシリコン層を高抵抗素子として用いることができる。
【００９４】
【発明の効果】
以上説明したようにこの発明によれば、製造工程を簡素化し、製造コストを下げ、かつ、周辺回路のトランジスタをサリサイド構造やポリメタルゲートにすることができ、メモリの周辺回路として、高速ＣＭＯＳ回路などの混載が容易になる不揮発性半導体記憶装置が提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図２】（ａ）〜（ｃ）は、図１の構成の製造方法を工程順に示す断面図。
【図３】この発明の第１の実施形態に係る不揮発性半導体記憶装置の第１の変形例を示す断面図。
【図４】この発明の第１の実施形態に係る不揮発性半導体記憶装置の第２の変形例を示す断面図。
【図５】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第１の断面図。
【図６】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第２の断面図。
【図７】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第３の断面図。
【図８】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第４の断面図。
【図９】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第５の断面図。
【図１０】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第６の断面図。
【図１１】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第７の断面図。
【図１２】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第８の断面図。
【図１３】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第９の断面図。
【図１４】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第１０の断面図。
【図１５】この発明の第２の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第１１の断面図。
【図１６】この発明の第２の実施形態に係る不揮発性半導体記憶装置における一部の製造工程途中を示す第１２の断面図。
【図１７】この発明の第３の実施形態に係る要部の構成を示す断面図。
【図１８】この発明の第４の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第１の断面図。
【図１９】この発明の第４の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第２の断面図。
【図２０】この発明の第５の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第１の断面図。
【図２１】この発明の第５の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第２の断面図。
【図２２】この発明の第５の実施形態に係る不揮発性半導体記憶装置における一部の製造工程途中を示す第３の断面図。
【図２３】この発明の第６の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図２４】（ａ）〜（ｃ）は、図２３の構成の製造方法を工程順に示す断面図。
【図２５】この発明の第７の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第１の断面図。
【図２６】この発明の第７の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第２の断面図。
【図２７】この発明の第７の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第３の断面図。
【図２８】この発明の第７の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第４の断面図。
【図２９】この発明の第７の実施形態に係る不揮発性半導体記憶装置における一部の製造工程途中を示す第５の断面図。
【図３０】この発明の第７の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中を示す第６の断面図。
【図３１】この発明の第７の実施形態に係る不揮発性半導体記憶装置における要部各部の製造工程途中の構成を図３０と比較して示す断面図。
【図３２】この発明の各実施形態が適用され得るＮＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図。
【図３３】この発明の各実施形態が適用され得るＮＯＲ型ＥＥＰＲＯＭの構成を示す回路図。
【図３４】この発明の各実施形態が適用され得るＤＩＮＯＲ型ＥＥＰＲＯＭの構成を示す回路図。
【図３５】この発明の各実施形態が適用され得るＡＮＤ型ＥＥＰＲＯＭの構成を示す回路図。
【図３６】（ａ），（ｂ）は、従来の不揮発性半導体記憶装置の製造工程を示す各々の断面図。
【図３７】（ｃ），（ｄ）は、従来の不揮発性半導体記憶装置の製造工程を示す図３６に続く各々の断面図。
【符号の説明】
１０１…半導体基板
１０２…Ｎウェル
１０３…Ｐウェル
１０４，１…素子分離膜（酸化膜）
１０５，１０８，２…ゲート酸化膜
１０６，３…第１ポリシリコン層（浮遊ゲート、周辺回路のトランジスタのゲート）
１０７…第２ポリシリコン層（制御ゲート）
１０９，６…ＯＮＯ膜
１１０，１９，２３…層間絶縁膜（酸化膜）
１１２，２０…配線
１６…Ｔｉ／ＴｉＮ膜
１７…シリサイド膜（ＴｉＳｉ）
２００，２１７…トレンチ
２０１…ＷＳｉ
２０２，１８…Ｗ（タングステン）
２１８，２２…トレンチ素子分離膜（ＴＥＯＳ）
７…ポリシリコン／ＷＳｉ（制御ゲート）
８，１３，２４…ＳｉＮ膜
９，１０，１１，１２，１４，１５，２１５，２１８，３１，３２…レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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