(57)【特許請求の範囲】
【請求項１】
第１の閾値電圧と前記第１の閾値電圧より低い第２の閾値電圧を有し、交流入力信号のレベルに応じて前記第１又は第２の閾値電圧の何れか一方が設定される入力回路と、
前記入力回路の出力をハイレベル及びローレベルから成る２値信号に変換する変換回路と、
前記交流入力信号を重畳させる前記第１及び第２の閾値電圧の中点直流電圧を発生するバイアス回路と、
少なくとも前記入力回路又は前記バイアス回路の何れか一方の貫通電流を停止させる貫通電流停止回路と、
前記入力回路又は前記バイアス回路の貫通電流を停止させた時、前記変換回路の出力を一方の論理値に固定する固定回路と、
を備えたことを特徴とする信号入力回路。
【請求項２】
前記バイアス回路は、前記交流入力信号の経路と接続され、前記交流入力信号を重畳させる前記第１及び第２の閾値電圧の中点直流電圧を発生する第１バイアス回路と、前記交流入力信号の経路とは独立し、前記第１バイアス回路を動作させる第２バイアス回路と、から成ることを特徴とする請求項１記載の信号入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流入力信号のレベルに応じて、所定の信号処理を実行する為の基となる２値信号を出力する信号入力回路に関する。
【０００２】
【従来の技術】
図２は従来の信号処理回路を示す回路ブロック図である。
【０００３】
図２において、抵抗（１）（２）、（３）（４）、（５）（６）は各々電源ＶＤＤと接地ＶＳＳとの間に直列接続され、各抵抗（１）（２）、（３）（４）、（５）（６）の接続点から直流電圧Ｖ１、Ｖ２、Ｖ３を出力するものである。尚、前記直流電圧はＶ３＜Ｖ１＜Ｖ２の関係を有する。容量結合コンデンサ（７）の一端は抵抗（１）（２）の接続点と接続される。即ち、容量結合コンデンサ（７）は、交流入力信号Ｖｉｎの直流成分を除去して交流成分のみを通過させる。従って、交流入力信号Ｖｉｎは、抵抗（１）（２）の接続点において直流電圧Ｖ１に重畳した状態で変化する。コンパレータ（８）は、−端子が抵抗（３）（４）の接続点と接続され、＋端子が抵抗（１）（２）の接続点と接続される。即ち、コンパレータ（８）は直流電圧Ｖ１、Ｖ２の大小を相対比較し、直流電圧Ｖ１が直流電圧Ｖ２より高くなった時にハイレベルを出力する。一方、コンパレータ（９）は、−端子が抵抗（１）（２）の接続点と接続され、＋端子が抵抗（５）（６）の接続点と接続される。即ち、コンパレータ（９）は直流電圧Ｖ１、Ｖ３の大小を相対比較し、直流電圧Ｖ１が直流電圧Ｖ３より低くなった時にハイレベルを出力する。従って、直流電圧Ｖ２、Ｖ３の電位差は交流入力信号Ｖｉｎに対するヒステリシスとなり、交流入力信号Ｖｉｎのレベルが直流電圧Ｖ２以上、直流電圧Ｖ３以上直流電圧Ｖ２未満、直流電圧Ｖ３未満の何れであるのかがコンパレータ（８）（９）により検出される。ＲＳフリップフロップ（１０）のＳ（セット）端子はコンパレータ（８）の出力端子と接続され、Ｒ（リセット）端子はコンパレータ（９）の出力端子と接続される。従って、交流入力信号Ｖｉｎのレベルが直流電圧Ｖ２以上となった時、ＲＳフリップフロップ（１０）はコンパレータ（８）のハイレベル出力でセットされＱ（出力）端子からハイレベルを出力する。また、交流入力信号Ｖｉｎのレベルが直流電圧Ｖ３未満となった時、ＲＳフリップフロップ（１０）はコンパレータ（９）のハイレベル出力でリセットされＱ端子からローレベルを出力する。また、交流入力信号Ｖｉｎのレベルが直流電圧Ｖ３以上直流電圧Ｖ２未満に存在する時、コンパレータ（８）（９）のローレベル出力に伴い、ＲＳフリップフロップ（１０）はセットもリセットもされることなくＱ端子出力は前の状態を保持したままとなる。前記ヒステリシスは、交流入力信号Ｖｉｎの振幅検出に使用される。
【０００４】
図３は図２の動作を示すタイムチャートである。例えば、ＲＳフリップフロップ（１０）の出力Ｖｏｕｔのハイレベルを検出して信号処理を実行する場合、交流入力信号Ｖｉｎのレベルが直流電圧Ｖ２以上となってから直流電圧Ｖ３未満となるまでの期間に、前記信号処理が実行される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の信号処理回路は、コンパレータ（８）（９）及びＲＳフリップフロップ（１０）の構成素子数（ＭＯＳトランジスタ数）が多い為、コストが高く、集積化してもチップ面積が大きくなってしまう問題があった。また、交流入力信号Ｖｉｎが重畳する直流電圧Ｖ１は直流電圧Ｖ２、Ｖ３の中間であることが望ましいが、チップ上において抵抗（１）（２）及びＭＯＳトランジスタの特性が各々異なるばらつき方をする為、現状では、抵抗（１）（２）の抵抗比を調整して直流電圧Ｖ１を直流電圧Ｖ２、Ｖ３の中間値に設定することは困難であり、例えば、交流入力信号Ｖｉｎの或るレベルにノイズが重畳した場合、本来ならば出力信号Ｖｏｕｔが変化する筈のない時点で変化してしまう等、使用者の意図に反して誤動作してしまう問題があった。また、従来の信号処理回路は常に動作している為、消費電流が大きくなる問題があった。
【０００６】
そこで、本発明は、チップ面積の小型化、安定動作、低消費電流を実現できる信号処理回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記問題点を解決する為に成されたものであり、第１の閾値電圧と前記第１の閾値電圧より低い第２の閾値電圧を有し、交流入力信号のレベルに応じて前記第１又は第２の閾値電圧の何れか一方が設定される入力回路と、前記入力回路の出力をハイレベル及びローレベルから成る２値信号に変換する変換回路と、前記交流入力信号を重畳させる前記第１及び第２の閾値電圧の中点直流電圧を発生するバイアス回路と、少なくとも前記入力回路又は前記バイアス回路の何れか一方の貫通電流を停止させる貫通電流停止回路と、前記入力回路又は前記バイアス回路の貫通電流を停止させた時、前記変換回路の出力を一方の論理値に固定する固定回路と、を備えたことを特徴とする。
【０００８】
また、前記バイアス回路は、前記交流入力信号の経路と接続され、前記交流入力信号を重畳させる前記第１及び第２の閾値電圧の中点直流電圧を発生する第１バイアス回路と、前記交流入力信号の経路とは独立し、前記第１バイアス回路を動作させる第２バイアス回路と、から成ることを特徴とする。
【０００９】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。
【００１０】
図１は本発明の信号処理回路を示す回路図である。
【００１１】
図１において、Ｐ型ＭＯＳＦＥＴ（１１）（１２）及びＮ型ＭＯＳＦＥＴ（１３）（１４）は第１バイアス回路を構成し、４個のＭＯＳＦＥＴ（１１）（１２）（１３）（１４）のドレインソース路は直列接続され且つその中のＰ型ＭＯＳＦＥＴ（１１）のソースは電源ＶＤＤと接続され、４個のＭＯＳＦＥＴ（１１）（１２）（１３）（１４）のゲートは共通接続された状態となっている。Ｐ型ＭＯＳＦＥＴ（１５）（１６）及びＮ型ＭＯＳＦＥＴ（１７）（１８）は第２バイアス回路を構成し、４個のＭＯＳＦＥＴ（１５）（１６）（１７）（１８）のドレインソース路は直列接続され且つその中のＰ型ＭＯＳＦＥＴ（１５）のソースは電源ＶＤＤと接続され、４個のＭＯＳＦＥＴ（１５）（１６）（１７）（１８）のゲートは共通接続され且つＰ型ＭＯＳＦＥＴ（１６）及びＮ型ＭＯＳＦＥＴ（１７）の共通ドレインと短絡された状態となっている。Ｐ型ＭＯＳＦＥＴ（１６）及びＮ型ＭＯＳＦＥＴ（１７）の共通ドレインはＰ型ＭＯＳＦＥＴ（１１）（１２）及びＮ型ＭＯＳＦＥＴ（１３）（１４）の共通ゲートと接続され、即ち、第１バイアス回路は第２バイアス回路の出力で動作し、第１バイアス回路を構成するＰ型ＭＯＳＦＥＴ（１２）及びＮ型ＭＯＳＦＥＴ（１３）の共通ドレインから直流電圧Ｖ１を出力する。容量結合コンデンサ（１９）は、交流入力信号Ｖｉｎの直流成分を除去し交流成分を通過させるものである。即ち、Ｐ型ＭＯＳＦＥＴ（１２）及びＮ型ＭＯＳＦＥＴ（１３）の共通ドレインからは交流入力信号Ｖｉｎが直流電圧Ｖ１に重畳した状態で出力される。
【００１２】
尚、第１バイアス回路は、交流入力信号Ｖｉｎの経路とは全く独立した第２バイアス回路の出力で動作して直流電圧Ｖ１を出力する為、第１バイアス回路は交流入力信号Ｖｉｎの変化の影響を受けることなく安定した直流電圧Ｖ１を出力する。
【００１３】
Ｐ型ＭＯＳＦＥＴ（２０）（２１）、Ｎ型ＭＯＳＦＥＴ（２２）（２３）、ＮＡＮＤゲート（２４）、Ｐ型ＭＯＳＦＥＴ（２５）及びＮ型ＭＯＳＦＥＴ（２６）は入力回路を構成する。尚、後述するが、図１の信号入力回路が動作する時はＮＡＮＤゲート（２４）の一方の入力信号はハイレベルである。４個のＭＯＳＦＥＴ（２０）（２１）（２２）（２３）のドレインソース路は直列接続され且つその中のＰ型ＭＯＳＦＥＴ（２０）のソースは電源ＶＤＤと接続され、４個のＭＯＳＦＥＴ（２０）（２１）（２２）（２３）のゲートは共通接続され且つ前段のＰ型ＭＯＳＦＥＴ（１２）及びＮ型ＭＯＳＦＥＴ（１３）の共通ドレインと接続され、Ｐ型ＭＯＳＦＥＴ（２１）及びＮ型ＭＯＳＦＥＴ（２２）の共通ドレインはＮＡＮＤゲート（２４）の他方の入力端子と接続される。Ｐ型ＭＯＳＦＥＴ（２５）はＰ型ＭＯＳＦＥＴ（２０）と並列接続され、第１の閾値電圧を与えるものである。Ｎ型ＭＯＳＦＥＴ（２６）はＮ型ＭＯＳＦＥＴ（２３）と並列接続され、第２の閾値電圧を与えるものである。ＮＡＮＤゲート（２４）の出力端子はＰ型ＭＯＳＦＥＴ（２５）及びＮ型ＭＯＳＦＥＴ（２６）のゲートと接続される。
【００１４】
インバータ（２７）は前段のＮＡＮＤゲート（２４）の論理を反転するものである。即ち、交流入力信号Ｖｉｎが直流電圧Ｖ１より高い時は、出力信号Ｖｏｕｔはローレベルとなり、交流入力信号Ｖｉｎが直流電圧Ｖ１より低い時は、出力信号Ｖｏｕｔはハイレベルとなる。
【００１５】
Ｎ型ＭＯＳＦＥＴ（２８）は、第１バイアス回路、第２バイアス回路、入力回路の貫通電流を停止させる貫通電流停止回路を構成し、ドレインはＮ型ＭＯＳＦＥＴ（１４）（１８）（２３）（２６）のソースと接続され、ソースは接地される。また、ＮＡＮＤゲート（２４）及びインバータ（２７）は固定回路を構成する。そして、Ｎ型ＭＯＳＦＥＴ（２８）のゲート及びＮＡＮＤゲート（２４）の一方の入力端子には制御信号が供給される。即ち、制御信号がハイレベルの時は、信号処理回路は通常動作するが、制御信号がローレベルの時は、Ｎ型ＭＯＳＦＥＴ（２８）のオフに伴い、第１バイアス回路、第２バイアス回路、入力回路の貫通電流を停止させて消費電流の低減を図り、更に、ＮＡＮＤゲート（２４）を閉じて交流入力信号Ｖｉｎの状態に関係なくインバータ（２７）の出力をローレベルに固定する。
【００１６】
最近の集積回路は複数の機能を１チップ上に集約してシステム化する傾向が高い。動作モードによっては、一部の機能を動作させ、残りの機能を停止させる場合もあり得る。この場合、残りの機能の電流路を遮断する手段を設けないと、消費電流が無駄に増大してしまい好ましくない。そこで、制御信号を使用し、Ｎ型ＭＯＳＦＥＴ（２８）及びＮＡＮＤゲート（２４）を制御することにより、信号入力回路の消費電流を低減することができる。
【００１７】
以下、制御信号がハイレベルの場合の動作について説明する。
【００１８】
先ず、交流入力信号Ｖｉｎが直流電圧Ｖ１より低い側に変化すると、Ｐ型ＭＯＳＦＥＴ（２０）（２１）がオンし、インバータ（２４）の入力端子が電源ＶＤＤ側と接続され、Ｐ型ＭＯＳＦＥＴ（２５）がＮＡＮＤゲート（２４）のローレベル出力を受けてオンする。従って、Ｐ型ＭＯＳＦＥＴ（２０）（２１）（２５）の合成インピーダンスがＰ型ＭＯＳＦＥＴ（２０）（２１）の合成インピーダンスより小さくなり、ＮＡＮＤゲート（２４）の入力電圧が上昇する。即ち、入力回路には第１の閾値電圧が設定される。また、交流入力信号Ｖｉｎが直流電圧Ｖ１より高い側に変化すると、Ｎ型ＭＯＳＦＥＴ（２２）（２３）がオンし、ＮＡＮＤゲート（２４）の入力端子が接地ＶＳＳ側と接続され、Ｎ型ＭＯＳＦＥＴ（２６）がインバータ（２４）のハイレベル出力を受けてオンする。従って、Ｎ型ＭＯＳＦＥＴ（２２）（２３）（２６）の合成インピーダンスがＮ型ＭＯＳＦＥＴ（２２）（２３）の合成インピーダンスより小さくなり、ＮＡＮＤゲート（２４）の入力電圧が下降する。即ち、入力回路には第２の閾値電圧が設定される。
【００１９】
以上より、
▲１▼第１又は第２の閾値電圧が設定される為、交流入力信号Ｖｉｎの変動を第１及び第２の閾値電圧の範囲内のヒステリシスで吸収できる。
【００２０】
▲２▼従来より素子数が少ない為、信号入力回路を集積化した際にチップ面積を小さくできる。
【００２１】
▲３▼抵抗を用いずＭＯＳトランジスタだけでバイアス回路を構成する為、全ＭＯＳトランジスタのサイズを等しく設定することによりＭＯＳトランジスタの特性ばらつきを均一とでき、基準電圧Ｖ１をヒステリシス幅の中間値に設定でき、信号入力回路の誤動作を防止できる。
【００２２】
▲４▼交流入力信号Ｖｉｎの変化の影響を受けない基準電圧Ｖ１を出力できる為、信号入力回路の安定動作を実現できる。
【００２３】
▲５▼制御信号を用いることにより、動作状況に応じてバイアス回路及び入力回路の貫通電流を停止させて消費電流を低減できる。
といった効果を奏する。
【００２４】
【発明の効果】
本発明によれば、第１又は第２の閾値電圧が設定される為、交流入力信号の変動を第１及び第２の閾値電圧の範囲内のヒステリシスで吸収できる。また、従来より素子数が少ない為、信号入力回路を集積化した際にチップ面積を小さくできる。また、抵抗を用いずＭＯＳトランジスタだけでバイアス回路を構成する為、全ＭＯＳトランジスタのサイズを等しく設定することによりＭＯＳトランジスタの特性ばらつきを均一とでき、交流入力信号の重畳電圧をヒステリシス幅の中間値に設定でき、信号入力回路の誤動作を防止できる。また、交流入力信号の変化の影響を受けない重畳電圧を出力できる為、信号入力回路の安定動作を実現できる。動作状況に応じてバイアス回路及び入力回路の貫通電流を停止させて消費電流を低減できる。といった利点が得られる。
【図面の簡単な説明】
【図１】
本発明の信号入力回路を示す回路図である。
【図２】
従来の信号入力回路を示す回路図である。
【図３】
図２の動作を示すタイムチャートである。
【符号の説明】
（１１）（１２）（１３）（１４）  第１バイアス回路
（１５）（１６）（１７）（１８）  第２バイアス回路
（２０）（２１）（２２）（２３）（２４）（２５）（２６）  入力回路
（２８）  Ｎ型ＭＯＳＦＥＴ
【図１】
0003557096.tif 000002
【図２】
0003557096.tif 000003
【図３】
0003557096.tif 000004