(57)【特許請求の範囲】
【請求項１】
選択状態にあるグループと非選択状態にあるグループとに分けられる複数の論理回路を備え、前記複数の論理回路を一つのドライブ回路で共通に駆動するように構成された半導体集積回路であって、同一導電型のＭＯＳ電界効果トランジスタについて少なくとも２種類以上のゲート閾値電圧が設定された半導体集積回路において、
前記論理回路は、
出力ノードに電荷を供給する少なくとも一つ以上の第１のＭＯＳ電界効果トランジスタと、外部から入力される複数の二値論理信号の組み合わせをゲート電極とソース電極とで受けて前記出力ノードから電荷を引き抜く少なくとも一つ以上の第２のＭＯＳ電界効果トランジスタとを備え、
前記第１及び第２のＭＯＳ電界効果トランジスタの一方は、
前記出力ノードに接続されたドレイン電極と、前記ドライブ回路から前記複数の二値論理信号のひとつが印加されたゲート電極と、前記ドライブ回路を構成する同一導電型のＭＯＳ電界効果トランジスタのゲート閾値電圧よりも小さく設定されたゲート閾値電圧とを有することを特徴とする半導体集積回路。
【請求項２】
前記選択状態及び非選択状態の一方の状態にあるグループでは、前記ソース電極とゲート電極との電位差が前記ゲート閾値電圧以下とされることを特徴とする請求項１に記載された半導体集積回路。
【請求項３】
前記選択状態及び非選択状態の一方の状態にあるグループでは、前記ドレイン電極の電位とソース電極の電位とが略等しくされることを特徴とする請求項２に記載された半導体集積回路。
【請求項４】
前記論理回路は、前記出力ノードに現れる信号を入力するＣＭＯＳ構成のインバータを備えて構成され、該インバータを構成するｐ型ＭＯＳ電界効果トランジスタのゲート閾値電圧を高く設定したことを特徴とする請求項１に記載された半導体集積回路。
【請求項５】
前記ドライブ回路から前記第１及び第２のＭＯＳ電界効果トランジスタの一方のソース電極に与えられる信号の振幅を、前記ゲート電極に与えられる信号の振幅から当該ＭＯＳ電界効果トランジスタのゲート閾値電圧に相当する電圧を減じた範囲に制限したことを特徴とする請求項１ないし３の何れかに記載された半導体集積回路。
【請求項６】
前記第１及び第２のＭＯＳ電界効果トランジスタの一方のソースを駆動する第１のドライバ回路と、当該ＭＯＳ電界効果トランジスタのゲートを駆動する第２のドライバ回路とを備え、
前記第１のドライバ回路の出力段に設けられたＣＭＯＳインバータをなすｎ型ＭＯＳ電界効果トランジスタのゲート閾値電圧と、前記第２のドライバ回路の出力段に設けられたＣＭＯＳインバータをなすｐ型ＭＯＳ電界効果トランジスタのゲート閾値電圧とを高く設定したことを特徴とする請求項１に記載された半導体集積回路。
【請求項７】
第１及び第２のＭＯＳ電界効果トランジスタの一方のトランジスタとして、電流経路が直列接続された複数のＭＯＳ電界効果トランジスタを備え、これら複数のＭＯＳ電界効果トランジスタのゲートに前記二値論理信号をそれぞれ入力することを特徴とする請求項１に記載された半導体集積回路。
【請求項８】
前記複数のＭＯＳ電界効果トランジスタの接続ノードを充電するためのＭＯＳ電界効果トランジスタをさらに備えたことを特徴とする請求項７に記載された半導体集積回路。
【請求項９】
前記第１及び第２のＭＯＳ電界効果トランジスタは、相補型ＭＯＳ電界効果トランジスタであることを特徴とする請求項１ないし８の何れかに記載された半導体集積回路。
【請求項１０】
前記第１及び第２のＭＯＳ電界効果トランジスタの他方を、負荷用のトランジスタとしてオン状態に固定したことを特徴とする請求項１ないし９の何れかに記載された半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体メモリのデコーダ回路のように多入力でアレイ状に配置される回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭに代表される半導体メモリの分野では、微細化による高集積化が推し進められると共に、低消費電力化やデバイス耐性上の要求により内部電源電圧の低下が進められている。
一般に、電源電圧を低下させると、ゲート遅延時間（ｔpd）が増加し、動作速度が低下する。このゲート遅延時間の増加を抑制するためには、ゲートを構成するＭＯＳ電界効果トランジスタのゲート閾値電圧を小さくして相互コンダクタンス(ｇｍ)を改善すればよいが、ゲート閾値電圧を小さくすると、サブスレッショルド電流が増加し、スタンバイ時の消費電流(スタンバイ電流)が増加する。
【０００３】
このような課題の解決を図った従来技術として、例えば特開平６−２０８７９０号公報に開示された技術がある。図９に、この従来技術に係るインバータ列を示す。同図において、各インバータは、いわゆるＣＭＯＳ(Complimentary Metal Oxide Semiconductor)インバータとして構成されており、初段のインバータは、ｐ型ＭＯＳ電界効果トランジスタＱ３及びｎ型ＭＯＳ電界効果トランジスタＱ１からなり、次段のインバータは、ｐ型ＭＯＳ電界効果トランジスタＱ４及びｎ型ＭＯＳ電界効果トランジスタＱ２からなる。
【０００４】
ここで、インバータ列において、スタンバイ時にカットオフするトランジスタのゲート閾値電圧はオンするトランジスタのゲート閾値電圧よりも高く設定されている。この例では、スタンバイ時に初段のインバータにはＬレベルが入力されると、初段のインバータを構成するｎ型ＭＯＳ電界効果トランジスタＱ１と次段のインバータを構成するｐ型ＭＯＳ電界効果トランジスタＱ４がカットオフする。したがって、ｎ型ＭＯＳ電界効果トランジスタＱ１のゲート閾値電圧ＶＴ１は、次段のインバータを構成するｎ型ＭＯＳ電界効果トランジスタＱ２のゲート閾値電圧ＶＴ２よりも高く設定され、次段のインバータを構成するｐ型ＭＯＳ電界効果トランジスタＱ４のゲート閾値電圧ＶＴ４は、初段のインバータを構成するｐ型ＭＯＳ電界効果トランジスタＱ３のゲート閾値電圧ＶＴ３よりも高く設定される。
【０００５】
この従来技術によれば、スタンバイ時に初段のインバータの入力信号がＬレベルとなると、ｎ型ＭＯＳ電界効果トランジスタＱ１がカットオフする。このとき、次段のインバータにはＨレベルの信号が入力されるので、ｐ型ＭＯＳ電界効果トランジスタＱ４がカットオフする。ここで、スタンバイ時にカットオフするトランジスタＱ１，Ｑ４のゲート閾値電圧ＶＴ１，ＶＴ４は高く設定されているので、これらのトランジスタでのリーク電流（サブスレッショルド電流）が抑制され、スタンバイ時の消費電流を抑えることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来技術によれば、以下に詳細に説明するように、例えば半導体メモリのデコーダのように、一つのゲートが複数のゲートを駆動する回路系の場合、ゲート遅延時間（ｔpd）やスタンバイ電流を有効に改善することができないという問題がある。
【０００７】
まず、ゲート遅延時間（ｔpd）が改善されないことの理由を説明する。
図１０（ａ）に、従来技術に係るデコーダの構成例を示す。同図において、インバータ５１０は、例えばブロック選択用の信号線５２０を駆動するためのドライブ回路であり、インバータ５３０は、例えばメインワード線などの信号線５４０を駆動するためのドライブ回路である。これら信号線５２０及び信号線５４０は、互いに直交するように複数が配置されており、これら信号線の交差部には、例えばサブワード線などの信号線を駆動するための論理回路（ＡＮＤゲート）５５０が配置されている。
【０００８】
１本の信号線５２０には複数の論理回路５５０が接続されており、ドライブ回路としてのインバータ５１０が複数の論理回路５５０を駆動するように構成されている。また、１本の信号線５２０に接続される複数の論理回路５５０は、複数の信号線５４０により選択される。
このように、デコーダは、一つのドライブ回路（インバータ５１０）が複数の論理回路５５０を駆動するように構成され、駆動される複数の論理回路５５０は、選択状態にあるものと非選択状態にあるものとに分けられる。
【０００９】
論理回路５５０は、否定的論理積（ＮＡＮＤ）ゲート５５１とインバータ５５２からなり、論理積を演算するゲートとして機能する。
図１０（ｂ）に、否定的論理積ゲート５５１の具体的構成を示す。同図に示す否定的論理積ゲート５５１は、ＣＭＯＳ構成されたものであって、電源と出力ノードとの間に並列接続されたｐ型ＭＯＳ電界効果トランジスタ５５１１，５５１２と、出力ノードと接地との間に直列接続されたｎ型電界効果トランジスタ５５１３，５５１４から構成される。
【００１０】
具体的には、ｐ型ＭＯＳ電界効果トランジスタ５５１１，５５１２の各ソースは電源に共通接続され、そのドレインは出力ノードに共通接続される。ｎ型電界効果トランジスタ５５１３のドレインは、上述のｐ型ＭＯＳ電界効果トランジスタ５５１１，５５１２のドレインに接続され、そのソースはｎ型ＭＯＳ電界効果トランジスタ５５１４のドレインに接続され、このｎ型ＭＯＳ電界効果トランジスタ５５１４のソースは接地される。ｐ型ＭＯＳ電界効果トランジスタ５５１１及びｎ型電界効果トランジスタ５５１３のゲートは、上述の信号線５２０に共通接続され、ｐ型ＭＯＳ電界効果トランジスタ５５１２及びｎ型電界効果トランジスタ５５１４のゲートは、上述の信号線５４０に共通接続される。
【００１１】
上述の図１０に示す従来のデコーダの構成によれば、信号線５２０上の信号レベルに応じて、ｐ型電界効果トランジスタ５５１１及びｎ型電界効果トランジスタ５５１３が相補的にオン状態とされる。
ここで、ＭＯＳ電界効果トランジスタのゲート容量は、オン状態にある場合に増加し、逆にカットオフ状態にある場合に減少するという特性（ＭＯＳ容量の特性）を有している。図１０に示す構成の場合、信号線５２０には、複数の論理回路５５０内のｐ型ＭＯＳ電界効果トランジスタ５５１１及びｎ型電界効果トランジスタ５５１２の双方のゲート容量が接続されると共に、信号線５２０上の信号レベルに応じて何れか一方のトランジスタがオン状態となってそのゲート容量が増加する。
【００１２】
例えば、信号線５２０の信号レベルがＬレベルにあり、論理回路５５０が非選択状態にある場合、ｐ型ＭＯＳ電界効果トランジスタ５５１１がオン状態にあり、ゲート容量が増加した状態にある。この状態から、信号線５２０上の信号レベルがＨレベルに変化すると、それまでオン状態にあったｐ型ＭＯＳ電界効果トランジスタ５５１１がカットオフする一方、ｎ型ＭＯＳ電界効果トランジスタ５５１３がオン状態となる。このとき、ｐ型ＭＯＳ電界効果トランジスタ５５１１のＭＯＳ容量は減少するが、ｎ型ＭＯＳ電界効果トランジスタ５５１３のＭＯＳ容量が増加する。結局、信号線５２０にゲートが接続されたｐ型ＭＯＳ電界効果トランジスタ５５１１及びｎ型ＭＯＳ電界効果トランジスタ５５１３の何れかがオン状態にあるため、インバータ５１０が駆動する信号線５２０の負荷が常に大きな状態にあり、ゲート遅延時間が増加する。
【００１３】
また、電源電圧の低下に伴ってトランジスタのゲート閾値電圧を低下させると、ゲート５５０を構成するｐ型ＭＯＳ電界効果トランジスタ５５１１及びｎ型ＭＯＳ電界効果トランジスタ５５１３が早期にオン状態となり、これらのＭＯＳ容量が増加するタイミングが早まる。このため、ゲート閾値電圧が低下するほど、これらのトランジスタのゲート容量が増加した状態にある期間が長くなり、ゲート遅延時間（ｔpd）が一層悪化することとなる。したがって、従来技術によれば、デコーダなどを構成した場合、電源電圧の低下に伴ってトランジスタのゲート閾値電圧を低下させると、ゲート遅延時間（ｔpd）が有効に改善されないという問題がある。
【００１４】
次に、スタンバイ電流が改善されないことの理由を説明する。
上述の図１０に示す構成において、スタンバイ時に、信号線５２０上の信号レベルがＬレベルとされ、信号線５４０上の信号レベルがＨレベルとなった場合、ｎ型ＭＯＳ電荷効果トランジスタ５５１３のゲートにはＬレベルが印加され、このトランジスタがカットオフされる。しかしながら、ｎ型ＭＯＳ電界効果トランジスタ５５１３のソースとドレインとの間に電源電圧分の電位差が印加された状態にあるため、このトランジスタでサブスレッショルド電流が発生する。デコーダの場合、複数の論理回路５５０においてサブスレッショルド電流が発生するので、たとえスタンバイ時にカットオフするトランジスタのゲート閾値電圧を高くしたとしても、スタンバイ電流を有効に改善することが困難となる。
【００１５】
この発明は、上記事情に鑑みてなされたもので、デコーダなどのように、一つのドライブ回路が複数の論理回路を駆動する回路系において、電源電圧の低下に伴ってトランジスタのゲート閾値電圧を低下させたとしても、ゲート遅延時間やスタンバイ電流を有効に改善することができる半導体集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、この発明にかかる半導体記憶装置は、選択状態にあるグループと非選択状態にあるグループとに分けられる複数の論理回路を備え、前記複数の論理回路を一つのドライブ回路で共通に駆動するように構成された半導体集積回路であって、同一導電型のＭＯＳ電界効果トランジスタについて少なくとも２種類以上のゲート閾値電圧が設定された半導体集積回路において、前記論理回路は、出力ノードに電荷を供給する少なくとも一つ以上の第１のＭＯＳ電界効果トランジスタと、外部から入力される複数の二値論理信号の組み合わせをゲート電極とソース電極とで受けて前記出力ノードから電荷を引き抜く少なくとも一つ以上の第２のＭＯＳ電界効果トランジスタとを備え、前記第１及び第２のＭＯＳ電界効果トランジスタの一方は、前記出力ノードに接続されたドレイン電極と、前記ドライブ回路から前記複数の二値論理信号のひとつが印加されたゲート電極と、前記ドライブ回路を構成する同一導電型のＭＯＳ電界効果トランジスタのゲート閾値電圧よりも小さく設定されたゲート閾値電圧とを有することを特徴とする。
【００１７】
前記半導体集積回路において、前記選択状態及び非選択状態の一方の状態にあるグループでは、前記ソース電極とゲート電極との電位差が前記ゲート閾値電圧以下とされることを特徴とする。
前記半導体集積回路において、前記選択状態及び非選択状態の一方の状態にあるグループでは、前記ドレイン電極の電位とソース電極の電位とが略等しくされることを特徴とする。
【００１８】
前記半導体集積回路において、前記論理回路は、前記出力ノードに現れる信号を入力するＣＭＯＳ構成のインバータを備えて構成され、該インバータを構成するｐ型ＭＯＳ電界効果トランジスタのゲート閾値電圧を高く設定したことを特徴とする。
前記半導体集積回路において、前記ドライブ回路から前記第１及び第２のＭＯＳ電界効果トランジスタの一方のソース電極に与えられる信号の振幅を、前記ゲート電極に与えられる信号の振幅から当該ＭＯＳ電界効果トランジスタのゲート閾値電圧に相当する電圧を減じた範囲に制限したことを特徴とする。
【００１９】
前記半導体集積回路において、前記第１及び第２のＭＯＳ電界効果トランジスタの一方のソースを駆動する第１のドライバ回路と、当該ＭＯＳ電界効果トランジスタのゲートを駆動する第２のドライバ回路とを備え、前記第１のドライバ回路の出力段に設けられたＣＭＯＳインバータをなすｎ型ＭＯＳ電界効果トランジスタのゲート閾値電圧と、前記第２のドライバ回路の出力段に設けられたＣＭＯＳインバータをなすｐ型ＭＯＳ電界効果トランジスタのゲート閾値電圧とを高く設定したことを特徴とする。
【００２０】
前記半導体集積回路において、第１及び第２のＭＯＳ電界効果トランジスタの一方のトランジスタとして、電流経路が直列接続された複数のＭＯＳ電界効果トランジスタを備え、これら複数のＭＯＳ電界効果トランジスタのゲートに前記二値論理信号をそれぞれ入力することを特徴とする。
前記半導体集積回路において、前記複数のＭＯＳ電界効果トランジスタの接続ノードを充電するためのＭＯＳ電界効果トランジスタをさらに備えたことを特徴とする。
【００２１】
前記半導体集積回路において、前記第１及び第２のＭＯＳ電界効果トランジスタは、相補型ＭＯＳ電界効果トランジスタであることを特徴とする。
前記半導体集積回路において、前記第１及び第２のＭＯＳ電界効果トランジスタの他方を、負荷用のトランジスタとしてオン状態に固定したことを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態にかかる半導体集積回路を説明する。
＜実施の形態１＞
図１に、この実施の形態１に係る半導体集積回路の構成を示す。
同図に示す半導体集積回路は、半導体メモリで使用されるデコーダの一種であって、外部からアドレス信号として入力される二値論理信号に応じて選択状態にあるグループと非選択状態にあるグループとに分けられる複数の論理回路３５０を備える。この例では、複数の論理回路３５０のうち、選択状態にあるグループに属する論理回路は一つであり、非選択状態のグループに属する論理回路は残りのものである。
【００２３】
ドライブ回路１００は、ブロック選択用の信号線３４０を駆動するためのものであり、ｐ型ＭＯＳ電界効果トランジスタ１０１とｎ型ＭＯＳ電界効果トランジスタ１０２からなるＣＭＯＳインバータを出力段に備える。これらｐ型ＭＯＳ電界効果トランジスタ１０１およびｎ型ＭＯＳ電界効果トランジスタ１０２が相補的に導通することにより、信号線３４０を介して論理回路３５０のｎ型ＭＯＳトランジスタ３５２のゲートを駆動する。すなわち、複数の論理回路をひとつのドライブ回路で共通に駆動する。
【００２４】
ドライブ回路３１０は、メインワード線などの信号線３２０を駆動するためのものである。これら信号線３２０及び信号線３４０は、互いに直交するように複数が配置されており、これら信号線の交差部には上述の論理回路３５０が配置されている。この論理回路３５０の一方の入力部は、信号線３４０を介して一つのドライブ回路１００で共通に駆動され、他方の入力部は信号線３２０を介してドライブ回路３１０により駆動されている。
【００２５】
ここで、１本の信号線３４０に着目すれば、複数の論理回路３５０が接続されており、ドライブ回路１００が複数の論理回路５５０を駆動するように構成されている。また、１本の信号線３４０に接続される複数の論理回路３５０は、複数の信号線３２０により選択される。
このように、この実施の形態１に係るデコーダは、一つのドライブ回路１００が複数の論理回路３５０を駆動するように構成され、駆動される複数の論理回路３５０は、選択状態にあるものと非選択状態にあるものとに分けられる。
【００２６】
論理回路３５０は、サブワード線３６０を駆動するためのサブワードドライブとして機能するものであって、出力ノードＮＤに電荷を供給する負荷用のｐ型ＭＯＳ電界効果トランジスタ３５１と、外部から入力される二値論理信号の組み合わせをゲート電極とソース電極とで受けてノードＮＤから電荷を引き抜く駆動用のｎ型ＭＯＳ電界効果トランジスタ３５２と、出力ノードＮＤに現れる信号を入力してサブワード線３６０を駆動するインバータ３５３とから構成される。ｐ型ＭＯＳ電界効果トランジスタ３５１は、負荷用のトランジスタとしてオン状態に固定されている。
【００２７】
ここで、ｎ型ＭＯＳ電界効果トランジスタ３５２のドレインは出力ノードＮＤに接続される。また、そのゲート電極には、ドライブ回路１００から信号線３４０を介して二値論理信号のひとつが印加される。さらに、このｎ型ＭＯＳ電界効果トランジスタ３５２のゲート閾値電圧ＶＴＮ１は、ドライブ回路１００を構成するｎ型ＭＯＳ電界効果トランジスタのゲート閾値電圧ＶＴＮ２よりも低く設定されている。
【００２８】
このようにｎ型ＭＯＳ電界効果トランジスタ３５２のゲート閾値電圧ＶＴＮ１を小さく設定することにより、電源電圧の低下に対して論理回路３５０の動作マージンが改善される。また、ゲート閾値電圧ＶＴＮ１を低く設定することによりｎ型ＭＯＳ電界効果トランジスタ３５２の相互コンダクタンスｇｍが改善されるので、このｎ型ＭＯＳ電界効果トランジスタ３５２のゲート幅を小さく設計しても、必要な電流駆動能力を確保することができる。そこで、この実施の形態１では、ゲート閾値電圧ＶＴＮ１の低下分に応じて、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲート幅を小さく設計することにより、このトランジスタのゲート面積、即ちゲート容量を低減する。
【００２９】
以下、この実施の形態１の動作を説明する。
初期状態では、ドライブ回路３１０にはロウレベルが入力され、信号線３２０がＨレベルに駆動されている。また、ドライブ回路１００にはハイレベルが入力され、信号線３４０はＬレベルに駆動されている。したがって、論理回路３５０を構成するｎ型ＭＯＳトランジスタ３５２はオフ状態（非選択状態）となっている。この初期状態では、ｎ型ＭＯＳトランジスタ３５２がオフ状態となっているので、ＭＯＳ容量の特性上、そのゲート容量はオン状態時に比較して４０パーセント程度小さい状態にある。しかも、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲート幅自体が小さく設計されているので、信号線３４０上の負荷容量は極めて小さい状態にある。
【００３０】
このように、非選択状態にあるグループでは、ｎ型ＭＯＳ電界効果トランジスタ３５２のソース電極とゲート電極との間の電位差がゲート閾値電圧ＶＴＮ１以下とされ、しかも、ドレイン電極の電位とソース電極の電位とが略等しくされ、このトランジスタがカットオフされる。この実施の形態１では、複数の論理回路３５０のひとつが選択状態とされ、大多数の論理回路は非選択状態とされるので、大多数の論理回路内のｎ型ＭＯＳ電界効果トランジスタ３５２がカットオフとされ、これらのゲート容量は極めて小さい状態とされる。
なお、選択状態にあるグループにおいて、ｎ型ＭＯＳ電界効果トランジスタ３５２のソース電極とゲート電極との電位差をゲート閾値電圧以下とするように構成してもよい。
【００３１】
この初期状態から、ドライブ回路３１０は、行アドレス信号として入力される二値論理信号に基づき、信号線３２０を択一的にＬレベルに駆動する。一方、ドライブ回路１００は、列アドレス信号として入力される二値論理信号に基づき、信号線３４０をＨレベルに駆動する。このとき、上述のように信号線３４０の負荷容量は極めて小さい状態にあるので、ドライブ回路１００は信号線３４０を高速に駆動する。
【００３２】
信号線３２０型Ｌレベルに駆動され、信号線３４０がＨレベルに駆動されることにより、ｎ型ＭＯＳ電界効果トランジスタ３５２のソースがＬレベルとされ、そのゲートがＨレベルとされる。したがって、このｎ型ＭＯＳ電界効果トランジスタ３５２がオンとなり、インバータ３５３にＬレベルが入力される結果、インバータ３５３はサブワード線３６０をＨレベルに駆動し、このサブワード線に接続されたメモリセルを選択する。
【００３３】
ここで、信号線３４０には複数の論理回路３５０が接続されているが、ｎ型ＭＯＳ電界効果トランジスタ３５２に着目すると、複数の論理回路のうちの１つのみがオン状態（ソース電極がＬレベルに駆動された状態）にあり、他の全てはカットオフ状態（ソース電極がＨレベルに駆動された状態）にある。すなわち、信号線３４０上の負荷容量は小さい状態に維持される。このため、ドライブ回路１００は、信号線３４０を常に高速に駆動することができ、論理回路３５０に入力される信号のゲート遅延時間（ｔPD）が低減されることとなる。
【００３４】
なお、上述のように信号線３４０上の容量負荷が低減されるので、ドライブ回路１００の駆動能力を抑制してもよい。これにより、ドライブ回路１００を構成するＭＯＳ電界効果トランジスタ１０１，１０２のゲート幅を小さく設計することができ、このドライブ回路１００の入力部の容量負荷が低減される。従って、このドライブ回路１００に入力される信号の遅延時間も減少し、全体として信号の伝搬速度を改善することができる。
【００３５】
図２に、ゲート閾値電圧ＶＴＮ１とゲート遅延時間（ｔPD）の変化分△ｔPDとの関係を示す。なお、同図において、横軸のゲート閾値は、図１に示すｎ型ＭＯＳトランジスタ３５２のゲート閾値電圧を表し、縦軸の遅延時間の変化分△ｔPDは、ドライブ回路１００の入力部からインバータ３５３の入力部までの信号の遅延時間の減少分を表す。この図から把握されるように、ゲート閾値電圧ＶＴＮ１が低いほど、ゲート容量が低減され、ゲート遅延時間（ｔPD）が改善される傾向を示す。
【００３６】
以上説明したように、この実施の形態１によれば、論理回路３５０を構成するｎ型ＭＯＳ電界効果トランジスタ３５２のゲート閾値電圧ＶＴＮ１を小さく設定し、このｎ型ＭＯＳ電界効果トランジスタ３５２を低Ｖｔ化したので、論理回路３５０の電源電圧に対する動作マージンが改善され、低電源電圧に対応することが可能となる。
【００３７】
また、ｎ型ＭＯＳ電界効果トランジスタ３５２の低Ｖｔ化に伴って、このトランジスタのゲート幅を小さくしたので、このトランジスタのゲート面積に依存したゲート容量成分が減少する。しかも、論理回路３５０の構成上、複数の論理回路のうち、大多数の論理回路内のｎ型ＭＯＳ電界効果トランジスタ３５２がオフ状態にあるので、ＭＯＳ容量の特性に依存したゲート容量成分が小さくなる。したがって、信号線３４０上の負荷容量が極めて小さい状態に維持され、ドライブ回路１００が信号線３４０上の負荷を極めて高速に駆動することができ、信号の遅延時間を改善することが可能となる。
【００３８】
さらに、信号線３４０上の負荷容量の低減に合わせて、ドライブ回路１００のＭＯＳ電界効果トランジスタのゲート幅を最適化することにより、このドライブ回路１００の入力信号の遅延時間が短縮され、全体として信号の伝搬速度が改善される。
さらにまた、非選択状態のグループに属するＭＯＳ電界効果トランジスタ３５２のソースの電位とドレインの電位とを略等しくしたので、このＭＯＳ電界効果トランジスタ３５２でのサブスレッショルド電流の発生を抑制することができ、消費電流を有効に低減することができる。もちろん、スタンバイ時に全てのＭＯＳ電界効果トランジスタ３５２のソースとドレインとを等電位にした状態でＭＯＳ電界効果トランジスタ３５２を同様にオフ状態に固定すれば、スタンバイ電流も有効に低減できる。
【００３９】
＜実施の形態２＞
以下、この発明に係る実施の形態２を説明する。
図３に、この実施の形態２に係る半導体集積回路の構成を示す。この実施の形態２に係る半導体集積回路は、上述の図１に示す実施の形態１に係る構成において、ドライブ回路１００，３１０に代えて、ドライブ回路１００Ａ，３１０Ａを備える。ここで、ドライバ回路３１０Ａの出力段には、ｐ型ＭＯＳ電界効果トランジスタ３１１Ａとｎ型ＭＯＳ電界効果トランジスタ３１２ＡとからなるＣＭＯＳインバータが設けられている。また、ドライバ回路１００Ａの出力段には、ｐ型ＭＯＳ電界効果トランジスタ１０１Ａとｎ型ＭＯＳ電界効果トランジスタ１０２ＡとからなるＣＭＯＳインバータが設けられている。ドライブ回路３１０Ａをなすｎ型ＭＯＳ電界効果トランジスタ３１２Ａのゲート閾値電圧と、ドライバ回路１００Ａをなすｐ型ＭＯＳ電界効果トランジスタ１０１Ａのゲート閾値電圧とが高く設定されている。
【００４０】
以下、この実施の形態２の動作を説明する。
この実施の形態２の構成によれば、ドライブ回路３１０Ａの出力段を構成するＣＭＯＳインバータのｎ型ＭＯＳ電界効果トランジスタ３１２Ａのゲート閾値電圧が高く設定されるので、見かけ上、このドライブ回路３１０Ａの出力段を構成するＣＭＯＳインバータの入力閾値が上昇する。この結果、信号線３２０をＨレベルに駆動する動作速度が相対的に速くなる。また、ドライブ回路１００Ａの出力段を構成するＣＭＯＳインバータのｐ型ＭＯＳ電界効果トランジスタ１０１Ａのゲート閾値電圧が高く設定されるので、ドライブ回路１００Ａの出力段を構成するＣＭＯＳインバータの入力閾値が低下する結果、信号線３４０をＬレベルに駆動する動作速度が相対的に速くなる。したがって、論理回路３５０を非選択状態に駆動する動作速度が改善され、ワード線の多重選択の危険性が低減される。
【００４１】
また、スタンバイ時には、信号線３２０がドライブ回路３１０ＡによりＨレベルに駆動され、信号線３４０がドライブ回路１００ＡによりＬレベルに駆動される。これにより、論理回路３５０は、非選択状態に固定され、ＭＯＳ電界効果トランジスタ３５２でのサブスレッショルド電流が抑制され、この論理回路３５０での消費電流が低減される。
【００４２】
このとき、ドライブ回路３１０Ａのオフ状態にあるｎ型ＭＯＳ電界効果トランジスタ３１２Ａに着目すると、このトランジスタのドレインにはＨレベルが印加された状態にあり、サブスレッショルド電流などのリーク電流が発生しやすい状態にある。しかしながら、このｎ型ＭＯＳ電界効果トランジスタのゲート閾値電圧が高く設定されているので、このリーク電流が抑制される。同様に、オフ状態にあるドライブ回路１００Ａのｐ型ＭＯＳ電界効果トランジスタ１０１Ａでのリーク電流が抑制される。
したがって、この実施の形態２によれば、ドライブ回路３１０Ａ，１００Ａでのスタンバイ電流を低減できる。
【００４３】
＜実施の形態３＞
以下、この発明に係る実施の形態３を説明する。
この実施の形態３では、論理回路でのリーク電流を有効に抑制し、消費電流を改善する。図４に、この実施の形態３に係る半導体集積回路の構成を示す。この実施の形態３に係る半導体集積回路は、上述の図１に示す実施の形態１に係る構成において、論理回路３５０に代えて論理回路３５０Ａを備える。この論理回路３５０Ａは、出力ノードＮＤ（ｐ型ＭＯＳ電界効果トランジスタ３５１のソースとｎ型ＭＯＳ電界効果トランジスタ３５２のドレインとの接続部）に現れる信号を入力する出力段のインバータとして、ｐ型ＭＯＳ電界効果トランジスタ３５３Ｐとｎ型ＭＯＳ電界効果トランジスタ３５３ＮとからなるＣＭＯＳ構成のインバータを備え、このｐ型ＭＯＳ電界効果トランジスタ３５３Ｐのゲート閾値電圧は、そのサブスレッショルド電流が有効に抑制される限度において高く設定されている。
【００４４】
次に、この実施の形態３の動作を説明する。
例えばスタンバイ時に信号線３２０がＨレベルに固定されると、前述したように、ｎ型ＭＯＳ電界効果トランジスタ３５２のドレイン電極とソース電極とが同電位となり、このｎ型ＭＯＳ電界効果トランジスタ３５２でのサブスレッショルド電流の発生が抑制される。また、ｐ型ＭＯＳ電界効果トランジスタ３５３Ｐとｎ型ＭＯＳ電界効果トランジスタ３５３Ｎの各ゲート電極には、ｐ型ＭＯＳ電界効果トランジスタ３５１を介して電源電位のＨレベルが与えられる。この結果、ｐ型ＭＯＳ電界効果トランジスタ３５３Ｐがオフ状態とされ、ｎ型ＭＯＳ電界効果トランジスタ３５３Ｎがオン状態とされる。このとき、ｐ型ＭＯＳ電界効果トランジスタ３５３Ｐは、ソースとドレインとの間に電位差が生じた状態でオフ状態とされ、サブスレッショルド電流が発生し得るバイアス状態に置かれる。
【００４５】
しかしながら、ｐ型ＭＯＳ電界効果トランジスタ３５３Ｐのゲート閾値電圧が高く設定されているので、このｐ型ＭＯＳ電界効果トランジスタ３５３Ｐでのサブスレッショルド電流が有効に抑制される。以上により、ｐ型ＭＯＳ電界効果トランジスタ３５１およびｎ型ＭＯＳ電界効果トランジスタ３５２からなる前段の回路系と、ｐ型ＭＯＳ電界効果トランジスタ３５３Ｐおよびｎ型ＭＯＳ電界効果トランジスタ３５３Ｎからなる後段の回路系とにおいて、リーク電流が抑制され、したがって、この実施の形態３によれば、論理回路３５０Ａでのリーク電流を有効に抑制し、スタンバイ時の消費電流を低減することができる。
なお、この実施の形態３によれば、スタンバイ時に限らず、リード・ライト時に非選択状態にある論理回路での消費電流を有効に抑制することもできる。
【００４６】
＜実施の形態４＞
以下、この発明に係る実施の形態４を説明する。
上述の実施の形態１では、ドライブ回路３１０の出力段をＣＭＯＳインバータで構成し、電源とグランドとの間の電位差に相当する振幅の信号をｎ型ＭＯＳ電界効果トランジスタ３５２のソースに印加するものとしたが、この実施の形態４では、ｎ型ＭＯＳ電界効果トランジスタ３５２のソースに出力される信号の振幅を制限することにより、信号線３２０上の信号の伝搬速度を改善する。
【００４７】
図５に、この実施の形態４に係る半導体集積回路の構成を示す。
この実施の形態４に係る半導体集積回路は、上述の図１に示す実施の形態１に係る構成において、ドライブ回路３１０に代えて、ドライブ回路３１０Ｂを備えて構成される。このドライブ回路３１０Ｂの出力段は、電流経路が電源に接続され、ソースが信号線３２０に接続されたｎ型ＭＯＳ電界効果トランジスタ３１１Ｂと、ドレインが信号線３２０に接続され、ソースが接地されたｎ型ＭＯＳ電界効果トランジスタ３１２Ｂとから構成される。ｎ型ＭＯＳ電界効果トランジスタ３１１Ｂのゲート閾値電圧は、論理回路３５０を構成するｎ型ＭＯＳ電界効果トランジスタ３５３のゲート閾値電圧と略等しく設定される。これらｎ型ＭＯＳ電界効果トランジスタ３１１Ｂ，３１２Ｂのゲートには相補信号が印加され、これらトランジスタが相補的にオン状態となって、信号線３２０を駆動するようになっている。
【００４８】
次に、この実施の形態４の動作を、ドライブ回路３１０Ｂに着目して説明する。いま、ｎ型ＭＯＳ電界効果トランジスタ３１１Ｂがオン状態にあり、ｎ型ＭＯＳ電界効果トランジスタ３１２Ｂがオフ状態にある場合、ｎ型ＭＯＳ電界効果トランジスタ３１１Ｂはソースフォロアとして機能し、そのソースには電源電圧（ＶＤＤ）からｎ型ＭＯＳ電界効果トランジスタ３１１Ｂのゲート閾値電圧（ＶＴＮ）だけ降下した電圧（ＶＤＤ−ＶＴＮ）が現れ、信号線３２０は、この信号レベルに駆動される。
【００４９】
ここで、ｎ型ＭＯＳ電界効果トランジスタ３５２のソースに、ドライブ回路３１０Ｂにより電源電圧からｎ型ＭＯＳ電界効果トランジスタ３１１Ｂのゲート閾値電圧だけ降下した電圧（ＶＤＤ−ＶＴＮ）が印加された場合を考える。この場合、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲート閾値電圧は、ドライブ回路３１０Ｂのｎ型ＭＯＳ電界効果トランジスタ３１１Ｂのゲート閾値電圧と等しいから、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲートとソースとの間の電位差は、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲート閾値電圧に等しくなる。従って、このｎ型ＭＯＳ電界効果トランジスタ３５２は、ドライブ回路３１０Ｂから出力される信号により、一義的にオフ状態に固定される。また、ｎ型ＭＯＳ電界効果トランジスタ３１１Ｂがオフ状態にあり、ｎ型ＭＯＳ電界効果トランジスタ３１２Ｂがオン状態にある場合、信号線３２０は、ｎ型ＭＯＳ電界効果トランジスタ３１２ＢによりＬレベルに駆動される。結局、論理上の動作は、前述の実施の形態１および２と同様である。
【００５０】
この実施の形態４によれば、上述の動作の過程において、ドライブ回路３１０Ｂの出力信号がＨレベルからＬレベルに遷移する場合、電源電圧（ＶＤＤ）よりもゲート閾値電圧（ＶＴＮ）だけ低いレベルから遷移するので、Ｌレベルに達するまでの時間が短縮される。従って、上述の実施の形態１による効果に加えて、信号線３２０上におけるＬレベルの伝搬速度を短縮することが可能となる。
また、この実施の形態４によれば、ドライバ信号の低振幅化による効果として、信号線負荷容量の充放電電流の低下による低消費電力化や、この電流ピークの減少によるノイズ量の低減をも図ることができる。
【００５１】
＜実施の形態５＞
以下、この発明に係る実施の形態５を説明する。
図６（ａ）に、この実施の形態５に係る半導体集積回路の構成を示す。
上述の実施の形態１ないし３に係る半導体集積回路は、ゲート遅延時間（ｔPD）を改善することを主目的として構成されたものであるが、この実施の形態５に係る半導体集積回路は、前述の実施の形態３と同様に、スタンバイ時の消費電流を有効に低減するものである。
【００５２】
すなわち、この実施の形態５に係る半導体集積回路は、前述の図１に示す実施の形態１に係る構成において、ドライブ回路３１０に代えて、否定的論理積ゲート３１０Ｃを備え、ドライブ回路１００に代えて否定的論理積ゲート１００Ｃを備えて構成される。これら否定的論理積ゲート３１０Ｃ，１００Ｃは、ＣＭＯＳ構成されたものであって、チップセレクト信号（ＣＳバー）に基づきスタンバイ時にＨレベル（電源電圧：ＶＤＤ）を固定的に出力する。
【００５３】
以下、この実施の形態５の動作について、スタンバイ時の動作を説明する。
この実施の形態５では、選択状態及び非選択状態の一方の状態にあるグループにおいて、以下に説明するように、ｎ型ＭＯＳ電界効果トランジスタ３５２のドレイン電極とソース電極との電位差を電源電圧以下とし、これによりスタンバイ電流として寄与するサブスレッショルド電流を抑制する。
【００５４】
まず、スタンバイ時にチップセレクト信号（ＣＳバー）がＬレベルになると、否定的論理積ゲート３１０Ｃ，１００Ｃは、Ｈレベルとして電源電圧ＶＤＤを共に出力する。図６（ｂ）に、論理回路３５０を構成するｎ型ＭＯＳ電界効果トランジスタ３５２の各電極のスタンバイ時のバイアス状態を示す。同図に示すように、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲート電極には、否定的論理積ゲート１００Ｃから電源電圧ＶＤＤが印加され、そのソース電極には、否定的論理積ゲート３１０Ｃから電源電圧ＶＤＤが印加され、そのドレイン電極にはｐ型ＭＯＳ電界効果トランジスタ３５１を介して電源電圧ＶＤＤが印加される。即ち、ゲート電極とソース電極とドレイン電極とに電源電圧ＶＤＤが印加されたバイアス状態となり、これらの電極間の電位差がゼロとされる。
【００５５】
このバイアス状態では、ｎ型ＭＯＳ電界効果トランジスタ３５２のソース電極とゲート電極との間の電位差（Ｖｇｓ）はゼロであるから、このトランジスタはカットオフの状態とされる。このとき、ドレイン電極とゲート電極との間の電位差もゼロであるから、ゲートとドレインとの間には電界が形成されず、したがってバンド間トンネリングによるリーク電流の発生が抑制される。しかも、ソース電極とドレイン電極との間の電位差（Ｖｄｓ）もゼロであるから、ｎ型ＭＯＳ電界効果トランジスタ３５２を流れるサブスレッショルド電流もゼロとなる。
【００５６】
したがって、この実施の形態５によれば、複数の論理回路３５０内に存在する各ｎ型ＭＯＳ電界効果トランジスタ３５２が上述のような同様のバイアス状態におかれるので、これら複数の論理回路３５０のｎ型ＭＯＳ電界効果トランジスタ３５２におけるリーク電流の発生が有効に抑制され、スタンバイ時の消費電流を効果的に抑制することが可能となる。
【００５７】
＜実施の形態６＞
以下、この発明に係る実施の形態６を説明する。
図７に、この実施の形態６に係る半導体集積回路の構成を示す。同図において、前述の図１に示す構成と共通する要素には同一符号を付す。
上述の実施の形態１ないし５に係る半導体集積回路は、２入力の論理回路３５０，３５０Ａを用いたが、この実施の形態６では、３入力の論理回路を採用する。すなわち、図７において、論理回路３５００は、図１に示すｎ型ＭＯＳ電界効果トランジスタ３５２に相当するトランジスタとして、ｐ型電界効果トランジスタ３５１のドレインと信号線３２０との間に直列接続された複数のｎ型電界効果トランジスタ３５２１，３５２２を備える。ｎ型ＭＯＳ電界効果トランジスタ３５２１のゲートは、信号線３４０１を介してドライブ回路１００１により駆動され、またｎ型ＭＯＳ電界効果トランジスタ３５２２のゲートは、信号線３４０２を介してドライブ回路１００２により駆動される。
【００５８】
この実施の形態６の構成によれば、信号線３４０１および信号線３４０２上の信号が共にＨレベルとなり、信号線３２０上の信号がＬレベルのときに、論理回路３５００が選択状態となり、インバータ３５３からＨレベルが出力される。これ以外の組み合わせの信号を入力した場合には、論理回路３５００は非選択状態となる。
【００５９】
ところで、図７に示す構成によれば、ｎ型ＭＯＳ電界効果トランジスタ３５２１，３５２２が共にオフ状態にある場合、これらｎ型ＭＯＳ電界効果トランジスタ３５２１のソースとｎ型ＭＯＳ電界効果トランジスタ３５２２のドレインとの間の接続ノードＮＥがフローティング状態とされ、その電位が不定となる。したがって、この接続ノードＮＥとｎ型ＭＯＳトランジスタ３５２１，３５２２のゲートとの間の電位差がこれらのトランジスタのゲート閾値電圧を越え、これらのトランジスタがオン状態となる場合がある。この場合、これらｎ型ＭＯＳ電界効果トランジスタ３５２１，３５２２のゲート容量（ＭＯＳ容量）が増加し、信号線３４０１，３４０２の負荷が増える結果、信号の伝搬速度が遅くなる。
【００６０】
図８に、このような事態を回避するための対策が施された論理回路３５００の構成を示す。
同図（ａ）〜（ｃ）に示す例は、上述の接続ノードＮＥを充電するためのｐ型ＭＯＳ電界効果トランジスタ３５４１〜３５４３を備える。これらｐ型ＭＯＳ電界効果トランジスタ３５４１〜３５４３の電流駆動能力は、接続ノードの電位を固定できる程度に抑えられている。
【００６１】
以下、順に説明する。
同図（ａ）に示す例では、充電用のｐ型ＭＯＳ電界効果トランジスタ３５４１のゲートがｎ型ＭＯＳ電界効果トランジスタ３５２２のゲート（信号線３４０２）に接続され、ドレインが接続ノードＮＥに接続され、ソースが電源に接続される。この構成によれば、ｎ型ＭＯＳ電界効果トランジスタ３５２２のゲートにＬレベルが印加された場合にｐ型ＭＯＳ電界効果トランジスタ３５４１がオン状態となり、接続ノードＮＥが充電される。ｎ型ＭＯＳ電界効果トランジスタ３５２１，３５２２が共にオフ状態にある場合、信号線３４０２上の信号が必ずＬレベルとなっているから、この場合に接続ノードＮＥの電位を電源電位に固定することができる。したがって、これらｎ型ＭＯＳ電界効果トランジスタ３５２１，３５２２が安定的にオフ状態に維持され、信号線３４０１，３４０２の負荷が軽減された状態に維持される。
【００６２】
同図（ｂ）に示す例では、充電用のｐ型ＭＯＳ電界効果トランジスタ３５４２のゲートが接地される。この構成によれば、ｐ型ＭＯＳ電界効果トランジスタ３５４２がオン状態に固定され、接続ノードが常時充電される。したがって、ｎ型ＭＯＳ電界効果トランジスタ３５２１，３５２２が共にオフ状態にある場合、接続ノードＮＥの電位が電源電位に固定される。また、ｐ型ＭＯＳ電界効果トランジスタ３５４２の電流駆動能力は小さく抑えられているので、ｎ型ＭＯＳ電界効果トランジスタ３５２２がオン状態になると、接続ノードＮＥはＬレベルに駆動され、所定の論理動作が行われる。この構成の場合、充電用のｐ型ＭＯＳ電界効果トランジスタ３５４２のゲートが信号線３４０２に接続されないので、このトランジスタが信号線３４０２の容量を増やす要因とならない。
【００６３】
同図（ｃ）に示す例では、充電用のｐ型ＭＯＳ電界効果トランジスタ３５４３のゲートがインバータ３５３０の出力部に接続される。この構成によれば、論理回路３５００が非選択状態にある場合、すなわちｎ型ＭＯＳ電界効果トランジスタ３５２１，３５２２の片方または両方がオフ状態にあるか、信号線３２０上の信号がＨレベルにある場合、接続ノードＮＥが充電される。したがって、この構成によれば、ｎ型ＭＯＳ電界効果トランジスタ３５２１，３５２２が共にオフ状態にある場合以外にも接続ノードＮＥの充電が行われるが、放電経路が存在しないので、この接続ノードＮＥを充電することによる消費電流は発生しない。この構成の場合、上述の同図（ｂ）に示す例と同様に、充電用のｐ型ＭＯＳ電界効果トランジスタ３５４３のゲートが信号線３４０２に接続されないので、このトランジスタが信号線３４０２の容量を増やす要因とならない。しかも、論理回路３５００が選択状態にある場合には充電が停止されるので、充電用のトランジスタ３５４３を接続したことに起因する消費電流が発生しない。
【００６４】
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態１では、ｐ型ＭＯＳ電界効果トランジスタ３５１を負荷用のトランジスタとして用い、ｎ型ＭＯＳ電界効果トランジスタ３５２を駆動用のトランジスタとして用いたが、ｎ型ＭＯＳ電界効果トランジスタを負荷用のトランジスタとし、ｐ型ＭＯＳ電界効果トランジスタのゲート電極とソース電極に二値論理信号を入力するものとして構成してもよい。
【００６５】
また、上述の実施の形態１では、二つの二値論理信号を入力するものとして論理回路３５０を構成したが、これに限定されることなく、駆動用のｎ型ＭＯＳ電界効果トランジスタ３５２を複数設け、さらに多くの二値論理信号を入力するものとしてもよい。駆動用のトランジスタとしてｐ型ＭＯＳ電界効果トランジスタを採用した場合も同様である。
【００６６】
さらに、上述の実施の形態１では、信号線３２０を介して入力される信号を負論理として入力する論理積ゲート（ＡＮＤゲート）として論理回路３５０を構成したが、これに限定されることなく、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲート電極とソース電極とで信号を入力する構成であれば、どのような論理演算を行うものとしてもよい。また、非選択状態にあるＭＯＳ電界効果トランジスタ３５２のソースの電位とドレインの電位とを略等しくしたが、これに限定されることなく、サブスレッショルド電流が許容される範囲で、これらの間に電位が生じるものとしてもよい。
【００６７】
さらにまた、上述の実施の形態２では、ｎ型ＭＯＳ電界効果トランジスタ３１２Ａおよびｐ型ＭＯＳ電界効果トランジスタ１０１Ａのゲート閾値電圧を高くするものとしたが、これに限定されることなく、例えば、ｐ型ＭＯＳ電界効果トランジスタ３１１Ａおよびｎ型ＭＯＳ電界効果トランジスタ１０２Ａのゲート閾値電圧を低くしてもよい。
【００６８】
さらにまた、上述の実施の形態４では、ソースフォロアとして機能するｎ型ＭＯＳ電界効果トランジスタ３１１Ｂを採用したが、これに限定されることなく、ｎ型ＭＯＳ電界効果トランジスタ３１１Ｂに代えて、例えば、ソース電極を電源に接続し、ゲート電極とドレイン電極をｎ型ＭＯＳ電界効果トランジスタ３１２Ｂのドレイン電極に接続したｐ型ＭＯＳ電界効果トランジスタや、ドレイン電極とゲート電極を電源に接続し、ソース電極をｎ型ＭＯＳ電界効果トランジスタ３１２Ｂのドレイン電極に接続したｎ型ＭＯＳ電界効果トランジスタを使用してもよい。
【００６９】
さらにまた、上述の実施の形態５では、スタンバイ時に、ｎ型ＭＯＳ電界効果トランジスタ３５２のゲート電極とソース電極とドレイン電極とに電源電圧ＶＤＤを印加し、これらの間の電位差をゼロとするものとしたが、これに限定されることなく、このｎ型ＭＯＳ電界効果トランジスタ３５２のサブスレッショルド電流が有効に抑制される限度において、ドレイン電極とソース電極との間の電位差を電源電圧ＶＤＤ以下にすればよい。
【００７０】
さらにまた、上述の実施の形態では、例えば論理回路３５０，３５００を構成するｐ型ＭＯＳ電解効果トランジスタ３５１やｎ型ＭＯＳ電界効果トランジスタ３５１０を常時オン状態として使用するものとしたが、これに限定されることなく、単なる抵抗素子であってもよく、また、ゲートに信号を与えて、オン・オフ動作するように構成してもよく、ｎ型ＭＯＳ電界効果トランジスタ３５２，３５２１のドレインをＨレベルにチャージする機能を有するものであれば、どのような素子を用いてもよい。
【００７１】
さらにまた、上述の実施の形態では、例えばｎ型ＭＯＳ電界効果トランジスタ３５２，３５２１のソースとゲートに信号を入力するように論理回路３５０構成したが、これに限定されることなく、ｐ型ＭＯＳ電界効果トランジスタ３５１とｎ型ＭＯＳ電界効果トランジスタ３５２との各導電型（ｐ型とｎ型）を入れ替えて論理回路３５０を構成し、ｐ型ＭＯＳ電界効果トランジスタのゲートとソースに信号を入力するようにしてもよい。
【００７２】
さらにまた、上述の実施の形態の他に、ゲートおよびソースに信号をそれぞれ入力したｎ型ＭＯＳ電界効果トランジスタとｐ型ＭＯＳ電界効果トランジスタとを組み合わせて論理回路を構成してもよく、ＭＯＳ電界効果トランジスタの導電型を問わず、ゲートおよびソースに信号を入力したＭＯＳ電界効果トランジスタをどのように組み合わせて使用してもよい。
さらにまた、上述の実施の形態１ないし６を任意に組み合わせることも可能である。
【００７３】
【発明の効果】
以上述べたように、この発明によれば、外部から入力される二値論理信号の組み合わせをゲート電極とソース電極とで受けるＭＯＳ電界効果トランジスタのゲート閾値電圧を、このトランジスタのゲートを駆動するドライブ回路を構成するトランジスタのゲート閾値よりも小さいゲート閾値電圧に設定したので、デコーダなどのように、一つのドライブ回路が複数の論理回路を駆動する回路系において、電源電圧の低下に伴ってトランジスタのゲート閾値電圧を低下させたとしても、ゲート遅延時間やスタンバイ電流を有効に改善することができる。
【００７４】
また、前記ＭＯＳ電界効果トランジスタのソース電極とゲート電極との電位差をゲート閾値電圧以下としたので、前記電界効果トランジスタをカットオフとすることができ、このトランジスタのゲート容量を低減させることが可能となる。さらに、前記ＭＯＳ電界効果トランジスタのドレイン電極とソース電極との電位差を電源電圧以下としたので、前記ＭＯＳ電界効果トランジスタのサブスレッショルド電流を抑制することができ、スタンバイ電流を有効に抑えることが可能となる。さらにまた、論理回路の出力段インバータを構成するｐ型ＭＯＳ電界効果トランジスタのゲート閾値電圧を高く設定したので、この論理回路でのリーク電流を有効に抑制することができ、スタンバイ時の消費電流を効果的に低減することができる。さらにまた、ドライブ回路から前記ＭＯＳ電界効果トランジスタのソースに与えられる信号の振幅を制限したので、この信号の伝搬速度を改善することができ、高速化することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかる半導体集積回路の構成を示す回路図である。
【図２】この発明の実施の形態１にかかる半導体集積回路の動作を説明するための特性図である。
【図３】この発明の実施の形態２にかかる半導体集積回路の構成を示す回路図である。
【図４】この発明の実施の形態３にかかる半導体集積回路の構成を示す回路図である。
【図５】この発明の実施の形態４にかかる半導体集積回路の構成を示す回路図である。
【図６】この発明の実施の形態５にかかる半導体集積回路の構成例を示す回路図である。
【図７】この発明の実施の形態６にかかる半導体集積回路の構成を示す回路図である。
【図８】この発明の実施の形態６にかかる半導体集積回路が備える論理回路の構成例を示す回路図である。
【図９】従来技術にかかるインバータ列の構成例を示す回路図である。
【図１０】従来技術にかかる半導体集積回路のデコーダの構成を示す回路図である。
【符号の説明】
１００，１００Ａ：ドライブ回路
１００１，１００２，３１０：ドライブ回路
３１０Ａ，３１０Ｂ：ドライブ回路
１０１，１０１Ａ，３５１：ｐ型ＭＯＳ電界効果トランジスタ
３１１Ａ，３１１Ｂ，３５３Ｐ：ｐ型ＭＯＳ電界効果トランジスタ
１０２，１０２Ａ，３５２：ｎ型ＭＯＳ電界効果トランジスタ
３５２１，３５２２：ｎ型ＭＯＳ電界効果トランジスタ
３１２Ａ，３１２Ｂ，３５３Ｎ：ｎ型ＭＯＳ電界効果トランジスタ
１００Ｃ，３１０Ｃ：否定的論理積ゲート
３５０，３５０Ａ，３５００：論理回路
３５３：インバータ
ＮＤ：出力ノード
ＮＥ：接続ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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