(57)【特許請求の範囲】
【請求項１】
第１電源ラインによって供給される第１電源電位と第２電源ラインによって供給される第２電源電位（第１電源電位＜第２電源電位）との間で振動する差動入力信号の一方を入力して、該差動入力信号の一方と第１基準電位との高い方に依存する第１制御信号を生成し、且つ、前記差動入力信号の一方と第２基準電位との低い方に依存する第２制御信号を生成する第１クランプ回路と、
前記差動入力信号の他方を入力して、該差動入力信号の他方と前記第１基準電位との高い方に依存する第３制御信号を生成し、且つ、前記差動入力信号の他方と前記第２基準電位との低い方に依存する第４制御信号を生成する第２クランプ回路と、
前記第２制御信号を制御端子から入力し且つ第１主電極が第１定電流源を介して前記第１電源ラインに接続された第１入力トランジスタと前記第４制御信号を制御端子から入力し且つ第１主電極が前記第１定電流源を介して前記第１電源ラインに接続された第２入力トランジスタとを有する第１入力部と、前記第１制御信号を制御端子から入力し且つ第１主電極が第２定電流源を介して前記第２電源ラインに接続された第３入力トランジスタと前記第３制御信号を制御端子から入力し且つ第１主電極が前記第２定電流源を介して前記第２電源ラインに接続された第４入力トランジスタとを有する第２入力部と、第３電源ラインによって供給される第３電源電位（第１電源電位＜第３電源電位＜第２電源電位）を制御端子から入力し且つ差動出力信号の一方を第１主電極から出力する第１出力トランジスタと、前記第３電源電位を制御端子から入力し且つ差動出力信号の他方を第１主電極から出力する第２出力トランジスタと、前記第２電源ラインから取り込んだ電流を前記第１出力トランジスタおよび前記第２入力トランジスタの第２主電極に供給する第３定電流源と、前記第２電源ラインから取り込んだ電流を前記第２出力トランジスタおよび前記第１入力トランジスタの第２主電極に供給する第４定電流源と、前記第４入力トランジスタおよび前記第１出力トランジスタの第２主電極から取り込んだ電流を前記第１電源ラインに放出する第５定電流源と、前記第３入力トランジスタおよび前記第２出力トランジスタの第２主電極から取り込んだ電流を前記第１電源ラインに放出する第６定電流源とを有する折返しカスコード増幅回路と、
制御電極・第１主電極間電圧および制御電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるような制御電位を、前記第１〜第６定電流源を構成するトランジスタに供給するバイアス回路と、
を備えることを特徴とする差動入力回路。
【請求項２】
前記折返しカスコード増幅回路が、
前記第１入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第１入力トランジスタと前記第４定電流源との間に設けられた１または複数の第１保護トランジスタと、
前記第２入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第２入力トランジスタと前記第３定電流源との間に設けられた１または複数の第２保護トランジスタと、
前記第３入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第３入力トランジスタと前記第６定電流源との間に設けられた１または複数の第３保護トランジスタと、
前記第４入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第４入力トランジスタと前記第５定電流源との間に設けられた１または複数の第４保護トランジスタと、
前記第１出力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、前記第３、第５定電流源と前記第１出力トランジスタとの間に設けられた第５、第６保護トランジスタと、
前記第２出力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、前記第４、第６定電流源と前記第１出力トランジスタとの間に設けられた第７、第８保護トランジスタと、
を備えることを特徴とする請求項１に記載の差動入力回路。
【請求項３】
前記バイアス回路が、制御電極・第１主電極間電圧および制御電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるような制御電位を、前記第１〜第８保護トランジスタの一部または全部に供給することを特徴とする請求項２に記載の差動入力回路。
【請求項４】
前記第２基準電位が前記第１基準電位よりも高いことを特徴とする請求項１に記載の差動入力回路。
【請求項５】
前記第１〜第４保護トランジスタが、それぞれ、ダイオード接続されたトランジスタを含むことを特徴とする請求項２に記載の差動入力回路。
【請求項６】
前記第１クランプ回路、前記第２クランプ回路、前記折返しカスコード増幅回路および前記バイアス回路が完全空乏型ＳＯＩ基板に形成されたことを特徴とする請求項１〜５のいずれかに記載の差動入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、折返しカスコード増幅器を用いた差動入力回路に関する。この発明に係る差動入力回路は、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）インタフェースに使用される。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化が進むにつれて、ゲート酸化膜の耐圧が低下している。このため、集積度の高い集積回路ほど、低電圧の電源が使用される。一般に、０．３５μｍ程度の微細プロセスで作製された集積回路には、３．３ボルト程度の電源電圧が使用される。また、０．１８μｍ程度の微細プロセスで作製された集積回路には、１．８ボルト程度の電源電圧が使用される。電源電圧が３．３ボルトの場合、この集積回路の信号レベルは、０ボルトと３．３ボルトとの間で振幅する。同様に、電源電圧が１．８ボルトの場合、この集積回路の信号レベルは、０ボルトと１．８ボルトとの間で振幅する。したがって、集積度の異なる集積回路を相互接続する際には、信号レベルを変換するインタフェース回路が必要になる。
【０００３】
通常、信号の最大電位を高電位から低電位に変換するインタフェース回路は、高い方の電位と一致する電圧を電源電圧として使用する。例えば、最大信号電位を３．３ボルトから１．８ボルトに変換するインタフェース回路は、３．３ボルトの電源を使用する必要がある。したがって、かかるインタフェース回路では、ゲート酸化膜の耐圧が３．３ボルトのトランジスタを使用する必要があった。
【０００４】
また、従来より、差動増幅回路として、折返しカスコード増幅回路を用いた回路が知られている。折返しカスコード増幅回路としては、例えば、下記特許文献１によって開示された回路が知られている。この折返しカスコード増幅回路によれば、波形の歪みが小さく且つ高周波動作の差動増幅回路を提供することができる。
【０００５】
【特許文献１】
特許第２５９７６９０号公報（第２〜第５頁、第１図）
【０００６】
【発明が解決しようとする課題】
上述のように、従来の技術では、集積回路チップの集積度を高くするためには低耐圧トランジスタを使用する必要があり、さらに、この集積回路チップを高電圧電源が使用されるチップに接続するためには高耐圧トランジスタで差動入力回路を構成する必要があった。すなわち、従来は、集積度の高い集積回路チップを作製する場合でも、差動入力回路だけは高耐圧のトランジスタで構成する必要があった。したがって、従来のこの種の差動入力回路を有する集積回路は、ゲート酸化膜の膜厚が二種類になり、このため製造プロセスが複雑になるという欠点を有していた。それゆえ、製造プロセスを簡単化するためには、低耐圧トランジスタのみで構成され且つ高電源電圧で動作する差動入力回路が必要になる。
【０００７】
上記特許文献１で開示された折返しカスコード増幅器は、低耐圧トランジスタを高電源電圧で動作させることについて、考慮されていない。ゲート酸化膜に推奨電圧範囲よりも高い電圧が印加される場合、トランジスタの経年変化が加速され、集積回路の信頼性が低下するおそれがある。
【０００８】
以上のような理由から、低耐圧トランジスタのみで構成され、高電源電圧を使用しても信頼性が損なわれない差動入力回路が嘱望されていた。
【０００９】
【課題を解決するための手段】
（１）この発明に係る差動入力回路は、第１電源ラインによって供給される第１電源電位と第２電源ラインによって供給される第２電源電位（第１電源電位＜第２電源電位）との間で振動する差動入力信号の一方を入力して、該差動入力信号の一方と第１基準電位との高い方に依存する第１制御信号を生成し、且つ、前記差動入力信号の一方と第２基準電位との低い方に依存する第２制御信号を生成する第１クランプ回路と、前記差動入力信号の他方を入力して、該差動入力信号の他方と前記第１基準電位との高い方に依存する第３制御信号を生成し、且つ、前記差動入力信号の他方と前記第２基準電位との低い方に依存する第４制御信号を生成する第２クランプ回路と、第３電源ラインによって供給される第３電源電位（第１電源電位＜第３電源電位＜第２電源電位）を制御端子から入力し且つ差動出力信号の一方を第１主電極から出力する第１出力トランジスタと、前記第３電源電位を制御端子から入力し且つ差動出力信号の他方を第１主電極から出力する第２出力トランジスタと、前記第２制御信号を制御端子から入力し且つ第１主電極が第１定電流源を介して前記第１電源ラインに接続された第１入力トランジスタと、前記第４制御信号を制御端子から入力し且つ第１主電極が前記第１定電流源を介して前記第１電源ラインに接続された第２入力トランジスタとを有する第１入力部と、前記第１制御信号を制御端子から入力し且つ第１主電極が第２定電流源を介して前記第２電源ラインに接続された第３入力トランジスタと、前記第３制御信号を制御端子から入力し且つ第１主電極が前記第２定電流源を介して前記第２電源ラインに接続された第４入力トランジスタとを有する第２入力部と、前記第２電源ラインから取り込んだ電流を前記第１出力トランジスタおよび前記第２入力トランジスタの第２主電極に供給する第３定電流源と、前記第２電源ラインから取り込んだ電流を前記第２出力トランジスタおよび前記第１入力トランジスタの第２主電極に供給する第４定電流源と、前記第４入力トランジスタおよび前記第１出力トランジスタの第２主電極から取り込んだ電流を前記第１電源ラインに放出する第５定電流源と、前記第３入力トランジスタおよび前記第２出力トランジスタの第２主電極から取り込んだ電流を前記第１電源ラインに放出する第６定電流源とを有する折返しカスコード増幅回路と、制御電極・第１主電極間電圧および制御電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるような制御電位を、前記第１〜第６定電流源を構成するトランジスタに供給するバイアス回路とを備える。
【００１０】
第１、第２クランプ回路を用いることにより、第１〜第４入力トランジスタの制御電極・第１主電極間電圧および制御電極・第２主電極間電圧を前記第１、第３電源電位の電位差よりも小さくすることができる。加えて、バイアス回路を用いることにより、第１〜第６定電流源を構成するトランジスタの制御電極・第１主電極間電圧および制御電極・第２主電極間電圧を前記第１、第３電源電位の電位差よりも小さくすることができる。
【００１１】
（２）この発明では、前記第１入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第１入力トランジスタと前記第４定電流源との間に設けられた１または複数の第１保護トランジスタと、前記第２入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第２入力トランジスタと前記第３定電流源との間に設けられた１または複数の第２保護トランジスタと、前記第３入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第３入力トランジスタと前記第６定電流源との間に設けられた１または複数の第３保護トランジスタと、前記第４入力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、該第４入力トランジスタと前記第５定電流源との間に設けられた１または複数の第４保護トランジスタと、前記第１出力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、前記第３、第５定電流源と前記第１出力トランジスタとの間に設けられた第５、第６保護トランジスタと、前記第２出力トランジスタの第１主電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるように、前記第４、第６定電流源と前記第１出力トランジスタとの間に設けられた第７、第８保護トランジスタとを備えることが望ましい。
【００１２】
これにより、折返しカスコード増幅回路を構成する各トランジスタの第１主電極・第２主電極間電圧を、低く抑えることができる。
【００１３】
（３）上記（２）の差動入力回路においては、前記バイアス回路が、制御電極・第１主電極間電圧および制御電極・第２主電極間電圧が前記第１、第３電源電位の電位差よりも小さくなるような制御電位を、前記第１〜第８保護トランジスタの一部または全部に供給することを特徴とすることが望ましい。
【００１４】
これにより、第１〜第８保護トランジスタの信頼性を高めることができる。
【００１５】
（４）この発明においては、第２基準電位が第１基準電位よりも高いことが望ましい。
【００１６】
これにより、第１、第２制御信号が同時切り換わることおよび第３、第４制御信号が同時に切り換わることを防止できるので、折返しカスコード増幅回路の動作を安定化することができる。
【００１７】
（５）上記（２）の差動入力回路においては、第１〜第４保護トランジスタが、それぞれ、ダイオード接続されたトランジスタを含むことが望ましい。
【００１８】
このような構成によっても、折返しカスコード増幅回路を構成する各トランジスタの第１主電極・第２主電極間電圧を、低く抑えることが可能である。
【００１９】
（６）この発明においては、第１クランプ回路、第２クランプ回路、折返しカスコード増幅回路およびバイアス回路が完全空乏型ＳＯＩ基板に形成されることが望ましい。
【００２０】
完全空乏型ＳＯＩ基板を用いることにより、拡散領域・基板間の耐圧を考慮する必要が無くなり、差動入力回路の高速動作が可能になり、且つ、基板の伊豆やセル号リーク電流の低減を図ることができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２２】
第１の実施の形態
以下、この発明の第１の実施の形態に係る差動入力回路について、図１〜図４を用いて説明する。
【００２３】
図１は、この実施の形態に係る差動入力回路の全体構成を概略的に示すブロック図である。
【００２４】
図１に示したように、差動入力回路１００は、第１クランプ回路１１０と、第２クランプ回路１２０と、バイアス回路１３０と、折返しカスコード増幅回路１４０とを備えている。
【００２５】
第１クランプ回路１１０は、外部から信号ＩＮ＋  を入力するとともに、バイアス回路１３０からバイアス電位ＢＩＡＳ２（この発明の第１基準電位）およびバイアス電位ＢＩＡＳ３（この発明の第２基準電位）を入力する。信号ＩＮ＋  は、グランドレベル（例えば零ボルト）と高電圧ＶＤＤ  （例えば３．３ボルト）との間で、振幅する。クランプ回路１１０における入力信号と出力信号との関係を、表１に示す。クランプ回路１１０は、電圧ＩＮ＋，ＢＩＡＳ２のうち高い方にほぼ一致する電圧を、出力信号ＩＮＨ＋として出力する。さらに、クランプ回路１１０は、ＩＮ＋，ＢＩＡＳ３のうち低い方にほぼ一致する電圧を、出力信号ＩＮＬ＋として出力する。信号ＩＮＨ＋，ＩＮＬ＋は、折返しカスコード増幅回路１４０に送られる。
【００２６】
【表１】
0003549521.tif 000002
【００２７】
第２クランプ回路１２０は、外部から信号ＩＮ−  を入力するとともに、バイアス回路１３０からバイアス電位ＢＩＡＳ２，ＢＩＡＳ３を入力する。信号ＩＮ−  は、グランドレベルと高電圧ＶＤＤ  との間で、振幅する。クランプ回路１２０における入力信号と出力信号との関係を、表２に示す。クランプ回路１２０は、ＩＮ−，ＢＩＡＳ２のうち高い方にほぼ等しい電圧を、出力信号ＩＮＨ−として出力する。さらに、クランプ回路１２０は、ＩＮ−，ＢＩＡＳ３のうち低い方にほぼ等しい電圧を、出力信号ＩＮＬ−として出力する。信号ＩＮＨ−，ＩＮＬ−は、折返しカスコード増幅回路１４０に送られる。
【００２８】
【表２】
0003549521.tif 000003
【００２９】
バイアス回路１３０は、高電圧電源ＶＤＤ  を用いて、バイアス電位ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３，ＢＩＡＳ４（０＜ＢＩＡＳ１＜ＢＩＡＳ２＜ＢＩＡＳ３＜ＢＩＡＳ４＜ＶＤＤ  ）を生成する。バイアス電位ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３，ＢＩＡＳ４は、折返しカスコード増幅回路１４０に供給される。加えて、バイアス電位ＢＩＡＳ２，ＢＩＡＳ３は、クランプ回路１１０，１２０にも供給される。
【００３０】
折返しカスコード増幅回路１４０は、信号ＩＮＨ＋，ＩＮＬ＋をクランプ回路１１０から入力し、信号ＩＮＨ−，ＩＮＬ−をクランプ回路１２０から入力し、且つ、バイアス電位ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３，ＢＩＡＳ４をバイアス回路１３０から入力する。後述するように、折返しカスコード増幅回路１４０は、信号ＩＮＨ＋，ＩＮＬ＋，ＩＮＨ−，ＩＮＬ−およびバイアス電位ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３，ＢＩＡＳ４を用いて、差動出力信号ＯＵＴ＋，ＯＵＴ−を生成する。電源差動出力信号ＯＵＴ＋，ＯＵＴ−は、グランドレベルと低電圧ＶＣＣ  と間で、振動する。
【００３１】
次に、各回路１１０〜１４０の内部構成の一例を説明する。
【００３２】
図２（Ａ）は、第１クランプ回路１１０の内部構成例を示す回路図である。図２（Ａ）に示したように、クランプ回路１１０は、ｎＭＯＳトランジスタ２０１，２０２と、ｐＭＯＳトランジスタ２０３，２０４とを備えている。ｎＭＯＳトランジスタ２０１は、ドレインで信号入力端子ＩＮ＋  に接続され、ソースで信号出力端子ＩＮＬ＋に接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ３  に接続されている。ｎＭＯＳトランジスタ２０２は、ドレインでバイアス入力端子ＢＩＡＳ３  に接続され、ソースで信号出力端子ＩＮＬ＋に接続され、且つ、ゲートで信号入力端子ＩＮ＋  に接続されている。ｐＭＯＳトランジスタ２０３は、ソースで信号入力端子ＩＮ＋  に接続され、ドレインで信号出力端子ＩＮＨ＋に接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ２  に接続されている。ｐＭＯＳトランジスタ２０４は、ソースでバイアス入力端子ＢＩＡＳ２  に接続され、ドレインで信号出力端子ＩＮＨ＋に接続され、且つ、ゲートで信号入力端子ＩＮ＋  に接続されている。この実施の形態では、差動入力回路１００を、バルクＣＭＯＳ構造を用いて構成した。このため、図２（Ａ）に示されたように、ｎＭＯＳトランジスタ２０１，２０２のサブストレートはグランドラインに接続され、且つ、ｐＭＯＳトランジスタ２０３，２０４のサブストレート（ｎウェル領域）は高電圧電源ラインＶＤＤ  に接続されている。
【００３３】
図２（Ｂ）は、クランプ回路１２０の内部構成例を示す回路図である。図２（Ｂ）に示したように、クランプ回路１２０の構成は、クランプ回路１１０と同様である。クランプ回路１２０は、ｎＭＯＳトランジスタ２１１，２１２と、ｐＭＯＳトランジスタ２１３，２１４とを備えている。ｎＭＯＳトランジスタ２１１は、ドレインで信号入力端子ＩＮ−  に接続され、ソースで信号出力端子ＩＮＬ−に接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ３  に接続されている。ｎＭＯＳトランジスタ２１２は、ドレインでバイアス入力端子ＢＩＡＳ３  に接続され、ソースで信号出力端子ＩＮＬ−に接続され、且つ、ゲートで信号入力端子ＩＮ−  に接続されている。ｐＭＯＳトランジスタ２１３は、ソースで信号入力端子ＩＮ−  に接続され、ドレインで信号出力端子ＩＮＨ−に接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ２  に接続されている。ｐＭＯＳトランジスタ２１４は、ソースでバイアス入力端子ＢＩＡＳ２  に接続され、ドレインで信号出力端子ＩＮＨ−に接続され、且つ、ゲートで信号入力端子ＩＮ−  に接続されている。図２（Ｂ）に示されたように、ｎＭＯＳトランジスタ２１１，２１２のサブストレートはグランドラインに接続され、且つ、ｐＭＯＳトランジスタ２１３，２１４のサブストレート（ｎウェル領域）は高電圧電源ラインＶＤＤ  に接続されている。
【００３４】
図３は、バイアス回路１３０の内部構成例を示す回路図である。図３に示したように、バイアス回路１３０は、ｐＭＯＳトランジスタ３０１〜３０４およびｎＭＯＳトランジスタ３０５〜３１０を備えている。
【００３５】
ｐＭＯＳトランジスタ３０１，３０２は、カレントミラー回路を構成している。ｐＭＯＳトランジスタ３０１は、ソースで高電圧電源ラインＶＤＤ  （３．３ボルト）に接続され、且つ、ゲートでｐＭＯＳトランジスタ３０２のドレインに接続されている。ｐＭＯＳトランジスタ３０２は、ソースで高電圧電源ラインＶＤＤ  に接続され、且つ、ゲートおよびドレインでバイアス出力端子ＢＩＡＳ４  に接続されている。
【００３６】
ｐＭＯＳトランジスタ３０３，３０４は、カレントミラー回路を構成している。ｐＭＯＳトランジスタ３０３は、ソースでｐＭＯＳトランジスタ３０１のドレインに接続され、ゲートでｐＭＯＳトランジスタ３０４のドレインに接続されている。ｐＭＯＳトランジスタ３０４は、ソースでｐＭＯＳトランジスタ３０２のドレインに接続され、ゲートおよびドレインでバイアス出力端子ＢＩＡＳ３  に接続されている。
【００３７】
ｎＭＯＳトランジスタ３０５，３０６は、カレントミラー回路を構成している。ｎＭＯＳトランジスタ３０５は、ドレインおよびゲートでｐＭＯＳトランジスタ３０３のドレインに接続されている。ｎＭＯＳトランジスタ３０６は、ドレインでｐＭＯＳトランジスタ３０４のドレインに接続され、ソースでバイアス出力端子ＢＩＡＳ２  に接続され、ゲートでｐＭＯＳトランジスタ３０５のゲートに接続されている。
【００３８】
ｎＭＯＳトランジスタ３０７，３０８は、カレントミラー回路を構成している。ｎＭＯＳトランジスタ３０７は、ドレインおよびゲートでｎＭＯＳトランジスタ３０５のソースに接続されている。ｎＭＯＳトランジスタ３０８は、ドレインでｎＭＯＳトランジスタ３０６のソースに接続され、ソースでバイアス出力端子ＢＩＡＳ１  に接続され、ゲートでｎＭＯＳトランジスタ３０７のゲートに接続されている。
【００３９】
ｎＭＯＳトランジスタ３０９，３１０は、カレントミラー回路を構成している。ｎＭＯＳトランジスタ３０９は、ドレインおよびゲートでｎＭＯＳトランジスタ３０７のソースに接続され、ソースでグランドラインに接続されている。ｎＭＯＳトランジスタ３１０は、ドレインでｎＭＯＳトランジスタ３０８のソースに接続され、ソースでグランドラインに接続され、ゲートでｎＭＯＳトランジスタ３０９のゲートに接続されている。
【００４０】
この実施の形態では、バイアス回路１３０を、バルクＣＭＯＳ構造を用いて構成した。このため、図３に示したように、ｎＭＯＳトランジスタ３０１〜３０４のサブストレートはグランドラインに接続され、且つ、ｐＭＯＳトランジスタ３０５〜３１０のサブストレート（ｎウェル領域）は高電圧電源ラインＶＤＤ  に接続される。
【００４１】
図４は、折返しカスコード増幅回路１４０の内部構成例を示す回路図である。図４に示したように、折返しカスコード増幅回路１４０は、第１入力部４１０と、第２入力部４２０と、折返しカスコード増幅部４３０とを備えている。
【００４２】
第１入力部４１０は、ｐＭＯＳトランジスタ４１１，４１２と、ｎＭＯＳトランジスタ４１３〜４１７を備えている。ここで、ＭＯＳトランジスタ４１１，４１３はこの発明の第１保護トランジスタ、ＭＯＳトランジスタ４１２，４１４はこの発明の第２保護トランジスタ、ｎＭＯＳトランジスタ４１５はこの発明の第１入力トランジスタ、ｎＭＯＳトランジスタ４１６はこの発明の第２入力トランジスタ、ｎＭＯＳトランジスタ４１７はこの発明の第１定電流源に相当する。ｐＭＯＳトランジスタ４１１，４１２は、ゲートでバイアス入力端子ＢＩＡＳ２  に接続されている。ｎＭＯＳトランジスタ４１３は、ドレインでｐＭＯＳトランジスタ４１１のドレインに接続され、且つ、ゲートで低電圧電源ラインＶＣＣ  に接続されている。ｎＭＯＳトランジスタ４１４は、ドレインでｐＭＯＳトランジスタ４１２のドレインに接続され、且つ、ゲートで低電圧電源ラインＶＣＣ  に接続されている。ｎＭＯＳトランジスタ４１５は、ドレインでｎＭＯＳトランジスタ４１３のソースに接続され、且つ、ゲートで信号入力端子ＩＮＬ＋に接続されている。ｎＭＯＳトランジスタ４１６は、ドレインでｎＭＯＳトランジスタ４１４のソースに接続され、且つ、ゲートで信号入力端子ＩＮＬ−に接続されている。ｎＭＯＳトランジスタ４１７は、ドレインでｎＭＯＳトランジスタ４１５，４１６のソースに接続され、ソースでグランドラインに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ１  に接続されている。
【００４３】
第２入力部４２０は、ｐＭＯＳトランジスタ４２１〜４２５と、ｎＭＯＳトランジスタ４２６〜４２７を備えている。ここで、ｐＭＯＳトランジスタ４２１はこの発明の第２定電流源、ｐＭＯＳトランジスタ４２２はこの発明の第３入力トランジスタ、ｐＭＯＳトランジスタ４２３はこの発明の第４入力トランジスタ、ＭＯＳトランジスタ４２４，４２６はこの発明の第３保護トランジスタ、ＭＯＳトランジスタ４２５，４２７はこの発明の第４保護トランジスタに相当する。ｐＭＯＳトランジスタ４２１は、ソースで高電圧電源ラインＶＤＤ  に接続され、ゲートでバイアス入力端子ＢＩＡＳ４  に接続されている。ｐＭＯＳトランジスタ４２２は、ソースでｐＭＯＳトランジスタ４２１のドレインに接続され、且つ、ゲートで信号入力端子ＩＮＨ＋に接続されている。ｐＭＯＳトランジスタ４２３は、ソースでｐＭＯＳトランジスタ４２１のドレインに接続され、且つ、ゲートで信号入力端子ＩＮＨ−に接続されている。ｐＭＯＳトランジスタ４２４は、ソースでｐＭＯＳトランジスタ４２２のドレインに接続され、且つ、ゲートで低電圧電源ラインＶＣＣ  に接続されている。ｐＭＯＳトランジスタ４２５は、ソースでｐＭＯＳトランジスタ４２３のドレインに接続され、且つ、ゲートで低電圧電源ラインＶＣＣ  に接続されている。ｎＭＯＳトランジスタ４２６は、ドレインでｐＭＯＳトランジスタ４２４のドレインに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ３  に接続されている。ｎＭＯＳトランジスタ４２７は、ドレインでｐＭＯＳトランジスタ４２５のドレインに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ３  に接続されている。
【００４４】
折返しカスコード増幅部４３０は、ｐＭＯＳトランジスタ４３１〜４３４と、ｎＭＯＳトランジスタ４３５〜４４０とを備えている。ここで、ｎＭＯＳトランジスタ４３５はこの発明の第１出力トランジスタ、ｎＭＯＳトランジスタ４３６はこの発明の第２出力トランジスタ、ＭＯＳトランジスタ４３１，４３２，４３９，４４０は、それぞれ第３〜第６定電流源、ＭＯＳトランジスタ４３３，４３７，４３４，４３８はこの発明の第５〜第８保護トランジスタに相当する。ｐＭＯＳトランジスタ４３１は、ソースで高電圧電源ラインＶＤＤ  に接続され、ドレインでｐＭＯＳトランジスタ４１２のソースに接続され、ゲートでバイアス入力端子ＢＩＡＳ４  に接続されている。ｐＭＯＳトランジスタ４３２は、ソースで高電圧電源ラインＶＤＤ  に接続され、ドレインでｐＭＯＳトランジスタ４１１のソースに接続され、ゲートでバイアス入力端子ＢＩＡＳ４  に接続されている。ｐＭＯＳトランジスタ４３３は、ソースでｐＭＯＳトランジスタ４３１のドレインに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ３  に接続されている。ｐＭＯＳトランジスタ４３４は、ソースでｐＭＯＳトランジスタ４３２のドレインに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ３  に接続されている。ｎＭＯＳトランジスタ４３５は、ドレインでｐＭＯＳトランジスタ４３３のドレインに接続され、ソースで信号出力端子ＯＵＴ＋に接続され、且つ、ゲートで低電圧電源ラインＶＣＣ  に接続されている。ｎＭＯＳトランジスタ４３６は、ドレインでｐＭＯＳトランジスタ４３４のドレインに接続され、ソースで信号出力端子ＯＵＴ−に接続され、且つ、ゲートで低電圧電源ラインＶＣＣ  に接続されている。ｎＭＯＳトランジスタ４３７は、ドレインでｎＭＯＳトランジスタ４３５のソースに接続され、ソースでｎＭＯＳトランジスタ４２７のソースに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ２  に接続されている。ｎＭＯＳトランジスタ４３８は、ドレインでｎＭＯＳトランジスタ４３６のソースに接続され、ソースでｎＭＯＳトランジスタ４２６のソースに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ２  に接続されている。ｎＭＯＳトランジスタ４３９は、ドレインでｎＭＯＳトランジスタ４３７のソースに接続され、ソースでグランドラインに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ１  に接続されている。ｎＭＯＳトランジスタ４４０は、ドレインでｎＭＯＳトランジスタ４３８のソースに接続され、ソースでグランドラインに接続され、且つ、ゲートでバイアス入力端子ＢＩＡＳ１  に接続されている。
【００４５】
図４に示したように、ｎＭＯＳトランジスタ４１３〜４１７，４２６〜４２７，４３５〜４４０のサブストレートはグランドラインに接続され、且つ、ｐＭＯＳトランジスタ４１１〜４１２，４２１〜４２５，４３１〜４３４のサブストレート（ｎウェル領域）は高電圧電源ラインＶＤＤ  に接続される。
【００４６】
図２〜図４の回路において、各トランジスタのゲート絶縁膜は、耐圧が低電圧ＶＣＣ  以上となるように構成すればよく、耐圧が高電圧ＶＤＤ  以上になるように構成する必要はない。ここで、ＶＣＣ  は、ＶＤＤ＞ＶＣＣ≧ＶＤＤ−ＶＣＣとなるように、決定される。すなわち、ＶＣＣ  は、ＶＤＤ  より小さいが、ＶＤＤ  ／２以上である。また、図２〜図４の回路において、各トランジスタの拡散領域・サブストレート間耐圧は、高電圧ＶＤＤ  よりも大きい値に設定されている。さらに、図２〜図４の回路において、各トランジスタのゲート長は、差動入力回路１００を含む集積回路の製造プロセスの最小ゲート長よりも長いゲート長に設定される。
【００４７】
次に、図１〜図４に示した差動入力回路１００の動作について説明する。
【００４８】
バイアス回路１３０は、上述のように、５段のカレントミラー回路によって構成されている（図３参照）。したがって、トランジスタ３０２，３０４，３０６，３０８，３１０には、一定の電流が流れる。そして、これらのトランジスタ３０２，３０４，３０６，３０８，３１０の電圧降下によって、電位ＢＩＡＳ１，ＢＩＡＳ２，ＢＩＡＳ３，ＢＩＡＳ４（０＜ＢＩＡＳ１＜ＢＩＡＳ２＜ＢＩＡＳ３＜ＢＩＡＳ４＜ＶＤＤ  ）が生成される。
【００４９】
クランプ回路１１０は、上述のように、信号ＩＮ＋  および電位ＢＩＡＳ２，ＢＩＡＳ３を入力する（図２（Ａ）参照）。ここで、入力信号ＩＮ＋  が電位差ＢＩＡＳ３−Ｖｔｈｎより低い場合（Ｖｔｈｎ  はｎＭＯＳトランジスタの閾値電圧）、ｎＭＯＳトランジスタ２０１はオンしており且つｎＭＯＳトランジスタ２０２はオフしている。したがって、出力信号ＩＮＬ＋の電位は、信号ＩＮ＋  の電位と同じになる。入力信号ＩＮ＋  が上昇してＢＩＡＳ３−Ｖｔｈｎ  に達すると、ｎＭＯＳトランジスタ２０１がオフする。したがって、入力信号ＩＮ＋  がＢＩＡＳ３−Ｖｔｈｎ  〜ＢＩＡＳ３＋Ｖｔｈｎ  のとき、出力信号ＩＮＬ＋の電位は、ＢＩＡＳ３−Ｖｔｈｎ  に固定される。入力信号ＩＮ＋  がＢＩＡＳ３＋Ｖｔｈｎ  に達すると、ｎＭＯＳトランジスタ２０２がオンする。このため、出力信号ＩＮＬ＋の電位は、ＢＩＡＳ３  と同電位になる。また、入力信号ＩＮ＋  がバイアス電位ＢＩＡＳ２−Ｖｔｈｐより高い場合（Ｖｔｈｐ  はｐＭＯＳトランジスタの閾値電圧）、ｐＭＯＳトランジスタ２０３はオンしており且つｐＭＯＳトランジスタ２０４はオフしている。したがって、出力信号ＩＮＨ＋の電位は、信号ＩＮ＋  の電位と同じになる。入力信号ＩＮ＋  が下降してＢＩＡＳ２−Ｖｔｈｐ  に達すると（ＢＩＡＳ２，Ｖｔｈｐ  ＜０）、ｐＭＯＳトランジスタ２０３がオフする。したがって、入力信号ＩＮ＋  がＢＩＡＳ２−Ｖｔｈｐ  〜ＢＩＡＳ２＋Ｖｔｈｐ  のとき、出力信号ＩＮＨ＋の電位は、ＢＩＡＳ２−Ｖｔｈｐ  に固定される。入力信号ＩＮ＋  がＢＩＡＳ２＋Ｖｔｈｐ  に達すると、ｐＭＯＳトランジスタ２０４がオンする。このため、出力信号ＩＮＨ＋の電位は、ＢＩＡＳ２  と同電位になる。このようにして、表１に示したような出力信号を得ることができる。
【００５０】
クランプ回路１２０は、上述のように、信号ＩＮ−  および電位ＢＩＡＳ２，ＢＩＡＳ３を入力する（図２（Ａ）参照）。ここで、入力信号ＩＮ−  がバイアス電位ＢＩＡＳ３−Ｖｔｈｎより低い場合（Ｖｔｈｎ  はｎＭＯＳトランジスタの閾値電圧）、ｎＭＯＳトランジスタ２１１はオンしており且つｎＭＯＳトランジスタ２１２はオフしている。したがって、出力信号ＩＮＬ−の電位は、信号ＩＮ−  の電位と同じになる。入力信号ＩＮ−  が上昇してＢＩＡＳ３−Ｖｔｈｎ  に達すると、ｎＭＯＳトランジスタ２１１がオフする。したがって、入力信号ＩＮ−  がＢＩＡＳ３−Ｖｔｈｎ〜ＢＩＡＳ３＋Ｖｔｈｎのとき、出力信号ＩＮＬ−の電位は、ＢＩＡＳ３−Ｖｔｈｎ  に固定される。入力信号ＩＮ−  がＢＩＡＳ３＋Ｖｔｈｎ  に達すると、ｎＭＯＳトランジスタ２１２がオンする。このため、出力信号ＩＮＬ−の電位は、ＢＩＡＳ３  と同電位になる。また、入力信号ＩＮ−  がバイアス電位ＢＩＡＳ２−Ｖｔｈｐより高い場合（Ｖｔｈｐ  はｐＭＯＳトランジスタの閾値電圧）、ｐＭＯＳトランジスタ２１３はオンしており且つｐＭＯＳトランジスタ２１４はオフしている。したがって、出力信号ＩＮＨ−の電位は、信号ＩＮ−  の電位と同じになる。入力信号ＩＮ−  が下降してＢＩＡＳ２−Ｖｔｈｐ  に達すると（ＢＩＡＳ２，Ｖｔｈｐ  ＜０）、ｎＭＯＳトランジスタ２１３がオフする。したがって、入力信号ＩＮ−  がＢＩＡＳ２−Ｖｔｈｐ〜ＢＩＡＳ２＋Ｖｔｈｐのとき、出力信号ＩＮＨ−の電位は、ＢＩＡＳ２−Ｖｔｈｐ  に固定される。入力信号ＩＮ−  がＢＩＡＳ２＋Ｖｔｈｐ  に達すると、ｎＭＯＳトランジスタ２１４がオンする。このため、出力信号ＩＮＨ−の電位は、ＢＩＡＳ２  と同電位になる。このようにして、表２に示したような出力信号を得ることができる。
【００５１】
折返しカスコード増幅回路１４０（図４参照）は、差動入力信号ＩＮ＋，ＩＮ−の値に応じた差動出力信号ＯＵＴ＋，ＯＵＴ−を生成・出力する。このときの動作について、ＢＩＡＳ２≦ＩＮ＋，ＩＮ−≦ＢＩＡＳ３の場合、ＢＩＡＳ２＜ＢＩＡＳ３≦ＩＮ＋，ＩＮ−の場合、ＩＮ＋，ＩＮ−≦ＢＩＡＳ２＜ＢＩＡＳ３の場合に分けて説明する。なお、以下の説明では、ＩＮ＋≦ＩＮ−の場合を例に採る。折返しカスコード増幅回路１４０は差動入力信号ＩＮ＋，ＩＮ−に対して対称であり、このため、ＩＮ＋＞ＩＮ−の場合の動作もＩＮ＋≦ＩＮ−の場合の動作と同様である。したがって、ＩＮ＋＞ＩＮ−の場合の動作については、説明を省略する。
【００５２】
まず、ＢＩＡＳ２≦ＩＮ＋，ＩＮ−≦ＢＩＡＳ３の場合を説明する。この場合、ＩＮ＋≦ＩＮ−であれば、信号ＩＮＨ＋，ＩＮＬ＋の電位はＩＮ＋  の電位と同じになり且つ信号ＩＮＨ−，ＩＮＬ−の電位はＩＮ−  の電位とほぼ同じになる（表１、表２参照）。したがって、信号ＩＮ＋  の電位が下降し且つ信号ＩＮ−  が上昇するとき、信号ＩＮＨ＋，ＩＮＬ＋の電位は下降し且つ信号ＩＮＨ−，ＩＮＬ−の電位は上昇する。これらの信号ＩＮＨ＋，ＩＮＬ＋，ＩＮＨ−，ＩＮＬ−は、折返しカスコード増幅回路１４０に入力される。
【００５３】
信号ＩＮＬ＋の電位が下降すると、ｎＭＯＳトランジスタ４１５のドレイン電流が減少し、したがって、ｐＭＯＳトランジスタ４３４のドレイン電流が増加する。また、信号ＩＮＬ−の電位が上昇すると、ｎＭＯＳトランジスタ４１６のドレイン電流が増加し、したがって、ｐＭＯＳトランジスタ４３３のドレイン電流が減少する。さらに、信号ＩＮＨ＋の電位が下降すると、ｐＭＯＳトランジスタ４２２のドレイン電流が増加し、したがって、ｎＭＯＳトランジスタ４３８のドレイン電流が減少する。加えて、信号ＩＮＨ−の電位が上昇すると、ｐＭＯＳトランジスタ４２３のドレイン電流が減少し、したがって、ｎＭＯＳトランジスタ４３７のドレイン電流が増加する。
【００５４】
そして、ｐＭＯＳトランジスタ４３３のドレイン電流が減少し且つｎＭＯＳトランジスタ４３７のドレイン電流が増加するので、差動出力信号ＯＵＴ＋の電位は下降してローレベルになる。一方、ｐＭＯＳトランジスタ４３４のドレイン電流が増加し且つｎＭＯＳトランジスタ４３８のドレイン電流が減少するので、差動出力信号ＯＵＴ−の電位は上昇してハイレベルになる。このようにして、差動出力信号ＯＵＴ＋，ＯＵＴ−が生成される。ここで、差動出力信号ＯＵＴ＋，ＯＵＴ−の出力端子は、ｎＭＯＳトランジスタ４３５，４３６でクランプされている。したがって、差動出力信号ＯＵＴ＋，ＯＵＴ−の電位は、グランドレベルと低電圧ＶＣＣ  との間の値になる。
【００５５】
信号ＩＮ＋  がさらに下降し且つ信号ＩＮ−  がさらに上昇すると、ＩＮ＋≦ＢＩＡＳ２＜ＢＩＡＳ３≦ＩＮ−の関係が成立するようになる。表１、表２からわかるように、この場合、信号ＩＮＬ＋の電位は信号ＩＮ＋  の電位とほぼ同じになり（したがってＩＮＬ＋≦ＢＩＡＳ２  ）、且つ、信号ＩＮＨ−の電位は信号ＩＮ−  の電位とほぼ同じになる（したがってＢＩＡＳ３≦ＩＮＨ−  ）。また、信号ＩＮＨ＋  の電位はバイアス電位ＢＩＡＳ２  とほぼ同じ電位に固定され、且つ、信号ＩＮＬ−の電位はバイアス電位ＢＩＡＳ３  とほぼ同じ電位に固定される。そして、信号ＩＮ＋  がグランドレベルに達し且つ信号ＩＮ−  が高電圧ＶＤＤ  に達すると、信号ＩＮＬ＋の電位はほぼグランドレベルに達し且つ信号ＩＮＨ−の電位はほぼ高電圧ＶＤＤ  に達する。
【００５６】
信号ＩＮＬ＋の電位がバイアス電位ＢＩＡＳ１  よりも低いので、ｎＭＯＳトランジスタ４１５はオフする。したがって、ｐＭＯＳトランジスタ４３４のドレイン電流は、ｐＭＯＳトランジスタ４３２のドレイン電流と同じ値まで上昇し、この値に固定される。同様に、信号ＩＮＨ−の電位がバイアス電位ＢＩＡＳ３  よりも高いので、ｐＭＯＳトランジスタ４２３はオフする。したがって、ｎＭＯＳトランジスタ４３７のドレイン電流は、ｎＭＯＳトランジスタ４３９のドレイン電流と同じ値まで上昇し、この値に固定される。一方、信号ＩＮＬ−の電位がバイアス電位ＢＩＡＳ３  に固定されるので、ｎＭＯＳトランジスタ４１６のドレイン電流は固定され、したがって、ｐＭＯＳトランジスタ４３１のドレイン電流は固定される。同様に、信号ＩＮＨ＋の電位がバイアス電位ＢＩＡＳ２  に固定されるので、ｐＭＯＳトランジスタ４２２のドレイン電流は固定され、したがって、ｐＭＯＳトランジスタ４４０のドレイン電流は固定される。このようにして、差動出力信号ＯＵＴ＋は最低電位に固定され、且つ、差動出力信号ＯＵＴ−は最高電位に固定される。
【００５７】
次に、ＢＩＡＳ２＜ＢＩＡＳ３≦ＩＮ＋，ＩＮ−の場合を説明する。表１、表２からわかるように、この場合、信号ＩＮＬ＋，ＩＮＬ−の電位はＢＩＡＳ３  に固定され、信号ＩＮＨ−の電位は信号ＩＮ−  の電位とほぼ同じになり、且つ、信号ＩＮＨ＋  の電位は信号ＩＮ＋  の電位とほぼ同じになる。
【００５８】
信号ＩＮＬ＋，ＩＮＬ−の電位が固定されるので、ｎＭＯＳトランジスタ４１５，４１６のドレイン電流も固定され、したがって、ｐＭＯＳトランジスタ４３３，４３４のドレイン電流も固定される。一方、ｐＭＯＳトランジスタ４２２，４２３のドレイン電流は信号ＩＮＨ＋，ＩＮＨ−の電位に応じて変化し、したがって、ｎＭＯＳトランジスタ４３７，４３８のドレイン電流はｐＭＯＳトランジスタ４２２，４２３のドレイン電流に応じて変化する。したがって、差動出力信号ＯＵＴ＋，ＯＵＴ−は、信号ＩＮＨ＋，ＩＮＨ−の電位に応じて変化する。
【００５９】
次に、ＩＮ＋，ＩＮ−≦ＢＩＡＳ２＜ＢＩＡＳ３の場合を説明する。表１、表２からわかるように、この場合、信号ＩＮＨ＋，ＩＮＨ−の電位はＢＩＡＳ２  に固定され、信号ＩＮＬ−の電位は信号ＩＮ−  の電位とほぼ同じになり、且つ、信号ＩＮＬ＋  の電位は信号ＩＮ＋  の電位とほぼ同じになる。
【００６０】
信号ＩＮＨ＋，ＩＮＨ−の電位が固定されるので、ｐＭＯＳトランジスタ４２２，４２３のドレイン電流も固定され、したがって、ｎＭＯＳトランジスタ４３７，４３８のドレイン電流も固定される。一方、ｎＭＯＳトランジスタ４１５，４１６のドレイン電流は信号ＩＮＬ＋，ＩＮＬ−の電位に応じて変化し、したがって、ｐＭＯＳトランジスタ４３３，４３４のドレイン電流はｎＭＯＳトランジスタ４１５，４１６のドレイン電流に応じて変化する。したがって、差動出力信号ＯＵＴ＋，ＯＵＴ−は、信号ＩＮＬ＋，ＩＮＬ−の電位に応じて変化する。
【００６１】
このように、この実施の形態に係る差動入力回路１００によれば、グランドレベル（０ボルト）と高電圧ＶＤＤ  との間の振幅を、グランドレベルと低電圧ＶＣＣ  との間の振幅に変換することができる。
【００６２】
この実施の形態に係る差動入力回路１００は、電源電圧として高電圧ＶＤＤ  を使用しているにも拘わらず、低電圧ＶＣＣ  用に設計されたトランジスタで構成することができる。以下、その理由を説明する。
【００６３】
クランプ回路１１０は、上述のように、トランジスタ２０１〜２０４を備えている（図２（Ａ）参照）。
【００６４】
ｎＭＯＳトランジスタ２０１において、ゲート電位は、ＢＩＡＳ３  である。ソース電位は、信号ＩＮ＋  の電位であるので、グランドレベルと高電圧ＶＤＤ  の間で振動する。また、ドレイン電圧は、信号ＩＮＬ＋であるので、グランドレベルとソース電位ＢＩＡＳ３  との間で振動する。したがって、ゲート・ソース間の最大電圧は、ＢＩＡＳ３  またはＶＤＤ−ＢＩＡＳ３の大きい方である。また、ゲート・ドレイン間の最大電圧は、ＢＩＡＳ３  である。さらに、ソース・ドレイン間の最大電圧は、ＶＤＤ−ＢＩＡＳ３である。このように、いずれの端子間電圧も、高電圧ＶＤＤ  と比較して十分に小さい。
【００６５】
ｎＭＯＳトランジスタ２０２において、ゲート電位は、信号ＩＮ＋  であるので、グランドレベルと高電圧ＶＤＤ  との間で振動する。ソース電位は、ＢＩＡＳ３  である。また、ドレイン電位は、信号ＩＮＬ＋であるので、グランドレベルとソース電位ＢＩＡＳ３  との間で振動する。したがって、ゲート・ソース間の最大電圧は、ＢＩＡＳ３  またはＶＤＤ−ＢＩＡＳ３の大きい方である。また、ゲート・ドレイン間の最大電圧は、ＶＤＤ−ＢＩＡＳ３である。さらに、ソース・ドレイン間の最大電圧は、ＢＩＡＳ３  である。このように、いずれの端子間電圧も、高電圧ＶＤＤ  と比較して十分に小さい。
【００６６】
ｐＭＯＳトランジスタ２０３において、ゲート電位は、ＢＩＡＳ２  である。ソース電位は、信号ＩＮ＋  の電位であるので、グランドレベルと高電圧ＶＤＤ  の間で振動する。また、ドレイン電圧は、信号ＩＮＨ＋であるので、バイアス電位ＢＩＡＳ２  と高電圧ＶＤＤ  との間で振動する。したがって、ゲート・ソース間の最大電圧は、ＢＩＡＳ２  またはＶＤＤ−ＢＩＡＳ２の大きい方である。また、ゲート・ドレイン間の最大電圧は、ＶＤＤ−ＢＩＡＳ２である。さらに、ソース・ドレイン間の最大電圧は、ＢＩＡＳ２  である。このように、いずれの端子間電圧も、高電圧ＶＤＤ  と比較して十分に小さい。
【００６７】
ｐＭＯＳトランジスタ２０４において、ゲート電位は、信号ＩＮ＋  であるので、グランドレベルと高電圧ＶＤＤ  との間で振動する。ソース電位は、ＢＩＡＳ２  である。また、ドレイン電位は、信号ＩＮＨ＋であるので、バイアス電位ＢＩＡＳ２  と高電圧ＶＤＤ  との間で振動する。したがって、ゲート・ソース間の最大電圧は、ＢＩＡＳ２  またはＶＤＤ−ＢＩＡＳ２の大きい方である。ゲート・ドレイン間の最大電圧は、ＢＩＡＳ２  である。また、ソース・ドレイン間の最大電圧は、ＶＤＤ−ＢＩＡＳ２である。このように、いずれの端子間電圧も、高電圧ＶＤＤ  と比較して十分に小さい。
【００６８】
このように、クランプ回路１１０は、電源電圧として高電圧ＶＤＤ  を使用しているにも拘わらず、各トランジスタ２０１〜２０４に要求されるゲート酸化膜耐圧およびソース・ドレイン間耐圧は、非常に小さい。
【００６９】
なお、クランプ回路１２０の各トランジスタ２１１〜２１４に要求されるゲート酸化膜耐圧およびソース・ドレイン間耐圧も、クランプ回路１１０の各トランジスタと同様である。
【００７０】
バイアス回路１３０は、上述のように、５段のカレントミラー回路を直列に接続することによって構成されている。すなわち、ｐＭＯＳトランジスタ３０１，３０３およびｎＭＯＳトランジスタ３０５，３０７，３０９は直列接続されており、且つ、ｐＭＯＳトランジスタ３０２，３０４およびｎＭＯＳトランジスタ３０６，３０８，３１０は直列接続されている。したがって、高電圧ＶＤＤ  とグランドレベルとの電位差は５個のトランジスタによって分圧されるので、各トランジスタのソース・ドレイン間電圧は非常に小さくなる。また、各カレントミラー回路のトランジスタ・ペアのゲートは一方のトランジスタのドレインに接続されており、したがって、ゲート・ソース間電圧およびゲート・ドレイン間電圧も非常に小さくなる。
【００７１】
折返しカスコード増幅回路１４０の第１入力部４１０は、上述のように、トランジスタ４１１〜４１７を有する。
【００７２】
ｎＭＯＳトランジスタ４１５がオンしているとき、トランジスタ４３２，４１１，４１３，４１５，４１７を介して高電圧電源ＶＤＤ  からグランドに電流が流れる。したがって、高電圧ＶＤＤ  は、これらのトランジスタによって分圧される。この実施の形態では、第１過電圧保護回路のトランジスタ４１１，４１３を設けたので、各トランジスタのソース・ドレイン間電圧が低減される。また、ｎＭＯＳトランジスタ４１５では、ゲート電圧は最大でもＢＩＡＳ３  であり（表１参照）、したがって、ゲート・ソース間電圧およびゲート・ドレイン間電圧は最大でもＶＣＣ  程度である。ここで、ｐＭＯＳトランジスタ４１１のゲート電位をＢＩＡＳ２  にしたのは、このｐＭＯＳトランジスタ４１１のオン抵抗を小さくするためである。
【００７３】
ｎＭＯＳトランジスタ４１５がオフしているとき、ｎＭＯＳトランジスタ４１５のゲート電位は、最低でグランドレベルである。また、ｎＭＯＳトランジスタ４１５のドレイン電位は、ｎＭＯＳトランジスタ４１３によってクランプされ、低電圧ＶＣＣ  以上にはならない。加えて、ｎＭＯＳトランジスタ４１５のソース電位は低くてもグランドレベル程度である。したがって、ｎＭＯＳトランジスタ４１５のゲート・ソース間電圧およびゲート・ドレイン間電圧は、低電圧ＶＣＣ  以上にはならない。また、ｎＭＯＳトランジスタ４１３のドレイン電位は、ｐＭＯＳトランジスタ４３２のドレイン電位と一致するので、ＶＣＣ  程度より大きくはならない。
【００７４】
同様の理由により、第１入力部４１０のトランジスタ４１２，４１４，４１６の端子間電圧も、ＶＣＣ  程度より大きくなることはない。加えて、第２入力部４２０の各トランジスタ４２１〜４２７の端子間電圧も、ＶＣＣ  程度より大きくなることはない。
【００７５】
折返しカスコード増幅部４３０は、直列接続されたトランジスタ４３１，４３３，４３５，４３７，４３９と、直列接続されたトランジスタ４３２，４３４，４３６，４３８，４４０とを備えている。これらのトランジスタには常に電流が流れ、このため、高電圧ＶＤＤ  はこれらのトランジスタによって分圧される。したがって、各トランジスタのソース・ドレイン間電圧は、十分に小さくなる。加えて、高電圧電源ＶＤＤ  に近いトランジスタほど、高いゲート電位が印加される。したがって、各トランジスタの、ゲート・ソース間電圧およびゲート・ドレイン間電圧も、十分に小さくなる。
【００７６】
次に、図２〜図４に示した各回路１１０〜１４０を構成するトランジスタのゲート・サブストレート間電圧について説明する。
【００７７】
ゲート・サブストレート間電圧は、第１クランプ回路１１０内の各ＭＯＳトランジスタ２０１〜２０４（図２（Ａ）参照）、第２クランプ回路１２０内のＭＯＳトランジスタ２１１〜２１４（図２（Ｂ）参照）および折返しカスコード増幅回路１４０内のＭＯＳトランジスタ４１１，４１２，４１５，４１６，４２２，４２３，４２６，４２７では、低電圧ＶＣＣ  よりも高くなる。しかしながら、ＭＯＳトランジスタがオンしているときは、ソース領域と同電位のチャネルが形成されるので、ゲート酸化膜に対する印加電圧はゲート・ソース間電圧と一致し、サブストレートの電位は影響しない。一方、ＭＯＳトランジスタがオフしているときは、ゲート・ソース間電圧Ｖｇｓ  とソース・サブストレート間電圧Ｖｓｂ  との和Ｖｇｓ＋Ｖｓｂが、ゲート酸化膜と空乏層とで分圧されて、ゲート・サブストレート間に印加される。しかし、サブストレート電位が上昇すると空乏層が広がるので、ゲート酸化膜に印加される電圧はそれほど上昇しない。したがって、ゲート・サブストレート間電圧がゲート酸化膜の耐圧より高くても、ＭＯＳトランジスタの信頼性は損なわれない。
【００７８】
以上説明したように、この実施の形態に係る差動入力回路１００は、高電位レベルＶＤＤ  の電源を使用しているにも拘わらず、各トランジスタのゲート酸化膜には低電位レベルＶＣＣ  程度の電圧しか印加されない。したがって、差動入力回路１００は、低電圧ＶＣＣ  の電源を使用する集積回路と同じ耐圧のゲート酸化膜を使用することができる。
【００７９】
また、各トランジスタのソース・ドレイン間電圧も、最大で低電圧ＶＣＣ  程度である。これにより、この実施の形態によれば、信頼性が高い差動入力回路を提供することができる。
【００８０】
加えて、入力信号ＩＮ＋，ＩＮ−がクランプ回路１１０，１２０を介して入力されるので、入力電流を小さくすることができる。
【００８１】
さらに、クランプ回路１１０において、ｎＭＯＳトランジスタ２０１，２０２にはバイアス電位ＢＩＡＳ３  を供給し且つｐＭＯＳトランジスタ２０３，２０４にはバイアス電位ＢＩＡＳ２  を供給することとしたので（すなわち、第１基準電位＜第２基準電位としたので）、出力信号ＩＮＨ＋，ＩＮＬ＋が切り換わるタイミングをずらすことができる。同様に、クランプ回路１２０において、ｎＭＯＳトランジスタ２１１，２１２にはバイアス電位ＢＩＡＳ３  を供給し且つｐＭＯＳトランジスタ２１３，２１４にはバイアス電位ＢＩＡＳ２  を供給することとしたので、出力信号ＩＮＨ−，ＩＮＬ−が切り換わるタイミングをずらすことができる。これにより、差動入力回路１００の動作を安定化することができる。
【００８２】
第２の実施の形態
次に、この発明の第２の実施の形態に係る差動入力回路について説明する。
【００８３】
この実施の形態に係る差動入力回路は、折返しカスコード増幅回路の構成が、第１の実施の形態の差動入力回路と異なる。
【００８４】
図５は、この実施の形態に係る折返しカスコード増幅回路の構成を示す回路図である。
【００８５】
図５に示したように、この折返しカスコード増幅回路５００は、図４のｐＭＯＳトランジスタ４１１，４１２に代えて、ゲートとドレインとが接続されたｐＭＯＳトランジスタ５０１，５０２が設けられている。加えて、図４のトランジスタｎＭＯＳ４２６，４２７に代えて、ゲートとドレインとが接続されたｎＭＯＳトランジスタ５０３，５０４が設けられている。
【００８６】
他の構成および全体的な回路動作については、第１の実施の形態と同様であるので、説明を省略する。
【００８７】
このように、ダイオード接続されたトランジスタ５０１〜５０４を用いて過電圧保護回路を構成した場合も、第１の実施の形態の折返しカスコード増幅回路１４０と同様、各トランジスタの端子間電圧を十分に低くすることができる。
【００８８】
加えて、入力部４１０，４２０にバイアス電位ＢＩＡＳ２，ＢＩＡＳ３を使用しないので、これらのバイアス電位ＢＩＡＳ２，ＢＩＡＳ３に重畳されるノイズの影響を受け難く、したがって、より良好な差動増幅特性を得ることができる。
【００８９】
第３の実施の形態
次に、この発明の第３の実施の形態に係る差動入力回路について説明する。
【００９０】
この実施の形態に係る差動入力回路は、折返しカスコード増幅回路の構成が、第１の実施の形態の差動入力回路と異なる。
【００９１】
図６は、この実施の形態に係る折返しカスコード増幅回路の構成を示す回路図である。
【００９２】
図６に示したように、この折返しカスコード増幅回路５００は、図４のｐＭＯＳトランジスタ４１１，４１２に代えて、ゲートとドレインとが接続されたｎＭＯＳトランジスタ６０１，６０２が設けられている。加えて、図４のｎＭＯＳトランジスタ４２６，４２７に代えて、ゲートとドレインとが接続されたｐＭＯＳトランジスタ６０３，６０４が設けられている。
【００９３】
他の構成および全体的な回路動作については、第１の実施の形態と同様であるので、説明を省略する。
【００９４】
このように、ダイオード接続されたトランジスタ６０１〜６０４を用いて過電圧保護回路を構成した場合も、第１の実施の形態の折返しカスコード増幅回路１４０と同様、各トランジスタの端子間電圧を十分に低くすることができる。
【００９５】
加えて、入力部４１０，４２０にバイアス電位ＢＩＡＳ２，ＢＩＡＳ３を使用しないので、これらのバイアス電位ＢＩＡＳ２，ＢＩＡＳ３に重畳されるノイズの影響を受け難く、したがって、より良好な差動増幅特性を得ることができる。
【００９６】
第４の実施の形態
この発明の第４の実施の形態に係る差動入力回路について説明する。
【００９７】
この実施の形態に係る差動入力回路は、完全空乏型ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）を用いて各回路を構成している点で、上述の第１の実施の形態と異なる。
【００９８】
図７は、この実施の形態に係る第１クランプ回路７００の構成を示す回路図である。図７の各トランジスタには、図２（Ａ）の対応する各トランジスタと同じ符号が付されている。なお、第２クランプ回路の構成は、第１クランプ回路７００の構成と実質的に同一であるため、図示していない。
【００９９】
図８は、この実施の形態に係るバイアス回路８００の構成を示す回路図である。図８の各トランジスタには、図３の対応する各トランジスタと同じ符号が付されている。
【０１００】
図９は、この実施の形態に係る折返しカスコード増幅回路９００の構成を示す回路図である。図９の各トランジスタには、図４の対応する各トランジスタと同じ符号が付されている。
【０１０１】
図７〜図９に示したように、完全空乏型ＳＯＩを使用する場合、ボディ領域（すなわちバルクＣＭＯＳ構造のサブストレートに対応する領域）が、フローティング状態に設定される。
【０１０２】
上述のように、第１の実施の形態に係る差動入力回路では、ＭＯＳトランジスタの各拡散領域とサブストレートとのＰＮ接合は、逆バイアス耐圧が高電圧ＶＤＤ  よりも高くなるように構成された。これに対して、ＳＯＩ基板では、表面シリコン層の下に厚さ１００〜５００ｎｍの埋め込み酸化膜が設けられており、さらに、ｐＭＯＳトランジスタ形成領域とｎＭＯＳトランジスタ形成領域とは厚さ１００〜５００ｎｍの酸化膜で分離されている。この分離酸化膜の耐圧（バルクＣＭＯＳ構造の拡散領域・サブストレート間の逆バイアス耐圧に相当する）は、１０Ｖ以上である。したがって、この実施の形態によれば、拡散領域・基板間の耐圧を全く考慮することなく差動入力回路を設計することができる。
【０１０３】
加えて、素子領域を酸化膜で完全に分離することにより、ソース領域およびドレイン領域の寄生容量が低減され、したがって、高速動作が期待される。さらに、ＳＯＩ構造の素子分離により、基板ノイズの低減や接合リーク電流の低減を図ることもできる。
【０１０４】
【発明の効果】
以上詳細に説明したように、この発明によれば、低耐圧トランジスタのみで構成され且つ高電源電圧で動作する差動入力回路を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る差動入力回路の全体構成を示す回路図である。
【図２】（Ａ）は第１の実施の形態に係る第１クランプ回路の内部構成図であり、（Ｂ）は第１の実施の形態に係る第２クランプ回路の内部構成図である。
【図３】第１の実施の形態に係るバイアス回路の内部構成図である。
【図４】第１の実施の形態に係る折返しカスコード増幅回路の内部構成図である。
【図５】第２の実施の形態に係る折返しカスコード増幅回路の内部構成図である。
【図６】第３の実施の形態に係る折返しカスコード増幅回路の内部構成図である。
【図７】第４の実施の形態に係る第１クランプ回路の内部構成図である。
【図８】第４の実施の形態に係るバイアス回路の内部構成図である。
【図９】第４の実施の形態に係る折返しカスコード増幅回路の内部構成図である。
【符号の説明】
１００  差動入力回路
１１０  第１クランプ回路
１２０  第２クランプ回路
１３０  バイアス回路
１４０  折返しカスコード増幅回路
４１０  第１入力部
４２０  第２入力部
４３０  折返しカスコード増幅部
【要約】【課題】低耐圧トランジスタのみで構成され、高電源電圧を使用しても信頼性が損なわれない差動入力回路を提供する。
【解決手段】第１，第２クランプ回路１１０，１２０は、接地電位と電源電位ＶＤＤ  との間で振動する差動入力信号ＩＮ＋，ＩＮ−を入力し、バイアス電位ＢＩＡＳ２  を下限電位とした信号ＩＮＨ＋，ＩＮＨ−およびバイアス電位ＢＩＡＳ３  を上限電位とした信号ＩＮＬ＋，ＩＮＬ−を出力する。折り返しカスコード増幅回路１４０は、これらの信号を用いて、接地電位と電源電位ＶＣＣ  （ＶＣＣ＜ＶＤＤ）との間で振動する差動出力信号ＯＵＴ＋，ＯＵＴ−を生成する。バイアス回路１３０は、折り返しカスコード増幅回路１４０内のトランジスタのバイアス電位を生成する。折り返しカスコード増幅回路１４０内のトランジスタのゲート電位は、ゲート・ソース間およびゲート・ドレイン間の電圧がＶＣＣよりも小さくなるように設定される。
【選択図】      図１【図１】
0003549521.tif 000004
【図２】
0003549521.tif 000005
【図３】
0003549521.tif 000006
【図４】
0003549521.tif 000007
【図５】
0003549521.tif 000008
【図６】
0003549521.tif 000009
【図７】
0003549521.tif 000010
【図８】
0003549521.tif 000011
【図９】
0003549521.tif 000012