(57)【特許請求の範囲】
【請求項１】
少なくとも一つの適応入出力ポートを含む集積回路チップであって、該適応入出力ポートは、
入力バッファと、
該入力バッファを外部の通信線に接続するインターフェースと、
第１の電位ＶＰ、該第１の電位よりも低い第２の電位ＶＳＳ、および該第１の電位と該第２の電位の中間の第３の電位ＶＲをそれぞれ有する３つの異なる電源と該インターフェースの間にそれぞれ接続された３つのスイッチ可能インピーダンス素子であって、各々が該通信線の特性インピーダンスＺ０に基づく特定のインピーダンスを有する３つのスイッチ可能インピーダンス素子とを備え、
該３つのスイッチ可能インピーダンス素子は、協同してスイッチング動作して、該通信線を介してデータ信号を送信する際に、該インターフェースにそれぞれ特定の高論理および低論理レベルの信号を提供し、またデータ信号を受信する際に、該第３の電位ＶＲを有する電源と該通信線の間に終端インピーダンスを提供するよう機能する、ことを特徴とする集積回路チップ。
【請求項２】
前記スイッチ可能インピーダンス素子が、イネーブルされた場合に特定の電源と前記インターフェースとの間に特定のインピーダンスを実現するトランジスタである請求項１に記載の集積回路チップ。
【請求項３】
前記スイッチ可能インピーダンス素子が、スイッチに接続されたインピーダンス素子である請求項１に記載の集積回路チップ。
【請求項４】
基板と、
前記基板上に配置された請求項１に記載の集積回路チップの少なくとも１つと、
前記チップの入出力ポートのうちの少なくとも１つに接続された、前記基板上に配置された少なくとも一つの相互接続配線とを含むことを特徴とする電気的システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路に関し、特に、集積回路チップの入出力部に関する。
【０００２】
【従来の技術】
より速いスピードでのチップ間通信をより低い消費電力で実現する機能を有する集積回路チップは、チップ及びシステム製作者にとって常に目標であり続けている。現在では、集積回路におけるトランジスタは、集積回路チップ間でのデータを伝達する通常の導線による配線の能力を越える高速データ伝送に必要とされるスイッチング性能を実現することが可能である。より詳細に述べれば、ゲート長１μｍ以下の金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）は、毎秒１Ｇビットのオーダーで転送されるデータを生成することが可能であるが、これは、デュアルインラインパッケージ（ＤＩＰ）、ボンディング配線、及びプリント回路基板（ＰＣＢ）に形成された従来の金属配線等の従来技術に係る相互接続配線の能力を越えている。この種の相互接続配線上で実現可能なデータレートを制限するものには、接地電位の変動や信号の反射が含まれる。
【０００３】
接地電位の変動は、通常、チップの出力ドライバの多くのものが同時にスイッチングする際に発生する。この同時スイッチングにより、チップ内の接地線及び電力分配システムに過渡的電流が流れ、そのためにチップ内のスイッチングデバイスが誤ってスイッチングしたり、システムエラーやデータ消失が起こり得る。誘導雑音に関するより詳細な議論は、Ｔ．Ｊ．Ｇａｂａｒａ，”Ｇｒｏｕｎｄ  Ｂｏｕｎｃｅ  Ｃｏｎｔｒｏｌ  ｉｎ  ＣＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ−ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．８８−８９（１９８８）に見い出される。この論文は本発明の参照文献である。
【０００４】
従来技術に係るシステムにおいては、接地電位の変動は、通常、送出される信号の立ち上がり及び立ち下がりレートを最大でも１ナノ秒／Ｖから２ナノ秒／Ｖに制限することによって無視しうるレベルに保たれている。その結果、データ信号の論理状態の遷移を表わす５Ｖという比較的大きな電圧振幅に対しては、５ナノ秒から１０ナノ秒という非常に長い時間が必要になってしまう。この遷移時間は、対応するデータレートを、最大でも毎秒約２５Ｍビットから毎秒５０Ｍビットに制限する。さらに、このような比較的大きな電圧振幅は、通常数百ミリワットのオーダーという望ましくないほど大きな電力を消費してしまう。高速トランシーバロジック（ＨＳＴＬ）やガニングトランシーバロジック（ＧＴＬ）等の通信標準に従ったシステム等の複数個の既存のシステムは、電圧振幅を１Ｖ未満に抑制することによって、電力消費並びにスイッチング時間を低減している。その結果、達成可能なデータレートは、対応するファクター５以上に増大する。
【０００５】
さらに、毎秒１００Ｍビット程度の低いデータレートにおいては、相互接続配線の不連続性によって送信されたデータ信号の一部が送出側集積回路へ反射して戻ってしまうという問題がある。このような信号の反射は、しばしば、送出された信号を歪ませるように結合し、宛て先集積回路によって受信される信号を劣化させる。このような不連続性を低減するために、システムの相互接続配線としてトランスミッションライン（伝送線）構造が用いられてきている。これらのシステムにおいては、ディスクリート素子による終端抵抗が、伝送線の受信側集積回路の入力バッファに近接した位置にしばしば接続されている。終端抵抗は、不連続性並びに入力バッファと伝送線とのインターフェースによって引き起こされる対応する信号の反射を実質的に低減する目的で、伝送線の特性インピーダンスと整合するインピーダンスを有している。相互接続配線に伝送線構造を用いる手法は、Ｈ．Ｂ．Ｂａｋｏｇｌｕ，  Ｃｉｒｃｕｉｔｓ，  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ，  ａｎｄ  Ｐａｃｋａｇｉｎｇ  ｆｏｒ  ＶＬＳＩ，  Ｃｈ．６，  ｐｐ．２２６−２７３（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏ．  １９９０）により詳細に記述されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、個々の伝送線を介して双方向通信を実現する従来技術に係る集積回路及びシステム配置は、単一方向伝送線配置の２倍の電力を消費するという欠点を有している。この消費電力の増大は、集積回路の対応する入出力ポートによる伝送線の双方の終端部に終端抵抗を使用することに起因する。この種の抵抗は、ポートがデータ信号を受信する際には信号の反射を低減するが、そのポートがデータ信号を送出する際には付加的なＤＣ電流を引き出してしまい、その結果消費電力が増大する。単一方向相互接続配線配置は、消費電力は少ないものの、双方向相互接続配線配置と比較して、通信ポートの数が２倍、すなわちそれぞれ個別の入力ポート及び出力ポート、必要となり、さらに、通信するチップ間の相互接続配線の数が２倍必要になる。さらに、単一方向及び双方向配置の双方において用いられるディスクリート素子による終端抵抗は、対応するシステムのＰＣＢの大きさ並びに複雑さを増大させる。
【０００７】
よって、ＰＣＢ上のディスクリート素子による抵抗の必要性を低減する、コンパクトな双方向集積回路通信配置が必要とされている。
【０００８】
【課題を解決するための手段】
本発明は、コンパクト、かつ、比較的低消費電力であることあるいは電源の数が低減されること等の望ましい特徴が、制御可能なインピーダンス配置をオンチップで集積回路の入出力ポート内に配置することによって実現可能であるという発見に基づいている。この制御可能なインピーダンス配置により、通信信号を送信中であるかあるいは受信中であるかに従って、ポートがそのインピーダンスを適応させることが可能になる。制御可能なインピーダンス配置は、対応するそれぞれの信号レベルにおいて送出される信号に対して相異なった特定のインピーダンスを実現し、また、データ信号を受信する際には終端インピーダンスを実現する。このインピーダンス配置をチップの入出力ポートに用いることにより、外部のディスクリート素子による終端抵抗を用いる必要性を大幅に低減して通常は無くし、よって対応するＰＣＢをコンパクトにして複雑さの低減を容易にする。
【０００９】
より詳細に述べれば、本発明に係る制御可能なインピーダンス配置は、例えばスイッチ可能なインピーダンス素子の配置、という形態を取るものであるが、接続されている通信線、入力バッファ及び入出力ポート内の少なくとも２つの電源に対してそれぞれ対応するインピーダンス値を示す。本明細書においては、”入力バッファ”という術語は、一般的には、集積回路に対する入力信号を検出するデバイス、回路あるいは配置を、これらのデバイス、回路あるいは配置がその信号の信号レベルをさらなる処理あるいは操作目的で保持するか否かに拘らず、指し示している。ポートが入力ポートとして動作している場合には、本発明に係るインピーダンス配置は、通信線に対して終端インピーダンスを与える。逆に、データ信号を送信する場合には、本発明に係るインピーダンス配置は、通信線と電源との間に相異なったインピーダンスを与えるか、あるいは、通信線に希望する信号レベルを生成する目的で通信線を電源から切り離す。
【００１０】
本発明は、例えば相補型金属酸化物半導体（ＣＭＯＳ）、エミッタ結合ロジック（ＥＣＬ）、トランジスタ−トランジスタロジック（ＴＴＬ）、ガニングトランシーバロジック（ＧＴＬ）、定電圧差動振幅（ＬＶＤＳ）、擬似エミッタ結合ロジック（ＰＥＣＬ）及び高速トランシーバロジック（ＨＳＴＬ）等の既存の標準を含む高速通信標準に従ったチップ間通信に関しても有効である。
【００１１】
本発明に係るその他の特徴及び利点は、以下の実施例の説明並びに添付図面からより明らかとなる。
【００１２】
【発明の実施の形態】
本発明は、集積回路の入出力ポートにおいて制御可能なインピーダンス配置を用いることによって、当該ポートが通信信号を送出しているかあるいは受信しているかに基づいてそのインピーダンスを有効に適応させることを可能にすることに基づいている。より詳細に述べれば、オンチップ制御可能インピーダンス配置により、それぞれの信号レベルにおける信号の送出に対応する相異なった特性インピーダンス、あるいはデータ信号を受信する場合の終端インピーダンスが実現される。
【００１３】
入出力ポートでは、本発明に係るインピーダンス配置は、入力バッファ、通信線及び集積回路の少なくとも２つの電源に対して接続されている。このようにして、本発明に係る制御可能インピーダンス配置は、入力バッファでデータ信号を受信する場合には、入出力ポートと通信線との接続部における反射を最小化する目的で、終端インピーダンスを実現する。本明細書においては、”入力バッファ”という術語は、一般的には、集積回路に対する入力信号を検出するデバイス、回路あるいは配置を、これらのデバイス、回路あるいは配置がその信号の信号レベルをさらなる処理あるいは操作目的で保持するか否かに拘らず、指し示している。
【００１４】
本発明に係る制御可能インピーダンス配置は、通信線と２つの電源との間の対応する電力分割配置を実現しており、特定の信号レベルの対応するデータ信号を生成して通信線上に送出する。当該インピーダンス配置は、例えば電力消費を低減もしくは電源の数を低減する等の利点を実現する目的においてインプリメントされる場合もある。このために、比較的コンパクトな大きさで、かつより簡潔なプリント回路基板（ＰＣＢ）あるいはマルチチップモジュール（ＭＣＭ）等のシステム基板を用いた配置が実現され得る。
【００１５】
本発明に従って集積回路の入出力ポートにおいて制御可能インピーダンス配置を実現するために、種々の集積回路チップ配置が用いられ得る。本発明に従って相異なった制御可能インピーダンス配置を用いた適応入出力ポートの実施例が図３、４及び５に示してある。しかしながら、これらの明示した回路配置は単に例示目的であって本発明の適用範囲を限定するものではないことに留意されたい。
【００１６】
図３に示した本発明の一実施例に従って達成することが可能な電力消費の低減を理解する目的で、高速トランシーバロジック（ＨＳＴＬ）に従った従来技術に係る単一方向及び双方向入出力ポートにおける電力消費が、それぞれ図１及び図２に関連して記述される。ＨＳＴＬ標準は、”高速トランシーバロジック（ＨＳＴＬ）−デジタル集積回路向けインターフェース標準に基づく１．５Ｖ出力バッファ電源電圧”、Ｅｌｅｃｔｒｏｎｉｃ  Ｉｎｄｕｓｔｒｉｅｓ  Ａｓｓｏｃｉａｔｉｏｎ、ＥＩＡ／ＪＥＤＥＣ標準８−６（１９９５年８月）により詳細に記述されている。当該文献は本発明の参照文献である。図１は、従来技術に係る単一方向通信配置を示している。図１においては、第一集積回路１が第二集積回路１０宛に第一相互接続配線２を介して通信信号を送出する。同様に、第二集積回路１０は第二相互接続配線１２を介して通信信号を第一集積回路１宛に送出する。
【００１７】
相互接続配線２は、第一集積回路１の出力ドライバ４を第二集積回路１０の入力バッファ１５に接続し、相互接続配線１２は、第二集積回路１０の出力ドライバ１４を第一集積回路１の入力バッファ５に接続している。さらに、相互接続配線２及び１２は、それぞれ対応する特性インピーダンスＺ０を有する従来技術に係る伝送線構造を有している。対応するそれぞれの入力バッファ５及び１５及び出力ドライバ４及び１４は、２つの相互接続配線２及び１２を介した集積回路１及び１０の間の双方向通信を可能にする。
【００１８】
対応する伝送線２及び１２の特性インピーダンスＺ０と整合するインピーダンスを有する終端抵抗６及び１６が、それぞれ入力バッファ５及び１５の近傍で、０．７５Ｖ電源に対して接続されている。終端抵抗６及び１６は、入力バッファ５及び１５と伝送線２及び１２との間の接続における不連続性によって引き起こされる信号の不要な反射を実質的に低減する。出力ドライバ４及び１４の各々には、それぞれ伝送線２及び１２に対して接続された２つの抵抗７及び８と対応するスイッチ１７及び１８が含まれている。スイッチ１７及び１８は、さらに、それぞれ１．５Ｖ電源及び接地電位に接続されている。抵抗７及び８の各々は、伝送線２及び１２の特性インピーダンスに一致するインピーダンスＺ０を有している。
【００１９】
実際の動作においては、スイッチ１７及び１８は、制御信号ＤＡＴＡ及びその反転信号ＤＡＴＡバーに基づいて交互に閉じ、論理信号１あるいは０を表わすおよそ１．１２５Ｖあるいは０．３７５Ｖの信号を対応する伝送線２及び１２上に生成する。論理１あるいは０を表す信号の各々を送信するために消費される電力は、Ｐ＝Ｖ２／Ｒ＝（．７５Ｖ）２／（２Ｚ０）  Ｗであって、伝送線２及び１２の特性インピーダンスＺ０が５０Ωである場合には伝送線当たり５．６ｍＷとなる。
【００２０】
集積回路１及び１０の第一及び第二入出力ポート間の従来技術に係るＨＳＴＬ双方向相互接続配線方式が図２に示してある。この方式においては、図１の伝送線２及び１２の代わりによりコンパクトな単一の伝送線２’が用いられているが、図１に示した配置の場合の２倍の電力、すなわち伝送線２’が５０Ωの特性インピーダンスを有している場合には１１．２ｍＷ、を消費する。図１及び図２における対応する同様の素子、例えば集積回路１及び１０、抵抗７及び８、及びスイッチ１７及び１８等には、例示を容易にするために同一の参照番号が付されている。図２においては、第一及び第二集積回路１及び１０の入出力ポート２０及び２２は、伝送線２’に接続されている。
【００２１】
入出力ポート２０及び２２は、図１に示した入力バッファ５及び１５と出力ドライバ４及び１４の組み合わせに対応しており、それぞれ共通の伝送線に接続されている。しかしながら、抵抗７及び８は、Ｚ０／２に対応するインピーダンス、すなわち図１に示した単一方向配置における対応する抵抗の半分のインピーダンスを有している。さらに、伝送線２’の特性インピーダンスに整合するインピーダンスＺ０を有する終端抵抗６及び１６が、信号を受信する際の検出を容易にするために、ポート２０及び２２の近傍において伝送線２’と０．７５Ｖ電源との間に接続されている。
【００２２】
実際の動作においては、スイッチ１７及び１８は、データ信号を送信する際には交互に閉じ、データ信号を受信する際には共に開である。集積回路チップ１及び１０におけるそれぞれのスイッチ１７及び１８の動作は、制御信号Ａ、Ｂ、Ｃ及びＤによって制御されている。図１の単一方向配置において信号を送出する際と同一の１．１２５Ｖ及び０．３７５Ｖという論理１及び論理０信号のレベルを維持するために、入出力ポート２０及び２２における抵抗７及び８のインピーダンス値は、単一方向配置の場合の値の半分に設定されている。なぜなら、ポート２０あるいは２２のいずれかがデータを送出している際に終端抵抗６及び１６に付加的なＤＣ電流が流れるからである。その結果、このような双方向配置における消費電力は、Ｐ＝Ｖ２／Ｒ＝（．７５Ｖ）２／Ｚ０  Ｗ、すなわち伝送線２’の特性インピーダンスＺ０が５０Ωの場合には１１．２ｍＷとなる。この消費電力は、図１の単一方向配置の場合の２倍である。
【００２３】
これに対して、本発明の一実施例に従う集積回路チップの適応入出力配置においては、単一相互接続配線を介した双方向通信を、例えば図２に示した従来技術に係る双方向配置と比較してより低い電力消費で実現することが可能である。さらに、このような適応入出力ポートを、例えば図１に示した従来技術に係る単一方向配置の場合の消費電力とほぼ等しいオーダーの消費電力で実現することも可能である。本発明のそのような実施例に係る第一及び第二集積回路１０１及び１５１の適応入出力ポート１００及び１５０が図３に示してある。
【００２４】
図３に示した、単一の通信線１１５を介した通信を実現するために適応入出力ポート１００及び１５０を用いることは、単に例示目的であって本発明の適用範囲を制限するものではない。本発明に従う集積回路チップが、通常より多くの数の入出力ポートを有していることは容易に理解される。さらに、本発明に係る入出力ポートが、例えば図２に示してあるような従来技術に係る入出力ポート等との間で通信信号を送受信することも可能である。集積回路１０１及び１５１が、例えばプリント回路基板やマルチチップモジュール等、通信線１１５の構造を維持する基板上に配置されることも可能である。
【００２５】
適応入出力ポート１００及び１５０には、入力バッファ１０５、及び通信線１１５に接続されたインターフェース１０３に接続されている、破線１１０によって囲まれた範囲内の制御可能インピーダンス配置が含まれている。本明細書においては、インターフェース１０３は、インピーダンス配置１１０と通信線１１５との接続を可能にする導電性素子を一般的に指し示している。インターフェース１０３は、金属配線であり、接続された素子１１０と通信線１１５との間に電気的なインピーダンスを実現するものであることが可能である。通信線１１５は、特性インピーダンスＺ０を有する伝送線構造を取るものであってもよい。本明細書においては、伝送線という術語は、実質的に信号速度の信号周波数に対する比に依存せずに、信号をある点から別の点へ伝達するあらゆる配線を指し示している。入力バッファ１０５の配置例には、従来技術に係る集積回路に通常用いられるような配置が含まれる。この種の入力バッファは、Ｂ．Ｇｕｎｎｉｎｇ  ｅｔ  ａｌ．，  ”Ａ  ＣＭＯＳ  Ｌｏｗ−Ｖｏｌｔａｇｅ−Ｓｗｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ−Ｌｉｎｅ  Ｔｒａｎｓｃｅｉｖｅｒ”，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ−ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．５８−５９（１９９２）により詳細に記述されている。当該論文は、本発明の参照論文である。
【００２６】
制御可能インピーダンス配置１１０は、各々、それぞれ対応する電源ＶＲ、ＶＰ及びＶＳＳに接続された３つのスイッチ可能インピーダンス素子１２０、１２５及び１３０を有している。スイッチ可能インピーダンス素子１２０、１２５、及び１３０は、各々、対応するインピーダンス値を対応する電源とインターフェース１０３との間に実現することができるようにスイッチすることが可能である。スイッチ可能インピーダンス素子１２０、１２５、及び１３０は、さらに、各々対応電源とインターフェース１０３との間を開回路にすることができるようにスイッチすることが可能である。
【００２７】
よって、各々のスイッチ可能インピーダンス素子１２０、１２５及び１３０は、スイッチ１４５に接続されたインピーダンス素子１４０によって模式的に表現することが可能である。図３に示した実施例においては、ポート１００に対する制御信号Ａ１、Ａ２及びＡ３とポート１５０に対する制御信号Ａ４、Ａ５及びＡ６とに基づいてそれぞれの素子間でインピーダンスＺ０を実現するように活性化され得る。従って、例えば抵抗、抵抗とインダクタとの組み合わせ、及び／あるいは抵抗とキャパシタの組み合わせ等のオンチップインピーダンス素子がインピーダンス素子１４０として、及び、従来技術に係る集積回路トランジスタスイッチ等のスイッチがスイッチ１４５として、それぞれ用いられることが可能である。
【００２８】
スイッチ可能インピーダンス素子１２０、１２５及び１３０に用いられ得るその他の集積回路配置には、例えば、スイッチング機能を実行可能であってかつ所定のインピーダンス値を実現することも可能な受動素子配置及び能動インピーダンス素子が含まれる。本発明の出願人の所有する米国特許第５，１９４，７６５号、第５，２４３，２２９号及び５，２９８，８００号に記載された能動抵抗デバイス等がその例である。当該米国特許は本発明の参照文献である。この種の能動インピーダンス素子は、所定のスイッチ可能インピーダンス値を実現するために、個別に用いられることも、並列に用いられることも、カスケード接続あるいは直列接続されることも可能である。図３に示した配置に従ったＨＳＴＬ通信に関しては、インピーダンス素子１４０は、各々、通信線１１５の特性インピーダンスＺ０に対応するインピーダンスＺ０を有している。
【００２９】
電源ＶＰ及びＶＳＳによって供給される電圧は、通信線１１５上の所定の第一及び第二信号レベルとチップ１０１及び１５１のインピーダンス素子１２０、１２５及び１３０に対して用いられるインピーダンス値に基づいて選択される。第二電源ＶＳＳがそれぞれのチップ１０１及び１５１のチップ内接地電位であることも可能である。さらに、電源ＶＲによって供給される電圧は、終端インピーダンスに所定のバイアスを供給するのに充分なものでなければならない。従って、第一及び第二信号レベルのそれぞれに対して入力バッファ１０５のノイズフロア及びシーリングを避ける目的で、（ＶＲ−ＶＳＳ）が実質的に（ＶＰ−ＶＳＳ）／２    に等しくなるように電源ＶＲによって供給される電圧を用いることが有効である。
【００３０】
図３に示した実施例において、インピーダンス素子１２０、１２５及び１３０が通信線１１５の特性インピーダンスと実質的に等しいインピーダンスを有しており、かつ、電圧（ＶＲ−ＶＳＳ）が実質的に（ＶＰ−ＶＳＳ）／２に等しい場合には、ポート１００あるいは１５０によって通信線１１５上に生成される通信信号は、０．７５（ＶＰ−ＶＳＳ）あるいは０．２５（ＶＰ−ＶＳＳ）の大きさを有する。よって、ポート１００あるいは１５０がＨＳＴＬ標準に従う場合には、電源電圧ＶＰ−ＶＳＳ＝１．５Ｖを用いると、第一及び第二信号レベルとしてそれぞれ１．１２５Ｖ及び０．３７５Ｖが生成される。これらは、図１及び図２に示した従来技術に係るＨＳＴＬ配置において用いられているものに対応する。
【００３１】
実際の動作においては、ポート１００あるいは１５０は、各々、インピーダンス素子１２０を活性化しつつインピーダンス素子１２５及び１３０を不活性化することによって、他方のポートからの通信信号を受信する入力配置を取るように設定され得る。さらに、ポート１００あるいは１５０は、インピーダンス素子１２５を活性化しつつインピーダンス素子１２０及び１３０を不活性化することによって、第一信号レベルにおいて通信信号を送信するように設定され得る。同様に、ポート１００あるいは１５０は、インピーダンス素子１３０を活性化しつつインピーダンス素子１２０及び１２５を不活性化することによって、第二信号レベルにおいて通信信号を送信するように設定され得る。
【００３２】
よって、ポート１００が通信信号をポート１５０へ送信するためには、ポート１５０は入力配置を取るように設定され、ポート１００は対応する通信信号を送信するために第一信号レベル送信配置あるいは第二信号レベル送信配置に設定されることが必要である。同様に、ポート１００が入力配置を取るように設定され、ポート１５０が対応する通信信号をポート１００宛に送信するために第一信号レベル送信配置あるいは第二信号レベル送信配置に設定されることも可能である。図３に示した入出力ポート配置は、Ｐ＝Ｖ２／Ｒ＝（ＶＲ−ＶＳＳ）２／２Ｚ０という電力を消費する。よって、ＶＲ−ＶＳＳ＝０．７５Ｖという電圧を供給する電源を有し、５０Ωの特性インピーダンスの通信線を有するするＨＳＴＬシステムにおいては、消費電力は５．６ｍＷとなる。この消費電力は、図２に示した従来技術に係る双方向配置の半分であり、図１に示した単一方向配置と実質的に等しい。
【００３３】
チップ１０１及び１５１は、通信信号の送出を開始しようとしているため相手方が入力配置を実現するよう、互いに相手方に対して通知することが可能である。あるいは、コントローラ、プロセッサあるいはラインアービタが、チップ１０１及び１５１とは別に、それぞれのチップが通信線１１５を介した通信信号を送信するあるいは受信するのを制御することも可能である。さらに、ポート１００及び１５０は、本明細書においては特定のインピーダンス値及び電圧差ＶＰ−ＶＳＳ等の電源電圧値に関連して記述されているが、種々の相異なったインピーダンス素子及び電源電圧値を本発明に従って所定の送信信号レベルあるいは終端インピーダンス値を実現する目的で用いることが可能である。
【００３４】
図３に示した配置と実質的に同一の機能を実現し、さらに電源の数を減らした本発明に係る入出力ポート配置の別の実施例が図４に示してある。詳細に述べれば、図４に示した実施例は、図３に示した実施例において用いられていた３つの電源ＶＰ、ＶＲ及びＶＳＳの代わりに２つの電源ＶＰ及びＶＳＳに基づいて動作することが可能である。図３及び図４においては、同様のコンポーネントは説明を明瞭にする目的で同一の番号が付されている。例えば、入力バッファ１０５、インターフェース１０３及び通信線１１５である。図４においては、それぞれの集積回路チップ２０１及び２５１の入出力配置２００及び２５０は、インターフェース１０３によって特性インピーダンスＺ０を有する通信線１１５に接続されている。制御可能インピーダンス配置２１０は、インターフェース１０３と入力バッファ１０５とをそれぞれのポート２００及び２５０において接続している。
【００３５】
制御可能インピーダンス配置２１０は、それぞれ２群のスイッチ可能インピーダンス素子１２０及び１２５、及び１３０及び１３５を有している。素子１２０及び１２５は、インターフェース１０３と集積回路チップ２０１の第一電源ＶＰとの間に並列に接続されている。同様に、素子１３０及び１３５は、インターフェース１０３と集積回路チップ２０１の第二電源ＶＳＳとの間に並列に接続されている。電源ＶＰから供給される電圧は、チップ２０１によって送信される信号の所定の第一信号レベルに対応している。同様に、電源ＶＳＳから供給される電圧は、チップ２０１によって送信されるデータ信号の所定の第二信号レベルに対応している。第二電源ＶＳＳが集積回路チップ２０１のチップ内接地電位であることも可能である。
【００３６】
スイッチ可能インピーダンス素子１２０、１２５、１３０及び１３５はインピーダンス素子１４０及びスイッチ１４５によって模式的に示されており、それぞれ対応する電源ＶＰ及びＶＳＳとインターフェース１０３との間でインピーダンスあるいは実質的な開回路を実現することによって、図３に示した素子１２０、１２５及び１３０と実質的に同様の方式で機能する。スイッチ可能インピーダンス素子１２０、１２５、１３０及び１３５に利用可能な素子には、図３のインピーダンス素子１２０、１２５及び１３０に関連して前述されているものが含まれる。図４の配置に従ったＨＳＴＬ通信に関しては、インピーダンス素子１４０の各々は、通信線１１５の特性インピーダンスＺ０の二倍に等しい２Ｚ０のインピーダンスを有している。
【００３７】
制御信号Ｂ１、Ｂ２、Ｂ３、及びＢ４は、集積回路２０１のスイッチ可能インピーダンス素子１２０、１２５、１３０及び１３５の活性化を制御する。同様に、制御信号Ｂ５、Ｂ６、Ｂ７、及びＢ８は、集積回路２５１のスイッチ可能インピーダンス素子１２０、１２５、１３０及び１３５の活性化を制御する。
【００３８】
実際の動作においては、送信された信号の受信を実現する目的で、ポート２００あるいは２５０は入力配置を取るように指定される。この際には、インピーダンス素子１２０及び１３０が活性化され、インピーダンス素子１２５及び１３５が不活性化される。あるいは、インピーダンス素子１２５及び１３５が活性化されてインピーダンス素子１２０及び１３０が不活性化されることによって、入力配置が構成される。さらに、ポート２００あるいは２５０が、インピーダンス素子１２０及び１２５を活性化してインピーダンス素子１３０及び１３５を不活性化することによって第一送信レベル配置を取るように構成され、第一信号レベルにおいて通信信号が送信される。同様に、ポート２００あるいは２５０が、インピーダンス素子１３０及び１３５を活性化してインピーダンス素子１２０及び１２５を不活性化することによって第二送信レベル配置を取るように構成され、第二信号レベルにおいて通信信号が送信される。第一及び第二信号レベルは、図４に示したポート２００及び２５０の配置例に基づいており、それぞれ高及び低信号レベルすなわち論理レベルに対応している。
【００３９】
より詳細に述べれば、ポート２００からポート２５０宛に第一信号レベルを有する通信信号を送出する際には、ポート２５０は入力配置を取るように構成され、ポート２００は第一送信レベル配置を取るように構成される。その結果、ポート２５０における通信線２５０上の通信信号は０．７５ＶＰの振幅を有することになる。同様に、ポート２００が第二送信レベル配置を取る場合には、０．２５ＶＰの通信信号がポート２５０に現れる。同様に、通信信号がポート２５０からポート２００宛に送信される場合には、ポート２００は入力配置を取るように構成され、ポート２５０はいずれかの送信配置を取るように構成される。その結果、ポート２００における通信線１１５上の通信信号は、ポート２５０が第一あるいは第二送信レベル配置を取るように構成された場合には、それぞれ０．７５ＶＰあるいは０．２５ＶＰの振幅を有することになる。
【００４０】
よって、ポート２００及び２５０がＨＳＴＬ標準に従う場合には、電源電圧ＶＰ−ＶＳＳ＝１．５Ｖが用いられて第一及び第二信号レベルはそれぞれ１．１２５Ｖ及び０．３７５Ｖとなる。これらは、図１及び図２に示した従来技術に係るＨＳＴＬ配置、及び図３に示した本発明の実施例において用いられているものに対応する。さらに、図４の実施例においては、図３に示した実施例において３つの電源が用いられているのに対して、２つの電源に基づいて同様の機能を実現している。しかしながら、２つの電源しか用いない配置においては、図３に示してある３つの電源を用いる配置と比較して、より多くの電力を消費する。より詳細に述べれば、集積回路２０１あるいは２５１において消費される電力は、伝送線１１５の特性インピーダンスＺ０が５０Ωである場合に、終端インピーダンスを実現している分圧器に関してＰ＝Ｖ２／Ｒ＝（ＶＰ−ＶＳＳ）２／２Ｚ０＋（ＶＰ−ＶＳＳ）２／Ｚ０＝（５．６＋１１．２）ｍＷ＝１６．８ｍＷである。
【００４１】
図４に示した実施例においては２つの電源しか用いられていないが図３の実施例よりも多くの電力を消費するため、図４の実施例は第三の電源を用いることが望ましくなく、必要とされる適応入出力ポートの数が比較的少ない場合、例えば１０個未満の場合に集積回路チップ配置において利用される。付言すれば、図３に示した実施例は、より多くの個数の適応入出力ポートを必要とする集積回路チップにおいて用いられることが有利である。
【００４２】
本発明に係る制御可能インピーダンス配置のさらに別の実施例３００が図５に示してある。配置３００は、ＨＳＴＬクラスＩＩＩあるいはＧＴＬ標準のいずれかに従ったフォーマットで通信信号を低消費電力で送受信することが可能である。これらの標準は、前掲のＥＩＡ／ＪＥＤＥＣ標準８−６及び”Ｇｕｎｎｉｎｇ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ  （ＧＴＬ）  −Ｌｏｗ−Ｌｅｖｅｌ，  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｉｎｔｅｒｆａｃｅ  Ｓｔａｎｄａｒｄ  ｆｏｒ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”，  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｉｎｄｕｓｔｒｉｅｓ  Ａｓｓｏｃｉａｔｉｏｎ，  ＥＩＡ／ＪＥＤＥＣ標準８−３（１９９３年１１月）により詳細に記述されている。後者は本明細書の参照文献である。図５においては、配置３００のインターフェース３０１に接続されている入力バッファは、図を簡潔にする目的で描かれてはいない。しかしながら、本発明に従った集積回路配置には、通常この種の入力デバイスが含まれるということは容易に理解されるべきである。インターフェース３０１は、図３及び図４のインターフェース１０３に対応している。さらに、インターフェース３０１は、図３及び図４の通信線１１５のような通信線に接続されているが、図を簡潔にする目的で描かれてはいない。
【００４３】
配置３００は、３つの制御信号Ｉ／Ｏ、ＤＡＴＡ、及びＴＹＰＥによって制御される。制御信号Ｉ／Ｏは、配置３００が入力あるいは出力配置のいずれかで動作させる。出力配置で動作する場合、制御信号ＤＡＴＡは、配置３００が第一あるいは第二信号レベルのいずれで通信信号を送出するかを制御する。さらに、出力配置で動作する場合には、制御信号ＴＹＰＥは、送出される通信信号がＨＳＴＬクラスＩＩＩフォーマットかＧＴＬフォーマットのいずれであるかを制御する。以下の表は、制御信号の特定の信号レベルに基づいて実行される特定の動作を識別する：
【表１】
0003554655.tif 000002
【００４４】
配置３００において、制御信号Ｉ／Ｏは、インバータ３０５と第一及び第二伝達ゲート３１０及び３１５の第一制御入力とに供給される。第一及び第二伝達ゲート３１０及び３１５に関しては、以下で詳細に記述される。インバータ３０５は、さらに、伝達ゲート３１０及び３１５の第二制御入力に接続されている。制御信号ＤＡＴＡ及びＴＹＰＥは、それぞれ伝達ゲート３１０及び３１５の信号入力へ供給される。伝達ゲート３１０及び３１５の信号出力はＮＡＮＤゲート３２０の入力及び対応するトランジスタ３２５及び３３０へ接続されている。トランジスタ３２５及び３３０は、さらに、インバータ３０５及び電源ＶＤＤに接続されている。電源ＶＤＤは３．０Ｖから５．０Ｖのオーダーの電圧を供給する電源である。
【００４５】
ＮＡＮＤゲート３２０の出力はインバータ３３５に接続されており、インバータ３３５はトランジスタ３４０のゲートに接続されている。インバータ３０５は、さらに別のインバータ３４５に接続されており、インバータ３４５はさらにＮＯＲゲート３５０の一方の入力に接続されている。制御信号ＤＡＴＡは、この制御信号のＮＯＲゲート３５０の第二入力への伝達を遅延させるインバータ対３５５へも供給される。ＮＯＲゲート３５０の出力はトランジスタ３６０のゲートに接続されている。トランジスタ３４０のソース及びドレインは、それぞれ、例えば図５に示した配置においてはおよそ１．５Ｖの電圧を有する電源ＶＤＤＱ及びインターフェース３０１に接続されている。トランジスタ３６０のソース及びドレインは、インターフェース３０１と対応するチップの接地電位である電源ＶＳＳとの間に接続されている。
【００４６】
伝達ゲート３１０及び３１５は、それぞれの制御入力における信号に基づいて、ＤＣ信号を信号入力からその信号出力へ伝達するか、あるいは信号入力と信号出力との間を開にする。伝達ゲートは、例えば、Ｎ−ＭＯＳトランジスタ及びＰ−ＭＯＳトランジスタのソース及びドレインをそれぞれ接続し、それぞれのゲートを制御信号入力として利用することによって実現され得る。接続されたトランジスタのソース及びドレインは、信号入出力として用いられる。
【００４７】
さらに、トランジスタ３４０は、それがイネーブルされた際にソースとドレインとの間に所定の第一インピーダンス、例えばインピーダンスＺ０、を有するように、チャネル幅及びチャネル長が決定されている。同様に、トランジスタ３４０は、それがイネーブルされた際にソースとドレインとの間に所定の第二インピーダンス、例えばインピーダンスＺ０／３、を有するように、チャネル幅及びチャネル長が決定されている。インピーダンスＺ０は、図３及び図４に示した通信線１１５等の通信線の特性インピーダンスに対応している。
【００４８】
実際の動作においては、配置３００を入力配置にするために制御信号Ｉ／Ｏが高信号レベルにある場合には、インバータ３０５の出力は低信号レベルになり、伝達ゲート３１０及び３１５を不活性化する。この不活性化により、制御信号ＤＡＴＡ及びＴＹＰＥがＮＡＮＤゲート３２０へ達しなくなる。インバータ３０５の低信号レベル出力のためにインバータ３４５の出力が高信号レベルとなり、ＮＯＲゲート３５０がトランジスタ３６０を不活性化する。トランジスタ３６０が不活性化されることにより、電源ＶＳＳとインターフェース３０１との間が実質的に開回路になる。インバータ３０５の低信号レベル出力は、さらに、ＮＡＮＤゲート３２０の出力を低信号レベルにし、その結果インバータ３３５が高信号レベル出力を生成してトランジスタ３４０が活性化される。活性化されたトランジスタ３４０は電源ＶＤＤＱとインターフェース３０１との間にインピーダンスＺ０を実現する。その結果、入力配置における配置３００の等価回路は、インターフェース３０１と電源ＶＤＤＱとの間の終端インピーダンスＺ０とによって表現される。
【００４９】
配置３００を送信配置で動作させる目的で制御信号Ｉ／Ｏが低信号レベルにある場合には、インバータ３０５の出力は高信号レベルになり、伝達ゲート３１０及び３１５が活性化される。インバータ３０５の高信号レベル出力は、さらに、ＮＯＲゲート３５０が制御信号ＤＡＴＡの低信号レベルあるいは高信号レベルに基づいて、トランジスタ３６０をそれぞれ活性化あるいは不活性化させる。伝達ゲート３１０及び３１５が活性化させるため、制御信号ＴＹＰＥが低信号レベルにある場合にはトランジスタ３４０が不活性化され、図６に示したＧＴＬドライバ４００の等価回路表現と同等の回路が実現される。さらに、制御信号ＴＹＰＥが高信号レベルにある場合には、配置３００はＨＳＴＬクラスＩＩＩドライバとして機能し、トランジスタ３４０は、データ信号ＤＡＴＡが高信号レベルあるいは低信号レベルにあるかに依存して、それぞれ活性化されたり不活性化されたりする。ＨＳＴＬクラスＩＩＩドライバとして配置された場合の配置３００の等価回路表現は、図７に示してある。
【００５０】
図６においては、ＧＴＬドライバ等価表現４００は、制御信号ＤＡＴＡが低信号レベルにある場合にはＶＳＳと通信線との間にＺ０のインピーダンスを実現し、制御信号ＤＡＴＡが高信号レベルにある場合には、前述の二点間を開回路にする。制御信号Ｉ／Ｏ及びＴＹＰＥの双方が低信号レベルにある場合に、図５に示した配置３００によってＧＴＬドライバ配置が実現される。
【００５１】
図５において、制御信号Ｉ／Ｏ及びＴＹＰＥがそれぞれ低信号レベル及び高信号レベルにある場合には、配置３００が図７に示したＨＳＴＬクラスＩＩＩドライバとして機能する。図７において、等価回路表現５００は、図５の電源ＶＤＤＱとインターフェース３０１との間に直列に接続されたインピーダンスＺ０及び第一スイッチ５１０を有している。表現５００は、さらに、インターフェース３０１と電源ＶＳＳとの間に直列に接続されたインピーダンス素子Ｚ０／３及び第二スイッチ５２０を有している。制御信号ＤＡＴＡは、その値がそれぞれ高信号レベルあるいは低信号レベルである場合に、第一スイッチ５１０を閉あるいは開にする。逆に、制御信号ＤＡＴＡは、その値がそれぞれ低信号レベルあるいは高信号レベルである場合に、第二スイッチ５２０を閉あるいは開にする。
【００５２】
従って、等価回路表現５００は、スイッチ５１０を開にしてインピーダンスＺ０をディセーブルしつつスイッチ５２０を閉にして通信線をインピーダンスＺ０／３及び電源ＶＳＳに接続することにより、インターフェース３０１及び対応する通信線に低信号レベルで信号を送出する。同様に、等価回路表現５００は、スイッチ５１０を閉にしてインピーダンスＺ０を電源ＶＤＤＱと通信線との間に接続しつつスイッチ５２０を開にしてインピーダンスＺ０／３をディセーブルすることにより、通信線に高信号レベルで信号を送出する。図６及び図７において等価回路４００及び５００として表現された図５の配置３００の消費電力は、ＧＴＬあるいはＨＳＴＬクラスＩＩＩ信号のいずれを送信するように配置された場合においても、５０％のデューティサイクル約１７ｍＷのオーダーである。この消費電力は、前述のフォーマットで信号を送出する従来技術に係る双方向入出力ポートにおいて消費される電力の各半分である。
【００５３】
以上の説明は、本発明の一実施例に関するもので，この技術分野の当業者であれば、本発明の種々の変形例が考え得るが、それらはいずれも本発明の技術的範囲に包含される。例えば、前述されている実施例においては通信信号がＨＳＴＬ及びＧＴＬ標準に従って送出されるが、容易に理解されるように、本発明に従った入出力ポートは、例えば相補型金属酸化物半導体（ＣＭＯＳ）、エミッタカップルドロジック（ＥＣＬ）、トランジスタ−トランジスタロジック（ＴＴＬ）、定電圧差分振幅（ＬＶＤＳ）、及び擬エミッタカップルドロジック（ＰＥＣＬ）等の他の標準に従う信号を送受信するために利用され得る。さらに、本発明に係る入出力ポートは、従来技術に係る標準に従わないような方式における信号の送受信のためにも用いられ得る。本発明は、毎秒５０Ｍビットあるいはそれ以上のデータレートでのチップ間通信に関して特に有用であるが、より低いデータレートにおける通信に対しても有用である。
【００５４】
【発明の効果】
以上述べたごとく、本発明によれば、集積回路の入出力ポートにおいて用いられる制御可能なインピーダンス配置が提供される。
【図面の簡単な説明】
【図１】従来技術に係る単一方向通信向け集積回路チップ配置を示す模式的なブロック図。
【図２】従来技術に係る双方向通信向け集積回路チップ配置を示す模式的なブロック図。
【図３】本発明に従った双方向通信向け集積回路チップ配置の実施例を示す模式的なブロック図。
【図４】図３に示した集積回路チップ配置の別の実施例を示す模式的なブロック図。
【図５】図３及び図４において用いられる本発明に係る制御可能インピーダンス配置の実施例を示す模式的なブロック図。
【図６】図５に示した配置の動作時の等価回路を示す模式的なブロック図。
【符号の説明】
１  第一集積回路
２  相互接続配線
２’  相互接続配線
４  出力ドライバ
５  入力バッファ
６  終端抵抗
７、８  抵抗
１０  第二集積回路
１２  相互接続配線
１４  出力ドライバ
１５  入力バッファ
１６  終端抵抗
１７、１８  スイッチ
２０、２２  入出力ポート
１００  適応入出力ポート
１０１  第一集積回路
１０３  インターフェース
１０５  入力バッファ
１１０  インピーダンス配置
１１５  通信線
１２０、１２５、１３０、１３５  スイッチ可能インピーダンス素子
１４０  インピーダンス素子
１４５  スイッチ
１５０  適応入出力ポート
１５１  第二集積回路
２００  適応入出力ポート
２０１  第一集積回路
２１０  インピーダンス配置
２５０  適応入出力ポート
２５１  第二集積回路
３００  制御可能インピーダンス配置
３０１  インターフェース
３０５  インバータ
３１０、３１５  伝達ゲート
３２０  ＮＡＮＤゲート
３２５、３３０  トランジスタ
３３５  インバータ
３４０  トランジスタ
３４５  インバータ
３５０  ＮＯＲゲート
３５５  インバータ
３６０  トランジスタ
４００  等価回路
５００  等価回路
【図１】
0003554655.tif 000003
【図２】
0003554655.tif 000004
【図３】
0003554655.tif 000005
【図４】
0003554655.tif 000006
【図５】
0003554655.tif 000007
【図６】
0003554655.tif 000008