(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に制御電極を形成する工程と、
上記制御電極上に絶縁膜、アモルファスシリコン膜およびシリコン窒化膜を順次形成する工程と、
上記シリコン窒化膜を上記制御電極に対して自己整合的にパターニングしてチャネル保護膜を形成する工程と、
上記アモルファスシリコン膜の上記チャネル保護膜で覆われていない部分に不純物イオンを注入した後、上記アモルファスシリコン膜をパターニングして半導体層を形成する工程と、
上記チャネル保護膜と上記半導体層を覆うように金属膜を成膜し、この金属膜と上記半導体層との間にシリサイド層を形成する工程と、
上記金属膜をパターニングするためのマスクを、上記チャネル保護膜の上に開口を有し、また上記チャネル保護膜の端部と重なり部分を有する形状に形成する工程と、
上記マスクの開口から露出する上記金属膜をウエットエッチング法により除去し、そのサイドエッチングにより、上記マスク下で上記チャネル保護膜と重なる上記金属膜の部分およびこれに続く上記金属膜の部分を除去して、上記チャネル保護膜の両側に、このチャネル保護膜から離れた第一の電極と第二の電極を形成するウエットエッチング工程と、
このウエットエッチング工程の後、上記マスクを残した状態で、ドライエッチング法により、上記マスクで覆われていない上記シリサイド層と上記半導体層を除去するドライエッチング工程とを含み、
上記ドライエッチング工程では上記チャネル保護層と、上記第一、第二の電極との間に上記シリサイド層が残されることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
上記シリサイド層は、上記第一の電極および第二の電極として十分低抵抗な膜を構成できる膜厚を有するよう、上記金属膜の成膜時あるいは成膜後に熱処理が加えられることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
上記金属膜は多層膜により構成され、上記チャネル保護膜と重なる部分の上記金属膜を構成する最上層膜は、上記ウエットエッチング法により除去され、上記金属膜を構成する上記最上層膜以外の膜は、上記最上層膜をマスクとして選択的にエッチング除去されることを特徴とする請求項１または請求項２記載の薄膜トランジスタの製造方法。
【請求項４】
上記マスクと上記チャネル保護膜との重なり幅は、０. １μｍ以上かつ２. ０μｍ以下であることを特徴とする請求項１〜３のいずれか一項記載の薄膜トランジスタの製造方法。
【請求項５】
上記マスクは、感光性樹脂膜により構成されることを特徴とする請求項１〜４のいずれか一項記載の薄膜トランジスタの製造方法。
【請求項６】
上記マスクは、上記金属膜、上記シリサイド層および上記半導体層を構成するアモルファスシリコン膜と互いに選択エッチングが可能な絶縁膜または導電膜、あるいは上記絶縁膜と導電膜を積層した多層膜により構成されることを特徴とする請求項１〜５のいずれか一項記載の薄膜トランジスタの製造方法。
【請求項７】
上記マスクが導電膜により構成され、上記ドライエッチング工程後に除去されることを特徴とする請求項１〜６のいずれか一項記載の薄膜トランジスタの製造方法。
【請求項８】
請求項１記載の薄膜トランジスタの製造方法により製造されたことを特徴とする薄膜トランジスタ。
【請求項９】
請求項８記載の薄膜トランジスタを搭載した液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば液晶表示装置等に用いられる薄膜トランジスタ（以下、ＴＦＴと称する）およびその製造方法ならびにこれを搭載した液晶表示装置に関するものである。
【０００２】
【従来の技術】
図８および図９は従来の液晶表示装置に用いられる逆スタガ型のＴＦＴの製造工程を示す断面図および平面図である。なお、図８は図９のＤ−Ｄ線に沿った断面図である。図において、１は基板、２はゲート電極、３はゲート電極２を覆うように形成されたゲート絶縁膜、４はゲート絶縁膜３を介してゲート電極２上方に形成された半導体層、５はチャネル保護膜、１４はコンタクト層、７は金属膜、８は金属膜７と半導体層４およびコンタクト層１４を構成するアモルファスシリコン膜の界面に形成されたシリサイド層、１０はソース電極、１１はドレイン電極である。
【０００３】
次に、製造工程を説明する。まず図８−（ａ）に示すように、基板１上にスパッタ法によりクロム等の金属を３００〜５００ｎｍ程度成膜した後、パターニングしてゲート電極２を形成する。次に図８−（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３となるシリコン窒化膜を３００〜５００ｎｍ程度、アモルファスシリコン膜を５０〜１００ｎｍ程度、シリコン窒化膜を２００〜３００ｎｍ程度を順次形成した後、シリコン窒化膜をパターニングしてチャネル保護膜５を形成する。続いて、プラズマＣＶＤ法によりｎ型アモルファスシリコンを成膜した後、アモルファスシリコン膜およびｎ型アモルファスシリコン膜をパターニングし、半導体層４とコンタクト層１４を形成する。次に図８−（ｃ）および図９−（ｃ）に示すように、例えば一層目にクロム、二層目にアルミ等の金属膜７を成膜する。このとき、金属膜７とアモルファスシリコン膜の界面に、クロム等の金属とシリコンの化合物であるシリサイド層８が形成される。
次に図８−（ｄ）および図９−（ｄ）に示すように、金属膜７をパターニングし、チャネル保護膜５上で二つに分離したソース電極１０とドレイン電極１１を形成する。最後に図８−（ｅ）および図９−（ｅ）に示すように、ソース電極１０とドレイン電極１１を電気的に分離するため、ＣＦ４  とＯ２  の混合ガスを用いたドライエッチング、あるいはフッ酸を用いたウェットエッチングにより、ソース電極１０とドレイン電極１１およびチャネル保護膜５に覆われていない部分のシリサイド層８の除去を行い、続けてドライエッチングによりアモルファスシリコン膜（半導体層４）ｎ型アモルファスシリコン膜（コンタクト層１４）を除去し、逆スタガ型の薄膜トランジスタを製造する。
【０００４】
このようにして製造された逆スタガ型ＴＦＴでは、ゲート電極２とソース電極１０およびドレイン電極１１に重なり部分Ｗが生じて寄生容量が大きくなるという問題がある。そこで、チャネル保護膜５のパターニングにゲート電極２をマスクとする裏面露光技術を用い、チャネル保護膜５をゲート電極２に対して自己整合的に形成し、寄生容量を低減する方法が提案されているが、図１０に示すように、チャネル保護膜５上のソース電極１０とドレイン電極１１は、ゲート電極２と重なり部分Ｗを有している。
【０００５】
また、例えば図１１および図１２に示すように、ゲート電極２とソース電極１０およびドレイン電極１１との重なり部分をなくすことにより、寄生容量を一層低減させた自己整合型ＴＦＴを実現する方法が提案されている。まず図１１−（ａ）に示すように、基板１上にスパッタ法によりクロム等の金属を３００〜５００ｎｍ程度成膜した後、パターニングしてゲート電極２を形成する。次に図１１−（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３となるシリコン窒化膜を３００〜５００ｎｍ程度、アモルファスシリコン膜を５０〜１００ｎｍ程度、シリコン窒化膜を２００〜３００ｎｍ程度を順次形成した後、シリコン窒化膜をパターニングしてチャネル保護膜５を形成する。このとき、ゲート電極２をマスクとして、裏面露光によりシリコン窒化膜をパターニングしてもよい。続いて、リンイオンを全面に注入し、チャネル保護膜５に覆われていない部分のアモルファスシリコンをｎ型アモルファスシリコンに変えた後にパターニングし、ｎ型アモルファスシリコン部分を有する半導体層４を形成する。次に図１１−（ｃ）に示すように、例えば一層目にクロム、二層目にアルミ等からなる金属膜７を形成する。このとき、金属膜７とアモルファスシリコンの界面に、クロム等の金属とシリコンの化合物であるシリサイド層８が形成される。
【０００６】
次に図１１−（ｄ）および図１２−（ｄ）に示すように、金属膜７をパターニングしてソース電極１０とドレイン電極１１を形成する。このとき、ソース電極１０とドレイン電極１１はチャネル保護膜５の外側で二つに分割されるため、ソース電極１０およびドレイン電極１１とチャネル保護膜５との間には隙間が生じる。次に図１１−（ｅ）および図１２−（ｅ）に示すように、ソース電極１０およびドレイン電極１１とチャネル保護膜５との隙間の部分を被覆するレジスト１５を形成する。最後に図１１−（ｆ）および図１２−（ｆ）に示すように、ＣＦ４  とＯ２  の混合ガスを用いたドライエッチング、あるいはフッ酸を用いたウェットエッチングにより、ソース電極１０とドレイン電極１１およびレジスト１５に覆われていない部分のシリサイド層８の除去を行い、続けてドライエッチングによりアモルファスシリコン膜（半導体層４）を除去した後レジスト１５を剥離し、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全になくすことにより、寄生容量を一層低減させた自己整合型の薄膜トランジスタを製造する。
【０００７】
【発明が解決しようとする課題】
従来の、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分をなくした寄生容量の小さい自己整合型の薄膜トランジスタは、以上のような方法により製造されるので、ソース電極１０およびドレイン電極１１とチャネル保護膜５との隙間の部分を、次のエッチング処理から保護するためのレジスト１５形成工程が新たに必要となり、チャネル保護膜型ＴＦＴ製造におけるマスクを用いた写真製版工程の回数が、従来より一回増加するという問題があった。
【０００８】
この発明は、上記のような問題を解消するためになされたもので、ソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴ製造において、マスクを用いた写真製版工程の回数を従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係わる薄膜トランジスタの製造方法は、絶縁性基板上に制御電極を形成する工程と、制御電極上に絶縁膜、アモルファスシリコン膜およびシリコン窒化膜を順次形成する工程と、シリコン窒化膜を制御電極に対して自己整合的にパターニングしてチャネル保護膜を形成する工程と、上記アモルファスシリコン膜の上記チャネル保護膜で覆われていない部分に不純物イオンを注入した後、アモルファスシリコン膜をパターニングして半導体層を形成する工程と、チャネル保護膜と上記半導体層を覆うように金属膜を成膜し、この金属膜と半導体層との間にシリサイド層を形成する工程と、金属膜をパターニングするためのマスクを、チャネル保護膜の上に開口を有し、またチャネル保護膜の端部と重なり部分を有する形状に形成する工程と、マスクの開口から露出する金属膜をウエットエッチング法により除去し、そのサイドエッチングにより、上記マスク下で上記チャネル保護膜と重なる上記金属膜の部分およびこれに続く上記金属膜の部分を除去して、チャネル保護膜の両側に、このチャネル保護膜から離れた第一の電極と第二の電極を形成するウエットエッチング工程と、このウエットエッチング工程の後、マスクを残した状態で、ドライエッチング法により、マスクで覆われていないシリサイド層と半導体層を除去するドライエッチング工程とを含み、ドライエッチング工程ではチャネル保護層と、第一、第二の電極との間にシリサイド層が残されることを特徴とする。
【００１０】
また、シリサイド層は、第一の電極および第二の電極として十分低抵抗な膜を構成できる膜厚を有するよう、金属膜の成膜時あるいは成膜後に熱処理が加えられることを特徴とする。
また、金属膜は多層膜により構成され、チャネル保護膜と重なる部分の金属膜を構成する最上層膜は、ウエットエッチング法により除去され、金属膜を構成する最上層膜以外の膜は、最上層膜をマスクとして選択的にエッチング除去されることを特徴とする。
また、マスクとチャネル保護膜との重なり幅は、０. １μｍ以上かつ２. ０μｍ以下であることを特徴とする。
【００１１】
また、マスクは、感光性樹脂膜により構成されることを特徴とする。
また、マスクは、金属膜、シリサイド層および半導体層を構成するアモルファスシリコン膜と互いに選択エッチングが可能な絶縁膜または導電膜、あるいは絶縁膜と導電膜を積層した多層膜により構成されることを特徴とする。
また、マスクが導電膜により構成され、ドライエッチング工程後に除去されることを特徴とする。
【００１２】
さらに、この発明に係わる薄膜トランジスタは、上記薄膜トランジスタの製造方法により、製造されたことを特徴とする。
また、この発明に係わる液晶表示装置は、上記薄膜トランジスタを搭載したものである。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態である薄膜トランジスタ（ＴＦＴ）を図について説明する。図１および図２は本発明の実施の形態１によるＴＦＴの製造工程を示す断面図および平面図である。なお、図１は図２のＡ−Ａ線に沿った断面図である。図において、１は基板、２は制御電極（本実施の形態ではゲート電極）、３はゲート電極２を覆うように形成されたゲート絶縁膜、４はゲート絶縁膜３を介してゲート電極２上方に形成された半導体層、５は半導体層４上の一部分に形成されたチャネル保護膜、６は半導体層４を構成するアモルファスシリコン膜にリン等の不純物イオンを注入することにより形成されたｎ＋  型アモルファスシリコン膜からなるコンタクト部、７は金属膜、８は金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜の界面に形成されたシリサイド層、９はマスク、１０は第一の電極（本実施の形態ではソース電極）、１１は第二の電極（本実施の形態ではドレイン電極）である。
【００１４】
次に、製造工程を説明する。まず図１−（ａ）に示すように、基板１の表面にスパッタ法により例えばアルミ合金、クロム、タンタル等の金属を２００〜４００ｎｍ程度成膜した後、パターニングしてパターン幅が例えば５μｍ程度のゲート電極２を形成する。このとき、ゲート電極２の端面はテーパー形状に加工されることが、上層に形成される膜の断線等を防止するうえで望ましい。
次に図１−（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３となるシリコン窒化膜を４００ｎｍ程度、アモルファスシリコン膜を５０ｎｍ程度、シリコン窒化膜を２５０ｎｍ程度を連続して形成した後、上層に形成されたシリコン窒化膜を裏面露光を用いてパターニングし、チャネル保護膜５を形成する。裏面露光を用いたチャネル保護膜５のパターニング方法は、まずシリコン窒化膜上にポジレジストを塗布し、図２−（ｂ）の点線で示すような、ゲート電極２の幅より少し大きい幅を有するチャネル保護膜５のパターンが遮光膜パターンとして形成されたマスクを介して表面側から露光を行う。続いて裏面側からゲート電極２をマスクとして露光を行い、図２−（ｂ）の斜線部分に示すように、ゲート電極２形成領域以外の部分を露光する。この表面および裏面からの露光処理により露光された領域のポジレジストが現像処理により除去され、エッチングレジストが形成される。次にシリコン窒化膜のエッチング処理を行い、端面がゲート電極２の端面により自己整合的に形成されたチャネル保護膜５を形成する。
続いて、リンイオンを加速電圧１０〜３０ＫｅＶ、３×１０１５／ｃｍ２  程度で基板１全面に注入し、チャネル保護膜５が形成されていない部分のアモルファスシリコン膜の表面から所定の深さの領域をｎ＋  型アモルファスシリコン膜に変える。その後、トランジスタのチャネル部を形成するために、アモルファスシリコン膜、およびリンイオンの注入により形成されたｎ＋  型アモルファスシリコン膜を島状にパターニングし、半導体層４およびリンイオン注入部分であるコンタクト部６を形成する。
【００１５】
次に図１−（ｃ）に示すように、スパッタ法によりクロムを４００ｎｍ程度成膜し、金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。なお、金属膜７は、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００１６】
次に図１−（ｄ）および図２−（ｄ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上に開口を有し、チャネル保護膜５の両端部にそれぞれ例えば１μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（Indium Tin Oxide）膜が使用でき、またはこれらの感光性樹脂膜と単層膜によるニ層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００１７】
次に図１−（ｅ）および図２−（ｅ）に示すように、マスク９が形成された金属膜７をウェットエッチング法によりパターンエッチングして、ソース電極１０およびドレイン電極１１を形成する。このとき、チャネル保護膜５とソース電極１０およびドレイン電極１１が重なり部分を持たないよう、マスク９下の金属膜７を、マスク９のパターンより１μｍ以上サイドエッチングする（例えばサイドエッチング量Ｍを２μｍ程度とする）。このウエットエッチングにより、マスク９の開口から露出する金属膜７の部分を除去し、またそのサイドエッチングにより、マスク９下でチャネル保護膜５と重なる金属膜７の部分およびこれに続く金属膜７の部分を除去し、チャネル保護膜５の両側に、チャネル保護膜５から離れたソース電極１０とドレイン電極１１を形成する。金属膜７のエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ４  とＯ２  の混合ガス、ｎ＋  型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ６  とＯ２  を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する（図１−（ｆ）および図２−（ｆ））。このとき、シリサイド層８とｎ＋  型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）のエッチングは、ドライエッチング法を用いているため異方性が高く、金属膜７をサイドエッチングしたことによりマスク９の下に露出しているシリサイド層８はエッチングされない。
【００１８】
最後にマスク９を除去する（図１−（ｇ）および図２−（ｇ））。マスク９の除去は、マスク９の下には金属膜７をサイドエッチングしたことによる成膜等によっては埋めることのできない空間が生じ、以降の工程で不具合が生じる可能性があるため、マスク９が感光性樹脂膜のような除去が容易な材料により形成されている場合には除去することが望ましい。また、マスク９が導電膜により構成されている場合には、寄生容量が若干ではあるが大きくなるため、除去することが望ましい。ただし、マスク９がシリコン窒化膜やシリコン酸化膜等の絶縁膜により構成されている場合には、寄生容量には影響しないことから、マスク９の下の金属膜７をサイドエッチングしたことによる空間が以降の工程で不具合を生じなければ、マスク９は除去しなくともよい。
以上の工程により、ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程およびエッチング工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができる。
このようにして形成された自己整合型のＴＦＴと、このＴＦＴのドレイン電極１１と電気的に接続された透明導電膜からなる画素電極を、透明絶縁性基板上にマトリクス状に配列することにより構成されるＴＦＴアレイ基板に対して、他の透明絶縁性基板上に遮光膜、オーバーコート層等が形成された対向基板を、その表面に配向膜を形成した後対向させ、この両基板間に液晶を注入してシール剤で封入すると共に、対向するＴＦＴアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
【００１９】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のサイドエッチング量Ｍを減らすことにより、サイドエッチング量Ｍのばらつきを減らすことができると共に、サイドエッチング量Ｍのばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこのサイドエッチング量Ｍのばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、サイドエッチング量Ｍは３μｍ程度必要となり、サイドエッチング量Ｍのばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．  １μｍ以上が好ましい。
【００２０】
この発明によれば、金属膜７をエッチングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を、チャネル保護膜５と重なり部分を有するように形成したうえで、マスク９下の金属膜７をサイドエッチングにより除去して、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成し、その後マスク９を除去せずに、従来のソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした自己整合型のＴＦＴ製造においては必要であった、チャネル保護膜５とソース電極１０およびドレイン電極１１との隙間の部分をエッチングから保護するためのマスクとしても用いて、シリサイド層８およびｎ＋  型アモルファスシリコン膜（コンタクト部６）とアモルファスシリコン膜（半導体層４）を除去するため、自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少でき、またチャネル保護膜５とソース電極１０およびドレイン電極１１との重なり部分は、金属膜７のサイドエッチングにより除去するため、従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク数）およびエッチング回数を増やすことなく、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
【００２１】
また、本実施の形態によるＴＦＴは、表面にシリサイド層８を有するｎ＋  型アモルファスシリコン膜（コンタクト部６）がソース電極１０およびドレイン電極１１と重ならない部分において、ソース電極１０およびドレイン電極１１の端面への最短距離がすべて３μｍ以下に構成されているため、チャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわち、ソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離が３μｍ以下となり、比較的高抵抗であるシリサイド層８によりソース・ドレイン部分に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
【００２２】
また、本実施の形態によるＴＦＴをスイッチング素子として搭載した液晶表示装置においては、補助容量を小さく設計でき、高開口率化、表示ムラをなくし表示特性の向上および低製造コストを実現できる。
【００２３】
実施の形態２．
図３はこの発明の実施の形態２によるＴＦＴの製造工程を示す断面図である。図において、１２は金属膜７の下層膜、１３は金属膜７の上層膜である。なお、図１と同一部分については同符号を付し説明を省略する。
次に、製造工程を説明する。実施の形態１と同様の方法により、基板１の表面にゲート電極２、ゲート絶縁膜３、アモルファスシリコン膜からなる半導体層４、シリコン窒化膜からなるチャネル保護膜５、およびアモルファスシリコン膜にリンイオンを注入して形成されたｎ＋  型アモルファスシリコン膜からなるコンタクト部６を形成する。
【００２４】
次に図３−（ａ）に示すように、スパッタ法により下層膜１２としてクロムを１００ｎｍ程度、上層膜１３としてアルミ合金を３００ｎｍ程度成膜し、二層膜からなる金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。
ここで、金属膜７を二層膜により構成したのは、金属膜７の抵抗を低減するためである。金属膜７の上層膜１３を構成する材料は、ソース配線構成材料として十分低抵抗であれば、他の金属膜でもよい。また、金属膜７の下層膜を構成する材料としては、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００２５】
次に図３−（ｂ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上に開口を有し、チャネル保護膜５の両端部にそれぞれ例えば１μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（Indium Tin Oxide）膜が使用でき、またはこれらの感光性樹脂膜と単層膜によるニ層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００２６】
次にマスク９が形成された金属膜７をウェットエッチング法によりパターンエッチングして、ソース電極１０およびドレイン電極１１を形成する。金属膜７が二層膜により形成されている場合、まず図３−（ｃ）に示すように、上層膜１３を構成するアルミ合金膜を、リン酸、硝酸および酢酸を主成分とする一般的なアルミエッチング液を用い、チャネル保護膜５とソース電極１０およびドレイン電極１１が重なり部分を持たないよう、マスク９のパターンより１μｍ以上、例えば２μｍ程度サイドエッチングする。このウエットエッチングにより、マスク９の開口から露出する金属膜７の部分を除去し、またそのサイドエッチングにより、マスク９下でチャネル保護膜５と重なる金属膜７の部分およびこれに続く金属膜７の部分を除去し、チャネル保護膜５の両側に、チャネル保護膜５から離れたソース電極１０とドレイン電極１１を形成する。次に下層膜１２は、上層膜１３のパターンエッジに対してエッチングされるため、通常のエッチング（ジャストエッチング時間にエッチング残の発生しない余裕を見込んだ時間）を行いパターニングする（図３−（ｄ））。例えば下層膜１２がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。このようにして、二層膜構造を有する金属膜７をエッチングし、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成する。
【００２７】
次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ４  とＯ２  の混合ガス、ｎ＋  型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ６  とＯ２  を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する。このとき、シリサイド層８とｎ＋  型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）のエッチングは、ドライエッチング法を用いているため異方性が高く、金属膜７をサイドエッチングしたことによりマスク９の下に露出しているシリサイド層８はエッチングされない。
【００２８】
最後にマスク９を除去する（図３−（ｅ））。マスク９の除去は、マスク９の下には金属膜７をサイドエッチングしたことによる成膜等によっては埋めることのできない空間が生じ、以降の工程で不具合が生じる可能性があるため、マスク９が感光性樹脂膜のような除去が容易な材料により形成されている場合には除去することが望ましい。また、マスク９が導電膜により構成されている場合には、寄生容量が若干ではあるが大きくなるため、除去することが望ましい。ただし、マスク９がシリコン窒化膜やシリコン酸化膜等の絶縁膜により構成されている場合には、寄生容量には影響しないことから、マスク９の下の金属膜７をサイドエッチングしたことによる空間が以降の工程で不具合を生じなければ、マスク９は除去しなくともよい。
以上の工程により、ソース電極１０およびドレイン電極１１を低抵抗な材料により構成すると共に、重ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程およびエッチング工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができ、実施の形態１と同様の効果が得られる。
【００２９】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のサイドエッチング量Ｍを減らすことにより、サイドエッチング量Ｍのばらつきを減らすことができると共に、サイドエッチング量Ｍのばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこのサイドエッチング量Ｍのばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、サイドエッチング量Ｍは３μｍ程度必要となり、サイドエッチング量Ｍのばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．  １μｍ以上が好ましい。
【００３０】
実施の形態３．
図４および図５は本発明の実施の形態３によるＴＦＴの製造工程を示す断面図および平面図である。なお、図４は図５のＢ−Ｂ線に沿った断面図である。なお、図中の符号は図１および図２と同じであるので説明を省略する。
次に、製造工程を説明する。実施の形態１と同様の方法により、基板１の表面にゲート電極２、ゲート絶縁膜３、アモルファスシリコン膜からなる半導体層４、シリコン窒化膜からなるチャネル保護膜５、およびアモルファスシリコン膜にリンイオンを注入して形成されたｎ＋  型アモルファスシリコン膜からなるコンタクト部６を形成する。
【００３１】
次に図４−（ａ）に示すように、スパッタ法によりクロムを４００ｎｍ程度成膜し、金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。なお、金属膜７は、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００３２】
次に図４−（ｂ）および図５−（ｂ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上にそれぞれ例えば１μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜が使用でき、またはこれらの感光性樹脂膜と単層膜によるニ層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００３３】
次に図４−（ｃ）および図５−（ｃ）に示すように、マスク９が形成された金属膜７を通常のエッチング時間（ジャストエッチング時間にエッチング残の発生しない程度の余裕を見込んだ時間）エッチングを行い、マスク９のパターン通りに金属膜７をエッチングしてソース電極１０とドレイン電極１１を形成する。こときには、ソース電極１０とドレイン電極１１はチャネル保護膜５と重なり部分を有している。金属膜７のエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。
次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ４  とＯ２  の混合ガス、ｎ＋  型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ６  とＯ２  を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する（図４−（ｄ）および図５−（ｄ））。
次にマスク９下の金属膜７（ソース電極１０とドレイン電極１１）をウェットエッチング法により、マスク９のパターンより１μｍ以上サイドエッチングを行い（例えばサイドエッチング量Ｍを２μｍ程度とする）、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成する（図４−（ｅ）および図５−（ｅ））。金属膜７のサイドエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。
【００３４】
最後にマスク９を除去する（図４−（ｆ）および図５−（ｆ））。マスク９の除去は、マスク９の下には金属膜７をサイドエッチングしたことによる成膜等によっては埋めることのできない空間が生じ、以降の工程で不具合が生じる可能性があるため、マスク９が感光性樹脂膜のような除去が容易な材料により形成されている場合には除去することが望ましい。また、マスク９が導電膜により構成されている場合には、寄生容量が若干ではあるが大きくなるため、除去することが望ましい。ただし、マスク９がシリコン窒化膜やシリコン酸化膜等の絶縁膜により構成されている場合には、寄生容量には影響しないことから、マスク９の下の金属膜７をサイドエッチングしたことによる空間が以降の工程で不具合を生じなければ、マスク９は除去しなくともよい。
以上の工程により、ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができる。
【００３５】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のサイドエッチング量Ｍを減らすことにより、サイドエッチング量Ｍのばらつきを減らすことができると共に、サイドエッチング量Ｍのばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこのサイドエッチング量Ｍのばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、サイドエッチング量Ｍは３μｍ程度必要となり、サイドエッチング量Ｍのばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．  １μｍ以上が好ましい。
【００３６】
本実施の形態によれば、金属膜７をエッチングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を、チャネル保護膜５と重なり部分を有するように形成し、シリサイド層８およびｎ＋  型アモルファスシリコン膜（コンタクト部６）とアモルファスシリコン膜（半導体層４）を除去した後に、同じマスク９を用いてチャネル保護膜５と重なっている部分の金属膜７をサイドエッチングにより除去して、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成するため、従来のソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした自己整合型のＴＦＴ製造においては必要であった、チャネル保護膜５とソース電極１０およびドレイン電極１１との隙間の部分をエッチングから保護するためのマスクは不要となり、自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少でき、すなわち従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク数）を増やすことなく、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
【００３７】
また、本実施の形態によるＴＦＴは、表面にシリサイド層８を有するｎ＋  型アモルファスシリコン膜（コンタクト部６）がソース電極１０およびドレイン電極１１と重ならない部分において、ソース電極１０およびドレイン電極１１の端面への最短距離がすべて３μｍ以下に構成されているため、チャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわち、ソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離が３μｍ以下となり、比較的高抵抗であるシリサイド層８によりソース・ドレイン部分に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
【００３８】
また、本実施の形態によるＴＦＴをスイッチング素子として搭載した液晶表示装置においては、補助容量を小さく設計でき、高開口率化、表示ムラをなくし表示特性の向上および低製造コストを実現できる。
【００３９】
実施の形態４．
図６および図７は本発明の実施の形態４によるＴＦＴの製造工程を示す断面図および平面図である。なお、図６は図７のＣ−Ｃ線に沿った断面図である。なお、図中の符号は図１および図２と同じであるので説明を省略する。
次に、製造工程を説明する。実施の形態１と同様の方法により、基板１の表面にゲート電極２、ゲート絶縁膜３、アモルファスシリコン膜からなる半導体層４、シリコン窒化膜からなるチャネル保護膜５、およびアモルファスシリコン膜にリンイオンを注入して形成されたｎ＋  型アモルファスシリコン膜からなるコンタクト部６を形成する。
【００４０】
次にスパッタ法によりクロムを１２００ｎｍ程度成膜し、金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。なお、金属膜７は、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００４１】
次に図６−（ａ）および図７−（ａ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上にそれぞれ例えば０．  ５μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜が使用でき、またはこれらの感光性樹脂膜と単層膜による二層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００４２】
次に図６−（ｂ）および図７−（ｂ）に示すように、マスク９が形成された金属膜７を通常のエッチング時間（ジャストエッチング時間にエッチング残の発生しない程度の余裕を見込んだ時間）エッチングを行い、マスク９のパターン通りに金属膜７をエッチングしてソース電極１０とドレイン電極１１を形成する。こときには、ソース電極１０とドレイン電極１１はチャネル保護膜５と重なり部分を有している。金属膜７のエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。
次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ４  とＯ２  の混合ガス、ｎ＋  型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ６  とＯ２  を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する（図６−（ｃ）および図７−（ｃ））。
【００４３】
次に図６−（ｄ）および図７−（ｄ）に示すように、マスク９を除去する。
次に図６−（ｅ）および図７−（ｅ）に示すように、金属膜７（ソース電極１０とドレイン電極１１）を、上記の工程と同じエッチング液を用いて、８００ｎｍ程度エッチングできる条件でエッチング処理する。このとき、チャネル保護膜５上に重なっていた金属膜７（ソース電極１０とドレイン電極１１）がエッチング除去され、チャネル保護膜５とソース電極１０およびドレイン電極１１との重なり部分を除去できると共に、金属膜７は４００ｎｍ程度残るため、これをソース電極１０およびドレイン電極１１として用いることができる。
以上の工程により、ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができる。
【００４４】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のエッチング量を減らすことにより、横方向のエッチング量のばらつきを減らすことができると共に、このエッチング量のばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこの横方向のエッチング量のばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、必要なエッチング量は３μｍ程度必要となり、エッチング量のばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．  １μｍ以上が好ましい。
また、マスク９とチャネル保護膜５との重なり幅Ｌを金属膜７の厚みより小さく設計することにより、チャネル保護膜５と重なっている部分の金属膜７を除去する間には、金属膜７は完全にエッチングされないため、金属膜７のエッチング残部分をソース電極１０およびドレイン電極１１として用いる。金属膜７の初期膜厚としては、マスク９とチャネル保護膜５の重なり幅Ｌが０．  １μｍの場合、エッチング後の金属膜７が配線として機能するためには、金属膜７の初期膜厚として少なくとも０．  ３μｍ以上必要である。また、金属膜７を厚く形成すると、膜の応力が増加して基板の反りが大きくなり、搬送時等での不具合が生じる割合が増加するため、金属膜７の初期膜厚は２μｍ程度が限界である。
【００４５】
本実施の形態によれば、金属膜７をマスク９とチャネル保護膜５との重なり幅Ｌより厚く形成すると共に、金属膜７をエッチングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を、チャネル保護膜５と重なり部分を有するように形成し、シリサイド層８およびｎ＋  型アモルファスシリコン膜（コンタクト部６）とアモルファスシリコン膜（半導体層４）を除去した後にマスク９を除去し、金属膜７をマスクを用いずに再度エッチングして、チャネル保護膜５と重なっている部分の金属膜７を除去すると共に、残っている金属膜７によりソース電極１０およびドレイン電極１１を構成することにより、従来のソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした自己整合型のＴＦＴ製造においては必要であった、チャネル保護膜５とソース電極１０およびドレイン電極１１との隙間の部分をエッチングから保護するためのマスクは不要となり、自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少でき、すなわち従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク数）を増やすことなく、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
【００４６】
また、本実施の形態によるＴＦＴは、表面にシリサイド層８を有するｎ＋  型アモルファスシリコン膜（コンタクト部６）がソース電極１０およびドレイン電極１１と重ならない部分において、ソース電極１０およびドレイン電極１１の端面への最短距離がすべて３μｍ以下に構成されているため、チャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわち、ソース電極１０およびドレイン電極１１がエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離が３μｍ以下となり、比較的高抵抗であるシリサイド層８によりソース・ドレイン部分に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
【００４７】
また、本実施の形態によるＴＦＴをスイッチング素子として搭載した液晶表示装置においては、補助容量を小さく設計でき、高開口率化、表示ムラをなくし表示特性の向上および低製造コストを実現できる。
【００４８】
【発明の効果】
この発明の薄膜トランジスタの製造方法によれば、第一の電極および第二の電極が制御電極と重なり部分を持たない自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少できる。すなわち従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク枚数）を増やすことなく、第一の電極および第二の電極と制御電極との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
また、金属膜をウエットエッチングして第一の電極および第二の電極を形成するためのマスクを、チャネル保護膜の上に開口を有し、またチャネル保護膜の端部と重なり部分を有するように形成した上で、マスク下の金属膜をサイドエッチングにより除去して、チャネル保護膜から離れた第一の電極および第二の電極を形成し、その後マスクを除去せずに、チャネル保護膜と第一の電極および第二の電極との隙間の部分をエッチングから保護するためのマスクとしても用いて、チャネル保護膜上のシリサイド層および半導体層を異方性の高いドライエッチング法により除去するため、金属膜がサイドエッチングにより除去されマスク下に露出しているシリサイド層および半導体層はエッチングされず、従来のチャネル保護膜方ＴＦＴ製造における写真製版工程の回数（マスク数）およびエッチング回数を増やすことなく、第一の電極および第二の電極と制御電極との重なり部分をなくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
また、金属膜とアモルファスシリコン膜（半導体層）の界面に形成されるシリサイド層を加熱処理により厚膜化させ低抵抗化することにより、チャネル保護膜と第一電極および第二電極間のシリサイド層を介しての抵抗を低減できる。
【００４９】
また、金属膜を多層膜構造とすることにより、下層膜として半導体層とコンタクト性のよい金属を用い、他の層は別の機能を有する金属、例えば比抵抗の小さい金属により構成することができる。
【００５０】
また、マスクとチャネル保護膜との重なり幅を２μｍ以下にすることにより、チャネル保護膜と第一の電極および第二の電極の重なり部分をなくすために必要なチャネル保護膜上の金属膜のサイドエッチング量を減らせることにより、サイドエッチング量のばらつきを減らすことができると共に、サイドエッチング量のばらつきによって生じるチャネル保護膜と第一の電極および第二の電極間の距離、すなわち第一の電極および第二の電極がサイドエッチングにより除去され、電極としてシリサイド層のみが形成されている距離のばらつきを低減でき、更にこのサイドエッチング量のばらつきによって生じる、第一の電極および第二の電極と同時に形成されるソース配線の幅のばらつきも低減できる。また、マスクとチャネル保護膜との重なり幅を０. １μｍ以上にすることにより、写真製版工程時のずれや、ドライエッチング時のマスク下への回り込み等からマスク下のシリサイド層を保護することができる。
【００５１】
また、マスクを感光性樹脂膜により構成することにより、形成および除去が容易である。
また、マスクを、金属膜、シリサイド層および半導体層を構成するアモルファスシリコン膜と互いに選択エッチングが可能な絶縁膜または導電膜、あるいは絶縁膜と導電膜を積層した多層膜により構成することにより、エッチング処理における選択性において有利である。
また、マスクが導電膜により構成される場合は、この導電膜を除去することにより、このマスクによる寄生容量の発生を防止することができる。
【００５２】
さらにこの発明の薄膜トランジスタによれば、制御電極と第一の電極および第二の電極が重なり部分を有しない寄生容量の小さい自己整合型ＴＦＴを形成できると共に、チャネル保護膜と第一の電極および第二の電極間の比較的高抵抗であるシリサイド層の距離が小さくできるため、第一の電極・第二の電極に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
またこの発明の液晶表示装置によれば、制御電極と第一の電極および第二の電極が重なり部分を有しない寄生容量の小さい自己整合型ＴＦＴをスイッチング素子として搭載することにより、補助容量を小さく設計でき、高開口率化および表示ムラがなく表示特性の高い液晶表示装置を低製造コストで製造できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による薄膜トランジスタの製造工程を示す断面図である。
【図２】この発明の実施の形態１による薄膜トランジスタの製造工程を示す平面図である。
【図３】この発明の実施の形態２による薄膜トランジスタの製造工程を示す断面図である。
【図４】この発明の実施の形態３による薄膜トランジスタの製造工程を示す断面図である。
【図５】この発明の実施の形態３による薄膜トランジスタの製造工程を示す平面図である。
【図６】この発明の実施の形態４による薄膜トランジスタの製造工程を示す断面図である。
【図７】この発明の実施の形態４による薄膜トランジスタの製造工程を示す平面図である。
【図８】従来のこの種薄膜トランジスタの製造工程を示す断面図である。
【図９】従来の薄膜トランジスタの製造工程を示す平面図である。
【図１０】従来の他の薄膜トランジスタを示す断面図および平面図である。
【図１１】従来のさらに他の薄膜トランジスタの製造工程を示す断面図である。
【図１２】従来のさらに他の薄膜トランジスタの製造工程を示す平面図である。
【符号の説明】
１    基板、２    制御電極（ゲート電極）、３    ゲート絶縁膜、４    半導体層、
５    チャネル保護膜、６    コンタクト部、７    金属膜、８    シリサイド層、
９    マスク、１０    第一の電極（ソース電極）、
１１    第二の電極（ドレイン電極）、１２    下層膜、１３    上層膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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