(57)【特許請求の範囲】
【請求項１】
内部バスからＳＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）に対するリード要求を受け入れた時、システムクロック信号に同期する読み出し開始信号を出力する制御シーケンサと、
該制御シーケンサから読み出し開始信号を受け入れた時、前記ＳＤＲＡＭに信号遅延路を介して読み出しクロック信号の転送を開始する読み出し動作開始手段と、
前記ＳＤＲＡＭから前記読み出しクロック信号に同期させて出力されるリードデータを前記信号遅延路を介して受信して一時的に保持するためのリードデータ一時保持手段と、
前記信号遅延路を転送した後の前記読み出しクロック信号の一部を再度、前記信号遅延路を介して遅延クロックとして受け入れるクロック検出器とを含み、
前記制御シーケンサは、前記クロック検出器が前記遅延クロックを検出すると、前記リードデータ一時保持手段に対し前記システムクロック信号に同期させて格納許可信号を送出し、その後に前記リードデータ一時保持手段に対し前記システムクロック信号に同期させて読み出し許可信号を出力し、
前記リードデータ一時保持手段は、
前記信号遅延路を介して送られてくるリードデータを前記遅延クロックに同期して保持するリードデータ保持部と、
前記リードデータをビットデータ毎に記憶する受信バッファと、
前記格納許可信号を受けると前記リードデータ保持部のリードデータを前記遅延クロックに同期して前記受信バッファの所定の格納部に格納する受信バッファシーケンサと、
前記読み出し許可信号を受けると前記受信バッファに格納されているビットデータを前記システムクロック信号に同期して出力するマルチプレクサとを含むことを特徴とするシンクロナスＤＲＡＭ制御回路。
【請求項２】
請求項１に記載のシンクロナスＤＲＡＭ制御回路において、
前記受信バッファは、並列に配置される複数個のフリップフロップ回路を含み、
受信バッファシーケンサは、カウンタとデコーダの組み合せから成る回路を含むことを特徴とするシンクロナスＤＲＡＭ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シンクロナスＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）の読み出し動作を制御するシンクロナスＤＲＡＭ制御回路に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ制御回路（以後ＳＤＲＡＭコントローラと記す）は、自己の制御動作の基準になるシステムクロック信号（以後ＤＣＬＫと記す）からシンクロナスＤＲＡＭ（以後ＳＤＲＡＭと記す）のデータ読み出しを制御する読み出しクロック信号（以後ＳＣＬＫと記す）を生成する。このＳＣＬＫは、ＳＤＲＡＭコントローラ内部とＳＤＲＡＭコントローラが搭載されているプリント基板上でＴｄ１時間だけＤＣＬＫよりも遅延する。この遅延した信号をＳＣＬＫ（１）と定める。ＳＣＬＫ（１）はＳＤＲＡＭに供給される。
【０００３】
更に、ＳＤＲＡＭコントローラは、内部バスからリード要求を受け入れた時、アドレス／データ／制御信号を生成してＳＤＲＡＭに供給する。この時ＳＤＲＡＭは、ＳＣＬＫ（１）に同期させてＳＣＬＫ（１）の１周期分だけリードデータを取り込む。この取り込んだリードデータと共にＳＣＬＫ（１）を出力する。以後このＳＣＬＫ（１）の各周期毎にリードデータが取り込まれて出力される。
【０００４】
このリードデータは、ＳＤＲＡＭコントローラ内部とＳＤＲＡＭコントローラが搭載されているプリント基板上でＴｄ２時間（Ｔｄ１≒Ｔｄ２）だけ遅延する。同様にしてＳＤＲＡＭが出力したＳＣＬＫ（１）もＳＤＲＡＭコントローラ内部とＳＤＲＡＭコントローラが搭載されているプリント基板上でＴｄ２時間（Ｔｄ１≒Ｔｄ２）だけ遅延する。この信号をＳＣＬＫ（２）と定める。上記リードデータは、ＳＣＬＫ（２）に同期してＳＤＲＡＭコントローラに転送される。更に、ＳＣＬＫ（２）からＤＣＬＫにクロック変換される。ＳＤＲＡＭコントローラは、ＳＤＲＡＭに対してリード要求した後、所定のクロックサイクル経過後に所定のリードデータが受信できている筈であるとしてデータ信号を内部バスに向けて送出する。
【０００５】
【発明が解決しようとする課題】
ところで、上記のような従来の技術には次のような解決すべき課題があった。
ＳＣＬＫ（２）は、上記のようにＤＣＬＫよりもＴｄ１＋Ｔｄ２時間遅延している。従って、ＳＤＲＡＭコントローラがＳＤＲＡＭから上記リードデータとＳＣＬＫ（２）とを受け入れた時にＳＣＬＫ（２）の隣り合うパルスの周期内に収まっていて確定できたリードデータが、クロック信号をＳＣＬＫ（２）からＤＣＬＫに変換した途端に、上記周期内に収まらなくなり、確定できなくなる場合が発生していた。
【０００６】
この事態を防止するために、ＳＣＬＫ（２）のＤＣＬＫに対する遅延時間を短くするか、又は、クロック信号の周期を大きくすることが求められる。その結果、遅延時間を短くしようとしてＬＳＩ内部のレイアウトが難しくなったり、あるいは、クロック信号の周期を大きくするためにＤＣＬＫの周波数を下げる等の対策が求められた。
【０００７】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
内部バスからＳＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）に対するリード要求を受け入れた時、システムクロック信号に同期する読み出し開始信号を出力する制御シーケンサと、該制御シーケンサから読み出し開始信号を受け入れた時、前記ＳＤＲＡＭに信号遅延路を介して読み出しクロック信号の転送を開始する読み出し動作開始手段と、前記ＳＤＲＡＭから前記読み出しクロック信号に同期させて出力されるリードデータを前記信号遅延路を介して受信して一時的に保持するためのリードデータ一時保持手段と、前記信号遅延路を転送した後の前記読み出しクロック信号の一部を再度、前記信号遅延路を介して遅延クロックとして受け入れるクロック検出器とを含み、前記制御シーケンサは、前記クロック検出器が前記遅延クロックを検出すると、前記リードデータ一時保持手段に対し前記システムクロック信号に同期させて格納許可信号を送出し、その後に前記リードデータ一時保持手段に対し前記システムクロック信号に同期させて読み出し許可信号を出力し、前記リードデータ一時保持手段は、前記信号遅延路を介して送られてくるリードデータを前記遅延クロックに同期して保持するリードデータ保持部と、前記リードデータをビットデータ毎に記憶する受信バッファと、前記格納許可信号を受けると前記リードデータ保持部のリードデータを前記遅延クロックに同期して前記受信バッファの所定の格納部に格納する受信バッファシーケンサと、前記読み出し許可信号を受けると前記受信バッファに格納されているビットデータを前記システムクロック信号に同期して出力するマルチプレクサとを含むことを特徴とするシンクロナスＤＲＡＭ制御回路。
【０００９】
〈構成２〉
請求項１に記載のシンクロナスＤＲＡＭ制御回路において、
前記受信バッファは、並列に配置される複数個のフリップフロップ回路を含み、
受信バッファシーケンサは、カウンタとデコーダの組み合せから成る回路を含むことを特徴とするシンクロナスＤＲＡＭ制御回路。
【００１０】
〈作用〉
上記ＳＤＲＡＭから上記読み出しクロック信号に同期して出力され、上記信号遅延路で所定の時間遅延されたリードデータを、同一経路を通って同一時間遅延された読み出しクロック信号のタイミングで上記リードデータ一時保持手段に格納する。このようにして、リードデータが正確に保持された後に、上記制御シーケンサがリードデータの読み出し許可信号を送出するので、リードデータを確実に読み出すことができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
図１は、本発明の基本構成を示すブロック図である。
図１より、本発明のシンクロナスＤＲＡＭ制御回路（ＳＤＲＡＭコントローラ）は、制御シーケンサ１と、読み出し動作開始手段２と、信号遅延路３と、リードデータ一時保持手段４と、データ信号生成手段５とを備える。
【００１２】
図２は、本発明の回路図である。
本発明の一実施例を表している。以下に図１に基づいて、図２を引用しながら本発明の構成について説明する。
【００１３】
制御シーケンサ１は、内部バス７からリード要求を受け入れた時、読み出し開始信号を出力する部分である。又、下記信号遅延路３から下記読み出しクロック信号の一部（ＳＣＬＫ（２））を受け入れた時下記リードデータ一時保持手段４へリードデータ格納許可信号（ＭＡＣ）を送出して読み込み時のタイミングに合わせて、リードデータ（ＲＤ）を一時後記リードデータ一時保持手段４に格納させる部分である。
【００１４】
その後、制御シーケンサ１はリードデータ読み出し許可信号（ＲＡＣ）を出力してシステムクロック信号（ＤＣＬＫ）のタイミングでリードデータを転送させる。システムクロック信号（ＤＣＬＫ）は、クロック生成ブロック２０（図２）によって生成され供給されている。
【００１５】
読み出し動作開始手段２は、上記制御シーケンサ１から読み出し開始信号（ＳＲＳ）を受け入れて、読み出しクロック信号（ＳＣＬＫ）の転送を開始する部分である。一例としてクロック出力ゲート１１（図２）がこの役目を果たす。即ち、制御シーケンサ１（図２）は静止状態でＨ（ハイレベル）をクロック出力ゲート１１（図２）の一方の端子に出力している。従って、クロック出力ゲート１１（図２）は、他方の端子にシステムクロック（ＤＣＬＫ）を受け入れているが、出力はＨに静止したままである。
【００１６】
制御シーケンサ１（図２）は、内部バス７（図２）からリード要求が有った時Ｌ（ローレベル）をクロック出力ゲート１１（図２）に出力する。この時クロック出力ゲート１１（図２）は、他方の端子から受け入れているシステムクロック（ＤＣＬＫ）の出力を開始する。このシステムクロック（ＤＣＬＫ）が出力パッド１２（図２）を介してＳＤＲＡＭ６（図２）に転送され、読み出しクロック信号（ＳＣＬＫ（１））となる。尚、以後読み出しクロック信号ＳＣＬＫは、後記遅延時間が加わる毎に（ＳＣＬＫ（１））、（ＳＣＬＫ（２））と符号が変わるので注意を要する。
【００１７】
信号遅延路３は、上記読み出し動作開始手段２から読み出しクロック信号（ＳＣＬＫ）を受け入れて所定の時間遅延させてＳＤＲＡＭへ転送すると共にＳＤＲＡＭへ転送する読み出しクロック信号（ＳＣＬＫ（１））の一部を更に遅延させ、（ＳＣＬＫ（２））として制御シーケンサ１へ転送する部分である。即ち、各々の転送毎に所定の時間、信号遅延させる部分である。
【００１８】
この部分は、遅延線などを用いて１デバイスとして構成されるものではない。読み出しクロック信号（ＳＣＬＫ）等がＳＤＲＡＭコントローラ１０（図２）内部やプリント基板上で遅れるＴｄ１時間をまとめて概念化したものである。ここでプリント基板上の遅延時間は、通常、基板上への部品のレイアウト配置等によって発生する。
【００１９】
従って、ＳＤＲＡＭ６（図２）へ転送する読み出しクロック信号（ＳＣＬＫ）は上記の通りＴｄ１時間遅延して（ＳＣＬＫ（１））となる。更に、この（ＳＣＬＫ（１））の一部が分岐され、入力パッド１３（図２）を介して制御シーケンサ１（図２）へ転送される時に再度Ｔｄ２時間遅延して（ＳＣＬＫ（２））となる。通常の場合は、Ｔｄ１≒Ｔｄ２である。
【００２０】
同様にして、ＳＤＲＡＭ６（図２）から出力され、入出力パッド１８（図２）を介して下記リードデータ一時保持手段４（図２）へ転送されるリードデータ（ＲＤ）も同様の経路をたどるのでＴｄ２時間遅延されることになる。
【００２１】
リードデータ一時保持手段４は、ＳＤＲＡＭ６（図２）が、読み出しクロック信号（ＳＣＬＫ（１））の各周期毎に上記信号遅延路３を介して転送するリードデータ（ＲＤ）を受け入れて一時保持する部分である。リードデータＦＦ１６−１（図２）、受信バッファシーケンサ１４（図２）、受信バッファ１５（図２）、マルチプレクサ１７（図２）がこの役目を果たす。
【００２２】
即ち、ＳＤＲＡＭ６（図２）が読み出しクロック信号（ＳＣＬＫ（１））の各周期毎に出力するリードデータ（ＲＤ）は、既にクロック信号（ＳＣＬＫ（１））と同様に、読み出し開始信号（ＳＲＳ）又はＤＣＬＫよりもＴｄ１時間遅れている。
【００２３】
更に、リードデータ（ＲＤ）は、入出力パッド１８（図２）、及びリードデータＦＦ１６−１（図２）を介して受信バッファ１５（図２）に到達するまでにＴｄ２時間遅れるため、読み出し開始信号（ＳＲＳ）又はＤＣＬＫよりもＴｄ１＋Ｔｄ２時間遅れている。
【００２４】
一方、制御シーケンサ１（図２）の出力するリードデータ格納許可信号（ＭＡＣ）は、読み出しクロック信号（ＳＣＬＫ（２））と同期しているので読み出し開始信号（ＳＲＳ）よりもＴｄ１＋Ｔｄ２時間遅れている。その結果、受信バッファ１５（図２）に一時的に保持されるリードデータとリードデータ格納許可信号ＭＡＣのタイミングは、等しくなる。従って、リードデータが隣り合う読み出しクロック信号（ＳＣＬＫ（２））からはみ出ることがなく、正確に受信バッファ１５に一時保持されることになる。
【００２５】
しかる後に、制御シーケンサ１（図２）がリードデータ読み出し許可信号（ＲＡＫ）をマルチプレクサ１７（図２）へ送出する。リードデータは上記マルチプレクサ１７（図２）を介してリードデータＦＦ１６−２（図２）によってシステムクロック（ＤＣＬＫ）のタイミングで取り込まれる。このリードデータは、バイトアライナ１９（図２）とリードデータＦＦ１６−３（図２）を介して内部バス７へ出力され、他のブロックへ転送される。ここでバイトアライナ１９（図２）は、必要に応じてバイトの並びを並び変える部分である。
【００２６】
尚、アドレス／データ／制御信号生成４１、アドレス／制御信号Ｆ／Ｆ４２、ライトデータＦ／Ｆ４３、出力パッド４４等は、アドレス指定などで重要な役割を果たす部分であるが本発明の説明には直接関係しないので説明を割愛する。
【００２７】
〈具体例１の動作〉
図３は、本発明のタイミングチャートである。
縦軸は、上から順番に（１）システムクロック（ＤＣＬＫ）、（２）読み出し開始信号（ＳＲＳ）、（３）理想的なリードデータ、（４）理想的なデータ信号、（５）現実のリードデータ、（６）システムクロックＤＣＬＫの立ち上がりタイミング、（７）Ｔｄ１＋Ｔｄ２時間遅延後の読み出しクロック信号ＳＣＬＫ（２）、（８）本発明によるリードデータ、（９）リードデータ０、（１０）リードデータ１、（１１）リードデータ２を表している。横軸には、縦軸全項目共通の時間が表されている。
【００２８】
上記（１）、（２）、（３）、（４）は、比較例としてＣＡＳ、１クロック（一例）の理想的なタイミングで動作しているＩＣを表している。時刻Ｔ１の時に（２）読み出し要求（ＳＲＳ）を受け入れたＳＤＲＡＭは、読み出し要求よりも１クロック（ＤＣＬＫ）遅れて（３）リードデータ（理想）を出力する。ＳＤＲＡＭコントローラは、この出力を（１）システムクロックＤＣＬＫに同期したフリップフロップで受け入れて内部バスに供給する。
【００２９】
理想的には、（１）システムクロックＤＣＬＫのタイミングと、ＳＤＲＡＭからデータを読み出すための読み出しクロック信号（ＳＣＬＫ（１））（図２）のタイミングとが、完全に一致していることが求められる。この要求を満足する限り、（３）リードデータを受け入れるフリップフロップのタイミングＴ２、Ｔ３、Ｔ４、Ｔ５は、（３）リードデータのデータ確定部分（図上の腹の部分）に位置している。従って、データ信号（４）は、完全に確定される。
【００３０】
しかし、現実には、上記説明のように、ＳＤＲＡＭ６（図２）が読み出しクロック信号（ＳＣＬＫ（１））（図２）の各周期毎に取り込んで出力するリードデータ（ＲＤ）（図２）は、既に読み出しクロック信号（ＳＣＬＫ（１））（図２）と同様に、読み出し開始信号（ＳＲＳ）（図２）又はＤＣＬＫ（図２）よりもＴｄ１時間遅れている。
【００３１】
更に、リードデータ（ＲＤ）（図２）は、入出力パッド１８（図２）、及びリードデータＦＦ１６−１（図２）を介して受信バッファ１５（図２）に到達するまでにＴｄ２時間遅れている。従って、（５）リードデータ（現実）は、（４）リードデータ（理想）よりもＴｄ１＋Ｔｄ２時間遅れている。
【００３２】
その結果、（６）システムクロックの立ち上がりタイミングＤＣＬＫ（立ち上がり）は、必ずしもデータ確定部分（図上の腹の部分）には位置せず、不確定部分（図上の変化部分）に位置する場合が発生する。確定部分（図上の腹の部分）に対する不確定部分（図上の変化部分）の比は、システムクロックの周波数が高くなればなるほど大きくなる。
【００３３】
本発明では、上記のように制御シーケンサ１（図２）が、（１）システムクロック（ＤＣＬＫ）よりもＴｄ１＋Ｔｄ２時間遅れた（７）ＳＣＬＫ（２）（図２）を検知する。このＳＣＬＫ（２）（図２）にタイミングを一致させてリードデータＦＦ１６−１（図２）は、（５）リードデータ（現実）を受け入れる。従って、（５）リードデータ（現実）を受け入れるフリップフロップのタイミングｔ２、ｔ３、ｔ４、ｔ５は、データ確定部分（図上の腹の部分）に位置している。その結果、（５）リードデータ（現実）は、完全に確定された状態でリードデータＦＦ１６−１（図２）に受け入れられる。
【００３４】
（８）リードデータ（本発明）は、受信バッファ１５（図２）でビットデータに分解されて一時的に保持される。その状態が（９）リードデータ０、（１０）リードデータ１、（１１）リードデータ２に表されている。この状態は、データ確定部分（図上の腹の部分）が長くなったのと等価である。リードデータＦＦ１６−２（図２）は、マルチプレクサ１７（図２）を介して各ビットデータを受け入れる。この時データ確定部分は実質的に長くなっているので、（７）ＳＣＬＫ（２）から、（１）ＤＣＬＫへクロック変換されてもデータが不確定になることは無くなる。
【００３５】
〈具体例２〉
具体例２では、上記具体例１で説明したリードデータ一時保持手段の一実施例について回路図を用いて詳細に説明する。
図４は、リードデータ一時保持手段の回路図である。
図４より、リードデータ一時保持手段は、受信バッファシーケンサ１４と、３０−１〜３０−Ｎまで、複数個のデータ保持Ｆ／Ｆを含む受信バッファ１５と、リードデータＦＦ１６−１と、マルチプレクサ１７とを備える。
【００３６】
受信バッファシーケンサ１４は、制御シーケンサ１からリードデータ格納許可信号（ＭＡＣ）を受け入れて後記３０−１〜３０−Ｎまで、複数個のデータ保持Ｆ／Ｆ（記憶部）の中から所定の記憶部を選択してビットデータを格納させるビットデータ格納位置選択手段である。
【００３７】
即ち、後記リードデータＦＦ１６−１に読み出しクロック信号（ＳＣＬＫ（２））に同期して転送されてくるリードデータをビット毎に後記３０−１〜３０−Ｎまで、複数個のデータ保持Ｆ／Ｆに順番に格納させる部分である。その内部には、例えばカウンタとデコーダの組み合せから成る回路を含み、リングカウンタ回路を用いることもできる。
【００３８】
受信バッファ１５は、上記受信バッファシーケンサ１４から選択信号を受け入れて、リードデータＦＦ１６−１のリードデータを一時的に記憶する記憶部である。３０−１〜３０−Ｎまで複数個のデータ保持Ｆ／Ｆが、この役目を果たす。例えば並列に配置される複数個のフリップフロップ回路が用いられる。３０−１〜３０−Ｎまで複数個のデータ保持Ｆ／Ｆにリードデータが順番にビット毎に記憶される。
【００３９】
リードデータＦＦ１６−１は、ＳＤＲＡＭ６（図２）から転送されてくるリードデータを読み出しクロック信号（ＳＣＬＫ（２））のタイミングに一致させて受け入れる部分である。通常フリップフロップが用いられる。
【００４０】
マルチプレクサ１７は、制御シーケンサ１が送出するリードデータ読み出し許可信号（ＲＡＣ）に基づいて上記３０−１〜３０−Ｎまで複数個のデータ保持Ｆ／Ｆの中から所定のビットデータを選択して出力するビットデータ選択出力手段である。即ち、リードデータ読み出し許可信号（ＲＡＣ）に基づいて並列に配置される３０−１〜３０−Ｎまで複数個のデータ保持Ｆ／Ｆの中から１個を選択してそのビットデータを出力するスイッチである。通常マルチプレクサ回路が用いられる。
【００４１】
〈具体例２の動作〉
以上説明した構成によるリードデータ一時保持手段の動作を再度図３に戻って説明する。
リードデータＦ／Ｆ１６−１はＳＣＬＫ（２）のタイミングに一致させて（５）リードデータ（現実）を受け入れる。ＳＣＬＫ（２）とリードデータ（現実）は、共に（１）ＤＣＬＫよりもＴｄ１＋Ｔｄ２時間遅れているのでリードデータＦ／Ｆは、完全に確定した状態でリードデータを受け入れることができる。その状態が（８）リードデータ（本発明）に表されている。
【００４２】
受信バッファシーケンサ１４は、制御シーケンサ１からリードデータ格納許可信号（ＭＡＣ）を受け入れた時、（７）ＳＣＬＫ（２）のタイミングで連続して転送されてくるリードデータをデータ保持Ｆ／Ｆ３１−１からデータ保持Ｆ／Ｆ３１−１までの記憶部に順番に格納する。格納された状態が（９）リードデータ０、（１０）リードデータ１、（１１）リードデータ２に表されている。
【００４３】
マルチプレクサ１７は、制御シーケンサ１からリードデータ読み出し許可信号（ＲＡＣ）を受け入れた時、データ保持Ｆ／Ｆ３１−１からデータ保持Ｆ／Ｆ３１−１までの記憶部に格納されているビットデータを順番に取り込む。このリードリードデータ読み出し許可信号（ＲＡＣ）は、（１）ＤＣＬＫとタイミングが一致している。
【００４４】
その結果（５）リードデータ（現実）を制御するクロック信号は（７）ＳＣＬＫ（２）から（１）ＤＣＬＫへ変換されたことになる。ＳＣＬＫ（２）から（１）ＤＣＬＫにクロック変換されたリードデータはリードデータＦ／Ｆ、バイトアライナ１９を経て内部バス７（図２）へ転送される。
【００４５】
【発明の効果】
以上説明したように、上記ＳＤＲＡＭから上記読み出しクロック信号の各周期毎に取り込まれ、上記信号遅延路で所定の時間遅延されたリードデータを、同一経路を通って遅延された読み出しクロック信号のタイミングで一時上記リードデータ一時保持手段に格納する。このようにして、リードデータが正確に保持された後に、上記制御シーケンサが上記システムクロック（ＤＣＬＫ）に同期されたリードデータ読み出し許可信号を送出するので、上記読み出しクロック信号の各周期毎に取り込まれたリードデータが不確定になるのを防止することができる。その結果、遅延時間を短くしようとしてＬＳＩ内部のレイアウトが難しくなったり、あるいは、クロック信号の周期を大きくするためにＤＣＬＫの周波数を下げる等の対策をとる必要が無くなる。
【図面の簡単な説明】
【図１】本発明の基本構成を示すブロック図である。
【図２】本発明の回路図である。
【図３】本発明のタイミングチャートである。
【図４】リードデータ一時保持手段の回路図である。
【符号の説明】
１  制御シーケンサ
２  読み出し動作開始手段
３  信号遅延路
４  リードデータ一時保持手段
５  データ信号生成手段
６  ＳＤＲＡＭ
７  内部バス
【図１】
0003604372.tif 000002
【図２】
0003604372.tif 000003
【図３】
0003604372.tif 000004
【図４】
0003604372.tif 000005