(57)【特許請求の範囲】
【請求項１】
アナログ入力信号と拡散符号との相関を算出するマッチドフィルタを備えたＤＳ−ＣＤＭＡセルラシステムの信号受信装置であって、
該マッチドフィルタは、
アナログ入力信号を時系列で保持するサンプルホールド回路と、
該サンプルホールド回路に時系列で保持されているアナログ入力信号とレジスタから供給される拡散符号との相関を算出して出力する相関演算回路と
を備え、該レジスタは、
現在の拡散符号が格納される現符号レジスタと、
現在の拡散符号よりも１又は複数シンボル周期前までの遅延した拡散符号が格納される長遅延レジスタと、
該現符号レジスタ又は長遅延レジスタを前記マッチドフィルタに択一的に接続し、おのおのに格納された拡散符号を該相関演算回路に供給するレジスタ・マルチプレクサと
を備えていることを特徴とするＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
【請求項２】
前記サンプルホールド回路は、保持するサンプル数に対応した複数の入力を備え、所定のサンプリングタイミングで複数の入力を一つずつ切替えながら順次入力信号を取込んでアナログ入力信号を時系列で保持し、前記レジスタは、前記サンプルホールド回路のサンプリングタイミングに同期して、格納された拡散符号を循環シフトすることを特徴とする請求項１記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
【請求項３】
前記サンプルホールド回路は、一の入力を備え、所定のサンプリングタイミングで一の入力から順次入力信号を取込んでアナログ入力信号を時系列で保持し、前記レジスタは、前記サンプルホールド回路のサンプリングタイミングに同期して、格納された拡散符号を循環シフトすることを特徴とする請求項１記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
【請求項４】
アナログ入力信号と拡散符号との相関を算出するマッチドフィルタを備えたＤＳ−ＣＤＭＡセルラシステムの信号受信装置であって、
該マッチドフィルタは複数備えられ、当該複数のマッチドフィルタは、
前記拡散符号が所定の長さである短符号マッチドフィルタと、
前記拡散符号の符号長が該短符号マッチドフィルタよりも長い長符号マッチドフィルタと
が備えられ、
該長符号マッチドフィルタの相関ピークに基づいて短符号マッチドフィルタの１シンボル周期以上遅延した長遅延パスを検出する
ことを特徴とするＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
【請求項５】
前記長符号マッチドフィルタは止り木チャンネルに割当てられ、前記短符号マッチドフィルタはトラフィックチャンネルに割当てられている
ことを特徴とする請求項４記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
【請求項６】
前記現符号レジスタおよび前記長遅延レジスタの出力と前記レジスタ・マルチプレクサとの間には、位相・マルチプレクサが設けられ、該位相・マルチプレクサは、現符号レジスタ及び長遅延レジスタの各々の拡散符号を、現在の循環シフト状態またはそれ直前の循環シフト状態に対応したデータ列で、前記レジスタ・マルチプレクサに出力する
ことを特徴とする請求項１記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
【請求項７】
アナログ入力信号と拡散符号との相関を算出するマッチドフィルタを備えたＤＳ−ＣＤＭＡセルラシステムの信号受信装置であって、
該マッチドフィルタは、
アナログ入力信号を時系列で保持するサンプルホールド回路と、
該サンプルホールド回路に時系列で保持されているアナログ入力信号とレジスタから供給される拡散符号との相関を算出して出力する相関演算回路と
を備え、該レジスタは、
現在の拡散符号が格納される現符号レジスタと、
現在の拡散符号よりも１又は複数シンボル周期前までの遅延した拡散符号が格納される長遅延レジスタと、
該現符号レジスタ又は長遅延レジスタを前記マッチドフィルタに択一的に接続し、おのおのに格納された拡散符号を該相関演算回路に供給するレジスタ・マルチプレクサとを備え、かつ該レジスタ・マルチプレクサは、
前記現符号レジスタの拡散符号と長遅延レジスタの拡散符号との両者により同時に相関ピークが生じるピーク重複のタイミングでは、現符号レジスタの拡散符号と入力信号との相関演算を行い、この時の長遅延レジスタの拡散符号とマッチドフィルタとの対応関係が保持されるように、１チップ時間後のタイミングで長遅延レジスタの拡散符号と入力信号との相関演算を行い、その後、現符号レジスタの拡散符号と入力信号との相関演算が行い得るように復帰させる
ことを特徴とするＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ入力信号を時系列で保持する複数のサンプルホールド回路と、これらサンプルホールド回路に時系列で保持されているアナログ入力信号とレジスタから供給される拡散符号との相関を算出して出力する相関演算回路とを有するマッチドフィルタを備えたＤＳ−ＣＤＭＡセルラシステムの信号受信装置に関する。
【０００２】
【従来の技術】
この種ＣＤＭＡセルラシステムは、基地局および移動局の識別が可能であり、セル間にまたがった時間管理が不要なため、セル間非同期システムを実現する上で重要である。そして、このセル間非同期システムは、ＧＰＳなどの時間同期システムに依存することがなく、基地局システムが安価になる。
これに対し、時間同期システムは、基地局を信号の到達時間差で識別するため、基地局個別のロングコードは設定されておらず、基地局の誤認に基づく問題が生じる可能性がある。
ところで、移動局の信号受信装置では、実用システム実現のために、ロングコードとショートコードの合成コードの逆拡散の他に、マルチパスに対するフェージング補償、レーク合成の処理のみならず、初期セルサーチや周辺セルサーチのために複数の基地局の識別、評価を行うとともに、拡散率を可変として伝送速度を可変とし、通信速度の向上のためのマルチコード伝送にも対応する必要がある。
【０００３】
【発明が解決しようとする課題】
このようなＣＤＭＡセルラシステムは、信号受信装置が複雑かつ大規模なものになる可能性があり、移動局の信号受信装置の特性として好ましいことではない。特に、受信信号のマルチパスに１シンボル周期以上遅延した長遅延パスが存在する場合、トラフィックチャンネルでは１コードの処理に複数のマッチドフィルタが必要であり、回路規模は一層拡大する。
【０００４】
本発明は、このような背景のもとに創案されたもので、長遅延パスに対処し得る小型のＤＳ−ＣＤＭＡセルラシステムの信号受信装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係るＤＳ−ＣＤＭＡセルラシステムの信号受信装置は、現在の拡散符号を格納した現符号レジスタと、現在の拡散符号より１シンボル周期ずつ遅延した拡散符号を格納した１個または複数の長遅延レジスタとを切替えて使用し、１個のマッチドフィルタで、現在および長遅延のピークを受信するものである。
【０００６】
【発明の実施の形態】
次に、本発明に係るＤＳ−ＣＤＭＡセルラシステムの信号受信装置の実施の形態について、図面に基づいて説明する。
【０００７】
［実施例］
図１は、本発明の一実施の形態に係るＤＳ−ＣＤＭＡセルラシステムの信号受信装置に用いられる、マッチドフィルタの実施例のブロック図である。
図１において、信号受信装置における１個のマッチドフィルタは、アナログ入力信号Ｖｉｎがそれぞれ接続された複数のサンプルホールド回路ＳＨ１〜ＳＨｎを有し、これらサンプルホールド回路ＳＨ１〜ＳＨｎにおいてアナログ入力信号Ｖｉｎを保持する。
これらサンプルホールド回路ＳＨ１〜ＳＨｎは、システムクロックに呼応して動作し、順次アナログ入力信号Ｖｉｎのサンプルホールドを行う。
このように、サンプルホールド回路ＳＨ１〜ＳＨｎ間でのデータ転送を行わない構成とすることにより、本実施例のマッチドフィルタは、データの転送誤差を解消し得る。
【０００８】
サンプルホールド回路ＳＨ１〜ＳＨｎの出力は、対応するマルチプレクサＭＵＸ１〜ＭＵＸｎに入力される。
各マルチプレクサＭＵＸ１〜ＭＵＸｎは、拡散符号（１ビットの符号列）に呼応して、サンプルホールド回路ＳＨ１〜ＳＨｎの出力を２系統に振り分ける。
マルチプレクサＭＵＸ１〜ＭＵＸｎの各系統の出力信号は、加算回路ＡＤＤに入力され、加算回路ＡＤＤは拡散符号の「１」、「０」にそれぞれ対応した「ｐ」、「ｍ」の処理系を有する。
さらに、加算回路ＡＤＤの出力は、スケーラＳＣＡＬＥＲに入力され、適宜スケーリングが行われた出力信号Ｖｏｕｔが生成される。
【０００９】
前記サンプルホールド回路ＳＨ１〜ＳＨｎは、アナログ入力信号Ｖｉｎに対して並列に接続されて、順次アナログ入力信号Ｖｉｎを取込むようになっている。フィルタ演算は、サンプリングタイミングに同期して拡散符号を循環シフトさせることにより実行される。このときマルチプレクサＭＵＸ１〜ＭＵＸｎは、この循環シフトされる拡散符号に基づいて、高速で切替え制御される。
【００１０】
図３は、上述したマッチドフィルタをその構成に含む信号受信装置の回路構成を示す。
図３では、理解を容易にするため、上述した構成からなるマッチドフィルタの個数は８個に限定してあり、その中の２個のマッチドフィルタＭＦ０１、ＭＦ０２を止り木チャンネルグループＰｃｈに割当て、４個のマッチドフィルタＭＦ２１〜ＭＦ２４をトラフィックチャンネルグループＴｃｈに割当て、２個のマッチドフィルタＭＦ１１、ＭＦ１２を共用グループＣｃｈに割当てている。
【００１１】
止り木チャンネルグループＰｃｈおよび共用グループＣｃｈの４個のマッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２の出力は、４入力１出力のマルチプレクサＭＵＸｐ１〜ＭＵＸｐＳにそれぞれ入力される。
各マルチプレクサＭＵＸｐ１〜ＭＵＸｐＳは、４個のマッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２の出力を択一的に出力する。
各マルチプレクサＭＵＸｐ１〜ＭＵＸｐＳの出力には、マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳがそれぞれ接続されている。
各マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳは、止り木チャンネルグループＰｃｈ、共用グループＣｃｈのマッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２で生じたピークを１個ずつ保持する。
【００１２】
トラフィックチャンネルグループＴｃｈおよび共用グループＣｃｈの６個のマッチドフィルタＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４、ＭＦ１１、ＭＦ１２の出力は、６入力１出力のマルチプレクサＭＵＸｔ１〜ＭＵＸｔＲにそれぞれ入力されている。
各マルチプレクサＭＵＸｔ１〜ＭＵＸｔＲは、６個のマッチドフィルタＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４、ＭＦ１１、ＭＦ１２の出力を、択一的に出力する。
各マルチプレクサＭＵＸｔ１〜ＭＵＸｔＲの出力には、マルチパス信号・サンプルホールド回路ＳＨｔ１〜ＳＨｔＲがそれぞれ接続されている。
各マルチパス信号・サンプルホールド回路ＳＨｔ１〜ＳＨｔＲは、トラフィックチャンネルグループＴｃｈ、共用グループＣｃｈで生じたピークを１個ずつ保持する。
さらに、止り木チャンネルグループＰｃｈ、トラフィックチャンネルグループＴｃｈ、共用グループＣｃｈのマッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２、ＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４のそれぞれ出力は、ピーク検出回路ＰＤにも入力されている。
ピーク検出回路ＰＤは、上記マッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２、ＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４のそれぞれ出力における相関ピークを検出、平均し、その平均電力をソーティングして、抽出すべきピークを選択し、選択されたピークの位相を登録する。
その上で、ピーク検出回路ＰＤは、マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳ及びＳＨｔ１〜ＳＨｔＲに対するコントロール信号を出力する。このコントロール信号は、デコーダＤＥＣｐ、ＤＥＣｔによりデコードされて、各マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳおよびＳＨｔ１〜ＳＨｔＲのサンプリング信号が生成される。
これによって、前記マッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２、ＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４の全部または一部について、このサンプリング信号に基づいて、ピーク検出、選択が行われる。
【００１３】
共用グループＣｃｈは、止り木チャンネルＰｃｈ側、トラフィックチャンネルＴｃｈ側のいずれにも適用できる。
従って、トラフィックチャンネルＴｃｈは、４〜６チャンネルの範囲でそのチャンネル数が可変であり、止り木チャンネルＰｃｈは、２〜４チャンネルの範囲でそのチャンネル数が可変である。
このように、本実施の形態では、共用グループＣｃｈを設けて、トラフィックチャンネルＴｃｈおよび止り木チャンネルＰｃｈのチャンネル数を可変としたので、通信形態の自由度を高めることができる。
【００１４】
各マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳ、ＳＨｔ１〜ＳＨｔＲの出力には、Ａ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳ、ＡＤｔ１〜ＡＤｔＲがそれぞれ接続されている。
これらＡ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳ、ＡＤｔ１〜ＡＤｔＲにより、マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳ、ＳＨｔ１〜ＳＨｔＲのアナログ出力は、デジタル信号に変換される。
Ａ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳの出力は、マルチパス信号・マルチプレクサＭＵＸ３１に入力され、Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲの出力は、マルチパス信号・マルチプレクサＭＵＸ３２に入力されている。
これらマルチパス信号・マルチプレクサＭＵＸ３１、ＭＵＸ３２は、マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳ、ＳＨｔ１〜ＳＨｔＲのデジタル変換されたデータを択一的に出力し、以後のフェージング補償およびレーク合成を時分割で実行させる。
この時分割処理により、フェージング補償およびレーク合成のための回路は、小規模となる。
なお、マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳそれぞれに対応させて設けたＡ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳに替えて、１個のＡ／Ｄ変換回路を設け、これを時分割で使用して、全てのマルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳの信号のデジタル化を行うことも可能である。Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲについても、同様である。
【００１５】
マルチパス信号・マルチプレクサＭＵＸ３１は、止り木チャンネルＰｃｈのピーク電力が生じた位相について、そのＡ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳの変換出力を、相関出力として順次メモリＭＥＭ３１に格納し、それらのＩ相、Ｑ相の信号は、フェージング補償回路ＰＣ３１によってフェージング補償される。
フェージング補償された信号は、レーク合成回路ＲＣＭＢ３１に入力され、レーク合成出力Ｓｏｕｔ１が生成される。
マルチパス信号・マルチプレクサＭＵＸ３２は、トラフィックチャンネルＴｃｈのピーク電力が生じた位相について、そのＡ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲの変換出力を、相関出力として順次メモリＭＥＭ３２に格納し、それらのＩ相、Ｑ相の信号は、フェージング補償回路ＰＣ３２によってフェージング補償される。
フェージング補償された信号は、レーク合成回路ＲＣＭＢ３２に入力され、レーク合成出力Ｓｏｕｔ２が生成される。
【００１６】
図４は、図３の回路の動作を説明するためのタイミングチャートで、マッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２による止り木チャンネルＰｃｈの処理を示す。ここでは、共用グループＣｃｈの２個のマッチドフィルタＭＦ１１、ＭＦ１２を止り木チャンネルグループＰｃｈに割当てている。
あるシンボル周期において、これらのマッチドフィルタＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２のいずれかで、合計５個のマルチパス信号（相関ピーク：図４中、「ピーク」で示す。）が生じたとき、マルチパス信号・サンプルホールド回路ＳＨｐ１〜ＳＨｐＳのうちの５個を用いて、そのサンプルホールド（図４中、Ｓ／Ｈで示す。）が行われる。
これらサンプルホールドデータは、Ａ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳによってデジタル化されて、マルチパス信号・マルチプレクサＭＵＸ３１により、メモリＭＥＭ３１に格納される（図４中、「メモリ」で示す）。
その後、格納データに対する、フェージング補償回路ＰＣ３１によるフェージング補償、さらにレーク合成回路ＲＣＭＢ３１によるレーク合成が行われる（図４中、「フェージング補償」、「レーク合成」で示す）。
【００１７】
ここで、仮に、トラフィックチャンネルＴｃｈに関して長遅延パスが生じ、トラフィックチャンネルＴｃｈの１シンボル周期以上遅延したマルチパス信号が存在する場合、トラフィックチャンネルＴｃｈのシンボル長が止り木チャンネルＰｃｈのシンボル長以下（例えば１／２）に設定されていれば、このトラフィックチャンネルＴｃｈの長遅延パスは、止り木チャンネルＰｃｈにおいてマルチパス信号として検出可能である。
すなわち、トラフィックチャンネルＴｃｈのシンボル長を止り木チャンネルＰｃｈの１／２とすると、図４の止り木チャンネルＰｃｈの各シンボル周期における後半部分に発生したマルチパスは、トラフィックチャンネルＴｃｈの長遅延パスである。
また、このような遅延プロファイルは、基本的には急激な変動を生じないので、あるシンボル周期の遅延プロファイルを、次周期の遅延プロファイルとして適用し得る。
従って、トラフィックチャンネルＴｃｈのマルチパスの位相はあらかじめ推定可能である。
【００１８】
次に、トラフィックチャンネルＴｃｈの長遅延パスを処理するために、トラフィックチャンネルＴｃｈに適用されたマッチドフィルタの拡散符号を格納するレジスタについて説明する。
図５は、このトラフィックチャンネルＴｃｈのマッチドフィルタの拡散符号を格納するレジスタのブロック図である。
トラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４それぞれに対する拡散符号の供給は、図５に示すように、２系統の演算レジスタ、すなわち現在の拡散符号を保持する現符号レジスタＣＡＬ−ＲＥＧ、および１シンボル周期（以上）遅延した長遅延パスを処理するための拡散符号を保持する長遅延レジスタＬＤＰ−ＲＥＧによって行われる。
この長遅延レジスタＬＤＰ−ＲＥＧには、現符号レジスタＣＡＬ−ＲＥＧよりも１シンボル周期遅延した拡散符号が格納される。
両レジスタＬＤＰ−ＲＥＧ、ＣＡＬ−ＲＥＧのパラレル出力は、レジスタ・マルチプレクサＲＭＵＸに接続され、いずれか一方のレジスタＬＤＰ−ＲＥＧ、ＣＡＬ−ＲＥＧの拡散符号がマッチドフィルタＭＦ２１〜ＭＦ２４それぞれに対する制御信号（拡散符号）ＭＵＸＣＮＴとして出力され、各マッチドフィルタＭＦ２１〜ＭＦ２４それぞれに設けられた図１に示すマルチプレクサＭＵＸ１、ＭＵＸ２、．．．、ＭＵＸｎを制御する。
拡散符号の現符号レジスタＣＡＬ−ＲＥＧへの入力は、１シンボル周期の終了直後に瞬間的に行う必要があり、前のシンボル周期で拡散符号をあらかじめ入力レジスタＩＮＰ−ＲＥＧに格納しておき、入力レジスタＩＮＰ−ＲＥＧから現符号レジスタＣＡＬ−ＲＥＧへ拡散符号のパラレル転送を行う。
その一方で、この入力レジスタＩＮＰ−ＲＥＧから現符号レジスタＣＡＬ−ＲＥＧへの拡散符号のパラレル転送の直前に、現符号レジスタＣＡＬ−ＲＥＧから長遅延レジスタＬＤＰ−ＲＥＧへの拡散符号のパラレル転送を行う。
これにより、現符号レジスタＣＡＬ−ＲＥＧよりも１シンボル周期遅れた（１シンボル周期前の）拡散符号が、長遅延レジスタＬＤＰ−ＲＥＧに格納されることになる。
レジスタ・マルチプレクサＲＭＵＸは、通常のマルチパスに対しては現符号レジスタＣＡＬ−ＲＥＧの拡散符号を各マッチドフィルタＭＦ２１〜ＭＦ２４に供給し、長遅延パスに対しては、長遅延レジスタＬＤＰ−ＲＥＧの拡散符号を各マッチドフィルタＭＦ２１〜ＭＦ２４に供給する。
これによって、トラフィックチャンネルＴｃｈの１個のマッチドフィルタＭＦ２１〜ＭＦ２４による長遅延パスの検出が可能になり、回路は小規模となる。
なお、図５では、トラフィックチャンネルＴｃｈについて長遅延パスは、１シンボル周期以下の遅延範囲におさまるものとして１個の長遅延レジスタＬＤＰ−ＲＥＧを設けた例を示すが、長遅延レジスタＬＤＰ−ＲＥＧの個数を増すことによって、２シンボル周期以上の長遅延パスの検出も可能となる。
【００１９】
また、１個のマッチドフィルタＭＦ２１〜ＭＦ２４において、通常のマルチパスと長遅延パスとは、時として同時に生じる可能性があり、このため長遅延レジスタＬＤＰ−ＲＥＧのクロック入力には、マルチプレクサＣＭＵＸを介して、クロックＣＫ１、ＣＫ２およびグランドＧＮＤが入力されている。
ここで、クロックＣＫ１は、図１に示すサンプルホールド回路ＳＨ１〜ＳＨｎのサンプリングタイミングに同期したクロックであり、クロックＣＫ２は、これよりも充分高速の、例えば４倍の速度のクロックである。
トラフィックチャンネルＴｃｈにおいて、通常のマルチパスによる相関ピークと長遅延パスによる相関ピークとが同時に生じるタイミングにおいては、レジスタ・マルチプレクサＲＭＵＸにより現符号レジスタＣＡＬ−ＲＥＧの拡散符号をマッチドフィルタＭＦ２１〜ＭＦ２４に供給し、長遅延レジスタＬＤＰ−ＲＥＧの拡散符号は使用しない。
これにより、マッチドフィルタＭＦ２１〜ＭＦ２４は、現符号レジスタＣＡＬ−ＲＥＧの拡散符号による、トラフィックチャンネルＴｃｈの通常のマルチパスの相関演算を行う。
このときには、マルチプレクサＣＭＵＸをグランドＧＮＤに切替え、長遅延レジスタＬＤＰ−ＲＥＧの循環シフトを停止する。
そして、次のタイミングで、マルチプレクサＣＭＵＸをグランドＧＮＤから切替え、レジスタ・マルチプレクサＲＭＵＸは、現符号レジスタＣＡＬ−ＲＥＧに替え、長遅延レジスタＬＤＰ−ＲＥＧを選択する。
これにより、１チップ時間遅れて、マッチドフィルタＭＦ２１〜ＭＦ２４は、長遅延レジスタＬＤＰ−ＲＥＧの拡散符号による、トラフィックチャンネルＴｃｈの長遅延パスの相関演算を行う。
これによって、トラフィックチャンネルＴｃｈにおいて、通常のマルチパスおよび長遅延パス両者の重複した相関ピークの検出が可能となる。
【００２０】
一方、上記クロックＣＫ１が入力されるサンプルホールド回路ＳＨ１〜ＳＨｎにおいては、図１に示すように、追加のサンプルホールド回路ＳＨＥＸが設けられている。そして、アナログ入力信号Ｖｉｎは、追加のサンプルホールド回路ＳＨＥＸにも接続されている。
追加のサンプルホールド回路ＳＨＥＸの出力は、同じく追加のマルチプレクサＭＵＸＥＸを介して、加算回路ＡＤＤのｐ側とｍ側に入力されている。
相関ピークの重複が、例えば、サンプルホールド回路ＳＨ１がアナログ入力信号Ｖｉｎをサンプリングした直後に生じるとすれば、そのときのサンプルホールド回路ＳＨ２のデータを追加のサンプルホールド回路ＳＨＥＸにも格納しておく。
この追加のサンプルホールド回路ＳＨＥＸへのデータの取込みは、サンプルホールド回路ＳＨ２の新たなデータ取込みと同時に行われる。
サンプルホールド回路ＳＨ１の新たなデータと現符号レジスタＣＡＬ−ＲＥＧの拡散符号による相関演算が終了すると、次は、同一データと長遅延レジスタＬＤＰ−ＲＥＧの拡散符号による演算が行われる。
しかし、サンプルホールド回路ＳＨ２のための新たなデータの取込みは行われるので、その取込み前にサンプルホールド回路ＳＨ２の旧データと同じデータを追加のサンプルホールド回路ＳＨＥＸに保存しておいて、この旧データを含むデータ列による演算を行う。
【００２１】
仮に、追加のサンプルホールド回路ＳＨＥＸを設けなかった場合、長遅延レジスタＬＤＰ−ＲＥＧによる相関演算のときには、保存しておくべき１個のアナログ入力信号Ｖｉｎが新たなアナログ入力信号Ｖｉｎに更新されてしまい、演算結果に誤差を生じる。
しかし、通常のＤＳ−ＣＤＭＡセルラシステムでは、タップ数（相関演算の乗算回数）が充分多いため、この誤差は無視し得る。
すなわち、通常のＤＳ−ＣＤＭＡセルラシステムでは、追加のサンプルホールド回路ＳＨＥＸを省略した構成でも、実現可能である。
【００２２】
追加のサンプルホールド回路ＳＨＥＸへの信号入力は、ピーク重複のタイミングにおいて行うことも可能であり、この場合は、ピーク重複を回避するまで、サンプルホールド回路ＳＨ１〜ＳＨｎに格納されたデータを更新せず、新たなデータを１個または複数の追加のサンプルホールド回路ＳＨＥＸに保持しておく。これによってピーク重複を１シンボル周期以上前から予測する必要が無くなる。
【００２３】
以上の動作を、図６のタイミングチャートに基づいて説明する。
止り木チャンネルＰｃｈのマッチドフィルタＭＦ０１で、ｋ番目のシンボル周期Ｔｋの相関演算が実行され、このシンボル周期Ｔｋ内で、トラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１で、ｋ番目および（ｋ＋１）番目のシンボル周期ｔｋ、ｔｋ＋１の相関演算が実行されたとする。
そして、止り木チャンネルＰｃｈのマッチドフィルタＭＦ０１に適用される拡散符号をＰＮ０１、トラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１に適用される拡散符号をＰＮ２１とする。
また、止り木チャンネルＰｃｈのｋ番目のシンボル周期Ｔｋにおける、止り木チャンネルＰｃｈのマッチドフィルタＭＦ０１の拡散符号ＰＮ０１は、Ｐ０１，ｋ、この止り木チャンネルＰｃｈのシンボル周期Ｔｋに対応するトラフィックチャンネルＴｃｈのシンボル周期ｔｋおよびｔｋ＋１における、トラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１の拡散符号ＰＮ２１はＰｋ、およびＰｋ＋１とする。
【００２４】
ここで、止り木チャンネルＰｃｈのマッチドフィルタＭＦ０１において、シンボル周期Ｔｋ内で、図６中にＰｅａｋ０１に示すような５つの相関ピークが生じたとき、止り木チャンネルＰｃｈのマッチドフィルタＭＦ０１のｋ番目のシンボル周期Ｔｋの後半で生じたピークは、トラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１のシンボル周期ｔｋの長遅延パスである。
この長遅延パスを、図６中でトラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１の相関出力を表すＰｅａｋ２１において破線でｋ番目の演算の周期ｔｋに示している。
この期間内では、通常のマルチパスによる相関ピークと長遅延パスによる相関ピークの重複は生じていないので、全ての相関ピークを後段のマルチパス信号・サンプルホールド回路ＳＨｔ１〜ＳＨｔＲによりサンプリングするだけで（図６中において、サンプリング結果をＳ／Ｈで示す）、トラフィックチャンネルＴｃｈの長遅延パスも抽出し得る。
しかし、トラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１のｋ＋３番目のシンボル周期ｔｋ＋３の相関出力の演算においては、本来ならば、図６中にＰＰで示す相関ピークの位置で、現在の拡散符号ＰＮ２１，ｋ＋３および長遅延パスの拡散符号ＰＮ２１，ｋ＋２によるピークが重なるが、前述のように長遅延パスの相関を遅延させることにより、同図中にＰＤで示すように、長遅延の拡散符号ＰＮ２１，ｋ＋２によるピークが遅延して生成され、重複が防止されている。
マルチパス信号・サンプルホールド回路ＳＨｔ１〜ＳＨｔＲは、このように生成された相関ピークをサンプリングする。
止り木チャンネルＰｃｈのマッチドフィルタＭＦ０１の相関出力は、メモリＭＥＭ３１に格納され、トラフィックチャンネルＴｃｈのマッチドフィルタＭＦ２１の相関出力はメモリＭＥＭ３２に格納される。
その後、図４の場合と同様に、図６のＰＨＣ０１、ＰＨＣ２１に示すように、フェージング補償回路ＰＣ３１、ＰＣ３２によってフェージング補償が実行され、さらに、レーク合成回路ＲＣＭＢ３１、ＲＣＭＢ３２によってレーク合成が行われる。
なお、追加のサンプルホールド回路ＳＨＥＸを複数設けておけば、複数回連続の相関ピーク重複に対処でき、正確な演算を行うことができる。
ここで、この重複回数をｄ回とすれば、｛１シンボル周期−１チップ時間｝、｛１シンボル周期−２チップ時間｝、．．．、｛１シンボル周期−（ｄ−１）チップ時間｝前のデータを順次保持し、これらを順次使用して、長遅延パスの相関ピークを出力する。
その後、長遅延レジスタＬＤＰ−ＲＥＧに対して１チップ時間内において（ｄ＋１）回の高速循環シフトを行い、長遅延レジスタＬＤＰ−ＲＥＧをシフト止めされない状態に戻す。
【００２５】
なお、このようなピーク重複回数が全体のタップ数に比較して小さいときは、追加のサンプルホールド回路ＳＨＥＸを省略することも可能であることはいうまでもない。
また、連続重複に対して、現符号レジスタＣＡＬ−ＲＥＧと、長遅延レジスタＬＤＰ−ＲＥＧとを交互に使用すれば、個々の長遅延パスの相関演算における誤差はアナログ入力信号Ｖｉｎ１個分となり、誤差を減少し得る。
このとき、長遅延レジスタＬＤＰ−ＲＥＧの個数も１個で足りるので、回路規模を小さくし得る。
【００２６】
マッチドフィルタの構成としては、図１に示した以外の構成も採用できる。
図２は、他のマッチドフィルタの構成を示すブロック図である。
図２においては、サンプルホールド回路ＳＨＡ１〜ＳＨＡｎを直列接続し、初段のサンプルホールド回路ＳＨＡ１に入力されたアナログ入力信号Ｖｉｎを順次後段のサンプルホールド回路ＳＨＡ２〜ＳＨＡｎに転送する。
サンプルホールド回路ＳＨＡ１〜ＳＨＡｎの出力は、マルチプレクサＳＭＵＸ１〜ＳＭＵＸｎを介して図１と同様のマルチプレクサＭＵＸ１〜ＭＵＸｎに接続され、これらマルチプレクサＭＵＸ１〜ＭＵＸｎの出力は、加算回路ＡＤＤで加算され、スケーラＳＣＡＬＥＲによりスケーリングされている。
サンプルホールド回路ＳＨＡｎの後段には、副サンプルホールド回路ＳＨＡＥＸが接続され、サンプルホールド回路ＳＨＡｎの出力は副サンプルホールド回路ＳＨＡＥＸに入力されている。
ところで、マルチプレクサＳＭＵＸ１〜ＳＭＵＸｎは２入力１出力であり、前記サンプルホールド回路ＳＨＡ１〜ＳＨＡｎの出力の他に、次段のサンプルホールド回路ＳＨＡ２〜ＳＨＡＥＸの出力がそれぞれ入力されている。
すなわち、マルチプレクサＳＭＵＸ１は、サンプルホールド回路ＳＨＡ１または次段のサンプルホールド回路ＳＨＡ２の出力を択一的に出力し、ｋ番目のマルチプレクサＳＭＵＸｋは、ｋ番目のサンプルホールド回路ＳＨＡｋまたは次段のｋ＋１番目のサンプルホールド回路ＳＨＡｋ＋１の出力を択一的に出力する。
【００２７】
このようなマッチドフィルタにおいて、現符号レジスタＣＡＬ−ＲＥＧの拡散符号による相関ピークと、長遅延レジスタＬＤＰ−ＲＥＧの拡散符号による相関ピークとが重複した場合、サンプルホールド回路ＳＨＡ１〜ＳＨＡｎをマルチプレクサＭＵＸ１〜ＭＵＸｎに対応させる接続により、現符号レジスタＣＡＬ−ＲＥＧの拡散符号によって相関ピークを算出し、次に、サンプルホールド回路ＳＨＡ２〜ＳＨＡＥＸをマルチプレクサＭＵＸ１〜ＭＵＸｎに対応させる接続により、長遅延レジスタＬＤＰ−ＲＥＧの拡散符号によって相関ピークを算出する。
その後、マルチプレクサＳＭＵＸ１〜ＳＭＵＸｎの接続を元に戻す。
なお、副サンプルホールド回路ＳＨＡＥＸを省略し得ること、連続ピーク重複に対して、副サンプルホールド回路ＳＨＡＥＸを複数設け、あるいは省略し得ることは、前記図１に示した実施例と同様である。
【００２８】
図７は、図１のマッチドフィルタＭＦにおけるサンプルホールド回路ＳＨ１〜ＳＨｎ、ＳＨＥＸ個々の回路図である。
図７において、例えば、前記サンプルホールド回路ＳＨ１は、入力信号Ｖｉ４（図１のアナログ入力信号Ｖｉｎに対応）が接続されたスイッチＳＷ４３と、このスイッチＳＷ４３に接続された入力キャパシタンスＣ４２と、この入力キャパシタンスＣ４２に接続された反転増幅回路ＩＮＶ４と、この反転増幅回路ＩＮＶ４の出力をその入力側に接続する帰還キャパシタンスＣ４１とを有する。
そして、スイッチＳＷ４３が閉成状態から開放状態に移行したときに、入力信号Ｖｉ４を保持する。
反転増幅回路ＩＮＶ４には、帰還キャパシタンスＣ４１と並列に、その入出力に接続されたリフレッシュスイッチＳＷ４２が接続され、入力キャパシタンスＣ４２の入力には、基準電圧Ｖｒｅｆを接続するリフレッシュスイッチＳＷ４４が接続されている。
基準電圧Ｖｒｅｆは、反転増幅回路ＩＮＶ４の閾値電圧と等しく、反転増幅回路ＩＮＶ４の入力は常に基準電圧Ｖｒｅｆであるため、リフレッシュスイッチＳＷ４４閉成時には、入力キャパシタンスＣ４２の両端が同電位となってその電荷が解消される。
リフレッシュスイッチＳＷ４２を閉成したときは、帰還キャパシタンスＣ４１の両端が短絡されるため、入力キャパシタンスＣ４２の電荷が解消される。
さらに、反転増幅回路ＩＮＶ４の入力にはグランドに接続されたスイッチＳＷ４１が接続され、スイッチＳＷ４１を閉成すると反転増幅回路ＩＮＶ４の入力はグランドに接続され、反転増幅回路ＩＮＶ４を構成するＣＭＯＳが飽和領域に移行し、電力消費が停止する。
なお、他のサンプルホールド回路ＳＨ２〜ＳＨｎ、ＳＨＥＸも、同様に構成されているので説明を省略する。
また、図２に示すサンプルホールド回路ＳＨＡ１は、図７の回路を２個スイッチを介して直列接続する構成であり、ここでは説明を省略する。
【００２９】
図８は、図７のサンプルホールド回路ＳＨ１中に示したスイッチＳＷ４１の構成を示す回路図である。
図８において、前記スイッチＳＷ４１は、入力信号Ｖｉｎ５に対してｐＭＯＳ、ｎＭＯＳを並列接続してなるトランジスタ回路Ｔ５と、このトランジスタ回路Ｔ５の出力に接続され、ｐＭＯＳ、ｎＭＯＳを並列接続し、かつその入出力を短絡させたダミートランジスタ回路ＤＴ５とよりなる。
トランジスタ回路Ｔ５およびダミートランジスタ回路ＤＴ５のゲートには、クロック信号ＣＬＫ０およびその反転信号が制御信号として入力されている。
制御信号は、インバータＩ５によって、トランジスタ回路Ｔ５のｐＭＯＳとｎＭＯＳについて相互に反転され、ダミートランジスタ回路ＤＴ５のｎＭＯＳとｐＭＯＳについて相互に反転されている。
なお、その他のスイッチＳＷ４２〜ＳＷ４４は同様に構成されているので説明を省略する。
なお、図２に記したｍ１〜ｍｎは、現在または長遅延の拡散符号であり、図１のように循環されることなくマルチプレクサＭＵＸ１〜ＭＵＸｎに供給される。
【００３０】
図９は、図１のマッチドフィルタＭＦの加算回路ＡＤＤの回路図である。
加算回路ＡＤＤには、図１におけるマルチプレクサＭＵＸ１〜ＭＵＸｎの第１経路出力Ｖｏ１１ｐ〜Ｖｏ１ｎｐ、および第２経路出力Ｖｏ１１ｍ〜Ｖｏ１ｎｍがそれぞれ接続されたキャパシタンスＣｐ１〜Ｃｐｎ、およびＣｍ１〜Ｃｍｎが設けられている。
キャパシタンスＣｐ１〜Ｃｐｎは出力が統合されて容量結合が構成され、かつその出力は反転増幅回路ＩＮＶ７１に入力されている。
反転増幅回路ＩＮＶ７１の出力は、帰還キャパシタンスＣＦ７１を介して、その入力側に接続されている。
キャパシタンスＣｍ１〜Ｃｍｎは、出力が統合されて容量結合が構成され、かつその出力は反転増幅回路ＩＮＶ７２に入力されている。
反転増幅回路ＩＮＶ７２の出力は、帰還キャパシタンスＣＦ７２を介して、その入力側に接続されている。
さらに、反転増幅回路ＩＮＶ７１の出力は、スイッチＲＳＷおよび中間キャパシタンスＣＣ７を介して、反転増幅回路ＩＮＶ７２に入力され、これによって加減算が可能とされている。
ここで、キャパシタンスＣｐ１〜Ｃｐｎ、Ｃｍ１〜Ｃｍｎ、ＣＣ７、ＣＦ７１、ＣＦ７２の容量比を式（１）のとおりとすると、出力電圧Ｖｏｕｔ６は式（２）のように表現される。
【数１】
0003582976.tif 000002
【００３１】
図１０は、図１のマッチドフィルタＭＦのマルチプレクサＭＵＸ１〜ｎの回路図である。
図１０において、例えば、マルチプレクサＭＵＸ１は、１対のマルチプレクサＭＵＸ９１、ＭＵＸ９２を有する。
マルチプレクサＭＵＸ９１は入力電圧Ｖｉｎ９、基準電圧Ｖｒｅｆにそれぞれ接続された１対のＣＭＯＳスイッチＴ９１１、Ｔ９１２よりなり、マルチプレクサＭＵＸ９２は、入力電圧Ｖｉｎ９、基準電圧Ｖｒｅｆにそれぞれ接続された１対のＣＭＯＳスイッチＴ９２１、Ｔ９２２よりなる。
ＣＭＯＳスイッチＴ９１１、Ｔ９２２には、入力電圧Ｖｉｎ９が接続され、ＣＭＯＳスイッチＴ９１２、Ｔ９２１には、基準電圧Ｖｒｅｆが接続されている。マルチプレクサＭＵＸ９１、ＭＵＸ９２は、制御信号ｃｔ１、ｃｔ２により制御され、制御信号ｃｔ１がハイレベルとなると、マルチプレクサＭＵＸ９１の出力Ｖｏｕｔ９１は入力電圧Ｖｉｎ９となり、同時にマルチプレクサＭＵＸ９２の出力Ｖｏｕｔ９２は基準電圧Ｖｒｅｆとなる。
逆に、制御信号ｃｔ２がハイレベルのときは、出力Ｖｏｕｔ９１は基準電圧Ｖｒｅｆとなり、出力Ｖｏｕｔ９２は入力電圧Ｖｉｎ９となる。
なお、他のマルチプレクサＭＵＸ２〜ＭＵＸｎも同様に構成されているので、その説明は省略する。
【００３２】
制御信号ｃｔ１は、プリ制御信号Ｐｃｔと、このプリ制御信号ＰｃｔをバッファＢ９１、Ｂ９２で遅延させた信号Ｐｃｔ’とをＮＯＲゲートＧ９１に入力して生成され、制御信号ｃｔ２は、同様の信号をＡＮＤゲートＧ９２に入力して生成されている。
制御信号ｃｔ１、ｃｔ２は、制御信号ｃｔ１の立下りから制御信号ｃｔ２の立上りまで、および制御信号ｃｔ２の立下りから制御信号ｃｔ１の立上りまでの期間において、両制御信号ｃｔ１、ｃｔ２はいずれもローレベルとなり、入力電圧Ｖｉｎ９出力と基準電圧Ｖｒｅｆ出力の重複が防止されている。
すなわち、乗数が高速で循環切替えされる場合にも、マルチプレクサＭＵＸ９１、ＭＵＸ９２の出力は安定であり、基準電圧Ｖｒｅｆに対する悪影響はない。
【００３３】
図１１は、長遅延レジスタＬＤＰ−ＲＥＧによる相関ピーク重複の処理のための、図５に示したマッチドフィルタの拡散符号を格納するためのレジスタの変形例回路を示す。
この回路では、長遅延レジスタＬＤＰ−ＲＥＧに加えて、副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧが設けられている。
副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧには、長遅延レジスタＬＤＰ−ＲＥＧと同一の拡散符号が、長遅延レジスタＬＤＰ−ＲＥＧよりも１チップ時間遅延した循環シフト状態で保持されている。
前述の長遅延レジスタＬＤＰ−ＲＥＧの循環シフトの停止に替えて、レジスタ・マルチプレクサＲＭＵＸを副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧに切替え、１チップ時間遅延した拡散符号に切替る。
これは、循環シフトの停止と等価な処理である。その後、長遅延レジスタＬＤＰ−ＲＥＧに切替えれば、その循環シフトの状態は通常の状態に復帰する。
そのため、副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧには、ゲートＧを介してクロックＣＫが入力され、長遅延レジスタＬＤＰ−ＲＥＧから副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧへの拡散符号転送後、１チップ時間だけクロックＣＫ入力を停止し得る。これによって循環シフト状態の遅延が行われる。
この回路では、図５の回路のように高速のクロックは不要なので、処理スピードに余裕の無いシステムでは本回路が有利であり、図５の回路は本変形例の回路に対して規模が小さいという利点がある。
【００３４】
相関ピークの重複が連続して生じる場合には、１チップ時間ずつ遅延量が増える複数の副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧを設け、連続回数だけ、より遅延量の多い副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧを順次選択する。
なお、図５の実施例と同様、現符号レジスタＣＡＬ−ＲＥＧと長遅延レジスタＬＤＰ−ＲＥＧとを交互に使用して、連続重複の処理を行う場合には、副サンプルホールド回路ＳＨＡＥＸは１個で足り、副長遅延レジスタＳＵＢ−ＬＤＰ−ＲＥＧも１個設ければよい。
【００３５】
図１２は、さらに他の変形例のレジスタの構成を示す。
この回路においては、入力レジスタＩＮＰ−ＲＥＧ、現符号レジスタＣＡＬ−ＲＥＧ、長遅延レジスタＬＤＰ−ＲＥＧには単一のクロックＣＫが入力され、現符号レジスタＣＡＬ−ＲＥＧ、長遅延レジスタＬＤＰ−ＲＥＧはその最終段が初段に帰還されている。
長遅延レジスタＬＤＰ−ＲＥＧ内の各データは、位相・マルチプレクサＰＭＵＸ１に入力され、現符号レジスタＣＡＬ−ＲＥＧの各データは、位相・マルチプレクサＰＭＵＸ２に入力されている。
位相・マルチプレクサＰＭＵＸ１、ＰＭＵＸ２は、現符号レジスタＣＡＬ−ＲＥＧ、長遅延レジスタＬＤＰ−ＲＥＧのデータ配列をそのまま、あるいはその直前（１チップ時間前）の循環シフト状態のデータ配列を後段に出力する。
位相・マルチプレクサＰＭＵＸ１、ＰＭＵＸ２の出力は、レジスタ・マルチプレクサＲＭＵＸに入力され、現符号レジスタＣＡＬ−ＲＥＧ出力または長遅延レジスタＬＤＰ−ＲＥＧ出力を、択一的に制御信号（拡散符号）ＭＵＸＣＮＴとして出力する。
【００３６】
図１３は、この位相・マルチプレクサＰＭＵＸ１の構成を示したものである。図１３において、位相・マルチプレクサＰＭＵＸ１は、長遅延レジスタＬＤＰ−ＲＥＧの初段（データＤ１で示す。）と第２段（データＤ２で示す。）とに対応した２入力１出力のデータ・マルチプレクサＤＭＵＸ１、第２段と第３段とに対応した２入力１出力のデータ・マルチプレクサＤＭＵＸ２、．．．、第（ｎ−１）段と最終段とに対応した２入力１出力のデータ・マルチプレクサＤＭＵＸｎ−１、最終段と初段とに対応したデータ・マルチプレクサＤＭＵＸｎとを有する。
ピーク重複のない通常の相関演算では、データ・マルチプレクサＤＭＵＸ１〜ＤＭＵＸｎはＤ１〜Ｄｎをそれぞれ出力する。そして、ピーク重複タイミングから１チップ時間遅れたタイミングで相関演算を行うときは、データ・マルチプレクサＤＭＵＸ１〜ＤＭＵＸｎからＤ２〜ＤｎおよびＤ１をそれぞれ出力する。
これは、１チップ時間前のＤ１〜Ｄｎに対応するデータであり、図５の回路で循環シフトを停止したの同様の効果が得られる。
このような構成においては、図５の回路のように、クロックＣＫ１を停止した後の高速クロックＣＫ２は不要であり、回路性能の確保が容易である。
なお、位相・マルチプレクサＰＭＵＸ２は、位相・マルチプレクサＰＭＵＸ１と同様に構成されているので説明を省略する。
また、複数チップ時間前のデータ列を再現し得るように多入力１出力のマルチプレクサを用いれば、複数演算レジスタのピーク重複や連続的ピーク重複に対応し得る。
【００３７】
なお、本発明は以上の構成に限定されるものではなく、１個または複数のマッチドフィルタに対して現符号レジスタおよび長遅延レジスタを切替可能に接続し、長遅延パスを検出する任意の構成を包含する。
【発明の効果】
本発明に係る信号受信装置は、現在の拡散符号を格納した現符号レジスタと、現在の拡散符号より１シンボル周期遅延した拡散符号を格納した長遅延レジスタとを切替えて使用し、１個のマッチドフィルタで現在および長遅延のピークを受信するので、小型の信号受信装置により長遅延パスに対処し得るという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明に係るマッチドフィルタを示すブロック図である。
【図２】他のマッチドフィルタを示すブロック図である。
【図３】図１のマッチドフィルタの後続の回路を示すブロック図である。
【図４】同マッチドフィルタで長遅延パスが生じない場合の動作を示すタイミングチャートである。
【図５】同マッチドフィルタの拡散符号の格納のためのレジスタを示すブロック図である。
【図６】長遅延パスの処理を含むマッチドフィルタの動作を示すタイミングチャートである。
【図７】図１のサンプルホールド回路を示す回路図である。
【図８】図７のスイッチを示す回路図である。
【図９】図１の加算回路を示す回路図である。
【図１０】図１のマルチプレクサを示す回路図である。
【図１１】長遅延パス処理における拡散符号格納のための他のレジスタを示すブロック図である。
【図１２】長遅延パス処理における拡散符号格納のためのさらに他のレジスタを示すブロック図である。
【図１３】図１２の回路における位相・マルチプレクサを示すブロック図である。
【符号の説明】
ＳＨ１〜ＳＨｎ、ＳＨＥＸ、ＳＨｐ１〜ＳＨｐＳ、ＳＨｍ１〜ＳＨｍｎ．．．サンプルホールド回路
ＭＵＸ１〜ＭＵＸｎ、ＳＭＵＸ１〜ＳＭＵＸｎ、ＭＵＸｐ１〜ＭＵＸｐＳ、ＭＵＸｔ１〜ＭＵＸｔＲ、ＭＵＸ３１、ＭＵＩＸ３２、ＣＭＵＸ、ＲＭＵＸ．．．マルチプレクサ
ＡＤＤ．．．加算回路
ＳＣＡＬＥＲ．．．スケ−ラ
ＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２、ＭＦ２１，ＭＦ２２、ＭＦ２３、ＭＦ２４．．．マッチドフィルタ
Ｐｃｈ．．．止り木チャンネルグループ
Ｃｃｈ．．．共用グループ
Ｔｃｈ．．．トラフィックチャンネルグループ
ＰＤ．．．ピーク検出回路
ＤＥＣｐ、ＤＥＣｔ．．．デコーダ
ＡＤｐ１〜ＡＤｐＳ、ＡＤｍ１〜ＡＤｍＲ．．．Ａ／Ｄ変換回路
ＭＥＭ３１、ＭＥＭ３２．．．メモリ
ＰＣ３１、ＰＣ３２．．．フェージング補償回路
ＲＣＭＢ３１、ＲＣＭＢ３２．．．レーク合成回路
ＩＮＰ−ＲＥＧ．．．入力レジスタ
ＣＡＬ−ＲＥＧ．．．現符号レジスタ
ＬＤＰ−ＲＥＧ．．．長遅延レジスタ
ＳＷ４１、ＳＷ４２、ＳＷ４３、ＳＬＳＷ１、ＳＲＳＷ１、ＳＬＳＷ２、ＳＲＳＷ２、ＲＳＷ．．．スイッチ
Ｃ４１、Ｃ４２、Ｃｐ１〜Ｃｐｎ、Ｃｍ１〜ＣＭｎ、ＣＣ７．．．キャパシタンス
Ｇ９１、Ｇ９２．．．論理ゲート
Ｂ９１、Ｂ９２．．．バッファ
ＩＮＶ４、ＩＮＶ７１、ＩＮＶ７２．．．反転増幅回路
Ｉ５、Ｉ９１、Ｉ９２、Ｉ６２、Ｉ７１〜Ｉ７８、Ｉ８．．．インバータ
Ｔ９１１、Ｔ９１２、Ｔ９２１、Ｔ９２２．．．ＣＭＯＳスイッチ
Ｐｃｔ、Ｐｃｔ’．．．プリ制御信号
ｃｔ１、ｃｔ２．．．制御信号
Ｖｒｅｆ．．．基準電圧
Ｖｉｎ、Ｖｉ４、Ｖｉｎ５、Ｖｏ１１ｐ〜Ｖｏ１ｎｐ、Ｖｏ１１ｍ〜Ｖｏ１ｎｍ、Ｖｉｎ９．．．  入力電圧
Ｖｏｕｔ、Ｓｏｕｔ１、Ｓｏｕｔ２、Ｖｏ４、Ｖｏｕｔ６．．．出力電圧。
【図１】
0003582976.tif 000003
【図２】
0003582976.tif 000004
【図３】
0003582976.tif 000005
【図４】
0003582976.tif 000006
【図５】
0003582976.tif 000007
【図６】
0003582976.tif 000008
【図７】
0003582976.tif 000009
【図８】
0003582976.tif 000010
【図９】
0003582976.tif 000011
【図１０】
0003582976.tif 000012
【図１１】
0003582976.tif 000013
【図１２】
0003582976.tif 000014
【図１３】
0003582976.tif 000015