【誤訳訂正書】
【提出日】平成29年7月3日(2017.7.3)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
プロセッサであって、
分散キャッシュの第１のキャッシュ部に対応し、前記プロセッサの複数の論理プロセッサの総数より少ない総数であって各々が監視されるべきアドレスを格納する複数のキャッシュ側アドレス監視格納位置を有するキャッシュ側アドレス監視ユニットと、
第１のコアに対応し、前記第１のコアの１つまたは複数の論理プロセッサの数と同数であって各々が監視されるべきアドレス及び前記第１のコアの異なる対応する論理プロセッサの監視状態を格納する複数のコア側アドレス監視格納位置を有するコア側アドレス監視ユニットと、
前記第１のキャッシュ部に対応し、監視されるべき追加のアドレスを格納するのに利用可能な未使用キャッシュ側アドレス監視格納位置がない場合にアドレス監視格納オーバーフローポリシを強制するキャッシュ側アドレス監視格納オーバーフローユニットと
を備える
プロセッサ。
【請求項２】
前記第１のコアに対応し、前記コア側アドレス監視ユニットに連結され、対応するコア側アドレス監視格納位置が、トリガの準備ができてトリガイベントが検出されたという監視状態を有する場合に、前記第１のコアの論理プロセッサをトリガするコア側トリガユニット
をさらに備える
請求項１に記載のプロセッサ。
【請求項３】
前記キャッシュ側アドレス監視ユニットに連結され、複数の異なる論理プロセッサからの同一の監視アドレスに対する複数の監視要求を、共通キャッシュ側アドレス監視格納位置に記録するキャッシュ側アドレス監視格納位置再利用ユニット
をさらに備える
請求項１または２に記載のプロセッサ。
【請求項４】
前記共通キャッシュ側アドレス監視格納位置は、前記同一の監視アドレスに対する前記複数の監視要求を提供した前記複数の異なる論理プロセッサを記録する構造を有する、
請求項３に記載のプロセッサ。
【請求項５】
前記プロセッサは、４０より多くのハードウェアスレッドを有し、
前記第１のキャッシュ部に対応する前記キャッシュ側アドレス監視ユニットの前記複数のキャッシュ側アドレス監視格納位置の前記総数は、少なくとも２０はあるが、前記４０より多くのハードウェアスレッドの総数より少ない、
請求項１から４の何れか一項に記載のプロセッサ。
【請求項６】
前記キャッシュ側アドレス監視ユニットの前記複数のキャッシュ側アドレス監視格納位置の前記総数は、前記複数のキャッシュ側アドレス監視格納位置のオーバーフローの確率が十万分の一以下となる前記プロセッサの前記複数の論理プロセッサの前記総数に対して十分である、
請求項１から５の何れか一項に記載のプロセッサ。
【請求項７】
監視されるべき第１のアドレスを示す命令に応答して、
前記キャッシュ側アドレス監視ユニットは、前記第１のアドレスを、キャッシュ側アドレス監視格納位置に格納し、
前記コア側アドレス監視ユニットは、前記第１のアドレスを、コア側アドレス監視格納位置に格納する、
請求項１から６の何れか一項に記載のプロセッサ。
【請求項８】
前記複数の論理プロセッサは、複数のハードウェアスレッドを含む、
請求項１から６の何れか一項に記載のプロセッサ。
【請求項９】
前記キャッシュ側アドレス監視格納オーバーフローユニットは、複数の読み出しトランザクションに共有状態を用いるように強制することを含む前記アドレス監視格納オーバーフローポリシを強制する、
請求項１から６の何れか一項に記載のプロセッサ。
【請求項１０】
前記キャッシュ側アドレス監視格納オーバーフローユニットは、保留中の監視要求を有する可能性がある全てのコアへ複数の無効化要求を送信することを含む前記アドレス監視格納オーバーフローポリシを強制する、
請求項１から６の何れか一項に記載のプロセッサ。
【請求項１１】
前記キャッシュ側アドレス監視格納オーバーフローユニットは、どのコアに保留中の監視要求を有する可能性があるかを判断するオーバーフロー構造をチェックする、
請求項１０に記載のプロセッサ。
【請求項１２】
複数の命令を処理するシステムであって、
相互接続と、
前記相互接続に連結され、かつ、キャッシュ部制御ユニットの第１のアドレス監視ユニット、コアインターフェースユニットの第２のアドレス監視ユニット、及び前記キャッシュ部制御ユニットのアドレス監視格納オーバーフローユニットを有するプロセッサと、
前記相互接続に連結されるダイナミックランダムアクセスメモリと、
前記相互接続に連結される無線通信デバイスと、
前記相互接続に連結される画像キャプチャデバイスと
を備え、
前記キャッシュ部制御ユニットの前記第１のアドレス監視ユニットは、分散キャッシュの第１のキャッシュ部に対応し、かつ、前記プロセッサの複数のハードウェアスレッドの総数より少ない総数であって各々が監視されるべきアドレスを格納する複数のアドレス監視格納位置を有し、
前記コアインターフェースユニットの前記第２のアドレス監視ユニットは、第１のコアに対応し、かつ、前記第１のコアの１つまたは複数のハードウェアスレッドの数と同数であって各々が監視されるべきアドレス及び前記第１のコアの異なる対応するハードウェアスレッドに対する監視状態を格納する、前記第２のアドレス監視ユニットの複数のアドレス監視格納位置を有し、
前記キャッシュ部制御ユニットの前記アドレス監視格納オーバーフローユニットは、前記第１のアドレス監視ユニットの全てのアドレス監視格納位置が用いられて監視要求に対してアドレスを格納するのに利用可能なものがない場合に、アドレス監視格納オーバーフローポリシを実施する、
システム。
【請求項１３】
前記アドレス監視格納オーバーフローユニットは、複数の読み出しトランザクションに共有状態を用いるように強制すること及び保留中の監視要求を有する可能性がある全てのコアへ複数の無効化要求を送信することを含む前記アドレス監視格納オーバーフローポリシを実施する、
請求項１２に記載のシステム。
【請求項１４】
前記プロセッサは、４０より多くのハードウェアスレッドを有し、
前記第１のアドレス監視ユニットの前記複数のアドレス監視格納位置の前記総数は、少なくとも２０はあるが、前記プロセッサの前記４０より多くのハードウェアスレッドの前記総数より少ない、
請求項１２または１３に記載のシステム。
【請求項１５】
前記プロセッサは、複数の異なるハードウェアスレッドからの同一の監視アドレスに対する複数の監視要求を共通アドレス監視格納位置に記録する、前記キャッシュ部制御ユニットのアドレス監視格納位置再利用ユニットをさらに有する、
請求項１２または１３に記載のシステム。
【請求項１６】
プロセッサにおける方法であって、
アドレスを示し、かつ、マルチコアプロセッサの第１のコアの第１の論理プロセッサにおいて前記アドレスへの複数の書き込みに対して監視することを示す第１の命令を受信する段階と、
前記第１の命令に応答して、
前記第１のコアに対応し、かつ、数が前記第１のコアの複数の論理プロセッサの数に等しい複数のコア側アドレス監視格納位置の第１のコア側アドレス監視格納位置に、前記第１の命令によって示された前記アドレスを格納する段階と、
分散キャッシュの第１のキャッシュ部に対応し、かつ、総数が前記マルチコアプロセッサの複数の論理プロセッサの総数より少ない複数のキャッシュ側アドレス監視格納位置の第１のキャッシュ側アドレス監視格納位置に、前記第１の命令によって示された前記アドレスを格納する段階と、
監視状態を投機状態に変更する段階と
を備える
方法。
【請求項１７】
前記アドレスをまた示し、第２のコアの第２の論理プロセッサにおいて前記アドレスへの複数の書き込みに対して監視することを示す第２の命令を受信する段階と、
前記第２のコアのための前記アドレスに対する監視要求を前記第１のキャッシュ側アドレス監視格納位置に記録する段階と
をさらに備える
請求項１６に記載の方法。
【請求項１８】
前記第２のコアのための前記アドレスに対する前記監視要求を前記第１のキャッシュ側アドレス監視格納位置に記録する段階は、前記マルチコアプロセッサの各コアに対応する異なるビットを有するコアマスクにおけるビットを変更する段階を含む、
請求項１７に記載の方法。
【請求項１９】
第２のアドレスを示し、前記第１の論理プロセッサにおいて前記第２のアドレスへの複数の書き込みに対して監視することを示す第２の命令を受信する段階と、
前記第１のキャッシュ部に対応する前記複数のキャッシュ側アドレス監視格納位置の中に利用可能な複数のキャッシュ側アドレス監視格納位置がないことを判断する段階と、
キャッシュ側アドレス監視格納位置オーバーフローモードに入ることを決定する段階と
をさらに備える
請求項１６から１８の何れか一項に記載の方法。
【請求項２０】
前記キャッシュ側アドレス監視格納位置オーバーフローモードにある間は、
前記第１のキャッシュ部に対応する全ての読み出しトランザクションに共有キャッシュコヒーレンシ状態を用いることを強制する段階と、
前記第１のキャッシュ部に対応する複数の無効化要求を、１つまたは複数の保留中の監視要求を有する可能性がある、前記マルチコアプロセッサの全てのコアへ送信する段階と
をさらに備える
請求項１９に記載の方法。
【請求項２１】
前記第１の論理プロセッサにおいて前記アドレスを示す第２の命令を受信する段階と、
前記第２の命令に応答して、前記監視状態をトリガ待ち状態に変更する段階と
をさらに備える
請求項１６から２０の何れか一項に記載の方法。
【請求項２２】
請求項１６から２１の何れかに一項に記載の方法を実行するプロセッサ。
【請求項２３】
請求項１６から２１の何れか一項に記載の方法を実行するための手段を含むプロセッサ。
【請求項２４】
コンピュータにより実行されるプログラムであって、
前記コンピュータにより実行された場合、前記コンピュータに請求項１６から２１の何れか一項に記載の方法を実行させるように動作可能である１つまたは複数の命令を格納する
プログラム。
【請求項２５】
相互接続、
前記相互接続に連結されるプロセッサ、
前記相互接続に連結される無線通信チップ、及び
前記相互接続に連結されるビデオカメラ
を備えるコンピュータシステムであって、
前記コンピュータシステムは、請求項１６から２１の何れか一項に記載の方法を実行する、
コンピュータシステム。
【請求項２６】
請求項２４に記載のプログラムを格納するコンピュータ可読記憶媒体。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４２
【訂正方法】変更
【訂正の内容】
【００４２】
一オーバーフローポリシとして、ブロック５７５では、方法は、全ての読み出しトランザクションに共有キャッシュコヒーレンシ状態を用いることを強制する段階を含んでよい。概念的には、これは、全ての読み出しトランザクションを監視要求として取り扱うとされてよい。オーバーフローモードに入ると、キャッシュ側アドレス監視ユニットはもはや、専用ストレージで複数の監視要求／アドレスを追跡することができなくなる。従って、キャッシュラインの排他的コピーを有することが可能なコアがない。例えば、キャッシュ側アドレス監視ユニットによって受信された任意の読み出し動作は、共有状態応答で処理され得る。対応するアドレスへ書き込む意図が、スヌープまたはブロードキャストが当該アドレスをキャッシュしたかもしれない複数のコアの全てに提供されるであろうということを保証するのに、そのような読み出しトランザクションに共有状態を用いることを強制することは、役に立ち得る。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】０１１１
【訂正方法】変更
【訂正の内容】
【０１１１】
第９実施例は、任意の先行の例のプロセッサを含み、キャッシュ側アドレス監視格納オーバーフローユニットは、複数の読み出しトランザクションに共有状態を用いることを強制することを含むアドレス監視格納オーバーフローポリシを強制する。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】０１３１
【訂正方法】変更
【訂正の内容】
【０１３１】
第３０実施例は、実質的に本明細書に開示されたような命令を実行するための手段を含むプロセッサまたは他の装置を有する。なお、本明細書によれば、以下の各項目もまた実施形態として開示される。
［項目１］
プロセッサであって、
分散キャッシュの第１のキャッシュ部に対応し、前記プロセッサの複数の論理プロセッサの総数より少ない総数であって各々が監視されるべきアドレスを格納する複数のキャッシュ側アドレス監視格納位置を有するキャッシュ側アドレス監視ユニットと、
第１のコアに対応し、前記第１のコアの１つまたは複数の論理プロセッサの数と同数であって各々が監視されるべきアドレス及び前記第１のコアの異なる対応する論理プロセッサの監視状態を格納する複数のコア側アドレス監視格納位置を有するコア側アドレス監視ユニットと、
前記第１のキャッシュ部に対応し、監視されるべき追加のアドレスを格納するのに利用可能な未使用キャッシュ側アドレス監視格納位置がない場合にアドレス監視格納オーバーフローポリシを強制するキャッシュ側アドレス監視格納オーバーフローユニットと
を備える
プロセッサ。
［項目２］
前記第１のコアに対応し、前記コア側アドレス監視ユニットに連結され、対応するコア側アドレス監視格納位置が、トリガの準備ができてトリガイベントが検出されたという監視状態を有する場合に、前記第１のコアの論理プロセッサをトリガするコア側トリガユニット
をさらに備える
項目１に記載のプロセッサ。
［項目３］
前記キャッシュ側アドレス監視ユニットに連結され、複数の異なる論理プロセッサからの同一の監視アドレスに対する複数の監視要求を、共通キャッシュ側アドレス監視格納位置に記録するキャッシュ側アドレス監視格納位置再利用ユニット
をさらに備える
項目１または２に記載のプロセッサ。
［項目４］
前記共通キャッシュ側アドレス監視格納位置は、前記同一の監視アドレスに対する前記複数の監視要求を提供した前記複数の異なる論理プロセッサを記録する構造を有する、
項目３に記載のプロセッサ。
［項目５］
前記プロセッサは、４０より多くのハードウェアスレッドを有し、
前記第１のキャッシュ部に対応する前記キャッシュ側アドレス監視ユニットの前記複数のキャッシュ側アドレス監視格納位置の前記総数は、少なくとも２０はあるが、前記４０より多くのハードウェアスレッドの総数より少ない、
項目１から４の何れか一項に記載のプロセッサ。
［項目６］
前記キャッシュ側アドレス監視ユニットの前記複数のキャッシュ側アドレス監視格納位置の前記総数は、前記複数のキャッシュ側アドレス監視格納位置のオーバーフローの確率が十万分の一以下となる前記プロセッサの前記複数の論理プロセッサの前記総数に対して十分である、
項目１から５の何れか一項に記載のプロセッサ。
［項目７］
監視されるべき第１のアドレスを示す命令に応答して、
前記キャッシュ側アドレス監視ユニットは、前記第１のアドレスを、キャッシュ側アドレス監視格納位置に格納し、
前記コア側アドレス監視ユニットは、前記第１のアドレスを、コア側アドレス監視格納位置に格納する、
項目１から６の何れか一項に記載のプロセッサ。
［項目８］
前記複数の論理プロセッサは、複数のハードウェアスレッドを含む、
項目１から６の何れか一項に記載のプロセッサ。
［項目９］
前記キャッシュ側アドレス監視格納オーバーフローユニットは、共有状態を用いるべく、複数の読み出しトランザクションを実行することを含む前記アドレス監視格納オーバーフローポリシを強制する、
項目１から６の何れか一項に記載のプロセッサ。
［項目１０］
前記キャッシュ側アドレス監視格納オーバーフローユニットは、保留中の監視要求を有する可能性がある全てのコアへ複数の無効化要求を送信することを含む前記アドレス監視格納オーバーフローポリシを強制する、
項目１から６の何れか一項に記載のプロセッサ。
［項目１１］
前記キャッシュ側アドレス監視格納オーバーフローユニットは、どのコアに保留中の監視要求を有する可能性があるかを判断するオーバーフロー構造をチェックする、
項目１０に記載のプロセッサ。
［項目１２］
複数の命令を処理するシステムであって、
相互接続と、
前記相互接続に連結され、かつ、キャッシュ部制御ユニットの第１のアドレス監視ユニット、コアインターフェースユニットの第２のアドレス監視ユニット、及び前記キャッシュ部制御ユニットのアドレス監視格納オーバーフローユニットを有するプロセッサと、
前記相互接続に連結されるダイナミックランダムアクセスメモリと、
前記相互接続に連結される無線通信デバイスと、
前記相互接続に連結される画像キャプチャデバイスと
を備え、
前記キャッシュ部制御ユニットの前記第１のアドレス監視ユニットは、分散キャッシュの第１のキャッシュ部に対応し、かつ、前記プロセッサの複数のハードウェアスレッドの総数より少ない総数であって各々が監視されるべきアドレスを格納する複数のアドレス監視格納位置を有し、
前記コアインターフェースユニットの前記第２のアドレス監視ユニットは、第１のコアに対応し、かつ、前記第１のコアの１つまたは複数のハードウェアスレッドの数と同数であって各々が監視されるべきアドレス及び前記第１のコアの異なる対応するハードウェアスレッドに対する監視状態を格納する、前記第２のアドレス監視ユニットの複数のアドレス監視格納位置を有し、
前記キャッシュ部制御ユニットの前記アドレス監視格納オーバーフローユニットは、前記第１のアドレス監視ユニットの全てのアドレス監視格納位置が用いられて監視要求に対してアドレスを格納するのに利用可能なものがない場合に、アドレス監視格納オーバーフローポリシを実施する、
システム。
［項目１３］
前記アドレス監視格納オーバーフローユニットは、共有状態を用いるべく複数の読み出しトランザクションを実行すること及び保留中の監視要求を有する可能性がある全てのコアへ複数の無効化要求を送信することを含む前記アドレス監視格納オーバーフローポリシを実施する、
項目１２に記載のシステム。
［項目１４］
前記プロセッサは、４０より多くのハードウェアスレッドを有し、
前記第１のアドレス監視ユニットの前記複数のアドレス監視格納位置の前記総数は、少なくとも２０はあるが、前記プロセッサの前記４０より多くのハードウェアスレッドの前記総数より少ない、
項目１２または１３に記載のシステム。
［項目１５］
前記プロセッサは、複数の異なるハードウェアスレッドからの同一の監視アドレスに対する複数の監視要求を共通アドレス監視格納位置に記録する、前記キャッシュ部制御ユニットのアドレス監視格納位置再利用ユニットをさらに有する、
項目１２または１３に記載のシステム。
［項目１６］
プロセッサにおける方法であって、
アドレスを示し、かつ、マルチコアプロセッサの第１のコアの第１の論理プロセッサにおいて前記アドレスへの複数の書き込みに対して監視することを示す第１の命令を受信する段階と、
前記第１の命令に応答して、
前記第１のコアに対応し、かつ、数が前記第１のコアの複数の論理プロセッサの数に等しい複数のコア側アドレス監視格納位置の第１のコア側アドレス監視格納位置に、前記第１の命令によって示された前記アドレスを格納する段階と、
分散キャッシュの第１のキャッシュ部に対応し、かつ、総数が前記マルチコアプロセッサの複数の論理プロセッサの総数より少ない複数のキャッシュ側アドレス監視格納位置の第１のキャッシュ側アドレス監視格納位置に、前記第１の命令によって示された前記アドレスを格納する段階と、
監視状態を投機状態に変更する段階と
を備える
方法。
［項目１７］
前記アドレスをまた示し、第２のコアの第２の論理プロセッサにおいて前記アドレスへの複数の書き込みに対して監視することを示す第２の命令を受信する段階と、
前記第２のコアのための前記アドレスに対する監視要求を前記第１のキャッシュ側アドレス監視格納位置に記録する段階と
をさらに備える
項目１６に記載の方法。
［項目１８］
前記第２のコアのための前記アドレスに対する前記監視要求を前記第１のキャッシュ側アドレス監視格納位置に記録する段階は、前記マルチコアプロセッサの各コアに対応する異なるビットを有するコアマスクにおけるビットを変更する段階を含む、
項目１７に記載の方法。
［項目１９］
第２のアドレスを示し、前記第１の論理プロセッサにおいて前記第２のアドレスへの複数の書き込みに対して監視することを示す第２の命令を受信する段階と、
前記第１のキャッシュ部に対応する前記複数のキャッシュ側アドレス監視格納位置の中に利用可能な複数のキャッシュ側アドレス監視格納位置がないことを判断する段階と、
キャッシュ側アドレス監視格納位置オーバーフローモードに入ることを決定する段階と
をさらに備える
項目１６から１８の何れか一項に記載の方法。
［項目２０］
前記キャッシュ側アドレス監視格納位置オーバーフローモードにある間は、
共有キャッシュコヒーレンシ状態を用いるべく、前記第１のキャッシュ部に対応する全ての読み出しトランザクションを実行する段階と、
前記第１のキャッシュ部に対応する複数の無効化要求を、１つまたは複数の保留中の監視要求を有する可能性がある、前記マルチコアプロセッサの全てのコアへ送信する段階と
をさらに備える
項目１９に記載の方法。
［項目２１］
前記第１の論理プロセッサにおいて前記アドレスを示す第２の命令を受信する段階と、
前記第２の命令に応答して、前記監視状態をトリガ待ち状態に変更する段階と
をさらに備える
項目１６から２０の何れか一項に記載の方法。
［項目２２］
項目１６から２１の何れかに一項に記載の方法を実行するプロセッサ。
［項目２３］
項目１６から２１の何れか一項に記載の方法を実行するための手段を含むプロセッサ。
［項目２４］
１つまたは複数の命令を格納する非一時的機械可読媒体を含む製造品であって、
前記１つまたは複数の命令は、機械により実行された場合、前記機械に項目１６から２１の何れか一項に記載の方法を実行させるように動作可能である、
製造品。
［項目２５］
相互接続、
前記相互接続に連結されるプロセッサ、
前記相互接続に連結される無線通信チップ、及び
前記相互接続に連結されるビデオカメラ
を備えるコンピュータシステムであって、
前記コンピュータシステムは、項目１６から２１の何れか一項に記載の方法を実行する、
コンピュータシステム。