(57)【特許請求の範囲】
【請求項１】
複数の行電極対と、前記行電極対に交差して配列された複数の列電極と、前記行電極対と列電極の各交差する点毎に画定される画素セルとを有するプラズマディスプレイパネルを、全ての前記行電極対に放電維持パルスに比して立ち上がり又は立ち下がりの緩やかな第１のリセットパルスを印加することにより全ての前記画素セル内に壁電荷を形成させる一斉リセット期間駆動と、前記行電極対に走査パルスを印加するとともに前記列電極に画素データパルスを印加して画素データに応じて点灯及び消灯画素を選択するアドレス期間駆動と、前記行電極対に交互に前記放電維持パルスを印加することにより放電発光状態を維持する維持放電期間駆動と、によって駆動するプラズマディスプレイパネルの駆動方法であって、
前記一斉リセット期間駆動において前記第１のリセットパルスの終了直後に前記行電極対の内の一方の行電極に第２のリセットパルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記第１のリセットパルスは、前記行電極対の内の一方の行電極に印加される所定極性のリセットパルスと、前記行電極対の内の他方の行電極に同時に印加される前記所定極性とは逆極性のリセットパルスとからなり、
前記第２のリセットパルスは、前記所定極性とは逆極性のパルスであることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記アドレス期間駆動において前記走査パルスの直前に前記行電極対にプライミングパルスを印加することを特徴とする請求項１又は２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記画素セル内の行電極の幅を３００μｍ以上としたことを特徴とする請求項１乃至３のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記画素セル内において前記行電極対を構成する行電極の各々は、行方向に伸長する本体部と、前記本体部から放電ギャップを介して互いに対向して突出した突出部と、を有することを特徴とする請求項１乃至３のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記突出部は、前記放電ギャップ近傍の幅広部と、この幅広部と前記本体部とを連結しかつ前記幅広部よりも幅の狭い幅狭部とを有することを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス表示方式の面放電型のプラズマディスプレイパネル（ＰＤＰ）の駆動方法に関する。
【０００２】
【従来の技術】
本出願人は、先に特願平７−９０９７７号の出願にてアドレスマージンが大幅に改善され、誤放電の無い正確な発光表示を得ることができるＰＤＰの駆動方法を提案している。
図５は、かかる駆動方法を示し、ＰＤＰに印加される各種パルスの印加タイミングを示す図である。
プラズマディスプレイパネルは、周知の如く、薄型の２次画面表示器の１つとして近時種々の研究がなされており、その１つにメモリ機能を有する交流型放電型マトリクス方式のプラズマディスプレイパネルが知られている。
図４は、かかるプラズマディスプレイパネルを含むプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
かかる図４において、駆動装置１００は、入力されたビデオ信号を１画素毎に対応したデジタルの画素データに変換して、この画素データに対応した画素データパルスをＰＤＰ（プラズマディスプレイパネル）１１の列電極Ｄ１  〜Ｄｍ  に印加する。ＰＤＰ１１は、上記列電極Ｄ１  〜Ｄｍ  、及びかかる列電極と直交し且つＸ及びＹなる一対にて１行を構成する行電極Ｘ１  〜Ｘｎ  及びＹ１  〜Ｙｎ  を備えている。これら列電極及び行電極対各々は図示せぬ誘電体を挟んで形成されており、１つの列電極及び行電極対が交差する部分に１つの画素セルが形成される。
【０００４】
駆動装置１００は、上記ＰＤＰ１１の全ての上記行電極対間に強制的に放電励起せしめて壁電荷を形成（もしくは消去）させるためのプライミングパルスＰＰｘ及びＰＰｙを発生してこれらをＰＤＰ１１の行電極Ｘ１  〜Ｘｎ  及びＹ１  〜Ｙｎ  夫々に印加する。又、駆動装置１００は、ＰＤＰ１１に上記画素データを書き込むための走査パルスＳＰ、放電発光を維持するための維持パルスＩＰｘ及びＩＰｙ、更に、維持放電発光を停止させるための消去パルスＥＰの各々を発生してこれらをＰＤＰ１１の行電極Ｘ１  〜Ｘｎ  及びＹ１  〜Ｙｎ  に印加する。
【０００５】
次に、各種駆動パルスの印加タイミングについて図５を参照して説明する。
図５において、先ず、駆動装置１００は、負電圧のリセットパルスＲＰｘを全ての行電極Ｘ１  〜Ｘｎ  に印加すると同時に、正電圧のリセットパルスＲＰｙを行電極Ｙ１  〜Ｙｎ  の各々に印加する。かかるリセットパルスの印加によりＰＤＰ１１の全ての行電極対問に放電が生じる。かかる放電により、各画素セル内において荷電粒子が発生し、その放電終息後に壁電荷が蓄積形成される（一斉リセット行程）。ここで、リセットパルスＲＰｘ，ＲＰｙは、表示に関係ないリセットパルスによる放電発光を抑え、コントラストを向上させるために、（長時定数）のパルスを用いている。
【０００６】
次に、駆動装置１００は、各行毎の画素データに対応した画素データパルスＤＰ１  〜ＤＰｎ  を順次、列電極Ｄ１  〜Ｄｎ  に印加する。駆動装置１００は、上記画素データパルスＤＰ１  〜ＤＰｎ  夫々の印加タイミングに同期して走査パルスＳＰを行電極Ｙ１  〜Ｙｎ  へ順次印加して行く。この際、かかる画素データパルスＤＰ、及び走査パルスＳＰが夫々列電極及び行電極に同時に印加された画素セルにのみ放電が生じて、上記一斉リセットにて形成された壁電荷の大半が消滅する。
【０００７】
―方、走査パルスＳＰが印加されたものの画素データパルスＤＰが印加されない画素セルにおいては、上述の如き放電が生じないので、上記一斉リセットにて形成された所望量の壁電荷はそのまま残留する。つまり、上記一斉リセットにて形成された所望量の壁電荷は、画素データの内容に応じて選択的に消去されるのである（画素データ書込行程）。
【０００８】
次に、駆動装置１００は、正極性の維持パルスＩＰｘを連続して行電極Ｘ１  〜Ｘｎ  の夫々に印加すると共に、かかる維持パルスＩＰｘの印加タイミングとは、ずれたタイミングにて正極性の維持パルスＩＰｙを連続して行電極Ｙ１  〜Ｙｎ  の夫々に印加する。かかる維持パルスが連続して印加されている期間にわたり上記壁電荷が残留したままになっている画素セルのみが放電発光を維持する（維持放電行程）。
【０００９】
次に、駆動装置１００は、消去パルスＥＰを行電極Ｘ１  〜Ｘｎ  夫々に印加することにより、上記維持放電を停止せしめる（維持放電停止行程）。
【００１０】
【発明が解決しようとする課題】
ところで、上述の駆動方法では、一斉リセット期間において放電維持パルスに比して立ち上がり又は立ち下がり時間が十分長いリセットパルスを用いているので、リセット放電が維持放電に比して非常に弱いものとなっている。そのため、一斉リセット期間において各画素セルで放電するタイミングが異なり、各画素セルで形成される壁電荷量が異なることとなる。従って、次のアドレス期間における動作が不安定になる。
本発明は、かかる問題を解決するためになされたものであり、誤放電のない安定した表示動作が可能なプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１１】
【課題を解決する為の手段】
請求項１記載の発明は、複数の行電極対と、前記行電極対に交差して配列された複数の列電極と、前記行電極対と列電極の各交差する点毎に画定される画素セルとを有するプラズマディスプレイパネルを、全ての前記行電極対に放電維持パルスに比して立ち上がり又は立ち下がりの緩やかな第１のリセットパルスを印加することにより全ての前記画素セル内に壁電荷を形成させる一斉リセット期間駆動と、前記行電極対に走査パルスを印加するとともに前記列電極に画素データパルスを印加して画素データに応じて点灯及び消灯画素を選択するアドレス期間駆動と、前記行電極対に交互に前記放電維持パルスを印加することにより放電発光状態を維持する維持放電期間駆動と、によって駆動するプラズマディスプレイパネルの駆動方法であって、前記一斉リセット期間駆動において前記第１のリセットパルスの終了直後に前記行電極対の内の一方の行電極に第２のリセットパルスを印加することを特徴とする。
【００１２】
請求項２の発明は、請求項１記載のプラズマディスプレイパネルの駆動方法であって、第１のリセットパルスは、行電極対の内の一方の行電極に印加される所定極性のリセットパルスと、行電極対の内の他方の行電極に同時に印加される所定極性とは逆極性のリセットパルスとからなり、第２のリセットパルスは、所定極性とは逆極性のパルスであることを特徴とする。
請求項３の発明は、請求項１又は２記載のプラズマディスプレイパネルの駆動方法であって、アドレス期間駆動において走査パルスの直前に行電極対にプライミングパルスを印加することを特徴とする。
【００１３】
請求項４の発明は、請求項１乃至３のいずれか１に記載のプラズマディスプレイパネルの駆動方法であって、画素セル内の行電極の幅を３００μｍ以上としたことを特徴とする。
請求項５の発明は、請求項１乃至３のいずれか１に記載のプラズマディスプレイパネルの駆動方法であって、画素セル内において行電極対を構成する行電極の各々は、行方向に伸長するい本体部と、本体部から放電ギャップを介して互いに対向して突出した突出部と、を有することを特徴とする。
請求項６の発明は、請求項５記載のプラズマディスプレイパネルの駆動方法であって、突出部は、放電ギャップ近傍の幅広部と、この幅広部と本体部とを連結する幅広部よりも幅の狭い幅狭部とを有することを特徴とする。
【００１４】
【作用】
請求項１の発明は、プラズマディスプレイパネルの駆動方法の一斉リセット期間において第１のリセットパルスの終了直後に行電極対の内の一方の行電極に第２のリセットパルスを印加するようにしたので、第１リセットパルスで生じていた壁電荷の差を第２リセットパルスの印加により軽減することができる。
【００１５】
請求項２の発明では、第１のリセットパルスは、行電極対の内の一方の行電極に印加される所定極性のリセットパルスと、行電極対の内の他方の行電極に同時に印加される所定極性とは逆極性のリセットパルスとからなり、第２のリセットパルスは、行電極対の内の一方の行電極に印加される所定極性のリセットパルスとは逆極性となるようにしたので、第１リセットパルスで生じていた壁電荷の差を第２リセットパルスの印加により軽減することができる。
請求項３の発明では、アドレス期間において走査パルスの直前に行電極対にプライミングパルスを印加するようにしたので、壁電荷量及び放電形成を加速させるプライミング粒子の数が行毎に異ならないようにすることができる。
【００１６】
請求項４の発明では、画素セル内の行電極の幅を３００μｍ以上としたことにより、維持放電発光を強くすることができる。
請求項５の発明では、画素セル内の行電極対が、放電ギャップを介して互いに対向して突出した突出部を有するようにしたので、リセット放電を局所化することができる。
請求項６の発明では、突出部を、放電ギャップ近傍の幅広部とそれに続く幅狭部とを有するようにしたので、リセット放電を局所化することができる。
【００１７】
【発明の実施の形態】
図１は、本発明による駆動方法にてパネル駆動を行う駆動装置を備えたプラズマディスプレイ装置の構成を示す図である。
かかる図１において、同期分離回路１は、供給された入カビデオ信号中から水平及び垂直同期信号を抽出してこれらをタイミングパルス発生回路２に供給する。タイミングパルス発生回路２は、これら抽出された水平及び垂直同期信号に基づいた抽出同期信号タイミングパルスを発生してこれをＡ／Ｄ変換器３、メモリ制御回路５及び読出タイミング信号発生回路７の各々に供給する。
【００１８】
Ａ／Ｄ変換器３は、上記抽出同期信号タイミングパルスに同期して入力ビデオ信号を１画素毎に対応したデジタル画素データに変換し、これをフレームメモリ４に供給する。メモリ制御回路５は．上記抽出同期信号タイミングパルスに同期した書込信号及び読出信号をフレームメモリ４に供給する。フレームメモリ４は、かかる書込信号に応じて、Ａ／Ｄ変操器３から供給された各画素データを順次取り込む。
【００１９】
又、フレームメモリ４は、かかる読出信号に応じて、このフレームメモリ４内に記憶されている画素データを順次読み出して次段の出力処理回路６へ供給する。読出タイミング信号発生回路７は、放電発光動作を制御するための各種タイミング信号を発生してこれらを行電極駆動パルス発生回路１０、及び出力処理回路６の各々に供給する。出力処理回路６は、読出タイミング信号発生回路７からのタイミング信号に同期させて、上記フレームメモリ４から供給された画素データを画素データパルス発生回路１２に供給する。
【００２０】
画素データパルス発生回路１２は、出力処理回路６から供給される各画素データに応じた画素データパルスＤＰを発生して上記ＰＤＰ（プラズマディスプレイパネル）１１の列電極Ｄ１  〜Ｄｍ  に印加する。行電極駆動パルス発生回路１０は、上記ＰＤＰ１１の全ての行電極対間に強制的に放電を励起せしめて後述する放電空間に荷電粒子を発生させるための第１リセットパルスＲＰｘ１  及びＲＰｙ、第２リセットパルスＲＰｘ２  、上記荷電粒子を再形成するためのプライミングパルスＰＰ、画素データ書き込みのための走査パルスＳＰ、放電発光を維持するための維持パルスＩＰｘ及びＩＰｙ、更に上記維持放電発光を停止させるための消去パルスＥＰの各々を発生して、これらを上記読出タイミング信号発生回路７から供給された各種のタイミング信号に応じたタイミングにてＰＤＰ１１の行電極Ｘ１  〜Ｘｎ  及びＹ１  〜Ｙｎ  に印加する。
【００２１】
図６は、かかるＰＤＰ１１の構造を示す図である。
図６において、表示面である前面ガラス基板１１０の内面（後述する背面ガラス基板１１３と対向する面）には、互いに対となるように行電極Ｙ１  〜Ｙｎ  及び行電極Ｘ１  〜Ｘｎ  夫々が形成されている。これら行電極は、誘電体層１１１にて被覆されている。かかる誘電体層１１１には、ＭｇＯ（酸化マグネシウム）層１１２が蒸着されている。ＭｇＯ層１１２と背面ガラス基板１１３との間には放電空間１１４が形成されている。背面ガラス基板１１３には、蛍光体が塗布された列電極Ｄ１  〜Ｄｍ  が形成されている。この際、上記行電極Ｙ１  〜Ｙｎ  及び行電極Ｘ１  〜Ｘｎ  は、Ｘ及びＹなる一対にて画像の１行を形成するようになっており、この１行分の行電極対Ｘｉ  ，Ｙｉ  （ｉ＝１，  ‥‥，ｎ  ）と、１つの列電極Ｄｊ  （ｊ＝１，  ‥‥，ｍ  ）とが交差（上面から見て）する部分に１つの画素セルＰｉ，ｊ  が形成される。
【００２２】
図２は、上記の各種駆動パルスの印加タイミングを示す図である。
図２において、列電極Ｄ１  〜Ｄｍ  には、画素データパルスＤＰ１  〜ＤＰｎ  が所望の画素に対応する行電極Ｙ１  〜Ｙｎ  の走査パルスＳＰに同期して印加される。
一斉リセット時には、負電圧の立ち上がりの緩やかなリセットパルスＲＰｘ１  、すなわち第１リセットパルスＲＰｘ１  を全ての行電極Ｘ１  〜Ｘｎ  に印加すると同時に、正電圧の同じく立ち上がりの緩やかな第１リセットパルスＲＰｙを行電極Ｙ１  〜Ｙｎ  の各々に印加する。かかるリセットパルスの印加によりＰＤＰ１１の全ての行電極対問に放電が生じ、その放電終息後に壁電荷が蓄積形成されるが、立ち上がりが緩いパルスのため、放電するタイミングが各画素セルで異なり壁電荷の残量に差が生じる。
【００２３】
そこで、次に行電極Ｘ１  〜Ｘｎ  に第１リセットパルスＲＰｘ１  の終了直後に正電圧の立ち上がりが比較的速い第２リセットパルスＲＰｘ２  を印加する。この第２リセットパルスＲＰｘ２  の印加により行電極Ｘ，Ｙ間の壁電荷が放電され、各画素セルの残留壁電荷量の差は軽減され、プライミングパルスＰＰ以降の諸動作が各画素セルに対し壁電荷の差による影響をほとんど受けることなく可能となる。
【００２４】
また、プライミングパルスＰＰの印加は、図２に示すように走査パルスＳＰの直前に行うようにしたので、第２リセットパルスＲＰｙ２  の終了時からプライミングパルスＰＰの印加までの期間が各行により異なるが、プライミングパルスと走査パルスＳＰの間を短く各行に対し同じくすることで、各画素セルにおける壁電荷量及び放電形成を加速させる、プライミング粒子数がほぼ同じになるので、走査パルスＳＰでの安定したアドレス動作を可能とすることができる。
【００２５】
なお、第２のリセットパルスＲＰｙ２  の印加による放電発光により、コントラストは若干低下するが、図３（ａ）に示すように、行電極Ｘｊ  ，Ｙｉ  の幅ｌを３００μｍ以上とすることにより電極面積を広くし、維持放電発光を強めることにより相対的にコントラストを向上させるようにしても良い。また、図３（ｂ）、（ｃ）のように、画素セル毎に行電極対に対向する突出部Ｔを設け、または、突出部ＴをギャップＧ近傍の幅広部と幅狭部で構成し、第１リセットパルスＲＰｘ１  ，ＲＰｙ１  によるリセット放電をギャップＧ近傍に局所化することによりリセット放電発光を弱め、相対的にコントラストを向上させるようにしても良い。
【００２６】
【発明の効果】
本発明のプラズマディスプレイパネルの駆動方法によれば、長時定数の第１リセットパルスに続く第２リセットパルスの印加によりコントラストを損なうことなく各画素セルの壁電荷量の差を軽減することにより、誤放電のない安定した表示動作が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるプラズマディスプレイパネルの駆動装置を示す図である。
【図２】本発明の実施の形態によるプラズマディスプレイパネルの駆動パルスの印加タイミングを示す図である。
【図３】本発明の実施の形態による行電極対の構造を示す上面図である。
【図４】従来のプラズマディスプレイ装置の概略構成を示す図である。
【図５】従来のプラズマディスプレイパネルの駆動パルスの印加タイミングを示す図である。
【図６】プラズマディスプレイパネルの構造を示す図である。
【符号の説明】
１  ・・・・・  同期分離回路
２  ・・・・・  タイミングパルス発生回路
３  ・・・・・  Ａ／Ｄ変換器
４  ・・・・・  フレームメモリ
５  ・・・・・  メモリ制御回路
６  ・・・・・  出力処理回路
７  ・・・・・  読出タイミング信号発生回路
１０  ・・・・・  行電極駆動パルス発生回路
１１  ・・・・・  ＰＤＰ
１２  ・・・・・  画素データパルス発生回路
１００  ・・・・・  駆動装置
１１０  ・・・・・  前面ガラス基板
１１１  ・・・・・  誘電体層
１１２  ・・・・・  ＭｇＯ層
１１３  ・・・・・  背面ガラス基板
１１４  ・・・・・  放電空間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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