(57)【特許請求の範囲】
【請求項１】
Ｎ（Ｎは、２以上の整数とする）チャネルの非同期パケットデータを多重化し出力する非同期パケットデータ多重化装置において、書込制御側には、前記Ｎチャネルの非同期パケットデータ及び入力イネーブルを内部クロックでリタイミングするリタイミング手段と、前記Ｎチャネルの非同期パケットデータの夫々に対応するＮ個の書込チャネル選択信号を時分割多重し、前記リタイミングしたＮチャネルのうち最もレートの高い非同期パケットデータの１パケットデータ長の間に全てのチャネルを選択することができる周期で当該多重化信号を出力する書込チャネル選択信号生成手段と、前記リタイミングしたＮチャネルの非同期パケットデータを前記チャネル選択信号により指定された順列で多重出力する第一の多重化手段と、前記Ｎチャネルの非同期パケットデータのそれぞれについて次パケットデータの入力による信号変化点をタイミングとして生成されるライトレディ信号が従属するチャネルと前記書込チャネル選択信号が指定するチャネルが一致したときにメモリ書込信号を出力するメモリ書込信号生成手段と、前記チャネルの各々に対応して設け、前記書込チャネル選択信号が指定するチャネルと自己のチャネルが一致し、かつ前記メモリ書込信号の入力を条件としてアドレスをカウントアップ出力するＮ個のライトアドレスカウント手段と、前記書込チャネル選択信号をデコードしメモリの書込エリアを指定する第１のデコード手段とを有し、読出制御側には、前記非同期パケットデータの夫々のチャネルに対応し、前記書込制御側から与えられる書込エリア情報に基づき決定した読出エリア情報を含むＮ個の読出チャネル選択信号を時分割多重し、前記Ｎチャネルのうち最もレートの高いリタイミング後の非同期パケットデータの１パケットデータ長の間に全てのチャネルを選択することができる周期で当該多重化信号を出力する読出チャネル選択信号生成手段と、前記リタイミング後における非同期パケットデータのアクティブ期間を示すイネーブル信号の変化をトリガとして各々のチャネルに対応して生成したリードレディ信号のチャネルと、前記読出チャネル選択信号のチャネルの一致を条件としてアドレスをカウントアップ出力するリードアドレスカウント手段と、前記読出チャネル選択信号及び前記書込エリア情報に基づき読出エリアを指定する第２のデコード手段とを有し、書込用と読出用の２ポートを備えるデュアルポートメモリであって、メモリへの書き込み動作においては、メモリ書込信号の入力を条件として前記書込エリアによって指定されたエリアの先頭から書込アドレスに従って前記リタイミング後の非同期パケット情報を書き込み、メモリへの読み出し動作においては、前記読出エリアによって指定されたエリアの先頭からリードアドレスに従ってデータを読み出すメモリとを備えることを特徴とする非同期パケットデータ多重化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非同期で複数チャネル入力されるパケットデータを多重化し、転送する機能を持つ装置の改良に関する。
【０００２】
【従来の技術】
複数チャネルで入力されるパケットデータを多重化処理する場合、入力されるパケットデータのチャネル数と同数のメモリＩＣを使用した回路が一般的に使用されているが、近年、装置に対する小型化、コスト低減の為に装置で使用する部品点数の削減が要求されている。この要請に応えるために、例えば、特開平０４−１９６６５４に開示されているように、複数チャネルの非同期データ生成転送部に対して多重処理を行う部位を１つのメモリにすることで部品点数の削減を提案している。この先行技術文献に開示された手法は、複数の非同期入力データを非同期生成転送部（メモリ）で受け、ＴＤＭ（時分割制御）バスを介して非同期データ多重部内の１個のメモリを用いてデータを多重化するものである。
【０００３】
【発明が解決しようとする課題】
ところが、この技術では、多重化部の前段に非同期データを取り込む為にメモリを各チャネルに対して設けて一時的にデータを蓄積する動作となるために入力チャネル数ＩＣが増加する問題がある。
【０００４】
本発明の主な目的は、複数のチャネルで入力される非同期なパケットデータを多重化し１ライン出力する機能を小規模な回路で実現可能な非同期パケットデータ多重化回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、Ｎ（Ｎは、２以上の整数とする）チャネルの非同期パケットデータを多重化し出力する非同期パケットデータ多重化装置において、書込制御側には、前記Ｎチャネルの非同期パケットデータを内部クロックでリタイミングするリタイミング手段と、前記Ｎチャネルの非同期パケットデータの夫々に対応するＮ個の書込チャネル選択信号を時分割多重し、前記Ｎチャネルのうち最もレートの高いリタイミング後の非同期パケットデータの１パケットデータ長の間に全てのチャネルを選択することができる周期で当該多重化信号を出力する書込チャネル選択信号生成手段と、前記リタイミング後の非同期パケットデータを前記チャネル選択信号により指定された順列で多重出力する第一の多重化手段と、前記Ｎチャネルの非同期パケットデータのそれぞれについて次パケットデータの入力による信号変化点をタイミングとして生成されるライトレディ信号が従属するチャネルと前記書込チャネル選択信号が指定するチャネルが一致したときにメモリ書込信号を出力するメモリ書込信号生成手段と、前記チャネルの各々に対応して設け、前記書込チャネル選択信号が指定するチャネルと自己のチャネルが一致し、かつ前記メモリ書込信号の入力を条件としてアドレスをカウントアップ出力するＮ個のライトアドレスカウント手段と、前記書込チャネル選択信号をデコードしメモリの書込エリアを指定する第１のデコード手段とを有し、読出制御側には、前記非同期パケットデータの夫々のチャネルに対応し、前記書込制御側から与えられる書込エリア情報に基づき決定した読出エリア情報を含むＮ個の読出チャネル選択信号を時分割多重し、前記Ｎチャネルのうち最もレートの高いリタイミング後の非同期パケットデータの１パケットデータ長の間に全てのチャネルを選択することができる周期で当該多重化信号を出力する読出チャネル選択信号生成手段と、前記リタイミング後における非同期パケットデータのアクティブ期間を示すイネーブル信号の変化をトリガとして各々のチャネルに対応して生成したリードレディ信号のチャネルと、前記読出チャネル選択信号のチャネルの一致を条件としてアドレスをカウントアップ出力するリードアドレスカウント手段と、前記読出チャネル選択信号及び前記書込エリア情報に基づき読出エリアを指定する第２のデコード手段とを有し、書込用と読出用の２ポートを備えるデュアルポートメモリであって、メモリへの書き込み動作においては、メモリ書込信号の入力を条件として前記書込エリアによって指定されたエリアの先頭から書込アドレスに従って前記リタイミング後の非同期パケット情報を書き込み、メモリへの読み出し動作においては、前記読出エリアによって指定されたエリアの先頭からライトアドレスに従ってデータを読み出すメモリとを備えることを特徴とする非同期パケットデータ多重化装置を得ることができる。
【０００６】
【発明の実施の形態】
以下に本発明の一実施例を説明する。図１に示す非同期パケットデータ多重化回路は、入力パケットデータが４ｃｈ時の回路構成でありリタイミング部２０−１〜−４、マルチプレクサ部３０、書き込み制御部４０、デュアルポートメモリ部５０、読み出し制御部６０、内部クロック発生部７０、入力された非同期データ３００−１〜−４を内部クロックでリタイミングしたデータ３０２−１−１〜−４−１、イネーブル３０２−１−２〜−４−２、クロック３０２−１−３〜−４−３、マルチプレクサ部３０によりデータを選択後、デュアルポートメモリ部に出力するデータ３０３、書き込み制御部からマルチプレクサ部に出力する選択信号３４５、デュアルポートメモリへの書き込みアドレス信号３４４−１，−２、デュアルポートメモリへの書き込み信号３４６、読み出し制御部からデュアルポートメモリ部へ出力するアドレス信号３０６−１〜−２、読み出し信号３０６−３から構成される。
【０００７】
図１の書き込み制御部４０について構成を図２に示す。図２については、書き込みチャネル選択信号発生部４１、各チャネルのライトアドレスカウンタ部４２−１〜−４、マルチプレクサ部４３、各チャネルのライトレディレジスタ部４４−１〜−４、デュアルポートメモリへの書き込み信号発生部４５、書き込みチャネル選択信号３４５、各チャネルのライトアドレス信号４０２、選択されたメモリアドレスの下位１２ビット信号３４４−２、上位３ビット３４４−１、各チャネルのライトレディ信号４０６、メモリ書き込み信号３４６、内部クロック信号３１０、リタイミングクロック信号３０２−１−３〜−４−３、リタイミングイネーブル信号３０２−１−２〜−４−２から構成される。
【０００８】
図１の読み出し制御部６０について図３に示す。図３については読み出しチャネル選択信号発生部６１、リードレディレジスタ部６２、デコード部６３、アドレスカウンタイネーブル生成部６４、メモリアドレスカウンタ部６５、多重化データイネーブル、クロック生成部６６、メモリリード信号発生部６７、読み出しチャネル選択信号６０１、各チャネルのリードレディ信号６０２、メモリリードアドレス上位３ビット３０６−１、下位１２ビット３０６−２、多重化データイネーブル、クロック信号３０８、メモリリード信号３０６−３、内部クロック信号３１０、リタイミングイネーブル信号３０２−１−２〜−４−２から構成される。
【０００９】
以下に本発明の実施例の動作について図面及びタイミングチャートを用いて説明する。すなわち図１〜６を参照して、本発明による非同期パケットデータ多重化回路の実施例の動作を説明する。
【００１０】
入力パケットデータは各々非同期入力のパケットデータであり入力データ、入力クロック、入力イネーブル３００−１〜−４で構成されている。入力されたデータはリタイミング部２０−１〜−４で入力クロックと内部クロック発生部７０より出力する内部クロック３１０を用いてリタイミングし内部クロックに同期させる。
【００１１】
内部クロックでリタイミングされたデータ３０２−１−１〜−１−４はマルチプレクサ部３０に入力後、書き込み制御部４０により出力される書き込みチャネル選択信号３４５により４チャネルの内１チャネルが選択されデュアルポートメモリ部５０へ出力される。
【００１２】
デュアルポートメモリ部５０への書き込みは、書き込み制御部４０から出力されるメモリライト信号３４６により許可され、デコード部４６から出力された書込エリア情報３４４−１にしめされる領域の先頭からマルチプレクサ部４３から出力されたカウントアップアドレスに従って当該ＣＨの非同期パケットデータの書き込みが行われる。ここで書き込み制御部４０について図２及び図５のタイミングチャートを用いて説明する。
【００１３】
図２について書き込みチャネル選択信号発生部４１では内部クロック３１０により書き込みチャネル選択信号３４５を図５に示すように一定周期で発生しマルチプレクサ部４３、メモリライトカウンタ４２−１〜−４、各チャネルライトレディレジスタ４４−１〜−４４−４、メモリ書き込み信号発生部４５に入力される。また図５に示すように書き込みチャネル選択信号は入力されるリタイミングデータの中で１番レートが速いデータの変化点から変化点の間で全チャネルを選択出来るレートである必要がある。
【００１４】
ライトレディレジスタ４４−１〜−４では、図５に示すように各チャネルのデータ変化点を示すリタイミングクロック３０２−１−３〜−４−３の立ち下がりで該当チャネルのライトレディ信号４０６をＨｉにする。このライトレディ信号３４５は書き込みチャネル選択信号が該当チャネルを選択しメモリ書き込み信号発生部４５がメモリライト信号を出力した時点でＬｏにする。
【００１５】
メモリ書き込み信号発生部４５では、書き込みチャネル選択信号３４５が指定したチャネルのライトレディ４０６がＨｉの時に書き込み信号３４６を発生する。
【００１６】
各チャネルのメモリライトカウンタ部４２−１〜−４では、書き込みチャネル選択信号が指定しているチャネルとメモリ書き込み信号により該当チャネルのアドレスカウンタがカウントアップを行う。
【００１７】
マルチプレクサ部４３では、書き込みチャネル選択信号３４５が選択しているライトカウンタの出力信号４０２をメモリの書き込みアドレスの下位１２ビットとして出力する。
【００１８】
デコード部４６では書き込みチャネルの選択信号３４５をデコードしデュアルポートメモリの書き込みエリアを指定する書き込みアドレスの上位３ビット信号３４４−１を出力する。
【００１９】
デュアルポートメモリのメモリエリアについて図４を用いて説明する。デュアルポートメモリ部５０のメモリエリアは、図４に示すように各チャネルに対して２個のエリアが用意されている。メモリへのアクセス動作として例を挙げる。チャネル１についてまずＣＨ１−１エリアにパケットデータの書き込みを行い、１パケットデータの書き込みが終了すると次にＣＨ１−２エリアに書き込みを行う。ＣＨ１−１エリアに書き込まれたパケットデータはＣＨ１−２エリアに書き込みしている間に、読み出し制御部６０により書込制御側から受信した書込に関するステータス情報に基づき読み出される。
【００２０】
図１の読み出し制御部６０では、内部クロック信号より生成したタイミング信号によりデュアルポートメモリ５０の各エリアに対してパケット単位で周期的に繰り返し読み出しチェックを行い、エリアに対する書き込みが終了していればデータを読み出しまた同時にデータに同期したイネーブル、クロック信号３０８の生成を行うことで多重化データを出力する。詳細の動作について図３，６を用いて説明を行う。
【００２１】
図３において、読み出しチャネル選択信号発生部６１は、図６に示すように入力される、リタイミングパケットイネーブルのうちもっとも短いイネーブルの時間内（図６ではリタイミングイネーブルがＨｉである時間）でメモリエリアに書き込まれている全チャネルの１パケットデータをすべて読み出すことが可能なレートの読み出しチャネル選択信号６０１を発生する。なお、読み出しチャネル選択信号６０１には、後述するデコード部６３において読み出しエリアを指定する必要があるので、書込制御側から書込エリア情報に関するステータス情報に基づき読み出しチャネル選択信号６０１が出力される。
【００２２】
リードレディレジスタ６２では、各チャネルのリタイミングしたイネーブル信号３０１−１−２〜−４−２の立ち下がりを検出し、アドレスカウンタイネーブル生成部６４に出力しているリードレディ信号６０２のうち検出したチャネルのリードレディ信号をＬｏ→Ｈｉにする。すなわち、リタイミングイネーブルの立ち下がり時には、上述の通りメモリの書込が保証され、読み出しレートを上記のように規定することで、メモリオーバーフローを防止することができる。
【００２３】
アドレスカウンタイネーブル生成部６４では、各チャネルのリードレディ信号６０２と読み出しチャネル選択信号６０１の一致を条件としてリードイネーブル信号６０７を生成し、メモリリードアドレスカウンタ部６５、多重化データイネーブル、クロック生成部６６、及びメモリリード信号発生部６７に出力する。
【００２４】
メモリリードアドレスカウンタ部６５では、リードイネーブル信号６０７がＨｉの期間メモリに出力しているアドレス信号３０６−２を内部クロック３１０によりカウントアップする。
【００２５】
メモリリード信号発生部６７では、入力されるリードイネーブル信号６０７がＨｉになるとアドレスカウンタに同期したメモリリード信号３０６−３を読み出しの許可信号としてデュアルポートメモリ５０に出力する。
【００２６】
多重化データイネーブル、クロック生成部６６では、入力されるリードイネーブル信号６０７及び内部クロック３１０により多重化データイネーブル、クロック信号３０８を生成し、入力される複数の非同期パケットデータを多重化した信号を出力する。
【００２７】
【発明の効果】
以上説明したように本願説明によれば、複数の非同期パケットデータを多重化する機能を入力チャネル数によらず、１個のメモリと制御回路で実現することで部品点数の少ない回路が提供される。なお本発明が上記実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】非同期パケットデータ多重化回路ブロック図
【図２】書き込み制御部ブロック図
【図３】読み出し制御部ブロック図
【図４】メモリエリア図
【図５】メモリ書き込みタイミングチャート
【図６】メモリ読み出しタイミングチャート
【符号の説明】
２０−１〜４  リタイミング部
３０  マルチプレクサ部
４０  書き込み制御部
４１  書き込みチャネル選択信号発生部
４２−１〜４  メモリライトカウンタ
４３  マルチプレクサ部
４４−１〜４  ライトレディレジスタ
４５  メモリ書き込み信号発生部
４６  デコード部
５０  デュアルポートメモリ部
６０  読み出し制御部
６１  読み出しチャネル選択信号発生部
６２  リードレディレジスタ
６３  デコード部
６４  アドレスカウンタイネーブル生成部
６５  メモリリードアドレスカウンタ部
６６  多重化データイネーブル、クロック生成部
６７  メモリリード信号発生部
３００−１〜４  入力データ
３０２−１−１〜３０２−４−１  リタイミングした入力データ
３０２−１−２〜３０２−４−２  リタイミングした入力イネーブル
３０２−１−３〜３０２−４−３  リタイミングした入力クロック
３０３  多重化した入力データ
３０６−１  読み出しエリア情報
３０６−２  リードアドレス
３０６−３  メモリリード信号
３０７  多重化データ信号
３０８  多重化データイネーブル、クロック
３１０  内部クロック
３４４−１  書込エリア情報
３４４−２  アドレス情報
３４５  書込チャネル選択信号
３４６  メモリ書込信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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