(57)【特許請求の範囲】
【請求項１】
マトリクス状に配された複数の信号線及び複数の駆動線と、前記駆動線と前記信号線の交点に対応して設けられソース領域が前記信号線にゲート領域が前記駆動線にそれぞれ接続されたトランジスタからなるトランジスタ群と、前記トランジスタのドレイン領域に接続された画素電極と、を有するアクティブマトリクス基板であって、
前記トランジスタ群は、交互に配列された、２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとを有しており、
その中の、隣接するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの各ドレイン領域は前記画素電極に共通に接続され、
隣接するＮＭＯＳトランジスタ相互と隣接するＰＭＯＳトランジスタ相互とは、各ソース領域が共通化されて一体に形成され、かつ共通のソース電極を介して前記信号線に接続されていることを特徴とするアクティブマトリクス基板。
【請求項２】
前記画素電極は、ケミカルメカニカルポリッシングを用いて研磨された電極である請求項１に記載のアクティブマトリクス基板。
【請求項３】
アクティブマトリクス基板と、前記アクティブマトリクス基板に対向する対向基板との間に液晶材料を配して構成した液晶装置において、
前記アクティブマトリクス基板が、請求項１に記載のアクティブマトリクス基板であることを特徴とする液晶装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、アクティブマトリクス基板、該アクティブマトリクス基板と液晶を用いて画像・文字などを表示する液晶装置及びこれを用いた表示装置に関する。
【０００２】
【従来の技術】
今日、世の中はマルチメディア時代に入り、画像情報でコミュニケーションを図る機器の重要性がますます高まりつつある。なかでも、液晶表示装置は、薄型で消費電力が小さいため注目され、半導体にならぶ基幹産業にまで成長している。
【０００３】
液晶表示装置は、現在、１０インチサイズのノートサイズのパソコンに主に使用されている。そして、将来は、パソコンのみでなく、ワークステーションや家庭用のテレビとして、さらに画面サイズの大きい液晶表示装置が使用されると考えられる。しかし、画面サイズの大型化にともない、製造装置が高価になるばかりでなく、大画面を駆動するためには、電気的に厳しい特性が要求される。このため、画面サイズの大型化とともに、製造コストが、サイズの２〜３乗に比例するなど急増する。
【０００４】
そこで、最近、小型の液晶表示パネルを作製し、光学的に像を拡大して表示するプロジェクション（投影）方式が注目されている。これは、半導体の微細化にともない、性能やコストが良くなるスケーリング則と同様に、サイズを小さくして、特性を向上させ、同時に、低コスト化も図ることができるからである。
【０００５】
これらの点から、液晶表示パネルをＴＦＴ型としたとき、小型で十分な駆動力を有するＴＦＴが要求され、ＴＦＴもアモルファスＳｉを用いたものから多結晶Ｓｉを用いたものに移行しつつある。通常のテレビに使われるＮＴＳＣ規格などの解像度レベルの映像信号は、あまり高速の処理を必要としない。このため、ＴＦＴのみでなく、シフトレジスタもしくはデコーダといった周辺駆動回路まで多結晶Ｓｉで製造して、表示領域と周辺駆動回路が一体構造になった液晶表示装置ができる。
【０００６】
しかし、多結晶Ｓｉでも、単結晶Ｓｉにはおよばず、ＮＴＳＣ規格より解像度レベルの大きい高品位テレビや、コンピュータの解像度規格でいうＸＧＡ、ＳＸＧＡクラスの表示を実現しようとすると、シフトレジスタなどは複数に分割配置せざるを得ない。この場合、分割のつなぎ目に相当する表示領域にゴーストと呼ばれるノイズが発生し、その問題を解決する対策がこの分野では望まれている。
【０００７】
そこで、多結晶Ｓｉの一体構造の表示装置より、駆動力が極めて高い単結晶Ｓｉ基板を用いる表示装置も注目を集めている。この場合、周辺駆動回路のトランジスタの駆動力は申し分ないので、上述したような分割駆動をする必要はない。このため、ノイズなどの問題は解決できる。
【０００８】
【発明が解決しようとする課題】
しかしながら、これまでの液晶表示装置は、液晶の駆動電圧が比較的大きなものであり、これに伴なってトランジスタの耐圧も大きくならざるを得ず、画素サイズの縮小を図ることは容易ではなかった。又、微細化により配線幅や配線スペースを小さくしたとしても、それに伴なう信号線容量の増加、信号線抵抗の増加により信号線の時定数を小さくすることが難しいため、満足のゆくところまで高精細で、チップサイズの小さい液晶表示装置を実現することが難しいというのが実状である。
【０００９】
また、ビデオ線容量が大きく、外部駆動系に大きな駆動力が必要なため、高速化、低コスト化を実現できないという課題もある。
【００１０】
［発明の目的］
本発明の目的は、液晶表示装置において、画素サイズの縮小と、信号線の容量を低減し、これにより、高精細で、チップサイズの小さい液晶表示装置を実現することにある。
【００１１】
また、これにより、ビデオ線容量を低減し、外部駆動系の駆動力を小さくすることにより、高速化、低コスト化を実現することにある。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するための手段として、マトリクス状に配された複数の信号線及び複数の駆動線と、前記駆動線と前記信号線の交点に対応して設けられソース領域が前記信号線にゲート領域が前記駆動線にそれぞれ接続されたトランジスタからなるトランジスタ群と、前記トランジスタのドレイン領域に接続された画素電極と、を有するアクティブマトリクス基板であって、前記トランジスタ群は、交互に配列された、２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとを有しており、その中の、隣接するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの各ドレイン領域は前記画素電極に共通に接続され、隣接するＮＭＯＳトランジスタ相互と隣接するＰＭＯＳトランジスタ相互とは、各ソース領域が共通化されて一体に形成され、かつ共通のソース電極を介して前記信号線に接続されていることを特徴とする。
【００１３】
本発明の更に別の手段は、アクティブマトリクス基板と、前記アクティブマトリクス基板に対向する対向基板との間に液晶材料を配して構成した液晶装置において、前記アクティブマトリクス基板が、上述したアクティブマトリクス基板であることを特徴とする。
【００１４】
また、本発明の別の手段は、前記液晶装置を配して構成したことを特徴とする表示装置を提供するものである。
【００１５】
［作用］
本発明によれば、
・  液晶表示装置を構成する隣同士の画素スイッチトランジスタのソース領域及びソース電極又はドレイン領域及びドレイン電極を共通にして配置することにより、高集積化が図れ、サイズの縮小が可能となる。
・  また、ＣＭＯＳ構成の画素スイッチを各画素電極下に構成するのではなく、ＮＭＯＳのみを画素電極下に持つ画素と、ＰＭＯＳのみを画素電極下に持つ画素を隣接して配置することによってＭＯＳトランジスタをより高密度に集積することができる。これは、極性の異なるＭＯＳを隣接させる際に必要とされる異なるウェルを分離するための領域が必要なくなるためである。このことにより、画素サイズの縮小が可能となり、表示装置の高精細化、チップサイズの縮小による低コスト化を図ることが可能となった。
・  更に、本発明によれば、信号線の寄生容量を低減することが可能である。信号線の容量は、主に配線層の容量と信号線に接続されるソース電極とウェル間の接合容量よりなり、この接合容量は、ほぼソース領域の面積で決まるため、本発明によりソース領域の容量は、格段に小さくなる。
・  更に、信号線の容量を低減することにより、ビデオ線から信号線への転送に必要とされる時間を少なくすることが可能となり、高速駆動が可能となる。
・  また、ビデオ線から信号線へ映像信号を転送する転送スイッチのサイズを同様に、縮小することができるため、チップサイズの縮小およびビデオ線自体の寄生容量を低減することができる。このことにより、パネルに映像信号を入力するドライバの駆動力を低減することができ、駆動系の高速化、低コスト化をはかることが可能である。
・  また、本発明では、図３（後述）に示すように、ｎＭＯＳでいうところのｎ＋  領域は、２つのトランジスタで１つしかない。このような構成をとることにより、信号線につく容量を大幅に減少することが可能となる。すなわち２トランジスタのソースを共通化すれば、信号線につくソース容量は半減する。さらに信号線方向の距離もソースを共通化することで、削減できるため、信号線自体の配線が短くなり、信号線容量が減少し、信号線の配線抵抗が減少する。従って、信号線の書き込み特性は大きく改善され、高階調の信号書き込みが、実現できる。
【００１６】
さらに、チップサイズも小さくなることから、高歩留まり、チップ取れ数の増加につながり、低コスト化が実現できる。
・  また、信号線容量、抵抗がさがり、信号線への書き込み特性が上がることにより、サンプリングスイッチのサイズを小さくできることから、チップサイズの縮小と共に、サンプリングスイッチのソースに接続されているアナログ信号の映像信号線（ビデオ線）の容量が減少し、周辺回路の付加低減、消費電力の削減につながり、低コスト化、高性能化が実現できる。特に、高解像度化が進み画素数が多くなればなるほど、この効果は絶大で、有効なものになる。
・  またこの構成は、ＴＦＴに限らず、Ｓｉウエハに直接ｎＭＯＳトランジスタもしくはｐＭＯＳトランジスタを作り込む場合にも同様に適応できることは言うまでもない。画素サイズは、ＴＦＴを用いた場合、画素スイッチがＣＭＯＳトランジスタの場合よりも小さくすることが可能で、さらに信号線容量及び信号線抵抗の低減が実現でき、高階調の信号書き込み低コスト化等液晶パネルの高性能化が実現できる。しかしながら、ＣＭＯＳトランジスタを用いた場合と異なり、画素スイッチが基板バイアスの効果を受けることから書き込み電圧以上に電源電圧が高くなる特徴があり、低電圧液晶駆動に主に適している構成といえる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について説明するが、本発明は、これら実施の形態に限定されるものではない。
【００１８】
また、液晶装置（パネル）は、半導体基板を用いたものを例として記載したが、必ずしも半導体基板に限定されるものではなく、ガラス等の透明基板を用いることもできる。
【００１９】
液晶パネルのスイッチング素子としては、すべてＭＯＳＦＥＴやＴＦＴを挙げたが、ダイオード型などの２端子型であってもいい。
【００２０】
さらに、以下に説明する液晶パネルは、家庭用テレビはもちろん、プロジェクター、ヘッドマウントディスプレイ、３次元映像ゲーム機器、ラップトップコンピュータ、電子手帳、テレビ会議システム、カーナビゲーション、飛行機のパネルなどの表示装置として有効である。
【００２１】
［実施形態１］
本発明の実施形態１を図１を参照して説明する。本実施形態では画素スイッチとしてＣＭＯＳトランスファーゲートタイプのスイッチ素子を用いた。
【００２２】
図１は、本発明の概念を説明するための図であり、液晶パネルの画素部付近の等価回路図の一例であり、液晶プロジェクター装置に用いられるものの例である。
【００２３】
図１において、１０１，１１８は信号線、１０７〜１１１は画素部のスイッチングトランジスタ、１１５，１１７は液晶、１１４，１１６は保持容量、１０２〜１０６は駆動線（走査線）、１１２はｐ型領域、１１３，１１９はｎ型領域である。本実施形態では、ｐＭＯＳトランジスタ１０７とｎＭＯＳトランジスタ１０８で１つの画素スイッチとしている。
【００２４】
図２は、図１の回路のタイミング図である。
【００２５】
図２において、まず駆動線１０２，１０３が同期して、画素スイッチトランジスタ１０７，１０８をオン状態にするべく信号が入力される。このオン状態時に、水平のシフトレジスタが順次動作し、信号線に信号を伝達し、まず、信号線１０１の信号線電位が変化し、画素スイッチ１０７，１０８を通して保持容量１１４に電荷が蓄積され、１１５で示す液晶に電圧を印加する。次いで信号線１１８の電位が変化し、順次画素に電位が書き込まれていく。１列全て書き込まれた後に、駆動線１０２，１０３がオフし、今度は駆動線１０４，１０５が、画素スイッチトランジスタ１０９，１１０をオン状態にするべく信号が入力され、後は同様である。全パネル書き込んだ後、再びこの動作が繰り返される。
【００２６】
本回路構成で特徴的なことは、トランジスタ１０８と１０９で代表されるように隣同士の画素スイッチトランジスタのソースが共通であることである。トランジスタ１０８と１０９のソースが共通であっても、信号線１０１の電位Ａを書き込む時はトランジスタ１０７，１０８はオン状態であり、保持容量１１４にＡ電位が書き込まれるが、トランジスタ１０９はオフ状態であることから保持容量１１６にＡの電位が印加されることはない。
【００２７】
図３は、本実施形態の素子の一例を示す模式的平面図である。また、図４は、図３のＡ−Ａ′断面図である。
【００２８】
図３、及び図４において、１０００は、ＰＷＬの領域を示しており、ＮＭＯＳ１００５，１００６はＰＷＬ１０００中に構成されている。一方ＰＭＯＳ１００７，１００８はＮｗｅｌｌもしくはＮ型基板中に構成されている。
【００２９】
ＮＭＯＳ１００５のゲートはゲート線１００９と接続されており、ドレイン電極１０１３は画素電極１００１と配線層（図示されていない）を介して接続される。また、ソース電極１０１４は配線層（図示されていない）で形成される信号線に接続されている。
【００３０】
ＮＭＯＳ１００６のゲートはゲート線１０１０と接続されており、ドレイン電極１０１５は配線層（図示されていない）を介して画素電極１００３と接続されている。
【００３１】
また、ＮＭＯＳ１００６のソース電極１０１４はＮＭＯＳ１００５のソース電極１０１４と共通になっている。
【００３２】
一方、ＰＭＯＳ１００７のゲートはゲート線１０１１と接続されており、ドレイン電極１０１６はｎＭＯＳのドレイン電極１０１５とつながり画素電極１００３と配線層（図示されていない）を介して接続される。また、ソース電極１０１７は配線層（図示されていない）で形成される信号線に接続されている。
【００３３】
ＰＭＯＳ１００８のゲートはゲート線１０１２と接続されており、ドレイン電極１０１８は配線層（図示されていない）を介して画素電極１０１９と接続されている。
【００３４】
また、ＰＭＯＳ１００７のソース電極１０１７はＰＭＯＳ１００８のソース電極１０１７と共通になっている。
【００３５】
この様に、ＣＭＯＳ構成の画素スイッチを各画素電極下に構成するのではなく、ＮＭＯＳのみを画素電極下に持つ画素と、ＰＭＯＳのみを画素電極下に持つ画素を隣接して配置することによってＭＯＳトランジスタをより高密度に集積することができる。これは、極性の異なるＭＯＳを隣接させる際に必要とされる異なるウェルを分離するための領域が必要なくなるためである。このことにより、画素サイズの縮小が可能となり、表示装置の高精細化、チップサイズの縮小による低コスト化を図ることが可能となった。
【００３６】
また、本実施形態では、ＮＭＯＳ１００５，１００６のソース領域１０１４が、さらに、ＰＭＯＳ１００７，１００８のソース領域１０１７が共通化されている。このことにより、さらに高集積化が図られている。このことを、図４のＡ−Ａ′断面図を用いて説明する。図４に示すように、ＮＭＯＳ１００５，１００６はＰＷＬ１０００中に構成されており、そのソース電極１０１４はＮＭＯＳ１００５，１００６で共通になっている。各ＭＯＳのソース、ドレイン領域は濃いｎ型半導体領域１１００，１１０１，１１０２および低濃度のｎ型半導体領域１１０３よりなる。低濃度領域を設けることによりトランジスタのソース、ドレイン耐圧を向上させることが可能となる。なお、この領域の構成方法としては、マスクオフセット、ＤＤＤ、サイドウォールＬＤＤなどがあげられる。
【００３７】
図４のＡ−Ａ′断面図を示すように、ソース領域の共通化を行った場合と行わなかった場合の比較を行う。仮に、低濃度領域１１０３の幅を２μｍ、濃いｎ型領域１１０１の幅を４μｍ、コンタクトサイズを２μｍ、ＬＯＣＯＳによる素子分離幅を２μｍとすると、ＮＭＯＳ１００５のゲート１００９からＮＭＯＳ１００６のゲートの間の距離は、
0003571887.tif 000002
となる。
【００３８】
つまり、この例では共通化により６μｍサイズの縮小が可能となった。ＰＭＯＳについても同様にソース領域の共通化を行うことができる。
【００３９】
さらに、本実施形態では信号線の寄生容量を低減することが可能である。信号線の容量は、主に配線層の容量と信号線に接続されるソース電極とウェル間の接合容量よりなる。接合容量は、ほぼソース領域の面積で決まり、本発明によりソース領域の容量は、上述した計算値である８μｍと１４μｍを用いれば、８／１４＝５７％となる。
【００４０】
仮に、信号線容量の１／２がソースの接合容量とすると、本発明により信号線の容量は従来の８５％程度にすることが可能である。
【００４１】
信号線の容量を低減することにより、ビデオ線から信号線への転送に必要とされる時間を少なくすることが可能となり、高速駆動が可能となる。また、ビデオ線から信号線へ映像信号を転送する転送スイッチのサイズを縮小することができ、チップサイズの縮小およびビデオ線自体の寄生容量を低減することができる。このことにより、パネルに映像信号を入力するドライバの駆動力を低減することができ、駆動系の高速化、低コスト化をはかることが可能である。
【００４２】
図３に示すように、本実施形態では、ｎＭＯＳでいうところのｎ＋  領域は、２つのトランジスタで１つしかない。
【００４３】
このような構成をとることにより、信号線につく容量を大幅に減少することが可能となる。すなわち２トランジスタのソースを共通化すれば信号線につくソース容量は半減する。さらに信号線方向の距離もソースを共通化することで、削減できるため、信号線自体の配線が短くなり、信号線容量が減少し、信号線の配線抵抗が減少する。従って、信号線の書き込み特性は大きく改善され、高階調の信号書き込みが、実現できる。さらに、チップサイズも小さくなることから高歩留まり、チップ取れ数の増加につながり、低コスト化が実現できる。また信号線容量、抵抗がさがり、信号線への書き込み特性が上がることにより、サンプリングスイッチのサイズを小さくできることから、チップサイズの縮小と共に、サンプリングスイッチのソースに接続されているアナログ信号の映像信号線（ビデオ線）の容量が減少し、周辺回路の付加低減、消費電力の削減につながり、低コスト化、高性能化が実現できる。特に、高解像度化が進み画素数が多くなればなるほど、この効果は絶大で、有効なものになる。
【００４４】
１０２４×７６８画素を表示するＸＧＡ規格の画素を有する液晶パネルについて、具体的に説明する。
【００４５】
図３のレイアウトを例に取ると、１画素のサイズは、ソースを共通化しない場合が２３μｍ角に対して、２つのトランジスタのソースを共通化すると、２０μｍ角で形成できる。この時、信号線容量はソースを共通化しない場合に比べて２つのトランジスタのソースを共通化すると、ソース容量として５７％、配線容量として、２０／２３に削減され、全体として１５％小さくなる。配線抵抗は配線幅を同じとすると２０／２３になり、およそ１３％削減でき、ＣＲ値としては、２５％も小さくできた。
【００４６】
さらに液晶パネルの画素部分の面積はソースを共通化しない場合が１７．６６４ｍｍ×２３．５５２ｍｍに対して、２つのトランジスタのソースを共通化すると、１５．３６ｍｍ×２０．４８ｍｍで形成でき面積比率としては３／４になり、上記に述べたような効果が十分に得られ、従来に比べて、低コスト、高解像度の液晶パネルが実現できるようになった。
【００４７】
［実施形態２］
図５に示すように、画素スイッチトランジスタとして、ポリシリコンもしくはアモルファスシリコンを用いたＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いた例について説明する。
【００４８】
図５は、本例の液晶装置の特徴を説明するための模式的平面図である。
【００４９】
図５において、２０１は信号線、２０２は画素部ＴＦＴの共通ソース部、２０３は電極１（２０７）に対するＴＦＴのドレイン部、２０４は電極２（２０８）に対するＴＦＴのドレイン部、２０５，２０６は駆動線（走査線）で、駆動線２０５は２０３と２０２で形成されるＴＦＴのゲート線に対応し、一方駆動線２０６は２０８と２０２で形成されるＴＦＴのゲート線に対応する。２０７，２０８はそれぞれ反射電極で、ドレイン２０３と電極１（２０７）が接続されている。
【００５０】
本実施形態の駆動方法は、基本的には実施形態１と変わらない。すなわち、実施形態１で説明した図２の１０２に駆動線２０５が対応し、１０４に駆動線２０６が対応する。図２の１０３，１０５は不要である。
【００５１】
またこの構成は、ＴＦＴに限らず、Ｓｉウエハに直接ｎＭＯＳトランジスタもしくはｐＭＯＳトランジスタを作り込む場合にも同様に適応できることは言うまでもない。
【００５２】
本実施例の画素サイズは実施形態１で記述した画素スイッチがＣＭＯＳトランジスタの場合よりも小さくすることが可能であり、さらに信号線容量及び信号線抵抗の低減が実現でき、高階調の信号書き込み、低コスト化等、液晶パネルの高性能化が実現できる。
【００５３】
しかしながら、実施形態１と異なり、画素スイッチが基板バイアスの効果を受けることから書き込み電圧以上に電源電圧が高くなる特徴があり、低電圧液晶駆動に主に適している構成といえる。
【００５４】
ここでスイッチングトランジスタを構成する半導体層としてポリシリコン（多結晶シリコン）を用い、透過型の液晶装置を作製するプロセスについて図６を用いて説明する。
【００５５】
まずｎ型もしくはｐ型基板２０１に部分的に９×１０１２／ｃｍ２  のドーズ量、６０ＫｅＶでボロンをイオン注入し、ｐ型ウェル領域２０４を形成する（ｎ型ウェル領域を形成する場合もある）。ドライブは例えば１１５０℃等の温度で８４０分程度、若干の酸素を混入した雰囲気等で行うがこれらの値に限定されないことは言うまでもない。次いでｐａｄ酸化膜と窒化膜を形成後パターニングし、Ｆｉｅｌｄ酸化膜２０２を形成する。窒化膜１５０と酸化膜１１１（窒化膜を酸化したりしてもよい）を形成後、画素領域でパターニングする。
【００５６】
ついで画素部のトランジスタを形成する多結晶Ｓｉを堆積する。多結晶Ｓｉは、例えば０．１−１．０Ｔｏｒｒの減圧下で、６００−７００℃の温度で、窒素で希釈されたシランガスを熱分解し、即ちＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置で５０−４００ｎｍの厚さで形成させるが特に限定されることはない。レジスト塗布後パターニングし、多結晶Ｓｉをパターニング後除去する。ゲート酸化膜１０５，１６０を、画素部のＴＦＴ（Ｔｈｉｎ
Ｅｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）領域と周辺回路部とを同時に形成する。例えば酸化温度はＴＦＴの多結晶Ｓｉの粒径を増大させるために、１１５０℃の酸素雰囲気下で行うが特に限定されない。８５０℃−１２００℃の温度での酸素雰囲気もしくは酸素と水素の混合ガス内で酸化したり、もしくはＮＳＧ等の堆積膜でも構わない。ついでゲート電極としての多結晶Ｓｉ１０６，２０６を形成し、その後周辺回路部と画素部のソース、ドレイン領域をイオン注入により形成する。例えばｎＭＯＳのソース、ドレイン領域１０３，２０３ｂは燐のイオン注入で５×１０１５／ｃｍ２  、９５ＫｅＶ、ｐＭＯＳのソース、ドレイン領域はＢＦ２  のイオン注入で３×１０１５／ｃｍ２  、１００ＫｅＶ等の条件で形成する。この時ＮＬＤもしくはＰＬＤで濃度の低い領域（１０７，２０３ａ）を作成しリーク電流を抑制することが好ましいＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ），ＰＳＧ（ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の層間絶縁膜１１０をたとえば６００ｎｍ形成後にコンタクトホールのパターニングをし、ついで配線層を形成する。例えば本実施例ではバリアメタルとしてＴｉＮを用いシリコンが０．５−２％ドープされたＡｌ配線１０８を用いた。電極材料としては通常の半導体やＴＦＴプロセスで使用される材料である、他のＡｌ合金、Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ，Ｍｏまたはこれらのシリサイド等でも構わない。適宜使用される。電極層をパターニング後さらに層間絶縁膜６０１を形成後に裏面をエッチングマスク７１２を配した後、パターニングする。次に遮光膜であるＴｉ６０２をスパッタ法により堆積、パターニング後に、容量形成のための絶縁膜１０９、例えば２００−４００℃の温度で、シランガスとアンモニアガス、またはシランガスとＮ２  Ｏの混合ガスをプラズマ中で分解、堆積して形成し、その後３５０−５００℃の温度で水素ガス又は水素ガスと窒素ガス等の不活性ガスとの混合ガス中で１０−２４０分間熱処理して多結晶シリコンを水素化する。スルーホールを開けた後に透明電極としてＩＴＯ５０８を形成する。その後に対向電極との間に液晶６１１を注入し、裏面を画素部下酸化膜までエッチングする。
【００５７】
次に低温Ｐｏｌｙ−ＳｉＴＦＴに用いたときのプロセスについて図７を用いて説明する。
【００５８】
まず、ガラス基盤１１１をバッファー酸化し、ついで厚さ約５０ｎｍのａ−Ｓｉ膜を通常のＬＰＣＶＤ法を用いて堆積させる。その後ＫｒＦエキシマレーザーの照射により多結晶化したシリコン層１０３を形成する。ついで１０〜１００ｎｍの酸化膜１０５を成膜し、ゲート酸化膜を形成する。ゲート電極１０６を形成後、ソース・ドレイン（１５２，１０３，１０７）をイオンドーピング法で形成する。不純物の活性化を例えば窒素雰囲気下でのアニールにより行った後５００ｎｍ程度の絶縁膜１１０を形成する。次いで、コンタクトホールをパターニングした後、配線層１０８ａ，１０８ｂを形成する。
【００５９】
例えば、ＴｉＮ膜をスパッタ法で堆積して１０８ａを形成した後、Ａｌ−Ｓｉ膜をスパッタ法で堆積して１０８ｂを形成し、２つの膜を同時にパターニングする。
【００６０】
次に遮光膜であるＴｉ６０２をスパッタ法により堆積、パターニング後に、容量形成のための絶縁膜１０９、例えば２００−４００℃の温度で、シランガスとアンモニアガス、またはシランガスとＮ２  Ｏの混合ガスをプラズマ中で分解、堆積して形成し、その後３５０−５００℃の温度で水素ガス又は水素ガスと窒素ガス等の不活性ガスとの混合ガス中で１０−２４０分間熱処理して多結晶シリコンを水素化する。スルーホールを開けた後に透明電極としてＩＴＯ５０８を形成する。その後に対向電極との間に液晶６１１を注入する。対向基板としては、ガラス基板６２１上にブラックマトリクス６２２、カラーフィルター６２３、ＩＴＯ透明共通電極６２４、保護膜６２５及び配向膜６２６が形成されたものが用いられている。
【００６１】
［実施形態３］
図８は、本発明の液晶パネル部の１例を示す模式断面図である。
【００６２】
図８において、１は、半導体基板、２，２′は、それぞれｐ型、ｎ型ウェル、３，３′は、トランジスタのドレイン領域、４は、ゲート、５，５′は、ソース領域である。
【００６３】
図６からわかるように、表示領域のトランジスタは、２０〜３５Ｖという高耐圧が印加されるため、ゲートに対して、自己整合的にソース、ドレイン層が形成されず、オフセットをもたせ、その間に３′，５′に示す如く、低濃度のｎ−  ，ｐ−  層が設けられる。ちなみにオフセット量は０．５〜２．０μｍが好適である。
【００６４】
一方、周辺回路の一部の回路部が図８に示されているが、周辺部の一部の回路は、ゲートに自己整合的にソース、ドレイン層が形成されている。
【００６５】
ここでは、ソース、ドレインのオフセットについて述べたが、有無だけでなくオフセット量をそれぞれの耐圧に応じて変化させたり、ゲート長の最適化が有効である。これは、周辺回路の一部は、ロジック系回路であり、この部分は、上述１．５〜５Ｖ系駆動でよいため、トランジスタサイズの縮小及び、トランジスタの駆動力向上のため、上記自己整合構造が設けられている。
【００６６】
本基板１は、ｐ型半導体からなり、基板は、最低電位（通常は、接地電位）であり、ｎ型ウェルは、表示領域の場合、画素に印加する電圧すなわち２０〜３５Ｖがかかり、一方、周辺回路のロジック部は、ロジック駆動電圧１．５〜５Ｖがかかる。この構造により、それぞれ電圧に応じた最適なデバイスを構成でき、チップサイズの縮小のみならず、駆動スピードの向上による高画素表示が実現可能になる。
【００６７】
６は、フィールド酸化膜、１０は、データ配線につながるソース電極、１１は、画素電極につながるドレイン電極、１２は、画素電極である。
７は、表示領域、周辺領域を覆う遮光層であり、Ｔｉ，ＴｉＮ，Ｗ，Ｍｏ等が適している。図８からわかるように、上記遮光層は、表示領域では、画素電極と、ソース電極との接続部を除いて、覆っているが、周辺画素領域では、一部ビデオ線、クロック線等、配線容量が重くなる領域では、上記遮光層を除き、上記遮光層が除かれた部分は照明光の光が混入し、回路の誤動作を起こす場合は画素電極層を覆う設計になっており、高速信号が転送可能な工夫が為されている。
【００６８】
８は、遮光層下部の絶縁層であり、Ｐ−ＳｉＯ層上にＳＯＧにより平坦化処理を施し、その層をさらに、Ｐ−ＳｉＯでカバーし、絶縁層の安定性を確保した。ＳＯＧによる平坦化以外に、Ｐ−ＴＥＯＳ膜を形成し、さらにＰ−ＳｉＯをカバーした後、絶縁層をＣＭＰ処理し、平坦化する方法を用いても良い事は言うまでもない。
【００６９】
９は、反射電極と、遮光層との間に設けられた絶縁層で、この絶縁層を介して反射電極の電荷保持容量となっている。大容量形成のために、ＳｉＯ２  以外に、高誘電率のＰ−ＳｉＮ，Ｔａ２  Ｏ５  、やＳｉＯ２  との積層膜等が有効である。遮光層にＴｉ，ＴｉＮ，Ｍｏ，Ｗ等の平坦なメタル上に設ける事により、５００〜５０００オングストローム程度の膜厚が好適である。
【００７０】
１４は、液晶材料、１５は、共通透明電極、１６は、共通電極基板（対向基板）、１７，１７′は、高濃度不純物領域、１９は、表示領域、２０は、反射防止膜である。
【００７１】
図８からわかるように、トランジスタ下部に形成されたウェルと同一極性の高濃度不純物層１７，１７′は、ウェルの周辺部及び内部に形成されており、高振幅な信号がソースに印加されても、ウェル電位は、低抵抗層で所望の電位に固定されているため、安定しており、高品位な画像表示が実現できた。さらにｎ型ウェルとｐ型ウェルとの間には、フィールド酸化膜を介して上記高濃度不純物層１７，１７′が設けられており、通常ＭＯＳトランジスタの時に使用されるフィールド酸化膜直下のチャネルストップ層を不要にしている。
【００７２】
これらの高濃度不純物層は、ソース、ドレイン層形成プロセスで同時にできるので作製プロセスにおけるマスク枚数、工数が削減され、低コスト化が図れた。
【００７３】
次に１３は、共通透明電極と、対向基板との間に設けられた反射防止用膜で界面の液晶の屈折率を考慮して、界面反射率が軽減されるように構成される。その場合、対向基板と、透過電極の屈折率よりも小さい絶縁膜が好適である。
【００７４】
図８において、半導体基板１ｐ型になっているが、ｎ型でもよい。また、ウェル領域２は、半導体基板１と反対の導電型にする。このため、図８では、ウェル領域２はｐ型になっている。ｐ型、ｎ型のウェル領域２及び２′は、半導体基板１よりも高濃度に不純物が注入されていることが望ましく、半導体基板１の不純物濃度が１０１４〜１０１５（ｃｍ−３）のとき、ウェル領域２の不純物濃度は１０１５〜１０１７（ｃｍ−３）が望ましい。
【００７５】
ソース電極１０は、表示用信号が送られてくるデータ配線に、ドレイン電極１１は画素電極１２に接続する。これらの電極１０，１１には、通常Ａｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＣｕ配線を用いる。これらの電極１０，１１の下部に、ＴｉとＴｉＮからなるバリアメタル層を用いると、コンタクトが安定に実現できる。またコンタクト抵抗も低減できる。
【００７６】
画素電極１２は、表面が平坦で、高反射材が望ましく、通常の配線用金属であるＡｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＣ，ＡｌＣｕ以外にＣｒ，Ａｕ，Ａｇなどの材料を使用することが可能である。また、平坦性の向上のため、下地絶縁層や画素電極１２の表面をケミカルメカニカルポリッシング（ＣＭＰ）法によって処理するとよい。
【００７７】
図９は、このような液晶表示装置の回路図である。
【００７８】
図９において、２１は水平シフトレジスタ、２２は垂直シフトレジスタ、２３はｎチャンネルＭＯＳＦＥＴ、２４はｐチャンネルＭＯＳＦＥＴ、２５は保持容量、２６は液晶、２７は信号転送スイッチ、２８はリセットスイッチ、２９はリセットパルス入力端子、３０はリセット電極端子、３１は映像信号入力端子である。
【００７９】
図９に示す保持容量２５は、図８に示す画素電極１２と共通透明電極１５の間の信号を保持するための容量である。ウェル領域２には、基板電位を印加する。
【００８０】
本例では、各行のトランスミッションゲート構成を、上から１行目は上がｎチャンネルＭＯＳＦＥＴ２３で下がｐチャンネルＭＯＳＦＥＴ２４、２行面は上がｐチャンネルＭＯＳＦＥＴ２４で下がｎチャンネルＭＯＳＦＥＴ２３となるように、隣り合う行で順序を入れ換える構成にしている。以上のように、ストライプ型ウェルで表示領域の周辺で電源線とコンタクトしているだけでなく、表示領域にも、細い電源ラインを設けコンタクトをとっている。
【００８１】
なお、この時、ウェルの抵抗の安定化がカギになる。したがって、ｐ型基板であれば、ｎウェルの表示領域内部でのコンタクト面積又はコンタクト数をｐウェルのコンタクトより増強する構成を採用した。ｐウェルは、ｐ型基板で一定電位がとられているため、基板が低抵抗体としての役割を演ずる。したがって、島状になるｎウェルのソース、ドレインへの信号の入出力による振られの影響が大きくなりやすいが、それを上部の配線層からのコンタクトを増強することで防止でき、これにより、安定した高品位な表示が実現できた。
【００８２】
映像信号（ビデオ信号、パルス変調されたデジタル信号など）は、映像信号入力端子３１から入力され、水平シフトレジスタ２１からのパルスに応じて信号転送スイッチ２７を開閉し、各データ配線に出力する。垂直シフトレジスタ２２からは、選択した行のｎチャンネルＭＯＳＦＥＴ２３のゲートへはハイパルス、ｐチャンネルＭＯＳＦＥＴのゲートへはローパルスを印加する。
【００８３】
以上のように、画素部のスイッチは、単結晶のＣＭＯＳトランスミッションゲートで構成されており、画素電極へ書き込む信号が、ＭＯＳＦＥＴのしきい値に依存せず、ソースの信号をフルに書き込める利点を有する。
【００８４】
又、スイッチが、単結晶トランジスタから成り立っており、ｐｏｌｙ  ｓｉ−ＴＦＴの結晶粒界での不安定な振る舞い等がなく、バラツキのない高信頼性な高速駆動が実現できる。
【００８５】
次に、パネル周辺回路の構成について、図１０を用いて説明する。
【００８６】
図１０は、パネル周辺回路の構成を示す模式的ブロック図である。
【００８７】
図１０において、３２はレベルシフター回路、３３はビデオ信号サンプリングスイッチ、３４は水平シフトレジスタ、３５はビデオ信号入力端子、３６は垂直シフトレジスタ、３７は表示領域である。
【００８８】
以上に示す構成により、Ｈ，Ｖともにシフトレジスタ等のロジック回路は、ビデオ信号振幅によらず、１．５〜５Ｖ程度と極めて低い値で駆動でき、高速、低消費電圧化が達成できた。ここでの水平、垂直シフトレジスタは、走査方向は選択スイッチにより双方向可能なものとなっており、光学系の配置等の変更に対して、パネルの変更なしに対応でき、製品の異なるシリーズにも同一パネルが使用でき低コスト化が図れるメリットがある。
【００８９】
又、図１０においては、ビデオ信号サンプリングスイッチ３３は、片側極性の１トランジスタ構成のものを記述したが、これに限らず、ＣＭＯＳトランスミッションゲート構成にすることにより入力ビデオ線をすべてを信号線に書き込むことができることは、言うまでもない。
【００９０】
又、ＣＭＯＳトランスミッションゲート構成にした時、ＮＭＯＳゲートとＰＭＯＳゲート面積や、ゲートと、ソース、ドレインとの重なり容量の違いにより、ビデオ信号に振られが生じる課題がある。これにはそれぞれの極性のサンプリングスイッチ３３のＭＯＳＦＥＴのゲート長の約１／２のゲート長のＭＯＳＦＥＴのソースとドレインとを信号線にそれぞれ接続し、逆相パルスで印加することにより振られが防止でき、きわめて良好なビデオ信号が信号線に書き込まれた。これにより、さらに高品位の表示が可能になった。
【００９１】
次に、ビデオ信号と、サンプリングパルスの同期を正確にとる方法について、図１１を用いて説明する。このためには、サンプリングパルスのディレイ量を変化させる必要がある。
【００９２】
図１１は、ビデオ信号と、サンプリングパルスの同期との関係を説明するための同期回路を含む液晶装置の回路図である。
【００９３】
図１１において、４２は、パルスディレイ用インバータ、４３は、どのディレイ用インバータを選択するかを決めるスイッチ、４４はディレイ量が制御された出力、４５は、容量（ｏｕｔＢは逆相出力、ｏｕｔは同相出力）、４６は、保護回路である。
【００９４】
ＳＥＬ１（ＳＥＬ１Ｂ）からＳＥＬ３（ＳＥＬ３Ｂ）の組み合わせにより、ディレイ用インバータ４２を何個通過するかが選択できる。
【００９５】
この同期回路をパネルに内蔵している事により、パネル外部からのパルスのディレイ量が、Ｒ．Ｇ．Ｂ３板パネルのとき、治具等の関係で対称性がくずれても、上記選択スイッチで調整でき、Ｒ．Ｇ．Ｂのパルス位相高域による位置ずれがない良好な表示画像が得られた。又、パネル内部に温度測定ダイオードを内蔵させ、その出力によりディレイ量をテーブルから参照し温度補正することも有効である事は言うまでもない。
【００９６】
次に、液晶材との関係について説明する。図８では、平坦な対向基板構造のものを示したが、共通電極基板１６は、共通透明電極１５の界面反射を防ぐため、凹凸を形成し、その表面に共通透明電極１５を設けている。また、共通電極基板１６の反対側には、反射防止膜２０を設けている。これらの凹凸形状の形成のために、微少な粒径の砥粒により砂ずり研磨をおこなう方式も高コントラスト化に有効である。
【００９７】
液晶材料としては、ポリマー・ネットワーク液晶ＰＮＬＣを用いた。ただし、ポリマー・ネットワーク液晶として、ポリマー分散液晶ＰＤＬＣなどを用いてもいい。ポリマー・ネットワーク液晶ＰＮＬＣは、重合相分離法によって作製される。液晶と重合性モノマーやオリゴマーで溶液をつくり、通常の方法でセル中に注入した後ＵＶ重合によって液晶と高分子を相分離させ、液晶中に網目状に高分子を形成する。ＰＮＬＣは多くの液晶（７０〜９０ｗｔ％）を含有している。
【００９８】
ＰＮＬＣにおいては、屈折率の異方性（Δｎ）の高いネマチック液晶を用いると光散乱が強くない、誘電異方性（Δε）の大きいネマチック液晶を用いると低電圧で駆動が可能となる。ポリマー・ネットワークの大きさ、すなわち網目の中心間距離が１〜１．５（μｍ）の場合、光散乱は高コントラストを得るのに十分強くなる。
【００９９】
次に、シール構造と、パネル構造との関係について、図１２を用いて説明する。
【０１００】
図１２は、シール構造と、パネル構造との関係を説明するための模式的平面図である。
【０１０１】
図１２において、５１はシール材、５２は電極パッド、５３は、クロックバッファー回路、５４は、アンプである。このアンプは、パネル電気検査時の出力アンプとして使用するものである。５５は、対向基板の電位をとるＡｇペースト部５６は、表示部、５７は、ＳＲ等の周辺回路部である。
【０１０２】
図１２からわかるように、本例では、シールの内部にも、外部にも、トータルチップサイズが小さくなるように、回路が設けられている。本例では、パッドの引き出しをパネルの片辺側の１つに集中させているが、長辺側でも良く、又、一辺でなく、多辺からの取り出しも高速クロックを取り扱う時に有効である。
【０１０３】
液晶表示装置を構成するに際し、Ｓｉ基板を用いた場合、プロジェクタのように強力な光が照射され、基板の側壁に光があたると、基板電位が変動し、パネルの誤動作を引き起こす可能性がある。したがって、パネルの側壁及び、パネル上面の表示領域の周辺回路部は、遮光できる基板ホルダーとするのが望ましい。又、Ｓｉ基板の裏面は、熱伝導率の高い接着剤を介して熱伝導率の高いＣｕ等のメタルが接続されたホルダー構造とするのが望ましい。
【０１０４】
本発明の液晶表示装置の画素電極は、反射型電極として構成することが可能であり、この場合、電極表面をケミカルメカニカルポリッシング（ＣＭＰ）により研磨しておくと電極表面は、凹凸のない鏡面状態が得られるので都合が良い。このＣＭＰを用いた方法は、メタルをパターニングしてから、研磨する通常の方法とは異なり、電極パターンが形成されるところにあらかじめ電極形成用の溝をエッチングより絶縁領域中に形成しておき、メタルを成膜した後、電極パターンが形成されない領域上のメタルを研磨で取り除くとともに、電極パターン領域上のメタルを絶縁領域まで平坦化する方法である。この方法を採用する場合、配線の幅が配線以外の領域よりも極めて広く、従来のエッチング装置の常識では、エッチングすると、エッチング中にポリマーが堆積し、パターニングができなくなるという問題が生じてしまう。
【０１０５】
そこで従来の酸化膜系エッチング（ＣＦ４  ／ＣＨＦ３  系）におけるエッチング条件について検討した。
【０１０６】
図１３は、エッチング処理の良否を示す図である。
【０１０７】
図１３において、（ａ）は、従来のトータル圧力１．７ｔｏｒｒの場合を示し、（ｂ）は、本例の、１．０ｔｏｒｒの場合を示す。
【０１０８】
従来の条件で、デポジション性のガスＣＨＦ３  を減らすと、確かにポリマーの堆積は、減少するが、レジストに近いパターンと遠いパターンでの寸法の違い（ローディング効果）がきわめて大きくなり、使用できない事がわかる。
【０１０９】
この図よりローディング効果を抑えるため、徐々に圧力を下げていくと、１ｔｏｒｒ以下になるとローディング効果がかなり抑制され、かつＣＨＦ３  をゼロにし、ＣＦ４  のみによるエッチングが有効であることが理解される。
【０１１０】
さらに、画素電極領域は、ほとんどレジストが存在せず、周辺部はレジストで占められている。構造体を形成するのは難しく、構造として、画素電極と同等の形状（ダミー画素）を表示領域の周辺部まで設ける事が有効であることがわかった。
【０１１１】
このような構造にすることにより、従来あった表示部と周辺部もしくはシール部との段差もなくなり、ギャップ精度が高くなり、面内均一圧が高くなるだけでなく、注入時のムラもへり、高品位の画質が歩留りよくできる効果が得られる。
【０１１２】
次に本発明の反射型液晶パネルを組み込む光学システムについて図１４を用いて説明する。
【０１１３】
図１４は、本発明の反射型液晶パネルを組み込む光学システムの模式的構成図である。
【０１１４】
図１４において、７１は、光源、７２は光源像をしぼり込む集光レンズ、７３，７５はフレネルレンズ、７４は、色分解光学素子であり、ダイクロイックミラー、回折格子等が有効である。
【０１１５】
７６は、Ｒ．Ｇ．Ｂ光に分離された光をＲ．Ｇ．Ｂ３パネルに導くミラー、７７は、集光ビームをパネルに平行光で照明するための視野レンズ、７８は、反射型液晶素子、７９の位置に絞り（不図示）がある。８０は投射レンズ、８１はスクリーンで、通常、投射光を平行光へ変換するフレネルレンズと上下、左右に広視野角に表示するレンチキュラレンズの２板より得る。
【０１１６】
図１４の図面では、１色のパネルのみ記載されているが、実際には、３板パネルが配置されている。又、反射パネル表面にマイクロレンズアレーを設け、異なる入射光を異なる画素領域に照射させる配置をとることにより、３板のみならず、単板構成でも可能であることは言うまでもない。
【０１１７】
液晶素子７８の液晶層に電圧が印加され、各画素で正反射した光は、７９に示す絞りを透過し、スクリーン８１上に投射される。
【０１１８】
一方、電圧が印加されずに、液晶層が散乱体となっている時に、反射型液晶素子７８へ入射した光は、等方的に散乱し、７９に示す絞りの開口を見込む角度の中の散乱光以外は、投射レンズ８０に入らず、これにより黒を表示する。
【０１１９】
以上の光学系からわかるように、偏光板が不要で、しかも画素電極の全面が高反射率で信号光が投射レンズに入るため、従来よりも２−３倍明るい表示が実現できる。本例では対向基板表面、界面には、反射防止対策が施されており、ノイズ光成分も極めて少なく、高コントラスト表示が実現できる。又、パネルサイズが小さくできるため、すべての光学素子（レンズ、ミラー等）が、小型化され、低コスト、軽量化が達成できる。
【０１２０】
又、光源の色ムラ、輝度ムラ、変動は、光源と光学系との間にインテグレータ（はえの目レンズ型ロッド型）を挿入することにより、スクリーン上での色ムラ、輝度ムラは、解決できる。
【０１２１】
図１５は、パネル以外の周辺電気回路を示す図である。
【０１２２】
図１５において、８５は、電源で、主にランプ用電源とパネルや信号処理回路駆動用システム電源に分離される。８６は、プラグ、８７はランプ温度検出器で、ランプの温度の異常があれば、制御ボード８８によりランプを停止させる等の制御を行う。これは、ランプに限らず、８９のフィルタ安全スイッチでも同様に制御される。たとえば、高温ランプハウスボックスを開けようとした場合、ボックスが開かなくなるような安全上の対策が施されている。９０はスピーカー、９１は音声ボードで、要求に応じて３Ｄサウンド、サラウンドサウンド等のプロセッサも内蔵できる。９２は、拡張ボード１で、Ｓ端子、コンポジット映像、音声等の外部装置９６からの入力端子、及びどの信号を選択するかの選択スイッチ９５、チューナ９４からなり、デコーダ９３を介して拡張ボード２へ信号が送られる。拡張ボード２は、おもに、別系列からのビデオやコンピュータのＤｓｕｂｌ５ピン端子を有し、スイッチ１００を介して、Ａ／Ｄコンバータ１０１でデジタル信号に変換される。１０３は、主にメモリとＣＰＵとからなるメインボードである。
【０１２３】
Ａ／Ｄ変換したＮＴＳＣ信号は、一端メモリに蓄積され、高画素数へうまく割り当てるために、不足の信号を補間して作成したり、液晶表示素子に適したγ変換エッジ強調、ブライト調整、バイアス調整等の信号処理を行う。
【０１２４】
また、ＮＴＳＣ信号でなく、コンピュータ信号も、たとえばＶＧＡの信号が来れば、高解像度のＸＧＡパネルの場合、その解像度変換処理も行う。一画像データだけでなく、複数の画像データＮＴＳＣ信号にコンピュータ信号を合成させる等の処理もこのメインボードで行う。メインボードの出力はシリアル・パラレル変換され、ノイズの影響を受けにくい形態でヘッドボード１０４に送られる。再度パラレル・シリアル変換後、Ｄ／Ａ変換し、パネルのビデオ線数に応じて、アンプを介して、パネル１０５，１０６，１０７へ信号を書き込む。１０２は、リモコン操作パネルで、コンピュータ画面も、ＴＶと同様の感覚で、簡単操作可能となっている。
【０１２５】
［実施形態４］
ここでは、本発明の液晶装置（パネル）にマイクロレンズを設けた所謂単板式のフルカラー表示装置について説明する。
【０１２６】
本出願人は、従来のマイクロレンズ付表示パネルを用いた投射型表示装置においてはＲ．Ｇ．Ｂのモザイク構造が目立ち、表示画像の品位が著しく低下するという点を解決するものとして、特願平９−７２６４６号において、新規な表示パネルを提案した。特願平９−７２６４６号で提案した表示パネルは、第１、第２、第３の色画素の３つの色画素のうちの第１、第２の色画素の組み合わせを第１方向に、該第１、第３の色画素の組み合わせを該第１方向と異なる第２方向に該第１の色画素を共有するように配置した画素ユニットを基板上に所定のピッチで２次元的に配列した画素ユニットアレイと、該第１方向と第２方向の２つの色画素のピッチを１ピッチとするマイクロレンズを複数個、該基板上の画素ユニットアレイ上に２次元的に配列したマイクロレンズアレイとを有している表示パネルである。
【０１２７】
ここでは、特願平９−７２６４６号において提案された表示パネルを、本発明の液晶装置及び表示装置に適用した例について説明する。
【０１２８】
図１６は本例の表示パネルを用いた投写型液晶表示装置の光学系の要部概略図である。図１６（ａ）はその上面図、図１６（ｂ）は正面図、図１６（ｃ）は側面図を表している。
【０１２９】
同図において１３０１は投影レンズであり、マイクロレンズ付の液晶装置を用いた表示パネル（液晶パネル）１３０２で表示した画像情報を所定面上に投影している。１３０３は偏光ビームスプリッター（ＰＢＳ）であり、例えばＳ偏光を透過し、Ｐ偏光を反射している。１３４０はＲ（赤色光）反射ダイクロイックミラー、１３４１はＢ／Ｇ（青色＆緑色光）反射ダイクロイックミラー、１３４２はＢ（青色光）反射ダイクロイックミラー、１３４３は全色光を反射する高反射ミラー、１３５０はフレネルレンズ、１３５１は凸レンズ（正レンズ）、１３０６はロッド型インテグレーター、１３０７は楕円リフレクターであり、その中心にメタルハライドや、ＵＨＰ等のアークランプ（光源）１３０８の発光面１３０８ａが配置されている。
【０１３０】
ここで、Ｒ（赤色光）反射ダイクロイックミラー１３４０、Ｂ／Ｇ（青色＆緑色光）反射ダイクロイックミラー１３４１、Ｂ（青色光）反射ダイクロイックミラー１３４２はそれぞれ図１７（ａ），（ｂ），（ｃ）に示したような分光反射特性を有している。そしてこれらのダイクロイックミラーは高反射ミラー１３４３とともに図１８の斜視図に示したように３次元的に配置されており、後述するように光源１３０８からの白色照明光をＲ．Ｇ．Ｂの３つの色光に色分解するとともに液晶パネル１３０２に対して各原色光が３次元的に異なる方向から該液晶パネルを照明するようにしている。
【０１３１】
ここで、光源１３０８からの光束の進行過程に従って説明すると、まずランプ１３０８からの出射した白色光束は、楕円リフレクター１３０７によりその前方のインテグレータ１３０６の入り口（入射面）１３０６ａに集光され、このインテグレータ１３０６内を反射を繰り返しながら進行するにつれて光束の空間的強度分布が均一化される。そしてインテグレータ１３０６の出射口１３０６ｂを出射した光束は凸レンズ１３５１とフレネルレンズ１３５０とによりｘ軸−方向（図１６（ｂ）基準）に平行光束化され、まずＢ反射ダイクロイックミラー１３４２に至る。
【０１３２】
このＢ反射ダイクロイックミラー１３４２ではＢ光（青色光）のみが反射されｚ軸−方向つまり下側（図１６（ｂ）基準）にｚ軸に対して所定の角度でＲ反射ダイクロイックミラー１３４０に向かう。一方Ｂ光以外の色光（Ｒ／Ｇ光）はこのＢ反射ダイクロイックミラー１３４２を通過し、高反射ミラー１３４３により直角にｚ軸−方向（下側）に反射されやはりＲ反射ダイクロイックミラー１３４０に向かう。
【０１３３】
ここでＢ反射ダイクロイックミラー１３４２と高反射ミラー１３４３は共に図１６（ａ）を基にして言えば、インテグレータ１３０６からの光束（ｘ軸−方向）をｚ軸−方向（下側）に反射するように配置しており、高反射ミラー１３４３はｙ軸方向を回転軸にｘｙ平面に対して丁度４５°の傾きとなっている。それに対してＢ反射ダイクロイックミラー１３４２はやはりｙ軸方向を回転軸にｘｙ平面に対してこの４５°よりも浅い角度に設定されている。
【０１３４】
従って、高反射ミラー１３４３で反射されたＲ／Ｇ光はｚ軸−方向に反射されるのに対して、Ｂ反射ダイクロイックミラー１３４２で反射されたＢ光はｚ軸に対して所定の角度（ｘｚ面内チルト）で下方向に向かう。ここで、Ｂ光とＲ／Ｇ光の液晶パネル１３０２上の照明範囲を一致させるため、各色光の主光線は液晶パネル１３０２上で交差するように、高反射ミラー１３４３とＢ反射ダイクロイックミラー１３４２のシフト量およびチルト量が選択されている。
【０１３５】
次に、前述のように下方向（ｚ軸−方向）に向かったＲ．Ｇ．Ｂ光はＲ反射ダイクロイックミラー１３４０とＢ／Ｇ反射ダイクロイックミラー１３４１に向かうが、これらはＢ反射ダイクロイックミラー１３４２と高反射ミラー１３４３の下側に位置し、まず、Ｂ／Ｇ反射ダイクロイックミラー１３４１はｘ軸を回転軸にｘｚ面に対して４５°傾いて配置されており、Ｒ反射ダイクロイックミラー１３４０はやはりｘ軸方向を回転軸にｘｚ平面に対してこの４５°よりも浅い角度に設定されている。
【０１３６】
従ってこれらに入射するＲ．Ｇ．Ｂ光のうち、まずＢ／Ｇ光はＲ反射ダイクロイックミラー１３４０を通過して、Ｂ／Ｇ反射ダイクロイックミラー１３４１により直角にｙ軸＋方向に反射され、ＰＢＳ１３０３を通じて偏光化された後、ｘｚ面に水平に配置された液晶パネル１３０２を照明する。
【０１３７】
このうちＢ光は前述したように、（図１６（ａ）、図１６（ｂ）参照）既ｘ軸に対して所定の角度（ｘｚ面内チルト）で進行しているため、Ｂ／Ｇ反射ダイクロイックミラー１３４１による反射後はｙ軸に対して所定の角度（ｘｙ面内チルト）を維持し、その角度を入射角（ｘｙ面方向）として該液晶パネル１３０２を照明する。Ｇ光についてはＢ／Ｇ反射ダイクロイックミラー１３４１により直角に反射しｙ軸＋方向に進み、ＰＢＳ１３０３を通じて偏光化された後、入射角０°つまり垂直に該液晶パネル１３０２を照明する。
【０１３８】
またＲ光については、前述のようにＢ／Ｇ反射ダイクロイックミラー１３４１の手前に配置されたＲ反射ダイクロイックミラー１３４０によりＲ反射ダイクロイックミラー１３４０にてｙ軸＋方向に反射されるが、図１６（ｃ）（側面図）に示したようにｙ軸に対して所定の角度（ｙｚ面内チルト）でｙ軸＋方向に進み、ＰＢＳ１３０３を通じて偏光化された後、該液晶パネル１３０２をこのｙ軸に対する角度を入射角（ｙｚ面方向）として照明する。
【０１３９】
また、前述と同様にＲ．Ｇ．Ｂの各色光の液晶パネル１３０２上の照明範囲を一致させるため、各色光の主光線は液晶パネル１３０２上で交差するようにＢ／Ｇ反射ダイクロイックミラー１３４１とＲ反射ダイクロイックミラー１３４０のシフト量およびチルト量が選択されている。
【０１４０】
さらに、図１７に示したようにＢ／Ｇ反射ダイクロイックミラー１３４１のカット波長は５７０ｎｍ、Ｒ反射ダイクロイックミラー１３４０のカット波長は６００ｎｍであるから、不要な橙色光はＢ／Ｇ反射ダイクロイックミラー１３４１を透過して光路外に捨てられる。これにより最適な色バランスを得ている。
【０１４１】
そして後述するように液晶パネル１３０２にて各Ｒ．Ｇ．Ｂ光は反射＆偏光変調され、ＰＢＳ１３０３に戻り、ＰＢＳ１３０３のＰＢＳ面１３０３ａにてｘ軸＋方向に反射し、この光束は投影レンズ１に入射する。投影レンズ１は液晶パネル１３０２に表示された画像をスクリーン（不図示）に拡大投影している。
【０１４２】
該液晶パネル１３０２を照明する各Ｒ．Ｇ．Ｂ光は入射角が異なるため、そこから反射されてくる各Ｒ．Ｇ．Ｂ光もその出射角を異にしているが、投影レンズ１３０１としてはこれらを全て取り込むに十分な大きさのレンズ径及び開口のものを用いている。ただし、投影レンズ１３０１に入射する光束の傾きは、各色光がマイクロレンズを２回通過することにより平行化され、液晶パネル１３０２への入射光の傾きを維持している。
【０１４３】
ところが図２８に示したように従来例の透過型の液晶パネルＬＰでは、液晶パネルＬＰを出射した光束はマイクロレンズ１３１６の集光作用分も加わってより大きく広がってしまうので、この光束を取り込むための投影レンズはさらに大きな開口数が求められ、大型の投影レンズとなっていた。
【０１４４】
図２８において、１３１６は複数のマイクロレンズ１３１６ａを所定のピッチで配列したマイクロレンズアレイ、１３１７は液晶層、１３１８はＲ（赤色）、Ｇ（緑色）、Ｂ（青色）の各色画素である。
【０１４５】
赤、緑、青色の各色の照明光Ｒ．Ｇ．Ｂをそれぞれ異なる角度から液晶パネルＬＰに当て、マイクロレンズ１３１６ａの集光作用により各色光がそれぞれ異なる色画素１３１８に入射するようにしている。これによって、カラーフィルターを不要とすると共に高い光利用率を可能にした表示パネルを構成している。このような表示パネルを用いた投写型表示装置は単板液晶パネルにても明るいフルカラー映像を投写表示することができるようになっている。
【０１４６】
しかしながら、このようなマイクロレンズ付の表示パネルを用いた投射型表示装置では、その投写表示画像のＲ．Ｇ．Ｂの各色画素１３１８がスクリーン上に拡大投影されたものとなる。このため、図２９に示したようにＲ．Ｇ．Ｂのモザイク構造が目立ってしまい、これが表示画像の品位を著しく低下してしまうという欠点を有していたのである。
【０１４７】
これに対して本例では液晶パネル１３０２からの光束の広がりはこのように比較的小さくなるので、より小さな開口数の投影レンズでもスクリーン上で十分に明るい投影画像を得ることができ、より小型な投影レンズを用いることが可能になる。且つＲ．Ｇ．Ｂのモザイク構造が目立つのが抑えられるのである。
【０１４８】
ここで本発明に係る液晶パネル１３０２について説明する。図１９は、本例に係る液晶パネル１３０２の拡大断面模式図（図１９のｙｚ面に対応）である。
【０１４９】
１３２１はマイクロレンズ基板（ガラス基板）、１３２２はマイクロレンズ、１３２３はシートガラス、１３２４は透明対向電極、１３２５は液晶層、１３２６は画素電極、１３２７はアクティブマトリクス駆動回路部、１３２８はシリコン半導体基板である。マイクロレンズ１３２２はいわゆるイオン交換法によりガラス基板（アルカリ系ガラス）１３２１の表面上に形成されており、画素電極１３２６のピッチの倍のピッチで２次元的アレイ構造を有し、これによりマイクロレンズアレイを成している。
【０１５０】
液晶層１３２５は反射型に適応したいわゆるＤＡＰ、ＨＡＮ等のＥＣＢモードのネマチック液晶を採用しており、不図示の配向層により所定の配向が維持されている。画素電極１３２６はＡｌ（アルミ）から成り反射鏡を兼ねており、表面性を良くして反射率を向上させるためパターニング後の最終工程で前述したＣＭＰ処理を施している。
【０１５１】
アクティブマトリクス駆動回路部１３２７はシリコン半導体基板１３２８上に設けられている。
【０１５２】
ここで、ドライバーとして水平方向回路と垂直方向回路を含むアクティブマトリクス駆動回路部１３２７はＲ．Ｇ．Ｂの各原色映像信号を所定の各Ｒ．Ｇ．Ｂ画素に書き込む用に構成されており、該各画素電極１３２６はカラーフィルターは有さないものの、前記アクティブマトリクス駆動回路部１３２７にて書き込まれる原色映像信号により各Ｒ．Ｇ．Ｂ画素として区別され、後述する所定のＲ．Ｇ．Ｂ画素配列を形成している。
【０１５３】
ここで、まず液晶パネル１３０２に対する照明光のうちＧ光について説明する。前述したようにＧ光の主光線はＰＢＳ１３０３により偏光化されたのち該液晶パネル１３０２に対して垂直に入射する。この光線のうち１つのマイクロレンズ１３２２ａに入射する光線例を図中の矢印Ｇ（ｉｎ／ｏｕｔ）に示す。
【０１５４】
ここに図示されたように該Ｇ光線はマイクロレンズ１３２２ａにより集光されＧ画素電極１３２６ｇ上を照明する。そしてＡｌより成る該画素電極１３２６ｇにより反射され、再び同じマイクロレンズ１３２２ａを通じて液晶パネル１３０２外に出射していく。このように液晶層１３２５を往復通過する際、該Ｇ光線（偏光）は画素電極１３２６ｇに印可される信号電圧により対向電極１３２４との間に形成される電界による液晶の動作により変調を受けて該液晶パネル１３０２を出射しＰＢＳ１３０３に戻る。ここで、その変調度合いによりＰＢＳ面１３０３ａにて反射され投影レンズ１３０１に向かう光量が変化し、各画素のいわゆる濃淡階調表示がなされることになる。
【０１５５】
一方、上述したように図中断面（ｙｚ面）内の斜め方向から入射してくるＲ光については、やはりＰＢＳ１３０３により偏光化されたのち、例えばマイクロレンズ１３２２ｂに入射するＲ光線に注目すると図中の矢印Ｒ（ｉｎ）で示したように、該マイクロレンズ１３２２ｂにより集光されその真下よりも左側にシフトした位置にあるＲ画素電極１３２６ｒ上を照明する。そして該画素電極１３２６ｒにより反射され、図示したように今度は隣（−ｚ方向）のマイクロレンズ１３２２ａを通じて液晶パネル１３０２外に出射していく（Ｒ（ｏｕｔ））。
【０１５６】
この際、該Ｒ光線（偏光）はやはりＲ画素電極１３２６ｒに印可される信号電圧により対向電極１３２４との間に形成される電界による液晶の動作により変調を受けて該液晶パネル１３０２を出射しＰＢＳ１３０３に戻る。そしてその後のプロセスは前述のＧ光の場合と全く同じように、画像光の１部として投影レンズ１３０１で投影される。
【０１５７】
ところで、図１９の描写ではＧ画素電極１３２６ｇ上とＲ画素電極１３２６ｒ上の各Ｇ光とＲ光の色光が１部重なり干渉している用になっているが、これは模式的に液晶層１３２５の厚さを拡大誇張して描いているためであり、実際には該液晶層１３２５の厚さは〜５μであり、シートガラス１３２３の５０〜１００μに比べて非常に薄く、画素サイズに関係なくこのような干渉は起こらない。
【０１５８】
図２０は本例での色分解及び色合成の原理説明図である。ここで図２０（ａ）は液晶パネル１３０２の上面模式図、図２０（ｂ）、図２０（ｃ）はそれぞれ該液晶パネル１３０２の上面模式図に対するＡ−Ａ′（ｘ方向）断面模式図、Ｂ−Ｂ′（ｚ方向）断面模式図である。
【０１５９】
このうち図２０（ｃ）はｙｚ断面を表す上記図１９に対応するものであり、各マイクロレンズ１３２２に入射するＧ光とＢ光の入出射の様子を表している。これから判るように第１の色画素として各Ｇ画素電極は各マイクロレンズ１３２２の中心の真下に配置され、第２の色画素として各Ｒ画素電極は各マイクロレンズ１３２２間の境界の真下に配置されている。従ってＲ光の入射角はそのｔａｎθが画素ピッチ（Ｂ＆Ｒ画素）とマイクロレンズ１３２２・画素電極１３２６間距離の比に等しくなるように設定するのが好ましい。
【０１６０】
一方図２０（ｂ）は該液晶パネル１３０２のｘｙ断面に対応するものである。このｘｙ断面については第３の色画素としてのＢ画素電極とＧ画素電極とが図２０（ｃ）と同様に交互に配置されており、やはり各Ｇ画素電極は各マイクロレンズ１３２２の中心の真下に配置され、第３の色画素としての各Ｂ画素電極は各マイクロレンズ１３２２間の境界の真下に配置されている。
【０１６１】
ところで該液晶パネル１３０２を照明するＢ光については、前述したようにＰＢＳ１３０３による偏光化後、図中断面（ｘｙ面）の斜め方向から入射してくるため、Ｒ光の場合と全く同様に各マイクロレンズ１３２２から入射したＢ光線は図示したようにＢ画素電極により反射され、入射したマイクロレンズに対してｘ方向に隣り合うマイクロレンズから出射する。Ｂ画素電極上の液晶層１３２５による変調や液晶パネル１３０２からのＢ出射光の投影については、前述のＧ光およびＲ光と同様である。
【０１６２】
また、各Ｂ画素電極は各マイクロレンズ１３２２間の境界の真下に配置されており、Ｂ光の液晶パネル１３０２に対する入射角についてもＲ光と同様にそのｔａｎθが画素ピッチ（Ｇ＆Ｂ画素）とマイクロレンズ１３２２・画素電極１３２６間距離の比に等しくなるように設定するのが好ましい。
【０１６３】
ところで本例の液晶パネル１３０２では以上述べたように各Ｒ．Ｇ．Ｂ画素の並びがｚ方向（第１方向）に対してはＲＧＲＧＲＧ…、そしてｘ方向（第２方向）に対してはＢＧＢＧＢＧ…となっているが、図２０（ａ）はその平面的な並びを示している。
【０１６４】
このように各画素（色画素）サイズは縦横共にマイクロレンズ１３２２の約半分になっており、画素ピッチはｘｚ両方向ともにマイクロレンズ１３２２のそれの半分になっている。また、Ｇ画素は平面的にもマイクロレンズ１３２２中心の真下に位置し、Ｒ画素はｚ方向のＧ画素間かつマイクロレンズ１３２２の境界に位置し、Ｂ画素はｘ方向のＧ画素間かつマイクロレンズ境界に位置している。また、１つのマイクロレンズ単位の形状は矩形（画素の２倍サイズ）となっている。
【０１６５】
図２１は本例の液晶パネルの２部分拡大した上面図である。ここで図中の破線格子１３２９は１つの絵素を構成するＲ．Ｇ．Ｂ画素のまとまりの画素ユニットを示している。
【０１６６】
尚、画素ユニットを基板上に２次元的に所定のピッチで配列して、画素ユニットアレイを構成している。つまり、図１９のアクティブマトリクス駆動回路部１３２７により各Ｒ．Ｇ．Ｂ画素が駆動される際、破線格子１３２９で示されるＲ．Ｇ．Ｂの画素ユニットは同一画素位置に対応したＲ．Ｇ．Ｂ映像信号にて駆動される。
【０１６７】
ここでＲ画素電極１３２６ｒ、Ｇ画素電極１３２６ｇ、Ｂ画素電極１３２６ｂから成る１つの絵素に注目してみると、まずＲ画素電極１３２６ｒは矢印ｒ１で示されるようにマイクロレンズ１３２２ｂから前述したように斜めに入射するＲ光で照明され、そのＲ反射光は矢印ｒ２で示すようにマイクロレンズ１３２２ａを通じて出射する。Ｂ画素電極１３２６ｂは矢印ｂ１で示されるようにマイクロレンズ１３２２ｃから前述したように斜めに入射するＢ光で照明され、そのＢ反射光は矢印ｂ２で示すようにやはりマイクロレンズ１３２２ａを通じて出射する。
【０１６８】
またＧ画素電極１３２６ｇは正面後面矢印ｇ１２で示されるように、マイクロレンズ１３２２ａから前述したように垂直（紙面奥へ向かう方向）に入射するＧ光で照明され、そのＧ反射光では同じマイクロレンズ１３２２ａを通じて垂直に（紙面手前に出てくる方向）出射する。
【０１６９】
このように、液晶パネル１３０２においては、１つの絵素を構成するＲ．Ｇ．Ｂ画素ユニット１３２９について、各原色照明光の入射照明位置は異なるものの、それらの出射については同じマイクロレンズ（この場合はマイクロレンズ１３２２ａ）から行われる。そしてこのことはその他の全ての絵素（Ｒ．Ｇ．Ｂ画素ユニット）についても成り立っている。
【０１７０】
図２２は本例における液晶パネル１３０２からの全出射光をＰＢＳ１３０３および投影レンズ１３０１を通じてスクリーン１３０９に投写するときの概略図である。同図に示すように図２１に示すような液晶パネル１３０２を用い、かつ液晶パネル１３０２内のマイクロレンズ１３２２の位置又はその近傍がスクリーン１３０９上に結像投影されるように光学調整すると、その投影画像は図２４に示すようなマイクロレンズ１３２２の格子内に各絵素を構成する該Ｒ．Ｇ．Ｂ画素ユニットからの出射光が混色した状態つまり同画素混色した状態の絵素を構成単位としたものとなる。
【０１７１】
本例ではこのように、図２１に示す構成の表示パネル１３０２を用い、かつマイクロレンズ１３２２の配置面又はその近傍がスクリーンと略共役関係となるようにして、スクリーン面上でいわゆるＲ．Ｇ．Ｂモザイクが無い質感の高い良好なカラー画像表示が可能としている。
【０１７２】
次に図２３に本例の投写型液晶表示装置の駆動回路系についてその全体ブロック図を示す。
【０１７３】
同図においてここで１３１０はパネルドライバーであり、Ｒ．Ｇ．Ｂ映像信号を形成するとともに、対向電極１３２４駆動信号、各種タイミング信号等を形成している。１３１２はインターフェースであり、各種映像及び制御伝送信号を標準映像信号等にデコードしている。１３１１はデコーダーであり、インターフェース１３１２からの標準映像信号をＲ．Ｇ．Ｂ原色映像信号及び同期信号にデコードしている。１３１４はバラストであり、アークランプ１３０８を駆動点灯する。１３１５は電源回路であり、各回路ブロックに対して電源を供給している。１３１３は不図示の操作部を内在したコントローラーであり、上記各回路ブロックを総合的にコントロールするものである。
【０１７４】
このように本例の投写型液晶表示装置は、前述したようなＲ．Ｇ．Ｂモザイクの無い良好な質感のカラー画像を表示することができるものである。
【０１７５】
図２５は本例における液晶パネルの別形態の部分拡大の上面図である。ここではマイクロレンズ１３２２の中心真下位置に第１の色画素としてＢ画素を配列し、それに対し左右方向に第２の色画素としてＧ画素が交互に並ぶように、上下方向に第３の色画素としてＲ画素が交互に並ぶ用に配列している。
【０１７６】
このように配列しても、絵素を構成するＲ．Ｇ．Ｂ画素ユニットからの反射光が１つの共通マイクロレンズから出射するように、Ｂ光を垂直入射、Ｒ／Ｇ光を斜め入射（同角度異方向）とすることにより、前例と全く同様な効果を得ることができる。また、さらにマイクロレンズ１３２２の中心真下位置に第１の色画素としてＲ画素を配列しその他の色画素を左右または上下方向にＲ画素に対して交互に並ぶようにしても良い。
【０１７７】
［実施形態５］
ここでは、実施形態４の別の形態を示す。
【０１７８】
図２６は本例の液晶パネル１３２０の要部概略図である。同図は液晶パネル１３２０の部分拡大の断面図を示している。実施形態４との相違点を述べると、まず対向ガラス基板としてシートガラス１３２３を用いており、マイクロレンズ１２２０についてはシートガラス１３２３上に熱可塑性樹脂を用いたいわゆるリフロー法により形成している。さらに、非画素部にスペーサー柱１２５１を感光性樹脂のフォトリソグラフィーにて形成している。
【０１７９】
図２７（ａ）に該液晶パネル１３２０の部分上面図を示す。この図から判るようにスペーサー柱１２５１は所定の画素のピッチでマイクロレンズ１２２０の角隅部の非画素領域に形成されている。このスペーサー柱１２５１を通るＡ−Ａ′断面図を図２７（ｂ）に示す。このスペーサー柱１２５１の形成密度については１０〜１００画素ピッチでマトリクス上に設けるのが好ましく、シートガラス１３２３の平面性と液晶の注入性というスペーサー柱数に対して相反するパラメーターを共に満足するように設定する必要がある。
【０１８０】
また本例では金属膜パターンによる遮光層１２２１を設けており、各マイクロレンズ境界部分からの漏れ光の進入を防止している。これにより、このような漏れ光による投影画像の彩度低下（各原色画像光の混色による）やコントラスト低下が防止される。従って本液晶パネル１３２０を用いて実施形態４の如く投写型表示装置を構成することにより、さらにメリハリのある良好な画質が得られるようになる。
【０１８１】
【発明の効果】
以上実施形態１〜実施形態５に詳細に説明したように、本発明によれば、
・  液晶表示装置を構成する隣同士の画素スイッチトランジスタのソース領域及びソース電極又はドレイン領域及びドレイン電極を共通にして配置することにより、高集積化が図れ、サイズの縮小が可能となる。
・  また、ＣＭＯＳ構成の画素スイッチを各画素電極下に構成するのではなく、ＮＭＯＳのみを画素電極下に持つ画素と、ＰＭＯＳのみを画素電極下に持つ画素を隣接して配置することによってＭＯＳトランジスタをより高密度に集積することができる。これは、極性の異なるＭＯＳを隣接させる際に必要とされる異なるウェルを分離するための領域が必要なくなるためである。このことにより、画素サイズの縮小が可能となり、表示装置の高精細化、チップサイズの縮小による低コスト化を図ることが可能となった。
・  更に、本発明によれば、信号線の寄生容量を低減することが可能である。信号線の容量は、主に配線層の容量と信号線に接続されるソース電極とウェル間の接合容量よりなり、この接合容量は、ほぼソース領域の面積で決まるため、本発明によりソース領域の容量は、格段に小さくなる。
・  更に、信号線の容量を低減することにより、ビデオ線から信号線への転送に必要とされる時間を少なくすることが可能となり、高速駆動が可能となる。
・  また、ビデオ線から信号線へ映像信号を転送する転送スイッチのサイズを同様に、縮小することができるため、チップサイズの縮小およびビデオ線自体の寄生容量を低減することができる。このことにより、パネルに映像信号を入力するドライバの駆動力を低減することができ、駆動系の高速化、低コスト化をはかることが可能である。
・  また、本発明では、図３に示すように、ｎＭＯＳでいうところのｎ＋  領域は、２つのトランジスタで１つしかない。このような構成をとることにより、信号線につく容量を大幅に減少することが可能となる。すなわち２トランジスタのソースを共通化すれば、信号線につくソース容量は半減する。さらに信号線方向の距離もソースを共通化することで、削減できるため、信号線自体の配線が短くなり、信号線容量が減少し、信号線の配線抵抗が減少する。従って、信号線の書き込み特性は大きく改善され、高階調の信号書き込みが、実現できる。
さらに、チップサイズも小さくなることから、高歩留まり、チップ取れ数の増加につながり、低コスト化が実現できる。
・  また、信号線容量、抵抗がさがり、信号線への書き込み特性が上がることにより、サンプリングスイッチのサイズを小さくできることから、チップサイズの縮小と共に、サンプリングスイッチのソースに接続されているアナログ信号の映像信号線（ビデオ線）の容量が減少し、周辺回路の付加低減、消費電力の削減につながり、低コスト化、高性能化が実現できる。特に、高解像度化が進み画素数が多くなればなるほど、この効果は絶大で、有効なものになる。
・  またこの構成は、ＴＦＴに限らず、Ｓｉウエハに直接ｎＭＯＳトランジスタもしくはｐＭＯＳトランジスタを作り込む場合にも同様に適応できることは言うまでもない。画素サイズは、ＴＦＴを用いた場合、画素スイッチがＣＭＯＳトランジスタの場合よりも小さくすることが可能で、さらに信号線容量及び信号線抵抗の低減が実現でき、高階調の信号書き込み低コスト化等液晶パネルの高性能化が実現できる。しかしながら、ＣＭＯＳトランジスタを用いた場合と異なり、画素スイッチが基板バイアスの効果を受けることから書き込み電圧以上に電源電圧が高くなる特徴があり、低電圧液晶駆動に主に適している構成といえる。
このように、本発明によれば、隣接画素のソース領域を共通化することにより、画素サイズの縮小と高集積化を図ることができる。
【０１８２】
また、ソース電極をも共通化できるため、信号線の容量を低減することが可能である。
【０１８３】
これらのことにより、高精細で、チップサイズの小さい液晶表示装置を実現することができる。また、ビデオ線容量を低減できることから、外部駆動系の駆動力を小さくすることが可能であり、高速化、低コスト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の概念を示す模式的回路図である。
【図２】図１の回路のタイミング図である。
【図３】本発明の実施形態１の液晶装置の模式的平面図である。
【図４】図３のＡ−Ａ′断面図である。
【図５】本発明の実施形態２の特徴を説明するための模式的平面図である。
【図６】本発明の液晶装置を製造するプロセスを説明するための模式図である。
【図７】本発明の液晶装置を製造するプロセスを説明するための模式図である。
【図８】液晶装置の模式的断面図である。
【図９】液晶装置の周辺回路を含む回路図である。
【図１０】液晶装置のブロック図である。
【図１１】液晶装置の同期回路を含む回路図である。
【図１２】液晶パネルの模式的平面図である。
【図１３】液晶装置の製造上のエッチング処理の良否を示す図である。
【図１４】液晶装置を用いた液晶プロジェクターの概略構成図である。
【図１５】液晶プロジェクターの内部を示す回路ブロック図である。
【図１６】本発明の投写型表示装置の１例を示す模式図である。
【図１７】本発明の投写型表示装置に用いたダイクロイックミラーの分光反射特性図である。
【図１８】本発明の投写型表示装置の色分解照明部の斜視図である。
【図１９】本発明の液晶パネルの１例を示す断面図である。
【図２０】本発明の液晶パネルでの色分解色合成の原理説明図である。
【図２１】本発明の液晶パネルの１例についての部分拡大上面図である。
【図２２】本発明の投写型表示装置の投影光学系を示す模式図である。
【図２３】本発明の投写型表示装置の駆動回路系を示すブロック図である。
【図２４】本発明の投写型表示装置の１例についてのスクリーン上の投影像の部分拡大図である。
【図２５】本発明の液晶パネルの１例についての部分拡大上面図である。
【図２６】本発明の液晶パネルの１例を示す模式図である。
【図２７】本発明の液晶パネルの１例についての部分拡大上面図と部分拡大断面図である。
【図２８】従来のマイクロレンズ付の透過型液晶パネルの部分拡大断面図である。
【図２９】マイクロレンズ付の透過型液晶パネルを用いた従来の投写型表示装置でのスクリーン上投影像の部分拡大図である。
【符号の説明】
１０１，１１８  信号線
１０２〜１０６  駆動線（走査線）
１０７〜１１１  画素部のスイッチングトランジスタ
１１２  ｐ型領域
１１３，１１９  ｎ型領域
１１４，１１６  保持容量
１１５，１１７  液晶
【図１】
0003571887.tif 000003
【図２】
0003571887.tif 000004
【図３】
0003571887.tif 000005
【図４】
0003571887.tif 000006
【図５】
0003571887.tif 000007
【図６】
0003571887.tif 000008
【図７】
0003571887.tif 000009
【図８】
0003571887.tif 000010
【図９】
0003571887.tif 000011
【図１０】
0003571887.tif 000012
【図１１】
0003571887.tif 000013
【図１２】
0003571887.tif 000014
【図１３】
0003571887.tif 000015
【図１４】
0003571887.tif 000016
【図１５】
0003571887.tif 000017
【図１６】
0003571887.tif 000018
【図１７】
0003571887.tif 000019
【図１８】
0003571887.tif 000020
【図１９】
0003571887.tif 000021
【図２０】
0003571887.tif 000022
【図２１】
0003571887.tif 000023
【図２２】
0003571887.tif 000024
【図２３】
0003571887.tif 000025
【図２４】
0003571887.tif 000026
【図２５】
0003571887.tif 000027
【図２６】
0003571887.tif 000028
【図２７】
0003571887.tif 000029
【図２８】
0003571887.tif 000030
【図２９】
0003571887.tif 000031