(57)【特許請求の範囲】
【請求項１】
ディジタル・データ入力および制御信号に応答して伝送路を介してディジタル信号を送受信するためのトランシーバであって、
第１および第２の基準信号を供給する基準回路と、
前記伝送路に接続され、可変レベルのディジタル信号を生成する信号源と、
前記信号源に接続され、前記ディジタル・データ入力および前記第１の基準信号に応答して、ディジタル信号のレベルを選択するとともに、前記信号源を第１および第２の出力状態の間でスイッチングし、選択されたレベルで前記ディジタル・データ入力に追従するディジタル信号を前記信号源から発生させるスイッチング回路と、
前記伝送路に接続され、前記第２の基準信号に応答して、前記伝送路および前記信号源から可変レベルのディジタル信号を受信する可変入力インピーダンス回路と、
前記可変入力インピーダンス回路から前記ディジタル信号を受け取るように接続され、前記第１の基準信号に応答して、前記ディジタル信号の論理状態を検出し、検出した論理信号を所定出力レベルの対応する論理信号に変換する検出回路と、
を具備するトランシーバ。
【請求項２】
前記スイッチング回路は、前記信号源からのディジタル信号を前記第１の基準信号によって設定されたレベルを超えないレベルに維持しつつ、前記信号源のスイッチングをスピードアップする、請求項１記載のトランシーバ。
【請求項３】
前記スイッチング回路は、前記信号源をスイッチするためのスイッチング信号を供給し、初期スイッチング期間において該スイッチング信号を、前記第１の基準信号によって設定されるレベルよりも大きなレベルにブーストすることにより、前記信号源のスイッチング速度を上げる、請求項１記載のトランシーバ。
【請求項４】
前記初期スイッチング期間の後に、前記スイッチング信号のレベルを前記第１の基準信号に従わせることにより、前記信号源からのディジタル信号のレベルが前記第１の基準信号によって設定されたレベルを超えないようにする、請求項３記載のトランシーバ。
【請求項５】
前記スイッチング回路に接続された出力レベル変更回路をさらに含み、該変更回路は、ディジタル制御信号に応答して、前記第１の基準信号によって設定された出力信号レベルをオーバライドし、出力信号を所定の最大レベルに設定する、請求項２記載のトランシーバ。
【請求項６】
前記基準回路は第３の基準信号を供給し、
前記トランシーバは、
前記伝送路から可変レベルのディジタル信号を受信する固定入力インピーダンス回路と、
前記ディジタル信号を受信するように接続され、前記第１および第３の基準信号に応答して、前記ディジタル信号の論理状態を検出し、検出した論理状態を所定出力レベルの対応する論理信号に変換する第２の検出回路と、
をさらに含む請求項２記載のトランシーバ。
【請求項７】
前記可変入力インピーダンス回路は、制御信号によって、高入力インピーダンスを有する使用不能モードにスイッチされる、請求項６記載のトランシーバ。
【請求項８】
ディジタル・データ入力および制御信号に応答して伝送路にディジタル信号を発生する回路であって、
基準信号を供給する基準回路と、
前記伝送路に接続され、可変レベルのディジタル信号を生成する信号源と、
前記信号源に接続され、前記ディジタル・データ入力および前記基準信号に応答して、ディジタル信号のレベルを選択するとともに、前記信号源を第１および第２の出力状態の間でスイッチングし、選択されたレベルで前記ディジタル・データ入力に追従するディジタル信号を前記信号源から発生させるスイッチング回路と、
を具備し、
前記スイッチング回路は、前記信号源をスイッチするためのスイッチング信号を供給し、初期スイッチング期間において該スイッチング信号を、前記基準信号によって設定されるレベルよりも大きなレベルにブーストすることにより、前記信号源のスイッチング速度を上げることを特徴とする回路。
【請求項９】
ディジタル・データ入力および制御信号に応答して伝送路にディジタル信号を発生する回路であって、
基準信号を供給する基準回路と、
前記伝送路に接続され、可変レベルのディジタル信号を生成する信号源と、
前記信号源に接続され、前記ディジタル・データ入力および前記基準信号に応答して、ディジタル信号のレベルを選択するとともに、前記信号源を第１および第２の出力状態の間でスイッチングし、選択されたレベルで前記ディジタル・データ入力に追従するディジタル信号を前記信号源から発生させるスイッチング回路と、
前記スイッチング回路に接続され、ディジタル制御信号に応答して、前記基準信号によって設定された出力信号レベルをオーバライドし、出力信号を所定の最大レベルに設定する出力レベル変更回路と、
を具備する回路。
【請求項１０】
伝送路からディジタル信号を受信するための回路であって、
第１、第２及び第３の基準信号を供給する基準回路と、
前記伝送路に接続され、前記第２の基準信号に応答して、前記伝送路から可変レベルのディジタル信号を受信する可変入力インピーダンス回路と、
前記可変入力インピーダンス回路から前記ディジタル信号を受け取るように接続され、前記第１の基準信号に応答して、前記ディジタル信号の論理状態を検出し、検出した論理信号を所定出力レベルの対応する論理信号に変換する第１の検出回路と、
前記伝送路から可変レベルのディジタル信号を受信する固定入力インピーダンス回路と、
前記ディジタル信号を受信するように接続され、前記第１および第３の基準信号に応答して、前記ディジタル信号の論理状態を検出し、検出した論理状態を所定出力レベルの対応する論理信号に変換する第２の検出回路と、
を具備する回路。
【請求項１１】
前記可変入力インピーダンス回路は、制御信号によって、高入力インピーダンスを有する使用不能モードにスイッチされる、請求項１０記載の回路。
【請求項１２】
ディジタル・データ入力および制御信号に応答して伝送路を介してディジタル信号を送受信するための方法であって、
第１および第２の基準信号を供給するステップと、
前記伝送路に接続された信号源により可変レベルのディジタル信号を生成するステップと、
前記第１の基準信号に応答して前記ディジタル信号のレベルを選択するステップと、
前記ディジタル・データ入力に応答して、前記信号源を第１および第２の出力状態の間でスイッチして、選択されたレベルにおいて前記ディジタル・データ入力に追従するディジタル信号を前記信号源から前記伝送路に送出するステップと、
前記伝送路及び前記信号源からのディジタル信号を可変入力インピーダンス回路に受信するステップと、
前記第２の基準信号に応答して、受信ディジタル信号に対する前記可変入力インピーダンス回路の入力インピーダンスを調整するステップと、
前記第１の基準信号に応答して、前記受信ディジタル信号の論理状態を検出し、検出した論理状態を所定出力レベルの対応する論理信号に変換するステップと、
を具備する方法。
【請求項１３】
前記信号源をスイッチするためのスイッチング信号を、初期スイッチング期間の間だけ、前記第１の基準信号により設定されるレベルよりも大きなレベルへブーストすることにより、前記信号源のディジタル出力信号を前記第１の基準信号によって設定されたレベルを超えないレベルに維持しつつ、前記信号源のスイッチング速度を上げるステップをさらに含む、請求項１２記載の方法。
【請求項１４】
前記第１の基準信号によって設定されたレベルを制御信号に応答してオーバライドすることにより、出力信号を所定の最大レベルに設定するステップをさらに含む、請求項１３記載の方法。
【請求項１５】
第３の基準信号を供給するステップと、
前記伝送路からのディジタル信号を固定入力インピーダンス回路で受信するステップと、
前記第１および第３の基準信号に応答して、前記ディジタル信号の論理状態を検出し、検出した論理状態を所定出力レベルの対応する論理信号に変換するステップと、
をさらに含む、請求項１４記載の方法。
【請求項１６】
制御信号に応答して入力インピーダンスを増加することにより前記可変入力インピーダンス回路を使用不能モードにするステップをさらに含む、請求項１５記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は伝送路トランシーバに関し、特に能動伝送路終端器および可変レベル信号源を有し、同時双方向オペレーションに好適な双方向伝送路トランシーバに関する。
【０００２】
【従来の技術】
コンピュータ・プロセッサの動作速度は高速化の一途を歩んでおり、論理信号を送受信しなければならない装置に追加の要求を課している。
【０００３】
高周波信号の測定では、測定サンプル・レートは低周波信号の測定の場合よりももちろん高い。信号の正確な大きさないし振幅を高サンプル・レートで測定することは、低レートで測定するよりも困難である。なぜなら、低周波サンプル・レートの比較的長い周期内には認められる程の作用を有さない過渡状態が、高周波サンプル・レートの短い周期内では大きな作用を有しうるからである。
【０００４】
本発明において特に問題とする１つの高周波作用は、通信路（ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｐａｔｈ）のインピーダンスが、通信路の受信端の終端負荷のインピーダンスに整合しないときに発生する信号反射である。（送信装置と受信装置間の通信路には、単一の回路基板上の装置間のバスや異なる基板上の装置間のケーブルなどが含まれる。いずれの場合にも本発明は伝送路作用を考慮することを要求する比較的高い周波数の信号に関わるので、通信路はここでは伝送路（ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ）としても参照される。）理想的には、終端負荷は伝送信号が負荷に到来すると直ちにその信号を引き込み（ｓｉｎｋ）、それにより信号の大きさがその到来時に即時にサンプルされ、信号の大きさの正確な値がこれらのサンプルから決定される。しかしながら、終端負荷が伝送路インピーダンスに整合しない場合には、信号の初期の到来時に負荷が信号の一部だけを引き込むことになる。信号の残りの部分は反射して伝送路に戻される。通常、信号のこの反射部分の少なくとも一部が、多くのファクタに依存して、最終的に伝送路上の他の負荷から終端負荷にむけて反射され、伝送路上の負荷間を往復するこの反射が繰返され、結局信号が次第に終端負荷を通じて引き込まれる。
【０００５】
この信号反射の作用は、良くても信号が伝送路上で多くの反射サイクルを経験するまでその信号が正確にサンプルされる時間を遅延させる。反射部分の相当な割合が伝送路自身で消散されたり伝送路上の他の負荷に引き込まれたりする最悪の場合には、この反射の作用は信号値が測定されうる精度を多大に低下させ、信号の論理値が正確に決定できない程度に及ぶこともある。従って、終端負荷のインピーダンスを伝送路のインピーダンスと可能な限り整合させることにより、信号反射を除去するか少なくとも多大に低減することが有利である。
【０００６】
同時双方向伝送を容易にするために送信装置から受信装置に多値論理信号を送信することが知られている。多値論理信号ではレシーバは、単にオン状態とオフ状態とを検出するレシーバよりも優れた弁別能力を持っていなければならない。すなわち多値論理信号のレシーバは、単に信号の有無を検出しなければならないレシーバに比較して受信信号の大きさをかなり高精度で測定しなければならない。従って多値の高周波信号の場合には、インピーダンス整合に対するより大きな要求が存在する。
【０００７】
【発明が解決しようとする課題】
装置間でライン・インピーダンスを厳格に制御した伝送路を製造することはかなり直接的であり経済的ではあるが、固定の終端負荷を厳格なインピーダンス限度内で経済的に製造することは容易ではない。従って本発明の目的は、経済的に製造されうるコンポーネントの使用により、終端インピーダンスおよび論理信号電流を動作中に能動的に調整することにより信号反射を除去または多大に低減することである。
【０００８】
能動素子を用いるインピーダンス整合は伝送信号に加えて、第１の基準路上において送信機から受信機に論理信号の振幅を知らせる第１の信号と、第２の基準路上において受信機から送信機に受信機内の伝送路終端器のインピーダンスを知らせる第２の信号とを供給することにより達成される。しかしながら、特に多数の送信機および受信機が伝送路上で相互に接続される場合には、この構成は多数の基準路を要求するので不利である。従って本発明の別の目的は、伝送路上の装置間の単一の基準路により信号反射を最小化することである。
【０００９】
【課題を解決するための手段】
本発明の実施例では、送信装置（ドライバ）および受信装置（レシーバ）が特定の特性インピーダンスを有する伝送路により相互接続され、論理信号が伝送路を介して装置間で伝達される。ドライバは論理信号を送信する発信源と、発信源に接続され、発信源により送信される信号の大きさを設定する基準発生器とを有する。レシーバは信号を引き込む伝送路終端器と、該終端器に接続され、終端器バイアスを設定する基準発生器とを有する。終端器バイアスは、信号を引き込む終端器インピーダンスの特定のファミリを確立する。ドライバ基準発生器とレシーバ基準発生器とが相互に作用し合って、信号の設定された大きさに対して終端器インピーダンスを伝送路に整合させる。
【００１０】
本発明の別の態様では、送信装置および受信装置において、ディジタル信号を伝送路上に発生したり、そこから受信したりするための回路は、外部で発生されたディジタル・データ入力信号および制御信号に応答する。この回路は、第１および第２の基準信号を供給する基準回路を共通に使用する。
【００１１】
信号発生回路は、伝送路に接続されて可変レベル・ディジタル信号を発生する信号源と、ディジタル・データ入力および第１基準信号に応答する基準レベル調整／スイッチング（ＲＬＡ／Ｓ）回路を含む。ＲＬＡ／Ｓ回路は信号源に接続されており、可変レベル・ディジタル信号のレベルを選択し、スイッチング信号を供給する。このような信号源出力の調整およびスイッチングにより、信号源は、選択された出力信号レベルでディジタル・データ入力に追随するディジタル信号を伝送路に発生する。
【００１２】
信号受信回路は、第２基準信号に応答して伝送路から可変レベル・ディジタル信号を受信する可変入力インピーダンス回路と、この可変入力インピーダンス回路から可変レベル・ディジタル信号を受け取る検出回路を含む。検出回路は、第１基準信号に応答し、それによって決まる可変レベル・ディジタル信号の論理状態を検出する。検出回路はさらに、検出した論理状態を所定の出力レベルを有する対応する論理信号に変換する。
【００１３】
信号発生回路の別の態様では、ＲＬＡ／Ｓ回路は、信号源ディジタル出力信号が第１基準信号によって設定されたレベルを超えないように維持しつつ、信号源のスイッチングを高速化する。すなわち、ディジタル出力信号を発生する際、信号源は第１および第２の出力状態の間でスイッチするが、そのスイッチング速度は、信号源に印加されるスイッチング信号のレベルに依存し、また初期スイッチング段階の間は、ＲＬＡ／Ｓ回路から信号源へ供給されるスイッチング信号のレベルが第１基準信号によって設定されたレベルよりも大きくされ、それによりスイッチング回路は信号源のスイッチング速度を増大する。そして初期スイッチング段階の後、信号源ディジタル出力信号が第１基準信号によって設定されたレベルを超えないように、スイッチング信号のレベルを第１基準信号に従わせる。
【００１４】
信号発生回路のさらに別の態様では、出力レベル変更回路が含まれる。この変更回路はＲＬＡ／Ｓ回路に接続され、ディジタル制御信号に応答して、第１基準信号により設定された選択された出力信号のレベルを所定の最大レベルへ変更する。
【００１５】
本発明の別の態様では、共通基準回路は第３基準信号も供給し、信号受信回路は伝送路からの可変レベル・ディジタル信号を受信する固定入力インピーダンス回路を含む。この固定入力インピーダンス回路に関連して、伝送路からの可変レベル・ディジタル信号を受信する第２検出回路が設けられる。第２検出回路は、第１および第３の基準信号に応答し、それらによって決定される可変レベル・ディジタル信号の論理状態を検出する。第２検出回路は、検出した論理状態を所定の出力レベルの対応する論理信号に変換する。
【００１６】
受信回路のさらに別の態様では、可変入力インピーダンス回路は、外部制御信号の一つに応答して、高入力インピーダンスを有する使用不能（ディセーブル）モードになり、伝送路をアンロードする。
【００１７】
本発明の他の目的および利点については以降の説明から当業者には容易に明らかとなろう。本発明の好適な実施例が本発明を実現するように意図される最適モードにより示される。他の実施例も可能であり、以降で述べられる詳細は本発明から逸脱すること無しに様々な点で変更されうる。例えば、論理信号として電流の代わりに電圧を使用することができる。別の例では、伝送路の終端器として電界効果トランジスタ（ＦＥＴ）が選択される。バイポーラ素子も選択され得る。また、基準路および伝送路はシールドされたものとして示されるが、非シールド型でも差し支えない。従ってここで示される図面や説明は、本発明を制限するものではないことを述べておく。
【００１８】
【発明の実施の形態】
図１のブロック図はドライバ２０Ａを示し、これは電流源１２に基準信号を供給する基準発生器１０Ａを有する。電流源１２は所定のインピーダンスを有する伝送路２４の一端に接続される。伝送路２４の他端にはレシーバ２０Ｂが存在し、これも能動伝送路終端器１４（以降では単に伝送路終端器と記す）に基準信号を供給する自身の基準発生器１０Ｂを有する。基準発生器１０Ａおよび１０Ｂは基準路２２により相互接続される。ドライバ２０Ａ内の基準発生器１０Ａから電流源１２への基準信号は、電流源１２が伝送路２４を介して、レシーバ２０Ｂに送信する電流信号の特定の大きさを設定する。レシーバ２０Ｂ内の基準発生器１０Ｂから伝送路終端器１４への基準信号は、ドライバ２０Ａの基準発生器１０により設定される電流信号の大きさに応じて、伝送路終端器１４のインピーダンスが伝送路２４のインピーダンスに整合するように、伝送路終端器１４において伝送路２４の終端インピーダンスのファミリを設定する。基準発生器１０Ａおよび１０Ｂは、基準路２２の帰還路を使用して、インピーダンス・ファミリおよび電流の大きさを相互に作用し合って連続的に設定する。
【００１９】
図２は、図１の実施例の要素および追加の要素を有する別の実施例を示す。図２では第１および第２のトランシーバ２０内に、基準発生器１０、スイッチ式電流源１２、伝送路終端器１４、マルチドロップ・レシーバ１６、および論理回路１８が含まれる。基準発生器１０は接地シールドを有する単一の基準路２２により相互接続される。基準路２２は、基準発生器１０により生成される共通基準信号をトランシーバ２０間で帰還する。トランシーバ２０内の基準発生器１０はまた、トランシーバ２０内のスイッチ式電流源１２、伝送路終端器１４およびマルチドロップ・レシーバ１６に供給される基準信号を生成する。トランシーバ２０内のスイッチ式電流源１２、伝送路終端器１４およびマルチドロップ・レシーバ１６は、トランシーバ２０間で論理信号を伝播するために伝送路２４の終端に接続される。伝送路２４もまた接地シールドを有する。
【００２０】
トランシーバ２０内のマルチドロップ・レシーバ１６、伝送路終端器１４およびスイッチ式電流源１２は、論理回路１８に接続される。論理回路１８は、伝送路２４を介してトランシーバ２０間で伝送される論理信号を表す電流パルスの生成を、スイッチ式電流源１２内で開始する。論理回路１８はまた、マルチドロップ・レシーバ１６または伝送路終端器１４により検出される論理信号を受信する。こうした論理信号は、マルチドロップ・レシーバ１６または伝送路終端器１４が伝送路２４上で測定した信号から検出される。論理回路１８はまた、大きさが固定の論理信号電流または伝送路２４のインピーダンスに整合する大きさが可変の電流を供給する電流源１２を選択するために、およびトランシーバ２０内の伝送路終端器１４をオンまたはオフにスイッチするために、電流源１２、マルチドロップ・レシーバ１６、および伝送路終端器１４にモード選択信号を供給する。
【００２１】
基準発生器１０により生成される基準信号は、伝送路終端器１４のインピーダンス、電流源１２内で生成される論理信号を表す伝送電流パルスの振幅、およびマルチドロップ・レシーバ１６または伝送路終端器１４が、伝送路２４を介して受信した信号から論理信号として検出する電圧パルスの振幅を制御する。トランシーバ２０間のこの共通の基準信号により、それぞれのトランシーバ２０は、基準発生器１０により制御されるパラメータの共通基盤を確立する。
【００２２】
トランシーバ２０により伝送される論理信号電流は、上述の帰還機構に従いトランシーバ２０内の基準発生器１０により変化されるので、マルチドロップ・レシーバ１６または伝送路終端器１４が測定する信号電流または電圧は、固定された大きさを有さない。従って、マルチドロップ・レシーバ１６または伝送路終端器１４は、論理信号の値を決定するために、基準発生器１０からの基準信号を伝送路２４からの受信信号と比較する。
【００２３】
伝送路２４からトランシーバ２０に受信される信号は、マルチドロップ・レシーバ１６または伝送路終端器１４内の検出器により解釈される。後述のマルチドロップ・レシーバの説明から理解されるように、マルチドロップ・レシーバ１６は伝送路２４をロードしない。従って、マルチドロップ・レシーバ１６は、多くのトランシーバ２０が一緒に伝送路２４に接続されるアプリケーションにおいて有用である。伝送路終端器１４は、信号がより正確に測定されるように、伝送路２４のインピーダンスにより正確に整合する伝送路終端を提供するという点で有益である。伝送路２４上に多数の伝送路終端器１４を有することは、伝送路２４のロード・ダウン（ｌｏａｄ  ｄｏｗｎ）や整合不良につながるので、本発明は伝送路終端器１４をオフするための論理回路１８を含む。
【００２４】
図３は、図２のトランシーバ２０の１つの別のより詳細なブロック図を示す。基準発生器１０は、第１および第２の基準能動終端器（Ｔ）３０および３２（以降単に基準終端器と記す）、差動電圧増幅器（ＤＶＡ）３４、差動電流増幅器（ＤＣＡ）３６、レシーバ基準電圧発生器（ＲＥＣＲＥＦ）３８、および電流ミラー（ＩＭ）４０を含む。トランシーバ２０が信号を生成、送信および受信する動作に焦点を当てるために、図３では図２に示される論理回路１８および論理制御信号線が省かれている。
【００２５】
ＤＶＡ３４は、抵抗２０Ｚ０（図５参照）を含む第１の基準終端器３０を流れる電流ｉ１により生成される第１の電圧入力Ｖ１と、第２の基準終端器３２を流れる電流ｉ２により生成される第２の電圧入力Ｖ２とを受信する。ＤＶＡ３４は、”ＩＲＰ”と表記されるレールに沿ってＦＥＴ  ＱＰ０、ＱＰ３、ＱＰ５、ＱＰ６、ＱＰ７およびＱＰ１０（”ＩＲＰレールＦＥＴ”）のゲートに出力を供給する。ＩＲＰレールへのＤＶＡ３４の出力は、ＤＶＡ３４に帰還される特定の電流をＱＰ５に設定する。ＤＶＡ３４からの電圧出力の増加は、ＩＲＰレールＦＥＴに流れる電流を低減する。ＩＲＰレール上のＦＥＴは、ＱＰ５の電流をミラーする。なお図面において、”ＱＰ”はｐチャネルＦＥＴを表し、”ＱＮ”はｎチャネルＦＥＴを表す。
【００２６】
用語”ミラー（ｍｉｒｒｏｒ）”は、よく整合している電界効果素子に当てはまる。電流を”ミラー”するとは、複数の整合ＦＥＴに同一のゲート電圧を供給し、それによりそれらのＦＥＴに同一のドレイン電流またはスケールされた所定の整合ドレイン電流を流すことを意味する。ドレイン電流の値は知れないかもしれないが、ＦＥＴが整合しているので、ドレイン電流の大きさに関係なしに各ＦＥＴにおいてドレイン電流が整合するものと思われる。
【００２７】
同一の原理がバイポーラ・トランジスタにも当てはまる。従って、これらの電流ミラー回路は、バイポーラ・トランジスタによっても構成され得る。電界効果素子とバイポーラ素子とでは幾つかの差異が存在するが、これらの差異はバイポーラ・トランジスタによる本発明の実施を妨げるものではない。１つの差異は、バイポーラ・トランジスタがベース電流を引き込むのに対して、ＦＥＴはゲート電流を引き込まない点である。このことは本アプリケーションにおいてＦＥＴの使用をより望ましいものにする。別の差異は、バイポーラ・トランジスタはドレイン電流対ゲート・ソース間電圧特性において、よりフラットなリニア領域を有する点である。このことはバイポーラ素子を有利にする。
【００２８】
ＤＶＡ３４はＤＶＡ３４への２つの電圧入力の差に応答して、その出力電圧を増減し、それにより基準終端器３０および３２を流れる電流ｉ１およびｉ２が増減する。その結果、基準終端器３０および３２を流れる電流ｉ１およびｉ２が基準終端器３０および３２に掛かる電圧を増減させる。結局、電流ｉ１およびｉ２の特定の組合わせが基準終端器３０および３２に掛かる実質的に等しい電圧降下を生成し、ＤＶＡ３４を満足させる。
【００２９】
差動電流増幅器（ＤＣＡ）３６は、第２の基準終端器３２から第１の電流入力を受け取る。この入力は、第２の基準終端器３２を流れるＤＶＡ３４により設定される電流ｉ２をミラーする電流である。ＤＣＡ３６はまた、ＩＲＰレール上のＦＥＴ  ＱＰ１０から第２の電流入力を受け取る。ＱＰ１０はＱＰ５およびＱＰ３と整合し、ＤＶＡ出力はＱＰ３、ＱＰ５およびＱＰ１０にゲート電圧を供給するので、ＤＶＡ３４からの電圧出力がＱＰ１０を流れる電流を設定し、この電流は電流ｉ１と同じである。
【００３０】
ＱＰ１０を流れるこの電流は、ＤＣＡ３６により第１の電流入力と比較される。ＤＣＡ３６は、ＱＰ０を流れる全ての電流が第２の基準終端器３２に流れ込むように、両基準終端器３０および３２のインピーダンスを調整する出力信号を供給する。それにより、基準路２２を通じ、ＱＰ０と第２の基準終端器３２間のノードに出入りする電流が存在しなくなる。
【００３１】
伝送路２４の各終端の基準発生器１０間の基準路２２は、伝送路２４の終端上の各第２の基準終端器３２が同一の電圧降下を有するように強制する。上述のように、基準発生器１０内のＤＶＡ３４は、基準発生器１０の第１の基準終端器３０に掛かる電圧降下が、その第２の基準終端器３２に掛かる電圧降下に実質的に等しくなるようにする。このようにして、図１に示される両基準発生器１０内の両基準終端器３０および３２が、同一の電圧降下を有することになる。
【００３２】
基準発生器１０の電流ミラー（ＩＭ）４０は、別の整合ＦＥＴを駆動して電流ｉ１をミラーするように、電圧出力ＩＲＮをスイッチ式電流源１２およびマルチドロップ・レシーバ（ＭＤＲ）１６に供給する。
【００３３】
図３に示されるスイッチ式電流源１２は、基準発生器１０からのＩＲＰレール電圧により設定される大きさｉ１のバイアス電流と、基準発生器１０からの電流ミラー出力電圧ＩＲＮにより設定され得る大きさ２０ｉ１の信号電流とを供給する。信号電流は論理回路１８によりオンまたはオフにスイッチされる。論理回路１８はまた、信号電流が基準発生器１０により設定されるのではなく、固定値に設定されるようにも選択できる。
【００３４】
図３に示される伝送路終端器１４は、伝送路２４を終端するＦＥＴ（図１０のＱＮ２０）を有する。伝送路終端器１４に供給されるＤＣＡ３６からのバイアス電圧Ｖｂは、伝送路２４の他端における対応トランシーバ２０により伝送される特定の電流において、終端ＦＥＴのインピーダンスを伝送路２４のインピーダンスに整合するように調整する。伝送路終端器１４はまた、伝送路の終端に流れる信号電流を基準と比較し、論理回路１８に信号電流の論理値を示す１つ以上の出力を供給する検出器を有する。
【００３５】
図３に示されるマルチドロップ・レシーバ（ＭＤＲ）１６は、レシーバ基準電圧発生器３８から供給される第１の入力電圧Ｖｒｅｃｒｅｆと、基準発生器１０の電流ミラー４０から供給される第２の入力電圧ＩＲＮと、伝送路２４上の電圧に相当する第３の入力電圧Ｖｉｎとを供給される。トランシーバ２０により送信される信号電流は、バイアス電流ｉ１と組み合わされる論理値１に対応する電流２０ｉ１を有する論理信号が、第３の入力ＶｉｎにＶ１すなわち基準終端器３０および３２に掛かる電圧に等しい電圧を生成するように、トランシーバ内の帰還機構により設定される。電圧Ｖｉｎは、マルチドロップ・レシーバに送信される電流信号が存在しないときに、大きさがｉ１のバイアス電流により生成される小さな値から、大きさが２０ｉ１の追加の電流信号（論理信号１に対応）が受信されるときの大きな値Ｖｆｉｎａｌに遷移する。Ｖｉｎにこの遷移が生じるとき、マルチドロップ・レシーバ１６の出力は、論理１信号が受信されたことを示す高レベル信号を論理回路１８に供給する。
【００３６】
レシーバ基準電圧発生器３８は、伝送信号電圧と特定の対応を有する基準電圧Ｖｒｅｃｒｅｆを生成する。マルチドロップ・レシーバ１６は、基準電圧Ｖｒｅｃｒｅｆを、マルチドロップ・レシーバ１６により測定される伝送路２４上の信号電圧と比較し、論理信号の値を決定する。レシーバ基準電圧発生器３８は、第２の基準終端器３２に入力する電流に整合する電流と、第２の基準終端器３２における電圧Ｖ２（第１の基準終端器３０における電圧Ｖ１と同一）とを入力として受け取る。これらの入力から基準電圧Ｖｒｅｃｒｅｆが生成され、マルチドロップ・レシーバ１６はこの信号を用いて、伝送路２４からトランシーバ２０に受信される論理信号に対する伝送機能を設定する。
【００３７】
回路の詳細説明：
本発明のトランシーバは、上述の説明から当業者には明らかなように、様々な回路により実現される。以降では、本発明の好適な実施例で使用される回路について説明する。ここで述べられるＦＥＴは一般に整合ＦＥＴである。本発明は、以降で述べられるＦＥＴ間の相対スケーリング値（ｓｃａｌｉｎｇ  ｆａｃｔｏｒ）に限るものではない。トランシーバに対して以下で述べる結果を達成するために、様々なスケーリング値が使用され得る。大きさがＶｄｄの電源電圧が全体に渡って想定されている。
【００３８】
図４は、本発明の好適な実施例におけるＤＶＡ３４の回路を示す。ＦＥＴ  ＱＰ５はゲート・ドレイン間を接続され、ＦＥＴ  ＱＮ１０と直列に接続される。ＱＮ１０がリニア領域（すなわちドレイン電流対ゲート・ソース間電圧曲線の急激な変化より上方の領域）にある限り、ＱＮ１０はそのゲート電圧により制御される電流シンクとして作用し、ＱＰ５に掛かるドレイン・ソース間電圧に関係なしに固定電流を引き込む。ＱＰ５を流れるこの固定電流は、ＱＰ５のゲート・ソース間電圧をその排出電流に対して要求される電圧値に駆動する。ＱＰ５の結果のゲート電圧が、ＩＲＰレール上の全てのＦＥＴのゲート電圧を供給することになる。ＩＲＰレール上の各ＦＥＴがそのリニア領域で動作している範囲では、これらのＦＥＴはＱＰ５と整合するので、それらのＦＥＴを流れる結果の電流はそれぞれの相対Ｗ／Ｌスケーリング値に従い、ＱＰ５を流れる電流に比例する。
【００３９】
図５に示す整合ＦＥＴ  ＱＰ０およびＱＮ０は、第２の基準終端器３２を流れる電流ｉ２が、第１の基準終端器３０を流れる電流ｉ１の２１倍になるようにＷ／Ｌスケーリング値２１（図には”ｘ２１”で示されている）を有する。基準終端器３２における大きさが２１ｉ１の電流は、電流源１２によりバイアス電流として生成される大きさｉ１の電流と、論理信号１として生成される大きさ２０ｉ１の電流とを組み合わせたものである。
【００４０】
図４に戻って、ＤＶＡ３４は、第１の基準終端器３０に掛かる電圧Ｖ１を測定する第１の入力と、第２の基準終端器３２に掛かる電圧Ｖ２を測定する第２の入力とを有する。第１の入力電圧は、ＦＥＴ  ＱＮ１０のゲートに接続されるＦＥＴ  ＱＮ８をバイアスする。第２の入力電圧は、ＦＥＴ  ＱＰ１およびＱＰ４によりミラーされるＦＥＴ  ＱＮ１をバイアスする。ＦＥＴ  ＱＰ４はまた、ＦＥＴ  ＱＮ１０のゲートに接続される。図４に示されるＦＥＴ  ＱＮ１、ＱＮ８、ＱＰ１、ＱＰ４およびＱＮ１０の接続構成により、Ｖ１が増加すると、ＱＮ１０のゲート電圧が減少し、Ｖ２が増加すると、ＱＮ１０のゲート電圧が増加する。
【００４１】
図５は好適な実施例の基準終端器３０および３２の回路を示す。基準終端器３０および３２は、第１の基準終端器３０が抵抗値２０Ｚ０の抵抗Ｒ０を有する以外は同一である。ここでＺ０は伝送路２４の既知のインピーダンスである。基準終端器３０および３２内の終端ＦＥＴは同一にスケーリングされる。基準終端器３０は大きさｉ１の基準電流を有し、基準終端器３２は大きさ２１ｉ１の基準電流を有する。基準終端器３０および３２は、同一のＦＥＴおよび２１：１の比の電流を有することにより、伝送路の２つの動的状態を静的に表す。ドライバ２０Ａ（図１）内の電流源１２は、基準終端器３２内の大きさ２０Ｚ０ｉ１の過渡電圧と、大きさｉ１の電流による静的バイアスとにより表される。レシーバ２０Ｂ（図１）内の伝送路終端器１４は、基準終端器３０内の大きさ２１ｉ１の電流により表される。伝送路２４の２つの動的状態は、（１）大きさｉ１の電流が流れる伝送路終端器１４の状態、および（２）大きさ２１ｉ１の電流が流れる伝送路終端器１４の状態に対応する。抵抗Ｒ０の値およびスケーリング値は、抵抗値ＮＺ０を有する抵抗について、大きさｉ１のバイアス電流と大きさＮｉ１の信号電流との間でＮ：１の比が確立されるように変えることができる。Ｎの値は任意であるが、通常は回路の都合に合わせてＮ＝１０、Ｎ＝２０などが選択される。
【００４２】
例えば第２の基準終端器３２について述べると、終端ＦＥＴ  ＱＮ０は終端インピーダンスを確立する。ＱＮ６およびＱＮ７は終端ＦＥＴ  ＱＮ０をオンおよびオフにゲートする。ＱＮ０がオンの時、ＱＮ６およびＱＮ７は分圧器として働き、終端ＦＥＴ  ＱＮ０を流れるドレイン電流に対して、ドレイン・ソース間終端インピーダンスのファミリを確立するバイアス電圧を供給する。すなわち、バイアス電圧により設定されるインピーダンス・ファミリ内では特定のドレイン電流に対して特定の終端インピーダンスが設定される。
【００４３】
図６は好適な実施例のＤＣＡ３６の回路を示す。第２の基準終端器３２（図５）のＱＮ０を流れる電流ｉ２が、２１分の１にスケール・ダウンされてＤＣＡ３６内のＱＮ９によりミラーされる。これはＱＮ０とＱＮ９の特性を整合させ、ＦＥＴ  ＱＮ９のＷ／ＬをＦＥＴ  ＱＮ０に対してスケール・ダウンし、ＱＮ９のゲートをＱＮ０のゲートに接続することにより達成される。かくして、ＱＮ９はＱＮ０を流れる電流に整合するスケール・ダウンされた電流を引き込む。ＱＮ９のドレイン側の負荷を、ＱＮ９がそのリニア領域内で動作する範囲に維持しなければならないとすると、ＱＮ９は負荷ＱＰ８を流れる電流により生成される電圧に関係なくこの電流を引き込む。
【００４４】
ＱＰ８のゲートはそのドレインに接続されるので、ＱＮ９のドレイン電流はＱＰ８のソース・ドレイン間電圧を、ＱＰ８がその電流を排出するために必要な電圧値に駆動し、ＱＰ８のゲート電圧がそれに追従する。ＱＰ８のゲートはＱＰ９のゲートに接続されており、したがってＱＰ８のゲート電圧はＱＰ９を流れる電流を設定する。ＱＰ９はＱＮ８と整合しているので、ＱＰ９により排出される電流はＱＮ９により引き込まれる電流と整合する。
【００４５】
一方、ＱＰ１０は、上述のようにＤＶＡ３４により設定されるＩＲＰ電圧により、大きさｉ１を有する電流を排出するように強制される。この電流は、ＱＰ０を流れる電流ｉ２を２１分の１にスケール・ダウンしたものである。これは、ＱＰ１０とＱＰ０との特性を整合させ、ＱＮ９のＷ／ＬをＱＮ０に対してスケール・ダウンし、ＱＰ１０のゲートをＱＰ０のゲートに接続することにより達成される。ＱＮ１２はそのゲートがドレインに接続されるので、ＱＰ１０により排出される電流ｉ１を引き込むように強制され、ＱＮ１２のゲート電圧がそれに追従する。ＱＮ１２のゲート電圧はＱＮ１１のゲートに接続され、ＱＮ１１はｉ１を引き込むように強制される。
【００４６】
以上から、ＤＣＡ３６の動作は次のように理解されよう。第２の基準終端器３２のＦＥＴ  ＱＮ０が（１）ＱＰ０により排出され、第２の基準終端器３２を駆動する電流ｉ２、および（２）基準路からの電流を一緒に引き込む。ＤＣＡ３６のＦＥＴ  ＱＰ９が、ＦＥＴ  ＱＮ０が引き込む電流をスケール・ダウンした整合電流を排出するように駆動される。そしてＦＥＴ  ＱＮ１１が、ＱＰ０により排出される電流をスケール・ダウンした整合電流を引き込むように駆動される。ＦＥＴ  ＱＰ９により排出される電流がＦＥＴ  ＱＮ１１により引き込まれる電流に等しくなる唯一の状況は、ＦＥＴ  ＱＮ０がＦＥＴ  ＱＰ０が排出した全ての電流を引き込むことである。これを達成するため、ＱＰ９およびＱＮ１１のドレイン上の電圧ＶｂがＱＮ７のゲートに帰還され、それによりＱＮ０をバイアスして、ＱＮ０のインピーダンスを調整する。
【００４７】
図８は、好適な実施例の基準発生器１０内の電流ミラー４０の回路を示す。この電流ミラー４０は、別の整合ＦＥＴを駆動して電流ｉ１をミラーするために、図９のスイッチ式電流源１２および図１１のマルチロドップ・レシーバ１６に電圧出力ＩＲＮを供給する。電流ミラー４０からの電圧出力は、ＩＲＰレールを介して整合ＦＥＴ  ＱＰ７を駆動して電流ｉ１を排出させるＤＶＡ３４の出力により設定される。電流ｉ１はＦＥＴ  ＱＮ１５を駆動してｉ１を引き込ませ、ＦＥＴ  ＱＮ１５のゲート電圧がそれに追従する。このＱＮ１５のゲート電圧が基準電流ミラー４０からのＩＲＮ電圧出力となる。ＱＰ７はｐタイプＦＥＴでありＱＮ１５はｎタイプＦＥＴであるので、ｉ１が増加すると接地に対してＩＲＰは減少し、ＩＲＮは増加する。
【００４８】
図９は好適な実施例のスイッチ式電流源１２の回路を示し、基準ＤＶＡ３４（図４）により設定される電流ｉ１を論理回路１８により制御されるようにミラーする。基準電流ミラー４０（図８）からのＩＲＮ電圧出力は、スイッチ式電流源１２のＦＥＴ  ＱＮ１６がｉ１を引き込むように駆動する。ＦＥＴ  ＱＰ１２は、ＱＮ１６により引き込まれる電流ｉ１に整合する電流を排出するように強制される。なぜなら、ＱＰ１２はＱＮ１６により引き込まれる電流を排出するように接続され、またそのゲート・ドレイン間が接続されているからである。ＱＰ１２のゲートはＦＥＴ  ＱＰ１１のゲートに接続され、ＱＰ１１は２０倍のスケーリング値による整合特性を有するので、ｉ１の２０倍の電流をミラーする。従ってＦＥＴ  ＱＰ１１は論理信号１を表す大きさ２０ｉ１の電流を供給する。また、基準発生器１０のＤＶＡ３４からのＩＲＰ電圧出力により制御されるＦＥＴ  ＱＰ１００により、大きさｉ１のバイアス電流が供給される。
【００４９】
ＱＰ１１は大きいので、そのゲート・ソース間容量も大きく、充電に時間がかかって、ＱＰ１２のスイッチングを遅らせる。ＦＥＴのスイッチング時間はそのゲートに印加される電圧のレベルによって異なるので、ゲート・ソース間容量を高速に充電してスイッチング時間をスピードアップする一つの方法は、ＦＥＴのゲートを直接レールに接続するものである。論理信号のレベルが可変ではなく、フル・レール電圧に設定されているのであれば、この方法は一般に適切といえる。しかし、今の場合は、線路上の装置の信号レベルおよびインピーダンスを整合させるために、論理信号のレベルを変化させるのが望ましい。したがって、図９の回路では、ＱＰ１１が排出する電流を、フル・レール電圧によって設定される電流よりも小さい選択されたレベルに設定しつつ、ＱＰ１１が高速にスイッチされる。
【００５０】
ＱＮ１６およびＱＮ１７は、基準発生器１０（図３）から一定の電圧ＩＲＮをゲートに受け取る。ＩＲＮは、ＱＮ１６およびＱＮ１７が所望の電流を引き込むようにする。ＱＰ１１はＱＰ１２の電流を比例的にミラーするので、ＱＰ１２がＱＮ１６によって引き込まれる電流を排出するとき、ＱＮ１６を流れる電流がＱＰ１１における信号論理レベルを設定する。ただし、ノア・ゲートＮＯＲ０へのＣＳ入力を高レベルに維持して、その出力を低レベルに保つことにより、ＱＮ１９をオフ状態にしておかなければならない。ＮＯＲ０へのＣＳ入力が低レベルになると、ＱＰ１１により排出される電流は、ＩＲＮではなくて、レール電圧により最大レベルに設定される。
【００５１】
次に可変電流モードの動作について説明する。論理回路１８からのＣＳ入力は最初は高レベルに設定されている。このとき電流源１２へのデータ入力が低レベルであれば、ゲートがレールに直結されているＱＰ１４が強く導通し、ＱＮ１６のための電流を排出するとともに、ＱＰ１１、ＱＰ１２およびＱＰ１３をオフにする。ＱＰ１３がオフであれば、ＱＮ１７のドレイン電圧は低レベルである。第２のノア・ゲートＮＯＲ１は、この低レベルの電圧をその一方の入力に受け取るが、他方の入力には、反転器ＩＮＶＤにより反転されたデータ入力、すなわち高レベルの信号を受け取るので、ＮＯＲ１の出力は低レベルになり、ＱＮ１８をターン・オフする。
【００５２】
データ入力が高レベルになると、入力ＩＲＮによって設定される電流を排出するようＱＰ１１が駆動される。高レベルのデータ入力は、ＱＰ１４を直ちにターン・オフし、ＮＯＲ１の出力を高レベルに強制する。ＮＯＲ１の出力が高レベルになると、ＱＮ１８が強く導通する。すなわち、ＮＯＲ１の出力は、ＱＮ１８のゲートにフル・レール電圧を供給し、ＱＮ１８のスイッチングを、そのゲートにフル・レール電圧よりも低いＩＲＮが印加される場合よりも高速化する。これによりＱＰ１１、ＱＰ１２およびＱＰ１３が高速にターン・オンされ、それらのドレイン電流が増加し始める。ＱＰ１１、ＱＰ１２およびＱＰ１３の電流がＩＲＮによって設定されたレベルに達し、それ以上に増加し始めると、ＱＮ１７のドレイン電圧が増加して、ＮＯＲ１の出力を低レベルに駆動し、ＱＮ１８をターン・オフする。ＱＮ１８がＱＰ１１、ＱＰ１２およびＱＰ１３を流れる電流を引き込まなくなると、電流の増加が止まり、ＩＲＮにより決定され整合ＦＥＴにより設定されるレベルに落ち着く。
【００５３】
高レベルに設定された信号電流は、データ入力を低レベルにすることによって低レベルにスイッチすることができる。データ入力が低レベルになると直ちにＱＰ１４が強く導通し、ＱＰ１１、ＱＰ１２およびＱＰ１３を高速にターン・オフする。ＱＰ１３がターン・オフすると、ＮＯＲ１に入力されるＱＮ１７のドレイン電圧が低レベルになる。
【００５４】
ＣＳ入力が低レベルの場合は、図９の電流源１２は、ＩＲＮにより決定される選択されたレベルの電流を送る代わりに、以下で説明するようなレール間電流駆動モードで動作する。ＣＳ入力が低レベルで且つ電流源へのデータ入力が低レベルであれば、ゲートがレールに直結されているＱＰ１４が強く導通し、ＱＮ１６のための電流を排出するとともに、ＱＰ１１、ＱＰ１２およびＱＰ１３をオフにする。ＱＰ１３がオフであれば、ＱＮ１７のドレイン電圧は低レベルである。第２のノア・ゲートＮＯＲ１は、この低レベルの電圧をその一方の入力に受け取るが、他方の入力には、反転器ＩＮＶＤにより反転されたデータ入力、すなわち高レベルの信号を受け取るので、ＮＯＲ１の出力は低レベルになり、ＱＮ１８をターン・オフする。同様に、第１のノア・ゲートＮＯＲ０は、低レベルのＣＳ入力および高レベルの反転されたデータ入力を受け取るので、その出力は低レベルであり、ＱＮ１９をターン・オフする。
【００５５】
データ入力が高レベルになると、ＱＰ１１は電流を排出するように駆動される。高レベルのデータ入力は直ちにＱＰ１４をターン・オフし、ＮＯＲ０およびＮＯＲ１の出力を高レベルに強制する。ＮＯＲ１の出力が高レベルになると、ＱＮ１８が強く導通する。ＮＯＲ０の出力が高レベルになると、ＱＮ１９が強く導通する。これにより、ＱＰ１１、ＱＰ１２およびＱＰ１３が高速にターン・オンされ、それらのドレイン電流が増加し始める。ＱＰ１１、ＱＰ１２およびＱＰ１３の電流がＩＲＮによって設定されたレベルに達し、それ以上に増加し始めると、ＱＮ１７のドレイン電圧が増加して、ＮＯＲ１の出力を低レベルに駆動し、ＱＮ１８をターン・オフする。前述の可変電流モードの動作では、ＱＮ１８がＱＰ１１、ＱＰ１２およびＱＰ１３における電流の駆動を停止すると、電流の増加が止まり、そのレベルはＩＲＮにより決定されＱＮ１６およびＱＮ１７により設定されるレベルに落ち着いていた。しかしレール間電流駆動モードの動作では、ＱＮ１９はＩＲＮにより設定される電流レベルの影響を受けず、データ入力が高レベルにある限りオン状態を維持する。その結果、ＱＰ１１、ＱＰ１２およびＱＰ１３における電流は、レール電圧により設定されるレベルまで増加し続ける。
【００５６】
高レベルに設定された信号電流は、データ入力を低レベルにすることによって低レベルにスイッチすることができる。データ入力が低レベルになると直ちにＮＯＲ０の出力が低レベルになり、ＱＮ１９をターン・オフする。またデータ入力が低レベルになると、ＱＰ１４が強く導通し、ＱＰ１１、ＱＰ１２およびＱＰ１３を高速にターン・オフする。ＱＰ１３がターン・オフすると、ＮＯＲ１に入力されるＱＮ１７のドレイン電圧が低レベルになる。
【００５７】
図１０は好適な実施例の伝送路終端器１４の回路を示す。レシーバ２０Ｂ（図１）の伝送路終端器１４は、ドライバ２０Ａ（図１）の電流源１２のＦＥＴ  ＱＰ１１に整合するＦＥＴ  ＱＮ２０を有し、ＱＮ２０のドレインおよびゲートがオン状態のＱＮ２２により接続されていると、ＱＮ２０はドライバ２０ＡのＱＰ１１により排出される電流を引き込む。ＦＥＴ  ＱＮ２１はＦＥＴ  ＱＮ２０のゲートに接続され、そのゲート電圧をＤＣＡ３６のＶｂ出力（図６）から受信する。図５の基準終端器３０および３２の場合同様、Ｖｂは終端ＦＥＴのインピーダンスをバイアスする。図１０の伝送路終端器１４の場合には、終端ＦＥＴはＦＥＴ  ＱＮ２０である。ＱＮ２０は、図９のナンド・ゲートＮＡＮＤからの低レベルの出力によってＦＥＴ  ＱＰ１０４がターン・オンされたとき、すなわち図９の電流源１２へ供給されるＣＳ入力およびデータ入力の両方が低レベルのときにもターン・オンされる。
【００５８】
伝送路終端器１４の検出器部分では、ＦＥＴ  ＱＭ１のゲートがＦＥＴ  ＱＮ２０のゲートに接続され、ＱＮ２０に流れる電流をミラーする。ＦＥＴ  ＱＰ１０１はＱＭ１が引き込むどのような電流でも排出するように接続され、ＱＰ１０１のゲートはＦＥＴ  ＱＰ１０２およびＱＰ１０３に接続され、ＱＰ１０２およびＱＰ１０３もまた、それらのスケールに従い電流をミラーする。ＱＰ１０３およびＱＮ１０３は、大きさ２１ｉ１／２の電流が伝送路終端器１４のＱＮ２０により引き込まれるときにＱＮ１０３のドレイン電圧が高くなるように、ＱＰ１０３がＱＮ１０３をオーバドライブするようにサイズ決めされる。このＱＮ１０３のドレイン電圧は１つの論理１信号が受信されたことを示す出力ＣＯＭＰ２として使用される。ＱＰ１０２およびＱＮ１０２は、終端ＦＥＴ  ＱＮ２０が２つの論理１信号の同時受信に対応する大きさ２１ｉ１の電流を引き込むとき、ＱＰ１０２がＱＮ１０２をオーバドライブし、ＱＮ１０２のドレイン電圧が高くなるようにサイズ決めされる。ＦＥＴ  ＱＮ１０２のドレイン電圧は２つの論理１信号が同時に受信されたことを示す出力ＣＯＭＰ１として使用される。ＣＯＭＰ１およびＣＯＭＰ２は論理回路１８へ供給される。
【００５９】
図７は好適な実施例のレシーバ基準電圧発生器３８の回路を示す。レシーバ基準電圧発生器３８は、その整合ＦＥＴ  ＱＰ６のゲートに印加されるＤＶＡ３４の出力により設定される電流を受け取る。それによりレシーバ基準電圧発生器３８への電流入力ｉｒｒが、第２の基準終端器３２への電流入力ｉ２に整合する。電流ｉｒｒは、第２の基準終端器３２における電圧Ｖ２（ＤＶＡ３４への第２の入力として供給される）がＦＥＴ  ＱＮ１３のゲートに供給されるのと同時にＱＮ１３を駆動する。ＦＥＴ  ＱＮ１３を駆動する電流ｉｒｒは、ＱＮ１３とカスケード対として接続されるＦＥＴ  ＱＮ１４により引き込まれる。ＦＥＴ  ＱＮ１４のゲートはＱＮ１３のドレインに接続され、基準電圧Ｖｒｅｃｒｅｆを供給する。この電圧は、カスケードＦＥＴ対の一方のＦＥＴが電流ｉｒｒを引き込むために、そのゲートにおいて要求される電圧である。カスケードＦＥＴ対の他方のＦＥＴのゲート電圧は第２の基準終端器３２における電圧Ｖ２である。基準電圧Ｖｒｅｃｒｅｆは、図１１に示すマルチドロップ・レシーバ１６がＱＮ２３およびＱＮ２４の伝送機能を設定するために使用し、それによりＶｉｎの電圧遷移がＱＰ１０５を流れる既知の電流遷移を生成する。この電流遷移は、伝送路２４の電圧Ｖｆｉｎａｌにおいて大きさｉ１を有するように生成される。ＦＥＴ  ＱＰ１０６およびＱＮ２５は電流比較器として働き、ＱＰ１０５を流れる電流がｉ１／２を越えるとき、論理信号１を示す大きさＶｄｄの電圧を生成する。ＱＮ２５は電圧ＩＲＮにおいてｉ１／２の電流を引き込むようにサイズを決められる。
【００６０】
図１１に示すマルチドロップ・レシーバ１６は、レシーバ基準電圧発生器３８のＦＥＴ  ＱＮ１３およびＱＮ１４に整合する１対のＦＥＴ  ＱＮ２３およびＱＮ２４を有する。レシーバ基準電圧発生器３８により生成される基準電圧Ｖｒｅｃｒｅｆは、マルチドロップ・レシーバ１６のＦＥＴ  ＱＮ２４のゲートに供給される。伝送路２４の電圧Ｖｉｎが、マルチドロップ・レシーバ１６のＦＥＴ  ＱＮ２３のゲートに供給される。ＦＥＴ  ＱＮ２３およびＱＮ２４は、レシーバ基準電圧発生器３８のカスケード対ＱＮ１３およびＱＮ１４に整合し、ＱＮ２４のゲートにＶｒｅｃｒｅｆが供給されるので、ＱＮ２３およびＱＮ２４は、ＱＮ２３のゲートに供給される電圧が基準終端器３０に供給される電圧Ｖ１と同じであれば、電流ｉ１に整合する電流を引き込む。トランシーバ２０により送信される信号電流は、論理値１に対応する電流２０ｉ１を有する論理信号がｉ１に等しいバイアス電流と組合わされて、ＱＮ２３のゲートにＶ１に等しい電圧を生成するように、トランシーバ内の帰還機構により設定される。
【００６１】
ＦＥＴ  ＱＰ１０５はそのゲートがドレインに接続されて、ＦＥＴ  ＱＮ２３およびＱＮ２４と直列に接続されるので、ＱＰ１０５はＱＮ２３およびＱＮ２４が引き込む電流を排出する。ＦＥＴ  ＱＰ１０６は、ＦＥＴ  ＱＰ１０５により排出される電流をミラーするように接続される。ＦＥＴ  ＱＰ１０６は、基準発生器１０の電流ミラー４０からの電圧ＩＲＮにより駆動されるＦＥＴ  ＱＮ２５と直列に接続される。ＦＥＴ  ＱＮ２５は、電流ミラー４０における大きさｉ１の電流に対応する電流ミラー４０からのゲート電圧により駆動されるとき、０．５ｉ１の電流を引き込むようにスケーリングされる。
【００６２】
電圧Ｖｉｎは、マルチドロップ・レシーバ１６に送られる電流信号が存在しないときに、大きさｉ１のバイアス電流により生成される小さな値から、大きさ２０ｉ１の追加の電流信号（論理１信号に対応）が受信されるときの大きな値（Ｖｆｉｎａｌとして参照される）まで遷移する。Ｖｉｎにこの遷移が生じると、ＱＰ１０６はＱＮ２５をオーバドライブし、ＱＰ１０６とＱＮ２５の間のノード上の電圧がＶｄｄまで駆動される。このノード電圧は出力Ｒｏｕｔであり、論理回路１８に、論理１信号がマルチドロップ・レシーバ１６により受信されたことを示す検出器信号を供給する。
【００６３】
動作理論：
動作理論について次に示す。ＤＶＡ３４が第１の基準終端器３０に流れる大きさｉ１の基準電流を設定し、もし伝送路終端器１４が論理回路１８によりオンにスイッチされていれば、伝送路終端器１４の終端ＦＥＴ  ＱＮ２０（図１０）にバイアス電流が流れる。ＤＶＡ３４はまた電流源１２のＦＥＴ  ＱＰ１１（図９）を流れる信号電流として、大きさ２０ｉ１の電流を設定する。この電流２０ｉ１＋ｉ１が伝送路２４に送出され、もし伝送路終端器１４がオンであれば電流が伝送路終端器１４と伝送路２４との間で分岐する。ＤＶＡ３４はまた、第２の基準終端器３２と基準路２２の間のノードに、大きさ２１ｉ１の電流を設定する。電流ｉ１の値は、基準終端器３０および３２に流れ込む電流が実質的に等しい電圧降下を生成するように、ＤＶＡ３４により設定される。
【００６４】
一方ＤＣＡ３６は、基準終端器３０および３２、ならびに伝送路終端器１４に供給されるバイアス電圧Ｖｂを設定する。これは第１および第２の基準終端器内の終端ＦＥＴ  ＱＮ０およびＱＮ３（図５）、ならびに伝送路終端器１４の終端ＦＥＴ  ＱＮ２０（図１０）の相互コンダクタンス（およびインピーダンス）に影響し、ＤＶＡ３４により設定される大きさ２１ｉ１の電流が第２の基準終端器３２に流れ込む（すなわち基準路２２には電流が流れ込まない）。
【００６５】
ＤＶＡ３４およびＤＣＡ３６は、次のように相互に作用し合う。すなわち、ＤＶＡ３４により設定される電流値が、基準終端器３０および３２に流れ込む電流に影響し、この電流にＤＣＡ３６が応答する。また、ＤＣＡ３６により設定されるバイアス電圧が、基準終端器３０および３２に掛かる電圧に影響し、この電圧にＤＶＡ３４が応答する。ＤＶＡ３４とＤＣＡ３６との相互作用は、トランシーバ２０内のＦＥＴの整合特性、およびトランシーバ２０内のＦＥＴおよび抵抗のスケーリング値の選択と共に平衡を強制する。そこでは基準電流ｉ１およびＦＥＴ  ＱＮ２０の相互コンダクタンスが次式を満足する。
【数１】
【００６６】
この結果、伝送路２４のインピーダンスが伝送路終端器１４の終端ＦＥＴ  ＱＮ２０のインピーダンスと整合し、大きさ２１ｉ１の電流がＦＥＴ  ＱＮ２０に流れる。
【００６７】
レベルが可変のバイアス電流は、基準発生器１０からの電圧ＩＲＰにしたがって、ＱＰ１００（図９）により排出され得る。オンにスイッチされると、ＱＰ１１により排出される可変レベルの信号電流が、トランシーバ／伝送路ノード（図９にＩｏｕｔで示されている）においてバイアス電流と組み合わされる。図１において、電流源１２を有する送信装置２０Ａに使用可能な伝送路終端器１４がなければ、組み合わされた電流の全てが受信装置２０Ｂに向けて伝送路２４へ送出される。図２に示すように、使用可能な伝送路終端器１４があれば、送信装置２０Ａからの組み合わされた電流は分割され、その一部は伝送路２４へ送出され、残りは送信装置２０Ａの伝送路終端器１４に送られる。伝送路終端器１４が含まれているか、あるいは使用可能になっているかどうかには関係なく、各トランシーバはマルチドロップ・レシーバ１６を含むことができる。というのは、マルチドロップ・レシーバ１６は、そのＦＥＴ  Ｑ２３のゲートによって伝送路に接続され、したがって伝送路をロードしないからである。
【００６８】
伝送路２４に接続された装置２０Ａおよび２０Ｂのそれぞれに伝送路終端器１４があり、それらの終端ＦＥＴ  ＱＮ２０のインピーダンスが、伝送路インピーダンスおよび伝送電流のレベルに対して調整されていると、送信装置２０Ａにおける電流は、伝送路終端器１４および伝送路２４の間で等しく分割される。したがって、電流の半分が第１の装置２０Ａから第２の装置２０Ｂに送られ、残り半分が第１の装置２０Ａの伝送路終端器１４に送られ、また電流の半分が第２の装置２０Ｂから第１の装置２０Ａに送られ、残り半分が第２の装置２０Ｂの伝送路終端器１４に送られると、両方の装置２０Ａおよび２０Ｂがある同じレベルの電流（たとえば２１ｉ１）を送信した場合、装置の伝送路終端器１４はそのレベルの電流２１ｉ１を受信する。一方の装置だけが電流２１ｉ１を送信した場合は、何れの装置が送信したかには関係なく、各装置２０は０．５×２１ｉ１の電流を受信する。そして、何れの装置２０も信号電流を送信しなければ、０．５ｉ１のバイアス電流だけが各装置２０に受信される。
【００６９】
図１０に示す伝送路終端器１４の終端ＦＥＴ  ＱＮ２０は、ＱＮ２２への論理信号によって回路への組み込みを制御される。すなわち、論理回路１８からの信号によりＱＮ２２がターン・オフされると、ＱＮ２０もターン・オフされて、伝送路２４をアンロードし、伝送路終端器１４を使用不能にする。ＱＮ２２がターン・オンされると、伝送路終端器１４は使用可能になり、ＱＮ２０はＱＮ２１のゲートへのバイアス電圧Ｖｂによって設定される可変インピーダンス・シンクを提供し、トランシーバ／伝送路ノード（図１０のＩｏｕｔ）に印加される電流を引き込む。ＱＮ２０が受信する電流は、ＦＥＴ  ＱＭ１へミラーされ、ＦＥＴ  ＱＭ１、ＱＰ１０１、ＱＰ１０２、ＱＮ１０２、ＱＰ１０３およびＱＮ１０３から構成される検出回路によって論理データＣＯＭＰ１およびＣＯＭＰ２に変換される。ＣＯＭＰ１およびＣＯＭＰ２は、大きさ２１ｉ１の電流が受信された場合には両方とも高レベルであり、大きさ０．５×２１ｉ１の電流が受信された場合には一方が高レベルであり、電流が受信されなかった場合には両方とも低レベルである。この論理データを、受信装置が受信信号の一部を送信したかどうかを示す受信装置からのデータと組み合わせることにより、受信信号のどの部分が外部に送信されたかを決定することができる。この様子を下記の表に示す。
【００７０】
0003544428.tif 000002
【００７１】
上述のように、本発明によれば、２台のトランシーバ２０が何れも使用可能な伝送路終端器１４を有していると、それらのトランシーバ２０の間で単一の伝送路２４を介してデータを同時に送受信することができる。また本発明によれば、第１のトランシーバ２０の終端インピーダンス、および論理信号を表す電流Ｉｏｕｔのレベルは、単一の基準路２２を用いるだけで、伝送路２４のインピーダンス、ならびに第２のトランシーバ２０の終端インピーダンスおよび論理電流レベルを整合するように制御され得る。さらに、使用可能な伝送路終端器１４が含まれるかどうかには関係なく、電流源１２は、論理回路１８からの信号に応じて、前述のレール間電流駆動モードまたは可変電流モードで動作し得る。可変電流モードでは、トランシーバ間に単一の基準路２２を用いるだけで、多数のトランシーバ２０の信号レベルを整合することができる。
【図面の簡単な説明】
【図１】伝送路により相互接続されるトランシーバのブロック図である。
【図２】伝送路により相互接続されるトランシーバのブロック図である。
【図３】トランシーバの１つの詳細ブロック図である。
【図４】基準発生器の差動電圧増幅器の回路図である。
【図５】基準終端器の回路図である。
【図６】基準発生器の差動電流増幅器の回路図である。
【図７】基準発生器のレシーバ基準発生器の回路図である。
【図８】基準発生器の電流ミラーの回路図である。
【図９】スイッチ式電流源の回路図である。
【図１０】伝送路終端器の回路図である。
【図１１】マルチドロップ・レシーバの回路図である。
【符号の説明】
１０Ａ、１０Ｂ  基準発生器
１２  （スイッチ式）電流源
１４  伝送路終端器
１６  マルチドロップ・レシーバ
１８  論理回路
２０Ａ  ドライバ
２０Ｂ  レシーバ
２２  基準路
２４  伝送路
３０、３２  基準終端器
３４  差動電圧増幅器
３６  差動電流増幅器
３８  レシーバ基準電圧発生器
４０  電流ミラー
【図１】
0003544428.tif 000003
【図２】
0003544428.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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