(57)【特許請求の範囲】
【請求項１】
ダイナミック型の複数のメモリセルを有するメモリセルブロックと、
前記メモリセルからの読み出しデータをセンス、増幅する複数のセンスアンプ回路と、
前記センスアンプ回路のそれぞれに対応して設けられ、前記センスアンプ回路からのデータ及び外部からのデータを少なくともバイト単位で格納可能な複数のラッチ回路と、
前記各センスアンプと前記ラッチ回路との間に設けられ、第１制御信号に応じてオン／オフすることによりそれらの間でのデータ転送を少なくともバイト単位で許容／禁止する複数の第１転送ゲートと、
前記ラッチ回路からのデータを少なくともバイト単位で前記センスアンプに転送する制御を行う制御手段と、
前記ラッチ回路とデータバスとの間に設けられ、第２制御信号に応じてオン／オフすることによりそれらの間でのデータ転送を少なくともバイト単位で許容／禁止する複数の第２転送ゲートと、
を備え、
前記制御手段は、前記第２転送ゲートにおけるデータ転送が行われている間は前記第１転送ゲートにおけるデータ転送を禁止し、その後、データのラッチを行った前記ラッチ回路に対応する前記第１転送ゲートのデータ転送を許容するとともに、データのラッチを行わなかった前記ラッチ回路から前記センスアンプ回路への前記第１転送ゲートのデータ転送を禁止するように、前記第２制御信号に基づいて前記第１制御信号を生成することを特徴とするメモリ装置。
【請求項２】
前記制御手段は、前記複数のラッチ回路の所定個ごとに対応して設けられた制御回路の複数を有し、前記各制御回路は対応する前記所定個のラッチ回路にデータ書き込みが行われるか否かに応じて、前記第１転送ゲートのオン／オフを制御するものである、請求項１に記載のメモリ装置。
【請求項３】
前記制御回路はそれぞれ、
対応する前記所定個のラッチ回路が選択されてデータのラッチが行われた場合に、その選択の時点で選択されたことを記憶保持する第１レジスタ回路と、
前記第１レジスタ回路にスイッチ素子を介して直列に接続され、前記第１レジスタ回路内の記憶情報を、前記第１制御信号を生成するための情報として保持する第２レジスタ回路と、
を有し、
前記ラッチ回路から前記センスアンプ回路ヘデータ転送する場合には、前記スイッチ素子をオフして前記第１、第２レジスタを互いに切り離し、この切り離した状態においても前記第１レジスタ回路に前記選択の記憶保持を継続的に行わせ、前記第２レジスタ回路に対して、前記データ転送直前までの前記第１レジスタ回路の保持内容を、前記第１制御信号を生成するための情報として出力させ続ける、制御を行うものであることを特徴とする請求項２に記載のメモリ装置。
【請求項４】
ダイナミック型の複数のメモリセルを有するメモリセルブロックと、
前記メモリセルからの読み出しデータをセンス、増幅する複数のセンスアンプ回路と、
前記センスアンプ回路のそれぞれに対応して設けられ、前記センスアンプ回路からのデータ及び外部からのデータを格納可能な複数のラッチ回路と、
前記各センスアンプと前記ラッチ回路との間に設けられ、第１制御信号に応じてオン／オフすることによりそれらの間でのデータ転送を許容／禁止する複数の第１転送ゲートと、
前記ラッチ回路からのデータを前記センスアンプに転送する制御を行う制御手段と、
前記ラッチ回路とデータバスとの間に設けられ、第２制御信号に応じてオン／オフすることによりそれらの間でのデータ転送を許容／禁止する複数の第２転送ゲートと、
を備え、
前記制御手段は、前記複数のラッチ回路の所定個ごとに対応して設けられた制御回路の複数を有し、前記各制御回路は対応する前記所定個のラッチ回路にデータ書き込みが行われるか否かに応じて、前記第１転送ゲートのオン／オフを制御するものであり、
前記制御回路はそれぞれ、
対応する前記所定個のラッチ回路が選択されてデータのラッチが行われた場合に、その選択の時点で選択されたことを記憶保持する第１レジスタ回路と、
前記第１レジスタ回路にスイッチ素子を介して直列に接続され、前記第１レジスタ回路内の記憶情報を、前記第１制御信号を生成するための情報として保持する第２レジスタ回路と、
を有し、
前記ラッチ回路から前記センスアンプ回路ヘデータ転送する場合には、前記スイッチ素子をオフして前記第１、第２レジスタを互いに切り離し、この切り離した状態においても前記第１レジスタ回路に前記選択の記憶保持を継続的に行わせ、前記第２レジスタ回路に対して、前記データ転送直前までの前記第１レジスタ回路の保持内容を、前記第１制御信号を生成するための情報として出力させ続ける、制御を行うものであることを特徴とするメモリ装置。
【請求項５】
ほぼマトリクス状に配置された複数のメモリセルを有し、所定数の列により構成される少なくとも一つのメモリブロックと、
各列に設けられる複数のセンスアンプと、
前記複数のセンスアンプのそれぞれに対応して設けられ、それぞれ複数のラッチ回路からなる複数のラッチ群と、
前記センスアンプと、対応する前記ラッチ群との間に設けられ、第１制御信号に応じてオン／オフすることによりそれらの間でのデータ転送を許容／禁止する複数の第１転送ゲートと、
前記各センスアンプへのデータ転送を制御する制御手段と、
前記ラッチ群とデータバスとの間に設けられ、第２制御信号に応じてオン／オフすることによりそれらの間でのデータ転送を許容／禁止する複数の第２転送ゲートと、
を備え、
前記制御手段は、前記第２転送ゲートにおけるデータ転送が行われている間は前記第１転送ゲートにおけるデータ転送を禁止し、その後、データのラッチを行った所定数の前記ラッチ群に対応する前記第１転送ゲートのデータ転送を許容するとともに、データのラッチを行わなかった前記ラッチ群から前記センスアンプ回路への前記第１転送ゲートのデータ転送を禁止するように、前記第２制御信号に基づいて前記第１制御信号を生成することを特徴とするメモリ装置。
【請求項６】
メモリセルと、センスアンプと、第１転送ゲートと、ラッチ回路と、第２転送ゲートと、この第２転送ゲートに接続されたバイトデータ線と、を有する複数の列線と、を備えたメモリ装置にデータを書き込む方法であって、
列デコーダにより出力されたＣＳＬ信号の論理に基づいて、対応する第２転送ゲートをオンすることにより、前記バイトデータ線からのデータをバイト単位で前記ラッチ回路にラッチするとともに、前記データがラッチされた前記ラッチ回路に接続された列線の列位置をマスク回路内に格納するステップと、
ワード線に接続されたメモリセルに格納されたデータを列線に接続された前記センスアンプに転送するために、ワード線を活性化するステップと、
前記マスク回路から出力された信号に基づいて、データがラッチされた前記ラッチ回路に接続された前記第１転送ゲートのみをオンするとともに、データがラッチされなかった前記ラッチ回路に接続された第１転送ゲートをオンしないようにして、該データを前記センスアンプにバイト単位で転送するステップと、
前記バイトデータ線からのデータがラッチされた前記ラッチ回路に対応するメモリセルにのみ書き込まれ、かつ、残りのメモリセルから読み出されたデータがこれらメモリセルの内部に格納されているデータを壊さずに再書き込みされるように、前記センスアンプを活性化するステップと、
を備えることを特徴とするメモリ装置にデータを書き込む方法。
【請求項７】
前記制御手段は、前記ラッチ群ごとに対応して設けられた制御回路の複数を有し、前記各制御回路は対応する前記ラッチ群にデータ書き込みが行われるか否かに応じて、前記第１転送ゲートのオン／オフを制御するものである、請求項５に記載のメモリ装置。
【請求項８】
前記制御回路はそれぞれ、
対応する前記ラッチ群が選択されてデータのラッチが行われた場合に、その選択の時点で選択されたことを記憶保持する第１レジスタ回路と、
前記第１レジスタ回路にスイッチ素子を介して直列に接続され、前記第１レジスタ回路内の記憶情報を、前記第１制御信号を生成するための情報として保持する第２レジスタ回路と、
を有し、
前記ラッチ群から前記センスアンプ回路ヘデータ転送する場合には、前記スイッチ素子をオフして前記第１、第２レジスタを互いに切り離し、この切り離した状態においても前記第１レジスタ回路に前記選択の記憶保持を継続的に行わせ、前記第２レジスタ回路に対して、前記データ転送直前までの前記第１レジスタ回路の保持内容を、前記第１制御信号を生成するための情報として出力させ続ける、制御を行うものであることを特徴とする請求項７に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はメモリ装置及びシリアル‐パラレルデータ変換回路に係り、特にＤＲＡＭにおいて高速にデータをセルに書き込むようにしたメモリ装置及びシリアル‐パラレルデータ変換回路に関する。
【０００２】
【従来の技術】
周知のように、ＤＲＡＭにおいては、セルのデータをアクセスする場合、セルに蓄えられた微小な電荷情報をセンス増幅する必要があり、このアクセスに相当の時間を要していた。このセンス動作は、セルアレイにおいて、選択されたワード線、すなわち行に属するすべてのセルについて行われる。
【０００３】
このことを利用して、同一の行に属するセルについては、アクセスを高速で行う、いわゆるページモードが知られている。このページモードでは、多くのセルのつながるビット線とセンス増幅器を強制的に書き換えている。このため、ページモードの書き込みサイクルのスピードには己ずと限界がある。
【０００４】
このため、ビット線とは直接のデータ転送を行わずにページモードを実行する方式が知られている（特開昭６０−７６９０号公報、米国特許第４６０８６６６号明細書）。この方式では、ＤＲＡＭのセルアレイの行に沿ってＳＲＡＭセルの行を１行設け、このセルを介して、外部とＤＲＡＭのセルとの間でデータのやり取りを行うようにしている。このＳＲＡＭセルの存在により、ＤＲＡＭセルのセンス動作やビット線の容量などが外部とのデータ転送と分離され、ＳＲＡＭへのアクセスサイクルで決まる高速性を得ることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＳＲＡＭを介してＤＲＡＭをアクセスする方式では、ＳＲＡＭセルとＤＲＡＭセルとは１行単位でデータ転送を行うため、ＳＲＡＭセルに制約条件が発生する。つまり、書き込みが行われないＳＲＡＭセルは内容が不定であるため、一部のＳＲＡＭセルのみにデータの書き込みをしてＤＲＡＭセルにデータ転送した場合、書き込みのされなかったＳＲＡＭセルに対応するＤＲＡＭには不定のデータが書き込まれ、これまでＤＲＡＭせるの有していたデータが破壊されてしまう。このため、必ず、すべてのＳＲＡＭセルにデータの書き込みを行うか、転送先のＤＲＡＭセルの内容を予めＳＲＡＭセルに転送しておいてから、その一部を書き換える等の方法を適用する必要がある。
【０００６】
以上述べたように、従来のメモリ装置は構成されていたので、予めＤＲＡＭセルからＳＲＡＭセルにデータを転送する時間が必要になり、更に、全てのＳＲＡＭセルにデータを書き込む時間も無視できないので、せっかくの高速サイクル動作の効果が低減してしまい、運用上の制約が大きいという問題がある。
【０００７】
本発明は、上記に鑑みてなされたもので、その目的は、ＤＲＡＭの行アクセスに伴うセンス動作とカラムアクセスの動作を分離して独立に行うことができる装置において、行の一部のデータを書き換えたり、一部の列アドレスのみにデータを書き込む場合に、特別の使用上の考慮をすること無く、ＳＲＡＭにおけるある行の一部の列への書き込みが終了した時点でＳＲＡＭからＤＲＡＭへのデータ転送を実行可能として、高速アクセスを実現したメモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１のメモリ装置は、ダイナミック型の複数のメモリセルを有するメモリセルブロックと、
前記メモリセルからの読み出しデータをセンス、増幅する複数のセンスアンプ回路と、
前記センスアンプ回路に対応して設けられ、前記センスアンプ回路からのデータ及び外部からのデータを格納可能な複数のラッチ回路と、
前記各センスアンプと前記各ラッチ回路との間に設けられ、データ転送ゲート制御信号に応じてオン／オフすることによりそれらの間でのデータ転送を許容／禁止する複数のデータ転送ゲートと、
任意の前記ラッチ回路を有するラッチ回路群の複数のうちの任意のものにおける前記ラッチ回路についてデータ書き込みを行わせ、その他のものにおける前記ラッチ回路についてはデータ書き込みを行わせず、データ書き込みの行われた前記ラッチ回路群における前記ラッチ回路から前記センスアンプ回路へデータ転送可能にすると共にデータ書き込みの行われない前記ラッチ回路群における前記ラッチ回路からは前記センスアンプ回路へのデータ転送を禁止するように前記データ移送ゲートのオン／オフを制御する制御手段と、
を備える、として構成される。
【０００９】
本発明の第２のメモリ装置は、第１のメモリ装置において、
前記制御手段は、前記各ラッチ回路群に１対１に対応して設けられた制御回路の複数を有し、前記各制御回路は自己が対応する前記ラッチ回路群における前記ラッチ回路にデータ書き込みが行われるか否かに基づいて前記データ転送ゲートのオン／オフを制御するものである、
ものとして構成される。
【００１０】
本発明の第３のメモリ装置は、第２のメモリ装置において、
前記制御回路は、
自己に対応する前記ラッチ回路群が選択されてデータ書き込みが行われた場合、その選択の時点で選択されたことを記憶保持する第１レジスタ回路と、
前記第１レジスタ回路にスイッチ素子を介して直列に接続され、前記第１レジスタ回路内の記憶情報を前記データ転送ゲート制御信号を生成するための情報として保持する第２レジスタ回路と、
を有し、
前記ラッチ回路から前記センスアンプ回路へデータ転送する場合には、前記スイッチ素子をオフして前記第１、第２レジスタを互いに切り離し、この切り離し状態においても前記第１レジスタ回路に前記選択の記憶保持を継続的に行わせ、
前記第２レジスタ回路に、前記データ転送直前までの前記第１レジスタ回路の保持内容を前記データ転送ゲート制御信号を生成するための情報として出力させ続ける、制御を行うものである、
ものとして構成される。
【００１１】
本発明の第１のシリアル‐パラレルデータ変換回路は、
外部からのシリアルデータが加えられるシリアルデータ入力手段と、
前記各シリアルデータが格納されるラッチ回路の複数を有し、それらのラッチ回路の任意数ずつのものによって複数のラッチ回路群が構成されている、ラッチ手段と、
前記各ラッチ回路に１対１に対応して設けられ、前記複数のラッチ回路からそれらの中の格納データをパラレルデータとして出力する複数のパラレルデータ出力手段と、
前記各ラッチ回路と前記各パラレルデータ出力端との間に設けられたデータ転送ゲートの複数と、
前記ラッチ回路群のうちの任意のものを選択し、選択した前記ラッチ回路群中の前記ラッチ回路に前記シリアルデータを書き込ませ、書き込みの行われた前記ラッチ回路群に対応する前記データ転送ゲートをオンすることにより前記パラレルデータ出力を行わせ、書き込みの行われない前記ラッチ回路群に対応する前記データ転送ゲートは閉じたままとする制御を行う制御手段と、
を有するものとして構成される。
【００１２】
本発明の第２のシリアル−パラレルデータ変換回路は、
第１のシリアル−パラレルデータ変換回路において、
前記制御手段は、前記各ラッチ回路群に１対１に対応して設けられた制御回路の複数を有し、前記各制御回路は自己が対応する前記ラッチ回路群における前記ラッチ回路にデータ書き込みが行われるか否かに基づいて前記データ転送ゲートのオン／オフを制御するものである、
ものとして構成される。
本発明の第４のメモリ装置は、
ほぼマトリクス状に配置された複数のメモリセルを有し、列群が所定数の列により構成される少なくとも一つのメモリブロックと、
各列に設けられる複数のセンスアンプと、
各センスアンプごとに設けられる複数のラッチであって、各ラッチと対応する前記センスアンプとの間でデータが転送され、所定数の前記ラッチによりラッチ群が構成され、前記ラッチ群が前記列群に一つずつ対応して設けられるラッチと、
選択された前記ラッチ群のみに外部からのデータを書き込むために、所定数の前記ラッチ群を選択するための列群選択信号を出力する列デコーダと、
外部からのデータが書き込まれた前記ラッチ群のみが有効になるように、選択されたラッチ群に書き込まれたデータを、前記対応するセンスアンプに転送させる複数の書き込み禁止回路と、を備えるものとして構成される。
本発明の第３のシリアル−パラレルデータ変換回路は、
外部からのシリアルデータを受信するシリアルデータ入力手段を有するシリアル−パラレルデータ転送回路と、
各シリアルデータをラッチする複数のラッチ回路を有するラッチ手段であって、各ラッチ回路は複数のラッチ回路群に分割され、各ラッチ回路群は所定数の前記ラッチ回路により構成されるラッチ手段と、
対応する前記ラッチ回路の出力端子に接続される複数のデータ転送ゲートと、
前記データ転送ゲートを制御する転送禁止手段と、を備え、
前記シリアルデータのそれぞれは、選択されたラッチ回路群の前記ラッチ回路に書き込まれ、
前記転送禁止手段は、データが書き込まれたラッチ回路群に対応する前記データ転送ゲートをオンさせて並列データを出力させ、データが書き込まれなかったラッチ回路群に対応する前記データ転送ゲートをオフさせるものとして構成される。
本発明の第１のメモリ装置にデータを書き込む方法は、
各々がメモリセルと、センスアンプと、第１のゲートと、ラッチと、第２のゲートと、この第２のゲートに接続されたバイトデータ線とを有する複数の列線を備えたメモリ装置にデータを書き込む方法であって、
列デコーダにより出力されたＣＳＬ信号を用いて対応する第２のゲートをオンすることにより、前記バイトデータ線からのデータを前記ラッチの少なくとも一つに書き込むとともに、前記データが書き込まれた前記ラッチに接続された列線の列位置をマスク回路内に格納するステップと、
ワード線に接続されたメモリセルに格納されたデータを列線に接続されたセンスアンプに転送するために、ワード線を活性化するステップと、
前記マスク回路から出力された信号に基づいて、書き込まれた前記ラッチに接続された第１のゲートのみをオンし、書きまれなかった前記ラッチに接続された第１のゲートをオンしないようにするステップと、
前記バイトデータ線からのデータが前記書き込まれたラッチに対応するメモリセルにのみ書き込まれ、かつ、残りのメモリセルから読み出されたデータがこれらメモリセルの内部に格納されているデータを壊さずに再書き込みされるように、前記センスアンプを活性化するステップと、
を備えるものとして構成される。
本発明の第２のメモリ装置にデータを書き込む方法は、
入力データ線と、ラッチ回路と、転送ゲートと、出力データ線とを有する装置にデータを書き込む方法において、
入力データ線からの複数のデータであって、選択された一つ以上のラッチにそれぞれ書き込まれるデータを、選択されたラッチ回路に順々に書き込むステップと、
選択されたすべてのラッチ回路から出力データ線に並列に複数のデータが出力されるように、データが書き込まれた前記選択されたラッチ回路に対応する前記転送ゲートをオンするとともに、データが書き込まれない非選択のラッチ回路に対応する転送ゲートをオフし続け、データが書き込まれた前記ラッチ回路のみがデータを転送できるようにするステップと、
を備えるものとして構成される。
【００１３】
【作用】
制御手段が、データの書き込まれたラッチ回路に対応するデータ転送ゲート手段のみを開いて、ラッチ回路からセンスアンプにデータ転送させる。このため、ダイナミック型のメモリセルブロックにデータ書き込みを行う際に、必要なデータのみを、ラッチ回路に書き込めばよく、ラッチ回路への無駄なデータの書き込みが不要となり、データの高速転送が可能となる。
【００１４】
【実施例】
以下、図面を参照しながら、本発明の実施例を説明する。
【００１５】
図１は、本発明の一実施例に係るメモリ装置の概略構成図であり、特に行に沿った方向でのアクセスに関係する回路構成を示すものである。図は、セルアレイとして２５６ｋビットの２つのセルブロック１１，１１からなるものの一部を示しており、各セルブロック１１は２５６行１０２４列で構成される。
【００１６】
そして、各セルブロック１１の両側には、５１２列のセンス増幅器（センスアンプ）３，３が配置される。また、各セルブロック１１にはセンス増幅器３との間でデータのやり取りを行うと共に、外部から直接アクセス可能なラッチ（ＳＲＡＭセル）２がセンス増幅器３の数だけ両側に配置されている。このラッチ２は８ビット同時に、すなわちバイト単位で、アクセス可能に構成されている。
【００１７】
このバイトデータの転送路として、バイトデータ線４が、ラッチ２に隣接して配置される。さらに、バイトデータ線４からバイト分のデータをラッチ２に書き込んだ時のみ、そのラッチ２と対応するセンス増幅器３の間のデータ転送を可能にするバイトライトマスク回路ブロック１がラッチ２毎に設けられる。
【００１８】
２つの２５６ｋビットのセルブロック１１，１１の間には、バイト単位でラッチ２を選択するためのカラムデコーダ９が設けられる。このカラムデコーダ９は、その両側のセルブロック１１，１１に共通のものであり、このセルブロック１１は片方ずつ活性化させる、いわゆる分割動作に対応している。
【００１９】
各セルブロック１１の両側にラッチ２，２があり、これを両側でペアでバイトラッチするのがバイトペアリードデコーダ８である。そして、このバイトペアリードデコーダ８によって、両側の２つのラッチ２，２を両側ペアで選択するか、片側のみの１つのラッチ２を選択するかを決める。１つのラッチ２を選択する場合の、ラッチ２に対応したカラムデコーダ９の番号がｎ−１、ｎ、ｎ＋１、…である。例えば、ｎ−１はカラムデコーダ９と反対側のラッチ２を選択し、ｎはカラムデコーダ９側のラッチ２を選択する、というようにカラムデコーダ９の番号ごとに選択条件を決定する。
【００２０】
図２は、図１の構成において、データ転送の主要部分の具体例としての回路図である。図２は、セルブロック１１の片側（図１における右側）に位置するセンス増幅器３、ラッチ２、バイトデータ線４、バイトライトマスク回路ブロック１とその制御信号を示している。
【００２１】
セルブロック１１の片方の側に設けられる対応する８つのセンス増幅器３（０）〜３（７）に、データ転送用のスイッチングトランジスタＴを介して、８つのラッチ２（０）〜２（７）が接続される。一方、スイッチングトランジスタＴのゲートに入る制御信号としてのバイトトランスファー信号ＢＸは、バイトライトマスク回路ブロック１によって作られる。このバイトトランスファー信号ＢＸが、転送の際にＨレベルになって、データの書き込みの行われたラッチ２についてだけ、バイト毎の選択的な書き込みを実現する。
【００２２】
バイトを構成する８つのラッチ２は、ゲートＧを介して８ペアのバイトデータ線４（００）、４（０１）〜４（７０）、４（７１）に各々接続される。そして、選択されたカラムデコーダ９からの選択信号ＣＳＬがＨレベルとなるバイトに対応するラッチ２に、データの転送が、同時に、行われる。
【００２３】
選択信号ＣＳＬがＨレベルになると、バイトライトマスク回路ブロック１はそのことを記憶しておき、続いてワードトランスファー信号／ＷＸがＬレベルになると、バイトトランスファー信号ＢＸをＨレベルにして、それまでに書き込みの行われたラッチ２のデータをセンス増幅器３に転送する。
【００２４】
信号リードバイト／ＲＢは、データの読み出しの際に、選択信号ＣＳＬの状態に関係なく、任意のバイトからのデータ読み出しに備えるためのものである。つまり、信号リードバイト／ＲＢをＬレベルにすると、全てのラッチ２において、バイトトランスファー信号ＢＸをＨレベルにして、センス増幅器３にあるデータを全てのラッチ２に転送する。
【００２５】
図３は、図１、図２に示した、バイトライトマスク回路ブロック１の具体的な構成を示す回路図である。図３に示すように、選択信号ＣＳＬはＮチャンネルＭＯＳトランジスタ２０のゲートに入力される。また、ワードトランスファー信号／ＷＸはＰチャンネルＭＯＳトランジスタ２２、ＮチャンネルＭＯＳトランジスタ２６、ＰチャンネルＭＯＳトランジスタ３０、ＮチャンネルＭＯＳトランジスタ３１の各ゲートに与えられる。一方、信号リードバイト／ＲＢはＰチャンネルＭＯＳトランジスタ３２のゲートに入力される。また、トランジスタ２０のソースはＮチャンネルＭＯＳトランジスタ２１を介して低電位電源に接続され、トランジスタ２０のドレインはＰチャンネルＭＯＳトランジスタ２２、２３を介して高電位電源に接続される。トランジスタ２０のドレインは逆並列接続されるインバータ回路２４、２５を介してトランジスタ２６のソースに接続される。トランジスタ２６のドレインは逆並列接続されるインバータ回路２７、２８を介して、トランジスタ２１のゲートおよびＰチャンネルＭＯＳトランジスタ２３、２９のゲートに接続される。トランジスタ２９のソースは高電位電源に接続され、ドレインはトランジスタ３０、３２のソースに接続される。また、トランジスタ３２のソースは高電位電源に接続され、トランジスタ３１のソースは低電位電源に接続される。そして、バイトトランスファー信号ＢＸはトランジスタ３０と３１のドレインから導出される。上記、インバータ回路２４、２５の逆並列回路は入力データの自己保持機能を有するが、これを第１のレジスタ回路ＲＣ１とする。また、インバータ回路２７、２８の逆並列回路も同様の機能を有するが、これを第２のレジスタ回路ＲＣ２とする。
【００２６】
以上のような構成において、選択信号ＣＳＬの状態は第１のレジスタ回路ＲＣ１に状態保持される。これに直列に接続される第２のレジスタ回路ＲＣ２は、トランジスタ２６によって状態保持された選択信号ＣＳＬを受けて、必要な時にバイトラッチ転送用のバイトトランスファー信号ＢＸを立てるために設けられる。
【００２７】
第１のレジスタ回路ＲＣ１は、次の２つの場合に状態を変えて、選択信号ＣＳＬがＨレベルになったことを記憶する。
【００２８】
１つは、データ転送期間でない時で、データをセンス増幅器３に転送するワードトランスファー信号／ＷＸがＨレベルで、トランジスタ２６がオンし、トランジスタ２２がオフし、初めてそのバイトライトマスク回路ブロック１が選択された時、つまりトランジスタ２１がオンで且つトランジスタ２３がオフの時である。
【００２９】
また、もう１つは、データ転送期間中で、ワードトランスファー信号／ＷＸがＬレベルで、トランジスタ２６がオフし、トランジスタ２２がオンし、第２のレジスタ回路の出力がＨレベルで、トランジスタ２３がオフし、トランジスタ２１がオンしており、データ転送が行われていないラッチ２に対応している場合である。
【００３０】
データ転送期間中で、第２のレジスタ回路ＲＣ２の出力がＬレベルの場合、つまりデータ転送が行われているラッチ２に対応している場合は、トランジスタ２３、２２がオンし、トランジスタ２１がオフするので、第１のレジスタ回路ＲＣ１の内容は選択信号ＣＳＬの内容に関係なくリセットされる。
【００３１】
以上のような動作を通じて、転送開始時点までに選択された選択信号ＣＳＬのみが転送を行い、転送終了後はこれらのラッチ２は非選択状態にリセットされる。また、転送中に選択されたラッチ２は、次の転送でデータ転送を行うことができるようになり、ラッチ２へのデータの書き込みの連続性を保証することができる。ちなみに、メモリ動作初期のイニシャライズにおける第１のレジスタ回路ＲＣ１のリセットは、ワードトランスファー信号／ＷＸをＨレベルからＬレベルにして、再びＨレベルにすればよい。一方、第２のレジスタ回路ＲＣ２は、データ転送期間以外は、第１のレジスタ回路ＲＣ１の出力を受けて、バイトトランスファー信号ＢＸを出力するための情報として保持する。また、第１のレジスタ回路ＲＣ１と第２のレジスタ回路ＲＣ２はワードトランスファー信号／ＷＸがゲート入力されるトランジスタ２６により、データ転送期間中は切り離される。
【００３２】
なお、トランジスタ３２のゲートに入力される信号リードバイト／ＲＢは、第２のレジスタ回路の状態に関係なく、データ転送の制御信号であるバイトトランスファー信号ＢＸをデータ転送期間にＨレベルとするためである。
【００３３】
つまり、バイトライトマスク回路ブロック１は、ラッチ２の１まとまりが選択された場合に、その時点で選択されたことを記憶保持する第１のレジスタ回路ＲＣ１と、この第１のレジスタ回路ＲＣ１に直列にトランジスタ（スイッチ素子）２６を介して接続され且つ第１のレジスタ回路ＲＣ１の内容をバイトトランスファー信号ＢＸを作るための情報として保持する第２のレジスタ回路ＲＣ２を有する。これにより、センス増幅器３へのデータ転送の際には、このスイッチ素子２６により第１のレジスタ回路ＲＣ１と第２のレジスタ回路ＲＣ２を切り離し、第１のレジスタ回路ＲＣ１については、この間に選択された場合の状態を記憶保持させる。そして、第２のレジスタ回路ＲＣ２については、データの転送直前までの第１のレジスタ回路ＲＣ１の保持内容をバイトトランスファー信号ＢＸを作るために出力保持させる。
【００３４】
このような動作を通じて、データの高速アクセスに関する無駄な時間がなくなり、ダイナミックメモリのより効率的な運用が可能となる。
【００３５】
図４は、カラムデコーダ９によるラッチ２の選択の態様を変えるための、バイトペアリードデコーダ８の詳細な構成を示すブロック図である。図４に示すように、選択信号ＣＳＬｎと信号リードバイトＲＢはアンド回路３３を通じてノア回路３４に入力される。選択信号ＣＳＬｎ−１はノア回路３４に直接入力される。そして、ノア回路３４の出力は、インバータ回路３５を通じて、選択信号ＣＳＬの１つとして出力される。同様に、選択信号ＣＳＬｎ＋１と信号リードバイトＲＢは、アンド回路３６を通じて、ノア回路３７に入力される。選択信号ＣＳＬｎはノア回路３７に直接入力される。そして、ノア回路３７の出力は、インバータ回路３８を通じて、もう１つの選択信号ＣＳＬとして出力される。
【００３６】
つまり、セルブロック１１からのバイトデータの読み出しに際しては、セルブロック１１の両側にあるバイトデータ線４を利用して、１つのセルブロック１１から連続した２バイトのデータを読み出すことができる。無論データ書き込みの際にも、同様に連続した２バイトの同時書き込みは可能である。
【００３７】
このような、２バイト毎のデータの読み出し、または書き込みと、通常の１バイト毎の読み出しと書き込みを切り替えるのが、バイトペアリードデコーダ８である。
【００３８】
ここで、１バイトモードか２バイトモードかを切り替え変更するのが、信号リードバイト／ＲＢの反転信号であるＲＢである。
【００３９】
信号リードバイト／ＲＢがＬレベルの時には、選択信号ＣＳＬは、次のカラムデコーダ９が選択された時にもＨレベルとなる。そして、あるカラムデコーダ９が選択されると、２つの連続した選択信号ＣＳＬがＨレベルとなり、２つのラッチ２を選択することになる。
【００４０】
一方、信号リードバイト／ＲＢがＨレベルの時には、それぞれカラムデコーダ９に対応した選択信号ＣＳＬのみがＨレベルとなる。
【００４１】
以上のように、この発明の実施例では、ダイナミックメモリにおいて、ラッチ２がデータを一時的に格納して、セルブロック１１との間でデータ転送を行うに当たり、セルブロック１１とセンス増幅器３との間に介在する転送ゲートを、少なくとも１つのラッチ２のまとまり毎に個別に制御可能としている。そして、この制御のためのバイトライトマスク回路ブロック１をラッチ２のまとまり毎に配置している。そして、センス増幅器３へのデータ転送の際に、データが書き込まれたラッチ２のまとまりのみにおいてデータ転送が行われるようにし、データの書き込みがなされなかったラッチ２のまとまりについては転送ゲートを閉じたままとして、データの転送を行わせない。これにより、ダイナミックメモリのアクセス速度が大幅に向上する。
【００４２】
なお、本発明の実施例のメモリ装置では、バイトデータがシリアルに入力され、ある時点でこれらのデータがパラレルにＤＲＡＭに転送されるので、この中で用いられている、ラッチ２やバイトライトマスク回路ブロック１等は、データブロック毎にデータ出力を制御可能に構成された、シリアル−パラレル変換回路と見なすこともできる。
【００４３】
つまり、１まとまりのデータ毎にシリアルに対応するラッチ２にシリアルにデータを入力し、これらのラッチ２のデータを一括してパラレルに出力してデータ転送を行うシリアル−パラレル変換回路において、パラレルデータ出力のための転送ゲートを持たせ、この転送ゲートを、１つ以上の複数のラッチ２のまとまり毎に個別に制御可能とし、この制御のためのバイトライトマスク回路ブロック１を、ラッチ２のまとまり毎に配置した構造と見なすことができる。このような構成を通じて、パラレルデータの出力の際に、データが書き込まれたラッチ２のまとまりのみがデータ転送を行い、データ書き込みの行われなかったラッチ２からのデータ転送は行われないように制御する。このような機能は、データがシリアル入力されたラッチ２のみが、シリアル−パラレル変換回路を機能させるというように見なすこともできる。
【００４４】
以上のような構成を通じて、シリアル−パラレル変換回路における、データ転送効率を大幅に向上することができるので、この構成をダイナミックメモリに適用することで、データ転送の高速化を計ることができる。
【００４５】
以上述べたように、本発明の実施例によれば、メモリセルのデータの読み出しや書き込みに時間のかかるＤＲＡＭにおいて、メモリセルへのデータ転送期間中も中断することなくメモリとの間の高速データ転送を行えるＳＲＡＭを介在させた構造において、データの書き込みの際にＳＲＡＭの全てにデータを書き込んだり、１行分のデータを予め読み出し転送してリードモディファイライトする等の余分な動作を不要にし、任意のデータのみをメモリセルに転送することができるので、ＤＲＡＭの高速アクセスが可能になるという。
【００４６】
【発明の効果】
本発明のメモリ装置によれば、データを書き込んだラッチ回路のみからデータを出力してセンスアンプ回路に伝えるようにしたので、書き込み不要なビットに対応するラッチ回路についてのデータの書き込みが不要となり、アクセスの高速化を図ることができる。また、本発明のシリアル‐パラレルデータ変換回路によれば、シリアルデータが書き込みまれたラッチ回路のみからのデータをパラレル変換して出力するようにしたので、変換効率を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るメモリ装置の概略構成図である。
【図２】図１の構成で、データ転送の主要部分を、更に細かく見た回路図である。
【図３】図１、図２に示した、バイトライトマスク回路ブロック１の具体的な構成を示す回路図である。
【図４】図１に示した、バイトペアリードデコーダ８の詳細な構成を示すブロック図である。
【符号の説明】
１  バイトライトマスク回路ブロック１
２  ラッチ２
３  センス増幅器３
４  バイトデータ線４
８  バイトペアリードデコーダ８
９  カラムデコーダ９
１１  セルブロック１１
【図１】
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【図２】
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【図３】
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【図４】
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