(57)【特許請求の範囲】
【請求項１】
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
制御信号によって動作が制御され、第１の動作状態においては前記基準電圧レベルに固定された第３の出力信号を出力し、第２の動作状態においては前記第２の出力信号と同様な電圧レベルを有する該第３の出力信号を出力する第３の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、一方の電極に前記第３の出力信号を受け、他方の電極が該第２のノードに接続される第３の容量素子と、からなる容量素子群と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とする昇圧回路。
【請求項２】
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
制御信号によって動作が制御され、第１の動作状態においては出力を高インピーダンス状態とし、第２の動作状態においては前記第２の出力信号と同様な電圧レベルを有する該第３の出力信号を出力する第３の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、一方の電極に前記第３の出力信号を受け、他方の電極が該第２のノードに接続される第３の容量素子と、からなる容量素子群と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とする昇圧回路。
【請求項３】
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
制御信号によって動作が制御され、第１の動作状態においては出力を高インピーダンス状態とするか前記基準電圧レベルに固定された第３の出力信号を出力し、第２の動作状態においては前記第２の出力信号と同様な電圧レベルを有する該第３の出力信号を出力する第３の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、一方の電極に前記第３の出力信号を受け、他方の電極が該第２のノードに接続される第３の容量素子と、からなる容量素子群と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とする昇圧回路。
【請求項４】
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、
一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、
制御信号に応じて電源電圧あるいは昇圧電圧を前記第２のノードに供給する電源回路と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とする昇圧回路。
【請求項５】
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
制御信号に応じて電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧レベルの調整信号を出力する電源回路と、
前記第１の駆動信号に応じて、前記調整信号の電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、
一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とする昇圧回路。
【請求項６】
クロック信号に応じて第１および第２の駆動信号を出力するものであり、制御信号によって動作が制御され、第１の動作状態のときには前記第１の駆動信号の電圧レベルを所定の電圧レベルに固定し、第２の動作状態のときには前記クロック信号の電圧レベルの変化に応じて前記第１および第２の駆動信号の電圧レベルが変化するタイミング調整回路と、
前記第１の駆動信号に応じて、前記第１の動作状態のときには電源電圧レベルより低い基準電圧レベルに固定された第１の出力信号を出力し、前記第２の動作状態のときには電源電圧レベルより高い昇圧電圧レベルあるいは前記基準電圧レベルを有する該第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、
一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と、
前記スイッチング回路と並列接続され、前記第２のノードの電圧を所定電圧分降下させて前記第３のノードに供給する回路と
を有することを特徴とする昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭ等においてΧデコーダやワードドライバ内のレベルシフタの電源として用いられる昇圧回路に関するものであり、特にバーンイン試験時等、高電圧で昇圧レベルが高くなりすぎる可能性のある用途に好適な昇圧回路に関するものである。
【０００２】
【従来の技術】
図１７は従来の昇圧回路の一例を示す回路構成図であり、図１８は図１７の昇圧回路の動作を示すタイミングチャートである。図１７および図１８において、外部入力クロックＣＬＫがΗｉｇｈレベル（ＶＤＤ、以下、Ｈと表記する）であるときは、ノード１および７はＬｏｗレベル（ＧＮＤ、以下、Ｌと表記する）である。また、ＮＭＯＳトランジスタＮＴｒ１および３はドレインとゲートが同電位なので、それぞれＶｔの電圧降下を生じており、ノード２および３の電位はともにＶＢＯＯＳＴ−Ｖｔである。ここでＶＢＯＯＳＴは昇圧用電源レベルを示し、Ｖｔはトランジスタのしきい値を示す。従ってＮＴｒ２もドレインとゲートが同電位なので、Ｖｔの電圧降下を生じており、昇圧電圧供給線ＢＯＯＳＴＡの電位はＶＢＯＯＳＴ−２Ｖｔである。
【０００３】
外部入力クロックＣＬＫがΗからＬになると、タイミング調整回路Ｋ２により、駆動タイミング信号ＴＧ２がＬからＨに変化し、またＴＧ１はＣＬＫの変化から所定の遅延時間をもってＨからＬに変化する。
【０００４】
ＴＧ２がＬからＨになると、インバータＩ１およびＩ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化する。これによりノード３の電位は、ＶＢＯＯＳＴ−ＶｔからＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔに昇圧される。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。
【０００５】
ＴＧ１がＬからＨになると、レベルシフタＫ１により、ノード１はＧＮＤ（Ｌ）からＶＢＯＯＳＴとなる。これによりノード２の電位は、ＶＢＯＯＳＴ−Ｖｔから２ＶＢＯＯＳＴ−Ｖｔに昇圧される。このときノード２はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ３はＯＦＦする。
【０００６】
上記ノード２および３の昇圧により、ＮＴｒ２のゲ−卜電位は２ＶＢＯＯＳＴ−Ｖｔ、ドレイン電位はＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔとなるので、ノード３の電荷がＮＴｒ２およびＢＯＯＳＴＡを介して負荷（図示せず）に供給され、ノード３とＢＯＯＳＴＡが同電位ＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−αとなる。ここでαは、負荷との接続によるノード３の電圧降下分を示す。
【０００７】
次にＣＬＫがＬからΗになると、タイミング調整回路Ｋ２によりＴＧ１がＬからΗになり、レベルシフタＫ１によりノード１がＶＢＯＯＳＴからＬになり、これによりノード２が２ＶＢＯＯＳＴ−ＶｔからＶΒＯＯＳＴ−Ｖｔになる。またタイミング調整回路Ｋ２によりＴＧ２が所定の遅延時間をもってＨからＬになり、ノード６および７がＨからＬになるので、ノード３がＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−αからＶΒＯＯＳＴ−Ｖｔになる。
【０００８】
このように、タイミング調整回路Ｋ２は、ＭＯＳ容量Ｃ１、Ｃ２の昇圧タイミングを制御して効率よくＢＯＯＳＴＡを昇圧するためのものであり、またレベルシフタＫ１は、昇圧電源ＶＢＯＯＳＴを電源として利用することにより、ノード４の振幅を大きくして、昇圧ノードであるノード５をより高く昇圧するためのものである。そして図１７の昇圧回路は、ノード２および３に接続された昇圧用のＭＯＳ容量Ｃ１、Ｃ２を制御することにより、ＮＴｒ２を介してＢＯＯＳＴＡに電荷を供給する回路であり、ＢＯＯＳＴＡをＢＯＯＳＴＢよりも高電圧に昇圧するための回路である。
【０００９】
【発明が解決しようとする課題】
ＤＲΑΜ等の選別試験には、デバイスを高温の中で高電圧を長時間かけることにより、メモリセルの初期不良を取り除くことを目的としたバーンイン試験が行われる。
【００１０】
昇圧回路において、昇圧レベルは昇圧容量（図１７のＣ１、Ｃ２）の大きさによって調節されるが、バーンイン試験時（高電圧時）の昇圧レベルは、動作保証範囲（通常動作）での昇圧レベルよりも高くなりがちであった。このため、本来メモリセルの初期不良を取り除くための試験であるのに、バーンイン試験時の昇圧レベルが通常動作時以上の高電圧となり、そのレベルが長時間保持されるために正常なトランジスタが破壊され、デバイスが不良となってしまうことがあった。
【００１１】
この発明はこのような従来の問題点を解決するものであり、通常動作時とバーンイン試験時での昇圧レベルの切り替えを可能とする昇圧回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１に記載の昇圧回路は、
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
制御信号によって動作が制御され、第１の動作状態においては前記基準電圧レベルに固定された第３の出力信号を出力し、第２の動作状態においては前記第２の出力信号と同様な電圧レベルを有する該第３の出力信号を出力する第３の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、一方の電極に前記第３の出力信号を受け、他方の電極が該第２のノードに接続される第３の容量素子と、からなる容量素子群と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とするものである。
【００１３】
請求項２に記載の昇圧回路は、
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
制御信号によって動作が制御され、第１の動作状態においては出力を高インピーダンス状態とし、第２の動作状態においては前記第２の出力信号と同様な電圧レベルを有する該第３の出力信号を出力する第３の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、一方の電極に前記第３の出力信号を受け、他方の電極が該第２のノードに接続される第３の容量素子と、からなる容量素子群と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とするものである。
【００１４】
請求項３に記載の昇圧回路は、
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
制御信号によって動作が制御され、第１の動作状態においては出力を高インピーダンス状態とするか前記基準電圧レベルに固定された第３の出力信号を出力し、第２の動作状態においては前記第２の出力信号と同様な電圧レベルを有する該第３の出力信号を出力する第３の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、一方の電極に前記第３の出力信号を受け、他方の電極が該第２のノードに接続される第３の容量素子と、からなる容量素子群と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とするものである。
【００１５】
請求項４に記載の昇圧回路は、
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
前記第１の駆動信号に応じて、電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、
一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、
制御信号に応じて電源電圧あるいは昇圧電圧を前記第２のノードに供給する電源回路と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とするものである。
【００１６】
請求項５に記載の昇圧回路は、
クロック信号に応じて第１および第２の駆動信号を出力するタイミング調整回路と、
制御信号に応じて電源電圧レベルより高い昇圧電圧レベルあるいは電源電圧レベルの調整信号を出力する電源回路と、
前記第１の駆動信号に応じて、前記調整信号の電圧レベルあるいは電源電圧より低い基準電圧レベルを有する第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、
一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と
を有することを特徴とするものである。
【００１７】
請求項６に記載の昇圧回路は、
クロック信号に応じて第１および第２の駆動信号を出力するものであり、制御信号によって動作が制御され、第１の動作状態のときには前記第１の駆動信号の電圧レベルを所定の電圧レベルに固定し、第２の動作状態のときには前記クロック信号の電圧レベルの変化に応じて前記第１および第２の駆動信号の電圧レベルが変化するタイミング調整回路と、
前記第１の駆動信号に応じて、前記第１の動作状態のときには電源電圧レベルより低い基準電圧レベルに固定された第１の出力信号を出力し、前記第２の動作状態のときには電源電圧レベルより高い昇圧電圧レベルあるいは前記基準電圧レベルを有する該第１の出力信号を出力する第１の駆動回路と、
前記第２の駆動信号に応じて、前記電源電圧レベルまたは前記基準電圧レベルを有する第２の出力信号を出力する第２の駆動回路と、
一方の電極に前記第１の出力信号を受け、他方の電極が第１のノードに接続される第１の容量素子と、
一方の電極に前記第２の出力信号を受け、他方の電極が第２のノードに接続される第２の容量素子と、
前記第２のノードと昇圧された電圧レベルに設定すべき第３のノードとの間に設けられ、前記第１のノードの電圧レベルに応じて該第２のノードと該第３のノード間の導通を制御するスイッチング回路と、
前記スイッチング回路と並列接続され、前記第２のノードの電圧を所定電圧分降下させて前記第３のノードに供給する回路と
を有することを特徴とするものである。
【００２５】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態の昇圧回路を示す回路構成図である。図１に示す昇圧回路は、外部入力クロックＣＬＫが入力される入力端子ＩＮと出力端子ＯＵＴ１およびＯＵＴ２を有し、ＣＬＫに基づいて、正電源ＶＤＤ（図示せず）のレベルであるＨｉｇｈレベル（以下、Ｈと表記する）とＧＮＤレベルであるＬｏｗレベル（以下、Ｌと表記する）の２値からなる駆動タイミング信号ＴＧ１およびＴＧ２を作成し、ＴＧ１をＯＵＴ１より出力し、ＴＧ２をＯＵＴ２より出力するタイミング調整回路Ｋ２と、ＴＧ２、およびＨとＬの２値からなるモード切替信号ＭＯＤＥＢが入力される２入力のＮＡＮＤゲートＮａ１と、入力端子をＮａ１の出力端子に接続したインバータＩ３と、ＴＧ２が入力されるインバータＩ２と、入力端子をＩ２の出力端子に接続したインバータＩ１と、ＴＧ１が入力される入力端子ＩＮと出力端子ＯＵＴを有し、ＴＧ１がＨのときＬを出力し、ＴＧ１がＬのとき昇圧用電源ＶＢＯＯＳＴのレベルを出力するレベルシフタＫ１（第１の駆動回路）と、ドレインとソースをＩ３の出力端子に共通接続したΝΜＯＳ容量Ｃ１１（第２の容量）と、ドレインとソースをＩ１の出力端子に共通接続し、ゲートをＣ１１のゲートに接続したΝΜＯＳ容量Ｃ１２（第３の容量）と、ドレインとソースをＫ１の出力端子に共通接続したΝΜＯＳ容量Ｃ２（第１の容量）と、ドレインおよびゲートをＶＢＯＯＳＴが供給される昇圧用電源線ＢＯＯＳＴＢに接続し、ソースをＣ１１のゲートに接続したΝΜＯＳトランジスタＮＴｒ１（第３のＮＭＯＳトランジスタ）と、ドレインをＮＴｒ１のソースに接続し、ソースを昇圧電圧出力線ＢＯＯＳＴＡに接続し、ゲートをＣ２のゲートに接続したＮＭＯＳトランジスタＮＴｒ２（第２のＮＭＯＳトランジスタ）と、ドレインとゲ−卜をＢＯＯＳＴＢに接続し、ソースをＣ２のゲートに接続したΝΜＯＳトランジスタＮＴｒ３（第１のＮＭＯＳトランジスタ）とを有する。すなわち、図１に示す昇圧回路は、図１７に示す従来の昇圧回路におけるＮＭＯＳ容量Ｃ１を、Ｃ１１とＣ１２に分割し、別々の駆動回路を設けたものであり、ＭＯＤＥＢがＨ（ＶＤＤ）のときはＣ１１とＣ１２をともに昇圧駆動する通常モードとなり、Ｌ（ＧＮＤ）のときはＣ１２のみを昇圧駆動するバーンインモードとなる。
【００２６】
尚、説明を簡単化するため、各ＮＴｒ１〜３のしきい値電圧は等しく、いずれもＶｔであるとする。また正電源ＶＤＤ（図示せず）と昇圧用電源ＶＢＯＯＳＴは、ＶＢＯＯＳＴ＞ＶＤＤ＋Ｖｔの関係を満たすものとする。またＮＡＮＤゲートＮａ１およびインバータＩ３は第３の駆動回路を構成し、インバータＩ２およびＩ１は第２の駆動回路を構成する。
【００２７】
図２は上記のタイミング調整回路Ｋ２の回路図である。図２に示すタイミング調整回路Ｋ２は、４つのインバータを直列接続し、初段のインバータの入力端子を、外部入力クロックが入力される入力端子ＩＮに接続し、最終段のインバータの出力端子をその出力端子とするディレイ用インバータ列Ｄ３１と、一方の入力端子を入力端子ＩＮに接続し、他方の入力端子をＤ３１の出力端子に接続し、出力端子を、駆動タイミング信号ＴＧ２を出力する出力端子ＯＵＴ２に接続した２入力のＮＡＮＤゲートＮａ３３と、一方の入力端子を、駆動タイミング信号ＴＧ１を出力する出力端子ＯＵＴ１に接続し、他方の入力端子をＤ３１の出力端子に接続した２入力のＮＡＮＤゲートＮａ３２と、入力端子を入力端子ＩＮに接続したインバータＩ３１と、一方の入力端子をＩ３１の出力端子に接続し、他方の入力端子をＮａ３２の出力端子に接続し、出力端子を出力端子ＯＵＴ１に接続したＮＡＮＤゲートＮａ３１とを有する。
【００２８】
図３は上記のレベルシフタＫ１の回路図である。図３に示すレベルシフタＫ１は、ソースをＢＯＯＳＴＢに接続したＰＭＯＳトランジスＰＴｒ２１と、ゲートを入力端子ＩＮに接続し、ドレインをＰＴｒ２１のドレインに接続し、ソースをＧＮＤに接続したΝΜＯＳトランジスタＮＴｒ２１と、入力端子を入力端子ＩＮに接続したインバータΙ２１と、ソースをＢＯＯＳＴＢに接続し、ゲートをＰＴｒ２１のドレインに接続したＰＭＯＳトランジスタＰＴｒ２２と、ドレインをＰＴｒ２２のドレインに接続し、ゲ−卜をＩ２１の出力端子に接続し、ソースをＧＮＤに接続したＮＭＯＳトランジスタＮＴｒ２２と、ソースをＶＢＯＯＳＴに接続し、ゲートをＰＴｒ２２のドレインに接続し、ドレインを出力端子ＯＵＴに接続したＰＭＯＳトランジスタＰＴｒ２３と、ドレインを出力端子ＯＵＴに接続し、ゲ−卜をＰＴｒ２３のゲートに接続し、ソースをＧＮＤに接続したＮＭＯＳトランジスタＮＴｒ２３とを有する。
【００２９】
図４は図１の昇圧回路の動作を示すタイムチャートである。まず、通常モード（ＭＯＤＥＢ＝Ｈ）の動作について説明する。外部入力クロックＣＬＫがΗであるときは、ノード１、６、７はＬである。また、ノード２および３はＢＯＯＳＴＢよりも低電位であり、ＮＴｒ１および３はドレインとゲートが同電位なので、それぞれＶｔの電圧降下を生じており、ノード２および３の電位はともにＶＢＯＯＳＴ−Ｖｔである。従ってＮＴｒ２もドレインとゲートが同電位なので、ソース・ドレイン間にＶｔの電圧降下を生じており、昇圧電圧供給線ＢＯＯＳＴＡの電位はＶＢＯＯＳＴ−２Ｖｔである。
【００３０】
外部入力クロックＣＬＫがΗからＬになると、図２に示すタイミング調整回路Ｋ２において、Ｎａ３３の出力がＨに確定し、ＴＧ２がＬからＨに変化する。このとき、Ｉ３１の出力はＬからＨになり、またディレイ用インバータ列Ｄ３１の出力は所定の遅延時間をもってＨからＬになり、これによりＮａ３２の出力はＨに確定するので、Ｎａ３１の入力がともにＨとなり、ＴＧ１はＣＬＫの変化から所定の遅延時間をもってＨからＬに変化する。
【００３１】
駆動タイミング信号ＴＧ２がＬからＨになると、インバータＩ１およびＩ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化し、またモード切り替え信号ＭＯＤＥＢはＨであり、Ｎａ１の出力はＨからＬになるので、インバータＩ３によりノード６の電位もＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化する。これによりノード３の電位は、ＶＢＯＯＳＴ−ＶｔからＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔとなる。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。
【００３２】
駆動タイミング信号ＴＧ１がＬからＨになると、図３に示すレベルシフタにおいて、ＮＴｒ２１がＯＦＦし、ＮＴｒ２２がＯＮするので、ノード２１はＨからＬになり、これによりＰＴｒ２１がＯＮしてノード２２がＬからＨ（ＶＢＯＯＳＴ）になり、ＰＴｒ２２がＯＦＦする。ノード２１がＬになると、ＰＴｒ２３がＯＮし、ＮＴｒ２３がＯＦＦするので、出力端子ＯＵＴ（図１のノード１）はＧＮＤ（Ｌ）からＶＢＯＯＳＴとなる。これによりノード２の電位は、ＶＢＯＯＳＴ−Ｖｔから２ＶＢＯＯＳＴ−Ｖｔとなる。このときノード２はＶＢＯＯＳＴよりも高電位となるので、ＮＴｒ３はＯＦＦする。
【００３３】
上記ノード２および３の昇圧により、ＮＴｒ２のゲ−卜電位は２ＶＢＯＯＳＴ−Ｖｔ、ソース電位はＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔとなるので、ノード３の電荷がＮＴｒ２およびＢＯＯＳＴＡを介して負荷（図示せず）に供給され、ノード３とＢＯＯＳＴＡが同電位ＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−αとなる。ここでαは、負荷との接続によるノード３の電圧降下分を示し、ＮＭＯＳ容量Ｃ１１およびＣ１２の並列合成容量値と負荷インピーダンスによって決まる定数である。
【００３４】
次にＣＬＫがＬからΗになると、タイミング調整回路Ｋ２によりＴＧ１がＬからΗになり、レベルシフタＫ１によりノード１がＶＢＯＯＳＴからＬになり、これによりノード２が２ＶＢＯＯＳＴ−ＶｔからＶΒＯＯＳＴ−Ｖｔになる。またタイミング調整回路Ｋ２によりＴＧ２が所定の遅延時間をもってＨからＬになり、ノード６および７がＨからＬになるので、ノード３がＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−αからＶΒＯＯＳＴ−Ｖｔになる。
【００３５】
次に、バーンインモード（ＭＯＤＥＢ＝Ｌ）の動作について説明する。尚、このバーンインモードにおいて、レベルシフタＫ１、タイミング調整回路Ｋ２、インバータＩ２およびＩ１の動作は通常モードのときと同様であり、従って、ノード１、２のタイムチャート、およびノード４、５、７のタイムチャート（図示せず）は通常モードのときと同様である。
【００３６】
ＣＬＫはＨからＬになり、タイミング調整回路Ｋ２によりＴＧ２がＬからＨになると、インバータＩ１およびＩ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化するが、モード切り替え信号ＭＯＤＥＢはＬであり、Ｎａ１の出力は常にＬなので、ノード６の電位は常にＧＮＤ（Ｌ）である。ノード６がＧＮＤのままなので、ノード４がレベル変化しても、ノード３の電位は、通常モード動作時のようにＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔまで昇圧されず、ＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔ−βとなる。ここでβはＮＭＯＳ容量Ｃ１１とＣ１２の容量比によって決まる定数である。このときノード３はＶＢＯＯＳＴよりも高電位となるので、ＮＴｒ１はＯＦＦする。
【００３７】
またタイミング調整回路Ｋ２によりＴＧ１がＬからＨになると、レベルシフタＫ１によりノード１はＧＮＤ（Ｌ）からＶＢＯＯＳＴとなる。これによりノード２の電位は、ＶＢＯＯＳＴ−Ｖｔから２ＶＢＯＯＳＴ−Ｖｔとなる。このときノード２はＶＢＯＯＳＴよりも高電位となるので、ＮＴｒ３はＯＦＦする。
【００３８】
上記ノード２および３の昇圧により、ＮＴｒ２のゲ−卜電位は２ＶＢＯＯＳＴ−Ｖｔ、ソース電位はＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−βとなるので、ノード３の電荷がＮＴｒ２およびＢＯＯＳＴＡを介して負荷（図示せず）に供給され、ノード３とＢＯＯＳＴＡが同電位、すなわち通常動作時よりも小さい昇圧電圧ＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−β−αとなる。
【００３９】
尚、タイミング調整回路Ｋ２の構成は図２に示すものに限定されるものではなく、またレベルシフタＫ１の構成は図３に示すものに限定されるものではない。
【００４０】
このように上記第１の実施形態によれば、２つのＮＭＯＳ容量Ｃ１１とＣ１２に別々の駆動回路を設け、モード切替信号に従って、通常モード時には両ＮＭＯＳ容量を駆動し、バーンインモード時にはＣ１１のみを駆動し、Ｃ１２を駆動せずノード７をＧＮＤレベルに固定することにより、バーンインモード時の昇圧レベルを通常モード時よりも小さくすることができるので、通常動作時とバーンイン試験時での昇圧レベルの切り替えが可能となる。
【００４１】
第２の実施形態
上記第１の実施形態の昇圧回路においては、バーンインモード時にノード６はインバータＩ３によってＬに固定されているので、ノード３が昇圧レベル（ＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−α）から低電圧レベル（ＶＢＯＯＳＴ−Ｖｔ）に落ちると、それを受けてノード６に、回路素子のラッチアップのトリガとなる危険性のあるアンダーシュートが発生しまう。第２の実施形態はこれを改善したものである。
【００４２】
図５は本発明の第２の実施形態の昇圧回路を示す回路構成図である。図５に示す昇圧回路は、図１の昇圧回路において、インバータＩ３に替えて、モード切替信号ＭＯＤＥＢが入力されるインバータＩ５１と、駆動タイミング信号ＴＧ２およびＩ５１の出力が入力される２入力のＮＯＲゲートＮｏ５１と、ソースを正電源ＶＤＤに接続し、ゲートをＮａ１の出力端子に接続し、ドレインをＮＭＯＳ容量Ｃ１１のソース・ドレイン端子（ノード６）に接続したＰΜＯＳトランジスタＰＴｒ５１と、ドレインをＣ１１のソース・ドレイン端子（ノード６）に接続し、ゲートをΝｏ５１の出力端子に接続し、ソースをＧＮＤに接続したＮＭＯＳトランジスタＮΤｒ５１とを設けたものである。尚、ＮＡＮＤゲートＮａ１とインバータＩ５１とＮＯＲゲートΝｏ５１とＰΜＯＳトランジスタＰＴｒ５１とＮＭＯＳトランジスタＮΤｒ５１は第３の駆動回路を構成する。
【００４３】
次に、通常モード（ＭＯＤＥＢ＝Ｈ）の動作について説明する。尚、このときのタイムチャートは図４（ａ）に示すものと同じである。外部入力クロックＣＬＫがΗであるときは、ノード１、６、７はＬである。また、ノード２および３はＢＯＯＳＴＢよりも低電位であり、ＮＴｒ１および３はドレインとゲートが同電位なので、それぞれＶｔの電圧降下を生じており、ノード２および３の電位はともにＶＢＯＯＳＴ−Ｖｔである。従ってＮＴｒ２もドレインとゲートが同電位なので、ソース・ドレイン間にＶｔの電圧降下を生じており、昇圧電圧供給線ＢＯＯＳＴＡの電位はＶＢＯＯＳＴ−２Ｖｔである。外部入力クロックＣＬＫがΗからＬになると、タイミング調整回路Ｋ２により、駆動タイミング信号ＴＧ２がＬからＨに変化し、またＣＬＫの変化から所定の遅延時間をもって駆動タイミング信号ＴＧ１がＨからＬに変化する。
【００４４】
駆動タイミング信号ＴＧ２がＬからＨになると、インバータＩ１およびＩ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化する。またモード切替信号ＭＯＤＥＢはＨであり、Ｎａ１の出力はＨからＬになり、Ｎｏ５１の出力はＨからＬになるので、ＰＴｒ５１はＯＮし、ＮＴｒ５１はＯＦＦし、ノード６の電位もＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化する。これによりノード３の電位は、ＶＢＯＯＳＴ−ＶｔからＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔとなる。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。以下の昇圧動作は図１の昇圧回路と同じである。
【００４５】
次にＣＬＫがＬからΗになると、タイミング調整回路Ｋ２によりＴＧ２が所定の遅延時間をもってＨからＬになり、インバータＩ１およびＩ２によりノード７の電位はＶＤＤ（Ｈ）からＧＮＧ（Ｌ）に変化する。またＭＯＤＥＢはＨであり、Ｎａ１の出力はＬからＨになり、Ｎｏ５１の出力はＬからＨになるので、ＰＴｒ５１はＯＦＦし、ＮＴｒ５１はＯＮし、ノード６の電位もＶＤＤ（Ｈ）からＧＮＤ（Ｌ）に変化する。これによりノード３がＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−αからＶΒＯＯＳＴ−Ｖｔになる。
【００４６】
次に、バーンインモード（ΜＯＤＥＢ＝Ｈ）の動作について説明する。図６は図５の昇圧回路におけるバーンインモード時の動作を示すタイムチャートである。尚、このバーンインモードにおいて、レベルシフタＫ１、タイミング調整回路Ｋ２、インバータＩ２およびＩ１の動作は通常モードのときと同じである。
【００４７】
ΜＯＤＥΒがＬであり、インバータΙ５１の出力がＨなので、ＴＧ２にかかわらず、Ｎａ１の出力は常にＨとなり、Ｎｏ５１の出力は常にＬとなるので、ＰＴｒ５１およびＮＴｒ５１は常にＯＦＦ状態である。従ってノード６はＶＤＤおよびＧＮＤに対して常にフローティングとなる。尚、バーンインモードに入る直前の動作により、初期のノード６の電位はＧＮＤとなっている。
【００４８】
ＣＬＫがＨからＬになり、タイミング調整回路Ｋ２によりＴＧ２がＬからＨになると、インバータＩ１およびＩ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化し、ノード３の電位がＶＢＯＯＳＴ−ＶｔからＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔとなる。ノード３が昇圧されると、ノード６の電位はこれに追従してＧＮＤからＶＤＤになる。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。
【００４９】
ＴＧ１がＬからＨになると、レベルシフタＫ１によりノード１はＧＮＤ（Ｌ）からＶＢＯＯＳＴとなる。これによりノード２の電位は、ＶＢＯＯＳＴ−Ｖｔから２ＶＢＯＯＳＴ−Ｖｔとなる。このときノード２はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ３はＯＦＦする。
【００５０】
上記ノード２および３の昇圧により、ＮＴｒ２のゲ−卜電位は２ＶＢＯＯＳＴ−Ｖｔ、ソース電位はＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔとなるので、ノード３の電荷がＮＴｒ２およびＢＯＯＳＴＡを介して負荷（図示せず）に供給され、ノード３とＢＯＯＳＴＡが同電位、すなわち通常モード時よりも小さい昇圧電圧ＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−γとなる。このときノード６の電位はノード３の電位変化に追従してＶＤＤからＶＤＤ−γとなる。ここでγは、負荷との接続によるノード３の電圧降下分を示し、ＮＭＯＳ容量Ｃ１２の容量値と負荷インピーダンスによって決まる定数であり、γ＜αである。
【００５１】
次にＣＬＫがＬからΗになると、ＴＧ１がＬからＨになり、ノード１の電位がＶＢＯＯＳＴからＧＮＤとなり、ノード２の電位が２ＶＢＯＯＳＴ−ＶｔからＢＯＯＳＴ−Ｖｔになる。またＴＧ２が所定の遅延時間をもってＨからＬになると、ノード７の電位がＨからＬになるので、ノード３の電位がＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−γからＶΒＯＯＳＴ−Ｖｔになり、これに追従してノード６の電位はＶＤＤ−γからＧＮＤになる。
【００５２】
このように上記第２の実施形態によれば、ＮＭＯＳ容量Ｃ１１、Ｃ１２に別々の駆動回路を設け、モード切替信号に従って、通常モード時には両ＮＭＯＳ容量を駆動し、バーンインモード時には、ＰＴｒ５１およびＮＴｒ５１のドレインを高インピーダンスにしてＣ１２を駆動せず、Ｃ１１のみを駆動することにより、バーンインモード時の昇圧レベルを通常モード時よりも小さくすることができるので、通常動作時とバーンイン試験時での昇圧レベルの切り替えが可能となる。
【００５３】
またバーンインモード時に、ＰＴｒ５１およびＮＴｒ５１のドレインを高インピーダンスにすることにより、ノード６におけるアンダーシュートを低減することができる。
【００５４】
第３の実施形態
上記第２の実施形態の昇圧回路においては、ＮＭＯＳトランジスタＮＴｒ２およびΒＯＯＳΤΑを介してノード３が負荷に接続され、負荷において電力が消費されて、ノード３の電位が下がると（この電圧降下分は上記のγに該当する）、これに追従してノード６の電位もＶＤＤからＶＤＤ−γに下がるので、このγが大きいと、駆動インバ−タΙ１の出力がΗからＬになりノード３の電位がＶＢＯＯＳＴ−Ｖｔに下がるときに、ノード６にアンダーシュートが発生する。第３の実施形態はこれを改善したものである。
【００５５】
図７は本発明の第３の実施形態の昇圧回路を示す回路構成図である。図７に示す昇圧回路は、図５の昇圧回路において、インバータＩ５１およびＮＯＲゲートＮｏ５１を取り除き、ＮＭＯＳトランジスタＮΤｒ５１のゲートをインバータＩ２の出力端子に接続したものである。尚、ＮＡＮＤゲートＮａ１とＰΜＯＳトランジスタＰＴｒ５１とＮＭＯＳトランジスタＮΤｒ５１は第３の駆動回路を構成する。
【００５６】
次に、通常モード（ＭＯＤＥＢ＝Ｈ）の動作について説明する。尚、このときのタイムチャートは図４（ａ）に示すものと同じである。外部入力クロックＣＬＫがΗであるときは、ノード１、６、７はＬである。また、ノード２および３はＢＯＯＳＴＢよりも低電位であり、ＮＴｒ１および３はドレインとゲートが同電位なので、それぞれＶｔの電圧降下を生じており、ノード２および３の電位はともにＶＢＯＯＳＴ−Ｖｔである。従ってＮＴｒ２もドレインとゲートが同電位なので、ソース・ドレイン間にＶｔの電圧降下を生じており、昇圧電圧供給線ＢＯＯＳＴＡの電位はＶＢＯＯＳＴ−２Ｖｔである。外部入力クロックＣＬＫがΗからＬになると、タイミング調整回路Ｋ２により、駆動タイミング信号ＴＧ２がＬからＨに変化し、またＣＬＫの変化から所定の遅延時間をもって駆動タイミング信号ＴＧ１がＨからＬに変化する。
【００５７】
駆動タイミング信号ＴＧ２がＬからＨになると、インバータＩ１の出力はＨからＬになり、Ｉ２の出力はＬからＨになるので、ノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化する。またモード切替信号ＭＯＤＥＢはＨであり、Ｎａ１の出力はＨからＬになるので、ＰＴｒ５１はＯＮし、ＮＴｒ５１はＯＦＦし、ノード６の電位もＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化する。これによりノード３の電位は、ＶＢＯＯＳＴ−ＶｔからＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔとなる。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。以下の昇圧動作は図１の昇圧回路と同じである。
【００５８】
次にＣＬＫがＬからΗになると、タイミング調整回路Ｋ２によりＴＧ２が所定の遅延時間をもってＨからＬになり、Ｉ１の出力はＬからＨになり、Ｉ２の出力はＨからＬになるので、ノード７の電位はＶＤＤ（Ｈ）からＧＮＧ（Ｌ）に変化する。またＭＯＤＥＢはＨであり、Ｎａ１の出力はＬからＨになるので、ＰＴｒ５１はＯＦＦし、ＮＴｒ５１はＯＮし、ノード６の電位もＶＤＤ（Ｈ）からＧＮＤ（Ｌ）に変化する。これによりノード３がＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−αからＶΒＯＯＳＴ−Ｖｔになる。
【００５９】
次に、バーンインモード（ΜＯＤＥＢ＝Ｈ）の動作について説明する。図８は図７の昇圧回路におけるバーンインモード時の動作を示すタイムチャートである。尚、このバーンインモードにおいて、レベルシフタＫ１、タイミング調整回路Ｋ２、インバータＩ２およびＩ１の動作は通常モードのときと同じである。
【００６０】
ΜＯＤＥΒがＬなので、ＴＧ２にかかわらず、Ｎａ１の出力は常にＨとなり、従ってＰＴｒ５１は常にＯＦＦ状態である。またインバータＩ２の出力がＬのときＮＴｒ５１がＯＦＦし、ノード６はＶＤＤおよびＧＮＤに対してフローティングとなる。
【００６１】
ＣＬＫがＨからＬになり、タイミング調整回路Ｋ２によりＴＧ２がＬからＨになると、インバータＩ１の出力はＨからＬになり、Ｉ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化し、ノード３の電位がＶＢＯＯＳＴ−ＶｔからＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔとなる。Ｉ１がＨからＬになると、ＮＴｒ５１がＯＦＦするのでノード６はフローティングとなり、ノード３が昇圧されると、ノード６の電位はこれに追従してＧＮＤからＶＤＤになる。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。以下の昇圧動作は図５の昇圧回路と同じである。
【００６２】
次にＣＬＫがＬからΗになると、ＴＧ１がＬからＨになり、ノード１の電位がＶＢＯＯＳＴからＧＮＤとなり、ノード２の電位が２ＶＢＯＯＳＴ−ＶｔからＢＯＯＳＴ−Ｖｔになる。またＴＧ２が所定の遅延時間をもってＨからＬになると、Ｉ２の出力がＬからＨになり、これにより、ＮＴｒ５１がＯＮするとともに、Ｉ１の出力がＨからＬになり、ノード７の電位がＨからＬになり、ノード３の電位がＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−γからＶΒＯＯＳＴ−Ｖｔになるので、これに追従してノード６の電位はＶＤＤ−γからＧＮＤになる。
【００６３】
このように上記第３の実施形態によれば、ＮＭＯＳ容量Ｃ１１、Ｃ１２に別々の駆動回路を設け、モード切替信号ＭＯＤＯＢに従って、通常モード時には両ＮＭＯＳ容量を駆動し、バーンインモード時においては、ＴＧ２がＨのときＰＴｒ５１およびＮＴｒ５１のドレインを高インピーダンスとし、ＴＧ２がＬのときＮＴｒ５１のドレインを接地レベルとして、Ｃ１２を駆動せず、Ｃ１１のみを駆動することにより、バーンインモード時の昇圧レベルを通常モード時よりも小さくすることができるので、通常動作時とバーンイン試験時での昇圧レベルの切り替えが可能となる。また、ＴＧ２がＨのときＰＴｒ５１およびＮＴｒ５１のドレインを高インピーダンスとし、ＴＧ２がＬのときＮＴｒ５１のドレインを接地レベルとすることにより。ノード６におけるアンダーシュートを低減することができる。
【００６４】
尚、インバータＩ１およびＩ２と別に、駆動タイミング信号ＴＧ２が入力されるインバータを設け、ＮＭＯＳトランジスタ５１のゲートを、Ｉ２の出力端子ではなく、このインバータの出力端子に接続しても良い。
【００６５】
第４の実施形態
図９は本発明の第４の実施形態の昇圧回路を示す回路構成図である。図９に示す昇圧回路は、外部入力クロックＣＬＫが入力される入力端子ＩＮと出力端子ＯＵＴ１およびＯＵＴ２を有し、ＣＬＫに基づいて駆動タイミング信号ＴＧ１およびＴＧ２を作成し、ＴＧ１をＯＵＴ１より出力し、ＴＧ２をＯＵＴ２より出力するタイミング調整回路Ｋ２と、ＴＧ２が入力されるインバータＩ２と、入力端子をＩ２の出力端子に接続したインバータＩ１と、ＴＧ１が入力される入力端子ＩＮと出力端子ＯＵＴを有し、ＴＧ１がＨのときＬを出力し、ＴＧ１がＬのとき昇圧用電源ＶＢＯＯＳＴのレベルを出力するレベルシフタＫ１（第１の駆動回路）と、ドレインとソースをＩ１の出力端子に共通接続したΝΜＯＳ容量Ｃ１（第２の容量）と、ドレインとソースをＫ１の出力端子に共通接続したΝΜＯＳ容量Ｃ２（第１の容量）と、昇圧用電源ＶＢＯＯＳＴに接続する電圧入力端子Ｖｉｎ１、正電源ＶＤＤに接続する電圧入力端子Ｖｉｎ２、モード切替信号ＭＯＤＥＢが入力されるモード切替信号入力端子ＩＮ、および電圧出力端子Ｖｏｕｔを有し、ＭＯＤＥＢがＬのときＶＤＤを出力し、ＭＯＤＥＢがＨのときＶＢＯＯＳＴを出力する電源スイッチング回路Ｋ３と、ドレインおよびゲートをＫ３の出力端子Ｖｏｕｔに接続し、ソースをＣ１のゲートに接続したΝΜＯＳトランジスタＮＴｒ１（第３のＮＭＯＳトランジスタ）と、ソースをＮＴｒ１のソースに接続し、ドレインを昇圧電圧出力線ＢＯＯＳＴＡに接続し、ゲートをＣ２のゲートに接続したＮＭＯＳトランジスタＮＴｒ２（第２のＮＭＯＳトランジスタ）と、ソースとゲ−卜をＫ３の出力端子Ｖｏｕｔに接続し、ドレインをＣ２のゲートに接続したΝΜＯＳトランジスタＮＴｒ３（第１のＮＭＯＳトランジスタ）とを有する。
【００６６】
すなわち、図９に示す昇圧回路は、図１７に示す従来の昇圧回路において、電源スイッチング回路Ｋ３を設け、ΝＭＯＳトランジスタＴｒ１とＴｒ３のドレインとゲートをＫ３のＶｏｕｔに接続し、バーンインモードにおいては、Ｔｒ１とＴｒ３のドレインとゲートにＶＢＯＯＳＴではなくＶＤＤを供給するようにしたものである。尚、説明を簡単化するため、各ＮＴｒ１〜３のしきい値電圧は等しく、いずれもＶｔであるとする。また正電源ＶＤＤ（図示せず）と昇圧用電源ＶＢＯＯＳＴは、ＶＢＯＯＳＴ＞ＶＤＤ＋Ｖｔの関係を満たすものとする。またインバータＩ２およびＩ１は第２の駆動回路を構成する。
【００６７】
図１０は上記の電源スイッチング回路Ｋ３の回路図である。図１０に示す電源スイッチング回路Ｋ３は、入力端子をモード切替信号入力端子ＩＮに接続したインバータＩ６１と、ゲートをＩ６１の出力端子に接続し、ソースとバルク（基板）を電圧入力端子Ｖｉｎ１に接続し、ドレインを電圧出力端子Ｖｏｕｔに接続したΡΜＯＳトランジスタＰＴｒ６１と、ゲートをＩＮに接続し、ソースを電圧入力端子Ｖｉｎ２に接続し、バルクをＶｉｎ１に接続し、ドレインをＶｏｕｔに接続したΡΜＯＳトランジスタＰＴｒ６２とを有する。この電源スイッチング回路Ｋ３回路はモード切替信号によってＶｏｕｔの電圧レベルを切り換えるものである。
【００６８】
次に、通常モード（ＭＯＤＥＢ＝Ｈ）の動作について説明する。尚、このときのタイムチャートは図１８に示すものと同じである。モード切替信号ＭＯＤＥＢがＨであるので、図１０の電源スイッチング回路Ｋ３において、Ｉ６１の出力はＬであり、ＰＴｒ６１はＯＮしており、ＰＴｒ６２はＯＦＦしている。従ってＶｏｕｔからはＶＢＯＯＳＴが出力され、以下の昇圧動作は図１７の昇圧回路と同じになる。
【００６９】
次に、バーンインモード（ＭＯＤＥＢ＝Ｌ）の動作について説明する。図１１は図９の昇圧回路におけるバーンインモード時の動作を示すタイムチャートである。尚、このバーンインモードにおけるレベルシフタＫ１、タイミング調整回路Ｋ２、インバータＩ２およびＩ１の動作は通常モードのときと同じである。
【００７０】
モード切替信号ＭＯＤＥＢがＬであるので、図１０の電源スイッチング回路Ｋ３において、Ｉ６１の出力はＨであり、ＰＴｒ６１はＯＦＦしており、ＰＴｒ６２はＯＮしている。従ってＶｏｕｔからはＶＤＤが出力されている。外部入力クロックＣＬＫがΗであるときは、ＮＴｒ１および３はドレインとゲートが同電位なので、それぞれＶｔの電圧降下を生じており、ノード２および３の電位はともにＶＤＤ−Ｖｔである。従ってＮＴｒ２もドレインとゲートが同電位なので、ソース・ドレイン間にＶｔの電圧降下を生じており、昇圧電圧供給線ＢＯＯＳＴＡの電位はＶＤＤ−２Ｖｔである。
【００７１】
ＣＬＫがＨからＬになり、タイミング調整回路Ｋ２によりＴＧ２がＬからＨになると、インバータＩ１およびＩ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化し、ノード３の電位がＶＤＤ−Ｖｔから２ＶＤＤ−Ｖｔとなる。このときノード３は電源出力端子Ｖｏｕｔ（ＶＤＤ）よりも高電位となるので、ＮＴｒ１はＯＦＦする。
【００７２】
タイミング信号ＴＧ１がＬからＨになると、レベルシフタＫ１によりノード１はＧＮＤ（Ｌ）からＶＢＯＯＳＴとなる。これによりノード２の電位は、ＶＤＤ−ＶｔからＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔとなる。このときノード２はＶｏｕｔ（ＶＤＤ）よりも高電位となるので、ＮＴｒ３はＯＦＦする。
【００７３】
上記ノード２および３の昇圧により、ＮＴｒ２のゲ−卜電位はＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔ、ソース電位は２ＶＤＤ−Ｖｔとなるので、ノード３の電荷がＮＴｒ２およびＢＯＯＳＴＡを介して負荷（図示せず）に供給され、ノード３とＢＯＯＳＴＡが同電位、すなわち通常モード時よりも小さい昇圧電圧２ＶＤＤ−Ｖｔ−δとなる。ここでδは、負荷との接続によるノード３の電圧降下分を示し、ＮＭＯＳ容量Ｃ１の容量値と負荷インピーダンスによって決まる定数である。尚、Ｃ１の容量値が図１の昇圧回路のＣ１１とＣ１２の合成容量に等しい場合は、δ＝αとなる。
【００７４】
次にＣＬＫがＬからΗになると、ＴＧ１がＬからＨになり、ノード１の電位がＶＢＯＯＳＴからＧＮＤとなり、ノード２の電位がＶＢＯＯＳＴ＋ＶＤＤ−ＶｔからＶＤＤ−Ｖｔになる。またＴＧ２が所定の遅延時間をもってＨからＬになると、ノード７の電位がＨからＬになるので、ノード３の電位が２ＶＤＤ−Ｖｔ−δからＶＤＤ−Ｖｔになる。
【００７５】
尚、電源スイッチング回路Ｋ３の構成は、図１０に示すものに限定されることはない。
【００７６】
このように上記第４の実施形態によれば、バーンモード時に、電圧スイッチング回路Ｋ３によりΝΜＯＳトランジスタＮＴｒ１およびＮＴｒ３のドレインおよびゲートにかかる電圧をＶＢＯＯＳＴでなくＶＤＤにし、ノード３の初期電圧を低くすることにより、バーンインモード時の昇圧レベルを通常モード時よりも小さくすることができるので、通常動作時とバーンイン試験時での昇圧レベルの切り替えが可能となる。
【００７７】
第５の実施形態
図１２は本発明の第５の実施形態の昇圧回路を示す回路構成図である。図１２に示す昇圧回路は、図９の昇圧回路において、電源スイッチング回路Ｋ３の電圧出力端子ＶｏｕｔをＮＴｒ１および３のドレインとゲートではなく、レベルシフターＫ１の図３に示すＰＴｒ２１〜２３のソースに接続し、ＮＴｒ１および３のドレインを昇圧用電源線ＢＯＯＳＴＢにより昇圧用電源ＶＢＯＯＳＴに接続したものである。
【００７８】
次に、通常モード（ＭＯＤＥＢ＝Ｈ）の動作について説明する。尚、このときのタイムチャートは図１８に示すものと同じである。モード切替信号ＭＯＤＥＢがＨであるので、図１０の電源スイッチング回路Ｋ３において、Ｉ６１の出力はＬであり、ＰＴｒ６１はＯＮしており、ＰＴｒ６２はＯＦＦしている。従ってＶｏｕｔからはＶＢＯＯＳＴが出力されており、図３のレベルシフタＫ１において、ＰＴｒ２１〜２３のソース電圧はＶＢＯＯＳＴとなるので、以下の昇圧動作は図９の昇圧回路と同じになる。
【００７９】
次に、バーンインモード（ＭＯＤＥＢ＝Ｌ）の動作について説明する。図１３は図１２の昇圧回路におけるバーンインモード時の動作を示すタイムチャートである。尚、このバーンインモードにおけるタイミング調整回路Ｋ２、インバータＩ２およびＩ１の動作は図９の昇圧回路と同じである。
【００８０】
モード切替信号ＭＯＤＥＢがＬであるので、図１０の電源スイッチング回路Ｋ３において、Ｉ６１の出力はＨであり、ＰＴｒ６１はＯＦＦしており、ＰＴｒ６２はＯＮしている。従ってＶｏｕｔからはＶＤＤが出力されており、図３のレベルシフタＫ１において、ＰＴｒ２１〜２３のソース電圧はＶＤＤとなる。
【００８１】
外部入力クロックＣＬＫがΗであるときは、ＮＴｒ１および３はドレインとゲートが同電位なので、それぞれＶｔの電圧降下を生じており、ノード２および３の電位はともにＶＢＯＯＳＴ−Ｖｔである。従ってＮＴｒ２もドレインとゲートが同電位なので、ソース・ドレイン間にＶｔの電圧降下を生じており、昇圧電圧供給線ＢＯＯＳＴＡの電位はＶＢＯＯＳＴ−２Ｖｔである。
【００８２】
ＣＬＫがＨからＬになり、タイミング調整回路Ｋ２によりＴＧ２がＬからＨになると、インバータＩ１およびＩ２によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化し、ノード３の電位がＶＢＯＯＳＴ−ＶｔからＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔとなる。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。
【００８３】
タイミング信号ＴＧ１がＬからＨになると、レベルシフタＫ１によりノード１はＧＮＤ（Ｌ）からＶＤＤとなる。これによりノード２の電位は、ＶＢＯＯＳＴ−ＶｔからＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔとなる。このときノード２はＶＢＯＯＳＴよりも高電位となるので、ＮＴｒ３はＯＦＦする。
【００８４】
上記ノード２および３の昇圧により、ＮＴｒ２のゲ−卜とドレインの電位はともにＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔなので、ＮＴｒ２はソース・ドレイン間にＶｔの電圧降下を生じたまま、ノード３の電荷がＮＴｒ２およびＢＯＯＳＴＡを介して負荷（図示せず）に供給され、ノード３の電位はＶＢＯＯＳＴ＋ＶＤＤ−Ｖｔ−εとなり、ＢＯＯＳＴＡの電位は通常モード時よりも小さいＶＢＯＯＳＴ＋ＶＤＤ−２Ｖｔ−εとなる。ここでεは、負荷との接続によるノード３の電圧降下分を示す。
【００８５】
このように上記第５の実施形態によれば、バーンインモード時に、電源スイッチング回路Ｋ３によりレベルシフタＫ１の電源をＶＢＯＯＳＴからＶＤＤにすることにより、ノード２の昇圧レベルを小さくすることにより、バーンインモード時の昇圧レベルを通常モード時よりも小さくすることができるので、通常動作時とバーンイン試験時での昇圧レベルの切り替えが可能となる。
【００８６】
第６の実施形態
図１４は本発明の第６の実施形態の昇圧回路を示す回路構成図である。図１４に示す昇圧回路は、図９の昇圧回路において、タイミング調整回路Ｋ２および電源スイッチング回路Ｋ３に替えて、外部入力クロックＣＬＫが入力される入力端子ＩＮ１とモード切替信号ＭＯＤＥＢが入力される入力端子ＩＮ２と出力端子ＯＵＴ１およびＯＵＴ２を有し、ＣＬＫに基づいて駆動タイミング信号ＴＧ１およびＴＧ２を作成し、ＴＧ２をＯＵＴ２より出力し、ＭＯＤＥＢがＨのときＴＧ１をＯＵＴ１より出力し、ＭＯＤＥＢがＬのときＯＵＴ１をＨに固定するタイミング調整回路Ｋ４を設け、さらにソースをＮＴｒ２のドレインに接続し、ドレインおよびゲートをＮＴｒ２のソースに接続したＮＭＯＳトランジスタＮＴｒ７１を設けたものである。
【００８７】
図１５は上記のタイミング調整回路Ｋ４の回路図である。図１５に示すタイミング調整回路Ｋ４は、図２のタイミング調整回路Ｋ４において、２入力のＮＡＮＤゲート３１に替えて、３入力のＮＡＮＤゲート７１を設け、ＮＡＮＤゲート７１の第１の入力端子をＮａ３２の出力端子に接続し、第２の端子をインバータＩ３１に接続し、第３の入力端子をＭＯＤＥＢが入力される入力端子ＩＮ２に接続したものである。
【００８８】
次に、通常モード（ＭＯＤＥＢ＝Ｈ）の動作について説明する。尚、このときのタイムチャートは図１８に示すものと同じである。モード切替信号ＭＯＤＥＢがＨであるので、タイミング調整回路Ｋ４の出力端子ＯＵＴ１からは駆動タイミング信号ＴＧ１が出力される。以下の昇圧動作は図９の昇圧回路と同じになるが、このとき、ＮＴｒ２がＯＦＦのときは、ＮＴｒ７１によってノード３とＢＯＯＯＳＴＡは電位差Ｖｔをもって導通しており、ノード２および３が昇圧され、ＮＴｒ２が飽和すると、ノード３とＢＯＯＯＳＴＡの電位差はなくなり、負荷（図示せず）にノード３の昇圧電圧が供給される。
【００８９】
次に、バーンインモード（ＭＯＤＥＢ＝Ｌ）の動作について説明する。図１６は図１４の昇圧回路におけるバーンインモード時の動作を示すタイムチャートである。尚、このバーンインモードにおけるインバータＩ２およびＩ１の動作は図９の昇圧回路と同じである。
【００９０】
ΜＯＤＥＢがＬであるので、タイミング調整回路Ｋ４の出力端子ＯＵＴ１は常にΗとなっている。従って、ノード１はＬに固定されており、ノード２はＶＢＯＯＳＴ−Ｖｔに固定されている。外部入力クロックＣＬＫがΗであるときは、
ノード３の電位はＶＢＯＯＳＴ−Ｖｔであり、ＮＴｒ２はＯＦＦしている。またＮＴｒ７１によってノード３とＢＯＯＯＳＴＡは電位差Ｖｔをもって導通している。
【００９１】
ＣＬＫがΗからＬになると、ＴＧ２がＬからΗになり、Ｉ２およびＩ１によりノード７の電位はＧＮＤ（Ｌ）からＶＤＤ（Ｈ）に変化し、ノード３の電位がＶＢＯＯＳＴ−ＶｔからＶＤＤ＋ＶＢＯＯＳＴ−Ｖｔとなる。このときノード３はＢＯＯＳＴＢよりも高電位となるので、ＮＴｒ１はＯＦＦする。
【００９２】
しかしノード２の電位はＶＢＯＯＳＴ−Ｖｔに固定されているため、ＮＴｒ２はＯＦＦし、ＮＴｒ７１によってＢＯＯＳＴＡの電位は通常モード時よりも小さいＶＤＤ＋ＶＢＯＯＳＴ−２Ｖｔとなる。
【００９３】
次にＣＬＫがＬからΗになり、ＴＧ２が所定の遅延時間をもってＨからＬになると、ノード７の電位がＨからＬになるので、ノード３の電位がＶＤＤ＋ＶＢＯＯＳＴ−２ＶｔからＶＢＯＯＳＴ−Ｖｔになる。
【００９４】
尚、タイミング調整回路Ｋ４の構成は、図１５に示すものに限定されることはない。
【００９５】
このように上記第６の実施形態によれば、バーンインモード時に、ΝΜＯＳ容量Ｃ２を駆動せず、ノード２の電位をΒＯＯＳＴＢ−Ｖｔに固定し、ΝＭＯＳトランジスタＮＴｒ７１を用いて負荷にノード３の昇圧電圧を供給することにより、負荷に印加する昇圧電圧のレベルを通常モード時よりも小さくすることができるので、通常動作時とバーンイン試験時での昇圧レベルの切り替えが可能となる。また上記第４の実施形態または第５の実施形態に比べて簡単な回路変更で昇圧レベルの切り替えが可能となる。
【００９６】
以上のように本発明によれば、通常動作時とバーンイン試験時での昇圧レベルの切り替えが可能となるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の昇圧回路を示す回路構成図である。
【図２】本発明の第１〜第５の実施形態の昇圧回路におけるタイミング調整回路の回路図である。
【図３】本発明の昇圧回路におけるレベルシフタの回路図である。
【図４】本発明の第１の実施形態の昇圧回路の動作を示すタイムチャートである。
【図５】本発明の第２の実施形態の昇圧回路を示す回路構成図である。
【図６】本発明の第２の実施形態の昇圧回路の動作を示すタイムチャートである。
【図７】本発明の第３の実施形態の昇圧回路を示す回路構成図である。
【図８】本発明の第３の実施形態の昇圧回路の動作を示すタイムチャートである。
【図９】本発明の第４の実施形態の昇圧回路を示す回路構成図である。
【図１０】本発明の第４および第５の実施形態の昇圧回路における電源スイッチング回路の回路図である。
【図１１】本発明の第４の実施形態の昇圧回路の動作を示すタイムチャートである。
【図１２】本発明の第５の実施形態の昇圧回路を示す回路構成図である。
【図１３】本発明の第５の実施形態の昇圧回路の動作を示すタイムチャートである。
【図１４】本発明の第６の実施形態の昇圧回路を示す回路構成図である。
【図１５】本発明の第６の実施形態の昇圧回路におけるタイミング調整回路の回路図である。
【図１６】本発明の第６の実施形態の昇圧回路の動作を示すタイムチャートである。
【図１７】従来の昇圧回路の一例を示す回路構成図である。
【図１８】従来の昇圧回路の動作を示すタイムチャートである。
【符号の説明】
Ｋ１  レベルシフタ
Ｋ２、Ｋ４  タイミング調整回路
Ｋ３  電源スイッチング回路
ＮＴｒ１〜ＮＴｒ３、ＮＴｒ２１〜ＮＴｒ２３、ＮＴｒ５１、ＮＴｒ７１  ＮＭＯＳトランジスタ
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２  ＮＭＯＳ容量
Ｉ１〜３、Ｉ２１、Ｉ３１、Ｉ５１、Ｉ６１  インバータ
Ｎａ１、Ｎａ３１〜Ｎａ３３、Ｎａ８１  ＮＡＮＤゲート
Ｄ３１  ディレイ用インバータ列
ＰＴｒ２１〜ＰＴｒ２３、ＰＴｒ５１  ＰＴｒ６１、ＰＴｒ６２  ＰＭＯＳトランジスタ
Ｎｏ５１  ＮＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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