(57)【特許請求の範囲】
【請求項１】
トランジスタの上下に形成されたキャパシタを有する半導体メモリ装置であって、
半導体基板の上方の所定の領域に形成された第１トランジスタおよび第２トランジスタと、
前記第１トランジスタと連結され前記所定の領域に形成されている前記第１トランジスタおよび前記第２トランジスタの下方に形成された下部ストレージ電極と、
第２トランジスタと連結され前記所定の領域に形成されている前記第１トランジスタおよび前記第２トランジスタの上方に形成された上部ストレージ電極とを含み、
前記下部ストレージ電極および前記上部ストレージ電極は、前記第１トランジスタおよび前記第２トランジスタのソースの側面に形成されたスペーサを通じて前記第１トランジスタおよび前記第２トランジスタと連結されることを特徴とする半導体メモリ装置。
【請求項２】
前記トランジスタはシリコンオンインシュレータ（ＳＯＩ）構造であることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記上部ストレージ電極と前記下部ストレージ電極とは、中心軸が相互にずれておりかつ部分的に重畳される形態で形成されたことを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記ストレージ電極と前記トランジスタとの間にアンダーカットが形成されたことを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
トランジスタの上下に形成されたキャパシタを有する半導体メモリ装置であって、
相互隔離された第１活性領域および第２活性領域と、
前記第１活性領域の縁部にソースが形成された第１トランジスタおよび前記第２活性領域の縁部にソースが形成された第２トランジスタと、
前記第１トランジスタの前記ソースの側面に形成された第１スペーサおよび前記第２トランジスタの前記ソースの側面に形成された第２スペーサと、
前記第１スペーサと連結された下部ストレージ電極および前記第２スペーサと連結された上部ストレージ電極と、
を含むことを特徴とする半導体メモリ装置。
【請求項６】
前記トランジスタはシリコンオンインシュレータ構造であることを特徴とする請求項５記載の半導体メモリ装置。
【請求項７】
前記ストレージ電極と前記トランジスタとの間にアンダーカットが形成されたことを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記ストレージ電極は、パッドを通じて前記スペーサと連結されていることを特徴とする請求項７記載の半導体メモリ装置。
【請求項９】
前記トランジスタを構成するドレインと連結されるビットラインは、前記活性領域間に位置することを特徴とする請求項８記載の半導体メモリ装置。
【請求項１０】
前記ビットラインはパッドを通じて前記ドレインと連結されていることを特徴とする請求項９記載の半導体メモリ装置。
【請求項１１】
トランジスタの上下に形成されたキャパシタを有する半導体メモリ装置の製造方法であって、
第１基板上に絶縁膜を形成した後、これを食刻マスクとして前記第１基板を食刻することにより、相互隔離され突出された第１活性領域および第２活性領域を形成する第１工程と、
前記第１活性領域および前記第２活性領域の側壁にスペーサを形成する第２工程と、
前記トランジスタのソースが形成される領域の側壁に形成されている前記スペーサのみ残して前記第１活性領域に接する第１スペーサおよび前記第２活性領域に接する第２スペーサを形成する第３工程と、
前記第３工程で得られた結果物の全面に絶縁物質を塗布した後エッチバックして前記第１活性領域または前記第２活性領域間にのみ前記絶縁物質をのこす第４工程と、
前記第４工程で得られた結果物上に前記第１スペーサと連結される第１ストレージ電極、第１誘電体膜および第１プレート電極より構成された第１キャパシタを形成する第５工程と、
前記第１プレート電極の表面を平坦化する第６工程と、
前記第１プレート電極上に絶縁膜を形成した後に第２基板を接着する第７工程と、
前記第７工程で得られた結果物をを裏返した後、前記第１スペーサおよび前記第２スペーサが露出されるように前記第１基板をエッチバックして前記第１活性領域と前記第２活性領域のみ残す第８工程と、
前記第１活性領域および前記第２活性領域上に第１トランジスタおよび第２トランジスタをそれぞれ形成する第９工程と、
前記第９工程で得られた結果物上に前記第２スペーサと連結される第２ストレージ電極、第２誘電体膜および第２プレート電極より構成された第２キャパシタを形成する第１０工程と、
を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項１２】
前記第９工程以後に、前記第２スペーサおよび前記トランジスタのドレインと接続する第１パッドおよび第２パッドをそれぞれ形成する工程がさらに追加されることを特徴とする請求項１１記載の半導体メモリ装置の製造方法。
【請求項１３】
第１パッドおよび第２パッドを形成する前記工程以後に、前記第２パッドと接続し前記活性領域間に位置するビットラインを形成する工程をさらに追加することを特徴とする請求項１２記載の半導体メモリ装置の製造方法。
【請求項１４】
前記第９工程以後に、前記第２スペーサと接続する第１パッドを形成する工程がさらに追加されることを特徴とする請求項１１記載の半導体メモリ装置の製造方法。
【請求項１５】
前記第４工程および前記第９工程以後に、前記第４工程および前記第９工程で得られた結果物の全面に絶縁層を形成する工程をさらに追加し、この絶縁層はストレージ電極を完成した後に取り除くことを特徴とする請求項１１記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置およびその製造方法に係り、特にトランジスタの上下に形成されたキャパシタを有するＤＲＡＭおよびその製造方法に関する。
【０００２】
【従来の技術】
最近、２５６Ｍｂ級およびそれ以上の記憶容量を有するＤＲＡＭのため、スタックキャパシタセルおよびトレンチキャパシタセルの構造を向上させるための各種研究が試みられている。しかしながら、非常に複雑な製造工程にもかかわらず、１．５Ｖの動作電圧および  ０．５μｍ２のセル大きさを有するＤＲＡＭセルにおいて、十分なセルキャパシタンスを確保するには多くの困難さが伴われる。
【０００３】
さらに、十分な整列マージンを有するレイアウトのためには、現在の最小特徴サイズ（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）  より小さい特徴サイズでセルを形成したり、現在の段差より大きい段差を有するストレージ電極を形成すべきであるが、前者は現在の写真食刻工程の限界により殆ど不可能であり、後者は素子製造時に多くの問題を発生させるので望ましくない。
【０００４】
また、モス（ＭＯＳ）素子を構成するソースおよびドレインの不純物濃度が徐々に高濃度化するにつれて接合漏洩電流も大きくなり、これによるデータ保存問題も深刻になっている。
ＩＥＤＭ  紙に記載された  Ｔｏｓｈｉｙｕｋｉ  Ｎｉｓｈｉｈａｒａ等の論文（  論文題目；“Ａ  Ｂｕｒｉｅｄ  Ｃａｐａｃｉｔｏｒ  ＤＲＡＭ  Ｃｅｌｌ  ｗｉｔｈ  Ｂｏｎｄｅｄ  ＳＯＩ  ｆｏｒ  ２５６Ｍ  ａｎｄ  １Ｇｂｉｔ  ＤＲＡＭｓ”，  発表年度；１９９２年、ｐ８０３〜ｐ８０６）  は前述したような問題点を解決する一方案を提示している。
【０００５】
図１Ａ〜図２Ｅは埋没キャパシタを有したＤＲＡＭの製造方法を  Ｔｏｓｈｉｙｕｋｉ  Ｎｉｓｈｉｈａｒａ等の論文に基づいて説明するために示した断面図である。
まず、図１Ａに示すように、シリコン基板５００にセル分離絶縁膜を形成するためのトレンチを形成した後、二酸化シリコン（ＳｉＯ２）  膜を塗布／食刻してセル分離絶縁膜５０２を形成する。次いで、半導体基板と接続するストレージ電極を形成するために多結晶シリコン／二酸化シリコン柱５０４を形成する。
【０００６】
この際、ストレージ電極が形成されない周辺領域には、柱５０４の段差を補償するためにダミーパターン（ｄｕｍｍｙ  ｐａｔｔｅｒｎ）５０５が形成される。
次に、図１Ｂに示すように、柱５０４およびダミーパターン５０５が形成されている結果物の全面に多結晶シリコンを蒸着した後エッチバックすることにより、柱５０４の側壁にスペーサ５０６を形成する。
【０００７】
次いで、図１Ｃに示すように、周辺領域をフォトレジストパターン５０８で覆った後、柱５０４を構成する二酸化シリコンを弗化水素（ＨＦ）を使用して取り除くと、結果的に  １．６μｍ  高さのストレージ電極５１０が形成される。
次に、図２Ｄに示すように、誘電体膜５１２およびプレート電極５１４を形成する。続けて、緩衝多結晶シリコン５１６を蒸着した後エッチバックしてその表面を平坦化し、保持ウェーハ５１８を取り付ける。
【０００８】
そして、図２Ｅに示すように、元のシリコン基板５００の後方をポリシングすると、前記セル分離絶縁膜５０２間には８０ｎｍの活性領域５２０のみ残る。
Ｔｏｓｈｉｙｕｋｉ  Ｎｉｓｈｉｈａｒａ等の発明によれば、セルキャパシタを活性領域の下部に形成して完全に埋没させることにより、以後の工程で形成されるワードラインおよびビットラインの平坦度を向上させることができ、ストレージ電極の形成のためのマージンが多少大きくなる。
【０００９】
【発明が解決しようとする課題】
しかしながら、  Ｔｏｓｈｉｙｕｋｉ  Ｎｉｓｈｉｈａｒａ等の方法によれば、
第１に、限定された大きさのセルで要求される程度以上のセルキャパシタンスを確保するためにはシリンダ型のストレージ電極の場合、その高さが  １．５μｍ  以上に高くなる。
【００１０】
第２に、ダミーパターンを形成するため製造工程がさらに困難になる。
第３に、限定された大きさの活性領域内にストレージ電極を活性領域と接続させるための接触窓およびビットラインを活性領域と接続させるための接触窓をともに形成するため、結果的に接触窓の大きさおよびチャネルの長さが減少する。これにより、接触抵抗が増加するとともにショートチャネル現象などを誘発して素子の動作に深刻な問題を起こす場合がある。
【００１１】
第４に、電荷の充電／放電を繰り返すストレージ電極がトランジスタの上部に形成される場合、この充電／放電作用によりトランジスタの動作特性が不安定になる。このため、ストレージ電極はトランジスタが形成された領域を避けて形成することが望ましい。  Ｔｏｓｈｉｙｕｋｉ  Ｎｉｓｈｉｈａｒａ等の発明の場合、トランジスタの動作特性安定のために畳まれたビットライン（ｆｏｌｄｅｄ  ｂｉｔ  ｌｉｎｅ）構造（活性領域の長さ方向にはビットラインを形成し、幅方向にはワードラインを形成する構造）を採用する場合、ワードライン方向のセル大きさが  ０．３μｍ  〜  ０．４μｍ  程度になるので、セルキャパシタが占める面積が非常に小さくなり、結果的に十分なセルキャパシタンス確保は極めて困難になる。したがって、十分なセルキャパシタンスを確保するためには、さらに複雑な工程が追加されたりストレージ電極の高さをさらに高める必要があるという問題点がある。
【００１２】
本発明は、前記  Ｔｏｓｈｉｙｕｋｉ  Ｎｉｓｈｉｈａｒａ等の発明で提示された問題点を改善するために、トランジスタの上下に形成されたキャパシタを有する半導体メモリ装置を提供することを目的とする。
また、本発明は、同一なセル面積で従来の二倍以上のセルキャパシタンスが得られるように、トランジスタの上下に形成されたキャパシタを有する半導体メモリ装置を提供することを他の目的とする。
【００１３】
また、本発明は、前記半導体メモリ装置を製造するための望ましい製造方法を提供することをさらに他の目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明の半導体メモリ装置は、トランジスタの上下に形成されたキャパシタを有し、第１レベルに形成された第１トランジスタおよび第２トランジスタと、第１トランジスタと連結され前記第１レベルの下部に形成された下部ストレージ電極と、第２トランジスタと連結され前記第１レベルの上部に形成された上部ストレージ電極とを含むことを特徴とするトランジスタの上下に形成されたキャパシタを有することを特徴とする。
【００１５】
望ましい実施例として、前記トランジスタはシリコンオンインシュレータ（ＳＯＩ）構造であり、前記ストレージ電極は各トランジスタのソースの側面に形成されたスペーサを通じて前記各トランジスタと連結される形態で形成される。  そして、前記上部ストレージ電極と下部ストレージ電極は部分的に重畳され、前記ストレージ電極とトランジスタとの間にアンダーカットが形成される。
【００１６】
また、本発明の半導体メモリ装置は、トランジスタの上下に分離されたキャパシタを有し、相互隔離された第１活性領域および第２活性領域と、前記第１活性領域の縁部にソースが形成された第１トランジスタと前記第２活性領域の縁部にソースが形成された第２トランジスタと、第１トランジスタの前記ソースの側面に形成された第１スペーサおよび第２トランジスタの前記ソースの側面に形成された第２スペーサと、前記第１スペーサと連結された下部ストレージ電極および前記第２スペーサと連結された上部ストレージ電極とを含むことを特徴とする。
【００１７】
望ましい実施例としては、前記トランジスタはシリコンオンインシュレータ（ＳＯＩ）構造であり、前記ストレージ電極とトランジスタとの間にはアンダーカットが形成される。
また、前記ストレージ電極はパッドを通じて前記スペーサと連結され、前記トランジスタを構成するドレインと連結されるビットラインは前記活性領域間に位置する。この際、前記ビットラインはパッドを通じて前記ドレインと連結される。
【００１８】
望ましい他の実施例としては、前記トランジスタのドレインと連結されるビットラインは前記活性領域間に位置する。また、前記ビットラインはパッドを通じて前記トランジスタのドレインと連結される。
また、本発明の半導体メモリ装置の製造方法は、第１基板上に絶縁膜パターンを形成した後、これを食刻マスクとして前記第１基板を食刻することにより相互隔離され突出された第１活性領域および第２活性領域とを形成する第１工程と、前記活性領域の側壁にスペーサを形成する第２工程と、トランジスタのソースが形成される領域の側壁に形成されている前記スペーサのみ残し、残り部分のスペーサは取り除くことにより前記第１活性領域に接する第１スペーサおよび前記第２活性領域に接する第２スペーサを形成する第３工程と、結果物の全面に絶縁物質を塗布した後エッチバックすることにより前記活性領域間にのみ前記絶縁物質をもって充填する第４工程と、結果物上に前記第１スペーサと連結される第１ストレージ電極、第１誘電体膜および第１プレート電極より構成された第１キャパシタを形成する第５工程と、前記第１プレート電極の表面を平坦化する第６工程と、前記第１プレート電極上に絶縁膜を形成した後第２基板を接着する第７工程と、前記第１基板を裏返した後、前記スペーサおよび活性領域が露出されるように前記第１基板をエッチバックする第８工程と、前記第１活性領域および第２活性領域上に第１トランジスタおよび第２トランジスタをそれぞれ形成する第９工程と、結果物上に前記第２スペーサと連結される第２ストレージ電極、第２誘電体膜および第２プレート電極より構成された第２キャパシタを形成する第１０工程とを含むことを特徴とする。
【００１９】
望ましい実施例として、前記第９工程以後に前記第２スペーサと接続する第１パッドとトランジスタのドレインと接続する第２パッドをそれぞれ形成する工程および前記第２パッドと接続し前記活性領域間に位置するビットラインを形成する工程をさらに追加する。
望ましい他の実施例として、前記第９工程以後に前記第２スペーサと接続する第１パッドのみを形成する工程をさらに追加する。
【００２０】
望ましいさらに他の実施例として、前記第４工程および第９工程以後に結果物の全面に絶縁層を形成する工程をさらに追加し、この絶縁層はストレージ電極を完成した後に取り除く。
【００２１】
【作用】
本発明による半導体メモリ装置およびその製造方法によれば、活性領域の上部および下部にトランジスタとそれぞれ接続するセルキャパシタを形成することにより、チップ内で単位セル当たりキャパシタが占める面積を増加させてセルキャパシタンスを増加させることができる。
【００２２】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
本発明の第１実施例を図３〜図２１に示す。
本発明の第１実施例により製造されたトランジスタの上下に形成されたキャパシタを有するＤＲＡＭを図３Ａ〜図５Ｃに示す。図３Ａと図４Ｂとは、このＤＲＡＭを互いに平行な二つの平面で切断した断面図である。また、図５Ｃは、この二つの平面に垂直な平面でこのＤＲＡＭを切断した断面図である。
【００２３】
図３Ａ〜図５Ｃに示すように、第１実施例のＤＲＡＭ素子は、第１活性領域３７に形成されており第１ソース４０、第１ドレイン４１および第１ゲート電極４５より構成された第１トランジスタと、第１活性領域３７と同一なレベルの物質層に形成された第２活性領域３８に形成されており第２ソース４２、第２ドレイン４３および第２ゲート電極４６より構成された第２トランジスタと、第１ソース４０の側面と接続される第１スペーサ２１と、第２ソース４２の側面と接続される第２スペーサ２３と、第１活性領域３７の下部に形成された第１活性絶縁膜パターン１３と、第２活性領域３８の下部に形成された第２活性絶縁膜パターン１５と、第１スペーサ２１と接続し前記活性絶縁膜パターンの下部に形成された第１ストレージ電極２００と、第１ストレージ電極２００の表面に形成された第１誘電体膜２１０と、第１誘電体膜２１０上に形成されその下面が平坦な第１プレート電極２２０と、第１プレート電極２２０の下面に形成された絶縁膜３４と、絶縁膜３４の下面に取り付けられた第２基板３６と、第１ドレイン４１と接続し前記トランジスタの上部に形成された第１パッド５３と、第２ドレイン４３と接続し第１パッド５３と同一なレベルの物質層に形成された第２パッド５４と、第２ソース４２と接続し第１パッド５３と同一なレベルの物質層に形成された第３パッド５５と、第１パッド５３と接続しその上部に形成された第１ビットライン６２と、第２パッド５４と接続し第１ビットライン６２と同一なレベルの物質層に形成された第２ビットライン６３と、第３パッド５５と接続し前記ビットラインの上部に形成された第２ストレージ電極３００と、第２ストレージ電極３００の表面に形成された第２誘電体膜３１０と、第２誘電体膜３１０上に形成された第２プレート電極３２０とを含む。
【００２４】
また、図面符号４４はゲート絶縁膜を、５２はゲート電極を他の導電層から絶縁させるための絶縁膜を、２２は活性領域間を絶縁させるための分離領域を、５８および６４は層間絶縁膜を、２４および６６は食刻阻止膜を、そして７０は素子保護膜を示す。
図５Ｃから判るように、セルキャパシタは同一なレベルの物質層に形成された第１および第２トランジスタの下部および上部にそれぞれ形成されており、またトランジスタの上部に形成されたキャパシタとトランジスタの下部に形成されたキャパシタは部分的に重畳されている。
【００２５】
また、図３Ａおよび図４Ｂから判るように、各セルのストレージ電極はソースの側面に形成されているスペーサを通じて各セルのトランジスタと連結されており、各ストレージ電極の最下面にはアンダーカット（ｕｎｄｅｒｃｕｔ）  が形成されている。
したがって、第１実施例の半導体メモリ装置によれば、
第１に、セルキャパシタをトランジスタの上部および下部に分けて形成するので、従来のＤＲＡＭに比してセルキャパシタ形成のための面積を２倍に確保することができ、結果的にセルキャパシタンスを容易に増加させうる。
【００２６】
第２に、ソースの側面に形成されたスペーサを通じてストレージ電極を前記ソースと接続させるので、セルトランジスタのソースとストレージ電極を接続するための接触窓が占める面積を活性領域で考慮しなくてもよいので、結果的にその分のチャネル長さをさらに確保することができる。
第３に、各ストレージ電極の最下面にアンダーカットを形成するので、電荷の充電／放電が反復されるストレージ電極ではなく一定な電圧に固定されているプレート電極がセルトランジスタと対向するため、ストレージ電極の充電／放電によりセルトランジスタの特性が不安定になることを防止できる。
【００２７】
次に、第１実施例による半導体メモリ装置の製造方法を図６〜図２１に基づいて説明する。
本発明の第１実施例による上下に分離されたキャパシタを有したＤＲＡＭのレイアウト図を図６Ａ〜図９Ｇに工程順に示す。また、図６Ａ〜図９ＧのＩＶ−ＩＶ線断面図を図１０Ａ〜図１３Ｇに、図６Ａ〜図９ＧのＶ−Ｖ線断面図を図１４Ａ〜図１７Ｇに、図６Ａ〜図９ＧのＶＩ−ＶＩ線断面図を図１８Ａ〜図２１Ｇに示す。
【００２８】
まず、図６Ａ、図１０Ａ、図１４Ａおよび図１８Ａに示すように、第１活性絶縁膜パターン１３、第２活性絶縁膜パターン１５、第１スペーサ１８および第２スペーサ１９を形成する工程を行う。
この工程は、第１基板１０上に第１絶縁膜１２と第２絶縁膜１４を順に形成する第１工程、
第１および第２活性領域形成のためのマスクパターン１００、１０２（点線で表示）を利用して第１絶縁膜１２および第２絶縁膜１４を食刻対象物とした写真食刻工程を行うことにより、第１絶縁膜１２および第２絶縁膜１４より構成された第１活性絶縁膜パターン１３および第２活性絶縁膜パターン１５を形成する第２工程、
第１活性絶縁膜パターン１３および第２活性絶縁膜パターン１５を食刻マスクとして利用した食刻工程を行って第１基板１０にトレンチ１７を形成する第３工程、
第１基板１０の露出された表面に熱酸化膜１６を形成する第４工程、
前記第４工程で得られた結果物の全面に第１物質層を形成した後、異方性食刻して第１活性絶縁膜パターン１３、第２活性絶縁膜パターン１５およびトレンチ１７の側壁に前記第１物質層より構成されたダミースペーサを形成する第５工程、
第１および第２ダミースペーサ形成のためのマスクパターン１０４、１０６を利用してトランジスタのソースが形成される領域と接するダミースペーサのみ残すための食刻防止膜パターン２０を形成する第６工程、
前記食刻防止膜パターン２０を食刻マスクとして利用して前記ダミースペーサを食刻対象物とした食刻工程を行うことにより、第１活性絶縁膜パターン１３の側壁には第１ダミースペーサ１８（前記マスクパターン１０４内に斜線で表示）を、第２活性絶縁膜パターン１５の側壁には第２ダミースペーサ１９（前記マスクパターン１０６内に斜線で表示）を残す第７工程の順に進行される。
【００２９】
この際、第１絶縁膜１２は、例えば高温酸化膜（ＨＴＯ）のような絶縁物質を約２０００Å程度の厚さで蒸着して形成する。第２絶縁膜１４は、例えばシリコンナイトライド（ＳｉＮ）のような絶縁物質を約５００Å程度の厚さで蒸着して形成する。トレンチ１７の深さは約２０００Å程度である。熱酸化膜１６は約２００Å程度の厚さで形成する。前記第１物質層は、例えば不純物がドープされない多結晶シリコンより構成される。前記ダミースペーサは約５００Å程度の厚さで形成される。食刻防止膜パターン２０は、例えば感光膜より構成される。そして、前記第５工程で行った異方性食刻は、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈ）やプラズマエッチングのようなエッチング法を利用する。
【００３０】
マスクパターン１０４、１０６の形態としては、図６Ａに示されたもの以外に、図２２に示すマスクパターン１７０、１７２および図２３に示すマスクパターン１８０のような形態で形成されうる。図６Ａに示されたマスクパターン１０４、１０６によれば、第１および第２ダミースペーサ１８、１９は第１および第２活性絶縁膜パターン１３、１５の一面にのみ形成されるが、図２２および図２３に示されたマスクパターンによれば、第１および第２活性絶縁膜パターンの二面または三面に第１および第２ダミースペーサを形成することができるため、結果的にストレージ電極との接触面積を拡大しうる。これにより、ストレージ電極とソースとの間の接触抵抗が減少するのでメモリセルの特性を向上させることができる。
【００３１】
前記第１物質層を構成する物質として不純物がドープされない多結晶シリコンを使用したのは、例えば不純物がドープされた多結晶シリコンのような導電物質を使用する場合、前記多結晶シリコン内にドープされている不純物が第１基板に拡散してソースおよびドレインが形成されなくてもよい領域まで不純物がドープされるという問題が発生するからである。
【００３２】
なお、前記第１物質層を構成する物質としては、不純物がドープされない多結晶シリコンに限らず、第１絶縁膜１２および後述する素子分離膜２２を構成する物質に対して食刻選択度がよい物質を使用可能である。
次に、図６Ｂ、図１０Ｂ、図１４Ｂおよび図１８Ｂに示すように、素子分離膜２２、第１ストレージ電極の形成のための物質層および第１ストレージ電極を第１スペーサ２１と接続させるための接触窓３１を形成する工程を行う。
【００３３】
この工程は、図１０Ａに示す食刻防止膜パターン２０を取り除く第１工程、
前記第１工程で得られた結果物の全面に第３絶縁膜を形成する第２工程、
前記第３絶縁膜をエッチバックして前記トレンチ内部にのみ第３絶縁膜を残すことにより素子分離膜２２を形成する第３工程、
前記第３工程により表面に露出される第１および第２ダミースペーサ１８、１９を取り除く第４工程、
前記熱酸化膜を取り除く第５工程、
前記第５工程で得られた結果物の全面に第１導電物質層を蒸着した後、素子分離膜２２の表面をエンドポイント（ｅｎｄ  ｐｏｉｎｔ）とするエッチバックを行うことにより前記第１導電物質層よりなる第１および第２スペーサ２１、２３を形成する第６工程、
前記第６工程で得られた結果物の全面に第４絶縁膜２４、第５絶縁膜２６、第２導電物質層２８および第６絶縁膜３０を順に形成する第７工程、
前記第４絶縁膜２４、第５絶縁膜２６、第２導電物質層２８および第６絶縁膜３０を食刻対象物質とし、マスクパターン１１０を利用した食刻工程を行って第１ストレージ電極を第１スペーサ２１に接続させるための接触窓３１を形成する第８工程、
前記第８工程で得られた結果物の全面に第３導電物質層３２を形成する第９工程の順に進行される。
【００３４】
この際、前記第３絶縁膜として、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方式で形成された酸化膜を使用する。前記エッチバックはＣＭＰ（Ｃｈｅｍｏ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）  などの方式で前記活性絶縁膜パターンを構成する第２絶縁膜１４をエンドポイントとして進行する。前記第４工程はＣＤＥ方式やプラズマエッチ方式により進行される。スペーサ２１、２３を構成する前記第１導電物質層は、例えば不純物がドープされた多結晶シリコンのような導電物質を蒸着して形成する。第４絶縁膜２４は、例えばシリコンナイトライド（ＳｉＮ）のような絶縁物質を約２００Å程度の厚さで蒸着して形成する。第５絶縁膜２６は、例えば酸化膜を化学気相蒸着法のような蒸着方式により約１０００Å程度の厚さで蒸着して形成する。第２導電物質２８は、例えば不純物がドープされた多結晶シリコンのような導電物質を約３０００Å程度の厚さで蒸着して形成する。第６絶縁膜３０は、例えば酸化膜を化学気相蒸着法のような蒸着方式で約１０００Å程度の厚さで蒸着して形成する。そして、第３導電物質層３２は、例えば不純物がドープされた多結晶シリコンのような導電物質を約３０００Å〜５０００Å程度の厚さで蒸着して形成する。
【００３５】
第５絶縁膜２６は、後述する第１ストレージ電極２００の最下面にアンダーカットを形成するために形成され、第４絶縁膜２４は前記アンダーカット形成工程時に下部物質層（例えば素子分離膜または活性絶縁膜パターン）が損なわれることを防止するために形成される。第３導電物質層３２は接触窓３１を通じて前記第１スペーサ２１と接続する。
【００３６】
次に、図７Ｃ、図１１Ｃ、図１５Ｃおよび図１９Ｃに示すように、第１ストレージ電極２００を形成する工程を行う。
この工程は、マスクパターン１２０を利用して結果物上に第１ストレージ電極の形成のための感光膜パターン３３を形成する第１工程、
前記感光膜パターン３３を食刻マスクとして利用した食刻工程を行って前記第１ストレージ電極２００を形成する第２工程の順に進行される。
【００３７】
この際、感光膜パターン３３は第１トランジスタのソース（前記第１スペーサ２１と接続する第１基板１０に形成される）を中心として各セル単位に限定される形である。前記第２工程で、図１０Ｂに示す第３導電物質層３２および図１０Ａに示す第２導電物質層２８は感光膜パターン３３を食刻マスクとして食刻され、図１０Ａに示す第６絶縁膜３０および第５絶縁膜２６はその全てが食刻される。
【００３８】
図１１Ｃおよび図１９Ｃから判るように、第１ストレージ電極２００の最下面にはアンダーカット４００が形成されている。このアンダーカット４００は、図１０Ｂに示す第５絶縁膜２６を除去することにより形成される。この際、第４絶縁膜２４により、第５絶縁膜２６の除去工程時に下部の物質層が損なわれることが防止される。
【００３９】
次いで、図７Ｄ、図１１Ｄ、図１５Ｄおよび図１９Ｄに示すように、第１キャパシタ２００、２１０、２２０、第２基板３６、第１トランジスタ４０、４１、４５および第２トランジスタ４２、４３、４６を形成する工程を行う。
この工程は、図１１Ｃに示す感光膜パターン３３を取り除いた後、第１ストレージ電極２００の全面に第１誘電体膜２１０を形成する第１工程、
前記第１工程で得られた結果物の全面に第４導電物質層を形成した後エッチバックすることによりその表面が平坦な第１プレート電極２２０を形成する第２工程、
前記第２工程で得られた結果物の全面に第７絶縁膜３４を形成する第３工程、
前記第３工程で得られた結果物上に第２基板３６を接着する第４工程、
前記第４工程で得られた結果物を裏返して第２基板３６を最下部に置く第５工程、
素子分離膜２２の表面をエンドポイントとし、第１基板１０を食刻対象物としたエッチバック工程を行って第１および第２活性絶縁膜パターン１３、１５上に第１基板１０よりなる第１および第２活性領域３７、３８をそれぞれ形成する第６工程、
第１および第２活性領域３７、３８の表面にゲート酸化膜４４を形成する第７工程、
前記第７工程で得られた結果物の全面に第５導電物質層および第８絶縁膜４８を形成した後、マスクパターン１３０、１３２を利用した食刻工程を行って前記第１活性領域３７上を横切る第１ゲート電極４５および第２活性領域３８上を横切る第２ゲート電極４６を形成する第８工程、
前記第８工程で得られた結果物の全面に不純物をドープして第１トランジスタを構成する第１ソース４０および第１ドレイン４１、第２トランジスタを構成する第２ソース４２および第２ドレイン４３を形成する第９工程、
前記第９工程で得られた結果物の全面に第９絶縁膜５０を形成する第１０工程の順に進行される。
【００４０】
この際、第１プレート電極２２０は、例えば不純物がドープされた多結晶シリコンのような導電物質を約２０００Å程度の厚さで蒸着して形成する。第７絶縁膜３４を構成する物質としては酸化膜を使用する。前記第５工程で行ったエッチバック工程は、例えばＣＭＰのようなポリシング方式である。第１および第２ゲート電極４５、４６を構成する前記第５導電物質層は、例えば不純物がドープされた多結晶シリコンのような導電物質より構成される。第１ソース４０および第１ドレイン４１は第１ゲート電極４５に自己整合されるように、そして第２ソース４２および第２ドレイン４３は第２ゲート電極４６に自己整合されるように形成され、前記活性絶縁膜パターン１３、１５の表面とその下部面が接するように形成される。前記第８および第９絶縁膜４８、５０は、例えば不純物がドープされない純粋酸化膜より構成される。
【００４１】
次に、図８Ｅ、図１２Ｅ、図１６Ｅ、図２０Ｅに示すように、第１パッド５３、第２パッド５４、第３パッド５５、第１接触窓５６および第２接触窓５７を形成する工程を行う。
この工程は、図１１Ｄに示す第９絶縁膜５０を異方性食刻することにより、第１および第２ゲート電極４５、４６を他の導電層から絶縁させるための保護膜５２を形成すると同時に、以後の工程で形成される第１ビットライン、第２ビットラインおよび第２ストレージ電極を第１ドレイン４１、第２ドレイン４３および第２ソース４２とそれぞれ接続させるための接触窓を形成する第１工程、
前記第１工程で得られた結果物の全面に第６導電物質層を形成した後、マスクパターン１４０、１４２、１４４を利用し、前記第６導電物質層を食刻対象物質とした写真食刻工程を行って第１ドレイン４１と接続する第１パッド５３、第２ドレイン４３と接続する第２パッド５４および第２ソース４２と接続する第３パッド５５を形成する第２工程、
前記第２工程で得られた結果物の全面に第１０絶縁膜５８を形成した後に平坦化する第３工程、
マスクパターン１４６、１４８を利用し第１０絶縁膜５８を食刻対象物とした写真食刻工程を行うことにより、第１パッド５３を部分的に露出させる第１接触窓５６および第２パッド５４を部分的に露出させる第２接触窓５７を形成する第４工程の順に進行される。
【００４２】
この際、第１、第２および第３パッド５３、５４、５５を構成する前記第６導電物質層は、例えば不純物がドープされた多結晶シリコンを約１０００Å程度の厚さで蒸着して形成する。第１０絶縁膜５８は、例えば酸化膜のような絶縁物質を化学気相蒸着法を利用して約２０００Å〜３０００Å程度の厚さで蒸着して形成する。
【００４３】
第１、第２および第３パッド５３、５４、５５は、後続する工程で形成されるビットラインおよび第２ストレージ電極をトランジスタに接続する際に接触窓のアスペクト比（ａｓｐｅｃｔ  ｒａｔｉｏ；  接触窓の高さ／接触窓の幅）を小さくして接触失敗を低減するために形成される。
次に、図８Ｆ、図１２Ｆ、図１６Ｆ、図２０Ｆに示すように、第１ビットライン６２および第２ビットライン６３を形成する工程を行う。
【００４４】
この工程は、第１および第２接触窓５６、５７が形成されている結果物の全面に第７導電物質層を形成する第１工程、
マスクパターン１５０、１５２を利用し、前記第７導電物質層を食刻対象物とした食刻工程を行って、第１パッド５３を通じて第１ドレイン４１と接続する第１ビットライン６２および第２パッド５４を通じて第２ドレイン４３と接続する第２ビットライン６３を形成する第２工程の順に進行される。
【００４５】
この際、前記第７導電物質層は、例えば不純物がドープされた多結晶シリコンのような導電物質より構成される。また、図８Ｆに示すように、第１ビットライン６２および第２ビットライン６３は活性領域間に形成される。
そして、図９Ｇ、図１３Ｇ、図１７Ｇおよび図２１Ｇに示すように、第２キャパシタ３００、３１０、３２０を形成する工程を行う。
【００４６】
この工程は、第１および第２ビットライン６２、６３が形成されている結果物の全面にその表面が平坦化された第１１絶縁膜６４を形成する第１工程、
第１１絶縁膜６４上に第１２絶縁膜６６、第１３絶縁膜、第８導電物質層および第１４絶縁膜を順に形成する第２工程、
マスクパターン１６０を利用し、第３パッド５５上に形成されている物質層を食刻対象物とした食刻工程を行って、第３パッド５５を露出させる第３接触窓６８を形成する第３工程、
前記第３工程で得られた結果物の全面に第９導電物質層を形成した後、マスクパターン１６２を利用し第１２絶縁膜６６上に形成されている物質層を食刻対象物とした食刻工程を利用して第２ストレージ電極３００を形成する第４工程、
第２ストレージ電極３００の表面に第２誘電体膜３１０を形成する第５工程、
前記第５工程で得られた結果物の全面に第１０導電物質層を形成して第２プレート電極３２０を形成した後、その表面を平坦化する第６工程、
前記第６工程で得られた結果物の全面に第１５絶縁膜７０を形成する第７工程の順に進行される。
この際、第１１絶縁膜６４は、例えば酸化膜のような絶縁物質を約２０００Å〜３０００Å程度の厚さで蒸着して形成する。第１２絶縁膜６０は、例えばシリコンナイトライド（ＳｉＮ）を約３００Å〜５００Å程度の厚さで蒸着して形成する。前記第１３絶縁膜および前記第１４絶縁膜は、例えば酸化膜のような絶縁物質を化学気相蒸着法で蒸着して形成する。前記第８導電物質層および前記第９導電物質層は、例えば不純物がドープされた多結晶シリコンのような導電物質を蒸着して形成する。前記第１０導電物質層は、例えば不純物がドープされた多結晶シリコンのような導電物質を約２０００Å程度の厚さで蒸着して形成する。第１５絶縁膜７０は、例えば酸化膜のような絶縁物質より構成される。
【００４７】
図１７Ｇに示すように、第２ストレージ電極３００は第３パッド５５を通じて第２ソース４２と接続し、第２ストレージ電極の最下面には第１ストレージ電極２００と同様にアンダーカット４００が形成されている。第１２絶縁膜６６は、アンダーカットを形成するために前記第１３絶縁膜を取り除く工程において、その下部の物質層が損なわれることを防止する役割をする。
【００４８】
さらに、図９Ｇに示すように、第２ストレージ電極３００の形成のためのマスクパターン１６２は、第１ストレージ電極２００の形成のための図７Ｃに示すマスクパターン１２０とは部分的に重畳されていることがわかる。
したがって、本発明の第１実施例によれば、
第１に、セルトランジスタを基準としてその上部および下部にそれぞれセルキャパシタを形成することにより、セルトランジスタの上部または下部にのみセルキャパシタを形成する従来例に比してセルキャパシタンスを２倍以上に向上させることができる。
【００４９】
第２に、ソースの側面に形成されたスペーサを利用してストレージ電極とソースとを接続させるので、ストレージ電極とソースとの接続を接触窓を通じて行った従来例に比して、活性領域でのゲート電極が占める比を高めることができる。これにより、結果的にトランジスタのショートチャネル効果を減らすことができる。
【００５０】
第３に、各ストレージ電極の最下面にアンダーカットを形成するので、電荷の充電／放電が反復されるストレージ電極ではなく、一定な電圧に固定されているプレート電極がセルトランジスタと対向する。このため、ストレージ電極の充電／放電によりセルトランジスタの特性が不安定になることを防止できる。
本発明の第２および第３実施例による埋没キャパシタを有したＤＲＡＭのレイアウト図を図２２〜図２３に示す。
【００５１】
図６Ａで説明したように、活性絶縁膜パターンの一面だけでなく、活性絶縁膜パターンの二面（図２２での斜線で引かれた部分参照）または三面（図２３での斜線で引かれた部分参照）に第１および第２スペーサを形成する。
図２２および図２３において、図６Ａで参照した図面符号と同一な図面符号は同一なマスクパターンを示す。
【００５２】
第２および第３実施例によれば、第１および第２スペーサが第１および第２ストレージ電極と接触する面積を拡張しうるので、第１および第２ストレージ電極と第１および第２ソースとの接触特性が第１実施例よりもさらに良好になる。
本発明の第４実施例による埋没キャパシタを有したＤＲＡＭの製造方法を図２４〜図２７に示す。この第４実施例は、第１および第２ビットラインをパッドを通じてではなく直接トランジスタのドレインと連結した例である。
【００５３】
このＤＲＡＭのレイアウト図を図２４に示す。図面符号１９０は第３パッドを第２ソースと接続させるための接触窓形成のためのマスクパターンであり、１９２は第３パッド形成のためのマスクパターンであり、前記８Ｅ〜図９Ｇで参照した図面符号と同一な図面符号は同一なマスクパターンを意味する。
図２５Ａ〜図２７Ｃは、それぞれ図２４のＡＡ線、ＢＢ線およびＣＣ線断面図である。第４実施例による埋没キャパシタを有したＤＲＡＭの製造方法は、
第１実施例において図７Ｄ、図１１Ｄ、図１５Ｄおよび図１９Ｄで第９絶縁膜５０を形成する工程まで行った後、第３パッドを第２ソースと接続させるための接触窓形成のためのマスクパターン１９０を利用して第２ソース４２近傍の前記第９絶縁膜を食刻対象物とした食刻工程を行って第２ソース４２を表面に露出する第１工程、
前記第１工程で得られた結果物の全面に第６導電物質層を形成した後、第３パッド形成のためのマスクパターン１９２を利用し前記第６導電物質層を食刻対象物とした食刻工程を行って第２ストレージ電極を第２ソース４２に接続させるための第３パッド５５を形成する第２工程、
第１および第２ドレイン４１、４３上に積層されている物質を取り除いて第１および第２ビットラインを前記第１および第２ドレインにそれぞれ接続させるための接触窓を形成する第３工程の順に行われる。それ以後の工程は第１実施例と同一である。
【００５４】
この際、図２５Ａ〜図２７Ｃで前記６Ａ〜図２１Ｇで参照した参照符号と同一な図面符号は同一な部分を示す。
【００５５】
【発明の効果】
本発明による半導体メモリ装置およびその製造方法によれば、従来に比して２倍以上のセルキャパシタンスを得ることができるだけでなく、セルトランジスタの特性を安定させることができ、ショートチャネルの効果を低減することができる。
【図面の簡単な説明】
【図１】Ａ〜Ｃは、埋没キャパシタを有する従来のＤＲＡＭの製造方法を説明するために示した断面図である。
【図２】Ｄ、Ｅは、埋没キャパシタを有する従来のＤＲＡＭの製造方法を説明するために示した断面図である。
【図３】Ａは、本発明の第１実施例により製造された上下に分離されたキャパシタを有するＤＲＡＭを示す断面図である。
【図４】Ｂは、本発明の第１実施例により製造された上下に分離されたキャパシタを有するＤＲＡＭを示す断面図である。
【図５】Ｃは、本発明の第１実施例により製造された上下に分離されたキャパシタを有するＤＲＡＭを示す断面図である。
【図６】Ａ、Ｂは、本発明の第１実施例によるトランジスタの上下に形成されたキャパシタを有するＤＲＡＭの工程順レイアウト図である。
【図７】Ｃ、Ｄは、本発明の第１実施例によるトランジスタの上下に形成されたキャパシタを有するＤＲＡＭの工程順レイアウト図である。
【図８】Ｅ、Ｆは、本発明の第１実施例によるトランジスタの上下に形成されたキャパシタを有するＤＲＡＭの工程順レイアウト図である。
【図９】Ｇは、本発明の第１実施例によるトランジスタの上下に形成されたキャパシタを有するＤＲＡＭの工程順レイアウト図である。
【図１０】Ａは図６ＡのＩＶ−ＩＶ線断面図であり、Ｂは図６ＢのＩＶ−ＩＶ線断面図である。
【図１１】Ｃは図７ＣのＩＶ−ＩＶ線断面図であり、Ｄは図７ＤのＩＶ−ＩＶ線断面図である。
【図１２】Ｅは図８ＥのＩＶ−ＩＶ線断面図であり、Ｆは図８ＦのＩＶ−ＩＶ線断面図である。
【図１３】Ｇは図９ＧのＩＶ−ＩＶ線断面図である。
【図１４】Ａは図６ＡのＶ−Ｖ線断面図であり、Ｂは図６ＢのＶ−Ｖ線断面図である。
【図１５】Ｃは図７ＣのＶ−Ｖ線断面図であり、Ｄは図７ＤのＶ−Ｖ線断面図である。
【図１６】Ｅは図８ＥのＶ−Ｖ線断面図であり、Ｆは図８ＦのＶ−Ｖ線断面図である。
【図１７】Ｇは図９ＧのＶ−Ｖ線断面図である。
【図１８】Ａは図６ＡのＶＩ−ＶＩ線断面図であり、Ｂは図６ＢのＶＩ−ＶＩ線断面図である。
【図１９】Ｃは図７ＣのＶＩ−ＶＩ線断面図であり、Ｄは図７ＤのＶＩ−ＶＩ線断面図である。
【図２０】Ｅは図８ＥのＶＩ−ＶＩ線断面図であり、Ｆは図８ＦのＶＩ−ＶＩ線断面図である。
【図２１】Ｇは図９ＧのＶＩ−ＶＩ線断面図である。
【図２２】本発明の第２実施例によるトランジスタの上下に形成されたキャパシタを有するＤＲＡＭのレイアウト図である。
【図２３】本発明の第３実施例によるトランジスタの上下に形成されたキャパシタを有するＤＲＡＭのレイアウト図である。
【図２４】本発明の第４実施例によるトランジスタの上下に形成されたキャパシタを有するＤＲＡＭのレイアウト図である。
【図２５】Ａは、図２４のＡ−Ａ線断面図である。
【図２６】Ｂは、図２４のＢ−Ｂ線断面図である。
【図２７】Ｃは、図２４のＣ−Ｃ線断面図である。
【符号の説明】
１０      第１基板
１３      第１活性絶縁膜パターン
１５      第２活性絶縁膜パターン
２１      第１スペーサ
２２      素子分離領域
２３      第２スペーサ
２４      食刻阻止膜
３４      絶縁膜
３６      第２基板
３７      第１活性領域
３８      第２活性領域
４０      第１ソース（第１トランジスタ）
４１      第１ドレイン（第１トランジスタ）
４２      第２ソース（第２トランジスタ）
４３      第２ドレイン（第２トランジスタ）
４４      ゲート絶縁膜
４５      第１ゲート電極（第１トランジスタ）
４６      第２ゲート電極（第２トランジスタ）
５２      絶縁膜
５３      第１パッド
５４      第２パッド
５５      第３パッド
５８      層間絶縁膜
６２      第１ビットライン
６３      第２ビットライン
６４      層間絶縁膜
６６      食刻阻止膜
７０      素子保護膜
２００      第１ストレージ電極（下部ストレージ電極、第１キャパシタ）
２１０      第１誘電体膜（第１キャパシタ）
２２０      第１プレート電極（第１キャパシタ）
３００      第２ストレージ電極（上部ストレージ電極、第２キャパシタ）
２１０      第２誘電体膜（第２キャパシタ）
２２０      第２プレート電極（第２キャパシタ）
４００      アンダーカット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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