(57)【特許請求の範囲】
【請求項１】
ライン単位で入力される１画面分のディジタル映像信号をｎ×ｍ画素のブロックに所定の順序でシャフリングを行うメモリ制御装置において、
前記シャフリングに用いる複数バンク方式のメモリと、
容量が前記ディジタル映像信号の１水平周期分より少ない小規模のメモリを用いて、前記ディジタル映像信号あるいは前記ブロック単位のブロックデータをデータレート変換するデータレート変換手段と、
前記データレート変換後の前記ディジタル映像信号の前記メモリへの書き込み動作、及び前記ブロックデータの前記メモリからの読み出し動作を制御する制御手段とを備え、
前記書き込み動作は、前記読み出し時に前記ブロック単位の連続読み出しが可能になるように前記ディジタル映像データを前記複数のバンクに順次分割するための前記複数バンクへのアクセス順を規定する所定のバンク分割基準に基づき、前記ディジタル映像信号における前記ブロックデータ対応部分が分割して前記複数のバンクそれぞれに書き込まれるように行われ、前記読み出し動作は前記複数のバンクを順次切り換えながら前記所定の順序で前記ブロックデータを読み出して行われ、
前記データレート変換手段はデータレート変換対象となる前記ディジタル映像信号及び前記ブロックデータの切り換えを１水平ライン周期より短い周期で行う、
メモリ制御装置。
【請求項２】
前記データレート変換手段は、
前記ディジタル映像信号の前記ラインデータ及び前記ブロックデータそれぞれの入出力レートと整数比の関係にあるデータレートで変換する、
請求項１記載のメモリ制御装置。
【請求項３】
前記制御手段は、前記ブロックデータの各ブロックの間にブランキング期間を設けるとともに、
前記複数バンク方式のメモリに対する前記ラインデータの入出力と前記ブロックデータの入出力との切り換え時にデータアクセスをしない期間を設けるように制御する、
請求項２記載のメモリ制御装置。
【請求項４】
前記制御手段は、前記ブロックデータのうち少なくとも画面上で同一位置の輝度信号と色信号とを含む部分を前記複数バンク方式のメモリの複数のバンクの同一ＲＯＷアドレス上に分割してマッピングする、
請求項１記載のメモリ制御装置。
【請求項５】
前記所定のバンク分割基準は前記ディジタル映像信号におけるフィールド毎に変更される、
請求項１記載のメモリ制御装置。
【請求項６】
垂直ブランキング期間のライン単位のデータアクセス時にメモリのリフレッシュを行う手段をさらに備える、
請求項１記載のメモリ制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、映像信号のシャフリングを行うメモリ制御装置に関する。
【０００２】
【従来の技術】
一般に、映像信号を磁気テープなどを用いて記録再生する際、再生時にテープの傷や外乱などによりドロップアウトが発生すると、映像信号を再現することができなくなる。特にバースト状の大きなドロップアウトが発生した場合、ドロップアウト周辺の映像信号データからドロップアウト区間の映像信号データを予測することは不可能である。このような課題を解決するために、入力映像信号を複数ブロックに分割してその順序を変更して記録し、再生時にもとに戻すシャフリング記録が知られている。
【０００３】
図２４は、従来のメモリ制御装置の一例を示すブロック回路図である。図において、１は映像信号入力端子、３３は入力信号用セレクタ、３１、３２はフレームメモリ、３６はライトアドレス発生器、３７はリードアドレス発生器、３５はアドレスセレクタ、３４は出力信号用セレクタ、２は映像信号出力端子である。
【０００４】
入力映像信号は、映像信号入力端子１より入力され、セレクタ３３によりフレームメモリ３１、３２にライトデータとしてフレーム毎に交互に出力される。またライトアドレス発生器３６では、フレームメモリ３１、３２の書き込みアドレスを発生している。一方、リードアドレス発生器３７では、フレームメモリ３１、３２の読み出しアドレスを発生させている。さらに、アドレスセレクタ３５では、フレームメモリ３１、３２にフレーム毎交互に書き込みアドレスと読み出しアドレスを選択し供給する。フレームメモリ３１、３２から読み出されたデータは、セレクタ３４によりフレーム毎に交互に選択されて映像信号出力端子２より出力される。
【０００５】
以下、図２〜４を用いて１フレーム毎にブロックシャフリングを行うメモリ制御装置の動作について説明する。入力信号は例えば１２：４：０のＨＤＴＶコンポーネント映像信号で、輝度信号Ｙは、サンプリング周波数４０．５ＭＨｚ、色差信号Ｃｒ，Ｃｂはサンプリング周波数１３．５ＭＨｚで線順次されたＨＤＴＶ信号で、Ｙは３２画素、Ｃｒ，Ｃｂは８画素毎交互にサンプリング周波数５４ＭＨｚで時分割多重されたものである。ここで、ブロックシャフリングは、ライン単位で入力される１画面分の映像信号をフレームメモリ３１、３２に記録し、８画素×８ラインのブロックサイズで図２〜４に示す順序で読み出すことによって実現する。
【０００６】
以下ブロックシャフリングの方法について説明する。１画面分の映像信号は、図２に示すように１００個のスーパーブロックで構成される。ここで、図２において、奇数番または偶数番のスーパーブロック５個（例えば図２の１、３、５、７、９のスーパーブロック）を１トラックと呼ぶ。さらに、各スーパーブロックは、図３に示すように２７個のマクロブロックで構成され、各マクロブロックは、図４に示すように画面上で同一位置にある６個の輝度信号ブロックと、２個の色差信号ブロックによって構成されている。ただし、図２において数字０〜４４，０〜６０はメモリマップ上のマクロブロックの数を示すものである。
【０００７】
ブロックシャフリングは、奇数トラックと偶数トラックのトラック内のデータをマクロブロック単位で交互に読み出すことによって実現する。実際には、各スーパーブロックのマクロブロック０を図２の順番にしたがって読み出し、１０個のスーパーブロックに対するマクロブロック０の読み出しが終了すると、１、２、・・２６の順に残りのマクロブロックを読み出す。さらに、１０個のスーパーブロック（２トラック分）内の２７個のマクロブロックをすべて読み出すと、図２の矢印で示す順で次のスーパーブロック（トラック）の読み出しを順次行う。ここで、スーパーブロック内でのマクロブロックの読み出しは、図３に示すような順番で行うが、マクロブロック内のデータの読み出しはブロック単位で行われ、図４においてＹ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｃｒ，Ｃｂの順序で読み出す。
【０００８】
フレームメモリ３１、３２は、図２５に示すように４個のダイナミックＲＡＭ（ＤＲＡＭ）によって構成される。図２５において、４１は入力信号を４分周する入力セレクタ、４２は出力信号を４倍にする出力セレクタ、４３〜４６はＤＲＡＭである。
【０００９】
次に、フレームメモリの動作について説明する。５４ＭＨｚで入力される画像データは、入力セレクタ４１によって４分周され、１３．５ＭＨｚのクロック周波数で各４個のＤＲＡＭ４３〜４６に入力される。一方、データの読み出しは、４個のＤＲＡＭ４３〜４６から１３．５ＭＨｚで読み出されたデータを、出力セレクタ４２で交互に選択して５４ＭＨｚのデータにレート変換されて出力される。
【００１０】
ここで、１ライン分のデータは１３４４画素（Ｙが１００８画素、Ｃｒ，Ｃｂが３３６画素）あるため、各ＤＲＡＭ４３〜４６に図２６に示すように３３６画素分を同一ＲＯＷアドレス上に書き込む。ただし、色差信号は線順次のため、図４においてメモリマップ上ではＣｒとＣｂがライン毎交互に配置される。
【００１１】
これに対して、図２〜４に示すように１画面分の画像データがライン毎に記録してあるため、ブロック単位でのデータの読み出しは、８画素毎に行を変えて８画素×８ライン分のデータを読み出すが、実際には、４個のＤＲＡＭ４３〜４６からそれぞれ図２７に示すように、同一ＲＯＷアドレス上にある２画素分を読み出し、出力セレクタ４２で４倍周期にして出力する。ただし、図２６および図２７においては、４個のＤＲＡＭに対して同時タイミングでＲＡＳ、ＣＡＳ信号、ＲＯＷアドレスおよびＣＯＬアドレスが入力されている。また図２６、図２７において、ＤＡＴＡ１〜４は４個のＤＲＡＭ４３〜４６への入力および出力データである。
【００１２】
さらに、フレーム単位でのメモリの切り換えは、例えば奇数フレームの場合、フレームメモリ３１では映像信号をライン単位で書き込み、偶数フレームの場合は８×８のブロック単位でフレームメモリ３１から映像信号を読み出す。一方、フレームメモリ３２では、奇数フレームの場合はブロック単位で映像信号を読み出し、偶数フレームの場合はライン単位で映像信号の書き込みを行っている。
【００１３】
すなわち、１フレーム分の映像データを一方のフレームメモリに書き込んでいる間に、他方のフレームメモリでは１フレーム前の映像データのブロックシャフリングを行い出力している。この場合、ライトアドレス発生器３６では、１ライン上で有効データが存在する区間に対してライトアドレスを生成する。また、リードアドレス発生器３７では、ライン単位で書き込まれた映像データを８×８画素のブロック単位でシャフリングを行い、フレームメモリから読み出すためのリードアドレスを生成している。
【００１４】
さらに、アドレスセレクタ３５によりフレーム毎にライトアドレスとリードアドレスが選択され、それぞれのフレームメモリに交互に供給される。この場合、フレームメモリ３１が書き込み状態の場合は、セレクタ３３により入力映像信号がフレームメモリ３１側に選択され、読み出し状態にある場合は、フレームメモリ３２の出力がセレクタ３４によって選択され、映像信号出力端子２より出力される。
【００１５】
一方、デシャフリング時は、フレームメモリへの書き込みは８×８画素のブロック単位で行われ、読み出しはライン単位で行われる。この際、ライトアドレス発生器３６では、シャフリング時にリードアドレス発生器３７によって生成されたリードアドレスをライトアドレスとして生成すればよい。同じくリードアドレス発生器３７では、シャフリング時にライトアドレス発生器３６によって生成されたライトアドレスをリードアドレスとして生成することによりデシャフリングを実現できる。
【００１６】
【発明が解決しようとする課題】
従来のメモリ制御装置は以上のように構成されていたが、フレームメモリにＤＲＡＭを用いた場合、ＤＲＡＭのデータアクセスは同一ＲＯＷアドレス上にないデータを連続アクセスできないため、ラインおよびブロック単位で連続するデータをメモリに入出力するためには、画像データを複数個のＤＲＡＭに分割して記録する必要がある。このため、ハードウェアサイズが増大し、実装面積が大きくなるという問題点があった。
【００１８】
【課題を解決するための手段】
また、請求項１の発明に係るメモリ制御装置では、ライン単位で入力される１画面分のディジタル映像信号をｎ×ｍ画素のブロックに所定の順序でシャフリングを行っており、前記シャフリングに用いる複数バンク方式のメモリと、容量が前記ディジタル映像信号の１水平周期分より少ない小規模のメモリを用いて、前記ディジタル映像信号あるいは前記ブロック単位のブロックデータをデータレート変換するデータレート変換手段と、前記データレート変換後の前記ディジタル映像信号の前記メモリへの書き込み動作、及び前記ブロックデータの前記メモリからの読み出し動作を制御する制御手段とを備え、前記書き込み動作は、前記読み出し時に前記ブロック単位の連続読み出しが可能になるように前記ディジタル映像データを前記複数のバンクに順次分割するための前記複数バンクへのアクセス順を規定する所定のバンク分割基準に基づき、前記ディジタル映像信号における前記ブロックデータ対応部分が分割して前記複数のバンクそれぞれに書き込まれるように行われ、前記読み出し動作は前記複数のバンクを順次切り換えながら前記所定の順序で前記ブロックデータを読み出して行われ、前記データレート変換手段はデータレート変換対象となる前記ディジタル映像信号及び前記ブロックデータの切り換えを１水平ライン周期より短い周期で行っている。
【００１９】
また、請求項２の発明に係るメモリ制御装置では、前記データレート変換手段は、前記ディジタル映像信号の前記ラインデータ及び前記ブロックデータそれぞれの入出力レートと整数比の関係にあるデータレートで変換している。
【００２０】
また、請求項３の発明に係るメモリ制御装置では、前記制御手段は、前記ブロックデータの各ブロックの間にブランキング期間を設けるとともに、前記複数バンク方式のメモリに対する前記ラインデータの入出力と前記ブロックデータの入出力との切り換え時にデータアクセスをしない期間を設けるように制御する。
【００２１】
また、請求項４の発明に係るメモリ制御装置では、前記制御手段は、前記ブロックデータのうち少なくとも画面上で同一位置の輝度信号と色信号とを含む部分を前記複数バンク方式のメモリの複数のバンクの同一ＲＯＷアドレス上に分割してマッピングしている。
【００２２】
また、請求項５の発明に係るメモリ制御装置では、前記所定のバンク分割基準は前記ディジタル映像信号におけるフィールド毎に変更される。
【００２３】
また、請求項６の発明に係るメモリ制御装置では、垂直ブランキング期間のライン単位のデータアクセス時にメモリのリフレッシュを行う手段をさらに備えている。
【００３３】
【実施例】
実施例１．
次に、本発明の実施例１について説明する。図１はこの実施例１のメモリ制御装置のブロック回路図である。図において、１は映像信号入力端子、２は映像信号出力端子、３，４は２バンクメモリ、５は入力ポート用セレクタ、６は出力ポート用セレクタ、７はアドレスセレクタ、８はラインアドレス発生器、９はブロックアドレス発生器である。
【００３４】
次にシャフリング時の動作について説明する。映像信号入力端子１から入力される入力信号は例えば１２：４：０のコンポーネントＨＤＴＶ映像信号で、輝度信号Ｙはサンプリング周波数４０．５ＭＨｚ、色差信号Ｃｒ，Ｃｂはサンプリング周波数１３．５ＭＨｚの線順次信号であり、Ｙは２４画素、Ｃｒ，Ｃｂは８画素毎交互にサンプリング周波数５４ＭＨｚで時分割多重されたもので、セレクタ５によりフレーム毎に選択され２バンクメモリ３または４に入力される。ブロックシャフリングの読み出しは８画素×８ラインのブロック単位で行われるが、ブロックシャフリングの方式および順序については、従来例と同じであるので、説明は省略する。
【００３５】
フレーム単位でのメモリの切り換えは、例えば奇数フレームの場合、２バンクメモリ３では映像信号をライン単位で書き込み、偶数フレームの場合はｎ×ｍのブロック単位で映像信号を読み出す。これに対して、２バンクメモリ４では奇数フレームの場合はｎ×ｍのブロック単位で映像信号を読み出し、偶数フレームの場合はライン単位で映像信号の書き込みを行う。すなわち、１フレーム分の映像データを一方のフレームメモリに書き込んでいる間にもう一方のフレームメモリでは１フレーム前の映像データのブロックシャフリングを行い出力している。
【００３６】
ここで、ラインアドレス発生器８では、ライン単位での２バンクメモリへの書き込みアドレスおよび制御信号を生成する。一方、ブロックアドレス発生器９では、ブロック単位での２バンクメモリからの読み出しアドレスおよび制御信号を生成する。アドレスセレクタ７では、ラインアドレス発生器８とブロックアドレス発生器９の出力をフレーム毎に交互に選択し、２バンクメモリ３，４に出力する。さらに、２バンクメモリ３，４からの出力はセレクタ６によって選択され、シャフリングされた画像データが映像信号出力端子２より出力される。
【００３７】
一方、デシャフリング時には、８画素×８ライン単位で映像信号入力端子１から入力されるデータは、セレクタ５によりフレーム毎に選択され、２バンクメモリ３または４に入力される。ここで、フレーム単位でのメモリの切り換えは、例えば２バンクメモリ３では偶数フレームの場合はｎ×ｍのブロック単位で書き込み、奇数フレームの場合はライン単位で読み出す。これに対して、２バンクメモリ４では、奇数フレームの場合はライン単位で映像信号を読み出し、偶数フレームの場合はｎ×ｍのブロック単位で書き込みを行う。
【００３８】
また、ラインアドレス発生器８では、読み出しアドレスおよび制御信号を生成する。一方、ブロックアドレス発生器９では、読み出しアドレスおよび制御信号を生成する。アドレスセレクタ７では、ラインアドレス発生器８とブロックアドレス発生器９の出力をフレーム毎に交互に選択し、２バンクメモリ３，４に出力する。さらに、２バンクメモリ３，４からの出力はセレクタ６によって選択され、デシャフリングされたライン単位の画像データが映像信号出力端子２より出力される。
【００３９】
ここで、２バンクメモリ３，４には、例えば図５に示すような２バンク構成のシンクロナスＤＲＡＭ（以下、「ＳＤＲＡＭ」という）を用いる。図５において、５１はメモリバンク０、５２はメモリバンク１、５３はバンク０へのアドレスおよびＲＡＳ，ＣＡＳ，ＷＥ等の制御信号を選択するセレクタ０、５４はバンク１に対するセレクタ１である。
【００４０】
図５のＳＤＲＡＭでは、ＲＯＷおよびＣＯＬアドレスを与えると、例えば連続する４ワード単位でデータの書き込みおよび読み出しがクロック同期で行われる。また、同一ＲＯＷアドレス上にあるデータに対しては、ＲＯＷアドレスを更新することなく、ＣＯＬアドレスを更新することにより連続クロックでデータの書き込みおよび読み出しができる。さらに、一方のバンクをアクセス中に他方のバンクのアドレスを入力できるため、バンク０とバンク１を交互にアクセスすることにより、連続データをインターリーブアクセスすることが可能である。
【００４１】
以下、図６に従って、シャフリング時のＳＤＲＡＭに対するデータのアクセス方法について説明する。ここでは、ライン単位で入力される映像信号を、図６に示すように８画素毎に分割して、ＳＤＲＡＭのバンク０とバンク１に交互に入力することにより、連続クロックで１ライン分の画像データを記録する。この場合、ＳＤＲＡＭに対しては、第１フィールドではバンク０，１，０，１，０の順で８画素単位でデータを書き込み、第２フィールドではバンク１，０，１，０、１の順で８画素単位でデータを書き込む。
【００４２】
さらに、１マクロブロック分の画像データが同一ＲＯＷアドレス上に２分割されて記録されるように、ライン単位の画像データのＲＯＷアドレスを制御する。ここでは、８画素毎にライン単位のデータが２つのバンクに交互に入力されるため、第１フィールドの同一マクロブロック内のＹ０，Ｙ２，Ｙ３，Ｙ５ブロックはバンク０に、Ｙ１，Ｙ４，Ｃｒ，Ｃｂブロックはバンク１の同一ＲＯＷアドレス上に記録される。一方、第２フィールドではそれぞれ第１フィールドと逆のバンクの同一ＲＯＷアドレス上に記録される。
【００４３】
実際には、ＳＤＲＡＭへのデータの書き込みは図７に示すようなタイミングで行う。図７において、ＢＡはバンクの選択信号で、ＢＡ＝Ｌのときバンク０、Ｈのときバンク１が選択され、ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，アドレスの入力およびデータの入出力はすべてクロック同期で行われる。図７の場合、ＳＤＲＡＭへのデータライトは、ＲＯＷアドレスの入力から３ＣＫ後にＣＯＬアドレスが入力されると同時に連続４個（バーストレングス）のデータがクロック同期で入力される。
【００４４】
これに対して、ブロック単位での読み出しは、１ブロック分のデータがフィールド毎に２つのバンクに分割されて記録されているため、図８に示すように、８画素毎にバンク０とバンク１から交互にデータを読み出すことにより、ブロック単位のデータを連続クロックで読み出す。ただし、ＳＤＲＡＭからは連続クロックで、バンク０，１，０，１，０の順でデータを読み出すため、Ｙ１，Ｙ４，Ｃｒ，Ｃｂのブロックについては、ブロックデータの第１フィールドと第２フィールドの順番が入れ換わって出力される。このため、例えばシフトレジスタなどを用いて８画素単位で第１フィールドのデータと第２フィールドのデータを入れ換える必要がある。
【００４５】
実際には、ＳＤＲＡＭからのデータの読み出しは図９に示すタイミングで行う。図９の場合、ＲＯＷアドレスの入力から３ＣＫ後にＣＯＬアドレスが入力され、さらに３ＣＫ（レイテンシ）後に連続４個のデータがクロック同期で出力される。また、デシャフリング時のＳＤＲＡＭへのデータの入出力については、ブロック書き込みでライン読み出しになるが、アクセス方法についてはシャフリング時と同様であるため説明を省略する。
【００４６】
なお、上記実施例１では、画像データをＨＤＴＶ信号としたが、必ずしもＨＤＴＶ信号である必要はない。
また、上記実施例１では、フレームメモリに２バンク方式のメモリを用いたが必ずしも２バンク方式である必要はなく、２バンク以上の複数バンク方式のメモリであればよい。
また、上記実施例１では、画像データのブロックサイズを８画素×８ラインとしたが、必ずしも８×８である必要はなく、ｎ画素×ｍライン（ｍ，ｎ≧１）でブロッキングを行ってもよい。
また、上記実施例１ではフレーム単位でブロックシャフリングを行ったが必ずしもフレーム単位で行う必要はなくフィールド単位で行ってもよい。
さらに、上記実施例１では、ＳＤＲＡＭは４ワード単位でアドレスを生成してデータアクセスを行ったが、必ずしも４ワード単位である必要はなく、例えば８ワード単位でデータアクセスを行ってもよい。
【００４７】
また、上記実施例１ではライン単位での入出力は８ワード毎交互にバンク０とバンク１に分割して記録していたが、必ずしも８ワード単位である必要はなくｌ×８（ｌ≧１）ワード単位で切り換えればよい。
また、上記実施例１ではフィールド毎に入力するバンクを切り換えていたが、必ずしもフィールド毎に切り換える必要はなく、第１、第２フィールド共に同じバンクに記録してもよい。
また、上記実施例１では１マクロブロック分のデータがフィールド毎に２つのバンクの同一ＲＯＷアドレス上に配置されていたが、必ずしも１マクロブロック分が同一ＲＯＷアドレス上にある必要はなくフィールド毎にバンク０とバンク１にデータが分割されて記録されていればブロック単位のデータを連続クロックでアクセスすることができる。
【００４８】
実施例２．
次に本発明の実施例２を図について説明する。図１０は実施例２のメモリ制御装置のブロック回路図で、図１と同一符号はそれぞれ同一または相当部分を示している。実施例１では、図１に示すように２組の２バンクメモリを用いてシャフリングを行っているが、図１０に示すように、ラインおよびブロックデータをデータレート変換して時分割多重することにより、１組の２バンクメモリでシャフリングを行ってもよい。図１０において、３は２バンクメモリ、１１はデータレート変換回路、１２は制御回路、１３はラインアドレス発生器、１４はブロックアドレス発生器である。
【００４９】
図１１はシャフリング時の２バンクメモリ３へのデータアクセス方法を示す図である。ここでは、レート変換回路１１において映像データをサンプリング周波数５４ＭＨｚ、１６ビット幅にデータレート変換して、実時間でラインデータとブロックデータを１組の２バンクメモリ３に入出力してシャフリングを行う。
【００５０】
図１１において、レート変換回路１１に入力されるラインデータは、８ビット幅の１２：４：０のコンポーネント映像信号で、輝度信号Ｙはサンプリング周波数４０．５ＭＨｚ、色差信号Ｃｒ，Ｃｂはサンプリング周波数１３．５ＭＨｚの線順次信号で、ライン単位で連続して入力される。また、レート変換回路１１から出力されるブロックデータは、２チャンネル（ＣＨ）でサンプリング周波数２７ＭＨｚ、８ビット幅で６４画素のブロック単位で出力される。ただし、図１１（ａ）に示すように、１ブロック分のデータは連続クロックで出力され、各ブロック間には８ＣＫのブランキング期間がある。
【００５１】
一方、レート変換回路１１では、ラインデータＹおよびＣのサンプリング周波数４０．５ＭＨｚおよび１３．５ＭＨｚとブロックデータのサンプリング周波数２７ＭＨｚと整数比となるサンプリング周波数５４ＭＨｚに、ラインおよびブロックデータをレート変換して、１６ビット幅で２バンクメモリ３にデータを入力および出力する。ここで、データの入力と出力の切り換えは原則的には図１１（ｄ）に示すように３２ワード毎に行う。
【００５２】
しかし、ラインデータは、図１１（ｂ），（ｃ）に示すように１ライン分のデータが連続で入力されるが、レート変換回路１１から出力されるブロックデータには、図１１（ａ）に示すように８ＣＫのブランキング期間がある。よって、図１１に示すように、サンプリング周波数５４ＭＨｚで２８８ＣＫの間にブロックデータは４ブロック分（２５６ワード）、ラインデータは２８８ワード（それぞれＹが２１６ワード、Ｃが７２ワード）存在する。したがって、図１１（ｄ）に示すように２８８ＣＫの間にブロックデータは３２ワード（１６ビット幅）単位で４回、ラインデータは３２ワード単位で３回と４８ワード単位で１回、２バンクメモリにアクセスを行う。
【００５３】
この場合、レート変換回路１１に入力および出力されるラインデータとブロックデータのデータ数と、２バンクメモリから出力および入力されるデータ数が５４ＭＨｚ、２８８ＣＫ内で同じであるため、レート変換回路１１を構成するＦＩＦＯの容量を小さくすることができる。
【００５４】
また、図１１（ｄ）に示すようにラインデータとブロックデータの入出力の切り換え時に、１または３ＣＫの間データをアクセスしない期間を設けることができるため、２バンクメモリ３に対するデータの書き込みと読み出しが重なることがなく、メモリアクセスを安定して行うことができる。
【００５５】
次に、実施例２の動作を図１０にしたがって説明する。シャフリング時には、ライン単位での入力信号は映像信号入力端子１を介してレート変換回路１１に入力され、レート変換回路１１によってレート変換されて、２バンクメモリ３に書き込まれる。次に、２バンクメモリ３に書き込まれた１フレーム分のデータを図２〜図４に示す順で読み出すことによりブロックシャフリングを行う。２バンクメモリ３から出力されるブロックデータはレート変換回路１１によってレート変換されて映像信号出力端子２を介して出力される。
【００５６】
ここで、レート変換回路１１は、制御回路１２によって２バンクメモリ３へのリードデータとライトデータを図１１（ｄ）に示すようなタイミングで切り換えている。さらに、制御回路１１では、ラインアドレス発生器１３とブロックアドレス発生器１４の出力を選択して２バンクメモリ３へのアドレスも出力する。
【００５７】
次に、レート変換回路１１の動作について説明する。図１２はレート変換回路のブロック図である。図１２において、１５は入力セレクタ、１６はラインデータレート変換回路、１７はブロックデータレート変換回路、１８は出力セレクタである。
【００５８】
入力セレクタ１５は、シャフリング時には映像信号入力端子１からのラインデータを選択してラインデータレート変換回路１６に出力する。ラインデータレート変換回路１６は、図１３に示すように４組の８ビット幅のＦＩＦＯで構成されており、図１４（ａ）に示すような８ビット幅で入力されるＹおよびＣ信号を図１４（ｂ）に示すような１６ビット幅のデータに多重して出力する。ここで、図１３において、サンプリング周波数４０．５ＭＨｚのＹ信号はＹ入力セレクタ６０によって１画素毎交互に選択されＦＩＦＯ６２とＦＩＦＯ６３に入力される。また、１３．５ＭＨｚのＣ信号はＣ入力セレクタ６１によって１画素毎交互に選択されＦＩＦＯ６４とＦＩＦＯ６５に入力される。
【００５９】
すなわち、図１４（ａ）に示すようにＹ信号がＹ０，Ｙ１，Ｙ２，Ｙ３・・の順で入力された場合、偶数番目のデータＹ０，Ｙ２・・はＦＩＦＯ６２に、奇数番目のデータＹ１，Ｙ３・・はＦＩＦＯ６３に記憶される。同様にＣ信号は偶数番目のデータＣｒ０，Ｃｒ２・・はＦＩＦＯ６４に、奇数番目のデータＣｒ１，Ｃｒ３・・はＦＩＦＯ６５に記憶される。
【００６０】
次に、ＦＩＦＯ６２〜６５に記憶されたラインデータは図１４（ｂ）に示すようにＹは２４画素、Ｃは８画素毎交互にＹ出力セレクタ６６およびＣ出力セレクタ６７によって選択されて２バンクメモリ３に出力される。ただし、Ｙ出力セレクタ６６とＣ出力セレクタ６７の出力は１６ビット幅であるため、図１４（ｂ）に示すようにＹが１２ワード、Ｃは４ワード毎に切り換わり、サンプリング周波数は５４ＭＨｚである。
【００６１】
一方、２バンクメモリ３から出力されるブロックデータは、入力セレクタ１５を介してブロックデータレート変換回路１７に入力される。ブロックデータレート変換回路１７は、図１５に示すように２組のＦＩＦＯによって構成されており、図１６（ａ）に示すように、サンプリング周波数５４ＭＨｚ、１６ビット幅で入力されるデータを、図１６（ｂ）に示すように２７ＭＨｚ、８ビット幅で２ＣＨのデータに変換して映像信号出力端子２に出力する。
【００６２】
ブロックデータは、図１６（ａ）に示すように２バンクメモリ３から、サンプリング周波数５４ＭＨｚで４ワード（８画素）毎にブロックＢとＢ’のデータを切り換えて読み出す。ここで、ブロックＢとＢ’は、図２において１、２または３、４のように、奇数番目と偶数番目のスーパーブロック（奇数トラックと偶数トラック）のペアに含まれるブロックである。この場合、図１５において、ブロックデータは４ワード毎に入力セレクタ６８と６９に切り換えて入力され、入力セレクタ６８では、ブロックＢの１６ビット幅のデータをＦＩＦＯ７０、７１に、入力セレクタ６９では、ブロックＢ’のデータをＦＩＦＯ７２、７３に出力する。この場合、図１６（ａ）のＢ０，Ｂ２・・はＦＩＦＯ７０に、Ｂ１，Ｂ３・・はＦＩＦＯ７１に記録される。また、Ｂ０’，Ｂ２’・・はＦＩＦＯ７２に、Ｂ１’Ｂ３’・・はＦＩＦＯ７３に記録される。
【００６３】
次に、出力セレクタ７４は、サンプリング周波数２７ＭＨｚで交互にＦＩＦＯ７０と７１に記憶されたブロックＢのデータを選択して８ビット幅で出力する。また、出力セレクタ７５は、ＦＩＦＯ７０と７１に記憶されたブロックＢ’のデータを交互に選択して８ビット幅で出力する。この場合、２ＣＨで出力されるブロックＢとＢ’のデータの関係は、図１６（ｂ）に示す関係になる。
【００６４】
また、２バンクメモリ３にはＳＤＲＡＭを用いる。以下、図１１に従って、シャフリング時のＳＤＲＡＭに対するデータのアクセス方法について説明する。ここでは、ＳＤＲＡＭに入力されるデータは１６ビット幅でサンプリング周波数５４ＭＨｚにレート変換されたもので、図１１（ｄ）に示すように、８ワード毎に分割してＳＤＲＡＭのバンク０とバンク１に交互に入出力される。
【００６５】
ここで、１ライン分のデータは図１７に示すように、ＳＤＲＡＭに対して第１フィールドではバンク０，１，０，１，０の順で８ワード単位でデータを書き込み、第２フィールドではバンク１，０，１，０，１の順で８ワード単位でデータを書き込む。この場合、１マクロブロック分の画像データが同一ＲＯＷアドレス上で２つのバンクに２分割されて記録されるように、ラインデータのＲＯＷアドレスを制御する。さらに、図１６に示すように、ブロックＢとＢ’のデータを交互に読み出すために、ブロックＢとＢ’のデータも同一ＲＯＷアドレス上に記録する。このようにフィールド毎にデータを記録するバンクを切り換えることにより、ブロックデータアクセス時に８ワード毎（１６画素分のデータ）交互にＳＤＲＡＭのバンクを切り換えてデータを読み出すことが可能となる。
【００６６】
すなわち、ライン単位のデータが８ワード毎に２つのバンクに交互に記録されるため、第１フィールドの同一マクロブロック内のＹ０，Ｙ１，Ｙ３，Ｙ４ブロックはバンク０に、Ｙ２，Ｙ５，Ｃｒ，Ｃｂブロックはバンク１の同一ＲＯＷアドレス上に記録される。一方、第２フィールドでは、それぞれ第１フィールドと逆のバンクの同一ＲＯＷアドレス上に記録される。さらに、ブロック読み出し時に対となるトラックのマクロブロックも、同一ＲＯＷアドレス上に記録される。このため、ラインアドレスは８ワード（１６画素）毎に切り換わるが、バンク０とバンク１のアドレスは、バンクアドレスの１ビットが異なるだけである。したがって、ラインアドレス発生回路１３では、１６ワードに１回ＲＯＷアドレスを更新すればよいため、比較的簡単なアルゴリズムで構成できる。また、ＳＤＲＡＭ上のアドレスマップも、１マクロブロック分のデータが同一ＲＯＷアドレス上に配置されるため、アドレスマップも単純なものとなる。
【００６７】
図１８に、２０４８ＲＯＷ×２５６ＣＯＬ×２バンク×１６ビット（１６Ｍｂｉｔ）のＳＤＲＡＭに対する、１スーパーブロック分のメモリマップ（ＲＯＷアドレスが０〜２７）を示す。図１８では、同一ＲＯＷアドレス上にトラック１〜４までの同一番号のマクロブロックが記録されている。したがって、ブロック読み出し時に対となるトラック１と２およびトラック３と４のマクロブロックが同一アドレス上に記録されている。
【００６８】
これに対して、ブロック単位での読み出しは、１ブロック分のデータがフィールド毎に２つのバンクに分割して記録されているため、図１９に示すように、８ワード毎にバンク０とバンク１から交互にデータを読み出すことによって行う。この場合、ブロックデータは、図１８に示すようにブロック読み出し時に対となるマクロブロック分のデータが同一ＲＯＷアドレス上に配置されているために、ブロックデータのＲＯＷアドレスは、２マクロブロック分のデータをアクセスする間は変化しないため、ブロックアドレス発生回路１４のアルゴリズムが簡単で、消費電力も小さくすることができる。ただし、連続クロックで、バンク０，１，０，１の順でデータを読み出すため、Ｙ２，Ｙ５，Ｃｒ，Ｃｂのブロックについては、第１フィールドと第２フィールドの順番が入れ換わる。このため、ブロックデータレート変換回路１７によって第１フィールドのデータと第２フィールドのデータを入れ換える必要がある。
【００６９】
また、ＳＤＲＡＭへのデータの入出力は、図１１に示すように３２ワードまたは４８ワード毎に読み出しと書き込みを切り換える。図１１（ｄ）よりライトとリードの間には３ＣＫ、リードとライトの間には１ＣＫ分のブランク期間が存在する。実際には、ＳＤＲＡＭへのデータの書き込みは、図２０および図２１に示すようなタイミングで行う。図２０に示すようにレイテンシが３の場合、ＳＤＲＡＭのリード時には、ＣＯＬアドレスが入力されてから３ＣＫ遅れてデータが出力される。ここで、書き込みデータと読み出しデータ間のブランク期間を２ＣＫにした場合、図２０においてリード時のＲＯＷアドレス入力タイミングを１ＣＫ前にずらす必要があるが、ライト時のＣＯＬアドレス入力と重なるために実現できない。さらに、ＲＯＷアドレスの入力を１ＣＫ前にずらした場合は、バンク０のプリチャージに必要な時間を満たさなくなる（図２０の場合７０ｎｓ必要である）。このため、図２０ではライト動作からリード動作に変わる間に３ＣＫのブランク期間を設ける。
【００７０】
これに対して、ＳＤＲＡＭへのデータライトは、ＣＯＬアドレス入力と同時タイミングで開始するため、図２１に示すように、リード動作からライト動作に変わる間に１ＣＫのブランク期間を設ける。この場合、ブランク期間を２ＣＫとしてもよいが、ライトコマンドのサイクルが奇数となる。しかし、ＳＤＲＡＭの種類によってはライトコマンドのサイクルが偶数である必要があるため、ブランク期間は１ＣＫとする。以上の様な理由で、図１１（ｄ）に示すようにＳＤＲＡＭのリード動作からライト動作に変わる間に１ＣＫ、ライト動作からリード動作に変わる間に３ＣＫのブランク期間を設けてある。また、デシャフリング時の動作については、ＳＤＲＡＭに対してブロック書き込みでライン読み出しになるが、シャフリング時と同様であるため説明を省略する。
【００７１】
一方、映像信号入力端子１からフィールド単位で入力されるデータには、ラインデータが存在しない垂直ブランキング期間が存在する。ここで、垂直ブランキング期間にはラインデータが存在しないため、図１１（ｄ）においてＳＤＲＡＭへのライトデータが存在しない。このため、垂直ブランキング期間に、図１１（ｄ）のラインデータをアクセスするサイクル中にＳＤＲＡＭのリフレッシュを行うことにより、ＳＤＲＡＭへのデータの入出力と重なることなくリフレッシュを実行することができる。
【００７２】
上記実施例２では、フレームメモリに２バンク方式のメモリを用いているが必ずしも２バンクである必要はなく、複数バンク方式のメモリであればよい。
また、上記実施例２ではＳＤＲＡＭのレイテンシを３としていたが必ずしも３である必要がなく、２または１としてもよい。例えば、レイテンシが２の場合は、リード動作からライト動作に変わる場合もライトからリードに変わる場合もブランク期間は２ＣＫで実現できる。
また、上記実施例２ではペアとなるスーパーブロック内の同一位置に存在するマクロブロックが同一ＲＯＷアドレス上に配置されていたが、少なくとも１マクロブロック分のデータが同一ＲＯＷアドレス上に記録されていればよい。
【００７３】
実施例３．
次に、本発明の実施例３を図について説明する。図２２は実施例３のラインデータの記録方法を示した図である。実施例２では、ラインデータを図１７に示すように、フィールド毎にＳＤＲＡＭに記録するバンクを切り換えて１ライン分のデータを記録していたが、図２２に示すようにトラック毎に切り換えてもよい。すなわち、図２および図３に示すように１トラックの垂直方向は３マクロブロックで構成されているため、２４ライン毎にＳＤＲＡＭに記録するバンクを切り換える。
【００７４】
ＳＤＲＡＭへのデータアクセスは、実施例２と同様に、図１１に示すタイミングで行う。ここで、図２２では、１ライン分のデータをＳＤＲＡＭに対して奇数トラックではバンク０，１，０，１，０の順で、偶数トラックではバンク１，０，１，０，１の順でそれぞれ８ワード単位にデータを分割して書き込む。この場合、１マクロブロック分の画像データが同一ＲＯＷアドレス上に２つのバンクに２分割されて記録されるように、ライン単位で入力される画像データのＲＯＷアドレスを制御する。さらに、奇数トラックと偶数トラックのデータを交互に読み出すため、奇数トラックと偶数トラックのデータを同一ＲＯＷアドレス上に記録する。
【００７５】
すなわち、ライン単位のデータが８ワード毎に２つのバンクに交互に入力されるため、奇数トラックの同一マクロブロック内のＹ０，Ｙ１，Ｙ３，Ｙ４ブロックはバンク０に、Ｙ２，Ｙ５，Ｃｒ，Ｃｂブロックはバンク１の同一ＲＯＷアドレス上に記録される。一方、偶数トラックでは奇数トラックと逆のバンクの同一ＲＯＷアドレス上に記録される。さらに、ブロック読み出し時に対となる奇数トラックと偶数トラックのマクロブロックも、同一ＲＯＷアドレス上に記録される。このように、トラック毎にデータを記録するバンクを切り換えることにより、ブロックデータアクセス時に８ワード毎交互にＳＤＲＡＭのバンクを切り換えてデータを読み出すことが可能となる。
【００７６】
これに対して、ブロック単位での読み出しは、図２３に示すように、８ワード毎に２つのトラックのデータをバンク０とバンク１から交互に読み出す。ただし、連続クロックで、バンク０，１，０，１，０の順でブロックデータを読み出すため、Ｙ０，Ｙ１，Ｙ３，Ｙ４のブロックについては奇数トラックのデータが先に出力されるが、Ｙ２，Ｙ５，Ｃｒ，Ｃｂのブロックについては、偶数トラックデータが先に出力される。したがって、ＳＤＲＡＭの出力をブロックデータレート変換回路１７によって８ワード単位で偶数トラックのデータと奇数トラックのデータを並び換えて、図１１（ａ）に示す形式でブロックデータを出力する。なお、ＳＤＲＡＭへのデータ入出力タイミングは、実施例２と同じであるので説明を省略する。
【００７７】
なお、上記実施例３では、トラック毎にライン単位のデータをＳＤＲＡＭに記録するバンクを切り換えていたが、必ずしもトラック毎である必要はなく、ｊライン（ｊ≧１）毎に切り換えればよい。
【００７９】
【発明の効果】
請求項１の発明によれば、所定のバンク分割基準に基づき、ディジタル映像信号におけるブロックデータ対応部分が複数のバンクそれぞれに書き込まれるため、ブロックデータの読み出し時に上記所定のバンク分割基準に則してバンクを切り換えることにより連続的に読み出すことができる。
加えて、請求項１の発明におけるデータレート変換手段はデータレート変換対象となるディジタル映像信号及びブロックデータの切り換えを１水平ライン周期より短い周期で行うため、複数バンク方式のメモリとして１組のフレームメモリ相当のメモリを用いてブロックシャフリングを実現できる。
【００８０】
また、請求項２の発明によれば、データレート変換手段は、ディジタル映像信号のラインデータ及びブロックデータそれぞれの入出力レートと整数比の関係にあるデータレートで変換するため、データレート変換を行うメモリの容量を小さくすることができる。
【００８１】
また、請求項３の発明によれば、複数バンク方式のメモリに対するラインデータの入出力とブロックデータの入出力との切り換え時にデータアクセスをしない期間を設けるようにしたので、複数バンク方式のメモリに対するデータの入出力が重なることがない。
【００８２】
また、請求項４の発明によれば、ブロックデータのうち少なくとも画面上で同一位置の輝度信号と色信号とを含む部分を複数バンク方式のメモリの複数のバンクの同一ＲＯＷアドレス上に分割してマッピングするため、複数バンク方式のメモリ内のアドレスマップが簡単となり、データアクセス時にＲＯＷアドレスを変更する回数が減るため、メモリ制御装置の消費電力も小さくすることができる。
【００８４】
また、請求項５の発明によれば、所定のバンク分割基準はディジタル映像信号におけるフィールド単位に変更されるため、読み出し動作時においてフィールド変更毎にバンクを切り換えることにより連続的に読み出すことができる。
【００８５】
また、請求項６の発明によれば、垂直ブランキング期間のライン単位のデータアクセス時にメモリのリフレッシュを行うため、リフレッシュ動作がメモリに対するデータの入出力と重なることがない。
【図面の簡単な説明】
【図１】本発明の実施例１のメモリ制御装置を示すブロック図回路図である。
【図２】ブロックシャフリングの方法を示す概念図である。
【図３】スーパーブロックの構成を示す図である。
【図４】マクロブロックの構成を示す図である。
【図５】２バンクメモリの構成を示すブロック図である。
【図６】実施例１のラインデータの書き込み方法を示す図である。
【図７】実施例１のＳＤＲＡＭのデータアクセスを示す図である。
【図８】実施例１のブロックデータの読み出し方法を示す図である。
【図９】実施例１のＳＤＲＡＭのデータアクセスを示す図である。
【図１０】本発明の実施例２のメモリ制御装置を示すブロック回路図である。
【図１１】実施例２のブロックデータとラインデータの切り換えを説明する図である。
【図１２】実施例２のレート変換器の構成を示すブロック図である。
【図１３】実施例２のラインデータレート変換器の構成を示すブロック図である。
【図１４】実施例２のラインデータの書き込み方法を示す図である。
【図１５】実施例２のブロックデータレート変換器の構成を示すブロック図である。
【図１６】実施例２のブロックデータの読み出し方法を示す図である。
【図１７】実施例２のラインデータのバンク切り換えを示す図である。
【図１８】実施例２のメモリマップを示す図である。
【図１９】実施例２のブロックデータのバンク切り換えを示す図である。
【図２０】実施例２のＳＤＲＡＭのデータアクセスを示す図である。
【図２１】実施例２のＳＤＲＡＭのデータアクセスを示す図である。
【図２２】本発明の実施例３のラインデータのバンク切り換えを示す図である。
【図２３】実施例３のブロックデータのバンク切り換えを示す図である。
【図２４】従来例のメモリ制御装置を示すブロック図である。
【図２５】従来例のフレームメモリを示す図である。
【図２６】従来例の入力データのアクセスを示す図である。
【図２７】従来例の出力データのアクセスを示す図である。
【符号の説明】
３，４  ２バンクメモリ、５  入力ポート用セレクタ、６  出力ポート用セレクタ、７  アドレスセレクタ、８  ラインアドレス発生器、９  ブロックアドレス発生器、１１  レート変換回路、１２  制御回路、１３  ラインアドレス発生器、１４  ブロックアドレス発生器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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