(57)【特許請求の範囲】
【請求項１】
平行に配線された複数のワード線と、
前記複数のワード線と直交に配置される複数の主ビット線と、
前記複数のワード線と直交に配置される複数の副ビット線と、
アレイ状に配列された複数のメモリセルトランジスタとを備え、
前記複数のワード線のそれぞれが、各ワード線の一方側に沿って配置された複数のメモリセルトランジスタの各ゲート電極に接続されており、
前記複数の副ビット線のそれぞれが、各副ビット線の両側に沿ってそれぞれ配置された複数のメモリセルトランジスタのソースおよびドレインのいずれか一方にそれぞれ接続されており、
前記各主ビット線は、１本置きに配置された一対の副ビット線を、充電回路および接地レベルのいずれかに選択的に接続して充電レベルまたは接地レベルとし、
前記各メモリセルトランジスタは、情報を読み出す際に、各メモリセルトランジスタにそれぞれ接続された各副ビット線の一方が充電レベルにされるとともに他方が接地レベルとされてＯＮ状態となることにより選択され、
前記各ワード線に接続された複数のメモリセルトランジスタには、同時に選択されて情報が読み出される複数の選択メモリセルトランジスタと、相互に隣接する該選択メモリセルトランジスタの間において情報が読み出されない複数の非選択メモリセルトランジスタとが存在する、半導体記憶装置であって、
前記相互に隣接する選択メモリセルトランジスタの一方から他方に流れる電流を防止するために、該相互に隣接する選択メモリセルトランジスタの間に存在する複数の非選択メモリセルトランジスタのいずれかに接続された副ビット線が充電レベルとされ、該充電レベルとされる副ビット線と該他方の選択トランジスタの接地レベルとされる副ビット線との間に非選択トランジスタが存在し、該非選択トランジスタに接続された副ビット線が接地レベルとされることを特徴とする半導体記憶装置。
【請求項２】
前記選択メモリセルトランジスタの接地レベルとされる副ビット線と、前記非選択トランジスタに接続されて接地レベルとされる副ビット線とが、異なるスイッチ手段によってそれぞれ接地レベルに接続される請求項１記載の半導体記憶装置。
【請求項３】
前記非選択トランジスタに接続されて接地レベルとされる副ビット線と前記他方の選択トランジスタの接地レベルとされる副ビット線との間に存在する非選択メモリセルトランジスタが浮遊状態になっている、請求項１記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置が半導体読み出し専用メモリである請求項１〜３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、ビット線と仮想ＧＮＤ線を用いてメモリセルの読み出しを行うメモリアレイに関するものである。
【０００２】
【従来の技術】
従来、ＭＲＯＭ（Ｍａｓｋ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等で、ビット線と仮想ＧＮＤ線を用いてメモリセルの読み出しを行う方式がある。
【０００３】
図６は、上述した方式による従来のＭＲＯＭの概念図を示す図である。
【０００４】
図６に示す従来のメモリアレイは、隣接するビット線と仮想ＧＮＤ線の間にＭＯＳＦＥＴ（以後、メモリアレイ上の２値の情報を記憶することができるＭＯＳＦＥＴをメモリセルトランジスタと呼ぶ）が配置され、ビット線と仮想ＧＮＤ線に直交する形でメモリセルトランジスタのゲート電極に接続されるワード線が配置される。ひとつのワード線に複数個のメモリセルトランジスタが接続され、メモリセルの面積効率を上げている。
【０００５】
このメモリセルトランジスタの閾値が高いトランジスタ（ゲート電極となるワード線からある電圧を加えてもＯＮ状態とならない、つまりＯＦＦ状態であるＯＦＦトランジスタ）と閾値が低いトランジスタ（ゲート電極となるワード線からある電圧を加えるとＯＮ状態となるＯＮトランジスタ）の２種類のトランジスタを製造段階で作製し、２値の情報を記憶させる。
【０００６】
従来のメモリアレイにおける読み出し動作では、読み出すべきトランジスタに接続されるビット線が充電され、読み出すべきトランジスタに接続される仮想ＧＮＤ線がＧＮＤにされる。そのような電位の状態で、ＯＮトランジスタとＯＦＦトランジスタの違いをセンス回路にて読み出し、トランジスタに記憶されている情報が判定される。
【０００７】
一般に、これらのメモリアレイを高速に読み出す方式として、階層ビット線方式が知られている。この階層ビット線方式のメモリアレイは、主ビット線と副ビット線で構成され、この主ビット線と副ビット線を接続するバンクトランジスタと呼ばれるトランジスタが存在する。
【０００８】
主ビット線は主に金属層にて配線され、副ビット線は主に拡散層にて配線される。この副ビット線の拡散層がそれぞれのメモリセルトランジスタのソース・ドレインを形成する。バンクトランジスタ内にあるワード線ＷＬ１からＷＬｎをゲート電極とするメモリセル群をバンクといい、メモリセルの面積効率を上げるため、主ビット線にはバンク単位でバンクトランジスタを介して複数の副ビット線が接続されている。この主ビット線を介してのバンク単位でメモリセルをアクセスすることにより高速読み出しが可能となる。
【０００９】
図７は、階層ビット線方式のメモリアレイ回路を示す図である。
【００１０】
図７に示すように、バンクトランジスタＢＫ１−１等はバンク選択線ＢＫＬ１等にて選択される。主ビット線ＭＢ２等はバンクトランジスタＢＫ１−１を通じて副ビット線ＳＢ４等に接続される。これらのメモリアレイの主ビット線は、読み出しブロックを選択するブロック選択回路、充電・ＧＮＤ選択回路、および充電・センス回路等に接続される。
【００１１】
充電・ＧＮＤ選択回路や充電・センス回路は複数のブロック選択回路に接続される場合もある。
【００１２】
以下に、図７に示すメモリアレイ回路の動作を説明する。
【００１３】
メモリセルトランジスタＭ４から情報が読み出される場合を考える（トランジスタＭ４を選択トランジスタとする）。
【００１４】
トランジスタＭ４のゲートに接続されているワード線ＷＬ０がＨレベルにされ、その他のワード線（ＷＬｎ）がＬレベルにされる。トランジスタＢＫ１−１をＯＮトランジスタにするため、バンク線ＢＫＬ１がＨレベルにされ、トランジスタＢＫ３−２をＯＮトランジスタにするため、バンク線ＢＫＬ３がＨレベルにされ、バンク線ＢＫＬ２およびバンク線ＢＫＬ４がＬレベルにされる。
【００１５】
すると、トランジスタＭ４には（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）と（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）という電流経路ができる。トランジスタＭ４がＯＮトランジスタの場合、線ＢＳＥＬ２がＨレベルにされ、線ＶＧＳＥＬ１がＨレベルにされ、線ＢＬＯＣＫＳＥＬ１がＨレベルにされ、線ＢＳＥＬ１がＬレベルにされ、線ＶＧＳＥＬ２がＬレベルにされると、選択ビット線ＭＢ２が充電レベルにされ、選択仮想ＧＮＤ線ＭＢ３がＧＮＤレベルにされ、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）という経路で電流が流れる。
【００１６】
選択ビット線ＭＢ２からトランジスタＴＲ１を介して接続されるセンス回路１にて、選択ビット線ＭＢ２の充電レベルの変化等で選択トランジスタＭ４がＯＮトランジスタであることが判定される。
【００１７】
しかしながら、選択トランジスタＭ４がＯＦＦトランジスタであり、トランジスタＭ４の隣の非選択メモリセルトランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合、それぞれのトランジスタのゲート線であるワード線ＷＬ０が共通であることより、たとえトランジスタＭ４がＯＦＦトランジスタであっても、トランジスタＭ３、トランジスタＭ２、トランジスタＭ１へとトランジスタを経由する電流経路ができてしまう。
【００１８】
つまり、選択ビット線ＭＢ２が充電レベルにされる場合、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ３）−（Ｍ２）−（Ｍ１）…という経路で電流が流れてしまう。この電流経路にて流れる電流を回り込み電流Ｉ１とする。この結果、選択トランジスタＭ４がＯＦＦトランジスタにも関わらず、あたかも選択トランジスタＭ４がＯＮトランジスタと同じようにふるまってしまう。このようなふるまいを防止するため、従来の回路では、非選択ビット線や非選択仮想ＧＮＤ線を充電レベルにする方法がとられている。
【００１９】
図７に示す回路では、非選択ビット線ＭＢ０、非選択仮想ＧＮＤ線ＭＢ１を充電レベルにする。その結果、バンクトランジスタを介して線ＳＢ０、線ＳＢ１が充電レベルとなる。このようにすると、トランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合でも、選択トランジスタＭ４を読み出す場合の回り込み電流Ｉ１はなくなり、選択トランジスタＭ４のＯＮトランジスタとＯＦＦトランジスタで選択ビット線ＭＢ２のふるまいに変化が起こり、安定した選択メモリセルの読み出し動作が可能となる。
【００２０】
【発明が解決しようとする課題】
しかしながら、回り込み電流Ｉ１を防止するための非選択ビット線と非選択仮想ＧＮＤ線を充電する方式は、同時に選択トランジスタがＯＮトランジスタの場合の読み出しマージンを減らす。これらの問題を解決するため、メモリトランジスタとバンクトランジスタの接続方式を工夫した提案もされている（特開平１０−１１９９１号公報）。
【００２１】
以下に、回り込み電流についてさらに、図７に示す回路を用いて説明する。
【００２２】
トランジスタＭ４を読み出す場合、選択ビット線ＭＢ２が充電レベルとなり、選択仮想ＧＮＤ線ＭＢ３がＧＮＤレベルになる。非選択ビット線と非選択ＧＮＤ線が充電されるので、非選択ビット線ＭＢ０、非選択仮想ＧＮＤ線ＭＢ１が充電レベルとなることを説明したが、同時に非選択ビット線ＭＢ４と非選択仮想ＧＮＤ線ＭＢ５も充電される。
【００２３】
選択トランジスタＭ４の隣の非選択トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８等がＯＮトランジスタの場合、非選択ビット線ＭＢ４と非選択ＧＮＤ線ＭＢ５がそれぞれのバンクトランジスタを通じて線ＳＢ８およびＳＢ９が充電レベルとなり、（ＳＢ８）−（Ｍ７）−（Ｍ６）−（Ｍ５）−（Ｍ４）−（ＳＢ４）へと電流経路ができてしまう。
【００２４】
この電流経路にて流れる電流を回り込み電流Ｉ２とする。選択トランジスタＭ４がＯＮトランジスタの場合、この回り込み電流Ｉ２は（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）へと流れる選択ビット線ＭＢ２の読み出し電流を減少させる。この読み出し電流の減少はメモリセル読み出し速度を遅くすることだけでなく、選択メモリセルトランジスタの読み出し誤りといった可能性も考えられる。
【００２５】
また、一回の読み出し動作で、複数のメモリセルトランジスタの同時読み出しを行うのが一般的であるが、図７に示す回路の場合、トランジスタＭ４の読み出しと同時にトランジスタＭ１２の読み出しも可能となっている。このトランジスタＭ１２の読み出しに対するトランジスタＭ４の回り込み電流Ｉ１に相当する回り込み電流を防止する充電が、非選択ビット線ＭＢ４と非選択仮想ＧＮＤ線ＭＢ５の充電に相当する。
【００２６】
したがって、非選択ビット線ＭＢ４と非選択仮想ＧＮＤ線ＭＢ５の充電はトランジスタＭ４がＯＮトランジスタの場合、読み出し電流を減少させているが、トランジスタＭ１２がＯＦＦトランジスタの場合の読み出しを考えた場合、必要不可欠な充電となっている。その例を図８に示す。図８は、メモリアレイ回路におけるワード線に接続されたトランジスタを示す図である。
【００２７】
トランジスタＭ１２とトランジスタＭ４の間の非選択トランジスタを増加させて、非選択ビット線と非選択ＧＮＤ線の充電を最低限必要な充電にして、上記説明の選択ビット線に流れ込む回り込み電流Ｉ２に相当する電流を減らすことも可能であるが、根本的に回り込み電流Ｉ２に相当する電流はなくならない。
【００２８】
つまり、トランジスタＭ１２とトランジスタＭ４の間の非選択トランジスタがすべてＯＮトランジスタの場合、トランジスタＭ１２がＯＦＦトランジスタの場合の読み出しに必要不可欠な充電は、トランジスタＭ４がＯＮトランジスタの場合の読み出し電流にとって、回り込み電流Ｉ２に相当する電流を減少させるだけで、トランジスタＭ４のＯＮトランジスタ読み出し電流を減少させていることは変わらない。以後、この回り込み電流Ｉ２に相当する電流を読み出し寄生電流と呼ぶ。
【００２９】
特開平１０−１１９９１号公報に示す半導体記憶装置３００を図９を用いて説明する。
【００３０】
図９は、従来の導体記憶装置３００を示す図である。
【００３１】
半導体記憶装置３００では、隣り合う主ビット線に接続されるバンクトランジスタが、バンク選択線に対して逆配置となっている。メモリセルトランジスタＭ４を選択する場合、選択ビット線はＢＳ４となり、選択仮想ＧＮＤ線はＢＳ３となる。この時、非選択のビット線ＢＳ１が充電レベルとなっているため、非選択メモリセルトランジスタＭ２、Ｍ３を通って選択仮想ＧＮＤ線ＢＳ３へ電流が流れてしまう。しかし、この電流は２つの非選択メモリセルトランジスタＭ２およびＭ３を通って選択仮想ＧＮＤ線ＢＳ３へ電流が流れているため、読み出し寄生電流を少なくすることが可能になる。
【００３２】
しかしながら、特開平１０−１１９９１号公報に示す半導体記憶装置の場合も、選択ビット線に流れ込むこの読み出し寄生電流を減少させているが、読み出し寄生電流は発生している。
【００３３】
本発明は、上記問題点を鑑み、この選択ビット線に流れ込む読み出し寄生電流を減少させるのではなく、完全になくした半導体装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の半導体記憶装置は、平行に配線された複数のワード線と、前記複数のワード線と直交に配置される複数の主ビット線と、前記複数のワード線と直交に配置される複数の副ビット線と、アレイ状に配列された複数のメモリセルトランジスタとを備え、前記複数のワード線のそれぞれが、各ワード線の一方側に沿って配置された複数のメモリセルトランジスタの各ゲート電極に接続されており、前記複数の副ビット線のそれぞれが、各副ビット線の両側に沿ってそれぞれ配置された複数のメモリセルトランジスタのソースおよびドレインのいずれか一方にそれぞれ接続されており、前記各主ビット線は、１本置きに配置された一対の副ビット線を、充電回路および接地レベルのいずれかに選択的に接続して充電レベルまたは接地レベルとし、前記各メモリセルトランジスタは、情報を読み出す際に、各メモリセルトランジスタにそれぞれ接続された各副ビット線の一方が充電レベルにされるとともに他方が接地レベルとされてＯＮ状態となることにより選択され、前記各ワード線に接続された複数のメモリセルトランジスタには、同時に選択されて情報が読み出される複数の選択メモリセルトランジスタと、相互に隣接する該選択メモリセルトランジスタの間において情報が読み出されない複数の非選択メモリセルトランジスタとが存在する、半導体記憶装置であって、前記相互に隣接する選択メモリセルトランジスタの一方から他方に流れる電流を防止するために、該相互に隣接する選択メモリセルトランジスタの間に存在する複数の非選択メモリセルトランジスタのいずれかに接続された副ビット線が充電レベルとされ、該充電レベルとされる副ビット線と該他方の選択トランジスタの接地レベルとされる副ビット線との間に非選択トランジスタが存在し、該非選択トランジスタに接続された副ビット線が接地レベルとされることを特徴とし、そのことにより上記目的が達成される。
【００３５】
前記選択メモリセルトランジスタの接地レベルとされる副ビット線と、前記非選択トランジスタに接続されて接地レベルとされる副ビット線とが、異なるスイッチ手段によってそれぞれ接地レベルに接続されてもよい。
【００３６】
前記非選択トランジスタに接続されて接地レベルとされる副ビット線と前記他方の選択トランジスタの接地レベルとされる副ビット線との間に存在する非選択メモリセルトランジスタが浮遊状態になっていてもよい。
【００３７】
前記半導体記憶装置が半導体読み出し専用メモリであることが好ましい。
【００３８】
本発明の半導体記憶装置は選択仮想ＧＮＤ線又は充電される非選択ビット線と非選択仮想ＧＮＤ線の間に選択仮想ＧＮＤ線とは別にＧＮＤレベルとなる非選択ビット線または、非選択仮想ＧＮＤ線を設け、（以下このＧＮＤレベルとなる非選択ビット線または、非選択仮想ＧＮＤ線を非選択ダミービット線、非選択ダミー仮想ＧＮＤ線と呼ぶ。）、読み出し寄生電流をその非選択ダミー仮想ＧＮＤ線又は、非選択ダミービット線に流し込み、選択ビット線、選択仮想ＧＮＤ線に読み出し寄生電流を流さない。
【００３９】
以下、作用を説明する。
【００４０】
本発明の半導体記憶装置は、選択ビット線に流れ込む読み出し寄生電流が無くなるので、選択ビット線の読み出し電流が増加し、安定したメモリセルの読み出し動作を実現するだけでなく、高速な読み出し動作が図れる。また、選択ビット線の読み出し電流が増加するので、主ビット線に接続するバンク数を増やす事が可能となり、メモリ分割を減らして、チップサイズ縮小を行うことも可能となる。
【００４１】
【発明の実施の形態】
図面を参照し、本発明を説明する。
【００４２】
（実施形態１）
以下に、本発明の実施形態１における半導体記憶装置を図１および図２を用いて説明する。
【００４３】
図１は、実施形態１における半導体記憶装置において、非選択ダミー仮想ＧＮＤ線に読み出し寄生電流を流し込み、読み出しビット線、読み出し仮想ＧＮＤ線に読み出し寄生電流が流れなくなる様子の概念を示す図である。図２は、実施形態１における半導体記憶装置１００を示す図である。
【００４４】
図２に示す半導体記憶装置１００は、メモリアレイ、ブロック選択回路、充電・ＧＮＤ選択回路、充電・センス回路等を備えている。充電・ＧＮＤ選択回路や充電・センス回路は、複数のブロック選択回路に接続することも可能である。半導体記憶装置１００のメモリアレイのバンク構成は、図７に示すバンク構成と同じである。
【００４５】
半導体記憶装置１００の充電・ＧＮＤ選択回路は、従来の充電・ＧＮＤ選択回路と異なる動作を行い、具体的には、メモリアレイのビット線と仮想ＧＮＤ線の制御を行う。
【００４６】
以下に、図２に示す半導体記憶装置１００の動作におけるメモリセルトランジスタＭ４の読み出しの場合を説明する。
【００４７】
ここで、トランジスタＭ４が選択された選択トランジスタとする。トランジスタＭ４と同時に読み出せるトランジスタはトランジスタＭ２０とする。
【００４８】
トランジスタＭ４のゲートに接続されているワード線ＷＬ０がＨレベルとなり、その他のワード線（ＷＬ０以外のＷＬｎ）がＬレベルになる。トランジスタＢＫ１−１をＯＮトランジスタにするため、バンク線ＢＫＬ１がＨレベルになり、ＢＫ３−１トランジスタをＯＮトランジスタにするため、バンク線ＢＫＬ３がＨレベルになり、線ＢＫＬ２およびＢＫＬ４がＬレベルになる。すると、トランジスタＭ４には（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ３−１）−（ＭＢ３）という電流経路ができる。この電流経路がトランジスタＭ４の読み出し電流経路となる。
【００４９】
次に、ブロック選択回路の線ＢＬＯＣＫＳＥＬ１がＨレベルになり、充電・ＧＮＤ選択回路の線ＶＧＳＥＬ１およびＶＧＳＥＬ４がＬレベルになり、線ＶＧＳＥＬ２およびＶＧＳＥＬ３がＨレベルになり、線ＮＢＳＥＬ１、ＢＳＥＬ２、ＢＳＥＬ３、ＮＢＳＥＬ３、ＢＳＥＬ４、およびＮＢＳＥＬ４がＬレベルになり、線ＢＳＥＬ１およびＮＢＳＥＬ２がＨレベルになる。この時、ビット線、仮想ＧＮＤ線の状態は、主ビット線ＭＢ０、ＭＢ１、ＭＢ７、ＭＢ８、およびＭＢ９が充電レベルとなり、主ビット線ＭＢ２およびＭＢ１０が充電レベルになり、さらに、主ビット線ＭＢ２およびＭＢ１０がセンス回路接続状態となり、主ビット線ＭＢ３、ＭＢ５、ＭＢ１１がＧＮＤレベルとなり、主ビット線ＭＢ４、ＭＢ６がフローティング状態となる。
【００５０】
この時の副ビット線の様子を図３に示す。図３は、ワード線ＷＬ０に接続されたトランジスタＭ０〜Ｍ２０を示す図である。
【００５１】
選択トランジスタがＭ４、それに対する本発明の非選択ダミー仮想ＧＮＤ線が線ＳＢ９になる。線ＳＢ１３、ＳＢ１６、およびＳＢ１７の充電は、トランジスタＭ４と同時に読み出されるトランジスタＭ２０のＯＦＦトランジスタ時における図７に示す回路の回り込み電流Ｉ１に相当する電流を防ぐのに必要な充電である。
【００５２】
しかし、線ＳＢ１３、ＳＢ１６、およびＳＢ１７への充電は同時に、トランジスタＭ４の読み出し寄生電流の原因であるが、本発明の非選択ダミー仮想ＧＮＤ線ＳＢ９にこの読み出し寄生電流が流れ、トランジスタＭ４に対しては、読み出し寄生電流がなくなる。
【００５３】
なお、図３に示す例では、線ＳＢ１３、ＳＢ１６、ＳＢ１７というように３つの線を充電しているが、回り込み電流Ｉ１に相当する電流を防げれば、１つ又は２つの線が充電されてもよい。その場合、図２に示す充電・ＧＮＤ選択回路等の変更が必要である。又、図２に示す充電・ＧＮＤ選択回路や充電・センス回路等は本発明の非選択ダミー仮想ＧＮＤや、非選択ダミービットに相当する機能が実現できる回路であれば別の回路でも良い。
【００５４】
上述したように、本実施形態においては、図２に示すように選択仮想ＧＮＤ線ＳＢ５がＧＮＤレベルの主ビット線ＭＢ３に電気的に接続され、また、非選択ダミー仮想ＧＮＤ線ＳＢ９がＧＮＤレベルの主ビット線ＭＢ３に電気的に接続される。このように、選択仮想ＧＮＤ線ＳＢ５と非選択ダミー仮想ＧＮＤ線ＳＢ９は異なる経路でＧＮＤレベルとなるため、図１に示すように読み出し寄生電流は非選択ダミー仮想ＧＮＤ線ＳＢ９にのみ流れ、選択仮想ＧＮＤ線ＳＢ５での読み出し寄生電流の発生が防止される。
【００５５】
なお、本実施形態では、メモリセルトランジスタから情報を読み出す時に、選択仮想ＧＮＤ線と非選択ダミー仮想ＧＮＤ線の間に、非選択仮想ＧＮＤ線または非選択仮想ビット線が配置されている。この場合、非選択仮想ＧＮＤ線または非選択仮想ビット線が浮遊状態である必要がある。
【００５６】
これは、選択仮想ＧＮＤ線ＳＢ５と非選択ダミー仮想ＧＮＤ線ＳＢ９は異なる経路でＧＮＤレベルとなっているにもかかわらず、選択仮想ＧＮＤ線と非選択ダミー仮想ＧＮＤ線の間で、充電されている、非選択仮想ＧＮＤ線または非選択仮想ビット線が存在していると、読み出し寄生電流が発生するためである。図２では、選択仮想ＧＮＤ線ＳＢ５と非選択ダミー仮想ＧＮＤ線ＳＢ９の間の線ＳＢ６、ＳＢ７、ＳＢ８が浮遊状態となる。
【００５７】
（実施形態２）
以下に、本発明の実施形態２における半導体記憶装置２００を図４を用いて説明する。
【００５８】
図４は、実施形態２における半導体記憶装置２００を示す図である。
【００５９】
図４に示すメモリアレイには、図２に示すメモリアレイにバンクトランジスタＬＢＫ１−１等が追加されている。このため、図４に示すメモリアレイでは、図２に示すメモリアレイに比べて、主ビット線の本数が減っている。
【００６０】
主ビット線と副ビット線の接続は、バンクトランジスタＬＢＫ１−１およびＢＫ１−１等に接続され、仮想ＧＮＤ線はバンクトランジスタＢＫ３−１等の１つのバンクトランジスタにて接続される。
【００６１】
以下に、半導体記憶装置２００の動作におけるメモリセルトランジスタＭ４の読み出しの場合を説明する。トランジスタＭ４が選択された選択トランジスタとする。なお、トランジスタＭ４と同時に読み出せるトランジスタはトランジスタＭ２０とする。
【００６２】
トランジスタＭ４のゲートに接続されているワード線ＷＬ０がＨレベルとなり、その他のワード線（ＷＬ０以外のＷＬｎ）がＬレベルとなる。トランジスタＬＢＫ１−１、ＢＫ１−１、ＢＫ３−１をＯＮトランジスタにするため、線ＬＢＫＬ１、バンク線ＢＫＬ１、およびバンク線ＢＫＬ３がＨレベルとなり、線ＬＢＫＬ２、バンク線ＢＫＬ２、およびバンク線ＢＫＬ４がＬレベルとなる。
【００６３】
すると、トランジスタＭ４には（ＭＢ０）−（ＬＢＫ１−１）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ３−１）−（ＭＢ２）という電流経路ができる。この電流経路がトランジスタＭ４の読み出し電流経路となる。
【００６４】
次に、ブロック選択回路の線ＢＬＯＣＫＳＥＬ１がＨレベルとなり、充電・ＧＮＤ選択回路の線ＶＧＳＥＬ１およびＶＧＳＥＬ４がＬレベルとなり、線ＶＧＳＥＬ２、線ＶＧＳＥＬ３がＨレベルとなり、線ＢＳＥＬ１がＬレベルとなり、線ＢＳＥＬ２がＨレベルとなる。この時、各ビット線、仮想ＧＮＤ線の状態は、主ビット線ＭＢ３、ＭＢ５、およびＭＢ７が充電レベルとなり、主ビット線ＭＢ０および主ビット線ＭＢ６が充電レベルとなり、さらに主ビット線ＭＢ０および主ビット線ＭＢ６がセンス回路接続状態となり、主ビット線ＭＢ２、主ビット線ＭＢ４および主ビット線ＭＢ８がＧＮＤレベルとなる。
【００６５】
この時の副ビット線の様子を図５に示す。図５は、ワード線ＷＬ０に接続されたトランジスタＭ０〜Ｍ２０を示す図である。
【００６６】
図５で、選択トランジスタがＭ４、それに対する本発明の非選択ダミー仮想ＧＮＤ線が線ＳＢ９となる。
【００６７】
上述した実施形態１および実施形態２では、非選択ダミー仮想ＧＮＤ線を用いて、読み出し寄生電流を選択トランジスタに流れないようにしているが、非選択ダミー仮想ＧＮＤ線の代わりに非選択ダミービット線が用いられてもよい。また、本発明を実施する場合、上述したバンク構成に限られず、他のバンク構成であっても、本発明を実施することができる。また、本発明を実施する場合、上述した階層ビット線方式に限られず、他のビット線方式であっても、本発明を実施することができる。
【００６８】
【発明の効果】
従来の半導体記憶装置によって、選択ビット線の読み出し電流が選択ビット線に流れ込む、読み出し寄生電流を減少させることは可能であるが、本発明の半導体記憶装置では、選択ビット線の読み出し電流に読み出し寄生電流が流れ込まなくなり、選択ビット線の読み出し電流の増加が図れる。このことにより、安定してメモリセルから情報を読み出せるだけでなく、高速に情報を読み出すことが可能となる。
【図面の簡単な説明】
【図１】実施形態における半導体記憶装置において、非選択ダミー仮想ＧＮＤ線に読み出し寄生電流を流し込み、読み出しビット線、読み出し仮想ＧＮＤ線に読み出し寄生電流が流れなくなる様子の概念を示す図である。
【図２】実施形態における半導体記憶装置１００を示す図である。
【図３】ワード線ＷＬ０に接続されたトランジスタＭ０〜Ｍ２０を示す図である。
【図４】実施形態２における半導体記憶装置２００を示す図である。
【図５】ワード線ＷＬ０に接続されたトランジスタＭ０〜Ｍ２０を示す図である。
【図６】従来のＭＲＯＭの概念図を示す図である。
【図７】階層ビット線方式のメモリアレイ回路を示す図である。
【図８】メモリアレイ回路におけるワード線に接続されたトランジスタを示す図である。
【図９】実施形態３における半導体記憶装置３００を示す図である。
【符号の説明】
Ｍ０〜Ｍ２０      トランジスタ
ＭＢ０〜ＭＢ１１  主ビット線
ＳＢ０〜ＳＢ２１  副ビット線
ＷＬ０、ＷＬｎ    ワード線
ＴＲ１            トランジスタ
【図１】
0003582773.tif 000002
【図２】
0003582773.tif 000003
【図３】
0003582773.tif 000004
【図４】
0003582773.tif 000005
【図５】
0003582773.tif 000006
【図６】
0003582773.tif 000007
【図７】
0003582773.tif 000008
【図８】
0003582773.tif 000009
【図９】
0003582773.tif 000010