(57)【特許請求の範囲】
【請求項１】
入力データが供給される入力クロックレートで動作するシフトレジスタと、
上記シフトレジスタによる遅延出力を出力クロックレートでラッチして出力するラッチ回路群と、
出力クロックレートでフィルタ係数を順次発生する係数発生器群と、
上記ラッチ回路群によるラッチ出力と上記係数発生器群による各フィルタ係数とを乗算する乗算器群と、
上記乗算器群による乗算出力を加算合成する加算器とを備えることを特徴とするレートコンバータ。
【請求項２】
前記ラッチ回路群は、前記シフトレジスタによる遅延出力を出力クロックレートの出力クロックとその反転クロックで並列にラッチしてから、出力クロックで再ラッチして出力することを特徴とする請求項１記載のレートコンバータ。
【請求項３】
前記ラッチ回路群は、出力クロックレートの出力クロックとその反転クロックを切り換えて前記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチして出力することを特徴とする請求項１記載のレートコンバータ。
【請求項４】
前記ラッチ群は、ラッチクロック発生部が発生する出力クロックレートのラッチクロックで前記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチして出力することを特徴とする請求項１記載のレートコンバータ。
【請求項５】
入力データが供給される入力クロックレートで動作する３段のシフトレジスタと、
上記シフトレジスタによる遅延出力を出力クロックレートでラッチして出力する４個のラッチ回路と、
出力クロックレートでフィルタ係数を順次発生する４個の係数発生器と、
上記各ラッチ回路によるラッチ出力と上記各係数発生器による各フィルタ係数とを乗算する４個の乗算器と、
上記各乗算器による乗算出力を加算合成する加算器とを備えることを特徴とするダウンレートコンバータ。
【請求項６】
入力データが供給される入力クロックレートで動作する２段のシフトレジスタと、
上記シフトレジスタによる遅延出力を出力クロックレートでラッチして出力する３個のラッチ回路と、
出力クロックレートでフィルタ係数を順次発生する３個の係数発生器と、
上記各ラッチ回路によるラッチ出力と上記各係数発生器による各フィルタ係数とを乗算する３個の乗算器と、
上記各乗算器による乗算出力を加算合成する加算器とを備えることを特徴とするアップレートコンバータ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、２つ異なるクロックレートで動作するディジタル回路間でデータを受け渡しするためにデータのレートを変換するレートコンバータに関するものである。
【０００２】
【従来の技術】
一般に、２つ異なるクロックレートで動作するディジタル回路間でデータの授受を行うには、データのレートを変換するレートコンバータを必要とする。
【０００３】
例えば、１８ＭＨｚのクロックレートで動作する撮像装置のディジタル映像信号処理回路と、１３．５ＭＨｚのクロックレートで動作するＤ１期間に準拠したディジタルビデオテープレコーダのディジタル映像信号処理回路との間でディジタル映像信号の授受を行う場合には、上記撮像装置から出力されるディジタル映像信号のレートを１８ＭＨｚから１３．５ＭＨｚに変換するダウンレートコンバータや上記ディジタルビデオテープレコーダから出力されるディジタル映像信号のレートを１３．５ＭＨｚから１８ＭＨｚに変換するアップレートコンバータなどのレートコンバータが必要となる。
【０００４】
そして、従来のレートコンバータは、入力データを入力クロックレートと出力クロックレートの最小公倍数のクロックレートにアップコンバートして、フィルタをかけて間引くことにより、目的の出力クロックレートの出力データを得るものであって、上記最小公倍数のクロックレートでのフィルタリング処理を必要としていた。
【０００５】
例えば、ダウンレートコンバータでは、図１４及び図１５に示すようなフィルタリング処理によって、１８ＭＨｚのクロックレートの入力データを１３．５ＭＨｚのクロックレートの出力データに変換する。
【０００６】
すなわち、ダウンレートコンバータでは、先ず、図１４のＡに示すような１８ＭＨｚのクロックレートの入力データ｛Ｘn ｝に対して、図１４のＢに示すように、１３．５ＭＨｚのサンプルポイントとなりうる箇所に０データを挿入して、上記１８ＭＨｚと１３．５ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロックレートにアップコンバートする。これにより、周波数領域では、図１５のＡに示すように１８ＭＨｚを単位として繰り返していた周波数成分が、図１５のＢに示すように周波数特性はそのままで繰り返しの単位が５４ＭＨｚになる。
【０００７】
次に、上記５４ＭＨｚのクロックレートにデータに図１４のＣ及び図１５のＣに示すような特性のフィルタをかける。すなわち、出力クロックレートは１３．５ＭＨｚなので、サンプリング定理により５４ＭＨｚの半分の２７ＭＨｚまでの間に１３．５ＭＨｚの半分の６．７５ＭＨｚ以上の周波数成分があると１３．５ＭＨｚのクロックレートにしたときに折り返してしまい、元の周波数特性の維持出来なくなるため、６．７５ＭＨｚ以上の周波数成分を抑圧するローパスフィルタをかける。
【０００８】
ここで、６．７５ＭＨｚ以上の周波数成分を抑圧した５４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、入力データＸn ＝ｚn ・ Ｘ1 に対して、５４ＭＨｚで動作するディジタルフィルタで例えばタップ数を１２とする次の数１で示される
【０００９】
【数１】
0003544998.tif 000002
【００１０】
なる伝達関数Ｆ1(ｚ) のフィルタリング処理を施すことにより、
Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1 
Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 
Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2 
Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 
Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 
Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3 
Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3 
Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6 
Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5 
Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6 
Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5 
Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6 
Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5 
Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 
なるデータＹ1 〜Ｙ14として得ることができる。
【００１１】
そして、このようにして得られた図１４のＤ及び図１５のＤに示すような上記５４ＭＨｚのクロックレートのデータ｛Ｙn ｝から、図１４のＥに示すように１３．５ＭＨｚのクロックレートでデータを取り出すことにより、図１５のＥに示すように入力データ｛Ｘn ｝の周波数特性を最大現維持した１３．５ＭＨｚのクロックレートの出力データを得ることができる。
【００１２】
また、ダウンレートコンバータでは、図１６及び図１７に示すようなフィルタリング処理によって、１３．５ＭＨｚのクロックレートの入力データを１８ＭＨｚのクロックレートの出力データに変換する。
【００１３】
すなわち、ダウンレートコンバータにおいても、図１６のＡに示すような１３．５ＭＨｚのクロックレートの入力データ｛Ｘn ｝に対して、図１６のＢに示すように、１８ＭＨｚのサンプルポイントとなりうる箇所に０データを挿入して、上記１３．５ＭＨｚと１８ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロックレートにアップコンバートする。これにより、周波数領域では、図１７のＡに示すように１３．５ＭＨｚを単位として繰り返していた周波数成分が、図１７のＢに示すように周波数特性はそのままで繰り返しの単位が５４ＭＨｚになる。
【００１４】
次に、上記５４ＭＨｚのクロックレートにデータに図１６のＣ及び図１７のＣに示すような特性のフィルタをかける。すなわち、出力クロックレートは１８ＭＨｚなので、サンプリング定理により５４ＭＨｚの半分の２７ＭＨｚまでの間に１８ＭＨｚの半分の９ＭＨｚ以上の周波数成分があると１８ＭＨｚのクロックレートにしたときに折り返してしまい、元の周波数特性の維持出来なくなるため、９ＭＨｚ以上の周波数成分を抑圧するローパスフィルタをかける。
【００１５】
ここで、９ＭＨｚ以上の周波数成分を抑圧した５４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、入力データＸn ＝ｚn ・ Ｘ1 に対して、５４ＭＨｚで動作するディジタルフィルタで例えばタップ数を１２とする次の数２で示される
【００１６】
【数２】
0003544998.tif 000003
【００１７】
なる伝達関数Ｆ2(ｚ) のフィルタリング処理により、
Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 
Ｙ2 ＝ｋ0 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 
Ｙ3 ＝ｋ1 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 
Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・・Ｘ2 
Ｙ5 ＝ｋ3 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ11・ Ｘ2 
Ｙ6 ＝ｋ0 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 
Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 
Ｙ8 ＝ｋ2 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ10・ Ｘ3 
Ｙ9 ＝ｋ3 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ11・ Ｘ3 
Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 
Ｙ11＝ｋ1 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 
Ｙ12＝ｋ2 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ10・ Ｘ4 
Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 
Ｙ14＝ｋ0 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 
として得ることができる。
【００１８】
そして、このようにして得られた図１６のＤ及び図１７のＤに示すような上記５４ＭＨｚのクロックレートのデータ｛Ｙn ｝から、図１６のＥに示すように１８ＭＨｚのクロックレートでデータを取り出すことにより、図１７のＥに示すように入力データ｛Ｘn ｝の周波数特性を最大現維持した１８ＭＨｚのクロックレートの出力データを得ることができる。
【００１９】
【発明が解決しようとする課題】
ところで、上述のように従来のレートコンバータでは、入力データを入力クロックレートと出力クロックレートの最小公倍数のクロックレートでのフィルタリング処理を行うための高速で動作する演算処理部を必要とした。
【００２０】
ここで、１８ＭＨｚのクロックレートの入力データを１３．５ＭＨｚのクロックレートの出力データに変換するダウンレートコンバータにおいて、上述の数１に示した伝達関数Ｆ1(ｚ) のフィルタリング処理により得られえる１３．５ＭＨｚの入力クロックレートと１８ＭＨｚの出力クロックレートの最小公倍数である５４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、係数別に次の３組に分類することができる。
【００２１】
先ず、第１組は、
Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 
Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 
Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6 
Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5 
Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 
なる係数｛ｋ0 ，ｋ3 ，ｋ6 ，ｋ9 ｝を有するデータ｛Ｙ3n-1｝により構成される。
【００２２】
次の第２組は、
Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2 
Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3 
Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5 
Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6 
なる係数｛ｋ1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ｛Ｙ3n｝により構成される。
【００２３】
さらに、第３組は、
Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1 
Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 
Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3 
Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6 
Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5 
なる係数｛ｋ2 ，ｋ5 ，ｋ8 ，ｋ11｝を有するデータ｛Ｙ3n-2｝により構成される。
【００２４】
上記第１組の係数｛ｋ0 ，ｋ3 ，ｋ6 ，ｋ9 ｝を有するデータ｛Ｙ3n-1｝は、
Ｆａ（ｚ）＝ｋ0 ＋ｋ3 ・ｚ-1＋ｋ6 ・ｚ-2＋ｋ9 ・ｚ-3 
なる伝達関数Ｆａ（ｚ）の動作するディジタルフィルタにより得ることができる。また、上記第２組の係数｛ｋ1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ｛Ｙ3n｝は、
Ｆｂ（ｚ）＝ｋ1 ＋ｋ4 ・ｚ-1＋ｋ7 ・ｚ-2＋ｋ10・ｚ-3 
なる伝達関数Ｆｂ（ｚ）のディジタルフィルタにより得ることができる。さらに、上記第３組の係数｛ｋ2 ，ｋ5 ，ｋ8 ，ｋ11｝を有するデータ｛Ｙ3n-2｝は、
Ｆｃ（ｚ）＝ｋ2 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2＋ｋ11・ｚ-3 
なる伝達関数Ｆｃ（ｚ）のディジタルフィルタにより得ることができる。
【００２５】
従って、ダウンレートコンバータでは、１８ＭＨｚのクロックレートの入力データに対して、０データを挿入して最小公倍数である５４ＭＨｚのクロックレートにアップコンバートする代わりに、上記各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリング処理を行う３個のディジタルフィルタを入力クロックレートの１８ＭＨｚで並列動作させることにより、上記データ｛Ｙn ｝を算出することができる。
【００２６】
同様に、１３．５ＭＨｚのクロックレートの入力データを１８ＭＨｚのクロックレートの出力データに変換するアップレートコンバータにおいては、上述の数２に示した伝達関数Ｆ2(ｚ) のフィルタリング処理により得られえる１３．５ＭＨｚの入力クロックレートと１８ＭＨｚの出力クロックレートの最小公倍数である５４ＭＨｚのクロックレートのデータ｛Ｙn ｝を第１組の係数｛ｋ0 ，ｋ4 ，ｋ8 ｝を有するデータ｛Ｙ4n-2｝、第２組の係数｛ｋ1 ，ｋ5 ，ｋ9 ｝を有するデータ｛Ｙ4n-1｝、第３組の係数｛ｋ2 ，ｋ6 ，ｋ10｝を有するデータＹ4n、第４組の係数｛ｋ3 ，ｋ7 ，ｋ11｝を有するデータ｛Ｙ4n-3｝の４組に分類することができ、１３．５ＭＨｚのクロックレートの入力データに対して、０データを挿入して最小公倍数である５４ＭＨｚのクロックレートにアップコンバートする代わりに、
Ｆａ（ｚ）＝ｋ0 ＋ｋ4 ・ｚ-1＋ｋ8 ・ｚ-2
Ｆｂ（ｚ）＝ｋ1 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2
Ｆｃ（ｚ）＝ｋ2 ＋ｋ6 ・ｚ-1＋ｋ10・ｚ-2
Ｆｄ（ｚ）＝ｋ3 ＋ｋ7 ・ｚ-1＋ｋ11・ｚ-2
なる各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），Ｆｄ（ｚ）のフィルタリング処理を行う４個のディジタルフィルタを入力クロックレートの１３．５ＭＨｚで並列動作させることにより、上記データ｛Ｙn ｝を算出することができる。
【００２７】
しかし、このように複数のディジタルフィルタを入力クロックレートで並列動作させることにより、入力クロックレートと出力クロックレートの最小公倍数のクロックレートで高速動作するディジタルフィルタは必要なくなるのであるが、複数のディジタルフィルタが必要となる。
【００２８】
そこで、本発明は、上述の如き従来のレートコンバータの実情に鑑み、入力クロックレートと出力クロックレートの最小公倍数のクロックレートで高速動作するディジタルフィルタを必要することなく、１個のディジタルフィルタによりレートを変換することができるようにしたレートコンバータの提供を目的とする。
【００２９】
【課題を解決するための手段】
上述のようにレートコンバータは、原理的に、入力データを入力クロックレートと出力クロックレートの最小公倍数のクロックレートにアップコンバートして、フィルタをかけて間引くことにより、目的の出力クロックレートの出力データを得るものであるが、上記出力クロックレートの出力データ以外のデータを算出する必要はないので、出力クロックレートでフィルタリング処理を行って出力クロックレートの出力データを得るようにすれば、入力クロックレートと出力クロックレートの最小公倍数のクロックレートで高速動作するディジタルフィルタを必要することなく、出力クロックレートで動作する１個のディジタルフィルタによりレートを変換することができる。
【００３０】
例えば、１８ＭＨｚのクロックレートの入力データを１３．５ＭＨｚのクロックレートの出力データに変換するダウンレートコンバータでは、原理的に、１８ＭＨｚのクロックレートの入力データをアップコンバートした入力クロックレートと出力クロックレートの最小公倍数の５４ＭＨｚのクロックレートのデータ｛Ｙn ｝から１３．５ＭＨｚのクロックレートで取り出されるデータ｛Ｙ4n｝, ｛Ｙ4n+1｝, ｛Ｙ4n+2｝又は｛Ｙ4n+3｝を出力データとするのであるから、例えば｛Ｙ4n｝を出力データとする場合には、
Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 
Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 
Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 
Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 
Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 
Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 
となり、上述の第１組乃至第３組の係数で上記各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリング処理を行う３個のディジタルフィルタの出力を順次選択すればよく、入力データを入力クロックレートの１８ＭＨｚでラッチしながら、出力クロックレートの１３．５ＭＨｚで第１組乃至第３組の係数を順次切り換えて１個のディジタルフィルタを動作させることにより、出力データ｛Ｙ4n｝を得ることができる。
【００３１】
同様に、１３．５ＭＨｚのクロックレートの入力データを１８ＭＨｚのクロックレートの出力データに変換するアップレートコンバータでは、１８ＭＨｚのクロックレートで取り出されるデータ｛Ｙ3n｝, ｛Ｙ3n+1｝又は｛Ｙ3n+2｝を出力データとするのであるから、例えば｛Ｙ3n+1｝を出力データとする場合には、
Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 
Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 
Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 
Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 
Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 
Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 
Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 
Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 
Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 
Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 
となり、上述の第１組乃至第４組の係数で上記各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），Ｆｂ（ｚ）のフィルタリング処理を行う４個のディジタルフィルタの出力を順次選択すればよく、入力データを入力クロックレートの１３．５ＭＨｚでラッチしながら、出力クロックレートの１８ＭＨｚで第１組乃至第３組の係数を順次切り換えて１個のディジタルフィルタを動作させることにより、出力データ｛Ｙ3n｝を得ることができる。
【００３２】
そこで、本発明に係るレートコンバータは、上述の課題を解決するために、入力データが供給される入力クロックレートで動作するシフトレジスタと、上記シフトレジスタによる遅延出力を出力クロックレートでラッチして出力するラッチ回路群と、出力クロックレートでフィルタ係数を順次発生する係数発生器群と、上記ラッチ回路群によるラッチ出力と上記係数発生器群による各フィルタ係数とを乗算する乗算器群と、上記乗算器群による乗算出力を加算合成する加算器とを備えることを特徴とするものである。本発明に係るレートコンバータにおいて、上記ラッチ回路群は、上記シフトレジスタによる遅延出力を出力クロックレートの出力クロックとその反転クロックで並列にラッチしてから、出力クロックで再ラッチして出力することを特徴とする。また、本発明に係るレートコンバータにおいて、上記ラッチ回路群は、出力クロックレートの出力クロックとその反転クロックを切り換えて上記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチして出力することを特徴とする請求項１記載のレートコンバータ。さらに、本発明に係るレートコンバータにおいて、上記ラッチ群は、ラッチクロック発生部が発生する出力クロックレートのラッチクロックで上記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチして出力することを特徴とする。
【００３３】
また、本発明に係るダウンレートコンバータは、入力データが供給される入力クロックレートで動作する３段のシフトレジスタと、上記シフトレジスタによる遅延出力を出力クロックレートでラッチして出力する４個のラッチ回路と、出力クロックレートでフィルタ係数を順次発生する４個の係数発生器と、上記各ラッチ回路によるラッチ出力と上記各係数発生器による各フィルタ係数とを乗算する４個の乗算器と、上記各乗算器による乗算出力を加算合成する加算器とを備えることを特徴とするものである。
【００３４】
さらに、本発明に係るアップレートコンバータは、入力データが供給される入力クロックレートで動作する２段のシフトレジスタと、上記シフトレジスタによる遅延出力を出力クロックレートでラッチして出力する３個のラッチ回路と、出力クロックレートでフィルタ係数を順次発生する３個の係数発生器と、上記各ラッチ回路によるラッチ出力と上記各係数発生器による各フィルタ係数とを乗算する３個の乗算器と、上記各乗算器による乗算出力を加算合成する加算器とを備えることを特徴とするものである。
【００３５】
【作用】
本発明に係るレートコンバータでは、入力クロックレートで動作するシフトレジスタによる入力データの遅延出力をラッチ回路群により出力クロックレートでラッチし、そのラッチ出力と係数発生器群が出力クロックレートで順次発生する各フィルタ係数とを乗算器群により乗算し、その乗算出力を加算器により加算合成することにより、上記入力データに出力クロックレートでフィルタリング処理を施す。
【００３６】
本発明に係るレートコンバータにおいて、上記ラッチ回路群は、上記シフトレジスタによる遅延出力を出力クロックレートの出力クロックとその反転クロックで並列にラッチしてから、出力クロックで再ラッチして出力する。
【００３７】
また、本発明に係るレートコンバータにおいて、上記ラッチ回路群は、出力クロックレートの出力クロックとその反転クロックを切り換えて上記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチして出力する。
【００３８】
さらに、本発明に係るレートコンバータにおいて、上記ラッチ群は、ラッチクロック発生部が発生する出力クロックレートのラッチクロックで上記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチして出力する。
【００３９】
また、本発明に係るダウンレートコンバータは、入力クロックレートで動作する３段のシフトレジスタによる遅延出力を４個のラッチ回路により出力クロックレートでラッチし、そのラッチ出力と４個の係数発生器が出力クロックレートで順次発生する各フィルタ係数とを４個の乗算器により乗算し、その乗算出力を加算器により加算合成することにより、上記入力データに出力クロックレートでフィルタリング処理を施す。
【００４０】
さらに、本発明に係るアップレートコンバータは、入力クロックレートで動作する２段のシフトレジスタによる遅延出力を３個のラッチ回路により出力クロックレートでラッチし、そのラッチ出力と３個の係数発生器が出力クロックレートで順次発生する各フィルタ係数とを３個の乗算器により乗算し、その乗算出力を加算器により加算合成することにより、上記入力データに出力クロックレートでフィルタリング処理を施す。
【００４１】
【実施例】
以下、本発明に係るレートコンバータの一実施例について図面に従い詳細に説明する。
本発明に係るレートコンバータは、例えば図１のように構成される。
【００４２】
この図１に示すレートコンバータは、１８ＭＨｚのクロックレートの入力データ｛Ｘn ｝を１３．５ＭＨｚのクロックレートの出力データに変換するダウンレートコンバータの実施例であって、３段のシフトレジスタ１、４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄ、４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄ、４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄ及び１個の加算器５を備えてなる。
【００４３】
この実施例のレートコンバータにおいて、１８ＭＨｚのクロックレートの入力データ｛Ｘn ｝は、上記シフトレジスタ１に供給される。このシフトレジスタ１は、クロックＣＫINにより入力クロックレートの１８ＭＨｚで動作して、上記入力データ｛Ｘn ｝を順次遅延させる。そして、この３段のシフトレジスタ１による上記入力データ｛Ｘn ｝の遅延出力は、上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄに供給される。ここで、上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄの内の第１のラッチ回路２Ａには上記入力データ｛Ｘn ｝が直接供給され、第２のラッチ回路２Ｂには１クロック分遅延した入力データ｛Ｘn ｝が供給され、第３のラッチ回路２Ｃには２クロック分遅延した入力データ｛Ｘn ｝が供給され、第４のラッチ回路２Ｄには３クロック分遅延した入力データ｛Ｘn ｝が供給される。
【００４４】
また、上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄは、データセレクト用のラッチクロックＣＫDATA-SELにより１３．５ＭＨｚの出力クロックレートで動作して、上記３段のシフトレジスタ１による上記入力データ｛Ｘn ｝の遅延出力をラッチする。そして、このラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄの各ラッチ出力は、上記４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄに供給される。ここで、上記４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄの内の第１の乗算器４Ａには上記第１のラッチ回路２Ａのラッチ出力が供給され、第２の乗算器４Ｂには上記第２のラッチ回路２Ｂのラッチ出力が供給され、第３の乗算器４Ｃには上記第３のラッチ回路２Ｃのラッチ出力が供給され、第４の乗算器４Ｄには上記第４のラッチ回路２Ｄのラッチ出力が供給される。
【００４５】
また、上記４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄは、上述の数１に示した伝達関数Ｆ（ｚ）におけるフィルタ係数ｋi を３個ずつ並列的に１３．５ＭＨｚの出力クロックレートで順次発生する。すなわち、上記４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄの内の第１の係数発生器３Ａは、フィルタ係数ｋ1 ，ｋ2 ，ｋ0 ，を繰り返し発生する。この第１の係数発生器３Ａにより発生されるフィルタ係数ｋ1 ，ｋ2 ，ｋ0 は、上記第１の乗算器４Ａに１３．５ＭＨｚの出力クロックレートで順次供給される。また、第２の係数発生器３Ｂは、フィルタ係数ｋ4 ，ｋ5 ，ｋ3 を繰り返し発生する。この第２の係数発生器３Ｂにより発生されるフィルタ係数ｋ4 ，ｋ5 ，ｋ3 は、上記第２の乗算器４Ｂに１３．５ＭＨｚの出力クロックレートで順次供給される。また、第３の係数発生器３Ｃは、フィルタ係数ｋ7 ，ｋ8 ，ｋ6 を繰り返し発生する。この第３の係数発生器３Ｃにより発生されるフィルタ係数ｋ7 ，ｋ8 ，ｋ6 は、上記第３の乗算器４Ｃに１３．５ＭＨｚの出力クロックレートで順次供給される。さらに、第４の係数発生器３Ｄは、フィルタ係数ｋ10，ｋ11，ｋ9 を繰り返し発生する。この第４の係数発生器３Ｄにより発生されるフィルタ係数ｋ10，ｋ11，ｋ9 は、上記第４の乗算器４Ｄに１３．５ＭＨｚの出力クロックレートで順次供給される。
【００４６】
さらに、上記４個の乗算器４Ａ，４Ｂ，４Ｃ，４Ｄは、上記４個のラッチ回路２Ａ，２Ｂ，２Ｃ，２Ｄの各ラッチ出力と上記４個の係数発生器３Ａ，３Ｂ，３Ｃ，３Ｄによるｋi とを並列的に乗算する乗算処理を１３．５ＭＨｚの出力クロックレートで順次行う。これらの乗算器４Ａ，４Ｂ，４Ｃ，４Ｄによる各乗算出力は、上記加算器１５に供給される。
【００４７】
そして、上記加算器１５は、上記乗算器４Ａ，４Ｂ，４Ｃ，４Ｄによる各乗算出力を加算することにより、１８ＭＨｚの出力クロックレートの入力データ｛Ｘn ｝を１３．５ＭＨｚの出力クロックレートに変換した出力データ｛Ｙ4n｝、すなわち、
Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 
Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 
Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 
Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 
Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 
Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 
を順次出力する。
【００４８】
また、本発明に係るレートコンバータは、例えば図２のように構成される。
【００４９】
この図２に示すレートコンバータは、１３．５ＭＨｚのデータレートの入力データ｛Ｘn ｝を１８ＭＨｚのデータレートの出力データに変換するアップレートコンバータの実施例であって、２段のシフトレジスタ１１、３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃ、３個の係数発生器１３Ａ，１３Ｂ，１３Ｃ、３個の乗算器１４Ａ，１４Ｂ，１４Ｃ及び１個の加算器１５を備えてなる。
【００５０】
この実施例のレートコンバータにおいて、１３．５ＭＨｚのデータレートの入力データ｛Ｘn ｝は、上記シフトレジスタ１１に供給される。このシフトレジスタ１１は、クロックＣＫINにより入力データレートの１３．５ＭＨｚで動作して、上記入力データ｛Ｘn ｝を順次遅延させる。そして、この２段のシフトレジスタ１１による上記入力データ｛Ｘn ｝の遅延出力は、上記３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃに供給される。ここで、上記３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃの内の第１のラッチ回路１２Ａには上記入力データ｛Ｘn ｝が直接供給され、第２のラッチ回路１２Ｂには１クロック分遅延した入力データ｛Ｘn ｝が供給され、第３のラッチ回路１２Ｃには２クロック分遅延した入力データ｛Ｘn ｝が供給される。
【００５１】
また、上記３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃは、データセレクト用のラッチクロックＣＫDATA-SELにより出力クロックレートの１８ＭＨｚで動作して、上記３段のシフトレジスタ１１による上記入力データ｛Ｘn ｝の遅延出力をラッチする。そして、このラッチ回路１２Ａ，１２Ｂ，１２Ｃの各ラッチ出力は、上記３個の乗算器１４Ａ，１４Ｂ，１４Ｃに供給される。ここで、上記３個の乗算器１４Ａ，１４Ｂ，１４Ｃの内の第１の乗算器１４Ａには上記第１のラッチ回路１２Ａのラッチ出力が供給され、第２の乗算器１４Ｂには上記第２のラッチ回路１２Ｂのラッチ出力が供給され、第３の乗算器１４Ｃには上記第３のラッチ回路１２Ｃのラッチ出力が供給される。
【００５２】
また、上記３個の係数発生器１３Ａ，１３Ｂ，１３Ｃは、上述の数２に示した伝達関数Ｆ（ｚ）におけるフィルタ係数ｋi を４個ずつ並列的に出力クロックレートの１８ＭＨｚで順次発生する。すなわち、上記３個の係数発生器１３Ａ，１３Ｂ，１３Ｃの内の第１の係数発生器１３Ａは、フィルタ係数ｋ3 ｋ2 ，ｋ1 ，ｋ0 を繰り返し発生する。この第１の係数発生器１３Ａにより発生されるフィルタ係数ｋ3 ｋ2 ，ｋ1 ，ｋ0 は、上記第１の乗算器４Ａに１８ＭＨｚの出力クロックレートで順次供給される。また、第２の係数発生器１３Ｂは、フィルタ係数ｋ7 ，ｋ6 ，ｋ5 ，ｋ4 を繰り返し発生する。この第２の係数発生器１３Ｂにより発生されるフィルタ係数ｋ7 ，ｋ6 ，ｋ5 ，ｋ4 は、上記第２の乗算器４Ｂに１８ＭＨｚの出力クロックレートで順次供給される。また、第３の係数発生器１３Ｃは、フィルタ係数ｋ11，ｋ10，ｋ9 ，ｋ8 を繰り返し発生する。この第３の係数発生器１３Ｃにより発生されるフィルタ係数ｋ11，ｋ10，ｋ9 ，ｋ8 は、上記第３の乗算器１４Ｃに１８ＭＨｚの出力クロックレートで順次供給される。
【００５３】
さらに、上記３個の乗算器１４Ａ，１４Ｂ，１４Ｃは、上記３個のラッチ回路１２Ａ，１２Ｂ，１２Ｃの各ラッチ出力と上記３個の係数発生器１３Ａ，１３Ｂ，１３Ｃによるフィルタ係数ｋi とを並列的に乗算する乗算処理を１８ＭＨｚの出力クロックレートで順次行う。これらの乗算器１４Ａ，１４Ｂ，１４Ｃによる各乗算出力は、上記加算器１５に供給される。
【００５４】
そして、上記加算器１５は、上記乗算器１４Ａ，１４Ｂ，１４Ｃによる各乗算出力を加算することにより、１３．５ＭＨｚの出力クロックレートの入力データ｛Ｘn ｝を１８ＭＨｚの出力クロックレートに変換した出力データ｛Ｙ3n+1｝、すなわち、
Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 
Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 
Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 
Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 
Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 
Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 
Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 
Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 
Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 
Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 
を順次出力する。
【００５５】
このように、本発明に係るレートコンバータでは、入力クロックレートで動作するシフトレジスタによる入力データの遅延出力をラッチ回路群により出力クロックレートでラッチし、そのラッチ出力と係数発生器群が出力クロックレートで順次発生する各フィルタ係数とを乗算器群により乗算し、その乗算出力を加算合成する加算器により加算合成することにより、上記入力データに出力クロックレートでフィルタリング処理を施して、所望の出力クロックレートの出力データを得ることができる。すなわち、入力クロックレートと出力クロックレートの最小公倍数のクロックレートで高速動作するディジタルフィルタを必要することなく、１個のディジタルフィルタにより入力クロックレートの入力データを所望の出力クロックレートの出力データに変換することができる。
【００５６】
また、本発明に係るレートコンバータは、例えば図３のように構成される。
【００５７】
この図３に示すレートコンバータは、（Ｎ−１）段のシフトレジスタ２１、３Ｎ個のラッチ回路２２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN 、Ｎ個の切換スイッチ２３1 〜２３N 、１個のインバータ２４、Ｎ個の係数発生器２５1 〜２５N 、Ｎ個の乗算器２６1 〜２６N 及び１個の加算器２７を備えてなる。
【００５８】
この実施例のレートコンバータにおいて、上記（Ｎ−１）段のシフトレジスタ２１には、１８ＭＨｚ又は１３．５ＭＨｚのクロックレートの入力データ｛Ｘn ｝が供給される。このシフトレジスタ１は、クロックＣＫINにより入力クロックレートの１８ＭＨｚ又は１３．５ＭＨｚで動作して、上記入力データ｛Ｘn ｝を順次遅延させる。そして、この（Ｎ−１）段のシフトレジスタ２１による上記入力データ｛Ｘn ｝の遅延出力が、上記３Ｎ個のラッチ回路２２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN 及びＮ個の切換スイッチ２３1 〜２３N を介して上記Ｎ個の乗算器２６1 〜２６N に供給される。
【００５９】
ここで、上記各ラッチ回路２２Ａ1 ・２２Ｂ1 には上記入力データ｛Ｘn ｝が直接供給され、これらラッチ回路２２Ａ1 ・２２Ｂ1 の各ラッチ出力が上記切換スイッチ２３1 により選択されて上記ラッチ回路２２Ｃ1 を介して上記乗算器２６1 に供給される。また、上記各ラッチ回路２２Ａ2 ・２２Ｂ2 には上記入力データ｛Ｘn ｝が上記シフトレジスタ２１により１クロック分遅延されて供給され、これらラッチ回路２２Ａ2 ・２２Ｂ2 の各ラッチ出力が上記切換スイッチ２３2 により選択されて上記ラッチ回路２２Ｃ2 を介して上記乗算器２６2 に供給される。以下同様に、各ラッチ回路２２Ａ2 ・２２Ｂ2 〜２２ＡN ・２２ＢN には、上記入力データ｛Ｘn ｝が上記シフトレジスタ２１により２〜Ｎクロック分遅延されて供給され、これらラッチ回路２２Ａ2 ・２２Ｂ2 〜２２ＡN ・２２ＢN の各ラッチ出力が上記切換スイッチ２３2 〜２２N により選択されて上記ラッチ回路２２Ｃ2 〜２２ＣN を介して上記乗算器２６2 〜２６N に供給される。
【００６０】
また、上記３Ｎ個のラッチ回路２２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN のうちの各ラッチ回路２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２２ＣN は、出力クロックＣＫR により出力クロックレートの１３．５ＭＨｚ又は１８ＭＨｚでラッチ動作を行い、他の各ラッチ回路２２Ｂ1 〜２２ＢN は、上記出力クロックＣＫR を上記インバータ２４により反転した反転クロックにより出力クロックレートの１３．５ＭＨｚ又は１８ＭＨｚでラッチ動作を行う。
【００６１】
例えば１８ＭＨｚのクロックレートの入力データ｛Ｘn ｝を１３．５ＭＨｚのクロックレートの出力データ｛Ｙ4n｝に変換するダウンレートコンバータとしてこの実施例のレートコンバータを動作させる場合には、図４に示してあるように、１８ＭＨｚの入力データ｛Ｘn ｝がラッチ回路２２Ａn ・２２Ｂn により１３．５ＭＨｚの出力クロックとその反転クロックで並列にラッチされ、これらラッチ回路２２Ａn ・２２Ｂ1 の各ラッチ出力が上記切換スイッチ２３n により選択されて、１３．５ＭＨｚの出力クロックで上記ラッチ回路２２Ｃn により再ラッチされる。また、１３．５ＭＨｚのクロックレートの入力データ｛Ｘn ｝を１８ＭＨｚのクロックレートの出力データ｛Ｙ4n｝に変換するアップレートコンバータとしてこの実施例のレートコンバータを動作させる場合には、図５に示してあるように、１３．５ＭＨｚの入力データ｛Ｘn ｝がラッチ回路２２Ａn ・２２Ｂn により１８ＭＨｚの出力クロックとその反転クロックで並列にラッチされ、これらラッチ回路２２Ａn ・２２Ｂn の各ラッチ出力が上記切換スイッチ２３n により選択されて、１８ＭＨｚの出力クロックで上記ラッチ回路２２Ｃn により再ラッチされる。
【００６２】
すなわち、この実施例のレートコンバータでは、上記シフトレジスタ２１による遅延出力を出力クロックレートでラッチするラッチ回路群が上記３Ｎ個のラッチ回路２２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，２２ＢN ，２２ＣN とＮ個の切換スイッチ２３1 〜２３N により構成され、上記シフトレジスタ２１による遅延出力を上記２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２２ＣN により、出力クロックとその反転クロックで並列ラッチして、各ラッチ出力が上記切換スイッチ２３1 〜２２N により選択されて供給される上記ラッチ回路２２Ｃ1 〜２２ＣN により出力クロックで再ラッチするようになっている。これにより、上記ラッチ回路２２Ｃ1 〜２２ＣN により、入力クロックレートの入力データ｛Ｘn ｝を出力クロックレートで確実にラッチすることができる。
【００６３】
さらに、上記Ｎ個の乗算器２６1 〜２６N は、上記各ラッチ回路２２Ｃ1 〜２２ＣN の各ラッチ出力と上記Ｎ個の係数発生器２５1 〜２５N によるｋi とを並列的に乗算する乗算処理を出力クロックレートの１３．５ＭＨｚ又は１８ＭＨｚで順次行う。
【００６４】
ここで、上述の図３に示した実施例のレートコンバータにおいて、出力クロックレートの出力クロックとインバータ２４による上記出力クロック反転クロックを切換スイッチ２３により切り換えて、各ラッチ回路２２Ａ1 〜２２ＡN に供給するようにすれば、Ｎ個の各ラッチ回路２２Ｂ1 〜２２ＢN と各切換スイッチ２３1 〜２３N を省略することができ、図６に示す実施例のように、（Ｎ−１）段のシフトレジスタ２１、２Ｎ個のラッチ回路２２Ａ1 ，２２Ｃ1 〜２２ＡN ，２２ＣN 、１個の切換スイッチ２３、１個のインバータ２４、Ｎ個の係数発生器３５1 〜３５N 、Ｎ個の乗算器２６1 〜２６N 及び１個の加算器２７によりレートコンバータを構成することができる。
【００６５】
この図６に示す実施例のレートコンバータでは、例えば１８ＭＨｚのクロックレートの入力データ｛Ｘｎ  ｝を１３．５ＭＨｚのクロックレートの出力データ｛Ｙ４ｎ｝に変換するダウンレートコンバータとして動作させる場合には、図７に示すように、シフトレジスタ２１による１８ＭＨｚの入力データ｛Ｘｎ  ｝の遅延出力がラッチ回路２２Ａ１ 〜２２ＡＮ により１３．５ＭＨｚの出力クロックとその反転クロックでラッチされ、これらラッチ回路２２Ａ１ 〜２２ＡＮ のラッチ出力が１３．５ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ１ 〜２２ＣＮ により再ラッチされる。また、１３．５ＭＨｚのクロックレートの入力データ｛Ｘｎ  ｝を１８ＭＨｚのクロックレートの出力データ｛Ｙ４ｎ｝に変換するアップレートコンバータとしてこの実施例のレートコンバータを動作させる場合には、図８に示してあるように、シフトレジスタ２１による１３．５ＭＨｚの入力データ｛Ｘn ｝の遅延出力がラッチ回路２２Ａ１ 〜２２ＡＮ により１８ＭＨｚの出力クロックとその反転クロックでラッチされ、このれらラッチ回路２２Ａ１ 〜２２ＡＮ のラッチ出力が１８ＭＨｚの出力クロックで上記ラッチ回路２２Ｃ１ 〜２２ＣＮ により再ラッチされる。
【００６６】
さらに、上述の図６に示した実施例のレートコンバータにおいて、シフトレジスタ２１による入力データ｛Ｘｎ  ｝の遅延出力をラッチする各ラッチ回路２２Ａ１ 〜２２ＡＮ は、出力クロックレートの出力データに必要なデータをラッチすれば良く、必ずしも出力クロックとその反転クロックでラッチ動作を行う必要はない。
【００６７】
従って、上記各ラッチ回路２２Ａ１ 〜２２ＡＮ に出力クロックとその反転クロックを供給する切換スイッチ２３及びインバータ２４に代えて、図９に示す実施例のレートコンバータのように、各ラッチ回路２２Ａ１ 〜２２ＡＮ にラッチクロックを与えるラッチクロック発生部３０を設けて、例えば、図１０に示すようなタイミングのラッチクロックでシフトレジスタ２１による入力データ｛Ｘｎ｝の遅延出力を各ラッチ回路２２Ａ１ 〜２２ＡＮ によりラッチするようにして、ダウンレートコンバータとして動作させたり、また、図１１に示すようなタイミングのラッチクロックでシフトレジスタ２１による入力データ｛Ｘｎ ｝の遅延出力を各ラッチ回路２２Ａ１ 〜２２ＡＮ によりラッチするようにして、アップレートコンバータとして動作させることもできる。
【００６８】
また、この図９に示した実施例のレートコンバータでは、上記ラッチクロック発生部３０において１８ＭＨｚの入力クロックとその４分周クロックから図１２に示すようなタイミングのラッチクロックを発生するようにして、シフトレジスタ２１による入力データ｛Ｘｎ  ｝の遅延出力を各ラッチ回路２２Ａ１ 〜２２ＡＮ でラッチすることにより、ダウンレートコンバータとして動作させたり、上記ラッチクロック発生部３０において１８ＭＨｚの出力クロックとその４分周クロックから図１３に示すようなタイミングのラッチクロックを発生するようにして、シフトレジスタ２１による入力データ｛Ｘｎ  ｝の遅延出力を各ラッチ回路２２Ａ1 〜２２ＡN でラッチすることにより、アップレートコンバータとして動作させることもできる。
【００６９】
【発明の効果】
以上の説明からも明らかなように、本発明に係るレートコンバータでは、入力クロックレートで動作するシフトレジスタによる入力データの遅延出力をラッチ回路群により出力クロックレートでラッチし、そのラッチ出力と係数発生器群が出力クロックレートで順次発生する各フィルタ係数とを乗算器群により乗算し、その乗算出力を加算合成する加算器により加算合成することにより、上記入力データに出力クロックレートでフィルタリング処理を施して、所望の出力クロックレートの出力データを得ることができる。すなわち、入力クロックレートと出力クロックレートの最小公倍数のクロックレートで高速動作するディジタルフィルタを必要することなく、１個のディジタルフィルタにより入力クロックレートの入力データを所望の出力クロックレートの出力データに変換することができる。
【００７０】
本発明に係るレートコンバータにおいて、上記ラッチ回路群は、上記シフトレジスタによる遅延出力を出力クロックとその反転クロックで並列にラッチしてから、出力クロックで再ラッチすることにより、出力クロックレートの出力データに必要なデータを確実にラッチすることができる。
【００７１】
また、本発明に係るレートコンバータにおいて、上記ラッチ回路群は、出力クロックとその反転クロックを切り換えて上記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチことにより、出力クロックレートの出力データに必要なデータを確実にラッチすることができる。
【００７２】
さらに、本発明に係るレートコンバータにおいて、上記ラッチ群は、ラッチクロック発生部が発生するラッチクロックで上記シフトレジスタによる遅延出力をラッチしてから、出力クロックで再ラッチして出力することにより、出力クロックレートの出力データに必要なデータを確実にラッチすることができる。
【００７３】
また、本発明によれば、入力クロックレートで動作する３段のシフトレジスタによる入力データの遅延出力を４個のラッチ回路により出力クロックレートでラッチし、そのラッチ出力と４個の係数発生器が出力クロックレートで順次発生する各フィルタ係数とを４個の乗算器により乗算し、その乗算出力を加算合成する加算器により加算合成することにより、入力クロックレートと出力クロックレートの最小公倍数のクロックレートで高速動作するディジタルフィルタを必要することなく、１個のディジタルフィルタにより入力クロックレートの入力データを所望の出力クロックレートの出力データに変換することができるダウンレートコンバータを提供することができる。
【００７４】
さらに、本発明によれば、入力クロックレートで動作する２段のシフトレジスタによる遅延出力を３個のラッチ回路により出力クロックレートでラッチし、そのラッチ出力を３個の係数発生器が出力クロックレートで順次発生する各フィルタ係数とを３個の乗算器により乗算し、その乗算出力を加算合成する加算器により加算合成することにより、入力クロックレートと出力クロックレートの最小公倍数のクロックレートで高速動作するディジタルフィルタを必要することなく、１個のディジタルフィルタにより入力クロックレートの入力データを所望の出力クロックレートの出力データに変換することができるアップレートコンバータを提供することができる。
【００７５】
なお、上述の各実施例では１８ＭＨｚのデータと１３．５ＭＨｚのデータとの間でレート変換を行うダウンレートコンンバータ及びアップレートコンンバータについて説明したが、本発明は、上記周波数間のレート変換を行うレートコンバータのみに限定されることなく、他の周波数間のレート変換を行うレートコンバータに適用することができる。
【図面の簡単な説明】
【図１】本発明に係るダウンレートコンバータの構成を示すブロック図である。
【図２】本発明に係るアップレートコンバータの構成を示すブロック図である。
【図３】本発明に係るレートコンバータの構成を示すブロック図である。
【図４】図３に示したレートコンバータにおけるダウンレートコンバータとしての動作を示すタイミングチャートである。
【図５】図３に示したレートコンバータにおけるアップレートコンバータとしての動作を示すタイミングチャートである。
【図６】本発明に係るレートコンバータの他の構成を示すブロック図である。
【図７】図６に示したレートコンバータにおけるダウンレートコンバータとしての動作を示すタイミングチャートである。
【図８】図６に示したレートコンバータにおけるアップレートコンバータとしての動作を示すタイミングチャートである。
【図９】本発明に係るレートコンバータの他の構成を示すブロック図である。
【図１０】図９に示したレートコンバータにおけるダウンレートコンバータとしての動作を示すタイミングチャートである。
【図１１】図９に示したレートコンバータにおけるアップレートコンバータとしての動作を示すタイミングチャートである。
【図１２】図９に示したレートコンバータにおけるダウンレートコンバータとしての他の動作を示すタイミングチャートである。
【図１３】図９に示したレートコンバータにおけるアップレートコンバータとしての他の動作を示すタイミングチャートである。
【図１４】従来のダウンレートコンバータの動作原理を時間軸上で示す図である。
【図１５】従来のダウンレートコンバータの動作原理を周波数軸上で示す図である。
【図１６】従来のアップレートコンバータの動作原理を時間軸上で示す図である。
【図１７】従来のアップレートコンバータの動作原理を周波数軸上で示す図である。
【符号の説明】
１，１１，２１・・・・・・・シフトレジスタ
２Ａ〜２Ｄ，１２Ａ〜１２Ｄ，２２Ａ1 ，２２Ｂ1 ，２２Ｃ1 〜２２ＡN ，
２２ＢN ，２２ＣN ・・・・・・ラッチ回路
３Ａ〜３Ｄ，１３Ａ〜１３Ｃ，２５1 〜２５N ・・・・係数発生器
４Ａ〜４Ｄ，１４Ａ〜１４Ｃ，２６1 〜２６N ・・・・乗算器
５，１５，２７・・・・・・・加算器
２３，２３1 〜２３N ・・・・切換スイッチ
３０・・・・・・・・・・・・ラッチクロック発生器
【図１】
0003544998.tif 000004
【図２】
0003544998.tif 000005
【図３】
0003544998.tif 000006
【図４】
0003544998.tif 000007
【図５】
0003544998.tif 000008
【図６】
0003544998.tif 000009
【図７】
0003544998.tif 000010
【図８】
0003544998.tif 000011
【図９】
0003544998.tif 000012
【図１０】
0003544998.tif 000013
【図１１】
0003544998.tif 000014
【図１２】
0003544998.tif 000015
【図１３】
0003544998.tif 000016
【図１４】
0003544998.tif 000017
【図１５】
0003544998.tif 000018
【図１６】
0003544998.tif 000019
【図１７】
0003544998.tif 000020