(57)【特許請求の範囲】
【請求項１】
クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、上記クロックの分周出力を出力端から出力するラッチ手段と、
上記ラッチ手段から出力された分周出力と上記クロックとの論理和を求め、遅延量が補正された第２の分周出力を出力する論理和手段と、
上記論理和手段と同等の遅延量を有し、上記クロックを当該時間分遅延させて出力する遅延手段と
を備えたことを特徴とする分周回路装置。
【請求項２】
クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、上記クロックの分周出力を出力端から出力するラッチ手段と、
上記ラッチ手段から出力された分周出力と上記ラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求め、遅延量の補正された第２の分周出力を得る論理積手段と、
上記論理積手段と同等の遅延量を有し、上記論理積手段に与えたクロックに対して逆相のクロックを当該時間分遅延させて出力する遅延手段と
を備えたことを特徴とする分周回路装置。
【請求項３】
クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、上記クロックの分周出力を出力端から出力するラッチ手段と、
上記ラッチ手段が出力する正負２種類の分周出力を入力し、選択信号により選択されたいずれか一方の分周出力を出力する選択手段と、
上記選択手段で選択された分周出力と上記クロックとの論理和を求め、遅延量が補正された第２の分周出力を出力する論理和手段と、
上記論理和手段と同等の遅延量を有し、上記クロックを当該時間分遅延させて出力する遅延手段と
を備えたことを特徴とする分周回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック分周回路に関する。例えば、ＬＳＩ内部で用いて好適なものである。
【０００２】
【従来の技術】
従来、この種の分周回路として、図２に示す構成のものが知られている。図３に、この分周回路の分周動作を表したタイムチャ−トを示す。なお、図３に示すタイムチャ−トでは、分周回路を構成するフリップフロップ１の出力端子ＱＡの初期値を”０”としている。
【０００３】
この分周回路では、フリップフロップ１の出力端子ＱＡと入力端子Ｄとの間にインバータ２が挿入されており、フリップフロップ１の入力端子Ｄの信号レベルは必ず出力端子ＱＡの反転値となるよう接続されている。従って、初期状態におけるフリップフロップ１の入力端子Ｄは“１”となっている。
【０００４】
この状態で、図３に示すＣＬＫ信号をフリップフロップ１の入力端子ＣＬＫに入力すると、その立上がりでフリップフロップ１の入力端子Ｄの値が取り込まれ、フリップフロップ１の出力端子ＱＡは“０”から“１”に変化する。この値は次のクロック信号の立ち上がりまで保持される。
【０００５】
このように、フリップフロップ１の出力端子ＱＡと入力端子Ｄは互いに反転しており、ＣＬＫ信号の立ち上がりごとにフリップフロップ１の出力端子ＱＡの信号レベルが反転することから、出力端子ＱＡからは、ＣＬＫ信号を２分周したクロック信号ＣＬＫＢが生成され出力されることになる。
【０００６】
【発明が解決しようとする課題】
ところで、上記構成の分周回路の場合、フリップフロップ１による処理時間分、クロック信号ＣＬＫＢの位相に遅れが生じるのを避け得ず、図３のタイムチャ−トに示すように、分周前のクロック信号ＣＬＫの位相と分周後のクロック信号ＣＬＫＢとの間にＴｄのスキュ−が生じるのを避け得なかった。ところが、かかるスキュ−を有する２以上のクロックを用いてシステムを設計すると、一般に、タイミング上の誤動作を引き起こし易くなる。
【０００７】
【課題を解決するための手段】
かかる課題を解決するため、第１の発明においては、（１）  クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、（２）  ラッチ手段から出力された分周出力とクロックとの論理和を求め、遅延量が補正された第２の分周出力を出力する論理和手段と、（３）  論理和手段と同等の遅延量を有し、クロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【０００８】
このように、第１の発明においては、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理和手段においてクロックと論理和を求めるようにしたことにより、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理和手段の遅延分まで圧縮することができる。また、一方のクロックについても、遅延手段により論理和手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ０の２種類のクロックを得ることができる。
【０００９】
また、第２の発明においては、（１）  クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、（２）  ラッチ手段から出力された分周出力とラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求め、遅延量の補正された第２の分周出力を得る論理積手段と、（３）  論理積手段と同等の遅延量を有し、論理積手段に与えたクロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【００１０】
この第２の発明においても、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理積手段においてクロックと論理積を求めるようにしたことにより、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理積手段の遅延分まで圧縮することができる。また、一方のクロックについても、遅延手段により論理積手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ０の２種類のクロックを得ることができる。
【００１１】
さらに、第３の発明においては、（１）  クロックが与えられるたび、入力端子側のデータを取り込み、これを次のクロックが与えられるまで出力端子側に保持することにより、クロックの分周出力を出力端から出力するラッチ手段と、（２）  ラッチ手段が出力する正負２種類の分周出力を入力し、選択信号により選択されたいずれか一方の分周出力を出力する選択手段と、（３）  選択手段で選択された分周出力とクロックとの論理和を求め、遅延量が補正された第２の分周出力を出力する論理和手段と、（４）  論理和手段と同等の遅延量を有し、クロックを当該時間分遅延させて出力する遅延手段とを設けるようにする。
【００１２】
この第３の発明においても、第１の発明と同様、ラッチ手段から出力される分周出力をそのまま用いずに、一旦、論理和手段を介してクロックと論理和を求めているため、クロックに対する分周出力のスキューをラッチ手段の遅延よりも小さい論理積手段の遅延分まで圧縮することができ、さらに、選択手段によって論理和手段に入力する分周出力の位相を切り替えられるようにしたので、結果として出力される第２分周出力の位相の切り替えが可能になる。また、一方のクロックについても、遅延手段により論理和手段の遅延量と同等の遅延量だけ遅延させているので、スキューがほぼ０の２種類のクロックを得ることができる。
【００１３】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、本発明による分周回路の第１の実施形態を図面を参照しながら説明する。
【００１４】
（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態に係る分周回路を示す回路図である。この分周回路の構成と従来構成との違いは、分周後のクロック信号をそのまま出力するのではなく、分周前のクロック信号と論理和を求めてから出力するようにした点と、この論理和を求めるのに要した時間分、分周前のクロック信号を遅延して出力するようにした点である。
【００１５】
このため、図１における分周回路の場合には、フリップフロップ１１及びインバータ１２の他に、２入力論理和回路１３及びバッファ１４を設けている。そして、クロック信号ＣＬＫをフリップフロップ１１の入力端子Ｃだけでなく、２入力論理和回路１３の第１入力端子とバッファ１４の入力端子にも与える。
【００１６】
また、フリップフロップ１１の出力ＱＡを、２入力論理和回路１３の第２入力端子とインバータ１２の入力端子に与える。なお、インバータ１２の出力については、従来例と同様、フリップフロップ１１の入力端子Ｄに帰還する。
【００１７】
以下、２入力論理和回路１３の出力端子から出力されるクロック信号をＣＬＫＢとして定義し、バッファ１４の出力端子から出力されるクロック信号をＣＬＫＡとして定義する。
【００１８】
（Ａ−２）第１の実施形態の動作
次に、図１に示す構成の分周回路によって行われる分周動作を、図４に示すタイムチャ−トを用いて説明する。なお、図４のタイムチャ−トでは、フリップフロップ１１のＱＡ出力の初期状態を“０”とする。
【００１９】
この状態で、図４（Ａ）に示すクロック信号ＣＬＫを入力したとする。フリップフロップ１１は、このクロック信号ＣＬＫの立ち上りタイミングで、入力端子Ｄの値を取り込む。
【００２０】
ここで、入力端子Ｄには、ＱＡ出力を反転したものが入力されているので、１サイクルの先頭において、フリップフロップ１１には“１”が取り込まれる。そして、ＱＡ出力の値が“０”から“１”に変化する。因みに、このＱＡ出力の値“１”は、インバータ１２を通って再び入力端子Ｄに“０”として入力されるので、以後、クロック信号ＣＬＫが立上るたびにＱＡ出力の値は反転動作を繰り返す。
【００２１】
さて、このようにして得られたＱＡ出力についてであるが、ＱＡ出力の立上りエッジの位相は、図４（Ｂ）に示すように、フリップフロップ１１の内部遅延により、分周前のクロック信号ＣＬＫの立上りエッジに比してＴｄだけ遅れることになる。
【００２２】
しかし、この実施形態の場合には、フリップフロップ１１の後段に２入力論理和回路１３が設けられており、ＱＡ出力とクロック信号ＣＬＫの論理和を求めてから出力するのようになっているので、分周後クロック信号ＣＬＫＢの遅延量は、図４（Ｃ）に示すように、基本的に、２入力論理和回路１３の遅延時間だけになる。なお、この２入力論理和回路１３の遅延時間は、フリップフロップ１１による遅延量に比して小さくて済む。
【００２３】
一方、クロック信号ＣＬＫを入力するバッファ１４での遅延量は、２入力論理和回路１３とほぼ同じ遅延量に予め設計されていたので、その出力である分周前クロック信号ＣＬＫＡの位相は、図４（Ｄ）に示すように、分周後クロック信号ＣＬＫＢの位相とほぼ一致する。すなわち、分周後クロック信号ＣＬＫＢと、分周前クロック信号ＣＬＫＡのスキュ−はほぼ“０”となる。
【００２４】
従って、これら２つのクロックを用いるように回路を設計すれば、タイミングのずれによる誤動作の可能性は一段と低減することになる。
【００２５】
（Ａ−３）第１の実施形態の効果
以上の通り、第１の実施形態によれば、フリップフロップ１１の後段に２入力論理和回路１３を設け、当該２入力論理和回路１３において、ＱＡ出力とＣＬＫ信号との論理和を求めるようにしたので、分周後クロック信号の立上りエッジのスキュ−をフリップフロップ１１の遅延より小さい２入力論理和回路１３の遅延分のみとすることができる分周回路を実現することができる。
【００２６】
また、２入力論理和回路１３と同等の遅延量を持つバッファ１４を介して分周前クロック信号ＣＬＫＡを出力するようにしたことにより、生成された分周前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢのスキュ−をほぼ“０”にすることができる分周回路を実現することができる。
【００２７】
これにより、タイミングのずれに起因した誤動作を心配しなくて良い分周回路を得ることができる。
【００２８】
（Ｂ）第２の実施形態
以下、図面について、本発明の第２の実施形態を説明する。
【００２９】
（Ｂ−１）第２の実施形態の構成
図５は、第２の実施形態を示す回路図である。この実施形態と、第１の実施形態との違いは、２入力論理和回路１３に代えて、２入力論理積回路２３を設けた点と、分周前のクロック信号ＣＬＫを反転してからフリップフロップ２１のクロック入力端子Ｃに入力した点である。
【００３０】
このため、図５における分周回路の場合には、フリップフロップ２１及びインバータ２２の他に、２入力論理積回路２３、バッファ２４及びインバータ２５を設けている。そして、クロック信号ＣＬＫを、インバータ２５の入力端子と、バッファ２４の入力端子と、２入力論理積回路２３の第１の入力端子に与え、インバータ２５の出力を、フリップフロップ２１のクロック入力端子Ｃに与えている。
【００３１】
また、フリップフロップ２１のＱＡ出力は、２入力論理積回路２３の第２の入力端子に与える一方、インバータ２２を介してフリップフロップ２１の入力端子Ｄに帰還している。
【００３２】
以下、この第２の実施形態では、２入力論理積回路２３の出力を、分周後のクロック信号ＣＬＫＢと定義し、バッファ２４の出力を分周前のクロック信号ＣＬＫＡと定義する。
【００３３】
（Ｂ−２）第２の実施形態の動作
次に、図５に示す構成の分周回路によって行われる分周動作を、図６に示すタイムチャ−トを用いて説明する。なお、図６のタイムチャ−トでは、フリップフロップ２１のＱＡ出力の初期状態を“０”としている。
【００３４】
この状態で、図６に示すクロック信号ＣＬＫを入力する。このとき、フリップフロップ２１のクロック入力端子Ｃにはインバ−タ２５が接続されているので、フリップフロップ２１のクロック入力端子Ｃに入力されるクロック信号の波形は、図６（Ｂ）に示すように、クロック信号ＣＬＫを反転したものになる。
【００３５】
従って、この実施形態におけるフリップフロップ２１では、クロック信号ＣＬＫの位相が立ち下がる時（すなわち、インバータ２５の出力が立上がる時）に入力端子Ｄの値が取り込まれる。なお、この入力端子Ｄには、ＱＡ出力を反転した値が入力されるので、クロック信号ＣＬＫが立ち下がる（すなわち、インバータ２５の出力が立ち上がる）たびに、ＱＡ出力が反転される。
【００３６】
このようにＱＡ出力はその反転動作を繰り返すことになるが、その立ち上がりエッジには、図６（Ｃ）に示すように、フリップフロップ２１の内部遅延のために、クロック信号ＣＬＫの立ち下がりエッジに対するＴｄ２の遅延が発生する。
【００３７】
しかし、この第２の実施形態では、このＱＡ出力とクロック信号ＣＬＫとの論理積を求めているので、ＱＡ出力の立上りエッジは次のサイクルの先頭に揃えられ、遅延Ｔｄ２が見えなくなる。これにより、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫの周期に対して２倍の周期を有する分周後クロック信号ＣＬＫＢが得られることになる。
【００３８】
一方、クロック信号ＣＬＫを入力するバッファ２４での遅延量は、２入力論理積回路２３とほぼ同じ遅延量に予め設計されていたので、その出力である分周前クロック信号ＣＬＫＡの位相は、図６（Ｅ）に示すように、分周後クロック信号ＣＬＫＢの位相とほぼ一致する。すなわち、分周後クロック信号ＣＬＫＢと、分周前クロック信号ＣＬＫＡのスキュ−はほぼ“０”となる。
【００３９】
従って、これら２つのクロックを用いるように回路を設計すれば、タイミングのずれによる誤動作の可能性は一段と低減することになる。
【００４０】
（Ｂ−３）第２の実施形態の効果
以上の通り、第２の実施形態によれば、フリップフロップ２１の後段に２入力論理積回路を設け、ＱＡ出力とクロック信号ＣＬＫとの論理積を求めるようにしたので、分周後クロック信号ＣＬＫＢの立ち上がりエッジのスキューは、フリップフロップ１１の遅延より小さい２入力論理積回路２３の遅延分のみとすることができる分周回路を実現することができる。
【００４１】
また、２入力論理積回路２３と同等の遅延量を持つバッファ２４を介して分周前クロック信号ＣＬＫＡを出力するようにしたことにより、生成された分周前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢのスキュ−をほぼ“０”にすることができる分周回路を実現することができる。
【００４２】
これにより、タイミングのずれに起因した誤動作を心配しなくて良い分周回路を得ることができる。
【００４３】
（Ｃ）第３の実施形態
以下、図面について、本発明の第３の実施形態を説明する。
【００４４】
（Ｃ−１）第３の実施形態の構成
図７は、第３の実施形態を示す回路図である。この実施形態と、第１の実施形態とは基本的に同じ分周動作を行うものであり、相違点は、分周動作中に分周後のクロック信号の位相を１８０゜ずらすことができる機能が付加されている点である。
【００４５】
すなわち、第３の実施形態においては、２入力論理和回路３３に与える信号をフリップフロップ３１の２つの出力（ＱＡ出力及びＱＮ出力）のうち、いずれか一方だけを選択できるようになっている点が異なっている。
【００４６】
このため、図７における分周回路の場合には、フリップフロップ３１、２入力論理和回路３３、バッファ３４の他に、２入力セレクタ３２を設けている。そして、クロック信号ＣＬＫを、フリップフロップ３１の入力端子Ｃと、２入力論理和回路３３の第１入力端子と、バッファ３４の入力端子に与えている。
【００４７】
また、互いに他方に対して反転出力の関係にあるＱＡ出力及びＱＮ出力を、２入力セレクタ３２のＡ入力端子及びＮ入力端子にそれぞれ与えている。なお、この２入力セレクタ３２の出力は、２入力論和回路３３の第２入力端子に接続されている。
【００４８】
さらに、フリップフロップ３１のＱＮ出力は、フリップフロップ３１の入力端子Ｄに帰還されている。このように、本実施形態では、ＱＡ出力に対して反転出力の関係にあるＱＮ出力を用いるため、第１の実施形態の分周回路では必要であったインバータは構成上無くなっている。
【００４９】
以下、２入力論理和回路３３の出力を、分周後クロック信号ＣＬＫＢとして定義し、バッファ３４の出力を、分周前クロック信号ＣＬＫＡと定義する。また、２入力セレクタ３２のセレクタ信号をＲＥＶと定義する。
【００５０】
（Ｃ−２）第３の実施形態の動作
次に、図７に示す構成の分周回路によって行われる分周動作を、図８に示すタイムチャ−トを用いて説明する。なお、図８のタイムチャ−トでは、フリップフロップ３１のＱＡ出力の初期状態を“０”としている。
【００５１】
この状態で、図８（Ａ）に示すクロック信号ＣＬＫを入力する。フリップフロップ３１は、クロック信号ＣＬＫの立上り時に入力端子Ｄの値を取り込む。このとき、入力端子Ｄには、ＱＡ出力の反転出力であるＱＮ出力が与えられているので、フリップフロップ３１は、第１番目のサイクルの先頭で“１”を取り込んで、図８（Ｂ）に示すように、ＱＡ出力を“０”から“１”に変化させる。また、フリップフロップ３１は、その逆に、図８（Ｃ）に示すように、ＱＮ出力を”１”から”０”に変化させる。なお、この出力値の変化したＱＮ出力は、再び入力端子Ｄに帰還されるため、以後、クロック信号ＣＬＫが立上るたびにＱＡ出力は反転する。この結果、１サイクル毎に”１”と”０”を繰り返すＱＡ出力及びＱＮ出力が２入力セレクタ３２に入力されることになる。
【００５２】
ここで、２入力セレクタ３２は、セレクタ信号ＲＥＶが“０”のとき入力端子Ａに入力された信号の通過を許可し、逆に“１”のとき入力端子Ｎに入力された信号の通過を許可するように設定されているものとすると、この切り替えによる動作は次のようになる。
【００５３】
まず、セレクタ信号ＲＥＶが”０”の場合（すなわち、図８の第１サイクル〜第３サイクル）について説明する。この場合、入力端子Ａ側のＱＡ出力が選択されることになる。従って、２入力論理和回路３３には、フリップフロップ３１から出力されたＱＡ出力と、クロック信号ＣＬＫとが入力されることになり、その論理和が図８（Ｆ）に示す波形として出力されることになる。この入出力関係は、第１の実施形態の場合と同じであり、同じ結果が得られる。
【００５４】
これに対して、セレクタ信号ＲＥＶが”１”の場合（すなわち、図８の第４〜第６サイクル）には、入力端子Ｎ側のＱＮ出力が選択されることになる。この場合、２入力論理和回路３３には、フリップフロップ３１から出力されたＱＮ出力と、クロック信号ＣＬＫとが入力されるので、セレクタ信号ＲＥＶが”０”の場合の出力波形に対して１８０゜位相が反転したものが出力されることになる。
【００５５】
なお、この場合にも、分周後クロック信号ＣＬＫＢの出力波形と、分周前クロック信号ＣＬＫＡとの間にはスキューは存在しない。
【００５６】
因みに、図８では、クロック信号ＣＬＫとの論理和を求める対象をＱＡ出力からＱＮ出力に切り替えているが、ＱＮ出力からＱＡ出力に切り替える場合も同じである。
【００５７】
これにより、タイミングのずれに起因した誤動作の心配がなく、しかも、分周動作中に位相が１８０゜異なる２つの分周後クロック信号を自由に切り替えることも可能な分周回路を得ることができる。
【００５８】
（Ｃ−３）第３の実施形態の効果
以上の通り、第３の実施形態によれば、フリップフロップ３１の後段に２入力論理和回路を設け、ＱＡ出力（又はＱＮ出力）とクロック信号ＣＬＫとの論理和を求めるようにしたので、分周後クロック信号ＣＬＫＢの立ち上がりエッジのスキューを、フリップフロップ１１の遅延より小さい２入力論理和回路３３の遅延分のみとすることができる分周回路を実現することができる。
【００５９】
また、２入力論理和回路３３と同等の遅延量を持つバッファ３４を介して分周前クロック信号ＣＬＫＡを出力するようにしたことにより、生成された分周前クロック信号ＣＬＫＡと分周後クロック信号ＣＬＫＢのスキュ−をほぼ“０”にすることができる分周回路を実現することができる。
【００６０】
さらにまた、フリップフロップ３１の後段に２入力セレクタ３２を設け、当該２入力セレクタ３２によって１８０゜位相の異なる２つの出力を自在に切り替えることができるようにしたので、分周後クロック信号ＣＬＫＢの位相を動作中に容易に１８０゜ずらすことが可能な分周回路を得ることができる。
【００６１】
これにより、タイミングのずれに起因した誤動作を心配しなくて良く、さらに、必要に応じてその位相を容易に切り替えることができる分周回路を得ることができる。
【００６２】
（Ｄ）他の実施形態
（Ｄ−１）  なお、上述の第１及び第２の実施形態においては、フリップフロップのＱＡ出力だけを用い、これをインバータを介して入力端子Ｄ側に帰還させる場合について述べたが、第３の実施形態の場合のように、ＱＡ出力に対して逆位相の関係にある反転出力を帰還させるようにしても良い。
【００６３】
（Ｄ−２）  また、上述の第２の実施形態においては、クロック信号ＣＬＫをインバータ２５で反転してからフリップフロップ２１の入力端子Ｃに入力する場合について述べたが、本発明はこれに代え、クロック信号ＣＬＫそのものをフリップフロップ２１の入力端子Ｃに直接入力する一方、当該クロック信号ＣＬＫを反転したものを論理積回路２３及びバッファ２４に入力するようにしても良い。
【００６４】
また、これに限らず、第１の実施形態のように、クロック信号ＣＬＫをそのままフリップフロップ２１に与え、当該フリップフロップ２１のＱＡ出力とクロック信号ＣＬＫとの論理積を求めるようにしても良い。
【００６５】
（Ｄ−３）  さらに、上述の第３の実施形態においては、クロック信号ＣＬＫをそのままフリップフロップ３１の入力端子Ｃに入力する場合について述べたが、第２の実施形態の場合のように、インバータで位相反転したクロック信号を入力するようにしても良い。
【００６６】
（Ｄ−４）  さらにまた、上述の実施形態においては、いずれも２分周回路についてのみ述べたが、本発明はこれに限らず、３分周以上の分周回路にも適用し得る。
【００６７】
【発明の効果】
上述のように、第１の発明によれば、ラッチ手段の後段に、論理和手段を設け、当該論理和手段によってラッチ手段で得られた分周出力とクロックとの論理和を求める一方、論理和手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ０の２種類のクロックを出力できる分周回路装置を得ることができる。
【００６８】
また、上述のように、第２の発明によれば、ラッチ手段の後段に、論理積手段を設け、当該論理積手段によってラッチ手段で得られた分周出力とラッチ手段に与えられるクロックに対して逆相のクロックとの論理積を求める一方、論理積手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ０の２種類のクロックを出力できる分周回路装置を得ることができる。
【００６９】
さらに、上述のように、第３の発明によれば、ラッチ手段の後段に、論理和手段を設け、当該論理和手段によってラッチ手段が出力する正負２種類の分周出力のうちのいずれか一方とクロックとの論理和を求める一方、論理和手段と同等の遅延量を有する遅延手段でクロックを遅延させてから出力するようにしたことにより、スキューがほぼ０の２種類のクロックを出力できる分周回路装置を得ることができる。
【図面の簡単な説明】
【図１】第１の実施形態の全体構成を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】図２に示す分周回路による分周動作を示すタイミングチャートである。
【図４】図１に示す分周回路による分周動作を示すタイミングチャートである。
【図５】第２の実施形態の全体構成を示すブロック図である。
【図６】図５に示す分周回路による分周動作を示すタイミングチャートである。
【図７】第３の実施形態の全体構成を示すブロック図である。
【図８】図６に示す分周回路による分周動作を示すタイミングチャートである。
【符号の説明】
１、１１、２１、３１…フリップフロップ、２、１２、２２、２５…インバータ、１３、３３…２入力論理和回路、１４、２４、３４…バッファ、２３…２入力論理積回路、３２…２入力セレクタ。
【図１】
0003544791.tif 000002
【図２】
0003544791.tif 000003
【図３】
0003544791.tif 000004
【図４】
0003544791.tif 000005
【図５】
0003544791.tif 000006
【図６】
0003544791.tif 000007
【図７】
0003544791.tif 000008
【図８】
0003544791.tif 000009