(57)【特許請求の範囲】
【請求項１】
表面を有する第１導電型の半導体基板内に、第１導電型の導電性とは反対の第２導電型の、周辺を有する第１ウェル領域を形成するステップと、第１ウェル領域の周辺内に、かつ表面の近傍に第１導電型の第２ウェル領域を形成するステップと、これも第１ウェル領域の周辺内に、第２ウェル領域から間隔を隔てて第２導電型であって、第１ウェルよりも導電率が高い第１接点領域を形成するステップと、を有する三重ウェル・フラッシュ・メモリ・セルを含む集積回路メモリの製造方法において、
基板表面上に第１の厚さの第１の絶縁層を配設し、
前記第２ウェル領域上の上記第１の絶縁層の第１の部分をエッチングし、
前記第２ウェル領域の前記エッチングされた第１の部分に第１の厚さと異なる第２の厚さの第２の絶縁層を配設し、
フローティングゲートを設けるために前記第２の絶縁層上に第１導電層を堆積し、かつ周辺回路の第１のトランジスタのゲートを設けるために第１の絶縁層上に第１導電層を堆積して、前記フローティングゲート及び前記周辺回路内の第１のトランジスタのゲートが基板表面上に配置され、かつ電気的に該表面から絶縁されるようにし、
前記第１導電層の表面上に第４の絶縁層を配設し、
前記第１ウェル領域上の前記第１の絶縁層の第２の部分をエッチングし、
前記エッチングされた第２の部分に第１及び第２の厚さと異なる第３の厚さの第３の絶縁層を配設し、
周辺回路の第２のトランジスタのゲートを設けるために前記第３の絶縁層上に第２導電層を堆積し、そして、
前記フローティングゲートの上方に、前記フローティングゲートから電気的に絶縁された制御ゲートを設けるために、前記第４の絶縁層上に第３導電層を堆積するステップからなることを特徴とする製造方法。
【発明の詳細な説明】
【０００２】
【発明の属する技術分野】
本発明は集積回路不揮発性メモリに関し、特にフラッシュ・メモリに関する。フラッシュ・メモリとは一度の操作でセル群を消去できる電気的消去可能な不揮発性メモリのことである。
【０００３】
【従来の技術】
現在、多くの種類の集積回路メモリが、その製造工程とともに公知である。集積回路メモリの特定の一つの種類が不揮発性メモリである。不揮発性メモリがそう呼ばれるのは、メモリから電力を遮断してもメモリ内に記憶された情報が失われないからである。不揮発性メモリは給電が遮断されることがある製品に多くの用途を持っている。例えば、フラッシュ・メモリを使用している公知の製品の一つはＰＣＭＣＩＡ、もしくはＰＣカードである。ＰＣカードは内部にコンピュータ・プログラムまたはその他の情報が記憶されている不揮発性メモリを収納した小型のクレジットカードのサイズのパッケージである。このようなデバイスによって、ユーザーはメモリ・カード内に記憶されたプログラムを失うことなくメモリ・カードをコンピュータ、またはその他の電子機器に接続したり、遮断したりすることができる。
【０００４】
不揮発性メモリ・デバイスには読出し専用メモリ（ＲＯＭ）、プログラムできる読出し専用メモリ（ＰＲＯＭ）、電気的消去可能な読出し専用メモリ（ＥＥＰＲＯＭ）、並びにその他の種類がある。電気的消去可能なプログラムできるメモリの分野の中で、ある分類のデバイスはフラッシュ・メモリ、またはフラッシュＥＥＰＲＯＭとして知られている。このようなメモリは選択的にプログラム可能、および消去可能であり、代表的にはセル群を一度の操作で消去できる。
従来形のフラッシュ・メモリでは、各メモリ・セルはソース、ドレン、制御ゲートおよびフローティングゲートを有するトランジスタから構成されている。フローティングゲートは制御ゲートと基板との間に形成されている。フローティングゲート上に捕捉された電荷の有無は、メモリ・セルの内容を表示するために利用できる。フローティングゲートに捕捉された電荷によってトランジスタのしきい値電圧が変化し、その２進状態を検知することが可能になる。図１Ａおよび図１Ｂは従来形の代表的なフラッシュ・メモリ・セルを示している。
【０００５】
ほとんどのフラッシュ・メモリでは、内容を読出すための通常の動作状態以外の状態でメモリを動作することによって、電荷がフローティングゲートに印加され、またはそこから除去される。例えば、ゲートとソース、ドレンまたはチャネル領域の間の相対電位を調整することによって、電子の形態の電荷をフローティングゲートへと注入し、またはフローティングゲートから除去することができる。
既成のフラッシュ・メモリの残念な欠点は、フローティングゲートをプログラムするために制御ゲートに高電位を印加しなければならないことにある。例えば、制御ゲートに８．５ボルトのような高い正電圧を印加し、ソース領域をアースすることによって、電子はソースからフローティングゲートへと引き寄せられ、そこで捕捉される。そこで、メモリ・セル内に“１”または“０”が存在することを表示するため、フローティングゲートの負の電荷を利用できる。プログラミング（または消去）のためにこのような高電位を使用する必要があることの残念な結果は、周辺回路をそのような高電位を処理できるように設計しなければならないことである。言い換えると、８．５ボルトが印加されるトランジスタとアクセス回路の全てが、それ自体で８．５ボルトの電位を処理できなければならない。更に高電位によって漏れ電流が生じ、ホットホール劣化を引き起こす。このような代表的な従来形のＮＯＲ負・セルの一つは米国特許明細書第５，０７７，６９１号「負のゲート電圧消去機能を伴うフラッシュＥＥＰＲＯＭアレイ」に記載されている。
【０００６】
【発明が解決しようとする課題】
従って、より低い電位で動作し、上記の不都合な作用を最小限にし、性能が向上するフラッシュ・メモリを提供することが望ましく、そのための好適な集積回路メモリの製造方法が必要とされている。
【０００７】
【課題を解決するための手段】
本発明は上述した先行技術のフラッシュ・メモリ・セルと比較して利点を有するフラッシュ・メモリ・セルを、関連する周辺回路とともに製造する集積回路メモリの新規且つ好適な製造方法を提供するものである。
本発明によって得られる三重ウェル・フラッシュ・メモリ・セルは、メモリ・セルが基板から電気的に絶縁され、上述した先行技術のフラッシュ・メモリ・セルで使用されるよりも大幅に低い電圧を利用してプログラムおよび消去が可能である。それによって、同じ集積回路チップ上にある周辺回路をより低い電圧を処理するように設計できるという利点が得られると共に、より小型のトランジスタを使用でき、その結果、収率が高まり、信頼性が高まり、コストが低下する。
【０００８】
本発明によると、表面を有する第１導電型の半導体基板内に、第１導電型の導電性とは反対の第２導電型の、周辺を有する第１ウェル領域を形成するステップと、第１ウェル領域の周辺内に、かつ表面の近傍に第１導電型の第２ウェル領域を形成するステップと、これも第１ウェル領域の周辺内に、第２ウェル領域から間隔を隔てて第２導電型であって、第１ウェルよりも導電率が高い第１接点領域を形成するステップと、を有する三重ウェル・フラッシュ・メモリ・セルを含む集積回路メモリの製造方法において、基板表面上に第１の厚さの第１の絶縁層を配設し、前記第２ウェル領域上の上記第１の絶縁層の第１の部分をエッチングし、前記第２ウェル領域の前記エッチングされた第１の部分に第１の厚さと異なる第２の厚さの第２の絶縁層を配設し、フローティングゲートを設けるために前記第２の絶縁層上に第１導電層を堆積し、かつ周辺回路の第１のトランジスタのゲートを設けるために第１の絶縁層上に第１導電層を堆積して、前記フローティングゲート及び前記周辺回路内の第１のトランジスタのゲートが基板表面上に配置され、かつ電気的に該表面から絶縁されるようにし、前記第１導電層の表面上に第４の絶縁層を配設し、前記第１ウェル領域上の前記第１の絶縁層の第２の部分をエッチングし、前記エッチングされた第２の部分に第１及び第２の厚さと異なる第３の厚さの第３の絶縁層を配設し、周辺回路の第２のトランジスタのゲートを設けるために前記第３の絶縁層上に第２導電層を堆積し、そして、前記フローティングゲートの上方に、前記フローティングゲートから電気的に絶縁された制御ゲートを設けるために、前記第４の絶縁層上に第３導電層を堆積するステップからなることを特徴とする製造方法が提供される
【００１２】
【実施例】
図１はプログラム・モード（図１Ａ）と消去モード（図１Ｂ）の従来のフラッシュ・メモリ・セルを示している。図示されたフラッシュ・メモリ・セルは代表的には単結晶シリコンである基板１０と、二重拡散されたソース領域１８と、ドレン領域１８とを含んでいる。基板の上方に薄い絶縁層１３によって間隔を隔てられてフローティングゲート１５が配置されている。フローティングゲートの上方には、フローティングゲートから電気的に絶縁されて制御ゲート１２が配置されている。代表的には、図示したフラッシュ・メモリ・セルは著しく大規模なメモリ、たとえば１００万ビットオーダのフラッシュ・メモリを備えた集積回路チップに単一のビットを付与するものである。集積回路上の個々のトランジスタは直交して配列されたビット線と語線とのマトリクスに構成されている。代表的には、ドレン領域１６はビット線に接続され、一方、制御ゲート１２は語線に接続される。このようにしてマトリクスのアドレス指定がなされる。
【００１３】
図１Ａおよび図１Ｂに示したフラッシュ・メモリ・セルは幾つかの異なるモード、すなわちプログラム、消去、および読出しモードで動作することができる。それぞれのモードの動作状態は後述する。
従来形のデバイスのプログラム・モードでは、好ましくは＋８．５ボルトの高電圧が選択されたワード線用の制御ゲート１２に印加される。選択されない語線はアース電位のままに留まる。選択されたビット線は約＋４．５ボルトに設定され、このビット線はドレン１６と結合される。ソース領域１８はアースされる。このような条件の結果、チャネル電流によってホット電子が生成され、制御ゲート上の＋８．５ボルトの電位によって誘引され、フローティングゲート１５とチャネル領域１８の間の酸化物薄層をトンネリングする。フローティングゲートに到達すると、上記の電子は捕捉され、フローティングゲートに負の電荷を荷電する。負の電荷はトランジスタのしきい電圧を変化させる。このようにしてメモリ・セルがプログラムされる。
【００１４】
従来形のメモリ・セルを読出すには、代表的には約＋５ボルトのＶｃｃである電位が選択された語線に印加され、一方、約１ボルトが選択されたビット線に印加される。フローティングゲート上に電子が存在するか、しないかによってトランジスタはターンオンし難くなったり、し易くなったりする。ビット線が電位を変化させたか否かを検出することによって、フローティングゲートの状態を検知することができる。
図１Ｂに示した消去モードでは、通常は−８．５ボルトである大きい負電圧が、消去されるべく選択されたデバイス群の制御ゲートに印加される。ビット線の電位は浮動することができ、一方ソースは例えば３から５ボルトである中間的な正の電位に保持される。制御ゲート上の負の電位とソース上の正の電位の組合わせが電子をフローティングゲートから遊離させて、ソース領域を経て基板へと戻すことによってフローティングゲートを放電し、セルを消去する。
【００１５】
図２Ａおよび図２Ｂは本発明の実施例に基づくフラッシュ・メモリ・セルの断面図を示している。同じセルが図２Ａと図２Ｂに示されているが、図２Ａはプログラミング用の状態を示し、図２Ｂは消去用の状態を示している。  図２Ａでは、フラッシュ・メモリ・セルは好適にシリコン基板２０内に製造されている。基板はＰ導電型のシリコンであり、Ｐ型基板２０内にはＮ導電型のシリコン・ウェル２２が形成されている。（図２Ａおよび図２Ｂに示した構造の製造工程は後述する。）Ｎウェル２２は図示したフラッシュ・メモリ・セルを含み、代表的には百または千オーダのセルを含むだけの充分な規模である。通常は、少なくともブロック消去動作に必要な数のセルがＮウェル２２に形成される。Ｎウェル２２内には、Ｐ導電型のウェル２４が形成される。Ｐウェル２４と電気的に接触させるため、ソース２７とドレン２６が付加的にドーピングされた領域２８とともにＰウェル内に形成される。フローティングゲート２９と制御ゲート２１も示されている。Ｎウェル２２のバイアスを可能にするためＮウェルへの接点２５が設けられている。
【００１６】
セルをプログラムするには、好適な実施例では制御ゲート２１が最高＋９．０ボルト、好ましくは＋６．５ボルトの電位に保たれ、一方、ドレン２６は＋５ボルト、またはそれ未満、好ましくは＋４ボルトの正の供給電圧に接続される。ソース２７はＮウェル接点２５と同様にアースされている。ＰウェルへのＰ接点２８は代表的には−４ボルトである負の電位に保たれる。
図示した状態によって電界エンハンスメント型チャネルのホット電子効果が生じ、それによって、Ｐウェル上の負の電圧と、制御ゲート上の正の電圧により電子はチャネル上方のゲート酸化物を経てフローティングゲート２９上へとトンネリングする。それによってフローティングゲートに負の電荷が荷電される。第１図に示した従来形の回路と比較して、大幅に低いプログラミング電位しか必要ないことに留意されたい。それによってより高い容量の周辺回路の必要が縮減され、動作電位が低下し、電力消費が節減される。
【００１７】
プログラミングの後、図２Ａに示したセルは代表的にはＶｃｃ、すなわち＋５ボルトの正の電位を制御ゲート２１に印加し、１ボルト信号をビット線２６に印加することによって読出すことがでる。選択されないワード線はアース電位に保持され、一方、選択されないビット線の電位は浮動状態のままであることができる。フローティングゲート２９上に電子が存在するか否かによってトランジスタはターンオンし難くなったり、し易くなったりし、この状態はドレン２６に接続されたビット線によって検知される。トランジスタがターンオンすると、ビット線はアースへと放電される。そこでビット線は“１”または“０”として読み取られる。
図示したデバイスは図２Ｂに示した状態を利用して消去できる。図示のように、セルを消去するには制御ゲートは最高−９．０ボルト、好ましくは−６．５ボルトのより低い電位に設定され、一方、Ｐウェル２４とＮウェル２２は最高＋８ボルトであるが、＋６．５ボルトであることが好ましい正の電位にされる。ウェル上の正の電位は、制御ゲート上の負の電位と結合されてフローティングゲート上の電子をゲート酸化物を経て再び基板内に戻るように誘引させ、それによってデバイスを消去する。図２Ｂに示したデバイスには図１Ｂに示したデバイスに対してより大幅に低い電位が印加されることに再度留意されたい。
【００１８】
下記の表１は図２Ａおよび図２Ｂに示した３重ウェルを有するセルの読出し、消去、およびプログラミング状態を要約したものである。プログラム確認、消去２、およびプログラム２モードも示されている。これらについては後述するが、基本的に消去２およびプログラム２モードがソース側の消去とプログラム機能を果たし、一方、前述の消去およびプログラム機能はチャネルの消去とプログラム機能を果たす。
【００１９】
【表１】
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【００２０】
本発明の別の実施例では、フローティングゲート２９とＰウェル３０との間の一定電界は、ゲートまたはＰウェルのいずれか一方、または双方に傾斜して変化する電圧、もしくは段階的に変化する電圧を印加することによって消去中に保持される。例えばＰウェル電圧は＋３から＋７ボルトまで傾斜して、もしくは段階的に変換することができ、および（または）ゲート上の電圧を−５ボルトから−９ボルトまで傾斜して変化することができる。このような技術は、低速消去ビット（ｓｌｏｗ−ｔｏ−ｅｒａｓｅ−ｂｉｔ）をより高速な消去ビットと同時に消去させることができるという利点を有している。これは消去時間の配分をより厳格なものとし、同時に漏れ電流の誘発の原因となる消去時の応力を軽減するのに役立つ。更にこれは、必要であった消去確認動作が不要になるという利点を有している。
ここでは“消去２”と呼ばれる補足的な消去動作によって、バンド間のトンネリング電流を抑止するためにＰウェル電圧によるソース・エッジ消去が可能になる。それによって更にウインドゥの閉鎖が軽減さこれる。このような消去動作によって消去中の電力消費が節減され、ソース−ゲート領域のエッジ部に発生するホット・ホールが縮減することによってデバイスの耐性が高まる。同様のプログラミング動作は“プログラム２”と呼ばれる。
図３乃至３１は本発明に基づくフラッシュ・メモリの製造工程の実施例を示している。本発明を充分に明確にするため、図示し、後述する工程は異なる種類の５個のトランジスタを形成するステップを含んでいる。図３、および同様にそれ以降の図面の上部には本発明の工程によって形成される異なる種類のトランジスタが示されている。すなわち、本発明の工程によってＰチャネル型とＮチャネル型の双方の種類のフラッシュ・メモリ・セルを周辺ＣＭＯＳ回路とともに製造することができる。勿論、特定のフラッシュ・メモリ製品の実施に際しては、Ｐ型とＮ型の双方のトランジスタを備える必要はないが、完全を期すために図面には双方の種類を示してある。
【００２１】
図３の上部に示すように、図３乃至３１のそれぞれの左部分では酸化物薄層のＮチャネル・トランジスタを形成するのに必要な工程が説明される。この一つのトランジスタのようなＮチャネル・トランジスタは＋５ボルト程度の電圧で動作する。酸化物薄層のＮチャネル製造工程のすぐ近傍では、厚い酸化物層のＮチャネル・デバイスの製造工程が説明されている。厚い酸化物層のＮチャネル・デバイスはより高い電圧の印加用に周辺回路で使用される。例えば、このようなデバイスは代表的には、およそ＋９ボルトに及ぶ程度の電位が印加されるプログラミングおよび消去モードを処理するために使用される。
各図面の中央部では、フラッシュ・メモリ・セルを形成する工程が説明されている。前述のように、このフラッシュ・メモリ・セルは、ＮウェルがＰ基板内に形成され、全体がＮウェル内にあるＰウェル内でメモリ・セルが形成される３重ウェル構造で形成される。勿論、必要ならば、ただし図面の断面図には図示されていないが、Ｎチャネル・デバイスもＰウェル内に形成することもできる。これらのＮチャネル・デバイスはメモリ・セルとは異なりフローティングゲートを含まない。
【００２２】
図面のメモリ・セルのすぐ近傍では酸化物薄層のＰチャネル・トランジスタを形成する工程が説明されている。このようなデバイスは、例えば約＋５ボルトまでのより低い電位を処理するための周辺回路で使用される。図面のその近傍には、厚い酸化物層のＰチャネル・トランジスタを形成する工程が説明されている。これらのトランジスタは近傍に形成されたより薄い酸化物層のＰチャネル・デバイスよりも高い電位で動作する。厚い酸化物層のＮチャネル・デバイスの場合と同様に、厚い酸化物層のＰチャネル・デバイスはフラッシュ・メモリ・セルのプログラミングと消去に必要なより高い電位を発生し、配分するための回路に使用される。
図３では、好ましくは抵抗率が８−１０オーム・センチメートルで、水晶配向〈１００〉のＰ導電型のシリコン基板が設けられている。従来の工程を利用して、シリコン酸化物の薄層３１を得るために基板が酸化される。二酸化シリコン３１の上表面上には、好ましくはフォトレジストのマスク３２が形成される。公知の技術を利用して、Ｎウェル２２（図２Ａを参照）が必要な領域からマスクを除去するためにマスクは露出され、現像される。次に、再び公知の技術を利用して、Ｎウェルをドーピングするために例えば燐であるＮ導電型の不純物がシリコン表面内に注入される。注入は２．２ｍｅｖのエネルギと、６Ｅ１２ｃｍ−２の不純物濃度で行われることが好ましい。注入の終了時の構造の外見は図３に示すとおりである。図３には、周辺回路トランジスタとメモリ・セル（フラッシュ）とが形成される基本位置を表記した標識が付されている。ほとんどの集積回路では、表面の大部分がメモリ・セルからなっている。
【００２３】
次に、図４に示すように、フォトレジスト３２が除去され、Ｎウェル・ドープ剤を駆使して、Ｎウェル４０を生成するためにアニーリング工程が実施される。新たなフォトレジスト層４１が集積回路の上表面に被覆され、次にＰウェルが必要な領域を露出するためにマスキングと現像が行われる。次に、例えば濃度が１．５Ｅ１３ｃｍ−２で、エネルギが１００ｋｅｖでボロンまたはその他のＰ導電型の不純物を用いてＰウェル注入が行われる。
Ｎウェルはチップのメモリ・セル領域を含んでいる。これは個数が所望のとおりの少なさまたは多さのメモリ・セルを含むことができ、別のメモリ・セル群は別のＮウェル内に形成される。Ｎウェルを使用することによって小ブロック、例えば単一の語線の消去が可能であり、消去ブロックのブロック・サイズを任意に選択できる。これは３重ウェル工程に必要な電位が従来形のソース側消去と比較して低いことの結果である。従来形のデバイスでは消去ブロックのサイズは電流の制限によって規定されていた。使用される高電力を処理するために大型のデコーディング・トランジスタが必要であり、それによってチップ面積が過剰なものになっていた。本発明では、Ｎウェルを用いることで大型のデコーディング・トランジスタを使用する必要がなくなり、任意のセル群を同時に消去することが可能になる。更に、前述のように、チャネル消去を利用することによって消去をより均一にすることができる。図４はＰ型不純物の注入後の構造の外見を示している。
【００２４】
フォトレジスト４１は除去され、図５に示すように、Ｐウェル・ドープ剤が熱アニーリング工程の際に駆使される。上表面上の全ての二酸化シリコンは、例えば酸浸漬、またはプラズマ・エッチング工程を利用して剥離される。次に、例えば熱処理を利用して２００オングストロームの二酸化シリコンを生成するため、集積回路の上表面に新たな二酸化シリコン層５１が形成される。二酸化シリコン５１の上正面上には、例えば化学蒸着のような公知の技術を用いて、好ましくは厚さ約４００オングストロームの多結晶シリコン層５３が形成される。多結晶シリコン層５３の機能は応力除去層として役立つことである。多結晶シリコン層５３の上面にはこの場合も化学蒸着を利用して、代表的には約２０００オングストロームの厚さに窒化シリコン層５４が蒸着される。窒化シリコン５４の上面には、別のフォトレジスト層５５が蒸着される。その後、層５５はこの場合も公知の技術を利用して露出され、現像される。次にフォトレジスト５５のアイランドの間に露出した窒化シリコン領域５４を除去するためにプラズマ、もしくは反応性イオン・エッチングが施される。このようなエッチングはこの分野では公知である。工程のこの段階での構造の外見は図５に示されている。
【００２５】
工程の次の段階を図６を参照しつつ説明する。図示のとおり、フォトレジストは構造の上表面から除去され、図ではＦＯＸと記されている電界酸化領域６１を生成するために、代表的には高温での酸化が行われる。電界酸化領域６１は集積回路の種々の部分を互いに電気的に絶縁する機能を果たす。好適な実施例では、電界酸化物の厚さは０．５ミクロンであり、基板を１１５０℃の温度に３００分間加熱することによって形成される。領域６１のような電界酸化領域はこの分野では公知である。
電界酸化領域の形成の後、例えば熱したＨ２  ＰＯ４  溶液（燐酸）への浸漬によって窒化物層が構造の表面から剥離される。次に、下層の多結晶シリコン、並びに多結晶シリコンの下の二酸化シリコン層５１が除去される。次に、好ましくはシリコンを加熱することによって構造の上表面に新たな二酸化シリコン層６３が形成される。酸化物層６３は後に除去されるので犠牲酸化物と呼ばれる。犠牲酸化物６３を除去した後の構造の外見が図６に示されている。
【００２６】
次に構造の上表面にフォトレジスト層７１が形成され、その後、電界注入が必要な領域を露出するためにマスキングと現像が行われる。電界注入はＰ型領域内に導入される。このＮチャネル電界注入は、後に能動Ｎチャネル・デバイスが形成される領域での深注入である。これは図７に示されている。Ｎチャネル注入は１６５ｋｅｖのエネルギと、濃度が５Ｅ１２ｃｍ−２のボロン不純物を使用して導入されることが好ましい。
図８は工程の次の段階を示している。図示のように、この場合も公知のフォトリトグラフ技術を利用して修正回路の表面の所望の領域に新たなフォトレジスト・マスキング層８１が形成される。フォトレジストは、少なくとも後にメモリ・セルが形成される領域から除去され、次にこれらの領域内でしきい電圧調整用の注入が行われる。
【００２７】
図９に示すように、新たなマスク８３が形成され、これらの周辺トランジスタを調整するためにＰチャネルしきい電圧注入が行われる。次にフォトレジストが除去され、集積回路の露出部分の表面から犠牲酸化物を除去するためにエッチング動作が施される。
図１０に示すように、構造上に新たな二酸化シリコン層９２が形成される。この新たな層によって周辺回路内の厚い酸化物層のＰおよびｎチャネル・トランジスタ用の厚い酸化物ゲートが備えられる。図１１に示すように、メモリ・セルへのしきい電圧注入が行われる領域９６を露出するために新たなフォトレジスト・マスク９４が施される。セル注入、すなわちボロンであることが好ましいＰ型不純物が３Ｅ１３ｃｍ−２の投与量と、４０ｋｅｖのエネルギで導入される。  セル注入の後、厚いゲート酸化物層９２を除去するために同じマスク９４が使用される。次に、露出された二酸化シリコンがエッチング処理され（図１２を参照）、この場合も公知の技術を用いて新たなゲート酸化物層９８が形成される。この新たな層９８によって、メモリ・セルのプログラミングと消去の間に電子がそこを通ってトンネリングするトンネル酸化物層が得られる。トンネリング酸化物層９８は厚さが８５オングストロームであることが好ましく、構造を８５０℃の温度に４５分間だけ蒸気中で加熱し、Ｎ２  内で３０分間９００℃でアニーリングすることによって形成される。
【００２８】
酸化物層９８の形成後、多結晶シリコン層９５が、例えば化学蒸着によって構造の上表面に蒸着されて、厚さ約１０００オングストロームの層が形成される。次にこの層には燐不純物がドーピングされて、導電性にされる。多結晶シリコン層９５によってメモリ・セル用のフローティングゲートと、周辺回路内のトランジスタ用の制御セルとが備えられる。
図１４に示すように、構造上に残されることになる多結晶シリコン９５の所望の領域をマスキングするために、好ましくはフォトレジストである別のマスク９９が形成される。それによって露出された多結晶シリコン９５が、例えば公知のプラズマ・エッチング、または異方性エッチング工程を用いて構造の表面からエッチングされる。エッチングの完了後の構造の外見は図１４に示されている。
【００２９】
図１５は製造工程の次の段階を示している。フォトレジスト層９９が剥離され、次に二酸化シリコン、窒化シリコン、および二酸化シリコンの蒸着が順次行われて、“ＯＮＯサンドイッチ”状の複合絶縁層１０２が形成される。この層は、多結晶シリコン層９５が形成された領域では多結晶シリコン９５の上表面上にあり、回路の別の領域では厚いゲート酸化物層９２の上表面上にある。ＯＮＯ層は化学蒸着を用いて蒸着することが好ましい。しかし、別の公知の技術を用いてもよい。ＯＮＯ層は厚さ５０オングストロームの下部の二酸化シリコン層、厚さ６０オングストロームの中間の窒化シリコン層、および厚さ５０オングストロームの上部の二酸化シリコン層から構成されることが好ましい。ＯＮＯ層の形成後、新たなマスキング層１０７が蒸着され、多結晶シリコン層９５が残される領域を保護するように形成される。
【００３０】
マスク１０７の形成後、図１６に示すように、従来のエッチング手順を用いて
ＯＮＯサイドイッチ構造の露出領域が除去される。この段階では、ＯＮＯ複合層が除去され、かつ露出領域内の厚いゲート酸化物層９２も除去される。次にフォトレジストが剥離される。新たなゲート酸化物層１２８が形成される。この新たなゲート酸化物層はより薄く（約１１０オングストローム）、電力がより低いＰおよびＮチャネル・トランジスタを形成するべき位置に形成される。
次に、図１７に示すように、多結晶シリコンの第２層１３２が構造の表面に蒸着される。多結晶シリコン１３２の厚さは１０００オングストロームであることが好ましく、従来の化学蒸着工程の技術を用いて蒸着される。多結晶シリコン１３２の蒸着に引き続き、この層にはＰＯＣｌ３工程を用いて燐不純物がドーピンされる。この“多結晶２”層によって回路内の相互接続が形成される。第２多結晶シリコン層は回路の周辺領域内の第１多結晶シリコン層への相互接続用に利用できる。これによって更にコンデンサが備えられ、またはメモリ・セル領域内の別の接続用に利用できる。次に第２多結晶層を選択的に防護するためマスク１３５が形成される。図１８に示すように、次に多結晶シリコン１３２は構造上の不要な位置からこれを除去するためにエッチング処理される。次に珪化タングステン層１３３が多結晶シリコン１３２の上表面に蒸着される。珪化タングステンの上正面上には、反射防止コーティング（図示せず）が蒸着され、珪化タングステンの上表面からの反射を最小限に抑止することによってマスキング公差をより精密にすることが可能になる。最後に、第２多結晶シリコン層が残されるべき構造の領域を更に規定するために、構造の上表面にマスク１３９が形成される。図面中の断面図では、ゲート電極が必要な領域がある。マスク１３９を利用して、第２多結晶シリコン層１３２がエッチング処理される。次に、構造の一部を保護し、多結晶第１層９５（図１９を参照）内に制御およびフローティングゲートを形成するために新たなマスク１４０（図１９を参照）が形成される。
【００３１】
図２０に示すように、次にこれも従来の処理技術を利用して第２多結晶シリコン層１３２がエッチングされる。第２多結晶シリコン層１３２のエッチング後、第２多結晶シリコン層１３２はＯＮＯサンドイッチ層の露出領域を除去できるようにするマスクとして利用される。次にＯＮＯサンドイッチは多結晶シリコン層９５の第１レベルをエッチングするためのマスクとして機能する。このようにして、メモリ・セル・ゲートが形成される。エッチング後、それによって露出したシリコン領域上に再び防護用の酸化物層を形成するため、構造は再加熱される。メモリ・セル・トランジスタはフローティングゲートと制御ゲートを含み、一方、周辺回路で使用するように意図された別のトランジスタはこれらのゲートを含んでいないことに留意されたい。
【００３２】
図２１は製造工程の次の段階を示している。メモリ・セル・トランジスタのソース領域以外の領域を保護するため、構造の表面にマスク１６１が形成される。次に二重注入が行われ、Ｎ形不純物の第１次注入は比較的少ない３Ｅ１４ｃｍ−２の投与量と、５０ｋｅｖのエネルギで行われる。第１次注入後に、濃度がより高い第２次注入が行われる。これらの注入によってメモリ・セルの二重拡散ソース領域濃度が規定される。
図２２に示すように、全てのフォトレジストが除去され、メモリ・セルのドレン領域だけを露出させる新たなマスク１７１が形成される。別の注入が行われ、この場合は３．５Ｅ１５ｃｍ−２の濃度量と、５０ｋｅｖのエネルギでヒ素不純物が注入される。図２２はその結果生じた注入済のドレン領域を示している。
【００３３】
図２３は別のトランジスタ用のソースおよびドレン領域を形成するためのマスク１７５を介した同様の注入を示している。フォトレジストが除去され、次にソース・ドレン注入をアニーリングするため９００°Ｃの温度で２５分間だけ加熱される。その結果、ソースおよびドレン領域１８１と１８２が形成される。このアニーリング動作によって更に多結晶シリコン上に二酸化シリコン層１８４が形成される。次にブラチンケット・エッチングを利用してこの層のほとんどが除去される。全ての酸化物が除去される前にエッチングを停止することによって、多結晶シリコン・ゲートの側壁にスペーサ領域１８４が残される。それによって軽くドーピングされたドレン構造の形成が可能である。次により高度にドーピングされたソース／ドレンが必要な位置で周辺トランジスタを露出させるために新たなマスク１７５が形成される。次に、図２３に示すように３．５Ｅ１５ｃｍ−２の注入が行われる。
【００３４】
図２６に示すように、アニーリングの後、構造の上表面に二酸化シリコン層が蒸着され、その後でＢＰＳＧ層（リン化ホウケイ酸塩ガラス）が蒸着される。次に構造はＢＰＳＧ１８６層をほぼ平坦化するために加熱される。
ＢＰＳＧの上表面にマスク（図示せず）が形成され、ＢＰＳＧは図２７に示すようにエッチング処理されて構造の表面並びに別の領域への接触位置が形成される。次に図２８で例えばチタン／窒化チタンのような障壁用金属がＢＰＳＧ層１８６の開口部内に蒸着され、その後で所望の第１金属化層が蒸着される。第１金属層はアルミニウムであることが好ましい。アルミニウムの上表面上には、反射防止コーティングを施すために窒化チタン層が蒸着される。次に第１金属層がマスキングおよびエッチングされ、フォトレジストが剥離される。残された帰属接点１８８が図２８に示されている。ＢＰＳＧ１８６と金属接点１８８の上表面に、化学蒸着法を利用して例えば二酸化シリコン材料の金属間酸化物が蒸着される。第２９図にはＩＭＯ層２１１が示されている。ＩＭＯ層の頂部には、スピン−オン・ガラス２１２が蒸着され、その上表面上には別の金属間酸化物２１４が蒸着される。層２１１の厚さは約１０００オングストロームであり、一方層２１４の厚さは約２０００オクロンであることが好ましい。次にマスク（図示せず）が第２金属間酸化物の上表面に形成される。このマスクは層２１２および２１４のエッチングのための開口部を形成するために露出され、現像される。次にこれらの層は、第１金属層への経路２１７用の開口部を形成するため、好ましくはプラズマを利用してエッチングされる。フォトレジストが除去され、構造の外見は図２１に示されている。
【００３５】
図３０に示すように、経路用開口部２１７を充填し、第２金属層を備えるために例えばアルミニウムである別の金属層がチップの上表面に蒸着される。その上表面上に反射防止用の窒化チタン・コーティングが蒸着され、次に第２金属層がマスキングおよびエッチングされ、かつフォトレジストが剥離されて、第３０図に示した構造が製造される。
図３１は第２金属層２２１の上表面上に不動態化層２３２を付加した後の完成した構造を示している。不動態化層はマスキング、およびエッチングされ、フォトレジストが剥離され、次にウェーハ内に完成した集積回路を製造するために構造は窒素内でアニーリングされる。
この段階に続いて、公知の半導体製造工程を利用して、製造された製品はテストされ、パッケージ内に収納され、パッケージと相互接続され、かつカプセルに封入される。
【００３６】
これまで本発明のフラッシュ・メモリ・セルおよびその製造工程を説明してきた。多くの特定の時間、温度およびその他の工程上の細部を提示してきたが、当業者には本発明の範囲を離れることなく、多くの変化形が可能であることが理解されよう。本発明の範囲は特許請求の範囲によって規定されるものである。
【００３７】
【発明の効果】
以上説明してきたように、ウェルを３重構造にすることによって、動作用の電位を著しく低下させることができ、かつメモリ・セルを均一に消去できる。
【図面の簡単な説明】
【図１】図１Ａ及び１Ｂは、従来形のフラッシュ・メモリ・セルを示す。
【図２】図２Ａ及び２Ｂは、本発明のフラッシュ・メモリ・セルの好適な実施例を示す。
【図３】図３乃至３１は、本発明のフラッシュ・メモリ・セルの製造方法の好適な実施例を示し、本図は、ｎウェルの注入後の構造を示す。
【図４】Ｐウェルの注入後の構造を示す。
【図５】ＰおよびＮウェルのアニーリングとマスクの形成後の構造を示す。
【図６】フィールド酸化物領域の形成後の構造を示す。
【図７】Ｎチャネルフィルードの注入後の構造を示す。
【図８】Ｐチャネルしきい電圧注入後の構造を示す。
【図９】Ｎチャネルしきい電圧注入後の構造を示す。
【図１０】ゲート酸化物の形成後の構造を示す。
【図１１】セル注入後の構造を示す。
【図１２】選択された領域内でゲート酸化物層を除去した後の構造を示す。
【図１３】多結晶シリコンの第１層の形成後の構造を示す。
【図１４】多結晶シリコンの第１層のマスキングとエッチング後の構造を示す。
【図１５】ＯＮＯ絶縁層の形成後の構造を示す。
【図１６】選択された位置に新たなゲート酸化物を形成した後の構造を示す。
【図１７】多結晶シリコンの第２層の形成後の構造を示す。
【図１８】マスクの形成後の構造を示す。
【図１９】多結晶シリコンの第２層のエッチングおよび新たなマスクの形成後の構造を示す。
【図２０】更なるエッチングの完了後の構造を示す。
【図２１】メモリ・セルのソース領域注入後の構造を示す。
【図２２】メモリ・セルのドレン領域注入後の構造を示す。
【図２３】幾つかの周辺トランジスタのＰ型ドレン注入後の構造を示す。
【図２４】別の周辺トランジスタのＮ型ドレン注入後の構造を示す。
【図２５】更に別の周辺トランジスタのＰ型ソース・ドレン注入後の構造を示す。
【図２６】ＢＰＳＧのアニーリングと蒸着後の構造を示す。
【図２７】接点マスクの形成後の構造を示す。
【図２８】第１金属層の蒸着後の構造を示す。
【図２９】第２接点層の形成後の構造を示す。
【図３０】第２金属層の蒸着後の構造を示す。
【図３１】不動態化層の蒸着後の構造を示す。
【符号の説明】
１０    基板
１２    制御ゲート
１３    絶縁薄層
１５    フローティングゲート
１６    ドレン領域
１８    ソース領域
２０    基板
２２    Ｎウェル
２４    Ｐウェル
２６    ドレン
２７    ソース
２８    Ｐ接点
２９    フローティングゲート
【図１】
0003549364.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
0003549364.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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