(57)【特許請求の範囲】
【請求項１】
データをシリアルに転送するシリアルデータ転送装置であって、
第１シリアルデータと第２シリアルデータとを含むシリアルデータが印加される入力端子と、
該入力端子からの第１シリアルデータを一時的に記憶する第１の一時メモリと、
該第１の一時メモリからのデータを記憶する第１のメモリと、
前記入力端子からの第２シリアルデータを一時的に記憶する第２の一時メモリと、
該第２の一時メモリからのデータを記憶する第２のメモリと、
前記入力端子からの第１シリアルデータが転送途中であることを示す第１の制御信号を発生する第１の転送状態検出回路と、
前記入力端子からの第２シリアルデータが転送途中であることを示す第２の制御信号を発生する第２の転送状態検出回路と、
転送タイミングを定めるパルス信号が到来したときに前記第１及び第２の制御信号が到来してないことを判別して前記第１の一時メモリからのデータを前記第１のメモリに転送させるとともに前記第２の一時メモリからのデータを前記第２のメモリに転送させる制御回路とを備え、
前記パルス信号に応じて前記第１のメモリと前記第２のメモリに同時に前記シリアルデータが転送されるようにしたことを特徴とするシリアルデータ転送装置。
【請求項２】
データをシリアルに転送するシリアルデータ転送装置であって、
第１シリアルデータと第２シリアルデータとを含むシリアルデータが印加される入力端子と、
該入力端子からの第１シリアルデータを一時的に記憶する第１の一時メモリと、
該第１の一時メモリからのデータを記憶する第１のメモリと、
前記入力端子からの第２シリアルデータを一時的に記憶する第２の一時メモリと、
該第２の一時メモリからのデータを記憶する第２のメモリと、
前記入力端子からの第１シリアルデータが転送途中であることを示す第１の制御信号と、前記第１シリアルデータの転送が終了したことを示す第２の制御信号とを発生する第１の転送状態検出回路と、
前記入力端子からの第２シリアルデータが転送途中であることを示す第３の制御信号と、前記第２シリアルデータの転送が終了したことを示す第４の制御信号とを発生する第２の転送状態検出回路と、
転送タイミングを定めるパルス信号が到来したときに前記第１及び第３の制御信号が到来してないことを判別して前記第１の一時メモリからのデータを前記第１のメモリに転送させるとともに前記第２の一時メモリからのデータを前記第２のメモリに転送させる制御回路とを備え、
前記パルス信号に応じて前記第１のメモリと前記第２のメモリに同時にデータが転送されるようにしたことを特徴とするシリアルデータ転送装置。
【請求項３】
データをシリアルに転送するシリアルデータ転送装置であって、
第１シリアルデータと第２シリアルデータとを含むシリアルデータが印加される入力端子と、
該入力端子からの第１シリアルデータを一時的に記憶する第１の一時メモリと、
該第１の一時メモリからのデータを記憶する第１のメモリと、
前記入力端子からの第２シリアルデータを一時的に記憶する第２の一時メモリと、
該第２の一時メモリからのデータを記憶する第２のメモリと、
前記入力端子からの第１シリアルデータが転送途中であることを示す第１の制御信号を発生する第１の転送状態検出回路と、
前記入力端子からの第２シリアルデータが転送途中であることを示す第２の制御信号を発生する第２の転送状態検出回路と、
転送タイミングを定めるパルス信号の状態変化に応じて制御パルスを発生するとともに前記パルス信号の状態変化に応じて前記制御パルスより発生タイミングが遅れた検出パルスを発生するシステム制御回路と、
該システム制御回路からの前記制御パルスの発生期間中、前記第１及び第２の制御信号が到来していないことを判別するラッチ判別回路と、
該ラッチ判別回路の判別出力信号に応じて前記検出パルスを通過もしくは遮断するスイッチとを備え、前記スイッチからの前記検出パルスに応じて前記第１の一時メモリからのデータを前記第１のメモリに転送させるとともに前記第２の一時メモリからのデータを前記第２のメモリに転送させることを特徴とするシリアルデータ転送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データをクロックに同期させてシリアルに転送するシリアルデータ転送装置に関するもので、特に同一の命令を複数の被制御回路に同時に加える場合に転送タイミングが各々等しくなるようにしたシリアルデータ転送装置に関する。
【０００２】
【従来の技術】
ＴＶ受像機や家庭用ＶＴＲでは内部に複数のＩＣを有し、この複数のＩＣを単一のコントローラ（マイクロコンピュータ）で制御する場合がある。制御方法にはシリアルとパラレルがあるが線数が少なくて済むのでシリアル方式が多く採用されている。シリアル方式では、データとクロックの「Ｈ」と「Ｌ」の論理値の組み合わせを用いてスタート信号、スレーブアドレス信号、転送データ及びストップ信号等を作成し、該複数の信号を含み１サイクルを構成する繰り返し信号を利用している。前記転送データに様々な情報を乗せている。
図２はそのようなシリアル方式のシリアルデータ転送装置のデータとクロックを示す。図２（ａ）はデータを図２（ｂ）はクロックを示す。時刻ｔ１はスタートポイントを示し、時刻ｔ２はストップポイントを示す。この間に必要な転送データが存在する。
【０００３】
スタートポイントは、クロックが「Ｈ」の時にデータが「Ｈ」から「Ｌ」になる時である。ストップポイントは、クロックが「Ｈ」の時にデータが「Ｌ」から「Ｈ」になる時である。そして、クロックの立ち下がり時（例えばｔ３）のデータの値を読むことでデータの取り込みを行う。
【０００４】
１つの転送データが終了するとストップ信号が発生し、データ転送の終了を告げる。そして、次のスタート信号が到来して次の転送データが送られてくる。
【０００５】
【発明が解決しようとする課題】
しかしながら、シリアル方式では複数のＩＣに同時に命令を送る場合にはシリアルであるので時間が要する、という問題がある。
【０００６】
例えば、家庭用ＶＴＲでは再生モードや記録モードに複数のＩＣ（例えば、メインのＹＣ信号処理ＩＣ、ヘッドアンプＩＣ、ＯＳＤ用ＩＣ）を同時に切り換える必要がある。その場合にシリアルでモード変更の情報を送っていては複数のＩＣを同時タイミングで動作させられなくなるという問題がある。
【０００７】
現在は全てのＩＣでモード切り替わりが終了してから、正式にモードを切り替えている。
【０００８】
【課題を解決するための手段】
本発明は、上述の点に鑑みなされたもので、データをシリアルに転送するシリアルデータ転送装置であって、第１シリアルデータと第２シリアルデータとを含むシリアルデータが印加される入力端子と、該入力端子からの第１シリアルデータを一時的に記憶する第１の一時メモリと、該第１の一時メモリからのデータを記憶する第１のメモリと、前記入力端子からの第２シリアルデータを一時的に記憶する第２の一時メモリと、該第２の一時メモリからのデータを記憶する第２のメモリと、前記入力端子からの第１シリアルデータが転送途中であることを示す第１の制御信号を発生する第１の転送状態検出回路と、前記入力端子からの第２シリアルデータが転送途中であることを示す第２の制御信号を発生する第２の転送状態検出回路と、転送タイミングを定めるパルス信号が到来したときに前記第１及び第２の制御信号が到来してないことを判別して前記第１の一時メモリからのデータを前記第１のメモリに転送させるとともに前記第２の一時メモリからのデータを前記第２のメモリに転送させる制御回路とを備え、前記パルス信号に応じて前記第１のメモリと前記第２のメモリに同時に前記シリアルデータが転送されるようにしたことを特徴とする。
【０００９】
又、本発明は、上述の点に鑑みなされたもので、データをシリアルに転送するシリアルデータ転送装置であって、第１シリアルデータと第２シリアルデータとを含むシリアルデータが印加される入力端子と、該入力端子からの第１シリアルデータを一時的に記憶する第１の一時メモリと、該第１の一時メモリからのデータを記憶する第１のメモリと、前記入力端子からの第２シリアルデータを一時的に記憶する第２の一時メモリと、該第２の一時メモリからのデータを記憶する第２のメモリと、前記入力端子からの第１シリアルデータが転送途中であることを示す第１の制御信号と、前記第１シリアルデータの転送が終了したことを示す第２の制御信号とを発生する第１の転送状態検出回路と、前記入力端子からの第２シリアルデータが転送途中であることを示す第３の制御信号と、前記第２シリアルデータの転送が終了したことを示す第４の制御信号とを発生する第２の転送状態検出回路と、転送タイミングを定めるパルス信号が到来したときに前記第１及び第３の制御信号が到来してないことを判別して前記第１の一時メモリからのデータを前記第１のメモリに転送させるとともに前記第２の一時メモリからのデータを前記第２のメモリに転送させる制御回路とを備え、前記パルス信号に応じて前記第１のメモリと前記第２のメモリに同時にデータが転送されるようにしたことを特徴とする。
【００１０】
【発明の実施の形態】
図１は、本発明のシリアルデータ転送装置を示すもので、１は、シリアルデータが印加される入力端子、２は該入力端子１からのシリアルデータを一時的に記憶する第１の一時メモリ、３は該第１の一時メモリ２からのデータを記憶する第１のメモリ、４は前記入力端子１からのシリアルデータを一時的に記憶する第２の一時メモリ、５は該第２の一時メモリ４からのデータを記憶する第２のメモリ、６は前記入力端子１からのシリアルデータが転送途中であることを示す第１の制御信号Ａ１と、前記シリアルデータの転送が終了したことを示す第２の制御信号Ｂ１とを発生する第１の転送状態検出回路、７は前記入力端子１からのシリアルデータが転送途中であることを示す第３の制御信号Ａ２と、前記シリアルデータの転送が終了したことを示す第４の制御信号Ｂ２とを発生する第２の転送状態検出回路、２０は端子９からの映像信号から垂直同期信号を分離する同期分離回路、８は同期分離回路２０からの垂直同期信号が到来したときに前記第１及び第３の制御信号Ａ１，Ａ２が到来してないことを判別して前記第１の一時メモリ２からのデータを前記第１のメモリ３に転送させるとともに前記第２の一時メモリ４からのデータを台ｅ４ｅ４４ｆ記第２のメモリ５に転送させる制御回路、１０は制御回路８の出力信号に応じて開閉するスイッチ、１１は制御回路８の出力信号に応じて開閉するスイッチ、１２は家庭用ＶＴＲの映像信号の記録再生処理に使用される輝度信号処理ブロック、１３は家庭用ＶＴＲの映像信号の記録再生処理に使用されるクロマ信号処理ブロックである。
【００１１】
図１の装置ではシリアルデータに応じて家庭用ＶＴＲの輝度信号処理ブロック、クロマ信号処理ブロックの制御開始タイミングを同時にすることを行っている。例えば、記録モードから再生モードに変化させる場合、モードが切り替わった情報と、それに伴う情報（画質調整情報）を転送させる必要がある。その場合のシリアルデータとしては図３（ａ）のごとき形態となる。
【００１２】
すなわち、データＤ２にはクロマ情報（モードが切り替わった情報と、画質調整情報）が、データＤ１には輝度情報（モードが切り替わった情報と、画質調整情報）が含まれている。
【００１３】
前述のようにモードを切り換えると、トランジスタなどで構成されるスイッチが切り替わるため、直流変動が生じやすい。すると、その直流変動が映像信号にノイズとして現れてしまう。そこで、本発明では並列的にデータ転送を行うとともにその転送期間として画面には表示されない垂直同期信号期間を使用する。画面には表示されない期間であれば、水平同期信号期間でもよい。この期間であれば、ノイズが発生しても画面には現れない。
【００１４】
図１の入力端子１には図３（ａ）のシリアルデータが印加される。シリアルデータは、第１の一時メモリ２、第２の一時メモリ４にシリアルに記憶される。又、シリアルデータは、第１の転送状態検出回路６と第２の転送状態検出回路７に印加される。第１の転送状態検出回路６は、シリアルデータをデコードしてデータＤ１が転送中であることを示すパルスＡ１（図３ｂ）を第１の一時メモリ２に印加する。すると、第１の一時メモリ２は、入力端子１からのシリアルデータの記憶を開始する。
【００１５】
又、第１の転送状態検出回路６は、シリアルデータをデコードしてデータ転送が終了であることを示すパルスＢ１を第１の一時メモリ２に印加する。すると、第１の一時メモリ２は、入力端子１からのシリアルデータの記憶動作を停止する。
【００１６】
第２の転送状態検出回路７も同様の動作を行い、図３（ｃ）のパルスＡ２を第２の一時メモリ４に印加する。すると、第２の一時メモリ４は、入力端子１からのシリアルデータを記憶開始する。又、第２の転送状態検出回路７は、シリアルデータをデコードしてデータ転送が終了であること示すパルスＢ２を第２の一時メモリ４に印加する。すると、第２の一時メモリ４は、入力端子１からのシリアルデータの記憶動作を停止する。
【００１７】
第１の転送状態検出回路６と第２の転送状態検出回路７は、到来するシリアルデータをデコードしており、その中味がどのブロックに転送されるものかを判定できる。そのため、
データＤ１が到来した時には、輝度信号処理ブロック１２へデータが伝達されるように第１の一時メモリ２が動作し、データＤ２が到来した時には、クロマ信号処理ブロック１３へデータが伝達されるように第２の一時メモリ４が動作するようになっている。
【００１８】
このようにして、シリアルに転送されてきたデータＤ１とデータＤ２が第１の一時メモリ２と第２の一時メモリ４に一旦、蓄えられる。
【００１９】
この状態から端子９に映像信号が到来したとする。すると、同期分離回路２０から垂直同期信号が発生する。この映像信号の垂直同期信号は、一時メモリから本来のメモリ（第１のメモリ３等）に転送するタイミングを設定するものである。
【００２０】
この映像信号の垂直同期信号は、データＤ１及びデータＤ２とはタイミング的に非同期である。そのため、シリアルに転送されてきたデータＤ１とデータＤ２が、第１の一時メモリ２と第２の一時メモリ４に書き込まれている最中にも映像信号の垂直同期信号がきてしまう。
【００２１】
第１の一時メモリ２と第２の一時メモリ４にデータが書き込まれている最中に転送を行うと、データ情報が失われてしまう。
【００２２】
そこで、本発明では、制御回路８において、映像信号の垂直同期信号が来たら、データ転送期間中ではないことを確認してから、一時メモリから本来のメモリ（例えば、第１のメモリ３）に転送している。
【００２３】
具体的には、図３（ｆ）の垂直同期信号は、制御回路８に印加され、その内部において図３（ｇ）（ｈ）のパルスが作成される。この図３（ｈ）のパルスの「Ｈ」レベル期間において、図３（ｂ）のパルスＡ１が「Ｈ」レベルであるか否かを検出する。
【００２４】
図４は、図１の制御回路８の具体回路例を示す。図４の端子２０には図３（ｆ）の垂直同期信号が印加される。システム制御回路２１は、この垂直同期信号に応じて図３（ｈ）の制御パルスと図３（ｇ）の検出パルスとを発生する。この検出パルスは、スイッチ２２が開閉することで伝達もしくは遮断される。検出パルスが伝達されれば、メモリ内容の転送がおこなわれる。
【００２５】
このスイッチ２２の開閉を切り換えるのがラッチ判別回路２３である。ラッチ判別回路２３は、図３（ｈ）の制御パルスが「Ｈ」レベルの期間に図３（ｂ）のパルスＡ１及び図３（ｃ）のパルスＡ２が「Ｈ」レベルであるか「Ｌ」レベルであるかを判別する。
【００２６】
今、図３（ｈ）のパルスの「Ｈ」レベル期間Ｔ１であるとすると、その期間のパルスＡ１が「Ｈ」レベルであるので、転送できない。このため、ラッチ判別回路２３からスイッチ２２を開く制御信号を発生する。すると、検出パルスは伝達されない。
【００２７】
このため、制御回路８からの制御信号に応じてスイッチ１０、１１は図示のように開く。スイッチ１０、１１が図示のように開いていれば、一時メモリから本来のメモリ（例えば、第１のメモリ３）に転送されることはない。
【００２８】
次に、図３（ｆ）の次のタイミングの垂直同期信号が、制御回路８に印加されると、その内部において図３（ｈ）のパルス（期間Ｔ２）と、それに対応した図３（ｇ）の検出パルスが作成される。この図３（ｈ）のパルス（期間Ｔ２）の「Ｈ」レベル期間において、図３（ｂ）のパルスＡ１と図３（ｃ）のパルスＡ２が「Ｈ」レベルであるか否かを検出する。
【００２９】
この場合には、図３（ｂ）のパルスＡ１と図３（ｃ）のパルスＡ２がともに「Ｌ」レベルであるので、転送途中でないことが明らかである。そのため、ラッチ判別回路２３によりスイッチ２２が閉じて、制御回路８からの図３（ｉ）の制御信号が発生し、該制御信号に応じてスイッチ１０、１１は閉じる。スイッチ１０、１１が閉じれば、一時メモリから本来のメモリ（例えば、第１のメモリ３）に記憶データの転送が行われる。
【００３０】
従って、第１のメモリ３と第２のメモリ５には、データが同時に転送されることとなり、輝度信号処理ブロック１２とクロマ信号処理ブロック１３へ垂直同期信号期間に同時にデータが伝達されることが可能となる。
【００３１】
【発明の効果】
以上述べた如く、本発明によれば、同一の命令を複数の被制御回路に同時に加える場合に転送タイミングを各々等しくできる。
【００３２】
特に本発明によれば、一時メモリへのデータ転送の途中に、本来のメモリへの転送が行われることはないのでデータを確実に転送可能である。
【００３３】
更に、本発明によれば、輝度信号処理ブロックとクロマ信号処理ブロックへ垂直同期信号期間にデータを伝達することが可能であり、切換ノイズが発生しても画面には現れない。
【図面の簡単な説明】
【図１】本発明のシリアルデータ転送装置を示すブロック図である。
【図２】従来のシリアルデータ転送の説明に供する波形図である。
【図３】本発明のシリアルデータ転送の説明に供する波形図である。
【図４】本発明の制御回路８の具体回路図である。
【符号の説明】
（１）                入力端子
（２）                第１の一時メモリ
（３）                第１のメモリ
（４）                第２の一時メモリ
（５）                第２のメモリ
（６）                第１の転送状態検出回路
（７）                第２の転送状態検出回路
（８）                制御回路
【図１】
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【図２】
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【図３】
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【図４】
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