(57)【特許請求の範囲】
【請求項１】
伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備え、前記メモリは、前記制御値の初期値および前記位相差の単位変動当たりの制御値の変動量を予め記憶することを特徴とする位相同期回路。
【請求項２】
伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備えた位相同期回路であって、複数の伝送路データからそれぞれ抽出される複数の入力クロックのいずれか一つを入力クロック切替信号に応じて選択して前記位相差検出手段へ出力する入力クロック切替器を有し、前記ＣＰＵは、前記入力クロック切替信号を受けて他の入力ロックに切り替わったことを検出したとき、これまでの算出結果をクリアして新たに制御値の計算を開始することを特徴とする位相同期回路。
【請求項３】
伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備えた位相同期回路であって、高精度発振器により生成される校正用の標準クロックおよび外部から入力された入力クロックをそれぞれ受けてモード切替信号に応じていずれか一方を選択して前記位相差検出手段へ出力するクロック切替器を有し、前記ＣＰＵは、前記モード切替信号が前記標準クロックの選択を指示したとき、これまでの算出結果をクリアして校正モードに移行し、前記比較クロックの周期毎に前記カウント値を累積して一定期間後に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記ＶＣＯを制御して前記差分が０となる制御値を求め、この制御値を前記一定期間で除算することにより位相差の単位変動当たりの制御値の変動量を算出して前記メモリに記憶された位相差の単位変動当たりの制御値の変動量を校正すると共に、前記差分が長期間安定して０になったときの制御値により前記メモリに記憶された初期値を校正することを特徴とする位相同期回路。
【請求項４】
前記ＣＰＵは、装置起動時において前記メモリに予め記憶されている前記初期値を前記制御値として出力することを特徴とする請求項１記載の位相同期回路。
【請求項５】
伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備え、前記位相差検出手段は、前記入力クロックと前記比較クロックとの位相差に相当する期間にマスタークロックをカウントしそのカウント値を出力するカウンタを有する位相同期回路において、前記ＣＰＵは、前記比較クロックの周期毎に前記カウント値を累積し、一定期間毎に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記メモリに予め記憶されている前記位相差の単位変動当たりの制御値の変動量を読み出し、前記差分が前記一定期間後に０となるように前記制御値を算出することを特徴とする位相同期回路。
【請求項６】
伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備え、前記位相差検出手段は、前記入力クロックと前記比較クロックとの位相差に相当する期間にマスタークロックをカウントしそのカウント値を出力するカウンタを有する位相同期回路において、複数の伝送路データからそれぞれ抽出される複数の入力クロックのいずれか一つを入力クロック切替信号に応じて選択して前記位相差検出手段へ出力する入力クロック切替器を有し、前記ＣＰＵは、前記入力クロック切替信号を受けて他の入力ロックに切り替わったことを検出したとき、これまでの算出結果をクリアして新たに制御値の計算を開始することを特徴とする位相同期回路。
【請求項７】
伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備え、前記位相差検出手段は、前記入力クロックと前記比較クロックとの位相差に相当する期間にマスタークロックをカウントしそのカウント値を出力するカウンタを有する位相同期回路において、高精度発振器により生成される校正用の標準クロックおよび伝送路データから抽出された入力クロックをそれぞれ受けてモード切替信号に応じていずれか一方を選択して前記位相差検出手段へ出力するクロック切替器を有し、前記ＣＰＵは、前記モード切替信号が前記標準クロックの選択を指示したとき、これまでの算出結果をクリアして校正モードに移行し、前記比較クロックの周期毎に前記カウント値を累積して一定期間後に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記ＶＣＯを制御して前記差分が０となる制御値を求め、この制御値を前記一定期間で除算することにより位相差の単位変動当たりの制御値の変動量を算出して前記メモリに記憶された位相差の単位変動当たりの制御値の変動量を校正すると共に、前記差分が長期間安定して０になったときの制御値により前記メモリに記憶された初期値を校正することを特徴とする位相同期回路。
【請求項８】
前記ＣＰＵは、前記比較クロックの周期毎に前記カウント値を累積し、一定期間毎に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記メモリに予め記憶されている前記位相差の単位変動当たりの制御値の変動量を読み出し、前記差分が前記一定期間後に０となるように前記制御値を算出することを特徴とする請求項１または４記載の位相同期回路。
【請求項９】
複数の伝送路データからそれぞれ抽出される複数の入力クロックのいずれか一つを入力クロック切替信号に応じて選択して前記位相差検出手段へ出力する入力クロック切替器を有し、前記ＣＰＵは、前記入力クロック切替信号を受けて他の入力ロックに切り替わったことを検出したとき、これまでの算出結果をクリアして新たに制御値の計算を開始することを特徴とする請求項１、４、５または８記載の位相同期回路。
【請求項１０】
高精度発振器により生成される校正用の標準クロックおよび伝送路データから抽出された入力クロックをそれぞれ受けてモード切替信号に応じていずれか一方を選択して前記位相差検出手段へ出力するクロック切替器を有し、前記ＣＰＵは、前記モード切替信号が前記標準クロックの選択を指示したとき、これまでの算出結果をクリアして校正モードに移行し、前記比較クロックの周期毎に前記カウント値を累積して一定期間後に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記ＶＣＯを制御して前記差分が０となる制御値を求め、この制御値を前記一定期間で除算することにより位相差の単位変動当たりの制御値の変動量を算出して前記メモリに記憶された位相差の単位変動当たりの制御値の変動量を校正すると共に、前記差分が長期間安定して０になったときの制御値により前記メモリに記憶された初期値を校正することを特徴とする請求項１、４、５、８または９記載の位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は網同期通信を行う移動体通信システムの基地局装置に適用する位相同期回路に関し、特に重畳されたジッタおよびワンダを抑圧して伝送路クロックを再生する位相同期回路に関する。
【０００２】
【従来の技術】
網同期通信を行う移動体通信システムにおいては、高い無線周波数安定度が要求されるため、その基地局装置には高精度の発振器を備える必要がある。しかし、高精度の発振器は周波数を安定化するための各種補償手段が設けられているので、回路構成が複雑化し大型化して高価になる。
【０００３】
そこで、小型化および低価格化をはかり高精度の安定度を実現するために、基地局装置内において伝送路（ハイウェイ）の高精度なクロックを抽出し、このクロックに同期したクロックを再生して周波数の基準とする方法がとられている。
【０００４】
しかしながら、一般に伝送路クロックには低い周波数のジッタや長い周期のワンダが重畳されてくるので、これらを抑圧しなればならない。近年、より低い周波数帯域のジッタやワンダが規制されているので、これらを十分に抑圧しなければならなくなっている。
【０００５】
ジッタやワンダを抑圧して伝送路クロックを再生する手段としては、例えば、特開２０００−３１８１６号公報により開示されている。図６はそのブロック図である。
【０００６】
図６において、入力クロックは、伝送路データから抽出されたクロックである。この入力クロックとＶＣＯ（電圧制御発振器）から出力される出力クロックとの位相差を位相比較器１０１により検出し、ＬＰＦ（低域通過フィルタ）１０２により平滑化して短周期の変動成分を除去した後、Ａ／Ｄ変換器１０３によりデジタルデータに変換し、ＣＰＵ（中央処理装置）１０４によりデジタルデータを統計的に監視し、ジッタやワンダを吸収するようにＶＣＯの制御データを算出し、この制御データをＤ／Ａ変換器１０５によりアナログ変換してＶＣＯ１０６を制御している。
【０００７】
【発明が解決しようとする課題】
上述したように従来例では、位相比較器が出力する位相差を示すアナログ信号をＬＰＦにて平滑化した後、Ａ／Ｄ変換器によりデジタルデータに変換している。しかし、アナログ信号はノイズや温度の影響を受け易く、且つＡ／Ｄ変換による量子化誤差が発生するため、これら誤差を補償する手段をＣＰＵに設けなければならず、回路が複雑化するという欠点がある。
【０００８】
また、一般に網同期通信を行う移動体通信システムの基地局装置においては、フレームクロックの位相変動時にデータ抜けが発生しないようにエラスティックメモリを実装しているので、再生するクロックは伝送路クロックの位相に必ずしも一致していなくてもよい。しかし、従来は、入力クロックおよび出力クロックの周波数が一致していても、位相が一致するまでＶＣＯを制御するので、装置起動時や入力クロックの切替え時において、周波数が安定するまでに時間（引き込み時間）がかかるという欠点がある。
【０００９】
本発明の目的は、回路を複雑化することなく比較的に低コストで、ジッタおよびワンダを十分に抑制してクロックを生成でき、且つ装置起動時やクロックの切替え時における引き込み時間を短くできる位相同期回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の位相同期回路は、伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備え、前記メモリは、前記制御値の初期値および前記位相差の単位変動当たりの制御値の変動量を予め記憶する。
【００１１】
本発明の位相同期回路は、伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備えた位相同期回路であって、複数の伝送路データからそれぞれ抽出される複数の入力クロックのいずれか一つを入力クロック切替信号に応じて選択して前記位相差検出手段へ出力する入力クロック切替器を有し、前記ＣＰＵは、前記入力クロック切替信号を受けて他の入力ロックに切り替わったことを検出したとき、これまでの算出結果をクリアして新たに制御値の計算を開始する。
【００１２】
本発明の位相同期回路は、伝送路データから抽出される入力クロックとＶＣＯから出力される出力クロックとを位相同期させる位相同期回路において、前記出力クロックを分周して前記入力クロックと位相比較できる周波数の比較クロックを生成する分周器と、前記入力クロックと前記比較クロックとの位相差を示すデータ値を出力する位相差検出手段と、前記位相差を示すデータ値に基づき位相差の変動を監視し前記ＶＣＯを制御する制御値を算出するＣＰＵと、このＣＰＵから出力される制御値をアナログ変換して前記ＶＣＯへ供給するＤ／Ａ変換器と、前記制御値を算出する際に参照するデータ値を予め記憶するメモリとを備えた位相同期回路であって、高精度発振器により生成される校正用の標準クロックおよび外部から入力された入力クロックをそれぞれ受けてモード切替信号に応じていずれか一方を選択して前記位相差検出手段へ出力するクロック切替器を有し、前記ＣＰＵは、前記モード切替信号が前記標準クロックの選択を指示したとき、これまでの算出結果をクリアして校正モードに移行し、前記比較クロックの周期毎に前記カウント値を累積して一定期間後に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記ＶＣＯを制御して前記差分が０となる制御値を求め、この制御値を前記一定期間で除算することにより位相差の単位変動当たりの制御値の変動量を算出して前記メモリに記憶された位相差の単位変動当たりの制御値の変動量を校正すると共に、前記差分が長期間安定して０になったときの制御値により前記メモリに記憶された初期値を校正する。
【００１３】
前記ＣＰＵは、装置起動時において前記メモリに予め記憶されている前記初期値を前記制御値として出力してもよい。あるいは、前記ＣＰＵは、前記比較クロックの周期毎に前記カウント値を累積し、一定期間毎に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記メモリに予め記憶されている前記位相差の単位変動当たりの制御値の変動量を読み出し、前記差分が前記一定期間後に０となるように前記制御値を算出してもよい。
【００１４】
本発明の位相同期回路は、複数の伝送路データからそれぞれ抽出される複数の入力クロックのいずれか一つを入力クロック切替信号に応じて選択して前記位相差検出手段へ出力する入力クロック切替器を有し、前記ＣＰＵは、前記入力クロック切替信号を受けて他の入力ロックに切り替わったことを検出したとき、これまでの算出結果をクリアして新たに制御値の計算を開始してもよい。
【００１５】
本発明の位相同期回路は、高精度発振器により生成される校正用の標準クロックおよび伝送路データから抽出された入力クロックをそれぞれ受けてモード切替信号に応じていずれか一方を選択して前記位相差検出手段へ出力するクロック切替器を有し、前記ＣＰＵは、前記モード切替信号が前記標準クロックの選択を指示したとき、これまでの算出結果をクリアして校正モードに移行し、前記比較クロックの周期毎に前記カウント値を累積して一定期間後に前記カウント値の平均値を算出し、前回の平均値と今回の平均値との差分を計算し、前記ＶＣＯを制御して前記差分が０となる制御値を求め、この制御値を前記一定期間で除算することにより位相差の単位変動当たりの制御値の変動量を算出して前記メモリに記憶された位相差の単位変動当たりの制御値の変動量を校正すると共に、前記差分が長期間安定して０になったときの制御値により前記メモリに記憶された初期値を校正してもよい。
【００１６】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００１７】
図１は本発明の第１の実施形態を示すブロック図である。ここで、伝送路データから抽出された入力クロックと分周器５から出力される比較クロックとの位相差に相当する期間にマスタークロックをカウントする位相差カウンタ１と、位相差カウンタ１の出力するカウント値に基づき位相差の変動を監視してＶＣＯ４の周波数を設定する制御値を算出するＣＰＵ２と、ＣＰＵ２から出力される制御値をアナログ変換するＤ／Ａ変換器３と、Ｄ／Ａ変換器３によりアナログ変換された制御信号に応じて周波数を制御して出力クロックを生成するＶＣＯ（電圧制御発振器）４と、ＶＣＯ４の出力クロックを分周して比較クロックを生成する分周器５と、ＣＰＵ２が制御値を算出する際に参照するデータ値等を予め記憶する不揮発性メモリ６とを有している。
【００１８】
なお、入力クロックは、図示しないクロック抽出手段により伝送路データから抽出されるクロックである。比較クロックは、ＶＣＯ４の出力クロックが分周器５により分周されて、入力クロックと比較できる周波数に変換されたクロックである。
【００１９】
位相差カウンタ１は、入力クロックと比較クロックとの位相差に相当する期間のマスタークロック数をカウントするカウンタである。
【００２０】
例えば、図２に示すように、入力クロックの位相が比較クロックよりも進んでいる場合、入力クロックと比較クロックとの位相差は、入力クロックの立ち上がりタイミングｔａと比較クロックの立ち上がりタイミングｔｂとのタイミング差である。よって、入力クロックの立ち上がりタイミングｔａでマスタークロックのカウントを開始し、比較クロックの立ち上がりタイミングｔｂでカウント停止することにより、この期間のカウント値で位相差を示すことができる。
【００２１】
位相差カウンタ１は、この位相差を示すカウント値（位相差カウント値）Ｃを次の比較クロックの立ち上がりタイミングｔｃまで保持する。
【００２２】
なお、マスタークロックは、高精度の発振器により生成され、その周波数は検出する位相差の検出精度を応じて充分に高く設定する。
【００２３】
ＣＰＵ２は、比較クロックの周期毎にカウントされる位相差カウント値に基づき統計計算を行い、入力クロックに対する比較クロックの位相差変動を求め、不揮発性メモリ６に予め記憶されたデータ値を参照して位相差変動に応じてＶＣＯ４を制御する制御値を算出する。
【００２４】
不揮発性メモリ６は、起動時にＣＰＵ２が出力する制御値の初期値、つまり入力クロックおよび比較クロックの周波数が一致するときの制御値、および位相差の単位変動当たりの制御値の変動量等を予め記憶している。
【００２５】
次にＣＰＵ２の動作を説明する。
【００２６】
ＣＰＵ２は、比較クロックの周期毎に位相差カウンタ１から位相差カウント値を読み出して累積し、比較クロックの周期をＴとしたとき、（Ｎ×Ｔ）周期毎（Ｎは２以上の整数）に位相差カウント値の平均値を算出し、前回の平均値と今回の平均値との差分、つまり位相差の変動量を計算する。そして、この差分が０となるようにＶＣＯ４を制御する制御値を算出し、Ｄ／Ａ変換器３へ出力する。
【００２７】
なお、位相差カウント値の平均値を算出する周期（Ｎ×Ｔ）を適切に設定することにより、ジッタおよびワンダの所望のカットオフ周波数を選定することができる。
【００２８】
例えば図３に示すように、前回の位相差カウント値の平均値がＣａであり、今回の位相差カウント値の平均値がＣｂであれば、単位時間当りの位相差の変動量、つまり傾きは、（Ｃｂ−Ｃａ）／（Ｎ×Ｔ）であり、この傾きが比較クロックの安定度を示している。ＣＰＵ２は、この傾きを（Ｎ×Ｔ）時間後に０とするように制御値を算出してＶＣＯ４を制御する。
【００２９】
いま、Ｄ／Ａ変換器３へ出力した前回の制御値がＶａであり、位相差の単位変動当たりの制御値の変動量をΔＶとすれば、式（１）により今回の制御値Ｖｂを算出する。
Ｖｂ＝Ｖａ＋ΔＶ×（Ｃｂ−Ｃａ）／（Ｎ×Ｔ）……（１）
ここで、ΔＶ×（Ｃｂ−Ｃａ）／（Ｎ×Ｔ）の符号がプラスであるのは、ＶＣＯの制御電圧を高くすると周波数が上がり、入力クロックと比較クロックとの位相差が減少していくことを示している。また、位相差の単位変動当たりの制御値の変動量ΔＶは、ＶＣＯの特性から予め求めて不揮発性メモリ６に記憶させておく。
【００３０】
ところで、装置の起動時、ＣＰＵ２は式（１）により制御値を算出できない。このため、Ｄ／Ａ変換器３へ出力する制御値の初期値を不揮発性メモリ６に予め記憶させておき、この初期値を読み出してＤ／Ａ変換器３へ出力する。この初期値は、入力クロックおよび比較クロックの周波数が一致するときの制御値に設定している。
【００３１】
このようにすることにより、装置の起動時、入力クロックと比較クロックとの位相差があったとしても、周波数が同じであれば位相差の変動は生じないので、ＶＣＯを制御する制御値は算出されないため、装置の起動時から安定したクロックを出力できる。
【００３２】
図４は本発明の第２の実施形態を示すブロック図である。
【００３３】
網同期通信を行う移動体通信システムの複数の伝送路データからそれぞれ抽出される複数の入力クロックを切替える場合の構成例を示している。
【００３４】
ここで、図１に示したた実施形態との相違点は、位相差カウンタ１の入力側に入力クロック切替器７を設け、複数の伝送路データからそれぞれ抽出される複数の入力クロックのいずれか一つを入力クロック切替信号に応じて選択する点である。
【００３５】
次に動作を説明する。
【００３６】
入力クロックを切替える場合、入力クロック切替器７に外部から入力クロック切替信号を供給して、複数の入力クロックＣＬ１，ＣＬ２，ＣＬ３のいずれか一つを選択させる。この入力クロック切替信号はＣＰＵ２にも供給される。
【００３７】
ＣＰＵ２は入力クロック切替信号により他の入力クロックに切り替わったことを検出したとき、これまで算出した位相差カウント値の平均値をクリアし、新たに制御値の計算を開始する。
【００３８】
すなわち、比較クロックの周期毎に位相差カウンタ１から位相差カウント値を読み出して累積し、比較クロックの周期をＴとしたとき、（Ｎ×Ｔ）期間後（Ｎは２以上の整数）に位相差カウント値の平均値を算出し、前の平均値との差分、つまり位相差の変動量を計算する。そして、この差分が０となるようにＶＣＯ４を制御する制御値を算出してＤ／Ａ変換器３へ出力する。
【００３９】
このようにすることにより、複数の入力クロックの周波数差が小さければ、入力クロックの切替えによる位相差カウント値の変動も小さいので、引き込み時間を短縮できる  図５は本発明の第３の実施形態を示すブロック図である。
【００４０】
不揮発性メモリ６に記憶された初期値や位相差の単位変動当たりの制御値の変動量ΔＶを校正するための校正モード機能を具備した構成例を示している。
【００４１】
ここで、図１に示したた実施形態との相違点は、位相差カウンタ１の入力側に、図示しない高精度発振器により生成される校正用の標準クロックおよび伝送路データから抽出される入力クロックのいずれか一方をモード切替信号に応じて選択するクロック切替器８を設けた点である。
【００４２】
次に動作を説明する。
【００４３】
初期制御値および変動量ΔＶを校正する場合、クロック切替器８にモード切替信号を供給して標準クロックを選択させる。このモード切替信号はＣＰＵ２にも供給される。
【００４４】
ＣＰＵ２は、モード切替信号が標準クロックの選択を指示したときに校正モードに移行し、これまで算出した位相差カウント値の平均値をクリアし、校正処理を開始する。
【００４５】
すなわち、比較クロックの周期毎に位相差カウンタ１から位相差カウント値を読み出して累積し、（Ｎ×Ｔ）周期（Ｎは２以上の整数）になったときに位相差カウント値の平均値を算出し、前回の平均値と今回の平均値との差分（位相差変動量）を計算し、ＶＣＯ４を制御して差分（位相差変動量）が０となる制御値を求め、この制御値を（Ｎ×Ｔ）時間で除算することにより、位相差の単位変動当たりの制御値の変動量ΔＶを算出して、不揮発性メモリ６に記憶された値を校正する。
【００４６】
また、位相差変動量が長期間安定して０になったときの制御値を求め、この制御値で不揮発性メモリ６に記憶された初期値を校正する。
【００４７】
以上の校正処理が終了した後、クロック切替器８にモード切替信号を供給して入力クロックを選択させることにより、ＣＰＵ２は通常モードに切り替わり、図１に示した第１の実施形態と同じ動作を行う。
【００４８】
このように、高精度の校正用の標準クロックに基づき不揮発性メモリ６に記憶された初期値および変動量ΔＶを校正することにより、ＶＣＯの特性偏差を補正して常に精度の高い制御が可能となる。
【００４９】
【発明の効果】
以上説明したように本発明によれば、入力クロックと比較クロックとの位相差を検出し、一定期間毎に位相差の平均値を算出し、前回の平均値と今回の平均値との差分（位相差の変動量）が０となるようにＶＣＯの制御値を算出することにより、入力クロックと比較クロックとに位相差があっても、周波数が同じであればＶＣＯの制御は行われないので、装置起動時および入力クロックの切替え時に、ジッタやワンダ成分を抑圧しながら従来よりも引き込み時間を短縮できる。
【００５０】
また、位相差カウンタを使用して位相差を検出することにより、従来例のように、位相比較器に出力側にＬＦＰおよびＡ／Ｄ変換器を設ける必要がないので、回路構成が簡素化しコスト低減できる。
【００５１】
更に、高精度の校正用の標準クロックに基づき初期制御値および変動量ΔＶを校正する機能を設けることにより、ＶＣＯの特性偏差を補正して精度の高い制御が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した位相差カウンタ１の動作を示す図である。
【図３】図１に示したＣＰＵ２の動作を示す図である。
【図４】本発明の第２の実施形態を示すブロック図である。
【図５】本発明の第３の実施形態を示すブロック図である。
【図６】従来例を示すブロック図である。
【符号の説明】
１    位相差カウンタ
２    ＣＰＵ
３    Ｄ／Ａ変換器
４    ＶＣＯ
５    分周器
６    不揮発性メモリ
７，８    クロック切替器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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