【手続補正書】
【提出日】平成29年9月17日(2017.9.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）であって、
複数の入力／出力（Ｉ／Ｏ）端子であって、前記複数のＩ／Ｏ端子を介して信号が前記ＩＣ内へ又は前記ＩＣ外へ通過する、前記複数のＩ／Ｏ端子と、
前記Ｉ／Ｏ端子と前記ＩＣのＩ／Ｏサブシステムとの間を通る信号に伝搬遅延を付加するように構成されるＩ／Ｏタイミングモジュールと、
を含み、
前記Ｉ／Ｏタイミングモジュールが、
前記Ｉ／Ｏ端子の各々に関連付けられる複数の遅延要素と、
前記Ｉ／Ｏ端子の各々に関連付けられ、前記Ｉ／Ｏ端子に関連付けられる前記遅延要素の各々に結合される制御レジスタであって、前記関連付けられるＩ／Ｏ端子の遅延要素を選択するための選択データを格納する、前記制御レジスタと、
各Ｉ／Ｏ端子に対する遅延情報で符号化される不揮発性メモリと、
Ｉ／Ｏ遅延制御ロジックであって、前記不揮発性メモリから対応する遅延情報をリトリーブし、前記伝搬遅延を生成するために前記遅延要素のどれを組み合わせでイネーブルするかを決定し、前記決定された伝搬遅延を生成するために前記遅延要素のどれが適用されるべきかを選択することによって、前記Ｉ／Ｏ端子の各々に関連付けられる前記伝搬遅延を初期化するように構成される、前記Ｉ／Ｏ遅延制御ロジックと、
を含む、ＩＣ。
【請求項２】
請求項１に記載のＩＣであって、
前記複数の遅延要素が、複数のコース（ｃｏａｒｓｅ）遅延要素と複数のファイン（ｆｉｎｅ）遅延要素とを含み、
前記ファイン遅延要素が、前記コース遅延要素より小さな遅延を提供するように構成され、
前記Ｉ／Ｏタイミングモジュールが、所定の数のコース遅延要素を直列にコースリング発振器に接続して前記コースリング発振器の周期を測定することにより前記コース遅延要素の各々に対する第１の遅延値を測定し、所定の数のファイン遅延要素を直列にファインリング発振器に接続して前記ファインリング発振器の周期を測定することにより前記ファイン遅延要素の各々に対する第１の遅延値を測定するように構成される遅延キャリブレーション論理を更に含む、ＩＣ。
【請求項３】
請求項１に記載のＩＣであって、
前記Ｉ／Ｏタイミングモジュールが、複数の信号の１つをＩ／Ｏ端子に選択的に配路するように構成されるＩ／Ｏマルチプレクサを含み、
前記Ｉ／Ｏ遅延制御ロジックが、前記信号のどれが前記Ｉ／Ｏ端子に配路されるかを前記Ｉ／Ｏマルチプレクサが変えることに応答して、前記Ｉ／Ｏ端子に配路されるべき前記信号に基づいて、前記Ｉ／Ｏ端子に関連付けられる前記伝搬遅延を変更するように、構成される、ＩＣ。
【請求項４】
請求項１に記載のＩＣであって、
前記Ｉ／Ｏタイミングモジュールが、前記Ｉ／Ｏ端子の各々に関連付けられる前記制御レジスタに遅延情報値を書き込むことにより、前記Ｉ／Ｏタイミングモジュールの外の回路要素に、前記Ｉ／Ｏ端子の各々に関連付けられる前記伝搬遅延を設定させ得るように構成される遅延制御インタフェースを含む、ＩＣ。
【請求項５】
請求項１に記載のＩＣであって、
前記遅延情報が、その値が前記ＩＣの他の回路要素と同じ方式でのプロセスでスケーリングする、プロセスグノスティック（ｇｎｏｓｔｉｃ）のコース遅延値と、その値が前記ＩＣの他の回路要素と同じ方式でのプロセスでスケーリングする、プロセスグノスティックのファイン遅延値と、その値がプロセス非依存である、プロセスアグノスティック（ａｇｎｏｓｔｉｃ）のコース遅延値と、その値がプロセス非依存である、プロセスアグノスティックのファイン遅延値とを含む、ＩＣ。
【請求項６】
請求項５に記載のＩＣであって、
前記Ｉ／Ｏ遅延制御ロジックが、Ｉ／Ｏ端子に対して、前記プロセスアグノスティックのコース遅延値とコース遅延要素の予測される遅延値との積と、前記プロセスアグノスティックのファイン遅延値とファイン遅延要素の予測される遅延値との積と、前記プロセスグノスティックのコース遅延値とコース遅延要素の測定された遅延値との積と、前記プロセスグノスティックのファイン遅延値とファイン遅延要素の測定された遅延値との積との和として、前記伝搬遅延を演算するように構成される、ＩＣ。
【請求項７】
方法であって、
集積回路（ＩＣ）の入力／出力（Ｉ／Ｏ）端子へ又はＩＣのＩ／Ｏ端子から、前記ＩＣのＩ／Ｏタイミングモジュールを介して通過する信号を配路することと、
所定の数の遅延要素を直列にリング発振器に接続して前記リング発振器の周期を測定することにより遅延要素のための遅延値を測定することと、
前記Ｉ／Ｏタイミングモジュールにより、各信号に適用し、前記信号のアイデンティティと前記信号のための前記Ｉ／Ｏタイミングモジュールにストアされた遅延情報とに基づいて前記伝搬遅延を提供するために、前記Ｉ／Ｏタイミングモジュールの遅延要素を選択することと、
を含む、方法。
【請求項８】
請求項７に記載の方法であって、
前記選択することが、前記伝搬遅延を生成するように組み合わせるために多数のファイン遅延要素と多数のコース遅延要素とを決定することを含み、
前記ファイン遅延要素が、前記コース遅延要素より小さい遅延を提供する、方法。
【請求項９】
請求項７に記載の方法であって、
前記Ｉ／Ｏ遅延モジュールにおいて、前記Ｉ／Ｏ端子の１つに関連付けられる伝搬遅延の初期化の後に、前記Ｉ／Ｏ端子の１つに配路される前記信号のアイデンティティを変えることと、
前記Ｉ／Ｏ遅延モジュールにより、前記信号の前記アイデンティティを前記変えることに応答して、前記信号の前記変えられたアイデンティティに基づいて、前記Ｉ／Ｏ端子に関連付けられる前記伝搬遅延を変えることと、
を更に含む、方法。
【請求項１０】
請求項７に記載の方法であって、
前記Ｉ／Ｏタイミングモジュールの外の回路要素により、前記Ｉ／Ｏ遅延モジュールに、遅延情報値とＩ／Ｏ端子識別子とを提示することと、
前記Ｉ／Ｏ遅延モジュールにより、前記Ｉ／Ｏタイミングコントローラの外の回路要素から前記遅延情報値を前記識別されたＩ／Ｏ端子に関連付けられる制御レジスタに書き込むことにより前記識別されたＩ／Ｏ端子に関連付けられる前記伝搬遅延を設定することと、
を更に含む、方法。
【請求項１１】
請求項７に記載の方法であって、
前記遅延情報が、その値が前記ＩＣの他の回路要素と同じ方式でのプロセスでスケーリングする、プロセスグノスティックのコース遅延値と、その値が前記ＩＣの他の回路要素と同じ方式でのプロセスでスケーリングする、プロセスグノスティックのファイン遅延値と、その値がプロセス非依存である、プロセスアグノスティックのコース遅延値と、その値がプロセス非依存である、プロセスアグノスティックのファイン遅延値とを含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記Ｉ／Ｏタイミングモジュールにより、前記プロセスアグノスティックのコース遅延値とコース遅延要素の予測される遅延値との積と、前記プロセスアグノスティックのファイン遅延値とファイン遅延要素の予測される遅延値との積と、前記プロセスグノスティックのコース遅延値とコース遅延要素の測定された遅延値との積と、前記プロセスグノスティックのファイン遅延値とファイン遅延要素の測定された遅延値との積との和として、前記伝搬遅延を演算することを更に含む、方法。
【請求項１３】
集積回路（ＩＣ）であって、
信号を前記ＩＣ内に又はＩＣ外に渡すように構成される入力／出力（Ｉ／Ｏ）端子と、
伝搬遅延を前記信号に付加するように構成されるＩ／Ｏタイミングモジュールと、
を含み、
前記Ｉ／Ｏタイミングモジュールが、
遅延要素の複数のアレイであって、前記複数のアレイの１つが前記Ｉ／Ｏ端子の各々に対応する、前記複数のアレイと、
前記信号の各々に対する伝搬遅延値をストアする伝搬遅延値ストレージと、
前記遅延要素の各々によって提供される前記伝搬遅延を測定するように構成されるキャリブレーションコントローラであって、所定の数の遅延要素をリング発振器に直列に接続して前記リング発振器の周期を測定するように作動可能な、前記キャリブレーションコントローラと、
前記信号の各々に対して、前記遅延要素の前記測定された伝搬遅延に基づいて、前記伝搬遅延値により特定される前記伝搬遅延を提供するために前記遅延要素のどれが適用されるべきかを選択するように構成される遅延コントローラと、
を含む、ＩＣ。
【請求項１４】
請求項１３に記載のＩＣであって、
遅延要素の前記アレイの各々が、複数のコース遅延要素と複数のファイン遅延要素とを含み、
前記ファイン遅延要素が、前記コース遅延要素より小さい遅延を提供するように構成され、
前記キャリブレーションコントローラが、前記コース遅延要素によって提供される前記伝搬遅延と前記ファイン遅延要素によって提供される前記伝搬遅延とを測定するように構成される、ＩＣ。
【請求項１５】
請求項１９に記載のＩＣであって、
前記伝搬遅延値の各々が、その値が前記ＩＣの他の回路要素と同じ方式でのプロセスでスケーリングする、プロセスグノスティックのコース遅延値と、その値が前記ＩＣの他の回路要素と同じ方式でのプロセスでスケーリングする、プロセスグノスティックのファイン遅延値と、その値がプロセス非依存である、プロセスアグノスティックのコース遅延値と、その値がプロセス非依存である、プロセスアグノスティックのファイン遅延値とを含み、
前記遅延コントローラが、前記プロセスアグノスティックのコース遅延値とコース遅延要素の予測される遅延値との積と、前記プロセスアグノスティックのファイン遅延値とファイン遅延要素の予測される遅延値との積と、前記プロセスグノスティックのコース遅延値とコース遅延要素の前記測定された遅延とのの積と、前記プロセスグノスティックのファイン遅延値とファイン遅延要素の前記測定された遅延との積との和として、信号に対して、前記伝搬遅延を演算するように構成される、ＩＣ。
【請求項１６】
請求項１５に記載のＩＣであって、
複数の信号の１つを各Ｉ／Ｏ端子に選択的に配路するように構成されるＩ／Ｏマルチプレクサを更に含み、
前記遅延コントローラが、前記信号のどれが前記Ｉ／Ｏ端子に配路されるかを前記Ｉ／Ｏマルチプレクサが変えることに応答し、前記Ｉ／Ｏ端子に配路されるべき前記信号のアイデンティティに基づいて、前記Ｉ／Ｏ端子に関連付けられる前記伝搬遅延を変更するように構成される、ＩＣ。