(57)【特許請求の範囲】
【請求項１】
不純物をドーピングして形成した島状の活性領域と該活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、該活性領域上に位置する該活性領域部分のみを露出させるゲート電極形成用の第１開口部と、該第１開口部と連結し該半絶縁性半導体領域上に位置する該半絶縁性半導体領域部分のみを露出させる電極配線形成用の第２開口部とから少なくとも成る開口を有するレジストパターンを形成し、然る後、該レジストパターンをマスクとして該開口から露出している該半導体基板の部分をウェットエッチングしてリセスを形成するための、当該ウェットエッチングのエッチング条件を設定するに当たり、
前記第１開口部から露出している前記活性領域の表面積をＳ１とし、前記活性領域と前記半絶縁性半導体領域との境界からの距離がＤのところで、前記第２開口部から露出している前記半絶縁性半導体領域を前記境界側から第２および第３領域に分画し、該第２領域の表面積をＳ２としたとき、
前記Ｄの値を変えると共に、該Ｄの値毎に前記Ｓ２の値を変えることによって、前記Ｄの値と前記Ｓ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、少なくとも、前記境界を挟む前記活性領域および前記半絶縁性半導体領域の部分でのエッチング速度が実質的に均一となる当該Ｓ２／Ｓ１の値をエッチング条件として設定することを特徴とするエッチング条件の設定方法。
【請求項２】
不純物をドーピングして形成した島状の活性領域と該活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、該活性領域上に位置する該活性領域部分のみを露出させるゲート電極形成用の第１開口部と、該第１開口部と連結し該半絶縁性半導体領域上に位置する該半絶縁性半導体領域部分のみを露出させる電極配線形成用の第２開口部とから少なくとも成る開口を有するレジストパターンを形成する工程と、該レジストパターンをマスクとして該開口から露出している該半導体基板の部分をウェットエッチングしてリセスを形成する工程と、該リセスに、ゲート電極と電極配線とを形成する工程とを含む、リセス構造を有する電界効果トランジスタの製造方法において、
前記ウェットエッチングを、請求項１に記載のエッチング条件の設定方法で設定したエッチング条件で行うことを特徴とする電界効果トランジスタの製造方法。
【請求項３】
不純物をドーピングして形成した複数個の島状の活性領域と該活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、該活性領域上に位置するゲート電極形成用の第１開口部と該第１開口部と連結し該半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成し、然る後、該レジストパターンをマスクとして該開口の各々から露出している該半導体基板の部分をウェットエッチングしてリセスを形成するための、当該ウェットエッチングのエッチング条件を設定するに当たり、
前記第１開口部から露出している前記活性領域の表面積をＳ１とし、前記活性領域と前記半絶縁性半導体領域との境界からの距離がＤのところで、前記第２開口部から露出している前記半絶縁性半導体領域を前記境界側から第２および第３領域に分画し、該第２領域の表面積をＳ２としたとき、
前記Ｄの値を変えると共に、該Ｄの値毎に前記Ｓ２の値を変えることによって、前記Ｄの値と前記Ｓ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、前記活性領域の部分でのエッチングプロファイルが前記活性領域毎に実質的に同じになる当該Ｓ２／Ｓ１の値をエッチング条件として設定することを特徴とするエッチング条件の設定方法。
【請求項４】
不純物をドーピングして形成した複数個の島状の活性領域と該活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、該活性領域上に位置するゲート電極形成用の第１開口部と該第１開口部と連結し該半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成する工程と、該レジストパターンをマスクとして該開口の各々から露出している該半導体基板の部分をウェットエッチングしてリセスを形成する工程と、該リセスに、ゲート電極と電極配線とを形成する工程とを含む、リセス構造を有する複数の電界効果トランジスタの製造方法において、
前記ウェットエッチングを、請求項３に記載のエッチング条件の設定方法で設定したエッチング条件で行うことを特徴とする電界効果トランジスタの製造方法。
【請求項５】
不純物をドーピングして形成した複数個の島状の活性領域と該活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、該活性領域上に位置するゲート電極形成用の第１開口部と該第１開口部と連結し該半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成し、然る後、該レジストパターンをマスクとして該開口の各々から露出している該半導体基板の部分をウェットエッチングしてリセスを形成するための、当該ウェットエッチングのエッチング条件を設定するに当たり、
前記第１開口部から露出している前記活性領域の表面積をＳ１とし、前記活性領域と前記半絶縁性半導体領域との境界からの距離がＤのところで、前記第２開口部から露出している前記半絶縁性半導体領域を前記境界側から第２および第３領域に分画し、該第２領域の表面積をＳ２としたとき、
前記Ｄの値を変えると共に、該Ｄの値毎に前記Ｓ２の値を変えることによって、前記Ｄの値と前記Ｓ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、前記活性領域の部分でのエッチングプロファイルが前記活性領域毎に実質的に相違する当該Ｓ２／Ｓ１の値をエッチング条件として設定することを特徴とするエッチング条件の設定方法。
【請求項６】
不純物をドーピングして形成した複数個の島状の活性領域と該活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、該活性領域上に位置するゲート電極形成用の第１開口部と該第１開口部と連結し該半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成する工程と、該レジストパターンをマスクとして該開口の各々から露出している該半導体基板の部分をウェットエッチングしてリセスを形成する工程と、該リセスに、ゲート電極と電極配線とを形成する工程とを含む、リセス構造を有する複数の電界効果トランジスタの製造方法において、
前記ウェットエッチングを、請求項５に記載のエッチング条件の設定方法で設定したエッチング条件で行うことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、エッチング条件の設定方法およびリセス構造を有する電界効果トランジスタ（以下、ＦＥＴと称する場合がある。）の製造方法に関する。
【０００２】
【従来の技術】
ＦＥＴの中には、基板の一部分を掘り込んで形成したリセスに、ゲ−ト電極を設けてある、いわゆるリセス構造を有するものがある。
【０００３】
リセス構造を有するＦＥＴの従来の代表的な製造方法として以下に示す方法がある（文献：「Ｃ．Ｙ．Ｃｈａｎｇ，Ｆｒａｎｃｉｓ  Ｋａｉ  著、『ＧａＡｓ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｄｅｖｉｃｅｓ  』、ｐ３２７〜３２８  、１９９４、Ｗｉｌｅｙ  Ｉｎｔｅｒ  Ｓｃｉｅｎｃｅ  」参照）。
【０００４】
（ａ）先ず、半絶縁性ＧａＡｓ基板の所定領域にｎ型不純物としてのシリコン（Ｓｉ）をイオン注入した後、続いて、熱処理することによって、ｎ型ＧａＡｓから成る島状の活性領域と、このｎ型ＧａＡｓ活性領域の周囲を取り囲む半絶縁性ＧａＡｓ領域とを上部に具えた半導体基板を形成する。
【０００５】
（ｂ）その後、ｎ型ＧａＡｓ活性領域上に、ソース電極およびドレイン電極を所定の間隔で形成する。
【０００６】
（ｃ）その後、半導体基板上に、断面がオーバーハング形状である、ゲート電極形成用の第１開口部と、この第１開口部と連結する電極配線形成用の第２開口部とから少なくとも成る開口を有するレジストパターンを、ソース電極およびドレイン電極を覆いかつ第１開口部がソース電極とドレイン電極との間に位置するように、形成する。
【０００７】
（ｄ）その後、このレジストパータンをマスクとして、各開口部から露出している半導体基板の部分を、リン酸と過酸化水素水と水との混合液から成るエッチング液（エッチャント）を用いてエッチングしてリセスを形成する。
【０００８】
（ｅ）最後に、ゲート電極形成材料を真空蒸着した後、このレジストパターンを除去することによって、リセスに、ゲート電極および電極配線を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来の方法により複数のＦＥＴを製造した場合、ｎ型ＧａＡｓ活性領域の寸法やレジストパターンの寸法などが異なれば、製造したＦＥＴ毎にしきい値電圧が異なっており、各ＦＥＴのしきい値電圧を所望の値に設定することができなかった。
【００１０】
この出願に係る発明者は、この原因について種々検討したところ、以下に示す（１）および（２）の現象を見出した。図１２および図１３は、これらの現象の説明に供する図である。図１２（Ａ）および（Ｂ）は、上述した従来の方法における（ｄ）工程直前の状態、すなわち、島状のｎ型ＧａＡｓ活性領域１０と、このｎ型ＧａＡｓ活性領域１０の周囲を取り囲む半絶縁性ＧａＡｓ領域１２とを上部に具えた半導体基板１４上に、ゲート電極形成用の第１開口部２４とこの第１開口部２４と連結する電極配線形成用の第２開口部２６とから少なくとも成る開口２０を有するレジストパターン２２を形成してある状態を示している。図１２（Ａ）は平面図であり、図１２（Ｂ）は図１２（Ａ）中のＩ−Ｉ線に沿って切って取った切り口を示す断面図である。また、図１３は、上述したレジストパターン２２をマスクとして、開口２０から露出している半導体基板１４の部分をリン酸と過酸化水素水と水との混合液から成るエッチャントを用いてエッチングした後のエッチング深さの分布を、横軸に図１２（Ａ）中のＩ−Ｉ線に沿った位置を取り、縦軸にエッチング深さを取って示している。図１３の横軸に示すａ〜ｃの位置は、図１２（Ｂ）中のａ〜ｃの位置である。
【００１１】
（１）ｎ型ＧａＡｓ活性領域のエッチング速度（Ｒｎ  ）に比べ、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域のエッチング速度（Ｒｉ  ）の方が大きい。
【００１２】
（２）エッチング速度Ｒｉ  は、第１開口部から露出しているｎ型ＧａＡｓ活性領域（以下、第１領域と称する。）の表面積（Ｓ１）と、第２開口部から露出している半絶縁性領域のうちｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界からの距離がＤ内に位置する領域（以下、第２領域と称する。）の表面積（Ｓ２）との比Ｓ２／Ｓ１が大きい程大きい。
【００１３】
ここで、このような（１）および（２）の現象の説明中において、ｎ型ＧａＡｓ活性領域のエッチング速度（Ｒｎ  ）とは、図１３中の▲１▼の範囲でのエッチング深さに対応し、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域のエッチング速度（Ｒｉ  ）とは、図１３中の▲２▼の範囲でのエッチング深さに対応する。また、第１領域の表面積（Ｓ１）とは、図１２（Ａ）中のＳ１で示す領域の表面積であり、第２領域の表面積（Ｓ２）とは、図１２（Ａ）中のＳ２で示す領域の表面積である。
【００１４】
さらに、この出願に係る発明者は、このような（１）および（２）の現象が生じる原因について種々検討したところ、「ボルタ電池の原理」に基づく反応がエッチング時に生じること、および、その際、半絶縁性ＧａＡｓ領域の電気抵抗が分布定数で表される（文献：「Ｈｅｉｎｚ  Ｋ．  Ｈｅｎｉｓｃｈ著、『Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｃｏｎｔａｃｔｓ』、ｐ１６−１７、１９８４、Ｃｌａｒｅｎｄｏｎ  Ｐｒｅｓｓ  」参照）ことを考慮することによって以下のように説明できることを見出した。「ボルタ電池の原理」とは、導線でつながっている２つの電極（正極と負極）を電解液に浸したとき、一方の電極（負極）が電解液に溶解することによって生じた電子が、導線を伝って他方の電極（正極）に移動し、その電子によって電解液中の正イオンが還元されるという原理である。また、半絶縁性ＧａＡｓ領域の電気抵抗が分布定数で表されるということは、図１（Ｂ）中に示すように、半絶縁性ＧａＡｓ領域の電気抵抗が、例えば多数の抵抗を用いて網目状に表されるということである。
【００１５】
エッチング時に、ｎ型ＧａＡｓ活性領域が正極、半絶縁性ＧａＡｓ領域が負極、エッチャントが電解液としてそれぞれ作用する。このため、エッチング時に、半絶縁性ＧａＡｓ領域がエッチャントに溶解し、それにより生じた電子が、半絶縁性ＧａＡｓ領域内部を伝ってｎ型ＧａＡｓ活性領域に移動する。そして、その際、半絶縁性ＧａＡｓ領域の電気抵抗が分布定数で表されるので、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界からの距離が大きいほど、半絶縁性ＧａＡｓ領域がエッチャントに溶解することによって生じた電子が、半絶縁性ＧａＡｓ領域内部を伝ってｎ型ＧａＡｓ活性領域に移動することが困難となる。このため、半絶縁性ＧａＡｓ領域のエッチャントへの溶解は、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界から近いほど起こりやすく、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域が実効的に「ボルタ電池の原理」に基づく反応に寄与する。このことから、ｎ型ＧａＡｓ活性領域のエッチング速度（Ｒｎ  ）に比べ、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域のエッチング速度（Ｒｉ  ）の方が大きい（上述した（１）の現象）。また、エッチャントへの半絶縁性ＧａＡｓ領域の溶解は、半絶縁性ＧａＡｓ領域内部を伝ってｎ型ＧａＡｓ活性領域に移動する電子の量が多いほど、すなわち第２領域の表面積（Ｓ２）が大きいほど起こりやすい。このことから、エッチング速度Ｒｉ  は、第１領域の表面積（Ｓ１）と、第２領域の表面積（Ｓ２）との比Ｓ２／Ｓ１が大きい程大きい（上述した（２）の現象）。
【００１６】
上述したように、従来の方法により複数のＦＥＴを製造した場合、ｎ型ＧａＡｓ活性領域の寸法やレジストパターンの寸法などが異なれば、製造したＦＥＴ毎にしきい値電圧が異なっており、各ＦＥＴのしきい値電圧を所望の値に設定することができなかったが、これは、上述した（１）および（２）の現象が生じることが原因であり、以下のように説明できる。
【００１７】
ｎ型ＧａＡｓ活性領域のエッチング速度（Ｒｎ  ）に比べ、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域のエッチング速度（Ｒｉ  ）の方が大きい（上述した（１）の現象）ので、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界付近に位置するｎ型ＧａＡｓ活性領域のエッチング速度もそれにつられて大きくなる。このことは、図１（Ｃ）中の▲１▼の範囲でのエッチング深さより、図１（Ｃ）中の▲３▼の範囲でのエッチング深さの方が大きいことからも理解できる。そして、エッチング速度Ｒｉ  は、第１領域の表面積（Ｓ１）と、第２領域の表面積（Ｓ２）との比Ｓ２／Ｓ１が大きい程大きい（上述した（２）の現象）ので、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界付近に位置するｎ型ＧａＡｓ活性領域のエッチング速度も同様に、第１領域の表面積（Ｓ１）と、第２領域の表面積（Ｓ２）との比Ｓ２／Ｓ１が大きい程大きくなる。このため、ｎ型ＧａＡｓ活性領域の寸法やレジストパターンの寸法などが異なれば、製造したＦＥＴ毎に、図１２（Ａ）中のＩ−Ｉ線に沿った位置でのエッチングプロファイルが異なる。このことから、ｎ型ＧａＡｓ活性領域の寸法やレジストパターンの寸法などが異なれば、製造したＦＥＴ毎にしきい値電圧が異なっており、各ＦＥＴのしきい値電圧を所望の値に設定することができなかった。
【００１８】
従って、上述した（１）および（２）の現象が生じることを前提とした上で、複数のＦＥＴを製造する場合において、各ＦＥＴのしきい値電圧を所望の値に設定するためのエッチング条件を設定する方法およびそのような方法により設定したエッチング条件により、リセス構造を有するＦＥＴを製造する方法の出現が望まれていた。
【００１９】
【課題を解決するための手段】
この発明のエッチング条件の設定方法およびリセス構造を有するＦＥＴの製造方法は、上述した（１）および（２）の現象が生じることを前提としている。
【００２０】
この発明の第１のエッチング条件の設定方法によれば、不純物をドーピングして形成した島状の活性領域と活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、活性領域上に位置する当該活性領域部分のみを露出させるゲート電極形成用の第１開口部と、第１開口部と連結し半絶縁性半導体領域上に位置する当該半絶縁性半導体領域部分のみを露出させる電極配線形成用の第２開口部とから少なくとも成る開口を有するレジストパターンを形成し、然る後、レジストパターンをマスクとして開口から露出している半導体基板の部分をウェットエッチングしてリセスを形成するための、当該ウェットエッチングのエッチング条件を設定するに当たり、第１開口部から露出している前記活性領域の表面積をＳ１とし、活性領域と半絶縁性半導体領域との境界からの距離がＤのところで、第２開口部から露出している前記半絶縁性半導体領域を境界側から第２および第３領域に分画し、第２領域の表面積をＳ２としたとき、Ｄの値を変えると共に、Ｄの値毎にＳ２の値を変えることによって、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、少なくとも、活性領域と半絶縁性半導体領域との境界を挟む活性領域および半絶縁性半導体領域の部分でのエッチング速度が実質的に均一となる当該Ｓ２／Ｓ１の値をエッチング条件として設定することを特徴とする。
【００２１】
Ｄの値は、活性領域と半絶縁性半導体領域との境界からの距離がＤ内に位置する半絶縁性半導体領域が実効的に「ボルタ電池の原理」に基づく反応に寄与することとなる値に決めることが望ましいが、実際には、そのような値を決めることは簡単ではない。このため、この発明の第１のエッチング条件の設定方法では、先ず、Ｄの値を適当な値に決め、そのＤの値においてＳ２の値を変えることによって、Ｄの値とＳ２の値の組み合わせ毎のＳ２／Ｓ１の値を求める。その後、最初の値からわずかに異なる値にＤの値を変えて、その新たなＤの値においてＳ２の値を変えることによって、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求める。以後、同様な作業を繰り返す。Ｓ１の値は第１開口部の形状に依存して変わり、Ｓ２の値は第２開口部の形状に依存して変わるが、Ｓ１の値は設計により予め決まっているため、Ｓ２の値を変えることにより、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求める。そして、得られた複数のＳ２／Ｓ１の値の中から、少なくとも、活性領域と半絶縁性半導体領域との境界を中心とするその付近の活性領域および半絶縁性半導体領域の部分でのエッチング速度が実質的に均一となるＳ２／Ｓ１の値をエッチング条件として設定する。
【００２２】
例えば、Ｓ２／Ｓ１の値が小さいほど、活性領域と半絶縁性半導体領域との境界を中心とするその付近の活性領域および半絶縁性半導体領域の部分でのエッチング速度が実質的に均一となる。これは、活性領域と半絶縁性半導体領域との境界からの距離がＤ内に位置する半絶縁性半導体領域のエッチング速度は、Ｓ１とＳ２との比Ｓ２／Ｓ１が大きい程大きく、同様に、活性領域と半絶縁性半導体領域との境界付近に位置する活性領域のエッチング速度も、Ｓ１とＳ２との比Ｓ２／Ｓ１が大きい程大きいためである。
【００２３】
また、この発明の第１のＦＥＴの製造方法によれば、不純物をドーピングして形成した島状の活性領域と活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、活性領域上に位置するゲート電極形成用の第１開口部と第１開口部と連結し半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を有するレジストパターンを形成する工程と、レジストパターンをマスクとして開口から露出している半導体基板の部分をウェットエッチングしてリセスを形成する工程と、リセスに、ゲート電極と電極配線とを形成する工程とを含む、リセス構造を有するＦＥＴの製造方法において、ウェットエッチングを、第１のエッチング条件の設定方法で設定したエッチング条件で行うことを特徴とする。
【００２４】
このようなエッチング条件でウェットエッチングしてリセスを形成する場合、活性領域と半絶縁性半導体領域との境界を中心とするその付近の活性領域および半絶縁性半導体領域の部分でのエッチング速度が実質的に均一となる。このため、エッチングプロファイルは活性領域および半絶縁性半導体領域の両方の領域にわたって実質的に平坦となる。すなわち、エッチング深さが開口から露出している全領域にわたって実質的に均一となる。従って、この発明の第１のＦＥＴの製造方法により複数のＦＥＴを製造した場合、活性領域の寸法やレジストパターンの寸法などが異なっていても、製造したＦＥＴ毎のしきい値電圧は同じになる。すなわち、製造したＦＥＴ毎のしきい値電圧を同じにすることができる。
【００２５】
また、この発明の第２のエッチング条件の設定方法によれば、不純物をドーピングして形成した複数個の島状の活性領域と活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、活性領域上に位置するゲート電極形成用の第１開口部と第１開口部と連結し半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成し、然る後、レジストパターンをマスクとして開口の各々から露出している半導体基板の部分をウェットエッチングしてリセスを形成するための、当該ウェットエッチングのエッチング条件を設定するに当たり、第１開口部から露出している活性領域の表面積をＳ１とし、活性領域と半絶縁性半導体領域との境界からの距離がＤのところで、第２開口部から露出している半絶縁性半導体領域を活性領域と半絶縁性半導体領域との境界側から第２および第３領域に分画し、第２領域の表面積をＳ２としたとき、Ｄの値を変えると共に、Ｄの値毎にＳ２の値を変えることによって、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に同じになる当該Ｓ２／Ｓ１の値をエッチング条件として設定することを特徴とする。
【００２６】
この発明の第２のエッチング条件の設定方法では、第１のエッチング条件の設定方法と同じ方法により、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求める。そして、得られた複数のＳ２／Ｓ１の値の中から、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に同じになるＳ２／Ｓ１の値をエッチング条件として設定する。
【００２７】
例えば、開口毎のＳ２／Ｓ１の値がすべて同じ場合、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に同じになると考えられる。これは、「ボルタ電池の原理」に基づく反応が生じる程度が開口毎に同じになると考えられるためである。
【００２８】
また、この発明の第２のＦＥＴの製造方法によれば、不純物をドーピングして形成した複数個の島状の活性領域と活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、活性領域上に位置するゲート電極形成用の第１開口部と第１開口部と連結し半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成する工程と、レジストパターンをマスクとして開口の各々から露出している半導体基板の部分をウェットエッチングしてリセスを形成する工程と、リセスに、ゲート電極と電極配線とを形成する工程とを含む、リセス構造を有する複数のＦＥＴの製造方法において、ウェットエッチングを、第２のエッチング条件の設定方法で設定したエッチング条件で行うことを特徴とする。
【００２９】
このようなエッチング条件でウェットエッチングしてリセスを形成する場合、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に同じになる。従って、この発明の第２のＦＥＴの製造方法により複数のＦＥＴを製造した場合、活性領域の寸法やレジストパターンの寸法などが異なっていても、製造したＦＥＴ毎のしきい値電圧は同じになる。すなわち、製造したＦＥＴ毎のしきい値電圧を同じにすることができる。
【００３０】
また、この発明の第３のエッチング条件の設定方法によれば、不純物をドーピングして形成した複数個の島状の活性領域と活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、活性領域上に位置するゲート電極形成用の第１開口部と第１開口部と連結し半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成し、然る後、レジストパターンをマスクとして開口の各々から露出している半導体基板の部分をウェットエッチングしてリセスを形成するための、当該ウェットエッチングのエッチング条件を設定するに当たり、第１開口部から露出している活性領域の表面積をＳ１とし、活性領域と半絶縁性半導体領域との境界からの距離がＤのところで、第２開口部から露出している半絶縁性半導体領域を活性領域と半絶縁性半導体領域との境界側から第２および第３領域に分画し、第２領域の表面積をＳ２としたとき、Ｄの値を変えると共に、Ｄの値毎にＳ２の値を変えることによって、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に相違する当該Ｓ２／Ｓ１の値をエッチング条件として設定することを特徴とする。
【００３１】
この発明の第３のエッチング条件の設定方法では、第１のエッチング条件の設定方法と同じ方法により、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求める。そして、得られた複数のＳ２／Ｓ１の値の中から、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に相違するＳ２／Ｓ１の値をエッチング条件として設定する。
【００３２】
例えば、開口毎のＳ２／Ｓ１の値が相違する場合、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に相違すると考えられる。これは、「ボルタ電池の原理」に基づく反応が生じる程度が開口毎に相違すると考えられるためである。
【００３３】
また、この発明の第３のＦＥＴの製造方法によれば、不純物をドーピングして形成した複数個の島状の活性領域と活性領域の周囲を取り囲む半絶縁性半導体領域とを上部に具えた半導体基板上に、活性領域上に位置するゲート電極形成用の第１開口部と第１開口部と連結し半絶縁性半導体領域上に位置する電極配線形成用の第２開口部とから少なくとも成る開口を複数個有するレジストパターンを形成する工程と、レジストパターンをマスクとして開口の各々から露出している半導体基板の部分をウェットエッチングしてリセスを形成する工程と、リセスに、ゲート電極と電極配線とを形成する工程とを含む、リセス構造を有する複数のＦＥＴの製造方法において、ウェットエッチングを、第３のエッチング条件の設定方法で設定したエッチング条件で行うことを特徴とする。
【００３４】
このようなエッチング条件でウェットエッチングしてリセスを形成する場合、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に相違する。従って、この発明の第３のＦＥＴの製造方法により複数のＦＥＴを製造した場合、製造したＦＥＴ毎のしきい値電圧は相違する。すなわち、製造したＦＥＴ毎のしきい値電圧を変えることができる。
【００３７】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態について説明する。以下の説明に用いる各図において、各構成成分はこの発明が理解出来る程度にその形状、大きさ、および配置関係を概略的に示してあるにすぎない。また、説明に用いる各図において、同様な構成成分については同一の番号を付して示し、その重複する説明を省略する場合もある。また、平面図において、ある構成成分については、断面ではないがハッチング等の模様を付して強調して示している。また、以下の説明中で挙げる使用材料、形成方法および熱処理温度等の数値的条件は、この発明の実施の形態の好適例にすぎない。従って、この発明が以下に説明する実施の形態に限定されるものではないことは理解されたい。
【００３８】
１．第１の実施の形態
図１〜図５は、この実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。各図中、（Ａ）は平面図であり、（Ｂ）は（Ａ）中のＩ−Ｉ線に沿って切って取った切り口を示す断面図である。以下、リセス構造を有するＦＥＴの製造方法を図１〜図５を参照して説明する。
【００３９】
先ず、半絶縁性ＧａＡｓ基板の所定領域にｎ型不純物としてのシリコン（Ｓｉ）をイオン注入した後、続いて、８００℃程度で熱処理することによって、ｎ型ＧａＡｓから成る島状の活性領域１０と、このｎ型ＧａＡｓ活性領域１０の周囲を取り囲む半絶縁性ＧａＡｓ領域１２とを上部に具えた半導体基板１４を形成する（図１（Ａ）および（Ｂ））。シリコン（Ｓｉ）をイオン注入した半絶縁性ＧａＡｓ基板の部分がｎ型ＧａＡｓ活性領域１０であり、イオン注入しなかった半絶縁性ＧａＡｓ基板の部分が半絶縁性ＧａＡｓ領域１２である。
【００４０】
次に、ｎ型ＧａＡｓ活性領域１０上に、リフトオフ法を用いて、金（Ａｕ）または金−ゲルマニウム（Ａｕ−Ｇｅ）合金から成るソース電極１６およびドレイン電極１８を所定の間隔で形成する（図２（Ａ）および（Ｂ））。
【００４１】
次に、半導体基板１４上に、断面がオーバーハング形状である開口２０を有するレジストパターン２２を、ソース電極１６およびドレイン電極１８を覆うように形成する（図３（Ａ）および（Ｂ））。開口２０は、第１、第２および第３開口部２４、２６および２８から構成してある。第１開口部２４はゲート電極形成用のものであり、第２開口部２６は電極配線形成用のものであり、第３開口部２８は第１開口部２４のゲート幅方向の長さがｎ型ＧａＡｓ活性領域１０のゲート幅方向の長さと等しくなるようにするために第１開口部２４から延長して設けられているものである。また、第２開口部２６は、第１開口部２４側から順に、引き出し配線形成用開口部３０およびゲート電極パッド形成用開口部３２で構成してある。第１開口部２４はソース電極１６とドレイン電極１８との間のｎ型ＧａＡｓ活性領域１０上に位置するように形成してあり、第２開口部２６は半絶縁性ＧａＡｓ領域１２上に位置するように形成してある。開口部３０、２４および２８はゲート長方向に等幅で連続して全体的に細長い矩形として形成してあり、開口部３２はゲート長方向に幅広の矩形として形成してある。
【００４２】
第１開口部２４のゲート長方向の長さＬ１  は、例えば０．１〜０．５μｍであり、ゲート幅方向の長さＷ１  は、例えば１０〜１００μｍである。また、引き出し配線形成用開口部３０のゲート長方向の長さＬ２  は、例えば０．１〜０．５μｍであり、ゲート幅方向の長さＷ２  は、例えば１０μｍである。また、ゲート電極パッド形成用開口部３２のゲート長方向の長さＬ３  は、例えば２〜４μｍであり、ゲート幅方向の長さＷ３  は、例えば２〜４μｍである。ただし、第１開口部２４のゲート長方向の長さＬ１  と引き出し配線形成用開口部３０のゲート長方向の長さＬ２  とは同じ大きさにしてある。
【００４３】
なお、後工程において、第１開口部２４から露出しているリセスの部分にゲート電極を形成し、第２開口部２６から露出しているリセスの部分に引き出し配線およびゲート電極パッドから構成される電極配線を形成する。
【００４４】
ここまでの段階で、島状のｎ型ＧａＡｓ活性領域１０と、このｎ型ＧａＡｓ活性領域１０の周囲を取り囲む半絶縁性ＧａＡｓ領域１２とを上部に具えた半導体基板１４上に、ｎ型ＧａＡｓ活性領域１０上に位置するゲート電極形成用の第１開口部２４と、この第１開口部２４と連結し半絶縁性ＧａＡｓ領域１２上に位置する電極配線形成用の第２開口部２６とから少なくとも成る開口２０を有するレジストパターン２２が形成される。
【００４５】
次に、このレジストパターン２２をマスクとして、各開口部２４〜２８から露出している半導体基板１４の部分を、リン酸と過酸化水素水と水との混合液から成るエッチャントを用いてエッチングしてリセス３４を形成する（図４（Ａ）および（Ｂ））。
【００４６】
最後に、ゲート電極形成材料としてのアルミニウム（Ａｌ）を真空蒸着した後、このレジストパターン２２を除去することによって、リセス３４に、アルミニウム（Ａｌ）から成るゲート電極３６および電極配線３８を形成する（図５（Ａ）および（Ｂ））。ゲート電極３６は第１開口部２４から露出しているリセス３４の部分に形成し、電極配線３８は第２開口部２６から露出しているリセス３４の部分に形成する。電極配線３８は、引き出し配線４０およびゲート電極パッド４２で構成してある。以上のようにして、リセス構造を有するＦＥＴを製造する。
【００４７】
この実施の形態では、ｎ型ＧａＡｓ活性領域１０と半絶縁性ＧａＡｓ領域１２との境界４４を中心とするその付近のｎ型ＧａＡｓ活性領域１０および半絶縁性ＧａＡｓ領域１２の部分でのエッチング速度が均一となるように、ウェットエッチングしてリセス３４を形成する際のエッチング条件を設定している。
【００４８】
具体的には、ｎ型ＧａＡｓ活性領域１０と半絶縁性ＧａＡｓ領域１２との境界４４からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域１２が実効的に「ボルタ電池の原理」に基づく反応に寄与する場合において、引き出し配線形成用開口部３０のゲート幅方向の長さＷ２  を、Ｗ２  ＞Ｄとなるように設定している。例えば、距離Ｄが５μｍ程度である場合において、長さＷ２  を１０μｍに設定している。
【００４９】
このように引き出し配線形成用開口部３０のゲート幅方向の長さＷ２  を、Ｗ２  ＞Ｄとなるように設定するとき、第１開口部２４から露出しているｎ型ＧａＡｓ活性領域１０（第１領域）の表面積（Ｓ１）と、第２開口部２６から露出している半絶縁性ＧａＡｓ領域１２のうちｎ型ＧａＡｓ活性領域１０と半絶縁性ＧａＡｓ領域１２との境界４４からの距離がＤ内に位置する領域（第２領域）の表面積（Ｓ２）との比Ｓ２／Ｓ１が小さくなるため、ｎ型ＧａＡｓ活性領域１０と半絶縁性ＧａＡｓ領域１２との境界４４を中心とするその付近のｎ型ＧａＡｓ活性領域１０および半絶縁性ＧａＡｓ領域１２の部分でのエッチング速度が均一となると考えられる。なお、Ｓ２／Ｓ１が小さくなるのは、Ｌ２  が０．１〜０．５μｍと非常に小さい値であるため、Ｄ×Ｌ２  で表される第２領域の表面積（Ｓ２）も小さい値となるためである。
【００５０】
また、この実施の形態では、ｎ型ＧａＡｓ活性領域１０と半絶縁性ＧａＡｓ領域１２との境界４４を中心とするその付近のｎ型ＧａＡｓ活性領域１０および半絶縁性ＧａＡｓ領域１２の部分でのエッチング速度が均一となるように、ウェットエッチングしてリセス３４を形成する際のエッチング条件を設定しているため、エッチングプロファイルはｎ型ＧａＡｓ活性領域１０および半絶縁性ＧａＡｓ領域１２の両方の領域にわたって実質的に平坦となる。すなわち、エッチング深さが開口２０から露出している全領域にわたって実質的に均一となる。従って、この実施の形態の方法により複数のＦＥＴを製造した場合、ｎ型ＧａＡｓ活性領域１０の寸法やレジストパターン２２の寸法が異なっていても、製造したＦＥＴ毎のしきい値電圧は同じになる。すなわち、製造したＦＥＴ毎のしきい値電圧を同じにすることができる。
【００５１】
２．第２の実施の形態
図６は、この実施の形態の説明に供する、リセス構造を有する２つのＦＥＴの製造工程を示す平面図であり、第１の実施の形態における図３に示す工程段階を示している。すなわち、図６は、２個の島状のｎ型ＧａＡｓ活性領域１０ａおよび１０ｂと、これらｎ型ＧａＡｓ活性領域１０ａおよび１０ｂの周囲を取り囲む半絶縁性ＧａＡｓ領域とを上部に具えた半導体基板上に、２個の開口２０ａおよび２０ｂを有するレジストパターン２２を形成してある状態を示している。
【００５２】
図６中、符号２４ａは一方の開口２０ａを構成する第１開口部を示し、符号２４ｂは他方の開口２０ｂを構成する第１開口部を示している。また、符号２６ａは一方の開口２０ａを構成する第２開口部を示し、符号２６ｂは他方の開口２０ｂを構成する第２開口部を示している。また、符号２８ａは一方の開口２０ａを構成する第３開口部を示し、符号２８ｂは他方の開口２０ｂを構成する第３開口部を示している。また、符号３０ａは一方の第２開口部２６ａを構成する引き出し配線形成用開口部を示し、符号３０ｂは他方の第２開口部２６ｂを構成する引き出し配線形成用開口部を示している。また、符号３２ａは一方の第２開口部２６ａを構成するゲート電極パッド形成用開口部を示し、符号３２ｂは他方の第２開口部２６ｂを構成するゲート電極パッド形成用開口部を示している。なお、符号１６ａおよび１６ｂはソース電極を示し、符号１８ａおよび１８ｂはドレイン電極を示している。
【００５３】
一方の開口２０ａを構成する第１開口部２０ａはソース電極１６ａとドレイン電極１８ａとの間のｎ型ＧａＡｓ活性領域１０ａ上に位置するように形成してあり、第２開口部２６ａは半絶縁性ＧａＡｓ領域上に位置するように形成してある。同様に、他方の開口２０ｂを構成する第１開口部２０ｂはソース電極１６ｂとドレイン電極１８ｂとの間のｎ型ＧａＡｓ活性領域１０ｂ上に位置するように形成してあり、第２開口部２６ｂは半絶縁性ＧａＡｓ領域上に位置するように形成してある。開口部２４ａおよび２８ａはゲート長方向に等幅で連続して全体的に細長い矩形として形成してあり、開口部３０ａはゲート長方向に中幅の矩形として形成してあり、開口部３２ａはゲート長方向に幅広の矩形として形成してある。また、開口部３０ｂ、２４ｂおよび２８ｂはゲート長方向に等幅で連続して全体的に細長い矩形として形成してあり、開口部３２ａはゲート長方向に幅広の矩形として形成してある。
【００５４】
この実施の形態では、第１の実施の形態の場合と同様な方法により、２つのＦＥＴを製造する。ただし、ｎ型ＧａＡｓ活性領域の部分でのエッチングプロファイルが２個のｎ型ＧａＡｓ活性領域１０ａおよび１０ｂで実質的に同じになるように、ウェットエッチングしてリセスを形成する際のエッチング条件を設定している。
【００５５】
具体的には、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界４４からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域が実効的に「ボルタ電池の原理」に基づく反応に寄与する場合において、一方の開口２０ａを構成する第１開口部２４ａのゲート長方向の長さをＬａ１とし、ゲート幅方向の長さをＷａ１とし、他方の開口２０ｂを構成する第１開口部２４ｂのゲート長方向の長さをＬｂ１とし、ゲート幅方向の長さをＷｂ１とし、一方の第２開口部２６ａを構成する引き出し配線形成用開口部３０ａのゲート長方向の長さをＬａ２とし、ゲート幅方向の長さをＷａ２とし、他方の第２開口部２６ｂを構成する引き出し配線形成用開口部３０ｂのゲート長方向の長さをＬｂ２とし、ゲート幅方向の長さをＷｂ２とし、Ｗａ２＞ＤおよびＷｂ２＞Ｄとするとき、（Ｌａ２×Ｄ）／（Ｌａ１×Ｗａ１）＝（Ｌｂ２×Ｄ）／（Ｌｂ１×Ｗｂ１）となるように設定している。
【００５６】
このように（Ｌａ２×Ｄ）／（Ｌａ１×Ｗａ１）＝（Ｌｂ２×Ｄ）／（Ｌｂ１×Ｗｂ１）となるように設定するとき、「ボルタ電池の原理」に基づく反応が生じる程度が２個の開口２０ａおよび２０ｂで同じになると考えられるため、ｎ型ＧａＡｓ活性領域の部分でのエッチングプロファイルが２個のｎ型ＧａＡｓ活性領域１０ａおよび１０ｂで実質的に同じになると考えられる。
【００５７】
また、この実施の形態では、ｎ型ＧａＡｓ活性領域の部分でのエッチングプロファイルが２個のｎ型ＧａＡｓ活性領域１０ａおよび１０ｂで実質的に同じになるように、ウェットエッチングしてリセスを形成する際のエッチング条件を設定している。従って、この実施の形態の方法により２個のＦＥＴを製造した場合、２個のｎ型ＧａＡｓ活性領域１０ａおよび１０ｂの寸法やレジストパターン２２の寸法が異なっていても、製造した２つのＦＥＴのしきい値電圧は同じになる。すなわち、製造した２つのＦＥＴのしきい値電圧を同じにすることができる。
【００５８】
３．第３の実施の形態
この実施の形態では、第１の実施の形態の場合と同様な方法により、２つのＦＥＴを製造する。ただし、ｎ型ＧａＡｓ活性領域の部分でのエッチングプロファイルが２個のｎ型ＧａＡｓ活性領域で実質的に相違するように、ウェットエッチングしてリセスを形成する際のエッチング条件を設定している。
【００５９】
具体的には、図６中の符号を用いて説明すると、ｎ型ＧａＡｓ活性領域と半絶縁性ＧａＡｓ領域との境界４４からの距離がＤ内に位置する半絶縁性ＧａＡｓ領域が実効的に「ボルタ電池の原理」に基づく反応に寄与する場合において、一方の開口２０ａを構成する第１開口部２４ａのゲート長方向の長さをＬａ１とし、ゲート幅方向の長さをＷａ１とし、他方の開口２０ｂを構成する第１開口部２４ｂのゲート長方向の長さをＬｂ１とし、ゲート幅方向長さをＷｂ１とし、一方の第２開口部２６ａを構成する引き出し配線形成用開口部３０ａのゲート長方向の長さをＬａ２とし、ゲート幅方向長さをＷａ２とし、他方の第２開口部２６ｂを構成する引き出し配線形成用開口部３０ｂのゲート長方向の長さをＬｂ２とし、ゲート幅方向長さをＷｂ２とし、Ｗａ２＞ＤおよびＷｂ２＞Ｄとするとき、（Ｌａ２×Ｄ）／（Ｌａ１×Ｗａ１）＞（Ｌｂ２×Ｄ）／（Ｌｂ１×Ｗｂ１）となるように設定している。
【００６０】
このように（Ｌａ２×Ｄ）／（Ｌａ１×Ｗａ１）＞（Ｌｂ２×Ｄ）／（Ｌｂ１×Ｗｂ１）となるように設定するとき、「ボルタ電池の原理」に基づく反応が生じる程度が２個の開口２０ａおよび２０ｂで相違すると考えられるため、ｎ型ＧａＡｓ活性領域の部分でのエッチングプロファイルが２個のｎ型ＧａＡｓ活性領域１０ａおよび１０ｂで実質的に相違すると考えられる。一方の開口２０ａで「ボルタ電池の原理」に基づく反応が生じる程度は、他方の開口２０ｂで「ボルタ電池の原理」に基づく反応が生じる程度より大きいと考えられる。
【００６１】
また、この実施の形態では、ｎ型ＧａＡｓ活性領域の部分でのエッチングプロファイルが２個のｎ型ＧａＡｓ活性領域１０ａおよび１０ｂで実質的に相違するように、ウェットエッチングしてリセスを形成する際のエッチング条件を設定している。従って、この実施の形態の方法により２個のＦＥＴを製造した場合、製造した２つのＦＥＴのしきい値電圧は相違する。一方の開口２０ａで「ボルタ電池の原理」に基づく反応が生じる程度が、他方の開口２０ｂで「ボルタ電池の原理」に基づく反応が生じる程度より大きいとき、一方の開口２０ａ側に製造したＦＥＴのしきい値電圧は、他方の開口２０ｂ側に製造したＦＥＴのしきい値電圧より正側に位置する。すなわち、一方の開口２０ａ側に製造したＦＥＴのしきい値電圧を、他方の開口２０ｂ側に製造したＦＥＴのしきい値電圧より正側に設定することができる。
【００６２】
４．第４の実施の形態
図７〜図１０は、この実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。図７、図９および図１０中、（Ａ）は平面図であり、（Ｂ）は（Ａ）中のＩ−Ｉ線に沿って切って取った切り口を示す断面図である。また、図８（Ａ）〜（Ｃ）は、図７（Ａ）中のＩ−Ｉ線に添って切って取った断面に相当する位置での切り口を示す断面図である。以下、リセス構造を有するＦＥＴの製造方法を図７〜図１０を参照して説明する。
【００６３】
先ず、第１の実施の形態の場合と同様の方法により、半導体基板１４を形成した後、ｎ型ＧａＡｓ活性領域１０上に、ソース電極１６およびドレイン電極１８を所定の間隔で形成する。
【００６４】
次に、半導体基板１４上に、断面がオーバーハング形状である開口２０を有する第１のレジストパターン４６を、ソース電極１６およびドレイン電極１８を覆うように形成する（図７（Ａ）および（Ｂ））。開口２０は、第１、第２および第３開口部２４、２６および２８から構成してある。第１開口部２４はゲート電極形成用のものであり、第２開口部２６は電極配線形成用のものである。開口２０は、ｎ型ＧａＡｓ活性領域１０上に位置するように形成してある。また、第１開口部２４は、ソース電極１６とドレイン電極１８との間に位置するように形成してある。
【００６５】
ここまでの段階で、島状のｎ型ＧａＡｓ活性領域１０と、このｎ型ＧａＡｓ活性領域１０の周囲を取り囲む半絶縁性ＧａＡｓ領域１２とを上部に具えた半導体基板１４上に、ゲート電極形成用の第１開口部２４と、この第１開口部２４と連結する電極配線形成用の第２開口部２６とから少なくとも成る開口２０を有する第１のレジストパターン４６が、開口２０がｎ型ＧａＡｓ活性領域１０上に位置するように形成される。
【００６６】
次に、この第１のレジストパターン４６をマスクとして、各開口部２４〜２８から露出している半導体基板１４の部分を、リン酸と過酸化水素水と水との混合液から成るエッチャントを用いてエッチングしてリセス３４を形成する（図８（Ａ））。
【００６７】
次に、ゲート電極形成材料としてのアルミニウム（Ａｌ）を真空蒸着した後、この第１のレジストパターン４６を除去することによって、リセス３４に、アルミニウム（Ａｌ）から成るゲート電極３６および電極配線３８を形成する（図８（Ｂ）および（Ｃ））。ゲート電極３６は第１開口部２４から露出しているリセス３４の部分に形成し、電極配線３８は第２開口部２６から露出しているリセス３４の部分に形成する。
【００６８】
次に、ＦＥＴの動作層として使用するｎ型ＧａＡｓ活性領域１０の部分を覆う第２のレジストパターン４８をゲート電極３６、ソース電極１６およびドレイン電極１８を覆うように形成した後、この第２のレジストパターン４８および電極配線３８で覆われていない半導体基板１４の部分に、酸素（Ｏ）またはボロン（Ｂ）をイオン注入する（図９（Ａ）および（Ｂ））。酸素（Ｏ）やボロン（Ｂ）をイオン注入することにより、第２のレジストパターン４８および電極配線３８で覆われていないｎ型ＧａＡｓ活性領域１０の部分を半絶縁化する。
【００６９】
最後に、第２のレジストパターン４８を除去する（図１０）。以上のようにして、リセス構造を有するＦＥＴを製造する。
【００７０】
このように開口２０がｎ型ＧａＡｓ活性領域１０上に位置するように形成する第１のレジストパターン４６を形成する場合、開口２０から露出しているのはｎ型ＧａＡｓ活性領域１０だけである。このため、この開口２０から露出している半導体基板１４の部分をウェットエッチングしてリセスを形成する場合、「ボルタ電池の原理」に基づく反応が生じないため、エッチングプロファイルは平坦となる。すなわち、エッチング深さが開口２０から露出している全領域にわたって均一となる。従って、この実施の形態の方法により複数のＦＥＴを製造した場合、ｎ型ＧａＡｓ活性領域１０の寸法や第１のレジストパターン４６の寸法が異なっていても、製造したＦＥＴ毎のしきい値電圧は同じになる。すなわち、製造したＦＥＴ毎のしきい値電圧を同じにすることができる。
【００７１】
次に、この実施の形態の変形例について説明する。図１１は、この実施の形態の変形例の説明に供する、リセス構造を有するＦＥＴの製造工程図であり、第４の実施の形態における図７に示す工程段階を示している。図１１（Ａ）は平面図であり、図１１（Ｂ）は図１１（Ａ）中のＩ−Ｉ線に沿って切って取った切り口を示す断面図である。
【００７２】
図１１（Ａ）および（Ｂ）に示すように、この実施の形態の変形例では、ウェットエッチングしてリセスを形成する際のエッチング深さをモニターするためのエッチング量モニター素子５０をＦＥＴ製造予定領域５２に隣接して形成する。このエッチング量モニター素子５０は上述した第１の実施の形態に示したＦＥＴの製造方法におけるレジストパターン形成工程までを行うことにより形成する。ただし、このエッチング量モニター素子５０は、上述した第４の実施の形態のＦＥＴの製造工程に従って形成する。
【００７３】
すなわち、モニター用ｎ型ＧａＡｓ活性領域５４は、ｎ型ＧａＡｓ活性領域１０を形成する際に、同時に形成する。要するに、ｎ型ＧａＡｓ活性領域１０およびモニター用ｎ型ＧａＡｓ活性領域５４は、同じ半絶縁性ＧａＡｓ基板にｎ型不純物としてのシリコン（Ｓｉ）をイオン注入した後、８００℃で熱処理することにより形成する。シリコン（Ｓｉ）をイオン注入しなかったエッチング量モニター素子５０を形成する領域の半絶縁性ＧａＡｓ基板の部分がモニター用半絶縁性ＧａＡｓ領域５６であり、モニター用半導体基板５８はモニター用ｎ型ＧａＡｓ活性領域５４とモニター用半絶縁性ＧａＡｓ領域５６とから構成されている。また、モニター用ソース電極６０およびモニター用ドレイン電極６２は、ソース電極１６およびドレイン電極１８を形成する際に、モニター用ｎ型ＧａＡｓ活性領域５４上に同時に形成する。さらに、モニター用ソース電極６０およびモニター用ドレイン電極６２を覆うモニター用レジストパターン６４は、ソース電極１６およびドレイン電極１８を覆う第１のレジストパターン４６を形成する際に、同じレジスト膜を用いて同時に形成する。
【００７４】
このモニター用レジストパターン６４には、開口６６を形成してあり、この開口６２は、第１〜第３開口部６８〜７２から構成してある。第１開口部６８はモニター用ソース電極６０とモニター用ドレイン電極６２との間のモニター用ｎ型ＧａＡｓ活性領域５４に位置するように形成してあり、第２開口部７０はモニター用半絶縁性ＧａＡｓ領域５６上に位置するように形成してある。
【００７５】
ここでは、モニター用ｎ型ＧａＡｓ活性領域５４とモニター用半絶縁性ＧａＡｓ領域５６との境界からの距離がＤ内に位置するモニター用半絶縁性ＧａＡｓ領域５６が実効的に「ボルタ電池の原理」に基づく反応に寄与する場合において、第１開口部６８から露出しているモニター用ｎ型ＧａＡｓ活性領域５４（第１領域）の表面積（Ｓ１）と、第２開口部７０から露出しているモニター用半絶縁性ＧａＡｓ領域５６のうちモニター用ｎ型ＧａＡｓ活性領域５４とモニター用半絶縁性ＧａＡｓ領域１６との境界からの距離がＤ内に位置する領域（第２領域）の表面積（Ｓ２）との比Ｓ２／Ｓ１が１／２０程度の大きさとなるように設定している。
【００７６】
このようなエッチング量モニター素子５０を用いて、ウェットエッチングしてリセスを形成する際のエッチング深さを所定の大きさにするためには、先ず、一方の配線をモニター用レジストパターン６４を貫通してモニター用ソース電極６０と接続させ、同様に他方の配線をモニター用レジストパターン６４を貫通してモニター用ドレイン電極６２と接続させる。そして、ウェットエッチングしてリセスを形成する際に、モニター用ソース電極６０とモニター用ドレイン電極６２との間に電圧を印加し、そのときモニター用ソース電極６０とモニター用ドレイン電極６２との間に流れる電流値をモニターし、電流値が所定の値となったとき、ウェットエッチングを終了する。ここで、Ｓ１とＳ２との比Ｓ２／Ｓ１が１／２０程度と小さく、「ボルタ電池の原理」に基づく反応が生じる程度が小さいため、エッチング深さは、開口６６から露出している全領域にわたって実質的に均一となり、従って開口６６から露出している領域のエッチング深さは開口２０から露出している領域のエッチング深さと同じ大きさになる。従って、モニター用ソース電極６０とモニター用ドレイン電極６２との間に流れる電流値をモニターし、電流値が所定の値となったとき、ウェットエッチングを終了することにより、開口２０から露出している領域のエッチング深さを所定の大きさにすることができる。
【００７７】
ウェットエッチングしてリセスを形成する工程以後の工程は、上述した第４の実施の形態の場合と同様に行う。
【００７８】
この発明は、上述した各実施の形態に限定されるものではないことは明らかである。
【００７９】
例えば、上述した各実施の形態では、基板としてＧａＡｓ基板を用いたが、他のＩＩＩ  −Ｖ族化合物半導体基板を用いても良いし、結晶成長させて形成したＩＩＩ  −Ｖ族化合物半導体層を用いても良い。
【００８０】
また、上述した各実施の形態では、ｎ型ＧａＡｓ活性領域を、半絶縁性ＧａＡｓ基板にシリコン（Ｓｉ）をイオン注入した後、熱処理することにより形成したが、ＧａＡｓ層の結晶成長時にシリコン（Ｓｉ）などのｎ型不純物を添加して形成しても良い。また、半絶縁性ＧａＡｓ領域を、シリコン（Ｓｉ）をイオン注入しなかった半絶縁性ＧａＡｓ基板の部分としたが、ｎ型ＧａＡｓ活性領域に酸素、ボロン、プロトンなどをイオン注入して半絶縁化した領域としても良い。
【００８１】
また、上述した各実施の形態では、ｎ型チャネルを有するＦＥＴの製造工程を用いて説明したが、この発明はＰ型チャネルを有するＦＥＴの製造工程にも適用できる。
【００８２】
また、上述した第２および第３の実施の形態では、２つのＦＥＴの製造工程を用いて説明したが、この発明は３つ以上のＦＥＴの製造工程にも適用できる。
【００８３】
また、上述した各実施の形態では、ウェットエッチングしてリセスを形成する場合について説明したが、この発明はＳＦ６  、ＣＦ４  等の反応性プラズマを用いたドライエッチングによりリセスを形成する場合にも適用できる。
【００８４】
【発明の効果】
上述した説明から明らかなように、この発明の第１のエッチング条件の設定方法によれば、第１開口部から露出している活性領域の表面積をＳ１とし、活性領域と半絶縁性半導体領域との境界からの距離がＤのところで、第２開口部から露出している半絶縁性半導体領域を境界側から第２および第３領域に分画し、第２領域の表面積をＳ２としたとき、Ｄの値を変えると共に、Ｄの値毎にＳ２の値を変えることによって、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、少なくとも、活性領域と半絶縁性半導体領域との境界を中心とするその付近の活性領域および半絶縁性半導体領域の部分でのエッチング速度が実質的に均一となる当該Ｓ２／Ｓ１の値をエッチング条件として設定する。
【００８５】
このようなエッチング条件でウェットエッチングしてリセスを形成する場合、活性領域と半絶縁性半導体領域との境界を中心とするその付近の活性領域および半絶縁性半導体領域の部分でのエッチング速度が実質的に均一となる。このため、エッチングプロファイルは活性領域および半絶縁性半導体領域の両方の領域にわたって実質的に平坦となる。すなわち、エッチング深さが開口から露出している全領域にわたって実質的に均一となる。従って、この発明の第１のＦＥＴの製造方法により複数のＦＥＴを製造した場合、活性領域の寸法やレジストパターンの寸法などが異なっていても、製造したＦＥＴ毎のしきい値電圧は同じになる。すなわち、製造したＦＥＴ毎のしきい値電圧を同じにすることができる。
【００８６】
また、この発明の第２のエッチング条件の設定方法によれば、第１開口部から露出している活性領域の表面積をＳ１とし、活性領域と半絶縁性半導体領域との境界からの距離がＤのところで、第２開口部から露出している半絶縁性半導体領域を活性領域と半絶縁性半導体領域との境界側から第２および第３領域に分画し、第２領域の表面積をＳ２としたとき、Ｄの値を変えると共に、Ｄの値毎にＳ２の値を変えることによって、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に同じになる当該Ｓ２／Ｓ１の値をエッチング条件として設定する。
【００８７】
このようなエッチング条件でウェットエッチングしてリセスを形成する場合、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に同じになる。従って、この発明の第２のＦＥＴの製造方法により複数のＦＥＴを製造した場合、活性領域の寸法やレジストパターンの寸法などが異なっていても、製造したＦＥＴ毎のしきい値電圧は同じになる。すなわち、製造したＦＥＴ毎のしきい値電圧を同じにすることができる。
【００８８】
また、この発明の第３のエッチング条件の設定方法によれば、第１開口部から露出している活性領域の表面積をＳ１とし、活性領域と半絶縁性半導体領域との境界からの距離がＤのところで、第２開口部から露出している半絶縁性半導体領域を活性領域と半絶縁性半導体領域との境界側から第２および第３領域に分画し、第２領域の表面積をＳ２としたとき、Ｄの値を変えると共に、Ｄの値毎にＳ２の値を変えることによって、Ｄの値とＳ２の値との組み合わせ毎のＳ２／Ｓ１の値を求め、得られた複数のＳ２／Ｓ１の値の中から、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に相違する当該Ｓ２／Ｓ１の値をエッチング条件として設定する。
【００８９】
このようなエッチング条件でウェットエッチングしてリセスを形成する場合、活性領域の部分でのエッチングプロファイルが活性領域毎に実質的に相違する。従って、この発明の第３のＦＥＴの製造方法により複数のＦＥＴを製造した場合、製造したＦＥＴ毎のしきい値電圧は相違する。すなわち、製造したＦＥＴ毎のしきい値電圧を変えることができる。
【図面の簡単な説明】
【図１】（Ａ）および（Ｂ）は、第１の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図２】（Ａ）および（Ｂ）は、図１につづく、第１の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図３】（Ａ）および（Ｂ）は、図２につづく、第１の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図４】（Ａ）および（Ｂ）は、図３につづく、第１の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図５】（Ａ）および（Ｂ）は、図４につづく、第１の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図６】第２および第３の実施の形態の説明に供する、リセス構造を有する２つのＦＥＴの製造工程図である。
【図７】（Ａ）および（Ｂ）は、第４の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図８】（Ａ）〜（Ｃ）は、図７につづく、第４の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図９】（Ａ）および（Ｂ）は、図８につづく、第４の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図１０】（Ａ）および（Ｂ）は、図９につづく、第４の実施の形態の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図１１】（Ａ）および（Ｂ）は、第４の実施の形態の変形例の説明に供する、リセス構造を有するＦＥＴの製造工程図である。
【図１２】（Ａ）および（Ｂ）は、従来の現象の説明に供する図である。
【図１３】従来の現象の説明に供する図である。
【符号の説明】
１０，１０ａ，１０ｂ：ｎ型ＧａＡｓ活性領域
１２：半絶縁性ＧａＡｓ領域
１４：半導体基板
１６，１６ａ，１６ｂ：ソース電極
１８，１８ａ，１８ｂ：ドレイン電極
２０，２０ａ，２０ｂ：開口
２２：レジストパターン
２４，２４ａ，２４ｂ：第１開口部
２６，２６ａ，２６ｂ：第２開口部
２８，２８ａ，２８ｂ：第３開口部
３０，３０ａ，３０ｂ：引き出し配線形成用開口部
３２，３２ａ，３２ｂ：ゲート電極パッド用開口部
３４：リセス
３６：ゲート電極
３８：電極配線
４０：引き出し配線
４２：ゲート電極パッド
４４：境界
４６：第１のレジストパターン
４８：第２のレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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