【手続補正書】
【提出日】平成29年9月7日(2017.9.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体を含む基板と、
垂直のドレイン拡張された金属酸化物半導体（ＭＯＳ）トランジスタと、
を含む半導体デバイスであって、
前記垂直のドレイン拡張されたＭＯＳトランジスタが、
少なくとも１ミクロンの深さの、前記基板に配置される複数のディープトレンチ構造であって、前記複数のディープトレンチ構造の各々が、前記基板に隣接する誘電体ライナーを有し、前記複数のディープトレンチ構造が実質的に等しい深さを有する、前記複数のディープトレンチ構造と、
前記基板に配置される前記第１の導電型とは反対の第２の導電型を有する垂直ドレインコンタクト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直ドレインコンタクト領域と、
前記基板に配置される前記第２の導電型を有する垂直に向けられるドリフト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直に向けられるドリフト領域と、
前記複数のディープトレンチ構造の第１のディープトレンチ構造の前記誘電体ライナーにおいて垂直に向けられるゲートトレンチに配置されるゲート誘電体層上の垂直ゲートと、
前記垂直ゲートが前記ボディ領域より下に延在するように、前記垂直に向けられるドリフト領域の上に配置される前記第１の導電型を有し、且つ、前記ゲート誘電体層に接する、ボディ領域と、
を含み、
前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造の底部に近接する前記垂直ドレインコンタクト領域への電気的接続を成し、
前記第１のディープトレンチ構造が、前記垂直に向けられるドリフト領域を前記垂直ドレインコンタクト領域から分離する、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在しない、半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスであって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在する、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、
前記垂直に向けられるドリフト領域が第１の垂直に向けられるドリフト領域であり、
前記垂直ゲートが第１の垂直ゲートであり、
前記ゲート誘電体層が第１のゲート誘電体層であり、
前記垂直に向けられるゲートトレンチが第１の垂直に向けられるゲートトレンチであり、
前記垂直のドレイン拡張されたＭＯＳトランジスタが、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造によって前記第１の垂直に向けられるドリフト領域から分離される、第２の垂直に向けられるドリフト領域を更に含み、第２のゲート誘電体層上の第２の垂直ゲートが、前記第１のディープトレンチ構造の前記誘電体ライナーにおける第２の垂直に向けられるゲートトレンチに配置される、半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスであって、
前記ディープトレンチ構造が２．５ミクロン〜５ミクロンの深さである、半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって、
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、半導体デバイス。
【請求項７】
第１の導電型を有する半導体を含む基板と、
垂直のドレイン拡張された金属酸化物半導体（ＭＯＳ）トランジスタと、
を含む半導体デバイスであって、
前記垂直のドレイン拡張されたＭＯＳトランジスタが、
少なくとも１ミクロンの深さの、前記基板に配置される複数のディープトレンチ構造であって、前記複数のディープトレンチ構造の各々が、前記基板に隣接する誘電体ライナーを有し、前記複数のディープトレンチ構造が実質的に等しい深さを有する、前記複数のディープトレンチ構造と、
前記基板に配置される前記第１の導電型とは反対の第２の導電型を有する垂直ドレインコンタクト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直ドレインコンタクト領域と、
前記基板に配置される前記第２の導電型を有する垂直に向けられるドリフト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直に向けられるドリフト領域と、
前記複数のディープトレンチ構造の第１のディープトレンチ構造の前記誘電体ライナーにおいて垂直に向けられるゲートトレンチに配置されるゲート誘電体層上の垂直ゲートと、
前記垂直ゲートが前記ボディ領域より下に延在するように、前記垂直に向けられるドリフト領域の上に配置される前記第１の導電型を有し、且つ、前記ゲート誘電体層に接する、ボディ領域と、
前記基板に配置される前記第２の導電型を有する埋め込み層であって、前記垂直に向けられるドリフト領域の下に延在し、且つ、前記垂直ドレインコンタクト領域への電気的接続を成す、前記埋め込み層と、
を含む、半導体デバイス。
【請求項８】
請求項７に記載の半導体デバイスであって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在しない、半導体デバイス。
【請求項９】
請求項７に記載の半導体デバイスであって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在する、半導体デバイス。
【請求項１０】
請求項７に記載の半導体デバイスであって、
前記ディープトレンチ構造が２．５ミクロン〜５ミクロンの深さである、半導体デバイス。
【請求項１１】
請求項７に記載の半導体デバイスであって、
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、半導体デバイス。
【請求項１２】
第１の導電型を有する半導体を含む基板と、
垂直のドレイン拡張された金属酸化物半導体（ＭＯＳ）トランジスタと、
を含む半導体デバイスであって、
前記垂直のドレイン拡張されたＭＯＳトランジスタが、
少なくとも１ミクロンの深さの、前記基板に配置される複数のディープトレンチ構造であって、前記複数のディープトレンチ構造の各々が、前記基板に隣接する誘電体ライナーを有し、前記複数のディープトレンチ構造が実質的に等しい深さを有する、前記複数のディープトレンチ構造と、
前記基板に配置される前記第１の導電型とは反対の第２の導電型を有する垂直ドレインコンタクト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直ドレインコンタクト領域と、
前記基板に配置される前記第２の導電型を有する垂直に向けられるドリフト領域であって、前記ディープトレンチ構造の一部に隣接し、且つ、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直に向けられるドリフト領域と、
前記複数のディープトレンチ構造の第１のディープトレンチ構造の前記誘電体ライナーにおいて垂直に向けられるゲートトレンチに配置されるゲート誘電体層上の垂直ゲートと、
前記垂直ゲートが前記ボディ領域より下に延在するように、前記垂直に向けられるドリフト領域の上に配置される前記第１の導電型を有し、且つ、前記ゲート誘電体層に接する、ボディ領域と、
を含み、
前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造により横方向に囲まれ、
前記第１のディープトレンチ構造が閉ループ構成を有する、半導体デバイス。
【請求項１３】
請求項１２に記載の半導体デバイスであって、
前記垂直ゲートが前記垂直に向けられるドリフト領域を横方向に囲む、半導体デバイス。
【請求項１４】
請求項１２に記載の半導体デバイスであって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在しない、半導体デバイス。
【請求項１５】
請求項１２に記載の半導体デバイスであって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在する、半導体デバイス。
【請求項１６】
請求項１２に記載の半導体デバイスであって、
前記ディープトレンチ構造が２．５ミクロン〜５ミクロンの深さである、半導体デバイス。
【請求項１７】
請求項１２に記載の半導体デバイスであって、
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、半導体デバイス。
【請求項１８】
第１の導電型を有する半導体を含む基板を提供することと、
垂直のドレイン拡張されたＭＯＳトランジスタを形成することと、
を含む、半導体デバイスを形成する方法であって、
前記垂直のドレイン拡張されたＭＯＳトランジスタが、
前記基板に、少なくとも１ミクロンの深さの実質的に等しい深さを有する複数のディープ隔離トレンチを形成することと、
複数のディープトレンチ構造を形成するために、前記基板に接する誘電体ライナーを前記ディープ隔離トレンチに形成することと、
前記基板に配置される前記第１の導電型とは反対の第２の導電型を有する垂直ドレインコンタクト領域を形成することであって、前記垂直ドレインコンタクト領域が、前記ディープトレンチ構造の一部に隣接し、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、前記垂直ドレインコンタクト領域を形成することと、
前記基板に配置される前記第２の導電型を有し、前記ディープトレンチ構造の一部に隣接し、前記ディープトレンチ構造の一部により少なくとも２つの対向する側部で区分される、垂直に向けられるドリフト領域を形成することと、
前記垂直のドレイン拡張されたＭＯＳトランジスタのボディ領域のために画定される前記垂直に向けられるドリフト領域のエリアを露出させるように前記基板の上にボディインプラントマスクを形成することであって、前記ボディインプラントマスクにより露出された前記エリアが、前記ボディ領域のために画定された前記エリアに隣接する前記誘電体ライナーの上に延在する、前記ボディインプラントマスクを形成することと、
ボディ領域を形成するために、前記ボディインプラントマスクにより露出された前記エリアにおける前記基板に前記第１の導電型のドーパントを注入することと、
垂直に向けられるゲートトレンチを形成するために、前記ボディインプラントマスクにより露出された前記エリアにおける前記誘電体ライナーから誘電性材料を取り除くことと、
前記垂直に向けられるゲートトレンチにゲート誘電体層を形成することと、
前記ボディ領域に近接して前記垂直に向けられるゲートトレンチに配置される前記ゲート誘電体層上に垂直ゲートを形成することと、
を含むプロセスにより形成される、方法。
【請求項１９】
請求項１８に記載の方法であって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在しない、方法。
【請求項２０】
請求項１８に記載の方法であって、
前記垂直ゲートが、前記誘電体ライナーの湾曲部分内へ横方向に延在する、方法。
【請求項２１】
請求項１８に記載の方法であって、
前記垂直のドレイン拡張されたＭＯＳトランジスタが、前記基板に配置される前記第２の導電型を有する埋め込み層を更に含み、前記埋め込み層が、前記垂直に向けられるドリフト領域の下に延在し、且つ、前記垂直ドレインコンタクト領域への電気的接続を成す、方法。
【請求項２２】
請求項１８に記載の方法であって、
前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造の底部に近接する前記垂直ドレインコンタクト領域への電気的接続を成し、前記第１のディープトレンチ構造が、前記垂直に向けられるドリフト領域を前記垂直ドレインコンタクト領域から分離する、方法。
【請求項２３】
請求項１８に記載の方法であって、
前記垂直に向けられるドリフト領域が、前記複数の前記ディープトレンチ構造の第１のディープトレンチ構造により横方向に囲まれ、前記第１のディープトレンチ構造が閉ループ構成を有する、方法。
【請求項２４】
請求項２３に記載の方法であって、
前記垂直ゲートが、前記垂直に向けられるドリフト領域を横方向に囲む、方法。
【請求項２５】
請求項１８に記載の方法であって、
前記ディープトレンチ構造が２．５ミクロン〜５ミクロンの深さである、方法。
【請求項２６】
請求項１８に記載の方法であって、
前記垂直ゲートが、プラナーＭＯＳトランジスタのゲートと同時に形成される、方法。
【請求項２７】
請求項１８に記載の方法であって、
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、方法。