(57)【特許請求の範囲】
【請求項１】
複数の電源系統を必要とする回路セルを含んだＬＳＩを、一個の回路セルについて単一の電源しか認識しないレイアウトツールを使用して自動レイアウトさせるに際し、
前記複数の電源系統のうちの一つの主電源系統は電源として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させ、
前記主電源系統を除く補助電源系統はそれぞれ配線セルを介した接続点を電源ではなくて信号として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させる
集積回路設計方法。
【請求項２】
複数の電源系統を必要とする回路セルを含んだＬＳＩを、一個の回路セルについて単一の電源しか認識しないレイアウトツールを使用して自動レイアウトさせるに際し、
集積回路チップに設けられ外部とワイヤーボンディングされるＩ／ＯパッドとこのＩ／Ｏパッドに一端が接続された配線セルを有するＩ／Ｏセルを前記レイアウトツールに認識させ、
前記複数の電源系統のうちの一つの主電源系統は電源として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させ、
前記主電源系統を除く補助電源系統はそれぞれ前記配線セルの他端を電源ではなくて信号として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させる
集積回路設計方法。
【請求項３】
配線セルは、抵抗素子の一方が電源配線に接続され、前記抵抗素子の他方を回路セルへの接続端子とする
請求項１または請求項２記載の集積回路設計方法。
【請求項４】
配線セルは、Ｐ型ＭＯＳトランジスタのゲート端子を基準電位に固定し、ソース端子が電源配線に電気的に接続し、ドレイン端子を回路セルへの接続端子とする
請求項１または請求項２記載の集積回路設計方法。
【請求項５】
配線セルは、Ｎ型ＭＯＳトランジスタのソース端子が電源配線に接続し、ゲート端子が電源に固定し、ドレイン端子を回路セルへの接続端子とする
請求項１または請求項２記載の集積回路設計方法。
【請求項６】
複数の電源系統を必要とする回路セルを含んだ集積回路であって、
前記複数の電源系統のうちの一つの主電源系統は回路セルに直接に配線され、前記主電源系統を除く補助電源系統は、電源を擬似的に信号と見なすための配線セルをそれぞれ介して前記回路セルに配線した
集積回路。
【請求項７】
配線セルは、抵抗素子の一方が電源配線に接続され、前記抵抗素子の他方を回路セルへの接続端子とした
請求項６記載の集積回路。
【請求項８】
配線セルは、Ｐ型ＭＯＳトランジスタのゲート端子を基準電位に固定し、ソース端子が電源配線に電気的に接続し、ドレイン端子を回路セルへの接続端子とした
請求項６記載の集積回路。
【請求項９】
配線セルは、Ｎ型ＭＯＳトランジスタのソース端子が電源配線に接続し、ゲート端子が電源に固定し、ドレイン端子を回路セルへの接続端子とした
請求項６記載の集積回路。
【請求項１０】
集積回路チップに設けられ外部とワイヤーボンディングされるＩ／Ｏパッドを有するＩ／Ｏセルに、配線セルを配置した
請求項６記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩのパターン設計におけるレイアウト設計に関するもので、詳しくは、レイアウトツールを使用した自動レイアウトに関するものである。
【０００２】
【従来の技術】
決められたチップサイズの中に目的とする電気回路を構築するパターン設計は、必要な回路セルの配置の割り振り、電源配線の引き回し、信号線の引き回しなどを、コンピュータを主要部とするレイアウトツールを使用して行われている。具体的には、デザインルールが予め登録されているレイアウトツールに、入出力パッドの位置情報、回路セルとその回路セルの入出力配線を表すネットリストなどを入力すると、自動レイアウトして結果を出力するように構成されている。
【０００３】
【発明が解決しようとする課題】
前記レイアウトツールには、１個の回路セルについて単一の電源しか認識しないようにデザインルールが登録されているシステムが存在している。図７は単一の電源ＶＤＤ１で実現できる回路セル１の具体例である。
ＬＳＩをこのような回路セルの集合で構成する場合には問題が発生しないが、最近では、低消費電力化を目的として単一の回路セルの内部でも、図８に示すように電源ＶＤＤ１よりも低電圧で作動する部分はできるだけ低電圧ＶＤＤ２で作動させる回路設計が主流になっている。
【０００４】
このような場合には、１回路セルに２つの電源が必要であるため、単一の電源しか認識しないレイアウトツールを使用して自動レイアウトする場合には、電源ＶＤＤ１またはＶＤＤ２の一方は自動レイアウトさせることができるが、残りの電源との配線は、そのレイアウトツールでは自動配線できないので手作業でレイアウト処理されているのが現状である。
【０００５】
本発明は複数の電源系統を必要とする回路セルを含んだＬＳＩを、一個の回路セルについて単一の電源しか認識しないレイアウトツールを使用して自動レイアウトさせることができる集積回路設計方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
そこで本発明の集積回路設計方法は、複数の電源系統を有するチップ内において、ある任意の回路セルが、入力信号としてそのセルの電源電圧以外の電圧で固定したい時でも、電源を擬似的に信号と見なし、自動配置ならびに自動配線を実施する。
【０００７】
具体的には、複数の電源系統が同一チップ内に存在する場合、それぞれの電源配線について、個々にごく小さな抵抗を接続しておき、その先を端子としてチップ内部に向って出しておく。この端子は、電源ではなく信号出力端子としてレイアウトツール認識させて、前記チップ内部に、電源電圧以外の任意の電圧に固定したいセルが存在しても、この端子信号をもとに、自動配線が可能となる。
【０００８】
【発明の実施の形態】
本発明の請求項１記載の集積回路設計方法は、複数の電源系統を必要とする回路セルを含んだＬＳＩを、一個の回路セルについて単一の電源しか認識しないレイアウトツールを使用して自動レイアウトさせるに際し、前記複数の電源系統のうちの一つの主電源系統は電源として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させ、前記主電源系統を除く補助電源系統はそれぞれ配線セルを介した接続点を電源ではなくて信号として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させることを特徴とする。
【０００９】
本発明の請求項２記載の集積回路設計方法は、複数の電源系統を必要とする回路セルを含んだＬＳＩを、一個の回路セルについて単一の電源しか認識しないレイアウトツールを使用して自動レイアウトさせるに際し、集積回路チップに設けられ外部とワイヤーボンディングされるＩ／ＯパッドとこのＩ／Ｏパッドに一端が接続された配線セルを有するＩ／Ｏセルを前記レイアウトツールに認識させ、前記複数の電源系統のうちの一つの主電源系統は電源として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させ、前記主電源系統を除く補助電源系統はそれぞれ前記配線セルの他端を電源ではなくて信号として前記レイアウトツールに認識させて回路セルに自動レイアウトで配線させることを特徴とする。
【００１０】
本発明の請求項３記載の集積回路設計方法は、請求項１または請求項２において、配線セルは、抵抗素子の一方が電源配線に接続され、前記抵抗素子の他方を回路セルへの接続端子とすることを特徴とする。
本発明の請求項４記載の集積回路設計方法は、請求項１または請求項２において、配線セルは、Ｐ型ＭＯＳトランジスタのゲート端子を基準電位に固定し、ソース端子が電源配線に電気的に接続し、ドレイン端子を回路セルへの接続端子とすることを特徴とする。
【００１１】
本発明の請求項５記載の集積回路設計方法は、請求項１または請求項２において、配線セルは、Ｎ型ＭＯＳトランジスタのソース端子が電源配線に接続し、ゲート端子が電源に固定し、ドレイン端子を回路セルへの接続端子とすることを特徴とする。
本発明の請求項６記載の集積回路は、複数の電源系統を必要とする回路セルを含んだ集積回路であって、前記複数の電源系統のうちの一つの主電源系統は回路セルに直接に配線され、前記主電源系統を除く補助電源系統は、電源を擬似的に信号と見なすための配線セルをそれぞれ介して前記回路セルに配線したことを特徴とする。
【００１２】
本発明の請求項７記載の集積回路は、請求項６において、配線セルは、抵抗素子の一方が電源配線に接続され、前記抵抗素子の他方を回路セルへの接続端子としたことを特徴とする。
本発明の請求項８記載の集積回路は、請求項６において、配線セルは、Ｐ型ＭＯＳトランジスタのゲート端子を基準電位に固定し、ソース端子が電源配線に電気的に接続し、ドレイン端子を回路セルへの接続端子としたことを特徴とする。
【００１３】
本発明の請求項９記載の集積回路は、請求項６において、配線セルは、Ｎ型ＭＯＳトランジスタのソース端子が電源配線に接続し、ゲート端子が電源に固定し、ドレイン端子を回路セルへの接続端子としたことを特徴とする。
本発明の請求項１０記載の集積回路は、請求項６において、集積回路チップに設けられ外部とワイヤーボンディングされるＩ／Ｏパッドを有するＩ／Ｏセルに、配線セルを配置したことを特徴とする。
【００１４】
以下、本発明の各実施の形態を図１〜図６に基づいて説明する。
（実施の形態１）
図１は（実施の形態１）を示す。
ＶＤＤ１とＶＤＤ２の複数の電源系統を必要とする回路セル１を含んだＬＳＩ３を、一個の回路セルについて単一の電源しか認識しないレイアウトツール（図示せず）を使用して自動レイアウトさせる場合には、レイアウトツールにＶＤＤ１を電源として認識させ、回路セル１の側から電源ＶＤＤ２を見たときに擬似的に信号と見なせるように、電源ＶＤＤ２に配線セル４の一端を接続し、配線セル４の他端に端子名を付けておき、ネットリストを作成する際には回路セル１において電源ＶＤＤ２を必要としている箇所５の接続点として、接続点は信号であって前記配線セル４の他端の端子名を登録する。
【００１５】
なお、部品としての前記配線セル４は、具体的には、ポリシリコンによって半導体の製造工程で作り込める。抵抗値は低抵抗であって、理想的には抵抗値が０オームであることが望ましい。
このようにネットリストを作成してレイアウトツールによって実行することによって、ＶＤＤ１とＶＤＤ２の２系統の電源を有する回路セルであっても、一個の回路セルについて単一の電源しか認識しないレイアウトツールによって複数の電源系統を自動レイアウト配線できる。
【００１６】
（実施の形態２）
図２は（実施の形態２）を示す。
（実施の形態１）の配線セル４はポリシリコンで作成したが、この（実施の形態２）では半導体製造工程で作り込むことができるＰ型ＭＯＳトランジスタ６で構成されている。
【００１７】
ネットリストには、Ｐ型ＭＯＳトランジスタ６のゲート端子を基準電位ＧＮＤに固定し、ソース端子が電源ＶＤＤ２に接続し、ドレイン端子を回路セル１への接続端子と登録する。
これによって、回路セル１の側から電源ＶＤＤ２を見ると、ソース端子−ドレイン端子間の抵抗値が介装されて、前記レイアウトツールはＶＤＤ２を擬似的に信号と認識するので、２系統の電源を有する回路セルであってもすべての電源系統を自動レイアウト配線できる。
【００１８】
（実施の形態３）
図３と図４は（実施の形態３）を示す。
（実施の形態１）の自動レイアウト配線を実施する場合に、集積回路チップに設けられ外部とワイヤーボンディングされるＩ／Ｏパッドとして、図３（ａ）（ｂ）に示される２種類の特殊なＩ／Ｏセル７ａ，７ｂを部品として予め登録しておくことによって作業性が改善される。
【００１９】
図３（ａ）のＩ／Ｏセル７ａは、Ｉ／Ｏパッド８ａと配線セル４と第１の給電ライン９ａと第２の給電ライン９ｂを有しており、Ｉ／Ｏパッド８ａと配線セル４の一端は第２の給電ライン９ｂに接続されている。
図３（ｂ）のＩ／Ｏセル７ｂは、Ｉ／Ｏパッド８ｂと配線セル４と第１の給電ライン１０ａと第２の給電ライン１０ｂを有しており、Ｉ／Ｏパッド８ｂは第１の給電ライン１０ａに接続されている。
【００２０】
このＩ／Ｏセル７ａ，７ｂを使用して、ＶＤＤ１をボンディングワイヤーを介して外部からＩ／Ｏパッド８ｂに給電し、ＶＤＤ２をボンディングワイヤーを介して外部からＩ／Ｏパッド８ａに給電されるとして、さらに、回路セル１でＶＤＤ１を必要としている箇所を図４に示すようにＩ／Ｏセル７ｂの第１の給電ライン１０ａに接続し、回路セル１でＶＤＤ２を必要としている箇所５をＩ／Ｏセル７ｂの配線セル４の他端に接続するようにネットリストを作成して前記レイアウトツールに認識させる。
【００２１】
（実施の形態４）
図５（ａ）（ｂ）は（実施の形態４）を示す。
上記の各実施の形態の配線セルは、ポリシリコン抵抗またはＰ型ＭＯＳトランジスタ６であったが、これらは図５（ａ）に示すようにＮ型ＭＯＳトランジスタ１１で構成することもできる。
【００２２】
このＮ型ＭＯＳトランジスタ１１は、ソース端子をＶＤＤ１に接続し、ゲート端子を特定の電源ＶＤＤ３に固定し、ドレイン端子を回路セル１への接続端子とする。
この場合のＶＤＤ３は、図５（ｂ）に示すようにレイアウトされる。これは、配線セル４がＮ型ＭＯＳトランジスタ１１の場合は、そのセルの中でゲート端子をソース端子に接続している形が好ましい。仮にＶＤＤ３とするならば、ゲート端子とソース端子の電圧が異なるトランジスタ１と同等のものとなるので、この配線セル用のＮ型ＭＯＳトランジスタ１１は、ゲートとソースをショートして１つの配線セルとする。
【００２３】
また、上記の各実施の形態における回路セルとは、例えばバイアス回路であったり、電流源回路であったりする。具体的には、図６に示す回路レイアウトにおいてＶＤＤ１の３ボルトに対しＶＤＤ２が１ボルトあるいはそれ以下であった場合、トランジスタ１で構成される回路セルはバイアス回路となり、抵抗２１の抵抗値を変えることによって電流値を変えることができる。回路２０はオペアンプやコンパレータなどである。当然のことだが、回路２０の中の下段のＮ型ＭＯＳトランジスタも、前記トランジスタ１と同じことである。
【００２４】
【発明の効果】
以上のように本発明の集積回路設計方法によれば、複数の電源系統を有するＬＳＩであっても、配線セルをおくだけで、多電源ＬＳＩの自動配置配線が可能となり、大幅な工数削減が図れるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＬＳＩのレイアウト図
【図２】本発明の実施の形態２のレイアウト図
【図３】本発明の実施の形態３のＩ／Ｏセルのレイアウト図
【図４】同実施の形態のＩ／Ｏセルを使用した場合のレイアウト図
【図５】本発明の実施の形態４のレイアウト図
【図６】回路セルの説明図
【図７】従来の単一電源の回路セルのレイアウト図
【図８】複数の電源を必要とする回路セルのレイアウト図
【符号の説明】
ＶＤＤ１，ＶＤＤ２    電源
ＧＮＤ    基準電位
１    回路セル
３    ＬＳＩ
４    配線セル
５    電源ＶＤＤ２を必要としている箇所
６    Ｐ型ＭＯＳトランジスタ
７ａ，７ｂ    Ｉ／Ｏセル
８ａ    Ｉ／Ｏパッド
９ａ    第１の給電ライン
９ｂ    第２の給電ライン
８ｂ    Ｉ／Ｏパッド
１０ａ    第１の給電ライン
１０ｂ    第２の給電ライン
１１    Ｎ型ＭＯＳトランジスタ          
【図１】
0003544903.tif 000002
【図２】
0003544903.tif 000003
【図３】
0003544903.tif 000004
【図４】
0003544903.tif 000005
【図５】
0003544903.tif 000006
【図６】
0003544903.tif 000007
【図７】
0003544903.tif 000008
【図８】
0003544903.tif 000009