(57)【特許請求の範囲】
【請求項１】
基準値を出力する基準値発生手段と；
前記基準値を正方向及び負方向に積分する全差動型演算増幅器を用いた積分手段と；
前記基準値発生手段は、共通の電流源若しくは共通の電圧源から前記正方向の積分用の基準値と前記負方向の積分用の基準値とを発生し、外部から供給されるデジタル入力値に応じて、単位時間の異なる複数の基準クロックを組み合わせることにより、前記基準値発生手段と前記積分手段の正方向及び負方向の積分の接続時間を設定する時間制御手段とを備え、単一の基準クロックの単位時間で積分したときよりも小さい積分値を最小単位として出力することができるように構成された積分型Ｄ／Ａ変換装置。
【請求項２】
共通の電流源若しくは電圧源から絶対値が等しく正負符号の異なる第１及び第２の基準値を出力する基準値発生手段と；
前記第１の基準値を正方向に積分し前記第２の基準値を負方向に積分する全差動型演算増幅器を用いた積分手段と；
外部から供給されるデジタル入力値に応じて前記基準値発生手段と前記積分手段の正方向及び負方向の積分との接続時間を設定する時間制御手段とを備え、
前記時間制御手段は、前記第１の基準値を積分するときには第１の基準クロック（周期ｔ１）でカウントされる第１の接続時間とし、前記第２の基準値を積分するときには第２の基準クロック（周期ｔ２：ただし前記周期ｔ１とは異なる）でカウントされる第２の接続時間とし、この第１及び第２の接続時間を組み合わせることで、前記第１又は第２の単一基準クロックの単位時間で積分したときよりも小さい積分値を最小単位として出力することができるように構成された積分型Ｄ／Ａ変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はアナログ値からデジタル値へ、またはデジタル値からアナログ値への変換装置に関し、特に積分型のＤ／Ａ変換装置またはＡ／Ｄ変換装置に関する。
【０００２】
【従来の技術】
積分型のデジタルアナログ（Ｄ／Ａ）変換装置及びアナログデジタル（Ａ／Ｄ）変換装置は、変換速度の比較的遅い技術分野では精度の高く有効な変換手段の一つである。
【０００３】
図２９に従来用いられていたシングルスロープ型のＤ／Ａ変換器を示す。ＯＰアンプ２，キャパシタＣ３および抵抗Ｒ４によって積分回路が構成されている。デジタル値を入力する前にスイッチ５をｏｎにすることにより、キャパシタＣ３の両端をショートさせ、積分器の出力をクリヤする。次にスイッチ５をｏｆｆし、変換すべきデジタル値に比例した時間だけスイッチ６をｏｎすることによって、積分を行なう。このとき入力されたデジタル値に比例した時間だけスイッチ６をｏｎにすることによって、基準電圧供給回路７より基準電圧Ｖｒｅｆ７を積分回路１に供給し、入力デジタル値に応じたアナログ出力Ｖｏを得ることができる。  この場合にはデジタル入力が供給されているタイミングコントローラ９にクロック回路８で生成されたクロックが供給され、そのデジタル入力に対応したクロックのカウント数を基準として前記スイッチ６のｏｎ−ｏｆｆ時間を制御している。
【０００４】
すなわち図２９に示した積分型のＤ／Ａ変換器は原理的にデジタル値からアナログ値への変換分解能を積分時間に対応させて変換するものである。単位デジタル値を積分するのに必要な時間（基準クロックの周期）で積分された積分値が単位アナログ値であり、これがＤ／Ａ変換の精度（分解能）を制限していた。したがって、基準クロックの周期で積分された積分値よりも小さいアナログ値を出力することは不可能であり、Ｄ／Ａ変換器の分解能を向上させるためには、基準クロックの周期を短く、言い替えれば基準クロックの周波数を高くしなければならなかった。
【０００５】
また積分型のＤ／Ａ変換器は、入力されたデジタル値の大きさに比例した時間だけ積分することによって得られた積分値をアナログ出力とするもので、積分型のＤ／Ａ変換器のＤ／Ａ変換を高速に処理するためには、変換時間を短縮する事ができるよう単位デジタル値を積分するのに必要な時間（基準クロックの周期）が短くなるように動作させなければならないといった要請もあった。
【０００６】
しかし、例えばオーディオ分野で必要とされるＤ／Ａ変換器にはサンプリング周波数４８ｋＨｚで動作させるものが存在するが、この場合にデジタル入力を１６ビットの精度でＤ／Ａ変換を行なうためには、周波数３．１５ＧＨｚの基準クロックで動作させなければならない。このような高速の基準クロックを発生させることは実際上困難であり、このタイプの積分型Ｄ／Ａ変換器をサンプリング周波数４８ｋＨｚで１６ビットの精度で動作させることはできなかった。
【０００７】
この欠点を改善するために、図３０に示すようなデュアルスロープ型Ｄ／Ａ変換器がある。これは異なる基準電圧源７ａ、７ｂより出力される２つの値を有する基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を用い、第一のスイッチ６ａをｏｎして第一の基準電圧Ｖｒｅｆ１で第１の積分を行うよう動作する。次に第一のスイッチ６ａをｏｆｆ、第二のスイッチ６ｂをｏｎして基準電圧Ｖｒｅｆ２で第２の積分を行うことにより、出力端子ＶｏにＤ／Ａ変換出力を得るものである。クロック回路８から供給される基準クロック周期をΔｔとして、第一の基準電圧Ｖｒｅｆ１で積分する期間をｔ１＝ｎ×Δｔ，第二の基準電圧Ｖｒｅｆ２で積分する期間をｔ２＝ｍ×Δｔとすると出力電圧Ｖｏは
【０００８】
【数１】
0003549910.tif 000002
となる（図３１参照）。
【０００９】
ここでＶｒｅｆ１＞Ｖｒｅｆ２であれば、目標とする出力電圧Ｖｏの近くまでは基準電圧Ｖｒｅｆ１で大まかに積分した後、基準電圧Ｖｒｅｆ２で積分することによって、シングルスロープ型のＤ／Ａ変換器よりも積分時間を短縮してＤ／Ａ変換を行うことができる。
【００１０】
しかしデュアルスロープ型のＤ／Ａ変換器は基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２の相対精度が厳密に要求されるので、基準電圧間の相対出力電圧が設定値と異なると、目標とする出力電圧と数１で表わされる積分値との間に誤差が生じる。すなわちＶｒｅｆ１とＶｒｅｆ２との相対精度が悪化すると、積分出力の微分直線性等に誤差を生じ、Ｄ／Ａ変換精度を低下させてしまうという欠点があった。
【００１１】
また従来、変換速度の比較的遅い分野では、精度の高く有効なＡ／Ｄ変換手段として、積分型Ａ／Ｄ変換器が用いられていた。図３２に一般的な例であるデュアルランプ型Ａ／Ｄ変換器を示し、その動作の説明をする。ここでＯＰアンプ２，キャパシタＣ３および抵抗Ｒ４によって積分回路１が構成されている。まずスイッチ５をｏｎにすることにより積分器の出力をクリヤし、次にスイッチ５をｏｆｆし第１スイッチ１１をｏｎすることによって入力電圧の積分を開始する。このとき、予め設定された時間積分を行うことにより入力電圧に比例した電圧を積分器の出力に得ることができる。次に第１のスイッチ１１をｏｆｆし、第２のスイッチ６をｏｎする。これにより基準電圧７を用いて入力電圧と逆方向に積分する。このとき基準電圧７の出力電圧Ｖｒｅｆが一定であるので、積分器１では常に一定の傾き（単位時間当たりの積分量）で積分される。したがって、積分器１の出力が再び０になるまでの時間を計測することによって、入力されたアナログ電位をデジタル値に変換することができる。
【００１２】
しかし積分型Ａ／Ｄ変換器では基準クロックの単位時間に積分する積分量を最小単位として変換の分解能が決定されるため、変換の分解能を低下させることなく、変換時間を短縮するためには高速なクロックが必要になり、これが動作速度を制限していた。
【００１３】
これを解決するために図３３に示すようなトリプルランプ型Ａ／Ｄ変換がある。トリプルランプ型では図に示すように、第１、第２の基準電圧源７ａ、７ｂより各々出力されるＶｒｅｆ１，Ｖｒｅｆ２の２つの基準電圧を用意する。最初にリセットスイッチ５をｏｎし出力Ｖｏをクリヤした後、そのリセットスイッチ５をｏｆｆ、第一のスイッチ１１をｏｎとすることによってアナログ入力電圧の積分を行う。次に第一のスイッチ１１をｏｆｆ、第２のスイッチ６ａをｏｎとして第１の基準電圧７ａ（Ｖｒｅｆ１）の積分を行い、続いて第２のスイッチ６ａをｏｆｆし、第３のスイッチ６ｂをｏｎし第２の基準電圧７ｂ（Ｖｒｅｆ２）の積分をする。このときＶｒｅｆ１＞Ｖｒｅｆ２とする。これにより上位ビットはＶｒｅｆ１を積分した時間により、また下位ビットはＶｒｅｆ２で積分した時間により決定することとなり、分解能を低下させることなく、クロック周波数を低くすることができる。
【００１４】
これは図３４に示したように入力を積分する時間をｔ０＝ｐ×Δｔ、Ｖｒｅｆ１で積分する期間ｔ１をｔ１＝ｎ×Δｔ，Ｖｒｅｆ２で積分する期間ｔ２をｔ２＝ｍ×Δｔ，クロック周期をΔｔとすると入力電圧は
【００１５】
【数２】
0003549910.tif 000003
となる。よって低いクロック周波数を用いても高分解能なＡ／Ｄ変換を行うことができる。
【００１６】
しかし、トリプルランプ型のＡ／Ｄ変換器では基準電圧７ａ、７ｂの出力電圧Ｖｒｅｆ１とＶｒｅｆ２の相対精度が悪化すると、微分直線性等の変換精度が低下するという問題があった。
【００１７】
【発明が解決しようとする課題】
以上に述べたように、従来の積分型Ｄ／Ａ、Ａ／Ｄ変換装置の変換精度は基準クロックの周期で制限され、基準クロックの周期で積分可能な積分値よりも小さなアナログ値を表現することができなかった。またＤ／Ａ変換器を高速に動作させるためクロック周波数を高くするのは実際上限界があるので、変換処理時間を短縮するのは限界があった。
【００１８】
本発明はこれらの点を改善し、積分型のＤ／Ａ変換器において、変換精度を落とすことなく変換処理時間を短縮することが可能なＤ／Ａ変換器を提供する。
【００１９】
【課題を解決するための手段】
本発明においては、少なくとも１つの基準値を発生する基準値発生手段と、外部から供給されるデジタル入力値またはアナログ入力値と前記基準値発生手段により生成された前記基準値とを所定時間毎に切り換えて積分手段に接続することにより積分時間を制御する制御手段と、前記制御手段を介して所定時間毎に切り換えられて供給される前記デジタル入力値またはアナログ入力値に相当するアナログ値及び前記基準値を積分してアナログ出力またはデジタル出力を得るための積分値を出力する積分手段とを備えたことを特徴とするＤ／Ａ変換装置またはＡ／Ｄ変換装置において、前記制御手段は単位時間当たりの周期がそれぞれ異なる複数のクロック信号を生成するクロック信号供給手段と、前記デジタル入力値またはアナログ入力値に応じ前記周期の異なるクロック信号を組み合わせて積分時間を設定する積分時間設定手段を具備したことを特徴とするＤ／Ａ変換装置またはＡ／Ｄ変換装置を提供する。
【００２０】
また本発明においては、基準値発生手段と、前記基準値を積分する積分手段と、この積分手段と前記基準値発生手段とを接続する接続手段とからなり、デジタル入力値またはアナログ入力値に応じた接続時間で前記基準値発生手段と積分手段とを接続することにより積分手段の積分値に基づいてアナログ出力またはデジタル出力を出力するＤ／Ａ変換装置またはＡ／Ｄ変換装置において、単位時間の異なる複数の基準クロックを発生する時間制御手段を備え、前記デジタル入力値またはアナログ入力値に応じて前記複数の基準クロックを組み合わせることにより前記接続手段の接続時間を設定し、単一の基準クロックの単位時間で積分したときの積分値よりも小さい積分値をアナログ出力とすることができるよう構成したことを特徴とするＤ／Ａ変換装置またはＡ／Ｄ変換装置を提供する。
【００２２】
また本発明においては、前記基準値発生手段は正負の向きの異なる複数の基準値を発生し、第１の基準値を発生する前記基準値発生手段と前記積分手段とを接続する際には周期がｔ１の第１の基準クロックを用いて接続し、第２の基準値を発生する前記基準値発生手段と前記積分手段とを接続する際には周期がｔ２の第２の基準クロックを用いて接続することを特徴とする請求項１または２記載のＤ／Ａ変換装置またはＡ／Ｄ変換装置を提供する。
【００２３】
【作用】
本発明のＤ／Ａ変換装置及びＡ／Ｄ変換装置においては、それぞれ周波数の異なる基準クロックを供給する複数のクロック供給手段と、その複数のクロック信号を用いて入力値に応じた積分時間を制御する時間制御手段を備え、入力値に応じて使用するクロック信号の組み合わせを変えることにより、目標とする積分値までの積分時間を設定して、単一の基準クロック信号の周期で積分可能な積分値よりも小さい積分値を表現することができる。
【００２４】
以下、異なる周波数の基準クロックを２種類用いる例について説明する。第１のクロック周波数をｆ１，第２のクロック周波数をｆ２とし、それぞれの周期をｔ１，ｔ２とする。このとき、積分時間Ｔを
Ｔ＝ｎ×ｔ１−ｍ×ｔ２  （ｎ、ｍは整数）
とすると、ｎ，ｍを適当に選ぶことによって、積分時間Ｔを｜ｐ×ｔ１−ｑ×ｔ２｜の最小値刻みに選ぶことができる（ｐ，ｑは任意の整数）。積分時間Ｔを異なる周波数の複数のクロックの組み合わせで決めることにより、周期｜ｐ×ｔ１−ｑ×ｔ２｜の基準クロックで定まる積分値を最小単位としてアナログ値を出力することができる。このとき、１／｜ｐ×ｔ１−ｑ×ｔ２｜で定まる周波数と比較して、第１のクロック周波数ｆ１、第２のクロック周波数ｆ２はそれぞれ低い周波数となるので、Ｄ／Ａ変換器を高い基準クロック周波数で動作させる必要がない。すなわち積分時間Ｔを２つのクロックのカウント数の組み合わせを用いて作ることにより、クロック周波数を低下させることが可能となる。
【００２５】
またＡ／Ｄ変換器の動作についても、同様に説明できる。第一の基準クロックの周波数をｆ１、第２の基準クロックの周波数をｆ２とし、それぞれの周期をｔ１、ｔ２とすると、
Ｔ＝ｎ×ｔ１−ｍ×ｔ２  （ｎ、ｍは整数）
のように、ｎ、ｍを適当に選択することによって、Ｔを｜ｐ×ｔ１−ｑ×ｔ２｜の最小値刻みに選ぶことができる（ｐ、ｑは任意の整数）。これは周期｜ｐ×ｔ１−ｑ×ｔ２｜の基準クロックを用いた場合に得られる変換精度と同等の変換精度が得られることを意味し、この場合の等価周波数１／｜ｐ×ｔ１−ｑ×ｔ２｜と比較して、基準クロック周波数ｆ１、ｆ２は低い周波数で十分である。
【００２６】
すなわち、本発明のＤ／Ａ、Ａ／Ｄ変換装置においては、単一の基準クロックを用いた場合のクロックの周波数で定まる変換の分解能と比較して、より高い周波数のクロックを用いた場合と同等に変換の分解能を向上させることができる。
【００２７】
これは同等の変換の分解能を維持したまま、Ｄ／Ａ、Ａ／Ｄ変換装置において動作クロック周波数を低下させることができる。一般に論理回路の基準クロックの周波数が高いほど、回路の消費電力は大きくなるため、本発明のＤ／Ａ、Ａ／Ｄ変換装置においては、同等の変換精度を有する従来の変換装置と比べて、消費電力を大幅に低減することができる。また回路の動作を高速化する必要がないため、比較的低い周波数で動作可能な半導体プロセスを用いることが可能となり、コストを低減することもできる。
【００２８】
【実施例】
以下図面を参照して、本発明に係る積分形Ｄ／Ａ、Ａ／Ｄ変換装置の実施例について説明する。
【００２９】
図１、図２は本発明に係るＤ／Ａ変換装置及びＡ／Ｄ変換装置の基本的な構成概念を示す図である。
【００３０】
図１において、１は積分手段、２０は制御手段、７は基準値（電圧、電流）発生手段である。制御手段２０は接続手段２１、時間制御手段２２、複数のクロック供給手段２３ａ〜２３ｎから構成される。
【００３１】
本発明のＤ／Ａ変換装置は、時間制御手段２２に与えられたデジタル入力１４に応じて、基準値発生手段７と積分手段１とを接続する接続手段２１に与える接続時間を、周期の異なる複数のクロック信号を用いて、制御することにより、積分時間を変化させて所定のアナログ値１５を出力するものである。前記複数のクロック供給手段は、それぞれ異なる周期を有し、かつそれぞれのクロックの周期の大小を任意の整数値で示し得るものであり、接続手段２１に与える接続時間を制御することができる。
【００３２】
また図２は本発明に係るＡ／Ｄ変換装置の基本概念を示す。図においてＡ／Ｄ変換装置は積分手段１、制御手段２０、基準値（電圧、電流）発生手段７、比較手段１２とを備えており、制御手段２０はＤ／Ａ変換器における構成に加えて、クロック供給手段２３ａ〜２３ｎに各々対応して設けられたカウンタ手段２４ａ〜２４ｎと、これらカウンタ手段２４ａ〜２４ｎの出力に基づいて、デジタル演算を行なう演算手段２５とを備えている。比較手段１２は積分手段１の出力と比較電位とを比較するものである。アナログ入力１６は制御手段２０の接続手段２１に供給され、デジタル出力１７は演算手段２５から出力される。
【００３３】
次に本発明の基本概念によるＤ／Ａ変換装置の動作を説明する。図１において、基準値発生手段７は正方向、負方向、あるいは１または２種類以上の値を有する基準値を発生するよう構成することが可能であるが、ここでは説明の都合上、絶対値が等しく正負逆方向の２つの基準電圧＋Ｖｒｅｆ、−Ｖｒｅｆ、もしくは開放電圧を出力する基準電圧発生手段を用いる場合について説明する。
【００３４】
このＤ／Ａ変換器はデジタル入力１４に応じたアナログ値１５を出力するため、デジタル入力１４の値によって積分に用いる基準電圧と、クロック供給手段２３ａ〜２３ｎから供給するクロックの種類、長さが時間制御手段２２によって定まる。そこで定められた基準電圧が基準電圧発生手段７から出力され、時間制御手段２２はデジタル入力１４の値により定められた時間の長さだけ接続手段２１を接続して、積分手段２１ではその基準電圧による積分動作が行なわれる。
【００３５】
アナログ出力１５は、ある基準電圧とその基準電圧を用いて積分する複数のクロック時間の組み合わせにより定まる。積分時間は用いる単位時間（基準クロック）の周期とその単位時間の繰り返しの回数で定まる。積分値（アナログ値）は、デジタル入力１４に応じて、用いられる単位時間（基準クロック）の種類と用いる時間（基準クロックのカウント数）との組み合わせで定まる。したがってデジタル入力１４に対して、クロック供給手段２３ａ〜２３ｎから供給される基準クロックとその基準クロックを使用する時間とを時間制御手段２２で組み合わせることにより、所定のアナログ値を出力することができる。
【００３６】
次にこのＤ／Ａ変換装置の動作原理を説明する。時間制御手段２２では複数の異なる周波数の基準クロックを発生するクロック供給手段２３ａ〜２３ｎからの基準クロックを選択的に出力することができるものとし、特にここでは２種類の基準クロックを用いて積分時間を制御する場合を例に説明する。
【００３７】
あるアナログ値Ｖｉｎが単位電圧Ｖａ、Ｖｂの線形和に分解、または線形和により近似されるとする。すなわち
Ｖｉｎ＝ａ・Ｖａ−ｂ・Ｖｂ  （ただし、ａ、ｂは整数）
なる関係を有するものとする。
【００３８】
ここでＶａ、Ｖｂはそれぞれ周波数の異なる基準クロックの１単位（１クロック）で積分された積分値に対応するものとすると、あるアナログ値Ｖｉｎは周波数の異なる基準クロックで積分された積分値の線形和で表現できる。
【００３９】
このＤ／Ａ変換装置の動作を図３を用いて説明する。これは異なる周期ｔ１、ｔ２を有する第１及び第２の基準クロック信号Ｓｃ１及びＳｃ２を出力する時間制御手段２２を用いて、積分を行なった場合の積分値の変化を示す図である。
【００４０】
あるアナログ値Ｖｉｎが（ａ・Ｖａ−ｂ・Ｖｂ）で表わされ、Ｖａ、Ｖｂはそれぞれ異なる基準クロックの周期で積分したときの積分値に対応する。あるアナログ出力を出力するために、まず第１の基準電圧＋Ｖｒｅｆを用いて、第１の基準クロック信号Ｓｃ１をａ回カウントする時間Ｔ１（＝ａ・ｔ１）だけ積分する。次に、時間制御手段により、基準電圧を変更し、基準クロックを切り替えることにより、第２の基準電圧−Ｖｒｅｆを用いて第２の基準クロック信号Ｓｃ２をｂ回カウントする時間Ｔ２（＝ｂ・ｔ２）だけ積分する。
【００４１】
本発明のＤ／Ａ変換装置と、単一の基準クロックを用いた従来のＤ／Ａ変換器とを比較すると、Ｄ／Ａ変換の分解能において以下のような違いがある。
【００４２】
従来のＤ／Ａ変換器は基準クロックを単位として最小の積分値（アナログ振幅）が定まるので、単位クロックで積分される積分値よりも小さなアナログ値を表現することができなかった。
【００４３】
これに対し、本発明のＤ／Ａ変換器は単独の基準クロックで定まる積分値（アナログ振幅）よりも小さな積分値を表現することができる。
【００４４】
例えば周波数の異なる第１及び第２の基準クロック信号Ｓｃ１及びＳｃ２の周波数をそれぞれｆ１、ｆ２とし、クロック周期をそれぞれｔ１、ｔ２とすると、
｜ｐ×ｔ１−ｑ×ｔ２｜  （ここでｐ，ｑは任意の整数）
の最小値に基づいて最小の積分値（アナログ振幅）を決定することが可能となり、この最小時間が時間刻みの最小値Δｔとなる。
【００４５】
例えば図３（ｂ）には基準クロック信号Ｓｃ１、Ｓｃ２の周期比がｔ１：ｔ２＝４：１の例を示す。この場合にΔｔは、
Δｔ＝｜ｔ１−３・ｔ２｜＝｜ｔ１−５・ｔ２｜＝ｔ２
となり、時間ｔ２で定まる積分値（アナログ振幅）を単位としてＤ／Ａ変換の分解能が定まる。
【００４６】
一方、図３（ｃ）には基準クロック信号Ｓｃ１、Ｓｃ２の周期比がｔ１：ｔ２＝５：３の例を示す。この場合にΔｔは、
Δｔ＝｜ｔ１−２・ｔ２｜＝｜２・ｔ１−４・ｔ２｜＝（１／３）・ｔ２
となり、時間（１／３）・ｔ２で定まる積分値（アナログ振幅）を単位としてＤ／Ａ変換の分解能が定まる。
【００４７】
これは、上記図３（ｃ）のような基準クロック信号の組み合わせの場合に、時間ｔ２で定まる分解能よりも高い分解能でＤ／Ａ変換することができることを示す。これらの周期の異なるクロックは例えば１／ｎ分周器等の論理回路を用いて発生させることが可能である。
【００４８】
次に、図２に示されるＡ／Ｄ変換装置の動作原理について図４を参照して説明する。Ａ／Ｄ変換装置は、アナログ入力と同じ値のの基準値を有するＤ／Ａ変換装置を構成することと等価である。
【００４９】
つまり、アナログ入力電圧を第一のクロック信号Ｓｃ１で定まる積分時間Ｔ１で積分し（入力値積分）、次に予め定められた基準値を用いて前記入力値積分と逆方向に積分を行なう（基準値積分）。この基準値積分の結果、積分値が零となるまでの時間Ｔ２を求めることにより、アナログ入力のデジタル変換が可能となる。
【００５０】
これはＴ２＝Ｔ３−Ｔ５またはＴ２＝Ｔ３−Ｔ４により求めることができる。ここでＴ５は基準値積分が零よりも小さくなった後に初めて第１のクロック信号Ｓｃ２と第２のクロック信号Ｓｃ２との立ち上がりタイミング（または立ち下がりタイミング）が一致するまでの時間であり、Ｔ４は第１のクロック信号Ｓｃ１と第２のクロック信号Ｓｃ２との立ち上がりタイミング（または立ち下がりタイミング）が一致してから積分手段の出力が零となるまでの時間である。
【００５１】
次に本発明のＤ／Ａ変換装置の第１の実施例を図５に示す。図５において７ａ、７ｂは基準電圧源、５は積分器のリセットスイッチ、２１ａ、２１ｂは第１、第２の接続スイッチ、１は抵抗４、演算増幅器２および容量３からなる積分手段、２３ａは第１のクロック回路、２３ｂは第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。なお、基準値発生手段７は同図（Ｂ）に示すように、一つの基準電圧源７ｂ´と電圧反転回路７ａ´を用いて構成することも可能である。
【００５２】
まずリセットスイッチ５を閉じることによって積分手段１の積分値がリセットされた後、第１、第２のスイッチ２１ａ、２１ｂはタイミングコントローラ２２によって図１で説明した基本原理と同様に制御され、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に対応した正方向及び負方向の積分時間が設定される。アナログ出力１５の電圧は第１のスイッチ２１ａがｏｎの時は（Ｖｒｅｆ／Ｒ）／Ｃで変化し、第２のスイッチ２１ｂがｏｎのときは−（Ｖｒｅｆ／Ｒ）／Ｃの割合で変化する。第１のスイッチ２１ａが接続されている期間をＴ１、第２のスイッチ２１ｂが接続されている期間をＴ２とすると、最終的にアナログ出力１５の電圧は
（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ１−（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ２
となりデジタルアナログ変換が行われる。タイミングコントローラ２２は第１のクロック信号Ｓｃ１の周期を用いて第１のスイッチ２１ａをｏｎする時間Ｔ１を発生し、同様に第２のクロック信号Ｓｃ２の周期を用いて第２のスイッチ２１ｂをｏｎする時間Ｔ２を発生する。
【００５３】
以下、図６を参照して、変換動作を具体的に説明する。本実施例では、第１のクロック信号の周期をｔ１、第２のクロック信号の周期をｔ２として、その周期比を
ｔ１：ｔ２＝１０：９
として説明するが、ｔ１，ｔ２がこれ以外の任意の値でもよい。このように周期比を設定すると、変換の分解能を決定する最小時間幅Δｔはｐ，ｑ＝１のとき（１／９）・ｔ２となり、第１のクロック信号の周期ｔ１の（１／１０）の積分時間（最小積分時間）を設定することができる。これは（１／１０）・ｔ１の周期の基準クロックを用いることなく、（１／１０）・ｔ１の基準クロックを用いた従来型の積分形Ｄ／Ａ変換装置と同等の変換分解能が得られることを示す。このとき
【００５４】
【数３】
0003549910.tif 000004
とすることによって積分時間ＴをΔｔ刻みで設定することができる。このとき、例えばアナログ値２．３を表現しようとする場合は、数２に従い、
Ｔ＝２．３、ｔ１＝１．０、ｔ２＝０．９、Δｔ＝ｔ１−ｔ２＝０．１
を代入すると、ｎ＝５，ｍ＝３となる。
【００５５】
このｎ、ｍを用いて、積分した場合の、積分値の変化を図６に示す。第１のクロック信号ＳＣ１の周期はｔ１、第２のクロック信号ＳＣ２の周期はｔ２であるので、まず図５に示す基準電圧源７ａを用いて第１のクロック信号Ｓｃ１の５カウント分の積分する（Ｓｃ１積分区間）。そして同期区間で第１、第２のクロック信号の切り換えの同期をとった後、基準電圧源７ｂを用いて第２のクロック信号Ｓｃ２の３カウント分の積分する（Ｓｃ２積分区間）。このように複数の基準クロックの組み合わせにより積分時間を制御することにより、アナログ値２．３を出力することができる。
【００５６】
このように接続手段２１を構成するスイッチの接続時間を周波数の異なる２種類のクロックの組み合わせにより制御することにより、積分時間の分解能ΔＴは、Ｔ１−Ｔ２の分解能で設定するすることができる。すなわち、ｘ×Δｔ＝Ｔ１−Ｔ２となるようにｎ、ｍを選ぶことによりΔｔを分解能としてＤ／Ａ変換することができる。しかも基準クロックの周波数ｆ１、ｆ２は、１／Δｔで定まる周波数よりもはるかに低い周波数でよい。
【００５７】
ここで、Ｘが十進数のときＸ＝ａ．ｂと書かれるときは、第１のクロック信号のカウント数ｎ、第２のクロック信号のカウント数ｍは、それぞれｎ＝ａ＋ｂ，ｍ＝ｂとなり簡単に求めることができる。すなわちΔｔ、ｔ１をそれぞれ１０のｙ乗（ｙは整数）に選べば、ｎ、ｍを求めることは非常に容易になる。同様に、ｘが二進表現の場合にはΔｔ、ｔ１を２のｙ乗（ｙは整数）に選べば、ｎ、ｍは簡単に求めることができる。
【００５８】
このような、複数のクロック信号の組み合わせ（ｎ、ｍ）を求めるための具体例を図７に示す。ここで
ｔ１／Δｔ＝２のｉ乗
とする。デジタル入力１４の最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までを図７の紙面に向かって、下から上に並列に配置して入力される場合を想定する。この場合に第２のクロック信号のカウント数ｍは、デジタル入力１４のうち下位ｉビット（デジタル入力１４のＬＳＢからｉ番目までのビット列）をそのまま２進表現として用いればよい。また第１のクロック信号のカウント数ｎは、デジタル入力１４のうち下位ｉビットを除いた上位ビット（デジタル入力１４の下位（ｉ＋１）ビット目からＭＳＢまでのビット列）とデジタル入力１４の下位ｉビットとを加算器で２進加算した結果をそのまま２進表現として用いればよい。このようにｘが２進表現の場合は、基準クロックのカウント数ｎ、ｍをデジタル入力１４の一部を用いることで簡単に算出することができる。
【００５９】
次にｐ，ｑ≠１でない場合については
【００６０】
【数４】
0003549910.tif 000005
のようにクロック信号の組み合わせｎ、ｍを選択すれば、所望の積分時間Ｔを作ることができる。またこれ以外にもｎ，ｍの組み合わせは無数に存在しておりＴ屁ｘ×Δｔとなるようにｎ，ｍを設定すればよいのであり、Ｔ１，Ｔ２の役割を反対にしても当然良い。
【００６１】
次に図５に示す第１実施例のＤ／Ａ変換装置におけるタイミングコントローラ２２の構成例を図８に示す。まず第１、第２のカウンタ２６ａ、２６ｂをリセットした後、第１、第２のクロック回路２３ａ、２３ｂの基準クロックの出力数をそれぞれ第１、第２のカウンタ２６ａ、２６ｂでカウントする。デジタル入力１４の値に応じて決定されたクロック信号の組み合わせｎ、ｍはそれぞれ端子３２ａ、３２ｂより入力され、比較器２７ａ、２７ｂにおいて、カウンタ２６ａ、２６ｂのカウント数とそれぞれ比較される。そして所定のカウント数だけ第１、第２のスイッチ２１ａ、２１ｂを接続するようなタイミング信号を出力端子２２ａ、２２ｂに出力する。このタイミング信号により積分時間Ｔ１、Ｔ２が決定される。
【００６２】
図９に本発明の第２の実施例を示す。図９において７０は第１、第２の基準電流源７１、７２を備えた基準電流源、５はリセットスイッチ、２１ａ、２１ｂは第１、第２のスイッチ、２２はタイミングコントローラ、２は演算増幅器、３は容量、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。ここで、基準電流源７０を第一の基準電流源７２と電流反転回路７１とを用いて構成することも可能である。
【００６３】
リセットスイッチ５をｏｎすることによって積分手段１の積分値がリセットされた後、第１、第２のスイッチ２１ａ、２１ｂはタイミングコントローラ２２によって第１の実施例と同様に制御され、正方向および負方向に第１、第二のクロック信号Ｓｃ１、Ｓｃ２に基づき積分時間が設定される。アナログ出力１５の電圧は第１のスイッチ２１ａがｏｎの時はＩｒｅｆ／Ｃで変化し、第２のスイッチ２１ｂがｏｎのときは−Ｉｒｅｆ／Ｃの割合で変化する。第１のスイッチ２１ａが期間Ｔ１の間ｏｎし、第２のスイッチ２１ｂが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５の電圧は
（Ｉｒｅｆ／Ｃ）×Ｔ１−（Ｉｒｅｆ／Ｃ）×Ｔ２
となりデジタルアナログ変換が行われる。
【００６４】
図１０に演算増幅器に全差動型演算増幅器を用いた本発明の第３の実施例を示す。図１０において、７は基準電圧源、５ａ、５ｂはリセットスイッチ、２１ａ〜２１ｄは接続手段２１を構成する第１〜第４のスイッチ、４ａ、４ｂは抵抗手段、２２はタイミングコントローラ、２は演算増幅器、３ａ、３ｂは容量、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５ａ、１５ｂはアナログ出力である。
【００６５】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値がリセットされた後、接続手段２１はタイミングコントローラ２２によって第１の実施例と同様に制御され、第１、第２のスイッチ２１ａ、２１ｂがｏｎのときに正方向の積分が行われ、第３、第４のスイッチ２１ｃ、２１ｄがｏｎのときに負方向の積分が行われるよう、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づいて積分時間が設定される。アナログ出力１５ａ、１５ｂの電圧は第１、第２のスイッチ２１ａ、２１ｂがｏｎのときは（Ｖｒｅｆ／Ｒ）／Ｃで変化し、第３、第４のスイッチ２１ｃ、２１ｄがｏｎのときは−（Ｖｒｅｆ／Ｒ）／Ｃの割合で変化する。第１、第２のスイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、第３、第４のスイッチ２１ｃ、２１ｄが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５ａ、１５ｂの電圧は
（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ１−（Ｖｒｅｆ／Ｒ）／Ｃ×Ｔ２
となりデジタルアナログ変換が行われる。
【００６６】
この実施例のように、全差動型増幅器を用いて、接続手段を工夫することにより、基準電圧源一つで変換が可能となるため、逆方向の積分のための基準電圧源を複数用いることによる相対誤差がなくなり、この相対誤差によるデジタルアナログ変換誤差の発生をなくすことができる。
【００６７】
図１１に本発明の第４の実施例を示す。図１１において７０は基準電流源、５ａ、５ｂはリセットスイッチ、２１ａ〜２１ｄは接続手段２１を構成する第１〜第４のスイッチ、２２はタイミングコントローラ、２は演算増幅器、３ａ、３ｂは容量、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５ａ、１５ｂはアナログ出力である。
【００６８】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値がリセットされた後、接続手段２１はタイミングコントローラ２２によって第３の実施例と同様に制御され、第１、第２のスイッチ２１ａ、２１ｂがｏｎのとき正方向の積分が行われ、第３、第４のスイッチ２１ｃ、２１ｄがｏｎのとき負方向の積分が行われるよう、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づいて積分時間が設定される。アナログ出力１５ａ、１５ｂの電圧は第１、第２のスイッチ２１ａ、２１ｂがｏｎのときは（Ｉｒｅｆ／Ｃ）で変化し、第３、第４のスイッチ２￥１ｃ、２１ｄがｏｎのときは−（Ｉｒｅｆ／Ｃ）の割合で変化する。第１、第２のスイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、第３、第４のスイッチ２１ｃ、２１ｄが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５ａ、１５ｂの電圧は
（Ｉｒｅｆ／Ｃ）×Ｔ１−（Ｉｒｅｆ／Ｃ）×Ｔ２
となり、デジタルアナログ変換が行われる。
【００６９】
この場合も第４の実施例と同様に、全差動型増幅器を用いて、接続手段を工夫することにより、基準電流源一つで変換が可能となるため、逆方向積分のための基準電圧源を複数用いることによる総体誤差がなくなり、この相対誤差によるデジタルアナログ変換誤差の発生をなくすことができる。
【００７０】
なお、第１、第２実施例のような積分手段と、第３、第４実施例のような接続手段を用いて、Ｄ／Ａ変換装置を構成することも可能であり、その構成例を図１２に示す。図１２において、７は基準電圧源、５はリセットスイッチ、２１ａ〜２１ｄは接続手段２１を構成する第１〜第４のスイッチ、２２はタイミングコントローラ、２は演算増幅器、３は容量素子、４は抵抗素子、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００７１】
このような構成にすると、第１、第２実施例のような積分手段１を用いて、接続手段２１を工夫することにより、基準電圧源一つで変換が可能となり、逆方向積分のための基準電圧源を複数用いることによる相対誤差の発生をなくすことができる。また基準電圧源の代わりに基準電流源を用いても同様に構成することが可能である。
【００７２】
以上、周期の異なる複数の基準クロックの組み合わせにより定まる積分時間により、正方向、負方向の積分を行なうよう構成した実施例について説明したが、以下、周期の異なる複数の基準クロックの組み合わせにより定まる積分時間により、一方向の積分を行なうよう構成した実施例について説明する。
【００７３】
図１３に本発明の第５の実施例を示す。ここで７は基準電圧源、２１は接続手段としてのスイッチ、１は演算増幅器２、容量３、抵抗素子４からなる積分手段、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００７４】
積分手段１への入力はスイッチ２１によって、基準電圧源７と接続されるか開放されるかのいずれかに切り替えられ、積分手段１はスイッチ２１の接続状態によりにより積分モード、ホールドモードの動作をする。
【００７５】
ここで第１、第２のクロック回路２３ａ、２３ｂからののクロック信号Ｓｃ１、Ｓｃ２の周波数をそれぞれｆ１、ｆ２、周期をそれぞれｔ１、ｔ２とする。また最小時間分解能Δｔを｜ｐ×ｔ１−ｑ×ｔ２｜の最小値（ｐ，ｑは任意の整数）として動作を説明する。
【００７６】
まず、スイッチ２１をｏｎし、第一のクロック信号Ｓｃ１によってＴ１＝ｔ１×ｎの時間だけ積分を行い、スイッチ２１をｏｆｆする。次に再びスイッチ２１をｏｎし、第２のクロック信号Ｓｃ２によってＴ２＝ｔ２×ｍの時間だけ積分を行い、スイッチ２１をｏｆｆする（図１４参照）。
【００７７】
このようにスイッチ手段を周波数の異なる二つのクロックによってコントロールすることにより、Ｔ＝Ｔ１＋Ｔ２はΔｔの分解能で設定することができる。すなわち、ｘ×Δｔ＝Ｔ１＋Ｔ２となるようにｎ，ｍを選ぶことによりΔｔを分解能としてＡ／Ｄ変換することができる。しかも基準クロックの周波数ｆ１，ｆ２は、１／Δｔで定まる周波数よりもはるかに低い周波数でよい。
【００７８】
ここでタイミングコントローラ２２の動作について説明する。タイミングコントローラーは第１のクロック信号Ｓｃ１の周期を使ってスイッチ２１をｏｎする時間Ｔ１を発生し、同様に第２のクロック信号Ｓｃ２の周期を使ってスイッチ２１をｏｎする時間Ｔ２を発生する。
【００７９】
このとき
【００８０】
【数５】
0003549910.tif 000006
（但しｔｐはｔ１，ｔ２の最小公倍数）
とすることによって、積分時間ＴをΔｔ刻みで設定することができる。
【００８１】
ここで積分手段１のアナログ出力１５の値は、そのままＤ／Ａ変換されたアナログ出力を表現するものではない。この場合は積分器出力に基準クロックの周期ｔ１、ｔ２の最小公倍数に対応する時間ｔｐに対応した積分値のオフセットが加算されたものとなる。また積分値のオフセット量は、基準クロックの最小公倍数の定数倍等を用いて任意に選んでも良い。
【００８２】
以下、簡単のために基準クロックの周期を、ｔ１＝１．０，ｔ２＝０．９として説明するが、ｔ１，ｔ２がこれ以外の任意の値でもよい。この場合Δｔはｐ，ｑ＝１のとき０．１となり０．１の整数倍のＴを設定することができる。このときアナログ値Ｔ＝２．３を出力するためには、数４の式を用いると、
Ｔ＝２．３、ｔ１＝１．０、ｔ２＝０．９、Δｔ＝ｔ１−ｔ２＝０．１
であるから、ｎ＝５，ｍ＝７となる。またこれ以外にもｎ，ｍの組み合わせは存在しておりＴ＝ｘ×Δｔとなるようにｎ，ｍを設定すればよいのであり、Ｔ１，Ｔ２の役割を反対にしても当然良い。
【００８３】
このとき積分器出力の変化を図１５に示す。第１のクロック信号Ｓｃ１でカウント数５（＝ｎ）で積分を行なった後（Ｓｃ１積分区間）、同期区間でクロック切り換えの同期をとった後、第２のクロック信号Ｓｃ２でカウント数７（＝ｍ）で積分を行なった結果である（Ｓｃ２積分区間）。
【００８４】
ここで積分値の出力値そのものは、変換すべきアナログ値とは異なり、より大きな値となるが、これはオフセット積分値が重畳されているためである。つまり異なる基準クロックの周期ｔ１、ｔ２の最小公倍数に対応する時間（この例ではｔ３＝９・ｔ１＝１０・ｔ２＝９．０）の積分値が加算されている。したがって、第１、第２のクロック信号Ｓｃ１、Ｓｃ２を用いて積分した積分値から、オフセット積分値（９．０）を差し引くことによりアナログ値２．３を出力することができる。
【００８５】
また、本実施例において、Ｘが十進数のときＸ＝ａ．ｂと書かれるときは、ｎ＝ａ＋ｂ，ｍ＝１０−ｂとなり簡単に求めることができる。すなわちΔｔ，ｔ１を１０のｙ乗（ｙは整数）に選べばｎ，ｍを求めることは非常に容易になる。同様に、ｘが二進表現の場合にはΔｔ，ｔ１を２ｙ（ｙは整数）に選べばｎ，ｍは簡単に求めることができる。
【００８６】
この第１、第２のクロック信号のカウント数の組み合わせの具体的な決定方法を図１６に示す。ここで
ｔ１／Δｔ＝２のｉ乗
とする。デジタル入力１４の最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までを図１６の紙面に向かって、下から上に並べて入力される場合を想定する。この場合に第２のクロック信号Ｓｃ２のカウント数ｍは、２のｉ乗のビット列から、デジタル入力１４のうち下位ｉビット（デジタル入力１４のＬＳＢからｉ番目までのビット列）を減算器により減算した結果をそのまま２進表現として用いればよい。またクロック信号Ｓｃ１のカウント数ｎは、デジタル入力１４のうち下位ｉビットを除いた上位ビット（デジタル入力１４の下位（ｉ＋１）ビット目からＭＳＢまでのビット列）とデジタル入力１４の下位ｉビットとを加算器で２進加算した結果をそのまま２進表現として用いればよい。
【００８７】
このようにｘが２進表現の場合は、デジタル入力１４の一部を用いることにより、周期の異なる複数のクロック信号のカウント数の組み合わせを簡単に算出することができる。
【００８８】
次に、第５の実施例のＤ／Ａ変換器に用いるタイミングコントローラ２２の構成例を図１７に示す。まずカウンタ２６ａ、２６ｂをリセット後、第１、第２のクロック信号Ｓｃ１、Ｓｃ２の基準クロックの出力数をそれぞれのカウンタ２６ａ、２６ｂでカウントする。それぞれのカウンタのカウント値は、先に求められたカウント設定値ｎ、ｍとそれぞれ比較器２７ａ、２７ｂで比較され、所定のカウント数に対応する期間だけスイッチ２１のｏｎ、ｏｆｆを切り替えるようなタイミング信号を論理和回路２８を介して出力する。このタイミング信号により積分時間Ｔ１、Ｔ２が決定される。
【００８９】
この実施例では基準電圧源および積分に係わるスイッチ手段が１つだけでよいため、複数の基準電圧源間やスイッチ間の相対誤差による変換誤差が発生しないという特徴を持っている。また、積分の方向も一方向だけで実現することができるため回路素子の不完全性による誤差を防ぐことができる。
【００９０】
次に本発明のＤ／Ａ変換器の第６の実施例を図１８に示す。図１８において、７０は基準電流源、５はリセットスイッチ、２１はスイッチ、２２はタイミングコントローラ、１は演算増幅器２、容量３からなる積分手段、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００９１】
リセットスイッチ５をｏｎすることによって積分手段１の積分値がリセットされた後、スイッチ２１はタイミングコントローラ２２によって第５の実施例と同様に制御され、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づき積分時間が設定される。アナログ出力１５の電圧は、スイッチ２１がｏｎのときにＩｒｅｆ／Ｃの割合で変化する。スイッチ２１が期間Ｔ１の間ｏｎし、再びスイッチ２１が期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５の電圧は
（Ｉｒｅｆ／Ｃ）×（Ｔ１＋Ｔ２）
となりアナログデジタル変換が行われる。
【００９２】
この実施例においても、第５の実施例と同様に基準電圧源および積分に係わるスイッチ手段が一つでよいため、複数の基準電圧源間やスイッチ手段の相対誤差によるデジタルアナログ変換誤差が発生しないという特徴を持っている。また、積分の方向も一方向だけで実現することができるため回路素子の不完全性による誤差を防ぐことができる。
【００９３】
次に本発明のＤ／Ａ変換装置の第７の実施例を図１９に示す。これは全差動形の演算増幅器からなる積分手段を用いた場合の構成例である。図１９において、７０は基準電流源、５ａ、５ｂはリセットスイッチ、２１ａ、２１ｂは接続手段２１を構成するスイッチ、２２はタイミングコントローラ、１は演算増幅器１、容量３ａ、３ｂからなる積分手段、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５はアナログ出力である。
【００９４】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値をリセット後、接続手段２１はタイミングコントローラ２２によって第５の実施例と同様に制御され、第１、第２のクロック信号に基づき積分時間が設定される。アナログ出力１５ａ、１５ｂの電圧はスイッチ２１ａ、２１ｂがｏｎの時は（Ｉｒｅｆ／Ｃ）の割合で変化する。スイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、再びスイッチ２１ａ、２１ｂが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５の電圧は
（Ｉｒｅｆ／Ｃ）×（Ｔ１＋Ｔ２）
となり、デジタルアナログ変換が行われる。
【００９５】
この実施例においては、全差動形の演算増幅器を用いて積分手段を構成しているため、回路素子の不完全性による誤差を防ぐことが可能となり、雑音特性を向上することができる。
【００９６】
図２０に、本発明のＤ／Ａ変換装置の第８の実施例を示す。図２０において、７は基準電圧源、１は全差動形の演算増幅器２、容量３ａ、３ｂ、抵抗素子４ａ、４ｂからなる積分手段、５ａ、５ｂはリセットスイッチ、２１ａ、２１ｂは接続手段２１を構成する第１、第２のスイッチ、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、１４はデジタル入力、１５ａ、１５ｂはアナログ出力である。
【００９７】
リセットスイッチ５ａ、５ｂをｏｎすることによって積分手段１の積分値をリセット後、接続手段２１はタイミングコントローラ２２によって第７の実施例と同様に制御され、第１、第２のクロック信号Ｓｃ１、Ｓｃ２に基づき積分時間が設定される。アナログ出力１５ａ、１５ｂの端子間電圧はスイッチ２１ａ、２１ｂがｏｎの時は（Ｉｒｅｆ／Ｃ）の割合で変化する。スイッチ２１ａ、２１ｂが期間Ｔ１の間ｏｎし、再びスイッチ２１ａ、２１ｂが期間Ｔ２の間ｏｎした後、最終的にアナログ出力１５ａ、１５ｂの電圧は
（Ｉｒｅｆ／Ｃ）×（Ｔ１＋Ｔ２）
となり、デジタルアナログ変換が行われる。
【００９８】
この第８の実施例においても、第７の実施例と同様に、全差動形の演算増幅器を用いて積分手段を構成しているため、回路素子の不完全性による誤差を防ぐことができ、雑音特性を向上することができる。
【００９９】
以上の第１〜第８の実施例においては、積分手段として演算増幅器を用いたものを示したが、本発明のＤ／Ａ変換装置はこれに限定されるものではなく、いかなる積分手段を用いたものにも実施可能である。また上記実施例においては、周期の異なるクロック信号を２種類用いた場合について説明したが、本発明はこれに限定されるものではなくクロック信号を３種類以上用いた場合についても同様に実施可能である。
【０１００】
以上述べてきたように、本発明を用いることにより１／Δｔよりもはるかに低い周波数のクロック信号を用いても、１／Δｔのクロック信号をもちいたのと同様なアナログデジタル変換を実現することが可能となる。従って使用クロック周波数が大幅に下がり内部論理回路の動作周波数を大幅に下げることができるようになる。一般に論理回路の消費電力は動作速度が下がれば低下するので本発明を用いれば消費電力を大幅に低下させることができる。さらに、動作速度が従来方式にくらべ遅くてよいため高価な半導体デバイスを用いる必要がなくコストを低減することが可能となる。
【０１０１】
次に図２を用いて基本原理を説明したＡ／Ｄ変換器の具体的な実施例について説明する。
【０１０２】
まず、本発明のＡ／Ｄ変換器の第１の実施例について図２１に示す。図２１において、７は基準電圧源、２１はスイッチ１１、２１ａにより構成される接続手段、１は積分手段、１２は比較手段、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、２４ａ、２４ｂは第１、第２のカウンタ、２５は演算手段としてのデコーダ、１６はアナログ入力、１７はデジタル出力である。
【０１０３】
まずアナログ入力１６を与える電圧は、第１のスイッチ１１をｏｎすることにより積分手段に供給され、アナログ入力の値の大きさに応じて積分される。次にスイッチ１１がｏｆｆされて、第２のスイッチ２１ａをｏｎすることにより、基準電圧による積分が行われる。このときの積分手段１の出力を図２２に示す。図に示されるように、アナログ入力の積分に対して基準電圧により逆方向に積分されるため、積分手段１の出力は２において零に戻る。このときに第２のクロック信号Ｓｃ２をリセットする。これにより第１のクロック信号Ｓｃ１と第２のクロック信号Ｓｃ２とには、入力電圧に依存した時間差が与えられる。このとき入力電圧Ｖｉｎは
Ｖｉｎ＝Ｖｒｅｆ×（Ｔ２−Ｔ１）／Ｔ１
で求められる。ここで第１のクロック信号Ｓｃ１の周期をｔ１、第２のクロック信号Ｓｃ２の周期をｔ２とすると、
Ｔ２−Ｔ１＝ｔ１×ｎ−ｔ２×ｍ  （ｎ、ｍは整数）
で求められる。
【０１０４】
例えば、図２２において、アナログ入力値が３．４の場合について説明しているが、
ｎ＝１７−３＝１４
ｍ＝４
で、Ｖｒｅｆ＝１／２、ｔ１＝１０、ｔ２＝１８とすれば、
Ｖｉｎ＝（１／２）×（１４×１０−４×１８）／１０
＝３．４
となる。すなわち第１、第２のカウンタ２４ａ、２４ｂの出力をもとに、上述の演算を演算手段２５で行なうことによりアナログデジタル変換を行なうことができる。
【０１０５】
本実施例においては、Ｔ２−Ｔ１を
｜ｐ×ｔ１−ｑ×ｔ２｜  （ｐ、ｑは任意の整数）
の最小値まで変換の分解能を向上させることができるため、上述のｔ１＝１０、ｔ２＝１８の例では、
｜２×１０−１×１８｜＝２
なる値を最小単位として、変換の分解能を向上することができる。
【０１０６】
これに対し、例えば周期ｔ３＝１０の単一のクロック信号を用いた従来方式の変換装置では、そのクロックの周期（１０）よりも高い精度で変換を行なうことができず、変換精度を高めるためには、クロック信号の周波数を高めるほかない。
【０１０７】
ここではクロック信号の組み合わせとしてｔ１＝１０、ｔ２＝１８の例について説明したが、周期の異なる複数のクロック信号の組み合わせにより本発明を実施することが可能である。特にｔ１、ｔ２の差が小さければ小さいほど、クロック信号の周波数を低く抑えたまま分解能を飛躍的に向上させることができる。
【０１０８】
また以上の説明では、第１のクロック信号Ｓｃ１と第２のクロック信号Ｓｃ２の立ち上がりに注目し、立ち上がりのタイミングが互いに等しくなる時刻を用いて時間を計測しているが、クロックの立ち上がり、立ち下がりのどちらか、または両方を検出することにより、変換動作を行なうことも可能である。
【０１０９】
例えば、上述の例では、ｔ１＝５、ｔ２＝９となり、
｜ｐ×ｔ１−ｑ×ｔ２｜
の最小値は１となり、さらに分解能が改善されることがわかる。すなわち、この場合には、変換時間を短縮し、分解能を向上することができる。
【０１１０】
また第１のクロック信号と第２のクロック信号のクロックのエッジが一致する点を判定する必要があるが、第１のクロック信号と第２のクロック信号の位相関係を観測する方法により、一致点を判定することが可能である。
【０１１１】
例えば、図２１における積分手段１の出力と比較電位の出力とを比較手段１２により比較して、変換の分解能に対応する最小値よりも小さくなった後に、クロックのエッジが一致する点を判定する場合には、図２２（ｂ）、（ｃ）に示すように、第１のクロック信号Ｓｃ１及び第２のクロック信号Ｓｃ２の位相関係を観測し、期間Ｔ２の後に第２のクロック信号Ｓｃ２の立ち上がり、立ち下がりにおける第１のクロック信号Ｓｃ１の位相状態が反転した時点を一致点と判定することとする。これにより、周期の異なるクロック信号のエッジの一致点を観測することが容易になる。
【０１１２】
図２３に積分手段の具体的構成例を示す。図２３（ａ）において、２は演算増幅器、３は容量、４は抵抗であり、これらにより積分手段１が構成されており、７Ａは入力電圧である。また図２３（ｂ）において、２は演算増幅器、３は容量であり、これらにより積分手段１が構成されており、７０は入力電流である。すなわち図２３（ａ）は電圧入力型の積分器の構成であり、図２３（ｂ）は電流入力型の積分器の構成である。
【０１１３】
次に、図２４〜図２８に従い、本発明のＤ／Ａ変換装置、Ａ／Ｄ変換装置について説明する。この説明においては、同一動作原理のＤ／Ａ変換装置と、Ａ／Ｄ変換装置が対になっているので、まず図２４に示すＤ／Ａ変換装置について説明する。
【０１１４】
図２４に示すＤ／Ａ変換装置の基本構成は、図５に示すＤ／Ａ変換装置と同一である。まずリセットスイッチ５を接続することにより、積分手段１の積分値をクリアする。次に接続手段２１の第１のスイッチ２１ａを接続して第１の基準電圧７ａを第１のクロック信号Ｓｃ１を用いて積分する。続いて第１のスイッチ２１ａを開放し、第２のスイッチ２１ｂを接続して逆極性の第２の基準電圧７ｂを第２のクロック信号Ｓｃ２を用いて積分する。この動作を繰り返し行なうことにより、第１のスイッチ２１ａをｏｆｆしたときの出力は（ｔ２−ｔ１）に比例して下がっていく。
【０１１５】
このとき第１の基準値Ｖｒｅｆ１、最初の第１の基準値１を積分する時間をＴ１、正方向、逆方向に繰り返し積分する回数をｎとすると、
アナログ出力１５＝ｒｅｆ１・Ｔ１−（ｔ２−ｔ１）・ｒｅｆ１・ｎ
となる。このときの積分電圧が図２５の特性図に示されている。図２５において、
（ａ）は積分電圧、（ｂ）は第１のクロック信号Ｓｃ１の位相状態、（ｃ）は第２のクロック信号Ｓｃ２の位相状態を示している。図３（ａ）の積分電圧の特性図と比較すると、図３（ａ）では、まず第１のクロック信号Ｓｃ１を用いてまとめて積分を行なった後、第２のクロック信号Ｓｃ２を用いて積分を行なうのに対し、図２５（ａ）では、目標値に対して徐々に積分値を近づけるよう動作するため、図３の方法よりも積分値振幅を小さくすることができる。
【０１１６】
一方、同一の動作原理を用いて、Ａ／Ｄ変換器の実施例を図２６に示す。図２６において、１１、２１ａは接続手段２１を構成するスイッチ、１は積分手段、７は基準電圧発生回路、１２は比較手段、２２はタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、２４ａ、２４ｂは第１、第２のカウンタ、２５は演算手段としてのデコーダであり、１６はアナログ入力、１７はデジタル出力である。
【０１１７】
このＡ／Ｄ変換器の動作を、図２７を参照しながら説明する。アナログ入力信号の電圧Ｖｉｎは第１のスイッチ１１をｏｎすることにより、第１のクロック信号Ｓｃ１を用いて積分手段１により積分される。次に第１のスイッチ１１をｏｆｆし、第２のスイッチ２１ａをｏｎすることにより基準値Ｖｒｅｆを逆方向に積分する。これにより積分手段の出力は反転する。その後積分手段の出力の符号が反転して、ｔ１のクロックパルスが反転したところで、第２のクロック信号Ｓｃ２を用いて、１／２周期のみ積分を行なう。この手続を繰り返し、積分手段の出力は反転しながら零に収束したときの第１、第２のクロック信号のカウント数を用いることにより、アナログ入力をデジタル出力に変換することができる。
【０１１８】
第１のクロック信号Ｓｃ１の周期ｔ１と第２のクロック信号Ｓｃ２の周期ｔ２との間には、単位クロック当たり｜ｔ１−ｔ２｜の時間差があるため、Ｓｃ１とＳｃ２とで１クロックずつ交互に逆方向に積分すると、積分値は（ｔ２−ｔ１）に応じた値だけ変動する。ここで基準値をＶｒｅｆ、入力値をＶｉｎ、入力積分時間をＴ１、最初に基準値Ｖｒｅｆを逆方向に積分する時間をＴ２、逆方向積分を繰り返し行なう回数をｎとすると、
Ｖｉｎ・Ｔ１＝Ｖｒｅｆ・Ｔ２−Ｖｒｅｆ・（ｔ２−ｔ１）・ｎ
より、
Ｖｉｎ＝｛Ｖｒｅｆ・Ｔ２−Ｖｒｅｆ・（ｔ２−ｔ１）・ｎ｝／Ｔ１
となる。したがって、このように演算を演算手段としてのデコーダ２５で行なうことにより変換動作を行なうことができる。
【０１１９】
この実施例においては、基準電圧発生回路７を用いてＡ／Ｄ変換器を構成しているが、電流積分型の積分回路と基準電流発生回路を用いてＡ／Ｄ変換器を構成することも可能である。また積分回路を構成する演算増幅器は全差動型を用いてＡ／Ｄ変換器を構成することも可能である。
【０１２０】
また本発明のＡ／Ｄ変換装置の別の実施例を図２８に示す。図２８において、１１ａ、１１ｂは接続手段２１Ａを構成するスイッチ、２１ａ〜２１ｄは接続手段２１Ｂを構成するスイッチ、１は容量３ａ、３ｂと演算増幅器２とからなる積分手段、１２はコンパレータからなる比較手段、２２は時間制御手段としてのタイミングコントローラ、２３ａ、２３ｂは第１、第２のクロック回路、２４ａ、２４ｂは第１、第２のカウンタ回路、２５は演算手段としてのデコーダ、１６はアナログ入力としての電流信号、１７はデジタル出力である。
【０１２１】
アナログ入力としての電流信号１６は、スイッチ１１ａ、１１ｂを接続することにより、第１のクロック信号Ｓｃ１に基づいて積分手段１で積分される。次に前述の実施例と同様にスイッチ１１ａ、１１ｂを開放し、スイッチ２１ａ、２１ｂを接続することにより第１のクロック信号Ｓｃ１に基づいて積分を行ない、またはスイッチ２１ｃ、２１ｄを接続することにより第２のクロック信号Ｓｃ２に基づいて積分を行なう。
【０１２２】
このように実施例では、積分手段１を構成する演算増幅器２は全差動型の演算増幅器であり、演算増幅器２の差動出力をそれぞれ比較手段１２の入力端子に接続するものである。積分手段１を差動構成とすることにより、差動構成を用いない積分手段１の構成とすることにより積分方向の切り換えによる誤差の発生を防ぐことができる。
【０１２３】
なお本実施例においては、アナログ入力１６、基準値発生回路２１が電流出力で構成されているが、電圧積分型の積分回路と基準電圧発生回路とを用いてＡ／Ｄ変換器を構成することも可能である。
【０１２４】
以上まとめると、本発明のＤ／Ａ変換装置及びＡ／Ｄ変換装置は、電圧または電流に関する少なくとも１つの基準値を生成する基準値発生回路、デジタルまたはアナログ入力と前記基準値とを所定時間毎に切り換えて接続することにより積分時間を制御する制御回路、及び前記制御回路を介して所定時間毎に順次切り換えられて供給される前記デジタルまたはアナログ入力に相当するアナログ値と前記基準値とを各々積分してアナログまたはデジタル出力を得るための積分値を出力する積分回路とを備えており、前記制御回路は、前記アナログまたはデジタル入力に対応するアナログ値と前記基準値とを任意に切り換えて前記積分回路へ供給する接続要素と、単位時間当たりの周期が各々異なる複数のクロック信号を生成して出力する複数のクロック供給回路と、前記複数のクロック信号の各々の周期に相当する時間に応じて前記積分回路の積分値が最小刻みとなるように前記接続要素が前記基準値または前記アナログ値を接続する時間を制御する時間制御回路とを備えている。
【０１２５】
そしてこの構成により、基準クロック信号の周期単位で積分できる積分値よりも小さな積分値を表現することができるため、クロック信号の周波数を高くすることなく変換の分解能を改善することができる。
【０１２６】
【発明の効果】
本発明では、積分型のＤ／Ａ、Ａ／Ｄ変換装置において、基準クロックの周期で定まる積分値よりも小さな積分値を表現することができるので、クロック周波数を高めることなく、変換の分解能を向上することができる。
【図面の簡単な説明】
【図１】本発明のＤ／Ａ変換装置の基本概念を示すブロック図。
【図２】本発明のＡ／Ｄ変換装置の基本概念を示すブロック図。
【図３】本発明のＤ／Ａ変換装置における動作原理を説明するための図。
【図４】本発明のＡ／Ｄ変換装置における動作原理を説明するための図。
【図５】本発明の第１の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図６】第１の実施例に係るＤ／Ａ変換器の動作を説明する特性図。
【図７】Ｄ／Ａ変換装置の積分時間の組み合わせを決定する原理を示す図。
【図８】Ｄ／Ａ変換装置の時間制御手段の具体的構成例を示す図。
【図９】本発明の第２の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１０】本発明の第３の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１１】本発明の第４の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１２】本発明の第１の実施例に係るＤ／Ａ変換器の応用例を示す図。
【図１３】本発明の第５の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１４】第５の実施例に係るＤ／Ａ変換器の動作を説明する特性図。
【図１５】第５の実施例に係るＤ／Ａ変換器の動作を説明する特性図。
【図１６】Ｄ／Ａ変換装置の積分時間の組み合わせを決定する原理を示す図。
【図１７】Ｄ／Ａ変換装置の時間制御手段の具体的構成例を示す図。
【図１８】本発明の第６の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図１９】本発明の第７の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図２０】本発明の第８の実施例に係るＤ／Ａ変換器の概略構成を示す図。
【図２１】本発明の実施例に係るＡ／Ｄ変換器の概略構成を示す図。
【図２２】本実施例に係るＡ／Ｄ変換器の動作を説明する特性図。
【図２３】本発明に用いる積分手段の具体的構成例を示す図。
【図２４】本発明のＤ／Ａ変換器の構成を示す図。
【図２５】本発明のＤ／Ａ変換器の動作を説明するための特性図。
【図２６】本発明のＡ／Ｄ変換器の構成を示す図。
【図２７】本発明のＡ／Ｄ変換器の動作を説明するための特性図。
【図２８】本発明の別の実施例に係るＡ／Ｄ変換器の概略構成を示す図。
【図２９】従来の積分型Ｄ／Ａ変換器の概略構成を示す図。
【図３０】従来の積分型Ｄ／Ａ変換器の概略構成を示す図。
【図３１】図３０に示すＤ／Ａ変換器の積分動作を示す特性図。
【図３２】従来の積分型Ａ／Ｄ変換器の概略構成を示す図。
【図３３】従来の積分型Ａ／Ｄ変換器の概略構成を示す図。
【図３４】図３３に示すＡ／Ｄ変換器の概略構成を示す図。
【符号の説明】
１…積分手段
２…演算増幅器
３…容量素子
４…抵抗素子
５…リセットスイッチ
６…スイッチ
７…基準値（電圧／電流）発生手段
１２…比較手段
２０…制御手段
２１…接続手段
２２…時間制御手段
２３ａ〜２３ｎ…クロック供給手段
２４ａ〜２４ｎ…カウント手段
２５…演算手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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