(57)【特許請求の範囲】
【請求項１】
全差動出力及び同相出力を有する複数の演算増幅器を含んだオフセット除去回路において、
前記演算増幅器のそれぞれの全差動出力の一方を入力されて所定の演算を行い演算結果を出力する第１の演算器と、
前記演算増幅器のそれぞれの全差動出力の他方を入力されて所定の演算を行い演算結果を出力する第２の演算器と、
前記演算増幅器のそれぞれの同相出力を入力されてその平均値を出力する第３の演算器と、
を備えることを特徴とするオフセット除去回路。
【請求項２】
全差動出力及び同相出力を有する第１、第２の演算増幅器を含んだオフセット除去回路において、
前記第１の演算増幅器の全差動出力の一方と前記第２の演算増幅器の全差動出力の一方とを入力されて所定の演算を行い演算結果を出力する第１の演算器と、
前記第１の演算増幅器の全差動出力の他方と前記第２の演算増幅器の全差動出力の他方とを入力されて所定の演算を行い演算結果を出力する第２の演算器と、
前記第１の演算増幅器の同相出力と前記第２の演算増幅器の同相出力とを入力されて加算し、加算結果を出力する加算器と、
前記加算器の出力した前記加算結果に所定値を乗算して出力する乗算器と、
を備えることを特徴とするオフセット除去回路。
【請求項３】
全差動出力及び同相出力を有する第１、第２の演算増幅器を含んだオフセット除去回路において、
前記第１の演算増幅器の第１の全差動出力端子と前記第２の演算増幅器の第１の全差動出力端子とに接続されており、前記第１及び第２の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第１の加算器と、
前記第１の演算増幅器の第２の全差動出力端子と前記第２の演算増幅器の第２の全差動出力端子とに接続されており、前記第１及び第２の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第２の加算器と、
前記第１の演算増幅器の同相出力端子と前記第２の演算増幅器の同相出力端子との間に直列に接続された第１及び第２の抵抗であって、前記第１及び第２の抵抗の接続点から平均化された同相出力を発生する前記第１及び第２の抵抗と、
を備えることを特徴とするオフセット除去回路。
【請求項４】
外部から第１及び第２の信号を反転入力端子及び非反転入力端子にそれぞれに入力され、全差動出力の一方を出力端子より発生する第１の演算増幅器と、
前記第１の演算増幅器の出力端子に入力端子が接続され、前記全差動出力の一方を与えられて反転し、出力端子から全差動出力の他方を発生する反転増幅器と、
前記第１の演算増幅器の出力端子と前記反転増幅器の出力端子との間に接続され、前記第１の演算増幅器が発生した前記全差動出力の一方と前記反転増幅器が発生した前記全差動出力の他方とを与えられてその中間電位に対応する同相出力を発生する同相出力発生部と、
を備えることを特徴とするオフセット除去回路。
【請求項５】
全差動出力及び同相出力を有する第１、第２及び第３の演算増幅器を含んだオフセット除去回路において、
前記第１の演算増幅器の第１の全差動出力端子と前記第２の演算増幅器の第１の全差動出力端子とに接続されており、前記第１及び第２の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第１の加算器と、
前記第２の演算増幅器の第２の全差動出力端子と前記第２の演算増幅器の第２の全差動出力端子とに接続されており、前記第１及び第２の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第２の加算器と、
前記第１の演算増幅器の同相出力端子と前記第２の演算増幅器の同相出力端子とに接続され、それぞれの同相出力を与えられて平均化し基準電位として出力する基準電位発生器とを備えており、
前記第３の演算増幅器は、前記第１及び第２の加算器のそれぞれの出力端子に非反転入力端子及び反転入力端子を接続され、前記基準電位発生器の出力端子に基準電位端子を接続されており、前記基準電位発生器が出力した前記基準電位と、前記第１及び第２の加算器のそれぞれの出力とを与えられて、全差動出力及び同相出力を発生することを特徴とするオフセット除去回路。
【請求項６】
前記各々の演算増幅器の同相出力は、全差動出力を発生する２つの端子の間に直列に接続された二つの抵抗の接続点より取り出されることを特徴とする請求項１、２、３、ないし５のいずれかに記載されたオフセット除去回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はオフセット除去回路に係わり、特に全差動出力を有する演算増幅器によりアナログ信号の処理を行う装置に好適なものに関する。
【０００２】
【従来の技術】
アナログ信号処理では、電源電圧除去比の向上、ダイナミックレンジの拡大、高調波歪の低減等の要請がある。そこで近年では、直流成分として含まれている雑音やドリフト等の影響を相殺するため、全差動出力を有する演算増幅器が広く用いられている。
【０００３】
図６に、従来の二つの演算増幅器２１及び２２を有する信号処理回路の構成を示す。外部入力端子１及び２から入力された信号Ｖｉ  −  １  、Ｖｉ  ＋  １  が、演算増幅器２１の反転入力端子及び非反転入力端子にそれぞれ入力され、演算結果信号Ｖｏ  ＋  １  及びＶｏ  −  １  として出力される。信号Ｖｏ  ＋  １  は加算器２３に入力され、信号Ｖｏ  −  １  は加算器２４に入力される。
【０００４】
一方、外部入力端子３及び４から入力された信号Ｖｉ  −  ２  、Ｖｉ  ＋  ２  が、演算増幅器２２の反転入力端子及び非反転入力端子にそれぞれ入力され、演算結果信号Ｖｏ  ＋  ２  及びＶｏ  −  ２  として出力される。信号Ｖｏ  ＋  ２  は加算器２３に入力され、信号Ｖｏ  −  ２  は加算器２４に入力される。これにより、加算器２３からは信号Ｖｏ  ＋  １  ＋Ｖｏ  ＋  ２  が、信号Ｖｏ  ＋  として外部へ出力される。加算器２４からは、信号Ｖｏ  −  １  ＋Ｖｏ  −  ２  が信号Ｖｏ  −  として外部へ出力される。
【０００５】
【発明が解決しようとする課題】
しかし、このような従来の信号処理回路には次のような問題があった。
【０００６】
上述した全差動出力を有する演算増幅器２１及び２２においては、それぞれの同相出力電位Ｖｃｍ１  及びＶｃｍ２  は不安定になりやすく、またそれぞれの電位にはオフセット量が存在する。ここで、Ｖｏ  ＋  １  ＝Ｖｄ１＋Ｖｃｍ１  、Ｖｏ  −  １  ＝−Ｖｄ１＋Ｖｃｍ１  、Ｖｏ  ＋  ２  ＝Ｖｄ２＋Ｖｃｍ２  、Ｖｏ  −  ２  ＝−Ｖｄ２＋Ｖｃｍ２  である。オフセット量は、理想的な同相電位Ｖｃｍに対してＶｃｍ１  及びＶｃｍ２  が有する電位差である。
【０００７】
従来の技術には、例えば“Ｐｒｏｃ．  ＩＥＥＥ  ＩＳＣＡＳ  １９９１  ｐｐ．１３６３−１３６６”に示されているように、同相出力電位を安定化するためにこの電位を帰還する経路を設けたものもある。しかし、このような従来の帰還経路を付加した場合には、同相出力電位は安定化するが、それぞれの同相出力が含んでいるオフセット量を相殺することはできず、絶対値を正確に設定することは困難である。特に、複数のアナログ信号処理系の回路を同一チップ上に形成した場合には、各々の素子の特性が製造プロセス上のばらつきが原因となって、それぞれの素子の同相出力が含むオフセット量は大きく異なったものとなる。この結果、複数の信号処理系の出力を加算又は減算して複合する出力を行う場合、それぞれの同相出力電位に含まれたオフセット量の差異が、直接処理結果の誤差となってもたらされることになる。
【０００８】
本発明は上記事情に鑑みてなされたもので、全差動出力を有する複数の演算増幅器を用いた回路において、
それぞれの同相出力電位に存在するオフセット量を相殺することが可能なオフセット除去回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によるオフセット除去回路は、全差動出力及び同相出力を有する複数の演算増幅器を含んだオフセット除去回路であって、演算増幅器のそれぞれの全差動出力の一方を入力されて所定の演算を行い演算結果を出力する第１の演算器と、演算増幅器のそれぞれの全差動出力の他方を入力されて所定の演算を行い演算結果を出力する第２の演算器と、演算増幅器のそれぞれの同相出力を入力されてその平均値を出力する第３の演算器とを備えている。
【００１０】
本発明の他の回路は、全差動出力及び同相出力を有する第１、第２の演算増幅器を含んだオフセット除去回路であって、第１の演算増幅器の全差動出力の一方と第２の演算増幅器の全差動出力の一方とを入力されて所定の演算を行い演算結果を出力する第１の演算器と、第１の演算増幅器の全差動出力の他方と第２の演算増幅器の全差動出力の他方とを入力されて所定の演算を行い演算結果を出力する第２の演算器と、第１の演算増幅器の同相出力と第２の演算増幅器の同相出力とを入力されて加算し、加算結果を出力する加算器と、加算器の出力した加算結果に所定値を乗算して出力する乗算器とを備える。
【００１１】
本発明の他のオフセット除去回路は、第１の演算増幅器の第１の全差動出力端子と第２の演算増幅器の第１の全差動出力端子とに接続されており、第１及び第２の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第１の加算器と、第１の演算増幅器の第２の全差動出力端子と第２の演算増幅器の第２の全差動出力端子とに接続されており、第１及び第２の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第２の加算器と、第１の演算増幅器の同相出力端子と第２の演算増幅器の同相出力端子との間に直列に接続された第１及び第２の抵抗であって、第１及び第２の抵抗の接続点から平均化された同相出力を発生する第１及び第２の抵抗とを備える。
【００１２】
本発明のさらに他のオフセット除去回路は、外部から第１及び第２の信号を反転入力端子及び非反転入力端子にそれぞれに入力され、全差動出力の一方を出力端子より発生する第１の演算増幅器と、第１の演算増幅器の出力端子に入力端子が接続され、全差動出力の一方を与えられて反転し、出力端子から全差動出力の他方を発生する反転増幅器と、第１の演算増幅器の出力端子と反転増幅器の出力端子との間に接続され、第１の演算増幅器が発生した全差動出力の一方と反転増幅器が発生した全差動出力の他方とを与えられてその中間電位に対応する同相出力を発生する同相出力発生部とを備える。
【００１３】
本発明の他のオフセット除去回路は、全差動出力及び同相出力を有する第１、第２及び第３の演算増幅器を含んでおり、第１の演算増幅器の第１の全差動出力端子と第２の演算増幅器の第１の全差動出力端子とに接続されており、第１及び第２の演算増幅器からそれぞれ全差動出力の一方を与えられて加算し出力する第１の加算器と、第２の演算増幅器の第２の全差動出力端子と第２の演算増幅器の第２の全差動出力端子とに接続されており、第１及び第２の演算増幅器からそれぞれ全差動出力の他方を与えられて加算し出力する第２の加算器と、第１の演算増幅器の同相出力端子と第２の演算増幅器の同相出力端子とに接続され、それぞれの同相出力を与えられて平均化し基準電位として出力する基準電位発生器とを備え、第３の演算増幅器は、第１及び第２の加算器のそれぞれの出力端子に非反転入力端子及び反転入力端子を接続され、基準電位発生器の出力端子に基準電位端子を接続されており、基準電位発生器が出力した基準電位と、第１及び第２の加算器のそれぞれの出力とを与えられて、全差動出力及び同相出力を発生することを特徴としている。
【００１４】
ここで、各々の演算増幅器の同相出力は、全差動出力を発生する２つの端子の間に直列に接続された二つの抵抗の接続点より取り出されるものであってもよい。
【００１５】
【作用】
複数の演算増幅器のそれぞれの同相出力が第３の演算器に入力されて、平均化されたものが出力されることによって、各々の同相出力に含まれていたオフセット量が相殺される。
【００１６】
【実施例】
以下、本発明の一実施例について図面を参照して説明する。
【００１７】
図１に、第１の実施例によるオフセット除去回路の構成を示す。この回路は、全差動出力及び同相出力を有する二つの演算増幅器１１及び１２と、それぞれの全差動出力を加算する加算器１５及び１６と、それぞれの同相出力を加算する加算器１３と、加算器１３の出力に１／２を乗算する乗算器１４とを備えている。
【００１８】
入力信号Ｖｉ  −  １  及びＶｉ  ＋  １  が入力される外部入力端子１及び２が、演算増幅器１１の反転入力端子と非反転入力端子にそれぞれ接続されており、入力信号Ｖｉ  −  ２  及びＶｉ  ＋  ２  が入力される外部入力端子３及び４が演算増幅器１２の反転入力端子と非反転入力端子にそれぞれ接続されている。演算増幅器１１及び１２のそれぞれの非反転出力Ｖｏ  ＋  １  、Ｖｏ  ＋  ２  が加算器１５に入力され、加算されたものが出力Ｖｏ  ＋  として外部出力端子５より出力される。同様に、演算増幅器１１及び１２の反転出力Ｖｏ  −  １  、Ｖｏ  −  ２  が加算器１６に入力され、加算されて出力Ｖｏ  −  として外部出力端子６より出力される。
【００１９】
さらに、演算増幅器１１及び１２のそれぞれの同相出力Ｖｃｍ１  、Ｖｃｍ２  が加算器１３に入力されて加算され、乗算器１４に与えられて１／２が乗算される。この結果、（Ｖｃｍ１  ＋Ｖｃｍ２  ）／２がこの回路の同相出力Ｖｃｍとして外部出力端子７より外部へ出力される。
【００２０】
このように、本実施例によれば複数の演算増幅器１１および１２のそれぞれの同相出力電位Ｖｃｍ１  及びＶｃｍ２  を用いて平均化した出力（Ｖｃｍ１  ＋Ｖｃｍ２  ）／２を全体の回路の同相出力電位Ｖｃｍとして用いる。これにより、演算増幅器２１及び２２の全差動出力Ｖｏ  ＋  １  及びＶｏ  −  １  、Ｖｏ  ＋  ２  及びＶｏ  −  ２  をそれぞれ加算又は減算した値においてオフセット量が相殺され、完全に除去される。
【００２１】
第１の実施例は、二つのアナログ信号処理系における演算増幅器の同相出力に存在するオフセット量を相殺するものである。しかし、アナログ信号処理系がｎ（ｎは２以上の整数）個設けられている場合にも同様に本発明を適用することができる。即ち、１番目の演算増幅器の出力をＶｏ１、２番目の演算増幅器の出力をＶｏ２、…、ｎ番目の演算増幅器の出力をＶｏｎ、差動出力成分を順に±Ｖｄ１、±Ｖｄ２、…、±Ｖｄｎ、同相出力成分を順にＶｃ１、Ｖｃ２、…、Ｖｃｎとすると、次のような関係が成立する。
【００２２】
Ｖｏ１＝Ｖｄ１＋Ｖｃ１，−Ｖｏ１＝−Ｖｄ１＋Ｖｃ１      （１）
Ｖｏ２＝Ｖｄ２＋Ｖｃ２，−Ｖｏ２＝−Ｖｄ２＋Ｖｃ２      （２）
…
Ｖｏｎ＝Ｖｄｎ＋Ｖｃｎ，−Ｖｏｎ＝−Ｖｄｎ＋Ｖｃｎ      （３）
同相出力成分の平均値をＶｃｍ（＝（Ｖｃ１＋Ｖｃ２＋…＋Ｖｃｎ）／ｎ）とし、この平均値Ｖｃｍに対するＤＣオフセット電圧を、それぞれＶｏｓ１  、Ｖｏｓ２  、…、Ｖｏｓｎ  とすると、次の関係が成立する。
【００２３】
Ｖｏ１＝Ｖｄ１＋Ｖｃｍ＋Ｖｏｓ１  ，−Ｖｏ１＝−Ｖｄ１＋Ｖｃｍ＋ＶｏＳ１      （４）
Ｖｏ２＝Ｖｄ２＋Ｖｃｍ＋Ｖｏｓ２  ，−Ｖｏ２＝−Ｖｄ２＋Ｖｃｍ＋ＶｏＳ２      （５）
…
Ｖｏｎ＝Ｖｄｎ＋Ｖｃｍ＋Ｖｏｓｎ  ，−Ｖｏｎ＝−Ｖｄｎ＋Ｖｃｍ＋Ｖｏｓｎ      （６）
ここで、全てのＤＣオフセット電圧Ｖｏｓ１  〜Ｖｏｓｎ  を合計すると、次のように０になる。
【００２４】
0003601890.tif 000002
このように、複数のアナログ信号処理系の信号を加算した場合、同相出力電圧の平均値Ｖｃｍを同相入力電圧、即ち基準電位として用いることで、各演算増幅器の同相出力に含まれていたＤＣオフセット電圧を完全に相殺することができる。
【００２５】
第１の実施例における演算増幅器１１、１２の同相出力は、例えば図２に示されたような構成により得ることができる。演算増幅器１１の全差動出力Ｖｏ  ＋  １  、Ｖｏ  −  １  をそれぞれ出力する内部端子８、９の間に、同一の抵抗値を有する抵抗Ｒ１及びＲ２を直列に接続する。そして、抵抗Ｒ１と抵抗Ｒ２とを接続するノードに接続された内部端子１０から、同相出力Ｖｃｍ１  を取り出すことができる。
【００２６】
本発明の第２の実施例によるオフセット除去回路は、図３に示されたような構成を備えている。上記第１の実施例では、演算増幅器１１の同相出力Ｖｃｍ１  と演算増幅器１２の同相出力Ｖｃｍ２  とを加算器１３により加算し、乗算器１４により１／２倍することで同相出力Ｖｃｍを得ている。これに対し、本実施例では演算増幅器１１の同相出力端子と演算増幅器１２の同相出力端子との間を、同一の抵抗値を有し直列に接続された抵抗Ｒ３及びＲ４で接続し、接続ノードに接続された外部出力端子７より同相出力Ｖｃｍを取り出している。他の構成は、第１の実施例と同様であり、説明を省略する。
【００２７】
図４に、本発明の第３の実施例によるオフセット除去回路の構成を示す。本実施例では、一方の演算増幅器の出力を他方の演算増幅器により反転することで、全差動出力を得ており、さらにこの全差動出力から抵抗分割により同相出力を生成している点に特徴がある。
【００２８】
外部入力端子１及び２に、演算増幅器１１の反転入力端子と非反転入力端子とがそれぞれ接続されており、演算増幅器１１の出力端子に外部出力端子５が接続されている。また演算増幅器１１の出力端子には、抵抗Ｒ５を介して演算増幅器１２の反転入力端子が接続されており、反転入力端子は抵抗Ｒ６を介して演算増幅器１２の出力端子に接続されている。この演算増幅器１２の出力端子は外部出力端子６に接続され、非反転入力端子は接地されている。さらに、外部出力端子５と外部出力端子６との間には、抵抗Ｒ７及びＲ８が直列に接続されており、この抵抗Ｒ７と抵抗Ｒ８との接続点には外部出力端子７が接続されている。
【００２９】
このような構成としたことで、演算増幅器１１から全差動出力の一方の電位Ｖｏ  ＋  が外部出力端子５を介して出力され、抵抗Ｒ５、Ｒ６及び演算増幅器１２とで構成された反転増幅器により反転された電位Ｖｏ  −  が外部出力端子６より出力される。さらに、外部出力端子７より同相出力Ｖｃｍが出力される。
【００３０】
図５に、本発明の第４の実施例によるオフセット除去回路の構成を示す。演算増幅器１１及び１２、抵抗Ｒ３及びＲ４、加算器１５及び１６から成る構成は、図３に示された第２の実施例の構成と同様であり、説明を省略する。第４の実施例ではさらに、加算器１５及び１６のそれぞれの全差動出力Ｖｏ  ＋  及びＶｏ  −  を、後段の演算増幅器３３の非反転入力端子及び反転入力端子に入力すると共に、さらに抵抗Ｒ３及びＲ４の接続ノードＮ１から出力される同相出力Ｖｃｍを、基準電位Ｖｒｅｆ  として演算増幅器３３に入力している点に特徴がある。
【００３１】
このような構成により、本実施例では後段の演算増幅器３３から全差動出力Ｖｏ  ＋  及びＶｏ  −  と、前段の演算増幅器１１及び１２の同相出力Ｖｃｍ１  及びＶｃｍ２  が含んでいるオフセット量を相殺した同相出力Ｖｃｍを得ることができる。
【００３２】
上述した実施例はいずれも一例であって、本発明を限定するものではない。例えば、第１から第４の実施例ではいずれも演算増幅器を２つ用いているが、３つ以上用いてもよい。この場合には、図１に示された第１の実施例を例にとると、ｍ個（ｍは３以上）の演算増幅器の全差動出力の一方の電位Ｖｏ  ＋  １  、Ｖｏ  ＋  ２  、…、Ｖｏ  ＋  ｍ  を一方の加算器で全て加算し、あるいはこのうちの幾つかを減算（例えば、Ｖｏ  ＋  １  ＋Ｖｏ  ＋  ２  −Ｖｏ  ＋  ３  −Ｖｏ  ＋  ４  ＋…−Ｖｏ  ＋  ｍ  ）し、演算増幅器の全差動出力の他方の電位Ｖｏ  −  １  、Ｖｏ  −  ２  、…、Ｖｏ  −  ｍ  を他方の加算器で全て加算し、あるいはこのうちの幾つかを減算（例えば、Ｖｏ  −  １  ＋Ｖｏ  −  ２  −Ｖｏ  −  ３  −Ｖｏ  −  ４  ＋…−Ｖｏ  −  ｍ  ）し、それぞれの同相出力Ｖｃｍ１  、Ｖｃｍ２  、…、Ｖｃｍｍ  を全て加算して１／ｍ倍したものを出力してもよい。
【００３３】
【発明の効果】
以上説明したように、本発明のオフセット除去回路によれば、全差動出力を有する複数の演算増幅器のそれぞれの同相出力を平均化することにより、各々の同相出力に含まれていたオフセット量を相殺することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるオフセット除去回路の構成を示した回路図。
【図２】同オフセット除去回路における演算増幅器１１で同相出力を取り出すための構成を示した回路図。
【図３】本発明の第２の実施例によるオフセット除去回路の構成を示した回路図。
【図４】本発明の第３の実施例によるオフセット除去回路の構成を示した回路図。
【図５】本発明の第４の実施例によるオフセット除去回路の構成を示した回路図。
【図６】従来のオフセット除去回路の構成を示した回路図。
【符号の説明】
１１、１２、３３  演算増幅器
１〜４  外部入力端子
５〜１０  外部出力端子
１３、１５、１６  加算器
１４  乗算器
Ｒ１〜Ｒ８  抵抗
【図１】
0003601890.tif 000003
【図２】
0003601890.tif 000004
【図３】
0003601890.tif 000005
【図４】
0003601890.tif 000006
【図５】
0003601890.tif 000007
【図６】
0003601890.tif 000008