(57)【特許請求の範囲】
【請求項１】
互いに交差する方向に配設された複数のワード線および複数のビット線を有し上記ワード線とビット線の交差部に対応してそれぞれメモリセルが配置され同一行のメモリセルの選択端子は対応するワード線に接続され同一列のメモリセルの入出力端子は対応するビット線に接続されたメモリアレイと、
ロウ系アドレス信号をデコードして上記ワード線の選択信号を形成するデコーダ回路と、
該デコーダ回路によりデコードされた信号に基づいていずれかのワード線を所定のレベルに選択駆動するドライバ回路と、
上記ビット線の信号を増幅するラッチ型センスアンプ回路と、
上記メモリアレイ内のワード線が選択駆動される際に同時に選択駆動され所定の読出し信号を出力するダミーメモリセルとを具備し、
該ダミーメモリセルの読出し信号の変化によってワード線の駆動信号を非選択レベルに変化させ、
該ダミーメモリセルからの読出し信号に基づいて上記ビット線の信号を増幅する上記ラッチ型センスアンプ回路の活性化タイミングを決定することを特徴とする半導体記憶装置。
【請求項２】
上記ビット線をデータ読出し開始前に所定の電位に充電するプリチャージ手段が設けられている半導体記憶装置において、上記プリチャージ手段の制御信号を上記ダミーメモリセルからの読出し信号に基づいて有効レベルに変化させるようにし、
上記ダミーメモリセルはダミービット線に接続され、上記ダミービット線に接続されたダミーメモリセルの数は上記ビット線に接続されたメモリセルと同数であり、
上記ダミービット線には、プリチャージ手段が設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
データ読出し時に上記ダミービット線に接続された複数のダミーメモリセルのうち一つのみが選択ワード線の駆動と同時に選択駆動され、残りのダミーセルは選択駆動されないように構成し、
前記プリチャージ手段の制御信号は前記ダミービット線に設けられたプリチャージ手段も共通に制御することを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置におけるデータ読出し方式に適用して有効な技術に関し、例えばスタティックＲＡＭ（ランダム・アクセス・メモリ）のワード線選択系回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
スタティックＲＡＭのような半導体記憶装置においては、入力されたアドレス信号に対応したワード線を所定期間選択レベルに駆動して、このワード線に接続されたメモリセルからビット線に読み出された微小電位をセンスアンプで増幅して出力するように構成されている。
【０００３】
【発明が解決しようとする課題】
半導体集積回路化されたスタティックＲＡＭは、プロセスばらつきや周囲温度の変化等により素子特性が異なったり変動したりしてワード線が立ち上がってからセンスアンプにより読出しデータ信号が出力されるまでの時間（以下、読出し所要時間と称する）が異なっている。
【０００４】
そこで、従来のスタティックＲＡＭにおいては、プロセスばらつきや周囲温度の変化等により読出し所要時間が異なっても確実に正しいデータが読み出せるようにするため、予め充分なマージンを持たせたワード線駆動パルスを形成してワード線に印加したり、ビット線ＢＬ，／ＢＬをプリチャージさせるプリチャージ用ＭＯＳＦＥＴの制御信号のパルス幅もマージンを持たせた固定された値にしていた。そのため、メモリセルの選択時間が必要以上に長くなることがあり、メモリアレイの消費電力が大きいとともに、実力以上に読出しサイクル時間が長くなるＲＡＭが生じるという問題点があることが明らかとなった。
【０００５】
この発明の目的は、メモリアレイの消費電力の少ない半導体記憶装置を提供することにある。
【０００６】
この発明の他の目的は、実力に応じてデータの読出しサイクル時間が決定される半導体記憶装置を提供することにある。
【０００７】
この発明のさらに他の目的は、読出しサイクル時間に応じたランク分けを行なうことが可能な半導体記憶装置を提供することにある。
【０００８】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１０】
すなわち、メモリアレイ内のワード線が選択駆動される際に同時に選択駆動され所定の読出し信号を出力するダミーメモリセルを設け、該ダミーメモリセルの読出し信号をワード系のドライバ回路もしくはデコーダ回路に供給して読出し信号の変化によってワード線の駆動信号を非選択レベルに立ち下げるようにしたものである。
【００１１】
より具体的は、互いに交差する方向に配設された複数のワード線および複数のビット線を有し上記ワード線とビット線の交差部に対応してそれぞれメモリセルが配置され同一行のメモリセルの選択端子は対応するワード線に接続され同一列のメモリセルの入出力端子は対応するビット線に接続されたメモリアレイと、ロウ系アドレス信号をデコードして上記ワード線の選択信号を形成するデコーダ回路と、該デコーダ回路によりデコードされた信号に基づいていずれかのワード線を所定のレベルに選択駆動するドライバ回路とを備えた半導体記憶装置において、上記メモリアレイ内のワード線が選択駆動される際に同時に選択駆動され所定の読出し信号を出力するダミーメモリセルを設け、該ダミーメモリセルの読出し信号を上記ドライバ回路もしくはデコーダ回路に供給して上記読出し信号の変化によってワード線の駆動信号を非選択レベルに変化させるように構成する。
【００１２】
上記した手段によれば、プロセスばらつきや周囲温度の変化等により素子特性が異なったり変動したりしてもダミーメモリセルの読出し信号の変化によってワード線の駆動信号を非選択レベルに変化さるため、ワード線が選択レベルにされる期間が短くなって、選択メモリセルに電流が流れる時間が短くなり、メモリアレイの消費電力が低減される。
【００１３】
また、上記ビット線をデータ読出し開始前に所定の電位に充電するプリチャージ手段が設けられている場合に、上記ダミーメモリセルからの読出し信号に基づいて上記ビット線の信号を増幅するセンスアンプ回路の活性化タイミングを決定するとともに、上記プリチャージ手段の制御信号を上記ダミーメモリセルからの読出し信号に基づいて有効レベルに変化させる（立ち上げる）ようにする。これによって、選択メモリセルからデータが読み出された直後にセンスアンプを活性化させるとともに次のデータ読出しのためのビット線のプリチャージを開始させることができ、読出しサイクルを短縮することができる。その結果、実力に応じて読出しサイクル時間を決定してそのサイクル時間に合わせたアクセスを行なうことができ、これによって、この発明を適用したメモリを使用したシステムのスループットが向上する。
【００１４】
さらに、上記ダミーメモリセルは、各ビット線に接続されている正規のメモリセルの数と同一の数だけ設けるとともに、これら複数のダミーメモリセルのデータ入出力端子は共通のダミービット線に接続されるように構成し、データ読出し時に上記複数のダミーメモリセルのうち一つのみが選択ワード線の駆動と同時に選択駆動され、残りのダミーセルは選択駆動されないようにするとよい。これによって、正規のメモリセルに寄生する容量と同一の寄生容量を有するダミーメモリセルを実現しより正確なワード線の立ち下げタイミングを得ることができる。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。図１は本発明を適用したＣＭＯＳスタティックＲＡＭの一実施例を示す回路構成図である。
【００１６】
図１において、１０は複数のメモリセルＭＣがマトリックス状に配置されたメモリアレイ、１１は入力されたロウアドレス信号Ａｘをデコードして上記メモリアレイ１０内の対応するワード線ＷＬの選択信号を形成するロウアドレスデコーダ、１２はデコーダにより形成された信号に基づいてワード線を駆動するドライバ回路、１３は入力されたカラムアドレス信号Ａｙをデコードして対応するビット線上のカラム系選択スイッチＱｙ，Ｑｙ’を選択的にオンさせるカラムアドレスデコーダである。
【００１７】
特に制限されないが、この実施例では、各ワード線は上記ドライバ回路の出力端子に接続されたメインワード線ＭＷＬと、メインワード線方向に分割されて並設されたサブワード線ＳＷＬとから構成され、上記ドライバ回路１２の負荷を減らしてワード線の立ち上がりを速くすると共に、ワード線の始端側と終端側とで立ち上がり速度に差が生じないようにされている。上記サブワード線ＳＷＬは、メインワード線ＭＷＬに入力端子が接続されたインバータからなるサブドライバＳＤＲＶによってそれぞれ駆動される。
【００１８】
また、図１において、Ｑｅは上記ビット線ＢＬ，／ＢＬ間に接続され選択ワード線ＷＬの立ち上がりに呼応して変化されるイコライズ信号ＥＱによってオン、オフ制御されビット線ＢＬ，／ＢＬの電位を等しくするように機能するイコライズ用ＭＯＳＦＥＴ、Ｑｐ１，Ｑｐ２は上記ビット線ＢＬ，／ＢＬと電源電圧ＶＤＤ間に接続され上記イコライズ信号ＥＱによってオン、オフ制御されてビット線を電源電圧ＶＤＤまでプリチャージするためのプリチャージ用ＭＯＳＦＥＴである。ＤＬ，／ＤＬはカラム系選択スイッチＱｙ，Ｑｙ’を介してメモリアレイ１０内のビット線ＢＬ，／ＢＬに接続されるデータ線、ＳＡはデータ線ＤＬ，／ＤＬの電位差を増幅するラッチ型センスアンプ回路、ＤＬＴはデータ線ＤＬ，／ＤＬ上のデータを取り込んで保持するデータラッチ回路である。
【００１９】
上記センスアンプ回路ＳＡは互いに入出力端子が交差結合された一対のＣＭＯＳインバータにより構成され、この実施例においては、特に制限されないが、このセンスアンプ回路を構成する一対のＣＭＯＳインバータの共通ソース端子と接地電位端子との間に電流スイッチ用ＭＯＳＦＥＴ  Ｑｃが接続され、このＭＯＳＦＥＴ  Ｑｃが上記カラム系選択スイッチＱｙと共通の制御信号ＹＳをインバータＩＮＶ０で反転した信号／ＹＳによってオン、オフされることにより、センスアンプ回路ＳＡが活性化されたり非活性化されたりするように構成されている。
【００２０】
さらに、この実施例のスタティックＲＡＭにおいては、上記正規のメモリセルＭＣからなるメモリアレイ１０に隣接して上記ビット線方向に沿って複数のダミーメモリセルＤＭＣが配設されたダミーメモリ列が設けられ、各ダミーメモリセルＤＭＣの入出力端子はダミービット線ＤＢＬ，／ＤＢＬに接続されている。そして、いずれか一方のダミービット線（図ではＤＢＬ）にレベル検出用のインバータＩＮＶ１が接続されている。特に制限されないが、この実施例では、ダミーメモリセルＤＭＣは正規のメモリアレイ１０内の同一列に属するメモリセルＭＣと同一の数だけ設けられている。
【００２１】
また、ダミービット線ＤＢＬ，／ＤＢＬにもプリチャージＭＯＳＦＥＴ  Ｑｄｐ１，Ｑｄｐ２とイコライズ用ＭＯＳＦＥＴ  Ｑｄｅが接続され、正規のメモリアレイ１０内のプリチャージＭＯＳＦＥＴと同一の制御信号ＥＱによって制御され、ダミービット線ＤＢＬ，／ＤＢＬのプリチャージ動作を行なうように構成されている。
【００２２】
さらに、上記インバータＩＮＶ１の出力信号はドライバ回路１２内のデコーダ出力を受けるＮＯＲゲートＧ１の他方の入力端子に供給されている。また、上記ダミーメモリセルＤＭＣのうち一つのセルは、選択端子が上記ＮＯＲゲート回路Ｇ１に供給されるデコーダ出力を入力端子に受けるインバータＩＮＶ１により選択駆動されるように構成されている。この実施例では、各メインワード線ＭＷＬを駆動するドライバ回路ＤＲＶに対応してそれぞれダミーメモリセルＤＭＣを選択駆動するためのインバータからなるドライバＤＤＲＶが設けられ、各々対応するダミーメモリセルＤＭＣの選択端子に接続されている。
【００２３】
ダミーメモリセルＤＭＣは、図２に示すように、互いに入出力端子Ｎ１，Ｎ２が交差結合された一対のインバータと、各インバータの入出力端子Ｎ１，Ｎ２とビット線ＢＬ，／ＢＬにソース、ドレイン端子が接続されゲート端子がサブワード線ＳＷＬ接続された選択ＭＯＳＦＥＴ  Ｑｓ１，Ｑｓ２とにより構成される通常のメモリセルにおいて、例えば図２に×印で示すような交差結合線の一部を切断して検出側のダミービット線ＤＢＬに出力端子が接続される側のインバータの入力端子を電源電圧端子ＶＤＤに接続することにより、選択ＭＯＳＦＥＴ  Ｑｓ１がオンされたときに必ずロウレベルの信号がダミービット線ＤＢＬ上に出力されるように構成される。また他方のインバータの入力端子は接地点に接続され、交差結合線の切断により入力端子がフローティングになって貫通電流が流れるのを防止するように構成される。
【００２４】
なお、上記実施例では、各メインワード線ＭＷＬを駆動するドライバ回路ＤＲＶに対応してそれぞれダミーメモリセルＤＭＣを選択駆動するためのドライバＤＤＲＶが設けられているが、各ドライバ回路ＤＲＶに対応してそれぞれダミーメモリセルＤＭＣを選択駆動するためのドライバを設ける代わりに、上記デコーダ回路１１から出力されるデコード信号を受けるＮＯＲゲート回路を設け、このＮＯＲゲート回路によっていずれのワード線が選択されるときにも、特定の一つ（図１では１番上）のダミーメモリセルＤＭＣが選択駆動されるように構成しても良い。
【００２５】
なお、この実施例においては、カラム系選択スイッチＱｙとセンスアンプ回路の電流スイッチＱｃを同一の信号ＹＳに基づいて制御するようにしているが、別の信号によって制御するつまり若干の時間差をおいて動作させるように構成することも可能である。
【００２６】
次に、この実施例のスタティックＲＡＭの読出し動作を、図３に示されているタイムチャートを用いて説明する。
【００２７】
図１の実施例のスタティックＲＡＭの読出し動作においては、図３に示されているように、制御信号ＹＳをハイレベルにすることによってカラム系選択スイッチＱｙをオン、センスアンプ回路ＳＡを非活性化にした状態で、選択ワード線ＷＬの立ち上がりに呼応してイコライズ信号ＥＱをロウレベルにしてビット線ＢＬ，／ＢＬ間のイコライズＭＯＳＦＥＴ  ＱｅとプリチャージＭＯＳＦＥＴＱｐ１，Ｑｐ２をオフにする（タイミングｔ１）。なお、プリチャージ期間Ｔｐｃにビット線ＢＬ，／ＢＬおよびダミービット線ＤＢＬ，／ＤＢＬはＶＤＤにチャージされ、ダミービット線ＤＢＬに接続されたインバータＩＮＶ１の出力はロウレベルになり、ドライバ回路１２はデコーダ１１からの信号によってワード線を選択駆動可能な状態にされる。
【００２８】
イコライズＭＯＳＦＥＴ  ＱｅとプリチャージＭＯＳＦＥＴＱｐ１，Ｑｐ２のオフ動作により、メモリアレイ１０では選択メモリセルＭＣの記憶データに応じてビット線ＢＬ，／ＢＬの電位が開き始めるとともに、ダミーメモリセル列ではダミービット線ＤＢＬ側がロウレベルになるように電位が変化し始める。そして、ビット線ＢＬ，／ＢＬの電位がある程度開いた時（タイミングｔ２）に選択制御信号ＹＳを立ち下げてカラム系選択スイッチＱｙを閉じてセンスアンプ回路ＳＡを活性化させデータ線ＤＬ，／ＤＬの電位差を増幅するとともに、次の読出し動作の準備のためイコライズ信号ＥＱをハイレベルに変化させてイコライズＭＯＳＦＥＴ  ＱｅとプリチャージＭＯＳＦＥＴ  Ｑｐ１，Ｑｐ２をオンさせ、ビット線ＢＬ，／ＢＬを電源電圧ＶＤＤにプリチャージさせる。
【００２９】
この実施例においては、上記ダミービット線ＤＢＬの電位がインバータＩＮＶ１のしきい値よりも低くなるとインバータの出力がハイレベルに反転してＮＯＲゲートＧ１はデコーダ１１からの信号のいかんに拘らずその出力がロウレベルに変化するためワード線は非選択レベルに立ち下げられる。
【００３０】
従来は、図３に破線で示すように、ワード線立ち上げ後予め設定された時間Ｔ１を経過した時点でデコーダ１１の出力が変化されることでワード線が立ち下げられるように構成されていたため、必要以上にワード線のハイレベルの期間Ｔ１が長く、それによって選択状態のメモリセルに電流が流される時間も長く消費電力が多かったが、この実施例においては、上記ダミービット線ＤＢＬの電位がインバータＩＮＶ１のしきい値よりも低くなった時点でワード線の電位が立ち下げられるように構成されているため、ワード線の立ち下がりタイミングが従来に比べて早くなる。その結果、選択状態のメモリセルに電流が流される時間が短くなりメモリアレイの消費電力が低減される。
【００３１】
図４には、本発明を適用したＣＭＯＳスタティックＲＡＭの他の実施例の回路構成図が示されている。
【００３２】
この実施例は、図１の実施例と同様に、正規のメモリアレイ１０に隣接してダミーメモリセル列が設けられ、ダミービット線ＤＢＬに読み出された信号によってドライバ回路１２を制御してワード線の立ち下がりを早くしているのに加え、ビット線ＢＬ，／ＢＬに接続されたプリチャージ用ＭＯＳＦＥＴ  Ｑｐ１，Ｑｐ２およびイコライズ用ＭＯＳＦＥＴ  Ｑｅを制御する制御信号ＱＥと上記ダミービット線ＤＢＬに読み出された信号を検出するインバータＩＮＶ１の出力信号とを入力とするＮＯＲゲートＧ２が設けられ、このＮＯＲゲートＧ２の出力信号によって、ビット線ＢＬ，／ＢＬおよびダミービット線ＤＢＬ，／ＤＢＬにそれぞれ接続されたプリチャージ用ＭＯＳＦＥＴ  Ｑｐ１，Ｑｐ２およびイコライズ用ＭＯＳＦＥＴ  Ｑｅを制御するように構成されている。
【００３３】
また、図示しないが、上記ダミーメモリセルが接続されたダミービット線ＤＢＬ上の読出し信号を検出するインバータＩＮＶ１の出力信号は、上記カラムスイッチＱｙ，Ｑｙ’およびセンスアンプ回路ＳＡの活性化タイミングを与える制御信号ＹＳを形成するカラムアドレスデコーダ１３に供給されてセンスアンプ回路ＳＡの活性化タイミングを早くするように構成されている。
【００３４】
この実施例においては、図１の実施例と同様にワード線の立ち下がりを早くしてメモリセルの消費電力を低減できるとともに、センスアンプＳＡの活性化タイミングおよびプリチャージ用ＭＯＳＦＥＴ  Ｑｐ１，Ｑｐ２およびイコライズ用ＭＯＳＦＥＴ  Ｑｅによる次のデータの読出しのためのプリチャージ動作の開始を早くすることができる。すなわち、ダミーメモリセルＤＭＣからデータが読み出されると直ちに、正規のメモリセルの読出し信号がセンスアンプＳＡで増幅されるとともにプリチャージ用ＭＯＳＦＥＴ  Ｑｐ１，Ｑｐ２およびイコライズ用ＭＯＳＦＥＴ  Ｑｅがオンされて、ビット線ＢＬ，／ＢＬがＶＤＤにプリチャージされるため、次のアドレスを入れてワード線を立ち上げることができる。
【００３５】
また、このワード線の立ち下がりタイミングを測定することで、プロセスばらつきで各ＲＡＭの特性が異なっていても当該ＲＡＭの実力を知ることができるので、その実力に応じて読出しサイクル時間を決定することができ、これによって平均の読出しサイクル時間を従来製品に比べて短縮することができ、このＲＡＭを使用したシステムのスループットを向上させることができる。
【００３６】
さらに、各ＲＡＭの実力に応じてデータの読出しサイクル時間が決定されるため、同一のプロセスにより製造されたＲＡＭを読出しサイクル時間に応じてランク分けすることができ、それぞれ適正な価格で市場に提供することができるとともに、従来は読出しサイクル時間が許容値よりも長いため不良品としていたＲＡＭであっても低速品として低価格で市販することにより、良品率を高めることができる。
【００３７】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、ワード線をメインワード線とサブワード線とで構成しているが、サブワード線を有しない構成のメモリにも適用できることはいうまでもない。また、ダミーメモリセルから読み出されたレベルを検出するインバータＩＮＶ１の出力信号によってドライバ回路１２を制御してワード線を立ち下げるようにしているが、インバータＩＮＶ１の出力信号をロウアドレスデコーダ１１に供給してデコード出力を禁止するなどしてワード線を立ち下げるように構成しても良い。
【００３８】
更に、前記実施例では、ダミーメモリセルから読み出される信号をロウレベルすなわちデータ“０”としたが、ハイレベルすなわちデータ“１”が読み出されるように構成しても良い。また、ダミーメモリセルから読み出されるデータの固定の仕方も、ダミーメモリセルを構成するインバータの入力端子をプルアップまたはプルダウンする方式に限定されず、例えばダミーメモリセルを構成する２つのインバータの特性がアンバランスになるように設計しておいて、電源電圧を投入したときにダミーメモリセルの出力電位が必ず一方に確定されるようにする方式などが考えられる。
【００３９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＯＳスタティックＲＡＭに適用した場合について説明したが、この発明はそれに限定されるものでなく半導体メモリに広く利用することができる。
【００４０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４１】
すなわち、この発明は、実力に応じたデータの読出しサイクル時間を決定することができ、これによってシステムのスループットを向上させることができるとともに、メモリアレイの消費電力の少ない半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明を適用したＣＭＯＳスタティックＲＡＭの一実施例を示す回路構成図である。
【図２】ＣＭＯＳスタティックＲＡＭのメモリセルの構成例およびダミーメモリセルの構成方法を示す回路説明図である。
【図３】実施例のＣＭＯＳスタティックＲＡＭの読出し動作時の信号の変化を示すタイムチャートである。
【図４】本発明を適用したＣＭＯＳスタティックＲＡＭの他の実施例を示す回路構成図である。
【符号の説明】
１０  メモリアレイ
１１  ロウアドレスデコーダ
１２  ドライバ回路
１３  カラムアドレスデコーダ回路
ＭＣ  メモリセル
ＤＭＣ  ダミーメモリセル
ＳＡ    センスアンプ回路
ＤＬＴ  データラッチ回路
ＢＬ，／ＢＬ  ビット線対
ＤＬ，／ＤＬ  データ線対
Ｑｙ，Ｑｙ’  カラム系選択スイッチ
Ｑｅ，Ｑｄｅ  イコライズ用ＭＯＳＦＥＴ
Ｑｐ１，Ｑｐ２  プリチャージ用ＭＯＳＦＥＴ
【図１】
0003586856.tif 000002
【図２】
0003586856.tif 000003
【図３】
0003586856.tif 000004
【図４】
0003586856.tif 000005