(57)【特許請求の範囲】
【請求項１】
第１の第１導電型ＭＯＳトランジスタと第２の第１導電型ＭＯＳトランジスタとで差動対を構成し、２つの入力信号が前記第１の第１導電型ＭＯＳトランジスタのゲートおよび前記第２の第１導電型ＭＯＳトランジスタのゲートに印加される差動入力部と、
前記第１の第１導電型ＭＯＳトランジスタの負荷として機能し、ダイオード接続された第１の第２導電型ＭＯＳトランジスタと、前記第２の第１導電型ＭＯＳトランジスタの負荷として機能する第２の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路部と、
前記カレントミラー回路部によって駆動される出力部と、
前記差動入力部の第１の第１導電型ＭＯＳトランジスタのゲートに印加される入力信号と電源の電圧差が予め定められた閾値電圧以下となったことを検出することにより前記差動入力部が飽和状態となったことを検出する飽和検出部とを具備し、
前記飽和検出部が、
前記差動入力部に電力を供給する第１の電流源の半分の電流供給能力を有する第２および第３の電流源と、
前記差動入力部の前記第１の第１導電型ＭＯＳトランジスタに印加される入力信号がそのゲートに印加され、前記第２の電流源によって駆動される第３の第１導電型ＭＯＳトランジスタと、
前記第３の第１導電型ＭＯＳトランジスタの負荷として機能するダイオード接続された第３の第２導電型ＭＯＳトランジスタと、
前記第３の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し、前記第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタとで構成される、
ＭＯＳ演算増幅器。
【請求項２】
前記飽和検出部によって前記差動入力部が飽和状態となったおとが検出されたときに、前記出力部の出力を予め定められた論理値に固定する出力値固定部をさらに具備する請求項１に記載のＭＯＳ演算増幅器。
【請求項３】
前記飽和検出部が、
前記第１の第２導電型ＭＯＳトランジスタを流れる電流が予め定められた閾値電流以下となったことを検出することにより前記差動入力部が飽和状態となったことを検出するものである請求項１又は２に記載のＭＯＳ演算増幅器。
【請求項４】
前記飽和検出部が、
前記第３および第４の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路のミラー比によって前記閾値電流が決定されるものである請求項１に記載のＭＯＳ演算増幅器。
【請求項５】
前記飽和検出部が、
前記差動入力部に電力を供給する第１の電流源の所定倍の電流供給能力を有する第３の電流源と、
前記第１の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し、前記第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタと、で構成されるものである請求項１または２に記載のＭＯＳ演算増幅器。
【請求項６】
前記飽和検出部が、
前記第１および第４の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路のミラー比によって前記閾値電流が決定されるものである請求項５に記載のＭＯＳ演算増幅器。
【請求項７】
前記出力値固定部が、
前記飽和検出部の出力と前記出力部の出力の論理和を演算する論理和回路を具備する請求項２に記載のＭＯＳ演算増幅器。
【請求項８】
前記論理和回路が、
ワイヤードオア回路である請求項７に記載のＭＯＳ演算増幅器。
【請求項９】
前記論理値固定部が、
前記飽和検出部によって前記差動入力部の飽和が検出されたときに、前記出力部の出力論理値を“Ｈ”レベルに固定するものである請求項２に記載のＭＯＳ演算増幅器。
【請求項１０】
前記論理レベル固定部が、
前記飽和検出部によって前記差動入力部の飽和が検出されたときに、前記出力部の出力論理値を“Ｌ”レベルに固定するものである請求項２に記載のＭＯＳ演算増幅器。
【請求項１１】
前記第１導電型ＭＯＳトランジスタがＰチャンネルＭＯＳトランジスタであり、前記第２導電型ＭＯＳトランジスタがＮチャンネルＭＯＳトランジスタである請求項１から１０のいずれか１項に記載のＭＯＳ演算増幅器。
【請求項１２】
前記第１導電型ＭＯＳトランジスタがＮチャンネルＭＯＳトランジスタであり、前記第２導電型ＭＯＳトランジスタがＰチャンネルＭＯＳトランジスタである請求項１から１０のいずれか１項に記載のＭＯＳ演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ演算増幅器に係わり、特に、駆動電源の電圧と入力電圧との差電圧が小となったことを検出する機能を具備したＭＯＳ演算増幅器に関する。
【０００２】
【従来の技術】
ＭＯＳ集積回路は、バイポーラ集積回路に比較して、製造工程が簡易であるため安価である、消費電力が少ない等の長所を有するため、各種方面に広く使用されている。
図１は従来から広く使用されているＭＯＳ増幅器の回路図であって、コンパレータとして使用した場合には、第１の入力端子ＩＮ−  と第２の入力端子ＩＮ＋  に印加される電圧Ｖ−  とＶ＋  のいずれが高電圧であるかを判定し、判定結果に応じて出力端子ＯＵＴの論理レベルを“Ｈ”レベルあるいは“Ｌ”レベルに制御する。
【０００３】
即ち、ＰチャンネルＭＯＳトランジスタ（以下Ｐ）１とＰ２ならびにＰ５とはいわゆるカレントミラー回路を構成し、抵抗Ｒを流れる電流と同電流をＰ２ならびにＰ５に供給する。
Ｐ３とＰ４はいわゆる差動対を構成し、ＮチャンネルＭＯＳトランジスタ（以下Ｎ）１とＮ２はカレントミラー回路を構成する。
【０００４】
第１の入力端子ＩＮ−  に印加される電圧Ｖ−  が第２の入力端子ＩＮ＋  に印加される電圧Ｖ＋  よりも高電圧であれば、Ｐ３はＰ４より高い導通状態となり、Ｐ３およびＮ１に流れる電流はＰ４を流れる電流より多くなる。
Ｎ１とＮ２はカレントミラー回路を構成するため、Ｎ２は多くの電流を吸い込もうとするがＰ４を介して供給される電流は少ないため、Ｎ２のドレインは接地電位に近くなる。この結果、Ｎ３は遮断状態となり、出力端子ＯＵＴはＰ５によってプルアップされて“Ｈ”レベルとなる。
【０００５】
逆に、第１の入力端子ＩＮ−  に印加される電圧Ｖ−  が第２の入力端子ＩＮ＋  に印加される電圧Ｖ＋  よりも低電圧であれば、Ｐ４はＰ３より高い導通状態となり、Ｐ３およびＮ１に流れる電流はＰ４を流れる電流より少なくなる。
従って、Ｎ２のドレインはＰ４によってプルアップされて“Ｈ”レベルに近づくため、Ｎ３は導通状態となり、出力端子ＯＵＴは“Ｌ”レベルとなる。
【０００６】
上記の動作は、ＭＯＳ演算増幅器を駆動する電源の電圧ＶＣＣと第１の入力端子ＩＮ−  に印加される入力信号の電圧Ｖ−  との差が、所定の電圧ＶＧＳ以上である限り保証される。
即ち、
ＶＣＣ−Ｖ−  ＞ＶＧＳ
なお、ＶＧＳはＰ３のソース・ゲート間の降下電圧であって、例えば１Ｖである。
【０００７】
従って、Ｖ−  の最大値を３Ｖとすれば、差動対に飽和が発生しない最低電源電圧は３＋１＝４Ｖとなる。
従って、ＭＯＳコンパレータの電源電圧ＶＣＣが５Ｖのものを使用すれば、ＭＯＳ演算増幅器の動作は保証される。
【０００８】
【発明が解決しようとする課題】
しかしながら、電源電圧ＶＣＣと第１の入力端子ＩＮ−  に印加される入力信号の電圧Ｖ−  との差電圧がＶＧＳ以下に低下した場合には、ＭＯＳ演算増幅器の動作は保証されない。
上記の例においては電源電圧ＶＣＣが４Ｖ以下に低下すると、電流源として機能するＰ２のソース・ドレイン間の電圧は０Ｖ以下となるため、Ｐ２を介して差動対（Ｐ３およびＰ４）ならびに負荷であるカレントミラー回路（Ｎ１およびＮ２）に電流を供給することが不可能となる。
【０００９】
上記と等価な演算増幅器をバイポーラトランジスタで構成した場合には、差動対およびカレントミラー回路に電流が流れない状況では、出力トランジスタのベース電流が流れず出力トランジスタは遮断状態となるため、出力ＯＵＴは“Ｈ”レベルに固定される。
しかし、ＭＯＳトランジスタで構成したときは、差動対ならびに負荷であるカレントミラー回路に電流が流れない状態においては、出力素子であるＮ３のゲート電位は不定となる。
【００１０】
すると、Ｎ３の入力インピーダンスは極めて高であるため、Ｎ３のゲート端子に加わる誘導雑音によってＮ３の導通・遮断が決定され、ＭＯＳ演算増幅器の出力ＯＵＴも不安定な状態となる。
この結果ＭＯＳ演算増幅器の後段に接続される回路に悪影響を及ぼすことを回避できない。例えば、ＭＯＳ演算増幅器を電磁型回転数センサの波形成形に適用した場合に回転数センサの出力が２．５Ｖを中心に±１．５Ｖ以内の振幅であるとすると、回転数センサの正弦波状の出力は電源電圧が４Ｖ以上であれば正確にパルスに波形成形されるが、電源電圧が４Ｖ以下に低下したときには誘導雑音によって余分なパルスの反転が生じ実際より高い回転数が検出されるおそれがある。
【００１１】
本発明は上記課題に鑑みなされたものであって、電源の電圧と入力信号電圧との差が小となったことを検出することの可能なＭＯＳ演算増幅器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１の発明に係るＭＯＳ演算増幅器は、第１の第１導電型ＭＯＳトランジスタと第２の第１導電型ＭＯＳトランジスタとで差動対を構成し２つの入力信号が第１の第１導電型ＭＯＳトランジスタのゲートおよび第２の第１導電型ＭＯＳトランジスタのゲートに印加される差動入力部と、第１の第１導電型ＭＯＳトランジスタの負荷として機能しダイオード接続された第１の第２導電型ＭＯＳトランジスタと第２の第１導電型ＭＯＳトランジスタの負荷として機能する第２の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路部と、カレントミラー回路部によって駆動される出力部と、差動入力部の第１の第１導電型ＭＯＳトランジスタのゲートに印加される入力信号と電源の電圧差が予め定められた閾値電圧以下となったことを検出することにより差動入力部が飽和状態となったことを検出する飽和検出部とを具備し、飽和検出部は、差動入力部に電力を供給する第１の電流源の半分の電流供給能力を有する第２および第３の電流源と、差動入力部の第１の第１導電型ＭＯＳトランジスタに印加される入力信号がそのゲートに印加され、第２の電流源によって駆動される第３の第１導電型ＭＯＳトランジスタと、第３の第１導電型ＭＯＳトランジスタの負荷として機能するダイオード接続された第３の第２導電型ＭＯＳトランジスタと、第３の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し、第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタとで構成される。
【００１３】
第１の発明にあっては、差動対の負荷であるカレントミラー回路を構成する素子のうちダイオード接続されたＭＯＳトランジスタが接続される差動対を構成するＭＯＳトランジスタにゲートに印加される入力信号と電源の電圧差が小となったときに、演算増幅器の動作が不安定となるおそれがあるとして飽和検出部から異常診断結果が出力される。
【００１４】
第２の発明に係るＭＯＳ演算増幅器は、飽和検出部によって差動入力部が飽和状態となったことが検出されたときに出力部の出力を予め定められた論理値に固定する出力値固定部をさらに具備する。
第２の発明にあっては、飽和検出部により演算増幅器の動作が不安定となるおそれが検出されたときに、出力値固定部によりＭＯＳ演算増幅器の出力は所定の論理値に固定される。
【００１５】
第３の発明に係るＭＯＳ演算増幅器は、飽和検出部が、第１の第２導電型ＭＯＳトランジスタを流れる電流が予め定められた閾値電流以下となったことを検出することにより差動入力部が飽和状態となったことを検出する。
第４の発明に係るＭＯＳ演算増幅器は、飽和検出部が、差動入力部に電力を供給する第１の電流源の半分の電流供給能力を有する第２および第３の電流源と、差動入力部の第１の第１導電型ＭＯＳトランジスタに印加される入力信号がそのゲートに印加され第２の電流源によって駆動される第３の第１導電型ＭＯＳトランジスタと、第３の第１導電型ＭＯＳトランジスタの負荷として機能するダイオード接続された第３の第２導電型ＭＯＳトランジスタと、第３の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタと、で構成される。
【００１６】
第５の発明に係るＭＯＳ演算増幅器は、飽和検出部が、差動入力部に電力を供給する第１の電流源の半分の電流供給能力を有する第３の電流源と、第１の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタと、で構成される。
第３から第５の発明にあっては、差動対の負荷であるカレントミラー回路を構成する素子のうちダイオード接続されたＭＯＳトランジスタが接続される差動対を構成するＭＯＳトランジスタに流れる電流が所定の閾値電流以下となったことを検出することによって差動入力部が飽和状態となったか否かが判定される。
【００１７】
第６の発明に係るＭＯＳ演算増幅器は、飽和検出部が、第３および第４の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路のミラー比によって閾値電流が決定される。
第７の発明に係るＭＯＳ演算増幅器は、飽和検出部が、第１および第４の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路のミラー比によって閾値電流が決定される。
【００１８】
第６および第７の発明にあっては、電流の閾値は飽和検出部のカレントミラー回路のミラー比によって決定される。
【００１９】
【発明の実施の形態】
図２は本発明に係るＭＯＳ演算増幅器の原理図であって、図１に示すＭＯＳ演算増幅器と同一の構成を有する演算増幅部２０に対して、差動対を構成するＰ３に流れる電流が予め定められた閾値電流以下であるときに“Ｈ”レベルを出力する飽和検出部２１と、演算増幅部２０の出力ＯＵＴと飽和検出部２１の出力を論理合成して合成出力ＣＭＰＯＵＴを出力する論理合成部２２と、が追加されている。
【００２０】
即ちＰ３に電流が流れない状態が検出されたときには、本発明に係るＭＯＳ演算増幅器の出力ＣＭＰＯＵＴは演算増幅部２０の出力ＯＵＴの論理レベルに係わらず“Ｈ”レベルに固定される。
図３は本発明に係るＭＯＳ演算増幅器の第１の実施例の回路図であって、飽和検出部２１はＰ６、Ｐ７、Ｐ８、Ｎ４およびＮ５から構成され、論理合成部２２はノア素子ＮＯＲおよびインバータＩＮＶから構成されている。
【００２１】
飽和検出部２１のＰ６およびＰ７はＰ１とカレントミラー回路を構成し、ソースが電源ＶＣＣに接続されたＰ６のドレインはＰ８のソースに、Ｐ８のドレインはＮ４のドレインに接続され、Ｎ４のソースは接地されている。なお、Ｎ４はドレインとゲートとが接続されたダイオード接続となっている。さらに、Ｐ８のゲートは差動対を構成する第１のＭＯＳトランジスタＰ３のゲートに接続されている。
【００２２】
なお、Ｐ２を流れる電流が  “Ｉ”  アンペアであるときに、Ｐ６およびＰ７に流れる電流がそれぞれ  “０．５Ｉ”  アンペアとなるようにＰ６およびＰ７の素子特性を選択する。
これは差動対Ｐ３、Ｐ４が平衡状態にあるときは各素子Ｐ３およびＰ４に流れる電流はＰ２を流れる電流  “Ｉ”  アンペアの１／２となりＮ１を流れる電流は  “０．５Ｉ”  アンペアとなる。従ってＮ４を使用してＮ１に実際に流れる電流を検出するためには、Ｎ４に対する電流源の電流供給能力を  “０．５Ｉ”  アンペアに設定しておくことが必要であるからである。
【００２３】
Ｐ８のゲート電圧、即ちＰ３の入力電圧Ｖ−  とＰ８のソース・ゲート間電圧の和が電源電圧ＶＣＣ以下であるときはＰ８は導通状態となり、Ｐ８およびＮ４には  “０．５Ｉ”  アンペアの電流が流れる。
すると、Ｎ４とＮ５はカレントミラー回路を構成するので、Ｎ４とＮ５のミラー比をαとすれば、Ｎ５は  “０．５Ｉ×α”  アンペアの電流を吸い込もうとする。例えばα＝２．０とすればＮ５は  “Ｉ”  アンペアの電流を吸い込もうとする。
【００２４】
しかし、Ｐ７を介してＮ５に供給される電流は  “０．５Ｉ”  アンペアに制限されているためＮ５のドレインの電位は接地電位、即ち“Ｌ”レベルとなる。即ち、Ｎ４に電流が供給されている限り飽和検出部２１の出力であるＮ５のドレインの論理レベルＣＭＰＤＩＡＧは“Ｌ”レベルとなる。
この場合は、演算増幅部２０の出力ＯＵＴをそのまま低電圧時出力論理固定機能付きＭＯＳコンパレータの出力ＣＭＰＯＵＴとすればよい。
【００２５】
従って、本実施例においては論理合成回路２２は、演算増幅部２０の出力ＯＵＴと飽和検出部２１の出力ＣＭＰＤＩＡＧを入力とするノアゲートＮＯＲと、ノアゲートＮＯＲの出力を反転するインバータＩＮＶとで構成されている。
電源電圧ＶＣＣが低下してＮ４に流れる電流ＩＮ４が減少するとＮ５に流れる電流ＩＮ４×αも減少する。
【００２６】
そしてＩＮ４×α＞０．５Ｉであれば、Ｎ５は供給電流以上の電流を吸い込もうとするため、Ｎ５のドレインの電位は“Ｌ”レベルとなる。
逆に、ＩＮ４×α＜０．５Ｉとなれば、Ｎ５は電流を吸い込まなくなるため、Ｎ５のドレインの電位はＰ７によってプルアップされて“Ｈ”レベルとなる。
上述の例と同じくα＝２の場合には、Ｎ４に流れる電流ＩＮ４が０．５Ｉ／α＝０．２５Ｉ以下となったときに飽和検出部２１の出力ＣＭＰＤＩＡＧは“Ｌ”レベルから“Ｈ”レベルに遷移する。すると、論理合成部２２の出力ＣＭＰＯＵＴは演算増幅部２０の出力ＯＵＴに係わらず“Ｈ”レベルに固定される。
【００２７】
この固定は、Ｎ４に電流が流れている間に、即ち、演算増幅部２０が安定に動作している間に行われるため、電源電圧が低下して演算増幅部２０の動作が不安定となっても、低電圧時出力論理固定機能付きＭＯＳ演算増幅器の出力ＣＭＰＯＵＴは“Ｈ”レベルを維持する。
なお、Ｎ４とＮ５で構成されるカレントミラー回路のミラー比αは２に限られず任意の値に設定することが可能であるので、実際にＰ３に電流が流れなくなる以前に飽和検出部２１の出力ＣＭＰＤＩＡＧが“Ｌ”レベルから“Ｈ”レベルに遷移するようにすること、および、その遷移が発生するときのＰ３の電流も任意に設定することが可能となる。
【００２８】
図４は本発明に係るＭＯＳコンパレータの第２の実施例の回路図であって、第１の実施例における演算増幅部２０の出力段を論理合成部２２の一部として使用することにより全体の構成を簡略化したものである。
即ち、本実施例の論理合成部は、第１の実施例における演算増幅部２０の出力段であるＰ５およびＮ３の直列接続と、Ｎ３に並列に設置されるＮ６とから構成される。そして、Ｎ３のゲートはＮ２のドレインに接続され、Ｎ６のゲートはＮ５のドレインに接続される。
【００２９】
第１の実施例において説明したように、飽和検出部２１のＮ４に流れる電流ＩＮ４が０．５Ｉ／α以上であればＮ５のドレインは“Ｌ”レベルとなるため、Ｎ６のドレインの電位はＮ３のドレインの電位によって決定される。Ｎ３のドレインの電位は演算増幅部２０の比較結果に応じて決定されため、論理合成部２２の出力ＣＭＰＯＵＴも演算増幅部２０の比較結果に応じて決定される。
【００３０】
飽和検出部２１のＮ４に流れる電流ＩＮ４が０．５Ｉ／α以下に低下するとＮ５のドレインは“Ｈ”レベルに遷移するため、Ｎ６は導通状態となり、論理合成部２２の出力ＣＭＰＯＵＴは“Ｌ”レベルに固定される。
図５は第３の実施例の回路図、図６は第４の実施例の回路図であって、いずれも第１および第２の実施例においてＰ６、Ｐ７およびＮ４で構成される電流検出回路を演算増幅部２０の一部と共用することにより回路の簡略化を図ったものである。
【００３１】
即ち、第３および第４の実施例においては、飽和検出部２１は電源Ｖｃｃと接地の間で直列接続されたＰ７およびＮ５から構成される。そして、Ｎ５のベースは演算増幅部２０のカレントミラー回路Ｎ１およびＮ２のベースと共通に接続される。この場合はＮ１とＮ５のミラー比がαに設定される。
Ｎ５のドレインは、Ｎ１を流れる電流ＩＮ１が０．５Ｉ／α以上であれば“Ｌ”レベルとなり、０．５Ｉ／α以下に低下すると“Ｈ”レベルに反転する。
【００３２】
上記第１から第４の実施例は１つの集積回路として製造し、差動入力Ｖ−  およびＶ＋  ならびに論理合成部の出力ＣＭＰＯＵＴを外部端子とすることを想定しているが、本発明に係るＭＯＳ演算増幅器の使用目的によっては不具合を生じることとなる。
図７は、本発明に係るＭＯＳ演算増幅器をヒステリシス付きコンパレータに適用した場合の回路図であって、演算増幅器７０として上述した第１から第４の実施例に示したＭＯＳ演算増幅器が使用される。
【００３３】
即ち、ヒステリシス付コンパレータは、演算増幅器７０の出力ＣＭＰＯＵＴがスイッチ７１を制御する。スイッチ７１の第１の接点は第１の基準電圧Ｖ１  を供給する第１の基準電圧源７２に、第２の接点は第１の基準電圧源７２の基準電圧Ｖ１  より低い電圧Ｖ２  を供給する第２の基準電圧源７３に、スイッチ７１の共通接点は演算増幅器７０の第１の入力端子ＩＮ−  に接続される。
【００３４】
図８はヒステリシス付きコンパレータの動作特性図であって、縦軸に出力ＣＭＰＯＵＴを、横軸に第２の入力端子ＩＮ＋  に印加される電圧をとる。
しかしながら、図７に示すように論理合成部の出力ＣＭＰＯＵＴによってスイッチ７１を制御した場合には第２の入力端子ＩＮ＋  に印加される電圧ＶｉｎがＶ２  以上Ｖ１  以下であるときには以下のような状況が発生する。
【００３５】
即ち、演算増幅器７０を駆動する電源の電圧が低下し、第１の入力端子ＩＮ−  に印加されている第１の基準電圧Ｖ１  との差電圧が小となった場合には、出力ＣＭＰＯＵＴは例えば“Ｈ”レベルに固定される。
すると、スイッチ７１が動作し、第１の入力端子ＩＮ−  に印加される基準電圧は第２の電圧Ｖ２  に切り換えられる。
【００３６】
従って、第１の入力端子ＩＮ−  への印加電圧が低下するので、演算増幅器７０の論理固定機能の動作は解除され、電圧Ｖｉｎが第２の基準電圧Ｖ２  と比較されるが、Ｖｉｎ＞Ｖ２  であるので、第１の入力端子ＩＮ−  に印加される基準電圧は第１の電圧Ｖ１  に切り換えられる。
すると、電源電圧と第１の入力端子ＩＮ−  に印加されている第１の基準電圧Ｖ１  との差電圧は小となり、出力ＣＭＰＯＵＴは例えば“Ｈ”レベルに固定される。従って、上述の動作が繰り返され、出力ＣＭＰＯＵＴにチャタリングが発生し、動作が不安定となる。
【００３７】
上述の課題を解決するために、演算増幅部２０の出力ＯＵＴと飽和検出部２１の出力ＤＩＡＧとを集積回路から別個に出力することが必要となる。
図９は演算増幅部２０の出力端子ＯＵＴと飽和検出部２１の出力端子ＤＩＡＧとを具備した第５の実施例の回路図である。
図１０はヒステリシス付きコンパレータに第５の実施例に係る演算増幅部１００を使用した場合の回路図であって、図７に示した要素と同一の要素は同一の参照番号を使用している。
【００３８】
即ち、演算増幅部２０の出力ＯＵＴによってスイッチ７１を制御する。そして、スイッチ７１の第１の端子には第１の基準電圧源７２が、第２の端子にあ第２の基準電圧源７３が接続される。また、スイッチ７１の共通端子は第１の入力端子ＩＮ−  に接続される。
演算増幅部２０の出力ＯＵＴおよび飽和検出部２１の出力ＤＩＡＧは、本発明に係る演算増幅器とは別個の回路である論理合成回路１０１において飽和検出部２１で飽和が検出されたとき出力ＣＭＰＯＵＴを特定の論理レベルに固定することが可能となる。
【００３９】
上記実施例では、差動対をＰチャンネルＦＥＴで、差動対の負荷であるカレントミラー回路をＮチャンネルＦＥＴで構成しているが、差動対をＮチャンネルＦＥＴで、差動対の負荷であるカレントミラー回路をＰチャンネルＦＥＴで構成することも可能である。
図１１は第４の実施例と同一の構成を、差動対をＮチャンネルＦＥＴで、差動対の負荷であるカレントミラー回路をＰチャンネルＦＥＴで構成した場合の第６の実施例の回路図である。
【００４０】
【発明の効果】
第１の発明に係るＭＯＳ演算増幅器によれば、差動対の動作が飽和するおそれがあると判断されたときにその旨が出力されるため、実際に飽和が発生したときの影響を回避することが容易となる。
第２の発明に係るＭＯＳ演算増幅器によれば、差動対の動作が飽和するおそれがあると判断されたときに出力レベルが所定の論理レベルに固定されるため、実際に飽和が発生したときの不安定な出力が後段に影響を与えることが抑制される。
【００４１】
第３から５の発明に係るＭＯＳ演算増幅器によれば、差動対を構成する第１導電型ＭＯＳトランジスタのうち、差動対の負荷であるカレントミラー回路においてダイオード接続された第２導電型ＭＯＳトランジスタが接続されるトランジスタを流れる電流を検出することにより、差動対の飽和を検出することが可能となる。
【００４２】
第６および第７の発明に係るＭＯＳ演算増幅器によれば、飽和検出部を構成するカレントミラー回路のミラー比によって閾値電流を決定することが可能となる。
【図面の簡単な説明】
【図１】従来のＭＯＳ演算増幅器の回路図である。
【図２】本発明にかかるＭＯＳ演算増幅器の原理図である。
【図３】第１の実施例の回路図である。
【図４】第２の実施例の回路図である。
【図５】第３の実施例の回路図である。
【図６】第４の実施例の回路図である。
【図７】ヒステリシス付きコンパレータの回路図である。
【図８】ヒステリシス付きコンパレータの動作特性図である。
【図９】第５の実施例の回路図である。
【図１０】ヒステリシス付きコンパレータに第５の実施例に係る演算増幅部１００を使用した場合の回路図である。
【図１１】第６の実施例の回路図である。
【符号の説明】
Ｐ３，Ｐ４…差動対
Ｎ１，Ｎ２…カレントミラー回路
Ｎ３…出力トランジスタ
２１…飽和検出部
２２…論理合成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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