(57)【特許請求の範囲】
【請求項１】
（ａ）シリコン基板上にパッド層を形成する工程、
（ｂ）前記パッド層上に、化学的機械的研磨のためのストッパ層を形成する工程、
（ｃ）前記ストッパ層上に、所定のパターンを有するレジスト層を形成する工程、
（ｄ）前記レジスト層をマスクとして、前記ストッパ層の表面に対して斜めの方向から、酸素系物質を該ストッパ層にイオン注入する工程、
（ｅ）前記レジスト層をマスクとして、前記ストッパ層および前記パッド層をエッチングしてパターニングする工程、
（ｆ）前記ストッパ層をマスクとして、前記シリコン基板をエッチングし、素子分離溝を形成する工程、
（ｇ）熱酸化により、該ストッパ層の端部において、保護膜を形成する工程、
（ｈ）前記素子分離溝を充填する絶縁層を全面に形成する工程、
（ｉ）化学的機械的研磨法により、前記ストッパ層をストッパとして、前記絶縁層を平坦化する工程、
（ｊ）前記ストッパ層を除去する工程、
（ｋ）前記シリコン基板の素子が形成される領域の表面より突出した、前記絶縁層の部分と、前記保護膜とをエッチングして、トレンチ素子分離領域を形成する工程、を含み、
前記工程（ｄ）は、前記素子分離溝が形成される前記シリコン基板の上方に、前記パッド層及び前記ストッパ層が形成されている状態で行われる、半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（ｄ）における前記酸素系物質は、酸素，オゾンである、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項３】
請求項１または請求項２において、
前記工程（ｄ）における前記イオン注入の条件は、エネルギーが１５〜３０ｋｅＶ、ドーズ量が５×１０14〜５×１０15ｃｍ-2である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項４】
請求項１ないし請求項３のいずれかにおいて、
前記工程（ｄ）における、前記ストッパ層の表面と前記酸素系物質のイオンの進行方向とのなす角は、４５〜８０度である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項５】
請求項１ないし請求項４のいずれかにおいて、
前記工程（ｇ）における、前記ストッパ層を熱酸化する方法は、水蒸気の存在下で熱酸化する方法である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項６】
請求項５において、
前記工程（ｇ）における熱酸化の温度は、８００〜９５０℃である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項７】
請求項１ないし請求項４のいずれかにおいて、
前記工程（ｇ）における、前記ストッパ層を熱酸化する方法は、酸素または酸素と不活性ガスとの混合ガスの雰囲気中で熱酸化する方法である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項８】
請求項７において、
前記工程（ｇ）における熱酸化の温度は、１０００〜１１５０℃である、トレンチ素子分離領域を有する半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれかにおいて、
前記工程（ｆ）と前記工程（ｇ）との間に、前記パッド層の端部をエッチングする工程をさらに有し、
前記工程（ｇ）における前記熱酸化により、前記素子分離溝の上部のエッジ部が酸化される、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に素子分離溝を有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
近年、半導体素子、たとえばＭＯＳトランジスタの微細化に伴い、半導体素子間を分離するための領域の微細化が必要となっている。この領域の微細化を達成するため、半導体素子間の基板上に溝部（以下「トレンチ」という）を設け、このトレンチに絶縁材を充填することによって半導体素子間を分離するトレンチ素子分離技術が検討されている。この技術の一例を次に説明する。
【０００３】
図２４〜図２８は、従来のトレンチ素子分離技術を利用した、トレンチ素子分離領域１２３の形成工程を模式的に示す断面図である。
【０００４】
まず、図２４に示すように、シリコン基板１１０上に、パッド層１１２、ストッパ層１１４を順次堆積させた後、ストッパ層１１４の上に、所定のパターンのレジスト層Ｒ１０を形成し、レジスト層Ｒ１０をマスクとして、ストッパ層１１４をエッチングする。
【０００５】
次いで、図２５に示すように、レジスト層Ｒ１０をアッシング除去し、ストッパ層１１４をマスクとして、シリコン基板１１０をエッチングし、トレンチ１１６を形成する。その後、トレンチ１１６におけるシリコン基板１１０の露出面を熱酸化し、トレンチ酸化膜１１８を形成する。
【０００６】
次に、トレンチ１１６を埋め込むようにして、絶縁層１２０を全面に堆積させ、図２６に示すように、ストッパ層１１４をマスクとして、絶縁層１２０を平坦化する。次いで、ストッパ層１１４を熱りん酸を用いて除去する。
【０００７】
その後の工程において、絶縁層１２０の、シリコン基板１１０の上面のレベルより突出した部分を等方性エッチングし、図２７に示すような、トレンチ素子分離領域１２３を形成する。
【０００８】
しかし、以上のようにして、トレンチ素子分離領域１２３を形成すると、絶縁層１２０の上部の端部において、図２７に示すように、くぼみ１２５が生じる。
【０００９】
このくぼみ１２５は、図２８に示すように、くぼみ１２５におけるシリコン基板１１０および絶縁層１２０の傾斜が急峻である。その傾斜が急峻であると、ゲート電極を形成するためのゲート電極材のエッチングにおいて、そのくぼみ１２５にゲート電極材が残ってしまう。ゲート電極材がくぼみ１２５に残ると、回路のショートなどの不具合が生じる。
【００１０】
【発明が解決しようとする課題】
本発明は、トレンチ素子分離領域の絶縁層の埋め込みが良好に行われる、トレンチ素子分離領域を有する半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のトレンチ素子分離領域を有する半導体装置の製造方法は、以下の工程（ａ）〜（ｋ）を含む。
（ａ）シリコン基板の表面にパッド層を形成する工程、
（ｂ）前記パッド層の表面に、化学的機械的研磨のためのストッパ層を形成する工程、
（ｃ）前記ストッパ層の表面に、所定のパターンを有するレジスト層を形成する工程、
（ｄ）前記レジスト層をマスクとして、前記ストッパ層の表面に対して斜めの方向から、酸素系物質を該ストッパ層にイオン注入する工程、
（ｅ）前記レジスト層をマスクとして、前記ストッパ層および前記パッド層をエッチングしてパターニングする工程、
（ｆ）前記ストッパ層をマスクとして、前記シリコン基板をエッチングし、素子分離溝を形成する工程、
（ｇ）熱酸化により、該ストッパ層の端部において、保護膜を形成する工程、
（ｈ）前記素子分離溝を充填する絶縁層を全面に形成する工程、
（ｉ）化学的機械的研磨法により、前記ストッパ層をストッパとして、前記絶縁層を平坦化する工程、
（ｊ）前記ストッパ層を除去する工程、
（ｋ）前記シリコン基板の素子が形成される領域の表面のレベルより突出した、前記絶縁層の部分と、前記保護膜とをエッチングして、トレンチ素子分離領域を形成する工程。
【００１２】
本発明の特徴点は、主として以下の二つの点である。
【００１３】
（１）第１に、突出部の側面を被覆する保護膜を形成して、工程（ｋ）を行ったことである。
【００１４】
保護膜を形成することで、工程（ｋ）において、保護膜が突出部の側面を保護することにより、絶縁層の上部の端部において、くぼみが生じ難くなる。くぼみが発生するのを抑制した結果、トランジスタ特性における不具合、たとえば逆狭チャネル効果，Ｈｕｍｐを防止することができる。また、くぼみに電極材がたまらないため、ゲート電極のパターニングが良好に行われ、回路のショートを防止することができる。
【００１５】
（２）第２に、主に、工程（ｄ）と工程（ｇ）とで、保護膜を形成したことである。つまり、工程（ｄ）を付加した以外は、特別の工程を含めずに保護膜を形成したことである。このため、本発明によれば、簡便に緻密な保護膜を形成することができる。
【００１６】
前記工程（ｄ）における前記酸素系物質のイオン注入は、さらに良好な保護膜を形成する観点から、以下の条件で行われることが好ましい。
【００１７】
前記酸素系物質としては、酸素，オゾンであることが好ましい。エネルギーは、１５〜３０ｋｅＶであり、ドーズ量は５×１０１４〜５×１０１５ｃｍ−２であることが好ましい。前記ストッパ層の表面と前記酸素系物質のイオンの進行方向とのなす角は、４５〜８０度であることが望ましい。
【００１８】
前記工程（ｇ）における熱酸化する方法は、さらに良好な保護膜を形成する観点から、主として、以下の二つの熱酸化法を挙げることができる。
【００１９】
（１）第１に、水蒸気の存在下で熱酸化する方法（以下「ウエット酸化」という）である。このウエット酸化は、酸化レートが大きく、低温での酸化が可能であるため、短時間での処理時間でよいという利点を有する。ウエット酸化の熱酸化の温度は、膜厚の制御性より、８００〜９５０℃であることが好ましい。
【００２０】
（２）第２に、酸素または酸素と不活性ガスとの混合ガスの雰囲気中で熱酸化する方法（以下「ドライ酸化」という）である。このドライ酸化は、高温での酸化を必要とするが、埋め込み酸化膜の耐ウエットエッチを向上させることができ、くぼみがさらに生じ難くなるという利点を有する。ドライ酸化の熱酸化の温度は、埋め込み酸化膜の耐ウエットエッチを向上させるという観点から、１０００〜１１５０℃であることが好ましい。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２２】
（デバイスの構造）
本発明の製造方法により得られたトレンチ素子分離領域を有する半導体装置について説明する。
【００２３】
図２３は、本発明の製造方法により得られたトレンチ素子分離領域を有する半導体装置（以下「半導体装置」という）１００である。
【００２４】
図２３に示す半導体装置１００は、トレンチ素子分離領域２３、ｎ型ＭＯＳ素子８０およびｐ型ＭＯＳ素子８２を含む。
【００２５】
トレンチ素子分離領域２３は、シリコン基板１０に設けられたトレンチ１６を、絶縁層２０で充填することにより形成された領域である。トレンチ素子分離領域２３は、ＭＯＳ素子間を分離し、素子領域を画定する役割を有する。このトレンチ素子分離領域２３を境として、一方の素子領域には、ｐ型レトログレードウエル３２が形成され、他方の素子領域には、ｎ型レトログレードウエル３０が形成されている。
【００２６】
ｐ型レトログレードウエル３２上には、ｎ型ＭＯＳ素子８０が形成され、ｎ型レトログレードウエル３０上には、ｐ型ＭＯＳ素子８２が形成されている。
【００２７】
ｎ型ＭＯＳ素子８０は、ゲート酸化膜２８と、ゲート電極４６と、ｎ型不純物拡散層５０とを有する。
【００２８】
ｎ型ＭＯＳ素子８０におけるゲート酸化膜２８は、ｐ型レトログレードウエル３２上に形成されている。このゲート酸化膜２８上には、ゲート電極４６が形成されている。ゲート電極４６は、多結晶シリコン層４０と、多結晶シリコン層４０上に形成された金属シリサイド層４２とからなる。そして、ゲート酸化膜２８およびゲート電極４６の側壁を覆うようにして、サイドウォール絶縁膜７０が形成されている。
【００２９】
ｎ型不純物拡散層５０は、ソース／ドレイン領域を構成している。そしてｎ型不純物拡散層５０は、低濃度のｎ型不純物拡散層５０ａと高濃度のｎ型不純物拡散層５０ｂとからなり、ＬＤＤ構造を有している。
【００３０】
ｐ型ＭＯＳ素子８２は、ゲート酸化膜２８と、ゲート電極４６と、ｐ型不純物拡散層６０とを有する。
【００３１】
ｐ型ＭＯＳ素子８２におけるゲート酸化膜２８は、ｎ型レトログレードウエル３０上に形成されている。ゲート電極４６およびサイドウォール絶縁膜７０の詳細は、ｎ型ＭＯＳ素子８０と同様である。
【００３２】
ｐ型不純物拡散層６０は、ｐ型である以外は、ｎ型不純物拡散層５０と同様である。
【００３３】
（製造プロセス）
次に、図２３に示す半導体装置１００の製造プロセスについて説明する。図１〜図２２は、半導体装置１００の製造工程を示したものである。
【００３４】
（１）トレンチおよび保護膜の形成
まず、図１を参照しながら説明する。シリコン基板１０上に、パッド層１２を形成する。パッド層１２の材質は、たとえばＳｉＯ２  ，ＳｉＯＮなどを挙げることができる。パッド層１２がＳｉＯ２  からなる場合には、熱酸化法，ＣＶＤ法などにより形成することができ、ＳｉＯＮからなる場合には、ＣＶＤ法などにより形成することができる。パッド層１２の膜厚は、たとえば５〜２０ｎｍである。
【００３５】
次いで、パッド層１２上に、ストッパ層１４を形成する。ストッパ層１４としては、たとえば窒化シリコン層，窒化シリコン層と多結晶シリコン層または非晶質シリコン層との多層構造などを挙げることができ、その形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。ストッパ層１４は、後のＣＭＰにおけるストッパとして機能するのに十分な膜厚、たとえば５０〜１５０ｎｍの膜厚を有する。
【００３６】
ストッパ層１４の上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、トレンチ１６が形成されることになる領域の上方において、開口されている。
【００３７】
次に、図２に示すように、レジスト層Ｒ１をマスクとして、ストッパ層１４に酸素系物質を、ストッパ層１４の露出面に対して、斜めの方向からイオン注入する。このイオン注入によって、レジスト層Ｒ１の開口部におけるストッパ層１４だけではなく、レジスト層Ｒ１の下方におけるストッパ層１４の領域にも酸素系物質が注入される。酸素系物質としては、酸素，オゾンである。イオン注入の条件に関しては、エネルギーは好ましくは１５〜３０ｋｅＶ，より好ましくは２０〜２５ｋｅＶであり、ドーズ量は好ましくは５×１０１４〜５×１０１５ｃｍ−２，より好ましくは１×１０１５〜２×１０１５ｃｍ−２である。ストッパ層の露出面と酸素系物質のイオンの進行方向とのなす角は、好ましくは４５〜８０度、より好ましくは５０〜７０度である。
【００３８】
次に、図３に示すように、レジスト層Ｒ１をマスクとして、ストッパ層１４およびパッド層１２をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。ドライエッチングの場合には、エッチャントとしては、たとえば、Ｃｌ２  とＯ２  との混合ガスを挙げることができる。
【００３９】
また、ストッパ層１４の端部１４ａには、酸素系物質がイオン注入されている。
【００４０】
次に、レジスト層Ｒ１をアッシングにより除去する。次いで、図４に示すように、ストッパ層１４をマスクとして、シリコン基板１０をエッチングし、トレンチ１６を形成する。トレンチ１６の深さは、デバイスの設計で異なるが、たとえば３００〜５００ｎｍである。シリコン基板１０のエッチングは、ドライエッチングにより行うことができる。
【００４１】
図示しないが、シリコン基板１０とストッパ層１４との間に介在しているパッド層１２の端部をエッチングする。
【００４２】
次に、図５に示すように、熱酸化法により、トレンチ１６におけるシリコン基板１０の露出面を酸化し、酸化膜（以下「トレンチ酸化膜」という）１８を形成する。
【００４３】
この熱酸化において、イオン注入された酸素系物質に起因する酸素が、ストッパ層１４の端部１４ａの酸化を促進し、したがって保護膜９０が形成される。
【００４４】
さらに、パッド層１２の端部がエッチングされていることにより、この熱酸化によって、トレンチ１６を構成するシリコン基板１０の上部のエッジ部は、酸化されて、丸みを帯びる。シリコン基板１０の上部のエッジ部が丸みを帯びることによって、後述する絶縁層２０の上部の端部におけるくぼみが生じにくくなる。この熱酸化の方法は、特に限定されないが、ウエット酸化（水蒸気の存在下において熱酸化する方法），ドライ酸化（酸素または酸素と不活性ガスとの混合ガスの雰囲気中で熱酸化する方法）が好ましい。ウエット酸化は、酸化レートが大きく、低温での酸化が可能であるため、短時間での処理時間でよいという利点を有する。ドライ酸化は、高温での酸化を必要とするが、トレンチ酸化膜（埋め込み酸化膜）１８の耐ウエットエッチを向上させることができ、くぼみがさらに生じ難くなるという利点を有する。ウエット酸化の熱酸化の温度は、膜厚の制御性より、８００〜９５０℃であることが好ましく、より好ましくは９００〜９５０℃である。ドライ酸化の熱酸化の温度は、トレンチ酸化膜（埋め込み酸化膜）１８の耐ウエットエッチを向上させるという観点から、１０００〜１１５０℃であることが好ましく、より好ましくは１１００〜１１５０℃である。ドライ酸化における不活性ガスとしては、たとえばヘリウム，ネオン，アルゴン，クリプトンなどを挙げることができる。
【００４５】
図６に示すように、トレンチ１６を埋め込むようにして、絶縁層２０を全面に堆積する。絶縁層２０の膜厚は、トレンチ１６を埋め込み、少なくともストッパ層１４を覆うような膜厚、たとえば５００〜８００ｎｍである。絶縁層２０の材質は、たとえば、酸化シリコンなどからなる。絶縁層２０の堆積方法としては、たとえば高密度プラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００４６】
次に、図７に示すように、絶縁層２０をＣＭＰ法により平坦化する。この平坦化は、ストッパ層１４が露出するまで行う。つまり、ストッパ層１４をストッパとして、絶縁層２０を平坦化する。次いで、図８に示すように、ストッパ層１４をたとえば熱りん酸液を用いて除去する。
【００４７】
次いで、図９に示すように、突出部２２および保護膜９０を等方性エッチングする。このエッチングの際、突出部２２の側面は、保護膜９０によって保護され、横方向のエッチングが抑制される。その結果、絶縁層２０の上部の端部においてくぼみが生じ難くなっている。このため、絶縁層の埋め込みが良好に行われたトレンチ素子分離領域２３が形成される。エッチャントとしては、たとえばフッ酸を含むエッチャントなどを挙げることができる。このエッチングの際、パッド層１２もエッチング除去される。
【００４８】
（２）ウエルの形成
次いで、図１０に示すように、シリコン基板１０の露出面に、犠牲酸化膜２４を熱酸化法により形成する。犠牲酸化膜２４の膜厚は、たとえば１０〜２０ｎｍである。
【００４９】
続いて、犠牲酸化膜２４およびトレンチ１６を充填する絶縁層２０の表面に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、ｎウエルとなる領域の表面が露出するように開口されている。このレジスト層Ｒ２をマスクとして、リン，ヒ素などのｎ型不純物を１回もしくは複数回にわたってシリコン基板１０に注入することにより、シリコン基板１０内にｎ型レトログレードウエル３０を形成する。なお、レトログレードウエルは、シリコン基板１０の深い位置において、ウエルの不純物濃度のピークがあるウエルをいう。
【００５０】
図１１に示すように、犠牲酸化膜２４およびトレンチ１６を充填する絶縁層２０の表面に、レジスト層Ｒ３を形成する。レジスト層Ｒ３は、ｐウエルとなる領域の表面が露出するように開口されている。このレジスト層Ｒ３をマスクとして、ボロンなどのｐ型不純物を１回もしくは複数回にわたってシリコン基板１０に注入することにより、シリコン基板１０内にｐ型レトログレードウエル３２を形成する。
【００５１】
次に、図１２に示すように、犠牲酸化膜２４を、等方性エッチングする。この際、さらに突出部２２および保護膜９０がさらに残留している場合は、突出部２２および保護膜９０もまた等方性エッチングされる。エッチャントとしては、フッ酸を含むエッチャントが挙げられる。
【００５２】
（３）ゲート電極の形成
次いで、図１３に示すように、トレンチ素子分離領域２３により画定された素子領域の上に、酸化膜２６を形成する。この酸化膜２６の一部は、ゲート酸化膜２８となる。
【００５３】
図１４に示すように、絶縁層２０および酸化膜２６の上にＣＶＤ法などによって、多結晶シリコン層４０を形成する。多結晶シリコン層４０はドーピングされいる。
【００５４】
多結晶シリコン層４０の表面に、金属シリサイド層４２を形成する。金属シリサイド層４２の材質としては、タングステン，チタン，モリブデンなどのシリサイドなどが挙げられ、その形成方法としては、スタッパリング法などを挙げることができる。
【００５５】
その後、金属シリサイド層４２の表面に酸化シリコン層４４を形成する。酸化シリコン層４４の形成方法としては、たとえばＣＶＤ法などが挙げられる。
【００５６】
図１５に示すように、酸化シリコン層４４の上に、ゲート電極４６を形成したい領域を被覆するような、レジスト層Ｒ４を形成する。次いで、このレジスト層Ｒ４をマスクとして、酸化シリコン層４４をエッチングする。
【００５７】
その後、図１６に示すように、レジスト層Ｒ４をアッシングにより除去する。
【００５８】
次に、図１７に示すように、酸化シリコン層４４をマスクとして、金属シリサイド層４２および多結晶シリコン層４０をエッチングする。このようにして、多結晶シリコン層４０と金属シリサイド層４２とからなるゲート電極４６を形成する。
【００５９】
（４）ソース／ドレインの形成
図１８に示すように、ｎ型レトログレードウエル３０を覆うレジスト層Ｒ５を形成する。このレジスト層Ｒ５をマスクとして、ｐ型レトログレードウエル３２中に、リンなどをイオン注入し、ｐ型レトログレードウエル３２中に、ソース／ドレイン領域を構成する低濃度のｎ型不純物拡散層５０ａを形成する。
【００６０】
レジスト層Ｒ５を除去した後、図１９に示すように、ｐ型レトログレードウエル３２を覆うレジスト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとして、ｎ型レトログレードウエル３０中に、ボロンなどをイオン注入し、ｎ型レトログレードウエル３０中に、ソース／ドレイン領域を構成する低濃度のｐ型不純物拡散層６０ａを形成する。
【００６１】
次に、レジスト層Ｒ６を除去した後、ＣＶＤ法などによって、絶縁層（図示しない）、たとえばシリコン窒化膜，シリコン酸化膜などを全面に形成する。次いで、図２０に示すように、反応性イオンエッチングなどによって、絶縁層を異方性エッチングすることにより、サイドウォール絶縁膜７０を形成する。
【００６２】
次に、図２１に示すように、ｎ型レトログレードウエル３０を覆うレジスト層Ｒ７を形成する。このレジスト層Ｒ７と、ゲート電極４６と、サイドウォール絶縁膜７０とをマスクとして、リンなどの不純物を、ｐ型レトログレードウエル３２中にイオン注入し、高濃度のｎ型不純物拡散層５０ｂを形成する。これにより、ＬＤＤ構造のｎ型不純物拡散層５０が形成される。
【００６３】
次に、レジスト層Ｒ７を除去した後、図２２に示すように、ｐ型レトログレードウエル３２を覆うレジスト層Ｒ８を形成する。このレジスト層Ｒ８と、ゲート電極４６と、サイドウォール絶縁膜７０とをマスクとして、ボロンなどの不純物を、ｎ型レトログレードウエル３０中にイオン注入し、高濃度のｐ型不純物拡散層６０ｂを形成する。これにより、ＬＤＤ構造のｐ型不純物拡散層６０が形成される。
【００６４】
次に、レジスト層Ｒ８をアッシング除去することにより、図２３に示すような、本実施の形態に係る半導体装置１００が完成する。
【００６５】
本実施の形態において特徴的な点は、主として、以下の二つである。
【００６６】
（１）第１に、突出部２２の側面を被覆する保護膜９０を形成して、突出部２２の等方性エッチングを行ったことである。
【００６７】
保護膜９０を形成することで、突出部２２を等方性エッチングする工程において、保護膜９０が突出部２２の側面を保護することにより、絶縁層２０の上部の端部において、くぼみが生じ難くなる。くぼみが発生するのを抑制した結果、トランジスタ特性における不具合、たとえば逆狭チャネル効果，ハンプ（Ｈｕｍｐ）を防止することができる。また、たとえばゲート電極を形成する際、絶縁層２０の上部の端部において、電極材が溜まるなどの不具合が生じるのを抑制できるため、回路のショートが生じ難くなる。
【００６８】
（２）第２に、主に、ストッパ層１４に、酸素系物質をストッパ層１４の露出面に対して斜め方向にイオン注入する工程と、トレンチ１６におけるシリコン基板１０の露出面を熱酸化する工程とで、保護膜９０を形成したことである。つまり、ストッパ層１４に酸素系物質をイオン注入する工程を付加した以外は、特別の工程を含めずに保護膜９０を形成したことである。このため、本実施の形態の手法によれば、簡便に緻密な保護膜９０を形成することができる。
【００６９】
また、上記実施の形態は、本発明の要旨を越えない範囲において、種々の変更が可能である。
【図面の簡単な説明】
【図１】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図３】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図４】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図５】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図６】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図７】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図８】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図９】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１０】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１１】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１２】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１３】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１４】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１５】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１６】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１７】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１８】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図１９】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２０】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２１】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２２】実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２３】実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２４】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２５】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２６】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２７】従来例にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【図２８】図２７におけるくぼみを拡大した断面模式図である。
【符号の説明】
１０    シリコン基板
１２    パッド層
１４    ストッパ層
１６    トレンチ
１８    トレンチ酸化膜
２０    絶縁層
２２    突出部
２３    トレンチ素子分離領域
２４    犠牲酸化膜
２６    酸化膜
２８    ゲート酸化膜
３０    ｎ型のレトログレードウエル
３２    ｐ型のレトログレードウエル
４０    多結晶シリコン層
４２    金属シリサイド層
４４    酸化シリコン層
４６    ゲート電極
５０    ｎ型不純物拡散層
５０ａ  低濃度のｎ型不純物拡散層
５０ｂ  高濃度のｎ型不純物拡散層
６０    ｐ型不純物拡散層
６０ａ  低濃度のｐ型不純物拡散層
６０ｂ  高濃度のｐ型不純物拡散層
７０    サイドウォール絶縁膜
８０    ｎ型ＭＯＳ素子
８２    ｐ型ＭＯＳ素子
９０    保護膜
１００  半導体装置
【図１】
0003601334.tif 000002
【図２】
0003601334.tif 000003
【図３】
0003601334.tif 000004
【図４】
0003601334.tif 000005
【図５】
0003601334.tif 000006
【図６】
0003601334.tif 000007
【図７】
0003601334.tif 000008
【図８】
0003601334.tif 000009
【図９】
0003601334.tif 000010
【図１０】
0003601334.tif 000011
【図１１】
0003601334.tif 000012
【図１２】
0003601334.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
0003601334.tif 000017
【図１７】
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【図１８】
0003601334.tif 000019
【図１９】
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【図２０】
0003601334.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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