(57)【特許請求の範囲】
【請求項１】
第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルとを有する第１の記憶部と、
前記複数の第１の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧を印加するとともに、前記複数の第２の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第１の電圧とは異なる第２の電圧を印加する第１の選択線駆動部と、
前記複数の第３の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの第３の電圧を印加するとともに、前記複数の第４の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第３の電圧とは異なる第４の電圧を印加する第２の選択線駆動部と
を備えた記憶装置。
【請求項２】
前記第１の選択線駆動部は、
前記複数の第１の選択線のうちの前記１以上の選択線に前記第１の電圧を印加する第１の駆動部と、
前記複数の第２の選択線のうちの前記１以上の選択線に前記第２の電圧を印加する第２の駆動部と
を有し、
前記第２の選択線駆動部は、
前記複数の第３の選択線のうちの前記１以上の選択線に前記第３の電圧を印加する第３の駆動部と、
前記複数の第４の選択線のうちの前記１以上の選択線に前記第４の電圧を印加する第４の駆動部と
を有する
請求項１に記載の記憶装置。
【請求項３】
前記第１の駆動部は、前記複数の第１の選択線に対応して設けられた複数の第１のスイッチを含み、第１の選択信号に基づいて前記複数の第１のスイッチを選択的にオン状態にすることにより、前記第１の電圧を前記複数の第１の選択線のうちの前記１以上の選択線に印加する第１の電圧印加部を有し、
前記第２の駆動部は、前記複数の第２の選択線に対応して設けられた複数の第２のスイッチを含み、第２の選択信号に基づいて前記複数の第２のスイッチを選択的にオン状態にすることにより、前記第２の電圧を前記複数の第２の選択線のうちの前記１以上の選択線に印加する第２の電圧印加部を有する
請求項２に記載の記憶装置。
【請求項４】
前記第２の選択信号は、前記第１の選択信号とは別の信号である
請求項３に記載の記憶装置。
【請求項５】
前記第１の選択信号は、第１の信号を含む複数の信号を有し、
前記第２の選択信号は、前記第１の信号を含む複数の信号を有する
請求項３に記載の記憶装置。
【請求項６】
前記第１の駆動部は、前記第１の電圧印加部に前記第１の電圧を供給する第１の供給部をさらに有し、
前記第２の駆動部は、前記第２の電圧印加部に前記第２の電圧を供給する第２の供給部をさらに有する
請求項３に記載の記憶装置。
【請求項７】
前記第１の供給部は、電圧選択信号に基づいて、前記第１の選択電圧および前記第２の選択電圧のうちの一方を選択して前記第１の電圧として出力する
請求項６に記載の記憶装置。
【請求項８】
前記第１の供給部は、前記第１の選択電圧および前記第２の選択電圧のうちの固定された一方を前記第１の電圧として出力する
請求項６に記載の記憶装置。
【請求項９】
前記第３の駆動部は、前記複数の第３の選択線に対応して設けられた複数の第３のスイッチを含み、第３の選択信号に基づいて前記複数の第３のスイッチを選択的にオン状態にすることにより、前記第３の電圧を前記複数の第３の選択線のうちの前記１以上の選択線に印加する第３の電圧印加部を有し、
前記第４の駆動部は、前記複数の第４の選択線に対応して設けられた複数の第４のスイッチを含み、第４の選択信号に基づいて前記複数の第４のスイッチを選択的にオン状態にすることにより、前記第４の電圧を前記複数の第４の選択線のうちの前記１以上の選択線に印加する第４の電圧印加部を有する
請求項３に記載の記憶装置。
【請求項１０】
前記第４の選択信号は、前記第３の選択信号とは別の信号である
請求項９に記載の記憶装置。
【請求項１１】
前記第３の選択信号は、第２の信号を含む複数の信号を有し、
前記第４の選択信号は、前記第２の信号を含む複数の信号を有する
請求項９に記載の記憶装置。
【請求項１２】
前記第３の駆動部は、前記第３の電圧印加部に前記第３の電圧を供給する第３の供給部をさらに有し、
前記第４の駆動部は、前記第４の電圧印加部に前記第４の電圧を供給する第４の供給部をさらに有する
請求項９に記載の記憶装置。
【請求項１３】
前記第１の駆動部は、前記第１の電圧印加部および前記第２の選択線駆動部に前記第１の電圧を供給する第１の電圧供給部をさらに有し、
前記第２の駆動部は、前記第２の電圧印加部および前記第２の選択線駆動部に前記第２の電圧を供給する第２の電圧供給部をさらに有し、
前記第２の選択線駆動部は、第５の選択信号に基づいて、前記第１の電圧供給部から供給された前記第１の電圧および前記第２の電圧供給部から供給された前記第２の電圧を、前記第３の電圧および前記第４の電圧として、前記第３の電圧印加部および前記第４の電圧印加部に選択的に供給する第５の供給部をさらに有する
請求項９に記載の記憶装置。
【請求項１４】
前記第１の方向に延伸し、複数の第５の選択線および複数の第６の選択線を含む複数の第３の配線と、前記第２の方向に延伸し、複数の第７の選択線および複数の第８の選択線を含む複数の第４の配線と、それぞれが、前記複数の第３の配線のいずれかおよび前記複数の第４の配線のいずれかの間に挿設された複数の第２のメモリセルとを有する第２の記憶部をさらに備え、
前記複数の第８の選択線は、前記複数の第４の選択線にそれぞれ接続された
請求項２に記載の記憶装置。
【請求項１５】
前記第１の駆動部は、前記複数の第１の選択線のうちの前記１以上の選択線以外の選択線に、非選択電圧を印加し、
前記第２の駆動部は、前記複数の第２の選択線のうちの前記１以上の選択線以外の選択線に、前記非選択電圧を印加し、
前記第３の駆動部は、前記複数の第３の選択線のうちの前記１以上の選択線以外の選択線に、前記非選択電圧を印加し、
前記第４の駆動部は、前記複数の第４の選択線のうちの前記１以上の選択線以外の選択線に、前記非選択電圧を印加する
請求項２に記載の記憶装置。
【請求項１６】
前記非選択電圧は、前記第１の選択電圧および前記第２の選択電圧の間の電圧である
請求項１５に記載の記憶装置。
【請求項１７】
前記第１の駆動部は、前記複数の第１の選択線のうちの前記１以上の選択線以外の選択線をフローティングにし、
前記第２の駆動部は、前記複数の第２の選択線のうちの前記１以上の選択線以外の選択線をフローティングにし、
前記第３の駆動部は、前記複数の第３の選択線のうちの前記１以上の選択線以外の選択線をフローティングにし、
前記第４の駆動部は、前記複数の第４の選択線のうちの前記１以上の選択線以外の選択線をフローティングにする
請求項２に記載の記憶装置。
【請求項１８】
前記複数の第１の配線は、複数の第１の配線層に形成され、
前記複数の第２の配線は、１または複数の第２の配線層に形成され、
前記複数の第１の配線層、および前記１または複数の第２の配線層は、交互に積層され、
前記複数の第１の配線層において、前記複数の第１の選択線および前記複数の第２の選択線は、互いに異なる配線層に形成され、
前記複数の第１のメモリセルは、積層方向において、同じ向きに形成された
請求項１に記載の記憶装置。
【請求項１９】
前記複数の第１の配線は、複数の第１の配線層に形成され、
前記複数の第２の配線は、１または複数の第２の配線層に形成され、
前記複数の第１の配線層、および前記１または複数の第２の配線層は、交互に形成され、
前記複数の第１の配線層において、前記複数の第１の選択線および前記複数の第２の選択線は、互いに同じ配線層に形成され、
前記複数の第１のメモリセルは、積層方向において、同じ向きに配置された
請求項１に記載の記憶装置。
【請求項２０】
前記第１のメモリセルは、第１の抵抗状態と、第２の抵抗状態とを含む、複数の識別可能な抵抗状態をとりうる記憶素子を有する
請求項１に記載の記憶装置。
【請求項２１】
前記第１のメモリセルは、第１の端子と、第２の端子とを有し、
前記第１の端子に前記第１の選択電圧が印加され、前記第２の端子に前記第２の選択電圧が印加されたときに、前記記憶素子の抵抗状態は前記第１の抵抗状態に設定され、
前記第１の端子に前記第２の選択電圧が印加され、前記第２の端子に前記第１の選択電圧が印加されたときに、前記記憶素子の抵抗状態は前記第２の抵抗状態に設定される
請求項２０に記載の記憶装置。
【請求項２２】
第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルとを有する第１の記憶部に対して、
前記複数の第１の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧を印加するとともに、前記複数の第２の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第１の電圧とは異なる第２の電圧を印加し、
前記複数の第３の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの第３の電圧を印加するとともに、前記複数の第４の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第３の電圧とは異なる第４の電圧を印加する
制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、データを記憶する記憶装置、およびそのような記憶装置の制御方法に関する。
【背景技術】
【０００２】
近年、例えばフラッシュメモリに比べてより高速にデータアクセスを行うことができる、抵抗変化型メモリを用いた不揮発性メモリデバイスが注目されている。例えば、特許文献１には、複数のメモリセルに対して同じデータを同時に書き込む記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３２３９２４号公報
【発明の概要】
【０００４】
ところで、記憶装置では、例えばデータの書込動作やデータの読出動作の信頼性が高いことが望まれており、さらなる信頼性の向上が期待されている。
【０００５】
信頼性を高めることができる記憶装置および制御方法を提供することが望ましい。
【０００６】
本開示の一実施の形態における記憶装置は、第１の記憶部と、第１の選択線駆動部と、第２の選択線駆動部とを備えている。第１の記憶部は、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、それぞれが、複数の第１の配線のいずれかおよび複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルとを有するものである。第１の選択線駆動部は、複数の第１の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧を印加するとともに、複数の第２の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧とは異なる第２の電圧を印加するものである。第２の選択線駆動部は、複数の第３の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第３の電圧を印加するとともに、複数の第４の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第３の電圧とは異なる第４の電圧を印加するものである。
【０００７】
本開示の一実施の形態における制御方法は、第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、それぞれが、複数の第１の配線のいずれかおよび複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルとを有する第１の記憶部に対して、複数の第１の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧を印加するとともに、複数の第２の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧とは異なる第２の電圧を印加し、複数の第３の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第３の電圧を印加するとともに、複数の第４の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第３の電圧とは異なる第４の電圧を印加するものである。
【０００８】
本開示の一実施の形態における記憶装置および制御方法では、第１の記憶部の複数の第１の選択線のうちの１以上の選択線に、第１の電圧が印加され、複数の第２の選択線のうちの１以上の選択線に、第２の電圧が印加される。また、第１の記憶部の複数の第３の選択線のうちの１以上の選択線に、第３の電圧が印加され、複数の第４の選択線のうちの１以上の選択線に、第４の電圧が印加される。第１の電圧は、第１の選択電圧および第２の選択電圧のうちの一方の電圧に設定され、第２の電圧は、第１の選択電圧および第２の選択電圧のうちの第１の電圧とは異なる電圧に設定される。同様に、第３の電圧は、第１の選択電圧および第２の選択電圧のうちの一方の電圧に設定され、第４の電圧は、第１の選択電圧および第２の選択電圧のうちの第３の電圧とは異なる電圧に設定される。
【０００９】
本開示の一実施の形態における記憶装置および制御方法によれば、複数の第１の選択線のうちの１以上の選択線に第１の電圧を印加するとともに、複数の第２の選択線のうちの１以上の選択線に第１の電圧とは異なる第２の電圧を印加し、複数の第３の選択線のうちの１以上の選択線に第３の電圧を印加するとともに、複数の第４の選択線のうちの１以上の選択線に第３の電圧とは異なる第４の電圧を印加したので、信頼性を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態に係る記憶装置の一構成例を表すブロック図である。
【図２】第１の実施の形態に係るメモリアレイユニットの一構成例を表す構成図である。
【図３】図２に示したメモリアレイの一構成例を表す斜視図である。
【図４】図２に示したメモリセルの一構成例を表す回路図である。
【図５】図４に示した記憶素子の一特性例を表す特性図である。
【図６】図２に示した行選択線駆動部の一構成例を表す回路図である。
【図７】図２に示した列選択線駆動部の一構成例を表す回路図である。
【図８】図２に示したメモリアレイユニットにおけるセット動作の一例を表す説明図である。
【図９Ａ】図６に示した行選択線駆動部におけるセット動作の一例を表す説明図である。
【図９Ｂ】図７に示した列選択線駆動部におけるセット動作の一例を表す説明図である。
【図１０】図２に示したメモリアレイユニットにおけるリセット動作の一例を表す説明図である。
【図１１Ａ】図６に示した行選択線駆動部におけるリセット動作の一例を表す説明図である。
【図１１Ｂ】図７に示した列選択線駆動部におけるリセット動作の一例を表す説明図である。
【図１２】図２に示したメモリアレイユニットにおけるセンス動作の一例を表す説明図である。
【図１３Ａ】図６に示した行選択線駆動部におけるセンス動作の一例を表す説明図である。
【図１３Ｂ】図７に示した列選択線駆動部におけるセンス動作の一例を表す説明図である。
【図１４】比較例に係る行選択線駆動部の一構成例を表す回路図である。
【図１５】比較例に係る列選択線駆動部の一構成例を表す回路図である。
【図１６】比較例に係るメモリアレイユニットにおけるセット動作の一例を表す説明図である。
【図１７】図２に示したメモリアレイユニットにおけるセット動作の他の動作例を表す説明図である。
【図１８Ａ】図６に示した行選択線駆動部におけるセット動作の他の動作例を表す説明図である。
【図１８Ｂ】図７に示した列選択線駆動部におけるセット動作の他の動作例を表す説明図である。
【図１９】図２に示したメモリアレイユニットにおけるセット動作の他の動作例を表す説明図である。
【図２０Ａ】図６に示した行選択線駆動部におけるセット動作の他の動作例を表す説明図である。
【図２０Ｂ】図７に示した列選択線駆動部におけるセット動作の他の動作例を表す説明図である。
【図２１】比較例に係るメモリアレイユニットにおけるセット動作の他の動作例を表す説明図である。
【図２２】変形例に係る行選択線駆動部の一構成例を表す回路図である。
【図２３】変形例に係る列選択線駆動部の一構成例を表す回路図である。
【図２４】他の変形例に係る行選択線駆動部の一構成例を表す回路図である。
【図２５】他の変形例に係る列選択線駆動部の一構成例を表す回路図である。
【図２６Ａ】図２４に示した行選択線駆動部におけるセット動作の一例を表す説明図である。
【図２６Ｂ】図２５に示した列選択線駆動部におけるセット動作の一例を表す説明図である。
【図２７】他の変形例に係る行選択線駆動部の一構成例を表す回路図である。
【図２８】図２７に示した駆動部の形成領域を表す説明図である
【図２９】他の変形例に係る記憶装置の一構成例を表す構成図である。
【図３０】他の変形例に係るメモリアレイユニットの一構成例を表す構成図である。
【図３１Ａ】図３０に示した行選択線駆動部のデコーダの一構成例を表す回路図である。
【図３１Ｂ】図３０に示した行選択線駆動部の他のデコーダの一構成例を表す回路図である。
【図３２】図３１Ａに示したデコーダの一動作例を表す説明図である。
【図３３】他の比較例に係るデコーダの一構成例を表す回路図である。
【図３４】他の変形例に係る行選択線駆動部の一構成例を表す回路図である。
【図３５】他の変形例に係るメモリアレイユニットにおけるセット動作の一例を表す説明図である。
【図３６】図３４に示した行選択線駆動部におけるセット動作の一例を表す説明図である。
【図３７】他の変形例に係るメモリアレイユニットにおけるセット動作の他の動作例を表す説明図である。
【図３８】図３４に示した行選択線駆動部におけるセット動作の一例を表す説明図である。
【図３９】他の変形例に係る列選択線駆動部の一構成例を表す回路図である。
【図４０】他の変形例に係るメモリアレイユニットにおけるセット動作の一例を表す説明図である。
【図４１】図３９に示した列選択線駆動部におけるセット動作の一例を表す説明図である。
【図４２】他の変形例に係るメモリアレイユニットにおけるセット動作の他の動作例を表す説明図である。
【図４３】図３９に示した列選択線駆動部におけるセット動作の他の動作例を表す説明図である。
【図４４】第２の実施の形態に係るメモリアレイユニットの一構成例を表す構成図である。
【図４５】図４４に示したメモリアレイの一構成例を表す斜視図である。
【図４６】図４４に示した行選択線駆動部の一構成例を表す回路図である。
【図４７】図４４に示した列選択線駆動部の一構成例を表す回路図である。
【図４８】変形例に係る行選択線駆動部の一構成例を表す回路図である。
【図４９】変形例に係る列選択線駆動部の一構成例を表す回路図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（２つの記憶層Ｌ０，Ｌ１を有する例）
２．第２の実施の形態（４つの記憶層Ｌ０〜Ｌ３を有する例）
【００１２】
＜１．第１の実施の形態＞
［構成例］
図１は、一実施の形態に係る記憶装置（記憶装置１）の一構成例を表すものである。記憶装置１は、抵抗変化型の記憶素子を用いてデータを記憶する、不揮発性の記憶装置である。なお、本開示の実施の形態に係る記憶装置の制御方法は、本実施の形態により具現化されるので、併せて説明する。
【００１３】
記憶装置１は、コントローラ９９からの指示に基づいて、データの書込動作またはデータの読出動作を選択的に行うものである。このコントローラ９９は、ホスト（図示せず）からの要求に応じて、記憶装置１に対して、データの書込動作またはデータの読出動作を指示する。具体的には、コントローラ９９は、記憶装置１に対して、データの書込動作を指示する場合には、データの書き込みを指示するコマンド信号ＣＭＤ、アドレス信号ＡＤＲ、およびデータ信号ＤＴを供給する。この場合には、記憶装置１は、アドレス信号ＡＤＲが示すアドレスに、データ信号ＤＴが示すデータを書き込む。また、コントローラ９９は、記憶装置１に対して、データの読出動作を指示する場合には、データの読み出しを指示するコマンド信号ＣＭＤ、およびアドレス信号ＡＤＲを供給する。この場合には、記憶装置１は、アドレス信号ＡＤＲが示すアドレスからデータを読み出して、読み出したデータをデータ信号ＤＴとしてコントローラ９９に供給するようになっている。
【００１４】
記憶装置１は、インタフェース回路ＩＦと、複数のバンクＢＫ（この例では４つのバンクＢＫ１〜ＢＫ４）とを備えている。複数のバンクＢＫのそれぞれは、複数のメモリアレイユニットＭＡＵと、マイクロコントローラＭＣＯＮとを有している。記憶装置１は、この例では、１枚の半導体基板に形成された、いわゆる半導体メモリダイである。
【００１５】
インタフェース回路ＩＦは、コントローラ９９と通信を行うとともに、各バンクＢＫのマイクロコントローラＭＣＯＮを調停するものである。
【００１６】
各バンクＢＫにおいて、複数のメモリアレイユニットＭＡＵのそれぞれは、後述するように、複数のメモリセルＭＣを含むメモリアレイＭＡを有するものである。複数のメモリアレイユニットＭＡＵは、半導体基板においてマトリクス状に配置されている。各メモリアレイユニットＭＡＵは、２ビット単位でアクセス可能に構成されたものである。マイクロコントローラＭＣＯＮは、インタフェース回路ＩＦからの制御信号に基づいて、複数のメモリアレイユニットＭＡＵの動作を制御するものである。マイクロコントローラＭＣＯＮは、各メモリアレイユニットＭＡＵにアクセスする際、２ビット単位でアクセスすることができるようになっている。
【００１７】
例えば、各メモリアレイユニットＭＡＵの記憶容量を８Ｍビットとし、各バンクＢＫにメモリアレイユニットＭＡＵを約千個（１ｋ＝３２×３２）設けた場合には、各バンクＢＫの記憶容量は約８Ｇビットとなる。よって、この例では、記憶装置１の記憶容量を、３２Ｇビットにすることができる。この場合、例えば、コントローラ９９は、２ｋビット単位で記憶装置１にアクセスすることができる。インタフェース回路ＩＦは、このコントローラ９９からの指示に基づいて、１アクセスに対して１つのバンクＢＫを選択する。選択されたバンクＢＫのマイクロコントローラＭＣＯＮは、１ｋ個のメモリアレイユニットＭＡＵのそれぞれに対して２ビット単位でアクセスする。このようにして、コントローラ９９は、記憶装置１に対して２ｋビット単位でデータを書き込み、または記憶装置１から２ｋビット単位でデータを読み出すことができるようになっている。
【００１８】
図２は、メモリアレイユニットＭＡＵの一構成例を表すものである。メモリアレイユニットＭＡＵは、メモリアレイＭＡと、アレイ駆動部ＡＤとを有している。この例では、説明の便宜上、メモリアレイユニットＭＡＵの記憶容量を３２ビットにしている。
【００１９】
メモリアレイＭＡは、複数の行選択線ＲＬ（この例では８本の行選択線ＲＬ０〜ＲＬ７）と、複数の列選択線ＣＬ（この例では４本の列選択線ＣＬ０〜ＣＬ３）と、複数のメモリセルＭＣ（この例では３２個のメモリセルＭＣ０〜ＭＣ３１）とを有している。行選択線ＲＬ０〜ＲＬ７の一端および列選択線ＣＬ０〜ＣＬ３の一端はアレイ駆動部ＡＤに接続される。メモリセルＭＣ０〜ＭＣ３１は、図２において、行選択線ＲＬ０〜ＲＬ７と列選択線ＣＬ０〜ＣＬ３との間の３２個の交点に対応して設けられている。
【００２０】
なお、この例では、８本の行選択線ＲＬ０〜ＲＬ７および４本の列選択線ＣＬ０〜ＣＬ３を設けることにより、３２（＝８×４）個のメモリセルＭＣを形成した。例えば、上述したように、メモリアレイユニットＭＡＵの記憶容量を８Ｍビットにする場合には、例えば、４ｋ本の行選択線ＲＬと、２ｋ本の列選択線ＣＬとを形成することにより、８Ｍ（＝２ｋ×４ｋ）個のメモリセルＭＣを形成することができる。
【００２１】
図３は、メモリアレイＭＡの一構成例を表すものである。メモリアレイＭＡは、いわゆるクロスポイント型のメモリアレイである。行選択線ＲＬ０〜ＲＬ７は、半導体の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するように形成される。また、列選択線ＣＬ０〜ＣＬ３は、このＸＹ面内において、Ｙ方向に延伸するように形成される。行選択線ＲＬ０〜ＲＬ３は、同じ層に形成され、その上の層に列選択線ＣＬ０〜ＣＬ３が形成される。そして、列選択線ＣＬ０〜ＣＬ３が形成された層の上の層に、行選択線ＲＬ４〜ＲＬ７が形成される。このように、メモリアレイＭＡでは、行選択線ＲＬが形成された層と、列選択線ＣＬが形成された層とが、交互に配置される。
【００２２】
４本の行選択線ＲＬ０〜ＲＬ３が形成された層と４本の列選択線ＣＬ０〜ＣＬ３が形成された層との間の記憶層Ｌ０には、１６（＝４×４）個のメモリセルＭＣ（ＭＣ０〜ＭＣ１５）が形成されている。同様に、４本の列選択線ＣＬ０〜ＣＬ３が形成された層と４本の行選択線ＲＬ４〜ＲＬ７が形成された層との間の記憶層Ｌ１には、１６（＝４×４）個のメモリセルＭＣ（ＭＣ１６〜ＭＣ３１）が形成されている。
【００２３】
図４は、メモリセルＭＣの一構成例を表すものである。メモリセルＭＣは、記憶素子ＶＲと、選択素子ＳＥと、端子ＴＵ，ＴＬとを有している。
【００２４】
記憶素子ＶＲは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態ＲＳが変化するものである。言い換えれば、記憶素子ＶＲは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態ＲＳが変化するようになっている。記憶素子ＶＲは、例えば、イオン源層および抵抗変化層が積層されたものを用いることができる。記憶素子ＶＲの一端は、メモリセルＭＣの端子ＴＵに接続され、他端は選択素子ＳＥの一端に接続される。
【００２５】
図５は、記憶素子ＶＲの抵抗値の分布を模式的に表すものである。記憶素子ＶＲは、識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）を取り得る。この例では、高抵抗状態ＨＲＳは、データ“０”に対応づけられ、低抵抗状態ＬＲＳは、例えば、データ“１”に対応づけられている。すなわち、記憶素子ＶＲは、１ビットのデータを記憶する記憶素子として機能する。以下、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化させることを“セット”と呼び、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化させることを“リセット”と呼ぶ。
【００２６】
選択素子ＳＥ（図４）は、双方向ダイオード特性を有するものである。具体的には、選択素子ＳＥは、両端間に印加される電圧の電圧差の絶対値が所定の電圧差よりも大きい場合に導通状態（オン状態）になり、電圧差の絶対値が所定の電圧差よりも小さい場合に非導通状態（オフ状態）になるものである。選択素子ＳＥの一端は記憶素子ＶＲの他端に接続され、他端はメモリセルＭＣの端子ＴＬに接続される。
【００２７】
端子ＴＵは、そのメモリセルＭＣが形成された記憶層の上の選択線に接続される端子であり、端子ＴＬは、そのメモリセルＭＣが形成された記憶層の下の選択線に接続される端子である。具体的には、図３に示したように、記憶層Ｌ０に形成されたメモリセルＭＣ（メモリセルＭＣ０〜ＭＣ１５）では、端子ＴＵは、列選択線ＣＬ０〜ＣＬ３のいずれかに接続され、端子ＴＬは、行選択線ＲＬ０〜ＲＬ３のいずれかに接続される。同様に、記憶層Ｌ１に形成されたメモリセルＭＣ（メモリセルＭＣ１６〜ＭＣ３１）では、端子ＴＵは、行選択線ＲＬ４〜ＲＬ７のいずれかに接続され、端子ＴＬは、列選択線ＣＬ０〜ＣＬ３のいずれかに接続される。上述したように、端子ＴＵは記憶素子ＶＲの一端に接続され、端子ＴＬは選択素子ＳＥの他端に接続される。言い換えれば、メモリセルＭＣでは、図３に示したように、記憶層Ｌ０，Ｌ１のうちのどちらに形成されているかに関わらず、記憶素子ＶＲが選択素子ＳＥの上層に形成されるようになっている。
【００２８】
このように、記憶装置１では、各記憶層において、積層の順番が同じであるため、コストを削減することができるとともに、品質を高めることができる。すなわち、例えば、記憶層Ｌ０では記憶素子ＶＲを選択素子ＳＥの上層に形成し、記憶層Ｌ１では選択素子ＳＥを記憶素子ＶＲの上層に形成した場合には、製造工程が複雑になるおそれがあり、また、記憶層Ｌ０に形成されたメモリセルＭＣの特性と記憶層Ｌ１に形成されたメモリセルＭＣの特性との間に特性差が生じるおそれがある。一方、記憶装置１では、各記憶層において、積層の順番を同じにしたので、製造工程をシンプルにすることができるため、コストを削減することができる。また、記憶層Ｌ０に形成されたメモリセルＭＣの特性と記憶層Ｌ１に形成されたメモリセルＭＣの特性との間の特性差を抑えることができるため、品質を高めることができるようになっている。
【００２９】
アレイ駆動部ＡＤ（図２）は、マイクロコントローラＭＣＯＮからの指示に基づいて、行選択線ＲＬ０〜ＲＬ７、および列選択線ＣＬ０〜ＣＬ３に対して選択的に電圧を印加することにより、メモリセルＭＣに対してデータを書き込み、あるいはメモリセルＭＣからデータを読み出すものである。
【００３０】
アレイ駆動部ＡＤは、セット動作ＯＰ１またはリセット動作ＯＰ２を行うことにより、メモリセルＭＣにデータを書き込む。また、アレイ駆動部ＡＤは、センス動作ＯＰ３を行うことにより、メモリセルＭＣに記憶されたデータを読み出す。
【００３１】
具体的には、アレイ駆動部ＡＤは、記憶層Ｌ０に形成されたメモリセルＭＣ０〜ＭＣ１５のうちのあるメモリセルＭＣに対してセット動作ＯＰ１を行う場合には、そのメモリセルＭＣに係る列選択線ＣＬに選択電圧Ｖpset（例えば６Ｖ）を印加するとともに、そのメモリセルＭＣに係る行選択線ＲＬに選択電圧Ｖnset（例えば０Ｖ）を印加することにより、そのメモリセルＭＣを選択する。また、アレイ駆動部ＡＤは、記憶層Ｌ１に形成されたメモリセルＭＣ１６〜ＭＣ３１のうちのあるメモリセルＭＣに対してセット動作ＯＰ１を行う場合には、そのメモリセルＭＣに係る行選択線ＲＬに選択電圧Ｖpset（例えば６Ｖ）を印加するとともに、そのメモリセルＭＣに係る列選択線ＣＬに選択電圧Ｖnset（例えば０Ｖ）を印加することにより、そのメモリセルＭＣを選択する。選択されたメモリセルＭＣでは、図４に示したように、端子ＴＵにおける電圧が端子ＴＬにおける電圧よりも高くなり、選択素子ＳＥがオン状態になり、端子ＴＵから端子ＴＬにセット電流Ｉsetが流れることにより、記憶素子ＶＲがセットされる。
【００３２】
また、アレイ駆動部ＡＤは、記憶層Ｌ０に形成されたメモリセルＭＣ０〜ＭＣ１５のうちのあるメモリセルＭＣに対してリセット動作ＯＰ２を行う場合には、そのメモリセルＭＣに係る列選択線ＣＬに選択電圧Ｖnrst（例えば０Ｖ）を印加するとともに、そのメモリセルＭＣに係る行選択線ＲＬに選択電圧Ｖprst（例えば６Ｖ）を印加することにより、そのメモリセルＭＣを選択する。また、アレイ駆動部ＡＤは、記憶層Ｌ１に形成されたメモリセルＭＣ１６〜ＭＣ３１のうちのあるメモリセルＭＣに対してリセット動作ＯＰ２を行う場合には、そのメモリセルＭＣに係る行選択線ＲＬに選択電圧Ｖnrst（例えば０Ｖ）を印加するとともに、そのメモリセルＭＣに係る列選択線ＣＬに選択電圧Ｖprst（例えば６Ｖ）を印加することにより、そのメモリセルＭＣを選択する。選択されたメモリセルＭＣでは、図４に示したように、端子ＴＬにおける電圧が端子ＴＵにおける電圧よりも高くなり、選択素子ＳＥがオン状態になり、端子ＴＬから端子ＴＵにリセット電流Ｉrstが流れることにより、記憶素子ＶＲがリセットされる。
【００３３】
また、アレイ駆動部ＡＤは、記憶層Ｌ０に形成されたメモリセルＭＣ０〜ＭＣ１５のうちのあるメモリセルＭＣに対してセンス動作ＯＰ３を行う場合には、そのメモリセルＭＣに係る列選択線ＣＬに選択電圧Ｖpsns（例えば５Ｖ）を印加するとともに、そのメモリセルＭＣに係る行選択線ＲＬに選択電圧Ｖnsns（例えば１Ｖ）を印加することにより、そのメモリセルＭＣを選択する。また、アレイ駆動部ＡＤは、記憶層Ｌ１に形成されたメモリセルＭＣ１６〜ＭＣ３１のうちのあるメモリセルＭＣに対してセンス動作ＯＰ３を行う場合には、そのメモリセルＭＣに係る行選択線ＲＬに選択電圧Ｖpsns（例えば５Ｖ）を印加するとともに、そのメモリセルＭＣに係る列選択線ＣＬに選択電圧Ｖnsns（例えば１Ｖ）を印加することにより、そのメモリセルＭＣを選択する。選択されたメモリセルＭＣでは、図４に示したように、端子ＴＵにおける電圧が端子ＴＬにおける電圧よりも高くなり、端子ＴＵから端子ＴＬにセンス電流Ｉsnsが流れる。そして、センスアンプ２４Ａ，２４Ｂ（後述）が、このメモリセルＭＣにおいて発生する電圧を検出することにより、記憶素子ＶＲの抵抗状態ＲＳを判別する。センス動作ＯＰ３では、例えばセット動作ＯＰ１に比べて、端子ＴＵにおける電圧と端子ＴＬにおける電圧の電圧差が小さいので、選択素子ＳＥが十分にオン状態にならないため、記憶素子ＶＲはセットされない。その結果、センス動作ＯＰ３では、記憶素子ＶＲの抵抗状態ＲＳが維持されるようになっている。
【００３４】
また、アレイ駆動部ＡＤは、メモリセルＭＣ０〜ＭＣ３１のうちのあるメモリセルＭＣに対して、セット動作ＯＰ１、リセット動作ＯＰ２、およびセンス動作ＯＰ３のいずれも行わない場合には、そのメモリセルＭＣに係る行選択線ＲＬに非選択電圧Ｖinh（例えば３Ｖ）を印加するとともに、そのメモリセルＭＣに係る列選択線ＣＬに非選択電圧Ｖinh（例えば３Ｖ）を印加する。これにより、そのメモリセルＭＣでは、端子ＴＵ，ＴＬにおける電圧が互いに等しくなり、選択素子ＳＥはオフ状態になり、電流はほとんど流れない。その結果、このメモリセルＭＣでは、記憶素子ＶＲの抵抗状態ＲＳが維持されるようになっている。
【００３５】
アレイ駆動部ＡＤは、行選択線駆動部２０と、列選択線駆動部３０とを有している。行選択線駆動部２０は、マイクロコントローラＭＣＯＮからの指示に基づいて、行選択線ＲＬ０〜ＲＬ７に対して選択的に電圧を印加するものである。列選択線駆動部３０は、マイクロコントローラＭＣＯＮからの指示に基づいて、列選択線ＣＬ０〜ＣＬ３に対して選択的に電圧を印加するものである。以下に、行選択線駆動部２０および列選択線駆動部３０について、詳細に説明する。
【００３６】
（行選択線駆動部２０）
図６は、行選択線駆動部２０の一構成例を表すものである。行選択線駆動部２０は、電圧選択回路２１Ａ，２１Ｂと、電流制限（コンプライアンス）回路２２Ａ，２２Ｂと、デコーダ２３Ａ，２３Ｂと、センスアンプ２４Ａ，２４Ｂとを有している。また、行選択線駆動部２０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset，Ｖgrrst，Ｖgrsns，Ｖgr0〜Ｖgr7に基づいて、これらの論理信号の反転信号である論理信号Ｖgrsetb，Ｖgrrstb，Ｖgrsns，Ｖgr0b〜Ｖgr7bをそれぞれ生成する反転回路をも有している。電圧選択回路２１Ａ、電流制限回路２２Ａ、デコーダ２３Ａ、およびセンスアンプ２４Ａは、駆動部２０Ａを構成し、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ２３Ｂ、およびセンスアンプ２４Ｂは、駆動部２０Ｂを構成している。
【００３７】
電圧選択回路２１Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset，Ｖgrrst，Ｖgrsnsに基づいて、選択電圧Ｖnset，Ｖprst，Ｖnsnsのうちのいずれかを出力するものである。電圧選択回路２１Ａは、トランジスタ２０１〜２０３を有している。トランジスタ２０１，２０３は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、トランジスタ２０２は、Ｐ型のＭＯＳトランジスタである。トランジスタ２０１のゲートには論理信号Ｖgrsetが供給され、ソースには選択電圧Ｖnset（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ａに接続される。トランジスタ２０２のゲートには論理信号Ｖgrrstの反転信号である論理信号Ｖgrrstbが供給され、ソースには選択電圧Ｖprst（例えば６Ｖ）が供給され、ドレインはノードＮ２１に接続される。トランジスタ２０３のゲートには論理信号Ｖgrsnsが供給され、ソースには選択電圧Ｖnsns（例えば１Ｖ）が供給され、ドレインはノードＮ２１に接続される。
【００３８】
電圧選択回路２１Ａは、セット動作ＯＰ１において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgrsetに基づいて選択電圧Ｖnset（例えば０Ｖ）を出力する。また、電圧選択回路２１Ａは、リセット動作ＯＰ２において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgrrstに応じた低レベルの論理信号Ｖgrrstbに基づいて選択電圧Ｖprst（例えば６Ｖ）を出力する。また、電圧選択回路２１Ａは、センス動作ＯＰ３において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgrsnsに基づいて選択電圧Ｖnsns（例えば１Ｖ）を出力するようになっている。
【００３９】
電流制限回路２２Ａは、マイクロコントローラＭＣＯＮから供給された信号Ｖpcmp，Ｖncmpに基づいて、電圧選択回路２１Ａとデコーダ２３Ａとの間に流れる電流の電流値を制限するものである。電流制限回路２２Ａは、トランジスタ２０４，２０５を有している。トランジスタ２０４は、Ｐ型のＭＯＳトランジスタであり、トランジスタ２０５は、Ｎ型のＭＯＳトランジスタである。トランジスタ２０４のゲートには信号Ｖpcmpが供給され、ソースはノードＮ２１Ａに接続され、ドレインはノードＮ２３Ａに接続される。トランジスタ２０５のゲートには信号Ｖncmpが供給され、ソースはノードＮ２１Ａに接続され、ドレインはノードＮ２３Ａに接続される。
【００４０】
電流制限回路２２Ａは、セット動作ＯＰ１において、電圧選択回路２１Ａが選択電圧Ｖnset（例えば０Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖncmpに基づいて、デコーダ２３Ａから電圧選択回路２１Ａへ流れる電流の電流値が所定の電流値（例えば１０ｕＡ）以下になるように制限する。また、電流制限回路２２Ａは、リセット動作ＯＰ２において、電圧選択回路２１Ａが選択電圧Ｖprst（例えば６Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給された低レベルの信号Ｖpcmpに基づいて、電流を制限しないように動作する。また、電流制限回路２２Ａは、センス動作ＯＰ３において、電圧選択回路２１Ａが選択電圧Ｖnsns（例えば１Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖncmpに基づいて、デコーダ２３Ａから電圧選択回路２１Ａへ流れる電流の電流値が所定の電流値（例えば１ｕＡ）以下になるように制限するようになっている。
【００４１】
デコーダ２３Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr0〜Ｖgr3に基づいて、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧を、行選択線ＲＬ０〜ＲＬ３に選択的に印加するものである。デコーダ２３Ａは、トランジスタ２０６〜２１３を有している。トランジスタ２０６〜２１３は、Ｎ型のＭＯＳトランジスタである。トランジスタ２０６のゲートには論理信号Ｖgr0が供給され、ソースはノードＮ２３Ａに接続され、ドレインはトランジスタ２０７のドレインおよび行選択線ＲＬ０に接続される。トランジスタ２０７のゲートには論理信号Ｖgr0の反転信号である論理信号Ｖgr0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２０６のドレインおよび行選択線ＲＬ０に接続される。トランジスタ２０８のゲートには論理信号Ｖgr1の反転信号である論理信号Ｖgr1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２０９のドレインおよび行選択線ＲＬ１に接続される。トランジスタ２０９のゲートには論理信号Ｖgr1が供給され、ソースはノードＮ２３Ａに接続され、ドレインはトランジスタ２０８のドレインおよび行選択線ＲＬ１に接続される。トランジスタ２１０のゲートには論理信号Ｖgr2が供給され、ソースはノードＮ２３Ａに接続され、ドレインはトランジスタ２１１のドレインおよび行選択線ＲＬ２に接続される。トランジスタ２１１のゲートには論理信号Ｖgr2の反転信号である論理信号Ｖgr2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２１０のドレインおよび行選択線ＲＬ２に接続される。トランジスタ２１２のゲートには論理信号Ｖgr3の反転信号である論理信号Ｖgr3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２１３のドレインおよび行選択線ＲＬ３に接続される。トランジスタ２１３のゲートには論理信号Ｖgr3が供給され、ソースはノードＮ２３Ａに接続され、ドレインはトランジスタ２１２のドレインおよび行選択線ＲＬ３に接続される。
【００４２】
センスアンプ２４Ａは、マイクロコントローラＭＣＯＮから供給された信号Ｖsaenに基づいて、メモリセルＭＣの抵抗状態ＲＳを判定するものである。センスアンプ２４Ａは、差動アンプを構成するものである。センスアンプ２４Ａは、トランジスタ２１４〜２１８を有している。トランジスタ２１４〜２１６は、Ｎ型のＭＯＳトランジスタであり、トランジスタ２１７，２１８は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１４のゲートには信号Ｖsaenが供給され、ドレインはトランジスタ２１５，２１６のソースに接続され、ソースには電圧Ｖssが供給される。このトランジスタ２１４は、差動アンプの電流源として機能する。トランジスタ２１５のゲートには電圧Ｖrefが供給され、ドレインはトランジスタ２１７のドレインに接続され、ソースはトランジスタ２１６のソースおよびトランジスタ２１４のドレインに接続される。トランジスタ２１６のゲートはノードＮ２３Ａに接続され、ドレインはトランジスタ２１８のドレインおよびトランジスタ２１７，２１８のゲートに接続され、ソースはトランジスタ２１５のソースおよびトランジスタ２１４のドレインに接続される。トランジスタ２１５，２１６は、差動アンプの差動対トランジスタとして機能する。トランジスタ２１７のゲートはトランジスタ２１８のゲートおよびトランジスタ２１６，２１８のドレインに接続され、ソースには電圧Ｖppが供給され、ドレインはトランジスタ２１５のドレインに接続される。トランジスタ２１８のゲートはトランジスタ２１７のゲートおよびトランジスタ２１６，２１８のドレインに接続され、ソースには電圧Ｖppが供給され、ドレインはトランジスタ２１７，２１８のゲートおよびトランジスタ２１６のドレインに接続される。トランジスタ２１７，２１８は、差動アンプの能動負荷として機能する。
【００４３】
センスアンプ２４Ａは、センス動作ＯＰ３において、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖsaenに基づいて、トランジスタ２１４が電流源として機能し、ノードＮ２３Ａにおける電圧と電圧Ｖrefとを比較することにより信号ＳＡout0を生成する。そして、センスアンプ２４Ａは、この信号ＳＡout0をマイクロコントローラＭＣＯＮに供給する。また、センスアンプ２４Ａは、センス動作ＯＰ３を行わない場合には、マイクロコントローラＭＣＯＮから供給された低レベルである信号Ｖsaenに基づいて、トランジスタ２１４がオフ状態になる。これにより、センスアンプ２４Ａは消費電力を低減することができるようになっている。
【００４４】
電圧選択回路２１Ｂは、電圧選択回路２１Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset，Ｖgrrst，Ｖgrsnsに基づいて、選択電圧Ｖpset，Ｖnrst，Ｖpsnsのうちのいずれかを出力するものである。電圧選択回路２１Ｂは、トランジスタ２２１〜２２３を有している。トランジスタ２２１，２２３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ２２２は、Ｎ型のＭＯＳトランジスタである。トランジスタ２２１のゲートには論理信号Ｖgrsetの反転信号である論理信号Ｖgrsetbが供給され、ソースには選択電圧Ｖpset（例えば６Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。トランジスタ２２２のゲートには論理信号Ｖgrrstが供給され、ソースには選択電圧Ｖnrst（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。トランジスタ２２３のゲートには論理信号Ｖgrsnsの反転信号である論理信号Ｖgrsnsbが供給され、ソースには選択電圧Ｖpsns（例えば５Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。
【００４５】
電圧選択回路２１Ｂは、セット動作ＯＰ１において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgrsetに応じた低レベルの論理信号Ｖgrsetbに基づいて選択電圧Ｖpset（例えば６Ｖ）を出力する。また、電圧選択回路２１Ｂは、リセット動作ＯＰ２において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgrrstに基づいて選択電圧Ｖnrst（例えば０Ｖ）を出力する。また、電圧選択回路２１Ｂは、センス動作ＯＰ３において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgrsnsに応じた低レベルの論理信号Ｖgrsnsbに基づいて選択電圧Ｖpsns（例えば５Ｖ）を出力するようになっている。
【００４６】
電流制限回路２２Ｂは、電流制限回路２２Ａと同様に、マイクロコントローラＭＣＯＮから供給された信号Ｖpcmp，Ｖncmpに基づいて、電圧選択回路２１Ｂとデコーダ２３Ｂとの間に流れる電流の電流値を制限するものである。電流制限回路２２Ｂの構成は、電流制限回路２２Ａの構成と同様である。電流制限回路２２Ｂは、トランジスタ２２４，２２５を有している。トランジスタ２２４，２２５は、電流制限回路２２Ａのトランジスタ２０４，２０５にそれぞれ対応している。
【００４７】
電流制限回路２２Ｂは、セット動作ＯＰ１において、電圧選択回路２１Ｂが選択電圧Ｖpset（例えば６Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖpcmpに基づいて、電圧選択回路２１Ｂからデコーダ２３Ｂへ流れる電流の電流値が所定の電流値（例えば１０ｕＡ）以下になるように制限する。また、電流制限回路２２Ｂは、リセット動作ＯＰ２において、電圧選択回路２１Ｂが選択電圧Ｖnrst（例えば０Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給された高レベルの信号Ｖncmpに基づいて、電流を制限しないように動作する。また、電流制限回路２２Ｂは、センス動作ＯＰ３において、電圧選択回路２１Ｂが選択電圧Ｖpsns（例えば５Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖpcmpに基づいて、電圧選択回路２１Ｂからデコーダ２３Ｂへ流れる電流の電流値が所定の電流値（例えば１ｕＡ）以下になるように制限するようになっている。
【００４８】
デコーダ２３Ｂは、デコーダ２３Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr4〜Ｖgr7に基づいて、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧を、行選択線ＲＬ４〜ＲＬ７に選択的に印加するものである。デコーダ２３Ｂは、トランジスタ２２６〜２３３を有している。トランジスタ２２６〜２３３は、Ｎ型のＭＯＳトランジスタである。トランジスタ２２６のゲートには論理信号Ｖgr4が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２２７のドレインおよび行選択線ＲＬ４に接続される。トランジスタ２２７のゲートには論理信号Ｖgr4の反転信号である論理信号Ｖgr4bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２２６のドレインおよび行選択線ＲＬ４に接続される。トランジスタ２２８のゲートには論理信号Ｖgr5の反転信号である論理信号Ｖgr5bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２２９のドレインおよび行選択線ＲＬ５に接続される。トランジスタ２２９のゲートには論理信号Ｖgr5が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２２８のドレインおよび行選択線ＲＬ５に接続される。トランジスタ２３０のゲートには論理信号Ｖgr6が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２３１のドレインおよび行選択線ＲＬ６に接続される。トランジスタ２３１のゲートには論理信号Ｖgr6の反転信号である論理信号Ｖgr6bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２３０のドレインおよび行選択線ＲＬ６に接続される。トランジスタ２３２のゲートには論理信号Ｖgr7の反転信号である論理信号Ｖgr7bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２３３のドレインおよび行選択線ＲＬ７に接続される。トランジスタ２３３のゲートには論理信号Ｖgr7が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２３２のドレインおよび行選択線ＲＬ７に接続される。
【００４９】
センスアンプ２４Ｂは、センスアンプ２４Ａと同様に、マイクロコントローラＭＣＯＮから供給された信号Ｖsaenに基づいて、メモリセルＭＣの抵抗状態ＲＳを判定するものである。センスアンプ２４Ｂの構成は、センスアンプ２４Ａの構成と同様である。センスアンプ２４Ｂは、トランジスタ２３４〜２３８を有している。トランジスタ２３４〜２３８は、センスアンプ２４Ａのトランジスタ２１４〜２１８にそれぞれ対応している。
【００５０】
センスアンプ２４Ｂは、センス動作ＯＰ３において、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖsaenに基づいて、トランジスタ２３４が電流源として機能し、ノードＮ２３Ｂにおける電圧と電圧Ｖrefとを比較することにより信号ＳＡout1を生成する。そして、センスアンプ２４Ｂは、この信号ＳＡout1をマイクロコントローラＭＣＯＮに供給する。また、センスアンプ２４Ｂは、センス動作ＯＰ３を行わない場合には、マイクロコントローラＭＣＯＮから供給された低レベルである信号Ｖsaenに基づいて、トランジスタ２３４がオフ状態になる。これにより、センスアンプ２４Ｂは消費電力を低減することができるようになっている。
【００５１】
（列選択線駆動部３０）
図７は、列選択線駆動部３０の一構成例を表すものである。列選択線駆動部３０は、電圧選択回路３１Ａ，３１Ｂと、デコーダ３２Ａ，３２Ｂとを有している。また、列選択線駆動部３０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset0，Ｖgcset1，Ｖgcrst0，Ｖgcrst1，Ｖgcsns0，Ｖgcsns1，Ｖgc0〜Ｖgc3に基づいて、これらの論理信号の反転信号である論理信号Ｖgcset0b，Ｖgcset1b，Ｖgcrst0b，Ｖgcrst1b，Ｖgcsns0b，Ｖgcsns1b，Ｖgc0b〜Ｖgc3bをそれぞれ生成する反転回路をも有している。電圧選択回路３１Ａおよびデコーダ３２Ａは、駆動部３０Ａを構成し、電圧選択回路３１Ｂおよびデコーダ３２Ｂは、駆動部３０Ｂを構成する。
【００５２】
電圧選択回路３１Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset0，Ｖgcset1，Ｖgcrst0，Ｖgcrst1，Ｖgcsns0，Ｖgcsns1に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力するものである。電圧選択回路３１Ａは、トランジスタ３０１〜３０６を有している。トランジスタ３０１，３０３，３０５はＰ型のＭＯＳトランジスタであり、トランジスタ３０２，３０４，３０６はＮ型のＭＯＳトランジスタである。トランジスタ３０１のゲートには論理信号Ｖgcset0の反転信号である論理信号Ｖgcset0bが供給され、ソースには選択電圧Ｖpset（例えば６Ｖ）が供給され、ドレインはノードＮ３２Ａに接続される。トランジスタ３０２のゲートには論理信号Ｖgcset1が供給され、ソースには選択電圧Ｖnset（例えば０Ｖ）が供給され、ドレインはノードＮ３２Ａに接続される。トランジスタ３０３のゲートには論理信号Ｖgcrst1の反転信号である論理信号Ｖgcrst1bが供給され、ソースには選択電圧Ｖprst（例えば６Ｖ）が供給され、ドレインはノードＮ３２Ａに接続される。トランジスタ３０４のゲートには論理信号Ｖgcrst0が供給され、ソースには選択電圧Ｖnrst（例えば０Ｖ）が供給され、ドレインはノードＮ３２Ａに接続される。トランジスタ３０５のゲートには論理信号Ｖgcsns0の反転信号である論理信号Ｖgcsns0bが供給され、ソースには選択電圧Ｖpsns（例えば５Ｖ）が供給され、ドレインはノードＮ３２Ａに接続される。トランジスタ３０６のゲートには論理信号Ｖgcsns1が供給され、ソースには選択電圧Ｖnsns（例えば１Ｖ）が供給され、ドレインはノードＮ３２Ａに接続される。
【００５３】
電圧選択回路３１Ａは、セット動作ＯＰ１において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcset0に応じた低レベルの論理信号Ｖgcset0bに基づいて選択電圧Ｖpset（例えば６Ｖ）を出力し、あるいは、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcset1に基づいて選択電圧Ｖnset（例えば０Ｖ）を出力する。また、電圧選択回路３１Ａは、リセット動作ＯＰ２において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcrst1に応じた低レベルの論理信号Ｖgcrst1bに基づいて選択電圧Ｖprst（例えば６Ｖ）を出力し、あるいは、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcrst0に基づいて選択電圧Ｖnrst（例えば０Ｖ）を出力する。また、電圧選択回路３１Ａは、センス動作ＯＰ３において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcsns0に応じた低レベルの論理信号Ｖgcsns0bに基づいて選択電圧Ｖpsns（例えば５Ｖ）を出力し、あるいは、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcsns1に基づいて選択電圧Ｖnsns（例えば１Ｖ）を出力するようになっている。
【００５４】
デコーダ３２Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc0，Ｖgc1に基づいて、電圧選択回路３１Ａから供給された選択電圧を、列選択線ＣＬ０，ＣＬ１に選択的に印加するものである。デコーダ３２Ａは、トランジスタ３０７〜３１０を有している。トランジスタ３０７〜３１０は、Ｎ型のＭＯＳトランジスタである。トランジスタ３０７のゲートには論理信号Ｖgc0が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３０８のドレインおよび列選択線ＣＬ０に接続される。トランジスタ３０８のゲートには論理信号Ｖgc0の反転信号である論理信号Ｖgc0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３０７のドレインおよび列選択線ＣＬ０に接続される。トランジスタ３０９のゲートには論理信号Ｖgc1の反転信号である論理信号Ｖgc1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３１０のドレインおよび列選択線ＣＬ１に接続される。トランジスタ３１０のゲートには論理信号Ｖgc1が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３０９のドレインおよび列選択線ＣＬ１に接続される。
【００５５】
電圧選択回路３１Ｂは、電圧選択回路３１Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset0，Ｖgcset1，Ｖgcrst0，Ｖgcrst1，Ｖgcsns0，Ｖgcsns1に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力するものである。電圧選択回路３１Ｂは、トランジスタ３２１〜３２６を有している。トランジスタ３２１，３２３，３２５はＰ型のＭＯＳトランジスタであり、トランジスタ３２２，３２４，３２６はＮ型のＭＯＳトランジスタである。トランジスタ３２１のゲートには論理信号Ｖgcset1の反転信号である論理信号Ｖgcset1bが供給され、ソースには選択電圧Ｖpset（例えば６Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２２のゲートには論理信号Ｖgcset0が供給され、ソースには選択電圧Ｖnset（例えば０Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２３のゲートには論理信号Ｖgcrst0の反転信号である論理信号Ｖgcrst0bが供給され、ソースには選択電圧Ｖprst（例えば６Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２４のゲートには論理信号Ｖgcrst1が供給され、ソースには選択電圧Ｖnrst（例えば０Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２５のゲートには論理信号Ｖgcsns1の反転信号である論理信号Ｖgcsns1bが供給され、ソースには選択電圧Ｖpsns（例えば５Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２６のゲートには論理信号Ｖgcsns0が供給され、ソースには選択電圧Ｖnsns（例えば１Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。
【００５６】
電圧選択回路３１Ｂは、セット動作ＯＰ１において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcset1に応じた低レベルの論理信号Ｖgcset1bに基づいて選択電圧Ｖpset（例えば６Ｖ）を出力し、あるいは、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcset0に基づいて選択電圧Ｖnset（例えば０Ｖ）を出力する。また、電圧選択回路３１Ｂは、リセット動作ＯＰ２において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcrst0に応じた低レベルの論理信号Ｖgcrst0bに基づいて選択電圧Ｖprst（例えば６Ｖ）を出力し、あるいは、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcrst1に基づいて選択電圧Ｖnrst（例えば０Ｖ）を出力する。また、電圧選択回路３１Ｂは、センス動作ＯＰ３において、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcsns1に応じた低レベルの論理信号Ｖgcsns1bに基づいて選択電圧Ｖpsns（例えば５Ｖ）を出力し、あるいは、マイクロコントローラＭＣＯＮから供給された高レベルの論理信号Ｖgcsns0に基づいて選択電圧Ｖnsns（例えば１Ｖ）を出力するようになっている。
【００５７】
デコーダ３２Ｂは、デコーダ３２Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc2，Ｖgc3に基づいて、電圧選択回路３１Ｂから供給された選択電圧を、列選択線ＣＬ２，ＣＬ３に選択的に印加するものである。デコーダ３２Ｂは、トランジスタ３２７〜３３０を有している。トランジスタ３２７〜３３０は、Ｎ型のＭＯＳトランジスタである。トランジスタ３２７のゲートには論理信号Ｖgc2が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３２８のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３２８のゲートには論理信号Ｖgc2の反転信号である論理信号Ｖgc2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３２７のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３２９のゲートには論理信号Ｖgc3の反転信号である論理信号Ｖgc3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３３０のドレインおよび列選択線ＣＬ３に接続される。トランジスタ３３０のゲートには論理信号Ｖgc3が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３２９のドレインおよび列選択線ＣＬ３に接続される。
【００５８】
この構成により、アレイ駆動部ＡＤの行選択線駆動部２０は、後述するように、例えば、セット動作ＯＰ１において、行選択線ＲＬ０〜ＲＬ３のうちのいずれかに対して選択電圧Ｖnset（例えば０Ｖ）を印加するとともに、行選択線ＲＬ４〜ＲＬ７のいずれか１つに対して選択電圧Ｖpset（例えば６Ｖ）を印加する。そして、アレイ駆動部ＡＤの列選択線駆動部３０は、セット動作ＯＰ１において、列選択線ＣＬ０または列選択線ＣＬ１に対して選択電圧Ｖpset（例えば６Ｖ）および選択電圧Ｖnset（例えば０Ｖ）のうちの一方を印加するとともに、列選択線ＣＬ２または列選択線ＣＬ３に対して、選択電圧Ｖpsetおよび選択電圧Ｖnsetのうちの他方を印加する。これにより、メモリアレイＭＡでは、３２個のメモリセルＭＣのうちの２つのメモリセルＭＣの記憶素子ＶＲが選択される。その際、メモリアレイユニットＭＡＵには、互いに異なる２つの電流パスが形成される。リセット動作ＯＰ２や、センス動作ＯＰ３についても同様である。これにより、記憶装置１では、データの書込動作やデータの読出動作の信頼性を高めることができるようになっている。
【００５９】
ここで、メモリアレイＭＡは、本開示における「第１の記憶部」の一具体例に対応する。行選択線ＲＬ０〜ＲＬ３は、本開示における「複数の第１の選択線」の一具体例に対応し、行選択線ＲＬ４〜ＲＬ７は、本開示における「複数の第２の選択線」の一具体例に対応する。列選択線ＣＬ０，ＣＬ１は、本開示における「複数の第３の選択線」の一具体例に対応し、列選択線ＣＬ２，ＣＬ３は、本開示における「複数の第４の選択線」の一具体例に対応する。行選択線駆動部２０は、本開示における「第１の選択線駆動部」の一具体例に対応する。駆動部２０Ａは、本開示における「第１の駆動部」の一具体例に対応し、駆動部２０Ｂは、本開示における「第２の駆動部」の一具体例に対応する。列選択線駆動部３０は、本開示における「第２の選択線駆動部」の一具体例に対応する。駆動部３０Ａは、本開示における「第３の駆動部」の一具体例に対応し、駆動部３０Ｂは、本開示における「第４の駆動部」の一具体例に対応する。例えば選択電圧Ｖpsetは、本開示における「第１の選択電圧」の一具体例に対応し、選択電圧Ｖnsetは、本開示における「第２の選択電圧」の一具体例に対応する。
【００６０】
デコーダ２３Ａは、本開示における「第１の電圧印加部」の一具体例に対応する。トランジスタ２０６，２０９，２１０，２１３は、本開示における「複数の第１のスイッチ」の一具体例に対応する。論理信号Ｖgr0，Ｖgr0b，Ｖgr1，Ｖgr1b，Ｖgr2，Ｖgr2b，Ｖgr3，Ｖgr3bは、本開示における「第１の選択信号」の一具体例に対応する。電圧選択回路２１Ａは、本開示における「第１の供給部」の一具体例に対応する。デコーダ２３Ｂは、本開示における「第２の電圧印加部」の一具体例に対応する。トランジスタ２２６，２２９，２３０，２３３は、本開示における「複数の第２のスイッチ」の一具体例に対応する。論理信号Ｖgr4，Ｖgr4b，Ｖgr5，Ｖgr5b，Ｖgr6，Ｖgr6b，Ｖgr7，Ｖgr7bは、本開示における「第２の選択信号」の一具体例に対応する。電圧選択回路２１Ｂは、本開示における「第２の供給部」の一具体例に対応する。デコーダ３２Ａは、本開示における「第３の電圧印加部」の一具体例に対応する。トランジスタ３０７，３１０は、本開示における「複数の第３のスイッチ」の一具体例に対応する。論理信号Ｖgc0，Ｖgc0b，Ｖgc1，Ｖgc1bは、本開示における「第３の選択信号」の一具体例に対応する。電圧選択回路３１Ａは、本開示における「第３の供給部」の一具体例に対応する。デコーダ３２Ｂは、本開示における「第４の電圧印加部」の一具体例に対応する。トランジスタ３２７，３３０は、本開示における「複数の第４のスイッチ」の一具体例に対応する。論理信号Ｖgc2，Ｖgc2b，Ｖgc3，Ｖgc3bは、本開示における「第４の選択信号」の一具体例に対応する電圧選択回路３１Ｂは、本開示における「第４の供給部」の一具体例に対応する。
【００６１】
［動作および作用］
続いて、本実施の形態の記憶装置１の動作および作用について説明する。
【００６２】
（全体動作概要）
まず、図１，２を参照して、記憶装置１の全体動作概要を説明する。インタフェース回路ＩＦ（図１）は、コントローラ９９と通信を行うとともに、各バンクＢＫのマイクロコントローラＭＣＯＮを調停する。各バンクＢＫにおいて、マイクロコントローラＭＣＯＮは、インタフェース回路ＩＦからの制御信号に基づいて、複数のメモリアレイユニットＭＡＵの動作を制御する。各メモリアレイユニットＭＡＵにおいて、アレイ駆動部ＡＤの行選択線駆動部２０は、マイクロコントローラＭＣＯＮからの指示に基づいて、行選択線ＲＬ０〜ＲＬ７に対して選択的に電圧を印加する。アレイ駆動部ＡＤの列選択線駆動部３０は、マイクロコントローラＭＣＯＮからの指示に基づいて、列選択線ＣＬ０〜ＣＬ３に対して選択的に電圧を印加する。アレイ駆動部ＡＤは、セット動作ＯＰ１またはリセット動作ＯＰ２を行うことにより、メモリセルＭＣにデータを書き込む。また、アレイ駆動部ＡＤは、センス動作ＯＰ３を行うことにより、メモリセルＭＣに記憶されたデータを読み出す。
【００６３】
（詳細動作）
以下に、メモリアレイユニットＭＡＵにおける３１個のメモリセルＭＣのうちの２つのメモリセルＭＣ（この例ではメモリセルＭＣ６，ＭＣ２５）を選択したときの、セット動作ＯＰ１、リセット動作ＯＰ２、およびセンス動作ＯＰ３について、詳細に説明する。
【００６４】
（セット動作ＯＰ１）
図８は、２つのメモリセルＭＣ６，ＭＣ２５に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図８において、選択電圧Ｖpset（この例では６Ｖ）が印加された選択線を太い実線で示し、選択電圧Ｖnset（この例では０Ｖ）が印加された選択線を太い破線で示し、非選択電圧Ｖinh（この例では３Ｖ）が印加された選択線を細い実線で示す。電圧ＶＣＬ０〜ＶＣＬ３は、列選択線ＣＬ０〜ＣＬ３の電圧をそれぞれ示し、電圧ＶＲＬ０〜ＶＲＬ７は、行選択線ＲＬ０〜ＲＬ７の電圧をそれぞれ示す。
【００６５】
図９Ａ，９Ｂは、セット動作ＯＰ１におけるアレイ駆動部ＡＤの動作を模式的に表すものであり、図９Ａは、行選択線駆動部２０の動作を示し、図９Ｂは、列選択線駆動部３０の動作を示す。図９Ａにおいて、電圧選択回路２１Ａ，２１Ｂの各トランジスタ、デコーダ２３Ａ，２３Ｂの各トランジスタ、センスアンプ２４Ａのトランジスタ２１４、およびセンスアンプ２４Ｂのトランジスタ２３４を、そのトランジスタの動作状態を表すスイッチを用いて示している。同様に、図９Ｂにおいて、電圧選択回路３１Ａ，３１Ｂの各トランジスタ、およびデコーダ３２Ａ，３２Ｂの各トランジスタを、そのトランジスタの動作状態を表すスイッチを用いて示している。
【００６６】
図８の例では、行選択線駆動部２０は、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ６に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ５，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部３０は、列選択線ＣＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【００６７】
このとき、図９Ａに示したように、行選択線駆動部２０の電圧選択回路２１Ａでは、トランジスタ２０１がオン状態になるとともに、トランジスタ２０２，２０３がオフ状態になる。これにより、電圧選択回路２１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力する。一方、電圧選択回路２１Ｂでは、トランジスタ２２１がオン状態になるとともに、トランジスタ２２２，２２３がオフ状態になる。これにより、電圧選択回路２１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。すなわち、行選択線駆動部２０では、トランジスタ２０１のゲートには論理信号Ｖgrsetが供給され、トランジスタ２２１のゲートには論理信号Ｖgrsetの反転信号である論理信号Ｖgrsetbが供給されるため、論理信号Ｖgrsetを高レベルにすることにより、トランジスタ２０１，２２１は同時にオン状態になる。その結果、電圧選択回路２１Ａ，２１Ｂは、セット動作ＯＰ１において用いる２つの選択電圧Ｖpset，Ｖnsetのうちの、互いに異なる電圧をそれぞれ出力する。
【００６８】
そして、デコーダ２３Ａでは、トランジスタ２０７，２０９，２１１，２１２がオン状態になるとともに、トランジスタ２０６，２０８，２１０，２１３がオフ状態になる。その結果、デコーダ２３Ａは、行選択線ＲＬ１に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ０，ＲＬ２，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００６９】
また、デコーダ２３Ｂでは、トランジスタ２２７，２２８，２３０，２３２がオン状態になるとともに、トランジスタ２２６，２２９，２３１，２３３がオフ状態になる。その結果、デコーダ２３Ｂは、行選択線ＲＬ６に対して、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、行選択線ＲＬ４，ＲＬ５，ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００７０】
なお、このセット動作ＯＰ１では、センスアンプ２４Ａのトランジスタ２１４およびセンスアンプ２４Ｂのトランジスタ２３４は、ともにオフ状態である。
【００７１】
また、図９Ｂに示したように、列選択線駆動部３０の電圧選択回路３１Ａでは、トランジスタ３０２がオン状態になるとともに、トランジスタ３０１，３０３〜３０６がオフ状態になる。これにより、電圧選択回路３１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力する。一方、電圧選択回路３１Ｂでは、トランジスタ３２１がオン状態になるとともに、トランジスタ３２２〜３２６がオフ状態になる。これにより、電圧選択回路３１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。すなわち、列選択線駆動部３０では、トランジスタ３０２のゲートには論理信号Ｖgcset1が供給され、トランジスタ３２１のゲートには論理信号Ｖgcset1の反転信号である論理信号Ｖgcset1bが供給されるため、論理信号Ｖgcset1を高レベルにすることにより、トランジスタ３０２，３２１は同時にオン状態になる。その結果、電圧選択回路３１Ａ，３１Ｂは、セット動作ＯＰ１において用いる２つの選択電圧Ｖpset，Ｖnsetのうちの、互いに異なる電圧をそれぞれ出力する。
【００７２】
そして、デコーダ３２Ａでは、トランジスタ３０８，３１０がオン状態になるとともに、トランジスタ３０７，３０９がオフ状態になる。その結果、デコーダ３２Ａは、列選択線ＣＬ１に対して、電圧選択回路３１Ａから供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００７３】
また、デコーダ３２Ｂでは、トランジスタ３２７，３２９がオン状態になるとともに、トランジスタ３２８，３３０がオフ状態になる。その結果、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００７４】
その結果、メモリアレイユニットＭＡＵでは、図８に示したように、セット動作ＯＰ１の対象として、２つのメモリセルＭＣ６，ＭＣ２５が選択される。
【００７５】
メモリセルＭＣ６は、記憶層Ｌ０に形成されたメモリセルＭＣであるので、列選択線ＣＬ２に印加された選択電圧Ｖpset（この例では６Ｖ）がメモリセルＭＣ６の端子ＴＵに供給され、行選択線ＲＬ１に印加された選択電圧Ｖnset（この例では０Ｖ）がメモリセルＭＣ６の端子ＴＬに供給される。その結果、メモリセルＭＣ６では、図４に示したように、端子ＴＵから端子ＴＬに向かってセット電流Ｉset（セット電流Ｉset1）が流れ、記憶素子ＶＲがセットされる。このセット電流Ｉset1は、図８，９Ａ，９Ｂに示したように、電圧選択回路３１Ｂ、デコーダ３２Ｂ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ａ、電流制限回路２２Ａ、電圧選択回路２１Ａの順に流れる。
【００７６】
一方、メモリセルＭＣ２５は、記憶層Ｌ１に形成されたメモリセルＭＣであるので、行選択線ＲＬ６に印加された選択電圧Ｖpset（この例では６Ｖ）がメモリセルＭＣ２５の端子ＴＵに供給され、列選択線ＣＬ１に印加された選択電圧Ｖnset（この例では０Ｖ）がメモリセルＭＣ２５の端子ＴＬに供給される。その結果、メモリセルＭＣ２５では、端子ＴＵから端子ＴＬに向かってセット電流Ｉset（セット電流Ｉset2）が流れ、記憶素子ＶＲがセットされる。このセット電流Ｉset2は、図８，９Ａ，９Ｂに示したように、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ２３Ｂ、行選択線ＲＬ６、メモリセルＭＣ２５、列選択線ＣＬ１、デコーダ３２Ａ、電圧選択回路３１Ａの順に流れる。
【００７７】
このように、メモリアレイユニットＭＡＵでは、２つのメモリセルＭＣ（この例ではＭＣ６，ＭＣ２５）に対して、同時にセット動作ＯＰ１を行うことができる。その際、メモリアレイユニットＭＡＵには、図８，９Ａ，９Ｂに示したように、互いに異なる２つの電流パスが形成される。
【００７８】
なお、この例では、メモリセルＭＣ６，ＭＣ２５に対してセット動作ＯＰ１を行う例で説明した。これに代えて、例えば、メモリセルＭＣ５，ＭＣ２６に対してセット動作ＯＰ１を行う場合には、列選択線駆動部３０は、列選択線ＣＬ１に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ２に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加する。具体的には、列選択線駆動部３０（図７）において、マイクロコントローラＭＣＯＮから高レベルの論理信号Ｖgcset0が供給されると、トランジスタ３０１，３２２がオン状態になるので、電圧選択回路３１Ａは選択電圧Ｖpsetを出力し、電圧選択回路３１Ｂは選択電圧Ｖnsetを出力する。そして、デコーダ３２Ａは、列選択線ＣＬ１に対して、電圧選択回路３１Ａから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖnset（この例では０Ｖ）を印加する。このようにして、アレイ駆動部ＡＤは、メモリセルＭＣ５，ＭＣ２６に対してセット動作ＯＰ１を行うことができる。
【００７９】
メモリアレイユニットＭＡＵでは、以下に示す２つの条件を満たす２つのメモリセルＭＣに対して、同時にアクセスすることができる。第１の条件は、２つのメモリセルＭＣのうちの一方が行選択線ＲＬ０〜ＲＬ３のうちのいずれかに接続され、他方が行選択線ＲＬ４〜ＲＬ７のうちのいずれかに接続されていることである。言い換えれば、２つのメモリセルＭＣのうちの一方が記憶層Ｌ１に形成され、他方が記憶層Ｌ２に形成されていることである。また、第２の条件は、２つのメモリセルＭＣのうちの一方が列選択線ＣＬ０，ＣＬ１のうちのどちらかに接続され、他方が列選択線ＣＬ２，ＣＬ３のうちのどちらかに接続されていることである。記憶装置１では、２つのメモリセルＭＣがこれらの２つの条件を満たす限り、その２つのメモリセルＭＣに対して同時にアクセスすることができる。
【００８０】
（リセット動作ＯＰ２）
図１０は、２つのメモリセルＭＣ６，ＭＣ２５に対してリセット動作ＯＰ２を行う場合の動作を模式的に表すものである。図１１Ａ，１１Ｂは、リセット動作ＯＰ２におけるアレイ駆動部ＡＤの動作を模式的に表すものであり、図１１Ａは、行選択線駆動部２０の動作を示し、図１１Ｂは、列選択線駆動部３０の動作を示す。図１０において、選択電圧Ｖprst（この例では６Ｖ）が印加された選択線を太い実線で示し、選択電圧Ｖnrst（この例では０Ｖ）が印加された選択線を太い破線で示す。
【００８１】
図１０の例では、行選択線駆動部２０は、行選択線ＲＬ１に対して選択電圧Ｖprst（この例では６Ｖ）を印加し、行選択線ＲＬ６に対して選択電圧Ｖnrst（この例では０Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ５，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部３０は、列選択線ＣＬ１に対して選択電圧Ｖprst（この例では６Ｖ）を印加し、列選択線ＣＬ２に対して選択電圧Ｖnrst（この例では０Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【００８２】
このとき、図１１Ａに示したように、行選択線駆動部２０の電圧選択回路２１Ａでは、トランジスタ２０２がオン状態になるとともに、トランジスタ２０１，２０３がオフ状態になる。これにより、電圧選択回路２１Ａは、選択電圧Ｖprst（この例では６Ｖ）を出力する。一方、電圧選択回路２１Ｂでは、トランジスタ２２２がオン状態になるとともに、トランジスタ２２１，２２３がオフ状態になる。これにより、電圧選択回路２１Ｂは、選択電圧Ｖnrst（この例では０Ｖ）を出力する。すなわち、行選択線駆動部２０では、トランジスタ２０２のゲートには論理信号Ｖgrrstの反転信号である論理信号Ｖgrrstbが供給され、トランジスタ２２２のゲートには論理信号Ｖgrrstが供給されるため、論理信号Ｖgrrstを高レベルにすることにより、トランジスタ２０２，２２２は同時にオン状態になる。その結果、電圧選択回路２１Ａ，２１Ｂは、リセット動作ＯＰ２において用いる２つの選択電圧Ｖprst，Ｖnrstのうちの、互いに異なる電圧をそれぞれ出力する。
【００８３】
そして、デコーダ２３Ａは、行選択線ＲＬ１に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖprst（この例では６Ｖ）を印加し、行選択線ＲＬ０，ＲＬ２，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ２３Ｂは、行選択線ＲＬ６に対して、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧Ｖnrst（この例では０Ｖ）を印加し、行選択線ＲＬ４，ＲＬ５，ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００８４】
また、図１１Ｂに示したように、列選択線駆動部３０の電圧選択回路３１Ａでは、トランジスタ３０３がオン状態になるとともに、トランジスタ３０１，３０２，３０４〜３０６がオフ状態になる。これにより、電圧選択回路３１Ａは、選択電圧Ｖprst（この例では６Ｖ）を出力する。一方、電圧選択回路３１Ｂでは、トランジスタ３２４がオン状態になるとともに、トランジスタ３２１〜３２３，３２５，３２６がオフ状態になる。これにより、電圧選択回路３１Ｂは、選択電圧Ｖnrst（この例では０Ｖ）を出力する。すなわち、列選択線駆動部３０では、トランジスタ３０３のゲートには論理信号Ｖgcrst1の反転信号である論理信号Ｖgcrst1bが供給され、トランジスタ３２４のゲートには論理信号Ｖgcrst1が供給されるため、論理信号Ｖgcrst1を高レベルにすることにより、トランジスタ３０３，３２４は同時にオン状態になる。その結果、電圧選択回路３１Ａ，３１Ｂは、リセット動作ＯＰ２において用いる２つの選択電圧Ｖprst，Ｖnrstのうちの、互いに異なる電圧をそれぞれ出力する。
【００８５】
そして、デコーダ３２Ａは、列選択線ＣＬ１に対して、電圧選択回路３１Ａから供給された選択電圧Ｖprst（この例では６Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖnrst（この例では０Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００８６】
その結果、メモリアレイユニットＭＡＵでは、図１０に示したように、リセット動作ＯＰ２の対象として、２つのメモリセルＭＣ６，ＭＣ２５が選択される。
【００８７】
メモリセルＭＣ６は、記憶層Ｌ０に形成されたメモリセルＭＣであるので、列選択線ＣＬ２に印加された選択電圧Ｖnrst（この例では０Ｖ）がメモリセルＭＣ６の端子ＴＵに供給され、行選択線ＲＬ１に印加された選択電圧Ｖprst（この例では６Ｖ）がメモリセルＭＣ６の端子ＴＬに供給される。その結果、メモリセルＭＣ６では、図４に示したように、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrst（リセット電流Ｉrst1）が流れ、記憶素子ＶＲがリセットされる。このリセット電流Ｉrst1は、図１０，１１Ａ，１１Ｂに示したように、電圧選択回路２１Ａ、電流制限回路２２Ａ、デコーダ２３Ａ、行選択線ＲＬ１、メモリセルＭＣ６、列選択線ＣＬ２、デコーダ３２Ｂ、電圧選択回路３１Ｂの順に流れる。
【００８８】
一方、メモリセルＭＣ２５は、記憶層Ｌ１に形成されたメモリセルＭＣであるので、行選択線ＲＬ６に印加された選択電圧Ｖnrst（この例では０Ｖ）がメモリセルＭＣ２５の端子ＴＵに供給され、列選択線ＣＬ１に印加された選択電圧Ｖprst（この例では６Ｖ）がメモリセルＭＣ２５の端子ＴＬに供給される。その結果、メモリセルＭＣ２５では、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrst（リセット電流Ｉrst2）が流れ、記憶素子ＶＲがリセットされる。このリセット電流Ｉrst2は、図１０，１１Ａ，１１Ｂに示したように、電圧選択回路３１Ａ、デコーダ３２Ａ、列選択線ＣＬ１、メモリセルＭＣ２５、行選択線ＲＬ６、デコーダ２３Ｂ、電流制限回路２２Ｂ、電圧選択回路２１Ｂの順に流れる。
【００８９】
このように、メモリアレイユニットＭＡＵでは、２つのメモリセルＭＣ（この例ではＭＣ６，ＭＣ２５）に対して、同時にリセット動作ＯＰ２を行うことができる。その際、メモリアレイユニットＭＡＵには、図１０，１１Ａ，１１Ｂに示したように、互いに異なる２つの電流パスが形成される。
【００９０】
（センス動作ＯＰ３）
図１２は、２つのメモリセルＭＣ６，ＭＣ２５に対してセンス動作ＯＰ３を行う場合の動作を模式的に表すものである。図１３Ａ，１３Ｂは、センス動作ＯＰ３におけるアレイ駆動部ＡＤの動作を模式的に表すものであり、図１３Ａは、行選択線駆動部２０の動作を示し、図１３Ｂは、列選択線駆動部３０の動作を示す。図１２において、選択電圧Ｖpsns（この例では５Ｖ）が印加された選択線を太い実線で示し、選択電圧Ｖnsns（この例では１Ｖ）が印加された選択線を太い破線で示す。
【００９１】
図１２の例では、行選択線駆動部２０は、行選択線ＲＬ１に対して選択電圧Ｖnsns（この例では１Ｖ）を印加し、行選択線ＲＬ６に対して選択電圧Ｖpsns（この例では５Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ５，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部３０は、列選択線ＣＬ１に対して選択電圧Ｖnsns（この例では１Ｖ）を印加し、列選択線ＣＬ２に対して選択電圧Ｖpsns（この例では５Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【００９２】
このとき、図１３Ａに示したように、行選択線駆動部２０の電圧選択回路２１Ａでは、トランジスタ２０３がオン状態になるとともに、トランジスタ２０１，２０２がオフ状態になる。これにより、電圧選択回路２１Ａは、選択電圧Ｖnsns（この例では１Ｖ）を出力する。一方、電圧選択回路２１Ｂでは、トランジスタ２２３がオン状態になるとともに、トランジスタ２２１，２２２がオフ状態になる。これにより、電圧選択回路２１Ｂは、選択電圧Ｖpsns（この例では５Ｖ）を出力する。すなわち、行選択線駆動部２０では、トランジスタ２０３のゲートには論理信号Ｖgrsnsが供給され、トランジスタ２２３のゲートには論理信号Ｖgrsnsの反転信号である論理信号Ｖgrsnsbが供給されるため、論理信号Ｖgrsnsを高レベルにすることにより、トランジスタ２０３，２２３は同時にオン状態になる。その結果、電圧選択回路２１Ａ，２１Ｂは、センス動作ＯＰ３において用いる２つの選択電圧Ｖpsns，Ｖnsnsのうちの、互いに異なる電圧をそれぞれ出力する。
【００９３】
そして、デコーダ２３Ａは、行選択線ＲＬ１に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖnsns（この例では１Ｖ）を印加し、行選択線ＲＬ０，ＲＬ２，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ２３Ｂは、行選択線ＲＬ６に対して、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧Ｖpsns（この例では５Ｖ）を印加し、行選択線ＲＬ４，ＲＬ５，ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００９４】
また、図１３Ｂに示したように、列選択線駆動部３０の電圧選択回路３１Ａでは、トランジスタ３０６がオン状態になるとともに、トランジスタ３０１〜３０５がオフ状態になる。これにより、電圧選択回路３１Ａは、選択電圧Ｖnsns（この例では１Ｖ）を出力する。一方、電圧選択回路３１Ｂでは、トランジスタ３２５がオン状態になるとともに、トランジスタ３２１〜３２４，３２６がオフ状態になる。これにより、電圧選択回路３１Ｂは、選択電圧Ｖpsns（この例では５Ｖ）を出力する。すなわち、列選択線駆動部３０では、トランジスタ３０６のゲートには論理信号Ｖgcsns1が供給され、トランジスタ３２５のゲートには論理信号Ｖgcsns1の反転信号である論理信号Ｖgcsns1bが供給されるため、論理信号Ｖgcsns1を高レベルにすることにより、トランジスタ３０６，３２５は同時にオン状態になる。その結果、電圧選択回路３１Ａ，３１Ｂは、センス動作ＯＰ３において用いる２つの選択電圧Ｖpsns，Ｖnsnsのうちの、互いに異なる電圧をそれぞれ出力する。
【００９５】
そして、デコーダ３２Ａは、列選択線ＣＬ１に対して、電圧選択回路３１Ａから供給された選択電圧Ｖnsns（この例では１Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖpsns（この例では５Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【００９６】
その結果、メモリアレイユニットＭＡＵでは、図１２に示したように、センス動作ＯＰ３の対象として、２つのメモリセルＭＣ６，ＭＣ２５が選択される。
【００９７】
メモリセルＭＣ６は、記憶層Ｌ０に形成されたメモリセルＭＣであるので、列選択線ＣＬ２に印加された選択電圧Ｖpsns（この例では５Ｖ）がメモリセルＭＣ６の端子ＴＵに供給され、行選択線ＲＬ１に印加された選択電圧Ｖnsns（この例では１Ｖ）がメモリセルＭＣ６の端子ＴＬに供給される。その結果、メモリセルＭＣ６では、図４に示したように、端子ＴＵから端子ＴＬに向かってセンス電流Ｉsns（センス電流Ｉsns1）が流れる。このセンス電流Ｉsns1は、図１２，１３Ａ，１３Ｂに示したように、電圧選択回路３１Ｂ、デコーダ３２Ｂ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ａ、電流制限回路２２Ａ、電圧選択回路２１Ａの順に流れる。
【００９８】
一方、メモリセルＭＣ２５は、記憶層Ｌ１に形成されたメモリセルＭＣであるので、行選択線ＲＬ６に印加された選択電圧Ｖpsns（この例では５Ｖ）がメモリセルＭＣ２５の端子ＴＵに供給され、列選択線ＣＬ１に印加された選択電圧Ｖnsns（この例では１Ｖ）がメモリセルＭＣ２５の端子ＴＬに供給される。その結果、メモリセルＭＣ２５では、端子ＴＵから端子ＴＬに向かってセンス電流Ｉsns（センス電流Ｉsns2）が流れる。このセンス電流Ｉsns2は、図１２，１３Ａ，１３Ｂに示したように、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ２３Ｂ、行選択線ＲＬ６、メモリセルＭＣ２５、列選択線ＣＬ１、デコーダ３２Ａ、電圧選択回路３１Ａの順に流れる。
【００９９】
このように、メモリアレイユニットＭＡＵでは、２つのメモリセルＭＣ（この例ではＭＣ６，ＭＣ２５）に対して、同時にセンス動作ＯＰ３を行うことができる。その際、メモリアレイユニットＭＡＵには、図１２，１３Ａ，１３Ｂに示したように、互いに異なる２つの電流パスが形成される。
【０１００】
このセンス動作ＯＰ３において、図１３Ａに示したように、行選択線駆動部２０のセンスアンプ２４Ａでは、トランジスタ２１４のゲートに、アナログ電圧である信号Ｖsaenが供給される。これにより、トランジスタ２１４が電流源として機能し、センスアンプ２４Ａは、ノードＮ２３Ａにおける電圧と電圧Ｖrefとを比較することにより信号ＳＡout0を生成する。この信号ＳＡout0は、メモリセルＭＣ６の記憶素子ＶＲの抵抗状態ＲＳに応じたものである。すなわち、以上の説明では、説明の便宜上、行選択線ＲＬ１の電圧は１Ｖとしたが、実際には、電流制限回路２２Ａがデコーダ２３Ａから電圧選択回路２１Ａに流れる電流の電流値を制限しているため、行選択線ＲＬ１の電圧は、メモリセルＭＣ６の記憶素子ＶＲの抵抗状態ＲＳに応じた、１Ｖよりも高い電圧になる。よって、センスアンプ２４Ａは、ノードＮ２３Ａにおける電圧と電圧Ｖrefとを比較することにより、メモリセルＭＣ６に記憶されたデータを読み出すことができる。
【０１０１】
同様に、センスアンプ２４Ｂでは、トランジスタ２３４のゲートに、アナログ電圧である信号Ｖsaenが供給される。これにより、センスアンプ２４Ｂは、ノードＮ２３Ｂにおける電圧と電圧Ｖrefとを比較することにより信号ＳＡout1を生成する。この信号ＳＡout1は、メモリセルＭＣ２５の記憶素子ＶＲの抵抗状態ＲＳに応じたものである。すなわち、以上の説明では、説明の便宜上、行選択線ＲＬ６の電圧は５Ｖとして説明したが、実際には、電流制限回路２２Ｂが電圧選択回路２１Ｂからデコーダ２３Ｂに流れる電流の電流値を制限しているため、行選択線ＲＬ６の電圧は、メモリセルＭＣ２５の記憶素子ＶＲの抵抗状態ＲＳに応じた、５Ｖよりも低い電圧になる。よって、センスアンプ２４Ｂは、ノードＮ２３Ｂにおける電圧と電圧Ｖrefとを比較することにより、メモリセルＭＣ２５に記憶されたデータを読み出すことができる。
【０１０２】
このように、記憶装置１では、行選択線駆動部２０を２系統の駆動部２０Ａ，２０Ｂを用いて構成し、これらの２系統の駆動部２０Ａ，２０Ｂが、互いに異なる選択電圧を出力するようにした。また、列選択線駆動部３０を２系統の駆動部３０Ａ，３０Ｂを用いて構成し、これらの２系統の駆動部３０Ａ，３０Ｂが、互いに異なる選択電圧を出力するようにした。これにより、記憶装置１では、２つのメモリセルＭＣに同時にアクセスすることができる。特に、記憶装置１では、２つのメモリセルＭＣにアクセスする際、互いに異なる２つの電流パスが形成される。これにより、記憶装置１では、以下に説明する比較例と比べて、データの書込動作やデータの読出動作の信頼性を高めることができる。
【０１０３】
また、記憶装置１では、デコーダ２３Ａは、図３，６に示したように、同じ層に形成された行選択線ＲＬ０〜ＲＬ３を駆動するようにした。これにより、デコーダ２３Ａに選択電圧を供給する電圧選択回路２１Ａは、選択電圧Ｖpset，Ｖnrst，Ｖpsnsを出力しなくてよいため、トランジスタの数を削減することができる。すなわち、行選択線ＲＬ０〜ＲＬ３は、記憶層Ｌ０に形成された１６個のメモリセルＭＣ０〜ＭＣ１５の端子ＴＬに接続される。よって、デコーダ２３Ａは、行選択線ＲＬ０〜ＲＬ３のうちの選択されたメモリセルＭＣに係る行選択線ＲＬに対して、セット動作ＯＰ１では選択電圧Ｖnsetを印加し、リセット動作ＯＰ２では選択電圧Ｖprstを印加し、センス動作ＯＰ３では、選択電圧Ｖnsnsを印加する。すなわち、デコーダ２３Ａは、選択されたメモリセルＭＣに係る行選択線ＲＬに対して、選択電圧Ｖpset，Ｖnrst，Ｖpsnsを印加することはない。よって、電圧選択回路２１Ａは、選択電圧Ｖpset，Ｖnrst，Ｖpsnsを出力しなくてよいため、６つの選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsを出力する電圧選択回路３１Ａ，３１Ｂ（図７）に比べて、トランジスタの数を削減することができる。同様に、デコーダ２３Ｂは、図３，６に示したように、同じ層に形成された行選択線ＲＬ４〜ＲＬ７を駆動するようにしたので、電圧選択回路２１Ｂは、選択電圧Ｖnset，Ｖprst，Ｖnsnsを出力しなくてよいため、トランジスタの数を削減することができる。
【０１０４】
（比較例）
次に、比較例に係る記憶装置１Ｒについて説明する。記憶装置１Ｒは、行選択線駆動部を１系統の駆動部を用いて構成するとともに、列選択線駆動部を１系統の駆動部を用いて構成したものである。記憶装置１Ｒは、本実施の形態の記憶装置１（図１）と同様に、メモリアレイユニットＭＡＵＲを有している。メモリアレイユニットＭＡＵＲは、本実施の形態のメモリアレイユニットＭＡＵ（図２）と同様に、行選択線駆動部２０Ｒと、列選択線駆動部３０Ｒとを有している。
【０１０５】
図１４は、行選択線駆動部２０Ｒの一構成例を表すものである。行選択線駆動部２０Ｒは、電圧選択回路２１Ｒと、電流制限回路２２Ｒと、デコーダ２３Ｒと、センスアンプ２４Ｒとを有している。また、行選択線駆動部２０Ｒは、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset0，Ｖgrset1，Ｖgrrst0，Ｖgrrst1，Ｖgrsns0，Ｖgrsns1，Ｖgr0〜Ｖgr7に基づいて、これらの論理信号の反転信号である論理信号Ｖgrset0b，Ｖgrset1b，Ｖgrrst0b，Ｖgrrst1b，Ｖgrsns0b，Ｖgrsns1b，Ｖgr0b〜Ｖgr7bをそれぞれ生成する反転回路をも有している。
【０１０６】
電圧選択回路２１Ｒは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset0，Ｖgrset1，Ｖgrrst0，Ｖgrrst1，Ｖgrsns0，Ｖgrsns1に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力するものである。電圧選択回路２１Ｒは、トランジスタ２５１〜２５６を有している。トランジスタ２５１，２５３，２５５はＰ型のＭＯＳトランジスタであり、トランジスタ２５２，２５４，２５６はＮ型のＭＯＳトランジスタである。トランジスタ２５１のゲートには論理信号Ｖgrset1の反転信号である論理信号Ｖgcset1bが供給され、ソースには選択電圧Ｖpset（例えば６Ｖ）が供給され、ドレインはノードＮ２１Ｒに接続される。トランジスタ２５２のゲートには論理信号Ｖgrset0が供給され、ソースには選択電圧Ｖnset（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ｒに接続される。トランジスタ２５３のゲートには論理信号Ｖgrrst0の反転信号である論理信号Ｖgrrst0bが供給され、ソースには選択電圧Ｖprst（例えば６Ｖ）が供給され、ドレインはノードＮ２１Ｒに接続される。トランジスタ２５４のゲートには論理信号Ｖgrrst1が供給され、ソースには選択電圧Ｖnrst（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ｒに接続される。トランジスタ２５５のゲートには論理信号Ｖgrsns1の反転信号である論理信号Ｖgrsns1bが供給され、ソースには選択電圧Ｖpsns（例えば５Ｖ）が供給され、ドレインはノードＮ２１Ｒに接続される。トランジスタ２５６のゲートには論理信号Ｖgrsns0が供給され、ソースには選択電圧Ｖnsns（例えば１Ｖ）が供給され、ドレインはノードＮ２１Ｒに接続される。
【０１０７】
電流制限回路２２Ｒは、マイクロコントローラＭＣＯＮから供給された信号Ｖpcmp，Ｖncmpに基づいて、電圧選択回路２１Ｒとデコーダ２３Ｒとの間に流れる電流の電流値を制限するものである。電流制限回路２２Ｒは、トランジスタ２５７，２５８を有している。トランジスタ２５７は、Ｐ型のＭＯＳトランジスタであり、トランジスタ２５８は、Ｎ型のＭＯＳトランジスタである。トランジスタ２５７のゲートには信号Ｖpcmpが供給され、ソースはノードＮ２１Ｒに接続され、ドレインはノードＮ２３Ｒに接続される。トランジスタ２５８のゲートには信号Ｖncmpが供給され、ソースはノードＮ２１Ｒに接続され、ドレインはノードＮ２３Ｒに接続される。
【０１０８】
電流制限回路２２Ｒは、セット動作ＯＰ１において、電圧選択回路２１Ｒが選択電圧Ｖpset（例えば６Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖpcmpに基づいて、電圧選択回路２１Ｒからデコーダ２３Ｒへ流れる電流の電流値が所定の電流値（例えば１０ｕＡ）以下になるように制限する。また、電流制限回路２２Ｒは、セット動作ＯＰ１において、電圧選択回路２１Ｒが選択電圧Ｖnset（例えば０Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖncmpに基づいて、デコーダ２３Ｒから電圧選択回路２１Ｒへ流れる電流の電流値が所定の電流値（例えば１０ｕＡ）以下になるように制限する。また、電流制限回路２２Ｒは、リセット動作ＯＰ２において、電圧選択回路２１Ｒが選択電圧Ｖprst（例えば６Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給された低レベルの信号Ｖpcmpに基づいて、電流を制限しないように動作する。また、電流制限回路２２Ｒは、リセット動作ＯＰ２において、電圧選択回路２１Ｒが選択電圧Ｖnrst（例えば０Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給された高レベルの信号Ｖncmpに基づいて、電流を制限しないように動作する。また、電流制限回路２２Ｒは、センス動作ＯＰ３において、電圧選択回路２１Ｒが選択電圧Ｖpsns（例えば５Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖpcmpに基づいて、電圧選択回路２１Ｒからデコーダ２３Ｒへ流れる電流の電流値が所定の電流値（例えば１ｕＡ）以下になるように制限する。また、電流制限回路２２Ｒは、センス動作ＯＰ３において、電圧選択回路２１Ｒが選択電圧Ｖnsns（例えば１Ｖ）を出力する場合には、マイクロコントローラＭＣＯＮから供給されたアナログ電圧である信号Ｖncmpに基づいて、デコーダ２３Ｒから電圧選択回路２１Ｒへ流れる電流の電流値が所定の電流値（例えば１ｕＡ）以下になるように制限するようになっている。
【０１０９】
デコーダ２３Ｒは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr0〜Ｖgr7に基づいて、電圧選択回路２１Ｒから電流制限回路２２Ｒを介して供給された選択電圧を、行選択線ＲＬ０〜ＲＬ７に選択的に印加するものである。デコーダ２３Ｒは、トランジスタ２５９〜２７４を有している。トランジスタ２５９〜２７４は、Ｎ型のＭＯＳトランジスタである。トランジスタ２５９のゲートには論理信号Ｖgr0が供給され、ソースはノードＮ２３Ｒに接続され、ドレインはトランジスタ２６０のドレインおよび行選択線ＲＬ０に接続される。トランジスタ２６０のゲートには論理信号Ｖgr0の反転信号である論理信号Ｖgr0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２５９のドレインおよび行選択線ＲＬ０に接続される。トランジスタ２６１のゲートには論理信号Ｖgr1の反転信号である論理信号Ｖgr1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２６２のドレインおよび行選択線ＲＬ１に接続される。トランジスタ２６２のゲートには論理信号Ｖgr1が供給され、ソースはノードＮ２３Ｒに接続され、ドレインはトランジスタ２６１のドレインおよび行選択線ＲＬ１に接続される。トランジスタ２６３〜２７４についても同様である。
【０１１０】
センスアンプ２４Ｒは、センスアンプ２４Ａ，２４Ｂ（図６）と同様に、マイクロコントローラＭＣＯＮから供給された信号Ｖsaenに基づいて、メモリセルＭＣの抵抗状態ＲＳを判定するものである。センスアンプ２４Ｒの構成は、センスアンプ２４Ａ，２４Ｂの構成と同様である。センスアンプ２４Ｒは、トランジスタ２７５〜２７９を有している。トランジスタ２７５〜２７９は、例えばセンスアンプ２４Ａのトランジスタ２１４〜２１８にそれぞれ対応している。
【０１１１】
図１５は、列選択線駆動部３０Ｒの一構成例を表すものである。列選択線駆動部３０Ｒは、電圧選択回路３１Ｒと、デコーダ３２Ｒとを有している。また、列選択線駆動部３０Ｒは、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset0，Ｖgcset1，Ｖgcrst0，Ｖgcrst1，Ｖgcsns0，Ｖgcsns1，Ｖgc0〜Ｖgc3に基づいて、これらの論理信号の反転信号である論理信号Ｖgcset0b，Ｖgcset1b，Ｖgcrst0b，Ｖgcrst1b，Ｖgcsns0b，Ｖgcsns1b，Ｖgc0b〜Ｖgc3bをそれぞれ生成する反転回路をも有している。
【０１１２】
電圧選択回路３１Ｒは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset0，Ｖgcset1，Ｖgcrst0，Ｖgcrst1，Ｖgcsns0，Ｖgcsns1に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力するものである。電圧選択回路３１Ｒの構成は、電圧選択回路３１Ａ（図７）の構成と同様である。電圧選択回路３１Ｒは、トランジスタ３５１〜３５６を有している。トランジスタ３５１〜３５６は、電圧選択回路３１Ａのトランジスタ３０１〜３０６にそれぞれ対応している。トランジスタ３５１〜３５６のドレインはノードＮ３２Ｒに接続されている。
【０１１３】
デコーダ３２Ｒは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc0〜Ｖgc3に基づいて、電圧選択回路３１Ｒから供給された選択電圧を、列選択線ＣＬ０〜ＣＬ３に選択的に印加するものである。デコーダ３２Ｒは、トランジスタ３５７〜３６４を有している。トランジスタ３５７〜３６４は、Ｎ型のＭＯＳトランジスタである。トランジスタ３５７のゲートには論理信号Ｖgc0が供給され、ソースはノードＮ３２Ｒに接続され、ドレインはトランジスタ３５８のドレインおよび列選択線ＣＬ０に接続される。トランジスタ３５８のゲートには論理信号Ｖgc0の反転信号である論理信号Ｖgc0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３５７のドレインおよび列選択線ＣＬ０に接続される。トランジスタ３５９のゲートには論理信号Ｖgc1の反転信号である論理信号Ｖgc1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３６０のドレインおよび列選択線ＣＬ１に接続される。トランジスタ３６０のゲートには論理信号Ｖgc1が供給され、ソースはノードＮ３２Ｒに接続され、ドレインはトランジスタ３５９のドレインおよび列選択線ＣＬ１に接続される。トランジスタ３６１〜３６４についても同様である。
【０１１４】
図１６は、２つのメモリセルＭＣ５，ＭＣ６に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図１６において、選択電圧Ｖpset（この例では６Ｖ）が印加された選択線を太い実線で示し、選択電圧Ｖnset（この例では０Ｖ）が印加された選択線を太い破線で示す。
【０１１５】
この例では、行選択線駆動部２０Ｒは、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部３０Ｒは、列選択線ＣＬ１，ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。その結果、メモリアレイユニットＭＡＵＲでは、図１６に示したように、セット動作ＯＰ１の対象として、２つのメモリセルＭＣ５，ＭＣ６が選択される。
【０１１６】
このとき、電圧選択回路３１Ｒ、デコーダ３２Ｒ、列選択線ＣＬ１、メモリセルＭＣ５、行選択線ＲＬ１、デコーダ２３Ｒ、電流制限回路２２Ｒ、電圧選択回路２１Ｒの順に、メモリセルＭＣ５の記憶素子ＶＲをセットするためのセット電流Ｉset（セット電流Ｉset1）が流れる。また、電圧選択回路３１Ｒ、デコーダ３２Ｒ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ｒ、電流制限回路２２Ｒ、電圧選択回路２１Ｒの順に、メモリセルＭＣ６の記憶素子ＶＲをセットするためのセット電流Ｉset（セット電流Ｉset2）が流れる。よって、行選択線ＲＬ１や、電圧選択回路３１Ｒ、電流制限回路２２Ｒ、および電圧選択回路２１Ｒに、２つのメモリセルＭＣをセットさせるための電流が流れるため、より大きな電圧降下が生じ、メモリセルＭＣ５，ＭＣ６の記憶素子ＶＲを十分にセットできないおそれがある。また、例えば、プロセスばらつきにより、メモリセルＭＣ５，ＭＣ６の特性にばらつきが生じた場合には、メモリセルＭＣ５，ＭＣ６のうちの一方に電流が集中して流れるおそれがある。この場合には、メモリセルＭＣ５，ＭＣ６の他方の記憶素子ＶＲが十分にセットされないおそれがある。なお、この例では、セット動作ＯＰ１について説明したが、リセット動作ＯＰ２についても同様である。このように、比較例に係る記憶装置１Ｒでは、データの書込動作の信頼性が低下するおそれがある。
【０１１７】
一方、本実施の形態に係る記憶装置１では、行選択線駆動部２０を２系統の駆動部２０Ａ，２０Ｂを用いて構成し、これらの２系統の駆動部２０Ａ，２０Ｂが、互いに異なる選択電圧を出力するようにした。また、列選択線駆動部３０を２系統の駆動部３０Ａ，３０Ｂを用いて構成し、これらの２系統の駆動部３０Ａ，３０Ｂが、互いに異なる選択電圧を出力するようにした。これにより、メモリアレイユニットＭＡＵでは、セット動作ＯＰ１（例えば図８，９Ａ，９Ｂ）およびリセット動作ＯＰ２（例えば図１０，１１Ａ，１１Ｂ）において、２つのメモリセルＭＣに同時にアクセスする際、互いに異なる２つの電流パスが形成される。これにより、例えば、１つの回路、１つの行選択線ＲＬ、１つの列選択線ＣＬなどに２つのメモリセルＭＣに係る電流が流れることがないため、電圧降下を抑えることができ、書込エラーが発生するおそれを低減することができる。
【０１１８】
さらに、記憶装置１では、メモリアレイユニットＭＡＵでは、センス動作ＯＰ３（例えば図１２，１３Ａ，１３Ｂ）において、２つのメモリセルＭＣに同時にアクセスする際、互いに異なる２つの電流パスが形成されるため、同様に電圧降下を抑えることができ、読出エラーが発生するおそれを低減することができる。
【０１１９】
このように、記憶装置１では、電圧降下を抑えることができるため、書込エラーがや読出エラーが発生するおそれを低減することができる。その結果、データの書込動作やデータの読出動作の信頼性を高めることができる。
【０１２０】
また、記憶装置１では、このように信頼性を高めることができるため、データの書込動作における書込遅延時間を短くすることができる。その結果、書込動作におけるデータ転送速度を速くすることができる。また、読出電流を増加させることにより、データの読出動作における読出遅延時間を短くすることができる。その結果、読出動作におけるデータ転送速度を速くすることができる。また、例えば、メモリセルＭＣを微細化し、あるいは積層数を増やすことにより、１ビット当たりのコストを削減することができる。
【０１２１】
［効果］
以上のように本実施の形態では、行選択線駆動部を２系統の駆動部を用いて構成し、これらの２系統の駆動部が、互いに異なる選択電圧を出力するようにするとともに、列選択線駆動部を２系統の駆動部を用いて構成し、これらの２系統の駆動部が互いに異なる選択電圧を出力するようにした。これにより、２つのメモリセルに同時にアクセスする際、互いに異なる２つの電流パスが形成されるので、データの書込動作やデータの読出動作の信頼性を高めることができる。また、このように信頼性を高めることができるため、例えば、データの書込動作やデータの読出動作におけるデータ転送速度を高めることができ、あるいは、１ビット当たりのコストを削減することができる。
【０１２２】
［変形例１−１］
上記実施の形態では、２つのメモリセルＭＣに同時にアクセスしたが、常に２つのメモリセルＭＣに同時にアクセスしなくてもよい。例えば、必要に応じて１つのメモリセルＭＣのみにアクセスできるようにしてもよいし、必要に応じて３つ以上のメモリセルＭＣにも同時にアクセスできるようにしてもよい。以下に、本変形例について詳細に説明する。
【０１２３】
図１７は、１つのメモリセルＭＣ（この例では、メモリセルＭＣ６）に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図１８Ａ，１８Ｂは、セット動作ＯＰ１におけるアレイ駆動部ＡＤの動作を模式的に表すものであり、図１８Ａは、行選択線駆動部２０の動作を示し、図１８Ｂは、列選択線駆動部３０の動作を示す。図１７，１８Ａ，１８Ｂは、上記実施の形態に係る図８，９Ａ，９Ｂにそれぞれ対応するものである。
【０１２４】
図１７の例では、行選択線駆動部２０は、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、列選択線駆動部３０は、列選択線ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ１，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【０１２５】
このとき、図１８Ａに示したように、行選択線駆動部２０の電圧選択回路２１Ａでは、トランジスタ２０１がオン状態になるとともに、トランジスタ２０２，２０３がオフ状態になる。これにより、電圧選択回路２１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力する。一方、電圧選択回路２１Ｂでは、トランジスタ２２１がオン状態になるとともに、トランジスタ２２２，２２３がオフ状態になる。これにより、電圧選択回路２１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。
【０１２６】
そして、デコーダ２３Ａでは、トランジスタ２０７，２０９，２１１，２１２がオン状態になるとともに、トランジスタ２０６，２０８，２１０，２１３がオフ状態になる。その結果、デコーダ２３Ａは、行選択線ＲＬ１に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ０，ＲＬ２，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１２７】
また、デコーダ２３Ｂでは、トランジスタ２２７，２２８，２３１，２３２がオン状態になるとともに、トランジスタ２２６，２２９，２３０，２３３がオフ状態になる。すなわち、上記実施の形態の例（図９Ａ）では、トランジスタ２３０をオン状態にするとともにトランジスタ２３１をオフ状態にしたが、本変形例（図１８Ａ）では、トランジスタ２３１をオン状態にするとともにトランジスタ２３０をオフ状態にしている。その結果、デコーダ２３Ｂは、４本の行選択線ＲＬ４〜ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１２８】
また、図１８Ｂに示したように、列選択線駆動部３０の電圧選択回路３１Ａでは、トランジスタ３０２がオン状態になるとともに、トランジスタ３０１，３０３〜３０６がオフ状態になる。これにより、電圧選択回路３１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力する。一方、電圧選択回路３１Ｂでは、トランジスタ３２１がオン状態になるとともに、トランジスタ３２２〜３２６がオフ状態になる。これにより、電圧選択回路３１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。
【０１２９】
そして、デコーダ３２Ａでは、トランジスタ３０８，３０９がオン状態になるとともに、トランジスタ３０７，３１０がオフ状態になる。すなわち、上記実施の形態の例（図９Ｂ）では、トランジスタ３１０をオン状態にするとともにトランジスタ３０９をオフ状態にしたが、本変形例（図１８Ｂ）では、トランジスタ３０９をオン状態にするとともにトランジスタ３１０をオフ状態にしている。その結果、デコーダ３２Ａは、２つの列選択線ＣＬ０，ＣＬ１に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１３０】
また、デコーダ３２Ｂでは、トランジスタ３２７，３２９がオン状態になるとともに、トランジスタ３２８，３３０がオフ状態になる。その結果、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１３１】
その結果、メモリアレイユニットＭＡＵでは、図１７に示したように、セット動作ＯＰ１の対象として、１つのメモリセルＭＣ６が選択される。そして、メモリアレイユニットＭＡＵでは、図１７，１８Ａ，１８Ｂに示したように、電圧選択回路３１Ｂ、デコーダ３２Ｂ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ａ、電流制限回路２２Ａ、電圧選択回路２１Ａの順に、セット電流Ｉset（セット電流Ｉset1）が流れる。
【０１３２】
次に、３つ以上のメモリセルＭＣに同時にアクセスする場合の例について、詳細に説明する。
【０１３３】
図１９は、６つのメモリセルＭＣ（この例では、メモリセルＭＣ６，ＭＣ７，ＭＣ１０，ＭＣ１１，ＭＣ２１，ＭＣ２５）に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図２０Ａ，２０Ｂは、セット動作ＯＰ１におけるアレイ駆動部ＡＤの動作を模式的に表すものであり、図２０Ａは、行選択線駆動部２０の動作を示し、図２０Ｂは、列選択線駆動部３０の動作を示す。図１９，２０Ａ，２０Ｂは、上記実施の形態に係る図８，９Ａ，９Ｂにそれぞれ対応するものである。
【０１３４】
図１９の例では、行選択線駆動部２０は、行選択線ＲＬ１，ＲＬ２に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ５，ＲＬ６に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ３，ＲＬ４，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、列選択線駆動部３０は、列選択線ＣＬ２，ＣＬ３に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、残りの列選択線ＣＬ０に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【０１３５】
このとき、図２０Ａに示したように、行選択線駆動部２０のデコーダ２３Ａでは、トランジスタ２０７，２０９，２１０，２１２がオン状態になるとともに、トランジスタ２０６，２０８，２１１，２１３がオフ状態になる。その結果、デコーダ２３Ａは、行選択線ＲＬ１，ＲＬ２に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ０，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１３６】
また、デコーダ２３Ｂでは、トランジスタ２２７，２２９，２３０，２３２がオン状態になるとともに、トランジスタ２２６，２２８，２３１，２３３がオフ状態になる。その結果、デコーダ２３Ｂは、行選択線ＲＬ５，ＲＬ６に対して、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、行選択線ＲＬ４，ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１３７】
また、図２０Ｂに示したように、列選択線駆動部３０のデコーダ３２Ａでは、トランジスタ３０８，３１０がオン状態になるとともに、トランジスタ３０７，３０９がオフ状態になる。その結果、デコーダ３２Ａは、列選択線ＣＬ１に対して、選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１３８】
また、デコーダ３２Ｂでは、トランジスタ３２７，３３０がオン状態になるとともに、トランジスタ３２８，３２９がオフ状態になる。その結果、デコーダ３２Ｂは、列選択線ＣＬ２，ＣＬ３に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加する。
【０１３９】
その結果、メモリアレイユニットＭＡＵでは、図１９に示したように、セット動作ＯＰ１の対象として、６つのメモリセルＭＣ６，ＭＣ７，ＭＣ１０，ＭＣ１１，ＭＣ２1，ＭＣ２５が選択される。このとき、列選択線ＣＬ１には、メモリセルＭＣ２１に係るセット電流Ｉset5およびメモリセルＭＣ２５に係るセット電流Ｉset6の合計電流が流れ、列選択線ＣＬ２にはメモリセルＭＣ６に係るセット電流Ｉset1およびメモリセルＭＣ１０に係るセット電流Ｉset3の合計電流が流れ、列選択線ＣＬ３にはメモリセルＭＣ７に係るセット電流Ｉset2およびメモリセルＭＣ１１に係るセット電流Ｉset4の合計電流が流れる。また、行選択線ＲＬ１にはセット電流Ｉset1，Ｉset2の合計電流が流れ、行選択線ＲＬ２にはセット電流Ｉset3，Ｉset4の合計電流が流れ、行選択線ＲＬ５にはセット電流Ｉset5が流れ、行選択線ＲＬ６にはセット電流Ｉset6が流れる。
【０１４０】
この場合には、上記実施の形態におけるセット動作ＯＰ１（図８，９Ａ，９Ｂ）のような２つのメモリセルＭＣを選択する場合に比べて、例えば行選択線ＲＬ１，ＲＬ２および列選択線ＣＬ１〜ＣＬ３により大きな電圧降下が生じ得るが、例えば書込エラーが許容できるレベルであれば、このように動作させてもよい。
【０１４１】
すなわち、例えば、上記比較例に係る記憶装置１Ｒを用いて、６つのメモリセルＭＣにセット動作ＯＰ１を行う場合には、例えば図２１に示すように、メモリセルＭＣ５〜ＭＣ７，ＭＣ９〜ＭＣ１１を選択することができる。このとき、列選択線ＣＬ１には、メモリセルＭＣ５に係るセット電流Ｉset1およびメモリセルＭＣ９に係るセット電流Ｉset4の合計電流が流れ、列選択線ＣＬ２にはメモリセルＭＣ６に係るセット電流Ｉset2およびメモリセルＭＣ１０に係るセット電流Ｉset5の合計電流が流れ、列選択線ＣＬ３にはメモリセルＭＣ７に係るセット電流Ｉset3およびメモリセルＭＣ１１に係るセット電流Ｉset6の合計電流が流れる。また、行選択線ＲＬ１にはセット電流Ｉset1〜Ｉset3の合計電流が流れ、行選択線ＲＬ２にはセット電流Ｉset4〜Ｉset6の合計電流が流れる。この例では、このように、例えば行選択線ＲＬ１に３つのメモリセルＭＣ５，ＭＣ６，ＭＣ７に係る電流が流れ、例えば行選択線ＲＬ２に３つのメモリセルＭＣ９，ＭＣ１０，ＭＣ１１に係る電流が流れるため、大きな電圧降下が生じるおそれがある。一方、記憶装置１（図１９）では、例えば、行選択線ＲＬ１に２つのメモリセルＭＣ５，ＭＣ６に係る電流が流れる。
【０１４２】
このように、記憶装置１では、３つ以上のメモリセルＭＣに同時にアクセスする場合でも、１本の行選択線ＲＬや１本の列選択線ＣＬに流れる電流量を抑えることができるため、データの書込動作やデータの読出動作の信頼性を高めることができる。
【０１４３】
［変形例１−２］
上記実施の形態では、行選択線駆動部２０は、行選択線ＲＬ０〜ＲＬ７のうちの選択していない行選択線ＲＬに非選択電圧Ｖinh（例えば３Ｖ）を印加し、列選択線駆動部３０は、列選択線ＣＬ０〜ＣＬ３のうちの選択していない列選択線ＣＬに非選択電圧Ｖinh（例えば３Ｖ）を印加したが、これに限定されるものではない。これに代えて、選択していない行選択線ＲＬおよび列選択線ＣＬをフローティング状態にしてもよい。以下に、本変形例に係る記憶装置１Ａについて詳細に説明する。
【０１４４】
記憶装置１Ａは、上記実施の形態に係る記憶装置１（図１）と同様に、メモリアレイユニットＭＡＵ１を有している。メモリアレイユニットＭＡＵ１は、上記実施の形態に係るメモリアレイユニットＭＡＵ（図２）と同様に、行選択線駆動部４０および列選択線駆動部５０を含むアレイ駆動部ＡＤ１を有している。
【０１４５】
図２２は、行選択線駆動部４０の一構成例を表すものである。行選択線駆動部４０は、デコーダ４３Ａ，４３Ｂを有している。このデコーダ４３Ａは、上記実施の形態に係るデコーダ２３Ａ（図６）から、４つのトランジスタ２０７，２０８，２１１，２１２を省いたものであり、同様に、デコーダ４３Ｂは、上記実施の形態に係るデコーダ２３Ｂ（図６）から、４つのトランジスタ２２７，２２８，２３１，２３２を省いたものである。電圧選択回路２１Ａ、電流制限回路２２Ａ、デコーダ４３Ａ、およびセンスアンプ２４Ａは、駆動部４０Ａを構成し、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ４３Ｂ、およびセンスアンプ２４Ｂは、駆動部４０Ｂを構成する。
【０１４６】
図２３は、列選択線駆動部５０の一構成例を表すものである。列選択線駆動部５０は、デコーダ５２Ａ，５２Ｂを有している。このデコーダ５２Ａは、上記実施の形態に係るデコーダ３２Ａ（図７）から、２つのトランジスタ３０８，３０９を省いたものであり、同様に、デコーダ５２Ｂは、上記実施の形態に係るデコーダ３２Ｂ（図７）から、２つのトランジスタ３２８，３２９を省いたものである。電圧選択回路３１Ａおよびデコーダ５２Ａは、駆動部５０Ａを構成し、電圧選択回路３１Ｂおよびデコーダ５２Ｂは、駆動部５０Ｂを構成する。
【０１４７】
このように構成することにより、記憶装置１Ａでは、トランジスタの数を削減することができる。本変形例は、行選択線ＲＬの本数および列選択線ＣＬの本数が多いほど効果的である。
【０１４８】
［変形例１−３］
上記実施の形態では、図６に示したように、行選択線駆動部２０の電圧選択回路２１Ａ，２１Ｂが選択電圧をデコーダ２３Ａ，２３Ｂに供給するとともに、図７に示したように、列選択線駆動部３０の電圧選択回路３１Ａ，３１Ｂが選択電圧をデコーダ３２Ａ，３２Ｂに供給したが、これに限定されるものではない。これに代えて、例えば、電圧選択回路３１Ａ，３１Ｂを省き、電圧選択回路２１Ａ，２１Ｂが選択電圧をデコーダ２３Ａ，２３Ｂおよびデコーダ３２Ａ，３２Ｂに供給してもよいし、電圧選択回路２１Ａ，２１Ｂを省き、電圧選択回路３１Ａ，３１Ｂが選択電圧をデコーダ２３Ａ，２３Ｂおよびデコーダ３２Ａ，３２Ｂに供給してもよい。以下に、電圧選択回路２１Ａ，２１Ｂが選択電圧をデコーダ２３Ａ，２３Ｂおよびデコーダ３２Ａ，３２Ｂに供給する例について詳細に説明する。
【０１４９】
本変形例に係る記憶装置１Ｂは、上記実施の形態に係る記憶装置１（図１）と同様に、メモリアレイユニットＭＡＵ２を有している。メモリアレイユニットＭＡＵ２は、上記実施の形態に係るメモリアレイユニットＭＡＵ（図２）と同様に、行選択線駆動部６０および列選択線駆動部７０を含むアレイ駆動部ＡＤ２を有している。
【０１５０】
図２４は、行選択線駆動部６０の一構成例を表すものである。行選択線駆動部６０は、電圧選択回路２１Ａ，２１Ｂを有している。電圧選択回路２１Ａは、選択電圧を列選択線駆動部７０にも供給するようになっており、電圧選択回路２１Ｂは、選択電圧を列選択線駆動部７０にも供給するようになっている。電圧選択回路２１Ａ、電流制限回路２２Ａ、デコーダ２３Ａ、およびセンスアンプ２４Ａは、駆動部６０Ａを構成し、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ２３Ｂ、およびセンスアンプ２４Ｂは、駆動部６０Ｂを構成する。
【０１５１】
図２５は、列選択線駆動部７０の一構成例を表すものである。列選択線駆動部７０は、トランジスタ７１〜７４を有している。また、列選択線駆動部７０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgsw，Ｖgc0〜Ｖgc3に基づいて、これらの論理信号の反転信号である論理信号Ｖgswb，Ｖgc0b〜Ｖgc3bをそれぞれ生成する反転回路をも有している。
【０１５２】
トランジスタ７１のゲートには論理信号Ｖgswの反転信号である論理信号Ｖgswbが供給され、ソースは電圧選択回路２１ＡのノードＮ２１Ａに接続され、ドレインはノードＮ３２Ａに接続される。トランジスタ７２のゲートには論理信号Ｖgswの反転信号である論理信号Ｖgswbが供給され、ソースは電圧選択回路２１ＢのノードＮ２１Ｂに接続され、ドレインはノードＮ３２Ｂに接続される。トランジスタ７３のゲートには論理信号Ｖgswが供給され、ソースは電圧選択回路２１ＡのノードＮ２１Ａに接続され、ドレインはノードＮ３２Ｂに接続される。トランジスタ７４のゲートには論理信号Ｖgswが供給され、ソースは電圧選択回路２１ＢのノードＮ２１Ｂに接続され、ドレインはノードＮ３２Ａに接続される。デコーダ３２Ａは駆動部７０Ａを構成し、デコーダ３２Ｂは駆動部７０Ｂを構成する。
【０１５３】
ここで、トランジスタ７１〜７４からなる回路は、本開示における「第５の供給部」の一具体例に対応する。論理信号Ｖgsw，Ｖgswbは、本開示における「第５の選択信号線」の一具体例に対応する。
【０１５４】
次に、図８に示した場合と同様に、２つのメモリセルＭＣ６，ＭＣ２５に対してセット動作ＯＰ１を行う場合におけるアレイ駆動部ＡＤ２の動作について説明する。
【０１５５】
図２６Ａ，２６Ｂは、セット動作ＯＰ１におけるアレイ駆動部ＡＤ２の動作を模式的に表すものであり、図２６Ａは、行選択線駆動部６０の動作を示し、図２６Ｂは、列選択線駆動部７０の動作を示す。
【０１５６】
この例では、図８に示したように、行選択線駆動部６０は、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ６に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ５，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部７０は、列選択線ＣＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【０１５７】
このとき、図２６Ａに示したように、行選択線駆動部６０の電圧選択回路２１Ａでは、トランジスタ２０１がオン状態になるとともに、トランジスタ２０２，２０３がオフ状態になる。これにより、電圧選択回路２１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力する。そして、電圧選択回路２１Ａは、この選択電圧Ｖnset（この例では０Ｖ）を、電流制限回路２２Ａを介してデコーダ２３Ａに供給するとともに、列選択線駆動部７０に供給する。一方、電圧選択回路２１Ｂでは、トランジスタ２２１がオン状態になるとともに、トランジスタ２２２，２２３がオフ状態になる。これにより、電圧選択回路２１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。そして、電圧選択回路２１Ｂは、この選択電圧Ｖpset（この例では６Ｖ）を、電流制限回路２２Ｂを介してデコーダ２３Ｂに供給するとともに、列選択線駆動部７０に供給する。
【０１５８】
デコーダ２３Ａは、行選択線ＲＬ１に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ０，ＲＬ２，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ２３Ｂは、行選択線ＲＬ６に対して、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、行選択線ＲＬ４，ＲＬ５，ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１５９】
また、図２６Ｂに示したように、列選択線駆動部７０では、トランジスタ７１，７２がオン状態になるとともに、トランジスタ７３，７４がオフ状態になる。これにより、デコーダ３２Ａには、電圧選択回路２１Ａが出力した選択電圧Ｖnset（例えば０Ｖ）が供給され、デコーダ３２Ｂには、電圧選択回路２１Ｂが出力した選択電圧Ｖpset（例えば６Ｖ）が供給される。
【０１６０】
そして、デコーダ３２Ａは、列選択線ＣＬ１に対して、電圧選択回路２１Ａから供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路２１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１６１】
その結果、メモリアレイユニットＭＡＵ２では、図８に示したように、セット動作ＯＰ１の対象として、２つのメモリセルＭＣ６，ＭＣ２５が選択される。
【０１６２】
なお、この例では、メモリセルＭＣ６，ＭＣ２５に対してセット動作ＯＰ１を行う例で説明した。これに代えて、例えば、メモリセルＭＣ５，ＭＣ２６に対してセット動作ＯＰ１を行う場合には、列選択線駆動部７０において、トランジスタ７３，７４をオン状態にするとともに、トランジスタ７１，７２をオフ状態にする。これにより、デコーダ３２Ａには、行選択線駆動部６０の電圧選択回路２１Ｂが出力した選択電圧Ｖpset（例えば６Ｖ）が供給され、デコーダ３２Ｂには、行選択線駆動部６０の電圧選択回路２１Ａが出力した選択電圧Ｖnset（例えば０Ｖ）が供給される。これにより、デコーダ３２Ａは、列選択線ＣＬ１に対して、電圧選択回路２１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路２１Ａから供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。このようにして、アレイ駆動部ＡＤ２は、メモリセルＭＣ５，ＭＣ２６に対してセット動作ＯＰ１を行うことができる。
【０１６３】
このように構成することにより、記憶装置１Ｂでは、トランジスタの数を削減することができる。
【０１６４】
［変形例１−４］
上記実施の形態では、図３，６に示したように、行選択線駆動部２０のデコーダ２３Ａは、同じ層に形成された行選択線ＲＬ０〜ＲＬ３を駆動し、デコーダ２３Ｂは、同じ層に形成された行選択線ＲＬ４〜ＲＬ７を駆動したが、これに限定されるものではない。これに代えて、例えば、各デコーダは、行選択線ＲＬ０〜ＲＬ７のうちの異なる層に形成された行選択線ＲＬを駆動してもよい。以下に、本変形例に係る記憶装置１Ｃについて詳細に説明する。
【０１６５】
記憶装置１Ｃは、上記実施の形態に係る記憶装置１（図１）と同様に、メモリアレイユニットＭＡＵ３を有している。メモリアレイユニットＭＡＵ３は、上記実施の形態に係るメモリアレイユニットＭＡＵ（図２）と同様に、行選択線駆動部８０および列選択線駆動部３０を含むアレイ駆動部ＡＤ３を有している。
【０１６６】
図２７は、行選択線駆動部８０の一構成例を表すものである。行選択線駆動部８０は、電圧選択回路８１Ａ，８１Ｂと、デコーダ８３Ａ，８３Ｂを有している。また、行選択線駆動部８０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset0，Ｖgrset1，Ｖgrrst0，Ｖgrrst1，Ｖgrsns0，Ｖgrsns1，Ｖgr0〜Ｖgr7に基づいて、これらの論理信号の反転信号である論理信号Ｖgrset0b，Ｖgrset1b，Ｖgrrst0b，Ｖgrrst1b，Ｖgrsns0b，Ｖgrsns1b，Ｖgr0b〜Ｖgr7bをそれぞれ生成する反転回路をも有している。
【０１６７】
電圧選択回路８１Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset0，Ｖgrset1，Ｖgrrst0，Ｖgrrst1，Ｖgrsns0，Ｖgrsns1に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力するものである。すなわち、上記実施の形態の例（図６）では、電圧選択回路２１Ａは、３つの選択電圧Ｖnset，Ｖprst，Ｖnsnsのうちのいずれかを出力したが、本変形例（図２７）では、電圧選択回路８１Ａは、６つの選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力している。電圧選択回路８１Ａは、トランジスタ２０１Ｐ，２０１Ｎ，２０２Ｐ，２０２Ｎ，２０３Ｐ，２０３Ｎを有している。トランジスタ２０１Ｐ，２０２Ｐ，２０３ＰはＰ型のＭＯＳトランジスタであり、トランジスタ２０１Ｎ，２０２Ｎ，２０３ＮはＮ型のＭＯＳトランジスタである。トランジスタ２０１Ｐのゲートには論理信号Ｖgrset1の反転信号である論理信号Ｖgcset1bが供給され、ソースには選択電圧Ｖpset（例えば６Ｖ）が供給され、ドレインはノードＮ２１Ａに接続される。トランジスタ２０１Ｎのゲートには論理信号Ｖgrset0が供給され、ソースには選択電圧Ｖnset（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ａに接続される。トランジスタ２０２Ｐのゲートには論理信号Ｖgrrst0の反転信号である論理信号Ｖgrrst0bが供給され、ソースには選択電圧Ｖprst（例えば６Ｖ）が供給され、ドレインはノードＮ２１Ａに接続される。トランジスタ２０２Ｎのゲートには論理信号Ｖgrrst1が供給され、ソースには選択電圧Ｖnrst（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ａに接続される。トランジスタ２０３Ｐのゲートには論理信号Ｖgrsns1の反転信号である論理信号Ｖgrsns1bが供給され、ソースには選択電圧Ｖpsns（例えば５Ｖ）が供給され、ドレインはノードＮ２１Ａに接続される。トランジスタ２０３Ｎのゲートには論理信号Ｖgrsns0が供給され、ソースには選択電圧Ｖnsns（例えば１Ｖ）が供給され、ドレインはノードＮ２１Ａに接続される。
【０１６８】
デコーダ８３Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr0，Ｖgr1，Ｖgr4，Ｖgr5に基づいて、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧を、行選択線ＲＬ０，ＲＬ１，ＲＬ４，ＲＬ５に選択的に印加するものである。すなわち、上記実施の形態の例（図６）では、デコーダ２３Ａは、論理信号Ｖgr0〜Ｖgr3に基づいて、選択電圧を、行選択線ＲＬ０〜ＲＬ３に選択的に印加したが、本変形例（図２７）では、デコーダ８３Ａは、論理信号Ｖgr0，Ｖgr1，Ｖgr4，Ｖgr5に基づいて、選択電圧を、行選択線ＲＬ０，ＲＬ１，ＲＬ４，ＲＬ５に選択的に印加している。デコーダ８３Ａにおいて、トランジスタ２１０のゲートには論理信号Ｖgr4が供給され、ソースはノードＮ２３Ａに接続され、ドレインはトランジスタ２１１のドレインおよび行選択線ＲＬ４に接続される。トランジスタ２１１のゲートには論理信号Ｖgr4の反転信号である論理信号Ｖgr4bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２１０のドレインおよび行選択線ＲＬ４に接続される。トランジスタ２１２のゲートには論理信号Ｖgr5の反転信号である論理信号Ｖgr5bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２１３のドレインおよび行選択線ＲＬ５に接続される。トランジスタ２１３のゲートには論理信号Ｖgr5が供給され、ソースはノードＮ２３Ａに接続され、ドレインはトランジスタ２１２のドレインおよび行選択線ＲＬ５に接続される。
【０１６９】
電圧選択回路８１Ｂは、電圧選択回路８１Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset0，Ｖgrset1，Ｖgrrst0，Ｖgrrst1，Ｖgrsns0，Ｖgrsns1に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力するものである。電圧選択回路８１Ｂは、トランジスタ２２１Ｐ，２２１Ｎ，２２２Ｐ，２２２Ｎ，２２３Ｐ，２２３Ｎを有している。トランジスタ２２１Ｐ，２２２Ｐ，２２３ＰはＰ型のＭＯＳトランジスタであり、トランジスタ２２１Ｎ，２２２Ｎ，２２３ＮはＮ型のＭＯＳトランジスタである。トランジスタ２２１Ｐのゲートには論理信号Ｖgrset0の反転信号である論理信号Ｖgcset0bが供給され、ソースには選択電圧Ｖpset（例えば６Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。トランジスタ２２１Ｎのゲートには論理信号Ｖgrset1が供給され、ソースには選択電圧Ｖnset（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。トランジスタ２２２Ｐのゲートには論理信号Ｖgrrst1の反転信号である論理信号Ｖgrrst1bが供給され、ソースには選択電圧Ｖprst（例えば６Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。トランジスタ２２２Ｎのゲートには論理信号Ｖgrrst0が供給され、ソースには選択電圧Ｖnrst（例えば０Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。トランジスタ２２３Ｐのゲートには論理信号Ｖgrsns0の反転信号である論理信号Ｖgrsns0bが供給され、ソースには選択電圧Ｖpsns（例えば５Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。トランジスタ２２３Ｎのゲートには論理信号Ｖgrsns1が供給され、ソースには選択電圧Ｖnsns（例えば１Ｖ）が供給され、ドレインはノードＮ２１Ｂに接続される。
【０１７０】
デコーダ８３Ｂは、デコーダ８３Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr2，Ｖgr3，Ｖgr6，Ｖgr7に基づいて、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧を、行選択線ＲＬ２，ＲＬ３，ＲＬ６，ＲＬ７に選択的に印加するものである。デコーダ８３Ｂにおいて、トランジスタ２２６のゲートには論理信号Ｖgr2が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２２７のドレインおよび行選択線ＲＬ２に接続される。トランジスタ２２７のゲートには論理信号Ｖgr2の反転信号である論理信号Ｖgr2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２２６のドレインおよび行選択線ＲＬ２に接続される。トランジスタ２２８のゲートには論理信号Ｖgr3の反転信号である論理信号Ｖgr3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２２９のドレインおよび行選択線ＲＬ３に接続される。トランジスタ２２９のゲートには論理信号Ｖgr3が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２２８のドレインおよび行選択線ＲＬ３に接続される。
【０１７１】
電圧選択回路８１Ａ、電流制限回路２２Ａ、デコーダ８３Ａ、およびセンスアンプ２４Ａは、駆動部８０Ａを構成し、電圧選択回路８１Ｂ、電流制限回路２２Ｂ、デコーダ８３Ｂ、およびセンスアンプ２４Ｂは、駆動部８０Ｂを構成する。駆動部８０Ａは、例えば、図２８に示したように、基板面Ｓにおける、行選択線ＲＬ０，ＲＬ１，ＲＬ４，ＲＬ５の下の領域ＳＡに形成される。同様に、駆動部８０Ｂは、基板面Ｓにおける、行選択線ＲＬ２，ＲＬ３，ＲＬ６，ＲＬ７の下の領域ＳＢに形成される。これにより、記憶装置１Ｃでは、行選択線駆動部８０と、行選択線ＲＬ０〜ＲＬ８との間の配線をシンプルにすることができる。
【０１７２】
［変形例１−５］
上記実施の形態では、図１，２に示したように、各メモリアレイユニットＭＡＵにおいて、行選択線駆動部２０および列選択線駆動部３０が、そのメモリアレイユニットＭＡＵのメモリアレイＭＡを駆動したが、これに限定されるものではない。これに代えて、例えば、行選択線駆動部２０の駆動部２０Ａが、互いに異なるメモリアレイユニットＭＡＵにおける２つのメモリアレイＭＡを駆動してもよいし、駆動部２０Ｂが、互いに異なるメモリアレイユニットＭＡＵにおける２つのメモリアレイＭＡを駆動してもよい。同様に、列選択線駆動部３０の駆動部３０Ａが、互いに異なるメモリアレイユニットＭＡＵにおける２つのメモリアレイＭＡを駆動してもよいし、駆動部３０Ｂが、互いに異なるメモリアレイユニットＭＡＵにおける２つのメモリアレイＭＡを駆動してもよい。以下に、一例を挙げて、本変形例について説明する。
【０１７３】
図２９は、本変形例に係る記憶装置１Ｄの一構成例を表すものである。この例では、駆動部３０Ａは、２つのメモリアレイＭＡ（例えば（ｎ−１）番目のメモリアレイＭＡ（ｎ−１）とｎ番目のメモリアレイＭＡ（ｎ））の列選択線ＣＬ０，ＣＬ１を駆動している。また、駆動部３０Ｂは、２つのメモリアレイＭＡ（例えばｎ番目のメモリアレイＭＡ（ｎ）と（ｎ＋１）番目のメモリアレイＭＡ（ｎ＋１））の列選択線ＣＬ２，ＣＬ３を駆動している。これにより、例えば（ｎ−１）番目のメモリアレイＭＡ（ｎ−１）とｎ番目のメモリアレイＭＡ（ｎ）において、列選択線ＣＬ０，ＣＬ１のうちの同じ列選択線ＣＬに同じ選択電圧が印加される。同様に、例えばｎ番目のメモリアレイＭＡ（ｎ）と（ｎ＋１）番目のメモリアレイＭＡ（ｎ＋１）において、列選択線ＣＬ２，ＣＬ３のうちの同じ列選択線ＣＬに同じ選択電圧が印加される。このように構成することにより、記憶装置１Ｄでは、列選択線駆動部３０の数を減らすことができる。なお、この例では、本技術を列選択線駆動部３０の駆動部３０Ａ，３０Ｂに適用したが、同様に行選択線駆動部２０の駆動部２０Ａ，２０Ｂに適用してもよい。
【０１７４】
［変形例１−６］
上記実施の形態では、行選択線駆動部２０のデコーダ２３Ａは、図６に示したように、例えば、トランジスタ２０６，２０９，２１０，２１３を選択的にオン状態にすることにより、選択電圧を行選択線ＲＬ０〜ＲＬ３に選択的に印加し、デコーダ２３Ｂは、例えば、トランジスタ２２６，２２９，２３０，２３３を選択的にオン状態にすることにより、選択電圧を行選択線ＲＬ４〜ＲＬ７に選択的に印加したが、これに限定されるものではない。以下に、本変形例に係る記憶装置１Ｅについて詳細に説明する。記憶装置１Ｅは、上記実施の形態に係る記憶装置１（図１）と同様に、メモリアレイユニットＭＡＵ５を有している。
【０１７５】
図３０は、メモリアレイユニットＭＡＵ５の一構成例を表すものである。メモリアレイユニットＭＡＵ５は、メモリアレイＭＡ５と、アレイ駆動部ＡＤ５とを有している。
【０１７６】
メモリアレイＭＡ５は、複数の行選択線ＲＬ（この例では１６本の行選択線ＲＬ０〜ＲＬ１５）と、複数の列選択線ＣＬ（この例では４本の列選択線ＣＬ０〜ＣＬ３）と、複数のメモリセルＭＣ（この例では６４個のメモリセルＭＣ０〜ＭＣ６３）とを有している。上記実施の形態に係るメモリアレイＭＡ（図３）と同様に、メモリセルＭＣ０〜ＭＣ３１は記憶層Ｌ０に形成され、メモリセルＭＣ３２〜ＭＣ６３は記憶層Ｌ１に形成される。
【０１７７】
アレイ駆動部ＡＤ５は、行選択線駆動部１００と、列選択線駆動部３０とを有している。行選択線駆動部１００は、マイクロコントローラＭＣＯＮからの指示に基づいて、行選択線ＲＬ０〜ＲＬ１５に対して選択的に電圧を印加するものである。行選択線駆動部１００は、上記実施の形態に係る行選択線駆動部２０（図６）と同様に、電圧選択回路２１Ａ，２１Ｂと、電流制限回路２２Ａ，２２Ｂと、デコーダ１０３Ａ，１０３Ｂと、センスアンプ２４Ａ，２４Ｂとを有している。また、行選択線駆動部１００は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr0〜Ｖgr7，Ｖgr11〜Ｖgr14に基づいて、これらの論理信号の反転信号である論理信号Ｖgr0b〜Ｖgr7b，Ｖgr11b〜Ｖgr14bをそれぞれ生成する反転回路をも有している。
【０１７８】
図３１Ａは、デコーダ１０３Ａの一構成例を表すものである。デコーダ１０３Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr0〜Ｖgr3，Ｖgr11，Ｖgr12に基づいて、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧を、行選択線ＲＬ０〜ＲＬ７に選択的に印加するものである。デコーダ１０３Ａは、トランジスタ４０１〜４２０を有している。トランジスタ４０１〜４２０は、Ｎ型のＭＯＳトランジスタである。トランジスタ４０１のゲートには論理信号Ｖgr11が供給され、ソースはノードＮ２３Ａに接続され、ドレインはノードＮ４０１に接続される。トランジスタ４０２のゲートには論理信号Ｖgr11の反転信号である論理信号Ｖgr11bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはノードＮ４０１に接続される。トランジスタ４０３のゲートには論理信号Ｖgr12の反転信号である論理信号Ｖgr12bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはノードＮ４０４に接続される。トランジスタ４０４のゲートには論理信号Ｖgr12が供給され、ソースはノードＮ２３Ａに接続され、ドレインはノードＮ４０４に接続される。
【０１７９】
トランジスタ４０５のゲートには論理信号Ｖgr0が供給され、ソースはノードＮ４０１に接続され、ドレインはトランジスタ４０６のドレインおよび行選択線ＲＬ０に接続される。トランジスタ４０６のゲートには論理信号Ｖgr0の反転信号である論理信号Ｖgr0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４０５のドレインおよび行選択線ＲＬ０に接続される。トランジスタ４０７のゲートには論理信号Ｖgr1の反転信号である論理信号Ｖgr1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４０８のドレインおよび行選択線ＲＬ１に接続される。トランジスタ４０８のゲートには論理信号Ｖgr1が供給され、ソースはノードＮ４０１に接続され、ドレインはトランジスタ４０７のドレインおよび行選択線ＲＬ１に接続される。トランジスタ４０９のゲートには論理信号Ｖgr2が供給され、ソースはノードＮ４０１に接続され、ドレインはトランジスタ４１０のドレインおよび行選択線ＲＬ２に接続される。トランジスタ４１０のゲートには論理信号Ｖgr2の反転信号である論理信号Ｖgr2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４０９のドレインおよび行選択線ＲＬ２に接続される。トランジスタ４１１のゲートには論理信号Ｖgr3の反転信号である論理信号Ｖgr3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４１２のドレインおよび行選択線ＲＬ３に接続される。トランジスタ４１２のゲートには論理信号Ｖgr3が供給され、ソースはノードＮ４０１に接続され、ドレインはトランジスタ４１１のドレインおよび行選択線ＲＬ３に接続される。
【０１８０】
トランジスタ４１３のゲートには論理信号Ｖgr0が供給され、ソースはノードＮ４０４に接続され、ドレインはトランジスタ４１４のドレインおよび行選択線ＲＬ４に接続される。トランジスタ４１４のゲートには論理信号Ｖgr0の反転信号である論理信号Ｖgr0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４１３のドレインおよび行選択線ＲＬ４に接続される。トランジスタ４１５のゲートには論理信号Ｖgr1の反転信号である論理信号Ｖgr1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４１６のドレインおよび行選択線ＲＬ５に接続される。トランジスタ４１６のゲートには論理信号Ｖgr1が供給され、ソースはノードＮ４０４に接続され、ドレインはトランジスタ４１５のドレインおよび行選択線ＲＬ５に接続される。トランジスタ４１７のゲートには論理信号Ｖgr2が供給され、ソースはノードＮ４０４に接続され、ドレインはトランジスタ４１８のドレインおよび行選択線ＲＬ６に接続される。トランジスタ４１８のゲートには論理信号Ｖgr2の反転信号である論理信号Ｖgr2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４１７のドレインおよび行選択線ＲＬ６に接続される。トランジスタ４１９のゲートには論理信号Ｖgr3の反転信号である論理信号Ｖgr3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ４２０のドレインおよび行選択線ＲＬ７に接続される。トランジスタ４２０のゲートには論理信号Ｖgr3が供給され、ソースはノードＮ４０４に接続され、ドレインはトランジスタ４１９のドレインおよび行選択線ＲＬ７に接続される。
【０１８１】
図３１Ｂは、デコーダ１０３Ｂの一構成例を表すものである。デコーダ１０３Ｂは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr4〜Ｖgr7，Ｖgr13，Ｖgr14に基づいて、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧を、行選択線ＲＬ８〜ＲＬ１５に選択的に印加するものである。デコーダ１０３Ｂの構成は、デコーダ１０３Ａの構成と同様である。デコーダ１０３Ｂは、トランジスタ４２１〜４４０を有している。トランジスタ４２１〜４４０は、デコーダ１０３Ａのトランジスタ４０１〜４２０にそれぞれ対応している。
【０１８２】
図３２は、ノードＮ２３Ａに供給された選択電圧（この例では選択電圧Ｖpset）を行選択線ＲＬ０に印加する場合のデコーダ１０３Ａの一動作例を表すものである。この場合、デコーダ１０３Ａでは、トランジスタ４０１，４０３がオン状態になるとともに、トランジスタ４０２，４０４がオフ状態になる。これにより、ノードＮ４０１に選択電圧Ｖpsetが供給され、ノードＮ４０４に非選択電圧Ｖinhが供給される。
【０１８３】
また、トランジスタ４０５，４０７，４１０，４１１がオン状態になるとともに、トランジスタ４０６，４０８，４０９，４１２がオフ状態になる。これにより、デコーダ１０３Ａは、ノードＮ４０１に供給された選択電圧Ｖpsetを行選択線ＲＬ０に印加するとともに、非選択電圧Ｖinhを行選択線ＲＬ１〜ＲＬ３に印加する。
【０１８４】
また、トランジスタ４１３，４１５，４１８，４１９がオン状態になるとともに、トランジスタ４１４，４１６，４１７，４２０がオフ状態になる。トランジスタ４１５〜４２０についても同様である。これにより、デコーダ１０３Ｂは、非選択電圧Ｖinhを行選択線ＲＬ４〜ＲＬ７に印加する。
【０１８５】
すなわち、例えばトランジスタ４０５，４１３のゲートには同じ論理信号Ｖgr0が供給されるため、トランジスタ４１３はトランジスタ４０５と同様にオン状態になり、例えばトランジスタ４０６，４１４のゲートには同じ論理信号Ｖgr0bが供給されるため、トランジスタ４１４はトランジスタ４０６と同様にオフ状態になる。ノードＮ４０１には選択電圧Ｖpsetが供給されているため、オン状態であるトランジスタ４０５は、この選択電圧Ｖpsetを行選択線ＲＬ０に供給する。すなわち、ノードＮ２３Ａに供給された選択電圧は、２つのトランジスタ４０１，４０５を介して行選択線ＲＬ０に供給される。一方、ノードＮ４０４には非選択電圧Ｖinhが供給されているため、オン状態であるトランジスタ４１３は、この非選択電圧Ｖinhを行選択線ＲＬ４に供給する。
【０１８６】
このように構成することにより、記憶装置１Ｅでは、マイクロコントローラＭＣＯＮとアレイ駆動部ＡＤ５との間の配線の本数を少なくすることができる。すなわち、例えば、図３３に示すデコーダ１０３ＡＲのように構成した場合には、マイクロコントローラＭＣＯＮから８本の論理信号Ｖgr0〜Ｖgr7がデコーダ１０３ＡＲに供給される。一方、本変形例に係るデコーダ１０３Ａ（図３１Ａ）では、マイクロコントローラＭＣＯＮから６本の論理信号Ｖgr0〜Ｖgr3，Ｖgr11，Ｖgr12がデコーダ１０３Ａに供給される。デコーダ１０３Ｂについても同様である。本変形例は、行選択線ＲＬの本数が多いほど効果的である。その結果、記憶装置１Ｅでは、マイクロコントローラＭＣＯＮとアレイ駆動部ＡＤ５との間の配線の本数を少なくすることができる。なお、この例では、本技術を行選択線駆動部２０に適用したが、列選択線駆動部３０に適用してもよい。
【０１８７】
［変形例１−７］
上記実施の形態では、図６に示したように、行選択線駆動部２０は、論理信号Ｖgr0〜Ｖgr7に基づいて、選択電圧を行選択線ＲＬ０〜ＲＬ７に選択的に印加したが、これに限定されるものではなく、これに代えて、例えば、行選択線駆動部は、論理信号Ｖgr0〜Ｖgr3に基づいて、選択電圧を行選択線ＲＬ０〜ＲＬ７に選択的に印加してもよい。以下に、本変形例に係る記憶装置１Ｆについて詳細に説明する。
【０１８８】
記憶装置１Ｆは、上記実施の形態に係る記憶装置１（図１）と同様に、メモリアレイユニットＭＡＵ６を有している。メモリアレイユニットＭＡＵ６は、上記実施の形態に係るメモリアレイユニットＭＡＵ（図２）と同様に、行選択線駆動部１２０および列選択線駆動部３０を含むアレイ駆動部ＡＤ６を有している。
【０１８９】
図３４は、行選択線駆動部１２０の一構成例を表すものである。行選択線駆動部１２０は、デコーダ１２３Ｂを有している。また、行選択線駆動部１２０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset，Ｖgrrst，Ｖgrsns，Ｖgr0〜Ｖgr3に基づいて、これらの論理信号の反転信号である論理信号Ｖgrsetb，Ｖgrrstb，Ｖgrsnsb，Ｖgr0b〜Ｖgr3bをそれぞれ生成する反転回路をも有している。
【０１９０】
デコーダ１２３Ｂは、デコーダ２３Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr0〜Ｖgr3に基づいて、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧を、行選択線ＲＬ４〜ＲＬ７に選択的に印加するものである。すなわち、上記実施の形態の例（図６）では、デコーダ２３Ｂは、論理信号Ｖgr4〜Ｖgr7に基づいて、選択電圧を行選択線ＲＬ４〜ＲＬ７に選択的に印加したが、本変形例（図３４）では、デコーダ１２３Ｂは、論理信号Ｖgr0〜Ｖgr3に基づいて、選択電圧を行選択線ＲＬ４〜ＲＬ７に選択的に印加している。トランジスタ２２６のゲートには論理信号Ｖgr0が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２２７のドレインおよび行選択線ＲＬ４に接続される。トランジスタ２２７のゲートには論理信号Ｖgr0の反転信号である論理信号Ｖgr0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２２６のドレインおよび行選択線ＲＬ４に接続される。トランジスタ２２８のゲートには論理信号Ｖgr1の反転信号である論理信号Ｖgr1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２２９のドレインおよび行選択線ＲＬ５に接続される。トランジスタ２２９のゲートには論理信号Ｖgr1が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２２８のドレインおよび行選択線ＲＬ５に接続される。トランジスタ２３０のゲートには論理信号Ｖgr2が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２３１のドレインおよび行選択線ＲＬ６に接続される。トランジスタ２３１のゲートには論理信号Ｖgr2の反転信号である論理信号Ｖgr2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２３０のドレインおよび行選択線ＲＬ６に接続される。トランジスタ２３２のゲートには論理信号Ｖgr3の反転信号である論理信号Ｖgr3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ２３３のドレインおよび行選択線ＲＬ７に接続される。トランジスタ２３３のゲートには論理信号Ｖgr4が供給され、ソースはノードＮ２３Ｂに接続され、ドレインはトランジスタ２３２のドレインおよび行選択線ＲＬ７に接続される。
【０１９１】
電圧選択回路２１Ａ、電流制限回路２２Ａ、デコーダ２３Ａ、およびセンスアンプ２４Ａは、駆動部１２０Ａを構成し、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ１２３Ｂ、およびセンスアンプ２４Ｂは、駆動部１２０Ｂを構成する。
【０１９２】
図３５は、２つのメモリセルＭＣ６，ＭＣ２１に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図３６は、セット動作ＯＰ１における行選択線駆動部１２０の動作を示す。列選択線駆動部３０の動作は、図９Ｂと同様である。
【０１９３】
この例では、行選択線駆動部１２０は、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ５に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ４，ＲＬ６，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部３０は、列選択線ＣＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【０１９４】
このとき、図３６に示したように、行選択線駆動部１２０のデコーダ２３Ａでは、トランジスタ２０７，２０９，２１１，２１２がオン状態になるとともに、トランジスタ２０６，２０８，２１０，２１３がオフ状態になる。その結果、デコーダ２３Ａは、行選択線ＲＬ１に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ０，ＲＬ２，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１９５】
また、デコーダ１２３Ｂでは、トランジスタ２２７，２２９，２３１，２３２がオン状態になるとともに、トランジスタ２２６，２２８，２３０，２３３がオフ状態になる。すなわち、例えばトランジスタ２０９，２２９のゲートには同じ論理信号Ｖgr1が供給されるため、トランジスタ２２９はトランジスタ２０９と同様にオン状態になり、例えばトランジスタ２０８，２２８のゲートには同じ論理信号Ｖgr1bが供給されるため、トランジスタ２２８はトランジスタ２０８と同様にオフ状態になる。その結果、デコーダ１２３Ｂは、行選択線ＲＬ５に対して、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、行選択線ＲＬ４，ＲＬ６，ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１９６】
また、図９Ｂに示したように、列選択線駆動部３０の電圧選択回路３１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力し、電圧選択回路３１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。そして、デコーダ３２Ａでは、トランジスタ３０８，３１０がオン状態になるとともに、トランジスタ３０７，３０９がオフ状態になる。その結果、デコーダ３２Ａは、列選択線ＣＬ１に対して、選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ３２Ｂでは、トランジスタ３２７，３２９がオン状態になるとともに、トランジスタ３２８，３３０がオフ状態になる。その結果、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０１９７】
その結果、メモリアレイユニットＭＡＵ６では、図３５に示したように、セット動作ＯＰ１の対象として、２つのメモリセルＭＣ６，ＭＣ２１が選択される。これにより、メモリアレイユニットＭＡＵ６では、電圧選択回路３１Ｂ、デコーダ３２Ｂ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ａ、電流制限回路２２Ａ、電圧選択回路２１Ａの順に、セット電流Ｉset（セット電流Ｉset1）が流れ、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ１２３Ｂ、行選択線ＲＬ５、メモリセルＭＣ２１、列選択線ＣＬ１、デコーダ３２Ａ、電圧選択回路３１Ａの順に、セット電流Ｉset（セット電流Ｉset2）が流れる。
【０１９８】
図３７は、１つのメモリセルＭＣ６に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図３８は、セット動作ＯＰ１における行選択線駆動部１２０の動作を示す。列選択線駆動部３０の動作は、図１８Ｂと同様である。
【０１９９】
この例では、行選択線駆動部１２０は、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ５に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ４，ＲＬ６，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部３０は、列選択線ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ１，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【０２００】
このとき、図３８に示したように、行選択線駆動部１２０のデコーダ２３Ａは、行選択線ＲＬ１に対して、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ０，ＲＬ２，ＲＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ１２３Ｂは、行選択線ＲＬ５に対して、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、行選択線ＲＬ４，ＲＬ６，ＲＬ７に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０２０１】
また、図１８Ｂに示したように、列選択線駆動部３０の電圧選択回路３１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力し、電圧選択回路３１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。そして、デコーダ３２Ａでは、トランジスタ３０８，３０９がオン状態になるとともに、トランジスタ３０７，３１０がオフ状態になる。その結果、デコーダ３２Ａは、２つの列選択線ＣＬ０，ＣＬ１に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。また、デコーダ３２Ｂでは、トランジスタ３２７，３２９がオン状態になるとともに、トランジスタ３２８，３３０がオフ状態になる。その結果、デコーダ３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路３１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０２０２】
その結果、メモリアレイユニットＭＡＵ６では、図３７に示したように、セット動作ＯＰ１の対象として、１つのメモリセルＭＣ６が選択される。これにより、メモリアレイユニットＭＡＵ６では、電圧選択回路３１Ｂ、デコーダ３２Ｂ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ａ、電流制限回路２２Ａ、電圧選択回路２１Ａの順に、セット電流Ｉset（セット電流Ｉset1）が流れる。
【０２０３】
このように構成することにより、記憶装置１Ｆでは、マイクロコントローラＭＣＯＮとアレイ駆動部ＡＤ６との間の配線の本数を少なくすることができる。本変形例は、行選択線ＲＬの本数が多いほど効果的である。なお、この例では、本技術を行選択線駆動部２０に適用したが、列選択線駆動部３０に適用してもよい。
【０２０４】
また、本技術を行選択線駆動部２０および列選択線駆動部３０の両方に適用してもよい。以下に、本変形例に係る記憶装置１Ｇついて詳細に説明する。
【０２０５】
記憶装置１Ｇは、上記実施の形態に係る記憶装置１（図１）と同様に、メモリアレイユニットＭＡＵ７を有している。メモリアレイユニットＭＡＵ７は、上記実施の形態に係るメモリアレイユニットＭＡＵ（図２）と同様に、行選択線駆動部１２０および列選択線駆動部１３０を含むアレイ駆動部ＡＤ７を有している。
【０２０６】
図３９は、列選択線駆動部１３０の一構成例を表すものである。列選択線駆動部１３０は、電圧選択回路１３１Ａ，１３１Ｂと、デコーダ１３２Ｂとを有している。また、列選択線駆動部１３０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc0，Ｖgc1に基づいて、これらの論理信号の反転信号である論理信号Ｖgc0b，Ｖgc1bをそれぞれ生成する反転回路をも有している。
【０２０７】
電圧選択回路１３１Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset0b，Ｖgcset1，Ｖgcrst0，Ｖgcrst1b，Ｖgcsns0b，Ｖgcsns1，Ｖgcinh0に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsおよび非選択電圧Ｖinhのうちのいずれかを出力するものである。すなわち、上記実施の形態（図７）では、電圧選択回路３１Ａは、６つの論理信号Ｖgcset0，Ｖgcset1，Ｖgcrst0，Ｖgcrst1，Ｖgcsns0，Ｖgcsns1に基づいて、６つの選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsのうちのいずれかを出力したが、本変形例（図３９）では、電圧選択回路１３１Ａは、７つの論理信号Ｖgcset0b，Ｖgcset1，Ｖgcrst0，Ｖgcrst1b，Ｖgcsns0b，Ｖgcsns1，Ｖgcinh0に基づいて、６つの選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsおよび非選択電圧Ｖinhのうちのいずれかを出力している。電圧選択回路１３１Ａは、トランジスタ３１１を有している。トランジスタ３１１は、Ｎ型のＭＯＳトランジスタである。トランジスタ３１１のゲートには論理信号Ｖgcinh0が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインはノードＮ３２Ａに接続されている。
【０２０８】
電圧選択回路１３１Ｂは、電圧選択回路１３１Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset2b，Ｖgcset3，Ｖgcrst2，Ｖgcrst3b，Ｖgcsns2b，Ｖgcsns3，Ｖgcinh1に基づいて、選択電圧Ｖpset，Ｖnset，Ｖprst，Ｖnrst，Ｖpsns，Ｖnsnsおよび非選択電圧Ｖinhのうちのいずれかを出力するものである。電圧選択回路１３１Ｂは、トランジスタ３３１を有している。トランジスタ３３１は、Ｎ型のＭＯＳトランジスタである。トランジスタ３３１のゲートには論理信号Ｖgcinh1が供給され、ソースには非選択電圧Ｖinhが供給され、ドレインはノードＮ３２Ｂに接続されている。トランジスタ３２１のゲートには論理信号Ｖgcset2の反転信号である論理信号Ｖgcset2bが供給され、ソースには選択電圧Ｖpset（例えば６Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２２のゲートには論理信号Ｖgcset3が供給され、ソースには選択電圧Ｖnset（例えば０Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２３のゲートには論理信号Ｖgcrst3の反転信号である論理信号Ｖgcrst3bが供給され、ソースには選択電圧Ｖprst（例えば６Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２４のゲートには論理信号Ｖgcrst2が供給され、ソースには選択電圧Ｖnrst（例えば０Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２５のゲートには論理信号Ｖgcsns2の反転信号である論理信号Ｖgcsns2bが供給され、ソースには選択電圧Ｖpsns（例えば５Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。トランジスタ３２６のゲートには論理信号Ｖgcsns3が供給され、ソースには選択電圧Ｖnsns（例えば１Ｖ）が供給され、ドレインはノードＮ３２Ｂに接続される。
【０２０９】
デコーダ１３２Ｂは、デコーダ３２Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc0，Ｖgc1に基づいて、電圧選択回路３１Ｂから供給された選択電圧を、列選択線ＣＬ２，ＣＬ３のうちのいずれかに印加するものである。すなわち、上記実施の形態の例（図７）では、デコーダ３２Ｂは、論理信号Ｖgc2，Ｖgc3に基づいて、選択電圧を列選択線ＣＬ２，ＣＬ３に選択的に印加したが、本変形例（図３９）では、デコーダ１３２Ｂは、論理信号Ｖgc0，Ｖgc1に基づいて、選択電圧を列選択線ＣＬ２，ＣＬ３に選択的に印加している。トランジスタ３２７のゲートには論理信号Ｖgc0が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３２８のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３２８のゲートには論理信号Ｖgc0の反転信号である論理信号Ｖgc0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３２７のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３２９のゲートには論理信号Ｖgc1の反転信号である論理信号Ｖgc1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３３０のドレインおよび列選択線ＣＬ３に接続される。トランジスタ３３０のゲートには論理信号Ｖgc1が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３２９のドレインおよび列選択線ＣＬ３に接続される。
【０２１０】
電圧選択回路１３１Ａおよびデコーダ３２Ａは、駆動部１３０Ａを構成し、電圧選択回路１３１Ｂおよびデコーダ１３２Ｂは、駆動部１３０Ｂを構成する。
【０２１１】
図４０は、２つのメモリセルＭＣ６，ＭＣ２０に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図４１は、セット動作ＯＰ１における列選択線駆動部１３０の動作を示す。行選択線駆動部１２０の動作は、図３６と同様である。
【０２１２】
この例では、行選択線駆動部１２０は、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ５に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ４，ＲＬ６，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部１３０は、列選択線ＣＬ０に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ１，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【０２１３】
このとき、図４１に示したように、列選択線駆動部１３０の電圧選択回路１３１Ａでは、トランジスタ３０２がオン状態になるとともに、トランジスタ３０１，３０３〜３０６，３１１がオフ状態になる。これにより、電圧選択回路１３１Ａは、選択電圧Ｖnset（この例では０Ｖ）を出力する。一方、電圧選択回路１３１Ｂでは、トランジスタ３２１がオン状態になるとともに、トランジスタ３２２〜３２６，３３１がオフ状態になる。これにより、電圧選択回路１３１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。
【０２１４】
そして、デコーダ３２Ａでは、トランジスタ３０７，３０９がオン状態になるとともに、トランジスタ３０８，３１０がオフ状態になる。その結果、デコーダ３２Ａは、列選択線ＣＬ１に対して、電圧選択回路１３１Ａから供給された選択電圧Ｖnset（この例では０Ｖ）を印加し、列選択線ＣＬ０に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０２１５】
また、デコーダ１３２Ｂでは、トランジスタ３２７，３２９がオン状態になるとともに、トランジスタ３２８，３３０がオフ状態になる。すなわち、例えば、トランジスタ３０７，３２７には同じ論理信号Ｖgc0が供給されるため、トランジスタ３２７はトランジスタ３０７と同様にオン状態になり、例えばトランジスタ３０８，３２８には同じ論理信号Ｖgc0bが供給されるため、トランジスタ３２８はトランジスタ３０８と同様にオフ状態になる。その結果、デコーダ１３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路１３１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０２１６】
その結果、メモリアレイユニットＭＡＵ７では、図４０に示したように、セット動作ＯＰ１の対象として、２つのメモリセルＭＣ６，ＭＣ２０が選択される。これにより、メモリアレイユニットＭＡＵ７では、電圧選択回路１３１Ｂ、デコーダ１３２Ｂ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ａ、電流制限回路２２Ａ、電圧選択回路２１Ａの順に、セット電流Ｉset（セット電流Ｉset1）が流れ、電圧選択回路２１Ｂ、電流制限回路２２Ｂ、デコーダ１２３Ｂ、行選択線ＲＬ５、メモリセルＭＣ２０、列選択線ＣＬ０、デコーダ３２Ａ、電圧選択回路１３１Ａの順に、セット電流Ｉset（セット電流Ｉset2）が流れる。
【０２１７】
図４２は、１つのメモリセルＭＣ６に対してセット動作ＯＰ１を行う場合の動作を模式的に表すものである。図４３は、セット動作ＯＰ１における列選択線駆動部１３０の動作を示す。行選択線駆動部１２０の動作は、図３８と同様である。
【０２１８】
この例では、行選択線駆動部１２０は、行選択線ＲＬ１に対して選択電圧Ｖnset（この例では０Ｖ）を印加し、行選択線ＲＬ５に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの行選択線ＲＬ０，ＲＬ２〜ＲＬ４，ＲＬ６，ＲＬ７に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。また、列選択線駆動部１３０は、列選択線ＣＬ２に対して選択電圧Ｖpset（この例では６Ｖ）を印加し、残りの列選択線ＣＬ０，ＣＬ１，ＣＬ３に対して非選択電圧Ｖinh（この例では３Ｖ）を印加している。
【０２１９】
このとき、図４３に示したように、列選択線駆動部１３０の電圧選択回路１３１Ａでは、トランジスタ３１１がオン状態になるとともに、トランジスタ３０１〜３０６がオフ状態になる。これにより、電圧選択回路１３１Ａは、非選択電圧Ｖinh（この例では３Ｖ）を出力する。一方、電圧選択回路１３１Ｂでは、トランジスタ３２１がオン状態になるとともに、トランジスタ３２２〜３２６，３３１がオフ状態になる。これにより、電圧選択回路１３１Ｂは、選択電圧Ｖpset（この例では６Ｖ）を出力する。
【０２２０】
そして、デコーダ３２Ａでは、トランジスタ３０７，３０９がオン状態になるとともに、トランジスタ３０８，３１０がオフ状態になる。その結果、デコーダ３２Ａは、列選択線ＣＬ０，ＣＬ１に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０２２１】
また、デコーダ１３２Ｂでは、トランジスタ３２７，３２９がオン状態になるとともに、トランジスタ３２８，３３０がオフ状態になる。その結果、デコーダ１３２Ｂは、列選択線ＣＬ２に対して、電圧選択回路１３１Ｂから供給された選択電圧Ｖpset（この例では６Ｖ）を印加し、列選択線ＣＬ３に対して、非選択電圧Ｖinh（この例では３Ｖ）を印加する。
【０２２２】
その結果、メモリアレイユニットＭＡＵ７では、図４２に示したように、セット動作ＯＰ１の対象として、１つのメモリセルＭＣ６が選択される。これにより、メモリアレイユニットＭＡＵ７では、電圧選択回路３１Ｂ、デコーダ１３２Ｂ、列選択線ＣＬ２、メモリセルＭＣ６、行選択線ＲＬ１、デコーダ２３Ａ、電流制限回路２２Ａ、電圧選択回路２１Ａの順に、セット電流Ｉset（セット電流Ｉset1）が流れる。
【０２２３】
このように構成することにより、記憶装置１Ｇでは、マイクロコントローラＭＣＯＮとアレイ駆動部ＡＤ７との間の配線の本数を少なくすることができる。本変形例は、行選択線ＲＬおよび列選択線ＣＬの本数が多いほど効果的である。
【０２２４】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【０２２５】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る記憶装置２について説明する。本実施の形態は、メモリアレイにおける記憶層の数が、上記第１の実施の形態と異なるものである。なお、上記第１の実施の形態に係る記憶装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。図１に示したように、記憶装置２は、メモリアレイユニットＭＡＵ１０を有している。
【０２２６】
図４４は、メモリアレイユニットＭＡＵ１０の一構成例を表すものである。メモリアレイユニットＭＡＵ１０は、メモリアレイＭＡ１０と、アレイ駆動部ＡＤ１０とを有している。
【０２２７】
メモリアレイＭＡ１０は、８本の行選択線ＲＬ０〜ＲＬ７と、４本の行選択線ＲＬ１０〜ＲＬ１３と、８本の列選択線ＣＬ０〜ＣＬ７と、６４個のメモリセルＭＣ０〜ＭＣ６３とを有している。行選択線ＲＬ０〜ＲＬ７の一端および列選択線ＣＬ０〜ＣＬ４の一端はアレイ駆動部ＡＤ１０に接続される。行選択線ＲＬ０〜ＲＬ３の他端は、行選択線ＲＬ１０〜ＲＬ１３の一端に接続される。
【０２２８】
図４５は、メモリアレイＭＡ１０の一構成例を表すものである。行選択線ＲＬ０〜ＲＬ７，ＲＬ１０〜ＲＬ１３は、ＸＹ面内において、Ｘ方向に延伸するように形成される。また、列選択線ＣＬ０〜ＣＬ７は、ＸＹ面内において、Ｙ方向に延伸するように形成される。行選択線ＲＬ０〜ＲＬ３は、同じ層に形成され、その上の層に列選択線ＣＬ０〜ＣＬ３が形成され、その上の層に行選択線ＲＬ４〜ＲＬ７が形成され、その上の層に列選択線ＣＬ４〜ＣＬ７が形成され、その上の層に、行選択線ＲＬ１０〜ＲＬ１３が形成される。このように、メモリアレイＭＡ１０では、行選択線ＲＬが形成された層と、列選択線ＣＬが形成された層とが、交互に配置される。
【０２２９】
４本の行選択線ＲＬ０〜ＲＬ３が形成された層と４本の列選択線ＣＬ０〜ＣＬ３が形成された層との間の記憶層Ｌ０には、１６（＝４×４）個のメモリセルＭＣ（ＭＣ０〜ＭＣ１５）が形成されている。同様に、４本の列選択線ＣＬ０〜ＣＬ３が形成された層と４本の行選択線ＲＬ４〜ＲＬ７が形成された層との間の記憶層Ｌ１には、１６（＝４×４）個のメモリセルＭＣ（ＭＣ１６〜ＭＣ３１）が形成され、４本の行選択線ＲＬ４〜ＲＬ７が形成された層と４本の列選択線ＣＬ４〜ＣＬ７が形成された層との間の記憶層Ｌ２には、１６（＝４×４）個のメモリセルＭＣ（ＭＣ３２〜ＭＣ４７）が形成され、４本の列選択線ＣＬ４〜ＣＬ７が形成された層と４本の行選択線ＲＬ１０〜ＲＬ１３が形成された層との間の記憶層Ｌ３には、１６（＝４×４）個のメモリセルＭＣ（ＭＣ４８〜ＭＣ６３）が形成されている。
【０２３０】
記憶層Ｌ０に形成されたメモリセルＭＣ（メモリセルＭＣ０〜ＭＣ１５）では、端子ＴＵは、列選択線ＣＬ０〜ＣＬ３のいずれかに接続され、端子ＴＬは、行選択線ＲＬ０〜ＲＬ３のいずれかに接続される。同様に、記憶層Ｌ１に形成されたメモリセルＭＣ（メモリセルＭＣ１６〜ＭＣ３１）では、端子ＴＵは、行選択線ＲＬ４〜ＲＬ７のいずれかに接続され、端子ＴＬは、列選択線ＣＬ０〜ＣＬ３のいずれかに接続される。また、記憶層Ｌ２に形成されたメモリセルＭＣ（メモリセルＭＣ３２〜ＭＣ４７）では、端子ＴＵは、列選択線ＣＬ４〜ＣＬ７のいずれかに接続され、端子ＴＬは、行選択線ＲＬ４〜ＲＬ７のいずれかに接続される。また、記憶層Ｌ３に形成されたメモリセルＭＣ（メモリセルＭＣ４８〜ＭＣ６３）では、端子ＴＵは、行選択線ＲＬ１０〜ＲＬ１３のいずれかに接続され、端子ＴＬは、列選択線ＣＬ４〜ＣＬ７のいずれかに接続される。言い換えれば、メモリセルＭＣでは、記憶層Ｌ０〜Ｌ３のうちのどの記憶層に形成されているかに関わらず、記憶素子ＶＲが選択素子ＳＥの上層に形成されるようになっている。
【０２３１】
アレイ駆動部ＡＤ１０（図４４）は、マイクロコントローラＭＣＯＮからの指示に基づいて、行選択線ＲＬ０〜ＲＬ７、および列選択線ＣＬ０〜ＣＬ７に対して選択的に電圧を印加することにより、メモリセルＭＣに対してデータを書き込み、あるいはメモリセルＭＣからデータを読み出すものである。アレイ駆動部ＡＤ１０は、行選択線駆動部１４０と、列選択線駆動部１５０とを有している。
【０２３２】
図４６は、行選択線駆動部１４０の一構成例を表すものである。行選択線駆動部１４０は、電圧選択回路８１Ａ，８１Ｂと、電流制限回路２２Ａ，２２Ｂと、デコーダ２３Ａ，２３Ｂと、センスアンプ２４Ａ，２４Ｂとを有している。また、行選択線駆動部１４０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgrset0，Ｖgrset1，Ｖgrrst0，Ｖgrrst1，Ｖgrsns0，Ｖgrsns1，Ｖgr0〜Ｖgr7に基づいて、これらの論理信号の反転信号である論理信号Ｖgrset0b，Ｖgrset1b，Ｖgrrst0b，Ｖgrrst1b，Ｖgrsns0b，Ｖgrsns1b，Ｖgr0b〜Ｖgr7bをそれぞれ生成する反転回路をも有している。電圧選択回路８１Ａ、電流制限回路２２Ａ、デコーダ２３Ａ、およびセンスアンプ２４Ａは、駆動部１４０Ａを構成し、電圧選択回路８１Ｂ、電流制限回路２２Ｂ、デコーダ２３Ｂ、およびセンスアンプ２４Ｂは、駆動部１４０Ｂを構成している。
【０２３３】
図４７は、列選択線駆動部１５０の一構成例を表すものである。列選択線駆動部１５０は、電圧選択回路３１Ａ，３１Ｂと、デコーダ１５２Ａ，１５２Ｂとを有している。また、列選択線駆動部１５０は、図示しないが、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgcset0，Ｖgcset1，Ｖgcrst0，Ｖgcrst1，Ｖgcsns0，Ｖgcsns1，Ｖgc0〜Ｖgc7に基づいて、これらの論理信号の反転信号である論理信号Ｖgcset0b，Ｖgcset1b，Ｖgcrst0b，Ｖgcrst1b，Ｖgcsns0b，Ｖgcsns1b，Ｖgc0b〜Ｖgc7bをそれぞれ生成する反転回路をも有している。電圧選択回路３１Ａおよびデコーダ１５２Ａは、駆動部１５０Ａを構成し、電圧選択回路３１Ｂおよびデコーダ１５２Ｂは、駆動部１５０Ｂを構成する。
【０２３４】
デコーダ１５２Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc0〜Ｖgc3に基づいて、電圧選択回路３１Ａから供給された選択電圧を、列選択線ＣＬ０〜ＣＬ３に選択的に印加するものである。デコーダ１５２Ａは、トランジスタ３７１〜３７８を有している。トランジスタ３７１〜３７８は、Ｎ型のＭＯＳトランジスタである。トランジスタ３７１のゲートには論理信号Ｖgc0が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３７２のドレインおよび列選択線ＣＬ０に接続される。トランジスタ３７２のゲートには論理信号Ｖgc0の反転信号である論理信号Ｖgc0bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３７１のドレインおよび列選択線ＣＬ０に接続される。トランジスタ３７３のゲートには論理信号Ｖgc1の反転信号である論理信号Ｖgc1bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３７４のドレインおよび列選択線ＣＬ１に接続される。トランジスタ３７４のゲートには論理信号Ｖgc1が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３７３のドレインおよび列選択線ＣＬ１に接続される。トランジスタ３７５のゲートには論理信号Ｖgc2が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３７６のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３７６のゲートには論理信号Ｖgc2の反転信号である論理信号Ｖgc2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３７５のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３７７のゲートには論理信号Ｖgc3の反転信号である論理信号Ｖgc3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３７８のドレインおよび列選択線ＣＬ３に接続される。トランジスタ３７８のゲートには論理信号Ｖgc3が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３７７のドレインおよび列選択線ＣＬ３に接続される。
【０２３５】
デコーダ１５２Ｂは、デコーダ１５２Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc4〜Ｖgc7に基づいて、電圧選択回路３１Ｂから供給された選択電圧を、列選択線ＣＬ４〜ＣＬ７に選択的に印加するものである。デコーダ１５２Ｂは、トランジスタ３９１〜３９８を有している。トランジスタ３９１〜３９８は、Ｎ型のＭＯＳトランジスタである。トランジスタ３９１のゲートには論理信号Ｖgc4が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３９２のドレインおよび列選択線ＣＬ４に接続される。トランジスタ３９２のゲートには論理信号Ｖgc4の反転信号である論理信号Ｖgc4bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３９１のドレインおよび列選択線ＣＬ４に接続される。トランジスタ３９３のゲートには論理信号Ｖgc5の反転信号である論理信号Ｖgc5bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３９４のドレインおよび列選択線ＣＬ５に接続される。トランジスタ３９４のゲートには論理信号Ｖgc5が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３９３のドレインおよび列選択線ＣＬ５に接続される。トランジスタ３９５のゲートには論理信号Ｖgc6が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３９６のドレインおよび列選択線ＣＬ６に接続される。トランジスタ３９６のゲートには論理信号Ｖgc6の反転信号である論理信号Ｖgc6bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３９５のドレインおよび列選択線ＣＬ６に接続される。トランジスタ３９７のゲートには論理信号Ｖgc7の反転信号である論理信号Ｖgc7bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３９８のドレインおよび列選択線ＣＬ７に接続される。トランジスタ３９８のゲートには論理信号Ｖgc7が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３９７のドレインおよび列選択線ＣＬ７に接続される。
【０２３６】
以上のように、記憶装置２では、記憶層Ｌ０〜Ｌ３の数を増やしたので、記憶容量を高めることができ、１ビット当たりのコストを削減することができる。
【０２３７】
以上のように本実施の形態では、記憶容量を高めることができ、１ビット当たりのコストを削減することができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０２３８】
［変形例２−１］
上記実施の形態では、図４５〜４７に示したように、行選択線駆動部１４０のデコーダ２３Ａは、同じ層に形成された行選択線ＲＬ０〜ＲＬ３を駆動し、デコーダ２３Ｂは、同じ層に形成された行選択線ＲＬ４〜ＲＬ７を駆動した。また、列選択線駆動部１５０のデコーダ１５２Ａは、同じ層に形成された列選択線ＣＬ０〜ＣＬ３を駆動し、デコーダ１５２Ｂは、同じ層に形成された列選択線ＣＬ４〜ＣＬ７を駆動した。しかしながら、これに限定されるものではない。以下に、本変形例に係る記憶装置２Ａについて詳細に説明する。
【０２３９】
記憶装置２Ａは、上記実施の形態に係る記憶装置２と同様に、メモリアレイユニットＭＡＵ１１を有している。メモリアレイユニットＭＡＵ１１は、上記実施の形態に係るメモリアレイユニットＭＡＵ１０（図４４）と同様に、行選択線駆動部１６０および列選択線駆動部１７０を含むアレイ駆動部ＡＤ１１を有している。
【０２４０】
図４８は、行選択線駆動部１６０の一構成例を表すものである。行選択線駆動部１６０は、デコーダ８３Ａ，８３Ｂを有している。
【０２４１】
デコーダ８３Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr0，Ｖgr1，Ｖgr4，Ｖgr5に基づいて、電圧選択回路２１Ａから電流制限回路２２Ａを介して供給された選択電圧を、行選択線ＲＬ０，ＲＬ１，ＲＬ４，ＲＬ５に選択的に印加するものである。すなわち、上記実施の形態の例（図４６）では、デコーダ２３Ａは、論理信号Ｖgr0〜Ｖgr3に基づいて、選択電圧を、行選択線ＲＬ０〜ＲＬ３に選択的に印加したが、本変形例（図４８）では、デコーダ８３Ａは、論理信号Ｖgr0，Ｖgr1，Ｖgr4，Ｖgr5に基づいて、選択電圧を、行選択線ＲＬ０，ＲＬ１，ＲＬ４，ＲＬ５に選択的に印加している。
【０２４２】
デコーダ８３Ｂは、デコーダ８３Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgr2，Ｖgr3，Ｖgr6，Ｖgr7に基づいて、電圧選択回路２１Ｂから電流制限回路２２Ｂを介して供給された選択電圧を、行選択線ＲＬ２，ＲＬ３，ＲＬ６，ＲＬ７に選択的に印加するものである。
【０２４３】
図４９は、列選択線駆動部１７０の一構成例を表すものである。列選択線駆動部１７０は、デコーダ１７２Ａ，１７２Ｂを有している。
【０２４４】
デコーダ１７２Ａは、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc0，Ｖgc1，Ｖgc4，Ｖgc5に基づいて、電圧選択回路３１Ａから供給された選択電圧を、列選択線ＣＬ０,  ＣＬ１，ＣＬ４，ＣＬ５に選択的に印加するものである。すなわち、上記実施の形態の例（図４７）では、デコーダ１５２Ａは、論理信号Ｖgc0〜Ｖgc3に基づいて、選択電圧を、列選択線ＣＬ０〜ＣＬ３に選択的に印加したが、本変形例（図４９）では、デコーダ１７２Ａは、論理信号Ｖgc0，Ｖgc1，Ｖgc4，Ｖgc5に基づいて、選択電圧を、列選択線ＣＬ０，ＣＬ１，ＣＬ４，ＣＬ５に選択的に印加している。デコーダ１７２Ａにおいて、トランジスタ３７５のゲートには論理信号Ｖgc4が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３７６のドレインおよび列選択線ＣＬ４に接続される。トランジスタ３７６のゲートには論理信号Ｖgc4の反転信号である論理信号Ｖgc4bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３７５のドレインおよび列選択線ＣＬ４に接続される。トランジスタ３７７のゲートには論理信号Ｖgc5の反転信号である論理信号Ｖgc5bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３７８のドレインおよび列選択線ＣＬ５に接続される。トランジスタ３７８のゲートには論理信号Ｖgc5が供給され、ソースはノードＮ３２Ａに接続され、ドレインはトランジスタ３７７のドレインおよび列選択線ＣＬ５に接続される。
【０２４５】
デコーダ１７２Ｂは、デコーダ１７２Ａと同様に、マイクロコントローラＭＣＯＮから供給された論理信号Ｖgc2，Ｖgc3，Ｖgc6，Ｖgc7に基づいて、電圧選択回路３１Ｂから供給された選択電圧を、列選択線ＣＬ２，ＣＬ３，ＣＬ６，ＣＬ７に選択的に印加するものである。トランジスタ３９１のゲートには論理信号Ｖgc2が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３９２のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３９２のゲートには論理信号Ｖgc2の反転信号である論理信号Ｖgc2bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３９１のドレインおよび列選択線ＣＬ２に接続される。トランジスタ３９３のゲートには論理信号Ｖgc3の反転信号である論理信号Ｖgc3bが供給され、ソースには非選択電圧Ｖinh（例えば３Ｖ）が供給され、ドレインはトランジスタ３９４のドレインおよび列選択線ＣＬ３に接続される。トランジスタ３９４のゲートには論理信号Ｖgc3が供給され、ソースはノードＮ３２Ｂに接続され、ドレインはトランジスタ３９３のドレインおよび列選択線ＣＬ３に接続される。
【０２４６】
行選択線駆動部１６０（図４８）において、電圧選択回路８１Ａ、電流制限回路２２Ａ、デコーダ８３Ａ、およびセンスアンプ２４Ａは、駆動部１６０Ａを構成し、電圧選択回路８１Ｂ、電流制限回路２２Ｂ、デコーダ８３Ｂ、およびセンスアンプ２４Ｂは、駆動部１６０Ｂを構成する。また、列選択線駆動部１７０（図４９）において、電圧選択回路３１Ａおよびデコーダ１７２Ａは、駆動部１７０Ａを構成し、電圧選択回路３１Ｂおよびデコーダ１７２Ｂは、駆動部１７０Ｂを構成する。駆動部１６０Ａ，１６０Ｂ、および駆動部１７０Ａ，１７０Ｂは、記憶装置１Ｃ（図２８）と同様に、基板面における適切な領域に配置される。これにより、記憶装置２Ａでは、アレイ駆動部ＡＤ１１と、行選択線ＲＬ０〜ＲＬ８および列選択線ＣＬ０〜ＣＬ７との間の配線をシンプルにすることができる。
【０２４７】
［変形例２−２］
上記実施の形態では、４つの記憶層Ｌ０〜Ｌ４を形成したが、これに限定されるものではなく、５層以上の記憶層を形成してもよい。
【０２４８】
［変形例２−３］
上記実施の形態に係る記憶装置２に、上記第１の実施の形態の各変形例を適用してもよい。
【０２４９】
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０２５０】
例えば、上記実施の形態では、選択電圧Ｖpsetを選択電圧Ｖprstと同じ電圧にするとともに、選択電圧Ｖnsetを選択電圧Ｖnrstと同じ電圧にしたが、これに限定されるものではない。これに代えて、選択電圧Ｖpsetを選択電圧Ｖprstと異なる電圧にしてもよいし、選択電圧Ｖnsetを選択電圧Ｖnrstと異なる電圧にしてもよい。
【０２５１】
また、例えば、上記実施の形態では、記憶素子ＶＲは識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）を取り得るようにしたが、これに限定されるものではなく、これに代えて、例えば、識別可能な３つ以上の抵抗状態ＲＳを取り得るようにしてもよい。
【０２５２】
また、例えば、上記実施の形態では、イオン源層および抵抗変化層が積層されたものを用いて記憶素子ＶＲを構成したが、これに限定されるものではない。これに代えて、例えば、相変化型の記憶素子を用いてもよいし、遷移金属酸化物等の抵抗変化素子を用いてもよい。また、例えば、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子を用いてもよい。
【０２５３】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２５４】
なお、本技術は以下のような構成とすることができる。
【０２５５】
（１）第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルとを有する第１の記憶部と、
前記複数の第１の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧を印加するとともに、前記複数の第２の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第１の電圧とは異なる第２の電圧を印加する第１の選択線駆動部と、
前記複数の第３の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの第３の電圧を印加するとともに、前記複数の第４の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第３の電圧とは異なる第４の電圧を印加する第２の選択線駆動部と
を備えた記憶装置。
（２）前記第１の選択線駆動部は、
前記複数の第１の選択線のうちの前記１以上の選択線に前記第１の電圧を印加する第１の駆動部と、
前記複数の第２の選択線のうちの前記１以上の選択線に前記第２の電圧を印加する第２の駆動部と
を有し、
前記第２の選択線駆動部は、
前記複数の第３の選択線のうちの前記１以上の選択線に前記第３の電圧を印加する第３の駆動部と、
前記複数の第４の選択線のうちの前記１以上の選択線に前記第４の電圧を印加する第４の駆動部と
を有する
前記（１）に記載の記憶装置。
（３）前記第１の駆動部は、前記複数の第１の選択線に対応して設けられた複数の第１のスイッチを含み、第１の選択信号に基づいて前記複数の第１のスイッチを選択的にオン状態にすることにより、前記第１の電圧を前記複数の第１の選択線のうちの前記１以上の選択線に印加する第１の電圧印加部を有し、
前記第２の駆動部は、前記複数の第２の選択線に対応して設けられた複数の第２のスイッチを含み、第２の選択信号に基づいて前記複数の第２のスイッチを選択的にオン状態にすることにより、前記第２の電圧を前記複数の第２の選択線のうちの前記１以上の選択線に印加する第２の電圧印加部を有する
前記（２）に記載の記憶装置。
（４）前記第２の選択信号は、前記第１の選択信号とは別の信号である
前記（３）に記載の記憶装置。
（５）前記第１の選択信号は、第１の信号を含む複数の信号を有し、
前記第２の選択信号は、前記第１の信号を含む複数の信号を有する
前記（３）に記載の記憶装置。
（６）前記第１の駆動部は、前記第１の電圧印加部に前記第１の電圧を供給する第１の供給部をさらに有し、
前記第２の駆動部は、前記第２の電圧印加部に前記第２の電圧を供給する第２の供給部をさらに有する
前記（３）から（５）のいずれかに記載の記憶装置。
（７）前記第１の供給部は、電圧選択信号に基づいて、前記第１の選択電圧および前記第２の選択電圧のうちの一方を選択して前記第１の電圧として出力する
前記（６）に記載の記憶装置。
（８）前記第１の供給部は、前記第１の選択電圧および前記第２の選択電圧のうちの固定された一方を前記第１の電圧として出力する
前記（６）に記載の記憶装置。
（９）前記第３の駆動部は、前記複数の第３の選択線に対応して設けられた複数の第３のスイッチを含み、第３の選択信号に基づいて前記複数の第３のスイッチを選択的にオン状態にすることにより、前記第３の電圧を前記複数の第３の選択線のうちの前記１以上の選択線に印加する第３の電圧印加部を有し、
前記第４の駆動部は、前記複数の第４の選択線に対応して設けられた複数の第４のスイッチを含み、第４の選択信号に基づいて前記複数の第４のスイッチを選択的にオン状態にすることにより、前記第４の電圧を前記複数の第４の選択線のうちの前記１以上の選択線に印加する第４の電圧印加部を有する
前記（３）から（８）のいずれかに記載の記憶装置。
（１０）前記第４の選択信号は、前記第３の選択信号とは別の信号である
前記（９）に記載の記憶装置。
（１１）前記第３の選択信号は、第２の信号を含む複数の信号を有し、
前記第４の選択信号は、前記第２の信号を含む複数の信号を有する
前記（９）に記載の記憶装置。
（１２）前記第３の駆動部は、前記第３の電圧印加部に前記第３の電圧を供給する第３の供給部をさらに有し、
前記第４の駆動部は、前記第４の電圧印加部に前記第４の電圧を供給する第４の供給部をさらに有する
前記（９）から（１１）のいずれかに記載の記憶装置。
（１３）前記第１の駆動部は、前記第１の電圧印加部および前記第２の選択線駆動部に前記第１の電圧を供給する第１の電圧供給部をさらに有し、
前記第２の駆動部は、前記第２の電圧印加部および前記第２の選択線駆動部に前記第２の電圧を供給する第２の電圧供給部をさらに有し、
前記第２の選択線駆動部は、第５の選択信号に基づいて、前記第１の電圧供給部から供給された前記第１の電圧および前記第２の電圧供給部から供給された前記第２の電圧を、前記第３の電圧および前記第４の電圧として、前記第３の電圧印加部および前記第４の電圧印加部に選択的に供給する第５の供給部をさらに有する
前記（９）から（１１）のいずれかに記載の記憶装置。
（１４）前記第１の方向に延伸し、複数の第５の選択線および複数の第６の選択線を含む複数の第３の配線と、前記第２の方向に延伸し、複数の第７の選択線および複数の第８の選択線を含む複数の第４の配線と、それぞれが、前記複数の第３の配線のいずれかおよび前記複数の第４の配線のいずれかの間に挿設された複数の第２のメモリセルとを有する第２の記憶部をさらに備え、
前記複数の第８の選択線は、前記複数の第４の選択線にそれぞれ接続された
前記（２）から（１３）のいずれかに記載の記憶装置。
（１５）前記第１の駆動部は、前記複数の第１の選択線のうちの前記１以上の選択線以外の選択線に、非選択電圧を印加し、
前記第２の駆動部は、前記複数の第２の選択線のうちの前記１以上の選択線以外の選択線に、前記非選択電圧を印加し、
前記第３の駆動部は、前記複数の第３の選択線のうちの前記１以上の選択線以外の選択線に、前記非選択電圧を印加し、
前記第４の駆動部は、前記複数の第４の選択線のうちの前記１以上の選択線以外の選択線に、前記非選択電圧を印加する
前記（２）から（１４）のいずれかに記載の記憶装置。
（１６）前記非選択電圧は、前記第１の選択電圧および前記第２の選択電圧の間の電圧である
前記（１５）に記載の記憶装置。
（１７）前記第１の駆動部は、前記複数の第１の選択線のうちの前記１以上の選択線以外の選択線をフローティングにし、
前記第２の駆動部は、前記複数の第２の選択線のうちの前記１以上の選択線以外の選択線をフローティングにし、
前記第３の駆動部は、前記複数の第３の選択線のうちの前記１以上の選択線以外の選択線をフローティングにし、
前記第４の駆動部は、前記複数の第４の選択線のうちの前記１以上の選択線以外の選択線をフローティングにする
前記（２）から（１４）のいずれかに記載の記憶装置。
（１８）前記複数の第１の配線は、複数の第１の配線層に形成され、
前記複数の第２の配線は、１または複数の第２の配線層に形成され、
前記複数の第１の配線層、および前記１または複数の第２の配線層は、交互に積層され、
前記複数の第１の配線層において、前記複数の第１の選択線および前記複数の第２の選択線は、互いに異なる配線層に形成され、
前記複数の第１のメモリセルは、積層方向において、同じ向きに形成された
前記（１）から（６）のいずれかに記載の記憶装置。
（１９）前記複数の第１の配線は、複数の第１の層配線に形成され、
前記複数の第２の配線は、１または複数の第２の層配線に形成され、
前記複数の第１の配線層、および前記１または複数の第２の配線層は、交互に形成され、
前記複数の第１の配線層において、前記複数の第１の選択線および前記複数の第２の選択線は、互いに同じ配線層に形成され、
前記複数の第１のメモリセルは、積層方向において、同じ向きに配置された
前記（１）から（６）のいずれかに記載の記憶装置。
（２０）前記第１のメモリセルは、第１の抵抗状態と、第２の抵抗状態とを含む、複数の識別可能な抵抗状態をとりうる記憶素子を有する
前記（１）から（１９）のいずれかに記載の記憶装置。
（２１）前記第１のメモリセルは、第１の端子と、第２の端子とを有し、
前記第１の端子に前記第１の選択電圧が印加され、前記第２の端子に前記第２の選択電圧が印加されたときに、前記記憶素子の抵抗状態は前記第１の抵抗状態に設定され、
前記第１の端子に前記第２の選択電圧が印加され、前記第２の端子に前記第１の選択電圧が印加されたときに、前記記憶素子の抵抗状態は前記第２の抵抗状態に設定される
前記（２０）に記載の記憶装置。
（２２）第１の方向に延伸し、複数の第１の選択線および複数の第２の選択線を含む複数の第１の配線と、前記第１の方向と交差する第２の方向に延伸し、複数の第３の選択線および複数の第４の選択線を含む複数の第２の配線と、それぞれが、前記複数の第１の配線のいずれかおよび前記複数の第２の配線のいずれかの間に挿設された複数の第１のメモリセルとを有する第１の記憶部に対して、
前記複数の第１の選択線のうちの１以上の選択線に、第１の選択電圧および第２の選択電圧のうちの第１の電圧を印加するとともに、前記複数の第２の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第１の電圧とは異なる第２の電圧を印加し、
前記複数の第３の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの第３の電圧を印加するとともに、前記複数の第４の選択線のうちの１以上の選択線に、前記第１の選択電圧および前記第２の選択電圧のうちの前記第３の電圧とは異なる第４の電圧を印加する
制御方法。
【０２５６】
本出願は、日本国特許庁において２０１６年１２月２６日に出願された日本特許出願番号２０１６−２５１４１６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０２５７】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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