(57)【特許請求の範囲】
【請求項１】
カレントミラー型センスアンプ回路に貫通電流を流すか否かを制御する第一のスイッチ機構と、カレントミラー型センスアンプ回路をオンオフする第二のスイッチ機構と，カレントミラー型センスアンプ回路とを有して成り、
第一のスイッチ機構はカレントミラー型センスアンプ回路の基準側電流経路に接続され，第二のスイッチ機構はカレントミラー型センスアンプ回路のメモリセルと接続する第三のスイッチ機構に少なくとも接続し、
第二のスイッチ機構をオフからオンへ変化させる時刻から直後の第一のスイッチ機構をオンからオフへ変化させる時刻まで、及び、第二のスイッチ機構をオンからオフへ変化させる時刻から直後の第一のスイッチ機構をオフからオンへ変化させる時刻までが、所定時間に設定されることを特徴とする半導体記憶装置。
【請求項２】
前記第一から前記第三のスイッチ機構は金属酸化物半導体電界効果トランジスタから成ることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第一のスイッチ機構をオンオフする信号の入力端子に遅延回路を接続して，この遅延回路と第二のスイッチ機構に同一のクロック信号が入力されることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
第一のスイッチ機構に接続する前記遅延回路の遅延時間は，所定の値に設定されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
カレントミラー型センスアンプ回路における基準側のゲート電圧値が電源電圧と等しくなった時に第一のスイッチ機構をオフにすることを特徴とする請求項１から請求項４のいずれか一に記載の半導体記憶装置。
【請求項６】
カレントミラー型センスアンプ回路における基準側のゲート電圧値を検知して、この電圧値が電源電圧値と等しくなった時に所定の時刻で第一のスイッチ機構をオフにする電圧検知回路が設けられ、第二のスイッチ機構にクロック信号が入力されることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し，特にカレントミラー型であるセンスアンプ回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
カレントミラー型センスアンプ回路は読み出し専用記憶装置（以下，ＲＯＭと称す）に通常用いられている。このセンスアンプ回路では，クロック信号に読み出しを同期させることが行われない非同期式ＲＯＭを頻繁に用いることが多い。
【０００３】
従来の非同期式ＲＯＭについて図８を参照して説明する。図８は，従来の非同期式半導体記憶装置の回路図である。
従来の非同期式半導体記憶装置は，Ｐチャネル形金属酸化物半導体電界効果トランジスタ（以下，ＰｃｈＭＯＳトランジスタと称す）（１，２，５）と，Ｎチャネル形金属酸化物半導体電界効果トランジスタ（以下，ＮｃｈＭＯＳトランジスタと称す）（３，４，６）とから構成される。
ＰｃｈＭＯＳトランジスタ（１，２）とＮｃｈＭＯＳトランジスタ（３，４）によって，カレントミラー型センスアンプ回路が構成される。また，ＰｃｈＭＯＳトランジスタ５とＮｃｈＭＯＳトランジスタ６によって，ＮｃｈＭＯＳトランジスタ３をオンオフして，メモリセルに接続される線を印可する。
ＮｃｈＭＯＳトランジスタ３がオンすることによって，メモリセルからデジタル信号を読み出す。この時，ＮｃｈＭＯＳトランジスタ４のゲートに参照電圧を印可しておく。メモリセルから読み出されたデジタル信号とこの参照電圧を比較することによって，ＰｃｈＭＯＳトランジスタ２のソース（図８：「ＯＵＴ」）からデジタル信号が「０」であるか「１」であるかの情報を出力することができる。
【０００４】
しかし近年のＲＯＭを低消費電力で駆動させる要求が高まり，同期式ＲＯＭが用いられるようになってきた。
【０００５】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明の半導体記憶装置は，カレントミラー型センスアンプ回路に貫通電流を流すか否かを制御する第一のスイッチ機構と，カレントミラー型センスアンプ回路をオンオフする第二のスイッチ機構と，カレントミラー型センスアンプ回路とを有して成り，第一のスイッチ機構はカレントミラー型センスアンプ回路の基準側電流経路に接続され，第二のスイッチ機構はカレントミラー型センスアンプ回路のメモリセルと接続する第三のスイッチ機構に少なくとも接続し，第二のスイッチ機構をオフからオンへ変化させる時刻から直後の第一のスイッチ機構をオンからオフへ変化させる時刻までが、及び、第二のスイッチ機構をオンからオフへ変化させる時刻から直後の第一のスイッチ機構をオフからオンへ変化させる時刻までが，所定の時間に設定されることを特徴とする。
【０００６】
この構成と動作によって，同期式半導体記憶装置では，メモリセルから情報を読み出す必要のないクロック信号がロウレベルである期間中は，カレントミラー型センスアンプ回路を停止することが可能になる。したがって，メモリセルから情報を読み出す必要のない期間中は，非同期式半導体記憶装置では定常的に流れていた貫通電流を，同期式半導体記憶装置では流れないようにして消費電流を低減することができる。
【０００７】
【発明が解決しようとする課題】
しかし，従来の同期式半導体記憶装置で用いられているＰｃｈＭＯＳトランジスタ９，ＰｃｈＭＯＳトランジスタ７，ＮｃｈＭＯＳトランジスタ８は定常電流を停止させるために固定電位化する目的で使用されていたものにすぎない。
すなわち，クロック信号のロウレベル区間は，カレントミラー型センスアンプ回路を止めてしまうため，クロック信号のロウレベル期間中にカレントミラー型センスアンプ回路を活性化する（「オンする」と同義。以下本文も同様）ことはできなくなるという問題がある。
クロック信号がロウレベルからハイレベルに変化してから初めてセンスアンプ回路の活性化を行うため，クロック信号がロウレベルからハイレベルになってから，カレントミラー型センスアンプ回路の活性化を行う。したがって，活性化終了後から読み出し動作がカレントミラー型センスアンプ回路内で始まるため，クロック信号がロウレベルからハイレベルに変化してからデータを読み出すまでのアクセスタイムが極端に遅くなる現象が発生するという問題がある。
【０００８】
以上の従来技術における問題に鑑み，本発明はカレントミラー型センスアンプ回路を高速に動作させることができ，低消費電力であることが可能になる半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明の半導体記憶装置は，カレントミラー型センスアンプ回路に貫通電流を流すか否かを制御する第一のスイッチ機構と，カレントミラー型センスアンプ回路をオンオフする第二のスイッチ機構と，カレントミラー型センスアンプ回路とを有して成り，第一のスイッチ機構はカレントミラー型センスアンプ回路の基準側電流経路に接続され，第二のスイッチ機構はカレントミラー型センスアンプ回路のメモリセルと接続する第三のスイッチ機構に少なくとも接続し，第二のスイッチ機構をオフからオンへ変化させる時刻から直後の第一のスイッチ機構をオンからオフへ変化させる時刻までが，所定の時間に設定されることを特徴とする。
【００１０】
したがって，本出願第１の発明の半導体記憶装置によれば，カレントミラー型センスアンプ回路を高速かつ低消費電力で動作させることが可能になる。すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路の活性化を短時間で行うことが可能になる。
ここで，第一のスイッチ機構をオンするとは，カレントミラー型センスアンプ回路に貫通電流を流すことである。また，第一のスイッチ機構をオフするとは，カレントミラー型センスアンプ回路に貫通電流を流さないことである。また，本発明の実施の形態では，第一のスイッチ機構は図１のＰｃｈＭＯＳトランジスタ９に対応する。
また，第二のスイッチ機構をオンするとは，カレントミラー型センスアンプ回路の作動を可能にすることである。また，第二のスイッチ機構をオフするとは，カレントミラー型センスアンプ回路の作動を停止状態にすることである。また，本発明の実施の形態では，第二のスイッチ機構は図１のＰｃｈＭＯＳトランジスタ（５，７）及びＮｃｈＭＯＳトランジスタ（６，８）に対応する。
更に貫通電流とは，例えば図３に示される矢印の経路に流れる電流のことである。すなわち，カレントミラー型センスアンプ回路内の基準側を流れる電流であって，第一のスイッチ機構から第三のスイッチ機構方向へ流れる電流のことである。また，本発明の実施の形態では，第三のスイッチ機構は図１のＮｃｈＭＯＳトランジスタ３に対応する。
また，基準側電流経路とは，メモリセルに接続している第三のスイッチ機構と接続している線を少なくとも含んでいるカレントミラー型センスアンプ回路内を貫通する電流経路のことである。
【００１１】
本出願第２の発明の半導体記憶装置は，本出願第１の発明の半導体記憶装置において，前記第一から前記第三のスイッチ機構は金属酸化物半導体電界効果トランジスタから成ることを特徴とする。
【００１２】
したがって，本出願第２の発明の半導体記憶装置によれば，所定の金属酸化物半導体電界効果トランジスタのゲートに所定の電圧を印可するか否かによって，第一から第三のスイッチ機構をオンオフすることが可能になる。金属酸化物半導体電界効果トランジスタのゲートに所定の電圧を印可するか否かとスイッチ機構のオンオフは一対一に対応する。しかし，所定の電圧を印可すること（所定の電圧を印可しないこと）がオン又はオフに対応するかどうかは，金属酸化物半導体電界効果トランジスタがＰチャネルであるかＮチャネルであるかによって異なる。またここで，所定の電圧は金属酸化物半導体電界効果トランジスタの製品特性によって異なる。
【００１３】
本出願第３の発明の半導体記憶装置は，本出願第１又は本出願第２の発明の半導体記憶装置において，第一のスイッチ機構をオンオフする信号の入力端子に遅延回路を接続して，この遅延回路と第二のスイッチ機構に同一のクロック信号が入力されることを特徴とする。
【００１４】
したがって，本出願第３の発明の半導体記憶装置によれば，第二のスイッチ機構に入力されるクロック信号に比較して，遅延して第一のスイッチ機構にクロック信号を入力することが可能になる。
また本実施の形態では，遅延回路は図５に示される偶数個のインバータを直列に接続した回路５０１に対応する。
更に例えば本発明における第一の実施の形態では，図５の偶数個のインバータを直列に接続した回路５０１と，ＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにインバータ９０１を介してクロック信号が入力される。
【００１５】
本出願第４の発明の半導体記憶装置は，本出願第３の発明の半導体記憶装置において，第一のスイッチ機構に接続する前記遅延回路の遅延時間は，所定の値に設定されることを特徴とする。
【００１６】
したがって，本出願第４の発明の半導体記憶装置によれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
ここで所定の値とは，カレントミラー型センスアンプ回路に貫通電流を流す所望の時間である。
【００１７】
本出願第５の発明の半導体記憶装置は，カレントミラー型センスアンプ回路における基準側のゲート電圧値が電源電圧と等しくなる時に第一のスイッチ機構をオフにすることを特徴とする。
【００１８】
したがって，本出願第５の半導体記憶装置によれば，本出願第１から本出願第４のいずれか一の発明の半導体記憶装置において，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００１９】
本出願第６の発明の半導体記憶装置は，本出願第１又は本出願第２の発明の半導体記憶装置において，カレントミラー型センスアンプ回路における基準側のゲート電圧値を検知して，この電圧値が電源電圧値と等しくなった時に所定の時刻で第一のスイッチ機構をオフにする電圧検知回路が設けられ，第二のスイッチ機構にクロック信号が入力されることを特徴とする。
【００２０】
したがって，本出願第６の発明の半導体記憶装置によれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
ここで所定の履歴とは，第一のスイッチ機構がカレントミラー型センスアンプ回路と接続する位置での電位が，電源電圧値に比較して低い電位から電源電圧値と等しくなる履歴である。この本発明の実施の形態では，所定の履歴は図４の内部ノード信号４０３の履歴であり，第一のスイッチ機構がカレントミラー型センスアンプ回路と接続する位置は，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲート線のことである。
また，所定の時刻とは，所定の履歴中において第一のスイッチ機構がカレントミラー型センスアンプと接続する位置での電位が，電源電圧値と等しくなる時刻である。
【００２１】
【発明の実施の形態】
第一の実施の形態
本発明における第一の実施の形態の半導体記憶装置を図１から図５までと図７を参照して説明する。
【００２２】
本実施の形態の半導体記憶装置について図５を参照して説明する。図５は，本発明における第一の実施の形態の半導体記憶装置の回路図である。
本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ９のゲートとクロック信号を発生する発生器（図示せず）との間に遅延回路５０１を設けること以外は，従来の同期式半導体記憶装置と同様の構成を備えて成る。
すなわち，本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ（１，２，５，７，９）と，ＮｃｈＭＯＳトランジスタ（３，４，６，８）と，遅延回路５０１と，インバータ９０１とから構成される。本実施の形態の遅延回路５０１は偶数個のインバータを直列に接続した回路を用いる。
【００２３】
本実施の形態に係る半導体記憶装置では，ＰｃｈＭＯＳトランジスタ（１，２）とＮｃｈＭＯＳトランジスタ（３，４）によってカレントミラー型センスアンプ回路が構成される。また，ＰｃｈＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８によって，ＮｃｈＭＯＳトランジスタ３のオンオフして，メモリセルに接続される線を印可することができる。すなわち，ＰｃｈＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８によってカレントミラー型センスアンプ回路からメモリセルに電流を流すか否かを制御することが可能になる。
ＮｃｈＭＯＳトランジスタ３をオンすることによって，メモリセルからデジタル信号を読み出す。この時，ＮｃｈＭＯＳトランジスタ４のゲートにリファレンスセンスアンプ回路から参照電圧が印可される。メモリセルから読み出されたデジタル信号とこの参照電圧とを比較することによって，ＰｃｈＭＯＳトランジスタ２のソースとＮｃｈＭＯＳトランジスタ４のソースとの間に設けられる出力端子ＯＵＴからデジタル信号が「０」であるか「１」であるかの情報を出力することができる。
【００２４】
また，ＰｃｈＭＯＳトランジスタ９によって，カレントミラー型センスアンプ回路に貫通電流を流すか否かを制御する。
更に，インバータ９０１を介してＰｃｈＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８のゲートにクロック信号を入力する。このクロック信号と同一の信号を遅延回路５０１を介してＰｃｈＭＯＳトランジスタ９のゲートにも入力する。このクロック信号によって，カレントミラー型センスアンプ回路のオンオフと，カレントミラー型センスアンプ回路に貫通電流を流すか否かとをクロック信号で同期させることが可能になる。
【００２５】
本実施の形態の半導体記憶装置を制御する二つの入力（入力信号Ａ及びＢ）について図１を参照して説明する。図１は，本実施の形態の半導体記憶装置の二つの入力信号をＡ，Ｂとする回路図である。
本実施の形態の半導体記憶装置では，ＰｃｈＭＯＳトランジスタ９のゲートに遅延回路５０１を接続することによって，同一のクロック信号をＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートに比較して遅延してＰｃｈＭＯＳトランジスタ９のゲートにクロック信号を入力する（入力信号Ａ）ことが可能になる。ここで，遅延回路は偶数個のインバータを直列に接続してあるので，クロック信号は反転されることなくＰｃｈＭＯＳトランジスタ９のゲートに入力される（入力信号Ａ）。
一方，ＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにはインバータ９０１を介してクロック信号が入力される（入力信号Ｂ）ので，ＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにクロック信号が反転して入力される。これら入力信号Ａ及び入力信号Ｂを制御することによって，カレントミラー型センスアンプ回路を制御する。
【００２６】
つぎに，本実施の形態の半導体記憶装置の入力信号Ａ及び入力信号Ｂの関係について図２及び図３を参照して説明する。図２は，本実施の形態における半導体記憶装置の入力信号Ａと入力信号Ｂとの遅延の状態を示す図である。図３は，本実施の形態における半導体記憶装置に貫通電流が流れる態様を示す図である。
入力信号Ａと入力信号Ｂとは同一周期のクロック信号であるが，入力信号Ａが入力信号Ｂに比較して所定の時間だけ遅延している。この所定の時間は，入力信号Ｂの立下りから時間的に直後の入力信号Ａの立ち上がりまでの時間である。すなわち，この所定の時間では入力信号Ａと入力信号Ｂとが共にロウレベルである。また図２では，この所定の時間は２０１の時間に相当する。この所定の時間は，貫通電流がカレントミラー型センスアンプに流れる時間である。
また貫通電流は，図３に示すようにＰｃｈＭＯＳトランジスタ９からＮｃｈＭＯＳトランジスタ３の向きで電源からメモリセルに流れる電流のことである。貫通電流が流れるときは，電源電圧値をＶＤＤ，ＮｃｈＭＯＳトランジスタ３のしきい値電圧値をＶＴＮとすると，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートの電圧値がＶＤＤ，メモリセルデータ線の電圧値がＶＤＤ−ＶＴＮになる。
【００２７】
本実施の形態の半導体記憶装置の動作について図１を参照して説明する。
入力信号Ｂがハイレベルの時は，ＰｃｈＭＯＳトランジスタ７がオフ，ＮｃｈＭＯＳトランジスタ８がオンする。したがって，カレントミラー型センスアンプ回路の帰還インバータの一つであるＰｃｈＭＯＳトランジスタ５には，電源電圧（電圧値ＶＤＤ）が供給されない。また，ＮｃｈＭＯＳトランジスタ３もオフしているため，カレントミラー型センスアンプ回路は作動しない。この入力信号Ｂがハイレベルである場合は，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２にも貫通電流は流れずカレントミラー型センスアンプ回路の定常電流は完全に「０」にすることができる。
つぎに，入力信号Ｂをハイレベルからロウレベルにすることによりカレントミラー型センスアンプ回路が動作を始める。
入力信号Ｂがハイレベルからロウレベルに変化することによって，ＰｃｈＭＯＳトランジスタ７がオン，ＮｃｈＭＯＳトランジスタ８がオフする。ＰｃｈＭＯＳトランジスタ５は常にオンしているため，ハイレベルがＮｃｈＭＯＳトランジスタ３のゲートに伝達されＮｃｈＭＯＳトランジスタ３をオンさせる。ＰｃｈＭＯＳトランジスタ９は，入力信号Ａがロウレベルからハイレベルに変化した後オフにする。したがって，ＰｃｈＭＯＳトランジスタ９のゲートにロウレベルが入力されている時は，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２はオフした状態でＰｃｈＭＯＳトランジスタ９によって，メモリセルのデータ線へ電荷の注入が行われる。
これによって，カレントミラー型センスアンプ回路の活性化が終了する。
【００２８】
つぎに，本実施の形態の半導体記憶装置を用いて，メモリセル内の情報を読み出す動作を説明する。
オンｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタのオン状態を示す）読み出し時は，入力信号Ａがロウレベルからハイレベルに変わることによってＰｃｈＭＯＳトランジスタ９が閉じてから，メモリセルの駆動能力によって電流がカレントミラー型センスアンプ回路からメモリセル方向に流れる。したがって，ＰｃｈＭＯＳトランジスタ１のソースとゲートとがロウレベルに変化させられ，これによってＰｃｈＭＯＳトランジスタ２がオンして，出力端子ＯＵＴからハイレベルが出力される。
【００２９】
オフｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタのオフ状態を示す）読み出し時は，ＰｃｈＭＯＳトランジスタ９によってＰｃｈＭＯＳトランジスタ５及びＮｃｈＭＯＳトランジスタ６から構成される帰還インバータのバランスの取れた電圧まで，メモリセルのデータ線が印可されている。したがって，ＰｃｈＭＯＳトランジスタ９がオフした後は，ＮｃｈＭＯＳトランジスタ３には電流が流れない。この様にして，入力信号Ａがロウレベルの状態と同様に，ＰｃｈＭＯＳトランジスタ２はオフしたままになり，出力端子ＯＵＴからはロウレベルが出力される。
【００３０】
つぎに，本実施の形態の半導体記憶装置による読み出し動作の際の電力が低消費であることを図７を参照して説明する。図７は，本実施の形態の半導体記憶装置におけるクロック信号の電圧の履歴と，従来の非同期カレントミラー型センスアンプでの電流の履歴と，従来の同期カレントミラー型センスアンプでの電流の履歴と，本実施の形態の半導体記憶装置での電流の履歴とを同一の時間について図示したものである。
図７に示すとおり，本実施の形態の半導体記憶装置を用いれば，クロック信号の立ち上がりの部分でしか電流が流れないので，定常的にカレントミラー型センスアンプ回路に流れる定常電流を「０」にすることが可能になる。
また，本実施の形態の半導体記憶装置を用いればＤＣ電流の流れる期間はクロック信号の立ち上がりエッジ近傍のみであるため，電力低減の効果は非常に大きなものとなる。また，クロック周波数が低周波数になればなるほど電力低減効果は一層大きくなる。
更に，クロック信号の立ち上がりエッジからメモリセル内のデータが出力端子ＯＵＴから出力されるまでの速さは，カレントミラー型センスアンプ回路の活性化が早急に終了するため，遅くなることはない。
したがって，本実施の形態の半導体記憶装置を用いれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００３１】
また，本実施の形態の半導体記憶装置において，貫通電流注入時間を制御する入力信号Ａとカレントミラー型センスアンプ回路を開始又は停止する入力信号Ｂの関係について，カレントミラー型センスアンプ回路内の電圧に基づいて図１，図４，図５を参照して説明する。図４は，本実施の形態のＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートでの電圧の履歴と，入力信号Ａ及び入力信号Ｂの電圧の履歴を同一時間について示した図である。
貫通電流注入時間の制御信号４０２（図１：入力信号Ａ）をロウレベルからハイレベルに上げるタイミングはＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートでの信号である内部ノード信号４０３（図１：１０における信号）が電源電圧（電圧値ＶＤＤ）と同一電位になった時点で行うのが最適である。
【００３２】
具体的には，図４に示すように内部ノード信号４０３が電源電圧（電圧値ＶＤＤ）と同一電位になった時点で貫通電流注入時間を制御する信号４０２（図１：入力信号Ａ）をロウレベルからハイレベルに上げることによって，オンｂｉｔ読み出し時の余分な貫通電流を低減することができる。
また，オフｂｉｔ読み出し時にも，内部ノード信号４０３が電源電圧と同一電位であるため，ＯＵＴでの電位がロウレベルから変化することはない。
予めシミュレーションを行い，図４の波形に示す内部ノード信号４０３が，ＶＤＤレベルに到達する時刻を求めておく。その時刻に対応する遅延時間を有する遅延回路５０１を図５の様に設置すればよい。
この様に設定しておけば，メモリセルからの情報が出力される時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００３３】
また，本実施の形態の半導体記憶装置では，遅延回路としてインバータを直列に接続した回路を用いたが，クロック信号を所望の時間に遅延することができる回路であればよい。
【００３４】
以上本発明の第一の実施の形態の半導体記憶装置によれば，カレントミラー型センスアンプ回路（１，２，３，４）に貫通電流を流すか否かを制御する第一のスイッチ機構９と，カレントミラー型センスアンプ回路（１，２，３，４）をオンオフする第二のスイッチ機構（５，６，７，８）と，カレントミラー型センスアンプ回路（１，２，３，４）とを有して成り，第一のスイッチ機構９はカレントミラー型センスアンプ回路（１，２，３，４）の基準側（１側）電流経路に接続され，第二のスイッチ機構（５，６，７，８）はカレントミラー型センスアンプ回路（１，２，３，４）のメモリセルと接続する第三のスイッチ機構３に少なくとも接続し，第二のスイッチ機構（５，６，７，８）をオフからオンへ変化させる時刻から第一のスイッチ機構９をオンからオフへ変化させる時刻までが，所定の時間に設定され，第一のスイッチ機構９をオンオフする信号（入力信号Ａ）の入力端子に遅延回路５０１を接続して，遅延回路５０１と第二のスイッチ機構（５，６，７，８）に同一のクロック信号が入力されることによって，カレントミラー型センスアンプ回路（１，２，３，４）を高速かつ低消費電力で動作させることが可能になる。
すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路（１，２，３，４）の活性化を短時間で行うことが可能になる。
【００３５】
第二の実施の形態
本発明における第一の実施の形態の半導体記憶装置を図１，図２，図４，図６を参照して説明する。図６は，本発明における第二の実施の形態の半導体記憶装置の回路図である。
本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ９のゲートを一端に接続され他端にＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートに接続される電圧検知回路６０１と，クロック信号がインバータ９０１を介してＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにのみ入力されること以外は，第一の実施の形態の同期式半導体記憶装置と同様の構成を備えて成る。
すなわち本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ（１，２，５，７，９）と，ＮｃｈＭＯＳトランジスタ（３，４，６，８）と，電圧検知回路６０１と，インバータ９０１とから構成される。そしてクロック信号は，インバータ９０１を介してＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにのみ入力され，第一の実施の形態の半導体記憶装置とは異なりＰｃｈＭＯＳトランジスタ９のゲートには入力されない。
【００３６】
本実施の形態の半導体記憶装置では，第一の実施の形態と同様に図２に示される２０１の時間において，ＰｃｈＭＯＳトランジスタ９からメモリセルに向かって貫通電流を流し込む。これによって，カレントミラー型センスアンプ回路の活性化を短時間で行うことが可能である。
また，第一の実施の形態の半導体記憶装置と同様に入力信号Ａがロウレベルからハイレベルに変化した後は，メモリセル内部のデータがオンｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタがオンしている状態）及びオフｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタのオフ状態）読み出し時は，従来カレントミラー型センスアンプ回路を使用していたときと変わらない動作が可能である。
【００３７】
本実施の形態の半導体記憶装置において電位を感知する電圧検知回路を設ける態様について図６を参照して説明する。図６は，本発明における第二の実施の形態の半導体記憶装置の回路図である。
本実施の形態の半導体記憶装置では，図４に示される内部ノード信号４０３の信号が，ＶＤＤレベルに到達したことを感知する電圧検知回路６０１を図６のように予め挿入しておく。すなわち，電圧検知回路６０１は，ＰｃｈＭＯＳトランジスタ９のゲートを一端に接続し他端にＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートを接続する。この電圧検知回路６０１によって，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートにおける電圧値を参照してＰｃｈＭＯＳトランジスタ９のゲートに入力信号を所望の時刻に伝達することが可能になる。
この様に，本実施の形態の半導体記憶装置を用いれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００３８】
以上本発明の第二の実施の形態の半導体記憶装置によれば，カレントミラー型センスアンプ回路（１，２，３，４）に貫通電流を流すか否かを制御する第一のスイッチ機構９と，カレントミラー型センスアンプ回路（１，２，３，４）をオンオフする第二のスイッチ機構（５，６，７，８）と，カレントミラー型センスアンプ回路（１，２，３，４）とを有して成り，第一のスイッチ機構９はカレントミラー型センスアンプ回路（１，２，３，４）の基準側（１側）電流経路に接続され，第二のスイッチ機構（５，６，７，８）はカレントミラー型センスアンプ回路（１，２，３，４）のメモリセルと接続する第三のスイッチ機構３に少なくとも接続し，第二のスイッチ機構（５，６，７，８）をオフからオンへ変化させる時刻から第一のスイッチ機構９をオンからオフへ変化させる時刻までが，所定の時間に設定され，カレントミラー型センスアンプ回路（１，２，３，４）の基準側（１側）のゲート電圧の電圧値を検知して，この電圧値が所定の履歴を示す場合に第一のスイッチ機構９をオフにする電圧検知回路６０１が設けられ，第二のスイッチ機構（５，６，７，８）にクロック信号が入力されることによって，カレントミラー型センスアンプ回路（１，２，３，４）を高速かつ低消費電力で動作させることが可能になる。
すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路（１，２，３，４）の活性化を短時間で行うことが可能になる。
【００３９】
【発明の効果】
以上により本発明の半導体記憶装置では，カレントミラー型センスアンプ回路を高速かつ低消費電力で動作させることが可能になる。
すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路の活性化を短時間で行うことが可能になる。
【図面の簡単な説明】
【図１】本発明における第一及び第二の実施の形態の半導体記憶装置の二つの入力信号をＡ，Ｂとする回路図である。
【図２】本発明における第一及び第二の実施の形態の半導体記憶装置の入力信号Ａと入力信号Ｂとの遅延の状態を示す図である。
【図３】本発明における第一及び第二の実施の形態の半導体記憶装置の半導体記憶装置に貫通電流が流れる態様を示す図である。
【図４】本発明における第一及び第二の実施の形態の半導体記憶装置のＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートでの電圧の履歴と，入力信号Ａ及び入力信号Ｂの電圧の履歴を同一時間について図示したものである。
【図５】本発明における第一の実施の形態の半導体記憶装置の回路図である。
【図６】本発明における第二の実施の形態の半導体記憶装置の回路図である。
【図７】本発明における第一及び第二の実施の形態の半導体記憶装置のクロック信号の電圧の履歴と，従来の非同期カレントミラー型センスアンプ回路での電流の履歴と，従来の同期カレントミラー型センスアンプ回路での電流の履歴と，本実施の形態の半導体記憶装置での電流の履歴とを同一の時間について図示したものである。
【図８】従来の非同期式半導体記憶装置の回路図である。
【図９】従来の同期式半導体記憶装置の回路図である。
【符号の説明】
１      ＰｃｈＭＯＳトランジスタ
２      ＰｃｈＭＯＳトランジスタ
３      ＮｃｈＭＯＳトランジスタ
４      ＮｃｈＭＯＳトランジスタ
５      ＰｃｈＭＯＳトランジスタ
６      ＮｃｈＭＯＳトランジスタ
７      ＰｃｈＭＯＳトランジスタ
８      ＮｃｈＭＯＳトランジスタ
９      ＰｃｈＭＯＳトランジスタ
５０１  遅延回路
９０１  インバータ
【図１】
0003569186.tif 000002
【図２】
0003569186.tif 000003
【図３】
0003569186.tif 000004
【図４】
0003569186.tif 000005
【図５】
0003569186.tif 000006
【図６】
0003569186.tif 000007
【図７】
0003569186.tif 000008
【図８】
0003569186.tif 000009
【図９】
0003569186.tif 000010