(57)【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の半導体基板と、
前記半導体基板の主表面上に形成された第２導電型の半導体層と、
前記半導体層と前記半導体基板との境界部に形成された第２導電型の埋込拡散層と、
前記埋込拡散層上に位置する前記半導体層表面に形成された第２導電型のベース領域と、
前記ベース領域の側部を取囲み前記半導体層を貫通して前記埋込拡散層に達し環状の下端部を有し、前記下端部におけるコーナ部に含まれる第１導電型の不純物濃度が前記コーナ部と隣接する前記下端部に含まれる第１導電型の不純物濃度よりも低い第１導電型の第１の領域と、前記第１の領域の内周下端部間を接続し前記埋込拡散層内に底面を有するように形成された第１導電型の第２の領域とで構成されるコレクタ領域と、
前記ベース領域表面に形成された第１導電型のエミッタ領域と、
を備えた、バイポーラトランジスタを有する半導体装置。
【請求項２】
第１導電型の半導体基板の主表面に選択的に第２導電型の不純物を導入することによって第２導電型の第１と第２の不純物拡散層を間隔をあけて形成する工程と、
前記第１の不純物拡散層表面に第１導電型の不純物を導入することによって第１導電型の第３の不純物拡散層を形成する工程と、
前記半導体基板の主表面上にエピタキシャル成長法を用いて第２導電型の半導体層を形成することによって、前記半導体層と前記半導体基板との境界部に第２導電型の第１と第２の埋込拡散層を形成し前記第１の埋込拡散層上に第１のコレクタ領域の一部となる第１導電型の第１の領域を形成する工程と、
前記第１の領域上に位置する前記半導体層表面に第２導電型の不純物を導入することによって第１のベース領域を形成する工程と、
前記第２の埋込拡散層上に位置し第２のコレクタ領域として機能する前記半導体層内の領域を取囲む前記半導体層表面の所定領域に第１導電型の不純物を導入するとともに、第１のベース領域を取囲む前記半導体層表面であってコーナ部を除く領域に選択的に第１導電型の不純物を導入する工程と、
前記第１導電型の不純物に拡散処理を施すことによって、前記第２のコレクタ領域として機能する前記半導体層内の領域を取囲む第１導電型の素子分離領域を形成するとともに前記第１のベース領域を取囲み前記第１の領域に達し前記第１のコレクタ領域の一部となる環状の第１導電型の第２の領域を形成する工程と、
前記第２の埋込拡散層上に位置する前記半導体層表面に第１導電型の不純物を導入することによって第２のベース領域を形成する工程と、
前記第２のベース領域表面に第２導電型の不純物を導入することによって第２のエミッタ領域を形成する工程と、
前記第１のベース領域表面に第１導電型の不純物を導入することによって第１のエミッタ領域を形成する工程と、
を備えた、バイポーラトランジスタを有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、バイポーラトランジスタを有する半導体装置およびその製造方法に関し、特に、縦型ｐｎｐバイポーラトランジスタを有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
図３７は、従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置を示す断面図である。まず、この図３７を用いて、従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置の構造について説明する。
【０００３】
図３７に示されるように、ｐ型シリコン基板１の主表面には、ｎ型埋込拡散層２，２ａが間隔をあけて形成されている。また、このｎ型埋込拡散層２，２ａを挟むように素子分離用のｐ型拡散層３が形成されている。ｐ型シリコン基板１の主表面上にはｎ型エピタキシャル層４が形成されている。このｎ型エピタキシャル層４内には、ｎ型埋込拡散層２ａ上に位置する部分にｐ型埋込拡散層３ａが形成される。このｐ型埋込拡散層３ａ上には、ｎ型拡散層５が形成される。このｎ型拡散層５の表面にはｐ型拡散層８ｂが形成される。
【０００４】
ｐ型拡散層３上およびｐ型埋込拡散層３ａ上に位置するｎ型エピタキシャル層４内には、ｐ型拡散層６が形成される。上記のｐ型拡散層８ｂと、ｎ型拡散層５と、ｐ型拡散層６およびｐ型埋込拡散層３ａとで縦型ｐｎｐバイポーラトランジスタ１８が構成される。
【０００５】
一方、ｎ型埋込拡散層２上に位置するｎ型エピタキシャル層４表面には、ｐ型拡散層８ａが形成される。このｐ型拡散層８ａ表面にはｎ型拡散層９ａが設けられる。このｎ型拡散層９ａと、ｐ型拡散層８ａと、ｎ型エピタキシャル層４およびｎ型埋込拡散層２とでｎｐｎバイポーラトランジスタ１９が構成される。
【０００６】
ｎ型エピタキシャル層４の表面には分離酸化膜７が形成される。この分離酸化膜７の所定位置には開口部が設けられ、その開口部内にはｎ型の不純物が導入された多結晶シリコン層１０ａ，１０ｂ，１０ｃ，１０ｄがそれぞれ形成される。そして、この多結晶シリコン層１０ａ〜１０ｄとｎ型エピタキシャル層４とのコンタクト部には、ｎ型拡散層９ａ，９ｂ，９ｃ，９ｄがそれぞれ形成される。
【０００７】
分離酸化膜７および多結晶シリコン層１０ａ〜１０ｄを覆うように、シリコン酸化膜などからなる層間絶縁層１２が形成される。この層間絶縁層１２には、多結晶シリコン層１０ａ〜１０ｄあるいはｎ型エピタキシャル層４表面にまで達するコンタクトホール１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇがそれぞれ形成される。このコンタクトホール１２ａ〜１２ｇ内には、ＡｌＳｉなどからなる配線層１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇがそれぞれ形成される。そして、配線層１３ｂ，１３ｅ，１３ｇと、ｎ型エピタキシャル層４とのコンタクト部には、ｐ型拡散層１１ａ，１１ｂ，１１ｃがそれぞれ形成される。
【０００８】
次に、図３８〜図４３を用いて、図３７に示される従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法について説明する。図３８〜図４３は、図３７に示される従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造工程の第１工程〜第６工程を示す断面図である。
【０００９】
図３８を参照して、ｐ型シリコン基板１の主表面上に、５０００Å〜１００００Å程度の厚みのシリコン酸化膜１４ａを形成する。そして、写真製版技術によって、シリコン酸化膜１４ａに開口部を設け、ｐ型シリコン基板１の主表面を選択的に露出させる。そして、その開口部にアンチモン（Ｓｂ）などのｎ型の不純物を堆積し、１１００℃程度の熱処理を行なう。それにより、ｎ型の不純物拡散層２を形成する。
【００１０】
次に、図３９を参照して、上記のシリコン酸化膜１４ａを除去した後、再び、ｐ型シリコン基板１の主表面上にシリコン酸化膜１４ｂを形成する。そして、写真製版技術によってこのシリコン酸化膜１４ｂの所定位置に開口部を設け、ｐ型シリコン基板１の主表面を選択的に露出させる。そして、露出したｐ型シリコン基板１の主表面を軽く酸化した後、リン（Ｐ）などのｎ型不純物を１．０×１０１４〜２．０×１０１４／ｃｍ２  程度注入する。そして、１０５０℃程度の温度で熱処理を施す。それにより、ｎ型拡散層２ａを形成する。その後、シリコン酸化膜１４ｂを除去する。
【００１１】
次に、再び、ｐ型シリコン基板１の主表面上に、１０００Å〜２０００Å程度の厚みのシリコン酸化膜（図示せず）を形成する。そして、このシリコン酸化膜の所定位置に開口部を形成することによって、ｐ型シリコン基板１の主表面を選択的に露出させる。そして、このシリコン酸化膜をマスクとして用いて、３．０×１０１４〜５．０×１０１４／ｃｍ２  程度のボロン（Ｂ）などのｐ型の不純物をｐ型シリコン基板１の主表面に注入する。その後、１０００℃程度の温度で熱処理を施す。それにより、ｐ型シリコン基板１の主表面に、ｐ型の拡散層３，３ａを形成する。そして、ｐ型シリコン基板１の主表面上に、エピタキシャル成長法によって、ｎ型エピタキシャル層４を形成する。このｎ型エピタキシャル層４の厚みｔは、好ましくは、３．０μｍ以上である。それにより、図４０に示されるように、ｎ型の埋込拡散層２，２ａと、ｐ型拡散層３，ｐ型埋込拡散層３ａがそれぞれ形成される。
【００１２】
次に、図４１を参照して、ｎ型エピタキシャル層４の表面上に、５００Å〜１５００Å程度の薄いシリコン酸化膜（図示せず）を形成する。この薄いシリコン酸化膜の所定部分に、写真製版技術によって開口部を形成する。そして、このシリコン酸化膜をマスクとして用いて、５×１０１２〜５×１０１３／ｃｍ２  程度のリン（Ｐ）などのｎ型不純物を注入する。そして、１０００℃程度の温度で熱処理を施す。それにより、ｎ型拡散層５を形成する。次に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、ｎ型エピタキシャル層４の表面に分離酸化膜７を形成する。この分離酸化膜７の厚みは、好ましくは、１００００Å〜２００００Å程度である。次に、分離酸化膜７の所定位置に、写真製版技術によって開口部を設ける。それにより、エピタキシャル層４の表面を選択的に露出させる。そして、その露出したエピタキシャル層４の表面上に、ボロン（Ｂ）などのｐ型の不純物を堆積する。そして、１０５０℃程度の温度で熱処理を行なうことによつて、ｎ型エピタキシャル層４内にｐ型の拡散層６を形成する。このｐ型拡散層６と上記のｐ型拡散層３とで素子分離領域が構成される。
【００１３】
次に、写真製版技術によって、分離酸化膜７の所定位置に開口部を形成する。その開口部内に位置するｎ型エピタキシャル層４内に、５×１０１３〜５×１０１４／ｃｍ２  程度の量のボロン（Ｂ）などのｐ型の不純物を注入する。そして、９５０℃程度の温度で熱処理を行なうことによって、図４２に示されるように、ｐ型拡散層８ａ，８ｂをそれぞれ形成する。次に、写真製版技術によって、分離酸化膜７の所定位置に開口部を設ける。そして、その開口部内に位置するｎ型エピタキシャル層４０内に、２．０×１０１５〜７．０×１０１５／ｃｍ２  程度の量のヒ素（Ａｓ）などのｎ型の不純物を注入する。その後、１０５０℃程度の温度で熱処理を施す。それにより、ｎ型拡散層９ａ，９ｂ，９ｃ，９ｄを形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法などを用いて、ｎ型エピタキシャル層４と分離酸化膜７とを覆うように、１５００Å〜３０００Å程度の厚みの多結晶シリコン層を形成する。この多結晶シリコン層に２．０×１０１５〜７．０×１０１５／ｃｍ２  程度の量のヒ素（Ａｓ）などのｎ型の不純物を注入する。その後、多結晶シリコン層をパターニングする。それにより、多結晶シリコン層１０ａ，１０ｂ，１０ｃ，１０ｄがそれぞれ形成される。
【００１４】
次に、多結晶シリコン層１０ａ〜１０ｄおよび分離酸化膜７を覆うように、ＣＶＤ法などを用いて、７０００Å〜１２０００Å程度の厚みを有するＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ  ）膜などからなる層間絶縁層１２を形成する。そして、この層間絶縁層１２を選択的にエッチングすることによって、コンタクトホール１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇをそれそれ形成する。そして、写真製版技術を用いて、コンタクトホール１２ｂ，１２ｅ，１２ｇ内に位置するｐ型拡散層８ａ，８ｂ，６表面にのみ、１．０×１０１５〜３．０×１０１５／ｃｍ２  程度の量のＢＦ２  などのｐ型の不純物を注入する。その後、９５０℃程度の温度で熱処理を施す。それにより、ｐ型拡散層１１ａ，１１ｂ，１１ｃをそれぞれ形成する。その後、スパッタリング法などを用いて、層間絶縁層１２上全面に、５０００Å〜１００００Å程度の厚みのＡｌＳｉ層１３を堆積する。そして、このＡｌＳｉ層１３をパターニングすることによって、図３７に示されるように、配線層１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇを形成する。以上の工程を経て、図３７に示される従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置が形成されることになる。
【００１５】
上述したように、従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置では、ｎ型埋込拡散層２とｎ型埋込拡散層２ａとを別々の工程で形成していた。それは、ｎ型埋込拡散層２ａとｐ型埋込拡散層３ａとの間の耐圧を確保すべく、ｎ型埋込拡散層２ａに含まれるｎ型の不純物濃度（１０１７〜１０１８／ｃｍ３  程度）をｎ型埋込拡散層２に含まれるｎ型の不純物拡散濃度（１０１９／ｃｍ３  程度）よりも低く設定する必要があったからである。また、素子間を分離するためのｐ型拡散層３とｐ型拡散層６とをそれぞれ別工程で形成していた。そのため、工程数が多くなり、製造コストが増大するという問題があった。
【００１６】
そこで、素子分離のためのｐ型拡散層６の形成を省略し、ｎ型エピタキシャル層４の表面からｐ型シリコン基板１に達するようにｐ型拡散層を形成することによって素子間の分離を行ない、ｎ型埋込拡散層２とｎ型埋込拡散層２ａとを同一工程で形成する手法をとることが考えられる。それにより、製造コストを低減することが可能となる。
【００１７】
【発明が解決しようとする課題】
しかしながら、製造コストを低減すべく上記のような手法を採用した場合には、次に説明するような問題点が生じることとなる。その問題点について、図４４を用いて説明する。図４４は、ｎ型エピタキシャル層４の表面からｐ型シリコン基板１に達するように素子分離用のｐ型拡散層１６を形成することによって素子間の分離を行ない、ｎ型埋込拡散層２とｎ型埋込拡散層２ａとを同一工程で形成した場合の縦型ｐｎｐバイポーラトランジスタを有する半導体装置の部分断面図である。
【００１８】
図４４を参照して、ｎ型エピタキシャル層４の表面からｐ型シリコン基板１の主表面に達するように環状のｐ型拡散層１６が形成されている。このとき、ｐ型拡散層１６は、ｎ型埋込拡散層２ａにほぼ達するように形成されている。それ以外の構造に関しては、図３７に示される場合とほぼ同様である。
【００１９】
図４４に示されるように、動作時には、ｎ型エピタキシャル層４に０（Ｖ）〜ＩＣで使用する最大電圧が印加され、エミッタ領域となるｐ型拡散層８ｂには０（Ｖ）が印加され、ベース領域となるｎ型拡散層５には０〜−１（Ｖ）程度の電圧が印加され、コレクタ領域として機能するｐ型拡散層１６とｐ型埋込拡散層３ａとに−５（Ｖ）程度の電圧が印加される。
【００２０】
それにより、ｐ型拡散層１６およびｐ型埋込拡散層３ａと、ｎ型埋込拡散層２ａおよびｎ型エピタキシャル層４との接合部が逆バイアス状態となる。つまり、縦型ｐｎｐバイポーラトランジスタのコレクタ領域と、コレクタ領域の周囲の領域との接合部が逆バイアス状態となる。
【００２１】
このとき、コレクタ領域とその周囲の領域との間の耐圧は、コレクタ領域の周囲の領域の空乏層１５の延びによって保持される。しかしながら、ｐ型拡散層１６の環状の下端コーナ部１７とｐ型埋込拡散層３ａとが重なる部分では他の領域に比べてｐ型の不純物濃度が非常に高くなる。そのため、ｐ型拡散層１６の下端コーナ部１７とｎ型埋込拡散層２ａとが接する領域近傍において、空乏層１５の延びが抑制される。それにより、ｐ型拡散層１６の下端コーナ部１７において電界集中が発生しやすくなり、縦型ｐｎｐバイポーラトランジスタの信頼性を低下させるといった問題が生じる。
【００２２】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、製造コストを低減し、かつ信頼性を向上させることが可能となる縦型ｐｎｐバイポーラトランジスタを有する半導体装置およびその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
この発明に係るバイポーラトランジスタを有する半導体装置は、主表面を有する第１導電型の半導体基板と、第２導電型の半導体層と、第２導電型の埋込拡散層と、第２導電型のベース領域と、コレクタ領域と、第１導電型のエミッタ領域とを備える。半導体層は、半導体基板の主表面上に形成される。埋込拡散層は、半導体層と半導体基板との境界部に形成される。ベース領域は、埋込拡散層上に位置する半導体層表面に形成される。コレクタ領域は、第１導電型の第１の領域と第１導電型の第２の領域とで構成される。第１の領域は、ベース領域の側部を取囲み半導体層を貫通して埋込拡散層に達し環状の下端部を有しこの下端部におけるコーナ部に含まれる第１導電型の不純物濃度がコーナ部と隣接する下端部内の領域に含まれる第１導電型の不純物濃度よりも低い。第２の領域は、第１の領域の内周下端部間を接続し埋込拡散層内に底面を有するように形成される。エミッタ領域は、ベース領域表面に形成される。
【００３４】
この発明に係るバイポーラトランジスタを有する半導体装置の製造方法によれば、さらに他の局面では、まず、第１導電型の半導体基板の主表面に選択的に第２導電型の不純物を導入することによって第２導電型の第１と第２の不純物拡散層を間隔をあけて形成する。第１の不純物拡散層表面に第１導電型の不純物を導入することによって第１導電型の第３の不純物拡散層を形成する。半導体基板の主表面上にエピタキシャル成長法を用いて第２導電型の半導体層を形成することによって、半導体層と半導体基板との境界部に第２導電型の第１と第２の埋込拡散層を形成し第１の埋込拡散層上に第１のコレクタ領域の一部となる第１導電型の第１の領域を形成する。第１の領域上に位置する半導体層表面に第２導電型の不純物を導入することによって第１のベース領域を形成する。第２の埋込拡散層上に位置し第２のコレクタ領域として機能する半導体層内の領域を取囲む半導体層表面の所定領域に第１導電型の不純物を導入するとともに、第１のベース領域を取囲む半導体層表面であってコーナ部を除く領域に選択的に第１導電型の不純物を導入する。第１導電型の不純物に拡散処理を施すことによって、第２のコレクタ領域として機能する半導体層内の領域を取囲む第１導電型の素子分離領域を形成するとともに第１のベース領域を取囲み第１の領域に達し第１のコレクタ領域の一部となる環状の第１導電型の第２の領域を形成する。第２の埋込拡散層上に位置する半導体層表面に第１導電型の不純物を導入することによって第２のベース領域を形成する。第２のベース領域表面に第２導電型の不純物を導入することによって第２のエミッタ領域を形成する。第１のベース領域表面に第１導電型の不純物を導入することによって第１のエミッタ領域を形成する。
【００３８】
【作用】
この発明に係るバイポーラトランジスタを有する半導体装置によれば、第１の領域の下端コーナ部に含まれる第１導電型の不純物濃度が、下端コーナ部と隣接する第１の領域内に含まれる第１導電型の不純物濃度よりも低くなるように設定されている。それにより、第１の領域の下端コーナ部、すなわちコレクタ領域の下端コーナ部における電界集中の発生を効果的に抑制することが可能となる。つまり、コレクタ領域とその周囲の領域との間の耐圧の劣化を効果的に抑制することが可能となる。
【００４７】
この発明に係るバイポーラトランジスタを有する半導体装置の製造方法によれば、第１のベース領域を取囲む半導体層表面であってコーナ部を除く領域に選択的に第１導電型の不純物が導入され、この第１導電型の不純物に拡散処理が施されることによって環状の第２の領域が形成される。それにより、この環状の第２の領域のコーナ部に含まれる第１導電型の不純物濃度は、第２の領域内の他の部分に比べて相対的に低くなる。それにより、コレクタ領域の下端コーナ部に含まれる第１導電型の不純物濃度を低く抑えることが可能となる。また、素子分離領域と、第２の領域とを同一工程で形成することが可能となるので、製造コストを低減することが可能となる。
【００４９】
【実施例】
以下、図１〜図３６を用いて、この発明の実施例について説明する。
【００５０】
（第１実施例）
まず、図１〜図１２を用いて、この発明の第１の実施例について説明する。図１は、この発明の第１の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置を示す断面図である。図２は、図１に示される半導体装置の平面図であり、この図におけるＩ−Ｉ線に沿う断面が図１に示される。この図２および図１を用いて、本実施例における半導体装置の構造について説明する。
【００５１】
図１を参照して、ｎｐｎバイポーラトランジスタ１９とｐｎｐバイポーラトランジスタ１８とが間隔をあけて形成されている。ｎｐｎバイポーラトランジスタ１９は、コレクタ領域として機能するｎ型埋込拡散層２およびｎ型エピタキシャル層４内の領域と、ベース領域として機能するｐ型拡散層８と、エミッタ領域として機能するｎ型拡散層９ａとを有する。また、ｐｎｐバイポーラトランジスタ１８は、コレクタ領域として機能するｐ型拡散層１６ａおよびｐ型埋込拡散層３ａと、ベース領域として機能するｎ型拡散層５と、エミッタ領域として機能するｐ型拡散層１１ｂとを有する。
【００５２】
そして、このｎｐｎバイポーラトランジスタ１９とｐｎｐバイポーラトランジスタ１８とは、ｐ型拡散層１６によって絶縁分離されている。このｐ型拡散層１６は、ｎ型エピタキシャル層４の表面からｐ型シリコン基板１の主表面に達するように形成される。それにより、図３７に示される従来例のように、素子分離用の領域としてｐ型拡散層３とｐ型拡散層６とをそれぞれ形成する必要がなくなる。それにより、製造コストを低減することが可能となる。
【００５３】
また、ｐ型埋込拡散層３ａの側端部領域２４とｐ型拡散層１６ａの外周下端コーナ部２３とが重ならないように、ｐ型拡散層１６ａおよびｐ型埋込拡散層３ａが形成される。つまり、ｐ型埋込拡散層３ａの側端部領域２４が、ｐ型拡散層１６ａの側端部よりも内側に位置することとなる。それにより、図４４に示される場合と比べて、コレクタ領域の外周下端コーナ部２３におけるｐ型の不純物濃度を低減することが可能となる。それにより、この外周下端コーナ部２３近傍における電界集中の発生を効果的に抑制することが可能となる。その結果、ｐｎｐバイポーラトランジスタ１８におけるコレクタ領域とその周囲の領域との間の耐圧の劣化を抑制することが可能となる。
【００５４】
また、上記のように、ｐｎｐバイポーラトランジスタ１８のコレクタ領域とその周囲野領域との間の耐圧の劣化を抑制することが可能となることによって、ｎ型埋込拡散層２とｎ型埋込拡散層２ａとに含まれるｎ型の不純物濃度を等しいものとすることが可能となる。それにより、ｎ型埋込拡散層２およびｎ型埋込拡散層２ａを同一工程で形成することが可能となる。それにより、製造コストを低減することが可能となる。さらに、ｐｎｐバイポーラトランジスタ１８のエミッタ領域は、配線層１３ｅとｎ型エピタキシャル層４とのコンタクト抵抗を低減するために注入するボロン（Ｂ）またはＢＦ２  によって形成されるｐ型拡散層１１ｂが兼ねることとなる。そうすることによって、ｎ型エピタキシャル層４の厚みが薄くなった場合にも対応可能となる。なお、このｐ型拡散層１１ｂは、ｐ型拡散層１１ａおよびｐ型拡散層１１ｃと同一工程で形成されるため、製造コストの増大にはならない。
【００５５】
ここで、縦型ｐｎｐバイポーラトランジスタのコレクタ領域と、その周囲の領域（ｎ型エピタキシャル層４およびｎ型埋込拡散層２ａ）との間の耐圧向上のメカニズムについて説明する。
【００５６】
上述のように、ｐ型埋込拡散層３ａの側端部領域２４を、図１および図２に示されるように、ｐ型拡散層１６ａの側端部よりも内側に配置することによって、コレクタ領域の外周下端コーナ部２３は、ｐ型拡散層１６ａのみによって構成されることになる。つまり、コレクタ領域の外周下端コーナ部においてｎ型埋込拡散層２ａと接するのはｐ型拡散層１６ａのみとなる。それにより、コレクタ領域とその周囲の領域との接合部に逆バイアスが印加された場合に、空乏層をｐ型拡散層１６ａ側に広げることが可能となる。それにより、図４４に示される従来例において、コレクタ領域の外周下端コーナ部において発生していた電界集中を緩和することが可能となる。それにより、コレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。
【００５７】
次に、図３〜図１２を用いて、図１に示される半導体装置の製造方法について説明する。図３〜図８は、本実施例における半導体装置の製造工程の第１工程〜第６工程を示す断面図である。図９は、ｐ型拡散層１６，１６ａ形成のためのマスクパターンを示す平面図である。図１０〜図１２は、本実施例における半導体装置の製造工程の第７工程〜第９工程を示す断面図である。
【００５８】
まず図３を参照して、ｐ型シリコン基板１の主表面上に、ＣＶＤ法などを用いて、５０００Å〜１００００Å程度の厚みのシリコン酸化膜１４ａを形成する。次に、図４に示されるように、写真製版技術を用いて、シリコン酸化膜１４ａを選択的にエッチングする。それにより、ｐ型シリコン基板１の主表面を選択的に露出させる。そして、このシリコン酸化膜１４ａをマスクとして用いて、３．０×１０１５〜６．０×１０１５／ｃｍ２  程度の量のアンチモン（Ｓｂ）をｐ型シリコン基板１の主表面に注入する。
【００５９】
その後、１１００℃程度の温度での熱処理を行なうことによって、図５に示されるように、ｐ型シリコン基板１の主表面にｎ型の不純物拡散層２，２ａをそれぞれ形成する。その後、シリコン酸化膜１４ａを除去する。
【００６０】
次に、図６に示されるように、再び、ＣＶＤ法などを用いて、１０００Å〜２０００Å程度の厚みを有するシリコン酸化膜１４ｂを、ｐ型シリコン基板１の主表面上に形成する。そして、写真製版技術を用いて、このシリコン酸化膜１４ｂを選択的にエッチングする。それにより、ｎ型不純物拡散層２ａの一部表面を露出させる。そして、この露出したｎ型不純物拡散層２ａの一部表面に、３．０×１０１４〜５．０×１０１４／ｃｍ２  程度の量のボロン（Ｂ）などのｐ型の不純物を注入する。その後、１０００℃程度の温度での熱処理を行なう。それにより、ｎ型不純物拡散層２ａの表面にｐ型の不純物拡散層３ａを形成する。その後、シリコン酸化膜１４ｂを除去する。
【００６１】
次に、図７に示されるように、エピタキシャル成長法を用いて、ｐ型シリコン基板１の主表面上に、ｎ型のエピタキシャル層４を形成する。それにより、ｎ型埋込拡散層２，２ａとｐ型埋込拡散層３ａとを形成する。なお、上記のｎ型エピタキシャル層４の厚みｔは、好ましくは、３．０μｍ以下である。
【００６２】
次に、図８を参照して、ｎ型エピタキシャル層４の表面上に、ＣＶＤ法などを用いて、３００Å〜１０００Å程度の厚みのシリコン酸化膜（図示せず）を形成する。そして、写真製版技術を用いて、このシリコン酸化膜を選択的にエッチングする。それにより、ｎ型エピタキシャル層４の一部表面を露出させる。そして、この露出したｎ型エピタキシャル層４の一部表面に、５×１０１２〜５×１０１３／ｃｍ２  程度の量のリン（Ｐ）などのｎ型の不純物を注入する。その後、１０００℃程度の温度での熱処理を行なう。それにより、ｐｎｐバイポーラトランジスタのベース領域として機能するｎ型拡散層５を形成する。その後、ＬＯＣＯＳ法を用いて、ｎ型エピタキシャル層４の表面に分離酸化膜７を形成する。この分離酸化膜７の厚みは、好ましくは、５０００Å〜１００００Å程度である。そして、写真製版技術を用いて、分離酸化膜７を選択的にエッチングする。それにより、ｎ型エピタキシャル層４の表面を選択的に露出させる開口部７ａ，７ｂをそれぞれ形成する。この状態が図９に示されている。そして、この開口部７ａ，７ｂ内に位置するｎ型エピタキシャル層４の表面上にボロン（Ｂ）などのｐ型の不純物を堆積する。そして、９５０℃〜１０５０℃程度の温度での熱処理を行なう。それにより、ｐ型拡散層１６，１６ａをそれぞれ形成する。このとき、ｐ型埋込拡散層３ａの側端部領域２４とｐ型拡散層１６ａの側端部とが重ならないようにする。また、ｐ型拡散層１６はｐ型シリコン基板１の主表面に到達していることが好ましい。しかし、この段階においてｐ型拡散層１６がｐ型シリコン基板１の主表面に達していなくても、ｐ型拡散層１６はプロセス完了時にｐ型シリコン基板１の主表面に達していればよい。
【００６３】
次に、図１０を参照して、写真製版技術を用いて、ｎ型エピタキシャル層４の一部表面を選択的に露出させる。そして、その露出したｎ型エピタキシャル層４の一部表面に、５×１０１３〜５×１０１４／ｃｍ２  程度の量のボロン（Ｂ）などのｐ型の不純物を注入する。そして、９５０℃程度の熱処理を行なう。それにより、ｎ型エピタキシャル層４の表面にｐ型拡散層８を形成する。このｐ型拡散層８は、ｎｐｎバイポーラトランジスタのベース領域として機能する。次に、写真製版技術を用いて、ｎ型エピタキシャル層４の表面の所定領域を選択的に露出させる。そして、その露出したｎ型エピタキシャル層４の表面に、２．０×１０１５〜６．０×１０１５／ｃｍ２  程度の量のヒ素（Ａｓ）などのｎ型不純物を注入する。そして、１０５０℃程度の温度での熱処理を行なう。それにより、ｎ型拡散層９ａ，９ｂ，９ｃ，９ｄをそれぞれ形成する。その後、このｎ型拡散層９ａ〜９ｄの表面上と分離酸化膜７上とに、ＣＶＤ法などを用いて、１５００Å〜３０００Å程度の厚みの多結晶シリコン層を堆積する。そして、この多結晶シリコン層に、２．０×１０１５〜６．０×１０１５／ｃｍ２  程度の量のヒ素（Ａｓ）などのｎ型の不純物を注入する。その後、多結晶シリコン層をパターニングする。それにより、多結晶シリコン層１０ａ，１０ｂ，１０ｃ，１０ｄがそれぞれ形成される。
【００６４】
次に、図１１を参照して、ＣＶＤ法などを用いて、分離酸化膜７と多結晶シリコン層１０ａ〜１０ｄを覆うようにＢＰＳＧ膜などからなる層間絶縁層１２を形成する。この層間絶縁層１２の厚みは、好ましくは、７０００Å〜１２０００Å程度である。次に、写真製版技術を用いて、この層間絶縁層１２を選択的にエッチングする。それにより、コンタクトホール１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｆ，１２ｅ，１２ｇをそれぞれ形成する。そして、コンタクトホール１２ａ，１２ｃ，１２ｄ，１２ｆを覆うマスク層を形成し、コンタクトホール１２ｂ，１２ｅ，１２ｇを通して、ｎ型エピタキシャル層４の表面に、ボロン（Ｂ）あるいはＢＦ２  などのｐ型の不純物を１．０×１０１５〜３．０×１０１５／ｃｍ２  程度注入する。その後、９５０℃程度の温度の熱処理を行なう。それにより、ｐ型拡散層１１ａ，１１ｂ，１１ｃをそれぞれ形成する。
【００６５】
次に、図１２を参照して、スパッタリング法などを用いて、層間絶縁層１２上およびコンタクトホール１２ａ〜１２ｇ内に、５０００Å〜１００００Å程度の厚みのＡｌＳｉ層１３を形成する。このＡｌＳｉ層１３をパターニングすることによって、図１に示される半導体装置が形成されることになる。
【００６６】
上述したように、本実施例における半導体装置の製造方法では、ｎ型埋込拡散層２，２ａを同時に形成することが可能となる。これは、ｐｎｐバイポーラトランジスタ１８のコレクタ領域とｎ型埋込拡散層２ａとの耐圧が確保されるからである。それにより、製造コストを低減することが可能となる。また、ｐ型拡散層１６を、ｎ型エピタキシャル層４の表面からｐ型シリコン基板１の表面に達する１つの層で構成することが可能となる。以上のことより、従来例に比べて、製造コストを低減することが可能となる。
【００６７】
（第２実施例）
次に、図１３および図１４を用いて、この発明の第２の実施例について説明する。図１３は、この発明の第２の実施例における半導体装置を示す平面図である。
【００６８】
まず図１３を参照して、本実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置においては、ｐ型拡散層１６ａのコーナ部にｐ型の低濃度領域１６ｂが形成されている。それにより、コレクタ領域のコーナ部のｐ型の不純物濃度が低くなる。それにより、コレクタ領域の下端コーナ部において、電界集中の発生を効果的に抑制することが可能となる。
【００６９】
また、上記の第１の実施例の場合と同様に、ｐ型埋込拡散層３ａの側端部が、ｐ型拡散層１６ａの側端部を除く領域とのみ重なるように形成することによって、上記の第１の実施例の場合よりもさらにコレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。
【００７０】
図１４は、ｐ型拡散層１６，１６ａおよび低濃度領域１６ｂの形成のためのマスクパターンを示す平面図である。上記の第１の実施例においては、図９に示されるように、ｐ型拡散層１６ａの形成のための開口部７ｂは環状のものであった。しかし、本実施例においては、図１４に示されるように、図９における開口部７ｂのコーナ部に相当する部分に開口部を設けないようにしている。
【００７１】
そして、ｐ型拡散層１６ａを形成する際には、この開口部７ｂ内にｐ型の不純物を導入し、そのｐ型の不純物を拡散させることによって図１３に示される環状のｐ型拡散層１６ａを形成する。それにより、このｐ型拡散層１６ａのコーナ部において低濃度領域１６ｂが形成されることになる。それにより、ｐｎｐバイポーラトランジスタのコレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。
【００７２】
また、開口部７ｂを図１４に示されるようなパターンに形成することによって、開口部７ｂの形成位置が少々ずれた場合においても、低濃度領域１６ｂを確実に形成することが可能となる。それにより、開口部７ｂの形成は容易となる。それ以外は、上記の第１の実施例と同様の工程を経て図１３に示される半導体装置が形成されることになる。
【００７３】
（第３実施例）
次に、図１５および図１６を用いて、この発明の第３の実施例について説明する。図１５は、この発明の第３の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置を示す断面図である。図１６は、図１５に示される半導体装置の平面図である。なお、図１６におけるＸＶ−ＸＶ線に沿う断面が図１５に示される。
【００７４】
図１５および図１６を参照して、本実施例においては、縦型ｐｎｐバイポーラトランジスタ１８のベース領域として機能するｎ型拡散層５の平面幅が上記の第１の実施例の場合よりも大きくなっている。そして、ｐ型拡散層１６ａが、このｎ型拡散層５を貫通してｐ型埋込拡散層３ａに達するように形成されている。このとき、ｎ型拡散層５に含まれるｎ型の不純物濃度は、ｎ型エピタキシャル層４に含まれるｎ型の不純物濃度よりも高くなるように設定されている。そのため、ｐ型拡散層１６とｐ型拡散層１６ａとを同一工程で形成した場合でも、ｐ型拡散層１６の拡散深さをｐ型拡散層１６ａの拡散深さよりも大きいものとすることが可能となる。それにより、ｐ型拡散層１６ａの下端部がｐ型埋込拡散層３ａの上端部のみと重なり、ｐ型拡散層１６の下端部はｐ型シリコン基板１の主表面に達するようにｐ型拡散層１６，１６ａを同一工程で形成することが可能となる。
【００７５】
また、ｐ型拡散層１６ａの下端部がｐ型埋込拡散層３ａの底面にまで達しないようにすることが可能となるので、コレクタ領域の下端コーナ部に含まれるｐ型の不純物濃度を従来例よりも低減することが可能となる。その結果、従来例よりもコレクタ領域とその周囲の領域（特にｎ型埋込拡散層２ａ）との間の耐圧を向上させることがまた、ｐ型埋込拡散層３ａに含まれるｐ型の不純物濃度で、コレクタ領域とその周囲の領域との間の耐圧をコントロールすることができるので、耐圧の確保が容易となる。
【００７６】
上記の構造を有する本実施例における半導体装置の製造方法については、上記の第１の実施例の場合よりもｎ型拡散層５の平面幅を大きくなるように形成し、このｎ型拡散層５を貫通するようにｐ型拡散層１６ａを形成すればよい。それ以外は上記の第１の実施例の場合と同様である。このように、ｎ型拡散層５の側端部がｐ型拡散層１６ａの外側にまで達するように形成することによって、ｐ型拡散層１６ａとｐ型埋込拡散層３ａとの位置合せも容易となる。
【００７７】
（第４実施例）
次に、図１７および図１８を用いて、この発明の第４の実施例について説明する。図１７は、この発明の第４の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の断面図である。図１８は、図１７に示される半導体装置の平面図である。なお、図１８におけるＸＶＩＩ−ＸＶＩＩ線に沿う断面が図１７に示される。
【００７８】
図１７および図１８を参照して、本実施例においては、ｐ型拡散層１６の平面幅Ｗ２がｎ型エピタキシャル層４の厚みｔ以上のものとなっている。また、ｐ型拡散層１６ａの平面幅Ｗ１が、ｎ型エピタキシャル層４の厚みｔよりも小さくなるように設定されている。
【００７９】
それにより、ｐ型拡散層１６とｐ型拡散層１６ａとを同一工程で形成した場合に、ｐ型拡散層１６をｐ型シリコン基板１の表面に達するように形成し、一方ではｐ型拡散層１６ａの下端部がｐ型埋込拡散層３ａの上端部のみと重なるようにすることが可能となる。それにより、ｐｎｐバイポーラトランジスタのコレクタ領域の下端コーナ部に含まれるｐ型の不純物濃度を、上記の各実施例の場合と同様に、従来例よりも低減することが可能となる。それにより、従来例よりも、コレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。
【００８０】
また、ｐ型拡散層１６ａの平面幅Ｗ１を、図１７に示されるように小さくすることによって、ｎ型拡散層５をｐ型拡散層１６ａと接触することなく形成することが可能となる。それにより、ｐｎｐバイポーラトランジスタのベース／コレクタ間の耐圧をも向上させることが可能となる。
【００８１】
さらに、本実施例の場合も、上記の第３の実施例の場合と同様に、ｐ型拡散層１６ａとｐ型埋込拡散層３ａとの位置合せが容易となり、また、ｐｎｐバイポーラトランジスタのコレクタ領域とｎ型埋込拡散層２ａとの間の耐圧をｐ型埋込拡散層３ａのｐ型の不純物濃度によってコントロールすることも可能となる。なお、製造方法に関しては、図９に示される開口部７ａの開口幅が開口部７ｂの開口幅よりも大きくなるように調整すること以外は上記の第１の実施例の場合と同様である。
【００８２】
（第５実施例）
次に、図１９〜図３２を用いて、この発明の第５の実施例について説明する。図１９〜図２２は、この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造工程の第１工程〜第４工程を示す断面図である。
【００８３】
まず図１９を参照して、ｐ型シリコン基板１の主表面上に、５０００Å〜１００００Å程度の厚みのシリコン酸化膜１４ａを形成する。そして、写真製版技術を用いて、このシリコン酸化膜１４ａを選択的にエッチングする。それにより、ｐ型シリコン基板１の主表面を選択的に露出させる。そして、この露出したｐ型シリコン基板１の主表面に、アンチモン（Ｓｂ）を注入する。次に、図２０に示されるように、再びシリコン酸化膜１４ａをマスクとして用いて、ｐ型シリコン基板１の主表面にリン（Ｐ）を注入する。このとき、好ましくは、アンチモン（Ｓｂ）の注入量をリン（Ｐ）の注入量よりも多くする。
【００８４】
その後、所定の熱処理を施すことによって、図２１に示されるように、ｎ型拡散層２，２ａ，２ｂをそれぞれ形成する。より詳しくは、相対的に低濃度のｎ型拡散層２，２ａ内に相対的に高濃度のｎ型拡散層２ｂがそれぞれ形成されることになる。このような２層構造のｎ型の拡散層が形成されるのは、アンチモン（Ｓｂ）とリン（Ｐ）の拡散係数が異なるためである。したがって、同一の熱処理を施した場合、リンの方がアンチモンよりも拡散係数が大きいため、ｐ型シリコン基板１の深い部分にまで拡散することとなる。その結果、相対的にｎ型不純物濃度の高いｎ型拡散層２ｂを取り囲むように、相対的にｎ型の不純物濃度低いｎ型拡散層２，２ａが形成されることになる。
【００８５】
次に、上記の第１の実施例の場合と同様の方法で、ｐ型シリコン基板１の主表面上に、ｎ型拡散層２ａ内に形成されたｎ型拡散層２ｂの表面を露出させるようにパターニングされた１０００Å〜２０００Åの厚みのシリコン酸化膜（図示せず）を形成する。そして、このシリコン酸化膜をマスクとして用いて、ｐ型シリコン基板１の主表面にボロン（Ｂ）などのｐ型の不純物を注入する。そして、熱処理を施すことによって、ｎ型拡散層２ａの表面にｐ型の拡散層（図示せず）を形成する。その後、シリコン酸化膜を除去する。
【００８６】
そして、上記の第１の実施例の場合と同様の方法で、ｐ型シリコン基板１の主表面上に、３．０μｍ以下の厚みのｎ型エピタキシャル層４を形成する。それにより、図２２に示されるように、ｎ型埋込拡散層２，２ａと、ｐ型埋込拡散層３ａとが形成されることになる。
【００８７】
このとき、ｐ型埋込拡散層３ａの底部領域３ｂは、ｎ型埋込拡散層２ａの表面に形成されたｎ型拡散層２ｂを打消して形成される。そのため、底部領域３ｂに含まれるｐ型の不純物濃度は、ｐ型埋込拡散層３ａ内の他の領域と比べて相対的に低いものとなる。それにより、空乏層をｎ型埋込拡散層２ａとｐ型埋込拡散層３ａとの両方に拡げることが可能となる。それにより、ｐｎｐバイポーラトランジスタのコレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。
【００８８】
それ以降は、上記の第１〜第４のいずれかの実施例と同様の工程を経て、本実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置が形成されることになる。それにより、上記の第１〜第４の実施例の場合よりもさらにｐｎｐバイポーラトランジスタのコレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。
【００８９】
次に、図２３〜図２７を用いて、上記の本実施例における半導体装置の製造方法の第１の変形例について説明する。図２３〜図２７は、この第１の変形例における半導体装置の製造工程の第１工程〜第５工程を示す断面図である。
【００９０】
まず図２３を参照して、ｐ型シリコン基板１の主表面上に、シリコン酸化膜１４ａ，シリコン窒化膜２０およびレジスト２１を順次形成する。そして、写真製版技術を用いて、レジスト２１を所定形状にパターニングする。そして、このレジスト２１をマスクとして用いて熱リン酸によってシリコン窒化膜２０のみをエッチングする。その後、ウエットエッチングによってシリコン酸化膜１４ａをエッチングする。その後、レジスト２１を除去する。それにより、図２４に示されるように、シリコン酸化膜１４ａの端部は、シリコン窒化膜２０の端部よりも後退する。
【００９１】
次に、図２５を参照して、シリコン窒化膜２０をマスクとして用いて、ｐ型シリコン基板１の主表面にアンチモン（Ｓｂ）を注入する。その後、シリコン窒化膜２０を熱リン酸を用いて除去する。
【００９２】
次に、図２６を参照して、シリコン酸化膜１４ａをマスクとして用いて、リン（Ｐ）をｐ型シリコン基板１の主表面に注入する。この場合も、好ましくは、アンチモン（Ｓｂ）の注入量をリン（Ｐ）の注入量よりも多くする。その後、上記の第５の実施例の場合と同様の熱処理を施すことによって、図２７に示されるように、相対的に低濃度のｎ型拡散層２，２ａ内に、相対的に高濃度のｎ型拡散層２ｂをそれぞれ形成する。このとき、本変形例によれば、リン（Ｐ）を注入する際のマスクとなるシリコン酸化膜１４ａの端部が、アンチモン（Ｓｂ）を注入する際のマスクとなるシリコン窒化膜２０の端部よりも後退しているので、リンによるｎ型拡散層２，２ａ内に確実にアンチモンによるｎ型の拡散層２ｂを形成することが可能となる。
【００９３】
それ以降は、上記の第５の実施例と同様の工程を経て本変形例における半導体装置が形成されることになる。
【００９４】
次に、図２８〜図３２を用いて、上記の第５の実施例の製造方法の第２の変形例について説明する。図２８〜図３２は、この第２の変形例における半導体装置の製造工程の第１工程〜第５工程を示す断面図である。
【００９５】
まず図２８を参照して、ｐ型シリコン基板１の主表面上に、シリコン酸化膜１４ａとシリコン窒化膜２０とを順次形成する。次に、写真製版技術を用いて、シリコン窒化膜２０とシリコン酸化膜１４ａとを選択的にエッチングする。それにより、ｐ型シリコン基板１の主表面を選択的に露出させる。そして、このシリコン窒化膜２０とシリコン酸化膜１４ａとの積層構造をマスクとして用いて、図２９に示されるように、リン（Ｐ）をｐ型シリコン基板１の主表面に注入する。
【００９６】
次に、ＣＶＤ法などを用いて、ｐ型シリコン基板１の主表面上およびシリコン窒化膜２０をを覆うようにシリコン酸化膜を堆積する。そして、このシリコン酸化膜に、シリコン窒化膜２０に対して選択比の高いガスを用いて、異方性エッチング処理を施す。それにより、図３０に示されるように、サイドウォール絶縁膜２２を形成する。
【００９７】
次に、図３１を参照して、シリコン窒化膜２０およびサイドウォール絶縁膜２２をマスクとして用いて、ｐ型シリコン基板１の主表面に、アンチモン（Ｓｂ）を注入する。
【００９８】
その後、熱処理を施すことによって、図３２に示されるように、ｎ型拡散層２，２ａ，２ｂをそれぞれ形成する。本変形例によれば、上記の第１の変形例の場合のようにウエットエッチングを用いる必要はなくなる。それにより、ｎ型埋込拡散層２ａの平面幅Ｗ３およびｎ型拡散層２ｂの平面幅Ｗ４のばらつきを、上記の第１の変形例の場合よりも小さく抑えることが可能となる。それにより、デバイスの縮小化が可能となる。
【００９９】
それ以降は、上記の第５の実施例の場合と同様の工程を経て本変形例における半導体装置が形成されることになる。
【０１００】
（第６実施例）
次に、図３３〜図３６を用いて、この発明の第６の実施例について説明する。図３３は、この発明の第６の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置を示す断面図である。
【０１０１】
まず図３３を用いて、本実施例における半導体装置の構造について説明する。図３３を参照して、本実施例においては、ｐ型埋込拡散層３ａの上面のｐ型シリコン基板１とｎ型エピタキシャル層４との界面からの高さＨが、ｎ型エピタキシャル層４の厚みｔの２／３以上となっている。それにより、ｐ型拡散層１６ａとｐ型拡散層８とを同一工程で形成することが可能となる。その結果、ｐ型拡散層８の拡散深さＤ１と、ｐ型拡散層１６ａの拡散深さＤ２とは等しくなる。それ以外の構造に関しては、図１に示される第１の実施例における半導体装置とほぼ同様である。
【０１０２】
上記のように、ｐ型埋込拡散層３ａの上面の高さを高くすることによって、ｐ型埋込拡散層３ａが拡がる。そのため、ｐｎｐバイポーラトランジスタ１８のコレクタ抵抗を低減することが可能となる。また、それにより、ｐ型埋込拡散層３ａの濃度も低くなる。それにより、ｐｎｐバイポーラトランジスタ１８のコレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。さらに、ｐ型埋込拡散層３ａをこのように浮上がらせることによって、縦型ｐｎｐバイポーラトランジスタの実効ベース幅（ｎ型拡散層５の拡散深さ）を小さくすることが可能となる。それにより、ｐｎｐバイポーラトランジスタの電流増幅率を高めることが可能となる。
【０１０３】
次に、図３４〜図３６を用いて、本実施例における半導体装置の製造方法について説明する。図３４〜図３６は、本実施例における半導体装置の製造工程の第１工程〜第３工程を示す断面図である。
【０１０４】
まず図３４を参照して、上記の第１の実施例の場合と同様の工程を経て、ｎ型エピタキシャル層４までを形成する。このとき、ｐ型埋込拡散層３ａの形成のためのボロン（Ｂ）の注入量を４．０×１０１４〜７．０×１０１４／ｃｍ２  程度とする。
【０１０５】
次に、図３５を参照して、上記の第１の実施例と同様の方法で、ｎ型拡散層５および分離酸化膜７を形成する。そして、上記の第１の実施例の場合と同様の方法で、ｎ型エピタキシャル層４の表面を選択的に露出させる。そして、露出したｎ型エピタキシャル層４の表面に、ボロン（Ｂ）を堆積する。そして、１１００℃以上の高い温度での熱処理を行なう。それにより、ｐ型シリコン基板１に達するようにｐ型拡散層１６を形成するとともに、ｐ型埋込拡散層３ａの上面のｐ型シリコン基板１とｎ型エピタキシャル層４との界面からの高さＨをｎ型エピタキシャル層４の厚みｔの２／３以上とする。
【０１０６】
次に、図３６を参照して、分離酸化膜７上に、所定形状にパターニングされたレジストパターン２１ａを形成する。このレジストパターン２１ａをマスクとして用いて、ｎ型エピタキシャル層４の表面にボロン（Ｂ）を注入する。それにより、ｎｐｎバイポーラトランジスタのベース領域として機能するｐ型拡散層８と、ｐｎｐバイポーラトランジスタのコレクタ領域の一部として機能するｐ型拡散層１６ａとを同時に形成する。その後、レジストパターン２１ａを除去する。
【０１０７】
上記のように、ｐ型拡散層８とｐ型拡散層１６ａとを同時に形成することによって、ｐ型拡散層１６ａの拡散深さは比較的小さいものとなる。それにより、ｐ型拡散層１６ａの底面はほぼｐ型埋込拡散層１６ａの底面までは到達しない。その結果、ｐ型埋込拡散層３ａの底部の濃度を低く抑えることが可能となる。また、ｐ型拡散層１６を高温で形成することによって、ｐ型拡散層１６とｐ型シリコン基板１との接触抵抗も低減することが可能となる。それにより、素子間のリークの発生を効果的に低減することも可能となる。
【０１０８】
それ以降は、上記の第１の実施例と同様の工程を経て、図３３に示される半導体装置が形成されることになる。
【０１０９】
【発明の効果】
以上説明したように、この発明によれば、コレクタ領域の外周下端コーナ部の濃度を低減することが可能となる。それにより、コレクタ領域とその周囲の領域との間の耐圧を向上させることが可能となる。また、この発明によれば、隣合う位置に異なる導電型式のバイポーラトランジスタが形成された場合に、それぞれのバイポーラトランジスタに含まれる埋込拡散層を同一工程で形成することが可能となる。また、それぞれのバイポーラトランジスタを絶縁分離するための素子分離領域を、半導体層の表面から半導体基板の主表面に達するように形成し、これと同一工程で一方のバイポーラトランジスタのコレクタ領域の一部を形成することが可能となる。それにより、製造コストを低減することも可能となる。
【０１１０】
以上のことより、この発明によれば、製造コストを低減し、かつ信頼性の向上したバイポーラトランジスタを有する半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置を示す断面図である。
【図２】図１に示される半導体装置の平面図である。
【図３】図１に示される半導体装置の製造工程の第１工程を示す断面図である。
【図４】図１に示される半導体装置の製造工程の第２工程を示す断面図である。
【図５】図１に示される半導体装置の製造工程の第３工程を示す断面図である。
【図６】図１に示される半導体装置の製造工程の第４工程を示す断面図である。
【図７】図１に示される半導体装置の製造工程の第５工程を示す断面図である。
【図８】図１に示される半導体装置の製造工程の第６工程を示す断面図である。
【図９】素子分離用のｐ型拡散層と縦型ｐｎｐバイポーラトランジスタのコレクタ領域の一部となるｐ型拡散層とを形成するためのマスクパターンを示す平面図である。
【図１０】図１に示される半導体装置の製造工程の第７工程を示す断面図である。
【図１１】図１に示される半導体装置の製造工程の第８工程を示す断面図である。
【図１２】図１に示される半導体装置の製造工程の第９工程を示す断面図である。
【図１３】この発明の第２の実施例における縦型ｐｎｐトランジスタを有する半導体装置を示す平面図である。
【図１４】図１３に示される素子分離用のｐ型拡散層と縦型ｐｎｐバイポーラトランジスタのコレクタ領域の一部となるｐ型拡散層とを形成するためのマスクパターンを示す平面図である。
【図１５】この発明の第３の実施例における縦型ｐｎｐバイポーラトランジスタを示す断面図である。
【図１６】図１５に示される半導体装置の平面図である。
【図１７】この発明の第４の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の断面図である。
【図１８】図１７に示される半導体装置の平面図である。
【図１９】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造工程の第１工程を示す断面図である。
【図２０】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造工程の第２工程を示す断面図である。
【図２１】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造工程の第３工程を示す断面図である。
【図２２】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造工程の第４工程を示す断面図である。
【図２３】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第１の変形例の第１工程を示す断面図である。
【図２４】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第１の変形例の第２工程を示す断面図である。
【図２５】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第１の変形例の第３工程を示す断面図である。
【図２６】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第１の変形例の第４工程を示す断面図である。
【図２７】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第１の変形例の第５工程を示す断面図である。
【図２８】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第２の変形例の第１工程を示す断面図である。
【図２９】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第２の変形例の第２工程を示す断面図である。
【図３０】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第２の変形例の第３工程を示す断面図である。
【図３１】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第２の変形例の第４工程を示す断面図である。
【図３２】この発明の第５の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置の製造方法の第２の変形例の第５工程を示す断面図である。
【図３３】この発明の第６の実施例における縦型ｐｎｐバイポーラトランジスタを有する半導体装置を示す断面図である。
【図３４】図３３に示される半導体装置の製造工程の特徴的な第１工程を示す断面図である。
【図３５】図３３に示される半導体装置の製造工程の特徴的な第２工程を示す断面図である。
【図３６】図３３に示される半導体装置の製造工程の特徴的な第３工程を示す断面図である。
【図３７】従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置の断面図である。
【図３８】図３７に示される従来の半導体装置の製造工程の第１工程を示す断面図である。
【図３９】図３７に示される従来の半導体装置の製造工程の第２工程を示す断面図である。
【図４０】図３７に示される従来の半導体装置の製造工程の第３工程を示す断面図である。
【図４１】図３７に示される従来の半導体装置の製造工程の第４工程を示す断面図である。
【図４２】図３７に示される従来の半導体装置の製造工程の第５工程を示す断面図である。
【図４３】図３７に示される従来の半導体装置の製造工程の第６工程を示す断面図である。
【図４４】図３７に示される従来の縦型ｐｎｐバイポーラトランジスタを有する半導体装置の改良例の問題点を示す断面図である。
【符号の説明】
１  ｐ型シリコン基板、２，２ａ  ｎ型埋込拡散層、３，６，８，８ａ，８ｂ，１１ａ，１１ｂ，１１ｃ，１６，１６ａ  ｐ型拡散層、３ａ  ｐ型埋込拡散層、３ｂ  底部領域、４  ｎ型エピタキシャル層、５，９ａ，９ｂ，９ｃ，９ｄ  ｎ型拡散層１０ａ，１０ｂ，１０ｃ，１０ｄ  多結晶シリコン層、１２  層間絶縁層、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ  コンタクトホール、１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ  配線層、１４ａ，１４ｂ，２２  シリコン酸化膜、１５  空乏層、１７  コーナ部、１８ｐｎｐバイポーラトランジスタ、１９  ｎｐｎバイポーラトランジスタ、１６ｂ  低濃度領域、２０  シリコン窒化膜、２１，２１ａ  レジストパターン、２２  サイドウォール絶縁膜、２３  外周下端コーナ部、２４  側端部領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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