(57)【特許請求の範囲】
【請求項１】
直列接続された複数段の増幅用インバータを用いて入力信号を増幅する増幅部と、前記入力信号を所定増幅率まで増幅してなる検出信号を用いてこの入力信号のパワー検出を行うパワー検出回路とを備えるパワー検出回路付リミティングアンプであって、
前記パワー検出回路が、
前記所定増幅率よりも低い増幅率まで増幅された前記入力信号をいずれかの前記増幅用インバータの出力端子から入力して、さらに増幅することにより、前記検出信号を生成する検出用インバータと、
アノードが前記検出用インバータの出力端子のみに接続された検出用ダイオードと、
一端が前記ダイオードのカソードに接続され且つ他端が電源ラインに接続された検出用抵抗素子と、
一端が前記ダイオードのカソードに接続され且つ他端が電源ラインに接続された検出用コンデンサと、
を備えることを特徴とする、パワー検出回路付リミティングアンプ。
【請求項２】
前記検出用インバータの論理閾値が、この検出用インバータに出力電位を供給する前記増幅用インバータの論理閾値よりも低いことを特徴とする請求項１に記載のパワー検出回路付リミティングアンプ
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば光通信システムの中継装置等に使用されるリミティングアンプに関し、より詳細には、入力信号のパワーを検出するパワー検出回路を付加したリミティングアンプに関する。
【０００２】
【従来の技術】
リミティングアンプは、光通信システムの中継器等に使用される。リミティングアンプは、非常に感度が高いので、環境温度の変化によるサーマル雑音まで拾ってしまう可能性がある。このため、入力信号のレベル（パワー）を測定して、所定レベル以下の信号が出力されないように制御することが望ましい。
【０００３】
図５は、従来のリミティングアンプの一構成例を示す回路図である。
【０００４】
このリミティングアンプにおいて、入力端子５１０とグランドラインとの間には抵抗素子５４０、参照電位端子５３０およびコンデンサ５５０が接続されている。これにより、参照電位端子５３０から印加された直流電圧が、入力信号にバイアスされる。この入力信号は、増幅用のインバータＩＮＶ1 〜ＩＮＶn+1 を通過して、出力端子５２０から出力される。これにより、所定の振幅を有する出力信号が得られる。
【０００５】
図６は、従来のパワー検出回路の一構成例を示す回路図である。
【０００６】
このパワー検出回路において、ダイオード６２０および抵抗素子６３０からなる回路は、入力端子６１０に供給される信号から正電位の波形のみを取り出す。コンデンサ６４０は、ダイオード６２０に電流が流れているときは電荷を蓄積し、流れていないときは蓄積電荷を放出する。これにより、入力端子６１０から供給される信号の振幅に応じた大きさの直流電圧が、出力端子６５０から出力される。
【０００７】
【発明が解決しようとする課題】
本願発明者は、図５のリミティングアンプと図６のパワー検出回路とを一体化させることにより、パワー検出回路付リミティングアンプを作製しようと試みた。図７は、かかるリミティングアンプの構成を示す回路図である。図７のリミティングアンプでは、ｎ−１段目のインバータＩＮＶn-1 の出力を、パワー検出回路に取り込んでいる。
【０００８】
しかしながら、インバータＩＮＶ1 〜ＩＮＶn+1 を、ＧａＡｓ製ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor) によるＤＣＦＬ(Direct Coupled FET Logic)構造とした場合、図７のような回路では、高精度のパワー検出を行うことができなかった。
【０００９】
図８は、図７に示したリミティングアンプのパワー検出特性を示すグラフであり、横軸は入力端子５１０から入力される信号の振幅、縦軸は出力端子６５０の出力電圧である。図８から解るように、図７の回路では、入力振幅がある程度大きくなると出力電圧が飽和してしまい、高精度のパワー検出が行えない。
【００１０】
ＧａＡｓ製ＭＥＳＦＥＴによるＤＣＦＬ構造のインバータを用いた場合にパワー検出精度が悪化するのは、以下のような理由によるものであると考えられる。
【００１１】
図７の回路では、ｎ−１段目のインバータＩＮＶn-1 の出力を、そのままパワー検出回路に取り込んでいる。ＧａＡｓ製ＭＥＳＦＥＴによるＤＣＦＬ構造のインバータを使用する場合、ｎ−１段目のインバータＩＮＶn-1 の出力の一部は、ｎ段目のインバータＩＮＶn のショットキィー電流となる。すなわち、インバータＩＮＶn-1 の出力電位が高くなると、インバータＩＮＶn のゲートからグランドラインにショットキィー電流が流れる。かかるショットキィー電流は、インバータＩＮＶn-1 の出力電位が高くなるほど、顕著となる。このため、パワー検出回路の入力電位のハイレベルが所定電位に固定されてしまい、したがって、振幅が高い領域でのパワー検出ができなくなってしまう。
【００１２】
このような理由から、入力信号の振幅が高い場合でも高精度のパワー検出を行うことができるパワー検出回路付リミティングアンプが望まれていた。
【００１３】
【課題を解決するための手段】
この発明に係るパワー検出回路付リミティングアンプは、直列接続された複数段の増幅用インバータを用いて入力信号を増幅する増幅部と、入力信号を所定増幅率まで増幅してなる検出信号を用いてこの入力信号のパワー検出を行うパワー検出回路とを備えるパワー検出回路付リミティングアンプに関する。
そして、パワー検出回路が、前記所定増幅率よりも低い増幅率まで増幅された前記入力信号をいずれかの増幅用インバータから入力してさらに増幅することにより前記検出信号を生成する検出用インバータと、アノードが検出用インバータの出力端子のみに接続された検出用ダイオードと、一端がダイオードのカソードに接続され且つ他端が電源ラインに接続された検出用抵抗素子と、一端がダイオードのカソードに接続され且つ他端が電源ラインに接続された検出用コンデンサとを備える。
【００１４】
本願発明では、複数段のインバータを用いて入力信号を所定増幅率まで順次増幅することにより、検出信号を生成する。そして、この増幅に際して、本願発明では、途中までの増幅を増幅用インバータで行い、且つ、残りの増幅を検出用インバータで行う。
このように、本願発明では、複数段のインバータを用いた増幅によって検出信号を生成するに当たり、途中までの増幅を増幅部で行うこととしたので、その分だけ検出用インバータの増幅率が小さくてもよいことになり、したがって、回路規模の増大を抑えることができる。ここで、検出用インバータに接続される増幅用インバータは、所定増幅率等の設計値に応じて、適宜決定される。
その一方で、本願発明では、残りの増幅を検出用インバータで行うので、検出用ダイオードのアノードは、検出用インバータの出力端子のみに接続すればよく、増幅信号が取り出された増幅用インバータの次段素子の入力端子に接続する必要はない。このため、本願発明では、次段素子の影響で検出用ダイオードへの供給電流が変動することがない。このような理由から、本願発明によれば、入力信号の振幅が高い領域でもパワー検出回路の検出結果が飽和しないパワー検出回路付リミティングアンプ、すなわち、入力信号の振幅が高い領域であっても入力信号の振幅電圧を一義的に特定できるような検出結果が得られるパワー検出回路付リミティングアンプを提供することができる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１６】
第１の実施の形態
この発明の第１の実施の形態に係るパワー検出回路付リミティングアンプについて、図１〜図３を用いて説明する。
【００１７】
図１は、この実施の形態に係るパワー検出回路付リミティングアンプの構成を示す回路図である。
【００１８】
図１に示したように、このパワー検出回路付リミティングアンプ１００は、信号入力端子１１０と、信号出力端子１２０と、参照電位端子１３０と、パワー出力端子１４０と、抵抗素子１５０と、コンデンサ１６０と、増幅用インバータＩＮＶ1 〜ＩＮＶn+1 と、検出用インバータＩＮＶ0 と、検出用ダイオード１７０と、検出用抵抗素子１８０と、検出用コンデンサ１９０とを備えている。ここで、信号入力端子１１０、信号出力端子１２０、参照電位端子１３０、抵抗素子１５０、コンデンサ１６０および増幅用インバータＩＮＶ1 〜ＩＮＶn+1 は、増幅部を構成する。また、パワー出力端子１４０、検出用インバータＩＮＶ0 、検出用ダイオード１７０、検出用抵抗素子１８０および検出用コンデンサ１９０は、パワー検出回路を構成する。
【００１９】
増幅用インバータＩＮＶ1 〜ＩＮＶn+1 は、信号入力端子１１０と信号出力端子１２０との間に直列接続されている。この実施の形態では、増幅用インバータＩＮＶ1 〜ＩＮＶn+1 として、ＧａＡｓ製ＭＥＳＦＥＴによるＤＣＦＬ構造のインバータを採用する。
【００２０】
図２は、インバータＩＮＶ1 の構造を示す回路図である。なお、他のインバータＩＮＶ2 〜ＩＮＶn+1 の内部構造も、同様である。
【００２１】
図２に示したように、インバータＩＮＶ1 は、デプレッション型ＦＥＴ２１１とエンハンスメント型ＦＥＴ２１２とを備えている。デプレッション型ＦＥＴ２１１のソースは、電源ラインＶddに接続されている。また、デプレッション型ＦＥＴ２１１のゲートおよびドレインは、ノードＮ1 で、エンハンスメント型ＦＥＴ２１２のドレインに接続されている。このノードＮ1 が、インバータＩＮＶ1 の出力となる。エンハンスメント型ＦＥＴ２１２のソースは、グランドラインに接続されている。そして、エンハンスメント型ＦＥＴ２１２のゲートは、インバータＩＮＶ1 の入力となる。デプレッション型ＦＥＴ２１１は、常時オンしており、定電流源として動作する。したがって、エンハンスメント型ＦＥＴ２１２がオンしているとき出力電圧はローレベルとなり、エンハンスメント型ＦＥＴ２１２がオフしているとき出力電圧はハイレベルとなる。
【００２２】
抵抗素子１５０は、一端が増幅用インバータＩＮＶ1 の入力に接続され且つ他端が参照電位端子１３０に接続される。また、コンデンサ１６０は、一端が参照電位端子１３０に接続され且つ他端がグランドラインに接続される。これにより、参照電位端子１３０から入力された直流電圧を、増幅用インバータＩＮＶ1 の入力にバイアスすることができる。
【００２３】
検出用インバータＩＮＶ0 の入力は、ｎ−１段目の増幅用インバータＩＮＶn-1 の出力に接続されている。この実施の形態では、検出用インバータＩＮＶ0 として、ＧａＡｓ製ＭＥＳＦＥＴによるＤＣＦＬ構造のインバータを採用する。インバータＩＮＶ0 の内部構造は、増幅用インバータＩＮＶ1 〜ＩＮＶn+1 と同じである（図２参照）。
【００２４】
検出用ダイオード１７０は、アノードで、検出用インバータＩＮＶ0 の出力に接続されている。この実施の形態では、ダイオード１７０として、デプレッション型のＧａＡｓ製ＭＥＳＦＥＴを使用した。ＭＥＳＦＥＴのソースとドレインとを接続することにより、ダイオードとして使用することができる。このとき、ゲートはアノードとなり、ソースおよびドレインはカソードとなる。
【００２５】
検出用抵抗素子１８０は、ダイオード１７０のカソードに一端が接続され、且つ、他端がグランドラインに接続されている。
【００２６】
検出用コンデンサ１９０は、ダイオード１７０のカソードに一端が接続され、且つ、他端がグランドラインに接続されている。
【００２７】
次に、図１に示したリミティングアンプ１００の動作を説明する。
【００２８】
上述のように、入力端子１１０から入力された交流信号は、参照電位端子１３０から入力された直流電圧でバイアスされて、初段の増幅用インバータＩＮＶ1 に供給される。この信号は、増幅用インバータＩＮＶ1 〜ＩＮＶn+1 で所定の振幅まで増幅されて、出力端子１２０から出力される。
【００２９】
検出用インバータＩＮＶ0 は、ｎ−１段目の増幅用インバータＩＮＶn-1 の出力信号を取り込む。そして、この信号を増幅して、ダイオード１７０のアノードに供給する。すなわち、検出用インバータＩＮＶ0 の出力は、ダイオード接続のＭＥＳＦＥＴに接続されており、ＤＣＦＬ構造のインバータには接続されていない。したがって、検出用インバータＩＮＶ0 の出力電圧が次段素子のショットキィー電流によって低下することはない。このため、この検出用インバータＩＮＶ0 は、十分な増幅率を確保することができる。
【００３０】
ダイオード１７０および抵抗素子１８０からなる回路は、検出用インバータＩＮＶ0 の出力信号から正方向の波形のみを取り出す。コンデンサ１９０は、ダイオード１７０に電流が流れるときは電荷を蓄積し、流れないときは蓄積電荷を放出する。これにより、検出用インバータＩＮＶ0 から供給される信号の振幅に応じた大きさの直流電圧が、パワー出力端子１４０から出力される。
【００３１】
図３は、図１に示したリミティングアンプのパワー検出特性を示すグラフであり、横軸は入力端子１１０から入力される信号の振幅、縦軸はパワー出力端子１４０の出力電圧である。図３から解るように、図１の回路では、入力振幅が大きい場合でも、入力振幅に依存した大きさの出力電圧を得ることができる。
【００３２】
このように、この実施の形態に係るパワー検出回路付リミティングアンプは、入力信号の振幅が高い場合でも、高精度のパワー検出を行うことができる。
【００３３】
第２の実施の形態
次に、この発明の第２の実施の形態に係るパワー検出回路付リミティングアンプについて、図４を用いて説明する。
【００３４】
図４は、この実施の形態に係る電流電圧変換回路４００の要部構成を示す回路図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１の回路と同じものを示している。
【００３５】
この実施の形態に係るパワー検出回路付リミティングアンプは、検出用インバータＩＮＶ0 の論理閾値をｎ−１段目の増幅用インバータＩＮＶn-1 の論理閾値よりも低くした点で、第１の実施の形態に係るパワー検出回路付リミティングアンプ１００と異なる。
【００３６】
図４に示されたように、ｎ−１段目の増幅用インバータＩＮＶn-1 は、デプレッション型ＦＥＴ４１１とエンハンスメント型ＦＥＴ４１２とを備えている。また、検出用インバータＩＮＶ0 は、デプレッション型ＦＥＴ４２１とエンハンスメント型ＦＥＴ４２２とを備えている。ＦＥＴ４１１，４１２の接続関係およびＦＥＴ４２１，４２２の接続関係は、第１の実施の形態のインバータ（図２参照）と同じである。
【００３７】
上述のように、検出用インバータＩＮＶ0 は、ｎ−１段目の増幅用インバータＩＮＶn-1 、よりも論理閾値が低くなるように構成されている。例えば、デプレッション型ＦＥＴ４２１のゲート幅Ｗ421 とエンハンスメント型ＦＥＴ４２２のゲート幅Ｗ422 との比Ｗ421 ／Ｗ422 を、デプレッション型ＦＥＴ４１１のゲート幅Ｗ411 とエンハンスメント型ＦＥＴ４１２のゲート幅Ｗ412 との比Ｗ411 ／Ｗ412 よりも小さくすれば、インバータＩＮＶ0 の論理閾値がインバータＩＮＶn-1 の論理閾値よりも小さくなる。一例として、Ｗ421 ＝４μｍ且つＷ422 ＝１２μｍとすれば検出用インバータＩＮＶ0 の論理閾値は０．４５Ｖとなり、また、Ｗ411 ＝２４μｍ且つＷ412 ＝４８μｍとすれば増幅用インバータＩＮＶn-1 の論理閾値は０．５１Ｖとなる。
【００３８】
これらのインバータＩＮＶ0 ，ＩＮＶn-1 の論理閾値の差は、ＤＣＦＬ構造のインバータの論理閾値の製造誤差σ（通常２０ｍＶ程度）の３倍以上とすることが望ましい。これにより、製造誤差に拘わらず、検出用インバータＩＮＶ0 の論理閾値が増幅用インバータＩＮＶn-1 の論理閾値よりも確実に低くなるからである。
【００３９】
入力端子１１０から信号が入力されていないとき、パワー出力端子１４０の出力電圧は零ボルトであることが望ましい。このためには、検出用インバータＩＮＶ0 の入力を、奇数段目の増幅用インバータの出力に接続すればよい。しかしながら、これらのインバータＩＮＶ0 ，ＩＮＶn-1 の論理閾値が同じであると、増幅用インバータＩＮＶn-1 の出力がハイレベルであるにも拘わらずローレベルであると、検出用インバータＩＮＶ0 に判断されてしまうおそれがある。増幅用インバータＩＮＶn-1 の出力がローレベルであると判断された場合、検出用インバータＩＮＶ0 が増幅反転された信号を出力するので、パワー出力端子１４０の出力はハイレベルになる。これに対して、この実施の形態では、検出用インバータＩＮＶ0 の論理閾値が増幅用インバータＩＮＶn-1 の論理閾値よりも低いので、ハイレベルをローレベルと誤判断することが無く、したがって、入力端子１１０から信号が入力されていないときのパワー出力端子１４０の出力電圧を確実に零ボルトにすることができる。
【００４０】
このように、第２の実施の形態に係るパワー検出回路付リミティングアンプによれば、第１の実施の形態と同様の効果に加えて、動作の安定性を確保することができるという効果がある。
【００４１】
【発明の効果】
以上詳細に説明したように、この発明によれば、入力信号の振幅が高い場合でも高精度のパワー検出を行うパワー検出回路付リミティングアンプを提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るパワー検出回路付リミティングアンプの構成を示す回路図である。
【図２】図１で使用されるインバータの内部構成を示す回路図である。
【図３】図１に示されたパワー検出回路付リミティングアンプの動作特性を示すグラフである。
【図４】第２の実施の形態に係るパワー検出回路付リミティングアンプの要部構成を示す回路図である。
【図５】従来のリミティングアンプの構成を示す回路図である。
【図６】従来のパワー検出回路の構成を示す回路図である。
【図７】図５および図６の回路を組み合わせた例を示す回路図である。
【図８】図７の回路の動作特性を示すグラフである。
【符号の説明】
１１０  信号入力端子
１２０  信号出力端子
１３０  参照電位端子
１４０  パワー出力端子
１５０  抵抗素子
１６０  コンデンサ
１７０  検出用ダイオード
１８０  検出用抵抗素子
１９０  検出用コンデンサ
ＩＮＶ1 〜ＩＮＶn+1   増幅用インバータ
ＩＮＶ0   検出用インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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