(57)【特許請求の範囲】
【請求項１】
（ａ）  第１および第２の入力端子と、
（ｂ）  前記第１および第２の各入力端子に負入力が各々接続された第１および第２の演算増幅器と、
（ｃ）  前記第１および第２の演算増幅器の各出力にベースが各々接続された第１および第２のトランジスタと、
（ｄ）  前記第１および第２のトランジスタの各エミッタと接地端子との間に各々接続された第１および第２の定電流源と、
（ｅ）  前記第１および第２のトランジスタの各コレクタと電源端子との間に各々接続された第３および第４の定電流源と、
（ｆ）  前記第１と第２のトランジスタのコレクタ間に接続された第１の抵抗器と、
（ｇ）  第１および第２のトランジスタの各エミッタにエミッタが各々接続されるとともに、ベースが互いに共通接続された少なくとも１組のトランジスタ対とを備え、
前記第１および第２のトランジスタのコレクタが各々前記第１および第２の演算増幅器の正入力に接続され、
前記少なくとも１組のトランジスタ対の共通接続されたベースは所定の信号を入力する入力端子に接続され、
前記少なくとも１組のトランジスタ対のコレクタは各々少なくとも１組の出力端子を形成し、前記第１と第２の入力端子間に印可される入力電圧に応じて、前記少なくとも１組の出力端子から少なくとも１組の出力電流を出力することを特徴とする差動増幅回路。
【請求項２】
前記トランジスタは、全てＮＰＮトランジスタで構成される請求項１記載の差動増幅回路。
【請求項３】
前記トランジスタは、全てＮチャンネルＭＯＳトランジスタで構成される請求項１記載の差動増幅回路。
【請求項４】
（ａ）  第１および第２の入力端子と、
（ｂ）  前記第１および第２の各入力端子に負入力が各々接続された第１および第２の演算増幅器と、
（ｃ）  前記第１および第２の演算増幅器の各出力にベースが各々接続された第１および第２のトランジスタと、
（ｄ）  前記第１および第２のトランジスタの各エミッタと接地端子との間に各々接続された第１および第２の定電流源と、
（ｅ）  前記第１および第２のトランジスタの各コレクタと電源端子との間に各々接続された第３および第４の定電流源と、
（ｆ）  前記第１と第２のトランジスタのコレクタ間に接続された第１の抵抗器と、
（ｇ）  前記第１および第２のトランジスタの各エミッタにエミッタが各々接続されるとともに、ベースが互いに共通接続された第３のトランジスタと第４のトランジスタと、
（ｈ）  ベースが互いに共通接続された第５のトランジスタと、第６のトランジスタとを備え、
前記第１および第２のトランジスタのコレクタが各々前記第１および第２の演算増幅器の正入力に接続され、
前記第３のトランジスタと前記第４のトランジスタの共通接続されたベースは所定の信号を入力する入力端子に接続され、
前記第５のトランジスタと前記第６のトランジスタの共通接続されたベースは、前記第３、第４のトランジスタの共通接続されたベースとともに、１組の局部発振信号入力端子に各々接続され、前記第３、第４のトランジスタの各コレクタは、前記第６のトランジスタと前記第５のトランジスタのコレクタに各々接続されるとともに、第１および第２の負荷抵抗器を介して、電源端子に接続されたことを特徴とするミキサ回路。
【請求項５】
ベースが互いに共通接続された第７のトランジスタと、第８トランジスタと、ベースが互いに共通接続された第９のトランジスタと、第１０のトランジスタとを備え、前記第７および第８のトランジスタの共通接続されたベースと前記第９および第１０のトランジスタの共通接続されたベースは、各々１組の第２局部発振信号入力端子に接続され、前記第７および第８のトランジスタの各コレクタは、前記第１０および第９のトランジスタの各々のコレクタに接続されるとともに、前記第１および第２の負荷抵抗器を介して、電源端子に接続され、前記第７のトランジスタと前記第９のトランジスタのエミッタは互いに共通接続されるとともに、前記第５のトランジスタのコレクタに接続され、前記第８のトランジスタと前記第１０のトランジスタのエミッタは互いに共通接続されるとともに、前記第６のトランジスタのコレクタに接続され、
前記第７および第８のトランジスタのコレクタは出力端子に接続され、前記第１の入力端子と前記第２の入力端子の間に入力される入力電圧と１組の局部発振信号入力端子から入力される局部発振信号と１組の第２局部発振信号入力端子から入力される第２局部発振信号に応じて、前記出力端子からミキシングされた出力電圧を出力する請求項４記載のミキサ回路。
【請求項６】
前記トランジスタは、全てＮＰＮトランジスタで構成される請求項４または５記載のミキサ回路。
【請求項７】
前記トランジスタは、全てＮチャンネルＭＯＳトランジスタで構成される請求項４または５記載のミキサ回路。
【請求項８】
（ａ）  第１および第２の入力端子と、
（ｂ）  前記第１および第２の各入力端子に負入力が各々接続された第１および第２の演算増幅器と、
（ｃ）  前記第１および第２の演算増幅器の各出力にベースが各々接続された第１および第２のトランジスタと、
（ｄ）  前記第１および第２のトランジスタの各エミッタと接地端子との間に各々接続された第１および第２の定電流源と、
（ｅ）  前記第１および第２のトランジスタの各コレクタと電源端子との間に各々接続された第３および第４の定電流源と、
（ｆ）  前記第１と第２のトランジスタのコレクタ間に接続された第１の抵抗器と、
（ｇ）  前記第１および第２のトランジスタの各エミッタにエミッタが各々接続されるとともに、ベースが互いに共通接続された第３のトランジスタと第４のトランジスタと、
（ｈ）  ベースが互いに共通接続された第５のトランジスタと、第６のトランジスタとを備え、
前記第１および第２のトランジスタのコレクタが各々前記第１および第２の演算増幅器の正入力に接続され、
前記第３のトランジスタと前記第４のトランジスタの共通接続されたベースは所定の信号を入力する入力端子に接続され、
前記第５のトランジスタと前記第６のトランジスタの共通接続されたベースは、前記第３、第４のトランジスタの共通接続されたベースとともに、１組の利得制御信号入力端子に接続され、
前記第５のトランジスタのコレクタに前記第１の負荷抵抗器を介して前記電源端子に接続されるとともに、第１の出力端子に接続され、前記第６のトランジスタのコレクタに前記第２の負荷抵抗器を介して前記電源端子に接続されるとともに、第２の出力端子に接続され、さらに、前記第３、第４のトランジスタの各コレクタは、前記電源端子に各々接続され、前記第１の入力端子と前記第２の入力端子の間に入力される入力電圧を、前記１組の利得制御信号入力端子に入力される利得制御信号に応じて、増幅し、前記出力端子から利得制御された出力電圧を出力することを特徴とする可変利得増幅回路。
【請求項９】
前記トランジスタは、全てＮＰＮトランジスタで構成される請求項８記載の可変利得増幅回路。
【請求項１０】
前記トランジスタは、全てＮチャンネルＭＯＳトランジスタで構成される請求項８記載の可変利得増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路、ミキサ回路および可変利得増幅回路に関し、特に、低電圧動作時でも低歪な差動増幅回路、ミキサ回路および可変利得増幅回路に関する。
【０００２】
【従来の技術】
携帯電話の無線システムにおいては、バッテリー駆動時の長い通話時間を確保するために、低消費電力化に有効な低電圧化の要求が強い。一方、増幅回路、ミキサ回路、可変利得増幅回路に対しては、隣接するチャンネルへの干渉や妨害波の入力によるビット誤り率の悪化を抑えるために低歪特性が要求されている。
【０００３】
しかし、低電圧化は入出力のダイナミックレンジを狭めることとなり、低歪化の要求とは相反する関係にある。このため、これら２つの要求を同時に満たすことは非常に困難である。
【０００４】
これらの要求に対し、非線型性を改善した差動増幅回路は、M.Koyamaほかの論文"A 2.5-V Active Low-Pass Filter Using All-n-p-n Gilbert Cells with a 1-Vp-p Linear Input Range"(IEEE J. Solid-State Circuits, Vol, SC-28, No. 12,pp1246-1253, Dec. 1993)に挙げられている。さらに、これを低電圧での動作を可能とした差動増幅回路が、例えば、特開平８−２５０９４１号公報に開示されている。
【０００５】
以下、これら従来の回路について説明する。まず、第１の従来の差動増幅回路を説明する。
【０００６】
図９は、論文"A 2.5-V Active Low-Pass Filter Using All-n-p-n Gilbert Cells with a 1-Vp-p Linear Input Range"に記載されている第１の従来の差動増幅回路を示す。
【０００７】
図９を参照すると、この第１の従来差動増幅回路は、二個の入力端子５１、５２と、入力端子５１、５２に正入力が各々接続された二個の演算増幅器５３、５４と、演算増幅器５３、５４の各出力にベースが各々接続されたＮＰＮトランジスタ７１、７２と、トランジスタ７１、７２の各エミッタと接地端子５８との間に各々接続された定電流源９１、９２と、トランジスタ７１と７２のエミッタ間に接続された帰還抵抗器８１と、トランジスタ７１、７２の各コレクタと電源端子５７との間に各々接続される負荷抵抗器８２、８３とを備えており、トランジスタ７１、７２の各エミッタが各々演算増幅器５３、５４の各負入力に接続され、トランジスタ７１、７２の各コレクタは各々出力端子６１、６２に接続されている。
【０００８】
以上の構成を持つ第１の従来の差動増幅回路は、次のように動作する。
【０００９】
すなわち、第１の従来の差動増幅回路は、一対の入力端子５１と５２の間に入力される入力電圧Ｖｉｎは、演算増幅器５３とトランジスタ７１、演算増幅器５４とトランジスタ７２により構成される一対のボルテージフォロアにより、入力電圧Ｖｉｎが直接帰還抵抗器８１の両端に印可されることになる。ここで、帰還抵抗器８１は線型素子であり、両端に印可される電圧に応じて線型な電流が流れることになる。
【００１０】
図９の回路では、帰還抵抗器８１の抵抗値をＲＦＢ１とし、帰還抵抗器８１に流れる信号電流をｉとおくと、以下の式で表される。
ｉ＝（Ｖｉｎ／ＲＦＢ１）    （１）
式（１）で表される電流が、トランジスタ７１と７２の各エミッタに正および負の電流として各々流れ、さらに、トランジスタ７１、７２の電流増幅率が高くベース電流が無視できるとすれば、エミッタ電流は、コレクタ電流と等しくなり、式（１）で表される線型な電流が負荷抵抗器８２、８３に供給される。
【００１１】
ここで、式（１）から明らかに、図９の差動増幅回路のトランスコンダクタンスＧmは、以下の式で表される。
Ｇm＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ１）    （２）
さらに、トランジスタ７１、７２の各コレクタと電源端子５７の間に挿入される負荷抵抗器８２、８３により電圧に変換されて、出力端子６１、６２に出力される。
負荷抵抗器８２、８３の抵抗値をRCとすれば、電圧利得Gは、式（２）を用いて、以下の式で表される。
Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ１）  （３）
ところで、図９の差動増幅回路の線型入力電圧範囲ＩＤＲ(Input Dynamic Range)は、定電流源９１、９２の電流値を各々Ｉ０とおくと、次の式で表される。
ＩＤＲ＝Ｉ０・ＲＦＢ１  （４）
また、出力端子の直流電位Ｖ０（ＤＣ）は、以下の式で表される。
Ｖ０（ＤＣ）＝Ｖｃｃ−Ｉ０・Ｒｃ  （５）
上述したように、第１の従来例の差動増幅回路によれば、差動対入力トランジスタ７１、７２の非線型性の影響を受けることなく、入力電圧Ｖｉｎに応じた線型出力電圧が得られることになる。
【００１２】
図１０に、図９に示した第１の従来例の差動増幅回路の入力電圧（Ｖｉｎ）−トランスコンダクタンス（Ｇｍ）および出力電流（ｉｏ，ｉｏｂ）の一例を示す。また、図８に示す最も基本的なエミッタ帰還抵抗器付き差動増幅回路の入力電圧−トランスコンダクタンスおよび出力電流も同時に示してある。
【００１３】
図１０の例では、帰還抵抗器８１の抵抗値ＲＦＢ１を２０００Ω、定電流源９１、９２の電流Ｉ０を各々０．４５ｍＡとしている。図１０から、図８に示すエミッタ帰還抵抗器付き差動増幅回路に比べて第１の従来例の差動増幅回路の方が線型性が良いことが分かる。
【００１４】
図１１の回路図は、第１の従来例の具体的な構成と各ノードの電位を示している。また、差動増幅回路の対称性から、半回路のみの回路としてある。
ここで、トランジスタ５３１のベース、トランジスタ５３２のベース、コレクタが各々演算増幅器５３の正入力、負入力、出力となっており、さらに、トランジスタ７１とからなるボルテージフォロアを構成している。このため、入力端子５１の電位をＶｉｎとすると、トランジスタ５３２のベース電位はＶｉｎであり、したがって、トランジスタ７１のベース電位は（Ｖｉｎ+ＶBEQ71）となる。
【００１５】
次に、第２の従来例の差動増幅回路について説明する。
【００１６】
図１２は、特開平８−２５０９４１号公報に記載された第２の従来例の差動増幅回路を示す。
【００１７】
図１２に示す差動増幅回路は、第１の従来例の差動増幅回路に加えて、ダイオード接続（コレクタ−ベース短絡）されたトランジスタ７７、７８と、トランジスタ７７、７８の各コレクタと電源端子５７の間に接続された定電流源９３、９４とを備えており、図９の差動増幅回路と比べて、トランジスタ７７、７８の各エミッタは各々トランジスタ７１、７２のエミッタに接続され、且つ、各ベースは各々演算増幅器５３、５４の負入力に接続されている。
【００１８】
図１２の従来の差動増幅回路は、次のように動作する。
【００１９】
すなわち、一対の入力端子５１と５２の間に入力される入力電圧Ｖｉｎは、演算増幅器５３とトランジスタ７１とダイオード接続されたトランジスタ７７、演算増幅器５４とトランジスタ７２とダイオード接続されたトランジスタ７８により構成される一対のボルテージフォロアにより、ダイオード接続されたトランジスタ７７、７８のベース−エミッタ間電圧ＶBEだけ直流電圧がシフトされて帰還抵抗器８１の両端に印可されることになる。ここで、帰還抵抗器８１は線型素子であり、両端に印可される電圧に応じて線型な電流が流れることになる。
図１２の回路では、帰還抵抗器８１の抵抗値をＲＦＢ２とし、帰還抵抗器８１に流れる信号電流をｉとおくと、以下の式で表される。
ｉ＝（Ｖｉｎ／ＲＦＢ２）  （６）
式（６）で表される電流が、トランジスタ７１と７２の各エミッタに正および負の電流として各々流れ、さらに、第１の従来例と同様の仮定をすれば、エミッタ電流は、コレクタ電流と等しくなり、式（６）で表される線型な電流が負荷抵抗器８２、８３に供給される。
【００２０】
ここで、式（６）から明らかに、図１２の差動増幅回路のトランスコンダクタンスＧｍは、以下の式で表される。
Ｇｍ＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ２）  （７）
さらに、トランジスタ７１、７２の各コレクタと電源端子５７の間に接続される負荷抵抗器８２、８３により電圧に変換されて、出力端子６１、６２に出力される。
【００２１】
負荷抵抗器８２、８３の抵抗値をＲｃとすれば、電圧利得Ｇは、式（７）を用いて、以下の式で表される。
Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ２）  （８）
ところで、図１２の差動増幅回路の線型入力電圧範囲ＩＤＲ(Input Dynamic Range)は、定電流源９１、９２の電流値を各々２Ｉ０、定電流源９３、９４の電流をＩ０とおくと、式（９）で表される。
ＩＤＲ＝Ｉ０・ＲＦＢ２  （９）
また、出力端子の直流電位Ｖ０（ＤＣ）は、以下の式で表される。
Ｖ０（ＤＣ）＝Ｉ０・Ｒｃ  （１０）
上述したように、第２の従来例の差動増幅回路についても、第１の従来例の差動増幅回路と同様に、差動対入力トランジスタ７１、７２の非線型性の影響を受けることなく、入力電圧Ｖｉｎに応じた線型出力電圧が得られることになる。
【００２２】
図１３に、図１２に示した第２の従来例の差動増幅回路の入力電圧（Ｖｉｎ）−トランスコンダクタンス（Ｇｍ）および出力電流（ｉｏ，ｉｏｂ）の一例を示す。
【００２３】
図１３の例では、帰還抵抗器８１の抵抗値ＲＢＦ２を２０００Ωとし、定電流源９１、９２の電流を２Ｉ０、定電流源９３、９４の電流をＩ０とし、Ｉ０を０．４５ｍＡとしている。
【００２４】
ところで、第１の従来例と第２の従来例の違いは、トランジスタ７１、７２のエミッタと演算増幅回路５３、５４の負入力との間に、ダイオード接続されたトランジスタ７７、７８が挿入されていることである。
【００２５】
次に、これらダイオード接続されたトランジスタ７７、７８の効果について説明する。
【００２６】
図１４の回路図は、第２の従来例の具体的な構成と各ノードの電位を示している。また、差動増幅回路の対称性から、半回路のみの回路としてある。
【００２７】
ここで、トランジスタ５３１のベース、トランジスタ５３２のベース、コレクタが各々演算増幅器５３の正入力、負入力、出力となっており、さらに、トランジスタ７１と７７とからなるボルテージフォロアを構成している。このため、入力端子５１の電位をＶｉｎとすると、トランジスタ５３２のベース電位はＶｉｎ、トランジスタ７７のエミッタ電位はＶｉｎ−ＶBEQ77であり、したがって、トランジスタ７１のベース電位はＶｉｎ−ＶBEQ77＋ＶBEQ71となる。
【００２８】
また、トランジスタのベース−エミッタ間電圧ＶBEは、ほぼ一定と考えられるため、結局、トランジスタ７１のベース電位はＶｉｎに等しくなる。一方、第１の従来例の差動増幅回路の場合は、ダイオード接続されたトランジスタ７７がないため、トランジスタ７１のエミッタ電位はＶｉｎ、ベース電位はＶｉｎ＋ＶBEQ71となり、第２の従来例の差動増幅回路に比べてトランジスタ７１のベース電位が（ＶBE）１段分だけ高くなってしまう。
【００２９】
このことから、第２の従来例の差動増幅回路は、第１の従来例の差動増幅回路に比べてより低電圧で動作させることが可能である。
【００３０】
【発明が解決しようとする課題】
しかしながら、上記従来の差動増幅回路には、次のような問題がある。
【００３１】
すなわち、図１２の差動増幅回路をミキサ回路や可変利得増幅回路に適用しようとすると、ＮＰＮトランジスタの縦積み３段構成となるため、低電圧動作時に利得が高くとれない、という問題がある。
【００３２】
以下に、上記問題が発生する理由を図を参照しながら説明する。
【００３３】
図１５に、第２の従来例の差動増幅回路をミキサ回路に適用した場合の具体的な構成を示す。
【００３４】
図１５に示したミキサ回路は、図１２に示した差動増幅回路に加えて、エミッタが共通接続された２組の差動対トランジスタ７３、７５と７４、７６と、トランジスタ７３と７４の共通接続されたベースとトランジスタ７５、７６の共通接続されたベースに各々接続される１組の局部発振信号入力端子６３、６４とを有している。
【００３５】
また、トランジスタ７３のコレクタはトランジスタ７６のコレクタに、トランジスタ７４のコレクタはトランジスタ７５のコレクタに各々接続され、共通接続されたトランジスタ７３と７５のエミッタはトランジスタ７１のコレクタに接続され、共通接続されたトランジスタ７４と７６のエミッタはトランジスタ７２のコレクタに接続されている。
【００３６】
さらに、トランジスタ７３と７６の共通接続されたコレクタは負荷抵抗器８２を介して電源端子５７に接続され、トランジスタ７４と７５の共通接続されたコレクタは負荷抵抗器８３を介して電源端子５７に接続されている。
【００３７】
この第２の従来例の差動増幅回路を適用したミキサ回路の変換利得ＣＧは、一般に広く用いられているダブルバランスドミキサにおける利得と同様に計算できる。
【００３８】
つまり、ダブルバランスドミキサの双差動対トランジスタが、局部発振信号によりスイッチング動作しているとすれば、差動増幅回路の利得Ｇとミキサ回路の変換利得ＣＧの間には以下の式の関係が成り立つ。
ＣＧ＝（２／π）・Ｇ  （１１）
したがって、第２の従来例のミキサ回路の変換利得ＣＧは、式（８）と式（１１）から、以下の式で表せる。
ＣＧ＝（２／π）・（Ｒｃ／ＲＦＢ２）  （１２）
ここで、式（１２）から、変換利得ＣＧを大きくとるには、負荷抵抗器８２、８３の抵抗値Ｒｃを大きくする必要がある。このため、トランジスタ７３（または７４、７５、７６）のベース電位は低い方が良いことが分かる。
【００３９】
したがって、トランジスタ７３（または７４、７５、７６）の最低ベース電位を求めてみる。図１６の回路図は、図１５のミキサ回路の各ノード電位を示している。また、差動増幅回路の対称性から、半回路のみの回路としてある。さらに、簡単のために定電流源トランジスタのエミッタ抵抗器において生じる電位降下は無視してある。
【００４０】
まず、Ｖｉｎが最も低くなったとき、定電流源トランジスタ５３３と９１１が飽和しない条件は、以下の式で表される。
Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q533＋ＶBEQ531  （１１ａ）
Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q911＋ＶBEQ71   （１１ｂ）
したがって、最も低い入力電圧Ｖｉｎ（ｍｉｎ）は式（１１ａ）または式（１１ｂ）から、以下の式で表される。但し、トランジスタのベース−エミッタ間電圧ＶBEは、ほぼ一定と考えられるため、式（１１ａ）と（１１ｂ）は同等とみなしている。
Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q533＋ＶBEQ531  （１２）
次に、Ｖｉｎが最も高くなったとき、トランジスタ７１が飽和しない条件は、以下の式で表される。
ＶLO≧Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73  （１３）
したがって、トランジスタ７３の最低ベース電位は式（１３）から、以下の式で表される。
ＶLO＝Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73  （１４）
さらに、電源電圧をＶｃｃとすれば、出力電圧範囲ΔＶ０は、以下の式で表される。
0003544954.tif 000002
一方、線型出力電圧範囲が最大となるよう出力信号の直流電位が式（１５）で与えられる出力電圧範囲ΔVoの中心となるよう設定することが、減電圧時や温度変化によるトランジスタの飽和を防止するためにも望ましい。
このことから、以下の２つの関係式が成り立つ。
（ΔＶ０／２）＝Ｉ０・Ｒｃ  （１６）
ＣＧ＝（２／π）・（１／ＲＦＢ２）・（ΔＶ０／２Ｉ０）  （１７）
ここで、電源電圧Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを０．５Ｖｐ−ｐ、トランジスタのベースエミッタ間電圧ＶBEとコレクタ−エミッタ間飽和電圧ＶCE(sat)は各々０．７Ｖ、０．１５Ｖで一定と考えると、まず、式（１２）から、入力電圧の最小値Ｖｉｎ（ｍｉｎ）は、以下の式で表される。
Ｖｉｎ（ｍｉｎ）＝０．１５＋０．７＝０．８５  （１８）
また、入力電圧の最大値Ｖｉｎ（ｍａｘ）は、以下のように表される。
0003544954.tif 000003
そこで、式（１４）に式（１９）の値を代入すれば、トランジスタ７３の最低ベース電位は、以下の値になる。
0003544954.tif 000004
さらに、式（１５）に式（１８）、（１９）の値を代入すれば、出力電圧範囲ΔＶ０は以下の値になる。
0003544954.tif 000005
つまり、０．８５Ｖｐ−ｐとなり、最大でも電源電圧Ｖｃｃのおおよそ４７％程度しか出力電圧範囲がとれないことになる。
【００４１】
さらに、ＲＦＢ２を２０００Ω、Ｉ０を０．４５ｍＡとすると、変換利得ＣＧは式（１７）から、おおよそ０．３００（倍）程度しかとれない。
【００４２】
本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、ミキサ回路や可変利得増幅回路に適用した場合に、低電圧動作時であっても電圧利得が高くとれる低歪差動増幅回路を提供することにある。
【００４３】
本発明の他の目的は、低電圧動作させない場合に３入力ミキサ回路に適用できる低歪差動増幅回路を提供することにある。
【００４４】
【課題を解決するための手段】
本発明の差動増幅回路は、（ａ）第１および第２の入力端子と、（ｂ）前記第１および第２の各入力端子に負入力が各々接続された第１および第２の演算増幅器と、（ｃ）前記第１および第２の演算増幅器の各出力にベースが各々接続された第１および第２のトランジスタと、（ｄ）前記第１および第２のトランジスタの各エミッタと接地端子との間に各々接続された第１および第２の定電流源と、（ｅ）前記第１および第２のトランジスタの各コレクタと電源端子との間に各々接続された第３および第４の定電流源と、（ｆ）前記第１と第２のトランジスタのコレクタ間に接続された第１の抵抗器と、（ｇ）第１および第２のトランジスタの各エミッタにエミッタが各々接続されるとともに、ベースが互いに共通接続された少なくとも１組のトランジスタ対とを備え、前記第１および第２のトランジスタのコレクタが各々前記第１および第２の演算増幅器の正入力に接続され、前記少なくとも１組のトランジスタ対の共通接続されたベースは所定の信号を入力する入力端子に接続され、前記少なくとも１組のトランジスタ対のコレクタは各々少なくとも１組の出力端子を形成し、前記第１と第２の入力端子間に印可される入力電圧に応じて、前記少なくとも１組の出力端子から少なくとも１組の出力電流を出力する構成である。
【００４５】
また、本発明のミキサ回路は、（ａ）第１および第２の入力端子と、（ｂ）前記第１および第２の各入力端子に負入力が各々接続された第１および第２の演算増幅器と、（ｃ）前記第１および第２の演算増幅器の各出力にベースが各々接続された第１および第２のトランジスタと、（ｄ）前記第１および第２のトランジスタの各エミッタと接地端子との間に各々接続された第１および第２の定電流源と、（ｅ）前記第１および第２のトランジスタの各コレクタと電源端子との間に各々接続された第３および第４の定電流源と、（ｆ）前記第１と第２のトランジスタのコレクタ間に接続された第１の抵抗器と、（ｇ）前記第１および第２のトランジスタの各エミッタにエミッタが各々接続されるとともに、ベースが互いに共通接続された第３のトランジスタと第４のトランジスタと、（ｈ）ベースが互いに共通接続された第５のトランジスタと、第６のトランジスタとを備え、前記第１および第２のトランジスタのコレクタが各々前記第１および第２の演算増幅器の正入力に接続され、前記第３のトランジスタと前記第４のトランジスタの共通接続されたベースは所定の信号を入力する入力端子に接続され、前記第５のトランジスタと前記第６のトランジスタの共通接続されたベースは、前記第３、第４のトランジスタの共通接続されたベースとともに、１組の局部発振信号入力端子に各々接続され、前記第３、第４のトランジスタの各コレクタは、前記第６のトランジスタと前記第５のトランジスタのコレクタに各々接続されるとともに、第１および第２の負荷抵抗器を介して、電源端子に接続された構成である。
【００４６】
さらに、本発明のミキサ回路は、ベースが互いに共通接続された第７のトランジスタと、第８トランジスタと、ベースが互いに共通接続された第９のトランジスタと、第１０のトランジスタとを備え、前記第７および第８のトランジスタの共通接続されたベースと前記第９および第１０のトランジスタの共通接続されたベースは、各々１組の第２局部発振信号入力端子に接続され、前記第７および第８のトランジスタの各コレクタは、前記第１０および第９のトランジスタの各々のコレクタに接続されるとともに、前記第１および第２の負荷抵抗器を介して、電源端子に接続され、前記第７のトランジスタと前記第９のトランジスタのエミッタは互いに共通接続されるとともに、前記第５のトランジスタのコレクタに接続され、前記第８のトランジスタと前記第１０のトランジスタのエミッタは互いに共通接続されるとともに、前記第６のトランジスタのコレクタに接続され、
前記第７および第８のトランジスタのコレクタは出力端子に接続され、前記第１の入力端子と前記第２の入力端子の間に入力される入力電圧と１組の局部発振信号入力端子から入力される局部発振信号と１組の第２局部発振信号入力端子から入力される第２局部発振信号に応じて、前記出力端子からミキシングされた出力電圧を出力する構成である。
【００４７】
またさらに、本発明の可変利得増幅回路は、（ａ）第１および第２の入力端子と、（ｂ）前記第１および第２の各入力端子に負入力が各々接続された第１および第２の演算増幅器と、（ｃ）前記第１および第２の演算増幅器の各出力にベースが各々接続された第１および第２のトランジスタと、（ｄ）前記第１および第２のトランジスタの各エミッタと接地端子との間に各々接続された第１および第２の定電流源と、（ｅ）前記第１および第２のトランジスタの各コレクタと電源端子との間に各々接続された第３および第４の定電流源と、（ｆ）前記第１と第２のトランジスタのコレクタ間に接続された第１の抵抗器と、（ｇ）前記第１および第２のトランジスタの各エミッタにエミッタが各々接続されるとともに、ベースが互いに共通接続された第３のトランジスタと第４のトランジスタと、（ｈ）ベースが互いに共通接続された第５のトランジスタと、第６のトランジスタとを備え、前記第１および第２のトランジスタのコレクタが各々前記第１および第２の演算増幅器の正入力に接続され、前記第３のトランジスタと前記第４のトランジスタの共通接続されたベースは所定の信号を入力する入力端子に接続され、前記第５のトランジスタと前記第６のトランジスタの共通接続されたベースは、前記第３、第４のトランジスタの共通接続されたベースとともに、１組の利得制御信号入力端子に接続され、前記第５のトランジスタのコレクタに前記第１の負荷抵抗器を介して前記電源端子に接続されるとともに、第１の出力端子に接続され、前記第６のトランジスタのコレクタに前記第２の負荷抵抗器を介して前記電源端子に接続されるとともに、第２の出力端子に接続され、さらに、前記第３、第４のトランジスタの各コレクタは、前記電源端子に各々接続され、前記第１の入力端子と前記第２の入力端子の間に入力される入力電圧を、前記１組の利得制御信号入力端子に入力される利得制御信号に応じて、増幅し、前記出力端子から利得制御された出力電圧を出力する構成である。
【００４８】
【発明の実施の形態】
次に、本発明の実施の形態について添付図面を参照して詳細に説明する。
【００４９】
図１は、本発明の第１実施形態の差動増幅回路を示す回路図である。
【００５０】
図１を参照すると、本発明の第１実施形態の差動増幅回路は、入力端子（１、２）と、入力端子（１、２）に負入力が各々接続された演算増幅器（３、４）と、演算増幅器（３、４）の各出力にベースが各々接続されたトランジスタ（２１、２２）と、トランジスタ（２１、２２）の各エミッタと接地端子（電位：０）８との間に各々接続された定電流源（４１，４２）と、トランジスタ（２１、２２）の各コレクタと電源端子（電圧：Ｖｃｃ）７との間に各々接続された定電流源（４３、４４）と、トランジスタ（２１、２２）のコレクタ間に接続された抵抗器（抵抗値：ＲＦＢ）３１と、トランジスタ（２１、２２）の各エミッタにエミッタが各々接続されるとともに、ベースが互いに共通接続されたトランジスタ（２３、２４）と、トランジスタ（２３、２４）の各コレクタと電源端子７の間に各々接続される負荷抵抗器（３２、３３）とを備える。
【００５１】
そして、トランジスタ（２１、２２）のコレクタが各々演算増幅器（３、４）の正入力に接続され、トランジスタ（２３、２４）の共通接続されたベースは所定のバイアス電圧を入力する入力端子１３に接続され、トランジスタ（２３、２４）のコレクタは各々出力端子（１１、１２）に接続され、入力端子１と入力端子２の間に印可される入力電圧に応じて、出力端子（１１、１２）から出力電圧を出力する。
【００５２】
次に、以上の構成を持つ本発明の第１の実施の形態の差動増幅回路の動作について説明する。
【００５３】
すなわち、本発明の第１実施形態の差動増幅回路は、一対の入力端子１と入力端子２の間に入力される入力電圧Ｖｉｎは、演算増幅器（３、４）により増幅され、トランジスタ２１のベースとトランジスタ２２のベースに各々入力される。
【００５４】
ここで、トランジスタ２１とトランジスタ２３、トランジスタ２２とトランジスタ２４は各々抵抗器３１を負荷抵抗とする差動増幅器を形成し、入力された信号が反転増幅されて、演算増幅器（３、４）の正入力に帰還され一対のボルテージフォロアを構成する。つまり、入力端子（１、２）に入力された入力電圧Ｖｉｎは、抵抗器３１の両端に印可され、線型な電流が流れることになる。
【００５５】
図１の回路では、抵抗器３１の抵抗値をＲＦＢとし、抵抗器３１に流れる電流をｉとおくと、以下の式で表される。
ｉ＝（Ｖｉｎ／ＲＦＢ）  （２２）
一方、演算増幅器３、４の正入力には電流が流れず、また、トランジスタ２１、２２の各コレクタと電源端子７との間に接続された定電流源４３、４４により、抵抗器３１に流れる線型電流はトランジスタ２１、２２のエミッタから出力されて、トランジスタ２３、２４のエミッタに正および負の電流として各々入力されることになる。
さらに、トランジスタ２３、２４の電流増幅率が高くベース電流が無視できるとすれば、エミッタ電流は、コレクタ電流と等しくなり、式（２２）で表される線型な電流が負荷抵抗器３２、３３に供給される。
ここで、式（２２）から明らかに、図１の差動増幅回路のトランスコンダクタンスＧｍは、以下の式で表される。
Ｇm＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ）  （２３）
さらに、トランジスタ２３、２４の各コレクタと電源端子７の間に挿入される負荷抵抗器３２、３３により電圧に変換されて、出力端子１１、１２に出力される。
負荷抵抗器３２、３３の抵抗値をＲｃとすれば、電圧利得Ｇは、式（２３）を用いて、以下の式で表される。
Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ）  （２４）
ところで、図１の差動増幅回路の線型入力電圧範囲ＩＤＲ(Input Dynamic Range)は、定電流源４１、４２の電流値を各々２Ｉ０、定電流源４３、４４の電流をＩ０とおくと、以下の式で表される。
ＩＤＲ＝Ｉ０・ＲＦＢ  （２５）
したがって、本発明の第１の実施の形態の差動増幅回路についても、従来例の差動増幅回路の場合と同様に、差動対入力トランジスタ２１、２２の非線型性の影響を受けることなく、入力電圧Ｖｉｎに応じた線型出力電圧Voが得られることになる。
【００５６】
図２に、図１に示した本発明の第１の実施の形態の差動増幅回路の入力電圧（Ｖｉｎ）−トランスコンダクタンス（Ｇｍ）および出力電流（ｉｏ，ｉｏｂ）の一例を示す。
【００５７】
図２に示す例では、抵抗器３１の抵抗値ＲＦＢを２０００Ωとし、定電流源４１、４２の電流を２Ｉ０、定電流源４３、４４の電流をＩ０とし、Ｉ０を０．４５ｍＡとしている。
【００５８】
図３の回路図は、本発明の第１実施形態の差動増幅回路の具体的な構成と各ノードの電位を示している。また、差動増幅回路の対称性から、半回路のみの回路としてある。
【００５９】
ここで、トランジスタ３０２のベース、トランジスタ３０１のベース、コレクタが各々演算増幅器３の正入力、負入力、出力となっており、さらに、トランジスタ２１、２３による差動対とトランジスタ２２，２４による差動対とからなるボルテージフォロアを構成している。このため、入力端子１の電位をＶｉｎとすると、トランジスタ３０２のベース電位はＶｉｎ、トランジスタ２３のエミッタ電位はＶLO−ＶBEQ23であり、したがって、トランジスタ２１のベース電位は（ＶLO−ＶBEQ23＋ＶBEQ21）となる。
【００６０】
また、トランジスタのベース−エミッタ間電圧ＶBEは、ほぼ一定と考えられるため、結局、トランジスタ２１のベース電位はＶLOに等しくなる。つまり、トランジスタ２１のコレクタ電位がＶｉｎ、トランジスタ３０１のコレクタ電位がＶLO、また、トランジスタ２１のベース電位がＶLO、トランジスタ３０１のベース電位がＶｉｎであり、対称性から、入力電圧Ｖｉｎとバイアス電圧ＶLOはほぼ同電位とすることが好ましい。
【００６１】
このことから、本発明の第１の実施の形態の差動増幅回路は、第２の従来例の差動増幅回路と同程度の低電圧で動作させることが可能である。
【００６２】
次に、本発明の第２の実施の形態について説明する。
【００６３】
図４は、本発明の第２の実施形態として、差動増幅回路をミキサ回路に適用した例を示す回路図である。
【００６４】
図４を参照すると、本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路は、本発明の第１の実施の形態の差動増幅回路に加えて、ベースが互いに共通接続されたトランジスタ２５、２６とを備えている。
【００６５】
さらに、トランジスタ２３、２４の共通接続されたベースとトランジスタ２５、２６の共通接続されたベースは各々１組の局部発振信号入力端子１３、１４に接続され、トランジスタ２３、２４の各コレクタは各々トランジスタ２６、２５のコレクタに接続されるとともに、負荷抵抗器３２、３３を介して、電源端子７に接続されている。また、トランジスタ２３、２４のコレクタは出力端子１１、１２に接続され、入力端子１と２の間に入力される入力電圧と１組の局部発振信号入力端子１３、１４から入力される局部発振信号に応じて、出力端子１１、１２からミキシングされた出力電圧を出力する。
【００６６】
次に、以上の構成を持つ本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路の動作について説明する。
【００６７】
すなわち、本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路は、一対の入力端子１と２の間に入力される入力電圧Ｖｉｎによって、トランジスタ２１、２２の各エミッタに正および負の線型な電流が流れる点は、本発明の第１の実施の形態の差動増幅回路の場合と同様である。
【００６８】
また、トランジスタ２１、２２のエミッタから出力される信号電流ｉ、トランスコンダクタンスＧｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２３）、（２５）で表されることも本発明の第１の実施の形態の差動増幅回路と同様である。
【００６９】
また、変換利得ＣＧは、第２の従来例の差動増幅回路をミキサ回路に適用した場合と同様にして、式（２４）から、以下の式で表される。
ＣＧ＝（２／π）・（Ｒｃ／ＲＦＢ）  （２６）
ここで、式（２６）から、変換利得ＣＧを大きくとるには、負荷抵抗器３２、３３の抵抗値Ｒｃを大きくする必要がある。このため、トランジスタ２３（または２４、２５、２６）のベース電位は低い方が良いことが分かる。したがって、トランジスタ２３（または２４、２５、２６）の最低ベース電位を求める。
【００７０】
図５の回路図は、本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路の具体的な構成と各ノードの電位を示している。また、差動増幅回路の対称性から、半回路のみの回路としてある。さらに、簡単のために定電流源トランジスタのエミッタ抵抗器において生じる電位降下は無視してある。
【００７１】
まず、Ｖｉｎが最も低くなったとき、定電流源トランジスタ３０３が飽和しない条件は、以下の式で表される。
Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q303＋ＶBEQ301  （２７）
したがって、最も低い入力電圧Ｖｉｎ（ｍｉｎ）は式（２７）から、以下の式で表される。
Ｖｉｎ（ｍｉｎ）＝ＶCE(sat)Q303＋ＶBEQ301  （２８）
次に、Ｖｉｎが最も高くなったとき、トランジスタ３０１が飽和しない条件は、以下の式で表される。
ＶLO≧Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301  （２９）
しかし、トランジスタ２３のベース電位が低くなると、定電流源トランジスタ４１１が飽和する恐れがあり、トランジスタ４１１が飽和しない条件は、以下の式で表される。
ＶLO≧ＶCE(sat)Q411＋ＶBEQ23  （３０）
したがって、トランジスタ２３のベース電位が最も低くなるのは、式（２９）と（３０）から、以下の２つの式で表される電位のどちらか高い方となる。
ＶLO＝Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301  （３１ａ）
ＶLO＝ＶCE(sat)Q411＋ＶBEQ23  （３１ｂ）
さらに、電源電圧をＶｃｃとすれば、出力振幅Ｖ０のとりうる範囲は、以下の２つの式の一方で表される。
0003544954.tif 000006
一方、線型出力電圧範囲が最大となるよう出力信号の直流電位が式（３２ａ）または（３２ｂ）で与えられる出力電圧範囲ΔＶ０の中心となるよう設定することが、減電圧時や温度変化によるトランジスタの飽和を防止するためにも望ましい。
このことから、以下の２つの関係式が成り立つ。
(ΔＶ０／２）＝Ｉ０・Ｒｃ  （３３）
ＣＧ＝（２／π）・（１／ＲＦＢ）・（ΔＶ０／２Ｉ０）  （３４）
ここで、電源電圧Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを０．５Ｖｐ−ｐ、トランジスタのベースエミッタ間電圧ＶBEとコレクタ−エミッタ間飽和電圧ＶCE(sat)は各々０．７Ｖ、０．１５Ｖで一定と考えると、まず、式（２８）から、入力電圧の最小値Ｖｉｎ（ｍｉｎ）は、以下の式で表される。
Ｖｉｎ（ｍｉｎ）＝０．１５＋０．７＝０．８５  （３５）
また、入力電圧の最大値Ｖｉｎ（ｍａｘ）は、以下のように表される。
0003544954.tif 000007
式（３１ａ）に式（３６）の結果を代入すると、以下のようになる。
ＶLO＝１．３５−０．７＋０．１５＝０．８  （３７）
さらに、式（３１ｂ）は、以下のようになる。
ＶLO＝０．１５＋０．７＝０．８５  （３８）
式（３７）と（３８）を比べると式（３８）の方が高い電位となっているため、トランジスタ２３の最低ベース電位は、０．８５Ｖとなる。
したがって、式（３２ｂ）に式（３８）の値を代入すれば、出力電圧範囲ΔVoは以下の値になる。
ΔＶ０＝１．８−（０．８５−０．７＋０．１５）＝１．５  （３９）
つまり、１．５Ｖｐ−ｐとなり、電源電圧Ｖｃｃのおおよそ８３％の出力電圧範囲をとることが可能となる。
【００７２】
さらに、ＲFBを２０００Ω、Ｉ０を０．４５ｍＡとすると、変換利得ＣＧは式（３４）から、おおよそ０．５３０（倍）となる。
【００７３】
このことから、本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路は、第２の従来例の差動増幅回路をミキサ回路に適用した場合に比べて、出力電圧範囲をおおよそ３６％程度広くすることが可能であり、また、変換利得ＣＧをおおよそ１．７６倍高くとることが可能である。
【００７４】
次に、本発明の第３の実施の形態について説明する。
【００７５】
図６は、本発明の第３の実施の形態として、差動増幅回路を利得可変増幅回路に適用した例を示す回路図である。
【００７６】
図６を参照すると、本発明の第３の実施の形態の差動増幅回路を適用した利得可変増幅回路は、第２の実施の形態のミキサ回路におけるトランジスタ２３、２４、２５、２６の各コレクタの接続を変更したものであり、１組の入力端子１３、１４には局部発振信号にかえて利得制御信号を入力する。
【００７７】
また、トランジスタ２５、２６の各コレクタは負荷抵抗器３２、３３を介して電源端子７に各々接続されるとともに、出力端子１１、１２に各々接続されている。さらに、トランジスタ２３、２４の各コレクタは電源端子７に各々接続されている。
【００７８】
次に、以上の構成を持つ本発明の第３の実施の形態の差動増幅回路を適用した可変利得増幅回路の動作について説明する。
【００７９】
ここで、本発明の第３の実施の形態の差動増幅回路を適用した可変利得増幅回路は、一対の入力端子１と２の間に入力される入力電圧Ｖｉｎによって、トランジスタ２１、２２の各エミッタに正および負の線型な電流が流れる点は、本発明の第１の実施の形態の差動増幅回路または本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路の場合と同様である。
【００８０】
また、トランジスタ２１、２２のエミッタから出力される信号電流ｉ、トランスコンダクタンスＧｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２３）、（２５）で表されることも第１または第２の実施の形態と同様である。
また、利得Ｇは、入力端子１３と１４の間に入力される利得制御信号をＶｄとすれば、以下の式で表される。
【００８１】
【数１】
0003544954.tif 000008
【００８２】
したがって、最大利得Ｇｍａｘは、式（４０）から、以下の式で表される。
【００８３】
【数２】
0003544954.tif 000009
【００８４】
ここで、式（４１）から、最大利得Ｇｍａｘを高くとるには、負荷抵抗器３２、３３の抵抗値Ｒｃを大きくする必要がある。このため、第２の実施の形態のミキサ回路の場合と同様にトランジスタ２３（または２４、２５、２６）のベース電位は低い方が良いことが分かる。
【００８５】
第３の実施の形態の可変利得増幅回路の場合も、第２の実施の形態のミキサ回路と同様にして、トランジスタ２３の最低ベース電位が求められ、電源電圧Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを０．５Ｖｐ−ｐ、トランジスタのベースエミッタ間電圧ＶBEとコレクタ−エミッタ間飽和電圧ＶCE(sat)は各々０．７Ｖ、０．１５Ｖで一定と考えると、トランジスタ２３のベース電位は０．８５Ｖとなり、出力電圧範囲ΔＶ０は１．５Ｖｐ−ｐとなる。
【００８６】
また、第２の実施の形態のミキサ回路の場合と同様に、式（３３）が成り立つため、式（４１）、（３３）と（２２）から、以下の関係式が導かれる。
Ｇｍａｘ＝Ｇｍ・Ｒｃ＝（１／ＲＦＢ）・（ΔＶ０／２Ｉ０）  （４２）
したがって、式（４２）から、最大利得Ｇｍａｘは０．３７５（倍）となる。
【００８７】
このことから明らかに、本発明の第３の実施の形態の差動増幅回路を適用した可変利得増幅回路は、第２の従来例の差動増幅回路を利得可変増幅回路に適用した場合よりも出力電圧範囲をおおよそ３６％程度広くすることが可能であり、また、変換利得ＣＧをおおよそ１．７６倍高くとることが可能である。
【００８８】
次に、本発明の第４の実施の形態について説明する。図７は、本発明の第４の実施形態として、差動増幅回路を３入力ミキサ回路に適用した例を示す回路図である。
【００８９】
図７を参照すると、本発明の第３の実施の形態の差動増幅回路を適用した３入力ミキサ回路は、本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路に加えて、ベースが互いに共通接続されたトランジスタ２７、２８と、ベースが互いに共通接続されたトランジスタ２９、３０とを備えている。
【００９０】
さらに、トランジスタ２７、２８の共通接続されたベースとトランジスタ２９、３０の共通接続されたベースは各々１組の第２局部発振信号入力端子１５、１６に接続され、トランジスタ２７、２８の各コレクタは各々トランジスタ３０、２９のコレクタに接続されるとともに、負荷抵抗器３２、３３を介して、電源端子７に接続されている。また、トランジスタ２７、２８のコレクタは出力端子１１、１２に接続され、入力端子１と２の間に入力される入力電圧と１組の局部発振信号入力端子１３、１４から入力される局部発振信号と１組の第２局部発振信号入力端子１５、１６から入力される第２局部発振信号に応じて、出力端子１１、１２からミキシングされた出力電圧を出力する。
【００９１】
さらに、トランジスタ２７と２９のエミッタは互いに共通接続されるとともに、トランジスタ２４のコレクタに接続され、トランジスタ２８とトランジスタ３０のそれぞれのエミッタは、互いに共通接続されるとともに、トランジスタ２３のコレクタに接続されている。
【００９２】
次に、以上の構成を持つ第４の実施の形態の差動増幅回路を適用した３入力ミキサ回路の動作について説明する。
【００９３】
ここで、一対の入力端子１と２の間に入力される入力電圧Ｖｉｎによって、トランジスタ２１、２２の各エミッタに正および負の線型な電流が流れる点は、本発明の第１乃至第３の実施の形態の差動増幅回路の場合と同様である。
【００９４】
また、トランジスタ２１、２２のエミッタから出力される信号電流ｉ、トランスコンダクタンスＧｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２３）、（２５）で表されることも第１、第２または第３の実施の形態と同様である。また、変換利得ＣＧは、トランジスタ２７、２８、２９、３０の構成する双差動対が第２局部発振信号入力端子１５、１６から入力される第２の局部発振信号によりスイッチング動作しているとすれば、第２の実施の形態のミキサ回路の場合と同様にして、式（２６）から、以下の式で表される。
【００９５】
【数３】
0003544954.tif 000010
【００９６】
ところで、本発明の第２の実施の形態の差動増幅回路を適用したミキサ回路のトランジスタ２３の最低ベース電位と第２の従来例のミキサ回路のトランジスタ７３の最低ベース電位を比較すると、おおよそ０．６５Ｖの電位差があり、トランジスタのベース−エミッタ間電圧ＶBEにほぼ等しいことが分かる。つまり、３入力ミキサ回路を第２の従来例のミキサ回路と同じ電源電圧で実現することが可能となる。
【００９７】
以上、本発明の好適な実施形態について説明したが、本発明の差動増幅回路は上記第１〜第４の実施の形態のみに限定されるものではなく、これら実施の形態の構成に種々の修正や変更を施した差動増幅回路も本発明の範囲に含まれる。
【００９８】
例えば、上記第１〜第４の実施の形態ではバイポーラトランジスタを用いているが、ＭＯＳトランジスタを用いてもよいことは言うまでもない。
【００９９】
また、抵抗器の抵抗値や双差動対と利得制御部の接続順序、接続個数についても、上記第１〜第４の実施の形態で述べたものに限定されるものではなく、本発明の作用効果が得られるものであれば、任意に変更できる。
【０１００】
【発明の効果】
以上説明したように、本発明の差動増幅回路は、ミキサ回路や可変利得増幅回路をトランジスタ縦積み２段で構成できる。したがって、低電圧動作時においても低歪でありながら高い利得を実現できる効果がある。さらに、低歪な３入力ミキサ回路をより低電圧で実現できる効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の差動増幅回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態の差動増幅回路における、入力電圧に対するトランスコンダクタンスおよび出力電流の変化を示す特性図である。
【図３】本発明の第１の実施の形態の差動増幅回路のノード電位を示す回路図である。
【図４】本発明の第２の実施の形態のミキサ回路の構成を示す回路図である。
【図５】本発明の第２の実施の形態のミキサ回路のノード電位を示す回路図である。
【図６】本発明の第３の実施の形態の利得可変増幅回路の構成を示す回路図である。
【図７】本発明の第４の実施の形態の３入力ミキサ回路の構成を示す回路図である。
【図８】従来の最も基本的な差動増幅回路の構成を示す回路図である。
【図９】第１の従来例の差動増幅回路の構成を示す回路図である。
【図１０】第１の従来例の差動増幅回路における、入力電圧に対するトランスコンダクタンスおよび出力電流の変化を示す特性図である。
【図１１】第１の従来例の差動増幅回路のノード電位を示す回路図である。
【図１２】第２の従来例の差動増幅回路の構成を示す回路図である。
【図１３】第２の従来例の差動増幅回路において、入力電圧に対するトランスコンダクタンスおよび出力電流の変化を示す特性図である。
【図１４】第２の従来例の差動増幅回路のノード電位を示す回路図である。
【図１５】第２の従来例の差動増幅回路を適用したミキサ回路の構成を示す回路図である。
【図１６】第２の従来例の差動増幅回路を適用したミキサ回路のノード電位を示す回路図である。
【符号の説明】
１，２    入力端子
３，４    演算増幅器
７    電源端子
８    接地端子
１１，１２    出力端子
１３    バイアス印可端子
２１，２２，２３，２４    ＮＰＮバイポーラトランジスタ
３１，３２，３３    抵抗器
４１，４２，４３，４４    定電流源
【図１】
0003544954.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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