(57)【特許請求の範囲】
【請求項１】
半導体基板の上にストッパ層を形成する工程と、
前記ストッパ層上にマスク層を形成する工程と、
前記マスク層に第一の開口部を形成する工程と、
前記第一の開口部を通して前記ストッパ層をエッチングして第二の開口部を形成し、該第二の開口部により素子分離領域を確定する工程と、
前記第二の開口部を通して前記半導体基板をエッチングして溝を形成する工程と、
前記溝の壁面を覆う基板保護層を形成する工程と、
前記基板保護層により前記基板を保護しつつ前記ストッパ層を部分的にエッチングして、前記ストッパ層の前記第二の開口部の幅を広げる工程と、
前記マスク層をエッチングするとともに、前記基板保護層を除去する工程と、
前記ストッパ層の上と前記第二の開口部の中と前記溝の内部に酸化膜を形成する工程と、
前記ストッパ層よりも上の前記酸化膜を除去する工程と、
前記ストッパ層を除去する工程と、
前記溝から突出した前記酸化膜の側部を縮小化する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝の内部に形成する酸化膜はシリコン酸化膜であり、前記溝から突出した前記酸化膜の側部をフッ酸によって縮小化することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ストッパ層の前記第二の開口部を広げる工程における前記第二の開口部の拡張幅は、前記フッ酸によって前記酸化膜が縮小化される幅よりも広いことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ストッパ層上の前記酸化膜の除去は、研磨又は異方性エッチングによって行われることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第二の開口部の拡張の後に前記マスク層を除去する工程を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第二の開口部の拡張の後に、前記マスク層の前記第一の開口部を前記第二の開口部と同等又はそれ以上に拡張することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記ストッパ層は窒化シリコンの成長により形成され、
前記マスク層は酸化シリコンの成長又はレジストの塗布により形成され、
前記ストッパ層の前記第二の開口部の拡張は、酸化シリコン又はレジストに対する前記ストッパ層の選択エッチングによって行われ、
前記酸化膜は酸化シリコンの成長によって形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記基板保護層を酸化シリコンにより形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記ストッパ層の膜厚は、前記溝から突出した前記酸化膜を跨いで形成される電極の膜厚の１．２倍以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、素子分離領域を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置における素子分離方法の１つとして、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）と呼ばれる技術がある。この技術は、シリコン窒化層を酸化防止マスクとして用いてシリコン基板の表面の所定部分を選択的に熱酸化し、これにより形成された酸化層を素子分離領域とするものである。その素子分離領域に形成される酸化層は、一般にフィールド酸化層と呼ばれている。
【０００３】
しかし、ＬＯＣＯＳ法による素子分離には、次のような２つの問題がある。
その１つは、バーズビークと呼ばれるものである。これは、ＬＯＣＯＳ法によってシリコン基板を熱酸化すると、酸化防止マスクの縁から酸素が入ってシリコン基板表面の酸化層が酸化防止マスクの下に食い込むことによるものであり、その食い込んだ部分の断面形状が鳥の嘴状に形成されることからバーズビークと呼ばれている。
【０００４】
このバーズビークはフィールド酸化層を広げることになるので、素子分離領域の寸法の拡張が問題となる。
もう１つは、シニング（ｔｈｉｎｎｉｎｇ）効果と呼ばれる現象であり、素子分離領域の幅が狭くなるにつれてフィールド酸化層の層厚が薄くなることである。これは、シリコン基板の素子分離領域に酸素を供給するための酸化防止マスクの開口部の寸法を狭くすると、開口部を通して供給される酸素量が少なくなることによって生じる。
【０００５】
これらの問題は、従来より知られていたが、素子の寸法が大きい場合にはバーズビーク、シニング共にそれほど悪影響は無かった。
ところが、半導体装置の微細化に伴い、素子だけでなく、素子分離領域も微細化されるようになると、これらの問題点が顕在化してくる。
バーズビークは、素子の微細化に合わせて小さくすることが困難なので、バーズビークが素子形成領域を浸食して素子形成領域の寸法を縮小化する割合が大きくなる。また、素子分離領域の幅を１μｍ以下にすると、シニング効果も顕著に表れ、幅の広い素子分離領域に比べてフィールド酸化層の層厚が半分以下になる場合もある。
【０００６】
このようにフィールド酸化層が薄くなってくると、寄生ＭＯＳトランジスタのチャネルの形成を防止するためにフィールド酸化層直下に導入する不純物の導入の効果が無くなることもある。
このような問題が生じない素子分離構造として、シリコン基板に溝（ｔｒｅｎｃｈ）を形成してその中に絶縁物又は多結晶シリコンを埋め込むものが知られている。この方法は、従来、深い素子分離を必要とするバイポーラトランジスタＬＳＩに適用されてきたが、バーズビーク、シニングがともに生じないことから、ＭＯＳトランジスタＬＳＩへの適用も進んでいる。
【０００７】
ＭＯＳトランジスタＬＳＩでは、バイポーラトランジスタＬＳＩほどの深い素子分離は必要としないために、深さ１μｍ程度の比較的浅い溝で素子分離を行うＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と呼ばれる構造が用いられている。
次に、ＳＴＩを用いた素子分離方法を説明する。
まず、図１１（ａ）  に示すように、シリコン基板１０１  上に第一の熱酸化層１０２  を１０ｎｍの厚さに形成した後に、その上にシリコン窒化層１０３  をＣＶＤにより１５０ｎｍの厚さに形成する。続いて、レジストマスク１０４  の窓１０５  により素子分離領域Ｓを確定する。
【０００８】
その後に、図１１（ｂ）  に示すように、窓１０５  の下のシリコン窒化層１０３  、第一の熱酸化層１０２  をエッチングして開口部１０３ａを形成するとともに、その下のシリコン基板１０１  に０．５μｍ程度の深さの溝１０６  をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって形成する。
次に、図１１（ｃ）  に示すように、レジストマスク１０４  を剥離した後に、溝１０６  の内壁を熱酸化して、その内壁に沿って層厚５０ｎｍの第二の熱酸化層１０７  を形成する。そして、全体にＣＶＤによってシリコン酸化層１０８  を１μｍの厚さに形成して、溝１０６  の中をそのシリコン酸化層１０８  によって充填する。
【０００９】
適当な熱処理を施した後に、図１１（ｄ）  に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）  又はＲＩＥ法によってシリコン窒化層１０３  上のシリコン酸化層１０８  を除去して、そのシリコン酸化層１０８  を溝１０６  の内部とその上にだけ残すようにする。この場合、シリコン窒化層１０３  をＣＭＰストッパ層として機能させる。
【００１０】
その後に、図１２（ａ）  に示すように、リン酸を用いてシリコン窒化層１０３  を除去する。ついで、シリコン基板１０１  上の第一の熱酸化層１０２  をフッ酸によって除去する。
次に、シリコン基板１０１  の表面を熱酸化して全面に第三の熱酸化層（不図示）を形成した後に、シリコン基板１０１  の一部に不純物をイオン注入し、さらに不純物を加熱により活性化してシリコン基板１０１  にウェル（不図示）を形成した後に、第三の熱酸化層をフッ酸で除去する。
【００１１】
その後に、図１２（ｂ）  に示すように、シリコン基板１０１  の素子形成領域の表面を熱酸化してゲート酸化層１０９  を形成した後に、ゲート酸化層１０９  の上にゲート電極１１０  を形成し、ついで、ゲート電極１１０  の両側（紙面に垂直方向）のシリコン基板１０１  にソース、ドレインとなる不純物拡散層１１１  を形成する。
【００１２】
【発明が解決しようとする課題】
ところで、溝１０６  内をシリコン酸化層１０８  で充填し、シリコン窒化層１０３  を除去した後に、上記したようなフッ酸処理を複数回行うと、溝１０６  内に埋設したシリコン酸化層１０８  のうちシリコン基板１０１  から突出した部分がフッ酸によって等方的にエッチングされる。このようにシリコン酸化層１０８  に等方的なエッチングが生じると、溝１０６  に埋め込まれたシリコン酸化層１０８  には図１３（ａ）  に示すような凹部１２１  が形成される。
【００１３】
そのような凹部１２１  は素子形成領域と素子分離領域Ｓの間に形成されるので、その凹部１２１  から溝１０６  の上縁（肩部）の部分が露出してしまう。したがって、その素子分離領域Ｓを跨いで形成されたゲート電極１１０  に電圧が印加されると、図１３（ｂ）  に示すように、その溝１０６  の縁部の肩部に電界Ｅが集中する。
これにより、ゲート電圧が低い状態でも溝１０６  の肩部近傍のシリコン基板１０１  を通してリーク電流が流れやすくなる。即ち、閾値の低い寄生トランジスタが形成されたと等しい状態になり、ＭＯＳトランジスタは図１４に示すような特性となる。
【００１４】
そのトランジスタ特性の測定結果を示すと、ｎ型ＭＯＳトランジスタでは図１５（ａ）  、ｐ型ＭＯＳトランジスタでは図１６（ａ）  のようなトランジスタ特性が得られ、図１４と同じような特徴が表れている。図１５（ａ）  、図１６（ａ）  の特性曲線の変化を求めると、図１５（ｂ）  、図１６（ｂ）  のような変化が表れ、そこに現れる小さなピークは、図１４に示す寄生トランジスタの特性曲線と通常のトランジスタの特性曲線の境界での変化を示している。なお、図１５（ａ）  、図１６（ａ）  のゲート電極の大きさは、ゲート長／ゲート幅を１／１０である。
【００１５】
そのような寄生ＭＯＳトランジスタによって閾値電圧が低下する現象は、ハンプ（ｈｕｍｐ）とよばれる。
そして、寄生トランジスタのリーク電流を低減するために、溝１０６  の肩部にイオン注入を行うことが、Ｂ．  Ｄａｖａｒｉ  ｅｔ  ａｌ．，  ＩＥＤＭ  １９８８  ｐｐ．９２−９５に提案されている。しかし、この方法では、溝１０６  の肩部だけでなくその周辺にまで不純物が拡がるので素子形成領域を狭くしてしまう。
【００１６】
また、その他の方法としては、溝１０６  の肩部を熱酸化して丸めることにより、その部分での電界集中を低減することが、提案されている。しかし、溝１０６  の肩部を丸めるためには、１２００℃近い高温酸化が必要になり、そのような温度では大口径の半導体ウェハが反り易くなる。
その他の方法として、ＣＭＰとＲＩＥのストッパ層として、シリコン窒化層１０３  の代わりに多結晶シリコン層を用い、その多結晶シリコン層をそのままゲート電極として用いる方法が、’９６  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  において発表されている。しかし、この方法ではゲート電極及びゲート酸化層を通してウェル形成用の不純物イオン注入を行う必要があるために、ゲート酸化層がダメージを受ける。しかも、酸化防止マスクをパターニングしてゲート電極を形成することになるために、ＣＭＰとＲＩＥの処理の均一性に従って、ゲート電極の高さも不均一となる。これにより、トランジスタ特性のバラツキが大きくなることが懸念されている。
【００１７】
また、図１２（ａ）  に示すシリコン酸化層１０８  のシリコン基板１０１  から突出したシリコン酸化膜１０８  の側面に絶縁性サイドウォールを形成し、この絶縁性サイドウォールにより凹部１２１  を埋め込む方法が、Ｐｉｅｒｒｅ  Ｃ．  Ｆａｚａｎ  ｅｔ  ａｌ．，  ＩＥＤＭ  １９９３，  ＰＰ．５７−６０  に記載されている。しかし、この方法では、サイドウォールを形成する際に、絶縁層の成長のバラツキと、絶縁層のエッチバックのバラツキを抑えることが必要であり、制御性良くサイドウォールを形成することが難しい。さらに、ゲート酸化層を形成する前に、サイドウォール形成のためのエッチバックを行うために、エッチバック時のイオン照射によってシリコン基板の表面が荒れるのでゲート酸化層への悪影響も懸念される。
【００１８】
本発明の目的は、良好なトランジスタ特性が得られ、半導体ウェハの欠陥を防止することができる半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記した課題は、図１〜図４に例示するように、半導体基板１の上にストッパ層３を形成する工程と、前記ストッパ層３上にマスク層４を形成する工程と、前記マスク層４に第一の開口部６ｂを形成する工程と、前記第一の開口部６ｂを通して前記ストッパ層３をエッチングして第二の開口部６ａを形成し、該第二の開口部６ａにより素子分離領域Ａを確定する工程と、前記第二の開口部６ａを通して前記半導体基板１をエッチングして溝７を形成する工程と、前記溝７の壁面を覆う基板保護層８を形成する工程と、前記基板保護層８により前記基板１を保護しつつ前記ストッパ層３を部分的にエッチングして、前記ストッパ層３の前記第二の開口部６ａの幅を広げる工程と、前記マスク層４をエッチングするとともに、前記基板保護層７を除去する工程と、前記ストッパ層３の上と前記第二の開口部６ａの中と前記溝７の内部に酸化膜９を形成する工程と、前記ストッパ層３よりも上の前記酸化膜９を除去する工程と、前記ストッパ層３を除去する工程と、前記溝７から突出した前記酸化膜９の側部を縮小化する工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００２０】
上記した半導体装置の製造方法において、前記溝７の内部に形成する酸化膜９はシリコン酸化膜であり、前記溝７から突出した前記酸化膜９の側部をフッ酸によって縮小化することを特徴とする。また、上述した半導体装置の製造方法において、前記ストッパ層３の前記第二の開口部６ａを広げる工程における前記第二の開口部６ａの拡張幅は、前記フッ酸によって前記酸化膜９が縮小化される幅よりも広いことを特徴とする。
【００２１】
更に、上述した半導体装置の製造方法において、前記ストッパ層３上の前記酸化膜９の除去は、研磨又は異方性エッチングによって行われることを特徴とする。更に、前記第二の開口部６ａの拡張は、ＣＦ4 、ＣＨＦ3 、ＨＢｒ、Ａｒのガスを任意に組み合わせるドライエッチングか、或いは、リン酸溶液によるウェットエッチングのいずれかによって行われることを特徴とする。
【００２２】
更にまた、上述した半導体装置の製造方法において、前記第二の開口部６ａの拡張の後に前記マスク層９を除去する工程を更に含むことを特徴とする。
更にまた、前記第二の開口部６ａの拡張の後に、前記マスク層４の前記第一の開口部６ｂを前記第二の開口部６ａと同等又はそれ以上に拡張することを特徴とする。
【００２３】
更にまた、上述した半導体装置の製造方法において、前記ストッパ層３は窒化シリコンの成長により形成され、前記マスク層４は酸化シリコンの成長又はレジストの塗布により形成され、前記ストッパ層３の前記第二の開口部６ａの拡張は、酸化シリコン又はレジストに対する前記ストッパ層３の選択エッチングによって行われ、前記酸化膜９は酸化シリコンの成長によって形成されることを特徴とする。
【００２４】
上記した半導体装置の製造方法において、前記ストッパ層の膜厚は、前記溝から突出した前記酸化膜を跨いで形成される電極の膜厚の１．２倍以下であることを特徴とする。
次に、本発明の作用について説明する。
本発明によれば、半導体基板に形成した素子分離用の溝に酸化膜を充填する場合に、溝から上方に突出する酸化膜を溝よりも広くなるように残している。
【００２５】
このため、その後の基板表面で酸化膜を縮小するようなエッチング処理を行っても、溝の中へ向けてのエッチャントの供給が酸化膜の突起によって妨げられることになり、これにより、溝内の酸化膜に凹部が形成されることが防止され、素子分離用溝を跨ぐ電極からの電界が溝の肩で集中しなくなる。
ストッパ層の開口部を拡張するためには、その上に二酸化シリコンのようなマスク層を形成し、そのマスク層と基板の間にストッパ層を挟み、ストッパ層を選択的に横方向に等方エッチングすることによってその開口部が均一に拡張する。その選択的なエッチングは、ウェットであってもドライであってもよく、窒化シリコンからなるストッパ層を使用する場合には、マスク層を酸化シリコンによって形成し、ストッパ層をリン酸によるウェットエッチングか、又はＣＦ４  、ＣＨＦ３、ＨＢｒ  、Ａｒのガスを任意に組み合わせるドライエッチングによって等方的且つ選択的にエッチングする。
【００２６】
なお、溝から露出する半導体基板をエッチングや汚染から保護するために、酸化シリコンのような保護層によって溝内面を覆うのが好ましい。
【００２７】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
図１〜図３は、本発明の半導体装置の製造工程の一実施形態を示す断面図である。
まず、図１（ａ）  に示すような状態になるまでを説明する。
【００２８】
最初に、シリコン基板（半導体基板）１の主面を熱酸化して、その主面上に厚さ１０ｎｍの第一のシリコン酸化層２を形成する。続いて、第一のシリコン酸化層（基板保護層）２の上にシリコン窒化層（ストッパ層）３をＣＶＤにより形成し、さらに、シリコン窒化層３の上に、厚さ１００ｎｍの第二のシリコン酸化層（マスク層）４をＣＶＤにより成長する。シリコン窒化層３の厚さは４０ｎｍ以上であって後述するゲート電極材の膜厚の１．２倍以下が好ましい。その厚さの詳細については、後述する。
【００２９】
その後に、第二のシリコン酸化層４の上にレジスト（マスク層）５を塗布し、これを露光、現像して素子分離領域Ａに窓５ａを形成する。その素子分離領域Ａの窓５ａの幅は、例えば１μｍ以下であり、半導体素子の微細化が進むにつれて０．２μｍ又はそれ以下と小さくなる。
次に、図１（ｂ）  に示すように、窓５ａを通して第二のシリコン酸化層４、シリコン窒化層３をエッチングして窓５ａの下に開口部６ａ，６ｂを形成する。続いて、窓５ａ及び開口部６ａ，６ｂを通してシリコン基板１をエッチングして深さ０．５μｍの溝７を形成する。これらの場合、第一及び第二のシリコン酸化層２，４及びシリコン窒化層３のエッチングガスとしてＣＦ４  とＣＨＦ３とＡｒの混合ガスを用いる。また、シリコン基板１のエッチングガスとしてＨＢｒとＯ２  の混合ガス又はＣｌ２  とＯ２  の混合ガスを用い、これにより溝７の側面が傾斜し、その傾斜により溝７の肩部（上縁部）にかかる電界集中を緩和させる。第二のシリコン酸化層４は、例えば７５０〜８００℃の温度で形成する。
【００３０】
次に、レジスト５を溶剤により除去した後に、図１（ｃ）  に示すように、シリコン基板１の溝７の内壁面を熱酸化して厚さ５ｎｍの第三のシリコン酸化層（基板保護層）８を成長し、これにより溝７の内面を第三のシリコン酸化層８で覆う。  続いて、図２（ａ）  に示すように、第一のシリコン酸化層２と第二のシリコン酸化層４に挟まれたシリコン窒化層３を開口部６ａ，６ｂを通して約１４０℃の熱リン酸でサイドエッチングして、シリコン窒化層３の開口部６ａを５０ｎｍ程度広げる。この場合、第一及び第二のシリコン酸化層２，４は熱リン酸によって殆どエッチングされないので、開口部６ｂでは、第二のシリコン酸化層４がシリコン窒化層３からオーバーハングした状態になり、しかも、溝７から露出するシリコン基板１の面は第三のシリコン酸化層８によって熱リン酸から保護される。
【００３１】
シリコン窒化層３のエッチングは、熱リン酸によるウェットエッチングの他にＣＦ４  、ＣＨＦ３、ＨＢｒ  、Ａｒのガスを任意に選択したドライエッチングでもよい。
この後に、図２（ｂ）  に示すように、希釈フッ酸液によって第一、第二及び第三のシリコン酸化層２，４，８をエッチングして、開口部６ａ，６ｂから露出した第一及び第二のシリコン酸化層２，４を除去するとともに、第三のシリコン酸化層８のうちシリコン窒化層３に対するオーバーハング部分を除去する。第三のシリコン酸化層８の横方向のエッチング量は５０ｎｍ以上にする。この場合、第二のシリコン酸化層４ではその等方エッチングにより開口部６ｂがシリコン窒化層３の開口部６ａよりも拡がるとともに、第二のシリコン酸化層４での縁の角が取れてなだらかになる。
【００３２】
次に、図２（ｃ）  に示すように、第四のシリコン酸化層９をＣＶＤにより０．６〜１μｍ程度の厚さに成長して、第四のシリコン酸化層９によってシリコン窒化層３及び第三のシリコン酸化層４を覆うとともに溝７の中を埋め込むようにする。そのＣＶＤの際にはＳｉＨ４と酸素の混合ガスか、或いはＴＥＯＳとオゾンの混合ガスを使用する。第四のシリコン酸化層９の成長の後に、約１０００℃のアニールによって第四のシリコン酸化層９の層内を緻密化する。
【００３３】
続いて、第四のシリコン酸化層９及び第三のシリコン酸化層４をＣＭＰにより研磨することにより、シリコン窒化層３の上の第三及び第四のシリコン酸化層４，９を除去する。
その研磨は、回転する上下の定盤（不図示）の間にシリコン基板１を挟んで行われる。上下の定盤の回転速度をそれぞれ２０ｒｐｍ  、上下の定盤間の圧力を５ＰＳＩ、バックプレッシャーを５ＰＳＩとし、研磨剤としてコロイダルシリカを主成分としたスラリー、又は、酸化セリウム系スラリーを用いる。このような条件ではシリコン窒化層３のエッチングレートが小さくてこれが研磨の終点となり、この研磨を終えた状態では第四のシリコン酸化層９がシリコン窒化層３の開口部６ａと溝７の中にのみ残ることになる。
【００３４】
次に、熱リン酸溶液によってシリコン窒化層３を除去すると、図３（ａ）  に示すように、溝７を埋め込んでいる第四のシリコン酸化層９の一部がシリコン基板１上に突起９ａとし現れ、その突起７ａは素子分離領域Ａから素子形成領域Ｂにはみ出た状態になる。
この後に、シリコン基板１上に残った第一のシリコン酸化層２を希釈フッ酸によって除去し、さらに、シリコン基板１の表面を熱酸化して犠牲酸化層（不図示）を成長し、シリコン基板１にイオン注入により一導電型のウェル１０を形成した後に、犠牲酸化層を希釈フッ酸によって除去する。
【００３５】
そのような２回のフッ酸処理によって第四のシリコン酸化層９の突起９ａは、図３（ｂ）  に示すように、縮小化して素子形成領域Ｂへのはみ出し量αが小さくなるか、或いははみ出し部分がなくなるとともに、突起９ａの肩部が丸くなる。
これにより、溝７の中のシリコン酸化層９にはエッチャントが供給されないので、溝７の中とその上に存在するシリコン酸化層９には従来のような凹部が形成されることはない。
【００３６】
なお、突起９ａの素子形成領域Ｂへのはみ出し量αは、図２（ａ）  に示すシリコン窒化層３の側方へのエッチング量と、フッ酸による突起９ａの縮小量を予め調査しておき、犠牲酸化層除去の後で突起９ａの外縁が溝７の上縁と一致するか、或いは数ｎｍ以下と僅かに素子形成領域Ｂにはみ出るように調整する。その調整は、制御性よく行える。
【００３７】
これにより、溝７内に埋め込まれた第四のシリコン酸化層９によって素子分離構造が完成する。
次に、図３（ｃ）  に示すように、シリコン基板１の表面を熱酸化して層厚５ｎｍのゲート酸化層（ゲート絶縁膜）１１を形成し、ついで、素子形成領域Ｂから素子分離領域Ａにかけてゲート電極１２を形成した後に、シリコン基板１内の不純物と反対導電型の不純物をゲート電極１２の両側にイオン注入してソース、ドレインとなる不純物拡散層１３，１４を形成する。これにより図４に示すＭＯＳトランジスタの形成工程が終了する。
【００３８】
不純物拡散層１３，１４を形成するためにシリコン基板１にイオン注入される不純物として、ウェル１０がｎ型の場合にはｐ型不純物（ホウ素等）であり、又はウェル１０がｐ型の場合にはｎ型不純物（燐、砒素等）である。
以上のような工程により形成したｎ型ＭＯＳトランジスタのトランジスタ特性を測定したところ、図５（ａ）  のような結果が得られ、寄生ＭＯＳトランジスタの存在が確認されなかった。即ち、図５（ｂ）  に示すように、トランジスタ特性曲線には変化の顕著さを示すピークが存在せず、閾値電圧の低下は殆ど見られなかった。同様に、ｐ型ＭＯＳトランジスタのトランジスタ特性を調べたところ図６（ａ）  のような結果が得られ、そのトランジスタ特性曲線の変化は図６（ｂ）  のようになって寄生容量の存在が確認されなかった。なお、図５（ａ）  、図６（ａ）  のゲート電極１２の大きさは、ゲート長／ゲート幅を１／１０である。
【００３９】
また、逆狭チャネル効果を調べたところ、図７に示すような結果が得られた。即ち、上記した実施形態の製造工程によって形成したＭＯＳトランジスタのうちゲート電極の幅（即ちチャネル長方向と直行する方向のゲート電極の長さ）を変えて閾値電圧（Ｖｔｈ）の変化を調べたところ図７の三角プロットに示すように、ゲート幅の変化に対して閾値電圧に殆ど変化が見られなかった。この場合、突起９ａのフッ酸処理の時間を１１分として突起９ａの側部を溝７の上縁とほぼ一致するようにした。
【００４０】
これに対して、従来方法による図１３（ｂ）  に示すような構造のＭＯＳトランジスタのゲート幅の変化に対する閾値電圧（Ｖｔｈ）の変化を調べたところ、図７の黒丸プロットに示すように、ゲート幅が小さくなるにつれて閾値電圧も小さくなることがわかった。これは、寄生容量のトランジスタ特性に占める影響が大きくなるからである。
【００４１】
ところで、トランジスタが形成される領域（活性領域ともいう）の幅が狭くなるにつれて、図２（ａ）  に示すようなシリコン窒化層３をサイドエッチングする場合のサイドエッチングの許容量Ｌが重要になり、それは次のようにして決定される。
ゲート酸化層１１の形成前には、熱酸化膜を２０ｎｍエッチングする程度のフッ酸処理がなされる。また、アニールを経た溝７内の第四のシリコン酸化層９の膜質は、熱酸化膜とほぼ同じになる。
【００４２】
したがって、そのようなフッ酸処理により突起９ａの幅が溝７よりも狭小になることを防止する必要がある。その極小化を防止するためには、シリコン窒化層３の開口部６ａの両側の幅をそれぞれ溝６ａよりも２０ｎｍ以上ずつ広げて突起９ａの幅を予め広く確保しておく必要がある。他方、ＭＯＳトランジスタが形成される活性領域の幅を狭くし、且つ開口部６ａの幅を広げすぎると、図８に示すように、シリコン窒化層３の幅が細くなりすぎて第二のシリコン酸化層４がリフトオフすることがあるのでこれを防止する必要がある。現在のところ、横方向のエッチング量が最小の活性領域の幅の４５％であれば、第二のシリコン酸化層４がリフトオフしない。例えば、最小の活性領域の幅Ｗ１  が２００ｎｍの場合には、開口部６ａを通したシリコン窒化層３のサイドエッチング量Ｌ１  の最大許容値は９０ｎｍである。
【００４３】
サイドエッチング量としては、最小の活性領域幅Ｗ１  が２００ｎｍの場合にはシリコン窒化層３のサイドエッチング量は２０〜９０ｎｍであり、また、最小の活性領域幅が１８０ｎｍの場合には２０〜８１ｎｍである。
次に、突起９ａの高さを決めるシリコン窒化層３の厚さについて説明する。
図３（ａ）  に示すように、シリコン窒化層３の膜厚によって規定される突起９ａの高さｈが低すぎると、図９に示すように、溝７の上縁（肩）とその近傍に形成される寄生ＭＯＳトランジスタＴｒ１が容易にＯＮしてしまう。その寄生ＭＯＳトランジスタＴｒ１はハンプを生じさせる原因になる。なお、図９において符号Ｔｒ０は、本来のＭＯＳトランジスタを示している。
【００４４】
電源電圧が１．８Ｖの場合に、寄生ＭＯＳトランジスタＴｒ１がＯＮしないための突起９ａの高さｈの低い法の限界は約４０ｎｍである。その閾値Ｖｔｈは次の式で決定される。
Ｖｔｈ＝Ｖｆｂ＋２φＦ＋√（２εｓｉ・ｑ・ＮＡ・２φＦ）×１／Ｃ０ｘ        （１）
ただし、Ｖｆｂはフラットバンド電圧、φＦはフェルミポテンシャル、εｓｉはシリコンの誘電率、ｑは電気素量（単位はＣ）、ＮＡは基板不純物濃度である。また、Ｃ０ｘは、Ｃ０ｘ＝εｏｘ／ｄで示される。ただし、εｏｘは酸化シリコンの誘電率、ｄはゲート酸化層の厚さであって単位はｃｍである。さらに次の関係がある。
【００４５】
εｓｉ＝１１．７ε０  
εｏｘ＝３．９ε０  
φＦ＝ｋ・Ｔ・Ｉｎ（ＮＡ／ｎｉ）
ここで、ε０  （真空誘電率）＝８．８５４×１０−１４  （Ｆ／ｃｍ）、ｋ＝８．６２×１０−５、ｎｉ＝１．４５×１０１０、ｋ＝８．６２×１０−５、ｑ＝１．６×１０−１９  Ｃである。また、Ｔ（絶対温度）＝３００Ｋ、Ｖｆｂ＝１．０５４Ｖ、ｄ＝４０×１０−７ｃｍとすると、式（１）のＶｔｈは次のようなる。
【００４６】
Ｖｔｈ＝１．７５６ｋｇ−１・ｍ−２・ｓｅｃ２・ｃｏｕｌ・ｖｏｌｔ
閾値Ｖｔｈは、Ｃ０ｘ以外は全て基板側で決まる定数であり、その影響力から考えて突起９ａの基板からの突出量が小さい場合には、閾値電圧の深い（小さい）寄生容量ＭＯＳトランジスタＴｒ１ができてしまう。上記した条件では、突出量が４０ｎｍで寄生ＭＯＳトランジスタＴｒ１の閾値が１．８Ｖとなるので、窒化シリコン層３の膜厚は４０ｎｍ以上が好ましいといえる。これに対して、突出量の上限がどこまで許容されるかということについては、寄生ＭＯＳトランジスタＴｒ１の空乏化率又はゲート電極の厚さによって決定される。
【００４７】
例えば、突起９ａの突出量が大きすぎると、ゲート電極１２を形成する際に、シリコン基板１の活性領域に凹部が形成される。即ち、ゲート電極１２を形成するためには、図１０（ａ）  に示すように、突起９ａを覆うようにして不純物がドープされた多結晶シリコン層１２ａを形成し、ついで、その多結晶シリコン層１２ａをパターニングすることになる。しかし、ゲート電極１２のパターンを構成しない多結晶シリコン層１２ａのうち、図１０（ｂ）  のように突起９ａの側面に残る部分を完全に除去するためには、突起９ａの高さのうち多結晶シリコン膜１２ａの膜厚を引いた残りの量を除去するためのオーバエッチング時間が必要となる。このオーバエッチングによれば、ゲート電極１２の側方のゲート酸化層１１も同時にエッチングされるので、その後に生じるであろうシリコン基板１のエッチングを防止する必要がある。このためには、ゲート電極１２となる多結晶シリコン膜１２ａの１．２倍程度の突起９ａの高さｈが妥当となる。例えば、ゲート電極１２の膜厚を２００ｎｍとする場合の突起９ａの高さｈの上限は２４００ｎｍ、ゲート電極の膜厚を１８０ｎｍとする場合の突起９ａの高さｈの上限は２１６ｎｍとなるのが妥当である。
【００４８】
なお、上記した素子分離構造を構成する第四のシリコン酸化層９をシリコン窒化層３の上から除去する際に、ＣＭＰを用いたがＣＦ４  とＣＨＦ３の混合ガスを使用するＲＩＥを適用してもよい。
また、シリコン窒化層３の上の第三のシリコン酸化層４は、シリコン基板１をエッチングして溝７を形成する際のマスクとして用いるものであるが、レジスト層で代用してもよく、この場合シリコン窒化層３上の第三のシリコン酸化層４の成長は省略してもよい。
【００４９】
さらに、第四のシリコン酸化層９を形成する前に、溝の内周面に沿って図２（ｂ）  に示すように第五のシリコン酸化層（基板保護層）２０を形成しておいてもよい。
【００５０】
【発明の効果】
以上述べたように本発明によれば、半導体基板に形成した素子分離用の溝に酸化膜を充填する際に、半導体基板から突出してはみ出る酸化膜の範囲をストップ層の開口部の拡張によって溝よりも広く画定したので、その後の基板表面で酸化膜を縮小するようなエッチング処理を行っても、溝の中へ向けたエッチャントの供給が抑制されることになり、これにより、溝の中とその上に存在する酸化膜に凹部が形成されることを防止でき、素子分離領域に形成される電極からの電界が溝の肩で集中することを防止できる。
【図面の簡単な説明】
【図１】図１（ａ）  〜（ｃ）  は、本発明の半導体装置の製造工程の一実施形態を示す断面図（その１）である。
【図２】図２（ａ）  〜（ｃ）  は、本発明の半導体装置の製造工程の一実施形態を示す断面図（その２）である。
【図３】図３（ａ）  〜（ｃ）  は、本発明の半導体装置製造工程の一実施形態を示す断面図（その３）である。
【図４】図４は、本発明の半導体装置の製造工程の一実施形態を経て形成されたＭＯＳトランジスタを示す断面図である。
【図５】図５（ａ）  は、本発明の一実施形態によって形成したｎ型ＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示すトランジスタ特性図であり、図５（ｂ）  は図５（ａ）  のゲート電圧に対するｌｏｇ  ＩＤの変化を示す図である。
【図６】図６（ａ）  は、本発明の一実施形態によって形成したｐ型ＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示すトランジスタ特性図であり、図６（ｂ）  は図６（ａ）  のゲート電圧に対するｌｏｇ  ＩＤの変化を示す図である。
【図７】図７は、本発明の一実施形態により形成されたＭＯＳトランジスタと従来工程により形成されたＭＯＳトランジスタのそれぞれの逆狭チャネル効果を示す特性図である。
【図８】図８は、本発明の一実施形態でマスクとして使用するシリコン窒化層のサイドエッチングの最適化を説明するための断面図である。
【図９】図９は、本発明の一実施形態で素子領域に形成されるＭＯＳトランジスタと、素子分離領域の溝の上縁に形成される寄生トランジスタの断面とこれに対応するトランジスタの等価回路図である。
【図１０】図１０（ａ），（ｂ）  は、素子分離領域の溝の中と上に形成されるシリコン酸化膜の突起の高さとゲート電極を構成する多結晶シリコン膜の厚さとの関係を示す断面図である。
【図１１】図１１（ａ）  〜（ｄ）  は、従来の半導体装置の製造工程の一例を示す断面図（その１）である。
【図１２】図１２（ａ），（ｂ）  は、従来の半導体装置の製造工程の一例を示す断面図（その２）である。
【図１３】図１３（ａ），（ｂ）  は、従来の半導体装置の製造工程の素子分離の酸化膜に形成される欠陥を示す断面図である。
【図１４】図１４は、図１３（ｂ）  に示したＭＯＳトランジスタのトランジスタ特性図である。
【図１５】図１５（ａ）  は、従来工程によって形成したｎ型ＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示すトランジスタ特性図であり、図１５（ｂ）  は図１５（ａ）  のゲート電圧に対するｌｏｇ  ＩＤの変化を示す図である。
【図１６】図１６（ａ）  は、従来工程によって形成したｐ型ＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示すトランジスタ特性図であり、図１６（ｂ）  は図１６（ａ）  のゲート電圧に対するｌｏｇ  ＩＤの変化を示す図である。
【符号の説明】
１…シリコン基板（半導体基板）、２…第一のシリコン酸化層、３…シリコン窒化層（ストップ層）、４…第二のシリコン酸化層、５…レジスト、６ａ，６ｂ…開口部、７…溝、８…第三のシリコン酸化層、９…第四のシリコン酸化層、９ａ…突起、１０…ウェル、１１…ゲート酸化膜、１２…ゲート電極、１３、１４…不純物拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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