(57)【特許請求の範囲】
【請求項１】
電気的にデータの書換えが可能な半導体記憶装置であって、各々が、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含み、前記ビット線の延在する方向に配列された複数のメモリアレイブロック、
あるメモリアレイブロックの偶数番のビット線対と、そのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対とに共通に設けられたローカル信号入出力線対、
前記複数のメモリアレイブロックに共通に設けられたグローバル信号入出力線対、
外部から与えられるアドレス信号に従って、前記複数のメモリアレイブロックのうちのいずれかのメモリアレイブロックと、そのメモリアレイブロックに属するいずれかのメモリセルとを選択する選択回路、
前記選択回路によって選択されたメモリセルに対応するビット線対を対応のローカル信号入出力線対の一端に接続する接続手段、
前記接続手段によって前記ローカル信号入出力線対の一端に接続されたビット線対が前記あるメモリアレイブロックの偶数番のビット線対であるかそのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対であるかに応じて、前記ローカル信号入出力線対の他端を逆相または正相で前記グローバル信号入出力線対の一端に接続する切換手段、および
前記グローバル信号入出力線対の他端と外部との間でデータ信号の入出力を行なうためのデータ入出力回路を備える、半導体記憶装置。
【請求項２】
前記複数のメモリアレイブロックの各々は８×Ｎ（Ｎは正の整数である）本のビット線を含み、８ｎ＋１（ｎは０からＮ−１の整数である）番と８ｎ＋３番のビット線、８ｎ＋２番と８ｎ＋４番のビット線、８ｎ＋７番と８ｎ＋５番のビット線および８ｎ＋８番と８ｎ＋６番のビット線の各々が前記ビット線対を構成する、請求項１に記載の半導体記憶装置。
【請求項３】
前記切換手段は、
前記アドレス信号に含まれる前記あるメモリアレイブロックを選択するためのブロック選択信号と偶数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第１の信号を出力する第１の論理回路と、
前記第１の論理回路から前記第１の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を逆相で前記グローバル信号入出力線対の一端に接続する第１の接続手段と、
前記アドレス信号に含まれる前記あるメモリアレイブロックの一方方向に隣接するメモリアレイブロックを選択するためのブロック選択信号と奇数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第２の信号を出力する第２の論理回路と、
前記第２の論理回路から前記第２の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を正相で前記グローバル信号入出力線対の一端に接続する第２の接続手段とを含む、請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、電気的にデータの書換えが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
図８は従来の４Ｍビットのダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）の構成を示す回路ブロック図である。図８を参照して、このＤＲＡＭは、制御信号入力端子５０〜５３、データ信号入出力端子群５４、アドレス信号入力端子群５５を備える。また、このＤＲＡＭは、クロック発生回路５６、データ入力バッファ５７、データ出力バッファ５８、アドレスバッファ５９、コラムデコーダ６０、プリデコーダ６１、ロウデコーダ６２および１Ｍビットのメモリマット６３を備える。コラムデコーダ６０、ロウデコーダ６２およびメモリマット６３は４つのデータ信号入出力端子ＤＱ１〜ＤＱ４に対応して４組設けられる。
【０００３】
クロック発生回路５６は、制御信号入力端子５０，５１を介して外部から与えられた信号／ＣＡＳ，／ＲＡＳに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。データ入力バッファ５７は、制御信号入力端子５２を介して外部から与えられた信号／ＷＥに応答して、データ信号入出力端子群５４から入力されたデータをグローバル信号入出力線対ＧＩＯ，／ＧＩＯを介してメモリマット６３に与える。
【０００４】
データ出力バッファ５８は、制御信号入力端子５３を介して外部から与えられた信号／ＯＥに応答して、メモリマット６３から読出されたデータをデータ信号入出力端子群５４に与える。
【０００５】
アドレスバッファ５９は、アドレス信号入力端子群５５を介して外部から与えられたアドレス信号Ａ０〜Ａ９に応答して、コラムデコーダ６０にコラムアドレス信号ＣＡ０〜ＣＡ９，／ＣＡ０〜／ＣＡ９を与え、メモリマット６３にコラムアドレス信号／ＣＡ０，ＣＡ０を与え、プリデコーダ６１にロウアドレス信号ＲＡ０〜ＲＡ９，／ＲＡ０〜／ＲＡ９を与える。
【０００６】
コラムデコーダ６０は、アドレスバッファ５９から与えられたコラムアドレス信号ＣＡ１〜ＣＡ９，／ＣＡ１〜／ＣＡ９に応答して、メモリマット６３の５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１のうちの１本を選択する。
【０００７】
プリデコーダ６１は、アドレスバッファ５９から与えられたロウアドレス信号ＲＡ０〜ＲＡ９，／ＲＡ０〜／ＲＡ９と、クロック発生回路５６から与えられた活性化信号ＸＡＤＥとに応答して、ロウデコーダ６２にプリデコード信号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７を与えるともに、メモリマット６３にプリデコード信号ＡＸＤ０〜ＡＸＤ７を与える。
【０００８】
プリデコーダ６１は、図９〜図１２に示すように、２４個のＡＮＤゲート６１ａ〜６１ｘを含む。各ＡＮＤゲート６１ａ〜６１ｘは、直列接続されたＮＡＮＤゲートおよびインバータを含む。ロウアドレス信号ＲＡ０，ＲＡ１，／ＲＡ０，／ＲＡ１のうちのいずれか２つの信号と活性化信号ＸＡＤＥとが「Ｈ」レベルになったときプリデコード信号ＡＸＡ０〜ＡＸＡ３のうちのいずれか１つの信号が活性化レベルである「Ｈ」レベルとなる。ロウアドレス信号ＲＡ２，ＲＡ３，／ＲＡ２，／ＲＡ３のうちのいずれか２つの信号が「Ｈ」レベルとなったときプリデコード信号ＡＸＢ０〜ＡＸＢ３のうちのいずれか１つの信号が活性化レベルである「Ｈ」レベルとなる。ロウアドレス信号ＲＡ４，ＲＡ５，ＲＡ６，／ＲＡ４，／ＲＡ５，／ＲＡ６のうちのいずれか３つの信号が「Ｈ」レベルになったときプリデコード信号ＡＸＣ０〜ＡＸＣ７のうちのいずれか１つの信号が活性化レベルである「Ｈ」レベルとなる。ロウアドレス信号ＲＡ７，ＲＡ８，ＲＡ９，／ＲＡ７，／ＲＡ８，／ＲＡ９のうちのいずれか３つの信号が「Ｈ」レベルになったときプリデコード信号ＡＸＤ０〜ＡＸＤ７のうちのいずれか１つの信号が活性化レベルである「Ｈ」レベルとなる。
【０００９】
ロウデコーダ６２は、プリデコーダ６１から与えられたプリデコード信号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７に応答して、メモリマット６３の１０２４本のワード線ＷＬ０〜ＷＬ１０２３のうちの１本を選択する。
【００１０】
メモリマット６３は、アドレスバッファ５９から与えられたコラムアドレス信号ＣＡ０，／ＣＡ０と、プリデコーダ６１から与えられたプリデコード信号ＡＸＤ０〜ＡＸＤ７と、クロック発生回路５６から与えられた信号Ｓ０，／ＩＯＥＱとに応答して、コラムデコード６０およびロウデコーダ６２によって選択されたメモリセルをグローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続する。
【００１１】
図１３は図８に示したＤＲＡＭのチップレイアウトを示す図である。図１３において、４つのメモリマット６３は、それぞれ長方形のチップの４隅に設けられる。４つのロウデコーダ６２は、それぞれ４つのメモリマット６３の長辺に沿って設けられる。４つのコラムデコード６０は、それぞれ４つのメモリマット６３の短辺に沿って設けられる。チップの中央部の周辺回路領域６４には、図８に示したクロック発生回路５６などが設けられる。
【００１２】
図１４は図８および図１３に示したメモリマット６３の構成を示す回路ブロック図である。図１４を参照して、メモリマット６３は、９つのセンスアンプ領域ＳＡ０〜ＳＡ８と、それらの間に設けられた８つのメモリアレイ領域ＭＡ０〜ＭＡ７と、センスアンプ領域ＳＡ０〜ＳＡ８およびメモリアレイ領域ＭＡ０  〜ＭＡ７を横切るように配置されたグローバル信号入出力線対ＧＩＯ，／ＧＩＯとを含む。
【００１３】
メモリアレイ領域ＭＡ０，ＭＡ２，ＭＡ４，ＭＡ６には、それぞれ８つのメモリアレイブロックＭＫが設けられる。メモリアレイ領域ＭＡ１，ＭＡ３，ＭＡ５，ＭＡ７には、それぞれ８つのメモリアレイブロック／ＭＫが設けられる。
【００１４】
図１５は図１４に示したメモリアレイブロックＭＫの構成を示す一部省略した回路ブロック図である。図１５を参照して、このメモリアレイブロックＭＫは、いわゆる交互可変型セル配置構造をしており、１２８本のワード線ＷＬ０〜ＷＬ１２７と、２５６本のビット線ＢＬ０，／ＢＬ０〜／ＢＬ６３，ＢＬ６３；ＢＬ０′，／ＢＬ０′〜／ＢＬ６３′，ＢＬ６３′と、２本のワード線ＷＬと１本のビット線ＢＬとの交差部に周期的に配置されたメモリセル対ＭＣＰとを含む。
【００１５】
メモリセル対ＭＣＰは、図１６に示すように、２本のワード線ＷＬのうちの一方のワード線ＷＬとビット線ＢＬに接続されたメモリセルＭＣと、他方のワード線ＷＬとビット線ＢＬに接続されたメモリセルＭＣとを含む。メモリセルＭＣは、アクセス用のトランジスタＱと情報記憶用のキャパシタＣとを含む。
【００１６】
８ｎ＋１（ｎは０から３１までの整数である）番と８ｎ＋３番のビット線、８ｎ＋２番と８ｎ＋４番のビット線、８ｎ＋７番と８ｎ＋５番のビット線および８ｎ＋８番と８ｎ＋６番のビット線の各々がビット線対を構成している。
【００１７】
１番目のビット線ＢＬ０と、４ｍ＋１（ｍは０から３１までの整数である）番および４ｍ＋２番のワード線ＷＬ０，ＷＬ１；…との交差部の各々にメモリセル対ＭＣＰが配置される。２番目のビット線ＢＬ０′と、４ｍ＋２番および４ｍ＋３番のワード線ＷＬ１，ＷＬ２；…との交差部の各々にメモリセル対ＭＣＰが配置される。３番目のビット線／ＢＬ０と、４ｍ＋３番および４ｍ＋４番のワード線ＷＬ２，ＷＬ３；…との交差部の各々にメモリセル対ＭＣＰが配置される。４番目のビット線／ＢＬ０と、４ｍ＋１番および４ｍ＋４番のワード線ＷＬ０，ＷＬ３；…との交差部の各々にメモリセル対ＭＣＰが配置される。以下、同じ周期でメモリセル対ＭＣＰが１本のビット線ＢＬと２本のワード線ＷＬの交差部に配置される。
【００１８】
奇数番のビット線ＢＬ，／ＢＬはメモリアレイブロックＭＫの上端に設けられたアレイ選択ゲートＳＡＧに接続され、偶数番のビット線ＢＬ′，／ＢＬ′はメモリアレイブロックＭＫの下端に設けられたアレイ選択ゲートＳＡＧ′に接続される。アレイ選択ゲートＳＡＧ，ＳＡＧ′は、それぞれアレイ選択信号Ｓ１，Ｓ１′によって制御される。アレイ選択ゲートＳＡＧ，ＳＡＧ′は、通常時（スタンバイ時）は閉じられており、メモリアレイブロックＭＫが選択されたときは、メモリアレイブロックＭＫのビット線延在方向に隣接するメモリアレイブロック／ＭＫのアレイ選択ゲートＳＡＧまたはＳＡＧ′が開放される。
【００１９】
なお、ダミーワード線ＤＷＬ０，ＤＷＬ１と、ダミービット線ＤＢＬ０，ＤＢＬ１は、製造時の歩留りの向上のために設けられているものであり、データの書込および読出には使用されない。
【００２０】
メモリアレイブロック／ＭＫは、図１７に示すように、図１５で示したメモリアレイブロックＭＫをミラー反転した構成になっている。
【００２１】
また、センスアンプ領域ＳＡ０〜ＳＡ８の各々には、８つのセンスアンプブロックＳＫと、８つのセンスアンプブロックＳＫによって共用されるローカル信号入出力線対ＬＩＯ，／ＬＩＯと、センスアンプブロック制御回路７１と、ＩＯ線制御回路７２または７２′と、メモリアレイ制御回路７３とが設けられる。
【００２２】
センスアンプ領域ＳＡ０のセンスアンプブロックＳＫは、メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫの奇数番のビット線対ＢＬＰに接続される。センスアンプ領域ＳＡ１のセンスアンプブロックＳＫは、メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫとメモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫの偶数番のビット線対ＢＬＰ′に接続される。センスアンプ領域ＳＡ２のセンスアンプブロックＳＫは、メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫとメモリアレイ領域ＭＡ２のメモリアレイブロックＭＫの奇数番のビット線対ＢＬＰに接続される。以下、同様である。
【００２３】
センスアンプ領域ＳＡ１のコラム選択線ＣＳＬ０〜ＣＳＬ６３に対応するセンスアンプブロックＳＫは、図１８に示すように、６４個のビット線制御回路７４．０〜７４．６３と、ＩＯ線プリチャージ回７５とを含む。ビット線制御回路７４．０〜７４．６３は、それぞれメモリアレイ領域ＭＡ０のメモリアレイブロックＭＫとメモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫとの偶数番のビット線対ＢＬ０′，／ＢＬ０′；／ＢＬ１′，ＢＬ１′；…；／ＢＬ６３′，ＢＬ６３′によって共用される。また、ビット線制御回路７４．０〜７４．６３は、それぞれコラム選択線ＣＳＬ０〜ＣＳＬ６３に接続される。他のコラム選択線ＣＳＬ６４〜ＣＳＬ１２７；…；ＣＳＬ４４８〜ＣＳＬ５１１に対応するセンスアンプブロックＳＫも同様である。
【００２４】
ビット線制御回路７４．０は、図１９に示すように、Ｎチャネルセンスアンプ８０、Ｐチャネルセンスアンプ８１、ビット線イコライズ回路８２およびコラム選択ゲート８３を含む。
【００２５】
Ｎチャネルセンスアンプ８０は、ノード８４とＳ２Ｎの間に接続されるＮチャネルＭＯＳトランジスタ８６と、ノード８５とＳ２Ｎの間に接続されるＮチャネルＭＯＳトランジスタ８７と、ノードＳ２Ｎと接地電位ライン１０２の間に接続されるＮチャネルＭＯＳトランジスタ８８とを含む。ＮチャネルＭＯＳトランジスタ８６のゲートはノード８５に接続され、ＮチャネルＭＯＳトランジスタ８７のゲートはノード８４に接続される。ＮチャネルＭＯＳトランジスタ８８のゲートは活性化信号Ｓ０Ｎを受ける。
【００２６】
Ｐチャネルセンスアンプ８１は、ノード８４とＳ２Ｐの間に接続されるＰチャネルＭＯＳトランジスタ８９と、ノード８５とＳ２Ｐの間に接続されるＰチャネルＭＯＳトランジスタ９０と、ノードＳ２Ｐと電源電位ライン１００の間に接続されるＰチャネルＭＯＳトランジスタ９１とを含む。ＰチャネルＭＯＳトランジスタ８９のゲートはノード８５に接続され、ＰチャネルＭＯＳトランジスタ９０のゲートはノード８４に接続される。ＰチャネルＭＯＳトランジスタ９１のゲートは活性化信号／Ｓ０Ｐを受ける。
【００２７】
ビット線イコライズ回路８２は、ノード８４とプリチャージ電位ライン１０１の間に接続されたＮチャネルＭＯＳトランジスタ９２と、ノード８５とプリチャージ電位ライン１０１の間に接続されたＮチャネルＭＯＳトランジスタ９３と、ノード８４と８５の間に接続されたＮチャネルＭＯＳトランジスタ９４を含む。ＮチャネルＭＯＳトランジスタ９２〜９４のゲートは、ともにビット線イコライズ信号ＢＬＥＱを受ける。プリチャージ電位ライン１０１には、プリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）が印加される。
【００２８】
コラム選択ゲート８３はＮチャネルＭＯＳトランジスタ９５，９６を含む。ＮチャネルＭＯＳトランジスタ９５はノード８４とローカル信号入出力線ＬＩＯ１の間に接続され、ＮチャネルＭＯＳトランジスタ９６はノード８５とローカル信号入出力線／ＬＩＯ１の間に接続される。ＮチャネルＭＯＳトランジスタ９５，９６のゲートは、ともにコラム選択線ＣＳＬ０に接続される。
【００２９】
ノード８４はメモリアレイ領域ＭＡ０とＭＡ１のビット線ＢＬ０′に接続され、ノード８５はメモリアレイ領域ＭＡ０とＭＡ１のビット線／ＢＬ０′に接続される。他の奇数番のビット線制御回路７４．０，７４．２，…，７４．６２も同様である。
【００３０】
図２０はビット線制御回路７４．１の構成を示す回路図である。ビット線制御回路７４．１の回路構成は図１９で示したビット線制御回路７４．０と同様であるが、コラム選択ゲート８３およびノード８４，８５の接続先が異なる。すなわち、コラム選択ゲート８３のＮチャネルＭＯＳトランジスタ９５はノード８４とローカル信号入出力線／ＬＩＯ１の間に接続され、ＮチャネルＭＯＳトランジスタ９６はノード８５とローカル信号入出力線ＬＩＯ１の間に接続され、ＮチャネルＭＯＳトランジスタ９５，９６のゲートは、ともにコラム選択線ＣＳＬ１に接続される。ノード８４はメモリアレイ領域ＭＡ０とＭＡ１のビット線／ＢＬ１′に接続され、ノード８５はメモリアレイ領域ＭＡ０とＭＡ１のビット線ＢＬ１′に接続される。他の偶数番のビット線制御回路７４．１，７４．３，…，７４．６３も同様である。
【００３１】
ＩＯ線プリチャージ回路７５は、各ビット線制御回路７４．０〜７４．６３のＮチャネルセンスアンプ８０のノードＳ２Ｎとローカル信号入出力線ＬＩＯ１との間に直列接続されたＮチャネルＭＯＳトランジスタ７６，７７と、各ビット線制御回路７４．０〜７４．６３のＰチャネルセンスアンプ８１のノードＳ２Ｐとローカル信号入出力線／ＬＩＯ１の間に直列接続されたＰチャネルＭＯＳトランジスタ７８およびＮチャネルＭＯＳトランジスタ７９とを含む。ＮチャネルＭＯＳトランジスタ７６，７７，７９のゲートはビット線イコライズ信号ＢＬＥＱを受ける。ＰチャネルＭＯＳトランジスタ７８のゲートはビット線イコライズ信号の反転信号／ＢＬＥＱを受ける。ＭＯＳトランジスタ７６と７７の接続ノードおよびＭＯＳトランジスタ７８と７９の接続ノードは、ともにプリチャージ電位ライン１０１に接続される。
【００３２】
図２１はセンスアンプ領域ＳＡ１のセンスアンプブロック制御回路７１の構成を示す回路図である。図２１を参照して、このセンスアンプブロック制御回路７１は、ＮＯＲゲート１００、ＮＡＮＤゲート１０１，１０２およびインバータ１０３〜１１１を含む。ＮＯＲゲート１００は、プリデコード信号ＡＸＤ０，ＡＸＤ１を受け、ＮＡＮＤゲート１０１，１０２の一方入力ノードは、ともにセンスアンプ活性化信号Ｓ０を受ける。
【００３３】
ＮＯＲゲート１００の出力は、インバータ１０３、ＮＡＮＤゲート１０１およびインバータ１０４〜１０６によって遅延され信号Ｓ０Ｎとなる。信号Ｓ０Ｎは、さらにＮＡＮＤゲート１０２およびインバータ１０７，１０８によって遅延され信号／Ｓ０Ｐとなる。また、ＮＯＲゲート１００の出力は、インバータ１０９，１１０によって遅延され、信号ＢＬＥＱとなる。また、ＮＯＲゲート１００の出力は、インバータ１１１によって遅延され、信号／ＢＬＥＱとなる。これらの信号Ｓ０Ｎ，／Ｓ０Ｐ，ＢＬＥＱ，／ＢＬＥＱは、２つのプリデコード信号ＡＸＤ０，ＡＸＤ１のいずれか一方と、センスアンプ活性化信号Ｓ０とが活性化レベルである「Ｈ」レベルになったとき、センスアンプ領域ＳＡ１のセンスアンプブロックＳＫの各々に与えられる。
【００３４】
プリデコード信号ＡＸＤ０，ＡＸＤ１は、それぞれメモリアレイ領域ＭＡ０，ＭＡ１が選択されたことを示す信号である。センスアンプ領域ＳＡ１は、メモリアレイ領域ＭＡ０とＭＡ１によって共用されるので、メモリアレイ領域ＭＡ０とＭＡ１のいずれか一方が選択され、かつセンスアンプ活性化信号Ｓ０が活性化レベルである「Ｈ」レベルになったときセンスアンプブロックＳＫが活性化されるようにしたものである。
【００３５】
他のセンスアンプ領域ＳＡ０，ＳＡ２〜ＳＡ８のセンスアンプブロック制御回路７１も同様である。ただし、センスアンプブロックＳＡ０のセンスアンプブロック制御回路７１は、信号ＡＸＤ０およびＳ０が活性化レベルである「Ｈ」レベルになったことに応じて、信号Ｓ０Ｎ，／Ｓ０Ｐ，ＢＬＥＱ，／ＢＬＥＱを出力する。また、センスアンプ領域ＳＡ８のセンスアンプブロック制御回路７１は、信号ＡＸＤ７およびＳ０が活性化レベルである「Ｈ」レベルになったことに応じて、信号Ｓ０Ｎ，／Ｓ０Ｐ，ＢＬＥＱ，／ＢＬＥＱを出力する。
【００３６】
図２２はセンスアンプ領域ＳＡ１のＩＯ線制御回路７２′の構成を示す回路図である。図２２を参照して、このＩＯ線制御回路７２′は、ＮＯＲゲート１１２，１１３、ＮチャネルＭＯＳトランジスタ１１４，１１５、トランスファーゲート１１６，１１８およびインバータ１１７，１１８を含む。ＮチャネルＭＯＳトランジスタ１１４は、ローカル信号入出力線／ＬＩＯ１の一端とグローバル信号入出力線ＧＩＯの一端の間に接続される。ＮチャネルＭＯＳトランジスタ１１５は、ローカル信号入出力線ＬＩＯ１の一端とグローバル信号入出力線／ＧＩＯの一端の間に接続される。すなわちローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１とグローバル信号入出力線対ＧＩＯ，／ＧＩＯはＮチャネルＭＯＳトランジスタ１１４，１１５を介して逆相で接続される。この理由は後で詳細に説明される。
【００３７】
ＮＯＲゲート１１２はプリデコード信号ＡＸＤ０，ＡＸＤ１を受ける。ＮＯＲゲート１１３はＮＯＲゲート１１２の出力とコラムアドレス信号ＣＡ０を受ける。ＮＯＲゲート１１３の出力は、ＮチャネルＭＯＳトランジスタ１１４，１１５のゲートに与えられる。
【００３８】
トランスファーゲート１１６はローカル信号入出力線対ＬＩＯ１と／ＬＩＯ１の間に接続される。信号／ＩＯＥＱは、トランスファーゲート１１６のＰチャネルＭＯＳトランジスタ側のゲート１１６ａに入力されるとともに、インバータ１１７を介してトランスファーゲート１１６のＮチャネルＭＯＳトランジスタ側のゲート１１６ｂに入力される。
【００３９】
トランスファーゲート１１８はグローバル信号入出力線対ＧＩＯと／ＧＩＯの間に接続される。信号／ＩＯＥＱは、トランスファーゲート１１８のＰチャネルＭＯＳトランジスタ側のゲート１１８ａに入力されるとともに、インバータ１１９を介してトランスファーゲート１１８のＮチャネルＭＯＳトランジスタ側のゲート１１８ｂに入力される。
【００４０】
プリデコード信号ＡＸＤ０，ＡＸＤ１は、それぞれメモリアレイ領域ＭＡ０，ＭＡ１を選択する信号である。コラムアドレス信号ＧＡ０は、奇数番のビット線対ＢＬＰを選択する信号である。プリデコード信号ＡＸＤ０とＡＸＤ１のいずれか一方が活性化レベルである「Ｈ」レベルとなり、かつコラムアドレス信号ＣＡ０が非活性化レベルである「Ｌ」レベルになったときＮチャネルＭＯＳトランジスタ１１４，１１５が導通するようにしたのは、ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１がメモリアレイ領域ＭＡ０の偶数番のビット線対ＢＬＰ′とメモリアレイ領域ＭＡ１の偶数番のビット線対ＢＬＰ′とで共用されるからである。
【００４１】
センスアンプ領域ＳＡ３，ＳＡ５，ＳＡ７のセンスアンプブロック制御回路７２′も同様である。
【００４２】
図２３はセンスアンプ領域ＳＡ２のＩＯ線制御回路７２の構成を示す回路図である。図２３を参照して、このＩＯ線制御回路７２が図２２で示したＩＯ線制御回路７２′と異なる主な点は、ＮチャネルＭＯＳトランジスタ１１４がローカル信号入出力線ＬＩＯ２の一端とグローバル信号入出力線ＧＩＯの一端の間に接続され、ＮチャネルＭＯＳトランジスタ１１５がローカル信号入出力線／ＬＩＯ２の一端とグローバル信号入出力線／ＧＩＯの一端の間に接続され、ローカル信号入出力線対ＬＩＯ２，／ＬＩＯ２とグローバル信号入出力線対ＧＩＯ，／ＬＩＯ２が正相で接続されている点である。また、ＮＯＲゲート１１２はプリデコード信号ＡＸＤ１，ＡＸＤ２を受け、ＮＯＲゲート１１３はＮＯＲゲート１１２の出力とコラムアドレス信号／ＣＡ０を受ける。
【００４３】
プリデコード信号ＡＸＤ１，ＡＸＤ２は、それぞれメモリアレイ領域ＭＡ１，ＭＡ２を選択する信号である。コラムアドレス信号／ＣＡ０は奇数番のビット線対ＢＬＰを選択する信号である。プリデコード信号ＡＸＤ１とＡＸＤ２のいずれか一方が活性化レベルである「Ｈ」レベルとなり、かつコラムアドレス信号／ＣＡ０が活性化レベルである「Ｌ」レベルになったときＮチャネルＭＯＳトランジスタ１１４，１１５が導通するようにしたのは、ローカル信号入出力線対ＬＩＯ２，／ＬＩＯ２がメモリアレイ領域ＭＡ１の奇数番のビット線対ＢＬＰとメモリアレイ領域ＭＡ２の奇数番のビット線対ＢＬＰとで共用されるからである。
【００４４】
センスアンプ領域ＳＡ０，ＳＡ４，ＳＡ６，ＳＡ８のＩＯ線制御回路７２も同様である。ただし、センスアンプ領域ＳＡ０のＩＯ線制御回路７２は信号ＡＸＤ０，／ＣＡ０によって活性化され、センスアンプ領域ＳＡ８のＩＯ線制御回路７２は信号ＡＸＤ７，／ＣＡ０によって活性化される。
【００４５】
図２４はセンスアンプ領域ＳＡ１のメモリアレイブロック制御回路７３の構成を示す回路図である。図２４を参照して、このメモリアレイブロック制御回路７３はインバータ１２０〜１２５を含む。プリデコード信号ＡＸＤ０は、インバータ１２０〜１２２によって遅延され反転されてアレイ選択信号Ｓ１′となる。プリデコード信号ＡＸＤ２は、インバータ１２３〜１２５によって遅延され反転されてアレイ選択信号Ｓ１となる。アレイ選択信号Ｓ１′，Ｓ１は、それぞれメモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫのアレイ選択ゲートＳＡＧ′，ＳＡＧに入力される。
【００４６】
すなわち、プリデコード信号ＡＸＤ１が活性化レベルである「Ｈ」レベルとなって、メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫが選択されたときに、メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫのアレイ選択ゲートＳＡＧ′とメモリアレイ領域ＭＡ２のメモリアレイブロックＭＫのアレイ選択ゲートＳＡＧが遮断される。そして、メモリアレイ領域ＭＡ０，ＭＡ２のメモリアレイブロックＭＫとセンスアンプ領域ＳＡ１，ＳＡ２のセンスアンプブロックＳＫとが遮断される。
【００４７】
また、プリデコード信号ＡＸＤ２が活性化レベルである「Ｈ」レベルとなって、メモリアレイ領域ＭＡ２のメモリアレイブロックＭＫが選択されたときは、メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫのアレイ選択ゲートＳＡＧとメモリアレイ領域ＭＡ３のメモリアレイブロック／ＭＫのアレイ選択ゲートＳＡＧ′が遮断される。そして、メモリアレイ領域ＭＡ１，ＭＡ３のメモリアレイブロック／ＭＫとセンスアンプ領域ＳＡ２，ＳＡ３のセンスアンプブロックＳＡとが遮断される。
【００４８】
他のセンスアンプ領域ＳＡ０，ＳＡ２〜ＳＡ７のメモリアレイブロック制御回路７３も同様である。ただし、センスアンプ領域ＳＡ０のメモリアレイブロック制御回路７３は、メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫが選択されたときのみメモリアレイ領域ＭＡ０のメモリアレイブロックＭＫのアレイ選択ゲートＳＡＧ′を遮断する。また、センスアンプ領域ＳＡ７のメモリアレイブロック制御回路７３は、メモリアレイ領域ＭＡ６のメモリアレイブロックＭＫが選択されたときのみメモリアレイ領域ＭＡ７のメモリアレイブロック／ＭＫのアレイ選択ゲートＳＡＧ′を遮断する。メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫとメモリアレイ領域ＭＡ７のメモリアレイブロック／ＭＫのアレイ選択ゲートＳＡＧは常に導通状態にある。
【００４９】
図２５は図８〜図２４で示したＤＲＡＭの動作を説明するためのタイムチャートである。以下、図８〜図２５を参照して、このＤＲＡＭの読出動作について説明する。
【００５０】
まず、制御信号入力端子５１に与えられる信号／ＲＡＳが活性化レベルである「Ｌ」レベルになると、クロック発生回路５６がアドレスバッファ５９を活性化させる。アドレスバッファ５９は、アドレス信号入力端子群５５からアドレス信号Ａ０〜Ａ９を取込み、ロウアドレス信号ＲＡ０〜ＲＡ９，／ＲＡ０〜／ＲＡ９をプリデコーダ６１に与える。
【００５１】
次いで、クロック発生回路５６からの活性化信号ＸＡＤＥに応答して、プリデコーダ６１はプリデコード信号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７をロウデコーダ６２に与えるとともに、プリデコード信号ＡＸＤ０〜ＡＸＤ７をメモリマット６３に与える。
【００５２】
このときのプリデコード信号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７はメモリマット６３のメモリアレイ領域ＭＡ１のワード線ＷＬ１２８を指定するものであり、プリデコード信号ＡＸＤ１が活性化レベルである「Ｈ」レベルであったとすると、センスアンプ領域ＳＡ１，ＳＡ２のセンスアンプブロック制御回路７１の出力であるビット線イコライズ信号ＢＬＥＱ，／ＢＬＥＱがそれぞれ「Ｌ」レベル，「Ｈ」レベルとなる。これにより、センスアンプ領域ＳＡ１，ＳＡ２のセンスアンプブロックＳＫのビット線イコライズ回路８２のトランジスタ９２〜９４とＩＯ線プリチャージ回路７５のトランジスタ７６〜７９が遮断状態となり、ビット線へのデータの読出しが可能になる。
【００５３】
また、プリデコード信号ＡＸＤ１が活性化レベルである「Ｈ」レベルになったことに応じて、センスアンプ領域ＳＡ０のメモリアレイブロック制御回路７３の出力であるアレイ選択信号Ｓ１′が「Ｌ」レベルになってメモリアレイ領域ＭＡ０のメモリアレイブロックＭＫとセンスアンプ領域ＳＡ１のセンスアンプブロックＳＫが遮断され、センスアンプ領域ＳＡ２のメモリアレイブロック制御回路７３の出力であるアレイ選択信号Ｓ１が「Ｌ」レベルになってメモリアレイ領域ＭＡ２のメモリアレイブロックＭＫとセンスアンプ領域ＳＡ２のセンスアンプブロックＳＫが遮断される。
【００５４】
また、ロウデコーダ６２がプリデコード信号ＡＸＡ０〜ＡＸＡ３，ＡＸＢ０〜ＡＸＢ３，ＡＸＣ０〜ＡＸＣ７，ＡＸＤ０〜ＡＸＤ７に応答して対応のワード線ＷＬ１２８を選択レベルである「Ｈ」レベルに立上げる。ワード線ＷＬ１２８が「Ｈ」レベルになると、ワード線ＷＬ１２８に接続されているすべてのメモリセルＭＣのトランジスタＱが導通し情報記録用のキャパシタＣに保持されていた電位に応じてビット線ＢＬ，／ＢＬ，ＢＬ′，／ＢＬ′の電位が微小量変化する。
【００５５】
次いで、クロック発生回路５６の出力であるセンスアンプ活性化信号Ｓ０が活性化レベルである「Ｈ」レベルになると、センスアンプ領域ＳＡ１，ＳＡ２のセンスアンプブロック制御回路７１の出力である信号Ｓ０Ｎ，／Ｓ０Ｐがそれぞれ「Ｈ」レベル，「Ｌ」レベルとなる。
【００５６】
信号Ｓ０Ｎが「Ｈ」レベルになったことに応じてＮチャネルセンスアンプ８０が活性化され、信号／Ｓ０Ｐが「Ｌ」レベルになったことに応じてＰチャネルセンスアンプ８１が活性化され、メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫのすべてのビット線の電位が増幅され、メモリセルＭＣに記録されていた情報に応じて「Ｈ」レベルまたは「Ｌ」レベルとなる。
【００５７】
次に、アドレスバッファ５９がアドレス信号入力端子群５５からアドレス信号Ａ０〜Ａ９を取込み、コラムアドレス信号ＣＡ０〜ＣＡ９，／ＣＡ０〜／ＣＡ９をコラムデコード６０に与えるとともに、メモリマット６３にコラムアドレス信号ＣＡ０，／ＣＡ０を与える。
【００５８】
このときのコラムアドレス信号ＣＡ０〜ＣＡ９，／ＣＡ０〜／ＣＡ９はメモリアレイ領域ＭＡ１の２番目のビット線対ＢＬ０′，／ＢＬ０′を指定するものでありコラムアドレス信号ＣＡ０は「Ｌ」レベルであったものとすると、センスアンプ領域ＳＡ１のＩＯ線制御回路７２′のＮチャネルＭＯＳトランジスタ１１４，１１５が導通する。また、このときクロック発生回路５６の出力であるＩＯ線イコライズ信号／ＩＯＥＱが非活性化レベルである「Ｈ」レベルとなりトランスファーゲート１１６，１１８が遮断状態となる。
【００５９】
次いでまたは同時に、コラムデコード６０がコラムアドレス信号ＣＡ１〜ＣＡ９，／ＣＡ１〜／ＣＡ９に応答して対応のコラム選択線ＣＳＬ０を選択レベルである「Ｈ」レベルに立上げる。コラム選択線ＣＳＬ０が「Ｈ」レベルになると、メモリアレイ領域ＭＡ０〜ＭＡ７の１番目のビット線対ＢＬ０，／ＢＬ０と２番目のビット線対ＢＬ０′，／ＢＬ０′がそれぞれ対応のローカル信号入出力線対ＬＩＯ，／ＬＩＯに接続されるが、グローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続されるのはメモリアレイ領域ＭＡ１の２番目のビット線対ＢＬ０′，／ＢＬ′だけである。
【００６０】
データ出力バッファ５８は、グローバル信号入出力線対ＧＩＯ，／ＧＩＯのデータを保持し、制御信号入力端子５３に与えられる出力イネーブル信号／ＯＥが活性化レベルである「Ｌ」レベルになったことに応じて、保持したデータを対応の入出力端子（たとえばＤＱ１）に与える。
【００６１】
次に、このようなＤＲＡＭチップの出荷前に各チップについて行なわれるＢＩ（Ｂｕｒｎ  Ｉｎ）テストについて説明する。
【００６２】
ＢＩテストでは、各チップは通常よりも故障しやすい条件、すなわち通常より高い書込電圧Ｖｔ（＞Ｖｃｃ）で、かつ高温環境下で駆動され、故障したチップは排除される。これにより、出荷前に通常の条件でテストすると故障しないが、出荷後に極めて早い時期に故障するチップが排除される。また、故障したチップは詳細に調査され、そのデータはチップの歩留りの向上に役立てられる。
【００６３】
ところで、このようなＢＩテストを自動的に行なうテスト装置は、低コスト化のため、ＤＲＡＭチップのすべてのアドレスに同一のデータしか書込めないように設計されているものが多い。そのようなテスト装置を用いた場合、上述のように、ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１；…ＬＩＯ７，／ＬＩＯ７を逆相でグローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続していないと次のような問題が生じる。
【００６４】
図２６は、すべてのローカル信号入出力線対ＬＩＯ，／ＬＩＯが同相でグローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続されたＤＲＡＭのメモリマット６３′を模式的に表わした図である。
【００６５】
図２６では、センスアンプ領域ＳＡ１のＩＯ線制御回路７２が導通状態となりメモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫの偶数番のビット線対ＢＬ０′，／ＢＬ０′；／ＢＬ１′，ＢＬ１′；…が順次ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１に接続されてデータ「１」が書込まれ、次いで、センスアンプ領域ＳＡ２のＩＯ線制御回路７２が導通状態となりメモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫの奇数番のビット線対ＢＬ０，／ＢＬ０；／ＢＬ１，ＢＬ１；…が順次ローカル信号入出力線対ＬＩＯ２，／ＬＩＯ２に接続されてデータ「１」が書込まれた状態が示される。このときグローバル信号入出力線対ＧＩＯ，／ＧＩＯの電位は、それぞれＶｔ，０になっている。
【００６６】
メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫのデータを読出すときには、上述のようにセンスアンプ領域ＳＡ１，ＳＡ２のセンスアンプ８０，８１がすべて活性化され、メモリアレイ領域ＭＡ１のメモリアレイブロック／ＭＫのすべてのビット線に書込時と同じ電位が現れる。
【００６７】
このとき隣接する４つのビット線（たとえば／ＢＬ０，／ＢＬ０′，／ＢＬ１，／ＢＬ１′）に同じ電位０が現れるので、ビット線間のショートを検出する能力が低い。
【００６８】
そこで、図２７に示すように、ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１；ＬＩＯ３，／ＬＩＯ３；…を逆相でグローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続し、あるビット線の両側に隣接する２本のビット線のうちの少なくとも一方がそのビット線の電位と異なる電位になるようにして、ビット線間のショートを検出する能力を高めているのである。
【００６９】
【発明が解決しようとする課題】
しかし、従来のＤＲＡＭにあっては、メモリアレイ領域ＭＡ０〜ＭＡ７のメモリアレイブロックが交互にミラー反転されていたので、ＢＩテストにおいて不良なアドレスがわかってもそのアドレスに対応するメモリセルを特定するのが容易でなかった。
【００７０】
それゆえに、この発明の主たる目的は、すべてのアドレスに同一のデータしか書込むことができない低価格のテスト装置を用いても不良検出能力が高いテストを行なうことができ、かつテストで検出された不良なアドレスに対応するメモリセルを容易に特定することができる半導体記憶装置を提供することである。
【００７１】
【課題を解決するための手段】
この発明の半導体記憶装置は、電気的にデータの書換えが可能な半導体記憶装置であって、各々が、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含み、前記ビット線の延在する方向に配列された複数のメモリアレイブロック、あるメモリアレイブロックの偶数番のビット線対と、そのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対とに共通に設けられたローカル信号入出力線対、前記複数のメモリアレイブロックに共通に設けられたグローバル信号入出力線対、外部から与えられるアドレス信号に従って、前記複数のメモリアレイブロックのうちのいずれかのメモリアレイブロックと、そのメモリアレイブロックに属するいずれかのメモリセルとを選択する選択回路、前記選択回路によって選択されたメモリセルに対応するビット線対を対応のローカル信号入出力線対の一端に接続する接続手段、前記接続手段によって前記ローカル信号入出力線対の一端に接続されたビット線対が前記あるメモリアレイブロックの偶数番のビット線対であるかそのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対であるかに応じて、前記ローカル信号入出力線対の他端を逆相または正相で前記グローバル信号入出力線対の一端に接続する切換手段、および前記グローバル信号入出力線対の他端と外部との間でデータ信号の入出力を行なうためのデータ入出力回路を備えたことを特徴としている。
【００７２】
また、前記複数のメモリアレイブロックの各々は８×Ｎ本のビット線を含み、８ｎ＋１番と８ｎ＋３番のビット線、８ｎ＋２番と８ｎ＋４番のビット線、８ｎ＋７番と８ｎ＋５番のビット線および８ｎ＋８番と８ｎ＋６番のビット線の各々が前記ビット線対を構成することとしてもよい。
【００７３】
また、前記切換手段は、前記アドレス信号に含まれる前記あるメモリアレイブロックを選択するためのブロック選択信号と偶数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第１の信号を出力する第１の論理回路と、前記第１の論理回路から前記第１の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を逆相で前記グローバル信号入出力線対の一端に接続する第１の接続手段と、前記アドレス信号に含まれる前記あるメモリアレイブロックの一方方向に隣接するメモリアレイブロックを選択するためのブロック選択信号と奇数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第２の信号を出力する第２の論理回路と、前記第２の論理回路から前記第２の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を正相で前記グローバル信号入出力線対の一端に接続する第２の接続手段とを含むこととしてもよい。
【００７４】
【作用】
この発明の半導体記憶装置にあっては、ローカル信号入出力線対は、隣接する２つのメモリアレイブロックのうちの一方のメモリアレイブロックの偶数番のビット線対と、他方のメモリアレイブロックの奇数番のビット線対とに共通に設けられる。そして、ローカル信号入出力線対の一端が２つのメモリアレイブロックのうちの一方または他方に接続されたことに応じて、そのローカル信号入出力線対の他端が逆相または正相でグローバル信号入出力線対の一端に接続される。したがって、同一構成のメモリアレイブロックを配置し、かつ各メモリアレイブロックの偶数番のビット線対と奇数番のビット線対とに互いに反転したデータを書込むことができる。よって、すべてのアドレスに同時のデータしか書込むことができない低価格のテスト装置を用いても不良検出能力が高いテストを行なうことができ、かつテストで検出された不良アドレスに対応するメモリセルを容易に特定できる。
【００７５】
また、各メモリアレイブロックは８×Ｎ本のビット線を含み、８ｎ＋１番と８ｎ＋３番のビット線、８ｎ＋２番と８ｎ＋４番のビット線、８ｎ＋７番と８ｎ＋５番のビット線および８ｎ＋８番と８ｎ＋６番のビット線の各々がビット線対を構成することとすると好適である。
【００７６】
また、切換手段は、一方のメモリアレイブロックの偶数番のビット線対が選択されたことに応じて第１の信号を出力する第１の論理回路と、その第１の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に逆相で接続する第１の接続手段と、他方のメモリアレイブロックの奇数番のビット線対が選択されたことに応じて第２の信号を出力する第２の論理回路と、その第２の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に正相で接続する第２の接続手段とを含むこととすれば、切換手段を容易に構成できる。
【００７７】
【実施例】
図１は、この発明の一実施例によるＤＲＡＭのメモリマット１の構成を示す回路ブロック図である。図１を参照して、このＤＲＡＭのメモリマット１が図１４で示したＤＲＡＭのメモリマット６３と異なる点は、すべてのメモリアレイ領域ＭＡ０〜ＭＡ７に同一構成のメモリアレイブロックＭＫが配置されている点と、ＩＯ線制御回路７２または７２′の代わりにＩＯ線制御回路２が設けられている点である。
【００７８】
すべてのメモリアレイ領域ＭＡ０〜ＭＡ７に同一構成のメモリアレイブロックＭＫが配置されたことに伴い、センスアンプ領域ＳＡ１〜ＳＡ７のセンスアンプブロックＳＫは、それぞれ上段のメモリアレイ領域ＭＡ０〜ＭＡ６のメモリアレイブロックＭＫの偶数番のビット線対ＢＬＰ′と、下段のメモリアレイ領域ＭＡ１〜ＭＡ７のメモリアレイブロックＭＫの奇数番のビット線対ＢＬＰとで共用される。
【００７９】
図２はセンスアンプ領域ＳＡ１のコラム選択線ＣＳＬ０〜ＣＳＬ６３に対応するセンスアンプブロックＳＫの構成を示す回路ブロック図、図３はセンスアンプ領域ＳＡ１のコラム選択線ＣＳＬ０に対応するビット線制御回路７４．０の構成を示す回路図、図４はセンスアンプ領域ＳＡ１のコラム選択線ＣＳＬ１に対応するビット線制御回路７４．１の構成を示す回路図であって、それぞれ従来のＤＲＡＭを示す図１８、図１９、図２０と対比される図である。
【００８０】
図２〜図４を参照して、コラム選択線ＣＳＬ０に対応するビット線制御回路７４．０はメモリアレイ領域ＭＡ０の２番目のビット線対ＢＬ０′，／ＢＬ０′とメモリアレイ領域ＭＡ１の１番目のビット線対ＢＬ０，／ＢＬ０とで共用される。コラム選択線ＣＳＬ１に対応するビット線制御回路７４．１はメモリアレイ領域ＭＡ０の４番目のビット線対ＢＬ１′，／ＢＬ１′とメモリアレイ領域ＭＡ１の３番目のビット線対ＢＬ１，／ＢＬ１とで強要される。ビット線制御回路７４．２〜７４．６３も同様である。
【００８１】
図５はセンスアンプ領域ＳＡ１のＩＯ線制御回路２の構成を示す回路図であって、従来のＤＲＡＭを示す図２２と対比される図である。
【００８２】
図５を参照して、このＩＯ線制御回路２は、ＮチャネルＭＯＳトランジスタ３〜６、インバータ７，９，１１７，１１９、ＮＯＲゲート８，１０およびトランスファーゲート１１６，１１８を含む。
【００８３】
ＮチャネルＭＯＳトランジスタ３は、ローカル信号入出力線／ＬＩＯ１の一端とグローバル信号入出力線ＧＩＯの一端の間に接続される。ＮチャネルＭＯＳトランジスタ４は、ローカル信号入出力線ＬＩＯ１の一端とグローバル信号入出力線／ＧＩＯの一端の間に接続される。ＮチャネルＭＯＳトランジスタ５はローカル信号入出力線ＬＩＯ１の一端とグローバル信号入出力線ＧＩＯの一端の間に接続される。ＮチャネルＭＯＳトランジスタ６はローカル信号入出力線／ＬＩＯ１の一端とグローバル信号入出力線／ＧＩＯの一端の間に接続される。すなわち、ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１はＮチャネルＭＯＳトランジスタ３，４を介してグローバル信号入出力線対ＧＩＯ，／ＧＩＯに逆相で接続され、ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１はＮチャネルＭＯＳトランジスタ５，６を介してグローバル信号入出力線対ＧＩＯ，スライドＧＩＯに正相で接続される。
【００８４】
プリデコード信号ＡＸＤ０がインバータ７を介してＮＯＲゲート８の一方入力ノードに入力され、コラムアドレス信号ＣＡ０がＮＯＲゲート８の他方入力ノードに入力される。ＮＯＲゲート８の出力はＮチャネルＭＯＳトランジスタ３，４のゲートに入力される。
【００８５】
プリデコード信号ＡＸＤ１がインバータ９を介してＮＯＲゲート１０の一方入力ノードに入力され、コラムアドレス信号／ＣＡ０がＮＯＲゲート１０の他方入力ノードに入力される。ＮＯＲゲート１０の出力はＮチャネルＭＯＳトランジスタ５，６のゲートに入力される。トランスファーゲート１１６，１１８およびインバータ１１７，１１９は図２２のＩＯ線制御回路７２′と同様に接続される。
【００８６】
メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫを選択する信号ＡＸＤ０が活性化レベルの「Ｈ」レベルとなり、かつ奇数番のビット線対を選択する信号ＣＡ０が非活性化レベルの「Ｌ」レベルとなったとき、ＮＯＲゲート８は「Ｈ」レベルを出力しＮチャネルＭＯＳトランジスタ３，４を導通させる。すなわち、メモリアレイ領域ＭＡ０のメモリアレイブロックＭＫの偶数番のビット線対ＢＬ′，／ＢＬ′はローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１を介してグローバル信号入出力線対ＧＩＯ，／ＧＩＯに逆相で接続される。
【００８７】
また、メモリアレイ領域ＭＡ１のメモリアレイブロックＭＫを選択する信号ＡＸＤ１が活性化レベルの「Ｈ」レベルとなり、かつ奇数番のビット線対を選択する信号／ＣＡ０が活性化レベルの「Ｌ」レベルとなったとき、ＮＯＲゲート１０は「Ｈ」レベルを出力しＮチャネルＭＯＳトランジスタ５，６を導通させる。すなわち、メモリアレイ領域ＭＡ１のメモリアレイブロックＭＫの奇数番のビット線対ＢＬ，／ＢＬはローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１を介してグローバル信号入出力線対ＧＩＯ，／ＧＩＯに正相で接続される。
【００８８】
図６および図７は、ＢＩテスト時のメモリマット１を模式的に表わした図であって、図２７と対比される図である。
【００８９】
図６では、センスアンプ領域ＳＡ１のＩＯ線制御回路２によってローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１がグローバル信号入出力線対ＧＩＯ，／ＧＩＯに正相で接続され、メモリアレイ領域ＭＡ１のメモリアレイブロックＭＫの奇数番のビット線対ＢＬ０，／ＢＬ０；／ＢＬ１，ＢＬ１；…が順次ローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１に接続されてデータ「１」が書込まれる状態が示される。
【００９０】
また、センスアンプ領域ＳＡ２のＩＯ線制御回路２によってローカル信号入出力線対ＬＩＯ２，／ＬＩＯ２がグローバル信号入出力線対ＧＩＯ，／ＧＩＯに逆相で接続され、メモリアレイ領域ＭＡ１のメモリアレイブロックＭＫの偶数番のビット線対ＢＬ０′，／ＢＬ０′；／ＢＬ１′，ＢＬ１′；…が順次ローカル信号入出力線対ＬＩＯ２，／ＬＩＯ２に接続されてデータ「１」が書込まれる状態が示される。
【００９１】
さらに図７では、センスアンプ領域ＳＡ２のＩＯ線制御回路２によってローカル信号入出力線対ＬＩＯ２，／ＬＩＯ２がグローバル信号入出力線対ＧＩＯ，／ＧＩＯに正相で接続され、メモリアレイ領域ＭＡ２のメモリアレイブロックＭＫの奇数番のビット線対ＢＬ０，／ＢＬ０；／ＢＬ１，ＢＬ１；…が順次ローカル信号入出力線対ＬＩＯ２，／ＬＩＯ２に接続されてデータ「１」が書込まれる状態が示される。
【００９２】
また、センスアンプ領域ＳＡ３のＩＯ線制御回路２によってローカル信号入出力線対ＬＩＯ３，／ＬＩＯ３がグローバル信号入出力線対ＧＩＯ，／ＧＩＯに逆相で接続され、メモリアレイ領域ＭＡ２のメモリアレイブロックＭＫの偶数番のビット線対ＢＬ０′，／ＢＬ０′；／ＢＬ１′，ＢＬ１′；…が順次ローカル信号入出力線対ＬＩＯ３，／ＬＩＯ３に接続されてデータ「１」が書込まれる状態が示される。
【００９３】
この実施例においては、すべてのメモリアレイ領域ＭＡ０〜ＭＡ７に同一構成のメモリアレイブロックＭＫを配置したので、メモリアレイ領域ＭＡ０〜ＭＡ７のメモリアレイブロックが交互にミラー反転されていた従来に比べ、ＢＩテストにおいて検出された不良なアドレスに対応するメモリセルを容易に特定することができる。
【００９４】
また、各センスアンプ領域ＳＡ１〜ＳＡ７のＩＯ線制御回路２は、そのセンスアンプ領域ＳＡ１〜ＳＡ７の上段のメモリアレイ領域ＭＡ０〜ＭＡ６が選択されたか下段のメモリアレイ領域ＭＡ１〜ＭＡ７が選択されたかに応じて、対応のローカル信号入出力線対ＬＩＯ１，／ＬＩＯ１；…；ＬＩＯ７，／ＬＩＯ７を逆相または正相でグローバル信号入出力線対ＧＩＯ，／ＧＩＯに接続する。したがって、すべてのアドレスに同一のデータしか書込むことができない低価格のテスト装置を用いても、あるビット線の両側に隣接する２本のビット線のうちの少なくとも一方がそのビット線の電位と異なる電位になるようにすることができる。よって、低価格のテスト装置で不良検出能力が高いテストを行なうことができ、信頼性の高いＤＲＡＭを低価格で提供することができる。
【００９５】
【発明の効果】
以上のように、この発明の半導体記憶装置にあっては、ローカル信号入出力線対の一端が一方のメモリアレイブロックの偶数番のビット線対に接続されたか他方のメモリアレイブロックの奇数番のビット線対に接続されたかに応じて、そのローカル信号入出力線対の他端が逆相または正相でグローバル信号入出力線対の一端に接続される。したがって、同一構成のメモリアレイブロックを配置し、かつ各メモリアレイブロックの偶数番のビット線対と奇数番のビット線対とに互いに反転したデータを書込むことができる。よって、すべてのアドレスに同一のデータしか書込むことができない低価格のテスト装置を用いても不良検出能力が高いテストを行なうことができ、かつテストで検出された不良アドレスに対応するメモリセルを容易に特定することができる。
【００９６】
また、各メモリアレイブロックは８×Ｎ本のビット線を含み、８ｎ＋１番と８ｎ＋３番のビット線、８ｎ＋２番と８ｎ＋４番のビット線、８ｎ＋７番と８ｎ＋５番のビット線および８ｎ＋８番と８ｎ＋６番のビット線の各々がビット線対を構成することとすると好適である。
【００９７】
また、切換手段は、一方のメモリアレイブロックの偶数番のビット線対が選択されたことに応じて第１の信号を出力する第１の論理回路と、その第１の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に逆相で接続する第１の接続手段と、他方のメモリアレイブロックの奇数番のビット線対が選択されたことに応じて第２の信号を出力する第２の論理回路と、その第２の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に正相で接続する第２の接続手段とを含むこととすれば、切換手段を容易に構成できる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＤＲＡＭのメモリマット１の構成を示す一部省略した回路ブロック図である。
【図２】図１に示したメモリマット１のセンスアンプ領域ＳＡ１のセンスアンプブロックＳＫの構成を示す回路ブロック図である。
【図３】図２に示したセンスアンプブロックＳＫのビット線制御回路７４．０の構成を示す回路図である。
【図４】図２に示したセンスアンプブロックＳＫのビット線制御回路７４．１の構成を示す回路図である。
【図５】図１に示したメモリマット１のセンスアンプ領域ＳＡ１のＩＯ線切換回路２の構成を示す回路図である。
【図６】図１に示したメモリマット１のＢＩテスト時の状態を説明するための模式図である。
【図７】図１に示したメモリマット１のＢＩテスト時の状態を説明するための他の模式図である。
【図８】従来のＤＲＡＭの構成を示す回路ブロック図である。
【図９】図８に示したＤＲＡＭのプリデコーダ６１の構成を示す回路図である。
【図１０】図９の分図であって、図８に示したＤＲＡＭのプリデコーダ６１の構成を示す回路図である。
【図１１】図９の分図であって、図８に示したプリデコーダ６１の構成を示す回路図である。
【図１２】図９の分図であって、図８に示したプリデコーダ６１の構成を示す回路図である。
【図１３】図８に示したＤＲＡＭのチップレイアウトを示す平面図である。
【図１４】図８に示したＤＲＡＭのメモリマット６３の構成を示す一部省略した回路ブロック図である。
【図１５】図１４に示したメモリマット６３のメモリアレイブロックＭＫの構成を示す一部省略した回路ブロック図である。
【図１６】図１５に示したメモリアレイブロックＭＫのメモリセル対ＭＣＰの構成を示す回路図である。
【図１７】図１４に示したメモリマット６３のメモリアレイブロック／ＭＫの構成を示す一部省略した回路ブロック図である。
【図１８】図１４に示したメモリマット６３のセンスアンプ領域ＳＡ１のセンスアンプブロックＳＫの構成を示す回路ブロック図である。
【図１９】図１８に示したセンスアンプブロックＳＫのビット線制御回路７４．０の構成を示す回路図である。
【図２０】図１８に示したセンスアンプブロックＳＫのビット線制御回路７４．１の構成を示す回路図である。
【図２１】図１４に示したメモリマット６３のセンスアンプ領域ＳＡ１のセンスアンプブロック制御回路７１の構成を示す回路図である。
【図２２】図１４に示したメモリマット６３のセンスアンプ領域ＳＡ１のＩＯ線制御回路７２′の構成を示す回路図である。
【図２３】図１４に示したメモリマット６３のセンスアンプ領域ＳＡ２のＩＯ線制御回路７２の構成を示す回路図である。
【図２４】図１４に示したメモリマット６３のセンスアンプ領域ＳＡ１のメモリアレイブロック制御回路７３の構成を示す回路図である。
【図２５】図８〜図２４に示したＤＲＡＭの動作を説明するためのタイムチャートである。
【図２６】図８〜図２５に示したＤＲＡＭのＢＩテスト時における問題点を説明するための模式図である。
【図２７】図８〜図２５に示したＤＲＡＭのＢＩテスト時における問題点を説明するための他の模式図である。
【符号の説明】
１，６３  メモリマット、２，７２，７２′  ＩＯ線制御回路、３〜６，７６，７７，７９，８６〜８８，９２〜９６，１１４，１１５  ＮチャネルＭＯＳトランジスタ、７，９，１０３〜１１１，１１７，１１９〜１２５  インバータ、８，１０，１００，１１２，１１３  ＮＯＲゲート、５０〜５３  制御信号入力端子、５４  データ信号入出力端子群、５５  アドレス信号入力端子群、５６クロック発生回路、５７  データ入力バッファ、５８  データ出力バッファ、５９  アドレスバッファ、６０  コラムデコーダ、６１  プリデコーダ、６２  ロウデコーダ、６４  周辺回路領域、７１  センスアンプブロック制御回路、７３メモリアレイブロック制御回路、７４．０〜７４．６３  ビット線制御回路、７８，８９〜９１  ＰチャネルＭＯＳトランジスタ、８０  Ｎチャネルセンスアンプ、８１  Ｐチャネルセンスアンプ、８２  ビット線プリチャージ回路、８３コラム選択ゲート、１１６，１１８  トランスファーゲート、ＳＡ０〜ＳＡ８センスアンプ領域、ＳＫ  センスアンプブロック、ＭＡ０〜ＭＡ７  メモリアレイ領域、ＭＫ，／ＭＫ  メモリアレイブロック、ＬＩＯ，／ＬＩＯ  ローカル信号入出力線対、ＧＩＯ，／ＧＩＯ  グローバル信号入出力線対、ＣＳＬ  コラム選択線、ＢＬ，／ＢＬ  ビット線対、ＷＬ  ワード線、ＭＣ  メモリセル、ＭＣＰ  メモリセル対。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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