(57)【特許請求の範囲】
【請求項１】
差動ヒューズ回路であって：
第一と第二の端子を有し，前記第一の端子が供給電源電位に連結された第一ヒューズと；
第一と第二の端子を有し，前記第一の端子が前記供給電源電位に連結された第二ヒューズと；
前記第一ヒューズに連結され，前記第一ヒューズを遮断するための回路と；
前記第二ヒューズに連結され，前記第二ヒューズを遮断するための回路と；
第一脚と第二脚とを含む電流鏡であって，前記第一脚を流れる電流が前記第二脚内に電流を誘導し，前記第一脚は前記第一ヒューズの前記第二の端子と基準電位との間に連結され，前記第二脚は前記第二ヒューズの前記第二の端子と前記基準電位との間に連結されている前記電流鏡と
を含む，前記差動ヒューズ回路。
【請求項２】
前記第二ヒューズと前記電流鏡の前記第二脚との間に設置された出力節であって，前記第一ヒューズの抵抗値が前記第二ヒューズの抵抗値よりも大きな時に前記出力節の電位が前記供給電源電位とほぼ等しくなり，前記第一ヒューズの抵抗値が前記第二ヒューズよりも小さいときに前記出力節の電位が前記基準電位にほぼ等しくなる，前記出力節を含む請求項１記載の差動ヒューズ回路。
【請求項３】
前記遮断するための回路はトランジスタを含む請求項１記載の差動ヒューズ回路。
【請求項４】
前記電流鏡の前記第一脚は少なくとも１つの第一ＮＭＯＳトランジスタを含み，前記電流鏡の前記第二脚は少なくとも１つの第二ＮＭＯＳトランジスタを含み，前記第一ＮＭＯＳトランジスタのゲートは前記第一ＮＭＯＳトランジスタのソースおよび前記第二ＮＭＯＳトランジスタのゲートに接続されている，請求項１記載の差動ヒューズ回路。
【請求項５】
更に第一脚および第二脚を含む差動検出回路を含み，前記差動検出回路の第一脚は前記第一ヒューズと前記電流鏡の前記第一脚の間に接続され，前記差動検出回路の前記第二脚は前記第二ヒューズと前記電流鏡の前記第二脚の間に接続されている，請求項１記載の差動ヒューズ回路。
【請求項６】
前記差動検出回路の前記第一脚は少なくとも１つの第一ＰＭＯＳトランジスタを含み，前記差動検出回路の前記第二脚は少なくとも１つの第二ＰＭＯＳトランジスタを含み，前記第一ＰＭＯＳトランジスタのゲートと前記第二ＰＭＯＳトランジスタのゲートはバイアス回路に接続されている，請求項５記載の差動ヒューズ回路。
【請求項７】
差動ヒューズ回路を形成するための方法であって：
各々供給電源電位に連結された第一ヒューズおよび第二ヒューズを設けるステップ；
前記第一ヒューズに連結され，前記第一ヒューズを遮断するための回路を設けるステップ；
前記第二ヒューズに連結され，前記第二ヒューズを遮断するための回路を設けるステップ；
第一脚と第二脚とを含み，前記第一脚を流れる電流が前記第二脚内に電流を誘導し，前記第一脚は前記第一ヒューズと基準電位との間に連結され，前記第二脚は前記第二ヒューズと前記基準電位との間に連結されている，ひとつの電流鏡を設けるステップ；
前記第一ヒューズを遮断するための回路または前記第二ヒューズを遮断するための回路を使用して前記第一ヒューズまたは前記第二ヒューズのいずれかひとつを遮断して，前記第一脚を流れる電流または前記第二脚を流れる電流を制御し，前記第二ヒューズと前記電流鏡の前記第二脚との間の出力節が，前記第一ヒューズの抵抗値が前記第二ヒューズよりも大きな場合は前記供給電源電位にほぼ近い電位となり，前記第一ヒューズの抵抗値が前記第二ヒューズよりも小さな場合は前記基準電位にほぼ近い電位となるように前記遮断を行うステップ，とを含む前記方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的に半導体素子並びに回路に関わり、特に差動ヒューズ回路並びにその製作方法に関する。
【０００２】
【従来の技術】
電子回路の製造に於て、特に半導体集積回路内に形成される電子回路に於て、処理条件の変動はしばしば例えば抵抗器やキャパシタ等の精密構成部品の製造の妨げとなる。従って精密な値を得るために素子をトリミングするための方法が必要となる。
【０００３】
構成部品（この場合はキャパシタ）の精密な精度を要求するひとつの回路例は電荷再配分アナログ・ディジタル（またはディジタル・アナログ）変換器である。この回路は２進重み係数キャパシタ配列を使用している。Ａ／Ｄ変換器の精度は主として配列内のキャパシタの整合度によって決定される。経験的にＭＯＳ技術を使用してキャパシタを製造する際には１０ビットの精度での許容可能な比率整合は、良好な生産性を満たしながら実現できる事が知られている。しかしながら１０ビット以上の精度を得るためには、生産性を向上させるべく要求に応じてキャパシタの寸法および値を変更するための、例えばレーザトリミングの様な外部装置を必要とする。しかしながらレーザトリミングは非常に高価で時間のかかる処理手法である；レーザトリミング技術を用いてＡ／Ｄ変換器を製造すると、許容範囲を越えたコストがかかることが予想される。
【０００４】
レーザトリミングに関する別の問題は、素子がパックされる前のウェハーの段階で実施されなければならない点にあるが、一方キャパシタ整合は近接したパッキング材によって誘導される浮遊キャパシタンスの影響を受ける。
【０００５】
ヒューズもまた製造される構成部品の製造段階での変動を補償する助けとして使用されている。例えばヒューズは付加素子を選択的に結合して希望の出力を生成するために使用される。しばしばヒューズの値（すなわち、開放または短絡）をパッキングの後で設定するのが望ましい。更に、ひとつのチップ上に多数のヒューズが必要とされる場合は、各々のヒューズにアクセスするための接続パッドを用意することは不可能であろう。この場合は、トランジスタ復号器が必要とされ、ヒューズ電流は制限される。その結果、ヒューズは部分的にしか遮断されない、すなわち開放でも短絡でもない状態となる場合がある。この曖昧さは不定論理出力状態を作り出しこれによって回路を役に立たないもの（または少なくとも有用性の低いもの）としてしまう。
【０００６】
従って、上記の問題のいくつかまたは全てを解決する改善が今日望まれている。
【０００７】
【発明の目的と要約】
その他の目的及び特長は明かとなるであろうし、また以下の説明の中にも一部示されるであろう、またこれらは差動ヒューズ回路およびその方法を提供する本発明に於て実現される。
【０００８】
差動ヒューズ回路がここに開示されている。第一ヒューズ及び第二ヒューズが供給電源（例えば５ボルト）に連結されている。二つのヒューズを遮断するための回路が具備されている。第一脚および第二脚とを含む電流鏡（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）も具備されている。電流鏡は第一脚に流れる電流が第二脚に電流を誘導するように（逆は成立しない）設計されている。第一脚は第一ヒューズと基準電圧との間に連結され、第二脚は第二ヒューズと基準電圧との間に連結されている。第二ヒューズと電流鏡の第二脚との間にひとつの出力節が用意されている。差動検出回路もまた二つのヒューズと電流鏡との間に含まれている。動作時には、第一ヒューズの抵抗値が第二ヒューズよりも大きい場合は出力節はほぼ基準電圧に近い電位となり、第一ヒューズの抵抗値が第二ヒューズよりも小さな場合は出力節はほぼ供給電源と同じ電位となる。
【０００９】
本発明のひとつの特長は、適切な論理値を得るに際してヒューズが完全に遮断される（すなわち、無限大に近い抵抗値）必要が無いということである。
【００１０】
更に、本回路は現在知られている集積回路製造技術を用いて容易に実現できる。
【００１１】
本発明の上記の特徴は添付図を参考に以下の説明を考慮することにより、更に明確に理解されるであろう。
【００１２】
【実施例】
今回提出された実施例の製造方法および使用方法が以下に詳細に述べられている。しかしながら、本発明は多くの実現可能な発明に富んだ概念を提供しており、これらは広範な種々の仕様に組み込み得ることを了解されたい。ここで述べられている特定の実施例は単に本発明の製造方法並びに使用方法の一例を示すに過ぎず、本発明の範囲を限定するものではない。
【００１３】
以下は本発明に基づく回路および製造方法の説明である。最初に提出された実施例の説明を行い、続いてその改変の説明を行う。次に本発明の使用方法を記述する。
【００１４】
図１には、提出された実施例回路１０が示されている。回路は第一ヒューズ１２および第二ヒューズ１４とを含む。提出された実施例に於いては、ヒューズ１２および１４は、ポリシリコン・ヒューズを含み集積回路構造で基板（例えば二酸化珪素）の上に形成されている。抵抗器は通常５０Ωから３００Ω、また好適には１００Ωから２００Ωの間の値を有する。これらの値は５から７ボルトの電源で、トランジスタ１６または１８がヒューズ１２または１４に、５から１０ｍＡを供給できるように選定されている。各々のヒューズ１２および１４のひとつの端子は供給電源電位ＶＤＤに連結されている。
【００１５】
各々のヒューズ１２および１４にはヒューズ１２および１４を遮断するための回路（例えばトランジスタ１６および１８）がそれぞれ付属している。図示されたケースでは、ヒューズを遮断するための回路はトランジスタ、この場合はＮチャンネル金属被膜半導体（ＮＭＯＳ）トランジスタ（または一般的には、任意の絶縁ゲート電解効果型トランジスタ）、を含む。トランジスタ１６はヒューズ１２の供給電位ＶＤＤとは反対側の端子に連結されている。ゲート２０に供給される電圧がトランジスタ１６の閾値を越えると、電流は供給電圧ＶＤＤからヒューズ１２を通ってトランジスタ１６を通り、基準電位ＶＳＳに流れる。もしも電流値がある閾値を越えると、ヒューズ１２が飛ばされる、すなわちヒューズの抵抗値が増加する（理想的には無限大値）。同様の効果はヒューズ１４およびトランジスタ１８にも生じる。
【００１６】
本発明のひとつの特長は以下に詳細に説明するように、電流出力を生ぜしめるために、ヒューズが完全に遮断される必要が無い事である。
【００１７】
ヒューズ１２および１４には差動検出回路２４（これもまた電流鏡回路４６を含む）が連結されている。図示された例に於いて、差動検出回路２４はトランジスタ２６および２８を含む第一脚とトランジスタ３０および３２を含む第二脚とで構成されている。トランジスタ２６と３０とは整合がとられており、同様にトランジスタ２８と３２とは整合がとられている。提出された実施例に於いて、検出回路２４で使用されているトランジスタは全てｐチャンネルＭＯＳ（ＰＭＯＳ）トランジスタである。図１では各々の脚内に二つづつのトランジスタが示されているが、必要とされる利得に応じてこれより多いかまたは少ないトランジスタの使用も可能である。実際、仮にヒューズ１２および１４間の抵抗値の差が十分大きい場合は、検出回路２４を完全に除くことも可能である。スタック素子は差動検出回路に高い利得を与え、それによって回路がより小さな抵抗値の差を決定できるようになる。しかしながら提出された実施例に於いて、４個以上のトランジスタは使用できない、なぜならば閾値は１ボルトを少し越える程度であって、それらが連なった全体での電圧は約５ボルトであるからである。
【００１８】
検出回路２４にはバイアス回路３４が接続されている。バイアス回路は供給電位ＶＤＤに連結された抵抗器３６を含む。抵抗器３６は通常５０Ωから３００Ωの間であって、好適には２００Ωである。抵抗器３６に直列にＰチャンネルＭＯＳトランジスタ３８および４０が連結されている。各々のトランジスタのゲートはそれらのソースに連結されている。トランジスタ３８のゲートはまたトランジスタ２６および３０のゲートに連結され、トランジスタ４０のゲートはトランジスタ２８および３２のゲートに連結されている。この接続は回路２４の二つの脚を流れる電流源を構築するためのものである。このバイアス電流はトランジスタ３８をトランジスタ２６および３０と整合させ、またトランジスタ４０をトランジスタ２８および３２に整合させることによって、通常は５から１０μＡに設定されている。
【００１９】
ＰＭＯＳトランジスタ４０と基準電位ＶＳＳとの間に、ＮチャンネルＭＯＳトランジスタ４２および４４が接続されている。これらのトランジスタ４２および４４のゲートもまたそのソースに連結されている。提出された実施例に於いて、バイアス回路は、その動作時に約１０μＡの電流を流すように設計されている。この例に於いて、トランジスタ３８および４０の幅対長さ比（Ｗ／Ｌ）は２２／１．５であり、そしてトランジスタ４２および４４ではＷ／Ｌは７／１．５である。
【００２０】
提出された実施例に於いて、ＰＭＯＳトランジスタの閾値電圧は約０．７７ボルトであり、ＮＭＯＳトランジスタの閾値電圧は約１．０ボルトである。
【００２１】
電流鏡回路４６もまた具備されている。電流鏡回路４６は差動検出回路２４の第一脚と基準電位ＶＳＳとの間に連結された第一脚と、差動検出回路２４の第二脚と基準電位ＶＳＳとの間に連結された第二脚とで構成されている。
【００２２】
電流鏡回路は、第一脚を流れる電流が第二脚内に電流を誘導するように設計されている。
【００２３】
提出された実施例に於いて、電流鏡回路４６の第一脚は第二ＮＭＯＳトランジスタ５０と直列接続された第一ＮＭＯＳトランジスタ４８を含む。第一トランジスタ４８のゲートはトランジスタ４８のソースに連結されている。同様に第二トランジスタ５０のゲートはトランジスタ５０のソースに連結されている。電流鏡４６の第二脚は互いに直列接続された、ＮＭＯＳトランジスタ５２および５４を含む。トランジスタ５２のゲートはトランジスタ４８のゲートに連結され、トランジスタ５４のゲートはトランジスタ５０のゲートに連結されている。通常トランジスタ４２，４８および５２は整合されており、同様にトランジスタ４４，５０および５４は整合されている。
【００２４】
出力節５６は差動検出回路３４の第二脚と電流鏡回路４６の第二脚との間の接続部にとられている。言葉を代えれば、出力節５６はＰＭＯＳトランジスタ３２のソースとＮＭＯＳトランジスタ５２のソースとの間にある。
【００２５】
好適にひとつの反転器５８が含まれている。反転器５８の入力は節５６に連結されており、出力電圧Ｖ０  は反転器５８の出力から取り出せる。反転器５８は必要な論理レベルを得るために用意されている。
【００２６】
次に回路の基本動作を図１と共に図２を参照して説明する。ヒューズ１２が遮断されると（すなわち、ヒューズ１４よりも大きな抵抗値を有する）、差動検出回路の第一脚を流れる電流Ｉ１  はほぼ零となり、従って電流鏡４６の第一脚内の電流Ｉ３  もほぼ零となる。電流鏡４６の第二脚を流れる電流Ｉ４  もまた電流鏡効果に依って零となる。しかしながらＰチャンネルトランジスタ２６−３２はバイアス回路３４があるため導通状態を保持している、従って節５６に於ける電圧ＶＦ  は、ほぼ供給電源電圧ＶＤＤ（ヒューズ１４そして／またはトランジスタ３０および３２により僅かに電圧降下している）に等しい。言葉を代えれば電圧ＶＦ  は高電位に引き上げられており、出力電圧Ｖ０  は低電位に引き下げられている。
【００２７】
第二の状況として、ヒューズ１４が遮断されている場合は、電流Ｉ１  とＩ３  はオンのままであるが、差動検出回路の第二脚を流れる電流Ｉ２  はオフ状態となる（ヒューズ１４が遮断されているため）。電流鏡の第二脚電流Ｉ４  は電流鏡効果（電流Ｉ３  がオン）によってオンとなる、従って電圧ＶＦ  は、ほぼ基準電圧ＶＳＳに等しくなる。言葉を代えれば、電圧ＶＦ  は低、出力電圧Ｖ０  は高状態となる。
【００２８】
先の例では、ヒューズ１２および１４は各々完全に遮断されるものと仮定した。すなわち、遮断されたヒューズは無限大の抵抗値を有する。しかしながらこの状態を保証する事はむづかしい。図３のグラフはヒューズが部分的に遮断された場合、すなわち抵抗値が通常の抵抗値と無限大の間のどこかにある場合、の回路の効果を判断するために実施されたＳＰＩＣＥシミュレーションの結果を示したものである。このシミュレーションに於いて次のように仮定している、すなわち初期抵抗値は２００オーム、そしてヒューズのどちらか一方のみが遮断される、従って二つのヒューズの一方は常に２００Ωの抵抗値を有する。回路定数は、供給電圧ＶＤＤが５ボルトでバイアス脚に１０μＡの電流が流れるように設定されている（ＶＤＤ＝４．５Ｖで３μＡ、ＶＤＤ＝４Ｖで０μＡ）。各々のＦＥＴの駆動電圧Ｖｇｓ−Ｖｔ  は約０．２６ボルトに設定されている。提出された回路は温度に依存しない電流源を使用し、これはバイアス脚のＮチャンネルＦＥＴ４２および４４に反映されている。
【００２９】
ＳＰＩＣＥシミュレーションの結果は、表１に示されており、図３にグラフ表示されている。
【００３０】
【表１】
0003553625.tif 000002
【００３１】
表１に於いて、Ｒ１は第一ヒューズ１２の抵抗値、Ｒ２は第二ヒューズ１４の抵抗値、そしてＩｉｎｖ  は反転器５８を流れる電流。その他の電圧および電流は図２で定義されたものである。
【００３２】
ＳＰＩＣＥシミュレーションデータは二つのヒューズ１２および１４間の抵抗値の差が１００オームあれば出力Ｖ０  に於いて、論理”０”から”１”に変化させるのに十分であることを示している。仮にトランジスタ３０がトランジスタ２６に比較してＶｔ  のオフセットを有するとすると、この電圧はヒューズ１４内のＩＲ降下で補われ、その結果図３の曲線がシフトする。例えば１０ｍＶのオフセットでは、曲線を約１ｋΩ（Ｒ＝１０Ｍｖ／１０μＡ＝１ｋΩの故）シフトする。しかしトランジスタ２６および３０は互いに接近させることが出来るし、複数の単位と相互連結出来るので、オフセットは２から５ボルトの間まで低減できる。もしもバイアストランジスタ３８がトランジスタ２６および３０に対してオフセットを有するとすると、電流Ｉ１  およびＩ２  は正常値から変化する。バイアス電力を別にして、データビット当りの電力は論理”０”に対しては０、論理”１”に対しては１０μＡである。
【００３３】
回路１０は集積回路上の部分遮断ヒューズの問題を解決する。少なくとも約１ｋΩ（または可能な限り小さな）の変化が実現される限り、適切な論理レベルが得られる。同様にもしもエージング中にヒューズの抵抗値が低下しても、遮断対非遮断の抵抗値がおよそ２００から１０００オームまたはそれ以上ならば、論理レベルは正しいまま保持される。
【００３４】
ここに記述した遮断可能リンク回路を用いることにより、調整可能配列キャパシタを具備したＡ／Ｄ（アナログ・ディジタル）変換器を形成できる。誤り訂正キャパシタの配列を含むＡ／Ｄ変換器の例が、タン（Ｔａｎ）に付与された、１９８３年８月１６日付け、合衆国特許第４，３９９，４２６号に開示されており、これは本明細書でも参照している。’４２６特許に記述されている回路は特にチップに電源が投入される度毎に行われる、基板登載式自己較正応用例に付いて述べている。明らかに今回のヒューズ回路は一度の較正に対してのみ使用できる。しかしながら、較正の背後にある考え方は基本的に同一である。
【００３５】
次に図４には、Ａ／Ｄ変換回路の一部が示されている。キャパシタＣｊ  はＡ／Ｄ変換器の主キャパシタ配列６０内に形成された多数の一次キャパシタのひとつである。キャパシタ配列６０に調整配列６２が付随している。調整配列６２は一組の２進重み係数キャパシタ６４を含み、これらは付属のヒューズ回路１０によって選択されている場合は、Ｃｊ  のスィッチングと同期して切り換えられる。この様にして、Ｃｊ  の下層板７０が連続近似論理信号（連続近似論理スィッチ制御回路６８で生成される）によってＶＳＳ（例えば接地電位）から基準電圧Ｖｒｅｆ  に切り換えられたとき、調整配列内で選択されているそれらのキャパシタ６４もまた切り替わる。その結果主配列上層板７２上の電圧変化は必要な値を与えるように修正できる。調整配列電圧変化は主配列に連結されるが、これは通常調整範囲を規定している減衰キャパシタＣａｔｔ  を経由してなされている。調整の分解度は調整配列６２に含まれるキャパシタ６４の数で定まる。実際の調整過程中はキャパシタＣｊに対する種々の訂正が試みられるが、これはシフトレジスタ７４内のデータに基づく調整キャパシタ選択によって制御される。一度適切な調整が決定されると、ヒューズ遮断が開始されその他のヒューズ回路に対する遮断制御およびシフトレジスタ制御論理が凍結され、これ以上の変化ができないようにする。
【００３６】
調整キャパシタ２ｍ−１  Ｃの極性を切り換えることによって、正および負の調整が行える。
【００３７】
本発明のヒューズ回路の特定の応用例をＡ／Ｄ変換器に関してのみ示したが、本発明はその他のもっと多くの場面にも適用出来るであろう。特に本発明はディジタル・アナログ変換器、現場プログラム可能ゲートアレイおよびその他の現場プログラム可能特定用途向け回路、同様にヒューズを必要とするその他の回路にも使用できる。
【００３８】
本発明を図示した実施例に基づいて記述してきたが、この説明は限定することを意図してなされたものではない。種々の修正および図示した実施例の組合せ、同様に本発明のその他の実施例は、当業者にとって説明を参照することにより明かであろう。従って添付の特許請求の範囲は、これらの修正または実施例を包含することを意図している。
【００３９】
以上の説明に関して更に以下の項を開示する。
（１）  差動ヒューズ回路であって：
供給電源電位に連結された第一ヒューズと；
前記供給電源電位に連結された第二ヒューズと；
前記第一ヒューズに連結され、前記第一ヒューズを遮断するための回路と；
前記第二ヒューズに連結され、前記第二ヒューズを遮断するための回路と；
第一脚と第二脚とを含む電流鏡で、前記第一脚を流れる電流が前記第二脚内に電流を誘導し、前記第一脚は前記第一ヒューズと基準電位との間に連結され、前記第二脚は前記第二ヒューズと基準電位との間に連結されている前記電流鏡と；そして
前記第二ヒューズと前記電流鏡の前記第二脚との間に設置され、前記第一ヒューズの抵抗値が前記第二ヒューズの抵抗値よりも大きな時にその電位が前記基準電位とほぼ等しくなり、前記第一ヒューズの抵抗値が前記第二ヒューズよりも小さいときにその電位が前記供給電源電位にほぼ等しくなる、出力節とを含む、前記差動ヒューズ回路。
【００４０】
（２）  第１項記載の回路に於いて、前記第一および第二ヒューズがポリシリコンヒューズを含む前記回路。
【００４１】
（３）  第１項記載の回路に於いて、前記供給電源電位が約５ボルトで、前記基準電位が約零ボルトである、前記回路。
【００４２】
（４）  第１項記載の回路に於いて、更に前記出力節に連結された入力を具備した反転器を含む、前記回路。
【００４３】
（５）  第１項記載の回路に於いて、前記電流鏡の前記第一脚が少なくともひとつの第一ＮＭＯＳトランジスタを含み、前記電流鏡の前記第二脚が少なくともひとつの第二ＮＭＯＳトランジスタを含み、前記第一ＮＭＯＳトランジスタのゲートが前記第一ＮＭＯＳトランジスタのソースと、また前記第二ＮＭＯＳトランジスタのゲートとに接続されている、前記回路。
【００４４】
（６）  第１項記載の回路に於いて、更に第一脚と第二脚とを具備した差動検出回路を含み、前記差動検出回路の前記第一脚は前記第一ヒューズと前記電流鏡の前記第一脚との間に接続され、前記差動検出回路の前記第二脚は前記第二ヒューズと前記電流鏡の第二脚との間に接続されている、前記回路。
【００４５】
（７）  第６項記載の回路に於いて、前記差動検出回路の前記第一脚は少なくともひとつの第一ＰＭＯＳトランジスタを含み、前記差動検出回路の前記第二脚は少なくともひとつの第二ＰＭＯＳトランジスタを含み、前記第一ＰＭＯＳトランジスタのゲートおよび前記第二ＰＭＯＳトランジスタのゲートがバイアス回路に接続されている、前記回路。
【００４６】
（８）  第１項記載の回路に於いて、前記遮断用回路がトランジスタを含む、前記回路。
【００４７】
（９）  差動ヒューズ回路であって：
各々供給電源電位に連結された第一ヒューズおよび第二ヒューズと；
前記第一ヒューズに連結され、前記第一ヒューズを遮断するための回路と；
前記第二ヒューズに連結され、前記第二ヒューズを遮断するための回路と；
前記第一ヒューズに連結された第一電界効果トランジスタと、前記第二ヒューズに連結された第二電界効果トランジスタとを含む差動検出回路と；
その出力が前記第一電界効果トランジスタのゲートと、前記第二電界効果トランジスタのゲートとに連結されているバイアス回路と；
前記第一電界効果トランジスタと基準電位との間に接続された第三電界効果トランジスタと、前記第二電界効果トランジスタと前記基準電位との間に接続された第四電界効果トランジスタとを含み、前記第三電界効果トランジスタを流れる電流が前記第四電界効果トランジスタに電流を誘導する、電流鏡回路と；そして
その入力が前記第二電界効果トランジスタと前記第四電界効果トランジスタとの間に連結され、前記第一ヒューズの抵抗値が前記第二ヒューズよりも小さいときにその出力電位が前記基準電位にほぼ等しくなり、前記第一ヒューズの抵抗値が前記第二ヒューズよりも大きいときにその出力節の電位が前記供給電源電位にほぼ等しくなる、反転器とで構成された前記差動ヒューズ回路。
【００４８】
（１０）  第９項記載の回路に於いて、前記第一および第二トランジスタがｐチャンネルトランジスタで構成された前記回路。
【００４９】
（１１）  第９項記載の回路に於いて、前記第三および第四トランジスタがｎチャンネルトランジスタで構成された前記回路。
【００５０】
（１２）  第１１項記載の回路に於いて更に：
前記第一トランジスタと前記第三トランジスタとの間に連結された第五ｐチャンネルトランジスタと；
前記第二トランジスタと前記第四トランジスタとの間に連結された第六ｐチャンネルトランジスタと；
前記第三トランジスタと前記基準電位との間に連結された第七ｎチャンネルトランジスタと；そして
前記第四トランジスタと前記基準電位との間に連結された第八ｎチャンネルトランジスタとを含む前記回路。
【００５１】
（１３）  第９項記載の回路に於いて、前記バイアス回路が：
前記供給電源電位に連結されたひとつの抵抗器と；
そのドレインが前記抵抗器に接続され、そのゲートが前記第一トランジスタの前記ゲートと前記第二トランジスタの前記ゲートおよび自身のソースとに連結されている、第一バイアストランジスタと；そして
そのゲートが自身のソースに連結され、そのドレインが前記基準電位に連結されている、第二バイアストランジスタとを含む前記回路。
【００５２】
（１４）  第１３項記載の回路に於いて、前記第一バイアストランジスタはひとつのＰＭＯＳトランジスタを含み、そして前記第二バイアストランジスタはひとつのＮＭＯＳトランジスタを含む、前記回路。
【００５３】
（１５）  ヒューズを形成するための方法であって：
各々供給電源電位に連結された第一ヒューズおよび第二ヒューズを用意し；
前記第一ヒューズに連結され、前記第一ヒューズを遮断するための回路を用意し；
前記第二ヒューズに連結され、前記第二ヒューズを遮断するための回路を用意し；
第一脚と第二脚とを含み、前記第一脚を流れる電流が前記第二脚内に電流を誘導し、前記第一脚は前記第一ヒューズと基準電位との間に連結され、前記第二脚は前記第二ヒューズと前記基準電位との間に連結されている、ひとつの電流鏡を用意し；そして
前記第一ヒューズまたは前記第二ヒューズのいずれかひとつを遮断して、前記第二ヒューズと前記電流鏡の前記第二脚との間の出力節が、前記第一ヒューズの抵抗値が前記第二ヒューズよりも大きな場合は前記基準電位にほぼ近い電位となり、前記第一ヒューズの抵抗値が前記第二ヒューズよりも小さな場合は前記供給電源電位にほぼ近い電位となるように前記遮断を行う、以上の手順で構成される、前記方法。
【００５４】
（１６）  第１５項記載の方法に於いて、前記第一および第二ヒューズがポリシリコンヒューズを含む、前記方法。
【００５５】
（１７）  第１６項記載の方法に於いて、前記第一および第二ヒューズは前記遮断手順の前は、それぞれおよそ１００から２００オームの間の抵抗値を有する、前記方法。
【００５６】
（１８）  第１５項記載の方法に於いて、前記供給電源電位が約５ボルトであり、前記基準電位が約零ボルトである、前記方法。
【００５７】
（１９）  第１５項記載の方法に於いて、更に前記出力節に連結された反転器を用意する手順を含む前記方法。
【００５８】
（２０）  アナログ・ディジタル変換器回路であって：
各々上層板と下層板とを含んで構成され、互いに並列接続されている一次キャパシタの配列と；
前記一次キャパシタ上層板に連結された入力を有する比較器と；
各々上層板と下層板とを含んで構成され、その前記上層板は前記一次キャパシタの前記上層板に減衰キャパシタを介して接続されている、２進重み係数誤り訂正キャパシタの配列と；
そのおのおのが前記誤り訂正キャパシタのひとつと対応して、前記対応する誤り訂正キャパシタとスィッチを介して連結されているヒューズ回路の配列で、該各々のヒューズ回路が：
供給電源電位に連結された第一および第二ヒューズと；
第一脚および第二脚とを含み、前記第一脚を流れる電流が前記第二脚内に電流を誘導し、前記第一脚は前記第一ヒューズと基準電位との間に連結され、前記第二脚は前記第二ヒューズと前記基準電位との間に連結されている、電流鏡と；そして
前記第二ヒューズと前記電流鏡の前記第二脚との間に配置され、前記第一ヒューズの抵抗値が前記第二ヒューズの抵抗値よりも大きな場合に前記基準電位にほぼ近い電位となり、前記第一ヒューズの抵抗値が前記第二ヒューズよりも小さい場合に前記供給電源電位に近い電位となる、ひとつの出力節とを含む、前記ヒューズ回路の配列と；そして
前記一次キャパシタ上層板上に希望するキャパシタ値を得るために前記誤り訂正キャパシタの各々がが選択的に切り換えられる様な連続近似論理信号を発生するための連続近似論理スィッチ制御回路とを含んで構成された、前記アナログ・ディジタル変換器回路。
【００５９】
（２１）  差動ヒューズ回路１０がここに開示されている。第一ヒューズ１２及び第二ヒューズ１４が供給電源電位ＶＤＤ（例えば５ボルト）に連結されている。二つのヒューズ１２および１４遮断用回路１６および１８が具備されている。第一脚および第二脚とを含む電流鏡４６も具備されている。電流鏡４６は第一脚に流れる電流が第二脚に電流を誘導するように設計されている。第一脚は第一ヒューズ１２と基準電位ＶＳＳとの間に連結され、第二脚は第二ヒューズ１４と基準電位ＶＳＳとの間に連結されている。第二ヒューズ１４と電流鏡４６の第二脚との間にひとつの出力節５６が用意されている。差動検出回路２４もまた二つのヒューズ１２および１４と電流鏡４６との間に含まれている。動作時には、第一ヒューズの抵抗値が第二ヒューズよりも大きい場合は出力節はほぼ基準電位に近い電位となり、第一ヒューズの抵抗値が第二ヒューズよりも小さな場合は出力節はほぼ供給電源電位とほぼ同じ電位となる。その他の装置および方法もまた開示されている。
【図面の簡単な説明】
【図１】提出された実施例回路の模式図。
【図２】簡略化した回路図。
【図３】図１の回路に於て種々のヒューズ抵抗値に対して行ったＳＰＩＣＥシミュレーション結果のグラフ。
【図４】本発明を使用したアナログ・ディジタル変換回路の一部を示す図。
特に示さない限り、異なる図に於て同一の記号は対応する部品を示す。
【符号の説明】
１０  差動ヒューズ回路
１２，１４  ヒューズ
１６，１８  ヒューズ遮断回路
２４  差動検出回路
３４  バイアス回路
４６  電流鏡回路
５６  出力節
５８  反転器
６０  主キャパシタ配列
６２  調整配列
６４  ２進重み係数付けキャパシタ群
６８  連続近似論理スィッチ制御回路
７０  主キャパシタの下層板
７２  主キャパシタの上層板
【図１】
0003553625.tif 000003
【図２】
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【図３】
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【図４】
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