(57)【特許請求の範囲】
【請求項１】
行及び列に配列され且つそれぞれのビット・ライン(BL)に接続されたドレイン領域(29)、それぞれのソース・ライン(24)に接続されたソース領域(30)、及びそれぞれのワード・ライン(WL)に接続された制御ゲート領域(49)、並びに前記ドレイン及びソース領域を収容する基板領域(28)を有する多数のメモリ・セル(21)を備え、読み出されるべきメモリ・セル(21)に接続された前記ビット・ライン(BL)及び前記ワード・ライン(WL)に所定の電圧を印加することにより前記読み出されるべきメモリ・セル(21)を選択するステップを含む不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイ(20)のバイアス方法において、
読み出しステップ中、選択ビット・ラインに接続されるが、選択ワード・ラインには接続されず且つ選択メモリ・セルのソース端子には接続されない非選択メモリ・セルのドレイン端子が前記基板領域(28)に対して正電圧にバイアスされ、そしてそのソース端子が浮遊したままであり、
前記読み出しステップ中、前記選択ビット・ラインに接続されず、前記選択ワード・ラインに接続されず、且つ前記選択メモリ・セルのソース端子に接続されない非選択メモリ・セルのドレイン端子が前記基板領域(28)に対して正電圧にバイアスされ、そしてそのソース端子が浮遊したままであることを特徴とする不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法。
【請求項２】
行及び列に配列され且つそれぞれのビット・ライン(BL)に接続されたドレイン領域(29)、それぞれのソース・ライン(24)に接続されたソース領域(30)、及びそれぞれのワード・ライン(WL)に接続された制御ゲート領域(49)、並びに前記ドレイン及びソース領域を収容する基板領域(28)を有する多数のメモリ・セル(21)を備え、読み出されるべきメモリ・セル(21)に接続された前記ビット・ライン(BL)及び前記ワード・ライン(WL)に所定の電圧を印加することにより前記読み出されるべきメモリ・セル(21)を選択するステップを含む不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイ(20)のバイアス方法において、
読み出しステップ中、選択ビット・ラインに接続されるが、選択ワード・ラインには接続されず且つ選択メモリ・セルのソース端子には接続されない非選択メモリ・セルのドレイン端子が前記基板領域(28)に対して正電圧にバイアスされ、そしてそのソース端子が浮遊したままであり、
前記読み出しステップ中、前記選択メモリ・セル(21)に接続された前記ソース・ライン(24)が電源電圧(Vcc)にもたらされ、前記選択ワード・ライン(WL)が前記電源電圧よりも高い電圧にもたらされ、前記選択メモリ・セル(21)に接続されない前記ソース・ライン(24)が浮遊したままであり、前記非選択ワード・ライン(WL)が前記基板領域(28)と同一の電位にもたらされ、そして前記非選択ビット・ラインが前記電源電圧(Vcc)にもたらされることを特徴とする不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法。
【請求項３】
行及び列に配列され且つそれぞれのビット・ライン(BL)に接続されたドレイン領域(29)、それぞれのソース・ライン(24)に接続されたソース領域(30)、及びそれぞれのワード・ライン(WL)に接続された制御ゲート領域(49)、並びに前記ドレイン及びソース領域を収容する基板領域(28)を有する多数のメモリ・セル(21)を備え、読み出されるべきメモリ・セル(21)に接続された前記ビット・ライン(BL)及び前記ワード・ライン(WL)に所定の電圧を印加することにより前記読み出されるべきメモリ・セル(21)を選択するステップを含む不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイ(20)のバイアス方法において、
読み出しステップ中、選択ビット・ラインに接続されるが、選択ワード・ラインには接続されず且つ選択メモリ・セルのソース端子には接続されない非選択メモリ・セルのドレイン端子が前記基板領域(28)に対して正電圧にバイアスされ、そしてそのソース端子が浮遊したままであり、
前記読み出しステップ中、前記選択ビット・ラインに接続されず、前記選択ワード・ラインに接続されず、且つ前記選択メモリ・セルのソース端子に接続されない非選択メモリ・セルのドレイン端子が前記基板領域(28)に対して正電圧にバイアスされ、そしてそのソース端子が浮遊したままであり、
前記読み出しステップ中、前記選択メモリ・セル(21)に接続された前記ソース・ライン(24)が電源電圧(Vcc)にもたらされ、前記選択ワード・ライン(WL)が前記電源電圧よりも高い電圧にもたらされ、前記選択メモリ・セル(21)に接続されない前記ソース・ライン(24)が浮遊したままであり、前記非選択ワード・ライン(WL)が前記基板領域(28)と同一の電位にもたらされ、そして前記非選択ビット・ラインが前記電源電圧(Vcc)にもたらされることを特徴とする不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法。
【請求項４】
行及び列に配列され且つそれぞれのビット・ライン(BL)に接続されたドレイン領域(29)、それぞれのソース・ライン(24)に接続されたソース領域(30)、及びそれぞれのワード・ライン(WL)に接続された制御ゲート領域(49)、並びに前記ドレイン及びソース領域を収容する基板領域(28)を有する多数のメモリ・セル(21)を備え、プログラムされるべきメモリ・セルに接続された前記ビット・ライン及び前記ワード・ラインに所定の電圧を印加することにより前記プログラムされるべきメモリ・セルを選択するステップを含む不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイ(20)のバイアス方法において、
前記選択メモリ・セル(21)のプログラミング・ステップ中、選択ビット・ラインに接続されるが、選択ワード・ラインには接続されず且つ前記選択メモリ・セルのソース端子には接続されない非選択メモリ・セルのドレイン端子が前記基板領域(28)に対して正電圧にバイアスされ、そしてそのソース端子が浮遊したままであり、前記プログラミング・ステップ中、前記選択ワード・ライン(WL)が高電圧にもたらされ、前記非選択ワード・ライン(WL)が前記基板領域(28)の電位にもたらされ、そして前記非選択ビット・ライン(BL)が浮遊したままであることを特徴とする不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、不揮発性フラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法に関するものである。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭメモリは、行及び列に配列され且つセルに極端に速く電気的な書き込み（プログラム）、読み出しそして消去を行える回路に接続された多数のセルを含みそして高い集積密度を持つアレイから成ることが知られている。
【０００３】
フラッシュＥＥＰＲＯＭメモリ・セルは、ＥＥＰＲＯＭメモリ・セルに似ているが、非常に薄いゲート酸化物層（基板と浮遊ゲートの間）を有する点が違う。
【０００４】
この発明を良く理解するために、まず図１に示す周知のフラッシュＥＥＰＲＯＭメモリ・アレイの一部のアーキテクチャについて説明する。
【０００５】
図１に示すように、フラッシュＥＥＰＲＯＭメモリ・アレイ１は、行及び列に配列され且つ区分３（各区分は所定数の列から成る）に分けられた多数のメモリ・セル２を備えている。各区分３における同一行中のメモリ・セル２は同一ワード・ラインＷＬ０〜ＷＬ４に接続されたゲート領域を呈し、同一列中のメモリ・セル２は同一ビット・ラインＢＬ０〜ＢＬ４，・・・ＢＬｎに接続されたドレイン領域を呈し、そして当該区分中の全てのメモリ・セル２は相互接続されたソース領域を呈する。もう少し詳しく説明すれば、当該区分の各行中のメモリ・セル２のソース領域は隣接する２つの行の各々に共通のソース・ライン４（図２にもっとはっきりと示すように、同じソース拡散領域から成る。）によって相互接続される。各区分毎に金属ライン５が設けられ、この金属ライン５はビット・ラインと平行に延び且つソース・ライン４に接続されている。金属ライン５は、また共通ソース・ノードＳＮに接続されている。この共通ソース・ノードＳＮは、回路（同一チップ上に形成されるが、メモリ・アレイ１の外部に在る。）の一部を形成して交互に制御される２個のスイッチ６及び７を介してアースされ、また電源に接続される。
【０００６】
図１に示したメモリ・アレイ１のレイアウト例は図２に示され、この図２はＰ型基板１１中に形成されたＮ型拡散領域１０（メモリ・セル２のドレイン領域１２及びソース領域１３並びにソース・ライン４を形成する）と、ポリシリコン・ストリップ１４（ワード・ラインＷＬを形成する）と、金属ライン１５（ビット・ラインＢＬを定める）と、ドレイン領域１２と金属ライン１５の間のドレイン・コンタクト１６と、ソース・コンタクト１８を有する金属ライン５と、メモリ・セル２を囲んでこれを電気的に絶縁するフィールド酸化物層１９とを示す。
【０００７】
ソース・コンタクト１８の形成を可能にするために、ポリシリコン・ストリップ１４は真直ぐではなく、金属ライン５に在るソース・コンタクト１８の周囲で“回り道させられ”、この形状は構造を複雑にするのみならず製造に関する諸問題を提起することが理解できる。
【０００８】
【発明が解決しようとする課題】
フラッシュＥＥＰＲＯＭメモリは、上述した特性すなわち電気的消去性及び高密度のせいで現在、その地位を良く約束されているが、それでもまだその用途を制限する幾つかの欠点を持っている。
【０００９】
このタイプのメモリの主な欠点の１つは、消去されたメモリ・セルの閾値（すなわちメモリ・セルをターンオンするために制御ゲートとソース領域の間に印加されるべき電圧）が消散してしまうせいである。このような消散は、平均値を中心としたベル状カーブで表され、使用した消去法による。この消去法は、（紫外線で消去を行うＥＥＰＲＯＭメモリとは違って）浮遊ゲートから電子を引き抜くためにメモリ・セルのソース領域に高電圧を印加することから成る。上述したようにメモリ・セルを電気的に消去することの結果は種々の要因すなわちチャネル長（これは製造マスクのミスアライメントや他の技術的問題のせいでメモリ・セル毎に変わり得る）と、各メモリ・セルに印加される消去電圧（フラッシュＥＥＰＲＯＭセルのソース領域は単一の拡散で形成され、このソース領域はコンタクトによって且つ規則正しい間隔で金属ソース・ラインに接続される。しかしながら、Ｎ+型拡散の直列抵抗のせいで、コンタクトから一番遠いメモリ・セルの消去電圧は近くのメモリ・セルの消去電圧とは違い且つ低い。）と、プログラミング（可変も）後に達した閾値電圧と、弱い消去現象とに依存する。
【００１０】
フラッシュＥＥＰＲＯＭメモリの代表的な他の欠点は、過剰消去されたメモリ・セルの存在及びＥＥＰＲＯＭメモリでのように各メモリ・セル用の選択トランジスタの不存在のせいで、読み出しエラーの可能性があることである。
【００１１】
この発明の目的は、上述した諸欠点を打破するように設計されたフラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法を提供することである。
【００１２】
【課題を解決するための手段】
この発明によれば、特許請求の範囲の請求項１及び４にに記載されたようなフラッシュＥＥＰＲＯＭメモリ・アレイのバイアス方法が提供される。
【００１３】
【実施例】
この発明の望ましい一実施例を添付図面について説明する。
図３は新規なメモリ・セルのアーキテクチャを示す。このメモリ・セルは、それ自体が本特許出願人によって同時出願された特許出願の目的であり且つこの発明に係るバイアス方法がただちに適用され得る構造及びその利点を提供するためにここでも説明する。それにもかかわらず、この発明のバイアス方法は、ここに説明する特定のアーキテクチャに全く制限されず、指定されたバイアス電圧を発生するための制御回路を改造することにより図１に示されたタイプの既知のメモリ・アレイにも適用可能である。
【００１４】
図３に示されたメモリ・アレイ２０も行及び列に配列された多数のメモリ・セル２１を備えている。図１の構造と同様に、同一行中のメモリ・セル２１のゲート領域は同一ワード・ラインＷＬ０〜ＷＬ４に接続され、同一列中のメモリ・セル２１のドレイン領域は同一ビット・ラインＢＬ０〜ＢＬ４，・・・ＢＬ１６，ＢＬ１７，・・・に接続され、そしてメモリ・セル２１も区分２２にグループ化されるが、このケースでは各区分２２が１６列から成ることが望ましい。
【００１５】
しかしながら、図１のメモリ・アレイ１と違って、区分２２における各行中の隣接するメモリ・セル２１は、制御トランジスタすなわち“パス”トランジスタ２３のソース領域に接続されたソース領域を呈する。各区分２２中の制御トランジスタ２３は、相互接続され、もう少し詳しく云えばビット・ラインＢＬと平行に延びる制御ビット・ラインＢＬＰ０，ＢＬＰ１に接続されたドレイン領域を呈する。各行中の制御トランジスタ２３の全てのゲート領域はそれぞれのワード・ラインＷＬ０，ＷＬ１，・・・（従って互いに且つ同一行中のメモリ・セル２１のゲート領域）に接続されている。制御トランジスタ２３及び関連メモリ・セル２１のソース領域はそれぞれのソース・ライン２４に接続されている。
【００１６】
制御トランジスタ２３は慣用のＮチャネルＭＯＳトランジスタであって、その唯一の要件は、製造上の問題（マスクのミスアライメントによる方法上の窮地）及び温度の変動による最悪の状態でさえ、閾値電圧を常に正にすべきであることである。
【００１７】
図４は、メモリ・アレイ２０の一部、特に２つの隣接する区分２２の一部のレイアウトを示す図である。周知のメモリ・アレイ１に関する図２のように、図４はＰ型基板２８に形成されたＮ型拡散領域２７（メモリ・セル２１のドレイン領域２９及びソース領域３０並びにソース・ライン２４を形成する）と、ポリシリコン・ストリップ３１（ワード・ラインＷＬを形成する）と、金属ライン３２（ビット・ラインＢＬを定める）と、ドレイン領域２９と金属ライン３２の間のドレイン・コンタクト３３とを示す。
【００１８】
図２のように、拡散領域２７は、交差する水平ストリップ２７ａ及び垂直ストリップ２７ｂを有する（チャネル領域は除く）格子状構成を呈する。しかしながら、周知のレイアウトと違って、連続する代わりに、ソース・ライン２４を形成する拡散領域２７の水平ストリップ２７ａは、各区分２２の端でしゃ断され、且つフィールド酸化物層３４によって絶縁されている。このフィールド酸化物層３４は、隣接する列中のメモリ・セル２１のドレイン領域２９も絶縁する。制御トランジスタ２３は１つの区分２２と他の区分２２の間に形成される。詳しく云うと、制御トランジスタ２３のドレイン領域３５及びソース領域３６は、同じ拡散領域２７によって形成された垂直ストリップ２７ｃ（チャネル領域にてしゃ断された）中に形成される。制御ビット・ラインＢＬＰを定める金属ライン３８は、垂直ストリップ２７ｃ上で金属ライン３２と平行に延び、且つドレイン・コンタクト３９によってドレイン領域３５と電気的に接続されている。制御トランジスタ２３のソース領域３６は水平ストリップ２７ａによって２つの隣接する区分２２の一方のみ（この例では右側の区分２２）のメモリ・セル２１のソース領域３０に接続されている。メモリ・セル２１の制御ゲート領域を形成する同一ポリシリコン・ストリップ３１は制御トランジスタ２３のゲート領域も形成する。
【００１９】
制御トランジスタ２３のために、ドーピング・プロフィルに関してソース領域とドレイン領域を逆にすることが可能である。特に、ゲート領域とソース領域の間の高電圧（現時点では１２Ｖ）によって消去中に生じられるストレスにメモリ・セルを耐えさせるために、別な注入工程で段差のある基板・ソース接合を提供する提案が既になされたので、ソース領域は２つの部分すなわち基板（基体）に接する深くてもっと淡くドープされた部分及び半導体材料のチップ表面に面してもっと濃くドープされた部分から成る。
【００２０】
それにもかかわらず、このような解決策（明快にするために図２のレイアウトには示さなかった）は、マスクの起こり得るミスアライメントの影響を悪化させた。事実、ポリ２用マスク（制御ゲート領域及びワード・ラインを形成する第２のポリシリコン層を整形するためのマスク）と活性区域マスク（メモリ・セルが形成されるべき領域を絶縁する厚いフィールド酸化物層を定めるマスク）とがミスアライメントする場合に、フィールド酸化物層の丸くなった縁はメモリ・セルのゲートの下を通り、従ってチャネルの実際の幅を増し且つメモリ・セルの結合係数を下げ得る。この一例が図５に示されており、ここでは理由を明らかにするためにエラーが強調され、そして金属ライン１５を除いた図２のレイアウトの一部が示されている。図示の例では、メモリ・セル２’は上述した問題を呈し、これは高濃度ソース領域（図５の破線内）を形成するための濃い注入によって悪化させられる。問題（“トンネル”効果としても知られている）は高濃度注入マスクのミスアライメント（これは細長い開口を呈し、その頂部縁及び底部縁がワード・ライン１４の中心線と大体一致する。）の場合に更に悪化され、この場合には注入物（インプラント）はソース領域１３を完全にはカバーし得ない。
【００２１】
従って、これは、閾値電圧を含む幾つかのセル・パラメータを変動させることになる。図示の例では、メモリ・セルの半分だけ（メモリ・セル２’）が影響を受け、従って閾値電圧分布及び図６に示すような２重ベル状カーブに差をもたせることになる。図６は、閾値電圧ＶTに対するセルの数Ｎを示し、また３つのカーブすなわちアライメントしたメモリ・セル（すなわちミスアライメントが閾値電圧に全く影響しない良好なメモリ・セル）に関するカーブＡ、ミスアライメントによって影響されたメモリ・セルに関するカーブＢ、及び両方のタイプのメモリ・セル（アライメントしたメモリ・セル及びミスアライメントのメモリ・セル）に関するカーブＣ（２重最大カーブ）を示す。
【００２２】
このような分布パターンは下記の点で特に不利益である。すなわち、閾値電圧範囲を拡大することに加えて、これは負の閾値電圧で過剰消去された（ディプリーテッド）メモリ・セルすなわち読み出しのために選択されない時でさえターンオンされるかもしれないメモリ・セルの数を増加させることになる。
【００２３】
上述した問題を説明するために、図７は、２行及び２列の一部を形成し且つワード・ラインＷＬ２，ＷＬ３及びビット・ラインＢＬ２，ＢＬ３に接続された４個のメモリ・セル２（符号Ａ〜Ｄを付けた）を示す。ビット・ラインＢＬの一端に列レコーダＣＤを設け、この列レコーダＣＤは各列毎に１個設けられ且つそれぞれの列選択信号ＹＮ２，ＹＮ３によって制御される選択トランジスタＴ２，Ｔ３を含む。選択トランジスタＴ２，Ｔ３は、信号ＹＭが供給されるトランジスタＴＭ、ドレイン電圧の不所望な上昇を防止するための電流／電圧変換器４０、負荷４１、及びセンス増幅器４１（その一方の入力端子が負荷４１の一端に接続され、そして他方の入力端子に基準電圧ＶRが供給される。）に周知の仕方で接続されている。
【００２４】
メモリ・セルＡが読み出され、且つ全てのメモリ・セルが理想的な状態（過剰消去されたメモリ・セルが無い）にあるとしよう。行デコーダＲＤによりワード・ラインＷＬ２は電源電圧Ｖcc（通常は５Ｖ）を供給するための周知の態様にもたらされ、他のワード・ラインＷＬ３はアースされ、全てのメモリ・セルのソース領域はアースされ、アドレス決定されたビット・ラインＢＬ２はＴ２及びＴＭによって電源電圧よりも低い電圧（通常は１Ｖ）にもたらされ、そして他のビット・ライン（ＢＬ３）は最終的にアースされる。この状態にて、もしメモリ・セルＡが消去されるなら、このメモリ・セルＡは導通し始め且つ電流はビット・ラインＢＬ２からメモリ・セルＡを通ってアースに流れ（破線Ｉ１）、そして同一ビット・ラインＢＬ２に接続された他の全てのメモリ・セルはゼロのソース・ドレイン電圧降下Ｖgsを呈することのために不動作のままである。逆にもしメモリ・セルＡが書き込まれるならば、このメモリ・セルＡはスイッチ・オンせず且つ電流は供給されない。ビット・ラインＢＬ２における電流の存在又は不存在はセンス増幅器４２によって検出されるので、このセンス増幅器４２は論理信号を発生する。他方、もしメモリ・セルＢがゼロ又は負の閾値電圧を呈するように過剰消去され且つＶgs＝０の時でさえオンになり従ってビット・ラインＢＬ２に電流Ｉ２を流すことになるならば、この電流は新しいメモリ・セルに対するものであるとしてセンス増幅器４２によって誤解され従って読み出しエラーになるかもしれない。
【００２５】
過剰消去されたメモリ・セルの数を多分増加させることになるミスアライメントしたメモリ・セルの問題は、ここでは、メモリ・セル２１の断面図である図８に示すように高濃度領域を逆にすることによって解決される。ドレイン領域を除けば、図８でも図４と同一の部品には同一の符号を付ける。ドレイン領域は、明白にするために図４では簡単化されている。図８は、Ｎ型ソース領域３０（電圧Ｖｓにセットされた）及びドレイン領域２９（電圧Ｖｄにセットされた）を有するＰ型基板２８（電圧Ｖｂにセットされた）を示す。ドレイン領域２９は、第１のより深いＮ型部分４４と、基板２８の大きな表面５１と対面し、Ｎ+導電型従って燐の注入により第１の部分４４に比べてもっと濃くドープされた第２の部分４５とから成る。図８には、薄いゲート酸化物層４６、浮遊ゲート領域４７、ポリシリコン間誘電層４８、制御ゲート領域４９（ポリシリコン・ストリップ３１から成り且つ電圧Ｖｇにセットされた）、及び保護酸化物層５０も示されている。
【００２６】
従って、これは段階付き基板・ドレイン接合及び鋭い基板・ソース接合（ヒ素の注入で形成された）になり、既知の解決策に比べて２つの接合の特性を逆にする。そのせいで、ポリ２マスクと活性区域マスクがミスアライメントする場合に、ゲート領域の下へ高ドープ領域が入ることはなく（この例では図５のソース領域１３と対抗するようなドレイン領域１２）、従って容量性結合の増大を低減し且つメモリ・セルの特性量（特に閾値電圧）の分散を大幅に低減する。閾値電圧の分布は、従って図６のＡに似た単一のベル状カーブによって表せ、過剰消去された（すなわちディプリーテッド）（負のＶT）メモリ・セルの数が少なくなったことを示す。
【００２７】
制御トランジスタ２３も、（図７について説明した既知のメモリにおけるように）読み出し中に同一ビット・ラインにおけるどんな過剰消去されたメモリ・セルによって行われ得る直接寄与を防止する。事実、同一のアドレス決定されたビット・ラインにおける全てのメモリ・セル（ただし、ソース領域が選択されたメモリ・セルに接続されたものは除く。）は、それぞれの制御トランジスタがターン・オフされるために（上述したように、それぞれの制御ゲート領域がアースされ且つ制御トランジスタが厳密には正の閾値電圧を呈する。）、浮遊ソース領域を呈する。例えば、もしビット・ラインＢＬ０及びワード・ラインＷＬ０に接続されたメモリ・セルが選択されるならば、同一ビット・ラインＢＬ０に接続された全てのメモリ・セル（選択されたメモリ・セル及びワード・ラインＷＬ１に接続されたメモリ・セルは除く）は既知のメモリ・アレイにおけるようにアースされたソース領域と対抗するような浮遊ソース領域を呈するので、電流は選択ビット・ラインＢＬ０からアースへ流れることができない。加えて、選択されたメモリ・セルに接続されたメモリ・セルは、たとえ少し過剰消去されていても、選択ワード・ラインＷＬ０に接続された制御トランジスタ２３がオンであり且つこの制御トランジスタ２３に接続されたソース・ライン２４を制御ビット・ラインＢＬＰ０の電圧に維持するために、通常、ターン・オンすることが防止される。その結果、選択されたメモリ・セルに接続されたメモリ・セルは、制御ビット・ラインＢＬＰ０によって固定された上記電圧のソース領域、アースされた制御ゲート領域、従って負のＶgs電圧を呈するので、ターン・オンされるためにはひどく過剰消去されなければならない。
【００２８】
所定数のメモリ・セル２１の各々毎の制御トランジスタ２３の存在もまた、ソース容量（ソース・基体間接合でのキャパシタンス）を低減し、従って消去中ソース・ライン２４の容量性充電による変位電流を低減する。この変位電流は雑音を表すためにできるだけ低く保持されなければならない。上述したように、制御トランジスタ２３のために、変位電流は既知のメモリ・アレイに比べて低減され、そして既知のメモリ・アレイ（キャパシタンスひいては変位電流がビット・ラインの長さの増大を共に直線的に増加する）と違って、特に一定であり且つビット・ラインの長さとは無関係である。
【００２９】
この発明に係るバイアス方法を、既知のバイアス方法との比較で説明する。
【００３０】
メモリ・アレイ２０：読み出し
既知の技術（図７）によれば、メモリ・セルの制御ゲート領域を、ワード・ラインＷＬを通して電源電圧Ｖcc（例えば５Ｖ）にバイアスし、ソース領域をアースし、且つドレイン領域を例えば１Ｖの低電圧にバイアスすることによってメモリ・セルが読み出される。
【００３１】
この発明に係るバイアス方法の一実施例によれば、メモリ・セルを読み出すために、制御ビット・ラインＢＬＰは電源電圧Ｖccにもたらされ、選択ビット・ラインはＶccより少し低い電圧（例えばＶcc−１Ｖ）にもたらされ、非選択ビット・ラインはＶccにもたらされ、選択ワード・ラインはＶccよりも高い電圧にもたらされ、そして非選択ワード・ラインはアースされる（Ｖ＝０Ｖ）。
【００３２】
この発明に係るバイアス方法を使用してメモリ・アレイを列デコードするのに適当なアーキテクチャはその一例が図９に示されている。この図９も、図７と同様に、ビット・ラインＢＬ２，ＢＬ３及びワード・ラインＷＬ２，ＷＬ３に接続されたメモリ・アレイ２０の４個のメモリ・セルＡ’、Ｂ’、Ｃ’及びＤ’と、ワード・ラインＷＬ２，ＷＬ３（同一制御ビット・ラインＢＬＰ０の他に）にそれぞれ接続された２個の制御トランジスタＰＴ０２，ＰＴ０３とを示す。ビット・ラインＢＬ及び制御ビット・ラインＢＬＰの一端には列アップ・デコーダ５５が設けられている。この列アップ・デコーダ５５は、ビット・ラインＢＬ及び制御ビット・ラインＢＬＰとそれぞれ直列に接続され且つゲート端子にそれぞれ制御信号ＹＭ，ＹＮ２，ＹＮ３が供給される多数の（例えばＰチャネル）ＭＯＳ負荷トランジスタ５６を備えている。図７の列レコーダＣＤと同様な列ダウン・レコーダ５７も設けられている。この列ダウン・レコーダ５７は多数のデコード用トランジスタＴ２’，Ｔ３’，・・・を備え、その各々は各ビット・ラインＢＬ毎に１個設けられ且つ負荷トランジスタ５６とは反対のタイプである（図示の例ではＮチャネル）。各デコード用トランジスタＴ２’，Ｔ３’，・・・の一端は、制御信号ＹＭが供給されるトランジスタＴＭ’の共通端子に接続されている。トランジスタＴＭ’の他端は、電流／電圧変換器４０と同様な且つ列ダウン・レコーダ５７とセンス増幅器５９の一方の入力端子との間に挿入された電流／電圧変換器５８に接続されている。センス増幅器５９は、その他方の入力端子に基準電圧ＶRが供給され、図７のセンス増幅器４２と同じ仕方で作動する。
【００３３】
列ダウン・レコーダ５７は既知の仕方でアドレス決定されたビット・ラインをセンス増幅器５９に接続し、そして列アップ・デコーダ５６は非選択ビット・ラインを、負荷トランジスタ５６を通して電源電圧Ｖccにバイアスする。
【００３４】
この発明に係る読み出し方法は、読み出し中に誤って作動し従って読み出しの精度をそこなう過剰消去されたメモリ・セルの数を低減する。
【００３５】
事実、過剰消去されたメモリ・セルの存在はアドレス決定されないメモリ・セルのソース端子が浮遊している場合でさえ、寄生電流通電路を形成することになり得る。
【００３６】
例えば、ワード・ラインＷＬ２及びビット・ラインＢＬ２に接続されたメモリ・セルＡ（図１）を読み出したいとして、メモリ・セルＨ，Ｅ及びＢが同一ビット・ラインＢＬ２に接続され且つそれぞれワード・ラインＷＬ０，ＷＬ１，ＷＬ３に接続され、そしてメモリ・セルＧ，Ｆ，Ｃ及びＤがビット・ラインＢＬ３に接続され且つそれぞれワード・ラインＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３に接続される（ただし図１０では少し違えて接続する）としよう。同一ビット・ラインＢＬ２に接続されたメモリ・セルＢがもし上述したように過剰消去されたならその直流によるエラーの可能性に加えて、メモリ・セルＣ，Ｇ及びＨによって形成された寄生路沿いの過剰消去されたメモリ・セルにより別な寄与もなされ得る。
【００３７】
しかしながら、この発明に係る読み出し方法によれば、電流は可能な寄生路沿いのどの過剰消去されたメモリ・セルによっても寄与されない。事実、図１０に似ているが、上述したようにバイアスされた図３のメモリ・アレイに関する図１１に示すように、メモリ・セルＣ’及びＤ’（同一ソース・ライン２４及び同一ビット・ラインＢＬ３に接続されているが、それぞれワード・ラインＷＬ２，ＷＬ３に接続されている。）は、同一電位Ｖcc従ってＶds＝０Ｖのドレイン領域及びソース領域を呈し、ひいてはこれらメモリ・セルを通る寄生電流路が形成されるのを防止する。このことは、同一のワード・ライン又は関連ワード・ライン（すなわち共通のソース・ライン２４）に接続された区分中の他の全てのメモリ・セルにも適用され、従って既知の技術に比べた改良を行う。
【００３８】
その上、この発明に係る読み出し方法は、一定のエラー見込みを許容するための電源電圧も下げる。事実、この方法によれば、アドレス決定されたビット・ラインに接続されたメモリ・セルは、浮遊端子（通常、ソースとして作動する。）及びＶcc−１にバイアスされた端子（通常、ドレインとして作動する。）を呈する。この場合、バイアスされた端子はソースとして作動でき、そしてもし充分に過剰消去されたならメモリ・セルは或るＶgs電圧（バイアスされた端子がソースである場合）でターンオンされ得る。上述したバイアス状態下でメモリ・セルがターン・オンされるのに必要な過剰消去の程度を評価するため、（ＭＯＳトランジスタでのように）メモリ・セルの閾値電圧ＶTは、他のものの間で、ソース領域と基体領域（基体効果）の間の電位差Ｖsbに依存するので、
【００３９】
Ｖgs，オン＝ＶTO＋ＤＶT
【００４０】
である。ただし、ＶTOはソース領域が基板（アース）と同一電位に在り且つ製造工程及び温度のような種々の要因に依存する時のメモリ・セルの閾値電圧であり、そしてＤＶTは基板（バルク）に対してソース領域をバイアスすることによる閾値電圧の上昇である。ＤＶTは近似的に下記の式で表される。
【００４１】
ＤＶT＝γＶsb
【００４２】
ただし、γは工程に依存する定数（通常は０.４〜１.２である。）であり、そしてＶsbはソースと基板の電位降下である。
【００４３】
従って、ソースとして積極的に働け且つメモリ・セルをターン・オンさせられる端子の正バイアスは選択されないメモリ・セルの閾値電圧を増大し、これは従ってたとえ少し過剰消去されても読み出しには全く干渉しない。もう少し詳しく説明すると、選択されないメモリ・セルのバイアス状態は、制御ゲートとソースの間の電圧降下によって生じられたバイアス状態と等価である。
【００４４】
Ｖgs，eq＝−（Ｖcc−１Ｖ）−ＤＶT
【００４５】
従って、メモリ・セルは、閾値電圧がＶgs，オンよりも低いように過剰消去される時に、ターン・オンされ得る（選択されない時）。
【００４６】
本特許出願人によって用いられた代表的なプロセスのために、Ｖcc＝２.４Ｖの時に、Ｖgs，eq＝−２.３Ｖが、そしてＶcc＝３.６Ｖの時にＶgs，eq＝−４.２Ｖが計算された。従って、最悪の低電圧供給状態（Ｖcc＝２.４Ｖ）においてさえ、選択されない過剰消去されたメモリ・セルがターン・オンされるためには、閾値電圧は−２.３Ｖよりも低くなければならない。すなわち、既知の技術に比べて２Ｖを越える利得が得られた。
【００４７】
これは電源電圧Ｖccの低下を可能にする。電源電圧は、事実、読み出し電圧によって決定される。この読み出し電圧は、できるだけ速いように最大値（電源電圧によって決定されるような）に等しく選ばれる。普通のバイアスでは、書き込まれたメモリ・セルの閾値が大体５Ｖであるので、メモリ・セルは大体３.２Ｖの閾値を呈するまで消去され、従ってベル状閾値電圧分布カーブを考慮すれば、少し消去されたメモリ・セルは過剰消去されたメモリ・セルの閾値電圧を過度に下げることなく正しく読み出され得る。上記説明と関連して、図１２は、書き込まれたメモリ・セル（カーブα）及び消去されたメモリ・セル（カーブβ）の、Ｖgsの関数としてのソース−ドレイン電流Ｉdsのグラフを示し、ＶTはベル状カーブの平均値に等しい。この場合、ＶT＜５Ｖであるアドレス決定された全てのメモリ・セルは正しく読み出され得る。図１２は、負の閾値電圧を有し従ってＶgs＝０Ｖの時でさえ電流を通電し、そのため上述したように読み出しエラーになる過剰消去されたメモリ・セルに関するカーブδも示す。
【００４８】
換言すれば、一定の電源電圧（従って読み出し用）及び一定の過剰消去セル見込み（ベル状分布カーブで決定されるような）のために、上述したようなバイアスは選択されないメモリ・セルの閾値を上昇させ、従って過剰消去されたセル・カーブも移行させる。これは、負のカーブ（カーブδ’）の代わりにカーブδを正のＶT値の方へ右に移行させることに相当する。或は、上述したアーキテクチャがどうしても少数の過剰消去にメモリ・セルだけを提供するので、閾値電圧を上昇させることによって過剰消去されたメモリ・セルの数を低減する代わりに、過剰消去されたメモリ・セルの閾値電圧の上昇に関する利得によって電源（及び読み出し）電圧を低下させることが可能である。すなわち、もし上述したようにバイアスすることにより閾値電圧に関して２Ｖの利得を得ること、すなわち過剰消去されたメモリ・セルを含めてアドレス決定されない全てのメモリ・セルのカーブを２Ｖだけ移行することになるならば、電源（及び読み出し）電圧は同じ２Ｖだけ低下されることができ、既知の読み出し方法に比べて過剰消去されたセル見込みは無い（他の全ての状態は同じのまま）。これは、カーブβを左へ移行させること（カーブβ’）及び選択したメモリ・セルを例えば３.２Ｖ＝Ｖccにて読み出すことの可能性を意味する。
【００４９】
上述したように電圧を低下させることは、集積回路の電源電圧を低下させる方への電流傾向に鑑みて特に利点がある。
【００５０】
一見しただけでは良く分からないかもしれないが、上述した読み出し方法は、アドレス決定されないメモリ・セル（Ｖg＝０ＶそしてＶd＝Ｖcc）のドレイン端子でのストレスの問題を実際には全く含まない。事実、トンネル酸化物層での電界によるストレスは、浮遊ゲート領域に捕獲された負の電荷を有する書き込まれたメモリ・セルの場合に最大である。本特許出願人の計算によれば、現在の製造方法はトンネル酸化物を通るＥ＝５ＭＶ／cmの電界及びＪ＝４.４×１０-19Ａ／cm2のトンネル電流密度を呈し、このトンネル電流密度はホウラーとノーハイム（Ｆowler−Ｎordheim）の式自体のようにコンデンサの放電電流に基づいて計算される。
【００５１】
トンネル面積が１μｍ2の最悪の場合での得られた電流値は、大体７０,０００年での１Ｖの閾値（消去）電圧移行に相当し、且つ全く無視できる。
【００５２】
メモリ・アレイ２０：消去
フラッシュＥＥＰＲＯＭメモリ・アレイでは、その或る区分中の全てのメモリ・セルが同時に消去される。既知の消去方法によれば、消去されるべき区分中で、全てのワード・ラインがアースされ（０Ｖ）全てのソース・ラインが１２Ｖにもたらされ、そして全てのビット・ラインが浮遊したままであるので、メモリ・セルは−１２Ｖの負のＶgs及び浮遊ドレイン端子を呈する。
【００５３】
こゝに提案されたこの発明の方法によれば、バイアスが逆にされるので、消去されるべき区分中の全てのビット・ラインは既知の仕方でＶPPピンから導出された比較的高い正電圧（例えば１２Ｖ）にもたらされ、全てのワード・ラインはアース電位に保持され、そして全てのソース領域は浮遊したままである。
【００５４】
上述したバイアス方法では、強い電界が浮遊ゲートとドレイン領域の間に生じられ、そして負の電荷がホウラーとノーハイムのトンネル効果によってドレイン領域の方へ浮遊ゲートから抜き出される。ドレイン領域での段階付き接合のために、これは印加された高電圧に安全に耐えることができ、且つこの例では金属ラインの形態のビット・ラインと接続する段階付き接合（燐をドープした）を逆にすることのためにトンネル効果は実質的に低減される。
【００５５】
また、上述した解決策では、区分中の全てのメモリ・セルは、金属ビット・ラインの直列抵抗がソース・ライン（活性区域中）の直列抵抗よりも決定的に小さいので、全く同じ消去電圧を呈する。この理由のため、消去されたメモリ・セルの閾値の分散は低減される。
【００５６】
他の区分での不所望なストレスを防止するためには、種々の区分が同一金属ビット・ラインを共有しなければ充分である。図４に示したように、活性区域に形成されたソース・ラインは他の区分によって共有されず、従って高圧電源から他の区分中の消去されるべきでないメモリ・セルのソース領域まで過剰消去されたメモリ・セルを通る寄生路が生じるのを防止する。
【００５７】
メモリ・アレイ２０：プログラミング
周知のように、“熱電子”を浮遊ゲート領域に注入することによりメモリ・セルは書き込まれる（すなわち“プログラムされる”）。現在、書き込みは、制御ゲートを高電圧（例えば１２Ｖ）に接続し、一方の端子（ソース）をアースし、且つ他方の端子（ドレイン）をゲートの電圧よりも低い電圧（通常、５Ｖ〜７Ｖである。）に接続することにより、行われる。電子はソースとドレインの間の長手方向電界によって加速され、そしていわゆる“熱電子”（すなわち上述した平均エネルギーでの）は高圧端子の近くに発生される。何個かの熱電子は薄いトンネル酸化物を通して注入されて浮遊ゲート領域に捕獲され、従って負電位になる。注入効率（すなわちドレイン電流と浮遊ゲート電流の比）が１０-7の範囲内にあるので、上述したプログラミング方法には従ってＶPP＝１２Ｖの供給ピンから大量の電流（０.５〜１μＡ／セル）が必要である。上記供給ピンは、同一チップ中に集積された電圧調整器にも給電し且つプログラミング中ドレイン端子に印加される電圧（５Ｖ〜７Ｖ）を発生する。
【００５８】
しかしながら、この発明方法の一実施例によれば、選択されたワード・ラインは高電圧（１２Ｖ）にもたらされ、
選択ビット・ラインは低電圧（２Ｖ）にもたらされ、
他のワード・ラインはアース電位（０Ｖ）に保持され、
他のビット・ラインは浮遊したままであり、
選択制御ビット・ラインはかなり高い電圧（６Ｖ〜７Ｖ）に保持される。
【００５９】
【発明の効果】
この発明方法では、印加電圧が低い（２Ｖ）ので、選択ビット・ラインにおける非選択メモリ・セルのドレイン端子にストレスが生じることはない。
【００６０】
上述したプログラミング方法は、基板とドレインの間（すなわち基板と低電圧端子の間）の電圧差が従来方法の０Ｖとは違って−２Ｖであるため、熱電子の注入を改善することによって改善された読み出し効率を提供する。
【００６１】
その上、提案されたプログラミング方法は、ドレイン領域（選択ビット・ライン）を２Ｖにバイアスすることによって寄生路を低減し、従って読み出しステップについて説明したようにいわゆる基体効果を効果的に開発させることができる。明らかに、過剰消去されたメモリ・セルの全てが−２Ｖ（大抵の場合に成立し得る仮定）を越える閾値電圧を呈する場合に、全ての寄生路は完全にカットされる。
【００６２】
図３のアーキテクチャは、プログラミング中正しい自己タイミングも提供する。
【００６３】
既知のアーキテクチャを使用し、バイアス電圧が瞬時ではないが、多少の鋭い過渡状態の後で所定値に達することに鑑みて、その持続時間は明らかにプログラミング中に必要とする最終電圧値にも依存し、もって制御ゲート領域が動作電位（１２Ｖ）に達する前にプログラミングのためのメモリ・セルのドレイン端子が高電圧（５Ｖ〜７Ｖ）に達しないようにする。もしそうでなければ、ストレスはドレイン端子に生じられ、そしてメモリ・セルは準閾値電流（ソース端子がアースされる）を通電し始める。その結果、浮遊ゲートに捕獲された何個かの電子はチャネル領域の方に注入され従ってメモリ・セルを過剰消去させるので、次のプログラミング・ステップではメモリ・セルが完全にはプログラムされず、従ってプログラミング・エラー（所要の閾値電圧よりも低い）になる。
【００６４】
これが起きるのを防止するため、既知のメモリの回路にはタイミング論理回路が必要であり、このタイミング論理回路はまず制御ゲート電圧（１２Ｖ）を印加しそしてこれが動作値に達する時だけビット・ラインを所要の電圧（７Ｖ）にバイアスする。
【００６５】
しかしながら、上述したアーキテクチャでは、選択されたメモリ・セルの自己タイミング特性のために、ワード・ライン及びビット・ラインは同時にバイアスされ得る。事実、選択ワード・ラインが動作値（１２Ｖ）に達する前に選択ビット・ラインが動作電位（２Ｖ）に達する場合でさえ、これに接続されたメモリ・セルは、それぞれの制御トランジスタ（これはオフである）のソース領域に接続された浮遊ソース領域を呈するのでオフのままである。選択されたメモリ・セルをターン・オンさせ得るのは、選択ワード・ラインが動作電圧に達し従って制御トランジスタをターン・オンし且つソース・ラインをそれぞれの制御ビット・ライン（ＢＬＰ）に接続する時である。
【００６６】
当業者には明らかなように、この発明の範囲から逸脱することなく、ここに例示して説明したようなバイアス方法に種々の変更を行うことができる。特にそして上述したように、この発明に係るバイアス方法は、上述した特定のアーキテクチャに適用された時に特に効果があるが、これは“ボディ（body）効果”を活用するための電位の印加に特に良く通じる。そして上述したアーキテクチャへこの発明のバイアス方法を適用すると、アーキテクチャ及びバイアス方法の両方の利点を組み合せる簡単な集積デバイス（メモリ・アレイ及び制御回路の両方について）が得られ、従って過剰消去されたメモリ・セルの存在によって課せられた問題を解決するか或は許容できるレベルに少なくとも維持するが、それにもかかわらずこの発明に係るバイアス方法は他のタイプのアーキテクチャにも適用可能である。
【図面の簡単な説明】
【図１】周知のフラッシュＥＥＰＲＯＭメモリ・アレイの一部の回路図である。
【図２】図１のメモリ・アレイのレイアウトを示す図である。
【図３】この発明に係るバイアス方法を好都合に適用できる新しいタイプのフラッシュＥＥＰＲＯＭメモリ・アレイの、図１と同様な回路図である。
【図４】図３のメモリ・アレイのレイアウトを示す図である。
【図５】図２の一部の拡大図である。
【図６】製造マスクのミスアライメントによる閾値電圧分布のグラフである。
【図７】周知のメモリ・アレイのデコード・アーキテクチャを示す回路図である。
【図８】図３のメモリ・アレイ中の１つのメモリ・セルの断面図である。
【図９】この発明に係るバイアス方法が実施可能な図１のメモリ・アレイのデコード・アーキテクチャを示す回路図である。
【図１０】図１の周知のメモリ・アレイ中の多くのメモリ・セルの接続を示す図である。
【図１１】図３のメモリ・アレイに関する、図１０におけるような接続を示す図である。
【図１２】メモリ・セルの電流−電圧特性を示す図である。
【符号の説明】
２０    メモリ・アレイ
２１    メモリ・セル
２２    区分
２３    制御トランジスタ
２４    ソース・ライン
ＢＬ０〜ＢＬ４，・・・ＢＬ１６，ＢＬ１７・・・    ビット・ライン
ＢＬＰ０，ＢＬＰ１    制御ビット・ライン
ＷＬ０〜ＷＬ４    ワード・ライン
２７ａ，２７ｂ，２７ｃ    ストリップ
２８    基板
２９，３５    ドレイン領域
３０，３６    ソース領域
３１    ポリシリコン・ストリップ
３２，３８    金属ライン
３４    フィールド酸化物層
４４    第２の部分
４５    第１の部分
４９    制御ゲート領域
５１    大きな表面
【図１】
0003553121.tif 000002
【図２】
0003553121.tif 000003
【図３】
0003553121.tif 000004
【図４】
0003553121.tif 000005
【図５】
0003553121.tif 000006
【図６】
0003553121.tif 000007
【図７】
0003553121.tif 000008
【図８】
0003553121.tif 000009
【図９】
0003553121.tif 000010
【図１０】
0003553121.tif 000011
【図１１】
0003553121.tif 000012
【図１２】
0003553121.tif 000013