【手続補正書】
【提出日】平成29年7月5日(2017.7.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１のｐ型金属酸化物半導体トランジスタを備え、前記第１のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の入力端子に接続され、
イネーブル信号が無効化されたときに、前記装置の前記入力端子上の信号を前記第１のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、接地電圧を前記第１のｐ型金属酸化物半導体トランジスタの前記ゲートに供給するための第１の回路を備え、
前記第１の回路は、
第２のｐ型金属酸化物半導体トランジスタを含み、前記第２のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の入力端子に接続され、前記第２のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第１のｎ型金属酸化物半導体トランジスタを含み、前記第１のｎ型金属酸化物半導体トランジスタのソースは、アースに接続され、前記第１のｎ型金属酸化物半導体トランジスタのドレインは、前記第２のｐ型金属酸化物半導体トランジスタのドレインに接続され、前記第１のｎ型金属酸化膜半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第２のｎ型金属酸化膜半導体トランジスタを含み、前記第２のｎ型金属酸化膜半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、前記第２のｎ型金属酸化物半導体トランジスタのソースは、前記装置の前記入力端子に接続され、前記第２のｐ型金属酸化物半導体トランジスタの前記ドレインと、前記第１のｎ型金属酸化物半導体トランジスタの前記ドレインと、前記第２のｎ型金属酸化物半導体トランジスタのドレインとは、前記第１のｐ型金属酸化物半導体トランジスタのゲートに接続されている、装置。
【請求項２】
前記第１のｐ型金属酸化膜半導体トランジスタの前記ソースは、前記第１のｐ型金属酸化物半導体トランジスタのバルク端子に短絡される、請求項１に記載の装置。
【請求項３】
前記イネーブル信号の前記反転信号および前記アースは、同一の電圧を有する、請求項１に記載の装置。
【請求項４】
前記装置はさらに、
第３のｐ型金属酸化物半導体トランジスタを備え、前記第３のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、前記第３のｐ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、前記接地電圧を前記第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える、請求項１〜３のいずれか一項に記載の装置。
【請求項５】
前記第２の回路は、
第４のｐ型金属酸化物半導体トランジスタを含み、前記第４のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第４のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第３のｎ型金属酸化物半導体トランジスタを含み、前記第３のｎ型金属酸化膜半導体トランジスタのソースは、アースに接続され、前記第３のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第４のｎ型金属酸化物半導体トランジスタを含み、前記第４のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、前記第４のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第４のｐ型金属酸化物半導体トランジスタのドレインと、前記第３のｎ型金属酸化物半導体トランジスタのドレインと、第４のｎ型金属酸化物半導体トランジスタのドレインとは、前記第３のｐ型金属酸化物半導体トランジスタの前記ゲートに接続されている、請求項４に記載の装置。
【請求項６】
前記装置はさらに、
第５のｎ型金属酸化物半導体トランジスタを含み、前記第５のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記入力端子に接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記入力端子上の信号を前記第５のｎ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、電源電圧を前記第５のｎ型金属酸化物半導体トランジスタの前記ゲートに供給するための第３の回路を含む、請求項１〜５のいずれか一項に記載の装置。
【請求項７】
前記イネーブル信号は、前記電源電圧と同一の電圧を有する、請求項６に記載の装置。
【請求項８】
前記装置の前記入力端子は、前記接地電圧の電圧レベルと前記電源電圧の電圧レベルとの間の電圧を有するアナログ信号を含む、請求項６または７に記載の装置。
【請求項９】
前記第３の回路は、
第６のｎ型金属酸化物半導体トランジスタを含み、前記第６のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記入力端子に接続され、前記第６のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、
第５のｐ型金属酸化物半導体トランジスタを含み、前記第５のｐ型金属酸化膜半導体トランジスタのソースは、前記電源電圧に接続され、前記第５のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第６のｐ型金属酸化膜半導体トランジスタを含み、前記第６のｐ型金属酸化膜半導体トランジスタのソースは、前記入力信号に接続され、前記第６のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、前記第６のｎ型金属酸化物半導体トランジスタのドレインと、前記第５のｐ型金属酸化物のドレインと、前記第６のｐ型金属酸化物半導体トランジスタのドレインは、前記第５のｎ型金属酸化物のゲートに接続されている、請求項６〜８のいずれか一項に記載の装置。
【請求項１０】
前記装置はさらに、
第７のｎ型金属酸化物半導体トランジスタを含み、前記第７のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の出力端子に接続され、前記第７のｎ型金属酸化物半導体トランジスタのドレインは、前記第５のｎ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第７のｎ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、電源電圧を前記第７のｎ型金属酸化物半導体トランジスタの前記ゲートに供給するための第４の回路を備える、請求項６〜９のいずれか一項に記載の装置。
【請求項１１】
前記第４の回路は、
第７のｐ型金属酸化物半導体トランジスタを含み、前記第７のｐ型金属酸化膜半導体トランジスタのソースは、前記電源電圧に接続され、前記第７のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第８のｎ型金属酸化物半導体トランジスタを含み、前記第８のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第８のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第８のｐ型金属酸化膜半導体トランジスタを含み、前記第８のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第８のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、前記第７のｐ型金属酸化物半導体トランジスタのドレインと、前記第８のｐ型金属酸化物半導体トランジスタのドレインと、前記第８のｎ型金属酸化物半導体トランジスタのドレインとは、前記第７のｎ型金属酸化物半導体トランジスタのゲートに接続されている、請求項１０に記載の装置。
【請求項１２】
前記装置はさらに、
第３のｐ型金属酸化物半導体トランジスタを含み、前記第３のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の出力端子に接続され、前記第３のｐ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、前記接地電圧を前記第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える、請求項１０または１１に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
出力端子１５４上の電圧が０Ｖであり、イネーブル信号１７２の電圧が低電圧／０Ｖである（すなわち、イネーブル信号の反転信号１７４が高電圧／１．８Ｖである）場合、ＮＭＯＳトランジスタ１４４のＶｇｓ＝１．８Ｖ−０Ｖ＝１．８Ｖである。よって、ＮＭＯＳトランジスタ１４４は、開放／オフされる。したがって、０Ｖの入力信号は、ＮＭＯＳトランジスタ１４４のソースからドレインに伝送され、その後ＮＭＯＳトランジスタ１４０のゲートに伝送される。ＰＭＯＳトランジスタ１４６の場合、ソースが０Ｖであり、ゲートがイネーブル信号１７２、すなわち０Ｖであるため、Ｖｇｓ＝０Ｖ−０Ｖ＝０Ｖである。したがって、ＰＭＯＳトランジスタ１４６は、開放／オフされる。また、ＮＭＯＳトランジスタ１４０の場合、Ｖｇｓ＝０Ｖ−０Ｖ＝０Ｖであり、トランジスタは、開放／オフされる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
回路構造１８８は、出力信号が過大電圧または不足電圧である場合に、同様にうまく機能して、出力端子１５４をＮＭＯＳトランジスタ１４０のドレインから隔離する。たとえば、イネーブル信号１７２が０Ｖ（イネーブル信号の反転信号１７４が高電圧／１．８Ｖ）であり、出力信号が１．９Ｖである場合、ＮＭＯＳトランジスタ１４４のゲート電圧が１．８Ｖであり、ソース電圧が１．９Ｖである。したがって、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。Ｖｇｓが負の電圧であるため、ＮＭＯＳトランジスタ１４４は、開放／オフされる。一方、ＰＭＯＳトランジスタ１４６は、ゲートに０Ｖのイネーブル信号１７２を有し、ソースに出力端子１５４からの１．９Ｖの出力信号を有するため、Ｖｇｓ＝０Ｖ−１．９Ｖ＝−１．９Ｖである。よって、ＰＭＯＳトランジスタ１４６は、閉合／オンされ、導通になる。したがって、ソースおよびドレインが接続され、出力端子１５４からの１．９Ｖの信号をＰＭＯＳトランジスタ１４６のソース端子からドレイン端子に伝送し、その後ＮＭＯＳトランジスタ１４０のゲートに伝送する。ＮＭＯＳトランジスタ１４０のゲートおよびソースが同一の電圧１．９Ｖにあるため、Ｖｇｓ＝０Ｖであり、ＮＭＯＳトランジスタ１４０は、オフされる。したがって、過大電圧の場合においても、出力端子１５４上の信号は、ＮＭＯＳトランジスタ１４０のドレインから隔離される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
イネーブル信号１７２が高電圧であり、イネーブル信号の反転信号１７４が低電圧／０Ｖである場合、ＮＭＯＳトランジスタ１４４およびＰＭＯＳトランジスタ１４６の両方は、開放／オフされる。たとえば、ＮＭＯＳトランジスタ１３６の場合、Ｖｇｓ＝０Ｖ−Ｎである（Ｎは、出力端子１５４上の任意の予期電圧である）。この場合、予期電圧が０Ｖ〜１．７であるため、Ｖｇｓは、常にゼロまたは負の電圧であり、ＮＭＯＳトランジスタ１４４は、開放／オフのままに維持される。また、入力端子１５２上の小さな不足電圧、たとえば−０．２Ｖを出力端子１５４に供給される場合、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。一般的には、ＮＭＯＳトランジスタをオンにするために正の電圧が必要とされるが、実際には、この電圧がトランジスタの閾値電圧Ｖｔを超える十分な大きさを有しなければならない。よって、閾値電圧Ｖｔを超えない小さな過大電圧は、ＮＭＯＳトランジスタ１４４をオンにすることができない。同様に、ＰＭＯＳトランジスタ１４６の場合、たとえば１．９Ｖの小さな過大電圧の場合、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。Ｖｇｓは、負の電圧であるが、ＰＭＯＳトランジスタ１４６のＶｔよりも小さい場合、ＰＭＯＳトランジスタ１４６は、開放／オフのままに維持される。したがって、小さな過大電圧または不足電圧の場合、ＮＭＯＳトランジスタ１４４およびＰＭＯＳトランジスタ１４６は、ＮＭＯＳトランジスタ１４０のゲートに影響を与えず、ＮＭＯＳトランジスタ１４０のドレインおよびソースが接続のままに維持される。一方、過大電圧または不足電圧の大きさがＮＭＯＳトランジスタ１３６またはＰＭＯＳトランジスタ１４６のいずれかのＶｔよりも大きい場合、回路１８８は、ＮＭＯＳトランジスタ１４０のドレインおよびソースを隔離し、装置の他の部分に保護措置を提供する。