(57)【特許請求の範囲】
【請求項１】
同期型メモリモジュールにおけるアドレスデコード回路であって、
複数のアドレス信号が入力され、前記アドレス信号の各々に対して、プリチャージ期間にともに第１の論理レベルとなり、ディスチャージ期間に、前記アドレス信号に応じて前記第１の論理レベルと第２の論理レベルとになるドライブ信号対を対応するドライブ信号線に出力するアドレスドライブ回路と、
イネーブル信号が入力されるイネーブル端子と、対応する前記ドライブ信号線に接続された入力端子とを有し、イネーブル信号が入力されている期間に前記ドライブ信号をデコードするデコード回路を前記メモリモジュールのワード線と同じ個数備え、前記ドライブ信号線と平行に配置されたデコード回路列と、
前記ドライブ信号線の前記アドレスドライブ回路が接続された端部とは反対側の端部に接続され、前記ドライブ信号対のいずれかのドライブ信号が前記第２の論理レベルに変化したことを検出し検出信号を出力する検出回路と、
前記検出信号に応じて、前記イネーブル信号を出力する制御回路と
を有することを特徴とするアドレスデコード回路。
【請求項２】
同期型メモリモジュールにおけるアドレスデコード回路であって、
複数のアドレス信号が入力され、少なくとも１本のアドレス信号に対しては、プリチャージ期間にともに第１の論理レベルとなり、ディスチャージ期間に、前記アドレス信号に応じて前記第１の論理レベルと第２の論理レベルとになるドライブ信号対を対応するドライブ信号線に出力し、またこれ以外のアドレス信号の各々に対しては、前記アドレス信号に応じて単一のドライブ信号を対応するドライブ信号線に出力するアドレスドライブ回路と、
前記単一のドライブ信号に応じて個別ドライブ信号を生成する第１のデコード回路を、前記メモリモジュールのワード線と同じ個数備えた第１のデコード回路列と、
前記第１のデコード回路の各々に対してそれぞれ設けられ、イネーブル信号が入力されるイネーブル端子と、対応する前記ドライブ信号線および前記対応する第１のデコード回路に接続された入力端子とを有し、イネーブル信号が入力されている期間に前記ドライブ信号をデコードする第２のデコード回路を複数備え、前記ドライブ信号線と平行に配置された第２のデコード回路列と、
前記ドライブ信号線の前記アドレスドライブ回路が接続された端部とは反対側の端部に接続され、前記ドライブ信号対のいずれかのドライブ信号が第２の論理レベルに変化したことを検出し検出信号を出力する検出回路と、
前記検出信号に応じて、前記イネーブル信号を出力する制御回路と
を有することを特徴とするアドレスデコード回路。
【請求項３】
前記アドレスドライブ回路は、
プリチャージ信号の入力端子を備え、プリチャージ信号が入力されている期間をプリチャージ期間、入力されていない期間をディスチャージ期間として動作するものであり、
前記制御回路は、
外部入力クロックのエッジに同期してプリチャージ信号の出力を停止し、第１の検出信号が入力されると前記イネーブル信号を生成して前記イネーブル信号線に出力し、前記メモリモジュールにてデータ読み出しまたは書き込み動作が完了すると前記イネーブル信号の出力を停止し、第２の検出信号が入力されると前記プリチャージ信号の出力を再開し、
前記検出回路は、
少なくとも１つの前記ドライブ信号対の信号線に前記アドレスドライブ回路と反対側の端部で接続し、また前記イネーブル信号線に前記制御回路と反対側の端部で接続し、前記ドライブ信号線対のいずれかの信号線が第２の論理レベルに変化したことを検出すると第１の検出信号を出力し、また前記イネーブル信号線からのイネーブル信号の入力が停止したことを検出すると第２の検出信号を出力する
ことを特徴とする請求項１または２に記載のアドレスデコード回路。
【請求項４】
前記アドレスドライブ回路は、
プリチャージ信号の入力端子を備え、プリチャージ信号が入力されている期間をプリチャージ期間、入力されていない期間をディスチャージ期間として動作するものであり、
前記制御回路は、
前記イネーブル信号線の端部に接続し、外部入力クロックのエッジに同期してプリチャージ信号の出力を停止し、前記メモリモジュールにてデータ読み出しまたは書き込み動作が完了すると検出禁止信号を出力し、前記イネーブル信号線からのイネーブル信号の入力が停止したことを検出すると前記プリチャージ信号の出力を再開し、
前記検出回路は、
少なくとも１つの前記ドライブ信号対の信号線に前記アドレスドライブ回路と反対側の端部で接続し、また前記イネーブル信号線の前記制御回路と反対側の端部でこの信号線と接続し、前記ドライブ信号線対のいずれかの信号線が第２の論理レベルに変化したことを検出すると前記イネーブル信号を生成して前記イネーブル信号線に出力し、前記検出禁止信号が入力されると前記イネーブル信号の出力を停止する
ことを特徴とする請求項１または２に記載のアドレスデコード回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は同期型高速ＳＲＡＭモジュール等の同期型メモリモジュールにおけるアドレスデコード回路に関するものである。
【０００２】
【従来の技術】
同期型メモリモジュール（以下、モジュールと称する）においては、外部から入力される複数のアドレス信号からなるアドレスデータで決まるモジュール内部の特定の番地に対応するメモリセルを選択する動作と、選択されたメモリセルに記憶されたデータを読み出してモジュール外部に出力する読み出し動作と、同様に指定された番地のメモリセルに、モジール外部から入力されたデータを書き込む書き込み動作がある。
【０００３】
同期型高速ＳＲＡＭモジュールにおいては、メモリセルの選択とそのメモリセルからのデータ読み出しの連続動作、およびメモリセルの選択とそのメモリセルへのデータ書き込みの連続動作をシステムクロック（以下、クロックと称する）の１サイクル以内に高速に実行し完結しなければならない。
【０００４】
モジュール内部において、メモリセルは縦方向および横方向に一様かつ密に配列されたメモリアレイとして構成されている。このメモリアレイの特定番地のメモリセルの選択動作として、モジュール外部から入力された複数のアドレス信号からアレイの横方向を選択する行（ワード）選択動作と、縦方向を選択する列（カラム）選択動作がある。上記のアドレスデコード回路は、複数のアドレス信号からなるアドレスデータをデコードすることによりメモリアレイ内のただ１つのワードを選択するものである。
【０００５】
図２０は従来のアドレスデコード回路の一例を示す回路図である。このアドレスデコード回路は、制御回路１００１と、アドレスドライブ回路１００２と、２５６個のデコード回路ｉ０〜ｉ２５５からなるデコード回路列ｉとを有する。
【０００６】
アドレスドライブ回路１００２は、入力されたアドレス信号Ａｎ（ｎ＝０、１…７）の正相および逆相信号であるドライブ信号ｄｎおよびｒｄｎを生成する。
【０００７】
図２１はアドレスドライブ回路１００２の一構成例を示す回路図であり、アドレス信号Ａ０〜Ａ７にそれぞれ対応するドライブ回路Ｄ０〜Ｄ７は全て同じ回路構成である。アドレス信号Ａｎに対応するドライブ回路Ｄｎにおいて、Ｄ型フリップフロップ回路（Ｆ／Ｆ回路）２００は、アドレス信号Ａｎをクロック信号ＣＫの立ち上がりエッジでラッチする。Ｆ／Ｆ回路２００出力は、ＮＯＴ回路２０１および２０２を介してドライブ信号ｄｎとして出力され、またＮＯＴ回路２０３を介してドライブ信号ｒｄｎとして出力される。すなわち、ドライブ信号ｄ０はアドレス信号Ａｎの論理レベルと同相の論理レベルを出力し、ドライブ信号ｒｄ０はアドレス信号Ａｎの論理レベルと逆相の論理レベルを出力する。
【０００８】
制御回路１００１は、外部から供給されるクロック信号ＣＫ、モジュールの動作を指定する機能選択信号ＳＥＬ、メモリモジュールからの読み出し動作信号ＳＡＤが入力され、これらの入力信号からデコード回路列ｉの動作を許可または禁止するイネーブル信号ＥＮと、メモリモジュールの読み出しまたは書き込み動作を制御するプリチャージ信号ＮＰＲを生成する回路である。
【０００９】
図２２は制御回路１００１の一構成例を示す回路図である。図２２において、Ｆ／Ｆ回路１００は、機能選択信号ＳＥＬをクロック信号ＣＫの立ち上がりエッジでラッチしてプリチャージ信号ＮＰＲを生成する。またプリチャージ信号ＮＰＲの反転信号が入力されるＮＡＮＤ回路１０２と、読み出し動作信号ＳＡＤの反転信号が入力されるＮＡＮＤ回路１０３はＳＲラッチ回路を構成しており、ＮＡＮＤ回路１０３の出力をイネーブル信号ＥＮの出力端子とする。
【００１０】
デコード回路列ｉは、アドレスドライブ回路１００２から入力される１６本のドライブ信号ｄ０〜ｄ７、ｒｄ０〜ｒｄ７により指定される、２５６本のワード線Ｗ０〜Ｗ２５５の中の一本のワード線を、デコード回路ｉ０〜ｉ２５５によって選択する。デコード回路ｉ０〜ｉ２５５は全て同じ回路構成であり、それぞれ８個の入力端子Ｉ０〜Ｉ７を有する。デコード回路ｉｍ（ｍ＝０、１…２５５）は、イネーブル信号ＥＮの論理レベルが“０”のとき、８本の入力信号の論理積をワード線Ｗｍに出力し、イネーブルＥＮが論理レベル“１”のとき、入力信号の論理レベルの如何に関わらずワード線Ｗｍに論理レベル“０”を出力する。
【００１１】
図２０において、２５６本のワード線Ｗ０〜Ｗ２５５は、メモリセルがアレイ状に配置されたメモリアレイ（図示せず）の行（ワードと称し、ここではメモリアレイは２５６ワードからなる）を選択するものであり、ワード線Ｗｍは、対応するワードのメモリセルの選択ゲート（図示せず）に接続されている。デコード回路ｉｍは、アドレス信号Ａ０〜Ａ７からなるデータが、メモリアレイ内のｍ番地（ここではモジュールの書き込み／読み出しの１ビットデータに対して深さ方向を２５６としている。つまりカラム数を１としている）のアドレス空間（すわわちｍ番地のワード）を示すデータであるときに、このワードに対応するワード線Ｗｍに論理レベル“１”を出力してこれを選択するデコーダである。従って、アドレス信号Ａ０〜Ａ７からなるデータがｍ番地を示すときに、“１”となるアドレス信号Ａｎに対して、デコード回路ｉｍの対応する入力端子Ｉｎはドライブ信号ｄｎに接続されており、また“０”となるアドレス信号Ａｎに対して、デコード回路ｉｍの対応する入力端子Ｉｎはドライブ信号ｒｄｎに接続されている。
【００１２】
次に図２０のアドレスデコーダ回路のデコード動作について説明する。図２３は図２０のアドレスデコーダ回路の動作タイミングチャートである。尚、ここではデータ読み出しサイクルのデコード動作を説明するが、書き込みサイクルのデコード動作も同様である。
【００１３】
機能選択信号ＳＥＬが“０”である待機状態においては、プリチャージ信号ＮＰＲは論理レベル“０”（以下、単に“０”と表記する）、読み出し動作信号ＳＡＤは“０”、イネーブル信号ＥＮは論理レベル“１”（以下、単に“１”と表記する）である。
【００１４】
機能選択信号ＳＥＬが“１”になると、図２２おいて、クロック信号ＣＫの立ち上がりエッジでＦ／Ｆ回路１００により機能選択信号ＳＥＬが“１”がラッチされ、プリチャージ信号ＮＰＲが“１”となり、ディスチャージ状態になる。このプリチャージ信号ＮＰＲの変化により、ＮＯＴ回路１０１出力は“０”となり、ＮＡＮＤ回路１０２の出力は“１”に変化し、ＮＡＮＤ回路１０３の３入力は全て“１”になり、イネーブル信号ＥＮは“０”に変化する。
【００１５】
アドレスドライブ回路１００２からのドライブ信号ｄ０〜ｄ７、ｒｄ０〜ｒｄ７の論理レベルに応じて、ただ１つのデコード回路ｉｍがワード線Ｗｍに“１”を出力し、ワード線Ｗｍに接続するメモリセルが選択される。このメモリセルからのデータ読み出しを完了すると、モジュールは読み出し動作信号ＳＡＤを“１”にする。
【００１６】
これにより、図２２において、ＮＯＴ回路１０４の出力が“０”になるので、ＮＡＮＤ回路１０３の出力は“１”に変化し、イネーブル信号ＥＮは“１”に復帰する。またＡＮＤ回路１０５の３入力が“１”となるので、ＡＮＤ回路１０５の出力は“１”となり、Ｆ／Ｆ回路１００はリセットされ、プリチャージ信号ＮＰＲは“０”に復帰し、プリチャージ状態となる。以上で１サイクルのデコード動作を完了する。
【００１７】
【発明が解決しようとする課題】
同期型高速ＳＲＡＭでは、１クロックサイクル中にメモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しを実行し、いずれの場合も、アドレス信号Ａｎが入力されてから１クロックサイクルのあいだに処理を完結し、次の１クロックサイクルへの待機状態に戻らなければならない。このとき、アクセスのサイクルの起動条件はモジュール外部から与えられるが、メモリモジュール内部を制御するタイミング要素はモジュール外部から与えられないので、必要であればモジュール内部で生成するしかなく、従ってモジュール内部での動作は非同期論理で構成しなければならない。
【００１８】
このような同期型メモリモジュールのアドレスデコード回路において、ドライブ信号を多数の一様に配列されたデコード回路へ供給することは、多数の負荷に接続された長い配線を駆動すること、すなわち大きな負荷容量を駆動することとなる。このとき、アドレスドライブ回路からのドライブ信号線の先端部に位置するデコード回路に到達する信号の波形は、アドレスドライブ回路のすぐ近くに位置するデコード回路のそれに比べて大きく遅延する。
【００１９】
従って、イネーブル信号ＥＮとドライブ信号ｄｎおよびｒｄｎとの位相関係は、アドレスドライブ回路の近くのデコード回路とドライブ信号線の先端部のデコード回路では大きくずれている可能性があり、アドレス信号Ａｎのイネーブル信号ＥＮに対するセットアップ時間およびホールド時間が確保されるかどうかは保証できない。つまり、イネーブル信号ＥＮが“０”の期間にドライブ信号ｄｎおよびｒｄｎの変化が生じる可能性がある。そのため、一時的に複数のワード線が選択される可能性があり、従って誤ったワード（メモリセル）が選択される危険性がある。これを図２３において説明すれば、ドライブ信号線の先端部のデコード回路においては、ドライブ信号ｄｎおよびｒｄｎが変化する以前にイネーブル信号ＥＮが“０”になってしまう可能性がある。
【００２０】
アドレスデコード回路においては、アドレス信号がイネーブル信号ＥＮの立ち下がりに対しどれくらい以前に確定しているかを示すセットアップ時間、およびアドレス信号の論理レベルがイネーブル信号の立ち上がりに対しどれくらいの時間を経過してから変化するかを示すホールド時間の２つを保証する必要がある。
【００２１】
このように従来のアドレスデコード回路では、セットアップ時間を十分に確保できず、読み出したデータが異常論理レベルとなる誤動作を生じるという問題点があった。
【００２２】
本発明はこのような従来の問題を解決するものであり、誤動作することなく高速動作が可能なアドレスデコード回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１に記載のアドレスデコード回路は、複数のアドレス信号が入力され、前記アドレス信号の各々に対して、プリチャージ期間にともに第１の論理レベルとなり、ディスチャージ期間に、前記アドレス信号に応じて前記第１の論理レベルと第２の論理レベルとになるドライブ信号対を対応するドライブ信号線に出力するアドレスドライブ回路と、イネーブル信号が入力されるイネーブル端子と、対応する前記ドライブ信号線に接続された入力端子とを有し、イネーブル信号が入力されている期間に前記ドライブ信号をデコードするデコード回路を前記メモリモジュールのワード線と同じ個数備え、前記ドライブ信号線と平行に配置されたデコード回路列と、前記ドライブ信号線の前記アドレスドライブ回路が接続された端部とは反対側の端部に接続され、前記ドライブ信号対のいずれかのドライブ信号が前記第２の論理レベルに変化したことを検出し検出信号を出力する検出回路と、前記検出信号に応じて、前記イネーブル信号を出力する制御回路とを有することを特徴とするものである。
【００２４】
また請求項２に記載のアドレスデコード回路は、複数のアドレス信号が入力され、少なくとも１本のアドレス信号に対しては、プリチャージ期間にともに第１の論理レベルとなり、ディスチャージ期間に、前記アドレス信号に応じて前記第１の論理レベルと第２の論理レベルとになるドライブ信号対を対応するドライブ信号線に出力し、またこれ以外のアドレス信号の各々に対しては、前記アドレス信号に応じて単一のドライブ信号を対応するドライブ信号線に出力するアドレスドライブ回路と、前記単一のドライブ信号に応じて個別ドライブ信号を生成する第１のデコード回路を、前記メモリモジュールのワード線と同じ個数備えた第１のデコード回路列と、前記第１のデコード回路の各々に対してそれぞれ設けられ、イネーブル信号が入力されるイネーブル端子と、対応する前記ドライブ信号線および前記対応する第１のデコード回路に接続された入力端子とを有し、イネーブル信号が入力されている期間に前記ドライブ信号をデコードする第２のデコード回路を複数備え、前記ドライブ信号線と平行に配置された第２のデコード回路列と、前記ドライブ信号線の前記アドレスドライブ回路が接続された端部とは反対側の端部に接続され、前記ドライブ信号対のいずれかのドライブ信号が第２の論理レベルに変化したことを検出し検出信号を出力する検出回路と、前記検出信号に応じて、前記イネーブル信号を出力する制御回路とを有することを特徴とするものである。
【００２５】
請求項３に記載のアドレスデコード回路は、請求項１または２において、前記アドレスドライブ回路は、プリチャージ信号の入力端子を備え、プリチャージ信号が入力されている期間をプリチャージ期間、入力されていない期間をディスチャージ期間として動作するものであり、前記制御回路は、外部入力クロックのエッジに同期してプリチャージ信号の出力を停止し、第１の検出信号が入力されると前記イネーブル信号を生成して前記イネーブル信号線に出力し、前記メモリモジュールにてデータ読み出しまたは書き込み動作が完了すると前記イネーブル信号の出力を停止し、第２の検出信号が入力されると前記プリチャージ信号の出力を再開し、前記検出回路は、少なくとも１つの前記ドライブ信号対の信号線に前記アドレスドライブ回路と反対側の端部で接続し、また前記イネーブル信号線に前記制御回路と反対側の端部で接続し、前記ドライブ信号線対のいずれかの信号線が第２の論理レベルに変化したことを検出すると第１の検出信号を出力し、また前記イネーブル信号線からのイネーブル信号の入力が停止したことを検出すると第２の検出信号を出力することを特徴とするものである。
【００２６】
請求項４に記載のアドレスデコード回路は、請求項１または２において、前記アドレスドライブ回路は、プリチャージ信号の入力端子を備え、プリチャージ信号が入力されている期間をプリチャージ期間、入力されていない期間をディスチャージ期間として動作するものであり、前記制御回路は、前記イネーブル信号線の端部に接続し、外部入力クロックのエッジに同期してプリチャージ信号の出力を停止し、前記メモリモジュールにてデータ読み出しまたは書き込み動作が完了すると検出禁止信号を出力し、前記イネーブル信号線からのイネーブル信号の入力が停止したことを検出すると前記プリチャージ信号の出力を再開し、前記検出回路は、少なくとも１つの前記ドライブ信号対の信号線に前記アドレスドライブ回路と反対側の端部で接続し、また前記イネーブル信号線の前記制御回路と反対側の端部でこの信号線と接続し、前記ドライブ信号線対のいずれかの信号線が第２の論理レベルに変化したことを検出すると前記イネーブル信号を生成して前記イネーブル信号線に出力し、前記検出禁止信号が入力されると前記イネーブル信号の出力を停止することを特徴とするものである。
【００２７】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態のアドレスデコード回路を示す回路図であり、同期型高速ＳＲＡＭモジュールに設けられている。このアドレスデコード回路は、制御回路１と、アドレスドライブ回路２と、２５６個のデコード回路ｉ０〜ｉ２５５からなるデコード回路列ｉと、検出回路３とを有する。また上記ＳＲＡＭモジュールは、２５６ワードからなるメモリセルアレイを有する。
【００２８】
アドレスドライブ回路２は、入力された８本のアドレス信号Ａ０〜Ａ７から、デコード回路列ｉへの入力信号となる１６本のドライブ信号ｄ０〜ｄ７およびｒｄ０〜ｒｄ７を生成し、これらのドライブ信号を別々のドライブ信号線に出力する。メモリプリチャージ時（以下、単にプリチャージ時と称する）には、ドライブ信号ｄｎおよびｒｄｎ（ｎ＝０、１…７）は、ともに論理レベル“１”（以下、単に“１”と表記する）を出力する。またメモリディスチャージ時（以下、単にディスチャージ時と称する）には、ドライブ信号ｄｎはアドレス信号Ａｎの正相論理レベルをラッチ出力し、ドライブ信号ｒｄｎはアドレス信号Ａｎの逆相論理レベルをそれぞれラッチ出力して、一方のドライブ信号は“１”を出力し、他方のドライブ信号は論理レベル“０”（以下、単に“０”と表記する）。尚、ここでは“１”は第１の論理レベルに対応し、“０”は第２の論理レベルに対応する。
【００２９】
図２はアドレスドライブ回路２の一構成例を示す回路図であり、８本のアドレス信号Ａ０〜Ａ７にそれぞれ対応して設けられたドライブ回路Ｄ０〜Ｄ７はいずれも同じ回路構成である。アドレス信号Ａｎに対応するドライブ回路Ｄｎにおいて、フリップフロップ回路（以下、Ｆ／Ｆ回路と表記する）２００は、そのＤ入力端子にアドレス信号Ａｎが接続され、クロック入力端子にクロック信号ＣＫが接続されていて、クロック信号ＣＫの立ち上がりにより、アドレス信号Ａｎの論理レベルをラッチする。Ｆ／Ｆ回路２００の出力は、ＮＯＴ回路２０７の入力端子に接続されるとともに、ＯＲ回路２０５の第１の入力端子に接続され、ＮＯＴ回路２０７の出力はＯＲ回路２０６の第１の入力端子に接続されている。プリチャージ信号ＮＰＲはＮＯＴ回路２０８の入力端子に接続され、ＮＯＴ回路２０８の出力はＯＲ回路２０５および２０６の第２の入力端子にそれぞれ接続されている。これらＯＲ回路２０５および２０６の出力はアドレスドライブ回路２の出力端子を構成しており、ＯＲ回路２０５の出力は正相ドライブ信号ｄｎの出力端子になっており、ＯＲ回路２０６の出力は逆相ドライブ信号ｒｄｎの出力端子になっている。
【００３０】
従って、プリチャージ信号ＮＰＲが“０”であるプリチャージ時、ＮＯＴ回路２０８の出力は“１”になり、ＯＲ回路２０５および２０６の出力は、Ｆ／Ｆ回路２００の出力の論理レベルの如何に関わらず、“１”に保持され、ドライブ信号ｄ０およびｒｄ０にはともに“１”が強制的に出力される。次にプリチャージ信号ＮＰＲが“１”であるディスチャージ時、ＮＯＴ回路２０８の出力は“０”になり、Ｆ／Ｆ回路２００の出力の正相がＯＲ回路２０５から出力され、Ｆ／Ｆ回路２００の出力の逆相がＯＲ回路２０６から出力される。
【００３１】
次に検出回路３は、アドレスドライブ回路２からの１対のドライブ信号ｄ０およびｒｄ０を入力とし、このドライブ信号ｄ０およびｒｄ０の論理レベルを監視しており、いずれか一方のドライブ信号の論理レベルが“０”であることを検出すると、検出信号ＢＳを出力する。この検出回路３は、半導体集積回路のレイアウトにおいて、アドレスドライブ回路２からのドライブ信号ｄ０〜ｄ７、ｒｄ０〜ｒｄ７の配線がデコード回路ｉ０〜ｉ２５５の配列に沿って、平行に配置された先端、すなわちドライブ信号線のアドレスドライブ回路２と反対側の端部でこれに接続するものとする。尚、上記１対のドライブ信号はｄ０およびｒｄ０に限定されず、例えばｄ１およびｒｄ１を用いても良く、また複数のドライブ信号対を監視するようにしても良い。
【００３２】
図３は検出回路３の一例を示す回路図である。図３において、ドライブ信号ｄ０およびｒｄ０は、ＮＯＴ回路３０および３１の入力端子に接続され、ＮＯＴ回路３０および３１の各出力は、ともにＮＯＲ回路３２の２つの入力端子に接続され、ＮＯＲ回路３２の出力が検出信号ＢＳとなる。
【００３３】
ドライブ信号ｄ０およびｒｄ０のどちらか一方が“０”になると、ＮＯＲ回路３２の２つの入力端子のうち、どちらか一方の入力が“１”となり、検出信号ＢＳは“０”となる。すなわち、ＮＯＴ回路３０または３１の入力が“０”であることを検出すると、検出信号ＢＳは“０”となる。
【００３４】
次に制御回路１は、外部から供給されるクロック信号ＣＫ、機能選択信号ＳＥＬ、モジュールからの読み出し動作信号ＳＡＤ、検出回路３からの検出信号ＢＳが入力され、これら入力信号からデコード回路列ｉの動作を許可あるいは禁止するイネーブル信号ＥＮと、モジュールの読み出し動作を制御するプリチャージ信号ＮＰＲとを生成する回路である。
【００３５】
図４は制御回路１の一構成例を示す回路図である。図４において、Ｆ／Ｆ回路１００は、そのＤ入力端子が機能選択信号ＳＥＬに接続され、クロック入力端子がクロック信号ＣＫに接続されていて、機能選択信号ＳＥＬをラッチしてプリチャージ信号ＮＰＲを生成する。このプリチャージ信号ＮＰＲは、ＮＡＮＤ回路１０６の第１の入力端子およびＡＮＤ回路１０５の第１の入力端子に接続されるとともに、ＯＲ回路１０９の第１の入力端子に接続されている。検出信号ＢＳは、ＮＯＴ回路１０８の入力端子に接続されるとともに、ＯＲ回路１０７の第１の入力端子に接続されている。ＮＯＴ回路１０８の出力はＮＡＮＤ回路１０６の第２の入力端子に接続されている。ＮＡＮＤ回路１０６の出力はＮＡＮＤ回路１０２の第１の入力端子に接続されている。読み出し動作信号ＳＡＤは、ＡＮＤ回路１０５の第２の入力端子に接続されるとともに、ＮＯＴ回路１０４の入力端子に接続され、ＮＯＴ回路１０４の出力はＯＲ回路１０７の第２の入力端子に接続されている。ＯＲ回路１０７の出力、ＯＲ回路１０９の出力、およびＮＡＮＤ回路１０２の出力は、ＮＡＮＤ回路１０３の第１〜第３の入力端子にそれぞれ接続されている。ＮＡＮＤ回路１０３の出力端子は、イネーブル信号ＥＮを生成するとともに、ＮＡＮＤ回路１０２の第２の入力端子に接続されていて、さらにＡＮＤ回路１０５の第３の入力端子およびＯＲ回路１０９の第２の入力端子にも接続されている。ＡＮＤ回路１０５の出力はＦ／Ｆ回路１００のリセット入力端子Ｒに接続されている。尚、ＯＲ回路１０９は、待機状態においてイネーブル信号ＥＮが“０”を維持するのを避けるための回路であり、プリチャージ信号ＮＰＲが“０”でかつイネーブル信号ＥＮが論理レベル“０”のとき、その出力を“０”にして、ＮＡＮＤ回路１０３の出力が“１”になるように帰還をかけ、本来の待機状態に戻す。
【００３６】
次にデコード回路列ｉは、アドレスドライブ回路２から入力される１６本のドライブ信号ｄ０〜ｄ７、ｒｄ０〜ｒｄ７により指定される、２５６本のワード線Ｗ０〜Ｗ２５５の中の一本のワード線を、デコード回路ｉ０〜ｉ２５５によって選択する。デコード回路ｉ０〜ｉ２５５は、全て同一の回路構成であり、デコード動作の許可信号として制御回路からのイネーブル信号ＥＮが共通に入力され、集積回路レイアウトにおいて、デコード回路ｉ０がアドレスドライブ回路２に対する最近端、デコード回路ｉ２５５が最遠端になるように、一様に配列されている。またデコード回路ｉｍ（ｍ＝０、１…２５５）の出力は、ワード線Ｗｍにそれぞれ接続される。ここで、デコード回路列ｉの各デコード回路を同一構成にできるということは、メモリアレイのワード数が増える等の回路変更に対して容易に対応できることを意味する。
【００３７】
図５はデコード回路ｉｍの一構成例を示す回路図である。図５において、入力端子Ｉｎはアドレスドライブ回路２の出力であるドライブ信号ｄｎまたはｒｄｎのいずれかに接続されている。入力端子Ｉ０とＩ１はＡＮＤゲート回路５００の第１および第２の入力端子に接続されていて、ＮＯＴ回路５０８の出力がＡＮＤ回路５００の第３の入力端子に接続されている。またＮＯＴ回路５０８の入力端子にはイネーブル信号ＥＮが接続されている。ＡＮＤ回路５００は、ＮＯＴ回路５０８の出力が“１”のとき（イネーブル信号が“０”のとき）にのみ、信号入力端子Ｉ０とΙ１の論理積を出力する。以下同様に、入力端子Ｉ２とＩ３はＡＮＤ回路５０１の入力端子に、入力Ｉ４とＩ５はＡＮＤ回路５０２の入力端子に、入力端子Ｉ６とＩ７はＡＮＤ回路５０３の入力端子にそれぞれ接続されている。ＡＮＤ回路５００〜５０３の各出力端子は４入力の論理積を出力するＡＮＤ回路５１０の第１〜第４の入力端子にそれぞれ接続されている。また、ＡＮＤ回路５１０の出力は駆動能力の高いドライバ回路５１２の入力端子に接続され、ドライバ回路５１２はＡＮＤ回路５１０の出力と同相の信号をワード線Ｗｍに出力する。
【００３８】
従って、イネーブル信号ＥＮが“０”のときは、入力端子Ｉ０〜Ｉ７の論理レベルの論理積がワード線Ｗｍに出力され、イネーブルＥＮが“１”のときは、入力端子Ｉ０〜Ｉ７の論理レベルの如何に関わらずワード線Ｗｍに“０”が出力される。
【００３９】
次に２５６本のワード線Ｗ０〜Ｗ２５５は、それぞれメモリセルアレイ内の対応するワード（厳密には、対応するワードを構成するメモリセルの選択ゲート）に接続されている。
【００４０】
アドレスドライブ回路２およびデコード回路列ｉは、アドレス信号Ａ０〜Ａ７により択一的に指定されるワード（アドレス空間）を、そのワードに対応するワード線の論理レベルを“１”にすることにより選択する。
【００４１】
デコード回路ｉ０の入力端子Ｉｎは、アドレスドライブ回路２からのドライブ信号ｒｄｎに接続され、アドレス信号Ａ０を最下位ビットとするアドレス信号Ａ０〜Ａ７からなるデータがメモリセルアレイの０番地（のワード）を示す“００００００００”であるときに（このときｒｄ０〜ｒｄ７の全てが“１”となる）、ワード線Ｗ０を“１”にして０番地のワードを選択する。また、デコード回路ｉ１の入力端子Ｉ０はドライブ信号ｄ０に接続され、また入力端子Ｉ１〜Ｉ７はそれぞれｒｄ１〜ｒｄ７に接続され、アドレス信号Ａ０〜Ａ７からなるデータが“０００００００１”であるときに（このときｄ０、ｒｄ１〜ｒｄ７は全て“１”となる）、ワード線Ｗ１を“１”にして１番地のワードを選択する。
【００４２】
このようにデコード回路ｉｍは、アドレス信号Ａ０〜Ａ７により指定されるアドレス空間がｍ番地であるときに、このｍ番地に対応するワード線Ｗｍを選択するデコーダであり、アドレス信号Ａ０〜Ａ７データがｍ番地を示すときに、“１”となるアドレス信号Ａｎに対して、デコード回路ｉｍの対応する入力端子Ｉｎはドライブ信号ｄｎに接続されており、また“０”となるアドレス信号Ａｎに対して、デコード回路ｉｍの対応する入力端子Ｉｎはドライブ信号ｒｄｎに接続されている。すなわち集積回路レイアウトにおいて、アドレス信号Ａ０〜Ａ７からなるアドレスデータがｍ番地を示すときに、デコード回路ｉｍが“１”を出力するように、デコード回路ｉｍの入力端子Ｉｎをドライブ信号ｄｎまたはｒｄｎの信号線とを接続するコンタクトを配置することにより構成される。
【００４３】
またデコード回路ｉｍは、集積回路レイアウトにおいて、添字ｍの数値が大きくなるに従ってアドレスドライブ回路２から遠くなるように配置される。すなわちデコード回路ｉ０がアドレスドライブ回路２の近傍に配置され、デコード回路ｉ２５５がアドレスドライブ回路２の最遠端に配置されている。ドライブ信号ｄｎおよびｒｄｎの信号線は、デコード回路ｉ０〜ｉ２５５の配置と同じ方向に平行配置され、しかも各ドライブ信号線は互いに平行となって配置されている。また、これらの配線は同じ材質、同じ配線幅である。さらに、各ドライブ信号とデコード回路列ｉとの接続本数はいずれも同じ本数である。このことは、各ドライブ信号線に寄生する配線容量および配線抵抗、さらに負荷容量が同一であること、すなわち電気信号伝達の遅延要素が各ドライブ信号線間で揃っていることを意味する。またアドレスドライブ回路２の出力端子からある１つのデコード回路ｉｍの入力端子Ｉ０〜Ｉ７への接続点までの各ドライブ信号線の配線距離は互いにほぼ同じであり、１つのデコード回路ｉｍに入力されるドライブ信号間の位相差は無視できる。
【００４４】
ここで、本ＳＲＡＭモジュールのメモリアレイ部および出力回路の構成および動作について説明しておく。図６は本ＳＲＡＭモジュールにおける１ビット分のデータ読み出しに関するメモリアレイ部および出力回路の回路図である。図６において、２５６個のワード方向に配列されたメモリセルＭ０〜Ｍ２５５の正相データ入出力端子および逆相データ入出力端子はそれぞれ共通に接続され、ビット線ｂｄおよびｎｂｄを構成し、また一端が図１のデコード回路列ｉに接続されているワード線Ｗｍは、メモリセルＭｍの選択ゲート（図示せず）にそれぞれ接続されている。ＰＭＯＳトランジスタ（以下、ＰＭＯＳと略す）８０および８１のドレイン端子はビット線ｂｄおよびｎｂｄにそれぞれ接続され、ソース端子は電源端子ＶＤＤに接続され、ゲート端子は図１の制御回路１からのプリチャージ信号ＮＰＲに接続されている。またＰＭＯＳ８２のソースおよびドレイン端子はビット線ｂｄおよびｎｂｄにそれぞれ接続され、ゲート端子はプリチャージ信号ＮＰＲに接続されている。
【００４５】
プリチャージ信号ＮＰＲが“０”のとき（プリチャージ時）、ビット線ｂｄおよびｎｂｄは電源電位であるＶＤＤレベルにプリチャージされ、プリチャージ信号ＮＰＲが“１”のとき（ディスチャージ時）、開放状態になる。ΡＭＯＳ８２はプリチャージのとき、ビット線ｂｄおよびｎｂｄを短絡し、ビット線ｂｄおよびｎｂｄが同電位を維持するように働く。
【００４６】
上記のビット線ｂｄおよびｎｂｄは、センスアンプ６の差動入力端子に接続されていて、ビット線ｂｄとビット線ｎｂｄの電位レベル差がセンスアンプ６により増幅されて、出力端子ｓおよびｎｓに反転出力される。センスアンプ６の内部は、ＮＭＯＳトランジスタ（以下、ＮＭＯＳと略す）６２を電流ソースとし、ＮＭＯＳ６５および６６を差動入カトランジスタとし、ＰＭＯＳ６３および６４からなる定電流負荷回路をもつ差動型増幅回路を形成し、さらにゲート端子がプリチャージ信号ＮＰＲにより制御され、ソース端が電源端子ＶＤＤに接続され、ドレイン端子が出力端子ｓおよびｎｓにそれぞれ接続されているＰＭＯＳ６０および６１を備えている。センスアンプ６はディスチャージのとき動作状態となり、プリチャージのとき非動作状態となって出力端子ｓおよびｎｓは電源電位ＶＤＤにプルアップされる。
【００４７】
センスアンプ６の出力端子ｓおよびｎｓは電源電位ＶＤＤの１／２より低いしきい値をもったＮＯＴ回路８３およびＮＯＴ回路８４の入力端子に接続されており、出力端子ｓおよびｎｓの信号レベルから、ＮＯＴ回路８３および８４により論理レベル“０”または“１”が検出される。ＮＯＴ回路８３の出力はＮＯＴ回路８５により整形され、ＮＡＮＤ回路９０の第１の入力端子に接続され、またＮＯＴ回路８４の出力はＮＯＴ回路８６により整形され、ＮＡＮＤ回路９１の第１の入力端子に接続されている。またＮＡＮＤ回路９０の出力はＮＡＮＤ回路９１の第２の入力端子に接続され、ＮＡＮＤ回路９１の出力はＮＡＮＤ回路９０の第２の入力端子に接続され、ＮＡＮＤ回路９０および９１はＮＯＴ回路８５および８６の出力をセットおよびリセット入力とするＳＲラッチ回路である出力ラッチ回路９を形成し、ＮＡＮＤ回路９０の出力がメモリセルＭｍ（ｍ＝０、１…２５５）からの読み出しデータとして出力端子ＯＵＴに出力される。
【００４８】
尚、実際のＳＲＡＭモジュールにおいては、複数のビット幅のデータを記憶しており、図６に示す回路がカラム方向にビット幅の個数分だけ配置されている。またこれらカラム方向に複数配置されたビツ卜単位の回路の先端には、図６に示すように、ＮＯＴ回路８５および８６の出力が２つの入力端子に接続され、読み出し動作信号ＳＡＤを生成するＮＡＮＤ回路７０が設けられている。
【００４９】
図６におけるデータ読み出し動作について以下に説明する。図７は図６における動作タイミングチャートである。プリチャージ信号ＮＰＲが“０”のプリチャージ時、ワード線Ｗｍは全て論理レベルが“０”の状態であり、ビット線ｂｄおよびｎｂｄの電位はＰＭＯＳ８０〜８２により電源電位ＶＤＤにプリチャージされ、センスアンプ６は非動作状態で、その出力端子ｓおよびｎｓは電源電位ＶＤＤにプルアップされている。このとき、ＮＯＴ回路８３および８４の入力は電源電位ＶＤＤに保持されているので、ＮＯＴ回路８５および８６の出力は“１”に保持され、読み出し動作信号ＳＡＤは“０”を保持している。また出力ラッチ回路９は以前の論理レベルを保持したままである。これが、プリチャージ時の動作であり、メモリ読み出しにおける待機状態である。
次にプリチャージ信号ＮＰＲの諭理レベルが“１”に変化すると、すなわちメモリディスチャージ動作となると、センスアンプ６においてＮＭＯＳ６２は導通し、ＰＭＯＳ６３および６４、ＮＭＯＳ６５および６６、ＮＭＯＳ６２の間に電流の通路ができ、センスアンプ６の増幅動作が開始され、出力端子ｓおよびｎｓは、図７に示すように電源電位ＶＤＤの１／２近辺へ下降する。このとき、ワード線Ｗ０〜Ｗ２５５のうちの１本、例えばワード線Ｗ０が“１”になると、メモリセルＭ０が選択され、メモリセルＭ０の記憶内容の論理レベルがビット線ｂｄおよびｎｂに出力される。
【００５０】
例えば、この選択されたメモリセルＭ０の記憶データが“１”の場合を考える。ワード線Ｗ０が“１”になり、メモリセルＭ０の保持データにより、ビット線ｎｂｄはＬｏｗレベルに次第に遷移していき、ビット線ｂｄは電源電位ＶＤＤのレベルをそのまま保持する。このときＰＭＯＳ８０〜８２は非導通状態にあるので、センスアンプ６の入力端子ｎｂｄのみがＬｏｗレベルに下降していき、センスアンプ６の増幅出力は端子ｓがＶＤＤの１／２レベルからさらに下がり、端子ｎｓはＶＤＤの１／２レベルから逆に上昇しようとする。ＮＯＴ回路８３および８４のしきい値はＶＤＤの１／２レベルより低めに設定されているので、ＮＯＴ回路８３の出力がＨｉｇｈレベルに上昇する。ＮＯＴ回路８４の出力は依然としてＬｏｗレベルである。このときＮＯＴ回路８５は“０”を出力し、ＮＯＴ回路８６は“１”を出力する。これによりＮＡＮＤ回路９０の出力は“１”となり、出力端子ＯＵＴからは“１”が出力される。またこのとき、ＮＡＮＤ回路７０の出力は“１”に変化する。
【００５１】
次にワード線Ｗ０が“０”になり、メモリセルＭ０が閉じ、プリチャージ信号ＮＰＲが“０”になると、ビット線ｂｄおよびｎｂｄは電源電位ＶＤＤにプリチャージされるとともに、センスアンプ６の出力端子ｓおよびｎｓは電源電位ＶＤＤに上昇し、ＮＯＴ回路８５および８６の出力はともに“１”になる。また読み出し動作信号ＳＡＤは“０”に復帰する。このとき、ビット出力端子ＯＵＴは“１”を出力したままである。
【００５２】
メモリセルＭ０の記憶内容が“０”の場合、プリチャージ信号ＮＰＲの論理レベルが“０”である待機状態から、“１”のディスチャージ状態になったとき、以前とは逆に、ビット線ｂｄがＬｏｗレベルに引き込まれようとし、ビット線ｎｂｄは電源電位ＶＤＤをそのまま保持しようとする。このときＰＭＯＳ８０〜８２は非導通状態にあるので、センスアンプ６の入力端子ｂｄのみがＬｏｗレベルに下降していき、センスアン６の出力端子ｎｓはＶＤＤの１／２レベルからさらに下がり、出力端子ｓはＶＤＤの１／２レベルから逆に上昇しようとする。これによりＮＯＴ回路８５は“１”を、またＮＯＴ回路８６は“０”をそれぞれ出力し、ＮＡＮＤ回路９１の出力は“１”となり、ビット出力端子ＯＵＴは“０”を出力する。またこのとき、ＮＡＮＤ回路７０の出力は“１”に変化する。
【００５３】
つまり、ディスチャージのとき、メモリセルＭ０の記憶内容の読み出しが行われ、センスアンプ６により増幅され、ＮＯＴ回路８３〜８６により検出され、出力ラッチ回路９によりシングル出力に変換され、ビット出力端子ＯＵＴから読み出しデータが出力される。またＮＡＮＤ回路７０はセンスアンプ６が整形動作する期間中に“１”となる読み出し動作信号ＳＡＤを出力する。
【００５４】
次に、図１のアドレスデコード回路の動作について説明する。図８は図１のアドレスデコード回路の動作タイミングチャートである。本メモリモジュールではクロック信号ＣＫの１周期内でデータの読み出しあるいは書き込みが実行され、完結される。尚、ここではデータ読み出し動作についてのみ説明し、データ書き込み動作については述べない（図１および図６においても書き込み動作に関する回路は図示していない）。データ書き込み動作においては、読み出し動作における読み出し動作信号ＳＡＤに相当する信号の発生手段の違いだけで、そのほかの動作はすべて同じである。
【００５５】
待機状態（プリチャージ状態）においては、制御回路１で生成されるプリチャージ信号ＮＰＲは“０”、イネーブル信号ＥＮは“１”、また図６に示すＮＡＮＤ回路７０で生成される読み出し動作信号ＳＡＤは“０”、検出回路３で生成される検出信号ＢＳは“１”である。またこのとき、アドレスドライブ回路２の出力であるドライブ信号ｄ０〜ｄ７およびｒｄ０〜ｒｄ７はアドレス信号Ａ０〜Ａ７の如何に関わらず“１”である。
【００５６】
外部入力される機能選択信号ＳＥＬが“１”になり、モジュールの動作が必要になると、制御回路１はこの機能選択信号ＳＥＬをクロック信号ＣＫの立ち上がりエッジでラッチしてプリチャージ信号ＮＰＲを“１”に変化させ、これによりディスチャージ状態となる。またアドレスドライブ回路２はクロック信号ＣＫの立ち上がりエッジでアドレス信号Ａ０〜Ａ７をラッチし、上記プリチャージ信号ＮＰＲの“１”への変化により、アドレス信号Ａｎに対応するドライブ信号ｄｎおよびｒｄｎがイネーブルになると、アドレス信号Ａｎのラッチ出力の正相をドライブ信号ｄｎとして出力し、アドレス信号Ａｎのラッチ出力の逆相をドライブ信号ｒｄｎとして出力する。
【００５７】
図４において、読み出し動作信号ＳＡＤが“０”、ＯＲ回路１０９の出力が“１”、ＯＲ回路１０７の出力が“１”である状態で、プリチャージ信号ＮＰＲが“１”へ移行しても、検出信号ＢＳが“１”、ＮＯＴ回路１０８の出力が“０”なので、ＮＡＮＤ回路１０２および１０３からなるＳＲラッチ回路の状態は変化せず、イネーブル信号ＥＮは“１”を保持する。
【００５８】
アドレスドライブ回路２からのドライブ信号ｄ０またはｒｄ０のいずれかが“０”となり、このドライブ信号の到達をアドレスドライブ回路２に対して最遠端部に位置する検出回路３が検出して検出信号ＢＳを“０”に変化させ、この“０”の検出信号ＢＳが制御回路１に入力されると、図４において、ＮＯＴ回路１０８の出力は“１”に変化し、ＮＡＮＤ回路１０６の２つの入力が“１”になるので、ΝＡＮＤ回路１０６の出力は“０”、ＮＡＮＤ回路１０２の出力は“１”に変化し、ＮＡＮＤ回路１０３の３つの入力が全て“１”になり、ＮＡＮＤ回路１０３の出力であるイネーブル信号ＥＮは“０”に変化する。
【００５９】
イネーブル信号ＥＮの“０”への変化により、デコード回路列ｉのデコード動作が許可され、デコード回路ｉ０〜ｉ２５５の内のただ１つのデコード回路ｉｍが対応するワード線Ｗｍに“１”を出力し、これによりアドレス信号Ａ０〜Ａ７からなるアドレスデータに示されたメモリセルＭｍが選択される。
【００６０】
次に図６に示すＮＡＮＤ回路７０により読み出し動作信号ＳＡＤが“１”に変化し、この“１”の読み出し動作信号ＳＡＤが制御回路１に入力されると、図４において、ＮＯＴ回路１０４の出力は“１”から“０”となり、ＯＲ回路１０７の出力は“０”になるので、イネーブル信号ＥＮは“１”に復帰する。
【００６１】
上記イネーブル信号ＥＮの“１”への復帰により、デコード回路列ｉのイネーブルが解除となり、選択されたワード線Ｗｍは“０”に復帰する。さらにイネーブル信号ＥＮ、読み出し動作信号ＳＡＤ、そしてプリチャージ信号ＮＰＲが全て“１”となるので、図４のＡＮＤ回路１０５の出力が“１”になり、Ｆ／Ｆ回路１００の出力は強制的に“０”に復帰させられ、プリチャージ信号ＮＰＲは“０”に復帰し、これによりプリチャージ状態に戻る。尚、プリチャージ信号ＮＰＲの“０”への復帰に伴い、ＡＮＤ回路１０５の出力も“０”に戻る。
【００６２】
上記プリチャージ信号ＮＰＲの“０”への復帰により、ドライブ信号ｄｎおよびｒｄｎは、アドレスドライブ回路２によって強制的に“１”となり、これにより検出回路３の検出信号ＢＳも“１”に復帰する。また読み出し動作信号ＳＡＤも“０”に復帰する。以上によりデータ読み出し時の一連のデコード動作が完了する。
【００６３】
このように上記第１の実施形態によれば、ディスチャージ時において各ドライブ信号対のいずれかの信号線は必ず“０”に変化し、また各ドライブ信号線の配線長に対する信号遅延は等しく、アドレスドライブ回路２と反対側の端部でのドライブ信号の変化は、デコード回路ｉ０〜ｉ２５５における信号変化より遅いと考えられるので、検出回路３によりドライブ信号対のうちの１つであるｄ０およびｒｄ０の信号線にアドレスドライブ回路２と反対側の端部で接続し、この信号線対のいずれかの信号線の論理レベルの変化を監視することにより、デコード回路ｉ０〜ｉ２５５におけるドライブ信号ｄ０〜ｄ７およびｒｄ０〜ｒｄ７の確定を検出できることとなる。従って、上記ドライブ信号線の“０”への変化を検出して検出回路３から出力される検出信号ＢＳを受けて、制御回路１によりイネーブル信号ＥＮを“０”に変化させることにより、２５６個のデコード回路の入力ドライブ信号の論理レベルが確定してからデコードが実施されることとなり、セットアップ時間を確保することができるので、モジュールの誤動作を防止することができる。
【００６４】
また上記第１の実施形態における一連の動作は、クロック信号ＣＫの立ち上がりエッジにより起動され、サイクルの完結まで非同期で実行され、各デコード回路における入力ドライブ信号の遅延ばらつきに影響されず、入力ドライブ信号が確定するとすぐにデコードを開始するので、高速動作が可能である。
【００６５】
また検出回路３は図３に示すように簡単な回路で良いので、これを設けたことによるレイアウト面積の増大はほとんどなく、ほぼ従来と同じレイアウト面積で良い。
【００６６】
尚、上記第１の実施形態においては、各ドライブ信号線の方向および配線長が揃っており、配線容量、配線抵抗が同じであるものとしたが、これらの条件は必須ではなく、例えば信号遅延が最も大きいと考えられるドライブ信号線対を検出回路３で監視するようにしても良い。また上記第１の実施形態においては、ドライブ信号のプリチャージ中の論理レベルを“１”としたが、プリチャージ中のドライブ信号の論理レベルを“０”とし、検出回路３での検出の論理レベルを“１”としても良い。
【００６７】
第２の実施形態
図９は本発明の第２の実施形態のアドレスデコード回路を示す回路図であり、同期型高速ＳＲＡＭモジュールに設けられている。このアドレスデコード回路は、制御回路１と、アドレスドライブ回路１１と、２５６個の第１のデコード回路ｊ０〜ｊ２５５からなる第１のデコード回路列ｊと、２５６個の第２のデコード回路ｉ０〜ｉ２５５からなるデコード回路列ｉと、検出回路３とを有する。また上記ＳＲＡＭモジュールは、２５６ワードからなるメモリセルアレイを有する。
【００６８】
尚、上記の検出回路３の構成および機能は、第１の実施形態の検出回路３（その一構成例を図３に示す）と同一であり、アドレスドライブ回路１１からの１対のドライブ信号ｄ０およびｒｄ０を入力とし、集積回路レイアウトにおいて、第１の実施形態と同様に、ドライブ信号ｄ０およびｒｄ０の信号線にアドレスドライブ回路１１と反対側の端部で接続するものとする。また、第２のデコード回路ｉｍ（ｍ＝０、１…２５５）の構成および機能は、第１の実施形態のデコード回路ｉｍ（その一構成例を図５に示す）と同一であり、第２のデコード回路ｉｍの出力は、ワード線Ｗｍにそれぞれ接続され、第２のデコード回路ｉ０〜ｉ２５５は、集積回路レイアウトにおいて、第１の実施形態と同様に、デコード回路ｉ０がアドレスドライブ回路１１に対する最近端、デコード回路ｉ２５５が最遠端になるように、一様に配列されている。また、制御回路１の構成および機能は、第１の実施形態の制御回路１（その一構成例を図４に示す）と同一である。尚、第１の実施形態と同様に、検出回路３が監視するドライブ信号線は、ドライブ信号ｄ０およびｒｄ０の信号線に限定されず、例えばｄ１およびｒｄ１を用いても良く、また複数のドライブ信号対を監視するようにしても良い。
【００６９】
アドレスドライブ回路１１は、入力された８本の各アドレス信号Ａ０〜Ａ７から、第１のデコード回路列ｊおよび第２のデコード回路列ｉへの入力信号となる９本のドライブ信号ｄ０〜ｄ７、ｒｄ０を生成し、これらのドライブ信号を別々のドライブ信号線に出力する。正相ドライブ信号ｄ０および逆相ドライブ信号ｒｄ０は、プリチャージ時に“１”を出力し、ディスチャージ時にアドレス信号Ａ０の正相および逆相の論理レベルをラッチ出力する。また正相ドライブ信号ｄ１〜ｄ７は、プリチャージおよびディスチャージに関わらず、アドレス信号Ａ１〜Ａ７の正相の論理レベルをラッチ出力する。
【００７０】
図１０はアドレスドライブ回路１１の一構成例を示す回路図である。図１０において、８本のアドレス信号Ａ０〜Ａ７にそれぞれ対応して設けられたドライブ回路Ｄ０〜Ｄ７のうち、ドライブ回路Ｄ０の回路構成のみが他のドライブ回路と異なり、ドライブ回路Ｄ１〜Ｄ７は同じ回路構成である。尚、ドライブ回路Ｄ０の回路構成および機能は、図２に示す第１の実施形態のアドレスドライブ回路２のドライブ回路Ｄｎ（ｎ＝０、１…７）と同一である。
【００７１】
アドレス信号Ａ１〜Ａ７に対応するドライブ回路Ｄ１〜Ｄ７において、Ｆ／Ｆ回路２１０は、そのＤ入力端子にアドレス信号Ａｎが接続され、クロック入力端子にクロック信号ＣＫが接続されていて、クロック信号ＣＫの立ち上がりによりアドレス信号Ａｎの論理レベルをラッチする。Ｆ／Ｆ回路２１０の出力はＮＯＴ回路２１１の入力端子に接続され、ＮＯＴ回路２１１の出力は駆動能力の充分にあるＮＯＴ回路２１２の入力端子に接続されていて、ＮＯＴ回路２１２の出力がアドレス信号Ａｎに対するドライブ信号ｄｎの出力端子になっている。
【００７２】
次に第１のデコード回路列ｊは、第２のデコード回路ｉｍに対応して設けられた第１のデコード回路ｊｍにより、アドレスドライブ回路１１から入力されるドライブ信号ｄ１〜ｄ７から第２のデコード回路ｉｍに供給する個別ドライブ信号ｄｍ１〜ｄｍ７を生成する回路である。第１のデコード回路ｊ０〜ｊ２５５は、同種の回路構成であり、集積回路レイアウトにおいて、第１のデコード回路ｊｍは第２のデコード回路ｉｍにそれぞれ近接して配置される。また第１のデコード回路ｊｍの入力端子Ｊ１〜Ｊ７はドライブ信号ｄ１〜ｄ７に接続され、入力されたドライブ信号ｄｎから生成した個別ドライブ信号ｄｍ１〜ｄｍ７が第２のデコード回路ｉｍの入力端子Ｉ１〜Ｉ７に出力される。
【００７３】
また第２のデコード回路ｉｍの入力端子Ｉ０は、ドライブ信号ｄ０またはｒｄ０のいずれかに接続されている。デコード回路ｉ０の入力端子Ｉ０にはドライブ信号ｒｄ０が接続されており、デコード回路ｉ１の入力端子Ｉ０にはドライブ信号ｄ０が接続されている。すなわち、添字ｍが偶数の第１のデコード回路ｉｍの入力端子Ｉ０にはドライブ信号ｒｄ０が接続され、添字ｍが奇数の第１のデコード回路ｉｍの入力端子Ｉ０にはドライブ信号ｄ０が接続されている。
【００７４】
図１１は第１のデコード回路ｊｍの一構成例を示す回路図であり、（ａ）は第１のデコード回路ｊ０およびｊ１の回路図、（ｂ）は第１のデコード回路ｊ２およびｊ３の回路図を示す。第１のデコード回路ｊｍは、ｍの数値に応じて、ドライブ信号ｄ１〜ｄ７の論理レベルの同相もしくは逆相を個別ドライブ信号ｄｍ１〜ｄｍ７として出力する構成になっている。図１１（ａ）に示すように、デコード回路ｊ０およびｊ１では、ドライブ信号ｄ１〜ｄ７に対して、それぞれＮＯＴ回路８０１〜８０７が設けられており、個別ドライブ信号ｄ０１〜ｄ０７、ｄ１１〜ｄ１７はドライブ信号ｄ１〜ｄ７の逆相となる。また、図１１（ｂ）に示すように、デコード回路ｊ２およびｊ３では、ドライブ信号ｄ２〜ｄ７に対してＮＯＴ回路８２２〜８２７が設けられており、個別ドライブ信号ｄ２１、ｄ３１はドライブ信号ｄ１の正相となり、個別ドライブ信号ｄ２２〜ｄ２７、ｄ３２〜ｄ３７はドライブ信号ｄ２〜ｄ７の逆相となる。
【００７５】
第１のデコード回路ｊ０および第２のデコード回路ｉ０は、アドレス信号Ａ７〜Ａ０からなるデータが“００００００００”のときに、０番地のワード線Ｗ０に“１”を出力してこれを選択する。また第１のデコード回路ｊ１および第２のデコード回路ｉ１は、アドレス信号Ａ７〜Ａ０からなるデータが“０００００００１”のときに、１番地のワード線Ｗ１に“１”を出力してこれを選択する。すなわち、第２のデコード回路ｉｍの入力端子Ｉ０〜Ｉ７と、第１の実施形態のデコード回路ｉｍの入力端子Ｉ０〜Ｉ７には、同一のアドレス信号Ａ７〜Ａ０からなるデータに対して、同一のデータが入力される。すなわち、第１のデコード回路列ｊと第２のデコード回路列ｉは、ｍ番地を示すアドレス信号Ａ７〜Ａ０からなるデータに対して、ｍ番地のワード線Ｗｍを選択する。従って、第１のデコード回路ｊｍにおいては、同一のアドレス信号Ａ７〜Ａ０からなるデータに対して、個別ドライブ信号ｄｍ１〜ｄｍ７が、第１の実施形態のデコード回路ｉｍの入力端子Ｉ１〜Ｉ７と同じになるように、ＮＯＴ回路が設けられる。
【００７６】
次に２５６本のワード線Ｗ０〜Ｗ２５５は、それぞれメモリセルアレイ内の対応するワードに接続されている。アドレスドライブ回路１１、第１のデコード回路列ｊ、および第２のデコード回路列ｉは、アドレス信号Ａ０〜Ａ７により択一的に指定されるワード（アドレス空間）を、そのワードに対応するワード線の論理レベルを“１”にすることにより選択する。
【００７７】
図９において、第１のデコード回路ｊｍは添字ｍの数値により若干異なるが、おおむね同様の回路構成になっており、また第２のデコード回路ｉｍも同一の回路構成になっていて、第１のデコード回路ｊｍおよび第２のデコード回路ｉｍは、レイアウトにおいて添字ｍの数値が大きくなるに従ってアドレスドイブ回路１１から遠くなるように配置される。すなわちデコード回路ｊ０およびｉ０がアドレスドライブ回路１１の近傍に配置され、デコード回路ｊ２５５およびｉ２５５がアドレスドライブ回路１１の最遠端に配置される。
【００７８】
アドレスドライブ回路１１の出力であるドライブ信号ｄ０およびｒｄ０とｄ１〜ｄ７の信号線は、これらのデコード回路ｊｍおよびｉｍの配置と同じ方向に平行配置され、しかも各ドライブ信号線は互いに平行となって配置されている。また、これらの配線は同じ材質、同じ配線幅である。このことは、各ドライブ信号線に寄性する配線容量および配線抵抗がほぼ同一であるなること、すなわち電気信号伝達の遅延要素が各ドライブ信号線間で揃っていることを意味する。またアドレスドライブ回路１１の出力端子からデコード回路ｊｍの入力端子ｊ１〜ｊ７およびｉｍの入力端子Ｉ０への接続点までの各ドライブ信号線の配線距離は互いにほぼ同じであり、デコード回路ｊｍおよびｉｍに入力されるドライブ信号間の位相差は無視できる。
【００７９】
次に、図９のアドレスデコード回路のデコード動作について説明する。本ＳＲＡＭモジュールにおいては、クロック信号ＣＫの１周期内でデータの読み出しまたは書き込みが実行され、完結される。尚、図９のアドレスデコード回路の動作タイミングチャートは、図８に示す第１の実施形態の動作タイミングチャートと同じである。また、ここではデータ読み出し時のデコード動作についてのみ説明するが、データ書き込み時のデコード動作は、読み出し動作信号ＳＡＤに替えてこれに相当する別の信号が入力される以外は、読み出し時と同じである。
【００８０】
機能選択信号ＳＥＬが“０”である待機状態において、プリチャージ信号ＮＰＲは“０”、イネーブル信号ＥＮは“１”、読み出し動作信号ＳＡＤは“０”、検出信号ＢＳは“１”である。またドライブ信号ｄ０およびｒｄ０はアドレス信号Ａ０の如何に関わらず“１”を出力しており、ドライブ信号ｄ１〜ｄ７はアドレス信号Ａ１〜Ａ７の以前のラッチデータの論理レベルを出力している。
【００８１】
機能選択信号ＳＥＬが“１”になると、クロック信号ＣＫの立ち上がりエッジでプリチャージ信号ＮＰＲは“１”に変化し、ディスチャージ状態になる。またアドレスドライブ回路１１はクロック信号ＣＫの立ち上がりエッジでアドレス信号Ａ０〜Ａ７をラッチし、直ちにアドレス信号Ａ１〜Ａ７のラッチ出力の正相をドライブ信号ｄ１〜ｄ７として出力する。また上記プリチャージ信号ＮＰＲの変化によりアドレス信号Ａ０に対応するドライブ信号ｄ０およびｒｄ０がイネーブルになると、アドレス信号Ａ０のラッチ出力の正相および逆相をドライブ信号ｄ０およびｒｄ０としてそれぞれ出力する。上記のドライブ信号ｄ１〜ｄ７は第１のデコード回路ｊ０〜ｊ２５５にそれぞれ入力され、第１のデコード回路ｊｍは個別ドライブ信号ｄｍ１〜ｄｍ７を生成して第２のデコード回路ｉｍへ出力する。このときイネーブル信号ＥＮは“１”を保持したままである。
【００８２】
次にドライブ信号ｄ０またはｒｄ０のいずれかが“０”に変化し、このドライブ信号の到達をアドレスドライブ回路１１に対して最遠端部に位置する検出回路３が検出して検出信号ＢＳを“０”に駆動し、この検出信号ＢＳが制御回路１に入力されると、制御回路１はイネーブル信号ＥＮを“０”に変化させる。このイネーブル信号ＥＮの“０”への変化により、第２のデコード回路列ｉがイネーブルされ、ただ１つの第２のデコード回路ｉｍがワード線Ｗｍに“１”を出力し、入力されたアドレスデータに示されたメモリセルＭｍが選択される。
【００８３】
次に上記メモリセルＭｍの選択に応じてモジュール内でデータ読み出し動作が実行され、読み出し動作信号ＳＡＤが“１”に変化すると、制御回路１はイネーブル信号ＥＮを“１”に復帰させ、これにより第２のデコード回路列ｉのイネーブルが解除となり、選択されたワード線Ｗｍは“０”に復帰する。さらにイネーブル信号ＥＮが“１”に復帰すると、制御回路１はプリチャージ信号ＮＰＲを“０”に復帰させ、プリチャージ状態に戻る。
【００８４】
上記プリチャージ信号ＮＰＲの“０”への復帰により、アドレスドライブ回路１１の出力も、ドライブ信号ｄ０およびｒｄ０は“１”に復帰し、検出信号ＢＳも“１”に復帰し、また読み出し動作信号ＳＡＤも“０”に復帰する。以上によりデータ読み出し時の一連のデコード動作が完了する。
【００８５】
このように上記第２の実施形態によれば、ディスチャージ時においてドライブ信号ｄ０とｒｄ０のいずれかは必ず“０”に変化し、また各ドライブ信号線の配線長に対する信号遅延は等しく、アドレスドライブ回路１１と反対側の端部でのドライブ信号ｄ０またはｒｄ０の変化は、第２のデコード回路ｉｍにおけるドライブ信号ｄ０またはｒｄ０と個別ドライブ信号ｄｍ１〜ｄｍ７の信号変化より遅いと考えられるので、検出回路３によりドライブ信号ｄ０およびｒｄ０の信号線にアドレスドライブ回路１１と反対側の端部で接続し、この信号線対のいずれかの信号線の論理レベルの変化を監視することにより、第２のデコード回路ｉ０〜ｉ２５５におけるドライブ信号ｄ０またはｒｄ０と個別ドライブ信号の確定を検出できることとなる。従って、上記ドライブ信号ｄ０とｒｄ０の信号線の“０”への変化を検出して検出回路３から出力される検出信号ＢＳを受けて、制御回路１によりイネーブル信号ＥＮを“０”に変化させることにより、第２のデコード回路ｉ０〜ｉ２５５の入力ドライブ信号の論理レベルが確定してからデコードが実施されることとなり、セットアップ時間を確保することができるので、モジュールの誤動作を防止することができる。
【００８６】
また上記第２の実施形態における一連の動作は、クロック信号ＣＫの立ち上がりエッジにより起動され、サイクルの完結まで非同期で実行され、各デコード回路における入力ドライブ信号の遅延ばらつきに影響されず、入力ドライブ信号が確定するとすぐにデコードを開始するので、高速動作が可能である。
【００８７】
また検出回路３は図３に示すように簡単な回路で良いので、これを設けたことによるレイアウト面積の増大はほとんどなく、ほぼ従来と同じレイアウト面積で良い。
【００８８】
さらに第１の実施形態に比べてドライブ信号線の数が少なくて済むので、これらの信号線の配置に伴うレイアウト面積を小さくできる。
【００８９】
尚、上記第２の実施形態においては、各ドライブ信号線の方向および配線長が揃っており、配線容量、配線抵抗が同じであるものとしたが、これらの条件は必須ではなく、例えば信号遅延が他のものより大きくなるドライブ信号線対があれば、その信号線対を検出回路３で監視すれば良い。また上記第２の実施形態においては、ドライブ信号のプリチャージ中の論理レベルを“１”としたが、プリチャージ中のドライブ信号の論理レベルを“０”とし、検出回路３での検出の論理レベルを“１”としても良い。
【００９０】
第３の実施形態
図１２は本発明の第３の実施形態のアドレスデコード回路を示す回路図であり、同期型高速ＳＲＡＭモジュールに設けられている。このアドレスデコード回路は、制御回路１２と、アドレスドライブ回路２と、２５６個のデコード回路ｉ０〜ｉ２５５からなるデコード回路列ｉと、検出回路１３とを有する。また上記ＳＲＡＭモジュールは、２５６ワードからなるメモリセルアレイを有する。
【００９１】
尚、上記のアドレスドライブ回路２の構成および機能は、第１の実施形態のアドレスドライブ回路２（その一構成例を図２に示す）と同一であり、入力された８本のアドレス信号Ａ０〜Ａ７から、プリチャージ時に“１”をとり、ディスチャージ時にアドレス信号Ａｎ（ｎ＝０、１…７）の正相、および逆相の論理レベルをラッチ出力する１６本のドライブ信号ｄｎおよびｒｄｎを生成する。また、デコード回路ｉｍ（ｍ＝０、１…２５５）の構成および機能は、第１の実施形態のデコード回路ｉｍ（その一構成例を図５に示す）と同一であり、その入力端子Ｉｎとドライブ信号ｄｎまたはｒｄｎとの接続も図１に示す第１の実施形態と同じである。またデコード回路ｉ０〜ｉ２５５は、集積回路レイアウトにおいて、第１の実施形態と同様に、デコード回路ｉ０がアドレスドライブ回路２に対する最近端、デコード回路ｉ２５５が最遠端になるように、一様に配列されている。
【００９２】
検出回路１３は、アドレスドライブ回路２からの正相と逆相の１対のドライブ信号ｄ０、ｒｄ０、および制御回路１２からのイネーブル信号ΕＮを入力とし、ドライブ信号ｄ０、ｒｄ０、およびイネーブル信号ΕＮの論理レベルを監視しており、イネーブル信号ΕＮの論理レベルが“１”のときに、いずれか一方のドライブ信号の論理レベルが“０”であることを検出すると、“０”の検出信号ＢＳを出力し（第１の検出信号に相当する）、イネーブル信号ΕＮが“０”に変化したことを検出すると検出信号ＢＳを“１”に戻し、イネーブル信号ΕＮが“１”に戻ったことを検出すると検出信号ＢＳを再び“０”にする（第２の検出信号に相当する）。この検出回路１３は、集積回路レイアウトにおいて、アドレスドライブ回路２からのドライブ信号ｄ０〜ｄ７、ｒｄ０〜ｒｄ７の配線がデコード回路ｉ０〜ｉ２５５の配列に沿って、平行に配置された先端、すなわちドライブ信号線のアドレスドライブ回路２と反対側の端部でこれに接続する。またイネーブル信号ＥＮが出力されるイネーブル信号線に制御回路１２と反対側の端部で接続する。尚、上記１対のドライブ信号はｄ０およびｒｄ０に限定されず、例えばｄ１およびｒｄ１を用いても良く、また複数のドライブ信号対を監視するようにしても良い。
【００９３】
図１３は検出回路１３の一構成例を示す回路図である。図１３において、ドライブ信号ｄ０およびｒｄ０は、ＮＯＴ回路３０および３１の入力端子にそれぞれ接続され、ＮＯＴ回路３０および３１の出力はともにＯＲ回路３３の２つの入力端子に接続され、ＯＲ回路３３の出力はＮＡＮＤ回路３４の第１の入力端子に接続されている。また、ＮＡＮＤ回路３４の第２の入力端子にはイネーブル信号ＥＮが接続され、ＮＡＮＤ回路３４の出力が検出信号ＢＳの出力端子となる。
【００９４】
従って、ドライブ信号ｄ０およびｒｄ０のどちらか一方が“０”のとき、ＯＲ回路３３の２つの入力端子のうち、どちらか一方の入力が“１”となり、イネーブル信号ＥＮが“１”であれば、検出信号ＢＳは“０”を出力する。またこのとき、イネーブル信号ＥＮが論理レベル“０”であれば、ドライブ信号ｄ０およびｒｄ０の論理レベルの如何に関わらず、検出信号ＢＳは“１”を出力する。
【００９５】
次に制御回路１２は、外部から供給されるクロック信号ＣＫ、機能選択信号ＳＥＬ、モジュールからの読み出し動作信号ＳＡＤ、検出回路１３からの検出信号ＢＳが入力され、これら入力信号からデコード回路列ｉの動作を許可あるいは禁止するイネーブル信号ＥＮと、モジュールの読み出し動作を制御するプリチャージ信号ＮＰＲを生成する回路である。
【００９６】
図１４は制御回路１２の一構成例を示す回路図である。図１４において、Ｆ／Ｆ回路１００は、そのＤ入力端子に機能選択信号ＳＥＬが接続され、クロック入力端子にクロック信号ＣＫが接続されていて、機能選択信号ＳＥＬをラッチしてプリチャージ信号ＮＰＲを生成する。このプリチヤージ信号ＮＰＲは、ＮＡＮＤ回路１０６の第１の入力端子およびＡＮＤ回路１０５の第１の入力端子に接続されるとともに、ＯＲ回路１０９の第１の入力端子に接続されている。検出信号ＢＳは、ＮＯＴ回路１０８の入力端子に接続され、ＮＯＴ回路１０８の出力はΝＡＮＤ回路１０６の第２の入力端子およびＡＮＤ回路１０５の第２の入力端子に接続されている。読み出し動作信号ＳＡＤは、ＡＮＤ回路１０５の第３の入力端子に接続されるとともに、ＮＯＴ回路１０４の入力端子に接続され、ＮＯＴ回路１０４の出力はＮＡＮＤ回路１０６の第３の入力端子およびＮＡＮＤ回路１０３の第１の入力端子に接続されている。ＮＡＮＤ回路１０６の出力はＮＡＮＤ回路１０２の第１の入力端子に接続され、ＮＡＮＤ回路１０２の出力はＮＡＮＤ回路１０３の第２の入力端子に接続され、ＯＲ回路１０９の出力はＮＡＮＤ回路１０３の第３の入力端子に接続されている。ＮＡＮＤ回路１０３の出力端子は、イネーブル信号ＥＮを生成するとともに、ＮＡＮＤ回路１０２の第２の入力端子およびＯＲ回路１０９の第２の入力端子にも接続されている。ＡＮＤ回路１０５の出力はＦ／Ｆ回路１００のリセット入力端子Ｒに接続されている。
【００９７】
次に、図１２のアドレスデコード回路のデコード動作について説明する。本ＳＲＡＭモジュールにおいては、クロック信号ＣＫの１周期内でデータの読み出しまたは書き込みが実行され、完結される。図１５は図１２のアドレスデコード回路の動作タイミングチャートである。尚、ここではデータ読み出し時のデコード動作についてのみ説明するが、データ書き込み時のデコード動作は、読み出し動作信号ＳＡＤに替えてこれに相当する別の信号が入力される以外は、読み出し時と同じである。
【００９８】
機能選択信号ＳＥＬが論理レベル“０”である待機状態において、プリチャージ信号ＮＰＲは“０”、イネーブル信号ＥＮは“１”、読み出し動作信号ＳＡＤは“０”、検出信号ＢＳは“１”である。またドライブ信号ｄｎおよびｒｄｎはアドレス信号Ａｎの如何に関わらず“１”を出力している。
【００９９】
機能選択信号ＳＥＬが“１”になると、クロック信号ＣＫの立ち上がりエッジでプリチャージ信号ＮＰＲは“１”に変化し、デイスチャージ状態になる。またアドレス信号Ａｎはクロック信号ＣＫの立ち上がりエッジでラッチされ、プリチャージ信号ＮＰＲの“１”への変化によりドライブ信号ｄｎおよびｒｄｎがイネーブルになると、アドレス信号Ａｎのラッチ出力の正相がドライブ信号ｄｎとして出力され、アドレス信号Ａｎのラッチ出力の逆相がドライブ信号ｒｄｎとして出力される。このとき、図１４において、読み出し動作信号ＳＡＤ信号が“０”、ＯＲ回路１０９の出力が“１”である状態で、プリチャージ信号ＮＰＲが“１”に変化しても、検出信号ＢＳが“１”であり、ＮＯＴ回路１０８の出力が“０”であるため、ＮＡＮＤ回路１０２および１０３からなるＳＲラッチ回路の状態は変化せず、イネーブル信号ＥＮは“１”のまま保持される。
【０１００】
次にドライブ信号ｄ０またはｒｄ０のいずれかが“０”に変化し、このドライブ信号の到達をアドレスドライブ回路２に対して最遠端部に位置する検出回路１３が検出して検出信号ＢＳを“０”に駆動し、この検出信号ＢＳが制御回路１３に入力されると、図１４において、ＮＯＴ回路１０８の出力は“１”に変化し、ＮＡＮＤ回路１０６の３つの入力が“１”になり、ＮＡＮＤ回路１０６の出力は“０”になるので、ＮＡＮＤ回路１０２の出力は“１”となり、ＮＡＮＤ回路１０３の３つの入力が全て“１”になり、イネーブル信号ＥＮは“０”に変化する。
【０１０１】
上記イネーブル信号ＥＮの論理レベル“０”への変化により、デコード回路列ｉがイネーブルされ、ただ１つのデコード回路ｉｍがワード線Ｗｍに“１”を出力し、入力されたアドレスデータに示されたメモリセルＭｍが選択される。また検出回路１３は上記“０”に変化したイネーブル信号ＥＮの到達を検出すると、検出信号ＢＳを“１”に戻す。この“１”の検出信号ＢＳが制御回路１３に入力されると、図１４において、ＮＯＴ回路１０８の出力が“０”に変化するが、読み出し動作信号ＳＡＤが“０”なので、ＡＮＤ回路１０５の出力は“０”のまま保持される。またＮＡＮＤ回路１０６の第２の入力端子は“０”となり、ＮＡＮＤ回路１０６の出力は“１”になるが、イネーブル信号ＥＮが“０”なので、ＮＡＮＤ回路１０２の出力は“１”のまま保持される。
【０１０２】
次に上記メモリセルＭｍの選択に応じてモジュール内でデータ読み出し動作が実行され、読み出し動作信号ＳＡＤが“１”に変化し、この読み出し動作信号ＳＡＤが制御回路１２に入力されると、図１４において、ＮＯＴ回路１０４の出力が“０”となるので、ＮＡＮＤ回路１０３の出力であるイネーブル信号ＥＮは“１”に復帰する。このイネーブル信号ＥＮの“１”への復帰により、デコード回路列ｉのイネーブルが解除となり、選択されたワード線Ｗｍは“０”に復帰する。また制御回路１２に対して最遠端部に位置する検出回路１３は上記“１”に復帰したイネーブル信号ＥＮの到達を検出すると、検出信号ＢＳを再び“０”に駆動する。この“０”の検出信号ＢＳが制御回路１３に入力されると、図１４において、ＮＯＴ回路１０８の出力が“１”に変化し、このとき読み出し動作信号ＳＡＤが“１”、プリチャージ信号ＮＰＲが“１”なので、ＡＮＤ回路１０５の出力は“１”になり、Ｆ／Ｆ回路１００の出力であるプリチャージ信号ＮＰＲは強制的に“０”に復帰させられ、これによりプリチャージ状態に戻る。このプリチャージ信号ＮＰＲの“０”への復帰により、図１４のＡＮＤ回路１０５の出力も“０”に復帰する。
【０１０３】
上記プリチャージ信号ＮＰＲの“０”への復帰により、ドライブ信号ｄｎおよびｒｄｎは“１”に復帰し、これにより検出信号ＢＳも“１”に復帰する。また読み出し動作信号ＳＡＤも“０”に復帰する。以上によりデータ読み出しの一連連のデコード動作が完了する。
【０１０４】
このように上記第３の実施形態によれば、検出回路１３によりドライブ信号ｄ０およびｒｄ０の信号線にアドレスドライブ回路２と反対側の端部で接続し、この信号線対のいずれかの信号線の論理レベルの変化を監視することにより、デコード回路ｉ０〜ｉ２５５における入力ドライブ信号の確定を検出でき、従って、上記ドライブ信号線の“０”への変化を検出して検出回路３から出力される検出信号ＢＳを受けて、制御回路１２によりイネーブル信号ＥＮを“０”に変化させることにより、２５６個のデコード回路の入力ドライブ信号の論理レベルが確定してからデコードが実施されることとなり、セットアップ時間を確保することができるので、モジュールの誤動作を防止することができる。
【０１０５】
また検出回路１３は図１３に示すように簡単な回路で良いので、これを設けたことによるレイアウト面積の増大はほとんどなく、ほぼ従来と同じレイアウト面積で良い。
【０１０６】
また検出回路１３によりイネーブル信号線に制御回路１２と反対側の端部で接続し、イネーブル信号ＥＮの変化を監視することにより、デコード回路ｉ０〜ｉ２５５におけるデコードイネーブル期間の終了を検出できることとなり、従って、イネーブル信号ＥＮが“０”から“１”に戻ったことを検出して検出回路１３から出力される検出信号ＢＳを受けて、制御回路１２によりプリチャージ信号を“１”から“０”に戻すことにより、必ず２５６個のデコード回路がデコードディスエーブル状態になってからプリチャージ状態に復帰することとなり、ドライブ信号のイネーブル信号に対するホールド時間を確保することができる。
【０１０７】
また上記第３の実施形態における一連の動作は、クロック信号ＣＫの立ち上がりエッジにより起動され、１サイクルの完結まで非同期で実行され、各デコード回路における入力ドライブ信号の遅延ばらつきに影響されず、入力ドライブ信号が確定するとすぐにデコードを開始し、モジュールの読み出しまたは書き込み動作が完了するとホールド時間を確保しながらすぐにプリチャージ状態へ移行するので、誤動作のない高速動作が可能である。
【０１０８】
尚、上記第３の実施形態においては、各ドライブ信号線の方向および配線長が揃っており、配線容量、配線抵抗が同じであるものとしたが、これらの条件は必須ではなく、例えば信号遅延が最も大きいと考えられるドライブ信号線対を検出回路１３で監視するようにしても良い。また上記第３の実施形態においては、ドライブ信号のプリチャージ中の論理レベルを“１”としたが、プリチャージ中のドライブ信号の論理レベルを“０”とし、検出回路１３での検出の論理レベルを“１”としても良い。
【０１０９】
また第２の実施形態のように、アドレスドライブ回路がドライブ信号ｄ０、  ｒｄ０、ｄ１〜ｄ７を出力し、デコード回路列として、第１のデコード回路ｊおよび第２のデコード回路ｉを設けた構成としても良い。
【０１１０】
第４の実施形態
図１６は本発明の第４の実施形態のアドレスデコード回路を示す回路図であり、同期型高速ＳＲＡＭモジュールに設けられている。このアドレスデコード回路は、制御回路１４と、アドレスドライブ回路２と、２５６個のデコード回路ｉ０〜ｉ２５５からなるデコード回路列ｉと、検出回路１５とを有する。また上記ＳＲＡＭモジュールは、２５６ワードからなるメモリセルアレイを有する。
【０１１１】
尚、上記のアドレスドライブ回路２の構成および機能は、第１の実施形態のアドレスドライブ回路２（その一構成例を図２に示す）と同一であり、入力された８本のアドレス信号Ａ０〜Ａ７から、プリチャージ時に“１”をとり、ディスチャージ時にアドレス信号Ａｎ（ｎ＝０、１…７）の正相、および逆相の論理レベルをラッチ出力する１６本のドライブ信号ｄｎおよびｒｄｎを生成する。また、デコード回路ｉｍ（ｍ＝０、１…２５５）の構成および機能は、第１の実施形態のデコード回路ｉｍ（その一構成例を図５に示す）と同一であり、その入力端子Ｉｎとドライブ信号ｄｎまたはｒｄｎとの接続も図１に示す第１の実施形態と同じである。またデコード回路ｉ０〜ｉ２５５は、集積回路レイアウトにおいて、第１の実施形態と同様に、デコード回路ｉ０がアドレスドライブ回路２に対する最近端、デコード回路ｉ２５５が最遠端になるように、一様に配列されている。
【０１１２】
検出回路１５は、アドレスドライブ回路２からの正相と逆相の１対のドライブ信号、例えばｄ０およびｒｄ０と、制御回路１４からの検出禁止信号ＤΕＮを入力とし、ドライブ信号ｄ０、ｒｄ０、および検出禁止信号ＤＥＮの論理レベルを、アドレスドライブ回路２に対するデコード回路ｉ０〜ｉ２５５のレイアウトの最遠端部で監視しており、いずれか一方のドライブ信号の論理レベルが“０”であることを検出すると、ただちにデコード回路列ｉの動作を許可または禁止するイネーブル信号ＥＮの出力を開始し、このイネーブル信号ＥＮの出力開始に応じて制御回路１４が検出禁止信号ＤΕＮの出力を開始すると、イネーブル信号ＥＮの出力を停止する。
【０１１３】
図１７は検出回路１５の一例を示す回路図である。図１７において、ドライブ信号ｄ０およびｒｄ０はＡＮＤ回路４０の第１の入力端子および第２の入力端子に接続され、ＡＮＤ回路４０の出力はＮＡＮＤ回路４２の第１の入力端子に接続されるとともに、ＮＯＴ回路４１の入力端子に接続されている。ＮＯＴ回路４１の出力はＯＲ回路４４の第１の入力端子に接続されている。ＯＲ回路４４の出力および検出禁止信号ＤＥＮは、ＮＡＮＤ回路４３の第１および第２の入力端子に接続されている。ＮＡＮＤ回路４２の出力はＮＡＮＤ回路４３の第３の入力端子に接続され、ＮＡＮＤ回路４３の出力はＮＡＮＤ回路４２の第２の入力端子に接続され、ＮＡＮＤ回路４２およびＮＡＮＤ回路４３はＳＲラッチ回路を構成している。ＮＡＮＤ回路４３の出力端子は、イネーブル信号ＥＮを生成するとともに、ＯＲ回路４４の第２の入力端子に接続されている。
【０１１４】
次に制御回路１４は、外部から供給されるクロック信号ＣＫ、機能選択信号ＳＥＬ、モジュールからの読み出し動作信号ＳＡＤ、検出回路１５からのイネーブル信号ＥＮが入力され、これら入力信号から検出回路１５の検出動作を禁止する（停止させる）検出禁止信号ＤＥＮと、デコード回路列ｉの動作を許可あるいは禁止するイネーブル信号ＥＮと、モジュールの読み出し動作を制御するプリチャージ信号ＮＰＲを生成する回路である。この制御回路１４は、集積回路レイアウトにおいて、検出回路１５からのイネーブル信号ＥＮの配線がデコード回路ｉ０〜ｉ２５５の配列に沿って、平行に配置された先端、すなわちイネーブル信号線の検出回路１５と反対側の端部で接続する。
【０１１５】
図１８は制御回路１４の一構成例を示す回路図である。図１８において、Ｆ／Ｆ回路１００は、そのＤ入力端子に機能選択信号ＳＥＬが接続され、クロック入力端子にクロック信号ＣＫが接続されていて、機能選択信号ＳＥＬをラッチしてプリチャージ信号ＮＰＲを生成する。プリチャージ信号ＮＰＲは、ＮＡＮＤ回路１１０の第１の入力端子およびＡＮＤ回路１０５の第１の入力端子に接続されている。読み出し動作信号ＳＡＤは、ＡＮＤ回路１０５の第２の入力端子およびＮＡＮＤ回路１１０の第２の入力端子に接続されていて、ＮＡＮＤ回路１１０の出力端子は、検出禁止信号ＤＥＮを生成する。イネーブル信号ＥＮは、ＡＮＤ回路１０５の第３の入力端子に接続され、ＡＮＤ回路１０５の出力はＦ／Ｆ回路１００のリセット入力端子Ｒに接続されている。
【０１１６】
次に図１６のアドレスデコード回路のデコード動作について説明する。本ＳＲＡＭモジュールにおいては、クロック信号ＣＫの１周期内でデータの読み出しまたは書き込みが実行され、完結される。図１９は図１６のアドレスデコード回路の動作タイミングチャートである。尚、ここではデータ読み出し時のデコード動作についてのみ説明するが、データ書き込み時のデコード動作は、読み出し動作信号ＳＡＤに替えてこれに相当する別の信号が入力される以外は、読み出し時と同じである。
【０１１７】
機能選択信号ＳＥＬが“０”である待機状態において、プリチャージ信号ＮＰＲは“０”、メモリ読み出し動作信号ＳＡＤは“０”、検出禁止信号ＤＥＮは“１”である。またドライブ信号ｄｎおよびｒｄｎはアドレス信号Ａｎの如何に関わらず“１”を出力している。また図１７に示す検出回路１５においては、ドライブ信号ｄ０およびｒｄ０がともに“１”であるので、ＡＮＤ回路４０の出力は“１”、ＮＯＴ回路４１の出力は“０”である。またＮＡＮＤ回路４３の出力がＯＲ回路４４の入力となっているので、ＯＲ回路４４の出力が“１”でなければ回路が安定せず、従ってイネーブル信号ＥＮは“１”に保持されている。またＮＡＮＤ回路４２の出力は“０”に保持されている。
【０１１８】
次に機能選択信号ＳＥＬが“１”になると、クロック信号ＣＫの立ち上がりエッジでプリチャージ信号ＮＰＲは“１”に変化し、デイスチャージ状態になる。またアドレス信号Ａｎはクロック信号ＣＫの立ち上がりエッジでラッチされ、プリチャージ信号ＮＰＲの“１”への変化によりドライブ信号ｄｎおよびｒｄｎがイネーブルになると、アドレス信号Ａｎのラッチ出力の正相がドライブ信号ｄｎとして出力され、アドレス信号Ａｎのラッチ出力の逆相がドライブ信号ｒｄｎとして出力される。このとき、図１８に示す制御回路１４において、読み出し動作信号ＳＡＤ信号が“０”であり、ＮＡＮＤ回路１１０の出力は“１”のままであり、従って検出禁止信号ＤＥＮは“１”のまま保持される。
【０１１９】
次にドライブ信号ｄ０またはｒｄ０のいずれかが“０”に変化し、このドライブ信号がアドレスドライブ回路２に対して最遠端部に位置する検出回路１５に到達すると、図１７において、ＡＮＤ回路４０の出力が“０”になり、ＮＡＮＤ回路４２の出力は“１”に反転し、これによりＮＡＮＤ回路４３の出力であるイネーブル信号ＥＮは“０”に変化する。
【０１２０】
上記イネーブル信号ＥＮの“０”への変化により、デコード回路列ｉがイネーブルされ、ただ１つのデコード回路ｉｍがワード線Ｗｍに“１”を出力し、入力されたアドレスデータに示されたメモリセルＭｍが選択される。また上記“０”のイネーブル信号ＥＮは制御回路１４にも入力されるが、図１８において、読み出し動作信号ＳＡＤが“０”なので、ＡＮＤ回路１０５の出力は“０”のままである。
【０１２１】
次に上記メモリセルＭｍの選択に応じてモジュール内でデータ読み出し動作が実行され、読み出し動作信号ＳＡＤが“１”に変化し、この読み出し動作信号ＳＡＤが制御回路１４に入力されると、図１８において、ＮＡＮＤ回路１１０の出力である検出禁止信号ＤＥＮは“１”から“０”に変化する。この検出禁止信号ＤＥＮの“０”への変化が検出回路１５に到達すると、図１７において、ＮＡＮＤ回路４３の出力であるイネーブル信号ＥＮが“１”へ復帰する。このイネーブル信号ＥＮの“１”への復帰により、デコード回路列ｉのイネーブルが解除となり、選択されたワード線Ｗｍは“０”に復帰する。またこの“１”に復帰したイネーブル信号ＥＮが制御回路１４に入力されると、図１８において、読み出し動作信号ＳＡＤが“１”、プリチャージ信号ＮＰＲが“１”なので、ＡＮＤ回路１０５の出力が“１”となり、Ｆ／Ｆ回路１００の出力であるプリチャージ信号ＮＰＲが強制的に“０”に復帰させられ、これによりプリチャージ状態に戻る。このプリチャージ状態への復帰により、ＡＮＤ回路１０５の出力も“０”に戻る。
【０１２２】
上記プリチャージ信号ＮＰＲの“０”への復帰により、ドライブ信号ｄｎおよびｒｄｎは“１”に復帰し、これにより検出禁止信号ＤＥＮも“１”に復帰する。また読み出し動作信号ＳＡＤも“０”に復帰する。以上によりデータ読み出し時の一連のデコード動作が完了する。
【０１２３】
このように上記第４の実施形態によれば、検出回路１５によりドライブ信号ｄ０およびｒｄ０の信号線にアドレスドライブ回路２と反対側の端部で接続し、この信号線対のいずれかの信号線の論理レベルの変化を監視することにより、デコード回路ｉ０〜ｉ２５５における入力ドライブ信号の確定を検出でき、さらに、上記ドライブ信号線の“０”への変化を検出して検出回路１５からイネーブル信号ＥＮを“０”に変化させることにより、２５６個のデコード回路の入力ドライブ信号の論理レベルが確定してからデコードが実施されることとなり、セットアップ時間を確保することができるので、モジュールの誤動作を防止することができる。
【０１２４】
また検出回路１５は図１７に示すように簡単な回路で良いので、これを設けたことによるレイアウト面積の増大はほとんどなく、ほぼ従来と同じレイアウト面積で良い。
【０１２５】
また制御回路１４によりイネーブル信号線に検出回路１５と反対側の端部で接続し、イネーブル信号ＥＮの変化を監視することにより、デコード回路ｉ０〜ｉ２５５におけるデコードイネーブル期間の終了を検出できることとなり、従って、モジュールの読み出しまたは書き込み動作が完了すると制御回路１４から出力される検出禁止信号ＤＥＮを受けて、検出回路１５によりイネーブル信号ＥＮを“１”に戻し、制御回路１４によりこのイネーブル信号ＥＮの“１”への復帰を検出するとプリチャージ信号ＮＰＲを“１”から“０”に戻すことにより、必ず２５６個のデコード回路がデコードディスエーブル状態になってからプリチャージ状態に復帰することとなり、ドライブ信号のイネーブル信号に対するホールド時間を確保することができる。
【０１２６】
また上記第４の実施形態における一連の動作は、クロック信号ＣＫの立ち上がりエッジにより起動され、１サイクルの完結まで非同期で実行され、各デコード回路における入力ドライブ信号の遅延ばらつきに影響されず、入力ドライブ信号が確定するとすぐにデコードを開始し、モジュールの読み出しまたは書き込み動作が完了するとホールド時間を確保しながらすぐにプリチャージ状態へ移行するので、誤動作のない高速動作が可能である。
【０１２７】
さらに上記第４の実施形態においては、検出回路１５によりイネーブル信号ＥＮはドライブ信号ｄ０またはｒｄ０の“０”への変化が検出されると、ただちにイネーブル信号ＥＮが“０”に変化し、デコードイネーブル状態に移行するので、第１〜第３の実施形態のように、検出信号ＢＳが制御回路に戻ってから制御回路によりイネーブル信号ＥＮを“０”に変化させるのに比べて、デコード動作ののイネーブル開始が速くなり、デコード回路列ｉによるワード線Ｗｍの選択タイミングをさらに速くすることができる。
【０１２８】
尚、上記第４の実施形態においては、各ドライブ信号線の方向および配線長が揃っており、配線容量、配線抵抗が同じであるものとしたが、これらの条件は必須ではなく、例えば信号遅延が最も大きいと考えられるドライブ信号線対を検出回路１５で監視するようにしても良い。また上記第４の実施形態においては、ドライブ信号のプリチャージ中の論理レベルを“１”としたが、プリチャージ中のドライブ信号の論理レベルを“０”とし、検出回路１５での検出の論理レベルを“１”としても良い。
【０１２９】
また第２の実施形態のように、アドレスドライブ回路がドライブ信号ｄ０、  ｒｄ０、ｄ１〜ｄ７を出力し、デコード回路列として、第１のデコード回路ｊおよび第２のデコード回路ｉを設けた構成としても良い。
【０１３０】
【発明の効果】
以上の説明したように本発明の請求項１に記載のアドレスデコード回路によれば、検出回路によりドライブ信号対の少なくとも１つにアドレスドライブ回路と反対側の端部で接続し、この信号線対のいずれかの信号線の論理レベルが第２の論理レベルに変化を監視することにより、デコード回路における入力ドライブ信号の確定を検出でき、従って検出回路から出力される検出信号を受けて、制御回路によりイネーブル信号を出力することにより、全てのデコード回路の入力ドライブ信号の論理レベルが確定してからデコードが実施されることとなり、セットアップ時間を確保することができるので、モジュールの誤動作を防止することができるという効果がある。また入力ドライブ信号が確定するとすぐにデコードを開始するので、高速動作が可能となるという効果がある。また検出回路は簡単な回路で良いので、これを設けたことによるレイアウト面積の増大はほとんどなく、ほぼ従来と同じレイアウト面積とすることができるという効果がある。
【０１３１】
また請求項２に記載のアドレスデコード回路によれば、上記の効果に加えて、ドライブ信号線の総数を少なくすることができるので、これらの信号線の配置に伴うレイアウト面積を小さくできるという効果がある。
【０１３２】
請求項３に記載のアドレスデコード回路によれば、請求項１または２における効果に加え、検出回路によりイネーブル信号線に制御回路と反対側の端部で接続し、イネーブル信号の変化を監視することにより、デコード回路におけるデコードイネーブル期間の終了を検出でき、従ってイネーブル信号の出力が停止したことを検出して検出回路から出力される第２の検出信号を受けて、制御回路によりプリチャージ信号の出力を再開することにより、必ず全てのデコード回路がデコードディスエーブル状態になってからプリチャージ状態に復帰することとなり、ドライブ信号のイネーブル信号に対するホールド時間を確保した、誤動作のない高速動作が可能となるという効果がある。
【０１３３】
請求項４に記載のアドレスデコード回路によれば、請求項１または２における効果に加え、制御回路によりイネーブル信号線に検出回路と反対側の端部で接続し、イネーブル信号の変化を監視することにより、デコード回路におけるデコードイネーブル期間の終了を検出でき、従ってモジュールの読み出しまたは書き込み動作が完了すると制御回路から出力される検出禁止信号を受けて、検出回路によりイネーブル信号ＥＮの出力を停止し、このイネーブル信号ＥＮの出力停止を受けて制御回路によりプリチャージ信号の出力を再開することにより、必ず全てのデコード回路がデコードディスエーブル状態になってからプリチャージ状態に復帰することとなり、ドライブ信号のイネーブル信号に対するホールド時間を確保した、誤動作のない高速動作が可能となるという効果がある。さらに、検出回路によりドライブ信号の第２の論理値への変化が検出されると、ただちにイネーブル信号ＥＮが出力され、デコードイネーブル状態に移行するので、制御回路によりイネーブル信号ＥＮを生成出力する場合に比べて、デコード動作のイネーブル開始が速くなり、デコードタイミングを速くすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のアドレスデコード回路を示す回路図である。
【図２】本発明の第１の実施形態のアドレスデコード回路におけるアドレスドライブ回路の一構成例を示す回路図である。
【図３】本発明の第１の実施形態のアドレスデコード回路における検出回路の一例を示す回路図である。
【図４】本発明の第１の実施形態のアドレスデコード回路における制御回路の一構成例を示す回路図である。
【図５】本発明の第１の実施形態のアドレスデコード回路におけるデコード回路の一構成例を示す回路図である。
【図６】本発明の第１の実施形態のアドレスデコード回路が適用されるＳＲＡＭモジュールにおける１ビット分のメモリ読み出しに関するメモリアレイ部および出力回路の回路図である。
【図７】図６における動作タイミングチャートである。
【図８】本発明の第１の実施形態のアドレスデコード回路の動作タイミングチャートである。
【図９】本発明の第２の実施形態のアドレスデコード回路を示す回路図である。
【図１０】本発明の第２の実施形態のアドレスデコード回路におけるアドレスドライブ回路の一構成例を示す回路図である。
【図１１】本発明の第２の実施形態のアドレスデコード回路における第１のデコート回路の一構成例を示す回路図である。
【図１２】本発明の第３の実施形態のアドレスデコード回路を示す回路図である。
【図１３】本発明の第３の実施形態のアドレスデコード回路における検出回路の一構成例を示す回路図である。
【図１４】本発明の第３の実施形態のアドレスデコード回路における制御回路の一構成例を示す回路図である。
【図１５】本発明の第３の実施形態のアドレスデコード回路の動作タイミングチャートである。
【図１６】本発明の第４の実施形態のアドレスデコード回路を示す回路図である。
【図１７】本発明の第４の実施形態のアドレスデコード回路における検出回路の一構成例を示す回路図である。
【図１８】本発明の第４の実施形態のアドレスデコード回路における制御回路の一構成例を示す回路図である。
【図１９】本発明の第４の実施形態のアドレスデコード回路の動作タイミングチャートである。
【図２０】従来のアドレスデコード回路の一例を示す回路図である。
【図２１】従来のアドレスデコード回路におけるアドレスドライブ回路の一構成例を示す回路図である。
【図２２】従来のアドレスデコード回路における制御回路の一構成例を示す回路図である。
【図２３】従来のアドレスデコード回路の動作タイミングチャートである。
【符号の説明】
１、１２、１４  制御回路
２、１１  アドレスドライブ回路
３、１３、１５  検出回路
ｉ、ｊ  デコード回路列
ｉ０〜ｉ２５５、ｊ０〜ｊ２５５  デコード回路
Ｗ０〜Ｗ２５５  ワード線
Ａ０〜Ａ７  アドレス信号
ｄ０〜ｄ７、ｒｄ０〜ｒｄ７  ドライブ信号
ＣＫ  クロック信号
ＳＥＬ  機能選択信号
ＳＡＤ  読み出し動作信号
ＮＰＲ  プリチャージ信号
ＥＮ  イネーブル信号
ＢＳ  検出信号
ＤＥＮ  検出禁止信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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