(57)【特許請求の範囲】
【請求項１】
トレンチパターンでそれぞれ分離された複数の素子領域に素子がそれぞれ形成される半導体装置において、
前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に、溝または穴の配列パターンであるダミーパターンが形成され、該ダミーパターンによって区画形成された凸部は、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域の全素子領域における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下であり、前記トレンチパターンおよび前記ダミーパターンは、絶縁膜で埋没されることを特徴とする半導体装置。
【請求項２】
トレンチパターンでそれぞれ分離された複数の素子領域に素子がそれぞれ形成される半導体装置において、
前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に、溝または穴の配列パターンであるダミーパターンが形成され、該ダミーパターンによって区画形成された凸部は、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域のうち最も形成頻度の高い素子における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下であり、前記トレンチパターンおよび前記ダミーパターンは、絶縁膜で埋没されることを特徴とする半導体装置。
【請求項３】
前記ダミーパターンは、規則性のある格子状である請求項１または２記載の半導体装置。
【請求項４】
前記ダミーパターンが形成されている領域内のｎ−ウェルとｐ−ウェルとの境界に、ウェル分離用トレンチパターンが形成されるとともに、このウェル分離用トレンチパターンが、前記絶縁膜で埋没される請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記ダミーパターンが形成されている領域内に、配線下用トレンチパターンが形成されるとともに、この配線下用トレンチパターンが前記絶縁膜で埋没され、この絶縁膜上に、前記配線下用トレンチパターンよりも幅の狭い配線が形成される請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記絶縁膜は、積層膜である請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
複数の素子領域の周辺部をそれぞれ囲むトレンチパターンと、溝または穴の配列パターンであるダミーパターンとの少なくとも２つのパターンを同時に形成するためのマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンをマスクにしてドライエッチングによって、少なくとも前記トレンチパターンおよび前記ダミーパターンを同時に形成するエッチング工程と、絶縁膜を堆積する絶縁膜堆積工程と、化学機械研磨法にて前記絶縁膜を研磨・平坦化する研磨工程と、前記素子領域に素子を形成する素子形成工程とを備え、
前記ダミーパターンは、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に形成されるものであり、前記ダミーパターンは、該ダミーパターンによって区画形成される凸部が、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域の全素子領域における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下となるものであることを特徴とする半導体装置の製造方法。
【請求項８】
複数の素子領域の周辺部をそれぞれ囲むトレンチパターンと、溝または穴の配列パターンであるダミーパターンとの少なくとも２つのパターンを同時に形成するためのマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンをマスクにしてドライエッチングによって、少なくとも前記トレンチパターンおよび前記ダミーパターンを同時に形成するエッチング工程と、絶縁膜を堆積する絶縁膜堆積工程と、化学機械研磨法にて前記絶縁膜を研磨・平坦化する研磨工程と、前記素子領域に素子を形成する素子形成工程とを備え、
前記ダミーパターンは、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に形成されるものであり、前記ダミーパターンは、該ダミーパターンによって区画形成される凸部が、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域のうち最も形成頻度の高い素子における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下となるものであることを特徴とする半導体装置の製造方法。
【請求項９】
複数の素子領域の周辺部をそれぞれ囲むトレンチパターンと、溝または穴の配列パターンであるダミーパターンとの少なくとも２つのパターンを同時に形成するためのマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンをマスクにしてドライエッチングによって、少なくとも前記トレンチパターンおよび前記ダミーパターンを同時に形成するエッチング工程と、絶縁膜を堆積する絶縁膜堆積工程と、平坦化材を形成する平坦化材形成工程と、ドライエッチング技術にて前記絶縁膜と前記平坦化材とをエッチバックするエッチバック工程と、前記素子領域に素子を形成する素子形成工程とを備え、
前記ダミーパターンは、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に形成されるものであり、前記ダミーパターンは、該ダミーパターンによって区画形成される凸部が、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域の全素子領域における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下となるものであることを特徴とする半導体装置の製造方法。
【請求項１０】
複数の素子領域の周辺部をそれぞれ囲むトレンチパターンと、溝または穴の配列パターンであるダミーパターンとの少なくとも２つのパターンを同時に形成するためのマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンをマスクにしてドライエッチングによって、少なくとも前記トレンチパターンおよび前記ダミーパターンを同時に形成するエッチング工程と、絶縁膜を堆積する絶縁膜堆積工程と、平坦化材を形成する平坦化材形成工程と、ドライエッチング技術にて前記絶縁膜と前記平坦化材とをエッチバックするエッチバック工程と、前記素子領域に素子を形成する素子形成工程とを備え、
前記ダミーパターンは、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に形成されるものであり、前記ダミーパターンは、該ダミーパターンによって区画形成される凸部が、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域のうち最も形成頻度の高い素子における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下となるものであることを特徴とする半導体装置の製造方法。
【請求項１１】
前記マスクパターン形成工程の前記マスクパターンは、前記ダミーパターンが形成される領域内のｎ−ウェルとｐ−ウェルとのウェル分離用トレンチパターンを同時に形成するためのものであり、前記エッチング工程は、ドライエッチングによって、少なくとも前記トレンチパターン、前記ダミーパターンおよび前記ウェル分離用トレンチパターンを同時に形成するものである請求項７ないし１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記マスクパターン形成工程の前記マスクパターンは、前記ダミーパターンが形成される領域内に、配線下用トレンチパターンを同時に形成するためのものであり、前記エッチング工程は、ドライエッチングによって、少なくとも前記トレンチパターン、前記ダミーパターンおよび前記配線下用トレンチパターンを同時に形成するものであり、
前記配線下用トレンチパターンを埋没させた前記絶縁膜上に、該配線下用トレンチパターンの幅よりも狭い幅の配線を形成する配線形成工程を備える請求項７ないし１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記トレンチパターンおよび前記ダミーパターン内に、異なる膜からなる積層膜を形成する積層膜形成工程を備える請求項７ないし１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高密度化・微細化に伴い素子分離技術としてトレンチ分離技術の導入が試みられている。
【０００３】
このようなトレンチ分離に伴うトレンチパターンの平坦化方法としては、トレンチパターンが形成された基板上に堆積された絶縁膜の段差を埋めるように平坦化材であるレジストを被膜して全面エッチングするレジストエッチバック法、あるいは、トレンチパターンが形成された基板上に堆積された絶縁膜を、化学研磨剤、パッドなどを使用して機械的に削って平坦化する化学機械研磨法（ＣＭＰ法）がある。
【０００４】
レジストエッチバック法による平坦化は、絶縁膜の段差に応じて平坦化材もその影響を受けざるを得ず、ＣＭＰ法に比べて平坦性のパターン依存性が顕著であり、このため、ＣＭＰ法は、絶縁膜の完全平坦化技術として注目を浴びている技術である。
【０００５】
以下、ＣＭＰ法を用いた従来例について、図１６に基づいて説明する。
【０００６】
先ず、図１６（ａ）に示されるように、活性領域形成マスク５１を用いてシリコン基板１１上にドライエッチングにてトレンチパターン２１を形成する。
【０００７】
次に、図１６（ｂ）に示されるように、トレンチパターン２１に絶縁膜として酸化珪素膜２３を堆積する。ここで酸化珪素膜２３は、トレンチパターン２１の深さより厚く堆積する必要がある。
【０００８】
そして、図１６（ｃ）に示されるように、化学研磨材および研磨パッド６１を用いたＣＭＰ法により酸化珪素膜２３を研磨する。この研磨は、シリコン基板表面が露出するまで研磨が続けられ、研磨終了時には、図１６（ｄ）に示される状態となる。
【０００９】
次に、図１６（ｅ）に示されるように、周知の技術によりゲート電極３１およびソース・ドレイン３２などからなるトランジスタと配線４１とを形成するのである。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来例では、図１６（ｃ）に示されるように、トレンチパターン２１の幅が広い場合には、酸化珪素膜表面の凹部にも研磨パッド６１が押し付けられることになる。そのため、酸化珪素膜表面の凸部だけでなく凹部も研磨されてしまい、研磨後も図１６（ｄ）に示されるように、中央の酸化珪素膜２２の表面に凹みが生じることになる。特に、トレンチパターンの幅が数百μｍにも及ぶ場合には、トレンチパターンの埋め込みに用いた酸化珪素膜が全て研磨されてしまうこともある。
【００１１】
このように、ＣＭＰ研磨後も段差が形成されてしまうため、リソグラフィー工程における焦点深度を確保することができず、素子の微細化に当たっての問題点となっている。
【００１２】
これに対して、特開平３−２７８５３３号公報に記載されている半導体装置を、ＭＯＳデバイスに適用した図１７に示される構成が考えられる。なお、図１７において、図１６に対応する部分には、同一の参照符号を付す。
【００１３】
この図１７のデバイスは、活性領域３３周辺部にトレンチパターン２１を形成するとともに、配線４１下にも活性領域周辺部と同じ構造、すなわち、深さと幅が同じであるトレンチパターン２５を形成するものである。しかも、トレンチ２５の幅は、配線４１の幅よりも狭く、配線４１とシリコン基板１１を絶縁するために絶縁膜として酸化珪素膜７５が形成されている。このように、配線下にトレンチパターン２５を形成することにより、配線４１とシリコン基板１１間の容量を低減する効果を得ることができるものである。
【００１４】
この図１７に示される従来例では、トレンチパターンの幅がどこも同じであって、図１６の従来例のように広い幅を持つトレンチパターンは存在しなくなるため、ＣＭＰ研磨の際に、絶縁膜表面の凹部の研磨を防ぐことができる。
【００１５】
しかしながら、ＣＭＰ法による平坦化技術においては、凸部の表面積が広いほど研磨に要する時間が長くなるために、図１７の従来例では、凸部の表面積が狭い領域のトレンチパターン内の絶縁膜が必要以上に研磨されることになり、表面の平坦性が損なわれることになる。
【００１６】
また、半導体マスクの合せずれが存在しない場合には、半導体装置の断面構造は図１８（ａ）に示されるようになり、配線４１と基板１１間の容量は最小となるが、配線の微細化に伴い、図１８（ｂ）に示されるようにマスクの合せずれにより配線下にトレンチパターン２５が存在しなくなる割合が増大し、容量が増大するという問題が発生する。これは加工寸法の微細化に対し、リソグラフィー工程における半導体マスクの合せずれ精度の向上は困難であるためであり、例えば、０．４μｍの加工寸法に対し、加工寸法の３０〜５０％にも及ぶ合せずれが発生する。
【００１７】
本発明は、上述の技術的課題に鑑みて為されたものであって、ＣＭＰ法あるいはエッチバック法によるトレンチの平坦性を高めてリソグラフィー工程における焦点深度の問題を解消することを主たる目的とし、さらには、半導体マスクの合せずれによる配線と基板間の容量増大を防ぐことを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、トレンチパターンでそれぞれ分離された複数の素子領域に素子がそれぞれ形成される半導体装置において、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に、溝または穴の配列パターンであるダミーパターンが形成され、該ダミーパターンによって区画形成された凸部は、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域の全素子領域における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下であり、前記トレンチパターンおよび前記ダミーパターンは、絶縁膜で埋没されるものである。
【００１９】
本発明の半導体装置によれば、素子領域外に、規則的な繰り返しの溝または穴の配列パターンであるダミーパターンを設け、このダミーパターンによって区画形成された凸部が規則的な繰り返しのパターンで配置されて凸部が一様に分布するように構成されているので、トレンチの平坦性のパターン依存性が低減されることになり、ＣＭＰ法あるいはエッチバック法によるトレンチの平坦性を高めることができ、リソグラフィー工程における焦点深度の問題を解消することができる。
【００２０】
【発明の実施の形態】
請求項１記載の本発明は、トレンチパターンでそれぞれ分離された複数の素子領域に素子がそれぞれ形成される半導体装置において、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に、溝または穴の配列パターンであるダミーパターンが形成され、該ダミーパターンによって区画形成された凸部は、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域の全素子領域における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下であり、前記トレンチパターンおよび前記ダミーパターンは、絶縁膜で埋没される構成としたものであり、このダミーパターンによって、トレンチの平坦性のパターン依存性を低減してＣＭＰ法あるいはエッチバック法によるトレンチの平坦性を高めることができ、これによって、リソグラフィー工程における焦点深度の問題を解消することができる。
【００２１】
請求項２記載の本発明は、トレンチパターンでそれぞれ分離された複数の素子領域に素子がそれぞれ形成される半導体装置において、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に、溝または穴の配列パターンであるダミーパターンが形成され、該ダミーパターンによって区画形成された凸部は、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域のうち最も形成頻度の高い素子における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下であり、前記トレンチパターンおよび前記ダミーパターンは、絶縁膜で埋没される構成としたことにより所要の素子領域を、前記複数の素子領域の最も形成頻度の高い素子領域としており、ダミーパターンが、素子分離用のトレンチパターンに応じたものとなり、トレンチの平坦性を一層高めることができる。
【００２２】
請求項３記載の本発明は、前記ダミーパターンを、規則性のある格子状としており、比較的簡単な構成のダミーパターンによってトレンチの平坦性を高めることができる。
【００２３】
請求項４記載の本発明は、前記ダミーパターンが形成されている領域内のｎ−ウェルとｐ−ウェルとの境界に、ウェル分離用トレンチパターンが形成されるとともに、このウェル分離用トレンチパターンが、前記絶縁膜で埋没される構成としたものであり、これによって、ｎ−ウエルとｐウエルとが電気的に完全に分離され、不純物の拡散を防ぐことができ、デバイスの特性が向上する。
【００２４】
請求項５記載の本発明は、前記ダミーパターンが形成されている領域内に、配線下用トレンチパターンが形成されるとともに、この配線下用トレンチパターンが前記絶縁膜で埋没され、この絶縁膜上に、前記配線下用トレンチパターンよりも幅の狭い配線が形成されるものであり、配線と基板間の容量を低減することができるとともに、半導体マスクの合わせずれによる配線と基板間の容量増大を防ぐことができる。  請求項６記載の本発明は、前記絶縁膜を、積層膜としたものであり、例えば、ポリシリコン等の埋め込み特性に優れた積層膜を用いることにより、素子の微細化を図ることができる。
【００２５】
請求項７記載の本発明は、前記絶縁膜を、積層膜としたものであり、例えば、ポリシリコン等の埋め込み特性に優れた積層膜を用いることにより、素子の微細化を図ることができる。
【００２６】
請求項８記載の本発明は、複数の素子領域の周辺部をそれぞれ囲むトレンチパターンと、溝または穴の配列パターンであるダミーパターンとの少なくとも２つのパターンを同時に形成するためのマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンをマスクにしてドライエッチングによって、少なくとも前記トレンチパターンおよび前記ダミーパターンを同時に形成するエッチング工程と、絶縁膜を堆積する絶縁膜堆積工程と、化学機械研磨法にて前記絶縁膜を研磨・平坦化する研磨工程と、前記素子領域に素子を形成する素子形成工程とを備え、
前記ダミーパターンは、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に形成されるものであり、前記ダミーパターンは、該ダミーパターンによって区画形成される凸部が、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域の全素子領域における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下となるものであり、所要の素子領域を、前記複数の素子領域の全素子領域としており、ダミーパターンが、素子分離用のトレンチパターンに応じたものとなり、ＣＭＰ法あるいはエッチバック法によるトレンチの平坦性を一層高めることができる。
【００２７】
請求項９記載の本発明の半導体装置の製造方法は、複数の素子領域の周辺部をそれぞれ囲むトレンチパターンと、溝または穴の配列パターンであるダミーパターンとの少なくとも２つのパターンを同時に形成するためのマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンをマスクにしてドライエッチングによって、少なくとも前記トレンチパターンおよび前記ダミーパターンを同時に形成するエッチング工程と、絶縁膜を堆積する絶縁膜堆積工程と、化学機械研磨法にて前記絶縁膜を研磨・平坦化する研磨工程と、前記素子領域に素子を形成する素子形成工程とを備え、前記ダミーパターンは、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に形成されるものであり、前記ダミーパターンは、該ダミーパターンによって区画形成される凸部が、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域のうち最も形成頻度の高い素子における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下となるものであり、ダミーパターンが、素子分離用のトレンチパターンに応じたものとなり、ＣＭＰ法あるいはエッチバック法によるトレンチの平坦性を一層高めることができる。
【００２８】
請求項１０記載の本発明の半導体装置の製造方法は、複数の素子領域の周辺部をそれぞれ囲むトレンチパターンと、溝または穴の配列パターンであるダミーパターンとの少なくとも２つのパターンを同時に形成するためのマスクパターンを形成するマスクパターン形成工程と、前記マスクパターンをマスクにしてドライエッチングによって、少なくとも前記トレンチパターンおよび前記ダミーパターンを同時に形成するエッチング工程と、絶縁膜を堆積する絶縁膜堆積工程と、平坦化材を形成する平坦化材形成工程と、ドライエッチング技術にて前記絶縁膜と前記平坦化材とをエッチバックするエッチバック工程と、前記素子領域に素子を形成する素子形成工程とを備え、前記ダミーパターンは、前記素子領域以外の領域であって、かつ前記トレンチパターンを除いた領域に形成されるものであり、前記ダミーパターンは、該ダミーパターンによって区画形成される凸部が、規則性を有する繰り返しで存在するとともに、隣接する凸部間の距離は、１０μｍ以下であって、かつ前記複数の素子領域の全素子領域における素子領域１つ当たりの平均の面積と、前記凸部の繰り返しの基本単位の面積との比が、０.５以上２以下となるものであり、所要の素子領域を、前記複数の素子領域の全素子領域としており、ダミーパターンが、素子分離用のトレンチパターンに応じたものとなり、ＣＭＰ法あるいはエッチバック法によるトレンチの平坦性を一層高めることができる。
【００２９】
請求項１１記載の本発明の半導体の製造方法は、前記マスクパターン形成工程の前記マスクパターンは、前記ダミーパターンが形成される領域内のｎ−ウェルとｐ−ウェルとのウェル分離用トレンチパターンを同時に形成するためのものであり、前記エッチング工程は、ドライエッチングによって、少なくとも前記トレンチパターン、前記ダミーパターンおよび前記ウェル分離用トレンチパターンを同時に形成するものであり、これによって、ｎ−ウェルとｐ−ウェルとが電気的に完全に分離され、不純物の拡散を防ぐことができ、デバイスの特性が向上する。
【００３０】
請求項１２記載の本発明の半導体装置の製造方法は、前記マスクパターン形成工程の前記マスクパターンは、前記ダミーパターンが形成される領域内に、配線下用トレンチパターンを同時に形成するためのものであり、前記エッチング工程は、ドライエッチングによって、少なくとも前記トレンチパターン、前記ダミーパターンおよび前記配線下用トレンチパターンを同時に形成するものであり、前記配線下用トレンチパターンを埋没させた前記絶縁膜上に、該配線下用トレンチパターンの幅よりも狭い幅の配線を形成する配線形成工程を備えるものであり、これによって、配線と基板間の容量を低減することができるとともに、半導体マスクの合わせずれによる配線と基板間の容量増大を防ぐことができる。
【００３１】
請求項１３記載の本発明の半導体装置の製造方法は、前記トレンチパターンおよび前記ダミーパターン内に、異なる膜からなる積層膜を形成する積層膜形成工程を備えており、例えば、ポリシリコン等の埋め込み特性に優れた積層膜を用いることにより、素子の微細化を図ることができる。
【００３２】
以下、図面によって本発明の実施の形態について、詳細に説明する。
【００３３】
（実施の形態１）
図１は、本発明の一つの実施の形態に係る半導体装置を上方から見た平面図であり、図２は、図１におけるダミーパターンを取り除いた要部の平面図であり、また、図３は、図２の要部を拡大して示す構造断面図および平面図である。
【００３４】
この実施の形態では、ゲート電極３２およびソース・ドレイン領域３２から形成されている素子領域としての活性領域３３外の領域には、配線４１、素子分離用のトレンチパターン２１、配線下用のトレンチパターン２５、ｎ−ウェル３４とｐ−ウェル３５を分離するウェル分離用のトレンチパターン２６、溝の配列パターンが格子状に形成されたダミーパターン２７が形成されており、これらのパターンは、酸化珪素膜２２で埋没されている。以下各構成について具体的に説明する。
【００３５】
活性領域３３の周辺部のトレンチパターン２１は、活性領域３３をリング状に取り囲むように一定の幅を持って存在し、酸化珪素膜２２で埋め込まれている。このトレンチパターン２１は、素子分離として機能するものであり、そのため、このトレンチパターン２１の幅は、素子分離として機能可能な最小幅以上であればよい。なお、前記最小幅は、半導体デバイスの世代や特性、半導体製造プロセス条件により決定されるのは言うまでもない。
【００３６】
一方、最大幅は、ＣＭＰ法による研磨で掘れ下がりが発生しない限界で決定される。若しくはトレンチパターン上に形成される配線が、掘れ下がりが発生しても焦点深度上問題ない範囲で決定される。この最大幅は、ＣＭＰ法における研磨条件、例えば、圧力、回転数、パッド材質、研磨材の種類などによって変わることは言うまでもない。
【００３７】
ダミーパターン２７は、後述の図１２（ａ）にも示されるように、ＣＭＰ法あるいはエッチバック法によるトレンチの平坦化のパターン依存性を低減するためのものであり、所要の単位面積当たりのパターンの面積密度をほぼ一定にするために、すなわち、凸部の分布が一様になるようにするために、この実施の形態では、規則正しく配列された格子状になっており、さらに、ダミーパターン２７によって区画形成された凸部である島状パターン３６は、隣接する島状パターン３６との間の距離が、ＣＭＰ法による研磨で掘れ下がりが発生しない距離である１０μｍ以下とされている。
【００３８】
また、一般に、ＣＭＰ法による平坦化技術においては、表面の凸部を構成している面積が狭いほど研磨速度が速くなる。表面の凸部を構成している面積が広いパターンほど研磨に要する時間が長くなるために、凸部面積の狭い領域部では、トレンチパターン内の絶縁膜が必要以上に研磨されることになり、表面の平坦性が損なわれることになる。
【００３９】
そのため、本発明におけるトレンチパターンの平坦化にＣＭＰ法を適用することを考慮すれば、ダミーパターン２７により区画形成された繰り返しの基本単位となる矩形の島状パターン３６の一つの面積は、最も繰り返し多く使われているような半導体素子の素子領域を選び、その半導体素子のソース・ドレイン領域の面積にほぼ等しくすることが望ましい。さらに平坦性のパターン依存性を小さくするためには、所要の単位面積当りのパターン面積密度をほぼ一定に保つようにするとよい。
【００４０】
ところが、ロジックＬＳＩでは、同一チップ内の半導体素子の大きさは、一定ではなく、また配列も一定でないために、単位面積当たりのパターン面積密度を一定に保つのは困難である。そこで、ソース・ドレイン領域の一つ当たりの平均の面積と、ダミーパターンの繰り返しの基本単位である島状パターンの一つの面積がほぼ一定になるようにする。
【００４１】
一方でＣＭＰ法における上記のような平坦性のパターン依存性は、ＣＭＰの研磨条件、例えば、圧力、回転数、パッド材質、研磨材の種類などによって変わるので、ソース・ドレイン領域一つ当たりの平均の面積とダミーパターンにより区画形成された島状パターンの一つの面積との比率に幅を持たせることが可能である。実際には、上記面積の比率は、０．５以上２以下であれば問題ない。
【００４２】
すなわち、本発明では、素子領域の平均面積とダミーパターンによる凸部の繰り返しの基本単位の面積との比率を、０．５以上２以下とするものであり、この実施の形態では、ソース・ドレイン領域３２の平均の面積と島状パターン３６の一つの面積との比率を、０．５以上２以下にすればよい。
【００４３】
なお、全素子領域の平均面積に代えて、最も形成頻度の高い素子の素子領域の平均面積を用いてもよい。
【００４４】
また、半導体メモリーにおいては、メモリーセル部が半導体チップ内で最も占有面積が大きくなるため、島状パターンの面積は、メモリーセルを構成するソース・ドレイン領域部とほぼ同じ面積とすることで、単位面積当たりのパターン面積密度はほぼ一定になる。
【００４５】
この実施の形態では、トレンチパターン２６の存在により、ｎ−ウェル３４とｐ−ウェル３５とを電気的に分離するものであり、ｎ−ウェル３４とｐ−ウェル３５の境界のトレンチパターン２６の幅は、ウェル間分離として機能可能な最小幅以上であればよい。なお、前記最小幅は、半導体デバイスの世代や特性、半導体製造プロセス条件により決定されるのは言うまでもない。一方、最大幅は、ＣＭＰ法による研磨で掘れ下がりが発生しない限界で決定される。若しくは、トレンチパターン上に形成される配線が、掘れ下がりが発生しても焦点深度上問題ない範囲で決定される。この最大幅は、ＣＭＰ法における研磨条件、例えば、圧力、回転数、パッド材質、研磨材の種類などによって変わることは言うまでもない。
【００４６】
配線４１下のトレンチパターン２５は、配線４１と酸化珪素膜２２が直接接している場合には、シリコン基板との絶縁体として機能する。そのため、トレンチパターン２５の特徴として、図３（ａ）の半導体装置の構造断面図に示すように、配線パターン４１とトレンチパターン２５とのマスクの合せずれ、配線４１とシリコン基板間のオーバーラップ容量を考慮して、トレンチパターン２５の幅は配線４１の幅より広くなっている。
【００４７】
配線パターン４１とトレンチパターン２５の合わせマージンは、片側で、マスクの最大合わせずれ量以上の幅を持っていればよい。つまりトレンチパターン２５の幅は、｛（配線幅）＋（最大合せずれ量の２倍）｝以上であれば、図４のように合せずれが発生しても、配線４１とシリコン基板１１が接触することはない。なお、合わせマージンも半導体製造プロセス条件等によって変わることは言うまでもない。
【００４８】
なお、この実施の形態においてはトレンチパターンへの埋め込み膜に酸化珪素膜を用いているが、窒化珪素膜のような他の絶縁膜を用いてもよい。また、ＣＶＤ酸化膜と熱酸化膜のように異なった膜を積層化して用いても構わない。
【００４９】
以上のような構成を有する半導体装置では、次のような作用効果を奏する。
【００５０】
すなわち、凸部の分布が一様となってパターン面積密度が一定となるような規則性を有するダミーパターンが存在するという構成により、トレンチの平坦化にＣＭＰ法を適用した場合に、研磨速度のパターン依存性を低減し、埋め込みに用いている酸化珪素膜２２の研磨時のオーバーエッチング量を減らせるという効果を奏することができる。
【００５１】
また、ＣＭＰ法に代わりレジストエッチバック法などのドライエッチング技術を用いた平坦化でも平坦性のパターン依存性を低減することが可能となる。平坦性のパターン依存性低減により、トレンチの完全平坦化が可能となり、リソグラフィー工程における焦点深度確保の問題が解決可能となる。
【００５２】
さらに、ｎ−ウェルとｐ−ウェルの境界にトレンチパターン２６が存在するという構成により、ｎ−ウェルとｐ−ウェル間が電気的に完全に分離され、不純物の拡散を防ぐことができ、デバイス特性が向上するという効果を奏することができる。
【００５３】
また、配線下のトレンチパターン２５は、半導体マスクの合せずれ、配線とシリコン基板間のオーバーラップ容量を考慮して配線幅より広くなっており、配線とトレンチパターンの間に絶縁膜がなくても合せずれによる配線とシリコン基板の接触はなく、さらに、従来例のように合せずれにより配線直下にトレンチパターンが存在しなくなり、容量が増大するというようなことはない。
【００５４】
この実施の形態では、ダミーパターン２７が溝の配列パターンであって、凸部が島状で、かつ格子状に形成されたけれども、規則的な繰り返しのパターンであって、凸部間の距離および面積比率が上述の条件を満足すれば、ダミーパターンの形状や配列は問わない。また凹凸逆の状態、つまりダミーパターン２７が、穴状に点在する穴の配列パターンである場合も同様に実施可能である。この場合は、ダミーパターンによって区画形成される凸部が連続することになるが、繰り返しの基本単位は、図１２に示されるＬ字状の部分Ａとなる。
【００５５】
（実施の形態２）
図５は、本発明の実施の形態２に係る半導体装置の要部の構造断面図であり、上述の実施の形態１に対応する部分には、同一の参照符号を付す。
【００５６】
上述の実施の形態１では、トレンチパターンの埋め込みに酸化珪素膜を用いたけれども、この実施の形態２では、酸化珪素膜に代えてポリシリコンを用いたものである。
【００５７】
すなわち、トレンチパターン２１，２５，２６およびダミーパターン２７は、ポリシリコン７２と酸化珪素膜７１により埋め込まれており、さらにトレンチパターン上部が酸化珪素膜７３で覆われており、ポリシリコン７２と配線４１が直接接することはない。その他の構成は、上述の実施の形態１と同様である。
【００５８】
このようにポリシリコン７２のまわりに酸化珪素膜７１、７３が存在するのは、ポリシリコン中の不純物拡散による素子の特性劣化を防ぎ、絶縁性を高めるためである。
【００５９】
さらにポリシリコンは酸化珪素膜より埋め込み特性に優れており、より高いアスペクト比を持つ溝を埋め込むことが可能である。よって、トレンチパターン埋め込みにポリシリコンを用いることでトレンチパターンの幅を狭くすることが可能となり、素子の微細化を一層進めることが可能になる。
【００６０】
（実施の形態３）
図６は、本発明の実施の形態３に係る半導体装置の要部の断面図であり、上述の実施の形態１に対応する部分には、同一の参照符号を付す。
【００６１】
この実施の形態３は、トレンチパターンおよび活性領域３３からなる半導体基板と配線４２との間に絶縁膜層が存在するものである。
【００６２】
すなわち、半導体基板１１と配線４２との間に絶縁膜として酸化珪素膜７４が形成されている。その他の構成は、上述の実施の形態１と同様である。
【００６３】
この実施の形態３では、配線形成前に半導体基板１１上に酸化珪素膜層７４を形成するため、上述の実施の形態に比べて、活性領域周辺を迂回することなく活性領域３３上を配線４２が横切ることが可能となり、素子の高集積化が可能となるという効果が生まれる。
【００６４】
（実施の形態４）
次に、上述の実施の形態１に係る半導体装置の製造方法について、図面に基づいて説明する。
【００６５】
先ず、半導体装置を得るために必要な半導体マスクの作製方法について図７〜図１３に基づいて、説明する。
【００６６】
この実施の形態では、活性領域形成マスク、ゲート電極パターン形成マスク、配線パターン形成マスク、ｎ−ウェル形成マスク、格子状ダミーパターン形成用データを利用して、計算機を用いて自動的にトレンチパターン形成マスクを作製し、１枚の半導体マスクですべてのトレンチパターンを一度に形成できるようにするものである。
【００６７】
トレンチパターン形成マスクは、図７（ａ）の活性領域形成マスク、図７（ｂ）のゲート電極パターン形成マスクおよび図７（ｃ）の配線パターン形成マスクの３枚の半導体マスクデータに対して、次のような手順で計算機処理することにより自動的に得られるものである。
【００６８】
先ず、手順１として、図８（ａ）に示されるように、活性領域１０１を図形的に一定幅で拡大して第１の中間マスク領域１０２を形成する。このときの拡大幅は、素子分離が可能な最小幅以上で、かつ最大幅はＣＭＰ法による研磨で掘れ下がりが発生する限界以下に設定する。なお、前記最小幅は、半導体デバイスの世代や特性、半導体製造プロセス条件により決定されるのは言うまでもない。
【００６９】
次に、手順２として、図８（ｂ）に示されるように、ゲート電極パターン２０１を図形的に一定幅で拡大して第２の中間マスク領域２０２を形成する。このときの拡大幅は、発生しうるマスクの最大合せずれ量以上に設定する。
【００７０】
手順３として、図８（ｃ）に示されるように、配線パターン３０１を図形的に一定幅で拡大して第３の中間マスク領域３０２を形成する。このときの拡大幅は、発生しうるマスクの最大合せずれ量以上に設定する。
【００７１】
手順４として、図９（ａ）に示されるように、活性領域１０１を図形的に単純に反転させ第４の中間マスク領域１０３を形成する。
【００７２】
なお、手順１、手順２、手順３、手順４の実施順序は問わない。
【００７３】
次に、手順５として、図９（ｂ）に示されるように、第１の中間マスク領域１０２、第２の中間マスク領域２０２、第３の中間マスク領域３０２の論理和をとり、第５の中間マスク領域４０１を形成する。
【００７４】
次に、手順６として、図１０（ｂ）に示されるように、図１０（ａ）のｎ−ウェル領域５０１を図形的に一定幅で拡大して第６の中間マスク領域５０２を形成する。
【００７５】
手順７として、図１１（ａ）に示されるように、第６の中間マスク領域５０２から、ｎ−ウェル領域５０１を図形的に一定幅で縮小して得られた第７の中間マスク領域５０３を引いて第８の中間マスク領域５０４を形成する。
【００７６】
ここで、図１０（ｂ）、図１１（ａ）における拡大幅、縮小幅は、ｎ−ウェルとｐ−ウェルが電気的に分離が可能な最小幅以上で、かつ最大幅はＣＭＰ法による研磨で掘れ下がりが発生する限界以下に設定する。なお、前記最小幅は、半導体デバイスの世代や特性、半導体製造プロセス条件により決定されるのは言うまでもない。
【００７７】
手順８として、図１１（ｂ）に示されるように、図９（ｂ）で形成した第５の中間マスク領域４０１と第８の中間マスク領域５０４の論理和をとり、第９の中間マスク領域４１１を形成する。
【００７８】
次に手順９として、図１２（ａ）に示されるように、ダミー領域６０２を格子状に配した格子状ダミーパターン６０１のマスクデータを用意する。ここで斜線で覆われた領域が図形的に囲まれた領域である。なお、Ａは上述の他の実施の形態の繰り返しの基本単位である。ＣＭＰの研磨速度のパターン依存性を防ぐためにダミーパターンのパターン面積密度は一定である。さらにダミー領域６０２、すなわち、凸部となる島状パターンの面積は、図７（ａ）に示した活性領域パターン１０１の面積と同じにすることが望ましい。
【００７９】
手順１０として、図１２（ｂ）に示されるように、図１１（ｂ）で形成した第９の中間マスク領域４１１と格子状ダミーパターン６０１の論理和をとり、第１０の中間マスク領域４２１を形成する。
【００８０】
次に手順１１として、図１３（ａ）に示されるように、図９（ａ）で形成した第４の中間マスク領域１０３と第１２の中間マスク領域４２１の論理積をとり第１１の中間マスク領域４２２を形成する。
【００８１】
手順１２として、図１３（ｂ）に示されるように、第１１の中間マスク領域４２２を図形的に単純に反転させる。このとき得られる半導体マスクデータがトレンチパターン形成マスクとなり、図面の白抜き部であるパターン４２４がトレンチパターン形成部となる。
【００８２】
ここでは、ｎ−ウェル形成用のマスクデータを用いた場合を想定して説明したが、ｐ−ウェル形成用のマスクデータを用いても同様に実施可能である。
【００８３】
なお、ここで述べた半導体マスクの作製方法は特定のマスク処理論理式にしたがってマスク作製を行った一例であって、同様の論理式で与えられるならば手順の変更をしても同様の構成の半導体マスクを作製することが可能である。
【００８４】
上記のようにして作製された半導体マスクを用いて、実際の半導体装置の製造工程について説明する。
【００８５】
先ず、図１４（ａ）に示されるように、上述のようにして作製したトレンチパターン形成マスクを用いてシリコン基板１１上にレジストパターン８１を形成し、ドライエッチングにてトレンチパターン２１，２５、ダミーパターン２７、ウェル分離用トレンチパターン２６を形成する。
【００８６】
トレンチパターン形成マスクには、活性領域周辺部に配置される素子分離用トレンチパターン２１、配線下に配置されるトレンチパターン２５、ｎ−ウェルとｐ−ウェル境界部に形成されるウェル分離用トレンチパターン２６、格子状トレンチパターンであるダミーパターン２７の全てが描かれているために、１度で所望のトレンチパターンが形成される。また、この時形成されるトレンチパターン２５は、後に形成される配線４１の幅より広くなっている。
【００８７】
次に、図１４（ｂ）に示されるように、トレンチパターン２１，２５，２７に絶縁膜として酸化珪素膜２３を堆積する。ここで酸化珪素膜２３は、トレンチパターンの深さより厚く堆積する必要がある。
【００８８】
そして、図１４（ｃ）に示されるように、ＣＭＰ法により酸化珪素膜２３を研磨する。シリコン基板表面が露出するまで研磨を続け、図１４（ｄ）に示される状態とする。
【００８９】
次に、図１４（ｅ）に示されるように、周知の技術によりゲート電極３１およびソース・ドレイン領域３２などからなるトランジスタと配線４１を形成し、上述の実施の形態の半導体装置を得るものである。
【００９０】
この実施の形態の製造方法によれば、格子状のダミーパターンがパターン面積密度がほぼ一定になるように配置されているために、従来例のようなＣＭＰ法によるトレンチパターンの凹部の掘れ下がりというような平坦性のパターン依存性を防ぐことができるとともに、研磨速度のパターン依存性を防ぎ、埋め込みに用いている絶縁膜の研磨時のオーバーエッチング量を減らすことができるため、研磨後には段差のない表面状態が得られる。したがって、リソグラフィー工程における焦点深度を十分に確保でき、素子の微細化を容易にする。
【００９１】
なお、この実施の形態におけるトレンチパターン形成マスクは、活性領域形成マスク、ゲート電極パターン形成マスク、配線パターン形成マスク、ウェル形成マスク等のマスクデータおよび格子状ダミーパターンデータから自動的に作製される。よってトレンチパターン形成用に新たにマスク入力を行う必要はない。そのため、従来から所有している半導体マスクデータに対してもそのまま適用することができ、過去の資産を有効に活用できる。
【００９２】
また、本発明の半導体装置を製造するにあたっては、従来の活性領域形成マスクをトレンチパターン形成マスクに置き換えるだけでよく、新たに工程が増えることはない。
【００９３】
なお、図５に示した実施の形態の半導体装置の製造方法に関しては、この実施の形態における製造方法に、ポリシリコンと酸化珪素膜の積層膜堆積工程、ポリシリコン上の酸化膜形成工程を加えるだけで実施可能であり、また、図６に示した実施の形態の半導体装置の製造方法に関しては、この実施の形態における製造方法に、絶縁膜堆積工程を加えるだけで実施可能であり、共に、この実施の形態と同様の効果を奏することが可能である。
【００９４】
（実施の形態５）
次に、本発明の他の実施の形態に係る半導体装置の製造方法について、図面を用いて説明する。
【００９５】
先ず、上述の実施の形態４と同様にして、半導体マスク、すなわち、トレンチパターン形成マスクを作製する。
【００９６】
次に、図１５（ａ）に示されるように、作製したトレンチパターン形成マスクを用いてシリコン基板１１上にレジストパターン８１を形成し、ドライエッチングにてトレンチパターン２１，２５、ダミーパターン２７、ウェル分離用トレンチパターン２６を形成する。トレンチパターン形成マスクには、活性領域周辺部に配置される素子分離用トレンチパターン２１、配線下に配置されるトレンチパターン２５、ｎ−ウェルとｐ−ウェル境界部に形成されるウェル分離用トレンチパターン２６、格子状トレンチパターンであるダミーパターン２７の全てが描かれているために、１度で所望のトレンチパターンが形成される。また、この時形成されるトレンチパターン２５は、後に形成される配線４１の幅より広くなっている。
【００９７】
次に、図１５（ｂ）に示されるように、トレンチパターン２１，２５，２６，２７に絶縁膜として酸化珪素膜２３を堆積する。ここで酸化珪素膜２３は、トレンチパターンの深さより厚く堆積する必要がある。
【００９８】
そして、図１５（ｃ）に示されるように、表面を平坦化するために平坦化レジスト８２を塗布する。トレンチパターンの最大幅が１〜１．５μｍであれば酸化珪素膜堆積条件、レジスト塗布条件だけで完全平坦化が可能である。仮に２μｍ以上の広大な幅のトレンチパターンが存在する場合は、平坦化レジストを塗布する前に、表面凹部にレジストブロックを形成しておけばよい。
【００９９】
次に、図１５（ｄ）に示されるように、酸化珪素膜２３と平坦化レジスト８２のエッチングレートが等しくなるドライエッチング技術を用いてエッチバックする。
【０１００】
そして、図１５（ｅ）に示されるように、周知の技術によりゲート電極３１およびソース・ドレイン領域３２などからなるトランジスタと配線４１を形成して、上述の実施の形態の半導体装置を得るものである。
【０１０１】
この実施の形態の製造方法によれば、格子状のダミーパターンがパターン面積密度がほぼ一定となるように配置されているために、酸化珪素膜２３、平坦化レジスト８２の膜厚ばらつきを無くすことができ、また、単位面積当りのパターン開口率が半導体基板面内で一定であるために、エッチングレートのパターン開口率依存性を防ぐことができる。
【０１０２】
したがって、ドライエッチング技術を用いたエッチバック法でも、パターン依存性のない完全平坦化を実現でき、リソグラフィー工程における焦点深度を十分に確保でき、素子の微細化を容易にする。
【０１０３】
なお、図５に示した実施の形態の半導体装置の製造方法に関しては、この実施の形態における製造方法に、ポリシリコンと酸化珪素膜の積層膜堆積工程、ポリシリコン上の酸化膜形成工程を加えるだけで実施可能であり、また、図６に示した実施の形態の半導体装置の製造方法に関しては、この実施の形態における製造方法に、絶縁膜堆積工程を加えるだけで実施可能であり、共に、この実施の形態と同様の効果を奏することが可能である。
【０１０４】
なお、上述の各実施の形態では、ＭＯＳトランジスタに適用して説明したけれども、本発明は、ＭＯＳトランジスタに限らず、他の素子にも同様に適用できるのは勿論である。
【０１０５】
【発明の効果】
以上のように本発明では、凸部の分布が一様となってパターン面積密度がほぼ一定になるような規則性の繰り返しパターンであるダミーパターンを設けることにより研磨速度のパターン依存性を低減することができ、表面に段差の無い完全平坦化が実現されたトレンチパターンを形成することができ、リソグラフィー工程における焦点深度を向上させるとともに素子の微細化に寄与するものであり、平坦化にドライエッチング技術を適用した場合にもパターン依存性の無い完全平坦化が実現できる。
【０１０６】
また、配線下のトレンチパターンにおいては、半導体マスクの合せずれが発生しても配線下には必ずトレンチパターンが存在するため、配線と基板間の寄生容量を小さくすることができ、半導体装置の高速化にも寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】図１の半導体装置からダミーパターンを除いた要部の平面図である。
【図３】図２の要部を拡大した構造断面図および平面図である。
【図４】半導体マスクの合わせずれを示す構造断面図である。
【図５】本発明の実施の形態２に係る半導体装置の構造断面図である。
【図６】本発明の実施の形態３に係る半導体装置の構造断面図である。
【図７】本発明の半導体装置の製造方法における半導体マスクの作製方法を示す図である。
【図８】本発明の半導体装置の製造方法における半導体マスクの作製方法を示す図である。
【図９】本発明の半導体装置の製造方法における半導体マスクの作成方法を示す図である。
【図１０】本発明の半導体装置の製造方法における半導体マスクの作成方法を示す図である。
【図１１】本発明の半導体装置の製造方法における半導体マスクの作成方法を示す図である。
【図１２】本発明の半導体装置の製造方法における半導体マスクの作成方法を示す図である。
【図１３】本発明の半導体装置の製造方法における半導体マスクの作成方法を示す図である。
【図１４】本発明の実施の形態４に係る半導体装置の製造方法を示す構造断面図である。
【図１５】本発明の実施の形態５に係る半導体装置の製造方法を示す構造断面図である。
【図１６】従来例の製造方法を示す構造断面図である。
【図１７】従来例の半導体装置の構造断面図である。
【図１８】半導体マスクの合わせずれを示す構造断面図である。
【符号の説明】
１１                            シリコン基板
２１，２５，２６                トレンチパターン
２７                            ダミーパターン
２２〜２４、７１、７３〜７５    酸化珪素膜
３１                            ゲート電極
３２                            ソース・ドレイン
３３                            活性領域
３４                            ｎ−ウェル
３５                            ｐ−ウェル
３６                            島状パターン
４１，４２                      配線
６１                            研磨パッド
８１                            レジストパターン
８２                            平坦化レジスト
【図１】
0003604482.tif 000002
【図２】
0003604482.tif 000003
【図３】
0003604482.tif 000004
【図４】
0003604482.tif 000005
【図５】
0003604482.tif 000006
【図６】
0003604482.tif 000007
【図７】
0003604482.tif 000008
【図８】
0003604482.tif 000009
【図９】
0003604482.tif 000010
【図１０】
0003604482.tif 000011
【図１１】
0003604482.tif 000012
【図１２】
0003604482.tif 000013
【図１３】
0003604482.tif 000014
【図１４】
0003604482.tif 000015
【図１５】
0003604482.tif 000016
【図１６】
0003604482.tif 000017
【図１７】
0003604482.tif 000018
【図１８】
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