(57)【特許請求の範囲】
【請求項１】
クロック発生手段および制御手段を内蔵し、前記クロック発生手段は、動作要求信号に応じてクロックを発生しかつ前記制御手段から出力されるリセット信号に応じて該クロックを停止する構成となっており、前記制御手段は、前記クロックが発生されている間、半導体メモリ装置の基本動作を実行させかつ前記クロック発生後の所定時に前記リセット信号を出力する構成となっている半導体メモリ装置に対し、所定のテストを行なう方法において、
テストモード信号を外部より入力するための第１の端子と、
テスト用クロックを外部より入力するための第２の端子と、
前記テストモード信号が入力された場合は前記クロック発生手段からのクロックの代わりに前記テスト用クロックを前記制御手段に供給するクロック選択手段とを予め設けておき、
前記所定のテストを実施する際は、前記第１の端子に前記テストモード信号を入力すると共に、前記第２の端子に、前記テスト用クロックとして、半導体メモリ装置に異常があった場合の該異常が前記基本動作中に反映される程度に、前記基本動作の動作時間を通常に比べて延長させ得るクロックを入力すること
を特徴とする半導体メモリ装置のテスト方法。
【請求項２】
クロック発生手段および制御手段を内蔵し、前記クロック発生手段は、動作要求信号に応じてクロックを発生しかつ前記制御手段から出力されるリセット信号に応じて該クロックを停止する構成となっており、前記制御手段は、前記クロックが発生されている間、半導体メモリ装置の基本動作を実行させかつ前記クロック発生後の所定時に前記リセット信号を出力する構成となっている半導体メモリ装置に対し、所定のテストを行なう方法において、
テストモード信号を外部より入力するための第１の端子と、
前記テストモード信号が入力された場合に有効になり、半導体メモリ装置に異常があった場合に該異常が前記基本動作に反映される程度に前記基本動作の動作時間を通常に比べて延長し得るよう、前記リセット信号が前記クロック発生手段へ到達する時間を遅延させる遅延手段とを予め設けておき、
前記所定のテストを実施する際は、前記第１の端子に前記テストモード信号を入力すること
を特徴とする半導体メモリ装置のテスト方法。
【請求項３】
請求項１または２に記載の半導体メモリ装置のテスト方法において、
前記半導体メモリ装置が、そのメモリセル群を複数ブロックに分割してあるものの場合、
該半導体メモリ装置内部に備わる前記複数ブロックの選択手段に対し前記複数ブロックのうちの任意のブロックを選択するためのブロック選択信号を外部より入力するための端子を予め設けておき、
前記所定のテストを実施する際は該端子からブロック選択信号を順次に入力して該所定のテストをブロック単位で行なうこと
を特徴とする半導体メモリ装置のテスト方法。
【請求項４】
請求項１または２に記載の半導体メモリ装置のテスト方法において、
前記半導体メモリ装置が、そのメモリセル群を複数ブロックに分割してあるものの場合、
該半導体メモリ装置内部に備わるアドレスカウンタに入力されるインクリメント信号によって駆動されるブロック選択用アドレスカウンタと、
前記テストモード信号が入力された場合は前記ブロック選択用アドレスカウンタの動作を有効とし、そうでない場合は前記アドレスカウンタの動作を有効とする、カウンタ選択手段とを予め設けておき、
前記所定のテストを実施する際は前記第１の端子にテストモード信号を入力しかつ前記インクリメント信号によってテスト対象ブロックを自動的に指定してゆくこと
を特徴とする半導体メモリ装置のテスト方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体メモリ装置のテスト方法において、
前記半導体メモリ装置がシリアルアクセスメモリであること
を特徴とする半導体メモリ装置のテスト方法。
【請求項６】
請求項５に記載の半導体メモリ装置のテスト方法において、
前記シリアルアクセスメモリがフィールドメモリまたはラインメモリであることを特徴とする半導体メモリ装置のテスト方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体メモリ装置のテスト方法において、
前記所定のテストを、ビット線とセルプレートとの間のショートの有無テストとし、
該テストの評価は、前記延長された基本動作の際のセルプレート電位の変動具合に基づいて行なうこと
を特徴とする半導体メモリ装置のテスト方法。
【請求項８】
クロック発生手段および制御手段を内蔵し、前記クロック発生手段は、動作要求信号に応じてクロックを発生しかつ前記制御手段から出力されるリセット信号に応じて該クロックを停止する構成となっており、前記制御手段は前記クロックが発生されている間、半導体メモリ装置の基本動作を実行させかつ前記クロック発生後の所定時に前記リセット信号を出力する構成となっている半導体メモリ装置において、
テストモード信号を外部より入力するための第１の端子と、
半導体メモリ装置に異常があった場合に該異常が前記基本動作中に反映される程度に前記基本動作の動作時間を通常に比べて延長させるテスト用クロックを、外部より入力するための第２の端子と、
前記テストモード信号が入力された場合は前記クロック発生手段からのクロックの代わりに前記テスト用クロックを前記制御手段に供給するクロック選択手段とを具えたこと
を特徴とする半導体メモリ装置。
【請求項９】
クロック発生手段および制御手段を内蔵し、前記クロック発生手段は、動作要求信号に応じてクロックを発生しかつ前記制御手段から出力されるリセット信号に応じて該クロックを停止する構成となっており、前記制御手段は、前記クロックが発生されている間、半導体メモリ装置の基本動作を実行させかつ前記クロック発生後の所定時に前記リセット信号を出力する構成となっている半導体メモリ装置において、
テストモード信号を外部より入力するための第１の端子と、
半導体メモリ装置に異常があった場合にそれが前記基本動作中に反映される程度に前記基本動作の動作時間が通常に比べて延長されるように、前記リセット信号の前記クロック発生手段への到達時間を遅延させる遅延手段と、
前記テストモード信号が入力された場合は前記遅延手段から出力されるリセット信号を、そうでない場合は前記制御手段から出力されるリセット信号を、前記クロック発生手段に出力するリセット信号選択手段とを具えたこと
を特徴とする半導体メモリ装置。
【請求項１０】
請求項８または９に記載の半導体メモリ装置において、
前記半導体メモリ装置は、そのメモリセル群を複数ブロックに分割してあり、しかも、
該半導体メモリ装置内部に備わる前記複数ブロックの選択手段に対し前記複数ブロックのうちの任意のブロックを選択するためのブロック選択信号を外部より入力するための端子をさらに具えたこと
を特徴とする半導体メモリ装置。
【請求項１１】
請求項８または９に記載の半導体メモリ装置において、
前記半導体メモリ装置は、そのメモリセル群を複数ブロックに分割してあり、しかも、
該半導体メモリ装置内部に備わるアドレスカウンタに入力されるインクリメント信号によって駆動されるブロック選択用アドレスカウンタと、
前記テストモード信号が入力された場合は前記ブロック選択用アドレスカウンタの動作を有効とし、そうでない場合は前記アドレスカウンタの動作を有効とする、カウンタ選択手段とをさらに具えたこと
を特徴とする半導体メモリ装置。
【請求項１２】
請求項８〜１１のいずれか１項に記載の半導体メモリ装置において、
前記半導体メモリ装置がシリアルアクセスメモリであることを特徴とする半導体メモリ装置。
【請求項１３】
請求項１２に記載の半導体メモリ装置において、
前記シリアルアクセスメモリがフィールドメモリまたはラインメモリであることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ラインメモリやフィールドメモリ等のように半導体メモリ装置内部で動作クロックを発生させそれに応じ基本動作し該動作が終了すると自動的にリセットされる半導体メモリ装置のテスト方法および新規な構造の半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の一種であるＤＲＡＭでは、それを動作させる際、各メモリセルのセルプレートにＶｃｃ／２の電圧（レベル）を印加することが多い。これは電源電圧の変動に対しセルプレートのレベル変動が１／２で済むことと、メモリセルに「Ｈ」を書いた場合でも「Ｌ」を書いた場合でも同じマージンが得られるからである。このＶｃｃ／２レベルはＤＲＡＭ内部で発生される。
【０００３】
一方、ＤＲＡＭを製造する際ビット線とセルプレートとの間や、ワード線とセルプレートとの間で、高抵抗状態のショートが生じることが多い。これら部分の加工が、微細加工技術の加工限界に近い厳しい加工の１つに当たるからである。ショートといえど高抵抗状態のショートであるので、これがＤＲＡＭの基本動作（データのリード／ライト等の動作）に影響を与えることは少ない。しかしこのようなショート状態は、長期間の使用では絶縁膜を破壊する等の原因となり結果的に半導体メモリ装置の信頼性を低下させる。そこで、Ｖｃｃ／２レベルを発生している回路のレベルをモニタすることによって、具体的にはＤＲＡＭに設けられたＶｃｃ／２用端子のレベルをモニターすることによって、上記のショート状態を検出することが行なわれる場合がある。
【０００４】
【発明が解決しようとする課題】
このようにＶｃｃ／２レベル用端子のレベルをモニタする場合、２つの方法がある。１つはＤＲＡＭ内部をスタンバイ状態にして上記レベルをモニタする方法であり、他の１つはＤＲＡＭ内部をアクティブ状態にして上記レベルをモニタする方法である。ただし、前者の方法はワード線とセルプレートとの間のショートを検出する場合は利用出来るが、ビット線とセルプレートとの間のショートを検出する場合は利用出来ない。なぜなら、ＤＲＡＭ内部をスタンバイ状態にする際にはワード線はグランドレベルにされるので、ワード線とセルプレートとがショートしていれば、Ｖｃｃ／２レベル用端子のレベルはワード線のレベルの影響を受けて変動する。よってショートの有無を検出出来る。これに対しビット線については、ＤＲＡＭ内部をスタンバイ状態にする際にビット線のレベルは一般にＶｃｃ／２にされる。すなわちビット線のレベルはセルプレートのレベルと同じレベルにされる。これでは、ビット線とセルプレートとが例えショートしていてもＶｃｃ／２レベル用端子のレベルは変動しないので、ショート状態を検出できないのである。
【０００５】
そこで、ビット線とセルプレートとがショートしているか否かの検出は、ＤＲＡＭ内部をアクティブ状態とすることにより行なわれる。すなわち、ＤＲＡＭのセンスアンプをイネーブル状態（アクティブ状態）にすることで該ＤＲＡＭのビット線を「Ｈ」状態または「Ｌ」状態にし、この状態でＶｃｃ／２レベル用端子のレベルをモニタする方法がとられる。こうすると、ビット線のレベルをセルプレートのレベルとは異なるレベルにした状態でセルプレートのレベルがモニタできるからである。ただしこの際、ＤＲＡＭの基本動作（データリード、データライト、リフレッシュ等）の時間を、通常より充分に長くした状態で所定部分のレベルをモニタする必要がある（以下、これを「ロングサイクル試験」ともいう）。なぜなら、セルプレートとビット線との間は上記のごとく高抵抗状態のショート状態であるので、セルプレートのレベルがビット線のレベル（ＨまたはＬ）の影響を受けるまでにかなりの時間を要するから、その間ビット線をＨまたはＬに固定する必要があるからである。これについて図７を参照して具体的に説明する。図７は、センスアンプをアクティブ状態にした時を時刻０と考えてそこからの経過時間を横軸にとり、かつ、縦軸にレベルをとって、時間経過に対するＶｃｃ／２レベル用端子のレベルの変化を示した図である。ただし、図７中のＩはビット線をＶｃｃレベルとした場合の特性、ＩＩはビット線をＧＮＤレベルにした場合の特性である。この図７からも分かるように、セルプレートおよびビット線間が高抵抗状態でショートしている場合では、センスアンプをアクティブ状態にしてビット線をＨまたはＬ状態としてもＶｃｃ／２レベル用端子のレベル（図中ではＶＣＰレベルと示した。）がショート状態を判別し得るレベルまで変化するにはかなりの時間を要するのである。したがって、この方法の実施に当たっては通常時のクロックに比べ低周波数のクロックを用いないとショート状態を検出出来ないことが分かる。
【０００６】
しかしながら、メモリ装置内部でクロックを発生する型の半導体メモリ装置、例えば現行のフィールドメモリやラインメモリ等のシリアルアクセスメモリには、上述のロングサイクル試験は適用出来ない。現行のこの種の半導体メモリ装置では、クロックの動作サイクルが装置に内蔵されたクロック発生回路で決定され、かつ、このクロック自体は通常の基本動作に即した周波数とされ、しかも、外部からクロックを制御することが出来ない構成となっているからである。したがって、現状では、メモリ装置内部でクロックを発生する型の半導体メモリ装置についての例えばビット線とセルプレートとの間のショートの有無の検出は出来なかった。これについて図８〜図１０を参照して今少し詳細に説明する。ここで、図８は、メモリ装置内部でクロックを発生する型の半導体メモリ装置におけるクロック発生回路の周辺を概略的に示したブロック図である。また図９は、センスアンプ、メモリセル群、ビット線およびワード線の関係を示したブロック図、図１０はこのメモリ装置の動作説明に供するタイミングチャートである。
【０００７】
現行のフィールドメモリやラインメモリなどの場合、アービター１１（図８参照）に各種動作要求信号Ｓｘが入力される。するとアービター１１は、動作順位の優先度を決定してそれに応じた動作要求信号Ｓ１をクロック発生回路１３に出力する。この動作要求信号Ｓ１によりクロック発生回路１３はクロックＣＫを発生する。このクロックＣＫは制御手段としてのＲＯＷ系コントロール回路１５に入力される。ＲＯＷ系コントロール回路１５はクロックＣＫに応じ各種駆動信号を生成しそれをメモリ装置中の対応個所に出力する。メモリ装置はこの駆動信号に応じ基本動作をする。この各種駆動信号中にはワード線駆動信号Ｓ２、センスアンプ駆動信号Ｓ３が含まれる。ワード線駆動信号Ｓ２はＸデコーダ２１（図９参照）に入力される。Ｘデコーダ２１はこのワード線駆動信号Ｓ２のタイミングでワード線Ｗを駆動するよう動作する。またセンスアンプ駆動信号Ｓ３はセンスアンプ２３に入力される。センスアンプ２３はこのセンスアンプ駆動信号Ｓ３に応じアクティブ状態になる。なお、図９においてＢはビット線を、Ｃはセルプレートをそれぞれ示す。またＲＯＷ系コントロール回路１５は、ワード線の立ち上げからセンス動作までの一連の処理が済んだ後の所定の時刻に、リセット信号Ｓ４を、クロック発生回路１３に出力してクロック発生回路１３をリセットする。クロック発生回路１３がリセットされるとＲＯＷ系コントロール回路１５が全てリセットされる。このように現行のフィールドメモリやラインメモリでは、ワード線の立ち上げ、センスアンプをアクティブにすること等のタイミングを全て半導体メモリ装置内部で生成される信号で制御しているので、外部からセンスアンプやワード線がアクティブになる時間を制御することは出来ない。したがって、ロングサイクル試験は実施出来なかった。
【０００８】
クロックを内部で発生する型の半導体メモリ装置であってもロングサイクル試験を可能にする方法とその実施に好適な新規な構造の半導体メモリ装置の実現が望まれる。
【０００９】
【課題を解決するための手段】
そこで、この発明によれば、クロック発生手段および制御手段を内蔵し、前記クロック発生手段は、動作要求信号に応じてクロックを発生しかつ前記制御手段から出力されるリセット信号に応じて該クロックを停止する構成となっており、前記制御手段は、前記クロックが発生されている間、半導体メモリ装置の基本動作を実行させかつ前記クロック発生後の所定時に前記リセット信号を出力する構成となっている半導体メモリ装置に対し、所定のテストを行なう際に次の様な方法をとる。テストモード信号を外部より入力するための第１の端子と、テスト用クロックを外部より入力するための第２の端子と、前記テストモード信号が入力された場合は前記クロック発生手段からのクロックの代わりに前記テスト用クロックを前記制御手段に供給するクロック選択手段とを予め設けておく。そして、前記所定のテストを実施する際は、前記第１の端子に前記テストモード信号を入力すると共に、前記第２の端子に、前記テスト用クロックとして、半導体メモリ装置に異常があった場合の該異常が前記基本動作中に反映される程度に、前記基本動作の動作時間を通常に比べて延長させ得るクロックを入力する。
【００１０】
また、次のようにしても良い。テストモード信号を外部より入力するための第１の端子と、前記テストモード信号が入力された場合に有効になり、半導体装置に異常があった場合に該異常が前記基本動作に反映される程度に前記基本動作の動作時間を通常に比べて延長し得るよう、前記リセット信号が前記クロック発生手段へ到達する時間を遅延させる遅延手段とを予め設けておく。そして、前記所定のテストを実施する際は、前記第１の端子に前記テストモード信号を入力する。
【００１１】
これら方法によれば、内部でクロックを発生する型の半導体メモリ装置においても、基本動作をロングサイクルで行なわせることができる。そのためロングサイクル動作でないと発現しない故障もこの動作中に現れるようになるので、内部でクロックを発生する型の半導体メモリ装置に対し所望のテスト、例えばビット線とセルプレートとの間のショートテスト等が行なえる。
【００１２】
また、請求項８で主張のこの発明の半導体メモリ装置によれば、所定のクロック発生手段および制御手段を具え、かつ、所定の第１の端子、第２の端子およびクロック選択手段を具えたことを特徴とする。さらに請求項９で主張のこの発明の半導体装置によれば、所定のクロック発生手段および制御手段を具え、かつ、所定の第１の端子、遅延手段およびリセット信号選択手段を具えたことを特徴とする。これら半導体メモリ装置の発明によれば、内部でクロックを発生する型の半導体メモリ装置であるにもかかわらずロングサイクル試験が可能な半導体メモリ装置が実現される。
【００１３】
【発明の実施の形態】
以下、図面を参照してこの発明の半導体メモリ装置のテスト方法および半導体メモリ装置のいくつかの実施の形態について併せて説明する。なお説明に用いる各図はこの発明を理解出来る程度に各構成成分の寸法、形状および配置関係を概略的に示してある。また、各図において同様な構成成分については同一の番号を付して示しその重複する説明を省略する。
【００１４】
１．第１の実施の形態
図１は第１の実施の形態の説明図である。ちょうど請求項８に記載の発明に係る半導体装置の一構成例に相当するブロック図である。この半導体メモリ装置はアービター１１、クロック発生手段としてのクロック発生回路１３および制御手段としてのＲＯＷ系コントロール回路１５を従来と同様に具える。さらに、この半導体メモリ装置は、第１の端子３１、第２の端子３３およびクロック選択手段３５を具える。この第１の端子３１は、所定のテストを行なう際にテストモード信号Ｓｔを外部より入力するための端子である。また第２の端子３３は所定のテストを行なう際にテスト用クロックＣＫｔを外部から入力するための端子である。なおテスト用クロックＣＫｔとは、この半導体メモリ装置に異常があった場合に該異常がこの半導体装置の基本動作中に反映される程度に基本動作の動作時間を通常に比べて延長させるクロックである。このテスト用クロックは、たとえば通常時のクロックＣＫに比べて低周波数のクロックにより構成出来る。なおテスト用クロックの周波数をどの程度とするかはテスト内容などを考慮し決めれば良い。またクロック選択手段３５は、これにテストモード信号Ｓｔが入力された場合はクロック発生手段１３からのクロックＣＫの代わりにテスト用クロックＣＫｔをＲＯＷ系コントロール回路１５に供給し、テストモード信号Ｓｔが入力されない場合はクロック発生手段１３で発生されたクロックＣＫをそのままＲＯＷ系コントロール回路１５に供給する。このクロック選択手段３５は公知の回路で構成出来る。
【００１５】
この図１を参照して説明した半導体メモリ装置は、テストモード信号Ｓｔが例えば「Ｌ」の状態で通常の動作すなわち図８〜図１０を参照して説明した基本動作をする。これに対し、テストモード信号Ｓｔが「Ｈ」の状態（ここではこの状態が、「テストモード信号が入力された場合」に当たるものとする。以下同様。）になると、半導体メモリ装置をテスト状態にできる。このテスト状態の動作を図１に加え、図２のタイムチャートを参照して説明する。テスト状態ではクロック選択手段３５は、テスト用クロックＣＫｔをＲＯＷ系コントロール回路１５に供給する。テスト用クロックＣＫｔに応じＲＯＷ系コントロール回路１５は半導体メモリ装置に基本動作を行なわせる。すなわち、ワード線の立ち上げとかセンスアンプをアクティブにする等の動作を行なわせる。またＲＯＷ系コントロール回路１５はテスト用クロックＣＫｔが発生された後の所定時刻に通常動作時と同様にリセット信号Ｓ４をクロック発生回路１３に対し発生する。するとクロック発生回路１３自体はクロックＣＫの発生を停止する。しかし、半導体メモリ装置はテスト状態であるので、クロック発生回路１３とＲＯＷ系コントロール回路１５との間は非接続状態であるから、リセット信号Ｓ４はＲＯＷ系コントロール回路１５には影響しない。テスト状態ではＲＯＷ系コントロール回路１５は、テスト用クロックＣＫｔが「Ｌ」レベルに落ちない限りリセットされないのである。したがって、テスト用クロックＣＫｔが「Ｌ」レベルに落ちない限り、センスアンプの状態はアクティブな状態に保持される。そのため、ビット線とセルプレートとの間でもしショートが生じていた場合はＶｃｃ／２レベル端子のレベルに変化が現れるまでそのモニタをすることが可能になる。よってロングサイクル試験が行なえる。なお、試験内容はビット線とセルプレートとの間でのショートの有無に限られない。基本動作に異常が反映されるものであれば、種々の試験ができる（以下の各実施の形態において同じ）。例えば、ワード線駆動信号として一般に２Ｖｃｃ近いレベルまで昇圧されたレベルの信号を用いる。そのため昇圧回路が半導体メモリ装置には内蔵される。この昇圧回路の性能試験例えば昇圧レベルがロングサイクルでも維持されるか否かなどの性能試験も行なえる。
【００１６】
２．第２の実施の形態
図３は第２の実施の形態の説明図である。ちょうど請求項９に記載の発明に係る半導体装置の一構成例に相当するブロック図である。この半導体メモリ装置はアービター１１、クロック発生手段としてのクロック発生回路１３および制御手段としてのＲＯＷ系コントロール回路１５を従来と同様に具える。さらに、この半導体メモリ装置は、第１の端子３１、遅延手段４１およびリセット信号選択手段４３を具える。ここで第１の端子３１は、第１の実施の形態のときと同様のもので、所定のテストを行なう際にテストモード信号Ｓｔを外部より入力するための端子である。また遅延手段４１は、ＲＯＷ系コントロール回路１５から発生されるリセット信号Ｓ４を遅延させるものである。遅延手段４１での遅延量は、この半導体装置に異常があった場合に該異常がこの半導体メモリ装置の基本動作に反映される程度に前記基本動作の動作時間を通常に比べて延長し得るよう、リセット信号Ｓ４のクロック発生手段１３への到達時間を遅延できる量とする。もちろん目的の時間より長くしても良い。また、リセット信号選択手段４３は、テストモード信号Ｓｔが入力された場合は遅延手段４１から出力されるリセット信号Ｓｄを、そうでない場合はＲＯＷ系コントロール回路１５から出力されるリセット信号Ｓ４を、クロック発生回路１３に出力するものである。これら遅延手段４１、リセット信号選択手段４３は従来公知の回路で構成出来る。
【００１７】
この図３を参照して説明した半導体メモリ装置は、テストモード信号Ｓｔが「Ｌ」の状態で通常の動作すなわち図８〜図１０を参照して説明した基本動作をする。これに対し、テストモード信号Ｓｔが「Ｈ」の状態になると、テスト状態になる。このテスト状態の動作を図３に加え、図４のタイムチャートを参照して説明する。テストモードでは遅延手段４１の系が有効になるので、リセット信号Ｓ４がクロック発生回路１３に到達するまでの時間が遅延手段４１に起因する遅延量Ｔｄ（図４参照）だけ遅くなる。するとその分、ＲＯＷ系コントロール回路１５がリセットされるまでの時間が延びる。その結果、基本動作すなわちワード線の立ち上げとかセンスアンプをアクティブにする等の動作の時間が延長される。したがって、センスアンプの状態は通常時より長い時間アクティブ状態に保持される。そのため、ビット線とセルプレートとの間でもしショートが生じていた場合はＶｃｃ／２レベル端子のレベルに変化が現れるまでそのモニタをすることが可能になる。よってロングサイクル試験が行なえる。
【００１８】
この第２の実施の形態の場合、第１の実施の形態で必要であったテスト用クロック入力用端子３３を不要に出来るので、その分チップサイズの縮小化、またパッケージサイズの小型化が図れる。
【００１９】
３．第３の実施の形態
この第３の実施の形態では、内部にてクロックが発生される型の半導体メモリ装置であってそのメモリセル群を複数ブロックに分割してある半導体メモリ装置を構成する場合の好ましい形態を説明する。図５はその説明に供するブロック図である。
【００２０】
半導体メモリ装置のメモリセル群が複数ブロックに分割されている場合はそれぞれのブロックに対し所定のテストをする必要がある。ところが、フィールドメモリやラインメモリ等では基本的にシリアルアクセスしか出来ないので、各ブロックをテストする場合は各ブロックに相当するアドレスまで装置内部のアドレスカウンタを一々（いちいち）インクリメントする必要がある。したがって、第１および第２の実施の形態の構成のままでは、全アドレスに対しロングサイクル試験を行なわなければならないのでテスト時間が膨大になる。そこで、この第３の実施の形態では、メモリセル群を複数ブロックに分割してある半導体メモリ装置を構成する場合、図５に示したように、装置内部に設けられるブロック選択手段５１に接続された端子であって、複数ブロック（図５ではブロック１〜４）のうちの任意のブロックを選択するためのブロック選択信号を外部より入力するための端子５３ａ〜５３ｄを、予め設けておく。ただし、テストモード信号入力用の第１の端子３１も設けておく。ここで、ブロック選択手段５１は、テストモード信号Ｓｔが入力された場合は端子５３ａ〜５３ｄからのブロック選択信号を有効とし、そうでない場合はＲＯＷアドレスカウンタ５５から出力されるアドレスデータのうちのブロック指定ビット（図５ではＡ８，Ａ９）の信号を有効とするものである。この第３の実施の形態の場合では、所定のテストを実施する際は、端子５３ａ〜５３ｄからブロック選択信号を順次に入力して所定のテストをブロック単位で行なう。なお、ここではブロツク選択信号を外部から入力するための端子を４個としている。これは、単に図５に例示のブロック１〜ブロック４を１対１で選択する例を考えたためにすぎず、なんら発明を限定するものではない。
【００２１】
この第３の実施の形態の場合、内部にてクロックが発生される型の半導体メモリ装置であって、そのメモリセル群を複数ブロックに分割してある半導体メモリ装置の場合であっても、外部からテスト対象ブロックを指定できる。よって全アドレスを選択する必要がないのでテスト時間の短縮が図れる。
【００２２】
４．第４の実施の形態
第３の実施の形態では外部からブロック選択信号を入力する端子を設けブロック単位でのテストを可能にしていた。これに対しこの第４の実施の形態の半導体メモリ装置は図６を参照して以下に説明するような構成をとる。先ず、第１〜第３の実施の形態同様テストモード信号入力用の第１の端子３１を設ける。さらにブロック選択用アドレスカウンタ６１と、カウンタ選択手段６３とを内部に設ける。ブロック選択用アドレスカウンタ６１は、半導体メモリ装置内部に備わるＲＯＷアドレスカウンタ５５に入力されるインクリメント信号ＩＮＣによって駆動されるカウンタである。カウンタ選択手段６３は、テストモード信号Ｓｔが入力された場合はブロック選択用アドレスカウンタ６１の動作を有効とし、そうでない場合はアドレスカウンタ５５の動作を有効とするものである。詳細にはこの場合のカウンタ選択手段６３は、テストモード信号Ｓｔが入力された場合はブロック選択用アドレスカウンタ６１の出力を有効とし、そうでない場合はＲＯＷアドレスカウンタ５５におけるブロック指定ビット（図６ではＡ８，Ａ９）の出力を有効とする。
【００２３】
この第４の実施の形態の半導体メモリ装置では、テストモード信号Ｓｔが入力された状態においてインクリメント信号が入力されると、インクリメント動作ごとにブロック選択用カウンタ６１のデータが１づつ更新される。すなわちアドレスデータにおけるブロック選択ビットに相当するビットＡ８，Ａ９がインクリメント信号に応じ更新される。したがって、テストモード時には、インクリメント信号が到来するごとに、指定ブロックが順次に変更されるようになる。したがって、テストモード時には各ブロックをシーケンシャルにテストできる。またこの第４の実施の形態の場合は、第３の実施の形態において設けていた外部からブロック選択信号を入力する端子５３ａ〜５３ｄを不要とできるので、その分チップの縮小化、パッケージの小型化が図れる。なお、ここでは複数ブロックをシーケンシャルにアクセスする例を説明した。しかし、複数ブロックの選択順は他の好適な順序とできる。
【００２４】
【発明の効果】
上述した説明から明らかなようにこの出願の第１の発明である半導体メモリ装置のテスト方法によれば、動作要求信号に応じてクロックを発生しかつ制御手段から出力されるリセット信号に応じて該クロックを停止するクロック発生手段と、前記クロックが発生されている間、半導体メモリ装置の基本動作を実行させかつ前記クロック発生後の所定時に前記リセット信号を出力する制御手段とを具える半導体メモリ装置に、▲１▼所定の第１の端子と、▲２▼所定の第２の端子と、▲３▼所定のクロック選択手段とを予め設けておく。そして、所定のテストを実施する際は、前記第１の端子に前記テストモード信号を入力すると共に、前記第２の端子に、前記テスト用クロックとして、半導体メモリ装置に異常があった場合の該異常が前記基本動作中に反映される程度に、前記基本動作の動作時間を通常に比べて延長させ得るクロックを入力する。また、第２の発明である半導体装置のテスト方法によれば、上記▲２▼および▲３▼の代わりに、所定の遅延手段を予め設けておく。そして、前記所定のテストを実施する際は、前記第１の端子に前記テストモード信号を入力する。
【００２５】
これら方法によれば、基本動作をロングサイクルで行なわせることができる。そのため内部でクロックを発生する型の半導体メモリ装置に対しロングサイクル試験を実施できるので、例えばビット線とセルプレートとの間のショートテスト等が行なえる。
【００２６】
また、この出願の半導体メモリ装置によれば、内部でクロックを発生する型の半導体メモリ装置であるにもかかわらずロングサイクル試験が可能な半導体メモリ装置が実現される。
【図面の簡単な説明】
【図１】第１の実施の形態の説明図であり、半導体メモリ装置の発明の第１の構成例を示すブロック図である。
【図２】第１の実施の形態の説明図であり、図１に示した半導体メモリ装置のテストモード時の動作を示すタイムチャートである。
【図３】第２の実施の形態の説明図であり、半導体メモリ装置の発明の第２の構成例を示すブロック図である。
【図４】第２の実施の形態の説明図であり、図３に示した半導体メモリ装置のテストモード時の動作を示すタイムチャートである。
【図５】第３の実施の形態の説明図であり、半導体メモリ装置の発明の第３の構成例を示すブロック図である。
【図６】第４の実施の形態の説明図であり、半導体メモリ装置の発明の第４の構成例を示すブロック図である。
【図７】課題の説明図（その１）であり、ビット線とセルプレートとがショートしていた場合のセルプレートのレベル変化を説明する図である。
【図８】課題の説明図（その２）であり、内部でクロックを発生する型の従来の半導体メモリ装置の要部説明図である。
【図９】課題の説明図（その３）であり、半導体メモリのメモリセル群周辺を示した図である。
【図１０】課題の説明図（その４）であり、図８に示した半導体メモリ装置の動作説明図である。
【符号の説明】
１１：アービター
１３：クロック発生回路（クロック発生手段）
１５：ＲＯＷ系コントロール回路（制御手段）
３１：第１の端子
３３：第２の端子
３５：クロック選択手段
４１：遅延手段
４３：リセット信号選択手段
５１：ブロック選択手段
５３ａ〜５３ｄ：ブロック選択信号を外部より入力するための端子
５５：ＲＯＷアドレスカウンタ
６１：ブロック選択用アドレスカウンタ
６３：カウンタ選択手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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