(57)【特許請求の範囲】
【請求項１】
主電流（ｉ）を流すための第１領域及び第２領域と、前記第１領域から前記第２領域へ向けて流れる前記主電流を制御するための第３領域と、前記第２領域よりカレントセンス電流（ｉｓ）を流すための電流検出用領域と、前記第１領域、前記第２領域、前記第３領域及び前記電流検出用領域にそれぞれ接続された第１電極端子（Ｃ）、第２電極端子（Ｅ）、第３電極端子（Ｇ）及びカレントセンス端子（Ｓ）とを有する電力半導体素子（１）の過電流制限回路（１０）であって、
前記第２電極端子と前記カレントセンス端子との間に接続された抵抗（３）と、
前記第３電極端子、前記第２電極端子及び前記カレントセンス端子にそれぞれ接続された第１主電極（２Ｄ）、第２主電極（２Ｓ）及び主制御電極（２Ｇ）を備え、前記主制御電極に第１制御電圧以上の電圧が印可されるときにはＯＮ状態となり前記第１主電極から前記第２主電極へ向けて電流を流すトランジスタ（２）と、
前記トランジスタの前記主制御電極と前記第２主電極との間に接続されており、前記カレントセンス電流と前記抵抗の値との積で定まる電圧が前記第１制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第１制御電圧以上の第２制御電圧にクランプする電圧クランプ回路（４）とを備えることを特徴とする、
過電流制限回路。
【請求項２】
請求の範囲第１項に記載の過電流制限回路であって、
前記電圧クランプ回路は、
前記トランジスタの前記主制御電極及び前記第２主電極にそれぞれ接続された第１電極（５Ａ又は６Ｋ）及び第２電極（５Ｋ又は６Ａ）を有し、前記カレントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときにＯＮ状態となり前記第１電極から前記第２電極へと向けて電流を流すダイオード（５又は６）を備えており、
前記第２制御電圧は前記第１電極と前記第２電極間の電圧に基づき定まり且つ前記第１制御電圧以上であることを特徴とする、
過電流制限回路。
【請求項３】
請求の範囲第２項に記載の過電流制限回路であって、
前記ダイオードは順方向にバイアスされる様に接続されていることを特徴とする、
過電流制限回路。
【請求項４】
請求の範囲第３項に記載の過電流制限回路であって、
前記ダイオードはＰＮ接合ダイオードであることを特徴とする、
過電流制限回路。
【請求項５】
請求の範囲第２項に記載の過電流制限回路であって、
前記ダイオードは逆方向にバイアスされる様に接続されていることを特徴とする、
過電流制限回路。
【請求項６】
請求の範囲第３項に記載の過電流制限回路であって、
前記ダイオードはＰＮ接合ダイオードであることを特徴とする、
過電流制限回路。
【請求項７】
請求の範囲第３項に記載の過電流制限回路であって、
前記ダイオードはショットキーバリアダイオードであることを特徴とする、
過電流制限回路。
【請求項８】
請求の範囲第１項に記載の過電流制限回路であって、
前記トランジスタを第１トランジスタ（２）と定義し、
前記抵抗は、
前記カレントセンス端子に接続された一端を有する第１抵抗（３１）と、
前記第１抵抗の他端に接続された一端と前記第２電極端子に接続された他端とを有する第２抵抗（３２）とを備え，
前記電圧クランプ回路は、
前記トランジスタの前記主制御電極、前記第２主電極及び前記第１抵抗の前記他端にそれぞれ接続された第１電極（７Ｄ）、第２電極（７Ｓ）及び制御電極（７Ｇ）を有し、前記カレントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときにＯＮ状態となり前記第１電極から前記第２電極へと向けて電流を流す第２トランジスタ（７）を備えており、
ＯＮ状態に於ける前記第２トランジスタの前記第１電極と前記第２電極間の電圧は前記第１制御電圧以上に設定されており、
前記第２制御電圧は前記第１電極と前記第２電極間の前記電圧に基づき定まることを特徴とする、
過電流制限回路。
【請求項９】
請求の範囲第８項に記載の過電流制限回路であって、
前記第２トランジスタはＭＯＳＦＥＴであることを特徴とする、
過電流制限回路。
【請求項１０】
請求の範囲第１項に記載の過電流制限回路であって、
前記第２トランジスタはバイポーラトランジスタであることを特徴とする、
過電流制限回路。
【請求項１１】
請求の範囲第１項に記載の過電流制限回路であって、
前記トランジスタの前記第１主電極（２Ｄ）は、
第１電極（Ｄ）と、
前記第３電極端子及び前記第１電極にそれぞれ接続された一端及び他端を有し、順方向バイアス時には前記一端から前記他端側へ電流を流すダイオード（８）とを備えることを特徴とする、
過電流制限回路。
【請求項１２】
請求の範囲第１項に記載の過電流制限回路であって、
前記トランジスタはＭＯＳＦＥＴであることを特徴とする、
過電流制限回路。
【請求項１３】
請求の範囲第１項に記載の過電流制限回路であって、
前記トランジスタはバイポーラトランジスタであることを特徴とする、
過電流制限回路。
【請求項１４】
請求の範囲第１項に記載の過電流制限回路であって、
前記抵抗、前記トランジスタ及び前記電圧クランプ回路は半導体基板上に集積化されていることを特徴とする、
過電流制限回路。
【請求項１５】
請求の範囲第１項に記載の過電流制限回路であって、
前記過電流制限回路は前記電力半導体素子（１）を有する半導体装置（１００）内に含まれていることを特徴とする、
過電流制限回路。
【請求項１６】
主電流（ｉ）を流すための第１領域及び第２領域と、前記第１領域から前記第２領域へ向けて流れる前記主電流を制御するための第３領域と、前記第２領域よりカレントセンス電流（ｉｓ）を流すための電流検出用領域と、前記第１領域、前記第２領域、前記第３領域及び前記電流検出用領域にそれぞれ接続された第１電極端子（Ｃ）、第２電極端子（Ｅ）、第３電極端子（Ｇ）及びカレントセンス端子（Ｓ）とを有する電力半導体素子（１）の過電流制限回路（１０）であって、
前記第２電極端子と前記カレントセンス端子との間に接続された抵抗（３）、
前記第３電極端子、前記第２電極端子及び前記カレントセンス端子にそれぞれ接続された第１主電極（２Ｄ）、第２主電極（２Ｓ）及び主制御電極（２Ｇ）を備え、前記主制御電極に第１制御電圧以上の電圧が印可されるときにはＯＮ状態となり前記第１主電極から前記第２主電極へ向けて電流を流すトランジスタ（２）と、
前記トランジスタの前記主制御電極と前記第２主電極との間に接続されており、前記カレントセンス電流と前記抵抗の値との積で定まる電圧が前記第１制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第１制御電圧以上の第２制御電圧にクランプする電圧クランプ手段（４）とを備えることを特徴とする、
過電流制限回路。
【請求項１７】
主電流（ｉ）を流すための第１領域及び第２領域と、前記第１領域から前記第２領域へ向けて流れる前記主電流を制御するための第３領域と、前記第２領域よりカレントセンス電流（ｉｓ）を流すための電流検出用領域と、前記第１領域、前記第２領域、前記第３領域及び前記電流検出用領域にそれぞれ接続された第１電極端子（Ｃ）、第２電極端子（Ｅ）、第３電極端子（Ｇ）及びカレントセンス端子（Ｓ）とを有する電力半導体素子（１）と、
前記第２電極端子と前記カレントセンス端子との間に接続された抵抗（３）と、
前記第３電極端子、前記第２電極端子及び前記カレントセンス端子にそれぞれ接続された第１主電極（２Ｄ）、第２主電極（２Ｓ）及び主制御電極（２Ｇ）を備え、前記主制御電極に第１制御電圧以上の電圧が印可されるときにはＯＮ状態となり前記第１主電極から前記第２主電極へ向けて電流を流すトランジスタ（２）と、
前記トランジスタの前記主制御電極と前記第２主電極との間に接続されており、前記カレントセンス電流と前記抵抗の値との積で定まる電圧が前記第１制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第１制御電圧以上の第２制御電圧にクランプする電圧クランプ回路（４）とを備えることを特徴とする、
半導体装置。
【発明の詳細な説明】
技術分野
本発明は、例えば絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記述）又は縦型パワーＭＯＳＦＥＴで代表される様なゲート電圧制御型の電力半導体素子の過電流制限時の安定化技術に関するものである。
背景技術
以下では、代表例としてＩＧＢＴの過電流制限について説明する。
第１６図は、従来技術の一例であるＩＧＢＴ１Ｐ及びその過電流制限回路１０Ｐより成る半導体装置１００Ｐの等価回路を示す。同図のＩＧＢＴ１Ｐのエミッタ領域には、所定のエミッタ電流（主電流）ｉを流すために、複数のエミッタセルが並列接続されている。又、ＩＧＢＴ１Ｐは、メイン部に加えて、上記エミッタ電流ｉを検出するための電流検出素子（カレントセンス部）を内蔵しており、当該電流検出素子に接続されたカレントセンス端子Ｓよりカレントセンス電流ｉｓを出力する。尚、記号Ｇ、Ｃ及びＥは各々ＩＧＢＴ１Ｐのゲート端子、コレクタ端子及びエミッタ端子である。
近年、ＩＧＢＴの高性能化としてトレンチゲート型ＩＧＢＴや微細加工を施したプレーナーゲート型ＩＧＢＴが開発されてきているが、これらのＩＧＢＴは単位面積当たりのチャネル領域が非常に多く、仮に負荷短絡状態が発生すると、非常に大きな主電流が流れてエネルギー損失が増大するため、素子の著しい特性劣化が発生する。そのため、ＩＧＢＴにおいては、カレントセンス電流ｉｓをモニタして、過電流が流れるときにはゲート電圧を下げることにより主電流の制限を行なう必要性がある。このためのモニタ用回路が過電流制限回路である。
ここで、第１６図の過電流制限回路１０Ｐとしては一般的な構成を有するものが示されている。エミッタ電流ｉと相似なカレントセンス電流ｉｓとセンス抵抗３Ｐの抵抗値ＲSとの積として与えられるカレントセンス端子Ｓとエミッタ端子Ｅ間の電圧が電流制限用のｎ型ＭＯＳＦＥＴ２Ｐのしきい値電圧以上になると、当該ＭＯＳＦＥＴ２ＰはＯＮ状態となりＩＧＢＴ１Ｐのゲート領域に蓄積された電荷をバイパスさせることでＩＧＢＴ１Ｐのゲート電圧を下げてＩＧＢＴ１ＰをＯＦＦ状態に制御し、主電流ｉの増大を抑制する働きを担う。又、本回路１０Ｐは、センス抵抗３Ｐの抵抗値ＲS及びＭＯＳＦＥＴ２Ｐのしきい値電圧の値を変えることによって、過電流検出レベルを変化させることができるという利点を有する。
尚、ＩＧＢＴ１Ｐのゲート・エミッタ間に逆バイアスを印加する場合には、第１７図に示す様に、ＩＧＢＴ１Ｐのゲート端子ＧとＭＯＳＦＥＴ２Ｐのドレインとの間にダイオード８Ｐを設けることで逆バイアスを保持することができる。
また、第１６図及び第１７図では、電流制御用トランジスタとしてｎ型ＭＯＳＦＥＴ２Ｐを用いているが、これに代えてバイポーラトランジスタを用いても同様な効果が得られる。
前述の過電流制限回路１０Ｐは、エミッタ電流ｉとカレントセンス電流ｉｓとが過渡状態においても同一の挙動を示す場合には、安定した過電流抑制を実現することができる。
しかしながら、ＩＧＢＴをスイッチング動作した時のターンオン及びターンオフの過渡時においては、色々な要因によって両電流ｉ，ｉｓが全く同一の挙動を示さない場合がある。例えば、ＩＧＢＴの内部構造上、（１）メイン部のしきい値電圧（Ｖｔｈｍ）とカレントセンス部のしきい値電圧（Ｖｔｈｓ）とが異なり、Ｖｔｈｍ＞Ｖｔｈｓの関係が成立する場合や、（２）メイン部における内部ゲート抵抗（Ｒｇｍ）とゲート容量（Ｃｍ）とによって決定される時定数とカレントセンス部における内部ゲート抵抗（Ｒｇｓ）とゲート容量（Ｃｓ）とによって決定される時定数とが設計上、（Ｒｇｍ×Ｃｍ）＜（Ｒｇｓ×Ｃｓ）となる場合がある。そして、このようなケース（１），（２）が生じるときには、ターンオフ時のカレントセンス電流ｉｓの減衰が主電流ｉの減衰よりも遅くなり、瞬間的にカレントセンス電流ｉｓが増加するというケースがある旨が報告されている（電気学会論文誌Ｃ、第１１５巻１号「電流センス付きＩＧＢＴの電流検出用ユニットセルにおける過渡ピーク電流解析と抑制法」参照）。
このような場合においては、第１６図及び第１７図に例示した過電流制限回路１０Ｐは最早安定した過電流抑制機能を発揮し得なくなる。即ち、上記の要因（１），（２）等に起因してカレントセンス電流ｉｓが瞬間的に大きくなると、カレントセンス部に流れる電流ｉｓとセンス抵抗３Ｐの抵抗値ＲSとの積で与えられる電圧が両電流ｉ，ｉｓが負荷短絡状態においても同一挙動を示す場合の電圧よりも上昇するので、電流制限用のＭＯＳＦＥＴ２Ｐのゲート電極に印加される電圧が高くなり、ＭＯＳＦＥＴ２Ｐの通電能力が必要以上に増大してしまう。このため、ＩＧＢＴ１Ｐのゲート電圧を下げるスピードが速くなってしまう。この様にゲート電圧を下げるスピードが速くなると、ＩＧＢＴ１Ｐのターンオフスピードが速くなるので、その結果、回路インダクタンスとターンオフ時の電流変化率とによって決定されるサージ電圧が高くなるため、条件によってはサージ電圧が素子耐圧を越えてしまうというケースが発生する。
この様な問題点は、ＭＯＳＦＥＴ２Ｐに代えてバイポーラトランジスタを電流制限用トランジスタとして用いる場合、及び電力半導体素子として縦型パワーＭＯＳＦＥＴを用いる場合のいずれにおいても生じ得る問題点である。
発明の開示
本発明は、上述した問題点を克服するべくなされたものであり、いかなる条件及び状態においても過電流制限時の電力半導体素子のターンオフスピードを上げること無く、常に安定した過電流制限動作を実現可能とすることを目的とする。
第１の局面に係る発明は、主電流を流すための第１領域及び第２領域と、前記第１領域から前記第２領域へ向けて流れる前記主電流を制御するための第３領域と、前記第２領域よりカレントセンス電流を流すための電流検出用領域と、前記第１領域、前記第２領域、前記第３領域及び前記電流検出用領域にそれぞれ接続された第１電極端子、第２電極端子、第３電極端子及びカレントセンス端子とを有する電力半導体素子の過電流制限回路であって、前記第２電極端子と前記カレントセンス端子との間に接続された抵抗と、前記第３電極端子、前記第２電極端子及び前記カレントセンス端子にそれぞれ接続された第１主電極、第２主電極及び主制御電極を備え、前記主制御電極に第１制御電圧以上の電圧が印可されるときにはＯＮ状態となり前記第１主電極から前記第２主電極へ向けて電流を流すトランジスタと、前記トランジスタの前記主制御電極と前記第２主電極との間に接続されており、前記カレントセンス電流と前記抵抗の値との積で定まる電圧が前記第１制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第１制御電圧以上の第２制御電圧にクランプする電圧クランプ回路とを備えることを特徴とする。
第２の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記電圧クランプ回路は、前記トランジスタの前記主制御電極及び前記第２主電極にそれぞれ接続された第１電極及び第２電極を有し、前記カレントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときにＯＮ状態となり前記第１電極から前記第２電極へと向けて電流を流すダイオードを備えており、前記第２制御電圧は前記第１電極と前記第２電極間の電圧に基づき定まり且つ前記第１制御電圧以上であることを特徴とする。
第３の局面に係る発明は、第２の局面に係る過電流制限回路であって、前記ダイオードは順方向にバイアスされる様に接続されていることを特徴とする。
第４の局面に係る発明は、第３の局面に係る過電流制限回路であって、前記ダイオードはＰＮ接合ダイオードであることを特徴とする。
第５の局面に係る発明は、第２の局面に係る過電流制限回路であって、前記ダイオードは逆方向にバイアスされる様に接続されていることを特徴とする。
第６の局面に係る発明は、第３の局面に係る過電流制限回路であって、前記ダイオードはＰＮ接合ダイオードであることを特徴とする。
第７の局面に係る発明は、第３の局面に係る過電流制限回路であって、前記ダイオードはショットキーバリアダイオードであることを特徴とする。
第８の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記トランジスタを第１トランジスタと定義し、前記抵抗は、前記カレントセンス端子に接続された一端を有する第１抵抗と、前記第１抵抗の他端に接続された一端と前記第２電極端子に接続された他端とを有する第２抵抗とを備え，前記電圧クランプ回路は、前記トランジスタの前記主制御電極、前記第２主電極及び前記第１抵抗の前記他端にそれぞれ接続された第１電極、第２電極及び制御電極を有し、前記カレントセンス電流と前記抵抗の値との積で定まる前記電圧が前記所定の値となるときにＯＮ状態となり前記第１電極から前記第２電極へと向けて電流を流す第２トランジスタを備えており、ＯＮ状態に於ける前記第２トランジスタの前記第１電極と前記第２電極間の電圧は前記第１制御電圧以上に設定されており、
前記第２制御電圧は前記第１電極と前記第２電極間の前記電圧に基づき定まることを特徴とする。
第９の局面に係る発明は、第８の局面に係る過電流制限回路であって、前記第２トランジスタはＭＯＳＦＥＴであることを特徴とする。
第１０の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記第２トランジスタはバイポーラトランジスタであることを特徴とする。
第１１の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記トランジスタの前記第１主電極は、第１電極と、前記第３電極端子及び前記第１電極にそれぞれ接続された一端及び他端を有し、順方向バイアス時には前記一端から前記他端側へ電流を流すダイオードとを備えることを特徴とする。
第１２の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記トランジスタはＭＯＳＦＥＴであることを特徴とする。
第１３の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記トランジスタはバイポーラトランジスタであることを特徴とする。
第１４の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記抵抗、前記トランジスタ及び前記電圧クランプ回路は半導体基板上に集積化されていることを特徴とする。
第１５の局面に係る発明は、第１の局面に係る過電流制限回路であって、前記過電流制限回路は前記電力半導体素子を有する半導体装置内に含まれていることを特徴とする。
第１６の局面に係る発明は、主電流を流すための第１領域及び第２領域と、前記第１領域から前記第２領域へ向けて流れる前記主電流を制御するための第３領域と、前記第２領域よりカレントセンス電流を流すための電流検出用領域と、前記第１領域、前記第２領域、前記第３領域及び前記電流検出用領域にそれぞれ接続された第１電極端子、第２電極端子、第３電極端子及びカレントセンス端子とを有する電力半導体素子の過電流制限回路であって、前記第２電極端子と前記カレントセンス端子との間に接続された抵抗、前記第３電極端子、前記第２電極端子及び前記カレントセンス端子にそれぞれ接続された第１主電極、第２主電極及び主制御電極を備え、前記主制御電極に第１制御電圧以上の電圧が印可されるときにはＯＮ状態となり前記第１主電極から前記第２主電極へ向けて電流を流すトランジスタと、前記トランジスタの前記主制御電極と前記第２主電極との間に接続されており、前記カレントセンス電流と前記抵抗の値との積で定まる電圧が前記第１制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第１制御電圧以上の第２制御電圧にクランプする電圧クランプ手段とを備えることを特徴とする。
第１７の局面に係る発明は、主電流を流すための第１領域及び第２領域と、前記第１領域から前記第２領域へ向けて流れる前記主電流を制御するための第３領域と、前記第２領域よりカレントセンス電流を流すための電流検出用領域と、前記第１領域、前記第２領域、前記第３領域及び前記電流検出用領域にそれぞれ接続された第１電極端子、第２電極端子、第３電極端子及びカレントセンス端子とを有する電力半導体素子と、前記第２電極端子と前記カレントセンス端子との間に接続された抵抗と、前記第３電極端子、前記第２電極端子及び前記カレントセンス端子にそれぞれ接続された第１主電極、第２主電極及び主制御電極を備え、前記主制御電極に第１制御電圧以上の電圧が印可されるときにはＯＮ状態となり前記第１主電極から前記第２主電極へ向けて電流を流すトランジスタと、前記トランジスタの前記主制御電極と前記第２主電極との間に接続されており、前記カレントセンス電流と前記抵抗の値との積で定まる電圧が前記第１制御電圧以上の所定の値となったときに前記主制御電極に印可される電圧を前記第１制御電圧以上の第２制御電圧にクランプする電圧クランプ回路とを備えることを特徴とする。
本発明の第１ないし第１７の各局面によれば、カレントセンス電流が増大してカレントセンス電流と抵抗の値との積で定まる電圧が第１制御電圧以上の電圧値に達したときには、トランジスタの主制御電極に印可される電圧は、第１制御電圧以上の電圧値にあたる第２制御電圧にクランプされることとなり、トランジスタの通電能力の増大は抑制され、その結果、電力半導体素子の第３電極端子に印加される制御電圧を下げるスピードないしはレイトが一定の値に制限されてそれ以上に速くならなくなる。従って、負荷短絡状態等の状態において、主電流とカレントセンス電流とが同一の挙動を示さない場合であろうとも、その様な状況いかんに拘わらず、電力半導体素子のターンオフ時のサージ電圧を抑制し、常に安定した過電流制限動作が実現され得る。
特に、本発明の第３及び第４局面によれば、トランジスタの第１制御電圧とダイオードの順方向電圧とは同一の温度依存性を有するので、温度変化に対してもより一層安定した過電流動作が可能となる。
本発明の目的、特徴、局面及び利点に関しては、上述したものの他それ以外のものも含めて、添付図面と共に以下に詳述する。
【図面の簡単な説明】
第１図は、実施の形態１に係る半導体装置の回路構成を示す図である。
第２図は、カレントセンス付きＩＧＢＴの内部構造を部分的に示す縦断面図である。
第３図は、従来の過電流制限回路をデバイスシミュレーションした時の等価回路を示す図である。
第４図は、実施の形態１に係る過電流制限回路をデバイスシミュレーションした時の等価回路を示す図である。
第５図及び第６図は、従来の過電流制限回路に関するデバイスシミュレーション結果を示す図である。
第７図及び第８図は、実施の形態１に係る過電流制限回路に関するデバイスシミュレーション結果を示す図である。
第９図は、過電流制限回路の電流制限用ＭＯＳＦＥＴを半導体基板上に形成するときのＭＯＳＦＥＴを示す縦断面図である。
第１０図は、過電流制限回路のセンス抵抗を半導体基板上に形成するときのセンス抵抗を示す縦断面図である。
第１１図は、過電流制限回路の電圧クランプ用ダイオードをＰＮ接合ダイオードとして半導体基板上に形成するときのダイオードの構成を示す縦断面図である。
第１２図は、実施の形態１の変形例に係る半導体装置の回路構成を示す図である。
第１３図は、実施の形態２に係る半導体装置の回路構成を示す図である。
第１４図は、過電流制限回路の電圧クランプ用のダイオードをショットキーバリアダイオードとして半導体基板上に形成するときのダイオードの構成を示す縦断面図である。
第１５図は、実施の形態３に係る半導体装置の回路構成を示す図である。
第１６図は、従来の過電流制限回路の一例を示す図である。
第１７図は、従来の過電流制限回路の別の一例を示す図である。
発明を実施するための最良の形態
本実施の形態は、▲１▼電力半導体素子と、▲２▼負荷短絡時等に同素子に流れる過電流を制御するための制御回路にあたる過電制限回路とを少なくとも有する半導体装置に関する。ここで、▲１▼電力半導体素子は、ゲート電極ないしは制御電極を有し且つ当該電極に印可される制御電圧に応じて第１電極端子と第２電極端子間に流れる主電流の量を制御するスイッチング素子であり、例えばＩＧＢＴ又は縦型パワーＭＯＳＦＥＴより成る。しかも、同素子は、主電流が過電流状態にあると評価されるべき値になったか否かを検出するために用いられるカレントセンス電流を生成・出力する電流検出用領域を有する。他方、▲２▼過電流制御回路は、（ｉ）センス抵抗と、（ii）電流制限用トランジスタと、（iii）電圧クランプ回路とを少なくとも備える。特に本形態において中核をなすのが上記電圧クランプ回路であり、同回路は電流制限用トランジスタの主制御電圧と第２主電極間に配設されており、且つセンス抵抗で生じる電圧に応じて電流制限用トランジスタの主制御電圧をクランプして当該トランジスタの通電能力をクランプ時の能力よりも増大しないように制御する機能を有する。この場合、上記電圧クランプ回路をダイオードを用いて構成する場合が後述の実施の形態１及び２であり、同回路をＭＯＳＦＥＴやバイポーラトランジスタ等のスイッチング素子で構成する場合が実施の形態３に相当する。
以下、図面を参照しつつ、実施の形態１〜３の各々を順次に記載する。
（実施の形態１）
第１図は、本実施の形態に係る半導体装置１００の構成を示す回路図である。同回路１００は、大別して、電力半導体素子としてのＩＧＢＴ１および過電流制限回路１０とより成る。この内、ＩＧＢＴ１の内部構造の一部を第２図に示す。
本ＩＧＢＴ１はスイッチング機能に加えてカレントセンス機能をも有するものであり、等価回路上は、後述する第４図にも示される様に、メイン部ＰＭＩＧＢＴとカレントセンス部ＰＳＩＧＢＴとが並列接続されて成る素子として表わされる。即ち、第２図に例示する様に、ＩＧＢＴ１は、第１図に示す主電流ｉをその間で流すための第１領域ないしはコレクタ領域及び第２領域ないしはエミッタ領域と、主電流ｉを制御するための第３領域ないしはゲート領域と、上記エミッタ領域内に形成され且つエミッタ領域より第１図に示すカレントセンス電流ｉｓを外部へ流すための電流検出用領域ないしはカレントセンス領域と、上記コレクタ領域におけるコレクタ電極（図示せず）に接続された第１電極端子ないしはコレクタ端子Ｃ（第１図参照）と、上記エミッタ領域におけるエミッタ電極１１に接続された第２電極端子ないしはエミッタ端子Ｅ（第１図）と、上記ゲート領域におけるゲート電極に接続された第３電極端子ないしはゲート端子Ｇ（第１図）と、上記電流検出用領域のカレントセンス電極１２に接続されたカレントセンス端子Ｓ（第１図）とを有する。
他方、過電流制限回路１０は、第１図に示す各構成要素を有する。即ち、本回路１０は、▲１▼エミッタ端子Ｅとカレントセンス端子Ｓ間に接続され且つ抵抗値ＲSを有するセンス抵抗３と、▲２▼ＩＧＢＴ１のゲート端子Ｇ、エミッタ端子Ｅ及びカレントセンス端子Ｓにそれぞれ接続された第１主電極２Ｄ、第２主電極２Ｓ及び主制御電極２Ｇを有し、主制御電極２Ｇに少なくとも第１制御電圧が印加されたときにＯＮ状態となり、このとき第１主電極２Ｄから第２主電極２Ｓに向けてＩＧＢＴ１のゲート領域に蓄積された電荷をバイパス電流として流すトランジスタ２とを有する。このトランジスタ２の具体例としては、（ｎｐｎ型又はｐｎｐ型の）バイポーラトランジスタであっても良いし、（ｎ型又はｐ型の）ＭＯＳＦＥＴであっても良い。ここでは、過電流状態のときにＩＧＢＴ１におけるゲート電圧を下げる素子であるトランジスタ２として、ｎ型ＭＯＳＦＥＴを用いている。従って、上記端子２Ｄ，２Ｓ及び２Ｇはそれぞれドレイン電極、ソース電極及びゲート電極に該当し、且つ上記第１制御電圧とはＭＯＳＦＥＴ２のしきい値電圧に相当する。
更に上記回路１０は、▲３▼順方向にバイアスされる様にＭＯＳＦＥＴ２のゲート電極２Ｇとソース電極２Ｓ間に接続された少なくとも１つのダイオード５より構成される電圧クランプ回路４を有している。ここでダイオード５の順方向電圧はＭＯＳＦＥＴ２のしきい値電圧以上に設定されており、その第１電極又はアノード電極５Ａ及び第２電極又はカソード電極５Ｋは各々ゲート電極２Ｇ及びソース電極２Ｓに接続されている。このダイオード５の具体例としては、ショットキーバリアダイオードでも可能ではあるが、好ましくはＰＮ接合ダイオードが用いられる。
以上の様に上記回路１０が構成されているので、ＩＧＢＴ１がＯＮ状態にあり主電流ｉが通常値の範囲内にあるときには、カレントセンス電流ｉｓと抵抗値ＲSとの積で与えられる電圧はダイオード５の順方向電圧よりも小さいので、ダイオード５はＯＦＦ状態にあり、ＭＯＳＦＥＴ２のゲート電圧は電圧クランプ回路４によってクランプされることはなく、上記電圧値（ｉｓ×ＲS）がＭＯＳＦＥＴ２のゲート電極２Ｇに印加され、その電圧に応じた通電能力をＭＯＳＦＥＴ２は発揮する。これに対して、本装置１００のコレクタ端子Ｃ又はエミッタ端子Ｅに接続された外部の負荷が短絡する等の異常事態が生ずると、主電流ｉは通常時よりも増大して過電流と判断される電流値になり（過電流状態の発生）、これに伴いカレントセンス電流ｉｓも増大し、既述した様に両電流ｉ，ｉｓが過渡時に同一の挙動を示さないときにはカレントセンス電流ｉｓは瞬間的に急増する。その結果、電圧値（ｉｓ×ＲS）も急増することになるが、その過程で当該電圧値（ｉｓ×ＲS）が所定の値、即ちダイオード５の順方向電圧の値にまで達すると、ダイオード５はＯＮ状態ないしは導通状態となり、当該順方向電圧に基づきＭＯＳＦＥＴ２のゲート電圧（カレントセンス・エミッタ間電圧）が決定され、且つ、当該カレントセンス・エミッタ間電圧が最早ダイオード５の順方向電圧よりも大きくならないことになる。即ち、（電圧値（ｉｓ×ＲS）≧（ダイオード５の順方向電圧）となっている状態においては、電圧クランプ回路４はＭＯＳＦＥＴ２のゲート電極２Ｇに印加される電圧をダイオード５の順方向電圧に等しい第２制御電圧（＝一定値）にクランプする。これにより、ＭＯＳＦＥＴ２の通電能力は最早上昇しえなくなって一定値となる結果、ＭＯＳＦＥＴ２はＩＧＢＴ１のゲート電圧を下げるスピードを一定値に安定化させ、ＩＧＢＴ１をＯＦＦ状態に維持し続ける。
本願発明者は、電圧クランプ回路４がある場合と無い場合とのデバイスシミュレーションを行なったので、その結果を以下に記述する。先ず、第３図及び第４図は共にデバイスシミュレーションに用いた等価回路を示しており、特に第３図は従来の電流抑制回路を、第４図は電圧クランプ回路４の構成素子として複数のダイオード（同図中のＤ３，Ｄ４）を用い且つ順方向にバイアスされる様に各ダイオード（Ｄ３，Ｄ４）を直列接続した場合の電流抑制回路を、各々示している。尚、第３図及び第４図中、記号ＬＰは外部の負荷を、記号Ｄ２はフリーホィールダイオードを、記号Ｌ２，Ｌ３は端子におけるインダクタンス成分を、記号ＬＳ１〜ＬＳ４は配線上の寄生インダクタンス成分を示している。
次に、第５図及び第５図の部分拡大図である第６図は、第３図の従来の回路において負荷ＬＰが短絡状態にあるときのシミュレーション結果であるスイッチング波形を示している。第６図から理解されるように、過電流抑制が開始される時、即ちＩＧＢＴ１Ｐの主電流ＩＣＥが最大値から減少し始めた時においてはコレクターエミッタ間電圧ＶＣＥは７００Ｖを越える最大値にまで瞬間的に達しており、ターンオフ時のサージ電圧が大きい。
他方、第７図及び第７図の部分拡大図である第８図は、第４図の回路において負荷ＬＰが短絡状態にある場合のシミュレーション結果であるスイッチング波形を示している。第８図より、過電流抑制が開始された直後にＩＧＢＴ１のコレクターエミッタ間電圧ＶＣＥが達する最大値は７００Ｖ未満である。
これらのシミュレーション結果から理解される様に、第１図及び第４図の過電流制御回路の方が第１６図及び第３図の従来の過電流抑制回路よりも、過電流制限状態におけるターンオフ時のサージ電圧がより低いレベルに抑制されている。
尚、上記ダイオード５を後述する様に例えばポリシリコン内に製造する場合には、ダイオード５の順方向電圧を、▲１▼当該ダイオード５を構成する部分の面積と▲２▼直列接続されるダイオードの数とをパラメータにすることで、容易に変化させることができる。この様にダイオード５の順方向電圧を変化させることは、上記第２制御電圧の設定値を変えることになるので、ゲート電圧クランプ時のＭＯＳＦＥＴ２の通電能力を変えることにつながる。
加えて、第１図の構成によれば、温度依存性についても利点が得られる。即ち、過電流制限用のトランジスタ２としてＭＯＳＦＥＴ又はバイポーラトランジスタのいずれを用いる場合についても、トランジスタ２のしきい値電圧は温度に対して負の依存性があるところ、ダイオード５の順方向特性の温度依存性もまた負の関係となるので、本回路１０は温度変化に対してもより安定した動作を実現可能とする。
ここで、第１図の過電流制限回路１０の各構成要素２〜４をそれぞれディスクリート部品として構成し、それらの部品２〜４を例えばプリント基板又はセラミック基板等の基板上に搭載することで、本回路１０を構成することもできる。しかし、これに代えて、１つのｎ型又はｐ型のシリコン半導体基板上に各部２〜４を形成して本回路１０を集積回路として構成するようにしても良い。後者の場合における各部２〜４の具体的な構造例を、母材としての半導体基板がｎ型シリコン基板であるとした場合について、第９図ないし第１１図の縦断面図にそれぞれ示す。尚、第９図ないし第１１図中の各参照符号はそれぞれ次のものを示す。即ち、２０はｎ型Ｓｉ基板、２１はソース電極層、２２はゲート電極層、２３はドレイン電極層、２４，２５，３３及び５３は絶縁層としてのＳｉＯ2膜、２６はゲート絶縁膜としてのＳｉＯ2膜、２７はゲート電極としてのポリシリコン層、２８はｎ+層、２９はｐ型のウエル領域、３４は抵抗体層、３１はセンス抵抗３の一方の端子、３２は他方の端子、５１はカソード電極層、５２はアノード電極層、５４はｎ型のポリシリコン領域、及び５５はｐ型のポリシリコン領域である。
尚、過電流制限回路１０のトランジスタ２としてｎｐｎ型バイポーラトランジスタを用いる場合には、トランジスタ２の第１主電極、第２主電極及び主制御電極はそれぞれコレクタ電極、エミッタ電極及びベース電極に該当することになる。
（実施の形態１の変形例）
第１図中の過電流制限回路１０を、第１７図の場合の様に、ＩＧＢＴ１のゲート端子Ｇ及び電流制限用ＭＯＳＦＥＴのドレイン電極にアノード電極及びカソード電極が各々接続されたダイオード８を有するケースにも適用可能である。その場合には、トランジスタ２の第１主電極２Ｄは、トランジスタ２自身の第１電極Ｄとダイオード８とから成る。その一例を第１２図に示す。
（実施の形態２）
実施の形態２の特徴点は、電圧クランプ回路を少なくとも１つのダイオードより構成すると共に（この点では実施の形態１と共通する）、ダイオードの逆方向電圧ないしは耐圧を積極的にクランプ電圧として利用している点にある。以下、図面に基づきこの点を詳述する。
第１３図は、本実施の形態に係る半導体装置１００、従って、ＩＧＢＴ１および過電流制限回路１０の構成を示す。本図においても、過電流状態のときにＩＧＢＴ１のゲート電圧を下げるための素子であるトランジスタ２として、ｎ型ＭＯＳＦＥＴを用いている。そして、ここでは、ＭＯＳＦＥＴ２のゲート電極２Ｇとソース電極２Ｓとの間に、逆方向にバイアスされる様にダイオード６を接続することで、電圧クランプ回路４を実現している。そして、ダイオード６の耐圧はＭＯＳＦＥＴ２のしきい値電圧以上に設定される。
以上より、本形態ではクランプ電圧たる第２制御電圧はダイオード６の耐圧に等しくなる。即ち、センス抵抗３の抵抗値ＲSとカレントセンス電流ｉｓとの積がダイオード６の耐圧未満のときには当該電圧値（ｉｓ×ＲS）で以てＭＯＳＦＥＴ２のゲート電圧が決定されるが、上記電圧値（ｉｓ×ＲS）がダイオード６の耐圧以上にまで増大するときには、ダイオード６がＯＮ状態となる結果、ＭＯＳＦＥＴ２のゲート電極２Ｇにはダイオード６の耐圧よりも大きな電圧が最早印加されないことになり、実施の形態１と同様の結果が得られることになる。
尚、ダイオード６をＰＮ接合ダイオードで構成するものとし且つ第１０図に示した様にポリシリコン内に同ダイオードを製造する場合には、ダイオード６の耐圧をＰ層及びＮ層の濃度をパラメータにすることで容易に変化させることができる。
又、ダイオード６をショットキーバリヤダイオードとして構成しても、本ケースでは好ましい結果が得られる。その場合のダイオード６の集積化例を第１４図に示す。同図中、６１はアノード層、６２はカソード層であり、両層６１，６２は共にＡｌ層（アルミニウム層）に１％のＳｉを含有させて成る合金層である。又、６３はＳｉＯ2膜（絶縁層）である。
（実施の形態３）
本実施の形態では、実施の形態１及び２において説明された電流制限用のトランジスタ２を「第１トランジスタ」と定義する。そして、本形態では、電圧クランプ回路４を第２トランジスタで以て構成している。そのために、センス抵抗３を第１及び第２抵抗に分割し、第２トランジスタの制御電極を第１抵抗と第２抵抗との間の節点に接続すると共に、ＯＮ状態における第２トランジスタの第１電極と第２電極間の電圧（上述した第２制御電圧に該当）を第１トランジスタの上記第１制御電圧以上に設定している。以下、図面を参照しつつ、本形態の特徴点を詳述する。
第１５図は、本実施の形態におけるＩＧＢＴ１および過電流制限回路１０の構成を示す図である。本図においても、過電流状態時にＩＧＢＴ１のゲート電圧を下げる素子である第１トランジスタ２には、ｎ型ＭＯＳＦＥＴを使用している。そして、本実施の形態では、電圧クランプ回路４を構成する第２トランジスタ７として、ＭＯＳＦＥＴ２のゲート電極２Ｇ及びソース電極２Ｓにそれぞれ接続された第１電極ないしはドレイン電極７Ｄ及び第２電極ないしはソース電極７Ｓを有するクランプ用のｎ型ＭＯＳＦＥＴが用いられている。しかも、クランプ用のＭＯＳＦＥＴ７の制御電極ないしはゲート電極７Ｇは、その一端がカレントセンス端子Ｓに接続された抵抗値ＲS１の第１抵抗３１の他端又は抵抗値ＲS2の第２抵抗３２の一端に接続されている。加えて、ＯＮ状態におけるＭＯＳＦＥＴ７のドレイン−ソース間電圧（＝第２制御電極）はＭＯＳＦＥＴ２のしきい値電圧（＝第１制御電圧）以上に設定されている。
今、センス抵抗３の抵抗値ＲSとカレントセンス電流ｉｓとの積で与えられる電圧が所定の値未満にあるとき、即ち、第２抵抗３２で生じる電圧がＭＯＳＦＥＴ７のしきい値電圧未満のときには、電圧値（ｉｓ×ＲS）で以てＭＯＳＦＥＴ２のゲート電圧が決定され、ＭＯＳＦＥＴ２はそのゲート電圧に応じた通電能力を有する状態となっている。
ここで負荷短絡等の異常状態が生じた結果、主電流ｉが過電流状態となった場合を考える。このとき、電圧値（ｉｓ×ＲS）が急増して、ＭＯＳＦＥＴ２のしきい値及びセンス抵抗３の抵抗分割比との関係で定まる所定の値以上になると、第２抵抗３２で生じる電圧（ｉｓ×ＲS2／（ＲS1＋ＲS2））がＭＯＳＦＥＴ７のしきい値電圧以上となり、ＭＯＳＦＥＴ７はＯＮ状態となる。このとき、ＭＯＳＦＥＴ２のゲート電圧はＭＯＳＦＥＴ７のＯＮ状態時のドレイン−ソース間電圧（≧ＭＯＳＦＥＴ２のしきい値電圧）にクランプされ、以降その値よりも大きくなることはない。その結果、ＭＯＳＦＥＴ２の通電能力は安定化され、ＩＧＢＴ１のゲート電圧を下げるスピードも一定値に安定化し、ターンオフ時のサージ電圧が抑制される。
本実施の形態においても、第２トランジスタ７の構成例として、ｐ型ＭＯＳＦＥＴ又はバイポーラトランジスタを用いることができる。
又、第１５図の過電流制限回路１０を第１７図のダイオード８を含むケースにも適用可能である。
又、第１５図の過電流制限回路１０を前述した第９図及び第１０図を用いて集積化するようにしても良い。
（付記）
実施の形態１ないし３で記述した半導体装置１００自体をシリコン基板上に集積化することも可能である。
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれらに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることは可能である。
産業上の利用の可能性
本発明に係る半導体装置は、例えば電気鉄道分野におけるコンバータ装置又はインバータ装置又は補助電源装置に適用可能であるし、又、アクティブフィルタや、鉄鋼圧延等の分野において大容量工業用コンバータ装置・インバータ装置にも応用可能である。
【図１】
0003590612.tif 000002
【図２】
0003590612.tif 000003
【図３】
0003590612.tif 000004
【図４】
0003590612.tif 000005
【図５】
0003590612.tif 000006
【図６】
0003590612.tif 000007
【図７】
0003590612.tif 000008
【図８】
0003590612.tif 000009
【図９】
0003590612.tif 000010
【図１０】
0003590612.tif 000011
【図１１】
0003590612.tif 000012
【図１２】
0003590612.tif 000013
【図１３】
0003590612.tif 000014
【図１４】
0003590612.tif 000015
【図１５】
0003590612.tif 000016
【図１６】
0003590612.tif 000017
【図１７】
0003590612.tif 000018