(57)【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換後のデジタルデータについてルックアップテーブルを用いてリニアリティ補正を行い、リニアリティ補正を行ったデジタルデータを固定画素の表示媒体に表示する固定画素表示装置であって、
前記ルックアップテーブルを作成する制御手段と、
水平方向に一次元に変化するＲ，Ｇ，Ｂそれぞれのアナログデータを出力する信号発生手段と、
Ｒ，Ｇ，Ｂそれぞれで独立のアンプ部およびＡ／Ｄ変換部を備え、前記信号発生手段から出力されたアナログデータを前記アンプ部で増幅し前記Ａ／Ｄ変換部でデジタルデータに変換して出力するアンプ内蔵Ａ／Ｄ変換手段と、
Ｒ，Ｇ，Ｂそれぞれで独立の前記ルックアップテーブルを備え、前記アンプ内蔵Ａ／Ｄ変換手段から出力されたデジタルデータについて前記ルックアップテーブルを用いてリニアリティ補正を行い、リニアリティ補正を行ったデジタルデータを前記表示媒体に入力するとともに、前記アンプ内蔵Ａ／Ｄ変換手段から出力されたデジタルデータのうち前記制御手段から指定された画面の座標Ｘ，Ｙのデジタルデータを取り込むことが可能で、かつ前記制御装置から指定された画面の座標のＲ，Ｇ，Ｂのデジタルデータを前記制御装置に返すことが可能なラインバッファを備えるリニアリティ補正手段とを有し、
前記制御装置は、前記信号発生手段から出力され前記アンプ内蔵Ａ／Ｄ変換手段にてデジタル変換されたデジタルデータの取り込みを画面の座標Ｘ，Ｙを指定して前記ラインバッファに指示し、前記ラインバッファに取り込まれたデジタルデータを１ライン中に展開することにより、０階調から最大階調までのＲ，Ｇ，Ｂそれぞれのデジタルデータを読み込み、読み込んだデジタルデータに基づいて前記ルックアップテーブルを作成する、固定画素表示装置。
【請求項２】
前記ラインバッファは、Ｒ，Ｇ，Ｂそれぞれで独立に３本設けられ、
前記制御手段は、Ｒ，Ｇ，Ｂそれぞれで独立の前記ルックアップテーブルを、前記３本のラインバッファを用いて同時に作成する、請求項１に記載の固定画素表示装置。
【請求項３】
前記ラインバッファは、Ｒ，Ｇ，Ｂそれぞれで共通の１本のみ設けられ、
前記制御手段は、Ｒ，Ｇ，Ｂそれぞれで独立の前記ルックアップテーブルを、前記１本のラインバッファを用いて独立に順次作成する、請求項１に記載の固定画素表示装置。
【請求項４】
前記信号発生手段と前記アンプ内蔵Ａ／Ｄ変換手段との間に配置され、前記信号発生手段からビデオ信号およびコンポーネント信号が出力された場合に、該ビデオ信号およびコンポーネント信号を、Ｒ，Ｇ，Ｂのアナログデータに変換し、前記アンプ内蔵Ａ／Ｄ変換手段に出力する信号変換手段をさらに有する、請求項１から３のいずれか１項に記載の固定画素表示装置。
【請求項５】
前記制御装置は、Ｒ，Ｇ，Ｂそれぞれのデジタルデータのガンマ値を補正するためのガンマ補正テーブルにさらに基づいて、前記ルックアップテーブルを作成する、請求項１から４のいずれか１項に記載の固定画素表示装置。
【請求項６】
前記ガンマ補正テーブルは、前記制御装置に内蔵された記憶手段に格納されている、請求項５に記載の固定画素表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固定画素の表示媒体に映像を表示する固定画素表示装置に関し、特に、アンプ部およびＡ／Ｄ変換部における処理後のデータについて、ルックアップテーブルを用いてリニアリティ補正を行う固定画素表示装置に関する。
【０００２】
【従来の技術】
従来の固定画素表示装置には、Ｒ，Ｇ，Ｂの各色でそれぞれ独立のアンプ部およびＡ／Ｄ変換部が設けられているが、アンプ部のばらつき、Ａ／Ｄ変換部のリニアリティ誤差およびばらつきがあるため、データの入出力特性は図４に示すようにリニア性が悪化する。これを補正する方法として、アンプ部およびＡ／Ｄ変換部における処理後のＲ，Ｇ，Ｂの各色のデータを、Ｒ，Ｇ，Ｂの各色でそれぞれ独立のルックアップテーブル（以下、ＬＵＴと称する）を用いて補正する方法がある。ＬＵＴを用いてデータを補正する方法は、例えば、特開平７−１４７５１８号公報に開示されている。
【０００３】
図５は、従来の固定画素表示装置の一構成例を示すブロック図であり、図６は、アンプ部のばらつき、Ａ／Ｄ変換部のリニアリティ誤差およびばらつきの補正（以下、リニアリティ補正と称する）を行うために、最終的に求めるＬＵＴの一構造例を示す図である。
【０００４】
図５を参照すると、本従来例の固定画素表示装置は、信号発生器１５と、アンプ内蔵Ａ／Ｄ変換部２と、表示パネル１１と、ＣＰＵ１３と、リニアリティ補正部１４とを具備している。
【０００５】
信号発生器１５は、Ｒ，Ｇ，Ｂの各色について２５６階調のアナログデータを出力することが可能であり、ＣＰＵ１３とＲＳ−２３２Ｃケーブル１２を介して接続されている。
【０００６】
ＣＰＵ１３は、ＲＳ−２３２Ｃケーブル１２を用いてＲＳ−２３２Ｃ信号によって、信号発生器１５に任意の階調のアナログデータを出力させる。
【０００７】
アンプ内蔵Ａ／Ｄ変換部２は、Ｒ，Ｇ，Ｂの各色でそれぞれ独立のアンプ部およびＡ／Ｄ変換部を具備しており、信号発生器１５から出力されたＲ，Ｇ，Ｂの各色のアナログデータをアンプ部で増幅し、Ａ／Ｄ変換部でデジタルデータに変換する。
【０００８】
リニアリティ補正部１４は、アンプ内蔵Ａ／Ｄ変換部２からの各色のデジタルデータを、１画像（１フレーム）分のメモリであるフレームバッファ７に格納し、Ｒ，Ｇ，Ｂの各色でそれぞれ独立のＬＵＴ８〜１０を用いてリニアリティ補正を行った後、その結果を表示パネル１１に表示させる。なお、ＬＵＴ８〜１０は、ＲＡＭ等の書き換え可能なメモリ（不図示）に格納されている。
【０００９】
さらに、リニアリティ補正部１４は、上述のフレームバッファ７およびＬＵＴ８〜１０の他に最大値検出部３を含んでいる。この最大値検出部３は、パーソナルコンピュータ等の表示装置に一般的に装備されている、自動的にコントラストを最大にする機能を実現するために、フレームバッファ７に格納されているＲ，Ｇ，Ｂの各色のデジタルデータの最大値を検出するものである。
【００１０】
以下に、図５に示した固定画素表示装置における、アンプ内蔵Ａ／Ｄ変換部２のリニアリティ補正を行うためのリニアリティ調整時の動作について図７のフローチャートを参照して説明する。なお、本明細書では、ＬＵＴの作成を行うことをリニアリティ調整として定義する。
【００１１】
まず、ＣＰＵ１３は、Ｚ＝０に設定し（ステップ７０１）、信号発生器１５に対して、ＲＳ−２３２Ｃケーブル１２を用いてＲ，Ｇ，Ｂの各色の全画面の階調を現在のＺ値としたデータをアンプ内蔵Ａ／Ｄ変換部２に入力するよう指示する（ステップ７０２，７０３）。これを受けて、信号発生器１５は、Ｒ，Ｇ，Ｂの各色の全画面の階調を現在のＺ値としたデータをアンプ内蔵Ａ／Ｄ変換部２に入力し、アンプ内蔵Ａ／Ｄ変換部２は、各色のデータをアンプ部で増幅し、Ａ／Ｄ変換部でＡ／Ｄ変換を行い、そのデータをフレームバッファ７に格納する。
【００１２】
このとき、ＣＰＵ１３は、最大値検出部３で検出される、フレームバッファ７に格納されている１画面中のＲ，Ｇ，Ｂの各色のデータの最大値、つまりＲ，Ｇ，Ｂの各色とも階調が０の時の値であるＲＺ，ＧＺ，ＢＺを取り込む（ステップ７０４）。そして、ＣＰＵ１３は、現在のＺの値と上記で取り込んだＲＺ，ＧＺ，ＢＺの値との差分を求めることで、リニアリティ補正データであるＬＩＮＲＺ，ＬＩＮＧＺ，ＬＩＮＢＺを求める（ステップ７０５）。
【００１３】
続いて、ＣＰＵ１３は、画質向上のためのγ補正相対テーブルを加味したＬＵＴを作成するために、上記で求めたＬＩＮＲＺ，ＬＩＮＧＺ，ＬＩＮＢＺの値と現在のＺ値の階調におけるγ補正相対テーブル値であるγＲＺ，γＧＺ，γＢＺの値とを加算することで、現在のＺ値の階調におけるリニアリティ補正値およびγ相対補正テーブル値を盛り込んだＬＵＴＲＺ，ＬＵＴＧＺ，ＬＵＴＢＺを求める（ステップ７０６）。なお、上記のγ補正相対テーブルは、ＣＰＵ１３に内蔵されたＲＯＭや外付けのＲＯＭ等のメモリ（不図示）に予め格納されている。なお、本明細書では、γ補正相対テーブル値であるＲＺ，ＧＺ，ＢＺは、相対的な値としている。たとえば、Ｚ＝１０のときの赤の出力値を下げる場合は、γＲＺ＝−３とし、上げる場合は、γＲＺ＝＋３というような相対値である。
【００１４】
そして、ＣＰＵ１３は、図６に示すようなＬＵＴ８〜１０における、Ｒ，Ｇ，Ｂそれぞれの現在のＺ値の階調に相当するアドレスに、上記で求めたＬＵＴＲＺ、ＬＵＴＧＺ、ＬＵＴＢＺを書き込む（ステップ７０７）。
【００１５】
さらに、ＣＰＵ１３は、Ｚの値を１増加した後（ステップ７０８）、上述したステップ７０２からステップ７０８までの処理を階調数分（２５６回）繰り返し行い、ＬＵＴ８〜１０における各階調Ｚに相当するアドレスにＬＵＴＲＺ，ＬＵＴＧＺ，ＬＵＴＢＺを書き込むことで、ＬＵＴ８〜１０を作成する。
【００１６】
以降、リニアリティ補正部１４は、Ｒ，Ｇ，Ｂの各色のアンプ内蔵Ａ／Ｄ変換部２の出力データについて、上記で計算した階調数分求めたＬＩＮＲＺ，ＬＩＮＧＺ，ＬＩＮＢＺを用いてリニアリティ補正を行うことにより、Ｒ，Ｇ，Ｂ各色のデータ全てが図８に示すようにリニアな入出力特性となる。
【００１７】
さらに、上記リニアな特性にγ補正が加えられたＬＵＴＲＺ，ＬＵＴＧＺ，ＬＵＴＢＺが階調数分書きこまれたＬＵＴ８〜１０を用いることにより、リニアリティ補正が行われ、かつγ補正が行われることによりＲ，Ｇ，Ｂのそれぞれの入出力特性が図９に示すように同一となり、また中間の階調を強調することによる画質向上が図られた入出力特性となる。
【００１８】
以上説明した方法では、最大値検出部３を利用してリニアリティ調整を行っており、この場合のリニアリティ調整時間は以下の式で算出できる。
調整時間＝ＣＰＵ１３の処理時間＋信号発生器１５の階調変更の時間
ＣＰＵ１３の処理時間は、ＣＰＵ１３の基本クロックが１０ＭＨｚ、１命令実行に４クロックが必要であると仮定した場合、ステップ７０２におけるＺ値を判定する処理から、ステップ７０８におけるＺ値を１増加する処理までの命令数は２００命令あれば十分なので、次のようになる。
ＣＰＵ１３の処理時間＝１／１０ＭＨｚ×４クロック×２００命令×２５６回のループ
＝２０．４８ｍｓ
また、信号発生器１５の階調変更の時間は、ＣＰＵ１３から信号発生器１５に対してＲ，Ｇ，Ｂ各色の階調の変更の指示をボーレート３８４００ｂｐｓのＲＳ−２３２Ｃ信号により１０バイトで行い、信号発生器１５自身での階調の変更に１００ｍｓかかると仮定した場合、次のようになる。
信号発生器１５の階調変更の時間＝（（１／ボーレート×（８ビットのデータ＋１ビットのスタートビット＋１ビットのストップビット＋１ビットのパリティビット）×１０バイト）＋信号発生器１での階調変更時間）×２５６回のループ
＝（（１／３８４００×１１×１０）＋１００ｍｓ）×２５６
＝２６．３３ｓ
よって、調整時間は次のようになる。
調整時間＝ＣＰＵ１３の処理時間＋信号発生器１５の階調変更の時間
＝２０．４８ｍｓ＋２６．３３ｓ
≒２６．３５ｓ
このように従来の固定画像表示装置では、リアリニティ調整を行う場合、まず、ＣＰＵ１３と信号発生器１５とをＲＳ−２３２Ｃケーブル１２で接続し、最大階調数の回数分だけ信号発生器１５にＲ，Ｇ，Ｂの各色の階調を変更したデータを出力させ、さらに１画像分のＲ，Ｇ，Ｂのデジタルデータの中から最大値を検出する最大値検出部３を利用することによって、階調数０から最大階調数分のＬＵＴを求めていた。
【００１９】
【発明が解決しようとする課題】
しかしながら、上述したような従来の固定画素表示装置には、次に列挙するような問題点があった。
【００２０】
第１の問題点は、リアリニティ調整を行う場合、１画像（１フレーム）分のＲ，Ｇ，Ｂのデジタルデータの最大値を検出する最大値検出部を利用する手段しか持たないため、信号発生器が出力するデータの階調を随時変化させる必要があり、調整時間が長くなってしまうということである。
【００２１】
第２の問題点は、リニアリティ調整を行うためには、ＣＰＵと信号発生器とを接続するケーブルが必要になるということである。
【００２２】
そこで本発明の目的は、ＣＰＵと信号発生器とを接続するケーブルを使用することなく、容易にリニアリティ調整を行うことができ、かつ、調整時間を大幅に短縮することができる固定画素表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
本発明の固定画素表示装置は、上記目的を達成するために、次の特徴的構成手段を採用する。
【００２４】
すなわち、Ａ／Ｄ変換後のデジタルデータについてルックアップテーブルを用いてリニアリティ補正を行い、リニアリティ補正を行ったデジタルデータを固定画素の表示媒体に表示する固定画素表示装置であって、前記ルックアップテーブルを作成する制御手段と、水平方向に一次元に変化するＲ，Ｇ，Ｂそれぞれのアナログデータを出力する信号発生手段と、Ｒ，Ｇ，Ｂそれぞれで独立のアンプ部およびＡ／Ｄ変換部を備え、前記信号発生手段から出力されたアナログデータを前記アンプ部で増幅し前記Ａ／Ｄ変換部でデジタルデータに変換して出力するアンプ内蔵Ａ／Ｄ変換手段と、Ｒ，Ｇ，Ｂそれぞれで独立の前記ルックアップテーブルを備え、前記アンプ内蔵Ａ／Ｄ変換手段から出力されたデジタルデータについて前記ルックアップテーブルを用いてリニアリティ補正を行い、リニアリティ補正を行ったデジタルデータを前記表示媒体に入力するとともに、前記アンプ内蔵Ａ／Ｄ変換手段から出力されたデジタルデータのうち前記制御手段から指定された画面の座標Ｘ，Ｙのデジタルデータを取り込むことが可能で、かつ前記制御装置から指定された画面の座標のＲ，Ｇ，Ｂのデジタルデータを前記制御装置に返すことが可能なラインバッファを備えるリニアリティ補正手段とを有し、前記制御装置は、前記信号発生手段から出力され前記アンプ内蔵Ａ／Ｄ変換手段にてデジタル変換されたデジタルデータの取り込みを画面の座標Ｘ，Ｙを指定して前記ラインバッファに指示し、前記ラインバッファに取り込まれたデジタルデータを１ライン中に展開することにより、０階調から最大階調までのＲ，Ｇ，Ｂそれぞれのデジタルデータを読み込み、読み込んだデジタルデータに基づいて前記ルックアップテーブルを作成することを特徴とするものである。
【００２５】
この構成によれば、ルックアップテーブルを作成するリニアリティ調整時に、信号発生手段が出力するデータの階調を随時変化させる必要がなくなるため、リニアリティ調整時間を大幅に短縮することができる。
【００２６】
また、リニアリティ調整時に制御手段と信号発生手段とを接続させるケーブルが不要になるため、容易にリニアリティ調整を行うことができる。
【００２７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２８】
図１は、本発明の実施の一形態の固定画素表示装置を示すブロック図であり、図２は、リニアリティ調整時に図１に示した信号発生器１から出力されるデータ波形を示す図である。なお、図１において、図５と同一構成、同一動作部分については、図５と同一の符号を付し、詳細な説明は省略する。
【００２９】
図１において、信号発生器１は、リニアリティ調整時に水平方向（Ｘ方向）に一次元に変化するアナログデータを出力する。具体的には、信号発生器１は、水平方向に一次元に変化するアナログデータとして、図２に示すようにＲ，Ｇ，Ｂの各色２５６階調がＸ方向に１ドットずつ変化するアナログデータをアンプ内蔵Ａ／Ｄ変換部２に出力する。このようなデータを出力することによって、Ｘ座標の値が階調と同等となる。
【００３０】
リニアリティ補正部５は、制御手段であるＣＰＵ４が垂直方向の座標の指示を行った場合は、垂直座標の１ライン分のデータをフレームメモリ７から取り込み、ＣＰＵ４が水平、垂直座標の指示およびその座標のＲ，Ｇ，ＢのそれぞれのデジタルデータであるＲＸ，ＧＸ，ＢＸのデータ要求の指示を行った場合は、ＣＰＵ４に上記のデータを返すラインバッファ６と、図５の従来例と同様の最大値検出部３、フレームバッファ７およびＬＵＴ８〜１０とを具備している。なお、Ｒ，Ｇ，Ｂの各色のデータのＸ，Ｙ座標の値は、信号発生器１により入力される水平同期信号（Ｈ）および垂直同期信号（Ｖ）を基準として判断される。
【００３１】
また、上記以外で図５の従来例と異なるのは、信号発生器１がリニアリティ調整時に上記動作を行うことにより、ＣＰＵ４と信号発生器１とを接続するＲＳ−２３２Ｃケーブルが不要になることである。
【００３２】
以下に、上記のように構成された固定画素表示装置におけるリニアリティ調整時の動作の流れについて図３のフローチャートを参照して説明する。
【００３３】
まず、ＣＰＵ４は、ラインバッファ６にＹ＝０を設定し（ステップ３０１）、ラインバッファ６にＹ座標で指定される１ライン分のデータの取り込みを指示し（ステップ３０２）、Ｘ＝０にする（ステップ３０３）。これを受けて、ラインバッファ６は、Ｙ座標の１ライン分のＲ，Ｇ，Ｂの各色のデジタルデータをフレームバッファ７から取り込む。
【００３４】
次に、ＣＰＵ４は、Ｘ，Ｙで指定された座標のＲ，Ｇ，Ｂの各色のデジタルデータであるＲＸ，ＧＸ，ＢＸの値をラインバッファ６から取り込む（ステップ３０４，３０５）。そして、ＣＰＵ４は、現在のＸの値と上記で取り込んだＲＸ，ＧＸ，ＢＸの値との差分を求めることで、リニアリティ補正データであるＬＩＮＲＸ，ＬＩＮＧＸ，ＬＩＮＢＸを求める（ステップ３０６）。
【００３５】
次に、ＣＰＵ４は、画質向上のためのγ補正相対テーブルを加味したＬＵＴを作成するために、上記で求めたＬＩＮＲＸ，ＬＩＮＧＸ，ＬＩＮＢＸの値と現在のＸの階調のγ補正相対テーブル値であるγＲＸ，γＧＸ，γＢＸの値とを加算することで、現在のＸの階調におけるリニアリティ補正値およびγ補正相対テーブル値を盛り込んだＬＵＴＲＸ，ＬＵＴＧＸ，ＬＵＴＢＸを求める（ステップ３０７）。なお、上記のγ補正テーブルは、ＣＰＵ４に内蔵されたＲＯＭや外付けのＲＯＭ等のメモリ（不図示）に予め格納されている。なお、本明細書では、γ補正相対テーブル値であるＲＺ，ＧＺ，ＢＺは、相対的な値としている。たとえば、Ｚ＝１０のときの赤の出力値を下げる場合は、γＲＺ＝−３とし、上げる場合は、γＲＺ＝＋３というような相対値である。
【００３６】
そして、ＣＰＵ４は、図６に示すようなＬＵＴ８〜１０における、Ｒ，Ｇ，Ｂそれぞれの現在のＸの階調に相当するアドレスに、上記で求めたＬＵＴＲＸ，ＬＵＴＧＸ，ＬＵＴＢＸを書き込む（ステップ３０８）。
【００３７】
さらに、ＣＰＵ４は、Ｘの値を１増加した後（ステップ３０９）、上述したステップ３０４からステップ３０９までの処理を階調数分（２５６回）繰り返し行い、ＬＵＴ８〜１０における各階調Ｘに相当するアドレスにＬＵＴＲＸ，ＬＵＴＧＸ，ＬＵＴＢＸを書き込むことで、ＬＵＴ８〜１０を作成する。
【００３８】
以降、リニアリティ補正部７は、Ｒ，Ｇ，Ｂの各色のアンプ内蔵Ａ／Ｄ変換部２の出力データについて、上記で計算した階調数分求めたＬＩＮＲＺ，ＬＩＮＧＺ，ＬＩＮＢＺを用いてリニアリティ補正を行うことにより、Ｒ，Ｇ，Ｂ各色のデータ全てが図８に示すようにリニアな入出力特性となる。
【００３９】
さらに、上記リニアな特性にγ補正が加えられたＬＵＴＲＺ，ＬＵＴＧＺ，ＬＵＴＢＺが階調数分書きこまれたＬＵＴ８〜１０を用いることにより、リニアリティ補正が行われ、かつγ補正が行われることによりＲ，Ｇ，Ｂのそれぞれの入出力特性が図９に示すように同一となり、また中間の階調を強調することによる画質向上が図られた入出力特性となる。
【００４０】
以上説明した方法では、ラインバッファ６に１ライン分の２５６階調のデジタルデータがすでに格納されているため、リニアリティ調整時間はＣＰＵ４の処理速度にのみ依存する。
【００４１】
ＣＰＵ４の処理速度は、ＣＰＵ４の基本クロックが１０ＭＨｚ、１命令実行に４クロックが必要であると仮定した場合、ステップ３０４におけるＹ値を判定する処理から、ステップ３０９におけるＹ値を１増加する処理までの命令数は２００命令あれば十分なので、図５に示した従来例のＣＰＵ１３の処理時間と同等であり、次のようになる。
ＣＰＵ４の処理速度＝１／１０ＭＨｚ×４クロック×２００命令×２５６回のループ
＝２０．４８ｍｓ
よって、調整時間は次のようになる。
調整時間＝ＣＰＵ４の処理時間
＝２０．４８ｍｓ
なお、本実施形態では、パーソナルコンピュータ等から出力されるＲ，Ｇ，Ｂの各色のデータについてリニアリティ補正を行う構成について説明したが、例えば、アンプ内蔵Ａ／Ｄ変換器２の前段に、ビデオ信号およびコンポーネント信号をＲ，Ｇ，Ｂの各色のアナログデータに変換する信号処理部を設けた場合には、ビデオ信号およびコンポーネント信号についてもリニアリティ補正を行うことができることはいうまでもない。
【００４２】
また、本実施形態では、Ｒ，Ｇ，Ｂの各色について、同時にＬＵＴを作成しているため、ラインバッファがＲ，Ｇ，Ｂの各色でそれぞれ独立の３本必要になるが、Ｒ，Ｇ，Ｂの各色について、それぞれ独立に順次ＬＵＴを作成することもできる。その場合、ラインバッファの必要本数は１本だけになるため、本固定画素表示装置の回路規模を削減することができる。
【００４３】
以上説明したように本実施形態においては、リニアリティ補正部５内に、ＣＰＵ４から画面の座標Ｘ、Ｙを指定でき、かつ、ＣＰＵ４から指定された座標のＲ，Ｇ，ＢそれぞれのデータをＣＰＵ４に返すことができるラインバッファ６を設け、信号発生器１から水平方向に一次元に変化するデータを出力し、このデータをアンプ内蔵Ａ／Ｄ変換部２でデジタルデータに変換してラインバッファ６に入力し、ＣＰＵ４により、ラインバッファ６の１ライン中にデータを展開することで、０階調から最大階調までのＲ，Ｇ，Ｂそれぞれのデータを読み込み、読み込んだデータに基づいてＬＵＴ８〜１０を作成している。
【００４４】
そのため、図５の従来例では約２６．３５ｓであったリニアリティ調整時間を約２０．４８ｍｓと大幅に短縮することができ、さらに、信号発生器１とＣＰＵ４とを接続するＲＳ−２３２Ｃケーブルが不要になるため、容易にリニアリティ調整を行うことができる。
【００４５】
【発明の効果】
以上説明したように本発明の固定画素表示装置を採用することにより、以下に記載するような効果が得られる。
【００４６】
第１の効果として、リニアリティ補正手段内に、制御手段から画面の座標Ｘ、Ｙを指定でき、かつ制御手段から指定された座標のＲ，Ｇ，Ｂそれぞれのデジタルデータを制御手段に返すことができるラインバッファを設け、信号発生手段から水平方向に一次元に変化するアナログデータを出力し、このアナログデータをアンプ内蔵Ａ／Ｄ変換手段でデジタルデータに変換してラインバッファに入力し、制御手段により、ラインバッファの１ライン中にデジタルデータを展開することで、０階調から最大階調までのＲ，Ｇ，Ｂそれぞれのデジタルデータを読み込み、読み込んだデジタルデータに基づいてルックアップテーブルを作成することにより、リニアリティ調整時間を大幅に短縮できるという効果が得られる。
【００４７】
第２の効果として、制御手段と信号発生手段とを接続するケーブルが不要になるため、容易にリニアリティ調整を行うことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の固定画素表示装置を示すブロック図である。
【図２】図１に示した信号発生器から出力されるデータ波形を示す図である。
【図３】図１に示した固定画素表示装置におけるリニアリティ調整時の動作の流れを説明するためのフローチャートである。
【図４】Ｒ，Ｇ，Ｂの各色のデータのＡ／Ｄ変換後のアナログ入力レベル−デジタル出力レベルを示すグラフである。
【図５】従来の固定画素表示装置の一構成例を示すブロック図である。
【図６】リニアリティ補正およびγ補正を行うためのルックアップテーブルの構造の一例を示す図である。
【図７】図５に示した固定画素表示装置におけるリニアリティ調整時の動作の流れを説明するためのフローチャートである。
【図８】Ｒ，Ｇ，Ｂの各色のデータのリニアリティ補正後のアナログ入力レベル−デジタル出力レベルを示すグラフである。
【図９】Ｒ，Ｇ，Ｂの各色のデータのリニアリティ補正及びγ補正後のアナログ入力レベル−デジタル出力レベルを示すグラフである。
【符号の説明】
１    信号発生器
２    アンプ内蔵Ａ／Ｄ変換部
３    最大値検出部
４    ＣＰＵ
５    リニアリティ補正部
６    ラインバッファ
７    フレームバッファ
８    Ｒｃｈ  ＬＵＴ
９    Ｇｃｈ  ＬＵＴ
１０    Ｂｃｈ  ＬＵＴ
１１    表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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