(57)【特許請求の範囲】
【請求項１】
ロウアドレスとカラムアドレスにより番地選択されるメモリセルアレイと、このメモリセルアレイの読み出しセルデータが転送される少なくとも一つのデータ線対と、前記メモリセルアレイの複数カラムのセルデータを順次選択して一つのデータ線対に転送するカラム選択回路と、前記データ線対に転送されたセルデータを前記カラム選択回路によるカラム選択と同期して検知するデータ線センス回路とを備えた半導体記憶装置において、
前記データ線センス回路は、カラム選択のある周期でのデータ線対の信号電位差から前の周期のデータ線対の信号電位差のχ倍を差し引くことにより余波成分を除去してセルデータ判定を行う第１のセンス回路と、この第１のセンス回路と併設されて第１のセンス回路とインターリーブ動作する第２のセンス回路とを備え、
前記第１及び第２のセンス回路はそれぞれ、
第１及び第２の入力ノードを持つ差動アンプと、
前記データ線対の電位をそれぞれ第１及び第２のデータノードに転送するためのカラム選択周期の２倍の周期で活性化される第１及び第２のソースフォロア回路と、
前記第１及び第２のデータノードの電位をそれぞれ前記差動アンプの第１及び第２の入力ノードに転送するための、カラム選択周期の２倍の周期の第１のクロックにより制御される第１及び第２の転送ゲートと、
前記第１及び第２のデータノードの電位をそれぞれ前記差動アンプの第２及び第１の入力ノードに転送するための、前記第１のクロックと相補関係にある第２のクロックにより制御される第３及び第４の転送ゲートとを有し、且つ
前記第１及び第２のデータノードの容量Ｃ１と、前記差動アンプの第１及び第２の入力ノードの容量Ｃ２とは、カラム選択周期をＴ、データ線対のＣＲ時定数をτとして、χ＝Ｃ２／Ｃ１＝ｅｘｐ（−Ｔ／τ）を満たすように設定される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のソースフォロア回路は、それぞれゲートがデータ線対に接続され、ドレインが電源に接続された第１及び第２のＮＭＯＳトランジスタと、これらのＮＭＯＳトランジスタのソースを選択的に前記第１及び第２のデータノードに接続するための前記第１のクロックにより制御される第１及び第２のＰＭＯＳトランジスタと、これらのＰＭＯＳトランジスタと基準電位との間に設けられた負荷とから構成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１乃至第４の転送ゲートは、ＮＭＯＳトランジスタにより構成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭ等の半導体記憶装置に係り、特に高速データ読み出しを行うデータ線センス回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
大規模ＤＲＡＭにおいては、メモリセルアレイは複数のサブセルアレイに分割されて配列形成され、複数のサブセルアレイに共通に用いられるデータ線が配置される。データ線は通常、正論理と負論理の信号線が対として用いられ、このデータ線対の一端にデータ線センスアンプを含むデータバッファが配置される。データ線対はメモリセルアレイの全範囲にわたって連続的に配設されるため、配線抵抗及び容量が大きい。
【０００３】
この様なＤＲＡＭにおいて、通常、メモリセルへのデータ書き込み動作では大振幅の信号が用いられ、メモリセルのデータ読み出し動作には小振幅の信号が用いられる。小振幅の信号でメモリセルのデータをデータ線を介してデータバッファに転送するには、データ転送前にデータ線の電位を初期化することが必要になる。このため、データ線のデータバッファ側端部にはイコライズ回路が設けられる。データ転送前にこのイコライズ回路によりデータ線対を同電位に初期化した後、セルデータをデータ線に転送するという制御が行われる。
【０００４】
しかし、セルデータをデータ線に転送する読み出し動作の度にデータ線対をイコライズしなければならないということは、高速データ読み出しを実現する上で大きな障害になる。これに対して最近、データ線のイコライズ／プリチャージを行うことなく、連続的なカラム選択を可能とするＤＲＡＭのデータ読み出し方式が提案されている（“５００ＭＨｚ  Ｎｏｎ−Ｐｒｅｃｈａｒｇｅｄ  Ｄａｔａ−Ｂｕｓ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  ＤＲＡＭ”，ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．７６−７７，Ｆｅｂ．，  １９９８参照）。
この方式の原理は、連続的なカラム選択を行ったときにデータ線対の電位差で表されるデータ信号ΔＶ（ｎ）に、前周期のデータ信号ΔＶ（ｎ−１）の余波成分（符号間干渉成分）χΔＶ（ｎ−１）が含まれ、正味の信号成分ΔＶｎｅｔが次式で表されることを利用する。
【０００５】
【数１】
ΔＶｎｅｔ＝ΔＶ（ｎ）−χΔＶ（ｎ−１）
【０００６】
ここで、上記余波成分を決定する係数χは、データ線のユニットパルス応答がＣＲ時定数τによる指数関数的減衰を示すものとして、χ＝ｅｘｐ（−Ｔ／τ）で表される。数１の正味の信号成分ΔＶｎｅｔの正負を判定すれば、これがデータ“１”，“０”の判定となる。
この様なデータ判定を行うために、データ線のＣＲ時定数による減衰特性を考慮して、余波成分を見積もり、且つこれを除去できるようにパラメータが設定された特殊なコンパレータが用いられる。この場合コンパレータは、カラム選択のある周期で前周期の余波成分を検出し、次の周期でデータ判定を行うため、インターリーブ動作する二つのコンパレータを併設することによって、カラム選択によりデータ線に転送されたデータを連続的に読み出すことを可能としている。
【０００７】
一つのコンパレータは、図５に示すように、一つの差動アンプと、キャパシタＣ１，Ｃ２及びスイッチを組み合わせて構成される。スイッチを制御するクロックφ１，φ２は、図６に示すように、カラム選択周期をＴとして、２Ｔの周期で相補的に発生される。このコンパレータの動作は、簡単に説明すれば、次のようになる。
φ１＝“Ｈ”，φ２＝“Ｌ”である、あるビットタイム（ｎ−１）Ｔにおいて、差動アンプの入力ノードはＶｐｒｅにプリチャージされる。同時に、キャパシタＣ１，Ｃ２はデータ線対ＤＢ，／ＤＢの間に直列接続され、これらの両端にデータ線対ＤＢ，／ＤＢの電位ＶＤＢ（ｎ−１），Ｖ／ＤＢ（ｎ−１）が印加される。このとき、差動アンプの入力ノードＩＮ，／ＩＮに蓄積される電荷ＱＩＮ（ｎ−１），Ｑ／ＩＮ（ｎ−１）はそれぞれ、下記数２で表される。
【０００８】
【数２】
ＱＩＮ（ｎ−１）＝（Ｃ１＋Ｃ２）Ｖｐｒｅ−Ｃ１ＶＤＢ（ｎ−１）−Ｃ２Ｖ／ＤＢ（ｎ−１）
Ｑ／ＩＮ（ｎ−１）＝（Ｃ１＋Ｃ２）Ｖｐｒｅ−Ｃ１ＶＤＢ（ｎ−１）−Ｃ２Ｖ／ＤＢ（ｎ−１）
【０００９】
φ１＝“Ｌ”，φ２＝“Ｈ”となる次のビットタイムｎＴでは、キャパシタＣ１とＣ２は並列接続されて、データ線対ＤＢ，／ＤＢと差動アンプの入力ノードＩＮ，／ＩＮの間に入り、これらにデータ線対ＤＢ，／ＤＢの電位ＶＤＢ（ｎ），Ｖ／ＤＢ（ｎ）が印加される。このとき、差動アンプの入力電位ＶＩＮ（ｎ），Ｖ／ＩＮ（ｎ）はそれぞれ、下記数３となる。
【００１０】
【数３】
ＶＩＮ（ｎ）    ＝ＶＤＢ（ｎ）＋ＱＩＮ（ｎ−１）／（Ｃ１＋Ｃ２）
Ｖ／ＩＮ（ｎ）  ＝Ｖ／ＤＢ（ｎ）＋Ｑ／ＩＮ（ｎ−１）／（Ｃ１＋Ｃ２）
【００１１】
数３の差分をとることにより、ビットタイムｎＴでの差動アンプの入力電位差は、次の数４で表される。
【００１２】
【数４】
ΔＶＩＮ（ｎ）＝ΔＶＤＢ（ｎ）−｛（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）｝ΔＶＤＢ（ｎ−１）
【００１３】
ここで、データ線のＣＲ時定数をτとして、キャパシタＣ１，Ｃ２を次の条件を満たすように、予め設定しておく。
【００１４】
【数５】
（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）＝ｅｘｐ（−Ｔ／τ）
【００１５】
この様な条件に設定しておくと、数４の右辺第２項は、数１の右辺第２項に対応するビットタイム（ｎ−１）Ｔにおけるデータ信号の余波成分（符号間干渉成分）に相当する。即ち、数４により得られるΔＶＩＮ（ｎ）がビットタイムｎＴでの正味の信号成分となる。従って、差動アンプによりΔＶＩＮ（ｎ）の正負判定を行うことにより、データ“１”，“０”の判定ができる。
一つのコンパレータでは、カラム選択周期Ｔの２倍の周期でデータを判定することになるから、前述のように二つのコンパレータを併設してこれらをインターリーブ動作させることにより、カラム選択周期での連続的なデータ読み出しができることになる。
【００１６】
【発明が解決しようとする課題】
上述のデータ読み出し方式は、データ線のプリチャージを省略して連続的なカラム選択を可能とするため、高速データ読み出しができる点で優れている。しかし、図５に示したコンパレータでは、キャパシタをデータ線と差動アンプの間に挿入して電荷の蓄積と分配を行うことにより、符号間干渉成分の検出と除去を行っている。従って、キャパシタを介してのカップリングノイズがデータ線センス回路の感度に影響を与える。
【００１７】
具体的に、クロックφ１＝“Ｈ”のとき、差動アンプの入力ノードはＶｐｒｅにプリチャージされるが、このプリチャージ電位Ｖｐｒｅ及びその変動分は、キャパシタＣ１，Ｃ２を介してデータ線ＤＢ，／ＤＢに結合する。また、二つの入力ノードＩＮ，／ＩＮのキャパシタＣ１，Ｃ２の製造上のバラツキも感度の影響を与える。
【００１８】
この発明は、キャパシタのカップリングノイズ等の影響を受けることなく、連続的なカラム選択による高速データ読み出しを可能とした半導体記憶装置を提供することを目的としている。
【００１９】
【課題を解決するための手段】
この発明は、ロウアドレスとカラムアドレスにより番地選択されるメモリセルアレイと、このメモリセルアレイの読み出しセルデータが転送される少なくとも一つのデータ線対と、前記メモリセルアレイの複数カラムのセルデータを順次選択して一つのデータ線対に転送するカラム選択回路と、前記データ線対に転送されたセルデータを前記カラム選択回路によるカラム選択と同期して検知するデータ線センス回路とを備えた半導体記憶装置において、前記データ線センス回路は、カラム選択のある周期でのデータ線対の信号電位差から前の周期のデータ線対の信号電位差のχ倍を差し引くことにより余波成分を除去してセルデータ判定を行う第１のセンス回路と、この第１のセンス回路と併設されて第１のセンス回路とインターリーブ動作する第２のセンス回路とを備え、前記第１及び第２のセンス回路はそれぞれ、第１及び第２の入力ノードを持つ差動アンプと、前記データ線対の電位をそれぞれ第１及び第２のデータノードに転送するためのカラム選択周期の２倍の周期で活性化される第１及び第２のソースフォロア回路と、前記第１及び第２のデータノードの電位をそれぞれ前記差動アンプの第１及び第２の入力ノードに転送するための、カラム選択周期の２倍の周期の第１のクロックにより制御される第１及び第２の転送ゲートと、前記第１及び第２のデータノードの電位をそれぞれ前記差動アンプの第２及び第１の入力ノードに転送するための、前記第１のクロックと相補関係にある第２のクロックにより制御される第３及び第４の転送ゲートとを有する。
【００２０】
この発明において具体的に、前記第１及び第２のデータノードの容量Ｃ１と、前記差動アンプの第１及び第２の入力ノードの容量Ｃ２とは、カラム選択周期をＴ、データ線対のＣＲ時定数をτとして、χ＝Ｃ２／Ｃ１＝ｅｘｐ（−Ｔ／τ）を満たすように設定される。
この発明において、前記第１及び第２のソースフォロア回路は例えば、それぞれゲートがデータ線対に接続され、ドレインが電源に接続された第１及び第２のＮＭＯＳトランジスタと、これらのＮＭＯＳトランジスタのソースを選択的に前記第１及び第２のデータノードに接続するための前記第１のクロックにより制御される第１及び第２のＰＭＯＳトランジスタと、これらのＰＭＯＳトランジスタと基準電位との間に設けられた負荷とから構成される。
また、前記第１乃至第４の転送ゲートは例えば、ＮＭＯＳトランジスタにより構成される。
【００２１】
この発明によると、データ線センス回路内では、データノードと差動アンプの入力ノードの間を分離するキャパシタは用いられず、これらのノード間の接続，非接続は転送ゲートにより制御される。従って、カップリングノイズの影響を受けることなく、連続的なカラム選択による高速データ読み出しが可能になる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＤＲＡＭの概略構成を示す。メモリセルアレイ１は、複数のビット線対ＢＬ，ｂＢＬと、これと交差する複数本のワード線ＷＬの各交差部にダイナミック型メモリセルＭＣを配置して構成される。ワード線ＷＬはロウデコーダ２により選択的に駆動される。ワード線ＷＬにより選択されてビット線対ＢＬ，ｂＢＬに読み出されるセルデータは、ビット線センスアンプ３により検知増幅され、カラム選択ゲート４により選択されてデータ線対ＤＱ，ｂＤＱに転送される。
【００２３】
なおメモリセルアレイ１は実際には複数のサブセルアレイに分割されて配列される。また、データ線対ＤＱ，ｂＤＱも実際にはメモリセルアレイ１の規模に応じて複数対設けられるが、図では代表的に一対のみ示している。データ線対ＤＱ，ｂＤＱはメモリセルアレイ１の全範囲にまたがって配設されるため、寄生抵抗及び寄生容量が大きいものとなる。
【００２４】
データ線対ＤＱ，ｂＤＱの一端部に設けられたデータバッファ５は、データ線センスアンプ５１と書き込みバッファ５２を有する。メモリセルアレイ１からデータ線対ＤＱ，ｂＤＱに転送されたデータ信号は、データバッファ５の中のデータ線センスアンプ５１によりセンスされて、外部端子Ｉ／Ｏに取り出される。
【００２５】
この実施の形態において、カラム選択ゲート４では、カラム選択信号ＣＳＬによって、複数のビット線対ＢＬ，ｂＢＬのデータが順次同じデータ線対ＤＱ，ｂＤＱに読み出される。データ線対ＤＱ，ｂＤＱはこの高速データ読み出しに際して、各サイクル毎のイコライズ／プリチャージは行わない。データ線センスアンプ５１では、次々にデータ線対ＤＱ，ｂＤＱに転送されるデータの“１”，“０”判定を行う。
【００２６】
この様な高速データ読み出しを行うデータ線センスアンプ５１は、基本的に従来技術で説明した高速データ読み出しの原理を利用しており、図２に示すように、インターリーブ動作する第１及び第２のセンス回路５１１及び５１２を備える。これらのセンス回路５１１及び５１２はいずれも、カラム選択のある周期でデータ線対ＤＱ，ｂＤＱ上のセルデータの余波成分を生成し、次の周期でセルデータの信号成分から余波成分を除去して正負の判定を行う動作を繰り返すものである。
【００２７】
これらのセンス回路５１１及び５１２は、カラム選択周期の２倍の周期を持つ第１及び第２のクロックφ１及びφ１により制御される。これらのセンス回路５１１及び５１２から得られる出力ＯＵＴ１，ＯＵＴ２は、カラム選択周期で発生されるクロックφ０により制御される切り替え回路５１３により交互に切り替えられて出力バッファ５１４に送られる。
【００２８】
図３は、第１のセンス回路５１１の具体構成を示している。第２のセンス回路５１２は、クロックφ１，φ２の与え方が逆になるだけで、同様の構成となる。センス回路５１１は、データ線対ＤＱ，ｂＤＱの電位をそれぞれ第１及び第２のデータノードＤＭ，ｂＤＭに転送するための第１及び第２のソースフォロア回路３１ａ及び３１ｂと、第１及び第２の入力ノードＩＮ，ｂＩＮを持つ差動アンプ３２とを有する。データノードＤＭ，ｂＤＭにはキャパシタＣ１が接続され、差動アンプ３２の入力ノードＩＮ，ｂＩＮにはキャパシタＣ２が接続される。これらのキャパシタＣ１，Ｃ２は、各ノードの寄生容量であってもよいし、或いは格別に形成されたものでもよい。データ線対ＤＱ，ｂＤＱの時定数をτとして、各ノードのキャパシタＣ１，Ｃ２は、予め下記数６を満たすように設定されている。
【００２９】
【数６】
χ＝Ｃ２／Ｃ１＝ｅｘｐ（−Ｔ／τ）
【００３０】
第１及び第２のデータノードＤＭ及びｂＤＭはそれぞれ、クロックφ１が“Ｈ”のときにオン駆動されるＮＭＯＳトランジスタからなる転送ゲートＱＮ１３及びＱＮ２３を介して差動アンプ３２の入力ノードＩＮ及びｂＩＮに接続される。第１及び第２のデータノードＤＭ及びｂＤＭはまた、それぞれ、クロックφ２が“Ｈ”のときにオン駆動されるＮＭＯＳトランジスタからなる転送ゲートＱＮ１４及びＱＮ２４を介して差動アンプ３２の入力ノードｂＩＮ及びＩＮに接続される。なお、これらの転送ゲートＱＮ１３，ＱＮ１４，ＱＮ２３，ＱＮ２４では、しきい値分の電圧降下が生じないように、クロックφ１，φ２には好ましくは昇圧された電位が用いられる。
【００３１】
ソースフォロア回路３１ａ及び３１ｂは、カラム選択周期の２倍の周期で活性化される。即ち、ソースフォロア回路３１ａ及び３１ｂはそれぞれ、ゲートがデータ線対ＤＱ，ｂＤＱに接続され、ドレインに電源ＶＣＣが与えられたＮＭＯＳトランジスタＱＮ１１及びＱＮ２１と、これらのＮＭＯＳトランジスタＱＮ１１及びＱＮ２１のソースを選択的にデータノードＤＭ，ｂＤＭに接続するためのＰＭＯＳトランジスタＱＰ１１及びＱＰ２１、更に負荷としてのＮＭＯＳトランジスタＱＮ１２及びＱＮ２２を有する。ＮＭＯＳトランジスタＱＮ１２，ＱＮ２２のゲートには適当なバイアスＶｇが与えられる。
【００３２】
ＰＭＯＳトランジスタＱＰ１１及びＱＰ２１は、クロックφ１によりゲートが制御される。クロックφ１が“Ｌ”の期間、ソースフォロア回路３１ａ，３１ｂは活性化されて、ＮＭＯＳトランジスタＱＮ１１及びＱＮ２１のソースがそれぞれ、データノードＤＭ及びｂＤＭに接続される。このとき、データ線対ＤＱ及びｂＤＱの電位はそれぞれ、ＮＭＯＳトランジスタＱＮ１１及びＱＮ２１のしきい値分だけ低下して、データノードＤＭ及びｂＤＭに転送される。クロックφ１が“Ｈ”のとき、データノードＤＭ及びｂＤＭはそれぞれ、データ線対ＤＱ及びｂＤＱから切り離されて、差動アンプ３２の入力ノードＩＮ，ｂＩＮに接続される。
【００３３】
この様に構成されたデータ線センスアンプ５１による高速データ読み出しの動作を、図４のタイミング図を参照して具体的に説明する。図４に示すように、クロックφ１，φ２は、カラム選択周期Ｔの２倍の周期で交互に“Ｈ”となる。二つのセンス回路５１１，５１２のうち一方のセンス回路５１１に着目する。センス回路５１１は、クロックφ１が“Ｈ”となる注目するカラム選択期間（これをビットタイムｎＴとする）において、データ線対ＤＱ，ｂＤＱ上の前のカラム選択期間（これをビットタイム（ｎ−１）Ｔとする）でのデータ信号の余波成分を生成する。そして、クロックφ１が“Ｌ”でクロックφ２が“Ｈ”となる次のカラム選択期間で、データ線対ＤＱ，ｂＤＱ上のビットタイムｎＴでのデータ信号成分から上述の余波成分を除去して、データ判定を行うことになる。
【００３４】
クロックφ１＝“Ｈ”の期間ｔ１では、図３に示すソースフォロア３１ａ，３１ｂはＰＭＯＳトランジスタＱＰ１１，ＱＰ２１がオフ、従ってともに非活性である。このとき、転送ゲートＱＮ１３，ＱＮ２３がオン、転送ゲートＱＮ１４，ＱＮ２４がオフであるから、データノードＤＭ，ｂＤＭはそれぞれ、差動アンプ３２の入力ノードＩＮ，ｂＩＮに接続され、且つ、ビットタイム（ｎ−１）Ｔでのデータ線対ＤＱ，ｂＤＱの電位ＶＤＱ（ｎ−１），ＶｂＤＱ（ｎ−１）が転送された状態でフローティングになる。このときの差動アンプ３２の入力ノードＩＮ，ｂＩＮの電位ＶＩＮ（ｎ−１），ＶｂＩＮ（ｎ−１）はそれぞれ、ＮＭＯＳトランジスタＱＮ１１，ＱＮ２１のしきい値をＶＴ１，ＶＴ２として、下記数７で表される。
【００３５】
【数７】
ＶＩＮ（ｎ−１）＝ＶＤＱ（ｎ−１）−ＶＴ１
ＶｂＩＮ（ｎ−１）＝ＶｂＤＱ（ｎ−１）−ＶＴ２
【００３６】
次に、クロックφ１，φ２が共に“Ｌ”となる期間ｔ２では、データノードＤＭ，ｂＤＭが入力ノードＩＮ，ｂＩＮとは切り離された状態でソースフォロア回路３１ａ，３１ｂが活性化されて、ビットタイムｎＴのデータ線対ＤＱ，ｂＤＱの信号電位ＶＤＱ（ｎ），ＶｂＤＱ（ｎ）がそれぞれ、データノードＤＭ，ｂＤＭに転送される。このとき、データノードＤＭ，ｂＤＭの電位ＶＤＭ（ｎ），ＶｂＤＭ（ｎ）はそれぞれ、下記数８となる。
【００３７】
【数８】
ＶＤＭ（ｎ）＝ＶＤＱ（ｎ）−ＶＴ１
ＶｂＤＭ（ｎ）＝ＶｂＤＱ（ｎ）−ＶＴ２
【００３８】
このとき、差動アンプ３２の入力ノードＩＮ，ｂＩＮはフローティングのままであるから、その電位ＶＩＮ（ｎ），ＶｂＩＮ（ｎ）は、数７と同じ値に保持され、下記数９となる。
【００３９】
【数９】
ＶＩＮ（ｎ）＝ＶＤＱ（ｎ−１）−ＶＴ１
ＶｂＩＮ（ｎ）＝ＶｂＤＱ（ｎ−１）−ＶＴ２
【００４０】
次に、クロックφ１が“Ｌ”のまま、クロックφ２が“Ｈ”になる期間ｔ３では、転送ゲートＱＮ１４，ＱＮ２４がオンとなって、第１のデータノードＤＭは差動アンプ３２の第２の入力ノードｂＩＮに、第２のデータノードｂＤＭは差動アンプ３２の第１の入力ノードＩＮにそれぞれ接続される。その結果これらのノード間で電荷の分配が生じるから、ノードＤＭとｂＩＮの電位ＶＩＮ、ノードｂＤＭとＩＮの電位ＶｂＩＮは、次の数１０のようになる。
【００４１】
【数１０】
0003582997.tif 000002
【００４２】
この電荷分配の結果、ビットタイムｎＴでの差動アンプ３２の入力電位差ΔＶＩＮは、数６の関係を利用して、下記数１１のようになる。
【００４３】
【数１１】
0003582997.tif 000003
【００４４】
数１１の右辺の（ΔＶＤＱ（ｎ）−χΔＶＤＱ（ｎ−１））は、ビットタイムｎＴの信号電位差から、前のビットタイム（ｎ−１）Ｔでの余波成分の影響を差し引いた正味の信号電位差ΔＶｎｅｔを表している。従って、数１１の入力電位差ΔＶＩＮ  の正負を差動アンプ３２で判別することによって、データ“１”，“０”の判定ができることになる。
【００４５】
第１のセンス回路５１１での判定出力ＯＵＴ１は、図４に示すように、クロックφ０により制御される切り替え回路５１３を介して、カラム選択周期の２倍の周期で取り出される。第１のセンス回路５１１とインターリーブ動作する第２のセンス回路５１２では、クロックφ２＝“Ｈ”で余波成分の検出が行われ、クロックφ１＝“Ｈ”で余波成分の除去が行われて、同様のデータ判定がなされる。そして、第２のセンス回路５１２の判定出力ＯＵＴ２も、クロックφ０による切り替え制御で、図４に示すように、第１のセンス回路５１１の判定出力ＯＵＴ１と交互に取り出される。従って、カラム選択周期と同期して、連続的にデータＤｎ−１，Ｄｎ，Ｄｎ＋１，…が取り出されることになる。
【００４６】
この実施の形態によると、データ線センスアンプでは、データ線対の信号電位が転送されるデータノードＤＭ，ｂＤＭと差動アンプの入力ノードＩＮ，ｂＩＮとの間はキャパシタで分離されることはなく、転送ゲートで接続、非接続が切り替えられる。従って、カップリングノイズの影響を受けることなく、電荷の蓄積と分配による余波成分検出と除去の動作が行われ、連続的なカラム選択による高速データ読み出しが可能になる。
【００４７】
実施の形態ではＤＲＡＭを説明したが、この発明はこれに限られるものではない。即ち、一対のデータ線にメモリセルアレイ内のセルデータを連続的に転送してデータ読み出しを行うという読み出しモードを持つ各種半導体メモリに適用可能である。
【００４８】
【発明の効果】
以上述べたようにこの発明によれば、データ線センスアンプ内では、データノードと差動アンプの入力ノードの間を分離するキャパシタは用いられず、これらのノード間の接続，非接続は転送ゲートにより制御されから、カップリングノイズの影響を受けることなく、連続的なカラム選択による高速データ読み出しが可能な半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭの概略構成を示す。
【図２】同ＤＲＡＭにおけるデータ線センスアンプの構成を示す。
【図３】同データ線センスアンプの一つのセンス回路の構成を示す。
【図４】同ＤＲＡＭのデータ読み出し動作を説明するためのタイミング図である。
【図５】従来のデータ線センスアンプの一つのコンパレータの構成を示す。
【図６】同コンパレータの制御クロックを示す。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…ビット線センスアンプ、４…カラム選択ゲート、５…データバッファ、５１…データ線センスアンプ、５１１，５１２…センス回路、３１ａ，３１ｂ…ソースフォロア回路、３２…差動アンプ、ＱＮ１３，ＱＮ１４，ＱＮ２３，ＱＮ２４…転送ゲート。
【図１】
0003582997.tif 000004
【図３】
0003582997.tif 000005
【図２】
0003582997.tif 000006
【図４】
0003582997.tif 000007
【図５】
0003582997.tif 000008
【図６】
0003582997.tif 000009