(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板と、
前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、
前記半導体基板の主表面の第１の領域に形成された、第２の導電型の第１のウェルと、
前記半導体基板の主表面の、前記第１の領域とは異なる第２の領域に形成された、前記第２の導電型の第２のウェルと、
前記半導体基板の主表面の、前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、
前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルと、
前記第４のウェル領域に形成され、前記素子領域では、前記半導体基板表面から離間した前記半導体基板内部に形成され、前記素子分離膜が形成された素子分離領域では、前記素子分離膜に接して形成され、前記第４のウェル内に形成されたトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように設けられた前記第１の導電型の高濃度不純物層とを有し、
前記第１のウェル中における前記第２の導電型の不純物の深さ方向分布と、前記第２のウェル中における前記第２の導電型の不純物の深さ方向分布とが等しい
ことを特徴とする半導体装置。
【請求項２】
第１の導電型の半導体基板と、
前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、
前記半導体基板の主表面の第１の領域に形成された、第２の導電型の第１のウェルと、
前記半導体基板の主表面の、前記第１の領域とは異なる第２の領域に形成された、前記第２の導電型の第２のウェルと、
前記半導体基板の主表面の、前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、
前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルとを有し、
前記第４のウェル中における前記第１の導電型の不純物濃度は、前記第４のウェル内に形成されたトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように、前記素子領域では、前記半導体基板表面の濃度よりも前記半導体基板表面から離間した前記半導体基板内部の濃度が高くなっており、前記素子分離膜が形成された素子分離領域では、前記素子分離膜近傍の濃度が高くなっており、
前記第１のウェル中における前記第２の導電型の不純物の深さ方向分布と、前記第２のウェル中における前記第２の導電型の不純物の深さ方向分布とが等しい
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１のウェル及び前記第２のウェルの不純物濃度は、前記半導体基板表面の濃度よりも、前記半導体基板表面から離間した前記半導体基板内部の濃度が高い
ことを特徴とする半導体装置。
【請求項４】
第１の導電型の半導体基板と、前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、前記半導体基板の主表面の第１の領域に形成された第２の導電型の第１のウェルと、前記半導体基板の主表面の前記第１の領域とは異なる第２の領域に形成された前記第２の導電型の第２のウェルと、前記半導体基板の主表面の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルとを有する半導体装置の製造方法であって、
前記半導体基板上に、前記第１の領域に設けられた第１の開口部と、前記第２の領域に設けられた第２の開口部とを有する第１のレジストパターンを形成する第１のレジストパターン形成工程と、
前記第１のレジストパターンをマスクとして、前記半導体基板に前記第２の導電型の第１の不純物を導入する第１の不純物導入工程と、
前記第３の領域に設けられた第３の開口部と、前記第１の領域の内側の領域に設けられた第４の開口部とを有する第２のレジストパターンを形成する第２のレジストパターン形成工程と、
前記第２のレジストパターンをマスクとして、前記第１の導電型の第２の不純物を導入する第２の不純物導入工程と、
前記第４の開口部と等しい領域に設けられた第５の開口部を有する第３のレジストパターンを形成する第３のレジストパターン形成工程と、
第３のレジストパターンをマスクとして、前記第４のウェル領域に前記第１の導電型の第３の不純物を導入し、前記第１の導電型の高濃度不純物層を形成する高濃度不純物層形成工程と、
前記半導体基板の主表面上に形成される複数の半導体素子を電気的に分離する前記素子分離膜を形成する素子分離膜形成工程とを有し、
前記素子分離膜形成工程は、前記第３のレジストパターン形成工程よりも前に行い、
前記高濃度不純物層形成工程では、前記第４のウェル内に形成されるトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように、前記素子領域では、前記半導体基板表面から離間した前記第４のウェル内部に、前記素子分離膜が形成された素子分離領域では、前記素子分離膜に接するように、前記高濃度不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第３のレジストパターンは、前記第３の開口部と等しい領域に設けられた第６の開口部を更に有し、
前記高濃度不純物層形成工程では、前記第３のレジストパターンをマスクとして、前記第３のウェル及び前記第４のウェル領域に前記第３の不純物を導入し、素子領域の前記半導体基板表面から離間した前記第３のウェル及び前記第４のウェル内部に前記高濃度不純物層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
第１の導電型の半導体基板と、前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、前記半導体基板の主表面の第１の領域に形成された第２の導電型の第１のウェルと、前記半導体基板の主表面の前記第１の領域とは異なる第２の領域に形成された前記第２の導電型の第２のウェルと、前記半導体基板の主表面の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルとを有する半導体装置の製造方法であって、
前記半導体基板上に、前記第１の領域に設けられた第１の開口部と、前記第２の領域に設けられた第２の開口部とを有する第１のレジストパターンを形成する第１のレジストパターン形成工程と、
前記第１のレジストパターンをマスクとして、前記半導体基板に前記第２の導電型の第１の不純物を導入する第１の不純物導入工程と、
前記第３の領域に設けられた第３の開口部と、前記第１の領域の内側の領域に設けられた第４の開口部とを有する第２のレジストパターンを形成する第２のレジストパターン形成工程と、
前記第２のレジストパターンをマスクとして、前記第１の導電型の第２の不純物を導入する第２の不純物導入工程と、
前記半導体基板の主表面上に形成される複数の半導体素子を電気的に分離する素子分離膜を形成する素子分離膜形成工程とを有し、
前記素子分離膜形成工程は、前記第２のレジストパターン形成工程よりも前に行い、
前記第２の不純物導入工程では、前記第４のウェル内に形成されるトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように、前記素子領域では、前記半導体基板表面よりも前記半導体基板深部における不純物濃度が高くなるように、前記素子分離膜が形成された素子分離領域では、前記素子分離膜に接する部分の不純物濃度が高くなるように、前記第２の不純物を導入する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１乃至第４のウェルは、前記第１の不純物及び前記第２の不純物のドライブイン拡散を行うことなく形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
前記第２の不純物導入工程は、前記半導体基板表面よりも前記半導体基板深部で前記第２の不純物の濃度が高い前記第３のウェル及び前記第４のウェルを形成するように、加速エネルギーが低く注入量が少ない第１のイオン注入工程と、加速エネルギーが高く注入量が多い第２のイオン注入工程とを少なくとも含む
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至８のいずれかに記載の半導体装置の製造方法において、
前記第１の不純物導入工程は、前記半導体基板表面よりも前記半導体基板深部で不純物濃度が高い前記第１のウェル及び前記第２のウェルを形成するように、加速エネルギーが低く注入量が少ない第３のイオン注入工程と、加速エネルギーが高く注入量が多い第４のイオン注入工程とを少なくとも含む
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、トリプルウェルを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近の半導体デバイスでは、異なる電位をもつ複数のウェルを形成するために、ＣＭＯＳを構成するＮウェルとＰウェルの他に、Ｐウェル又はＮウェルの中に導電型の異なるウェルを形成して第三のウェルとする、いわゆるトリプルウェル技術が一部で用いられている。
【０００３】
例えば、従来のＤＲＡＭでは、メモリセルに印加するＶＢＢがそのまま入力回路にも印加される構造となっていたため、アンダーシュート波形をもつ入力が印加されるとウェルに電流が流れてＶＢＢの電位が変動し、メモリセルの電荷維持に支障をきたす恐れがあった。このため、アンダーシュート波形が入力されてもＶＢＢが変動しないようにＶＢＢの電位を深くする必要があった。
【０００４】
しかし、低電圧で動作させるには、周辺回路のＮ形トランジスタのしきい値電圧をできるだけ小さく、更に、動作時にはこのトランジスタにＶＢＢが印加されないようにすることが望ましく、また、センスアンプ領域とメモリセル領域とのウェルの電位は、互いに異なる電位に設定する必要があった。
そこで、ウェルの中にウェルを設けた構造を形成することにより、中に形成されたウェルの電位を独立に変化することを行っていた。
【０００５】
従来のトリプルウェルの形成方法としては、例えば、特願平０５−２９２１７９号記載の半導体装置の製造方法が提案されている。
特願平０５−２９２１７９号記載の半導体装置の製造方法によれば、まず、シリコン基板１０を酸化してシリコン酸化膜１２を形成した後にシリコン窒化膜１４を堆積し、シリコン窒化膜１４を素子分離膜の形成パターンに加工する（図２０（ａ））。
【０００６】
次いで、リソグラフィー工程によりパターニングを行い、Ｎウェルを形成する領域に選択的にＮ型不純物をイオン注入する。レジストを除去した後に高温の熱処理を行い、Ｎ型不純物のドライブインを行う（図２０（ｂ））。
次いで、リソグラフィー工程によりパターニングを行い、Ｎウェルの内部及び、Ｎウェルの形成されていないＰ型基板領域の、Ｐウェルを形成すべき領域に選択的にＰ型不純物をイオン注入する。レジストを除去した後に高温の熱処理を行い、Ｐ型不純物のドライブインを行い、Ｎウェル２０ａ、Ｐウェル２２ａ及びＮウェル２０ｂ中のＰウェル２２ｂを形成する（図２０（ｃ））。
【０００７】
次いで、シリコン窒化膜１４をマスクとして酸化することにより素子分離膜２４が形成されていた（図２０（ｄ））。
ここで、これらウェルの濃度は以下の要領で決定されていた。まず、Ｎウェル２０ａ形成のための注入量を、Ｎウェル２０ａ中に形成されるＰ形寄生トランジスタのフィールド閾値電圧が十分確保できるように設定する。次いで、Ｎウェル２０ａ中に形成されるＰ形トランジスタの閾値電圧が所望の値となるように、閾値電圧制御用の注入量を決定する。さらに、閾値電圧制御のためのイオン注入を、全てのトランジスタで共通にできるように、Ｐウェル２２ａの注入量を決定する。即ち、Ｎウェル２０ａ中のＰ形トランジスタの閾値電圧が所望の値になるドーズ量を注入することによりＰウェル２２ａ中のＮ形トランジスタの閾値電圧が所望の値になるように、Ｐウェル２２ａを形成する為の注入量を設定する。次いで、Ｎウェル２０ｂ中のＰウェル２２ｂに形成されたＮ形トランジスタが所望の特性となるように、ゲート長及び基板バイアスを最適化する。
【０００８】
このようにして、２回のリソグラフィー工程のみで、３種類のウェルを形成するとともに、それぞれのウェル中に形成されるトランジスタの閾値電圧を所望の値に設定し、さらにＰ形寄生トランジスタのチャネルストップまで行っていた。他のトリプルウェルの形成方法としては、高温長時間のウェル拡散を必要としない高エネルギーイオン注入を用いる半導体装置の製造方法が提案されている。
【０００９】
まず、シリコン基板１０上に素子分離膜２４を形成し、リソグラフィー工程によりパターニングを行う（図２１（ａ））。次いで、選択的に形成したレジスト６０をマスクとして、高エネルギーイオン注入により基板内部に埋め込まれたＮ形層６２を形成する（図２１（ｂ））。
次いで、Ｐウェルを形成する領域をレジストで覆うようにリソグラフィー工程によりパターニングを行った後、選択的に形成したレジスト６４をマスクとしてイオン注入を行い、Ｎウェル６６の形成とＮウェル中に形成されるＰ形トランジスタの閾値制御を行う。この工程により、埋め込まれたＮ型層６２とＮウェル６６とに囲まれたアイランド状のＰ形領域６８が形成される（図２１（ｃ））。
【００１０】
次いで、リソグラフィー工程によりパターニングを行った後、選択的に形成したレジスト７０をマスクとしてＰウェルを形成する領域にイオン注入を行い、Ｐウェル７２の形成とＰウェル中に形成されるＮ形トランジスタの閾値制御を行う（図２１（ｄ））。
このように、高エネルギーイオン注入を用いたトリプルウェルの形成方法では、ウェルの拡散工程を２工程削減することができるので、プロセスが単純で低コストであり、さらに埋め込まれたＮウェルを逆バイアスすることにより、α線の入射により発生した電子を集めることができるので、ソフトエラーレートを大幅に改善することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記特願平０５−２９２１７９号記載の半導体装置の製造方法では、２回のウェル拡散工程があるため、ウェル形成のために注入した不純物の横方向拡散が大きく、素子の微細化の面で非常に不利であるといった問題があった。
【００１２】
また、高速動作を実現するため、或いはホットキャリアの発生を抑えるためには、動作電圧を下げ、トランジスタの閾値電圧を減少することが重要である。このため、Ｐ形トランジスタの閾値電圧を減少するために閾値電圧制御のための注入ドーズ量を増加する必要があるが、これによりＮ形トランジスタの閾値電圧が増加するため、Ｐウェルの濃度を減少させる必要がある。しかし、Ｐウェルの濃度を減少すると、Ｎウェル内のＰウェルに形成したＮ形トランジスタのソース／ドレイン拡散層と、Ｐウェル直下のＮウェルとのパンチスルー耐圧が確保できず、結果として所望の低閾値電圧トランジスタを形成することができないといった問題があった。
【００１３】
また、上記の高エネルギーイオン注入を用いた半導体装置の製造方法では、ウェル拡散工程を２工程削減できる反面、ウェル形成のために３回のリソグラフィー工程が必要であり、結果としてリソグラフィー工程が増加してしまうといった問題があった。
本発明の目的は、トリプルウェルを有する半導体装置において、ウェルの横方向拡散が小さく、ウェル内にあるウェルに形成したトランジスタのソース／ドレイン拡散層と外のウェルとのパンチスルーが防止でき、しかも製造工程数が増加しない半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的は、第１の導電型の半導体基板と、前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、前記半導体基板の主表面の第１の領域に形成された、第２の導電型の第１のウェルと、前記半導体基板の主表面の、前記第１の領域とは異なる第２の領域に形成された、前記第２の導電型の第２のウェルと、前記半導体基板の主表面の、前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルと、前記第４のウェル領域に形成され、前記素子領域では、前記半導体基板表面から離間した前記半導体基板内部に形成され、前記素子分離膜が形成された素子分離領域では、前記素子分離膜に接して形成され、前記第４のウェル内に形成されたトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように設けられた前記第１の導電型の高濃度不純物層とを有し、前記第１のウェル中における前記第２の導電型の不純物の深さ方向分布と、前記第２のウェル中における前記第２の導電型の不純物の深さ方向分布とが等しいことを特徴とする半導体装置により達成される。
【００１５】
また、上記目的は、第１の導電型の半導体基板と、前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、前記半導体基板の主表面の第１の領域に形成された、第２の導電型の第１のウェルと、前記半導体基板の主表面の、前記第１の領域とは異なる第２の領域に形成された、前記第２の導電型の第２のウェルと、前記半導体基板の主表面の、前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルとを有し、前記第４のウェル中における前記第１の導電型の不純物濃度は、前記第４のウェル内に形成されたトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように、前記素子領域では、前記半導体基板表面の濃度よりも前記半導体基板表面から離間した前記半導体基板内部の濃度が高くなっており、前記素子分離膜が形成された素子分離領域では、前記素子分離膜近傍の濃度が高くなっており、前記第１のウェル中における前記第２の導電型の不純物の深さ方向分布と、前記第２のウェル中における前記第２の導電型の不純物の深さ方向分布とが等しいことを特徴とする半導体装置により達成される。
【００１６】
また、上記の半導体装置において、前記第１のウェル及び前記第２のウェルの不純物濃度は、前記半導体基板表面の濃度よりも、前記半導体基板表面から離間した前記半導体基板内部の濃度が高いことが望ましい。
また、上記目的は、第１の導電型の半導体基板と、前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、前記半導体基板の主表面の第１の領域に形成された第２の導電型の第１のウェルと、前記半導体基板の主表面の前記第１の領域とは異なる第２の領域に形成された前記第２の導電型の第２のウェルと、前記半導体基板の主表面の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルとを有する半導体装置の製造方法であって、前記半導体基板上に、前記第１の領域に設けられた第１の開口部と、前記第２の領域に設けられた第２の開口部とを有する第１のレジストパターンを形成する第１のレジストパターン形成工程と、前記第１のレジストパターンをマスクとして、前記半導体基板に前記第２の導電型の第１の不純物を導入する第１の不純物導入工程と、前記第３の領域に設けられた第３の開口部と、前記第１の領域の内側の領域に設けられた第４の開口部とを有する第２のレジストパターンを形成する第２のレジストパターン形成工程と、前記第２のレジストパターンをマスクとして、前記第１の導電型の第２の不純物を導入する第２の不純物導入工程と、前記第４の開口部と等しい領域に設けられた第５の開口部を有する第３のレジストパターンを形成する第３のレジストパターン形成工程と、第３のレジストパターンをマスクとして、前記第４のウェル領域に前記第１の導電型の第３の不純物を導入し、前記第１の導電型の高濃度不純物層を形成する高濃度不純物層形成工程と、前記半導体基板の主表面上に形成される複数の半導体素子を電気的に分離する前記素子分離膜を形成する素子分離膜形成工程とを有し、前記素子分離膜形成工程は、前記第３のレジストパターン形成工程よりも前に行い、前記高濃度不純物層形成工程では、前記第４のウェル内に形成されるトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように、前記素子領域では、前記半導体基板表面から離間した前記第４のウェル内部に、前記素子分離膜が形成された素子分離領域では、前記素子分離膜に接するように、前記高濃度不純物層を形成することを特徴とする半導体装置の製造方法により達成される。
【００１７】
また、上記の半導体装置の製造方法において、前記第３のレジストパターンは、前記第３の開口部と等しい領域に設けられた第６の開口部を更に有し、前記高濃度不純物層形成工程では、前記第３のレジストパターンをマスクとして、前記第３のウェル及び前記第４のウェル領域に前記第３の不純物を導入し、素子領域の前記半導体基板表面から離間した前記第３のウェル及び前記第４のウェル内部に前記高濃度不純物層を形成することが望ましい。
【００１８】
また、上記目的は、第１の導電型の半導体基板と、前記半導体基板の主表面に形成され、素子領域を画定する素子分離膜と、前記半導体基板の主表面の第１の領域に形成された第２の導電型の第１のウェルと、前記半導体基板の主表面の前記第１の領域とは異なる第２の領域に形成された前記第２の導電型の第２のウェルと、前記半導体基板の主表面の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成され、前記素子分離膜下において前記第１のウェル及び前記第２のウェルに隣接する前記第１の導電型の第３のウェルと、前記第１のウェル内に形成され、前記素子分離膜下において前記第３のウェルに近接する前記第１の導電型の第４のウェルとを有する半導体装置の製造方法であって、前記半導体基板上に、前記第１の領域に設けられた第１の開口部と、前記第２の領域に設けられた第２の開口部とを有する第１のレジストパターンを形成する第１のレジストパターン形成工程と、前記第１のレジストパターンをマスクとして、前記半導体基板に前記第２の導電型の第１の不純物を導入する第１の不純物導入工程と、前記第３の領域に設けられた第３の開口部と、前記第１の領域の内側の領域に設けられた第４の開口部とを有する第２のレジストパターンを形成する第２のレジストパターン形成工程と、前記第２のレジストパターンをマスクとして、前記第１の導電型の第２の不純物を導入する第２の不純物導入工程と、前記半導体基板の主表面上に形成される複数の半導体素子を電気的に分離する素子分離膜を形成する素子分離膜形成工程とを有し、前記素子分離膜形成工程は、前記第２のレジストパターン形成工程よりも前に行い、前記第２の不純物導入工程では、前記第４のウェル内に形成されるトランジスタのソース／ドレイン領域と前記第１のウェルとの間のパンチスルーを防止するように、前記素子領域では、前記半導体基板表面よりも前記半導体基板深部における不純物濃度が高くなるように、前記素子分離膜が形成された素子分離領域では、前記素子分離膜に接する部分の不純物濃度が高くなるように、前記第２の不純物を導入することを特徴とする半導体装置の製造方法により達成される。
【００２１】
また、上記の半導体装置の製造方法において、前記第１乃至第４のウェルは、前記第１の不純物及び前記第２の不純物のドライブイン拡散を行うことなく形成することが望ましい。
また、上記の半導体装置の製造方法において、前記第２の不純物導入工程は、前記半導体基板表面よりも前記半導体基板深部で前記第２の不純物の濃度が高い前記第２のウェル及び前記第３のウェルを形成するように、加速エネルギーが低く注入量が少ない第１のイオン注入工程と、加速エネルギーが高く注入量が多い第２のイオン注入工程とを少なくとも含むことが望ましい。
【００２２】
また、上記の半導体装置の製造方法において、前記第１の不純物導入工程は、前記半導体基板表面よりも前記半導体基板深部で不純物濃度が高い前記第１のウェルを形成するように、加速エネルギーが低く注入量が少ない第３のイオン注入工程と、加速エネルギーが高く注入量が多い第４のイオン注入工程とを少なくとも含むことが望ましい。
【００２３】
【作用】
本発明によれば、トリプルウェルを有する半導体装置において、素子領域より深い領域に高濃度不純物層を形成したので、トランジスタの閾値電圧を低くするためにウェルの濃度を減少した際にも、ウェルの深い領域を独立して高濃度にできるので、ウェルに形成したウェル（以下、二重ウェルとする）内に形成したトランジスタのソース／ドレイン拡散層と、二重ウェルの外のウェルとのパンチスルーを防止することができる。また、ラッチアップの防止にも効果的である。
【００２４】
また、素子分離膜直下に高濃度不純物層を形成すれば、寄生トランジスタの動作を防ぐチャネルストップとして用いることができる。
また、二重ウェルの中のウェルの不純物濃度分布を、基板表面より基板の内部で高くしたので、トランジスタの閾値電圧を低くするためにウェルの表面濃度を減少した際にも、二重ウェルに形成したトランジスタのソース／ドレイン拡散層と、二重ウェルの外のウェルとのパンチスルーを防止することができる。また、ラッチアップの防止にも効果的である。
【００２５】
また、高エネルギーイオン注入を用い、ウェルの不純物濃度分布を基板表面より基板内部で高くすれば、ウェルを形成するためには高温のドライブイン拡散を必要としないので、不純物の横方向拡散を抑制することができ、素子の微細化に有効である。
また、高濃度不純物層を、素子分離膜形成の後にイオン注入により形成することにより、基板内部において容易に高い濃度の領域を形成することができるので、トランジスタの閾値電圧を低くするためにウェルの濃度を減少した際にも、ウェルの深い領域を独立して高濃度にすることができる。
【００２６】
また、二重ウェルを形成する際に、ＣＭＯＳを形成する際の一方のウェルを同時に形成すれば、ウェルの製造プロセスを簡略にできる。
また、高濃度不純物層を、素子分離膜形成の後にイオン注入により形成すれば、素子分離領域では高濃度不純物層が素子分離膜直下に形成されるため、寄生トランジスタの動作を防ぐチャネルストップとして機能することができる。
【００２７】
また、高濃度不純物層の形成工程を追加することにより、リソグラフィー工程、イオン注入工程、アッシング工程の計３工程が追加されるが、従来のチャネルストップ形成工程の３工程を削除することができるので、トータルの製造工程数を増加することなく、二重ウェルに形成されたトランジスタのソース／ドレイン拡散層と二重ウェルの外のウェル間とのパンチスルー、寄生トランジスタの動作を防止することができる。
【００２８】
また、二重ウェルの中のウェルを形成する際に、低エネルギーによるイオン注入と高エネルギーによるイオン注入とを組み合わせ、基板内部ほど不純物濃度が高いウェルを形成したので、トランジスタの閾値電圧を低くするために中のウェルの表面濃度を減少する必要があった場合にも、ウェルの表面濃度を増加することなく、独立してウェルの深い領域の濃度を増加することができる。これにより、二重ウェルに形成したトランジスタのソース／ドレイン拡散層或いは他の高濃度拡散層と二重ウェルの外のウェル間とのパンチスルーを防止することができる。
【００２９】
また、高エネルギーイオン注入を含む複数回のイオン注入によりＮウェルを形成すれば、ドライブイン拡散工程を省略することができる。これにより、不純物の横方向拡散を最小限に抑えることができるので、ウェル間隔を狭められるなど、素子の微細化に有効である。更に、高エネルギーイオン注入を用いることによりウェル深部に高濃度の不純物層を形成できるので、ラッチアップ耐性を向上することができる。
【００３０】
また、高エネルギーイオン注入を用い、素子分離膜を形成した後にトリプルウェルを形成したので、ドライブイン拡散工程を省略できるとともに、ラッチアップ耐性を向上することができる。
また、ドライブイン拡散を必要としないので、素子分離膜直下の不純物濃度は高いままで維持され、ウェルのイオン注入工程とチャネルストップ工程とを兼ねることができるので、工程合理化に有効である。
【００３１】
また、二重ウェルの中のウェルを形成する際に連続して複数回のイオン注入により不純物を導入すれば、基板表面の濃度と基板内部の濃度とを独立して調整できるので、トランジスタ特性の合わせこみとチャネルストップの最適化を容易に行うことができる。
また、二重ウェルの外のウェルを形成する際に、連続して複数回のイオン注入により不純物を導入すれば、１回のリソグラフィー工程で、外のウェル及びＣＭＯＳの一方のウェルを形成することができる。従って、トリプルウェルの形成とチャネルストップとを、２回のリソグラフィー工程で実現することができるので、高エネルギーイオン注入を用いる従来の半導体装置の製造方法と比較して、リソグラフィー工程を１工程削減することができる。
【００３２】
【実施例】
本発明の第１の実施例による半導体装置及びその製造方法を図１乃至図７を用いて説明する。
図１は本実施例による半導体装置の構造を示す概略断面図、図２乃至図７は本実施例による半導体装置の製造方法を示す工程断面図である。
【００３３】
本実施例では、トリプルウェル構造の半導体装置において、トランジスタの閾値電圧を減少する目的でＰウェルの濃度を減少した際に、Ｎウェル中のＰウェルに形成したＮ形トランジスタのソース／ドレイン拡散層と、Ｐウェル直下のＮウェルとのパンチスルーを防止できる半導体装置及びその製造方法を説明する。
本実施例による半導体装置は、Ｐウェルが形成された領域の素子分離膜直下、及び素子領域のＰウェル深部に高濃度不純物層が形成されているところに特徴がある。
【００３４】
即ち、図１に示すように、シリコン基板１０には、Ｎウェル２０ａ、２０ｂが形成されている。また、Ｎウェル２０ａ及び２０ｂが形成されていない領域にはＰウェル２２ａが形成され、Ｎウェル２０ｂ中にはＰウェル２２ｂが形成されている。このようなトリプルウェル構造において、Ｐウェル２２ａ、２２ｂ中には高濃度不純物層２６が形成されている。高濃度不純物層２６は、素子分離領域では素子分離膜２４の直下に、素子領域ではウェルの深部に形成されている。
【００３５】
各ウェル上には、ゲート酸化膜２８を介してゲート電極３８が形成され、ゲート電極の両側には、ソース／ドレイン拡散層４４、４６が形成されている。このようにＭＯＳトランジスタが形成されている。
次に、本実施例による半導体装置の製造方法を説明する。
まず、比抵抗１０［Ω−ｃｍ］のＰ形（１００）シリコン基板１０上に、膜厚約５ｎｍの熱酸化膜１２を形成した後、化学気相成長（ＣＶＤ）法により膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。次いで、リソグラフィー工程及びエッチング工程により、堆積したシリコン窒化膜１４を素子分離パターンにパターニングする（図２（ａ））。
【００３６】
次いで、選択的に形成したレジスト１６をマスクとして、Ｎウェルを形成する領域に、２×１０１３ｃｍ−２のドーズ量の燐（Ｐ）イオンを１８０ｋｅＶの加速エネルギーでイオン注入する（図２（ｂ））。ここで、Ｎウェル形成のための注入量は、Ｎウェル中に形成されるＰ形寄生トランジスタのフィールド閾値電圧が十分確保できるように設定されている。
【００３７】
レジストを除去した後、１１５０℃３００分の熱拡散により、注入したＰのドライブイン拡散を行う（図３（ａ））。
次いで、選択的に形成したレジスト１８をマスクとして、Ｐウェルを形成する領域に、１．３×１０１３ｃｍ−２のドーズ量の硼素（Ｂ）イオンを１８０ｋｅＶの加速エネルギーでイオン注入する（図３（ｂ））。ここで、Ｐウェル形成のための注入量は、閾値電圧制御の際に、Ｎウェル２０ａ中に形成されるＰ形トランジスタの閾値電圧が所望の値となるドーズ量と等しいドーズ量をＰウェル２２ａ領域に注入したときに、Ｐウェル２２ａ中に形成されるＮ形トランジスタの閾値電圧が所望の値になるように設定されている。
【００３８】
レジスト１８を除去した後、１１５０℃３０分の熱拡散により、ＢとＰを拡散させる。この熱処理により、Ｎウェル２０ａ、Ｐウェル２２ａ及び、Ｎウェル２０ｂ中に形成されたＰウェル２２ｂの３種類のウェルが形成される（図４（ａ））。
次いで、パターニングされたシリコン窒化膜１４をマスクとしてウェット雰囲気中で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２４を局所的に形成した後、シリコン窒化膜１４をエッチングにより除去する（図４（ｂ））。
【００３９】
次いで、選択的に形成したレジスト（図示せず）をマスクとして、Ｐウェル２２ａ及び２２ｂを形成する領域に、４×１０１２ｃｍ−２のドーズ量のＢイオンを１４０ｋｅＶの加速エネルギーでイオン注入する（図５（ａ））。このイオン注入により、Ｐウェル２２ａ、２２ｂ中の素子分離膜２４直下、及び素子領域の深部に高濃度不純物層２６が形成される。
【００４０】
このようにして素子分離膜２４直下に形成された高濃度不純物層２６は、Ｐウェル中に形成されるＮ形寄生トランジスタの動作を防ぐチャネルストッパーとして作用し、素子領域の深部に形成された高濃度不純物層２６は、Ｐウェル２２ｂ中に形成されるトランジスタのソース／ドレイン拡散層４４とＮウェル２０ｂとのパンチスルーを防止するパンチスルーストッパーとして作用する。
【００４１】
レジストを除去した後、Ｎウェル２０ａ中に形成されるＰ形トランジスタ、Ｐウェル２２ａ中に形成されるＮ形トランジスタ、及びＮウェル２０ｂ中のＰウェル２２ｂ中に形成されるＮ形トランジスタの閾値電圧が所望の値になるように、２×１０１２ｃｍ−２のドーズ量のＢイオンを１８ｋｅＶの加速エネルギーでイオン注入する（図５（ｂ））。
【００４２】
その後、通常のＭＯＳトランジスタの形成プロセスにより、トランジスタを形成する。
例えば、熱酸化膜１２をエッチングにより除去した後、熱酸化によりゲート酸化膜２８を形成する。次いで、ゲート酸化膜２８上にポリシリコン膜３０をＣＶＤ法により堆積し、Ｐをドーピングして低抵抗化する（図６（ａ））。
【００４３】
次いで、選択的に形成したレジスト（図示せず）をマスクとしてポリシリコン膜３０をＲＩＥによりパターニングし、ゲート電極３８を形成する（図６（ｂ））。
レジストを除去した後、選択的に形成したレジスト（図示せず）をマスクとしてＮ形トランジスタの形成される領域にＰイオンを注入し、Ｎ形トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）となる低濃度領域４０を形成する。
【００４４】
レジストを除去した後、酸化膜をＣＶＤ法により堆積し、反応性イオンエッチング（ＲＩＥ）によりエッチバックすることにより、サイドウォール４２を形成する（図７（ａ））。
次いで、選択的に形成したレジスト（図示せず）をマスクとして、Ｎ形トランジスタの形成される領域に砒素（Ａｓ）イオンを注入し、Ｎ形トランジスタのソース／ドレイン拡散層４４とする。
【００４５】
レジストを除去した後、再度レジスト（図示せず）を選択的に形成し、Ｐ形トランジスタの形成される領域に、弗化硼素（ＢＦ２）イオンを注入し、Ｐ形トランジスタのソース／ドレイン拡散層４６とする。
このようにして、Ｎウェル２０ａ中のＰ形トランジスタ４８、Ｐウェル２２ａ中のＮ形トランジスタ５０、及びＮウェル２０ｂ中のＰウェル２２ｂ中のＮ形トランジスタ５２の、３種類のトランジスタが形成される。
【００４６】
このように、本実施例によれば、トリプルウェルを形成する半導体装置の製造方法において、素子領域よりも深い領域に高濃度不純物層を形成したので、トランジスタの閾値電圧を低くするためにＰウェルの表面濃度を減少する必要があった場合にも、ウェルの表面濃度を増加することなく、独立してウェルの深い領域の濃度を増加することができる。これにより、Ｎウェル中のＰウェルに形成したＮ形トランジスタのソース／ドレイン拡散層、或いは他の高濃度拡散層とＮウェル間とのパンチスルーを防止することができる。
【００４７】
また、ウェル内部に形成する高濃度不純物層は、素子分離膜形成後にイオン注入により形成するので、素子領域ではウェルの内部深くに形成されるのに対し、素子分離領域では素子分離膜直下に形成することができる。従って、高濃度不純物層はＰウェル中に形成されるＮ形寄生トランジスタの動作を防ぐチャネルストッパーとしても機能することができる。
【００４８】
また、高濃度不純物層の形成工程を追加することにより、リソグラフィー工程、イオン注入工程、アッシング工程の計３工程が追加されるが、従来のチャネルストッパー形成工程の３工程を削除することができるので、トータルの製造工程数を増加することなく、ソース／ドレイン拡散層とＮウェル間のパンチスルー、Ｎ形寄生トランジスタの動作を防止することができる。即ち、上記のプロセスフローでは、素子分離、トリプルウェルの形成、トランジスタの閾値電圧制御、チャネルストップ、パンチスルー防止を、４回のリソグラフィー工程で実現することができる。
【００４９】
なお、上記実施例では、通常のＮウェルとＰウェルの他に、Ｎウェル中のＰウェルを形成する半導体装置の製造方法について示したが、Ｐウェル中にＮウェルを有するトリプルウェルを形成する半導体装置の製造方法に適用することもできる。
また、ウェルの形成と素子分離膜形成とを別の工程とし、ウェルを形成するための不純物をドライブイン拡散した後に熱酸化により素子分離膜２６を形成したが、同一の拡散炉において、ドライブイン拡散と素子分離膜形成を連続して行ってもよい。この場合、拡散から酸化に変える際に、炉の温度と雰囲気を変えることにより達成できる。また、酸化に伴う不純物拡散のみで十分にウェルを形成できるのであれば、素子分離膜形成工程のみを行い、ウェル形成工程を省略してもよい。このようなプロセスを用いることができれば、全体の処理時間が短縮できるので、装置のスループットが向上し、製造コストを低下することができる。
【００５０】
次に本発明の第２の実施例による半導体装置及びその製造方法を図８乃至図１２を用いて説明する。
図８は本実施例による半導体装置の構造を示す概略断面図、図９乃至図１２は本実施例による半導体装置の製造方法を示す工程断面図である。
本実施例では、図１に示した第１の実施例と同様に、トランジスタの閾値電圧を減少する目的でＰウェルの濃度を減少した際に、Ｎウェル中のＰウェルに形成したＮ形トランジスタのソース／ドレイン拡散層と、Ｐウェル直下のＮウェルとのパンチスルーを防止できる半導体装置及びその製造方法を提供するものである。
【００５１】
本実施例による半導体装置は、Ｐウェル深部の濃度が、表面濃度よりも高濃度に形成されているところに特徴がある。
即ち、図８（ａ）に示すように、シリコン基板１０には、Ｎウェル２０ａ、２０ｂが形成されている。また、Ｎウェル２０ａ及び２０ｂが形成されていない領域にはＰウェル２２ａが形成され、Ｎウェル２０ｂ中にはＰウェル２２ｂが形成されている。ここで、Ｎウェル２０ｂ中に形成されたＰウェル２２ｂにおける不純物プロファイルは、図８（ｂ）に示すように、基板表面よりも基板内部の方が高くなるように形成されている。
【００５２】
次に、本実施例による半導体装置の製造方法を説明する。
まず、比抵抗１０［Ω−ｃｍ］のＰ形（１００）シリコン基板１０上に、膜厚約５ｎｍの熱酸化膜１２を形成した後、化学気相成長（ＣＶＤ）法にて膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。次いで、リソグラフィー工程及びエッチング工程により、堆積したシリコン窒化膜１４を素子分離パターンにパターニングする（図９（ａ））。
【００５３】
次いで、選択的に形成したレジスト１６をマスクとして、Ｎウェルを形成する領域に、Ｐイオンを、１８０ｋｅＶのエネルギーで１×１０１３ｃｍ−２のドーズ量を、１ＭｅＶのエネルギーで１×１０１３ｃｍ−２のドーズ量を連続してイオン注入する。ここで、Ｎウェル形成のための注入量は、Ｎウェル中に形成されるＰ形寄生トランジスタのフィールド閾値電圧が十分確保できるように設定されている。また、このように低エネルギーと高エネルギーのイオン注入によりＮウェルを形成し、基板内部の不純物濃度を高くすれば、ドライブイン拡散により深いウェルを形成しなくてもよい（図９（ｂ））。
【００５４】
レジスト１６を除去した後、選択的に形成したレジスト１８をマスクとして、Ｐウェルを形成する領域に、Ｂイオンを、１４０ｋｅＶのエネルギーで７×１０１２ｃｍ−２のドーズ量を、４００ｋｅＶのエネルギーで１×１０１３ｃｍ−２のドーズ量を連続してイオン注入する（図１０（ａ））。ここで、Ｐウェル形成のための注入量は、閾値電圧制御の際に、Ｎウェル２０ａ中に形成されるＰ形トランジスタの閾値電圧が所望の値となるドーズ量と等しいドーズ量をＰウェル２２ａ領域に注入したときに、Ｐウェル２２ａ中に形成されるＮ形トランジスタの閾値電圧が所望の値になるように設定されている。
このようにして、低エネルギーのイオン注入と高エネルギーのイオン注入とを組み合わせてウェルの形成を行うことにより、基板内部の濃度が高いウェルを容易に形成することができる。
【００５５】
レジスト１８を除去した後、注入したＢとＰを活性化するための熱処理を行い、Ｎウェル２０ａ、Ｐウェル２２ａ及び、Ｎウェル２０ｂ中に形成されたＰウェル２２ｂの３種類のウェルを形成する（図１０（ｂ））。
次いで、選択的に形成されたレジスト３２とパターニングされたシリコン窒化膜１４をマスクとして、５×１０１３ｃｍ−２のドーズ量のＢイオンを１８ｋｅＶの加速エネルギーでイオン注入し、Ｎ形寄生トランジスタの動作を防止するためのチャネルストップを行う（図１１（ａ））。
【００５６】
レジスト３２を除去した後、パターニングされたシリコン窒化膜１４をマスクとしてウェット雰囲気中で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２４を局所的に形成し、シリコン窒化膜１４をエッチングにより除去する。酸化と同時に、Ｐウェル２２ａ、２２ｂ中の素子分離膜２４直下には、チャネルストップ３４が形成される。
【００５７】
次いで、Ｎウェル２０ａ中に形成されるＰ形トランジスタ、Ｐウェル２２ａ中に形成されるＮ形トランジスタ、及びＮウェル２０ｂ中のＰウェル２２ｂ中に形成されるＮ形トランジスタの閾値電圧が所望の値になるように、２×１０１２ｃｍ−２のドーズ量のＢイオンを１８ｋｅＶの加速エネルギーでイオン注入する（図１１（ｂ））。
【００５８】
その後、例えば、第１の実施例にて説明した図６及び図７の工程と同様にして、通常のＭＯＳトランジスタの形成プロセスによりトランジスタを形成すれば、Ｎウェル２０ａ中のＰ形トランジスタ４８、Ｐウェル２２ａ中のＮ形トランジスタ５０、及びＮウェル２０ｂ中のＰウェル２２ｂ中のＮ形トランジスタ５２の、３種類のトランジスタを形成することができる（図１２）。
【００５９】
このように、本実施例によれば、トリプルウェルを形成する半導体装置の製造方法において、ウェルを形成する際に、低エネルギーによるイオン注入と高エネルギーによるイオン注入とを組み合わせ、基板内部ほど不純物濃度が高いウェルを形成したので、トランジスタの閾値電圧を低くするためにＰウェルの表面濃度を減少する必要があった場合にも、ウェルの表面濃度を増加することなく、独立してウェルの深い領域の濃度を増加することができる。これにより、Ｎウェル中のＰウェルに形成したＮ形トランジスタのソース／ドレイン拡散層或いは他の高濃度拡散層とＮウェル間とのパンチスルーを防止することができる。
【００６０】
また、従来の半導体装置の製造方法に対しては、ウェルを形成する際に高エネルギーによるイオン注入工程が挿入されるだけであるのでリソグラフィー工程は増加せず、即ち、素子分離、トリプルウェルの形成、トランジスタの閾値電圧制御、チャネルストップ、パンチスルー防止を、４回のリソグラフィー工程で実現することができる。
【００６１】
なお、上記実施例では、通常のＮウェルとＰウェルの他に、Ｎウェル中のＰウェルを形成する半導体装置の製造方法について示したが、Ｐウェル中のＮウェルを有するトリプルウェルの形成プロセスに適用することもできる。
また、上記実施例では、Ｎウェルの形成においても、低エネルギーイオン注入と高エネルギーイオン注入を用いてドライブイン工程を省略したが、通常の低エネルギーイオン注入後にドライブインを行い、Ｎウェルを形成してもよい。
【００６２】
次に、本発明の第３の実施例による半導体装置の製造方法を図１３乃至図１９を用いて説明する。
図１３は本実施例による半導体装置の構造を示す概略断面図、図１４及び図１５は本実施例によるトリプルウェルにおける不純物分布を示す図、図１６乃至図１９は本実施例による半導体装置の製造方法を示す工程断面図である。
【００６３】
本実施例では、高エネルギーイオン注入を用いてトリプルウェルを形成する半導体装置の製造方法において、ウェルの形成とチャネルストップとを同時に行い、従来よりも少ないリソグラフィー工程で実現できる半導体装置及びその製造方法を提供するものである。
即ち、図１３に示すように、シリコン基板１０には、Ｎウェル２０ａ、２０ｂが形成されている。また、Ｎウェル２０ａ及び２０ｂが形成されていない領域にはＰウェル２２ａが形成され、Ｎウェル２０ｂ中にはＰウェル２２ｂが形成されている。このようなトリプルウェルにおいて、Ｎウェル２０ａ、２０ｂは２回のイオン注入により形成され、２つのピークをもつ不純物濃度分布をもっている（図１４（ａ））。Ｐウェル２２ａ、２２ｂは基板の内部にピークをもつ不純物濃度分布をもっている（図１４（ｂ）、図１４（ｃ））。更に、Ｐウェル２２ａ、２２ｂは、素子領域では基板内部に不純物濃度のピークをもつが（図１５（ａ））、素子分離領域では、不純物濃度のピークががほぼ素子分離膜直下になるように形成されている（図１５（ｂ））。
【００６４】
次に、本実施例による半導体装置の製造方法を説明する。
まず、比抵抗１０［Ω−ｃｍ］のＰ形（１００）シリコン基板１０上に、膜厚約５ｎｍの熱酸化膜１２を形成した後、化学気相成長（ＣＶＤ）法にて膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。次いで、リソグラフィー工程及びエッチング工程により、堆積したシリコン窒化膜１４を素子分離パターンにパターニングする（図１６（ａ））。
【００６５】
レジストを除去した後、パターニングされたシリコン窒化膜１４をマスクとしてウェット雰囲気中で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２４を局所的に形成し、シリコン窒化膜１４をエッチングにより除去する（図１６（ｂ））。
次いで、選択的に形成したレジスト１６をマスクとして、Ｎウェルを形成する領域に、Ｐイオンを、８００ｋｅＶのエネルギーで２×１０１３ｃｍ−２のドーズ量を、２５０ｋｅＶのエネルギーで５×１０１２ｃｍ−２のドーズ量を連続してイオン注入する。ここで、Ｎウェル形成のための注入量は、Ｎウェル中に形成されるＰ形寄生トランジスタのフィールド閾値電圧が十分確保できるように設定されている。また、高エネルギーのイオン注入によりＮウェルを形成すれば、シリコン基板の内部に高濃度領域をもつウェルを形成できるので、ドライブイン拡散を行う必要がない（図１７（ａ））。
【００６６】
レジスト１６を除去した後、選択的に形成したレジスト１８をマスクとして、Ｐウェルを形成する領域に、Ｂイオンを、１２０ｋｅＶのエネルギーで２×１０１３ｃｍ−２のドーズ量をイオン注入する（図１７（ｂ））。ここで、Ｐウェル形成のための注入量は、閾値電圧制御の際に、Ｎウェル２０ａ中に形成されるＰ形トランジスタの閾値電圧が所望の値となるドーズ量と等しいドーズ量をＰウェル２２ａ領域に注入したときに、Ｐウェル２２ａ中に形成されるＮ形トランジスタの閾値電圧が所望の値になるように設定されている。なお、Ｐウェル領域へのイオン注入後もドライブイン拡散は行わない。
【００６７】
このようにして形成したＰウェル２２ａ、２２ｂは、図１５に示す不純物プロファイルとなる。即ち、素子分離膜の形成後にイオン注入を行うと共に、ドライブイン拡散工程を行わないため、素子分離膜直下の不純物濃度を十分高くすることができる（図１５（ｂ））。従って、Ｎ形の寄生トランジスタの動作を防止するためのチャネルストップ工程を削除することができる。
【００６８】
レジスト１８を除去した後、Ｎウェル２０ａ中に形成されるＰ形トランジスタ、Ｐウェル２２ａ中に形成されるＮ形トランジスタ、及びＮウェル２０ｂ中のＰウェル２２ｂ中に形成されるＮ形トランジスタの閾値電圧が所望の値になるように、２×１０１２ｃｍ−２のドーズ量のＢイオンを１８ｋｅＶの加速エネルギーでイオン注入する（図１８（ａ））。なお、注入した不純物は、後のプロセスのゲート酸化工程や他の熱処理工程を経ることにより活性化し、Ｎウェル２０ａ、Ｐウェル２２ａ、Ｎウェル２０ｂ中のＰウェル２２ｂを有するトリプルウェルが形成される（図１８（ｂ））。
【００６９】
その後、例えば第１の実施例と同様にして、通常のＭＯＳトランジスタの形成プロセスによりトランジスタを形成すれば、Ｎウェル２０ａ中のＰ形トランジスタ４８、Ｐウェル２２ａ中のＮ形トランジスタ５０、及びＮウェル２０ｂ中のＰウェル２２ｂ中のＮ形トランジスタ５２の、３種類のトランジスタが形成される（図１９）。
【００７０】
このように、本実施例によれば、高エネルギーイオン注入を含む複数回のイオン注入によりＮウェルを形成したので、ドライブイン拡散工程を省略することができる。また、これにより、不純物の横方向拡散を最小限に抑えることができるので、ウェル間隔を狭められるなど、素子の微細化に有効である。更に、高エネルギーイオン注入を用いることによりウェル深部に高濃度の不純物層を形成できるので、ラッチアップ耐性を向上することができる。
【００７１】
また、素子分離膜形成後にウェルを形成し、ウェルを形成した後にはドライブイン拡散を行わないので、素子分離膜直下のウェル濃度は十分高く、チャネルストップ工程を省略することができる。
また、トリプルウェルの形成とチャネルストップとを、２回のリソグラフィー工程で実現することができるので、高エネルギーイオン注入を用いる従来の半導体装置の製造方法と比較して、リソグラフィー工程を１工程削減することができる。
【００７２】
なお、上記実施例では、通常のＮウェルとＰウェルの他に、Ｎウェル中のＰウェルを形成する半導体装置の製造方法について示したが、Ｐウェル中のＮウェルを有するトリプルウェルの形成プロセスに適用することもできる。
また、上記実施例では、２回のイオン注入によりＮウェルを、１回のイオン注入によりＰウェルを形成したが、イオン注入を行う回数は上記実施例に限定されない。例えば、トランジスタの短チャネル化に伴うソース−ドレイン間のパンチスルーを防止するためのパンチスルーストッパーを追加してもよいし、ソース／ドレイン拡散層とＮウェルとのパンチスルーが発生する場合には、第１の実施例と同様に高濃度不純物層を形成するイオン注入を追加してもよい。これらを実現するには、ウェル形成工程において、単にイオン注入工程の追加のみで達成することができる。
【００７３】
また、Ｎウェルの形成方法は上記実施例に限定されない。例えば、素子分離膜の形成前にイオン注入を行い、ドライブイン拡散を行うことでＮウェルを形成しても良い。この場合、不純物の横方向拡散は避けられないが、トリプルウェルの形成を２回のリソグラフィー工程で実現することができると共に、ソース／ドレイン拡散層とＮウェルとのパンチスルーを防止することができる。
【００７４】
【発明の効果】
以上の通り、本発明によれば、トリプルウェルを有する半導体装置において、素子領域より深い領域に高濃度不純物層を形成したので、トランジスタの閾値電圧を低くするためにウェルの濃度を減少した際にも、ウェルの深い領域を独立して高濃度にできるので、二重ウェルに形成したトランジスタのソース／ドレイン拡散層と、二重ウェルの外のウェルとのパンチスルーを防止することができる。また、ラッチアップの防止にも効果的である。
【００７５】
また、素子分離膜直下に高濃度不純物層を形成すれば、寄生トランジスタの動作を防ぐチャネルストップとして用いることができる。
また、二重ウェルの中のウェルの不純物濃度分布を、基板表面より基板の内部で高くしたので、トランジスタの閾値電圧を低くするためにウェルの表面濃度を減少した際にも、二重ウェルに形成したトランジスタのソース／ドレイン拡散層と、二重ウェルの外のウェルとのパンチスルーを防止することができる。また、ラッチアップの防止にも効果的である。
【００７６】
また、高エネルギーイオン注入を用い、ウェルの不純物濃度分布を基板表面より基板内部で高くすれば、ウェルを形成するためには高温のドライブイン拡散を必要としないので、不純物の横方向拡散を抑制することができ、素子の微細化に有効である。
また、高濃度不純物層を、素子分離膜形成の後にイオン注入により形成することにより、基板内部において容易に高い濃度の領域を形成することができるので、トランジスタの閾値電圧を低くするためにウェルの濃度を減少した際にも、ウェルの深い領域を独立して高濃度にすることができる。
【００７７】
また、二重ウェルを形成する際に、ＣＭＯＳを形成する際の一方のウェルを同時に形成すれば、ウェルの製造プロセスを簡略にできる。
また、高濃度不純物層を、素子分離膜形成の後にイオン注入により形成すれば、素子分離領域では高濃度不純物層が素子分離膜直下に形成されるため、寄生トランジスタの動作を防ぐチャネルストップとして機能することができる。
【００７８】
また、高濃度不純物層の形成工程を追加することにより、リソグラフィー工程、イオン注入工程、アッシング工程の計３工程が追加されるが、従来のチャネルストップ形成工程の３工程を削除することができるので、トータルの製造工程数を増加することなく、二重ウェルに形成されたトランジスタのソース／ドレイン拡散層と二重ウェルの外のウェル間とのパンチスルー、寄生トランジスタの動作を防止することができる。
【００７９】
また、二重ウェルの中のウェルを形成する際に、低エネルギーによるイオン注入と高エネルギーによるイオン注入とを組み合わせ、基板内部ほど不純物濃度が高いウェルを形成したので、トランジスタの閾値電圧を低くするために中のウェルの表面濃度を減少する必要があった場合にも、ウェルの表面濃度を増加することなく、独立してウェルの深い領域の濃度を増加することができる。これにより、二重ウェルに形成したトランジスタのソース／ドレイン拡散層或いは他の高濃度拡散層と二重ウェルの外のウェル間とのパンチスルーを防止することができる。
【００８０】
また、高エネルギーイオン注入を含む複数回のイオン注入によりＮウェルを形成すれば、ドライブイン拡散工程を省略することができる。これにより、不純物の横方向拡散を最小限に抑えることができるので、ウェル間隔を狭められるなど、素子の微細化に有効である。更に、高エネルギーイオン注入を用いることによりウェル深部に高濃度の不純物層を形成できるので、ラッチアップ耐性を向上することができる。
【００８１】
また、高エネルギーイオン注入を用い、素子分離膜を形成した後にトリプルウェルを形成したので、ドライブイン拡散工程を省略できるとともに、ラッチアップ耐性を向上することができる。
また、ドライブイン拡散を必要としないので、素子分離膜直下の不純物濃度は高いままで維持され、ウェルのイオン注入工程とチャネルストップ工程とを兼ねることができるので、工程合理化に有効である。
【００８２】
また、二重ウェルの中のウェルを形成する際に連続して複数回のイオン注入により不純物を導入すれば、基板表面の濃度と基板内部の濃度とを独立して調整できるので、トランジスタ特性の合わせこみとチャネルストップの最適化を容易に行うことができる。
また、二重ウェルの外のウェルを形成する際に、連続して複数回のイオン注入により不純物を導入すれば、１回のリソグラフィー工程で、外のウェル及びＣＭＯＳの一方のウェルを形成することができる。従って、トリプルウェルの形成とチャネルストップとを、２回のリソグラフィー工程で実現することができるので、高エネルギーイオン注入を用いる従来の半導体装置の製造方法と比較して、リソグラフィー工程を１工程削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の構造を示す概略断面図である。
【図２】本発明の第１の実施例による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１の実施例による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１の実施例による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１の実施例による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１の実施例による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１の実施例による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第２の実施例による半導体装置の構造を示す概略断面図及びウェルの不純物分布を示す図である。
【図９】本発明の第２の実施例による半導体装置の製造方法を示す工程断面図（その１）である。
【図１０】本発明の第２の実施例による半導体装置の製造方法を示す工程断面図（その２）である。
【図１１】本発明の第２の実施例による半導体装置の製造方法を示す工程断面図（その３）である。
【図１２】本発明の第２の実施例による半導体装置の製造方法を示す工程断面図（その４）である。
【図１３】本発明の第３の実施例による半導体装置の構造を示す概略断面図である。
【図１４】本発明の第３の実施例による半導体装置におけるトリプルウェルの不純物分布を示す図である
【図１５】素子領域と素子分離領域におけるＰウェルの不純物濃度分布を示す図である。
【図１６】本発明の第３の実施例による半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】本発明の第３の実施例による半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】本発明の第３の実施例による半導体装置の製造方法を示す工程断面図（その３）である。
【図１９】本発明の第３の実施例による半導体装置の製造方法を示す工程断面図（その４）である。
【図２０】従来の半導体装置の製造方法を示す工程断面図である。
【図２１】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…シリコン酸化膜
１４…シリコン窒化膜
１６…レジスト
１８…レジスト
２０…Ｎウェル
２２…Ｐウェル
２４…素子分離膜
２６…高濃度不純物層
２８…ゲート酸化膜
３０…ポリシリコン膜
３２…レジスト
３４…チャネルストップ
３８…ゲート電極
４０…低濃度領域
４２…サイドウォール
４４…ソース／ドレイン拡散層
４６…ソース／ドレイン拡散層
４８…Ｎウェルに形成されたＰ型トランジスタ
５０…Ｐウェルに形成されたＮ型トランジスタ
５２…Ｎウェル中Ｐウェルに形成されたＮ型トランジスタ
６０…レジスト
６２…埋め込まれたＮ型層
６４…レジスト
６６…Ｎウェル
６８…Ｐ型領域
７０…レジスト
７２…Ｐウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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