(57)【特許請求の範囲】
【請求項１】
プログラムを内蔵するフラッシュメモリを備えた電子機器のフラッシュメモリ制御装置であって、フラッシュメモリがアクセスされていることを検出するフラッシュメモリアクセス検出回路と、上記フラッシュメモリが書き込み状態にあることを検出する書き込み状態検出回路と、上記フラッシュメモリアクセス検出回路によりフラッシュメモリへのアクセスが検出されており、上記書き込み状態検出回路によりフラッシュメモリが書き込み状態にあることが検出されており、且つフラッシュメモリへの正常な書き込みであればマスク状態が解除されるマスク信号がマスク状態を示しているときリセット信号を生成するリセット信号生成回路とを備え、上記リセット信号によりフラッシュメモリをリセットするようにしたことを特徴とするフラッシュメモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はファクシミリ装置、複写機、パーソナルコンピュータ、ワードプロセッサなどプログラムを内蔵するフラッシュメモリを備えた電子機器のフラッシュメモリ制御装置に関し、特に、誤動作などによってフラッシュメモリが内蔵するプログラムを読み出せない動作モードに遷移してしまった場合、上記モードから自動的に脱出できるフラッシュメモリ制御装置に関する。
【０００２】
【従来の技術】
各種電子機器において、電源を遮断しても記憶内容が保持される不揮発性メモリとして、フラッシュメモリが普及しつつある。このフラッシュメモリには、データやプログラムが記憶され、後者の場合、ＣＰＵはフラッシュメモリから順次プログラムを読み出し、それに従って動作する様になる。
【０００３】
一般に、フラッシュメモリは様々な動作モードを備えている。例えば、それらの動作モードにはフラッシュメモリにデータ（プログラムを含む）を書き込む書き込みモード、データを読み出す読み出し（リード）モード、内蔵する諸機能を実行するコマンドモードなどがある。フラッシュメモリの動作モードは、電源投入時またはフラッシュメモリをリセットさせたとき、一般には読み出しモードになり、以後、ＣＰＵなどから出される命令（指示）で他の動作モードに遷移する。
【０００４】
ところが、プログラムがフラッシュメモリに内蔵されていると、もしもＣＰＵが読み出しモードから他の動作モードに遷移させる命令を出すと、以後、ＣＰＵはフラッシュメモリからプログラムを読み出せず、したがって動作不能になってしまう。そのため、ＲＯＭなどにフラッシュメモリの動作モードをある条件で読み出しモードに戻すプログラムを備えたり、ＲＡＭなどにフラッシュメモリのプログラムをコピーしたりして、フラッシュメモリの動作モードを読み出しモードから他のモードに遷移させるときはフラッシュメモリのプログラムから上記ＲＯＭまたはＲＡＭ内のプログラムにジャンプさせ、その後、ＲＯＭまたはＲＡＭ内のプログラムに従ってフラッシュメモリの動作モードを読み出しモードにしてフラッシュメモリのプログラムに戻る様にしている。
【０００５】
しかしながら、上記対処方法は、ＣＰＵなどから出される命令に基づいてフラッシュメモリが他の動作モ−ドに遷移する場合には有効であるが、フラッシュメモリ内のプログラムに従ってＣＰＵが動作しているとき、誤動作などにより、突発的にフラッシュメモリへの書き込みが行われると、それによりフラッシュメモリの動作モードが読み出しモードから他のモードに遷移してしまい、そのような場合は以後のプログラムの呼び出しが不可能になり、したがってＣＰＵは動作不能になってしまう。従来は、上記のような動作不能状態が発生すると、いったん電源を切った後、再び電源を投入して立上げたり、リセットキーなどを押したりして、フラッシュメモリを読み出しモードに戻すことにより復帰させていた。
【０００６】
【発明が解決しようとする課題】
上記のように、従来技術では、誤動作などによってフラッシュメモリが内蔵するプログラムを読み出せない動作モードに遷移してしまった場合には、利用者が一々リセットしなくてはならず、操作性が悪いという問題がある。本発明の目的は、上記のような従来技術の問題を解決し、誤動作などによってフラッシュメモリが内蔵するプログラムを読み出せない動作モードに遷移してしまった場合、自動的に動作可能な状態に復帰できるフラッシュメモリ制御装置を提供することにある。
【０００７】
【課題を解決するための手段】
プログラムを内蔵するフラッシュメモリを備えた電子機器のフラッシュメモリ制御装置であって、フラッシュメモリがアクセスされていることを検出するフラッシュメモリアクセス検出回路と、上記フラッシュメモリが書き込み状態にあることを検出する書き込み状態検出回路と、上記フラッシュメモリアクセス検出回路によりフラッシュメモリへのアクセスが検出されており、上記書き込み状態検出回路によりフラッシュメモリが書き込み状態にあることが検出されており、且つフラッシュメモリへの正常な書き込みであればマスク状態が解除されるマスク信号がマスク状態を示しているときリセット信号を生成するリセット信号生成回路とを備え、上記リセット信号によりフラッシュメモリをリセットするようにしたことを特徴とするフラッシュメモリ制御装置。
【０００８】
【作用】
上記のように構成したので、誤動作などによりフラッシュメモリに書き込みが行われると、直ちにそのフラッシュメモリがリセットされる。
【０００９】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。図１は本発明の第１の実施形態を示すフラッシュメモリ制御装置の回路図である。図示したように、この実施形態のフラッシュメモリ制御装置は、プログラムを内蔵するフラッシュメモリ１、フラッシュメモリ１がアクセス（アドレッシング）されていることを検出するフラッシュメモリアクセス検出回路２、フラッシュメモリ１が書き込み状態にあることを検出する書き込み状態検出回路３、フラッシュメモリ１およびＣＰＵ５をリセットするリセット信号ｃを生成するリセット信号生成回路（アンドゲート）４などを備えている。
【００１０】
図２は上記実施形態の主たる信号のタイミングチャートである。以下、図１および図２により、第１の実施形態の動作を説明する。電源が投入されたとき、またはリセットキー（図示していない）が押されたとき、初期リセット信号ｂ（Ｌｏｗレベル信号）が生成され、その信号により、フリップフロップ６，７およびＤ型フリップフロップ８，９，１０，１１はセット状態（Ｑ出力がＨｉｇｈレベル）になる。その後、ＣＰＵ５はフラッシュメモリ１にアクセスし（アドレスバスｄによりアドレッシングし）、データバスｅを介してフラッシュメモリ１内のプログラムを読み出し、そのプログラムに従って動作する。
【００１１】
このような状態にあるとき、誤動作により、フラッシュメモリ１への書き込み動作が発生し、それによって、従来技術の項に記述したように、フラッシュメモリ１の動作モードが読み出しモード以外のモード（書き込みモ−ド）に遷移してしまったとする。このような状態が発生したとき、フラッシュメモリアクセス検出回路２はフラッシュメモリ１がアクセスされていることを検出する。すなわち、フラッシュメモリ１への書き込みが行われるということは、アドレスバスｄにフラッシュメモリ１のアドレス空間に属するアドレスがＣＰＵ５により出力されたわけであるから、フラッシュメモリ検出回路２はフラッシュメモリ１のアドレス空間をデコードすることにより、フラッシュメモリ１へのアクセス（アドレッシング）が行われたことを検出できるのである。こうして、フラッシュメモリ検出回路２からＨｉｇｈレベルの信号ｆが出力される。
【００１２】
一方、ＣＰＵ５はアドレスバスｄにアドレスを出力するとき、そのアドレス出力が何を行うための出力なのかを示すステート信号ｎを出力する。そこで、書き込み状態検出回路３はこのステート信号ｎをデコードし、ステート信号が書き込み状態であることを示しているときＨｉｇｈレベルの信号ｇを出力する。
【００１３】
リセット信号生成回路４は入力信号ｆ，ｇ，ｈが共にHighレベルであるときLowレベルのリセット信号ｃを出力する（図２参照）。なお、上記信号ｈは通常Highレベルのマスク信号で、フラッシュメモリ１への正常な書き込みを行うときのみプログラムによりマスクが解除されLowレベルになる。つまり、誤動作によるフラッシュメモリ１への書き込み発生時には、マスク信号はマスク状態のままなので信号ｈはHighレベルになる。
【００１４】
リセツト信号ｃによりフリップフロップ６，７がリセットされると、信号ｋ，ｍはLowレベルになり、それによってフラッシュメモリ１およびＣＰＵ５がリセットされる。なお、Ｄ型フリップフロップ８，９，１０，１１は遅延回路を構成しており、フリップフロップ７のＱ出力がＤ型フリップフロップ８のＤ入力に入り、その入力信号がクロック信号ａ（図２参照）により順次後段のＤ型フリップフロップ９，１０，１１の出力に現われる（図２参照）。こうして、信号ｉおよび信号ｊが生成され、信号ｉによりフリップフロップ６がセットされ、信号ｊによりフリップフロップ７がセットされる（図２参照）。つまり、フラッシュメモリ１およびＣＰＵ５のリセット期間が終了する。
【００１５】
フラッシュメモリ１はリセットされると、読み出しモードに復帰し、ＣＰＵ５はリセットにより、初期化され、動作可能状態になる。なお、ＣＰＵ５をリセットしないでフラッシュメモリ１だけリセットして読み出しモードにし、ＣＰＵ５の動作を再開させる構成も可能である。しかしこのような構成でＣＰＵ５が正常に動作を再開できる状況は特定の場合に限定される。また、上記動作において、ＣＰＵ５のリセット期間（リセット解除タイミング）をフラッシュメモリ１のリセット期間（リセット解除タイミング）よりも所定時間だけ延ばしているが、これはＣＰＵ５がリセットを終了し、動作を再開するとき、確実にフラッシュメモリ１がリセット処理を終了しているようにするためである。
【００１６】
【発明の効果】
以上説明したように、本発明によれば、誤動作などによりフラッシュメモリに書き込みが行われ、それによりＣＰＵがプログラムを読めなくなると、直ちにそのフラッシュメモリがリセットされるので、自動的に動作可能な状態に復帰できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のフラッシュメモリ制御装置の回路図。
【図２】本発明の第１実施形態のフラッシュメモリ制御装置のタイミングチャート。
【符号の説明】
１：フラッシュメモリ
２：フラッシュメモリアクセス検出回路
３：書き込み状態検出回路
４：リセット信号生成回路
５：ＣＰＵ
６，７：フリップフロップ
８〜１１：Ｄ型フリップフロップ
【図１】
0003604101.tif 000002
【図２】
0003604101.tif 000003