(57)【特許請求の範囲】
【請求項１】
それぞれ独立した制御端子を有する複数の定電流回路を有し、
前記各定電流回路は、３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３と、第１および第２のＮＰＮトランジスタＴｃ１１およびＴｃ１２と、電流引き込み用の第３のＮＰＮトランジスタＴｃ１３とをそれぞれ有し、第１のＮＰＮトランジスタＴｃ１１のコレクタが第１の抵抗Ｒ１１を介して第１の電源線に接続され、該第１のＮＰＮトランジスタＴｃ１１のエミッタが第２の抵抗Ｒ１２を介して第２の電源線に接続され、該第１のＮＰＮトランジスタＴｃ１１のコレクタが第２のＮＰＮトランジスタＴｃ１２のベースに接続され、該第２のＮＰＮトランジスタＴｃ１２のエミッタが前記第１のＮＰＮトランジスタＴｃ１１のベースおよび第３のＮＰＮトランジスタＴｃ１３のベースにそれぞれ接続され、該第２のＮＰＮトランジスタＴｃ１２のコレクタが前記第１の電源線に接続され、該第３のＮＰＮトランジスタＴｃ１３のエミッタが第３の抵抗Ｒ１３を介して第２の電源線に接続され、前記第２のＮＰＮトランジスタＴｃ１２のベースが前記制御端子に接続され、前記第３のＮＰＮトランジスタＴｃ１３のコレクタが電流引き込み端子になっており、
前記各定電流回路の電流引き込み用の第３のＮＰＮトランジスタＴｃ１３のコレクタが互いに共通接続されるとともに、前記各制御端子が独立に制御されることによって、前記それぞれのトランジスタの引き込み電流がそれぞれ制御され、
前記各定電流回路の引き込み電流の大きさが相互に異なるように、前記３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３の値が設定されていることを特徴とする定電流制御装置。
【請求項２】
前記各定電流回路の出力が負荷抵抗に接続されている請求項１に記載の定電流制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマスイッチを用いて画素を選択制御するプラズマアドレス表示装置及び定電流制御装置に関する。
【０００２】
【従来の技術】
平面型表示装置としては液晶表示装置が数多くの分野で既に実用化されており、この液晶表示装置の大型化も盛んに開発されている。液晶表示装置を高解像度、高コントラスト化するための手段としては、各表示画素毎にトランジスタなどの能動素子を設け、これを駆動する方法が一般的に行われているが、これを大型化させようとすると前記能動素子の数が飛躍的に増加してしまうことから製造歩留が著しく低下してしまうという問題点があった。
【０００３】
そこで、能動素子としてＭＯＳトランジスタや薄膜トランジスタなどの半導体素子ではなくプラズマ放電を利用する方法が、特開平１−２１７３９６号公報に開示されている。以下、プラズマ放電を利用して液晶を駆動する液晶表示装置（以下プラズマアドレス表示装置という）の構成を簡単に説明する。
【０００４】
このプラズマアドレス表示装置は、図７に示すように、電気光学材料層である液晶層１０３とプラズマ室Ｐ１〜Ｐｎとが、薄い誘電体シート１０４を介して隣接配置されている。各プラズマ室Ｐ１〜Ｐｎはプラズマ基板１０２上において互いに平行な隔壁１０５と前記誘電体シート１０４とによって囲まれており、このプラズマ室内には、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の単体あるいは混合ガスなどのイオン化可能なガスが封入されている。更に、プラズマ室内には電極１０６がプラズマ基板１０２上に形成されており、これらの電極１０６がプラズマ室内のガスをイオン化してプラズマ放電を発生させるためのアノード電極及びカソード電極として機能する。
【０００５】
一方、液晶層１０３は前記誘電体シート１０４と透明基板１０１とによって挟持されており、シール材１０８によって周囲が封止されている。透明基板１０１の液晶層側表面にはストライプ状の信号電極１０７が形成されており、この信号電極１０７は前記プラズマ室Ｐ１〜Ｐｎと直交し、これらの信号電極１０７とプラズマ室Ｐ１〜Ｐｎとの各交差部分が各表示画素に対応している。
【０００６】
このプラズマアドレス表示装置においては、プラズマ放電が行われるプラズマ室をＰ１、Ｐ２、・・・、Ｐｎと順次切り替えて走査するとともに、液晶層１０３側の信号電極１０７にこれと同期して信号電圧を印加することにより、該信号電圧が各表示画素に保持され、液晶層１０３が駆動される。したがって、プラズマ室Ｐ１〜Ｐｎのそれぞれが１走査ラインに相当する。プラズマ室Ｐ１〜Ｐｎのうち隣接するプラズマ室は、隔壁によって分離されている。
【０００７】
各画素を模式的に表すと図８のようになる。図８において、１１０はアノード電極、１１１はカソード電極、１１２はプラズマ放電によるプラズマスイッチ、１１３は信号電極を表している。該プラズマスイッチ１１２は、カソード電極１１１に所望の電圧を印加したときにＯＮとなり、カソード電極１１１の電位をアノード電極１１０と同電位にするとＯＦＦとなるものである。
【０００８】
コンデンサＣｔは図７における誘電体シート１０４の容量であり、コンデンサＣＬＣは図７における液晶層１０３の容量である。プラズマスイッチ１１２がＯＮとなったときに信号電極１１３に所望の電圧を印加することによって、アノード電極１１０と信号電極１１３間の電位がＣｔとＣＬＣとで容量分割され、液晶層に所望の電位が印加される。そして、この状態でプラズマスイッチ１１２をＯＦＦに切り替えれば、液晶層に印加された電位は、該プラズマスイッチ１１２が再びＯＮとなるまで保持される。
【０００９】
図９に、プラズマアドレス表示装置の概略回路構成図を示す。同図において、各画素ＰＩＸは図８に示した模式図を更に簡略化させている。
【００１０】
マトリクス状の各画素にはそれぞれアノード電極１２０及びカソード電極１２１が行状に配置されており、信号電極ＶＬ１、ＶＬ２、・・・、ＶＬｍがそれぞれ列状に配置されている。前記各アノード電極１２０は共通して同電位に固定されており、前記各カソード電極１２１はそれぞれ独立してスイッチＳ１、Ｓ２、・・・、Ｓｎに接続されている。前記スイッチＳ１、Ｓ２、・・・、Ｓｎはカソード電極の電位を切り替えるためのものである。
【００１１】
次に、このプラズマアドレス表示装置の駆動について簡単に説明する。
【００１２】
まず、プラズマ放電が発生していない状態では、誘電体シート１０４とアノード電極及びカソード電極とは電気的に絶縁されている。そして、カソード電極にアノード電極に対して負の電位を印加するとプラズマ放電が発生する。
【００１３】
プラズマ放電によって、プラズマ室内にはイオン、電子の空間電荷が生成され、これによってプラズマ室内はアノード電極と同電位になる。このとき、誘電体シート１０４の下面もアノード電極と同電位になり、そこに仮想電極が形成されたことになる。ここで、アノード電極の電位を基準として信号電極１０７にデータ電圧を印加すると、誘電体シート１０４の容量と液晶層１０３の容量との比に応じてデータ電圧が分割されて液晶層１０３に電圧が印加され、表示画素に所望のデータが書き込まれる。
【００１４】
その後、カソード電極の電位をアノード電極と同電位に戻すと放電は終了する。プラズマ放電が終了すると、空間電荷は時間と共に消滅し、プラズマ室内は再び絶縁状態に戻る。これは、プラズマスイッチが切れたのと同じ状態であり、液晶層には電圧が印加されなくなるが、誘電体シート表面に蓄積された電荷は次の放電が起きるまで液晶に保持される。この動作により、通常の能動素子を用いた液晶表示装置と同様のサンプルホールド駆動がなされることになる。
【００１５】
前記信号電極に印加したデータ電圧は、前記プラズマ室内が絶縁状態に戻るまで印加しつづけたほうが、画素に対して所望の書き込みを行う点で有利であるが、データ電圧の印加期間が長くなればなるほど縦方向のクロストークを生じさせてしまい、これらはトレードオフの関係にある。したがって、前記データ電圧の印加は、プラズマ室内が絶縁状態に戻る時点よりも少し前に終了させている。その結果、液晶層に保持される電荷は若干変化してしまうが、この変化は表示上問題とならない程度に抑えている。
【００１６】
なお、前記空間電荷のうち、一部の粒子は準安定状態に励起してその後基底状態に戻るため、プラズマ放電が終了した後もこのような準安定原子が比較的長時間存在し、微量ではあるがイオンと電子とを生成する。したがって、プラズマスイッチの放電終了後でもしばらく導通状態を保っており、プラズマスイッチが非導通状態に戻るのは、前記準安定原子が略完全に基底状態に復帰した時点である。このため、最終的に各表示画素に書き込まれる電荷を決定するのは、プラズマ放電が終了してから準安定原子が基底状態に戻るまでのディケイ時間である。
【００１７】
【発明が解決しようとする課題】
ところで、前述したディケイ時間は、少なくとも或るプラズマ室Ｐｋ内のプラズマ放電が終了してから次のプラズマ室Ｐｋ＋１の放電が開始されるまでの期間よりも短くしておく必要がある。特に、高精細化が進むにつれて１走査ラインに割り当てられる書き込み期間（選択期間）が短くなるため、ディケイ時間を短くする必要性は大きくなってくる。前記１走査ラインに割り当てられる選択期間は、例えばＶＧＡ仕様のパネルであればおよそ３２μｓ程度であるが、ハイビジョン仕様のテレビではおよそ１５μｓ程度である。
【００１８】
更に、前記ディケイ時間を短くすることができれば、選択期間中に印加されるデータ電圧の印加終了のタイミングを早くすることができるため、データ電圧の印加期間を短くすることが可能となり、その必要性は大きくなっている。ここで、プラズマ放電終了から信号電極のデータ電圧印加終了までの期間を電圧ディケイ時間と定義する。
【００１９】
そこで、特開平８−３１３８８３号公報では、プラズマ室内に封入されるＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の単体あるいは混合ガスに加えて、これら以外の微量成分を含有させることによってディケイ時間を再調節することができるプラズマアドレス表示パネルを開示している。
【００２０】
しかしながら、上述した特開平８−３１３８８３号公報に開示された技術によれば、ディケイ時間を調節する毎にプラズマ室のガス成分比が変化してしまい、黒化等の信頼性の確認が必要であるという問題点がある。また、一旦ガスを封入してしまうとディケイ時間の再調節は不可能であるという問題点がある。更に、所望のディケイ時間を得るために微量の添加物の添加量をコントロールするのは非常に困難である。
【００２１】
本発明はこのような問題点に鑑みてなされたものであり、より簡便な方法によってディケイ時間を調節することを可能とするプラズマアドレス表示装置及びそれに用いる定電流制御装置を提供することを目的とするものである。
【００２４】
【課題を解決するための手段】
本発明の定電流制御装置は、それぞれ独立した制御端子を有する複数の定電流回路を有し、前記各定電流回路は、３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３と、第１および第２のＮＰＮトランジスタＴｃ１１およびＴｃ１２と、電流引き込み用の第３のＮＰＮトランジスタＴｃ１３とをそれぞれ有し、第１のＮＰＮトランジスタＴｃ１１のコレクタが第１の抵抗Ｒ１１を介して第１の電源線に接続され、該第１のＮＰＮトランジスタＴｃ１１のエミッタが第２の抵抗Ｒ１２を介して第２の電源線に接続され、該第１のＮＰＮトランジスタＴｃ１１のコレクタが第２のＮＰＮトランジスタＴｃ１２のベースに接続され、該第２のＮＰＮトランジスタＴｃ１２のエミッタが前記第１のＮＰＮトランジスタＴｃ１１のベースおよび第３のＮＰＮトランジスタＴｃ１３のベースにそれぞれ接続され、該第２のＮＰＮトランジスタＴｃ１２のコレクタが前記第１の電源線に接続され、該第３のＮＰＮトランジスタＴｃ１３のエミッタが第３の抵抗Ｒ１３を介して第２の電源線に接続され、前記第２のＮＰＮトランジスタＴｃ１２のベースが前記制御端子に接続され、前記第３のＮＰＮトランジスタＴｃ１３のコレクタが電流引き込み端子になっており、前記各定電流回路の電流引き込み用の第３のＮＰＮトランジスタＴｃ１３のコレクタが互いに共通接続されるとともに、前記各制御端子が独立に制御されることによって、前記それぞれのトランジスタの引き込み電流がそれぞれ制御され、前記各定電流回路の引き込み電流の大きさが相互に異なるように、前記３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３の値が設定されていることを特徴とする。
【００２６】
また、本発明の定電流制御装置は、それぞれ独立した制御端子を有する複数の定電流回路を有し、前記各定電流回路は、３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３と、第１および第２のＮＰＮトランジスタＴｃ１１およびＴｃ１２と、電流引き込み用の第３のＮＰＮトランジスタＴｃ１３とをそれぞれ有し、第１のＮＰＮトランジスタＴｃ１１のコレクタが第１の抵抗Ｒ１１を介して第１の電源線に接続され、該第１のＮＰＮトランジスタＴｃ１１のエミッタが第２の抵抗Ｒ１２を介して第２の電源線に接続され、該第１のＮＰＮトランジスタＴｃ１１のコレクタが第２のＮＰＮトランジスタＴｃ１２のベースに接続され、該第２のＮＰＮトランジスタＴｃ１２のエミッタが前記第１のＮＰＮトランジスタＴｃ１１のベースおよび第３のＮＰＮトランジスタＴｃ１３のベースにそれぞれ接続され、該第２のＮＰＮトランジスタＴｃ１２のコレクタが前記第１の電源線に接続され、該第３のＮＰＮトランジスタＴｃ１３のエミッタが第３の抵抗Ｒ１３を介して第２の電源線に接続され、前記第２のＮＰＮトランジスタＴｃ１２のベースが前記制御端子に接続され、前記第３のＮＰＮトランジスタＴｃ１３のコレクタが電流引き込み端子になっており、前記各定電流回路の電流引き込み用の第３のＮＰＮトランジスタＴｃ１３のコレクタが互いに共通接続されるとともに、前記各制御端子が独立に制御されることによって、前記それぞれのトランジスタの引き込み電流がそれぞれ制御され、前記各定電流回路の引き込み電流の大きさが相互に異なるように、前記３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３の値が設定されていることを特徴とする。
【００２７】
前記各定電流回路の出力が負荷抵抗に接続されている。
【００３３】
【発明の実施の形態】
以下、本発明に関連して使用される用語の意味を説明する。
【００３４】
「アドレス」は、元々、記憶装置においてデータが書き込まれるべき場所をいう。記憶装置にデータを書き込む際には、アドレスを指定する必要がある。記憶装置に書き込まれるデータは、一般にはデジタルデータである。
【００３５】
プラズマアドレス表示装置では、行単位に複数の画素が選択され、選択された複数の画素のそれぞれに画素信号が書き込まれる。画素に書き込まれる画素信号は、デジタル信号であってもよいし、アナログ信号であってもよい。
【００３６】
プラズマアドレス表示装置では、アドレッシング動作は、選択された行においてプラズマ放電を発生させることにより開始し、選択された行においてプラズマ放電が終了した後、その放電により生成された一対の電荷（イオンと電子）が、略消滅し、書き込み誤差（誤書き込みと同義）が一定の割合以下となることにより終了する。１行に割り当てられる走査時間は放送方式の制約を受けるので、「選択期間」は、１水平走査期間またはアドレス期間と同義である。
【００３７】
「選択」は、例えば、図１に示されるスイッチングトランジスタＴ１〜Ｔｎのいずれか１つのゲートを選択的にオンにすることをいう。
【００３８】
「書き込み」は、狭義には、放電が開始した時から、信号電圧がブランキングレベル乃至黒レベルまでの範囲の電圧にリセットされる時までの期間に、画素信号に対応した電荷をコンデンサＣｔとコンデンサＣＬＣとにサンプリングすることをいう。この期間を「サンプリング期間」という。信号電圧印加期間がリセット期間とセット期間とに分けられるように、サンプリング期間も、リセット信号をサンプルする期間とセット信号をサンプルする期間とに分けることができる。そして、リセット信号をサンプルする期間を無しに設定してもよい。
【００３９】
本願明細書では、「余分な書き込みを無くし」等の文言で「誤書き込み（＝ｗｒｉｔｉｎｇ  ｅｒｒｏｒ）」が記載されている。誤書き込みには、正確には、サンプリングエラー（ｓａｍｐｌｉｎｇ  ｅｒｒｏｒ）と電圧ディケイ（ｄｅｃａｙ  ｖｏｌｔａｇｅ）とがある。
【００４０】
サンプリングエラーは、サンプリング期間における信号電圧とサンプリングされた電圧との差電圧である。通常、サンプリング出力と期待されるサンプリング出力との差電圧と、期待されるサンプリング出力との比を直線性誤差という。
【００４１】
電圧ディケイは、信号電圧がリセットされた後、次にその行が選択されるまでの期間（すなわち、１垂直走査期間またはホールド期間）に、放電により生成された一対の電荷（イオンと電子）が減衰（ｄｅｃａｙ）する過程で、一対の電荷の一方とサンプリングされた電荷とが再結合することにより発生する誤差（ホールドエラー）と同義である。あるいは、電圧ディケイは、サンプル／ホールド回路に関連して使用されるｄｒｏｏｐ  ｖｏｌｔａｇｅと類似語である。
【００４２】
なお、ディケイ期間（ｄｅｃａｙ  ｐｅｒｉｏｄ）は、放送方式や垂直方向の画素数に応じて決まる値であるのに対し、ディケイ時間（ｄｅｃａｙ  ｔｉｍｅ）は、プラズマ室に封入するガスの種類などに依存する値である。本願明細書おいて使用される「電圧ディケイ時間（ｄｅｃａｙ  ｔｉｍｅ  ｏｆ  ｄｅｃａｙｖｏｌｔａｇｅ）」は、ディケイ時間（ｄｅｃａｙ  ｔｉｍｅ）の方に近い定義である。
【００４３】
（実施形態１）
本発明の第１の実施形態について、図１を用いて以下に説明する。
【００４４】
図１は本発明のプラズマアドレス表示装置の概略回路構成図の一例を示すものである。同図において、各画素ＰＩＸは図８に用いた模式図を更に簡略化させている。
【００４５】
マトリクス状の各画素にはそれぞれアノード電極２０及びカソード電極２１が行状に配置されており、信号電極ＶＬ１、ＶＬ２、・・・、ＶＬｍがそれぞれ列状に配置されている。
【００４６】
前記各アノード電極２０は共通して同電位に固定されており、前記各カソード電極２１はそれぞれ独立してスイッチングトランジスタＴ１、Ｔ２、・・・、Ｔｎに接続されるとともに、負荷抵抗ＲＬ１、ＲＬ２、・・・、ＲＬｎを介してアノード電極２０と共通の電位に接続される。前記スイッチングトランジスタＴ１、Ｔ２、・・・、Ｔｎの他方端子はすべて共通に接続されている。
【００４７】
一方、カソード電極の駆動回路内には３つの定電流回路３１、３２、３３を含む放電電流制御回路が設けられており、各定電流回路は共通接続された前記スイッチングトランジスタＴ１、Ｔ２、・・・、Ｔｎに接続されている。また、前記各スイッチングトランジスタがすべてＯＦＦとなった場合に各定電流回路内のＮＰＮトランジスタＴＣ１３、ＴＣ２３、ＴＣ３３が飽和することを防ぐために、前記各定電流をスイッチングトランジスタＴ０を介してアノード電極にバイパスしている。
【００４８】
前記各定電流回路３１、３２、３３はそれそれ独立した入力端子ＰＣ１、ＰＣ２、ＰＣ３を有しており、これらを独立制御することによって各カソード電極２１から引込む電流を可変としている。
【００４９】
前記各定電流回路の動作について、定電流回路３１を例にとって説明する。
【００５０】
定電流回路３１は３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３と３つのＮＰＮトランジスタＴＣ１１、ＴＣ１２、ＴＣ１３とを有しており、ＴＣ１２のベースに入力される信号ＰＣ１によってこの定電流回路の引込みが制御される。なお、ＶＣＣとＶＫはそれぞれ所定の電位に保持されている。例えば、ＶＫはアノード電位を基準として−３８０〜−４５０Ｖに、ＶＣＣはＶＫを基準として５〜１２Ｖに保持されている。
【００５１】
定電流回路３１がＯＮとなるときの引込み電流の大きさＩＤ１は、式１で表される。
【００５２】
【数１】
0003549441.tif 000002
【００５３】
ここで、ＶＢＥはＮＰＮトランジスタＴＣ１１のベース・エミッタ間の順方向電位を表している。
【００５４】
定電流回路３２、３３についても同様であり、結局プラズマ放電電流ＩＤは式２で表される。
【００５５】
【数２】
0003549441.tif 000003
【００５６】
ここで、ＩＤ２は定電流回路３２がＯＮとなるときの引き込み電流の大ききであり、ＩＤ３は定電流回路３３がＯＮとなるときの引き込み電流の大きさである。ＶＤは定電流回路法に基づくプラズマ放電電圧（すなわち、プラズマ室の電極に印加される電圧）である。ＶＤはアノード電極２０とカソード電極２１との内部抵抗による電圧降下分を含む値である。ＲＬ１は負荷抵抗値である。
【００５７】
次に、本実施形態におけるプラズマアドレス表示装置の駆動について、図２を用いて説明する。図２はスイッチングトランジスタＴ０、Ｔ１、Ｔ２、Ｔ３のゲート電位及び定電流回路３１、３２、３３にそれぞれ入力される入力端子ＰＣ１、ＰＣ２、ＰＣ３の電位、信号電極ＶＬ１の印加電圧、及び第１行目のプラズマ室内を流れる放電電流ＩＤの大きさを示すタイミングチャート図である。
【００５８】
まず、垂直帰線期間中はスイッチングトランジスタＴ０のみがＯＮとなり、その他のスイッチングトランジスタはすべてＯＦＦ状態となる。このとき、３つの定電流回路３１、３２、３３からの各定電流はスイッチングトランジスタＴ０のみを介してアノード電極にバイパスされる。
【００５９】
次に前記スイッチングトランジスタＴ０がＯＦＦとなり、スイッチングトランジスタＴ１のみがＯＮになると同時に、前記定電流回路３１、３２、３３を全てＯＮ状態とする。このとき、第１行目のプラズマ室に流れる放電電流は、式２で示した値となる。
【００６０】
次に、前記定電流回路のうち１つ（例えば３１）をＯＦＦ状態とし、前記放電電流ＩＤを少し小さくする。次に、ＯＮ状態の定電流回路のうちの１つ（例えば３２）をＯＦＦ状態とし、前記放電電流ＩＤを更に小さくする。最後に、全ての定電流回路をＯＦＦ状態とし、前記放電電流ＩＤを０に近づける。
【００６１】
このように第１行目の選択期間中に定電流回路を用いてプラズマ室に流れる電流を徐々に下げていくことによって、ディケイ時間を容易に短くすることができる。
【００６２】
以下、スイッチングトランジスタＴ１がＯＦＦとなってＴ２がＯＮとなった後も前記定電流回路を同様に制御することにより、第２行目のプラズマ室に流れる電流を徐々に小さくすることができ、ディケイ時間を短くすることができる。
【００６３】
次に、プラズマ放電終了直前の放電電流と電圧ディケイ時間τとの関係を調べてみた。なお、ここで示している電圧ディケイ時間τは、プラズマ放電終了から信号電極のデータ電圧印加終了までの期間として定義している。５％ディケイ、１０％ディケイとは、液晶層に保持された電荷が、次の放電が起きてから画素が再度選択される直前までの期間において、５％あるいは１０％変動する時の電圧ディケイ時間を意味する。
【００６４】
図６にその結果を示す。このグラフから分かるように、プラズマ放電終了直前の放電電流を低く抑えれば抑えるほど電圧ディケイ時間τを小さく抑えることができることが分かる。
【００６５】
具体的に、前記定電流回路３１の抵抗Ｒ１１を６８Ω、Ｒ１２、Ｒ１３を共に５６Ωとして定電流回路３１の引込み電流を約８４ｍＡ、前記定電流回路３２の抵抗Ｒ２１を１５０Ω、Ｒ２２、Ｒ２３を共に１２０Ωとして定電流回路３２の引込み電流を約３４ｍＡ、前記定電流回路３３の抵抗Ｒ３１を１００Ω、Ｒ３２、Ｒ３３を共に５６Ωとして定電流回路３３の引込み電流を６５ｍＡと設定し、前記定電流回路３１のＯＮ時間を２μｓ、前記定電流回路３２のＯＮ時間を４μｓ、前記定電流回路３３のＯＮ時間を６μｓとした。このとき、前記定電流回路３３のみがＯＮとなっている間のプラズマ室内の放電電流は約５ｍＡとなり、負荷抵抗ＲＬ１を流れる電流は約６０ｍＡとなる。このときの１０％ディケイ時間を測定してみたところ、７μｓ以下とすることができた。
【００６６】
（実施形態２）
本発明の第２の実施形態について以下に説明する。
【００６７】
本実施形態におけるプラズマアドレス表示装置の回路構成図は第１の実施形態と同一であるが、駆動方法が若干異なる。図３は本実施形態における駆動方法を表すタイミングチャート図であり、スイッチングトランジスタＴ０、Ｔ１、Ｔ２、Ｔ３のゲート電位及び定電流回路３１、３２、３３にそれぞれ入力されるＰＣ１、ＰＣ２、ＰＣ３の電位、信号電極（対向電極）ＶＬ１の印加電圧、及び第１行目のプラズマ室内を流れる放電電流ＩＤの大きさを表している。
【００６８】
図３から分かるように、本実施形態のプラズマアドレス表示装置の駆動方法においては、信号電極（対向電極）ＶＬ１に電圧の印加を開始するタイミングを、プラズマ室の選択期間を開始するタイミングよりも若干早くしている。
【００６９】
通常、データ電圧の印加のタイミングが選択開始時間よりも早くなると前段のプラズマ室上にある画素にデータ電圧を印加してしまうが、ディケイ時間を短く制御できる場合には、データ電圧の印加のタイミングが選択開始時間より早くても、前段のプラズマ室のディケイ終了後であれば問題はない。これにより、各画素へのデータ電圧の書き込みを高速に行うことができ、選択期間が短くなる高精細の表示装置においても十分に書き込みを行うことが可能となる。
【００７０】
なお、上述した２つの実施形態ともに定電流回路を３つ用いて放電電流を４値に切り換えた場合について説明したが、これに限らず２つの定電流回路を用いて放電電流を３値に切り換えても良く、４つ以上の定電流回路を用いて放電電流を５値以上に切り換えても良い。ただし、放電を終了させるまでの時間を短くするためには用いる定電流回路は少ないほうが好ましく、放電電流を徐々に小さくするためには切り替える電流値を多くとるほうが好ましいので、用いる定電流回路は２つ又は３つであることが好ましい。また、プラズマ室内の放電を安定させるためには、各放電電流を制御する期間は２μｓ程度とすることが望ましい。
【００７１】
（実施形態３）
前記放電電流は階段状に変化させるだけではなく、スロープ状に減衰させても構わない。図４は本発明の第３の実施形態におけるプラズマアドレス表示装置の放電電流制御回路を示す概略構成図であり、図５はプラズマアドレス表示装置の駆動を表すタイミングチャート図である。
【００７２】
図４に示した放電電流制御回路は、ベースが共通接続されたＮＰＮトランジスタＴｒ１、Ｔｒ２のうち、Ｔｒ１のコレクタが定電流の引込線となり、前記ＮＰＮトランジスタＴｒ２のベースがＴｒ２のコレクタに接続され、前記両ＮＰＮトランジスタＴｒ１、Ｔｒ２のエミッタがそれぞれ低抗値の異なる抵抗Ｒ１、Ｒ２を介してカソード電位に接続されたカレントミラー回路の構成を有し、前記ＮＰＮトランジスタＴｒ１、Ｔｒ２のベースに接続される２つの抵抗Ｒ３、Ｒ４により、定電流の引込値を独立に２値に制御するものである。
【００７３】
また、前記ＮＰＮトランジスタＴｒ２のベースとカソード電位との間に容量Ｃ１が接続されており、これにより引込む定電流の変化をスロープ状に制御している。
【００７４】
なお、前記ＮＰＮトランジスタＴｒ１のコレクタは、図１に示したスイッチングトランジスタＴ０〜Ｔｎに接続される。
【００７５】
図４に示した放電電流制御回路は、ＰＣ１１〜ＰＣ１４の４つの端子を有している。端子ＰＣ１３及びＰＣ１４は通常動作において何れか一方の動作で放電電流制御回路の動作をＯＦＦ状態とすることができる。このように、２つの端子ＰＣ１３及びＰＣ１４を設けた結果、電源投入時に端子ＰＣ１１及びＰＣ１２のコントロール部が動作電圧になり、端子ＰＣ１１及びＰＣ１２がＬＯＷレベルになるまでの期間に、カレントミラー回路のトランジスタＴｒ１が動作状態になることを防止することができる。このように、トランジスタＴｒ１をオフ状態に維持することにより、放電電流制御回路が誤電流を流すことを防止することができる。端子ＰＣ１３、ＰＣ１４が両方ＨＩＧＨでも両方ＬＯＷでも、ＮＰＮトランジスタＴｒ１はＯＦＦ状態となる。
【００７６】
次に、本実施形態におけるプラズマアドレス表示装置の駆動について、図４及び図５を用いて説明する。なお、図５はスイッチングトランジスタＴ０、Ｔ１、Ｔ２、Ｔ３のゲート電位及び放電電流制御回路の端子ＰＣ１１、ＰＣ１２、ＰＣ１３、ＰＣ１４の電位、信号電極ＶＬ１の印加電圧、及び第１行目のプラズマ室を流れる放電電流ＩＤの大きさを示すタイミングチャート図である。なお、本実施例においては、コントロール端子ＰＣ１４は常にＨＩＧＨに保たれており、コントロール端子ＰＣ１３を制御している。
【００７７】
まず、垂直帰線期間中はスイッチングトランジスタＴ０のみがＯＮとなり、その他のスイッチングトランジスタは全てＯＦＦ状態となる。このとき、放電電流制御回路からの電流はスイッチングトランジスタＴ０のみを介してアノード電極にバイパスされる。
【００７８】
次に、前記スイッチングトランジスタＴ０がＯＦＦとなり、スイッチングトランジスタＴ１のみがＯＮとなると同時に、放電電流制御回路のコントロール端子ＰＣ１３をＬＯＷとし、端子ＰＣ１２をＨＩＧＨとする。このとき、ＮＰＮトランジスタＴｒ６がＯＦＦとなり、ＮＰＮトランジスタＴｒ４及びＴｒ５がＯＮとなるので、容量Ｃ１が充電されるとともに、ＮＰＮトランジスタＴｒ１がＯＮ状態となって電流を引込む。このときの引込み電流ＩＰ１は式３で表される。プラズマ室内の放電を安定させるためには、この状態を２μｓ程度の期間保持することが望ましい。図５中において、この期間はｔ１として表わされている。
【００７９】
【数３】
0003549441.tif 000004
【００８０】
次に、ＰＣ１２をＬＯＷにすると共にＰＣ１１をＨＩＧＨにすると、ＮＰＮトランジスタＴｒ４がＯＦＦとなり、ＮＰＮトランジスタＴｒ３がＯＮとなる。その結果、容量Ｃ１に蓄えられた電荷が放電し、一定の期間をかけて引込み電流ＩＰ１はスロープ状に変化する。図５中において、この期間はｔ２として表わされている。
【００８１】
放電が終了すると引込み電流ＩＰ１は、式４で表される電流値に安定する。なお、プラズマ室内の放電を安定させるためには、この状態を２μｓ程度の期間保持することが望ましい。図５中において、この期間はｔ３として表わされている。
【００８２】
【数４】
0003549441.tif 000005
【００８３】
次に、コントロール端子ＰＣ１１をＬＯＷにし、コントロール端子ＰＣ１３をＨＩＧＨにしてＩＰ１をＯＦＦにする。以上で１行目の書き込みとホールドが完了する。次にスイッチングトランジスタＴ１をＯＦＦにした後、スイッチングトランジスタＴ２をＯＮにすることで２行目の書き込みを開始し、以下同様の動作を繰り返す。
【００８４】
なお、前記容量Ｃ１は、高周波的にＮＰＮトランジスタＴｒ１のベースとカソード電位間のインピーダンスを低くすることができるため、ノイズキャンセルとしての機能も有している。
【００８５】
なお、上記実施形態３の構成においても、実施形態２と同様に信号電極（対向電極）ＶＬに電圧の印加を開始するタイミングを早くしても構わない。
【００８６】
具体的に、前記放電電流制御回路の抵抗Ｒ１を２２Ω、Ｒ２を１．５ＫΩ、Ｒ３を８．２ＫΩ、Ｒ４を１００Ω、Ｒ５を５．６ＫΩ、Ｒ６を６．０ＫΩとし、容量Ｃ１を５６０００ＰＦとして動作させたところ、放電期間ｔ１における引込み電流は約１８０ｍＡとなった。また、放電期間ｔ３における引込み電流は約７３ｍＡとなり、このうち抵抗ＲＬに流れる電流を約６５ｍＡ、放電電流を約８ｍＡとすることができた。更に、容量Ｃ１の放電時間は約２μｓであり、１０％ディケイ時間は約９．５μｓとすることができた。
【００８７】
なお、上述した３つの実施形態において、放電電流を可変させるときに、最終的に制御する放電電流の値は低ければ低いほどディケイ時間をより短くすることができるが、あまり低すぎると放電が安定しなくなるため、５〜１０ｍＡとすることが望ましい。
【００８８】
また、放電開始直後の最初に制御する放電電流は、プラズマ室内がアーク放電とならない程度に大きくしても構わない。
【００８９】
更に、上述した３つの実施形態においては、放電電流の制御を定電流回路やカレントミラー回路を有する放電電流制御装置を用いて行ったが、これに限らずカソード印加電圧を制御することによって放電電流を制御しても構わない。
【００９０】
また、前記定電流制御装置は、プラズマアドレス表示装置の駆動装置に限定して利用されるものではなく、任意の電子回路に利用しても構わない。さらに、この定電流制御装置に用いられるトランジスタはＮＰＮトランジスタに限定されるものではなく、ＰＮＰトランジスタやＭＯＳトランジスタを用いても良い。
（実施の形態４）
本発明の第４の実施形態について以下に説明する。
【００９１】
第４の実施形態は、カソード印加電圧を制御することによって放電電流を制御する実施形態である。
【００９２】
図１１に、本実施形態のプラズマアドレス表示装置の断面図を示す。図１１に示される断面構造は、カソード電極２１の構造を除いて、図７に示される断面構造と同一である。
【００９３】
本実施形態においては、カソード電極の高抵抗層に於ける、放電経路にシリーズとなる方向の抵抗値Ｒｃｓを特定した。
【００９４】
ある特定の走査ラインに対応するプラズマ室Ｐ１〜Ｐｎのガラス基板１０２上に、アノード電極２０とカソード電極２１とが、行方向に平行に形成されている。アノード電極２０は、単一の低抵抗層を有している。カソード電極２１は、低抵抗層２１ａと低抵抗層２１ａの上に形成された高抵抗層２１ｂとを有している。
【００９５】
図１０は、本実施形態のプラズマアドレス表示装置の回路構成を模式的に示す。
【００９６】
本実施形態のプラズマアドレス表示装置においては、カソード電位ＶＫがスイッチングトランジスタＴ１〜Ｔｎのソースに印加されている。このように、カソード電位ＶＫを直接的に制御することにより、実施形態１のプラズマアドレス表示装置（図１）の放電電流制御回路において使用されていた定電流回路は不要となる。また、スイッチングトランジスタＴ０も不要となる。
【００９７】
さらに、本実施形態のプラズマアドレス表示装置においては、表示画素ＰＩＸのカソード側には、抵抗Ｒｃｓｉ（ｉ＝１、２、・・・、ｍ）放電経路にシリーズに挿入されている。抵抗Ｒｃｓｉ（ｉ＝１、２、・・・、ｍ）は、図１１のカソード電極２１の上側層として形成した高抵抗層２１ｂを分布定数的に表したものである。１走査ライン当たりのシリーズ抵抗Ｒｃｓと抵抗Ｒｃｓｉ（ｉ＝１、２、・・・、ｍ）との関係は、（式５）によって表される。
【００９８】
【数５】
１／Ｒｃｓ＝１／Ｒｃｓ１＋・・・＋１／Ｒｃｓｍ      （式５）
また、放電電流ＩＤとカソード電圧ＶＫとの関係は、（式６）によって表される。
【００９９】
【数６】
ＶＫ＝ＶＤ（ａｖｅ）＋ＩＤ・Ｒｃｓ    （式６）
ＶＤ（ａｖｅ）：アノード電極２０のプラズマ室への界面からカソード電極２１の表面までのプラズマ放電による降下電圧であり、各画素における電圧制御法に基づく電圧ＶＤの平均電圧である。ＶＤ（ａｖｅ）はアノード電極２０とカソード電極２１との内部抵抗による電圧降下分を含まない値である。
【０１００】
本実施形態においては、Ｒｃｓ＝３６０Ωに設定した。これにより、放電電流をＩＤ＝０ｍＡ〜１３５ｍＡの範囲で、カソード制御電圧ΔＶＫに５０Ｖ以上の電位勾配を付けることが可能になる。このようにして、カソード印加電圧を制御することにより、放電電流を制御することが実現した。
【０１０１】
抵抗Ｒｃｓを低くすると、カソード制御電圧ΔＶＫが狭くなり、より正確なカソード電圧を印加する必要がある。また、プラズマ室のインピーダンスが低い領域で突然放電電流が変化したとき元の電流に戻す作用が弱くなる。よって、Ｒｃｓ≧１２０Ωであることが望ましい。
【０１０２】
逆に、抵抗Ｒｃｓを高くすると、カソード制御電圧ΔＶＫが広くなるが、カソード電極に印加する電圧ＶＫが高くなる。よって、Ｒｃｓ≦６８０Ωであることが望ましい。
【０１０３】
制御される放電電流値は、実施形態１や実施形態２と同様に、４値に切り換えてもよい。また、３値に切り換えてもよく、５値以上に切り換えてもよい。また、実施形態３と同様にスロープ状に切り換えてもよい。いずれの方法にしても、例えば、図５に示すように最後から２番目の値の放電電流を流す期間ｔ３を２μｓ以上にすることが望ましい。
【０１０４】
アノード電極２０の低抵抗層およびカソード電極２１の低抵抗層２１ａは、例えば、Ｎｉ材料を使用して印刷方法によって形成される。カソード電極２１の高抵抗層２１ｂは、例えば、絶縁材料の粉末と導電材料ＬａＢ６とを混合した材料を使用して印刷方法によって形成される。その混合材料は、絶縁材料の粒径を小さくすることにより、絶縁材料の分布が均一になるようにされている。絶縁材料としては、抵抗成分が大きく、容量成分の低い（誘電率の低い）材料が望ましい。
【０１０５】
【発明の効果】
以上説明したように、本発明のプラズマアドレス表示装置は、プラズマ室内を流れる放電電流を少なくとも３値以上に切り替える放電電流制御回路を有しているので、ディケイ時間を容易にコントロールすることができるという効果を奏する。前記放電電流の制御は、定電流回路を用いて行っても良く、カソード電極に印加される電圧を制御することにより行っても良い。
【０１０６】
また、前記信号電極に所望のデータ電圧が印加され始めるタイミングを、該データ電圧が書き込まれる画素をスイッチングするプラズマ室が放電し始めるタイミングよりも前にすることにより、データ電圧の各画素への高速書き込みが可能となり、データ電圧の書き込みに要する時間を短縮することができるという効果を奏する。
【０１０７】
特に、ディケイ時間をコントロールし、選択期間の終了前に選択されたプラズマ室を絶縁状態にすることが可能な場合、信号電極にデータ電圧を印加するタイミングが、該データ電圧が書き込まれる画素の選択期間が開始するタイミングよりも前になっても、前記データ電圧が前ラインの画素に書き込まれること無くデータ電圧の高速書き込みを行うことができ、選択期間の短い高精細パネルにおいても正常な表示が得られるという効果を奏する。
【０１０８】
また、本発明の定電流制御装置のように、独立制御可能な定電流制御回路を複数組み合わせて用いることにより、上述した放電電流制御回路を容易に構成することができるという効果を奏する。
【０１０９】
更に、本発明の定電流制御装置のように、カレントミラー回路を用いて放電電流を制御することも可能である。この場合、第３及び第４の抵抗の抵抗値に充分な差を持たせることにより、第３及び第４の抵抗の両方にＨＩＧＨ信号が印加された場合において、低い抵抗値の信号を優先してカレントミラー回路を制御することができる。
【０１１０】
また、前記定電流制御装置における第２のトランジスタのベースと前記第１の電源線との間に容量成分を設けておけば、前記容量成分が定電流制限回路内のノイズ成分をキャンセルすることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明のプラズマアドレス表示装置の概略回路構成図である。
【図２】実施形態１におけるプラズマアドレス表示装置を駆動するときのタイミングチャート図である。
【図３】実施形態２におけるプラズマアドレス表示装置を駆動するときのタイミングチャート図である。
【図４】実施形態３におけるプラズマアドレス表示装置の放電電流制御回路の概略構成を示す図である。
【図５】実施形態３におけるプラズマアドレス表示装置を駆動するときのタイミングチャート図である。
【図６】放電電流とディケイ時間との関係を示した図である。
【図７】プラズマアドレス表示装置の断面図である。
【図８】プラズマアドレス表示装置の各画素に関する回路構成を示した模式図である。
【図９】従来のプラズマアドレス表示装置の概略回路構成図である。
【図１０】実施形態４におけるプラズマアドレス表示装置の概略回路構成図である。
【図１１】実施形態４におけるプラズマアドレス表示装置の断面図である。
【符号の説明】
２０  アノード電極
２１  カソード電極
３１、３２、３３  定電流回路
ＰＩＸ  画素
ＶＬ１、ＶＬ２、ＶＬｍ  信号電極
ＲＬ１、ＲＬ２、ＲＬｎ  負荷抵抗
Ｔ０、Ｔ１、Ｔ２、Ｔ３  スイッチングトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003549441.tif 000014
【図１０】
0003549441.tif 000015
【図１１】
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