(57)【特許請求の範囲】
【請求項１】
半導体基板上に、単位セルを行列二次元状に配置して成る撮像領域と、上記撮像領域の各単位セルに蓄積された信号を読み出す信号走査部とを備える固体撮像装置に於いて、
上記半導体基板の基板界面から基板の深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第１導電型の信号蓄積部を有する光電変換領域と、
この光電変換領域に隣接して上記基板界面上方に設けられるゲート電極及び、上記信号蓄積部から信号電荷を通過させる上記基板界面に形成されるチャネルを有するＭＯＳ型電界効果トランジスタと、を具備し、
上記信号蓄積部の少なくとも一部はそのチャネル方向に於いて上記ゲート電極と重なるように信号が通過する方向に突出形成されており、
空乏層が上記信号蓄積部に達するような読み出し電圧を上記ゲート電極へ印加することにより、該信号蓄積部に蓄積された上記信号電荷が上記基板界面に向かって流れ出し、上記チャネル内を通過して出力されることを特徴とする固体撮像装置。
【請求項２】
上記信号蓄積部上方で上記基板界面との間に、上記信号蓄積部の導電型とは反対の第２導電型で且つ不純物濃度が上記ＭＯＳ型電界効果型トランジスタのチャネル領域よりも高い拡散層領域を更に具備することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
上記光電変換領域におけるチャネル方向に突出された部分の長さは、上記電界効果トランジスタのゲート電極の長さの１／２よりも短いことを特徴とする請求項１及び２に記載の固体撮像装置。
【請求項４】
半導体基板上に単位セルが行列二次元状に配置されて形成される撮像領域と、上記撮像領域の各単位セルに蓄積された信号を読み出す信号走査部とを備える固体撮像装置に於いて、
上記半導体基板の基板界面から基板深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第１導電型の信号蓄積部と、上記信号蓄積部の上方で上記基板の深さ方向に上記基板界面から上記所定の基板深さまで形成され、該信号蓄積部の導電型とは反対の第２導電型からなり上記半導体基板よりも高い不純物濃度を有する不純物拡散領域と、で構成される光電変換領域と、
上記不純物拡散領域に隣接して基板界面上方に設けられたゲート電極への読み出し電圧の印加により形成された上記半導体基板の空乏層は該ゲート電極の下方に延出された上記信号蓄積部に達し、該信号蓄積部に蓄積された上記信号電荷が電位の高い基板表面に向かって流れ出し、基板界面に沿って形成される空乏層若しくはチャネル領域を通過させて、ドレインへ出力する第１導電型のＭＯＳ型電界効果トランジスタと、
を具備し、上記不純物拡散領域がチャネル領域方向において、上記信号蓄積部よりも上記ドレインから遠退く様に形成されることを特徴とする固体撮像装置。
【請求項５】
上記固体撮像装置において、
読出しＭＯＳゲートを構成する上記ゲート電極の信号蓄積部側の一部分は、上記チャネル領域方向に突出し、上記信号蓄積部の少なくとも一部は、該突出したゲート電極に重なるように形成されていることを特徴とする請求項１乃至４に記載の固体撮像装置。
【請求項６】
上記固体撮像装置において、
上記信号蓄積部側のうち上記ゲート電極に重なるように形成された部分は、読出しＭＯＳゲートのゲート幅方向で、該ゲート電極と重ならない部分とは異なる幅を有することを特徴とする請求項１乃至４に記載の固体撮像装置。
【請求項７】
上記固体撮像装置において、
上記信号蓄積部側のうち少なくとも上記ゲート電極に重なるように形成された部分は、製造工程において、ゲート電極材料の堆積前に形成されることを特徴とする請求項１乃至４に記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は固体撮像装置に関し、より詳細には信号のダイナミックレンジの低下や、熱雑音、残像等の改善された、高品質の再生画像を得る固体撮像装置に関するものである。
【０００２】
【従来の技術】
図１６は、増幅型ＭＯＳセンサと称される固体撮像素子の撮像領域に二次元状に配置された、単位画素の一部の断面構造を示した図である。
【０００３】
図１６に於いて、ｐ型シリコン基板１上にｐ型のウェル領域２が形成されている。このウェル領域２の表面部には、受光部基板界面に設けられたｐ＋  拡散層３と信号蓄積部となるｎ型拡散層４とから成る受光領域５と、信号検出部６と、ドレイン７及びソース８を有した増幅トランジスタ９が形成されている。
【０００４】
また、上記ウェル領域２上で受光量域５と信号検出部６の間には、読み出しＭＯＳ型電界効果トランジスタ（以下、読み出しＭＯＳトランジスタと略記する）のゲート電極１０が配置されている。そして、信号検出部６と増幅トランジスタ９のゲート電極１１には、両者を接続する配線１２が、更に増幅トランジスタ９のソース８には信号読み出し線１３が接続されて配設されている。
【０００５】
このような画素構造に於いて、動作は次のようになる。
【０００６】
信号蓄積期間中に、光電変換領域の受光利用域５に入射された入力光によって信号電荷が発生されて、それが信号蓄積部（ｎ型拡散層）４に蓄積される。信号蓄積期間が終了すると、読み出しＭＯＳトランジスタがオン状態にされ、該ＭＯＳトランジスタのチャネルを通して、信号電荷が信号蓄積部４から信号検出部６に排出される。信号検出部６では信号電荷が信号電圧に変換され、その電荷が配線１２を通して増幅トランジスタのゲート電極１１に導入される。信号電圧は、増幅トランジスタのソース８に接続された信号読み出し線１３から読み出される。
【０００７】
図１７は、信号蓄積部４から信号検出部６へ信号電荷が排出される際の信号電荷の読み出しの様子を示した図である。
【０００８】
読み出しゲートがオンされるとＭＯＳチャネルの電位が高くなり、信号蓄積部４に蓄積されていた信号電荷は、図１７（ａ）に示されるように、ＭＯＳトランジスタのチャネルを通して読み出される。
【０００９】
【発明が解決しようとする課題】
しかしながら、こうした従来の画素構造では、以下に述べるような課題を有していた。
【００１０】
すなわち、信号電荷読み出しの際には、ＭＯＳトランジスタのチャネルの電位が高くなることにより、それにつれて信号蓄積部の読み出しゲート際の電位が変調されることで、信号蓄積部から信号電荷が読み出される。ところが、暗電流防止のために設けられたｐ＋  層が存在する場合には、ｐ＋  層の電位が基準電位に固定されているために、信号蓄積部の読み出しゲート際の電位が読み出しゲート電位により変調されにくくなり、そのため、図１７（ｂ）に示されるように、信号電荷にとっての電位障壁がでる。それ故、信号読み出しが完全に行われなくなってしまう。
【００１１】
このように、信号蓄積部４からの信号読み出しが完全に行われないと、素子のダイナミックレンジが低下するという課題や、暗時の熱雑音が増加する、また残像が発生する等の問題が再生画面上に生じ、そのため再生画像の品質が著しく劣化する、という課題を有していた。しかも、このような課題は、画素サイズの縮小と共により一層顕著になるという問題がある。
【００１２】
再生画像の品質の向上、或いは素子サイズの縮小化という要請から、単位画素の大きさは年々縮小されていく傾向にある。単位画素の大きさが縮小されていくと、ＭＯＳトランジスタのサイズもそれにつれて縮小していくが、通常そのような素子サイズの縮小は、スケールダウン則に従い、印加電圧の低下、更にウェルの不純物濃度の上昇を伴う。
【００１３】
しかしながら、そのようにスケールダウンを実行すると、ＭＯＳゲートにより電位変調され得る領域はゲート近傍のみに限られるように狭くなっていく。そのため、基板表面のｐ＋  層より深い位置に形成されている信号蓄積部の読み出しゲート際の電位変調が起こりにくくなる。したがって、微細化された画素については上述した電位障壁がより一層生じ易くなり、増幅型ＭＯＳセンサに特有の上述した課題が一層顕著になってしまう。
【００１４】
この発明は上記課題に鑑みてなされたものであり、増幅型ＭＯＳセンサに於いて、セル微細化に従って読み出しゲートに印加される電圧が低下し、更に読み出しＭＯＳトランジスタのチャネル部のウェル濃度が高くなった場合でも、信号蓄積部からの信号電荷の読み出しが困難になることなく、素子のダイナミックレンジの低下や、暗時の熱雑音、残像等が生じることのない固体撮像装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
すなわち、第１の発明は、半導体基板上に、単位セルを行列二次元状に配置して成る撮像領域と、上記撮像領域の各単位セルに蓄積された信号を読み出す信号走査部とを備える固体撮像装置に於いて、上記半導体基板の基板界面から基板の深さ方向に所定距離離間された位置に設けられて、光電変換により得られた信号電荷を蓄積する第１導電型の信号蓄積部を有する光電変換領域と、この光電変換領域に隣接して上記基板界面上方に設けられるゲート電極及び、上記信号蓄積部から信号電荷を通過させる上記基板界面に形成されるチャネルを有するＭＯＳ型電界効果トランジスタと、を具備し、上記信号蓄積部の少なくとも一部はそのチャネル方向に於いて上記ゲート電極と重なるように信号が通過する方向に突出形成されており、空乏層が上記信号蓄積部に達するような読み出し電圧を上記ゲート電極へ印加することにより、該信号蓄積部に蓄積された上記信号電荷が上記基板界面に向かって流れ出し、上記チャネル内を通過して出力される固体撮像装置を提供する。
【００１６】
また、第２の発明は、上記第１の発明に於いて、上記信号蓄積部上方で上記基板界面との間に、上記信号蓄積部の導電型とは反対の第２導電型で且つ不純物濃度が上記ＭＯＳ型電界効果型トランジスタのチャネル領域よりも高い拡散層領域を更に具備することを特徴とする。
【００１７】
第３の発明は、上記第１及び第２の発明に於いて、上記ゲート電極と重なるように上記信号蓄積部の信号排出方向に突出形成された部分の長さは、上記電界効果トランジスタのゲート電極の長さの１／２よりも短いことを特徴とする請求項１及び２に記載の固体撮像装置。
【００１８】
第４の発明は、上記第２の発明に於いて、上記ゲート電極と重なるように上記信号蓄積部の信号排出方向に突出形成された部分の長さは、上記拡散層領域の基板界面からの接合深さの１／２よりも長いことを特徴とする。
【００１９】
第５の発明は、上記第１乃至第４の発明に於いて、上記信号蓄積部は上記ゲート電極の下方に形成された第１の領域と、上記ゲート電極の下方以外に形成された第２の領域とを有し、上記第１の領域の信号蓄積部の基板界面からの深さが、上記第２の領域の信号蓄積部の深さより浅い位置に設けられていることを特徴とする。
【００２０】
第６の発明は、上記第５の発明に於いて、上記第１の領域は、上記ゲート電極形成工程前に形成され、上記第２の領域が上記ゲート電極形成工程後に形成されることを特徴とする。
【００２１】
第７の発明は、上記第５の発明に於いて、上記第１及び第２の領域が、上記ゲート電極形成後の同一のイオン注入工程で形成され、更に上記第１の領域は上記ゲート電極を通過したイオンによって形成されることを特徴とする。
【００２２】
第８の発明は、上記第１及び第２の発明に於いて、上記信号蓄積部は、上記ＭＯＳ型電界効果トランジスタのトランジスタチャネルから離れた位置に設けられた第１の領域と、上記ＭＯＳ型電界効果トランジスタのトランジスタチャネルと上記第１の領域とを接続する第２の領域とを有することを特徴とする。
【００２３】
第９の発明は、上記第８の発明に於いて、上記信号蓄積部の第１の領域の接合深さが上記第２の領域の接合深さより深いことを特徴とする。
【００２４】
第１０の発明は、上記第８及び第９の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向と直交する方向の端部の長さが、上記第２の領域の同一方向の長さより長いことを特徴とする。
【００２５】
第１１の発明は、上記第８及び第９の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第２の領域の同一方向の長さより短いことを特徴とする。
【００２６】
第１２の発明は、上記第７乃至第１１の発明に於いて、上記第２の領域の信号読み出し方向と直交する方向の長さは、上記ゲート電極の少なくとも上記第２の領域と深さ方向に重なる部分の信号読み出し方向に直交する方向の長さよりも短いことを特徴とする。
【００２７】
第１３の発明は、上記第１及び第２の発明に於いて、上記信号蓄積部は第１の領域と第２の領域とを有し、上記第１の領域は上記ＭＯＳ型電界効果トランジスタのゲート電極に対して自己整合的に形成され、上記第２の領域は上記ＭＯＳ型電界効果トランジスタのトランジスタチャネルと上記第１の領域とを接続することを特徴とする。
【００２８】
第１４の発明は、上記第１３の発明に於いて、上記信号蓄積部の第１の領域の接合深さは上記第２の領域の接合深さより深いことを特徴とする。
【００２９】
第１５の発明は、上記第１３及び第１４の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第２の領域の同一方向の長さより長いことを特徴とする。
【００３０】
第１６の発明は、上記第１３及び第１４の発明に於いて、上記信号蓄積部の第１の領域は、基板表面に平行で信号読み出し方向に直交する方向の端部の長さが、上記第２の領域の同一方向の長さより短いことを特徴とする。
【００３１】
第１７の発明は、上記第１３乃至第１６の発明に於いて、上記第２の領域の信号読み出し方向と直交する方向の長さは、上記ゲート電極の少なくとも上記第２の領域と深さ方向に重なる部分の信号読み出し方向に直交する方向の長さよりも短いことを特徴とする。
【００３２】
この発明の固体撮像装置にあっては、読み出しゲートの直下まで信号蓄積部が延出されているため、読み出しゲートにより信号蓄積部の電位を変調しやすくなり、そのため電位障壁ができることなく、微細化された画素に於いても問題なく信号読み出しを行うことができる。したがって、信号のダイナミックレンジの低下や、熱雑音、残像等が生じることなく、高品質の再生画像を得ることができる。
【００３３】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
【００３４】
図１は、この発明の固体撮像装置の第１の実施の形態に係る単位セルの要部の構成を示した断面図である。
【００３５】
図１に於いて、ｐ型のシリコン基板２１の表面部には、光電変換領域２２を構成するｐ＋  拡散層２３と、このｐ＋  拡散層２３と所定間隔離間して読み出しＭＯＳ型電界効果トランジスタ（以下、ＭＯＳトランジスタと略記する）のドレイン２４が形成されている。そして、上記ｐ＋  拡散層２３の下方には、隣接してｎ型拡散層で構成される信号蓄積部２５が形成されている。また、シリコン基板２１の表面上で上記ｐ＋  拡散層２３とドレイン２４の間には、ＭＯＳ型電界効果トランジスタのゲート電極２６が設けられる。
【００３６】
上記ｐ＋  拡散層２３は、光電変換領域２２の基板表面で発生する暗電流を抑制するために設けられている。また、信号蓄積部２５のＭＯＳトランジスタのゲート電極２６の際端部の位置は、シリコン基板２１の表面部に設けられたｐ＋  拡散層の読み出しゲート電極２６際端部よりも、図示矢印Ｙの距離だけゲート電極２６の下方に延出されて形成される。
【００３７】
図２は、この第１の実施の形態に於ける単位セルの読み出し動作を説明するためのもので、（ａ）は読み出しゲート電極際の断面構造を拡大して示した図である。同図では、読み出しゲート電極２６がオン状態になるよう、読み出し電位が印加されており、ＭＯＳゲート下に空乏層２７が形成されていて、それが信号蓄積部２５のうちゲート電極２６の下方に間で延出された部分に到達している。
【００３８】
図２（ｂ）及び（ｃ）は、図２（ａ）に於いて図示矢視Ａ−Ａ′間での電位分布を示したもので、（ｂ）はゲートオフ時、（ｃ）はゲートオン時の状態を示した図である。
【００３９】
図２（ｂ）に於いて、読み出しゲートがオフ状態では、基板のやや深い位置に設けられた信号蓄積部２５に信号電荷が蓄積されている。
【００４０】
そして、図２（ｃ）に示されるように、ゲートに読み出し電位が印加されている場合は、ゲート電極２６に読み出し電位が印加されたため、シリコン基板に空乏層が形成され、その空乏層がゲート電極２６の下方に間で延出された信号蓄積部２５にまで到達する。これにより、蓄積された信号電荷が電位の高い基板表面側に向って流れ出し、読み出しが行われる。そして、基板表面に達した信号電荷は、ドレイン２４に向けて流れていくことになる。
【００４１】
このように、本実施の形態では、従来のセル構造とは異なり、ゲート電極と信号蓄積部の間に電位障壁を作る原因となるｐ＋領域が近傍に存在しないため、電位障壁ができることもなく、すべての信号電荷を読み出すことが可能になる。
【００４２】
図３は、この発明の第２の実施の形態に係る単位セルの要部の構成を示した断面図である。
【００４３】
尚、以下に述べる実施の形態に於いて、上述した実施の形態と同じ部分には同一の参照番号を付して説明を省略する。
【００４４】
図３に於いては、図１に示される第１の実施の形態の単位セル構造のうち、シリコン基板２１の表面部に形成されているｐ＋  拡散層２３を除いて光電変換領域２２を構成している。
【００４５】
このように構成しても、上述した第１の実施の形態と動の効果を得ることができる。
【００４６】
図４は、この発明の第３の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００４７】
この第３の実施の形態の基本的な構造は、上述した図１の第１の実施の形態と同じであり、ｐ＋  型拡散層２３と信号蓄積部２５の関係について規定している。
【００４８】
図４に於いて、ｘｊ  は表面のｐ＋  層拡散層２３の接合深さを表している。また、ｙ１  は、信号蓄積部２５に於けるゲート電極２６の下方に延出されている突出部分の長さを表している。本実施の形態では、この突出部分の長さｙ１  がｐ＋  拡散層２３の接合深さｘｊ  の１／２より長くなるように設定されて構成されている。
【００４９】
このように突出部分の長さを規定する理由は、以下による。
【００５０】
すなわち、基板表面に形成された設けられたｐ＋  層拡散層２３は、例えばボロンのイオン注入により、ゲート電極２６に対して自己整合的に形成される。しかしながら、イオン注入後の熱工程により、基板に注入されたボロンは基板中に拡散されて、ゲート電極２６の下方にまで侵入する。その侵入する基板界面方向の距離は、ｐ＋  層拡散層２３の最終的な接合深さｘｊ１に比例する。したがって、ｘｊ１が大きければ大きいほど、ゲート電極２６の下方へｐ＋  層拡散層２３が延出される。
【００５１】
しかしながら、この第３の実施の形態のように、信号蓄積部２５の端部のゲート電極２６への突出部分の長さｙ１  が１／２ｘｊ１よりも長いと、ゲート電極２６と信号蓄積部２５の重なり合わせが十分に取れるので、読み出しが可能となる。
【００５２】
図５は、この発明の第４の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００５３】
図５に於いて、ｙ２  は信号蓄積部２５の端部からＭＯＳトランジスタのドレイン２４である信号検出部までの距離である。また、Ｌｇは読み出しゲート（ゲート電極２６）長である。本実施の形態では、読み出しゲート長Ｌｇが信号蓄積部２５からドレイン２４迄の距離ｙ２  の１／２の長さよりも長いように構成されている。
【００５４】
上記距離ｙ２  の規定の理由は、以下による。
【００５５】
信号蓄積部２５をゲート武器２６の下方にまで突出形成させると、それだけ読み出しは行いやすくなる。しかしながら、一方で読み出しＭＯＳトランジスタのソースである信号蓄積部とドレイン２４である信号検出部が近付いてしまい、いわゆるＭＯＳトランジスタのパンチスルーが生じる。このパンチスルーが生じると、ゲートによるトランジスタのオン／オフの制御ができなくなり、常にＭＯＳトランジスタがオン状態となってしまい、信号の蓄積ができなくなってしまう。
【００５６】
そこで、この第４の実施の形態では、信号蓄積部２５端部から信号検出部のゲート側端部までの距離ｙ２  が、ゲート長をＬｇとした場合に１／２Ｌｇよりも大きくなるように設定している。上記距離ｙ２  をこのように設定することにより、パンチスルーを起こすことがなく、ゲートによりオン／オフの制御をすることができる。
【００５７】
図６は、この発明の第５の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００５８】
図６に於いて、信号蓄積部２５から読み出しゲート電極２６の下方に突出形成された部分、すなわち信号蓄積部２９が、信号蓄積部２５の深さよりも基板表面側に浅く形成されている。このように構成すると、ゲート電極２６側に突出形成された信号蓄積部２９が、よりいっそう読み出しゲートからの電位変調を受けやすい基板表面近くに設けられるため、更に信号の読み出しが行いやすくなる。
【００５９】
図７は、この発明の第６の実施の形態に係る単位画素の要部の構成を示した断面図である。
【００６０】
この第６の実施の形態は、上述した図６の第５の実施の形態に於けるｐ＋  型拡散層２３を除いて単位画素を構成したものである。その他の構成は、上述した第５の実施の形態と同じである。
【００６１】
図８は、図６の構成の単位画素の製造工程の要点を示した断面図である。
【００６２】
図８（ａ）に於いて、先ず、ゲート電極２６が形成される前に、信号蓄積部の一部である信号蓄積部２９がイオン注入等の手段により、シリコン基板２１の表面部から所定の深さに形成される。次いで、図８（ｂ）に示されるように、読み出しゲート（ゲート電極２６）が、シリコン基板２１の表面上に形成される。
【００６３】
続いて、図８（ｃ）に示されるように、シリコン基板２１の表面部に、ｐ＋  型拡散層２３、ドレイン２４が形成され、更にｐ＋  型拡散層２３の下部に信号蓄積部２５が形成される。これにより、図６に示されるような構造の画素を構成することができる。
【００６４】
図９は、図６の構成の単位画素の他の製造工程の要点を示した断面図である。
【００６５】
図９（ａ）に於いて、先ず、シリコン基板２１の表面上にゲート電極２６が成される。次いで、図９（ｂ）に示されるように、信号蓄積部２５及び２９がイオン注入により形成されるが、この際、イオン注入の一部がゲート電極２６を通して行われるため、浅い拡散層（信号蓄積部）２９と深めの拡散層（信号蓄積部）２５が同時に形成される。
【００６６】
そして、図９（ｃ）に示されるように、シリコン基板２１の表面部に、ｐ＋  型拡散層２３、ドレイン２４が形成される。これにより、図６に示されるような構造の画素を構成することができる。
【００６７】
図１０は、この発明の第７の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【００６８】
図１０に於いて、ｐ＋  型拡散層２３の下部で、信号蓄積部２５から延出された部分には、ゲート電極２６の下方にまで一部が突出形成された、信号蓄積部の第２の領域であるところのｎ型拡散層３１が形成されている。信号蓄積部の第１の領域である信号蓄積部２５は、読み出しＭＯＳゲートから離れた領域に配置されている。
【００６９】
第２の信号蓄積部であるｎ型拡散層３１は、その一端が読み出しゲートの直下まで突出形成されており、また他端は上記第１の信号蓄積部２５の領域と重なっている。
【００７０】
図１１は、この発明の第８の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【００７１】
図１１に於いて、シリコン基板２１の表面部にｐ＋  型拡散層２３が形成されており、その下部に第１の領域の信号蓄積部２５が読み出しＭＯＳゲートから離れた領域に形成されている。そして、第２の領域の信号蓄積部であるｎ型拡散層２４は、ｐ＋  型拡散層２３の端部で下面にその一部が読み出しゲート（ゲート電極）２６の下方まで延出されて形成されている。尚、ｎ型拡散層３１の一部は、第１の信号蓄積部２５と重なって形成されている。
【００７２】
図１１に於いては、第１の領域の信号蓄積部２５の接合深さが第２の領域のｎ型拡散層３１の接合深さよりも深く形成されている。
【００７３】
図１２は、この発明の第９の実施の形態に係る単位画素の要部の構成を示した平面図である。
【００７４】
図１２に於いて、第１の領域の信号蓄積部２５の幅Ｗ１は、第２の領域のｎ型拡散層３１の幅Ｗ２よりも長く形成されている。これらの幅Ｗ１、Ｗ２の設定以外の構成は、上述した実施の形態の何れであっても良い。
【００７５】
図１３は、この発明の第１０の実施の形態に係る単位画素の要部の構成を示した平面図である。
【００７６】
図１３に於いて、第１の領域の信号蓄積部２５の幅Ｗ１は、第２の領域のｎ型拡散層３１の幅Ｗ２よりも短く形成されている。これらの幅Ｗ１、Ｗ２の設定以外の構成は、上述した実施の形態の何れであっても良い。
【００７７】
図１４は、この発明の第１１の実施の形態に係る単位画素の要部の構成を示す平面図である。
【００７８】
図１４に於いて、読み出しＭＯＳゲートであるゲート電極２６には、その一部に信号読み出し方向にゲート長が突出されたゲート電極２６ａが形成されている。そして、信号蓄積部の第２の領域であるｎ型拡散層３１のうち読み出しＭＯＳゲートと重なる部分の幅Ｗ２は、ゲート長が長くなっている部分のゲート電極２６ａの幅Ｗ３より短く、且つ信号蓄積部の第２の領域が重なるのは読み出しＭＯＳゲート長が長い部分になっている。
【００７９】
ここで、第１の領域の信号蓄積部２５の幅Ｗ１は、第２の領域のｎ型拡散層３１の幅Ｗ２より狭くても良く、また広くても良い。
【００８０】
図１５は、第１の領域の信号蓄積部２５の幅Ｗ１と第２の領域のｎ型拡散層３１の幅Ｗ２との関係を示したもので、Ｗ１＞Ｗ２の場合の例が図示されている。
【００８１】
尚、上述した第７乃至第１１の実施の形態に於いて、第１の領域である信号蓄積部２５は、例えばイオン注入等の方法により、読み出しＭＯＳゲート（ゲート電極２６）形成後に、ＭＯＳゲートに対して自己整合的に形成されても良い。この場合、第１の領域の信号蓄積部２５と信号蓄積部の第２の領域であるｎ型拡散層３１とゲート電極２６との関係については、図１０乃至図１５に示される上述した第７乃至第１１の実施の形態と同様である。
【００８２】
尚、この発明は、上述した実施の形態に限定されることなく、種々変形して実施可能である。
【００８３】
【発明の効果】
以上のようにこの発明によれば、画素サイズが縮小され、読み出しゲート電圧に印加される電圧が低下し、且つウェル濃度が高くなった場合でも、信号蓄積部の信号電荷の排出が問題なく行え、従って素子のダイナミックレンジの低下や、暗時の熱雑音、残像等の問題が生ずることのない固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の固体撮像装置の第１の実施の形態に係る単位セルの要部の構成を示した断面図である。
【図２】この第１の実施の形態に於ける単位セルの読み出し動作を説明するためのもので、（ａ）は読み出しゲート電極際の断面構造を拡大して示した図、（ｂ）は（ａ）に於いて図示矢視Ａ−Ａ′間でのゲートオフ時の電位分布を示した図、（ｃ）は（ａ）に於いて図示矢視Ａ−Ａ′間でのゲートオン時の状態を示した図である。
【図３】この発明の第２の実施の形態に係る単位セルの要部の構成を示した断面図である。
【図４】この発明の第３の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図５】この発明の第４の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図６】この発明の第５の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図７】この発明の第６の実施の形態に係る単位画素の要部の構成を示した断面図である。
【図８】図６の構成の単位画素の製造工程の要点を示した断面図である。
【図９】図６の構成の単位画素の他の製造工程の要点を示した断面図である。
【図１０】この発明の第７の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【図１１】この発明の第８の実施の形態に係る単位画素要部の構造を示すもので、（ａ）は平面図、（ｂ）は断面図である。
【図１２】この発明の第９の実施の形態に係る単位画素の要部の構成を示した平面図である。
【図１３】この発明の第１０の実施の形態に係る単位画素の要部の構成を示した平面図である。
【図１４】この発明の第１１の実施の形態に係る単位画素の要部の構成を示す平面図である。
【図１５】第１の領域の信号蓄積部２５の幅Ｗ１と第２の領域のｎ型拡散層３１の幅Ｗ２との関係を示した図である。
【図１６】従来の増幅型ＭＯＳセンサの撮像領域に二次元状に配置された、単位画素の一部の断面構造を示した図である。
【図１７】信号蓄積部４から信号検出部６へ信号電荷が排出される際の信号電荷の読み出しの様子を示した図である。
【符号の説明】
２１  シリコン基板、
２２  光電変換領域、
２３  ｐ＋  拡散層、
２４  ＭＯＳ型電界効果トランジスタのドレイン、
２５  信号蓄積部（第１の領域）、
２６  ＭＯＳ型電界効果トランジスタのゲート電極（読出しゲート）、
２７  空乏層、
２９  信号蓄積部（第２の領域）、
３１  ｎ型拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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