(57)【特許請求の範囲】
【請求項１】
単結晶シリコン層チャネル領域と、この単結晶シリコン層チャネル領域の直上に形成された第一のゲート絶縁層及び第一のゲート電極と、前記単結晶シリコン層チャネル領域直下に形成された第二のゲート絶縁層と、この第二のゲート絶縁層の直下に第一のゲート電極と自己整合的に形成された第二のゲート電極と、この第二のゲート電極及び前記単結晶シリコン層チャネル領域を直下の支持基板から分離し、且つ該第二のゲート電極を内壁面の一部とする空洞を備えたＭＯＳＦＥＴを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、複数の上記ＭＯＳＦＥＴが連結した同一の空洞で支持基板から分離されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、それぞれその上部に請求項１記載のＭＯＳＦＥＴが形成された複数の空洞を有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、上記第二のゲート絶縁層がシリコン窒化膜であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、上記第二のゲート電極がポリシリコン膜であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置を製造する方法であって、上記空洞はシリコン基板に複数のトレンチを形成しこれを熱処理して形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、第二のゲート電極材を空洞内壁に堆積し、これに第一のゲート電極をマスクとして不純物を導入して第二のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、第二のゲート電極はポリシリコンであり、上記不純物は酸素であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、第二のゲート電極材の一部が不純物によって絶縁体に変化することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、第二のゲート電極材の一部が素子間配線として利用されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大規模集積化半導体装置、特にシリコン−オン−インシュレータ（ＳＯＩ）構造の超高速電界効果型トランジスター  （以下ＳＯＩ−ＭＯＳＦＥＴと略記する）及びその製造方法に関する。
【０００２】
【従来の技術】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、これらに用いられる個々の半導体素子の微細化、高速化、大規模集積化、ワンチップ化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化を考えた場合、これには様々な困難が伴う。例えば、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降する短チャネル効果や、従来の局所的酸化技術では酸化領域が素子分離領域からはみ出してしまうため、微細な素子分離構造が形成できないことなどである。
【０００３】
この様な問題に対して、シリコン−オン−インシュレータ（ＳＯＩ）構造へのＬＳＩ回路の製造が提案されている。特に、絶縁体上に形成されたシリコン層の膜厚を薄くしていくことで、ソース・ドレイン領域に隣接したエクステンション部の厚さを制限し、この部分の電界分布を変化させ、ＭＯＳＦＥＴ装置の微細化に伴う短チャネル効果を抑制できる。さらに、浅いトレンチによる素子分離（ＳＴＩ）技術を用いることで、薄膜ＳＯＩ装置の素子分離は、素子形成領域以外を単にエッチング除去することで、容易に達成される。加えて、シリコン層の膜厚をチャネル部を伝導する電子の波動函数のチャネル垂直方向における広がり程度以下に薄くすることで、シリコン層中の導伝帯の電子状態のエネルギー縮退が解除され、チャネル部には、有効質量の小さな、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴ素子の高速化が達成されることが知れれている。［Ｓ．Ｔａｋａｇｉ，ｅｔ．ａｌ．Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３７，ｐ．１２８９（１９９８）］
さらに、薄いチャネルシリコン層を上下からゲート絶縁膜を介してゲート電極ではさみこむいわゆるダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造をとることで、シリコン層の上下界面がそれぞれチャネルとして機能するようになり、また上下のチャネル領域に形成される量子井戸の干渉効果により上記で説明したシリコン層中の導伝帯の電子状態のエネルギー縮退が容易に解除され、即ち、高速の電子のみが誘起され、チャネル部の移動度が上昇し、ＭＯＳＦＥＴの駆動力は二倍以上の向上が見込まれる。［Ｍ．Ｓｈｏｊｉ  ｅｔ  ａｌ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｐ．２７２２，（１９９９）］加えて、この構造は短チャネル効果の抑制に対してきわめて有効でゲート長２０ｎｍ以下の素子の実現も可能である。［Ｘ．Ｈｕａｎｇ，ｅｔ  ａｌ，ＩＥＤＭ  ９９，ｐ６７（１９９９）］
しかしながら、このようなダブルゲートシリコン−オン−インシュレータ（ＳＯＩ）構造の実現には以下のようなさまざまな問題が生じてくる。
【０００４】
第一に、ＳＯＩ構造を実現するためには、従来ＳＯＩｗａｆｅｒを用いているが、ＳＯＩ  ｗａｆｅｒはｂｕｌｋ  ｓｉｌｉｃｏｎ  ｗａｆｅｒに比してコスト高のうえ、ｗａｆｅｒ作成に伴う結晶欠陥の混入を免れ得ない。ＳＯＩ  ｗａｆｅｒは汎用であるがゆえに、ｗａｆｅｒ上どの部位に結晶欠陥が存在しても、この部位に重要な素子が形成される可能性は常に存在する。よってｗａｆｅｒ全面にわたって結晶欠陥の生成を厳しく制御する必要が生じＳＯＩｗａｆｅｒの製造を技術的にも困難なものとしている。
【０００５】
第二に、薄い単結晶シリコン層を上下（裏表）から正確にはさみこむゲート電極の形成が困難である。従来、このような構造を達成するためには、通常のシリコンｗａｆｅｒ上に片側の第一のゲート電極を形成した後、この上に  ＣＶＤ酸化膜などの絶縁体を堆積し、さらにこれを平坦化し、加えてこのｗａｆｅｒを上下反転して、ゲートを形成した第一の半導体主面を下にして第二の支持シリコンｗａｆｅｒに接着し、引き続き、第一のシリコンｗａｆｅｒを削り薄膜化し、薄いシリコン層を形成し、最後にこの上の第一のゲート電極に対応する部分に対を成す第二のゲート電極を形成する。
【０００６】
しかし、このような手法では、ただでさえ作成の難しい貼り合わせＳＯＩ  ｗａｆｅｒを素子が作り込まれたｗａｆｅｒを用いて製造していることになり、均一で薄いシリコン層を得ることは難しい。均一で薄いシリコン層はチャネル層として働くのでこの膜厚を制御することは極めて重要である。また貼り合わせに伴う結晶欠陥の混入や、微粒子やガスの接合面への封入などに伴う不具合も深刻なものとなる。さらに致命的なのは、埋め込まれた第一のゲート電極にきわめて正確に第二のゲート電極を配置形成しなければならず、位置合わせ等ｌｉｔｈｏｇｒａｐｈｙ工程に過度の負担がかかる。さらに、この困難は素子の微細化を追って増大することは言うまでもない。
【０００７】
このような困難を回避するために、まずＳＯＩｗａｆｅｒ上のシリコン層を薄い壁上に垂直加工し、このシリコンの壁を覆うようにＣＶＤ  ポリシリコンを形成した後、これを垂直方向に、シリコン壁の中央部を跨ぐ部分のみを残してＲＩＥ加工除去して、シリコン壁の裏表を跨ぐゲート電極を形成するという手法も試みられている。
【０００８】
しかし、このような手法では、まずＳＯＩｗａｆｅｒ上のシリコン層を薄い壁状に加工することが困難である。特に薄いシリコンチャネル層を壁状に形成するためにはシリコン層膜厚に相当するきわめて微細なＲＩＥ加工マスクを使用しなければならずｌｉｔｈｏｇｒａｐｈｙ工程に過度の負担がかかることは以前と同様である。さらにシリコンチャネル層がＲＩＥに直接晒されているため、ここに結晶欠陥や不純物が混入する可能性が極めて高い。また、加工形成できるシリコン層薄壁の高さ（即ち、ＭＯＳＦＥＴの幅）はＳＯＩｗａｆｅｒのシリコン層膜厚、あるいはＲＩＥ加工技術で規定されており、任意の幅のＭＯＳＦＥＴを形成することができない。加えて、シリコン層薄壁をまたぐゲート電極の加工も困難である。垂直にかみそりのように屹立したシリコン層薄壁のような非常に起伏に富んだ構造にきわめて微細なゲート電極加工用レジストパターンを形成することは難しく、ＲＩＥ加工除去工程も、シリコン層薄壁側部でのいわゆる側壁残滓を完全に排除するために、きわめて高選択比のＲＩＥ工程を長時間施さなければならず結晶欠陥や不純物が混入する可能性が増大するのみならず、ｔｈｒｏｕｇｈｐｕｔも低下する。この事情は、いわゆるダマシーン工程によりゲート構成部分を選択的にＲＩＥ加工除去する場合も同様であることはいうまでもない。また、垂直に屹立したソース／ドレイン領域に電気的コンタクトをとることも難しい。
【０００９】
【発明が解決しようとする課題】
以上詳しく説明した通り、薄膜化したダブルゲートＳＯＩ−ＭＯＳＦＥＴにより短チャネル効果を抑制し、さらにチャネル移動度の増大を利用して超高速ＳＯＩ−ＭＯＳＦＥＴを形成しようとするとその製造工程は極度に複雑化するという困難があった。
【００１０】
本発明は、上記のような、従来技術の欠点を除去し、薄膜化したダブルゲートＳＯＩ−ＭＯＳＦＥＴによる移動度の増大を享受しつつ、しかも、製造コストの増大を回避できる、超高速ダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造、及び、同半導体装置の製造方法を提供しようとするものである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明は、単結晶シリコン基板内に任意形状の空洞を形成し、この空洞内壁面に、この空洞部を保ったまま、下部ゲート絶縁膜、および、下部ゲート電極となるべき物質を形成した後、空洞上部の単結晶シリコン層を素子領域形状に加工する。このとき、この素子領域をなす島状単結晶シリコン層は下部ゲート絶縁膜、下部ゲート電極となる物質により支持する。次いで、素子領域上に第一のゲート電極を加工形成し、これをマスクとして素子領域シリコン層を貫通して下部ゲート電極物質に選択的に不純物を導入し、第一のゲート電極によってマスクされた領域以外の下部ゲート電極物質を絶縁層に変化させることを含んでいる。加えて、本発明は、絶縁層にならなかった下部ゲート電極部分を上部に形成された第一のゲート電極とともにダブルゲートＳＯＩ−ＭＯＳＦＥＴ構造のゲート電極として利用すると同時に、絶縁層となった下部ゲート電極物質およびこの下部に残存する空洞部を素子の力学的支持、および、電気的素子分離に利用することを含んでいる。
（作用）
単結晶シリコン基板に微細なｔｒｅｎｃｈを多数形成しこれを水素雰囲気中で熱処理することで、シリコン原子の自己拡散作用により、微細なｔｒｅｎｃｈは変形し、シリコン基板内に目途の任意形状の空洞が形成される。空洞の上部には薄い単結晶のシリコン層が形成される。複雑なＳＯＩ基板生成工程を経る必要がないので、結晶欠陥のない薄い単結晶シリコン層を必要領域に簡便に形成することが可能であり、ＳＯＩ基板を用いることによるコスト上昇、結晶欠陥の混入を防止し、高い歩留まりを確保できる。
【００１２】
シリコン内空洞は区分けされた形で形成することが可能であり、このそれぞれの空洞に通じる穴を形成し、ここからＣＶＤ法などの方法で下部ゲート電極構成物質（たとえばポリシリコン）を形成できる。また空洞は任意の形状に形成できるので、個々の空洞の形状を調節して、その上部単結晶シリコン層に形成されるべき素子形状に応じて、この素子を目途の力学的強度で保持するように設計できる。
【００１３】
内部空洞、および、下部ゲート電極構成物質の形成後、素子領域の形成から上部ゲート電極の形成までは、従来の製造方法になんら工程を追加することなく遂行可能となる。
【００１４】
第一のゲート電極をマスク材として下部電極物質に不純物  （たとえば、酸素）を導入（イオン注入）しこれを絶縁体化する。この絶縁体化は酸素を導入されたポリシリコン層を不活性雰囲気で熱処理することで、酸素導入部でのみ選択的に進行する。このため、絶縁体化されなかった下部電極物質領域に上部ゲート電極と自己整合的に下部ゲート電極が形成される。この結果、従来の製法で要求されるような高精度の上下ゲート電極間のａｌｉｇｎｍｅｎｔは必要なくなる。また、チャネルを形成するシリコン層は薄いのでこれを貫通して下部電極構成物質に不純物を導入することは容易である。不純物導入に晒されている領域はソース／ドレイン領域であり、チャネル部分はこれに該当しないので不必要な結晶欠陥はチャネル部分には導入されない。よってチャネル部の高移動度を確保できる。また酸素の導入により、若干の格子間酸素をソース／ドレイン領域に残存させることで転移の発生伝播を抑制できる。
【００１５】
第一のゲート電極をマスク材として下部電極物質に不純物  （たとえば、酸素）を導入しこれを絶縁体化することにより、下部ゲート電極の加工と素子分離が同時に完成される。
【００１６】
下部ゲート電極構成物質を形成するにあったて、内部空洞を埋め尽くさずにこの空洞を残存させることにより、下部電極構成物質が絶縁体に変性する（たとえば  ポリシリコンが酸化される）時に体積変化を伴うとしてもこの変化を内部空洞が吸収する。よって体積変化が上部シリコン層に歪を与えることを抑止できる。
【００１７】
下部ゲート電極構成物質を形成するにあたって、内部空洞を埋め尽くさずにこの空洞を残存させることにより、この空洞は低誘電率層として活用される。よって素子スピードの更なる向上が見込まれる。
【００１８】
下部ゲート電極は上部ゲート電極とコンタクト形成のための引き出し部分まで含めて同形状に加工される。このため上下ゲート電極の電気的接続は上部ゲート電極へのコンタクトホール形成時に下部ゲート電極に達するまでＲＩＥ加工を施せば自動的に完了する。
【００１９】
かくて、短チャネル効果のない、高移動度の超高速ダブルゲート（Ｄｏｕｂｌｅ−Ｇａｔｅ  ）ＳＯＩ  ＭＯＳＦＥＴが簡便に実現される。
【００２０】
【発明の実施の形態】
（実施例）
以下、本発明の一実施例を図面を参照して説明する。本発明は、廉価なバルクシリコン基板上に、ダブルゲートＳＯＩ構造の超高速ＭＯＳＦＥＴを形成する簡略な製造工程を具現する。
【００２１】
図１−ａは、シリコン半導体基板１００、および、この目途の領域に格子状に形成された微細なトレンチ１０１を示す断面鳥瞰図である。微細なトレンチはＲＩＥのような公知の手法のうち効果的な方法により形成できる。
【００２２】
図１−ｂは、図１−ａの構造をたとえば水素雰囲気中で１１００℃で熱処理した結果得られる内部空洞１０２を示す断面鳥瞰図である。微細なトレンチ１０１は熱処理により変形し融合することで内部空洞１０２を形成する。内部空洞１０２の上部天井坂として薄い単結晶シリコン層１０３が形成される。この厚さｔはトレンチ１０１の格子間隔ｄ、トレンチ径ｒと、ｔ＝２７．８３ｒ３／ｄ２という関係になることが知られている。［Ｔ．Ｓａｔｏ，ｅｔ．ａｌ，ＩＥＤＭ−９９，ｐ５１７，（１９９９）］これらのパラメターを制御して目途の膜厚の単結晶シリコン層１０３を得ることができる。また内部空洞形成後例えば熱酸化工程およびＨＦ剥離を通じて、このシリコン層を任意の膜厚、例えば１００A、に薄膜化できることはいうまでもない。最後に、内部空洞に通ずる開口１０４をＲＩＥのような公知の手法のうち効果的な方法により形成する。
【００２３】
図２は、図１−ｂの構造に開口部１０４を通じて、下部ゲート絶縁膜として、例えば熱窒化膜２０１を例えば５０Ａ、下部ゲート電極構成物質２０２、例えば導電性不純物を混入したポリシリコンを例えば１０００Ａを例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて内部空洞１０２の内壁面に内部空洞を完全に埋め尽くすことなく形成した後を示す断面鳥瞰図である。ＣＶＤによるポリシリコンの堆積は内壁面に沿って均一（ｃｏｎｆｏｒｍａｌ）に進むのでこのような構造は容易に達成できる。残存する内部空洞の幅は少なくとも、上部ポリシリコンの酸化に伴う体積膨張後にも空洞が埋め尽くされないようにする。この場合１０００  Ａのポリシリコンが酸化されることにより約２２００Ａの熱酸化膜が形成されるので残存内部空洞の幅は１２００Ａ以上あることが望ましい。また、開口部１０４の周囲にもＣＶＤによりポリシリコンが形成されるが、開口部１０４の寸法を調整して目途の厚さのポリシリコンが形成された時点でこの開口部が閉じられるようにしておけば都合がよい。例えば開口部１０４の径を２０００Ａとしておくことで１０００Ａのポリシリコンが内壁面に沿って形成された時点で自動的に開口部が閉じられる。これにより、必要以上の膜厚が内壁面に形成されるのを防ぐことができるのみならず、図示はしていないが複数の空洞に径の異なる開口部を設けておけば、それぞれその径に応じて異なる膜厚のポリシリコンがそれぞれの内壁に１度のＣＶＤ工程により堆積することもできる。ＣＶＤ法の場合、上部単結晶シリコン層１０３の上にもポリシリコンが形成されるがこれは、ＲＩＥのような公知の手法のうち効果的な方法により容易に除去できることは言うまでもない。内壁へのゲート電極材の形成は必ずしもＣＶＤ法によって行われなくとも、めっき法などを用いて金属物質を堆積することも可能である。
【００２４】
図３は，図２の構造にたいし、上部単結晶シリコン層１０３を素子領域が形成される島状領域３０１に加工形成した後の断面鳥瞰図を示す。素子領域の加工は、下部ゲート熱窒化膜２０１が素子領域以外の部分で露出するまでＬｉｔｈｏｇｒａｐｈｙ法およびＲＩＥ法のような公知の手法のうち効果的な方法により単結晶シリコン層１０３を除去することで容易に達成できる。
【００２５】
図４は、図３の構造に対し、単結晶シリコン素子領域３０１上のチャネル領域３０２を含む領域に上部ゲート電極４０１、上部ゲート電極上のマスク材４０２を加工形成した後の断面鳥瞰図を示す。上部ゲート電極４０１と単結晶シリコン素子領域３０１間には上部ゲート絶縁膜４０３が形成されている。上部ゲート絶縁膜４０３は上部単結晶シリコン層１０３を例えば熱窒化し、例えば５０Aの窒化膜を形成することで得られる。このとき、開口部１０４を封止する下部ゲート電極材の表面にも窒化膜が形成され、内部空洞は下部ゲート電極材２０２、窒化膜により完全に封鎖される。この後、上部ゲート電極４０１、例えば導電性不純物を混入したポリシリコンと、マスク材４０２、例えばシリコン窒化膜を、例えば１０００A、２０００Aそれぞれ例えばＣＶＤ法を用いて堆積し、Ｌｉｔｈｏｇｒａｐｈｙ法およびＲＩＥ法のような公知の手法のうち効果的な方法により所望のゲート電極形状に加工形成することで実現される。上部ゲート電極は電気的コンタクトを設けるために単結晶シリコン素子領域３０１以外の領域にも引き出されている。また、図示はしないが、ゲート電極の局所的電気接続を素子間で行いたい場合は、上部ゲート電極は複数の素子間にまたがって形成されることもある。必要に応じて、ゲート電極の側部にゲート側壁が形成されていてもよいことは言うまでもない。
【００２６】
引き続き、図５に示すように上部ゲート電極４０１とマスク材４０２を利用して、図４に示される構造体に酸素５０１をイオン注入する。注入量は１０００Aのポリシリコンを酸化するのに必要なｄｏｓｅ、この場合１ｘ１０１８ｃｍ−２、に設定される。イオン注入のエネルギーは薄いシリコン層３０１のソース／ドレイン領域３０３，３０４を貫通し、下部電極物質２０２に達するように調節する。また酸素イオンはマスク材４０２で遮られ、上部ゲート電極４０１、その直下の単結晶シリコンチャネル３０２，下部ゲート電極材には達しない。この結果、上部ゲート電極４０１の形状に応じて、酸素の注入されない下部ゲート電極領域が自動的に形成される。ソース／ドレイン領域３０３，３０４には結晶欠陥が生成されるが、後の熱処理でチャネル領域に残存する単結晶を種として再結晶化され欠陥は回復される。また結晶欠陥が残存していても、チャネル部分が単結晶であれば完全空乏化型のＳＯＩ−ＭＯＳＦＥＴでは接合リークを心配する必要はない。また、若干の酸素がソース／ドレイン領域に残存することで、転移の伝播が抑制されると言う利点が生まれることも付記しておく。さらに、イオン注入プロファイルを調整するためにこの構造全体にバッファーとなる物質を堆積し、このバッファー層越しに酸素注入を行うこともできることは明らかである。
【００２７】
さらに、図６に示すように、図５の構造体を不活性雰囲気、例えばアルゴン雰囲気中で例えば１３５０℃で熱処理し、酸素の注入された下部ゲート電極材領域を素子分離酸化膜６０１に変化させる。この結果上部ゲート電極４０１に自己整合的に下部ゲート電極６０２が形成される。また、素子分離が同時に完了する。このとき、単結晶シリコン素子領域３０１と下部電極物質２０２との間に形成されている下部ゲート熱窒化膜２０１が酸素の拡散を抑止し単結晶シリコン素子領域３０１が酸化されることを阻止する。また、酸化に伴い起こる体積膨張も、残存内部空洞への膨張が許されていることから大きな応力を発生させずに進行する。また、体積膨張に付随した下部ゲート電極６０２の寸法変化は、上部ゲート電極側部に側壁を形成し、酸素イオン注入領域を調節しこの変換差を利用して吸収することができることは明らかであろう。さらに絶縁体化したあとも内部空洞１０２を残存させることで素子全体をもっとも誘電率の小さい空洞で基板から分離することが可能となり、素子性能の高速化が見込める。
【００２８】
ついで、公知の手法のうち効果的な方法でソース／ドレイン領域３０３，３０４に所望の導電性不純物を注入し、ダブルゲートＳＯＩ  ＭＯＳＦＥＴ構造が実現される。さらに公知の手法のうち効果的な方法で、層間絶縁膜、およびこれを貫き各電極にいたるコンタクトを形成する。このとき、ゲート電極へのコンタクトホール開口にさいしては、上部ゲート電極４０１を貫通し、下部ゲート電極６０２にいたるまで加工を継続し、その後ここに金属物質を充填するだけで、従来の工程になにも付加的な工程を設けることなく上下ゲート電極の電気的接続が完了することに注意する。
【００２９】
これに引き続き、公知の技術を用いて、配線工程、実装工程などを経て、半導体装置を完成させる。
【００３０】
上記、実施例は、ポリシリコンに酸素を注入して得られるダブルゲートＳＯＩ  ＭＯＳＦＥＴの製造方法を示したが、下部ゲート電極形成法はこれに限られるものではない。例えば、ポリシリコンにＧｅなどを注入しこの部分を選択的に除去しても下部電極の形成は可能であるし、Ｇｅの代わりにＦを使ってｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇのレートを増加させ下部ゲート電極を形成することも可能である。この場合下部電極以外の部分は空洞という絶縁体に変化したと考えることができる。
【００３１】
また、本手法を応用して、上部ゲート電極にダミーパターンを形成することで、下部電極材をもちいた埋め込み配線をダブルゲートＳＯＩ  ＭＯＳＦＥＴと同時に形成することもできることをここに付記しておく。
【００３２】
【発明の効果】
以上、詳述してきた様に、本発明によれば、単結晶シリコン基板に微細なｔｒｅｎｃｈを多数形成しこれを水素雰囲気中で熱処理することで、シリコン基板内に目途の任意個数、任意形状の空洞、および、空洞の上部には薄い単結晶のシリコン層を形成しているので、複雑なＳＯＩ基板生成工程を経る必要がなく、結晶欠陥のない薄い単結晶シリコン層を必要領域に簡便に形成することが可能であり、ＳＯＩ基板を用いることによるコスト上昇、結晶欠陥の混入を防止し、高い歩留まりを確保できる。
【００３３】
半導体装置内に複数の内部空洞を形成することが可能であり、さらに、ｂｕｌｋ型ＭＯＳＦＥＴを同一基板上に混載することも可能である。
【００３４】
空洞に通じる穴を形成し、ここからＣＶＤ法などの方法で下部ゲート電極構成物質および下部ゲート絶縁膜を簡便に形成できる。この後素子領域の形成から上部ゲート電極の形成までは、従来の製造方法になんら工程を追加することなく遂行可能となる。よって従来に見られていた複雑な製造工程を排除できる。
【００３５】
空洞に至る開口部の寸法を調整して目途の厚さの下部ゲート電極構成物質が形成された時点でこの開口部が閉じられるようにしておけば、必要以上の膜厚が内壁面に形成されるのを防ぐことができる。ＣＶＤ法の工程で均一性に問題があったとしてもこの影響を受けずにすむ。また、空洞に至る開口部を封止する手間も省ける。
【００３６】
また空洞は任意の形状に形成できるので、個々の空洞の形状を調節して、その上部単結晶シリコン層に形成されるべき素子形状に応じて、この素子を目途の力学的強度で保持するように設計できる。また、任意の素子領域の形状に対応できる。
【００３７】
第一のゲート電極をマスク材として下部電極物質に酸素をイオン注入しこれを絶縁体化するため上部ゲート電極と自己整合的に下部ゲート電極が形成される。この結果、従来の製法で要求されるような高精度の上下ゲート電極間のａｌｉｇｎｍｅｎｔは必要なくなる。
【００３８】
第一のゲート電極をマスク材として下部電極物質に不純物を導入しこれを絶縁体化することにより、下部ゲート電極の加工と素子分離が同時に完成される。
【００３９】
素子領域を形成するシリコン層は薄いのでこれを貫通して下部電極構成物質に不純物を導入することは容易である。
【００４０】
不純物導入に晒されている領域はソース／ドレイン領域であり、チャネル部分はこれに該当しないので不必要な結晶欠陥はチャネル部分には導入されない。よってチャネル部の高移動度を確保できる。
【００４１】
酸素の導入にあたり、若干の格子間酸素をソース／ドレイン領域に残存させることで転移の発生伝播を抑制できる。
【００４２】
下部ゲート電極構成物質を形成するにあったて、内部空洞を埋め尽くさずにこの空洞を残存させることにより、下部電極構成物質が絶縁体に変性する（たとえば  ポリシリコンが酸化される）時に体積変化を伴うとしてもこの変化を内部空洞が吸収する。よって体積変化が上部シリコン層に歪を与えることを抑止できる。
【００４３】
下部ゲート絶縁膜として熱窒化膜を利用することにより酸素の拡散を抑止し単結晶シリコン素子領域が酸化されることを阻止するできる。
【００４４】
下部ゲート電極構成物質を形成するにあったて、内部空洞を埋め尽くさずにこの空洞を残存させることにより、この空洞は低誘電率層として活用される。よって素子スピードの更なる向上が見込まれる。
【００４５】
下部ゲート電極は上部ゲート電極とコンタクト形成のための引き出し部分まで含めて同形状に加工される。このため上下ゲート電極の電気的接続は上部ゲート電極へのコンタクトホール形成時に下部ゲート電極に達するまでＲＩＥ加工を施せば自動的に完了する。
【００４６】
上部ゲート電極にダミーパターンを形成することで、下部電極材をもちいた埋め込み配線をダブルゲートＳＯＩ  ＭＯＳＦＥＴと同時に形成することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図２】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図３】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図４】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図５】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【図６】本発明の半導体装置製造法を説明する断面図を含む斜視図である。
【符号の説明】
１００  シリコン半導体基板
１０１  シリコン半導体基板に格子状に穿たれた微細トレンチ
１０２  格子状に穿たれた微細トレンチを水素雰囲気中で熱処理することに
よって形成されたシリコン基板内空洞
１０３  シリコン基板内空洞上部を形成する薄い単結晶シリコン層
２０１  下部ゲート絶縁膜として形成されたシリコン窒化膜
２０２  下部ゲート電極材として形成されたポリシリコン層
３０１  素子領域を形成する島状単結晶シリコン層
３０２  チャネル領域
３０２、３０３  ソース／ドレイン領域
４０１  上部ゲート電極をなすポリシリコン
４０２  上部ゲート電極上にマスク材として形成されたシリコン窒化膜
４０３  上部ゲート絶縁膜として形成されたシリコン窒化膜
５０１  酸素原子
６０１  素子分離を形成するシリコン酸化膜
６０２  下部ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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