(57)【特許請求の範囲】
【請求項１】
仮想コネクションシェーパを有しＶＳ／ＶＤ制御を行うＡＴＭ交換装置において、
該シェーパがクラスＶＣ分配部、バッファ、及び制御部で構成され、
該バッファが、優先クラスのバッファ、該優先クラスを除く仮想コネクション・シェーピングクラスのバッファ、及び非優先クラスのバッファで構成され、
該クラスＶＣ分配部が、入力セルを判別して該優先クラス、該仮想コネクション・シェーピングクラス、及び該非優先クラスの各バッファに分配して書き込み、
該制御部が、該優先クラス、該仮想コネクション・シェーピングクラス、及び該非優先クラスの順に優先的に各バッファからセルを読み出すことを特徴としたＡＴＭ交換装置。
【請求項２】
仮想コネクションシェーパを有しＶＳ／ＶＤ制御を行うＡＴＭ交換装置において、
該シェーパがクラスＶＣ分配部、バッファ、セレクタ、及び制御部で構成され、
該バッファが、優先クラスを除く仮想コネクション・シェーピングクラスのバッファ、及び非優先クラスのバッファで構成され、
該クラスＶＣ分配部が、入力セルを判別して優先クラスのセルを該セレクタに出力し、該仮想コネクション・シェーピングクラス及び該非優先クラスの各バッファに分配して書き込み、
該セレクタが、該制御部の制御下で、該優先クラスのセルを最優先で出力するとともに、該仮想コネクション・シェーピングクラス及び非優先クラスの順に優先的に各バッファからセルを読み出すことを特徴としたＡＴＭ交換装置。
【請求項３】
請求項１又は２において、
該バッファとして、各クラスのバッファに共通のバッファを用いることを特徴としたＡＴＭ交換装置。
【請求項４】
請求項２において、
各クラスのバッファがＦＩＦＯバッファであることを特徴としたＡＴＭ交換装置。
【請求項５】
請求項１又は２において、
該制御部が、各クラスに対応した廃棄閾値を有し、セル該廃棄閾値を越えて各バッファに入力されるセルを廃棄することを特徴としたＡＴＭ交換装置。
【請求項６】
請求項１又は２において、
該クラスＶＣ分配部が、各セルのコネクションに対応したクラスが予め設定されたコネクション設定テーブルを有し、該テーブルに基づいて各セルを分配することを特徴としたＡＴＭ交換装置。
【請求項７】
請求項１又は２において、
該クラスＶＣ分配部が、各入力セルのヘッダに含まれるコネクション情報に基づいて各セルを分配することを特徴としたＡＴＭ交換装置。
【請求項８】
請求項１又は２において、
該優先クラスの品質クラスがＤＢＲであることを特徴としたＡＴＭ交換装置。
【請求項９】
請求項１又は２において、
該仮想コネクション・シェーピングクラスの品質クラスがＡＢＲであることを特徴としたＡＴＭ交換装置。
【請求項１０】
請求項１又は２において、
該非優先クラスの品質クラスがＵＢＲであり、該非優先クラスのバッファが複数であることを特徴としたＡＴＭ交換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭ交換装置に関し、特に仮想コネクションシェーパを有しＶＳ／ＶＤ（Ｖｉｒｔｕａｌ  Ｓｏｕｒｃｅ／Ｖｉｒｔｕａｌ  Ｄｅｓｔｉｎａｔｉｏｎ：仮想送信端末／受信端末）制御を行うＡＴＭ交換装置に関するものである。
【０００２】
ＡＴＭ通信網は、音声から動画像までのマルチメディア通信のプラットホームとして有望な通信網である。このＡＴＭ通信の最も大きな特徴の一つは音声や動画などのリアルタイムサービスに対してその通信の品質を保証することが可能なことである。ＡＴＭ通信網は各コネクションの品質を保証するとともに効率的にデータ通信を行うためにリソース管理を行っている。このリソース管理をより効率的に行うためには、ＡＴＭノードにＶＳ／ＶＤを設けてデータ通信速度の制御を行うことが有効である。
【０００３】
【従来の技術】
図８は、一般的なＡＴＭ通信網の構成例を示しており、送信端末２０ａ及び受信端末２０ｂがＡＴＭ交換装置１０ａ〜１０ｃを介して接続されている。同図（１）は、ＶＳ／ＶＤがいずれのＡＴＭ交換装置１０ａ〜１０ｃにも設定されていない場合を示しており、送信端末２０ａ−受信端末２０ｂ間のループＬＰ１に、リソース管理（ＲＭ：Ｒｅｓｏｕｒｃｅ  Ｍａｎａｇｅｍｅｎｎｔ）セル（以後、ＲＭセルと略称する）を周期的に巡回させて、網内の輻輳状況を端末２０ａに通知し、データ通信速度の制御（レート制御）を行っている。
【０００４】
同（２）は、ＡＴＭ交換装置１０ｂ内にＶＳ／ＶＤを設定し、端末２０ａ−ＡＴＭ交換装置１０ｂ間のループＬＰ２、及びＡＴＭ交換装置１０ｂ−端末２０ｂ間のループＬＰ３に互いに異なるＲＭセルを周期的に巡回させ網内の輻輳状況をそれぞれ端末２０ａ及びＡＴＭ交換装置１０ｂのＶＳに通知してデータ通信速度を制御している。ＶＳ／ＶＤでループＬＰ２，３に分けることにより輻輳状況の通知は速くなるとともに各ループに輻輳状況の対応してレート制御を行うことが可能となり、輻輳制御がより有効に働き伝送路の使用効率が上がる
【０００５】
但し、ＶＳ／ＶＤを実現するためには、ＡＴＭ交換装置１０ｂは送信端末及び受信端末の動作を仮想的に行う必要がある。特に仮想送信端末は、仮想コネクション（ＶＣ：Ｖｉｒｔｕａｌ  Ｃｏｎｎｅｃｔｉｏｎ、以後、ＶＣと略称する）毎にセル送出レートを制御するＶＣシェーピング機能を有するシェーパが必要となる。
【０００６】
図９は、ＶＳ／ＶＤを含むＡＴＭ交換装置１０ｂの構成例を示しており、入力回線ＩＦ３０、スイッチ４０及び出力回線ＩＦ５０が縦続接続されている。入力回線ＩＦ３０においては、Ｆ（Ｆｏｒｗａｒｄ）−ＲＭセルを受信する入力端子が、ＶＣシェーパ６０とＢ（Ｂａｃｋｗａｒｄ）−ＲＭ書換部６８に接続されている。ＶＣシェーパ６０の別の入力端子はＦ−ＲＭセルの挿入部（図示せず）に接続され、出力端子はスイッチ４０に接続されている。
【０００７】
出側バッファ６９の入力端子はスイッチ４０に接続され、出力端子はＢ−ＲＭ書換部６８に接続されている。Ｂ−ＲＭ書換部６８の出力端子は入力側回線ＩＦ３０の出力端子となっている。
【０００８】
出力側回線ＩＦ５０において、スイッチ４０の一方の出力端子が出側バッファ６９とＶＣシェーパ６０に接続され、出側バッファ６９の出力端子は出側回線ＩＦ５０の出力端子として出力されている。出側回線ＩＦの一方のＢ−ＲＭの入力端子が、ＶＣシェーパ６０及びＢ−ＲＭ抽出部（図示せず）の入力端子に接続され、ＶＣシェーパ６０の出力端子がスイッチ４０に接続されている。
【０００９】
動作において、▲１▼入側回線ＩＦ３０に入力されたＦ−ＲＭセルは、Ｆ−ＲＭ抽出部でデータ抽出される。その後新たにＦ−ＲＭ挿入部よりＶＣシェーパ６０に挿入されたＦ−ＲＭセルは、スイッチ４０を介して出側回線ＩＦ５０に入力される。▲２▼出側回線ＩＦ５０に入力したＦ−ＲＭセルは、ＶＣシェーパ６０を介してＢ−ＲＭセルとして出力され、スイッチ４０、入力回線側３０の出側バッファ６９を介してＢ−ＲＭ書換部６８に送られる。
【００１０】
Ｂ−ＲＭ書換部６８は、受信したＢ−ＲＭセルのデータを▲１▼において抽出したデータに書き換えるとともに、輻輳が起きているか否かの情報の他にレートをどこまで下げる／上げるべきかのレート情報を含ませて下位のＡＴＭ交換装置１０ａに出力する。
【００１１】
入側回線ＩＦ３０において、▲３▼Ｆ−ＲＭ挿入部は、Ｆ−ＲＭセルをＶＣシェーパ６０に挿入する。Ｆ−ＲＭセルはスイッチ４０及び出側回線ＩＦ５０の出側バッファ６９を介して上位のＡＴＭ交換装置に出力される。▲４▼上位のＡＴＭ交換装置からＢ−ＲＭセルを受信した出側回線ＩＦ５０は、Ｂ−ＲＭ抽出部でＢ−ＲＭセルを抽出する。
【００１２】
図１０は、従来のＶＣシェーパ例を示しており、ＶＣシェーパの入力端子に接続されたＶＣ分配部６１は、ＡＢＲ（Ａｖａｉｌａｂｌｅ  Ｂｉｔ  Ｒａｔｅ）以外のクラスのバッファ６２ｘ及びＡＢＲ−ＶＣクラスのバッファ６２ｙ１〜６２ｙｎに接続され、さらに、到着ＶＣ信号７１でバッファ制御部６４及びＶＣスケジューラ６６に接続されている。
【００１３】
バッファ制御部６４は、書込制御信号７３及び読出制御信号７４でバッファ６２ｘ，６２ｙ１〜６２ｙｎに接続され、バッファ情報７５及び読出ＶＣ信号７２でＶＣスケジューラ６６に接続されている。このＶＣスケジューラ６６は、読出ＶＣ信号７２でセレクタ６３に接続されている。このセレクタ６３は、バッファ６２ｘ，６２ｙ１〜６２ｙｎに接続され、出力端子がＶＣシェーパの出力端子となっている。
【００１４】
動作において、ＶＣ分配部６１は、入力したセルをＡＢＲ以外のクラスのセルをバッファ６２ｘに分配し、ＡＢＲ−ＶＣ１，…，ＡＢＲ−ＶＣｎのクラスのセルをバッファ６２ｙ１，…，６２ｙｎに分配する。
【００１５】
また、入力したセルを到着ＶＣ信号７１でバッファ制御部６４及びＶＣスケジューラ６６に通知する。バッファ制御部６４は、書込制御信号７３により、入力したセルを対応するバッファに書き込む。
【００１６】
ＶＣスケジューラ６６は、品質クラスに対応した割合で利用帯域を設定する。そして、ＶＣスケジューラ６６は、利用帯域とバッファ制御部６４からのバッファ情報７５に基づいて、セルを読み出すＶＣに対応した例えばバッファ６２ｙ１を指定する読出ＶＣ信号７２をバッファ制御部６４及びセレクタ６３に送信する。
【００１７】
バッファ制御部６４は、バッファ６２ｙ１に対して読出制御信号７４を送る。この読出制御信号７４を受信したバッファ６２ｙ１はセルを出力する。一方、セレクタ６３は、バッファ６２ｙ１を選択して該セルを出力する。
【００１８】
【発明が解決しようとする課題】
このような従来のＶＳ／ＶＤ機能を持つＡＴＭ交換装置においては、全てのセルに対するＶＣシェーピング機能を果たすためにバッファを必要とするため、ＶＣシェーピングを行う必要のない品質クラスの扱いが問題となる。
【００１９】
すなわち、図１０に示したＡＢＲ以外のクラスのバッファ６２ｘを、例えば遅延品質を保証する必要のあるＤＢＲ（Ｄｅｔｅｒｍｉｎｉｓｔｉｃ  Ｂｉｔ  Ｒａｔｅ）のＶＣに使用した場合、バッファ６２ｘは遅延要因となり品質の保証が難しくなるという問題があった。
【００２０】
また、バッファ６２ｘを、ＵＢＲ（Ｕｎｓｐｅｃｉｆｉｅｄ  Ｂｉｔ  Ｒａｔｅ）のＶＣに使用した場合、本来、未使用帯域を使用するＵＢＲに対して帯域を固定的に割り付けることとなり、例えばＡＢＲが使用することが可能な未使用帯域を狭めるという問題かある。
【００２１】
従って本発明は、ＶＣシェーパを有しＶＳ／ＶＤ制御を行うＡＴＭ交換装置において、該ＶＣシェーパがシェーピングを必要とするＶＣのみに対してＶＣシェーピングを行うことを課題とする。
【００２２】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係るＡＴＭ交換装置が有するＶＣシェーパ６０は、図１の原理説明図に示す如く、クラスＶＣ分配部６１と、優先クラスのバッファ６２ｘ、ＶＣシェーピングクラスのバッファ６２ｙ１〜ｙｎ、及び非優先クラスのバッファ６２ｚで構成されたバッファ６２と、制御部７０と、で構成されていることを特徴とする。
【００２３】
すなわち、クラスＶＣ分配部６１が、入力セルを判別して優先クラス、ＶＣシェーピングクラス、及び非優先クラスのセルを対応した各バッファ６２ｘ，６２ｙ１〜ｙｎ，及び６２ｙに分配するとともに、制御部７０に到着クラスＶＣ信号７１を送出する。
【００２４】
制御部７０は、到着クラスＶＣ信号７１に基づいて入力セルに対応するバッファに対して書込制御信号７３を送る。さらに、制御部７０は、読出制御信号７４及び読出クラスＶＣ信号７２を送出して、バッファ６２ｘ、バッファ６２ｙ１〜ｙｎ、及びバッファ６２ｚの順に優先的にセルを読み出して出力する。
【００２５】
この結果、遅延品質を保証する必要のある例えばＤＢＲに設定されたＶＣのセルを優先クラスのバッファ６２ｘに収容し、シェーピングを必要とする例えばＡＢＲに設定されたＶＣのセルをＶＣシェーピングクラスのバッファ６２ｙ１〜ｙｎに収容し、例えばＵＢＲに設定されたＶＣのセルを非優先クラスのバッファ６２ｚに収容することにより、ＤＢＲのセルに対して最も少ない遅延で転送することにより遅延品質を保証し、ＵＢＲのセルに対して固定的な帯域を割り付けることなく、ＡＢＲのセルのシェーピングを行うことが可能となる。
【００２６】
また、同図に示す如く、本発明におけるＶＣシェーパ６０は、出力端子とバッファ６２ｙ１〜ｙｎ，６２ｚ間にセレクタ６３を有し、優先クラスのセルをバッファ６２ｘを介せずにクラスＶＣ分配部６１からセレクタ６３に送出することも可能である。
【００２７】
すなわち、クラスＶＣ分配部６１が、入力セルを判別して優先クラスのセルをセレクタ６３に直接出力し（図中の破線矢印）、ＶＣシェーピングクラス及び非優先クラスのセルを対応した各バッファに分配して書き込む。
【００２８】
セレクタ６３は、制御部７０からの読出クラスＶＣ信号７２で、優先クラスのバッファ６２ｘからセルを最優先で選択して読み出し、該ＶＣシェーピングクラス及び非優先クラスの順に優先的に各バッファからセルを読み出し選択して出力する。
【００２９】
この結果、ＡＢＲに設定されたセルのＶＣシェーピングを行いながら、ＤＢＲに設定されたセルをバッファを介さずに転送することにより、遅延に対して厳しいセルの遅延品質を容易に保証することが可能となる。
【００３０】
また、同図に示す如く、本発明における優先クラスのバッファ６２ｘ、ＶＣシェーピングクラスのバッファ６２ｙ１〜ｙｎ、及び非優先クラスのバッファ６２ｚを共通のバッファ６２で構成してもよい。
【００３１】
この結果、制御部７０は、バッファ６２のみのアドレス管理を行うことにより各バッファの共通制御を行うことが可能となるとともに、読出制御信号７４により出力セルを選択することが可能となる。従って、セレクタ６３は必要としない。
【００３２】
また、本発明における各クラスのバッファをＦＩＦＯバッファで構成してもよい。この結果、各バッファのアドレス管理が容易になり、選択されたクラスＶＣに対応するＦＩＦＯの先頭からセルを読み出すだけでよい。
【００３３】
また、本発明における制御部７０は、各クラス対応したセル廃棄閾値を有し、各クラスのバッファに格納されたセル数と該セル廃棄閾値を比較して廃棄閾値を越えている場合は、入力セルをバッファに書き込まないことにより廃棄することもできる。
【００３４】
この結果、セルの輻輳が発生した場合、セルを選択的に廃棄することも可能となる。（さらに、同じクラスに複数の閾値を設定し、ＣＬＰ（Ｃｅｌｌ  Ｌｏｓｓ  Ｐｒｉｏｒｉｔｙ）を用いた選択セル廃棄を行ってもよい。）
【００３５】
また、本発明におけるクラスＶＣ分配部６１は、各セルのコネクションに対応したクラスが予め設定されたコネクション設定テーブル（図示せず）を有し、このテーブルに基づいて入力セルを各クラスのバッファに分配することができる。
【００３６】
また、本発明におけるクラスＶＣ分配部６１は、入力セルのヘッダに含まれるコネクション情報である例えばクラスＶＣバッファ番号に基づいて各入力セルを対応するクラスのバッファに分配することもできる。
【００３７】
また、上述した如く、本発明におけるＶＣシェーパ６０は、優先クラスの品質クラスをＤＢＲとしてもよい。
また、上述した如く、本発明におけるＶＣシェーパ６０は、ＶＣシェーピングクラスの品質クラスをＡＢＲとしてよい。
さらに、本発明におけるＶＣシェーパ６０は、非優先クラスの品質クラスをＵＢＲとし、該非優先クラスのバッファ６２ｚを複数の例えばバッファ６２ｚ１〜６２ｚｉ（図示せず）とすることもできる。この結果、ＵＢＲのＶＣにさらに優先度を付けることが可能となる。
【００３８】
【発明の実施の形態】
図２は、本発明に係るＡＴＭ交換装置におけるＶＣシェーパ６０の実施例（１）を示している。この例においては、クラスＶＣ分配部６１が、コネクション番号信号８０及びクラスＶＣバッファ番号信号８１によりコネクション設定テーブル６７と相互に接続され、到着クラスＶＣ番号信号７１によりバッファ制御部６４に接続され、さらに共通バッファ６２に接続されている。
【００３９】
共通バッファ６２は、優先クラスのバッファ６２ｘと、ＡＢＲ−ＶＣ１〜ｎのバッファ６２ｙ１〜ｎを含むＶＣシェーピングクラスのバッファ６２ｙと、非優先クラスのバッファ６２ｚとを含み、出力端子がＶＣシェーパ６０の出力端子となっている。
【００４０】
バッファ制御部６４において、クラスＶＣ分配部６１に接続された閾値比較部６４ｂは、書込クラスＶＣ信号７７及びバッファ長信号７８により相互にバッファ長カウンタ６４ｃと接続されている。閾値比較部６４ｂは、さらに書込クラスＶＣ信号７７により共通バッファアドレス管理部６４ａ及びＶＣスケジューラ６６に接続され、アドレス管理部６４ａは、共通バッファ６２に書込制御信号７３及び読出制御信号７４で接続されている。バッファ長カウンタ６４ｃは、バッファ長信号７８で優先制御部６５及びＶＣスケジューラ６６に接続されている。
【００４１】
優先制御部６５は読出クラスＶＣ番号信号７２によりバッファ長カウンタ６４ｃ及びＶＣスケジューラ６６に接続され、このＶＣスケジューラ６６は読出要求ＶＣ信号７６により優先制御部６５と接続されている。
【００４２】
図３は、図２に示した実施例（１）における動作例（その１）を示しており、この例では、特に各クラスのバッファに入力セルを格納する動作を示している。クラスＶＣ分配部６１は、入力したセルのＶＣ番号をコネクション番号信号８０によりコネクション設定テーブル６７に送り、例えばＶＣシェーピングクラスのバッファ６２ｙ１のバッファ番号を含んだクラスＶＣバッファ番号信号８１を得る。そして、クラスＶＣ分配部６１は、取得したバッファ番号を到着クラスＶＣ番号信号７１に含ませて閾値比較部６４ｂに送る（図３のステップＳ１０）。
【００４３】
閾値比較部６４ｂは、受信したバッファ番号のバッファ６２ｙ１に現在格納されたセル数をバッファ長カウンタ６４ｃのバッファ長信号７８に基づいて判断する。そして、閾値比較部６４ｂは、セル数と予め設定されたセル廃棄閾値とを比較する（同Ｓ１１）。格納セル数＞閾値である場合、閾値比較部６４ｂは、書込クラスＶＣ信号７７をアドレス管理部６４ａに送信しない。この結果、入力セルはバッファ６２ｙ１に書き込まれず廃棄される（同Ｓ１２）。
【００４４】
一方、格納セル数≦閾値である場合、閾値比較部６４ｂは、書込クラスＶＣ信号７７をアドレス管理部６４ａ及びバッファ長カウンタ６４ｃに送信する。アドレス管理部６４ａは、バッファ６２ｙ１に書込制御信号７３を送り、バッファ６２ｙ１はクラスＶＣ分配部６１からのセルを格納する（同Ｓ１３，１４）。アドレス長カウンタ６４ｃは、バッファ６２ｙ１に対応したカウンタをインクリメントする（同Ｓ１５）。
【００４５】
さらに、閾値比較部６４ｂは、バッファ番号がＶＣシェーピングクラスのバッファ６２ｙ１を示すので（同Ｓ１６）、書込クラスＶＣ番号信号７９をＶＣスケジューラ６６に送信する。ＶＣスケジューラ６６は、信号７９を受信し、該セルの読出のシェーピングスケジュールを行う（同Ｓ１７）。
【００４６】
図４は、図２に示した実施例（１）における動作例（その２）を示しており、この例では、特に各クラスのバッファに記憶されたセルを読み出す動作を示している。
ＶＣスケジューラ６６は、現在の時刻にＶＣシェーピングクラスのバッファ６２ｙ１〜ｎに読み出すべきセルが有るか否かを判別し（図４のステップＳ２０）、セルが有る場合、読み出すべきバッファの番号（又はＶＣ番号）である例えばバッファ６２ｙ１の番号を含んだ読出要求ＶＣ信号７６により優先制御部６５に読出要求を行う。
【００４７】
優先制御部６５は、バッファ長カウンタ６４ｃに含まれる優先クラスのバッファ長カウンタを参照して優先クラスのセルが有るか否かを判別し（同Ｓ２２）、有る場合、現時点で読出可能なセルを次の時刻まで待機させ（同Ｓ２３）、優先クラスを選択し（同Ｓ２４）、アドレス管理部６４ａ及びバッファ長カウンタ６４ｃにバッファ６２ｘのバッファ番号を含んだ読出クラスＶＣ番号信号７２を送出する。
【００４８】
アドレス管理部６４ａは、バッファ６２ｘのアドレスを指定する読出制御信号７４をバッファ６２に送出し、該アドレスに対応するバッファ６２ｘは、最優先のセルを出力し（同Ｓ２９，Ｓ３０）、バッファ長カウンタ６４ｃに含まれるバッファ６２ｘのカウントはデクリメントされ（同Ｓ３１）、動作を終了する。
【００４９】
一方、ステップＳ２２において、優先クラスのセルが無い場合、ＶＣシェーピングクラスを選択し（同Ｓ２５）、ＶＣシェーピングクラスに関するステップＳ２９〜３１の動作が実行され動作を終了する。
【００５０】
ステップＳ２０において、ＶＣシェーピングクラスのセルが無い場合、優先制御部６５は、優先クラスにセルが有るか否かを判定し（同Ｓ２６）、有る場合にはステップＳ２４に進む。当該セルが無い場合は非優先クラスのバッファ６２ｚにセルが有るか否かを判定し（同Ｓ２７）、無い場合は動作を終了し、有る場合は非優先クラスを選択する（同Ｓ２８）。以下、非選択クラスに関するステップＳ２９〜Ｓ３１の動作が実行される。
【００５１】
この結果、ＶＣシェーパ６０は、優先クラスのセルを転送遅れが最も少ない状態で送出し、ＡＢＲであり得るＶＣシェーピングクラスに設定されたＶＣのセルを空いている帯域を使用して、スケジュールに従ったシェーピングを行って送出し、非優先クラスのセルを利用帯域が空いているとき送出することになる。
【００５２】
図５は、本発明におけるＶＣシェーパ６０の実施例（２）を示しており、この例を図２に示した実施例（１）と比較すると、下記の点が異なっている。
【００５３】
優先クラスのバッファ６２ｘ及びコネクション設定テーブル６７が無く、セレクタ６３が追加されており、このセレクタ６３にクラスＶＣ分配部６１から優先クラスのセルが直接接続され、非優先クラスのバッファ６２ｚが複数のバッファ６２ｚ１，６２ｚ２となり、各クラスのバッファ６２ｙ１〜ｎ及び６２ｚ１，６２ｚ２がＦＩＦＯ型のバッファとなっている。
【００５４】
さらに、バッファ制御部６４には、アドレス管理部６４ａ、閾値比較部６４ｂ、及びバッファ長カウンタ６４ｃが含まれていない。また、クラスＶＣ分配部６１が、到着クラスＶＣ番号信号７１の代わり到着クラスＶＣ信号によりバッファ制御部６４及びＶＣスケジューラ６６に接続され、バッファ制御部６４が、優先制御部６５及びＶＣスケジューラ６６とバッファ長信号７８の代わりにバッファ情報７５により接続されている。
【００５５】
さらに、優先制御部６５が、読出クラスＶＣ番号信号７２の代わりに読出クラスＶＣ信号７２によりバッファ制御部６４及びＶＣスケジューラ６６に接続され、さらに追加されたセレクタ６３に接続されている。さらに、バッファ制御部６４の書込制御信号７３及び読出制御信号７４は各クラスのバッファ６２ｙ１〜ｎ，６２ｚ１及び６２ｚ２に共通に接続されている。
【００５６】
図６は、図５に示した本発明の実施例（２）の動作例（その１）を示しており、この例では、特に各クラスのセルを入力する動作を示している。
クラスＶＣ分配部６１は、入力セルのヘッダを参照して例えばバッファ６２ｙ２のクラス及びＶＣバッファ番号を取得し（図６のステップＳ４０）、到着クラスＶＣ信号７１をバッファ制御部６４、優先制御部６５、及びＶＣスケジューラ６６に送り、入力セルが、優先クラスのセルであるか否かを判別する（同Ｓ４１）。
【００５７】
優先クラスである場合は、クラスＶＣ分配部６１は、セルを直接セレクタ６３に送出して動作を終了するが、この例のバッファ６２ｙ２は上記のとおり優先クラスでない場合であるので、該当するクラスのバッファ６２ｙ２の入力端子に入力セルを出力する。バッファ制御部６４は、バッファ６２ｙ２に空きが有るか否かを判定する（同Ｓ４２）。この結果、空きが無い場合は、書込制御信号７３を出力しないことにより入力セルは廃棄して動作を終了する（同Ｓ４３）が、空きが有る場合は、バッファ制御部６４が書込制御信号７３を出力し、バッファ６２ｙ２に該セルを書き込む（同Ｓ４４）。
【００５８】
一方、ＶＣスケジューラ６６は入力セルがＶＣシェーピングクラスであるか否かを判定し（同Ｓ４５）、ＶＣシェーピングクラスである場合、読出のスケジューリングを実行する（同Ｓ４６）。その他のクラスの場合、動作を終了する。
【００５９】
図７は、図５に示した本発明の実施例（２）の動作例（その２）を示しており、この例では、特に各クラスのセルの読出動作を示している。
到着クラスＶＣ信号７１を受信して優先制御部６５は、ＶＣスケジューラ６６から読出要求ＶＣ信号７６が無いことを確認し（図７のステップＳ５０）、入力セルが優先クラスであるか否かを判別し（同Ｓ５７）、優先クラスである場合、セレクタ６３に優先クラスを選択する指示を与え、セレクタ６３は優先クラスのセルを最優先で選択し出力する（同Ｓ５６）。
【００６０】
ステップＳ５０において、ＶＣスケジューラ６６は、現時点で読出可能なＶＣシェーピングクラスのセルが有る場合、優先制御部６５に読出要求ＶＣ信号７６により読出要求を行う。優先制御部６５は、この時点で優先クラスの入力セルであるか否かを判別する（同Ｓ５２）。
【００６１】
優先クラスの入力セルがある場合、優先制御部６５は、読出クラスＶＣ信号７２により、ＶＣスケジューラ６６に現時点で読出可能なＶＣシェーピングクラスのセルを次の時刻まで待機するよう指示し（同Ｓ５５）、セレクタ６３に優先セルを選択して最優先で出力するように指示する（同Ｓ５６）。
【００６２】
ステップＳ５２において、優先クラスの入力セルがない場合、優先制御部６５は、読出クラスＶＣ信号７２により、バッファ制御部６４にＶＣシェーピングクラスの指定された例えばバッファ６２ｙ２に読出制御信号７４を送り（同Ｓ５３）、セレクタ６３は、ＶＣスケジューラ６６のスケジュールに従ったシェーピングを行った形でバッファ６２ｙ２のセルを選択して出力する（同Ｓ５４）。
【００６３】
ステップＳ５７において、入力セルが優先クラスでない場合、優先制御部６５は、バッファ制御部６４のバッファ情報７５に基づき非優先クラス１のセルが有るか否かを判別し（同Ｓ５８）、有る場合、読出クラスＶＣ信号７２によりバッファ制御部６４にバッファ６２ｚ１の読出を指令する読出制御信号７４を送出し、セレクタ６３にバッファ６２ｚ１選択指令を送出する。バッファ制御部６４は、読出制御信号７４を送りバッファ６２ｚ１のセルが読み出され（同Ｓ５９）、セレクタ６３は、非優先クラス１を選択して出力する（同Ｓ６０）。
【００６４】
ステップＳ５８において、非優先クラス１のセルが無い場合、優先制御部６５は、非優先クラス２のバッファ６２ｚ２にセルが有るか否かを判別する（同Ｓ６１）。この結果、該セルが有る場合、バッファ６２ｚ２よりセルを読み出し（同Ｓ６２）、このセルをセレクタ６３が選択して出力する（同６３）。無い場合は動作を終了する。
【００６５】
この結果、ＶＣシェーパ６０は、優先クラスのセルを転送遅れがない状態で送出し、ＶＣシェーピングクラスであるＡＢＲに設定されたＶＣのセルを空いている帯域を使用してスケジュールに従ったシェーピングを行って送出し、非優先クラス１，２のセルに優先順位を付加して空いている帯域を利用して送出することが可能となる。
【００６６】
【発明の効果】
以上説明したように、本発明に係るＡＴＭ交換装置によれば、クラスＶＣ分配部が入力セルを判別して優先クラスのセルを直接出力するか又は対応するバッファに分配し、それ以外のＶＣシェーピングクラス及び非優先クラスのセルは対応した各バッファに分配しておき、該制御部が、該優先クラス、該ＶＣシェーピングクラス、及び該非優先クラスの順に優先的にセルを出力するように構成したので、遅延品質を保証する必要のあるＶＣのセルに対して品質を保証し、或いはＵＢＲが設定されたＶＣのセルに対して固定的な帯域を割り付けることなく、該ＶＣシェーパがシェーピングを必要とするＶＣに対してＶＣシェーピングを行うことが可能となる。
【図面の簡単な説明】
【図１】本発明に係るＡＴＭ交換装置の原理を説明するブロック図である。
【図２】本発明に係るＡＴＭ交換装置の実施例（１）を示すブロック図である。
【図３】本発明に係るＡＴＭ交換装置の実施例（１）の動作例（その１）を示すフローチャート図である。
【図４】本発明に係るＡＴＭ交換装置の実施例（１）の動作例（その２）を示すフローチャート図である。
【図５】本発明に係るＡＴＭ交換装置の実施例（２）を示すブロック図である。
【図６】本発明に係るＡＴＭ交換装置の実施例（２）の動作例（その１）を示すフローチャート図である。
【図７】本発明に係るＡＴＭ交換装置の実施例（２）の動作例（その２）を示すフローチャート図である。
【図８】一般的なＡＴＭ交換装置におけるＡＢＲの収容形態例を示すブロック図である。
【図９】従来のＡＴＭ交換装置におけるＶＳ／ＶＤの構成例を示すブロック図である。
【図１０】従来のＡＴＭ交換装置におけるＶＣシェーパ構成例を示すブロック図である。
【符号の説明】
１０ａ〜ｃ  ＡＴＭ交換装置；    ２０ａ，２０ｂ  端末
３０  入力回線ＩＦ；    ４０  スイッチ；                ５０  出力回線ＩＦ
６０  ＶＣシェーパ；    ６１  ＶＣ分配部、クラスＶＣ分配部
６２  共通バッファ；    ６２ｘ  優先クラスバッファ
６２ｙ  ＶＣシェーピングクラスバッファ
６２ｙ１〜ｎ  ＡＢＲ−ＶＣバッファ１〜ｎ
６２ｚ，６２ｚ１，６２ｚ２  非優先クラスバッファ
６３  セレクタ；            ６４  バッファ制御部
６４ａ  共通バッファ・アドレス管理部；                ６４ｂ  閾値比較部
６４ｃ  バッファ長カウンタ        ６５  優先制御部
６６  ＶＣスケジューラ；            ６７  コネクション設定テーブル
６８  Ｂ−ＲＭ書換部；                ６９  出側バッファ
７０  制御部；                ７１  到着ＶＣ信号、到着クラスＶＣ信号
７２  読出ＶＣ信号、読出クラスＶＣ信号；            ７３  書込制御信号
７４  読出制御信号；    ７５  バッファ情報；        ７６  読出要求ＶＣ信号
７７  書込クラスＶＣ信号；        ７８  バッファ長信号
７９  書込クラスＶＣ番号信号；８０  コネクション番号信号
８１  クラスＶＣバッファ番号信号
図中、同一符号は同一又は相当部分を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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