(57)【特許請求の範囲】
【請求項１】
割込要求の有無を示す複数の割込要求信号を入力し、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求を示す符号化してなる割込ベクタを出力する割込優先判定回路において、
前記割込ベクタの全ビットの値を決定する割込ベクタ全ビット決定回路を最終段としてツリー状に接続された複数の割込ベクタ一部ビット決定回路を有し、
第１段目の複数の割込ベクタ一部ビット決定回路は、前記複数の割込要求信号の一部複数の割込要求信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定するものであることを特徴とする割込優先判定回路。
【請求項２】
前記第１段目の複数の割込ベクタ一部ビット決定回路は、それぞれ、
入力される割込要求信号ごとに設けられ、対応する割込要求信号の割込要求の優先レベルを設定する複数の優先レベル設定レジスタと、
入力される割込要求信号ごとに設けられ、割込要求選択許可信号作成信号を出力すると共に、割込要求選択許可信号に制御されて、対応する割込要求信号の割込要求の選択を行う複数の割込要求選択回路と、
該複数の割込要求選択回路から出力される割込要求選択許可信号作成信号を論理処理して前記割込要求選択許可信号を作成する割込要求選択許可信号作成回路と、
選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットをエンコードするエンコード回路を備えて構成されている
ことを特徴とする請求項１記載の割込優先判定回路。
【請求項３】
前記第１段目の複数の割込ベクタ一部ビット決定回路から出力される複数の割込要求選択許可信号を優先レベルを示す信号として、前記第１段目の複数の割込ベクタ一部ビット決定回路から出力される複数の割込要求選択許可信号の一部複数の割込要求選択許可信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定する複数の割込ベクタ一部ビット決定回路を第２段目の複数の割込ベクタ一部ビット決定回路として有することを特徴とする請求項２記載の割込優先判定回路。
【請求項４】
前記第２段目の複数の割込ベクタ一部ビット決定回路のそれぞれは、
前記第１段目の複数の割込ベクタ一部ビット決定回路の一部複数の割込ベクタ一部ビット決定回路ごとに設けられており、かつ、
割込要求選択許可信号作成信号を出力すると共に、割込要求選択許可信号に制御されて、対応する第１段目の割込ベクタ一部ビット決定回路が選択した割込要求の選択を行う複数の割込要求選択回路と、
該複数の割込要求選択回路から出力される割込要求選択許可信号作成信号を論理処理して前記割込要求選択許可信号を作成する割込要求選択許可信号作成回路と、
選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットをエンコードするエンコード回路を備えて構成されている
ことを特徴とする請求項３記載の割込優先判定回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、情報処理装置において、割込要求の優先レベル（優先順位）を判定し、選択した割込要求を示す符号化してなる割込ベクタを作成する割込優先判定回路に関する。
【０００２】
【従来の技術】
従来、割込優先判定回路として、図３０に、その要部を示すようなものが提案されている。
【０００３】
図３０中、ＩＮＴ１〜ＩＮＴ８はそれぞれ異なる割込要因から出力される割込要求信号であり、割込要因の有無を表示するものである。
【０００４】
また、１１〜１８はそれぞれ割込要求信号ＩＮＴ１〜ＩＮＴ８に対応して設けられた優先レベル設定レジスタであり、対応する割込要求信号の割込要求の優先レベルを２ビットの値ｒｅｇ１、ｒｅｇ０で設定するものである。
【０００５】
また、２１〜２８はそれぞれ割込要求信号ＩＮＴ１〜ＩＮＴ８に対応して設けられた割込要求選択回路である。
【０００６】
これら割込要求選択回路２１〜２８は、割込要求選択許可信号Ｌ１、Ｌ０が許可する場合にのみ、対応する割込要求信号の割込要求を選択するように構成されている。
【０００７】
また、割込要求選択回路２１〜２８において、ＳＥＬは対応する割込要求信号の割込要求を選択したか否かを表示する割込要求選択信号、ＳＥＴ１、ＳＥＴ０は割込要求選択許可信号Ｌ１、Ｌ０を作成するための割込要求選択許可信号作成信号である。
【０００８】
また、３は割込要求選択回路２１〜２８から出力される割込要求選択許可信号作成信号ＳＥＴ１をＮＯＲ処理して、割込要求選択許可信号Ｌ１を作成するＮＯＲ回路である。
【０００９】
また、４は割込要求選択回路２１〜２８から出力される割込要求選択許可信号作成信号ＳＥＴ０をＮＯＲ処理して、割込要求選択許可信号Ｌ０を作成するＮＯＲ回路である。
【００１０】
また、５は割込要求選択回路２１〜２８から出力される割込要求選択信号ＳＥＬをエンコードし、最終的に選択する割込要求を示す割込ベクタＶＥＣ２〜ＶＥＣ０を作成するエンコード回路である。
【００１１】
この割込優先判定回路においては、割込要求信号ＩＮＴ１〜ＩＮＴ８のうち、１個の割込要求信号が割込要求をしている場合には、この割込要求をしている割込要求信号が入力される割込要求選択回路において、この割込要求が選択され、エンコード回路５において、この割込要求を示す割込ベクタＶＥＣ２〜ＶＥＣ０が作成される。
【００１２】
これに対して、２個以上の割込要求信号が割込要求をしている場合、これら割込要求をしている割込要求信号が入力される割込要求選択回路において、優先レベルの最も高い割込要求が選択され、割込要求選択許可信号Ｌ１、Ｌ０によって、優先レベルの低い割込要求は非選択とされる。
【００１３】
この場合において、選択された割込要求が１個の場合には、エンコード回路５において、この割込要求を示す割込ベクタＶＥＣ２〜ＶＥＣ０が作成され、選択された割込要求が２個以上の場合には、エンコード回路５において、番号の小さい割込要求信号の割込要求が選択され、この割込要求を示す割込ベクタＶＥＣ２〜ＶＥＣ０が作成される。
【００１４】
【発明が解決しようとする課題】
この割込優先判定回路においては、割込要求選択回路２１〜２８から出力される割込要求選択許可信号作成信号ＳＥＴ１、ＳＥＴ０をそれぞれＮＯＲ回路３、４によりＮＯＲ処理することにより、割込要求選択許可信号Ｌ１、Ｌ０を作成するように構成されている。
【００１５】
ここに、ＮＯＲ回路３、４は、それぞれ、割込要求信号ＩＮＴ１〜ＩＮＴ８の数と同数の入力数を必要とし、この例では、８入力とされているが、このようなＮＯＲ回路３、４は、多段論理構成とする必要がある。
【００１６】
しかし、ＮＯＲ回路３、４を多段論理構成とする場合には、割込要求選択許可信号Ｌ１、Ｌ０を作成するための時間が増加し、割込ベクタＶＥＣ２〜ＶＥＣ０が作成されるまでの遅延時間が増加してしまう。
【００１７】
このため、情報処理装置の動作速度を現在以上に高めようとすると、この割込ベクタ作成時間が基本マシンサイクルを越えてしまい、割込ベクタ作成時間として複数マシンサイクルが必要となり、結局、情報処理装置の高速化を図ることができないという問題点があった。
【００１８】
また、割込要求信号ＩＮＴ１〜ＩＮＴ８の数が増加すると、ＮＯＲ回路３、４の入力数も割込要求信号の数に対応させて増加する必要があり、更に段数の多い論理構成とする必要がある。
【００１９】
この場合においても、割込ベクタ作成時間が増加してしまい、たとえ、情報処理装置の動作速度を現在以上に高めなくとも、割込ベクタ作成時間が基本マシンサイクルを越えてしまい、割込ベクタ作成時間として複数マシンサイクルが必要となり、情報処理装置の高速化を図ることができないという問題点があった。
【００２０】
本発明は、かかる点に鑑み、割込ベクタ作成時間を短縮し、情報処理装置の高速化を図ることができるようにした割込優先判定回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明は、割込要求の有無を示す複数の割込要求信号を入力し、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求を示す符号化してなる割込ベクタを出力する割込優先判定回路において、前記割込ベクタの全ビットの値を決定する割込ベクタ全ビット決定回路を最終段としてツリー状に接続された複数の割込ベクタ一部ビット決定回路を有し、第１段目の複数の割込ベクタ一部ビット決定回路は、前記複数の割込要求信号の一部複数の割込要求信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定するものであるというものである。
【００２２】
【作用】
本発明においては、前記割込ベクタの全ビットの値を決定する割込ベクタ全ビット決定回路を最終段としてツリー状に接続された複数の割込ベクタ一部ビット決定回路を有し、第１段目の複数の割込ベクタ一部ビット決定回路は、前記複数の割込要求信号の一部複数の割込要求信号ごとに、割込要求の優先レベルを判定して優先レベルの高い割込要求を選択し、該選択した割込要求が最終的に選択された場合に出力させるべき割込ベクタの一部ビットを決定するものであるとしている。
【００２３】
この結果、割込ベクタを作成する場合に必要とされる入力数よりも少ない入力数の論理回路（たとえば、ＮＯＲ回路）からなる割込要求選択許可信号作成回路により割込要求選択許可信号を作成することができ、割込ベクタ作成時間を短縮することができる。
【００２４】
【実施例】
以下、図１〜図２９を参照して、本発明の一実施例について、８個の割込要求信号が入力される割込優先判定回路を例にして説明する。
【００２５】
図１は本発明の一実施例の要部を示す回路図であり、図１中、ＩＮＴ１〜ＩＮＴ８はそれぞれ異なる割込要因から出力される割込要求信号であり、割込要求の有無を表示するものである。
【００２６】
これら割込要求信号ＩＮＴ１〜ＩＮＴ８は、それぞれ、割込要求を行わない場合には論理「０」（以下、単に「０」という）とされ、割込要求を行う場合には論理「１」（以下、単に「１」という）とされる。
【００２７】
また、ＶＥＣ２〜ＶＥＣ０は、本実施例において最終的に選択された割込要求を示す割込ベクタであり、本実施例において最終的に選択された割込要求と、出力される割込ベクタＶＥＣ２〜ＶＥＣ０との関係は、表１に示すようにされている。
【００２８】
【表１】
0003567510.tif 000002
【００２９】
また、１０は割込要求信号ＩＮＴ１、ＩＮＴ２のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の下位ビットＶＥＣ０を決定する割込ベクタ下位ビット決定回路である。
【００３０】
また、１１は割込要求信号ＩＮＴ３、ＩＮＴ４のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の下位ビットＶＥＣ０を決定する割込ベクタ下位ビット決定回路である。
【００３１】
また、１２は割込要求信号ＩＮＴ５、ＩＮＴ６のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の下位ビットＶＥＣ０を決定する割込ベクタ下位ビット決定回路である。
【００３２】
また、１３は割込要求信号ＩＮＴ７、ＩＮＴ８のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の下位ビットＶＥＣ０を決定する割込ベクタ下位ビット決定回路である。
【００３３】
また、１４は割込ベクタ下位ビット決定回路１０、１１のおいて選択された割込要求のいずれかを選択し、即ち、割込要求信号ＩＮＴ１〜ＩＮＴ４のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の中位・下位ビットＶＥＣ１、ＶＥＣ０を決定する割込ベクタ中位・下位ビット決定回路である。
【００３４】
また、１５は割込ベクタ下位ビット決定回路１２、１３のおいて選択された割込要求のいずれかを選択し、即ち、割込要求信号ＩＮＴ５〜ＩＮＴ８のいずれかの割込要求を選択し、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の中位・下位ビットＶＥＣ１、ＶＥＣ０を決定する割込ベクタ中位・下位ビット決定回路である。
【００３５】
また、１６は割込ベクタ中位・下位ビット決定回路１４、１５において選択された割込要求のいずれかを選択し、即ち、割込要求信号ＩＮＴ１〜ＩＮＴ８のいずれかの割込要求を選択し、割込ベクタＶＥＣ２〜ＶＥＣ０の全ビットＶＥＣ２〜ＶＥＣ０を決定する割込ベクタ全ビット決定回路である。
【００３６】
また、割込ベクタ下位ビット決定回路１０において、１７は割込要求信号ＩＮＴ１の割込要求の優先レベルを設定する２ビット構成の優先レベル設定レジスタ、１８は割込要求信号ＩＮＴ２の割込要求の優先レベルを設定する２ビット構成の優先レベル設定レジスタであり、ｒｅｇ１、ｒｅｇ０は設定される優先レベル値である。
【００３７】
ここに、割込ベクタ下位ビット決定回路１０〜１３は、同一の回路構成とされており、割込ベクタ下位ビット決定回路１１〜１３においても、割込ベクタ下位ビット決定回路１０が設ける優先レベル設定レジスタ１７、１８と同様の優先レベル設定レジスタが設けられている。
【００３８】
ここに、本実施例においては、優先レベル値ｒｅｇ１、ｒｅｇ０と、割込要求信号ＩＮＴｉ（ｉ＝１〜８）の優先レベルとの関係は、表２に示すようにされている。
【００３９】
【表２】
0003567510.tif 000003
【００４０】
また、１９は割込ベクタ下位ビット決定回路１０の内部で作成される割込要求選択許可信号Ｌ１、Ｌ０が許可する場合にのみ、割込要求信号ＩＮＴ１の割込要求を選択する割込要求選択回路である。
【００４１】
また、２０は割込ベクタ下位ビット決定回路１０の内部で作成される割込要求選択許可信号Ｌ１、Ｌ０が許可する場合にのみ、割込要求信号ＩＮＴ２の割込要求を選択する割込要求選択回路である。
【００４２】
これら割込要求選択回路１９、２０において、ＳＥＬは対応する割込要求信号の割込要求を選択したか否かを表示する割込要求選択信号であり、対応する割込要求信号が選択された場合には「１」、対応した割込要求信号が非選択とされた場合には「０」とされる。
【００４３】
例えば、割込要求信号ＩＮＴ１の割込要求が選択、割込要求信号ＩＮＴ２の割込要求が非選択とされた場合には、割込要求選択回路１９から出力される割込要求選択信号ＳＥＬ＝「１」、割込要求選択回路２０から出力される割込要求選択信号ＳＥＬ＝「０」とされる。
【００４４】
これに対して、割込要求信号ＩＮＴ１の割込要求が非選択、割込要求信号ＩＮＴ２の割込要求が選択とされた場合には、割込要求選択回路１９から出力される割込要求選択信号ＳＥＬ＝「０」、割込要求選択回路２０から出力される割込要求選択信号ＳＥＬ＝「１」とされる。
【００４５】
また、ＳＥＴ１、ＳＥＴ０は割込要求選択許可信号Ｌ１、Ｌ０を作成するための割込要求選択許可信号作成信号である。
【００４６】
また、２１は割込要求選択回路１９、２０から出力される割込要求選択許可信号作成信号ＳＥＴ１をＮＯＲ処理して、割込要求選択許可信号Ｌ１を作成するＮＯＲ回路である。
【００４７】
また、２２は割込要求選択回路１９、２０から出力される割込要求選択許可信号作成信号ＳＥＴ０をＮＯＲ処理して、割込要求選択許可信号Ｌ０を作成するＮＯＲ回路である。
【００４８】
また、２３は割込要求選択回路１９から出力される割込要求選択信号ＳＥＬを反転し、割込要求信号ＩＮＴ１、ＩＮＴ２のいずれかの割込要求が選択された場合に、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の下位ビットＶＥＣ０をエンコードするインバータである。
【００４９】
ここに、図２は、割込ベクタ下位ビット決定回路１０をより詳しく示す回路図である。
【００５０】
図２中、割込要求選択回路１９において、２５は割込要求信号ＩＮＴ１を反転するインバータである。
【００５１】
また、２６は優先レベル設定レジスタ１７に設定された上位ビットの優先レベル値ｒｅｇ１と、インバータ２５の出力とをＮＯＲ処理して、割込要求選択許可信号作成信号ＳＥＴ１を出力するＮＯＲ回路である。
【００５２】
また、２７はＮＯＲ回路２６から出力される割込要求選択許可信号作成信号ＳＥＴ１と、割込要求選択許可信号Ｌ１とをＮＯＲ処理するＮＯＲ回路である。
【００５３】
また、２８は優先レベル設定レジスタ１７に設定された下位ビットの優先レベル値ｒｅｇ０と、ＮＯＲ回路２７の出力と、インバータ２５の出力とをＮＯＲ処理して、割込要求選択許可信号作成信号ＳＥＴ０を出力するＮＯＲ回路である。
【００５４】
また、２９はＮＯＲ回路２８から出力される割込要求選択許可信号作成信号ＳＥＴ０と、割込要求選択許可信号Ｌ０とをＯＲ処理するＯＲ回路、３０はＮＯＲ回路２７の出力を反転するインバータである。
【００５５】
また、３１はＯＲ回路２９の出力と、インバータ３０の出力と、割込要求信号ＩＮＴ１とをＮＡＮＤ処理するＮＡＮＤ回路、３２はＮＡＮＤ回路３１の出力を反転して割込要求選択信号ＳＥＬを出力するインバータである。
【００５６】
また、割込要求選択回路２０において、３３は割込要求信号ＩＮＴ２を反転するインバータである。
【００５７】
また、３４は優先レベル設定レジスタ１８に設定された上位ビットの優先レベル値ｒｅｇ１と、インバータ３３の出力とをＮＯＲ処理して、割込要求選択許可信号作成信号ＳＥＴ１を出力するＮＯＲ回路である。
【００５８】
また、３５はＮＯＲ回路３４から出力される割込要求選択許可信号作成信号ＳＥＴ１と、割込要求選択許可信号Ｌ１とをＮＯＲ処理するＮＯＲ回路である。
【００５９】
また、３６は優先レベル設定レジスタ１８に設定された下位ビットの優先レベル値ｒｅｇ０と、ＮＯＲ回路３５の出力と、インバータ３３の出力とをＮＯＲ処理して、割込要求選択許可信号作成信号ＳＥＴ０を出力するＮＯＲ回路である。
【００６０】
また、３７はＮＯＲ回路３６から出力される割込要求選択許可信号作成信号ＳＥＴ０と、割込要求選択許可信号Ｌ０とをＯＲ処理するＯＲ回路、３８はＮＯＲ回路３５の出力を反転するインバータである。
【００６１】
また、３９はＯＲ回路３７の出力と、インバータ３８の出力と、割込要求信号ＩＮＴ２とをＮＡＮＤ処理するＮＡＮＤ回路、４０はＮＡＮＤ回路３９の出力を反転して割込要求選択信号ＳＥＬを出力するインバータである。
【００６２】
ここに、たとえば、図３に示すように、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「０」とされた場合について説明する。
【００６３】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」となる。
【００６４】
この結果、ＮＯＲ回路２７の出力＝「０」、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」、ＯＲ回路２９の出力＝「１」、インバータ３０の出力＝「１」となる。
【００６５】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【００６６】
なお、この場合、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」となることから、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「０」、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「０」となる。
【００６７】
次に、図４に示すように、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「０」とされた場合について説明する。
【００６８】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」、インバータ３０の出力＝「１」となる。
【００６９】
この結果、ＯＲ回路２９の出力は、割込要求選択許可信号Ｌ０の値と同一になるが、この場合、割込要求選択回路２０では、インバータ３３の出力＝「１」、ＮＯＲ回路３６の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」となるので、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「１」、ＯＲ回路２９の出力＝「１」となる。
【００７０】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【００７１】
なお、この場合、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」となることから、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「０」となる。
【００７２】
次に、図５に示すように、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「０」とされた場合について説明する。
【００７３】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となる。
【００７４】
この結果、ＮＯＲ回路２７の出力は、割込要求選択許可信号Ｌ１の値を反転した値となるが、割込要求選択回路２０においては、インバータ３３の出力＝「１」、ＮＯＲ回路３４の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となるので、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「１」、ＮＯＲ回路２７の出力＝「０」となる。
【００７５】
また、この結果、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」、インバータ３０の出力＝「１」、ＯＲ回路２９の出力＝「１」となる。
【００７６】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【００７７】
なお、この場合、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」となることから、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「０」となる。
【００７８】
次に、図６に示すように、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「０」とされた場合について説明する。
【００７９】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となる。
【００８０】
この結果、ＮＯＲ回路２７の出力は、割込要求選択許可信号Ｌ１の値を反転した値となるが、割込要求選択回路２０においては、インバータ３３の出力＝「１」、ＮＯＲ回路３４の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となるので、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「１」となり、ＮＯＲ回路２７の出力＝「０」となる。
【００８１】
また、この場合、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」、インバータ３０の出力＝「１」となり、ＯＲ回路２９の出力は、割込要求選択許可信号Ｌ０の値と同一になる。
【００８２】
この場合、割込要求選択回路２０においては、ＮＯＲ回路３６の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」となるので、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「１」となり、ＯＲ回路２９の出力＝「１」となる。
【００８３】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【００８４】
ここに、割込要求選択回路１９、２０は、同一の回路構成とされているので、割込要求信号ＩＮＴ１＝「０」、ＩＮＴ２＝「１」とされた場合については、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「１」となる。
【００８５】
即ち、割込要求信号ＩＮＴ１、ＩＮＴ２のいずれかが割込要求を行う場合においては、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１、ｒｅｇ０と、割込要求信号ＩＮＴ１、ＩＮＴ２と、割込ベクタ下位ビット決定回路１０の出力Ｙ０と、割込要求選択許可信号Ｌ１、Ｌ０との関係は、表３に示すようになる。なお、表３において、Ｘは、「０」又は「１」を示す。
【００８６】
【表３】
0003567510.tif 000004
【００８７】
次に、たとえば、図７に示すように、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【００８８】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」となる。
【００８９】
この結果、ＮＯＲ回路２７の出力＝「０」、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」、ＯＲ回路２９の出力＝「１」、インバータ３０の出力＝「１」となる。
【００９０】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【００９１】
なお、割込要求選択回路２０においては、ＮＯＲ回路３４の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」、ＮＯＲ回路３５の出力＝「０」、ＮＯＲ回路３６の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」となる。
【００９２】
また、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「０」、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「０」となる。
【００９３】
次に、図８に示すように、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【００９４】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」、ＮＯＲ回路２７の出力＝「０」、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」、インバータ３０の出力＝「１」となる。
【００９５】
この結果、ＯＲ回路２９の出力は割込要求選択許可信号Ｌ０の値と同一になるが、この場合、割込要求選択回路２０においては、ＮＯＲ回路３６の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」となるので、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「１」となり、ＯＲ回路２９の出力＝「１」となる。
【００９６】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【００９７】
なお、この場合、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」となることから、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「０」となる。
【００９８】
次に、図９に示すように、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【００９９】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となる。
【０１００】
この結果、ＮＯＲ回路２７の出力は、割込要求選択許可信号Ｌ１の値を反転した値となるが、割込要求選択回路２０においては、ＮＯＲ回路３４の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となるので、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「１」となり、ＮＯＲ回路２７の出力＝「０」となる。
【０１０１】
また、この結果、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」、インバータ３０の出力＝「１」となる。
【０１０２】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【０１０３】
なお、この場合、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」となることから、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「０」となる。
【０１０４】
次に、図１０に示すように、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【０１０５】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となる。
【０１０６】
この結果、ＮＯＲ回路２７の出力は、割込要求選択許可信号Ｌ１の値を反転した値となるが、割込要求選択回路２０においては、ＮＯＲ回路３４の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となるので、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「１」となり、ＮＯＲ回路２７の出力＝「０」となる。
【０１０７】
また、この場合、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」、インバータ３０の出力＝「１」となり、ＯＲ回路２９の出力は、割込要求選択許可信号Ｌ０の値と同一になる。
【０１０８】
この場合、割込要求選択回路２０では、ＮＯＲ回路３６の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」となるので、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「１」となり、ＯＲ回路２９の出力＝「１」となる。
【０１０９】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【０１１０】
即ち、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１、ｒｅｇ０が同一、かつ、割込要求信号ＩＮＴ１、ＩＮＴ２が割込要求を行う場合において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１、ｒｅｇ０と、割込要求信号ＩＮＴ１、ＩＮＴ２と、割込ベクタ下位ビット決定回路１０の出力Ｙ０と、割込要求選択許可信号Ｌ１、Ｌ０との関係は、表４に示すようになる。
【０１１１】
【表４】
0003567510.tif 000005
【０１１２】
次に、図示は省略するが、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【０１１３】
ここに、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」とされた場合には、図３に示すように、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【０１１４】
したがって、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合においても、割込ベクタ下位ビット決定回路１０の出力Ｙ０＝「０」となり、優先レベルが高い割込要求信号ＩＮＴ１の割込要求が選択されることになる。
【０１１５】
同様に、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合においても、優先レベルが高い割込要求信号ＩＮＴ１の割込要求が選択される。
【０１１６】
また、同様に、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合においても、優先レベルが高い割込要求信号ＩＮＴ１の割込要求が選択される。
【０１１７】
また、割込要求選択回路１９、２０は同一の回路構成とされているので、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ１＝１（第２優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合には、優先レベルが高い割込要求信号ＩＮＴ２の割込要求が選択されることになる。
【０１１８】
同様に、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合には、優先レベルが高い割込要求信号ＩＮＴ２の割込要求が選択されることになる。
【０１１９】
また、同様に、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝０（第１優先レベル）、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合には、優先レベルが高い割込要求信号ＩＮＴ２の割込要求が選択されることになる。
【０１２０】
即ち、優先レベル設定レジスタ１７に設定された優先レベル＝第１優先レベル、優先レベル設定レジスタ１８に設定された優先レベル＝第２優先レベル以下、又は、優先レベル設定レジスタ１８に設定された優先レベル＝第１優先レベル、優先レベル設定レジスタ１７に設定された優先レベル＝第２優先レベル以下の場合において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１、ｒｅｇ０と、割込要求信号ＩＮＴ１、ＩＮＴ２と、割込ベクタ下位ビット決定回路１０の出力Ｙ０と、割込要求選択許可信号Ｌ１、Ｌ０との関係は、表５に示すようになる。
【０１２１】
【表５】
0003567510.tif 000006
【０１２２】
次に、図１１に示すように、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【０１２３】
この場合、割込要求選択回路２０においては、ＮＯＲ回路３４の出力＝「０」となり、ＮＯＲ回路３５の出力は、割込要求選択許可信号Ｌ１の値を反転した値になる。
【０１２４】
ここに、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」となり、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「０」となる。
【０１２５】
この結果、割込要求選択回路２０においては、ＮＯＲ回路３５の出力＝「１」、ＮＯＲ回路３６の出力（割込要求選択信号許可信号ＳＥＴ０）＝「０」となる。
【０１２６】
また、割込要求選択回路１９においては、ＮＯＲ回路２７の出力＝「０」、ＮＯＲ回路２８の出力（割込要求選択信号許可信号ＳＥＴ０）＝「０」、インバータ３０の出力＝「１」となる。
【０１２７】
この結果、ＯＲ回路２９の出力は、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）の値と同一になるが、ＮＯＲ回路２８の出力（割込要求選択信号許可信号ＳＥＴ０）＝「０」となることから、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「１」となり、ＯＲ回路２９の出力＝「１」となる。
【０１２８】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【０１２９】
次に、図１２に示すように、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【０１３０】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「１」、ＮＯＲ回路２７の出力＝「０」、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」、インバータ３０の出力＝「１」となる。
【０１３１】
この場合、ＯＲ回路２９の出力は、割込要求選択許可信号Ｌ０の値と同一となるが、割込要求選択回路２０においては、ＮＯＲ回路３６の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「０」となるので、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「１」となり、ＯＲ回路２９の出力＝「１」となる。
【０１３２】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【０１３３】
また、割込要求選択回路１９、２０は同一の回路構成とされているので、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合には、優先レベルが高い割込要求信号ＩＮＴ２の割込要求が選択されることになる。
【０１３４】
同様に、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝０、ｒｅｇ０＝１（第２優先レベル）、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合においても、優先レベルが高い割込要求信号ＩＮＴ２の割込要求が選択される。
【０１３５】
即ち、優先レベル設定レジスタ１７に設定された優先レベル＝第２優先レベル以下＞優先レベル設定レジスタ１８に設定された優先レベル、又は、優先レベル設定レジスタ１７に設定された優先レベル＜優先レベル設定レジスタ１８に設定された優先レベル＝第２優先レベル以下の場合において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１、ｒｅｇ０と、割込要求信号ＩＮＴ１、ＩＮＴ２と、割込ベクタ下位ビット決定回路１０の出力Ｙ０と、割込要求選択許可信号Ｌ１、Ｌ０との関係は、表６に示すようになる。
【０１３６】
【表６】
0003567510.tif 000007
【０１３７】
次に、図１３に示すように、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合について説明する。
【０１３８】
この場合、割込要求選択回路１９においては、インバータ２５の出力＝「０」、ＮＯＲ回路２６の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となり、ＮＯＲ回路２７の出力は、割込要求選択許可信号Ｌ１の値を反転した値となる。
【０１３９】
ここに、割込要求選択回路２０においては、ＮＯＲ回路３４の出力（割込要求選択許可信号作成信号ＳＥＴ１）＝「０」となるので、ＮＯＲ回路２１の出力（割込要求選択許可信号Ｌ１）＝「１」となり、ＮＯＲ回路２７の出力＝「０」となる。
【０１４０】
この結果、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」、インバータ３０の出力＝「１」となる。
【０１４１】
したがって、ＮＡＮＤ回路３１の出力＝「０」、インバータ３２の出力（割込要求選択信号ＳＥＬ）＝「１」、インバータ２３の出力（割込ベクタ下位ビット決定回路１０の出力Ｙ０）＝「０」となる。
【０１４２】
なお、この場合、ＮＯＲ回路２８の出力（割込要求選択許可信号作成信号ＳＥＴ０）＝「１」となることから、ＮＯＲ回路２２の出力（割込要求選択許可信号Ｌ０）＝「０」となる。
【０１４３】
また、割込要求選択回路１９、２０は同一の回路構成とされているので、優先レベル設定レジスタ１８に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝０（第３優先レベル）、優先レベル設定レジスタ１７に設定された優先レベル値ｒｅｇ１＝１、ｒｅｇ０＝１（第４優先レベル）の場合において、割込要求信号ＩＮＴ１＝「１」、ＩＮＴ２＝「１」とされた場合には、優先レベルが高い割込要求信号ＩＮＴ２の割込要求が選択される。
【０１４４】
即ち、優先レベル設定レジスタ１７に設定された優先レベル＝第３優先レベル、優先レベル設定レジスタ１８に設定された優先レベル＝第４優先レベル、又は、優先レベル設定レジスタ１７に設定された優先レベル＝第４優先レベル、優先レベル設定レジスタ１８に設定された優先レベル＝第３優先レベルの場合において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１、ｒｅｇ０と、割込要求信号ＩＮＴ１、ＩＮＴ２の値と、割込ベクタ下位ビット決定回路１０の出力Ｙ０と、割込要求選択許可信号Ｌ１、Ｌ０との関係は、表７に示すようになる。
【０１４５】
【表７】
0003567510.tif 000008
【０１４６】
また、割込ベクタ下位ビット決定回路１１においては、割込要求信号ＩＮＴ３、ＩＮＴ４について、割込要求信号ＩＮＴ３＝ＩＮＴ１、ＩＮＴ４＝ＩＮＴ２とした場合、表３〜表７に示す場合と同様の動作を行う。
【０１４７】
また、割込ベクタ下位ビット決定回路１２においては、割込要求信号ＩＮＴ５、ＩＮＴ６について、割込要求信号ＩＮＴ５＝ＩＮＴ１、ＩＮＴ６＝ＩＮＴ２とした場合、表３〜表７に示す場合と同様の動作を行う。
【０１４８】
また、割込ベクタ下位ビット決定回路１３においては、割込要求信号ＩＮＴ７、ＩＮＴ８について、割込要求信号ＩＮＴ７＝ＩＮＴ１、ＩＮＴ８＝ＩＮＴ２とした場合、表３〜表７に示す場合と同様の動作を行う。
【０１４９】
また、図１中、割込ベクタ中位・下位ビット決定回路１４において、Ｘ１は割込要求信号ＩＮＴ１、ＩＮＴ２をＯＲ処理してなる割込要求信号であり、図１４は割込要求信号Ｘ１を作成する割込要求信号Ｘ１作成回路を示しており、４２はＯＲ回路である。
【０１５０】
また、Ｘ２は割込要求信号ＩＮＴ３、ＩＮＴ４をＯＲ処理してなる割込要求信号であり、図１５は割込要求信号Ｘ２を作成する割込要求信号Ｘ２作成回路を示しており、４３はＯＲ回路である。
【０１５１】
また、図１において、４４は割込要求選択回路１９、２０と同一の回路構成とされ、割込ベクタ中位・下位ビット決定回路１４の内部で作成される割込要求選択許可信号Ｌ１、Ｌ０が許可する場合にのみ、割込要求信号Ｘ１の割込要求を選択する割込要求選択回路である。
【０１５２】
また、４５は割込要求選択回路１９、２０と同一の回路構成とされ、割込ベクタ中位・下位ビット決定回路１４の内部で作成される割込要求選択許可信号Ｌ１、Ｌ０が許可する場合にのみ、割込要求信号Ｘ２の割込要求を選択する割込要求選択回路である。
【０１５３】
これら割込要求選択回路４４、４５において、ｒ１は割込要求選択回路１９、２０において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１が入力される端子、ｒ０は割込要求選択回路１９、２０において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ０が入力される端子に相当する。
【０１５４】
そして、本実施例においては、割込要求選択回路４４の端子ｒ１には、割込ベクタ下位ビット決定回路１０で作成される割込要求選択許可信号Ｌ１が入力され、割込要求選択回路４４の端子ｒ０には、割込ベクタ下位ビット決定回路１０で作成される割込要求選択許可信号Ｌ０が入力される。
【０１５５】
また、割込要求選択回路４５の端子ｒ１には、割込ベクタ下位ビット決定回路１１で作成される割込要求選択許可信号Ｌ１が入力され、割込要求選択回路４５の端子ｒ０には、割込ベクタ下位ビット決定回路１０で作成される割込要求選択許可信号Ｌ０が入力される。
【０１５６】
また、４６は割込要求選択回路４４、４５から出力される割込要求選択信号作成信号ＳＥＴ１をＮＯＲ処理して、割込要求選択許可信号Ｌ１を作成するＮＯＲ回路である。
【０１５７】
また、４７は割込要求選択回路４４、４５から出力される割込要求選択信号作成信号ＳＥＴ０をＮＯＲ処理して、割込要求選択許可信号Ｌ０を作成するＮＯＲ回路である。
【０１５８】
また、４８は割込要求信号Ｘ１、Ｘ２のいずれかの割込要求が選択された場合に、この選択した割込要求が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の中位・下位ビットＶＥＣ１、ＶＥＣ０をエンコードするエンコード回路である。
【０１５９】
このエンコード回路４８において、４９は割込要求選択回路４４から出力される割込要求選択信号ＳＥＬを反転して、割込要求信号Ｘ１又はＸ２が最終的に選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の中位ビットＶＥＣ１を決定するインバータである。
【０１６０】
また、５０、５１はＡＮＤ回路、５２はＮＯＲ回路、５３はインバータであり、これらＡＮＤ回路５０、５１、ＮＯＲ回路５２及びインバータ５３からなる回路は、割込要求信号Ｘ１、Ｘ２のうち、割込要求信号Ｘ１が選択された場合には、割込ベクタ下位ビット決定回路１０の出力Ｙ０を通過させ、割込要求信号Ｘ２が選択された場合には、割込ベクタ下位ビット決定回路１１の出力Ｙ０を通過させるものである。
【０１６１】
ここに、割込要求選択回路４４、４５は、割込要求選択回路１９、２０と同一の回路構成とされているので、割込要求信号Ｘ１＝ＩＮＴ１、Ｘ２＝ＩＮＴ２とした場合、表３〜表７に示す場合と同様に動作する。
【０１６２】
そこで、例えば、Ｘ１＝「１」、Ｘ２＝「０」、又は、Ｘ１＝「１」、Ｘ２＝「１」（但し、割込ベクタ下位ビット決定回路１０により選択された割込要求の優先レベル≧割込ベクタ下位ビット決定回路１１により選択された割込要求の優先レベル）の場合、図１６に示すように、割込要求選択回路４４から出力される割込要求選択信号ＳＥＬ＝「１」、インバータ４９の出力（割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１）＝「０」となる。
【０１６３】
この場合には、ＡＮＤ回路５１の出力＝「０」となるので、ＡＮＤ回路５０、ＮＯＲ回路５２、インバータ５３からなる回路は、割込ベクタ下位ビット決定回路１０の出力Ｙ０に対して、スルー回路（非ＮＯＴ回路）として動作することになる。
【０１６４】
ここに、例えば、図１６に示すように、割込要求信号ＩＮＴ１＝選択、割込要求信号ＩＮＴ２＝非選択とされた場合には、割込ベクタ下位ビット決定回路１０の出力Ｙ０＝「０」となる。
【０１６５】
この結果、ＡＮＤ回路５０の出力＝「０」、ＡＮＤ回路５１の出力＝「０」、ＮＯＲ回路５２の出力＝「１」、インバータ５３の出力（割込ベクタ中位・下位ビット決定回路１４の出力Ｚ０）＝「０」となる。
【０１６６】
これに対して、Ｘ１＝「１」、Ｘ２＝「０」、又は、Ｘ１＝「１」、Ｘ２＝「１」（但し、割込ベクタ下位ビット決定回路１０により選択された割込要求の優先レベル≧割込ベクタ下位ビット決定回路１１により選択された割込要求の優先レベル）の場合において、図１７に示すように、割込要求信号ＩＮＴ１＝非選択、割込要求信号ＩＮＴ２＝選択とされた場合には、割込ベクタ下位ビット決定回路１０の出力Ｙ０＝「１」となる。
【０１６７】
この結果、ＡＮＤ回路５０の出力＝「１」、ＡＮＤ回路５１の出力＝「０」、ＮＯＲ回路５２の出力＝「０」、インバータ５３の出力（割込ベクタ中位・下位ビット決定回路１４の出力Ｚ０）＝「１」となる。
【０１６８】
また、Ｘ１＝「０」、Ｘ２＝「１」、又は、Ｘ１＝「１」、Ｘ２＝「１」（但し、割込ベクタ下位ビット決定回路１０により選択された割込要求の優先レベル＜割込ベクタ下位ビット決定回路１１により選択された割込要求の優先レベル）の場合、図１８に示すように、割込要求選択回路４４から出力される割込要求選択信号ＳＥＬ＝「０」、インバータ４９の出力（割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１）＝「１」となる。
【０１６９】
この場合、ＡＮＤ回路５０の出力＝「０」となるので、ＡＮＤ回路５１、ＮＯＲ回路５２、インバータ５３からなる回路は、割込ベクタ下位ビット決定回路１０の出力Ｙ０に対してスルー回路（非ＮＯＴ回路）として動作する。
【０１７０】
したがって、たとえば、図１８に示すように、割込要求信号ＩＮＴ３＝選択、割込要求信号ＩＮＴ４＝非選択とされた場合には、割込ベクタ下位ビット決定回路１０の出力Ｙ０＝「０」となる。
【０１７１】
この結果、ＡＮＤ回路５１の出力＝「０」、ＮＯＲ回路５２の出力＝「１」、インバータ５３の出力（割込ベクタ中位・下位ビット決定回路１４の出力Ｚ０）＝「０」となる。
【０１７２】
これに対して、Ｘ１＝「０」、Ｘ２＝「１」、又は、Ｘ１＝「１」、Ｘ２＝「１」（但し、割込ベクタ下位ビット決定回路１０により選択された割込要求の優先レベル＜割込ベクタ下位ビット決定回路１１により選択された割込要求の優先レベル）の場合において、図１９に示すように、割込要求信号ＩＮＴ３＝非選択、割込要求信号ＩＮＴ４＝選択とされた場合には、割込ベクタ下位ビット決定回路１１の出力Ｙ０＝「１」となる。
【０１７３】
この結果、ＡＮＤ回路５１の出力＝「１」、ＮＯＲ回路５２の出力＝「０」、インバータ５３の出力（割込ベクタ中位・下位ビット決定回路１４の出力Ｚ０）＝「１」となる。
【０１７４】
即ち、割込要求信号ＩＮＴ１〜ＩＮＴ４の割込要求のうち、割込ベクタ下位ビット決定回路１０、１１と、割込ベクタ中位・下位ビット決定回路１４とにより選択される割込要求と、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１、Ｚ０との関係は、表８に示すようになる。
【０１７５】
【表８】
0003567510.tif 000009
【０１７６】
また、割込ベクタ中位・下位ビット決定回路１５においては、割込要求信号ＩＮＴ５〜ＩＮＴ８について、割込要求信号ＩＮＴ５〜ＩＮＴ８＝ＩＮＴ１〜ＩＮＴ４とした場合、表８に示す場合と同様の動作を行う。
【０１７７】
また、図１中、割込ベクタ全ビット決定回路１６において、Ｗ１は割込要求信号ＩＮＴ１〜ＩＮＴ４をＯＲ処理してなる割込要求信号であり、図２０は割込要求信号Ｗ１を作成する割込要求信号Ｗ１作成回路を示しており、５５はＯＲ回路である。
【０１７８】
また、Ｗ２は割込要求信号ＩＮＴ５〜ＩＮＴ８をＯＲ処理してなる割込要求信号であり、図２１は割込要求信号Ｗ２を作成する割込要求信号Ｗ２作成回路を示しており、５７はＯＲ回路である。
【０１７９】
また、図１において、５９、６０は割込要求選択回路１９、２０、４４、４５と同一の回路構成とされた割込要求選択回路である。
【０１８０】
ここに、割込要求選択回路５９は、割込ベクタ全ビット決定回路１６の内部で作成される割込要求選択許可信号Ｌ１、Ｌ０が許可する場合にのみ、割込要求信号Ｗ１の割込要求を選択するように構成されている。
【０１８１】
また、割込要求選択回路６０は、割込ベクタ全ビット決定回路１６の内部で作成される割込要求選択許可信号Ｌ１、Ｌ０が許可する場合にのみ、割込要求信号Ｗ２の割込要求を選択するように構成されている。
【０１８２】
これら割込要求選択回路５９、６０において、ｒ１は割込要求選択回路１９、２０において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ１が入力される端子、ｒ０は割込要求選択回路１９、２０において、優先レベル設定レジスタ１７、１８に設定された優先レベル値ｒｅｇ０が入力される端子に相当する。
【０１８３】
そして、本実施例においては、割込要求選択回路５９の端子ｒ１には、割込ベクタ中位・下位ビット決定回路１４で作成される割込要求選択許可信号Ｌ１が入力され、割込要求選択回路５９の端子ｒ０には、割込ベクタ中位・下位ビット決定回路１４で作成される割込要求選択許可信号Ｌ０が入力される。
【０１８４】
また、割込要求選択回路６０の端子ｒ１には、割込ベクタ中位・下位ビット決定回路１５で作成される割込要求選択許可信号Ｌ１が入力され、割込要求選択回路６０の端子ｒ０には、割込ベクタ中位・下位ビット決定回路１５で作成される割込要求選択許可信号Ｌ０が入力される。
【０１８５】
また、６１は割込要求選択回路５９、６０から出力される割込要求選択信号作成信号ＳＥＴ１をＮＯＲ処理して、割込要求選択信号Ｌ１を作成するＮＯＲ回路である。
【０１８６】
また、６２は割込要求選択回路５９、６０から出力される割込要求選択信号作成信号ＳＥＴ０をＮＯＲ処理して、割込要求選択信号Ｌ０を作成するＮＯＲ回路である。
【０１８７】
また、６３は割込要求信号Ｗ１、Ｗ２のいずれかの割込要求が選択された場合に出力される割込ベクタＶＥＣ２〜ＶＥＣ０の全ビットＶＥＣ２〜ＶＥＣ０をエンコードするエンコード回路である。
【０１８８】
また、６４は割込要求選択回路５９から出力される割込要求選択信号ＳＥＬを反転して、上位ビットの割込ベクタＶＥＣ２を出力するインバータである。
【０１８９】
また、６５、６６はＡＮＤ回路、６７はＮＯＲ回路、６８はインバータであり、これらＡＮＤ回路６５、６６、ＮＯＲ回路６７及びインバータ６８は、割込要求信号Ｗ１、Ｗ２のいずれかの割込要求信号の割込要求が選択された場合に、中位ビットの割込ベクタＶＥＣ１を作成するものである。
【０１９０】
また、７０、７１はＡＮＤ回路、７２はＮＯＲ回路、７３はインバータであり、これらＡＮＤ回路７０、７１、ＮＯＲ回路７２及びインバータ７３は、割込要求信号Ｗ１、Ｗ２のいずれかの割込要求信号の割込要求が選択された場合に、下位ビットの割込ベクタＶＥＣ０を作成するものである。
【０１９１】
ここに、割込要求選択回路５９、６０は、割込要求選択回路１９、２０と同一の回路構成とされているので、割込要求信号Ｗ１＝ＩＮＴ１、Ｗ２＝ＩＮＴ２とした場合、表３〜表７に示す場合と同様に動作する。
【０１９２】
そこで、たとえば、Ｗ１＝「１」、Ｗ２＝「０」、又は、Ｗ１＝「１」、Ｗ２＝「１」（但し、割込ベクタ中位・下位ビット決定回路１４により選択された割込要求の優先レベル≧割込ベクタ中位・下位ビット決定回路１５により選択された割込要求の優先レベル）の場合、即ち、割込要求信号ＩＮＴ１〜ＩＮＴ４のいずれかが選択される場合には、図２２に示すように、割込要求選択回路５９から出力される割込要求選択信号ＳＥＬ＝「１」、インバータ６４の出力（割込ベクタＶＥＣ２）＝「０」となる。
【０１９３】
この場合、ＡＮＤ回路６６の出力＝「０」となるので、ＡＮＤ回路６５、ＮＯＲ回路６７、インバータ６８からなる回路は、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１に対してスルー回路（非ＮＯＴ回路）として動作する。
【０１９４】
また、ＡＮＤ回路７１の出力＝「０」となるので、ＡＮＤ回路７０、ＮＯＲ回路７２、インバータ７３からなる回路は、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ０に対してスルー回路（非ＮＯＴ回路）として動作する。
【０１９５】
したがって、たとえば、割込要求信号ＩＮＴ１＝選択、割込要求信号ＩＮＴ２〜ＩＮＴ４＝非選択とされる場合には、図２２に示すように、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１＝０、Ｚ０＝０となる。
【０１９６】
この結果、ＡＮＤ回路６５の出力＝「０」、ＮＯＲ回路６７の出力＝「１」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「０」となる。
【０１９７】
また、ＡＮＤ回路７０の出力＝「０」、ＮＯＲ回路７２の出力＝「１」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「０」となる。
【０１９８】
これに対して、図２３に示すように、割込要求信号ＩＮＴ２＝選択、ＩＮＴ１、ＩＮＴ３、ＩＮＴ４＝非選択とされる場合には、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１＝０、Ｚ０＝１となる。
【０１９９】
この結果、ＡＮＤ回路６５の出力＝「０」、ＮＯＲ回路６７の出力＝「１」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「０」となる。
【０２００】
また、ＡＮＤ回路７０の出力＝「１」、ＮＯＲ回路７２の出力＝「０」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「１」となる。
【０２０１】
また、割込要求信号ＩＮＴ３＝選択、ＩＮＴ１、ＩＮＴ２、ＩＮＴ４＝非選択とされる場合には、図２４に示すように、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１＝１、Ｚ０＝０となる。
【０２０２】
この結果、ＡＮＤ回路６５の出力＝「１」、ＮＯＲ回路６７の出力＝「０」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「１」となる。
【０２０３】
また、ＡＮＤ回路７０の出力＝「０」、ＮＯＲ回路７２の出力＝「１」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「０」となる。
【０２０４】
また、割込要求信号ＩＮＴ４＝選択、ＩＮＴ１〜ＩＮＴ３＝非選択とされる場合には、図２５に示すように、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１＝１、Ｚ０＝１となる。
【０２０５】
この結果、ＡＮＤ回路６５の出力＝「１」、ＮＯＲ回路６７の出力＝「０」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「１」となる。
【０２０６】
また、ＡＮＤ回路７０の出力＝「１」、ＮＯＲ回路７２の出力＝「０」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「１」となる。
【０２０７】
また、Ｗ１＝「０」、Ｗ２＝「１」、又は、Ｗ１＝「１」、Ｗ２＝「１」（但し、割込ベクタ中位・下位ビット決定回路１４により選択された割込要求の優先レベル＜割込ベクタ中位・下位ビット決定回路１５により選択された割込要求の優先レベル）の場合、即ち、割込要求信号ＩＮＴ５〜ＩＮＴ８のいずれかが選択される場合には、図２６に示すように、割込要求選択回路５９から出力される割込要求選択信号ＳＥＬ＝「０」、インバータ６４の出力（割込ベクタＶＥＣ２）＝「１」となる。
【０２０８】
この場合、ＡＮＤ回路６５の出力＝「０」となるので、ＡＮＤ回路６６、ＮＯＲ回路６７、インバータ６８からなる回路は、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ１に対してスルー回路（非ＮＯＴ回路）として動作する。
【０２０９】
また、ＡＮＤ回路７０の出力＝「０」となるので、ＡＮＤ回路７１、ＮＯＲ回路７２、インバータ７３からなる回路は、割込ベクタ中位・下位ビット決定回路１４の出力Ｚ０に対してスルー回路（非ＮＯＴ回路）として動作する。
【０２１０】
したがって、たとえば、図２６に示すように、割込要求信号ＩＮＴ５＝選択、割込要求信号ＩＮＴ６〜ＩＮＴ８＝非選択とされる場合には、割込ベクタ中位・下位ビット決定回路１５の出力Ｚ１＝０、Ｚ０＝０となる。
【０２１１】
この結果、ＡＮＤ回路６６の出力＝「０」、ＮＯＲ回路６７の出力＝「１」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「０」となる。
【０２１２】
また、ＡＮＤ回路７１の出力＝「０」、ＮＯＲ回路７２の出力＝「１」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「０」となる。
【０２１３】
また、図２７に示すように、割込要求信号ＩＮＴ６＝選択、ＩＮＴ５、ＩＮＴ７、ＩＮＴ８＝非選択とされる場合には、割込ベクタ中位・下位ビット決定回路１５の出力Ｚ１＝０、Ｚ０＝１となる。
【０２１４】
この結果、ＡＮＤ回路６６の出力＝「０」、ＮＯＲ回路６７の出力＝「１」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「０」となる。
【０２１５】
また、ＡＮＤ回路７１の出力＝「１」、ＮＯＲ回路７２の出力＝「０」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「１」となる。
【０２１６】
また、図２８に示すように、割込要求信号ＩＮＴ７＝選択、ＩＮＴ５、ＩＮＴ６、ＩＮＴ８＝非選択とされる場合には、割込ベクタ中位・下位ビット決定回路１５の出力Ｚ１＝１、Ｚ０＝０となる。
【０２１７】
この結果、ＡＮＤ回路６６の出力＝「１」、ＮＯＲ回路６７の出力＝「０」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「１」となる。
【０２１８】
また、ＡＮＤ回路７１の出力＝「０」、ＮＯＲ回路７２の出力＝「１」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「０」となる。
【０２１９】
また、図２９に示すように、割込要求信号ＩＮＴ８＝選択、ＩＮＴ５〜ＩＮＴ７＝非選択とされる場合には、割込ベクタ中位・下位ビット決定回路１５の出力Ｚ１＝１、Ｚ０＝１となる。
【０２２０】
この結果、ＡＮＤ回路６６の出力＝「１」、ＮＯＲ回路６７の出力＝「０」、インバータ６８の出力（割込ベクタＶＥＣ１）＝「１」となる。
【０２２１】
また、ＡＮＤ回路７１の出力＝「１」、ＮＯＲ回路７２の出力＝「０」、インバータ７３の出力（割込ベクタＶＥＣ０）＝「１」となる。
【０２２２】
このように、本実施例においては、割込要求信号ＩＮＴ１〜ＩＮＴ８のうち、最終的に選択される割込要求信号と、割込ベクタＶＥＣ２〜ＶＥＣ０との関係は、前述したように、表１に示すようになる。
【０２２３】
ここに、本実施例においては、８個の割込要求信号ＩＮＴ１〜ＩＮＴ８を２個ずつ４個のグループに区分し、これら４個のグループに対応させて割込ベクタ下位ビット決定回路１０〜１３を設け、これら割込ベクタ下位ビット決定回路１０〜１３のそれぞれにおいて、２個の割込要求信号の割込要求について優先レベルを判定して割込要求の選択を行い、いずれかの割込要求が最終的に選択された場合に出力させるべき割込ベクタＶＥＣ２〜ＶＥＣ０の下位ビットＶＥＣ０を決定するとしている。
【０２２４】
そして、また、割込ベクタ下位ビット決定回路１０〜１３を２個ずつ２個のグループに区分し、これら２個のグループに対応させて割込ベクタ中位・下位ビット決定回路１４、１５を設け、これら割込ベクタ中位・下位ビット決定回路１４、１５のそれぞれにおいて、対応する割込ベクタ下位ビット決定回路が選択した割込要求について優先レベルを判定して割込要求の選択を行い、いずれかの割込要求が最終的に選択された場合に出力させるべき割込ベクタＶＥＣ２〜ＶＥＣ０の中位・下位ビットＶＥＣ１、ＶＥＣ０を決定するとしている。
【０２２５】
また、割込ベクタ中位・下位ビット決定回路１４、１５の後段に割込ベクタ全ビット決定回路１６を設け、この割込ベクタ全ビット決定回路１６において、割込ベクタ中位・下位ビット決定回路１４、１５が選択した割込要求について優先レベルを判定して割込要求の選択を行い、割込ベクタＶＥＣ２〜ＶＥＣ０の全ビットＶＥＣ２〜ＶＥＣ０を決定するとしている。
【０２２６】
即ち、本実施例においては、割込ベクタ下位ビット決定回路１０〜１３と、割込ベクタ中位・下位ビット決定回路１４、１５と、割込ベクタ全ビット決定回路１６とをツリー状に接続し、割込ベクタＶＥＣ２〜ＶＥＣ０を下位ビットＶＥＣ０、中位・下位ビットＶＥＣ１、ＶＥＣ０、全ビットＶＥＣ２〜ＶＥＣ０の順に決定するとしている。
【０２２７】
したがって、本実施例によれば、割込ベクタを作成する場合に必要とされる入力数よりも少ない入力数のＮＯＲ回路により割込要求選択許可信号Ｌ１、Ｌ０を作成することができるので、割込ベクタ作成時間を短縮し、情報処理装置の高速化を図ることができる。
【０２２８】
なお、上述の実施例においては、８個の割込要求信号ＩＮＴ１〜ＩＮＴ８が入力される場合について説明したが、本発明は、これ以外の数の割込要求信号が入力される場合にも適用することができる。
【０２２９】
例えば、４８個の割込要求信号ＩＮＴ１〜ＩＮＴ４８が入力される場合には、６ビットの割込ベクタＶＥＣ５〜ＶＥＣ０を作成する必要があるが、この場合には、４８個の割込要求信号ＩＮＴ１〜ＩＮＴ４８を１６個ずつのグループに区分し、割込ベクタＶＥＣ５〜ＶＥＣ０の下位２ビットＶＥＣ１、ＶＥＣ０を決定するための割込ベクタ下位ビット決定回路と、割込ベクタＶＥＣ５〜ＶＥＣ０の中位２ビットＶＥＣ３、ＶＥＣ２及び下位２ビットＶＥＣ１、ＶＥＣ０を決定するための割込ベクタ中位・下位ビット決定回路と、割込ベクタＶＥＣ５〜ＶＥＣ０の全ビットＶＥＣ５〜ＶＥＣ０を決定するための割込ベクタ全ビット決定回路とをツリー状に接続すれば良い。
【０２３０】
【発明の効果】
以上のように、本発明によれば、割込ベクタを作成する場合に必要とされる入力数よりも少ない入力数の論理回路（たとえば、ＮＯＲ回路）からなる割込要求選択許可信号作成回路により割込要求選択許可信号を作成することができるので、割込ベクタ作成時間を短縮し、情報処理装置の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部を示す回路図である。
【図２】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の構成を示す回路図である。
【図３】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図４】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図５】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図６】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図７】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図８】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図９】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図１０】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図１１】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図１２】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図１３】本発明の一実施例を構成する割込ベクタ下位ビット決定回路の動作を示す回路図である。
【図１４】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路を構成する割込要求信号Ｘ１作成回路を示す回路図である。
【図１５】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路を構成する割込要求信号Ｘ２作成回路を示す回路図である。
【図１６】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図１７】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図１８】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図１９】本発明の一実施例を構成する割込ベクタ中位・下位ビット決定回路の動作を示す回路図である。
【図２０】本発明の一実施例を構成する割込ベクタ全ビット決定回路を構成する割込要求信号Ｗ１作成回路を示す回路図である。
【図２１】本発明の一実施例を構成する割込ベクタ全ビット決定回路を構成する割込要求信号Ｗ２作成回路を示す回路図である。
【図２２】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図２３】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図２４】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図２５】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図２６】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図２７】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図２８】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図２９】本発明の一実施例を構成する割込ベクタ全ビット決定回路の動作を示す回路図である。
【図３０】従来の割込優先判定回路の一例の要部を示す回路図である。
【符号の説明】
ＩＮＴ１〜ＩＮＴ８  割込要求信号
ＶＥＣ２〜ＶＥＣ０  割込ベクタ
ＳＥＬ  割込要求選択信号
ＳＥＴ１、ＳＥＴ０  割込要求選択許可信号作成信号
Ｌ１、Ｌ０  割込要求選択許可信号
【図１】
0003567510.tif 000010
【図２】
0003567510.tif 000011
【図３】
0003567510.tif 000012
【図４】
0003567510.tif 000013
【図５】
0003567510.tif 000014
【図６】
0003567510.tif 000015
【図７】
0003567510.tif 000016
【図８】
0003567510.tif 000017
【図９】
0003567510.tif 000018
【図１０】
0003567510.tif 000019
【図１１】
0003567510.tif 000020
【図１２】
0003567510.tif 000021
【図１３】
0003567510.tif 000022
【図１４】
0003567510.tif 000023
【図１５】
0003567510.tif 000024
【図１６】
0003567510.tif 000025
【図１７】
0003567510.tif 000026
【図１８】
0003567510.tif 000027
【図１９】
0003567510.tif 000028
【図２０】
0003567510.tif 000029
【図２１】
0003567510.tif 000030
【図２２】
0003567510.tif 000031
【図２３】
0003567510.tif 000032
【図２４】
0003567510.tif 000033
【図２５】
0003567510.tif 000034
【図２６】
0003567510.tif 000035
【図２７】
0003567510.tif 000036
【図２８】
0003567510.tif 000037
【図２９】
0003567510.tif 000038
【図３０】
0003567510.tif 000039