(57)【特許請求の範囲】
【請求項１】
第１の電圧端子と第１のノードとの間に接続された第１のＭＯＳＦＥＴと、
前記第１のノードと第１の出力端子との間に接続された第２のＭＯＳＦＥＴと、
前記第１のノードと第２の出力端子との間に接続された第３のＭＯＳＦＥＴと、
前記第１の出力端子と第２の電圧端子との間に接続された第１の可変インピーダンス負荷と、
前記第２の出力端子と前記第２の電圧端子との間に接続された第２の可変インピーダンス負荷と、
前記第１のノードと前記第２の電圧端子との間に接続され、前記第１および第２の可変インピーダンス負荷のインピーダンス値によらず前記第１のノードを略一定電圧に設定する第１のバイアス回路と、
前記第１のＭＯＳＦＥＴのゲート端子にバイアス電圧を供給する電流源バイアス回路と、を備え、
前記第２のＭＯＳＦＥＴのゲート端子に第１の入力端子が接続され、前記第３のＭＯＳＦＥＴのゲート端子に第２の入力端子が接続されることを特徴とする半導体集積回路。
【請求項２】
第１の電圧端子と第１のノードとの間に接続された第１のＭＯＳＦＥＴと、前記第１のノードと第１の出力端子との間に接続された第２のＭＯＳＦＥＴと、前記第１のノードと第２の出力端子との間に接続された第３のＭＯＳＦＥＴと、前記第１の出力端子と第２の電圧端子との間に接続された第１の可変インピーダンス負荷と、前記第２の出力端子と前記第２の電圧端子との間に接続された第２の可変インピーダンス負荷と、前記第１のノードと前記第２の電圧端子との間に接続され前記第１および第２の可変インピーダンス負荷のインピーダンス値によらず前記第１のノードを略一定電圧に設定する第１のバイアス回路と、を有するＶＣＯセル回路と、
前記第１の電圧端子と第２のノードとの間に接続された第４のＭＯＳＦＥＴと、前記第２のノードと前記第２の電圧端子との間に直列接続された第５のＭＯＳＦＥＴおよび第３の可変インピーダンス負荷と、前記第２のノードと前記第２の電圧端子との間に直列接続された第６のＭＯＦＥＴおよび第４の可変インピーダンス負荷と、前記第２のノードと前記第２の電圧端子との間に接続された第２のバイアス回路と、前記第２のノードの電圧が所定の基準電圧に等しくなるように前記第１および第２のバイアス回路を制御する差動増幅器と、を有するダミーセル回路と、
前記第１および第４のＭＯＳＦＥＴのゲート端子にバイアス電圧を供給する電流源バイアス回路と、を備え、
前記第５のＭＯＳＦＥＴのゲート端子は前記第２のノードに接続され、前記第６のＭＯＳＦＥＴのゲート端子は前記第２の電圧端子に接続されることを特徴とする半導体集積回路。
【請求項３】
前記ＶＣＯセル回路が複数縦続接続され、
前段の前記ＶＣＯセル回路の前記第１の出力端子は次段の前記ＶＣＯセル回路の前記第１または第２の入力端子に接続され、
前段の前記ＶＣＯセル回路の前記第２の出力端子は次段の前記ＶＣＯセル回路の前記第２または第１の出力端子に接続され、
最終段の前記ＶＣＯセル回路の前記第１の出力端子は初段の前記ＶＣＯセル回路の前記第１または第２の入力端子に接続され、
最終段の前記ＶＣＯセル回路の前記第２の出力端子は初段の前記ＶＣＯセル回路の前記第２または第１の入力端子に接続され、前記複数縦続接続されたＶＣＯセル回路の各出力端子電圧が発振することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記電流源バイアス回路は、縦続接続されたすべての前記ＶＣＯセル回路内の前記第１のＭＯＳＦＥＴのゲート端子と前記ダミーセル回路内の前記第４のＭＯＳＦＥＴのゲート端子とにバイアス電圧を供給することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１および第２のバイアス回路はそれぞれ、前記第２、第３、第５および第６のＭＯＳＦＥＴとは逆導電型のＭＯＳＦＥＴで構成され、
前記差動増幅器の出力端子は、これら逆導電型のＭＯＳＦＥＴのゲート端子に接続されることを特徴とする請求項２〜４のいずれかに記載の半導体集積回路。
【請求項６】
基準信号と帰還信号との位相差を検出する位相比較回路と、
検出された位相差に応じた制御電圧信号を出力する制御信号出力回路と、
前記制御電圧信号に基づいて発振信号の周波数を制御する請求項２〜５のいずれかに記載の半導体集積回路と、
前記発振信号に基づいて前記帰還信号を生成する帰還回路と、を備えることを特徴とするフェーズ・ロックド・ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御型発振回路などに用いられる半導体集積回路とフェーズ・ロックド・ループ回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、ＩＣ化が容易で精度の高い発振信号を生成できることから、種々の用途に用いられている。ＰＬＬ回路の内部には、電圧制御型発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）が設けられている。電圧制御型発振回路（以下、ＶＣＯ）は、基準信号と帰還信号との位相差に応じた制御電圧信号に応じて、発振信号の周波数を変化させる。具体的には、基準信号と帰還信号との位相が一致するように発振信号の周波数を制御する。
【０００３】
図７は従来のＶＣＯの回路図である。図示のように、従来のＶＣＯは、電源端子ＶＤＤとノードＮ１との間に接続されたＰＭＯＳトランジスタ（第１のＭＯＳＦＥＴ）Ｑ１からなる定電流源と、ノードＮ１と一方の出力端子ＯＵＴとの間に接続されたＰＭＯＳトランジスタ（第２のＭＯＳＦＥＴ）Ｑ２と、ノードＮ１と他方の出力端子ＯＵＴｎとの間に接続されたＰＭＯＳトランジスタ（第３のＭＯＳＦＥＴ）Ｑ３と、出力端子ＯＵＴと接地端子との間に接続された可変インピーダンス負荷（第１の可変インピーダンス負荷）１と、出力端子ＯＵＴｎと接地端子との間に接続された可変インピーダンス負荷（第２の可変インピーダンス負荷）２と、ＰＭＯＳトランジスタＱ１のゲート端子にバイアス電圧を供給する電流源バイアス回路３とを備えている。
【０００４】
電流源バイアス回路３は、ダイオードとして作用するＰＭＯＳトランジスタＱ４と、ＮＭＯＳトランジスタＱ５とを有する。ＮＭＯＳトランジスタＱ５のゲート端子に供給されるＢＩＡＳ信号により、ＰＭＯＳトランジスタＱ４のソース−ドレイン間を流れる電流を制御することができる。可変インピーダンス負荷１，２のインピーダンスは、ＣＯＮＴ信号により制御される。
【０００５】
実際のＶＣＯは、図８に示すように、ＶＣＯセル１０を複数縦続接続し、最終段のＶＣＯセル１０の出力を初段のＶＣＯセル１０の入力に帰還させている。
【０００６】
図７の回路において、例えば電源電圧ＶＤＤが１．５Ｖであれば、電流源バイアス回路３はＰＭＯＳトランジスタＱ１のゲート端子が約０．５ＶになるようにＰＭＯＳトランジスタＱ１にバイアスをかける。
【０００７】
ＶＣＯセル１０は、可変インピーダンス負荷１，２のインピーダンスを制御することにより発振周波数を制御する。可変インピーダンス負荷１，２のインピーダンス値は、ＣＯＮＴ端子の電位により制御される。具体的には、ＣＯＮＴ端子の電位が高いとき、可変インピーダンス負荷１，２のインピーダンスは低くなって発振周波数は高くなる。逆に、ＣＯＮＴ端子の電位が低いとき、可変インピーダンス負荷１，２のインピーダンスは高くなって発振周波数は低くなる。
【０００８】
【発明が解決しようとする課題】
図３はＶＣＯの発振周波数と定電流源を構成するＰＭＯＳトランジスタＱ１のドレイン電位（ノードＮ１の電位）との関係をプロットした図であり、図中のプロット”×”は、図７の回路でのノードＮ１の電位変化を表している。図３は、０．３５μｍのＣＭＯＳ技術を用いた回路でのシミュレーション結果を示している。
【０００９】
上述したように、従来は、発振周波数を低くするには、可変インピーダンス負荷１，２のインピーダンスが高くなるように制御していたため、図７に示すように、発振周波数が低いほどノードＮ１の電位が高くなる。例えば、発振周波数が２００ＭＨｚの場合には、ノードＮ１は１．３５Ｖにも達する。
【００１０】
０．３５μｍのＣＭＯＳプロセスでは、ＰＭＯＳトランジスタのしきい値電圧は０．５５Ｖであるため、ＶＣＯの発振周波数が低くなると、ＰＭＯＳトランジスタＱ１は５極管領域（飽和領域）をはずれて３極管領域（非飽和領域）で動作する。３極管領域では、ドレイン−ソース間電圧ＶＤＳの変化に応じてドレイン電流ＩＤが大きく変化する。このため、低周波数側ではＰＭＯＳトランジスタＱ１の定電流性が悪化するという問題がある。
【００１１】
ここでは、３００ＭＨｚ動作時のノードＮ１の電圧レベルを１．０Ｖ程度に設定しているが、ＰＭＯＳトランジスタＱ１の３極管動作を避けるためにノードＮ１の電圧をさらに下げると、ＶＣＯの出力振幅が小さくなり、安定発振が困難になる。
【００１２】
図４はＶＣＯの発振周波数とＣｙｃｌｅ−ｔｏ−Ｃｙｃｌｅジッタ（以下、ＣＣジッタと呼ぶ）との関係をプロットした図であり、図中のプロット”×”は図７の回路のＣＣジッタの周波数変化を表している。ここで、ＣＣジッタとは、図９に示すように、発振信号の各周期Ｔと発振信号の平均周期Ｔ０との差分ΔＴｊの各周期での変動をいう。
【００１３】
図４はＶＣＯの電源に周波数１００ＭＨｚ、振幅５０ｍＶの正弦波ノイズを強制的に与えた場合のＣＣジッタの二乗平方根平均をシミュレーションにより求めたものである。図示のように、ＶＣＯの発振周波数が低くなるほど、ＣＣジッタが増えることがわかる。
【００１４】
本発明は、このような点に鑑みてなされたものであり、その目的は、安定した発振動作が可能でジッタの少ない発振信号を生成可能な半導体集積回路およびフェーズ・ロックド・ループ回路を提供することにある。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、第１の電圧端子と第１のノードとの間に接続された第１のＭＯＳＦＥＴと、前記第１のノードと第１の出力端子との間に接続された第２のＭＯＳＦＥＴと、前記第１のノードと第２の出力端子との間に接続された第３のＭＯＳＦＥＴと、前記第１の出力端子と第２の電圧端子との間に接続された第１の可変インピーダンス負荷と、前記第２の出力端子と前記第２の電圧端子との間に接続された第２の可変インピーダンス負荷と、前記第１のノードと前記第２の電圧端子との間に接続され、前記第１および第２の可変インピーダンス負荷のインピーダンス値によらず前記第１のノードを略一定電圧に設定する第１のバイアス回路と、前記第１のＭＯＳＦＥＴのゲート端子にバイアス電圧を供給する電流源バイアス回路と、を備え、前記第２のＭＯＳＦＥＴのゲート端子に第１の入力端子が接続され、前記第３のＭＯＳＦＥＴのゲート端子に第２の入力端子が接続される。
【００１６】
請求項１の発明では、第１のバイアス回路により、第１のノードが略一定電圧になるように制御するため、第１のＭＯＳＦＥＴを常に５極管領域で動作させることができ、発振動作を安定化させることができるとともに、発振信号のＣｙｃｌｅ−ｔｏ−Ｃｙｃｌｅジッタを低減できる。
【００１７】
請求項２の発明では、ＶＣＯセル回路と同様に構成されたダミーセル回路を設け、ダミーセル回路内の第２のノードの電圧が略一定になるように制御するため、第２のノードに対応するＶＣＯセル回路内の第１のノードについても、略一定になるように制御することができる。
【００１８】
請求項３の発明では、請求項１のＶＣＯセル回路を複数縦続接続して電圧制御型発振回路を構成するため、Ｃｙｃｌｅ−ｔｏ−Ｃｙｃｌｅジッタの少ない発振信号を生成できる。
【００１９】
請求項４に記載の発明では、複数のＶＣＯセル回路とダミーセル回路で、一個の電流源バイアス回路を共通して用いるため、回路規模を削減できる。
【００２０】
請求項５に記載の発明では、第１および第２のバイアス回路を逆導電型のＭＯＳＦＥＴで構成するため、これらバイアス回路の構成を簡略化できる。
【００２１】
請求項６に記載の発明では、本発明の半導体集積回路を電圧制御型発振回路として利用して、フェーズ・ロックド・ループ回路（ＰＬＬ回路）を構成するため、ジッタの少ない安定した発振動作が可能になる。
【００２２】
【発明の実施の形態】
以下、本発明に係る半導体集積回路およびフェーズ・ロックド・ループ回路について、図面を参照しながら具体的に説明する。
【００２３】
図１は本発明にかかる半導体集積回路の一実施形態の回路図であり、電圧制御型発振回路（ＶＣＯ）の一部の構成が示されている。本実施形態のＶＣＯは、ＶＣＯセル１０ａと、ＶＣＯセル１０ａと同様に構成されたレプリカセル（ダミーセル回路）１１と、オペアンプ１２と、電流源バイアス回路３とを有する。
【００２４】
図１では、ＶＣＯセル１０ａが一つだけ図示されているが、実際には、図２に示すように、複数のＶＣＯセル１０ａが縦続接続されている。縦続接続された複数のＶＣＯセル１０ａのうち、最終段のＶＣＯセル１０ａの出力端子ＯＵＴ，ＯＵＴｎは初段のＶＣＯセル１０ａの入力端子ＩＮ，ＩＮｎに接続され、電流源バイアス回路３は、すべてのＶＣＯセル１０ａにバイアス電圧を供給する。
【００２５】
図１では、図７に示す従来のＶＣＯセル１０ａと共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１のＶＣＯセル１０ａは、ノードＮ１と接地端子との間に接続されたＮＭＯＳトランジスタ（第１のバイアス回路）Ｑ６を備える点で、図７のＶＣＯセル回路１０と異なっている。このＮＭＯＳトランジスタＱ６のゲート端子には、オペアンプ１２の出力端子が接続されている。
【００２６】
図１のレプリカセル１１は、基本的にはＶＣＯセル１０ａと同様に構成され、電源端子ＶＤＤとノードＮ１ａとの間に接続されたＰＭＯＳトランジスタ（第４のＭＯＳＦＥＴ）Ｑ７と、ノードＮ１ａと接地端子との間に直列接続されたＰＭＯＳトランジスタ（第５のＭＯＳＦＥＴ）Ｑ８および可変インピーダンス負荷（第３の可変インピーダンス負荷）１ａと、同じくノードＮ１ａと接地端子との間に直列接続されたＰＭＯＳトランジスタ（第６のＭＯＳＦＥＴ）Ｑ９および可変インピーダンス素子（第４の可変インピーダンス負荷）２ａと、ノードＮ１ａと接地端子との間に接続されたＮＭＯＳトランジスタＱ１０（第２のバイアス回路）とを有する。ＮＭＯＳトランジスタＱ１０のゲート端子にはオペアンプ１２の出力端子が接続されている。
【００２７】
レプリカセル１１内のＰＭＯＳトランジスタＱ９のゲート端子は接地され、ＰＭＯＳトランジスタＱ８のゲート端子はノードＮ１ａに接続されている。
【００２８】
図１のオペアンプ１２は、レプリカセル１１内のノードＮ１ａの電圧と基準電圧ＲＥＦとの電位差に応じた電圧を出力する。基準電圧ＲＥＦは、公知のＢＧＲ回路等を用いて生成される。
【００２９】
オペアンプ１２は、ノードＮ１ａの電圧が基準電圧ＲＥＦに等しくなるように、ＶＣＯセル１０ａ内のＮＭＯＳトランジスタＱ６とレプリカセル１１内のＮＭＯＳトランジスタＱ１０のゲート電圧を制御する。このような制御により、ノードＮ１，Ｎ１ａは、基準電圧ＲＥＦと略等しい電圧になる。
【００３０】
すなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの駆動力が製造時にばらついても、ノードＮ１の電圧は基準電圧ＲＥＦに等しくなるように制御される。
【００３１】
また、図７に示す従来の構成では、ＶＣＯの発振周波数が低くなると、可変インピーダンス負荷１，２が大きくなり、その影響でノードＮ１の電圧が上昇してＰＭＯＳトランジスタＱ１が３極管領域で動作するという問題があったが、本実施形態では、ＶＣＯの発振周波数が低くなって可変インピーダンス負荷１，２が大きくなっても、オペアンプ１２によりＮＭＯＳトランジスタＱ６が低インピーダンスに制御されるため、ノードＮ１の電圧上昇を抑制することができる。
【００３２】
このため、本実施形態では、ＶＣＯの発振周波数に関係なく、ノードＮ１の電圧を略一定に制御でき、ＰＭＯＳトランジスタＱ１を常に５極管領域で動作させることができることから、発振動作を安定化させることができる。
【００３３】
図３のプロット”○”は本実施形態におけるＶＣＯの発振周波数とノードＮ１の電圧との関係を示している。図示のように、本実施形態では、ＶＣＯの発振周波数が変化してもノードＮ１の電圧はほとんど変化しないことがわかる。
【００３４】
一方、図４のプロット”○”は本実施形態におけるＶＣＯの発振周波数とＣＣジッタとの関係を示している。図示のように、本実施形態では、ＶＣＯの発振周波数に関係なくＣＣジッタは略一定であり、ＶＣＯの発振周波数が低下してもＣＣジッタは増えないことがわかる。
【００３５】
このように、本実施形態は、ＶＣＯセル１０ａ内のＰＭＯＳトランジスタＱ１のドレイン端子（ノードＮ１）と接地端子との間にＮＭＯＳトランジスタＱ６を接続するとともに、ＶＣＯセル１０ａと同じ構造のレプリカセル１１を設け、レプリカセル１１内のノードＮ１ａの電圧とＶＣＯセル１０ａ内のノードＮ１の電圧が基準電圧ＲＥＦに等しくなるようにオペアンプ１２で制御するため、ＶＣＯの発振周波数が変化してもノードＮ１の電圧は略一定になる。このため、ＰＭＯＳトランジスタＱ１が常に５極管領域で動作し、発振動作を安定化させることができる。また、本実施形態によれば、低周波数側でのＣＣジッタを従来よりも低減できる。
【００３６】
本実施形態のＶＣＯは、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路で用いることができる。図５はＰＬＬ回路の概略構成を示すブロック図である。図５のＰＬＬ回路は、基準クロックＲＥＦＣＬＫと帰還信号ＣＬＫとの位相差を検出してＵＰ信号およびＤＯＷＮ信号を出力する位相比較回路２１と、ＵＰ信号およびＤＯＷＮ信号に応じた電圧信号を出力するチャージポンプ２２と、チャージポンプ２２から出力された電圧信号に含まれる不要は高周波成分を除去するループフィルタ２３と、ループフィルタ２３を通過した電圧信号に基づいて発振信号の発振周波数を制御する図１および図２と同様の構成のＶＣＯ２４と、ＶＣＯ２４から出力された発振信号を分周して帰還信号ＣＬＫを生成する分周回路２５とを有する。
【００３７】
図５において、チャージポンプ２２とループフィルタ２３が制御信号出力回路に、分周回路２５が帰還回路に、それぞれ対応する。
【００３８】
図６は位相比較回路２１の入出力信号のタイミング図である。基準クロックＲＥＦＣＬＫが帰還信号ＣＬＫよりも位相が進んでいる場合には、図６（ａ）に示すように、基準クロックＲＥＦＣＬＫが立ち上がった時点から帰還信号ＣＬＫが立ち上がるまでの間、ＵＰ信号が出力される。一方、基準クロックＲＥＦＣＬＫが帰還信号ＣＬＫよりも位相が遅れている場合には、図６（ｂ）に示すように、帰還信号ＣＬＫが立ち上がってから基準クロックＲＥＦＣＬＫが立ち上がるまでの間、ＤＯＷＮ信号が出力される。
【００３９】
本実施形態のＶＣＯ２４で生成した発振信号はＣＣジッタが少ないため、ＰＬＬ回路での発振動作を安定化させることができ、周波数精度の高い発振信号を生成できる。
【００４０】
なお、図１に示した回路に示す各トランジスタの導電型を図示されたものとは逆にしてもよい。その場合、電源端子と接地端子の接続関係も逆にする必要がある。
【００４１】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１のノードと第２の電圧端子との間に第１のバイアス回路を設けて、第１のノードが略一定電圧になるように制御するため、第１および第２の可変インピーダンス負荷のインピーダンスが変化しても、第１のＭＯＳＦＥＴを常に５極管領域で動作させることができる。したがって、本発明の半導体集積回路を用いて電圧制御型発振回路を構成した場合には、発振動作を安定化させることができるとともに、発振信号のＣｙｃｌｅ−ｔｏ−Ｃｙｃｌｅジッタも少なくなる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一実施形態の回路図。
【図２】本実施形態のＶＣＯの構成を示すブロック図。
【図３】ＶＣＯの発振周波数と定電流源を構成するＰＭＯＳトランジスタのドレイン電位との関係をプロットした図。
【図４】ＶＣＯの発振周波数とＣＣジッタとの関係をプロットした図。
【図５】ＰＬＬ回路の概略構成を示すブロック図。
【図６】位相比較回路の入出力信号のタイミング図。
【図７】従来のＶＣＯの回路図。
【図８】従来のＶＣＯの構成を示すブロック図。
【図９】ＣＣジッタを説明する図。
【符号の説明】
１，１ａ，２，２ａ  可変インピーダンス負荷
３  電流源バイアス回路
１０，１０ａ  ＶＣＯセル
１１  レプリカセル
１２  オペアンプ
２１  位相比較回路
２２  チャージポンプ
２３  ループフィルタ
２４  電圧制御型発振回路（ＶＣＯ）
２５  分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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