(57)【特許請求の範囲】
【請求項１】
シリコン基板上に形成されているゲート電極の側部にサイドウォール絶縁膜を形成する工程と、
前記シリコン基板にソース・ドレイン領域を形成した後、活性化熱処理を行う工程と、
前記ソース・ドレイン領域の表面に金属膜を形成した後、熱処理を施すことによって該金属膜と前記シリコン基板とを反応させてシリサイド層を形成する工程と
を備えた半導体装置の製造方法において、
前記サイドウォール絶縁膜を形成した後で前記ソース・ドレイン領域を形成する前に第１の炉熱処理を行い、
前記金属膜を形成する前に前記シリコン基板の表面に形成されている酸化膜を除去した後、該シリコン基板にヒ素をドーピングしてシリコン基板の表面側を非晶質化し、その後前記金属膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の炉熱処理は前記半導体基板の表面に酸化膜を形成する熱酸化処理を伴う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記ソース・ドレイン領域を形成した後に第２の炉熱処理を施す
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記活性化熱処理後に第３の炉熱処理を施す
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成する工程は、
第１段階目の熱処理を行って前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成し、
未反応の前記金属膜を選択的に除去し、
その後第２段階目の熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法において、
前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成する工程は、
第１段階目の熱処理を行って前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成し、
未反応の前記金属膜を選択的に除去し、
その後第２段階目の熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成する工程は、
第１段階目の熱処理を行って前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成し、
第２段階目の熱処理を行って前記シリサイド層を安定化した後、
未反応の前記金属膜を選択的に除去し、
その後第３段階目の熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項３記載の半導体装置の製造方法において、
前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成する工程は、
第１段階目の熱処理を行って前記金属膜と前記シリコン基板とを反応させてシリサイド層を形成し、
第２段階目の熱処理を行って前記シリサイド層を安定化した後、
未反応の前記金属膜を選択的に除去し、
その後第３段階目の熱処理を行う
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記活性化熱処理は急速加熱処理であり、
熱処理温度までの昇温速度は、少なくとも前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度から熱処理温度までの温度領域で１℃／秒以上５０℃／秒以下であり、
熱処理温度からの降温速度は、少なくとも熱処理温度から前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度までの温度領域で１℃／秒以上５０℃／秒以下である
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項３記載の半導体装置の製造方法において、
前記活性化熱処理は急速加熱処理であり、
熱処理温度までの昇温速度は、少なくとも前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度から熱処理温度までの温度領域で１℃／秒以上５０℃／秒以下であり、
熱処理温度からの降温速度は、少なくとも熱処理温度から前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度までの温度領域で１℃／秒以上５０℃／秒以下である
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項５記載の半導体装置の製造方法において、
前記活性化熱処理は急速加熱処理であり、
熱処理温度までの昇温速度は、少なくとも前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度から熱処理温度までの温度領域で１℃／秒以上５０℃／秒以下であり、
熱処理温度からの降温速度は、少なくとも熱処理温度から前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度までの温度領域で１℃／秒以上５０℃／秒以下である
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
前記活性化熱処理は急速加熱処理であり、
熱処理温度までの昇温速度は、少なくとも前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度から熱処理温度までの温度領域で１℃／秒以上５０℃／秒以下であり、
熱処理温度からの降温速度は、少なくとも熱処理温度から前記シリコン基板が結晶ひずみを生じる温度よりも低い所定温度までの温度領域で１℃／秒以上５０℃／秒以下である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリサイドプロセスを含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
素子の微細化にともない、トランジスタの拡散層はますます浅い接合になっている。いわゆる、拡散層のシャロー化が進んでいる。一方、ゲート線幅は縮小化しているので、拡散層の深さを浅くしないとショートチャネル効果が増大する。例えばゲート線幅が０．２５μｍのトランジスタに対しては拡散層の深さを０．０８μｍ程度に浅くする必要がある。
【０００３】
そして拡散層のいわゆるシャロー化にともない、トランジスタのソース・ドレイン領域のシート抵抗は増大している。その結果、素子の応答速度が劣化するという問題が発生している。いまゲート遅延時間をτｐｄとすると、動作周波数ｆは１／τｐｄに関係する。そのため、応答速度が劣化すると動作周波数の向上は望めない。これは、特に高速動作を要求されるマイクロプロセッサユニット（ＭＰＵ）には不利になる。その対策として、ソース・ドレイン領域上のみに選択的に低抵抗なチタンシリサイド（ＴｉＳｉ２  ）を形成する方法がある。
【０００４】
ここで、従来のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）ＬＳＩプロセスの一例を、図１０の製造工程図によって説明する。
【０００５】
図１０の（１）に示すように、通常のＭＯＳトランジスタプロセスを行う。すなわち、半導体基板１１１に素子分離領域１１２を形成する。次いで半導体基板１１１にゲート絶縁膜１１３を形成し、さらにゲート配線１１４を形成する。そしてゲート配線１１４の両側の半導体基板１１１にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）領域１１５，１１６を形成した後、ゲート配線１１４の側壁にサイドウォール絶縁膜１１７，１１８を形成する。さらにイオン注入法によって、導電型不純物を半導体基板１１１に導入した後、活性化熱処理をＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ  ）によって行い、ゲート配線１１４の両側の半導体基板１１１にソース・ドレイン領域１１９，１２０を形成する。上記活性化熱処理では、１００℃／秒程度の昇温速度で加熱し、１００℃／秒程度の降温速度で冷却する。
このようにしてＭＯＳトランジスタ１０１を形成する。
【０００６】
次いで図１０の（２）に示すように、上記半導体基板１１１に対してフッ酸（ＨＦ）処理を施し、ソース・ドレイン領域１１９，１２０上の自然酸化膜（図示省略）を完全に除去する。続いて、例えばスパッタリングによって、全面にチタン（Ｔｉ）膜を５０ｎｍの厚さに形成する。その後、熱処理〔第１熱処理は窒素雰囲気中で５００℃の加熱、および第２熱処理は窒素雰囲気中で８００℃の加熱〕を施して、ソース・ドレイン領域１１９，１２０およびゲート配線１１４の各シリコン（Ｓｉ）とチタン膜のチタン（Ｔｉ）とを反応させて低抵抗なチタンシリサイド（ＴｉＳｉ２  ）層１２１，１２２，１２３を選択的に形成する。
続いて上記半導体基板１１１を、例えばアンモニア過水に浸漬することで、未反応なチタン膜（図示省略）を選択的にエッチングして除去する。
【０００７】
次いで図１０の（３）に示すように、例えば化学的気相成長（以下、ＣＶＤという、ＣＶＤはＣｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎの略）法によって、ＭＯＳトランジスタ１０１を覆う状態に、半導体基板１１１上に酸化シリコンからなる層間絶縁膜１３１を形成する。その後リソグラフィー技術とエッチング技術とによって、例えばソース・ドレイン領域１２０上の層間絶縁膜１３１に接続孔１３２を形成する。さらに通常のブランケットタングステンプラグの形成方法によって、接続孔１３２の内部に密着層１３３を介してタングステンプラグ１３４を形成する。そしてタングステンプラグ１３４に接続する状態で層間絶縁膜１３１上に、例えば、密着層１４１とアルミニウム系合金（例えばアルミニウム−シリコン）膜からなる配線層１４２とを形成する。続いてリソグラフィー技術とエッチング技術とによって、上記密着層１４１と配線層１４２とをパターニングして配線１４３を形成する。
【０００８】
上記プロセス例によって素子を形成した場合には、ソース・ドレイン領域１１９，１２０の抵抗が、従来のチタンシリサイドを形成しない構造のものよりも１桁程度低下する利点がある。
【０００９】
【発明が解決しようとする課題】
近年の素子の微細化にともない、拡散層領域も微細化が進行している。この影響で狭い部分のソース・ドレイン領域にチタンシリサイドを形成させることで、チタンシリサイドが凝集を起こし、結果としてシート抵抗の低減化が望めないという課題が存在している。特に０．５μｍ以下の領域では低抵抗化が困難になっている。
【００１０】
次にチタンシリサイドが凝集を機構的に考察する。
チタンシリサイドは二つの結晶相を有している。その一つは高抵抗なＣ４９結晶であり、他の一つは低抵抗なＣ５４結晶である。一般的にチタンシリサイドを形成するには２段階の熱処理を行っている。
第１段階目の熱処理では、絶縁膜とは反応しない比較的低温度の熱処理によってチタン（Ｔｉ）とシリコン（Ｓｉ）とを反応させる。この熱処理でＣ４９結晶のチタンシリサイドが形成される。
その後、未反応なチタンを除去する。
そして２段階目の熱処理を行う。この熱処理では比較的高温度で低抵抗なチタンシリサイドを形成させる。すなわち、Ｃ５４結晶相を形成する。
しかしながら、細線部（例えば幅が０．５μｍ以下の領域）では、Ｃ４９結晶相からＣ５４結晶相への相変化を生じない。このため、２段階目の熱処理では、高抵抗なＣ４９結晶の凝集が起きる。
【００１１】
また、拡散層のシャロー化にともない、拡散層に形成するチタンシリサイドの薄膜化が必要になる。しかしながら、チタンシリサイドの薄膜化を行うと、拡散層に形成するチタンシリサイドは凝集を起こして、一層、狭い部分での拡散層のシート抵抗の低減化は望めなくなる。
【００１２】
そこで、チタンシリサイドの凝集を防止するために、半導体基板のシリサイド化される領域にヒ素をイオン注入して、その領域を非晶質化する方法もある。
しかしながら、ヒ素イオンの半径が大きいため、ヒ素イオンによって、シリコン基板表面に形成されている自然酸化膜中の酸素がシリコン基板中にノックオンされる。そのため、シリサイド化の際に凝集が発生する。
【００１３】
さらに図１１に示すように、チタンシリサイド層１２１（１２２）を形成した後のサイドウォール絶縁膜１１７（１１８）端および素子分離領域１１２端におけるシリコン基板１１１にはストレスが集中する領域Ｓが生じる。この領域Ｓで結晶転位等が発生する。またイオン注入を行うことで結晶欠陥Ｆが発生するが、ＲＴＡのみを行うのでは結晶欠陥Ｆの結晶回復は不十分である。そのためにリーク電流の発生の原因になる。
また、上記ソース・ドレイン領域１１９（１２０）の活性化熱処理では、昇温速度が１００℃／秒と速く、また降温速度も１００℃／秒と速いため、ストレス起因の結晶欠陥Ｆの回復が十分にできない。
【００１４】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。すなわち、まずシリコン基板上にゲート絶縁膜を介してゲート電極を形成し、該ゲート電極の側部の該シリコン基板上にサイドウォール絶縁膜を形成する。次いでシリコン基板にソース・ドレイン領域を形成した後、活性化熱処理を行う。続いてソース・ドレイン領域の表面に金属膜を形成した後に熱処理を施すことによって金属膜とシリコン基板とを反応させてシリサイド層を形成する。このような半導体装置の製造方法において、サイドウォール絶縁膜を形成した後、シリコン表面の酸化を行う。そしてソース・ドレイン領域を形成するためのイオン注入を行った後に炉熱処理を行う。その後必要であればＲＴＡを実施する。および、シリサイド層を形成するための金属膜を形成する前にシリコン基板の表面に形成されている酸化膜を除去した後、シリコン基板にヒ素をドーピングしてシリコン基板の表面側を非晶質化し、その後シリサイド層を形成するための金属膜を形成することによって、課題の解決を図る。
【００１５】
上記半導体装置の製造方法では、サイドウォール絶縁膜を形成した後でソース・ドレイン領域を形成するためのイオン注入を行う前に炉熱処理酸化を行う。さらに活性化熱処理を炉熱処理で行うことから、サイドウォール絶縁膜端のシリコン基板に生じているストレスが緩和され、また残留欠陥も回復する。
また、シリサイド層を形成するための金属膜を形成する前にシリコン基板の表面に形成されている酸化膜を除去した後、シリコン基板にヒ素をドーピングしてシリコン基板の表面側を非晶質化し、その後シリサイド層を形成するための金属膜を形成することから、シリコン基板のシリサイド化される領域は非晶質化される。また上記ヒ素のイオン注入ではシリコン基板上から酸化膜が除去されているので、イオン注入時に酸素がシリコン基板中にノックオンされない。
したがって、シリサイド化の際に、シリサイドの凝集は起こらない。
また、ソース・ドレイン領域の上記活性化熱処理が急速加熱処理である場合にはシリコン基板の結晶性の回復は不十分であるが、拡散層深さが広がらない程度の上記炉熱処理を行うことで結晶性が回復される。
【００１６】
【発明の実施の形態】
本発明の第１実施形態の一例として、相補型ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）トランジスタの形成方法を、図１および図２の製造工程図によって説明する。
【００１７】
図１の（１）に示すように、少なくとも表層がシリコン層で形成されている半導体基板〔以下、シリコン（Ｓｉ）基板という〕１１に素子分離領域１２とＰチャネルトランジスタの形成領域１３とＮチャネルトランジスタの形成領域３３とを形成する。なお、Ｐチャネルトランジスタの形成領域１３とＮチャネルトランジスタの形成領域３３とは例えばウエル層（図示省略）で形成する。例えばＰチャネルトランジスタの形成領域１３をＮ型ウエル層に形成し、Ｎチャネルトランジスタの形成領域３３をＰ型ウエル層に形成する。
【００１８】
一方、素子分離領域１２は、通常の局所酸化法〔例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法〕によって形成し、各トランジスタの形成領域には通常のＭＯＳトランジスタプロセスによって、ゲート絶縁膜１４，３４を形成した後、ゲート絶縁膜１４上にゲート電極１５を形成し、ゲート絶縁膜３４上にゲート電極３５を形成する。このとき同時にゲート配線（図示省略）も形成する。さらにＰチャネルトランジスタの形成領域１３のシリコン基板１１の上層にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）領域１６，１７を形成し、Ｎチャネルトランジスタの形成領域３３のシリコン基板１１の上層にＬＤＤ領域３６，３７を形成する。
【００１９】
次いで、シリコン基板１１上の全面に酸化シリコン（ＳｉＯ２  ）膜を形成した後、その酸化シリコン膜をエッチバックして、上記ＬＤＤ領域１６，１７のゲート電極１５側の一部分を残すために用いるサイドウォール絶縁膜１８を上記ゲート電極１５の側壁に形成し、ＬＤＤ領域３６，３７のゲート電極３５側の一部分を残すために用いるサイドウォール絶縁膜３８を上記ゲート電極３５の側壁に形成する。
【００２０】
次いで熱処理を例えば炉熱処理（ファーネス熱処理）によって行う。以下炉熱処理とは、熱処理炉を用い、炉内で熱処理を行うことである。
上記熱処理では、一例としてその処理条件を、
熱処理雰囲気：窒素（Ｎ２  ）；流量＝４ｓｌｍ〔以下、ｓｌｍは標準状態における体積流量（ｄｍ３  ／分）を表す〕、
熱処理温度：８５０℃、
熱処理時間：３０分
に設定した。
以下、熱処理温度とは当該熱処理において所望の時間だけ保持する温度をいい、熱処理時間とは当該熱処理において所望の温度状態に保持する時間をいう。
なお、この熱処理温度は７５０℃以上９００℃以下の範囲の所定温度に設定され、かつ熱処理時間は適宜選択されるが望ましくは１０分以上３０分以下に設定される。
【００２１】
その後図１の（２）に示すように、ＣＶＤ法によって、シリコン基板１１上に酸化膜（図示省略）を例えば１０ｎｍの膜厚に形成する。
上記酸化膜の形成では、一例としてその成膜条件を、
反応ガス：モノシラン（ＳｉＨ４  ）；流量＝３０ｓｃｃｍ〔以下、ｓｃｃｍは標準状態における体積流量（ｃｍ３  ／分）を表す〕と、酸素（Ｏ２  ）；流量＝５００ｓｃｃｍ、
成膜温度：４００℃、
成膜時間：１０分、
に設定した。
【００２２】
続いてリソグラフィー技術によって、Ｎチャネルトランジスタの形成領域３３を覆うレジストパターン８１（２点鎖線で示す部分）を形成した後、そのレジストパターン８１をマスクに用いたイオン注入法によって、Ｐチャネルトランジスタのソース・ドレイン領域１９，２０を形成するために、Ｐ型不純物〔例えば二フッ化ホウ素イオン（ＢＦ２  ＋  ）〕をシリコン基板１１中にイオン注入する。このとき、Ｐチャネルトランジスタの形成領域１３では素子分離領域１２、ゲート電極１５およびサイドウォール絶縁膜１８もマスクになる。したがって、ゲート電極１５の両側のサイドウォール絶縁膜１８の下部にはＬＤＤ領域１６，１７が残る。
上記イオン注入では、一例としてその処理条件を、
Ｐ型不純物：二フッ化ホウ素イオン（ＢＦ２  ＋  ）、
打ち込みエネルギー：４０ｋｅＶ、
ドーズ量：３×１０１５個／ｃｍ２  
に設定した。
【００２３】
次いで上記レジストパターン８１を除去した後、例えばフッ酸によるウエットエッチングによって上記酸化膜を除去する。
【００２４】
続いてリソグラフィー技術によって、Ｐチャネルトランジスタの形成領域１３を覆うレジストパターン８２（２点鎖線で示す部分）を形成した後、そのレジストパターン８２をマスクに用いたドーピング法としてイオン注入法によって、Ｎチャネルトランジスタのソース・ドレイン領域３９、４０を形成するために、Ｎ型不純物〔例えばヒ素イオン（Ａｓ＋  ）〕をシリコン基板１１中にイオン注入する。このとき、Ｎチャネルトランジスタの形成領域３３では素子分離領域１２、ゲート電極３５およびサイドウォール絶縁膜３８もマスクになる。したがって、ゲート電極３５の両側のサイドウォール絶縁膜３８の下部にはＬＤＤ領域３６，３７が残る。
上記イオン注入では、一例としてその処理条件を、
Ｎ型不純物：ヒ素イオン（Ａｓ＋  ）、
打ち込みエネルギー：５０ｋｅＶ、
ドーズ量：３×１０１５個／ｃｍ２  
に設定した。
【００２５】
なお、上記シリコン基板の熱処理後、ソース・ドレイン領域上の酸化膜の除去を行ってからＮチャネルのイオン注入を先に行い、その後酸化膜を形成してからＰチャネルのイオン注入を行ってもよい。
【００２６】
次いで上記レジストパターンを除去した後、上記ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０の活性化熱処理をＲＴＡによって行う。その結果、ゲート電極１５の両側の半導体基板１１に、ＬＤＤ領域１６を介してソース・ドレイン領域１９が形成され、ＬＤＤ領域１７を介してソース・ドレイン領域２０が形成された。また、ゲート電極３５の両側の半導体基板１１に、ＬＤＤ領域３６を介してソース・ドレイン領域３９が形成され、ＬＤＤ領域３７を介してソース・ドレイン領域４０が形成された。
上記活性化熱処理条件では、一例としてその処理条件を、
熱処理雰囲気：窒素雰囲気、
熱処理温度：１０００℃、
熱処理時間：１０秒
に設定した。
【００２７】
その後図１の（３）に示すように、再度、緩衝フッ酸溶液を用いたウエットエッチングによって、シリコン基板１１の表面に形成されている自然酸化膜９１（２点鎖線で示す部分）の除去を行う。
その後、イオン注入法によって、シリコン基板１１の全面にヒ素（Ａｓ＋  ）イオンをドーピングする。
上記イオン注入では、一例としてその処理を、
イオン注入エネルギー：４０ｋｅＶ、
ドーズ量：３×１０１４個／ｃｍ２  
に設定した。
【００２８】
次いで図１の（４）に示すように、例えばスパッタリングによって、シリコン基板１１上の全面に、金属膜としてチタン（Ｔｉ）膜５１を、例えば３０ｎｍの膜厚に成膜する。
上記スパッタリングでは、一例としてその成膜条件を、
スパッタリングガス：アルゴン（Ａｒ）；流量＝１００ｓｃｃｍ、
スパッタリングパワー：１ｋＷ、
成膜温度：１５０℃、
成膜雰囲気の圧力：０．４７Ｐａ
に設定した。
【００２９】
その後、２段階の熱処理を行う。まず第１段階目の熱処理を行ってチタン膜５１のチタン（Ｔｉ）とシリコン基板１１のシリコン（Ｓｉ）とを反応させてチタンシリサイド（ＴｉＳｉ２  ）層５２を形成する。このとき、ゲート電極１５およびゲート電極３５がポリシリコンで形成されている場合には、図示のようにゲート電極１５上およびゲート電極３５上にもチタンシリサイド層５２が形成される。
上記第１段階目の熱処理では、一例としてその処理条件を、
熱処理雰囲気：窒素；流量＝５ｓｌｍ、
熱処理温度：６５０℃、
熱処理時間：３０秒
に設定した。
【００３０】
さらにアンモニア過水（ＮＨ４  ＯＨ＋Ｈ２  Ｏ２  ）溶液を用いたウエットエッチングによって、未反応なチタン膜５１（２点鎖線で示す部分）を選択的にエッチングし、ソース・ドレイン領域１９，２０、ゲート電極１５、ソース・ドレイン領域３９，４０、ゲート電極３５上にチタンシリサイド層５２を選択的に形成する。
【００３１】
その後、第２段階目の熱処理を行って上記チタンシリサイド層５２の安定化を図る。
上記第２段階目の熱処理では、一例としてその処理条件を、
熱処理雰囲気：窒素；流量＝５ｓｌｍ、
熱処理温度：８００℃、
熱処理時間：３０秒
に設定した。
【００３２】
次いで図２の（１）に示すように、ＣＶＤ法によって、シリコン基板１１上の全面にわたって、水素−酸素（Ｈ−Ｏ）基が少ないシラン系ガスで酸化シリコン（ＳｉＯ２  ）膜６１を例えば１００ｎｍの膜厚に形成する。
上記成膜では、一例としてその成膜条件を、
反応ガス：モノシラン（ＳｉＨ４  ）；流量＝３０ｓｃｃｍと、酸素（Ｏ２  ）；流量＝５４０ｓｃｃｍ、
成膜温度：４００℃、
成膜雰囲気の圧力：１０．２Ｐａ
に設定した。
【００３３】
または上記酸化シリコン膜６１のかわりに、減圧ＣＶＤ法によって窒化シリコン（Ｓｉ３  Ｎ４  ）膜を例えば５０ｎｍの膜厚に形成してもよい。この成膜では、一例としてその成膜条件を、
反応ガス：ジクロロシラン（ＳｉＨ２  Ｃｌ２  ）；流量＝５０ｓｃｃｍと、アンモニア（ＮＨ３  ）；流量＝２００ｓｃｃｍと、窒素（Ｎ２  ）；流量＝２００ｓｃｃｍ、
成膜温度：７６０℃、
成膜雰囲気の圧力：７０Ｐａ
に設定する。
【００３４】
さらにオゾン（Ｏ３  ）−テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法によりホウ素リンシリケートガラス（ＢＰＳＧ）膜６２を例えば５００ｎｍの膜厚に形成する。
上記成膜では、一例としてその成膜条件を、
反応ガス：テトラエトキシシラン（ＴＥＯＳ）；流量＝５０ｓｃｃｍ、
成膜温度：７２０℃、
成膜雰囲気の圧力：４０Ｐａ
に設定した。
このようにして、酸化シリコン膜６１とホウ素リンシリケートガラス膜６２とで構成される層間絶縁膜６３を形成する。
【００３５】
次いで図２の（２）に示すように、リソグラフィー技術によって、コンタクトホールを形成するためのマスクをレジストで形成した後、エッチング技術によって、上記層間絶縁膜６３に例えばコンタクトホール６４，６５を形成する。ここでは、一例として、ソース・ドレイン領域２０上にコンタクトホール６４を形成し、ソース・ドレイン領域４０上にコンタクトホール６５を形成した。
上記エッチングでは、一例としてその条件を、
エッチングガス：オクタフルオロシクロブタン（ｃ−Ｃ４  Ｆ８  ）；流量＝５０ｓｃｃｍ、
ＲＦパワー：１．２ｋＷ、
エッチング雰囲気の圧力：２Ｐａ
に設定した。
【００３６】
さらにコンタクトホール６４，６５を形成する際のマスク合わせずれを補償するため、コンタクトホール６４，６５に対してイオン注入を行う。このイオン注入は、Ｐチャネルトランジスタの形成領域１３とＮチャネルトランジスタの形成領域３３とに対して選択的に行う。
したがって、Ｎチャネルトランジスタの形成領域３３に対するイオン注入では、一例としてその処理条件を、
注入イオン：ヒ素イオン（Ａｓ＋  ）、
イオン注入エネルギー：５０ｋｅＶ、
ドーズ量：３×１０１５個／ｃｍ２  
に設定した。
一方、Ｐチャネルトランジスタの形成領域１３に対するイオン注入では、一例としてその処理条件を、
注入イオン：二フッ化ホウ素イオン注入（ＢＦ２  ＋  ）、
イオン注入エネルギー：５０ｋｅＶ、
ドーズ量：３×１０１５個／ｃｍ２  
に設定した。
なお、Ｐチャネルトランジスタの形成領域１３に対するイオン注入とＮチャネルトランジスタの形成領域３３に対するイオン注入の実施順は問わない。
【００３７】
次いで活性化熱処理をＲＴＡによって行う。
上記ＲＴＡでは、一例としてその処理条件を、
熱処理雰囲気：窒素（Ｎ２  ）、
熱処理温度：８５０℃、
熱処理時間：３０秒
に設定した。
【００３８】
次いで配線層を形成する前に、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）ソフトエッチング処理によって自然酸化膜の除去を行った後、配線形成を行う。
このようにチタンシリサイド層５２上のコンタクトホール６４，６５に対しては、ＩＣＰソフトエッチングを用い、かつ大気のような酸化性雰囲気にさらすことなく処理を行う、いわゆるｉｎ−ｓｉｔｕ  処理を行うことによって、良好なコンタクトを実現できる。
【００３９】
まず上記コンタクトホール６４，６５の内壁を含む上記層間絶縁膜６３上に密着層となるチタン（Ｔｉ）膜６６を例えば１０ｎｍの膜厚に成膜し、続いて窒化チタン（ＴｉＮ）膜６７を例えば７０ｎｍの膜厚に成膜する。
上記チタン（Ｔｉ）膜の成膜では、一例としてその成膜条件を、
スパッタリングパワー：８ｋＷ、
成膜温度：１５０℃、
スパッタリングガス：アルゴン（Ａｒ）；流量＝１００ｓｃｃｍ、
成膜雰囲気の圧力：０．４７Ｐａ
に設定した。
また上記窒化チタン（ＴｉＮ）膜の成膜では、一例としてその成膜条件を、
スパッタリングパワー：５ｋＷ、
成膜温度：１５０℃、
スパッタリングガス：アルゴン（Ａｒ）；流量＝４０ｓｃｃｍと、窒素（Ｎ２  ）；流量＝２０ｓｃｃｍ、
成膜雰囲気の圧力：０．４７Ｐａ
に設定した。
【００４０】
次いでＣＶＤ法によって、上記密着層上にタングステン（Ｗ）膜を上記コンタクトホール内を埋め込む状態に、例えば４００ｎｍの膜厚に形成する。
上記タングステン膜の成膜では、一例としてその成膜条件を、
反応ガス：アルゴン（Ａｒ）；流量＝２．２ｓｌｍと、窒素（Ｎ２  ）；流量＝３００ｓｃｃｍと、水素（Ｈ２  ）；流量＝５００ｓｃｃｍと、六フッ化タングステン（ＷＦ６  ）；流量＝７５ｓｃｃｍ、
成膜温度：４５０℃、
成膜雰囲気の圧力：１０．６４ｋＰａ
に設定した。
【００４１】
次いで上記タングステン膜をエッチバックして、上記コンタクトホール６４内にタングステン膜を残してタングステンプラグ６８を形成し、上記コンタクトホール６５内にタングステン膜を残してタングステンプラグ６９を形成する。このとき、層間絶縁膜６３上のチタン膜６６（２点鎖線で示す部分）および窒化チタン膜６７（２点鎖線で示す部分）も除去される。
上記エッチバックでは、一例としてその条件を、
エッチングガス：六フッ化イオウ（ＳＦ６  ）；流量＝５０ｓｃｃｍ、
ＲＦパワー：１５０Ｗ、
エッチング雰囲気の圧力：１．３３Ｐａ
に設定した。
【００４２】
その後図２の（３）に示すように、上記層間絶縁膜上に密着層７０となるチタン（Ｔｉ）膜を例えば３０ｎｍの膜厚に成膜する。
上記チタン膜の成膜では、一例としてその成膜条件を、
スパッタリングパワー：４ｋＷ、
成膜温度：１５０℃、
スパッタリングガス：アルゴン（Ａｒ）；流量＝１００ｓｃｃｍ、
成膜雰囲気の圧力：０．４７Ｐａ
に設定した。
【００４３】
次いでスパッタリングによって、上記密着層７０上に主配線層７１となるアルミニウム（Ａｌ）膜を、例えば０．５μｍの膜厚に形成する。
上記アルミニウム膜の成膜では、一例としてその成膜条件を、
スパッタリングパワー：２２．５ｋＷ、
成膜温度：１５０℃、
スパッタリングガス：アルゴン（Ａｒ）；流量＝５０ｓｃｃｍ、
成膜雰囲気の圧力：０．４７Ｐａ
に設定した。
【００４４】
その後、リソグラフィー技術によって配線を形成するためのエッチングマスクになるレジストパターン（図示省略）を形成した後、そのレジストパターンをマスクに用いたエッチングによって、上記主配線層７１と密着層７０とをエッチングし、タングステンプラグ６８に接続する配線７２とタングステンプラグ６９に接続する配線７３とを形成する。
上記エッチング条件の一例としては、
エッチングガス：三塩化ホウ素（ＢＣｌ３  ）；流量＝６０ｓｃｃｍと、塩素（Ｃｌ２  ）；流量＝９０ｓｃｃｍ、
マイクロ波パワー：１ｋＷ、
ＲＦパワー：５０Ｗ、
エッチング雰囲気の圧力：１６ｍＰａ
に設定した。
【００４５】
上記第１実施形態の製造方法では、サイドウォール絶縁膜１８，３８を形成した後でソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０を形成する前に炉熱処理を行うことから、サイドウォール絶縁膜１８，３８の各端部のシリコン基板１１に生じているストレスが、例えば１ＧＰａの位以下のストレス値に緩和される。
【００４６】
また上記第１実施形態の製造方法では、チタンシリサイド層５２を形成するための金属膜であるチタン膜５１を形成する前に、シリコン基板１１の表面に形成されている自然酸化膜（酸化膜）９１を除去する。その後シリコン基板１１にヒ素をイオン注入し、次いでチタンシリサイド層５２を形成するためのチタン膜５１を形成することから、シリコン基板１１のシリサイド化される領域はヒ素のイオン注入によって非晶質化される。また上記ヒ素のイオン注入ではシリコン基板１１上から酸化膜が除去されているので、イオン注入時に酸化膜中の酸素がシリコン基板１１中にノックオンされない。
【００４７】
このようにチタンシリサイド層５２の形成技術は、シリコン基板１１の表面に酸化膜（上記例では自然酸化膜）が存在していない状態で、かつＥｎｈａｎｃｅｄ  Ｓｉｌｉｃｉｄａｔｉｏｎ  ｂｙ  Ｐｒｅ−Ａｍｏｒｏｈｏｕｓ  ｗｉｔｈ  Ｄｉｒｅｃｔ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ（ＥＳＰＡＤ），すなわち、ヒ素（Ａｓ）を低濃度でイオン注入することで、シリコン基板１１の表面を非晶質化させる技術が基本になっている。そして上記ヒ素のイオン注入のドーズ量は１×１０１４個／ｃｍ２  〜１×１０１６個／ｃｍ２  の範囲に設定され、望ましくは３×１０１４個／ｃｍ２  程度に設定されるのがよい。
【００４８】
もし、シリコン基板１１の表面に酸化膜が存在している状態でヒ素のイオン注入を行うと、ノックオンの影響によってシリコン基板１１中に多量の酸素が打ち込まれ、その後のチタンシリサイド化に支障を来して、細線部（ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０）でチタンシリサイドが凝集を起こし易くなる。
したがって、ヒ素をイオン注入する前に酸化膜（上記例では自然酸化膜）を除去することが、シリサイド化時のチタンシリサイドの凝集を防止することになる。
よって、上記第１実施形態の製造方法によれば、シリサイド化の際に、チタンシリサイドの凝集は起こらない。
【００４９】
次に本発明に係わる第２実施形態の一例を、図３の製造工程図によって説明する。図３では、前記図１によって説明した構成部品と同様のものには同一符号を付す。
【００５０】
前記図１の（１）によって説明したのと同様の製造方法によって、図３の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域１３とＮチャネルトランジスタの形成領域３３とを分離する素子分離領域１２を形成する。さらに各トランジスタの形成領域には、ゲート絶縁膜１４，３４およびゲート電極１５，３５を形成する。さらにＰチャネルトランジスタの形成領域１３のシリコン基板１１の上層にＬＤＤ領域１６，１７を形成し、Ｎチャネルトランジスタの形成領域３３のシリコン基板１１の上層にＬＤＤ領域３６，３７を形成する。またゲート電極１５の側壁にサイドウォール絶縁膜１８を形成し、ゲート電極３５の側壁にサイドウォール絶縁膜３８を形成する。
【００５１】
その後熱酸化法によって、半導体基板１１の露出している表面に酸化膜５５を形成する。
上記酸化膜５５の形成では、一例として酸化条件を、
酸化ガス：酸素；流量＝４ｓｌｍ、
酸化温度：８５０℃、
酸化時間：３０分、
酸化膜厚：１０ｎｍ
に設定した。
なお、この熱酸化温度は７５０℃以上９００℃以下の範囲の所定温度に設定され、かつ熱酸化時間は適宜選択されるが望ましくは１０分以上３０分以下に設定される。
【００５２】
続いて図３の（２）に示すように、リソグラフィー技術によって、Ｎチャネルトランジスタの形成領域３３を覆うレジストパターン８１を形成した後、そのレジストパターン８１をマスクに用いたイオン注入法によって、Ｐチャネルトランジスタのソース・ドレイン領域１９、２０を形成するために、Ｐ型不純物〔例えば二フッ化ホウ素イオン（ＢＦ２  ＋  ）〕をシリコン基板１１中にイオン注入する。このとき、Ｐチャネルトランジスタの形成領域１３では素子分離領域１２、ゲート電極１５およびサイドウォール絶縁膜１８もマスクになる。
上記イオン注入条件は、前記図１の（２）によって説明した条件と同様である。
【００５３】
その後上記レジストパターン８１を除去した後、例えばフッ酸によるウエットエッチングによって上記酸化膜５５を除去する。
【００５４】
続いて図３の（３）に示すように、リソグラフィー技術によって、Ｐチャネルトランジスタの形成領域１３を覆うレジストパターン８２を形成した後、そのレジストパターン８２をマスクに用いたイオン注入法によって、Ｎチャネルトランジスタのソース・ドレイン領域３９、４０を形成するために、Ｎ型不純物〔例えばヒ素イオン（Ａｓ＋  ）〕をシリコン基板１１中にイオン注入する。このとき、Ｎチャネルトランジスタの形成領域３３では素子分離領域１２、ゲート電極３５およびサイドウォール絶縁膜３８もマスクになる。
上記イオン注入条件は、前記図１の（２）によって説明した条件と同様である。
【００５５】
次いで上記レジストパターン８２を除去した後、上記ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０の活性化熱処理を行う。
その結果、ゲート電極１５の両側の半導体基板１１に、ＬＤＤ領域１６を介してソース・ドレイン領域１９が形成され、ＬＤＤ領域１７を介してソース・ドレイン領域２０が形成された。また、ゲート電極３５の両側の半導体基板１１に、ＬＤＤ領域３６を介してソース・ドレイン領域３９が形成され、ＬＤＤ領域３７を介してソース・ドレイン領域４０が形成された。
上記活性化熱処理では、一例としてその処理条件を、
熱処理雰囲気：窒素雰囲気、
熱処理温度：１０００℃、
熱処理時間：１０秒
に設定した。
【００５６】
その後、シリコン基板１１の表面の自然酸化膜（図示省略）を除去してヒ素（Ａｓ＋  ）イオンをイオン注入する工程以降、すなわち前記図１の（３）以降によって説明した工程を順に行う。
【００５７】
上記第２実施形態の製造方法では、ＬＤＤ領域１６，１７およびＬＤＤ領域３６，３７を形成した後に、熱酸化法によって、Ｐチャネルトランジスタのソース・ドレイン領域１９，２０を形成するためのイオン注入の緩衝膜となる酸化膜５５を形成することから、この熱酸化によって、サイドウォール絶縁膜１８，３８の各端部のシリコン基板１１に生じているストレスは、例えば１ＧＰａの位以下のストレス値に緩和される。
【００５８】
次に本発明に係わる第３実施形態の一例を、図４の製造工程図によって説明する。図４では、前記図１によって説明した構成部品と同様のものには同一符号を付す。
【００５９】
この第３実施形態は、前記第１実施形態および第２実施形態で説明した製造方法において、ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０をともに形成した後、炉熱処理を行う製造方法である。ここでは、一例として、第１実施形態で説明した製造方法において、炉熱処理を行う方法を説明する。
【００６０】
したがって、前記図１の（１）によって説明したのと同様の製造方法によって、図４の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域１３とＮチャネルトランジスタの形成領域３３とを分離する素子分離領域１２を形成する。さらに各トランジスタの形成領域には、ゲート絶縁膜１４，３４およびゲート電極１５，３５を形成する。さらにＰチャネルトランジスタの形成領域１３のシリコン基板１１の上層にＬＤＤ領域１６，１７を形成し、Ｎチャネルトランジスタの形成領域３３のシリコン基板１１の上層にＬＤＤ領域３６，３７を形成する。またゲート電極１５，３５の側壁にサイドウォール絶縁膜１８，３８を形成する。
次いで熱処理を例えば炉熱処理（ファーネス熱処理）によって行う。
【００６１】
続いてＣＶＤ法によって、シリコン基板１１の表面に酸化膜（図示省略）を例えば１０ｎｍの厚さに形成する。
次いでＮチャネルトランジスタの形成領域３３を覆うレジストパターン８１（２点鎖線で示す部分）を形成する。そしてこのレジストパターン８１をイオン注入マスクに用いて、シリコン基板Ｐチャネルトランジスタのソース・ドレイン領域１９，２０を形成するためのＰ型不純物〔例えば二フッ化ホウ素イオン（ＢＦ２  ＋  ）〕をシリコン基板１１中にイオン注入する。
【００６２】
次いで上記レジストパターン８１を除去した後、例えばフッ酸によるウエットエッチングによって上記酸化膜（図示省略）を除去する。
【００６３】
その後、Ｐチャネルトランジスタの形成領域１３を覆うレジストパターン８２（２点鎖線で示す部分）を形成する。そしてこのレジストパターン８２をイオン注入マスクに用いて、Ｎチャネルトランジスタのソース・ドレイン領域３９、４０を形成するためのＮ型不純物〔例えばヒ素イオン（Ａｓ＋  ）〕をシリコン基板１１中にイオン注入する。
【００６４】
なお、上記各処理条件は、図１の（２）によって説明した処理条件と同様に設定した。
また、シリコン基板１１の熱処理後、ソース・ドレイン領域上の酸化膜の除去を行ってからＮチャネルのイオン注入を先に行い、その後酸化膜を形成してからＰチャネルのイオン注入を行ってもよい。
【００６５】
次いで上記レジストパターン８２を除去した後、図４の（２）に示すように、熱処理を炉熱処理（ファーネス熱処理）によって行う。
上記熱処理では、一例としてその熱処理条件を、
熱処理雰囲気：窒素（Ｎ２  ）
熱処理温度：８００℃、
熱処理時間：３０分
に設定した。
なお、この熱処理温度は７５０℃以上９００℃以下の範囲の所定温度に設定され、かつ熱処理時間は適宜選択されるが望ましくは１０分以上３０分以下に設定される。
当然のことながら、上記第２実施例で説明した製造方法によってソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０を形成した後に、上記炉熱処理を行ってもよい。
【００６６】
続いて、上記ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０の活性化熱処理を行う。
その結果、ゲート電極１５の両側の半導体基板１１に、ＬＤＤ領域１６を介してソース・ドレイン領域１９が形成され、ＬＤＤ領域１７を介してソース・ドレイン領域２０が形成された。また、ゲート電極３５の両側の半導体基板１１に、ＬＤＤ領域３６を介してソース・ドレイン領域３９が形成され、ＬＤＤ領域３７を介してソース・ドレイン領域４０が形成された。
上記活性化熱処理条件では、図１の（２）によって説明したのと同様に、一例としてその処理条件を、
熱処理雰囲気：窒素雰囲気、
熱処理温度：１０００℃、
熱処理時間：１０秒
に設定した。
【００６７】
その後、シリコン基板１１の表面の自然酸化膜（図示省略）を除去して、シリコン基板１１にヒ素（Ａｓ＋  ）イオンをイオン注入する工程以降、すなわち前記図１の（３）以降によって説明した工程を順に行う。
【００６８】
上記第３実施形態の製造方法では、シリコン基板１１にソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０を形成した後で活性化熱処理を行う前に、炉熱処理を施したことから、ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０を形成する際にシリコン基板１１に発生したストレスが緩和され、かつ結晶欠陥が回復される。またサイドウォール絶縁膜１８，３８を形成した際に生じたシリコン基板１１のストレスも、さらに緩和される。
【００６９】
ここでの説明では、一例として、第１実施形態で説明した製造方法において、ソース・ドレイン領域の活性化熱処理後に炉熱処理を行う方法を説明したが、上記第２実施形態で説明した製造方法において、ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０をともに形成した後、上記説明したような炉熱処理を行うことも可能である。
【００７０】
次に本発明に係わる第４実施形態の一例を、図５の製造工程図によって説明する。図５では、前記図１によって説明した構成部品と同様のものには同一符号を付す。
【００７１】
この第４実施形態は、前記第１実施形態〜第３実施形態で説明した製造方法において、ソース・ドレイン領域の活性化熱処理後に炉熱処理を行う製造方法である。ここでは、一例として、第３実施形態で説明した製造方法において、ソース・ドレイン領域の活性化熱処理後に炉熱処理を行う方法を説明する。
【００７２】
したがって、前記図１の（１）によって説明したのと同様の製造方法によって、図５の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域１３とＮチャネルトランジスタの形成領域３３とを分離する素子分離領域１２を形成する。さらに各トランジスタの形成領域には、ゲート絶縁膜１４，３４およびゲート電極１５，３５を形成する。さらにＰチャネルトランジスタの形成領域１３のシリコン基板１１の上層にＬＤＤ領域１６，１７を形成し、Ｎチャネルトランジスタの形成領域３３のシリコン基板１１の上層にＬＤＤ領域３６，３７を形成する。またゲート電極１５，３５の側壁にサイドウォール絶縁膜１８，３８を形成する。
【００７３】
さらに上記第１実施形態および第３実施形態で説明したのと同様に、炉熱処理、Ｐ型不純物のイオン注入、Ｎ型不純物のイオン注入、炉熱処理、活性化熱処理に代表される各種処理を行って、ゲート電極１５の両側の半導体基板１１に、ＬＤＤ領域１６を介してソース・ドレイン領域１９を形成し、ＬＤＤ領域１７を介してソース・ドレイン領域２０を形成する。また、ゲート電極３５の両側の半導体基板１１に、ＬＤＤ領域３６を介してソース・ドレイン領域３９を形成し、ＬＤＤ領域３７を介してソース・ドレイン領域４０を形成する。
【００７４】
その後図５の（２）に示すように、上記活性化熱処理に続いて、熱処理として炉熱処理を行う。
この熱処理条件の一例としては、
熱処理雰囲気：窒素（Ｎ２  ）
熱処理温度：８００℃、
熱処理時間：３０分
に設定した。
この熱処理では、熱処理温度は６００℃以上９００℃以下の範囲の所定温度に設定され、かつ熱処理時間は適宜選択されるが望ましくは１０分以上３０分以下に設定される。このような熱処理条件の基で熱処理を行うことによって、上記ＲＴＡによって取り除けないイオン注入時に生じたシリコン基板１１の結晶欠陥の回復を図る。
【００７５】
その後、シリコン基板１１の表面の自然酸化膜（図示省略）を除去して、シリコン基板１１にヒ素（Ａｓ＋  ）イオンをイオン注入する工程以降、すなわち前記図１の（３）以降によって説明した工程を順に行う。
【００７６】
上記第４実施形態の製造方法では、ソース・ドレイン領域１９，２０およびソース・ドレイン領域３９，４０を形成し、続いて活性化熱処理を行った後、さらに炉熱処理を行うことから、イオン注入によってソース・ドレイン領域１９，２０，３９，４０を形成する際に、シリコン基板１１に発生した結晶欠陥が完全に回復される。
【００７７】
ここでの説明では、一例として、第３実施形態で説明した製造方法において、ソース・ドレイン領域の活性化熱処理後に炉熱処理を行う方法を説明したが、上記第１実施形態または上記第２実施形態で説明した製造方法において、ソース・ドレイン領域の活性化熱処理後に、上記説明した炉熱処理を行うことも可能である。
【００７８】
次に本発明に係わる第５実施形態の一例を、図６の製造工程図によって説明する。図６では、前記図１によって説明した構成部品と同様のものには同一符号を付す。
【００７９】
この第５実施形態は、前記第１実施形態〜第４実施形態で説明した製造方法において、チタンシリサイド層の形成方法とその際の熱処理方法が異なる。そこで、ソース・ドレイン領域を形成した後の工程を説明する。
【００８０】
図６の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域１３とＮチャネルトランジスタの形成領域３３とを分離する素子分離領域１２を形成する。さらに各トランジスタの形成領域には、ゲート絶縁膜１４，３４およびゲート電極１５，３５を形成する。さらにＰチャネルトランジスタの形成領域１３のシリコン基板１１の上層にＬＤＤ領域１６，１７を形成し、Ｎチャネルトランジスタの形成領域３３のシリコン基板１１の上層にＬＤＤ領域３６，３７を形成する。またゲート電極１５，３５の側壁にサイドウォール絶縁膜１８，３８を形成する。
【００８１】
さらに上記第１実施形態および第３実施形態で説明したのと同様に、炉熱処理、Ｐ型不純物のイオン注入、Ｎ型不純物のイオン注入、炉熱処理、活性化熱処理等の各種処理を行って、ゲート電極１５の両側の半導体基板１１に、ＬＤＤ領域１６を介してソース・ドレイン領域１９を形成し、ＬＤＤ領域１７を介してソース・ドレイン領域２０を形成する。また、ゲート電極３５の両側の半導体基板１１に、ＬＤＤ領域３６を介してソース・ドレイン領域３９を形成し、ＬＤＤ領域３７を介してソース・ドレイン領域４０を形成する。
上記活性化熱処理は、例えばＲＴＡによって行う。
このＲＴＡは、一例としてその条件を、
熱処理雰囲気：窒素雰囲気、
熱処理温度：１０００℃、
熱処理時間：１０秒
に設定した。
【００８２】
その後図６の（２）に示すように、再度、緩衝フッ酸溶液を用いたウエットエッチングによって、シリコン基板１１の表面に形成されている自然酸化膜９１（２点鎖線で示す部分）の除去を行う。
その後、イオン注入法によって、シリコン基板１１の全面にヒ素（Ａｓ＋  ）イオンをドーピングする。
上記イオン注入では、一例としてその処理を、
イオン注入エネルギー：４０ｋｅＶ、
ドーズ量：３×１０１４個／ｃｍ２  
に設定した。
【００８３】
次いで図６の（３）に示すように、緩衝フッ酸溶液を用いたウエットエッチングによって自然酸化膜（図示省略）の除去を行う。
続いて例えばスパッタリングによって、シリコン基板１１上の全面にチタン（Ｔｉ）膜５１を、例えば３０ｎｍの膜厚に成膜する。
上記スパッタリングでは、一例としてその成膜条件を、
スパッタリングガス：アルゴン（Ａｒ）；流量＝１００ｓｃｃｍ、
スパッタリングパワー：１ｋＷ、
成膜温度：１５０℃、
成膜雰囲気の圧力：０．４７Ｐａ
に設定した。
【００８４】
その後、２段階の熱処理を行う。まず第１段階目の熱処理をＲＴＡで行って、チタン膜５１のチタン（Ｔｉ）とシリコン基板１１のシリコン（Ｓｉ）とを反応させ、チタンシリサイド（ＴｉＳｉ２  ）層５２を形成する。このとき、ゲート電極１５およびゲート電極３５がポリシリコンで形成されている場合にはゲート電極１５上およびゲート電極３５上にもチタンシリサイド層５２が形成される。
上記第１段階目の熱処理では、一例としてその処理条件を、
熱処理雰囲気：窒素；流量＝５ｓｌｍ、
熱処理温度：６５０℃、
熱処理時間：３０秒
に設定した。
【００８５】
さらに第２段階目の熱処理をＲＴＡで行って、上記チタンシリサイド層５２の安定化を図る。
上記第２段階目の熱処理では、一例としてその処理条件を、
熱処理雰囲気：窒素；流量＝５ｓｌｍ、
熱処理温度：７５０℃、
熱処理時間：３０秒
に設定した。
なお、この２段階目の熱処理温度は、６５０℃以上８００℃以下の範囲の所定温度に設定されればよい。
【００８６】
その後、アンモニア過水（ＮＨ４  ＯＨ＋Ｈ２  Ｏ２  ）溶液を用いたウエットエッチングによって、未反応なチタン膜５１（２点鎖線で示す部分）を選択的にエッチングして、ソース・ドレイン領域１９，２０、ゲート電極１５、ソース・ドレイン領域３９，４０、ゲート電極３５上にチタンシリサイド層５２を選択的に形成する。
【００８７】
次いで図６の（４）に示すように、第３段階目の熱処理を例えばＲＴＡで行って上記チタンシリサイド層５２の安定化を図る。
上記第３段階目の熱処理では、一例としてその処理条件は、
熱処理雰囲気：窒素；流量＝５ｓｌｍ、
熱処理温度：８００℃、
熱処理時間：３０秒
に設定した。
なお、この熱処理温度は、７５０℃以上９００℃以下の範囲の所定温度に設定されればよい。
【００８８】
その後、層間絶縁膜を形成する以降の工程を、上記第１実施形態の図２で説明したのと同様にして行う。
【００８９】
上記第５実施形態の製造方法では、上記各種熱処理を施すことで、シリコン基板１１に影響するストレスは緩和され、接合リークは低減される。特に、サイドウォール絶縁膜１８，３８の端部およびＬＯＣＯＳ酸化膜で形成される素子分離領域１２の端部に生じるストレスは、１ＧＰａの位以下程度に緩和される。またイオン注入時の際に、シリコン基板１１に生じた結晶欠陥は回復される。
なお、上記第２段階目の熱処理を省略してもよい。
【００９０】
次に本発明に係わる第６実施形態の一例を以下に説明する。
この第６実施形態は、前記第１実施形態〜第５実施形態で説明した製造方法において、活性化熱処理の方法を説明するものである。
なお、以下の説明では、前記第１実施例で説明した構成部品と同様のものには同じ符号を付して説明する。
【００９１】
ソース・ドレイン領域１９，２０，３９，４０を形成した後の活性化熱処理は急速加熱処理（ＲＴＡ）であり、このＲＴＡは、少なくともシリコン基板１１が結晶ひずみを生じる温度（６００℃）よりも低い所定温度から熱処理温度である１０００℃までは、１℃／秒以上５０℃／秒以下の所定の昇温速度で加熱する。そして所定温度による所定の熱処理時間が経過した後は、少なくとも熱処理温度である１０００℃からシリコン基板１１が結晶ひずみを生じる温度（６００℃）よりも低い所定温度までは、１℃／秒以上５０℃／秒以下の所定の降温速度で冷却する。
そして、このような温度プロセスのＲＴＡ処理は、熱源にハロゲンランプ、水銀ランプ、電熱線、赤外線発生装置またはレーザ光発生装置を用いたＲＴＡ装置を用いて行う。
【００９２】
次に、具体的な温度プロセスの一例を図７によって説明する。図７は、縦軸に温度を示し、横軸に時間を示す。したがって、図７中に示される線Ａ，線Ｂの各正の勾配が昇温速度を表し、各負の勾配が降温速度を表す。
【００９３】
図７の線Ａ（実線で示す）で示す第１例は、上記昇温速度範囲の一例として加熱開始時から１０℃／秒の昇温速度で加熱した後、１０００℃の熱処理温度に熱処理時間（例えば１０秒間）保持する。その後上記降温速度範囲の一例として１０℃／秒の降温速度で熱処理温度（１０００℃）から冷却する。
【００９４】
また線Ｂ（破線で示す）で示す第２例は、加熱開始時から１００℃／秒の昇温速度でシリコン基板１１が結晶ひずみを生じる温度（６００℃）よりも低い所定温度として例えば５００℃まで昇温した後、さらにその温度から上記昇温速度範囲での一例として１０℃／秒の昇温速度で熱処理温度（１０００℃）まで加熱する。そして熱処理温度（１０００℃）に熱処理時間（例えば１０秒間）保持する。その後上記降温速度範囲での一例として１０℃／秒の降温速度で熱処理温度（１０００℃）からシリコン基板１１が結晶ひずみを生じる温度（６００℃）よりも低い所定温度として例えば５００℃まで冷却した後、さらにその温度から１００℃／秒の降温速度で冷却する。
【００９５】
また線Ｃ（２点鎖線で示す）で示す従来例は、加熱開始時から１００℃／秒の昇温速度で熱処理温度（例えば１０００℃）まで加熱した後、その熱処理温度（１０００℃）に熱処理時間（例えば１０秒間）保持する。その後１００℃／秒の降温速度で熱処理温度（１０００℃）から温度を下げる。
【００９６】
上記第１例のような昇温および降温を行うことによって、シリコン基板１１に影響するストレスは緩和され、接合リークは低減される。特に、サイドウォール絶縁膜１８，３８の端部およびＬＯＣＯＳ酸化膜で形成される素子分離領域１２の端部に生じるストレスは、１ＧＰａの位以下程度に緩和される。またイオン注入時の際に、シリコン基板１１に生じた結晶欠陥は回復される。
また上記第２例のように昇温および降温を行うことによっても上記第１例と同様の作用が得られる。それとともに、結晶ひずみを生じる温度よりも低い所定温度までは１００℃／秒の昇温速度で加熱しても上記作用がなくなることはなく、熱処理時間に達するまでの加熱時間を短縮することが可能になる。同様に、結晶ひずみを生じる温度よりも低い所定温度から１００℃／秒の降温速度で冷却しても上記作用がなくなることはなく、冷却する時間を短縮することが可能になる。それは、ストレスの緩和および結晶欠陥の回復は、結晶ひずみを生じる温度以上で有効なためである。
【００９７】
上記シリコン基板１１が結晶ひずみを生じる温度について以下に説明する。
上記結晶ひずみは、シリコン基板１１の表面上に形成されている膜（上記第６実施形態ではサイドウォール絶縁膜１８，３８）とその下地のシリコン基板１１との熱ストレス差でシリコン基板１１のシリコン結晶に生じるひずみのことである。そしてこの結晶ひずみを生じる温度は、シリコン基板１１中に含まれる不純物の濃度およびその表面上の膜（ここではサイドウォール絶縁膜１８，３８）の不純物濃度にもよるが、６００℃程度である。
したがって、１℃／秒以上５０℃／秒以下の所定の昇温速度で昇温を始める温度および１℃／秒以上５０℃／秒以下の所定の降温速度で降温を終了する温度は、シリコン基板１１が結晶ひずみを生じる温度よりも低く設定しなければならない。特に上記降温速度による降温を終了する温度をシリコン基板１１が結晶ひずみを生じる温度よりも低く設定しないと、シリコン基板１１に結晶ひずみが残ることになって熱処理の効果が十分に得られないことになる。
そこで、シリコン基板１１が結晶ひずみを生じる温度は、余裕をみて上記説明したように５００℃程度に設定するのが望ましい。当然のことながら、この温度はシリコン基板１１中の不純物濃度によって変わる。
【００９８】
また、上記結晶ひずみは、シリコン基板１１の８００℃〜９００℃程度の温度領域（この温度はシリコン基板１１中の不純物濃度によって異なる）まで増大するが、その温度領域を超えると結晶ひずみは緩和される。また、ヒ素のイオン注入によって生じたシリコン基板１１中の結晶欠陥も上記温度領域で結晶性が回復される。
一方、上記熱ストレスは、サイドウォール絶縁膜１８，３８が起因しているため、このサイドウォール絶縁膜１８，３８の熱ストレスも緩和されることが望ましい。その熱ストレスが緩和される温度領域は、サイドウォール絶縁膜１８，３８中の不純物濃度にもよるが、７００℃〜９００℃程度になる。
したがって、結晶欠陥を回復するとともに熱ストレス差による結晶ひずみを緩和するための熱処理温度としては、９００℃以上１１５０℃以下、望ましくは余裕をみて上記説明したように１０００℃程度に設定するのが望ましい。当然のことながら、この温度はシリコン基板１１中の不純物濃度やサイドウォール絶縁膜１８，３８中の不純物濃度によって変わる。
【００９９】
また、前記第１の実施形態で説明したコンタクトホール６４，６５を形成し、次いでイオン注入を行った後の活性化熱処理においても、上記第６実施形態で説明した昇温プロセスおよび降温プロセスを適用することが可能である。
【０１００】
次に、上記第１実施形態〜第５実施形態で説明したような製造方法によって形成したＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）トランジスタのソース・ドレイン領域のシート抵抗を測定した。その結果を図８によって説明する。
図８は、一例として、第１実施形態で説明した製造方法により製造したＭＩＳトランジスタのデータであり、図（１）はＰ型のソース・ドレイン領域（前記図１のソース・ドレイン１９，２０に相当）のシート抵抗を示し、図（２）はＮ型のソース・ドレイン領域（前記図１のソース・ドレイン３９，４０に相当）のシート抵抗を示す。また各図（１），（２）では、縦軸にシート抵抗を示し、横軸にソース・ドレイン領域の幅を対数で示す。さらに各図中の黒丸印は本発明の製造方法によるＭＩＳトランジスタのシート抵抗であり、△印は従来の製造方法によるＭＩＳトランジスタのシート抵抗である。
【０１０１】
図８（１）に示すように、本発明による製造方法で製造したＭＩＳトランジスタのＰ型のソース・ドレイン領域（細線部）のシート抵抗の値は、従来の製造方法によって製造したＭＩＳトランジスタのＰ型ソース・ドレイン領域のシート抵抗の値よりも低い。特に本発明による製造方法で製造したＭＩＳトランジスタのＰ型のソース・ドレイン領域は、幅が狭くなってもシート抵抗の上昇は少ない。一方、従来に製造方法によって製造したＭＩＳトランジスタのＰ型のソース・ドレイン領域は、その幅が１μｍよりも狭いものになると急激にシート抵抗が上昇する。
また図８の（２）に示すように、Ｎ型のソース・ドレイン領域も、幅が狭くなってもシート抵抗の上昇は少ない。一方、従来に製造方法によるＮ型のソース・ドレイン領域は、その幅が２μｍよりも狭いものになると急激にシート抵抗が上昇する。
この結果から、本発明の製造方法によれば、ＭＩＳトランジスタのソース・ドレイン領域には、低抵抗なチタンシリサイド層が形成されているといえる。
【０１０２】
したがって、上記第１〜第５実施形態で説明した各製造方法は、０．２５μｍ世代のデバイスに対応したチタンシリサイド技術およびそれを用いてＭＩＳトランジスタを形成する技術になり、０．２５μｍ以下の微細領域であっても５Ω／□程度の低抵抗なチタンシリサイド層５２を形成することが可能にする。
その結果、動作性能に優れたＭＩＳトランジスタを形成することが可能になる。
【０１０３】
また、本発明の製造方法によってＭＩＳトランジスタを製造する場合には、ゲート電極の側壁に形成したサイドウォール絶縁膜の端部から発生し易いシリコン基板内への結晶欠陥は、数回の熱処理を施すことによって、ストレスが緩和され、欠陥を生じなくなる。それを図９によって説明する。
図９には、熱処理の有無における接合リークの変化を示す。図９では、縦軸に熱処理の有無を示し、横軸に接合リーク電流を対数で示す。
【０１０４】
図９に示すように、熱処理、特にはゲート電流の側壁のサイドウォール絶縁膜を形成した後に炉熱処理を行うことによって、接合リーク電流が大幅に低減される。図９では、およそ１桁程度の低減効果が認められる。
その結果、熱処理を施すと、トランジスタは良好な接合リーク特性を示すことがわかる。
【０１０５】
上記各第１〜第５実施形態の説明ではチタンシリサイドを一例として説明したが、例えばコバルトシリサイド（ＣｏＳｉ２  ）、ジルコニウムシリサイド（ＺｒＳｉ２  ）、ハフニウムシリサイド（ＨｆＳｉ２  ）、タングステンシリサイド（ＷＳｉ２  ）、ニッケルシリサイド（ＮｉＳｉ２  ，ＮｉＳｉ）、パラジウムシリサイド（Ｐｄ４  Ｓｉ，Ｐｄ２  Ｓｉ，ＰｄＳｉ，ＰｄＳｉ２  ）等のシリサイド層を形成する場合であっても、上記説明したのと同様の製造方法、すなわち、シリサイドの表面の酸化膜を除去した後ヒ素（Ａｓ）をイオン注入する技術を採用することが可能である。
【０１０６】
【発明の効果】
以上、説明したように本発明によれば、サイドウォール絶縁膜を形成した後でソース・ドレイン領域を形成する前に炉熱処理を行うので、サイドウォール絶縁膜端のシリコン基板に生じているストレスを緩和することができ、また結晶欠陥を回復することができる。
よって、接合リークがなくなるのでトランジスタの電気的特性の向上が図れる。
また、シリサイド層を形成するための金属膜を形成する前にシリコン基板の表面に形成されている酸化膜を除去した後、シリコン基板にヒ素をドーピングするので、シリコン基板中に酸素をノックオンすることなくシリコン基板の表面側を非晶質化することができる。さらにその後、シリサイド層を形成するための金属膜を形成してシリサイド化を行うので、その際にシリサイドの凝集は起こらない。
よって、サブミクロン以下の狭い領域にもシリサイド層を形成することが可能になるので、微細化されたトランジスタの低抵抗化が図れる。
【図面の簡単な説明】
【図１】本発明に係わる第１実施形態を説明する製造工程図である。
【図２】配線工程を説明する製造工程図である。
【図３】本発明に係わる第２実施形態を説明する製造工程図である。
【図４】本発明に係わる第３実施形態を説明する製造工程図である。
【図５】本発明に係わる第４実施形態を説明する製造工程図である。
【図６】本発明に係わる第５実施形態を説明する製造工程図である。
【図７】ＲＴＡの昇温および降温プロセスの説明図である。
【図８】本発明による製造方法と従来の製造方法とによる、幅の異なるソース・ドレイン領域とそのシート抵抗との関係図である。
【図９】熱処理の有無による接合リーク電流の説明図である。
【図１０】従来のＭＯＳＬＳＩの製造工程図である。
【図１１】課題の説明図である。
【符号の説明】
１１  シリコン基板    １５、３５  ゲート電極
１８、３８  サイドウォール絶縁膜
１９、２０、３９、４０  ソース・ドレイン領域    ５１  チタン膜
５２  チタンシリサイド層    ９１  自然酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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