(57)【特許請求の範囲】
【請求項１】
１又は複数サンプル周期当りの角度パルス数に応じて生成される第１の速度フィードバック信号を、外部より供給される速度指令信号から減算して第１の誤差信号を発生する第１の誤差信号発生手段と、
サンプル周期で発生するサンプリング信号の直前に立上がるパルス信号により求められるパルス時間幅に含まれる角度パルス数に応じて生成される第２の速度フィードバック信号を、前記速度指令信号から減算して第２の誤差信号を発生する第２の誤差信号発生手段と、
前記第１の誤差信号に従って定常的な速度偏差を収束させる第１のフィードバック経路と、
前記第２の誤差信号に従って過渡的な速度偏差を収束させる第２のフィードバック経路とを具備し、
前記第１のフィードバック経路は、前記第１の誤差信号に積分要素を付与する積分手段を備え、前記第２のフィードバック経路は、前記第２の誤差信号に比例要素を付与する比例手段を備え、前記第１および第２のフィードバック経路は、前記積分手段の出力と前記比例手段の出力とを加算する加算手段を介して結合されることを特徴とする速度制御装置。
【請求項２】
１又は複数サンプル周期当りの角度パルス数に応じて生成される第１の速度フィードバック信号を、外部より供給される速度指令信号から減算して誤差信号を発生する誤差信号発生手段と、
前記誤差信号に従って定常的な速度偏差を収束させる第１のフィードバック経路と、
サンプル周期で発生するサンプリング信号の直前に立上がるパルス信号により求められるパルス時間幅に含まれる角度パルス数に応じて生成される第２の速度フィードバック信号を、前記速度指令信号から減算して第２の誤差信号を発生する第２の誤差信号発生手段とを具備し、
前記第１のフィードバック経路は、前記誤差信号に積分要素を付与する積分手段を備え、前記第２のフィードバック経路は、前記第２の速度フィードバック信号に比例要素を付与する比例手段を備え、前記第１および第２のフィードバック経路は、前記積分手段の出力から前記比例手段の出力を減算する減算手段を介して結合されることを特徴とする速度制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えば、モータのロータ速度制御に用いて好適な速度制御装置に関する。
【０００２】
【従来の技術】
周知のように、モータ等のロータ速度を制御するには、エンコーダから出力されるエンコーダパルス信号ＥＰに基づいて速度フィードバックする制御態様が知られている。図３は、こうした速度フィードバック制御を実現する速度制御装置の一構成例を示すブロック図である。図３において、１は加算器であり、外部から供給される速度指令信号Ｖ＊から後述する速度フィードバック信号ＦＳ１を減算して誤差信号ＥＲを発生する。２はエンコーダであり、入力軸の回転角に応じたエンコーダパルス（インクリメンタルパルス）信号ＥＰを出力する。すなわち、このエンコーダ２は、インクリメンタル型で構成され、所定回転角（分解能）当り１発のエンコーダパルス信号ＥＰを発生する。
【０００３】
３はエンコーダパルス信号ＥＰを順次累算して出力するカウンタである。４，５はそれぞれ外部から供給されるサンプリング信号ＳＳに応じてカウンタ３の出力をラッチするレジスタである。６は加算器であり、レジスタ５の出力からレジスタ４の出力を減算し、１サンプリング間隔Δｔ当りのエンコーダパルス数Ｎを発生する。７は係数乗算器であり、１サンプリング間隔Δｔの逆数１／Δｔに相当するゲインを上記エンコーダパルス数Ｎに乗算して速度フィードバック信号ＦＳ１を発生する。なお、ここで言う１サンプリング間隔Δｔとは、サンプリング信号ＳＳの信号周期を指す。
【０００４】
８は加算器１から出力される誤差信号ＥＲに対して位相補償を施す補償器であり、構成要素９〜１２から構成される。９は係数乗算器であり、誤差信号ＥＲに比例定数Ｐを乗算して出力する。１０は係数乗算器であり、誤差信号ＥＲに積分定数Ｉを乗算して出力する。１１は例えば、ローパスフィルタ等から構成される積分回路であり、係数乗算器１０の出力信号に対して１次遅れ要素を補償する。１２は比例定数Ｐが乗算された誤差信号ＥＲと位相遅延が付与された誤差信号ＥＲとを加算してトルク指令信号Ｃｔ（あるいは電流指令信号Ｃｃ）を発生する加算器である。
上記構成によれば、エンコーダパルス信号ＥＰに基づいて生成された速度フィードバック信号ＦＳ１と、速度指令信号Ｖ＊との差分に応じた誤差信号ＥＲに、比例積分要素を加味してトルク指令信号Ｃｔ（あるいは電流指令信号Ｃｃ）を生成する。そして、この信号Ｃｔ（あるいは信号Ｃｃ）に応じてモータ（図示略）が速度指令信号Ｖ＊に対応する回転速度へ速度制御される。
【０００５】
【発明が解決しようとする課題】
さて、上述した従来の速度制御装置においては、図４に示すように、１サンプリング間隔Δｔにおけるエンコーダパルス信号ＥＰのパルス数をカウントして速度フィードバック信号ＦＳ１を生成しており、こうして得た速度フィードバック信号ＦＳ１は、制御対象であるモータが高回転域にある場合、比較的良い検出精度を維持し得る。これに対し、低回転域になると、エンコーダパルス信号ＥＰのパルス間隔が長くなることから、１サンプリング間隔Δｔにおけるエンコーダパルス信号ＥＰの数が低下し、これに応じて速度検出精度が悪化するという欠点がある。
【０００６】
そこで、このような低回転領域における弊害を改善するため、従来では、図５に示す態様で速度フィードバック信号ＦＳ２を発生し、これを用いて速度フィードバック制御するようにしていた。図５に示す方式は、サンプリング信号ＳＳのパルスの直前に立上がるエンコーダパルス信号ＥＰを検出してパルス時間幅ｔ１（同図（ロ）参照）を測定し、このパルス時間幅ｔ１に含まれるエンコーダパルス信号ＥＰのパルス数ｎから速度フィードバック信号ＦＳ２（ｎ／ｔ１に比例）を算出するものである（同図（ハ）参照）。このような方式では、エンコーダパルス信号ＥＰを基準に時間計測することになるため、低回転域における速度検出精度の劣化を防ぐことが可能になる。
【０００７】
しかしながら、速度フィードバック信号ＦＳ２を用いて速度フィードバック制御すると、１サンプリング間隔Δｔとパルス時間幅ｔ１との間に存在する時間誤差が一定時定数の速度偏差として累積されてしまう。従って、例えば、制御系に回転速度を「０」とする速度指令信号Ｖ＊を与えても、累積された速度偏差により、回転速度が「０」に収束せず、長期的に回転を持続させてしまうという不具合を生じる。
つまり、以上を換言すれば、１サンプリング間隔Δｔ内のエンコーダパルス数ｎと、パルス時間幅ｔ１により生成した速度フィードバック信号ＦＳ２を用いて速度フィードバック制御すると、低回転域における速度検出精度の劣化を防止し得る反面、定常的な速度偏差が発生するという問題がある。
そこで本発明は、上述した事情に鑑みてなされたもので、低回転域における速度検出精度の劣化を防止する上、定常的な速度偏差を抑えることができる速度制御装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明にあっては、１又は複数サンプル周期当りの角度パルス数に応じて生成される第１の速度フィードバック信号を、外部より供給される速度指令信号から減算して第１の誤差信号を発生する第１の誤差信号発生手段と、サンプル周期で発生するサンプリング信号の直前に立上がるパルス信号により求められるパルス時間幅に含まれる角度パルス数に応じて生成される第２の速度フィードバック信号を、前記速度指令信号から減算して第２の誤差信号を発生する第２の誤差信号発生手段と、前記第１の誤差信号に従って定常的な速度偏差を収束させる第１のフィードバック経路と、前記第２の誤差信号に従って過渡的な速度偏差を収束させる第２のフィードバック経路とを具備し、前記第１のフィードバック経路は、前記第１の誤差信号に積分要素を付与する積分手段を備え、前記第２のフィードバック経路は、前記第２の誤差信号に比例要素を付与する比例手段を備え、前記第１および第２のフィードバック経路は、前記積分手段の出力と前記比例手段の出力とを加算する加算手段を介して結合されることを特徴としている。
【０００９】
また、請求項２に記載の発明によれば、１又は複数サンプル周期当りの角度パルス数に応じて生成される第１の速度フィードバック信号を、外部より供給される速度指令信号から減算して誤差信号を発生する誤差信号発生手段と、前記誤差信号に従って定常的な速度偏差を収束させる第１のフィードバック経路と、サンプル周期で発生するサンプリング信号の直前に立上がるパルス信号により求められるパルス時間幅に含まれる角度パルス数に応じて生成される第２の速度フィードバック信号に従って過渡的な速度偏差を収束させる第２のフィードバック経路とを具備し、前記第１のフィードバック経路は、前記誤差信号に積分要素を付与する積分手段を備え、前記第２のフィードバック経路は、前記第２の速度フィードバック信号に比例要素を付与する比例手段を備え、前記第１および第２のフィードバック経路は、前記積分手段の出力から前記比例手段の出力を減算する減算手段を介して結合されることを特徴としている。
【００１２】
【作用】
本発明によれば、第１の誤差信号発生手段が１又は複数サンプル周期当りの角度パルス数に応じて生成される第１の速度フィードバック信号を、外部より供給される速度指令信号から減算して第１の誤差信号を発生し、第２の誤差信号発生手段が１サンプル周期に略相当するパルス時間幅に含まれる角度パルス数に応じて生成される第２の速度フィードバック信号を、前記速度指令信号から減算して第２の誤差信号を発生する。そして、第１のフィードバック経路が前記第１の誤差信号に従って定常的な速度偏差を収束させる一方、第２のフィードバック経路が前記第２の誤差信号に従って過渡的な速度偏差を収束させる。
この結果、第２のフィードバック経路により低回転域における速度検出精度の劣化を防止し、第１のフィードバック経路により定常的な速度偏差を抑える。
【００１３】
【実施例】
以下、図面を参照して本発明の実施例について説明する。図１は、本発明の一実施例による速度制御装置の構成を示すブロック図である。この図において、図３に示す各部と共通する部分には同一の番号を付し、その説明を省略する。図１に示す速度制御装置が図３の従来例と異なる点は、第１の誤差信号ＥＲ１を発生する加算器１３と、第２の誤差信号ＥＲ２を発生する加算器１４とを設け、これら加算器１３，１４の出力をそれぞれ係数乗算器９，１０に供給する構成としたことにある。
【００１４】
まず、加算器１３は、速度指令信号Ｖ＊から前述した速度フィードバック信号ＦＳ１を減算して第１の誤差信号ＥＲ１を発生する。第１の誤差信号ＥＲ１は、係数乗算器１０を介して積分定数Ｉが乗算された後、積分回路１１にて位相遅延が付与される。一方、加算器１４は、速度指令信号Ｖ＊から前述した速度フィードバック信号ＦＳ２を減算して第２の誤差信号ＥＲ２を発生する。第２の誤差信号ＥＲ２は、係数乗算器９を介して比例定数Ｐが乗算される。
【００１５】
しかして、上記構成によれば、１サンプリング間隔Δｔとパルス時間幅ｔ１との間に存在する時間誤差を補償器８において積分することなく、速度フィードバック信号ＦＳ１と速度フィードバック信号ＦＳ２とを併用して速度フィードバック制御し得る。
すなわち、構成要素１４，９および１２を介するフィードバック経路では、速度フィードバック信号ＦＳ２に対応して生成される第２の誤差信号ＥＲ２が過渡的な偏差を収束させつつ、低回転域における速度検出精度の劣化を防止する。これに対し、構成要素１３，１０，１１および１２を介するフィードバック経路では、速度フィードバック信号ＦＳ１に対応して生成される第１の誤差信号ＥＲ１が定常的な偏差を収束させる。この経路では、１サンプリング間隔Δｔとパルス時間幅ｔ１との間に存在する時間誤差が累算されないので、定常的な速度偏差を抑止し得る。
【００１６】
このように、上述した実施例では、補償器８を構成する比例要素と積分要素とにそれぞれパルス時間幅ｔ１を基準に生成される速度フィードバック信号ＦＳ２と１サンプリング間隔Δｔを基準に生成される速度フィードバック信号ＦＳ１とを個別に供給するようにしたから、低回転域における速度検出精度の劣化を防止しつつ、定常的な速度偏差をも抑止することが可能となっている。
【００１７】
なお、上述した実施例は、補償器８がＰＩ方式で構成されている場合に対応して説明したが、これに替えて、例えば、補償器８がＩ−Ｐ方式で構成されている場合には、図２に示す変形例のように、加算器１に速度フィードバック信号ＦＳ１を供給する一方、速度フィードバック信号ＦＳ２を直接、係数乗算器９に入力させる構成とする。そして、こうした構成において、加算器１２では、積分要素が加味された第１の誤差信号ＥＲ１から速度フィードバック信号ＦＳ２に比例定数Ｐを乗算した信号を減算し、これをトルク指令信号Ｃｔ（あるいは電流指令信号Ｃｃ）とする。これにより、低回転域における速度検出精度の劣化を防止する上、オーバーシュートを発生することなく定常的な速度偏差を収束させることが可能になる。
また、上記実施例では、エンコーダを用いた態様を挙げたが、これに限定されず、例えば、レゾルバを用いてエンコーダ相等の信号を発生する構成に適用しても良い。
【００１８】
【発明の効果】
本発明によれば、第１の誤差信号発生手段が１サンプリング周期当りの角度パルス数に応じて生成される第１の速度フィードバック信号を、外部より供給される速度指令信号から減算して第１の誤差信号を発生し、第２の誤差信号発生手段がサンプリング周期で発生するサンプリング信号の直前に立上がるパルス信号により求められるパルス時間幅に含まれる角度パルス数に応じて生成される第２の速度フィードバック信号を、前記速度指令信号から減算して第２の誤差信号を発生する。そして、第１のフィードバック経路が前記第１の誤差信号に従って定常的な速度偏差を収束させる一方、第２のフィードバック経路が前記第２の誤差信号に従って過渡的な速度偏差を収束させるから、低回転域における速度検出精度の劣化を防止し、定常的な速度偏差を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による速度制御装置の構成を示すブロック図である。
【図２】本発明による変形例の構成を示すブロック図である。
【図３】従来の速度制御装置の構成を示すブロック図である。
【図４】従来例を説明するための図である。
【図５】従来例を説明するための図である。
【符号の説明】
８  補償器
９  係数乗算器（第２のフィードバック経路）
１０  係数乗算器（第１のフィードバック経路）
１１  積分回路（第１のフィードバック経路）
１２  加算器
１３  加算器（第２の誤差信号発生手段）
１４  加算器（第１の誤差信号発生手段）
ＦＳ１  速度フィードバック信号（第１の速度フィードバック信号）
ＦＳ２  速度フィードバック信号（第２の速度フィードバック信号）
ＥＲ１  第１の誤差信号（第１の誤差信号）
ＥＲ２  第２の誤差信号（第２の誤差信号）
Ｖ＊  速度指令信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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