(57)【特許請求の範囲】
【請求項１】
２つの入力信号の位相差を検出する位相比較器と、前記位相比較器から出力された位相差信号が入力されるループフィルタと、前記ループフィルタから出力された信号に応じた周波数の信号を出力し前記位相比較器に入力する数値制御発振器とから構成された位相同期ループ装置であって、前記ループフィルタに時定数制御入力が入力され前記ループフィルタの比例項と積分項のそれぞれに２種類の係数をもち、前記係数を時定数制御入力により切り換えるとともに、時定数制御入力を切り換えた時に前記ループフィルタの出力が変化しないように積分項に補正回路を備えたことを特徴とする位相同期ループ装置。
【請求項２】
補正回路は、時定数制御入力により時定数Ａ１から時定数Ａ２へ変化した時点で、積分項にホールドされるデータの値を２つの時定数の比（Ａ２／Ａ１）の２乗で割るという構成であることを特徴とする請求項１記載の位相同期ループ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオテープレコーダー（以下、ＶＴＲと略す）に用いられる位相同期ループ装置（以下、ＰＬＬ回路と略す）に関するものである。
【０００２】
【従来の技術】
近年、民生用のＶＴＲは、信号処理のディジタル化が進んできている。クロマ信号の信号処理に必要な機能である自動周波数制御手段（以下、ＡＦＣと記す）や自動位相制御手段（以下、ＡＰＣと記す）などもディジタル処理化されてきている。そして、ＡＦＣやＡＰＣにはＰＬＬ回路が用いられている。
【０００３】
以下に、ＡＦＣのＰＬＬ回路の基本構成について説明する。図２は、ＡＦＣのＰＬＬ回路のブロック図である。なお、このＰＬＬ回路は、すべてディジタル処理回路である。図２において、１は水平同期信号と後述する数値制御発振器３の出力信号とを位相比較する位相比較器、２はループフィルタ、３は数値制御発振器である。
【０００４】
以上のように構成されたＰＬＬ回路について、以下図２を用いてその動作を説明する。
【０００５】
位相比較器１には、水平同期信号と数値制御発振器３の出力が入力され、位相比較されて位相差信号を出力する。入力される水平同期信号は、１０ＭＨｚ以上のクロックにより２値にディジタル化されて入力されており、水平同期信号部分が「１」で、それ以外の部分が「０」となっている。
【０００６】
位相比較器１から出力される位相差信号はループフィルタ２に入力される。また、ループフィルタ２には時定数制御信号が入力され、ループフィルタ２の定数を変更している。時定数を変更しているのは、以下の理由による。ヘッド切り替え時のヘッド間のスキューへの対応や、垂直同期信号部分がノイズなどで乱れた時にも映像信号部分までにはＡＦＣが収束するように、ヘッドの切り替え点からある一定期間は、ＡＦＣの応答を速くし、それ以外の期間では、ＡＦＣの応答を遅くしてＳ／Ｎを良くしている。また、特殊再生時には、すべての期間でＡＦＣの応答を速くしている。
【０００７】
ループフィルタ２から出力される位相信号は数値制御発振器３に入力され、１クロックごとに、数値制御発振器３の出力位相と、ループフィルタ２の出力信号から得られる位相との和を演算し、その演算結果を数値演算発振器３の出力信号としている。数値制御発振器３の出力信号は、ｎ（ｎは整数）ビットのディジタルデータであり、前記演算によりオーバーフローした部分は無視される。すなわち、前記演算結果から「２」のｎ乗の余りをとっていることになる。数値制御発振器３の出力は、「２」の補数表示で考えると、「−２」の（ｎ−１）乗から「＋２」の（ｎ−１）乗−１までの位相信号となる。
【０００８】
ここで、位相比較器１では、入力される水平同期信号が「０」から「１」に変化した時点の数値制御発振器３の出力信号を位相差信号としている。位相差信号は、水平同期信号に「０」から「１」の変化が起こるまで保持されている。位相比較器１から出力される位相差信号がループフィルタ２に入力され、ループフィルタ２では位相差信号をディジタルフィルタにより平滑化した位相信号を出力する。
【０００９】
次に、上記ＰＬＬ回路の具体回路構成について、図３を用いて説明する。図３に示すように、位相比較器１、ループフィルタ２、数値制御発振器３について、それぞれ点線で囲んだ部分が具体的な回路例である。４はＤフリップフロップ（以下Ｄ−ＦＦと略す）、５は第１の係数器、６は第２の係数器、７は第１の係数器５か第２の係数器６かを切り換えて出力する第１の切換回路、８は第１のＤ−ＦＦ４の出力と第２のＤ−ＦＦ１０の出力を加算する第１の加算器、９はリミッタ、１０は第２のＤ−ＦＦ、１１は第３の係数器、１２は第４の係数器、１３は第３の係数器１１の出力と第４の係数器１２の出力とを切り換える第２の切換回路、１４は第１の切換回路７と第２の切換回路１３との出力を加算する第２の加算器、１５は定数発生器、１６は定数発生器１５の出力と第２の加算器１４の出力とを減算する減算器、１７は減算器１６の出力と第３のＤ−ＦＦ１８の出力とを加算する加算器、１８は第３のＤ−ＦＦ、１９は第４のＤ−ＦＦである。
【００１０】
ただし、上記回路は、ＡＦＣの機能として必要な回路だけで構成しており、実際のＬＳＩ回路では、加算器や減算器などの後にＤ−ＦＦが入る。このＤ−ＦＦの入る数は、ＬＳＩの素子の速さで変わるため省略している。
【００１１】
なお、図３において、接続線の太い部分は信号線が１ビットではなく、複数ビットであることを示している。
【００１２】
以上のように構成された従来の位相同期ループ装置について、以下その動作について説明する。
【００１３】
第１のＤ−ＦＦ４には、クロックに水平同期信号が入力され、Ｄ入力に、数値制御発振器３の出力が入力されている。水平同期信号が０から１に変化した時点でのＤ入力がＱ出力へと、出力される。Ｄ入力は、複数ビットのディジタルデータである。このビット数は、ＡＦＣのＳ／Ｎと回路規模を勘案して決める必要がある。実際の回路では、２３ビットに設定している。第１のＤ−ＦＦ４は、位相比較器であり、水平同期信号の位相を基準にして数値制御発振器の位相のずれを出力している。水平同期信号の位相と数値制御発振器の位相が合えば、出力は０になる。
【００１４】
第１のＤ−ＦＦ４のＱ出力は、ループフィルタ２に入力される。ループフィルタ２は、比例項と積分項の和を出力としている。係数器５の値Ａが時定数が速い時の比例項の係数である。係数器６は、時定数が遅い時の設定であり、時定数の速い時との比の係数にしている。この例では、時定数の比を１／８にしている。切換回路７では、時定数制御入力が第４のＤ−ＦＦ１９から出力されるが、この出力に応じて比例項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、比例項の係数はＡとなり、時定数制御入力がＬの時、時定数が遅く、比例項の係数はＡ／８になる。
【００１５】
また、加算器８とリミッタ９および第２のＤ−ＦＦ１０でループフィルタの積分項を演算している。水平同期信号が入力されるごとに位相比較器から位相差が出力されるが、この位相差を水平同期信号ごとに積算している。リミッタ９は積算した結果がオーバーフローしないようにしている。
【００１６】
係数器１１の値Ｂが時定数が速い時の積分項の係数である。係数器１２は、時定数が遅い時の設定であり、時定数の速い時との比の２乗の係数にしている。この例では、時定数の比１／８の２乗の１／６４にしている。切換回路１３では、時定数制御入力が第４のＤ−ＦＦ１９から出力されるが、この出力に応じて積分項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、積分項の係数はＢとなり、時定数制御入力がＬの時、時定数が遅く、積分項の係数はＢ／６４になる。
【００１７】
切換回路７の出力と切換回路１３の出力を加算器１４で加算し、加算器１４の出力をループフィルタの出力としている。
【００１８】
数値制御発振器３は、定数発生器１５と減算器１６と加算器１７と第３のＤ−ＦＦ１８とで構成されている。基準発振周波数を示す定数器１５からループフィルタ２の出力を減算器１６で引いている。この出力が、数値制御発振器３の１クロックの位相変化となり、数値制御発振器３のＰＬＬ回路がロックしたときには、水平同期信号の周波数と、この位相変化から得られる周波数とが一致する。この出力を加算器１７と第３のＤ−ＦＦ１８で積算し、その出力を数値制御発振器３の出力としている。
【００１９】
【発明が解決しようとする課題】
しかしながら上記の従来の構成では、通常再生から特殊再生に切り換えた時、ＰＬＬの時定数も遅いものから速いものに切り換えるが、切り換えた時点で積分項の値が従来ロックしていた出力の６４倍の出力が出てしまい、ループフィルタの出力が大きく変化し、この出力変化によって、数値制御発振器３の周波数が、基準周波数から大きくはずれてしまい、ＰＬＬ回路がロックしなくなるという問題点があった。
【００２０】
本発明は上記従来の問題点を解決するもので、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防ぐ補正回路の入った位相同期ループ装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この目的を達成するために本発明の位相同期ループ装置は、２つの入力信号の位相差を検出する位相比較器と、前記位相比較器から出力された位相差信号が入力されるループフィルタと、ループフィルタから出力された信号が入力され、入力された信号に応じた周波数の信号を出力し前記位相比較器に入力する数値制御発振器とから構成された位相同期ループ装置において、ループフィルタに時定数制御入力が入力され、ループフィルタの比例項と積分項のそれぞれに、２種類の係数をもち、前記係数を時定数制御入力により切り換えるとともに、時定数制御入力を切り換える時に、ループフィルタの出力が変化しないように積分項に補正回路を備え、この補正回路が、時定数制御入力により時定数Ａから時定数Ｂへ変化した時点で、積分項にホールドされるデータの値を２つの時定数の比（Ｂ／Ａ）の２乗で割るという構成を有している。
【００２２】
この構成によって、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防いでいる。
【００２３】
【発明の実施の形態】
本発明の請求項１及び２に記載の発明は、２つの入力信号の位相差を検出する位相比較器と、前記位相比較器から出力された位相差信号が入力されるループフィルタと、ループフィルタから出力された信号が入力され、入力された信号に応じた周波数の信号を出力し前記位相比較器に入力する数値制御発振器とから構成された位相同期ループ装置において、ループフィルタに時定数制御入力が入力され、ループフィルタの比例項と積分項のそれぞれに、２種類の係数をもち、前記係数を時定数制御入力により切り換えるとともに、時定数制御入力を切り換えた時に、ループフィルタの出力が変化しないように積分項に補正回路を備えたものであり、この構成によって、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防いでいる。
【００２４】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
図１は本発明の位相同期ループ装置の実施の形態を示す回路図である。
【００２５】
図１において、従来技術と同様の構成要素については同一番号を付与してその詳細な説明は省略する。２０は第５のＤ−ＦＦ、２１はインバータ回路、２２は第４のＤ−ＦＦ１９のＱ出力とインバータ回路２１の出力とを論理積演算するＡＮＤ回路、２３は係数器、２４は係数器２３を介すか否か切り換える第３の切換回路であり、これらで補正回路を構成している。ただし、上記回路はＡＦＣの機能として必要な回路だけで構成しており、実際のＬＳＩ回路では、加算器や減算器などのあとにＤ−ＦＦが入る。このＤ−ＦＦの入る数は、ＬＳＩの素子のスピードで変わるため省略している。
【００２６】
なお、図２において接続線の太い部分は信号線が１ビットではなく複数ビットであることを示している。
【００２７】
以上のように構成された本実施の形態の位相同期ループ装置について、以下その動作について説明する。
【００２８】
第１のＤ−ＦＦ４には、クロックに水平同期信号が入力され、Ｄ入力に、数値制御発振器３の出力が入力されている。水平同期信号が０から１に変化した時点でのＤ入力がＱ出力へと出力される。Ｄ入力は複数ビットのディジタルデータである。第１のＤ−ＦＦ４は位相比較器であり、水平同期信号の位相を基準にして数値制御発振器３の位相のずれを出力している。水平同期信号の位相と数値制御発振器３の位相が合えば出力は０になる。
【００２９】
第１のＤ−ＦＦ４のＱ出力は、ループフィルタ２に入力される。ループフィルタ２は、比例項と積分項の和を出力としている。係数器５の値Ａが時定数が速い時の比例項の係数である。係数器６は、時定数が遅い時の設定であり、時定数の速い時との比の係数にしている。この例では、時定数の比を１／８にしている。切換回路７では、時定数制御入力が第４のＤ−ＦＦ１９を経て第５のＤ−ＦＦ２０から出力されるが、この出力に応じて比例項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、比例項の係数はＡとなり、時定数制御入力がＬの時、時定数が遅く、比例項の係数はＡ／８になる。
【００３０】
また、加算器８とリミッタ９と第２のＤ−ＦＦ１０および係数器２３と第３の切換回路２４とでループフィルタの積分項を演算している。水平同期信号が入力されるごとに位相比較器１から位相差が出力されるが、この位相差を水平同期信号ごとに積算している。リミッタ９は積算した結果がオーバーフローしないようにしている。また、時定数切換入力が、遅いものから速いものへ変化したことを（ＬからＨに変化したことを）第４のＤ−ＦＦ１９と第５のＤ−ＦＦ２０とインバータ回路２１とＡＮＤ回路２２から検出し、その検出結果により、時定数がＬからＨへ切り替わる１水平期間のみ、第３の切換回路２４で係数器２３の出力を選択することにより、積分項の出力が変化しないようにしている。
【００３１】
係数器１１の値Ｂが時定数が速い時の積分項の係数である。係数器１２は、時定数が遅い時の設定であり、時定数の速い時との比の２乗の係数にしている。この例では、時定数の比１／８の２乗の１／６４にしている。第２の切換回路１３では、時定数制御入力が第４のＤ−ＦＦ１９を経て第５のＤ−ＦＦ２０から出力されるが、この出力に応じて積分項の係数を切り換えている。時定数制御入力がＨのとき、時定数が速く、積分項の係数はＢとなり、時定数制御入力がＬの時、時定数が遅く、積分項の係数はＢ／６４になる。
【００３２】
第１の切換回路７の出力と第２の切換回路１３の出力を加算器１４で加算し、加算器１４の出力をループフィルタの出力としている。
【００３３】
数値制御発振器３は、定数発生器１５と減算器１６と加算器１７と第３のＤ−ＦＦ１８で構成されている。基準発振周波数を示す定数１５からループフィルタ２の出力を減算器１６で引いている。この出力が、数値制御発振器３の１クロックの位相変化となり、数値制御発振器３のＰＬＬ回路がロックしたときには、水平同期信号の周波数と、この位相変化から得られる周波数とが一致する。この出力を加算器１７と第３のＤ−ＦＦ１８で積算し、その出力を数値制御発振器３の出力としている。
【００３４】
【発明の効果】
以上のように本発明は、ＰＬＬの時定数を変化させたときに、ループフィルタの出力の変化を抑え、数値制御発振器の周波数が、基準の周波数から大きくずれないようにし、ＰＬＬ回路がロックしなくなるのを防ぐ補正回路の入ったＰＬＬ回路を提供できるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態における位相同期ループ装置の構成を示す回路図
【図２】位相同期ループ装置のブロック図
【図３】従来の位相同期ループ装置の構成を示す回路図
【符号の説明】
１  位相比較器
２  ループフィルタ
３  数値制御発振器
４  第１のＤ−ＦＦ
５  係数器
６  係数器
７  切換回路
８  加算器
９  リミッタ
１０  第２のＤ−ＦＦ
１１  係数器
１２  係数器
１３  切換回路
１４  加算器
１５  定数
１６  減算器
１７  加算器
１８  第３のＤ−ＦＦ
１９  第４のＤ−ＦＦ
２０  第５のＤ−ＦＦ
２１    インバータ回路
２２  ＡＮＤ回路
２３  係数器
２４  切換回路
【図１】
0003567664.tif 000002
【図２】
0003567664.tif 000003
【図３】
0003567664.tif 000004