(57)【特許請求の範囲】
【請求項１】
印加される磁界に応じた電圧を出力するホール素子と、
前記ホール素子から出力された電圧を、第１のタイミングと第２のタイミングとで逆極性になるように切り替えて出力するスイッチ回路と、
前記スイッチ回路から入力された電圧を増幅して出力する増幅器と、
一端が前記増幅器の一方の出力端子に接続され、前記増幅器から出力された電圧を保持する記憶素子と、
前記増幅器の他方の出力端子と、前記記憶素子の他端との間に接続された、
前記第１のタイミングで閉じて、前記増幅器から出力された電圧を前記記憶素子に保持させる一方、前記第２のタイミングで開いて、前記増幅器の前記他方の出力端子と、前記記憶素子の前記他端との間の電圧を出力させるスイッチとを備えた磁界センサにおける、
前記増幅器のゲインを決定する抵抗のうちの少なくとも何れか１個と、前記ホール素子とを同一製法で形成することを特徴とする磁界センサの製造方法。
【請求項２】
請求項１の磁界センサの製造方法であって、
前記磁界センサは、
前記スイッチ回路が第１の入力用記憶素子と第２の入力用記憶素子とを備え、
前記第１のタイミングで、前記ホール素子から出力された電圧を前記第１の入力用記憶素子に保持させるとともに、前記第２の入力用記憶素子に保持された電圧を前記増幅器に出力させる一方、
前記第２のタイミングで、前記ホール素子から出力された電圧を前記第２の入力用記憶素子に保持させるとともに、前記第１の入力用記憶素子に保持された電圧を前記増幅器に出力させるように構成されたものであることを特徴とする磁界センサの製造方法。
【請求項３】
請求項１または請求項２の磁界センサの製造方法であって、
前記磁界センサにおける、前記記憶素子、前記第１の入力用記憶素子、および前記第２の入力用記憶素子のうちの少なくとも何れか１個の記憶素子が、キャパシタであることを特徴とする磁界センサの製造方法。
【請求項４】
印加される磁界に応じた電圧を出力するホール素子と、
前記ホール素子から出力された電圧を、第１のタイミングと第２のタイミングとで逆極性になるように切り替えて出力する第１のスイッチ回路と、
反転入力端子と第１の出力端子との間に接続された第１の抵抗と前記反転入力端子と交流接地電位端子間に接続された第２の抵抗とを有し、前記スイッチ回路の出力信号が非反転入力端子に与えられて、前記第１の抵抗と前記第２の抵抗との抵抗比に応じた増幅率で増幅した信号を前記第１の出力端子から出力する増幅器と、
一端が前記増幅器の前記第１の出力端子または第２の出力端子の何れか一方に接続され、前記増幅器から出力された電圧を保持する記憶素子と、
前記増幅器の他方の出力端子と、前記記憶素子の他端との間に接続され、
前記第１のタイミングで閉じて、前記増幅器から出力された電圧を前記記憶素子に保持させる一方、前記第２のタイミングで開いて、前記増幅器の前記他方の出力端子と、前記記憶素子の前記他端との間の電圧を出力させるスイッチとを備えた磁界センサにおける、
前記第１の抵抗と前記ホール素子とを同一の材料及び製造過程で形成することを特徴とする磁界センサの製造方法。
【請求項５】
請求項４の磁界センサの製造方法であって、
前記第１の抵抗と前記ホール素子とを半導体基板に不純物を拡散させて形成し、前記第２の抵抗をポリシリコン抵抗によって形成することを特徴とする磁界センサの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホール素子と、ホール素子の出力電圧を増幅する増幅器とを具備し、設置された場所の磁界を検知して、検知した磁界の強さに応じた信号を出力する磁界センサの製造方法に関する。
【０００２】
【従来の技術】
バイポーラＩＣやＣＭＯＳＩＣによって構成される典型的な磁界センサは、磁界の強さに比例した出力電圧を出力するホール素子と、ホール素子の出力電圧を増幅する増幅器と、増幅器の出力電圧を所定の基準電圧と比較して比較結果を出力する比較器と備え、磁界センサが設置された場所の磁界が一定の基準より強いか弱いかに応じて２値（０または１、ハイレベルまたはローレベル）の信号を出力するようになっている。
【０００３】
また、別の磁界センサとしては、同様のホール素子と増幅器とを備え、増幅器の出力に基づいてアナログの信号を出力するものもある。
【０００４】
上記のような何れの磁界センサも、磁界の強さに応じた正確な比較結果またはアナログ信号を得るためには、増幅器から出力される信号に含まれるオフセット信号成分を抑制して、磁界センサ（製品）ごとに増幅器から出力される信号のばらつきを小さく抑える必要がある。上記オフセット信号成分が生じる主要な要因は、ホール素子の出力電圧に含まれるオフセット信号成分（以下「素子オフセット電圧」と呼ぶ。）と、増幅器（一般には差動増幅器）の入力端子において存在するオフセット信号成分（以下「入力オフセット電圧」と呼ぶ。）である。前者は、ホール素子本体がパッケージから受ける応力等によって発生する。また、後者は、増幅器の入力回路を構成する素子の特性のばらつき等によって発生する。以下、これらのオフセット信号成分を抑制する従来の技術について説明する。
【０００５】
（従来の技術１）
上記素子オフセット電圧による影響を低減する技術については、例えば米国特許第４，０３７，１５０号に開示されたものが知られている。すなわち、磁界センサに用いられるホール素子は、一般に、図６に示すホール素子６１のように、４つの端子Ａ・Ａ’・Ｂ・Ｂ’に関して幾何学的に等価な形状の板状に形成されている。ここで、幾何学的に等価な形状とは、同図に示す四角形のホール素子６１のように、同図に示す状態での形状と、これを９０度回転させた状態（Ａ−Ａ’がＢ−Ｂ’に一致するように回転した状態）での形状とが同一であることを意味する。このようなホール素子６１の端子Ａ・Ａ’間に電源電圧を印加したときに端子Ｂ・Ｂ’間に生じる電圧と、端子Ｂ・Ｂ’間に電源電圧を印加したときに端子Ａ・Ａ’間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。そこで、スイッチ回路６２を介して、図示しない電源からの電源電圧をホール素子６１の端子Ａ・Ａ’間および端子Ｂ・Ｂ’間に順次印加するとともに、端子Ｂ・Ｂ’間および端子Ａ・Ａ’間の電圧を素子出力電圧として取り出し、これら２つの素子出力電圧の平均をとることにより、素子オフセット電圧を相殺して有効信号成分だけを得ることができる。
【０００６】
（従来の技術２）
また、素子オフセット電圧による影響を低減するとともに、増幅器において生じる入力オフセット電圧による影響をも低減し得る磁界センサとしては、特開平８−２０１４９１に開示されたものが知られている。この磁界センサは、図７に示すように、ホール素子６１、スイッチ回路６２、電圧電流変換増幅器６４・６５、記憶素子としてのキャパシタ６６・６７、スイッチ６８・６９、および抵抗７０が設けられて構成されている。上記電圧電流変換増幅器６４・６５は、高い入出力インピーダンスを有し、入力された電圧を電流に変換して出力するものである。上記スイッチ６８は、図８のタイミングチャートに示す第１の位相信号（ａ）における第１の位相のパルスに応じて閉じる一方、スイッチ６９は、第２の位相信号（ｂ）における第２の位相のパルスに応じて閉じるようになっている。また、スイッチ回路６２は、上記第１の位相のパルス、および第２の位相のパルスに応じて、後述するように、図示しない電源および電圧電流変換増幅器６４と、ホール素子６１の各端子Ａ・Ａ’・Ｂ・Ｂ’との接続を切り替えるようになっている。すなわち、この磁界センサは、以下のように、上記第１、第２の位相のパルスに対応する第１、第２のタイミングの２ステップの動作によって、磁界の強さに応じた電圧を出力するようになっている。
【０００７】
まず、第１のタイミングでは、スイッチ回路６２を介して、ホール素子６１の端子Ａ・Ａ’間に電源電圧が印加されるとともに、端子Ｂ・Ｂ’間の電圧Ｖｈが電圧電流変換増幅器６４に入力される。そこで、電圧電流変換増幅器６４からは、下記式（１）に示すように、端子Ｂ・Ｂ’間の電圧Ｖｈと入力オフセット電圧Ｖｏｆｆとの和に比例した電流ＩＯＵＴ１が出力される。
【０００８】
ＩＯＵＴ１＝α（Ｖｈ＋Ｖｏｆｆ）                                （１）
ここで、αは電圧電流変換増幅器６４の相互コンダクタンス（電圧から電流への変換係数である比例定数）、Ｖｈはホール素子６１の端子Ｂ・Ｂ’間の電圧（電圧電流変換増幅器６４への入力電圧）、Ｖｏｆｆは電圧電流変換増幅器６４の入力オフセット電圧である。
【０００９】
また、この第１のタイミングでは、スイッチ６８・６８が閉じる一方、スイッチ６９・６９が開くことにより、上記電圧電流変換増幅器６４から出力された電流ＩＯＵＴ１がキャパシタ６６・６７に流れ込み、キャパシタ６６・６７が充電されて充電電圧が発生する。これらのキャパシタ６６・６７の充電電圧の差電圧は、電圧電流変換増幅器６５に入力され、電圧電流変換増幅器６５からは、上記充電電圧の差電圧に比例した大きさで、電圧電流変換増幅器６４とは逆方向（キャパシタ６６・６７への充電電流を打ち消す方向）の電流が出力される。この電流はキャパシタ６６・６７の充電が進むにつれて大きくなり、やがて電圧電流変換増幅器６４の出力電流と同じ大きさ、すなわち電圧電流変換増幅器６４から出力された電流が全て電圧電流変換増幅器６５に引き込まれるようになると、キャパシタ６６・６７への充電電流が０になって平衡状態となる。このときに電圧電流変換増幅器６５から出力される電流ＩＯＵＴ２は、下記式（２）のようにＩＯＵＴ１と逆極性で絶対値が等しい電流になる。
【００１０】
ＩＯＵＴ２＝−α（Ｖｈ＋Ｖｏｆｆ）                              （２）
次に、第２のタイミングでは、スイッチ６８・６８が開き、スイッチ６９・６９が閉じる。そこで、キャパシタ６６・６７に蓄積された電荷はそのまま保持され（したがって充電電圧も維持され）、電圧電流変換増幅器６５は上記出力電流ＩＯＵＴ２を流し続ける。また、この第２のタイミングでは、スイッチ回路６２を介して、ホール素子６１の端子Ｂ・Ｂ’間に電源電圧が印加されるとともに、上記第１のタイミングとは逆極性となるように端子Ａ・Ａ’間の電圧−Ｖｈ’が電圧電流変換増幅器６４に入力される。そこで、電圧電流変換増幅器６４からは、下記式（３）に示す電流ＩＯＵＴ３が出力される。
【００１１】
ＩＯＵＴ３＝α（−Ｖｈ’＋Ｖｏｆｆ）                            （３）
すなわち、入力オフセット電圧Ｖｏｆｆの影響は入力電圧の極性に係らず第１のタイミングと同じなので、この電圧電流変換増幅器６４の出力電流ＩＯＵＴ３は、第１のタイミングとは逆極性の端子Ａ・Ａ’間の電圧−Ｖｈ’と入力オフセット電圧Ｖｏｆｆとの和に比例した電流となる。
【００１２】
上記電圧電流変換増幅器６４の出力電流ＩＯＵＴ３と電圧電流変換増幅器６５の出力電流ＩＯＵＴ２との合計の電流がスイッチ６９・６９を介して抵抗７０に流れ、この抵抗７０の両端の電圧が磁界センサの出力電圧Ｖとなる。それゆえ、下記式（４）に示すように、入力オフセット電圧Ｖｏｆｆの影響を相殺した出力電圧Ｖが得られる。また、この出力電圧Ｖにおいては、第１、第２のタイミングでのホール素子６１からの出力電圧Ｖｈ、Ｖｈ’が加算されるので、前記従来の技術１で米国特許第４，０３７，１５０号について説明したように、素子オフセット電圧による影響も相殺される。
【００１３】
Ｖ＝（ＩＯＵＴ２＋ＩＯＵＴ３）×Ｒ＝−α（Ｖｈ＋Ｖｈ’）×Ｒ    （４）
（従来の技術３）
また、素子オフセット電圧、および入力オフセット電圧による影響を低減し得る別の磁界センサとして、次のようなものも知られている。この磁界センサは、図９に示すように、ホール素子６１、スイッチ回路６２、電圧増幅器７１、記憶素子としての互いに等しい容量のキャパシタ７２・７３、およびスイッチ７４〜７６が設けられて構成されている。上記スイッチ７４〜７６は、それぞれ、図１０に示す第１〜第３の位相信号（ａ）〜（ｃ）における第１〜第３の位相のパルスに応じて閉じるようになっている。すなわち、この磁界センサは、以下のように、上記第１〜第３の位相のパルスに対応する第１〜第３のタイミングの３ステップの動作によって、磁界の強さに応じた電圧を出力するようになっている。
【００１４】
まず、第１のタイミングでは、前記従来の技術２と同様に、スイッチ回路６２を介して、ホール素子６１の端子Ａ・Ａ’間に電源電圧が印加されるとともに、端子Ｂ・Ｂ’間の電圧Ｖｈが電圧増幅器７１に入力される。そこで、電圧増幅器７１の電圧増幅率をβとすると、電圧増幅器７１からは、下記式（５）に示すように端子Ｂ・Ｂ’間の電圧Ｖｈと入力オフセット電圧Ｖｏｆｆとの和に比例した電圧Ｖ１が出力される。
【００１５】
Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ）                                      （５）
また、この第１のタイミングでは、スイッチ７４・７４が閉じる一方、スイッチ７５・７５・７６・７６が開くことにより、キャパシタ７２が上記電圧Ｖ１に充電される。
【００１６】
次に、第２のタイミングでは、スイッチ回路６２を介して、ホール素子６１の端子Ｂ・Ｂ’間に電源電圧が印加されるとともに、上記第１のタイミングとは逆極性となるように端子Ａ・Ａ’間の電圧−Ｖｈ’が電圧増幅器７１に入力される。そこで、電圧増幅器７１からは、下記式（６）に示す電圧Ｖ２が出力される。
【００１７】
Ｖ２＝β（−Ｖｈ’＋Ｖｏｆｆ）                                  （６）
すなわち、（前記従来の技術２で電圧電流変換増幅器６４について説明したのと同様に）入力オフセット電圧Ｖｏｆｆの影響は入力電圧の極性に係らず第１のタイミングと同じなので、電圧増幅器７１の出力電圧Ｖ２は、第１のタイミングとは逆極性の端子Ａ・Ａ’間の電圧−Ｖｈ’と入力オフセット電圧Ｖｏｆｆとの和に比例した電圧となる。また、この第２のタイミングでは、スイッチ７５・７５が閉じる一方、スイッチ７４・７４・７６・７６が開くことにより、キャパシタ７３が上記電圧Ｖ２に充電される。
【００１８】
次に、第３のタイミングでは、スイッチ７４・７４・７５・７５が開く一方、スイッチ７６・７６が閉じ、キャパシタ７２とキャパシタ７３とは、端子７２ａと端子７３ｂ、端子７２ｂと端子７３ａとがそれぞれ接続されるように並列に接続される。そこで、キャパシタ７２・７３の容量は前記のように互いに等しいので、キャパシタ７２・７３の両端の電圧Ｖは、下記式（７）に示すように−Ｖ１とＶ２との平均の電圧になる。
【００１９】
Ｖ＝（−Ｖ１＋Ｖ２）／２＝−β（Ｖｈ＋Ｖｈ’）／２              （８）
それゆえ、前記従来の技術１と同様に、入力オフセット電圧Ｖｏｆｆの影響、および素子オフセット電圧の影響を相殺した出力電圧Ｖが得られる。
【００２０】
【発明が解決しようとする課題】
しかしながら、上記従来の磁界センサでは、小さな回路規模で入力オフセット電圧の影響を抑制し得る磁界センサを製造することが困難であるという問題点を有していた。すなわち、従来の技術２では、２つの電圧電流変換増幅器と、２つのキャパシタと、４つのスイッチを必要とし、従来の技術３では、電圧増幅器は１つであるが２つのキャパシタと６つのスイッチを必要とする。しかも、上記電圧電流変換増幅器や電圧増幅器は、非反転出力（プラス出力）および反転出力（マイナス出力）を有する２出力型増幅器であり、このような増幅器は出力部を構成する素子数が多いために、ＩＣを形成する際に大きなチップ面積を占有することになるうえ、特性のばらつきも大きくなりがちである。
【００２１】
また、近年、携帯電話機等の電池で動作する機器に磁界センサが使われるようになってきており、磁界センサの消費電流の低減も、重要な技術的課題になってきている。消費電流の低減に使われる手段としては、カウンタ等を用いて一定時間の間は消費電流をゼロにする間欠動作を採用することが一般的である。
【００２２】
しかし、磁界センサを用いるセットによってはセンサ動作を止めることのできる時間に制約があり、１回の検出動作を何ステップで実現できるかが問題となる。具体的には、第１の従来例では、第１及び第２の位相の２ステップで磁界が測定される。第２の従来例では、第１から第３の位相の３ステップで磁界が測定される。
【００２３】
本発明は、上記の点に鑑み、磁界センサの出力に含まれるオフセット信号成分（ばらつき）、特に増幅器において生じる入力オフセット電圧の影響を抑制して、高精度な磁界の検出ができるとともに、回路規模を小さくすることによる製造コストの低減や、検出動作に必要なステップ数を少なく抑えることによる消費電力の低減が容易な磁界センサを製造することを課題とする。
【００２４】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、
磁界センサの製造方法であって、
印加される磁界に応じた電圧を出力するホール素子と、
前記ホール素子から出力された電圧を、第１のタイミングと第２のタイミングとで逆極性になるように切り替えて出力するスイッチ回路と、
前記スイッチ回路から入力された電圧を増幅して出力する増幅器と、
一端が前記増幅器の一方の出力端子に接続され、前記増幅器から出力された電圧を保持する記憶素子と、
前記増幅器の他方の出力端子と、前記記憶素子の他端との間に接続された、
前記第１のタイミングで閉じて、前記増幅器から出力された電圧を前記記憶素子に保持させる一方、前記第２のタイミングで開いて、前記増幅器の前記他方の出力端子と、前記記憶素子の前記他端との間の電圧を出力させるスイッチとを備えた磁界センサにおける、
前記増幅器のゲインを決定する抵抗のうちの少なくとも何れか１個と、前記ホール素子とを同一製法で形成することを特徴とする。
【００２５】
これにより、上記のように簡単な回路で、増幅器の入力オフセット電圧を相殺することができるので、当該入力オフセット電圧の影響を受けず、したがって、高精度で、製品間のばらつきが小さく、しかも回路規模の小さい安価な磁界センサを構成することができる。さらに、第１、２のタイミングの２つのステップで磁界の強さを検出することができるので、検出に要する時間も短く、したがって、低消費電力化を図ることもできることに加えて、例えば製造条件のばらつきなどによって例えばホール素子の抵抗値が小さくなった場合でも、同様に増幅器のゲインを決定する抵抗の抵抗値も小さくなるので、ホール素子の出力電圧が高くなるのに対応して増幅器のゲインが小さくなるようにすることができ、したがって、ホール素子や抵抗値のばらつきに係らず高精度な検出を行い得る磁界センサを容易に製造することができる。
【００２６】
ここで、上記同一製法というのは、例えば、同一の不純物の拡散工程を通したり、同一のＮウエルを生成したりして、ホール素子と電圧増幅器とが同じ半導体チップ上に形成されることを意味する。一方、物理的な素子の大きさまたは形状の相違は問わない。したがって、ホール素子と抵抗とが、同一の製造工程により製造される素子であれば、ホール素子と抵抗との大きさ又は形状が相違しても同一製法の素子である。
【００２７】
また、請求項２の発明は、
請求項１の磁界センサの製造方法であって、
前記磁界センサは、
前記スイッチ回路が第１の入力用記憶素子と第２の入力用記憶素子とを備え、前記第１のタイミングで、前記ホール素子から出力された電圧を前記第１の入力用記憶素子に保持させるとともに、前記第２の入力用記憶素子に保持された電圧を前記増幅器に出力させる一方、
前記第２のタイミングで、前記ホール素子から出力された電圧を前記第２の入力用記憶素子に保持させるとともに、前記第１の入力用記憶素子に保持された電圧を前記増幅器に出力させるように構成されたものであることを特徴とする。
【００２８】
これにより、ホール素子から出力された電圧を、一旦第１、または第２のコンデンサに保持させた後、ホール素子とは切り離した状態で増幅器に入力させることができ、これにより、記憶素子の一端を任意の電位に接続したとしても、記憶素子に保持された電圧は変わらないので、増幅器として、その入力端子の一方が電源に対して所定の電位またはインピーダンスを有するものを用いることができる。（具体的には、例えば、ホール素子の２端子間の差電圧を、例えば磁界センサの１個の出力端子の電位に対する電圧に変換し、当該１個の出力端子の電位に対する電圧を増幅する増幅器に入力することができる。この場合、当該１個の出力端子の電位は、一定の基準電位（グラウンドを含む）でもよく、基準電位でなくてもよい。）そして、上記のように入力端子の一方が電源に対して所定の電位等を有する増幅器は、例えばオペレーショナルアンプのように、入力電圧を増幅して非反転出力電圧または反転出力信号の何れか一方を出力する単出力型増幅器を用いて正相増幅回路を形成することなどによって容易に構成することができる。それゆえ、上記のような単出力型増幅器は２出力型増幅器よりも出力部を構成する素子数がかなり少ないため、大幅に小さな回路規模、小さなチップ面積で磁界センサを製造することができる。
【００２９】
また、請求項３の発明は、
請求項１または請求項２の磁界センサの製造方法であって、
前記磁界センサにおける、前記記憶素子、前記第１の入力用記憶素子、および前記第２の入力用記憶素子のうちの少なくとも何れか１個の記憶素子が、キャパシタであることを特徴とする。
【００３０】
上記のようにキャパシタを記憶素子として用いることにより、小型でＩＣ化に適した磁界センサを製造することができる。
【００３１】
また、請求項４の発明は、
印加される磁界に応じた電圧を出力するホール素子と、
前記ホール素子から出力された電圧を、第１のタイミングと第２のタイミングとで逆極性になるように切り替えて出力する第１のスイッチ回路と、
反転入力端子と第１の出力端子との間に接続された第１の抵抗と前記反転入力端子と交流接地電位端子間に接続された第２の抵抗とを有し、前記スイッチ回路の出力信号が非反転入力端子に与えられて、前記第１の抵抗と前記第２の抵抗との抵抗比に応じた増幅率で増幅した信号を前記第１の出力端子から出力する増幅器と、
一端が前記増幅器の前記第１の出力端子または第２の出力端子の何れか一方に接続され、前記増幅器から出力された電圧を保持する記憶素子と、
前記増幅器の他方の出力端子と、前記記憶素子の他端との間に接続され、
前記第１のタイミングで閉じて、前記増幅器から出力された電圧を前記記憶素子に保持させる一方、前記第２のタイミングで開いて、前記増幅器の前記他方の出力端子と、前記記憶素子の前記他端との間の電圧を出力させるスイッチとを備えた磁界センサにおける、
前記第１の抵抗と前記ホール素子とを同一の材料及び製造過程で形成することを特徴とする。
【００３２】
また、請求項５の発明は、
請求項４の磁界センサの製造方法であって、
前記第１の抵抗と前記ホール素子とを半導体基板に不純物を拡散させて形成し、前記第２の抵抗をポリシリコン抵抗によって形成することを特徴とする。
【００３３】
これにより、前記請求項１について説明したのと同様に、ホール素子や抵抗値のばらつきに係らず高精度な検出を行い得る磁界センサを容易に製造することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３５】
（実施の形態１）
図１は本発明の実施の形態１に係る磁界センサの全体構成を示す回路図である。同図において、１はホール素子、２はスイッチ回路、３は電圧増幅器、４は記憶素子であるキャパシタ（コンデンサ）、５はスイッチである。上記ホール素子１は、４つの端子Ａ・Ａ’・Ｂ・Ｂ’に関して、幾何学的に等価な形状の板状に形成されている。上記スイッチ５およびスイッチ回路２は、例えば図示しないクロック生成回路から出力される位相信号によって制御されるようになっている。より詳しくは、上記スイッチ５は、図２のタイミングチャートに示す第１の位相信号（ａ）における第１の位相のパルスに応じて閉じるようになっている。また、スイッチ回路２は、上記第１の位相のパルス、および第２の位相信号（ｂ）における第２の位相のパルスに応じて、後述するように、図示しない電源および電圧増幅器３と、ホール素子１の各端子Ａ・Ａ’・Ｂ・Ｂ’との接続を切り替えるようになっている。すなわち、この磁界センサは、以下のように、上記第１、第２の位相のパルスに対応する第１、第２のタイミングの２ステップの動作によって、磁界の強さに応じた電圧を出力するようになっている。
【００３６】
まず、第１のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ａ・Ａ’間に電源電圧が印加されるとともに、端子Ｂ・Ｂ’間の電圧Ｖｈが電圧増幅器３に入力される。そこで、電圧増幅器３の電圧増幅率をβとすると、電圧増幅器３からは、下記式（８）に示すように端子Ｂ・Ｂ’間の電圧Ｖｈと電圧増幅器３の入力オフセット電圧Ｖｏｆｆとの和に比例した電圧Ｖ１が出力される。より詳しくは、電圧増幅器３の反転出力端子３ａ（−）を基準としたときの非反転出力端子３ｂ（＋）の電圧がＶ１となる。
【００３７】
Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ）                                      （８）
また、この第１のタイミングでは、スイッチ５が閉じることにより、キャパシタ４が上記電圧Ｖ１に充電される。（キャパシタ４の端子４ａを基準としたときの端子４ｂの電圧がＶ１となる。）
次に、第２のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ｂ・Ｂ’間に電源電圧が印加されるとともに、上記第１のタイミングとは逆極性となるように端子Ａ・Ａ’間の電圧−Ｖｈ’が電圧増幅器３に入力される。そこで、電圧増幅器３からは、下記式（９）に示す電圧Ｖ２が出力される。
【００３８】
Ｖ２＝β（−Ｖｈ’＋Ｖｏｆｆ）                                  （９）
すなわち、入力オフセット電圧Ｖｏｆｆの影響は入力電圧の極性に係らず第１のタイミングと同じなので、電圧増幅器３の出力電圧Ｖ２は、第１のタイミングとは逆極性の端子Ａ・Ａ’間の電圧−Ｖｈ’と入力オフセット電圧Ｖｏｆｆとの和に比例した電圧となる。
【００３９】
また、この第２のタイミングでは、スイッチ５が開き、出力端子６・７の間で、電圧増幅器３の反転出力端子３ａおよび非反転出力端子３ｂとキャパシタ４とが直列に接続された状態となる。このとき、キャパシタ４の充電電圧は、上記第１のタイミングでの電圧増幅器３の出力電圧Ｖ１に保持されたまま変化しないので、出力端子６・７間の電圧（磁界センサの出力電圧）Ｖは、電圧増幅器３の反転出力端子３ａを基準としたときの非反転出力端子３ｂの電圧Ｖ２と、キャパシタ４の端子４ｂを基準としたときの端子４ａの電圧−Ｖ１との和、すなわち、下記式（１０）に示すように電圧Ｖ２から電圧Ｖ１を減じたものとなる。
【００４０】
Ｖ＝Ｖ２−Ｖ１＝−β（Ｖｈ＋Ｖｈ’）                          （１０）
したがって、入力オフセット電圧Ｖｏｆｆの影響を相殺した電圧Ｖが磁界センサの出力電圧として得られる。また、この出力電圧Ｖにおいては、第１、第２のタイミングでのホール素子６１からの出力電圧Ｖｈ、Ｖｈ’が加算されるので、前記従来の技術１で米国特許第４，０３７，１５０号について説明したように、素子オフセット電圧による影響も相殺される。
【００４１】
上記のように、従来の技術１、２で説明した磁界センサ（図７、９）と比べて、小さな回路規模で、磁界センサの出力に含まれるオフセット信号成分（ばらつき）を抑制して高精度な磁界の検出ができる。
【００４２】
また、前記従来の技術３の磁界センサでは１回の検出動作に３ステップを必要としたのに比べて、本実施の形態の磁界センサでは２ステップしか必要としないので、検出動作に要する時間が短い。それゆえ、例えば一定の周期ごとに１回、検出動作をさせるようにして、各検出動作の間は磁界センサヘの電源供給を停止する場合に、平均の消費電力を小さく抑えることができる。
【００４３】
また、キャパシタ４への充電を電流出力の増幅器によって行うのではなく、電圧出力の電圧増幅器３によって行うので、キャパシタ４の容量のばらつきに起因する出力電圧のばらつきも小さく抑えられる。
【００４４】
（実施の形態２）
図３は本発明の実施の形態２に係る磁界センサの全体構成を示す回路図である。なお、以下の実施の形態において、前記実施の形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００４５】
同図において、２０はスイッチ回路、３０は電圧増幅器である。
【００４６】
上記スイッチ回路２０は、スイッチ５…・８…と、記憶素子であるキャパシタ（コンデンサ）９・１０とが設けられて構成されている。上記各スイッチ５…および前記実施の形態１と同様にキャパシタ４に接続されたスイッチ５は、図２のタイミングチャートに示す第１の位相信号（ａ）における第１の位相のパルスに応じて閉じる一方、上記各スイッチ８…は、第２の位相信号（ｂ）における第２の位相のパルスに応じて閉じるようになっている。なお、スイッチ回路２０には、さらに、上記第１、第２の位相のパルスに応じて、図示しない電源をホール素子１に接続するためのスイッチも設けられているが、その点に関しては前記実施の形態１のスイッチ回路や従来より公知のスイッチ回路と同様のものが適用できるため、説明を省略する。
【００４７】
また、上記電圧増幅器３０は、前記実施の形態１の電圧増幅器３０と比べて、入力電圧に比例した電圧を出力するという機能は同じであるが、例えばオペレーショナルアンプ等の、差動入力で単出力の高利得増幅器３１と、増幅率（フィードバック量）を定める２本の抵抗２２・２３とにより構成され、入力端子のうちの一方が出力端子の一方と共通で、さらに磁界センサの出力端子６とも共通（共通端子３０ａ）であるとともに、この共通端子３０ａが電源に対してハイインピーダンスではない点が異なる。なお、このような電圧増幅器３０を用い得る理由については後述する。
【００４８】
この磁界センサは、以下のように、上記第１、第２の位相のパルスに対応する第１、第２のタイミングの２ステップの動作が繰り返されることによって、磁界の強さに応じた電圧を出力するようになっている。
【００４９】
まず、第１のタイミングでは、スイッチ回路２の図示しないスイッチを介して、ホール素子１の端子Ａ・Ａ’間に電源電圧が印加される。このときにホール素子１の端子Ｂ・Ｂ’間に生じる電圧Ｖｈは、キャパシタ９に接続されたスイッチ５・５が閉じることにより、キャパシタ９に印加され、キャパシタ９が充電される。また、キャパシタ１０に接続されたスイッチ５・５が閉じることにより、先立つ第２のタイミングにおいてキャパシタ１０に保持されている電圧−Ｖｈが電圧増幅器３０に入力される。（より詳しくは、キャパシタ１０がスイッチ５・５を介して、共通端子３０ａと、高利得増幅器３１の非反転入力端子（＋）に接続される。）そこで、電圧増幅器３０からは、前記実施の形態１の第２のタイミング（式（９））と同様に、下記式（１１）に示す電圧Ｖ２（共通端子３０ａを基準としたときの出力端子３０ｂの電圧）が出力され、また、キャパシタ４に接続されたスイッチ５が閉じることによって、キャパシタ４がこの電圧Ｖ２に充電される。
【００５０】
Ｖ２＝β（−Ｖｈ’＋Ｖｏｆｆ）                                （１１）
次に、第２のタイミングでは、スイッチ回路２の図示しないスイッチを介して、端子Ａ・Ａ’間の電圧−Ｖｈ’が上記第１のタイミングにおける端子Ｂ・Ｂ’間の電圧Ｖｈとは逆極性となるように、ホール素子１の端子Ｂ・Ｂ’間に電源電圧が印加される。このときの上記端子Ａ・Ａ’間の電圧−Ｖｈ’は、キャパシタ１０に接続されたスイッチ８・８が閉じることにより、キャパシタ１０に印加され、キャパシタ１０が充電される（この電圧−Ｖｈ’が次の第１のタイミングで、上記のように電圧増幅器３０に入力されることになる。）。また、キャパシタ９に接続されたスイッチ８・８が閉じることにより、上記第１のタイミングでキャパシタ９に保持された電圧Ｖｈが電圧増幅器３０に入力される。そこで、電圧増幅器３０からは、前記実施の形態１の第１のタイミング（式（８））と同様に、下記式（１２）に示す電圧Ｖ１が出力される。
【００５１】
Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ）                                    （１２）
また、この第２のタイミングでは、キャパシタ４に接続されたスイッチ５が開き、出力端子６・７の間で、電圧増幅器３０の共通端子３０ａおよび出力端子３０ｂとキャパシタ４とが直列に接続された状態となる。このとき、キャパシタ４の充電電圧は、上記第１のタイミングでの電圧増幅器３０の出力電圧Ｖ２に保持されたまま変化しないので、出力端子６・７間の電圧（磁界センサの出力電圧）Ｖは、電圧増幅器３０の共通端子３０ａを基準としたときの出力端子３０ｂの電圧Ｖ１と、キャパシタ４の端子４ｂを基準としたときの端子４ａの電圧−Ｖ２との和、すなわち、下記式（１３）に示すように電圧Ｖ１から電圧Ｖ２を減じたものとなる。
【００５２】
Ｖ＝Ｖ１−Ｖ２＝β（Ｖｈ＋Ｖｈ’）                            （１３）
上記のように、前記実施の形態１と同様に、磁界センサの出力に含まれるオフセット信号成分を抑制して高精度な磁界の検出ができる。なお、本実施の形態２の磁界センサでは、１回だけの検出動作をさせるためには、第２、第１、第２のタイミングの３ステップが必要となるが、複数回の検出動作をさせる場合には、単に第１、第２のタイミングを繰り返すだけでよく、それゆえ、１回あたりの検出動作に要するステップ数を２ステップに近いものにすることができる。
【００５３】
また、電圧増幅器３０は差動入力で単出力の高利得増幅器３１を用いて構成されており、そのような高利得増幅器３１は、前記従来の技術や実施の形態１で示したような２出力型増幅器に比べて、出力部を構成する素子数がかなり少ないため、大幅に小さな回路規模で磁界センサを構成することができる。以下、上記のような差動入力で単出力の高利得増幅器３１を用いて電圧増幅器３０を構成し得る理由について説明する。
【００５４】
例えばホール素子１の端子Ａ・Ａ’に電源電圧を印加したときの端子Ｂ・Ｂ’の電位は、電源の基準電位等に対して、ある電位差を有している。そのため、上記端子Ｂ・Ｂ’を増幅器の２つの入力端子に接続する場合には、それらの入力端子は何れも電源に対してハイインピーダンス、すなわち電源の基準電位等に対して浮動電位である必要がある。また、高精度な検出を行うためには、増幅器は一定の正確な増幅率を有している必要がある。そして、上記のような条件を満たすためには、従来の技術や実施の形態１で示したような２出力型増幅器を用いる必要がある。
【００５５】
これに対して、本実施の形態の磁界センサでは、例えば第１のタイミングでホール素子１の端子Ｂ・Ｂ’間の電圧Ｖｈをキャパシタ９に印加して電荷を蓄積させ、その両端子間の電圧がＶｈになるように充電した後、第２のタイミングでキャパシタ９をホール素子１から切り離して３０に接続するようになっている。この場合、キャパシタ９の両端子間の電圧は、電荷の流入出がない限り、一方の端子がどのような電位に接続されようとも変化しないので、キャパシタ９のいずれか一方の端子を任意の電位に接続することができる。それゆえ、増幅器として、一方の入力端子が電源の基準電位等に対してある電位差（あるインピーダンス）を有する単入力の増幅器を用いることが可能になる。そして、そのような増幅器は、例えば、上記電圧増幅器３０のように、差動入力で単出力の回路規模が小さい高利得増幅器３１を用いて正相増幅回路を形成することなどによって（この場合には電圧増幅器３０自体も単出力となる）、容易に構成することができる。したがって、実施の形態１の磁界センサよりもさらに小さな回路規模で高精度な磁界センサを構成することができる。また、上記のような入力端子の電位に関して原理的に単純な例としては、例えば、ドレイン接地のＦＥＴを用いて、ゲートと接地とを入力端子とすることも考えることができる。ただし、増幅率を正確に一定にするための考慮は必要である。
【００５６】
なお、上記共通端子３０ａの電位は、上記のように任意の電位でよいので、例えば固定電圧の基準電位でもよく、基準電位から所定の電位差を有する電位でもよい。また、マイナス出力端子の電位が一定の基準電位（グラウンドを含む）でない磁界センサにおいても本発明により単出力型増幅器を使用可能である。
【００５７】
また、スイッチ５を出力端子３０ｂと端子４ｂとの間に設けて、そのスイッチ５の両端を出力端子にしてもよい。
【００５８】
（実施の形態３）
図４は本発明の実施の形態３に係る磁界センサの全体構成を示す回路図である。この磁界センサは、前記実施の形態１の構成に、さらに比較器１３とラッチ回路１４とを設けて、磁界の強さに応じて０又は１（例えばローレベルまたはハイレベル）の２値のディジル信号を出力するように構成したものである。
【００５９】
図４において、１〜７は、実施の形態１と同じである。１３は比較器、１４はラッチ回路、１５はクロック生成回路、１６は第１の位相クロック生成回路、１７は第２の位相クロック生成回路である。上記比較器１３は、出力端子６・７間に出力される電圧と所定の基準の電圧とを比較して、２値のディジタル信号を出力するようになっている。ラッチ回路１４は、第２の位相のパルスの立ち下がり時点での上記比較器１３からの出力を保持するものである。また、第１の位相クロック生成回路１６および第２の位相クロック生成回路１７は、それぞれ、実施の形態１（図２）で説明した第１、第２の位相のパルスを有する第１、第２の位相信号（ａ）（ｂ）を出力するものである。
【００６０】
以上のように構成された磁界センサについて、以下その動作を説明する。この説明においては、一定の磁場がホール素子１を貫通し、ホール素子出力電圧はオフセットを考慮しなければ一定である場合を想定する。なお、以下の動作において、磁界の強さに応じた電圧が出力端子６・７から出力されるまでは、前記実施の形態１で説明したのと同じである。すなわち、まず、第１の位相クロック生成回路１６にて第１の位相（タイミング）を決定するクロックが生成され、このクロックに応じて、ホール素子１の一方の対角線上の対の２端子間に電源電圧が印加され、他方の対角線上の対の２端子間に磁場の強さに比例したホール素子出力電圧が発生する。この出力電圧が電圧増幅器３の２入力端子に印加されるようにスイッチ回路２が動作する。そこで、上記ホール素子１の出力電圧に比例した電圧が電圧増幅器３から出力され、第１の位相クロック生成回路１６にて制御されるスイッチ５を介してキャパシタ４に印加され、キャパシタ４に電荷が蓄積される。第１の位相が終了すると、スイッチ５は開き、第１の位相における電圧増幅器３の出力電圧はキャパシタ４に保持される。
【００６１】
次に、第２の位相クロック生成回路１７にて第２の位相を決定するクロックが生成され、このクロックに応じて、ホール素子１における、上記第１の位相のときにホール素子出力電圧が発生した上記他方の対角線上の対の２端子間に電源電圧が印加され、上記一方の対角線上の対の２端子間の電圧が電圧増幅器３に入力される。ここで、スイッチ回路２は、上記ホール素子１から電圧増幅器３に入力されるホール素子出力電圧の正負の極性が第１の位相のときとは逆極性になるように切り替わる。そこで、電圧増幅器３の出力電圧における、ホール素子１からの出力電圧に応じた成分も第１の位相のときとは逆極性になる。また、このときには、スイッチ５は開くため、キャパシタ４に記憶された電圧増幅器３の第１の位相での出力電圧と、電圧増幅器３の第２の位相での出力電圧との和（上記電圧の基準の取り方によっては差）、すなわち入力オフセット電圧Ｖｏｆｆが相殺された電圧−２βＶｈが出力端子６・７間の電圧となる。
【００６２】
そこで、上記出力端子６・７間の電圧が比較器１３の入力端子間に入力される。比較器１３では、上記入力された電圧が、あらかじめ設定されている所定の基準電圧と比較され、その比較結果（入力された電圧が基準電圧より低ければ０（例えばローレベル）のディジタル信号、高ければ１（例えばハイレベル）のディジタル信号）が比較器１３の出力端子から出力される。
【００６３】
ラッチ回路１４には、上記比較結果が入力されるとともに、第２の位相クロック生成回路１７からの第２の位相信号（ｂ）も入力され、第２の位相の終了の（第２の位相のパルスが立ち下がる）タイミングで入力電圧（比較結果）をラッチするように設定されている。よって、ラッチ回路１４の出力端子１８からは、次の第２の位相の終了時まで、上記ラッチされた一定の値（０又は１のディジタル値）が出力される。
【００６４】
また、チャタリング防止のためには、上記出力端子１８からの出力値を比較器１３にフィードバックして上記基準電圧を変化させ、判定にヒステリシスを持たせるようにすることが好ましい。
【００６５】
なお、上記の例では、実施の形態１の構成に、さらに比較器１３とラッチ回路１４とを設けた例を示したが、これに限らず、実施の形態２の構成に、比較器１３等を設けるようにしてもよい。
【００６６】
（磁界センサを構成するスイッチの詳細例）
上記各実施の形態の磁界センサにおいて、より正確な検出を行うためには、上記各スイッチ５・８として、フィードスルー対策を講じたものを用いることが好ましい。すなわち、例えば上記のような位相信号（ａ）（ｂ）に応じた２値の電圧がゲートに入力されて開閉制御されるＭＯＳ構造のトランジスタを有する双方向のスイッチ素子を用いてスイッチ５・８を構成する場合、そのスイッチ５・８を開閉するために上記トランジスタのゲート端子の電圧を変化させたときに、ゲート−ソース間またはゲート−ドレイン間の寄生容量と、スイッチ５・８に接続されるキャパシタ４・９・１０との間で電荷の移動が生じると、キャパシタの両端子間の電圧が変動するおそれがある。そのような電圧の変動は、図５に示すようなスイッチ５・８を用いることによって確実に防止することができる。すなわち、図５において、スイッチ素子５０〜５２は、それぞれ、ＮチャネルおよびＰチャネルのＭＯＳトランジスタが並列に接続されて、各トランジスタのゲートに２値の電圧を印加して駆動するように構成されたものである。（ここで、スイッチ素子５０における寄生容量は、例えばスイッチ素子５１・５２における寄生容量の合計と等しくなるように設定されている。）上記スイッチ素子５０は、入出力端子５０ａ・５０ｂが、それぞれスイッチ５・８の接続端子５ａ・５ｂに接続されて、両者間を断接するようになっている。また、スイッチ素子５１は、その入出力端子５１ａ・５１ｂが共にスイッチ素子５０の入出力端子５０ａに接続される一方、スイッチ素子５２は、その入出力端子５２ａ・５２ｂが共にスイッチ素子５０の入出力端子５０ｂに接続されている。上記スイッチ素子５０と、スイッチ素子５１・５２とは、それぞれ位相信号（ａ）（ｂ）が１つまたは２つのインバータを介して出力される２値の互いに逆の論理の電圧によって制御されるようになっている。より詳しくは、例えばスイッチ素子５０におけるＮチャネルトランジスタのゲートにハイレベル、Ｐチャネルトランジスタのゲートにローレベルの電圧が印加される際には、スイッチ素子５１・５２におけるＮチャネルトランジスタのゲートにローレベル、Ｐチャネルトランジスタのゲートにハイレベルの電圧が印加される。そこで、スイッチ素子５０の寄生容量による電荷の移動方向と、スイッチ素子５１・５２の寄生容量による電荷の移動方向とは互いに逆方向となるので、電荷の移動が打ち消される。したがって、キャパシタ９等との間での電荷の移動による電圧変動が確実に防止される。
【００６７】
（磁界センサを構成する抵抗の詳細例）
上記各実施の形態の磁界センサにおいて、より正確な検出を行うためには、電圧増幅器３・３０のゲイン（増幅率）を決定する抵抗のうちの少なくとも１個の所定の抵抗が、ホール素子１と同一製法すなわち同一の材料および製造過程で形成されたものであることが好ましい。すなわち、例えば、実施の形態２（図３）の磁界センサを例に挙げると、ホール素子１と電圧増幅器３０とを同じ半導体チップ上に形成する場合、一般に、ホール素子１の抵抗値も抵抗２２・２３の抵抗値も、構成材料のばらつきや製造条件のばらつきなどに起因してばらつく。そして、ホール素子１の抵抗値が小さい場合には、ホール素子１の出力電圧は高くなる。一方、抵抗２２・２３のうち、高利得増幅器３１の出力端子と反転（マイナス）入力端子との間に挿入される抵抗２２の抵抗値が小さい場合には、電圧増幅器３０のゲインは大きくなる。そこで、ホール素子１と抵抗２２とを同一の材料および製造過程で形成すると、より詳しくは、例えばＰ型半導体基板にＮ型不純物を拡散させて、ホール素子１と抵抗２２とを形成し、抵抗２３は、特性のばらつきが少ないポリシリコン抵抗によって形成すると、ホール素子１の抵抗値が小さい場合には、その出力電圧は高くなるが、そのときには、ホール素子１と同様にして形成された抵抗２２の抵抗値も小さくなるため、電圧増幅器３０のゲインは小さくなる。逆に、ホール素子１の抵抗値が大きい場合には、その出力電圧は低くなるが、抵抗２２の抵抗値も大きくなるため、電圧増幅器３０のゲインは大きくなる。したがって、ホール素子１の抵抗値のばらつきの影響と抵抗２２のばらつきの影響とが互いに打ち消しあうので、出力端子６・７からは、ばらつきの小さい出力電圧を得ることができる。
【００６８】
【発明の効果】
本発明により、ホール素子の抵抗値のバラツキに係らず、出力電圧のバラツキを小く抑え得る磁界センサを容易に製造できるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の磁界センサの構成図である。
【図２】本発明の実施の形態１〜３のタイミングチャートである。
【図３】本発明の実施の形態２の磁界センサの構成図である。
【図４】本発明の実施の形態３の磁界センサの構成図である。
【図５】本発明の磁界センサのスイッチの構成図である。
【図６】従来の技術１の磁界センサの構成図である。
【図７】従来の技術２の磁界センサの構成図である。
【図８】従来の技術２のタイミングチャートである。
【図９】従来の技術３の磁界センサの構成図である。
【図１０】従来の技術３のタイミングチャートである。
【符号の説明】
１      ホール素子
２      スイッチ回路
３      電圧増幅器
３ａ    反転出力端子
３ｂ    非反転出力端子
４      キャパシタ
４ａ    端子
４ｂ    端子
５      スイッチ
５ａ・５ｂ    接続端子
６・７  出力端子
８      スイッチ
９      キャパシタ
１０      キャパシタ
１３      比較器
１４      ラッチ回路
１６      第１の位相クロック生成回路
１７      第２の位相クロック生成回路
１８      出力端子
２０      スイッチ回路
２２      抵抗
２３      抵抗
３０      電圧増幅器
３０ａ    共通端子
３０ｂ    出力端子
３１      高利得増幅器
５０〜５２      スイッチ素子
５０ａ・５０ｂ  入出力端子
５１ａ・５１ｂ  入出力端子
５２ａ・５２ｂ  入出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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