【手続補正書】
【提出日】平成29年1月27日(2017.1.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路であって、
ｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタスタックに結合されたｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタスタックを含むリテンションステージ、ここで、前記ＰＭＯＳトランジスタスタックは直列に結合された第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタスタックは前記第２のＰＭＯＳトランジスタと直列に結合された第１のＮＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタと直列に結合された第２のＮＭＯＳトランジスタを含み、前記第２のＰＭＯＳトランジスタは第１のクロック入力および外部電圧源へのバルクの接続を有し、前記リテンションステージは前記外部電圧源によって電力供給される、と、
前記リテンションステージの出力に応答するインバータ、ここにおいて、前記インバータは内部電圧源によって電力供給され、前記外部電圧源は前記内部電圧源よりも高い電圧を有する、と、
を備える、回路。
【請求項２】
前記インバータの出力は、第１のリテンションレジスタに与えられる、請求項１に記載の回路。
【請求項３】
前記第１のリテンションレジスタは、第１の揮発性領域および第１の不揮発性領域を含み、ここにおいて、前記第１の不揮発性領域は入力信号としてリテンション信号を受け取る、請求項２に記載の回路。
【請求項４】
前記第１のリテンションレジスタは、第２のリテンションレジスタを含むリテンションレジスタトレイに含まれ、ここにおいて、前記第２のリテンションレジスタは、第２の揮発性領域および第２の不揮発性領域を含み、ここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、請求項３に記載の回路。
【請求項５】
前記第１の不揮発性領域および前記第２の不揮発性領域は、前記外部電圧源に接続された第１のｎ型ウェル（ｎ−ｗｅｌｌ）に位置し、ここにおいて、前記第１の揮発性領域および前記第２の揮発性領域は、前記内部電圧源に接続された第２のｎ−ｗｅｌｌに位置する、請求項４に記載の回路。
【請求項６】
前記第１のリテンションレジスタは、第２のリテンションレジスタを含むリテンションレジスタトレイに含まれ、ここにおいて、前記インバータの前記出力は、前記第２のリテンションレジスタに提供され、ここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、請求項２に記載の回路。
【請求項７】
前記リテンションステージは、入力としてリテンション信号および反転されたリテンション信号を受け取る、請求項１に記載の回路。
【請求項８】
前記反転されたリテンション信号は、第１のリテンションレジスタがスタンバイモードに入ることを、または前記スタンバイモードを抜け出ることをトリガするように構成される、請求項７に記載の回路。
【請求項９】
前記インバータは、ｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタおよびｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを含む、請求項１に記載の回路。
【請求項１０】
第１のクロック信号を第１のリテンションレジスタのクロック入力へ供給し、および前記第１のクロック信号を第２のリテンションレジスタのクロック入力へ供給するように構成されるクロックゲーティング回路をさらに備え、ここにおいて、前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成し、ここにおいて、前記クロックゲーティング回路は前記リテンションレジスタトレイの外部にあり、およびここにおいて、前記クロックゲーティング回路は、前記外部電圧源によって電力供給される第１のステージと、前記内部電圧源によって電力供給される第２のステージとを含む、請求項１記載の回路。
【請求項１１】
前記第１のステージは、前記リテンションステージを含み、ここにおいて、前記第２のステージは、前記インバータを含む、請求項１０に記載の回路。
【請求項１２】
方法であって、
ｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタスタックに結合されたｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタスタックを含むリテンションステージにおいてクロック信号を受け取ること、ここで、前記ＰＭＯＳトランジスタスタックは直列に結合された第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタスタックは前記第２のＰＭＯＳトランジスタと直列に結合された第１のＮＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタと直列に結合された第２のＮＭＯＳトランジスタを含み、前記第２のＰＭＯＳトランジスタはクロック入力および外部電圧源へのバルクの接続を有し、前記リテンションステージは、前記外部電圧源によって電力供給される、と、
前記リテンションステージからインバータへ出力を提供すること、ここにおいて、前記インバータは、内部電圧源によって電力供給され、前記外部電圧源は前記内部電圧源よりも高い電圧を有する、と、
を備える、方法。
【請求項１３】
前記インバータから第１のリテンションレジスタへ出力を与えることをさらに備える、請求項１２に記載の方法。
【請求項１４】
前記インバータから第２のリテンションレジスタへ前記出力を与えること、ここにおいて、前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成し、およびここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、
をさらに備える、請求項１３に記載の方法。
【請求項１５】
前記リテンションステージにおいて、リテンション信号および反転されたリテンション信号を受け取ることをさらに備え、好ましくは、
前記反転されたリテンション信号に基づいて、第１のリテンションレジスタがスタンバイモードに入ること、または前記スタンバイモードから抜け出ることをトリガすること、をさらに備える、請求項１２に記載の方法。
【請求項１６】
命令を備えるコンピュータ読み取り可能な記憶媒体であって、前記命令は、プロセッサによって実行されると、前記プロセッサに、請求項１乃至１５のうちのいずれか１項に記載の方法を実行させる、コンピュータ読み取り可能な記憶媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
[0071]  開示された実施形態の先の説明は、当業者が開示された実施形態を製造または使用すること可能にするように提供されている。これらの実施形態への様々な修正は、当業者にとって容易に明らかであり、ここに定義された原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。それ故に、本開示は、ここに示された実施形態に限定されるようには意図されておらず、以下の特許請求の範囲によって定義されるような原理および新規な特徴と一致する、可能性のある最も広い範囲を与えられることとなる。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路であって、
第１のクロック入力を有するトランジスタを含むリテンションステージ、ここにおいて、前記リテンションステージは外部電圧源によって電力供給される、と、
前記リテンションステージの出力に応答するインバータ、ここにおいて、前記インバータは内部電圧源によって電力供給される、と、
を備える、回路。
［Ｃ２］
前記インバータの出力は、第１のリテンションレジスタに与えられる、Ｃ１に記載の回路。
［Ｃ３］
前記第１のリテンションレジスタは、第１の揮発性領域および第１の不揮発性領域を含み、ここにおいて、前記第１の不揮発性領域は入力信号としてリテンション信号を受け取る、Ｃ２に記載の回路。
［Ｃ４］
前記第１のリテンションレジスタは、第２のリテンションレジスタを含むリテンションレジスタトレイに含まれ、ここにおいて、前記第２のリテンションレジスタは、第２の揮発性領域および第２の不揮発性領域を含み、ここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、Ｃ３に記載の回路。
［Ｃ５］
前記第１の不揮発性領域および前記第２の不揮発性領域は、前記外部電圧源に接続された第１のｎ型ウェル（ｎ−ｗｅｌｌ）に位置し、ここにおいて、前記第１の揮発性領域および前記第２の揮発性領域は、前記内部電圧源に接続された第２のｎ−ｗｅｌｌに位置する、Ｃ４に記載の回路。
［Ｃ６］
前記第１のリテンションレジスタは、第２のリテンションレジスタを含むリテンションレジスタトレイに含まれ、ここにおいて、前記インバータの前記出力は、前記第２のリテンションレジスタに提供され、ここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、Ｃ２に記載の回路。
［Ｃ７］
前記リテンションステージは、入力としてリテンション信号および反転されたリテンション信号を受け取る、Ｃ１に記載の回路。
［Ｃ８］
前記反転されたリテンション信号は、第１のリテンションレジスタがスタンバイモードに入ることを、または前記スタンバイモードを抜け出ることをトリガするように構成される、Ｃ７に記載の回路。
［Ｃ９］
前記インバータは、ｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタおよびｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを含む、Ｃ１に記載の回路。
［Ｃ１０］
第１のクロック信号を第１のリテンションレジスタの第２のクロック入力へ供給し、および前記第１のクロック信号を第２のリテンションレジスタの第３のクロック入力へ供給するように構成されるクロックゲーティング回路をさらに備え、ここにおいて、前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成し、ここにおいて、前記クロックゲーティング回路は前記リテンションレジスタトレイの外部にあり、およびここにおいて、前記クロックゲーティング回路は、前記外部電圧源によって電力供給される第１のステージと、前記内部電圧源によって電力供給される第２のステージとを含む、Ｃ１記載の回路。
［Ｃ１１］
前記第１のステージは、前記リテンションステージを含み、ここにおいて、前記第２のステージは、前記インバータを含む、Ｃ１０に記載の回路。
［Ｃ１２］
装置であって、
クロック入力を有するゲートを含むデータをスイッチングするための手段、ここにおいて、前記データをスイッチングするための手段は外部電圧源によって電力供給される、と、
前記データをスイッチングするための手段の出力を反転するための手段、ここにおいて、前記反転するための手段は内部電圧源によって電力供給される、と、
を備える、装置。
［Ｃ１３］
第１のビットを保持するための手段および第２のビットを保持するための手段にクロック信号を供給するための手段をさらに備え、ここにおいて、前記第１のビットを保持するための手段および前記第２のビットを保持するための手段は、データを保持するための手段を形成し、ここにおいて、前記クロック信号を供給するための手段は、前記データを保持するための手段の外部にあり、およびここにおいて、前記クロック信号を供給するための手段は、前記外部電圧源によって電力供給される第１のステージと、前記内部電圧源によって電力供給される第２のステージと、を含む、Ｃ１２に記載の装置。
［Ｃ１４］
前記第１のステージは、前記データをスイッチングするための手段を含み、前記第２のステージは、前記反転するための手段を含む、Ｃ１３に記載の装置。
［Ｃ１５］
方法であって、
クロック入力を有するトランジスタを含むリテンションステージにおいてクロック信号を受け取ること、ここにおいて、前記リテンションステージは、外部電圧源によって電力供給される、と、
前記リテンションステージからインバータへ出力を提供すること、ここにおいて、前記インバータは、内部電圧源によって電力供給される、と、
を備える、方法。
［Ｃ１６］
前記インバータから第１のリテンションレジスタへ出力を与えることをさらに備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記インバータから第２のリテンションレジスタへ前記出力を与えること、ここにおいて、前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成し、およびここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記リテンションステージにおいて、リテンション信号および反転されたリテンション信号を受け取ることをさらに備える、Ｃ１５に記載の方法。
［Ｃ１９］
前記反転されたリテンション信号に基づいて、第１のリテンションレジスタがスタンバイモードに入ること、または前記スタンバイモードから抜け出ることをトリガすること、をさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
命令を備えるコンピュータ読み取り可能な記憶デバイスであって、前記命令は、プロセッサによって実行されると、前記プロセッサに、
リテンション信号をリテンションステージへ与えることを開始させ、
ここにおいて、前記リテンションステージは、外部電圧源によって電力供給され、
ここにおいて、前記リテンションステージは、クロック信号を受け取るように構成され、
ここにおいて、前記リテンションステージは、インバータへ出力を提供するように構成され、
ここにおいて、前記インバータは、内部電圧源によって電力供給される、
コンピュータ読み取り可能な記憶デバイス。
［Ｃ２１］
回路であって、
第１の不揮発性領域および第１の揮発性領域を含む第１のリテンションレジスタと、
第２の不揮発性領域および第２の揮発性領域を含む第２のリテンションレジスタ、ここにおいて、前記第１のリテンションレジスタは前記第２のリテンションレジスタに結合され、ここにおいて、前記第１の不揮発性領域および前記第２の不揮発性領域は、外部電圧源に接続された第１のｎ型ウェル（ｎ−ｗｅｌｌ）に位置し、およびここにおいて、前記第１の揮発性領域および前記第２の揮発性領域は、内部電圧源に接続された第２のｎ−ｗｅｌｌに位置する、と、
を備える、回路。
［Ｃ２２］
前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成する、Ｃ２１に記載の回路。
［Ｃ２３］
クロックゲーティング回路が、クロック信号を前記第１のリテンションレジスタへ供給し、および前記クロック信号を前記第２のリテンションレジスタへ供給するように構成され、ここにおいて、前記クロックゲーティング回路は、前記第１のｎ−ｗｅｌｌに位置する、Ｃ２２に記載の回路。
［Ｃ２４］
方法であって、
リテンション信号を受け取ることに応えて、
リテンションレジスタの不揮発性ステージにおいて状態情報を保持することと、
前記リテンションレジスタの揮発性ステージへの電力を低減することと、
を備え、
ここにおいて、前記不揮発性ステージは外部電圧源によって電力供給され、前記揮発性ステージは内部電圧源によって電力供給される、
方法。
［Ｃ２５］
前記状態情報は、少なくとも内部データ状態を含む、Ｃ２４に記載の方法。
［Ｃ２６］
前記揮発性ステージ内に位置するコンポーネントは、前記揮発性ステージへの電力が低減される時、フローティング状態に入る、Ｃ２４に記載の方法。