(57)【特許請求の範囲】
【請求項１】
マイクロプロセッサの命令によってデータバスの“Ｈ”レベルのデータが入力され、かつ前記マイクロプロセッサから第１の書込み信号が入力されると、割込み要求記憶部書込み許可信号を出力する割込み要求記憶部書込み許可レジスタと、
前記割込み要求記憶部書込み許可信号が入力され、かつ前記マイクロプロセッサから書込み要求信号が入力されると、第２の書込み信号を出力するアンド回路と、
割込み要求信号が入力されると、この信号を記憶して、割込み要求データを出力し、前記第２の書込み信号が入力されると、前記データバスのデータが書き込まれる割込み要求記憶部と
を具備したことを特徴とする割込み制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサの割込み制御回路に関するものである。
【０００２】
【従来の技術】
従来、割込み要求信号が入力すると、割込み要求データを記憶して、マイクロプロセッサからの命令による書込み或いは読出しを行わせる割込み要求記憶部を有する割込み制御回路が多用されている。
【０００３】
以下、従来の割込み制御回路について説明する。
【０００４】
図５は従来の割込み制御回路のブロック図で、１は、マイクロプロセッサ(図示しない)から割込み要求信号Ｓ1，書込み信号Ｓ2或いはオア回路２から書込みデータＤ1が入力されると、これ等の信号或いはデータを割込み要求データＤ2として出力する割込み要求記憶部、３は、マイクロプロセッサから読出し信号Ｓ3が入力されると、割込み要求データＤ2をデータＤ3としてデータバス４に出力する３ステートバッファである。
【０００５】
５は、マイクロプロセッサから読出し信号Ｓ3が入力されると、割込み要求データＤ2を割込み要求退避データＤ4として出力する割込み要求退避レジスタ、６は、割込み要求退避データＤ4が入力されると、このデータを反転させた反転データＤ5を出力する反転素子、７は割込み要求データＤ2と反転データＤ5とに応じたデータをオア回路２に出力するアンド回路、８は書込み信号Ｓ2とデータＤが伝送されているデータバス４からのデータＤ6とに応じたデータをオア回路２に出力するアンド回路である。
【０００６】
このような構成を有する従来の割込み制御回路において、当初、マイクロプロセッサから割込み要求されていない場合には、割込み要求信号Ｓ1は割込み要求記憶部１に入力しないので、割込み要求記憶部１は“Ｌ”レベルの割込み要求データＤ2を出力する。
【０００７】
この状態のときに、マイクロプロセッサから読出し要求されて、読出し信号
Ｓ3が３ステートバッファ３と割込み要求退避レジスタ５に入力すると、３ステートバッファ３がＯＮ状態になって“Ｌ”レベルの割込み要求データＤ2を“Ｌ"レベルのデータＤ3としてデータバス４に出力する。
【０００８】
一方、割込み要求退避レジスタ５は“Ｌ”レベルの割込み要求データＤ2を
“Ｌ”レベルの割込み要求退避データＤ4として出力するので、反転素子６は
“Ｈ”レベルの反転データＤ5として出力するが、割込み要求データＤ2は“Ｌ”レベルであるので、アンド回路７は“Ｌ”レベルのデータを出力する。
【０００９】
又、このときマイクロプロセッサからは書込み要求されておらず、書込み信号Ｓ2はアンド回路８に入力していないので、アンド回路８は“Ｌ”レベルのデータを出力する。
【００１０】
このため、オア回路２は“Ｌ”レベルの書込みデータＤ1を出力して、書込み要求記憶部１から出力される割込み要求データＤ2を“Ｌ”レベルに保持する。
【００１１】
次に、マイクロプロセッサから割込み要求された場合には、割込み要求信号
Ｓ1が割込み要求記憶部１に入力して、割込み要求記憶部１は“Ｈ"レベルの割込み要求データＤ2を出力する。
【００１２】
この状態のときに、マイクロプロセッサから書込み要求されると、書込み信号Ｓ2が割込み要求記憶部１及びアンド回路８に入力するため、アンド回路８はデータＤ6に同期した“Ｈ"レベル或いは“Ｌ"レベルのデータを出力する。
【００１３】
しかしながら、書込み信号Ｓ2が割込み要求記憶部１に入力して、割込み要求データＤ2が“Ｈ”レベルになっても、割込み要求退避レジスタ５には読出し信号Ｓ3は入力していないので、割込み要求退避データＤ4は“Ｌ”レベルに、反転データＤ5は“Ｈ”レベルに保持されて、アンド回路７は“Ｈ”レベルのデータを出力し続ける。
【００１４】
このため、オア回路２は“Ｈ”レベルの書込みデータＤ1を出力して、書込み要求記憶部１から出力される割込み要求データＤ2を“Ｈ”レベルに保持する。
【００１５】
更に、マイクロプロセッサから割込み要求されない場合には、割込み要求信号Ｓ1が割込み要求記憶部１に入力しないので、割込み要求記憶部１は“Ｌ"レベルの割込み要求データＤ2を出力し、又、割込み要求退避レジスタ５は“Ｌ”レベルの割込み要求退避データＤ4を出力するので、反転データＤ5は“Ｈ”レベルに保持されて、アンド回路７は“Ｌ”レベルのデータを出力する。
【００１６】
この状態のときに、マイクロプロセッサから書込み要求されると、書込み信号Ｓ2が割込み要求記憶部１及びアンド回路８に入力するため、アンド回路８はデータＤ6に同期したデータを出力する。
【００１７】
このため、オア回路２はデータバス４からのデータＤ6を書込み要求記憶部１に書き込む。
【００１８】
このようにして、データバス４のデータＤ6の読出し，演算或いは書込みの一連の動作を行っているときに、割込み要求信号Ｓ1が入力しても、割込み要求記憶部１に記憶された割込み要求データＤ2は消去されない。
【００１９】
【発明が解決しようとする課題】
ところで、図６に示すように、マイクロプロセッサから読出し要求されている途中で割込み要求された場合、即ち、読出し信号Ｓ３が“Ｈ”レベルから“Ｌ”レベルに立ち下がるのと同時に、割込み要求信号Ｓ１が“Ｌ”レベルから“Ｈ”レベルに立ち上がったときには、理論上は、割込み要求信号Ｓ１が“Ｈ”レベルになると、割込み要求データＤ２が“Ｈ”レベルとなると共に、割込み要求退避レジスタ５が“Ｈ”レベルの割込み要求データＤ２を読み込むので、割込み要求退避データＤ４は“Ｈ”レベル、反転データＤ５は“Ｌ”レベルとなる。
【００２０】
しかしながら、実際には、読出し信号Ｓ3の入力タイミングは３ステートバッファ３への入力が割込み要求退避レジスタ５への入力よりも早いため、割込み要求データＤ2が“Ｈ”レベルになっても、３ステートバッファ３からデータバス４に入力するデータＤ3は“Ｌ”レベルに保持される。
【００２１】
又、データバス４のデータＤ6を割込み要求記憶部１に書き込む場合には、割込み要求退避データＤ4の反転データＤ5は“Ｌ”レベルである。ところが、書込み信号Ｓ2が入力して、“Ｌ”レベルの書込みデータＤ1が割込み要求記憶部１に書き込まれると、割込み要求データＤ2が“Ｌ”レベルとなって、割込み要求が消去されてしまうので、割込み制御回路が誤動作してしまうという問題点があった。
【００２２】
又、この問題点を解決しようとすると、割込み要求信号Ｓ1の立上りタイミングと読出し信号Ｓ3の立下りタイミングを制御する回路が更に必要になって、割込み制御回路の回路規模が大きくなるという問題点があった。
【００２３】
更に、従来の割込み制御回路は、割込み要求記憶部１と割込み要求退避レジスタ５とは同じ数だけ必要であるため、割込み要求記憶部１の数が増えるにつれて、その回路規模が大きくなるという問題点があった。
【００２４】
本発明は、このような問題点を解決するもので、割込み要求信号の入力タイミングを制御する回路が不要で、割込み要求記憶部の数が多いときでも回路規模が大きくならない割込み制御回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明は、マイクロプロセッサの命令によってデータをデータバスから割込み要求記憶部に書き込むときには、割込み要求記憶部書込み許可レジスタから割込み記憶部書込み許可信号が出力されるときだけ書き込むことができるようにしたものである。
【００２６】
本発明の請求項１に記載の発明は、マイクロプロセッサの命令によってデータバスの“Ｈ”レベルのデータが入力され、かつマイクロプロセッサから第１の書込み信号が入力されると、割込み要求記憶部書込み許可信号を出力する割込み要求記憶部書込み許可レジスタと、割込み要求記憶部書込み許可信号が入力され、かつマイクロプロセッサから書込み要求信号が入力されると、第２の書込み信号を出力するアンド回路と、割込み要求信号が入力されると、この信号を記憶して、割込み要求データを出力し、第２の書込み信号が入力されると、データバスのデータが書き込まれる割込み要求記憶部とを具備し、割込み要求データを誤って消去することがなくなって、割込み制御回路が誤動作しなくなる上、割込み要求信号の発生タイミングを制御する回路が不要になって、割込み制御回路の規模が小さくなる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２９】
（実施の形態１）
図１は本発明の第１の実施の形態における割込み制御回路のブロック図、図２は本発明の第１の実施の形態における割込み制御回路のタイミングチャートを示すもので、11は、データＤが伝送されているデータバス12からマイクロプロセッサの命令によって“Ｈ”レベルのデータＤ11と、マイクロプロセッサから書込み信号Ｓ11とが入力されると、“Ｈ”レベルの割込み要求記憶部書込み許可信号Ｓ12(以下「書込み許可信号Ｓ12」という)を出力する割込み要求記憶部書込み許可レジスタ(以下「書込み許可レジスタ」という)、13は、書込み許可レジスタ11から書込み許可信号Ｓ12と、マイクロプロセッサから書込み要求信号Ｓ13とが入力されると、書込み信号Ｓ14を出力するアンド回路である。
【００３０】
14は、割込み要求信号Ｓ15が入力されると、この信号を記憶して、“Ｈ”レベルの割込み要求データＤ12を出力し、マイクロプロセッサから割込み要求データリセット信号Ｓ16が入力されると、割込み要求信号Ｓ15の記憶を消去して、“Ｌ”レベルの割込み要求データＤ12を出力し、且つ、書込み信号Ｓ14が入力されると、データバス12からデータＤ13を書き込む割込み要求記憶部、15は、マイクロプロセッサから読出し信号Ｓ17が入力されると、割込み要求データＤ12をデータＤ14としてデータバス12に出力する３ステートバッファ、16は割込み要求データＤ12が入力されると割込み制御を行う割込み制御部である。
【００３１】
このような構成を有する本実施の形態の割込み制御回路において、マイクロプロセッサから割込み要求されていない場合には、割込み要求信号Ｓ15は割込み要求記憶部14に入力されないので、割込み要求記憶部14は“Ｌ”レベルの割込み要求データＤ12を出力する。
【００３２】
又、データバス12から割込み要求記憶部14へのデータＤ１３の書込みを禁止する場合には、マイクロプロセッサの命令によって“Ｌ”レベルのデータＤ１１を書込み許可レジスタ11に書き込むことで、書込み許可レジスタ11は書込み要求信号Ｓ１３の如何に関わらず“Ｌ”レベルの書込み許可信号Ｓ１２を出力して、アンド回路13は“Ｌ”レベルの書込み信号Ｓ１４を出力するので、データＤ１３はデータバス12から割込み要求記憶部14に書き込まれない。
【００３３】
更に、マイクロプロセッサから読出し要求された場合には、“Ｈ"レベルの読出し信号Ｓ17が３ステートバッファ15に入力されて、３ステートバッファ15が
ＯＮ状態になるので、割込み要求記憶部14から出力されている割込み要求データＤ12をデータＤ14としてデータバス12に出力する。
【００３４】
更に、マイクロプロセッサから割込み要求された場合には、“Ｈ"レベルの割込み要求信号Ｓ15が割込み要求記憶部14に入力されて記憶されるので、割込み要求記憶部14から出力される割込み要求データＤ12が“Ｈ"レベルになる。
【００３５】
次に、マイクロプロセッサから書込み要求された場合には、書込み要求信号
Ｓ13がアンド回路13に入力されるが、書込み許可レジスタ11にはマイクロプロセッサの命令によって“Ｌ”レベルのデータが書き込まれているので、書込み許可信号Ｓ12及び書込み信号Ｓ14が“Ｌ”レベルになって、データＤ13は割込み要求記憶部14に書き込まれない。
【００３６】
また、マイクロプロセッサの命令でデータＤ１３を割込み要求記憶部14に書き込む場合は、マイクロプロセッサの命令によって“Ｈ”レベルのデータＤ１１を書込み許可レジスタ11に書き込むことで、書込み許可信号Ｓ１２が“Ｈ”レベルになって、書込み要求信号Ｓ１３が書込み信号Ｓ１４に伝達され、データＤ１３が割込み要求記憶部14に書き込まれる。
【００３７】
又、割込み要求記憶部14に記憶された割込み要求信号Ｓ15は、割込み要求データリセット信号Ｓ16が入力されると、消去される。
【００３８】
このように、本実施の形態によれば、マイクロプロセッサの命令によって“Ｈ”或いは“Ｌ”レベルのデータＤ11を書込み許可レジスタ11に書き込むことで、書込み許可レジスタ11から書込み許可信号Ｓ12を出力させたときだけ、データＤ13をデータバス12から割込み要求記憶部14に書き込むので、割込み要求データＤ12を誤って消去することがなくなって、割込み制御回路が誤動作しなくなると共に、割込み要求信号Ｓ15の発生タイミングを制御する回路が不要になって、割込み制御回路の規模が小さくなる。
【００３９】
（実施の形態２）
図３は本発明の第２の実施の形態における割込み制御回路のブロック図、図４は本発明の第２の実施の形態における割込み制御回路のタイミングチャートを示すもので、図１の参照符号と同一符号のものは、同一部分を示す。
【００４０】
21は、データＤが伝送されているデータバス12からマイクロプロセッサの命令によって“Ｈ”レベルのデータＤ11と、マイクロプロセッサから書込み要求信号Ｓ13とが入力されると、書込みデータＤ21を出力するアンド回路、22はマイクロプロセッサから割込み要求信号Ｓ15が入力されるか、又はアンド回路21から書込みデータＤ21が入力されると、書込み信号Ｓ21を出力するオア回路、23は書込み信号Ｓ21が入力されると、この信号を記憶して、“Ｈ”レベルの割込み要求データＤ12を出力し、マイクロプロセッサから割込み要求データリセット信号Ｓ16が入力されると、書込み信号Ｓ21の記憶を消去して、“Ｌ”レベルの割込み要求データＤ12を出力する割込み要求記憶部である。
【００４１】
このような構成を有する本実施の形態の割込み制御回路において、マイクロプロセッサから読出し要求された場合には、“Ｈ"レベルの読出し信号Ｓ17が３ステートバッファ15に入力されて、３ステートバッファ15がＯＮ状態になるので、割込み要求記憶部23から出力されている割込み要求データＤ12をデータＤ14としてデータバス12に出力する。
【００４２】
又、マイクロプロセッサから割込み要求された場合には、“Ｈ"レベルの割込み要求信号Ｓ15がオア回路22から書込み信号Ｓ21として割込み要求記憶部23に入力されて記憶されるので、割込み要求記憶部23から出力される割込み要求データＤ12は“Ｈ"レベルになる。
【００４３】
更に、マイクロプロセッサから書込み要求された場合には、“Ｈ”レベルの書込み要求信号Ｓ13と、マイクロプロセッサの命令によって“Ｌ”レベルのデータＤ11とがアンド回路21に入力されて、書込みデータＤ21は“Ｌ”レベルになるので、書込み信号Ｓ21が“Ｌ”レベルになって、データＤ11は割込み要求記憶部23に書き込まれない。
【００４４】
また、マイクロプロセッサの命令によって“Ｈ”レベルのデータを書き込む場合は、データバス12から“Ｈ”レベルのデータＤ11と書込み要求信号Ｓ13がアンド回路21に入力され、アンド回路21は“Ｈ”レベルの書込みデータＤ21を出力するので、データＤ11がオア回路22を介して割込み要求記憶部23に書き込まれる。
【００４５】
更に、割込み要求記憶部23に記憶された割込み要求信号Ｓ15は、割込み要求データリセット信号Ｓ16が入力されると、消去される。
【００４６】
このように、本実施の形態によれば、マイクロプロセッサの命令によって“Ｈ”レベルのデータＤ11のみをデータバス12から割込み要求記憶部23に書き込むので、割込み要求データＤ12を誤って消去することがなくなって、割込み制御回路が誤動作しなくなると共に、割込み要求信号Ｓ15の発生タイミングを制御する回路が不要になって、割込み制御回路の規模が小さくなる。
【００４７】
【発明の効果】
以上のように、本発明によれば、マイクロプロセッサの命令によって“Ｈ”レベルのデータを割込み要求記憶部書込み許可レジスタに書き込んで、割込み要求記憶部書込み許可レジスタから割込み要求記憶部書込み許可信号を出力させたときだけ、データをデータバスから割込み要求記憶部に書き込めるので、割込み要求データを誤って消去することがなくなって、割込み制御回路が誤動作しなくなるという効果を有すると共に、割込み要求信号の発生タイミングを制御する回路が不要になって、割込み制御回路の規模が小さくなるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における割込み制御回路のブロック図である。
【図２】本発明の第１の実施の形態における割込み制御回路のタイミングチャートである。
【図３】本発明の第２の実施の形態における割込み制御回路のブロック図である。
【図４】本発明の第２の実施の形態における割込み制御回路のタイミングチャートである。
【図５】従来の割込み制御回路のブロック図である。
【図６】従来の割込み制御回路のタイミングチャートである。
【符号の説明】
11…割込み要求記憶部書込み許可レジスタ、  12…データバス、  13，21…アンド回路、  14，23…割込み要求記憶部、  15…３ステートバッファ、  16…割込み制御部、  22…オア回路。
【図１】
0003539823.tif 000002
【図２】
0003539823.tif 000003
【図３】
0003539823.tif 000004
【図４】
0003539823.tif 000005
【図５】
0003539823.tif 000006
【図６】
0003539823.tif 000007