(57)【特許請求の範囲】
【請求項１】
ｐチャネルＭＯＳを含む半導体装置の製造方法であって、
ｎ型のシリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜中のボロンの拡散が抑制される程度に、窒素を該ゲート絶縁膜に導入する工程と、
前記窒素を導入した前記ゲート絶縁膜上に、ボロンを含有する半導体膜を形成する工程と、
前記半導体膜をパターニングしてゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
ｎ型のシリコン基板上に窒素を含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上のボロンを含むシリコン膜からなるゲート電極と、前記ゲート電極の両側のシリコン基板の表層のｐ型のソース／ドレイン領域層と、該ソース／ドレイン領域層と接続するソース／ドレイン電極とを有する半導体装置の製造方法であって、
前記シリコン基板上に前記シリコン酸化膜を形成した後、イオン注入により前記シリコン酸化膜に窒素を導入し、続いて加熱処理する工程と、
前記シリコン酸化膜の表層を除去し、前記窒素濃度の高い領域を表出する工程と、
前記シリコン酸化膜上にシリコン膜を形成した後、該シリコン膜にボロンを導入する工程と、
前記シリコン膜をパターニングしてゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜の表層を除去する方法は、弗酸を含む溶液によりエッチングする方法であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記シリコン酸化膜の表層を除去する方法は、物理的及び化学的に研磨する方法であることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置の製造方法に関し、更に詳しく言えば、ｐ＋シリコンゲート電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、消費電力の削減等のため、相補型絶縁ゲート型電界効果トランジスタ（以下、ＣＭＯＳと称する。）が用いられるようになっている。そのゲート電極として高温の熱処理にも耐えるように、ポリシリコン膜が用いられ、通常、抵抗を下げるため、リンがドープされている。
【０００３】
しかし、ｐチャネルＭＯＳ（以下、ｐ−ＭＯＳと称する。）側でｎ＋シリコンゲート／ゲート絶縁膜／ｎ型の半導体基板、ｎチャネルＭＯＳ（以下、ｎ−ＭＯＳと称する。）側でｎ＋シリコンゲート／ゲート絶縁膜／ｐ型の半導体基板という組合せが生じるが、ゲートポリシリコンのエネルギバンドと半導体基板のエネルギバンドとの間の関係より、ｎ−ＭＯＳ側のｐ型の半導体基板はアキュミュレートし、反転しにくくなるのに対し、ｐ−ＭＯＳ側のｎ型の半導体基板のエネルギバンドはフラットバンドに近くなり、半導体基板はｎ−ＭＯＳ側より反転し易くなる。従って、高密度化のため、ゲート長が短くされる場合、ｐ−ＭＯＳ側で短チャネル効果が生じ易くなる。
【０００４】
このため、ｐ−ＭＯＳ側のゲートポリシリコン膜にリンの代わりにボロンを導入し、ｐ＋シリコンゲート／ゲート絶縁膜／ｎ型の半導体基板という組合せになるようにして短チャネル効果を抑制している。
【０００５】
図９（ａ）〜（ｄ），図１０（ｅ），（ｆ）は、従来例のｐ＋シリコンゲートを有するｐ−ＭＯＳの製造方法について説明する断面図である。
まず、素子形成領域１のシリコン基板３上に形成された不図示のシリコン窒化膜をマスクとしてシリコン基板３を選択的に酸化し、素子分離領域２となる領域のｎ型のシリコン基板３上にフィールド絶縁膜４を形成する。
【０００６】
次いで、シリコン窒化膜を除去してシリコン基板３を表出した（図９（ａ））後、素子形成領域１のシリコン基板３にゲート絶縁膜となるシリコン酸化膜５を熱酸化により形成する。
【０００７】
次に、全面にゲート電極となるポリシリコン膜６を形成した（図９（ｃ））後、ｐ型不純物のボロンを導入し、ポリシリコン膜６をｐ＋型化する（図９（ｄ））。
【０００８】
次いで、素子形成領域１のゲート電極を形成すべき領域のポリシリコン膜６上にレジストパターン７を形成した後、レジストパターン７をマスクとしてポリシリコン膜６を選択的にエッチング・除去し、シリコン酸化膜５上にゲート電極６ａを形成する（図１０（ｅ））。
【０００９】
次に、イオン注入によりゲート電極６ａの両側のシリコン基板３にボロンを導入した後、アニールしてｐ＋型のソース／ドレイン領域層（以下、Ｓ／Ｄ領域層と称する。）８ａ，８ｂを形成する。その後、層間絶縁膜９を形成した後、Ｓ／Ｄ領域層８ａ，８ｂ上の層間絶縁膜９にコンタクトホール９ａ，９ｂを形成し、続いて、Ｓ／Ｄ領域層８ａ，８ｂに接続してソース／ドレイン電極（以下、Ｓ／Ｄ電極と称する。）１０ａ，１０ｂを形成すると、ｐ−ＭＯＳが完成する（図１０（ｆ））。
【００１０】
【発明が解決しようとする課題】
上記従来の方法によると、図１０（ｆ）に示すようにイオン注入によりゲート電極６ａの両側に導入されたボロンをアニールする際、ゲート電極６ａ中のボロンがゲート絶縁膜５ａを通過してゲート電極６ａ下のチャネル領域層となるシリコン基板３に拡散する。このため、ｎ型のシリコン基板３が反転し易くなり、短チャネル効果を防止するためゲート電極６ａにボロンを導入したにもかかわらず、短チャネル効果が生じやすくなるという問題がある。
【００１１】
本発明はかかる従来例の問題点に鑑み創作されたものであり、ゲート電極としての半導体膜中に導入されたボロンが下方のチャネル領域層に拡散するのを抑制し、短チャネル効果の抑制が有効に行われるようにすることができる半導体装置の製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題は、第１の発明である、ｐチャネルＭＯＳを含む半導体装置の製造方法であって、ｎ型のシリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜中のボロンの拡散が抑制される程度に、窒素を該ゲート絶縁膜に導入する工程と、前記窒素を導入した前記ゲート絶縁膜上に、ボロンを含有する半導体膜を形成する工程と、前記半導体膜をパターニングしてゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
又は、第２の発明である、ｎ型のシリコン基板上に窒素を含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上のボロンを含むシリコン膜からなるゲート電極と、前記ゲート電極の両側のシリコン基板の表層のｐ型のソース／ドレイン領域層と、該ソース／ドレイン領域層と接続するソース／ドレイン電極とを有する半導体装置の製造方法であって、前記シリコン基板上に前記シリコン酸化膜を形成した後、イオン注入により前記シリコン酸化膜に窒素を導入し、続いて加熱処理する工程と、前記シリコン酸化膜の表層を除去し、前記窒素濃度の高い領域を表出する工程と、前記シリコン酸化膜上にシリコン膜を形成した後、該シリコン膜にボロンを導入する工程と、前記シリコン膜をパターニングしてゲート電極を形成する工程とを有する半導体装置の製造方法によって解決される。
又は、第３の発明である、前記シリコン酸化膜の表層を除去する方法は、弗酸を含む溶液によりエッチングする方法であることを特徴とする第２の発明に記載の半導体装置の製造方法によって解決される。
又は、第４の発明である、前記シリコン酸化膜の表層を除去する方法は、物理的及び化学的に研磨する方法であることを特徴とする第２の発明に記載の半導体装置の製造方法によって解決される。
【００１３】
【作  用】
本発明に係る半導体装置の製造方法によれば、絶縁膜、例えばシリコン酸化膜からなるゲート絶縁膜に絶縁膜中の反対導電型不純物、例えばボロンの拡散を抑制する元素、例えば窒素をイオン注入して、窒素を含むシリコン酸化膜を形成しているので、後の加熱処理の際、例えばソース／ドレイン領域層を形成する為のイオン注入後にアニールする際、この窒素を含むシリコン酸化膜によりゲート電極中のボロンの下方のシリコン基板（半導体基板）への拡散が抑制される。従って、ゲート電極下方のチャネル領域層はｎ型（一導電型）の初期の濃度が保持されるので、ボロン（反対導電型不純物）を含むシリコンゲートにより短チャネル効果の抑制が有効に行われる。
【００１４】
また、シリコン酸化膜中にイオン注入により窒素（絶縁膜中の反対導電型不純物の拡散を抑制する元素）を導入しているので、窒素濃度の高い領域層は内部に形成されるが、表層を除去して窒素濃度の高い領域を表出しているので、ボロンの導入されたシリコン膜とシリコン酸化膜との界面でシリコン酸化膜へのボロンの拡散が抑制される。
【００１５】
更に、シリコン酸化膜の表層を除去するのに、物理的及び化学的な研磨方法を用いることにより、半導体基板表面全体を平坦化することができる。
【００１６】
【実施例】
以下に、本発明の実施例に係る半導体装置の製造方法について図を参照しながら説明する。
【００１７】
（１）第１の実施例
図１（ａ）〜（ｄ），図２（ｅ）〜（ｈ）は、本発明の第１の実施例に係る半導体装置の製造方法について説明する断面図である。なお、ここではＣＭＯＳを構成するｎ−ＭＯＳ及びｐ−ＭＯＳのうち、ｐ−ＭＯＳの製造方法のみについて説明する。
【００１８】
まず、濃度約８×１０１５ｃｍ−３のリンがドープされたｎ型シリコン基板（半導体基板）１３の全面に不図示のパッド酸化膜及びシリコン窒化膜を順次形成した後、シリコン窒化膜をパターニングして素子形成領域１１のパッド酸化膜上に残存する。続いて、ウエット酸素雰囲気中，温度９００℃の条件で、素子形成領域１１に残存するシリコン窒化膜をマスクとしてシリコン基板１３を選択的に熱酸化し、素子分離領域１２となる領域のシリコン基板１３上に膜厚約６０００Åのシリコン酸化膜からなるフィールド絶縁膜１４を形成する（図１（ａ））。
【００１９】
次いで、燐酸ボイルによりシリコン窒化膜を除去した後、希弗酸によりパッド酸化膜を除去し、素子形成領域１１のシリコン基板１３を表出する。続いて、素子形成領域１１のシリコン基板１３にゲート絶縁膜となる膜厚約２００Åのシリコン酸化膜（絶縁膜）１５を熱酸化により形成する（図１（ｂ））。
【００２０】
次に、角度７°，ドーズ量１×１０１４ｃｍ−２，加速エネルギ５ｋｅＶの条件で、シリコン酸化膜１５のほぼ中央部領域に濃度分布のピークを持つように窒素（絶縁膜中の導電型不純物の拡散を抑制する元素）をイオン注入により導入した後、窒素ガス雰囲気中、温度１０００℃の条件で、３０分間アニールする（図１（ｃ））。このときのシリコン酸化膜１５中の窒素の濃度分布を図３に示す。図３において、縦軸は窒素濃度（ｃｍ−３）を示し、横軸はシリコン酸化膜１５の表面からシリコン基板１３側に向かう距離（ｎｍ）を示す。
【００２１】
次いで、シリコン酸化膜１５の表層約１００Åを希弗酸でエッチングにより除去する。これにより、窒素濃度の高い中央部領域が表出する（図１（ｄ））。
次に、全面にゲート電極となる膜厚約２０００Åのポリシリコン膜（半導体膜；シリコン膜）１６をＣＶＤ法により形成する（図２（ｅ））。
【００２２】
続いて、ドーズ量１×１０１５ｃｍ−２，加速エネルギ１０ｋｅＶの条件で、イオン注入によりｐ型不純物（反対導電型不純物）のボロンをポリシリコン膜１６に導入した後、窒素ガス雰囲気中、温度９５０℃で、３０分間アニールして、ポリシリコン膜１６をｐ＋型化する（図２（ｆ））。なお、ＳＩＭＳ法により調査した、アニール後のシリコン基板１３中のボロンの濃度分布を図４に示す。図４において、縦軸はボロン濃度（ｃｍ−３）を示し、横軸はシリコン酸化膜１５ａの表面からシリコン基板１３側に向かう距離（ｎｍ）を示す。即ち、従来の場合、シリコン基板１３中に１×１０１７ｃｍ−３以上含むのに対して、第１の実施例の場合、シリコン基板１３中のボロン濃度は１０１５ｃｍ−３程度に低下しており、シリコン酸化膜１５ａ中のボロンの拡散が抑制されていることを示している。更に、窒素の導入によるシリコン基板１３／シリコン酸化膜１５ａの界面準位の発生状態を調べるため、Ｃ−Ｖ特性の時間変動を測定することにより界面準位密度分布を調査した。その結果を図５に示す。図５において、縦軸は界面準位密度（ｃｍ−２ｅＶ−１）を示し、横軸は価電子帯の頂上から伝導帯の底に向かうエネルギ（ｅＶ）を示す。図５に示す結果によれば、シリコン基板１３／シリコン酸化膜１５ａの界面準位密度はシリコン基板／ａｓ−ｇｒｏｗｎシリコン酸化膜の界面準位密度とほぼ同じ程度であり、窒素導入による界面状態の悪化は生じないことが確認できた。
【００２３】
次いで、素子形成領域１１のゲート電極を形成すべき領域のポリシリコン膜１６上にレジストパターン１７を形成した後、レジストパターン１７をマスクとしてポリシリコン膜１６を選択的にエッチング・除去し、シリコン酸化膜１５上にゲート電極１６ａを形成する（図２（ｇ））。
【００２４】
次に、イオン注入によりゲート電極１６ａの両側のシリコン基板１３にボロンを導入した後、アニールしてｐ＋型のＳ／Ｄ領域層１８ａ，１８ｂを形成する。その後、層間絶縁膜１９を形成した後、Ｓ／Ｄ領域層１８ａ，１８ｂ上の層間絶縁膜１９にコンタクトホール１９ａ，１９ｂを形成し、続いて、Ｓ／Ｄ領域層１８ａ，１８ｂに接続してＳ／Ｄ電極２０ａ，２０ｂを形成すると、ｐ−ＭＯＳが完成する（図２（ｈ））。
【００２５】
次に、上記のようにして作成されたｐ−ＭＯＳのゲート絶縁膜１５ｂの膜質の良否を調べるため、ゲート電極１６ａ／シリコン基板１３間に電圧を印加し、絶縁破壊耐圧の分布について調査した。その結果を図６（ａ）のヒストグラムで示す。絶縁破壊耐圧はゲート絶縁膜１５ｂの膜厚で割って電界強度（ＭＶ／ｃｍ）に換算している。なお、比較のため、ａｓ−ｇｒｏｗｎシリコン酸化膜の場合についても調査した（図６（ｂ））。その結果によれば、絶縁破壊耐圧はａｓ−ｇｒｏｗｎシリコン酸化膜の場合と比較して高く、膜質の改良がなされていることを示している。
【００２６】
以上説明したように、本発明の第１の実施例によれば、ゲート絶縁膜１５ｂとなるシリコン酸化膜１５に窒素をイオン注入して、窒素を含むシリコン酸化膜１５ａを形成しているので、ゲート電極１６ａ中のボロンは窒素を含むシリコン酸化膜１５ａにより下方のシリコン基板１３への拡散が抑制される。従って、ゲート電極１６ａ下方のシリコン基板１３表層のチャネル領域層でｎ型（一導電型）の初期の濃度が保持されるので、ｐ＋シリコンゲートにより短チャネル効果の抑制が有効に行われる。
【００２７】
また、シリコン酸化膜１５中にイオン注入により窒素を導入しているので、窒素濃度の高い領域層は内部に形成されるが、シリコン酸化膜１５の表層を除去して窒素濃度の高い領域を表出しているので、ゲート電極１６ａとシリコン酸化膜１５ａとの界面でシリコン酸化膜１５ａへのボロンの拡散が抑制され、より有効にチャネル領域層への拡散が抑制される。
【００２８】
なお、第１の実施例では、シリコン酸化膜１５の表層を除去するのに、希弗酸を用いているが、弗酸＋硝酸を含む溶液を用いることもできる。
また、シリコン酸化膜１５に窒素を導入した後、シリコン酸化膜１５の表層を除去しているが、除去しなくてもよい。この場合、シリコン酸化膜の表層は窒素濃度が低いが、シリコン酸化膜の中央部に窒素の高濃度領域層を有するので、ゲート電極側から拡散してくるボロンに対して窒素の高濃度領域層がボロンのシリコン基板側への通過を抑制する。従って、ゲート電極下方のチャネル領域層での初期の濃度が保持され、短チャネル効果の抑制が有効に行われる。この場合、シリコン酸化膜の初期の膜厚は所望の膜厚にしておく必要がある。
【００２９】
（２）第２の実施例
図７（ａ）〜（ｄ），図８（ｅ）〜（ｈ）は、本発明の第２の実施例のｐ−ＭＯＳの製造方法について説明する断面図である。第１の実施例と異なるところは、第１の実施例では、シリコン酸化膜１５の表層を除去するのに、希弗酸によるウエットエッチングを用いているが、第２の実施例では、化学的及び物理的な研磨方法を用いていることである。
【００３０】
即ち、図１（ａ）〜（ｃ）に示す工程と同様な工程を経て、シリコン酸化膜１５中に窒素（絶縁膜中での導電型不純物の拡散を抑制する元素）を導入した（図７（ａ）〜（ｃ））後、石英からなる研磨粒を含むアルカリ系の溶液を研磨布に塗布して研磨布を回転させ、シリコン基板１３の被エッチング面と接触させて化学的及び物理的にエッチングする。これにより、シリコン酸化膜１５の表層が除去されるとともに、フィールド絶縁膜１４の表層も除去され、シリコン基板１３表面全体が平坦化する（図７（ｄ））。
【００３１】
次いで、膜厚約２０００Åのポリシリコン膜（半導体膜；シリコン膜）１６ｂをＣＶＤ法により形成する（図８（ｅ））。
次に、ドーズ量１×１０１５ｃｍ−２，加速エネルギ１０ｋｅＶの条件で、イオン注入によりｐ型不純物（反対導電型不純物）のボロンをポリシリコン膜１６ｂに導入し、ポリシリコン膜１６ｂをｐ＋型化した後、窒素ガス雰囲気中、温度９５０℃，時間３０分アニールする（図８（ｆ））。
【００３２】
次いで、素子形成領域１１のゲート電極を形成すべき領域のポリシリコン膜１６ｂ上にレジストパターン１７ａを形成した後、レジストパターン１７ａをマスクとしてポリシリコン膜１６ｂを選択的にエッチング・除去し、シリコン酸化膜１５ｃ上にゲート電極１６ｃを形成する（図８（ｇ））。
【００３３】
次に、イオン注入によりゲート電極１６ｃの両側のシリコン（半導体基板）１３にボロンを導入した後、アニールしてｐ＋型のＳ／Ｄ領域層１８ｃ，１８ｄを形成する。その後、層間絶縁膜１９ｃを形成した後、Ｓ／Ｄ領域層１８ｃ，１８ｄ上の層間絶縁膜１９ｃにコンタクトホール１９ｄ，１９ｅを形成し、続いて、Ｓ／Ｄ領域層１８ｃ，１８ｄに接続してＳ／Ｄ電極２０ｃ，２０ｄを形成すると、ｐ−ＭＯＳが完成する（図８（ｈ））。
【００３４】
以上のように、本発明の第２の実施例によれば、ゲート絶縁膜となるシリコン酸化膜１５ｃ中にイオン注入により窒素を導入しているので、窒素濃度の高い領域層は内部に形成されるが、表層を除去して窒素濃度の高い領域を表出しているので、ゲート電極１６ｃとシリコン酸化膜１５ｃとの界面でシリコン酸化膜１５ｃへのボロンの拡散が抑制される。
【００３５】
更に、シリコン酸化膜１５の表層を除去するのに、研磨方法を用いているので、シリコン基板１３の表面を平坦化することができる。
【００３６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、絶縁膜からなるゲート絶縁膜に絶縁膜中の反対導電型不純物の拡散を抑制する元素を導入して、窒素を含むゲート絶縁膜を形成しているので、半導体膜からなるゲート電極中の反対導電型不純物は窒素を含むゲート絶縁膜により下方の半導体基板への拡散が阻止される。従って、ゲート電極下方のチャネル領域層での初期の濃度が保持され、反対導電型不純物を含むゲート電極により短チャネル効果の抑制が有効に行われる。
【００３７】
また、シリコン酸化膜中にイオン注入により窒素を導入しているので、窒素濃度の高い領域層は内部に形成されるが、表層を除去して窒素濃度の高い領域を表出しているので、シリコン膜（半導体膜）とシリコン酸化膜（絶縁膜）との界面でシリコン酸化膜へのボロン（反対導電型不純物）の拡散が抑制され、短チャネル効果の抑制が有効に行われる。
【００３８】
更に、シリコン酸化膜の表層を除去するのに、研磨方法を用いることにより、半導体基板表面全体を平坦化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のｐ−ＭＯＳの製造方法について説明する断面図（その１）である。
【図２】本発明の第１の実施例のｐ−ＭＯＳの製造方法について説明する断面図（その２）である。
【図３】本発明の第１の実施例に係るシリコン酸化膜中の窒素濃度分布についての説明図である。
【図４】本発明の第１の実施例に係るゲート電極からの漏洩ボロンのシリコン基板中の濃度分布について示す図である。
【図５】本発明の第１の実施例に係るシリコン基板／シリコン酸化膜の界面準位密度について示す図である。
【図６】本発明の第１の実施例に係るゲート絶縁膜の絶縁破壊耐圧のヒストグラムである。
【図７】本発明の第２の実施例のｐ−ＭＯＳの製造方法について説明する断面図（その１）である。
【図８】本発明の第２の実施例のｐ−ＭＯＳの製造方法について説明する断面図（その２）である。
【図９】従来例のｐ−ＭＯＳの製造方法について説明する断面図（その１）である。
【図１０】従来例のｐ−ＭＯＳの製造方法について説明する断面図（その２）である。
【符号の説明】
１１  素子形成領域、
１２  素子分離領域、
１３  シリコン基板（半導体基板）、
１４  フィールド絶縁膜、
１５，１５ａ，１５ｃ  シリコン酸化膜（絶縁膜）、
１５ｂ，１５ｄ  ゲート絶縁膜、
１６，１６ｂ  ポリシリコン膜（半導体膜；シリコン膜）、
１６ａ，１６ｃ  ゲート電極、
１７，１７ａ  レジストパターン、
１８ａ〜１８ｄ  Ｓ／Ｄ領域層、
１９，１９ｃ  層間絶縁膜、
１９ａ，１９ｂ，１９ｄ，１９ｅ  コンタクトホール、
２０ａ〜２０ｄ  Ｓ／Ｄ電極。
【図１】
0003567465.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003567465.tif 000008
【図８】
0003567465.tif 000009
【図９】
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【図１０】
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