【手続補正書】
【提出日】平成28年11月28日(2016.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1のプロセッサを第2のプロセッサによりプリエンプトするための方法であって、
直接アクセスによって前記第1のプロセッサおよび第2のプロセッサと共有される不揮発性メモリから前記第1のプロセッサによりデータアクセスを実施するステップと、
前記第1のプロセッサによる前記共有不揮発性メモリへの前記第1のプロセッサによる操作のプリエンプションを要求するために、前記第1のプロセッサにドアベル割込みを発行するステップと、
前記第1のプロセッサによる前記データアクセスをプリエンプトし、前記第2のプロセッサによるメモリアクセスを開始するステップと、
を含み、
前記第1のプロセッサは、前記第1のプロセッサが排他的アクセス権を有するように構成されるシャドーレジスタの第1のセットにアクセスするように構成され、シャドーレジスタの前記第1のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含み、
前記第2のプロセッサは、前記第2のプロセッサが排他的アクセス権を有するように構成されるシャドーレジスタの第2のセットにアクセスするように構成され、シャドーレジスタの前記第2のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含み、
前記第1のプロセッサにより前記データアクセスを実施するステップは、シャドーレジスタの前記第1のセットにアクセスするステップを含み、
前記第2のプロセッサにより前記メモリアクセスを開始するステップは、シャドーレジスタの前記第2のセットにアクセスするステップを含む、
方法。
【請求項２】
前記共有不揮発性メモリデバイスはフラッシュドライブまたはディスクドライブである請求項1に記載の方法。
【請求項３】
前記第1のプロセッサと前記第2のプロセッサにより共有される別個のメモリが、データに正しくアクセスするために前記共有不揮発性メモリへのアクセスを与えられた前記第1のプロセッサと前記第2のプロセッサにより要求されるメモリパラメータを格納する、請求項1に記載の方法。
【請求項４】
前記第2のプロセッサにより前記アクセスを完了するステップと、
前記第2のプロセッサにより前記データアクセスを再開するステップと、
をさらに備える請求項1に記載の方法。
【請求項５】
前記共有不揮発性メモリデバイスへの前記メモリアクセスを開始するために、前記第2のプロセッサにセマフォロックを認可するステップと、
前記第2のプロセッサが前記メモリアクセスを完了した後に、前記データアクセスを再開するために、前記第1のプロセッサにセマフォロックを認可するステップと
をさらに備える請求項1に記載の方法。
【請求項６】
2つのプロセッサが共有デバイスへ独立にアクセスできるようにする装置であって、
共有アドレススペースと、
シャドーレジスタの第1のセットであって、シャドーレジスタの前記第1のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含む、シャドーレジスタの第1のセットと、
シャドーレジスタの第2のセットであって、シャドーレジスタの前記第2のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含む、シャドーレジスタの第2のセットと、
を備える、共有デバイスコントローラと、
前記共有デバイスコントローラを介して共有デバイスに接続され、シャドーレジスタの第1のセットに対して排他的アクセス権を有するように構成された、第1のプロセッサと、
前記共有デバイスコントローラを介して前記共有デバイスに接続され、シャドーレジスタの第2のセットに対して排他的アクセス権を有するように構成された、第2のプロセッサと、
を備え、
前記共有デバイスコントローラは、セマフォを前記第1のプロセッサに認可すると、シャドーレジスタの前記第1のセットを前記共有アドレススペースにマップし、前記セマフォを前記第2のプロセッサに認可すると、シャドーレジスタの前記第2のセットを前記共有アドレススペースにマップするように構成されたセマフォ状態マシンを有する、
を備える装置。
【請求項７】
前記セマフォ状態マシンは、前記共有デバイス上の前記第1のプロセッサの操作のプリエンプト要求に応答して、前記第1のプロセッサの前記操作をプリエンプトするために前記第2のプロセッサへの前記アクセスを認可して、前記第2のプロセッサが前記共有デバ
イスにアクセスできるようにする、請求項6に記載の装置。
【請求項８】
前記第1のプロセッサにより要求されたトランザクションが、シャドーレジスタの前記第1のセットに記憶されている情報を使用し、前記第2のプロセッサにより要求されたトランザクションが、シャドーレジスタの前記第2のセットに記憶されている情報を使用する、請求項6に記載の装置。
【請求項９】
シャドーレジスタの前記第1のセットとシャドーレジスタの前記第2のセットを、前記セマフォの認可により制御されるように同一の共有アドレススペースにマップするように構成された共有アドレスマルチプレクサをさらに備える請求項6に記載の装置。
【請求項１０】
前記第1のプロセッサの前記共有デバイスに関連付けられている操作は、前記共有デバ
イスに関連付けられている前記操作を開始するために前記第2のプロセッサにセマフォ
ロックを認可することによってプリエンプトされ、前記第2のプロセッサによる操作が完了すると、前記共有デバイスに対する前記操作を再開するために前記セマフォロックが前記第1のプロセッサに返される、請求項6に記載の装置。
【請求項１１】
2つのプロセッサが共有デバイスへ独立にアクセスできるようにするための方法であって、
第1のアドレスマップされたレジスタへのアクセスが共有アドレスにマップされるように前記共有アドレスにリンクされるように構成された前記第1のアドレスマップされたレジスタを含む、第1のシャドーレジスタを、第1のプロセッサによるセマフォの取得に応答して、前記共有アドレスにマップするステップであって、前記第1のプロセッサが、第1の値を前記共有アドレスにおいて前記第1のシャドーレジスタに書き込む、ステップと、
前記第1のプロセッサによる共有デバイスへの第1の操作の完了時の前記セマフォの解放に応答して、前記第1のシャドーレジスタを前記共有アドレスからリンク除去するステップと、
第2のアドレスマップされたレジスタへのアクセスが共有アドレスにマップされるように前記共有アドレスにリンクされるように構成された前記第2のアドレスマップされたレジスタを含む、第2のシャドーレジスタを、第2のプロセッサによるセマフォの取得に応答して、前記共有アドレスにマップするステップであって、前記第2のプロセッサが、第2の値を前記共有アドレスにおいて前記第2のシャドーレジスタに書き込む、ステップと、
前記第2のプロセッサによる前記共有デバイスへの第2の操作の完了時の前記セマフォの解放に応答して、前記第2のシャドーレジスタを前記共有アドレスからリンク除去するステップであって、前記第2の操作の完了時に、前記第1の値は前記第1のシャドーレジスタ内で不変であり、前記第2の値は前記第2のシャドーレジスタ内で不変である、ステップと
を備える方法。
【請求項１２】
前記第1の操作は、前記第1の値に従った前記共有デバイスから前記第1のプロセッサへ
のデータ転送である請求項11に記載の方法。
【請求項１３】
前記第2の操作は、前記第2の値に従った前記共有デバイスから前記第2のプロセッサへ
のデータ転送である請求項11に記載の方法。
【請求項１４】
前記第1の操作は、前記第2の操作を達成するために前記第2のプロセッサによってプリエンプトされる前記第1のプロセッサ操作への長い操作の一部であり、前記第2の操作が完了すると、前記第1のプロセッサは、以前に書き込まれた前記第1の値を用いて前記長い操作を完了するために前記セマフォを再度取得する、請求項11に記載の方法。
【請求項１５】
コンピュータ可読プログラムデータおよびコードにより符号化されたコンピュータ可読
非一時的記憶媒体であって、前記プログラムデータおよびコードは、プロセッサによって実行されるとき、
第1のアドレスマップされたレジスタへのアクセスが共有アドレスにマップされるように前記共有アドレスにリンクされるように構成された前記第1のアドレスマップされたレジスタを含む、第1のシャドーレジスタを、第1のプロセッサによるセマフォの取得に応答して、前記共有アドレスにマップするステップであって、前記第1のプロセッサが、第1の値を前記共有アドレスにおいて前記第1のシャドーレジスタに書き込む、ステップと、
前記第1のプロセッサによる共有デバイスへの第1の操作の完了時の前記セマフォの解放に応答して、前記第1のシャドーレジスタを前記共有アドレスからリンク除去するステップと、
第2のアドレスマップされたレジスタへのアクセスが共有アドレスにマップされるように前記共有アドレスにリンクされるように構成された前記第2のアドレスマップされたレジスタを含む、第2のシャドーレジスタを、第2のプロセッサによるセマフォの取得に応答して、前記共有アドレスにマップするステップであって、前記第2のプロセッサが、第2の値を前記共有アドレスにおいて前記第2のシャドーレジスタに書き込む、ステップと、
前記第2のプロセッサによる前記共有デバイスへの第2の操作の完了時の前記セマフォの解放に応答して、前記第2のシャドーレジスタを前記共有アドレスからリンク除去するステップであって、前記第2の操作の完了時に、前記第1の値は前記第1のシャドーレジスタ内で不変であり、前記第2の値は前記第2のシャドーレジスタ内で不変である、ステップと
を実施するように動作可能である、コンピュータ可読非一時的記憶媒体。
【請求項１６】
コンピュータ可読プログラムデータおよびコードにより符号化されたコンピュータ可読
非一時的記憶媒体であって、前記プログラムデータおよびコードは、プロセッサによって実行されるとき、
直接アクセスによって前記第1のプロセッサおよび第2のプロセッサと共有される不揮発性メモリから前記第1のプロセッサによりデータアクセスを実施するステップと、
前記第1のプロセッサによる前記共有不揮発性メモリへの前記第1のプロセッサによる操作のプリエンプションを要求するために、前記第1のプロセッサにドアベル割込みを発行するステップと、
前記第1のプロセッサによる前記データアクセスをプリエンプトし、前記第2のプロセッサによるメモリアクセスを開始するステップと、
を実施するように動作可能であり、
前記第1のプロセッサは、前記第1のプロセッサが排他的アクセス権を有するように構成されるシャドーレジスタの第1のセットにアクセスするように構成され、シャドーレジスタの前記第1のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含み、
前記第2のプロセッサは、前記第2のプロセッサが排他的アクセス権を有するように構成されるシャドーレジスタの第2のセットにアクセスするように構成され、シャドーレジスタの前記第2のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含み、
前記第1のプロセッサにより前記データアクセスを実施するステップは、シャドーレジスタの前記第1のセットにアクセスするステップを含み、
前記第2のプロセッサにより前記メモリアクセスを開始するステップは、シャドーレジスタの前記第2のセットにアクセスするステップを含む、
コンピュータ可読非一時的記憶媒体。
【請求項１７】
2つのプロセッサが共有デバイスへ独立にアクセスできるようにする装置であって、
第1のプロセッサが共有デバイスにアクセスし、シャドーレジスタの第1のセットへの排他的アクセス権を有するための手段であって、シャドーレジスタの前記第1のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含む、手段と、
第2のプロセッサが共有デバイスにアクセスし、シャドーレジスタの第2のセットへの排他的アクセス権を有するための手段であって、シャドーレジスタの前記第2のセットの各シャドーレジスタは、アドレスマップされたレジスタが共有アドレススペースにマップされるように前記共有アドレススペースにリンクされるように構成された前記アドレスマップされたレジスタを含む、手段と、
共有デバイスコントローラが、セマフォを前記第1のプロセッサに認可すると、シャドーレジスタの前記第1のセットを前記共有アドレススペースにマップし、前記セマフォを前記第2のプロセッサに認可すると、シャドーレジスタの前記第2のセットを前記共有アドレススペースにマップするための手段と、
を備える装置。