(57)【特許請求の範囲】
【請求項１】
所定周期の擬似乱数パルスを生成する擬似乱数発生手段と、
前記擬似乱数パルスが供給され、シフト動作と通常動作とが実行可能に構成された複数のフリップフロップ回路を有するスキャンパス設計された少なくとも１つの論理手段と、
前記論理手段の出力値と予め設定された期待値とを比較して各値が互いに一致するか否かを判定し、全ての論理手段に対する判定結果に基づいて１つの判定結果を出力する判定手段と、を具備し、
前記擬似乱数パルスの周期で一巡するタイミングパルスを生成するタイミング制御手段を有し、前記論理手段が、前記タイミングパルスに基づいて、前記擬似乱数パルスの１周期期間設定されるシフト動作と、少なくとも１クロック期間設定される通常動作とがを順次実行することを特徴とする診断機能を有する半導体集積回路。
【請求項２】
前記論理手段が、前記擬似乱数発生手段及び前記判定手段に対して並列に接続されることを特徴とする請求項１に記載の診断機能を有する半導体集積回路。
【請求項３】
前記論理手段が、前記擬似乱数発生手段及び前記判定手段に対して直列に接続されることを特徴とする請求項１に記載の診断機能を有する半導体集積回路。
【請求項４】
乱数パルスを生成する乱数発生手段と、
前記乱数パルスが供給され、シフト動作可能に構成されたそれぞれ同一段数のフリップフロップ回路を有するスキャンパス設計された複数の論理手段と、
前記論理手段のうち、それぞれ同一段目のフリップフロップ回路の複数の出力値を互いに比較して各値が互いに一致するか否かを判定し、全ての出力値に対する判定結果に基づいて１つの判定結果を出力する判定手段と、
を具備したことを特徴とする診断機能を有する半導体集積回路。
【請求項５】
前記論理手段の最終段及び／又は内部の組み合わせ回路の出力を外部導出するように、前記論理手段に接続される少なくとも１つの端子を有し、該端子の少なくとも１つが、入力部と出力部を有し、該出力部に供給された前記論理手段の最終段及び／又は内部回路の出力を該入力部を介して何れかの論理手段に入力可能な入出力端子であることを特徴とする請求項１乃至４の何れか１項に記載の診断機能を有する半導体集積回路。
【請求項６】
入力部と出力部とを有し、該入力部を介して前記論理手段にデータを供給するために前記論理手段に接続され、該出力部に供給される前記擬似乱数パルス又は乱数パルスを前記入力部を介して前記論理手段に供給可能な入出力端子を備えたことを特徴とする請求項１乃至５の何れか１項に記載の診断機能を有する半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スキャン設計された論理回路を有し、該論理回路を診断する診断機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の大規模化・同期回路化に伴い、機能記述を用いた論理合成による回路設計および、テストパターンを自動で作成するための方法としてスキャン設計法が注目されている。さらに、高機能システムＬＳＩ（大規模集積回路）においてはバ―ンインテストなどの信頼性試験の重要度も増してきている。反面、この高機能システムＬＳＩではテストの際、実際にセット機器上で動作する状態を完全に実現することは非常に難しくなってきており、消費電流テスト、バーンインテストなどにおいては、外部からのストレス印加またはテストベクタの入力装置に膨大なコストがかかることが大きな課題となってきている。このためスキャン設計法を利用し回路にストレスを印加していることが少なくない。
【０００３】
スキャン設計法を用いた擬似的なストレス印加とは、従来行なわれていた実使用モードにおける、回路動作を限り無く実使用に即した形でテストパターン設計を行ない、これを用いて消費電力測定、信頼性試験でのストレス印加方法に対し、限られたパターン長にて、実モード相当の回路動作率を実現するため、スキャン設計法などにより、等価なテストパターンを作成し、テストに導入する方法である。
【０００４】
これにより、実動作状態と等価にはならないものの、信頼性テスト等の際、半導体集積回路中の動作している回路の割合を実動作に近い状態にすることが可能となり、信頼性加速テスト等で、充分なストレスが印加されずにテストが行なわれることを防ぐことができる。
【０００５】
以下、従来のバーンインテストについて説明する。従来のバーンインテストは、パッケージングされた完成品に対して行なわれていたため、テストを行なう際、十数種の周波数の異なる信号供給源より必要な端子数分だけ外部より信号供給を行ない、内部回路を動作させる方法を採っていた。この際、半導体集積回路の規模が小さくかつ、動作的に複雑でない回路に対しては、実動作に近いパターンを信号供給源の組み合わせにより実現することができた。
【０００６】
しかしながら、半導体集積回路の大規模化／複雑化に伴い、用意されている信号供給源の組み合わせでは、実動作を実現することが不可能になってきたため、スキャン設計法を利用し、スキャンテストパターンを信号供給源の組み合わせにより実現し代用するようになってきた。
【０００７】
【発明が解決しようとする課題】
バーンインテストは、通常、一度に大量の半導体集積回路に対して実行されるが、大量の半導体集積回路に対して特定のストレスを適正に印加するためには、相当の規模の装置を必要とする。また、印加されたストレスに対する出力結果をモニタするための装置も大規模なものとなる。さらに、半導体集積回路の規模が増大するに伴い設けられる端子数も増えるため、これに伴い装置も大規模なものとなり、大幅なコストアップにつながる。
【０００８】
一方、半導体集積回路に対するバーンインテストは、完成品に対する他、近年では、ウェハレベルにて行う手法も確立されつつある。しかし、ウェハレベルでのバーンインテストは、完成品に対して行う場合に比べ、同時に遙かに多くの数の半導体集積回路をテスト対象とするため、各々の半導体集積回路に対してテストの為に使用可能な端子数には限りがある。従って、限られた端子数で、ストレス印加、状態観測ができる回路設計が要求される。
【０００９】
本発明は、上記事情に鑑みて成されたもので、半導体集積回路を診断する場合に必要となる端子数を最小限に抑え、かつ確実に診断することができる診断機能を有する半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に係わる本発明は、所定周期の擬似乱数パルスを生成する擬似乱数発生手段と、前記擬似乱数パルスが供給され、シフト動作と通常動作とが実行可能に構成された複数のフリップフロップ回路を有するスキャンパス設計された少なくとも１つの論理手段と、前記論理手段の出力値と予め設定された期待値とを比較して各値が互いに一致するか否かを判定し、全ての論理手段に対する判定結果に基づいて１つの判定結果を出力する判定手段と、を具備し、前記擬似乱数パルスの周期で一巡するタイミングパルスを生成するタイミング制御手段を有し、前記論理手段が、前記タイミングパルスに基づいて、前記擬似乱数パルスの１周期期間設定されるシフト動作と、少なくとも１クロック期間設定される通常動作とがを順次実行するものである。
【００１１】
請求項２に係わる本発明は、前記論理手段が、前記擬似乱数発生手段及び前記判定手段に対して並列に接続されるものである。
【００１２】
請求項３に係わる本発明は、前記論理手段が、前記擬似乱数発生手段及び前記判定手段に対して直列に接続されるものである。
【００１４】
請求項４に係わる本発明は、乱数パルスを生成する乱数発生手段と、前記乱数パルスが供給され、シフト動作可能に構成されたそれぞれ同一段数のフリップフロップ回路を有するスキャンパス設計された複数の論理手段と、前記論理手段のうち、それぞれ同一段目のフリップフロップ回路の少なくとも１つの出力値を互いに比較して各値が互いに一致するか否かを判定し、全ての出力値に対する判定結果に基づいて１つの判定結果を出力する判定手段と、を具備したものである。
【００１５】
請求項５に係わる本発明は、前記論理手段の最終段及び／又は内部の組み合わせ回路の出力を外部導出するように、前記論理手段に接続される少なくとも１つの端子を有し、該端子の少なくとも１つが、入力部と出力部を有し、該出力部に供給された前記論理手段の最終段及び／又は内部回路の出力を該入力部を介して何れかの論理手段に入力可能な入出力端子としたものである。
【００１６】
請求項６に係わる本発明は、入力部と出力部とを有し、該入力部を介して前記論理手段にデータを供給するために前記論理手段に接続され、該出力部に供給される前記擬似乱数パルス又は乱数パルスを前記入力部を介して前記論理手段に供給可能な入出力端子を備えたものである。
【００１７】
請求項１及び２に記載の発明は、論理手段に擬似乱数パルスを供給してストレスを印加し、論理手段の出力を判定手段で期待値と比較することにより、論理手段の動作状態、論理手段のストレス印加状態を確認するものである。判定手段は、各論理手段の出力に対して個々に比較し、全ての論理手段に対する比較結果を１つの判定結果として出力する。これにより、半導体集積回路から出力される判定手段の判定結果が１つに集約されるため、半導体集積回路を診断するために必要とされる端子数を削減することができる。また、論理手段に供給された擬似乱数パルスのシフト動作に加えて通常動作を加えることにより、論理手段に印加されるストレスの度合いを高めることができ、より効率的なストレス印加が可能となる。
【００１８】
請求項３に記載の発明は、複数の論理手段を直列接続し、擬似乱数発生手段から判定手段までの経路を一本化することにより、擬似乱数パルスの供給及び論理手段の判定手段への出力を一元化したものである。これにより、特に、判定手段にあっては、複数の論理手段の出力に対して個々に比較していたのに対し、複数の論理手段の出力を１度に比較することができる。従って、判定手段の簡易化を図ることができる。
【００２０】
請求項４に記載の発明は、それぞれ同一段数を有する論理手段に乱数パルスを供給し、各論理手段の同一段目のフリップフロップ回路の出力値を相互に比較し、論理手段の動作状態及び論理手段のストレス印加状態を確認するものである。この比較は、各段目におけるフリップフロップ回路の出力値に対して実行することができる。判定手段は、各段に対する複数の比較結果を１つの判定結果として出力する。請求項４に記載の発明では、同一構成の複数の論理手段の出力を相互に比較対象としているため、乱数パルスに基づいて算出される期待値等を用意することがなく、判定手段を簡易化することができる。判定手段は、各出力値に対する比較結果を１つの判定結果として出力する。これにより、半導体集積回路から出力される判定手段の判定結果が１つに集約されるため、半導体集積回路を診断するために必要とされる端子数を削減することができる。
【００２１】
請求項５及び６に記載の発明は、論理手段に接続される端子に対してもストレスを印加し、これら端子を含めた半導体集積回路全体にストレスを印加するものである。これにより、半導体集積回路を構成する論理手段だけでなく端子もストレス印加による診断対象とすることができ、より精度の高い診断を実行することができる。
【００２２】
なお、本発明において論理手段とは、スキャンパス設計されたスキャン機能付きフリップフロップ回路と、これら回路間に配置された組み合わせ回路とが縦続されたスキャンチェーン構造を構成要素とし、１つのスキャンチェーン構造を有する論理手段若しくは複数のスキャンチェーン構造を有する論理手段、さらには、１つ又は複数のスキャンチェーン構造を有する論理手段が複数ある場合をも含む。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の第１の実施の形態における診断機能を有する半導体集積回路を構成するスキャン設計された論理回路（論理手段）１００を示している。図１において、１１７はテストに必要な周波数のクロック信号が常時供給されるクロック端子、１１６はテスト開始時に回路全体を初期化するためのリセット信号が供給されるリセット端子、１１５はスキャンテストにおいて、シフト動作状態でスキャンデータを順次入力し、通常動作に切り替え半導体集積回路内の組合せ回路の動作をスキャンし、再びシフト動作に戻しスキャンされたデータを順次送り出すための切替信号が供給されるシフト動作／通常動作切替端子ある。また、１２２〜１４１はスキャン機能付きフリップフロップ回路、１４２〜１５７は通常動作において順序回路を構成するフリップフロップ回路間に配置された組合せ回路である。フリップフロップ回路１２２〜１４１及び組み合わせ回路１４２〜１５７のうち、相互に直列接続されたフリップフロップ回路１２２〜１２６と組み合わせ回路１４２〜１４５との組はスキャンチェーンを構成する。同様に、フリップフロップ回路１２７〜１３１、１３２〜１３６及び１３７〜１４１と組み合わせ回路１４６〜１４９、１５０〜１５３及び１５４〜１５７との組もスキャンチェーンを構成する。
【００２４】
上記構成の論理回路をスキャンテストする場合、先ず、各スキャンチェーンをシフト動作に切り替え、スキャンデータ入力端子１１１、１１２、１１３、１１４からスキャンチェーンを構成する組合せ回路の故障を検出するために必要なデータを供給する。次に、各スキャンチェーンを通常動作に切り替え、１クロック分、組み合わせ回路を実動作させる。その後、各スキャンチェーンをシフト動作に戻し、スキャンデータ出力端子１１８、１１９、１２０、１２１から組合せ回路の演算結果を導出する。
【００２５】
図２は本発明の第１の実施の形態における半導体集積回路に擬似乱数パルスを供給するための擬似乱数発生回路（擬似乱数発生手段）２００の構成を示している。図２において、２０１はクロック端子、２０２はリセット端子、２０４、２０６、２０８、２０９はｎ段のシフトレジスタを構成するリセット機能付きフリップフロップ回路、２０７は最終ｎ段のフリップフロップ回路の出力と任意段のフリップフロップ回路（図示例では、フリップフロップ回路２０８）の出力との排他的論理和を得る排他的論理和回路（ＥＸ−ＯＲ回路）である。
【００２６】
シフトレジスタの初段のフリップフロップ回路２０４には、排他的論理和回路２０７の出力が供給され、最終段のフリップフロップ回路２０９から（２ｎ−１）周期の擬似乱数パルスが出力される。擬似乱数発生回路２００から出力される擬似乱数パルスは、バーンインテストを実行する場合に、論理回路１００に印加されるストレスとして用いられる。
【００２７】
図３は本発明の第１の実施の形態における診断機能を有する半導体集積回路を示しており、図１に示した論理回路１００及び図２に示した擬似乱数発生回路２００を備える。図３において、３１０はクロック端子、３０９はリセット端子、３０８はシフト動作と通常動作とを切り替えるための切替信号が供給されるシフト動作／通常動作切替端子であり、３０３、３０５、３０６は論理回路１００をスキャンテストするためのスキャンデータが入力されるスキャンテスト入力端子である。
【００２８】
論理回路１００はスキャンテストの対象となるとともに、バーンインテストの対象となる。論理回路１００をバーンインテストする場合、擬似乱数発生回路２００で生成された擬似乱数パルスが、スキャンテスト／バーンインテスト切替端子３０７から供給されるスキャンテストとバーンインテストとを切り替えるための切替信号により制御されるセレクタ３１１、３１２、３１３を介して各スキャンチェーンに供給される。各スキャンチェーンに供給された擬似乱数パルスは、スキャンチェーン内を伝搬して判定回路（判定手段）３５０に導出される。
【００２９】
判定回路３５０は各スキャンチェーンの出力値をそれぞれ予め設定された期待値と比較する。論理回路内の回路が正常に作動し、かつ回路に適切にストレスが印加されていれば、スキャンチェーンから正常な出力が導出される。判定回路３５０は、全てのスキャンチェーンの出力を１つに集約した判定結果を出力端子３５１に導出する。
【００３０】
図４は図３に示した半導体集積回路を模式的に示している。すなわち、論理回路（論理手段）に対してバーンインテストを実行する場合、擬似乱数発生回路（擬似乱数発生手段）２００で生成された擬似乱数パルスを論理回路を構成する複数のスキャンチェーン４０２〜４０６にそれぞれ供給し、各スキャンチェーンの出力をそれぞれ期待値と判定回路（判定手段）で比較することにより、論理回路を診断することができる。
【００３１】
これにより、実動作に準ずるテストだけではストレスを印加することが難しい組み合わせ回路に対してスキャンチェーンを通じて擬似乱数パルスを供給することにより確実にストレスを印加することができる。
【００３２】
以下、図５を参照して本発明の第２の実施の形態について説明する。図４に示した第１の実施の形態と異なる点は、第１の実施の形態において切替端子３０８から供給されるシフト動作／実動作を切り替えるための切替信号を、タイミング制御回路（タイミング制御手段）３４１で生成することにある。
【００３３】
バーンインテストを実行する際、クロック端子３１０に常時テスト周波数のクロックを供給し、スキャンテスト／バーンインテスト切替端子３０７に切替信号を供給してバーンインテストモードに設定し、擬似乱数発生回路（擬似乱数発生手段）３０１から（２ｎ−１）周期の擬似乱数パルスをセレクタ３１１、３１２を介して論理回路３０２を構成する各スキャンチェーンに供給する。
【００３４】
タイミング制御回路３４１は、カウンタで生成される（２ｎ−１）周期のタイミングパルスをデコードして各フリップフロップ回路を構成するセレクタの制御端に供給し、各フリップフロップ回路をシフト動作と通常動作とに切り替える。
【００３５】
図６は、論理回路３０２の動作を示しており、（１）はフリップフロップ回路をシフト動作に固定する場合、（２）はフリップフロップ回路をシフト動作と通常動作とに切り替える場合を示している。
【００３６】
第２の実施の形態では、タイミング制御回路３４１から、（２）に示すタイミングパルスを発生し、これによりフリップフロップ回路を一定周期（２ｎ−１）毎にシフト動作と通常動作とに切り替える。
【００３７】
すなわち、先ず、（２ｎ−１）クロック期間、フリップフロップ回路をシフト動作に設定し、この状態で擬似乱数パルスをフリップフロップ回路に供給する。次に、１クロック期間、フリップフロップ回路を通常動作に設定し、この状態で、供給された擬似乱数パルスを処理する。その後、再び、（２ｎ−１）クロック期間、フリップフロップ回路をシフト動作に設定し、この状態で、擬似乱数パルスをシフトさせる。この動作を繰り返して、供給された擬似乱数パルスを判定回路３５０に導出する。なお、バーンインテストが実行されている場合は、スキャンデータ入力端子に入力されるスキャンデータは第１の極性（正極性）若しくは第２の極性（負極性）に設定される。
【００３８】
上述のように、バーンインテストを実行する場合、論理回路を構成するスキャンチェーンをシフト動作に固定せずに、シフト動作と通常動作とに切り替えることにより、フリップフロップ回路間の組み合わせ回路に対してもストレスが印加される。従って、論理回路に対するストレスの印加率を高めることができ、効率よくストレスを印加することができる。
【００３９】
以下、図７を参照して第３の実施の形態における半導体集積回路について説明する。論理回路を構成する複数のスキャンチェーンに対して擬似乱数パルスを供給する場合、第１及び第２の実施の形態では、擬似乱数発生回路及び判定回路に対して各スキャンチェーンが並列に接続され、各スキャンチェーンに同時に擬似乱数パルスが供給されていたのに対し、第３の実施の形態では、擬似乱数発生回路５０１及び判定回路５０７に対して複数のスキャンチェーン５０１〜５０６が互いに直列に接続され、各スキャンチェーンに順次擬似乱数パルスが供給される。最終のスキャンチェーン５２６から導出された擬似乱数パルスは、判定回路５０７に供給される。
【００４０】
第１及び第２の実施の形態では、判定回路は各スキャンチェーンから出力される複数の出力値をそれぞれ期待値と比較し、その後、複数の比較結果に基づいて論理回路の状態を判定している。しかし、第３の実施の形態では、判定回路５０７は１つの出力値を期待値と比較するだけで、複数のスキャンチェーンを有する論理回路の状態を判定することができるため、判定回路５０７の判定処理を簡易化することができる。
【００４１】
以下、図８を参照して第４の実施の形態について説明する。図８において、６０１は乱数パルスを発生する乱数発生回路（乱数発生手段）、６０９は常時バーンインテスト周波数のクロックが供給されるクロック端子、６０８はバーンインテスト開始時に半導体集積回路全体を初期化するためのリセット信号が入力されるリセット端子、６０７はシフト動作と通常動作とを切り替える切替信号が供給されるシフト動作／通常動作切替端子、６０３、６０４、６０５、６０６はスキャンデータが供給されるスキャンデータ入力端子である。また、６２８〜６５５はスキャン機能付きフリップフロップ回路、６５６〜６７９は通常動作において順序回路を構成するスキャン機能付きフリップフロップ回路間の組合せ回路であり、互いに直接接続されたフリップフロップ回路及び組み合わせ回路はスキャンチェーンを構成する。
【００４２】
バーンインテストを実行する場合、フリップフロップ回路６２８〜６５５を構成する各セレクタをシフト動作に切り替え、かつスキャンデータ入力端子に供給されるスキャンデータを第１の極性（正極性）又は第２の極性（負極性）に設定する。この状態で、乱数発生回路６０１で生成された乱数パルスを各スキャンチェーンを介して判定部６１０、６１１に導出する。判定部６１０，６１１は、各スキャンチェーンの出力値を論理演算により比較する。
【００４３】
いま、フリップフロップ回路６２８から始まるスキャンチェーン（第１のスキャンチェーン）と、フリップフロップ回路６３５から始まるスキャンチェーン（第２のスキャンチェーン）とに着目する。各スキャンチェーンにはそれぞれ同一の擬似乱数パルスが供給されるため、各スキャンチェーンにおいて、擬似乱数パルスが同一段数分シフトされて導出される出力値は互いに同一である。従って、これら出力値を比較することにより、各スキャンチェーンが正常に動作しているか、若しくは適切なストレスが印加されているか否かを判別することができる。
【００４４】
判定部６１０は、第１及び第２のスキャンチェーンの同一段目のフリップフロップ回路の出力値の排他的論理和を順次得、各排他的論理和の論理積を得る。すなわわち、第１のスキャンチェーンを構成するフリップフロップ回路６３１の出力値と第２のスキャンチェーンを構成するフリップフロップ回路６３８の出力値とをＥＸ−ＯＲ回路６２０に入力する。同様に、フリップフロップ回路６３２の出力値とフリップフロップ回路６３９の出力値とをＥＸ−ＯＲ回路６２１に入力し、フリップフロップ回路６３３の出力値とフリップフロップ回路６４０の出力値とをＥＸ−ＯＲ回路６２２に入力し、フリップフロップ回路６３４の出力値とフリップフロップ回路６４１の出力値とをＥＸ−ＯＲ回路６２３に入力する。各ＥＸ−ＯＲ回路の出力はそれぞれＡＮＤ回路６１８に入力される。これにより、第１及び第２のスキャンチェーンの出力が一致しているか否かが確認される。このとき第１及び第２のスキャンチェーンを構成するそれぞれのフリップフロップ回路の段数を一致させ、かつ各スキャンチェーンを第１の極性（正極性）又は第２の極性（負極性）に統一してスキャンチェーンを構成することにより、２つのスキャンチェーンの出力を比較する回路を簡略化することが可能となる。
【００４５】
フリップフロップ回路６４２から始まるスキャンチェーン及びフリップフロップ回路６４９から始まるスキャンチェーンについても、同様に各スキャンチェーンを構成する同一段目のフリップフロップ回路の出力値を互いに比較し、各段目のフリップフロップ回路の出力値の比較結果の論理積を得ることにより、２つのスキャンチェーンの出力が一致しているか否かが確認される。
【００４６】
ＡＮＤ回路６１８、６１９に出力はＡＮＤ回路６１４に集約され、その論理積が出力端子６１５に導出される。これにより、論理回路の動作状態若しくは論理回路のストレス印加状態を確認することができる。
【００４７】
図９は第４の実施の形態を模式的に示している。すなわち、乱数発生回路７０１で生成された乱数パルスが、互いに同一段数のスキャンチェーン（ｍ段）７０２、７０３に供給される。そして、各スキャンチェーンの最終段からｎ段分のフリップフロップ回路（判定対象）の出力７０６、７０７を判定部７１０で比較する。同様に、乱数パルスが互いに同一段数のスキャンチェーン（ｋ段）７０４、７０５に供給される。そして、各スキャンチェーンの最終段からｎ段分のフリップフロップ回路（判定対象）の出力７０８、７０９を判定部７１１で比較する。各判定部の出力はＡＮＤ回路７１２に入力され、各出力の論理積を得ることにより、論理回路の動作状態、若しくは論理回路のストレス印加状態を確認することができる。
【００４８】
図１０は第４の実施の形態の応用例を模式的に示したものである。乱数発生回路８０１で生成された乱数パルスは互いに同一段数のスキャンチェーン（ｍ段）８０２、８０３、８０４に供給される。そして、各スキャンチェーンの最終段からｎ段分のフリップフロップ回路（判定対象）の出力８１０、８１１、８１２を判定部８１８で比較する。判定部８１８は、図示例のように、フリップフロップ回路の出力８１２とフリップフロップ回路の出力８１０、８１１とを比較する他、出力８１０と出力８１１、８１２とを比較、又は出力８１１と出力８１０、８１２とを比較するようにしてもよい。
【００４９】
同様に、乱数パルスが互いに同一段数のスキャンチェーン（ｋ段）８０５、８０６、８０７に供給される。そして、各スキャンチェーンの最終段からｎ段分のフリップフロップ回路（判定対象）の出力８１３、８１４、８１５を判定部８１９で比較する。さらに、乱数パルスがスキャンチェーン（ｚ段）８０８、８０９に供給され、各スキャンチェーンの最終段からｎ段分のフリップフロップ回路（判定対象）の出力８１６、８１７を判定部８２０で比較する。各判定部の出力はＡＮＤ回路８１２に入力され、各出力の論理積を得ることにより、論理回路の動作状態、若しくは論理回路のストレス印加状態を確認することができる。
【００５０】
図１０に示した構成によれば、構成段数が同一のスキャンチェーン同士の出力を互いに比較するため、構成段数が揃っている設計モジュール単位或いはレイアウト時のブロック単位毎に回路をテストすることができる。従って、テスト回路の設計が容易となる。また、モジュール単位で出力を判定することができるため、複数のモジュールの各出力を集約することにより、リアルタイムで１チップの出力判定が可能となる。
【００５１】
以下、図１１を参照して第５の実施の形態について説明する。図１１において、９１０はバーンインテストに必要な周波数を有するクロックが常時供給されるクロック端子、９０９は半導体集積回路全体を初期化する初期化信号が入力されるリセット端子、９１３〜９２７はスキャン機能付きフリップフロップ回路、９２８〜９３９は組合せ回路、９０８はシフト動作と通常動作とを切り替える切替信号が入力されるシフト動作／通常動作切替端子、９０７はスキャンテストとバーンインテストとに切り替える切替信号が入力されるスキャンテスト／バーンインテスト切替端子である。
【００５２】
バーンインテストを実行する場合は、リセット端子９０９に入力される初期化信号により半導体集積回路を初期化し、スキャンテスト／バーンインテスト切替端子９０７を介して入力される切替信号を第１の極性（正極性）又は第２の極性（負極性）に設定してセレクタ９１１、９１２、９１３をバーンインテストモードに切り替えて、擬似乱数発生回路９０１で生成された擬似乱数パルスを論理回路９０２を構成する各スキャンチェーンに供給する。
【００５３】
なお、必要に応じて、第２の実施の形態に示したように、スキャンチェーンを所定周期毎にシフト動作と通常動作とに切り替えてるようにしてもよい。各スキャンチェーンを通過した擬似乱数パルスはそれぞれ判定回路９４６に供給され、回路の動作状態及びストレスの印加状態が判定される。
【００５４】
第５の実施の形態では、図示のように、出力端子９４１、９４３にスキャンチェーンを構成する最終段のフリップフロップ回路の出力が供給され、出力端子９４０にはスキャンチェーンを構成する組み合わせ回路の出力が供給される。また、入力部と出力部とを有する入出力端子９４４は、スキャンチェーンを構成する組み合わせ回路の出力により出力モードに設定された状態で最終段のフリップフロップ回路の出力が外部導出される。さらに、この出力は、入出力端子９４４を構成する入力部を介して別のスキャンチェーン内の組み合わせ回路に供給される。
【００５５】
上記構成により、スキャンチェーンに接続される出力端子、入出力端子を含めて半導体集積回路全体にストレスを印加することができる。なお、出力端子９４０、９４１、９４３には単にストレスが印加されるのみであるが、バーンインテスト後の別のテストにおいて出力端子にストレスを印加した結果が反映される。
【００５６】
以下、図１２を参照して第６の実施の形態について説明する。図１１において、１１０４はシフト動作と通常動作とを切り替える切替信号が入力されるシフト動作／通常動作切替端子、１１０５はバーンインテスト開始時に半導体集積回路全体を初期化する初期化信号が入力されるリセット端子、１１０７はバーンインテストに必要な周波数のクロックが常時供給されるクロック端子、１１０８はバーンインテストモードを設定する設定信号が入力されるバーンインテスト設定端子、１１１３〜１１２２はスキャン機能付きフリップフロップ回路、１１２３〜１１３０は組み合わせ回路である。
【００５７】
第６の実施の形態では、シフト動作／通常動作切替端子１１０４、リセット端子１１０５、クロック信号入力１１０７及びバーンインテスト設定端子１１０８以外の入力端子が、全て入出力端子で置き換えられる。すなわち、擬似乱数発生回路１１０１で生成された擬似乱数パルス又はスキャンデータが供給される入出力端子１１０３、１１０６が設けられる。各スキャンチェーンを通過した擬似乱数パルスはそれぞれ判定回路１１１２に供給され、回路の動作状態及びストレスの印加状態が判定される。
【００５８】
バーンインテストを実行する場合、バーンインテスト設定端子１１０８に入力される設定信号を第１の極性（正極性）又は第２の極性（負極性）に設定してセレクタ１１０２をバーンインテストモードに設定する。セレクタ１１０２の出力は入出力部１１０３、１１０６を構成する出力部の制御端に供給されている。セレクタ１１０２がバーンインテストモードが設定されると、入出力部１１０３、１１０６が入力モードに設定され、擬似乱数パルスが入出力部１１０３、１１０６を介して各スキャンチェーンに供給される。これにより、入出力端子１１０３、１１０６及び半導体集積回路を構成するスキャンチェーンにストレスを印加することができる。
【００５９】
半導体集積回路の出力側において、出力端子１１１０にはスキャンチェーンを構成する最終段のフリップフロップ回路の出力が供給される。入出力端子１１０９はセレクタ１１０２により、バーンインテスト実行時、出力モードに設定され、スキャンチェーンの出力が外部導出されるとともに、入力部を介して別のスキャンチェーンに供給される。
【００６０】
上記構成により、出力端子、入出力端子を含めて半導体集積回路全体にストレスを印加することができる。
【００６１】
なお、第６の実施の形態において、半導体集積回路の入力側の端子にのみストレスを印加するようにしてもよい。
【００６２】
【発明の効果】
請求項１及び２に記載の発明によれば、論理手段の動作状態、ストレス印加状態を確認するための判定手段が、各論理手段の出力に対して個々に比較し、全ての論理手段に対する比較結果を１つの判定結果として出力することにより、半導体集積回路から出力される判定手段の判定結果が１つに集約されるため、半導体集積回路を診断するために必要とされる端子数を最小限に抑えることができ、かつ１つの判定結果によって複数の論理手段を確実に診断することができる。また、判定結果をモニタするための外部装置においても、判定手段で集約された１つの判定結果に基づいて、半導体集積回路の不具合を確認することができ、診断装置全体のコストを抑えることができる。さらに、論理手段に供給された擬似乱数パルスのシフト動作に加えて通常動作を加えることにより、論理手段に印加されるストレスの度合いを高めることができ、より効率的なストレス印加が可能となる。
【００６３】
請求項３に記載の発明によれば、さらに、複数の論理手段を直列接続し、擬似乱数発生手段から判定手段までの経路を一本化して、擬似乱数パルスの供給及び論理手段の判定手段への出力を一元化することにより、特に、判定手段にあっては、複数の論理手段の出力を１度に比較することができる。従って、判定手段の簡易化を図ることができる。
【００６５】
請求項４に記載の発明によれば、同一構成の複数の論理手段の出力を相互に比較対象としているため、乱数パルスに基づいて算出される期待値等を用意することがなく、判定手段を簡易化することができる。判定手段からは、各出力値に対する比較結果を１つの判定結果として出力されるので、半導体集積回路から出力される判定手段の判定結果が１つに集約され、これにより、半導体集積回路を診断するために必要とされる端子数を削減す最小限に抑えることができ、かつ１つの判定結果によって複数の論理手段を確実に診断することができる。また、判定結果をモニタするための外部装置においても、判定手段で集約された１つの判定結果に基づいて、半導体集積回路の不具合を確認することができ、診断装置全体のコストを抑えることができる。
【００６６】
請求項５及び６に記載の発明によれば、さらに、論理手段に接続される端子に対してもストレスを印加し、これら端子を含めた半導体集積回路全体にストレスを印加することにより、半導体集積回路を構成する論理手段だけでなく端子もストレス印加による診断対象とすることができ、より精度の高い診断を実行することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における診断機能を有する半導体集積回路を構成する論理回路１００を示す構成図である。
【図２】本発明の第１の実施の形態における診断機能を有する半導体集積回路を構成する擬似乱数発生回路２００を示す構成図である。
【図３】本発明の第１の実施の形態における診断機能を有する半導体集積回路を示す構成図である。
【図４】本発明の第１の実施の形態における診断機能を有する半導体集積回路を示す模式図である。
【図５】本発明の第２の実施の形態における診断機能を有する半導体集積回路を示す構成図である。
【図６】図５で示した論理回路３０２の動作を示すタイミングチャートである。
【図７】本発明の第３の実施の形態における診断機能を有する半導体集積回路を示す構成図である。
【図８】本発明の第４の実施の形態における診断機能を有する半導体集積回路を示す構成図である。
【図９】第４の実施の形態を示す模式図である。
【図１０】第４の実施の形態の変形例を示す構成図である。
【図１１】本発明の第５の実施の形態における診断機能を有する半導体集積回路を示す構成図である。
【図１２】本発明の第６の実施の形態における診断機能を有する半導体集積回路を示す構成図である。
【符号の説明】
１００  論理回路（論理手段）
１１１〜１１４  スキャンデータ入力端子
１１５  シフト動作／通常動作モード切替端子
１１６  リセット端子
１１７  クロック端子
１１８〜１２１  スキャンデータ出力端子
１２２〜１４１  スキャン機能付きフリップフロップ回路
１４２〜１５７  組み合わせ回路
２００  擬似乱数発生回路
２０１  クロック端子
２０２  リセット端子
２０４、２０６、２０８、２０９  フリップフロップ回路
２０７  ＥＸ−ＯＲ（排他的論理和）回路
２１０  擬似乱数出力端子
３０３、３０５、３０６  スキャンデータ入力端子
３０７  スキャンテスト／バーンインテスト切替端子
３０８  シフト動作／通常動作切替端子
３０９  リセット端子
３１０  クロック端子
３１１〜３１３  セレクタ
３１４〜３２７  スキャン機能付きフリップフロップ回路
３２８〜３３９  組み合わせ回路
３４１  タイミング制御回路
３５０  判定回路
３５１  出力端子
４０２〜４０６  スキャンチェーン
５０１  擬似乱数発生回路
５０２〜５０６  スキャンチェーン
５０７  判定回路
６０１  乱数発生回路
６０３〜６０６  スキャンデータ入力端子
６０７  シフト動作／通常動作切替端子
６０８  リセット端子
６０９  クロック端子
６１０、６１１  判定部
６１２、６１３、６１６、６１７  スキャンデータ出力端子
６１４、６１８、６１９  ＡＮＤ回路
６１５  出力端子
６２８〜６５５  フリップフロップ回路
６５６〜６７９  組み合わせ回路
７０１  乱数発生回路
７０２〜７０５  スキャンチェーン
７１０、７１１  判定部
７１２  ＡＮＤ回路
８０１  乱数発生回路
８０２〜８０９  スキャンチェーン
８１８、８１９、８２０  判定部
８２１  ＡＮＤ回路
９０１  擬似乱数発生回路
９０３〜９０６  スキャンチェーン
９０７  スキャンテスト／バーンインテスト切替端子
９０８  シフト動作／通常動作切替端子
９０９  リセット端子
９１０  クロック端子
９１１〜９１３  セレクタ
９１４〜９２７  フリップフロップ回路
９２８〜９３９  組み合わせ回路
９４０、９４１、９４３、９４５  出力端子
９４４  入出力端子
９４６  判定回路
１１０１  擬似乱数発生回路
１１０２  セレクタ
１１０３、１１０６、１１０９  入出力端子
１１０４  シフト動作／通常動作切替端子
１１０５  リセット端子
１１０７  クロック端子
１１０８  バーンインテスト設定端子
１１１０、１１１１  出力端子
１１１２  判定回路
１１１３〜１１２２  フリップフロップ回路
１１２３〜１１３０  組み合わせ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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