【手続補正書】
【提出日】平成29年11月16日(2017.11.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
深度ブロックを復号する方法であって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを示すシンタックス要素を受信することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは、前記シンタックス要素によって示される前記サイズに等しいサイズを有し、別個の動き情報が、各サブＰＵについて、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから継承され得る、
サブＰＵ  ＭＰＩモードに基づくＭＰＩマージまたはスキップ候補が動き予測に利用され得ることを示すインデックス値を受信すると、前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくとも部分的に基づいて、前記深度ブロックの前記サブＰＵの各々について動き情報を継承することと、
を備える方法。
【請求項２】
深度ブロックを符号化する方法であって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを決定することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは等しいサイズを有し、別個の動き情報が、各サブＰＵについて、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから継承され得る、
前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくとも部分的に基づいて、前記深度ブロックの各サブＰＵを符号化することと、
前記深度ＰＵにおけるＭＰＩに関する各サブＰＵの前記サイズを示すシンタックス要素を生成することと、
を備える方法。
【請求項３】
前記シンタックス要素はシーケンスパラメータセット（ＳＰＳ）において受信される、請求項１または請求項２に記載の方法。
【請求項４】
前記深度ブロックは複数の深度ＰＵを含み、前記深度ブロックはアクセスユニットにおける複数の深度ブロックのうちの１つであり、前記シンタックス要素は、前記アクセスユニットにおける各それぞれの深度ブロックにおいて各深度ＰＵの各サブＰＵについてのＭＰＩサイズをさらに示す、請求項３に記載の方法。
【請求項５】
前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくとも部分的に基づいて、各サブＰＵについて動き情報を継承することは、
前記深度ＰＵが深度ＰＵの第１のセットにあると決定することと、ここにおいて、深度ＰＵの前記第１のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の値との合計の２乗よりも小さいサイズを有する、
前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくとも部分的に基づいて、前記深度ＰＵにおける各サブＰＵについて動き情報を継承することと、
を備える、請求項１に従属するときの請求項４に記載の方法。
【請求項６】
前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくとも部分的に基づいて、前記サブＰＵを符号化することは、
前記深度ＰＵが深度ＰＵの第１のセットにあると決定することと、ここにおいて、深度ＰＵの前記第１のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の値との合計の２乗よりも小さいサイズを有する、
前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくとも部分的に基づいて、前記深度ＰＵにおける各サブＰＵを符号化することと、
を備える、請求項２に従属するときの請求項４に記載の方法。
【請求項７】
前記深度ＰＵは第１の深度ＰＵであり、前記方法は、
第２の深度ＰＵが深度ＰＵの第２のセットにあると決定することと、ここにおいて、深度ＰＵの前記第２のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の前記値との前記合計の２乗よりも大きいかまたはそれに等しいサイズを有する、
それぞれ、前記ＭＰＩサイズに基づかずに、前記第２の深度ＰＵの各サブＰＵについてＭＰＩを継承すること、または、前記ＭＰＩサイズに基づかずに、ＭＰＩを使用して前記第２の深度ＰＵの各サブＰＵを符号化することと、
をさらに備える、請求項５または請求項６に記載の方法。
【請求項８】
前記シンタックス要素の値は、１よりも大きいかまたはそれに等しく、前記方法は、
アクセスユニットにおける各テクスチャブロックをそれぞれ復号または符号化することと、ここにおいて、前記アクセスユニットは前記深度ブロックを含む、
各テクスチャブロック上の１６×１６ブロックに対して動き圧縮を実施することと、
をさらに備える、請求項１または請求項２に記載の方法。
【請求項９】
前記アクセスユニットにおける各テクスチャブロックは、前記アクセスユニットにおける対応するコロケートされた深度ブロックに対して、独立してコーディングされ、各テクスチャブロックは、前記アクセスユニットにおける前記深度ブロックのうちのいずれを復号するよりも前に復号され、前記アクセスユニットにおける前記深度ブロックの各々を復号した後、動き圧縮が実施される、請求項１に従属するときの請求項８に記載の方法。
【請求項１０】
前記シンタックス要素は、両端値を含む０〜３の範囲を有し、
前記シンタックス要素の値が０であるとき、前記方法は、
前記ＭＰＩサイズが８×８であると決定することをさらに備える、
請求項１または請求項２に記載の方法。
【請求項１１】
前記コロケートされたテクスチャブロックが２つのＰＵを含むかどうかを決定することと、
前記コロケートされたテクスチャブロックが２つのＰＵを含むと決定することに応答して、
前記コロケートされたテクスチャブロックにおける各ＰＵのサイズが４×８または８×４であるかどうかを決定することと、
各パーティションのサイズが、前記コロケートされたテクスチャブロックにおける各ＰＵの前記サイズに等しくなるように、前記サブＰＵを２つのより小さいユニットにパーティション分割することと、
前記２つのより小さいユニットの各々に対して単方向動き補償を適用することと、
をさらに備える、請求項１０に記載の方法。
【請求項１２】
前記サブＰＵを復号することは、ＲｅｆＰｉｃＬｉｓｔ０に対応する２つの動きベクトルを継承することを備える、請求項１１に記載の方法。
【請求項１３】
深度ブロックを復号するためのデバイスであって、
前記深度ブロックと関連付けられたデータを記憶するように構成されたメモリと、
１つまたは複数のプロセッサであって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを示すシンタックス要素を受信することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは、前記シンタックス要素によって示される前記サイズに等しいサイズを有し、別個の動き情報が、各サブＰＵについて、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから継承され得る、
サブＰＵ  ＭＰＩモードに基づくＭＰＩマージまたはスキップ候補が動き予測に利用され得ることを示すインデックス値を受信すると、前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくとも部分的に基づいて、前記深度ブロックの前記サブＰＵの各々について動き情報を継承することと、
を行うように構成された１つまたは複数のプロセッサと、
を備えるデバイス。
【請求項１４】
深度ブロックを符号化するためのデバイスであって、
前記深度ブロックと関連付けられたデータを記憶するように構成されたメモリと、
１つまたは複数のプロセッサであって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを決定することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは等しいサイズを有し、別個の動き情報が、各サブＰＵについて、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから継承され得る、
前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくとも部分的に基づいて、前記深度ブロックの各サブＰＵを符号化することと、
前記深度ＰＵにおけるＭＰＩに関する各サブＰＵの前記サイズを示すシンタックス要素を生成することと、
を行うように構成された１つまたは複数のプロセッサと、
を備えるデバイス。
【請求項１５】
処理ユニットによって実行されると、請求項１〜請求項１３のいずれか一項に記載の方法を実行する命令を記憶するコンピュータ可読記憶媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
[0168]本開示の様々な例について説明した。説明したシステム、動作、または機能の任意の組合せが企図される。これらおよび他の例は、以下の特許請求の範囲の範囲内に入る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  深度ブロックを復号する方法であって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを示すシンタックス要素を受信することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは、前記シンタックス要素によって示される前記サイズに等しいサイズを有し、別個の動き情報が、各サブＰＵについて、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから継承され得る、
サブＰＵ  ＭＰＩモードを示すインデックス値を受信すると、前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくとも部分的に基づいて、前記深度ブロックの前記サブＰＵの各々についてＭＰＩを継承することと、
を備える方法。
[Ｃ２]  前記シンタックス要素はシーケンスパラメータセット（ＳＰＳ）において受信される、Ｃ１に記載の方法。
[Ｃ３]  前記深度ブロックは複数の深度ＰＵを含み、前記深度ブロックはアクセスユニットにおける複数の深度ブロックのうちの１つであり、前記シンタックス要素は、前記アクセスユニットにおける各それぞれの深度ブロックにおいて各深度ＰＵの各サブＰＵについてのＭＰＩサイズをさらに示す、Ｃ２に記載の方法。
[Ｃ４]  前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくとも部分的に基づいて、各サブＰＵについてＭＰＩを継承することは、
前記深度ＰＵが深度ＰＵの第１のセットにあると決定することと、ここにおいて、深度ＰＵの前記第１のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の値との合計の２乗よりも小さいサイズを有する、
前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくも部分的に基づいて、前記深度ＰＵにおける各サブＰＵについてＭＰＩを継承することと、
を備える、Ｃ３に記載の方法。
[Ｃ５]  前記深度ＰＵは第１の深度ＰＵであり、前記方法は、
第２の深度ＰＵが深度ＰＵの第２のセットにあると決定することと、ここにおいて、深度ＰＵの前記第２のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の前記値との前記合計の２乗よりも大きいかまたはそれに等しいサイズを有する、
前記ＭＰＩサイズに基づかずに、前記第２の深度ＰＵの各サブＰＵについてＭＰＩを継承することと、
をさらに備える、Ｃ４に記載の方法。
[Ｃ６]  前記シンタックス要素の値は、１よりも大きいかまたはそれに等しく、前記方法は、
アクセスユニットにおける各テクスチャブロックを復号することと、ここにおいて、前記アクセスユニットは前記深度ブロックを含む、
各テクスチャブロック上の１６×１６ブロックに対して動き圧縮を実施することと、
をさらに備える、Ｃ１に記載の方法。
[Ｃ７]  前記アクセスユニットにおける各テクスチャブロックは、前記アクセスユニットにおける対応するコロケートされた深度ブロックに対して、独立してコーディングされ、各テクスチャブロックは、前記アクセスユニットにおける前記深度ブロックのうちのいずれを復号するよりも前に復号され、前記アクセスユニットにおける前記深度ブロックの各々を復号した後、動き圧縮が実施される、Ｃ６に記載の方法。
[Ｃ８]  前記シンタックス要素の値は０であり、前記方法は、
前記ＭＰＩサイズが８×８であると決定することをさらに備える、
Ｃ１に記載の方法。
[Ｃ９]  前記コロケートされたテクスチャブロックが２つのＰＵを含むかどうかを決定することと、
前記コロケートされたテクスチャブロックが２つのＰＵを含むと決定することに応答して、
前記コロケートされたテクスチャブロックにおける各ＰＵのサイズが４×８または８×４であるかどうかを決定することと、
各パーティションのサイズが、前記コロケートされたテクスチャブロックにおける各ＰＵの前記サイズに等しくなるように、前記サブＰＵを２つのより小さいユニットにパーティション分割することと、
前記２つのより小さいユニットの各々に対して単方向動き補償を適用することと、
をさらに備える、Ｃ８に記載の方法。
[Ｃ１０]  前記サブＰＵを復号することは、ＲｅｆＰｉｃＬｉｓｔ０に対応する２つの動きベクトルを継承することを備える、Ｃ９に記載の方法。
[Ｃ１１]  前記シンタックス要素は、両端値を含む０〜３の範囲を有する、Ｃ１に記載の方法。
[Ｃ１２]  深度ブロックを復号するためのデバイスであって、
前記深度ブロックと関連付けられたデータを記憶するように構成されたメモリと、
１つまたは複数のプロセッサであって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを示すシンタックス要素を受信することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは、前記シンタックス要素によって示される前記サイズに等しいサイズを有し、別個の動き情報が、各サブＰＵについて、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから継承され得る、
サブＰＵ  ＭＰＩモードを示すインデックス値を受信すると、前記サブＰＵの各々とコロケートされた対応するテクスチャブロックに少なくとも部分的に基づいて、前記深度ブロックの前記サブＰＵの各々についてＭＰＩを継承することと
を行うように構成された１つまたは複数のプロセッサと、
を備えるデバイス。
[Ｃ１３]  前記シンタックス要素はシーケンスパラメータセット（ＳＰＳ）において受信され、
前記深度ブロックは複数の深度ＰＵを含み、
前記深度ブロックは、アクセスユニットにおける複数の深度ブロックのうちの１つであり、
前記シンタックス要素は、前記アクセスユニットにおける各それぞれの深度ブロックにおいて各深度ＰＵの各サブＰＵに関するＭＰＩサイズをさらに示し、
前記深度ＰＵは第１の深度ＰＵであり、
前記ＭＰＩサイズに少なくとも部分的に基づいて前記サブＰＵを復号するように構成された前記１つまたは複数のプロセッサは、
前記第１の深度ＰＵが深度ＰＵの第１のセットにあると決定することと、ここにおいて、深度ＰＵの前記第１のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の値との合計の２乗よりも小さいサイズを有する、
前記ＭＰＩサイズに少なくとも部分的に基づいて、前記第１の深度ＰＵにおける各サブＰＵを復号することと、
を行うように構成された１つまたは複数のプロセッサを備え、
ここにおいて、前記１つまたは複数のプロセッサは、
第２の深度ＰＵが深度ＰＵの第２のセットにあると決定することと、ここにおいて、深度ＰＵの前記第２のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の前記値との前記合計の２乗よりも大きいかまたはそれに等しいサイズを有する、
前記ＭＰＩサイズに基づかずに、ＭＰＩを使用して前記第２の深度ＰＵの各サブＰＵを復号することと、
を行うようにさらに構成される、Ｃ１２に記載のデバイス。
[Ｃ１４]  前記シンタックス要素の値は、１よりも大きいかまたはそれに等しく、前記１つまたは複数のプロセッサは、
アクセスユニットにおける各テクスチャブロックを復号することと、ここにおいて、前記アクセスユニットは前記深度ブロックを含む、
各テクスチャブロック上の１６×１６ブロックに対して動き圧縮を実施することと、
を行うようにさらに構成される、Ｃ１２に記載のデバイス。
[Ｃ１５]  前記アクセスユニットにおける各テクスチャブロックは、前記アクセスユニットにおける対応するコロケートされた深度ブロックに対して、独立してコーディングされ、各テクスチャブロックは、前記アクセスユニットにおける前記深度ブロックのうちのいずれを復号するよりも前に復号され、前記アクセスユニットにおける前記深度ブロックの各々を復号した後、動き圧縮が実施される、Ｃ１４に記載のデバイス。
[Ｃ１６]  深度ブロックを符号化する方法であって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを決定することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは等しいサイズを有し、別個の動き情報が、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから、各サブＰＵについて継承され得る、
前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくも部分的に基づいて、前記深度ブロックの各サブＰＵを符号化することと、
前記深度ＰＵにおけるＭＰＩに関する各サブＰＵの前記サイズを示すシンタックス要素を生成することと、
を備える方法。
[Ｃ１７]  前記シンタックス要素はシーケンスパラメータセット（ＳＰＳ）において生成される、Ｃ１６に記載の方法。
[Ｃ１８]  前記深度ブロックは複数の深度ＰＵを含み、前記深度ブロックはアクセスユニットにおける複数の深度ブロックのうちの１つであり、前記シンタックス要素は、前記アクセスユニットにおける各それぞれの深度ブロックにおいて各深度ＰＵの各サブＰＵについてのＭＰＩサイズをさらに示す、Ｃ１７に記載の方法。
[Ｃ１９]  前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくとも部分的に基づいて前記サブＰＵを符号化することは、
前記深度ＰＵが深度ＰＵの第１のセットにあると決定することと、ここにおいて、深度ＰＵの前記第１のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の値との合計の２乗よりも小さいサイズを有する、
前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくも部分的に基づいて、前記深度ＰＵにおける各サブＰＵを符号化することと、
を備える、Ｃ１８に記載の方法。
[Ｃ２０]  前記深度ＰＵは第１の深度ＰＵであり、前記方法は、
第２の深度ＰＵが深度ＰＵの第２のセットにあると決定することと、ここにおいて、深度ＰＵの前記第２のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の前記値との前記合計の２乗よりも大きいかまたはそれに等しいサイズを有する、
前記ＭＰＩサイズに基づかずに、ＭＰＩを使用して前記第２の深度ＰＵの各サブＰＵを符号化することと、
をさらに備える、Ｃ１９に記載の方法。
[Ｃ２１]  前記シンタックス要素の値は、１よりも大きいかまたはそれに等しく、前記方法は、
アクセスユニットにおける各テクスチャブロックを符号化することと、ここにおいて、前記アクセスユニットは前記深度ブロックを含む、
各テクスチャブロック上の１６×１６ブロックに対して動き圧縮を実施することと、
をさらに備える、Ｃ１６に記載の方法。
[Ｃ２２]  前記アクセスユニットにおける各テクスチャブロックは、前記アクセスユニットにおける対応するコロケートされた深度ブロックに対して、独立してコーディングされ、各テクスチャブロックは、前記アクセスユニットにおける前記深度ブロックのうちのいずれを符号化するよりも前に符号化され、前記アクセスユニットにおける前記深度ブロックの各々を符号化する前に、動き圧縮が実施される、Ｃ２１に記載の方法。
[Ｃ２３]  前記シンタックス要素の値は０であり、前記方法は、
前記ＭＰＩサイズが８×８であると決定することをさらに備える、Ｃ１６に記載の方法。
[Ｃ２４]  前記コロケートされたテクスチャブロックが２つのＰＵを含むかどうかを決定することと、
前記コロケートされたテクスチャブロックが２つのＰＵを含むと決定することに応答して、
前記コロケートされたテクスチャブロックにおける各ＰＵのサイズは４×８または８×４であるかどうかを決定することと、
各パーティションのサイズが、前記コロケートされたテクスチャブロックにおける各ＰＵの前記サイズに等しくなるように、前記サブＰＵを２つのより小さいユニットにパーティション分割することと、
前記２つのより小さいユニットの各々に対して単方向動き補償を適用することと、
をさらに備える、Ｃ２３に記載の方法。
[Ｃ２５]  前記サブＰＵを符号化することは、ＲｅｆＰｉｃＬｉｓｔ０に対応する２つの動きベクトルを継承することを備える、Ｃ２４に記載の方法。
[Ｃ２６]  前記シンタックス要素は、両端値を含む０〜３の範囲を有する、Ｃ１６に記載の方法。
[Ｃ２７]  深度ブロックを符号化するためのデバイスであって、
前記深度ブロックと関連付けられたデータを記憶するように構成されたメモリと、
１つまたは複数のプロセッサであって、
深度予測ユニット（深度ＰＵ）における動きパラメータ継承（ＭＰＩ）についてのサブ予測ユニット（サブＰＵ）のサイズを決定することと、ここにおいて、前記深度ＰＵは１つまたは複数のサブＰＵを備え、各サブＰＵは等しいサイズを有し、別個の動き情報が、前記それぞれのサブＰＵにコロケートされたテクスチャブロックから、各サブＰＵについて継承され得る、
前記サブＰＵの各々とコロケートされたテクスチャブロックに対応するＭＰＩに少なくも部分的に基づいて、前記深度ブロックの各サブＰＵを符号化することと、
前記深度ＰＵにおけるＭＰＩに関する各サブＰＵの前記サイズを示すシンタックス要素を生成することと
を行うように構成された１つまたは複数のプロセッサと、
を備えるデバイス。
[Ｃ２８]  前記シンタックス要素はシーケンスパラメータセット（ＳＰＳ）において生成され、
前記深度ブロックは複数の深度ＰＵを含み、
前記深度ブロックは、アクセスユニットにおける複数の深度ブロックのうちの１つであり、
前記シンタックス要素は、前記アクセスユニットにおける各それぞれの深度ブロックにおいて各深度ＰＵの各サブＰＵに関するＭＰＩサイズをさらに示し、
前記深度ＰＵは第１の深度ＰＵであり、
前記ＭＰＩサイズに少なくとも部分的に基づいて前記サブＰＵを符号化するように構成された前記１つまたは複数のプロセッサは、
前記第１の深度ＰＵが深度ＰＵの第１のセットにあると決定することと、深度ＰＵの前記第１のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の値との合計の２乗よりも小さいサイズを有する、
前記ＭＰＩサイズに少なくとも部分的に基づいて、前記第１の深度ＰＵにおける各サブＰＵを符号化することと、
を行うように構成された１つまたは複数のプロセッサを備え、
ここにおいて、前記１つまたは複数のプロセッサは、
第２の深度ＰＵが深度ＰＵの第２のセットにあると決定することと、ここにおいて、深度ＰＵの前記第２のセットにおける各深度ＰＵは、１のビット単位左シフトの後、３と前記シンタックス要素の前記値との前記合計の２乗よりも大きいかまたはそれに等しいサイズを有する、
前記ＭＰＩサイズに基づかずに、ＭＰＩを使用して前記第２の深度ＰＵの各サブＰＵを符号化することと、
を行うようにさらに構成される、Ｃ２７に記載のデバイス。
[Ｃ２９]  前記シンタックス要素の値は、１よりも大きいかまたはそれに等しく、前記１つまたは複数のプロセッサは、
アクセスユニットにおける各テクスチャブロックを符号化することと、ここにおいて、前記アクセスユニットは前記深度ブロックを含む、
各テクスチャブロック上の１６×１６ブロックに対して動き圧縮を実施することと、
を行うようにさらに構成される、Ｃ２７に記載のデバイス。
[Ｃ３０]  前記アクセスユニットにおける各テクスチャブロックは、前記アクセスユニットにおける対応するコロケートされた深度ブロックに対して、独立してコーディングされ、各テクスチャブロックは、前記アクセスユニットにおける前記深度ブロックのうちのいずれを符号化するよりも前に符号化され、前記アクセスユニットにおける前記深度ブロックの各々を符号化する前に、動き圧縮が実施される、Ｃ２９に記載のデバイス。