(57)【特許請求の範囲】
【請求項１】
シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、複数の入出力ポートと、それらの入出力ポートの少なくともいずれかを選択するセレクタと、前記受信ブロック又は送信ブロックと前記セレクタで選択された入出力ポートとを接続する通信データバスと、前記セレクタで選択された入出力ポートに前記通信データバスを介さず直接接続可能なＭＰＵ接続用のＣＰＵデータバスと、前記通信データバス及びＣＰＵデータバスに接続されるデータレジスタとを備え、
前記送信ブロックは、１個の入出力ポートについてのシリアル送信出力信号の正常な受信が前記受信ブロックで受信したシリアル受信入力信号で確認された後に、次の１個の入出力ポートについてのシリアル送信出力信号を送信するものであり、
前記データレジスタは前記送信ブロックに送る送信データ又は前記受信ブロックからの受信データを格納することを特徴とする固定チャンネル型ゲートアレイ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、シリアルラインを用いて多数の入出力ポートの入出力情報を伝達可能とするための半導体集積回路による固定チャンネル型ゲートアレイに関する。
【０００２】
【従来の技術】
電子機器の回路基板製造用自動装着機等では、電子部品をプリント基板上に搭載するための高速で動作するＸ−Ｙ動作ヘッド上に１００点前後の入出力を構築する必要があったが、Ｘ−Ｙ動作ヘッドと装着機のコントローラ間を通常のロボットケーブルでそのまま配線すると相当太いロボットケーブルを何本も這わせることになる。このことは、使用時のケーブル断線やＸ−Ｙ動作ヘッドが高速で動く上での負荷の増大、さらには保守性の低下を招く。
【０００３】
そこで、省配線のために、複数の信号を時分割にしてシリアルに転送して信号線を２本のツイストワイヤ化する方法が本出願人により考慮されているが、そのような用途に適した半導体集積回路が従来は無かった。
【０００４】
例えば、ゲートアレイの１例として特開平４−１９６４６３号があるが、パラレル−シリアル変換機能や通信機能は無い。
【０００５】
【発明が解決しようとする課題】
そこで、省配線のために、シリアルラインを用いて多数の入出力ポートの入出力データを伝送可能なパラレル−シリアル変換機能や通信機能を備える半導体集積回路の開発が要望されていた。さらに、電子機器の回路基板製造用自動装着機等の制御に用いるＭＰＵ（マイクロプロセッサ）とのインターフェースを容易に実施できる構成であることも併せて要求されていた。
【０００６】
本発明は、上記の点に鑑み、パラレル−シリアル変換機能や通信機能を備えるとともにＭＰＵとのインターフェースを容易に実施できる固定チャンネル型ゲートアレイを提供することを目的とする。
【０００７】
本発明のその他の目的や新規な特徴は後述の実施例において明らかにする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の固定チャンネル型ゲートアレイは、シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、複数の入出力ポートと、それらの入出力ポートの少なくともいずれかを選択するセレクタと、前記受信ブロック又は送信ブロックと前記セレクタで選択された入出力ポートとを接続する通信データバスと、前記セレクタで選択された入出力ポートに前記通信データバスを介さず直接接続可能なＭＰＵ接続用のＣＰＵデータバスと、前記通信データバス及びＣＰＵデータバスに接続されるデータレジスタとを備え、
前記送信ブロックは、１個の入出力ポートについてのシリアル送信出力信号の正常な受信が前記受信ブロックで受信したシリアル受信入力信号で確認された後に、次の１個の入出力ポートについてのシリアル送信出力信号を送信するものであり、
前記データレジスタは前記送信ブロックに送る送信データ又は前記受信ブロックからの受信データを格納することを特徴としている。
【００１１】
【作用】
本発明の固定チャンネル型ゲートアレイにおいては、各入出力ポートの送信データを含むパラレル送信信号を送信ブロックによって時分割で順次シリアル送信出力信号として送信することができ、また受信ブロックで受信したシリアル受信入力信号をパラレル受信信号に変換して対応する入出力ポートに受信データとして送出することができる。また、ＣＰＵデータバスを内蔵しており、外部のＭＰＵ（マイクロプロセッサ）と直接的に接続でき、ＭＰＵにより各種制御を実行することもできる。
【００１２】
また、前記通信データバス及びＣＰＵデータバスに接続されるデータレジスタを有し、該データレジスタで前記送信ブロックに送る送信データ又は前記受信ブロックからの受信データを格納する構成とした場合、ＣＰＵデータバスを介しＭＰＵで前記データレジスタをアクセス可能であり、ＭＰＵによる各種データの書き込み又は読み出しも可能である。
【００１３】
前記送信ブロックは、１個の入出力ポートについてのシリアル送信出力信号の正常な受信が前記受信ブロックで受信したシリアル受信入力信号で確認された後に、次の１個の入出力ポートについてのシリアル送信出力信号を送信する構成とすれば、受信応答確認方式（ＡＣＫ）により順次各入出力ポートの送信データを送信でき、障害検出を確実に行いながら時分割による送信が可能である。
【００１４】
【実施例】
以下、本発明に係る固定チャンネル型ゲートアレイの実施例を図面に従って説明する。
【００１５】
図１は実施例のブロック図であり、半導体集積回路として構成された固定チャンネル型ゲートアレイの全体構成を示す。この固定チャンネル型ゲートアレイは、端子ＳＩに入力された外部からのシリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロック１と、パラレル送信信号をシリアル送信出力信号に変換して端子ＳＯから出力するパラレル−シリアル変換用の送信ブロック２と、４個の入出力ポート（Ｉ／Ｏ）Ｐ０，Ｐ１，Ｐ２，Ｐ３と、それらの入出力ポートのいずれかを時分割で順次選択するセレクタ３と、前記受信ブロック１又は送信ブロック２と前記セレクタ３で選択された入出力ポートＰ０乃至Ｐ３とを接続する通信データバス４と、前記セレクタ３で選択された入出力ポートＰ０乃至Ｐ３に接続可能なＭＰＵ接続用の８ビットＣＰＵデータバス５と、前記通信データバス４及びＣＰＵデータバス５に接続されていて前記送信ブロック２に送る送信データ又は前記受信ブロック１からの受信データ等を格納するデータレジスタ６と、ＣＰＵデータバス５に接続された入力／出力設定レジスタ７及びステータスレジスタ８と、ＣＰＵデータバス５と外部のＭＰＵを接続するための端子ＤＢ０乃至ＤＢ７との間に設けられるバスバッファ９とを具備している。なお、前記セレクタ３は通信データバス４とＣＰＵデータバス５とを接続することもできる。
【００１６】
前記受信ブロック１及び送信ブロック２による送受信は、マンチェスタ符号を用いるサイクリック符号方式で行い、伝送データの誤りを検知して高信頼性のデータ伝送を目的とするために伝送データに誤り検出用のビット（ＣＲＣビット：Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｎｃｙ  Ｃｈｅｃｋ）を付加する冗長ビット付加方式である。
【００１７】
前記受信ブロック１及び送信ブロック２の通信制御のために通信制御部１０が設けられており、送信データのマンチェスタ符号への変換並びにマンチェスタ符号の受信データへの変換を制御するとともに、伝送データの誤り検出を行い、誤り検出結果を外部に出力できるようになっている。
【００１８】
また、前記受信ブロック１及び通信データバス４には割り込み検出用のデータコンパレータ１１が接続されており、受信ブロック１及び通信データバス４に所定の割り込み信号が到来したことを内部データと照合して検出し、割り込み検出信号を出力するためのものである。
【００１９】
入出力ポートＰ０は８ビットのパラレル信号である入出力信号の入出力のために８個の端子Ｐ００乃至Ｐ０７を有し、入出力ポートＰ１は８ビットのパラレル信号である入出力信号の入出力のために８個の端子Ｐ１０乃至Ｐ１７を有し、入出力ポートＰ２は８ビットのパラレル信号である入出力信号の入出力のために８個の端子Ｐ２０乃至Ｐ２７を有し、入出力ポートＰ３は８ビットのパラレル信号である入出力信号の入出力のために８個の端子Ｐ３０乃至Ｐ３７を有している。
【００２０】
また、入出力ポートＰ０乃至Ｐ３に付随して入出力制御部１２が設けられている。該入出力制御部１２は当該固定チャンネル型ゲートアレイのチップアドレスを設定する信号を端子ＣＡ０乃至ＣＡ４に受けるとともに、ＭＰＵの接続、非接続の設定信号を端子ＭＯＤＥで受ける。また、入出力制御部１２は各入出力ポートＰ０乃至Ｐ３の使用、不使用の設定信号を端子ＰＥＮ０乃至ＰＥＮ３で受け、各入出力ポートＰ０乃至Ｐ３を入力ポートとして使用するか出力ポートとして使用するかを設定する信号を端子ＩＯＭ０乃至ＩＭＯ３で受ける。
【００２１】
前記入力／出力設定レジスタ７は外部のＭＰＵからバスバッファ９及びＣＰＵデータバス５を経由して制御可能なもので、前記入出力制御部１２と同様の入出力ポートＰ０乃至Ｐ３についての設定が行えるようになっている。
【００２２】
前記ステータスレジスタ８は、通信状態や各種エラー発生を一時記憶しておくものである。
【００２３】
アドレスデコーダ２０はＭＰＵ接続モード時のデータレジスタ６、入力／出力設定レジスタ７及びステータスレジスタ８のアドレス入力を端子Ａ０乃至Ａ４で受けるものである。
【００２４】
リード／ライトロジック２１はＭＰＵ接続モード時のチップセレクト、データ読み出し、書き込み等の指令信号を受けるためのものであり、ＭＰＵ接続モード時のバスバッファ９への端子ＤＢ０乃至ＤＢ７は入出力データバスとなる。なお、割り込み検出用のデータコンパレータ１１が割り込み検出したとき、リード／ライトロジック２１から外部に割り込み検出信号が出される。
【００２５】
クロックバッファ２２は端子ＣＬＫ１，ＣＬＫ２に外付け発振子を接続することで発振回路を構成するためのものである。ＣＬＫ０はその発振回路の出力端子である。
【００２６】
タイミングクロックジェネレータ２３は当該固定チャンネル型ゲートアレイの動作クロック設定を行うためのものであり、端子ＣＬＫＩからシステムクロックを受け、端子ＣＬＫＳからの信号でシステムクロックの１倍又は１／２倍の動作クロック設定となる。端子ＣＫＨＦからはシステムクロックの１／２クロック出力を出す。
【００２７】
リセット回路２４は電源投入時に自動的にリセットをかけるための回路である。
【００２８】
この実施例に示す固定チャンネル型ゲートアレイによれば、次の通りの効果を得ることができる。
【００２９】
（１）  シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロック１と、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロック２とを備えており、１シリアルラインに多数の入出力ポートの入出力データを伝達可能である。
【００３０】
（２）  通信データバス４とは別に、ＭＰＵ接続用のＣＰＵデータバス５を備えており、外部のＭＰＵとの接続を簡単に行うことができ、外部のＭＰＵはＣＰＵデータバス５を通して受信又は送信ブロックのデータを格納したデータレジスタ６や入力／出力設定レジスタ７等にアクセスすることができる。さらに、セレクタ３で通信データバス４とＣＰＵデータバス５とを接続でき、前記シリアルラインで結ばれた他のゲートアレイの入出力ポートもＭＰＵからみて非常に遅延の少ない入出力ポートとして使用できる。
【００３１】
（３）  受信ブロック１及び送信ブロック２による送受信は、誤り検出機能を持つマンチェスタ符号を用いるサイクリック符号方式で行い、伝送データの誤りを検知して高信頼性のデータ伝送を目的とするために伝送データに誤り検出用のビット（ＣＲＣビット）を付加する冗長ビット付加方式である。このため、高い信頼性を確保することができる。
【００３２】
（４）  １個の入出力ポートのデータを送信後、相手側より正常に受信されたことを示す信号（ＡＣＫ）が返ってきたことを確認して、次の１個の入出力ポートのデータを順次送信する受信応答確認方式でデータ送受信を行うため、高い障害検出機能を持つ。
【００３３】
図２は実施例に示した固定チャンネル型ゲートアレイを用いて左右の装置の入出力ポート同士の接続を行う場合の基本構成となる第１使用例を示している。この場合、左側の装置は固定チャンネル型ゲートアレイＧＡ１を有し、右側の装置は固定チャンネル型ゲートアレイＧＡ２を有しており、各固定チャンネル型ゲートアレイに付随してライン・ドライバ／レシーバ３０が設けられている。このライン・ドライバ／レシーバ３０は図１の固定チャンネル型ゲートアレイの端子ＳＯからのシリアル送信出力信号を増幅してシリアルライン３１に出力するとともに、シリアルライン３１からのシリアル信号を増幅して端子ＳＩにシリアル受信入力信号として送出する機能を持つものである。
【００３４】
図２では、左側の装置の固定チャンネル型ゲートアレイＧＡ１の入出力ポートＰ０乃至Ｐ３はチャンネルＣＨ０乃至ＣＨ３の送信データの入力（ＩＮ）ポートとして使用され、右側の装置の固定チャンネル型ゲートアレイＧＡ２の入出力ポートＰ０乃至Ｐ３はチャンネルＣＨ０乃至ＣＨ３の送信データの出力（ＯＵＴ）ポートとして使用されている。
【００３５】
図３は実施例の固定チャンネル型ゲートアレイを用いた場合の通信方式の説明図であり、図４はその場合の状態遷移図である。例えば、図２の例では、サイクリック通信方式でチャンネルＣＨ０の入力側（左側装置）より図１のゲートアレイ内の送信ブロック２からＣＨ０データを含むシリアル送信出力信号の送信を始めて、チャンネルＣＨ０の出力側（右側装置）からの正常に受信できたことを示す応答（ＡＣＫ）を受信ブロック１で確認し、以下同様にしてチャンネルＣＨ１，ＣＨ２，ＣＨ３の送信を順次行う（通信データバス４に接続する入出力ポートをセレクタ３で順次切り換えることで実施できる。）。チャンネルＣＨ０の入力側（左側装置）は、シリアルライン上をモニタしながら、一定時間キャリア（シリアルデータを伝送するのに用いる搬送波）がなくなると再びチャンネルＣＨ０についてのＣＨ０データの送信を行う。受信側（右側装置）は、キャリア有りで、データチェックにより正常データ受信と判断されたときにアドレス比較により自分のチャンネルアドレスのパケットデータのみを受け取り、所定の入出力ポートに出力するとともに、正常に受信できたときはＡＣＫを相手側に送信する。なお、入力側及び出力側にそれぞれゲートアレイを８個まで設けることができ、最大３２チャンネルの伝送が可能となっている。
【００３６】
図５は図１の実施例に示した固定チャンネル型ゲートアレイを左右の装置にそれぞれ２個ずつ用いて入出力ポート同士の接続を行う第２使用例を示している。この場合、左側の装置はチップアドレス０の固定チャンネル型ゲートアレイＧＡ１０とチップアドレス１の固定チャンネル型ゲートアレイＧＡ１１とを有し、右側の装置はチップアドレス０の固定チャンネル型ゲートアレイＧＡ２０とチップアドレス１の固定チャンネル型ゲートアレイＧＡ２１とを有し、各固定チャンネル型ゲートアレイにそれぞれライン・ドライバ／レシーバ３０が付加されている。そして、左右の装置の固定チャンネル型ゲートアレイ間はシリアルライン３１で相互に接続されている。
【００３７】
この図５の場合、各固定チャンネル型ゲートアレイに割り当てられたチップアドレスを利用して、送信側の固定チャンネル型ゲートアレイと受信側の固定チャンネル型ゲートアレイとを指定することでチャンネルＣＨ０乃至ＣＨ７までの８ポートの入出力データを伝送することができる。但し、図示の場合、チャンネルＣＨ０乃至チャンネルＣＨ３、チャンネルＣＨ５、チャンネルＣＨ７については、左側装置の固定チャンネル型ゲートアレイＧＡ１０，１１の入出力ポートが入力（ＩＮ）側で、右側装置の固定チャンネル型ゲートアレイＧＡ２０，２１の入出力ポートが出力（ＯＵＴ）側となる。また、残りのチャンネルＣＨ４及びチャンネルＣＨ６は右側装置の固定チャンネル型ゲートアレイＧＡ２０，２１の入出力ポートが入力（ＩＮ）側で、左側装置の固定チャンネル型ゲートアレイＧＡ１０，１１の入出力ポートが出力（ＯＵＴ）側となっている。
【００３８】
図６はＣＰＵバスを介しＭＰＵに接続された１個の固定チャンネル型ゲートアレイＧＡ３０を有する左側装置と、チップアドレス０乃至３の４個の固定チャンネル型ゲートアレイＧＡ４０乃至４３を有する右側装置とをシリアルラインで接続して、左側の１個の固定チャンネル型ゲートアレイＧＡ３０を通してＭＰＵと右側装置の各入出力ポートとを接続可能とした第３使用例である。この場合、固定チャンネル型ゲートアレイＧＡ３０のＣＰＵモードのデータバス（図１の端子ＤＢ０乃至ＤＢ７）にＭＰＵが接続され、固定チャンネル型ゲートアレイＧＡ３０内部のデータレジスタが送信又は受信のレジスタになり、４個の入出力ポートはＭＰＵから書き込みか読み出しのできる入出力ポートとして使用できる。なお、ライン・ドライバ／レシーバ３０が設けられていることやシリアルライン３１を用いる点は前述の各使用例と同様である。
【００３９】
この図６の場合、左側装置のゲートアレイＧＡ３０を通して右側装置のゲートアレイＧＡ４０乃至ＧＡ４３の各入出力ポートとＭＰＵ間のデータ伝送を実行できる。
【００４０】
図７はＭＰＵ及び固定チャンネル型ゲートアレイを内蔵したＭＰＵモジュールと、固定チャンネル型ゲートアレイを内蔵した各種モジュールとを接続ケーブルＲＳ４２２で相互に接続した第４使用例である。図中、６０はＭＰＵ及び固定チャンネル型ゲートアレイＧＡ５０を具備しディジタル入出力内蔵のＭＰＵモジュール、６１は固定チャンネル型ゲートアレイＧＡ５１を内蔵するディジタル入力モジュール、６２は固定チャンネル型ゲートアレイＧＡ５２を内蔵するディジタル出力モジュール、６３は固定チャンネル型ゲートアレイＧＡ５３を内蔵するＤＡ変換出力モジュール、６４は固定チャンネル型ゲートアレイＧＡ５４を内蔵するＡＤ変換入力モジュールであり、各モジュールは順次シリアルラインとしての接続ケーブルＲＳ４２２で接続されている。
【００４１】
前記ＭＰＵモジュール６０に接続可能な入力デバイスは例えば光電管センサ、リミットスイッチ等、出力デバイスは例えばソレノイドバルブ、リレー、発光ダイオード（ＬＥＤ）等である。ディジタル入力モジュール６１に接続可能な入力デバイスは光電管センサ、リミットスイッチ等である。ディジタル出力モジュール６２に接続可能な出力デバイスはソレノイドバルブ、リレー、発光ダイオード等である。ＤＡ変換出力モジュール６３に接続可能なアナログ出力型デバイスは電圧制御型照明装置、電圧制御型圧力コントローラ、電圧制御型スピードコントローラ等である。ＡＤ変換入力モジュール６４に接続可能なアナログ出力型センサは光電管センサ、真空センサ、圧力センサ等である。
【００４２】
図７のように、図１の実施例に示したゲートアレイを用いたモジュールをシリアルラインで多数接続することで、ＭＰＵに対し多数のデバイス、センサ等を接続できる。
【００４３】
なお、図２では左右の装置にそれぞれ１個の固定チャンネル型ゲートアレイを用いて４ポートの入出力データの伝送の場合を示したが、図１の実施例で示した固定チャンネル型ゲートアレイを左右の装置にそれぞれ４個用いて１つのシリアルラインに３２ポートの入出力データを伝送可能である。
【００４４】
以上本発明の実施例について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。
【００４５】
【発明の効果】
以上説明したように、本発明の固定チャンネル型ゲートアレイによれば、シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックとを備えており、１シリアルラインに多数の入出力ポートの入出力データを伝達可能であり、また、ＭＰＵ接続用のＣＰＵデータバスを備えており、外部のＭＰＵとの接続を簡単に行うことができ、外部のＭＰＵはＣＰＵデータバスを通して受信又は送信ブロックのデータを格納したデータレジスタ等にアクセスすることが可能であり、ＣＰＵデータバスを利用して各種制御ができ応用範囲が広い。
【図面の簡単な説明】
【図１】本発明に係る固定チャンネル型ゲートアレイの実施例を示すブロック図である。
【図２】実施例に示した固定チャンネル型ゲートアレイの第１使用例を示すブロック図である。
【図３】固定チャンネル型ゲートアレイを用いる場合の通信方式を示す説明図である。
【図４】図３の如き通信方式の場合における状態遷移図である。
【図５】実施例に示した固定チャンネル型ゲートアレイの第２使用例を示すブロック図である。
【図６】実施例に示した固定チャンネル型ゲートアレイの第３使用例を示すブロック図である。
【図７】実施例に示した固定チャンネル型ゲートアレイの第４使用例を示すブロック図である。
【符号の説明】
１  受信ブロック
２  送信ブロック
３  セレクタ
４  通信データバス
５  ＣＰＵデータバス
６  データレジスタ
７  入力／出力設定レジスタ
８  ステータスレジスタ
９  バスバッファ
１０  通信制御部
１１  データコンパレータ
２０  アドレスデコーダ
２１  リード／ライトロジック
２２  クロックバッファ
２３  タイミングクロックジェネレータ
２４  リセット回路
【図１】
0003571091.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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