(57)【特許請求の範囲】
【請求項１】
基板上に第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層中に酸素をイオン注入後、基板をアニールして酸化膜を形成する工程と、
前記第１のＳｉＧｅ層上に前記第１のＳｉＧｅ層よりＧｅ濃度が高い第２のＳｉＧｅ層を形成する工程と、
前記第２のＳｉＧｅ層上に歪Ｓｉ層を形成する工程と、
前記歪Ｓｉ層をチャネル領域とする電界効果トランジスタを形成する工程とを行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜を形成する工程の後に、前記第１のＳｉＧｅ層の表面を一部除去する工程をさらに行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のＳｉＧｅ層のＧｅ濃度は１ａｔｍ以上２０ａｔｍ％以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２のＳｉＧｅ層のＧｅ濃度は第１のＳｉＧｅ層のＧｅ濃度よりも大きく９０ａｔｍ％以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
（前記酸化膜上の第１のＳｉＧｅ層の膜厚／前記第２のＳｉＧｅ層の膜厚）は１以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記酸化膜上の前記第１のＳｉＧｅ層の膜厚は１ｎｍ以上４００ｎｍ以下の範囲内にあり、第２のＳｉＧｅ層の膜厚は１ｎｍ以上４００ｎｍ以下の範囲内にあることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記基板は、シリコンウエハ上にＧｅ濃度が膜厚方向に傾斜しているＳｉＧｅ層を備えた積層体であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
ベース基板と、前記ベース基板上に形成された酸化膜と、前記酸化膜上に形成された第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上に形成された前記第１のＳｉＧｅ層よりもＧｅ濃度の高い第２のＳｉＧｅ層及び、前記第２のＳｉＧｅ層上に形成された歪Ｓｉ層を備える半導体基板及び、前記半導体基板上に形成された電界効果トランジスタとを備える半導体装置であって、前記電界効果トランジスタは、前記歪Ｓｉ層にあるチャネル領域と、前記歪Ｓｉ層に前記チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ソース領域又はドレイン領域は前記第1のＳｉＧｅ層に達していることを特徴とする半導体装置。
【請求項９】
前記ソース領域又はドレイン領域の界面は第１のＳｉＧｅ層中もしくは第１のＳｉＧｅ層及び第２のＳｉＧｅ層との界面にあることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１のＳｉＧｅ層のＧｅ濃度は１ａｔｍ以上２０ａｔｍ％以下であることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記第２のＳｉＧｅ層のＧｅ濃度は、第１ＳｉＧｅ層のＧｅ濃度よりも大きく９０ａｔｍ％以下であることを請求項８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
現在の半導体素子の中核的存在であるシリコンＭＯＳ電界効果トランジスタは、素子寸法の微細化、特にゲート長の縮小によって高密度集積化と駆動力の増大を同時に達成してきた。しかしながら近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁にぶつかることが指摘されている。そこで今後は微細化以外の手法による高速化、低消費電力化の技術を確立する必要がある。
【０００３】
そこで近年Ｓｉ基板上に形成された緩和ＳｉＧｅを下地にし、この上に薄く形成された歪Ｓｉ層を形成した半導体基板を用いた電界効果型トランジスタが提案されている。この電界効果型トランジスタは、前記歪Ｓｉ層においてキャリアが高移動度特性を示すため、これをチャネル領域として使用することによって高速かつ低消費電力化を図ることができる。
【０００４】
一方、電界効果トランジスタの短チャネル効果抑制のためのチャネル不純物の高濃度化はソース／ドレイン拡散層の寄生容量の増大を招く。この寄生容量の低減のために、シリコンウエハ上にシリコン酸化膜を具備しさらに前記シリコン酸化膜上に半導体層を具備するＳＯＩ構造を有する半導体基板を使用が有効であることが知られている。
【０００５】
そこで前記ＳＯＩ構造と歪Ｓｉ層とを兼ね備えた半導体基板を用いたＭＯＳ電界効果トランジスタが、特開平９−３２１３０７号公報に記載されている。
【０００６】
図６を用いて、特開平９−３２１３０７号公報に記載された従来の半導体装置の製造方法及びその構造について説明する。
【０００７】
図６に示すように、Ｓｉウエハ１上に、Ｇｅ濃度が徐々に大きくなるように傾斜させながら傾斜ＳｉＧｅ層２を形成する。次に、この傾斜ＳｉＧｅ層２上に、応力を十分に緩和する程度に厚く応力緩和ＳｉＧｅ層３（Ｇｅ濃度２０ａｔｍ％）を形成する。
【０００８】
この後、応力緩和ＳｉＧｅ層３中に酸素をイオン注入し、高温でアニール（１３５０℃）して、応力緩和ＳｉＧｅ層３中に埋め込み酸化膜４を作製する。
【０００９】
次に、応力緩和ＳｉＧｅ層３上に薄くＳｉをエピタキシャル成長することで歪Ｓｉ層５を形成する。
【００１０】
さらにこのような構造の半導体基板に、歪Ｓｉ層５をチャネル領域とする電界効果トランジスタを作成し半導体装置を得ていた。
【００１１】
このような半導体装置において、歪Ｓｉ層５におけるキャリアの移動度をより向上させるには、歪Ｓｉ層５に、より大きな歪を入れることが有効である。
【００１２】
図６の構造において歪Ｓｉ層５に大きな歪みを入れるためには、応力緩和ＳｉＧｅ層３のＧｅの濃度をより大きくし、Ｓｉとの格子定数の差を大きくしなければならないことが知られている。
【００１３】
一方、ＳＯＩ構造の効果を十分に得るために均一な連続した高品質な埋め込み酸化膜４を形成する必要がある。そのためには、酸素をイオン注入した後に、高温アニール（１３５０℃）することが必要である。
【００１４】
しかしながらＳｉＧｅはＧｅ濃度が大きくなるとその融点が降下する性質がある。このため応力緩和ＳｉＧｅ層のＧｅ濃度を２０ａｔｍ％よりも大きくした場合、前記高温アニールを行うと、ＳｉＧｅ層の融解や、酸素やＧｅの揮発が生じる。結果として均一な連続した高品質の埋め込み酸化膜４が形成できない。
【００１５】
また、上記構成の半導体装置は高電圧を印加したときの耐圧特性の向上が求められていた。
【００１６】
本発明は、上記問題点に鑑みてなされたものである。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、表面の歪みＳｉ層に大きな歪が入るように、ＳｉＧｅ層のＧｅ濃度を大きくし、かつ高品質な埋め込み酸化膜を有する半導体基板を作成し、この半導体基板を用いることによりソース／ドレイン拡散層の寄生容量を低減し、高速かつ低消費電力の半導体装置を実現することにある。
【００１８】
また、本発明の目的は耐圧特性の高い向上する半導体装置を提供する。
【００１９】
【課題を解決するための手段】
本発明は、
基板上に第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層中に酸素をイオン注入後、基板をアニールして酸化膜を形成する工程と、
前記第１のＳｉＧｅ層上に前記第１のＳｉＧｅ層よりＧｅ濃度が高い第２のＳｉＧｅ層を形成する工程と、
前記第２のＳｉＧｅ層上に歪Ｓｉ層を形成する工程と、
前記歪Ｓｉ層をチャネル領域とする電界効果トランジスタを形成する工程とを行うことを特徴とする半導体装置の製造方法である。
【００２０】
また、本発明は、ベース基板と、前記ベース基板上に形成された酸化膜と、前記酸化膜上に形成された第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上に形成された前記第１のＳｉＧｅ層よりもＧｅ濃度の高い第２のＳｉＧｅ層及び、前記第２のＳｉＧｅ層上に形成された歪Ｓｉ層を備える半導体基板及び、前記半導体基板上に形成された電界効果トランジスタとを備える半導体装置であって、
前記電界効果トランジスタは、前記歪Ｓｉ層にあるチャネル領域と、前記歪Ｓｉ層に前記チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ソース領域又はドレイン領域は前記第１のＳｉＧｅ層に達していることを特徴とする半導体装置である。
【００２１】
本発明の製造方法においては、まずＧｅ濃度の低い第１のＳｉＧｅ層に埋め込み酸化膜を形成する。前記埋め込み酸化膜は第１のＳｉＧｅ層のＧｅ濃度が低濃度であるため、高温にてアニールを施してもＳｉＧｅ層の融解や、酸素やＧｅの揮発が生じない。そのため均一で連続した良好な埋め込み酸化膜が得られる。引き続き第１のＳｉＧｅ層上にＧｅ濃度の高い第２のＳｉＧｅ層を成長させ、この上に歪Ｓｉ層を形成する。それにより歪Ｓｉ層の結晶格子に、大きな歪が印加される。
【００２２】
また、本発明の半導体装置は、前記第１のＳｉＧｅ層上にＧｅ濃度の高い第２のＳｉＧｅ層を有し、この第２のＳｉＧｅ層上に歪Ｓｉ層が形成されている。そのため前記歪Ｓｉ層は大きな歪が印加されている。さらにＧｅ濃度の低い第１のＳｉＧｅ層は、Ｇｅ濃度の高い第２のＳｉＧｅ層に比べてバンドギャップが大きい。したがって、ソース／ドレイン領域界面におけるｐｎ接合界面が第１のＳｉＧｅ層に面する構成にした電界効果トランジスタでは、ゲート電極に高電圧を印加した場合でも前記ｐｎ接合における空乏層ののびが大きくなり、耐圧特性が高くなる。
【００２３】
【発明の実施の形態】
図１〜図３は本実施例の半導体装置の製造工程を説明する断面図である。図４は本実施例の半導体装置を説明する断面図である。
【００２４】
まず半導体基板の製造方法を説明する。
【００２５】
図１に示すように、Ｓｉウエハ１１上にＧｅ濃度が０ａｔｍ％から１０ａｔｍ％まで徐々に大きくなる傾斜ＳｉＧｅ層１２を厚さ０．８μｍエピタキシャル成長した。
【００２６】
次に、傾斜ＳｉＧｅ層１２上に連続して、Ｇｅ濃度が１０ａｔｍ％と一定の第１のＳｉＧｅ層１３を厚さ１μｍエピタキシャル成長した。
【００２７】
次に、第１のＳｉＧｅ層１３中に、４×１０１７ｃｍ−２のドーズ量、加速エネルギー１８０ｋｅＶの条件でＯイオンをイオン注入し、１３５０℃で６時間アニールした。それにより第１のＳｉＧｅ層１３の表面から３５０ｎｍから４５０ｎｍまでの位置にかけて厚さ１００ｎｍの埋め込み酸化膜１４を形成した。この埋め込み酸化膜の形成範囲は上記方法で酸素イオンが高密度且つ高精度に注入できる範囲であった。
【００２８】
次に、図２に示すように、第１のＳｉＧｅ層１３をエッチングして薄膜化することが望ましい。
【００２９】
本実施例では第１のＳｉＧｅ層１３を表面から３００ｎｍエッチングし、埋め込み酸化膜１４上に、５０ｎｍの第１のＳｉＧｅ層１５を残した。エッチングする際は第１のＳｉＧｅ層の一部をエッチングし、第１のＳｉＧｅ層を残留させる必要がある。第１のＳｉＧｅ層を全てエッチングすると、後工程において結晶性の高い第２のＳｉＧｅ層をエピタキシャル成長できない。
【００３０】
次に、第１のＳｉＧｅ層１５上に、Ｇｅ濃度３０ａｔｍ％の第２のＳｉＧｅ層１６を厚さ１５０ｎｍエピタキシャル成長させ、単結晶層を形成した。
【００３１】
次にＳｉ層をエピタキシャル成長によって厚さ２０ｎｍの単結晶層を形成することによって、歪Ｓｉ層１７を形成した。
【００３２】
以上のようにして本発明の実施例に係る半導体基板が得られた。
【００３３】
本実施例に係る半導体基板は歪Ｓｉ層１７直下の第２のＳｉＧｅ層１６は、Ｇｅ濃度が３０ａｔｍ％と大きいので、歪Ｓｉ層１７に十分に歪を印加できる。また埋め込み酸化膜１４を形成するための第１のＳｉＧｅ層１３は、Ｇｅ濃度が１０ａｔｍ％と低いために、融点が十分高いので、良好な埋め込み酸化膜を形成するための高温アニールが可能である。
【００３４】
次に、このようにして得られた歪Ｓｉ層１７を表面に有する半導体基板に対して電界効果トランジスタを形成した。
【００３５】
図３に示すように、上記半導体基板を、８００℃、ドライ雰囲気中で熱酸化してゲート絶縁膜１８となるシリコン酸化膜を厚さ３ｎｍ形成した。次に、このゲート酸化膜１８上に、ｎタイプ多結晶Ｓｉを厚さ２００ｎｍ堆積し、パターニングすることによって、ゲート電極１９を形成した。
【００３６】
次に、図４に示すように、ゲート電極１９をマスクとして、Ａｓイオンを第２のＳｉＧｅ層１６と第１のＳｉＧｅ層１５の界面までイオン注入し、ソース領域及びドレイン領域２０を形成した。ソース領域、ドレイン領域２０の各々の界面は第１のＳｉＧｅ層１３中又は第１のＳｉＧｅ層１３と第２のＳｉＧｅ層１６との界面に位置している。すなわちソース領域及びドレイン領域２０の界面は第１のＳｉＧｅ層１３に達している。それにより半導体装置の耐圧特性を高くすることになる。ソース領域、ドレイン領域２０の各々の界面は第１のＳｉＧｅ層１３中又は第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６との界面に存在していても良い。
【００３７】
この電界効果トランジスタのチャネル領域は歪Ｓｉ層１７に存在する。
【００３８】
このようにして、本発明の実施例に係る半導体基板上にＭＯＳ型電界効果トランジスタが完成した。
【００３９】
なお、本発明の実施例において、均一な連続した良質な酸化膜を得るため、酸素イオン注入後のアニール温度は１２８０℃以上であることが望ましい。また酸素イオン注入後の前記アニール温度は１３５０℃以下であることが望ましい。
【００４０】
図５は、ＳｉＧｅのＧｅ濃度と融点の関係を示すグラフである。
【００４１】
図５に示すように、第１のＳｉＧｅ層１３の融点温度（実線）を、埋め込み酸化膜１４が形成できる最低限のアニール温度１２８０℃以上に設定するために、少なくともＧｅ濃度を２０ａｔｍ％以下とすることが望ましい。また、第１のＳｉＧｅ層のＧｅ濃度は１ａｔｍ％以上とすることが、第２のＳｉＧｅ層の格子整合を取る上で望ましい。
【００４２】
本発明の実施例の効果を得るためにより望ましい第１のＳｉＧｅ層のＧｅ濃度は５ａｔｍ以上％１５ａｔｍ％以下である。
【００４３】
一方、第２のＳｉＧｅ層１６は少なくともＧｅ濃度が第１のＳｉＧｅ層のＧｅ濃度より大きければ、歪Ｓｉ層１７により大きい歪を与えることができる。また、各層間の歪の整合性を取るため、第２のＳｉＧｅ層１６のＧｅ濃度は９０ａｔｍ％以下であることが望ましい。
【００４４】
本発明の実施例の効果を得るためにより望ましい第２のＳｉＧｅ層のＧｅ濃度は１５ａｔｍ以上％８０ａｔｍ％以下である。より好ましくは、２０ａｔｍ％以上８０ａｔｍ％以下である。
【００４５】
また、第１のＳｉＧｅ層と格子整合を図り、且つ歪Ｓｉ層１７により大きな歪を与えるために第２のＳｉＧｅ層１６のＧｅ濃度を、第１のＳｉＧｅ層のＧｅ濃度より高い濃度、例えば１５ａｔｍ％から９０ａｔｍ％までの範囲で膜厚方向に変化させた傾斜組成としても良い。このとき第２のＳｉＧｅ層１６のＧｅ濃度は歪Ｓｉ層１７側を高くする。
【００４６】
本発明において、埋め込み酸化膜１４上の第１のＳｉＧｅ層１５の膜厚は格子緩和させるために１ｎｍ以上４００ｎｍ以下であることが望ましい。
【００４７】
第２のＳｉＧｅ層の膜厚は格子緩和させるために１ｎｍ以上４００ｎｍ以下であることが望ましい。
【００４８】
また、歪Ｓｉ層１７により大きな歪を導入するためには、第２のＳｉＧｅ層１６は、埋め込み酸化膜上の第１のＳｉＧｅ層１５よりもその膜厚が大きいことが望ましい。第２のＳｉＧｅ層の膜厚と、埋め込み酸化膜上の第１のＳｉＧｅ層の膜厚の比（埋め込み酸化膜上の第１のＳｉＧｅ層の膜厚／第２のＳｉＧｅ層の膜厚）は１以下であることが望ましい。
【００４９】
本発明の実施例に係る半導体基板の歪Ｓｉ層１７にかかる応力を計算により求める。
【００５０】
先ず、簡単化するために歪Ｓｉ層１７と埋め込み酸化膜１４の応力を無視する。歪Ｓｉ層１７にかかる応力は、第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６の応力バランスから決定される。第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６の厚さを、それぞれＴ２及びＴ３、完全緩和時の格子定数をａ２及びａ３とし、応力バランスした時のｘｙ平面の格子定数をａとする。このとき第２のＳｉＧｅ層１６の圧縮力と第１のＳｉＧｅ層１５の張力のバランスは、
（ａ３−ａ）Ｔ３＝（ａ−ａ２）Ｔ２
である。これより
ａ＝（ａ３Ｔ３＋ａ２Ｔ２）／（Ｔ２＋Ｔ３）      （１）
となる。  また、ＳｉＧｅの格子定数はＧｅ濃度ｘに比例すると仮定でき、
ａ（ｘ）＝（ａＧｅ−ａＳｉ）ｘ＋ａＳｉ
である。
【００５１】
ここで、ａＧｅ及びａＳｉはＧｅ及びＳｉの通常の格子定数である。
【００５２】
従って、（１）は
ａ＝［（ａＧｅ−ａＳｉ）（ｘ３Ｔ３＋ｘ２Ｔ２）＋（Ｔ２＋Ｔ３）ａＳｉ］／（Ｔ２＋Ｔ３）          （１）‘
Ｔ２＝Ｔ３の場合は、
ａ＝（ａＧｅ−ａＳｉ）（ｘ２＋ｘ３）／２＋ａＳｉ            （１）’’
となり、歪Ｓｉ層１７のｘｙ平面の格子定数が、第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６のＧｅ濃度の平均値に等しくなる応力がかかることになる。
【００５３】
従って、ｘ３＞ｘ２より、Ｇｅ濃度が異なる二層のＳｉＧｅ層によって、歪Ｓｉ層には常に第１のＳｉＧｅ単層より大きな歪みを入れることが可能となる。
例えば、上記実施例では、実効的にｘ＝０．２の時の歪みをＳｉに導入できる。
【００５４】
【発明の効果】
以上のように、本発明の半導体装置の製造方法により、良質な埋め込み酸化膜と大きな歪みＳｉ層を有する半導体基板上に電界効果トランジスタが形成でき、高速かつ低消費電力の半導体装置を実現できる。
【００５５】
また、本発明の半導体装置は、大きな歪みＳｉ層を有する半導体基板上に電界効果トランジスタが形成されており、高速かつ低消費電力の半導体装置を実現できる。また、Ｇｅ濃度の低い第１のＳｉＧｅ層は、Ｇｅ濃度の高い第２のＳｉＧｅ層に比べてバンドギャップが大きい。したがって、ソース／ドレイン領域界面におけるｐｎ接合界面が第１のＳｉＧｅ層に達する場合、前記ｐｎ接合の耐圧特性が高くなる。
【図面の簡単な説明】
【図１】本発明の実施例の半導体装置の製造工程を説明する断面図。
【図２】本発明の実施例の半導体装置の製造工程を説明する断面図。
【図３】本発明の実施例の半導体装置の製造工程を説明する断面図。
【図４】本発明の実施例の半導体装置の断面図。
【図５】ＳｉＧｅのＧｅ濃度と融点の関係を示すグラフ。
【図６】従来の半導体基板の断面図。
【符号の説明】
１・・・Ｓｉウエハ
２・・・傾斜ＳｉＧｅ層
３・・・応力緩和ＳｉＧｅ層
４・・・埋め込み酸化膜
５・・・歪Ｓｉ層
１１・・・Ｓｉウエハ
１２・・・傾斜ＳｉＧｅ層
１３・・・第１のＳｉＧｅ層
１４・・・埋め込み酸化膜
１５・・・第１のＳｉＧｅ層
１６・・・第２のＳｉＧｅ層
１７・・・歪Ｓｉ層
【図１】
0003600174.tif 000002
【図２】
0003600174.tif 000003
【図３】
0003600174.tif 000004
【図４】
0003600174.tif 000005
【図５】
0003600174.tif 000006
【図６】
0003600174.tif 000007