(57)【特許請求の範囲】
【請求項１】
格子配列されたメモリセルを含むメモリアレイと、
上記メモリアレイの指定されたメモリセルに対する書き込み又は読み出し機能を有し、第１の電圧をその主たる動作電源とする第１の周辺回路と、
上記第１の電圧とは電位及び電位変動特性が異なる第２の電圧をその主たる動作電源とする第２の周辺回路と、
上記第１の電圧をその主たる動作電源とし、上記第１又は第２の周辺回路の所定の動作を制御するための駆動制御信号の実質的な生成タイミングを設定する第３の周辺回路とを具備し、
上記メモリセルは、ダイナミック型メモリセルであり、
上記第１の周辺回路は、
上記メモリアレイの各ビット線に対応して設けられ、第１のコモンソース線を介して上記第１の電圧が供給されることで選択的に動作状態とされる複数の単位増幅回路と、
対応するビット線選択信号の有効レベルを受けて指定された上記単位増幅回路と共通データ線との間を選択的に接続する複数のスイッチＭＯＳＦＥＴとを含むセンスアンプを含むものであり、
上記第２の周辺回路は、
第１の上記駆動制御信号に従って上記ビット線選択信号を択一的に有効レベルとするカラムアドレスデコーダと、
上記共通データ線に接続され、第２の上記駆動制御信号に従って選択的に動作状態とされるライトアンプと、
上記共通データ線に接続され、第３の上記駆動制御信号に従って選択的に動作状態とされるメインアンプと、
上記メインアンプの出力信号を受け、第４の上記駆動制御信号に従って選択的に動作状態とされるデータ出力バッファとを含むものであり、
上記第３の周辺回路は、
所定のＹ系クロック信号を受けて上記第１ないし第４の駆動制御信号の基準タイミング信号となるＹ系イネーブル信号を生成するＹ系イネーブル信号生成回路のＹ系遅延回路であることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記第２の電圧は、所定の外部端子を介して供給され、かつその電位の絶対値及び許容変動値が上記第１の電圧より大きくされるものであって、
上記第１の電圧は、上記第２の電圧をもとに、内蔵される内部電圧発生回路によって生成されるものであることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
上記半導体記憶装置は、所定の外部端子を介して供給されるクロック信号に従って同期動作するシンクロナスＤＲＡＭであって、
上記Ｙ系クロック信号は、上記クロック信号に従って生成されるものであることを特徴とする半導体記憶装置。
【請求項４】
請求項２又は請求項３において、
上記Ｙ系イネーブル信号生成回路は、
上記第１の電圧をその主たる動作電源とする上記Ｙ系遅延回路と、
上記Ｙ系遅延回路の出力信号を受けて上記第２の電圧に対応した信号レベルに変換するレベル変換回路と、
上記レベル変換回路の出力信号を受けるワンショットパルス生成回路とを含むものであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、シンクロナスＤＲＡＭならびにその動作の安定化に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
ダイナミック型メモリセルが格子配列されてなるメモリアレイをその基本構成要素とし、所定のクロック信号に従って同期動作するいわゆるシンクロナスＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）がある。シンクロナスＤＲＡＭは、複数のバンクを備え、これらのバンクに対応して設けられる複数のロウアドレスデコーダ，カラムアドレスデコーダならびにセンスアンプを備える。また、シンクロナスＤＲＡＭは、バンク及びバンク内ロウアドレスを指定してワード線選択を行うためのアクティブコマンドと、バンク内のカラムアドレスを順次指定してビット線選択を行うためのリードコマンド又はライトコマンドとを備え、これらのリードコマンド又はライトコマンドにおいてバンク内のカラムアドレスを自律的に順次指定するためのカラムアドレスカウンタを備える。各バンクの選択されたワード線に関するカラムアドレス方向の一連の読み出し動作及び書き込み動作は、上記クロック信号に同期して高速に行われる。
【０００３】
一方、シンクロナスＤＲＡＭ等の微細化・高集積化が進む中、メモリアレイ用動作電源、つまりはメモリアレイの各相補ビット線における読み出し又は書き込み信号の振幅を決定するセンスアンプのコモンソース線における動作電源を低電圧化して、素子の耐圧破壊防止とシンクロナスＤＲＡＭ等の低消費電力化とを図る方法が実用化されつつある。このようなシンクロナスＤＲＡＭ等において、低電圧化されたメモリアレイ用動作電源は、外部供給される電源電圧をもとに、同一半導体基板上に搭載された内部電圧発生回路により形成され、タイミング発生回路を含むその他の周辺回路は、上記外部供給される電源電圧をその主たる動作電源（ここで、主たる動作電源とは、回路が持つ基本的機能を実現するための動作のタイミングを設定する中心的な電源の意味であって、電位及び許容変動値の異なる他の電源が併用されることを禁止するものではない）とする。
【０００４】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、メモリアレイ用動作電源の低電圧化を図ったシンクロナスＤＲＡＭを開発し、その過程で次の問題点に気付いた。すなわち、このシンクロナスＤＲＡＭでは、上記のように、メモリアレイ用動作電源つまりはメモリアレイの各相補ビット線における読み出し又は書き込み信号の振幅を決定するセンスアンプのコモンソース線における動作電源が低電圧化され、内部電圧ＶＤＬをその動作電源とする。しかし、センスアンプのビット線選択動作に必要なビット線選択信号の生成タイミングを設定するビット線駆動信号ＹＳや、メインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを設定するメインアンプ駆動信号ＲＰ，ライトアンプ駆動信号ＷＰならびにデータ出力バッファ駆動信号ＯＣ等を生成するタイミング発生回路ＴＧの各部は、図８に例示されるように、外部から供給される電源電圧ＶＤＤをそのままその動作電源とする。外部供給される電源電圧ＶＤＤの電位は、例えば３．３Ｖ（ボルト）とされ、その許容変動値は、例えば±０．３Ｖのように比較的大きな値とされる。また、この電源電圧ＶＤＤをもとに内部で生成されメモリアレイ用動作電源となる内部電圧ＶＤＬの電位は、例えば２．２Ｖとされ、その許容変動値は、例えば±０．１Ｖのように比較的小さな値とされる。
【０００５】
つまり、メモリアレイの選択ワード線に結合された所定数のメモリセルから各相補ビット線を介して出力される微小読み出し信号を増幅するセンスアンプと、増幅後の読み出し信号をメインアンプに伝達するためのビット線選択信号の生成タイミングや読み出し信号をさらに増幅するメインアンプ等の駆動タイミングを設定するタイミング発生回路は、電位及び許容変動値の異なる電源電圧又は内部電圧をその主たる動作電源とする訳であって、このために例えばビット線選択信号のパルス幅が、電位変動の影響を受けて読み出し信号のセンスアンプによる増幅後の信号レベルに充分に適合したものとはならず、あるいは読み出し信号のセンスアンプによる増幅タイミングとメインアンプの駆動タイミングとがずれてしまう。このことは、シンクロナスＤＲＡＭのサイクルタイムが高速化されクロック信号の周波数が高くされるに従って大きな問題となり、これによってシンクロナスＤＲＡＭの高速化が制約される結果となっている。また、これに対処しようとして、タイミング発生回路を含む周辺回路の動作電源をすべて低電圧化した場合、周辺回路の動作が全体的に遅くなり、逆効果となる。
【０００６】
この発明の目的は、異なる電圧をその主たる動作電源とするブロック間の動作タイミングの整合を図り、これらのブロックを備えメモリアレイ用動作電源が低電圧化されたシンクロナスＤＲＡＭ等の高速化を図ることにある。
【０００７】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、メモリアレイ用動作電源、つまりはメモリアレイの各相補ビット線における読み出し又は書き込み信号の振幅を決定するセンスアンプのコモンソース線における動作電源が低電圧化され、かつビット線選択信号の生成タイミングやメインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを設定するためのＹ系遅延回路を含み外部供給される電源電圧をその主たる動作電源とするタイミング発生回路を具備するシンクロナスＤＲＡＭ等において、タイミング発生回路の少なくとも上記Ｙ系遅延回路の動作電源として、メモリアレイ用動作電源となる内部電圧を用いる。
【０００９】
上記した手段によれば、読み出し信号の選択に供されるビット線選択信号のパルス幅を、読み出し信号の増幅後の信号レベルに適合させることができるとともに、センスアンプとメインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを整合させることができ、これによってこれらのブロックを備えるシンクロナスＤＲＡＭ等の高速化を図ることができる。
【００１０】
【発明の実施の形態】
図１には、この発明が適用されたシンクロナスＤＲＡＭ（半導体記憶装置）の一実施例のブロック図が示されている。同図をもとに、まずこの実施例のシンクロナスＤＲＡＭの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１１】
図１において、この実施例のシンクロナスＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、そのレイアウト面積の大半を占めて配置されるメモリアレイＭＡＲＹと、直接周辺回路となるロウアドレスデコーダＲＤ，センスアンプＳＡ，カラムアドレスデコーダＣＤならびにライトアンプＷＡ及びメインアンプＭＡとを備える。
【００１２】
バンクＢＮＫ０〜ＢＮＫ３を構成するメモリアレイＭＡＲＹは、後述するように、図の垂直方向に平行して配置される所定数のワード線と、水平方向に平行して配置される所定組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモリセルがそれぞれ格子状に配置される。メモリアレイＭＡＲＹの具体的構成については、後で詳細に説明する。
【００１３】
バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹを構成するワード線は、対応するロウアドレスデコーダＲＤに結合され、それぞれ択一的に選択状態とされる。これらのロウアドレスデコーダＲＤには、特に制限されないが、ロウアドレスレジスタＲＡから１２ビットの内部アドレス信号Ｘ０〜Ｘ１１が共通に供給され、タイミング発生回路ＴＧから図示されない内部制御信号ＲＧが共通に供給される。また、ロウアドレスレジスタＲＡには、アドレスバッファＡＢを介してＸアドレス信号ＡＸ０〜ＡＸ１１となるアドレス信号Ａ０〜Ａ１１が供給され、タイミング発生回路ＴＧから内部制御信号ＲＬが供給される。アドレスバッファＡＢには、外部のアクセス装置からアドレス入力端子Ａ０〜Ａ１１を介して１２ビットのＸアドレス信号ＡＸ０〜ＡＸ１１ならびに１０ビットのＹアドレス信号ＡＹ０〜ＡＹ９が時分割的に供給され、アドレス入力端子Ａ１２〜Ａ１３を介して２ビットのバンクアドレス信号ＢＡ０〜ＢＡ１が供給される。
【００１４】
アドレスバッファＡＢは、アドレス入力端子Ａ０〜Ａ１１を介して時分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０〜ＡＹ９と、アドレス入力端子Ａ１２及びＡ１３を介して入力されるバンクアドレス信号ＢＡ０〜ＢＡ１とを取り込み、ロウアドレスレジスタＲＡ，カラムアドレスカウンタＣＣ，バンクアドレスレジスタＢＡならびにデータ入出力選択回路ＤＳに伝達する。なお、シンクロナスＤＲＡＭがモードレジスタセットサイクルとされるとき、アドレス入力端子Ａ０〜Ａ１３には１４ビットのモード制御信号ＭＣ０〜ＭＣ１３が供給される。これらのモード制御信号は、アドレスバッファＡＢからモードレジスタＭＲに伝達される。バンクアドレスレジスタＢＡには、さらに、タイミング発生回路ＴＧから内部制御信号ＢＬが供給される。また、データ入出力選択回路ＤＳには図示されない内部制御信号ＢＣが供給され、モードレジスタＭＲには図示されない内部制御信号ＭＳが供給される。
【００１５】
バンクアドレスレジスタＢＡは、アドレスバッファＡＢから伝達されるバンクアドレス信号ＢＡ０〜ＢＡ１を内部制御信号ＢＬに従って取り込み、保持するとともに、内部バンクアドレス信号Ｂ０〜Ｂ１としてバンク選択回路ＢＳに伝達する。バンク選択回路ＢＳは、これらの内部バンクアドレス信号Ｂ０〜Ｂ１をデコードして、バンク選択信号ＢＳ０〜ＢＳ３の対応するビットを所定のタイミングで択一的にハイレベルとする。バンク選択信号ＢＳ０〜ＢＳ３は、バンクＢＮＫ０〜ＢＮＫ３にそれぞれ供給され、その周辺回路となるロウアドレスデコーダＲＤ，カラムアドレスデコーダＣＤ，センスアンプＳＡならびにライトアンプＷＡ及びメインアンプＭＡ等を選択的に動作させるために供される。
【００１６】
ロウアドレスレジスタＲＡは、アドレスバッファＡＢから伝達されるＸアドレス信号ＡＸ０〜ＡＸ１１を内部制御信号ＲＬに従って取り込み、保持するとともに、これらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ１１を形成し、バンクＢＮＫ０〜ＢＮＫ３のロウアドレスデコーダＲＤに供給する。また、バンクＢＮＫ０〜ＢＮＫ３のロウアドレスデコーダＲＤは、内部制御信号ＲＧがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとされることでそれぞれ選択的に動作状態とされ、ロウアドレスレジスタＲＡから供給される内部アドレス信号Ｘ０〜Ｘ１１をデコードして、対応するメモリアレイＭＡＲＹの指定されたワード線を択一的に選択状態とする。
【００１７】
次に、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹを構成する相補ビット線は、対応するセンスアンプＳＡにそれぞれ結合される。各バンクのセンスアンプＳＡには、対応するカラムアドレスデコーダＣＤから図示されないｐ＋１ビットのビット線選択信号ＹＳ０〜ＹＳｐがそれぞれ供給されるとともに、タイミング発生回路ＴＧから内部制御信号ＰＣ及びＰＡが共通に供給される。また、各バンクのカラムアドレスデコーダＣＤには、カラムアドレスカウンタＣＣから１０ビットの内部アドレス信号Ｙ０〜Ｙ９が共通に供給され、タイミング発生回路ＴＧからビット線駆動信号ＹＳと図示されない内部制御信号ＣＧが供給される。カラムアドレスカウンタＣＣには、アドレスバッファＡＢを介してＹアドレス信号ＡＹ０〜ＡＹ９が供給され、タイミング発生回路ＴＧから内部制御信号ＣＬ及び図示されない内部制御信号ＣＣが供給される。
【００１８】
カラムアドレスカウンタＣＣは、内部制御信号ＣＣに従って歩進動作を行うバイナリーカウンタを含む。このバイナリーカウンタは、アドレスバッファＡＢを介して供給されるＹアドレス信号ＡＹ０〜ＡＹ９を内部制御信号ＣＬに従って取り込み、保持する。また、これらのＹアドレス信号ＡＹ０〜ＡＹ９を初期値として歩進動作を行い、内部アドレス信号Ｙ０〜Ｙ９を順次形成して、バンクＢＮＫ０〜ＢＮＫ３のカラムアドレスデコーダＣＤに供給する。
【００１９】
このとき、各バンクのカラムアドレスデコーダＣＤは、内部制御信号ＣＧがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとされることでそれぞれ選択的に動作状態とされ、内部アドレス信号Ｙ０〜Ｙ９をデコードした後、ビット線駆動信号ＹＳに同期して、ビット線選択信号ＹＳ０〜ＹＳｐの対応するビットを択一的に有効レベルつまりハイレベルとする。
【００２０】
データ入出力選択回路ＤＳは、アドレスバッファＡＢから供給されるバンクアドレス信号ＢＡ０〜ＢＡ１を内部制御信号ＢＣに従って取り込み、保持するとともに、これらのバンクアドレス信号をデコードして、データ選択信号ＤＳ０〜ＤＳ３の対応するビットを所定のタイミングで択一的にハイレベルとする。
【００２１】
モードレジスタＭＲは、モードレジスタセットコマンドが実行されるとき、アドレス入力端子Ａ０〜Ａ１３を介して入力されるモード制御信号ＭＣ０〜ＭＣ１３を内部制御信号ＭＳに従って取り込み、保持する。また、これらのモード制御信号をデコードしてシンクロナスＤＲＡＭの動作モードを決定し、各種モード制御信号を選択的に形成してタイミング発生回路ＴＧに供給する。
【００２２】
バンクＢＮＫ０〜ＢＮＫ３のセンスアンプＳＡは、後述するように、メモリアレイＭＡＲＹの各相補ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴが直並列結合されてなるビット線プリチャージ回路と、一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなる単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。このうち、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハイレベルを受けて選択的にオン状態となり、メモリアレイＭＡＲＹの各相補ビット線の非反転及び反転信号線を中間電圧ＨＶにプリチャージする。
【００２３】
一方、センスアンプの各単位回路の単位増幅回路は、内部制御信号ＰＡがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択的にかつ一斉に動作状態とされ、各メモリアレイＭＡＲＹの選択ワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号を増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。また、各単位回路のスイッチＭＯＳＦＥＴ対は、ビット線選択信号ＹＳ０〜ＹＳｐの択一的なハイレベルを受けて４組ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの対応する４組の相補ビット線と相補共通データ線ＣＤ０＊〜ＣＤ３＊（ここで、例えば非反転共通データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等についてはその名称の末尾にＢを付して表す。以下同様）との間を選択的に接続状態とする。なお、センスアンプの具体的構成及び動作については、後で詳細に説明する。
【００２４】
相補共通データ線ＣＤ０＊〜ＣＤ３＊は、対応するライトアンプＷＡの各単位回路の出力端子にそれぞれ結合されるとともに、対応するメインアンプＭＡの各単位回路の入力端子にそれぞれ結合される。
【００２５】
ライトアンプＷＡ及びメインアンプＭＡは、後述するように、相補共通データ線ＣＤ０＊〜ＣＤ３＊に対応して設けられる４個の単位ライトアンプ及び単位メインアンプをそれぞれ備える。このうち、ライトアンプＷＡの各単位ライトアンプの入力端子は、書き込みデータバスＷＤＢ００〜ＷＤＢ０３ないしＷＤＢ３０〜ＷＤＢ３３を介してデータ入出力回路ＩＯの対応するデータ入力バッファの出力端子にそれぞれ結合され、メインアンプＭＡの各単位メインアンプの出力端子は、読み出しデータバスＲＤＢ００〜ＲＤＢ０３ないしＲＤＢ３０〜ＲＤＢ３３を介してデータ入出力回路ＩＯの対応するデータ出力バッファの入力端子にそれぞれ結合される。データ入出力回路ＩＯの各データ入力バッファの入力端子ならびに各データ出力バッファの出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ３にそれぞれ共通結合される。ライトアンプＷＡの各単位ライトアンプには、タイミング発生回路ＴＧからライトアンプ駆動信号ＷＰが共通に供給され、メインアンプＭＡの各単位メインアンプにはメインアンプ駆動信号ＲＰが共通に供給される。また、データ入出力回路ＩＯの各データ入力バッファ及びデータ出力バッファには、データ入出力選択回路ＤＳからデータ選択信号ＤＳ０〜ＤＳ３が共通に供給され、各データ出力バッファにはタイミング発生回路ＴＧからデータ出力バッファ駆動信号ＯＣが共通に供給される。
【００２６】
データ入出力回路ＩＯの各データ入力バッファは、シンクロナスＤＲＡＭが書き込みモードで選択状態とされるとき、データ入出力端子Ｄ０〜Ｄ３を介して入力される４ビットの書き込みデータを取り込み、保持するとともに、データ入出力選択回路ＤＳから供給されるデータ選択信号ＤＳ０〜ＤＳ３に従って選択的に書き込みデータバスＷＤＢ００〜ＷＤＢ０３ないしＷＤＢ３０〜ＷＤＢ３３に出力し、指定されたバンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡに伝達する。このとき、指定されたバンクのライトアンプＷＡの各単位ライトアンプは、ライトアンプ駆動信号ＷＰがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択的に動作状態とされ、データ入出力回路ＩＯの対応するデータ入力バッファから伝達される書き込みデータを所定の相補書き込み信号に変換した後、相補共通データ線ＣＤ０＊〜ＣＤ３＊を介して対応するメモリアレイＭＡＲＹの選択状態にある４個のメモリセルに書き込む。ライトアンプＷＡの具体的ブロック構成については、後で詳細に説明する。
【００２７】
一方、各バンクのメインアンプＭＡの各単位メインアンプは、メインアンプ駆動信号ＲＰがハイレベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択的に動作状態とされ、対応するメモリアレイＭＡＲＹの選択された４個のメモリセルから相補共通データ線ＣＤ０＊〜ＣＤ３＊を介して出力される読み出し信号をそれぞれ増幅した後、読み出しデータバスＲＤＢ００〜ＲＤＢ０３ないしＲＤＢ３０〜ＲＤＢ３３を介してデータ入出力回路ＩＯの対応するデータ出力バッファに伝達する。このとき、データ入出力回路ＩＯの各データ出力バッファは、データ出力バッファ駆動信号ＯＣのハイレベルを受けて選択的に動作状態とされ、データ選択信号ＤＳ０〜ＤＳ３により指定されるバンクのメインアンプＭＡの対応する単位メインアンプから読み出しデータバスＲＤＢ００〜ＲＤＢ０３ないしＲＤＢ３０〜ＲＤＢ３３を介して伝達される読み出しデータを、データ入出力端子Ｄ０〜Ｄ３を介して出力する。メインアンプＭＡの具体的ブロック構成については、後で詳細に説明する。
【００２８】
タイミング発生回路ＴＧは、外部のアクセス装置から起動制御信号として供給されるチップ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢならびに入出力マスク信号ＤＱＭと、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥとをもとに上記各種の内部制御信号を選択的に形成して、シンクロナスＤＲＡＭの各部に供給する。タイミング発生回路ＴＧの本発明に関する部分の具体的構成及び動作ならびにその特徴については、後で詳細に説明する。
【００２９】
シンクロナスＤＲＡＭには、外部端子ＶＤＤを介して電源電圧ＶＤＤが供給され、外部端子ＶＳＳを介して接地電位ＶＳＳが供給される。また、シンクロナスＤＲＡＭは、上記外部供給される電源電圧ＶＤＤをもとに内部電圧ＶＷＬ，ＶＤＬならびに中間電圧ＨＶ等を生成する内部電圧発生回路ＶＧを内蔵する。なお、電源電圧ＶＤＤの電位は、特に制限されないが、３．３Ｖとされ、その許容変動値は±０．３Ｖとされる。また、内部電圧ＶＤＬの電位は２．２Ｖとされ、その許容変動値は±０．１Ｖとされる。さらに、内部電圧ＶＷＬの電位は例えば３．８Ｖとされ、中間電圧ＨＶの電位は１．１Ｖとされる。
【００３０】
この実施例において、シンクロナスＤＲＡＭの周辺回路を構成する各部は、第１の電圧つまり内部電圧ＶＤＬをその主たる動作電源とする第１の周辺回路、つまりセンスアンプＳＡ及びメモリアレイＭＡＲＹと、第２の電圧つまり電源電圧ＶＤＤをその主たる動作電源とする第２の周辺回路つまりセンスアンプＳＡ及びメモリアレイＭＡＲＹを除くその他の周辺回路とに分類される。また、タイミング発生回路ＴＧは、カラムアドレスデコーダＣＤによるビット線選択信号ＹＳ０〜ＹＳｐの生成タイミングを指定する駆動制御信号つまりビット線駆動信号ＹＳや、メインアンプＭＡ，ライトアンプＷＡならびにデータ入出力回路ＩＯのデータ出力バッファの駆動タイミングを指定する駆動制御信号つまりメインアンプ駆動信号ＲＰ，ライトアンプ駆動信号ＷＰならびにデータ出力バッファ駆動信号ＯＣの基準信号となるＹ系イネーブル信号ＹＩＯＥを生成するための第３の周辺回路つまりＹ系遅延回路を含むが、このＹ系遅延回路は、タイミング発生回路ＴＧに含まれるものの第１の電圧つまり内部電圧ＶＤＬをその動作電源とする。この結果、電源電圧ＶＤＤ及び内部電圧ＶＤＬに電位変動があった場合でも、センスアンプＳＡの増幅動作とビット線駆動信号ＹＳ，メインアンプ駆動信号ＲＰ，ライトアンプ駆動信号ＷＰならびにデータ出力バッファ駆動信号ＯＣとの間のタイミング整合を図ることができ、これによってシンクロナスＤＲＡＭの高速化を図ることができる。このことについては、後で詳細に説明する。
【００３１】
図２には、図１のシンクロナスＤＲＡＭに含まれるメモリアレイＭＡＲＹ及びセンスアンプＳＡの一実施例の部分的な回路図が示されている。同図により、この実施例のシンクロナスＤＲＡＭのメモリアレイＭＡＲＹ及びセンスアンプＳＡの具体的構成及び動作を説明する。なお、以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００３２】
図２において、メモリアレイＭＡＲＹは、図の垂直方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、図の水平方向に平行して配置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセルが格子状に配置される。メモリアレイＭＡＲＹの同一列に配置されるｍ＋１個のメモリセルの情報蓄積キャパシタＣｓの一方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱａを介して相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に所定の規則性をもって交互に結合される。また、メモリアレイＭＡＲＹの同一行に配置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。メモリアレイＭＡＲＹを構成するすべてのメモリセルの情報蓄積キャパシタＣｓの他方の電極には、プレート電圧として内部電圧発生回路ＶＧから中間電位ＨＶが共通に供給される。
【００３３】
メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍは、その下方において図示されないＸアドレスデコーダＸＤに結合され、択一的に前記内部電圧ＶＷＬのような選択レベルとされる。また、相補ビット線Ｂ０＊〜Ｂｎ＊は、その左方においてセンスアンプＳＡの対応する単位回路に結合される。
【００３４】
ここで、センスアンプＳＡは、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単位回路を備え、これらの単位回路のそれぞれは、図２に例示されるように、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ６〜Ｎ８が直並列結合されてなるビット線プリチャージ回路と、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ３からなる一対のＣＭＯＳインバータが互いに交差結合されてなる単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮ４及びＮ５とを含む。
【００３５】
センスアンプＳＡの各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴＮ６〜Ｎ８のゲートには、タイミング発生回路ＴＧから内部制御信号ＰＣが共通に供給され、プリチャージＭＯＳＦＥＴＮ６及びＮ７の共通結合されたソースには、中間電位ＨＶが供給される。これにより、プリチャージＭＯＳＦＥＴＮ６〜Ｎ８は、内部制御信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態となり、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線を中間電位ＨＶにプリチャージする。
【００３６】
一方、センスアンプＳＡの各単位回路の単位増幅回路を構成するＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレインは、各単位増幅回路の非反転入出力ノードとしてメモリアレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転信号線にそれぞれ結合され、ＭＯＳＦＥＴＰ３及びＮ３の共通結合されたドレインは、各単位増幅回路の反転入出力ノードとして対応する相補ビット線Ｂ０＊〜Ｂｎ＊の反転信号線にそれぞれ結合される。各単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴＰ２及びＰ３の共通結合されたソースは、コモンソース線ＣＳＰ（第１のコモンソース線）に結合され、ＮチャンネルＭＯＳＦＥＴＮ２及びＮ３の共通結合されたソースはコモンソース線ＣＳＮに結合される。
【００３７】
コモンソース線ＣＳＰは、その下方においてＰチャンネル型の駆動ＭＯＳＦＥＴＰ１を介して内部電圧供給点ＶＤＬに結合され、コモンソース線ＣＳＮは、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮ１を介して接地電位ＶＳＳに結合される。駆動ＭＯＳＦＥＴＮ１のゲートには、タイミング発生回路ＴＧから内部制御信号ＰＡが供給され、駆動ＭＯＳＦＥＴＰ１のゲートには、そのインバータＶ１による反転信号が供給される。なお、内部電圧ＶＤＬは、前述のように、３．３Ｖの電源電圧ＶＤＤよりやや低い電位の例えば２．２Ｖとされる。
【００３８】
これにより、センスアンプＳＡの駆動ＭＯＳＦＥＴＰ１及びＮ１は、内部制御信号ＰＡのハイレベルを受けて選択的にオン状態となり、コモンソース線ＣＳＰ及びＣＳＮに対して内部電圧ＶＤＬ及び接地電位ＶＳＳをそれぞれ選択的に供給する。このとき、センスアンプＳＡの各単位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮの内部電圧ＶＤＬ及び接地電位ＶＳＳを受けて選択的にかつ一斉に動作状態となり、メモリアレイＭＡＲＹの選択ワード線に結合されるｎ＋１個のメモリセルから相補ビット線Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出し信号をそれぞれ増幅して、そのハイレベルを内部電圧ＶＤＬとしそのロウレベルを接地電位ＶＳＳとする２値読み出し信号とする。このように、センスアンプＳＡの各単位回路の単位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮを介して供給され電源電圧ＶＤＤに比較して絶対値の小さな内部電圧ＶＤＬと接地電位ＶＳＳをその実質的な動作電源とする訳であって、これによって微細化されたメモリセルの耐圧破壊を防止することができるとともに、センスアンプＳＡの動作電流を削減し、シンクロナスＤＲＡＭの低消費電力化を図ることができる。
【００３９】
センスアンプＳＡの各単位回路を構成するスイッチＭＯＳＦＥＴＮ４及びＮ５のゲートは、順次４組ずつ共通結合され、カラムアドレスデコーダＣＤから対応するビット線選択信号ＹＳ０〜ＹＳｐがそれぞれ共通に供給される。なお、ビット線選択信号ＹＳ０〜ＹＳｐのビット数ｐ＋１が、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の組数ｎ＋１に対して、
ｐ＋１＝（ｎ＋１）／４
なる関係にあることは言うまでもない。また、ビット線選択信号ＹＳ０〜ＹＳｐは、内部Ｙアドレス信号Ｙ０〜Ｙ９に従って択一的にハイレベルとされるが、カラムアドレスデコーダＣＤは電源電圧ＶＤＤをその主たる動作電源とするため、そのハイレベルは電源電圧ＶＤＤつまり３．３Ｖとされる。
【００４０】
センスアンプＳＡの各単位回路のスイッチＭＯＳＦＥＴＮ４及びＮ５は、ビット線選択信号ＹＳ０〜ＹＳｐの対応するビットがハイレベルとされることで４組ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の対応する４組と相補共通データ線ＣＤ０＊〜ＣＤ３＊つまりはライトアンプＷＡ及びメインアンプＭＡとの間を選択的に接続状態とする。
【００４１】
図３には、図１のシンクロナスＤＲＡＭに含まれるライトアンプＷＡ及びメインアンプＭＡの一実施例のブロック図が示されている。同図をもとに、この実施例のシンクロナスＤＲＡＭに含まれるライトアンプＷＡ及びメインアンプＭＡのやや具体的構成及び動作ならびにその動作電源について説明する。なお、図３には、バンクＢＮＫ０のライトアンプＷＡ及びメインアンプＭＡが代表して示されが、その他のバンクＢＮＫ１〜ＢＮＫ３のライトアンプＷＡ及びメインアンプＭＡもこれと同様な構成とされるため、以下の説明から類推されたい。
【００４２】
図３において、バンクＢＮＫ０のライトアンプＷＡは、相補共通データ線ＣＤ０＊〜ＣＤ３＊に対応して設けられる４個の単位ライトアンプＵＷＡ０〜ＵＷＡ３を含み、メインアンプＭＡは、同じく相補共通データ線ＣＤ０＊〜ＣＤ３＊に対応して設けられる４個の単位メインアンプＵＭＡ０〜ＵＭＡ３を含む。このうち、ライトアンプＷＡの単位ライトアンプＵＷＡ０〜ＵＷＡ３の出力端子ならびにメインアンプＭＡの単位メインアンプＵＭＡ０〜ＵＭＡ３の入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ３＊にそれぞれ共通結合される。また、ライトアンプＷＡの単位ライトアンプＵＷＡ０〜ＵＷＡ３の入力端子は、対応する書き込みデータバスＷＤＢ００〜ＷＤＢ０３にそれぞれ結合され、メインアンプＭＡの単位メインアンプＵＭＡ０〜ＵＭＡ３の出力端子は、対応する読み出しデータバスＲＤＢ００〜ＲＤＢ０３にそれぞれ結合される。
【００４３】
ライトアンプＷＡの単位ライトアンプＵＷＡ０〜ＵＷＡ３には、タイミング発生回路ＴＧからライトアンプ駆動信号ＷＰが共通に供給され、メインアンプＭＡの単位メインアンプＵＭＡ０〜ＵＭＡ３には、メインアンプ駆動信号ＲＰが共通に供給される。また、ライトアンプＷＡの単位ライトアンプＵＷＡ０〜ＵＷＡ３ならびにメインアンプＭＡの単位メインアンプＵＭＡ０〜ＵＭＡ３には、バンク選択回路ＢＳからバンク選択信号ＢＳ０が共通に供給される。
【００４４】
ライトアンプＷＡの単位ライトアンプＵＷＡ０〜ＵＷＡ３は、シンクロナスＤＲＡＭが書き込みモードとされるとき、ライトアンプ駆動信号ＷＰがハイレベルとされかつバンク選択信号ＢＳ０がハイレベルとされることで選択的に動作状態とされ、データ入出力回路ＩＯの対応するデータ入力バッファから書き込みデータバスＷＤＢ００〜ＷＤＢ０３を介して入力される書き込みデータを所定の相補書き込み信号とした後、相補共通データ線ＣＤ０＊〜ＣＤ３＊を介してメモリアレイＭＡＲＹの選択された４個のメモリセルに書き込む。また、メインアンプＭＡの単位メインアンプＵＭＡ０〜ＵＭＡ３は、シンクロナスＤＲＡＭが読み出しモードとされるとき、メインアンプ駆動信号ＲＰがハイレベルとされかつバンク選択信号ＢＳ０がハイレベルとされることで選択的に動作状態とされ、メモリアレイＭＡＲＹの選択された４個のメモリセルからセンスアンプＳＡならびに相補共通データ線ＣＤ０＊〜ＣＤ３＊を介して出力される２値読み出し信号をさらに増幅した後、読み出しデータバスＲＤＢ００〜ＲＤＢ０３を介してデータ入出力回路ＩＯの対応するデータ出力バッファに伝達する。
【００４５】
この実施例において、ライトアンプＷＡの単位ライトアンプＵＷＡ０〜ＵＷＡ３ならびにメインアンプＭＡの単位メインアンプＵＭＡ０〜ＵＭＡ３は、外部供給される電源電圧ＶＤＤをその動作電源とする。しかし、これらの単位ライトアンプ及び単位メインアンプに駆動制御信号として供給されるライトアンプ駆動信号ＷＰ及びメインアンプ駆動信号ＲＰは、後述するように、その基準信号となるＹ系イネーブル信号ＹＩＯＥの生成タイミングを設定するＹ系遅延回路ＹＤＬＹがメモリアレイ用動作電源と同じ内部電圧ＶＤＬをその動作電源とするため、その生成タイミングがセンスアンプＳＡの動作タイミングと整合され、これによってライトアンプＷＡ及びメインアンプＭＡを含むシンクロナスＤＲＡＭの高速化が図られる。このことについては、後で詳細に説明する。
【００４６】
図４には、図１のシンクロナスＤＲＡＭに含まれるタイミング発生回路ＴＧの一実施例の部分的なブロック図が示されている。また、図５には、図４のタイミング発生回路ＴＧに含まれるＹ系イネーブル信号生成回路ＹＥＰＧの一実施例の回路図が示されている。さらに、図６には、図５のＹ系イネーブル信号ＹＩＯＥに含まれるＹ系遅延回路ＹＤＬＹの一実施例の回路図が示され、図７には、図５のＹ系イネーブル信号ＹＩＯＥの一実施例の信号波形図が示されている。これらの図をもとに、この実施例のシンクロナスＤＲＡＭに含まれるタイミング発生回路ＴＧの具体的構成及び動作ならびにその特徴について説明する。
【００４７】
図４において、タイミング発生回路ＴＧは、外部端子ＣＬＫを介して入力されるクロック信号ＣＬＫを受けるクロックバッファＣＢと、クロックバッファＣＢの出力信号つまり内部クロック信号ＩＣＬＫを受けるＹ系クロック信号生成回路ＹＣＰＧと、Ｙ系クロック信号生成回路ＹＣＰＧの出力信号つまりＹ系クロック信号ＹＣＬＫを受けるＹ系イネーブル信号生成回路ＹＥＰＧと、Ｙ系イネーブル信号ＹＩＯＥの出力信号つまりＹ系イネーブル信号ＹＩＯＥを受けるビット線駆動信号生成回路ＹＳＰＧ，メインアンプ駆動信号生成回路ＹＲＰＧ，ライトアンプ駆動信号生成回路ＹＷＰＧならびにデータ出力バッファ駆動信号生成回路ＹＯＣＧとを備える。クロックバッファＣＢには、さらに外部端子ＣＫＥを介してクロックイネーブル信号ＣＫＥが供給され、Ｙ系クロック信号生成回路ＹＣＰＧにはモードレジスタＭＲから内部制御信号ＣＭが供給される。また、Ｙ系イネーブル信号ＹＩＯＥには、図示されない試験回路からテストクロック信号ＴＣＬＫが供給され、メインアンプ駆動信号ＲＰ及びライトアンプ駆動信号ＷＰにはモードレジスタＭＲから内部制御信号ＲＭ又はＷＭがそれぞれ供給される。
【００４８】
なお、クロック信号ＣＬＫは、図７に示されるように、比較的高い周波数を有する例えばデューティ５０％の連続パルス信号とされる。また、内部制御信号ＣＭは、カラムアドレスデコーダＣＤを含むＹ系回路を選択的に動作状態とするための制御信号であり、内部制御信号ＲＭ及びＷＭは、それぞれメインアンプＭＡを含む読み出し系回路あるいはライトアンプＷＡを含む書き込み系回路を選択的に動作状態とするための制御信号である。さらに、テストクロック信号ＴＣＬＫは、所定のテストモードでＹ系イネーブル信号生成回路ＹＥＰＧから出力されるＹ系イネーブル信号ＹＩＯＥの生成タイミングを試験的に設定するための試験制御信号であり、通常動作時はハイレベルに固定される。
【００４９】
この実施例において、タイミング発生回路ＴＧのクロックバッファＣＢ，Ｙ系クロック信号生成回路ＹＣＰＧ，ビット線駆動信号生成回路ＹＳＰＧ，メインアンプ駆動信号生成回路ＹＲＰＧ，ライトアンプ駆動信号生成回路ＹＷＰＧならびにデータ出力バッファ駆動信号生成回路ＹＯＣＧは、３．３Ｖのような内部電圧ＶＤＤをその動作電源とする。また、Ｙ系イネーブル信号生成回路ＹＥＰＧは、後述するように、やはり内部電圧ＶＤＤをその主たる動作電源とするが、Ｙ系イネーブル信号生成回路ＹＥＰＧに含まれるＹ系遅延回路ＹＤＬＹは、２．２Ｖのような内部電圧ＶＤＬをその動作電源とする。
【００５０】
タイミング発生回路ＴＧのクロックバッファＣＢは、クロックイネーブル信号ＣＫＥがハイレベルとされることを条件に、クロック信号ＣＬＫに従った内部クロック信号ＩＣＬＫを選択的に生成する。また、Ｙ系クロック信号生成回路ＹＣＰＧは、内部制御信号ＣＭがハイレベルとされることを条件に、内部クロック信号ＩＣＬＫに従ったＹ系クロック信号ＹＣＬＫを選択的に生成する。さらに、Ｙ系イネーブル信号生成回路ＹＥＰＧは、通常動作時にはＹ系クロック信号生成回路ＹＣＰＧから出力されるＹ系クロック信号ＹＣＬＫをもとに、また所定のテストモード時にはテストクロック信号ＴＣＬＫをもとに、所定のタイミング条件を有するＹ系イネーブル信号ＹＩＯＥを選択的に生成する。なお、Ｙ系クロック信号ＹＣＬＫは、図７に示されるように、その立ち上がりがクロック信号ＣＬＫからクロックバッファＣＢ及びＹ系クロック信号生成回路ＹＣＰＧの遅延時間ｔｄ１だけ遅れたパルス信号とされる。Ｙ系イネーブル信号生成回路ＹＥＰＧの具体的構成及び動作等については、後で詳細に説明する。
【００５１】
次に、ビット線駆動信号生成回路ＹＳＰＧは、Ｙ系イネーブル信号生成回路ＹＥＰＧから出力されるＹ系イネーブル信号ＹＩＯＥをもとに、ビット線選択信号ＹＳ０〜ＹＳｐの基準信号となるビット線駆動信号ＹＳ（第１の駆動制御信号）を選択的に生成する。また、メインアンプ駆動信号生成回路ＹＲＰＧは、内部制御信号ＲＭがハイレベルとされるとき、Ｙ系イネーブル信号ＹＩＯＥをもとにバンクＢＮＫ０〜ＢＮＫ３のメインアンプＭＡを駆動するためのメインアンプ駆動信号ＲＰ（第３の駆動制御信号）を選択的に生成し、ライトアンプ駆動信号生成回路ＹＷＰＧは、内部制御信号ＷＭがハイレベルとされるとき、Ｙ系イネーブル信号ＹＩＯＥをもとにバンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡを駆動するためのライトアンプ駆動信号ＷＰ（第２の駆動制御信号）を選択的に生成する。さらに、データ出力バッファ駆動信号生成回路ＹＯＣＧは、内部制御信号ＲＭがハイレベルとされるとき、同じくＹ系イネーブル信号ＹＩＯＥをもとにデータ入出力回路ＩＯのデータ出力バッファを駆動するためのデータ出力バッファ駆動信号ＯＣ（第４の駆動制御信号）を選択的に生成する。
【００５２】
ここで、Ｙ系イネーブル信号生成回路ＹＥＰＧは、図５に示されるように、Ｙ系遅延回路ＹＤＬＹ，レベル変換回路ＬＣ，ワンショットパルス生成回路ＯＳＰＧならびに遅延調整回路ＤＴを備える。このうち、Ｙ系遅延回路ＹＤＬＹは、図６に示されるように、その接続形態がメタルオプションつまり接続切り換え回路ＭＳ１〜ＭＳ３によって選択的に切り換えられかつ内部電圧ＶＤＬを動作電源とする１７個のＣＭＯＳインバータＶ５〜ＶＬならびに２個のナンド（ＮＡＮＤ）ゲートＮＡ３〜ＮＡ４を含む。接続切り換え回路ＭＳ１〜ＭＳ３の切り換えが行われない初期状態において、インバータＶ５の入力端子は、接続切り換え回路ＭＳ１を介して接地電位ＶＳＳに接続される。また、インバータＶ７の入力端子には、接続切り換え回路ＭＳ２を介してＹ系クロック信号ＹＣＬＫが供給され、インバータＶ９の入力端子には、接続切り換え回路ＭＳ３を介してインバータＶ７の出力信号のインバータＶ８による反転信号が供給される。
【００５３】
ナンドゲートＮＡ３の一方の入力端子には、インバータＶ９の出力信号のインバータＶＡ〜ＶＥによる反転遅延信号が供給され、その他方の入力端子には、ナンドゲートＮＡ４の出力信号が供給される。このナンドゲートＮＡ４の一方の入力端子には、インバータＶＥの出力信号のインバータＶＦ〜ＶＪによる反転遅延信号が供給され、その他方の入力端子には、前記テストクロック信号ＴＣＬＫが供給される。ナンドゲートＮＡ３の出力信号は、インバータＶＫを経た後、Ｙ系遅延回路ＹＤＬＹの非反転出力信号ＹＴとなり、さらにインバータＶＬを経てＹ系遅延回路ＹＤＬＹの反転出力信号ＹＢとなる。
【００５４】
シンクロナスＤＲＡＭが通常の動作モードとされるとき、テストクロック信号ＴＣＬＫは、前述のようにハイレベル固定される。また、シンクロナスＤＲＡＭが所定のテストモードとされるとき、Ｙ系クロック信号ＹＣＬＫはロウレベル固定され、インバータＶＪの出力信号はハイレベル固定される。したがって、ナンドゲートＮＡ４の出力信号は、シンクロナスＤＲＡＭが通常の動作モードとされるときＹ系クロック信号ＹＣＬＫの非反転遅延信号となり、所定のテストモードとされるときにはテストクロック信号ＴＣＬＫの反転信号となる。
【００５５】
一方、ナンドゲートＮＡ３の出力信号は、シンクロナスＤＲＡＭが通常の動作モードとされるとき、インバータＶＥ及びナンドゲートＮＡ４の出力信号がともにハイレベルとされる間、選択的にロウレベルとされる。したがって、Ｙ系遅延回路ＹＤＬＹの非反転出力信号ＹＴは、図７に示されるように、Ｙ系クロック信号ＹＣＬＫがハイレベルとされてから合計１６個のインバータＶ７〜ＶＫならびにナンドゲートＮＡ３〜ＮＡ４の遅延時間ｔｄ２が経過した時点で内部電圧ＶＤＬのようなハイレベルとされた後、Ｙ系クロック信号ＹＣＬＫがロウレベルとされてから合計１０個のインバータＶ７〜ＶＥ及びＶＫならびにナンドゲートＮＡ３の遅延時間が経過した時点でロウレベルに戻される。
【００５６】
この結果、Ｙ系遅延回路ＹＤＬＹの非反転出力信号ＹＴの立ち上がりタイミングは、内部電圧ＶＤＬを動作電源とするインバータＶ７〜ＶＫならびにナンドゲートＮＡ３〜ＮＡ４の遅延時間により左右されるものとなる。言うまでもなく、Ｙ系遅延回路ＹＤＬＹの反転出力信号ＹＢは、非反転出力信号ＹＴの反転信号であり、その立ち下がりタイミングは、さらに内部電圧ＶＤＬを動作電源とするインバータＶＬの遅延時間によっても左右される。シンクロナスＤＲＡＭが所定のテストモードとされるとき、非反転出力信号ＹＴの立ち上がりならびに反転出力信号ＹＢの立ち下がりタイミングは、それぞれテストクロック信号ＴＣＬＫの立ち下がり又は立ち上がりによって強制的に設定される。
【００５７】
Ｙ系遅延回路ＹＤＬＹの非反転出力信号ＹＴは、レベル変換回路ＬＣを構成するＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ９のゲートに供給され、その反転出力信号ＹＢは、ＰチャンネルＭＯＳＦＥＴＰ５及びＮチャンネルＭＯＳＦＥＴＮＡのゲートに供給される。ＭＯＳＦＥＴＰ３及びＰ５のソースは電源電圧ＶＤＤに結合され、そのドレインは、ＰチャンネルＭＯＳＦＥＴＰ４又はＰ６を介してＭＯＳＦＥＴＮ９又はＮＡのドレインにそれぞれ結合される。ＭＯＳＦＥＴＮ９及びＮＡのソースは、接地電位ＶＳＳに結合され、そのドレインは、ＭＯＳＦＥＴＰ６又はＰ４のゲートに交差結合される。ＭＯＳＦＥＴＮＡのドレインは、レベル変換回路ＬＣの出力端子ＹＬＴとなる。
【００５８】
これにより、レベル変換回路ＬＣの出力信号ＹＬＴは、Ｙ系遅延回路ＹＤＬＹの非反転出力信号ＹＴが接地電位ＶＳＳのようなロウレベルとされその反転出力信号ＹＢが内部電圧ＶＤＬのようなハイレベルとされるとき、選択的に接地電位ＶＳＳのようなロウレベルとされ、Ｙ系遅延回路ＹＤＬＹの非反転出力信号ＹＴが内部電圧ＶＤＬのようなハイレベルとされその反転出力信号ＹＢが接地電位ＶＳＳのようなロウレベルとされるとき、選択的に電源電圧ＶＤＤのようなハイレベルとされる。この結果、内部電圧ＶＤＬを動作電源とするＹ系遅延回路ＹＤＬＹから出力される非反転出力信号ＹＴ及び反転出力信号ＹＢは、電源電圧ＶＤＤを動作電源とするレベル変換回路ＬＣによってそのハイレベルが内部電圧ＶＤＬから電源電圧ＶＤＤに変換された後、電源電圧ＶＤＤを動作電源とするワンショットパルス生成回路ＯＳＰＧに伝達されるものとなる。
【００５９】
次に、ワンショットパルス生成回路ＯＳＰＧを構成するフリップフロップＦＦ１の反転セット入力端子ＳＢには、その一方の入力端子にＹ系クロック信号ＹＣＬＫを受けその他方の入力端子にＹ系クロック信号ＹＣＬＫの遅延回路Ｄ１による遅延信号を受けるナンドゲートＮＡ１の出力信号が供給される。また、フリップフロップＦＦ１の第１の反転リセット入力端子Ｒ１Ｂには、その一方の入力端子にレベル変換回路ＬＣの出力信号ＹＬＴを受けその他方の入力端子にレベル変換回路ＬＣの出力信号ＹＬＴの遅延回路Ｄ２による遅延信号を受けるナンドゲートＮＡ２の出力信号が供給され、フリップフロップＦＦ１の第２の反転リセット入力端子Ｒ２Ｂには、所定の反転リセット信号ＲＳＢが供給される。
【００６０】
なお、反転リセット信号ＲＳＢは、通常電源電圧ＶＤＤのようなハイレベルとされ、例えばシステムリセット時等において選択的に接地電位ＶＳＳのようなロウレベルとされる。また、フリップフロップＦＦ１の反転出力信号ＱＢは、インバータＶ２〜Ｖ４，抵抗Ｒ１〜Ｒ２ならびに拡散容量ＷＣ１〜ＷＣ２からなる遅延調整回路ＤＴによって遅延・反転された後、Ｙ系イネーブル信号生成回路ＹＥＰＧの出力信号つまりＹ系イネーブル信号ＹＩＯＥとなる。
【００６１】
これにより、ナンドゲートＮＡ１の出力信号つまりフリップフロップＦＦ１の反転セット信号ＳＢは、図７に示されるように、Ｙ系クロック信号ＹＣＬＫがハイレベルとされてから遅延回路Ｄ１の遅延時間が経過するまでの間一時的にロウレベルとされ、ナンドゲートＮＡ２の出力信号つまりフリップフロップＦＦ１の第１の反転リセット信号Ｒ１Ｂは、レベル変換回路ＬＣの出力信号ＹＬＴがハイレベルとされてから遅延回路Ｄ２の遅延時間が経過するまでの間一時的にロウレベルとされる。また、フリップフロップＦＦ１は、ナンドゲートＮＡ１の出力信号の立ち下がりを受けてセット状態となってその反転出力信号ＱＢがロウレベルとされた後、ナンドゲートＮＡ２の出力信号の立ち下がりを受けて、言い換えるならば、Ｙ系遅延回路ＹＤＬＹを構成する合計１６個のインバータＶ７〜ＶＫならびにナンドゲートＮＡ３〜ＮＡ４の遅延時間ｔｄ２が経過した時点でリセット状態となってその反転出力信号ＱＢがハイレベルとなる。
【００６２】
この結果、Ｙ系イネーブル信号生成回路ＹＥＰＧの出力信号つまりＹ系イネーブル信号ＹＩＯＥは、フリップフロップＦＦ１がセット状態とされてから遅延調整回路ＤＴの遅延時間ｔｄ３が経過した時点でハイレベルとされ、フリップフロップＦＦ１がリセット状態とされてから同じく遅延調整回路ＤＴの遅延時間ｔｄ３が経過した時点でロウレベルに戻される。このＹ系イネーブル信号ＹＩＯＥがハイレベルとされる期間つまりそのパルス幅ｔｗｙが上記Ｙ系遅延回路ＹＤＬＹを構成する合計１６個のインバータＶ７〜ＶＫならびにナンドゲートＮＡ３〜ＮＡ４の遅延時間ｔｄ２に相当するものであることは言うまでもない。
【００６３】
前述のように、Ｙ系イネーブル信号ＹＩＯＥは、Ｙ系回路を駆動するためのビット線駆動信号ＹＳ，メインアンプ駆動信号ＲＰ，ライトアンプ駆動信号ＷＰならびにデータ出力バッファ駆動信号ＯＣのパルス幅を含む生成タイミングを設定する。また、これらのＹ系回路を含むシンクロナスＤＲＡＭの周辺回路は、その中心電位を３．３Ｖとしその許容変動値を±０．３Ｖとする電源電圧ＶＤＤをその主たる動作電源とするが、各Ｙ系回路の処理対象とされメモリアレイＭＡＲＹの選択メモリセルに対する読み出し又は書き込み信号の振幅を設定するセンスアンプＳＡは、その中心電位を２．２Ｖとしその許容変動値を±０．１Ｖとする内部電圧ＶＤＬをその主たる動作電源とする。
【００６４】
上記のように、Ｙ系イネーブル信号ＹＩＯＥのパルス幅ｔｗｙがＹ系遅延回路ＹＤＬＹのインバータＶ７〜ＶＫならびにナンドゲートＮＡ３〜ＮＡ４の遅延時間ｔｄ２により設定され、これらのインバータならびにナンドゲートを含むＹ系遅延回路ＹＤＬＹがセンスアンプＳＡと同じ内部電圧ＶＤＬをその主たる動作電源とすることで、電源電圧ＶＤＤ及び内部電圧ＶＤＬに電位変動が生じた場合でも、ビット線駆動信号ＹＳ，メインアンプ駆動信号ＲＰ，ライトアンプ駆動信号ＷＰならびにデータ出力バッファ駆動信号ＯＣの生成タイミングを、センスアンプＳＡの駆動タイミングに整合させることができる。この結果、読み出し信号の選択に供されるビット線選択信号のパルス幅を読み出し信号の増幅後の信号レベルに適合させることができるとともに、センスアンプとメインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを整合させることができ、これによってシンクロナスＤＲＡＭの高速化を図ることができる。
【００６５】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）メモリアレイ用動作電源、つまりはメモリアレイの各相補ビット線における読み出し又は書き込み信号の振幅を決定するセンスアンプのコモンソース線における動作電源が低電圧化され、かつビット線選択信号の生成タイミングやメインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを設定するためのＹ系遅延回路を含み外部供給される電源電圧をその主たる動作電源とするタイミング発生回路を具備するシンクロナスＤＲＡＭ等において、タイミング発生回路の少なくとも上記Ｙ系遅延回路の動作電源として、メモリアレイ用動作電源となる内部電圧を用いることで、電源電圧及び内部電圧に電位変動が生じた場合でも、読み出し信号の選択に供されるビット線選択信号のパルス幅を、読み出し信号の増幅後の信号レベルに適合させることができるとともに、センスアンプとメインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを整合させることができるという効果が得られる。
（２）上記（１）項により、シンクロナスＤＲＡＭ等の高速化を図ることができるという効果が得られる。
【００６６】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１〜図３において、シンクロナスＤＲＡＭは、×８ビット，×１６ビットあるいは×３２ビット等、任意のビット構成を採ることができるし、任意数のバンクを備えることができる。また、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹは、任意数の冗長素子を含むことができるし、その直接周辺回路を含めて複数のマットに分割することができる。さらに、シンクロナスＤＲＡＭのブロック構成は種々の実施形態を採りうるし、アドレス信号のビット数及び組み合わせ，起動制御信号及び内部制御信号等の名称及び組み合わせならびに電源電圧及び内部電圧の種類，極性及び絶対値等も、この実施例による制約を受けるものではない。
【００６７】
図４において、タイミング発生回路ＴＧのブロック構成は、本実施例による制約を受けない。図５及び図６において、Ｙ系イネーブル信号生成回路ＹＥＰＧならびにそのＹ系遅延回路ＹＤＬＹの具体的回路構成は、基本的な論理条件が変わらない限りにおいて種々考えられよう。図７において、クロック信号ＣＬＫ及びＹ系クロック信号ＹＣＬＫを含む各信号の絶対的なレベル及び時間関係はほんの一例であって、この発明の主旨に影響を与えるものではない。
【００６８】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、通常のダイナミック型ＲＡＭやスタティックＲＡＭ等の各種メモリ集積回路装置ならびにこれを内蔵するシングルチップマイクロコンピュータ等にも適用できる。この発明は、少なくともその主たる動作電源の電位及び許容変動値が異なるメモリアレイ及び周辺回路を具備する半導体記憶装置ならびにこれを含む装置又はシステムに広く適用できる。
【００６９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、メモリアレイ用動作電源、つまりはメモリアレイの各相補ビット線における読み出し又は書き込み信号の振幅を決定するセンスアンプのコモンソース線における動作電源が低電圧化され、かつビット線選択信号の生成タイミングやメインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを設定するためのＹ系遅延回路を含み外部供給される電源電圧をその主たる動作電源とするタイミング発生回路を具備するシンクロナスＤＲＡＭ等において、タイミング発生回路の少なくとも上記Ｙ系遅延回路の動作電源として、メモリアレイ用動作電源となる内部電圧を用いることで、読み出し信号の選択に供されるビット線選択信号のパルス幅を、読み出し信号の増幅後の信号レベルに適合させることができるとともに、センスアンプとメインアンプ，ライトアンプならびにデータ出力バッファ等の駆動タイミングを整合させることができ、これによってこれらのブロックを備えるシンクロナスＤＲＡＭ等の高速化を図ることができる。
【図面の簡単な説明】
【図１】この発明が適用されたシンクロナスＤＲＡＭの一実施例を示すブロック図である。
【図２】図１のシンクロナスＤＲＡＭに含まれるメモリアレイ及びセンスアンプの一実施例を示す部分的な回路図である。
【図３】図１のシンクロナスＤＲＡＭに含まれるライトアンプ及びメインアンプの一実施例を示すブロック図である。
【図４】図１のシンクロナスＤＲＡＭに含まれるタイミング発生回路の一実施例を示す部分的なブロック図である。
【図５】図４のタイミング発生回路に含まれるＹ系イネーブル信号生成回路の一実施例を示す回路図である。
【図６】図５のＹ系イネーブル信号生成回路に含まれるＹ系遅延回路の一実施例を示す回路図である。
【図７】図５のＹ系イネーブル信号生成回路の一実施例を示す信号波形図である。
【図８】この発明に先立って本願発明者等が開発したシンクロナスＤＲＡＭに含まれるタイミング発生回路の一例を示す部分的なブロック図である。
【符号の説明】
ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリアレイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センスアンプ、ＣＤ……カラムアドレスデコーダ、ＷＡ……ライトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレスバッファ、ＲＡ……ロウアドレスレジスタ、ＢＡ……バンクアドレスレジスタ、ＢＳ……バンク選択回路、ＣＣ……カラムアドレスカウンタ、ＭＲ……モードレジスタ、ＩＯ……データ入出力回路、ＤＳ……データ入出力選択回路、ＴＧ……タイミング発生回路、ＶＧ……内部電圧発生回路、ＶＷＬ，ＶＤＬ，ＨＶ……内部電圧。
Ｄ０〜Ｄ３……データ入出力端子、ＣＬＫ……クロック入力端子、ＣＫＥ……クロックイネーブル信号入力端子、ＣＳＢ……チップ選択信号入力端子、ＲＡＳＢ……ロウアドレスストローブ信号入力端子、ＣＡＳＢ……カラムアドレスストローブ信号入力端子、ＷＥＢ……ライトイネーブル信号入力端子、ＤＱＭ……データマスク信号入力端子、Ａ０〜Ａ１３……アドレス入力端子、ＶＤＤ……電源電圧又はその入力端子、ＶＳＳ……接地電位又はその入力端子。
Ｗ０〜Ｗｍ……ワード線、Ｂ０＊〜Ｂ３＊ないしＢ３ｐ＊〜Ｂｎ＊……相補ビット線、Ｃｓ……情報蓄積キャパシタ、Ｑａ……アドレス選択ＭＯＳＦＥＴ、ＣＳＰ，ＣＳＮ……コモンソース線、ＹＳ０〜ＹＳｐ……ビット線選択信号、ＣＤ０＊〜ＣＤ３＊……相補共通データ線。
ＵＷＡ０〜ＵＷＡ３……単位ライトアンプ，ＵＭＡ０〜ＵＭＡ３……単位メインアンプ、ＷＤＢ００〜ＷＤＢ０３……書き込みデータバス、ＲＤＢ００〜ＲＤＢ０３……読み出しデータバス。
ＣＢ……クロックバッファ、ＹＣＰＧ……Ｙ系クロック信号生成回路、ＹＣＬＫ……Ｙ系クロック信号、ＹＥＰＧ……Ｙ系イネーブル信号生成回路、ＹＩＯＥ……Ｙ系イネーブル信号、ＹＳＰＧ……ビット線駆動信号生成回路、ＹＳ……ビット線駆動信号、ＹＲＰＧ……メインアンプ駆動信号生成回路、ＲＰ……メインアンプ駆動信号、ＹＷＰＧ……ライトアンプ駆動信号生成回路、ＷＰ……ライトアンプ駆動信号、ＹＯＣＧ……データ出力バッファ駆動信号生成回路、ＯＣ……データ出力バッファ駆動信号。
ＹＤＬＹ……Ｙ系遅延回路、ＬＣ……レベル変換回路、ＯＳＰＧ……ワンショットパルス生成回路、ＤＴ……遅延調整回路、ＦＦ１……フリップフロップ。
ＭＳ１〜ＭＳ３……接続切り換え回路。
Ｐ１〜Ｐ７……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＡ……ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜ＶＬ……ＣＭＯＳインバータ、ＮＡ１〜ＮＡ４……ナンド（ＮＡＮＤ）ゲート、Ｒ１〜Ｒ２……抵抗、ＷＣ１〜ＷＣ２……拡散容量、Ｄ１〜Ｄ２……遅延回路。
【図１】
0003590253.tif 000002
【図２】
0003590253.tif 000003
【図３】
0003590253.tif 000004
【図４】
0003590253.tif 000005
【図５】
0003590253.tif 000006
【図６】
0003590253.tif 000007
【図７】
0003590253.tif 000008
【図８】
0003590253.tif 000009