(57)【特許請求の範囲】
【請求項１】
第１の信号と第２の信号の位相関係に依存した位相比較信号を生成する方法であって、
それぞれが対応する活性化信号に応答して活性化され、該活性化信号の発生時点からの経過時間に依存する電圧信号と、該電圧信号が所定値に達したことを示すトリガー信号とを生成する複数の電圧信号生成回路を用い、
１の電圧信号生成回路には前記第１の信号を前記活性化信号として入力し、前記１の電圧信号生成回路に順次に後続する電圧信号生成回路のそれぞれには、先行する電圧信号生成回路が生成した前記トリガー信号を前記活性化信号として入力し、
前記第２の信号と所定の位相関係にある信号に応答して全ての前記電圧信号生成回路を不活性化し、該不活性化の時点において前記電圧信号生成回路がそれぞれ発生する前記電圧信号を、前記位相比較信号として出力することを特徴とする位相比較方法。
【請求項２】
請求項１に記載の位相比較方法を用いるＰＬＬ回路であって、
前記位相比較信号のそれぞれに依存するキャパシタンスを有し、相互に並列接続された可変容量キャパシタと、該並列接続された可変容量キャパシタのキャパシタンスに依存する周波数で発振する電圧制御発振器とを備えることを特徴とするＰＬＬ回路。
【請求項３】
第１の信号と第２の信号の位相関係に依存した位相比較信号を生成する位相比較回路であって、
それぞれが対応する活性化信号に応答して活性化され、該活性化信号の発生時点からの経過時間に依存する電圧信号と、該電圧信号が所定値に達したことを示すトリガー信号とを生成する複数の電圧信号生成回路を備え、
１の電圧信号生成回路には前記第１の信号が前記活性化信号として供給され、前記１の電圧信号生成回路に順次に後続する電圧信号生成回路のそれぞれには、先行する電圧信号生成回路が生成した前記トリガー信号が前記活性化信号として供給され、
前記電圧信号生成回路のそれぞれは、前記第２の信号と所定の位相関係にある信号に応答して不活性化され、該不活性化の時点における前記電圧信号をそれぞれ、前記位相比較信号として出力することを特徴とする位相比較回路。
【請求項４】
前記電圧信号生成回路はそれぞれ、前記第１の信号発生以前に所定電圧に充電されるキャパシタを備え、該キャパシタを前記活性化信号に応答して放電させ、前記不活性化の時点のキャパシタの端子電圧を前記位相比較信号として出力する、請求項３に記載の位相比較回路。
【請求項５】
前記第１又は第２の信号に基づいて、前記キャパシタの端子電圧を出力するサンプル信号、キャパシタの充電を開始する充電信号、及び、前記不活性化のための信号を順次に生成する信号生成回路を更に備える、請求項４に記載の位相比較回路。
【請求項６】
請求項３〜５の何れかに記載の位相比較回路を備えるＰＬＬ回路であって、
前記位相比較信号のそれぞれに依存するキャパシタンスを有し、相互に並列接続された可変容量キャパシタと、該並列接続された可変容量キャパシタのキャパシタンスに依存する周波数で発振する電圧制御発振器とを備えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相比較方法、位相比較回路、及び、ＰＬＬ回路に関し、更に詳しくは、電圧制御発振器に配置されたバラクタの容量値を制御する位相比較方法、位相比較回路、及び、ＰＬＬ回路に関する。
【０００２】
【従来の技術】
ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）回路は、位相比較回路に入力される２つの信号が、同じ周期となるようにフィードバックループを用いて構成された回路であり、さまざまな分野で使用されている。ＰＬＬ回路は、位相比較回路において比較される信号間の位相差がなくなる、或いは、両者間の位相差が常に等しくなるとロックする。
【０００３】
ＰＬＬ回路を構成する位相比較回路として、位相比較の対象の２つの信号間の位相差に応じて出力電圧を変化させ、その出力電圧を、後段に配置された電圧制御発振器内の共振器の一部を構成する可変容量器（バラクタ）に入力するものが知られている。バラクタは、位相比較回路が出力する電圧に応じて静電容量が変化し、電圧制御発振器の発振周波数を制御する。
【０００４】
バラクタを制御する位相比較回路を使用したものとして、米国特許６１５０８９１号公報には、シフトレジスタを使用して複数の信号を生成し、複数の位相比較回路を並列に動作させる技術が記載されている。図８は、該公報に記載の従来のＰＬＬ回路の構成を示している。ＰＬＬ回路は、シフトレジスタ２００と、位相比較回路２０１と、電圧制御発振器（ＶＣＯ）２０２と、Ｎ分周器２０３と、Ｑ分周器２０４と、Ｒ分周器２０５とを備える。
【０００５】
シフトレジスタ２００は、ＰＬＬ回路の出力をＮ分周器２０３でＮ分周して、クロック信号をＲ分周器２０５でＲ分周して得られる基準信号ＲＥＦと同じ周波数にした信号ＳＥＴ、及び、Ｑ分周器２０４でＱ分周した信号ＣＬＫＱを入力する。シフトレジスタ２００は、所定の信号ＳＩＧｉ（ｉ＝０〜Ｍ）を生成し、位相比較回路２０１に出力する。
【０００６】
位相比較回路２０１は、Ｍ＋１個の位相差検出回路２１０で構成される。各位相差検出回路２１０は、基準信号ＲＥＦと、信号ＳＩＧｉとを入力して、両信号間の位相差を検出し、検出した位相差に応じた電圧信号をＶＣＯ（２０２）に出力する。ＶＣＯ（２０２）は、位相差検出回路２１０が出力する電圧信号によって、共振器を構成するバラクタの容量値を変化させ、その発振周波数ｆｏｕｔを制御する。このＰＬＬ回路は、基準信号ＲＥＦの周波数と、ＶＣＯ（２０２）の発振周波数ｆｏｕｔとが同じ周波数となると、ロック状態となる。
【０００７】
図９は、図８の位相比較回路２０１内に配置される位相差検出回路２１０の構成を示している。また、図１０は、各信号の様子をタイミングチャートして示している。以下、図８、図９、及び図１０を参照して、位相比較回路２０１の動作について説明する。位相比較回路２０１は、例えばＭ＝２のときには、３つの位相差検出回路２１０を備え、各位相差検出回路２１０は信号ＳＩＧｉ（ｉ＝０〜Ｍ）を入力する。
【０００８】
ＳＩＧ０を入力する位相差検出回路２１０は、図９に示すように、所定の初期電位を発生する電圧源Ｖｎｏｍと、論理和回路ＡＮＤ０と、コンデンサＣ０ａ、Ｃ０ｂと、抵抗Ｒ０と、３つのスイッチＳＷ０ａ、ＳＷ０ｂ、ＳＷ０ｃとを備える。また、出力ノードＮ０は、ＶＣＯ（２０２）に配置されたバラクタＣ０に接続されている。信号ＳＩＧｉを入力する各位相差検出回路２１０は、入力信号の違いを除いて、図９に示す構成と同様である。
【０００９】
シフトレジスタ２００は、周波数がｆｏｕｔの出力信号を、Ｑ分周した信号ＣＬＫＱと、Ｎ分周した信号ＳＥＴとを入力し、信号ＳＩＧｉを出力する。信号ＣＬＫＱの周期は、信号ＳＥＴの周期よりも短くなるように、分周器２０３、２０４の分周数をＮ＞Ｑに設定する。シフトレジスタ２００が生成する信号ＳＩＧｉは、信号ＳＥＴと同時に立ち上がり、信号ＳＥＴの立下りよりも、信号ＣＬＫＱのｉ周期分遅れて立ち下がり、各信号は、図１０に示すようなタイミングとなる。
【００１０】
位相差検出回路２１０は、信号ＳＥＴがＨレベルの期間に、１つ前の周期の位相差検出結果であるコンデンサＣ０ｂの電位を、ＳＷ０ａを介してコンデンサＣ０ａに与え、次いで、スイッチＳＷ０ｂを閉じ、コンデンサＣ０ｂを初期電位Ｖｎｏｍに充電する。ＳＷ０ａ、ＳＷ０ｂ、及びＳＷ０ｃは、同じタイミングで閉じることがないように制御される。信号ＳＥＴが立ち下がると、論理積回路ＡＮＤ０は、信号ＳＩＧ０と信号ＲＥＦとが共にＨレベルの期間にＳＷ０ｃを閉じ、抵抗Ｒ０を介してコンデンサＣ０ｂを放電する。つまり、信号ＲＥＦと信号ＳＩＧ０との位相差に相当する時間だけコンデンサＣ０ｂを放電する。
【００１１】
図１０の例では、信号ＳＩＧ０は、信号ＲＥＦの立ち上がりの前に立ち下がる。このため、両信号が共にＨレベルになる期間はなく、ＳＷ０ｃは開いたままとなり、コンデンサＣ０ｂは放電されない。各位相差検出回路２１０は、信号ＲＥＦが立ち上がった後に立ち下がる各信号ＳＩＧｉと、信号ＲＥＦとの位相差に相当する時間だけＳＷｉｃを閉じ、コンデンサＣｉｂを放電する。コンデンサＣｉｂの端子電圧は、次に信号ＲＥＦが立ち上がり、Ｈレベルとなった期間にコンデンサＣｉａに与えられる。
【００１２】
図１１は、コンデンサＣｉｂの放電による電圧変化を示している。各信号の関係が図１０に示すような関係であれば、信号ＳＩＧｉを入力する位相比較回路１１０の出力ノードＮｉの電位は、図１１の黒丸で示すようになる。つまり、信号ＲＥＦよりも信号ＳＩＧ０が先に立ち下がるノードＮ０では、コンデンサＣ０ｂの放電がないために電位はＶｎｏｍを維持する。ノードＮ１の電位は、信号ＲＥＦの立ち上がりと信号ＳＩＧ１の立ち下がりとの差に相当する時間だけ電位が下がる。以降のノードの電位は、信号ＣＬＫＱの１周期分（Δｔ）ずつ時間軸方向にずれた値となる。
【００１３】
位相差検出回路２１０の出力電圧により制御されるバラクタは、ＶＣＯ（１０２）内で並列に接続され、その容量をＣｉとすると、合成容量ΣＣは、
ΣＣ＝Ｃ０＋Ｃ１＋．．．＋ＣＭ
となる。ＶＣＯ（２０２）は、合成容量ΣＣで定まる共振周波数で発振し、信号ＲＥＦと信号ＳＥＴとが同じ周波数の信号になると、ＰＬＬ回路はロックする。
【００１４】
バラクタは、制御電圧に対して非線形の特性を有する。このため、ＰＬＬ回路において、位相の調整範囲が大きい場合に、１つの制御電圧でバラクタの容量値を制御すると、ＶＣＯ（２０２）の発振周波数の特性が悪化するという問題があった。上記したＰＬＬ回路では、個々のバラクタの容量値をそれぞれの位相差検出回路２１０が制御するため、ＶＣＯ（２０２）に配置されたバラクタの数が多いほど、合成容量ΣＣの、位相差に対する特性が線形に近づき、ＶＣＯ（２０２）の周波数特性を向上することができる。
【００１５】
【発明が解決しようとする課題】
しかし、上記ＰＬＬ回路では、個々のバラクタを並列的に制御するために、シフトレジスタ２００を用いて、バラクタと同数の信号ＳＩＧｉを生成する必要があった。特に、多数のバラクタを用いて周波数特性を向上させる場合には、シフトレジスタ２００は、多数の回路素子を使用し、これに伴いＰＬＬ回路全体の回路規模及び消費電流を増加させるという問題が生じていた。
【００１６】
また、シフトレジスタ２００によってエッジをずらした信号ＳＩＧｉを生成する際には、信号ＳＩＧｉは、次の基準信号ＲＥＦの立ち上がりまでに、全て立ち下がる必要があるため、周期の短いクロック信号ＣＬＫＱが必要となる。このクロック信号をＶＣＯ（２０２）の出力信号から生成する場合には、Ｑ分周器２０４のような分周数の小さな分周器が必要であり、これによっても回路規模及び消費電力が更に増加するという問題があった。
【００１７】
前述のように、位相差検出回路２１０の数を増やし、使用するバラクタの数を増やすことで、位相差に対するＶＣＯ（２０２）出力の周波数特性を向上させることができる。しかし、使用するバラクタの数を増加させるときには、バラクタの数に応じて位相差検出回路２１０を追加すると共に、追加する位相差検出回路２１０に入力する信号が必要となり、シフトレジスタ２００を構成し直す必要があるという問題もあった。
【００１８】
本発明は、上記問題点を解消し、複数のバラクタを個別に制御する際に、回路規模及び消費電力の増加を抑えることができ、簡易にバラクタ数を増加することができる位相比較方法、位相比較回路、及び、ＰＬＬ回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の位相比較方法は、第１の信号と第２の信号の位相関係に依存した位相比較信号を生成する方法であって、それぞれが対応する活性化信号に応答して活性化され、該活性化信号の発生時点からの経過時間に依存する電圧信号と、該電圧信号が所定値に達したことを示すトリガー信号とを生成する複数の電圧信号生成回路を用い、１の電圧信号生成回路には前記第１の信号又は該第１の信号と所定の位相関係にある信号を前記活性化信号として入力し、前記１の電圧生成回路に順次に後続する電圧生成回路のそれぞれには、先行する電圧生成回路が生成した前記トリガー信号を前記活性化信号として入力し、前記第２の信号又は該第２の信号と所定の位相関係にある信号に応答して全ての前記電圧信号生成回路を不活性化し、該不活性化の時点において前記電圧信号生成回路がそれぞれ発生する前記電圧信号を、前記位相比較信号として出力することを特徴とする。
【００２０】
本発明の位相比較回路は、第１の信号と第２の信号の位相関係に依存した位相比較信号を生成する位相比較回路であって、それぞれが対応する活性化信号に応答して活性化され、該活性化信号の発生時点からの経過時間に依存する電圧信号と、該電圧信号が所定値に達したことを示すトリガー信号とを生成する複数の電圧信号生成回路を備え、１の電圧信号生成回路には前記第１の信号又は該第１の信号と所定の位相関係にある信号が前記活性化信号として供給され、前記１の電圧生成回路に順次に後続する電圧生成回路のそれぞれには、先行する電圧生成回路が生成した前記トリガー信号が前記活性化信号として供給され、前記電圧信号生成回路のそれぞれは、前記第２の信号又は該第２の信号と所定の位相関係にある信号に応答して不活性化され、該不活性化の時点における前記電圧信号をそれぞれ、前記位相比較信号として出力することを特徴とする。
【００２１】
本発明の位相比較方法及び回路では、第１の信号と第２の信号との関係に基づいて電圧信号を変化させる電圧信号生成回路を複数段使用し、初段の電圧生成回路は、第１又は第１の信号と所定の位相差を有する信号によって、電圧信号の変化を開始し、以降の電圧信号生成回路は、その前段に配置される電圧信号生成回路の電圧信号が所定値に達すると、電圧信号の変化を開始する。このため、電圧信号生成回路の電圧信号を変化させるための信号を、電圧生成回路の分だけ生成する必要がなく、回路規模及び消費電力の増加を抑えることができる。また、使用する電圧信号生成回路を、簡易に増減することもできる。
【００２２】
本発明のＰＬＬ回路は、上記本発明の位相比較方法を用いるＰＬＬ回路であって、前記位相比較信号のそれぞれに依存するキャパシタンスを有し、並列接続された可変容量キャパシタと、該並列接続された可変容量キャパシタのキャパシタンスに依存する周波数で発振する電圧制御発振器とを備えることを特徴とする。
【００２３】
本発明のＰＬＬ回路は、上記本発明の位相比較回路を備えるＰＬＬ回路であって、前記位相比較信号のそれぞれに依存するキャパシタンスを有し、並列接続された可変容量キャパシタと、該並列接続された可変容量キャパシタのキャパシタンスに依存する周波数で発振する電圧制御発振器とを備えることを特徴とするＰＬＬ回路。
【００２４】
本発明のＰＬＬ回路は、電圧制御発振器内で共振器を構成する可変容量キャパシタ（バラクタ）を複数備え、それらのバラクタのキャパシタンスを個別に制御する場合であっても、本発明の位相比較方法又は回路を使用することで、回路規模及び消費電力の増加を抑えることができる。
【００２５】
本発明の位相比較回路では、前記電圧信号生成回路はそれぞれ、前記第１の信号発生以前に所定電圧に充電されるキャパシタを備え、該キャパシタを、前記活性化信号に応答して放電させ、前記不活性化の時点のキャパシタの端子電圧を前記位相比較信号として出力することが好ましい。この場合、キャパシタは、抵抗を介して放電又は充電され、キャパシタンス及び抵抗値を適切に設定することで、キャパシタの端子電圧−時間特性を適切に設定することができる。
【００２６】
また、本発明の位相比較回路は、前記第１又は第２の信号に基づいて、前記キャパシタの端子電圧を出力するサンプル信号、キャパシタの充電を開始する充電信号、及び、前記不活性化のための信号を順次に生成する信号生成回路を更に備えることが好ましい。この場合、キャパシタの端子電圧を出力するタイミングを与えるサンプル信号、キャパシタの端子電圧を所定電位にリセットするタイミングを与える充電信号、及び、電圧信号の変化を停止するタイミングを与える活性化信号を第１又は第２の信号から簡易に生成することができる。
【００２７】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例のＰＬＬ回路の構成を示すブロック図である。ＰＬＬ回路は、位相比較制御部１１及び位相差検出部１２を有する位相比較回路１０と、位相比較回路の出力電圧Ｖｔｕｎｅｉ（ｉ＝０〜ｎ）に制御される複数のバラクタ（図示せず）を有する電圧制御発振器（ＶＣＯ）２０と、Ｎ分周器３０と、Ｒ分周器４０とを備える。
【００２８】
ＰＬＬ回路は、ＶＣＯ（２０）の出力信号をＮ分周器３０で分周したメイン信号ＳＩＧと、周期性信号を所定周波数となるようにＲ分周器４０で分周した基準信号ＲＥＦとを位相比較回路１０に入力し、ＶＣＯ（２０）の発振周波数を制御するフィードバックループを有する回路として構成される。ＶＣＯ（２０）に配置される複数のバラクタは、ＶＣＯ（２０）内で共振器を構成し、各バラクタの容量値を制御することで、ＶＣＯ（２０）の発振周波数が制御される。また、各バラクタは、互いに並列に接続され、合成の容量値を制御される。
【００２９】
図２は、図１の位相比較回路１０の構成を示している。位相比較回路１０は、シフトレジスタにより構成される位相比較制御部（ＰＤ／ｃｔｒｌ）１１と、ｎ（ｎは２以上の整数）個の位相差検出部１２（ＰＤ／ＣＰｉ：ｉ＝１〜ｎ）とを備える。位相比較回路１０は、基準信号ＲＥＦと、メイン信号ＳＩＧとを入力し、両者間の位相差に依存して定まる電圧Ｖｔｕｎｅ１〜Ｖｔｕｎｅｎを出力する。同図は、ｎ＝３の例であり、位相差検出部１２は、１段目の位相差検出回路１０１と、２段目の位相差検出回路１０２と、３段目の位相差検出回路１０３とからなる。
【００３０】
位相比較制御部１１は、基準信号ＲＥＦ、及び、基準信号ＲＥＦよりも周期の短い周期性信号であるクロック信号を入力し、サンプル信号と、リセット信号と、アウト信号（不活性化信号）とを出力する。サンプル信号は、基準信号ＲＥＦよりクロック信号のａ周期分だけ位相が遅れた立ち上がりエッジを有する信号であり、リセット信号は、基準信号ＲＥＦよりクロック信号のｂ周期分だけ位相が遅れた立ち上がりエッジを有する信号であり、アウト信号は、基準信号ＲＥＦよりクロック信号のｃ周期分だけ位相が遅れた立ち上がりエッジを有する信号である。サンプル信号、リセット信号、及びアウト信号は、それぞれ基準信号ＲＥＦの１周期の間に１回だけこの順で立ち上がり、次の信号が立ち上がる前に立ち下がる。また、アウト信号は、基準信号ＲＥＦの次の周期の立ち上がりエッジの前に立ち下がる。
【００３１】
電圧信号生成回路である位相差検出回路１０１、１０２、１０３は、それぞれ、メイン信号ＳＩＧと、サンプル信号と、リセット信号と、アウト信号と、イネーブル信号ｅｎとを入力し、電圧Ｖｔｕｎｅｉ（ｉ＝１〜３）及びトリガー信号Ｔｒｇｉを出力する。１段目の位相差検出回路１０１は、イネーブル信号ｅｎとして常にＨレベルであるＶＤＤを入力し、２段目の位相差検出回路１０２は、第１の位相差検出回路１０１が出力するトリガー信号Ｔｒｇ１をイネーブル信号ｅｎとして入力する。また、３段目の位相差検出回路１０３は、２段目の位相差検出回路１０２が出力するトリガー信号Ｔｒｇ２をイネーブル信号ｅｎとして入力する。
【００３２】
図３は、位相差検出回路１０１の回路構成を示している。位相差検出回路１０１は、インバータＩＮＶ１、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、電位保持容量Ｃ１ａ、Ｃ１ｂ、及び、２入力の否定論理和ＮＯＲ１を備える。２段目の位相差検出回路２０２、及び、３段目の２０３も同様に、インバータＩＮＶｉ、スイッチＳＷｉａ、ＳＷｉｂ、ＳＷｉｃ、電位保持容量Ｃｉａ、Ｃｉｂ、及び、２入力の否定論理和ＮＯＲｉ（ｉ＝２又は３）を備える。
【００３３】
スイッチＳＷ１ａは、サンプル信号に基づいて動作し、電位保持容量Ｃ１ｂの電位を電位保持容量Ｃ１ａに与える。スイッチＳＷ１ｂは、リセット信号に基づいて動作し、電位保持容量Ｃ１ｂに初期電位Ｖｎｏｍを与える。スイッチＳＷ１ｃは、イネーブル信号ｅｎの反転信号、及び、信号ＨＴを入力する否定論理和ＮＯＲ１に基づいて動作し、電位保持容量Ｃ１ｂに充電された電荷を、抵抗Ｒ１を介して放電する。
【００３４】
ここで、信号ＨＴは、信号ＳＩＧが先に立ち上がり、その後アウト信号が立ち上がるまでの期間にＬレベルとなり、それ以外の期間はＨレベルになる。インバータＩＮＶ１は、その入力電圧、つまり電位保持容量Ｃ１ｂの電位がしきい値電圧Ｖｔｈよりも低くなるとＨレベルの信号Ｔｇｒ１を出力し、次段の位相差検出回路１０２は、前段の信号Ｔｒｇ１をイネーブル信号ｅｎとして入力する。
【００３５】
図４は、位相比較回路１０に入力される各信号をタイミングチャートとして示している。以下、図１、図２、及び図３を参照して位相比較回路の動作を説明する。なお、位相差検出回路１０２、１０３は、位相差検出回路１０１と同様な構成であり、説明の簡略化のために、同様な動作については、位相差検出回路１０１を例に挙げて説明する。
【００３６】
位相比較制御部１１は、前述のように、基準信号ＲＥＦの立ち上がりよりも、クロック信号のａ周期分だけ遅延して立ち上がるサンプル信号と、ｂ周期分だけ遅延して立ち上がるリセット信号と、ｃ周期分だけ遅延して立ち上がるアウト信号とを生成する。ここで、ａ、ｂ、ｃは、ｃ＞ｂ＞ａの関係にあり、アウト信号は、基準信号ＲＥＦの次の立ち上がりの前に立ち上がる。
【００３７】
基準信号ＲＥＦよりもａクロック遅れてサンプル信号が立ち上がると、図３のＳＷ１ａが閉じ、１つ前の基準信号ＲＥＦの周期で設定された電位保持容量Ｃ１ｂの電位が、電位保持容量Ｃ１ａに与えられる。ＳＷ１ａは、サンプル信号が立ち下がると開き、電位保持容量Ｃ１ａは、その電圧値を保持する。次いで、リセット信号が立ち上がると、リセット信号がＨレベルの期間にＳＷ１ｂが閉じ、電位保持容量Ｃ１ｂに初期電位Ｖｎｏｍ＝ＶＤＤを与える。アウト信号が立ち上がる前に信号ＳＩＧが立ち上がると、信号ＨＴ、つまり２入力の否定論理和ＮＯＲ１の一方の入力がＬレベルとなる。
【００３８】
１段目の位相差検出回路１０１は、前述のように、イネーブル信号ｅｎとしてＨレベルであるＶＤＤが与えられているため、その反転信号ｅｎバーを入力する否定論理和ＮＯＲ１の出力はＨレベルとなる。位相差検出回路１０１は、否定論理和ＮＯＲ１の出力がＨレベルの期間にＳＷ１ｃを閉じ、信号ＨＴがＨレベルとなって否定論理和ＮＯＲ１の出力がＬレベルとなるまで、電位保持容量Ｃ１ｂを放電する。
【００３９】
２段目及び３段目の位相差検出回路１０２、１０３では、２入力の否定論理和回路ＮＯＲ２、ＮＯＲ３の他方の入力であるイネーブル信号ｅｎがＬレベルであり、信号ＨＴがＬレベルになっても、否定論理和ＮＯＲ２、ＮＯＲ３の出力はＨレベルとはならない。ここで、電位保持容量Ｃ１ｂの電位が放電によって低下し、インバータＩＮＶ１のしきい値電圧Ｖｔｈよりも低い電位となると、トリガー信号Ｔｒｇ１は、Ｈレベルになる。
【００４０】
２段目の位相差検出回路１０２は、イネーブル信号ｅｎとして、１段目のトリガー信号Ｔｒｇ１を入力するため、否定論理和ＮＯＲ２がＨレベルになり、電位保持容量Ｃ２ｂの放電を開始する。更に、電位保持容量Ｃ２ｂの電位がインバータＩＮＶ２のしきい値電圧Ｖｔｈよりも低くなると、トリガー信号Ｔｒｇ２がＨレベルになり、３段目の位相差検出回路１０３は、電位保持容量Ｃ３ｂの放電が開始可能となる。
【００４１】
アウト信号が立ち上がると、信号ＨＴはＨレベルになり、各位相差検出回路１０１、１０２、１０３は、ＳＷ１ｃ、ＳＷ２ｃ、ＳＷ３ｃを開く。つまり、各電位保持容量Ｃ１ｂ、Ｃ２ｂ、Ｃ３ｂの電位は、信号ＳＩＧとアウト信号との位相差に応じて調整される。基準信号ＲＥＦの次の周期のサンプル信号が立ち上がると、各電位保持容量Ｃ１ｂ、Ｃ２ｂ、Ｃ３ｂの電位は、各電位保持容量Ｃ１ａ、Ｃ２ａ、Ｃ３ａに与えられ、出力電圧Ｖｔｕｎｅ１、Ｖｔｕｎｅ２、Ｖｔｕｎｅ３として出力される。
【００４２】
図５は、信号ＳＩＧとアウト信号の位相差と、位相比較回路１０が出力する電圧Ｖｔｕｎｅｉとの関係（同図（ａ））、及びＶＣＯ（２０）に配置されるバラクタの容量値との関係（同図（ｂ））を示している。同図（ａ）で示す、時刻ｔ０で信号ＳＩＧが立ち上がるとすると、所期電位としてＶＤＤを与えられている、図３に示す電位保持容量Ｃ１ｂは、抵抗Ｒ１を介して放電を開始し、電位を下げる。
【００４３】
時刻ｔ１で、電位保持容量Ｃ１ｂの電位がインバータＩＮＶ１のしきい値Ｖｔｈよりも低くなると、電位保持容量Ｃ２ｂは、抵抗Ｒ２を介して放電を開始する。更に、電位保持容量Ｃ２ｂの電位がインバータＩＮＶ２のしきい値電圧Ｖｔｈよりも低くなると、電位保持容量Ｃ３ｂは、抵抗Ｒ３を介して放電を開始する。ここで、しきい値電圧Ｖｔｈは、可変容量の全範囲にわたる傾きの平均を決定し、しきい値電圧Ｖｔｈが低い電圧値であるほど傾きが小さくなる。このように、各電位保持容量Ｃ１ｂ、Ｃ２ｂ、Ｃ３ｂの放電は、順次に行われる。
【００４４】
アウト信号が、ｔ０からｔ１の間で立ち上がるときには、Ｖｔｕｎｅ２＝Ｖｔｕｎｅ３＝ＶＤＤで、Ｖｔｕｎｅ１のみが調整された電圧としてＶＣＯ（２０）に入力され、ｔ１からｔ２の間で立ち上がるときには、Ｖｔｕｎｅ３＝ＶＤＤで、Ｖｔｕｎｅ１及びＶｔｕｎｅ２が調整された電圧としてＶＣＯ（２０）に入力される。つまり、信号ＳＩＧとアウト信号との位相差に相当する時間によって、出力電圧が調整される位相差検出回路の数が異なる。
【００４５】
ＶＣＯ（２０）に配置されたバラクタは、前述のように並列に接続される。このため、ｉ段目の位相差検出回路に出力電圧Ｖｔｕｎｅｉによって制御されるバラクタをＣｉとすると、合成容量ΣＣは、
ΣＣ＝Ｃ１＋Ｃ２＋Ｃ３＋．．．＋ＣＭ
となる。信号ＳＩＧとアウト信号の位相差と、合成容量ΣＣとの関係は、図５（ｂ）に示すようになる。
【００４６】
図６は、信号ＳＩＧとアウト信号の位相差に対する合成容量ΣＣの値をグラフとして示している。図中の実線は、図５（ｂ）に示す合成容量ΣＣを示しており、点線は、合成容量ΣＣと同じ範囲の容量を実現する１つ容量の大きなバラクタの容量値の変化を示している。バラクタは、制御電圧値の−１／２乗（又は−１／３乗）に比例することが知られている。複数のバラクタを並列に接続し、連続的に容量値を制御することで、その傾きが平均化され、同図に示すように、非線形性を減少することができる。
【００４７】
本実施形態例の位相比較回路では、複数のバラクタを個別に制御することにより、信号ＳＩＧとアウト信号との位相差に対する合成容量ΣＣの特性を向上することができる。このため、本実施形態例の位相比較回路をＰＬＬ回路に使用すると、電圧制御発振器出力の周波数特性が向上する。また、位相差検出部では、前段の位相差検出回路の電位保持容量の電位が、しきい値よりも下がったときに、次段の位相差検出回路を動作させるため、バラクタの数と同じ数の信号を入力する必要がない。このため、簡易にバラクタの数を増加することができると共に、多数のバラクタを使用した場合であっても、回路規模及び消費電流の増大が抑えられる。
【００４８】
ここで、図７は、図３に示す位相差検出回路の具体的回路構成を示している。位相差検出回路１０１は、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃと、電位保持容量Ｃ１ａ、Ｃ１ｂと、信号ＨＴを生成する位相比較レジスタＨＴ１と、２入力の否定論理和ＮＯＲ１、インバータＩＮＶ１と、抵抗Ｒ１とを備える。上記実施形態例の位相差検出回路１０１は、図７に示すように、トランジスタ、抵抗、コンデンサ、論理回路などを用いて構成することができる。例えば、電位保持容量Ｃ１ａは、電位保持容量Ｃ１ｂの１０分の１の静電容量値として与えることができる。また、信号ＨＴを生成する位相比較レジスタＨＴ１は、信号ＳＩＧが先に立ち上がり、アウト信号が立ち上がるまでの期間にＨレベルを出力する構成であれば良い。
【００４９】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の位相比較方法、位相比較回路、及び、ＰＬＬ回路は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した位相比較方法、位相比較回路、及び、ＰＬＬ回路も、本発明の範囲に含まれる。例えば、位相比較制御部は、基準信号側に配置する例を示したが、これに代えてメイン信号側に配置することもできる。また、位相差検出回路では、電位保持容量を放電する例で示したが、位相差を検出する信号の組み合わせによっては、電位保持容量を充電することもできる。
【００５０】
【発明の効果】
以上説明したように、本発明の位相比較方法、位相比較回路、及び、ＰＬＬ回路は、個々のバラクタを制御する位相差検出回路を、インバータ回路のしきい値電圧を使用して直列的に動作させるため、回路構成を簡素にすることができる。このため、多数のバラクタを使用し、位相差に対する電圧制御発振器の出力特性を向上させた場合であっても、回路規模及び消費電力が増大しない。また、バラクタと同数の信号を生成する必要がないため、簡易にバラクタの数を増やすことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例のＰＬＬ回路の構成を示すブロック図。
【図２】図１の位相比較回路１０の構成を示すブロック図。
【図３】図２の位相差検出回路１０１の構成を模式的に示す回路図。
【図４】位相比較回路に入力される信号の関係を示すタイミングチャート。
【図５】位相差に対する特性を示すグラフで、（ａ）は位相差検出回路の出力電圧の変化を、（ｂ）はバラクタの合成容量の変化を示す。
【図６】位相差に対するバラクタの合成容量の変化を示すグラフ。
【図７】図２の位相差検出回路１０１の具体的構成を示す回路図。
【図８】従来のＰＬＬ回路の構成を示すブロック図。
【図９】図８のＰＬＬ回路で使用される信号の関係を示すブロック図。
【図１０】図８の位相差検出回路２０１の構成を模式的に示す回路図。
【図１１】位相差に対する、図１０のノードＮｉの電位の変化を示すグラフ。
【符号の説明】
１０：位相比較回路
１１：位相比較制御部
１２：位相差検出部
２０：電圧制御発振器
３０：Ｎ分周器
４０：Ｒ分周器
１０１、１０２、１０３：位相差検出回路
２００：シフトレジスタ
２０１：位相比較回路
２０２：電圧制御発振器
２０３：Ｎ分周器
２０４：Ｑ分周器
２０５：Ｒ分周器
２１０：位相差検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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