(57)【特許請求の範囲】
【請求項１】
外部から入力されるアドレス信号の遷移を検出して所定期間アクティブレベルを呈するプリチャージ信号を出力するアドレス遷移検出部と、
複数のＭＯＳトランジスタを含んでなり、上記プリチャージ信号と複数のワードライン信号を上記複数のＭＯＳトランジスタのゲートを介して入力し、少なくとも一つのワードライン信号がアクティブレベルを呈することに応答して、ノンアクティブレベルとなるダミービットライン信号を出力するダミービットライン部と、
外部から入力されるライト動作の駆動信号がアクティブレベルを呈し上記プリチャージ信号がノンアクティブレベルを呈することに応答して所定のパルス幅でアクティブレベルを呈するパルス信号を発生するパルス発生部と、
上記プリチャージ信号又は上記パルス信号がアクティブレベルを呈することに応答してノンアクティブレベルにリセットされ、次いで上記ダミービットライン信号がアクティブレベルに遷移することに応答してアクティブレベルに遷移するラッチ信号を形成するラッチ回路を含み、当該ラッチ信号を反転させることにより、当該ラッチ信号がノンアクティブレベルを呈する間アクティブレベルを呈するセンスイネーブル信号を出力するセンスイネーブル信号発生手段と、
上記ラッチ信号がノンアクティブレベルを呈すること又は上記パルス信号がアクティブレベルを呈することに応答して、半導体メモリ素子にデータを記憶するライト動作を行わせるようにアクティブレベルを呈するライト信号を出力するライト信号発生手段と、
上記プリチャージ信号、上記センスイネーブル信号及び上記パルス信号を入力して、それらの内のいずれかの信号がアクティブレベルを呈することに応答してアクティブレベルを呈するＸデコーダイネーブル信号を出力するイネーブル信号発生手段と
を備えてなる半導体メモリ素子の制御回路。
【請求項２】
請求項１に記載の半導体メモリ素子の制御回路において、
上記パルス発生部は、そこに入力された信号を遅延させるための遅延手段と、
上記遅延手段を通して遅延されて伝えられた信号と上記入力された信号を入力して上記パルス信号を発生するパルス発生器とを含む
ことを特徴とする制御回路。
【請求項３】
請求項２に記載の半導体メモリ素子の制御回路において、
上記遅延手段は、その入力端と出力端の間に順次に直列接続された多数のインバータを含む
ことを特徴とする制御回路。
【請求項４】
請求項２に記載の半導体メモリ素子の制御回路において、
上記パルス発生器は、上記パルス発生部に入力される信号と上記遅延手段から出力される信号とを入力されて上記パルス信号として出力するノアゲートを含む
ことを特徴とする制御回路。
【請求項５】
請求項１に記載の半導体メモリ素子の制御回路であって、
さらに、上記ダミービットライン信号を入力されて、それを反転させた後、上記センスイネーブル信号発生手段に出力する第１インバータを含む
ことを特徴とする制御回路。
【請求項６】
請求項５に記載の半導体メモリ素子の制御回路において、
上記ラッチ回路は、上記第１インバータの出力端に連結する第１入力と、第２入力を持つ第１ノアゲートと、
第１入力が上記第１ノアゲートの出力信号を受信するように結合され、第２入力が上記プリチャージ信号を受信するように結合され、第３入力が上記パルス信号を受信するように連結されて、その出力が上記第１ノアゲートの第２入力に印加される第２ノアゲートとを含む
ことを特徴とする制御回路。
【請求項７】
請求項１に記載の半導体メモリ素子の制御回路において、
上記ライト信号発生手段は、一入力端が上記ラッチ回路の出力信号に連結され、他入力端が上記パルス発生部の入力信号に連結された第１ノアゲートと、
一入力端が上記パルス発生部の出力端に連結され、他入力端が上記第１ノアゲートの出力端に連結された第２ノアゲートと、
入力端が上記第２ノアゲートの出力端に連結されたインバータとを含む
ことを特徴とする制御回路。
【請求項８】
請求項１に記載の半導体メモリ素子の制御回路において、
上記イネーブル信号発生手段は、第１入力端が上記アドレス遷移検出部の出力端に連結され、第２入力端がセンスイネーブル信号発生手段の出力端に連結され、第３入力端がパルス発生部の出力端に連結されたノアゲートと、
入力端が上記ノアゲートの出力端に連結されたインバータとを含む
ことを特徴とする制御回路。
【請求項９】
請求項１に記載の半導体メモリ素子の制御回路であって、
さらに、上記ダミービットライン部の出力端と接地間に順次に直列接続された、ゲートに電源電圧が印加されるプリチャージ用第１ＮＭＯＳトランジスタ、ゲートに上記ライト信号が印加されるプリチャージ用第２ＮＭＯＳトランジスタ、及びゲートに上記電源電圧が印加されるプリチャージ用第３ＮＭＯＳトランジスターと、
上記センスイネーブル信号を遅延させる遅延部と、
上記センスイネーブル信号を反転させるインバータと
を備えてなる制御回路。
【請求項１０】
請求項１に記載の半導体メモリ素子の制御回路において、
上記パルス発生器の出力パルス信号の一方のエッジ、すなわちパルス信号がローからハイに遷移するエッジを利用して上記ライト信号をローからハイに遷移させ、
上記パルス発生器の他方のエッジを利用せずダミービットラインの出力を上記センスイネーブル信号発生手段から受け入れて出力される信号を使用して上記ライト信号をハイからローに遷移させる
ことを特徴をする制御回路。
【請求項１１】
請求項１に記載の半導体メモリ素子の制御回路において、
上記パルス発生器のパルス幅は、上記ライト信号のパルス幅に影響を与えない
ことを特徴とする制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ素子の制御回路に関し、特にＳＲＡＭの書込み動作及び読出し動作を制御して電力消耗を少なくすることができるように工夫した半導体メモリ素子の制御回路に関するものである。
【０００２】
【従来の技術】
一般に、ＳＲＡＭセルは、データ記憶用のフリップフロップ回路と２個のスイッチ素子で構成されていて、ワードラインにパルスを印加してセルトランジスタをターンオンさせると、ビットライン対とデータバスライン対の間にデータの伝達が可能である。  また、ＳＲＡＭは、ＤＲＡＭとは異なり、電源が印加されていればその間はフリップフロップの帰還作用により、リフレッシュ動作を行わなくても、スタティックにデータが維持される。
【０００３】
まず、図５を参照して、従来の一般的な半導体メモリ素子のＳＲＡＭを説明する。図５に示すように、従来の一般的なＳＲＡＭは、ゲートに印加されるプリチャージ信号ＰＲＥによりビットラインＢＬと反転ビットライン／ＢＬ（この明細書及び図面において、符号の前に付けられた記号「／」は、反転側（逆相側）を表す。一般に、否定を表す意味で符号の上に付すバーに相当する。）を各々プリチャージするためのプリチャージ用のＮＭＯＳトランジスタＮＭ１、ＮＭ２と、ビットラインＢＬと電源電圧ＶＤＤの間に連結されたプルアップ用のＮＭＯＳトランジスタＮＭ３と、反転ビットライン／ＢＬと電源電圧ＶＤＤの間に連結されたプルアップ用のＮＭＯＳトランジスタＮＭ４と、ビットラインＢＬと反転ビットライン／ＢＬの間に連結されたメモリセル１０と、ゲートに印加されるカラム信号ＣＯＬによりビットラインＢＬ及び反転ビットライン／ＢＬを各々選択するための選択用ＮＭＯＳトランジスタＮＭ５、ＮＭ６と、データバスラインＤＢＬと反転データバスライン／ＤＢＬの間に連結されてセンスイネーブル信号ＳＥによりメモリセル１０のデータを検知増幅するための検知増幅器（センスアンプ）２０とを具備している。
【０００４】
また、一般的な半導体メモリー素子のＳＲＡＭは、ゲートに印加される書込み信号ＷＲにより、メモリセル１０にデータを記憶する書込み動作を行う書込み用ＮＭＯＳトランジスタＮＭ７、ＮＭ８と、出力端が書込み用ＮＭＯＳトランジスタＮＭ８のドレインに連結されて、電源電圧ＶＤＤと接地ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスターＮＭ９で構成されたＣＭＯＳインバータ３０と、出力端が書込み用ＮＭＯＳトランジスタＮＭ７のドレインに連結され、入力端がＣＭＯＳインバータ３０の出力端に連結されて、電源電圧ＶＤＤと接地ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ１０で構成されたＣＭＯＳインバータ４０を、さらに具備している。
【０００５】
一方、ビットラインＢＬは、プリチャージ用ＮＭＯＳトランジスタＮＭ１と選択用ＮＭＯＳトランジスタＮＭ５との間に連結され、反転ビットライン／ＢＬは、プリチャージ用ＮＭＯＳトランジスタＮＭ２と選択用ＮＭＯＳトランジスタＮＭ６との間に連結され、データバスラインＤＢＬは、選択用ＮＭＯＳトランジスタＮＭ５と書込み用ＮＭＯＳトランジスタＮＭ７との間に連結され、反転データバスライン／ＤＢＬは、選択用ＮＭＯＳトランジスタＮＭ６とライト用ＮＭＯＳトランジスタＮＭ８との間に連結されている。
【０００６】
メモリーセル１０は、電源電圧ＶＤＤと接地ＶＳＳとの間に順次接続されたＰＭＯＳトランジスタＰＭ３、記憶用ノードＮ１及びＮＭＯＳトランジスタＮＭ１１と、電源電圧ＶＤＤと接地間ＶＳＳとの間に順次接続されたＰＭＯＳトランジスタＰＭ４、記憶用ノードＮ２及びＮＭＯＳトランジスタＮＭ１２と、ゲートにワードラインＷＬが連結されて、記憶用ノードＮ１とビットラインＢＬとの間に接続されたパス用ＮＭＯＳトランジスタＮＭ１３と、ゲートにワードラインＷＬが連結されて、記憶用ノードＮ２と反転ビットライン／ＢＬとの間に接続されたパス用ＮＭＯＳトランジスタＮＭ１４とを具備している。
【０００７】
一方、メモリーセル１０のＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ１１のゲートは、各々記憶用ノードＮ２に連結され、ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ１２のゲートは、各々記憶用ノードＮ１に連結されている。
【０００８】
次に、上記のような構造を持つ一般的な半導体メモリ素子のＳＲＡＭの動作を説明する。まず、「ハイ」レベルのプリチャージ信号ＰＲＥが印加されると、プリチャージ用ＮＭＯＳトランジスタＮＭ１は、電源電圧ＶＤＤをビットラインＢＬに印加してビットラインＢＬをプリチャージし、またプリチャージ用ＮＭＯＳトランジスタＮＭ２は、電源電圧ＶＤＤを反転ビットライン／ＢＬに印加して反転ビットライン／ＢＬをプリチャージする。
【０００９】
メモリセル１０のデータを読み出す場合には、検知増幅器２０は、「ハイ」レベルのセンスイネーブル信号を受けて、ビットラインＢＬを通して伝えられるメモリセル１０の記憶用ノードＮ１のデータと、反転ビットライン／ＢＬを通して伝えられるメモリセル１０の記憶用ノードＮ２のデータとを検知増幅して、その出力端ＤＯＵＴから出力する。そして、メモリセル１０の記憶用ノードＮ１、Ｎ２に各々データを記憶するための書込み動作を行う場合に、ゲートに印加した「ハイ」レベルのライト信号ＷＲによりターンオンされた書込み用ＮＭＯＳトランジスタＮＭ７を通してＣＭＯＳインバータ４０から出力されたデータは、メモリセル１０の記憶用ノードＮ１に記憶されて、またゲートに印加された「ハイ」レベルのライト信号ＷＲによりターンオンされた書込み用ＮＭＯＳトランジスタＮＭ８を通してＣＭＯＳインバータ３０から出力されたデータは、メモリセル１０の記憶用ノードＮ２に記憶される。この時、記憶用ノードＮ１と記憶用ノードＮ２とには、互いに反転した（逆相の）関係にあるデータが記憶される。
【００１０】
すなわち、ＣＭＯＳインバータ３０に「ロー」のレベルのデータ信号ＤＩＮが入力されると、記憶用ノードＮ１には「ロー」のレベルのデータが記憶されて、記憶用ノードＮ２には「ハイ」のレベルのデータが記憶される。これと反対に、ＣＭＯＳインバータ３０に「ハイ」のレベルのデータ信号ＤＩＮが入力されると、記憶用ノードＮ１には「ハイ」のレベルのデータが記憶されて、記憶用ノードＮ２には「ロー」のレベルのデータが記憶される。
【００１１】
次に、図６を参照して、上記のような一般的な半導体メモリ素子のＳＲＡＭの書込み動作を制御するための従来の制御回路を説明する。図６において、従来の半導体メモリ素子の制御回路は、入力端に入力されるアドレス信号ＡＤ［Ｎ−１：０］の遷移を検出してビットラインＢＬ及び反転ビットライン／ＢＬをプリチャージするためのプリチャージ信号ＰＲＥを出力するアドレス遷移検出部５０と、外部から入力される反転ライト信号／ＷＲを反転させてライト信号ＷＲを出力するインバータＩＶ１と、アドレス遷移検出部５０から出力されたプリチャージ信号ＰＲＥとワードライン信号発生部（常用される従来技術に属するものであるので、特に図示せず）から出力されたワードライン信号ＷＬ［Ｍ−１：０］に応答して反転ダミービットライン信号／Ｓ１を出力するダミービットライン部６０と、一入力端にダミービットライン部６０の反転ダミービットライン信号／Ｓ１を入力し他入力端にノアゲートＮＲ２の出力信号を入力してノア演算して、ノア演算されたノア論理値を出力するノアゲートＮＲ１を具備している。
【００１２】
また、従来の半導体メモリ素子の制御回路は、アドレス遷移検出部５０から出力されるプリチャージ信号ＰＲＥと、インバータＩＶ１の出力信号及びノアゲートＮＲ１の出力信号を、第１ないし第３の入力端に各々入力してノア演算し、メモリのＸアドレス信号を受けてデコーディングするＸデコーダ（常用される従来技術に属するものであるので、特に図示せず）をディスエーブルさせるＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢをバッファ部７０を通して出力するノアゲートＮＲ２と、バッファ部７０を通して伝達されたノアゲートＮＲ２の出力信号を反転させて図５の検知増幅器２０をイネーブルさせるためのセンスイネーブル信号ＳＥを出力するインバータＩＶ２をさらに具備している。バッファー部７０は、偶数個のインバータＩＶ３、ＩＶ４で構成されている。
【００１３】
そして、ワードライン信号発生部は、アドレス信号ＡＤ［Ｎ−１：０］及びＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢを入力して複数のワードライン信号ＷＬ［Ｍ−１：０］を出力するが、ここで、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢが「０」である場合には、アドレス信号ＡＤ［Ｎ−１：０］に基づいてＮ個のワードライン中のいずれかの一つを選択的に「ハイ」のレバルに駆動し、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢが「１」である場合には、ワードラインＷＬ［Ｍ−１：０］を全て「ロー」のレベルにディスエーブルさせる。
【００１４】
ここで、図８を参照してダミービットライン部６０を詳細に説明する。図８において、符号６０はダミービットライン部を示し、符号８０は半導体メモリセルアレイを示す。ダミービットライン部６０は、電源電圧ＶＤＤとダミービットラインＤＵＢＬの間にドレイン・ソース経路が接続されてプリチャージ信号ＰＲＥをゲートに入力するＮＭＯＳトランジスタＮＭ６２と、ドレイン・ソース経路がダミービットラインＤＵＢＬと接地との間に接続されて該当ワードライン信号ＷＬ［Ｍ−１：０］をゲートに入力する複数個のＮＭＯＳトランジスタＮＭ６４、ＮＭ６６、…、ＮＭ６８と、入力がダミービットラインＤＵＢＬに接続されて反転ダミービットライン信号／Ｓ１を出力するインバータＩＶ６２で構成されている。
【００１５】
上記のような構造を持つ従来の半導体メモリ素子の制御回路の動作を、以下に説明する。多数ビットのアドレス信号ＡＤ中のいずれかの一つのビットでも、ハイからローに遷移したり、ローからハイに遷移すれば、アドレス遷移検出部５０は「ハイ」レベルのプリチャージ信号ＰＲＥを出力して、その後一定の時間が経過すると、「ロー」レベルのプリチャージ信号ＰＲＥを出力する。
【００１６】
そして、アドレス信号ＡＤが再び遷移する時まで、アドレス遷移検出部５０は続けて「ロー」レベルのプリチャージ信号ＰＲＥを出力する。プリチャージ信号ＰＲＥがハイの状態ならば、ＮＭＯＳトランジスタＮＭ６２がターンオンしてダミービットラインＤＵＢＬが「ハイ」レベルにプリチャージされて、インバータＩＶ６２の出力／Ｓ１は「ロー」レベルになる。この状態でＭ個のワードラインＷＬ［Ｍ−１：０］中のいずれかの一つがハイのレベルに駆動されると、該当ＮＭＯＳトランジスタＮＭ６４、ＮＭ６６またはＮＭ６８がターンオンして、ダミービットラインＤＵＢＬは「ロー」レベルになり、インバータＩＶ６２の出力である反転ダミービットライン信号／Ｓ１は「ハイ」レベルになる。アドレス遷移検出部５０からハイの状態の信号が出力されれば、ダミービットライン部６０はローの状態の反転ダミービットライン信号／Ｓ１をノアゲートＮＲ１に出力して、ノアゲートＮＲ２は「ロー」信号を出力してノアゲートＮＲ１に帰還させて、続いてノアゲートＮＲ１は「ハイ」信号を出力する。
【００１７】
次に、従来の半導体メモリ素子の制御回路の書込み時の動作を説明する。外部から「ロー」レベルの反転ライト信号／ＷＲが入力されれば、インバータＩＶ１は「ハイ」レベルのライト信号ＷＲを出力して、バッファ部７０を通して「ロー」レベルのＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢが出力されて、インバータＩＶ２はハイ状態のセンスイネーブル信号ＳＥを出力する。
【００１８】
次に、図７を参照して従来の半導体メモリ素子の制御回路の読出し時の動作を説明する。図７において、／ＷＲは反転ライト信号、ＡＤはアドレス信号、ＰＲＥはプリチャージ信号、ＸＤＥＣ＿ＥＮＢはＸデコーダディスエーブル信号、ＳＥはセンスイネーブル信号、ＷＬはワードライン、／Ｓ１はダミービットライン部６０の出力信号である。
【００１９】
アドレス信号ＡＤが遷移すると、アドレス遷移検出部５０から出力されるプリチャージ信号ＰＲＥは、ローからハイのレベルになってから再びローのレベルになる。また、プリチャージ信号ＰＲＥがハイの状態の間に、バッファ部７０から出力されるＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢは、ハイからローのレベルに遷移し、インバータＩＶ２から出力されるセンスイネーブル信号ＳＥは、逆にローからハイのレベルに遷移する。
【００２０】
次いで、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢがローの間に、ワードラインＷＬはローからハイの状態になって、ダミービットライン部６０から出力される信号／Ｓ１もローからハイのレベルになる。  この／Ｓ１信号がハイのレベルになれば、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢはハイになり、順次にセンスイネーブル信号ＳＥ、ワードラインＷＬ、出力信号／Ｓ１がローのレベルになる。
【００２１】
【発明が解決しようとする課題】
しかし、上記のような従来の半導体メモリ素子の制御回路は、電流の消耗量が多くて、携帯用電子機器製品のような小型製品に使用するのは難しい問題点があった。
【００２２】
したがって、この発明は、このような従来の問題点を解決すべくなされたもので、パルスを利用して書込み動作時の電流消費量を減らすことにより、消費電力が少なくて携帯用電子機器製品等に利用するのに好都合な半導体メモリ素子の制御回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体メモリ素子の制御回路は、外部から入力されるアドレス信号の遷移を検出して所定期間アクティブレベルを呈するプリチャージ信号を出力するアドレス遷移検出部と、上記プリチャージ信号と複数のワードライン信号を入力し、少なくとも一つのワードライン信号がアクティブレベルを呈することに応答してダミービットライン信号を出力するダミービットライン部と、外部から入力されるライト動作の駆動信号がアクティブレベルを呈し上記プリチャージ信号がノンアクティブレベルを呈することに応答して所定のパルス幅でアクティブレベルを呈するパルス信号を発生するパルス発生部と、上記プリチャージ信号又は上記パルス信号がアクティブレベルを呈することに応答してノンアクティブレベルにリセットされ、次いで上記ダミービットライン信号がアクティブレベルに遷移することに応答してアクティブレベルに遷移するラッチ信号を形成し、当該ラッチ信号を反転させることにより、当該ラッチ信号がノンアクティブレベルを呈する間アクティブレベルを呈するセンスイネーブル信号を出力するセンスイネーブル信号発生手段と、上記ラッチ信号がノンアクティブレベルを呈すること又は上記パルス信号がアクティブレベルを呈することに応答してアクティブレベルを呈するライト信号を出力するライト信号発生手段と、上記プリチャージ信号と上記センスイネーブル信号及び上記パルス信号とを入力して、それらの内のいずれかの信号がアクティブレベルを呈することに応答してアクティブレベルを呈するＸデコーダイネーブル信号を出力するイネーブル信号発生手段とを含んで構成するものである。
【００２４】
この発明の実施例に係る半導体メモリ素子の制御回路は、ダミービットライン部の出力端と接地間に順次に直列接続されゲートに電源電圧が印加されるプリチャージ用第１ＮＭＯＳトランジスタと、ゲートにライト信号が印加されるプリチャージ用第２ＮＭＯＳトランジスターと、ゲートに電源電圧が印加されるプリチャージ用第３ＮＭＯＳトランジスターと、センスイネーブル信号を遅延させる遅延部と、センスイネーブル信号を反転させるインバータとをさらに含む。
【００２５】
【発明の実施の形態】
以下、図１〜図２を参照しながら、この発明の望ましい実施例を説明する。図１において、この発明による半導体メモリ素子の制御回路は、外部から入力されるアドレス信号の遷移を検出してプリチャージ信号ＰＲＥを出力するアドレス遷移検出部１００と、プリチャージ信号ＰＲＥと外部から伝えられたワードラインＷＬを入力してダミービットライン信号Ｓ１を出力するダミービットライン部２００と、アドレス遷移検出部１００から出力されてインバータＩＶ１００を通して一入力端に入力された反転プリチャージ信号／ＰＲＥと外部から伝えられた反転ライト信号／ＷＲとをインバータＩＶ２００を通して他入力端に入力してナンド演算してからナンド論理値を出力するナンドゲートＮＤ１と、ナンドゲートＮＤ１から出力された信号を入力してパルス信号ＰＬＳを発生するパルス発生部３００と、インバータＩＶ３００を通して反転されたダミービットライン部２００の出力信号とプリチャージ信号ＰＲＥ及びパルス信号ＰＬＳを入力してセンスイネーブル信号ＳＥを出力するセンスイネーブル発生手段４００と、センスイネーブル発生手段４００から伝えられた信号とナンドゲートＮＤ１から出力された信号及びパルス信号ＰＬＳを入力してライト信号ＷＲを出力するライト信号発生手段５００と、プリチャージ信号ＰＲＥとセンスイネーブル信号ＳＥ及びパルス信号ＰＬＳを入力してＸデコーダイネーブル信号ＸＤＥＣ＿ＥＮを出力するイネーブル信号発生手段６００を具備している。
【００２６】
この発明の実施例に係る半導体メモリ素子の制御回路は、ダミービットライン部２００の出力端と接地の間に順次に直列接続されゲートに電源電圧が印加されるプリチャージ用第１ＮＭＯＳトランジスターＮＭ１００と、ゲートにライト信号ＷＲが印加されるプリチャージ用第２ＮＭＯＳトランジスターＮＭ２００及びゲートに電源電圧が印加されるプリチャージ用第３ＮＭＯＳトランジスターＮＭ３００と、センスイネーブル信号ＳＥ１を遅延させてセンスイネーブル信号ＳＥ２を出力する遅延部７００と、センスイネーブル信号ＳＥ１を反転させるインバータＩＶ４００とをさらに具備している。
【００２７】
パルス発生部３００は、ナンドゲートＮＤ１から出力された信号を遅延させるための遅延手段３１０と、遅延手段３１０を通して遅延されて伝達された信号とナンドゲートＮＤ１から直接伝えられた信号を入力してパルス信号ＰＬＳを発生するパルス発生ゲート３２０で構成されている。
【００２８】
パルス発生部３００の遅延手段３１０は、ナンドゲートＮＤ１の出力端とパルス発生ゲート３２０の間に順次に直列接続されたインバータＩＶ３１０、ＩＶ３２０、ＩＶ３３０で構成されている。パルス発生部３００のパルス発生ゲート３２０は、一入力端が遅延手段３１０の出力端に連結され、他入力端がナンドゲートＮＤ１の出力端に連結されたノアゲートＮＲ３１０で構成されている。センスイネーブル信号発生手段４００は、一入力端がインバータＩＶ３００の出力端に連結されて他入力端がノアゲートＮＲ４２０の出力端に連結されたノアゲートＮＲ４１０と、第１入力端がノアゲートＮＲ４１０の出力端に連結され、第２入力端がアドレス遷移検出部１００の出力端に連結され、第３入力端がパルス発生部３００の出力端に連結されたノアゲートＮＲ４２０と、入力端がノアゲートＮＲ４２０の出力端に連結されたインバータＩＶ４１０で構成されている。たすき掛けされたノアゲートＮＲ４１０とノアゲートＮＲ４２０は、ラッチ回路を形成しており、一方に「ハイ」の入力があれば、そちらの出力が「ロー」になり、他方の出力が「ハイ」になって、その入力がなくなった後も、その状態を維持し、次に他方に「ハイ」の入力があって初めてその状態が反転する。ライト信号発生手段５００は、一入力端がセンスイネーブル信号発生手段４００のノアゲートＮＲ４２０の出力端に連結されて他入力端がナンドゲートＮＤ１の出力端に連結されたノアゲートＮＲ５１０と、一入力端がパルス発生部３００の出力端に連結されて他入力端がノアゲートＮＲ５１０の出力端に連結されたノアゲートＮＲ５２０と、入力端がノアゲートＮＲ５２０の出力端に連結されたインバータＩＶ５１０を具備している。
【００２９】
イネーブル信号発生手段６００は、第１入力端がアドレス遷移検出部１００の出力端に連結されて第２入力端がセンスイネーブル信号発生手段４００の出力端に連結されて第３入力端がパルス発生部３００の出力端に連結されたノアゲートＮＲ６１０と、入力端がノアゲートＮＲ６１０の出力端に連結されたインバータＩＶ６１０で構成されている。  遅延部７００は、直列接続した複数のインバータＩＶ７１０、ＩＶ７２０で構成されている。
【００３０】
上記のような構造を持つこの発明の半導体メモリ素子の制御回路の書込み時の動作を説明する。アドレス信号ＡＤが変化して、外部から「ロー」レベルの反転ライト信号／ＷＲが入力されると、アドレス遷移検出部１００は、これを検出して「ハイ」レベルにあるプリチャージ信号ＰＲＥを出力してから一定時間後に再び「ロー」レベルのプリチャージ信号ＰＲＥを出力する。反転ライト信号／ＷＲが「ロー」レベルに維持されて、プリチャージ信号ＰＲＥがハイからローのレベルに遷移されると、パルス発生部３００は、ハイのレベルのパルス信号ＰＬＳを出力してから一定時間後に再びローのレベルのパルス信号ＰＬＳを出力する。パルス信号ＰＬＳが「ハイ」のレベルにある間に、センスイネーブル発生手段４００は「ハイ」のレベルのセンスイネーブル信号ＳＥ１を出力して、続いてイネーブル信号発生手段６００は「ハイ」のレベルのＸデコーダーイネーブル信号ＸＤＥＣ＿ＥＮを出力して、また「ハイ」のレベルのセンスイネーブル信号ＳＥ１が出力されている間は、ノアゲートＮＲ４２０の出力が「ロー」のレベルにあるので、ライト信号発生手段５００は「ハイ」のレベルのライト信号ＷＲを出力する。
【００３１】
そして、ワードラインＷＬは、Ｘデコーダーイネーブル信号ＸＤＥＣ＿ＥＮとアドレス信号ＡＤとを組み合わせて作ったので、ワードラインＷＬ中のいずれかの一つは「ハイ」のレベルにあって、続いて「ハイ」状態のワードラインＷＬと「ハイ」状態のライト信号ＷＲにより、ダミービットライン部２００は、「ロー」のレベルの信号を出力する。すなわち、ダミービットライン部２００は、少なくとも一つのワードラインに対する動作がアクティブになることを認識して、「ロー」のレベルになるダミービットライン信号Ｓ１を出力する。
【００３２】
このことを、図４を参照してより具体的に説明する。図４において、符号２００はダミービットライン部を、８０は半導体メモリセルアレイを示す。
【００３３】
ダミービットライン部２００は、電源電圧ＶＤＤとダミービットラインＤＵＢＬとの間にドレイン・ソース経路が接続されてプリチャージ信号ＰＲＥをゲートに入力するＮＭＯＳトランジスタＮＭ２０２と、ドレイン・ソース経路がダミービットラインＤＵＢＬと接地との間に接続されて該当ワードライン信号ＷＬ［０、１、…、Ｍ−１］をゲートに入力する複数のＮＭＯＳトランジスタＮＭ２０４、ＮＭ２０６、…、ＮＭ２０８で構成されている。図面に示すように、ダミービットライン２００は、図６のダミービットライン６０とは逆の位相（極性）を持つダミービットライン信号Ｓ１を出力する。
【００３４】
図４を参照すれば、プリチャージ信号ＰＲＥが「ハイ」レベルになれば、ＮＭＯＳトランジスタＮＭ２０２がターンオンして、ダミービットラインＤＵＢＬはハイレベルにプリチャージされて、ダミービットライン信号Ｓ１はハイレベルになる。
【００３５】
この状態で複数のワードライン信号（ＷＬ［０、…、Ｍ−１］中の少なくとも一つがアクティブ状態になれば、該当ＮＭＯＳトランジスタＮＭ２０４、ＮＭ２０６またはＮＭ２０８がターンオンされて、ダミービットラインＤＵＢＬがプルダウンされて、ダミービットライン信号Ｓ１は「ロー」レベルになる。このように、ダミービットライン部２００から「ロー」レベルのダミービットライン信号Ｓ１が出力されると、センスイネーブル発生手段４００のノアゲートＮＲ４１０は「ロー」レベルの信号を出力して、ノアゲートＮＲ４２０は「ハイ」レベルの信号を出力するので、これによってセンスイネーブル信号発生手段４００は「ロー」レベルのセンスイネーブル信号ＳＥ１を出力して、続いて遅延部７００を通して遅延されて出力されたセンスイネーブル信号ＳＥ２は「ロー」レベルになって、イネーブル発生手段６００は「ロー」レベルのＸデコーダイネーブル信号ＸＤＥＣ＿ＥＮを出力して、また、ライト信号発生手段５００は「ロー」レベルのライト信号ＷＲを出力する。
【００３６】
従来の制御回路では、ただ外部から印加される反転ライト信号／ＷＲにだけ影響を受けるので、反転ライト信号／ＷＲの「ロー」状態が長くなれば、ライト信号ＷＲの「ハイ」状態も長くなったが、上記のようにこの発明の制御回路により発生されるライト信号ＷＲは、反転ライト信号／ＷＲの「ロー」状態が長くなっても、セルにデータを書き込んだ後はライト信号ＷＲがそれ自体で「ハイ」から「ロー」に遷移する。このようにして、ＮＭＯＳトランジスタＮＭ７、ＮＭ８がターンオフして電流経路が遮断され、電力消耗が減少する。ここで、遮断された電流経路の一つは、電源電圧ＶＤＤからプリチャージＮＭＯＳトランジスタＮＭ１またはＮＭ３、ビットラインＢＬ、ＮＭＯＳトランジスタＮＭ５、データバスラインＤＢＬ及びＮＭＯＳトランジスタＮＭ７、ＮＭ１０を経由して接地ＶＳＳまでであり、もう一つの遮断された電流経路は、電源電圧ＶＤＤからプリチャージＮＭＯＳトランジスタＮＭ２またはＮＭ４、反転ビットライン／ＢＬ、ＮＭＯＳトランジスタＮＭ６、反転データバスライン／ＤＢＬ及びＮＭＯＳトランジスタＮＭ８、ＮＭ９を経由して接地ＶＳＳまでである。
【００３７】
それに対して、この発明の制御回路では、セルにデータが書き込まれた後は、センスイネーブル信号ＳＥ２が「ロー」状態になることによって、従来の場合とは異なり、反転ライト信号／ＷＲが「ロー」状態である全区間にわたって検知増幅器が動作状態にならず、書込みを行った後の電流損失がない。
【００３８】
したがって、この発明の制御回路は、セルにデータが書き込まれたときにセルがライト状態になったことを自動的に検知してライト信号の持続時間を調節するので、電流の損失を最小限に抑えることができる。
【００３９】
次に、図２を参照しながら、この発明の半導体メモリ素子の制御回路の書込み動作を説明する。図２において、ＡＤはアドレス信号、／ＷＲは反転ライト信号、ＰＲＥはプリチャージ信号、ＰＬＳはパルス信号、ＳＥ１はセンスイネーブル信号、ＳＥ２は遅延センスイネーブル信号、ＸＤＥＣ＿ＥＮはＸデコーダイネーブル信号、ＷＬはワードライン電位、ＷＲはライト信号、Ｓ２はインバータＩＶ３００の出力信号である。
【００４０】
アドレス信号ＡＤが「ロー」から「ハイ」へ又は「ハイ」から「ろー」に遷移すると、プリチャージ信号ＰＲＥは一旦「ロー」レベルから「ハイ」レベルに変化してから再び「ロー」のレベルに戻るが、そのプリチャージ信号ＰＲＥがまず「ロー」レベルから「ハイ」レベルに変化したときに、続いて（少し遅れて）反転ライト信号／ＷＲが「ハイ」から「ロー」に遷移し、プリチャージ信号ＰＲＥが次に「ハイ」から「ロー」に遷移すると、続いて（少し遅れて）パルス信号ＰＬＳが「ロー」から「ハイ」に遷移する。
【００４１】
パルス信号ＰＬＳがローからハイに遷移したことにより、センスイネーブル信号ＳＥ１がローからハイに遷移し、続いて遅延センスイネーブル信号ＳＥ２、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮ及びライト信号ＷＲ等が各々ローからハイに遷移する。
【００４２】
このように、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮがローからハイに遷移すると、Ｘデコーダ（ロウアドレスデコーダ：従来技術につき、図示せず）をイネーブルして、指定アドレスに対応して選択されたワードラインＷＬがローからハイに遷移して、ダミービットライン部２００の後端側のインバータＩＶ３００の出力信号Ｓ２がローからハイに遷移する。このようにして、ダミービットライン部２００の出力信号がローからハイに遷移すれば、センスイネーブル信号ＳＥ１がハイからローに遷移して、続いて遅延センスイネーブル信号ＳＥ２、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮ及びライト信号ＷＲ等が各々ハイからローに遷移する。
【００４３】
上記のように、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮがハイからローに遷移すると、Ｘデコーダからの選択ワードラインＷＬはハイからローに遷移して、またダミービットライン部２００の後端側のインバータＩＶ３００の出力信号Ｓ２がハイからローに遷移する。
【００４４】
図３は、この発明の他の実施例として、小さな容量のＳＲＡＭに使用するためのこの発明の制御回路を図示したものである。図３において、小さな容量のＳＲＡＭに使用するためのこの発明の制御回路は、図１と同様に、アドレス遷移検出部１００と、ダミービットライン部２００と、ナンドゲートＮＤ１と、パルス発生部３００と、センスイネーブル発生手段４００と、ライト信号発生手段５００と、イネーブル信号発生手段６００を具備している。
【００４５】
上記の構造を持つこの発明の制御回路の実施例は、図１に示したものに比べて、ＮＭＯＳトランジスタＮＭ１００、ＮＭ２００、ＮＭ３００とインバータＩＶ７１０、ＩＶ７２０、ＩＶ４００が省略されているが、その動作は、図１で説明したものと殆ど同じであるので、詳しい説明は省略する。
【００４６】
なお、この発明は、上記の実施の形態に何ら限定されるものではなく、この発明の主旨を逸脱しない範囲で、種々の形態で実施することができるものである。
【００４７】
【発明の効果】
以上説明したように、この発明の半導体メモリ素子の制御回路は、自動的に発生させたパルスを利用することにより、セルにデータを書き込む場合にセルにデータが書き込まれたことを自動的に検知してライト信号を調節し、ライト動作時の電流損失を最小限化させることができて、したがって消費電流が少ないことを必要とする携帯用の電子機器製品等に利用するのに非常に好都合である。
【図面の簡単な説明】
【図１】この発明の実施例に係る半導体メモリ素子の制御回路を示す回路図である。
【図２】この発明の実施例に係る半導体メモリ素子の制御回路の動作を示す各部の信号の波形図である。
【図３】この発明の他の実施例に係る半導体メモリ素子の制御回路を示す回路図である。
【図４】図１及び図３におけるダミービットライン部の具体的な回路を示す回路図である。
【図５】従来の一般的な半導体メモリ素子のＳＲＡＭの構成を示す回路図である。
【図６】従来の半導体メモリ素子の制御回路を示す回路図である。
【図７】従来の半導体メモリ素子の制御回路の動作を示す各部の信号の波形図である。
【図８】図６におけるダミービットラインの具体的な回路を示す回路図である。
【符号の説明】
１００：アドレス遷移検出部、２００：ダミービットライン部、３００：パルス発生部、４００：センスイネーブル信号発生手段、５００：ライト信号発生手段、６００：イネーブル信号発生手段、７００：遅延部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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