(57)【特許請求の範囲】
【請求項１】
一端に入出力端子を有し、他端が入力ラインと出力ラインとに分岐された入出力ラインと、
前記入力ライン途中に設けられ、入力信号が入力される入力バッファと、
前記出力ライン途中に設けられ、バッファ出力端より出力信号を出力する出力バッファと、
前記入出力ライン途中に接続され、前記入力信号及び前記出力信号の電位をラッチし、ラッチ出力端にて前記電位を保持するラッチ回路と、
制御信号を受け入れる制御端子と、
を有し、
前記ラッチ回路は、前記制御端子を介して入力された第１の制御信号に基づいて、前記入力信号及び前記出力信号の電位をラッチする第１のＯＮ状態と、前記ラッチ出力端がハイインピーダンスとなる第１のＯＦＦ状態とに切り換えられ、
前記制御端子は、
前記ラッチ回路に接続され、前記第１の制御信号が受け入れられる第１の制御端子と、
前記出力バッファに接続され、第２の制御信号が受け入れられる第２の制御端子と、を有し、
前記出力バッファは、前記第２の制御信号に基づいて、前記出力信号を出力する第２のＯＮ状態と、前記バッファ出力端がハイインピーダンスとなる第２のＯＦＦ状態とに切り換えられ、
前記第１の制御信号の立ち上がりタイミングが、前記第２の制御信号の立ち上がりタイミングよりも、所定の期間だけ早く設定されることを特徴とする入出力バッファ回路。
【請求項２】
一端に入出力端子を有し、他端が入力ラインと出力ラインとに分岐された入出力ラインと、
前記入力ライン途中に設けられ、入力信号が入力される入力バッファと、
前記出力ライン途中に設けられ、バッファ出力端より出力信号を出力する出力バッファと、
前記入出力ライン途中に接続され、前記入力信号及び前記出力信号の電位をラッチし、ラッチ出力端にて前記電位を保持するラッチ回路と、
制御信号を受け入れる制御端子と、
を有し、
前記ラッチ回路は、前記制御端子を介して入力された第１の制御信号に基づいて、前記入力信号及び前記出力信号の電位をラッチする第１のＯＮ状態と、前記ラッチ出力端がハイインピーダンスとなる第１のＯＦＦ状態とに切り換えられ、
前記制御端子と前記出力バッファとの間に接続された遅延回路がさらに設けられ、前記遅延回路は、前記第１の制御信号よりも所定時間遅延された第２の制御信号を前記出力バッファに出力し、
前記出力バッファは、前記第２の制御信号に基づいて、前記出力信号を出力する第２のＯＮ状態と、前記バッファ出力端がハイインピーダンスとなる第２のＯＮ状態とに切り換えられることを特徴とする入出力バッファ回路。
【請求項３】
請求項２において、
前記出力バッファが、前記第２の制御信号に基づいて、前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換えられる直前に、前記ラッチ回路が、前記第１の制御信号に基づいて、前記第１のＯＦＦ状態から前記第１のＯＮ状態に切り換えられ、それにより前記第１のＯＮ状態と前記第２のＯＮ状態とが同時に達成される第１の期間が設定され、
前記出力バッファが、前記第２の制御信号に基づいて、前記第２のＯＦＦ状態から前記第２のＯＮ状態に切り換えられる直前に、前記ラッチ回路が、前記第１の制御信号に基づいて、前記１のＯＮ状態から前記第１のＯＦＦ状態に切り換えられ、それにより前記第１のＯＦＦ状態と前記第２のＯＦＦ状態とが同時に達成される第２の期間が設定されることを特徴とする入出力バッファ回路。
【請求項４】
請求項３において、
前記遅延回路は、前記第１の期間よりも前記第２の期間を短く設定するように、前記第１の制御信号に対して前記第２の制御信号を遅延させることを特徴とする入出力バッファ回路。
【請求項５】
請求項２において、
前記出力バッファが、前記第２の制御信号に基づいて、前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換えられる直前に、前記ラッチ回路が、前記第１の制御信号に基づいて、前記第１のＯＦＦ状態から前記第１のＯＮ状態に切り換えられ、それにより前記第１のＯＮ状態と前記第２のＯＮ状態とが同時に達成される第１の期間が設定され、
前記出力バッファが、前記第２の制御信号に基づいて、前記第２のＯＦＦ状態から前記第２のＯＮ状態に切り換えられる直後に、前記ラッチ回路が、前記第１の制御信号に基づいて、前記１のＯＮ状態から前記第１のＯＦＦ状態に切り換えられ、それにより前記第１のＯＮ状態と前記第２のＯＮ状態とが同時に達成される第２の期間が設定されることを特徴とする入出力バッファ回路。
【請求項６】
一端に入出力端子を有し、他端が入力ラインと出力ラインとに分岐された入出力ラインと、
前記入力ライン途中に設けられ、入力信号が入力される入力バッファと、
前記出力ライン途中に設けられ、バッファ出力端より出力信号を出力する出力バッファと、
前記入出力ライン途中に接続され、前記入力信号及び前記出力信号の電位をラッチし、ラッチ出力端にて前記電位を保持するラッチ回路と、
制御信号を受け入れる制御端子と、
を有し、
前記ラッチ回路は、前記制御端子を介して入力された第１の制御信号に基づいて、前記入力信号及び前記出力信号の電位をラッチする第１のＯＮ状態と、前記ラッチ出力端がハイインピーダンスとなる第１のＯＦＦ状態とに切り換えられ、
前記ラッチ回路は、
第１の入力端及び第１の出力端を有し、前記第１の入力端が前記入出力ラインに接続された入力インバータと、
第２の入力端及び第２の出力端を有し、前記第２の入力端が前記第１の出力端に接続され、前記第２の出力端が前記ラッチ出力端として前記入出力ラインに接続された出力インバータと、
を有し、
前記制御端子と前記出力バッファとの間に接続された遅延回路がさらに設けられ、前記遅延回路は、前記第１の制御信号よりも所定時間遅延された第２の制御信号を前記出力バッファに出力し、
前記出力バッファは、前記第２の制御信号に基づいて、前記出力信号を出力する第２のＯＮ状態と、前記バッファ出力端がハイインピーダンスとなる第２のＯＦＦ状態とに切り換えられることを特徴とする入出力バッファ回路。
【請求項７】
請求項６において、
前記第１の制御信号は前記入力インバータのみに入力され、前記入力インバータは、前記第１の制御信号に基づいて、該入力インバータが動作可能な第３のＯＮ状態と、前記第１の出力端がハイインピーダンスとなる第３のＯＦＦ状態とに切り換えられ、
前記第２の制御信号は前記出力バッファ及び前記出力インバータに入力され、前記出力インバータは、前記第２の制御信号に基づいて、該出力インバータが動作可能な第４のＯＮ状態と、前記第２の出力端がハイインピーダンスとなる第４のＯＦＦ状態とに切り換えられることを特徴とする入出力バッファ回路。
【請求項８】
請求項７において、
前記出力バッファが、前記第２の制御信号に基づいて、前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換えられる直前に、前記入力インバータが、前記第１の制御信号に基づいて、前記３のＯＦＦ状態から前記第３のＯＮ状態に切り換えられ、それにより前記第２のＯＮ状態と前記第３のＯＮ状態とが同時に達成される第１の期間が設定され、
前記出力インバータが、前記第２の制御信号に基づいて、前記第４のＯＮ状態から前記第４のＯＦＦ状態に切り換えられる直前に、前記入力インバータが、前記第１の制御信号に基づいて、前記３のＯＮ状態から前記第３のＯＦＦ状態に切り換えられ、それにより前記第４のＯＮ状態と前記第３のＯＦＦ状態とが同時に達成される第２の期間が設定されることを特徴とする入出力バッファ回路。
【請求項９】
請求項８において、
前記遅延回路は、前記第１の期間よりも前記第２の期間を短く設定するように、前記第１の制御信号に対して前記第２の制御信号を遅延させることを特徴とする入出力バッファ回路。
【請求項１０】
請求項７において、
前記出力バッファが、前記第２の制御信号に基づいて、前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換えられる直前に、前記入力インバータが、前記第１の制御信号に基づいて、前記第３のＯＦＦ状態から前記第３のＯＮ状態に切り換えられ、それにより前記第２のＯＮ状態と前記第３のＯＮ状態と同時に達成される第１の期間が設定され、
前記出力バッファが、前記第２の制御信号に基づいて、前記第２のＯＦＦ状態から前記第２のＯＮ状態に切り換えられるとほぼ同時に、前記出力インバータが、前記第１の制御信号に基づいて、前記４のＯＮ状態から前記第４のＯＦＦ状態に切り換えられ、それにより、前記第２のＯＮ状態と前記第４のＯＦＦ状態とが同時に達成される第２の期間が設定されることを特徴とする入出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラッチ回路を備えた入出力バッファ回路及び出力バッファ回路に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
出力バッファ回路又は入出力バッファ回路では、出力バッファを構成するトランジスタをＯＦＦ状態としたとき、その回路の出力端子がハイインピーダンスとなることを防止する必要がある。このために、プルアップ抵抗又はプルダウン抵抗にて、回路の出力端子がＶＤＤ電位又はＶＳＳ電位にセットされるようにしている。
【０００３】
しかし、出力バッファ回路又は入出力バッファ回路を出力状態としたときには、プルアップ抵抗又はプルダウン抵抗を介して無駄な電流が流れてしまう。
【０００４】
そこで、出力保持機能付の出力バッファ回路または入出力バッファ回路は、図１７に示すように、常時動作状態のラッチ回路が具備されていた。
【０００５】
従来、出力保持機能付の出力バッファ回路または入出力バッファ回路は、ラッチ回路が常時動作状態にあるため、出力バッファ回路または入出力バッファ回路が出力状態にある場合であって、その出力電位が変化した時に、ラッチ回路を介して依然として電流が流れるという問題点を有する。
【０００６】
例えば図１７の入出力バッファ回路において、ＣＮＴ端子にＶＳＳ電位（以下、Ｌと略す）が入力され出力状態の時、ＯＵＴ端子をＬからＶＤＤ電位（以下、Ｈと略す）へ変化させた場合、ラッチ回路１００４が保持し出力しているＬデータと、入出力回路１００１の出力バッファ１００３が出力するＨデータとが入出力ライン上でぶつかり、出力バッファ１００３のＰ−ｃｈトランジスタからラッチ回路１００４の出力インバータ１００６のＮ−ｃｈトランジスタを介して、ＶＤＤ電源からＶＳＳ電源へ電流が流れる。この電流は、Ｘ端子の電位が入力インバータ１００５のロジックレベル以上になり、入力インバータ１００５が保持している電位がＨからＬに反転するまで流れ続ける。
【０００７】
ＯＵＴ端子の電位をＨからＬへ変化させた場合も同様に、出力インバータ１００６のＰ−ｃｈトランジスタから出力バッファ１００３のＮ−ｃｈトランジスタを介して、ＶＤＤ電源からＶＳＳ電源へ電流が流れることになる。
【０００８】
本発明の目的とするところは、ラッチ回路を制御することのできる入出力バッファ回路及び出力バッファ回路を提供することにある。
【０００９】
本発明の他の目的は、出力バッファの状態に応じて、ラッチ回路を制御して、無駄な電流が流れることを低減した低消費電力の入出力バッファ回路及び出力バッファ回路を提供することにある。
【００１０】
本発明のさらに他の目的は、出力バッファの状態に応じて、ラッチ回路を制御して、ラッチ動作を確実に行うことができる入出力バッファ回路及び出力バッファ回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の入出力バッファ回路は、一端に入出力端子を有し、他端が入力ラインと出力ラインとに分岐された入出力ラインと、
前記入力ライン途中に設けられ、バッファ入力端より入力信号が入力される入力バッファと、
前記出力ライン途中に設けられ、バッファ出力端より出力信号を出力する出力バッファと、
前記入出力ライン途中に接続され、前記入力信号及び前記出力信号の電位をラッチし、ラッチ出力端にて前記電位を保持するラッチ回路と、
制御信号を受け入れる制御端子と、
を有し、
前記ラッチ回路は、前記制御端子を介して入力された第１の制御信号に基づいて、前記入力信号及び前記出力信号の電位をラッチする第１のＯＮ状態と、前記ラッチ出力端がハイインピーダンスとなる第１のＯＦＦ状態とに切り換えられることを特徴とする。
【００１２】
本発明によれば、ラッチ回路をオン、オフ制御することができる。従って、出力バッファが出力状態であって、その出力電位が変化しても、ラッチ回路を第１のＯＦＦ状態としておくことができ、無駄な電流が流れることを防止できる。
【００１３】
本発明では、図４に示すように、前記制御端子をラッチ回路及び出力バッファに接続してもよい。
【００１４】
本発明では、制御端子が、図１に示すように、ラッチ回路に接続され、第１の制御信号が受け入れられる第１の制御端子と、出力バッファに接続され、第２の制御信号が受け入れられる第２の制御端子とを有することができる。この場合、前記出力バッファは、第２の制御信号に基づいて、前記出力信号を出力する第２のＯＮ状態と、前記バッファ出力端がハイインピーダンスとなる第２のＯＦＦ状態とに切り換えられる。
【００１５】
さらには、図６に示すように、制御端子と出力バッファとの間に遅延回路をさらに設けらることもできる。遅延回路は、第１の制御信号よりも所定時間遅延された第２の制御信号を生成し、これを出力バッファにむけて出力する。
【００１６】
いずれの場合も、出力バッファが第２の制御信号により第２のＯＮ状態に設定されている時に、ラッチ回路が第１の制御信号により第１のＯＦＦ状態に設定されることが好ましい。上述の通り、無駄な電流が流れることを防止できるからである。
【００１７】
出力バッファが第２の制御信号により第２のＯＦＦ状態に設定されている時に、ラッチ回路が第１の制御信号により第１のＯＮ状態に設定されることが好ましい。この場合、入力バッファへの入力状態となり、その入力信号の電位をラッチ回路にてラッチできる。
【００１８】
出力バッファが、第２の制御信号に基づいて、第２のＯＮ状態から第２のＯＦＦ状態に切り換えられる直前に、ラッチ回路が、第１の制御信号に基づいて、第１のＯＦＦ状態から第１のＯＮ状態に切り換えられることが好ましい（図３参照）。
【００１９】
それにより第１のＯＮ状態と第２のＯＮ状態とが同時に達成される第１の期間Ｔ１が設定される。入出力バッファ回路が出力状態から入力状態に切り替わる直前の出力電位を、この第１の期間Ｔ１中に、ラッチ回路にて確実にラッチすることができる。
【００２０】
遅延回路を用いると、出力バッファが、第２の制御信号に基づいて、第２のＯＦＦ状態から第２のＯＮ状態に切り換えられる直前に、ラッチ回路が、第１の制御信号に基づいて、第１のＯＮ状態から第１のＯＦＦ状態に切り換えられる場合がある（図８（Ａ）、（Ｂ）参照）。それにより、第１のＯＦＦ状態と第２のＯＦＦ状態とが同時に達成される第２の期間Ｔ２が設定される。この場合には、遅延回路によって、第１の期間Ｔ１よりも第２の期間Ｔ２を短く設定すると良い（図１０参照）。
【００２１】
遅延回路を用いると、出力バッファが、第２の制御信号に基づいて、第２のＯＦＦ状態から第２のＯＮ状態に切り換えられる直後に、ラッチ回路を、第１の制御信号に基づいて、１のＯＮ状態から第１のＯＦＦ状態に切り換えることができる。
【００２２】
それにより前記第１のＯＮ状態と前記第２のＯＮ状態とが同時に達成される第２の期間が設定される。この場合、入出力バッファ回路が入力状態より出力状態に移行する際に、入出力端子の電位を、出力インバータの電位に固定できる。このため、第２の期間Ｔ２中に、入出力端子が電気的にフローティングとなることを防止できる。
【００２３】
ラッチ回路は、第１の入力端及び第１の出力端を有し、前記第１の入力端が前記入出力ラインに接続された入力インバータと、
第２の入力端及び第２の出力端を有し、前記第２の入力端が前記第１の出力端に接続され、前記第２の出力端がラッチ出力端として前記入出力ラインに接続された出力インバータと、
を有することができる。
【００２４】
この場合、制御端子と出力バッファとの間に遅延回路をさらに設けることが好ましい（図６，７参照）。遅延回路は、第１の制御信号よりも所定時間遅延された第２の制御信号を出力バッファに出力する。
【００２５】
上記の場合、第１の制御信号が入力インバータのみに入力され、第２の制御信号が出力バッファ及び出力インバータに入力される構成とすることもできる（図７参照）。こうすると、入力インバータは、第１の制御信号に基づいて、該入力インバータが動作可能な第３のＯＮ状態と、第１の出力端がハイインピーダンスとなる第３のＯＦＦ状態とに切り換えられる。一方、出力インバータは、第２の制御信号に基づいて、該出力インバータが動作可能な第４のＯＮ状態と、第２の出力端がハイインピーダンスとなる第４のＯＦＦ状態とに切り換えられる。
【００２６】
出力バッファが、第２の制御信号に基づいて、第２のＯＮ状態から第２のＯＦＦ状態に切り換えられる直前に、入力インバータが、第１の制御信号に基づいて、第３のＯＦＦ状態から第３のＯＮ状態に切り換えられることが好ましい（図１２参照）。
【００２７】
それにより第２のＯＮ状態と第３のＯＮ状態と同時に達成される第１の期間Ｔ１が設定される。入出力バッファ回路が出力状態から入力状態に切り替わる直前の出力電位を、この第１の期間Ｔ１中に、ラッチ回路にて確実にラッチすることができる。
【００２８】
さらに、出力インバータが、第２の制御信号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に切り換えられる直前に、入力インバータが、第１の制御信号に基づいて、第３のＯＮ状態から第３のＯＦＦ状態に切り換えられる（図１２参照）。
【００２９】
それにより、第４のＯＮ状態と第３のＯＦＦ状態とが同時に達成される第２の期間が設定される。この場合も、遅延回路によって第１の期間よりも第２の期間を短く設定することが好ましい。出力インバータが第４のＯＮ状態で、入力インバータが第３のＯＦＦ状態であると、出力インバータの入力電位がフローティングとなり、貫通電流が流れ続けるからである。
【００３０】
なお上記の場合、出力バッファが、第２の制御信号に基づいて、第２のＯＦＦ状態から第２のＯＮ状態に切り換えられるとぼほ同時に、出力インバータが、第１の制御信号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に切り換えられる（図１２参照）。それにより、入出力バッファ回路が出力状態から入力状態に切り替わる直前にて、出力バッファの出力端がハイインピーダンスであっても、出力インバータの出力電位を入出力端子の電位としてセットできる。この結果、入出力端子が電気的にフローティングとなる事態を防止できる。
【００３１】
出力バッファが、第２の制御信号に基づいて、第２のＯＮ状態から第２のＯＦＦ状態に切り換えられる直前に、入力インバータが、第１の制御信号に基づいて、第３のＯＦＦ状態から第３のＯＮ状態に切り換えられることが好ましい（図１４（Ｃ）参照）。
【００３２】
それにより前記第２のＯＮ状態と前記第３のＯＮ状態と同時に達成される第１の期間Ｔ１が設定される。この場合も、入出力バッファ回路が出力状態より入力状態に移行する時に、第１の期間Ｔ１中にて、出力バッファからの出力電位を入力インバータにて確実にラッチできる。しかも、この第２の期間Ｔ２では、出力インバータがＯＦＦ状態であるから、ラッチ時に貫通電流が流れることも防止できる。
【００３３】
出力バッファが、第２の制御信号に基づいて、第２のＯＦＦ状態から第２のＯＮ状態に切り換えられるとほぼ同時に、出力インバータが、第１の制御信号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に切り換えられることが好ましい（図１４（Ｃ）参照）。
【００３４】
それにより第２のＯＮ状態と前記第４のＯＦＦ状態とが同時に達成される第２の期間Ｔ２が設定される。この第２の期間Ｔ２中では、出力バッファと出力インバータの出力端が共にＯＮ状態とはならないので、貫通電流が流れることはない。
【００３５】
また、本発明は、入力バッファのない出力バッファ回路にも同様に適用できる。
【００３６】
本発明に係る電子機器は、上述の入出力バッファ回路と、制御信号を入出力バッファ回路に出力して制御する制御手段を有する。あるいは、本発明に係る電子機器は、上述の出力バッファ回路と、制御信号を入出力バッファ回路に出力して制御する制御手段を有する。これら電子機器は、低消費電力であり、しかも出力時又は入出力時のラッチ動作を確実に実行できる。
【００３７】
【発明の実施の形態】
（第１実施例）
本発明の第１の実施例として、図１に出力保持機能付の入出力バッファ回路１００の回路図を示し、図１５にその入出力バッファ回路１００を備えた電子機器のメモリ制御部を示す。
【００３８】
図１５において、メモリ素子例えばＲＡＭ３０は、制御手段であるＣＰＵ３２により制御されるメモリ駆動部３４によって、データの読み出し及び書き込みが行われる。また、メモリ駆動部３４には前記入出力バッファ回路１００が接続され、この入出力バッファ回路１００はＩ／Ｏポートとして機能する。この入出力バッファ回路１００も、ＣＰＵ３２によりその動作が制御される。
【００３９】
図１に示す入出力バッファ回路１００は、大別してバッファ回路１０１とラッチ回路１０４とを有する。バッファ回路１０１は、入力バッファ１０２と出力バッファ１０３とを有する。ラッチ回路１０４は、入力インバータ１０５と出力インバータ１０６とを有する。そして、バッファ回路１０１とラッチ回路１０４とが、入出力ライン１０に接続されている。
【００４０】
入出力ライン１０の一端には、例えばＩＣの外部入出力端子Ｘが設けられている。入出力ライン１０の他端は、点１８を境に入力ライン１２ａと出力ライン１２ｂとに分岐されている。
【００４１】
そして、入力バッファ１０２は、例えばＩＣの内部入力端子ＩＮと入出力ライン１０の他端１８との間の入力ライン１２ａに挿入接続されている。一方、出力バッファ１０３は、例えばＩＣの内部出力端子ＯＵＴと入出力ライン１０の他端１８との間の出力ライン１２ｂに挿入接続されている。
【００４２】
従って、入出力端子Ｘは、出力バッファ１０２から出力されるデータの出力端子としての機能と、入力バッファ１０４に入力されるデータの入力端子としての機能とを有する。
【００４３】
また、ラッチ回路１０４の入出力端は、入出力ライン１０上の点２０にて、入出力ライン１０に接続されている。これにより、ラッチ回路１０４は、入力バッファ１０２に入力されるデータと、出力バッファ１０３より出力されるデータとを、ラッチすることができる。
【００４４】
この入出力バッファ回路１００は、図１５に示すＣＰＵ３２より出力される第１，第２の制御信号を受け入れる第１，第２の制御端子ＣＮＴ１，ＣＮＴ２を有する。
【００４５】
出力バッファ１０３は、第２の制御端子ＣＮＴ２に入力される第２の制御信号で制御される。例えば、ＲＡＭ３０からのデータ読み出しモードの時、第２の制御端子ＣＮＴ２に入力される第２の制御信号の電位がＬとなる。このとき、出力バッファ１０３は信号出力が可能な状態（第２のＯＮ状態）となり、内部出力端子ＯＵＴからの信号を入出力端子Ｘに伝播する。第２の制御端子ＣＮＴ２に入力される第２の制御信号の電位がＨの時、出力バッファ１０３の出力端子はハイインピーダンス状態（第２のＯＦＦ状態）となる。このとき、入出力端子Ｘへの信号入力が、入力バッファ１０２に入力可能な状態となり、すなわち、ＲＡＭ３０へのデータ書き込みモードとなる。
【００４６】
入力インバータ１０５と出力インバータ１０６は、第１の制御端子ＣＮＴ１に入力される第１の制御信号で制御される。第１の制御端子ＣＮＴ１に入力される第１の制御信号の電位がＬの時、入力インバータ１０５の入力端と出力インバータ１０６の出力端とに接続された点２２はハイインピーダンス（第１のＯＦＦ状態）となる。一方、第１の制御端子ＣＮＴ１に入力される第１の制御信号の電位がＨの時、入力インバータ１０５と出力インバータ１０６は動作状態（第１のＯＮ状態）となり、入出力端子Ｘの電位が、ラッチ回路１０４に保持される。
【００４７】
図２はバッファ回路１０１及びラッチ回路１０４の構成例を示す回路図である。図２において、出力バッファ１０３は、ＣＭＯＳトランジスタを構成するＰ−ｃｈトランジスタ１１０と、Ｎ−ｃｈトランジスタ１１２とを有する。Ｐ−ｃｈトランジスタ１１０のゲートにはナンドゲート回路１１４が接続され、Ｎ−ｃｈトランジスタ１１２のゲートにはノアゲート回路１１６が接続されている。ナンドゲート回路１１４及びノアゲート回路１１６の各２つの入力端子の一方は、それぞれ内部出力端子ＯＵＴに接続されている。
【００４８】
ナンドゲート回路１１４の他方の入力端子には、第２の制御端子ＣＮＴ２への第２の制御信号がインバータ１１８にて反転されて入力される。ノアゲート回路１１６の他方の入力端子には、第２の制御端子ＣＮＴ２への第２の制御信号がインバータ１１８、１２０にてそれぞれ反転されて入力される。
【００４９】
従って、第２の制御端子ＣＮＴ２の電位がＨの時、Ｐ−ｃｈトランジスタ１１０のゲートには常にＨの電位が印加されて、Ｐ−ｃｈトランジスタ１１０はオフとなり、Ｎ−ｃｈトランジスタ１１２のゲートには常にＬの電位が印加されて、Ｎ−ｃｈトランジスタ１１２はオフとなる。従って、出力バッファ１０３の出力端は、ハイインピーダンス状態（第２のＯＦＦ状態）となる。これにより、入力バッファ１０２が、入出力端子Ｘからの信号を受付可能となる。
【００５０】
一方、第２の制御端子ＣＮＴ２の電位がＬの時、Ｐ−ｃｈトランジスタ１１０、Ｎ−ｃｈトランジスタ１１２は、内部出力端子ＯＵＴの電位の状態に応じてオン、オフされ、出力バッファ１０３の出力側の点１８には、内部出力端子ＯＵＴの電位がそのまま出力される。
【００５１】
このように、第２の制御端子ＣＮＴ２への第２の制御信号により、出力バッファ１０３を信号出力可能な第２のＯＮ状態と、その出力端がハイインピーダンスである第２のＯＦＦ状態とに切り換えることができる。
【００５２】
図２において、入力インバータ１０５および出力インバータ１０６は、クロックドインバータで構成されている。すなわち、入力インバータ１０５は、Ｐ−ｃｈトランジスタ１３０、１３２と、Ｎ−ｃｈトランジスタ１３４、１３６とで構成されている。一方、出力インバータ１０６は、Ｐ−ｃｈトランジスタ１４０、１４２と、Ｎ−ｃｈトランジスタ１４４、１４６とで構成されている。
【００５３】
Ｐ−ｃｈトランジスタ１３０、１４０のゲートには、第１のコントロール端子ＣＮＴ１への第１の制御信号がインバータ１５０にて反転されて入力される。Ｎ−ｃｈトランジスタ１３６、１４６のゲートには、第１のコントロール端子ＣＮＴ１への第１の制御信号がインバータ１５０、１５２にてそれぞれ反転されて入力される。
【００５４】
従って、第１の制御端子ＣＮＴ１の電位がＬのときは、Ｐ−ｃｈトランジスタ１３０，１４０のゲートにＨが印加され、Ｎ−ｃｈトランジスタ１３６，１４６のゲートにＬが印加される。このためＰ−ｃｈトランジスタ１３０，１４０，Ｎ−ｃｈトランジスタ１３６，１４６はオフ状態となる。この結果、図２に示す点１６０及び点２２の電位はハイインピーダンス（第１のＯＦＦ状態）となる。
【００５５】
一方、第１の制御端子ＣＮＴ１の電位がＨのときは、Ｐ−ｃｈトランジスタ１３０，１４０，Ｎ−ｃｈトランジスタ１３６，１４６はオン状態（第１のＯＮ状態）となる。このため、入出力端子Ｘの電位が、入力インバータ１０５及び出力インバータ１０６にラッチされる。
【００５６】
このように、第１の制御端子ＣＮＴ１への第１の制御信号により、入力インバータ１０５及び出力インバータ１０６にてラッチ可能となる第１のＯＮ状態と、その出力端がハイインピーダンスである第１のＯＦＦ状態とに切り換えることができる。
【００５７】
ここで、第２の制御端子ＣＮＴ２の電位がＬでバッファ回路１０１が出力状態（第２のＯＮ状態）の時は、第１の制御端子ＣＮＴ１の電位をＬにして、ラッチ回路１０４を第１のＯＦＦ状態にするとよい。こうすると、出力バッファ１０３の出力電位がＬからＨに、またはＨからＬに変化しても、ラッチ回路１０４を介して、ＶＤＤからＶＳＳに電流が流れることはない。
【００５８】
このことを、例えば、出力バッファ１０３の出力がＬからＨに変化した場合を例に挙げて詳述する。本実施例とは異なり、出力インバータ１０６を構成するＮ−ｃｎトランジスタ１４６がオンしていると、出力インバータ１０６からは、以前に保持していたＬの電位が出力され、出力バッファ１０３からは新たな出力電位であるＨが出力され、両者は入出力ライン１０上で衝突する。実際には、出力バッファ１０３の能力を大きく設定するので、出力バッファ１０３の出力であるＨの電位が、ラッチ回路１０４にラッチされる。ただし、出力バッファ１０３の出力であるＨの電位が、ラッチ回路１０４にてラッチされるまでの間、出力バッファ１０３のＰ−ｃｈトランジスタ１１０、入出力ライン１０及び出力インバータ１０６のＮ−ｃｈトランジスタ１４４、１４６により、電流が流れる経路が形成されてしまう。これにより、内部出力端子ＯＵＴでの電位の変化時に、トランジスタに無駄な電流が流れ、消費電力が増大してしまう。
【００５９】
本実施例では、上記の状態では、出力インバータ１０６のＮ−ｃｈトランジスタ１４６をオフできるので、上述した無駄な電流が流れることを防止できる。
【００６０】
また、第２の制御端子ＣＮＴ２の電位をＨとして、バッファ回路１０１にて入力可能な状態（出力バッファ１０３が第２のＯＦＦ状態）とした時は、第１の制御端子ＣＮＴ１の電位をＨにするとよい。こうすると、ラッチ回路１０３がラッチ可能な状態とされることにより、入力可能状態に切り換わる直前の出力電位をラッチ回路１０３が保持できる。従って、ＩＣ外部からの入力信号がない場合でも、入出力端子Ｘの電位を出力インバータ１０６の出力電位に固定できる。このため、入出力端子Ｘが電気的にフローティングとなる状態を防止できる。
【００６１】
以上の制御は、例えば図３に示すタイミングチャートに従って実施できる。
【００６２】
図３では、第１の制御端子ＣＮＴ１への第１の制御信号の立ち上がりのタイミングが、第２の制御端子ＣＮＴ２への第２の制御信号の立ち上がりのタイミングよりも、第１の期間Ｔ１だけ早く設定されている。こうすると、バッファ回路１０１が入力可能状態（出力バッファ１０３が第２のＯＦＦ状態）となる直前のわずかな期間にのみ、出力バッファ１０３、入力インバータ１０５及び出力インバータ１０６が共にオン状態となる。このため、バッファ回路１０１が入力可能状態に切り換わる直前の出力バッファ１０３からの出力電位を、ラッチ回路１０４にて確実にラッチする事が可能となる。
【００６３】
（第２実施例）
本発明の第２の実施例として、図４に出力保持機能付の入出力バッファ回路２００の回路図を示す。
【００６４】
この第２実施例では、一つの制御信号を第１，第２の制御信号をとして共用している。このため、図４において、一つの制御端子ＣＮＴが、出力バッファ２０３の制御端子と、ラッチ回路２０４の入力インバータ２０５及び出力インバータ２０６の各制御端子とに接続されている。
【００６５】
この場合、制御端子ＣＮＴの電位がＬの時は、バッファ回路２０１が出力状態（出力バッファ２０３が第２のＯＮ状態）になり、ラッチ回路２０４は第１のＯＦＦ状態となる。一方、制御端子ＣＮＴの電位がＨの時は、出力バッファ２０３の出力端がハイインピーダンスになる。このとき、ラッチ回路２０４は第１のＯＮ状態となるため、入出力端子Ｘの電位がラッチ回路２０４に保持される。このように、一つの制御端子ＣＮＴからの制御信号で、出力状態と入力可能状態とに切り換えることができる。
【００６６】
この制御は、図５に示すタイミングチャートに従って実施できる。図５では、図３のタイミングチャートとは異なり、バッファ回路２０１が入力可能状態（出力バッファ２０３が第２のＯＦＦ状態）となると同時に、ラッチ回路２０４がオンして第１のＯＮ状態となる。この場合でも、入出力ライン１０上のキャパシタの存在により、そのキャパシタにチャージされた電荷に基づき、入力可能状態に切り換わる直前の出力バッファ２０３からの出力電位を、ラッチ回路２０４にてラッチすることは可能である。
【００６７】
（第３実施例）
本発明の第３の実施例として、図６に出力保持機能付の入出力バッファ回路３００の回路図を示す。
【００６８】
図６において、図４に示す実施例と同様に、一つの制御端子ＣＮＴが設けられている。この制御端子ＣＮＴが、ラッチ回路３０４の入力インバータ３０５及び出力インバータ３０６の制御端子に接続されている点も、図３の実施例と同様である。図４の実施例と異なる点は、制御端子ＣＮＴが、遅延回路３０７を介して出力バッファ３０３の制御端子に接続されている点である。
【００６９】
この第３実施例の動作を、図８（Ａ）、（Ｂ）に示すタイミングチャートに従って説明する。
【００７０】
図８（Ａ）に示すように、図６に示すＡ点の第２の制御信号は、Ｂ点の第１の制御信号に比べ、遅延回路３０７で遅延された分だけ遅れて出力バッファ３０３の制御端子に伝播される。これにより、図８（Ｂ）に示すように、第１の制御信号の立ち上がりから、第２の制御信号の立ち上がりまでの第１の期間Ｔ１は、出力バッファ３０３、入力インバータ３０５及び出力インバータ３０６が共にオン状態にある。このため、バッファ回路３０１が入力可能状態（出力バッファ３０３が第２のＯＦＦ状態）に切り換わる際の出力バッファ３０３の出力電位を、ラッチ回路３０４にて確実に保持する事が可能となる。
【００７１】
なお、第２の期間Ｔ２では、出力バッファ３０３、入力インバータ３０５及び出力インバータ３０６の出力端が共にハイインピーダンスとなり、好ましくない。ただし、この事態は、後述する通り、第２の期間Ｔ２を極力短くする遅延回路を用いることで解消できる。
【００７２】
（第４実施例）
本発明の第４の実施例として、図７に出力保持機能付の入出力バッファ回路４００の回路図を示す。
【００７３】
図７において、制御端子ＣＮＴは、遅延回路４０７を介して出力バッファ４０３とラッチ回路４０４の出力インバータ４０６との各制御端子に接続されている。さらに、その制御端子ＣＮＴは、ラッチ回路４０４の入力インバータ４０５の制御端子に直接接続されている。
【００７４】
ここで、入力インバータ４０５の制御端子に供給される信号を第１の制御信号と称し、出力バッファ４０３及び出力インバータ４０６の各制御端子に供給される信号を第２の制御信号と称する。第２の制御信号は、遅延回路４０７にて第１の制御信号を遅延することで得られる。
【００７５】
この第４実施例の動作を、図８（Ａ）、（Ｃ）に示すタイミングチャートに従って説明する。
【００７６】
図８（Ａ）に示すように、図７に示すＡ点の第２の制御信号は、図７に示すＢ点の第１の制御信号に比べ、遅延回路４０７での遅延分だけ遅れて、出力バッファ４０３と出力インバータ４０６の制御端子に伝播される。これにより、図８（Ａ）、（Ｃ）に示すように、第２の制御信号の立ち上がりから、第１の制御信号の立ち上がりまでの第１の期間Ｔ１では、出力バッファ４０３が第２のＯＮ状態でかつ入力インバータ４０５が第３のＯＮ状態であり、出力インバータ４０６の出力側はハイインピーダンスとなる第４のＯＦＦ状態である。従って、バッファ回路４０１が入力可能状態に切り換わる際に、出力バッファ４０３の出力電位をラッチ回路４０４の入力インバータ４０４にて確実に保持することが可能となる。また、第１の制御信号の立ち下がりから、第２の制御信号の立ち下がりまでの第２の期間Ｔ２では、出力バッファ４０３の出力端がハイインピーダンスとなる第２のＯＦＦ状態であり、入力インバータ４０５の出力端がハイインピーダンスとなる第３のＯＦＦ状態であり、出力インバータ４０６が第４のＯＮ状態にある。このため、バッファ回路４０１が入力状態より出力状態に切り換わる際に、入出力端子Ｘの電位を出力インバータ４０６の出力電位に固定できる。このため、入出力端子Ｘが電気的にフローティングとなる状態を防止できる。
【００７７】
（第５実施例）
本発明の第５の実施例として、図９に遅延回路５００の回路図を示す。
【００７８】
図９において、この遅延回路５００は、前段のインバータ５０１と後段のインバータ５０２とを有する。Ｐ−ｃｈトランジスタ５０３とＮ−ｃｈトランジスタ５０５で前段のインバータ５０１を構成し、Ｐ−ｃｈトランジスタ５０４とＮ−ｃｈトランジスタ５０６で後段のインバータ５０２を構成し、ＩＮ端子の信号をＯＵＴ端子まで伝播する遅延回路を構成している。なお、前段のインバータ５０１と後段のインバータ５０２との間には、第１のキャパシタＣ１が設けられている。また、後段のインバータ５０２とＯＵＴ端子との間には、第２のキャパシタＣ２が設けられている。
【００７９】
ここで、前段のインバータ５０１では、Ｐ−ｃｈトランジスタ５０３のβを大きくし、Ｎ−ｃｈトランジスタ５０５のβを小さく設定してある。一方、後段のインバータ５０２では、Ｎ−ｃｈトランジスタ５０６のβを大きし、Ｐ−ｃｈトランジスタ５０４のβを小さく設定してある。
【００８０】
ここで、Ｐ−ｃｈトランジスタのβを大きくすると、そのトランジスタの後段のキャパシタの充電時間が短くなり、そのβを小さくするとその充電時間が長くなる。一方、Ｎ−ｃｈトランジスタのβを大きくすると、そのトランジスタの後段のキャパシタでの放電時間が短くなり、そのβを小さくするとその放電時間が長くなる。
【００８１】
この結果、図１０に示すように、ＩＮ信号がＬからＨに変化すると、図９の点Ａでの電位は、比較的長い遅延時間ｔ１後にＨからＬに立ち下がる。これは、Ｎ−ｃｈトランジスタ５０５のβが小さいため、第１のキャパシタＣ１にて放電時間が比較的長く要するからである。そして、ＩＮ信号がＨからＬに変化すると、図９の点Ａでの電位は、比較的短い遅延時間ｔ２（＜ｔ１）後にＨからＬに立ち下がる。これは、Ｐ−ｃｈトランジスタ５０３のβが大きいため、第１のキャパシタＣ１での充電間が比較的短いからである。
【００８２】
図９のＯＵＴ信号は、図１０に示すように、Ａ点の電位がＨからＬに変化すると、比較的長い遅延時間ｔ３後にＬからＨに立ち上がる。これは、Ｐ−ｃｈトランジスタ５０４のβが小さいため、第２のキャパシタＣ２にて比較的長い充電時間を要するからである。また、図１０に示すように、Ａ点での電位がＬからＨに変化すると、図９のＯＵＴ信号は、比較的短い遅延時間ｔ４後にＨからＬに立ち下がる。これは、Ｎ−ｃｈトランジスタ５０６のβが比較的大きいため、第２のキャパシタＣ２での放電時間が比較的短いためである。
【００８３】
このように、インバータ５０１では、信号の立ち上がり時間は早く、信号の立ち下がり時間は遅くなり、インバータ５０２では信号の立ち上がり時間は遅く、信号の立ち下がり時間は早くなる。さらに、インバータ５０１のロジックレベルはＨに近づき、インバータ５０２のロジックレベルはＬに近づくため、図１０に示すように、ＩＮ端子の信号は、その立ち上がりでの遅延時間（ｔ１＋ｔ３）が長く、立ち下がりでの遅延時間（ｔ２＋ｔ４）が短くなるように遅延されて、ＯＵＴ端子に伝播される。
【００８４】
図９に示す遅延回路５００を、図６に示す遅延回路３０７及び図７に示す遅延回路４０７として用いると、図１１及び図１２に示す第１の期間Ｔ１に対して第２の期間Ｔ２を短くすることができる。
【００８５】
図９に示す遅延回路５００を図６に示す遅延回路３０７として用いた場合には、入出力回路は図１１のタイミングチャートに従って動作する。図１１のタイミングチャートによると、図３及び図８（Ｂ）と同様に、バッファ回路３０１が出力状態より入力可能状態に切り換わる直前の出力バッファ３０３からの出力電位を、第１の期間Ｔ１内にラッチ回路にて確実にラッチする事が可能となる。しかも、出力バッファ，入力インバータおよび出力インバータの全てがハイインピーダンスになる第２の期間Ｔ２を短くできるため、図８（Ｂ）の場合と比較して、回路の特性を更に良くすることができる。
【００８６】
図９に示す遅延回路５００を図７に示す遅延回路４０７として用いた場合には、入出力回路は図１２のタイミングチャートに従って動作する。図１２のタイミングチャートによっても、図３及び図８（Ｃ）と同様に、バッファ回路４０１が出力状態より入力可能状態に切り換わる直前の出力バッファ４０３からの出力電位を、第１の期間時間Ｔ１内にラッチ回路４０４にて確実にラッチすることが可能となる。
【００８７】
また、図１２では、出力バッファ４０３が第２のＯＦＦ状態から第２のＯＮ状態に切り換えられるとぼほ同時に、出力インバータ４０６が、第１の制御信号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に切り換えられている。
【００８８】
それにより、入出力バッファ回路が出力状態から入力状態に切り替わる直前にて、出力バッファの出力端がハイインピーダンスであっても、出力インバータの出力電位を入出力端子の電位としてセットできる。この結果、入出力端子が電気的にフローティングとなる事態を防止できる。
【００８９】
しかも、入力インバータ４０５の出力端がハイインピーダンスで、かつ出力インバータ４０６がオンしている第２の期間Ｔ２を短くすることができ、図８（Ｃ）の場合に比べて回路の特性を更に良くすることができる。すなわち、出力インバータ４０６がＯＮ状態で、入力インバータ４０５がＯＦＦ状態であると、出力インバータ４０６の入力電位がフローティングとなり、貫通電流が流れ続けるからである。
【００９０】
（第６実施例）
また、本発明の第６の実施例として図１３（Ａ）に遅延回路６００の回路図を示す。
【００９１】
図１３（Ａ）において、オアゲート回路６０１とアンドゲート回路６０２で遅延回路６００を構成しており、オアゲート回路６０１の出力端がアンドゲート回路６０２の入力の一端子に接続され、アンドゲート回路６０２の出力端がオアゲート回路６０１の入力の一端子に接続されている。
【００９２】
図１３（Ｂ）に示すように、ＯＵＴ１端子から出力される出力信号は、ＩＮ端子に入力された入力信号の立ち上がりよりも時間ｔ１だけ遅延されて立ち上がり、前記入力信号の立ち下がりから時間ｔ２だけ遅延されて立ち下がる。一方、ＯＵＴ２端子から出力される出力信号は、ＩＮ端子に入力された入力信号の立ち上がりよりも比較的長い時間ｔ３（＞ｔ１）だけ遅延されて立ち上がり、前記入力信号の立ち下がりから比較的短い時間ｔ４（＜ｔ２）だけ遅延されて立ち下がる。
【００９３】
この図１３（Ａ）に示す遅延回路６００を、図６に示す遅延回路３０７及び図７に示す遅延回路４０７として使用することができる。この場合、遅延回路６００のＯＵＴ１端子を、図６，７のＢ点に接続し、遅延回路６００のＯＵＴ２端子を図６，７のＡ点に接続する。このときの図６，７に示す入出力回路の各点の信号波形は、図１４（Ａ）に示す通りである。
【００９４】
図１３（Ａ）に示す遅延回路６００を図６に示す遅延回路３０７として用いた場合は、図６に示す入出力バッファ回路は図１４（Ｂ）に示すタイミングチャートに従って動作する。図１３（Ａ）に示す遅延回路６００を図７に示す遅延回路４０７として用いた場合は、図７に示す入出力バッファ回路は図１４（Ｃ）に示すタイミングチャートに従って動作する。
【００９５】
図１４（Ｂ）では、バッファ回路３０１が入力可能状態に移行するときには第１の期間Ｔ１（ｔ３−ｔ１）だけ、バッファ回路３０１が出力可能状態に移行するときには第２の期間Ｔ２（ｔ２−ｔ４）だけ、出力バッファ３０３、入力インバータ３０５及び出力インバータ３０６の全てがオン状態となる。このため、バッファ回路３０１が入力可能状態に切り換わる際の出力バッファ３０３から出力電位を、ラッチ回路３０４にて確実に保持することが可能となる。しかも、バッファ回路３０１が入力状態より出力可能状態に切り換わる際に、入出力端子Ｘの電位を出力インバータ３０６の出力電位に固定できる。このため、入出力端子Ｘが電気的にフローティングとなる状態を防止できる。
【００９６】
一方、図１４（Ｃ）の場合も、バッファ回路４０１が入力可能状態に移行するときには第１の期間Ｔ１（ｔ３−ｔ１）だけ、出力バッファ４０３、入力インバータ４０５がオン状態となる。このため、バッファ回路４０１が入力可能状態に切り換わる際の出力バッファ４０３から出力電位を、ラッチ回路４０４にて確実に保持することが可能となる。しかも、この第１の期間Ｔ１では、出力インバータ４０６の出力端がハイインピーダンスであるため、ラッチ回路４０４を構成するトランジスタにいわゆる貫通電流が流れることがなくなる効果がある。その後、入力インバータ４０５がオンしても、出力バッファ４０３と出力インバータ４０６の各出力端が共にハイインピーダンスとはならないので、このときにも貫通電流がながれることはない。
【００９７】
図１４（Ｃ）の第２の期間Ｔ２中でも、出力バッファ４０３がＯＮ状態であるときに、出力インバータ４０６の出力端がハイインピーダンスであるため、ラッチ回路４０４を構成するトランジスタにいわゆる貫通電流が流れることがなくなる効果がある。
【００９８】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９９】
また、上述した各実施例は、本発明を入出力バッファ回路に適用した実施例であるが、本発明を出力バッファ回路にも同様に適用可能である。この場合には、上述した各実施例の入力バッファが不要となる。図１６は、本発明の出力バッファ回路７００を備えた電子機器の例えばメモリ制御部のブロック図である。図１６において、メモリ素子例えばＲＯＭ４０は、制御手段であるＣＰＵ４２により制御されるメモリ駆動部４４によって、データの読み出しが行われる。また、メモリ駆動部４４に前記出力バッファ回路７００が接続される。この出力バッファ回路７００も、ＣＰＵ４２によりその動作が制御される。
【０１００】
また、本発明は、ＣＮＴ端子の電位がＬで出力可能状態となり、ＣＮＴ端子の電位がＨで出力端がハイインピーダンス状態となるバッファ回路を用いるものに限らない。同様に、ＣＮＴ端子の電位がＬで出力端がハイインピーダンス状態となり、ＣＮＴ端子の電位がＨでオン状態となるラッチ回路を用いるものに限らない。上述したものとは逆の論理で同様に動作するバッファ回路およびラッチ回路を用いることもできる。
【０１０１】
また、図２のラッチ回路において、入力インバータをクロックドインバータを用いたが、ナンドゲート回路およびノアゲート回路を用いることもできる。
【０１０２】
また、図９の遅延回路において２段のインバータを用いたが、最終段から出力される論理を反転（入力に対して出力が反転）させなければ、インバータの段数を偶数個単位で増やしても良い。信号を遅延させるのが目的であるため、出力論理が反転されていたとしても、出力回路で対応をとれば何等問題はなく、遅延回路のインバータの段数は奇数でも良い。
【０１０３】
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す出力保持機能付の入出力バッファ回路の回路図である。
【図２】図１に示す出力バッファ及びラッチ回路の構成例を示す回路図である。
【図３】図１に示す入出力バッファ回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施例を示す出力保持機能付の入出力バッファ回路の回路図である。
【図５】図１に示す入出力バッファ回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第３の実施例を示す出力保持機能付の入出力バッファ回路の回路図である。
【図７】本発明の第４の実施例を示す出力保持機能付の入出力バッファ回路の回路図である。
【図８】（Ａ）は図６および図７の入出力バッファ回路の信号波形を示すタイミングチャートであり、（Ｂ）は図６の入出力バッファ回路の動作を説明するためのタイミングチャートであり、（Ｃ）は図７の入出力バッファ回路の動作を説明するためのタイミングチャートである。
【図９】本発明の第５の実施例を示す遅延回路の回路図である。
【図１０】図９に示す遅延回路の遅延動作を説明するためのタイモングチャートである。
【図１１】図９に示す遅延回路を図６に示す入出力バッファ回路に使用した場合の、その入出力バッファ回路の動作を説明するためのタイミングチャートである。
【図１２】図９に示す遅延回路を図７に示す入出力バッファ回路に使用した場合の、その入出力バッファ回路の動作を説明するためのタイミングチャートである。
【図１３】（Ａ）は本発明の第６の実施例を示す遅延回路の回路図であり、（Ｂ）は（Ａ）の遅延回路の各点の波形を示すタイミングチャートである。
【図１４】（Ａ）は図１３（Ａ）の遅延回路を使用した場合の図６および図７の入出力バッファ回路の各点の波形を示すタイミングチャートであり、（Ｂ）は図６の入出力バッファ回路の動作を説明するタイミングチャートであり、（Ｃ）は図７の入出力バッファ回路の動作を説明するタイミングチャートである。
【図１５】入出力バッファ回路を備えた本発明の電子機器のメモリ制御部のブロック図である。
【図１６】出力バッファ回路を備えた本発明の電子機器のメモリ制御部のブロック図である。
【図１７】従来の出力保持機能付の入出力バッファ回路の回路図である。
【符号の説明】
１０  入出力ライン
１２ａ  入力ライン
１２ｂ  出力ライン
３２、４２  制御手段
１００、２００、３００、４００  入出力バッファ回路
１０１、２０１、３０１、４０１、１００１  バッファ回路
１０２、２０２、３０２、４０２、１００２  入力バッファ
１０３、２０３、３０３、４０３、１００３  出力バッファ
１０４、２０４、３０４、４０４、１００４  ラッチ回路
１０５、２０５、３０５、４０５、１００５  入力インバータ
１０６、２０６、３０６、４０６、１００６  出力インバータ
２０４、２０６、２０７、５０３、５０４  Ｐ−ｃｈトランジスタ
２０８、２１０、２１１、５０５、５０６  Ｎ−ｃｈトランジスタ
３０７、４０７、５００、６００  遅延回路
５０１、５０２  インバータ
６０１  オアゲート回路
６０２  アンドゲート回路
７００  出力バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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