(57)【特許請求の範囲】
【請求項１】
入力端子と基準電圧端子とを有する差動入力回路と、この差動入力回路の前記入力端子に供給される入力信号に応答して、所定遅延時間をもって前記基準電圧端子への印加基準電圧を変化制御する基準電圧制御手段とを含み、前記差動入力回路の出力電圧をシュミットトリガ出力とし、
前記基準電圧制御手段は、前記入力信号に応答して前記遅延時間だけ遅延して出力が変化する遅延回路と、この遅延回路の遅延出力に応じて前記基準電圧を可変せしめて、前記入力信号のローからハイへの遷移時の前記基準電圧を低く設定し、前記入力信号のハイからローへの遷移時の前記基準電圧を高く設定する基準電圧可変回路とを有することを特徴とするシュミットトリガ回路。
【請求項２】
前記遅延回路は前記差動入力回路の出力を入力とすることを特徴とする請求項１記載のシュミットトリガ回路。
【請求項３】
前記基準電圧可変回路は、前記遅延回路の出力を入力としてこの入力に応じて前記基準電圧を可変するようにしたことを特徴とする請求項１または２記載のシュミットトリガ回路。
【請求項４】
前記基準電圧可変回路は、抵抗分圧回路と、前記遅延回路の出力を入力としこの入力に応じて前記抵抗分圧回路の分圧出力を可変制御する駆動回路とを有することを特徴とする請求項３記載のシュミットトリガ回路。
【請求項５】
前記駆動回路はＣＭＯＳインバータ回路構成であることを特徴とする請求項４記載のシュミットトリガ回路。
【請求項６】
前記遅延時間は可変自在であるこを特徴とする請求項１〜５いずれか記載のシュミットトリガ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシュミットトリガ回路に関し、特にバスドライバ回路及びバスレシーバ回路をバス接続形式で接続して相互にデータ伝送をなす場合に用いて好適なスレッショルド電圧ダイナミック可変型のシュミットトリガ回路に関するものである。
【０００２】
【従来の技術】
図３に示すように、バスドライバ回路１２及びバスレシーバ回路１１をバス接続形式で相互に接続して、バス接続された伝送路に信号波形を伝送した際に生ずる波形歪みに対して、動作マージンを確保することが必要となる。従来より波形歪みのある信号に対して動作マージンを得るために、シュミットトリガ回路が提案されているが、従来のシュミットトリガ回路はローレベルからハイレベル遷移時のスレッショルド電圧は、図２で示すと、常に電圧値ＶＲ−Ｈであり、ハイレベルへ遷移した後はハイレベルからローレベル遷移時のスレッショルド電圧はＶＲ−Ｌとなる等、入力信号の状態に対して一意に決まるスレッショルド電圧を有する回路となっている。
【０００３】
【発明が解決しようとする課題】
このため、従来のシュミットトリガ回路に対して、図２の波形１００に示すような立上がり及び立下がりエッジに鈍りのある信号波形を入力した場合、ローレベルからハイレベルへの遷移時には、スレッショルド電圧ＶＲ−Ｈに達するまでの時間が△ｔ２だけ余分に必要となり、回路のスイッチング時間が△ｔ２遅延することとなる。立下がり時も、同様に△ｔ２時間だけ遅延してしまう。このように、回路のスイッチング動作が△ｔ２遅れることにより、バス接続されたドライバ１２とレシーバ１１間の伝送に必要となる時間が増加し、高速動作を阻むという欠点がある。
【０００４】
本発明の目的は、伝送路の信号伝送特性により波形歪みが発生する場合においても、波形歪みの発生タイミングに合わせて差動入力回路の基準電圧をダイナミックに可変することによりスレッショルド電圧を適正な値に設定し、波形歪みに対する動作マージンを確保すると共に、高速なるスイッチング特性を得ることが可能なシュミットトリガ回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明によれば、入力端子と基準電圧端子とを有する差動入力回路と、この差動入力回路の前記入力端子に供給される入力信号に応答して、所定遅延時間をもって前記基準電圧端子への印加基準電圧を変化制御する基準電圧制御手段とを含み、前記差動入力回路の出力電圧をシュミットトリガ出力とし、前記基準電圧制御手段は、前記入力信号に応答して前記遅延時間だけ遅延して出力が変化する遅延回路と、この遅延回路の遅延出力に応じて前記基準電圧を可変せしめて、前記入力信号のローからハイへの遷移時の前記基準電圧を低く設定し、前記入力信号のハイからローへの遷移時の前記基準電圧を高く設定する基準電圧可変回路とを有することを特徴とするシュミットトリガ回路が得られる。
【０００６】
そして、前記遅延回路は前記差動入力回路の出力を入力としており、前記基準電圧可変回路は、前記遅延回路の出力を入力としてこの入力に応じて前記基準電圧を可変するようにしたことを特徴としている。
【０００７】
また、前記基準電圧可変回路は、抵抗分圧回路と、前記遅延回路の出力を入力としこの入力に応じて前記抵抗分圧回路の分圧出力を可変制御する駆動回路とを有することを特徴とし、また、前記駆動回路はＣＭＯＳインバータ回路構成であることを特徴としている。さらに、前記遅延時間は外部制御により可変自在とされていることを特徴としている。
【０００８】
本発明の作用を述べる。入力信号電圧値によりローレベル及びハイレベルの判定電圧（以下、スレッショルド電圧と呼ぶ）が変わるシュミットトリガ回路を構成するために、差動入力回路を使用し、この差動入力回路に入力される信号電圧に応答して特定の時間だけ遅延をもって差動入力回路の基準電圧入力端子への印加電圧をダイナミックに可変するよう構成する。これにより、入力信号の波形歪みに対して特定の期間だけ動作マージンを確保しつつ、入力波形がローからハイへの遷移時には、スレッショルド電圧を低く設定し、逆に入力電圧がハイからローへの遷移時には、スレッショルド電圧を高く設定することにより、従来のシュミットトリガ回路と比較して高速スイッチング動作のために最適化ができる効果が得られる。
【０００９】
【発明の実施の形態】
以下に、図面を参照しつつ本発明の実施例を説明する。図１は本発明の一実施例の回路図である。図１を参照すると、本実施例によるシュミットトリガ回路１０は入力端子１を有しており、この入力端子１からの信号は差動入力回路２の一方の端子に入力される。差動入力回路２の出力は出力端子３へ接続されると共に遅延回路４へ接続される。遅延回路４の出力は基準電圧可変用回路５と接続され、更に基準電圧生成回路６を経由した後、差動入力回路２の基準電圧入力端子７と接続される。
【００１０】
すなわち、入力端子１に印加された信号を、遅延回路４、基準電圧可変用回路５並びに基準電圧生成回路６で構成されるフィードバック回路８を経由して、差動入力回路２の基準電圧入力端子７へフィードバックする構成となっている。
【００１１】
遅延回路４はゲートを組み合わせる等特定の時間遅延を生成できる任意の方法を用いることができる。基準電圧生成回路６についても、図１では、電源電圧を抵抗分圧により生成する例を示しているが、トランジスタの組み合わせにより一定の電圧を発生する方式を用いても良い。但し、その場合、基準電圧生成回路６の出力電圧は基準電圧可変回路５により制御できる構成とする必要がある。
【００１２】
以下、図１のシュミットトリガ回路の動作について、図２のタイミング図を用いて説明する。波形１００はシュミットトリガ回路１０への入力信号波形電圧の一例を示す。波形１０１はシュミットトリガ回路１０の入力に対し波形１００を加えた時の基準電圧入力端子７の電圧遷移を示し、波形１０２は同じくシュミットトリガ回路の出力信号電圧遷移を表す。なお、以下の説明では動作説明を簡略化するため遅延素子４以外について遅延は無いものとして説明する。
【００１３】
まず最初に、本回路動作時の電圧定義を行う。フィードバック回路１０が動作していない時の基準電圧生成回路６内の抵抗分圧比で決まる出力電圧をＶＲと定義する。更に、フィードバック回路１０内の基準電圧可変用回路５の出力がローの時には、基準電圧入力端子７の電圧をＶＲ−Ｌ、基準電圧可変用回路５の出力がハイの時には、基準電圧入力端子７の電圧がＶＲ−Ｈとなるように、基準電圧可変用回路５は駆動能力を持つものとする。つまり、本発明で用いられる差動入力回路の基準電圧入力端子７へは、常にＶＲ−ＬからＶＲ−Ｈの範囲の電圧が印加されるものとする。
【００１４】
かかる構成おいて、まず、入力端子１へ電圧値ＶＲ−Ｌより低いローレベルの信号が印加された瞬間は、フィードバック回路８の動作は不定であるものの、差動入力回路２の基準電圧入力端子７への印加電圧はＶＲ−Ｌ〜ＶＲ−Ｈの間であるために（図２の斜線で示した期間）、差動入力回路２の出力はロー出力される。差動入力回路２の出力がローとなった後、遅延回路４の遅延時間△ｔ１経過した後、基準電圧可変回路５の入力端子へロー電圧が印加され基準電圧可変回路５はロードライブし、差動入力回路２の基準電圧入力端子７への印加電圧はＶＲ−Ｌに確定する。
【００１５】
その後、差動入力回路２への入力信号がローからハイに立上がり、入力信号電圧がスレッショルド電圧ＶＲ−Ｌを越えても、遅延回路４の遅延時間△ｔ１の間だけ差動入力回路２の基準電圧入力端子７への印加電圧はＶＲ−Ｌを保持する。基準電圧入力端子７の電圧がＶＲ−Ｌの期間（時間にして△ｔ１）に、図２の波形１００に示すような歪みのある波形が印加されたとしても、スレッショルド電圧ＶＲ−Ｌを下回らない限り、差動入力回路２は誤スイッチングすることはない。
【００１６】
その後、時間△ｔ１を経過すると、差動入力回路の入力端子へ印加された波形の立上がりが、遅延回路４を経由して基準電圧入力端子７へ到達しＶＲ−Ｈの電圧が印加される。その後、入力波形１００がハイからローに立下がった場合も、同様に△ｔ１の時間だけは、基準電圧入力端子７の電圧はＶＲ−Ｈに保持されるため、この間にＶＲ−Ｈを越える波形歪みが起こらない限りは、ローからハイへ誤スイッチングすることがなくなる。このように入力波形に歪みがあったとしても出力部には期待する正常な信号が出力される。
【００１７】
一般的に、図３に示すように、ドライバ１２、レシーバ１１がバス接続形式とされている伝送路に波形を伝送した場合、図２に示すような波形歪みが発生し、正常な信号伝送が困難となるが、本発明のシュミットトリガ回路を用いて基準電圧をダイナミックに変化させることにより、一定の期間に発生するノイズを無効にすることが可能となり、正常な信号伝送が行われるのである。
【００１８】
図４は図１に示した基準電圧可変用回路５の一例を示す回路図である。図に示すように、ＣＭＯＳインバータを２段直列に接続した構成が考えられる。すなわち、ＮチャネルＭＯＳ２２とＰチャネルＭＯＳ２３とからなる初段インバータと、ＮチャネルＭＯＳ２０とＰチャネルＭＯＳ２１とからなる後段インバータとからなり、この回路５の出力がロー、すなわち出力段のトランジスタ２１がオフで、トランジスタ２０がオンの場合には、トランジスタ２０のオン抵抗と基準電圧生成回路６の抵抗による抵抗分圧比により、電圧ＶＲ−Ｌが決定される。
【００１９】
また、回路５の出力がハイ、すなわち出力段のトランジスタ２０がオフで、トランジスタ２１がオンの場合には、トランジスタ２１のオン抵抗と基準電圧生成回路６の抵抗による抵抗分圧比により、電圧ＶＲ−Ｈが決定される。
【００２０】
本発明の他の実施例として、その基本的構成は上記の通りであるが、基準電圧の生成法については、抵抗分圧回路と一定の駆動能力を持ったゲート（図４の回路参照）を併用する代わりに、入力端子に加える電圧次第で出力電圧がＶＲ−ＬからＶＲ−Ｈまで変化自在な回路を単独で構成しても良い。この場合でも、基本動作は図１の回路と変わらない。この場合の基準電圧発生のための回路例を図５に示す。
【００２１】
図５を参照すると、図４に示した回路と同様に、ＣＭＯＳインバータを直列に接続すると共に、常時オン状態となるように入力（ゲート）が固定バイアスとされたＰ及びＮチャネルのトランジスタ２５及び２４を使用し、ＣＭＯＳインバータの出力端子とこれ等トランジスタ２５及び２４の各ドレイン端子とをワイアード接続して、トランジスタ２５や２４のオン抵抗とＣＭＯＳトランジスタ２０や２１のオン抵抗との合成抵抗により、出力電圧がＶＲ−Ｌ，ＶＲ−Ｈに設定可能となる。
【００２２】
なお、本実施例では遅延回路４の遅延時間を一定時間△ｔ１と定義しているが、図６に示したように、外部からの制御信号９によって遅延回路４の遅延時間を制御することにより、遅延時間を可変できる方式としても良い。伝送路の形態が変わると、波形歪みの継続する時間が変わるが、遅延時間を可変できる方式を用いれば、波形歪みが変わっても遅延回路４の遅延時間を調整することにより対応することが可能となるなど、汎用性を持たせることが可能となる。
【００２３】
【発明の効果】
以上述べたように、本発明によれば、差動入力回路に入力される波形を差動入力回路自身の基準電圧入力端子の印加電圧へと特定の時間だけフィードバックをかけるといったダイナミックな基準電圧制御により、特定の時間に発生する波形歪みを無効とすることが可能となり、正常な信号伝送を可能とすることができるという効果がある。
【００２４】
また、伝送信号がローからハイ遷移時に、基準電圧をローとし、かつ伝送信号がハイからロー遷移時には基準電圧をハイとすることにより、伝送路を伝送する間に信号の立上がり及び立下がりエッジが鈍った場合でも、回路のスイッチングのためのスレッショルド電圧との差を最小に設定できるため、差動入力回路のスイッチング時間を最小限に抑えることができ、信号伝送の高速化が可能となるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作波形の一例を示す図である。
【図３】ドライバ及びレシーバのバス接続例を示す図である。
【図４】図１の基準電圧可変用回路５の一例を示す図である。
【図５】図１の基準電圧可変用回路５及び基準電圧生成回路６の一例を示す図である。
【図６】本発明の他の実施例を示す図である。
【符号の説明】
１  入力端子
２  差動入力回路
３  出力端子
４  遅延回路
５  基準電圧可変用回路
６  基準電圧生成回路
７  基準電圧入力端子
８  フィードバック回路
１０  シュミットトリガ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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