(57)【特許請求の範囲】
【請求項１】
基準クロック（７１）の周期時間（Ｔt）よりも小さな分解能の、被測定入力信号（５１、５４、５５）の時間間隔の測定において、
周期時間（Ｔt）を任意に可変できる基準クロック（７１）源を設け、
被測定入力信号（５１、５４、５５）を受けて、被測定時間間隔のスタートからストップまでのレベル信号（５６）を出力する入力整形制御部（１０）を設け、
遅延時間（Ｔｄ）を有する単位遅延素子（２２）とフリップ・フロップ（２４）とで構成する複数の単位遅延検出部（２０ａ〜２０ｎ）を直列に接続し、前記レベル信号（５６）が通過する単位遅延素子（２２）の出力端のレベル信号を検出しラッチ出力する、複数の単位遅延検出部（２０ａ〜２０ｎ）を設け、
単位遅延検出部（２０ａ〜２０ｎ）からのラッチ信号（２４Ｑａ〜２４Ｑｎ）の順列データの中からデータの遷移位置をエンコードして出力するエンコーダ部（３０）を設け、  基準クロック（Ｔclk）単位の時間数をカウントするクロック時間計数部（４２）を設け、
エンコードデータ（３３ａ、３７ａ）の並びのデータと測定した遅延時間（＝周期時間（Ｔt）×分解能倍率Ｑ（Ｑ＝Ｔｄ／ΔＴ））から求めた測定分解能（ΔＴ）とから、周期時間（Ｔt）未満の時間を計算し、クロック時間計数部（４２）からのデータを加算して全体の時間間隔を出力する演算処理部（４４）を設け、
以上を具備していることを特徴とした時間間隔測定装置。
【請求項２】
基準クロック（７１）の周期時間（Ｔt）よりも小さな分解能の、被測定入力信号（５１、５４、５５）の時間間隔の測定において、
周期時間（Ｔt）を任意に可変できる基準クロック（７１）源を設け、被測定入力信号（５１、５４、５５）を受けて、スタートパルス（Ｐstt）と、ストップパルス（Ｐstp）を発生する入力整形制御部（１０）を設け、
遅延時間（Ｔｄ）を有する単位遅延素子（２２）とフリップ・フロップ（２４）とで構成する複数の単位遅延検出部（２０ａ〜２０ｎ）を直列に接続し、スタートパルス（Ｐstt）あるいはストップパルス（Ｐstp）が通過する単位遅延素子（２２）の出力端のレベル信号を検出しラッチ出力する、複数の単位遅延検出部（２０ａ〜２０ｎ）を設け、
単位遅延検出部（２０ａ〜２０ｎ）からのラッチ信号（２４Ｑａ〜２４Ｑｎ）の順列データの中からデータの遷移位置をエンコードして出力するエンコーダ部（３０）を設け、
基準クロック（Ｔclk）単位の時間数をカウントするクロック時間計数部（４２）を設け、
エンコードデータ（３３ａ、３７ａ）の並びのデータと測定した遅延時間（＝周期時間（Ｔt）×分解能倍率Ｑ（Ｑ＝Ｔｄ／ΔＴ））から求めた測定分解能（ΔＴ）とから、周期時間（Ｔt）未満の時間を計算し、クロック時間計数部（４２）からのデータを加算して全体の時間間隔を出力する演算処理部（４４）を設け、
以上を具備していることを特徴とした時間間隔測定装置。
【請求項３】
請求項１あるいは請求項２記載の構成手段に加えて、
基準クロック（Ｔclk）に同期して、エンコーダ部（３０）からのエンコードデータ（３３ａ、３７ａ）の保存と、クロック時間計数部（４２）からの計数値（Ｔcount）データを保存するデータ記録部（４０）を設け、
以上を具備していることを特徴とした時間間隔測定装置。
【請求項４】
請求項１あるいは請求項２記載のエンコーダ部（３０）として、
第１遷移エンコーダ部（３１）と、第２遷移エンコーダ部（３５）の２組のエンコーダを有して、単位遅延検出部（２０ａ〜２０ｎ）からのラッチ信号（２４Ｑａ〜２４Ｑｎ）の順列データの中から２箇所の遷移位置を同時に検出し、エンコードして出力するエンコーダ部（３０）を設け、
以上を具備していることを特徴とした時間間隔測定装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、高精度のパルス信号が必要とされる分野で、パルス信号のパルス幅測定や、パルス発生周期測定や、２パルス間の時間間隔測定や、これらの平均値を、高分解能で測定する装置に関する。
【０００２】
【従来の技術】
従来技術の例としては、高周波の基準クロックを使用したパルス信号の各種時間間隔を測定する場合がある。これについて、図５と図６を参照して説明する。
本回路の構成は、図５に示すように、基準クロック７０
【０００３】
基準クロック７０は、回路で実現可能な高周波クロックであり、各時間測定の分解能を決めていて、例えば１ＧＨｚのクロックを使用する。この場合では、最小分解能１ｎｓの基準時間となる。この基準クロックをゲート制御部５０と計数部６０に供給している。
【０００４】
計数部６０は、イネーブル信号６４の入力がイネーブルの間、基準クロック７０のクロック数を計数するカウンタであり、例えば２４ビット長のカウンタであり高速のＥＣＬデバイス等で構成している。計数部６０は、ＲＳＴ信号６６を受けてカウント値を初期化クリアしておく。計数部６０は、イネーブル信号６４入力を受けて、カウントを開始／停止する。計数結果のデータ６２は、所望により外部から読み出される。
【０００５】
ゲート制御部５０は、外部からの測定条件選択信号５９を受けて、各種測定モードで被測定入力パルス信号５１、５４、５５を測定する。即ち、測定条件選択信号５９により、パルス信号の▲１▼パルス幅測定、▲２▼パルス発生周期測定、▲３▼２パルス間の時間間隔測定、▲４▼繰り返し入力パルス信号の平均パルス幅測定、▲５▼平均パルス発生周期測定、▲６▼２パルス間の平均時間間隔測定の測定モードに切り替える。
第１のパルス幅測定の場合は、入力信号５１のハイレベル（あるいはローレベル）の時間を測定する。図６に示す入力信号５１ｂの例のように、入力信号がハイレベル状態の期間、計数部６０はイネーブル信号６４をハイレベルで出力する。この期間のパルス６１を計数させる。これらの動作は、基準クロック７０に同期して動作させている。
第２のパルス発生周期測定の場合は、入力信号５１の２回の立ち上がり（あるいは立ち下がり）の時間を測定する。図６に示す入力信号５１ａの例のように、入力信号の最初の立ち上がりエッジでイネーブル信号６４出力をハイレベルにセットし、次の入力信号の最初の立ち上がりエッジでイネーブル信号６４出力をクリアする。このイネーブル信号６４のハイレベル期間を計数することでパルス発生周期を測定する。
第３の２パルス間の時間間隔測定の場合は、２つの入力信号間のパルス間隔を測定する。図６に示す入力信号５４ａ、５５ａの例のように、一方の入力信号５４ａの立ち上がり（あるいは立ち下がり）エッジでイネーブル信号６４出力をハイレベルにセットし、他方の入力信号５５ａの立ち上がりエッジでイネーブル信号６４出力をクリアする。このイネーブル信号６４のハイレベル期間を計数する。
第４の繰り返し入力パルス信号の平均パルス幅測定の場合は、上記第１の測定をＮ回連続して測定する測定形態である。この場合は、ゲート制御部５０内に、繰り返し回数を計数する為のダウンカウンタ４８を設けて、初期状態としてＮ値をこのダウンカウンタ４８にプリセットしてから測定を開始する。測定中にイネーブル信号６４出力は、繰り返しハイ／ロー状態を繰り返すのでこの回数をダウンカウンタ４８で計数してゼロを検出したら測定を終了する。この結果、計数部６０のカウント値は、Ｎ倍のカウント値が得られ、これから入力パルス信号のパルス幅の平均値を求めることができる。
第５の平均パルス発生周期測定の場合は、上記第２の測定をＮ回連続して測定する測定形態であり、第４の場合と同様にして測定される。
第６の２パルス間の平均時間間隔測定の場合は、上記第３の測定をＮ回連続して測定する測定形態であり、第４の場合と同様にして測定される。
【０００６】
【発明が解決しようとする課題】
上記説明のように構成している為に、基準クロック７０の分解能以下の時間については測定出来ないという欠点がある。また、基準クロック７０の周波数を上げて分解能を上げようとすると、更に超高速のデバイスを使用する必要がある。また、回路部品間の実装上の距離の制限があり、配線パターンの伝播遅延により、超高周波クロックを同期して動作させるには、自ずと限界があり、実用上困難となっている。
【０００７】
そこで、本発明が解決しようとする課題は、基準クロック７０時間以下の分解能の時間間隔も測定可能な時間間隔測定装置を実現することを目的とする。
【０００８】
【課題を解決する為の手段】
上記課題を解決するために、第１の解決手段としては、周期時間Ｔｔを任意に可変できる基準クロック７１源を設け、被測定入力信号５１、５４、５５を受けて、被測定時間間隔のスタートからストップまでのレベル信号５６を出力する入力整形制御部１０を設け、単位遅延素子２２とフリップ・フロップ２４とで構成する複数の単位遅延検出部２０ａ〜２０ｎを直列に接続し、前記レベル信号５６が通過する単位遅延素子２２の出力端のレベル信号を検出しラッチ出力する、複数の単位遅延検出部２０ａ〜２０ｎを設け、単位遅延検出部２０ａ〜２０ｎからのラッチ信号２４Ｑａ〜２４Ｑｎの順列データの中からデータの遷移位置をエンコードして出力するエンコーダ部３０を設け、基準クロックＴｃｌｋ単位の時間数をカウントするクロック時間計数部４２を設け、エンコードデータ３３ａ、３７ａの並びのデータから、周期時間Ｔｔ未満の時間を計算し、クロック時間計数部４２からのデータを加算して全体の時間間隔を出力する演算処理部４４を設ける構成手段にする。
この場合では、被測定時間間隔のスタートからストップまでの期間を受けて、このスタートからストップまでの期間Ｔｍｅａｓのレベル信号により、測定する手段としている。
【０００９】
また、第２の解決手段の構成としては、周期時間Ｔｔを任意に可変できる基準クロック７１源を設け、被測定入力信号５１、５４、５５を受けて、スタートパルスＰｓｔｔと、ストップパルスＰｓｔｐを発生する入力整形制御部１０を設け、単位遅延素子２２とフリップ・フロップ２４とで構成する複数の単位遅延検出部２０ａ〜２０ｎを直列に接続し、スタートパルスＰｓｔｔあるいはストップパルスＰｓｔｐが通過する単位遅延素子２２の出力端のレベル信号を検出しラッチ出力する、複数の単位遅延検出部２０ａ〜２０ｎを設け、単位遅延検出部２０ａ〜２０ｎからのラッチ信号２４Ｑａ〜２４Ｑｎの順列データの中からデータの遷移位置をエンコードして出力するエンコーダ部３０を設け、基準クロックＴｃｌｋ単位の時間数をカウントするクロック時間計数部４２を設け、エンコードデータ３３ａ、３７ａの並びのデータから、周期時間Ｔｔ未満の時間を計算し、クロック時間計数部４２からのデータを加算して全体の時間間隔を出力する演算処理部４４を設ける構成手段にする。
この場合では、被測定時間間隔のスタートからストップまでの期間を受けて、スタートパルス／ストップパルスの２つのパルスにより測定する手段としている。
【００１０】
上記構成手段に追加して、基準クロックＴｃｌｋに同期して、エンコーダ部３０からのエンコードデータ３３ａ、３７ａの保存と、クロック時間計数部４２からの計数値Ｔｃｏｕｎｔデータを保存するデータ記録部４０を設ける構成手段がある。この場合では、演算処理部４４は、時間間隔の測定が完了した後で、保存されているデータを読み出して演算する手段で良い。
【００１１】
また、エンコーダ部３０としては、第１遷移エンコーダ部３１と、第２遷移エンコーダ部３５の２組のエンコーダを有して、単位遅延検出部２０ａ〜２０ｎからのラッチ信号２４Ｑａ〜２４Ｑｎの順列データの中から２箇所の遷移位置を同時に検出し、エンコードして出力するエンコーダ部３０を設ける構成手段がある。
この場合では、エンコーダ部３０は、同時に立ち上がり、立ち下がりの両エッジ位置を検出する手段を実現できる。
【００１２】
【作用】
周期時間Ｔｔを任意に可変できる基準クロック７１は、Ｔｔ＝ｋ×Ｔｄ＋ΔＴの関係が成り立つように設定することでΔＴ時間の分解能に設定する作用をする。単位遅延検出部２０ａ〜２０ｎとエンコーダ部３０は、基準クロックＴｃｌｋ未満の端数時間を、複数個の順列データとして検出する作用がある。また、このエンコーダ部３０は、多数ビットの入力信号をバイナリ信号に変換することでデータ記録部４０へのデータ長を少なくする作用がある。
データ記録部４０は、基準クロックＴｃｌｋに同期して、連続したエンコーダ部３０からのエンコードデータ３３ａ／３７ａを保存する作用がある。また、クロック時間計数部４２からの計数値Ｔｃｏｕｎｔデータを保存する作用がある。
クロック時間計数部４２は、基準クロックＴｃｌｋ単位の時間数をカウントすることで、長い時間間隔も測定可能にする働きがある。
【００１３】
演算処理部４４は、基準クロック未満の時間Ｔｓｔｔ／Ｔｓｔｐは、エンコードデータ３３ａ／３７ａの並びのデータを受けて、Ｔｘ＝初回のエンコード値ＤＬＹ０＋（データ変化点Ｄｐｏｓの位置−１）／分解能倍率Ｑ、として求める働きがある。また、これから、図４に示すように、３つの区間に分割された測定値から、Ｔｔｏｔａｌ＝Ｔｓｔｔ＋（Ｔｔ−Ｔｓｔｐ）＋Ｔｃｏｕｎｔ×Ｔｔの計算により全体の時間間隔が求める作用がある。
エンコーダ部３０に、第１遷移エンコーダ部３１と、第２遷移エンコーダ部３５を独立した２系統の回路を設けた場合では、全遅延時間Ｔｄｌｙよりも短い時間間隔の測定も可能としている。即ち、同時に立ち上がり、立ち下がりの両エッジ位置を検出する作用がある。
本構成により、被測定信号の時間間隔を、基準クロック７１の周期時間Ｔｔよりも小さなΔＴ時間の高分解能の時間間隔で測定する働きが得られる。また、最小ΔＴ時間の時間間隔測定から、全遅延時間Ｔｄｌｙを超える任意の時間間隔に至るまでの時間間隔の測定機能が得られる。
【００１４】
【実施例】
本発明の実施例は、多数の単位遅延素子を直列接続して、全遅延時間を基準クロックのＮ倍以上設け、この単位遅延素子毎にラッチ回路を設け、データの遷移位置情報から基準クロックの１／Ｎの分解能で時間間隔を測定する場合である。これについて、図１と図２と図３を参照して説明する。
構成は、図１に示すように、基準クロック（Ｔｃｌｋ）７１と、入力整形制御部１０と、Ｍ個の単位遅延検出部２０ａ〜２０ｎと、エンコーダ部３０と、クロック時間計数部４２と、データ記録部４０と、演算処理部４４とで構成している。
【００１５】
基準クロック７１は、周期時間Ｔｔを任意に可変できる基準クロック源であり、外部からの周期時間設定パラメータにより、所望の周期時間Ｔｔを発生する。これは、例えばシンセサイザによる発振源である。この基準クロックの周期時間Ｔｔと、単位遅延素子２２ｎの遅延時間との関係を、後述するＴｔ＝ｋ×Ｔｄ＋ΔＴの関係が成り立つように、設定できるようにする為のものである。
【００１６】
単位遅延検出部２０ａ〜２０ｎは、ゲートを利用した微少な単位遅延素子２２ａ〜２２ｎと、Ｄ型ＦＦ（フリップ・フロップ）２４ａ〜２４ｎとで構成している。
単位遅延素子２２ａ〜２２ｎは、最小遅延時間を得る為の微少遅延素子である為、なるべく伝播遅延の小さい高速のバッファゲート等を使用する。この遅延素子をゲートアレー内で形成する場合は、伝播遅延の小さいバッファ／ＯＲ／ＡＮＤゲートセルを使用する。
Ｄ型ＦＦ２４ａ〜２４ｎのクロック端には、基準クロック７１が供給されている。また、Ｄ型ＦＦ２４ａ〜２４ｎの出力状態は、測定開始前に、リセット信号５８により初期化クリア状態にある。そして、単位遅延素子２２ｎの出力端のハイレベル信号を受けて、基準クロックでラッチして出力する。このラッチ信号２４Ｑａ〜２４Ｑｎをエンコーダ部３０に供給する。
この単位遅延検出部２０ｎは、単位遅延時間Ｔｄの単位時間情報をラッチするものであり、初段の単位遅延検出部２０ａは、入力整形制御部１０からの被測定信号５６を受けて、単位遅延素子２２ａの単位遅延時間Ｔｄを通過した後、Ｄ型ＦＦ２４ａのデータ入力端と、次段の単位遅延素子２２ｂに供給している。各単位遅延素子２２ａ〜２２ｎを直列接続している為に、全遅延時間は、Ｔｄｌｙ＝Ｍ×Ｔｄの遅延時間となっている。ここで、各々の単位遅延素子２２ａ〜２２ｎの遅延時間は、各々ほぼ同一の単位遅延時間Ｔｄであるものとする。
【００１７】
エンコーダ部３０は、図２に示すように、第１遷移エンコーダ部３１と、第２遷移エンコーダ部３５の２組のエンコーダを有していて、第１遷移エンコーダ部３１は、入力ラッチ信号２４Ｑａ〜２４Ｑｎの順列データの中から立ち上がり位置を検出し、エンコードして出力するものであり、第２遷移エンコーダ部３５は、入力ラッチ信号２４Ｑａ〜２４Ｑｎの順列データの中から立ち下がり位置を検出し、エンコードして出力するものである。位置の検出信号がない場合は、０値を出力する。
第１遷移エンコーダ部３１は、第１エンコーダ３２と、第１ＦＦ３３とで構成している。第１エンコーダ３２は、単位遅延検出部２０ａ〜２０ｎからのラッチ信号２４Ｑａ〜２４Ｑｎの順列データを受けて、この順列データの中から立ち上がり遷移位置を検出し、この位置情報をバイナリデータにエンコード変換した後、ＦＦ３３に供給する。ＦＦ３３は、このバイナリ信号を、基準クロック７１に同期してラッチしたエンコードデータ３３ａをデータ記録部４０に供給する。例えば、単位遅延検出部の個数がＭ＝２５５の場合では、出力本数は８ビットのバイナリ信号に変換される。
第２遷移エンコーダ部３５は、第２エンコーダ３６と、第２ＦＦ３７とで構成している。前記説明と同様にして、第２エンコーダ３６は、順列データの中から立ち下がり遷移位置を検出し、この位置情報をバイナリデータにエンコード変換した後、ＦＦ３７に供給する。ＦＦ３７は、このバイナリ信号を、基準クロック７１に同期してラッチしたエンコードデータ３７ａをデータ記録部４０に供給する。
このように、第１遷移エンコーダ部３１と、第２遷移エンコーダ部３５を独立した２系統の回路を設けることにより、全遅延時間Ｔｄｌｙよりも短い時間間隔の測定も可能としている。即ち、同時に立ち上がり、立ち下がりの両エッジ位置を検出して、データ記録部４０に供給することで可能となる。
【００１８】
入力整形制御部１０は、図１に示すように、測定条件選択信号５９の測定モードに応じて、被測定入力パルス信号５１、５４、５５を選択的に受けて、被測定時間間隔のスタートからストップまでの期間Ｔｍｅａｓのハイレベル信号として被測定レベル信号５６を遅延素子２２ａに供給する。このスタート／ストップの生成は、従来説明と同様に、測定モード、即ち、▲１▼パルス幅測定、▲２▼パルス発生周期測定、▲３▼２パルス間の時間間隔測定、に対応して生成する。
【００１９】
クロック時間計数部４２は、入力整形制御部１０からのカウントイネーブル信号２５ａを受けて、スタート／ストップ期間の中で、図４に示すように、基準クロック単位の整数倍の時間区間Ｔｃｏｕｎｔ×Ｔｔのみを測定するカウンタである。入力整形制御部１０には、この為のイネーブルＦＦ２５が設けてある。このイネーブルＦＦ２５は、図４に示すカウントイネーブル信号２５ａのように、スタートのタイミングで、基準クロックに同期してセットされ、その後、ストップのタイミングで直ちにクリアされる。この計数値Ｔｃｏｕｎｔは、データ記録部４０に供給し記録する。
【００２０】
データ記録部４０は、上記説明の、エンコーダ部３０からのエンコードデータ３３ａと、エンコードデータ３７ａと、クロック時間計数部４２からの計数値Ｔｃｏｕｎｔのデータを受けて、基準クロックＴｃｌｋに同期して書き込み保存する。
【００２１】
演算処理部４４は、時間間隔の測定が完了した後で、データ記録部４０に保存されているデータを読み出して全体の時間間隔Ｔｔｏｔａｌを演算する。エンコードデータ３３ａ、３７ａの並びの中で、後述する、基準クロック未満の時間Ｔｓｔｔ／Ｔｓｔｐは、Ｔｘ＝初回のエンコード値ＤＬＹ０＋（データ変化点Ｄｐｏｓの位置−１）／分解能倍率Ｑ、として求められる。これから、図４に示すように、Ｔｔｏｔａｌ＝Ｔｓｔｔ＋（Ｔｔ−Ｔｓｔｐ）＋Ｔｃｏｕｎｔ×Ｔｔの計算により求める。このように、時間間隔の測定手段は、３つの区間に分割して測定し、後で加算する手段で実現している。
第１の区間Ｔｓｔｔの測定は、スタート信号と基準クロックＴｃｌｋとの時間差を測定し、第２の区間Ｔｃｏｕｎｔの測定は、基準クロック時間の整数倍の時間数を測定し、第３の区間Ｔｅｎｄの測定は、ストップ信号と基準クロックＴｃｌｋとの時間差Ｔｓｔｐを測定し、後で演算により、Ｔｅｎｄ＝Ｔｃｌｋ−Ｔｓｔｐにより求める。
【００２２】
ここで、単位遅延検出部２０ａ〜２０ｎによる時間間隔測定原理について、図３を参照して以下に動作説明する。
基準クロックの周期時間Ｔｔと、単位遅延素子２２ｎの関係は、Ｔｔ＝ｋ×Ｔｄ＋ΔＴの関係が成り立つように、予め周期時間Ｔｔが設定されているものと仮定する。そして全単位遅延素子２２ｎの全遅延時間Ｔｄｌｙは、Ｔｄｌｙ＞Ｔｔ×（Ｔｄ／ΔＴ）＝Ｔｔ×Ｑを設けておく。ここで（Ｔｄ／ΔＴ）を分解能倍率Ｑとする。これによって、測定分解能はΔＴとして測定できる。ここで、ｋは整数値である。ここで、以後の説明を容易とする為に、数値例を与える。Ｔｔ＝１０ｎｓとし、Ｔｄ＝１．０ｎｓとし、ｋ＝１０とし、分解能倍率Ｑ＝１０倍とするとき、Ｔｄｌｙ＞Ｔｔ×（Ｔｄ／ΔＴ）＝１００ｎｓを設ける。これにより分解能ΔＴ＝０．１ｎｓが得られる。
【００２３】
この全遅延時間Ｔｄｌｙを周期時間Ｔｔの１０倍設けることにより、測定分解能がΔＴ＝０．１ｎｓで得られることの例について以下に説明する。
被測定信号Ｔｓｔｔと基準クロックとの間隔の第１の例として、図３のエンコード値１１０に示すように、基準クロック位置からの被測定時間間隔Ｔｘが５．９ｎｓの位置にある場合で説明する。この場合は、単位遅延時間Ｔｄの整数倍５と、端数時間０．９ｎｓがある場合である。
データ記録部４０には、基準クロックＴｃｌｋ毎にエンコードデータ３３ａの並びとして保存されている。初回の基準クロックによるエンコード値から１０回目のエンコード値迄を順に記すと、図３のエンコード値１１０に示すように、５、１６、２６、３６、４６、５６、６６、７６、８６、９６の順にデータ記録部４０に保存されている。ここで初回のエンコード値５をＤＬＹ０とする。このエンコード値の場合は、２回目の値が本来１５値のところが１６値になっている。ここがデータ変化点Ｄｐｏｓである。これは、単位遅延素子２２ｎの方が、端数時間０．９ｎｓを有しているので、これに、１回のΔＴ時間を加算すると、０．９ｎｓ＋ΔＴ×１＝１ｎｓとなり、これは単位遅延時間Ｔｄであるから、＋１段先の単位遅延値として１５＋１＝１６として検出されている。これから、端数時間は、０．９ｎｓであることが容易に求められる。
【００２４】
次に、被測定信号Ｔｓｔｔと基準クロックとの間隔の第２の例として、図３のエンコード値１２０に示すように、基準クロック位置からの被測定時間間隔Ｔｘが５．７ｎｓの位置ある場合で説明する。この場合は、単位遅延時間Ｔｄの整数倍５と、端数時間０．７ｎｓがある場合である。
この場合も同様にエンコード値を順に記すと、５、１５、２５、３６、４６、５６、６６、７６、８６、９６となる。このエンコード値の場合は、４回目の値が本来３５値のところが３６値になっている。ここがデータ変化点Ｄｐｏｓである。これは、単位遅延素子２２ｎの方が、端数時間０．７ｎｓを有しているので、これに、３回のΔＴ時間を加算すると、０．７ｎｓ＋ΔＴ×３＝１ｎｓとなり、これは単位遅延時間Ｔｄであるから、＋１段先の単位遅延値３５＋１＝３６として検出されている。これから、端数時間は、０．７ｎｓであることが容易に求められる。
【００２５】
上記２例の説明のように、ここの数値例では、基準クロック周期時間Ｔｔの１０倍以上の全遅延時間Ｔｄｌｙを設けることで、データ記録部４０に保存されているデータを読み出し、データ変化点Ｄｐｏｓの位置から、測定分解能としてΔＴ＝０．１ｎｓの分解能で測定結果が得られることがわかる。これから、被測定信号Ｔｓｔｔと基準クロック間の時間Ｔｘは、Ｔｘ＝初回のエンコード値ＤＬＹ０＋（データ変化点Ｄｐｏｓの位置−１）／分解能倍率Ｑとして求められる。
このように、分解能ΔＴ時間を基準クロック７１である周期時間Ｔｔよりも小さな所望の時間値とすることで、容易に高分解能の時間間隔測定が可能となる。
【００２６】
上記実施例の説明では、被測定レベル信号５６は、被測定時間間隔のスタートからストップまでの期間Ｔｍｅａｓのハイレベル信号として説明していたが、このハイレベル信号の代わりに、スタート／ストップ信号を受けて、単位パルス幅のスタートパルス／ストップパルスの２つのパルス生成して、この２者のパルスを単位遅延検出部２０ａの遅延素子２２ａに供給し、この２者の通過位置を検出し、エンコードしてデータ記録部４０に保存する手段としても良く、同様にして実施できる。
【００２７】
また、上記実施例の説明では、エンコーダ部３０に、第１遷移エンコーダ部３１と、第２遷移エンコーダ部３５の２系統の回路を設ける場合で説明していたが、全遅延時間Ｔｄｌｙを超える長い時間間隔の測定のみの場合であれば、１つの遷移エンコーダ部を設け、立ち上がり／立ち下がりの両方を検出する手段とした構成手段でも適用でき、同様にして実施可能である。
【００２８】
また、上記実施例の説明では、データ記録部４０を設けて、このメモリに一旦保存した後、読み出して演算処理部４４で全体の時間間隔Ｔｔｏｔａｌを計算して求めるとして説明していたが、このデータ記録部４０を削除して、直接演算処理部４４で全体の時間間隔Ｔｔｏｔａｌを計算実現する構成手段としても良く、同様にして実施できる。
【００２９】
【発明の効果】
本発明は、以上説明したように構成されているので、下記に記載されるような効果を奏する。
本構成により、被測定信号の時間間隔を、基準クロック７１の周期時間Ｔｔよりも小さな分解能ΔＴ時間の時間間隔で測定できる効果が得られる。また、最小ΔＴ時間の時間間隔測定から、全遅延時間Ｔｄｌｙを超える任意の時間間隔に至るまでの時間間隔を測定できる効果が得られる。
周期時間Ｔｔを任意に可変できる基準クロック７１は、Ｔｔ＝ｋ×Ｔｄ＋ΔＴの関係が成り立つように設定する効果がある。
単位遅延検出部２０ａ〜２０ｎとエンコーダ部３０によって、基準クロックＴｃｌｋ未満の端数時間を、複数個の順列データとして検出する効果がある。
データ記録部４０は、上記説明の、クロック時間計数部４２からの計数値Ｔｃｏｕｎｔのデータと、エンコーダ部３０からのエンコードデータ３３ａ／３７ａを受けて、基準クロックＴｃｌｋに同期し、連続して保存する効果がある。
クロック時間計数部４２は、基準クロックＴｃｌｋ単位の時間数をカウントすることで、長い時間間隔を測定できる効果がある。
演算処理部４４は、３つの区間に分割された測定値から、Ｔｔｏｔａｌ＝Ｔｓｔｔ＋（Ｔｔ−Ｔｓｔｐ）＋Ｔｃｏｕｎｔ×Ｔｔの計算により全体の時間間隔Ｔｔｏｔａｌを加算することで、被測定信号の時間間隔が求められる効果がある。
【００３０】
【図面の簡単な説明】
【図１】本発明の、時間間隔測定の構成ブロック図例である。
【図２】本発明の、エンコーダ部３０の内部構成として、第１／第２遷移エンコーダ部の２系統を有する場合の構成ブロック図例である。
【図３】本発明の、単位遅延検出部２０ａ〜２０ｎによる時間間隔測定原理を説明するタイミング図である。
【図４】本発明の、３つに分割して時間間隔の測定を説明するタイミング図である。
【図５】従来の、時間間隔測定の構成図である。
【図６】従来の、各種測定モードでの時間間隔測定を説明するタイミング図である。
【符号の説明】
１０              入力整形制御部
２０ａ、２０ｎ    単位遅延検出部
２２、２２ｎ、２２ｂ  単位遅延素子
２２ａ            遅延素子
２４、２４ａ      フリップ・フロップ
２４Ｑａ、２４Ｑｎ  ラッチ信号
２４ａ、２４ｎ    Ｄ型ＦＦ
２５ａ            カウントイネーブル信号
２５              イネーブルＦＦ
３０              エンコーダ部
３１              第１遷移エンコーダ部
３２              第１エンコーダ
３３ａ、３７ａ    エンコードデータ
３３、３７        ＦＦ
３５              第２遷移エンコーダ部
３６              第２エンコーダ
４０              データ記録部
４２              クロック時間計数部
４４              演算処理部
４８              ダウンカウンタ
５０              ゲート制御部
５１、５４、５５  被測定入力パルス信号
５１ｂ、５１ａ、５４ａ、５５ａ、５６    入力信号
５８              リセット信号
５９              測定条件選択信号
６０              計数部
６１              パルス
６２              データ
６４              イネーブル信号
６６              ＲＳＴ信号
７０、７１        基準クロック（Ｔｃｌｋ）
１１０、１２０    エンコード値
Ｔｔ                周期時間
Ｐｓｔｔ              スタートパルス
Ｐｓｔｐ              ストップパルス
Ｐｒｅｆ              起点パルス
Ｔｔｏｔａｌ            全体の時間間隔
Ｔｃｏｕｎｔ            計数値
Ｔｓｔｔ、Ｔｓｔｐ、Ｔｅｎｄ      区間
Ｔｍｅａｓ            期間
ΔＴ              分解能
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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