(57)【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に形成されたＳｉＧｅ層を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）を有する集積回路と、
該半導体基板上に形成され、シリコン熱酸化膜を有する反射防止膜が受光表面に設けられたフォトダイオードとを備えた回路内蔵受光素子の製造方法であって、
該半導体基板上に前記フォトダイオードの反射防止膜を形成する工程と、
その後に、前記半導体基板上に前記ＳｉＧｅ層を形成する工程と、
を包含する回路内蔵受光素子の製造方法。
【請求項２】
前記ＳｉＧｅ層が低温ＭＢＥ法によって形成される請求項１記載の回路内蔵受光素子の製造方法。
【請求項３】
前記反射防止膜は、前記シリコン熱酸化膜上に形成された第１のシリコン窒化膜を有し、
前記集積回路は、第２のシリコン窒化膜を有する絶縁体容量を有し、
前記第１のシリコン窒化膜を形成する際に、前記第２のシリコン窒化膜が同時に形成される請求項１記載の回路内蔵受光素子の製造方法。
【請求項４】
前記第１のシリコン窒化膜上に、該第１のシリコン窒化膜を保護するためのシリコン酸化膜を形成した後、前記ＳｉＧｅ層を形成してヘテロ接合バイポーラトランジスタを有する集積回路を完成し、その後、前記シリコン酸化膜をウェットエッチングによって除去する請求項３記載の回路内蔵受光素子の製造方法。
【請求項５】
前記第１のシリコン窒化膜を保護するためのシリコン酸化膜がＣＶＤ法によって形成される請求項４記載の回路内蔵受光素子の製造方法。
【請求項６】
前記集積回路上には、該集積回路を覆うカバーシリコン窒化膜が設けられており、該カバーシリコン窒化膜をパターニングした後に、該カバーシリコン窒化膜をマスクとして、前記第１のシリコン窒化膜を保護するためのシリコン酸化膜の前記ウェットエッチングが行われる請求項４記載の回路内蔵受光素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入射した光を電気信号に変換するフォトダイオードと、変換信号を処理する集積回路とを同一シリコン基板上に形成した回路内蔵受光素子およびその製造方法に関するものである。
【０００２】
【従来の技術】
回路内蔵受光素子は、主に光ピックアップ、光空間電送などに広く用いられている。光ピックアップでは半導体レーザの焦点位置をディスク上に合わせるためのフォーカス誤差信号やレーザの焦点位置をディスク上のピットに合わせる（トラッキング）ためのラジアル誤差信号を得るのに回路内蔵受光素子は利用されている。近年、回路内蔵受光素子の高速化、高感度化への要求が強くなっている。
【０００３】
図１６は、特開平１０−１０７２４３号公報に開示される従来の回路内蔵受光素子を示す。回路内蔵受光素子６００は、Ｐ型半導体基板６０３とフォトダイオード６０１と集積回路６０２とを含む。フォトダイオード６０１は、Ｐ型埋め込み分離拡散層１０２ＡとＮ型埋め込み拡散層１０３ＡとＰ型分離拡散層１０５ＡとＰ型拡散層１０７とシリコン熱酸化膜１１１とシリコン窒化膜１１２とを含む。集積回路６０２は、Ｐ型埋め込み分離拡散層１０２ＢとＮ型埋め込み拡散層１０３ＢとＰ型分離拡散層１０５Ｂとコレクタ補償拡散層１０６とＮＰＮトランジスタ外部ベース拡散層１０９とＮＰＮトランジスタ内部ベース拡散層１０８とＮＰＮトランジスタエミッタ拡散層１１０と第１層目配線１１３と層間絶縁膜１１４と第２層目配線１１５とシリコン窒化膜１１６とを含む。
【０００４】
フォトダイオード６０１の高速化のためには、応答の遅い拡散電流成分の低減とＣＲ時定数成分の低減とを行う必要がある。拡散電流成分の低減のためには、Ｎ型埋込拡散層１０３ＡおよびＰ型拡散層１０７を分割部（Ｐ型埋め込み分離拡散層１０２Ａ、Ｐ型分離拡散層１０５Ａ）の近傍にそれぞれ形成する必要がある。ＣＲ時定数成分の低減のためには、フォトダイオード６０１の容量ＣＰＤを低減することが必要なので、Ｎ型埋込拡散層１０３ＡおよびＰ型拡散層１０７を実使用で必要な最小限の大きさで形成している。Ｐ型拡散層１０７が形成される領域は、ディスク（図示せず）からの信号を読取る際に、ディスク（図示せず）からの半導体レーザが実際に照射される領域である。
【０００５】
フォトダイオード６０１の高感度化のために、フォトダイオード６０１の受光表面に反射防止膜が形成される。反射防止膜としてはシリコン熱酸化膜１１１およびシリコン窒化膜１１２の積層膜が形成される。
【０００６】
シリコン熱酸化膜１１１は、フォトダイオード６０１の受光表面に必要である。なぜなら、Ｐ型拡散層１０７とＮ型エピタキシャル層１０４との接合面がフォトダイオード６０１の受光表面に出ているので、フォトダイオード６０１の受光表面でリーク電流が生じるためである。
【０００７】
シリコン熱酸化膜１１１およびシリコン窒化膜１１２は、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭで使用される７８０ｎｍ、６５０ｎｍのレーザ波長に対して反射率が小さくなるように形成されている。
【０００８】
集積回路６０２では、拡散分離による素子分離が行われる。ＮＰＮトランジスタ外部ベース拡散層１０９とＮＰＮトランジスタ内部ベース拡散層１０８とは、ボロン（Ｂ＋）のイオン注入により形成されている。ＮＰＮトランジスタエミッタ拡散層１１０は、砒素（Ａｓ＋）のイオン注入により形成されている。このように形成されたＮＰＮトランジスタのｆＴｍａｘは、３ＧＨｚであり、回路内蔵受光素子としては、６０ＭＨｚ程度の応答が達成されている。
【０００９】
しかし、回路内蔵受光素子の更なる高速化に対する要望がある。集積回路の高速化については、Ｐｏｌｙ−Ｓｉエミッタ、Ｐｏｌｙ−Ｓｉべース、ダブルポリシリコン構造を有するエミッタなどのプロセスが開発されている。
【００１０】
その中で近年注目を集めているものにＳｉ／ＳｉＧｅなどのヘテロ接合を用いたヘテロ接合バイポーラトランジスタ（以下「ＨＢＴ」ともいう）がある。ＨＢＴでは、バンドギャップの異なる２つ物質（例えば、ＳｉとＳｉＧｅ）でエミッターべース接合を形成する。ＨＢＴによれば、べースからエミッタに注入される正孔に対する障壁の高さをエミッタからべースに注入される電子に対する障壁の高さより大きくすることにより、エミッタヘの注入効率を下げることなく、ベース領域のキャリア濃度を高くすることができる。従ってＨＢＴによれば、微細化により高くなったべース抵抗を低減でき、トランジスタを高速にできる。
【００１１】
【発明が解決しようとする課題】
しかし回路内蔵受光素子の高速化のために上記図１６に示すフォトダイオード６０１とＨＢＴを採用して高速化した集積回路６０２とを同一のＰ型半導体基板６０３上に形成する場合には以下のような問題がある。
【００１２】
図１６に示すフォトダイオード６０１では、Ｐ型拡散層１０７とＮ型エピタキシャル層１０４とのＰＮ接合が形成されるフォトダイオード６０１の受光表面に反射防止膜としてＣＶＤなどのデポ膜を形成した場合には、フォトダイオード６０１の表面でリーク電流が増大する。従って反射防止膜としてシリコン熱酸化膜１１１を形成する必要がある。
【００１３】
一方集積回路６０２（ＨＢＴ）のＮＰＮトランジスタ外部ベース拡散層１０９とＮＰＮトランジスタ内部ベース拡散層１０８とに形成されるＳｉＧｅ層は、ＳｉとＧｅの格子定数が異なるため、格子不整合による歪みを内包している。高温でＳｉＧｅ層を形成すると、Ｓｉ層とＳｉＧｅ層との間の界面に転位が生じて生成再結合電流が増加してしまう。
【００１４】
ＳｉＧｅ層を形成した後で上記反射防止膜となるシリコン熱酸化膜１１１を形成すると、ＳｉＧｅ層が内包する格子不整合による歪みが有する歪みエネルギーが解放されて、格子緩和が起こり転位が発生し、集積回路６０２（ＨＢＴ）のＮＰＮトランジスタの接合リーク特性が劣化する。また、ＳｉＧｅ層の組成が変わり、目的とする特性（バンドギャップなど）を有するＳｉＧｅ層が得られない。
【００１５】
ＮＰＮトランジスタ外部ベース拡散層１０９とＮＰＮトランジスタ内部ベース拡散層１０８とを形成した後にＮＰＮトランジスタエミッタ拡散層１１０と第１層目配線１１３と第２層目配線１１５とを形成する。ＮＰＮトランジスタエミッタ拡散層１１０を形成する際のＰｏｌｙ−Ｓｉエッチングは通常ドライエッチである。第１層目配線１１３と第２層目配線１１５との材料として通常使用されるＡｌＳｉのエッチングも通常ドライエッチである。上記のドライエッチのガスに対してシリコン窒化膜１１６は選択比を持つ。シリコン窒化膜１１６は、例えばＡｌＳｉのエッチング時のガスでは４〜５ｎｍ／分で膜べりする。これによりシリコン窒化膜１１６の膜厚が、反射率が低くなるように最適化した膜厚からずれてしまうことになり、問題である。
【００１６】
本発明の目的は、ＳｉＧｅ層を採用したＨＢＴを用いて高速化した集積回路と分割フォトダイオードとを同一基板上に形成することができる回路内蔵受光素子およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明に係る回路内蔵受光素子の製造方法は、半導体基板と、該半導体基板上に形成されたＳｉＧｅ層を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）を有する集積回路と、該半導体基板上に形成され、シリコン熱酸化膜を有する反射防止膜が受光表面に設けられたフォトダイオードとを備えた回路内蔵受光素子の製造方法であって、該半導体基板上に前記フォトダイオードの反射防止膜を形成する工程と、その後に、前記半導体基板上に前記ＳｉＧｅ層を形成する工程と、を包含する。
前記ＳｉＧｅ層が低温ＭＢＥ法によって形成される。
前記反射防止膜は、前記シリコン熱酸化膜上に形成された第１のシリコン窒化膜を有し、前記集積回路は、第２のシリコン窒化膜を有する絶縁体容量を有し、前記第１のシリコン窒化膜を形成する際に、前記第２のシリコン窒化膜が同時に形成される。
前記第１のシリコン窒化膜上に、該第１のシリコン窒化膜を保護するためのシリコン酸化膜を形成した後、前記ＳｉＧｅ層を形成してヘテロ接合バイポーラトランジスタを有する集積回路を完成し、その後、前記シリコン酸化膜をウェットエッチングによって除去する。
前記第１のシリコン窒化膜を保護するためのシリコン酸化膜がＣＶＤ法によって形成される。
前記集積回路上には、該集積回路を覆うカバーシリコン窒化膜が設けられており、該カバーシリコン窒化膜をパターニングした後に、該カバーシリコン窒化膜をマスクとして、前記第１のシリコン窒化膜を保護するためのシリコン酸化膜の前記ウェットエッチングが行われる。
【００３３】
本発明のある局面に従えば、ＨＢＴのＳｉＧｅ層は、シリコン熱酸化膜を形成した後に形成する。従ってＳｉＧｅ層の形成後には、シリコン熱酸化膜を形成する際の熱処理による高温が作用しない。このため、ＳｉＧｅ層の組成を目的値より変えることなくＳｉＧｅ層を形成できる。さらに熱処理による高温が作用しないので、歪エネルギーが開放されて格子緩和が起こり転位が発生し、トランジスタの接合リーク特性が劣化することもない。従って高速なＨＢＴを用いた集積回路と、高感度（低反射率）なフォトダイオードを内蔵する高速で高感度な回路内蔵受光素子を得ることができる。
【００３４】
本発明の他の局面に従えば、反射防止膜をシリコン熱酸化膜とその上に形成されたシリコン窒化膜にすることにより、さらに低反射率、高感度なフォトダイオードを得ることができる。このシリコン窒化膜を該集積回路内のシリコン窒化膜容量部のシリコン窒化膜と同時に形成すればコストアップすることもない。
【００３５】
本発明のさらに他の局面に従えば、該反射防止膜となるシリコン熱酸化膜の膜厚を１０〜４０ｎｍとすることにより、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭで使用されるレーザ波長に対して最も反射率を低くできる。
【００３６】
本発明のさらに他の局面に従えば、反射防止膜としてシリコン窒化膜を形成する場合、該シリコン窒化膜上に該シリコン窒化膜を保護するための保護用シリコン酸化膜を形成することにより、その後のドライエッチング工程でのシリコン窒化膜の膜べりを防止できる。従ってシリコン窒化膜厚が最適化した膜厚からずれて反射率が増大し、感度が低下することを防止できる。
【００３７】
本発明のさらに他の局面に従えば、シリコン窒化膜を保護する保護用シリコン酸化膜は、すべてのドライエッチングが完了した後、最後のドライエッチ工程であるカバー絶縁膜のエッチング後にウェットエッチにより除去される。これにより反射防止膜としてのシリコン窒化膜をすべてのドライエッチから保護できる。
【００３８】
本発明のさらに他の局面に従えば、カバー絶縁膜をマスクとしてエッチングすることにより、該保護用シリコン酸化膜のエッチング用のフォトリソ工程が不要となりコストアップが避けられる。
【００３９】
本発明のさらに他の局面に従えば、半導体基板として高比抵抗な第１導電型基板を使用することにより、フォトダイオードの容量が低減でき、フォトダイオードの更なる高速化が可能となる。
【００４０】
本発明のさらに他の局面に従えば、半導体基板として低比抵抗の第１導電型半導体基板上に、少なくとも該第１導電型半導体基板よりも高比抵抗の第１導電型エピタキシャル層を形成したものを使用することにより、フォトダイオードの容量を低減しつつ、直列抵抗を小さくできる。このため、ＣＲ時定数成分を低減できる。この結果フォトダイオードの更なる高速化が可能となる。
【００４１】
本発明のさらに他の局面に従えば、半導体基板として低比抵抗の第１導電型半導体基板上に、少なくとも該第１導電型半導体基板よりもさらに低比抵抗な第１導電型半導体層を形成し、該第１導電型半導体層の上に少なくとも該第１導電型半導体基板よりも高比抵抗の第１導電型エピタキシャル層を形成したもの使用することにより、フォトダイオードの容量を低減しつつ、直列抵抗を更に小さくできる。さらに、該第１導電型半導体基板よりもさらに低比抵抗な第１導電型半導体層によって生じる内蔵電界で深いところで発生した光キャリアが加速されるので、フォトダイオードの更なる高速化が可能となる。
【００４２】
本発明のさらに他の局面に従えば、フォトダイオードの高速化、高感度化に必要不可欠なシリコン熱酸化膜を含む反射防止膜を形成し、ＨＢＴのＳｉＧｅ層を形成することにより、ＨＢＴを使用した高速な集積回路と、高速で高感度な分割フォトダイオードを同一基板上に形成できる。また、更なる高感度化のために、反射防止膜をシリコン酸化膜とその上のシリコン窒化膜の積層構造にする場合に保護用のシリコン酸化膜を形成し、その後のドライエッッチング工程完了後にウェットエッチすることによりシリコン窒化膜の膜べりを防止でき、高感度を維持できる。
【００４３】
【発明の実施の形態】
以下に具体的に本発明の実施の形態について説明する。
【００４４】
図１に本発明の実施形態による回路内蔵受光素子の断面図を示す。回路内蔵受光素子１００は、Ｐ型半導体基板１０３とフォトダイオード１０１と集積回路１０２とを含む。フォトダイオード１０１は、Ｐ型埋め込み分離拡散層２ＡとＮ型埋め込み拡散層３ＡとＰ型分離拡散層６とＮ型エピタキシャル層４ＡとＰ型拡散層８とシリコン熱酸化膜９とシリコン窒化膜１０とを含む。集積回路１０２は、Ｎ型埋め込み拡散層３ＢとＰ型埋め込み拡散層１９とＮ型エピタキシャル層４Ｂとトレンチ分離層５とコレクタ補償拡散層７とＳｉＧｅ層１２とＮＰＮトランジスタベース電極用Ｐｏｌｙ−Ｓｉ層１３とＮＰＮトランジスタエミッタ拡散源および電極用Ｐｏｌｙ−Ｓｉ層１４とＮＰＮトランジスタエミッタ拡散層１４Ｃと第１層目配線１５と層間絶縁膜１６と第２層目配線１７とカバーシリコン窒化膜１８とを含む。
【００４５】
フォトダイオード１０１は、Ｓｉのホモ接合を含む。ホモ接合とは同種の物質同志の接合を意味する。Ｓｉのホモ接合とは、Ｐ型Ｓｉ層とＮ型Ｓｉ層との接合を意味する。
【００４６】
集積回路１０２にはトランジスタとしてベース領域にＳｉＧｅ層１２を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）を形成している。また、ＨＢＴが形成される半導体基板１０３と同一の半導体基板上にフォトダイオード１０１が形成される。フォトダイオード１０１は、応答速度の高速化や高周波ノイズの低減が達成できる拡散構造を有する。
【００４７】
具体的には、図１６に示したフォトダイオード１０１の拡散構造と同じで応答の遅い拡散電流成分を低減するため、Ｎ型埋込拡散層３ＡとＰ型拡散層８とをＰ型埋め込み分離拡散層２ＡとＰ型分離拡散層６との近傍のみにそれぞれ形成している。反射防止膜は、フォトダイオード１０１の受光表面でのリーク電流を低減するためフォトダイオード１０１の表面に形成されたシリコン熱酸化膜９（膜厚２６ｎｍ）とその上に形成されたシリコン窒化膜１０（膜厚５０ｎｍ）を含む。シリコン熱酸化膜９およびシリコン窒化膜１０の膜厚は、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭで使用される７８０ｎｍ、６５０ｎｍのレーザ波長に対して反射率が小さくなるように決定されている。
【００４８】
実施の形態に係る回路内蔵受光素子１００の製造方法を、図２〜図１１を用いて以下に説明する。図２〜図９は、実施形態による回路内蔵受光素子の製造方法を示す図である。図１０および図１１は、実施形態による回路内蔵受光素子の製造方法を示すフローチャートである。
【００４９】
図２に示すように本発明の実施形態では、５００Ωｃｍ程度の比抵抗を有する高比抵抗基板を用いているため集積回路１０２でのラッチアップが懸念される。その対策として、集積回路１０２が形成される領域に低比抵抗（４Ωｃｍ程度）のＰ型埋込拡散層１９を形成する（図１０：Ｓ１００１）。
【００５０】
図２に示すように、Ｐ型半導体基板１０３上に、フォトダイオード１０１を形成すべき領域にＰ型埋込拡散層２ＡとＮ型埋込拡散層３Ａとを形成する。集積回路１０２を形成すべき領域にＮ型埋込拡散層３Ｂを形成する。Ｎ型エピタキシャル層４Ａを成長させる（図１０：Ｓ１００２）。
【００５１】
フォトダイオード１０１の容量を低減するため、Ｐ型半導体基板１０３として比抵抗の高い基板（比抵抗：５００Ωｃｍ程度）を使用する。拡散電流成分を低減することによりフォトダイオード１０１の高速化を達成するため、Ｎ型埋込拡散層３ＡはＰ型埋込拡散層２Ａの近傍のみに形成する。
【００５２】
図３に示すように、集積回路１０２が形成される領域のＮ型エピタキシャル層４ＡをＳｉエッチし、酸化することによりトレンチ分離層５とＮ型エピタキシャル層４Ｂとを形成する。その後、ウエハ表面にシリコン酸化膜３１を形成し（膜厚５５ｎｍ）、シリコン酸化膜３１を通して、Ｐ型分離拡散層６を形成してフォトダイオード１０１を分割する（図１０：Ｓ１００３）。また、Ｖ−ＰＮＰトランジスタのベース領域（図示せず）、ＮＰＮトランジスタのコレクタ補償拡散層７を形成する。フォトダイオード１０１のＰ型拡散層８を形成する（図１０：Ｓ１００４）。
【００５３】
図４に示すように、フォトダイオード１０１の受光領域に形成されたシリコン酸化膜３１をエッチングして除去し、反射防止膜として最適な膜厚である２６ｎｍでシリコン熱酸化膜９を形成する。その後、更に反射率を低減するためにシリコン窒化膜１０（膜厚５０ｎｍ）を形成する。シリコン窒化膜１０をその後のＰｏｌｙ−Ｓｉや配線のドライエッチから保護するためにＣＶＤ系のシリコン酸化膜１１を形成する（図１０：Ｓ１００５）。フォトダイオード１０１の受光領域以外のシリコン窒化膜１０とシリコン酸化膜１１とを除去するため、フォト、エッチングを行う。
【００５４】
反射防止膜としてシリコン熱酸化膜９を形成することにより、フォトダイオード１０１の高速化に必要な図１のフォトダイオード拡散構造が採用できる。図１２および図１３に示すようにシリコン熱酸化膜９の膜厚は、光ピックアップで使用される半導体レーザ波長（λ＝７８０ｎｍ、６５０ｎｍ）に対して反射率を最も低くできるように選んでいる。シリコン熱酸化膜９の膜厚を１０ｎｍ以上４０ｎｍ以下にしておけば、反射率を約５％以下の低反射にすることができる。シリコン窒化膜１０は、シリコン窒化膜容量部のシリコン窒化膜と同時に形成することにより、コストアップすることなく形成できる。
【００５５】
図５に示すように、ＮＰＮトランジスタのベース領域のシリコン熱酸化膜９をエッチングし、ＳｉＧｅ層１２を低温ＭＢＥ法（４００〜６５０℃、好ましくは５００℃程度）にて１００ｎｍ程度成長させる（図１０：Ｓ１００６）。この場合、その他の領域はシリコン熱酸化膜９が形成されているため、ベース領域のみに選択的にＳｉＧｅ層１２が形成される。
【００５６】
ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法とは、分子線エピタキシャルのことで、物理的気相成長方法の一つである。ＭＢＥ法は、成長させるべき材料（本発明ではＰ型ＳｉＧｅ層）を超高真空中で分子線状にして基板上に結晶を成長させる方法である。
【００５７】
ＭＢＥ法の一般的な特徴は以下のとおりである。
（１）超高真空中での成長であるため低温成長が可能である。
（２）低成長速度であるため、膜厚制御が可能である。
（３）多成分系の混晶の成長が可能である。
（４）急峻な濃度勾配とヘテロ接合が形成可能である。
ＭＢＥ法の以上の特徴は、本発明に係るＳｉＧｅ層を成長させるのに適している。
【００５８】
ＳｉＧｅ層１２が形成される時は、フォトダイオード１０１の反射防止膜（シリコン熱酸化膜９、シリコン窒化膜１０）の形成は既に完了している。このため、シリコン熱酸化膜９、シリコン窒化膜１０を形成した後にシリコン熱酸化膜９、シリコン窒化膜１０を形成する際の熱処理による高温がＳｉＧｅ層１２に作用することはない。このためＳｉＧｅ層１２の特性変動や、格子緩和による転位も生じない。
【００５９】
次に図６に示すように、ＮＰＮトランジスタベース電極用Ｐｏｌｙ−Ｓｉ層１３をデポし（Ｄｅｐｏｓｉｔｉｏｎ、膜（シリコン酸化膜や窒化膜）を堆積すること）、Ｂ（ボロン）をドープし、フォト、エッチにより形成する。Ｖ−ＰＮＰトランジスタのエミッタ領域（図示せず）をイオン注入により形成する。その後、例えばＳＳＴ（Ｓｕｐｅｒ  ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｔｅｃｈｎｏｌｏｇｙ）構造を有するＮＰＮトランジスタエミッタ拡散源および電極用Ｐｏｌｙ−Ｓｉ層１４を形成する（図１０：Ｓ１００７）。
【００６０】
次にコンタクトホール（図示せず）を形成し、ＡｌＳｉ／Ｔｉｗをシリコン酸化膜１１の全面にスパッタした後、図７に示すように、第１層目配線１５をパターニングする（図１０：Ｓ１００８）。この時、フォトダイオード１０１上の第１層目配線１５のドライエッチは行わず、集積回路１０２の第１層目配線１５だけドライエッチする。フォトダイオード１０１上の第１層目配線１５は後述する第２層目配線１７と共にエッチングする。配線幅を小さくして集積度を向上させるためには、第１層目配線１５および第２層目配線１７はドライエッチしなければならない。
【００６１】
次に図８に示すように、層間絶縁膜１６および第２層目配線１７を形成する（図１０：Ｓ１００９）。フォト、エッチにより第１層目配線１５と第２層目配線１７とのスルーホールを形成すると同時に、フォトダイオード１０１上の層間絶縁膜１６をドライエッチする（図１０：Ｓ１０１０）。この時フォトダイオード上には第１層目配線１５が残されているので、反射防止膜へのドライエッチの影響はない。その後第２層目配線１７となるＡｌＳｉをスパッタする（図１０：Ｓ１０１１）。この後フォトを行い、フォトダイオード上の第２層目配線１７をドライエッチする（図１０：Ｓ１０１２）。この時も分割フォトダイオード上には、反射防止膜を保議するためのＣＶＤ系シリコン酸化膜１１を形成してあるため、フォトダイオード上の第２層目配線１７のドライエッチ時に反射防止膜のシリコン窒化膜１０が膜べりせず、反射防止膜の膜厚が最適値に維持できる。
【００６２】
図９は、本発明の実施形態に係る回路内蔵受光素子の製造完了状態を示している。第２層目配線１７上にカバー絶縁膜となるカバーシリコン窒化膜１８を形成する（図１０：Ｓ１０１３）。工程最後のフォト、ドライエッチによりカバーシリコン窒化膜１８をパターニングした後、カバーシリコン窒化膜１８をマスクにして、ドライエッチからシリコン窒化膜１０を保護してきたシリコン酸化膜１１をウェットエッチする（図１０：Ｓ１０１４）。
【００６３】
このようにすべてのドライエッチが完了した後にシリコン酸化膜１１のウェットエッチを行うので、すべてのドライエッチから反射防止膜（シリコン熱酸化膜９、シリコン窒化膜１０）を保護することができる。また、カバー絶縁膜となるカバーシリコン窒化膜１８をマスクにしてエッチングしているため、フォト工程が増えてコストアップすることもない。
【００６４】
以上のように本実施の形態によれば、反射防止膜（シリコン熱酸化膜９、シリコン窒化膜１０）の形成が完了した後にＳｉＧｅ層１２が形成されるので、ＨＢＴの特性を変動させることなく、反射防止膜（シリコン熱酸化膜９、シリコン窒化膜１０）を形成することができる。従って、フォトダイオードの光感度を低下させることなく、ドライエッチによる配線幅の小さい配線の形成が可能である。この結果、集積回路の集積度を向上することができる。
【００６５】
図１４を参照して実施の形態の変形例に係る回路内蔵受光素子２００を説明する。前述した回路内蔵受光素子１００の構成要素と同一の構成要素には同一の参照符号を付している。これらの詳細な説明は省略する。
【００６６】
前述した回路内蔵受光素子１００では、フォトダイオードの容量の低減のために高比抵抗基板（Ｐ型半導体基板１０３）を使用している。しかし、基板の比抵抗が高すぎるとフォトダイオードの直列抵抗が大きくなり、ＣＲ時定数成分はむしろ増加してしまい、応答は低下する。
【００６７】
従って、フォトダイオードの更なる高速化のためには、図１２に示すようにＰ型低比抵抗基板１０３Ｙ（比抵抗：４Ωｃｍ）上にＰ型高比抵抗エピタキシャル層１０３Ｘ（比抵抗：１０００Ωｃｍ、厚さ：２０μｍ）を形成すればよい。この構造ではＰＮ接合部のＰ型層は高比抵抗エピタキシャル層１０３Ｘであるため、高比抵抗基板よりも接合容量を低減することができる。
【００６８】
前述した回路内蔵受光素子１００の高比抵抗基板（Ｐ型半導体基板１０３）では、フォトダイオードの直列抵抗が増大しないようにする必要があるため比抵抗を十分に高くすることができない。しかし本構造ではＰ型埋込拡散層１９をＰ型低比抵抗基板１０３Ｙに達するように形成することにより、フォトダイオードの直列抵抗はＰ型低比抵抗基板１０３Ｙの抵抗で決り、高比抵抗エピタキシャル層１０３Ｘの比抵抗とは関係なく直列抵抗を低減することができる。従ってフォトダイオードの応答に大きな影響を与える接合容量と直列抵抗とをいずれも低減できるので、フォトダイオードを高速化することができる。
【００６９】
図１５を参照して実施の形態の他の変形例に係る回路内蔵受光素子３００を説明する。フォトダイオードの更なる高速化のためには図１５に示すＰ型低比抵抗基板１０３Ｙ（比抵抗：４０Ωｃｍ）上にＰ型低比抵抗埋込拡散層１０３Ｚ（ピーク濃度：１×１０１８ｃｍ−３程度、厚さ：１５μｍ）を形成し、更にＰ型高比抵抗エピタキシャル層１０３Ｘ（比抵抗：３００Ωｃｍ）を形成すればよい。本構造では図１４の構造同様、フォトダイオードの接合容量を増加させることなく、フォトダイオードの直列抵抗を下げることが可能である。
【００７０】
さらにＰ型低比抵抗埋込拡散層１０３Ｚのはい上がり（上側への拡散）による内蔵電界の作用により光キャリアが加速するため、フォトダイオードを更に高速化できる。
【００７１】
Ｐ型低比抵抗埋込拡散層１０３Ｚよりも下側の深い位置で発生する光キャリアは、内蔵電界があるとはいえ応答の遅い成分になる。そこでＰ型低比抵抗基板１０３Ｙ（比抵抗：４０Ωｃｍ）を採用して光キャリアが超えられないポテンシャルバリアを形成することによりこの応答の遅い光キャリアを除くことができ、フォトダイオードを高速にすることができる。
【００７２】
以上のように本実施の形態によれば、ＳｉＧｅ層をペース領域に形成したヘテロ接合バイポーラトランジスタを用いた高速な集積回路を形成しつつ、フォトダイオードの応答特性、光感度特性を低下させることなくフォトダイオードを同一シリコン基板上に形成できる。従って、高速な応答性を有し、高感度な回路内蔵受光素子を得ることが可能となる。
【００７３】
【発明の効果】
以上のように本発明によれば、ＳｉＧｅ層を採用したＨＢＴを用いて高速化した集積回路と分割フォトダイオードとを同一基板上に形成することができる回路内蔵受光素子およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態による回路内蔵受光素子（分割フォトダイオード、ＮＰＮ）の断面図。
【図２】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図３】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図４】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図５】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図６】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図７】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図８】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図９】本発明の実施形態による回路内蔵受光素子の製造方法を示す図。
【図１０】本発明の実施形態による回路内蔵受光素子の製造方法を示すフローチャート。
【図１１】本発明の実施形態による回路内蔵受光素子の製造方法を示すフローチャート。
【図１２】λ＝７８０ｎｍの波長に対する反射率の計算結果を示すグラフ。
【図１３】λ＝６５０ｎｍの波長に対する反射率の計算結果を示すグラフ。
【図１４】本発明の実施形態による回路内蔵受光素子の発展例（分割フォトダイオード、ＮＰＮ）の断面図。
【図１５】本発明の実施形態による回路内蔵受光素子の発展例（分割フォトダイオード、ＮＰＮ）の断面図。
【図１６】従来の回路内蔵受光素子の断面図。
【符号の説明】
２Ａ  Ｐ型埋込拡散層
３Ａ  Ｎ型埋込拡散層
４Ａ  Ｎ型エピタキシャル層
５  トレンチ分離層
６  Ｐ型分離拡散層
７  コレクタ補償拡散層
８  Ｐ型拡散層
９  シリコン熱酸化膜
１０  シリコン窒化膜
１１  シリコン酸化膜
１２  ＳｉＧｅ層
１３  ＮＰＮトランシスタベース電極用Ｐｏｌｙ−Ｓｉ層
１４  ＮＰＮエミッタ拡散源および電極用Ｐｏｌｙ−Ｓｉ層
１５  第１層目配線
１６  層間絶縁膜
１７  第２層目配線
１８  カバーシリコン窒化膜
１９  Ｐ型埋込拡散層
１０１  フォトダイオード
１０２  集積回路
１０３  半導体基板
１０４  Ｎ型エピタキシャル層
１０５Ａ、１０５Ｂ  Ｐ型分離拡散層
１０６  コレクタ補償拡散層
１０７  Ｐ型拡散層
１０８  ＮＰＮトランジスタ内部べース拡散層
１０９  ＮＰＮトランジスタ外部べース拡散層
１１０  ＮＰＮトランジスタエミッタ拡散層
１１１  シリコン熱酸化膜
１１２  シリコン窒化膜
１１３  第１層目配線
１１４  層間絶縁膜
１１５  第２層目配線
１１６  シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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