(57)【特許請求の範囲】
【請求項１】
夫々がフォトダイオード及び該フォトダイオードの出力を増幅する第１の増幅トランジスタを有しマトリックス状に配設される複数のアクティブピクセルと、前記複数のアクティブピクセルの１の行に対応して配設される行選択線と、前記複数のアクティブピクセルの１の列に対応して配設される列信号線と、前記列信号線に対応して配設され該列信号線を介して伝達されるアクティブピクセルの出力を増幅する第２の増幅トランジスタとを備える固体撮像装置において、
１の行のアクティブピクセルを選択する行選択信号に応答し、該選択された行のアクティブピクセルの前記第１の増幅トランジスタと、対応する列に配設される前記第２の増幅トランジスタとをボルテージフォロア構造に接続するスイッチングトランジスタを各アクティブピクセル毎に備え、前記選択された行のアクティブピクセルの出力をボルテージフォロア構造で増幅して出力することを特徴とする固体撮像装置。
【請求項２】
前記ボルテージフォロア構造が、前記第１の増幅トランジスタ、前記第２の増幅トランジスタ、及び、一対のカレントミラー型能動負荷によって構成される、請求項１に記載の固体撮像装置。
【請求項３】
前記第１の増幅トランジスタは、ソースが接地線に接続され、ゲートが前記フォトダイオードの出力に接続され、ドレインが前記スイッチングトランジスタ及び前記列信号線を介して前記カレントミラー型能動負荷のレファレンス側負荷に接続され、
前記第２の増幅トランジスタは、ソースが接地線に、ゲートがドレインに、ドレインが前記カレントミラー型能動負荷の出力側負荷に夫々接続される、請求項２に記載の固体撮像装置。
【請求項４】
第２の増幅トランジスタのドレインと、前記カレントミラー型能動負荷の出力側負荷との間に、トランジスタを挿入する、請求項２又は３に記載の固体撮像装置。
【請求項５】
前記列及び行の少なくとも一方が複数である、請求項１〜４の何れかに記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置、特に、光電変換後の電気信号を各画素内に配置された増幅手段によって増幅して出力する、いわゆるアクティブピクセルをマトリックス状に配列してなる固体撮像装置に関する。
【０００２】
【従来の技術】
固体撮像装置には、光電変換後の電気信号を各画素内に配置した増幅用トランジスタによって増幅して出力する、いわゆるアクティブピクセルを有する型式のものがある。一般に、このような固体撮像装置では、ＭＯＳＦＥＴが増幅手段やスイッチとして用いられる。アクティブピクセルとして構成された画素が複数個マトリクス状に配列されて固体撮像装置が構成される。
【０００３】
図３は、上述のアクティブピクセルで構成された従来の固体撮像装置の構成を示す。まず、行走査回路３１０によって、ある特定の行がアクセスされる。これは、行走査回路３１０によってある行のリセット線３０６をハイレベルに設定することにより、一つの行の全画素のリセットＦＥＴ３０２をオンすることで行われる。これにより、光電変換手段を成すフォトダイオード３０１の出力ノードｎ３を成すカソードがほぼ電源電位になる。つまり、フォトダイオード３０１のカソードには、電源線３０７から電荷が注入される。続いてリセットＦＥＴ３０２をオフすることで、露光時間が開始する。以降は、照射された光強度に応じた電流がフォトダイオード３０１を流れるので、フォトダイオード３０１のカソードに存在した電荷が徐々にグランドへと引き抜かれる。
【０００４】
所定の時間が経過した後に、行走査回路３１０によって行選択線３０５がハイレベルに設定されて、各画素内の行選択ＦＥＴ３０４が一斉にオンする。これにより、各フォトダイオード３０１の出力電圧が列信号線３０８に現れる。ここで、増幅用ＦＥＴ３０３と電流源ＦＥＴ３０９とがソースフォロワ回路を形成しており、増幅用ＦＥＴ３０３のゲート電圧（つまり、フォトダイオード３０１の出力電圧）に近い電圧が列信号線３０８に現れる。バイアス線３１５は、電流源ＦＥＴ３０９が定電流動作をするように、そのゲート電圧を適当な大きさにバイアスしている。以上のようにして、ある特定行の画素信号が出力された後に、列走査回路３１１によって列選択ＦＥＴ３１２が順次にオンされていき、信号線３１３と出力バッファ３１４とを介して各列の画素信号が順次に読み出されていく。
【０００５】
【発明が解決しようとする課題】
上記従来の固体撮像装置には以下の問題がある。すなわち、従来のアクティブピクセル型固体撮像素子では、ソースフォロワのゲインが、基板バイアス効果のために、理想値である１００％よりもかなり小さな値（典型的には７５％程度）になることである。このため、フォトダイオードの出力電圧と列信号線上の信号電圧とは実際には等しくなく、列信号線上には、減衰した小さな振幅の信号しか出力できない。いいかえると、フォトダイオードの出力が例えば０〜３Ｖであったとしても、増幅後の出力として、典型的には０〜２．３Ｖ程度の振幅しか得られない。このため、この型式の撮像装置の出力信号は外来ノイズに弱いという欠点をもつ。
【０００６】
また、従来のアクティブピクセル型固体撮像装置は、近年の電源電圧の低圧化に対しても耐性が低いという欠点をもつ。これは次の理由による。一般にフォトダイオードの出力のフルスケールレンジは電源電圧に応じて増減する。つまり、電源電圧が高ければフルスケールレンジも大きく、電源電圧が小さければフルスケールレンジも小さい。これは、フォトダイオードのリセット電圧がほぼ電源電圧であり、露光後のフォトダイオードの出力はリセット電圧以下であることによって生じる。結局、従来の固体撮像素子では、その出力振幅が小さいことに起因し、電源電圧が下がるにつれて、ますます信号振幅も小さくなってしまい、装置としての動作可能な使用範囲が制限されてしまう。
【０００７】
さらに、固体撮像装置の出力振幅が小さいために、固体撮像装置に後続して接続されるＡ／Ｄ変換器に高い分解能が必要となり、高価なＡ／Ｄ変換器のために、システム全体のコストが増加するという欠点をも有する。
【０００８】
上記に鑑み、本発明の目的は、ほぼユニティゲインで信号を出力できる増幅器を持つことから、出力信号の振幅の増大が可能なアクティブピクセル型の固体撮像装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の固体撮像装置は、夫々がフォトダイオード及び該フォトダイオードの出力を増幅する第１の増幅トランジスタを有しマトリックス状に配設される複数のアクティブピクセルと、前記複数のアクティブピクセルの１の行に対応して配設される行選択線と、前記複数のアクティブピクセルの１の列に対応して配設される列信号線と、前記列信号線に対応して配設され該列信号線を介して伝達されるアクティブピクセルの出力を増幅する第２の増幅トランジスタとを備える固体撮像装置において、
１の行のアクティブピクセルを選択する行選択信号に応答し、該選択された行のアクティブピクセルの前記第１の増幅トランジスタと、対応する列に配設される前記第２の増幅トランジスタとをボルテージフォロア構造に接続するスイッチングトランジスタを各アクティブピクセル毎に備え、前記選択された行のアクティブピクセルの出力をボルテージフォロア構造で増幅して出力することを特徴とする。
【００１０】
本発明の固体撮像装置によると、アクティブピクセルの出力をボルテージフォロア構造で増幅する構成を採用したので、画素信号をユニティゲインで増幅することができ、従来のアクティブピクセル型の固体撮像装置に比して、大きな振幅の出力信号が得られる。
【００１１】
本発明の好ましい固体撮像装置では、前記ボルテージフォロア構造を、前記第１の増幅トランジスタ、前記第２の増幅トランジスタ、及び、一対のカレントミラー型能動負荷によって構成することが好ましい。この場合、ボルテージフォロア構造が容易に得られる。
【００１２】
具体的には、前記第１の増幅トランジスタは、ソースが接地線に接続され、ゲートが前記フォトダイオードの出力に接続され、ドレインが前記スイッチングトランジスタ及び前記列信号線を介して前記カレントミラー型能動負荷のレファレンス側負荷に接続されるＭＯＳＦＥＴで構成し、前記第２の増幅トランジスタは、ソースが接地線に、ゲートがドレインに、ドレインが前記カレントミラー型能動負荷の出力側負荷に夫々接続されるＭＯＳＦＥＴで構成することが出来る。
【００１３】
本発明の更に好ましい撮像装置では、第２の増幅トランジスタのドレインと、前記カレントミラー型能動負荷の出力側負荷との間に、前記スイッチングトランジスタと同様な構成のトランジスタを挿入する。この場合、ボルテージフォロアを構成する差動増幅器の対称性が向上し、より正確な信号が得られる。
【００１４】
一般的には、前記マトリックスは、複数の行及び複数の列を有する。しかし、本発明は、行及び列の一方が複数の線状のマトリックスにも適用できる。
【００１５】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１の実施形態例に係る、アクティブピクセルを有する固体撮像装置の基本構成を示す回路図である。なお、同図では、多数の列及び行で構成される画素（ピクセル）のうち、簡単化のために２×２画素のみを示している。また、各ＦＥＴの構成としては、一対のカレントミラー型の能動負荷ＦＥＴ１０９、１１０がｐ型ＭＯＳＦＥＴであり、それ以外は、ｎ型ＭＯＳＦＥＴを採用した例を示している。
【００１６】
図１において、各画素は、アノードが接地に接続されカソードが出力ノードｎ１を構成するフォトダイオード１０１、ソースが出力ノードｎ１に、ドレインが電源線１０７に、ゲートがリセット線１０６に夫々接続されたリセットＦＥＴ１０２、出力ノードｎ１がゲートに、ソースが接地に夫々接続された第１の増幅用ＦＥＴ１０３、及び、ソースが第１の増幅ＦＥＴ１０３のドレインに、ドレインが列信号線１０８に、ゲートが行選択線１０５に夫々接続されたドレイン側スイッチＦＥＴ１０４から構成されている。フォトダイオード１０１の出力ノードｎ１を成すカソードは、リセットＦＥＴ１０２によって電源線１０７の電源電位にリセットされる。同一列に並ぶ各画素のドレイン側スイッチＦＥＴ１０４のドレインは、共通の列信号線１０８に接続されている。
【００１７】
各列の列信号線１０８に対応して、第２の増幅用ＦＥＴ１１１、一対のカレントミラー型能動負荷を成すレファレンス側負荷ＦＥＴ１０９及び出力側負荷ＦＥＴ１１０、並びに、列選択ＦＥＴ１１４が配設されている。第２の増幅用ＦＥＴ１１１は、ソースが接地され、ゲートとドレインとが接続され、ドレインが能動負荷ＦＥＴのうちの出力側負荷ＦＥＴ１１０に接続されている。各列の画素内のドレイン側スイッチＦＥＴ１０４は、列信号線１０８を介して能動負荷のレファレンス側負荷ＦＥＴ１０９に接続される。行走査回路１１２は、各画素内のドレイン側スイッチＦＥＴ１０４を行選択線１０５によって順次にオン、オフすることによって、各行にアクセスする。また行走査回路１１２は、リセット線１０６によって、各画素内のリセットＦＥＴ１０２をオン、オフする。列走査回路１１３は、列選択ＦＥＴ１１４を順次にオン、オフすることで各列にアクセスする。ここで、各ピクセル内の第１の増幅用ＦＥＴ１０３と、各列の第２の増幅用ＦＥＴ１１１と、一対の能動負荷ＦＥＴ１０９、１１０とは、当該ピクセルの行を選択することにより、第１の増幅用ＦＥＴ１０３のゲートを非反転入力、第２の増幅用ＦＥＴ１１１のゲートを反転入力とする差動型アンプを形成し、その差動型アンプの出力を成す第２の増幅用ＦＥＴ１１１のドレイン出力が反転入力に帰還してボルテージフォロアを構成している。
【００１８】
以下、動作を説明する。まず、行走査回路１１２によって、ある特定の行がアクセスされる。これは、行走査回路１１２によってある行のリセット線１０６をハイレベルに設定し、一つの行の中の全画素のリセットＦＥＴ１０２をオンすることによって行われる。これにより、光電変換手段を成すフォトダイオード１０１の出力ノードｎ１がほぼ電源電位にリセットされる。つまり、フォトダイオード１０１の出力ノードｎ１に電源線１０７から電荷が注入される。続いて、リセットＦＥＴ１０２をオフすることによって露光時間が開始する。以後は、照射される光強度に応じた電流がフォトダイオード１０１に流れ、フォトダイオードの出力ノードｎ１に存在した電荷が徐々にグランドへと引き抜かれる。
【００１９】
所定の時間が経過した後に、行走査回路１１２によって行選択線１０５がハイレベルに設定され、当該行の各画素内のドレイン側スイッチＦＥＴ１０４がオンする。これにより、各フォトダイオード１０１の出力電圧が増幅され、第２の増幅用ＦＥＴ１１１のドレイン電圧として現れる。一般に、差動型アンプのオープンループゲインは十分に大きいため、負帰還をかけると、入力と出力とが殆ど同一電圧となるボルテージフォロアが得られる。実際にそのゲインはほぼ１であって、ソースフォロワによるゲインよりも一般に充分に大きい。このため、本装置における差動アンプの出力信号は、フォトダイオード１０１の出力電圧、つまり、差動アンプの非反転入力である第１の増幅用ＦＥＴ１０３のゲート電圧とほぼ等しい値になる。以上のようにして、ある特定行の信号が各列信号線を介して出力された後に、列走査回路１１３によって列選択ＦＥＴ１１４が順次にオンされ、信号線１１５及びバッファ１１とを経由して各列の画素信号が順次に読み出されていく。
【００２０】
上記実施形態例によると、差動アンプに負帰還をかけてボルテージフォロワとすることで、従来の撮像装置に比してゲインが高いアクティブピクセル型の画素回路が得られる。このように、フォトダイオードの出力ノードの電圧を、ユニティゲインをもつアンプで増幅することから、フォトダイオードの出力振幅がほとんど減衰せずに出力され、大きな出力振幅が得られる。
【００２１】
大きな出力振幅が得られることから、従来の撮像装置に比して、ノイズ耐性が向上すると共に、低電源電圧下でも使用でき、また、その出力側に比較的低精度で低価格のＡ／Ｄ変換器を接続することができる。このようなＡ／Ｄ変換器の利用により、システム全体のコストを低減できる。
【００２２】
図２は、本発明の第２の実施形態例に係る固体撮像装置を図１と同様に示す回路図である。本実施形態例の固体撮像装置は、列毎に第２の増幅用ＦＥＴ２１１のドレイン側に、第２のドレイン側スイッチＦＥＴ２１７を挿入した点において、第１の実施形態例と異なる。その他の構成は第１の実施形態例と同様であり、その詳細な説明は省略する。第２のドレイン側スイッチＦＥＴは、ソースが第２の増幅用ＦＥＴ２１１のドレインに接続され、ドレインが能動負荷の出力側負荷ＦＥＴ２１０に接続され、ゲートが電源電位に維持されている。第２のドレイン側スイッチＦＥＴ２１７を挿入したのは以下の理由による。
【００２３】
図１の固体撮像装置では、画素内の第１の増幅用ＦＥＴ１０３のドレインには、ドレイン側スイッチＦＥＴ１０４が存在するのに対し、第２の増幅用ＦＥＴ１１１には、それに相当するスイッチＦＥＴが配設されていない。このため、本来ならば対称動作を行う第１の増幅用ＦＥＴ１０３と第２の増幅用ＦＥＴ１１１との対称性が僅かに損なわれる。例えば、ドレイン側スイッチＦＥＴ１０４のオン抵抗に起因する電圧降下のために、第１の増幅用ＦＥＴ１０３と第２増幅用ＦＥＴ１１１の動作状況は完全には同じ値ではない。このような不完全な対称性のために、第１の実施形態例では差動アンプの出力にオフセット電圧が現れるおそれがある。これは、通常の差動アンプにおいて、入力の２つのトランジスタの特性に差があると、オフセット電圧が発生するのと同じ理由である。本実施形態例では、図２の構成を採用することにより、第２の増幅用ＦＥＴ２１１にも第２のドレイン側スイッチＦＥＴ２１７を直列に接続し、双方のゲートを同電位に維持することによって、第１の増幅用ＦＥＴ２０３と第２の増幅用ＦＥＴ２１１との対称性を向上させている。このため、本実施形態例では、列毎の素子数は増えるものの、第１の実施形態例に比して、よりオフセット電圧の発生を抑えられる利点がある。
【００２４】
上記各実施形態では、複数のピクセルが複数の列×行のマトリックス状に配置された例を示したが、本発明は、このようなマトリクス配置に代えて、複数のピクセルを線状に配置した線状マトリックス配置の固体撮像装置に適用してもよい。
【００２５】
上記本発明の基本動作原理を理解するには、図４に示した、４個のＦＥＴによって構成されたボルテージフォロワ回路の動作原理を考えるのが良い。ここでボルテージフォロワとは、周知のように、差動アンプを負帰還で使用してユニティゲインを実現する回路である。図４では、差動対を構成する第１及び第２の増幅用ＦＥＴ４０、４１をｎＭＯＳＦＥＴによって構成し、一対のカレントミラー型能動負荷を構成するレファレンス側及び出力側負荷ＦＥＴ４２、４３をｐＭＯＳＦＥＴによって構成してボルテージフォロワ回路としている。差動アンプの出力を反転入力に直接に帰還することで、ほぼユニティゲインの回路が得られる。上記各実施形態例の固体撮像装置の構成は、基本的には入力トランジスタを構成する図４の第１の増幅用ＦＥＴ４０を並列化して、画素マトリクスに分配させたものである。ここで、図４の第１の増幅用ＦＥＴ４０が、図１における画素内の第１の増幅用ＦＥＴ１０３に相当している。一対の能動負荷ＦＥＴ４２、４３は、図１の列毎に配置された能動負荷ＦＥＴ１０９、１１０に対応している。このようにして、フォトダイオードの出力電圧とほぼ等しい値の出力電圧を固体撮像装置の列毎の出力に得ることが出来る。ボルテージフォロアのゲインは、ソースフォロワのゲインよりも一般に大きいので、上記各実施形態例の撮像装置は、従来の固体撮像装置に比してより大きな振幅の出力を得ることができる。
【００２６】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の固体撮像装置は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【００２７】
【発明の効果】
以上説明したように、本発明の固体撮像装置によると、ボルテージフォロワ構成の増幅手段を採用することにより、各ピクセルから得られる画素信号を高いゲインで増幅することができ、従来の撮像装置に比して、装置のノイズ耐性が向上し、低電源電圧下でも使用でき、且つ、低コストのＡ／Ｄ変換器の利用によりシステム全体のコストを低減できるという顕著な効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例の固体撮像装置の構成を示す回路図。
【図２】本発明の第２の実施形態例の固体撮像装置の構成を示す回路図。
【図３】従来の固体撮像装置の構成を示す回路図。
【図４】図１の固体撮像装置の構成と対比するボルテージフォロア回路の構成を示す回路図。
【符号の説明】
１０１、２０１、３０１、フォトダイオード
１０２、２０２、３０２、リセットＦＥＴ
１０３、２０３、第１の増幅用ＦＥＴ
１０４、２０４、ドレイン側スイッチＦＥＴ
１０５、２０５、３０５、行選択線
１０６、２０６、３０６、リセット線
１０７、２０７、３０７、電源線
１０８、２０８、３０８、列信号線
１０９、２０９、４２、能動負荷のレファレンス側負荷ＦＥＴ
１１０、２１０、４３、能動負荷の出力側負荷ＦＥＴ
１１１、２１１、４１、第２の増幅用ＦＥＴ
３０９、電流源ＦＥＴ
１１２、２１２、３１０、行走査回路
１１３、２１３、３１１、列走査回路
１１４、２１４、３１２、列選択ＦＥＴ
１１５、２１５、３１３、信号線
１１６、２１６、３１４、出力バッファ
３１５、バイアス線
２１７、第２のドレイン側スイッチＦＥＴ
３０３、増幅用ＦＥＴ
３０４、行選択ＦＥＴ
【図１】
0003601053.tif 000002
【図２】
0003601053.tif 000003
【図３】
0003601053.tif 000004
【図４】
0003601053.tif 000005