(57)【特許請求の範囲】
【請求項１】
制御ゲートを有するメモリセルから構成されるメモリセルユニットと、
第一の電流経路と第一のゲート電極を有し、前記第一の電流経路の一端が前記メモリセルユニットの一端に接続された第一の選択トランジスタと、
前記第一の選択トランジスタの前記第一の電流経路の他端に接続されたビット線と、
第二の電流経路と第二のゲート電極を有し、前記第二の電流経路の一端が前記メモリセルユニットの他端に接続された第二の選択トランジスタと、
前記第二の選択トランジスタの前記第二の電流経路の他端に接続されたソース線と、
前記メモリセルの前記制御ゲートに接続された制御信号線と、
前記第一の選択トランジスタの前記第一のゲート電極に接続された第一の選択ゲート線と、
前記第二の選択トランジスタの前記第二のゲート電極に接続された第二の選択ゲート線と、
電流経路の一端が、前記制御信号線、前記第一及び前記第二の選択ゲート線にそれぞれ接続された第一乃至第三のトランスファーゲートと、
前記メモリセルに記憶されたデータを消去する消去動作開始時に前記第一及び第二の選択ゲート線の両方に電源電位、若しくは、前記電源電位より、前記第二若しくは第三のトランスファゲートのしきい値電圧分低い電圧を供給する電位発生回路を具備する事を特徴とする半導体記憶装置。
【請求項２】
制御ゲートを有するメモリセルから構成されるメモリセルユニットと、
第一の電流経路と第一のゲート電極を有し、前記第一の電流経路の一端が前記メモリセルユニットの一端に接続された第一の選択トランジスタと、
前記第一の選択トランジスタの前記第一の電流経路の他端に接続されたビット線と、
第二の電流経路と第二のゲート電極を有し、前記第二の電流経路の一端が前記メモリセルユニットの他端に接続された第二の選択トランジスタと、
前記第二の選択トランジスタの前記第二の電流経路の他端に接続されたソース線と、
前記メモリセルの前記制御ゲートに接続された制御信号線と、
前記第一の選択トランジスタの前記第一のゲート電極に接続された第一の選択ゲート線と、
前記第二の選択トランジスタの前記第二のゲート電極に接続された第二の選択ゲート線と、
電流経路の一端が、前記制御信号線、前記第一及び前記第二の選択ゲート線にそれぞれ接続された第一乃至第三のトランスファーゲートと、
前記メモリセルに記憶されたデータを消去する消去動作時に前記制御信号線に接地電圧以上の前記第一のトランスファーゲートのしきい値電圧に略等しい電圧を供給する電位発生回路を具備する事を特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特に複数のメモリセルを接続してメモリセルユニット（ＮＡＮＤセル、ＡＮＤセル、ＤＩＮＯＲセル）を構成した半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の１つとして、電気的書き替えを可能としたＥＥＰＲＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセル・ブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮游ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００５】
図３はＥＥＰＲＯＭのＮＡＮＤセルの基本構成を示す平面図であり、図４（ａ）（ｂ）はその矢視Ａ−Ａ´、Ｂ−Ｂ´断面図である。また、図５は図３のＮＡＮＤセルの等価回路である。この列では、４個のメモリセルＭ１  〜Ｍ４  と２個の選択ＭＯＳトランジスタＳ１  ，Ｓ２  を、そのソース、ドレイン拡散層を共用する形で直列接続してＮＡＮＤセルを構成している。このようなＮＡＮＤセルがマトリックス配列されてメモリアレイが構成される。
【０００６】
ＮＡＮＤセルのドレインは選択トランジスタＳ１  を介してビット線ＢＬに接続される。また、ＮＡＮＤセルのソースは選択トランジスタＳ２  を介して接地線に接続される。各メモリセルの制御ゲートＣＧ１  〜ＣＧ４  は、ビット線ＢＬと交差するワード線ＷＬに接続される。この実施例は４個のメモリセルで１つのＮＡＮＤセルを構成しているが、一般に２のｎ乗（ｎ＝１、２…）個のメモリセルで１つのＮＡＮＤセルを構成できる。
【０００７】
具体的なセル構造を、図４により説明する。Ｐ型シリコン基板０上にｎウェル１、さらに、１´を設ける。このｐウェル１´上にメモリセルを形成し、周辺回路はメモリセルと別のｐウェル上に設ける。ＮＡＮＤセルは、ｐウェル１´上の素子分離絶縁膜２で囲まれた一つの領域に、この例では４個のメモリセルとそれを挾む２つの選択トランジスタが形成されている。ｌ
各メモリセルは、ｐウェル１´上に５〜２０ｎｍの熱酸化膜からなる第１ゲート絶縁膜３１  を介して、５０〜４００ｎｍの第１層多結晶シリコン膜により浮游ゲート４（４１  、４２  、４３  、４４  ）が形成され、この上に１５〜４０ｎｍの熱酸化膜からなる第３ゲート絶縁膜５を介して、１００〜４００ｎｍの第２層多結晶シリコン膜により制御ゲート６（６１  、６２  、６３  、６４  ）が形成されている。制御ゲート６は一方向に連続的に配設されてワード線ＷＬとなる。
【０００８】
各メモリセルのソース、ドレイン拡散層となるｎ型層９は隣接するもの同士で共用する形で、４個のメモリセルが配列接続されている。ＮＡＮＤセルの一端のドレインは、ゲート電極４５  により構成される選択ＭＯＳトランジスタを介してビット線８に接続され、他端のソースはゲート電極４６  により構成されるもう一つの選択トランジスタを介して接地線に接続されている。
【０００９】
２つの選択トランジスタは、ｐウェル１´上に２５〜４０ｎｍの熱酸化膜からなる第２ゲート絶縁膜３２  を介して、第１層多結晶シリコン膜により選択ゲート４（４５  、４６  ）を形成して構成される。この上に第３ゲート絶縁膜５を介して、選択ゲート４５  、４６  上に第２層多結晶シリコンよりなる配線６（６５  、６６  ）が形成される。ここで、選択ゲート４５  、４６  と配線６５  、６６  とは所定間隔のスルーホールで接続され、低抵抗化される。
【００１０】
ここで、各メモリセルの浮游ゲート４１  〜４４  、制御ゲート６１  〜６４  、選択ゲート４５  、４６  、選択ゲート上の低抵抗配線６５  、６６  はそれぞれ、チャンネル長方向については同一エッチング・マスクを用いて同時にパターニングしてエッジを揃えている。ソース、ドレイン拡散層となるｎ型層９は、これらの制御ゲート６１  〜６４  及び選択ゲート上の多結晶配線６５  、６６  をマスクとして、ヒ素又は燐のイオン注入にて形成される。
【００１１】
このような構成において、各メモリセルでの浮游ゲート４と基板１間の結合容量Ｃ１  は、浮游ゲート４と制御ゲート６間の結合容量Ｃ２  に比べて小さく設定されている。これを具体的なセル・パラメータ例を上げて説明すれば、パターン寸法は０．６μｍルールに従って、浮游ゲート及び制御ゲート共に幅が０．６μｍであり、浮游ゲート４はフィールド領域上に両側０．６μｍずつ延在させている。また、第１ゲート絶縁膜３に例えば１０ｎｍの熱酸化膜、第２ゲート絶縁膜５は２８ｎｍの熱酸化膜である。熱酸化膜のの誘電率をεとすると、
Ｃ１  ＝ε／０．０１
であり、
Ｃ２  ＝３ε／０．０２８
である。即ち、Ｃ１  ＜Ｃ２  となっている。
図６に、このＮＡＮＤセルでの書き込み消去及び読み出しの動作を説明するための回路図を示し、下記の（表７）に各ゲートの電位関係を示す。
【００１２】
【表７】
0003544743.tif 000002
【００１３】
まず、ＮＡＮＤセルを構成するメモリセルを一括して消去する。そのためにこの例では、ＮＡＮＤセル内の全てのメモリセルの制御ゲートＣＧ１  〜ＣＧ４  を０Ｖとし、選択ＭＯＳトランジスタＳ１  とＳ２  のゲートＳＧ１  とＳＧ２  及び、ｎウェル１  とメモリセルを囲むｐウェル１´を“Ｈ”レベル（例えば昇圧電位Ｖｐｐ’＝１８Ｖ）とし、ビット線ＢＬ１  、ＢＬ２  も同じＶｐｐ’電位とする。これにより全メモリセル１の制御ゲートとｐウェル１´間に電界がかかり、浮游ゲート４からｐウェル１´にトンネル効果により電子が放出される。全メモリセルＭ１  〜Ｍ４  はこれによりしきい値が負（−１〜−５Ｖ）の方向に移動し、“１”状態となる。こうして、ＮＡＮＤセルの一括消去が行われる。
【００１４】
次に、ＮＡＮＤセルへのデータ書き込みを行う。まず、ビット線ＢＬ１  側にあるメモリセルＭ４  のみを選択的に書き込む場合、前記（表７）に示すようにビット線ＢＬ１  側の選択トランジスタＳ１  のゲートＳＧ１  をＶｃｃ（例えば５Ｖ）にソース線側の選択トランジスタＳ２  のゲートＳＧ２  を０Ｖに、制御ゲートＣＧ４  を“Ｈ”レベル（例えば昇圧電位Ｖｐｐ＝１２〜２０Ｖ）に、そして他の制御ゲートＣＧ１  〜ＣＧ３  を０Ｖと“Ｈ”レベルの中間電位（例えば１／２  Ｖｐｐ）とする。
【００１５】
このとき、ビット線ＢＬ１  を０Ｖに、ビット線ＢＬ２  をＶｃｃ（例えば５Ｖ）とする。これにより、メモリセルＡの制御ゲートとｎ型拡散層９及びｐウェル１´間に高電界がかかる。この結果、ｐウェル１´及びｎ型拡散層９より浮游ゲートに電子がトンネル効果により注入され、しきい値が正の方向に移動してしきい値が０Ｖ以上の状態“０”になる。この時、選択していないメモリセル列（Ｍ５  −Ｍ８  ）に関しては、そのチャネル電位は最初Ｖｃｃ−Ｖｔｈ（Ｖｔｈは選択トランジスタＳ１２のしきい値電圧）であるが制御ゲートＣＧ１  〜ＣＧ３  が０Ｖから１／２  Ｖｐｐに、ＣＧ４  が０ＶからＶｐｐに上がると容量カップリングによって、チャネル電位が例えば、１／２  Ｖｐｐ程度に上昇する。この時、選択トランジスタＳ１２はカットオフし、選択していないメモリセル列のチャネルはフローティング状態となる。したがって、選択されていないメモリセルのしきい値は変わらない。
【００１６】
ビット線ＢＬ１  側にあるメモリセルＭ１  〜Ｍ３  は制御ゲートがＶｐｐ／２でｎ型拡散層９及びチャンネル部が０Ｖなので書き込みモードになるが電界が弱く、浮游ゲートに電子が注入されずメモリセルのしきい値は変わらず、“１”状態であり続ける。また、“１”書き込み又は非選択とされたビット線ＢＬ２  側では、メモリセルＭ５  〜Ｍ７  は制御ゲートＣＧ１  〜ＣＧ３  が中間電位Ｖｐｐ／２で、各メモリセルのソース・ドレイン及びチャンネル部の電位も同じほぼＶｐｐ／２なので、浮游ゲートと拡散層９及びチャンネル部間の電界は殆どなく、浮游ゲートへの電子の注入、浮遊ゲートからの電子の放出は起こらない。よってメモリセルのしきい値は変わらず、“１”状態であり続ける。また、ビット線ＢＬ２  側にあるメモリセルＭ８  は制御ゲートＣＧ４  は“Ｈ”レベル（Ｖｐｐ）  であるが、ソースとドレイン及びチャンネル部の電位はほぼＶｐｐ／２となっており書き込みモードになるが電界は弱く、浮游ゲートに電子が注入されずメモリセルのしきい値は変わらず、“１”状態であり続ける。
【００１７】
以上のようにしてセルＡにのみ選択的に書き込みが行われる。次に、ＮＡＮＤアレイの１つ上段のメモリセルＭ３  の書き込みに移る。このとき、メモリセルＭ３  を“Ｈ”レベル（Ｖｐｐ）に上げ、メモリセルＭ１  、Ｍ２  、Ｍ４  の制御ゲートＣＧ１  、ＣＧ２  、ＣＧ４  を中間電位Ｖｐｐ／２に選択されたメモリセル側のビット線を０Ｖに他のビット線はＶｃｃ（例えば５Ｖ）にする。２つの選択ゲートＳ１  、Ｓ２  のゲート電位はメモリセルＭ４  の選択書き込み時と変らない。すると、メモリセルＭ４  の書き込みと同様に選択的に１つ上段のメモリセルＭ３  の書き込みができる。以下同様に、メモリセルＭ２  、Ｍ１  に順次書き込みを行う。
【００１８】
以上の書き込み時には“Ｈ”レベル（Ｖｐｐ）と中間電位（Ｖｐｐ／２）を制御ゲートに印加するが、“Ｈ”レベルと中間電位より流れる電流はトンネル電流と拡散層９とｐウェル１´間の接合リークのみなので１０μＡ以下である。また、一括消去時には、ｎウェル１とメモリセルを囲むｐウェル１´を“Ｈ”レベル（Ｖｐｐ’）に上げるが、“Ｈ”レベルより流れる電流はトンネル電流とＶウェル１とＰ型基板０の間の接合リークのみなので１０μＡ以下である。
【００１９】
よって、書き込みと消去時の高電圧はＩＣに外部より与えられる５Ｖ程度の低い電圧からも昇圧回路により作ることができる。さらに、選択書き込み時に高電圧より流れる電流が微少なため一つの制御ゲートにつながるメモリセルは一度に全部書き込みが可能である。つまり、ページ・モードでの書き込みができ、その分だけ高速書き込みができる。
【００２０】
また、上記した書き込み、消去法では、トンネル電子が流れている時にメモリセルのドレイン部とｐウェル間のサーフェイス・破壊を起こさずデータ書き替え回数及びデータ保持の信頼性が向上する。さらに、書き込み時に選択ゲートのゲート電極ＳＧおよび非選択ビット線には高々Ｖｃｃ（例えば５Ｖ）程度の電圧しかかからないので、素子分離が容易で素子分離幅を従来のホットエレクトロン注入型のＥＥＰＲＯＭと同程度に縮小できる。
【００２１】
読み出し動作は、例えばセルＡのデータを読み出す場合について説明すると、２つの選択トランジスタのゲートＳＧ１  とＳＧ２  をＶｃｃ（５Ｖ）にしトランジスタをオンとし、非選択のメモリセルの制御ゲートＣＧ１  、ＣＧ２  及びＣＧ３  には書き込み状態にあるメモリセルがオンする程度の“Ｈ”レベル（例えば５Ｖ）電位を与え、選択メモリセルＡの制御ゲートＣＧ４  を“Ｌ”レベル（例えば０Ｖ）とする。
【００２２】
そして、ビット線を“Ｈ”レベル（１〜５Ｖ程度）に、そしてソース線は０Ｖにする。これにより、ビット線ＢＬ１  に電流が流れるか否かにより、メモリセルＡの“０”、“１”の判定ができる。
【００２３】
以上において、ＥＥＰＲＯＭを構成するＮＡＮＤセルの基本構成と動作を説明した。
このような従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、全メモリセルを一括して消去するモード（チップ消去）以外に、選択ブロックのみを消去するモード（ブロック消去）、少なくとも２つ以上の選択ブロックのみを消去するモード（マルチ・ブロック消去）を機能として許している。
図１は、ブロック消去、若しくはマルチ・ブロック消去の説明のためのコア図であり、下記表６に各ゲートの電位関係を示す。
【００２４】
【表６】
0003544743.tif 000003
【００２５】
例えば、消去する（選択する）ｉ  番目のＮＡＮＤブロックＢＬＫｉ  と消去しない（選択しない）ｊ番目のＮＡＮＤブロックＢＬＫｊ  を示す。制御ゲート信号ＣＧ０  〜ＣＧ１５は消去のためＶｓｓ（０Ｖ）となり、選択ゲート信号ＳＧＤ、ＳＧＳはＶｓｓ（０Ｖ）フローティング（最初０Ｖにして、その後フローティングにすること）となる。選択ブロックＢＬＫｉ  のトランスファーゲート信号ＴＧｉ  はＶｃｃ（５Ｖ）となると、トランジスタＴ１ｉ〜Ｔ１８ｉ  が導通し、制御ゲートＣＧ０ｉ〜ＣＧ１５ｉ  がＶｓｓ（０Ｖ）となる。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになると、選択ブロックＢＬＫｉ  のメモリセルのデータが消去され、データ“１”となる。
【００２６】
一方、非選択ブロックＢＬＫｊ  のトランスファーゲート信号ＴＧｊ  はＶｓｓ（０Ｖ）であるから、トランジスタＴ１ｊ〜Ｔ１８ｊ  は非導通状態にあり、制御ゲートＣＧ０ｊ〜ＣＧ１５ｊ  および、選択ゲートＳＧＤｊ  、ＳＧＳｊ  はフローティング状態になる。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになると、ＣＧＯｊ  〜ＣＧ１５ｊ  および、ＳＧＤｊ  、ＳＧＳｊ  はメモリセル部のＰウェルとの容量カップリングにより、ほぼＶｐｐに上昇する。その結果、非選択ブロックＢＬＫｊ  のメモリセルのＰウェル−浮游ゲート間の電界は小さく、メモリセルのデータは消去されない。
【００２７】
以上がブロック消去の説明であるが、このような従来のブロック消去動作において、２つの問題があった。
１つの問題点は、前述の説明で、選択ブロックの選択ゲートＳＧＤｉ  とＳＧＳｉ  の電位である。ブロック消去時に、選択ブロックのトランスファーゲート信号ＴＧｉ  はＶｃｃ（５Ｖ）であるため、メモリセル部のＰウェルが高電圧Ｖｐｐになると、選択ゲートＳＧＤｉ  とＳＧＳｉ  も非選択ブロックＢＬＫｊ  の選択ゲートＳＧＤｊ  とＳＧＳｊ  と同様にＰウェルとの容量カップリングで上昇しようとするが、トランジスタＴ１ｉとＴ１８ｉ  とが導通状態にあるため、制御ゲートＳＧＤｉ  とＳＧＳｉ  の電荷は、Ｖｓｓ（０Ｖ）フローティングである。ゲート信号ＳＧＤとＳＧＳ側へ流れてしまう。
【００２８】
例えば、１６Ｍ  ＮＡＮＤセル型ＥＥＰＲＯＭで見積もると、選択ゲート信号ＳＧＤ若しくはＳＧＳの配線容量は７．１  ＰＦあり、選択ゲートＳＧＤｉ  若しくはＳＧＳｉ  の配線容量は２ＰＦある。消去電圧Ｖｐｐを２０Ｖ、トランジスタＴ１ｉ、若しくはＴ１８ｉ  の基板バイアス−Ｖｃｃ（−５Ｖ）の時のしきい値電圧を０．４３Ｖ（トランスファーゲート用のトランジスタのしきい値電圧は低く、また、基板バイアス効果も弱くなるよう、設計されている）の条件で、選択ゲートＳＧＤｉ  若しくはＳＧＳｉ  の電位を計算すると、４．４  Ｖとなる。したがって、１６Ｍでは、選択ゲートの酸化膜厚は３２０  オングストロームであるから、この酸化膜に加わる電界は４．９  ＭＶ／ｃｍとなる。１６Ｍでは、選択ゲートの酸化膜厚が３２０  オングストロームと比較的厚いため、それ程問題となっていなかったが、選択ゲートの酸化膜厚も高密度化するにしたがって、薄くなり、例えば、３２Ｍで１８０  オングストローム、６４Ｍで９０オングストロームを予定しており、この場合、酸化膜に加わる電界は１０ＭＶ／ｃｍを越え、酸化膜を破壊する等の信頼性向上の問題となることが自明である。
【００２９】
また、一つの問題点は、トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Ｖｐｐに印加するため、しきい値電圧を低く、また、基板バイアス効果も弱く設計している。例えば、基板バイアス０Ｖ、−５Ｖ、−１８Ｖの時しきい値電圧をそれぞれ＋０．２１Ｖ、＋０．４３Ｖ、＋０．６７Ｖになるよう設計されている。したがって、非選択ブロックＢＬＫｊ  の制御ゲートＣＧＯｊ  〜ＣＧ１５ｊ  が消去時に、Ｐウェルとの容量カップリングにより、高電圧Ｖｐｐに上昇する際に、トランジスタＴ２ｊ〜Ｔ１７ｊ  が十分にカットオフせず、リーク電流が大きい場合、制御ゲートＣＧ０ｊ〜ＣＧ１５ｊ  の電位が低下し、非選択ブロックで誤消去されてしまう。また、選択ゲートＳＧＤｊ  とＳＧＳｊ  の電位もトランジスタＴ１ｊとＴ１８ｊ  とのリークにより低下すると、制御ゲートのトランジスタの酸化膜を破壊する等の信頼性上の問題となる。
【００３０】
【発明が解決しようとする課題】
このように、従来のＮＡＮＤセル型ＥＥＰＲＯＭにおいては、ブロック消去時に、選択ゲート信号をＶｓｓ＝０Ｖフローティングにしていたため、消去（選択）ブロックの選択ゲートの電位が低下し、選択ゲートのトランジスタの酸化膜に高電圧が加わり酸化膜を破壊する等の信頼性上の問題があった。
【００３１】
また、トランスファーゲートのトランジスタは、書き込み時に高電圧を制御ゲートに伝達する目的のため、そのしきい値電圧は低く、また、基板バイアス効果が弱く、設計されていた。このため、非選択ブロックのトランスファーゲート用のトランジスタでチャネルリークが大きい場合、メモリセルの誤消去、選択ゲートの酸化膜を破壊する等の信頼性上の問題があった。
【００３２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止して信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】
上記課題を解決するために本発明では、次のような構成を採用している。
（１）    まず、問題点１に対しては、消去時に、選択ゲート信号ＳＧＤおよびＳＧＳをトランスファーゲート用のトランジスタがカットオフするように、Ｖｃｃ、若しくは（Ｖｃｃ−Ｖｔｈ）以上（Ｖｔｈはトランスファーゲート用トランジスタのしきい値電圧）にする。または、Ｖｃｃ、若しくは、（Ｖｃｃ−Ｖｔｈ）以上まで充電して、その後フローティングにする。
【００３４】
（２）    また、問題点２に対しては、消去時に、制御ゲート信号をＶｓｓ（０Ｖ）以上に例えば、０．７Ｖにする。その結果、非選択ブロックのトランスファーゲート用トランジスタのカットオフ特性は著しく向上する。それは、制御ゲート信号を例えば０．７  Ｖにすることにより、トランスファーゲート用トランジスタのソース電位が０．７  Ｖになったことと同等であり、この場合、ゲートが０Ｖ、トランスファゲート用トランジスタのＰ型基板（メモリセル部のＮウェル、Ｐウェルとは分離されている）は０Ｖであるため、基板バイアスを−０．７  Ｖ、ゲートを−０．７  Ｖ印加した状態のトランジスタと同等のカットオフ特性となることによる。
【００３５】
（３）    また、問題点１と２に対しては、他の手段として、選択ブロックのトランスファーゲートをほぼＶｔｈにする。これは、制御ゲートに０Ｖを伝達できる電圧で、必要以上に上げない。それによって、選択ブロックの選択ゲートの電荷が消去時に、選択ゲート信号側に抜けるのを防止できる。
【００３６】
【作用】
本発明によれば、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および、非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止することが可能となる。
【００３７】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
（実施例１）
図１は、本発明の第１〜３の実施例に係わる半導体記憶装置のメモリセルアレイ及び選択ゲート信号、制御ゲート信号およびトランスファーゲートの構成を示すブロック図である。下記表１は、図１の主要ノードの実施例１における電位関係を示している。
【００３８】
【表１】
0003544743.tif 000004
例えば、ｉ番目のＮＡＮＤブロックＢＬＫｉ  を消去（選択）し、ｊ  番目のＮＡＮＤブロックＢＬＫｊ  を消去（選択）しない場合について、説明する。
【００３９】
制御ゲート信号ＣＧｏ  〜ＣＧ１５は消去のためＶｓｓ（０Ｖ）とし、選択ゲート信号ＳＧＤ、ＳＧＳはＶｃｃ−Ｖｔｈとする。ここで、Ｖｃｃは、外部供給電源電圧で５  Ｖでも、３．３  Ｖでも、また、さらに低い電圧でも良い。また、Ｖｔｈはトランスファーゲート用トランジスタのしきい値電圧と同程度の電圧にする。
【００４０】
また、選択ブロックＢＬＫｉ  のトランスファゲート信号ＴＧｉ  はＶｃｃ（５Ｖ）となると、トランジスタＴ２ｉ〜Ｔ１７ｉ  が導通し、制御ゲートＣＧｏｉ〜ＣＧ１５ｉ  がＶｓｓ（０Ｖ）となる。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになると、選択ブロックＢＬＫｉ  のメモリセルのデータが消去され、データ“１”となる。一方、選択ゲートＳＧＤｉ  、ＳＧＳｉ  はメモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになる前のＶｓｓの時に、トランジスタＴ１ｉとＴ１８ｉ  とが導通しているためＶｃｃ−Ｖｔｈ（ＶｔｈはトランジスタＴ１ｉ、Ｔ１８ｉ  のしきい値電圧）に充電されている。それは、トランジスタＴ１ｉとＴ１８ｉ  に関して、そのゲートＴＧｉ  がＶｃｃであり、そのドレインはＶｃｃ、または、Ｖｃｃ−Ｖｔｈであるから、トランジスタＴ１ｉとＴ１８ｉ  は５極管動作領域（飽和動作領域）で導通し、Ｖｃｃ−Ｖｔｈ（ＶｔｈはトランジスタＴ１ｉ、Ｔ１８ｉ  のしきい値電圧）まで充電されるからである。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになると、選択ゲートＳＧＤｉ  、ＳＧＳｉ  もＰウェルとの容量カップリングで上昇する。
ＳＧＤｉ  、ＳＧＳｉ  の電位がＶｃｃ−Ｖｔｈから少しでも上昇すると、トランジスタＴ１ｉとＴ１８ｉ  はカットオフし、ＳＧＤｉ  、ＳＧＳｉ  のノードはフローティングとなる。その結果、メモリセル部のＰウェルがＶｐｐになると、ＳＧＤｉ  、ＳＧＳｉ  の電位もほぼＶｃｃ−Ｖｔｈ＋Ｖｐｐになる。したがって、メモリセル部のＰウェルの電位がＶｐｐで、選択ゲートの電位がＶｃｃ−Ｖｔｈ＋Ｖｐｐであるから、選択ゲートの酸化膜にはＶｃｃ−Ｖｔｈしか加わらないため、酸化膜の破壊は起こらない。また、トランジスタＴ１ｉとＴ１８ｉ  に関しては、そのドレイン、ソース、ゲートの電位は、それぞれ、Ｖｃｃ−Ｖｔｈ＋Ｖｐｐ、Ｖｃｃ（または、Ｖｃｃ−Ｖｔｈ）、Ｖｃｃであり、後述する非選択ブロックＢＬＫｊ  のトランジスタＴ１ｊ〜Ｔ１８ｊ  のドレイン、ソース、ゲートの相対的な電位関係は、ほぼ等しい。トランスファーゲートのＰ型基板はＶｓｓであるから、ドレイン−基板間のジャンクション耐圧がＶｃｃ−Ｖｔｈ＋Ｖｐｐ以上になるように設計する。
【００４１】
一方、非選択ブロックＢＬＫｊ  のトランスファーゲート信号ＴＧｊ  はＶｓｓ（０Ｖ）でるから、トランジスタＴｉｊ〜Ｔ１８ｊ  は非導通状態にあり、制御ゲートＣＧ０ｊ〜ＣＧ１５ｊ  および、選択ゲートＳＧＤｊ  、ＳＧＳｊ  はフローティング状態になる。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになると、ＣＧｏｊ〜ＣＧ１５ｊ  、およびＳＧＤｊ  、ＳＧＳｊ  はメモリセル部のＰウェルとの容量カップリングにより、ほぼＶｐｐに上昇する。その結果、非選択ブロックＢＬＫｊ  のメモリセルのＰウェル浮游ゲート間の電界は小さく、メモリセルのデータは消去されない。この時、トランジスタＴ２ｊ〜Ｔ１７ｊ  のドレイン、ソース、ゲートの電位はそれぞれ、Ｖｐｐ，  Ｖｃｃ、Ｖｓｓであり、トランジスタＴ１ｊとＴ１８ｊ  のドレイン、ソース、ゲートの電位はそれぞれ、Ｖｐｐ，  Ｖｃｃ（またはＶｃｃ−Ｖｔｈ）、Ｖｓｓである。
（実施例２）
下記表２は、図１の主要ノードの実施例２における電位関係を示している。
【００４２】
【表２】
0003544743.tif 000005
例えば、ｉ  番目のＮＡＮＤブロックＢＬＫｉ  を消去（選択）し、ｊ  番目のＮＡＮＤブロックＢＬＫｊ  を消去（選択）しない場合について説明する。制御ゲート信号ＣＧｏ  〜ＣＧ１５は０Ｖ以上のＶＬ例えば０．７  Ｖにする。ＶＬ電位は、制御ゲート信号発生回路のトランジスタのしきい値電圧を用いて、設定しても良いし、また、ＶＬ電位発生器を設けて、そこから発生しても良い。制御ゲート信号を０Ｖ以上にしたことにより、非選択ブロックのトランスファゲート用トランジスタＴ２ｊ〜Ｔ１７ｊ  においては、等価的に負の基板バイアスと負のゲート電圧が印加されたことと同等となり、カットオフ特性が著しく向上する。それは、制御ゲート信号を例えばＶＬ＝０．７  Ｖにすることにより、トランジスタＴ２ｊ〜Ｔ１７ｊ  のソース電位が０．７  Ｖ、ゲート電圧が０Ｖ、Ｐ型基板が０Ｖであるから、ソース電位を０Ｖ、ゲート電圧を−０．７  Ｖ、Ｐ型基板を−０．７  Ｖにした状態のトランジスタと同等のカットオフ特性になるからである。これによって、非選択の制御ゲートＣＧ０ｊ〜ＣＧ１５ｊ  が消去時にＰウェルとの容量カップリングにより、Ｖｐｐ程度まで上昇する際に、ＣＧｏｊ〜ＣＧ１５ｊ  の電荷がトランジスタＴ２ｊ〜Ｔ１７ｊ  を介して、制御ゲート信号側へ抜けず、効率良くブートストラップが働き、非選択ブロックＢＬＫｊ  のメモリセルでは、消去が起こらない。
また、（実施例２）では、選択ゲート信号ＳＧＤ、ＳＧＳをＶｃｃ、またはＶｃｃ−Ｖｔｈとした場合（実施例１）との組み合せで説明したが、下記表３のように、制御ゲート信号のみをＶＬにした場合においても本発明は有効である。
【００４３】
【表３】
0003544743.tif 000006
（実施例３）
表４は、図１の主要ノードの実施例３における電位関係を示している。
【００４４】
【表４】
0003544743.tif 000007
例えば、ｉ  番目のＮＡＮＤブロックＢＬＫｉ  を消去（選択）し、ｊ  番目のＮＡＮＤブロックＢＬＫｊ  を消去（選択）しない場合について説明する。制御ゲート信号ＣＧ０  〜ＣＧ１５は消去のためＶｓｓ（ＯＶ）とし、選択ゲート信号ＳＧＤ、ＳＧＳはＶｃｃ、または、Ｖｃｃ−Ｖｔｈとする。また、選択ブロックのトランスファーゲート信号ＴＧｉ  はＶｔｈ以上とする。ここで、Ｖｔｈは、トランジスタＴ２ｉ〜Ｔ１７ｉ  のしきい値電圧である。したがって、トランジスタＴ１ｉ〜Ｔ１８ｉ  が導通し、制御ゲートＣＧ０ｉ〜ＣＧ１５ｉ  がＶｓｓ（０Ｖ）となる。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになると、選択ブロックＢＬＫｉ  のメモリセルのデータが消去され、データ“１”となる。一方選択ゲートＳＧＤｉ  、ＳＧＳｉ  はメモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになる前のＶｓｓの時に、トランジスタＴ１ｉとＴ１８ｉ  とが導通しているが、そのゲートであるＴＧｉ  がＶｔｈであるため、ほぼＶｓｓである。したがって、メモリセル部のＰウェル、Ｎウェルが高電圧Ｖｐｐになると、選択ゲートＳＧＤｉ  、ＳＧＳｉ  の電位もＶｐｐまで上昇する。
（実施例４）
なお、本発明はＮＡＮＤセル型ＥＥＰＲＯＭに限らず、他の不揮発性メモリ、例えば、ＡＮＤ構造、ＤＩＮＯＲ構造のＥＥＰＲＯＭに適用することができる。その他、本発明の要旨を逸脱しない範囲で種々変型して実施することができる。
【００４５】
ここで、ＡＮＤセル型ＥＥＰＲＯＭに適用した場合のブロック図を図２に示す。図中のＷＬ（ＷＬ０ｉ、ＷＬ１ｉ〜ＷＬ３１ｉ  、ＷＬ０ｊ、ＷＬ１ｊ〜ＷＬ３１ｊ  ）は制御ゲート、ＳＴ１ｉ、ＳＴ２ｉ、ＳＴ１ｊ、ＳＴ２ｊは選択ゲート、Ｄ（ＤＯ、Ｄ１〜Ｄｎ）は主ビット線、Ｓはセル・ソース線ＬＢｎｉ、ＬＢｎｊはローカルビット線、ＬＳｎｉ、ＬＳｎｊはローカルソース線、ＡＮＤはＡＮＤセルブロックを示している。
【００４６】
表５は図２の主要ノードの実施例４における電位関係を示している。例えば、ｉ  番目のＮＡＮＤブロックＢＬＫｉ  を消去（選択）し、ｊ  番目のＮＡＮＤブロックＢＬＫｊ  を消去（選択）しない場合について説明している。
【００４７】
【表５】
0003544743.tif 000008
【００４８】
以上、本発明の各種の実施例を説明したが、本発明は、上記実施例に減退されることはなく、発明の趣旨を逸脱しない限り、各種の変型が可能であることは言うまでもない。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、デコーダ部のトランスファーゲートのカットオフ特性が向上し、ゲート酸化膜に高電圧が印加されないため、信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の実施例１ないし実施例３に関わる半導体装置のコア部の回路構成図である。
【図２】本発明の実施例４に関わる半導体装置のコア部の回路構成図である。
【図３】ＮＡＮＤ型ＥＥＰＲＯＭセルの平面図である。
【図４】図３のセルの断面図である。
【図５】図３のセルの等価回路図である。
【図６】図３のセル２個分の等価回路図である。
【符号の説明】
ＳＧＤ    ドレイン側選択ゲート信号線
ＣＧ      メモリセル選択ゲート信号線
ＳＧＳ    ソース側選択ゲート信号線
ＴＧ      トランスファーゲート
ＢＬ      ビット線
ＢＬＫ    メモリセルブロック
【図１】
0003544743.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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