(57)【特許請求の範囲】
【請求項１】
主面に縦方向および横方向に沿って複数の半導体チップを搭載する領域が設けられ、前記領域には半導体チップ接続用の第１の電極パッドが形成され、さらに前記主面と対向する他の主面に前記半導体チップを搭載する領域の下に位置する第２の電極パッドを有する樹脂製の大型基板を用意する工程と、前記大型基板の主面に複数の半導体チップのそれぞれの素子形成面と前記大型基板の第１の電極パッドとをバンプ電極を介して電気的に接続する工程と、前記複数の半導体チップのそれぞれの素子形成面を樹脂で被覆する工程と、前記工程の後、前記大型基板の他の主面の第２の電極パッドにバンプ電極を形成する工程と、前記工程の後、バーンイン試験または電気特性評価試験を行う工程と、前記工程の後、前記複数の半導体チップが搭載された前記大型基板を回転式のブレードを用いて切断することにより、前記主面に半導体チップが搭載され、前記他の主面に前記バンプ電極が形成されたパッケージ基板を複数個製造する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、前記複数の半導体チップをポッティング樹脂で被覆することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法であって、前記大型基板を切断する工程に先立ち、前記バーンイン試験または前記電気特性評価試験を行うことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１、２または３記載の半導体集積回路装置の製造方法であって、前記パッケージ基板を前記バンプ電極を介してマザーボードに実装することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか一項に記載の製造方法により得られた前記パッケージ基板が他の電子部品と共にマザーボードに実装されてなることを特徴とするモジュール基板。
【請求項６】
請求項５記載のモジュール基板が組み込まれてなることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、ボール・グリッド・アレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ；  ＢＧＡ）  構造のＬＳＩパッケージを有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
多ピンＬＳＩパッケージの代表的なものとしてＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋａｇｅ）  が広く使用されている。
【０００３】
ＱＦＰは、５連程度のリードフレームに半導体チップを搭載し、各半導体チップのボンディングパッドとリードフレームとをＡｕワイヤなどで接続した後、半導体チップを樹脂モールドし、次いで樹脂パッケージの外部に残ったリードフレームの不要箇所を切断、除去して組み立てる。
【０００４】
従来、ＱＦＰは、樹脂パッケージの４辺に設けたリードのピッチを縮小することにより多ピン化を実現してきた。しかし、近年におけるパッケージのＩ／Ｏ端子の増加により、ＱＦＰによる実装が次第に困難な状況になりつつある。これはＱＦＰの場合、Ｉ／Ｏ端子を増やすためにリードの狭ピッチ化を進めていくと、リードが微細になって変形し易くなり、実装基板に半田付けする際の不良率が高くなるからである。また、その対策としてパッケージの外形寸法を大きくすると、実装密度が低下したり、リードが長くなって高速動作が妨げられたりするといった問題が生じる。
【０００５】
最近、ＱＦＰの上記した問題を解決することが可能なパッケージとして、ＢＧＡが注目されている。ＢＧＡは、半導体チップを実装したパッケージ基板の裏面に半田バンプをマトリクス状に取り付けた構造になっており、半導体チップとパッケージ基板との接続には、Ａｕワイヤまたは半田バンプが用いられる。また、パッケージ基板には、ガラスエポキシ、ガラス変性エポキシ、ガラスＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｄｉｎｅ）  、ポリイミドなどの樹脂材料が主として用いられる。通常、これらのパッケージ基板は高密度配線を実現するために多層構造になっているが、板厚は１ｍｍ以下が普通である。パッケージ基板の外形寸法は、半導体チップの端子数や基板の端子ピッチにより異なるが、１辺長が約１０ｍｍから５０ｍｍ程度である。ＢＧＡは、ＱＦＰのようにリードフレームを使用しないことから、多ピン化が容易で、かつ実装面積も小さくできるという利点がある。
【０００６】
上記ＢＧＡについては、例えば米国特許第５，２１６，２７８号公報に記載がある。この公報に記載されたＢＧＡは、裏面に半田バンプを取り付けた樹脂製のパッケージ基板上にワイヤボンディング方式で半導体チップを実装し、この半導体チップをモールド樹脂で封止した、いわゆるＯＭＰＡＣ（Ｏｖｅｒ  Ｍｏｌｄｅｄ  Ｐａｄ  Ａｒｒａｙ  Ｃａｒｒｉｅｒ）  構造で構成されている。
【０００７】
【発明が解決しようとする課題】
前述したＢＧＡは、多ピン化を進めていくとパッケージ基板の外形寸法が大きくなり、それに伴って基板の反りも大きくなる。パッケージ基板の反りは、ＢＧＡの組立てを困難にするだけでなく、ＢＧＡをマザーボードに実装する時の接続歩留まりにも直接影響する。
【０００８】
パッケージ基板の反りの原因は、パッケージ構造とも関連しているが、基板の製造履歴に支配されている部分も多く、特に加熱処理を行った後に顕著に反りが表れる。従って、パッケージ基板の構成材料や構造を最適化するだけでは反りをなくすことは困難であり、製造工程に着目した対策が必要となる。
【０００９】
ＢＧＡのもう一つの問題として、製造工程でパッケージ基板から発生する異物による信頼性および製造歩留まりの低下がある。
【００１０】
ＢＧＡの製造工程では、一枚の大型樹脂基板を打ち抜いて何枚かのパッケージ基板を作成した後、各パッケージ基板上に半導体チップを搭載する。打ち抜き切断されたパッケージ基板の端部は、樹脂や繊維などが破断された状態になっているため、それらのカス（滓）が基板表面などに付着して不良を引き起こす。この現象は、加熱工程を経た後に顕著に表れる。また、製造工程で用いる洗浄液、フラックスなどの薬液が切断端部から内部に染み込み易く、その洗浄や乾燥に長時間を要するのみならず、基板自身の劣化を招く原因ともなる。また、この切断端部には製造工程で使用する種々の物質が付着し易く、それが汚染の発生源となる場合もある。さらに、パッケージ基板の端部が破断された状態になることで、基板表面の回路形成領域が狭められるといった設計上の制約も生じる。
【００１１】
従って、パッケージ基板の端部からのカスの発生を防止し、組立て時間の短縮、基板の劣化防止などを図るためには、パッケージ基板の切断箇所を極力少なくするような組立て方法や、切断カスの発生が少ない切断方法を開発する必要がある。
【００１２】
本発明の目的は、ＢＧＡ構造を有するＬＳＩパッケージの基板の反りを抑制することのできる技術を提供することにある。
【００１３】
本発明の他の目的は、ＢＧＡ構造を有するＬＳＩパッケージの製造工程で発生する異物による信頼性、製造歩留まりの低下を抑制することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体集積回路装置の製造方法は、主面に縦方向および横方向に沿って複数の半導体チップを搭載する領域が設けられ、前記領域には半導体チップ接続用の第１の電極パッドが形成され、さらに前記主面と対向する他の主面に前記半導体チップを搭載する領域の下に位置する第２の電極パッドを有する樹脂製の大型基板を用意する工程と、前記大型基板の主面に複数の半導体チップのそれぞれの素子形成面と前記大型基板の第１の電極パッドとをバンプ電極を介して電気的に接続する工程と、前記複数の半導体チップのそれぞれの素子形成面を樹脂で被覆する工程と、前記工程の後、前記大型基板の他の主面の第２の電極パッドにバンプ電極を形成する工程と、前記工程の後、バーンイン試験または電気特性評価試験を行う工程と、前記工程の後、前記複数の半導体チップが搭載された前記大型基板を回転式のブレードを用いて切断することにより、前記主面に半導体チップが搭載され、前記他の主面に前記バンプ電極が形成されたパッケージ基板を複数個製造する工程とを含んでいる。
【００１７】
本発明による半導体集積回路装置の製造方法は、前記複数の半導体チップをポッティング樹脂で被覆する工程をさらに含んでいる。
【００１８】
本発明による半導体集積回路装置の製造方法は、前記大型基板を切断する工程に先立って、前記バーンイン試験または前記電気特性評価試験を行う工程を含んでいる。
【００１９】
本発明による半導体集積回路装置の製造方法は、前記パッケージ基板を前記バンプ電極を介してマザーボードに実装する工程をさらに含んでいる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳述する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本実施の形態によるＢＧＡの製造方法を図１〜図１０を用いて工程順に説明する。
【００２２】
まず、図１（平面図）および図２（図１のＩＩ−ＩＩ’線に沿った断面図）に示すような大型基板１Ａを用意する。この大型基板１Ａは、４〜６層程度の配線層を備えた変性エポキシ樹脂製の多層プリント配線基板であり、その外形寸法は、長辺が３００ｍｍ程度、短辺が２００ｍｍ程度、板厚が１ｍｍ程度である。
【００２３】
大型基板１Ａは、例えば長辺方向に８個、短辺方向に５個、合計８×５＝４０個の半導体チップを搭載できるようになっており、その主面には半導体チップとの接続に用いる電極パッド２と、マザーボードとの接続に用いる電極パッド３とが設けられている。これらの電極パッド２、３の数は、半導体チップ１個あたりそれぞれ２５０個程度である。電極パッド２、３とそれらを接続する配線（図示せず）とは銅（Ｃｕ）からなり、電極パッド２、３を構成するＣｕの表面にはニッケル（Ｎｉ）およびＡｕのメッキが施されている。この大型基板１Ａは、通常の多層プリント配線基板の製造方法に従って製造することができる。
【００２４】
次に、図３に示すように、大型基板１Ａの主面に形成された半導体チップ接続用の電極パッド２の上に錫（Ｓｎ）と鉛（Ｐｂ）の合金からなる半田バンプ４を形成する。半田バンプ４は、電極パッド２の表面に半田ペーストを印刷した後、リフロー炉内でこの半田ペーストを２５０℃程度でリフローして形成する。
【００２５】
次に、図４および図５に示すように、大型基板１Ａの主面に４０個の半導体チップ５を搭載する。それぞれの半導体チップ５には、例えばマイクロコンピュータが形成されており、端子数は２５０ピン程度である。半導体チップ５を搭載するには、まずフラックス塗布装置を使って大型基板１Ａの半田バンプ４の表面にフラックスを塗布した後、位置合わせ搭載機を使い、ウエハから切り出した良品の半導体チップ５をその主面（素子形成面）を基板側に向けて１個ずつ半田バンプ４上に位置決めする。次いで、リフロー炉内で半田バンプ４を２３０℃程度でリフローすることにより、半導体チップ５と半田バンプ４とを電気的に接続する。その後、大型基板１Ａを洗浄してフラックス残渣を除去する。
【００２６】
次に、図６および図７に示すように、各半導体チップ５をエポキシ樹脂６でモールドする。ここでは、大型基板１Ａを基板単位でモールド金型に装着し、４０個の半導体チップ５を同時に一括してモールドする。
【００２７】
次に、図８に示すようなダイシング装置２０を使って大型基板１Ａをその長辺方向および短辺方向に沿って格子状に切断する。このダイシング装置２０は、先端が鋭角となった回転式のブレード２１を備えており、このブレード２１で大型基板１Ａを切断することにより、打ち抜き方式で切断する場合に比べて切断面の破断が少なくなるため、樹脂や繊維などのカスの発生量を少なくすることができる。また、このダイシング装置２０に大型基板１Ａの位置検出および切断軌道修正機能を持たせることにより、高い寸法精度で切断を行うことができる。
【００２８】
図９は、上記の製造方法により得られたＢＧＡ１０Ａの外観斜視図である。大型基板（１Ａ）を切断して得られたパッケージ基板１２Ａの外形寸法は３５ｍｍ×３５ｍｍ程度、半導体チップ（５）が封止されたエポキシ樹脂６の外形寸法は２７ｍｍ×２７ｍｍ程度である。組立てに要した時間は、ＱＦＰと比較してパッケージ１個あたり、半導体チップの電気的接続が約２分の１、樹脂モールドが約４分の１に短縮できた。また、このパッケージ基板１２Ａの反りは０．０５ｍｍ以下であったのに対し、大型基板を切断してあらかじめパッケージ基板を作成してから、半田バンプの形成、半導体チップの搭載および封止などを行ってＢＧＡを組み立てた場合には、パッケージ基板の反りが０．１５ｍｍ程度になった。
【００２９】
その後、バーンイン試験および電気特性評価試験を行ってＢＧＡ１０Ａの良否を判定した後、図１０に示すように、マザーボード１１Ａの主面にＢＧＡ１０Ａを実装する。ＢＧＡ１０Ａを実装するには、まずＢＧＡ１０Ａのパッケージ基板１２Ａを接着剤などでマザーボード１１Ａの主面に接合した後、ワイヤボンディング装置を使い、ＢＧＡ１０Ａの電極パッド３とマザーボード１１Ａの電極パッド１３とをＡｕワイヤ１４で電気的に接続する。
【００３０】
（実施の形態２）
本実施の形態によるＢＧＡの製造方法を図１１〜図１９を用いて工程順に説明する。
【００３１】
まず、図１１および図１２に示すような大型基板１Ｂを用意する。この大型基板１Ｂは、マザーボードとの接続に用いる電極パッド３が基板の裏面側に配置されている以外は、前記実施の形態１で用いた大型基板１Ａとほぼ同一の構造および寸法で構成されている。
【００３２】
次に、図１３および図１４に示すように、大型基板１Ｂの主面に４０個の半導体チップ５を搭載する。前記実施の形態１と同様、半導体チップ５は、マイクロコンピュータを形成した、端子数２５０ピン程度のものを使用する。また、半導体チップ５の搭載は、前記実施の形態１と同じ方法で行い、その後、大型基板１Ｂを洗浄してフラックス残渣を除去する。
【００３３】
次に、図１５および図１６に示すように、半導体チップ５の主面を水分や異物などから保護するために、半導体チップ５の主面と大型基板１Ｂの主面との隙間およびその周囲に薄い板状の樹脂層８を形成する。樹脂層８を形成するには、例えばディスペンサなどを使って大型基板１Ｂと半導体チップ５との隙間およびその周囲にエポキシ系の熱硬化性樹脂をポッティングし、次いでこの樹脂を１５０℃程度に加熱して硬化させる。
【００３４】
次に、図１７に示すように、大型基板１Ｂの裏面に形成されたマザーボード接続用の電極パッド３に半田バンプ９を形成する。半田バンプ９は、電極パッド３の表面に半田ペーストを印刷した後、リフロー炉内で半田ペーストをリフローして形成する。この半田バンプ９は、半導体チップ５と大型基板１Ｂとを接続する半田バンプ４よりも低融点の半田材料で構成する。その後、大型基板１Ｂを洗浄してフラックス残渣を除去する。
【００３５】
次に、前記実施の形態１で用いたダイシング装置を使って大型基板１Ｂを切断することにより、図１８に示すようなＢＧＡ１０Ｂが４０個得られる。
【００３６】
このＢＧＡ１０Ｂのパッケージ基板１２Ｂの反りは０．０４ｍｍ以下であったのに対し、あらかじめ大型基板を切断してパッケージ基板を作成してからＢＧＡを組み立てた場合、パッケージ基板の反りは０．１３ｍｍ程度になった。組立てに要した時間は、ＱＦＰと比較してパッケージ１個あたり、半導体チップの電気的接続が約２分の１、樹脂層の形成が約３分の１に短縮できた。また、パッケージ基板１２Ｂの裏面に半田バンプ９を形成するのに要した時間は、あらかじめ大型基板を切断してパッケージ基板を作成してから半田バンプを形成する場合と比較してパッケージ基板１枚あたり、約２０分の１に短縮できた。
【００３７】
その後、バーンイン試験および電気特性評価試験を行ってＢＧＡ１０Ｂの良否を判定した後、図１９に示すように、マザーボード１１Ｂの主面にＢＧＡ１０Ｂを実装する。ＢＧＡ１０Ｂを実装するには、まずフラックス塗布装置を使ってＢＧＡ１０Ｂの半田バンプ９の表面にフラックスを塗布した後、位置合わせ搭載機を使い、ＢＧＡ１０Ｂをマザーボード１１Ｂの電極パッド１５上に位置決めする。次いで、リフロー炉内で半田バンプ９をリフローし、ＢＧＡ１０Ｂとマザーボード１１Ｂとを電気的に接続する。
【００３８】
（実施の形態３）
本実施の形態によるＢＧＡの製造方法を図２０〜図２８を用いて工程順に説明する。
【００３９】
まず、図２０および図２１に示すような大型基板１Ｃを用意する。この大型基板１Ｃは、４層程度の配線層を備えた変性エポキシ樹脂製の多層プリント配線基板であり、その外形寸法は、長辺が２００ｍｍ程度、短辺が１６７ｍｍ程度、板厚が１ｍｍ程度である。
【００４０】
大型基板１Ｃは、例えば長辺方向に８個、短辺方向に１６個、合計８×１６＝１２８個の半導体チップを搭載できるようになっており、その主面には半導体チップとの接続に用いる電極パッド１６が設けられ、裏面にはマザーボードとの接続に用いる電極パッド１７が設けられている。電極パッド１６の数は、半導体チップ１個あたり３０個程度であり、電極パッド１７の数は、ＢＧＡパッケージ１個あたり５０個程度である。電極パッド１６、１７とそれらを接続する配線（図示せず）とはＣｕからなり、電極パッド１６、１７を構成するＣｕの表面にはＮｉおよびＡｕのメッキが施されている。
【００４１】
次に、図２２および図２３に示すように、大型基板１Ａの主面に１２８個の半導体チップ１８を搭載する。それぞれの半導体チップ１８には、例えばメモリＬＳＩが形成されており、端子数は３０ピン程度である。半導体チップ１８を搭載するには、まずディスペンサを使って大型基板１Ｃの主面のチップ搭載領域に銀（Ａｇ）ペーストなどの接着剤を塗布した後、位置合わせ搭載機を使い、ウエハから切り出した良品の半導体チップ１８をその主面を上に向けて１個ずつチップ搭載領域に位置決めする。次いで、赤外線加熱炉内で接着剤を１５０℃程度で加熱、硬化させることにより、半導体チップ１８を大型基板１Ｃ上に固定する。
【００４２】
次に、図２４に示すように、ワイヤボンディング装置を使い、大型基板１Ｃの電極パッド１６と半導体チップ１８とをＡｕワイヤ１９で電気的に接続した後、図２５および図２６に示すように、半導体チップ１８を２個ずつエポキシ樹脂６でモールドする。このとき、大型基板１Ｃを基板単位でモールド金型に装着し、１２８個の半導体チップ１８を同時に一括してモールドする。
【００４３】
次に、図２７に示すように、大型基板１Ｃの裏面に形成されたマザーボード接続用の電極パッド１７に半田バンプ９を形成する。半田バンプ９の形成は、前記実施の形態２と同じ方法で行い、その後、大型基板１Ｃを洗浄してフラックス残渣を除去する。
【００４４】
次に、大型基板１Ｃをバーンイン装置に入れ、１２５℃程度でバーンイン試験を行った後、前記実施の形態１で用いたダイシング装置を使って大型基板１Ｃを切断してパッケージ基板１２Ｃに分割することにより、図２８に示すような、２個の半導体チップ１８を搭載したマルチチップモジュール構造のＢＧＡ１０Ｃが６４個得られる。
【００４５】
このＢＧＡ１０Ｃのパッケージ基板１２Ｃの外形寸法は２０ｍｍ×１５ｍｍ程度、半導体チップ１８の外形寸法は１４ｍｍ×５ｍｍ程度、この半導体チップ１８が２個封止されたエポキシ樹脂６の外形寸法は１６ｍｍ×１３ｍｍ程度である。また、パッケージ基板１２Ｃの反りは０．０３ｍｍ以下であったのに対し、あらかじめ大型基板を切断してパッケージ基板を作成してからＢＧＡを組み立てた場合、パッケージ基板の反りは０．１ｍｍ程度になった。
【００４６】
組立てに要した時間は、ＱＦＰと比較してパッケージ１個あたり、半導体チップの電気的接続がほぼ同時間、樹脂モールドが約４分の１に短縮できた。また、バーンインの際の装着および取り外しに要した時間は、ＢＧＡを１個ずつソケットに装着、配線する場合と比較して約１／１０に低減できた。
【００４７】
本実施の形態のＢＧＡ１０Ｃは、パッケージ基板１２Ｃの裏面に半田バンプ９を形成しているので、前記実施の形態２のＢＧＡ１０Ｂと同じ方法でマザーボード１１に実装することができる。
【００４８】
（実施の形態４）
実施の形態２で製造したマイクロコンピュータのＢＧＡ１個と、ＳＲＡＭのＳＯＪ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｊ−ｌｅａｄｅｄ）パッケージ２個と、実施の形態３で製造したメモリＬＳＩのＢＧＡ２個とをマザーボードに搭載し、ディジタル信号処理用のモジュール基板を作成した。
【００４９】
（実施の形態５）
実施の形態４で作成したディジタル信号処理用のモジュール基板を、送受信ボード、液晶表示パネル、キーボードなどを組み込んだＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔｓ）  に実装し、小型の情報端末機器を作成した。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５２】
（１）本発明の製造方法によれば、大型基板を切断してあらかじめパッケージ基板を作成してからＢＧＡを組み立てる製造方法に比べて、パッケージ基板の反りを３分の１程度まで低減することができる。これにより、各工程での製造が容易になり、ＢＧＡの製造歩留まりが向上する。
【００５３】
単一のパッケージ基板を作成してからＢＧＡを組み立てる場合は、反りの基板依存性が大きく、特に、加熱処理の直後にそれが顕著に表れる。これは、基板の切断も含めたパッケージ基板の製造工程における不均一さが原因であると推定される。これに対し、切断前の大型基板を使ってＢＧＡを組み立てる場合に基板の反りが少なくなるのは、大型基板では切断後にパッケージ基板となる領域の端部同士が相互に接続し、連続しているので、加熱時の反りが互いに相殺され、かつその状態が安定化しているためと考えられる。なお、この反り低減の効果は、大型基板に半導体チップを１列に搭載した時よりも、ＸおよびＹ方向にマトリクス状に搭載した時の方が高かった。
【００５４】
（２）本発明の製造方法によれば、ＢＧＡの組み立ての最終工程で大型基板を切断するので、基板の端部（切断面）から出る樹脂や繊維などのカスが製造工程の途中で基板表面などに再付着して不良を引き起こすことがない。また、製造工程で使用するフラックスや洗浄液などの薬液が基板の切断面から浸入することがないので、基板自身の劣化を防止できる。これにより、ＢＧＡの信頼性、製造歩留まりが向上する。
【００５５】
本発明の製造方法によれば、先端が鋭角となった回転式のブレードを用いて大型基板を切断することにより、樹脂や繊維などのカスの発生が大幅に低減すると共に、パッケージ基板の外形寸法精度が向上する。
【００５６】
また、打ち抜きによる基板の切断方法は、外形寸法の異なるパッケージ基板が多種類ある場合、打ち抜き型の種類が増えて型代が嵩むのに対し、ブレードによる切断方法は、単一の装置で種々の切断ピッチに対応できるため、ＢＧＡの多品種製造に適している。
【００５７】
さらに、パッケージ基板の製造に用いる大型基板の製造ロットおよび大型基板内での各パッケージ基板の位置、大型基板の製造状態などの情報は、ＢＧＡの製造歩留まり向上を図る上で不可欠であるが、ＢＧＡの組み立ての最終工程で大型基板を切断する本発明の製造方法によれば、これらの情報が容易に得られるため、パッケージ基板の製造歩留まりが向上する。
【００５８】
これらの効果により、ＢＧＡの平均製造歩留まりが約８２％となり、単一のパッケージ基板を作成してからＢＧＡを組み立てる製造方法に比較して１６％以上も向上した。
【００５９】
（３）本発明の製造方法によれば、大形基板単位でＢＧＡを製造することにより、パッケージ基板単位でＢＧＡを製造する場合に比較して基板のハンドリングが容易になるので、ＢＧＡの生産性が向上する。
【００６０】
また、半田バンプの形成、半導体チップと基板との電気的接続、半導体チップの樹脂被覆、バーンイン試験あるいは電気特性評価試験などを大形基板単位で行うことにより、一度に加工、組立できるＢＧＡの数が大幅に増え、ＢＧＡの生産性が向上する。さらに、バーンイン試験や電気特性評価試験時に配線の一部を大型基板内に形成することにより、同時検査や引き出し配線の低減が可能となるので、試験や組立に要する時間が低減でき、ＢＧＡの生産性が向上する。
【００６１】
また、ＢＧＡの組み立ての最終工程で大型基板を切断することにより、製造工程で使用するフラックスや洗浄液などの薬液が基板の切断面から浸入することがないので、基板の乾燥や洗浄に要する時間を大幅に短縮でき、ＢＧＡの生産性が向上する。
【００６２】
（４）本発明の製造方法によれば、外形寸法精度が高く、かつ基板端部へのダメージが少ない方法で切断を行うことにより、パッケージ基板の回路形成領域が基板の周辺部にまで拡張される。これにより、パッケージ基板をより小型化することができ、ＢＧＡの実装密度が向上する。
【００６３】
（５）上記したＢＧＡの製造歩留まりおよび生産性の向上により、ＢＧＡの製造コストを低減することができる。
【００６４】
（６）パッケージ基板の反りが低減されることにより、ＢＧＡを実装するマザーボードとの平坦性が確保されるため、実装信頼性および実装歩留まりが向上する。これにより、ＢＧＡを他の電子部品と共にマザーボードに実装したモジュール基板、さらにはこのモジュール基板を組み込んだ電子機器の信頼性および製造歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す大型基板の平面図である。
【図２】図１のＩＩ−ＩＩ’線に沿った大型基板の断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す大型基板の斜視図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す大型基板の斜視図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示すダイシング装置の概略図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示すＢＧＡの外観斜視図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の実装方法を示すマザーボードの概略図である。
【図１１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す大型基板の平面図である。
【図１２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図１３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す大型基板の斜視図である。
【図１４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す大型基板の斜視図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造方法を示すＢＧＡの外観斜視図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の実装方法を示すマザーボードの断面図である。
【図２０】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の斜視図である。
【図２１】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図２２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の斜視図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の斜視図である。
【図２６】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図２７】本発明の実施の形態３である半導体集積回路装置の製造方法を示す大型基板の断面図である。
【図２８】本発明の実施の形態３である半導体集積回路装置の製造方法を示すＢＧＡの断面図である。
【符号の説明】
１Ａ  大型基板
１Ｂ  大型基板
１Ｃ  大型基板
２  電極パッド
３  電極パッド
４  半田バンプ
５  半導体チップ
６  エポキシ樹脂
８  樹脂層
９  半田バンプ
１０Ａ  ＢＧＡ
１０Ｂ  ＢＧＡ
１０Ｃ  ＢＧＡ
１１Ａ  マザーボード
１１Ｂ  マザーボード
１２Ａ  パッケージ基板
１２Ｂ  パッケージ基板
１２Ｃ  パッケージ基板
１３  電極パッド
１４  Ａｕワイヤ
１５  電極パッド
１６  電極パッド
１７  電極パッド
１８  半導体チップ
１９  Ａｕワイヤ
２０  ダイシング装置
２１  ブレード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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