(57)【特許請求の範囲】
【請求項１】
半導体基板上に第1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在する導電層と接続されていない電気的に浮遊状態の配線層を形成し、該配線層上に第２絶縁膜を形成し、前記配線層上であって前記第２絶縁膜に、前記配線層の上面積に対して１／３００〜１００００の総底面積となるように１又は複数の接続孔を形成することからなり、
接続孔が、４以下のアスペクト比と０．１〜１．０μｍ2の底面積を有し、
接続孔を、配線層の第２絶縁膜に対するエッチング比が１より大きいＣ2Ｆ6、Ｃ4Ｆ8及びＡｒガスをエッチャントとする誘導結合型プラズマエッチング法により形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在する導電層と接続されていない電気的に浮遊状態の配線層を形成し、該配線層上に第２絶縁膜を形成し、前記配線層上であって前記第２絶縁膜に、前記配線層の上面積に対して１／３００〜１００００の総底面積となるように１又は複数の接続孔を形成することからなり、
接続孔が、４以下のアスペクト比と０．１〜１．０μｍ2の底面積を有し、
接続孔を、配線層の第２絶縁膜に対するエッチング比が１より大きいＣ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスをエッチャントとする磁場励起型反応性イオンエッチング法により形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、ドライエッチングによる微小スルーホールを形成することを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
半導体プロセスにおける絶縁膜又は導電膜等のドライエッチングにおいては、エッチャントであるプラズマの不均一性によって、ウェハ面内でのイオンの侵入量に差異が生じ、これによって、ウェハ内で電荷移動が起こって部分的に非常に高い電位が負荷されるチャージングが問題となっている。
【０００３】
現状では、よりいっそうの微細加工を達成するために、ＥＣＲ（エレクトロンサイクロトロン  レゾナンス）、ヘリコン、ヘリオスのような低圧（例えば、０．０１〜０．１ｍＴｏｒｒ）、かつ高密度のプラズマソースを用いることが一般的になりつつあり、チャージングに関する問題が顕著となっている。
【０００４】
ウェハ内でのチャージングは、一連の工程で製造されたトランジスタのゲート酸化膜を破壊することがあり、半導体装置の信頼性を低下させる。
【０００５】
一方、ゲート酸化膜は、半導体装置の微細化に伴って、よりいっそうの薄膜化が進められており、チャージアップダメージの問題はより深刻になっている。
【０００６】
このようなことから、ゲート破壊に関して、チャージアップダメージの生成のメカニズム、その低減のための対策等、種々の検討が行われているとともに、様々なアンテナパターンを用いてＱＢＤ、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）及びホットキャリア等についての種々の方法で、ゲート破壊の有無について評価が行われている。そして、これらの結果から、デバイスの設計段階からデザインルール上でアンテナ比に制限を設けてゲート破壊を未然に防ぐ手法が採用されている。
【０００７】
しかし、実際には、チャージアップダメージ自体はあまり改善されておらず、特に、ゲート破壊に至らない程度のチャージングやフローティングゲートに蓄積されるチャージングは、問題視されていないのが現状である。
【０００８】
ゲート破壊に至らないチャージングは、ドライエッチングによって形成したビアホールにおけるコンタクト抵抗を異ならせたり、特定のビアホールを高抵抗にすることがある。
【０００９】
例えば、下地構造がフローティングのメタルによって形成されている場合には、下地構造がフローティングでない場合に比較して、エッチングの際の反応生成物の堆積や蓄積が顕著になったり、下地構造に対する絶縁層のエッチング選択比を変動させることがある。また、下地構造がフローティングの場合にはメタルの面積やメタルに蓄積される電荷量に対応して下地構造に対する絶縁層のエッチング選択比が変動することが知られている。
【００１０】
したがって、絶縁層にコンタクトホールやビアホールを形成する場合、下地構造のメタル等がチャージングすると、同一のエッチング条件で同時に複数個のホールを形成すると、下地構造の種類や大きさによって、絶縁膜のエッチング選択比が大きくなり、一部のホール内部に反応生成物を堆積させることとなり、そのホールにおける導通不良やホール抵抗の高抵抗化をもたらすこととなる。
【００１１】
これに対しては、従来から、堆積性の強いガス（例えば、Ｃ４Ｆ８、ＣＨ２Ｆ２等）の量を減少したり、ＡｒやＨｅ等の希釈ガスの量を増大して、堆積性の強いガスの分圧を減らすことにより反応物の堆積を減少させ、下地構造との選択比を低下させる方法が採用されていた。
【００１２】
しかし、そのような方法では、下地構造との選択比が低いために、下地構造のオーバーエッチングによるロス量が増大し、プロセスマージンが小さくなるという別の問題を招いていた。
【００１３】
このようなことから、ドライエッチングでビアホールやコンタクトホールを形成する場合に、導通不良やホール抵抗の高抵抗化の原因となる反応性生物の堆積や蓄積、エッチング選択比の変動等を防止することができる別の方法が必要とされている。
【００１４】
本発明は上記課題に鑑みなされたものであり、プロセスマージンの減少を防止しつつ、ドライエッチングによってビアホールを形成する際に、下地構造の状態を制限することにより、反応生成物の堆積や蓄積、ひいてはエッチング選択比の変動を防止することができる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば、半導体基板上に第1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在する導電層と接続されていない電気的に浮遊状態の配線層を形成し、該配線層上に第２絶縁膜を形成し、前記配線層上であって前記第２絶縁膜に、前記配線層の上面積に対して１／３００〜１００００の総底面積となるように１又は複数の接続孔を形成することからなり、
接続孔が、４以下のアスペクト比と０．１〜１．０μｍ2の底面積を有し、
接続孔を、配線層の第２絶縁膜に対するエッチング比が１より大きいＣ2Ｆ6、Ｃ4Ｆ8及びＡｒガスをエッチャントとする誘導結合型プラズマエッチング法により形成することを特徴とする半導体装置の製造方法が提供される。
【００１６】
また、本発明によれば、半導体基板上に第1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在する導電層と接続されていない電気的に浮遊状態の配線層を形成し、該配線層上に第２絶縁膜を形成し、前記配線層上であって前記第２絶縁膜に、前記配線層の上面積に対して１／３００〜１００００の総底面積となるように１又は複数の接続孔を形成することからなり、
接続孔が、４以下のアスペクト比と０．１〜１．０μｍ2の底面積を有し、
接続孔を、配線層の第２絶縁膜に対するエッチング比が１より大きいＣ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスをエッチャントとする磁場励起型反応性イオンエッチング法により形成することを特徴とする半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明は、同層又は下層に存在する導電層と接続されていない配線層を有し、この配線層上に形成される接続孔が、配線層上に配置する接続孔の総底面積と配線層の上面積との比が１：３００〜１００００に設定されてなる半導体装置の製造方法である。
【００１８】
本発明において使用することができる半導体基板は、例えば、シリコン、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板が好ましい。また、半導体基板は、その表面にトランジスタ、キャパシタ等の半導体素子や回路、配線層、素子分離領域、絶縁膜等が組み合わせられて形成されていてもよい。
【００１９】
第１絶縁膜は、通常、ゲート酸化膜、トンネル酸化膜、層間絶縁膜、容量絶縁膜等の種々の機能を発揮し得る絶縁膜を包含するものであり、その材料、膜厚等は、通常半導体装置において使用されるものであれば特に限定されるものではない。例えば、シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺＴ、強誘電体膜又は反強誘電体膜等の単層膜又は積層膜等が挙げられる。また、膜厚は、その機能に応じて設定することができ、例えば、７００〜１１００ｎｍ程度が挙げられる。第１絶縁膜は、後述するように少なくともその上に形成される配線層を電気的に浮遊状態とすることができるように配置されていてばよく、半導体基板上の略全面に形成されていてもよいし、一部の領域にのみ形成されていてもよい。
【００２０】
配線層は、この配線層と同じ層又はその下層に配置する他の配線層や電極等の導電層と接続されていない配線層を意味する。ここで、配線層と同じ層とは、単に半導体基板からの高さが同程度にある層を意味するものではなく、製造プロセスにおいて同一の工程によって形成される層を意味する。また、配線層の下層とは、製造プロセスにおいて、この配線層よりも先の工程において形成された層を意味する。具体的には、キャパシタの上部電極、ダミー電極、不揮発性トランジスタのフローティングゲート等が挙げられる。配線層は、導電性材料により形成されるものであれば特に限定されず、例えば、アモルファス、単結晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シリコン、ゲルマニウム等）又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム、銅等の金属；チタン、タンタル、タングステン等の高融点金属；高融点金属とのシリサイド、ポリサイド；ＩＴＯ、ＳｎＯ２、ＺｎＯ等の透明性導電体等の単層膜又は積層膜により形成することができる。その膜厚は、その機能に応じて設定することができ、例えば、４００〜６００ｎｍ程度が挙げられる。また、配線層の形状は特に限定されるものではなく、矩形、ストライプ状、島状、格子状等の種々の形状が挙げられる。配線層は、この配線層と同層又は下層の導電層と接続されていないものが少なくとも１つ形成されていてばよく、２つ以上形成されている場合には、他の配線層は、同層又は下層の導電層と接続されていてもよい。
【００２１】
第２絶縁膜は、通常、層間絶縁膜としての機能を発揮し得る絶縁膜であり、その材料、膜厚等は、通常半導体装置において使用されるものであれば特に限定されるものではない。例えば、第１絶縁膜として挙げられた材料、膜厚の中から適当なものを選択して用いることができる。なかでも、シリコン酸化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等による絶縁膜であって、膜厚が７００〜１１００ｎｍ程度のものが好ましい。第２絶縁膜は、通常、配線層を含む半導体基板上の略全面に形成されているが、一部の領域にのみ形成されているものでもよい。
【００２２】
第２絶縁膜には、接続孔が１又は複数個形成されており、その少なくとも１個は、上述したような同層又は下層の導電層と接続されていない配線層の直上に形成されていることを要する。接続孔が複数個形成されている場合には、そのうちのいくつかが又は接続孔ごとに接続孔の大きさ及び／又は形状が異なっていてもよいが、同一の配線層上に形成される複数の接続孔は、同じ大きさ及び形状であることが好ましく、接続孔のすべての大きさ及び形状が同一であることがより好ましい。接続孔の大きさ及び形状は特に限定されるものではないが、例えば、接続孔の底面積が０．１〜１．０μｍ２程度、さらに０．１〜０．６μｍ２程度、０．２〜０．５μｍ２程度、０．３〜０．４μｍ２程度であることが適当である。また、接続孔のアスペクト比が４程度以下、３．４程度以下、３．４〜１．０程度、３．０〜１．０程度、３．０〜２．５程度となるように設定することが適当である。接続孔の数は、その下層に位置する配線層のサイズ等によって適宜調整することができるが、例えば、１〜１万個程度の範囲が挙げられる。この配線層上に配置する接続孔は、その総底面積とこの配線層の上面積との比が１：３００〜１００００程度が適当である。好ましくは１：４００〜１００００程度、さらに好ましくは１：４４０〜４０００程度、１：４４０〜１５００程度である。接続孔の形状は、通常円又はほぼ円であるが、矩形、その他の多角形等であってもよい。なお、接続孔の個数、接続孔の底面積、配線層の上面積に対する接続孔の総底面積、アスペクト比等は、上記の範囲内において適切な組み合わせを選択することにより、さらには、第２絶縁膜の適切なエッチング方法及び／又はエッチング条件と組み合わせることにより、接続孔の形成の際に反応生成物等の堆積及び蓄積を有効に防止することができ、この接続孔を介して導電材料が接続される場合に、コンタクト抵抗の増大や変動等を防止することができる。
【００２３】
また、本発明の半導体装置の製造方法においては、まず、半導体基板上に第１絶縁膜を形成する。第１絶縁膜の形成方法は、その材料により異なるが、熱酸化法、ＣＶＤ法、スパッタリング法、蒸着法等、種々の方法によって、半導体基板上全面又は一部の領域上にのみ形成することができる。
【００２４】
次いで、第１絶縁膜上に、同層又は下層に存在する導電層と接続されていない電気的に浮遊状態の配線層を形成する。配線層は、例えば、ＣＶＤ法、スパッタリング法、蒸着法等種々の方法によって、第１絶縁膜上全面に、導電性材料の膜を形成し、その後、公知の方法、例えばフォトリソグラフィ及びエッチング工程によって導電性材料の膜を所望の形状にパターニングすることにより形成することができる。なお、ここで電気的に浮遊状態の配線層とするために、直下に第１絶縁膜しか形成されていない領域、つまり、コンタクトホールが形成されていない領域に、配線層が配置するようにパターニングすることが好ましい。
【００２５】
さらに、配線層上に第２絶縁膜を形成する。第２絶縁膜は、第１絶縁膜と同様の方法により形成することができる。
【００２６】
続いて、配線層上であって前記第２絶縁膜に１又は複数の接続孔を形成する。接続孔の形成は、公知の方法、例えば、フォトリソグラフィ及びエッチング工程により形成することができる。ここでのエッチング工程は、スパッタリング法、反応性イオンエッチング法、プラズマエッチング法等のドライエッチング、酸又はアルカリを用いたウェットエッチングのいずれであってもよいが、ドライエッチングが好ましい。なかでも、第２絶縁膜とその下に配置する配線層とのエッチング比、つまり、第２絶縁膜／配線層が１より大きくなるドライエッチング法により、好ましくは５より大きい、１０より大きい、２０より大きいドライエッチング法により、第２絶縁膜に接続孔を形成することが好ましい。このようなエッチングを実現できる方法としては、例えば、プラズマエッチング及び反応性イオンエッチング法が挙げられる。具体的には、エッチャントとしてＣ２Ｆ６、Ｃ４Ｆ８及びＡｒガスと誘導結合型プラズマエッチング装置とを用いるプラズマエッチング法、エッチャントとしてＣ４Ｆ８、ＣＯ、Ａｒ及びＯ２ガスと磁場励起型反応性イオンエッチング装置とを用いる反応性イオンエッチング法等が挙げられる。なお、接続孔は、配線層の上面積に対して１／３００〜１００００程度の総底面積となるように形成することを要する。また、接続孔の底面積及びアスペクト比は、特に限定されるものではないが、上記の範囲で形成することが適当である。
【００２７】
また、本発明の方法においては、第２絶縁膜に、上記のように接続孔を形成した後、公知の方法により、コンタクトプラグの形成、さらにプラグ上であって第２絶縁膜上に上層配線層等を形成してもよく、これらの一連工程を繰り返すことにより、多層配線構造を実現することができる。
【００２８】
試験例１
本発明の半導体装置の製造方法におけるドライエッチングの条件を設定するために、キャパシタ及びビアホールを形成した。
【００２９】
まず、図２（ａ）に示すように、素子分離領域２１が形成されたシリコン基板２０に、イオン注入によりキャパシタ下部電極として高濃度不純物領域２２を形成した。なお、高濃度不純物領域２２は、表１に示す上部電極のサイズよりも縦横２０μｍ程度小さいサイズにそれぞれ形成した。
【００３０】
シリコン基板２０上に、キャパシタ絶縁膜としてシリコン酸化膜２３及びシリコン窒化膜２４を順次形成し、さらにキャパシタ上部電極として、ＴｉＮ（１０００Å）／Ｔｉ（５０Å）／Ａｌ−Ｃｕ合金（４０００Å）／ＴｉＮ（２００Å）／Ｔｉ（３００Å）の積層膜２５を形成し、フォトリソグラフィ及びエッチング工程により積層膜２５及びシリコン窒化膜２４を、表１に示す上部電極サイズとなるような６種類のマスクを用いてそれぞれパターニングして、種々のサイズを有し、かつ浮遊状態の上部電極を備えるキャパシタを形成した。
【００３１】
得られたキャパシタの容量値を初期容量比として、Ｃ−Ｖ測定法を用いて測定した。その結果を表１に示す。
【００３２】
得られたキャパシタの上に膜厚１．１μｍ程度のシリコン酸化膜からなる層間絶縁膜２６を形成した。
【００３３】
フォトリソグラフィ及びエッチング工程により、表１に示す６種類のマスクを用いて、上部電極上に所定の数のビアホール２７が配置されるように、誘導結合プラズマエッチング装置又は磁場励起型反応性イオンエッチング装置を用いて、底面の直径が０．３６μｍ程度のほぼ円柱状のビアホール２７を層間絶縁膜２６にそれぞれ形成した。
【００３４】
なお、誘導結合プラズマエッチャーによるエッチング条件は、ソースパワーが１９００Ｗ、バイアスパワーが１４００Ｗ、エッチング圧力が５ｍＴｏｒｒ、ガス種及び流量がＣ２Ｆ６：１０ｓｃｃｍ、Ｃ４Ｆ８：６ｓｃｃｍ及びＡｒ：９５ｓｃｃｍとした。また、磁場励起型反応性イオンエッチャーによるエッチング条件は、ソースパワーが１５００Ｗ、エッチング圧力が３０ｍＴｏｒｒ、ガス種及び流量がＣ４Ｆ８：１２ｓｃｃｍ、ＣＯ：５０ｓｃｃｍ、Ａｒ：２０００ｓｃｃｍ及びＯ２：５ｓｃｃｍとした。
【００３５】
【表１】
0003547364.tif 000002
【００３６】
ビアホールを形成するためのドライエッチングにおいて、層間絶縁膜であるシリコン酸化膜とその下地となるＴｉＮとのエッチングレートを測定した。また、表１から上部電極の面積／ビアホールの底面積を算出した（表２）。これらの結果から、さらに、層間絶縁膜であるシリコン酸化膜と、その下地となるＴｉＮとのエッチングレートの選択比と、上部電極の面積／ビアホールの底面積との関係を、種々のキャパシタにおいて算出した。その結果を図３に示す。
【００３７】
【表２】
0003547364.tif 000003
【００３８】
図３によれば、誘導結合プラズマエッチング及び磁場励起型反応性イオンエッチングによって、シリコン酸化膜からなる層間絶縁膜にビアホールを形成する場合、キャパシタ下部電極の面積が増大するにしたがって、つまり、上部電極の単位面積あたりのビアホールの占める面積が減少するにしたがって、下地のＴｉＮとの選択比が上昇することがわかる。磁場励起型反応性イオンエッチング（図３中、●）では、マスク番号１〜４によるキャパシタにおいて、下地のＴｉＮとの選択比は４２〜８０程度得られており、誘導結合プラズマエッチング（図３中、□）では、マスク番号１〜４によるキャパシタにおいて、２７〜８０程度の選択比が得られている。一方、マスク番号５及び６によるキャパシタでは、いずれのエッチング装置を用いた場合においても、下地のＴｉＮとの選択比８０以上が得られているが、エッチング中にビアホール内にポリマーが発生し、ＴｉＮ上に反応生成物が堆積しているのが観察された。
【００３９】
このことから、マスク番号１〜４によるキャパシタの構造が下地のＴｉＮとの選択比の点で良好であり、マスク番号５及び６は、プロセス上使用できないことがわかった。
【００４０】
なお、キャパシタ上部電極が浮遊状態である上記の試験例に対する比較例として、キャパシタ上部電極をシリコン基板と接続して浮遊状態でない状態とした以外は、上記と同様にして種々のキャパシタ及びビアホールを形成し、上記と同様に選択比と上部電極の面積／ビアホールの底面積との関係を測定したところ、図３に示すように、磁場励起型反応性イオンエッチング（図３中、▲）及び誘導結合プラズマエッチング（図３中、黒四角）のいずれの場合でも、選択比は、キャパシタ上部電極の面積やビアホールの底面積にかかわらず、２２〜２５の値で、ほぼ一定であった。
その後、図２（ｂ）に示すように、ビアホール２７を含む層間絶縁膜２６上にアルミニウム膜２８を形成し、所望の形状にパターニングしてコンタクトプラグ及び配線層を形成した。
【００４１】
試験例２
ビアホールの直径を０．３２μｍ径（アスペクト比：約３．４）、０．３６μｍ径（アスペクト比：約３．０）、０．４０μｍ径（アスペクト比：約２．７）とする以外は、試験例１と同様のマスクを用い、同様にキャパシタ、ビアホール及びコンタクトプラグ及び配線層を形成した。
【００４２】
得られたキャパシタ（ビアホール、コンタクトプラグ及び配線層形成後）の容量値を試験例１と同様に測定し、ビアホール形成前のキャパシタの初期容量値に対する減少割合を算出した。減少割合は、あらかじめ測定した各マスク番号におけるキャパシタ初期容量値からビアホールを形成した後の容量値への減少を百分率で算出した。その結果を図４及び図５に示す。なお、図４は、磁場励起型反応性イオンエッチングによってビアホールを形成した場合の容量値の減少率を、図５は、誘導結合プラズマエッチングによってビアホールを形成した場合の容量値の減少率を示す。
【００４３】
図４によれば、磁場励起型反応性イオンエッチングの場合において、マスク番号１〜４のキャパシタでは、ビアホールのアスペクト比が２．７〜３．４の場合には、キャパシタ容量の減少はなく、エッチング反応生成物の堆積及び蓄積のないビアホールが形成可能であることがわかった。
【００４４】
また、図５によれば、誘導結合プラズマエッチングの場合において、マスク番号１キャパシタでは、いずれのアスペクト比でも、キャパシタ容量の減少のない、エッチング反応生成物の堆積及び蓄積のないビアホールが形成可能であることがわかった。また、アスペクト比が２．７及び３．０の場合には、マスク番号１〜５のキャパシタにおいても、キャパシタ容量の減少がないことがわかった。
【００４５】
一方、アスペクト比が大きくなる（ビアホールの開口面積が小さくなる）と、容量比の減少率が増加することがわかった。
【００４６】
このことは、以下のように考えられる。つまり、ドライエッチング中における電子シェーディング効果によって、ビアホールの単位開口面積あたりの電荷量が増加する。その結果、エッチングが進行して下地のＴｉＮが露出した際に、下地のＴｉＮがチャージアップされ、ＴｉＮ表面に電荷が蓄積され、エッチングの反応生成物が静電的にＴｉＮ表面に吸着し、ビアホール底部に反応生成物が堆積及び蓄積が起こる。反応生成物の蓄積により、キャパシタの下部電極とコンタクトプラグとの間に反応生成物が介在し、もう一つのキャパシタが直列に加えられた状態になり、下部電極と配線層との間のキャパシタ容量が減少する。このため、上部電極とコンタクトプラグ又は配線層との接触抵抗が大きくなったり、オープンになったりする。特に、マスク番号６のように、キャパシタ上部電極の面積が大きく、ビアホールの底面積が小さいほど、キャパシタ容量の減少が顕著となる。
【００４７】
以上のことから、上記のようなキャパシタ上の層間絶縁膜に、磁場励起型反応性イオンエッチング装置及び誘導結合プラズマエッチング装置を用いてビアホールを形成する場合、マスク番号１〜４によるキャパシタの構造であり、かつアスペクト比が２．７〜３．０のビアホールが、キャパシタの容量値の減少が無いか又は少ないため、良好であることがわかった。
【００４８】
なお、図４から、アスペクト比が２．７の場合、キャパシタ上部電極の面積／ビアホール面積は、マスク番号は１〜４では３４５倍〜３０１５倍、すなわち、ビアホール面積／キャパシタ上部電極の面積が、０．００２８〜０．０００３３である。このような範囲となるように、キャパシタ上部電極とビアホールとの面積を設定することにより、ビアホール底部にエッチング反応生成物が堆積しないドライエッチングを行うことができる。
【００４９】
また、アスペクト比が３．０の場合、キャパシタ上部電極の面積／ビアホール面積は、マスク番号は１〜４では４４８倍〜３９０９倍、すなわち、ビアホール面積／キャパシタ上部電極の面積が、０．００２２〜０．０００２５である。このような範囲となるように、キャパシタ上部電極とビアホールとの面積を設定することにより、ビアホール底部にエッチング反応生成物が堆積しないドライエッチングを行うことができる。
【００５０】
以下に、本発明の半導体装置の製造方法を示す。
【００５１】
まず、図１（ａ）に示すように、既知の方法により素子分離膜５を有する半導体基板１上に、ゲート電極２、ソース／ドレイン領域３からなるトランジスタを形成し、トランジスタ上に第１層間絶縁膜４を形成する。
【００５２】
次に、図１（ｂ）に示すように、ソース／ドレイン領域３上の第１層間絶縁膜４にコンタクトホールを形成し、その上にタングステンによる第１配線膜６をスパッタリング等で形成する。
【００５３】
続いて、図１（ｃ）に示すように、既知の方法により第１配線膜６を第１層間絶縁膜４の表面が露出するまでエッチバックして平坦化することにより、ソース／ドレイン領域３に接続するコンタクトプラグ７を形成する。コンタクトプラグ７が埋め込まれた第１層間絶縁膜４の上に、アルミニウムによる第２配線膜８をスパッタリング等で形成し、フォトリソグラフィー及びエッチング技術によって、第２配線膜８を所定の形状にパターニングする。得られた第２配線膜８のうち、電気的に浮遊状態のものを２２０×２２０μｍのサイズとする。この第２配線膜８上に第２層間絶縁膜９を、膜厚１．１μｍ程度のシリコン酸化膜により形成する。
【００５４】
次いで、図１（ｄ）に示すように、第２配線膜８の所定の位置にスルーホール１０を形成するために、レジストパターン１１を形成し、これをマスクとして用いて、第２層間絶縁膜９に直径０．３６μｍ程度のスルーホール１０を１０６２個形成する。この際のスルーホールの形成は、誘導結合プラズマエッチャーを用い、エッチング条件は、ソースパワーが１９００Ｗ、バイアスパワーが１４００Ｗ、エッチング圧力が５ｍＴｏｒｒ、ガス種及び流量がＣ２Ｆ６：１０ｓｃｃｍ、Ｃ４Ｆ８：６ｓｃｃｍ及びＡｒ：９５ｓｃｃｍとする。
【００５５】
その後、図１（ｅ）に示すように、タングステン膜をスパッタリング等で形成し、上記と同様にエッチバックすることにより、コンタクトプラグ１２を形成する。続いて、コンタクトプラグ１２が埋め込まれた第２層間絶縁膜９の上に、アルミニウム膜をスパッタリング等で形成し、所定の形状にパターニングすることにより、第３配線膜１３を形成する。
【００５６】
このようにして得られた多層配線構造においては、スルーホール内への反応生成物の堆積及び蓄積がなく、各配線のコンタクト抵抗の上昇は起こらず、良好な配線構造を得ることができた。
【００５７】
【発明の効果】
本発明によれば、配線層上に配置する接続孔の総底面積と配線層の上面積との比が１：３００〜１００００に設定されることにより、接続孔の形成の際に接続孔内への反応生成物等の堆積及び蓄積を有効に防止することができ、この接続孔を介して導電材料が接続される場合に、コンタクト抵抗の増大や変動等を防止することができる。
【００５８】
特に、接続孔のアスペクト比が４以下、接続孔の底面積が０．１〜１．０μｍ２である場合には、容易にコンタクト抵抗の増大や変動等を防止することができる。
【００５９】
また、本発明によれば、半導体基板上に第１絶縁膜を形成し、該第１絶縁膜上に同層又は下層に存在する導電層と接続されていない電気的に浮遊状態の配線層を形成し、該配線層上に第２絶縁膜を形成し、前記配線層上であって前記第２絶縁膜に、前記配線層の上面積に対して１／３００〜１００００の総底面積となるように１又は複数の接続孔を形成することにより、上記のようにコンタクト抵抗の増大や変動等を防止した半導体装置を容易に製造することが可能となる。
【００６０】
特に、配線層の第２絶縁膜に対するエッチング比が１より大きくなるドライエッチング法により、第２絶縁膜に接続孔を形成することからなる場合、ことにエッチャントとしてＣ２Ｆ６、Ｃ４Ｆ８及びＡｒガスを用いる誘導結合型プラズマエッチング法又はエッチャントとしてＣ４Ｆ８、ＣＯ、Ａｒ及びＯ２ガスを用いる磁場励起型反応性イオンエッチング法であるドライエッチング法により第２絶縁膜に接続孔を形成する場合には、接続孔をエッチングによって形成する際に、下地の配線層に蓄積される電荷量をコントロールすることができ、接続孔内での反応生成物の堆積、蓄積を容易に制御することができ、接続孔におけるコンタクト抵抗の増大を防止して、デバイスの特性を向上させることができ、信頼性の高い半導体装置を確実に得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施例を示す概略製造工程断面図である。
【図２】本発明の半導体装置の製造方法における接続孔の形成条件を設定するために用いた容量値測定用キャパシタの製造工程断面図である。
【図３】種々のマスクを用いて接続孔を形成した場合の選択比と上部電極の面積／ビアホールの底面積との関係を示した図である。
【図４】アスペクト比を変更して、種々のマスクを用いて、磁場励起型反応性イオンエッチング装置により接続孔を形成した場合の容量値の減少割合と上部電極の面積／ビアホールの底面積との関係を示した図である。
【図５】アスペクト比を変更して、種々のマスクを用いて、誘導結合プラズマエッチング装置により接続孔を形成した場合の容量値の減少割合と上部電極の面積／ビアホールの底面積との関係を示した図である。
【符号の説明】
１  半導体基板
２  ゲート電極
３  ソース／ドレイン領域
４  第１層間絶縁膜（第１絶縁膜）
５  素子分離膜
６  第１配線膜
７  コンタクトプラグ
８  第２配線膜（配線層）
９  第２層間絶縁膜（第２絶縁膜）
１０  スルーホール（接続孔）
１１  レジストパターン
１２  コンタクトプラグ
１３  第３配線膜
２０  シリコン基板
２１  素子分離領域
２２  高濃度不純物領域
２３  シリコン酸化膜
２４  シリコン窒化膜
２５  積層膜
２６  層間絶縁膜
２７  ビアホール
２８  アルミニウム膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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