(57)【特許請求の範囲】
【請求項１】
少なくとも２つのトランジスタ領域及びこのトランジスタ領域間に設けられたコンタクト領域とを有する実質的に直線状であり、１対の第１及び第２の長辺及び１対の短辺を有するゲート電極パターンを備えたレティクルパターンを用いてリソグラフィ工程を行うことにより半導体基板にゲート電極を形成する工程を備え、
前記レティクルパターンの前記トランジスタ領域間には前記コンタクト領域を少なくとも一部配置される凸部を第１の長辺に有し、且つ少なくとも前記凸部の長さの一部と対向する凹部を前記第１の長辺と対向する前記第２の長辺に有するようにしたことを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部は、少なくとも前記凸部の長さ全体と対向することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記凹部は、前記トランジスタ領域にも含まれるようにしたことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記凹部の前記第２の長辺と平行な長さは、前記凸部の前記第１の長辺と平行な長さより長く、前記凹部の前記短辺と平行な幅は、前記コンタクト領域の直径より小さいことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極は、ＳＲＡＭメモリセルを構成する駆動用トランジスタ及び負荷トランジスタのゲート電極に用いられることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ＳＲＡＭメモリセルを構成する転送トランジスタのゲート電極のゲート電極幅の設計値からレティクル上での前記転送トランジスタのゲート電極幅への寸法変換差は、前記駆動用トランジスタ及び負荷トランジスタのゲート電極のゲート電極幅の設計値からレティクル上での前記駆動用トランジスタ及び負荷トランジスタのゲート電極幅への寸法変換差よりも小さいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板に形成され、少なくとも２つのトランジスタ領域及びこのトランジスタ領域間に設けられたコンタクト領域とを有し、実質的に直線状であり、１対の第１及び第２の長辺及び１対の短辺を有するゲート電極パターンを備え、前記ゲート電極パターンの前記トランジスタ領域間には前記コンタクト領域を少なくとも一部配置される凸部を前記第１の長辺に有し、且つ少なくとも前記凸部の長さの一部と対向する凹部を前記第１の長辺と対向する前記第２の長辺に有することを特徴とする半導体装置。
【請求項８】
前記凹部は、少なくとも前記凸部の長さ全体と対向することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記凹部は、前記トランジスタ領域上にも形成することを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１０】
前記凹部の前記第２の長辺と平行な長さは、前記凸部の前記第１の長辺と平行な長さより長く、前記凹部の前記短辺と平行な幅は、前記コンタクト領域の直径より小さいことを特徴とする請求項７乃至請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記ゲート電極は、ＳＲＡＭメモリセルを構成する駆動用トランジスタ及び負荷トランジスタのゲート電極に用いられることを特徴とする請求項７乃至請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記駆動用トランジスタのドレインと前記負荷トランジスタのドレインは、前記半導体基板に直接形成された金属配線によって電気的に接続されていることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のゲート構造に係り、とくにＭＯＳトランジスタを有するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）  のセルレイアウト及び半導体装置を製造するためのレティクルパターンに関するものである。
【０００２】
【従来の技術】
ＩＣ、ＬＳＩなどの半導体装置は、基本的に設計工程（機能設計、論理設計、レイアウト設計など）及び製造試験工程（チップ製造工程、試験評価工程など）を経て製品が製造される。半導体装置のプロセス技術は、現在ではディープサブミクロン世代に移っている。これにしたがって半導体装置に用いられる配線の幅も０．３μｍ以下に縮小されるようになってくる。ところが、例えば、ポリシリコン配線の配線幅などの縮小化傾向は、光近接効果によって生じる微小な配線幅の変動も無視することができなくなる。光近接効果は、ポリシリコン配線の配線幅の仕上り値がこの配線と近接するポリシリコン配線までの距離（スペース）によって変動する現象である。つまり、半導体装置内のパターンの微細化と高密度化にともない、このようなパターンを描画・露光するにあたって荷電ビーム露光装置や光学縮小投影露光装置を用いるが、この時に近接効果によってパターンの寸法精度が低下する現象である。
【０００３】
【発明が解決しようとする課題】
従来半導体装置の高集積化、高性能化は、微細加工技術の開発や発展により支えられてきた。そして、その微細加工技術の中でも、とくに重要な役割を果たすリソグラフィ−技術においては、用いる光の短波長化、より高解像度なフォトレジスト材料の開発、フォトレジスト膜厚制御の改善による均一性の高い塗布を前提としたフォトレジスト材料の薄膜化等の技術が微細加工の実現に多大な寄与をしている。しかし、上記の高解像度技術は、単純な微細パターンのライン・スペ−スパタ−ンと同様の加工精度、リングラフィ工程での加工裕度を与えることはできない。
このパタ−ン忠実性の問題は、例えば、１つのメモリセル内に６個のＭＯＳＦＥＴを形成するＳＲＡＭの微細化に対して大きな影響を与える。
【０００４】
図７は、微細化に適したＳＲＡＭのセルレイアウトを示す平面図である。このＳＲＡＭの特徴は、ＳＲＡＭセルの負荷トランジスタ（ｐＭＯＳトランジスタ）のドレインと駆動用トランジスタ（ｎＭＯＳＦＥＴ）のドレインをタングステン（Ｗ）のローカル配線（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）２３（図１５、図１６参照）を用いてつなぐことにより、図８に示したローカル配線を用いないメモリセルに対し、メタル配線がゲート電極とローカル配線の接続のみで単純な対称性の良いパターンを実現し、セル面積の低減を図ることができる。図９は、図７に示す微細化に適したＳＲＡＭセルの断面図である。図２１は、図７のＳＲＡＭのセルレイアウトの配線部を示す平面図である。また、図２２は、図８のＳＲＡＭのセルレイアウトの配線部を示す平面図である。これらの図からローカル配線を用いたＳＲＡＭがセル面積の低減に資することは明らかである。
【０００５】
図１０乃至図１６は、図７に示すＳＲＡＭセルのプロセスフローを示す断面図である。ｐ型シリコン半導体基板１上に熱酸化によりＳｉＯ２  膜３２を、例えば、１０ｎｍ形成し、その上にＬＰ−ＣＶＤ法により多結晶シリコン膜３３を２００ｎｍ厚程度形成する。さらにその上にＬＰ−ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２  ）３４を２００ｎｍ厚程度形成する。次に、写真蝕刻法により素子領域をフォトレジストパターン３５で被覆する（図１０（ａ））。
このフォトレジストパターンをマスクに対多結晶シリコン膜に対し選択比をもつ異方性ドライエッチングでシリコン酸化膜３４をエッチングし、フォトレジストパターン３５を剥離する。これにより形成されたシリコン酸化膜３４をマスクに、対酸化膜に対して選択比が十分に取れる異方性ドライエッチングで多結晶シリコン３３をエッチングし、さらに、熱酸化膜３２をエッチングし、しかる後に、対酸化膜に対して選択比が十分に取れる異方性ドライエッチングでシリコン半導体基板３１を０．５μｍ程度エッチングして、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の溝部４５を形成する（図１０（ｂ）））。
【０００６】
この後に、ＬＰ−ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２  ）３７を１．５μｍ堆積する（図１１（ａ））。この後、対多結晶シリコンに対して選択比の取れる化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）  によりシリコン酸化膜３７の平坦化を行う。平坦化後、シリコン酸化膜３７をＮＨ４  Ｆあるいはドライエッチングにより多結晶シリコン膜３３がちょうど露出するまでエッチングし（図１１（ｂ））、しかる後多結晶シリコン膜３３を対シリコン酸化膜で選択比が取れる等方性ドライエッチングでエッチングし、埋め込み酸化膜３６を形成する。この後シリコン酸化膜３６の膜応力低減のための熱処理を、例えば、１０００℃で行う。この後、シリコン半導体基板１２上のシリコン酸化膜をＮＨ４  Ｆでエッチングし、シリコン酸化膜（ＳｉＯ２  ）３８を、例えば、８００℃の熱酸化により形成する。その後写真蝕刻法でのフォトレジストパターン形成により、Ｐ型及びＮ型不純物を半導体基板１２にイオン注入し、例えば、１０００℃の熱処理により不純物原子を活性化してＰウエル３９、Ｎウエル４０及びここに形成されるＭＯＳトランジスタのしきい値調整を行う（図１２（ａ））。
【０００７】
次に、シリコン半導体基板１２の表面の熱酸化膜３８を除去し、その上にゲート絶縁膜（ＳｉＯ２  ）４１を７５０℃の熱酸化法で６ｎｍ厚程度形成する。しかる後ＬＰ−ＣＶＤ法により多結晶シリコン膜を３００ｎｍ堆積する。さらに写真蝕刻法によりゲート電極のフォトレジストパターンを形成し、対酸化シリコンの選択比の十分に取れる異方性ドライエッチングで多結晶シリコン膜をパターニングしてゲート電極４２を形成する（図１２（ｂ））。この後、８００℃の熱酸化法によりシリコン半導体基板１２上に、例えば、５ｎｍ厚のシリコン酸化膜（ＳｉＯ２  ）を形成する。その後、写真蝕刻法で形成されたフォトレジストパターンによりｎＭＯＳトランジスタ領域には、例えば、Ａｓを加速電圧３５ＫｅＶ、ドーズ量２Ｅ１４ｃｍ−２でイオン注入し、ｐＭＯＳトランジスタ領域には、例えば、ＢＦ２  を加速電圧１５ＫｅＶ、ドーズ量２Ｅ１４ｃｍ−２イオン注入し、１０００℃、Ｎ２  雰囲気で３０秒の熱処理を行ってｎ＋、ｐ＋不純物拡散領域（ｓｈａｌｌｏｗ  Ｅｘｔｅｎｓｉｏｎ領域）４４、４５を形成する。さらにＬＰ−ＣＶＤ法によりシリコン窒化膜（ＳｉＮ）を１５０ｎｍ程度堆積させ、これをシリコン酸化物とエッチング選択比のとれる異方性エッチングでエッチングして窒化シリコン側壁４３を形成する（図１３（ａ））。
【０００８】
この後写真蝕刻法で形成されたフォトレジストパターンによりｎＭＯＳトランジスタには、例えば、ＢＦ２  を加速電圧４０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ−２でイオン注入し、１０００℃、Ｎ２  雰囲気で３０秒の熱処理を行ってソース／ドレイン領域（ｄｅｅｐ  Ｅｘｔｅｎｓｉｏｎ領域）４６、４７を形成するとともに、ゲート電極にｎ＋、ｐ＋にドーピングする（図１３（ｂ））。この後、ＬＰ−ＣＶＤ法によりシリコン窒化膜（ＳｉＮ膜）４８／ボロン−リンドープシリカガラス膜（ＢＰＳＧ膜）１９を５０／９００ｎｍ程度堆積させ、ＣＭＰ（化学的機械的研磨法）法で平坦化を行う。その後、写真蝕刻法によりコンタクト及びローカル配線部分を開口するフォトレジストパターンを形成し、シリコン窒化物とエッチング選択比のとれる異方性エッチングでエッチングを行い、コンタクト開口２２及びローカル配線開口２１を形成する（図１４（ａ））。その後、コンタクト開口部底及びローカル配線開口のＳｉＮを異方性エッチングにより選択的に除去し、その後、例えば、Ｔｉをコンタクト開口２２及びローカル配線開口２１底部で１０ｎｍ堆積されるようにスパッタリングさせる。
【０００９】
この後、例えば、６００℃、Ｎ２  雰囲気中、３０分程度熱処理を行ってＴｉ表面にＴｉＮを形成する。この後、ＣＶＤ法にてタングステン（Ｗ）を４００ｎｍ堆積させた後、ＣＭＰ法によりＢＰＳＧ膜１９上のタングステンを除去し、コンタクト開口２２及びローカル配線開口２１にタングステンを埋め込み、コンタクト２４及びローカル配線２３を形成する（図１４（ｂ））。その後層間絶縁膜としてｐ−ＣＶＤ法によりＳｉＮ／ＳｉＯ２  からなる絶縁膜２５、２６を５０／４００ｎｍ程度堆積させる。次に、写真蝕刻法により絶縁膜２６に１Ｖｉａのフォトレジストパターンを形成し、異方性エッチングによりコンタクト２４及びローカル配線２３のタングステン上のＳｉＯ２  膜を選択的にエッチングする。その後、１Ｖｉａ底部のＳｉＮ膜のみを選択的にエッチングし、次に、例えば、Ｔｉを１Ｖｉａ底部で１０ｎｍ堆積されるようにスパッタリングを行う。この後、例えば、６００℃、Ｎ２  雰囲気中、３０分熱処理を行いＴｉ表面にＴｉＮを形成する。この後、ＣＶＤ法でタンググテンを４００ｎｍ堆積させた後、ＣＭＰ法によりｐ−ＳｉＯ２  膜上のタングステンを除去し、１Ｖｉａ開口部にタングステン膜２７の埋め込みを行う（図１５）。
【００１０】
次に、絶縁膜２６の上にＡｌＣｕを４００ｎｍ、Ｔｉ／ＴｉＮを５／６０ｎｍ堆積させる。そして、この上に写真蝕刻法によりフォトレジストパターンを形成し、これをマスクにこれらの金属膜を異方性エッチングでエッチングして配線２８を形成する。その後層間絶縁膜としてｐ−ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２  ）２９を５００ｎｍ程度堆積させる。このシリコン酸化膜２９上に写真蝕刻法により２Ｖｉａを形成するためのフォトレジストパタ−ンを形成し、異方性エッチングによりシリコン酸化膜２９を選択的にエッチングして２Ｖｉａを形成する。そして、シリコン酸化膜２９上に、例えば、Ｔｉ／ＴｉＮを２Ｖｉａ底部で１０ｎｍ程度堆積される様にスパッタリングさせる。この後、シリコン酸化膜２９にＣＶＤ法でタングステンを４００ｎｍ堆積した後、ＣＭＰ法によりシリコン酸化膜２９上のタングステンＷを除去し、２Ｖｉａ開口部にタングステン膜３０を埋め込む。その後、シリコン酸化膜２９にＡｌＣｕを４００ｎｍ，Ｔｉ／ＴｉＮを５／６０ｎｍ堆積させる。そして、これらの膜の上に写真蝕刻法によりフォトレジストパタ−ンを形成し、これをマスクに異方性エッチングを行って、これらの膜から構成された配線３１を形成する（図１６）。
【００１１】
以上がＳＲＡＭセルの製造プロセスであるが、このＳＲＡＭセルのＸ方向のセルサイズは、図９のＳＲＡＭセルの断面構造に示される様にローカル配線２３として用いられるタングステン膜とコンタクト２４のピッチで決められる。そのため、図７の様に、ゲート電極上のコンタクト２４が形成される領域はゲート電極４２とコンタクト孔のフォトレジストパターンを形成するリソグラフィ工程時の合わせずれを考慮して、コンタクト孔が開口されるゲート電極４２のパターンを余裕を持って大きく形成する必要がある。一方、ＳＲＡＭの性能改善という観点からセルに用いるＭＯＳトランジスタのゲ−ト長の微細化が強く要求され、ここには最先端のリソグラフィ技術で実現できる微細なパタ−ンが要求される。そのため、図７の様にＳＲＡＭセルの中で負荷トランジスタ（ｐＭＯＳトランジスタ）及び駆動用トランジスタのゲ−ト長は（ゲ−ト電極パターンの幅を意味する）は細かく、これに挟まれたコンタクトが開口されるゲ−ト電極の幅を太くする必要がある。
【００１２】
また、近年の微細か技術の発展により、高温短時間のプロセスの導入により、半導体基板中に導入する不純物原子の活性化がイオン注入法で導入された不純物分布から、より拡散を押さえて実現可能になったこと、素子分離領域の形成も従来の選択酸化（ＬＯＣＯＳ法）からＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の導入によりウエル分離幅、即ち、ｐＭＯＳトランジスタとｐＭＯＳトランジスタの分離幅を縮小できたことにより、ＭＯＳトランジスタのゲ−ト電極部分とコンタクト孔が形成される距離を縮小する結果となった。一方セルのＹ方向に関しては、ゲ−ト電極先端のリソグラフィ工程でのパタ−ン忠実性が大きく問題となる。これは、素子領域の形成後、ゲ−ト電極パタ−ンを形成するため、レイヤの重ね合わせ精度を考慮し、更に合わせずれが発生した時、ＭＯＳトランジスタ先端のゲ−ト長が細り、ＭＯＳトランジスタの短チャネル効果により、先端の寸法変動によるしきい値電圧の制御が困難となるためである。
以上、述べてきたように、ＳＲＡＭの微細セル実現のためには、ここまで述べてきた様にＸ方向の微細化に対してはゲ−ト電極に接近したコンタクト孔が開口される太い線幅の影響を如何に克服するか、Ｙ方向に対してはゲ−ト先端の先細りの効果を如何に克服するかが微細化において大きな技術となる。
【００１３】
図１７は、従来例のＳＲＡＭのセルレイアウト図、図１８は、従来例のＳＲＡＭセルレイアウトのゲート電極パターンのリソグラフィシュミレーションの結果である。図１７に示すように、ＳＲＡＭセルレイアウトは、ゲート電極パターン１０とソース／ドレイン領域となる不純物拡散領域パターン１１を含んでいる。ゲート電極パターン１０は、パターン１、２、３、１′、２′、３′からなり、パターン１、２、３とパターン１′、２′、３′とはそれぞれ異なるＳＲＡＭセルを構成する。パターン１、２は、それぞれ負荷トランジスタ（ｐＭＯＳトランジスタ）及び駆動トランジスタ（ｎＭＯＳトランジスタ）を構成し、パターン３は、１対の転送トランジスタ（ｎＭＯＳトランジスタ）を構成している。不純物拡散領域パターン１１は、ｎ型パターン４、５、８、９とｐ型パターン６、７から構成されている。この様なＳＲＡＭのセルレイアウトを忠実に形成すべく、例えば、ゲート電極を形成する工程において、図１７に示すゲート電極パターン１０と同じ形状のレティクルパターンを用いて半導体基板１２上のフォトレジストを露光しパターニングすると、図１８に示すフォトレジストのゲート電極パターン１３が形成される。半導体基板上にはこのようなパターンが繰り返し形成されてＳＲＡＭセルを構成している。ゲート電極は、半導体基板１２上にこのパターンと同じ形状に形成される。同様にして、トランジスタのソース／ドレイン領域となる不純物拡散領域は、半導体基板１２上に図１８のフォトレジストの不純物拡散領域パターン１４と同じ形状に形成される。
【００１４】
ここで、図１９を参照して６トランジスタで構成されるＳＲＡＭセルの構成を説明する。図１９は、ＳＲＡＭセルの回路図であり、この図に示すように、ＳＲＡＭセルは、１対の転送トランジスタ（ｎＭＯＳトランジスタ）Ｑ１、Ｑ２、１対の駆動トランジスタ（ｎＭＯＳトランジスタ）Ｑ３、Ｑ４及び１対の負荷トランジスタ（ｐＭＯＳトランジスタ）Ｑ５、Ｑ６から構成されている。ＳＲＡＭの１対のデータ線は、それぞれ転送トランジスタＱ１、Ｑ２のドレイン／ソースに接続され、ゲート電極同士は一体に形成され、ワード線として用いられる。転送トランジスタＱ１のソース／ドレインは、駆動トランジスタＱ３のソース／ドレイン、負荷トランジスタＱ５のドレイン／ソース、駆動トランジスタＱ４及び負荷トランジスタＱ６のゲート電極にそれぞれ接続されている。転送トランジスタＱ２のソース／ドレインは、駆動トランジスタＱ４のソース／ドレイン、負荷トランジスタＱ６のドレイン／ソース、駆動トランジスタＱ３及び負荷トランジスタＱ５のゲート電極にそれぞれ接続されている。
【００１５】
駆動トランジスタＱ３のドレイン／ソースは、接地され、ソース／ドレインは、負荷トランジスタＱ５のドレイン／ソースに接続され、ゲート電極は、負荷トランジスタＱ５のゲート電極に接続されている。駆動トランジスタＱ４のドレイン／ソースは、接地され、ソース／ドレインは負荷トランジスタＱ６のドレイン／ソースに接続され、ゲート電極は、負荷トランジスタＱ６のゲート電極に接続されている。さらに、負荷トランジスタＱ５、Ｑ６のソース／ドレインは、電源Ｖｃｃに接続されている。
このＳＲＡＭセルは、以上のような構成であり、記憶ノードにワード線をゲート入力とする１対の転送トランジスタ（アクセストランジスタ）Ｑ１、Ｑ２を接続し、転送トランジスタＱ１、Ｑ２を通してビット線との間で読み出し、書き込みのデータ転送を行う。ワード線は、行（Ｒｏｗ）デコーダ回路の出力であり、通常低抵抗ポリシリコン層で配線され、メモリセルが選択されたときのみ１レベルとなり、転送トランジスタＱ１、Ｑ２をオンさせる。１対のビット線は、メモリセルが選択される前にあらかじめ同一の電圧レベルに設定され、前に選択されていたメモリセルのデータが次に新しく選択されるメモリセルに誤って書き込まれないように保護される。書き込みサイクルの場合、アクセスされたメモリセルのデータに対応して１対のビット線上に転送された書き込みデータが転送トランジスタＱ１、Ｑ２を通してメモリセルに書き込まれる。
【００１６】
セルレイアウトの各部位は、ターゲット寸法に対し±１０％未満の加工精度を実現できるドーズ・フォーカス余裕を有しており、また、ＳＲＡＭセルの各部位のパターン寸法を実現させるために最適なリソグラフィ条件は異なっている。図１８中のゲート電極の幅Ａと幅Ｂは、ＳＲＡＭセルの駆動トランジスタのゲート長を与えるものであるが、ゲート電極端Ａの寸法を最適にするためには露光条件が小であるのに対し、反対の幅Ｂ部では、隣接するゲート電極上でメタル配線とのコンタクトを取るために広がったゲート電極パターンの影響を受け寸法が太くなる傾向があり、この影響を回避し、設計どおりにフォトレジストパターンを形成するためには高い露光条件が必要となる。さらに半導体装置の製造工程は多数回のリソグラフィ工程の繰り返しとなるため、リソグラフィ工程においては、以前の工程で形成したパターンとの合わせずれを発生してしまうため、ＭＯＳＦＥＴの寸法制御性は、素子領域外でも合わせずれを考慮にいれた一定範囲までの形成が求められる。
【００１７】
以上述べてきたように、リソグラフィ工程で、再現するパターンの忠実性が悪化する場合、図１８のように素子領域上に形成される一つのＭＯＳＦＥＴのゲート長が途中で変動してしまう。これにより、ゲート長が短くなった場合ＭＯＳＦＥＴの短チャネル効果により極端なしきい値低下が引き起こされセルの動作不良を発生したり、反対に、ゲート長が太くなった場合でも、電流の駆動能力が減少してしまい動作スピードが低下してしまうという問題点がある。この改善のためには、ゲート電極パターンを素子領域側に伸ばしフリンジ量を増やす事によりパターン忠実性を改善することができるわけだが、これによりセル面積は増大してしまい、チップ面積が増大してしまう。これは微細加工技術により単純なラインと細線の加工は可能となるが、工学的に見て複雑なパターンの形成工程においてはこれを解像するための技術なしには、ＳＲＡＭセルの様に複雑なパターンでは微細化を進めることが困難である事を示している。
【００１８】
上記の問題についてさらに図２０を参照して説明する。図は、レティクルパターン及びこれを基に形成されたフォトレジストパターンの平面図である。レティクルパターン１５は、例えば、ＳＲＡＭの駆動トランジスタ（ｎＭＯＳトランジスタ）と負荷トランジスタ（ｐＭＯＳトランジスタ）を形成する共通のゲート電極を形成する。この共通のゲート電極の中央部は、素子分離領域上で配線を行うためのコンタクトが近接して形成されているので、その部分が凸部になっており、この部分のゲート電極幅を大きくしている。このレティクルパターン１５を用いてフォトレジストを露光しリソグラフィ処理を施すと、レティクルパターン通りではない角部が丸みを帯びた形状のフォトレジストパターン１６が形成される（図２０（ａ））。これは、前述のゲート電極幅が大きくなった領域の影響がリソグラフィ時の近接作用、下地素子領域との合わせずれ、エッチングのローディング効果等のため、ＭＯＳトランジスタのゲート電極部の寸法が変動してしまうからである。
【００１９】
ここで起きる現象は、レティクルパターンの角部がすべて丸く転写されることから起きることであり、この対策として従来は、角部に必要に応じてセリフパターンを取り付けていた。すなわち、突出した部分にはセリフパターン１７を付加し、凹所にある角部にはセリフパターン１８を切り欠くようしする。このような方法でフォトレジストをパターニングすれば、丸みの補正された誤差の少ないフォトレジストパターン１６が形成される（図２０（ｂ））。
しかし、このようなセリフパターンを取り付けなければならないような微細な形状はレイアウト設計をするに当たって非常に作業量を大きくするものであって設計量の増大を招いていた。この傾向は、半導体装置の微細化が進むにつれさらに大きくなっている。
【００２０】
とくに、ＳＲＡＭは、前述したように微細加工技術の研究・開発の成果としてその高集積化、即ち大容量化を達成してきた。この微細加工では、素子パタ−ン形成のためのリソグラフィ技術において、用いる光の短波長化フォトレジストの高解像度化等の技術の寄与が大きな役割を果している。しかし、これらの方法は、素子や配線に用いる単純な微細ライン及びそのスペ−スの形成には大きな効果を発揮するものの、上述のように細線の長さの方向の寸法の高精度化、複雑な形状でのパタ−ンの忠実性という観点では単純なライン・スペ−スの形成と同一のスケ−リングトレンドを維持することが難しい。このような理由から、メモリセルが６個のＭＯＳトランジスタから構成され、複雑なレイアウトが求められるＳＲＡＭセルではパタ−ン忠実性の改善がセル面積の微細化に対して大きな課題となっている。
本発明は、この様な事情によりなされたものであり、ＳＲＡＭのようなゲート電極を用いる半導体装置において、複雑なレイアウト設計を経ないでレティクルパターンに忠実にゲート電極パターンが形成され、しかもこのゲート電極パターンの面積が従来より低減されて形成される半導体装置の製造方法及びこの方法により形成された半導体装置を提供する。
【００２１】
【課題を解決するための手段】
本願発明の一態様によれば、少なくとも２つのトランジスタ領域及びこのトランジスタ領域間に設けられたコンタクト領域とを有する実質的に直線状であり、１対の第１及び第２の長辺及び１対の短辺を有するゲート電極パターンを備えたレティクルパターンを用いてリソグラフィ工程を行うことにより半導体基板にゲート電極を形成する工程を備え、前記レティクルパターンの前記トランジスタ領域間には前記コンタクト領域を少なくとも一部配置される凸部を第１の長辺に有し、且つ少なくとも前記凸部の長さの一部と対向する凹部を前記第１の長辺と対向する前記第２の長辺に有するようにしたことを特徴とする半導体装置の製造方法が提供される。
本発明は、実質的に直線状のゲート電極パターンを備えたレティクルパターンを用いてリソグラフィ工程を行うに際して、レティクルパターンのトランジスタ領域間にはコンタクト領域を少なくとも一部配置される凸部を直線状のゲート電極パターンの長辺のほぼ中央に形成し、且つ凸部とは反対側の辺に少なくとも前記凸部の突出する辺の一部が対向するように凹部を形成することを特徴としている。微細化技術において半導体装置の製造工程におけるパタ−ン忠実性を前記凹部を有するレティクルパタ−ンにより改善することができる。この発明を用いることにより、ＳＲＡＭパタ−ンなどにゲ−ト電極の加工寸法精度を改善し、性能、信頼性を向上でき、さらにゲート長の変動をなくすために行われるサイズを長くすることは必要がないので、メモリセルサイズの微細化を向上させることができる。
【００２２】
本願発明の他の態様によれば、半導体基板と、前記半導体基板に形成され、少なくとも２つのトランジスタ領域及びこのトランジスタ領域間に設けられたコンタクト領域とを有し、実質的に直線状であり、１対の第１及び第２の長辺及び１対の短辺を有するゲート電極パターンを備え、前記ゲート電極パターンの前記トランジスタ領域間には前記コンタクト領域を少なくとも一部配置される凸部を前記第１の長辺に有し、且つ少なくとも前記凸部の長さの一部と対向する凹部を前記第１の長辺と対向する前記第２の長辺に有することを特徴とする半導体装置が提供される。
すなわち本発明の半導体装置の製造方法は、少なくとも２つのトランジスタ領域及びこのトランジスタ領域間に設けられたコンタクト領域とを有する実質的に直線状であり、１対の第１及び第２の長辺及び１対の短辺を有するゲート電極パターンを備えたレティクルパターンを用いてリソグラフィ工程を行うことにより半導体基板にゲート電極を形成する工程を備え、前記レティクルパターンの前記トランジスタ領域間には前記コンタクト領域を少なくとも一部配置される凸部を第１の長辺に有し、且つ少なくとも前記凸部の１部と対向する凹部を前記第１の長辺と対向する前記第２の長辺に有するようにしたことを特徴としている。前記凹部は、少なくとも前記凸部全体と対向するようにしても良い。前記凹部は、前記トランジスタ領域にも含まれるようにし手も良い。前記凹部の前記第２の長辺と平行な長さは、前記凸部の前記第１の長辺と平行な長さより長く、前記凹部の前記短辺と平行な幅は、前記コンタクト領域の直径より小さくしても良い。前記ゲート電極は、ＳＲＡＭメモリセルを構成する駆動用トランジスタ及び負荷トランジスタのゲート電極に用いられるようにしても良い。前記駆動用トランジスタのドレインと前記負荷トランジスタのドレインとを前記半導体基板に直接形成された金属配線によって電気的に接続するようにしても良い。前記凸部と前記凹部との間の距離は、前記トランジスタ領域のＭＯＳトランジスタを構成するゲート電極幅より短くするようにしても良い。
【００２３】
前記レティクルパターンを構成する前記ゲート電極パターンの前記凹部及び凸部以外の少なくとも一つの頂点部に付加的なセリフパターンを形成するようにしても良い。前記ＳＲＡＭメモリセルを構成する転送トランジスタのゲート電極のゲート電極幅の設計値からレティクル上での前記転送トランジスタのゲート電極幅への寸法変換差は、前記駆動用トランジスタ及び負荷トランジスタのゲート電極のゲート電極幅の設計値からレティクル上での前記駆動用トランジスタ及び負荷トランジスタのゲート電極幅への寸法変換差よりも小さくしても良い。
【００２４】
半導体基板と、前記半導体基板に形成され、少なくとも２つのトランジスタ領域及びこのトランジスタ領域間に設けられたコンタクト領域とを有し、実質的に直線状であり、１対の第１及び第２の長辺及び１対の短辺を有するゲート電極パターンを備え、前記ゲート電極パターンの前記トランジスタ領域間には前記コンタクト領域を少なくとも一部配置される凸部を前記第１の長辺に有し、且つ少なくとも前記凸部の一部と対向する凹部を前記第１の長辺と対向する前記第２の長辺に有することを特徴としている。前記凹部は、少なくとも前記凸部全体と対向するようにしても良い。前記凹部は、前記トランジスタ領域上にも形成するようにしても良い。前記凹部の前記第２の長辺と平行な長さは、前記凸部の前記第１の長辺と平行な長さより長く、前記凹部の前記短辺と平行な幅は、前記コンタクト領域の直径より小さくしても良い。前記ゲート電極は、ＳＲＡＭメモリセルを構成する駆動用トランジスタ及び負荷トランジスタのゲート電極に用いられるようにしても良い。前記駆動用トランジスタのドレインと前記負荷トランジスタのドレインは、前記半導体基板に直接形成された金属配線によって電気的に接続されているようにしても良い。
なお、セリフパターンは、最小デザイン寸法より小さいパターンをレティクルパターンのコーナー部に付加することによりパターンエッジの形状の忠実度を改善する補助パターンであり、前記凹部は、パターン凸部の影響を最小限に止める、大きい幅でパターン寸法の制御性を改善する補助パターンであり、レティクルパターンの辺の部分に設けられることを特徴としている。
【００２５】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３を参照して第１の実施例を説明する。
この実施例では図１９に示す１つのメモリセル内に６個のＭＯＳＦＥＴを形成するＳＲＡＭを参照して説明する。図１は、ＳＲＡＭのセルレイアウトを示す平面図、図２は、ＳＲＡＭセルレイアウトのゲート電極パターンのリソグラフィシュミレーションの結果を示す平面図である。
図１に示すように、ＳＲＡＭセルレイアウトは、ゲート電極パターン１１０とソース／ドレイン領域となる不純物拡散領域パターン１１１とを含んでいる。ゲート電極パターン１１０は、パターン１０１、１０２、１０３、１０１′、１０２′１０３′からなり、パターン１０１、１０２、１０３とパターン１０１′、１０２′、１０３′とはそれぞれ異なるＳＲＡＭセルを構成する。パターン１０１、１０２は、それぞれ負荷トランジスタ（ｐＭＯＳトランジスタ）及び駆動トランジスタ（ｎＭＯＳトランジスタ）を構成し、パターン１０３は、１対の転送トランジスタ（ｎＭＯＳトランジスタ）を構成している。不純物拡散領域パターン１１１は、ｎ型パターン１０４、１０５、１０８、１０９とｐ型パターン１０６、１０７から構成されている。
【００２６】
この様なＳＲＡＭのセルレイアウトを忠実に形成すべく、例えば、ゲート電極を形成する工程において、図１に示すゲート電極パターン１１０と同じ形状のレティクルパターンを用いて半導体基板１１２上のフォトレジストを露光しパターニングすると、フォトレジストがパターニングされ、これと同じパターンで図２に示すゲート電極パターン１１３が形成される。半導体基板１１２上にはこのようなゲート電極パターン１１３が繰り返し形成されてＳＲＡＭセルを構成している。同様にして、半導体基板１１２上にレティクルパターンの不純物拡散領域パターンからフォトレジストパターンが形成され、このフォトレジストパターンと同じ形状のトランジスタのソース／ドレイン領域に用いられる不純物拡散領域１１４が形成される。
図１に示すゲート電極パターン１１０の内パターン１０１、１０１′、１０２、１０２′は、横長の長方形である。そして、一方の辺のほぼ中央に凸部を有し、その対向する辺に、前記突出した凸部の辺と対向するように凹部１００が形成されている。凹部の深さは、０．１μｍから０．１７５μｍであり、ゲート電極パターン１１０の幅は、０．３μｍである。
【００２７】
このレティクルパターンのゲート電極パターンを用いてゲート電極パターンを半導体基板に形成するとトランジスタ領域に重なるゲート電極パターンの幅（この幅はトランジスタのゲート長を表わす）は、凹部により補正されるので変動がなくほぼ一定の値を示す。また、ゲート電極パターン１１３は、その両端が１方の負荷トランジスタ及び駆動用トランジスタを構成する素子領域を有し、この素子領域間に形成された凸部を有する中央にコンタクト領域１１７が形成されている。一方の負荷トランジスタ及び駆動用トランジスタのゲート電極は、このコンタクト領域を介して他方の負荷トランジスタ及び駆動用トランジスタのドレイン領域に電気的に接続される配線に接続される。一方、このゲート電極パターン１１３に近接してこれら負荷トランジスタ及び駆動用トランジスタのドレインを互いに接続するローカル配線１１５が半導体基板１１２に直接形成されている。このローカル配線にもコンタクト１６が形成されているので、従来はコンタクト間が近接しているが本発明のようにゲート電極パターン１１３には凹部１１８が形成されているので、その間の距離が従来より取れるので、より近接して形成することができる。
【００２８】
図３は、半導体基板に形成された不純物拡散領域パターン及びゲート電極パターンにＳＲＡＭセルレイアウトのゲート電極パターンを重ねた平面図であり、図２の不純物拡散領域及びゲート電極パターンが形成された半導体基板の一部を拡大したものである。
半導体基板１１２にはトランジスタのソース／ドレイン領域となる２つの不純物拡散領域１１４ａ、１１４ｂが形成されている。ゲート電極パターン１１３は、その両端にそれぞれ不純物拡散領域１１４ａ、１１４ｂが重なるように形成配置されている。ここにこのゲート電極パターン１１３が形成される基になるＳＲＡＭセルレイアウトのゲート電極パターン１０１を重ねると図のようになる。すなわち、ＳＲＡＭセルレイアウトのゲート電極１０１は、凸部とこの凸部に対応するように配置された凹部とを有し、凸部によるゲート電極幅の増大を凹部によるゲート電極幅の減少で相殺することによって対応する凸部近傍の不純物拡散領域に重なるゲート電極幅Ｄ（トランジスタのゲート長に相当する）がこれより離れていて凸部の影響を受けず、しかも不純物拡散領域に重なるゲート電極幅Ｃ（同じトランジスタのゲート長に相当する）と実質的に等しくなり、従ってトランジスタ特性の変動がなく設計通りのトランジスタが形成されることになる。
【００２９】
以上のように、この実施例では、図１に示すレイアウトパターンの製造プロセスにおける忠実性（再現性）を向上させるために用いる補正パターン（凹部を有するゲート電極パターン）により、形成されるＭＯＳトランジスタ部のゲート寸法の加工精度を改善することができる。また、この補正パターンの導入により、ＭＯＳトランジスタのゲート電極両端の寸法制御が改善されるため（ポジ型レジストの場合、クサビをいれた領域の露光条件をアンダー側にできるので）、ゲート電極の長さ方向に対するショートニングを改善する効果も実現できる。
【００３０】
次に、図４を参照して第２の実施例を説明する。
図４は、ＳＲＡＭのセルレイアウトの一部を示す平面図である。
ＳＲＡＭセルレイアウトは、ゲート電極パターン２０１とソース／ドレイン領域となる不純物拡散領域パターン２０４とを含んでいる。不純物拡散領域パターン２０６は、負荷トランジスタ（ｐＭＯＳトランジスタ）を構成し、不純物拡散領域パターン２０４は、駆動用トランジスタ（ｎＭＯＳトランジスタ）を構成する。本発明の特徴であるコンタクト領域の為に形成された凸部２０１に対向する様に反対側の辺に形成された凹部２００は、部分的に不純物拡散領域パターン２０４、２０６に重なっている。この様なＳＲＡＭのセルレイアウトを忠実に形成すべく、例えば、ゲート電極を形成する工程において、図に示すゲート電極パターン２０１と同じ形状のレティクルパターンを用いて半導体基板上のフォトレジストを露光しパターニングすると、フォトレジストがパターニングされ、これと同じパターンで半導体基板上にゲート電極パターンが形成される。半導体基板上にはこのようなゲート電極パターンが繰り返し形成されてＳＲＡＭセルを構成している。同様にして、レティクルパターンの不純物拡散領域パターンから半導体基板上にフォトレジストパターンが形成され、このフォトレジストパターンと同じ形状のトランジスタのソース／ドレイン領域に用いられる不純物拡散領域が形成される。
【００３１】
このように、凹部の位置を適宜広げることにより、レイアウト上のゲート電極パターンの図４に示すＣ及びＤ部分は、実際に半導体基板にゲート電極パターンとして形成すると、その幅を互いに実質的に等しくなるようにすることができる。その結果、ＳＲＡＭにおいてメモリセル構成する駆動トランジスタと負荷トランジスタを形成するゲート電極の中央部分とゲート電極端に形成されたトランジスタのゲート電極幅の加工寸法精度の改善を図ることができる。
【００３２】
次に、図５を参照して第３の実施例を説明する。
図５は、ＳＲＡＭのセルレイアウトの一部を示す平面図である。
ＳＲＡＭセルレイアウトは、ゲート電極パターン３０１とソース／ドレイン領域となる不純物拡散領域パターン３０４、３０６とを含んでいる。不純物拡散領域パターン３０６は、負荷トランジスタ（ｐＭＯＳトランジスタ）を構成し、不純物拡散領域パターン３０４は、駆動用トランジスタ（ｎＭＯＳトランジスタ）を構成する。この実施例では、本発明の特徴であるコンタクト領域の為に形成された凸部３０１に対向する様に反対側の辺に形成された凹部３００の影響を受けない角部には、セリフパターン３０５が形成されている。
この様なＳＲＡＭのセルレイアウトを忠実に形成すべく、例えば、ゲート電極を形成する工程において、図に示すゲート電極パターン３０１と同じ形状のレティクルパターンを用いて半導体基板上のフォトレジストを露光しパターニングすると、フォトレジストがパターニングされ、これと同じパターンで半導体基板上にゲート電極パターンが形成される。半導体基板上にはこのようなゲート電極パターンが繰り返し形成されてＳＲＡＭセルを構成している。同様にして、レティクルパターンの不純物拡散領域パターンから半導体基板上にフォトレジストパターンが形成され、このフォトレジストパターンと同じ形状のトランジスタのソース／ドレイン領域に用いられる不純物拡散領域が形成される。
【００３３】
レチクルパターンの形状によって正確に転写されないという現象は、とくにレティクルパターンの角部にあらわれる。この対策として従来は、角部に必要に応じてセリフパターンを取り付けていた。すなわち、この実施例では、本発明の特徴である凹部の影響が認められない角部にはセリフパターンを付加するようにする。このような方法でフォトレジストをパターニングすれば、丸みの補正された誤差の少ないフォトレジストパターンが形成される。
従来よりセリフパターンの数を少なく取り付けているので、従来より作業量を少なくすることができる。その結果、とくにＳＲＡＭにおいてメモリセル構成する駆動トランジスタと負荷トランジスタを形成するゲート電極の中央部分とゲート電極端に形成されたトランジスタのゲート電極幅の加工寸法精度の改善を図ることができる。
【００３４】
次に、図６を参照して第４の実施例を説明する。
図６は、ＳＲＡＭのセルレイアウトの一部を示す平面図である。ＳＲＡＭセルレイアウトは、ゲート電極パターン４０１とソース／ドレイン領域となる不純物拡散領域パターン４０４、４０６とを含んでいる。不純物拡散領域パターン４０６は、負荷トランジスタ（ｐＭＯＳトランジスタ）を構成し、不純物拡散領域パターン４０４は、駆動用トランジスタ（ｎＭＯＳトランジスタ）を構成する。この実施例では、凹部４００は、凸部４０１の左側にのみ対応させ、負荷トランジスタが形成されている不純物拡散領域パターン４０６側には凹部は形成しない  （図６（ａ））。また、この様に凹部が配置されたゲート電極パターン４０１の駆動用トランジスタが形成されている不純物拡散領域パターン４０４側には凹部４００とともに凹部４００の影響を受けない角部には、セリフパターン４０５が形成されている（図６（ｂ））。
【００３５】
この様なＳＲＡＭのセルレイアウトを忠実に形成すべく、例えば、ゲート電極を形成する工程において、図に示すゲート電極パターン４０１と同じ形状のレティクルパターンを用いて半導体基板上のフォトレジストを露光しパターニングすると、フォトレジストがパターニングされ、これと同じパターンで半導体基板上にゲート電極パターンが形成される。半導体基板上にはこのようなゲート電極パターンが繰り返し形成されてＳＲＡＭセルを構成している。同様にして、レティクルパターンの不純物拡散領域パターンから半導体基板上にフォトレジストパターンが形成され、このフォトレジストパターンと同じ形状のトランジスタのソース／ドレイン領域に用いられる不純物拡散領域が形成される。
レチクルパターンの形状によって正確に転写されないという現象は、とくにレティクルパターンの角部にあらわれる。この対策として従来は、角部に必要に応じてセリフパターンを取り付けていた。すなわち、この実施例では、本発明の特徴である凹部の影響が認められない角部にはセリフパターンを付加するようにする。このような方法でフォトレジストをパターニングすれば、丸みの補正された誤差の少ないフォトレジストパターンが形成される。
【００３６】
従来よりセリフパターンの数を少なく取り付けているので、より作業量を少なくすることができる。その結果、とくにＳＲＡＭにおいてメモリセル構成する駆動トランジスタと負荷トランジスタを形成するゲート電極の中央部分とゲート電極端に形成されたトランジスタのゲート電極幅の加工寸法精度の改善を図ることができる。
負荷トランジスタ（ｐＭＯＳＦＥＴ）のゲート電極寸法は、駆動用トランジスタ（ｎＭＯＳＦＥＴ）ほど精密さを必要としない。したがって、駆動用トランジスタ側のみに凹部やセリフパターンをいれるようにし、そのレイアウト作業量を少なくすることが可能になる。
【００３７】
以上の実施例の他に、例えば、前記第１の実施例において、ワード線を形成する転送トランジスタのゲートのゲート電極幅の設計値からレティクル上での寸法変換差が実際より小さくなるようにすることができる。ＳＲＡＭメモリセルを構成する駆動用トランジスタと負荷トランジスタのゲート電極パターンは、凹部やセリフパターンなどを取り付けるなど様々な処理を行うので、レティクルパターンを実際の設計値より大きめに作成する。したがって、転送トランジスタのゲート電極も実際より大きくなるので、上記のような処置を施すのである。駆動用トランジスタと負荷トランジスタを形成するゲート電極のショートニングの改善に効果がある。
本発明は、以上のようなＳＲＡＭに限定されるものではない。本発明は、ゲート電極パターンについて素子分離領域で分離形成された通常の複数のＭＯＳＦＥＴにおいても加工寸法精度の改善、素子面積の低減において有効なことは当然である。同一ゲート電極上に形成されたＭＯＳＦＥＴのゲート電極幅の加工寸法精度の改善及び形成されるＭＯＳＦＥＴの占有する面積低減から高集積化に効果がある。
【００３８】
【発明の効果】
本発明は、以上の構成により、両端がＭＯＳトランジスタを構成する不純物拡散領域に重なり、中央部分にコンタクト領域が形成されたＭＯＳトランジスタのゲート電極パターンのゲート電極幅の加工寸法精度を向上しゲート電極のショートニングを改善させることができる。また、ＳＲＡＭメモリセルを構成する駆動用トランジスタと負荷トランジスタを形成するゲート電極のコンタクトが形成される中央部分とゲート電極の両端に形成されたＭＯＳトランジスタのゲート電極幅の加工寸法精度を改善し、ゲート電極のショートニングを改善する。さらに、駆動用トランジスタ及び負荷トランジスタのドレインを直接半導体基板上のローカル配線を介して互いに電気的に接続する高集積化の高い構造において、ローカル配線にコンタクトを設けても前記凹部が形成されているので、ローカル配線をゲート電極パターンに近接させて高集積化をさらに進めることができる。
【図面の簡単な説明】
【図１】第１の実施例のＳＲＡＭのセルレイアウトを示す平面図。
【図２】図２のＳＲＡＭセルレイアウトのゲート電極パターンのリソグラフィシュミレーションの結果を示す平面図。
【図３】第１の実施例の半導体基板に形成された不純物拡散領域パターン及びゲート電極パターンにＳＲＡＭセルレイアウトのゲート電極パターンを重ねた平面図。
【図４】第２の実施例のＳＲＡＭのセルレイアウトの一部を示す平面図。
【図５】第３の実施例のＳＲＡＭのセルレイアウトの一部を示す平面図。
【図６】第４の実施例のＳＲＡＭのセルレイアウトの一部を示す平面図。
【図７】従来のＳＲＡＭの１単位メモリセル平面図。
【図８】従来のＳＲＡＭの１単位メモリセル平面図。
【図９】図７のＡ−Ａ′線に沿う部分の断面図。
【図１０】図７のＳＲＡＭを形成する製造工程断面図。
【図１１】図７のＳＲＡＭを形成する製造工程断面図。
【図１２】図７のＳＲＡＭを形成する製造工程断面図。
【図１３】図７のＳＲＡＭを形成する製造工程断面図。
【図１４】図７のＳＲＡＭを形成する製造工程断面図。
【図１５】図７のＳＲＡＭを形成する製造工程断面図。
【図１６】図７のＳＲＡＭを形成する製造工程断面図。
【図１７】従来のＳＲＡＭのセルレイアウトを示す平面図。
【図１８】図１７のＳＲＡＭセルレイアウトのゲート電極パターンのリソグラフィシュミレーションの結果を示す平面図。
【図１９】本発明及び従来のＳＲＡＭのメモリセル回路図。
【図２０】従来のレティクルパターン及びこれを基に形成したフォトレジストパターンを重ねた部分平面図。
【図２１】図７のＳＲＡＭのセルレイアウトの配線部を示す平面図。
【図２２】図８のＳＲＡＭのセルレイアウトの配線部を示す平面図。
【符号の説明】
１、１′、２、２′、３、３′、１０、１５、１０１、１０１′、１０２、１０２′、１０３、１０３′、１１０、２０１、３０１、４０１・・・レティクルパターンのゲート電極パターン、
４、４′、５、５′、６、６′、７、７′、８、８′、９、９′、１１、１０４、１０４′、１０５、１０５′、１０６、１０６′、１０７、１０７′、１０８、１０８′、１０９、１０９′、１１１、２０４、２０６、３０４、３０６、４０４、４０６・・・レティクルパターンの不純物拡散領域パターン、
１２、１１２・・・半導体基板、
１３、１６、１１３・・・フォトレジストのゲート電極パターン、
１４、１１４、１１４ａ、１１４ｂ・・・フォトレジストの不純物拡散領域パターン、
１７、１８、３０５、４０５・・・セリフパターン、
１９・・・ＢＰＳＧ膜、    ２１・・・ローカル配線開口部、
２２・・・コンタクト開口部、    ２３、１１５・・・ローカル配線、
２４、１１６、１１７・・・コンタクト、
２５、４８・・・シリコン窒化膜、
２６、２９、３２、３４、３７、３８・・・シリコン酸化膜、
２７、３０・・・タングステン膜、
２８、３１・・・配線、    ３３・・・多結晶シリコン膜、
３５・・・フォトレジスト、    ３６・・・埋め込み酸化膜、
３９・・・Ｐウエル、  ４０・・・Ｎウエル、  ４１・・・ゲート絶縁膜、
４２・・・ゲート電極、    ４３・・・窒化シリコン側壁絶縁膜、
４４、４５、４６、４７・・・不純物拡散領域、    ４５・・・溝部、
１００、２００、３００、４００・・・凹部、
２０２、３０２、４０２・・・凸部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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