(57)【特許請求の範囲】
【請求項１】
直交して配置される複数のワード線及びビット線を含むメモリアレイと、
上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、
ロウアドレスが順次連続して割り当てられる複数のバンクと、
上記複数のバンクに共通に設けられるロウアドレスカウンタ及びカラムアドレスカウンタと、上記ロウアドレスカウンタの下位所定ビットの出力信号を受けこれらの出力信号に対応する上記バンクを選択的に指定するバンク選択回路とを具備するものであって、かつロウアドレス方向への連続アクセス機能を有し、
上記バンクのそれぞれは、上記ロウアドレスカウンタの上位所定ビットの出力信号を共通に受け対応する上記ロウアドレスデコーダにそれぞれ伝達するロウアドレスレジスタを含むことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記半導体記憶装置は、ワード線選択動作を含めてＴｂａｃなるアクセスタイムを有するｐ個の上記バンクを具備し、かつその周期をＴｃｙとする所定のクロック信号に従って同期動作するものであって、
上記バンクの個数ｐは、上記バンクのアクセスタイムＴｂａｃ及び上記クロック信号の周期Ｔｃｙに対して、
ｐ≧Ｔｂａｃ／Ｔｃｙ
なる値とされるものであることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は請求項２において、
上記ロウアドレスカウンタ及びカラムアドレスカウンタは、上記クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとをそれぞれ有するものであることを特徴とする半導体記憶装置。
【請求項４】
請求項１，請求項２又は請求項３において、
上記半導体記憶装置は、所定のシステムに含まれるものであって、
上記システムは、上記ロウアドレスカウンタ及びカラムアドレスカウンタが選択的に組み合わされて上記クロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードあるいはスキャンデクリメントモードとされることにより実現される画像反転機能，画像回転機能あるいは直線描写機能を備えるものであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置及びシステムに関し、例えば、シンクロナスＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）及びこれを含む画像システムならびにその利便性の向上に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
直交して配置されるワード線及びビット線を含むメモリアレイを具備し、所定のクロック信号に従って同期動作するいわゆるシンクロナスＤＲＡＭがあり、このようなシンクロナスＤＲＡＭを含む画像システムがある。
【０００３】
【発明が解決しようとする課題】
画像システムを構成するシンクロナスＤＲＡＭは、メモリアレイのビット線に対応して設けられる所定数の単位増幅回路を含むセンスアンプを備え、メモリアレイの選択ワード線に結合された所定数のメモリセルから出力される読み出し信号は、センスアンプの対応する単位増幅回路によりそれぞれ増幅され、あるいは書き換えられる。このため、シンクロナスＤＲＡＭは、選択ワード線に結合された所定数のメモリセルに対して保持データを連続して読み出し、あるいは書き換えるいわゆるカラムアドレス（Ｙアドレス）方向の連続アクセス機能を持つことが多い。しかし、ワード線選択動作を含むロウアドレス方向のアクセスは、比較的長い時間を必要とするため、シンクロナスＤＲＡＭにロウアドレス（Ｘアドレス）方向の連続アクセス機能を持たせることは困難とされる。
【０００４】
一方、シンクロナスＤＲＡＭ等を含む画像システムでは、その画像処理を効率化する上で、画像の反転機能や回転機能ならびに各方向への直線描写機能等が有効となる。ところが、これらの機能を実現するためには、画像メモリとなるシンクロナスＤＲＡＭ等にロウアドレス方向の連続アクセス機能を持たせることが必要となるが、前述のように、従来のシンクロナスＤＲＡＭ等にこの機能を持たせることは困難とされ、画像システムの中央処理装置により画像処理のための演算処理を行う必要がある。この結果、シンクロナスＤＲＡＭ及びこれを含む画像システムの利便性が低下し、その画像処理の効率化が妨げられている。
【０００５】
この発明の目的は、新しい機能を有するシンクロナスＤＲＡＭ等を実現することにある。この発明の他の目的は、シンクロナスＤＲＡＭ等ならびにこれを含む画像システム等の利便性を高め、その画像処理を効率化することにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、画像システム等のシンクロナスＤＲＡＭ等を、直交して配置される複数のワード線及びビット線を含むメモリアレイと、上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、ロウアドレスが順次連続して割り当てられる複数のバンクを基本に構成するとともに、これらのバンクの個数ｐを、バンクのアクセスタイムＴｂａｃ及びクロック信号の周期Ｔｃｙに対して、
ｐ≧Ｔｂａｃ／Ｔｃｙ
なる値に設定する。また、これらのバンクに共通にロウアドレスカウンタ及びカラムアドレスカウンタと、ロウアドレスカウンタの下位所定ビットの出力信号を受けこれらの出力信号に対応するバンクを選択的に指定するバンク選択回路とを設けるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタに、クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを持たせる。
【０００８】
上記した手段によれば、画像システム等のシンクロナスＤＲＡＭ等に、ロウアドレス方向の連続アクセス機能を持たせることができるとともに、そのロウアドレスカウンタ及びカラムアドレスカウンタを選択的に組み合わせてクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードあるいはスキャンデクリメントモードとすることで、複雑な演算処理を必要とすることなく、画像反転機能，画像回転機能ならびに直線描写機能等を容易に実現できる。この結果、シンクロナスＤＲＡＭ等ならびにこれを含む画像システム等の利便性を高め、その画像処理を効率化することができる。
【０００９】
【発明の実施の形態】
図１には、この発明が適用されたシンクロナスＤＲＡＭの一実施例のブロック図が示されている。また、図２には、図１のシンクロナスＤＲＡＭに含まれるメモリアレイ及び周辺回路の一実施例のブロック図が示されている。これらの図をもとに、まずこの実施例のシンクロナスＤＲＡＭの構成及び動作の概要について説明する。なお、この実施例のシンクロナスＤＲＡＭは、他の同様な複数のシンクロナスＤＲＡＭとともに、所定の画像システムのフレームメモリを構成する。図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。また、図２は、図１のシンクロナスＤＲＡＭのバンクＢＮＫ０〜ＢＮＫ３のブロック構成をやや具体的に示すものであるため、図１の説明に際して随時参照されたい。
【００１０】
図１において、この実施例のシンクロナスＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、図２に示されるように、そのレイアウト面積の大半を占めて配置されるメモリアレイＭＡＲＹと、直接周辺回路となるロウアドレスデコーダＲＤ，ロウアドレスレジスタＲＲ，センスアンプＳＡ，カラムアドレスデコーダＣＤ，カラムアドレスレジスタＣＲならびにライトアンプＷＡ及びメインアンプＭＡとを備える。なお、バンクＢＮＫ０〜ＢＮＫ３は、そのワード線選択動作を含むアクセスタイムとして比較的長いＴｂａｃを必要とし、その個数ｐは、後述するクロック信号ＣＬＫの周期をＴｃｙとするとき、
ｐ≧Ｔｂａｃ／Ｔｃｙ
なる条件を満たすべく設定される。本実施例の場合、各バンクのアクセスタイムＴｂａｃはクロック信号ＣＬＫの周期Ｔｃｙの約４倍とされるため、バンクの設置数ｐは上記のように４とされる。
【００１１】
バンクＢＮＫ０〜ＢＮＫ３を構成するメモリアレイＭＡＲＹは、図の垂直方向に平行して配置される実質（ｍ＋１）／４本のワード線と、図の水平方向に平行して配置される実質８×（ｎ＋１）組の相補ビット線とをそれぞれ含む。各メモリアレイＭＡＲＹを構成するワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる実質２×（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセルがそれぞれ格子状に配置される。
【００１２】
この実施例において、バンクＢＮＫ０〜ＢＮＫ３には、順次連続してロウアドレスが割り当てられるとともに、共通のカラムアドレスが割り当てられる。このため、シンクロナスＤＲＡＭは、ワード線つまりロウアドレス方向に実質ｍ＋１のロウアドレスＲＡ０〜ＲＡｍを有し、ビット線つまりカラムアドレス方向に実質ｎ＋１のカラムアドレスＣＡ０〜ＣＡｎを有するものとされる。言うまでもなく、バンクＢＮＫ０には、ロウアドレスとしてＲＡ０，ＲＡ４，ＲＡ８ないしＲＡｍ−３が割り当てられ、バンクＢＮＫ１には、ＲＡ１，ＲＡ５，ＲＡ９ないしＲＡｍ−２が割り当てられる。また、バンクＢＮＫ２には、ロウアドレスとしてＲＡ２，ＲＡ６，ＲＡ１０ないしＲＡｍ−１が割り当てられ、バンクＢＮＫ３には、ＲＡ３，ＲＡ７，ＲＡ１１ないしＲＡｍが割り当てられる。
【００１３】
特に制限されないが、バンクＢＮＫ０〜ＢＮＫ３は、下位２ビットのＸアドレス信号ＡＸ０〜ＡＸ１つまり内部アドレス信号Ｘ０〜Ｘ１に従って択一的に指定される。また、各バンク内のロウアドレスは、下位２ビットを除くｉ−１ビットのＸアドレス信号ＡＸ２〜ＡＸｉつまり内部アドレス信号Ｘ２〜Ｘｉにより指定され、各バンク内のカラムアドレスは、ｉ＋１ビットのＹアドレス信号ＡＹ０〜ＡＹｉつまり内部アドレス信号Ｙ０〜Ｙｉに従って択一的に指定される。
【００１４】
バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹを構成するワード線は、その下方において対応するロウアドレスデコーダＲＤに結合され、択一的に選択状態とされる。各バンクのロウアドレスデコーダＲＤには、ロウアドレスカウンタＲＣから対応するロウアドレスレジスタＲＲを介してｉ−１ビットの内部アドレス信号Ｘ２〜Ｘｉが供給され、タイミング発生回路ＴＧから内部制御信号ＲＧが供給される。また、各バンクのロウアドレスレジスタＲＲには、バンク選択回路ＢＳから対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３がそれぞれ供給される。ロウアドレスカウンタＲＣには、アドレスバッファＡＢからｉ＋１ビットのＸアドレス信号ＡＸ０〜ＡＸｉが供給されるとともに、タイミング発生回路ＴＧから２ビットのモード制御信号ＭＳＲ０〜ＭＳＲ１と内部制御信号ＲＬ及びＣＲが供給され、さらに後述するカラムアドレスカウンタＣＣからそのオーバーフロー信号ＦＣが供給される。アドレスバッファＡＢには、外部のアクセス装置からアドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビットのアドレス信号Ａ０〜Ａｉが供給される。これらのアドレス信号は、その実質的な機能がシンクロナスＤＲＡＭのコマンドに応じて選択的に変化し、モード設定信号ＭＣ０〜ＭＣｉ，Ｘアドレス信号ＡＸ０〜ＡＸｉあるいはＹアドレス信号ＡＹ０〜ＡＹｉとなる。
【００１５】
アドレスバッファＡＢは、アドレス入力端子Ａ０〜Ａｉを介してアドレス信号Ａ０〜Ａｉとして入力されるモード設定信号ＭＣ０〜ＭＣｉ，Ｘアドレス信号ＡＸ０〜ＡＸｉあるいはＹアドレス信号ＡＹ０〜ＡＹｉを取り込み、モードレジスタＭＲ，ロウアドレスカウンタＲＣあるいはカラムアドレスカウンタＣＣに伝達する。また、モードレジスタＭＲは、アドレスバッファＡＢから伝達されるモード設定信号ＭＣ０〜ＭＣｉを図示されない内部制御信号ＭＬに従って取り込み、保持するとともに、タイミング発生回路ＴＧに伝達する。これらのモード設定信号は、タイミング発生回路ＴＧのシーケンス制御に供される。
【００１６】
一方、ロウアドレスカウンタＲＣは、アドレスバッファＡＢから伝達されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＲＬに従って取り込み、保持するとともに、これらのＸアドレス信号をその計数初期値として、内部制御信号ＣＲ又はカラムアドレスカウンタＣＣのオーバーフロー信号ＦＣに従った歩進動作を行う。この実施例において、ロウアドレスカウンタＲＣは、４種のカウンタモードすなわち内部制御信号ＣＲつまりはクロック信号ＣＬＫに従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣに従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを有し、これらのカウンタモードは、モード制御信号ＭＳＲ０〜ＭＳＲ１に従って択一的に指定される。ロウアドレスカウンタＲＣの上位ｉ−１ビットの出力信号つまり内部アドレス信号Ｘ２〜Ｘｉは、バンクＢＮＫ０〜ＢＮＫ３のロウアドレスレジスタＲＲを介して対応するロウアドレスデコーダＲＤに供給される。また、その下位２ビットの出力信号つまり内部アドレス信号Ｘ０〜Ｘ１は、バンク選択回路ＢＳに供給され、そのオーバーフロー信号ＦＲは、タイミング発生回路ＴＧ及びカラムアドレスカウンタＣＣに供給される。なお、ロウアドレスカウンタＲＣのカウンタモードについては、後で詳細に説明する。
【００１７】
バンク選択回路ＢＳには、上記内部アドレス信号Ｘ０〜Ｘ１に加えて、タイミング発生回路ＴＧからモード制御信号ＭＳＲ０〜ＭＳＲ１，ＭＳＣ０〜ＭＳＣ１ならびに内部制御信号ＢＬ及びＣＲが供給され、カラムアドレスカウンタＣＣからそのオーバーフロー信号ＦＣが供給される。バンク選択回路ＢＳは、ロウアドレスカウンタＲＣから供給される下位２ビットの内部アドレス信号Ｘ０〜Ｘ１を内部制御信号ＢＬに従って取り込み、保持するとともに、内部制御信号ＣＲ又はオーバーフロー信号ＦＣに従った歩進動作を行う。そして、その２ビットの歩進出力をデコードして、対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３，ＬＣＲ０〜ＬＣＲ３ならびにＷＭＡ０〜ＷＭＡ３をそれぞれ所定のタイミングで択一的にハイレベルとする。このうち、バンク選択信号ＬＲＲ０〜ＬＲＲ３は、対応するバンクＢＮＫ０〜ＢＮＫ３のロウアドレスレジスタＲＲにそれぞれ供給され、バンク選択信号ＬＣＲ０〜ＬＣＲ３は、そのカラムアドレスレジスタＣＲにそれぞれ供給される。バンク選択信号ＷＭＡ０〜ＷＭＡ３は、バンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡ及びメインアンプＭＡにそれぞれ供給される。
【００１８】
バンクＢＮＫ０〜ＢＮＫ３のロウアドレスレジスタＲＲは、ロウアドレスカウンタＲＣから供給される内部アドレス信号Ｘ２〜Ｘｉを対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３に従ってそれぞれ取り込み、保持するとともに、対応するロウアドレスデコーダＲＤにそれぞれ伝達する。また、各バンクのロウアドレスデコーダＲＤは、内部制御信号ＲＧがハイレベルとされることで選択的に動作状態とされ、ロウアドレスカウンタＲＣから対応するロウアドレスレジスタＲＲを介して供給される内部アドレス信号Ｘ２〜Ｘｉをデコードして、対応するメモリアレイＭＡＲＹの指定されたワード線を択一的に選択レベルとする。
【００１９】
次に、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹを構成する相補ビット線は、その左方において対応するセンスアンプＳＡに結合される。各バンクのセンスアンプＳＡには、対応するカラムアドレスデコーダＣＤからｎ＋１ビットのビット線選択信号ＹＳ０〜ＹＳｎがそれぞれ供給され、タイミング発生回路ＴＧから内部制御信号ＰＡが供給される。また、各バンクのカラムアドレスデコーダＣＤには、カラムアドレスカウンタＣＣから対応するカラムアドレスレジスタＣＲを介して内部アドレス信号Ｙ０〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制御信号ＣＧが供給される。各バンクのカラムアドレスレジスタＣＲには、バンク選択回路ＢＳから対応するバンク選択信号ＬＣＲ０〜ＬＣＲ３がそれぞれ供給される。また、カラムアドレスカウンタＣＣには、アドレスバッファＡＢからＹアドレス信号ＡＹ０〜ＡＹｉが供給されるとともに、タイミング発生回路ＴＧからモード制御信号ＭＳＣ０〜ＭＳＣ１ならびに内部制御信号ＣＬ及びＣＣが供給され、ロウアドレスカウンタＲＣからそのオーバーフロー信号ＦＲが供給される。カラムアドレスレジスタＣＲのオーバーフロー信号ＦＣは、タイミング発生回路ＴＧ及びロウアドレスカウンタＲＣに供給される。
【００２０】
カラムアドレスカウンタＣＣは、アドレスバッファＡＢから伝達されるＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＣＬに従って取り込み、保持するとともに、これらのＹアドレス信号をその計数初期値として、内部制御信号ＣＣ又はロウアドレスカウンタＲＣのオーバーフロー信号ＦＲに従った歩進動作を行う。この実施例において、カラムアドレスカウンタＣＣは、ロウアドレスカウンタＲＣと同様な４種のカウンタモードつまりクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードならびにスキャンデクリメントモードを有し、これらのカウンタモードは、タイミング発生回路ＴＧから供給されるモード制御信号ＭＳＣ０〜ＭＳＣ１に従って択一的に指定される。カラムアドレスカウンタＣＣの出力信号つまり内部アドレス信号Ｙ０〜Ｙｉは、バンクＢＮＫ０〜ＢＮＫ３の各カラムアドレスレジスタＣＲを介して対応するカラムアドレスデコーダＣＤに供給される。カラムアドレスカウンタＣＣのカウンタモードとその具体的動作等については、後で詳細に説明する。
【００２１】
バンクＢＮＫ０〜ＢＮＫ３のカラムアドレスレジスタＣＲは、カラムアドレスカウンタＣＣから供給される内部アドレス信号Ｙ０〜Ｙｉを対応するバンク選択信号ＬＣＲ０〜ＬＣＲ３に従ってそれぞれ取り込み、保持するとともに、対応するカラムアドレスデコーダＣＤに伝達する。また、各バンクのカラムアドレスデコーダＣＤは、内部制御信号ＣＧがハイレベルとされることで選択的に動作状態とされ、カラムアドレスカウンタＣＣから対応するカラムアドレスレジスタＣＲを介して供給される内部アドレス信号Ｙ０〜Ｙｉをデコードして、ビット線選択信号ＹＳ０〜ＹＳｎの対応するビットを択一的にハイレベルとする。
【００２２】
バンクＢＮＫ０〜ＢＮＫ３のセンスアンプＳＡは、対応するメモリアレイＭＡＲＹの各相補ビット線に対応して設けられる実質８×（ｎ＋１）個の単位回路をそれぞれ含み、これらの単位回路のそれぞれは、一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてなる単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。このうち、各単位回路の単位増幅回路は、内部制御信号ＰＡのハイレベルを受けて選択的にかつ一斉に動作状態とされ、対応するメモリアレイＭＡＲＹの選択ワード線に結合される実質８×（ｎ＋１）個のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、所定の２値読み出し信号とする。
【００２３】
一方、各単位回路のスイッチＭＯＳＦＥＴは、ビット線選択信号ＹＳ０〜ＹＳｎの対応するビットが択一的にハイレベルとされることで８組ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの対応する８組の相補ビット線と相補共通データ線ＣＤ０＊〜ＣＤ７＊（ここで、例えば非反転共通データ線ＣＤ０Ｔ及びＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊を付して表す。また、それが有効レベルとされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効レベルとされるとき選択的にロウレベルとされるいわゆる反転信号等についてはその名称の末尾にＢを付して表す。以下同様）との間を選択的に接続状態とする。
【００２４】
相補共通データ線ＣＤ０＊〜ＣＤ７＊は、対応するライトアンプＷＡの各単位ライトアンプの出力端子にそれぞれ結合されるとともに、対応するメインアンプＭＡの各単位メインアンプの入力端子にそれぞれ結合される。バンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡ及びメインアンプＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位ライトアンプ及び単位メインアンプを含む。また、データ入出力回路ＩＯは、データ入出力端子Ｄ０〜Ｄ７に対応して設けられる８個の入力バッファ及び出力バッファを含む。
【００２５】
バンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡの各単位ライトアンプの入力端子は、ライトデータバスＷＤＢ０〜ＷＤＢ７を介してデータ入出力回路ＩＯの対応する入力バッファの出力端子にそれぞれ結合され、メインアンプＭＡの各単位メインアンプの出力端子は、リードデータバスＲＤＢ０〜ＲＤＢ７を介してデータ入出力回路ＩＯの対応する出力バッファの入力端子にそれぞれ結合される。データ入出力回路ＩＯの各入力バッファの入力端子ならびに各出力バッファの出力端子は、データ入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合される。
【００２６】
ライトアンプＷＡの各単位ライトアンプには、タイミング発生回路ＴＧから内部制御信号ＷＰが共通に供給され、メインアンプＭＡの各単位メインアンプには図示されない内部制御信号ＲＰが共通に供給される。ライトアンプＷＡの各単位ライトアンプならびにメインアンプＭＡの各単位メインアンプには、さらにバンク選択回路ＢＳから対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３がそれぞれ共通に供給される。データ入出力回路ＩＯの各出力バッファには、タイミング発生回路ＴＧから図示されない内部制御信号ＯＣが共通に供給される。
【００２７】
データ入出力回路ＩＯの各入力バッファは、シンクロナスＤＲＡＭが書き込みモードで選択状態とされるとき、外部のアクセス装置からデータ入出力端子Ｄ０〜Ｄ７を介して入力される８ビットの書き込みデータを取り込み、保持するとともに、ライトデータバスＷＤＢ０〜ＷＤＢ７を介してバンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡに伝達する。このとき、バンクＢＮＫ０〜ＢＮＫ３のライトアンプＷＡの各単位ライトアンプは、内部制御信号ＷＰがハイレベルとされかつ対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３がハイレベルとされることで選択的に動作状態とされ、データ入出力回路ＩＯの対応する入力バッファからライトデータバスＷＤＢ０〜ＷＤＢ７を介して伝達される書き込みデータを所定の相補書き込み信号に変換した後、相補共通データ線ＣＤ０＊〜ＣＤ７＊を介してメモリアレイＭＡＲＹの選択状態にある８個のメモリセルに書き込む。
【００２８】
一方、バンクＢＮＫ０〜ＢＮＫ３のメインアンプＭＡの単位メインアンプは、シンクロナスＤＲＡＭが読み出しモードで選択状態とされるとき、内部制御信号ＲＰがハイレベルとされかつ対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３がハイレベルとされることで選択的に動作状態とされ、対応するメモリアレイＭＡＲＹの選択された８個のメモリセルから相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される読み出し信号をそれぞれ増幅した後、リードデータバスＲＤＢ０〜ＲＤＢ７を介してデータ入出力回路ＩＯの対応する出力バッファに伝達する。このとき、データ入出力回路ＩＯの各出力バッファは、内部制御信号ＯＣのハイレベルを受けて選択的に動作状態とされ、活性状態にあるバンクＢＮＫ０〜ＢＮＫ３のメインアンプＭＡからリードデータバスＲＤＢ０〜ＲＤＢ７を介して出力される読み出しデータをデータ入出力端子Ｄ０〜Ｄ７から出力する。
【００２９】
タイミング発生回路ＴＧは、外部のアクセス装置から起動制御信号として供給されるチップ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢ，入出力マスク信号ＤＱＭならびにクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥと、モードレジスタＭＲから供給されるモード設定信号ＭＣ０〜ＭＣｉと、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣから供給されるオーバーフロー信号ＦＲ及びＦＣとをもとに上記各種内部制御信号及びモード制御信号等を選択的に形成し、シンクロナスＤＲＡＭの各部に供給する。
【００３０】
図３及び図４には、図１のシンクロナスＤＲＡＭに含まれるロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣの一実施例の動作条件図がそれぞれ示されている。これらの図をもとに、この実施例のシンクロナスＤＲＡＭに含まれるロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣのカウンタモードの種別と各カウンタモードの動作概要等について説明する。
【００３１】
図３において、この実施例のシンクロナスＤＲＡＭに含まれるロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣは、前述のように、ともに４種類のカウンタモードつまりクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードならびにスキャンデクリメントモードを有し、これらのカウンタモードは、２ビットのモード制御信号ＭＳＲ０〜ＭＳＲ１あるいはＭＳＣ０〜ＭＳＣ１に従って択一的に指定される。
【００３２】
すなわち、まずロウアドレスカウンタＲＣは、モード制御信号ＭＳＲ０及びＭＳＲ１がともに論理“０”つまりロウレベルとされることでスキャンインクリメントモードとされ、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣの立ち下がりを受けてカウントアップ動作を行う。ロウアドレスカウンタＲＣの計数値つまりロウアドレスは、カウントアップ前のＲＡｊからＲＡｊ＋１に順次正順で変化し、最終アドレスＲＡｍとなった時点でロウアドレスカウンタＲＣのオーバーフロー信号ＦＲがハイレベルとされる。ロウアドレスカウンタＲＣの計数値は、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣの次の立ち下がりを受けて先頭アドレスＲＡ０に戻され、そのオーバーフロー信号ＦＲもロウレベルに戻される。以後、ロウアドレスカウンタＲＣは、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣに従ったカウントアップ動作を繰り返す。
【００３３】
一方、ロウアドレスカウンタＲＣは、モード制御信号ＭＳＲ０が論理“１”つまりハイレベルとされモード制御信号ＭＳＲ１が論理“０”とされることでスキャンデクリメントモードとされ、カラムアドレスレジスタＣＲのオーバーフロー信号ＦＣの立ち下がりを受けてカウントダウン動作を行う。ロウアドレスカウンタＲＣの計数値つまりロウアドレスは、カウントアップ前のＲＡｊからＲＡｊ−１に逆順で変化し、先頭アドレスＲＡ０となった時点でロウアドレスカウンタＲＣのオーバーフロー信号ＦＲがハイレベルとされる。ロウアドレスカウンタＲＣの計数値は、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣの次の立ち下がりを受けて最終アドレスＲＡｍに戻され、オーバーフロー信号ＦＲがロウレベルに戻される。以後、ロウアドレスカウンタＲＣはカラムアドレスカウンタＣＣのオーバーフロー信号ＦＣに従ったカウントダウン動作を繰り返す。
【００３４】
さらに、ロウアドレスカウンタＲＣは、モード制御信号ＭＳＲ０が論理“０”とされモード制御信号ＭＳＲ１が論理“１”とされることでクロックインクリメントモードとされ、内部制御信号ＣＲつまりクロック信号ＣＬＫに従って上記スキャンインクリメントモードと同様なカウントアップ動作を行う。また、ロウアドレスカウンタＲＣは、モード制御信号ＭＳＲ０及びＭＳＲ１がともに論理“１”とされることでクロックデクリメントモードとされ、内部制御信号ＣＲに従ってスキャンデクリメントモードと同様なカウントダウン動作を行う。
【００３５】
なお、シンクロナスＤＲＡＭを構成するバンクＢＮＫ０〜ＢＮＫ３は、特に制限されないが、クロック信号ＣＬＫの周期Ｔｃｙの約４倍に相当するアクセスタイムＴｂａｃを必要とする。このため、ロウアドレスカウンタＲＣがクロックインクリメントモード又はクロックデクリメントモードとされ、バンクＢＮＫ０〜ＢＮＫ３がロウアドレスカウンタＲＣの計数値に従って順次活性状態とされるとき、各バンクは一つのロウアドレスに関して少なくとも４サイクル分に相当する期間だけ活性状態とされ、その最後のサイクルつまり４サイクル目のサイクルで記憶データの実質的な書き込み又は読み出し動作が可能となる。
【００３６】
次に、カラムアドレスカウンタＣＣは、モード制御信号ＭＳＣ０及びＭＳＣ１がともに論理“０”とされることでクロックインクリメントモードとされ、内部制御信号ＣＣつまりクロック信号ＣＬＫの立ち上がりを受けてカウントアップ動作を行う。カラムアドレスカウンタＣＣの計数値つまりカラムアドレスは、カウントアップ前のＣＡｋからＣＡｋ＋１に順次正順で変化し、最終アドレスＣＡｎとなった時点でカラムアドレスカウンタＣＣのオーバーフロー信号ＦＣがハイレベルとされる。カラムアドレスカウンタＣＣの計数値は、内部制御信号ＣＣの次の立ち上がりを受けて先頭アドレスＣＡ０に戻され、オーバーフロー信号ＦＣもロウレベルに戻される。以後、カラムアドレスカウンタＣＣは内部制御信号ＣＣに従ったカウントアップ動作を繰り返す。
【００３７】
一方、カラムアドレスカウンタＣＣは、モード制御信号ＭＳＣ０が論理“１”とされモード制御信号ＭＳＣ１が論理“０”とされることでクロックデクリメントモードとされ、内部制御信号ＣＣの立ち上がりを受けてカウントダウン動作を行う。カラムアドレスカウンタＣＣの計数値つまりカラムアドレスは、カウントアップ前のＣＡｋからＣＡｋ−１に逆順で変化し、先頭アドレスＣＡ０となった時点でカラムアドレスカウンタＣＣのオーバーフロー信号ＦＣがハイレベルとされる。カラムアドレスカウンタＣＣの計数値は、内部制御信号ＣＣの次の立ち上がりを受けて最終アドレスＣＡｎに戻され、そのオーバーフロー信号ＦＣもロウレベルに戻される。以後、カラムアドレスカウンタＣＣは、内部制御信号ＣＣに従ったカウントダウン動作を繰り返す。
【００３８】
さらに、カラムアドレスカウンタＣＣは、モード制御信号ＭＳＣ０が論理“０”とされモード制御信号ＭＳＣ１が論理“１”とされることでスキャンインクリメントモードとされ、ロウアドレスカウンタＲＣのオーバーフロー信号ＦＲに従って上記クロックインクリメントモードと同様なカウントアップ動作を行う。また、カラムアドレスカウンタＣＣは、モード制御信号ＭＳＣ０及びＭＳＣ１がともに論理“１”とされることでスキャンデクリメントモードとされ、ロウアドレスカウンタＲＣのオーバーフロー信号ＦＲに従ってクロックデクリメントモードと同様なカウントダウン動作を行う。
【００３９】
なお、シンクロナスＤＲＡＭのモードレジスタＭＲに対する設定が行われない初期の状態において、モード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１はすべて論理“０”とされる。このとき、ロウアドレスカウンタＲＣは、前述のように、スキャンインクリメントモードとされ、カラムアドレスカウンタＣＣはクロックインクリメントモードとされる。この結果、シンクロナスＤＲＡＭは通常のシリアルアクセスモードとされ、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣに従ってロウアドレスカウンタＲＣをカウントアップしながらカラムアドレス方向の連続読み出し又は書き込み動作を行う。
【００４０】
図５には、図１のシンクロナスＤＲＡＭに含まれるロウアドレスカウンタ及びカラムアドレスカウンタのカウンタモードの組み合わせと画像処理との関係を説明するための一実施例の動作条件図が示されている。また、図６には、図１のシンクロナスＤＲＡＭの通常動作時のアドレス進行を説明するための一実施例のタイミング図が示され、図７，図８ならびに図９には、その画像左右反転時，画像左９０°回転時ならびに右下方向直線描写時のアドレス進行を説明するための一実施例のタイミング図がそれぞれ示されている。さらに、図１０には、図１のシンクロナスＤＲＡＭの格納画像つまり通常読み出し画像を説明するための一実施例の画像イメージ図が示され、図１１，図１２ならびに図１３には、その反転画像，回転画像ならびに直線描写画像を説明するための一実施例の画像イメージ図がそれぞれ示されている。これらの図をもとに、この実施例のシンクロナスＤＲＡＭの機能を利用した画像処理の概要とその特徴について説明する。
【００４１】
なお、図５の第１項ないし第６項の組み合わせは、リードつまり読み出し動作とライトつまり書き込み動作の両方で使用されるが、動作説明に関する以下の記述では、特に言明しない限り読み出し動作の場合を例に説明する。また、以下の画像イメージ図において、画像の各点はシンクロナスＤＲＡＭの各アドレスに入力又は出力される８ビットのデータに対応する。各画像イメージ図におけるロウアドレス及びカラムアドレスの実数ならびに方向は、必ずしもバンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹの物理的な配置とは対応しない。
【００４２】
図５において、シンクロナスＤＲＡＭのロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣは、前述のように、モード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１が所定の組み合わせで論理“０”又は論理“１”とされることで選択的にクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードあるいはスキャンデクリメントモードとされる。すなわち、まず、モード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１が全ビット論理“０”とされるとき、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣは、図５の第１項に示されるように、それぞれスキャンインクリメントモード及びクロックインクリメントモードとされ、シンクロナスＤＲＡＭは通常動作つまり通常のシリアルアクセス動作を行う。
【００４３】
このとき、カラムアドレスカウンタＣＣは、図６に示されるように、例えば先頭カラムアドレスＣＡ０を計数初期値として、内部制御信号ＣＣに従ったカウントアップ動作を行い、ロウアドレスカウンタＲＣは、例えば先頭ロウアドレスＲＡ０を計数初期値として、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣの立ち下がりを受けて、言い換えるならばカラムアドレスカウンタＣＣの計数値が最終カラムアドレスＣＡｎから先頭カラムアドレスＣＡ０に戻される時点でカウントアップ動作を行う。バンク選択回路ＢＳでは、ロウアドレスカウンタＲＣが歩進開始し又は更新された直後のサイクルで、ロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３が順次択一的にハイレベルとされる。また、ロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＬＣＲ０〜ＬＣＲ３がクロックサイクルごとに順次択一的ハイレベルとされ、ロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３が４サイクル遅れてサイクルごとに順次ハイレベルとされる。
【００４４】
これにより、ロウアドレスカウンタＲＣの最初の計数値つまりロウアドレスＲＡ０の上位ｉ−１ビットすなわち内部アドレス信号Ｘ２〜Ｘｉが、バンクＢＮＫ０のロウアドレスレジスタＲＲに取り込まれ、次の計数値つまりロウアドレスＲＡ１の上位ｉ−１ビットは、バンクＢＮＫ１のロウアドレスレジスタＲＲに取り込まれる。また、カラムアドレスカウンタＣＣの計数値つまりカラムアドレスＣＡ０〜ＣＡｎは、まずｎ＋１サイクルだけバンクＢＮＫ０のカラムアドレスレジスタＣＲに順次取り込まれた後、ロウアドレスの切り換えにともなってバンクＢＮＫ１〜ＢＮＫ３のカラムアドレスレジスタＣＲに順次取り込まれる。
【００４５】
バンクＢＮＫ０のメモリアレイＭＡＲＹでは、まずロウアドレスＲＡ０に対応する１本のワード線が所定の時間をおいて所定の選択レベルとされ、これに結合された８×（ｎ＋１）個のメモリセルの保持データに対応する微小読み出し信号が対応する相補ビット線に出力される。これらの微小読み出し信号は、センスアンプＳＡの対応する単位増幅回路によってそれぞれ増幅され、所定の時間つまり例えば３サイクル分に相当する時間が経過した時点で、ハイレベル又はロウレベルの２値読み出し信号となる。これらの読み出しデータは、バンク選択信号ＷＭＡ０のハイレベルを受けてデータ入出力回路ＩＯに伝達され、データ入出力端子Ｄ０〜Ｄ７を介して外部のアクセス装置に出力される。以後、データ入出力端子Ｄ０〜Ｄ７には、カラムアドレスＣＡ０〜ＣＡｎに対応する読み出しデータが順次８ビットずつシリアルに出力され、ｎ＋１サイクルをもって選択ワード線に結合される８×（ｎ＋１）個のメモリセルの読み出し動作が終了する。
【００４６】
なお、シンクロナスＤＲＡＭを構成するバンクＢＮＫ０〜ＢＮＫ３は、前述のように、クロック信号ＣＬＫの周期Ｔｃｙの約４倍に相当するアクセスタイムＴｂａｃを必要とする。このため、指定されたアドレスの８個のメモリセルの読み出しデータをメインアンプＭＡからデータ入出力回路ＩＯに伝達するバンク選択信号ＷＭＡ０〜ＷＭＡ３は、上記のように、ワード線の選択動作から４サイクル遅れで形成され、これによってタイミング整合が図られる。
【００４７】
ロウアドレスＲＡ０に関する読み出しデータの出力動作が終了し、ロウアドレスカウンタＲＣがカウントアップされると、その計数値つまりロウアドレスＲＡ１はバンクＢＮＫ１のロウアドレスレジスタＲＲに取り込まれ、これを受けてバンクＢＮＫ１のメモリアレイＭＡＲＹの対応するワード線が択一的に選択レベルとされる。この選択ワード線に結合される８×（ｎ＋１）個のメモリセルの読み出しデータは、ロウアドレスカウンタＲＣのカウントアップから４サイクル後のサイクルで、データ入出力端子Ｄ０〜Ｄ７に出力される。以後、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣに従ってロウアドレスカウンタＲＣをカウントアップしながら、同様なシリアル出力動作が繰り返される。言うまでもなく、シンクロナスＤＲＡＭを含む画像システムでは、カウンタモードの組み合わせに関係なく、ディスプレイ装置の表示制御が通常形態すなわちカラムアドレスカウンタＣＣがクロックインクリメントモードとされロウアドレスカウンタＲＣがスキャンインクリメントモードとされるのと同じような形態で行われる。この結果、シンクロナスＤＲＡＭを含む画像システムのディスプレイ装置には、図１０に示されるように、格納画像と同じ向きの画像が得られる。
【００４８】
次に、図５の第２項に示されるように、モード制御信号ＭＳＲ０及びＭＳＲ１がともに論理“１”とされることでロウアドレスカウンタＲＣがスキャンインクリメントモードとされ、モード制御信号ＭＳＣ０及びＭＳＣ１がそれぞれ論理“１”及び“０”とされることでカラムアドレスカウンタＣＣがクロックデクリメントモードとされるとき、シンクロナスＤＲＡＭは、言わば画像左右反転モードとされ、ロウアドレス方向に正順のスキャン動作を繰り返しながらカラムアドレス方向に逆順のシリアルアクセス動作を行う。
【００４９】
このとき、カラムアドレスカウンタＣＣは、図７に示されるように、例えば最終カラムアドレスＣＡｎを計数初期値として内部制御信号ＣＣに従ったカウントダウン動作を行い、ロウアドレスカウンタＲＣは、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣの立ち下がりを受けて通常動作と同様なカウントアップ動作を行う。バンク選択回路ＢＳでは、やはりロウアドレスカウンタＲＣが更新された直後のサイクルで、ロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３が選択的にハイレベルとされる。また、ロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＬＣＲ０〜ＬＣＲ３がクロックサイクルごとにハイレベルとされ、同様に対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３が４サイクル遅れてサイクルごとにハイレベルとされる。
【００５０】
これにより、ロウアドレスカウンタＲＣの最初の計数値つまりロウアドレスＲＡ０が、バンクＢＮＫ０のロウアドレスレジスタＲＲに取り込まれ、次の計数値つまりロウアドレスＲＡ１は、バンクＢＮＫ１のロウアドレスレジスタＲＲに取り込まれる。また、カラムアドレスカウンタＣＣの計数値つまりカラムアドレスＣＡｎ〜ＣＡ０は、まずｎ＋１サイクルだけバンクＢＮＫ０のカラムアドレスレジスタＣＲに順次取り込まれた後、ロウアドレスの切り換えにともなってバンクＢＮＫ１〜ＢＮＫ３のカラムアドレスレジスタＣＲに順次取り込まれる。
【００５１】
バンクＢＮＫ０のメモリアレイＭＡＲＹでは、まずロウアドレスＲＡ０に対応する１本のワード線が所定の時間をおいて所定の選択レベルとされ、これに結合された８×（ｎ＋１）個のメモリセルの保持データに対応する微小読み出し信号が対応する相補ビット線に出力される。これらの微小読み出し信号は、センスアンプＳＡの対応する単位増幅回路によってそれぞれ増幅され、所定の時間が経過した時点で、ハイレベル又はロウレベルの２値読み出し信号となる。また、バンク選択信号ＷＭＡ０の４サイクル遅れのハイレベルを受けてメインアンプＭＡからデータ入出力回路ＩＯに伝達され、データ入出力端子Ｄ０〜Ｄ７を介して外部のアクセス装置に出力される。以後、データ入出力端子Ｄ０〜Ｄ７には、カラムアドレスＣＡｎ〜ＣＡ０に対応する読み出しデータが逆順で８ビットずつシリアルに出力され、ｎ＋１サイクルをもって選択ワード線に結合される８×（ｎ＋１）個のメモリセルの読み出し動作が終了する。
【００５２】
ロウアドレスＲＡ０に関する読み出しデータの出力動作が終了し、ロウアドレスカウンタＲＣがカウントアップされると、その計数値つまりロウアドレスＲＡ１は、バンクＢＮＫ１のロウアドレスレジスタＲＲに取り込まれ、これを受けてバンクＢＮＫ１のメモリアレイＭＡＲＹの対応するワード線が択一的に選択レベルとされる。この選択ワード線に結合される８×（ｎ＋１）個のメモリセルの読み出しデータは、ロウアドレスカウンタＲＣがカウントアップされて４サイクル目のサイクルから、データ入出力端子Ｄ０〜Ｄ７に逆順で出力される。以後、カラムアドレスカウンタＣＣのオーバーフロー信号ＦＣに従ってロウアドレスカウンタＲＣをカウントアップしながら、同様なシリアル出力動作が繰り返される。この結果、画像システムのディスプレイ装置には、図１１（ａ）に示されるように、シンクロナスＤＲＡＭの格納画像を左右反転した画像が得られる。
【００５３】
なお、図５の第３項に示されるように、ロウアドレスカウンタＲＣをスキャンデクリメントモードとし、カラムアドレスカウンタＣＣをクロックインクリメントモードとすれば、シンクロナスＤＲＡＭを含む画像システムのディスプレイ装置には、図１１（ｂ）に示されるように、シンクロナスＤＲＡＭの格納画像を上下反転した画像が得られる。また、図５の第４項に示されるように、ロウアドレスカウンタＲＣをスキャンデクリメントモードとし、カラムアドレスカウンタＣＣをクロックデクリメントモードとした場合、ディスプレイ装置には、図１１（ｃ）に示されるように、格納画像を左右上下反転した画像が得られる。
【００５４】
一方、図５の第５項に示されるように、モード制御信号ＭＳＲ０及びＭＳＲ１がそれぞれ論理“０”及び“１”とされることでロウアドレスカウンタＲＣがクロックインクリメントモードとされ、モード制御信号ＭＳＣ０及びＭＳＣ１がともに論理“１”とされることでカラムアドレスカウンタＣＣがスキャンデクリメントモードとされるとき、シンクロナスＤＲＡＭは、言わば画像左９０°回転モードとされ、カラムアドレス方向に逆順のスキャン動作を繰り返しながらロウアドレス方向に対する正順のシリアルアクセス動作を行う。
【００５５】
このとき、ロウアドレスカウンタＲＣは、図８に示されるように、例えば先頭ロウアドレスＲＡ０を計数初期値として、内部制御信号ＣＲつまりクロック信号ＣＬＫに従ったカウントアップ動作を行い、カラムアドレスカウンタＣＣは、例えば先頭カラムアドレスＣＡ０を計数初期値として、ロウアドレスカウンタＲＣのオーバーフロー信号ＦＲの立ち下がりを受けて比較的ゆっくりとしたカウントダウン動作を行う。バンク選択回路ＢＳでは、サイクルごとにロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＬＲＲ０〜ＬＲＲ３が順次択一的にハイレベルとされる。また、カラムアドレスカウンタＣＣが更新された直後の４サイクルにおいて、ロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＬＣＲ０〜ＬＣＲ３がサイクルごとに順次ハイレベルとされるとともに、ロウアドレスカウンタＲＣの計数値に対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３が４サイクル遅れで順次ハイレベルとされる。
【００５６】
これにより、バンクＢＮＫ０のロウアドレスレジスタＲＲには、ロウアドレスカウンタＲＣの最初の計数値を含むロウアドレスＲＡ０，ＲＡ４ないしＲＡｍ−３が順次取り込まれ、４サイクルずつ保持される。また、バンクＢＮＫ１のロウアドレスレジスタＲＲには、ロウアドレスカウンタＲＣの２番目の計数値を含むロウアドレスＲＡ１，ＲＡ５ないしＲＡｍ−２が順次取り込まれ、４サイクルずつ保持される。さらに、バンクＢＮＫ２のロウアドレスレジスタＲＲには、ロウアドレスＲＡ２，ＲＡ６ないしＲＡｍ−１が順次取り込まれて４サイクル保持され、バンクＢＮＫ３のロウアドレスレジスタＲＲには、ロウアドレスＲＡ３，ＲＡ７ないしＲＡｍが順次取り込まれて４サイクル保持される。
【００５７】
前述のように、シンクロナスＤＲＡＭを構成するバンクＢＮＫ０〜ＢＮＫ３はクロック信号ＣＬＫの周期Ｔｃｙの約４倍に相当するアクセスタイムＴｂａｃを必要とする。上記のように、ロウアドレスカウンタＲＣにより生成されるロウアドレスがバンクＢＮＫ０〜ＢＮＫ３に順次取り込まれ、４サイクルずつ保持されるとともに、メインアンプＭＡ及びライトアンプＷＡによる実質的なアクセス動作を制御するバンク選択信号ＷＭＡ０〜ＷＭＡ３が各バンクのロウアドレスレジスタＲＲへのアドレス取り込みから４サイクル遅れて形成されることで、アクセスタイミングを整合できるとともに、クロックサイクルに同期した記憶データのシリアル入力又はシリアル出力動作が可能となる。
【００５８】
バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹでは、ロウアドレスＲＡ０ＲＡｍ−３，ＲＡ１〜ＲＡｍ−２，ＲＡ２〜ＲＡｍ−１あるいはＲＡ３〜ＲＡｍに対応するワード線が順次１サイクルずつシフトして選択レベルとされ、それぞれ４サイクル分に相当する期間だけ選択状態とされる。これらの選択ワード線に結合される８×（ｎ＋１）個のメモリセルの保持データに対応する微小読み出し信号は、センスアンプＳＡの対応する単位増幅回路によってそれぞれ増幅され、所定の時間が経過した時点で、ハイレベル又はロウレベルの２値読み出し信号となる。そして、各バンクアクセスタイムＴｂａｃに相当する４サイクル後、対応するバンク選択信号ＷＭＡ０〜ＷＭＡ３のハイレベルを受けてデータ入出力回路ＩＯに伝達され、データ入出力端子Ｄ０〜Ｄ７を介して出力される。
【００５９】
以後、データ入出力端子Ｄ０〜Ｄ７には、ロウアドレスＲＡ０〜ＲＡｍに対応する読み出しデータが正順で８ビットずつシリアル出力され、同様な動作がすべてのカラムアドレスＣＡｎ〜ＣＡ０に関して逆順で繰り返される。この結果、画像システムのディスプレイ装置には、図１２（ａ）に示されるように、シンクロナスＤＲＡＭの格納画像を左方向に９０°回転した画像が得られる。
【００６０】
なお、図５の第６項に示されるように、ロウアドレスカウンタＲＣをクロックデクリメントモードとし、カラムアドレスカウンタＣＣをスキャンインクリメントモードとする場合、シンクロナスＤＲＡＭは、ロウアドレス方向にクロック同期した逆順のシリアルアクセス動作を行い、カラムアドレス方向にオーバーフロー信号ＦＣに同期した正順のスキャン動作を行う。この結果、シンクロナスＤＲＡＭを含む画像システムのディスプレイ装置には、図１２（ｂ）に示されるように、格納画像を右方向に９０°回転した画像が得られる。
【００６１】
次に、図５の第７項及び第８項に示されるように、ロウアドレスカウンタＲＣの歩進動作を停止した状態でカラムアドレスカウンタＣＣをクロックインクリメントモード又はクロックデクリメントモードとする書き込み動作の場合、シンクロナスＤＲＡＭは、同一のロウアドレスでカラムアドレス方向のクロック同期した正順又は逆順のシリアル書き込み動作を行い、シンクロナスＤＲＡＭを含む画像システムは、図１３（ａ）に示されるように、右方向又は左方向の直線描写を容易に実現することができる。また、図５の第９項及び第１０項に示されるように、カラムアドレスカウンタＣＣの歩進動作を停止した状態でロウアドレスカウンタＲＣをクロックインクリメントモード又はクロックデクリメントモードとする書き込み動作の場合、シンクロナスＤＲＡＭは、同一のカラムアドレスでロウアドレス方向のクロック同期した正順又は逆順のシリアル書き込み動作を行い、シンクロナスＤＲＡＭを含む画像システムは、図１３（ｂ）に示されるように、下方向又は上方向の直線描写を容易に実現することができる。
【００６２】
一方、図５の第１１項に示されるように、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣをともにクロックインクリメントモードとする書き込み動作の場合、シンクロナスＤＲＡＭでは、図９に示されるように、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣがクロックサイクルに同期してカウントアップされる。バンクＢＮＫ０〜ＢＮＫ３は、ロウアドレスＲＡ０ないしＲＡｍ−３，ＲＡ１ないしＲＡｍ−２，ＲＡ２ないしＲＡｍ−１ならびにＲＡ３ないしＲＡｍを順次取り込み、４サイクルずつ保持するとともに、カラムアドレスＣＡ０ないしＣＡｎ−３，ＣＡ１ないしＣＡｎ−２，ＣＡ２ないしＣＡｎ−１ならびにＣＡ３ないしＣＡｎを順次取り込み、４サイクルずつ保持する。バンク選択信号ＷＭＡ０〜ＷＭＡ３は、クロックサイクルごとに順次更新され、これによってバンクＢＮＫ０〜ＢＮＫ３に対するライトアクセスが４サイクルごとに繰り返される。この結果、シンクロナスＤＲＡＭを含む画像システムは、図１３（ｃ）に示されるように、右下方向の直線描写を容易に実現できる。
【００６３】
なお、図５の第１２項に示されるように、ロウアドレスカウンタＲＣをクロックインクリメントモードとしカラムアドレスカウンタＣＣをクロックデクリメントモードとする書き込み動作の場合、シンクロナスＤＲＡＭを含む画像システムでは、図１３（ｄ）に示されるように、左下方向の直線描写を容易に実現することができる。また、図５の第１３項に示されるように、ロウアドレスカウンタＲＣをクロックデクリメントモードとしカラムアドレスカウンタＣＣをクロックインクリメントモードとする書き込み動作の場合、図１３（ｄ）に併記されるように、左上方向の直線描写を容易に実現することができ、図５の第１４項に示されるように、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣをともにクロックデクリメントモードとする書き込み動作の場合、図１３（ｃ）に併記されるように、右上方向の直線描写を容易に実現することができる。
【００６４】
以上のように、この実施例のシンクロナスＤＲＡＭは、そのカウンタモードがモード制御信号ＭＳＲ０〜ＭＳＲ１あるいはＭＳＣ０〜ＭＳＣ１に従って選択的にクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードあるいはスキャンデクリメントモードとされるロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣと、それぞれロウアドレスレジスタＲＲ及びカラムアドレスレジスタＣＲならびにロウアドレスデコーダＲＤ及びカラムアドレスデコーダＣＤを含む４個のバンクＢＮＫ０〜ＢＮＫ３とを備える。バンクＢＮＫ０〜ＢＮＫ３は、クロック信号ＣＬＫの周期Ｔｃｙの４倍に相当するアクセスタイムＴｂａｃを必要とするが、ロウアドレスが順次連続して割り当てられ、メインアンプＭＡ及びライトアンプＷＡの実質的な動作を制御するためのバンク選択信号ＷＭＡ０〜ＷＭＡ３が下位２ビットのロウアドレス信号に従って順次形成されることで、ロウアドレス方向にクロック同期したシリアルアクセス動作を行うことができる。したがって、モード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１を所定の組み合わせとし、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣを所望のカウンタモードとすることで、複雑な演算処理を必要とすることなく、画像の反転・回転ならびに直線描写を容易に実現することができるため、シンクロナスＤＲＡＭ及びこれを含む画像システムの利便性を高め、その画像処理を効率化することができる。
【００６５】
図１４には、この発明が適用されたシンクロナスＤＲＡＭに含まれるメモリアレイ及び周辺回路の第２の実施例のブロック図が示されている。なお、この実施例のシンクロナスＤＲＡＭは、前記図１〜図１３の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００６６】
図１４において、この実施例のシンクロナスＤＲＡＭは、４個のバンクＢＮＫ０〜ＢＮＫ３と、これらのバンクに共通に設けられるカラムアドレスカウンタＣＣ及びカラムアドレスデコーダＣＤならびに図示されないロウアドレスカウンタＲＣとを備える。バンクＢＮＫ０〜ＢＮＫ３のそれぞれは、メモリアレイＭＡＲＹ，ロウアドレスデコーダＲＤ，ロウアドレスレジスタＲＲ，センスアンプＳＡならびにライトアンプＷＡ及びメインアンプＭＡを備え、各バンクのセンスアンプＳＡには、図示されないバンク選択回路ＢＳから対応するバンク選択信号ＢＹＳ０〜ＢＹＳ３がそれぞれ供給される。これらのバンク選択信号ＢＹＳ０〜ＢＹＳ３は、カラムアドレスカウンタＣＣがクロックインクリメントモード又はクロックデクリメントモードとされるとき、クロックサイクルに同期した所定のタイミングで順次正順又は逆順で択一的にハイレベルとされ、カラムアドレスカウンタＣＣがスキャンインクリメントモード又はスキャンデクリメントモードとされるときには、ロウアドレスカウンタＲＣのオーバーフロー信号ＦＲに同期した所定のタイミングで順次正順又は逆順でハイレベルとされる。
【００６７】
この実施例において、バンクＢＮＫ０〜ＢＮＫ３のセンスアンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応して設けられる８×（ｎ＋１）個の単位回路を備え、これらの単位回路のそれぞれは、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。カラムアドレス方向に連続する８対のスイッチＭＯＳＦＥＴの共通結合されたゲートには、対応するＮチャンネル型の選択制御ＭＯＳＦＥＴを介して、対応するビット線選択信号ＹＳ０〜ＹＳｎが選択的に供給される。これらの選択制御ＭＯＳＦＥＴのゲートには、バンク選択回路ＢＳから対応する上記バンク選択信号ＢＹＳ０〜ＢＹＳ３が共通に供給される。
【００６８】
これらのことから、この実施例のシンクロナスＤＲＡＭでは、カラムアドレスデコーダＣＤがバンクＢＮＫ０〜ＢＮＫ３に共通に設けられるにもかかわらず、その出力信号たるビット線選択信号ＹＳ０〜ＹＳｎは、バンク選択信号ＢＹＳ０〜ＢＹＳ３に従って順次正順又は逆順でバンクＢＮＫ０〜ＢＮＫ３のセンスアンプＳＡの対応する８対のスイッチＭＯＳＦＥＴに伝達される。この結果、カラムアドレスデコーダＣＤを共有化することでシンクロナスＤＲＡＭひいてはこれを含む画像システムの低コスト化を図りつつ、前記図１〜図１３の実施例と同様なロウアドレス方向のシリアルアクセス動作を実現することができる。
【００６９】
図１５には、この発明が適用されたシンクロナスＤＲＡＭを含む画像システムの一実施例のブロック図が示されている。同図をもとに、シンクロナスＤＲＡＭを応用した画像システムの概要とその特徴について説明する。
【００７０】
図１５において、この実施例の画像システムは、ストアドプログラム方式の中央処理装置ＣＰＵをその基本構成要素とする。中央処理装置ＣＰＵには、特に制限されないが、システムバスＳＢＵＳを介して例えば通常のスタティック型ＲＡＭ等からなるランダムアクセスメモリＲＡＭと、マスクＲＯＭ等からなるリードオンリーメモリＲＯＭと、ディスプレイ制御装置ＤＰＹＣならびに周辺装置コントローラＰＥＲＣとが結合される。ディスプレイ制御装置ＤＰＹＣには、図１〜図１３あるいは図１４のシンクロナスＤＲＡＭが複数個組み合わされてなるフレームメモリＦＬＭが結合されるとともに、例えばＣＲＴディスプレイを中心とするディスプレイ装置ＤＰＹが結合される。また、周辺装置コントローラＰＥＲＣには、キーボードＫＢＤ及び外部記憶装置ＥＸＭが結合される。
【００７１】
中央処理装置ＣＰＵは、予めリードオンリーメモリＲＯＭに格納されたプログラムに従ってステップ動作し、画像処理に必要な各種の演算処理を実行するとともに、画像システムの各部を制御・統轄する。また、ランダムアクセスメモリＲＡＭは、いわゆる一時記憶装置として使用され、例えばリードオンリーメモリＲＯＭから中央処理装置ＣＰＵに伝達されるプログラム及び演算データ等を一時的に格納し中継するために供される。さらに、ディスプレイ制御装置ＤＰＹＣは、フレームメモリＦＬＭに格納された画像データをもとにディスプレイ装置ＤＰＹの表示制御を行い、周辺装置コントローラＰＥＲＣは、キーボードＫＢＤ及び外部記憶装置ＥＸＭ等の周辺装置を制御する。画像システムは、さらに、１００Ｖの交流入力電源をもとに安定した所定の直流電源電圧を形成し、画像システムの各部に動作電源として供給する電源装置ＰＯＷＳを備える。
【００７２】
この実施例において、フレームメモリＦＬＭとなるシンクロナスＤＲＡＭは、前述のように、そのカウンタモードがモード制御信号ＭＳＲ０〜ＭＳＲ１あるいはＭＳＣ０〜ＭＳＣ１に従って選択的にクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードあるいはスキャンデクリメントモードとされるロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣと、４個のバンクＢＮＫ０〜ＢＮＫ３とを備える。また、バンクＢＮＫ０〜ＢＮＫ３は、クロック信号ＣＬＫの周期Ｔｃｙの４倍に相当するアクセスタイムＴｂａｃを必要とするが、ロウアドレスが順次連続して割り当てられ、その実質的なアクセス動作が所定のバンク選択信号に従って制御されることで、ロウアドレス方向にクロック同期したシリアルアクセス動作を行うことができる。したがって、モード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１を所定の組み合わせとし、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣを所望のカウンタモードとすることで、中央処理装置ＣＰＵによる複雑な演算処理を必要とすることなく、画像の反転・回転ならびに直線描写を容易に実現することができるため、シンクロナスＤＲＡＭ及びこれを含む画像システムの利便性を高め、その画像処理を効率化することができるものである。
【００７３】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）画像システム等を構成するシンクロナスＤＲＡＭ等を、直交して配置される複数のワード線及びビット線を含むメモリアレイと、上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、ロウアドレスが順次連続して割り当てられる複数のバンクを基本に構成するとともに、これらのバンクの個数ｐを、バンクのアクセスタイムＴｂａｃ及びクロック信号の周期Ｔｃｙに対して、
ｐ≧Ｔｂａｃ／Ｔｃｙ
なる値に設定する。また、これらのバンクに共通にロウアドレスカウンタ及びカラムアドレスカウンタと、ロウアドレスカウンタの下位所定ビットの出力信号を受けこれらの出力信号に対応するバンクを選択的に指定するバンク選択回路とを設けるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタに、クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを持たせることで、画像システム等のシンクロナスＤＲＡＭ等に、容易にロウアドレス方向の連続アクセス機能を持たせることができるという効果が得られる。
【００７４】
（２）上記（１）項により、ロウアドレスカウンタ及びカラムアドレスカウンタを選択的に組み合わせてクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードあるいはスキャンデクリメントモードとすることで、画像反転機能，画像回転機能ならびに直線描写機能等を容易に実現することができるという効果が得られる。
（３）上記（１）項及び（２）項により、シンクロナスＤＲＡＭ等ならびにシンクロナスＤＲＡＭ等を含む画像システムの利便性を高め、その画像処理を効率化することができるという効果が得られる。
【００７５】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１及び図２において、シンクロナスＤＲＡＭは、所定の条件つまり、バンクの設置数ｐが各バンクのアクセスタイムＴｂａｃ及びクロック信号ＣＬＫの周期Ｔｃｙに対して、
ｐ≧Ｔｂａｃ／Ｔｃｙ
なる関係を満たすことを条件に、任意数のバンクを備えることができる。また、シンクロナスＤＲＡＭは、×１６ビット又は×３２ビット等、任意のビット構成を採ることができるし、そのアドレス構成も任意である。バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹは、その直接周辺回路を含めて複数のマットに分割できるし、いわゆるシェアドセンス方式を採るものであってもよい。さらに、シンクロナスＤＲＡＭのブロック構成は、種々の実施形態を採りうるし、起動制御信号，アドレス信号ならびに内部制御信号等の名称及び組み合わせならびにその有効レベル等も、この実施例による制約を受けない。
【００７６】
図３及び図４において、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣのカウンタモードとモード制御信号ＭＳＲ０〜ＭＳＲ１ならびにＭＳＣ０〜ＭＳＣ１との間の関係は、種々の実施形態を採りうるし、各カウンタモードの名称も、本発明に制約を与えない。図５において、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣのカウンタモードの組み合わせと等価的な画像処理との間の関係は、種々の実施形態が考えられよう。また、本実施例のクロックインクリメントモードでは、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣともにクロック信号ＣＬＫに同期する内部制御信号ＣＲ又はＣＣが用いられているが、例えば内部制御信号ＣＣをクロック信号ＣＬＫの倍周期とすることも可能である。この場合、斜線描画となる。
【００７７】
図６ないし図９において、ロウアドレスカウンタＲＣ及びカラムアドレスカウンタＣＣは、その先頭アドレスＲＡ０又はＣＡ０を計数初期値とし、最終アドレスＲＡｍ又はＣＡｎを計数最終値とする歩進動作を行うが、これらの計数初期値及び計数最終値は、外部から選択的に指定できるようにしてもよい。
【００７８】
図１５において、画像システムは、他の各種入出力デバイスを含むことができるし、そのブロック構成及びバス構成は、種々の実施形態を採りうる。
【００７９】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスＤＲＡＭならびにこれをフレームメモリとして含む画像システムに適用した場合について説明したが、それに限定されるものではなく、例えば、同様なシリアルアクセス機能を持つ各種の半導体記憶装置やこのような半導体記憶装置を含む各種システムに広く適用できる。
【００８０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、画像システムのシンクロナスＤＲＡＭ等を、直交して配置される複数のワード線及びビット線を含むメモリアレイと、上記メモリアレイに対応して設けられそのワード線を択一的に選択状態とするロウアドレスデコーダとをそれぞれ含み、ロウアドレスが順次連続して割り当てられる複数のバンクを基本に構成するとともに、これらのバンクの個数ｐを、バンクのアクセスタイムＴｂａｃ及びクロック信号の周期Ｔｃｙに対して、
ｐ≧Ｔｂａｃ／Ｔｃｙ
なる値に設定する。また、これらのバンクに共通にロウアドレスカウンタ及びカラムアドレスカウンタと、ロウアドレスカウンタの下位所定ビットの出力信号を受けこれに対応するバンクを選択的に指定するバンク選択回路とを設けるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタに、クロック信号に従って正順又は逆順の歩進動作を行うクロックインクリメントモード及びクロックデクリメントモードと、カラムアドレスカウンタ又はロウアドレスカウンタのオーバーフロー信号に従って正順又は逆順の歩進動作を行うスキャンインクリメントモード及びスキャンデクリメントモードとを持たせる。これにより、画像システム等のシンクロナスＤＲＡＭ等に、ロウアドレス方向の連続アクセス機能を持たせることができるとともに、ロウアドレスカウンタ及びカラムアドレスカウンタを選択的に組み合わせてクロックインクリメントモード，クロックデクリメントモード，スキャンインクリメントモードあるいはスキャンデクリメントモードとし、画像反転機能，画像回転機能ならびに直線描写機能等を容易に実現することができる。この結果、シンクロナスＤＲＡＭ等ならびにこれを含む画像システムの利便性を高め、その画像処理を効率化することができる。
【図面の簡単な説明】
【図１】この発明が適用されたシンクロナスＤＲＡＭの一実施例を示すブロック図である。
【図２】図１のシンクロナスＤＲＡＭに含まれるメモリアレイ及び周辺回路の一実施例を示すブロック図である。
【図３】図１のシンクロナスＤＲＡＭに含まれるロウアドレスカウンタの一実施例を示す動作条件図である。
【図４】図１のシンクロナスＤＲＡＭに含まれるカラムアドレスカウンタの一実施例を示す動作条件図である。
【図５】図１のシンクロナスＤＲＡＭに含まれるロウアドレスカウンタ及びカラムアドレスカウンタのカウンタモードの組み合わせと画像との間の関係を説明するための一実施例を示す動作条件図である。
【図６】図１のシンクロナスＤＲＡＭの通常動作時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図７】図１のシンクロナスＤＲＡＭの画像左右反転時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図８】図１のシンクロナスＤＲＡＭの画像左９０°回転時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図９】図１のシンクロナスＤＲＡＭの右下方向直線描写時のアドレス進行を説明するための一実施例を示すタイミング図である。
【図１０】図１のシンクロナスＤＲＡＭの格納画像及び通常読み出し画像を説明するための一実施例を示す画像イメージ図である。
【図１１】図１のシンクロナスＤＲＡＭの反転画像を説明するための一実施例を示す画像イメージ図である。
【図１２】図１のシンクロナスＤＲＡＭの回転画像を説明するための一実施例を示す画像イメージ図である。
【図１３】図１のシンクロナスＤＲＡＭの直線描写画像を説明するための一実施例を示す画像イメージ図である。
【図１４】この発明が適用されたシンクロナスＤＲＡＭに含まれるメモリアレイ及び周辺回路の第２の実施例を示すブロック図である。
【図１５】図１又は図１４のシンクロナスＤＲＡＭを含む画像システムの一実施例を示すブロック図である。
【符号の説明】
ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリアレイ、ＲＤ……ロウアドレスデコーダ、ＲＲ……ロウアドレスレジスタ、ＳＡ……センスアンプ、ＣＤ……カラムアドレスデコーダ、ＣＲ……カラムアドレスレジスタ、ＷＡ……ライトアンプ、ＭＡ……メインアンプ、ＲＣ……ロウアドレスカウンタ、ＣＣ……カラムアドレスカウンタ、ＢＳ……バンク選択回路、ＡＢ……アドレスバッファ、ＩＯ……データ入出力回路、ＲＤＢ０〜ＲＤＢ７……リードデータバス、ＷＤＢ０〜ＷＤＢ７……ライトデータバス、ＭＲ……モードレジスタ、ＴＧ……タイミング発生回路、Ｄ０〜Ｄ７……データ入出力端子、ＣＬＫ……クロック信号又はその入力端子、ＣＫＥ……クロックイネーブル信号又はその入力端子、ＣＳＢ……チップ選択信号又はその入力端子、ＲＡＳＢ……ロウアドレスストローブ信号又はその入力端子、ＣＡＳＢ……カラムアドレスストローブ信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、ＤＱＭ……データマスク信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端子。
ＭＳＲ０〜ＭＳＲ１，ＭＳＣ０〜ＭＳＣ１……モード制御信号。
ＣＰＵ……中央処理装置、ＳＢＵＳ……システムバス、ＲＡＭ……ランダムアクセスメモリ、ＳＤＲＡＭ……シンクロナスＤＲＡＭ、ＲＯＭ……リードオンリーメモリ、ＤＰＹＣ……ディスプレイ制御装置、ＦＬＭ……フレームメモリ、ＤＰＹ……ディスプレイ装置、ＰＥＲＣ……周辺装置コントローラ、ＫＢＤ……キーボード、ＥＸＭ……外部記憶装置、ＰＯＷＳ……電源装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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