(57)【特許請求の範囲】
【請求項１】
８本の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、
前記アドレス入力の上位２ビットの組み合わせパターンに応じて択一的に活性化される第１から第４の選択制御信号を生成するアドレスデコード手段と、
前記入力信号の各２本を入力とし前記第１および第２の選択制御信号により選択制御される第１および第２の２対１セレクタ手段、同じく前記入力信号の各２本を入力とし前記第３および第４の選択制御信号により選択制御される第３および第４の２対１セレクタ手段と、
前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段と、
を含むことを特徴とするセレクタ。
【請求項２】
８本の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、
前記アドレス入力の最上位ビットおよび上位から第２ビット目の正相および逆相信号をそれぞれ生成する手段と、
前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の正相信号により選択制御される第１および第２の２対１セレクタ手段、同じく前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の逆相信号により選択制御される第３および第４の２対１セレクタ手段と、
前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段と、
を含むことを特徴とするセレクタ。
【請求項３】
ｎ本（ｎは８の倍数であって、１倍は除く）の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、
前記アドレス入力の上位２ビットの組み合わせパターンに応じて択一的に活性化される第１から第４の選択制御信号を生成するアドレスデコード手段と、
前記入力信号の各２本を入力とし前記第１および第２の選択制御信号により選択制御される第１および第２の２対１セレクタ手段、前記第３および第４の選択制御信号により選択制御される第３および第４の２対１セレクタ手段、前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段を１組とするｎ／８組のセレクタアレイと、
前記セレクタアレイのｎ／８本の出力を入力として前記アドレス入力の上位から第４ビット目のパターンに応じてｎ／１６本を選択するセレクタ手段と、
を含むことを特徴とするセレクタ。
【請求項４】
ｎ本（ｎは８の倍数であって、１倍は除く）の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、
前記アドレス入力の最上位ビットおよび上位から第２ビット目の正相および逆相信号をそれぞれ生成する手段と、
前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の正相信号により選択制御される第１及び第２の２対１セレクタ手段、同じく前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の逆相信号により選択制御される第３および第４の２対１セレクタ手段、前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段を１組とするｎ／８組のセレクタアレイと、
前記セレクタアレイのｎ／８本の出力を入力として前記アドレス入力の上位から第４ビット目のパターンに応じてｎ／１６本を選択するセレクタ手段と、
を含むことを特徴とするセレクタ。
【請求項５】
前記２対１セレクタ手段は、前記入力信号の各２本をそれぞれ一入力とし前記選択制御信号をそれぞれ他入力とする２個のＡＮＤ回路と、これ等ＡＮＤ回路の各出力を２入力とするＮＯＲ回路とを有することを特徴とする請求項１または３記載のセレクタ。
【請求項６】
前記２対１セレクタ手段は、前記入力信号の各２本をそれぞれ一入力とし、前記最上位ビットの正相および逆相信号をそれぞれ他入力とする２個のＡＮＤ回路と、これ等ＡＮＤ回路の各出力を第１および第２の入力とすると共に前記上位から第２ビット目の正相または逆相信号をそれぞれ第３の入力とするＮＯＲ回路とを有することを特徴とする請求項２または４記載のセレクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はセレクタに関するものであり、特に回路規模が大きい場合において有効なセレクタを提供するものである。
【０００２】
【従来の技術】
近年、通信容量の増大に伴い、通信回線の設定や故障パスの迂回等に使用されるスイッチ回路の大規模化が図られてきている。このようなスイッチ類を構成する回路要素の１つにセレクタが挙げられる。例えばＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｄｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）システムにおいて、４０Ｇｂｐｓの入力容量、４０Ｇｂｐｓの出力容量を持ち、この切り替え単位がＳＤＨのハイアラーキ５２Ｍｂｐｓ対のＳＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＴｒａｎｓｆｅｒＳｉｇｎａｌ）−１であるスイッチを想定すると、システムを構成するスイッチの数は４０Ｇｂｐｓ／５２Ｍｂｐｓ＝７６８個となり、この場合は７６８×７６８のマトリクススイッチが必要となる。
【０００３】
しかし、マトリクススイッチをＬＳＩで実現する場合は、ＬＳＩの面積の大半（約５０〜７０％前後）をセレクタ部が占有してしまうため、セレクタ部の回路規模はできるだけ小さい方が望ましい。また、単なるセレクタ部の回路規模のみではなく、配線本数も重要な要素であり、ＬＳＩのレイアウトや占有面積に直接影響を与えるので、回路規模が小さいのみならず配線本数が少ない事が要求される。また、セレクタが大規模になるに従って論理段数が増加することから、処理速度を考慮した設計も要求されてくる。よって、論理段数の少ないセレクタの実現が望まれている。
【０００４】
上記ＳＤＨシステムの例で考えると、７６８×７６８マトリクススイッチをＬＳＩで効率的に実現する方法として、７６８対１セレクタを用いる方法や、時分割処理を施しアドレス信号の多重化を行うことでセレクタの数を削減する方法が考えられる。時分割処理をした場合、例えば１２時分割をすれば、セレクタ数は７６８／１２＝６４となり、６４対１セレクタで上記システムを構築することが可能となる。
【０００５】
図５に最も一般的なセレクタの構成を示す。図５は８対１セレクタの例を示したものであり、５０〜５６は２対１セレクタであり、２本の入力から１本を選択出力する２×２入力型ＡＮＤ−ＮＯＲ回路から構成されている。一般に８対１セレクタの場合、８は２の３乗の関係にあるため、１の入力を選択出力するには６本のアドレス入力信号が必要になるが、３本のアドレス入力信号ｂ２，ｂ１，ｂ０がインバータ５７〜５９により相補アドレス信号として６本生成され、２対１セレクタ５０〜５６に供給されている構成である。
【０００６】
また、図５のような一般的なセレクタを使用せず、トランジスタレベルから最適化を図り大規模マトリクススイッチを実現する方法もある。この方法を用いた従来技術として、特開平８−６５７１９号公報に開示されたクロスポイントスイッチ回路及び半導体集積回路を図６に示す。
【０００７】
図６は、入力端子と出力端子の構成が４＊４のクロスポイントスイッチの構成図である。図６において、Ｉ１〜Ｉ４は入力端子、Ｏ１〜Ｏ４は出力端子、Ｑ１（１）〜Ｑ６（１），Ｑ１（２）〜Ｑ６（２）、Ｑ１（３）〜Ｑ６（３）及びＱ１（４）〜Ｑ６（４）はＮＭＯＳトランジスタで、スイッチ及びデコーダ単位ユニット１（１）〜１（４）を夫々構成している。
【０００８】
また、ＩＶ１（１）〜ＩＶ４（１），ＩＶ１（２）〜ＩＶ４（２），ＩＶ１（３）〜ＩＶ４（３）及びＩＶ１（４）〜ＩＶ４（４）はインバータ、ＮＩ１（１），ＮＩ２（１），ＮＩ１（２），ＮＩ２（２），ＮＩ１（３），ＮＩ２（３），ＮＩ１（４），ＮＩ２（４）はノンインバータであり、ＩＶ１（１）〜ＩＶ４（１）とＮＩ１（１），ＮＩ２（１）、ＩＶ１（２）〜ＩＶ４（２）とＮＩ１（２），ＮＩ２（２），ＩＶ１（３）〜ＩＶ４（３）とＮＩ１（３），ＮＩ２（３）及びＩＶ１（４）〜ＩＶ４（４）とＮＩ１（４），ＮＩ２（４）は夫々アドレスバッファ単位ユニット２（１）〜２（４）を構成している。
【０００９】
図７は、入力が４に対して出力が２とされ、出力の数が入力の数の１／２とされた場合のクロスポイントスイッチの構成図である。尚、図６と同等部分については同一符号で示されている。図７において、５ａ〜５ｄは多重化単位ユニットであり、アドレス信号Ａ１（１）とＡ１（２），Ａ２（１）とＡ２（２），Ａ１（３）とＡ１（４），Ａ２（３）とＡ２（４）の周波数に対して２倍の周波数をもって時分割多重するアドレス信号多重化回路を構成し、多重化アドレス信号Ａ１［１］，Ａ２［１］，Ａ１［２］，Ａ２［２］を夫々出力している。
【００１０】
図７の方法によれば、図６の４＊４のクロスポイントスイッチと同等の機能を実現するため、アドレス信号Ａ１（１），Ａ１（２），Ａ２（１），Ａ２（２），Ａ１（３），Ａ１（４），Ａ２（３），Ａ２（４）は入力信号周波数の２倍で動作され、出力Ａ１［１］，Ａ２［１］，Ａ１［２］，Ａ２［２］は入力信号の２倍の周波数で多重化された形式をもって出力される。
【００１１】
図８は図７における多重化単位ユニット５ａの論理構成図、図９は図７のクロスポイントスイッチのタイミングチャートである。図７において、多重化単位ユニット５ａは、アドレス信号Ａ１（１）とＡ１（２）とを多重化するものであり、図８に示すマルチプレクス論理により、切り換えパルスＭＰのハイレベル期間にアドレスＡ１（１）を通過させるＡＮＤ１、切り換えパルスＭＰのローレベル期間にアドレスＡ１（２）を通過させるＡＮＤ２、そして、ＡＮＤ１，ＡＮＤ２の論理和をとって多重化アドレス信号Ａ１［１］を出力するＯＲ１で構成されている。
【００１２】
次に、図７のクロスポイントスイッチの動作を図８と図９を参照しながら簡単に説明する。尚、図７のスイッチ及びデコーダ単位ユニット１（１），１（２）についての動作についての説明は省略する。
【００１３】
図９において、多重化アドレス信号Ａ１［１］，Ａ２［１］は、切換パルスＭＰのレベル変化に同期して、順次入力端子Ｉ３，Ｉ２，Ｉ１，Ｉ３…を選択し、多重化アドレス信号Ａ１［２］，Ａ２［２］は、切換パルスＭＰのレベル変化に同期して、順次入力端子Ｉ４，Ｉ１，Ｉ２，Ｉ４…を選択するとする。この時、出力端子Ｏ１にはＩ３，Ｉ２，Ｉ１，Ｉ３…からの入力が、出力端子Ｏ２にはＩ４，Ｉ１，Ｉ２，Ｉ４…からの入力が順次切り換えパルスＭＰの変化に同期して出力される。
【００１４】
すなわち、図７のクロスポイントスイッチにおいて、時分割多重を行うことで入力信号の１サイクルの間に出力信号は２サイクルで出力されるため、図６のスイッチ及びデコーダ単位ユニット１（３），１（４）の物理的回路規模を減らし、クロスポイントスイッチを構成している。
【００１５】
【発明が解決しようとする課題】
しかしながら、上述した図７の従来方式のクロスポイントスイッチでは、アドレス信号の時分割多重を行い素子数の削減を図っているため、必然的にクロック供給が必要となる。すなわち、大規模なマトリクススイッチの回路規模削減策として時分割多重方式を用いた場合、その分割数により必要とされるクロック周波数が決定されることになるため、クロック周波数が容易に得られる場合は有効な手段である。しかし、分割数によっては必要とされるクロック周波数が特殊なため、その生成が困難となったり、デバイスの性能によっては限界があるため、必ずしも大規模マトリクススイッチの回路規模削減策として有効とは言えない。
【００１６】
更に、図７の従来方式のクロスポイントスイッチでは、スイッチを構成するトランジスタレベルからの回路の最適化も同時に行っているため、大規模なクロスポイントスイッチを実現する上で、トランジスタそのものの最小化など様々な手法が適用され得る。
【００１７】
一方、ＬＳＩプロセス技術の進歩に伴い、回路の収容規模や消費電力といったデバイス性能の向上が目覚ましいため、一度設計したものをＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として再利用するという考え方がある。具体的には自社内にマクロ登録し、設計の共用化、コア化を図る観点から、一般的な基本セレクタを用いてゲートレベルでの設計によるマトリクススイッチの回路規模削減を行う方がより現実に適っており、開発費用の低減や開発期間の短縮等を考えた場合、有効な場合が多い。
【００１８】
そこで、本発明はかかる問題点を解決すべくなされたものであって、その目的とするところは、論理段数、配線本数共に少なく、小さな回路規模でかつ消費電力の少ない大規模セレクタを提供することにある。
【００１９】
【課題を解決するための手段】
本発明によれば、８本の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、前記アドレス入力の上位２ビットの組み合わせパターンに応じて択一的に活性化される第１から第４の選択制御信号を生成するアドレスデコード手段と、前記入力信号の各２本を入力とし前記第１および第２の選択制御信号により選択制御される第１および第２の２対１セレクタ手段、同じく前記入力信号の各２本を入力とし前記第３および第４の選択制御信号により選択制御される第３および第４の２対１セレクタ手段と、前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段と、を含むことを特徴とするセレクタが得られる。
【００２０】
また、本発明によれば、８本の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、前記アドレス入力の最上位ビットおよび上位から第２ビット目の正相および逆相信号をそれぞれ生成する手段と、前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の正相信号により選択制御される第１および第２の２対１セレクタ手段、同じく前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の逆相信号により選択制御される第３および第４の２対１セレクタ手段と、前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段と、を含むことを特徴とするセレクタが得られる。
【００２１】
そして、本発明によれば、ｎ本（ｎは８の倍数であって、１倍は除く）の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、前記アドレス入力の上位２ビットの組み合わせパターンに応じて択一的に活性化される第１から第４の選択制御信号を生成するアドレスデコード手段と、前記入力信号の各２本を入力とし前記第１および第２の選択制御信号により選択制御される第１および第２の２対１セレクタ手段、前記第３および第４の選択制御信号により選択制御される第３および第４の２対１セレクタ手段、前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段を１組とするｎ／８組のセレクタアレイと、前記セレクタアレイのｎ／８本の出力を入力として前記アドレス入力の上位から第４ビット目のパターンに応じてｎ／１６本を選択するセレクタ手段と、を含むことを特徴とするセレクタが得られる。
【００２２】
更に、本発明によれば、ｎ本（ｎは８の倍数であって、１倍は除く）の入力信号のうち１本をアドレス入力に応じて選択するセレクタであって、前記アドレス入力の最上位ビットおよび上位から第２ビット目の正相および逆相信号をそれぞれ生成する手段と、前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の正相信号により選択制御される第１及び第２の２対１セレクタ手段、同じく前記入力信号の各２本を入力とし前記最上位ビットの正相および逆相信号と前記第２ビット目の逆相信号により選択制御される第３および第４の２対１セレクタ手段、前記第１から第４の２対１セレクタ手段の４本の出力を入力として前記アドレス入力の上位から第３ビット目のパターンに応じて択一的に選択する４対１セレクタ手段を１組とするｎ／８組のセレクタアレイと、前記セレクタアレイのｎ／８本の出力を入力として前記アドレス入力の上位から第４ビット目のパターンに応じてｎ／１６本を選択するセレクタ手段と、を含むことを特徴とするセレクタが得られる。
【００２３】
また、前記２対１セレクタ手段は、前記入力信号の各２本をそれぞれ一入力とし前記選択制御信号をそれぞれ他入力とする２個のＡＮＤ回路と、これ等ＡＮＤ回路の各出力を２入力とするＮＯＲ回路とを有することを特徴とする。
【００２４】
そして、前記２対１セレクタ手段は、前記入力信号の各２本をそれぞれ一入力とし、前記最上位ビットの正相および逆相信号をそれぞれ他入力とする２個のＡＮＤ回路と、これ等ＡＮＤ回路の各出力を第１および第２の入力とすると共に前記上位から第２ビット目の正相または逆相信号をそれぞれ第３の入力とするＮＯＲ回路とを有することを特徴とする。
【００２５】
本発明の作用を述べる。セレクタの規模が大きい場合、例えば、８対１セレクタを構成する場合、第１列目に２対１セレクタを４個、第２列目に２対１セレクタを１個夫々配置する。アドレス入力の上位２ビットを組み合わせ、アドレスデコーダにより得られた４本の制御信号に応じて、第１列目のセレクタ入力のうち２つを選択する。次にアドレス入力の上位から第３ビット目によってこの２つの入力のうち１つを選択出力する。これにより、アドレス入力の本数を増やすことなく論理段数の削減を図り、回路規模の小さいセレクタを得る。特に、ｎ（ｎは８の倍数）対１のセレクタにおいて、ｎが大きいほど回路削減効果を発揮する。
【００２６】
【発明の実施の形態】
以下に、添付図面を参照しつつ本発明の実施の形態について説明する。図１は本発明の実施の一形態としての８対１セレクタの回路図である。図１を参照すると、本発明における８対１セレクタは、第１列目の２対１セレクタ１〜４と、第２列目の２対１セレクタ５と、セレクタ１〜５のアドレス入力信号ｂ２，ｂ１，ｂ０と、このアドレス入力信号のうち上位２ビットであるｂ２，ｂ１の組み合わせによりアドレス制御信号Ｂ４，Ｂ３，Ｂ２，Ｂ１を生成する２対４デコーダ６とからなる構成である。
【００２７】
また、セレクタ１には入力信号７と６とが、セレクタ２には入力信号５と４とが、セレクタ３には入力信号３と２とが、セレクタ４には入力信号１と０とが夫々入力されている。そして、セレクタ１とセレクタ３にはアドレス制御信号Ｂ４とＢ３とが、セレクタ２とセレクタ４にはアドレス制御信号Ｂ２とＢ１とが夫々入力されている。更に、セレクタ５にはセレクタ１〜４で選択された出力が入力し、上位から３番目のアドレス入力信号ｂ０のインバータ３７による相補信号により１の入力が選択される。
【００２８】
次に、図１に示す８対１セレクタの動作について詳細に説明する。図１において、セレクタ１〜４に入力される入力信号７〜０の選択に当たり、２対４デコーダ６を用いてアドレス入力信号ｂ２とｂ１との論理演算を行い、Ｂ４，Ｂ３，Ｂ２，Ｂ１の４本のアドレス制御信号を生成し、このアドレス制御信号を用いてセレクタ１〜４のアドレスを制御することによりセレクタ動作を行っている。
【００２９】
例えば、アドレス入力信号がｂ２＝１，ｂ１＝１，ｂ０＝１の場合において、ｂ２＝１，ｂ１＝１であるため、２対４デコーダ６の出力はＢ４＝１，Ｂ３＝０，Ｂ２＝０，Ｂ１＝０となる。つまり、アドレス制御信号Ｂ４＝１であるため、アドレス入力信号ｂ２とｂ１とで入力信号７と入力信号３の２信号がセレクタ１及び３において選択される。この２信号がセレクタ５に入力され、更に、アドレス入力信号ｂ０＝１であるので、最終的に入力信号７が選択出力されることになる。
【００３０】
以下、同様の手順により、アドレス入力信号ｂ２とｂ１との組み合わせを考えると、
ｂ２＝０，ｂ１＝１の場合、Ｂ３＝１（Ｂ１＝Ｂ２＝Ｂ４＝０）となり、入力信号６と入力信号２が選択され、
ｂ２＝１，ｂ１＝０の場合はＢ２＝１（Ｂ１＝Ｂ３＝Ｂ４＝０）となり、入力信号５と入力信号１が選択され、
ｂ２＝０，ｂ１＝０の場合はＢ１＝１（Ｂ２＝Ｂ３＝Ｂ４＝０）となり、入力信号４と入力信号０が選択され、
結局８入力信号中２入力信号がセレクタ１〜４により選択されることになる。更に、アドレス入力信号ｂ０の値により１入力信号が選択されるため、最終的にこの８対１のセレクタは任意の１入力信号を選択することになる。
【００３１】
また、図１の８対１セレクタを縦列に８個接続し、６４入力１出力とした６４対１セレクタの回路図を図２に示す。尚、図１と同等部分については同一符号で示されている。図２において、１１〜１８は８対１セレクタ、２１〜２７は２対１セレクタ、２８は論理合わせ用インバータである。図２の場合、６４は２の６乗の関係にあるため、１の入力を選択出力するには１２本のアドレス入力信号が必要になる。８対１セレクタ１１〜１８を構成する第１列目の２対１セレクタ１〜４と第２列目の２対１セレクタ５は、図１の８対１セレクタの構成と同一である。
【００３２】
次に図２の６４対１セレクタの動作を説明する。２対４デコーダ６はアドレス入力信号の上位２ビットであるｂ５，ｂ４の論理演算を行い、アドレス制御信号Ｂ４，Ｂ３，Ｂ２，Ｂ１が第１列目のセレクタに共通して入力される。
【００３３】
また、第２列目には、上位から３番目のアドレス入力信号ｂ３が相補信号として共通に入力され、６４対１セレクタを構成する各８対１セレクタ２１〜２８内の２対１セレクタ１〜４から選択された２信号のうち、１入力を夫々選択出力する。その後、各８対１セレクタ１１〜１８毎に選択された１信号の中から、アドレス入力信号ｂ２の相補信号を用いて８対１セレクタ１１と１２の出力を２対１セレクタ２１で、８対１セレクタ１３と１４の出力を２対１セレクタ２２で、８対１セレクタ１５と１６の出力を２対１セレクタ２３で、８対１セレクタ１７と１８の出力を２対１セレクタ２４で夫々選択出力する。これにより得られた４信号を、同様にアドレス入力信号ｂ１，ｂ０の相補信号を用いて２対１セレクタ２５，２６，２７で夫々選択し、論理合わせ用インバータ２８を経て最終的に１信号が選択出力される。
【００３４】
ここで、６４対１セレクタを、本発明による８対１セレクタで構成した場合と、従来の図５の様な一般的なセレクタで構成した場合とのゲート数を比較算出する。本発明による２対４デコーダで構成した場合、６４対１セレクタの第１列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＊８段＝２ゲート＊４＊８＝６４ゲートであり、デコーダ部が
２入力ＡＮＤゲート＊４個＝２ゲート＊４＝８ゲート、インバータ＊２個＝１ゲート＊２＝２ゲートとなる。
【００３５】
また、第２列目のゲート数は、セレクタ部が
３×２入力型ＡＮＤ−ＮＯＲゲート＊１個＊８段＝３ゲート＊１＊８＝２４ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００３６】
更に、第３列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＝２ゲート＊４＝８ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００３７】
また、第４列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＝２ゲート＊２＝４ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００３８】
そして、第５列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＝２ゲート＊１＝２ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００３９】
最後に論理合わせ用インバータとして
インバータ×１個＝１ゲート＊１＝１ゲートとなり、本発明における６４対１セレクタを構成するゲート数は合計１１７ゲートとなる。
一方、図５の様な一般的なセレクタで構成した場合、図示はしないが図５を参照しながら算出すると、第１列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＊８段＝２ゲート＊４＊８＝６４ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４０】
また、第２列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＊８段＝２ゲート＊２＊８＝３２ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４１】
更に、第３列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＊８段＝２ゲート＊１＊８＝１６ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４２】
また、第４列目のゲート数は、セレクタ部が
２×２入力型ＡＮＤ−ＮＯＲゲート＊４個＝２ゲート＊４＝８ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４３】
そして、第５列目のゲート数は、セレクタ数が
２×２入力型ＡＮＤ−ＮＯＲゲート＊２個＝２ゲート＊２＝４ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなる。
【００４４】
最後に、第６列目のゲート数は、セレクタ数が
２×２入力型ＡＮＤ−ＮＯＲゲート＊１個＝２ゲート＊１＝２ゲートであり、アドレス入力部が
インバータ＊１個＝１ゲート＊１＝１ゲートとなり、一般的なセレクタを用いた場合、６４対１セレクタを構成するゲート数は合計１３２ゲートとなる。
【００４５】
従って、本発明による２対４デコーダを用いれば、６４対１セレクタのゲート数が１１７／１３２＝０．８９となり、約１１％のゲート数削減効果が得られる。
【００４６】
図３に本発明における他の実施例として、出力イネーブル機能を用いた８対１セレクタの回路図を示す。尚、図１と同等部分については同一符号により示し、その部分の説明は省略する。図３において、３０〜３３は２×３入力型ＡＮＤ−ＮＯＲ回路で、２対１セレクタを構成している。また、セレクタ３０〜３３のアドレスの一方には、アドレス入力信号ｂ２が、もう一方には、アドレス入力信号ｂ２の反転信号が夫々入力されている。
【００４７】
また、アドレス入力信号ｂ１がセレクタ３０，３２内の３入力ＮＯＲ回路に、アドレス入力信号ｂ１の反転信号がセレクタ３１，３３内の３入力ＮＯＲ回路に夫々入力されている。尚、入力信号７〜０は、上記実施の形態の図１の場合と同様にセレクタ３０〜３３に入力されている。更に、３５〜３７はインバータであり、アドレス入力信号ｂ２，ｂ１，ｂ０の反転信号を生成する。
【００４８】
次に、図３に示す８対１セレクタの動作について簡単に説明する。アドレス信号ｂ２あるいはその反転信号により、セレクタ３０〜３３において、入力７，５，３，１もしくは入力６，４，２，０のいずれかが選択される。この４信号のうちセレクタ３０と３２の出力またはセレクタ３１と３３の出力をアドレス信号ｂ１あるいはその反転信号により選択し、更にこの２信号をアドレス信号ｂ０の相補信号を用いて最終的に任意の１信号を選択出力する。
【００４９】
すなわち、図３の８対１セレクタは、第１列目の２対１セレクタ３０〜３３の構成を２×３入力型ＡＮＤ−ＮＯＲ回路とすることで、上記実施の形態の図１に示した２対４デコーダを使用せずにセレクタの回路削減を図ったものである。このように、出力イネーブル機能付きのセレクタ３０〜３３が予め用意されている場合は、これを利用することでゲート数削減効果が得られる。
【００５０】
図４に本発明における更に他の実施例を示す。図４は、セレクタとして出力イネーブル機能が用意されていない場合、図３と同じ機能を有する８対１セレクタの回路図である。尚、図１及び図３と同一部分については同一の符号で示している。図４において、図３と異なる点は、２対１セレクタ４０，４２内の２入力１出力ＡＮＤ回路にアドレス入力信号ｂ１を、２対１セレクタ４１，４３内の２入力１出力ＡＮＤ回路にアドレス入力信号ｂ１の反転信号を夫々入力することにより、３入力１出力型ＮＯＲ回路の入力を得ていることである。このような２×３ＡＮＤ−ＮＯＲ回路構成にしても出力イネーブル機能が実現可能となり、ゲート数削減効果が得られる。
【００５１】
また、セレクタ回路を構成するに当たり、図３、図４の出力イネーブル機能を用いた方法と図１の２対４デコーダを用いた方法とを併用することも可能である。この２つの方法を併用することで、回路規模や論理段数の最小化の選択肢が広がり、より最適な回路を構成することが出来る。
【００５２】
尚、本発明が上記実施の形態に限定されず、本発明の技術的思想の範囲内において、適宜変更され得ることは明らかである。例えば、上記実施の形態では２対４デコーダにより得られるアドレス制御信号を、第１列目のセレクタにのみ入力し回路規模の削減を図っているが、ｎ対１セレクタのｎの数が大きい場合、第２列目以降のセレクタに対しても広く適用可能である。
【００５３】
また、使用するメーカやＬＳＩプロセスにより各基本ゲートの規模、すなわちゲート数が異なるので、この点も考慮して第何列まで２対４デコーダを用いると回路規模削減に最も効果があるかを確認して適用するとよい。また、アドレスデコーダはＡＮＤ回路に限るものではなく、論理を工夫すればＮＡＮＤ，ＯＲ，ＮＯＲ等の回路においても広く応用可能である。
【００５４】
更に、上記実施例では２対１セレクタの構成としてＡＮＤ−ＮＯＲ型回路について説明しているが、セレクタの構成はＡＮＤ−ＮＯＲ型回路に限ることなく、上記セレクタと同じ機能を有するものであればどのような構成のものであっても適用可能であることは明らかである。
【００５５】
また、図２の例では、６４本の入力信号０〜６３を入力とする６４対１セレクタを示しているが、一般にはｎ（ｎは８の倍数であって、１倍は除く）対１セレクタに適用可能である。更に、図２のアドレスデコーダ６の代わりに図３、図４に示した上位２ビットの相補信号である正相及び逆相信号を用いた構成の回路とすることも可能である。
【００５６】
【発明の効果】
叙上の如く、本発明によれば、アドレス入力の上位２ビットの組み合わせにより得られた信号を用いてセレクタのアドレスを制御する事により、アドレス入力の信号数を全く増やすことなくセレクタの論理段数を少なくすることができる。従って、マトリクススイッチをＬＳＩで実現する場合、ｎ対１セレクタに本発明の回路規模削減策を適用すれば、２対４デコード部に論理積回路の追加は必要となるが、その数は４個でありｎには無関係である。よって、ｎが大きいほどセレクタ部の回路規模を小さくすることが可能となり、回路規模削減量に比例した消費電力の低減化及び処理速度の高速化という効果が得られる。
【図面の簡単な説明】
【図１】本発明の８対１セレクタの回路図である。
【図２】本発明の８対１セレクタを６４対１セレクタに応用した回路図である。
【図３】本発明の他の実施例における８対１セレクタの回路図である。
【図４】本発明の更に他の実施例における８対１セレクタの回路図である。
【図５】最も一般的なセレクタの構成図である。
【図６】従来のクロスポイントスイッチの構成図である。
【図７】従来の時分割多重によるクロスポイントスイッチの構成図である。
【図８】従来の多重化単位ユニットの論理構成図である。
【図９】従来の時分割多重によるクロスポイントスイッチのタイミングチャートである。
【符号の説明】
１〜４，２１〜２７  ２対１セレクタ（２×２入力型ＡＮＤ−ＮＯＲ回路）
５  ２対１セレクタ（３×２入力型ＡＮＤ−ＮＯＲ回路）
６  ２対４デコーダ
１１〜１８  ８対１セレクタ
２８  論理合わせ用インバータ
３７  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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