(57)【特許請求の範囲】
【請求項１】
透明絶縁基板上に複数のゲートバスライン及びドレインバスラインが層間絶縁膜を介してマトリクス状に配設され、前記ゲートバスライン及びドレインバスラインの交差部近傍に駆動用の第１及び第２の薄膜トランジスタが配設され、それらの第１及び第２の薄膜トランジスタのソース電極に画素電極が接続されてなる第１の透明基板と、透明絶縁基板上に少なくとも対向電極が形成された第２の透明基板とで液晶層を挟むことで構成される液晶表示パネルであって、
前記第１及び第２の薄膜トランジスタは、前記ゲートバスラインの一部を共通のゲート電極とし、
前記ゲート電極と重なるように前記ドレインバスラインから突出した部分を共通のドレイン電極とし、
前記ドレイン電極を挟んで対向配置された第１及び第２の電極をそれぞれのソース電極とすることを特徴とする液晶表示パネル。
【請求項２】
前記ゲートバスラインは前記画素電極の中央を横切るように配置され、かつ補助容量バスラインが前記ゲートバスラインと平行に、前記画素電極の両端に配置されたことを特徴とする請求項１記載の液晶表示パネル。
【請求項３】
前記ゲートバスラインと交差する領域で前記画素電極の面積が小さくなることを特徴とする請求項１又は請求項２記載の液晶表示パネル。
【請求項４】
前記ゲートバスラインと交差する領域で前記画素電極が分割されたことを特徴とする請求項１又は請求項２記載の液晶表示パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示パネルに関し、より詳しくは、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）マトリクスが形成された液晶表示パネルに関する。
近年、ＴＦＴマトリクスが搭載された液晶表示パネル（以下ＴＦＴ液晶パネルと称する）は、高精細化、多階調化に伴い、画像表示品質の向上が望まれている。
【０００２】
【従来の技術】
以下で従来例に係るＴＦＴ液晶パネルの構造について説明する。図８（ａ）は従来例に係るＴＦＴ液晶パネルの構造を説明する上面図であって、図８（ｂ）は同図（ａ）のＡ−Ａ線断面図である。
図８において１はガラス基板からなる透明基板、２はゲート電極、２Ａはゲートバスライン、３はゲート絶縁膜である。また、４はアモルファスシリコンからなる動作半導体層、５はチャネル保護膜、６はソース電極である。また７はドレイン電極であり、７Ａはドレインバスラインである。さらに８は画素電極であって、９は画素の補助容量を構成する補助容量バスラインである。
【０００３】
最初にこのＴＦＴ液晶パネルを上面からみた各部の配置関係について図８（ａ）を参照しながら説明する。
図８（ａ）に示すように、ゲートバスライン２Ａとドレインバスライン７Ａとが直交してマトリクス状に配置され、これらに囲まれた領域に画素電極８が配置されている。また、補助容量バスライン９が画素電極８の中央を横切るように配置されている。
【０００４】
ゲートバスライン２Ａからはゲート電極２が画素電極８方向に突出しており、ドレインバスラインからは２つのドレイン電極７がゲート電極２の方向に突出して配置されている。
また、画素電極８の一端に接続された２つのソース電極６は、ゲート電極２の方向に突出するように配置されており、これにより１画素についてゲートが共通な２つのＴＦＴが形成されていることになる。
【０００５】
次いでこの装置の断面構造について図８（ｂ）を参照しながら説明する。
図８（ｂ）に示すように、ガラスなどからなる透明基板１上にゲート電極２が形成され、それを被覆するようにゲート絶縁膜３が形成されている。その上にはＴＦＴのチャネル層を構成する動作半導体層４が形成されている。
動作半導体層４上のチャネルの形成される領域には絶縁性のチャネル保護膜５が形成されており、これの両側にソース電極６、ドレイン電極７が形成されてＴＦＴを構成する。このソース電極６上にはＩＴＯ（Ｉｎｄｉｕｍ  ＴｉＮ  Ｏｘｉｄｅ）膜からなる画素電極８が形成されており、これは画素領域まで形成されている。
【０００６】
上記の基板に、表面に透明導電膜からなる対向電極が形成された不図示の透明基板が対向配置され、これらの基板間に液晶ＬＣが封入されることで、ＴＦＴ液晶パネルが構成される。
図９に、１画素についての図８の等価回路図を示す。図９に示すように、２個のＴＦＴが並列に接続されており、そのソースには画素電極が接続されている。
【０００７】
図９においてＣＬは画素領域で液晶の有する容量、Ｃｓは補助容量バスラインの関与する補助容量、Ｃｇｓ１，Ｃｇｓ２はゲート−ソース間の容量であって、この大小は図８のゲート電極２とソース電極６との重なる面積の総和に依存する。
このゲート−ソース間の容量Ｃｇｓ１，Ｃｇｓ２が大きくなると、同じゲート電圧をゲートバスラインからゲート電極２に印加した場合においても、ゲート電圧の立ち下がりの影響でソース電極６すなわち画素電極８の電位が落ち込むため、ゲート−ソース間の容量Ｃｇｓ１，Ｃｇｓ２がともに小さい場合に比して画素電極８に印加される電位が低くなり画素の輝度が低下する。
【０００８】
上記のような構造のＴＦＴ液晶パネルを製造する際には、パターニングの際にフォトリソグラフィ法を用いるため露光工程が必須である。一般にＴＦＴ液晶パネルは１０〜１４インチ程度と大きいので、これに対応できる１枚のレチクルを製造するのは困難であるなどの理由で、露光工程においては図１０にその概略を示すいわゆる分割露光という方法が用いられている。
【０００９】
この方法は、１枚のＴＦＴ液晶パネルＬＰを露光する際に、パネルの領域を複数に分割し、その領域毎にレチクルを用意して露光するという方法である。具体的には、図１０に示すように、パネルＬＰを複数の領域Ａ１〜Ａ４に４分割して、この分割された領域Ａ１〜Ａ４の露光パターンに対応するレチクルｒ１〜ｒ４を用意し、領域毎にレチクルを変えて露光することで１枚の大型ＴＦＴ液晶パネルを露光する。
【００１０】
【発明が解決しようとする課題】
しかし、上記の分割露光を用いてＴＦＴ液晶パネルを製造すると、以下に示すような問題が生じる。
すなわち、複数枚のレチクルを用意して露光する都合上、その異なるレチクルの境界付近の領域においては、レチクルの位置ずれによって画像表示上のずれが生じることが多々有る。
【００１１】
一例として図１１（ａ）に示すように、分割露光の際に異なるレチクルを用いて露光する際の境界線ＴＭを挟んで左側の画素ＬＧについては、対応するレチクルが正しく位置合せされていたが、境界線ＴＭを挟んで右側の画素ＲＧにおいて、対応するレチクルがＸ方向に多少ずれてしまったような場合について説明する。
【００１２】
左側の画素ＬＧについてはレチクルの位置合せが正しく行われたのでゲート電極２、ソース電極６の重なる面積は設計で予想される値であって、これらの間の容量Ｃｇｓ１，Ｃｇｓ２は設計で予想される値どおりであるが、右側の画素ＲＧについては、レチクルの位置合せがずれてしまったため、ゲート電極２、ソース電極６の重なる面積は設計で予想される値よりも小さくなり、これらの間の容量Ｃｇｓ１，Ｃｇｓ２も左側の画素ＬＧに比べて小さくなる。
【００１３】
このため、同じゲート電圧を印加しても、ゲート電圧の立ち下がりに応じてソース電極６の電位が下がるという現象により、容量Ｃｇｓ１，Ｃｇｓ２が大きい画素電極８に実際に印加される電圧よりも、容量Ｃｇｓ１，Ｃｇｓ２が小さい画素電極８に実際に印加される電圧の方が高くなってしまうために図１１（ｂ）に示すように左側の画素ＬＧと右側の画素間ＲＧとの間で輝度の差が生じる。この輝度の差は、分割の境界線ＴＭに沿って生じるので、特に静止画で単色の画面、例えば青空が一面に表示されているような場合において、この境界線を挟んで輝度の差が生じて視認されてしまい、表示むらが生じてしまうという問題が生じていた。
【００１４】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、上述の分割露光の境界線において生じる輝度の差を低減し、この輝度差を観察者に視認させることを抑止して画像表示の際の表示むらを極力抑止することが可能になる液晶表示パネルの提供を目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記課題に鑑みてなされたものであって、図１に例示するように、透明絶縁基板１１上に複数のゲートバスライン１２及びドレインバスライン１７Ａが層間絶縁膜を介してマトリクス状に配設され、前記ゲートバスライン１２及びドレインバスライン１７Ａの交差部近傍に駆動用の第１及び第２の薄膜トランジスタが配設され、それらの第１及び第２の薄膜トランジスタのソース電極１６Ａ，１６Ｂに画素電極１８が接続されてなる第１の透明基板と、透明絶縁基板上に少なくとも対向電極が形成された第２の透明基板とで液晶層を挟むことで構成される液晶表示パネルであって、前記第１及び第２の薄膜トランジスタは、前記ゲートバスラインの一部を共通のゲート電極１２とし、前記ゲート電極１２と重なるように前記ドレインバスライン１７Ａから突出した部分を共通のドレイン電極１７とし、前記ドレイン電極１７を挟んで対向配置された第１及び第２の電極をそれぞれのソース電極１６Ａ，１６Ｂとすることを特徴とする液晶表示パネルや、
前記ゲートバスライン１２は前記画素電極１８の中央を横切るように配置され、かつ補助容量バスライン１９Ａ，１９Ｂが前記ゲートバスライン１２と平行に、前記画素電極１８の両端に配置されたことを特徴とする本発明に係る液晶表示パネルや、
前記ゲートバスライン１２と交差する領域で前記画素電極１８の面積が小さくなることを特徴とする本発明に係る液晶表示パネルや、
図６に例示するように、前記ゲートバスライン２２と交差する領域で前記画素電極２８Ａ，２８Ｂが分割されたことを特徴とする本発明に係る液晶表示パネルによって上記課題を解決するものである。
【００１６】
引き続いて、本発明の作用効果について以下で説明する。
本発明によれば、ゲートバスラインの一部で構成されるゲート電極と重なるようにドレインバスラインから突出するドレイン電極と、ゲート電極を挟んで対向配置された第１，第２のソース電極と、第１，第２のソース電極と接続される画素電極を有する。
【００１７】
このため、分割露光の際にレチクルの位置ずれが生じ、特にゲート電極と第１，第２のソース電極のパターンに位置ずれが生じてしまっても、ゲート電極を挟んで第１，第２のソース電極が対向配置されていることにより、第１のソース電極とゲート電極との重なる面積が減少しても、その減少分だけ第２のソース電極とゲート電極との重なる面積が増加するので、全体としてゲート電極と第１，第２のソース電極との重なる面積は一定不変になる。
【００１８】
これは分割露光でどのような位置ずれが起ころうと常に一定なので、第１，第２のソース電極とゲート電極との間の容量の総和についても、分割領域に関らず一定になる。
従って、上記の容量の総和が一定になることで、ゲートバスラインに印加される電圧が一定であれば、ゲート−ソース間に印加される電圧は全部の露光領域について常に一定に保たれるので、これらの領域間での輝度差が生じて視認され、表示むらが生じてしまうことを極力抑止することが可能になる。
【００１９】
なお、本発明において、ゲートバスラインと交差する領域で画素電極の面積を小さくしてもよい。この場合には、ゲートバスラインと画素電極との交差する面積が小さくなりこれらの間に生じる容量が低減されるので、位置ずれによって多少この容量がばらついても表示むらについてはほとんどその影響が視認されない程度に抑止することが可能になる。
【００２０】
また、本発明においてゲートバスラインと交差する領域で画素電極を分割してもよい。この場合には、ゲートバスラインと画素電極との交差する面積が０になり、これらの間には容量が生じないので、この容量のばらつきが原因となって生じる可能性のある表示むらを抑止することが可能になる。
【００２１】
【発明の実施の形態】
（１）第１の実施形態
図１に本発明の一実施形態を示す。
図１は本発明のＴＦＴ液晶パネルの画素周辺の構造を説明する上面図である。また、図２（ａ）は図１のＸ−Ｘ線断面図であって、図２（ｂ）は図１の等価回路図である。
【００２２】
図１，図２（ａ）において１１は透明基板、１２はゲート電極、１３はゲート絶縁膜、１４はアモルファスシリコンからなる動作半導体層、１５はチャネル保護膜、１６はソース電極で１７はドレイン電極であり、１８は画素電極である。１９Ａ，１９Ｂは補助容量バスラインである。
以下でこのＴＦＴ液晶パネルの構造について説明する。最初にこのＴＦＴ液晶パネルを上面からみた各部の配置関係について図１を参照しながら説明する。
【００２３】
このＴＦＴ液晶パネルは図１に示すように、ゲートバスライン１２Ａとドレインバスライン１７Ａとが直交してマトリクス状に配置されている。これらの交点ごとに画素電極１９が形成されていることは従来と同じであるが、従来はゲートバスラインが画素電極の端部に配置されているのに対して、本実施形態では画素電極１８の中央をゲートバスライン１２Ａが横切るように配置されており、ゲートバスライン１２Ａの一部がゲート電極１２となっている点が異なる。
【００２４】
また、補助容量バスライン１９Ａ，１９Ｂは従来では画素電極の中央を横切るように配置されていたが、本実施形態では画素電極１８の両端を横切るように配置されており、１画素について２本の補助容量バスライン１９Ａ，１９Ｂが形成されている点が従来と異なる。
さらに画素電極１８は、その中央部が細っており、これが形成されていない領域に画素駆動のためのＴＦＴを配置している。
【００２５】
ドレインバスライン１７Ａからは１つのドレイン電極１７がゲート電極１２の方向に突出して配置されており、ゲート電極１２とドレイン電極１７は重なるように配置されている。
また、２つのソース電極１６Ａ，１６Ｂが、ゲート電極１２を挟んで配置されており、その各々は画素電極１８に接続されており、これにより１画素についてゲート、ドレインが共通な２つのＴＦＴが形成されていることになる。
【００２６】
次いでこの装置の断面構造について図２（ａ）を参照しながら説明する。
ガラスなどからなる透明基板１１上にゲート電極１２が形成され、それを被覆するようにゲート絶縁膜１３が形成されている。その上にはＴＦＴのチャネル層を構成し、アモルファスシリコンからなる動作半導体層１４が形成されている。動作半導体層１４上のチャネルの形成される領域には一定間隔をおいて絶縁性のチャネル保護膜１５Ａ，１５Ｂが形成されており、これらの間にドレイン電極１７が形成されている。
【００２７】
さらにチャネル保護膜１５Ａ，１５Ｂの両側にはソース電極１６Ａ，１６Ｂが形成されており、２つのＴＦＴを構成する。このソース電極１６Ａ，１６Ｂ上にはＩＴＯ（Ｉｎｄｉｕｍ  ＴｉＮ  Ｏｘｉｄｅ）膜からなる画素電極１８が形成されている。
上記の基板に、表面に透明導電膜からなる対向電極が形成された不図示の透明基板が対向配置され、これらの基板間に液晶ＬＣが封入されることで、ＴＦＴ液晶パネルが構成される。
【００２８】
次に、上記のＴＦＴ液晶パネルの１画素についての等価回路について説明しておく。図２（ｂ）は、１画素についてのＴＦＴ液晶パネルの等価回路図である。
図２（ｂ）に示すように、２個のＴＦＴＱ１，Ｑ２が並列に接続されており、そのソースには画素電極が接続されている。なおＱ１は同図（ａ）におけるゲート電極１２，ドレイン電極１７及びソース電極１６Ａで構成されるＴＦＴであって、Ｑ２は同図（ａ）におけるゲート電極１２，ドレイン電極１７及びソース電極１６Ｂで構成されるＴＦＴである。
【００２９】
また図２（ｂ）においてＣＬは画素の液晶の有する容量、Ｃｓ１は補助容量バスライン１９Ａの関与する補助容量、Ｃｓ２は補助容量バスライン１９Ｂの関与する補助容量である。さらに、Ｃｇｓ１はＴＦＴＱ１のソース電極１６Ａとゲート電極１２間の容量、Ｃｇｓ２はソース電極１６Ｂとゲート電極１２との間の容量であって、これらの大小は図１のゲート電極１２とソース電極１６Ａ，１６Ｂとの重なる面積に依存する。
【００３０】
さらに、従来と異なり、図１に示すようにゲート電極１２と画素電極１８とがオーバーラップしているので、これらの間にも容量が生じ、これを図２（ｂ）ではＣｇｇとしている。
従来構造のＴＦＴ液晶パネルにおいて、分割露光の各領域に対応したレチクルの位置ずれによって、上述のＣｇｓ１，Ｃｇｓ２が変動し、各領域毎にばらつくことによって、これらの間での輝度差が生じて視認され、表示むらが生じてしまうことは図１０，図１１で説明した通りであるが、本実施形態に係るＴＦＴ液晶パネルについては、このＣｇｓ１＋Ｃｇｓ２を一定に保つような構造になっているので、輝度差が生じることを抑止することが可能になる。
【００３１】
この作用効果の詳細について図３を参照しながら説明する。図３は、ゲート電極１２，ソース電極１６Ａ，１６Ｂ付近の位置関係を説明する部分拡大図である。
図３において、１６Ａ′，１６Ｂ′はそれぞれソース電極１６Ａ，１６Ｂが正しく位置合せされた場合のパターンを示し、１６Ａ，１６Ｂはレチクルの位置ずれによってＸ方向、Ｙ方向に多少ずれてしまった実際のパターンを示している。またＳ１，Ｓ２はソース電極１６Ａ，１６Ｂとゲート電極１２との重なる面積をそれぞれ示している。
【００３２】
図３に示すように、本実施形態ではゲート電極１２を挟んでドレイン電極１６Ａ，１６Ｂが対向配置されている。レチクルの位置がＸ方向，Ｙ方向にずれることによってソース電極１６Ａ，１６Ｂとゲート電極１２との重なる面積Ｓ１，Ｓ２は変動するが、図３に示すようにＳ２が減少してもその減少分だけＳ１が増加しているので、その面積の総和は位置ずれがどのように生じても常に一定になっている。
【００３３】
これらの面積の総和が一定になれば、ソース電極１６Ａ，１６Ｂとゲート電極１２との間の容量の総和Ｃｇｓ１＋Ｃｇｓ２もまた一定に保たれる。実際にはこれらの容量の和Ｃｇｓ１＋Ｃｇｓ２がゲート−ソース間に印加される電圧に影響するので、容量の和Ｃｇｓ１＋Ｃｇｓ２が一定であればゲート−ソース間に印加される電圧も一定に保たれる。
【００３４】
従って、分割露光の各領域においてレチクルの位置ずれが生じてばらついてしまっても、ゲート−ソース間に印加される電圧は全領域で一定に保たれるので、これらの領域間での輝度差が生じて視認され、表示むらが生じてしまうことを極力抑止することが可能になる。
さらに、図１に示すように補助容量バスライン１９Ａ，１９Ｂと画素電極が重なる領域の面積の和も同様にして一定になり、図２（ｂ）に示す補助容量Ｃｓ１，Ｃｓ２の和が一定になるので、この点でも補助容量が分割領域毎にばらつくことで生じる表示むらを防止することが可能になる。
【００３５】
また、本実施形態においては、図１に示すようにゲートバスライン１２と画素電極１８との重なる部分で画素電極１８の幅を狭め、これらの重なる面積を縮小しているので、これらの間で生じる容量Ｃｇｇは小さくなり、位置ずれによって多少この容量Ｃｇｇが領域ごとにばらついても、表示むらについてはほとんどその影響が視認されない程度に抑止することが可能になる。
【００３６】
以下で上記ＴＦＴ液晶パネルの製造方法について図４，図５を参照しながら簡単に説明する。
まず図４（ａ）に示すように、ガラスからなる透明基板１１上にクロム膜などの金属膜を蒸着したのちにパターニングしてゲート電極１２と補助容量バスライン１９Ａ，１９Ｂを同時に選択形成し、その上に酸化膜からなるゲート絶縁膜１３を形成する。
【００３７】
次に同図（ｂ）に示すように、全面にアモルファスシリコン層１４、酸化膜を順次形成した後に、常法にて酸化膜をパターニングし、ゲート電極１２上に一定間隔をおいてチャネル保護膜１５Ａ，１５Ｂを選択形成する。
次いで、同図（ｃ）に示すように、全面にモリブデンなどの金属層１６を形成してフォトレジストを塗布し、ホトリソグラフィ法によってパターニングしてレジスト膜ＰＲをゲート電極１２の形成領域上に選択形成し、これをマスクにして金属層１６，アモルファスシリコン層１４をエッチング・除去して、図５（ａ）に示すように動作半導体層１４を形成する。
【００３８】
次に、同図（ｂ）に示すように、全面にＩＴＯ膜２０をスパッタ法などで形成し、ホトリソグラフィ法でレジスト膜ＰＲを選択形成し、これをマスクにしてＩＴＯ膜２０、金属層１６をエッチング・除去する。
その後、表面にＩＴＯ膜からなる対向電極が形成された対向基板を、上述の工程を経て形成された基板上に対向配置し、これらの間に液晶層ＬＣを封入することにより、図２（ｂ）にその断面を示すようなＴＦＴ液晶パネルを形成することができる。
【００３９】
（２）第２の実施形態
以下で本発明の第２の実施形態について図６，図７を参照しながら説明する。第１の実施形態と共通する事項については重複を避けるため説明を省略する。
図６は本発明のＴＦＴ液晶パネルの画素周辺の構造を説明する上面図である。また、図７（ａ）は図６のＸ−Ｘ線断面図であって、図７（ｂ）は図６の等価回路図である。
【００４０】
本実施形態が第１の実施形態と異なる点は、図６に示すように、１画素に対応する画素電極２８Ａ，２８Ｂがゲート電極２２と重なる部分で分割され、ゲート電極２２と全くオーバーラップしていない点のみであって、他の点は第１の実施形態と同様である。
図６，図７（ａ）において２１は透明基板、２２はゲート電極、２３はゲート絶縁膜、２４はアモルファスシリコンからなる動作半導体層、２５はチャネル保護膜、２６はソース電極で２７はドレイン電極であり、２８は画素電極である。２９Ａ，２９Ｂは補助容量バスラインである。
【００４１】
以下でこのＴＦＴパネルの構造について説明する。最初にこのＴＦＴ液晶パネルを上面からみた各部の配置関係について図１を参照しながら説明する。
図６に示すように、ゲートバスライン２２Ａとドレインバスライン２７Ａとが直交してマトリクス状に配置されている。これらの交点ごとに画素電極２９Ａ，２９Ｂが形成されていることは第１の実施形態と同じであるが、１画素に対応する画素電極２８Ａ，２８Ｂが分割され、ゲート電極２２とオーバーラップしていない点のみが第１の実施形態と異なる。他の配置関係については第１の実施形態と同様なので説明を省略する。
【００４２】
次いでこの装置の断面構造について図７（ａ）を参照しながら説明する。
ガラスなどからなる透明基板２１上にゲート電極２２が形成され、それを被覆するようにゲート絶縁膜２３が形成されている。その上にはＴＦＴのチャネル層を構成し、アモルファスシリコンからなる動作半導体層２４が形成されている。動作半導体層２４上のチャネルの形成される領域には一定間隔をおいて絶縁性のチャネル保護膜２５Ａ，２５Ｂが形成されており、これらの間にドレイン電極２７が形成されている。
【００４３】
さらにチャネル保護膜２５Ａ，２５Ｂの両側にはソース電極２６Ａ，２６Ｂが形成されており、２つのＴＦＴを構成する。このソース電極２６Ａ，２６Ｂ上にはＩＴＯ（Ｉｎｄｉｕｍ  ＴｉＮ  Ｏｘｉｄｅ）膜からなる画素電極２８Ａ，２８Ｂがそれぞれ形成されている。
図７（ｂ）は、本実施形態のＴＦＴ液晶パネルの１画素についての等価回路図である。  図７（ｂ）に示すように、２個のＴＦＴＱ１，Ｑ２が並列に接続されており、そのソースには画素が接続されている。なおＱ１は同図（ａ）におけるゲート電極２２，ドレイン電極２７及びソース電極２６Ａで構成されるＴＦＴであって、Ｑ２は同図（ａ）におけるゲート電極２２，ドレイン電極２７及びソース電極２６Ｂで構成されるＴＦＴである。
【００４４】
また図７（ｂ）においてＣＬは画素の液晶の有する容量、Ｃｓ１は補助容量バスライン２９Ａの関与する補助容量、Ｃｓ２は補助容量バスライン２９Ｂの関与する補助容量である。さらに、Ｃｇｓ１はＴＦＴＱ１のソース電極２６Ａとゲート電極２２間の容量、Ｃｇｓ２はソース電極２６Ｂとゲート電極２２との間の容量である。
【００４５】
さらに、第１の実施形態と異なり、図６に示すようにゲート電極２２と画素電極２８Ａ，２８Ｂとはオーバーラップしていないので、第１の実施形態でこれらの間に生じていた容量Ｃｇｇは本実施形態においては０になっている。
このため、位置ずれによって露光領域毎にこの容量Ｃｇｇが変動することがないので、この容量Ｃｇｇのばらつきが原因となって生じる可能性のある表示むらを抑止することが可能になる。
【００４６】
なお、上記ＴＦＴパネルの製造方法については、画素電極２９Ａ，２９Ｂのパターニング工程が第１の実施形態と異なるだけであって、あとは第１の実施形態と全く同様であるので、説明を省略する。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、ゲートバスラインの一部で構成されるゲート電極と重なるようにドレインバスラインから突出するドレイン電極と、ゲート電極を挟んで対向配置された第１，第２のソース電極と、第１，第２のソース電極と接続される画素電極を有するので、従来のように分割露光の各領域に対応したレチクルの位置ずれによって、上述のゲート電極とソース電極との間の容量が変動して各露光領域毎にばらついても、ゲート−ソース間に印加される電圧は全部の露光領域について一定に保たれるので、これらの領域間での輝度差が生じて視認され、表示むらが生じてしまうことを極力抑止することが可能になる。
【００４８】
なお、本発明において、ゲートバスラインと交差する領域で画素電極の面積を小さくしてもよい。この場合には、ゲートバスラインと画素電極との交差する面積が小さくなりこれらの間に生じる容量が低減されるので、同じ電圧を印加した際に分割露光の領域毎に生じる印加電圧のばらつきを低減することができる。
また、ゲートバスラインと交差する領域で画素電極を分割してもよい。この場合には、ゲートバスラインと画素電極との交差する面積が０になるこれらの間には容量が生じないので、同じ電圧を印加した際に分割露光の領域毎に生じる印加電圧のばらつきを抑止することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶表示パネルを説明する上面図である。
【図２】本発明の第１の実施形態に係る液晶表示パネルを説明する断面図及び等価回路図である。
【図３】本発明の第１の実施形態に係る液晶表示パネルの作用効果を説明する上面図である。
【図４】本発明の第１，第２の実施形態に係る液晶表示パネルの製造方法を説明する第１の断面図である。
【図５】本発明の第１，第２の実施形態に係る液晶表示パネルの製造方法を説明する第２の断面図である。
【図６】本発明の第２の実施形態に係る液晶表示パネルを説明する上面図である。
【図７】本発明の第２の実施形態に係る液晶表示パネルを説明する断面図及び等価回路図である。
【図８】従来例に係る液晶表示パネルを説明する上面図及び断面図である。
【図９】従来の液晶表示パネルの等価回路図である。
【図１０】分割露光の方法を説明する図面である。
【図１１】従来の問題点を説明する図面である。
【符号の説明】
１１            透明基板（第１の透明基板）
１２            ゲートバスライン
１３            ゲート絶縁膜
１４            動作半導体層
１５Ａ，１５Ｂ  チャネル保護膜
１６            金属層
１６Ａ          第１のソース電極
１６Ｂ          第２のソース電極
１７            ドレイン電極
１８            画素電極
ＬＣ            液晶層
ＣＬ            液晶の有する容量
Ｃｓ１，Ｃｓ２  補助容量
Ｃｇｓ１          第１のソース電極とゲート電極との間の容量
Ｃｇｓ２          第１のソース電極とゲート電極との間の容量
Ｑ１，Ｑ２      ＴＦＴ（薄膜トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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