(57)【特許請求の範囲】
【請求項１】
夫々がフォトダイオード及び該フォトダイオードの出力を増幅する第１の増幅トランジスタを有しマトリックス状に配設される複数のアクティブピクセルと、前記複数のアクティブピクセルの各行に対応して配設される複数の行選択線と、前記複数のアクティブピクセルの各列に対応して配設され、それぞれが対応する各列のアクティブピクセルの前記第１の増幅トランジスタの両端に接続される複数の列信号線対と、前記各列信号線対に対応して配設され前記列信号線対を介して伝達されるアクティブピクセルの出力を増幅する第２の増幅トランジスタとを備える固体撮像装置において、
１の行のアクティブピクセルを選択する行選択信号に応答し、該選択された行のアクティブピクセルの前記第１の増幅トランジスタと、対応する列に配設される前記第２の増幅トランジスタとをボルテージフォロア構造に接続し、前記選択された行のアクティブピクセルの出力を増幅することを特徴とする固体撮像装置。
【請求項２】
前記ボルテージフォロア構造が、前記第１の増幅トランジスタ、前記第２の増幅トランジスタ、及び、カレントミラーを含む、請求項１に記載の固体撮像装置。
【請求項３】
前記第１の増幅トランジスタは、ゲートが前記フォトダイオードの出力に、ソースが前記列信号線対の一方を介して前記第２の増幅トランジスタのソースに、ドレインが前記列信号線の他方を介して前記カレントミラーのレファレンス側負荷に夫々接続され、
前記第２の増幅トランジスタは、ゲートがドレインに接続され、ドレインが前記カレントミラーの出力側負荷に接続される、請求項２に記載の固体撮像装置。
【請求項４】
前記第１の増幅トランジスタは、ソース又はドレインが第１のスイッチングトランジスタを介して前記列信号線対に接続され、前記第１のスイッチングトランジスタのゲートが前記行選択線に接続される、請求項３に記載の固体撮像装置。
【請求項５】
前記第２の増幅トランジスタは、ソース又はドレインが第２のスイッチングトランジスタを介して前列信号線対の一方又は前記出力側負荷に接続される、請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、光電変換後の電気信号を各画素内に配置された増幅手段によって増幅して出力する、いわゆるアクティブピクセルを使用した固体撮像装置に関する。
【０００２】
【従来の技術】
光電変換後の電気信号を各画素内に配置されたトランジスタによって増幅して出力する、いわゆるアクティブピクセルでは、一般的にＭＯＳＦＥＴが増幅手段やスイッチとして使用される。このようなアクティブピクセルで構成された画素が複数個マトリクス状に配置されて固体撮像装置が構成される。
【０００３】
図８は上記アクティブピクセルで構成された従来の固体撮像装置の構成を示す図である。動作にあたって、まず、行走査回路８１０によって或る特定行のリセット線８０６をハイレベルに設定することで、その特定行がアクセスされ、その行の全画素のリセットＦＥＴ８０２がオンする。これにより、光電変換手段であるフォトダイオード８０１の出力部がほぼ電源電位になり、フォトダイオード８０１の出力部に電源線８０７から電荷が注入される。続いて、リセットＦＥＴ８０２をオフにすることで露光時間の開始となる。以降は、照射されている光強度に応じた電流がフォトダイオード８０１に流れるので、フォトダイオード８０１の出力部に存在した電荷が徐々にグランドへと引き抜かれる。
【０００４】
所定の時間が経過した後に、行走査回路８１０によって行選択線８０５がハイレベルに設定され、各画素内の行選択ＦＥＴ８０４が一斉にオンする。これにより、各フォトダイオード８０１の出力電圧が列信号線８０８に現れる。すなわち、増幅用ＦＥＴ８０３と電流源ＦＥＴ８０９とがソースフォロワ回路を形成しているので、増幅用ＦＥＴ８０３のゲート電圧（すなわちフォトダイオード８０１の出力電圧）に近い電圧が列信号線８０８に現れる。ここで、バイアス線８１５は電流源ＦＥＴ８０９が定電流動作をするように、そのゲート電圧を適当な大きさにバイアスしている。以上のようにして、ある特定行の信号が出力された後に、引き続いて列走査回路８１１によって列選択ＦＥＴ８１２が順次にオンされていき、信号線８１３と出力バッファ８１４とを介して信号が読み出されていく。
【０００５】
【発明が解決しようとする課題】
上記従来のアクティブピクセル型固体撮像素子には以下の問題がある。まず、ソースフォロワのゲインが、基板バイアス効果のために、理想値である１００％よりもかなり小さな値、例えば典型的には７５％程度、となってしまうことである。このため、フォトダイオード８０１の出力部の電圧と列信号線８０８上の電圧とは等しくなく、減衰してしまった小さな振幅の信号しか出力できない。いいかえると、フォトダイオード８０１の出力が０〜３Ｖであったとしても、列信号線８０８では、典型的には０〜２．３Ｖ程度の小さな振幅しか得られない。従って、外来ノイズに弱いという欠点をもつ。
【０００６】
また、従来のアクティブピクセル型固体撮像装置は、低い電源電圧の採用に適していないという欠点をもつ。これは次の理由による。一般に、フォトダイオードの出力のフルスケールレンジは電源電圧に応じて増減する。つまり、電源電圧が高ければフルスケールレンジも大きく、電源電圧が小さければフルスケールレンジも小さい。なぜなら、フォトダイオードのリセット電圧がほぼ電源電圧であり、露光後のフォトダイオードの出力はリセット電圧以下であるからである。従来のソースフォロワ構成の固体撮像素子の場合には、出力振幅が小さいため電源電圧が下がるにつれて、ますます信号振幅も小さくなってしまい、装置として動作可能な使用範囲が制限されてしまう。
【０００７】
さらに、一般に、固体撮像装置の後段にはＡＤ変換器が接続されるが、固体撮像装置の出力振幅が小さいために、ＡＤ変換器に高い分解能が必要となり、高性能なＡＤ変換器を必要とすることから、撮像装置全体のコストが増加するという欠点を有する。
【０００８】
本発明の目的は、信号振幅の劣化を抑えほぼユニティゲインで信号を出力できることから、ノイズに強く、低電圧の採用に適し、且つ、撮像装置全体のコスト上昇を抑えることが出来るアクティブピクセル型の固体撮像装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の固体撮像装置は、夫々がフォトダイオード及び該フォトダイオードの出力を増幅する第１の増幅トランジスタを有しマトリックス状に配設される複数のアクティブピクセルと、前記複数のアクティブピクセルの各行に対応して配設される複数の行選択線と、前記複数のアクティブピクセルの各列に対応して配設され、それぞれが対応する各列のアクティブピクセルの前記第１の増幅トランジスタの両端に接続される複数の列信号線対と、前記各列信号線対に対応して配設され前記列信号線対を介して伝達されるアクティブピクセルの出力を増幅する第２の増幅トランジスタとを備える固体撮像装置において、
１の行のアクティブピクセルを選択する行選択信号に応答し、該選択された行のアクティブピクセルの前記第１の増幅トランジスタと、対応する列に配設される前記第２の増幅トランジスタとをボルテージフォロア構造に接続し、前記選択された行のアクティブピクセルの出力を増幅することを特徴とする。
【００１０】
本発明の固体撮像装置によると、行選択信号に応答して、ピクセル内の第１の増幅トランジスタと、列毎に配設された第２の増幅トランジスタとをボルテージフォロア構造に接続した構成により、アクティブピクセルの出力増幅における利得が従来に比して大きくなるので、ノイズに強く、低電圧の採用に適し、且つ全体としてコストの低い固体撮像装置を提供できる。
【００１１】
ここで、本発明の固体撮像装置では、前記ボルテージフォロア構造が、前記第１の増幅トランジスタ、前記第２の増幅トランジスタ、及び、カレントミラーを含むことが好ましい。
【００１２】
また、前記第１の増幅トランジスタは、ゲートが前記フォトダイオードの出力に、ソースが前記列信号線対の一方を介して前記第２の増幅トランジスタのソースに、ドレインが前記列信号線の他方を介して前記カレントミラーのレファレンス側負荷に夫々接続され、
前記第２の増幅トランジスタは、ゲートがドレインに接続され、ドレインが前記カレントミラーの出力側負荷に接続されることが好ましい。掛かる構成により、ボルテージフォロア構造が容易に得られる。
【００１３】
また、前記第１の増幅トランジスタは、ソース又はドレインが第１のスイッチングトランジスタを介して前記第１又は第２の列信号線対に接続され、前記スイッチングトランジスタのゲートが前記行選択線に接続される構成を採用することも本発明の好ましい態様である。ソース又はドレインの一方にスイッチングトランジスタを接続することにより、アクティブピクセルの選択が行選択線によって行われ、双方にスイッチングトランジスタを接続することにより、列方向の信号分離が容易になる。
【００１４】
また、第１の増幅トランジスタのソース又はドレインにスイッチングトランジスタを接続する場合には、更に、前記第２の増幅トランジスタが、ソース又はドレインが第２のスイッチングトランジスタを介して前記第１の列信号線又は前記出力側負荷に接続されることが好ましい。この場合、ボルテージフォロアを構成する差動増幅器における対称性が向上する。
【００１５】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は本発明の第１の実施形態例の固体撮像装置の構成を示す回路図である。同図では、簡単化のため２×２画素をマトリクス配置した構成を例としている。また、各ＦＥＴは、能動負荷ＦＥＴ１１１、１１２をｐ型ＭＯＳＦＥＴ、それ以外をｎ型ＭＯＳＦＥＴとしている。
【００１６】
図１において、アクティブピクセルを成す各画素は、フォトダイオード１０１、リセットＦＥＴ１０２、第１の増幅用ＦＥＴ１０３、ソース側スイッチＦＥＴ１０４、ドレイン側スイッチＦＥＴ１０５、より構成されている。フォトダイオード１０１の出力部はリセットＦＥＴ１０２によってリセットされる。また、フォトダイオード１０１には、増幅用ＦＥＴ１０３のゲートが接続されており、増幅用ＦＥＴ１０３のソースにはソース側スイッチＦＥＴ１０４のドレインが、ドレインにはドレイン側スイッチＦＥＴ１０５のソースがそれぞれ接続されている。同一列上のソース側スイッチＦＥＴ１０４のソースは第１の列信号線１０９に接続されており、またドレイン側スイッチＦＥＴ１０５のドレインは第２の列信号線１１０に接続されている。
【００１７】
電流源ＦＥＴ１１４、第２の増幅用ＦＥＴ１１３、第１、第２の能動負荷ＦＥＴ１１１、１１２、列選択ＦＥＴ１１７は各列毎にそれぞれ設けられている。第１の列信号線１０９を介して各画素内のソース側スイッチＦＥＴ１０４のソースは電流源ＦＥＴ１１４の入力となっている。バイアス線１２０は電流源ＦＥＴ１１４が定電流動作をするようにそのゲート電圧を適当な値にバイアスしている。また第２の増幅用ＦＥＴ１１３のソースは第１の列信号線１０９を介して各画素内のソース側スイッチＦＥＴ１０４のソースに接続されている。各画素内のドレイン側スイッチＦＥＴ１０５は第２の列信号線１１０を介して第１の能動負荷ＦＥＴ１１１に接続される。また第２の増幅用ＦＥＴ１１３のドレインは第２の能動負荷ＦＥＴ１１２に接続されている。
【００１８】
本実施形態例では第１、第２の能動負荷ＦＥＴ１１１、１１２はカレントミラー構成としてある。行走査回路１１５は各画素内のソース側スイッチＦＥＴ１０４とドレイン側スイッチＦＥＴ１０５とを行選択線１０６によって、リセットＦＥＴ１０２を行単位で順次オン、オフすることで各行にアクセスする。また列走査回路１１６は列選択ＦＥＴ１１７を順次オン、オフすることで各列にアクセスする。
【００１９】
以下、上記実施形態例の動作を説明する。まず、行走査回路１１５によって、ある特定の行がアクセスされる。すなわち、行走査回路１１５によって或る行のリセット線１０７をハイレベルに設定することで、一つの行の中の全画素のリセットＦＥＴ１０２がオンする。これにより光電変換手段を成すフォトダイオード１０１の出力部がほぼ電源電位になる。つまり、フォトダイオード１０１の出力部に電源線１０８から電荷が注入される。続いてリセットＦＥＴ１０２をオフすることで、露光時間の開始となる。以後は、照射されている光強度に応じた電流がフォトダイオード１０１に流れるので、フォトダイオードの出力部に存在した電荷が徐々にグランドへと引き抜かれる。
【００２０】
所定の時間が経過した後に、行走査回路１１５によって行選択線１０６がハイレベルに設定され、各画素内のソース側スイッチＦＥＴ１０４とドレイン側スイッチＦＥＴ１０５とが共に一斉にオンする。これにより、各フォトダイオード１０１の出力電圧が第２の増幅用ＦＥＴ１１３のドレインに現れる。何故ならば、第１、第２の増幅用ＦＥＴ１０３、１１３と、電流源ＦＥＴ１１４、第１、第２の能動負荷ＦＥＴ１１１、１１２とが、第１の増幅用ＦＥＴ１０３の入力を正（非反転）入力、第２の増幅用ＦＥＴ１１３の入力を負（反転）入力とする差動型アンプを形成しており、この差動型アンプの出力（第２の増幅用ＦＥＴ１１３のドレイン電圧）は第２の増幅用ＦＥＴ１１３の入力へと帰還してボルテージフォロワを構成しているからである。
【００２１】
一般に差動アンプのオープンループゲインは十分に大きいため、負帰還をかけると、入力と出力とが殆ど同一電圧になる。実際に、そのゲインはほぼ１であって、ソースフォロワによるゲインよりも一般に大きい。このため、出力信号はフォトダイオード１０１の出力電圧（すなわち同差動アンプの正入力である、第１の増幅用ＦＥＴ１０３のゲート電圧）とほぼ等しい値となる。以上のようにして、ある特定行の信号が出力された後に、引き続いて列走査回路１１６によって列選択ＦＥＴ１１７が順次にオンされていき、信号線１１８とバッファ１１９とを経由して信号が読み出されていく。
【００２２】
次に、図２を参照し、本発明の第２の実施形態例の固体撮像装置を説明する。本実施形態例の構成は、ドレイン側スイッチ（図１の１０５）を有しないことにおいて、第１の実施形態例の構成と異なる。つまり本実施形態例では、第１の増幅用ＦＥＴ２０３のドレインは、直接に第２の列信号線２０９を経由して第１の能動負荷ＦＥＴ２１０に接続されている。本実施形態例では、ドレイン側スイッチＦＥＴが存在しないため、各画素中の素子数が少なく、各画素の面積を小さくすることができる。また、本実施形態例では、行選択線２０５に接続しているＦＥＴの数が少ないので、行選択線２０５を駆動するのに必要なパワーは少なくてよい。言い換えると、図１に比して、より高速に行選択線２０５を駆動することが可能である。しかし、ドレイン側スイッチＦＥＴが存在しないことによって、出力信号にノイズが重畳される可能性がある。
【００２３】
例えば、図２において上段（第１行）の画素のソース側スイッチＦＥＴ２０４がオンしており、下段（第２行）の画素のソース側スイッチＦＥＴ２０４がオフしていたとする。基本的には、上段の第１の増幅用ＦＥＴ２０３と、第２の増幅用ＦＥＴ２１２と、電流源ＦＥＴ２１３、第１、第２の能動負荷ＦＥＴ２１０、２１１とが、差動型アンプを形成する。下段の第１の増幅用ＦＥＴ２０３は、第１の列信号線２０８からは切り離されているので、本来は電流を流さない。しかし、それでも下段の画素におけるフォトダイオードの電位が（すなわち下段の第１の増幅用ＦＥＴ２０３のゲート電位が）安定していない場合には、その電位変化に応答して下段の第２の増幅用ＦＥＴ２０３が寄生容量を充放電するような小さなＡＣ電流を発生することがある。そのような電流は、第２の列信号線２０９にノイズ電流として現れる。なお、ここで寄生容量と呼ぶのは、例えば第２の増幅用ＦＥＴ２０３のゲート−ソース間のオーバラップ容量等である。
【００２４】
次に、図３を参照して、本発明の第３の実施形態例の固体撮像値について説明する。本実施形態例構成は、図３において各画素にソース側スイッチが存在しないことにおいて、第１の実施形態例と異なる。つまり第１の増幅用ＦＥＴ３０３のソースは、直接に第１の列信号線３０８を経由して電流源ＦＥＴ３１３に接続される。本実施形態例は、第２の実施形態例と同様に作用する。すなわち図３の構成においては、画素内の素子数が、図１の構成に比して小さく、より面積の小さな画素とすることが可能である。また、行走査回路の負荷が少ないので、高速に行選択線を駆動できる。一方、図１の構成に比べて出力信号にノイズが重畳する可能性がある。
【００２５】
次に、図４を参照して、本発明の第４の実施形態例の固体撮像装置につてい説明する。本実施形態例の構成は、列毎に設けられた第２の増幅用ＦＥＴ４１３のソース及びドレインに夫々、第２のソース側スイッチＦＥＴ４２１及び第２のドレイン側スイッチ４２２が接続されていることにおいて、第１の実施形態例と異なる。すなわち、第２のソース側スイッチＦＥＴ４２１のドレインは、第２の増幅用ＦＥＴ４１３のソースに接続されており、ソースは電流源ＦＥＴ４１４に接続されている。また第２のドレイン側スイッチＦＥＴ４２２のソースは、第２の増幅用ＦＥＴ４１３のドレインに接続されており、ドレインは第２の能動負荷ＦＥＴ４１２に接続されている。これらの挿入された２つのＦＥＴ４２１、４２２は常時オン状態でよい。
【００２６】
上記２つのスイッチＦＥＴの挿入は以下の効果を有する。すなわち、第１の実施形態例では、画素内の第１の増幅用ＦＥＴ１０３のソースとドレインにはそれぞれソース側スイッチＦＥＴ１０４とドレイン側スイッチＦＥＴ１０５とが存在するのに対し、第２の増幅用ＦＥＴ１１３にはそれらに相当するスイッチＦＥＴが無い。このため、本来ならば第１の増幅用ＦＥＴ１０３と第２の増幅用ＦＥＴ１１３とが完全に対称な動作をすることが好ましいのであるが、実施形態例では正確には対称動作をしない。例えば、ソース側スイッチＦＥＴ１０４のオン抵抗に起因する電圧降下のために、第１の増幅用ＦＥＴ１０３と第２増幅用ＦＥＴ１１３のソース電位は正確には同じ値ではない。このような不完全な対称性のために、第１の実施形態例では、出力にオフセット電圧が現れる恐れがある。これは、一般に差動アンプにおいて、差動対を成す２つのトランジスタの特性に差があると、オフセット電圧が出力するのと同じ原理である。本実施形態例では、第２の増幅用ＦＥＴ４１３にも第２のソース側スイッチＦＥＴ４２１と第２のドレイン側スイッチＦＥＴ４２２とを配設し、第１の増幅用ＦＥＴ４０３と第２の増幅用ＦＥＴ４１３との対称性を向上させている。このため、第１の実施形態例に比して、オフセット電圧の発生を抑えられるという長所を有する。ただし、第１の実施形態例に比して列毎の素子数は増加する。
【００２７】
次に、図５を参照し、本発明の第５の実施形態例の固体撮像装置について説明する。本実施形態例は、第２の実施形態例の構成と同様に、各画素にドレイン側スイッチＦＥＴを配設していない。本実施形態例は、列毎に設けられた第２の増幅用ＦＥＴ５１２のソース側に第２のソース側スイッチＦＥＴ５２０を挿入していることにおいて、第２の実施形態例と異なる。第２のソース側スイッチＦＥＴのソースは電流源ＦＥＴ５１３に接続され、ドレインは第２の増幅用ＦＥＴ５１２のソースに接続される。このように第２のソース側スイッチＦＥＴ５２０を挿入しオン状態とすることにより、第２の実施形態例に比して、回路の対称性が増しオフセット電圧の発生を抑えられる反面、列毎の素子数が増加する。これは、第４の実施形態例と同様である。
【００２８】
次に。図６を参照し、本発明の第６の実施形態例について説明する。本実施形態例は、第３の実施形態例の構成と同様に、各画素にソース側スイッチＦＥＴを配設していない。本実施形態例は、列毎に第２の増幅用ＦＥＴ６１２のドレイン側に第２のドレイン側スイッチＦＥＴ６２０を挿入していることにおいて、第３の実施形態例と異なる。すなわち、第２のドレイン側スイッチＦＥＴ６２０のソースは、第２の増幅用ＦＥＴ６１２のドレインに接続され、そのドレインは第２の能動負荷ＦＥＴ６１１に接続されている。このように、第２のソース側スイッチを挿入しオン状態とすることにより、第３の実施形態例の構成に比べて、回路の対称性が増しオフセット電圧の発生を抑えられる反面、列毎の素子数は増加する。これは、第４の実施形態例と同様である。
【００２９】
上記各実施形態例の構成は、画素をマトリクス配置ではなくて線状配置した撮像装置にも適用できる。
【００３０】
本発明の固体撮像装置の基本動作原理は、５個のＦＥＴによって構成されたボルテージフォロワ回路の動作原理を考えることによって容易に理解される。ここで、ボルテージフォロワは、よく知られているように、図７に示したように、差動アンプを負帰還で使用してユニティゲインを実現する増幅回路である。図７では、ｎＭＯＳＦＥＴを第１、第２の増幅用ＦＥＴ７０、７１として使用し、ｐＭＯＳＦＥＴを第１、第２の能動負荷ＦＥＴとして使用したボルテージフォロワ回路を示している。差動アンプの出力を負入力に直接帰還することで、ほぼユニティゲインの増幅回路が得られる。
【００３１】
本発明の固体撮像装置は、基本的には図７の入力部の第１の増幅用ＦＥＴ７０を並列化して、画素マトリクスに分配させた構成になっている。すなわち、図７の入力部である第１の増幅用ＦＥＴ７０が、例えば図１における画素内の第１の増幅用ＦＥＴ１０３に相当している。能動負荷ＦＥＴ７２、７３は、列単位で共通に使用され、図１の能動負荷ＦＥＴ１１１、１１２に対応している。このようにして、フォトダイオードの出力電圧とほとんど等しい値の電圧を出力端子に得ることができる。そのゲインは、ソースフォロワのゲインよりも一般的に大きいので、従来の固体撮像装置に比べてより大きな振幅の出力を得ることができる。
【００３２】
本発明の固体撮像装置では、従来の同型式の固体撮像装置に比して、大きなゲインにより、大きな出力振幅が得られるという利点がある。これは、フォトダイオード部の電圧をユニティゲインをもつアンプで増幅することから、フォトダイオード部の振幅がほとんど減衰せずに出力されるからである。
【００３３】
更に、従来の同型式の撮像装置に比して、ノイズに対してより強いという利点もある。これは、従来に比して、より大きな振幅が得られるためであり、外来のノイズに対してより強い耐性を有する。
【００３４】
更に、従来の同型式の撮像装置に比して、低電源電圧でも使用し易いという利点もある。従来のアクティブピクセル型固体撮像装置は、出力振幅が小さいため低電源電圧に適していなかった。本発明の固体撮像装置は、出力振幅が比較的大きいので低電源電圧にも適している。
【００３５】
更に、従来の同型式の撮像装置に比して、比較的低精度のＡＤ変換器を後段に接続することができる利点もある。これは、従来の撮像装置に比して出力振幅が大きいので、比較的にＡＤ変換器の精度をさほど要しないからである。これによって、システム全体のコストの増加を抑制することができる。
【００３６】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の固体撮像装置は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【００３７】
【発明の効果】
以上、説明したように、本発明の固体撮像装置では、フォトダイオードの出力を増幅する増幅回路としてボルテージフォロア構造を採用したことにより、従来の同型式の固体撮像装置に比して、よりゲインが高いアクティブピクセル型の固体撮像装置が得られる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例の固体撮像装置の回路図。
【図２】本発明の第２の実施形態例の固体撮像装置の回路図。
【図３】本発明の第３の実施形態例の固体撮像装置の回路図。
【図４】本発明の第４の実施形態例の固体撮像装置の回路図。
【図５】本発明の第５の実施形態例の固体撮像装置の回路図。
【図６】本発明の第６の実施形態例の固体撮像装置の回路図。
【図７】ボルテージフォロアの構成を示す回路図。
【図８】アクティブピクセルで構成された従来の固体撮像装置の回路図。
【符号の説明】
１０１、２０１、３０１、４０１、５０１、６０１、８０１、フォトダイオード
１０２、２０２、３０２、４０２、５０２、６０２、８０２、リセットＦＥＴ
１０３、２０３、３０３、４０３、５０３、６０３、７０、第１の増幅用ＦＥＴ
１０４、２０４、４０４、６０４、ソース側スイッチＦＥＴ
１０５、３０４、４０５、５０４、ドレイン側スイッチＦＥＴ
１０６、２０５、３０５、４０６、５０５、６０５、８０５、行選択線
１０７、２０６、３０６、４０７、５０６、６０６、８０６、リセット線
１０８、２０７、３０７、４０８、５０７、６０７、８０７、電源線
１０９、２０８、３０８、４０９、５０８、６０８、第１の列信号線
１１０、２０９、３０９、４１０、５０９、６０９、第２の列信号線
１１１、２１０、３１０、４１１、５１０、６１０、７２、第１の能動負荷ＦＥＴ
１１２、２１１、３１１、４１２、５１１、６１１、７３、第２の能動負荷ＦＥＴ
１１３、２１２、３１２、４１３、５１２、６１２、７１、第２の増幅用ＦＥＴ
１１４、２１３、３１３、４１４、５１３、６１３、７４、８０９、電流源ＦＥＴ
１１５、２１４、３１４、４１５、５１４、６１４、８１０、行走査回路
１１６、２１５、３１５、４１６、５１５、６１５、８１１、列走査回路
１１７、２１６、３１６、４１７、５１６、６１６、８１２、列選択ＦＥＴ
１１８、２１７、３１７、４１８、５１７、６１７、８１３、信号線
１１９、２１８、３１８、４１９、５１８、６１８、８１４、出力バッファ
１２０、２１９、３１９、４２０、５１９、６１９、７５、８１５、バイアス線
４２１、５２０、第２のソース側スイッチＦＥＴ
４２２、６２０、第２のドレイン側スイッチＦＥＴ
８０３、増幅用ＦＥＴ
８０４、行選択ＦＥＴ
８０８、列信号線
【図１】
0003601052.tif 000002
【図２】
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【図３】
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【図４】
0003601052.tif 000005
【図５】
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【図６】
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【図７】
0003601052.tif 000008
【図８】
0003601052.tif 000009