(57)【特許請求の範囲】
【請求項１】
絶縁膜上に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１半導体層下に前記絶縁膜を介して設けられた第１バックゲート電極を含む第１電界効果トランジスタと、
前記絶縁膜上に設けられ、前記第１半導体層と同じ導電型及び同じ厚さの第２半導体層と、前記第２半導体層上に設けられ、前記第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、前記第２半導体層下に前記絶縁膜を介して設けられた第２バックゲート電極を含み、前記第１電界効果トランジスタのしきい値よりも高いしきい値を有する第２電界効果トランジスタを備え、
前記第1の電界効果トランジスタの第1半導体層の膜厚、バックゲート電圧及び前記第1半導体層の不純物濃度と、前記第２の電界効果トランジスタの第２半導体層の膜厚、バックゲート電圧及び第2半導体層の不純物濃度は、各々の電界効果トランジスタのしきい値ばらつきが最小となるよう設定され、前記第１半導体層の不純物濃度は前記第２半導体層の不純物濃度よりも低く、前記第１バックゲート電極の電圧は前記第２バックゲート電極の電圧よりも大きいことを特徴とする半導体装置。
【請求項２】
埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられたチャネル領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記チャネル領域下に前記埋め込み絶縁膜を介して設けられたバックゲート電極を備える半導体装置において、前記ゲート電極のゲート電圧のしきい値をＶt，前記チャネル領域の前記ゲート絶縁膜側のフラットバンド電圧をＶFB1，前記チャネル領域の前記埋め込み絶縁膜側のフラットバンド電圧をＶFB2，前記チャネル領域のフェルミポテンシャルをΦF，前記チャネル領域のキャパシタンスをＣSi，前記ゲート絶縁膜のキャパシタンスをＣox1，前記埋め込み絶縁膜のキャパシタンスをＣox2，前記バックゲート電極の電圧であるバックゲート電圧をＶG2，単位素電荷をｑ，前記チャネル領域の不純物濃度をＮA，前記チャネル領域の誘電率をεSi，前記チャネル領域の膜厚をｔSiとし、
【数１】
0003547361.tif 000014
【数２】
0003547361.tif 000015
で表される二つの式を用いて、所望の前記ゲート電圧のしきい値及び所望の前記チャネル領域の膜厚に対して前記バックゲート電圧及び前記不純物濃度を求め、この求められた不純物濃度を備え、この求められたバックゲート電圧がかけられるようされたことを特徴とする半導体装置。
【請求項３】
前記チャネル領域がすべて空乏化することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記チャネル領域の前記埋込み絶縁膜側の界面におけるバンドギャップ中の界面準位密度をＮit2とし、
Ｃox2（Ｃox2＋ｑＮit2）（２ΦF＋ＶFB2＋ｑＮit2／Ｃox2−ＶG2）＞ｑＮAεSi
の関係を満たすことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、支持基板上に絶縁膜を介して設けられた半導体層に形成される完全空乏化ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に関し、特に支持基板にバックゲートを設けた完全空乏化ＭＩＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）すなわち絶縁膜上に形成された半導体層（以下、ＳＯＩシリコン層という）を用いて形成した電界効果トランジスタ（ＦＥＴ）は、携帯情報端末用ＬＳＩといった低消費電力デバイス、高速ＣＰＵといった高速動作回路への応用が期待されている。特にチャネル領域のシリコン層が全て空乏化するトランジスタ（以下、完全空乏化トランジスタという）は、部分空乏化トランジスタにおける基板浮遊効果に関する問題が低減されるという利点が得られる。
【０００３】
また、従来、回路技術として、低しきい値の論理回路ブロックの電源線に高しきい値のトランジスタをスイッチとして挿入することで、低しきい値回路による高速動作と高しきい値トランジスタのスイッチによる消費電力低減を実現し、しきい値の低下によるオフ時のサブシュレッショルドリーク電流が増加とこれによる消費電力の増加を抑える技術が提案されている。以下、しきい値とは、ゲート電圧のしきい値をいう。このＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ  ＣＭＯＳ：マルチしきい値電圧ＣＭＯＳ）技術は、ＳＯＩデバイスと組み合わせることにより、低電圧で高速な回路動作が実現できると期待されている。
【０００４】
従来から完全空乏化トランジスタを用いたＭＴＣＭＯＳ構造は知られているが、完全空乏化トランジスタ特有の問題であるＳＯＩシリコン層の膜厚揺らぎによるしきい値変動の問題を解消した最適なＭＴＣＭＯＳ構造については何ら開示されていなかった。
【０００５】
例えば、従来、薄膜ＳＯＩ−ＭＯＳＦＥＴのしきい値を変えるための素子構造として、特開平７−１０６５７９号公報において開示されているように、ＳＯＩシリコン層の厚さ、またはゲート絶縁膜の厚さを変えることで、ＭＯＳＦＥＴの異なるしきい値を設定し、そしてバックゲートに電圧を印加して動作時と待機時とでしきい値を制御する例が知られている。
【０００６】
しかし、この従来例ではＳＯＩシリコン層の膜厚揺らぎに対するしきい値感度を低減するための具体的な構成について何ら開示されていなかった。
【０００７】
特に同一基板、同一ＳＯＩシリコン層上に異なるしきい値の完全空乏化トランジスタからなる回路を形成した場合、例えば、しきい値設定をチャネル領域の不純物濃度（以下、チャネル濃度という）で制御すると、しきい値の大きい完全空乏化トランジスタは、チャネル濃度が大きくなるためにＳＯＩシリコン層の膜厚揺らぎに対するしきい値感度がより大きくなり、しきい値ばらつきが大きくなるという問題があった。
【０００８】
また、バックゲートを有する完全空乏化トランジスタによるＭＴＣＭＯＳ構造を形成すると、製造工程が増加するという問題があった。
【０００９】
工程数を削減する製造方法としては、例えば特開平９−２７５５３号公報において開示されているように、３つのチャネルインプラ用フォトレジストパターンで、イオン注入を重ね打ちすることで、４つの異なるしきい値のｎ型ＭＯＳＦＥＴを形成する例が知られている。
【００１０】
しかし、この従来例は片側のＭＯＳＦＥＴのみを考慮した製造方法であり、ＣＭＯＳプロセスにおいて十分な工程数削減になっていなかった。
【００１１】
以上説明したように、従来の完全空乏化トランジスタによるＭＴＣＭＯＳ構造では、それぞれのしきい値ばらつきを最小にすることは困難であった。そしてバックゲート電極を有する完全空乏化トランジスタで構成されるＭＴＣＭＯＳ構造の製造工程の増加に対し、十分な工程数削減策がなされていなかった。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、バックゲート電極を有する完全空乏化トランジスタにおいてしきい値ばらつきを最小に保つデバイス構造及び少ない製造工程数でＭＴＣＭＯＳ構造を作成する製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本願第１の発明は、絶縁膜上に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１半導体層下に前記絶縁膜を介して設けられた第１バックゲート電極を含む第１電界効果トランジスタと、
前記絶縁膜上に設けられ、前記第１半導体層と同じ導電型及び同じ厚さの第２半導体層と、前記第２半導体層上に設けられ、前記第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、前記第２半導体層下に前記絶縁膜を介して設けられた第２バックゲート電極を含み、前記第１電界効果トランジスタのしきい値よりも高いしきい値を有する第２電界効果トランジスタを備え、
前記第1の電界効果トランジスタの第1半導体層の膜厚、バックゲート電圧及び前記第1半導体層の不純物濃度と、前記第２の電界効果トランジスタの第２半導体層の膜厚、バッ
クゲート電圧及び第2半導体層の不純物濃度は、各々の電界効果トランジスタのしきい値ばらつきが最小となるよう設定され、前記第１半導体層の不純物濃度は前記第２半導体層の不純物濃度よりも低く、前記第１バックゲート電極の電圧は前記第２バックゲート電極の電圧よりも大きいことを特徴とする半導体装置である。
【００１４】
本願第２の発明は、埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられたチャネル領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記チャネル領域下に前記埋め込み絶縁膜を介して設けられたバックゲート電極を備える半導体装置において、前記ゲート電極のゲート電圧のしきい値をＶｔ，前記チャネル領域の前記ゲート絶縁膜側のフラットバンド電圧をＶＦＢ１，前記チャネル領域の前記埋め込み絶縁膜側のフラットバンド電圧をＶＦＢ２，前記チャネル領域のフェルミポテンシャルをΦＦ，前記チャネル領域のキャパシタンスをＣＳｉ，前記ゲート絶縁膜のキャパシタンスをＣｏｘ１，前記埋め込み絶縁膜のキャパシタンスをＣｏｘ２，前記バックゲート電極の電圧であるバックゲート電圧をＶＧ２，単位素電荷をｑ，前記チャネル領域の不純物濃度をＮＡ，前記チャネル領域の誘電率をεＳｉ，前記チャネル領域の膜厚をｔＳｉとし、
【００１５】
【数３】
0003547361.tif 000002
【００１６】
【数４】
0003547361.tif 000003
【００１７】
で表される二つの式を用いて、所望の前記ゲート電圧のしきい値及び所望の前記チャネル領域の膜厚に対して、前記バックゲート電圧及び前記不純物濃度を求め、この求められた不純物濃度を備え、この求められたバックゲート電圧がかけられるようされたことを特徴とする半導体装置である。
【００１８】
本願第３の発明は、前記チャネル領域がすべて空乏化することを特徴とする本願第２の発明に記載の半導体装置である。
【００１９】
本願第４の発明は、前記チャネル領域の前記埋込み絶縁膜側の界面におけるバンドギャップ中の界面準位密度をＮｉｔ２とし、
Ｃｏｘ２（Ｃｏｘ２＋ｑＮｉｔ２）（２ΦＦ＋ＶＦＢ２＋ｑＮｉｔ２／Ｃｏｘ２−ＶＧ２）＞ｑＮＡεＳｉの関係を満たすことを特徴とする本願第３の発明に記載の半導体装置である。
【００２３】
本発明によれば、バックゲート電極を有する完全空乏化トランジスタにおいて、しきい値ばらつきを最小にする、チャネル領域の不純物濃度とバックゲート電極の電圧の関係を設定できる。
【００２４】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施形態について説明する。
【００２５】
（第１の実施形態）図１は、本発明の第１の実施形態に係る半導体装置の断面概略図である。１は支持基板、２は埋め込み絶縁膜、３は層間絶縁膜、４は素子分離領域、５、５’はゲート側壁絶縁膜、６、６’はゲート絶縁膜、７、７’はソース・ドレイン領域、８、８’はゲート電極、９、１０はバックゲート電極へのコンタクト電極、１１、１２は同じ導電型のチャネル領域、そして１３、１４はバックゲート電極を示す。尚、ゲート、ソース、ドレインへのコンタクトは省略している。本実施形態に係る半導体装置の特徴は、ＳＯＩシリコン層（チャネル領域）の膜厚及び導電型は同じであり、しきい値の異なる２つの完全空乏化トランジスタの場合、チャネル濃度が小さくそしてバックゲート電圧が大きい方が低しきい値のトランジスタとなり、逆にチャネル濃度が大きくそしてバックゲート電圧が小さい方が高しきい値のトランジスタとなる。
【００２６】
次に、本実施形態に係るデバイスパラメータ設定方法について説明する。
【００２７】
図２は、後述するデバイスパラメータ設定方法により得られた完全空乏化トランジスタにおける設定したゲート電圧のしきい値（以下，単にしきい値という）に対ししきい値ばらつきが最小となるチャネル領域の不純物濃度（以下、チャネル濃度という）とバックゲート電圧の関係を表したグラフである。ここでは、ＳＯＩシリコン層であるチャネル領域１１，１２として膜厚２０  ｎｍの単結晶シリコン層、埋め込み絶縁膜２として膜厚３０  ｎｍのシリコン酸化膜、ゲート絶縁膜６として膜厚３  ｎｍからなるシリコン酸化膜、そしてゲート電極として１×１０２０ｃｍ−３のｎ型ポリシリコン（多結晶シリコン）、そして支持基板１はバックゲート電極１３、１４を電気的に分離するためｎ型シリコンからなり、バックゲート電極１３、１４はｐ型シリコンで構成されるｎ型ＭＯＳＦＥＴをモデルとした。
【００２８】
図２のグラフより明らかなように、設定したしきい値に対ししきい値ばらつきが最小となるチャネル濃度とバックゲート電圧の組み合わせは一組に決まる。これより、本発明の目的である、ＭＴＣＭＯＳ構造を形成する時は、各設定するしきい値に応じたチャネル濃度とバックゲート電圧を設定する必要がある。
【００２９】
例えば、設定するしきい値として、図１におけるＦＥＴ１のしきい値を０．１Ｖ、ＦＥＴ２のしきい値を０．４Ｖとした時、本計算では、それぞれのチャネル濃度，バックゲート電圧はＦＥＴ１では１．２×１０１７ｃｍ−３，−０．８Ｖ、ＦＥＴ２では２．４×１０１７ｃｍ−３，−３Ｖとなる。
【００３０】
つまり、図２で示すように、設定するしきい値に対し、しきい値ばらつきが最小となる、同じ導電型のチャネル領域１１、１２の不純物濃度ＮＡとバックゲート電圧ＶＧ２が決まる。この時、ＳＯＩシリコン層の膜厚は同じで、しきい値の異なる、例えば２つの完全空乏化トランジスタのデバイスパラメータを設定するとき、チャネル濃度が小さくそしてバックゲート電圧が大きい方が低しきい値のトランジスタとなり、逆にチャネル濃度が大きくそしてバックゲート電圧が小さい方が高しきい値のトランジスタとなる。
【００３１】
以下、デバイスパラメータ設定方法について説明する。なお、図２のグラフに示した関係の算出にあたっては、完全空乏化トランジスタのしきい値を表す式として文献（”Ｅｌｅｃｔｒｉｃａｌ  ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｍａｔｅｒｉａｌｓａｎｄ  Ｄｅｖｉｃｅｓ”、  Ｓｏｒｉｎ  Ｃｒｉｓｔｌｏｖｅａｎｕ  ａｎｄ  Ｓｈｅｎｇ  Ｓ．  Ｌｉ著、Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ、（１９９５））に記載されているのと同様の式を用いた。さらに、しきい値の算出には量子効果を考慮するため文献（Ｍ．  Ｊ．  ｖａｎ  Ｄｏｒｔ他、ＩＥＤＭ９１  ｐ４９５，  （１９９１））、（Ｊ．  Ｗ．  Ｓｌｏｔｂｏｏｍ他、ＩＥＥＥ  ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ｖｏｌ．ＥＤ０２４，  Ｎｏ．８，  ｐｐ．１１２３−１１２５，  （１９７７））、（「デバイス物理のための量子力学」Ｄａｖｉｄ  Ｋ．  Ｆｅｒｒｙ著、長岡洋介他訳、丸善、（１９９６））に記載されているものを参考にした。
【００３２】
図３は完全空乏化トランジスタのＳＯＩ層のシリコン膜厚ｔＳｉとしきい値Ｖｔとの関係を表すグラフである。ここでは図２の計算で用いたモデルに、チャネル領域の不純物濃度を１×１０１７ｃｍ−３、バックゲート電圧ＶＧ２を−１Ｖとした。
【００３３】
完全空乏化トランジスタのしきい値はバックゲート電圧により制御することが可能で、そのしきい値はチャネル領域１１、１２の埋め込み絶縁膜２に接した面（以下、裏面（ｂａｃｋ  ｓｕｒｆａｃｅ）と呼ぶ）における電子状態で決まる。つまり、しきい値はバックゲート電圧により裏面が蓄積状態から反転状態となるまで変化させることが可能で、蓄積状態、反転状態ではしきい値はほぼ一定となる。
【００３４】
図３では、裏面が蓄積状態でのしきい値をＶｔ，ａｃｃ、また反転状態でのしきい値をＶｔ，ｉｎｖで表しており、この時の完全空乏化トランジスタのしきい値はこの間の領域（図中、斜線の領域）で設定可能である。
【００３５】
図３に示したように埋め込み絶縁膜厚ｔｂｏｘ＝１００  ｎｍの時、しきい値はＳＯＩシリコン膜厚の薄膜化に対しほぼ線形に減少する。しかし、埋め込み絶縁膜厚ｔｂｏｘ＝３０  ｎｍの時、矢印で示したようにしきい値はＳＯＩシリコン膜厚に対し極小値を持つ。この時ＳＯＩシリコン膜厚揺らぎに対するしきい値感度が最小となり、ＳＯＩシリコン膜厚に対するしきい値ばらつきが最小となる。
【００３６】
これは、薄い埋め込み絶縁膜により、ｂａｃｋ  ｓｕｒｆａｃｅのポテンシャルは容量カップリングによりバックゲートのポテンシャルに束縛されることによる。表面とｂａｃｋ  ｓｕｒｆａｃｅ間のポテンシャル差はいつもほぼ一定なので、しきい値時の表面電界ＥｓはＳＯＩ薄膜化と共に増加する。そのためしきい値が表面電界によく依存することから、しきい値がＳＯＩ薄膜化と共に極小点を持ちそして増加する効果が現れる。
【００３７】
そして、あらかじめ設定したＳＯＩシリコン膜厚、埋め込み絶縁膜厚で、しきい値ばらつきが最小となるチャネル濃度、バックゲート電圧の条件を抜き出したのが図２のグラフである。本実施形態の説明では、図２に示したようにＳＯＩシリコン膜厚を２０  ｎｍ、埋め込み絶縁膜厚を３０  ｎｍとしたが、この膜構造に限らず、後述する第２の実施形態でしきい値がＳＯＩ膜厚に対し極小値を有する範囲であれば、他の膜厚条件を設定することが可能である。
【００３８】
次に、本実施形態で用いたしきい値の計算式について説明する。
【００３９】
完全空乏化トランジスタのゲート電圧ＶＧ１と表面ポテンシャルとの関係は次式で表される。
【００４０】
【数５】
0003547361.tif 000004
【００４１】
ここで、ΦＳ１、ΦＳ２はそれぞれチャネル領域１１および１２のゲート絶縁膜６に接した表面、埋め込み絶縁膜３に接した表面におけるフェルミポテンシャルである。ΦＭＳ１はゲート絶縁膜６側のゲート電極８との仕事関数差、ＱＯＸ１はゲート絶縁膜６中の固定電荷密度、ＣＯＸ１はゲート絶縁膜６のキャパシタンス、Ｑｉｎｖ１はチャネル領域１１、１２におけるチャネルの反転層電荷である。そして、Ｑｄｅｐｌはチャネル領域４での空乏層電荷を表し、電子の電荷量ｑ、チャネル領域１１、１２の不純物密度ＮＡ、チャネル領域１１、１２の膜厚ｔｓｉを用いて−ｑＮＡｔｓｉで表される。また、フェルミポテンシャルΦＦはシリコンの真性キャリア密度ｎｉ、ボルツマン定数ｋ、温度Ｔ、電子の電荷量（単位素電荷）ｑを用いて、
【００４２】
【数６】
0003547361.tif 000005
【００４３】
で表される。またキャパシタンスは、例えばチャネル領域１１、１２の場合、シリコンの誘電率εＳｉ、膜厚ｔＳｉを用いて、ＣＳｉ＝εＳｉ／ｔＳｉで表される。
【００４４】
本発明では、バックゲート電圧によりしきい値制御可能なｂａｃｋ  ｓｕｒｆａｃｅが空乏状態の時を用いる。この時のしきい値は式（１）より次式で表される。
【００４５】
【数７】
0003547361.tif 000006
【００４６】
ここで、Ｖｔはしきい値。ＶＦＢ１、ＶＦＢ２はゲート絶縁膜６側、埋め込み絶縁膜２側のフラットバンド電圧。Ｃｏｘ２は埋め込み絶縁膜２のキャパシタンス。ＶＧ２はバックゲート電圧を表し、ｂａｃｋ  ｓｕｒｆａｃｅが蓄積状態から反転状態までの範囲の条件で有効である。
【００４７】
次に、図２の導出について説明する。
【００４８】
式（３）より、ＳＯＩ膜厚に対するしきい値感度は次の式で表される。
【００４９】
【数８】
0003547361.tif 000007
【００５０】
式（４）でしきい値感度が最低となるのは０となるときである。そこで、式（３）および式（４）であらかじめＳＯＩシリコン膜厚および埋め込み絶縁膜厚、ならびにチャネル濃度とバックゲート電圧以外のパラメータを設定する。そして式（３）に所望のしきい値Ｖｔを設定する。以上の式（３）、式（４）より、所望のしきい値でしきい値感度を最小にするチャネル濃度ＮＡとバックゲート電圧ＶＧ２を求めることができる。
【００５１】
本実施形態では、図２のチャネル濃度、バックゲート電圧を求めるのに、作業の簡単化のため、しきい値の式として式（３）をそのまま用いた。そのためパラメータ導出の時には、量子効果を考慮した計算を行っていない。より正確な計算をするためには、量子効果を含めた数値計算が必要である。
【００５２】
また、上述のモデル計算ではゲート電極として、ｎ型ＭＩＳＦＥＴに対しｎ型のポリシリコンを用いたときについて行った。ゲート電極を例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタンナイトライド（ＴｉＮ）といった金属が用いられた場合、しきい値がポリシリコンゲートよりも高くなる。そこで、基板バイアスを正に印加してしきい値を下げる必要がある、しかしＣＭＯＳではｐ型ＭＩＳＦＥＴのｎ型シリコン層によるバックゲートとの間で順バイアスとなりバックゲート電極間で電流が流れてしまう。このように基板バイアスを正に印加する場合は、ｎ型ＭＩＳＦＥＴのバックゲートをｎ型シリコン層、そしてｐ型ＭＩＳＦＥＴのバックゲートをｐ型シリコン層で形成することによりバックゲート電極間の導通を防ぐことができる。
【００５３】
次に、しきい値計算に、表面量子効果を考慮する手法について説明する。本計算では、表面ポテンシャルの表面量子化補正による表面バンド曲がりの増加量として以下の数式を用いた。
【００５４】
【数９】
0003547361.tif 000008
【００５５】
つまり式（５）は、伝導体Ｅｃから最低エネルギー準位Ｅ０へのシフトＥ０−Ｅｃ、高濃度のチャネル不純物添加によるバンドギャップの縮小（ｂａｎｄｇａｐ  ｎａｒｒｏｗｉｎｇ）効果ＤＥｇ、そして量子論による表面電荷密度が最大となる位置のシフトＤｚによる表面電位の変化ＥｓＤｚから構成されている。
【００５６】
次に式（５）の式について説明する。最低エネルギー準位Ｅ０へのシフト量Ｅ０−Ｅｃは、
【００５７】
【数１０】
0003547361.tif 000009
【００５８】
ここで、ｈはプランク定数、ｍはキャリアの有効質量を表す。また、Ｅｓは表面電界を示し、次式で表される。
【００５９】
【数１１】
0003547361.tif 000010
【００６０】
また、ｂａｎｄｇａｐ  ｎａｒｒｏｗｉｎｇ効果ＤＥｇは、次式で表される。
【００６１】
【数１２】
0003547361.tif 000011
【００６２】
ＥｓＤｚの近似式は、次式で表される。
【００６３】
【数１３】
0003547361.tif 000012
【００６４】
以上、式（１）〜（９）を考慮して得られたしきい値のＳＯＩ膜厚依存性が図３である。
【００６５】
また、本発明者らが行った実験結果より、実測のしきい値には今回の理論計算に比べオフセットが存在することがわかっている。これは埋め込み絶縁膜のＳＯＩシリコン側に固定電荷が存在、あるいは例えばバックゲート電極の空乏化による埋め込み絶縁膜の実効膜厚の増加などが要因として考えられる。デバイスパラメータ設計においては、これらオフセット分を考慮することにより、しきい値ばらつきはほぼ最小にすることが可能であり、例えば、あらかじめ実測値と理論計算との合わせ込みにより、固定電荷密度、埋め込み絶縁膜の実効膜厚を把握し、しきい値ばらつき最小となるデバイスパラメータを設計するとよい。
【００６６】
このように、本実施形態のデバイスパラメータ設定方法は、しきい値ばらつきを最小にする有効な手法である。
【００６７】
（第２の実施形態）第２の実施形態は、しきい値ばらつきを最小とするバックゲート電圧、バックゲート絶縁膜厚、及びチャネル濃度の関係について示し、これら３つの条件がＳＯＩシリコン層の厚さに関係ないことを示す。また、理論計算が実際のデバイスとの整合性が得られたことについても示す。
【００６８】
完全空乏型トランジスタのしきい値は、文献（Ｈ−Ｋ．  Ｌｉｍ  ａｎｄ  Ｊ．  Ｇ．  Ｆｏｓｓｕｍ，  ”Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ｏｆ  Ｔｈｉｎ−Ｆｉｌｍ  Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ  （ＳＯＩ）  ＭＯＳＦＥＴ’ｓ，”  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ｖｏｌ．  ３０，  ｐｐ．１２４４−１２５１，  １９８３．）より、式（１０）で表される。
【００６９】
【数１４】
0003547361.tif 000013
【００７０】
ここで、ΦＦはチャネル領域のフェルミポテンシャル、ＶＦＢ１及びＶＦＢ２はゲート電極及びバックゲート電極のフラットバンド電圧、Ｃｏｘ１、Ｃｏｘ２及びＣＳｉはゲート絶縁膜、埋め込み絶縁膜及び空乏化したＳＯＩシリコン層の各容量、Ｎｉｔ１及びＮｉｔ２はゲート絶縁膜側及び埋め込み絶縁膜側のＳＯＩシリコン層の界面におけるバンドギャップ中の界面準位密度を表す。また、ゲート絶縁膜側及び埋め込み絶縁膜側のＳＯＩシリコン層界面中の固定電荷密度についてはフラットバンド電圧に含めて考慮する。そして、以下に述べるバックゲート電圧ＶＧ２は埋込み絶縁膜側のＳＯＩシリコン層（裏面）が空乏状態でバックゲート電圧によりしきい値制御可能である範囲にあることとする。
【００７１】
以下、式（１０）を用いて、ＳＯＩシリコン層の膜厚ばらつきによるしきい値変動が最小となる設計領域つまり、しきい値とＳＯＩシリコン層の膜厚の関係において、しきい値が最小となる条件を示す。
【００７２】
しきい値が最小となりうる条件は、式（１０）をＳＯＩシリコン層の膜厚ｔＳｉで微分することにより得られ、式（１１）で示される。
【００７３】
【数１５】
Ｃｏｘ２（Ｃｏｘ２＋ｑＮｉｔ２）（２ΦＦ＋ＶＦＢ２＋ｑＮｉｔ２／Ｃｏｘ２−ＶＧ２）＞ｑＮＡεＳｉ  （１１）
ここで、ＮＡはチャネル不純物密度、εＳｉはＳＯＩシリコン層の誘電率を表す。
【００７４】
図４に、ＳＯＩ−ＭＯＳＦＥＴのしきい値がＳＯＩシリコン層の膜厚に依存する膜厚依存性について、実測結果及び式（１０）と第１の実施形態で説明した表面量子効果を含めた理論計算による理論計算結果を示す。
【００７５】
実測に用いたトランジスタは、ゲート酸化膜の膜厚が１０８ｎｍ、バックゲート酸化膜（埋め込み酸化膜）の膜厚が５．６ｎｍ、チャネル濃度は各ＳＯＩ膜厚に依らず１．２×１０１７ｃｍ−３のｎ型ＭＯＳＦＥＴで、ゲート電極はＢｏｒｏｎを１×１０１７ｃｍ−３添加したｐ型シリコン層、バックゲート電極はｎ型Ｐｏｌｙシリコンである。また、ゲート酸化膜と埋め込み酸化膜とのＳＯＩシリコン層の界面における界面準位密度は１×１０１１ｃｍ−２ｅＶ−１である。図４の点は実測結果を示す。
【００７６】
これに対し、図４の線は理論計算結果を示す。実測結果との合わせ込みの条件は、ゲート絶縁膜厚を１１９ｎｍ、埋め込み絶縁膜中の負の固定電荷を４×１０１１ｃｍ−２とした他は、埋め込み絶縁膜厚は５．６ｎｍ、チャネル不純物密度は２×１０１７ｃｍ−３、ｐ型ゲート電極の不純物密度は１×１０１７ｃｍ−３と実測値の誤差範囲内の値を用いている。これら式（１０）の理論計算が実測値とよく一致することを示している。
【００７７】
図４において、しきい値ばらつきが最小となるバックゲート電圧は、−０．４、−０．８Ｖの時であり、０Ｖの時はＳＯＩシリコン層の膜厚が薄くなるにつれ、しきい値が単調減少している。そして、図４において、しきい値が極小となる時のデバイスパラメータの各値は式（１１）の条件式を満たしている。
【００７８】
以下に、式（１１）から得られるデバイスパラメータの範囲の例について示す。図５にバックゲート酸化膜（埋め込み酸化膜）の膜厚に対するしきい値ばらつきを最小にできるバックゲート電圧の領域を示す。図５は、チャネル濃度を１×１０１７ｃｍ−３の時とした。図５の線で示されるバックゲート電圧より小さい電圧の範囲内（矢印の方向）でしきい値ばらつきが最小にすることが可能である。
【００７９】
また、図６にチャネル濃度に対するしきい値ばらつきを最小にできるバックゲート電圧の領域を示す。図６において、バックゲート絶縁膜厚は１０ｎｍ（実線）及び３０ｎｍ（点線）、バックゲート電極の濃度はチャネル濃度と同じとした。図６の各線のバックゲート電圧より小さいバックゲート電圧の範囲内でしきい値ばらつきを最小にすることが可能である。
【００８０】
図５及び図６は界面準位、固定電荷は考慮していない。そのため実際のデバイスにおいてはこれらによる影響によりバックゲート電圧印加範囲は変化しうる。これら図５もしくは図６で示されるような範囲内にバックゲート電圧があれば、ＳＯＩシリコン層の膜厚に対ししきい値変動を極小に制御することが可能である。
【００８１】
上述したように、完全空乏化トランジスタのデバイスパラメータが式（１１）を満たせば、ＳＯＩシリコン層の膜厚に対ししきい値ばらつきを最小とすることができる。
【００８２】
（第３の実施形態）第３の実施形態は、第１の実施形態で示したデバイス構造を実現するにあたり、その製造工程を簡略化させることを目的とする。
【００８３】
図７〜図１３は、本発明の第３の実施形態に係わる主要工程の概略工程断面図である。図７に示すように、支持基板１としてｐ型シリコン基板、埋め込み絶縁膜２として膜厚３０ｎｍ程度のシリコン酸化膜、そしてトランジスタ動作させるＳＯＩ層１１、１２、１５、１６として例えば２０ｎｍ程度のｐ型のシリコン層からなるＳＯＩ基板を用いる。このＳＯＩ基板にトランジスタ領域を形成するために素子分離領域４を形成する。ＳＯＩ基板の製造方法、素子分離領域の形成手法については本発明において本質的でないのでここでは特に触れない。
【００８４】
次に図８に示すような第１のフォトレジスト・マスク１７を用いてバックゲート電極用イオン注入およびチャネル用イオン注入を行う。第１のフォトレジスト・マスク１７では、ｐ型ＭＯＳＦＥＴのバックゲート電極形成１８，１９と、基板とｎ型ＭＯＳＦＥＴのバックゲートの電気的分離のための領域２０、そしてチャネルイオン注入を行うパターンを形成する。
【００８５】
フォトレジスト・マスク１７形成後、例えばリンといったｎ型ドーパントを加速電圧７０ＫｅＶ程度で基板１内にピークの不純物濃度が１×１０１７〜１０２０ｃｍ−３程度となるようにイオン注入を行い、ｐ型シリコンからなる支持基板１にｎ型のバックゲート電極領域１８、１９と電極分離領域２０を形成する。
【００８６】
次に図９に示すように、同じフォトレジストマスク１７で、例えばリンといったｎ型ドーパントを加速電圧２０ＫｅＶ程度でＳＯＩシリコン層１１、１２、１５、１６に不純物濃度が１×１０１７ｃｍ−３程度となるようにイオン注入を行う。
【００８７】
上述のｎ型バックゲート電極１８，１９、ｎ型チャネルのイオン注入は、同じフォトレジストマスク１７を用いて行うことで、製造工程を簡略化する。なお、上述のイオン注入工程の順とは逆に、先にチャネルのイオン注入を行ってバックゲート電極を形成してもよい。
【００８８】
続いて図１０に示すように、第２のフォトレジスト・マスク２１を用いてチャネル領域となるＳＯＩシリコン層１２，１５に、例えばリンといったｎ型ドーパントを加速電圧２０ＫｅＶ程度でイオン注入し先のイオン注入と合わせて不純物濃度が２．５×１０１７ｃｍ−３程度となるようにする。図１０ではＳＯＩシリコン層１２、１５のｎ型不純物密度が多くなっていることを示すために（ｎ＋）で表す。
【００８９】
次に図１１に示すように第３のフォトレジストマスク２２を用いてｎ型ＭＯＳＦＥＴのバックゲート電極２３，２４およびチャネルのイオン注入を行う。
【００９０】
つまり、ボロンといったｐ型ドーパントを加速電圧２０ＫｅＶ程度で基板１内にボロンのピーク不純物濃度が２×１０１７ｃｍ−３から２×１０２０ｃｍ−３程度となるようにイオン注入を行う。このとき、ｎ型の電極分離領域２０内にｐ型のバックゲート電極領域２３、２４を形成する。
【００９１】
そして、図１２に示すように、同じ第３のフォトレジストマスク２２で、チャネル領域となるＳＯＩシリコン層１１、１２に例えばボロンといったｐ型ドーパントを加速電圧１０ＫｅＶ程度で、ボロンの不純物密度としては３．５×１０１７ｃｍ−３程度となるようにイオン注入する。
【００９２】
これまでにＳＯＩシリコン層１１、１２にはそれぞれ１×１０１７ｃｍ−３、２．５×１０１７ｃｍ−３程度のｎ型不純物が含まれており、今回のｐ型不純物の注入によって、ｐ型シリコン領域を形成、かつＳＯＩシリコン層の１１、１２のチャネル濃度が２．５×１０１７ｃｍ−３、１×１０１７ｃｍ−３となり、１回のｐ型ドーパントのイオン注入で異なるチャネル濃度のＳＯＩシリコン領域を形成することを実現した。
【００９３】
そして図１３に示すように、以下ゲート電極８の形成、およびソース・ドレイン領域７の形成を行い、左から順にしきい値が高いｐ型ＭＯＳＦＥＴ，しきい値が低いｐ型ＭＯＳＦＥＴ，しきい値が高いｎ型ＭＯＳＦＥＴ，しきい値が低いｎ型ＭＯＳＦＥＴからなるＭＴＣＭＯＳ構造を形成する。なお、本構造においてバックゲート電極へのコンタクトはＳＯＩ側から素子分離、埋め込み絶縁膜を通してとることが望ましい。
【００９４】
先の第１のフォトレジスト・マスクと同様に、ｎ型ＭＯＳＦＥＴのバックゲートとチャネルのイオン注入は同じ第３のフォトレジストマスクを用いて行う。これによりマスク数が削減され、かつ工程数が低減される。なお、イオン注入工程の順は逆に、先にチャネルのイオン注入を行ってバックゲート電極を形成してもよい。
【００９５】
本実施形態では、しきい値の異なるそれぞれ２つのｎ型，ｐ型ＭＯＳＦＥＴの完全空乏化トランジスタについて示したが、これに限定するものではない。また、構造の配置についても図に示すものに限定しない。要部工程以外の製造工程については特に触れなかったが、例えば保護膜として表面にシリコン酸化膜を形成してその上にフォトレジスト形成、イオン注入を行ってもよい。
【００９６】
また、第１の実施形態にて説明したように、例えばメタルゲートになった場合にしきい値を下げるためｎ型ＭＩＳＦＥＴのバックゲート電圧を正に印加することもある。この様にＣＭＯＳ構造において、バックゲート電圧が、バックゲート電極間で順バイアスとなる場合、バックゲート間の導通を防ぐため、バックゲート電極の構造を変更する必要がある。つまり、例えば図１３の構造で、ｎ型ＭＩＳＦＥＴのバックゲートを正、ｐ型ＭＩＳＦＥＴのバックゲートに負の電圧を印加すると、サイリスタ構造により順方向導通状態となってしまう。そこで、図１４のようにｎ型ＭＩＳＦＥＴのバックゲートをｎ型シリコン（２１’，２４’）、ｐ型ＭＩＳＦＥＴのバックゲートをｐ型シリコン（１８’，１９’）にする。しきい値設定のバックゲート電圧はこれにより変わるが計算より容易に見積もることが可能である。
【００９７】
以上、具体的な例を示しつつ本発明の実施形態について説明した。しかし、本発明は、上述した各実施形態に限定されるものではない。
【００９８】
例えば、絶縁膜の形成方法としては、熱酸化による酸化膜形成法や、３０ｋｅＶ程度の低加速エネルギーで酸素注入して酸化膜を形成する方法としてもよいし、シリコン酸化膜を堆積する方法や、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法、また、シリコン酸化膜を熱窒化もしくは、シリコン窒化膜を酸化する窒化酸化膜を形成する方法を用いてもよい。また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば堆積したシリコンに酸素イオンを注入する方法や、堆積したシリコンを酸化する方法を用いても構わない。
【００９９】
また、これらの絶縁膜にシリコン窒化膜その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜あるいはそれらの複合膜を用いることも可能である。
【０１００】
また、上述した実施形態において特に言及していないが、素子分離としては、トレンチ分離の素子分離や、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）、ＬＯＣＯＳ素子分離膜や、リセス型（Ｒｅｃｅｓｓｅｄ）ＬＯＣＯＳや改良ＬＯＣＯＳ法、または素子分離となる領域のＳＯＩを除いた例えばメサ型の分離、あるいはフィールドシールド分離を用いてもよいし、これらを組み合わせてもよい。
【０１０１】
さらに、上述した具体例ではＳＯＩ層にｐ型Ｓｉを用いたがその代わりに、ｎ型ＳｉやＧａＡｓ、ＩｎＰを用いてもよい。
【０１０２】
また、具体例でｎ型ＭＩＳＦＥＴでのみ説明した所は、ｐ型ＭＩＳＦＥＴを適用してもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらにドーピング不純物種についてもＡｓ、Ｐ、ＳｂなどをＩｎ、Ｂなどのいずれかと読み替え、そしてイオン注入についてもＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、ＢＦ２のいずれかと読み替えればよい。
【０１０３】
さらに、ゲート電極は、多結晶シリコン、単結晶シリコン、ポーラス（多孔質）シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄ、ＴｉＮの金属あるいはシリサイドを用いることができる。さらにこれらの積層構造としてもよい。
【０１０４】
また、上述の実施形態では、半導体層が平坦な構造についてのみ言及したが、ソース・ドレイン領域の膜厚がチャネル領域のそれより大きい構造であってもよく、例えばリセスチャネル（Ｒｅｃｅｓｓｅｄ  ｃｈａｎｎｅｌ）構造のような、チャネル領域のシリコン層をエッチングもしくは犠牲酸化してエッチングすることで薄膜化した構造であってもよいし、持ち上げソース・ドレイン（ｅｌｅｖａｔｅｄ  ｓｏｕｒｃｅ・ｄｒａｉｎ）構造のような、ソース・ドレインにシリコンを堆積しチャネル領域より厚膜化させた構造であってもよい。
【０１０５】
また、同一基板上に、上述した構造の他、例えば厚いシリコン層により形成される部分空乏化トランジスタが形成されていてもよく、もしくは、上述した構造と同じシリコン層にチャネル濃度を薄くすることによってできた部分空乏型トランジスタが形成されてもよい。またあるいは上述した構造が形成される同一基板上ではあるが、埋め込み絶縁膜が部分的に無くバルクシリコンとなった所にＭＩＳＦＥＴが形成された構造となっていてもよい。
【０１０６】
また、ＭＴＣＭＯＳ構造形成で本実施形態では異なる２つのしきい値を設定することを説明したが、２つに限定するものではなく、それ以外でのしきい値を設定した構造であってもよい。
【０１０７】
その他、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【０１０８】
本発明は、以上説明した形態で実施され、以下に説明する効果を奏する。
【０１０９】
まず、本発明によれば、完全空乏化トランジスタで問題となるＳＯＩシリコン膜厚の揺らぎによるしきい値変動をほぼ最小に保ったままで所望のしきい値に設定することが可能である。
【０１１０】
また、同じＳＯＩシリコン膜厚からなるＳＯＩ基板上に、所望の異なるしきい値でしきい値ばらつきをほぼ最小とした回路を構成することが可能である。よって従来よりＳＯＩ膜厚ゆらぎに対するしきい値変動が小さく、より特性の均一なＭＴＣＭＯＳ構造を形成することが可能である。
【０１１１】
このように、しきい値ばらつきが小さいＭＴＣＭＯＳ構造において、電源スイッチとして用いられる高しきい値トランジスタでは、しきい値ばらつきが抑えられることにより、低しきい値側にばらついた時に生じる、サブシュレッショルドリーク電流の増加による消費電力の増加を小さく保つことができる。また論理回路ブロックで用いられる低しきい値トランジスタでは、しきい値が大きくなるために生じる、電流駆動能力が低下による遅延時間の増加を抑えることができるなど、論理回路における遅延時間のばらつきを小さく保つことができることから、本発明によって消費電力のばらつきの小さい、高速で安定した回路動作を実現できる。
【０１１２】
また、バックゲートを有する完全空乏化トランジスタで構成されるＭＴＣＭＯＳの形成において、チャネル、バックゲートを共通マスクにて行うことで、マスク数を削減可能とする。
【０１１３】
また、複数の異なるしきい値を設定するために、不純物イオン注入を重ね打ちの手法を用いることで、チャネル、バックゲート共通マスクへの適応を容易とした。これにより、１つのマスクで同一導電型のＭＩＳＦＥＴ全てのバックゲート電極を形成できるので、合わせズレ等によるバックゲート電極の短絡の発生を防ぐことが出来る。
【０１１４】
また、ｐまたはｎ型の不純物を含んだチャネル領域にそれより大きい濃度となるｎまたはｐ型の不純物を注入することでチャネル領域の属性を変化させる。つまり、あらかじめ濃度の異なるｐまたはｎ型の不純物を含んだチャネル領域に、同時にｎまたはｐ型の不純物を注入することで、濃度の異なるｎまたはｐ型のチャネル領域を形成することが可能となる。このことは、ＭＴＣＭＯＳを形成する上で、工程数を削減する有効な製造手法となる。
【０１１５】
また、この製造工程の特長上、例えば先にｎＭＩＳＦＥＴを形成後、ｐＭＩＳＦＥＴを形成する場合、ｐＭＩＳＦＥＴのチャネル領域にはｐ型不純物が、ｎＭＩＳＦＥＴのチャネル領域のｐ型不純物とほぼ同じ濃度だけ含まれていることがある。
【０１１６】
また、マスクパターンがチャネル、バックゲート共用となるため、バックゲートを電気的に分離するための不純物領域を形成するイオン注入が必要があり、そのため素子分離領域にも、不純物が含まれる、もしくは素子分離／シリコン界面に析出されることがある。
【０１１７】
以上説明したように、本発明によれば、完全空乏化トランジスタをからなるＭＴＣＭＯＳ構造において、設定したＳＯＩ基板構造に対し、所望のしきい値でばらつきが最小となる最適なチャネル濃度とバックゲート電圧で構成することにより、ＳＯＩシリコン膜厚ゆらぎに対するしきい値変動をほぼ最小に保った所望のしきい値のトランジスタ構造を形成することができる。そして本構造を実現する製造方法として、チャネル、バックゲートを共通マスクにて形成することでマスク数を削減、ｐ、ｎのドーパントのイオン注入の重ね打ちによって工程数を低減する。このように本発明による半導体装置およびその製造方法は、産業上のメリットが多大である。
【０１１８】
【発明の効果】
本発明によれば、バックゲート電極を有する完全空乏化トランジスタにおいてしきい値ばらつきを最小に保つデバイス構造及び少ない製造工程数でＭＴＣＭＯＳ構造を作成する製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の断面概略図。
【図２】第１の実施形態に係るデバイスパラメータ設定方法により得られた完全空乏化トランジスタのしきい値とチャネル濃度及びバックゲート電圧の関係を表すグラフ。
【図３】完全空乏化トランジスタのＳＯＩ層のシリコン膜厚ｔＳｉとしきい値Ｖｔとの関係を表すグラフ。
【図４】本発明の第２実施形態に係るＳＯＩ−ＭＯＳＦＥＴのしきい値がＳＯＩシリコン層の膜厚に依存する膜厚依存性に関する実測結果及び理論計算結果を表すグラフ。
【図５】本発明の第２実施形態に係る、チャネル濃度を一定とした場合に、しきい値ばらつきを最小にできるバックゲート電圧の領域を表すグラフ。
【図６】本発明の第２実施形態に係る、バックゲート酸化膜を一定とした場合に、しきい値ばらつきを最小にできるバックゲート電圧の領域を表すグラフ。
【図７】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図８】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図９】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１０】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１１】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１２】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１３】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１４】図１３の変形例を表す概略断面図。
【符号の説明】
ＦＥＴ１，ＦＥＴ２  完全空乏化トランジスタ
１，１’  支持基板
２    埋め込み絶縁膜
３    層間絶縁膜
４    素子分離領域
５，５’  ゲート側壁領域
６，６’  ゲート絶縁膜
７，７’  ソース・ドレイン領域
８，８’  ゲート電極
９，１０  バックゲートコンタクト電極
１１，１２  チャネル領域
１３，１４  バックゲート電極
１５，１６  チャネル領域
１７  第１のフォトレジスト・マスク
１８，１８’，１９，１９’    バックゲート電極
２０  電極分離領域
２１  第２のフォトレジスト・マスク
２２  第３のフォトレジスト・マスク
２３，２３’，２４，２４’    バックゲート電極
【図１】
0003547361.tif 000016
【図２】
0003547361.tif 000017
【図３】
0003547361.tif 000018
【図４】
0003547361.tif 000019
【図５】
0003547361.tif 000020
【図６】
0003547361.tif 000021
【図７】
0003547361.tif 000022
【図８】
0003547361.tif 000023
【図９】
0003547361.tif 000024
【図１０】
0003547361.tif 000025
【図１１】
0003547361.tif 000026
【図１２】
0003547361.tif 000027
【図１３】
0003547361.tif 000028
【図１４】
0003547361.tif 000029