(57)【特許請求の範囲】
【請求項１】
不連続的に入力されるアナログ形態の入力信号の最低値と最高値との中間値をスイッチング制御信号に応答して検出し、検出した前記中間値を出力する中間値検出部と、
前記入力信号と基準値との差を増幅し、前記増幅した結果を出力する増幅部と、
前記増幅した結果及び補償制御信号に応じて異なるレベルを有する補償信号を出力するオフセット補償部と、
前記補償信号と前記中間値とを合算し、合算した結果を前記基準値として前記増幅部に出力する合算部と、
前記増幅部から入力した前記増幅した結果を分析した結果及び外部から入力したリセット信号に対応した前記スイッチング制御信号及び前記補償制御信号を発生する制御部とを具備し、
前記中間値検出部は、
第１ノードと基準電位との間に連結される第１キャパシタと、
第２ノードと前記基準電位との間に連結される第２キャパシタと、
前記入力信号と前記第１ノードとの間に連結され、第１スイッチング信号に応答してスイッチングされる第１スイッチと、
前記入力信号と前記第２ノードとの間に連結され、第２スイッチング信号に応答してスイッチングされる第２スイッチと、
前記入力信号と前記第２ノードとの間に連結され、第３スイッチング信号に応答してスイッチングされる第３スイッチと、
前記第１ノードと前記第２ノードとの間に設けられ、第４スイッチング信号に応答してスイッチングされる第４スイッチと、
前記入力信号と前記第１ノードとの間に設けられ、第５スイッチング信号に応答してスイッチングされる第５スイッチとを備え、
前記中間値は前記第２ノードを通じて出力され、前記最高値は前記第１キャパシタに充電され、前記最低値は前記第２キャパシタに充電され、前記第１ないし第５スイッチング信号が前記スイッチング制御信号に該当することを特徴とするオフセット補償機能を有するバーストモード受信装置。
【請求項２】
前記バーストモード受信装置は、
バイアス制御信号に応答してバイアス信号を生成し、前記合算部に出力するバイアス信号発生部をさらに具備し、
前記制御部は前記増幅した結果を分析した結果に応答して前記バイアス制御信号を発生し、前記合算部は前記バイアス信号を前記基準値として出力することを特徴とする請求項１に記載のオフセット補償機能を有するバーストモード受信装置。
【請求項３】
前記オフセット補償部は、
前記増幅された結果及び前記補償制御信号に該当するクロック信号に応答して上向きまたは下向きカウンティングを行い、カウンティングした結果を出力するカウンタと、
前記カウンタでカウンティングした結果をアナログ形態に変換し、変換した結果を前記補償信号として前記合算部に出力するデジタル／アナログ変換部とを具備することを特徴とする請求項１に記載のオフセット補償機能を有するバーストモード受信装置。
【請求項４】
前記バーストモード受信装置において、
パケット単位でダイナミックに光を検出し、検出した前記光を電気的な信号に変換して出力する光検出部と、
前記光検出部から入力した前記電気的な信号を増幅し、増幅した結果を前記入力信号として前記中間値検出部に出力する前記増幅器とをさらに具備することを特徴とする請求項１に記載のオフセット補償機能を有するバーストモード受信装置。
【請求項５】
前記合算部は、
電流形態の前記補償信号と電圧形態の前記中間値とを合算し、合算した結果を電圧形態の前記基準値に変換して前記増幅部に出力する電流／電圧変換器を具備する請求項１に記載のオフセット補償機能を有するバーストモード受信装置。
【請求項６】
請求項１の前記バーストモード受信装置で用いられるデータ復元方法において、
（ａ）前記バーストモード受信装置のオフセットを補償する段階と、
（ｂ）外部から入力信号を受信する準備をする段階と、
（ｃ）外部から前記入力信号が与えられるか否かを判断し、前記入力信号を与えられないと判断された場合に、前記（ｂ）段階に進行する段階と、
（ｄ）外部から前記入力信号が与えられると判断された場合に、前記入力信号の最低値と最高値との中間値を検出する段階と、
（ｅ）補償信号と前記中間値とを合算して基準値を求める段階と、
（ｆ）前記入力信号と前記基準値との差を増幅し、増幅した結果を復元されたデータとして決定する段階と、
（ｇ）前記最低値と前記最高値とを初期化する段階とを具備し、
さらに、前記段階（ｄ）は、
（ｄ１）外部から前記入力信号が与えられると判断されれば、前記最高値を検出し、検出された前記最低値をホールディングする段階と、
（ｄ２）前記最高値を充電するのにかかる所定期間が経過されたかどうかを判断し、前記所定期間が経過されなかったと判断されれば前記（ｄ１）段階に進行する段階と、
（ｄ３）前記所定期間が経過されたと判断されれば、前記（ｄ１）段階で検出された前記最高値とホールディングされた前記最低値との前記中間値を検出する段階と具備することを特徴とするバーストモード受信装置のオフセット補償方法。
【請求項７】
前記（ａ）段階は、
（ａ１）前記入力信号が外部から与えられない時、前記増幅部から出力される前記オフセットの正負を判断する段階と、
（ａ２）前記オフセットが前記正であると判断されれば、前記基準値のレベルを増加させる段階と、
（ａ３）前記オフセットが前記負であると判断されれば、前記基準値のレベルを減少させる段階と、
（ａ４）前記（ａ２）または前記（ａ３）段階後に、前記オフセットが周期的な方形波状であるかどうかを判断して、前記オフセットが前記周期的な方形波状でないと判断されれば前記（ａ１）段階に進行し、前記オフセットが前記周期的な方形波状であると判断されれば前記（ｂ）段階に進行する段階とを具備することを特徴とする請求項６に記載のバーストモード受信装置のオフセット補償方法。
【請求項８】
前記（ｂ）段階は、
前記（ａ）段階後に、前記バイアス信号を発生して前記最低値を検出する段階を具備し、
前記バイアス信号が発生する時、前記増幅部から出力される前記オフセットは一定の論理レベルを維持することを特徴とする請求項６に記載のバーストモード受信装置のオフセット補償方法。
【請求項９】
前記（ａ２）及び（ａ３）段階は、
前記オフセットが前記正であると判断されれば下向きカウンティングを行い、前記オフセットが前記負であると判断されれば上向きカウンティングを行う段階と、
カウンティングされた結果をアナログ形態に変換し、変換された結果を前記補償信号として決定する段階と、
前記補償信号のレベルに反比例するレベルを有する前記基準値を生成する段階とを具備することを特徴とする請求項７に記載のバーストモード受信装置のオフセット補償方法。
【請求項１０】
前記中間値検出部は、
前記入力信号と前記第５スイッチとの間に備えられ、前記入力信号をバッファリングして前記第５スイッチに出力する第１バッファと、
前記入力信号と前記第１スイッチとの間に備えられ、前記入力信号をバッファリングして前記第１スイッチに出力する第２バッファとをさらに具備することを特徴とする請求項１に記載のオフセット補償機能を有するバーストモード受信装置。
【請求項１１】
前記オフセット補償部は、
前記補償制御信号に該当するクロック信号応答してイネーブルされ、前記増幅された結果に応答して電荷をソーシングまたはシンキングし、ソーシングまたはシンキングされた結果を出力する電荷ポンプを具備することを特徴とする請求項１に記載のオフセット補償機能を有するバーストモード受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はオフセット補償に係り、特にオフセット補償機能を有するバーストモード受信装置及びそのデータ復元方法に関する。
【０００２】
【従来の技術】
ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）接続構造を有する光伝送システムと異なってポイントツーマルチポイント（ｐｏｉｎｔ−ｔｏ−ｍｕｌｔｉ  ｐｏｉｎｔｓ）接続構造を有する受動光ネットワーク（Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ：  ＰＯＮ）は一つの中心局に数個の光終端装置としての光ネットワークユニット（Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ：  ＯＮＵ）が光ファイバケーブルにより連結されている。この時、中心局から許可された光終端装置だけが自身の情報をパケット状で中心局に上向き伝送でき、上向き伝送された光パケットは光終端装置ごとに相異なる光電力及び位相を有して中心局の受信装置に到着する。中心局の光受信装置はパケット単位でダイナミックに変わる入力光電力に対して暫時反応しなければならないが、このような受信装置を‘バーストモード光受信装置’という。バーストモード光受信装置は、光信号のピーク値を検出するピーク検出器（図示せず）と、ピーク検出器の出力を基準値として‘０’と‘１’とを判別するための比較器（図示せず）とを基本的に備えており、その構成形態によって大きくフィードバック構造とフィードフォワード構造とに分かれている。
【０００３】
従来のバーストモード光受信装置のうち一つがＲｏｂｅｒｔ  Ｇ．Ｓｗａｒｔｚ及びＹ．Ｏｔａにより“Ｉｎｔｅｇｒａｔｅｄ  Ａｄａｐｔｉｖｅ  Ｔｈｒｅｓｈｏｌｄ  Ｂｕｒｓｔ  Ｍｏｄｅ  Ｒｅｃｅｉｖｅｒｓ  ｆｏｒ  Ｏｐｔｉｃａｌ  Ｄａｔａ  Ｌｉｎｋｓ−ａｎ  Ａｎａｌｙｓｉｓ”という題目で１９９５年度に出刊されたＨｉｇｈ  Ｓｐｅｅｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  ａｎｄ  ＳｙｓｔｅｍｓというジャーナルのＶｏｌ６、Ｎｏ２の３７５−３９４頁に載せられた論文に開示されている。ここに開示された従来のバーストモード光受信装置は、プリアンプの出力端で入力光信号のピーク値を探してプリアンプ副入力端に基準電圧として入力するフィードバック構造の形をとる。したがって、このような従来のバーストモード光受信装置は回路の安定性を高めうるが、相補型ＭＯＳ（ＣＭＯＳ）工程を利用してプリアンプの利得と動作帯域幅とを共に増加させることが難しいために高コストのバイポーラ接合トランジスタ（ＢＪＴ）工程を使用しなければならないという問題点を有する。また、ＢＪＴ工程を利用したトランジスタで発生したベース電流による漏れ電流によって一パケット内で‘０’信号が長い間持続される場合、ピーク検出器のピークキャパシタに充電されている電圧値が少しずつ低下するため、基準値を正しく設定できなく虞があり、非常に大きい利得を有するリミッティングアンプの内部オフセットをなくすために各々のチップ毎に外部でトリミングしなければならない。
【０００４】
上記とは別の従来のバーストモード光受信装置として、Ｍａｋｏｔｏ  Ｎａｋａｍｕｒａ  ｅｔ．ａｌにより“Ａ  １５６Ｍｂ／ｓ  ＣＭＯＳ  Ｏｐｔｉｃａｌ  Ｒｅｃｅｉｖｅｒ  ｆｏｒ  Ｂｕｒｓｔ  Ｍｏｄｅ  Ｔｒａｎｓｍｉｓｓｉｏｎ”という題目で１９９８年８月に出刊されたＳｏｌｉｄ  Ｓｔａｔｅ  ＣｉｒｃｕｉｔｓというジャーナルのＶｏｌ３３．Ｎｏ８に載せられた論文に開示されているものがある。ここに開示された従来のバーストモード光受信装置は、光検出された電気信号をプリアンプで増幅した後、信号の最高値と最低値とから中間値を捜し出す自動バイアス調節部（図示せず）及びこれを副入力として有するリミッティング部（図示せず）を有する。このような従来のバーストモード光受信装置はフィードフォワード方式であるために、低コストのＣＭＯＳ工程を利用して具現できるが、リミッティングアンプ内部に存在するオフセットによりリミッティングアンプ出力端から歪曲された波形を出力する虞がある。また、自動バイアス調節部とリミッティング部とを多段で連結して、各リミッティングアンプが線形領域内で入力光信号を多段階にわたって増幅することによってオフセットの影響を減らしたが、従来のバーストモード光受信装置はピーク検出器で検出した最高値及び最低値から中間値を求めるために利用する基準値を探すために同じ大きさを有する二つの抵抗を使用するので、製造工程上二つの抵抗値が互いに一致しなければ基準値を正確に設定できなず、その結果、オフセット補償の精度を高められないという問題点を有する。さらに、ピーク検出器を構成するフィードバック構造を有する演算増幅器の利得が小さくなると、ピーク検出器のピーク値の電圧降下が増加し、フィードバック構造を有するピーク検出器のアップグレード時の動作速度を高めることが難しいという問題点を有する。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、外部からのチューニング無しでも精度よくオフセットを補償するとともに高速で動作するバーストモード受信装置を提供することである。
【０００６】
本発明が解決しようとする他の技術的課題は、前記バーストモード受信装置で行われるデータ復元方法を提供することである。
【０００７】
【課題を解決するための手段】
前記課題を解決するための本発明によるオフセット補償機能を有するバーストモード受信装置は、不連続的に入力されるアナログ形態の入力信号の最低値と最高値との中間値をスイッチング制御信号に応答して検出し、検出した前記中間値を出力する中間値検出部と、前記入力信号と基準値との差を増幅し、増幅した結果を出力する増幅部と、前記増幅した結果及び補償制御信号によって異なるレベルを有する補償信号を出力するオフセット補償部と、前記補償信号と前記中間値とを合算し、合算した結果を前記基準値として前記増幅部に出力する合算部と、前記増幅部から入力した前記増幅した結果を分析した結果及び外部から入力したリセット信号に対応した前記スイッチング制御信号及び前記補償制御信号を発生する制御部とより構成される。
【０００８】
前記他の課題を解決するために、前記バーストモード受信装置で行われる本発明によるデータ復元方法は、前記バーストモード受信装置のオフセットを補償する（ａ）段階と、外部から入力信号を受信する準備をする（ｂ）段階と、外部から前記入力信号が与えられるか否かを判断し、前記入力信号を与えられないと判断されれば前記（ｂ）段階に進行する（ｃ）段階と、外部から前記入力信号が与えられると判断されれば、前記入力信号の最低値と最高値との中間値を検出する（ｄ）段階と、補償信号と前記中間値とを合算して基準値を求める（ｅ）段階と、前記入力信号と前記基準値との差を増幅し、増幅した結果を復元されたデータとして決定する（ｆ）段階と、前記最低値と前記最高値とを初期化する（ｇ）段階とからなる。
【０００９】
【発明の実施の形態】
以下、本発明によるオフセット補償機能を有するバーストモード受信装置の構成及びその概略的の動作を添付図面を参照して説明する。
【００１０】
図１は、本発明によるオフセット補償機能を有するバーストモード受信装置の本発明による望ましい一実施例のブロック図である。図１に示すように、本発明の望ましい実施例のバーストモード受信装置は、中間値検出部１０、増幅部１２、オフセット補償部１４、合算部１６、制御部１８及びバイアス信号発生部２０より構成される。
【００１１】
中間値検出部１０は、制御部１８から入力したスイッチング制御信号に応答して、入力端子ＩＮを通じて不連続的に入力されるアナログ形態を有する入力信号の最低値と最高値との中間値を検出し、検出された中間値を合算部１６に出力する。そのために、制御部１８は、増幅部１２から入力した増幅された結果を分析することによって得られた結果と外部から入力したリセット信号ＲＳＴに対応するスイッチング制御信号を生成し、生成したスイッチング制御信号を中間値検出部１０に出力する。
【００１２】
以下、図１に示す中間値検出部１０の本発明による一実施例の構成を図２を参照して説明する。
【００１３】
図２は、図１に示す中間値検出部１０の本発明による実施例１０Ａの回路図である。中間地検出部１０Ａは、第１及び第２キャパシタＣ１、Ｃ２、第１ないし第５スイッチ６４、６６、６８、７０、７２、バッファ６０、６２、７４より構成される。
【００１４】
図２に示すように、第１キャパシタＣ１は第１ノードＮ１と基準電位、すなわち、接地との間に連結され、入力端子ＩＮを通じて外部から入力する入力信号の最高値を充電し、第２キャパシタＣ２は第２ノードＮ２と基準電位との間に連結され、入力信号の最低値を充電する。この時、第１スイッチ６４は入力端子ＩＮを通じて入力される入力信号と第１ノードＮ１との間に連結され、第１スイッチング信号ＳＷ１に応答してスイッチングされる。ここで、第１スイッチ６４と入力端子ＩＮとの間にはバッファ６２がさらに設けられる。バッファ６２は入力端子ＩＮを通じて入力した入力信号をバッファリングし、バッファリングされた結果を第１スイッチ６４に提供する役割をする。第２スイッチ６６は入力信号またはバッファ６２と第２ノードＮ２との間に連結され、第２スイッチング信号ＳＷ２に応答してスイッチングされる。第３スイッチ６８は入力信号またはバッファ６２と第２ノードＮ２との間に連結され、第３スイッチング信号ＳＷ３に応答してスイッチングされる。第４スイッチ７０は第１ノードＮ１と第２ノードＮ２との間に設けられ、第４スイッチング信号ＳＷ４に応答してスイッチングされる。第５スイッチ７２は入力端子ＩＮを通じて入力される入力信号と第１ノードＮ１との間に設けられ、第５スイッチング信号ＳＷ５に応答してスイッチングされる。ここで、第５スイッチ７２と入力端子ＩＮとの間にはバッファ６０がさらに設けられる。バッファ６０は入力端子ＩＮを通じて入力した入力信号をバッファリングし、バッファリングされた結果を第５スイッチ７２に提供する役割をする。前述した第１ないし第５スイッチ６４、６６、６８、７０、７２は図２に示すようなＮＭＯＳ型トランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５で構成されることもあり、バイポーラトランジスタ（図示せず）で構成されることもある。このような構成を有する図２に示す中間値検出部１０Ａの動作の詳細は、後述する。
【００１５】
一方、本発明によれば、図１に示すバーストモード受信装置は、中間値検出部１０に入力される入力信号を発生するため、光検出部（図示せず）及び前置増幅器（図示せず）をさらに含んでもよい。光検出部はパケット単位でダイナミックに光信号を検出し、検出された光信号を電気的な信号に変換して前置増幅器に出力する。この時、前置増幅器は光検出部から入力した電気的な信号を増幅し、増幅した結果を入力信号として中間値検出部１０に出力する。
【００１６】
図１に示す増幅部１２は入力端子ＩＮを通じて入力した入力信号と合算部１６から入力した基準値との差を増幅し、増幅した結果を出力端子ＯＵＴ１を通じて出力する一方、オフセット補償部１４及び制御部１８に各々出力する。そのため、増幅部１２は、入力端子ＩＮを通じて入力信号を入力する正の入力端子（＋）、合算部１６から入力した基準値を入力する負の入力端子（−）、及び復元されたデータを出力する出力端子を有する、非常に高い利得を有する比較器３０で構成することができる。ここで、比較器３０から出力される電圧Ｖｏｕｔは次の数式１のように表現することができる。
【００１７】
【数１】
Ｖｏｕｔ＝Ｇａｉｎ（（Ｖ＋−Ｖ−＋Ｖｏｆｆｓｅｔ）
【００１８】
ここで、Ｖ＋は比較器３０の正の入力端子（＋）に入力される電圧を示し、Ｖ−は比較器３０の負の入力端子（−）に入力される電圧を示し、Ｖｏｆｆｓｅｔは入力信号及び図１に示されたバーストモード受信装置の各部により誘起されるオフセット電圧を示し、Ｇａｉｎは比較器３０の利得を示す。したがって、Ｖ＋とＶ−とが同一であっても、バーストモード受信装置が有するオフセットにより、比較器３０からＧａｉｎ×Ｖｏｆｆｓｅｔのオフセットが発生する。
【００１９】
合算部１６はオフセット補償部１４から入力した補償信号と中間値検出部１０から入力した中間値とを合算し、合算された結果を基準値として比較器３０の負の入力端子（−）に出力する。このために、合算部１６はオフセット補償部１４から入力した電流形態の補償信号と中間値検出部１０から入力した電圧形態の中間値とを合算し、合算した結果を電圧形態の基準値に変換して増幅部１２に出力する電流／電圧変換器（図示せず）で構成することができる。ここで、電流／電圧変換器の特性上、電流／電圧変換器に入力される電流のレベルと電流／電圧変換器から出力される電圧のレベルとは互いに反比例する。
【００２０】
オフセット補償部１４は増幅部１２で増幅した結果及び制御部１８から入力した補償制御信号によって異なるレベルを有する補償信号を生成し、合算部１６に出力する。そのため、本発明の一実施例によれば、オフセット補償部１４は図１に示すように、カウンタ４２及びデジタル／アナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）４０で構成することができる。ここで、カウンタ４２は増幅部１２で増幅した結果及び制御部１８から入力したクロック信号ＣＬＫに応答して上向きまたは下向きカウンティングを行い、カウンティングされた結果をＤＡＣ４０に出力する。また、クロック信号ＣＬＫは、制御部１８が増幅部１２から入力した増幅した結果を分析することによって得られた結果に応じて生成した補償制御信号に該当する。ＤＡＣ４０はカウンタ４２でカウンティングした結果をアナログ形態に変換し、変換した結果を補償信号として合算部１６に出力する。本発明によれば、カウンタ４２でカウンティングするビットの数を増加させればさらに精密にオフセットを補償できる。しかし、カウンティングするビットの数を増加させればその分だけ回路が大きくなるため、オフセット補償の精度と回路の大きさ及び製造単価を相互適切に考慮して受信装置を設計せねばならない。
【００２１】
本発明の他の実施例によれば、オフセット補償部１４は、図１とは異なり、電荷ポンプ（図示せず）として構成することができる。この場合、電荷ポンプは制御部１８から入力したクロック信号ＣＬＫに応答してイネーブルされ、増幅部１２で増幅した結果に応答して電荷をソーシングまたはシンキングし、ソーシングまたはシンキングした結果を補償信号として合算部１６に出力する。
【００２２】
一方、バイアス信号発生部２０は、制御部１８から入力したバイアス制御信号に応答して生成したバイアス信号を合算部１６に出力する。そのため、制御部１８は増幅部１２から入力した増幅した結果を分析することによって得られた結果に応答して発生したバイアス制御信号をバイアス信号発生部２０に出力する。この時、合算部１６はバイアス信号発生部２０から入力したバイアス信号を基準値として増幅部１２に出力する。
【００２３】
以下、図１に示すバーストモード受信装置で用いられる本発明によるデータ復元方法及びバーストモード受信装置の動作の詳細を、添付した図３ないし６を参照して説明する。
【００２４】
図３は図１に示す装置で用いられる本発明によるデータ復元方法を説明するためのフローチャートであって、入力信号が与えられる前にオフセットを補償する段階（第１１０〜第１１４段階）、入力信号が与えられる時入力信号から復元されたデータを求める段階（第１１６〜第１２２段階ら）よりなる。
【００２５】
図３に示すように、図１に示すオフセット補償部１４は本発明によるバーストモード受信装置のオフセットを補償する（第１１０段階）。以下、図３に示す第１１０段階に対する本発明による望ましい一実施例１１０Ａを説明する。
【００２６】
図４は、図３に示す第１１０段階に対する本発明による実施例１１０Ａを説明するためのフローチャートである。第１１０Ａ段階は、増幅部１２から出力されるオフセットが周期的な方形波状になるまで、増幅器１２から出力されるオフセットの正負によって基準値のレベルを増減させる第１４０〜第１４６段階からなる。
【００２７】
図５は、図２に示す中間値検出部１０Ａの動作と図３に示すデータ復元方法を説明するための、初期化状態１４８、アイドル状態１５０、プリアンブル状態１５２、データ状態１５４、リセット状態１５６及びアイドル状態１５８での第１ないし第５スイッチング信号ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４及びＳＷ５及びバイアス信号ＢＩＡＳの波形図を示す。
【００２８】
図３に示す第１１０段階は、図５に示す初期化状態１４８で行われる。ここで、初期化状態１４８とは、図１に示すバーストモード受信装置に電力が供給されてから入力端子ＩＮを通じて入力信号が入力さる前までの間に、増幅部１２から出力されるオフセットが“ハイ”論理レベルと“ロー”論理レベルとを周期的に反復する方形波状になるまでの期間に該当する。したがって、初期化状態１４８で第１１０段階が遂行されるように制御部１８は、クロック信号ＣＬＫをオフセット補償部１４のカウンタ４２に補償制御信号として出力する一方、第１及び第３スイッチング信号ＳＷ１及びＳＷ３を“ハイ”論理レベルに出力し、第２、第４及び第５スイッチング信号ＳＷ２、ＳＷ４及びＳＷ５及びバイアス信号ＢＩＡＳを“ロー”論理レベルに出力する。
【００２９】
初期化状態１４８でクロック信号ＣＬＫが制御部１８からオフセット補償部１４に供給されている間、オフセット補償部１４は増幅部１２から出力するオフセットＧａｉｎ×Ｖｏｆｆｓｅｔが正か負かを判断する（第１４０段階）。
【００３０】
オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが正であると判断されると、すなわち、オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが“ハイ”論理レベルであると判断されると、オフセット補償部１４及び合算部１６は増幅部１２に入力される基準値のレベルを増加させる（第１４２段階）。一方、オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが負であると判断されると、すなわち、オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが“ロー”論理レベルであると判断さると、オフセット補償部１４及び合算部１６は増幅部１２に入力される基準値のレベルを減少させる（第１４４段階）。第１４２及び第１４４段階を行うために、本発明の一実施例によれば、オフセット補償部１４のカウンタ４２はオフセットＧａｉｎ×Ｖｏｆｆｓｅｔが正の時に下向きカウンティングを行い、オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが負の時に上向きカウンティングを行う。この時、ＤＡＣ４０はカウンティングされた結果をアナログ形態に変換し、変換された結果を補償信号として決定する。一方、本発明の他の実施例によれば、第１４２または第１４４段階を行うために、オフセット補償部を具現する前述した電荷ポンプが、オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが正の時に電荷をシンキング（またはソーシング）し、オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが負の時に電荷をソーシング（またはシンキング）する。この時、電荷ポンプでソーシングまたはシンキングされた結果は補償信号として出力される。合算部１６はオフセット補償部１４から入力した補償信号のレベルに反比例するレベルを有する基準値を生成し、生成された基準値を比較器３０の負の入力端子（−）に出力する。
【００３１】
第１４２または第１４４段階後に、制御部１８は増幅部１２から出力されるオフセットＧａｉｎ×Ｖｏｆｆｓｅｔが周期的な方形波状であるかどうかを判断する（第１４６段階）。なぜなら、オフセットＧａｉｎ×Ｖｏｆｆｓｅｔがある程度補償されれば、増幅部１２から出力されるオフセットＧａｉｎ×Ｖｏｆｆｓｅｔは“ハイ”論理レベルと“ロー”論理レベルとが周期的に反復される方形波状を有するからである。
【００３２】
オフセットＧａｉｎ×Ｖｏｆｆｓｅｔが周期的な方形波状であると判断されなければ、第１４０段階に進行して、第１４０〜第１４４段階を遂行することによってオフセットをさらに補償する。一方、オフセットが周期的な方形波状であると判断されると、オフセットがある程度補償されたとみなして第１１２段階に進行する。
【００３３】
第１１０段階後に、外部から入力信号を受信する準備をする（第１１２段階）。第１１２段階は、アイドル状態１５０で行われる。ここで、アイドル状態１５０とは、増幅部１２から出力されるオフセットＧａｉｎ×Ｖｏｆｆｓｅｔが周期的な方形波状になった時点から入力端子ＩＮを通じて入力信号が入力されるまでの期間に該当する。アイドル状態１５０で、制御部１８は中間値検出部１０から“ロー”または“ハイ”論理レベルのランダムな値が発生できるので、増幅器１２から一定のレベルを有する信号を発生させるバイアス制御信号をバイアス信号発生部２０に出力する。したがって、バイアス信号発生部２０はバイアス制御信号に応答して合算部１６にバイアス信号ＢＩＡＳを出力できる。この時、合算部１６はバイアス信号ＢＩＡＳを基準値として増幅部１２に出力する。なぜなら、バイアス信号ＢＩＡＳが発生するアイドル状態１５０では外部から入力信号が入力されないため、中間値発生部１０から中間値が発生することもなく、クロック信号ＣＬＫが制御部１８から発生しないため補償信号も発生せず、合算部１６はバイアス信号ＢＩＡＳだけを入力するからである。また、アイドル状態１５０で制御部１８は、第１及び第３スイッチング信号ＳＷ１及びＳＷ３を“ハイ”論理レベルに維持し、第２、第４及び第５スイッチング信号ＳＷ２、ＳＷ４及びＳＷ５を“ロー”論理レベルに維持する。したがって、第１１２段階で、中間値検出部１０Ａの第１キャパシタＣ１は入力信号の最大値を充電できるように入力信号の受信を待機し、第２キャパシタＣ２は入力信号が入力されない時“ロー”論理レベルを最低値として充電することによって最低値を検出する。
【００３４】
第１１２段階後に、外部から入力信号が与えられるかどうかを判断する（第１１４段階）。そのために、制御部１８は増幅部１２から出力される増幅された結果が一定の論理レベルを維持しているかどうかを判断する。外部から入力信号が与えられないと判断されると、すなわち、増幅部１２から出力される増幅された結果が一定の論理レベル、例えば“ロー”論理レベルを維持していると判断されると、制御部１８はバイアス制御信号及びスイッチング制御信号を発生し、第１１２段階に進む。
【００３５】
一方、外部から入力信号が与えられると判断されると、すなわち、増幅部１２から出力される増幅された結果が一定の論理レベルを維持していないと判断されると、制御部１８は中間値検出部１０が入力信号の最低値と最高値との中間値を検出できるようにスイッチング制御信号及びバイアス制御信号を発生する（第１１６段階）。第１１６段階では、制御部１８はバイアス信号発生部２０が合算部１６にバイアス信号ＢＩＡＳを出力しないようにバイアス制御信号を発生する。
【００３６】
図６は、図３に示された第１１６段階に対する本発明による実施例１１６Ａを説明するためのフローチャートである。第１１６Ａ段階は、検出した最高値とホールディングした最低値とを利用して中間値を検出する段階（第１６０〜第１６４段階）よりなる。
【００３７】
外部から入力信号が与えられると判断されると、制御部１８は、中間値検出部１０が最高値を検出して第１１２段階で検出された最低値がホールディングされるように、スイッチング制御信号を発生する（第１６０段階）。第１６０段階はプリアンブル状態１５２で行われる。プリアンブル状態１５２とは、入力端子ＩＮを通じて入力信号が入力されたときにアイドル状態１５０から移行する状態を意味する。プリアンブル状態１５２で、制御部１８は第１スイッチング信号ＳＷ１を“ハイ”論理レベルに維持し、第３スイッチング信号ＳＷ３を“ハイ”論理レベルから“ロー”論理レベルに転移させ、第２、第４及び第５スイッチング信号ＳＷ２、ＳＷ４及びＳＷ５、及びバイアス信号ＢＩＡＳを“ロー”論理レベルに維持させる。したがって、第２キャパシタＣ２に充電された最低値はホールディングされ、第１キャパシタＣ１に対する最高値の充電が始まる。
【００３８】
第１６０段階後に、制御部１８は第１キャパシタＣ１に最高値が充電されるための所定期間が経過したかどうかを判断する（第１６２段階）。ここで、所定期間は第１キャパシタＣ１のキャパシタンスをいくつに設計するかによってあらかじめ決まっている。所定期間が経過しなかったと判断されると、制御部１８は、図５のプリアンブル状態１５２で示したように、スイッチング制御信号及びバイアス信号を生成し、第１６０段階に戻る。
【００３９】
一方、所定期間が経過したと判断されると、制御部１８の制御下に、中間値検出部１０は、第１６０段階で検出された最高値と第１１２段階で検出されてホールディングされた最低値との中間値を検出する（第１６４段階）。第１６４段階はデータ状態１５４で行われる。ここで、データ状態１５４とは、最高値が充電されるための所定期間が経過してプリアンブル状態１５２から移行した状態を意味する。データ状態１５４で、制御部１８は第１スイッチング信号ＳＷ１を“ハイ”論理レベルから“ロー”論理レベルに転移させ、第４スイッチング信号ＳＷ４を“ハイ”論理レベルから“ロー”論理レベルに転移させ、第２、第３及び第５スイッチング信号ＳＷ２、ＳＷ３及びＳＷ５、及びバイアス信号ＢＩＡＳを“ロー”論理レベルに維持させる。したがって、第４スイッチ７０だけオンされ、第１及び第２キャパシタＣ１及びＣ２には中間値が充電され、第２ノードＮ２を通じて中間値が出力端子ＯＵＴ２を通じて出力される。ここで、図２に示すように第２ノードＮ２と出力端子ＯＵＴ２との間にバッファ７４がさらに設けられることもある。バッファ７４は中間値をバッファリングし、バッファリングした結果を出力端子ＯＵＴ２を通じて合算部１６に出力する役割をする。
【００４０】
一方、第１１６段階後に、データ状態１５４で、合算部１６は補償信号と中間値とを合算し、合算した結果を基準値として増幅部１２に出力する（第１１８段階）。第１１８段階で、オフセット補償部１４は動作せず、バイアス信号発生部２０はバイアス信号を生成しないため、合算部１６は中間値検出部１０で検出された電圧形態の中間値を基準値として増幅部１２に出力する。
【００４１】
第１１８段階後に、データ状態１５４で、増幅部１２は入力端子ＩＮを通じて入力した入力信号と合算部１６から入力した基準値との差を増幅し、増幅した結果を復元されたデータとして決定して出力端子ＯＵＴ１を通じて出力する（第１２０段階）。ここで、復元されたデータはクロックデータ復元部（図示せず）に提供される。例えば、クロックデータ復元部は復元されたデータを入力してデューティサイクルを調整し、復元されたデータの位相を同期させる役割をする。
【００４２】
第１２０段階後に、制御部１８は外部からのリセット信号ＲＳＴの入力有無を判断する（第１２１段階）。リセット信号ＲＳＴが入力されていないと判断されると、第１２０段階に進む。一方、リセット信号ＲＳＴが入力されたと判断されると、最低値と最高値とを初期化する（第１２２段階）。そのため、制御部１８はリセット信号ＲＳＴが入力される時に最低値と最高値とを初期化するように、スイッチング制御信号を生成して中間値検出部１０に出力する。第１２２段階は、外部からリセット信号ＲＳＴが入力されるとデータ状態１５４から移行するリセット状態１５６で行われる。リセット状態１５６で、制御部１８は第２、第３及び第５スイッチング信号ＳＷ２、ＳＷ３及びＳＷ５を各々“ロー”論理レベルから“ハイ”論理レベルに転移させ、第４スイッチング信号ＳＷ４を“ハイ”論理レベルから“ロー”論理レベルに転移させ、第１スイッチング信号ＳＷ１を“ロー”論理レベルに維持させる。したがって、第２キャパシタＣ２に充電された中間値は第２スイッチ６６を経てバッファ６２を通じて放電され、第１キャパシタＣ１に充電された中間値は第５スイッチ７２を経てバッファ６０を通じて放電される。ここで、バッファ６０または６２が設けられなければ、充電された中間値は前置増幅器を通じて放電される。
【００４３】
図３に示された本発明によるデータ復元方法は、パケット単位で不連続的に入力される入力信号から復元されたデータを求める。したがって、本発明によるデータ復元方法は一パケットの入力信号に対してデータ復元を行った後、図５に示されたアイドル状態１５８に再び進み、次のパケットの入力信号が入力端子ＩＮを通じて入力されるまでアイドル状態１５８にある。この時、初期化状態１４８から転換されたアイドル状態１５０はオフセット補償を行わないが、リセット状態１５６から転換されたアイドル状態１５８はオフセット補償を行う。すなわち、図１に示されたバーストモード受信装置に電力が供給された後、制御部１８は補償制御信号のクロック信号ＣＬＫを発生して第１１０段階を行わせる。また、リセット信号ＲＳＴが外部から入力されて第１２２段階が行われた後、制御部１８はクロック信号ＣＬＫを発生して第１１０段階を再び行わせる。この時、アイドル状態１５８で第１１０段階はクロック信号ＣＬＫの１、２サイクルの間に行われるが、初期化状態１４８で第１１０段階はクロック信号ＣＬＫの多くのサイクルの間に行われる。なぜなら、電力がバーストモード受信装置に最初に供給された時、図１に示された各部のオフセットを最初から補償せねばならないが、一つのパケット単位の入力信号が処理された後に次のパケット単位の入力信号が入力されるまでは温度のような外部環境変化によるオフセットだけを補償すればよいからである。
【００４４】
【発明の効果】
以上説明したように、本発明によるオフセット補償機能を有するバーストモード受信装置及びそのデータ復元方法は、オフセットの補償のために従来のように外部からのチューニングが不要で、カウンタ４２でカウンティングされるビット数を増加させてより精密にオフセットを補償でき、フィードフォワード構造を有する中間値検出部１０及び増幅部１２を備えて高速で動作できる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるオフセット補償機能を有するバーストモード受信装置のブロック図である。
【図２】図１に示す中間値検出部の回路図である。
【図３】図１に示すバーストモード受信装置で用いられる本発明によるデータ復元方法を説明するためのフローチャートである。
【図４】図３に示す第１１０段階の処理工程の一実施形態を説明するためのフローチャートである。
【図５】第１ないし第５スイッチング信号及びバイアス信号の波形図である。
【図６】図３に示す第１１６段階の処理工程の一実施形態を説明するためのフローチャートである。
【符号の説明】
１０  中間値検出部
１２  増幅部
１４  オフセット補償部
１６  合算部
１８  制御部
２０  バイアス信号発生部
４０  デジタル／アナログ変換器（ＤＡＣ）
４２  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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