(57)【特許請求の範囲】
【請求項１】
複数のバンクを備え、各バンク内にビット線対間電圧増幅用センスアンプを備えた半導体メモリにおいて、
選択制御信号に応答して、該センスアンプを活性化のための第１電源電位と、該第１電源電位を用いた場合よりも高速に該センスアンプを活性化するための第２電源電位との一方を選択する選択回路と、
バンク活性化信号の活性化に応答して、該第２電源電位を所定時間選択しその後該第１電源電位を選択するための該選択制御信号を生成する選択制御回路と、
該選択回路で選択された電源電位を、センスアンプ制御信号の活性化に応答して該センスアンプに供給するセンスアンプ駆動回路とを、
該複数のバンクの各々に対し備え、該第２電源電位は該第１電源電位よりも高く、
該選択制御回路は、
該バンク活性化信号の活性化に応答してセットパルスを生成する回路と、
該バンク活性化信号を遅延させる遅延回路と、
該遅延回路の出力の活性化に応答してリセットパルスを生成する回路と、
該セットパルス及び該リセットパルスがそれぞれセット入力端及びリセット入力端に供給され、該選択制御信号を出力するフリップフロップ回路と、
を有することを特徴とする半導体メモリ。
【請求項２】
上記センスアンプ駆動回路は、上記センスアンプ制御信号が非活性になった時に、上記電源電位をビット線プリチャージ電位に切り換えて上記センスアンプに供給することを特徴とする請求項１記載の半導体メモリ。
【請求項３】
上記選択回路は、
上記第１電源電位の導体と該選択回路の出力端との間に接続された第１トランジスタスイッチ素子と、
上記第２電源電位の導体と該出力端との間に接続された第２トランジスタスイッチ素子と、
を有することを特徴とする請求項１又は２記載の半導体メモリ。
【請求項４】
外部電源電位に基づいて上記第１及び第２電源電位を生成する電源回路をさらに有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体メモリ。
【請求項５】
アクティベイトコマンドの入力に応答して、所定期間活性になる上記バンク活性化信号を生成する回路をさらに有することを特徴とする請求項１乃至４のいずれか１つに記載の半導体メモリ。
【請求項６】
上記選択回路及び上記選択制御回路は、複数のセンスアンプ列に対し共通に用いられていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体メモリ。
【請求項７】
請求項１乃至６のいずれか１つに記載の半導体メモリを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センスアンプの活性化を高速化するために一時的にセンスアンプ用電源電圧を変化させる構成を備えた半導体メモリ及びこれを備えた半導体装置に関する。
【０００２】
【従来の技術】
図８は、従来のＳＤＲＡＭのセンスアンプ１０及びこれに関連した回路を示す。
センスアンプ１０は、センスアンプ駆動回路１１から供給される電源電位ＶＰとＶＮとの間の電圧により動作する。センスアンプ駆動回路１１では、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１３〜１５が直列接続されており、ＮＭＯＳトランジスタ１５のゲートに不図示の制御回路からのセンスアンプ制御信号Ｃ０が供給され、トランジスタ１２〜１４のゲートに、この信号と相補的な信号＊Ｃ０（以下、他の相補信号にも符号に＊を付加する。）が供給される。センスアンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ低レベル及び高レベルの場合には、トランジスタ１３及び１４がオン、トランジスタ１２及び１５がオフになって、電位Ｖｉｉ／２がトランジスタ１３及び１４を通りそれぞれＶＰ及びＶＮとしてセンスアンプ１０に供給される。このとき、センスアンプ１０は非動作状態となっている。この状態で、転送ゲート１６及び１７がオンにされ、プリチャージ回路１８がプリチャージ信号ＰＲによりオンにされて、ビット線ＢＬ０１、ＢＬ０２、＊ＢＬ０１及び＊ＢＬ０２が電位Ｖｉｉ／２にプリチャージされる。メモリセル１９のキャパシタのセルプレートには、電位Ｖｉｉ／２が印加されている。
【０００３】
例えば、”Ｈｉｇｈ”が格納されているメモリセル１９からデータを読み出す場合には、ワード線ＷＬ０が立ち上げられてメモリセル１９からビット線ＢＬ０１へ正電荷が移動し、ビット線ＢＬ０１と＊ＢＬ０１との間に１００〜２００ｍＶ程度の電位差が生じる。センスアンプ１０を高速動作させるために、行アドレスの変化に応答して、図９に示す如く、電源電位ＶＨが電位ＶｉｉからＶｊｊに上昇する。例えば、電位Ｖｉｉ及びＶｊｊはそれぞれ１．５Ｖ及び２．０Ｖである。
【０００４】
次に、センスアンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ高レベル及び低レベルに遷移して、トランジスタ１５及び１２がオン、トランジスタ１３及び１４がオフになり、電位ＶＨ及び０Ｖがそれぞれトランジスタ１２及び１５を通りＶＰ及びＶＮとしてセンスアンプ１０に供給される。これにより、センスアンプ１０が活性化されてビット線ＢＬ０１と＊ＢＬ０１との間の電位差が増幅される。この増幅によりビット線ＢＬ０１と＊ＢＬ０１とが電位Ｖｉｉと０Ｖとの間でほぼフルスイングした時点で、電位ＶＨが低下して電位Ｖｉｉに戻る。
【０００５】
読み出しが終了すると、ワード線ＷＬ０が低レベルになり、次に、センスアンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ低レベル及び高レベルになって、ＶＰ及びＶＮがいずれも電位Ｖｉｉ／２に戻り、センスアンプ１０が非活性になる。また、プリチャージ信号ＰＲによりプリチャージ回路１８がオンになって、ビット線電位が電位Ｖｉｉ／２にリセットされる。
【０００６】
複数バンクを備えた従来のＳＤＲＡＭでは、各バンクのセンスアンプ駆動回路に電位ＶＨが共通に供給される。バンク切り替えの際には、切り替え前のバンクの処理を行いながら切り替え後のバンクの処理を並列に行う。このため、例えば図１０に示す如くバンク０〜３が順次切り替えられる場合には、電源電位ＶＨが電位Ｖｉｉに落ちずに電位Ｖｊｊを維持することになる。
【０００７】
その結果、無駄な電流が消費され、また、高電位期間が必要以上に長くなるためにトランジスタ特性の劣化が早められる。
また、図８のプリチャージ回路１８によるプリチャージは、主にビット線ＢＬ０２と＊ＢＬ０２との短絡により急速に行われ、電位Ｖｉｉ／２の配線からのプリチャージが補助的に緩やかに行われる。このため、バンク３の次に再度バンク０から読み出しが行われ、この読み出しが、前回バンク０で電位差増幅が行われたビット線に接続され且つ前回選択されたメモリセル以外であって”Ｈｉｇｈ”が格納されたメモリセルからである場合には、図１０に示す如く、プリチャージ電位Ｖｐｒ２が本来のプリチャージ電位Ｖｐｒ１＝Ｖｉｉ／２より高くなる。メモリセルからの読み出し後増幅前のビット線対間の電位差ΔＶは、読み出し前にプリチャージされたビット線の電位Ｖｐｒに依存し、次式で表される。
【０００８】
ΔＶ＝（Ｖｓｎ−Ｖｐｒ）・Ｃｓ／（ＣＢＬ＋Ｃｓ）
ここに、Ｃｓはメモリセルの静電容量、ＣＢＬはビット線の寄生容量、Ｖｓｎは読み出し前のストレージノード１９１の電位である。
この式から明らかなように、Ｖｓｎが一定の下でＶｐｒが上昇すると、ΔＶが減少する。すなわち、図１０のビット線対間の電位差ΔＶ２がΔＶ１より小さくなる。ビット線対間の電位差ΔＶが小さくなり過ぎると、センスアンプ１０の素子特性のばらつきによりセンスアンプ１０が誤動作する虞があるので、リフレッシュサイクル時間を短くしてストレージノード電位Ｖｓｎを高く維持する必要があり、消費電流が大幅に増大する結果となる。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、このような問題点に鑑み、消費電流を低減し、かつ、素子特性劣化が早められるのを防止することが可能な半導体メモリ及びこれを備えた半導体装置を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】
請求項１では、複数のバンクを備え、各バンク内にビット線対間電圧増幅用センスアンプを備えた半導体メモリにおいて、
選択制御信号に応答して、該センスアンプを活性化のための第１電源電位と、該第１電源電位を用いた場合よりも高速に該センスアンプを活性化するための第２電源電位との一方を選択する選択回路と、
バンク活性化信号の活性化に応答して、該第２電源電位を所定時間選択しその後該第１電源電位を選択するための該選択制御信号を生成する選択制御回路と、
該選択回路で選択された電源電位を、センスアンプ制御信号の活性化に応答して該センスアンプに供給するセンスアンプ駆動回路とを、
該複数のバンクの各々に対し備え、該第２電源電位は該第１電源電位よりも高い。
該選択制御回路は、
該バンク活性化信号の活性化に応答してセットパルスを生成する回路と、
該バンク活性化信号を遅延させる遅延回路と、
該遅延回路の出力の活性化に応答してリセットパルスを生成する回路と、
該セットパルス及び該リセットパルスがそれぞれセット入力端及びリセット入力端に供給され、該選択制御信号を出力するフリップフロップ回路と、
を有する。
【００１２】
この半導体メモリによれば、バンク活性化信号に基づいて選択制御回路がそれぞれ独立に動作し、選択制御回路の出力によりバンク毎の選択回路が独立に制御されて電源電位が選択回路及びセンスアンプ駆動回路を介しセンスアンプに供給されるので、センスアンプ用電源電位が、対応するバンクの活性化に応じて、活性化の高速化に必要な期間のみ第２電源電位となる。
【００１３】
このため、電源回路の出力電流の無駄な消費が省かれるとともに、トランジスタに高電圧が不必要に印加される期間が低減されてその特性劣化が低減されるという効果を奏する。
さらに、メモリセルからの読み出し後増幅前のビット線対間の電位差の低下が防止されるので、リフレッシュサイクル時間をより長くして、消費電流を低減することができるという効果を奏する。
【００１４】
請求項２の半導体メモリでは、請求項１において、上記センスアンプ駆動回路は、上記センスアンプ制御信号が非活性になった時に、上記電源電位をビット線プリチャージ電位に切り換えて上記センスアンプに供給する。
請求項３の半導体メモリでは、請求項１又は２において、上記選択回路は、
上記第１電源電位の導体と該選択回路の出力端との間に接続された第１トランジスタスイッチ素子と、
上記第２電源電位の導体と該出力端との間に接続された第２トランジスタスイッチ素子とを有する。
【００１５】
請求項４の半導体メモリでは、請求項１又は２において、外部電源電位に基づいて上記第１及び第２電源電位を生成する電源回路をさらに有する。
【００１６】
請求項５の半導体メモリでは、請求項１〜４のいずれかにおいて、アクティベイトコマンドの入力に応答して、所定期間活性になる上記バンク活性化信号を生成する回路をさらに有する。
請求項６の半導体メモリでは、請求項１〜４のいずれかにおいて、上記選択回路及び上記選択制御回路は、複数のセンスアンプ列に対し共通に用いられている。
【００１７】
請求項７の半導体装置では、請求項１乃至６のいずれか１つに記載の半導体メモリを有する。
【００１８】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態のＳＤＲＡＭ２０のセンスアンプに関係した回路を示す概略ブロックである。
【００１９】
このＳＤＲＡＭ２０は、バンクＢＮＫ０〜ＢＮＫ３を備えており、アドレスの上位２ビット例えばビットＡ１７及びＡ１６により、バンクが選択される。バンク活性化信号生成回路２１は、信号ＢＡ０〜ＢＡ３を生成する。信号ＢＡ０〜ＢＡ３は、バンクアドレスビットＡ１７及びＡ１６をデコードした信号が活性化した状態で入力される活性コマンドに応答して活性化され、対応するバンクでの同一行のアクセス終了時に非活性化される。バンク切り替えの際には、切り替え前のバンクの処理を行いながら切り替え後のバンクの処理を並列に行うため、例えばバンクＢＮＫ０〜ＢＮＫ３が順次選択された場合には、バンク活性化信号ＢＡ０〜ＢＡ３は図６に示す如く、活性な期間が部分的に重なる。
【００２０】
信号ＢＡ０〜ＢＡ３はそれぞれ、互いに同一構成の選択制御回路２２〜２５に供給される。選択制御回路２２は、信号ＢＡ０の活性化に応答して、所定時間活性になる選択制御信号ＳＣ０及びこれと相補的な選択制御信号＊ＳＣ０を生成し、互いに同一構成の選択回路２６〜２８の制御入力端へ供給する。
例えば選択回路２８では、図２に示す如く、ＰＭＯＳトランジスタ２９のソースが、より高速にセンスアンプを活性化するための電位Ｖｊｊの配線に接続され、ＰＭＯＳトランジスタ２９のドレインがＰＭＯＳトランジスタ３０を介してセンスアンプ活性化のための電位Ｖｉｉの配線に接続されている。選択制御回路２２の出力ＳＣ０及び＊ＳＣ０はそれぞれトランジスタ３０及び２９のゲートに供給される。ＰＭＯＳトランジスタ２９及び３０のＮウェルには、例えば電位Ｖｊｊが印加されている。
【００２１】
選択制御信号＊ＳＣ０及びＳＣ０がそれぞれ低レベル及び高レベルの場合には、トランジスタ２９及び３０がそれぞれオン及びオフになって、電位Ｖｊｊがトランジスタ２９を通りＶＨ０として出力される。逆に選択制御信号＊ＳＣ０及びＳＣ０がそれぞれ高レベル及び低レベルの場合には、トランジスタ２９及び３０がそれぞれオフ及びオンになって、電位Ｖｉｉがトランジスタ３０を通りＶＨ０として出力される。電位ＶＨ０は、電源電位として図８のセンスアンプ駆動回路１１と同一構成のセンスアンプ駆動回路１１３に供給される。
【００２２】
図２において、図８と同一構成要素には同一符号を付してその重複説明を省略する。
図３は、選択制御回路２２の構成例を示し、図４はこの回路の動作を示すタイムチャートである。
この回路２２では、バンク活性化信号ＢＡ０が遅延回路３１及び３２を通ってナンドゲート３３の一方の入力端に供給され、遅延回路３１の出力ＴＳがナンドゲート３３の他方の入力端に供給される。信号ＴＳは、不図示の制御回路において、図２のセンスアンプ制御信号Ｃ０及び＊Ｃ０をそれぞれ高レベル及び低レベルにしてセンスアンプ１０の活性化を開始させるタイミング信号として用いられる。遅延回路３１は、インバータ３４の出力に遅延用ＣＲ積分回路が接続された基本遅延回路が偶数段、例えば２段縦続接続された構成である。遅延回路３２についても遅延回路３１と同様に、基本遅延回路が偶数段、例えば２段縦続接続された構成である。
【００２３】
ナンドゲート３３の出力＊ＲＳＴは、遅延回路３２の出力の立ち上がりから信号ＴＳの立ち下がりまでの期間、低レベルになり、ＲＳフリップフロップ回路３７のリセット入力端＊Ｒに供給される。リセット信号＊ＲＳＴ及びバンク活性化信号ＢＡ０はナンドゲート３８に供給され、その出力＊ＳＥＴは、バンク活性化信号ＢＡ０の立ち上がりからリセット信号＊ＲＳＴの立ち下がりまでの間、低レベルになり、ＲＳフリップフロップ回路３７のセット入力端＊Ｓに供給される。
【００２４】
電源投入直後にＲＳフリップフロップ回路３７の出力を初期状態にするため、ＲＳフリップフロップ回路３７の反転出力端＊Ｑと電位Ｖｊｊの配線との間にＰＭＯＳトランジスタ３９が接続され、そのゲートにバンク活性化信号ＢＡ０が供給されている。バンク活性化信号ＢＡ０が低レベルのときには、ＰＭＯＳトランジスタ３９がオンになって反転出力端＊Ｑが高レベルになり、このときセット入力端＊Ｓが高レベルであるので非反転出力端Ｑは低レベルになる。これにより、ＲＳフリップフロップ回路３７の出力の初期状態が確定する。
【００２５】
ＲＳフリップフロップ回路３７の反転出力端＊Ｑには、駆動能力増幅用のインバータ４０及び４１が接続され、ＲＳフリップフロップ回路３７の非反転出力端Ｑにも同様に、インバータ４２及び４３が接続されている。インバータ４３及びインバータ４１からそれぞれ選択制御信号ＳＣ０及び＊ＳＣ０が取り出される。
このような構成により、選択制御回路２２は、バンク活性化信号ＢＡ０の活性化に応答して、所定時間活性になる選択制御信号ＳＣ０及び＊ＳＣ０を生成する。
【００２６】
図１に戻って、選択回路２６〜２８には電源回路４４から選択用の電位Ｖｉｉ及びＶｊｊが供給される。選択制御回路２２の出力に応じて選択回路２６〜２８で選択された電位ＶｉｉとＶｊｊとの一方がそれぞれ、互いに同一構成のセンスアンプ駆動回路１１１〜１１３に供給される。センスアンプ駆動回路１１１〜１１３にはさらに、電源回路４４から電位Ｖｉｉ／２が供給される。
【００２７】
図５は、電源回路４４の概略構成を示す。
電源回路４４では、外部から供給される電源電位ＶＣＣがＮＭＯＳトランジスタ４５のドレインに印加され、トランジスタ４５のゲートに定電位生成回路４６の出力電位ＶＧが供給されて、ＮＭＯＳトランジスタ４５のソースから電位Ｖｊｊが取り出される。ＰＭＯＳトランジスタの替わりにＮＭＯＳトランジスタ４５を用いているので、電位ＶｊｊをフィードバックしてＮＭＯＳトランジスタ４５のゲートを制御しなくても、電位Ｖｊｊをほぼ一定値（ＶＧ−Ｖｔｈ）にすることができ、電源回路４４の構成が簡単になっている。ここにＶｔｈはＮＭＯＳトランジスタ４５の敷居値電圧である。定電位生成回路４６の出力変動を低減して電位Ｖｊｊを安定化させるために、定電位生成回路４６の出力端にキャパシタ４７が接続されている。
【００２８】
電位Ｖｉｉを生成する回路も電位Ｖｊｊを生成する回路と同様に構成されている。電位Ｖｉｉ／２は、プリチャージ電位生成回路４８で生成される。
図１に戻って、センスアンプ駆動回路１１１〜１１３の出力電位ＶＰ及びＶＮはそれぞれバンクＢＮＫ０の第１〜３列のセンスアンプ群に供給される。センスアンプの両側にビット線が接続されたものは、一方側と他方側とで互いに対称的な構成となっている。例えばセンスアンプ駆動回路１１３からバンクＢＮＫ０のセンスアンプ１０へ電位ＶＰ及びＶＮを供給するための電源配線接続は、図２の示す如くなっている。
【００２９】
図１において、選択制御回路２３とバンクＢＮＫ１との間、選択制御回路２４とバンクＢＮＫ２との間及び選択制御回路２５とバンクＢＮＫ３との間の構成はいずれも、選択制御回路２２とバンクＢＮＫ０との間の上記構成と同一である。バンクＢＮＫ１〜ＢＮＫ３についての電源電位ＶＨ１〜ＶＨ３は、バンクＢＮＫ０の電源電位ＶＨ０と対応している。
【００３０】
次に、上記の如く構成された本実施形態の動作を、図６を参照して説明する。
電源投入直後の上記初期状態では、選択制御信号ＳＣ０及び＊ＳＣ０がそれぞれ低レベル及び高レベルとなって図２の選択回路２８のＰＭＯＳトランジスタ２９及び３０がそれぞれオフ及びオンになり、電位Ｖｉｉが選択される。
図６では、図１のバンクＢＮＫ０〜ＢＮＫ３が順次選択される場合を示している。
【００３１】
バンクＢＮＫ０が選択されてバンク活性化信号ＢＡ０が高レベルに遷移すると、これに応答して選択制御回路２２の出力ＳＣ０及び＊ＳＣ０がそれぞれ高レベル及び低レベルに遷移し、図２のＰＭＯＳトランジスタ２９及び３０がそれぞれオン及びオフになり、電位ＶＨ０がＶｉｉからＶｊｊまで上昇する。図４の信号ＴＳが高レベルに遷移するタイミングで、図２のセンスアンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ高レベル及び低レベルに遷移して、電源電位ＶＰ及びＶＮがＶｉｉ／２からそれぞれＶｊｊ及び０Ｖに変化する。これによりセンスアンプ１０が活性化されて、ビット線ＢＬ０１及び＊ＢＬ０１との間の電位差が増幅される。センスアンプ１０の活性化開始から所定時間経過後に、選択制御回路２２の出力ＳＣ０及び＊ＳＣ０がそれぞれ低レベル及び高レベルに戻って、図２のＰＭＯＳトランジスタ３０及び２９がそれぞれオン及びオフになり、電位ＶＨ０がＶｉｉまで降下する。
【００３２】
なお、消費電力低減のために、各バンクについて、隣り合うセンスアンプ列及びこのセンスアンプ列で挟まれたメモリセルアレイ領域（選択されたワード線を含むメモリセルアレイ領域）が活性化される。例えば、センスアンプ駆動回路１１１に供給されるセンスアンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ低レベル及び高レベルの状態で、センスアンプ駆動回路１１２及び１１３に供給されるセンスアンプ制御信号Ｃ０及び＊Ｃ０がそれぞれ高レベル及び低レベルに遷移する。このため、センスアンプ駆動回路１１１〜１１３を１つのセンスアンプ駆動回路に置き換えて共通に使用することはできない。
【００３３】
次にバンクＢＮＫ１が選択されてバンク活性化信号ＢＳ１が高レベルに遷移し、バンクＢＮＫ１に関してもバンクＢＮＫ０と同様な動作が行われる。その後のバンクＢＮＫ２及びＢＮＫ３に関する動作についても同様である。
本第１実施形態では、バンク活性化信号ＢＡ０〜ＢＡ３に基づいて選択制御回路２２〜２５がそれぞれ独立に動作し、選択制御回路２２〜２５の出力によりバンク毎の選択回路が独立に制御されて電源回路４４からの電源電位が選択回路及びセンスアンプ駆動回路を介しセンスアンプに供給されるので、電位ＶＨ０〜ＶＨ３が、対応するバンクの活性化に応じて必要な期間のみ電位Ｖｊｊとなる。
【００３４】
このため、電源回路４４の出力電流の無駄な消費が省かれるとともに、トランジスタに高電圧が不必要に印加される期間が低減されてその特性劣化が低減される。
さらに、メモリセルからの読み出し後増幅前のビット線対間の電位差ΔＶの低下が防止されるので、リフレッシュサイクル時間をより長くして、消費電流を低減することができる。
【００３５】
［第２実施形態］
図７は、本発明の第２実施形態のＳＤＲＡＭ２０Ａのセンスアンプに関係した回路を示す。
この回路では、図１の選択回路２６〜２８の替わりに、選択回路２６と同一構成で選択回路２６より駆動能力が大きい１つの選択回路２６Ａを用い、その出力ＶＨ０をセンスアンプ駆動回路１１１〜１１３に共通に供給している。バンクＢＮＫ１〜ＢＮＫ３に対する構成についてもバンクＢＮＫ０に対するそれと同様である。
【００３６】
なお、本発明には外にも種々の変形例が含まれる。
例えば、図２中のＰＭＯＳトランジスタ２９又は３０の替わりに他の種類のスイッチ素子を用いてもよい。
また、図１のセンスアンプ駆動回路１１１で１つのセンスアンプ列を駆動する替わりに、このセンスアンプ列を複数のセンスアンプ群に分け、各センスアンプ群に対し駆動能力がセンスアンプ駆動回路１１１より小さいセンスアンプ駆動回路を備え、各センスアンプ群に選択回路２６の出力を共通に供給し、各センスアンプ群を、対応するセンスアンプ駆動回路で駆動する構成であってもよい。図１の他のセンスアンプ駆動回路及び図７のセンスアンプ駆動回路についても同様である。
【００３７】
図１と図７の組み合わせの構成、具体的には図７の選択回路２６Ａの出力を図１のセンスアンプ駆動回路１１１〜１１３に共通に供給する構成であってもよいことは勿論である。
さらに、ビット線プリチャージ電位は電位Ｖｉｉ／２に限定されず、例えば電位Ｖｉｉ又はグランド電位であってもよい。この場合、図２において、センスアンプ駆動回路１１３に供給されるセンスアンプ非活性化電位は、プリチャージ回路１８に供給されるビット線プリチャージ電位と同じである。
【００３８】
例えば、ビット線プリチャージ電位が電位Ｖｉｉの場合には、センスアンプ駆動回路１１３に、電位Ｖｉｉ／２の替わりに電位Ｖｉｉが供給される。この場合、電位ＶＨ０はＶｉｉに固定され、ＮＭＯＳトランジスタ１５のソースに、センスアンプ活性化のためのグランド電位ＧＮＤと、センスアンプのより高速な活性化のための負電位との一方が選択回路から供給される。そして、この選択回路を図４の選択制御信号ＳＣ０及び＊ＳＣ０で制御して、信号ＳＣ０が高レベル及び低レベルの時にそれぞれ負電位及びグランド電位ＧＮＤを選択させる。
【００３９】
ビット線プリチャージ電位がグランド電位の場合には、センスアンプ駆動回路１１３に供給される電源電位ＶＨ０が上記実施形態の場合と同じに切換制御される。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＳＤＲＡＭのセンスアンプに関係した回路を示す図である。
【図２】図１の回路の一部の構成例を示す図である。
【図３】図２中の選択制御回路の構成例を示す図である。
【図４】図３の回路の動作を示すタイムチャートである。
【図５】図１中の電源回路の構成例を示すが概略図である。
【図６】バンクＢＮＫ０〜ＢＮＫ３が順次選択される場合の図１の回路の動作を示すタイムチャートである。
【図７】本発明の第２実施形態のＳＤＲＡＭのセンスアンプに関係した回路を示す図である。
【図８】従来のＳＤＲＡＭのセンスアンプに関係した回路を示す図である。
【図９】図８の回路の動作を示す電圧波形図である。
【図１０】バンク０〜３が順次選択された場合のセンスアンプ用電源電圧及び各バンク内のビット線電圧の波形図である。
【符号の説明】
１０  センスアンプ
１１、１１Ａ、１１１〜１１３  センスアンプ駆動回路
１２、２９、３０、３９  ＰＭＯＳトランジスタ
１３〜１５、４５  ＮＭＯＳトランジスタ
１８  プリチャージ回路
１９  メモリセル
２０、２０Ａ  ＳＤＲＡＭ
２１  バンク活性化信号生成回路
２２〜２５  選択制御回路
２６〜２８  選択回路
３１、３２  遅延回路
３７  ＲＳフリップフロップ回路
４４  電源回路
４６  定電位生成回路
ＢＮＫ０〜ＢＮＫ３  バンク
ＶＣＣ  外部電源電位
Ｃ０、＊Ｃ０  センスアンプ制御信号
ＳＣ０、＊ＳＣ０  選択制御信号
ＢＬ０１、＊ＢＬ０１、ＢＬ０２、＊ＢＬ０２  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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