【手続補正書】
【提出日】平成29年6月26日(2017.6.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に本体領域を形成することと、
前記半導体基板にソース領域を形成することと、
ドープｎウェル領域を含み得るドレイン領域であって、前記本体領域により前記ソース領域から離間した前記ドレイン領域を前記半導体基板に形成することと、
を含み、
前記ドレイン領域を形成することが、
前記ドレイン領域の上方において前記半導体基板の表面に酸化物層を形成することと、
垂直から傾いた角度で前記酸化物層にイオンビームが衝突するように、前記半導体基板を傾けた状態で前記酸化物層を通して複数のイオン注入工程を実施することと、
を有し、
前記複数のイオン注入工程が、対応する複数の離間した注入層を前記ドレイン領域内に形成し、
前記注入層の各々が、前記ドレイン領域内の異なる深さに形成される、
高電圧電界効果トランジスタを製造する方法。
【請求項２】
前記酸化物層が、２０〜５００ナノメートルの厚さをもつ、
請求項１の方法。
【請求項３】
前記半導体基板を傾けることは、垂直から３〜１０度傾いた角度で前記酸化物層にイオンビームが衝突するように前記半導体基板を傾けることを含む、
請求項１または請求項２の方法。
【請求項４】
前記酸化物層が、第１の酸化物層であり、
前記第１の酸化物層を形成することが、熱酸化工程を使用して前記第１の酸化物層を形成することを含み、
前記方法が、低温酸化物堆積工程を使用して、前記第１の酸化物層に重ねて第２の酸化物層を堆積させることを更に含む、
請求項１から請求項３のいずれか一項の方法。
【請求項５】
前記酸化物層が、第１の酸化物層であり、
前記方法が、前記第１の酸化物層に重ねて第２の酸化物層を形成することを更に含み、
前記第１の酸化物層が、２０〜５００ナノメートルの厚さをもち、
前記第２の酸化物層が、０．１〜２マイクロメートルの厚さをもつ、
請求項１から請求項４のいずれか一項の方法。
【請求項６】
前記本体領域の上方において前記半導体基板の前記表面を露出するエッチング工程を実施することと、
前記第１の酸化物層と前記第２の酸化物層とに接するゲート酸化物層を前記本体領域の上方に形成することと、
前記ゲート酸化物層と前記第２の酸化物層の一部との上方にゲート電極を形成することと、
をさらに含み、
前記第２の酸化物層の前記一部の上方の前記ゲート電極の一部が、前記本体領域付近の前記注入層の一部の上方に位置する、
請求項５の方法。
【請求項７】
前記複数の離間した注入層の各注入層が、０．１〜２マイクロメートルの厚さをもつ、
請求項１から請求項６のいずれか一項の方法。
【請求項８】
前記ドレイン領域が、ｎ型ウェルを含み、
前記複数のイオン注入工程を実施することが、３回のイオン注入工程を実施して３つの離間したｐ型注入層を形成することを含み、
前記ｐ型注入層のうちの第１のｐ型注入層が、前記酸化物層に接する前記半導体基板の前記表面に形成され、
前記ｐ型注入層のうちの第２のｐ型注入層が、前記第１のｐ型注入層の下方に形成され、
前記ｐ型注入層のうちの第３のｐ型注入層が、前記第２のｐ型注入層の下方に形成される、
請求項１から請求項７のいずれか一項の方法。
【請求項９】
前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により離間され、
前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間される、
請求項８の方法。
【請求項１０】
前記ドレイン領域は、ｎ型ウェルを含み、
前記複数のイオン注入工程を実施することが、３回のイオン注入工程を実施して前記ｎ型ウェル内に３つの離間したｐ型注入層を形成することを含み、
前記ｎ型ウェルのｎ型領域が、前記酸化物層と前記第１のｐ型注入層との間に配設されるように、前記第１のｐ型注入層が、前記半導体基板の前記表面の下方に埋設され、
前記第２のｐ型注入層が、前記第１のｐ型注入層の下方に形成され、
前記第３のｐ型注入層が、前記第２のｐ型注入層の下方に形成される、
請求項１から請求項９のいずれか一項の方法。
【請求項１１】
前記第１のｐ型注入層が、０．０５〜２マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により前記酸化物層から離間され、
前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間され、
前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第３のｎ型領域により離間される、
請求項１０の方法。
【請求項１２】
半導体基板に本体領域を形成することと、
前記半導体基板にソース領域を形成することと、
前記本体領域により前記ソース領域から離間されたドレイン領域を前記半導体基板に形成することと、
を含み、
前記ドレイン領域を形成することが、
前記ドレイン領域の上方において前記半導体基板の表面上に第１の酸化物層を形成することと、
前記第１の酸化物層を通して３回のイオン注入工程を実施して前記ドレイン領域内に３つの離間した注入層を形成することであって、
前記注入層の各々が、前記ドレイン領域内の異なる深さに堆積され、
前記３つの注入層のうちの第１の注入層が、前記第１の酸化物層に接する前記半導体基板の前記表面に配置される、
前記注入層を形成することと、
前記第１の酸化物層に重ねて第２の酸化物層を形成することであって、
第２の酸化物層が、前記第１の酸化物層より厚い、
前記第２の酸化物層を形成することと、
を有する、
高電圧電界効果トランジスタを製造する方法。
【請求項１３】
３回のイオン注入工程を実施することが、垂直から傾いた角度で前記酸化物層にイオンビームが衝突するように、前記半導体基板を傾けることを含む、
請求項１２の方法。
【請求項１４】
前記第１の酸化物層が、２０〜５００ナノメートルの厚さをもち、
前記第２の酸化物層が、０．１〜２マイクロメートルの厚さをもつ、
請求項１２から請求項１３のいずれか一項の方法。
【請求項１５】
エッチング工程を実施して前記本体領域の上方の前記半導体基板の前記表面を露出することと、
前記第１の酸化物層と前記第２の酸化物層とに接するゲート酸化物層を前記本体領域の上方に形成することと、
前記ゲート酸化物層の上方にゲート電極を形成することと、
をさらに含む、請求項１４の方法。
【請求項１６】
前記３つの注入層の各々が、０．１〜２マイクロメートルの厚さをもつ、
請求項１２から請求項１５のいずれか一項の方法。
【請求項１７】
前記ドレイン領域が、ｎ型ウェルを含み、
前記３つの注入層が、ｐ型注入層であり、
前記ｐ型注入層のうちの第２のｐ型注入層が、前記第１のｐ型注入層の下方に形成され、
前記ｐ型注入層のうちの第３のｐ型注入層が、前記第２のｐ型注入層の下方に形成される、
請求項１２から請求項１６のいずれか一項の方法。
【請求項１８】
前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により離間され、
前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間される、
請求項１７の方法。
【請求項１９】
半導体基板内の本体領域と、
前記半導体基板内のソース領域と、
前記本体領域により前記ソース領域から離間された前記半導体基板内のドレイン領域であって、
前記ドレイン領域が３つの離間した注入層を含み、
前記注入層の各々が前記ドレイン領域内の異なる深さにあり、及び、
前記３つの注入層のうちの第１の注入層が前記半導体基板の表面に配置される、
前記ドレイン領域と、
前記ドレイン領域の上方の前記半導体基板の前記表面にあって前記ドレイン領域の前記第１の注入層に接する酸化物層と、
を備える、高電圧電界効果トランジスタ（ＨＶＦＥＴ；ｈｉｇｈ−ｖｏｌｔａｇｅ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）。
【請求項２０】
前記酸化物層が、第１の酸化物層であり、
前記ＨＶＦＥＴが、前記第１の酸化物層に重なる第２の酸化物層をさらに含み、
前記第１の酸化物層が、２０〜５００ナノメートルの厚さをもち、
前記第２の酸化物層が、０．１〜２マイクロメートルの厚さをもつ、
請求項１９のＨＶＦＥＴ。
【請求項２１】
前記本体領域の上方の前記表面に重なるゲート酸化物層であって、前記ゲート酸化物層が前記第１の酸化物層と前記第２の酸化物層とに接する、前記ゲート酸化物層と、
前記ゲート酸化物層の上方のゲート電極と、
をさらに備える、請求項２０のＨＶＦＥＴ。
【請求項２２】
前記３つの注入層の各々が、０．１〜２マイクロメートルの厚さをもつ、
請求項１９から請求項２１のいずれか一項のＨＶＦＥＴ。
【請求項２３】
前記ドレイン領域が、ｎ型ウェルを含み、
前記３つの注入層が、ｐ型注入層であり、
前記ｐ型注入層のうちの第２のｐ型注入層が、前記第１のｐ型注入層の下方に位置し、
前記ｐ型注入層のうちの第３のｐ型注入層が、前記第２のｐ型注入層の下方に位置する、
請求項１９から請求項２２のいずれか一項のＨＶＦＥＴ。
【請求項２４】
前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により離間され、
前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間される、
請求項２３のＨＶＦＥＴ。
【請求項２５】
半導体基板に本体領域を形成すること、
前記半導体基板にソース領域を形成すること、
前記本体領域により前記ソース領域から離間されたドレイン領域を前記半導体基板に形成することであって、
前記ドレイン領域を形成することが、
前記ドレイン領域の上方において前記半導体基板の表面上に、２０〜５００ナノメートルの厚さをもつ第１の酸化物層を形成すること、及び、
前記酸化物層を通して３回のイオン注入工程を実施して前記ドレイン領域内に３つの離間した前記注入層を形成すること、
を有し、
前記注入層の各々が、前記ドレイン領域内の異なる深さに堆積され、
前記３つの離間した注入層の各々が、０．１〜２マイクロメートルの厚さをもつ、
前記ドレイン領域を形成すること、
前記第１の酸化物層の上方に０．１〜２マイクロメートルの厚さをもつ第２の酸化物層を形成すること、
前記第１の酸化物層と前記第２の酸化物層とに接するゲート酸化物層を前記本体領域の上方において前記半導体基板の前記表面に形成すること、並びに、
前記ゲート酸化物層と前記第２の酸化物層の一部との上方にゲート電極を形成すること、
を含む、
高電圧電界効果トランジスタを製造する方法。