【手続補正書】
【提出日】平成29年10月5日(2017.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
インジウム及び少なくとも１つのＩｎxＧａ1-xＡｓ半導体層（２、５５）から少なくとも部分的に構成される少なくとも１つのキャップ層（３、４、５、５６、５７、５８）を備える多層半導体検出器アレイ構造体を形成することと、
ｐ型領域（６）が前記多層半導体アレイ構造体の表面から前記少なくとも１つのＩｎxＧａ1-xＡｓ半導体層（２、５５）へ広がるように、前記多層半導体検出器アレイ構造体の前記ｐ型領域（６）にｐ型ドーパントをドープすること、及び、
前記ｐ型領域（６）がｎ型領域（７）によって完全に覆われるように、前記多層半導体アレイ構造体の前記表面上の前記ｎ型領域（７）にｎ型ドーパントをドープすること、
によって埋込み型フォトダイオード（６）を形成することと、
前記少なくとも１つのキャップ層（５、５８）に接触するゲートコンタクト（８）を形成すること、及び、
第２のｐ型領域をドープしてドレイン（１０）を形成することであって、電圧が前記ゲートコンタクト（８）に印加されないとき、前記埋込み型フォトダイオード（６）から前記ドレイン（１０）へ電荷が流れること、
によって前記多層構造体の内側に電気スイッチを形成して、埋込み型フォトダイオード（６）から電荷を取り除くことと、
前記多層半導体検出器アレイ構造体を、前記埋込み型フォトダイオード（６）からの電荷の流れも制御する増幅及び蓄積回路（５０）を備える読出し集積回路（ＲＯＩＣ）（１８）へ混成化することと、
を含み、前記埋込み型フォトダイオード（６）は、前記多層構造体の内側の前記電気スイッチによって前記増幅及び蓄積回路（５０）に接続される、可視光線及び短波長赤外線を検出する焦点面検出器アレイ構造体を形成する方法。
【請求項２】
前記多層半導体検出器アレイ構造体を形成することは、
基板上に形成される、少なくとも部分的にインジウムから構成される第１のｎ型にドープされた半導体材料から構成されるバッファー層（１）と、
前記バッファー層上に形成される、少なくとも部分的にＩｎxＧａ1-xＡｓから構成される真性の又は非ドープの半導体材料から構成されるＩｎxＧａ1-xＡｓ層（２、５５）と、
前記少なくとも１つのキャップ層と、
を前記基板（１３）上に形成することを含み、
前記少なくとも１つのキャップ層は、
前記ＩｎxＧａ1-xＡｓ層上に形成される、少なくとも部分的にインジウムから構成される第２のｎ型にドープされた半導体材料から構成される第１のキャップ層（３、５６）と、
前記第１のキャップ層上に形成される、少なくとも部分的にインジウムから構成されるｐ型にドープされた半導体材料から構成される第２のキャップ層（４、５７）と、
前記第２のキャップ層上に形成される、少なくとも部分的にインジウムから構成されるｎ型にドープされた半導体材料から構成される第３のキャップ層（５、５８）と、
を含み、
電荷は、前記埋込み型フォトダイオード（６）から前記第２のキャップ層（４、５７）を通じて前記ドレイン（１０）へ流れる、請求項１に記載の方法。
【請求項３】
前記ｐ型領域（６）は、前記第２のキャップ層及び前記第３のキャップ層（４、５、５７、５８）が形成された後に形成される、請求項２に記載の方法。
【請求項４】
前記ｐ型ドーパントは、前記第２のキャップ層及び前記第３のキャップ層（４、５、５７、５８）が形成される前に拡散又はイオン注入される、請求項２に記載の方法。
【請求項５】
前記ゲートコンタクト（８）及び前記ドレイン（１０）は、前記多層半導体検出器アレイ構造体の内側にあるとともに、前記埋込み型フォトダイオード（６）から前記増幅及び蓄積回路（５０）への電荷の流れを制御する、第１の接合型電界効果トランジスタ（ＪＦＥＴ）を備え、前記ドレインは、第１のＪＦＥＴのドレインであり、前記方法は、
前記多層半導体検出器アレイ構造体の前記表面から前記第２のキャップ層（４、５７）の中へ広がるとともに、前記埋込み型フォトダイオード（６）に近い、前記多層半導体検出器アレイ構造体の領域（１０）に、ｐ型ドーパントをドープすることによって前記第１のＪＦＥＴのドレイン（１０）を形成すること、及び、
前記多層半導体検出器アレイ構造体の前記表面へのｎ−金属コンタクトを配置することによって前記第１のＪＦＥＴの前記ゲート（８）を形成して、前記ゲート（８）に印加される電圧を変動させることによって、電荷が埋込み型フォトダイオード（６）から第１のＪＦＥＴのドレイン（１０）へ、ＲＯＩＣ（１８）へと移動することを可能にすること、
によって前記第１の接合型電界効果トランジスタ（ＪＦＥＴ）を形成することと、
前記多層半導体検出器アレイ構造体の前記表面から前記第２のキャップ層（４、５７）の中へ広がるとともに、前記第１のＪＦＥＴのドレイン（１０）に近い、前記多層半導体検出器アレイ構造体の第２の領域（９）に、ｐ型ドーパントをドープすることによって第２のＪＦＥＴのドレインを形成すること、及び、
前記多層半導体検出器アレイ構造体の前記表面へのｎ−金属コンタクトを配置することによって前記第２のＪＦＥＴの第２のゲート（１１）を形成して、電荷が第１のＪＦＥＴのドレイン（１０）から第２のＪＦＥＴのドレイン（９）へ、前記ＲＯＩＣ（１８）へと移動することを可能にすること、
によって、第２のＪＦＥＴ（９）を前記ピクセル内に形成することと、
を更に含む、請求項２に記載の方法。
【請求項６】
前記第１のＪＦＥＴのドレイン（１０）は前記埋込み型フォトダイオード（６）から電荷を取り除くように動作し、前記第２のＪＦＥＴのドレイン（９）は前記第１のＪＦＥＴ（１０）から電荷を一掃するように動作する、請求項５に記載の方法。
【請求項７】
前記第２のＪＦＥＴ（９）は複数のピクセルの各ピクセルに備えられる、請求項６に記載の方法。
【請求項８】
前記第２のＪＦＥＴ（９）はピクセルの行又は列を横切って直線的に分布し、前記行若しくは前記列、又は、複数の前記行若しくは前記列内の各ピクセルで共有される、請求項６に記載の方法。
【請求項９】
前記ＲＯＩＣ（１８）を用いてＪＦＥＴのゲート（８、１１）の電圧を変動させることによって前記埋込み型フォトダイオード（６）からの前記電荷の流れを制御すること、
を更に含む、請求項５に記載の方法。
【請求項１０】
複数のピクセルを備えるフォトダイオードアレイであって、前記複数のピクセルのそれぞれは、
少なくとも部分的にインジウムから構成される、少なくとも１つのキャップ層（３、４、５、５６、５７、５８）と、
少なくとも１つのＩｎxＧａ1-xＡｓ半導体層（２、５５）と、
多層半導体検出器アレイ構造体の表面から前記少なくとも１つのキャップ層（３、４、５、５６、５７、５８）を通じて前記ＩｎxＧａ1-xＡｓ層（２、５５）へ広がるｐ型にドープされた領域（６）、及び、
前記多層半導体検出器アレイ構造体の前記表面から前記少なくとも１つのキャップ層（５、５８）へ広がるとともに、前記ｐ型領域（６）を完全に覆う、ｎ型にドープされた領域（７）、
を備える埋込み型フォトダイオード（６）と、
前記埋込み型フォトダイオード（６）に近いゲート（８）及びドレイン（１０）を備える第１の接合型電界効果トランジスタ（ＪＦＥＴ）であって、該第１のＪＦＥＴは、前記多層半導体検出器アレイ構造体の内側にあり、前記埋込み型フォトダイオード（６）から前記増幅及び蓄積回路（５０）への電荷の流れを制御する、第１のＪＦＥＴと、
前記第１のＪＦＥＴに近いゲート（１１）及びドレイン（９）を備える第２のＪＦＥＴであって、該第２のＪＦＥＴは、前記多層半導体検出器アレイ構造体の内側にあり、前記第１のＪＦＥＴの前記ドレイン（１０）から前記第２のＪＦＥＴの前記ドレイン（９）への電荷の流れを制御する、第２のＪＦＥＴと、
を備える前記多層半導体検出器アレイ構造体を含む、フォトダイオードアレイと、
増幅及び蓄積回路（５０）を備える読出し集積回路（ＲＯＩＣ）（１８）であって、ＲＯＩＣ（１８）は、前記フォトダイオードアレイへ混成化されるとともに、該ＲＯＩＣ（１８）は、前記第１のＪＦＥＴ及び前記第２のＪＦＥＴのゲート（８、１１）の前記ゲート電圧を制御することが可能な回路を有して、埋込み型フォトダイオード（６）から前記第１のＪＦＥＴ（９）及び前記第２のＪＦＥＴ（１０）のうちの少なくとも１つを通じて前記増幅及び蓄積回路（５０）への電荷の流れを制御する、読出し集積回路と、
を備える、焦点面アレイ。
【請求項１１】
前記多層半導体検出器アレイ構造体は、
基板（１３）と、
前記基板（１３）上に形成される、少なくとも部分的にインジウムから構成されるｎ型の材料の少なくとも１つのバッファー層（１、５２、５３、５４）と、
前記少なくとも１つのバッファー層（１、５２、５３、５４）の最上部に形成される、真性の又は非ドープの材料のＩｎxＧａ1-xＡｓ層（２、５５）と、
前記ＩｎxＧａ1-xＡｓ層（２、５５）上に形成される、少なくとも部分的にインジウムから構成されるｎ型材料の第１のキャップ層（３、５６）と、
前記第１のキャップ層（３、５６）上に形成される、少なくとも部分的にインジウムから構成されるｐ型の材料の第２のキャップ層（４、５７）と、
前記第２のキャップ層（４、５７）上に形成される、少なくとも部分的にインジウムから構成されるｎ型の材料の第３のキャップ層（５、５８）と、
を備え、
電荷は、前記埋込み型フォトダイオード（６）から前記第２のキャップ層（４、５７）を通じて前記第１のＪＦＥＴの前記ドレイン（１０）へ流れる、請求項１０に記載の焦点面検出器アレイ。
【請求項１２】
第１のＪＦＥＴのドレイン及び第２のＪＦＥＴのドレイン（９、１０）は、前記多層半導体検出器アレイ構造体の前記表面から前記第２のキャップ層（４、５７）へ広がる前記多層半導体検出器アレイ構造体のｐ型領域をドープすることによって形成される、請求項１１に記載の焦点面検出器アレイ。
【請求項１３】
前記第２のＪＦＥＴは前記フォトダイオードアレイの行又は列を横切って直線的に分布する、請求項１０に記載の焦点面検出器アレイ。
【請求項１４】
前記複数のピクセルの各ピクセルは個別の第２のＪＦＥＴを備える、請求項１０に記載の焦点面検出器アレイ。
【請求項１５】
前記埋込み型フォトダイオード（６）からの前記電荷の流れは、前記ＲＯＩＣ（１８）を用いて前記第１のＪＦＥＴ及び前記第２のＪＦＥＴのゲート（８、１１）の電圧を変動させることによって制御される、請求項１０に記載の焦点面検出器アレイ。