(57)【特許請求の範囲】
【請求項１】
予め決められた除数によってクロック信号を分周して、出力信号を発生するプリスケーラ（１００）であって：
複数のフリップ・フロップ回路（１０２）であって、各フリップ・フロップ回路は、前記クロック信号を受信するクロック入力（１２０）を有し、前記複数のフリップ・フロップ回路は、直列に結合されて、前記クロック信号に応答して前記複数のフリップ・フロップ回路全体に渡るデータにタイミング信号を送り込む回路；
セレクタ信号に応答して、前記複数のフリップ・フロップ回路の最後のフリップ・フロップ回路（１１０）の出力（１３８）からの第１出力信号と、終わりから２番目のフリップ・フロップ回路（１０８）の出力（１４０）からの第２出力信号のうち１つを、マルチプレクサの出力と選択的に結合させるマルチプレクサであって、前記マルチプレクサの出力は、第１フリップ・フロップ回路（１０４）の入力（１２６）と結合されるマルチプレクサ；および、
前記複数の  フリップ・フロップ回路の１つのフリップ・フロップ回路（１０６）と結合されて、タイミング信号を受信し、前記タイミング信号に応答して、前記セレクタ信号を発生して、前記プリスケーラのクリティカル・パスから前記セレクタ信号を排除する論理回路；
によって構成されることを特徴とするプリスケーラ。
【請求項２】
前記１つのフリップ・フロップ回路は、マスタ・ラッチ（１１６）とスレーブ・ラッチ（１１８）とによって構成され、前記スレーブ・ラッチは、前記マスタ・ラッチの出力信号によって駆動され、前記タイミング信号は、前記マスタ・ラッチの前記出力信号によって構成されることを特徴とする、請求項１記載のプリスケーラ。
【請求項３】
前記１つのフリップ・フロップ回路は、前記第１フリップ・フロップ回路と、前記終わりから２番目のフリップ・フロップ回路との間に直列に結合されることを特徴とする、請求項１記載のプリスケーラ。
【請求項４】
前記論理回路はさらに、除数制御信号を受信する除数制御入力（１４４）によって構成され、前記論理回路は、前記除数制御信号に応答して前記セレクタ信号を発生し、前記除数制御信号は、前記予め決められた除数を設定することを特徴とする、請求項１記載のプリスケーラ。
【請求項５】
前記論理回路は、前記マルチプレクサが、前記第１出力信号と前記第２出力信号のうち１つを受信する十分な数のクロック・サイクルの前に、前記タイミング信号を受信し、前記論理回路が前記セレクタ信号を発生して、前記第１出力信号と前記第２出力信号のうち１つを受信する前記スイッチ回路に応答して直ぐに、前記フィードバック信号を発生するように、前記マルチプレクサを形成することを特徴とする、請求項１記載のプリスケーラ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に分割回路または計数回路に関し、さらに詳しくは、位相ロック・ループ（ＰＬＬ）周波数シンセサイザなどの用途に使用できる低電力で高速のプリスケーラに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
高速分周器（ｈｉｇｈｔ  ｓｐｅｅｄ  ｄｉｖｉｄｅｒ）  ，周波数シンセサイザなどで使用されるプリスケーラ回路は、技術上良く知られる。デュアル・モジュラス（ｄｕａｌ  ｍｏｄｕｌｕｓ）・プリスケーラは、分周率（ｄｉｖｉｓｉｏｎ  ｒａｔｉｏ）または除数（ｍｏｄｕｌｕｓ  ）を、外部制御信号によって１つの値から別の値に切り換えられるカウンタである。通常知られるプリスケーラの実現は、クロック信号から分数出力信号を取得するのに使用される直列形フリップ・フロップ回路によって構成されるカウンタ回路を使用する。このため、プリスケーラは、外部制御信号が第１の状態を有する時には第１の除数によって、或いは外部制御信号が第２の状態を有する時には第２の除数によって分周することができる。
【０００３】
現在および将来の電気通信装置は、極めて高速のプリスケーラ回路を必要とする。例えば、８００から９００ＭＨｚバンドで動作するセルラ無線電話の市場には、１８００から２０００ＭＨｚで動作する個人向けデジタル無線通信システム（ＰＣＳ）および衛星無線電話が参入しつつある。上記無線電話で使用するプリスケーラは、最悪条件下でも上記のような高い周波数で動作しなければならない。
【０００４】
また、現代の電気通信装置は、これらの装置のプリスケーラの性能に関する動作条件をさらに追加する。ポータブル無線電話は、携帯性とバッテリ再充電間の長期使用とを向上させるために、電力消費量を極めて低く抑える必要がある。このため、ポータブル装置で使用されるプリスケーラは、電力消費量が極めて低くなければらならない。また、電力消費を一層低減するために、ポータブル装置内の電子回路の電源電圧レベルが低下されつつある。将来の動作電圧の通常値は２．０ボルトであり、最悪値は１．７ボルトである。適切なプリスケーラは、電力をほとんど消費しない一方で、極めて高い周波数と極めて低い電圧で動作するものでなければならない。
【０００５】
従って、低い電力レベルと低い動作電圧で高速動作を提供するプリスケーラ回路が、技術上必要とされる。
【０００６】
【実施例】
ここで図１を参照して、プリスケーラ１００は、複数の直列形フリップ・フロップ回路１０２を含み、この回路は、第１フリップ・フロップ回路１０４，第２フリップ・フロップ回路１０６，第３フリップ・フロップ回路１０８および第４フリップ・フロップ回路１１０を含む。プリスケーラ１００はさらに、マルチプレクサ１１２および論理回路１１４などのスイッチ回路を含む。プリスケーラ１００は、クロック信号と出力１２４とを受け取るように形成されるクロック入力１２２を有する。プリスケーラ１００は、エミッタ結合論理技術などの高速低電力技術を使用して、モノリシック集積回路内に作製されるのが望ましい。高速動作の場合、図に示される相互接続の多くは実際には差分信号接続を表すことを理解されたい。
【０００７】
複数のフリップ・フロップ回路１０２の各フリップ・フロップ回路は、構造および動作が実質的に同一であることが望ましい。各フリップ・フロップ回路は、マスタ・スレーブ構成で結合されるマスタ・ラッチ１１６およびスレーブ・ラッチ１１８を含む。スレーブ・ラッチ１１８は、マスタ・ラッチ１１６からの出力信号によって駆動される。マスタ・ラッチ１１６は、前に存在するフリップ・フロップ回路によって駆動される。複数のフリップ・フロップ回路１０２は、マルチプレクサ１１２からのフィードバック信号によって駆動される入力１２６を有する。各フリップ・フロップ回路は、クロック信号を受信するクロック入力１２０を有する。複数のフリップ・フロップ回路１０２は直列に結合されて、クロック信号に応答して、複数のフリップ・フロップ回路全域のデータにタイミング信号を送り込む（ｃｌｏｃｋ  ）。本発明に従って、各フリップ・フロップ回路は、フリップ・フロップ回路の内部信号を発生する出力１２８を有する。
【０００８】
マルチプレクサ１１２は、第１入力１３０と第２入力１３２，出力１３４とセレクタ入力１３６を有する。図に示す実施例では、第１入力１３０は、最後のフリップ・フロップ回路、すなわち、第４フリップ・フロップ回路１１０の出力１３８と結合され、第２入力１３２は、終わりから２番目のフリップ・フロップ回路、すなわち第３フリップ・フロップ回路１０８の出力１４０と結合される。出力１３４は、複数のフリップ・フロップ回路１０２の入力１２６と結合される。セレクタ入力１３６は、論理回路１１４の出力１４２と結合される。
【０００９】
マルチプレクサ１１２は、セレクタ入力１３６に入力されるセレクタ信号に応答して、第１入力１３０または第２入力１３２のいずれかを、出力と結合させる働きをする。そのため、マルチプレクサは、セレクタ信号に応答して動作し、複数のフリップ・フロップ回路１０２の中の最後のフリップ・フロップ回路である第４フリップ・フロップ回路１１０の出力、および終わりから２番目のフリップ・フロップ回路である第３フリップ・フロップ回路１０８の出力のうち１つを、マルチプレクサ１１２の出力１３４と選択的に結合させる。マルチプレクサ１１２は、セレクタ信号に応答して、最後のフリップ・フロップ回路の出力１３８から出力信号を受信し、フィードバック信号を入力１２６に送る。マルチプレクサ１１２の構造については、図４と併せて以下に検討する。
【００１０】
論理回路１１４は、第１入力１４４および第２入力１４６を有する。第１入力１４４は、除数制御信号を受信するように形成される。第２入力１４６は、第２フリップ・フロップ回路１０６の出力１２８と結合されて、タイミング信号を検出して受信する。図に示す実施例では、タイミング信号は、第２フリップ・フロップ回路１０６の出力１２８で発生する第２フリップ・フロップ回路１０６の内部信号である。さらに詳しくは、図に示す実施例では、タイミング信号は、第２フリップ・フロップ回路１０６のマスタ・ラッチ１１６によって生成される。このタイミング信号は、回路内の適切な位置にある論理回路１１４によって検出できる。このため、論理回路１１４は、スイッチ回路またはマルチプレクサ１１２と結合されて、第２フリップ・フロップ回路１０６などのフリップ・フロップ回路からのタイミング信号に応答して、セレクタ信号を発生する。
【００１１】
論理回路１１４は、図に示す実施例ではＮＡＮＤゲートである。しかしながら、信号レベル，信号タイミングおよび他の考慮条件の必要に応じて、他の論理回路構成も使用することができる。
【００１２】
図に示す実施例は、７分周，８分周プリスケーラである。分周率または除数は、除数制御入力１４４で受信される除数制御信号によって制御される。プリスケーラは、クロック入力１２２で受信されるクロック信号の予め決められたクロック周波数を、除数制御信号の状態に応答して、７または８などの予め決められた除数で分周して、分周された周波数でフィードバック信号を発生する。プリスケーラの除数は、フリップ・フロップ回路の数、ならびに論理回路１１４の第２入力１４６が複数の論理回路１０２に結合されるポイントおよび回路内の他の接続を変更することによって、任意の適切な数値に変更できる。
【００１３】
本発明に従って、論理回路１１４は、第４フリップ・フロップ回路１１０などの最後のフリップ・フロップ回路が、マルチプレクサ１１２に出力信号を与える前に、セレクタ信号をマルチプレクサ１１２に送り込む。通常の実施例では、除数制御入力１４４における除数制御信号は、いったん除数が選択されると、不変量または直流レベルに維持される。この構成では、論理回路１１４は、タイミング信号のバッファとして働く。その結果、タイミング信号の遷移（図１では反転Ｑ２ｍと標識）からセレクタ信号の遷移（図１でＳｅｌと標識）までの遅延は、単一ゲート遅延のみである。これとは対照的に、タイミング信号からマルチプレクサ１１２の第１入力１３０までの遅延は、第２フリップ・フロップ回路１０６のスレーブ・ラッチ１１８を介し、ならびに第３フリップ・フロップ回路１０８と第４フリップ・フロップ回路１１０とを介したクロック遅延である。本発明に従って、スイッチ回路１１２が、第４フリップ・フロップ回路１１０からの出力信号、或いは第３フリップ・フロップ回路１０８からの出力信号のいずれかを受信する十分な数のクロック・サイクル前に、論理回路１１４は、フリップ・フロップ回路からタイミング信号を受信して、セレクタ信号を発生し、出力信号を受信するスイッチ回路に応答して直ぐにフィードバック信号を発生するように、スイッチ回路またはマルチプレクサを形成するようにする。
【００１４】
このため、論理回路１１４は、タイミング信号に応答して、セレクタ信号を発生し、プリスケーラ１００のクリティカル・パスからセレクタ信号を排除する。クリティカル・パスは、プリスケーラ１００の最高動作周波数を含め、また温度および電源電圧の最悪条件下にある場合も含めて、動作を制限するプリスケーラ１００全体に渡る経路である。図に示す実施例では、クリティカル・パスは、最後すなわち第４フリップ・フロップ回路１１０の出力１３８から、マルチプレクサ１１２を通って入力１２６に至る経路である。プリスケーラ１００によって形成されるループ内の残りの遅延はタイミング信号が送り込まれるので、クリティカル・パスの一部にはならない。
【００１５】
図２は、７分周モードで動作する図１のプリスケーラ１００のタイミング図を示す。信号識別子は、図１の識別子に対応する。予め決められたクロック周波数を有するクロック信号Ｃｌｋが、クロック入力１２２に入力される。出力信号Ｑ４は、予め決められたクロック周波数の７分の１の周波数で、出力１２４で発生する。
【００１６】
図２は、図１のプリスケ−ラの動作特性のいくつかを示す。クロック信号Ｃｌｋの第１の負の遷移２０２は、第２フリップ・フロップ回路１０６のマスタ・ラッチ１１６を通してデータにタイミング信号（図２でＱ２ｍと標識される）を送り込んで、Ｑ２ｍ上に正の遷移２０４を生じる。タイミング信号Ｑ２ｍ上のこの正の遷移はついで、セレクタ信号Ｓｅｌ上に遷移２０６を生じる。このため、２と２分の１クロック・サイクル後に、クロック信号Ｃｌｋ上の負の遷移２０８が、最後のフリップ・フロップ回路である第４フリップ・フロップ回路１１０から、Ｑ４と標識される出力信号上の正の遷移２１０としてデータに送り込まれるので、セレクタ信号は、プリスケーラ１００のクリティカル・パスから外される。セレクタ信号は既にマルチプレクサ１１２において設定されているので、出力信号Ｑ４から、フィードバック信号Ａ上の正の遷移２１２までのクリティカル・パスに沿った遅延は、マルチプレクサ１１２全体に渡る遅延に過ぎない。
【００１７】
同様に、クロック信号Ｃｌｋ上の負の遷移２１４は、データが、第２フリップ・フロップ回路１０６のマスタ・ラッチ１１６を通して送り込まれるので、Ｑ２ｍ上に正の遷移２１６を生じる。ついで、負の遷移２１８が、セレクタ信号Ｓｅｌ上に生じて、マルチプレクサ１１２を形成する。１と２分の１クロック・サイクル後、クロック信号Ｃｌｋ上の正の遷移２２０は、図２でＱ３と標識される第３フリップ・フロップ回路１０８の出力信号上の負の遷移２２２を削減する。この負の遷移２２２は、フィードバック信号Ａ上の負の遷移２２４として、入力１２６にフィードバックされる。一方、出力信号Ｑ４の位相は、Ｑ４上の負の遷移２２６として完了する。
【００１８】
図３は、７分周モードで動作する図１のプリスケーラ１００の状態図を示す。それぞれの状態は、４つのフリップ・フロップ回路の出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４の論理状態およびフィードバック信号Ａを示す。この状態図は、図の下に８つの「ドント・ケア」状態を含む。タイミング信号Ｑ２Ｍは、第２フリップ・フロップ回路のマスタ・ラッチ１１６から取得されるので、これらの状態はとり得ない。タイミング信号は、クロック信号Ｃｌｋの位相に応じて、第１段または第２段のいずれかの数値をとらなければならない。この状態図は、７つの有効状態または中継状態３０４を含む。また、この状態図は、１７の無効状態３０６を含む。これらの無効状態はすべて、７分周モードの有効状態に直接もしくは間接に送られる。このことが重要なのは、パワーアップ時またはリセット後のフリップ・フロップ回路の状態が分からないからである。２から３クロック・サイクルの内に、プリスケーラ１００は無効状態を抜けて、有効，中継状態に入る。
【００１９】
図４は、図１のプリスケーラ１００と共に使用するマルチプレクサ４００の回路図である。マルチプレクサ４００は、高速性能を得るためにエミッタ結合論理（ＥＣＬ）を用いて形成され、電源電圧の低い用途に適する。例えば、マルチプレクサ４００は、１．８ボルトという低い電源電圧でも作動する。
【００２０】
マルチプレクサ４００は、第１電流スイッチ４０２，第２電流スイッチ４０４，第３電流スイッチ４０６，電流源４０８，第１負荷抵抗器４１０および第２負荷抵抗器４１２を含む。第１電流スイッチ４０２は、それぞれのエミッタが結合された第１トランジスタ４１４および第２トランジスタ４１６を含む。第１トランジスタ４１４のベースは、セレクタ信号Ｓｅｌを受信するように形成される。第２トランジスタ４１６のベースは、セレクタ信号、反転Ｓｅｌの論理補数を受信するように形成される。第２電流スイッチ４０４は、第１トランジスタ４１８および第２トランジスタ４２０を含む。第１トランジスタ４１８と第２トランジスタ４２０のエミッタどうしが結合され、第１トランジスタ４１４のコレクタと結合される。第１トランジスタ４１８のベースは、第４フリップ・フロップ回路１１０（図１）の出力信号Ｑ４などの第１入力信号を受信するように形成され、第２トランジスタ４２０のベースは、第１入力信号の補数を受信するように形成される。第３電流スイッチ４０６は、第１トランジスタ４２２および第２トランジスタ４２４を含む。第１トランジスタ４２２と第２トランジスタ４２４のエミッタどうしが結合され、第２トランジスタ４１６のコレクタと結合される。第１トランジスタ４２２のベースは、第３フリップ・フロップ回路１０８（図１）の出力信号Ｑ３などの第２入力信号を受信するように形成され、第２トランジスタ４２４のベースは、第２入力信号の補数を受信するように形成される。第１トランジスタ４１８と第１トランジスタ４２２のコレクタどうしが結合され、第１負荷抵抗器４１０を介して、正の電源電圧４２６と結合される。第２トランジスタ４２０と第２トランジスタ４２４のコレクタどうしが結合され、負荷抵抗器４１２を介して、正の電源電圧４２６と結合される。図１のフィードバック信号Ａなどのマルチプレクサ４００の出力信号は、出力４３４で発生し、補数出力（ｃｏｍｐｌｅｍｅｎｔ  ｏｕｔｐｕｔ  ）信号は出力４３６で発生する。
【００２１】
電流源４０８は、トランジスタ４２８および抵抗器４３０を含む。トランジスタ４２８のベースは、基準電位を受け取るように形成される。トランジスタ４２８のコレクタは、第１トランジスタ４１４および第２トランジスタ４１６のエミッタと結合される。抵抗器４３０は、トランジスタ４２０のエミッタと、負の電源電圧４３２との間に結合される。基準電圧に応答して、電流源は、トランジスタ４２８のコレクタにおいて、温度と電源電圧の変動に対して補償され良く調整された基準電流を発生する。
【００２２】
プリスケーラ１００（図１）と結合して動作するとき、マルチプレクサ４００は、プリスケーラ１００のクリティカル・パスの遅延を最低限にする。セレクタ信号Ｓｅｌとその補数である反転Ｓｅｌは、第１電流スイッチ４０２に入力される。このため、マルチプレクサ４００は、Ｑ３またはＱ４を受け取った直後に、出力信号として、フィードバック信号を発生するように形成される。マルチプレクサ４００によってプリスケーラ１００のクリティカル・パスに挿入される唯一の遅延は、エミッタ結合電流スイッチと第２電流スイッチ４０４と第３電流スイッチ４０６のスイッチング時間である。
【００２３】
上記の説明から分かるように、本発明は、高速動作向けに性能が改良されたデュアル・モジュラス・プリスケーラを提供する。タイミング信号は、プリスケーラの最終段に送り込まれる２と２分の１クロック・サイクル前に、フリップ・フロップ回路から発生する。このタイミング信号を使用して、マルチプレクサをゲートするセレクタ信号を生じる。タイミング信号が早期に生成されるので、選択プロセスがクリティカル・パスから排除される。マルチプレクサ全体に渡る残りの遅延は極めて少なくなり、プリスケーラのクリティカル・パスを最低限に抑える。
【００２４】
本発明の特定の実施例を示して説明したが、変形を加えることもできる。例えば、プリスケーラ段は、マスタ・スレーブ・フリップ・フロップから形成される形で示されるが、任意の適切な論理素子を使用できる。同様に、プリスケーラを形成する段の数を変更して、プリスケーラの除数を変更することができる。そのため、添付請求の範囲では、本発明の真正の意図および範囲に属する上記すべての変更および変形をカバーすることを意図する。
【００２５】
新規性と思われる本発明の特徴は、添付請求の範囲に具体的に記載される。本発明、ならびに将来の目的および利点は、添付図面と併せて、以下の説明を参照することにより、最も良く把握できよう。同じ参照番号が付されるものは同一素子を特定する。
【図面の簡単な説明】
【図１】本発明によるプリスケーラのブロック図である。
【図２】図１のプリスケーラのタイミング図である。
【図３】図１のプリスケーラの状態遷移図である。
【図４】図１のマルチプレクサの回路図である。
【符号の説明】
１００  プリスケーラ
１０２  複数の直列形フリップ・フロップ回路
１０４  第１フリップ・フロップ回路
１０６  第２フリップ・フロップ回路
１０８  第３フリップ・フロップ回路
１１０  第４フリップ・フロップ回路
１１２  マルチプレクサ
１１４  論理回路
１１６  マスタ・ラッチ
１１８  スレーブ・ラッチ
１２０，１２２  クロック入力
１２４，１２８，１３４  出力
１２６  入力
１３０  第１入力
１３２  第２入力
１３６  セレクタ入力
１３８，１４０，１４２  出力
１４４  第１入力
１４６  第２入力
２０２，２０８，２１４，２１８，２２２，２２４，２２６  負の遷移
２０４，２０６，２１０，２１２，２１６，２２０  正の遷移
３０４  中継状態
３０６  無効状態
４０２  第１電流スイッチ
４０４  第２電流スイッチ
４０６  第３電流スイッチ
４０８  電流源
４１０  第１負荷抵抗器
４１２  第２負荷抵抗器
４１４，４１８，４２２  第１トランジスタ
４１６，４２０，４２４  第２トランジスタ
４２６  正の電源電圧
４２８  トランジスタ
４３０  抵抗器
４３２  負の電源電圧
４３４，４３６  出力
【図１】
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【図２】
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【図３】
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【図４】
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