(57)【特許請求の範囲】
【請求項１】
CMOS技術により半導体チップ上に集積されたセンサ回路を具備しているモノリシック集積ホールセンサにおいて、
前記センサ回路は半導体チップの基板を介して接地接続部に接続され、
センサ回路への入力信号がセンサ回路と同じ半導体チップ上に集積されたホールセンサによって構成された信号発生器から与えられ、
前記信号発生器のホールセンサの１対の供給電圧入力部の一方は供給電圧に接続されているが、他方の供給電圧入力部には前記接地接続部への接続体を設けられていないモノリシック集積ホールセンサ。
【請求項２】
前記集積されたセンサ回路はアナログサブ回路およびデジタルサブ回路を含み、それらアナログサブ回路およびデジタルサブ回路の接地リードは互いに分離された別々の接地リードであることを特徴とする請求項１記載のホールセンサ。
【請求項３】
前記集積されたセンサ回路は外部と接続するための接続パッドを含み、保護装置が前記接続パッドと前記接地接続部との間および前記センサ回路に電源を供給するために接続されている供給ラインと接地接続部との間に挿入されていることを特徴とする請求項１または２記載のホールセンサ。
【請求項４】
前記集積されたセンサ回路は増幅器を含んでいることを特徴とする請求項１乃至３のいずれか１項記載のホールセンサ。
【請求項５】
半導体チップの製造においてチップの切断に使用されたスクライブラインの半導体チップ上に残されている部分は半導体チップ上に構成された回路に対する接触部を形成する領域として使用されていることを特徴とする請求項１乃至４のいずれか１項記載のホールセンサ。
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体基板にCMOS技術を使用してモノリシックに集積されたセンサ回路に関する。
［従来の技術］
技術的システムの状態における変化を示すことを許容するマイクロ電子工学のセンサが基本的に選ばれる。温度、圧力、加速度等、並びに他の物理的変数のアナログ技術とプロセッサのデジタル技術の間のリンクとしてそれらはエレクトロニクスの応答速度の決定における主要なファクターである。センサは通常信号電圧を評価する電子回路を必要とする。例えばホール発生器のようなセンサはわずか数mVまたは数μＶの電圧しか供給しないので、増幅回路が必要である。増幅回路は一般にアナログ特性に関してはMOS技術よりバイポーラ技術のほうが優れているために、通常はバイポーラトランジスタを使用した回路が使用されている。特に評価された温度において、CMOS技術の利用は例えばラッチアップが生じないようにすることを考慮に入れる必要がある。
［発明が解決しようとする課題］
しかしながら、「よりインテリジェントな」センサを製造するために、デジタル技術を使用して集積された回路を備えたセンサが望ましい。
本発明の目的は、入力信号が接地接続部の電位によって影響を受けることがなく、ラッチアップを阻止することのできるモノリシック集積センサ回路を提供することである。
本発明の別の目的は、−50乃至190℃の広い温度範囲に対するCMOS技術のセンサを提供することである。
［課題を解決のための手段］
この目的は本発明のモノリシック集積ホールセンサによって達成される。
本発明のホールセンサは、CMOS技術により半導体チップ上に集積されたセンサ回路を具備し、センサ回路は半導体チップの基板を介して接地接続部に接続され、センサ回路への入力信号が半導体チップ上に集積されたホールセンサによって構成された信号発生器から与えられ、この信号発生器は前記接地接続部への接続体を設けられていないことを特徴とする。
本発明の基本的なアイデアは基体の背面にバッテリ電圧の負端子を接続するための接地接続部を設けること、すなわちバッテリ電圧の負端子である接地電位に基体を直接回路の接地電位に接続することによって接地接続部と各回路素子との間に位置される基体自体による抵抗における電圧降下よって寄生的な４層構造のトリガーを不可能にするため、従来高温度で生じ安いCMOS回路のラッチアップを阻止することができる。
基体抵抗を低い値とし、またその抵抗値を調節するために、低い抵抗の基体上に薄い高抵抗のエピタキシアル層を介して回路素子を配置することが好ましい。チップの回路形成領域の面積を節約するために、この回路領域の一部に形成されるサブ回路を他の領域に形成されるサブ回路とは別に接地される場合に、半導体チップの製造においてチップの切断に使用されたスクライブラインの半導体チップの縁部表面に残されている部分をこのような接地に接続する接触部として使用されることができる。
任意の静電放電に対して保護するために、入力端子と接地接続部との間、或いは出力端子と接地接続部との間にPNツェナーダイオードまたはPNPトランジスタのような保護装置が設けられることが可能であるが、この保護装置はチップ上の回路の金属導体に接続されるのではなく、外部接続のための接続パッドまたは信号供給リードと接地接続部の間に接続されることができる。
【図面の簡単な説明】
図１はリードフレームの対応する部分に配置され接続された半導体チップの概略斜視図である。
図２は図１の装置の等価回路を示す。
図３は各サブ回路の接地リードの分離を示す。
図４は保護構造を挿入された図２の等化回路を示す。
図５は保護構造の構成を示す。
図6aは外部信号源が応力を避けるように配置される方法を示す。
図6bはホール発生器の対応する対称形態を示す。
［実施例］
本発明を添付図面を参照してさらに詳細に説明される。
図１は半導体チップ１を概略的に示す。半導体チップ１の半導体基板２はその背面が接地接続導体３に導電的に取付けられている。基板２中に構成されている回路は図を簡略するために示されていない。半導体チップ１の回路を外部と接続するための接続パッドpd−1,pd−２は接続ワイヤ５−1,5−２によって接続ストリップ６−1,6−２に接続されている。基板を各チップに分割するために基板の表面に形成されたスクライブライン４のチップ分割後にチップの基板２の表面の周縁部に残されている部分は半導体チップ１の回路中に含まれている個々のサブ回路を回路の接地電位に接続する導体の形成表面として使用されることができ、それによって接地電位に接続する導体を形成するチップの表面の面積を不要にしてチップ表面面積を節約することができる。
図２は図１の装置の等価回路を示す。図２において、図１に示された接続パッドの１つpd−１は電源電圧VDDに接続されている接続ストリップ６−１に接続ワイヤ５−１によって接続され、他方の接続パッドpd−２は接続ワイヤ５−２によって接続ストリップ６−２に接続されている。ホール発生器hgは接続パッドpd−１によって電源電圧VDDを供給され、このホール発生器hgによって発生された出力は差動増幅器dvに供給され、その出力は電界効果トランジスタftのゲートに結合され、電界効果トランジスタftのドレイン・ソース通路は接続パッドpd−２と回路の接地電位VSSとの間に抵抗r3と直列に接続されている。電界効果トランジスタftのソース電極と抵抗r3との接続点は抵抗r2の１端部に接続され、抵抗r2の他端部は差動増幅器dvの制御入力部に結合され、この制御入力部は抵抗r1を通って接地されている。交差結合を避けるために、各抵抗の値はr2がr1およびr3より充分に大きいという条件を満たすように選定されなければならない。
図３は、図２の１実施例の回路の一般的な原理を示す。２つの対称的な信号源s1,s2の出力はアナログ部分anに供給され、アナログ部分anの出力は後続するデジタル部分diおよび出力段auに供給される。図２の各素子と図３の素子とを対応させると、図３のアナログ部分anは図２のホール発生器hgに対応し、図３のデジタル部分diは図２の差動増幅器dvに対応し、図３の出力段auは図２の電界効果トランジスタftに対応している。図示された抵抗に対しては図２と同様の考慮が必要である。すなわち各抵抗r1,r3の値は抵抗r2の値に比較して十分に小さく、各抵抗r4,r1の値は抵抗r2'の値よりも十分に小さく選定されなければならない。
図４は接続パッドpd−１に接続される供給ラインVDDと接地接続導体３（回路の接地電位VSSに接続されている）との間、および接続パッドpd−２と接地接続導体３（回路の接地電位VSSに接続されている）の間に挿入された２つの付加的な保護装置（保護ダイオードzd）が設けられていることを除いて図２の回路に対応している。
図５はPNツェナーダイオードのような保護ダイオードzd等で構成された保護装置の構造を示す断面図の１例である。ｐ型基板２は接触抵抗を減少するために基板の底部部分において高濃度にドープ（p+）される。基板２の上面から、基板２と同じ導電型の高濃度ドープされた層７および反対の導電型の高濃度にドープされた層８が基板２に形成されてツェナーダイオードのPN接合が形成される。これらの２つの層7,8は低濃度にドープされたｎ−型絶縁領域９によって包囲されている。基板の表面はアルミニウム接続層11の接触孔を含む絶縁層10によって被覆され、接触孔は層８に導かれる。通常のように、第２の絶縁層12は接続層上に配置される。
図6aおよびｂは応力を避けることをできるようにように構成された信号源を示している。図6aは信号源としてブリッジ回路として接続された４個の等しい値の抵抗からそれぞれ構成された２つの対称的信号源を使用した応力補償のための構造を示している。この装置は斜め方向の応力による抵抗値の変化の影響を補償するものである。ブリッジ回路は図6aの左側に示されている抵抗r5,r5',r6,r6'で構成された第１のブリッジと。図6aの右側に示されている抵抗r7,r7',r8,r8'で構成された第２のブリッジとから構成され、２つのブリッジの頂点b5とb7およびb6とb8はそれぞれ直接接続されている。信号源に含まれている抵抗素子は応力によって抵抗値が変化しそのために例えばブリッジ回路の平衡が破れる欠点がある。図6aで水平方向に中心軸を設定したとき、中心軸方向の力は抵抗素子r5,r5'等で等しいからブリッジ回路ほ平衡はいじされる。一方中心軸に対して傾斜した方向に作用する矢印p1,p2によって示された力に対してはこの装置に加えられる一定圧力ラインを矢印p1,p2によって示す。圧力が印加された場合に抵抗値が減少する抵抗を使用すると仮定すると、左側のブリッジで矢印p1の圧力によって抵抗r5'と抵抗r6の抵抗値が減少するとき、右側のブリッジでは矢印p2の圧力によって抵抗r7と抵抗r8'の抵抗値が減少するので頂点b5とb7およびb6とb8が接続されていることによってこのような抵抗の増減は並列接続されたブリッジの各アームで同様であり、したがって斜め方向の力に対してはブリッジの平衡を保持することができる。抵抗r5'とr6および抵抗r7とr8'が矢印p1,p2の力を受けるように中心軸に対して配置することによって斜め方向の力に対して報償することができる。なお図6aでは水平方向である中心軸に沿った力に対しては
図6bは例えばホール発生器のようなセンサの応力補償された装置を示す。その上方部分は図6aの右側に示されたブリッジに対応し、その下方部分は左側に示されたブリッジに対応する。矢印によって示されたようなブリッジの不平衡を生じる応力はブリッジ点b5とb5'およびブリッジ点b6とb6'を相互接続することによって補償される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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