(57)【特許請求の範囲】
【請求項１】
被測定メモリの不良ビットを格納する不良セルメモリと、
前記不良セルメモリの不良救済単位領域毎にデータを読み出し転送させるメモリ制御手段と、
前記不良セルメモリからのデータに基づいてＸライン方向の不良ビット数をカウントすると共にライン不良状態を検出し格納するＸライン不良メモリと、
前記不良セルメモリからのデータに基づいてＹライン方向の不良ビット数をカウントすると共にライン不良状態を検出し格納するＹライン不良メモリと、
前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのアドレスを格納するビット不良メモリと、
前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのカウント数に基づいて不良救済単位領域における不良ビット数を格納する単位領域不良数メモリと、
前記Ｘライン不良メモリ、Ｙライン不良メモリ、単位領域不良数メモリ、ビット不良メモリの各出力データに基づいて、不良救済解析を行う処理手段であって、前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、処理手段と、
を備えることを特徴とするメモリ解析装置。
【請求項２】
前記処理手段が、不良ビット救済のためのテーブルを作成し、このテーブル上で、前記救済解析を実施する、請求項１のメモリ解析装置。
【請求項３】
前記処理手段が、不良ビットを含まない救済ラインを優先的に採用するようにした、請求項１のメモリ解析装置。
【請求項４】
被測定メモリの不良ビットに関するデータを格納する不良セルメモリと、
前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＸラインについてＸライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＸラインを不良ラインとする、Ｘライン不良メモリと、
前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＹラインについてＹライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＹラインを不良ラインとする、Ｙライン不良メモリと、
前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのアドレスを格納する、ビット不良メモリと、
前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた値に基づいて計算された不良ビット数を格納する、不良数メモリと、
前記Ｘライン不良メモリ、前記Ｙライン不良メモリ、前記ビット不良メモリ、および前記不良数メモリに格納されたデータに基づいて、不良セルの救済処理解析を行うプロセッサであって、前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、プロセッサと、
を備えることを特徴とする、メモリ解析装置。
【請求項５】
被測定メモリの不良ビットに関するデータを格納する不良セルメモリであって、当該不良セルメモリのメモリ領域は、前記被測定メモリのそれぞれの不良救済単位領域に対応する複数の不良救済単位領域メモリセクションに分割される、不良セルメモリと、
前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＸラインについてＸライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＸラインを不良ラインとする、Ｘライン不良メモリと、
前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＹラインについてＹライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＹラインを不良ラインとする、Ｙライン不良メモリと、
前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのアドレスを格納する、ビット不良メモリと、
前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた値に基づいて計算された不良ビット数を格納する不良数メモリであって、前記不良救済単位領域のそれぞれの不良ビット数を格納する、単位領域不良数メモリでもある、不良数メモリと、
前記不良救済単位領域メモリセクションのそれぞれについて読み出されたデータを前記Ｘライン不良メモリ、前記Ｙライン不良メモリ、前記ビット不良メモリ、および前記不良数メモリに転送する、メモリ制御部と、
前記Ｘライン不良メモリ、前記Ｙライン不良メモリ、前記ビット不良メモリ、および前記不良数メモリに格納されたデータに基づいて、不良セルの救済処理解析を行うプロセッサであって、前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、プロセッサと、
を備えることを特徴とする、メモリ解析装置。
【請求項６】
被測定メモリのメモリ領域を複数の不良救済単位領域に分割する過程と、
前記各不良救済単位領域のそれぞれにおいて、それぞれのＸラインについてＸライン方向の不良ビット数をカウントし、それぞれのＹラインについてＹライン方向の不良ビット数をカウントする過程と、
前記各不良救済単位領域のそれぞれにおいて、所定の数以上の不良ビットを含むＸラインおよびＹラインを不良ラインとする過程と、
前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、過程と、
を備えることを特徴とする、メモリ解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ解析装置に係り、特に、メモリの不良解析を行い、不良セルの救済を高速で効率的に行う装置の構造に関する。
【０００２】
【従来の技術】
メモリの大容量化に伴い、メモリが不良セルを含む確率が高まっており、歩留維持に大きく影響している。これに対して、メモリの歩留向上のために、不良セルを、他の正常なメモリセルで置き換えることにより、メモリを救済するのが一般的になってきている。
【０００３】
一般にメモリ、例えばＤＲＡＭやＳＲＡＭは、通常、図１２に示すように、Ｘ方向（ロウ方向）のＸアドレス（カラムアドレス）をデコードするデコーダ１１とＹ方向（カラム方向）のＹアドレス（ロウアドレス）をデコードするデコーダ１２を備えており、メモリ素子をマトリクス状に配置したメモリセル１５を選択しながら、データの書き込み、読み出しを行うような構成となっている。
【０００４】
そして、不良セルの救済を行わせるために、適当な不良救済単位領域１０毎に、救済ライン（スペアライン）により通常のデコードされたラインを置き換える構造となっている。このスペアラインは、カラムスペアライン１６とロウスペアライン１７と、各方向毎に設定され、この選択のために設けられているのが、Ｘスペア（カラムスペア）デコーダ１３とＹスペア（ロウスペア）デコーダ１４である。
【０００５】
以上述べたような構成で、メモリセル１５のカラムラインに不良セルがある場合、カラムスペアライン１６でこれを置き換え、メモリセル１５のロウラインに不良セルがある場合、ロウスペアライン１７でこれを置き換える。
以上のような置き換えの状況は、矢印Ａ、矢印Ｂに示すとおりである。
【０００６】
さて、以上のようにメモリセル１５の不良セルを不良救済単位領域１０に置き換えるラインの指定は、通常は、ヒューズの切断などにより設定される。
【０００７】
さて、以上述べたようなメモリの不良セルをどのように救済するかは、不良セルの分布の仕方で異なってくる。このための方式が従来から種々議論されてきていることは周知である。特に、メモリの大容量化に伴い、メモリセル１５の不良セルをどのように救済するかの手順は非常に複雑になってきており、メモリテスタ本体とは別に設けられる救済解析装置を用いて行う方式が一般的になってきている。
【０００８】
図１３は、かかるメモリ救済機能を実現するための、従来のメモリ解析装置のブロック図の例である。図において示すように、メモリテスタ本体１には不良セルメモリ３が備えられるが、この不良セルメモリ３には、図示しない被試験メモリの不良セルの状態がセットされる。一方、救済解析装置２には、不良セルメモリ３と接続されるメモリ４が設けられる。メモリテスタ本体１の不良セルメモリ３と、救済解析装置２のメモリ４は、アドレスカウンタ６により同時にアクセスされるように構成される。このメモリ４は、不良セルメモリ３からデータを読み込み、その内容は、複数のＣＰＵ５により解析されるように設定される。
【０００９】
以上述べたような構成において、次にその動作を説明する。
まず、アドレスカウンタ６を動作させながら、不良セルメモリ３のデータを順次読み出し、これを救済解析装置２側のメモリ４に書き込む。
【００１０】
次に、複数のＣＰＵ５を用いて、メモリ４の内容について、異常判定を行い、メモリセルの不良情報を得る。そして、不良情報に基づく、メモリの救済解を求める。
【００１１】
例えば、図１４に示すように、１つのメモリの不良救済単位領域１０において、ロウラインで見た場合、４か所の不良セル（×で示す）Ａ１とＡ２の組、Ａ３、Ａ４、Ａ５があり、カラムラインで見た場合、３か所の不良セル（×で示す）Ａ１とＡ３の組、Ａ５、Ａ２とＡ４の組があった場合を考える。
【００１２】
この場合に単純に、ロウ、カラムの救済を行うわけではなく、不良セルＡ１、Ａ２、Ａ３、Ａ４、Ａ５の分布状態を見ながら、救済ラインを決定して行く。
【００１３】
例えば、不良セルＡ１とＡ２はカラムアドレスは異なるものの、ロウアドレスは同じなため、共通の救済ラインであるロウスペアライン１７の一本Ｒ１で救済できる。
【００１４】
一方、不良セルＡ４は、不良セルＡ２とカラムアドレスは同じであるが、この場合、別の救済ラインであるロウスペアライン１７の一本Ｒ２で救済する。
【００１５】
また、不良セルＡ３は、不良セルＡ１と同じカラムアドレスであるが、不良セルＡ１は、すでに別のロウアドレスの救済ラインで救済されている。そして、この場合、不良セルＡ３は救済ラインであるカラムスペアライン１６のＣ１により救済する。
【００１６】
また、不良セルＡ５は、別の救済ラインであるカラムスペアライン１６の一本Ｃ２で救済する。
【００１７】
ところが、このような救済の結果、ロウアドレスにより指定された救済ラインに新たに不良セルＡ６が持ち込まれる場合がある。しかし、この不良セルＡ６のカラムアドレスは、不良セルＡ５のカラムアドレスＣ２と同じであるので、カラム方向の救済ラインのカラムスペアライン１６により救済可能となる。
【００１８】
その結果、カラムラインで２本、ロウラインで２本の、合計４本の救済ラインを持って、不良セルＡ１〜Ａ６の救済が行われることになる。
【００１９】
この場合、カラムライン、ロウラインで、不良セルの救済方法は何種類もの組み合わせが考えられ、増しては、救済ライン上に不良セルが新たに発生する場合まで考慮した場合、その組み合わせは更に複雑になる。
【００２０】
【発明が解決しようとする課題】
従来のメモリ解析装置は、以上述べたように、不良救済単位領域１０毎に不良セルを検出し、それぞれに対応してロウアドレスによって指定される救済ラインおよびカラムアドレスによって指定される救済ラインを設定し、不良セルを救済するように構成されていたので、メモリの救済単位を１ブロックとしてＣＰＵ５で取り扱えるので高速処理が可能であるという利点を有する反面、救済解析装置２に設定するメモリ４も、不良セルメモリ３と同等の規模のメモリを持たせる必要があり、コストが上昇するという問題点がある。
【００２１】
また、大容量メモリなどで行われている、救済ラインの不良セルも含めたデータのブロック化が困難であり、ＣＰＵ５に不良データを集め、救済解析をし易く並べようとすると、メモリ４とＣＰＵ５の間のデータ転送の増加を招き、またデータ配列が不規則であるために、処理時間が膨大になってしまうという問題点がある。
【００２２】
例えば、図１５の例で、５つの不良セルＡ１〜Ａ５に対して、例えばロウをＲ、カラムをＣと表現した場合、Ｃ−Ｃ−Ｒ−Ｒの順、Ｃ−Ｒ−Ｃ−Ｒの順、Ｃ−Ｒ−Ｒ−Ｃの順、Ｒ−Ｒ−Ｃ−Ｃの順、Ｒ−Ｃ−Ｒ−Ｃの順、Ｒ−Ｃ−Ｃ−Ｒの順の６つの組み合わせの順序で、ロウ救済ラインと、カラム救済ラインについて、一本づつ、不良セルの全てについて試行錯誤し、救済の可否と、効率的な救済の方策を判定するためには、解析処理に莫大な時間を要する。この処理時間は、不良セルが増えれば増えるほど加速度的に増大し、大容量メモリの場合には、その解析時間が、メモリの生産効率に大きく影響してくる。
【００２３】
また、不良セルメモリ３の内容例として、図１６に示すように、アドレス方向に対して、メインセル、ロウスペアセル、メインセル、カラムスペアセルと規則的に並んでいても、実際にこれをＣＰＵ５に取り込んだ場合、メインセル部と、ロウ、カラムの各救済部が規則的でないため、ＣＰＵ５での解析時間を長大化する一因となっていた。
【００２４】
なお、処理時間を短縮するために、図１７に示すように、メモリテスタ本体１側の不良セルメモリ３を２重化し、一方をメモリテスタ本体側でテストしている時に、他方を救済解析装置２により解析することにより、全体の生産性を上げる方法も考えられるが、不良セルメモリ３の大容量化に伴い、装置価格が上昇するという問題点がある。
【００２５】
以上述べたように、従来のメモリ解析装置においては、メモリの大容量化により、メモリの救済方式が複雑化しており、不良セルをどのように救済するかの解析に多大な時間を要するようになってきている。このような解析は、一般のメモリのテストと同時に行うことが多いため、この時間を短縮することが、メモリテストの時間短縮、ひいてはメモリの生産性の向上につながる。
【００２６】
したがって、本発明の目的は、上記のような従来技術の問題点を解消し、救済の自由度が高く、高効率で短時間に大容量メモリの救済解析を実施することを可能としたメモリ解析装置を提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、被測定メモリの不良ビットを格納する不良セルメモリと、前記不良セルメモリの不良救済単位領域毎にデータを読み出し転送させるメモリ制御手段と、前記不良セルメモリからのデータに基づいてＸライン方向の不良ビット数をカウントすると共にライン不良状態を検出し格納するＸライン不良メモリと、前記不良セルメモリからのデータに基づいてＹライン方向の不良ビット数をカウントすると共にライン不良状態を検出し格納するＹライン不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのアドレスを格納するビット不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのカウント数に基づいて不良救済単位領域における不良ビット数を格納する単位領域不良数メモリと、前記Ｘライン不良メモリ、Ｙライン不良メモリ、単位領域不良数メモリ、ビット不良メモリの各出力データに基づいて、不良救済解析を行う処理手段であって、前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、処理手段と、を備えるメモリ解析装置を提供するものである。
更に、本発明は、被測定メモリの不良ビットに関するデータを格納する不良セルメモリと、前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＸラインについてＸライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＸラインを不良ラインとする、Ｘライン不良メモリと、前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＹラインについてＹライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＹラインを不良ラインとする、Ｙライン不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのアドレスを格納する、ビット不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた値に基づいて計算された不良ビット数を格納する、不良数メモリと、前記Ｘライン不良メモリ、前記Ｙライン不良メモリ、前記ビット不良メモリ、および前記不良数メモリに格納されたデータに基づいて、不良セルの救済処理解析を行うプロセッサであって、前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、プロセッサと、を備えるメモリ解析装置を提供するものである。
さらに、本発明は、被測定メモリの不良ビットに関するデータを格納する不良セルメモリであって、当該不良セルメモリのメモリ領域は、前記被測定メモリのそれぞれの不良救済単位領域に対応する複数の不良救済単位領域メモリセクションに分割される、不良セルメモリと、前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＸラインについてＸライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＸラインを不良ラインとする、Ｘライン不良メモリと、前記不良セルメモリからの前記不良ビットに関するデータに基づいて、それぞれのＹラインについてＹライン方向の不良ビット数をカウントし、所定数以上の不良ビットを含むＹラインを不良ラインとする、Ｙライン不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた不良ビットのアドレスを格納する、ビット不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリにカウントされた値に基づいて計算された不良ビット数を格納する不良数メモリであって、前記不良救済単位領域のそれぞれの不良ビット数を格納する、単位領域不良数メモリでもある、不良数メモリと、前記不良救済単位領域メモリセクションのそれぞれについて読み出されたデータを前記Ｘライン不良メモリ、前記Ｙライン不良メモリ、前記ビット不良メモリ、および前記不良数メモリに転送する、メモリ制御部と、前記Ｘライン不良メモリ、前記Ｙライン不良メモリ、前記ビット不良メモリ、および前記不良数メモリに格納されたデータに基づいて、不良セルの救済処理解析を行うプロセッサであって、前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、プロセッサと、を備えるメモリ解析装置を提供するものである。
さらに、本発明は、  被測定メモリのメモリ領域を複数の不良救済単位領域に分割する過程と、前記各不良救済単位領域のそれぞれにおいて、それぞれのＸラインについてＸライン方向の不良ビット数をカウントし、それぞれのＹラインについてＹライン方向の不良ビット数をカウントする過程と、前記各不良救済単位領域のそれぞれにおいて、所定の数以上の不良ビットを含むＸラインおよびＹラインを不良ラインとする過程と、前記不良救済単位領域毎に不良ビットを救済するに当り、その不良救済単位領域に対応するロウ救済ライン及びカラム救済ライン自体における不良ビットを、前記不良救済単位領域における不良ビットと共に考慮して、前記不良救済単位領域における不良ビットを前記ロウ救済ライン及び前記カラム救済ラインで救済すると共に、その救済により新たに持ち込まれた前記ロウ救済ライン中及び前記カラム救済ライン中の不良ビットを、前記ロウ救済ラインあるいは前記カラム救済ラインの残りのもので救済するように、不良救済解析を行う、過程と、を備えることを特徴とする、メモリ解析方法を提供するものである。
【００２８】
【発明の実施の形態】
本発明のメモリ解析装置は、テスタ本体に設置される不良セルメモリから、不良救済単位領域単位で不良救済に適した順序で、救済解析装置にデータ転送し、救済解析装置側に送られたデータ順つまりアドレス順にデータを再生するような機能を持たせておく。更に、テスタ本体側の不良セルメモリ３からのデータ転送中に、同一ロウ、同一カラムの不良数をカウントするメモリを持たせる。そして、この場合、不良救済処理単位に対して、ライン不良、つまり一定値以上の不良ビットを持つロウやカラムを検出する機能を持たせておき、ライン不良検出時には、メモリにフラッグを立てられるようにしておく。そして、上記のようなライン不良でないラインの不良ビットに関するアドレスなどの情報を、不良解析単位毎にまとめて救済解析装置側のメモリに取り込むような機能を付与しておく。
【００２９】
その結果、ＣＰＵ側では、ライン不良については無条件に救済ラインの割り当てができるので、それ以外の救済解析に関しては、ライン不良以外の情報に基づいて行うことになり、救済解析の組み合わせ数が劇的に減少し、ＣＰＵの処理時間が短縮できる。更に、ＣＰＵ処理でロウまたはカラムの救済ラインの任意本を、一度に不良ロウまたは不良カラムに割り当てることにより、救済処理の時間を大幅に削減できる。
【００３０】
以下、図面を参照しながら本発明の実施の形態について説明する。
図１は、本発明のメモリ解析装置の部分ブロック図を示すものである。図において示すように、不良セルメモリ３には、被試験メモリの各セル毎の不良が格納される。これを、図示しない救済解析装置に転送して、不良セルを救済ラインで救済できるかどうかを解析する。なお、不良セルメモリ３には、そのデータを読み出し、これを救済解析装置側に転送するための、アドレスを発生するアドレス発生器８が接続されている。
【００３１】
アドレス発生器８は、不良セルメモリ３の読み出し順序を不良救済領域単位にまとめるため、インストラクションアドレスカウンタ７によって制御されるインストラクションメモリ９から領域セレクトロジック１８を通じてビットセレクトロジック１９に領域指定がなされる。なお、インストラクションメモリ９には予め、不良救済単位領域１０の選択順序がプログラムされている。
【００３２】
一方、インストラクションメモリ９からは、Ｘカウンタ制御回路２４およびＹカウンタ制御回路２５に対して、Ｘカウンタ２０およびＹカウンタ２１のアドレスセットと、その動作に関する制御信号が与えられる。その結果、Ｘカウンタ２０およびＹカウンタ２１は、それぞれ領域セレクトロジック１８によって選択された不良救済単位領域１０の中のメモリ素子のアドレスを順次選択するのに適したカウント動作を行う。例えば、あるアドレスからＸカウンタ２０がインクリメント動作を行い、一定の周期毎に元のアドレスに戻るような繰り返しカウント動作を行っている間、Ｙカウンタ２１はＸカウンタ２０の一周期毎にあるアドレスから１インクリメント動作を行う。それぞれのカウント結果は、それぞれこのその結果、ひとつの不良救済単位領域１０における任意のビットアドレスが順次選択されることになる。
【００３３】
以上のような動作の結果、不良セルメモリ３を制御するためのアドレスカウンタ６に対して、アドレス発生器８からＸアドレスとＹアドレスが与えられ、不良セルメモリ３は不良救済単位領域１０単位でアクセスされることになる。
【００３４】
一方、救済解析装置側では、図２に示すような構成を通じて、メモリテスタ本体側の不良セルメモリ３から送られてきたデータを処理する。なお、図２の構成は、不良セルメモリ３からのデータがデバイスの出力ピン毎に独立に転送されてくるものとして、その１ピン分について解析する場合の回路ブロックを示すものである。
【００３５】
図２において示すように、アドレス発生器８１は図１のアドレス発生器８と全く同様の構成を有するものであり、インストラクションアドレスカウンタ７１からのカウント値に基づいてインストラクションを発生するインストラクションメモリ９１によって、不良救済単位領域毎のデータの入力を制御する。インストラクションメモリ９１の出力は、領域セレクトロジック１８１、Ｘカウンタ制御回路２４１、Ｙカウンタ制御回路２５１、Ｘカウンタ２０１、Ｙカウンタ２１１を通じてビットセレクトロジック１９１に与えられ、ＸアドレスとＹアドレスを発生する。この中のＸアドレスは、メモリ制御部３０を通じてＸライン不良メモリ２６に与えられ、Ｙアドレスはメモリ制御部３１を通じてＹライン不良メモリ２７に与えられる。また、ビットセレクトロジック１９１の入力側にアドレスを与えているＸカウンタ２０１とＹカウンタ２１１の出力は、メモリ制御部３２を通じて単位領域不良数メモリ３３に与えられると共に、メモリ制御部３４を通じてビット不良メモリ３５に与えられる。一方、不良セルメモリ３からのデータは、メモリ制御部３０、３１、３４に与えられ、各Ｘライン不良メモリ２６、Ｙライン不良メモリ２７、ビット不良メモリ３５のデータの蓄積に寄与する。また、メモリ制御部３０、メモリ制御部３１の各出力はメモリ制御部３２に与えられ、各不良救済単位領域毎の不良数を単位領域不良数メモリ３３に蓄積させる。これらのＸライン不良メモリ２６、Ｙライン不良メモリ２７、単位領域不良数メモリ３３、ビット不良メモリ３５は、ＣＰＵ５に接続され、ここでの不良救済解析処理に用いられる。不良セルメモリ３から一般に多数個メモリの不良情報が送られる場合、ＣＰＵ５の他、Ｘ及びＹライン不良メモリ２６，２６、メモリ制御部３０、３１、３２、３４、単位領域不良数メモリ３３、ビット不良メモリ３５を複数もたせて同時処理するように構成することも可能である。
【００３６】
以上述べたような構成において、次にその動作を説明する。
アドレス発生器８１からは、不良セルメモリ３の選択された領域毎に、メモリ制御部３０、３１、３２、３４を制御するアドレス信号が出力され、不良セルメモリ３からのデータを適宜分離してＸライン不良メモリ２６、Ｙライン不良メモリ２７、ビット不良メモリ３５に振り分ける。その結果、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７はそれぞれ、１つの番地に１つの各ラインのカウントを行う。また、メモリ制御部３４は、各領域の切り替わり目毎にアドレスをロードしながら、ライン不良がない場合に、ビット不良をカウントして行く。また、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７の出力を与えられるメモリ制御部３２には、当該領域における不良数をカウントして行く。
【００３７】
以上のような動作の結果、各不良救済単位領域において、Ｘラインの不良はＸライン不良メモリ２６に、Ｙラインの不良はＹライン不良メモリ２７にそれぞれ格納され、各不良救済単位領域の不良数は、単位領域不良数メモリ３３に格納され、ビット不良はビット不良メモリ３５に記録されることになる。
【００３８】
以上述べたようにして得られた不良救済単位領域毎の不良データは、ＣＰＵ５に転送され、救済解析に用いられる。
【００３９】
いま、図３に示すように、単位領域に対して、図示のように不良ビットが分布し、救済ラインがＸ方向にＲ１、Ｒ２、Ｒ３あり、Ｙ方向にＣ１、Ｃ２、Ｃ３あるものとする。
【００４０】
この場合、Ｘライン不良メモリ２６に対しては、図４に示すように、不良ビットのカウント値が格納される。一方、Ｙライン不良メモリ２７に対しては、図５に示すように、不良ビットのカウント値が格納される。なお、カウント値は救済ラインの数に対応して最大“３”である。このため、Ｘライン不良メモリ２６はＦ１〜Ｆ５の“５”個の不良ビットに対して、これを越えていることを示すライン落ちフラッグＬが立てられる。
【００４１】
一方、ビット不良メモリ３５に対しては、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７においてカウントされた不良ビットのアドレスが、図６に示すように記憶される。
【００４２】
また、単位領域不良数メモリ３３には、各単位領域毎に、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７にカウントされた不良ビットの数が格納される。この場合、不良ビットＦ１、Ｆ２、Ｆ３、Ｆ５、Ｆ７、Ｆ８、Ｆ９の合計“７”個がカウントされる。
【００４３】
さて、以上のように、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７、単位領域不良数メモリ３３、ビット不良メモリ３５に格納されたデータに基づいて、次に、ＣＰＵ５において、救済ラインの割り当てを行うが、この場合、以下のようなソフトウエア処理により解析を実施する。
【００４４】
この解析は、図８に示すような不良ビットテーブルを作成しながら処理されることになる。
【００４５】
まず、ビット不良メモリ３５において、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７でライン落ちフラッグＬが立っているセルを除いた不良ビットテーブルを作成する。これは、図８の下部の領域に対応する。
【００４６】
この不良ビットテーブルの大きさは、単位領域不良数メモリ３３の値から判明する。
【００４７】
次に、ロウまたはカラムについて、一定の本数についての救済解を求める。
【００４８】
図８の表では、ロウ救済ラインを２本用いた場合に解があるか否かを解析する場合の例である。
【００４９】
さて、このような処理の前に、不良ビットＦ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５を含むラインはライン不良であるから、当然２本のロウ救済ラインの内の１つＲ１を割り当てることになる。そして、このロウ救済ラインＲ１の割り当てによって、不良ビットＦ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５が救済される。
【００５０】
その結果、救済できない不良ビットとしては、Ｆ６、Ｆ７、Ｆ８、Ｆ９が残るが、これらを残り１本のロウ救済ラインと、３本のカラム救済ラインで救済可能か否かを調べる。
【００５１】
この場合、カラム側はＸアドレスの異なるものがいくつあるかで当たりをつけることができる。図８の表の場合、Ｘアドレスの異なるものは、“４”あるが、その中の不良ビットＦ６を１本のロウ救済ラインＲ２で救済すれば、残りの不良ビットＦ７、Ｆ８、Ｆ９は、それぞれカラム救済ラインＣ１、Ｃ２、Ｃ３の３本によって救済できることが判明する。
【００５２】
以下、ロウ救済ラインの本数およびカラム救済ラインの本数を１本から最大まで変化させながら、同様の処理を繰り返すことにより、最適解にたどり着くことが可能である。
【００５３】
さて、以上のようにして、ロウ、カラムの各救済ラインを設定できたとしても、救済ラインそのものに不良ビットが含まれる場合がある。次に、このような場合に対する対処方法を説明する。
【００５４】
いま、ロウ救済ラインＲ３にＦ１０の不良ビットが含まれ、カラム救済ラインＣ１にＦ１１の不良ビットが含まれる場合を想定する。この場合の不良ビットを不良救済単位領域中にマッピングすると図９に示すようになる。
【００５５】
その場合、ライン不良を除く不良ビットテーブルは図１０に示すようになる。テーブルからも明らかなように、本例では、ロウ救済ラインＲ２を不良ビットＦ６の救済に当て、ロウ救済ラインＲ３を不良ビットＦ７、Ｆ８の救済に当てている。
【００５６】
その結果、ロウ救済ラインＲ３中に不良ビットＦ１０が現れる。
【００５７】
この場合、残る不良ビットはＦ９、Ｆ１０となるが、それぞれにカラム救済ラインＣ１、Ｃ２、Ｃ３の割り当てが可能である。この例では、不良ビットＦ９をカラム救済ラインＣ２で救済して、不良ビットＦ１０をカラム救済ラインＣ３で救済するようにする。
【００５８】
したがって、救済ラインの割り当ては、不良救済単位領域だけでなく、ロウ救済ラインＲ１〜Ｒ３およびカラム救済ラインＣ１〜Ｃ３を固有のものとして取り扱い、救済ラインの割当の組み合わせについて解析して行く必要がある。
【００５９】
ロウ救済ラインＲ１〜Ｒ３の３本の割り付けは、Ｙ方向でライン不良を除いて異なるアドレスが３つある場合は、この３つのアドレスに対してＲ１〜Ｒ３を割り当てる組み合わせ分の“６”通りある。そのひとつが図９、図１０に示すような割り当てである。本例では、ロウ救済ラインＲ３の適用により、不良ビットＦ１０が持ち込まれたが、これをカラム救済ラインＣ３で救済するようにしたので、全ての不良ビットの救済が可能となる。
【００６０】
これに対して、図１１に示すように、不良ビットＦ９の救済に、カラム救済ラインＣ１を当てた場合、新たにカラム救済ラインＣ１の不良ビットＦ１１を持ち込むことになるが、この場合、ロウ救済ラインＲ１〜Ｒ３は他に割り当て済のため、救済不可能となる。
【００６１】
一般的には、救済解の導出に当たっては、先ず、ロウ救済ラインまたはカラム救済ラインのそれぞれの側から、それぞれ何本の救済ラインで救済するのかを決める。この場合、不良ビットを含む救済ラインを使う必要がなければ、最初からこれを使わないようにするのが望ましい。また、やむを得ず、不良ビットを含む救済ラインを使用せざるを得ない場合も、不良ビットの少ないものから選択するようにする。一方、逆に他方の救済ライン上に重なる不良ビットを含むラインがあれば、これを優先的に使用することにより、不良ビットの救済効率を高めることができる。
【００６２】
そして、不良セルを図１０のようなテーブルにまとめ、ＸラインまたはＹラインの異なるもの毎にそれぞれの組み合わせを作成し、最大使用可能な救済ラインの中で救済された不良ビットと、救済ラインから新たに持ち込まれた不良ビットを順次テーブルに書き込んで行く。
【００６３】
救済ラインから新たに持ち込まれた不良ビットについては、対抗する方向の救済ラインで救済することになるので、まずは救済ラインの数を常にチェックしておく。
【００６４】
救済ラインの数が十分な場合は、不良を含む救済ラインを用いずに、それで救済本数が足りればそれが救済解となる。
【００６５】
一方、不良を含む救済ラインを使用する場合は、新たに持ち込まれた不良ビットをテーブルに書き込み、救済ラインに余裕があり、持ち込まれた不良ビットが救済可能か否かを調べることにより、救済の可否の判定を行う。
【００６６】
以上のような構成により、本発明のメモリ解析装置は、１つの不良救済単位領域の不良ビットの分布に対して、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７にそれぞれの方向の不良ビット数をカウントしておき、ビット不良メモリ３５にはＸライン不良メモリ２６、Ｙライン不良メモリ２７にカウントされた不良ビットのアドレスを格納し、単位領域不良数メモリ３３に不良ビット数を格納し、これを元にして、ＣＰＵ５で不良ビットテーブルを作成し、それぞれの救済にロウ救済ラインを充当するか、カラム救済ラインを充当するかの組み合わせを解析し、最適解を見いだすように構成されるので、ライン不良については、そのラインの救済を最優先させ、残る個々の不良ビットについては、救済に割り当てるラインの組み合わせ毎に救済解を求め、救済ラインに含まれる不良ビットについても不良ビットテーブルに追加して、これを含めた救済解析を行い、最終的な不良救済解に到達する。
【００６７】
この場合も、従来、ロウ救済ラインの割り当てとカラム救済ラインの割り当ての全ての組み合わせについて順次救済解をチェックするため、組み合わせの数が非常に多かったのに対して、本発明の構成では、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７のカウント数やライン不良フラッグの状態などから、優先的に救済に割り当てられるべきラインを決定できるので、必然的にチェックすべき組み合わせは少なくなる。その結果、試行回数が減り、処理時間を大幅に短縮できる。
【００６８】
なお、上記実施例では、ライン不良判定を、不良ビット“３”より大の場合に行う場合を例示したが、これは救済ラインの本数などから適宜設定されるべきものである。
【００６９】
なお、上記実施例では、アドレス発生器の構成であるが、不良セルメモリ３から不良救済単位領域１０単位でデータを引き出せる方式であれば、どのような構成でもよいことはもちろんである。
【００７０】
また、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７、単位領域不良数メモリ３３、ビット不良メモリ３５のアドレス選択について、上記実施例では、共通のアドレス発生器８１を用いているが、不良救済単位領域１０の選択について、アドレスを任意値に設定する必要がある場合は、別に不良救済単位領域１０のＸライン、Ｙラインのカウントについて専用のカウンタを設けて、これを制御するようにしてもよい。この場合、２のＮ乗大の容量でないメモリにおいてもライン不良検出が可能となる。
【００７１】
また、メインセル部の他に、救済ラインの不良データに関する情報も取り込み、不良解析する場合、メインセル部、ロウ救済部、カラム救済部のそれぞれについての区別を、Ｘライン不良メモリ２６、Ｙライン不良メモリ２７、ビット不良メモリ３５、単位領域不良数メモリ３３の各々において実施する必要があるが、アドレス発生器８１のビットセレクトロジック１９１の条件を、Ｘ、Ｙの情報から区別情報として取り出し可能に構成することにより、まとめて情報管理できるようにできる。また、ライン不良の情報判定とこれを示すフラグの管理についてもビットセレクトロジック１９１の変更で、独自に判定値を設定しての運用に供することができる。
【００７２】
なお、本実施例の変形は、ＣＰＵ５によるプログラムの変更により、任意に設計可能である。また、ライン不良やビット不良の救済のために、現在は、救済ラインの適用が主流であるが、ビット単位の救済や、グループ単位の救済や、それぞれの組み合わせによる救済など、新たな救済方式が出てきても適用可能なことは言うまでもない。
【００７３】
【発明の効果】
以上述べたように、本発明のメモリ解析装置は、被測定メモリの不良データを格納する不良セルメモリからのデータを、不良救済単位領域毎にまとめて救済解析装置に転送し、救済解析装置側では、Ｘライン不良、Ｙライン不良、不良ビットアドレス、不良救済単位領域内不良ビット数毎に別々にメモリ格納し、これらのメモリの内容に基づきテーブルを作成し、このテーブルの内容に基づいて不良ビット救済解析を行うように構成したので、データの処理方法が簡略化され、ＣＰＵの負担が低減し、効率的な不良ビット救済が可能となり、大容量メモリへの適用も容易になるなど、数多の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るメモリ解析装置の不良セルメモリ制御部のブロック図である。
【図２】本発明の実施例に係るメモリ解析装置の救済解析装置側ブロック図である。
【図３】実施例の適用されるメモリの不良ビットの分布例の説明図である。
【図４】図３の不良ビットに対応するＸライン不良メモリの状態の説明図である。
【図５】図３の不良ビットに対応するＹライン不良メモリの状態の説明図である。
【図６】図３の不良ビットに対応するビット不良メモリの状態の説明図である。
【図７】図３の不良ビットに対応する単位領域不良数メモリの状態の説明図である。
【図８】図３の不良ビットに対応してＣＰＵにより作成される不良ビットテーブルの説明図である。
【図９】新たにロウ救済ラインに不良ビットが含まれる場合の不良ビットの分布例と、これに対応する救済解析の説明図である。
【図１０】図９の不良ビットに対応してＣＰＵにより作成される不良ビットテーブルの説明図である。
【図１１】新たにカラム救済ラインに不良ビットが含まれる場合の不良ビットの分布例と、これに対応する救済解析の説明図である。
【図１２】一般的なメモリの構成を示す説明図である。
【図１３】従来のメモリ解析装置のブロック図である。
【図１４】一般的な、不良ビット救済の説明図である。
【図１５】従来の不良ビット救済の手順を示すための説明図である。
【図１６】図１３の構成における不良セルメモリ、メモリの状態の説明図である。
【図１７】不良ビット救済の高速化のための一例を示す不良セルメモリの構成図である。
【符号の説明】
１  メモリテスタ本体
２  救済解析装置
３  不良セルメモリ
４  メモリ
５  ＣＰＵ
６  アドレスカウンタ
７、７１  インストラクションアドレスカウンタ
８、８１  アドレス発生器
９、９１  インストラクションメモリ
１０  不良救済単位領域
１１、１２、１３、１４  デコーダ
１５  メモリセル
１６  カラムスペアライン
１７  ロウスペアライン
１８、１８１  領域セレクトロジック
１９、１９１  ビットセレクトロジック
２０、２０１  Ｘカウンタ
２１、２１１  Ｙカウンタ
２４、２４１  Ｘカウンタ制御回路
２５、２５１  Ｙカウンタ制御回路
２６  Ｘライン不良メモリ
２７  Ｙライン不良メモリ
３０、３１、３２、３４  メモリ制御部
３３  単位領域不良数メモリ
３５  ビット不良メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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