(57)【特許請求の範囲】
【請求項１】
列方向及び行方向に配列された画素電極及び前記画素電極に接続された薄膜トランジスタが設けられた一方の基板と、前記画素電極に対向して共通電極が設けられた他方の基板との間に液晶が介在する液晶表示素子において、
前記薄膜トランジスタのゲート電極或いはドレイン電極の一方と同一材料膜からなり、各々が、前記画素電極の列方向に延在される第１容量配線と、前記画素電極の行方向に延在されるとともに前記第１容量配線に接続される第２容量配線と、を有する複数の補助容量配線ユニットと、
前記薄膜トランジスタのゲート電極或いはドレイン電極の他方と同一材料膜からなり、各々が、前記画素電極の行方向に延在されるとともに前記行方向に隣接された前記画素電極に対応する前記補助容量配線ユニットどうしを接続する複数の接続配線部と、
液晶表示領域の周縁で前記複数の補助容量配線ユニットと接続された行方向リング配線と、
液晶表示領域の周縁で前記複数の補助容量配線ユニットと接続されるとともに前記行方向リング配線と接続された列方向リング配線と、
を備えることを特徴とする液晶表示素子。
【請求項２】
前記補助容量配線ユニットと前記接続配線部とは、前記薄膜トランジスタのゲート絶縁膜に設けられたコンタクトホールを介して互いに接続されることを特徴とする請求項１記載の液晶表示素子。
【請求項３】
前記補助容量配線ユニットの前記第１容量配線は、前記列方向の画素電極の互いに隣接された二列の間に、前記薄膜トランジスタのゲート絶縁膜を介して前記二列の画素電極に重なるように延在されることを特徴とする請求項１記載の液晶表示素子。
【請求項４】
前記薄膜トランジスタは、その半導体層上にブロッキング絶縁層を有し、前記画素電極と前記補助容量配線ユニットとの間に、前記ゲート絶縁膜と、前記ブロッキング絶縁層と同一の膜をパターニングして得た絶縁層とを介在していることを特徴とする請求項１記載の液晶表示素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示素子に関し、特に画素部に容量の蓄積量を補うための補助容量を備えた液晶表示素子に係る。
【０００２】
【従来の技術】
従来、この種の液晶表示素子としては、図７に示すような画素部の構造および図８に示すような配線配置構造を有するものが知られている。この液晶表示素子は、図７（Ａ）および（Ｂ）に示すように、対向する補助容量配線１と画素電極２との間に容量が蓄積されるようになっている。この補助容量配線１は、各画素列に沿って（図中の左右方向に）延在されている。図７（Ｂ）は、図７（Ａ）のＹ−Ｙ断面図である。同図（Ｂ）に示すように、対向する補助容量配線１と画素電極２との間には、ゲート絶縁膜３が積層されて介在されており、補助容量が形成されるようになっている。また、同図中、符号５は各画素行毎に形成されたデータ信号配線、６は薄膜トランジスタ、７は選択信号線（走査線）を示している。図８（Ａ）は液晶表示領域の全域に亙って配置された補助容量配線１の平面説明図であり、図８（Ｂ）は同図（Ａ）のＺ−Ｚ断面図である。同図（Ａ）に示すように、補助容量配線１の両端は、液晶表示領域の両側に、行方向（図中上下方向）に沿って形成された第１リング配線８、８にコンタクトホール８Ａを介して接続されている。また、第１リング配線８、８どうしは、液晶表示領域の上下に列方向に沿って形成された第２リング配線９、９にコンタクトホール９Ａを介して接続されている。これらすべての補助容量配線１〜１は第１、第２リング配線８、９に接続され、一定の電圧が印加されるようになっている。このように補助容量配線１を備えることにより、選択信号線の選択時から次の選択時まで液晶の状態を保持して、コントラストの良好な液晶表示を可能としている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記した液晶表示素子においては、１本の補助容量配線１に断線が生じている場合、液晶表示素子内の１列の画素全体に悪影響が及ぶという問題があった。
【０００４】
この発明の課題は、補助容量配線の断線に伴う悪影響を防止できる、歩留まりの良い液晶表示素子を得るにはどのような手段を講じればよいかという点にある。
【０００５】
【課題を解決するための手段】
請求項１記載の発明は、列方向及び行方向に配列された画素電極及び前記画素電極に接続された薄膜トランジスタが設けられた一方の基板と、前記画素電極に対向して共通電極が設けられた他方の基板との間に液晶が介在する液晶表示素子において、
前記薄膜トランジスタのゲート電極或いはドレイン電極の一方と同一材料膜からなり、各々が、前記画素電極の列方向に延在される第１容量配線と、前記画素電極の行方向に延在されるとともに前記第１容量配線に接続される第２容量配線と、を有する複数の補助容量配線ユニットと、
前記薄膜トランジスタのゲート電極或いはドレイン電極の他方と同一材料膜からなり、各々が、前記画素電極の行方向に延在されるとともに前記行方向に隣接された前記画素電極に対応する前記補助容量配線ユニットどうしを接続する複数の接続配線部と、
液晶表示領域の周縁で前記複数の補助容量配線ユニットと接続された行方向リング配線と、
液晶表示領域の周縁で前記複数の補助容量配線ユニットと接続されるとともに前記行方向リング配線と接続された列方向リング配線と、
を備えることを特徴としている。
【０００６】
請求項１記載の発明においては、補助容量配線が複数の方向に接続されているため、部分的に補助容量配線ユニットに断線が生じても、接続配線部を介して他の補助容量配線ユニットと接続しているので画素電極どうしを等電位にすることができ、表示特性の劣化を低減することができる。また、補助容量配線ユニット及び接続配線部がそれぞれ薄膜トランジスタの各電極と同一面で形成されているので、これら電極と同一部材を用い、一括して形成することができる。
【０００７】
請求項２記載の発明は、前記補助容量配線ユニットと前記接続配線部とは、前記薄膜トランジスタのゲート絶縁膜に設けられたコンタクトホールを介して互いに接続されることを特徴している。請求項２記載の発明においては、ゲート絶縁膜を用いて容量を形成することができるので、容量用の絶縁膜を新たに作る必要がない。
【０００９】
請求項３記載の発明は、前記補助容量配線ユニットの第１容量配線は、前記列方向の画素電極の互いに隣接された二列の間に、前記薄膜トランジスタのゲート絶縁膜を介して前記二列の画素電極に重なるように延在されることを特徴としている。請求項３記載の発明においては、補助容量配線ユニットの数が少なくなるので、配線形成における歩留まりを向上することができる。
【００１０】
請求項４記載の発明は、前記薄膜トランジスタは、その半導体層上にブロッキング絶縁層を有し、前記画素電極と前記補助容量配線ユニットとの間に、前記ゲート絶縁膜と、前記ブロッキング絶縁層と同一の膜をパターニングして得た絶縁層とを介在していることを特徴としている。請求項４記載の発明においては、ゲート絶縁膜の他にブロッキング絶縁層と一括して形成された絶縁層を用いることができるので、薄膜トランジスタのオン、オフ特性に応じたゲート絶縁膜の膜厚を設定し、容量として十分な厚さを得るために絶縁層の厚さを設定することができる。
【００１１】
【発明の実施の形態】
以下、この発明に係る液晶表示素子の詳細を図面に示す実施形態に基づいて説明する。
（実施形態１）
図１〜図３はこの発明の実施形態１を示している。図１（Ａ）は本実施形態の１画素部分を示す平面図、図１（Ｂ）は図１（Ａ）のＸ−Ｘ断面図、図１（Ｃ）は図１（Ａ）のＷ−Ｗ断面図、図２は画素部分の補助容量電極部と列方向のリング配線との接続構造を示す平面図、図３は補助容量配線ユニットと行方向のリング配線との接続構造、および行方向のリング配線と列方向のリング配線との接続構造を示す平面図である。
【００１２】
本実施形態は、薄膜トランジスタ（ＴＦＴ）をスイッチング素子として用い、特に画素がストライプ配列の液晶表示素子に本発明を適用したものである。図１〜図３は、本実施形態に係る液晶表示素子のＴＦＴ基板側の構造を示している。なお、本実施形態を説明するに当たり、このＴＦＴ基板に対向する共通電極基板、およびＴＦＴ基板と共通電極基板との間隙に介在される液晶、配向膜などの構成は周知のものであるため、その説明を省略する。
【００１３】
まず、本実施形態に係る液晶表示素子におけるＴＦＴ基板には、図１（Ａ）に示すように、選択信号線としての複数のゲートライン１１が、互いに平行をなすように、画素列方向（図中左右方向）に延在されている。そして、ゲートライン１１は、側方に（ゲートラインに直角をなす方向）に延びるように形成されたゲート電極部１１Ａを有している。このゲートライン１１は、例えばアルミニウム又はタンタルなどの金属材料膜をパターニングしてなるが、このパターニングの際に同一材料膜で補助容量配線ユニット１２も同時に形成されている。この補助容量配線ユニット１２は、ゲートライン１１と同様に全体としては列方向に延在されたものであるが、部分的には図中下方向に向けて補助容量電極部１２Ａが複数、所定間隔毎に形成されている。図１（Ａ）において符号１３は、ＩＴＯ（インジウム酸化物）でなる画素電極である。この画素電極１３は、その周縁が補助容量電極部１２Ａと対向するように形成されている。なお、画素電極１３と補助容量電極部１２Ａとの間には、図１（Ａ）には示してないが、図１（Ｂ）に示すゲート絶縁膜１４とシリコン窒化膜１５とが積層して介在されて、図１（Ａ）において斜線で示す領域で補助容量を形成するようになっている。なお、画素電極１３には、図１（Ａ）に示すように、ゲート電極部１１Ａに重ならないように切り欠き部１３Ａが形成されている。また、補助容量電極部１２Ａの先端部の上方および基端部の上方にも、画素電極１３に切り欠き１３Ｂ、１３Ｃがそれぞれ形成されている。
【００１４】
上記したゲート電極部１１Ａの上には、ゲート絶縁膜１４が形成され、このゲート絶縁膜１４の上に例えばアモルファスシリコンでなる半導体層１６がパターニングされている。そして、この半導体層１６の上には、画素電極１３に接続するソース電極１７と、信号線としてのドレインライン１８と一体をなすドレイン電極１８Ａと、が分離して設けられている。なお、ドレインライン１８は、行方向に延在されたものであり、画素電極１３の行方向の列の側方を走っている。図１（Ｃ）に示すように、ＴＦＴ（薄膜トランジスタ）１９は、逆スタガー型構造であり、補助容量電極部１２Ａと一括して形成されたゲート電極部１１Ａと、窒化シリコンまたは酸化シリコンからなるゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたａ−Ｓｉからなる半導体層１６と、ソース・ドレイン電極のパターニング時のエッチングから半導体層１６を保護するブロッキング層４と、ソース電極１７と、ドレイン電極１８Ａと、から構成されている。ブロッキング層４は、シリコン窒化膜１５と同一の膜をパターニングして得ている。
【００１５】
上記した補助容量配線ユニット１２は、側方に位置する１列の画素電極１３とそれぞれ対向する補助容量電極部１２Ａで補助容量を形成するように形成されたものであるが、行方向の相隣接する補助容量配線ユニット１２どうしは、図１（Ａ）に示すように接続配線部２０を介して電気的に接続されている。即ち、同図に示すように、相隣接する補助容量配線ユニット１２どうしは、一方の補助容量電極部１２Ａの先端部と接続配線部２０の一端部とがコンタクトホール２０Ａを介して接続され、この接続配線部２０の他端部と、補助容量配線ユニット１２の補助容量電極部１２Ａの基端部と、がコンタクトホール２０Ｂを介して接続されている。図１（Ｂ）は、この接続配線部２０が形成された部分の断面を示すものであり、補助容量配線ユニット１２どうしがゲートライン１１を跨いで接続されていることを示している。なお、図１（Ｂ）中、接続配線部２０は、ソース電極１７、ドレイン電極１８Ａと同一材料膜を一括してパターニングしてなり、また符号２１はガラスなどでなる透明基板を示している。
【００１６】
図２は、上記した補助容量配線ユニット１２と、液晶表示領域の周縁に形成された列方向リング配線２２と、の接続構造を示している。同図中、２３は、液晶表示領域に存在する画素電極１３のうち最も外側に位置する画素電極１３の補助容量配線ユニット１２とを接続する接続配線部を示している。列方向リング配線２２は、ゲートライン１１や補助容量配線ユニット１２と同一材料膜で同時に形成されたものである。この列方向リング配線２２と、最も外側の補助容量配線ユニット１２の補助容量電極部１２Ａの先端部と、は接続配線部２３を介して接続されているが、この接続配線部２３と補助容量電極部１２Ａの先端部とは、コンタクトホール２３Ａを介して接続されている。また、列方向リング配線２２と、接続配線部２３とは、コンタクトホール２３Ｂを介して接続されている。なお、コンタクトホール２３Ａ、２３Ｂは、ゲート絶縁膜１４およびシリコン窒化膜１５を貫通して形成されている。
【００１７】
図３は、上記した補助容量配線ユニット１２と、液晶表示領域の周縁に形成された行方向リング配線２４と、列方向リング配線２２と、の接続構造を示す平面説明図である。なお、図３においては画素電極、ゲートライン、ＴＦＴなどを省略して示している。同図に示すように、行方向リング配線２４は、列方向リング配線２２の端部とコンタクトホール２４Ａを介して接続されている。これら行方向リング配線２４と列方向リング配線２２とは、図１（Ｂ）に示したゲート絶縁膜１４およびシリコン窒化膜１５が介在されている。このためコンタクトホール２４Ａは、これらの膜を貫通して形成されている。なお、行方向リング配線２４の端部は、液晶表示領域におけるコーナ部に位置する補助容量配線ユニット１２との接続配線部２５と一体的に設けられている。また、列方向リング配線２４と、それぞれの補助容量配線ユニット１２の端部とは、コンタクトホール２４Ｂを介して接続されている。
【００１８】
本実施形態は、このような構成としたことにより、補助容量配線ユニット１２に対して行方向リング配線２４からだけでなく、列方向リング配線２２から接続配線部２３、２０、２５を介して電圧印加が行えるため電気抵抗値を下げることができる。これに伴い、補助容量電極部１２Ａどうしの間での電位差を小さくすることが可能となる。さらに、本実施形態では、補助容量配線ユニット１２に断線が発生した場合でも、補助容量配線全体が網目状（または格子状）に形成されているため、断線の悪影響を最小限に抑えることができる。
【００１９】
また、本実施形態では、補助容量配線ユニット１２の配線部を、ＴＦＴ１９のゲートライン１１（ゲート電極部１１Ａを含む）やソース・ドレイン電極１７、１８Ａをフォトリソグラフィー工程でパターン形成する際に、露光マスクを変えるだけで同時に形成することができるため、工程数を増加させることがない。
【００２０】
（実施形態２）
上記した実施形態１は、ストライプ配列の画素配置を有する液晶表示素子に本発明を適用して説明したが、次に、デルタ配列の画素配置を有する液晶表示素子に本発明を適用した実施形態２について説明する。図４は、本実施形態に係る液晶表示素子のＴＦＴ基板に形成された画素電極部の平面図である。
【００２１】
本実施形態では、同図に示すように、画素電極３１がデルタ配列をとり、それぞれの画素電極３１の列に沿って、補助容量配線ユニット３２が形成されている。この補助容量配線ユニット３２は、同図に示すように、画素電極３１と斜線で示す領域で対向して補助容量を形成している。なお、補助容量配線ユニット３２と画素電極３１との間には、上記した実施形態１と同様にゲート絶縁膜およびシリコン窒化膜が介在されている。
【００２２】
補助容量配線ユニット３２の補助容量電極部３２Ａは、画素電極３１の行方向に延びる一辺に沿って、隣の画素列に向けて延在されている。補助容量電極部３２Ａの端部は、図４に示すように、画素電極３１と対向しないようになっている。そして、補助容量電極部３２Ａの端部と、隣接する補助容量配線ユニット３２とは、接続配線部３４で接続されている。この接続配線部３４は、上記した実施形態１と同様にＴＦＴ３３のソース電極３５とドレイン電極３６Ａと同一の材料膜で一括したパターニングで形成されている。そして、この接続配線部３４と補助容量電極部３２Ａの端部とは、コンタクトホール３４Ａで接続され、接続配線部３４と隣接する補助容量配線ユニット３２とは、コンタクトホール３４Ｂで接続されている。なお、画素電極３１における、この一辺の先端部に位置するコーナ部は、ＴＦＴ３３を配置するために矩形状に切り欠かれている。また、相隣接する画素列では、画素電極３１に形成される切り欠きが列方向で逆の方向のコーナに形成されている。なお、図中３６はドレインラインであり、画素電極３１の間を行方向に向けてジグザグに走っている。
【００２３】
本実施形態においても、補助容量配線ユニット３２および接続配線部３４は、ゲートラインやソース・ドレイン電極などの金属材料を用いて一括パターニングにより同時に形成できるため、製造工程数を増加させることがない。なお、本実施形態では、補助容量配線ユニット３２が、画素電極３１に対してほぼ二辺に沿って対向するように形成したものであるが、図５に示す変形例のように、三辺に沿って対向するような構造としてもよく、また四辺に沿って対向するような構造としてもよい。
【００２４】
（実施形態３）
図６は、本発明の実施形態３を示す平面図である。本実施形態では、補助容量配線ユニットが二列の画素に対して一つの割合で形成されている。即ち、同図に示すように、所定の画素列である画素電極４１Ａの列と、その画素列に隣接する画素列である画素電極４１Ｂの列と、の間に、補助容量配線ユニット４２の主配線部４２Ａが両側の画素電極４１Ａ、４１Ｂの縁部に対向するような幅で形成され、この主配線部４２Ａより、その両側の各画素電極４１Ａ、４１Ｂの行方向の一辺に沿って補助容量電極部４２Ｂがそれぞれ形成されている。そして、相隣接する補助容量配線ユニット４２どうしは、図６に示すように、補助容量電極部４２Ｂの先端部どうしが接続配線部４３で接続されている。これら相隣接する補助容量配線ユニット４２の補助容量電極部４２Ｂどうしと、接続配線部４３と、はそれぞれコンタクトホール４３Ａを介して接続されている。この結果、液晶表示領域全域では、補助容量配線が網目状に形成されている。なお、同図中、４４はＴＦＴ、４５はドレインラインを示している。本実施形態では、補助容量配線ユニット４２の数が画素列の数に比べて少なくてよいため、より開口率を大きくすることが可能となる。なお、本実施形態では、画素がストライプ配列の液晶表示素子に本発明を適用したが、画素がデルタ配列の液晶表示素子にも勿論適用することができる。
【００２５】
以上、実施形態１〜実施形態３について説明したが、本発明はこれらに限定されるものではなく、構成の要旨に付随する各種の設計変更が可能である。例えば、上記各実施形態では、スイッチング素子として逆スタガ型の薄膜トランジスタを用いて工程数の増加を抑制する構成としたが、スタガ型など他の構造の薄膜トランジスタを用いてもよく、この場合、ソース・ドレイン電極材料膜を用いて補助容量配線ユニットを設け、ゲート電極材料膜を用いて接続配線部を設ける。さらにはＭＩＭなどの他のスイッチング素子を用いても勿論よい。また、上記した各実施形態では、補助容量配線ユニットと画素電極との間にゲート絶縁膜とシリコン窒化膜とが介在された構成としたが、ゲート絶縁膜だけの構成としても勿論よい。
【００２６】
【発明の効果】
以上の説明から明らかなように、この発明によれば、液晶表示素子における補助容量配線の断線に伴う悪影響を防止できる。さらに、工程数を増加させることなく製造を容易にできるため歩留まりの良い、液晶表示素子の製造を可能にする効果を有する。
【図面の簡単な説明】
【図１】（Ａ）はこの発明の実施形態１の画素部の平面図、（Ｂ）は（Ａ）のＸ−Ｘ断面図、（Ｃ）は（Ａ）のＷ−Ｗ断面図。
【図２】実施形態１における補助容量配線ユニットと列方向リング配線との接続構造を示す平面図。
【図３】実施形態１における補助容量配線ユニットと列方向リング配線と行方向リング配線との接続構造を示す平面図。
【図４】この発明の実施形態２の平面図。
【図５】実施形態２の変形例を示す平面図。
【図６】この発明の実施形態３の平面図。
【図７】（Ａ）は従来例の平面図、（Ｂ）は（Ａ）のＹ−Ｙ断面図。
【図８】（Ａ）は従来例の平面図、（Ｂ）は（Ａ）のＺ−Ｚ断面図。
【符号の説明】
１１  ゲートライン
１２  補助容量配線ユニット
１２Ａ  補助容量電極部
１３  画素電極
１４  ゲート絶縁膜
１８  ドレインライン
１９  ＴＦＴ
２０  接続配線部
２０Ａ、２０Ｂ  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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