【手続補正書】
【提出日】平成29年7月24日(2017.7.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
巡回出力コードを生成するように構成されたディザレスデルタシグマ変調器であって、
前記ディザレスデルタシグマ変調器は、フィードバックフィルタリングネットワークを備え、
前記フィードバックフィルタリングネットワークは、第１のフィードバックループと、第２のフィードバックループとを含み、
前記第２のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第１のフィードバックループに導入するように構成されたゲイン回路を含み、
前記ゲイン回路に電気的に結合されて、静的誤差を低減するために、前記第２のフィードバックループに存在する前記小さな誤差信号を定期的にキャンセルするように構成されたフィルタを含む、第３のフィードバックループをさらに含む、ディザレスデルタシグマ変調器。
【請求項２】
量子化回路に電気的に結合された結合回路と、
前記量子化回路および第２のフィルタに電気的に結合された加算回路とをさらに含む、請求項１に記載のディザレスデルタシグマ変調器。
【請求項３】
前記結合回路は、入力信号と変調器フィードバック信号とを結合して加算信号を提供するように構成される、請求項２に記載のディザレスデルタシグマ変調器。
【請求項４】
前記量子化回路は、前記加算信号を量子化して前記巡回出力コードを生成するように構成される、請求項３に記載のディザレスデルタシグマ変調器。
【請求項５】
前記ゲイン回路は、前記巡回出力コードを受信するとともに基準化した出力コードを提供するように構成される、請求項４に記載のディザレスデルタシグマ変調器。
【請求項６】
前記フィルタは、前記基準化した出力コードを受信して、前記基準化した出力コードに基づいて、フィルタしたゲイン信号を提供するように構成される、請求項５に記載のディザレスデルタシグマ変調器。
【請求項７】
前記加算回路は、前記フィルタリングしたゲイン信号と、前記基準化した出力コードと、前記第１の加算信号と、前記巡回出力コードとを結合して、前記第２の加算信号を提供するように構成される、請求項６に記載のディザレスデルタシグマ変調器。
【請求項８】
前記第２の加算信号は、前記変調器フィードバック信号を提供するためにフィルタリングされる、請求項７に記載のディザレスデルタシグマ変調器。
【請求項９】
位相同期ループ（ＰＬＬ）回路であって、
位相周波数検出器（ＰＦＤ）を備え、前記位相周波数検出器は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成され、
調整回路を備え、前記調整回路は、前記ＰＦＤと通信しており、前記第１の信号に基づき、制御電圧を生成するように構成され、
電圧制御型発振器（ＶＣＯ）を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
分周回路を備え、前記分周回路は、前記出力信号を受信し、前記ＰＬＬフィードバック信号の更新信号を生成するように構成され、
ディザレスデルタシグマ変調器を備え、前記ディザレスデルタシグマ変調器は、前記分周回路と通信しており、フィードバックフィルタリングネットワークを備え、前記フィードバックフィルタリングネットワークは、第１のフィードバックループと第２のフィードバックループとを含み、前記第２のフィードバックループは、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第１のフィードバックループに導入するように構成されたゲイン回路を含み、前記ディザレスデルタシグマ変調器は、静的誤差を低減するために、前記第２のフィードバックループに存在する前記小さな誤差信号を定期的にキャンセルするように構成された第１のフィルタを含む、第３のフィードバックループをさらに含む、ＰＬＬ回路。
【請求項１０】
前記第１のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第１の加算信号を提供するように構成された第１の加算回路と、前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第１の加算信号および前記巡回出力コードを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と、前記第２の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第２のフィルタとを含む、請求項９に記載のＰＬＬ回路。
【請求項１１】
前記第２のフィードバックループの前記ゲイン回路は、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、
前記第２の加算回路は、前記基準化した出力コードを前記第１の加算信号および前記巡回出力コードに結合することによって、前記第２の加算信号を提供するようにさらに構成される、請求項１０に記載のＰＬＬ回路。
【請求項１２】
前記第３のフィードバックループの第１のフィルタは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第２のフィルタを含み、
前記第２の加算回路は、ディザレスデルタシグマ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するようにさらに構成される、請求項１１に記載のＰＬＬ回路。
【請求項１３】
前記第１のフィルタは、遅延素子を含む、請求項１２に記載のＰＬＬ回路。
【請求項１４】
無線装置であって、
アンテナを備え、前記アンテナは、無線周波数（ＲＦ）信号の受信を促進するように構成され、
前記アンテナと通信し、前記ＲＦ信号を処理するように構成された受信器を備え、
前記受信器と通信する周波数シンセサイザを備え、前記周波数シンセサイザは、位相同期ループ（ＰＬＬ）回路を含み、前記位相同期ループ回路は、分周回路と、前記分周回路と通信しており、フィードバックフィルタリングネットワークを含むディザレスデルタシグマ変調器とを有し、前記フィードバックフィルタリングネットワークは、第１のフィードバックループと第２のフィードバックループとを含み、前記第２のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第１のフィードバックループに導入するように構成されたゲイン回路を含み、
前記第１のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第１の加算信号を提供するように構成された第１の加算回路と、前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第１の加算信号および前記巡回出力コードを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と、前記第２の加算信号は前記変調器フィードバック信号を提供するためにフィルタリングされ、前記第２のフィードバックループの前記ゲイン回路は、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、前記第２の加算回路は、前記基準化した出力コードを前記第１の加算信号および前記巡回出力コードと結合することによって、前記第２の加算信号を提供するようにさらに構成される、無線装置。
【請求項１５】
前記ディザレスデルタシグマ変調器は、前記第２のフィードバックループに存在する前記基準化した出力コードからのゲインを定期的にキャンセルする第３のフィードバックループをさらに含み、
前記第３のフィードバックループは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含み、
前記第２の加算回路は、ディザレスデルタシグマ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するようにさらに構成される、請求項１４に記載の無線装置。
【請求項１６】
前記フィルタは、遅延素子を含む、請求項１１に記載の無線装置。
【請求項１７】
無線装置の周波数シンセサイザに設けられた位相同期ループ（ＰＬＬ）回路を動作させる方法であって、
基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するステップと、
前記第１の信号に基づき、制御電圧を生成するステップと、
前記制御電圧に基づき、出力信号を生成するステップと、
前記出力信号と前記巡回出力コードの更新信号を提供する変調器フィードバックループを含むディザレスデルタシグマ変調器によって提供された巡回出力コードとに基づき、前記ＰＬＬフィードバック信号の更新信号を生成するステップと、
前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記変調器フィードバックループに導入するステップと、
前記出力信号および変調器フィードバック信号に基づいて生成された分周信号を結合することによって、第１の加算信号を提供するステップと、
前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するステップとを含む、方法。
【請求項１８】
前記巡回出力コードを基準化するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記方法は、前記第１の加算信号と前記巡回出力コードと前記基準化した巡回出力コードとを結合することによって、第２の加算信号を提供するステップをさらに含み、前記基準化した巡回出力コードは、前記小さな誤差信号を形成する、請求項１８に記載の方法。
【請求項２０】
前記第２の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するステップをさらに含む、請求項１９に記載の方法。
【請求項２１】
前記基準化した巡回出力コードをフィルタリングすることによって、フィルタしたゲイン信号を提供するステップと、
前記第１の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードと、前記フィルタしたゲイン信号とを結合することによって、前記第２の加算信号を提供するステップとをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記フィルタしたゲイン信号は、前記巡回出力コードからのゲインを周期的にキャンセルすることによって、静的誤差を低減する、請求項２１に記載の方法。
【請求項２３】
巡回コードシーケンスを生成するように構成された多段ノイズシェーピング（ＭＡＳＨ）変調器において用いられる回路アセンブリであって、
前記回路アセンブリは、第１のディザレスデルタシグマ変調器と、第２のディザレスデルタシグマ変調器とを備え、
前記第１のディザレスデルタシグマ変調器は、第１の巡回出力コードを提供し、かつ第１の変調器フィードバックループと第１の基準フィードバックループとを含み、前記第１の基準フィードバックループは、前記第１の巡回出力コードによるトーンの挙動を崩すために、前記第１の巡回出力コードの第１の基準化したコードを前記第１の変調器フィードバックループに導入するように構成された第１のゲイン回路を含み、前記第１のディザレスデルタシグマ変調器は、第１の変調器フィードバック信号を与えるために、前記第１の変調器フィードバックループによって与えられた第１の誤差信号を処理するように構成された第１のフィルタをさらに含み、
前記第２のディザレスデルタシグマ変調器は、第２の巡回出力コードを提供し、かつ第２の変調器フィードバックループと第２の基準フィードバックループとを含み、前記第２の基準フィードバックループは、前記第２の巡回出力コードによるトーンの挙動を崩すために、前記第２の巡回出力コードの第２の基準化したコードを前記第２の変調器フィードバックループに導入するように構成された第２のゲイン回路を含み、前記第２のディザレスデルタシグマ変調器は、第２の変調器フィードバック信号を与えるために、前記第２の変調器フィードバックループによって与えられた第２の誤差信号を処理するように構成された第２のフィルタをさらに含む、回路アセンブリ。
【請求項２４】
前記第１のディザレスデルタシグマ変調器は、前記第１の基準フィードバックループにおける前記第１の巡回出力コードの前記第１の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第３のフィルタを備える第３のフィードバックループをさらに含む、請求項２３に記載の回路アセンブリ。
【請求項２５】
前記回路アセンブリは、前記第２のディザレスデルタシグマ変調器からの出力を遅延させ、少なくとも前記第１のディザレスデルタシグマ変調器からの出力と、前記第２のディザレスデルタシグマ変調器からの前記出力と、前記第２のディザレスデルタシグマ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成されたＭＡＳＨ変調器結合回路をさらに含む、請求項２３に記載の回路アセンブリ。
【請求項２６】
前記第１のディザレスデルタシグマ変調器は、入力信号と前記第１の変調器フィードバック信号とを結合して第１の加算信号を提供するように構成された第１の加算回路をさらに備える、請求項２３に記載の回路アセンブリ。
【請求項２７】
前記第１のディザレスデルタシグマ変調器は、前記第１の加算信号を量子化して前記第１の巡回出力コードを生成するように構成された第１の量子化回路をさらに備える、請求項２６に記載の回路。
【請求項２８】
前記第１のディザレスデルタシグマ変調器は、前記第１の加算信号と前記第１の巡回出力コードとを結合して前記第１の誤差信号を生成するように構成された第１の結合回路をさらに備える、請求項２７に記載の回路。
【請求項２９】
位相同期ループ（ＰＬＬ）回路であって、
位相周波数検出器（ＰＦＤ）を備え、前記位相周波数検出器は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成され、
調整回路を備え、前記調整回路は、前記ＰＦＤと通信しており、前記第１の信号に基づき、制御電圧を生成するように構成され、
電圧制御型発振器（ＶＣＯ）を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
分周回路を備え、前記分周回路は、前記出力信号を受信し、前記ＰＬＬフィードバック信号の更新信号を生成するように構成され、
多段ノイズシェーピング（ＭＡＳＨ）変調器を備え、前記ＭＡＳＨ変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記ＭＡＳＨ変調器は、第１のディザレスデルタシグマ変調器と第２のディザレスデルタシグマ変調器とを備え、
前記第１のディザレスデルタシグマ変調器は、第１の巡回出力コードを提供し、かつ第１の変調器フィードバックループと第１の基準フィードバックループとを含み、前記第１の基準フィードバックループは、前記第１の巡回出力コードによるトーンの挙動を崩すために、前記第１の巡回出力コードの第１の基準化したコードを前記第１の変調器フィードバックループに導入するように構成された第１のゲイン回路を含み、前記第１のディザレスデルタシグマ変調器は、第１の変調器フィードバック信号を与えるために、前記第１の変調器フィードバックループによって与えられた第１の誤差信号を処理するように構成された第１のフィルタをさらに含み、
前記第２のディザレスデルタシグマ変調器は、第２の巡回出力コードを提供し、かつ第２の変調器フィードバックループと第２の基準フィードバックループとを含み、前記第２の基準フィードバックループは、前記第２の巡回出力コードによるトーンの挙動を崩すために、前記第２の巡回出力コードの第２の基準化したコードを前記第２の変調器フィードバックループに導入するように構成された第２のゲイン回路を含み、前記第２のディザレスデルタシグマ変調器は、第２の変調器フィードバック信号を与えるために、前記第２の変調器フィードバックループによって与えられた第２の誤差信号を処理するように構成された第２のフィルタをさらに含む、ＰＬＬ回路。
【請求項３０】
前記第１のディザレスデルタシグマ変調器は、前記第１の基準フィードバックループにおける前記第１の巡回出力コードの前記第１の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された追加のフィルタを備える追加のフィードバックループを含む、請求項２９に記載のＰＬＬ回路。
【請求項３１】
前記ＰＬＬ回路は、前記第２のディザレスデルタシグマ変調器からの出力を遅延させ、少なくとも前記第１のディザレスデルタシグマ変調器からの出力と、前記第２のディザレスデルタシグマ変調器からの前記出力と、前記第２のディザレスデルタシグマ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成されたＭＡＳＨ変調器結合回路をさらに含む、請求項２９に記載のＰＬＬ回路。
【請求項３２】
前記第１のディザレスデルタシグマ変調器は、入力信号と前記第１の変調器フィードバック信号とを結合して第１の加算信号を提供するように構成された第１の加算回路をさらに備える、請求項２９に記載のＰＬＬ回路。
【請求項３３】
前記第１のディザレスデルタシグマ変調器は、前記第１の加算信号および前記第１の巡回出力コードを結合することによって、前記第１の誤差信号を提供するようにさらに構成される、請求項３２に記載のＰＬＬ回路。
【請求項３４】
前記第１のディザレスデルタシグマ変調器は、前記第１の巡回出力コードを基準化するように構成された第３のフィルタをさらに含み、
前記第１のディザレスデルタシグマ変調器は、前記第１の加算信号と、前記第１の巡回出力コードと、前記基準化した巡回出力コードとを結合することによって、前記第１の誤差信号を提供するようにさらに構成される、請求項３３に記載のＰＬＬ回路。
【請求項３５】
無線装置であって、
アンテナを備え、前記アンテナは、無線周波数（ＲＦ）信号の受信を促進するように構成され、
受信器を備え、前記受信器は、前記アンテナと通信しており、前記ＲＦ信号を処理するように構成され、
周波数シンセサイザを備え、前記周波数シンセサイザ回路は、前記受信器と通信しており、分周回路と多段ノイズシェーピング（ＭＡＳＨ）変調器とを有する位相同期ループ（ＰＬＬ）回路を含み、前記ＭＡＳＨ変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記ＭＡＳＨ変調器は、第１のディザレスデルタシグマ変調器と、第２のディザレスデルタシグマ変調器とを備え、
前記第１のディザレスデルタシグマ変調器は、第１の巡回出力コードを提供し、かつ第１の変調器フィードバックループと第１の基準フィードバックループとを含み、前記第１の基準フィードバックループは、前記第１の巡回出力コードによるトーンの挙動を崩すために、前記第１の巡回出力コードの第１の基準化したコードを前記第１の変調器フィードバックループに導入するように構成された第１のゲイン回路を含み、前記第１のディザレスデルタシグマ変調器は、第１の変調器フィードバック信号を与えるために、前記第１の変調器フィードバックループによって与えられた第１の誤差信号を処理するように構成された第１のフィルタをさらに含み、
前記第２のディザレスデルタシグマ変調器は、第２の巡回出力コードを提供し、かつ第２の変調器フィードバックループと第２の基準フィードバックループとを含み、前記第２の基準フィードバックループは、前記第２の巡回出力コードによるトーンの挙動を崩すために、前記第２の巡回出力コードの第２の基準化したコードを前記第２の変調器フィードバックループに導入するように構成された第２のゲイン回路を含み、前記第２のディザレスデルタシグマ変調器は、第２の変調器フィードバック信号を与えるために、前記第２の変調器フィードバックループによって与えられた第２の誤差信号を処理するように構成された第２のフィルタをさらに含む、無線装置。
【請求項３６】
前記第１のディザレスデルタシグマ変調器は、前記第１のディザレスデルタシグマ変調器の前記第１の基準フィードバックループにおける前記第１の巡回出力コードの前記第１の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第３のフィルタを備える第３のフィードバックループを含む、請求項３５に記載の無線装置。
【請求項３７】
前記ＰＬＬ回路は、前記第２のディザレスデルタシグマ変調器からの出力を遅延させ、少なくとも前記第１のディザレスデルタシグマ変調器からの出力と、前記第２のディザレスデルタシグマ変調器からの前記出力と、前記第２のディザレスデルタシグマ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成されたＭＡＳＨ変調器結合回路をさらに含む、請求項３５に記載の無線装置。
【請求項３８】
前記第１のディザレスデルタシグマ変調器は、入力信号および前記第１の変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路を含む、請求項３５に記載の無線装置。
【請求項３９】
前記第１のディザレスデルタシグマ変調器は、前記第１の加算信号および前記第１の巡回出力コードを結合することによって、前記第１の誤差信号を提供するようにさらに構成される、請求項３８に記載の無線装置。
【請求項４０】
前記第１のディザレスデルタシグマ変調器は、前記第１の巡回出力コードを基準化するように構成された第３のフィルタをさらに含み、
前記第１のディザレスデルタシグマ変調器は、前記第１の加算信号と、前記第１の巡回出力コードと、前記第１の基準化した巡回出力コードとを結合することによって、前記第１の誤差信号を提供するようにさらに構成される、請求項３９に記載の無線装置。
【請求項４１】
無線装置の周波数シンセサイザに設けられた位相同期ループ（ＰＬＬ）回路を動作させる方法であって、
基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するステップと、
前記第１の信号に基づき、制御電圧を生成するステップと、
前記制御電圧に基づき、出力信号を生成するステップと、
第１のディザレスデルタシグマ変調器と、第２のディザレスデルタシグマ変調器とを含む多段ノイズシェーピング（ＭＡＳＨ）変調器に巡回出力コードを提供するステップとを備え、
前記第１のディザレスデルタシグマ変調器は、第１の巡回出力コードを提供し、かつ第１の変調器フィードバックループと第１の基準フィードバックループとを含み、前記第１の基準フィードバックループの第１のゲイン回路は、前記第１の巡回出力コードによるトーンの挙動を崩すために、前記第１の巡回出力コードの第１の基準化したコードを前記第１の変調器フィードバックループに導入し、前記第１のディザレスデルタシグマ変調器の第１のフィルタは、第１の変調器フィードバック信号を与えるために、前記第１の変調器フィードバックループによって与えられた第１の誤差信号を処理し、
前記第２のディザレスデルタシグマ変調器は、第２の巡回出力コードを提供し、かつ第２の変調器フィードバックループと第２の基準フィードバックループとを含み、前記第２の基準フィードバックループの第２のゲイン回路は、前記第２の巡回出力コードによるトーンの挙動を崩すために、前記第２の巡回出力コードの第２の基準化したコードを前記第２の変調器フィードバックループに導入し、前記第２のディザレスデルタシグマ変調器の第２のフィルタは、第２の変調器フィードバック信号を与えるために、前記第２の変調器フィードバックループによって与えられた第２の誤差信号を処理し、
前記出力信号および前記巡回コードシーケンスに基づいて前記ＰＬＬフィードバック信号の更新した信号を生成するステップを備える、方法。
【請求項４２】
前記第１のディザレスデルタシグマ変調器は、前記第１の基準フィードバックループにおける前記第１の巡回出力コードの前記第１の基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第３のフィルタを備える第３のフィードバックループをさらに含む、請求項４１に記載の方法。
【請求項４３】
少なくとも前記第１のディザレスデルタシグマ変調器からの出力と、前記第２のディザレスデルタシグマ変調器からの出力と、前記第２のディザレスデルタシグマ変調器からの遅延出力とを結合することによって、前記巡回コードシーケンスを提供するステップをさらに含む、請求項４１に記載の方法。
【請求項４４】
前記第１のディザレスデルタシグマ変調器が、入力信号と前記第１の変調器フィードバック信号とを結合することによって、第１の加算信号を提供し、前記第１の加算信号と前記第１の巡回出力コードとを結合することによって、前記第１の誤差信号を提供するステップをさらに含む、請求項４１に記載の方法。
【請求項４５】
巡回出力コードを生成するように構成されたデルタシグマ変調器であって、
入力信号と、分周回路によって提供された位相同期ループ（ＰＬＬ）フィードバック信号と、変調器フィードバック信号とを結合して加算信号を生成する結合回路を備え、前記分周回路は、同期クロック信号を前記巡回出力コードによって分周するように構成され、
前記加算信号を量子化して前記巡回出力コードを生成するように構成された量子化回路と、
前記巡回出力コードを基準化して基準化した信号を生成するように構成された増幅器と、
前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するように構成された加算回路とを備える、デルタシグマ変調器。
【請求項４６】
前記基準化した信号は、前記巡回出力コードによるトーンの挙動を崩すために、誤差信号を前記変調器フィードバック信号に導入する、請求項４５に記載のデルタシグマ変調器。
【請求項４７】
前記デルタシグマ変調器は、前記基準化した信号をフィルタリングして、フィルタリングされた信号を生成するように構成された第１のフィルタをさらに含み、前記加算回路は、前記フィルタリングされた信号を、前記加算信号、前記巡回出力コードおよび前記基準化した信号と結合して、前記変調器フィードバック信号を提供するようにさらに構成される、請求項４５に記載のデルタシグマ変調器。
【請求項４８】
前記フィルタリングされた信号は、静的誤差を低減するために、前記誤差信号を定期的にキャンセルする、請求項４７に記載のデルタシグマ変調器。
【請求項４９】
前記結合回路は、前記分周回路、前記量子化回路、および前記加算回路と通信する、請求項４５に記載のデルタシグマ変調器。
【請求項５０】
前記増幅器は、前記量子化回路、および前記加算回路と通信する、請求項４５に記載のデルタシグマ変調器。
【請求項５１】
前記第１のフィルタは、前記増幅器、および前記加算回路と通信する、請求項４７に記載のデルタシグマ変調器。
【請求項５２】
前記デルタシグマ変調器は、前記加算回路および前記結合回路と通信する第２のフィルタをさらに含み、前記第２のフィルタは、前記変調器フィードバック信号をフィルタリングするように構成される、請求項４７に記載のデルタシグマ変調器。
【請求項５３】
請求項４５に記載のデルタシグマ変調器を含む、ディザレス多段ノイズシェーピング−フラクショナルｎ型周波数シンセサイザ。
【請求項５４】
請求項４５に記載のデルタシグマ変調器を含む、ディザレス誤差フィードバック−フラクショナルｎ型周波数シンセサイザ。
【請求項５５】
巡回出力コードを生成する方法であって、
入力信号と、分周回路によって提供された位相同期ループ（ＰＬＬ）フィードバック信号と、変調器フィードバック信号とを結合して加算信号を提供するステップを備え、前記分周回路は、同期クロック信号を前記巡回出力コードによって分周するように構成され、
前記加算信号を量子化して前記巡回出力コードを提供するステップと、
前記巡回出力コードを基準化して基準化した信号を提供するステップと、
前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するステップとを備える、方法。
【請求項５６】
前記基準化した信号は、前記巡回出力コードによるトーンの挙動を崩すために、誤差信号を前記変調器フィードバック信号に導入する、請求項５５に記載の方法。
【請求項５７】
前記基準化した信号をフィルタリングして、フィルタリングされた信号を提供するステップをさらに備える、請求項５５に記載の方法。
【請求項５８】
前記基準化した信号をフィルタリングするステップは、前記基準化した信号を遅延させるステップを含む、請求項５７に記載の方法。
【請求項５９】
前記フィルタリングされた信号は、前記加算信号、前記巡回出力コードおよび前記基準化した信号と結合されることにより、前記変調器フィードバック信号を提供する、請求項５７に記載の方法。
【請求項６０】
前記フィルタリングされた信号は、静的誤差を低減するために、前記変調器フィードバック信号における誤差信号を定期的にキャンセルする、請求項５９に記載のデルタシグマ変調器。
【請求項６１】
前記入力信号、前記ＰＬＬフィードバック信号および前記変調器フィードバック信号を結合する前に、前記変調器フィードバック信号を結合するステップをさらに備える、請求項５５に記載の方法。
【請求項６２】
周波数シンセサイザであって、
位相同期ループ（ＰＬＬ）回路を備え、前記ＰＬＬ回路は、電圧制御型発振器と、分周回路と、位相周波数検出器とを含み、前記電圧制御型発振器は、合成クロック信号を生成するように構成され、前記分周回路は、前記合成クロック信号を巡回出力コードによって分周してＰＬＬフィードバック信号を提供するように構成され、前記位相周波数検出器は、前記ＰＬＬフィードバック信号と基準信号とを比較して、前記合成クロック信号を調整するために補正信号を生成するように構成され、
前記巡回出力コードを生成するように構成されたデルタシグマ変調器をさらに備え、前記デルタシグマ変調器は、結合回路と、量子化回路と、基準化回路と、加算回路とを含み、前記結合回路は、入力信号と、前記ＰＬＬフィードバック信号と、変調器フィードバック信号とを結合して加算信号を提供するように構成され、前記量子化回路は、前記加算信号を量子化して前記巡回出力コードを提供するように構成され、前記基準化回路は、前記巡回出力コードを基準化して基準化した信号を提供するように構成され、前記加算回路は、前記加算信号と、前記巡回出力コードと、前記基準化した信号とを結合して前記変調器フィードバック信号を提供するように構成される、周波数シンセサイザ。
【請求項６３】
前記デルタシグマ変調器は、前記基準化した信号をフィルタリングして、フィルタリングされた信号を提供するように構成されたフィルタをさらに含み、前記加算回路は、前記フィルタリングされた信号を、前記加算信号、前記巡回出力コードおよび前記基準化した信号と結合して、前記変調器フィードバック信号を提供するようにさらに構成される、請求項６２に記載の周波数シンセサイザ。
【請求項６４】
請求項６２に記載の周波数シンセサイザを含む無線装置。
【請求項６５】
巡回コードシーケンスを生成するように構成された多段ノイズシェーピング変調器において用いられる回路アセンブリであって、
前記回路アセンブリは、第１のディザレスデルタシグマ変調器と、第２のディザレスデルタシグマ変調器とを備え、前記第１のディザレスデルタシグマ変調器および前記第２のディザレスデルタシグマ変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第２の変調器への前記入力信号は、前記第１の変調器によって生成された前記誤差信号であり、
結合器を備え、前記結合器は、前記第１の変調器からの前記巡回出力コードと、前記第２の変調器からの前記巡回出力コードと、前記第２の変調器からの遅延した巡回出力コードを、分周回路によって提供された位相同期ループフィードバック信号に結合するように構成され、前記分周回路は、前記巡回コードシーケンスによって合成クロック信号を分周して、前記巡回コードシーケンスを提供するように構成される、回路アセンブリ。
【請求項６６】
前記結合器は、前記第２の変調器からの前記巡回出力コードを遅延させて、前記第２の変調器からの前記遅延した巡回出力コードを生成するように構成された遅延回路を含む、請求項６５に記載の回路アセンブリ。
【請求項６７】
前記それぞれの基準化した信号は、前記それぞれの巡回出力コードによる前記それぞれのフィードバック信号におけるトーンの挙動を崩すように構成される、請求項６５に記載の回路アセンブリ。
【請求項６８】
前記第１の変調器および前記第２の変調器の各々は、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタを含む、請求項６５に記載の回路アセンブリ。
【請求項６９】
各々の基準化回路は、増幅器を含む、請求項６５に記載の回路アセンブリ。
【請求項７０】
請求項６５に記載の回路アセンブリを含む、位相同期ループ回路。
【請求項７１】
請求項６５に記載の回路アセンブリを含む、周波数シンセサイザ。
【請求項７２】
請求項６５に記載の回路アセンブリを含む、無線装置。
【請求項７３】
前記第１の変調器は、一次ディザレス・シードレス誤差フィードバック変調器を含む、請求項６５に記載の回路アセンブリ。
【請求項７４】
巡回コードシーケンスを生成する方法であって、
第１の変調器および第２の変調器のために、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するステップと、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するステップと、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するステップと、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するステップと、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するステップとを含み、前記第２の変調器への前記入力信号は、前記第１の変調器によって生成された前記誤差信号であり、
前記第１の変調器からの前記巡回出力コードと、前記第２の変調器からの前記巡回出力コードと、前記第２の変調器からの遅延した巡回出力コードを、分周回路によって提供された位相同期ループフィードバック信号に結合するステップを含み、前記分周回路は、前記巡回コードシーケンスによって合成クロック信号を分周して、前記巡回コードシーケンスを提供するように構成される、方法。
【請求項７５】
前記第２の変調器からの前記巡回出力コードを遅延させて、前記第２の変調器からの前記遅延した巡回出力コードを提供するステップをさらに備える、請求項７４に記載の方法。
【請求項７６】
前記それぞれの基準化した信号は、前記それぞれの巡回出力コードによる前記それぞれのフィードバック信号におけるトーンの挙動を崩すように構成される、請求項７４に記載の方法。
【請求項７７】
前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするステップをさらに備える、請求項７４に記載の方法。
【請求項７８】
前記第１の変調器は、一次ディザレス・シードレス誤差フィードバック変調器を含む、請求項７４に記載の方法。
【請求項７９】
周波数シンセサイザであって、
位相同期ループ回路を備え、前記位相同期ループ回路は、電圧制御型発振器と、分周回路と、位相周波数検出器とを含み、前記電圧制御型発振器は、合成クロック信号を生成するように構成され、前記分周回路は、前記合成クロック信号を巡回コードシーケンスによって分周して位相同期ループフィードバック信号を提供するように構成され、前記位相周波数検出器は、前記位相同期ループフィードバック信号と基準信号とを比較して、前記合成クロック信号を調整するために補正信号を生成するように構成され、
第１の変調器と、第２の変調器と、結合器とを含む多段ノイズシェーピング変調器をさらに備え、前記結合器は、前記位相同期ループフィードバック信号を、前記第１の変調器からの巡回出力コードと、前記第２の変調器からの巡回出力コードと、前記第２の変調器からの遅延した巡回出力コードと結合して、前記巡回コードシーケンスを提供するように構成され、
前記第１の変調器および前記第２の変調器の各々は、それぞれの入力信号とそれぞれのフィードバック信号とを結合して、それぞれの加算信号を生成するように構成された結合回路と、前記それぞれの加算信号を量子化して、それぞれの巡回出力コードを生成するように構成された量子化回路と、前記それぞれの巡回出力コードを基準化して、それぞれの基準化した信号を生成するように構成された基準化回路と、前記それぞれの加算信号と、前記それぞれの巡回出力コードとを結合して、それぞれの誤差信号を生成するように構成された加算回路と、前記それぞれの誤差信号と、前記それぞれの基準化した信号とを結合して前記それぞれのフィードバック信号を提供するように構成された加算回路とを含み、前記第２の変調器への前記入力信号は、前記第１の変調器によって生成された前記誤差信号である、周波数シンセサイザ。
【請求項８０】
前記結合器は、前記第２の変調器からの前記巡回出力コードを遅延させて、前記第２の変調器からの前記遅延した巡回出力コードを生成するように構成された遅延回路を含む、請求項７９に記載の周波数シンセサイザ。
【請求項８１】
前記それぞれの基準化した信号は、前記それぞれの巡回出力コードによる前記それぞれのフィードバック信号におけるトーンの挙動を崩すように構成される、請求項７９に記載の周波数シンセサイザ。
【請求項８２】
前記第１の変調器および前記第２の変調器の各々は、前記それぞれの巡回出力コードにおける静的誤差を低減するために、前記それぞれの基準化した信号のゲインを定期的にキャンセルするように構成されたフィルタを含む、請求項７９に記載の周波数シンセサイザ。
【請求項８３】
請求項７９に記載の周波数シンセサイザを備える、無線装置。
【請求項８４】
前記第１の変調器は、一次ディザレス・シードレス誤差フィードバック変調器を含む、請求項７９に記載の周波数シンセサイザ。