(57)【特許請求の範囲】
【請求項１】
ビットライン（ＢＬ）の少なくとも１つの電圧（Ｖ）を評価および制御する装置（Ｍ１，Ｍ２，Ｍ３）を少なくとも１つ備えた、電気的にプログラミング可能な読み出し専用メモリにおいて、
メモリセル（Ｚ）が少なくとも１つ設けられており、該メモリセルは、浮遊ゲートを備えたトランジスタを有し、該トランジスタの制御ゲートはワードライン（ＷＬ）と接続されており、該トランジスタのドレイン端子はビットライン（ＢＬ）と接続されており、該トランジスタのソース端子は基準電位（ＶＬ）と接続されており、
前記ビットラインは、第１のｐチャネルＭＯＳトランジスタ（Ｍ１）を介してビットライン供給電源電圧（ＶＢＬ）と接続されており、該第１ｐチャネルＭＯＳトランジスタ（Ｍ１）のゲート（ＣＨ）は、第２のｐチャネルＭＯＳトランジスタ（Ｍ２）を介して前記ビットライン供給電源電圧（ＶＢＬ）と接続されており、前記第１ｐチャネルＭＯＳトランジスタの前記ゲート（ＣＨ）はｎチャネルＭＯＳトランジスタ（Ｍ３）を介して基準電位（ＧＮＤ）と接続されており、
前記ビットラインは、前記第２ｐチャネルＭＯＳトランジスタのゲートと接続されており、前記ｎチャネルＭＯＳトランジスタ（Ｍ３）のゲートは、パルス形状電圧（ＰＨＩ）に対する入力側と接続されており、
プログラム時には該ｎチャネルＭＯＳトランジスタ（Ｍ３）に正のパルスが加えられ、ワードラインに正のパルスおよび負のパルスとを有するパルス列が供給されることを特徴とする読み出し専用メモリ。
【請求項２】
請求項１による読み出し専用メモリのプログラミング方法において、
前記パルス形状電圧（ＰＨＩ）によって、前記ｎチャネルＭＯＳトランジスタ（Ｍ３）と前記第１ｐチャネルＭＯＳトランジスタ（Ｍ１）とを用いて次を実行する、すなわち、
前記ビットライン（ＢＬ）を前記ビットライン供給電源電圧（ＶＢＬ）と接続し、
引き続いて前記ワードライン（ＷＬ）に、負のパルス（ＮＰ）と正のパルス（ＰＰ）とを有するパルス列を供給し、
前記の負のパルスの区間では、少なくとも１つのメモリセルをプログラミングし、
前記の正のパルスの区間では、少なくとも１つのメモリセルの前記トランジスタの所望の閾電圧（Ｖｔｈｅｎｄ）にすでに達したか否かを検査し、
前記所望の閾電圧（Ｖｔｈｅｎｄ）に到達後は、少なくとも１つのメモリセルを導通し、これにより前記ビットライン上の電圧を減少させ、前記第２ｐチャネルＭＯＳトランジスタ（Ｍ２）を開とし、ならびに前記ｐチャネルＭＯＳトランジスタ（Ｍ１）を閉とし、前記ビットラインを前記ビットライン供給電源電圧（ＶＢＬ）から遮断し、該遮断により導通している少なくとも１つのメモリセルを介して該ビットラインを基準電位にまで下げる
ことを特徴とする読み出し専用メモリのプログラミング方法。
【請求項３】
種々異なる複数の所望の閾電圧（Ｖｔｈｅｎｄ）を生成し、ここでそれぞれの所望の閾電圧は、前記の正のパルス（ＰＰ）の相応する振幅によって設定される
請求項２に記載のプログラミング方法。
【請求項４】
前記ｎチャネルＭＯＳトランジスタ（Ｍ３）を次のように接続構成する、すなわち
該ｎチャネルＭＯＳトランジスタ（Ｍ３）は、前記ｐチャネルＭＯＳトランジスタ（Ｍ１）を介して前記ビットラインをビットライン供給電源電圧（ＶＢＬ’）にまで前もって引き上げ、
引き続きそれぞれのメモリセル（Ｚ）のワードライン（ＷＬ）に、読み出し電圧を印加し、該読み出し電圧は、該メモリセルのトランジスタのプログラミング閾電圧（Ｖｔｈｅｎｄ）に比して正であり、
引き続き前記ビットライン（ＢＬ）の電圧（Ｖ）によって、該メモリセルの論理的状態が与えられる
請求項２に記載のプログラミング方法。
【請求項５】
ワードライン（ＷＬ）上に種々異なる読み出し電圧を有するメモリセルを読み出す、
請求項４に記載のプログラミング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にプログラミング可能な読み出し専用メモリセル、いわゆるフラッシュＥＥＰＲＯＭメモリセルに関する。このメモリセルは、ファウラーノルドハイムトンネルにより消去ならびにプログラミング可能である。
【０００２】
【従来の技術】
選択を可能とするために、上記のＥＥＰＲＯＭセルでは消去の場合には使用電圧は高く、例えば５Ｖであり、またプログラミングの場合には使用電圧は低く、例えば１Ｖである。閾電圧が高いということは、各々のセルトランジスタの浮遊ゲートが十分に負に荷電されていることを意味している。これに対して閾電圧が低い場合には浮遊ゲートは全く充電されていないか、または充電されてもごくわずかである。各々のセルトランジスタの制御ゲートは、各々のセルトランジスタのワードラインとドレイン端子とビットラインとに接続されている。プログラミングは例えば、ワードラインに−１０Ｖを印加し、ビットラインに５Ｖを印加することによって行われる。各々のセルはかなり容易にプログラミングされてしまうことも多く、いわゆる誤プログラミングとなることもある。この場合は、これらセルは浮遊ゲートが正に荷電された結果として負の閾値を有することになる。セルを読み出す場合には、選択されたワードラインは例えば２．５Ｖであり、相応するビットラインは例えば１Ｖであり、非選択のワードラインおよびビットラインは０Ｖのままである。選択されたセルの閾電圧が低い場合には、この電圧条件ではビットライン電流が流れ、このセルはプログラミングされていると識別される。このセルが消去された場合には、通例はビットライン電流は流れないが、誤プログラミングにより閾電圧は負であり、このセルには、非選択であるにもかかわらず電流が流れる。その後に例えば実際に消去されたセルが読み出される場合には、誤った評価が行われることになる。このような理由によって閾電圧の負の値は一般的に回避されなければならない。また比較的低い動作電圧または複数レベル使用に対しては、セル領域の使用電圧分割は可能な限り少なくし、閾電圧値を設定可能としなければならない。
【０００３】
１９９５年３月のＩＥＥＥ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  １６，  Ｎｏ．３の第１２１〜１２３ページから、充電トランジスタを介して５Ｖに充電可能な、または放電トランジスタを介して０Ｖに放電可能なビットラインが公知である。ここではいわゆる誤プログラミングの問題は、いわゆる自己完結的なプログラミングによって回避される。ビットラインの０Ｖへの放電は次のようにして行われる。すなわちワードラインにおけるパルスが負のフェーズの間には、浮遊ゲートは負に荷電しひいてはセルの使用電圧が下がる。ワードラインのパルスが正のフェーズにおいては、所望の閾電圧にすでに達しているか否かを検査する。所望の閾電圧に達している場合には、セルは開となりこれによりビットラインは放電する。したがって後続の負のパルスでは、さらなるプログラミングが行われることはもはやない。しかしながら種々の測定によって、このビットラインは漏れ電流によって基板に早期に放電してしまい、これによりしばしば不完全なプログラミングになってしまうことが示されている。
【０００４】
ＩＥＤＭ９６のＩＥＥＥ論文の７．４．１〜７．４．４、第１８１〜１８４ページから、上記のビットラインはわずかに開となったトランジスタにより追加充電することが可能であり、これによって過小プログラミング(ein zu geringes Programmieren)は回避可能であることが公知である。しかしここで不利であるのは、これは追加充電トランジスタの脇にある特定のビットライン電圧においてのみ機能することである。また例えば０．１Ｖのわずかな偏差ですでに、過小プログラミングが行われたり、または所望の閾値電圧値に収束しないことがあることである。また別の不利な点は、プログラミングフェーズが約１μｓよりも長くなってはならないことである。１μｓよりも長い場合にはプログラミングの間にビットラインは、追加充電トランジスタを介して再充電され、ひいてはセルが新たにプログラミングされるからである。プログラミングパルス幅が極めて小さい場合には、プログラミング／読み出しサイクルが多く必要であり、総プログラミング時間が不必要に長くなってしまう。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、上記の欠陥を回避し、ビットライン電圧の評価および制御装置を備えた読み出し専用メモリと、このメモリのプログラミングおよび読み出し方法を提供することである。ここではメモリセルの所望の閾電圧を広い範囲において選択可能であり、かつ比較的正確に設定可能である。
【０００６】
【課題を解決するための手段】
上記課題は本発明により、メモリセルが少なくとも１つ設けられており、該メモリセルは、浮遊ゲートを備えたトランジスタを有し、該トランジスタの制御ゲートはワードラインと接続されており、該トランジスタのドレイン端子はビットラインと接続されており、該トランジスタのソース端子は基準電位と接続されており、前記ビットラインは、第１のｐチャネルＭＯＳトランジスタを介してビットライン供給電源電圧と接続され、該第１ｐチャネルＭＯＳトランジスタのゲートは、第２のｐチャネルＭＯＳトランジスタを介してビットライン供給電源電圧と接続され、前記第１ｐチャネルＭＯＳトランジスタの前記ゲートはｎチャネルＭＯＳトランジスタを介して基準電位と接続され、ビットラインは、前記第２ｐチャネルＭＯＳトランジスタのゲートと接続され、前記ｎチャネルＭＯＳトランジスタのゲートは、パルス形状電圧に対する入力側と接続されており、プログラム時には該ｎチャネルＭＯＳトランジスタに正のパルスが加えられ、ワードラインに正のパルスおよび負のパルスとを有するパルス列が供給されることを特徴とする読み出し専用メモリとこのメモリを用いたプログラミング方法とによって解決される。
【０００７】
本発明の別の利点は次のような点にある。すなわち本発明の装置が供給電圧源偏差に格段に無依存で動作する点、従来から通例のプログラミング／読み出しレベルだけを必要としている点、およびビットラインの比較的高い漏れ電流が許容される点にある。
【０００８】
【発明の実施の形態】
本発明の有利な実施形態を図を用いて以下詳しく説明する。
【０００９】
図１には、フラッシュＥＥＰＲＯＭの複数のメモリセルの代表して１つのセルを示されている。このセルは、浮遊ゲートを備えたトランジスタから構成されている。このトランジスタの制御ゲートはワードラインＷＬと接続され、そのドレイン端子はビットラインＢＬと接続され、そのソース端子は基準電位ＧＮＤと接続されている。ビットラインＢＬ上のビットライン電圧を評価および制御する実質的な装置は、２つのｐチャネルＭＯＳトランジスタＭ１およびＭ２、ならびにｎチャネルＭＯＳトランジスタＭ３を有する。ここでビットラインＢＬは、トランジスタＭ１を介してビットライン供給電源電圧ＶＢＬと接続されている。トランジスタＭ２のゲートはビットラインＢＬと接続されており、トランジスタＭ３のゲートにはパルス形状電圧ＰＨＩが印加されている。ここで２つのトランジスタＭ２とＭ３は直列に接続されており、トランジスタＭ２の一方の端子はビットライン供給電源電圧ＶＢＬと接続されており、トランジスタＭ３の一方の端子は基準電圧ＧＮＤと接続されており、これら２つのトランジスタの接続点ＣＨは、トランジスタＭ１のゲートと接続されている。
【００１０】
図２に示されているように、プログラミング開始時にはトランジスタＭ３のゲートの正のパルスＰＨＩによって、トランジスタＭ３は開となり、ひいては接続点ＣＨないしはトランジスタＭ１のゲートはアース電位をとる。これによって今度はトランジスタＴ１が開となり、ひいてはビットライン供給電源電圧ＶＢＬがビットラインの電圧Ｖとして印加される。この後は冒頭に引用した公知の装置と同様に、ワードラインに負のパルスを印加することによってプログラミングを行うことが可能である。パルスの正のフェーズでは、従来技術においてすでに説明したように、セルが十分にプログラミングされた否かが評価される。所望の閾値電圧Ｖｔｈｅｎｄに達していた場合には、セルは導通し、ビットラインＢＬの電圧は減少し、これによってトランジスタＭ２が開となり、結果としてトランジスタＭ１が閉となる。これによってビットライン供給電源電圧ＶＢＬが遮断され、いまや導通しているセルを介してビットラインは基準電位にまで下がる。これでセルＺに対するプログラミングは終了である。冒頭に引用した従来技術と同様に装置は１つのセル領域のビットライン毎に１つ設けられ、これにより１つのワードラインに接続された全てのセルを同時にプログラミングすることが可能である。
【００１１】
複数の値を有するメモリも確実かつ簡単にプログラミングすることが可能である。ここではプログラミングパルスの振幅を変えることによって、種々異なる閾電圧を、ひいては３つ以上の論理状態をプログラミング可能である。
【００１２】
本発明の装置はまた読み出しアンプとして駆動されることも可能である。ここでワードラインＷＬにはプログラミングパルスの代わりに、前記の所望の閾電圧Ｖｔｈｅｎｄよりも高く選択される読み出し電圧を印加する。ここではｎチャネルＭＯＳトランジスタ（Ｍ３）は、次のように接続構成される。すなわらこのトランジスタはｐチャネルＭＯＳトランジスタ（Ｍ１）を介して、ビットラインをビットライン供給電源電圧ＶＢＬよりも通例低いビットライン読み出し電圧ＶＢＬ’にまで前もって引き上げるように接続構成される。読み出しの場合には、ビットラインＢＬ上の論理的０または論理的１によって、セルが消去されたかまたはプログラミングされたかについての情報が得られる。
【００１３】
ワードラインに種々異なる電圧を有するセルを読み出す場合には、複数値を有するメモリ用の読み出しアンプを相応に考えることが可能である。
【図面の簡単な説明】
【図１】本発明の実施例のブロック回路図である。
【図２】図１に示した装置の動作を説明するためのパルス線図である。
【符号の説明】
Ｚ  メモリセル
ＢＬ  ビットライン
ＷＬ  ワードライン
Ｍ１，Ｍ２  ｐチャネルＭＯＳトランジスタ
Ｍ３  ｎチャネルＭＯＳトランジスタ
ＶＢＬ  ビットライン供給電源電圧
ＰＨＩ  パルス形状電圧
Ｖｔｈｅｎｄ  所望の閾電圧
ＰＰ  正のパルス
ＮＰ  負のパルス
【図１】
0003571241.tif 000002
【図２】
0003571241.tif 000003