(57)【特許請求の範囲】
【請求項１】
同一半導体基板上に入力端子と、出力端子と、電源端子と、接地端子を有し、更に内部ＭＯＳトランジスタを含む内部回路を有し、前記入力端子、前記出力端子、前記電源端子、前記接地端子のいずれかと前記内部回路との間に介在する周辺ＭＯＳトランジスタを含む接続部を有する半導体集積回路において、
前記周辺ＭＯＳトランジスタは、第１のチャネル長さを有する第１のチャネル幅部と、前記第１チャネル長さより短い第２のチャネル長さを有する第２のチャネル幅部とを有し、
前記第２のチャネル幅部は、前記２つの第１のチャネル幅部に挟まれ、前記第２のチャネル幅部のチャネル幅方向の幅は、何れの前記第１のチャネル幅部のチャネル幅方向の幅より短く形成され、
前記第２のチャネル長さは前記内部トランジスタの最短のチャネル長さより短いことを特長とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、絶縁ゲート電界効果型のトランジスタ素子を含む半導体集積回路装置に関し、より詳しくはその静電破壊防止構造に関する。
【０００２】
【従来の技術】
まず、図２２を参照して半導体集積回路装置の一般的な構造を簡潔に説明する。半導体集積回路装置０は、外部回路（図示せず）に対する接続部２と、所定の論理処理等を行なう内部回路１とから構成されている。何れの部分にも、絶縁ゲート電界効果型（以下ＭＯＳ型という）のトランジスタが基本的構成要素として集積されている。ここで、発明の理解を容易にするために、接続部２に属するＭＯＳトランジスタを特に周辺トランジスタと呼び、内部回路１に属するＭＯＳトランジスタを内部トランジスタと呼ぶことにする。
【０００３】
接続部２は、入力端子３、出力端子４、電源端子５、接地端子６等を備えている。一般に、入力端子３と内部回路１との間には入力保護回路７が挿入されている。出力端子４には大別して２種類ある。一対の相補型ＭＯＳトランジスタあるいはＣＭＯＳトランジスタからなるインバータ８を利用したＣＭＯＳ出力端子と、オープンドレイン接続されたＮチャネルＭＯＳトランジスタ９を用いたオープンドレイン出力端子である。上述したＣＭＯＳトランジスタやＮチャネルＭＯＳトランジスタは周辺トランジスタの一例である。なお、電源端子５は電源ラインＶＤＤに接続され、接地端子６は接地ラインＧＮＤに接続される。
【０００４】
次に、図２３を参照してＭＯＳトランジスタの一般的な構造を簡潔に説明する。図示の例は、Ｎ＋  シングルドレイン構造（以下この構造をＣＯＮＶ構造と称する）のＮチャネルＭＯＳトランジスタである。シリコン等からなる半導体基板ＳＵＢの上に、二酸化シリコン等からなるゲート絶縁膜ＯＸを介してゲート電極Ｇが形成されている。基板ＳＵＢはＰ型であり、ゲート絶縁膜ＯＸは例えば１００〜８００Åの膜厚を有する。ゲート電極Ｇの両側には、Ｎ＋  型の不純物拡散領域からなるソースＳ及びドレインＤが形成されている。両拡散領域の間にはゲート電極Ｇによって導通制御されるチャネル領域ｃｈが規定される。
【０００５】
半導体集積回路装置の集積密度を高めるために、近年トランジスタ素子が益々微細化される傾向にある。即ち、チャネル領域ｃｈの長さ（以下チャネル長という）が益々短かくなってきている。しかしながら、ＣＯＮＶ構造のトランジスタにおいてチャネル長の短縮化を進めると、ホットエレクトロンによる特性劣化が多発するようになる。
【０００６】
図２４を参照して、近年開発された二重ドレイン構造（以下ＬＤＤ構造と称する）を有するＭＯＳトランジスタを簡潔に説明する。このＬＤＤ構造は、素子の微細化に伴ない顕著になってきたホットエレクトロンによる耐久性劣化を防止するために開発されたものである。図示するようにＬＤＤ構造は、Ｎ−  型の不純物拡散領域とＮ＋  型の不純物拡散領域が連続したドレインＤを備えている。また、ソースＳも同様な構造となっている。なお、いわゆるスケーリング則に従って、チャネル長を短かくすると相似的にゲート絶縁膜ＯＸの膜厚が薄くなる。例えば、ＣＯＮＶ構造におけるゲート絶縁膜の厚みが３００〜４００Åであるのに対して、微細化されたＬＤＤ構造においてはゲート絶縁膜の厚みは１００〜３００Å程度に薄くなる。一方、ＣＯＮＶ構造ではドレイン耐圧あるいはブレークダウン電圧が例えば１０Ｖであるのに対して、ＬＤＤ構造を採用するとドレイン耐圧は例えば２０Ｖ程度に上昇する。
【０００７】
【発明が解決しようとする課題】
図２５を参照して本発明が解決しようとする従来の技術の課題を簡潔に説明する。図２５は、トランジスタ耐圧とチャネル長（以下Ｌ長と称することもある）との関係を示すグラフである。図示するように、ＣＯＮＶ構造のゲート絶縁耐圧あるいはゲートブレークダウン電圧に比べて、微細化されたＬＤＤ構造のゲート絶縁耐圧は低下している。スケーリング則によりゲート絶縁膜が必然的に薄くなったためである。一方、ＬＤＤ構造のドレイン耐圧あるいはＤＣ耐圧はＣＯＮＶ構造のドレイン耐圧に比べて大きく上昇している。加えて、ＣＯＮＶ構造においては、Ｌ長が３μを下回るとパンチスルーが多発する領域となりＩＣ定格電圧を下回るのに対して、ＬＤＤ構造においてはＬ長が１μ程度になるまで、パンチスルー領域は現われない。
【０００８】
図２５のグラフから明らかなように、素子の微細化を進めてＬＤＤ構造を採用すると、場合によってはドレイン耐圧がゲート絶縁耐圧を上回り逆転現象が生じる。この逆転により、ＭＯＳトランジスタの静電気破壊耐量（以下ＥＳＤ耐量と称する）が低下するという問題点が生じる。即ち、ドレイン電極に静電気ストレスが加わりサージ電流が流れると、ドレイン耐圧が高くなっているため、ストレスがゲート絶縁膜に直接影響するようになり絶縁破壊を起こす確率が高くなる。
【０００９】
再び、図２２に戻って従来の技術の問題点をさらに詳細に説明する。従来、内部回路１を構成する内部トランジスタと接続部２を構成する周辺トランジスタは半導体製造プロセス上、基本的に同一の構造を有していた。微細化に伴ない、ホットエレクトロン耐久性劣化の改善に主眼が置かれ、ＥＳＤ耐量については実用的な対策が講じられていなかった。内部トランジスタについてはホットエレクトロンあるいはホットキャリアによる耐久性劣化を防止し動作時の信頼性確保を図ることが重要であるとともに、外部からの静電気ストレスに直接曝されることがないのでＥＳＤ耐量の低下はそれ程問題とはならない。
【００１０】
一方、周辺トランジスタについては外部からの静電気ストレスの影響を直接に受けるため、ＥＳＤ耐量の低下はトランジスタの静電破壊を招き故障が多発するという問題点がある。例えば、オープンドレイン型の出力端子４に接続されるＮチャネルＭＯＳトランジスタ９は、ＣＭＯＳからなるインバータ８を使用したものよりとりわけＥＳＤ耐量が弱く重大な支障を生じていた。
【００１１】
【課題を解決するための手段】
上述した従来の技術の課題に鑑み、本発明は、例えばオープンドレイン出力端子に接続されるＮチャネルＭＯＳトランジスタ等の周辺トランジスタのＥＳＤ耐量を改善することを目的とする。かかる目的を達成するために講じられた手段は以下の通りである。即ち、基本的に、周辺トランジスタは内部トランジスタに比べて静電気ストレス電流を逃がし易いチャネル構造を備えている。なお、ここで言うチャネル構造とは、チャネル自体だけではなくその周辺を含んだＭＯＳ構造を意味する。
【００１２】
以下、図１を参照して具体的に講じられた手段を列挙する。図１はオープンドレイン出力端子に接続されたＮチャネルＭＯＳトランジスタ９の構造を示す模式図である。ドレインＤはオープン状態にあり、偶発的に外部から静電気ストレス電流ＥＳが印加される可能性がある。一方、ソースＳは接地されており、半導体基板ＳＵＢも接地されている。また、ゲート電極Ｇには内部回路からゲート電圧が供給される。
【００１３】
第１の具体的手段として、周辺トランジスタ９のチャネル長Ｌは、定格耐圧を満たす範囲で内部トランジスタの内最小のチャネル長より短かく設定されており、静電気ストレス電流ＥＳを逃がし易いチャネル構造となっている。また周辺トランジスタ９のチャネル長Ｌは内部トランジスタの内最小のチャネル長と同じでもよいが、ホットエレクトロンの耐久性によってチャンネル長を短かくする限度が決まる。
【００１４】
かかる場合、周辺トランジスタは急激なパンチスルーによる耐圧の低下から定格耐圧を下回る下限チャネル長よりも長いチャネル長に設定すべきである。即ち、無制限にチャネル長を短縮化することは実用的でない。好ましくは、周辺トランジスタ９のＬ長をチャネル幅方向に沿って部分的に短かくしても良い。即ち、周辺トランジスタ９は通常のチャネル長に設定された第１チャネル幅部と、局所的に短縮化されたチャネル長に設定された第２チャネル幅部を有するチャネル構造としても良い。
【００１５】
第２の具体的手段として、周辺トランジスタ９の接地ラインＧＮＤに対する基板ＳＵＢのコンタクトを付加抵抗Ｒを介して行なう構造としている。さらには、これに代えてあるいはこれに加えて、接地を取るための基板コンタクトを周辺トランジスタ９のドレイン領域Ｄから離れた位置に設けた構造を採用しても良い。
第３の具体的手段として、周辺トランジスタ９は、ソースコンタクトとゲート電極Ｇとの間の距離が、ドレインコンタクトとゲート電極Ｇとの間の距離に比べて小さく設定された所謂非対称構造を備えるようにした。さらには、半導体基板ＳＵＢとしてエピタキシャルウェハを用いることが好ましい。
【００１６】
第４の具体的な手段として、内部トランジスタ（図示せず）はＬＤＤ構造を有する一方、周辺トランジスタ９をＣＯＮＶ構造とした。これに付随して、あるいはこれとは独立的に、周辺トランジスタ９がドレイン領域Ｄの端部に沿って少なくとも部分的に厚みの小さなゲート絶縁膜ＯＸを備えた構造としても良い。また、周辺トランジスタ９はドレイン領域Ｄの端部に沿って少なくとも部分的に基板領域ＳＵＢより高濃度の表面不純物領域を備えるようにしても良い。さらには、周辺トランジスタ９は、ゲート電極Ｇの直上に形成されたゲートコンタクトを介して金属ゲートラインに接続するようにしても良い。
【００１７】
第５の具体的手段として、周辺トランジスタ９を不純物拡散自己整合型のＤＳＡ構造とした。
【００１８】
【作用】
引き続き、図１を参照して本発明の作用を詳細に説明する。図１の中段にオープンドレインＮチャネルＭＯＳトランジスタ９の結線を示す。ドレインＤはオープン状態にある一方、ソースＳは種々の抵抗成分Ｒを介して接地ラインＧＮＤに接続されている。また、基板ＳＵＢも種々の抵抗成分Ｒを介して接地ラインＧＮＤに接続されている。図から明らかなように、Ｎ型のドレインＤとＰ型の基板ＳＵＢとＮ型のソースＳはＮＰＮ接合となっており、等価的にＮＰＮバイポーラトランジスタと見做すことができる。
【００１９】
図１の下段に、等価的なバイポーラトランジスタの結線を示す。ＮＰＮバイポーラトランジスタのコレクタＣはＭＯＳトランジスタ９のドレインに対応しており、ベースＢは同じく基板ＳＵＢに対応しており、エミッタＥは同じくソースＳに対応している。コレクタとベースの間にはダイオードＤｉが接続されている。このダイオードはドレインＤと基板ＳＵＢのＰＮジャンクションによるものである。コレクタＣはオープン状態にある一方、ベースＢはベース抵抗ＲＢを介して接地されており、エミッタＥはエミッタ抵抗ＲＥを介して同じく接地されている。所謂エミッタ接地構造である。なお、ベース抵抗ＲＢ及びエミッタ抵抗ＲＥは、図１の中段に示す抵抗成分Ｒに各々対応している。
【００２０】
オープン状態にあるコレクタ端子にパルス状の静電気ストレス電流ＥＳあるいはサージ電流が印加されると、ダイオードＤｉの耐圧を越えてトランジスタのベースＢにベース電流ＩＢＯＮ  が流れ、バイポーラトランジスタは導通状態になる。従って、コレクタＣとエミッタＥとの間にコレクタ電流ＩＣＯＮ  が直接流れる。このようにして、静電気ストレス電流ＥＳは接地ラインＧＮＤに導かれ、ゲート絶縁膜ＯＸの静電破壊を未然に防止できる。このコレクタ電流ＩＣＯＮ  は、具体的にはパンチスルー電流あるいは表面ブレークダウン電流となって流れることになる。静電気ストレス電流ＥＳを逃がし易くすればする程周辺トランジスタのＥＳＤ耐量が増加する。
【００２１】
図から明らかなように、静電気ストレス電流ＥＳを逃がし易くするためには、第１にエミッタＥとコレクタＣとの間のコンダクタンスを小さくすれば良い。このことは、等価的に見ると、エミッタ接地バイポーラトランジスタのｈＦＥ（電流増幅率）を大きくすることに他ならない。この目的で、前述した第１の具体的手段が講じられた。例えば、周辺トランジスタ９のチャネル長Ｌを内部トランジスタのチャネル長より短かく設定することにより、コンダクタンスが改善され大量のコレクタ電流ＩＣＯＮが流れる。同様の目的で、第５の手段が講じられた。即ち、周辺トランジスタ９をＤＳＡ構造とすることにより、チャネル長Ｌを大幅に短縮化できる。
【００２２】
第２に、ベース抵抗ＲＢを大きくすることにより、ベース電流ＩＢＯＮ  が流れ易くなり、容易にダイオードＤｉの耐圧を越えて速やかにバイポーラトランジスタが導通状態になる。早く導通状態になればなる程ＥＳＤ耐量が向上する。この目的のために、前述した第２の具体的手段が講じられた。例えば、周辺トランジスタ９の基板コンタクトを付加抵抗Ｒを介して接地ラインＧＮＤに接続することにより、等価的にベース抵抗ＲＢを大きくすることができる。
【００２３】
第３に、エミッタ抵抗ＲＥをできるだけ小さくすることにより、コレクタ電流ＩＣＯＮが流れ易くなる。この目的のために、前述した第３の手段が講じられた。例えば、ソースコンタクトとゲート電極との間の距離がドレインコンタクトとゲート電極との間の距離に比べて小さく設定された非対称構造を採用することにより、等価的にエミッタ抵抗ＲＥを下げることができる。
【００２４】
第４に、ダイオードＤｉの耐圧を下げればバイポーラトランジスタがオンし易くなりＥＳＤ耐量が改善される。この目的で、前述した第４の具体的手段が講じられた。例えば、周辺トランジスタのみをＣＯＮＶ構造とすることにより、ドレインのブレークダウン電圧が低下し、等価的にダイオードＤｉの耐圧を小さくできる。
【００２５】
以上説明したように、本発明は静電気ストレス電流に対してＭＯＳ周辺トランジスタが等価的にバイポーラ動作を行なってストレスを除去できる点に着目したものである。バイポーラ動作あるいはバイポーラアクションを高速且つ効率的に引き起こすために上述したチャネル構造が採用され、ＭＯＳ周辺トランジスタのＥＳＤ耐量を大幅に改善することが可能となる。
【００２６】
【実施例】
以下、図面を参照して本発明の好適な実施例を詳細に説明する。
図２は、本発明にかかる周辺トランジスタ９の第１実施例を示す模式的な平面図である。本例においては、周辺トランジスタ９のチャネル長Ｌは定格耐圧を満たす範囲で内部トランジスタの内最小のチャネル長と同じかもしくはより短かく設定されている。内部トランジスタは与えられた機能や要求される動作特性に応じて大小様々のチャネル長を有する。従って、周辺トランジスタ９のＥＳＤ耐量を内部トランジスタに比べて高くするためには、周辺トランジスタ９のチャネル長Ｌを内部トランジスタの最小チャネル長よりも短かくする必要がある。しかしながら、チャネル長ＬはあくまでＩＣ定格耐圧を保持できる範囲でなければならない。チャネル長Ｌを極端に短縮化すると、ＤＣ耐圧あるいはドレイン耐圧が定格を下回ってしまう。
【００２７】
周辺トランジスタ９は、例えばオープンドレイン出力端子に用いられるＮチャネルＭＯＳトランジスタである。このチャネル長Ｌを小さくすることにより、ＮチャネルＭＯＳトランジスタをＮＰＮトランジスタと見立てた場合のコンダクタンスが向上し、静電気ストレスを逃がす能力が改善される。これに対して、従来周辺トランジスタのＥＳＤ耐量が低い欠点を補うため、オープンドレイン端子に抵抗を付加していた。このため、オープンドレイントランジスタのドライバビリティが低くなる。これを補うために、チャネル幅を大きくする必要があった。一方、本実施例においては、ＥＳＤ耐量が向上するため、何等付加抵抗を要せずチャネル幅Ｗを大きくする必要がない。結果的に、チャネル長Ｌ及びチャネル幅Ｗをともに小さくすることができ、周辺トランジスタの微細化に寄与できる。
【００２８】
図３は、ＭＯＳトランジスタのＬ長と耐圧との関係を示すグラフである。ＬＤＤ構造の場合を示しておりドレイン耐圧が高くなっている。Ｌ長の比較的大きい領域Ｂ例えば３μ以上の領域で、トランジスタブレークダウン電圧ＴｒＢＶはゲートブレークダウン電圧を上回っている。従来の周辺トランジスタのＬ長は内部トランジスタと同様にこの領域に設定されていた。一方、Ｌ長の小さな領域例えば２μｍ以下ぐらいでは、トランジスタブレークダウン電圧が低下しパンチスルー領域となる。本発明においては、定格を上回り且つ好ましくはゲートブレークダウン電圧を下回る範囲Ａで周辺トランジスタのＬ長を設定している。例えば、電源電圧定格５ＶのＩＣでは０．４から１．２μｍ、３ＶのＩＣでは０．２から１．２μｍ程度の範囲となる。
【００２９】
このように、内部トランジスタと同様に周辺トランジスタがＬＤＤ構造であっても、単にＬ長を小さくすることでＥＳＤ耐量を改善できる。従って、図２の実施例においては、周辺トランジスタと内部トランジスタを同一の半導体プロセスで形成できるため何等工程を増やす必要がない。
図４は、本発明にかかる周辺トランジスタの第２実施例を示す模式的な平面図である。周辺トランジスタ９は通常のチャネル長Ｌ１に設定された第１チャネル幅部１１と、局所的に短縮化されたチャネル長Ｌ２に設定された第２チャネル幅部１２とを有している。図２に示す第１実施例と異なり、本実施例においてはＬ長を部分的に短縮化している。高電圧であっても静電気ストレス電流量は少ないので、第２チャネル幅部１２が狭くても十分ストレスを逃がすことができる。一方、通常の動作において、第２チャネル幅部１２は第１チャネル幅部１１に比べてパンチスルーを生じる確率が高くなる。しかしながら、第２チャネル幅部１２の寸法が小さいので、パンチスルーが起きてもリーク電流が少なくて済むという利点がある。
【００３０】
図５は、周辺トランジスタのＥＳＤ耐量とＬ長との関係を示すグラフである。図から明らかなように、Ｌ長を短かくするとＥＳＤ耐量が向上する。しかしながら、所定の下限チャネル長ＬＬを越えて短かくすると、再びＥＳＤ耐量の低下をもたらす危険性がある。このため、周辺トランジスタのＬ長は下限チャネル長ＬＬよりも長く設定すべきである。例えば、電源電圧定格５ＶのＩＣでは下限チャネル長は０．４μｍ、３ＶのＩＣでは０．２μｍ程度となる。
【００３１】
図６は本発明にかかる周辺トランジスタ９の第３実施例を示す模式的な平面図であり、ＮチャネルＭＯＳトランジスタをオープンドレイン出力端子に接続した例である。接地を取るための基板コンタクト１３を周辺トランジスタ９のドレイン領域Ｄから離れた位置に設けている。例えば、基板コンタクト１３は周辺トランジスタ９のソース領域Ｓ側にあり、基板コンタクト１３とソース領域Ｓとの間の距離に比べて、基板コンタクト１３とドレイン領域Ｄとの間の距離ｂが大きくなっている。
【００３２】
これに加えて、基板コンタクト１３は付加抵抗１４を介して接地ラインＧＮＤに接続されている。この付加抵抗１４は、例えばポリシリコン膜等をパターニングして形成することができる。
図７は、図６に示す第３実施例の模式的な断面構造を示す図である。基板コンタクト１３とドレイン領域Ｄとの間の距離が離れているため、両者の間に基板ＳＵＢを介して大きな抵抗成分Ｒ１が加わる。また、基板コンタクト１３と接地ラインＧＮＤとの間には付加抵抗１４が介在するため同様に抵抗成分Ｒ２が加わる。この結果、ドレイン領域Ｄと接地ラインＧＮＤとの間には大きな抵抗成分Ｒ１及びＲ２が直列的に加わることになる。
【００３３】
図８は、図７に示すＭＯＳトランジスタをＮＰＮバイポーラトランジスタと見立てた場合の等価回路図である。図示するように、オープンコレクタとベース側の接地ラインＧＮＤとの間には、ダイオードＤｉを介して抵抗成分Ｒ１及びＲ２の直列接続からなるベース抵抗ＲＢが加わる。このベース抵抗ＲＢを大きくすることにより、ＮＰＮバイポーラトランジスタがオンし易くなるため、ＥＳＤ耐量が改善される。換言すると、少ないベース電流ＩＢＯＮ  でバイポーラトランジスタは導通状態になる。
【００３４】
図９は、本発明にかかる周辺トランジスタ９の第４実施例を示す模式的な平面図である。本例においては、ソースコンタクト１５とゲート電極Ｇとの間の距離ｃが、ドレインコンタクト１６とゲート電極Ｇとの間の距離ｄに比べて小さく設定されており、周辺トランジスタ９は非対称構造を有する。なお、仮にソースコンタクト１５と併せてドレインコンタクト１６もゲート電極Ｇに近付けると、逆にＥＳＤ耐量が劣化するので好ましくない。
【００３５】
図１０は、図９に示す実施例の模式的な断面構造を示す。図示するように、ゲート電極Ｇとソースコンタクト１５との間の距離が短縮化されているので、ソース領域Ｓを通過する実効的な電流経路が短かくなり抵抗成分Ｒを小さくできる。
図１１は、図１０に示すオープンドレインタイプのＮチャネルＭＯＳトランジスタをＮＰＮバイポーラトランジスタに見立てた場合の等価回路図である。図示するように、エミッタＥと接地との間に図１０に示す抵抗成分Ｒからなるエミッタ抵抗ＲＥが介在している。このエミッタ抵抗ＲＥを可能な限り小さく設定しているので、ＮＰＮトランジスタのコンダクタンスが改善されコレクタ電流ＩＣＯＮが流れ易くなり、ＥＳＤ耐量が改善できる。
【００３６】
図１２は、本発明にかかる半導体集積回路装置の第５実施例を示す部分断面図である。本例においては、基板ＳＵＢはエピタキシャルウェハを用いている。このウェハ上にＮチャネルＭＯＳトランジスタ等の周辺トランジスタ９が形成される。エピタキシャルウェハは例えばＰ＋  の高不純物濃度を有しており、導電性に優れている。このウェハに、ＮチャネルＭＯＳトランジスタを設ける。このようにすると、オープンドレインＤに加わる静電気ストレス電流ＥＳは一部導電性に優れた基板ＳＵＢを介してソースＳ側に流れる。ＮＰＮバイポーラトランジスタとして等価的に見た場合、エミッタとコレクタ間のコンダクタンスが改善されるため、周辺トランジスタ９のＥＳＤ耐量が向上する。
【００３７】
図１３は、本発明にかかる周辺トランジスタ９の第６実施例を示す模式的な平面図である。本例においては、内部トランジスタ（図示せず）が二重ドレインのＬＤＤ構造を有する一方、図示する周辺トランジスタ９は少なくとも部分的に一重ドレインの通常構造あるいはＣＯＮＶ構造を有する点に特徴がある。図示するように、第１チャネル幅部１７はＬＤＤ構造であるのに対して、第２チャネル幅部１８のみ選択的にＣＯＮＶ構造となっている。勿論、周辺トランジスタ９を完全にＣＯＮＶ構造としても良いが、その時にはホットエレクトロンによる耐久性劣化が懸念される。本例のように、ＣＯＮＶ構造の部分を局限化しておけば、ホットエレクトロンによる劣化がチャネル幅部全体に拡大する惧れがないという利点がある。なお、静電気ストレス電流量は比較的少ないので、ＣＯＮＶ構造の部分が狭くても十分に対応することができる。
【００３８】
図１４は、図１３に示す実施例の断面構造を示しており、左側がＸＸ線に沿って切断されたＣＯＮＶ構造の部分を示し、右側はＹＹ線に沿って切断されたＬＤＤ構造の部分を示す。ＣＯＮＶ構造の部分は基板のＰ型領域とドレインＤのＮ＋型領域が接する構造を有しており、ＰＮ＋  接合ダイオードＤｉの耐圧が比較的低い。これに対して、ＬＤＤ構造の部分では、基板のＰ型領域とドレインＤのＮ−型領域が接しており、ＰＮ−  接合ダイオードの耐圧は比較的高い。
【００３９】
図１５は、静電気ストレス解放時におけるダイオードＤｉの動作特性を示すグラフである。ＣＯＮＶ構造におけるＰＮ接合ダイオードＤｉは比較的低電圧でオンし速やかにオン電流を供給できる。一方、ＬＤＤ構造におけるＰＮ接合ダイオードは比較的高い電圧になるまでオンしない。このため、静電気ストレス解放のための応答性が悪い。
【００４０】
図１６は、チャネル幅全体に沿ってＣＯＮＶ構造を有する周辺トランジスタと、同じくＬＤＤ構造を有する周辺トランジスタについて、トランジスタのゲートＬ長即ちチャネル長とＥＳＤ耐量との関係を示すグラフであり、実測データに基づいている。グラフから明らかなように、チャネル長に関わらず、ＣＯＮＶ構造のＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジスタに比べて優れたＥＳＤ耐量を有することが理解できる。
【００４１】
図１７は、本発明にかかる周辺トランジスタの第７実施例を示す模式的な断面図である。周辺トランジスタ９はドレイン領域Ｄの端部に沿って少なくとも部分的に厚みの小さなゲート絶縁膜ＯＸを備えている点に特徴がある。このように、ゲート絶縁膜ＯＸを薄くすると、その直下に位置するＰＮ接合ダイオードＤｉの耐圧が下がり等価的にバイポーラトランジスタがオンし易くなる。換言すると、チャネルｃｈを介して表面ブレークダウン電流が流れ易くなるため、ＥＳＤ耐量が改善される。なお、チャネル幅部全体に渡ってゲート絶縁膜ＯＸを薄くしても構わないが、通常動作におけるパンチスルーを防止するためには、本例のように部分的にゲート絶縁膜を薄くすることが好ましい。この実施例は特に従来の５Ｖ標準電源電圧から３Ｖ（いわゆる３Ｖ系とは基準電源電圧は３．５Ｖである）及びそれ以下の電源電圧で駆動する半導体集積回路装置あるいはＩＣに有効である。
【００４２】
図１８は、本発明にかかる周辺トランジスタの第８実施例を示す模式的な部分断面図である。周辺トランジスタ９は、ドレイン領域Ｄの端部に沿って少なくとも部分的に基板領域ＳＵＢよりも高濃度の表面不純物領域１９を有している点に特徴がある。例えば、周辺トランジスタ９がＮチャネル型である場合には、ドレイン領域ＤはＮ型の不純物領域となっている。また、基板領域ＳＵＢはＰ型の不純物領域を有している。両領域の間にＰ±型の表面不純物領域１９を拡散形成する。このようにすると、ＰＮ接合ダイオードＤｉの耐圧が下がりトランジスタ９のＥＳＤ耐量が改善できる。換言すると、チャネルｃｈに沿って表面ブレークダウンが生じ易くなるため、等価的にＮＰＮバイポーラトランジスタがオンし易くなる。前述した第７実施例と同様に高濃度の表面不純物領域１９はチャネル幅部に沿って部分的に形成することが好ましい。また、本実施例は特に低電圧駆動化された３ＶＩＣに有効である。なお、表面不純物領域１９の濃度は基板領域ＳＵＢの不純物濃度に比べて若干高めに設定することが好ましい。
【００４３】
図１９は、本発明にかかる周辺トランジスタの第９実施例を示す模式的な平面図である。周辺トランジスタ９は、ゲート電極Ｇの直上に形成されたゲートコンタクト２０を介して金属ゲートライン２１に接続されていることを特徴とする。このようにすると、従来に比べて、ゲート電極Ｇとアルミニウム等からなる金属ゲートライン２１との間に介在する抵抗成分を小さくすることができる。
【００４４】
図２０は、図１９に示す第９実施例の模式的な断面構造を示す。ゲート電極Ｇの直上に設けられたゲートコンタクト２０は、その上に重ねられた金属ゲートライン２１に直接接続される。この結果、両者の間に介在する抵抗成分Ｒの値を従来に比し低減できる。この抵抗成分Ｒを下げることにより、ゲート電極Ｇの電位を接地レベルに近付けることができる。このため、チャネルｃｈにおける表面ブレークダウンが起こり易くなるという利点がある。
【００４５】
最後に、図２１は本発明にかかる周辺トランジスタの第１０実施例を示す模式的な断面図である。本例においては、ＮチャネルＭＯＳトランジスタ９は不純物拡散自己整合型のＤＳＡ構造を有している点に特徴がある。図示するように、ＤＳＡ構造はＰ型の基板ＳＵＢに対して順次、自己整合的にＮ型及びＰ型の不純物拡散を行ない、Ｎ型のドレイン領域ＤとＮ型のソース領域Ｓと両者の間に介在するＰ型のチャネル領域ｃｈを形成するものである。図から明らかなように、ＤＳＡ構造においては、チャネルｃｈが不純物拡散層の厚み方向に形成されるので、チャネル長を極端に短かくできる。このため、等価的にＮＰＮバイポーラトランジスタのコンダタンスを非常に大きくとることが可能になる。
【００４６】
以上、本発明にかかる周辺トランジスタの第１実施例から第１０実施例までオープンドレイン端子に用いられる例として説明してきたが、以下その他の応用例について説明する。図２６（Ａ）は本発明にかかるＮチャネルＭＯＳトランジスタ９のゲートをソースに接続（以下オフ結線と称する）した状態で、ＮチャネルＭＯＳ出力トランジスタ２２自身とは別に付加した第１の応用例の回路を示す模式的ブロック図である。これまで出力などの周辺トランジスタ自身のＥＳＤ耐量を向上する実施例について多く説明してきたが、本応用例では例えば出力トランジスタのオン時の電流ＩＤＳをあまり多くとれない場合などに有効である、すなわち第１実施例のようにチャネル長を短くすると自動的にＭＯＳトランジスタのコンダクタンスｇｍは上昇するからである。
【００４７】
第２実施例のように、チャネルの部分を短くしてもその部分のオン時のｇｍ増大は避けられないが本応用例ではチャネル長の短いＮチャネルＭＯＳトランジスタ９は常にオフしていることになり完全に避けられる。静電気ストレスはＮチャネルＭＯＳトランジスタ９が逃がしてくれるため、出力トランジスタを含めた回路としてのＥＳＤ耐量は向上できる。オフ結線のＮチャネルＭＯＳトランジスタ９のチャネル長が短いことなどによるリーク電流は、第２実施例において説明したのと同様にチャネル幅は小さくても充分であることから問題とはならない。本応用例には第１から第１０実施例までどのトランジスタを用いてもかまわない。以下、本応用例のような本発明にかかるＮチャネルＭＯＳトランジスタ９をオフ結線で付加することを保護素子として付加すると称する。
【００４８】
図２６（Ｂ）は、本発明にかかるＮチャネルＭＯＳトランジスタ９をＣＭＯＳ出力端子に保護素子として付加した第２の応用例の回路を示す模式的ブロック図である。効果としては第１の応用例と同様である。
図２６（Ｃ）は、本発明にかかるＮチャネルＭＯＳトランジスタ９を入出力端子に保護素子として付加した第３の応用例の回路を示す模式的ブロック図である。効果としては第１の応用例と同様であるが、さらなる利点として入力インバータ２５の静電気ストレス保護用の抵抗を付加しなくても充分なＥＳＤ耐量が得られるという点である。
【００４９】
図２７（Ａ）は、本発明にかかるＮチャネルＭＯＳトランジスタ９を入力端子に保護素子として付加した第４の応用例の回路を示す模式的ブロック図である。従来の一般的入力保護回路は図（Ｂ）に示すごとく保護ダイオード２７を使用したようなものであるが、入力保護抵抗２６を少なからず高い値にしなければならなかった、すなわち数ｋΩからひどい時には数１０ｋΩにしないと充分なＥＳＤ耐量が確保できなかった。しかしながら、本応用例のごとくすることで入力保護抵抗２６は数ｋΩ以下（５ｋΩ以下）の抵抗値、もしくは付加しなくても充分なＥＳＤ耐量を確保することができ大変有効である。特には高速応答が要求される半導体集積回路装置の入力端子においては、入力保護抵抗２６のＣＲ時定数増大による遅延を大きく避けることができ大変有益となる。ここで、入力保護抵抗２６は、本発明ＮチャネルＭＯＳトランジスタの図中左側に位置させているが、これは右側に位置させても同じ効果が得られる。
【００５０】
近年、半導体集積回路装置の微細化による高集積化、高速化の進展はめざましいものがあるが、さらに高速化を実現するためにはＭＯＳトランジスタのソースＳ及びドレインＤの基板ＳＵＢに対する接合容量が問題になってくる。そこで次のような素子構造が実現されつつある。
図２８は、絶縁膜上に形成された薄膜トランジスタを示す模式的断面図である。いわゆるＴＦＴトランジスタとかＳＯＩトランジスタ等のように称されるものである。以下、簡単のためＳＯＩトランジスタと称する。図２８からわかるようにソースＳ及びドレインＤの底面は基板ＳＵＢ２９ではなく絶縁膜３０に接していて接合容量の低減がなされている、また基板ＳＵＢ２９はほとんどチャネル領域ｃｈの部分しかないことがわかる。基板ＳＵＢは電位２９を取ることもできず、またＰＮ接合部２８は従来のＭＯＳトランジスタに比べて極端に面積が少ない、このことからトランジスタ自体のＥＳＤ耐量も大きく低下するが、例えば入力端子に第４の応用例で示したような一般的な保護ダイオード２７を用いたとしてもほとんど効果が期待できない。
【００５１】
したがって、ＳＯＩトランジスタからなる半導体集積回路装置の入力及び出力端子には第１から第４の応用例に示したごとく本発明にかかるＮチャネルＭＯＳトランジスタを使用するのが大変効果的である。（図示しないが）これが第５の応用例である。もちろん、かかるＮチャネルＭＯＳトランジスタは第１から第１０実施例のいずれでもかまわない。入力及び出力に限らず、電源系を構成するＭＯＳトランジスタに適用（例えば、図２２の電源端子５と接地端子６の間にかかるＮチャネルＭＯＳトランジスタを挿入すると言うこと）しても大変効果的であるし、内部回路の全てのＭＯＳトランジスタに適用するのもより効果的である。
【００５２】
【発明の効果】
以上に説明したように、本発明によれば、外部回路との接続部に設けられた絶縁ゲート電界効果型の周辺トランジスタと内部回路を構成する絶縁ゲート電界効果型の内部トランジスタとを含む半導体集積回路装置において、周辺トランジスタは内部トランジスタに比べて静電気ストレス電流を逃がし易いチャネル構造を備えているため、周辺トランジスタのＥＳＤ耐量を内部トランジスタより高くすることができるという効果がある。一般に、周辺トランジスタは内部トランジスタに比べて静電気ストレスの影響を直接受けるため、そのＥＳＤ耐量を高めることにより、半導体集積回路装置全体の信頼性を向上できるという効果がある。又、本発明においては、周辺トランジスタのＥＳＤ耐量を選択的に改善する一方、内部トランジスタに関しては構造上及び動作特性上何等変更を要しないので、通常と同じようにホットキャリアに起因する劣化等に対して耐久性を有している。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置に組み込まれる周辺トランジスタの基本的な構成及び作用を説明するための模式図である。
【図２】本発明にかかる周辺トランジスタの第１実施例を示す模式的な平面図である。
【図３】第１実施例の動作を説明するためのグラフである。
【図４】本発明にかかる周辺トランジスタの第２実施例を示す模式的な平面図である。
【図５】周辺トランジスタにおけるチャネル長とＥＳＤ耐圧との関係を示すグラフである。
【図６】本発明にかかる周辺トランジスタの第３実施例を示す模式的な平面図である。
【図７】第３実施例の構造を示す模式的な部分断面図である。
【図８】第３実施例の動作を説明するための等価回路図である。
【図９】本発明にかかる周辺トランジスタの第４実施例を示す平面図である。
【図１０】第４実施例の構造を示す模式的な断面図である。
【図１１】第４実施例の動作を説明するための等価回路図である。
【図１２】本発明にかかる周辺トランジスタの第５実施例を示す模式的な部分断面図である。
【図１３】本発明にかかる周辺トランジスタの第６実施例を示す模式的な平面図である。
【図１４】第６実施例の構造を示す部分断面図である。
【図１５】第６実施例の動作を説明するための電流電圧特性グラフである。
【図１６】周辺トランジスタのチャネル長とＥＳＤ耐量との関係を示すグラフである。
【図１７】本発明にかかる周辺トランジスタの第７実施例を示す模式的な部分断面図である。
【図１８】本発明にかかる周辺トランジスタの第８実施例を示す模式的な部分断面図である。
【図１９】本発明にかかる周辺トランジスタの第９実施例を示す模式的な平面図である。
【図２０】第９実施例の構造を示す模式的な部分断面図である。
【図２１】本発明にかかる周辺トランジスタの第１０実施例を示す模式的な部分断面図である。
【図２２】半導体集積回路装置の一般的な構成を示す模式的なブロック図である。
【図２３】ＮチャネルＭＯＳトランジスタの一般的なＣＯＮＶ構造を示す断面図である。
【図２４】ＮチャネルＭＯＳトランジスタの一般的なＬＤＤ構造を示す断面図である。
【図２５】ＭＯＳトランジスタの一般的なチャネル長とトランジスタ耐圧との関係を示すグラフである。
【図２６】（Ａ）本発明にかかるＮチャネルＭＯＳトランジスタ９をＮチャネルオープンドレイン出力に保護素子として付加した第１の応用例の回路を示す模式的ブロック図である。
（Ｂ）本発明にかかるＮチャネルＭＯＳトランジスタ９をＣＭＯＳ出力端子に保護素子として付加した第２の応用例の回路を示す模式的ブロック図である。
（Ｃ）本発明にかかるＮチャネルＭＯＳトランジスタ９を入出力端子に保護素子として付加した第３の応用例の回路を示す模式的ブロック図である。
【図２７】（Ａ）本発明にかかるＮチャネルＭＯＳトランジスタ９を入力端子に保護素子として付加した第４の応用例の回路を示す模式的ブロック図である。
（Ｂ）従来の一般的入力保護回路を示す模式的ブロック図である。
【図２８】絶縁膜上に形成された薄膜トランジスタを示す模式的断面図である。
【符号の説明】
０  半導体集積回路装置
１  内部回路
２  接続部
３  入力端子
４  出力端子
５  電源端子
６  接地端子
７  入力保護回路
８  ＣＭＯＳインバータ
９  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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