(57)【特許請求の範囲】
【請求項１】
複数のメモリバンクを集めたメモリブロックを複数備え、入力されたバンクアドレス，行アドレス及び列アドレスに従って、前記メモリブロック中の特定のメモリセルにアクセスする半導体記憶装置において、
前記行アドレスをデコードして行選択信号を生成する行デコード手段と、
前記列アドレスの一部である第１の所定部分をデコードして第１の列プリデコード信号を生成するとともに、前記列アドレスの一部である第２の所定部分をデコードして第２の列プリデコード信号を生成し、前記メモリセルをセンスするセンスアンプが配置された前記メモリブロック内の領域毎に、前記第１及び第２の列プリデコード信号を供給する列プリデコード手段と、
前記センスアンプが配置された前記メモリブロック内の領域に設けられ、前記第１及び第２の列プリデコード信号をデコードして前記列アドレスのメインデコードを行うことにより、前記列アドレスで指定されるメモリブロック上の列を選択する列選択手段とを具備し、
前記センスアンプが配置された前記領域に対して一方の側に前記第１の列プリデコード信号が出力される列選択信号線を配置し、前記センスアンプが配置された前記領域に対して他方の側に前記第２の列プリデコード信号が出力される列選択信号線を配置したことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２の列プリデコード信号を相互に向き合う方向から前記列選択手段へ供給するようにしたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記列プリデコード手段は、前記バンクアドレスとともに前記列アドレスの前記第１及び第２の所定部分をデコードして前記第１及び第２の列プリデコード信号を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記列プリデコード手段は前記行デコード手段に隣接して配置され、
前記行選択信号で駆動されるワード線と前記列選択信号線を平行に配線して前記メモリブロックへ供給することで前記メモリセルにアクセスすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
隣接する前記ワード線の間に前記列選択信号線を配線したことを特徴とする請求項４項記載の半導体記憶装置。
【請求項６】
前記ワード線及び前記列選択信号線を同一方向から前記メモリブロックへ供給することを特徴とする請求項４又は５記載の半導体記憶装置。
【請求項７】
前記ワード線及び前記列選択信号線を同一の配線層で配線したことを特徴とする請求項４〜６の何れかの項記載の半導体記憶装置。
【請求項８】
前記ワード線の各々は、前記メモリセルに接続された複数のサブワード線と該複数のサブワード線を共通に制御する１本のメインワード線で構成された階層化ワード線構造になっていることを特徴とする請求項４〜７の何れかの項記載の半導体記憶装置。
【請求項９】
前記第１及び第２の列プリデコード信号を前記センスアンプが設けられた前記領域へバンク毎に供給したことを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記メモリブロック内に配置されているメモリセル上に、複数の金属配線層の間を接続するための接続手段を設けたことを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
前記接続手段はスルーホールであることを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
入出力信号線を通じて前記メモリブロック中の特定のメモリセルにアクセスする半導体記憶装置であって、
前記列選択信号線及び前記入出力信号線が互いに直交するように、該列選択信号線及び前記入出力信号線を配置したことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、独立の記憶単位であるメモリバンクが複数個設けられた半導体記憶装置に関し、特に、これらのメモリバンクが一塊になって構成されたメモリブロックを複数備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１２は従来の技術による半導体記憶装置の概略構成を示したものであって、以下では便宜上２５６Ｍ（メガ）ビットの記憶容量を持ったＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を想定して説明を行う。この半導体記憶装置は図中に符号Ｂａ０〜Ｂａ３１で示した３２個のバンクから構成されており、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）などが通常４バンク程度で構成されているのに比べて多数のバンクから構成されている。このように全体を複数のバンクに分割しているのは次のような理由による。すなわち、ＤＲＡＭなどでは内部のメモリセルが充放電によって記憶動作を行っているため、半導体記憶装置の内部では自身に接続されているバスの転送速度ほどは高速に動作することができない。こうしたことから、半導体記憶装置内部のメモリセルアレイを複数のバンクに分割し、それらを並列動作させることで、半導体記憶装置の外部から見たときにこの半導体記憶装置がバスと同程度の速度で高速動作をしているように見せかけている。
【０００３】
各バンクは論理的に独立したメモリと考えて良く、上述したように、これら複数のバンクを順次動作させながら各メモリセルとの間でデータをシリアルに入出力することで、全体としての高速動作を実現している。図１２に示した半導体記憶装置においても一般的なＤＲＡＭと同様に個々のメモリセルが２次元配置されている。そして、多数あるメモリセルアレイの何れか一つを特定するために、半導体記憶装置に与えられるアドレス信号には、バンクを指定するためのバンクアドレス，Ｘ方向の行を指定するための行（ロウ）アドレス，Ｙ方向の列を指定するための列（カラム）アドレスが含まれる。これによって、アドレス信号の上位部分に割り当てられているバンクアドレスで特定のバンクを指定するとともに、行アドレス及び列アドレスを用いて、当該指定されたバンク内の特定のメモリセルを指定して当該メモリセルにアクセスするようになっている。
【０００４】
図１２についてさらに説明すると、図示した半導体記憶装置は全体として３２個のバンクを持つ４個のブロックを有しており、例えば図中の符号１−１及び符号１−２で１つのブロックが構成される。これらの各々は３２Ｍビット（＝２５６Ｍビット／８）のメモリセルが集積された領域であって、本明細書においてはこの領域を「メモリセルアレイブロック」と呼ぶことにする。そして、メモリセルアレイブロック１−１と１−２，１−３と１−４，１−５と１−６，１−７と１−８がそれぞれ組になっており、各組に３２個のバンクＢａ０〜Ｂａ３１が設けられる。
【０００５】
また、各メモリセルアレイブロックは「×４ビット」構成となっており、例えば特定のアドレスを読み出すことで３２ビット分のデータが３２対のＩ／Ｏ線から出力される。同図において、各メモリセルアレイブロックから「４Ｉ／Ｏ」の矢印が８本（即ち、「４Ｉ／Ｏ×８」）出ているのはこのことを示している。こうしたことから、例えばメモリセルアレイブロック１−１，１−２の内の１つのバンクからデータの読み出しを行う場合には、合計３２ビット分のデータが同時に出力されることになる。そして、この３２ビットのデータに対してパラレル−シリアル変換処理を行い、このメモリセルアレイブロック１−１，１−２からのデータをメモリセルアレイブロック１−５，１−６からの３２ビットのデータと合わせて、８ＤＱ×８サイクルのデータとして、回路ブロック６（後述）を介してデバイス外部へ出力する。同じようにして、メモリセルアレイブロック１−３，１−４とメモリセルアレイブロック１−７，１−８でも同様な処理が行われる。
【０００６】
上述した４組のメモリセルアレイブロックの間には、回路ブロック２−１〜２−４が設けられている。これら各回路ブロックには、メモリセルアレイから図示しないセンスアンプ等を介して読み出されたデータを増幅するためのデータアンプ（図中の「ＤＡ」），メモリセルアレイにデータを書き込む際に使用される書き込みアンプ（図中の「ＷＡ」），各メモリセルアレイブロックについて列アドレスをデコードするための列デコーダ等が設けられている。また、符号３−１〜３−８は各メモリセルアレイブロックに１対１に設けられた行デコーダ（図中の「ＲｏｗＤｅｃ．」）であって、アドレス信号中の行アドレスをデコードして得られるデコード信号を出力する。さらに、回路ブロック４−１，４−２は後述する回路ブロック５〜７を挟んで上下に配置されており、上述した行デコーダによるデコードに先だって行アドレスをプリデコードするための行プリデコード回路（図中の「  Ｒｏｗ  ｐｒｅｄｅｃ．」），故障したメモリセルアレイを行方向に救済するためのリダンダンシ処理を行う回路（図中の「Ｒｏｗ  ｒｅｄ．」）等が設けられている。
【０００７】
このほか、回路ブロック５にはワード線を駆動する場合などに使用される昇圧回路（図中の「Ｖｂｏｏｔ」），リダンダンシ処理に用いられるヒューズ（図中の「Ｆｕｓｅ」），内部降圧用の基準電位を発生させるための回路（図中の「Ｖｒｅｆ」）等が設けられている。また、回路ブロック６には、入出力インタフェース回路（図中の「Ｉ／Ｆ」），半導体記憶装置間に存在するクロックのスキューを調整するために使用される回路（図中の「ＤＬＬ：  Ｄｅｌａｙｅｄ  Ｌｏｃｋ  Ｌｏｏｐ），周知の入出力パッド（図中の「  Ｂｏｎｄｉｎｇ  Ｐａｄ」）等が設けられている。さらに、回路ブロック７には上述した「Ｖｂｏｏｔ」，「Ｆｕｓｅ」のほか、基板電位を発生させるための回路（図中のＢＢＧ：Ｂａｃｋ  Ｂｉａｓ  Ｇｅｎｅｒａｔｏｒ）等が設けられている。
【０００８】
次に、図１３は図１２に示したメモリセルアレイブロック１−１に関わる回路を拡大して示したものである。一般にＳＤＲＡＭ等では行デコーダ，列デコーダ，センスアンプ等がバンク毎に独立した構成となっている。これに対して、図１２ないし図１３に示した半導体記憶装置では、各バンクについて列デコーダを設けるのではなく、１６個のバンク（即ち、図１２に示したＢａ０〜Ｂａ１５またはＢａ１６〜Ｂａ３１）に対してそれぞれ列デコーダを備えるようにしている。また、図１３に示す通り、各バンクの間にはメモリセルアレイからデータを読み出すためのセンスアンプ（以下「Ｓ／Ａ」と略記する場合がある）等が配置されたセンスアンプ領域１０が設けられている。
【０００９】
そして、バンクＢａｎｋ０〜Ｂａｎｋ１５には、行デコーダ１１の近傍に設けられた図示しないバンク選択論理回路が生成するカラムバンク選択信号ＣＢＳ０〜ＣＢＳ１５がバンク毎に供給され、これらカラムバンク選択信号を個別に有効化することでこの選択信号に対応したバンクがそれぞれ活性化される。ちなみに、このバンク選択論理回路は図１２に示した回路ブロック４−１，４−２内に設けられている。いま例えばバンクＢａｎｋ１が活性化状態にあるとすれば、このバンク１の両脇に設けられたセンスアンプ領域１０内でカラムバンク選択信号ＣＢＳ１を用いたバンク選択が行われる。なお、これらのカラムバンク選択信号ＣＢＳ０〜ＣＢＳ１５は、上述したアドレス信号に含まれるバンクアドレスをデコードすることで得られる。なお、後述する通り、実際には各カラムバンク選択信号が反転，非反転の２本の信号線から構成されているが、図１３では簡単のため１本の信号線で示している。
【００１０】
次に、行デコーダ１１は上述したアドレス信号に含まれる行アドレスをデコードすることで、図中の破線で示される複数のワード線ＷＬのうちの何れか１本が選択される。また、列デコーダ１２は上述したアドレス信号に含まれる列アドレスの全てのビット（後述する本発明の実施形態に沿って言うと“７”ビット）をデコーダすることで、図中の太線で示される複数のカラム選択信号ＹＳＷのうちの１本を各信号に対応した図示しないカラムスイッチで選択する。こうして、指定されたアドレス信号に含まれるバンクアドレス，行アドレスおよび列アドレスから唯一のメモリセルが選択されることになる。
【００１１】
なお、メモリセルアレイブロック１−２もメモリセルアレイブロック１−１と同様の構成であって、バンクの構成がバンクＢａｎｋ０〜Ｂａｎｋ１５でなくバンクＢａｎｋ１６〜Ｂａｎｋ３１であることと、列デコーダ１２を境界とした鏡面配置になっていることが図１３のものと違うだけである。また、上述した説明ではバンクＢａｎｋ１だけが活性化されるものとしたが、実際には複数のバンクを活性化してゆきながら、ある一定時間間隔で次々とバンクを選択してゆくこともできる。例えば、まずバンクＢａｎｋ０を活性化状態にして、指定されたアドレス信号中の行アドレス及び列アドレスに従って当該バンク内のメモリセルを随時選択してデータの入出力を行い、予め決められている時間をおいて、バンクＢａｎｋ０を活性化状態としたまま同時にバンクＢａｎｋ２をさらに活性化状態として当該バンク内のメモリセルを選択することができる。
【００１２】
次に、図１４は図１３に示すセンスアンプ領域１０に配置されたカラム選択回路の構成を示す回路図である。図中、符号１５〜１８は何れもＮチャネルのトランジスタ（以下「ＴＲ」と略記する場合がある），符号ＣＢＳは上述したカラムバンク選択信号，符号ＣＢＳＢはカラムバンク選択信号ＣＢＳの反転信号，符号ＹＳＷは図１３において太線で示したカラム選択信号，符号ＧＮＤは接地電位，符号Ｄは図示しないセンスアンプに接続されたデジット線，符号ＤＢはデジット線Ｄ上に載る信号の反転信号が伝送される信号線，符号Ｉ／ＯＴ及びＩ／ＯＮは図１２に示した回路ブロック６中のＩ／Ｆ制御回路に接続されるＩ／Ｏ線及びその反転信号がそれぞれ載せられる信号線である。
【００１３】
図１４に示した回路構成によれば、当該バンクが非活性状態であってカラムバンク選択信号ＣＢＳ，ＣＢＳＢがそれぞれ“Ｌ”（ロー）レベル，“Ｈ”（ハイ）レベルにあると、ＴＲ１５がオン，ＴＲ１６がオフとなるため、ＴＲ１７，ＴＲ１８のゲートが何れも“Ｌ”レベルとなって、デジット線Ｄ，ＤＢと信号線Ｉ／ＯＴ，Ｉ／ＯＮが互いに接続されることはない。一方、当該バンクが活性状態であってカラムバンク選択信号ＣＢＳ，ＣＢＳＢがそれぞれ“Ｈ”レベル，“Ｌ”レベルにあると、ＴＲ１５がオフ，ＴＲ１６がオンとなって、カラム選択信号ＹＳＷの電位がＴＲ１７，ＴＲ１８の両ゲートに供給される。このとき、当該カラム選択回路に対応する列が選択されていれば、カラム選択信号ＹＳＷが“Ｈ”レベルとなってＴＲ１７，ＴＲ１８が何れもオンとなる。その結果、デジット線Ｄ，ＤＢと信号線Ｉ／ＯＴ，Ｉ／ＯＮがそれぞれ接続されて、デジット線Ｄ，ＤＢに載せられたビット線の電位がＩ／Ｏ線を伝わって半導体記憶装置の外部に出力される。
【００１４】
【発明が解決しようとする課題】
以上説明したように、従来の半導体記憶装置では、列デコーダ１２が１６個のバンクに対して共用されるような配置を採用している。また、カラム選択信号ＹＳＷもメモリセルプレート上でこれら複数のバンクにまたがっており、これら複数のバンクに共通に使用される配置である。このため、カラム選択信号ＹＳＷで特定の列を選択しただけでは、行デコーダ１１によって選択されたワード線ＷＬが１６個のバンク全てにおいて活性化される。そこで、カラムバンク選択信号ＣＢＳ０〜ＣＢＳ１５の何れかを有効化することによって、１６個のバンクのうちの何れのバンクについてデータの入出力を行えば良いのかをさらに選択してやることになる。このため、従来の半導体記憶装置では各センスアンプ領域１０内にカラムバンク選択信号を配線するようにしている。しかしながら、こうした配置にしてしまうと、センスアンプ領域の面積が増えてしまい、ひいてはチップ全体の面積が増大してしまうことになる。
【００１５】
また、図１４に示したような従来のカラム選択回路の構成には次のような問題がある。すなわち、同図の回路では、カラムバンク選択信号ＣＢＳが“Ｈ”レベルになったときの信号レベルを半導体記憶装置内部で作られる電源電圧Ｖｃｃ（図示省略）よりも高くしておく必要があるという制約がある。もしそうしないと、ＴＲ１６による電圧降下のために、カラム選択信号ＹＳＷが電源電圧ＶｃｃのレベルになったときにＴＲ１７，ＴＲ１８のゲートへ伝達されない恐れが生じる。こうした問題を防止するために、従来の半導体記憶装置では、カラムバンク選択信号ＣＢＳ，ＣＢＳＢが電源電圧Ｖｃｃよりも高いレベルとなるように設定しており、そのための電圧源として上述した昇圧回路（図１２の「Ｖｂｏｏｔ」を参照）を使用している。しかしながら、本来であればワード線を昇圧するためにのみ使用すれば良いはずの昇圧回路Ｖｂｏｏｔをこれとは別の用途に使用することは、消費電力が増大してしまうことや昇圧回路の持つ能力に限界があるなどの点を考慮すると色々問題が多い。
【００１６】
このほか、従来の半導体記憶装置では、カラム選択信号ＹＳＷとＩ／Ｏ線の引き回し方に起因して次のような問題が生じる。図１５はこの問題点を図解したものであって、図１３と同様に図１２に示したメモリセルアレイブロック１−１の近傍を拡大して示してある。同図において、データアンプ１９（図中の「ＤＡＭＰ」）は図１２に関連して説明したものであって、図示しないセンスアンプからＩ／Ｏ線（図１４に示した信号線Ｉ／ＯＴ及びＩ／ＯＮ）上に読み出されたデータの信号レベルを増幅するためのものである。図示したように、従来の半導体記憶装置では、カラム選択信号ＹＳＷとＩ／Ｏ線が互いに平行して配置されており、列デコーダ１２の所からメモリセルアレイブロックの左端（バンクＢａｎｋ０）までの長い距離（実際には４〜５ミリ程度）にわたって同層のメタル配線が並走する配置になっている。このため、これら両信号線の間における配線のカップリング（図中、同一配線層と記した部分の「Ｃ」で示す容量）に起因するクロストークの影響が無視できなくなってくる。
【００１７】
この点について以下に詳しく説明する。いま、あるメモリセルに接続されているワード線ＷＬが活性化されるとともに、当該メモリセルの保持データをセンスするためのセンスアンプが活性化されており、当該保持データがこのセンスアンプで増幅されてデジット線Ｄ，ＤＢ（図１４を参照）上に出力されているものとする。この後に、当該メモリセルに対応する列が選択されてカラム選択信号ＹＳＷが“Ｌ”レベルから“Ｈ”レベルに変化する。このとき同時に、図１４に示したカラム選択回路の働きでデジット線Ｄ，ＤＢがＩ／Ｏ線（信号線Ｉ／ＯＴ，Ｉ／ＯＮ）に接続され、デジット線Ｄ，ＤＢ上のデータがＩ／Ｏ線に伝達されてこのＩ／Ｏ線上の信号レベルが変化する。すると、図１５に示したデータアンプ１９がＩ／Ｏ線を構成する信号線Ｉ／ＯＴ，Ｉ／ＯＮの差電位を受けてこれをさらに増幅することになる。
【００１８】
ところで、Ｉ／Ｏ線はメモリセルアレイブロックの一端（図１５に示したバンクＢａｎｋ０側）から他端の先にあるデータアンプ１９まで長い距離にわたって引き回されるため、その配線長は長くなおかつその負荷容量も重い。このため、データアンプ１９に入力されるＩ／Ｏ線の信号レベルは非常に微小であって、その読み出し期間も短い。その一方で、カラム選択信号ＹＳＷの振幅はＩ／Ｏ線上に載せられるデータの振幅に比べて大きい。こうしたことから、Ｉ／Ｏ線上におけるデータ信号の立ち上がり部分でカラム選択信号ＹＳＷが変化すると、このカラム選択信号ＹＳＷによるクロストークの影響をＩ／Ｏ線が直接に受けてしまう。つまり、信号線Ｉ／ＯＮ，Ｉ／ＯＴがうまくバランスした状態であったにも拘わらず、クロストークの影響でこれら信号線が変化してしまうことになる。このため、データアンプ１９に対するデータの出力に遅れが生じてしまうほか、場合によってはこの遅延によってデータアンプ１３が誤ったデータを読み取ってしまう恐れもある。こうした問題が生じないようにするには、カラム選択信号ＹＳＷとＩ／Ｏ線との間のカップリングによるクロストークを極力回避する必要がある。そのために、カラム選択信号ＹＳＷやＩ／Ｏ線の抵抗成分を減らすことも考えられるが、その分、配線が太くなって配線間隔が狭くなってしまって、配線間隔を予め決められたピッチに収めることができなくなる。したがってこうした対応策は現実的とは言えない。
【００１９】
また、図１５に示した従来の配置構成では、Ｉ／Ｏ線が列デコーダ１２を通過してからデータアンプ１９に接続されるため、この通過部分近傍についてマスクを作製する際のレイアウト設計が難しくなる。また、レイアウトによってはＩ／Ｏ線を列デコーダ１２の部分に通せないこともある。したがって、そうした場合にはＩ／Ｏ線を迂回させなければならず、その分、配線に要する幅や面積をとってしまうことになる。しかも、上述したようにメモリセルアレイブロックからはＩ／Ｏ線が４ペア＝８本引き出されるために、以上のような問題がいっそう顕著となる。このように、従来の配置構成ではレイアウト的な観点から大きなデメリットがあると言える。
【００２０】
以上のような問題以外にも、従来の半導体記憶装置には以下に述べるような問題がある。図１６はこの問題点を図解したものであって、同図に破線で示したワード線ＷＬは図１３に示したものと同じであり、また、センスアンプ活性化信号ＳＡＡは図示を省略したセンスアンプに対して、センス動作を開始させる指示を行うための信号線である。ここで、センスアンプ活性化信号ＳＡＡとカラム選択信号ＹＳＷの間には以下のようなタイミング上の制約がある。すなわち、ワード線ＷＬを活性化させるとともにセンスアンプ活性化信号ＳＡＡでセンスアンプを活性化させた場合において、デジット線Ｄ，ＤＢ（図１４を参照）上に出力されるデータの信号電位があまり変化していないにも拘わらず、センスの結果を得るためにカラム選択信号ＹＳＷを有効にしてしまうと、デジット線Ｄ，ＤＢ上の信号電位が反転してしまうなどの不都合が生じる場合がある。こうしたことから、メモリセルからのセンスが十分行われた状態でカラム選択信号ＹＳＷが有効化されるように、センスアンプ活性化信号ＳＡＡとカラム選択信号ＹＳＷとの間のタイミングを調整しなければならない。
【００２１】
図１６に示した通り、従来の半導体記憶装置では破線で示したワード線ＷＬ及びセンスアンプ活性化信号ＳＡＡが同方向（即ち、図中の垂直方向）へ互いに平行に配線されている。このため、配線遅延の関係上、行デコーダ１１から見たときにワード線の駆動信号およびセンスアンプ活性化信号ＳＡＡが最も遅く伝達されるのは、例えば、図中の「ワード線遠端センス系信号遠端」で示した楕円部分の領域Ａ１６となる。一方、これら両信号が最も早く伝達されるのは、例えば、図中の「ワード線近端センス系信号近端」で示した楕円部分の領域Ｂ１６となる。また、列デコーダ１２から見たときにカラム選択信号ＹＳＷが最も遅く伝達されるのは図中の「ＹＳＷ遠端」で示した領域Ｂ１６となり、同信号が最も早く伝達されるのは図中の「ＹＳＷ近端」で示した領域Ａ１６となる。
【００２２】
つまり、領域Ａ１６ではセンスアンプ活性化信号ＳＡＡの到達が最も遅く、かつ、カラム選択信号ＹＳＷが最も早く到達し、センスアンプ活性化信号ＳＡＡの活性化からカラム選択信号ＹＳＷの活性化までの時間が最短となる。したがって、センスアンプ活性化信号ＳＡＡを有効にしてからカラム選択信号ＹＳＷを有効にするまでの時間マージンは、この領域Ａ１６を基準にして設計する必要がある。これに反して、領域Ｂ１６ではセンスアンプ活性化信号ＳＡＡの到達が最も早く、かつ、カラム選択信号ＹＳＷが最も遅く到達する。したがって、いま述べたように領域Ａ１６を基準に時間マージン設計をしてしまうと、領域Ｂ１６ではセンスが十分早く完了しているのにも拘わらずカラム選択信号ＹＳＷがなかなか有効にならず無駄な待ち時間が生じるという問題がある。
【００２３】
このように、従来の配置構成では、メモリセルのセンス開始からカラム選択までの時間がメモリセルアレイブロック上の位置によってまちまちであるため、必要以上に余分な時間マージンを取らねばならず、半導体記憶装置を高速動作させる上での大きなネックとなる。なお、ワード線を駆動するためのドライバ等を駆動能力の大きなものにして抵抗を小さくすれば、こうした遠端・近端の差に起因する問題を軽減することは可能ではある。しかしながら、そうすると駆動能力を高めた分だけドライバの面積が余分に必要となり、チップサイズが大きくなってしまうといった弊害が生じてきてしまう。
【００２４】
本発明は上述した様々な問題点に鑑みてなされたものであり、その目的は、多数のメモリバンクが一塊になったメモリブロックを複数有する半導体記憶装置を実現するにあたって、誤作動のない高速動作を可能としつつ、できる限り構成を簡易なものとし、なおかつ、消費電流を小さくすることにある。
【００２５】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明は、複数のメモリバンクを集めたメモリブロックを複数備え、入力されたバンクアドレス，行アドレス及び列アドレスに従って、前記メモリブロック中の特定のメモリセルにアクセスする半導体記憶装置において、前記行アドレスをデコードして行選択信号を生成する行デコード手段と、前記列アドレスの一部である第１の所定部分をデコードして第１の列プリデコード信号を生成するとともに、前記列アドレスの一部である第２の所定部分をデコードして第２の列プリデコード信号を生成し、前記メモリセルをセンスするセンスアンプが配置された前記メモリブロック内の領域毎に、前記第１及び第２の列プリデコード信号を供給する列プリデコード手段と、前記センスアンプが配置された前記メモリブロック内の領域に設けられ、前記第１及び第２の列プリデコード信号をデコードして前記列アドレスのメインデコードを行うことにより、前記列アドレスで指定されるメモリブロック上の列を選択する列選択手段とを具備し、前記センスアンプが配置された前記領域に対して一方の側に前記第１の列プリデコード信号が出力される列選択信号線を配置し、前記センスアンプが配置された前記領域に対して他方の側に前記第２の列プリデコード信号が出力される列選択信号線を配置したことを特徴としている。
【００２６】
また、請求項２記載の発明は、請求項１記載の発明において、前記第１及び第２の列プリデコード信号を相互に向き合う方向から前記列選択手段へ供給するようにしたことを特徴としている。
また、請求項３記載の発明は、請求項１記載の発明において、前記列プリデコード手段は、前記バンクアドレスとともに前記列アドレスの前記第１及び第２の所定部分をデコードして前記第１及び第２の列プリデコード信号を生成することを特徴としている。
また、請求項４記載の発明は、請求項１記載の発明において、前記列プリデコード手段は前記行デコード手段に隣接して配置され、前記行選択信号で駆動されるワード線と前記列選択信号線を平行に配線して前記メモリブロックへ供給することで前記メモリセルにアクセスすることを特徴としている。
また、請求項５記載の発明は、請求項４記載の発明において、隣接する前記ワード線の間に前記列選択信号線を配線したことを特徴としている。
【００２７】
また、請求項６記載の発明は、請求項４又は５記載の発明において、前記ワード線及び前記列選択信号線を同一方向から前記メモリブロックへ供給することを特徴としている。
また、請求項７記載の発明は、請求項４〜６の何れかの項記載の発明において、前記ワード線及び前記列選択信号線を同一の配線層で配線したことを特徴としている。
また、請求項８記載の発明は、請求項４〜７の何れかの項記載の発明において、前記ワード線の各々は、前記メモリセルに接続された複数のサブワード線と該複数のサブワード線を共通に制御する１本のメインワード線で構成された階層化ワード線構造になっていることを特徴としている。
また、請求項９記載の発明は、請求項１記載の発明において、前記第１及び第２の列プリデコード信号を前記センスアンプが設けられた前記領域へバンク毎に供給したことを特徴としている。
【００２８】
また、請求項１０記載の発明は、請求項１記載の発明において、前記メモリブロック内に配置されているメモリセル上に、複数の金属配線層の間を接続するための接続手段を設けたことを特徴としている。
また、請求項１１記載の発明は、請求項１０記載の発明において、前記接続手段はスルーホールであることを特徴としている。
また、請求項１２記載の発明は、請求項１記載の発明において、入出力信号線を通じて前記メモリブロック中の特定のメモリセルにアクセスする半導体記憶装置であって、前記列選択信号線及び前記入出力信号線が互いに直交するように、該列選択信号線及び前記入出力信号線を配置したことを特徴としている。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態について説明する。図１は、本実施形態による半導体記憶装置の概略構成を示すブロック図であって、図１２に示したものと同じ構成要素については同一の符号を付してある。本実施形態の半導体記憶装置が従来のものと大きく異なる点は、従来では例えばメモリセルアレイブロック１−１，１−２の間に配置された回路ブロック２−１の中に列デコーダを配置していたのに対し、本実施形態では列デコーダを行デコーダの近傍とメモリセルアレイブロック内とに分割配置していることにある。すなわち本実施形態では、チップの中央部分に位置する回路ブロック２４−１，２４−２の中に、列アドレスのプリデコードを行う回路（図中の「  Ｃｏｌ  ｐｒｅ  ｄｅｃ．」）を設けるとともに、プリデコードされた列アドレスに基づいて最終的な列デコードを行う回路をメモリセルブロック内にあるカラム選択回路部分に配置している。なお、こうした点を除けば、本実施形態におけるメモリセルアレイブロック２１−１〜２１−８，回路ブロック２２−１〜２２−４，回路ブロック２４−１〜２４−２は、従来技術におけるメモリセルアレイブロック１−１〜１−８，回路ブロック２−１〜２−４，回路ブロック４−１〜４−２と同等の機能を有している。
【００３０】
以下、本実施形態による半導体記憶装置の特徴についてさらに詳しく説明する。図２は、図１の領域Ａ１部分を拡大して図示したものであって、図１に示したメモリセルアレイブロック２１−１を構成している一区画分に対応するものである。つまり、図２を左右方向について見た場合にはちょうど１バンク分に相当する。上述したように、各メモリセルアレイブロックは３２Ｍビットの容量を持っていることと、図１に示したように各メモリセルアレイブロックは１６×８＝１２８個の区画を有することから分かるように、図２に示したメモリセルアレイ３０は３２Ｍビット／１２８＝２５６ｋ（キロ）ビットの容量を持つことになる。
【００３１】
次に、同図の符号３１は従来技術で説明したものと同一構成を有する行デコーダ（図中の「Ｒｏｗ  Ｄｅｃ．」）であって、これら行デコーダ３１が１６バンク分だけ集められて例えば図１に示した行デコーダ３−１を構成している。この行デコーダ３１からは、上方向に向かって互いに平行に延びる複数本のメインワード線ＭＷＬ（図中、破線で示す）が出力される。図示の内容から明らかなように、これらメインワード線ＭＷＬはいずれもメモリセルアレイ３０の領域を走るように配置されている。
【００３２】
ここで、従来技術の説明では特に触れなかったが、最近のＤＲＡＭでは、ワード線上の遅延を低減させるために、ワード線構造としていわゆる「階層化分割ワードドライバ方式」を用いたものが多く、本実施形態の半導体記憶装置でも同様のワード線構造を採用している。この方式は、ワード線を多分割にしてそれらをサブワード線とし、１組の行デコーダとワードドライバをこれらサブワード線で共有するものである。また、行方向に並ぶこれらサブワード線はメインワード線ＭＷＬによって共通に制御されることになる。本実施形態では、メインワード線１本に対してサブワード線が８本ぶら下がる構造にしてある。ちなみに、図２では煩雑になるためサブワード線を敢えて示していない。
【００３３】
通常、メインワード線ＭＷＬは１層目の金属配線層（アルミ等の第１メタル）に配線され、サブワード線はポリシリコンといった比較的高抵抗の配線材を用いた配線層に設けられる。サブワード線の配線ピッチはメモリセルのサイズに対応するように１ミクロンを下回るような狭い配線ピッチになっているため、それらの間にアルミ配線等を走らせることは事実上不可能である。これに対し、メインワード線ＭＷＬの配線ピッチはサブワード線の配線ピッチの８倍になっており、サブワード線の配線ピッチに比べて緩やかなものとなっている。このように、ワード線を階層構造化することでメインワード線ＭＷＬ間に隙間ができるので、その隙間を利用することで、メインワード線ＭＷＬと同層（即ち、第１メタル）の配線材を用いた配線が可能となる。
【００３４】
そこで本実施形態では、メインワード線ＭＷＬ間の隙間を利用して、列デコーダ３３（図中の「  Ｃｏｌ  Ｄｅｃ．」）が生成させるカラム選択信号ＹＳＷをメインワード線ＭＷＬに対して平行に配置している。なお、図２に示されている列デコーダ３３は、図１に示した回路ブロック２４−１，２４−２のうち、バンク選択論理と列アドレスのプリデコード論理が含まれたものである。また、これらカラム選択信号ＹＳＷはセンスアンプが配置されたセンスアンプ領域３５（図中の「Ｓａｍｐ」）にも供給されることから、２層目の金属配線層（第２メタル）を使用してメインワード線ＭＷＬと直交した配線を形成してカラム選択信号ＹＳＷをセンスアンプ領域３５に走らせている。そして、第１メタルを使用した配線と第２メタルを使用した配線を接続するために、メモリセル３０上でコンタクト３４を取るような構造としている。このように本実施形態では、第１メタルの配線層を垂直方向に走るカラム選択信号がコンタクト３４を介して第２メタルの配線層に切り替わり、今度はセンスアンプ領域３５に向かって配線が水平方向に走るような構造となっている。ちなみに本実施形態では、図２に示したように、２本のメインワード線ＭＷＬに対して１本の割合でカラム選択信号ＹＳＷを走らせることができる。
【００３５】
このほか、図２に示したセンスアンプ領域３５には図示しないカラム選択回路も併せて配置されており、後述するように実際はこのカラム選択回路に対してカラム選択信号ＹＳＷが接続されていて、図中を水平方向に走っているＩ／Ｏ線とセンスアンプとの間の接続を制御している。また、符号３６はサブワード線を駆動するサブワードドライバ（図中の「ＳＷＤ」）であり、符号３７はサブワードドライバ３６を制御するためのサブワードドライバ制御回路（図中の「ＳＷＣ」）である。これらの回路は階層化分割ワードドライバ方式を採用したＤＲＡＭで用いられているものと同様の構成であるため、本発明のポイントには直接関係しないこともあって、ここではその詳細について特に説明することはしない。
【００３６】
次に、図３はメモリセル近傍における概略構造を示したものであって、図２で説明したコンタクト３４がちょうどメモリセル上に設けられた部分について図示したものである。まず、同図（ａ）にはメモリセル近傍の論理的な接続関係を示してある。すなわち、図示しないセンスアンプに接続されたビット線ＢＬが垂直方向に走るとともに、これと直交するようにセルトランジスタ４０のゲートに接続されたサブワード線ＳＷＬが走っている。また、符号４１はその一端がセルトランジスタ４０に接続され、各セルの電荷を蓄積するためのセル容量である。さらに、セル対極４２はセル容量３１の他端に接続された電極である。なお、サブワード線ＳＷＬには例えばポリシリコンが用いられ、また、ビット線ＢＬには例えば窒化チタン（ＴｉＮ）が用いられ、セル容量４１は例えばスタックポリが用いられる。
【００３７】
次に、同図（ｂ）はメモリセル近傍の断面図を示したものであって、サブワード線ＳＷＬはセルトランジスタ４０のゲート電極に接続されるため、セルトランジスタ４０が形成される一番下層のところに配置される。セルトランジスタ４０の上には下部電極５０を介してセル容量４１が形成され、上部電極５１を介してセル対極４２に接続される。また、この上部電極５１の上にはビット線ＢＬの走る配線層が形成され、このビット線ＢＬはコンタクト５２を介してセルトランジスタ４０に接続されている。このほか、ビット線ＢＬが設けられる配線層の上には第１アルミ（図中の「１Ａｌ」）が設けられ、さらにその上には第２アルミ（図中の「２Ａｌ」）が設けられている。上述したように、第１アルミ上にはワード線ＷＬ及びカラム選択信号をプリデコードした信号が走る。また、第１アルミ上を走るカラム選択信号はスルーホール５３を介して第２アルミに配線され、図示しないカラム選択回路に向かって第１アルミ上のカラム選択信号と直交する方向に配線される。
【００３８】
図３（ｂ）に示した断面図における従来と本実施形態との差異はスルーホール５３の有無にあり、本実施形態では図示したようにこのスルーホール５３で第１アルミと第２アルミの間を接続したことを特徴としている。こうした構造にしても、メモリセル上ではＣＭＰ（化学機械研磨）等で平坦にした状態から配線層を形成してゆくためそれほど凹凸がないため、下地の制限を受けることなく製造も容易である。ちなみに、従来においてもメモリセル内には多数のコンタクトがあるが、スルーホールを用いて金属配線層同士を接続するといった構造はとられておらず、本実施形態のように配線層の複雑なメモリセルアレイ上でスルーホール等のコンタクトを用いて配線している例は見受けられない。これは、従来、メモリセル上にはメインワード線ＭＷＬとカラム選択信号が配線されていたため、それらが互いに交わることがなく、第１アルミと第２アルミをメモリセル上で接続する必要性がなかったためである。
【００３９】
次に、図４はカラム選択信号ＹＳＷの配線をさらに詳しく示したものであって、同図ではバンクＢａｎｋ１を中心としてこれに隣接するバンクＢａｎｋ０及びバンクＢａｎｋ２について図示してある。本実施形態では、アドレス信号に含まれる列アドレスがＹ６〜Ｙ０の７ビットで構成されていることを想定している。このうち、列アドレスＹ０が下位ビット（Ｌｏｗｅｒ  Ｂｉｔ）側  であり、列アドレスＹ６が上位ビット（Ｕｐｐｅｒ  Ｂｉｔ）側  である。なお、列アドレスのビット数に特に制限があるわけで無いことは言うまでもない。
【００４０】
図４において黒丸で示されるものがカラム選択回路であって、それぞれが図示しないセンスアンプに接続されている。なお、これらカラム選択回路は何れも同一の構成をしておりその詳細については後述する。図４では２個ないし３個のカラム選択回路をまとめて図示してあり、これらの各々がカラム選択回路群を表している。それぞれのカラム選択回路群はいずれも６４台のカラム選択回路で構成されており、６４台となっている理由は、列アドレスのビット数に対応する２７  ＝１２８台のカラム選択回路を２つのグループに分割しているためである。もっとも、これら６４台のカラム選択回路全てを図示することはできないため、図４では２ないし３個のカラム選択回路だけを示している。
【００４１】
カラム選択回路は、各メモリセルアレイブロックの左端又は右端にあるものを除き、隣接するバンク間で共有されている。例えば図４において、カラム選択回路群６０−０はバンクＢａｎｋ０専用であるが、カラム選択回路群６０−０１  はバンクＢａｎｋ０及びＢａｎｋ１で共用され、カラム選択回路群６０−１２  はバンクＢａｎｋ１及びＢａｎｋ２で共用され、カラム選択回路群６０−２３  はバンクＢａｎｋ２及びバンクＢａｎｋ３で共用されている。これら以外の図示しないカラム選択回路群も全く同様であるほか、メモリセルアレイブロックの右端に配置されているカラム選択回路群は、カラム選択回路群６０−０と同様にバンクＢａｎｋ１５専用になっている。以上のことは、バンク１６〜バンク３１についても同様であって、さらには、カラム選択回路群にそれぞれ対応するセンスアンプについても同じことが言える。
【００４２】
次に、図４において符号６１−０，６１−１は何れもグローバルなＩ／Ｏ線である。従来技術のところでは特に説明しなかったが、Ｉ／Ｏ線はグローバルなＩ／Ｏ線とローカルなＩ／Ｏ線から構成されている。各メモリセルアレイブロックからはグローバルなＩ／Ｏ線が水平方向に４対（即ち、非反転信号および反転信号の対）走っている。つまり、図１に示したＩ／ＯはグローバルなＩ／Ｏ線であって、図４ではこれら４対のうちの２対だけを示してある。そして、これら２対のＩ／Ｏ線に接続された回路の構成は基本的に同じであるため、以下ではグループなＩ／Ｏ線６１−０に関連する回路についてのみ説明してゆく。すなわち、符号６２−０，６２−０１  ，６２−１２  ，６２−２３  は何れもローカルなＩ／Ｏ線であって、カラム選択回路群などを通じて各メモリセルとグローバルなＩ／Ｏ線を接続するための配線である。例えば、メモリセルから出力されるデータは、図示しないセンスアンプを通じてカラム選択回路群６０−０からローカルなＩ／Ｏ線６２−０に読み出され、その後にグローバルなＩ／Ｏ線６１−０に転送され、最終的に従来技術で説明したのと同様のデータアンプに取り込まれる。
【００４３】
それぞれのカラム選択回路は以下のように選択される。いま例えばバンクＢａｎｋ１に着目するとともに、バンクＢａｎｋ１だけが活性化される場合を想定する。するとこの場合には、カラム選択回路群６０−０１  又はカラム選択回路群６０−１２  に含まれるカラム選択回路が選択される可能性がある。このうち、前者のカラム選択回路群は列アドレスＹ０＝１のときに選択される可能性があり、後者のカラム選択回路群は列アドレスＹ０＝０のときに選択される可能性がある。もっともここで注意すべき点として、図４に示されているＹ６〜Ｙ０にはバンクの選択論理が既に含まれていることである。例えば、バンクＢａｎｋ１の所に「Ｙ０＝１」と記載されているのは、単に列アドレスＹ０が“１Ｂ”ということではなく、バンクＢａｎｋ１が選択されていてなお且つ列アドレスＹ０＝“１Ｂ”ということを意味している。ここで、記号Ｂはバイナリ表示であることを表している。このため、本実施形態では、従来技術（図１３）のようにカラム選択信号とは別にメモリセルアレイ内にバンク選択信号を走らせる必要がなくなり、センスアンプ領域の面積を縮小できるという利点があり、実際に８％程度の面積縮減効果が確認されている。なお、以上のことを実現するための具体的な回路構成については後述する。
【００４４】
そして、各カラム選択回路群の両側には、バンクの選択および列アドレスＹ６〜Ｙ０のプリデコードによって得られる１６本のプリデコード信号が図中の垂直方向を図示しないワード線と平行に走っている。すなわち、その左側には列アドレスＹ３〜Ｙ１の３ビットをデコードして得られる８本のプリデコード信号（図中のＹ１２３）が配置され、その右側には列アドレスＹ６〜Ｙ４の３ビットをデコードして得られる８本のプリデコード（図中のＹ４５６）が配置される。これら８本＋８本＝１６本のプリデコード信号を利用して前者の８本のうちの何れか１本と後者の８本のうちの何れか１本の論理積をとることで、８×８＝６４個あるカラム選択回路のうちの何れか一つを選択することができる。また、各バンクには「Ｙ０＝１」，「Ｙ０＝０」についてそれぞれプリデコード信号が配置されるため、各バンクに対応する１２８個のカラム選択回路が一意に選択される。なお、全てのプリデコード信号を図示することはできないため、図４では８本のプリデコード信号のうちの２本ないし３本のみを示してある。
【００４５】
以上のように、列アドレスのプリデコードを列アドレスＹ３〜Ｙ１，Ｙ６〜Ｙ４の２つに分割するとともに、プリデコード信号をカラム選択回路の左右両側に８本ずつ分けて配線することには次のような利点がある。すなわち、図４に示した配置以外にも、例えば列アドレスＹ６〜Ｙ１を全てデコードするような配置も理論的には可能である。こうした配置によって、後掲する図９に示したＮチャネルトランジスタの段数を２段から１段に減らすことができる。しかしそうすると、カラム選択回路に向けて出力されるプリデコード信号が２６  ＝６４本になってしまい、メインワード線の配線ピッチの制約からこれらプリデコード信号を配置することは実際には極めて困難である。
【００４６】
このほか、プリデコードを３つのグループに分割することも考えられ、それには例えば列アドレスＹ２〜Ｙ１，Ｙ４〜Ｙ３，Ｙ６〜Ｙ５でそれぞれプリデコードを行うようにすれば良い。こうすることで、プリデコード信号の本数を１６本から４＋４＋４＝１２本に減らすことができる。しかしそうした場合、後掲する図９に示したＮチャネルトランジスタの段数が２段積みから３段積みになってしまい、２段積みの場合に比べてカラム選択回路の規模が大きくなってしまうことになる。また、デジット線Ｄ，ＤＢと信号線Ｉ／ＯＴ，Ｉ／ＯＮの間のトランジスタの段数を増やすと、トランジスタのオン抵抗の増大に起因してセンスアンプから出力されるデータがデジット線からＩ／Ｏ線に伝達されにくくなる。
【００４７】
さらに、プリデコードそのものは図４と同様に２つに分割して行いつつ、１６本のプリデコード信号をカラム選択回路の両側でなく左右何れか片側にのみ配置する形態も想定しうる。しかし、１６本のプリデコード信号は同じメタル層に配線されることになるため、これらプリデコード信号をオーバーラップさせて配置することはできない。そのため、いま述べた配置構成にすると、図４と比べて左右何れかに配置したプリデコード信号の配線数が２倍となってメタル配線の配線ピッチを考慮するとあまり好ましくない。
【００４８】
以上のような各種の配置構成に対して、図４等に示したようにプリデコード信号を引き回すようにすれば、列アドレスＹ３〜Ｙ１を用いて生成されたプリデコード信号と列アドレスＹ６〜Ｙ４を用いて生成されたプリデコード信号を互いに向かい合うようにカラム選択回路へ入力させることが可能となり、配線ピッチの制限がより緩やかなものになる。こうした点を勘案するならば、図４あるいは後掲する図９に示した配置構成とするのが最も好ましいと言える。
【００４９】
次に、それぞれのカラム選択回路がどのように選択されるかについて説明する。いま例えば図４のカラム選択回路６３に着目すると、このカラム選択回路６３には２本のプリデコード信号６４−１及び６４−２が入力される。そしてまた、列アドレスＹ３〜Ｙ１が何れも“０Ｂ”のときにプリデコード信号６４−１が有効となり、列アドレスＹ６〜Ｙ４が何れも“０Ｂ”のときにプリデコード信号６４−２が有効になるとする。なお、この場合にはバンクＢａｎｋ１が選択されており、なおかつ、列アドレスＹ０が“１Ｂ”であることは勿論である。そしてこれら条件によって、カラム選択回路６３は列アドレスＹ６〜Ｙ０が“００００００１Ｂ”（＄０１）のときに選択されることになる。ここで、記号＄は１６進表示であることを表している。
【００５０】
同様にしてカラム選択回路６５に着目すると、このカラム選択回路６５には上述したプリデコード信号６４−１のほかにプリデコード信号６４−３が入力される。そしていま、列アドレスＹ６〜Ｙ４が“１００Ｂ”のときにプリデコード信号６４−３が有効になるとすると、カラム選択回路６５は列アドレスＹ６〜Ｙ０が“１０００００１Ｂ”（＄４１）のときに選択されることになる。これら以外のカラム選択回路についても上記同様にＹ１２３のプリデコード信号とＹ４５６のプリデコード信号の組み合わせによって選択される。
なお、上述したように例えばカラム選択回路群６０−０１  はバンクＢａｎｋ０及びバンクＢａｎｋ１で共用されているため、上述した以外にも、バンクＢａｎｋ０が活性化されなおかつ列アドレスＹ０＝１のときにも、カラム選択回路群６０−０１  を構成する何れかのカラム選択回路が選択されることになる。
【００５１】
次に、図５〜図８を参照して、図４に示したカラム選択回路群に入力されるプリデコード信号を生成するための回路構成について説明する。図５はこの回路構成の概要を示したものであり、図２に示した列デコーダ３３内部に設けられており、図４に準じてバンクＢａ１を中心としてこれに隣接するバンクＢａ０及びバンクＢａ２に関する回路ブロックを示してある。なお、図５ではそれぞれの回路ブロックに入力される全ての信号を図示していないが、それら信号については各回路ブロックの詳細構成を説明する際に随時述べることにする。図中、符号７０−０〜７０−２はそれぞれバンクＢａ０〜バンクＢａ２を選択するためのバンク選択回路であって、対応するバンクが選択されたときに“Ｈ”レベルの信号を出力する。ここで、これらバンク選択回路のうちのバンク選択回路７０−０について、図６を参照しつつその詳細な構成を説明する。
【００５２】
図６において、符号ＣＢ０Ｔ〜ＣＢ３Ｔ及び符号ＣＢ４Ｎは３２個のバンクの何れかを指定するためのバンク選択信号であって、半導体記憶装置外部から与えられるアドレス信号の上位５ビットから生成される。なお、バンク選択信号ＣＢ０Ｔが下位ビット側でありバンク選択信号ＣＢ４Ｎが上位ビット側である。また、信号名の最後の文字が“Ｔ”である場合にはその信号が正論理であることを意味し、“Ｎ”である場合にはその信号が負論理であることを意味しており、このことはこれ以後に出現する信号名についても同様である。このほか、図中の符号８０〜８４は何れもインバータ、符号８５〜８６はそれぞれ２入力，３入力のＮＡＮＤゲート、符号８７は２入力のＮＯＲゲートである。
【００５３】
図示した回路構成によれば、バンク選択信号ＣＢ０Ｔ，ＣＢ１Ｔの双方が“Ｌ”レベル（つまりバンク選択信号の０ビット目と１ビット目が何れも“０Ｂ”）であるときにだけ、ＮＡＮＤゲート８５の出力が“Ｌ”レベルとなる。同様に、バンク選択信号ＣＢ２Ｔ，ＣＢ３Ｔの双方が“Ｌ”レベルであり、なおかつ、バンク選択信号ＣＢ４Ｎが“Ｈ”レベル（つまりバンク選択信号の４ビット目〜２ビット目が“０００Ｂ”）のときにだけ、ＮＡＮＤゲート８６の出力が“Ｌ”レベルとなる。そして、バンク選択信号ＣＢ０Ｔ〜ＣＢ３Ｔ，ＣＢ４Ｎが以上の条件を満たすのはバンクＢａ０が選択されたときだけであって、そのときにのみ、ＮＯＲゲート８７の出力が“Ｈ”レベルとなってインバータ８４の出力であるバンク選択信号ＣＢ００Ｎが“Ｌ”レベルとなる。
【００５４】
このほか、バンクＢａ１〜バンクＢａ３１に対応するバンク選択回路も、バンクＢａ０に準じた回路構成とすれば良い。例えば、図６に括弧付きで示したバンク選択信号ＣＢ０１Ｎは、バンクＢａ１が選択されたときにのみ有効となる信号であって、同図に示したバンク選択信号ＣＢ４Ｎの代わりにその反転信号であるバンク選択信号ＣＢ４Ｔ（図示省略）を用いることで生成される。
以上のようにして、図５のバンク選択回路７０−０〜７０−２からはそれぞれバンクＢａ０〜バンクＢａ２が選択されたときにのみ“Ｌ”レベルとなるバンク選択信号ＣＢ００Ｎ〜ＣＢ０２Ｎが出力される。
【００５５】
次に、同図に示される選択回路７１−１２  は、図４に示したカラム選択回路群６０−１２  を選択するためのものであって詳細な回路構成を図７に示す。この図７において、符号Ｙ０Ｎは列アドレスＹ０を反転して得られる信号，符号８８〜８９は何れも２入力のＮＡＮＤゲート，符号９０はインバータである。図示した回路構成によれば、バンク選択信号ＣＢ０１Ｎ又はバンク選択信号ＣＢ０２Ｎの少なくとも一方が“Ｌ”レベルであれば、ＮＡＮＤゲート８８の出力が“Ｈ”レベルとなる。この条件に加えて、信号Ｙ０Ｎが“Ｈ”レベルであるときにのみＮＡＮＤゲート８９の出力が“Ｌ”レベルとなって、インバータ９０の出力である選択信号ＣＢＡ１２が“Ｈ”レベルとなる。
【００５６】
つまり、バンクＢａ１又はバンクＢａ２が選択されておりなお且つ列アドレスＹ０が“０Ｂ”である場合に、選択信号ＣＢＡ１２が“Ｈ”レベルとなる。そして、選択回路７１−１２  以外の選択回路もこれに準じた回路構成とすれば良い。例えば、図５に示した選択回路７１−０１  にはバンク選択信号ＣＢ００Ｎ及びバンク選択信号ＣＢ０１Ｎを入力するとともに、信号Ｙ０Ｎの反転信号である信号Ｙ０Ｔ（図示省略）を入力する。そして、バンク選択信号ＣＢ００Ｎ，ＣＢ０１Ｎの少なくとも一方が“Ｌ”レベルであって、なおかつ、信号Ｙ０Ｔが“Ｈ”レベルであるときにだけ選択信号ＣＢＡ０１として“Ｈ”レベルを出力するようにすれば良い。
【００５７】
次に、図５に示したデコード回路７２−１〜７２−７は、図４に示したカラム選択回路群６０−０，６０−０１  ，６０−１２  ，６０−２３  等に入力されるプリデコード信号を生成する回路ブロックである。ここで、図８はこれらデコード回路のうちのデコード回路７２−４についてその詳細構成を示したものである。同図において、符号９１〜９８は何れも２入力ＮＡＮＤゲート，符号１０１〜１０８は何れもインバータである。また、信号Ｙ４Ｎ５Ｎ６Ｎは列アドレスＹ６〜Ｙ４が何れも“０Ｂ”のときに“Ｈ”レベルとなる信号である。したがって、列アドレスＹ４〜Ｙ６の各々が“０Ｂ”のときに信号Ｙ４Ｎ〜Ｙ６Ｎ（図示省略）がそれぞれ“Ｈ”レベルになるとすれば、これら３本の信号Ｙ４Ｎ〜Ｙ６Ｎの論理積をとることで信号Ｙ４Ｎ５Ｎ６Ｎが得られる。また、例えば信号Ｙ４Ｎ５Ｎ６Ｔは列アドレスＹ６〜Ｙ４が“１００Ｂ”のときに“Ｈ”レベルとなる信号である。以下同様にして、信号Ｙ４Ｔ５Ｔ６Ｔは列アドレスＹ６〜Ｙ４が“１１１Ｂ”のときに“Ｈ”レベルとなる信号であって、列アドレスＹ４〜Ｙ６の各々が“１Ｂ”のときに信号Ｙ４Ｔ〜Ｙ６Ｔがそれぞれ“Ｈ”レベルになるとすれば、これら３本の信号Ｙ４Ｔ〜Ｙ６Ｔの論理積をとることで信号Ｙ４Ｔ５Ｔ６Ｔが得られる。
【００５８】
そして、ＮＡＮＤゲート９１〜９８でこれら８本の信号と図５に示した選択信号ＣＢＡ１２との論理積をとり、インバータ１０１〜１０８をそれぞれ通すことにより、最終的なデコード信号として信号Ｙ４Ｎ５Ｎ６Ｎｓ〜信号Ｙ４Ｔ５Ｔ６Ｔｓの８本の信号が得られる。また、以上説明したことは列アドレスＹ６〜Ｙ４についてのものであるが、列アドレスＹ３〜Ｙ１についても全く同様である。例えば図５に示した選択回路７２−５を構成するには、選択回路７２−４と同様に選択信号ＣＢＡ１２を入力するとともに、列アドレスＹ３〜Ｙ１の３ビットをデコードした８本の信号（図８の信号Ｙ４Ｎ５Ｎ６Ｎ〜Ｙ４Ｔ５Ｔ６Ｔに対応）を入力し、これら８本のデコード信号と選択信号ＣＢＡ１２と論理積をとったものをそれぞれ出力信号とすれば良い。また、例えば選択回路７２−３〜７２−４については、選択回路７２−５〜７２−６が使用していた選択信号ＣＢＡ１２の代わりに選択信号ＣＢＡ０１を用いれば良い。
【００５９】
次に、図９は図４に示した個々のカラム選択回路についてその詳細構成を示したものであって、図１４に示したものと同じ信号については同一の信号名を付してある。図中、符号１１０〜１１３は何れもＮチャネルのトランジスタである。また、符号ＣＯＬ１２３は図４に「Ｙ１２３」で示した８本のプリデコード信号のうちの何れか１本であり、符号ＣＯＬ４５６は図４に「Ｙ４５６」で示した８本のプリデコード信号のうちの何れか１本である。そして、本実施形態によるカラム選択回路では、列アドレスの上位部分および下位部分に関する各プリデコード信号をデジット線及びＩ／Ｏ線と平行に同回路の左右から入力して、縦積みされた２段のトランジスタ（ＴＲ１１０〜１１１又はＴＲ１１２〜１１３）のゲートにそれぞれ供給するような構成としている。
【００６０】
いま、図示したカラム選択回路が選択されたのであれば、これら２つのプリデコード信号ＣＯＬ１２３及びＣＯＬ４５６が何れも“Ｈ”レベルとなるので、ＴＲ１１０〜１１３が全てオンとなって、デジット線Ｄと信号線Ｉ／ＯＴが互いに接続されるとともに、デジット線ＤＢと信号線Ｉ／ＯＮが互いに接続される。これに対して、図示したカラム選択回路が非選択状態であれば、プリデコード信号ＣＯＬ１２３又はプリデコード信号ＣＯＬ４５６のうちの少なくとも一方が“Ｌ”レベルとなるため、２段積みされたトランジスタのうちの何れかはオフとなって、デジット線Ｄ，ＤＢと信号線Ｉ／ＯＴ，Ｉ／ＯＮは接続されない。以上の通り、それぞれのカラム選択回路は、バンク選択および列アドレスＹ６〜Ｙ０のプリデコードが行われた２本のプリデコード信号を用いて、メモリセルアレイが配置された領域で最終的なデコード（即ち、メインデコード）を行っている。
【００６１】
以上の説明から、本実施形態による半導体記憶装置の動作は明らかであるが、本発明に関連する範囲でその全体的な動作を以下に説明する。ここでは、半導体記憶装置からデータを読み出す場合について説明するが、半導体記憶装置に対してデータの書き込みを行う場合もデータの転送方向が逆になること以外はほぼ同様の動作となる。いま、半導体記憶装置の外部からアドレス信号が供給されたとすると、このアドレス信号は図１に示した回路ブロック６内のボンディングパッドや入出力インタフェース回路を経て、回路ブロック２４−１，２４−２および行デコーダ３−１〜３−８に伝達される。
【００６２】
これらの行デコーダは、アドレス信号に含まれる行アドレスをデコードして、指定された行アドレスに対応するワード線を活性化させる。さらに正確に言えば、これら行デコーダがメインワード線ＭＷＬ（図２を参照）を活性化させるとともに、図２に示したサブワードドライバ制御回路３６及びサブワードドライバ３７がこのメインワード線ＭＷＬに接続される８本のサブワード線ＳＷＬ（図３を参照）を活性化させる。これによって、指定された行アドレスに対応するサブワード線ＳＷＬに接続されたセルトランジスタ４０がオンとなって、当該メモリセルの保持内容がビット線ＢＬ上に出力されるようになる。
【００６３】
また、図１に示した回路ブロック２４−１，２４−２内では、入力されたアドレス信号に含まれるバンクアドレスで指定されたバンクについて、センスアンプ活性化信号ＳＡＡ（図１１を参照）が活性化される。例えばいまバンクＢａ１が指定されたとすると、このバンクＢａ１の両側に配置されているセンスアンプが活性化される。この点を図２に即して説明するならば、メモリセルアレイ３０の両側に配置されたセンスアンプ領域３５，３５の部分にそれぞれ存在している図示しないセンスアンプが活性化されることになる。そしてこれらの活性化されたセンスアンプは、自身に接続されたビット線ＢＬ上の信号レベルをセンスしてそのセンス結果をデジット線Ｄ，ＤＢ（図９を参照）上に出力する。
【００６４】
また、回路ブロック２４−１，２４−２内の列デコーダ３３（図２を参照）は、入力されたアドレス信号に含まれるバンクアドレス及び列アドレスＹ６〜Ｙ０に従って、３２本存在する列アドレスのプリデコード信号のうちの２本のプリデコードを有効にする。ここではバンクＢａ１が選択されていることを想定しているため、図４に示したカラム選択回路群６０−０１  ，６０−１２  等に対応するプリデコード信号がその対象となる。いま、列アドレスＹ６〜Ｙ０が“１０００００１Ｂ”（＄４１）であることを想定すると、図４に示したプリデコード信号６４−１（Ｙ１２３側）及びプリデコード信号６４−３（Ｙ４５６側）の２本が有効となり、前者がカラム選択回路６３，６５にそれぞれ入力されるとともに、後者がカラム選択回路６５，６６にそれぞれ入力される。
【００６５】
この結果、Ｙ１２３側及びＹ４５６側の双方のプリデコード信号が有効であるカラム選択回路６５が選択される。つまり、カラム選択回路６５では図９に示したプリデコード信号ＣＯＬ１２３，ＣＯＬ４５６が何れも有効となり、それによって、上述したセンスアンプのデジット線Ｄ，ＤＢが信号線Ｉ／ＯＴ，Ｉ／ＯＮに接続される。すると、カラム選択回路６５に接続されたメモリセルの保持内容が、図４に示したローカルなＩ／Ｏ線６２−０１  を介してグローバルなＩ／Ｏ線６１−０に転送されて、例えば図１に示した回路ブロック２２−１に送られる。この回路ブロック２２−１では、図１０に示したデータアンプ１９と同等のデータアンプがグローバルなＩ／Ｏ線上の信号を増幅する。こうした動作が各メモリセルアレイブロック２１−１〜２１−４（又はメモリセルアレイブロック２１−５〜２１−８）で３２Ｉ／Ｏ分同時に行われ、都合、１２８Ｉ／Ｏ分のデータが回路ブロック６を通じて半導体記憶装置の外部に出力される。
【００６６】
本実施形態によれば、従来技術のところで説明したカラム選択信号ＹＳＷとＩ／Ｏ線の間のクロストークによる問題（図１５を参照）が発生することはない。図１０は本実施形態におけるカラム選択信号ＹＳＷとＩ／Ｏ線の間の関係を示したものであって、図１５に示したものと同じ構成要素，信号については同一の符号，信号名を付してある。図示したように、本実施形態でもＩ／Ｏ線の配置に関しては従来と同様であって、図中の左端に位置する図示しないカラム選択回路からデータアンプ１９までグローバルなＩ／Ｏ線が水平方向に走る。
【００６７】
一方でカラム選択信号ＹＳＷは、従来のようにＩ／Ｏ線に近接してこれと平行に走ることはなく、図示を省略したワード線と平行して行デコーダ１２０（図中の「ＣＯＬｄｅｃ」）から垂直方向に延びるとともに、目的とするカラム選択回路の近傍において当該カラム選択回路に向かうように直角に折れ曲がる配置になっている。このように、本実施形態ではカラム選択信号ＹＳＷの大部分がＩ／Ｏ線に直交して配線されているため、これらの両信号線の間におけるカップリングは殆どなく、Ｉ／Ｏ線上の信号がクロストークによるノイズの影響を受けることがなくなる。また、本実施形態では、列デコーダ１２０がデータアンプ１９の近傍ではなく行デコーダ１１（図中の「ＲＯＷｄｅｃ」）に隣接して配置されており、メモリセルアレイブロックからデータアンプ１９に引き出される部分のレイアウトを簡素にすることが可能である。
【００６８】
また、本実施形態によれば、従来技術のところで説明したように、センスアンプ活性化信号を有効にしてからカラム選択信号を有効にするまでの時間マージンに関わる問題（図１６を参照）が生じることもない。図１１は本実施形態におけるカラム選択信号，ワード線，センス系信号の間の関係を示したものであって、図１６に示したものと同じ構成要素，信号については同一の符号，信号名を付してある。図１１に示したように、本実施形態では、センスアンプ活性化信号ＳＡＡ，カラム選択信号ＹＳＷ及びワード線ＷＬがいずれも同じ方向に平行して走るような配置となっている。このため、例えば領域Ａ１１で示す部分はワード線，センス系信号，カラム選択信号ＹＳＷのいずれにとっても近端になり、一方で、例えば領域Ｂ１１で示す部分はワード線，センス系信号，カラム選択信号ＹＳＷのいずれにとっても遠端になる。つまり本実施形態では、メモリセルアレイブロックの全体にわたって、ワード線，センス系信号，カラム選択信号の遅延分布が合致している。このため、センスアンプ活性化信号ＳＡＡを有効にしてからカラム選択信号ＹＳＷを有効にするまでの時間マージンは、領域Ａ１１，領域Ｂ１１の何れを基準としても時間マージンをほぼ同じにすることが可能である。
【００６９】
【発明の効果】
以上説明したように、請求項１記載の発明では、列アドレスの第１及び第２の所定部分をデコードして第１及び第２の列プリデコード信号を生成し、センスアンプが配置された領域に対して一方の側に第１の列プリデコード信号が出力される列選択信号線を配置するとともに該領域に対して他方の側に第２の列プリデコード信号が出力される列選択信号線を配置して、センスアンプ領域毎に第１及び第２の列プリデコード信号を供給し、センスアンプ領域に設けられた列選択手段でメインデコードを行うようにしている。このため、列アドレスの全ビットをフルデコードする場合と比べたときに、列プリデコード信号の配線ピッチの制限をより緩やかなものにすることができる。また、プリデコードを３段階以上にする構成と比べて、列選択手段を構成するトランジスタの個数を減らせるため、列選択手段の規模を小さくできることからセンスアンプ領域の面積を増大させずに済み、チップ全体の面積も縮小できるという利点がある。このほか、上記トランジスタの段数が２段で済むことから、トランジスタのオン抵抗によってセンスアンプからのデータが入出力信号線に伝達されにくくなるといった問題が生じることもない。さらに、プリデコード信号が２系統に分割されて配線されるので、これら２系統のプリデコード信号を同一の配線層を利用して配線する場合であっても、これらプリデコード信号を互いにオーバーラップさせずに済み、配線ピッチの制約といった点からも好ましい。
【００７０】
また、請求項２記載の発明では、上述した第１及び第２の列プリデコード信号を相互に向き合う方向で列選択手段へ供給するようにしている。このため、列プリデコード信号を何れか片側から列選択手段に供給するような構成に比べて、列プリデコード信号の配線ピッチの制限をより緩やかなものにすることができる。
また、請求項３記載の発明では、列プリデコード手段が列アドレスの第１及び第２の所定部分をバンクアドレスとともにデコードしている。つまり、メモリブロックの根元にある列デコード手段のところでバンクの選択も併せて行うようにしているため、従来のように、列選択信号線に直交するようにバンク選択信号線をセンスアンプ領域に配線する必要がなくなり、センスアンプ領域の面積を縮小することが可能になり、その結果チップ全体の面積も小さくなる。また、従来のようにバンク選択信号線を電源電圧を越える電圧にまで昇圧する必要がなくなるため、列選択のために昇圧電源を使用せずに済み、昇圧電源の回路規模を小さくできるほか、それによる消費電流の増加を抑えることができる。
【００７１】
また、請求項４又は５記載の発明では、行デコード手段と列デコード手段を隣接して配置し、行選択信号で駆動されるワード線と列選択信号が出力される列選択信号線を平行に配線するようにしている。このため、例えば、メモリセルからＩ／Ｏ線経由で送られるデータ信号を増幅するデータアンプの近傍に列デコード手段を配置する必要がなくなって、メモリブロックからデータアンプに引き出される部分のレイアウトを簡素なものにすることが可能となる。
また、請求項６記載の発明では、ワード線及び列選択信号線を同一方向からメモリブロックへ供給している。このため、ワード線と同一方向に配線されるセンスアンプ活性化信号についても、列選択信号線と同一方向にメモリブロックへ供給できるようになる。その結果、メモリブロックの全体にわたって、ワード線，センスアンプ活性化信号，列選択信号の遅延分布を均一にすることができ、センスアンプ活性化信号を有効にしてから列選択信号を有効にするまでの時間のマージンもチップ全体にわたって均一化されてその時間マージンを従来よりも小さくすることができる。
また、請求項７記載の発明では、ワード線及び列選択信号線を同一配線層で配線しているため、当該配線層の領域を有効に利用することが可能となる。
【００７２】
また、請求項８記載の発明では、各ワード線を複数本のサブワード線とこれらを制御するメインワード線からなる階層化ワード線構造にしている。これにより、隣接するメインワード線間でサブワード線の本数に相当する分だけの配線間隔をとることができるようになって、隣接するメインワード線間に列選択信号線を配線することが容易になる。
また、請求項９記載の発明では、列プリデコード信号をバンク毎に供給するようにしている。このため、従来のように、複数のバンクにまたがって列選択信号線を配線する必要がなくなり、各バンクのセンスアンプ領域部分で個別に列選択を行うことが可能となる。
また、請求項１０又は１１記載の発明では、メモリブロック内に配置されているメモリセル上に、複数の金属配線層の間を接続するスルーホール等の接続手段を設けるようにしている。このため、メモリブロック上を走るワード線に平行して列選択信号線を走らせ、なおかつ、スルーホール等を介してこの列選択信号線の配線を別の金属配線層に切り替えてワード線と直交するように配線することなどが容易に実現できるようになる。
また、請求項１２記載の発明では、列選択信号線及び入出力信号線を互いに直交するように配置している。このため、これら列選択信号線及び入出力信号線の間でカップリングに起因するクロストークが発生することはなくなり、列選択信号線が変化することによって入出力信号線にノイズが混入するといった不具合を解消することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体記憶装置の概略構成を示すブロック図である。
【図２】図１に示す領域Ａ１の部分を拡大して示した説明図である。
【図３】同実施形態におけるメモリセル近傍の様子を示した説明図であって、（ａ）はメモリセル近傍の論理的な接続関係を示した回路図，（ｂ）はメモリセル近傍の断面図である。
【図４】同実施形態においてカラム選択信号がメモリセルアレイブロック上で配線される様子を示した説明図である。
【図５】同実施形態におけるカラム選択回路群に入力されるプリデコード信号を生成する回路構成を示したブロック図である。
【図６】図５に示すバンク選択回路のうちのバンク選択回路７０−０についてその詳細な構成を示した回路図である。
【図７】図５に示す選択回路のうちの選択回路７１−１２  についてその詳細な構成を示した回路図である。
【図８】図５に示すデコード回路のうちのデコード回路７２−６についてその詳細な構成を示した回路図である。
【図９】同実施形態におけるカラム選択回路の詳細な構成を示す回路図である。
【図１０】同実施形態におけるカラム選択信号とＩ／Ｏ線の間の関係を示した説明図である。
【図１１】同実施形態におけるカラム選択信号，ワード線，センス系信号の間の関係を示した説明図である。
【図１２】従来の技術における半導体記憶装置の概略構成を示すブロック図である。
【図１３】図１２に示したメモリセルアレイブロック１−１の近傍を拡大して示した説明図である。
【図１４】従来の技術におけるカラム選択回路の詳細な構成を示す回路図である。
【図１５】従来の技術におけるカラム選択信号とＩ／Ｏ線の間の関係を示した説明図である。
【図１６】従来の技術におけるカラム選択信号，ワード線，センス系信号の間の関係を示した説明図である。
【符号の説明】
３−１〜３−８，１１…行デコーダ、２１−１〜２１−８…メモリセルアレイブロック、３０…メモリセルアレイ、３１…行デコーダ、３３…列デコーダ、３４…コンタクト、３５…センスアンプ領域、４０…セルトランジスタ、４１…セル容量、４２…セル対極、５２…コンタクト、５３…スルーホール、６０−０，６０−０１  ，６０−１２  ，６０−２３  …カラム選択回路群、６１−０，６１−１，６２−０，６２−０１  ，６２−１２  ，６２−２３  …Ｉ／Ｏ線、６３…カラム選択回路、６４−１〜６４−３…プリデコード信号、６５，６６…カラム選択回路、７０−０〜７０−２…バンク選択回路、７１−０，７１−０１  ，７１−１２  ，７１−２３  …選択回路、７２−１〜７２−７…デコード回路、１１０〜１１３…トランジスタ、１２０…列デコーダ、Ｂａ０〜Ｂａ３１…バンク、ＣＯＬ１２３，ＣＯＬ４５６…プリデコード信号、Ｄ，ＤＢ…デジット線、Ｉ／ＯＮ，Ｉ／ＯＴ…信号線、ＭＷＬ…メインワード線、ＳＡＡ…センスアンプ活性化信号、ＳＷＬ…サブワード線、ＷＬ…ワード線、ＹＳＷ…カラム選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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