(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体素子のプロセス上の特性を測定する半導体製造管理モニターを備えた半導体装置であって、
前記半導体製造管理モニターは、
前記半導体基板上に形成され、第１導電膜連結部を介して互いに連結されている第１の領域、第２の領域、第３の領域及び第４の領域を有する第１導電膜と、
前記第１導電膜の上に形成され、該第１導電膜よりも小さい平面形状を有する絶縁膜と、
前記絶縁膜の上に形成された第２導電膜と、
前記第１の領域の上に前記絶縁膜を介して形成された前記第２導電膜からなる第１の電極と、
前記第２の領域の上に前記絶縁膜を介して形成された前記第２導電膜からなる第２の電極と、
前記第１導電膜連結部の上に前記絶縁膜を介して形成された前記第２導電膜からなり、前記第１の電極と前記第２の電極とを連結する第２導電膜連結部と、
前記第３の領域の上に該第３の領域と直接に接触するように形成された前記第２導電膜からなる第３の電極と、
前記第４の領域の上に該第４の領域と直接に接触するように形成された前記第２導電膜からなる第４の電極とを有し、
前記第１の電極及び第２の電極は前記第１導電膜と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記第３の領域の上側及び前記第４の領域の上側にそれぞれ形成された開口部を有すると共に、前記第１導電膜連結部の上側に形成されたコンタクトホールを有し、
前記第３の電極は前記開口部を介して前記第３の領域と接触し、
前記第４の電極は前記開口部を介して前記第４の領域と接触し、
前記第２導電膜連結部は前記コンタクトホールを介して前記第１導電膜連結部と接触しており、
前記第１導電膜は不純物がドーピングされたポリシリコン膜であると共に、前記第２導電膜は金属膜であり、
前記第１導電膜と前記第２導電膜との積層体からなるゲート電極をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に第１導電膜を堆積する第１の工程と、
前記第１導電膜の上に絶縁膜を堆積する第２の工程と、
前記絶縁膜に対して第１のマスクパターンをマスクとしてパターニングすることにより、開口部とコンタクトホールとを有すると共に、前記第１導電膜の上に形成され、パターン化された絶縁膜を形成する第３の工程と、
前記第１導電膜及び前記パターン化された絶縁膜の上に第２導電膜を堆積する第４の工程と、
前記第２導電膜に対して第２のマスクパターンをマスクとしてパターニングすると共に、前記第１導電膜に対して前記第２のマスクパターン及び前記パターン化された絶縁膜をマスクとしてパターニングすることにより、前記第２導電膜からなる第１の電極、第２の電極、第３の電極、第４の電極及び第２導電膜連結部を有するパターン化された第２導電膜を形成すると共に、前記第１導電膜からなる第１の領域、第２の領域、第３の領域、第４の領域及び第１導電膜連結部を有するパターン化された第１導電膜を形成する第５の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
前記パターン化された第２導電膜からなる前記第１の電極、前記第２の電極、前記第３の電極及び前記第４の電極は、前記パターン化された第１導電膜からなる前記第１の領域、前記第２の領域、前記第３の領域及び前記第４の領域の上にそれぞれ前記パターン化された絶縁膜を介して形成され、
前記パターン化された絶縁膜は、前記第３の領域の上側部分及び前記第４の領域の上側部分にそれぞれ前記開口部と、前記第１導電膜連結部の上側部分に前記コンタクトホールとを有すると共に、前記パターン化された第１導電膜よりも小さい平面形状を有しており、
前記第１導電膜は不純物がドーピングされたポリシリコン膜であると共に、前記第２導電膜は金属膜であり、
前記第５の工程は、前記第１導電膜と前記第２導電膜との積層体からなるゲート電極を形成する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製造管理モニターを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近、ＬＳＩの超微細化及び高速化が進み、それに伴って、ＭＯＳトランジスタのゲート電極、ソース電極及びドレイン電極の低抵抗化の要求も大きくなってきている。ゲート電極の低抵抗化を図る技術の１つとして、下層のポリシリコン膜と上層の金属膜との積層体からなるポリメタル構造を有するゲート電極が提案されている（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ＥＤ−４３，  １８６４（１９９６）  等）。
【０００３】
一般的にポリメタル構造を有するゲート電極に用いる金属膜としては、タングステン膜が用いられており、タングステン膜を有するポリメタルゲート電極の抵抗値はシリサイド膜（ＷＳｉｘ  ）膜の抵抗値の１／１０程度である。
【０００４】
ところで、ポリメタルゲート電極においては、ポリシリコン膜中に導入された不純物のタングステン膜への拡散を防止するために、ポリシリコン膜とタングステン膜との間には、窒化タングステン（ＷＮｘ  ）又は窒化チタン（ＴｉＮ）からなるバリアメタル膜が必要になる。また、ポリメタルゲート電極においては、金属膜の抵抗値は低減できるが金属膜とポリシリコン膜との間に界面抵抗が存在する。
【０００５】
一般的に、バリアメタル膜とポリシリコン膜との間の界面抵抗値Ｒｃとしては、バリアメタル膜として窒化タングステン膜を用いた場合で、５×１０−６Ω・ｃｍ２  程度であり、バリアメタル膜として窒化チタン膜を用いた場合で、１×１０−５Ω・ｃｍ２  程度である。
【０００６】
従って、ポリメタルゲート電極は、配線抵抗として用いられる場合には抵抗値を大きく低減できるという長所を有しているが、界面抵抗値が大きい場合には、配線抵抗が小さいという長所を生かすことができずに、トランジスタの動作速度が遅くなってしまうという問題がある。すなわち、ＭＯＳトランジスタがＡＣ（交流）動作をする場合、ゲート絶縁膜に発生する分布容量に対する充放電が繰り返し行なわれるため、分布界面抵抗に電流が流れるので、ＭＯＳトランジスタの動作速度が遅くなってしまう。また、実際のプロセスにおいては、後に行なわれる熱処理の影響を受けて、界面抵抗が極めて大きくなるという問題もある。
【０００７】
従って、ポリメタルゲート電極においては、界面抵抗値を低減することは非常に重要であると共に、界面抵抗値をモニターにより測定及び管理していくことは、デバイスの製造プロセスの管理という点で非常に重要である。
【０００８】
そこで、半導体チップ又は半導体ウエハのスクライブラインに設けられるＴＥＧ又はＰＣＭに、界面抵抗値を測定することが可能な半導体製造管理モニターを作り込み、界面抵抗値をモニターしている。尚、本明細書においては、半導体装置とは、ＴＥＧ、ＰＣＭ及び実デバイスを含む概念である。
【０００９】
従来、ポリメタルゲート電極の界面抵抗値のプロセス管理は、コンタクトホールのコンタクト抵抗又はヴィアホールのコンタクト抵抗を測定するのと同様なモニターを使用していた。
【００１０】
図１２（ａ）、（ｂ）及び（ｃ）は従来の半導体製造管理モニターを示し、図１２（ａ）は平面構造を表わし、図１２（ｂ）は図１２（ａ）におけるＸＩＩｂ−ＸＩＩｂ線の断面構造を表わし、図１２（ｃ）は等価回路を表わしている。
【００１１】
図１２（ａ）〜（ｃ）に示す半導体製造管理モニターは、一般にケルビンパターンと称されるものであって、半導体基板１１の上にシリコン酸化膜からなる絶縁膜１２が形成され、該絶縁膜１２の上にポリシリコン膜１３が形成され、該ポリシリコン膜１３の上に層間絶縁膜１４を介してタングステン膜１５が形成されており、ポリシリコン膜１３とタングステン膜１５とは、コンタクト１６及びコンタクト１８により電気的に接続されている。尚、前述したように、ポリシリコン膜１３とタングステン膜１５との間には、窒化タングステン又は窒化チタンからなるバリアメタル膜が設けられているが、便宜上、タングステン膜／バリアメタル膜との積層体をタングステン膜１５と称している。
【００１２】
ケルビンパターンにおいては、例えば、第１の端子１と第３の端子３との間に定電流ｉを流すと共に、第２の端子２と第４の端子４との間に発生する電圧Ｖを測定し、界面抵抗Ｒｃ＝Ｖ／Ｉの関係式を用いて、コンタクト１８におけるポリシリコン膜１３とタングステン膜１５との間の界面抵抗値Ｒｃを算出する。
【００１３】
以下、従来の半導体製造管理モニターの製造方法について、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｅ）及び図１５（ａ）〜（ｄ）を参照しながら説明する。尚、図１３（ａ）はポリシリコン膜１３をパターニングするための第１のフォトマスクＡの平面構造を示し、図１３（ｂ）は層間絶縁膜１４にコンタクト１６を形成するための第２のフォトマスクＢの平面構造を示し、図１３（ｃ）はタングステン膜１５をパターニングするための第３のフォトマスクＣの平面構造を示している。
【００１４】
まず、図１４（ａ）に示すように、半導体基板１１の上にシリコン酸化膜からなる絶縁膜１２を形成した後、該絶縁膜１２の上にポリシリコン膜１３を堆積する。
【００１５】
次に、ポリシリコン膜１３の上に第１のレジスト膜を塗布した後、該第１のレジスト膜を図１３（ａ）に示す第１のフォトマスクＡを用いてパターニングして、図１４（ｂ）に示す第１のレジストパターン１６を形成する。その後、ポリシリコン膜１３に対して第１のレジストパターン１６をマスクにして第１回目のエッチングを行なって、図１４（ｃ）に示すように、パターン化されたポリシリコン膜１３を形成する。
【００１６】
次に、図１４（ｄ）に示すように、パターン化されたポリシリコン膜１３の上に全面に亘って層間絶縁膜１４を堆積した後、該層間絶縁膜を平坦化する。
【００１７】
次に、平坦化された層間絶縁膜１４の上に第２のレジスト膜を塗布した後、該第２のレジスト膜を図１３（ｂ）に示す第２のフォトマスクＢを用いてパターニングして、図１４（ｅ）に示す第２のレジストパターン１７を形成する。その後、層間絶縁膜１４に対して第２のレジストパターン１７をマスクにして第２回目のエッチングを行なって、図１５（ａ）に示すように、層間絶縁膜１４にコンタクトホール１８を形成する。
【００１８】
次に、図１５（ｂ）に示すように、層間絶縁膜１４の上に全面に亘ってタングステン膜１５を堆積する。
【００１９】
次に、タングステン膜１５の上に第３のレジスト膜を塗布した後、該第３のレジスト膜を図１３（ｃ）に示す第３のフォトマスクＣを用いてパターニングして、図１５（ｃ）に示す第３のレジストパターン１９を形成する。その後、タングステン膜１５に対して第３のレジストパターン１９をマスクにして第３回目のエッチングを行なって、図１５（ｄ）に示すように、タングステン膜１５をパターニングすると、図１２（ａ）、（ｂ）に示すような従来の半導体製造管理モニターが得られる。
【００２０】
【発明が解決しようとする課題】
しかしながら、従来の半導体製造管理モニターの製造方法によると、トランジスタのポリメタルゲート電極を形成するプロセスと大きく異なるプロセスが必要になるという問題、及び第１、第２及び第３のフォトマスクＡ、Ｂ、Ｃからなる３枚のフォトマスクが必要になるという問題がある。
【００２１】
また、ポリシリコン膜１３に第１回目のエッチングを行なってポリシリコン膜１３をパターニングした後、層間絶縁膜１４にコンタクトホール１８を形成するための第２回目のエッチングを行ない、その後、タングステン膜１５に第３回目のエッチングを行なってタングステン膜１５をパターニングしなければならないという問題、つまり３回のエッチング工程が必要になるという問題がある。
【００２２】
さらに、平坦化された層間絶縁膜１４の上にタングステン膜１５を堆積しなければ、タングステン膜１５をパターニングしたときに、層間絶縁膜１４の段差部の上においてタングステン膜１５の残渣部が発生し、パターニングされたタングステン膜１５が短絡する恐れがある。従って、層間絶縁膜１４を平坦化する工程が不可欠になり、工程が複雑になるという問題もある。
【００２３】
前記に鑑み、本発明は、２種類のフォトマスクを用いて２回のエッチングにより半導体製造管理モニターを製造できるようにすると共に、下層のポリシリコン膜と上層の金属膜（タングステン膜）との間に介在する層間絶縁膜に対する平坦化工程が不要になるようにすることを目的とする。
【００２４】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上に形成された半導体素子のプロセス上の特性を測定する半導体製造管理モニターを備えた半導体装置を対象とし、半導体製造管理モニターは、半導体基板上に形成され、第１導電膜連結部を介して互いに連結されている第１の領域、第２の領域、第３の領域及び第４の領域を有する第１導電膜と、第１の領域の上に絶縁膜を介して形成された第２導電膜からなる第１の電極と、第２の領域の上に絶縁膜を介して形成された第２導電膜からなる第２の電極と、第１導電膜連結部の上に絶縁膜を介して形成された第２導電膜からなり、第１の電極と第２の電極とを連結する第２導電膜連結部と、第３の領域の上に該第３の領域と直接に接触するように形成された第２導電膜からなる第３の電極と、第４の領域の上に該第４の領域と直接に接触するように形成された第２導電膜からなる第４の電極とを有し、第１の電極及び第２の電極は第１導電膜と電気的に接続されている。
【００２５】
本発明に係る半導体装置の製造方法は、前記の半導体装置の製造方法を対象とし、半導体基板上に第１導電膜を堆積する第１の工程と、第１導電膜の上に絶縁膜を堆積する第２の工程と、絶縁膜に対して第１のマスクパターンをマスクとしてパターニングすることにより、絶縁膜を、第１の領域の上側領域、第２の領域の上側領域及び第１導電膜連結部の上に残存させる第３の工程と、第１導電膜及びパターニングされた絶縁膜の上に第２導電膜を堆積する第４の工程と、第２導電膜に対して第２のマスクパターンをマスクとしてパターニングすると共に、第１導電膜に対して第２のマスクパターン及びパターニングされた絶縁膜をマスクとしてパターニングすることにより、第２導電膜からなる第１の電極、第２の電極、第３電極、第４の電極及び第２導電膜連結部を形成すると共に、第１導電膜からなる第１の領域、第２の領域、第３の領域、第４の領域及び第１導電膜連結部を形成する第５の工程とを備えている。
【００２６】
本発明に係る半導体装置及びその製造方法によると、第２導電膜からなる第１、第２、第３及び第４の電極の下側には常に第１導電膜が存在しているため、絶縁膜は第１導電膜の上に堆積できるので、絶縁膜を平坦化する工程が不要になる。
【００２７】
また、第１のマスクパターンを用いてパターニングされた絶縁膜と、第２導電膜をパターニングするための第２のマスクパターンとを用いて第１導電膜をパターニングするので、第１のマスクパターン及び第２のマスクパターンからなる２つのマスクパターンひいては２枚のフォトマスクを用いて、半導体製造管理モニターを形成することができる。
【００２８】
また、通常の半導体プロセスに、絶縁膜を堆積する工程及び該絶縁膜をパターニングする工程を追加するのみで、半導体製造管理モニターを形成することができるため、従来の半導体製造管理モニターの形成方法とは異なり、通常の半導体プロセスに若干の工程を追加するのみで、半導体製造管理モニターを形成することができる。
【００２９】
本発明に係る半導体装置において、第１導電膜は不純物がドーピングされたポリシリコン膜であると共に第２導電膜は金属膜であり、第１導電膜と第２導電膜との積層体からなるゲート電極をさらに備えていることが好ましい。
【００３０】
また、本発明に係る半導体装置の製造方法において、第１導電膜は不純物がドーピングされたポリシリコン膜であると共に第２導電膜は金属膜であり、第５の工程は、第１導電膜と第２導電膜との積層体からなるゲート電極を形成する工程を含むことが好ましい。
【００３１】
このようにすると、半導体製造管理モニターとゲート電極とを同一のマスクパターンを用いてエッチングできるため、ＭＯＳＦＥＴを有する半導体装置の製造プロセスに若干のプロセスを追加するのみで、半導体製造管理モニターを形成することができる。
【００３２】
【発明の実施の形態】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置について、図１（ａ）〜（ｃ）を参照しながら説明する。尚、図１（ａ）は半導体製造管理モニターの平面構造を示し、図１（ｂ）は第１の実施形態に係る半導体製造管理モニターを構成するポリシリコン膜１０２Ａの平面構造を示し、図１（ｃ）は図１（ａ）におけるＩｃ−Ｉｃ線の断面構造を示している。
【００３３】
図１（ａ）、（ｃ）に示すように、半導体基板１００の上には第１の絶縁膜１０１を介して、第１導電膜としてのパターン化されたポリシリコン膜１０２Ａが形成されている。図１（ｂ）に示すように、パターン化されたポリシリコン膜１０２Ａは、第１の領域１０２ａと、第２の領域１０２ｂと、第３の領域１０２ｃと、第４の領域１０２ｄと、第１、第２、第３及び第４の領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを互いに連結する十文字状の第１導電膜連結部１０２ｅとを有している。
【００３４】
パターン化されたポリシリコン膜１０２Ａの上には、該ポリシリコン膜１０２Ａよりも一回り小さい平面形状を有するパターン化された第２の絶縁膜１０３Ａが形成されている。パターン化された第２の絶縁膜１０３Ａは、第３の領域１０２ｃの上側及び第４の領域１０２ｄの上側にそれぞれ開口部１０３ａを有していると共に、第１導電膜連結部１０２ｅの上側にコンタクトホール１０３ｂを有している。パターン化された第２の絶縁膜１０３Ａの上には、第２導電膜としてのパターン化されたタングステン膜１０４Ａが形成されている。
【００３５】
パターン化されたタングステン膜１０４Ａは、第１の領域１０２ａの上に第２の絶縁膜１０３Ａを介して形成された第１の電極１０４ａと、第２の領域１０２ｂの上に第２の絶縁膜１０３Ａを介して形成された第２の電極１０４ｂと、第３の領域１０２ｃの上に第２の絶縁膜１０３Ａを介して形成されていると共に第３の領域１０２ｃと開口部１０３ａを介して接触している第３の電極１０４ｃと、第４の領域１０２ｄの上に第２の絶縁膜１０３Ａを介して形成されていると共に第４の領域１０２ｄと開口部１０３ａを介して接触している第４の電極１０４ｄと、第１導電膜連結部１０２ｅの上に第２の絶縁膜１０３Ａを介して形成されていると共にコンタクトホール１０３ｂを介して第１導電膜連結部１０２ｅと接触している第２導電膜連結部１０４ｅとを有している。
【００３６】
尚、ポリシリコン膜１０２Ａにおける第２の絶縁膜１０３Ａの周縁部には、タングステン膜からなるサイドウォール１０４Ｃが形成されている。
【００３７】
以上説明した、第１導電膜１０２Ａからなる第１の領域１０２ａ、第２の領域１０２ｂ、第３の領域１０２ｃ、第４の領域１０２ｄ、第１導電膜連結部１０２ｅと、第２導電膜１０４Ａからなる第１の電極１０４ａ、第２の電極１０４ｂ、第３の電極１０４ｃ、第４の電極１０４ｄ及び第２導電膜連結部１０４ｅとによって、ケルビンパターンを有する半導体製造管理モニターが構成されている。
【００３８】
第１の実施形態に係る半導体製造管理モニターにおいては、第１の電極１０４ａと第３の電極１０４ｃとの間に定電流を流すと共に、第２の電極１０４ｂと第４の電極１０４ｄとの間に発生する電圧値を測定し、界面抵抗値＝（測定された電圧値）／（定電流の電流値）の関係式を用いて、コンタクトホール１０３ｂにおけるポリシリコン膜１０２Ａとタングステン膜１０４Ａとの間の界面抵抗値を算出する。
【００３９】
以下、第１の実施形態に係る半導体装置の製造方法について、図２（ａ）、（ｂ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）を参照しながら説明する。
【００４０】
まず、図３（ａ）に示すように、半導体基板１００の上に第１の絶縁膜１０１を介して、第１導電膜としてのポリシリコン膜１０２を堆積した後、該ポリシリコン膜１０２の上に第２の絶縁膜１０３を堆積する。
【００４１】
次に、第２の絶縁膜１０３の上に第１のレジスト膜を塗布した後、第１のレジスト膜に図２（ａ）に示す第１のフォトマスクＸ１のパターンを転写した後、第１のレジスト膜を現像して、図３（ｂ）に示すような第１のマスクパターンとしての第１のレジストパターン１０６を形成する。
【００４２】
次に、第２の絶縁膜１０３に対して第１のレジストパターン１０６をマスクとしてエッチングを行なって、図３（ｃ）に示すように、パターン化された第２の絶縁膜１０３Ａを形成する。パターン化された第２の絶縁膜１０３Ａは、第３の領域１０２ｃの上側部分及び第４の領域１０２ｄの上側部分にそれぞれ開口部１０３ａを有していると共に、第１導電膜連結部１０２ｅの上側部分にコンタクトホール１０３ｂを有している（図１（ａ）を参照）。
【００４３】
次に、図４（ａ）に示すように、パターン化された第２の絶縁膜１０３Ａの上に第２導電膜としてのタングステン膜１０４を堆積する。
【００４４】
次に、タングステン膜１０４の上に第２のレジスト膜を塗布した後、第２のレジスト膜に図２（ｂ）に示す第２のフォトマスクＹ１のパターンを転写した後、第２のレジスト膜を現像して、図４（ｂ）に示すような第２のマスクパターンとしての第２のレジストパターン１０７を形成する。
【００４５】
次に、タングステン膜１０４に対して第２のレジストパターン１０７をマスクとしてエッチングを行なって、図４（ｃ）に示すようなパターン化されたタングステン膜１０４Ａを形成すると共に、ポリシリコン膜１０２に対して第２のレジストパターン１０７及びパターン化された第２の絶縁膜１０３Ａをマスクとしてエッチングを行なって、図４（ｃ）に示すようなパターン化されたポリシリコン膜１０２Ａを形成する。
【００４６】
このようにすると、第１の領域１０２ａ、第２の領域１０２ｂ、第３の領域１０２ｃ、第４の領域１０２ｄ及び第１導電膜連結部１０２ｅを有するパターン化されたポリシリコン膜１０２Ａ（図１（ｂ）を参照）と、第１の電極１０４ａ、第２の電極１０４ｂ、第３の電極１０４ｃ、第４の電極１０４ｄ及び第２導電膜連結部１０４ｅを有するパターン化されたタングステン膜１０４Ａ（図１（ａ）を参照）とが得られる。
【００４７】
第１の実施形態によると、タングステン膜１０４に対して第２のレジストパターン１０７をマスクとしてエッチングを行なって、パターン化されたタングステン膜１０４Ａを形成すると共に、ポリシリコン膜１０２に対して第２のレジストパターン１０７及びパターン化された第２の絶縁膜１０３Ａをマスクとしてエッチングを行なって、パターン化されたポリシリコン膜１０２Ａを形成するため、つまり、第１のレジストパターン１０６及び第２のレジストパターン１０７を用いて、パターン化されたタングステン膜１０４Ａ及びポリシリコン膜１０２Ａを形成するため、第１のフォトマスクＸ１及び第２のフォトマスクＹ１からなる２枚のフォトマスクを用いて、半導体製造管理モニターを有する半導体装置を製造することができる。
【００４８】
また、第１の実施形態によると、通常の半導体プロセスフローにおいてそれぞれ必須である、ポリシリコン膜１０２を堆積した後に該ポリシリコン膜１０２に不純物をドーピングする工程と、タングステン堆積１０４を堆積する工程との間に、第２の絶縁膜１０３を堆積する工程及び該第２の絶縁膜１０３をパターニングする工程を追加するのみで、半導体製造管理モニターを形成することができる。すなわち、従来の半導体製造管理モニターの形成方法とは異なり、通常の半導体プロセスに若干の工程を追加するのみで、半導体製造管理モニターを形成することができる。
【００４９】
また、アナログ回路を有する半導体装置の製造プロセスにおいては、層間絶縁膜となる第２の絶縁膜１０３の堆積工程及び該第２の絶縁膜１０３をパターニングする工程は通常必要である。すなわち、アナログ回路において、ポリシリコン膜１０２からなる抵抗体を形成すると共に、ポリシリコン膜１０２からなる下部電極、第２の絶縁膜１０３からなる容量絶縁膜及びタングステン膜１０４からなる上部電極を有する容量素子を形成する場合には、第２の絶縁膜１０３の堆積工程及び該第２の絶縁膜１０３をパターニングする工程は通常必要である。
【００５０】
従って、第１の実施形態を、アナログ回路を有する半導体装置の製造プロセスと同時に行なう場合には、新たな工程を追加することなく、アナログ回路が形成される半導体基板上に半導体製造管理モニターを形成することができる。
【００５１】
また、第１の実施形態によると、パターン化されたタングステン膜１０４Ａからなる第１の電極１０４ａ、第２の電極１０４ｂ、第３の電極１０４ｃ及び第４の電極１０４ｄは、パターン化されたポリシリコン膜１０２からなる第１の領域１０２ａ、第２の領域１０２ｂ、第３の領域１０２ｃ及び第４の領域１０４ｄの上にそれぞれ第２の絶縁膜１０３Ａを介して形成されているため、つまり、第１、第２、第３及び第４の電極１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの下側には常にポリシリコン膜１０２Ａが存在するために、第２の絶縁膜１０３Ａは平坦になるので、該第２の絶縁膜１０３Ａを平坦化する工程が不要になる。
【００５２】
尚、第１の実施形態においては、ポリシリコン膜１０２（パターン化されたポリシリコン膜１０２Ａ）と、タングステン膜１０４（パターン化されたタングステン膜１０４Ａ）との間には、窒化タングステン又は窒化チタンからなるバリアメタル膜が設けられているが、便宜上、タングステン膜／バリアメタル膜との積層体を、タングステン膜１０４又はパターン化されたタングステン膜１０４Ａと称している。
【００５３】
（第２の実施形態）
以下、第２の実施形態に係る半導体装置について、図５（ａ）〜（ｅ）を参照しながら説明する。尚、第２の実施形態は、実際のＭＯＳトランジスタにおけるゲート電極に近づけた半導体製造管理モニターであって、図５（ａ）は半導体製造管理モニター及びゲート電極の平面構造を示し、図５（ｂ）は半導体製造管理モニターを構成するポリシリコン膜２０２Ａの平面構造を示し、図５（ｃ）は図５（ａ）におけるＶｃ−Ｖｃ線の断面構造を示し、図５（ｄ）は図５（ａ）におけるＶｄ−Ｖｄ線の断面構造を示し、図５（ｅ）は図５（ａ）におけるＶｅ−Ｖｅ線の断面構造を示している。図５（ａ）及び（ｂ）において、破断線よりも上側の部分はゲート電極の領域を示しており、また、図５（ｃ）において、破断線よりも右側の部分はゲート電極の領域を示している。
【００５４】
図５（ａ）、（ｃ）、（ｄ）、（ｅ）に示すように、半導体基板２００の上には、第１の絶縁膜２０１Ａを介して、半導体管理モニターを構成する第１導電膜としてのパターン化されたポリシリコン膜２０２Ａが形成されていると共に、ゲート絶縁膜２０１Ｂを介して下層のゲート電極としてのポリシリコン膜２０２Ｂが形成されている。
【００５５】
図５（ｂ）に示すように、半導体管理モニターを構成するパターン化されたポリシリコン膜２０２Ａは、第１の領域２０２ａと、第２の領域２０２ｂと、第３の領域２０２ｃと、第４の領域２０２ｄと、第１、第２、第３及び第４の領域２０２ａ、２０２ｂ、２０２ｃ、２０２ｄを互いに連結するＨ字状の第１導電膜連結部２０２ｅとを有している。
【００５６】
パターン化されたポリシリコン膜２０２Ａの上には、該ポリシリコン膜２０２Ａよりも一回り小さい平面形状を有するパターン化された第２の絶縁膜２０３Ａが形成されている。パターン化された第２の絶縁膜２０３Ａは、第３の領域２０２ｃの上側部分及び第４の領域２０２ｄの上側部分にそれぞれ開口部２０３ａを有している。
【００５７】
パターン化された第２の絶縁膜２０３Ａの上には第２導電膜としてのパターン化されたタングステン膜２０４Ａが形成されていると共に、下層のゲート電極となるポリシリコン膜２０２Ｂの上には上層のゲート電極となるタングステン膜２０４Ｂが形成されている。
【００５８】
半導体製造管理モニターを構成するパターン化されたタングステン膜２０４Ａは、第１の領域２０２ａの上に第２の絶縁膜２０３Ａを介して形成された第１の電極２０４ａと、第２の領域２０２ｂの上に第２の絶縁膜２０３Ａを介して形成された第２の電極２０４ｂと、第３の領域２０２ｃの上に第２の絶縁膜２０３Ａを介して形成されていると共に第３の領域２０２ｃと開口部２０３ａを介して接触している第３の電極２０４ｃと、第４の領域２０２ｃの上に第２の絶縁膜２０３Ａを介して形成されていると共に第４の領域２０２ｄと開口部２０３ａを介して接触している第４の電極２０４ｄと、第１導電膜連結部２０２ｅの上に第２の絶縁膜２０３Ａを介して形成された第２導電膜連結部２０４ｅとを有している。
【００５９】
尚、ポリシリコン膜２０２Ａにおける第２の絶縁膜２０３Ａの周縁部には、タングステン膜からなるサイドウォール２０４Ｃが形成されている。
【００６０】
以上説明した、第１導電膜２０２Ａからなる第１の領域２０２ａ、第２の領域２０２ｂ、第３の領域２０２ｃ、第４の領域２０２ｄ、第１導電膜連結部２０２ｅと、第２導電膜２０４Ａからなる第１の電極２０４ａ、第２の電極２０４ｂ、第３の電極２０４ｃ、第４の電極２０４ｄ及び第２導電膜連結部２０４ｅとによって、ケルビンパターンを有する半導体製造管理モニターが構成されており、ポリシリコン膜２０２Ｂとタングステン膜２０４Ｂとによってゲート電極が構成されている。
【００６１】
第２の実施形態に係る半導体製造管理モニターにおいては、第１の電極２０４ａと第３の電極２０４ｃとの間に定電流を流すと共に、第２の電極２０４ｂと第４の電極２０４ｄとの間に発生する電圧値を測定し、界面抵抗値＝（測定された電圧値）／（定電流の電流値）の関係式を用いて、ゲート電極を構成するポリシリコン膜２０２Ｂとタングステン膜２０４Ｂとの間の界面抵抗値を算出する。
【００６２】
以下、第２の実施形態に係る半導体装置の第１の製造方法について、図６（ａ）、（ｂ）、図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）を参照しながら説明する。
【００６３】
まず、図７（ａ）に示すように、半導体基板２００の上における半導体製造管理モニターを形成する領域には相対的に大きい膜厚を有する第１の絶縁膜２０１Ａを形成すると共に、半導体基板２００の上におけるゲート電極を形成する領域には相対的に小さい膜厚を有する第１の絶縁膜２０１Ｂを形成した後、これら第１の絶縁膜２０１Ａ、２０１Ｂの上に全面に亘って、第１導電膜としてのポリシリコン膜２０２を堆積する。その後、ポリシリコン膜２０２の上に第２の絶縁膜２０３を堆積する。
【００６４】
次に、第２の絶縁膜２０３の上に第１のレジスト膜を塗布した後、第１のレジスト膜に図６（ａ）に示す第１のフォトマスクＸ２のパターンを転写した後、第１のレジスト膜を現像して、図７（ｂ）に示すような第１のレジストパターン２０６を形成する。
【００６５】
次に、第２の絶縁膜２０３に対して第１のレジストパターン２０６をマスクとして異方性ドライエッチングを行なって、図８（ｃ）に示すように、パターン化された第２の絶縁膜２０３Ａを形成する。パターン化された第２の絶縁膜２０３Ａは、第３の領域２０２ｃの上側部分及び第４の領域２０２ｄの上側部分にそれぞれ開口部２０３ａを有している（図５（ａ）を参照）。
【００６６】
次に、図８（ａ）に示すように、半導体管理モニター形成領域におけるパターン化された第２の絶縁膜２０３Ａの上、及びゲート電極形成領域におけるポリシリコン膜２０２の上に、第２導電膜としてのタングステン膜２０４を堆積する。
【００６７】
次に、タングステン膜２０４の上に第２のレジスト膜を塗布した後、第２のレジスト膜に図６（ｂ）に示す第２のフォトマスクＹ２のパターンを転写した後、第２のレジスト膜を現像して、図８（ｂ）に示すような第２のレジストパターン２０７を形成する。
【００６８】
次に、半導体管理モニター形成領域においては、タングステン膜２０４に対して第２のレジストパターン２０７をマスクとしてエッチングを行なって、図８（ｃ）に示すようなパターン化されたタングステン膜２０４Ａを形成すると共に、ポリシリコン膜２０２に対して第２のレジストパターン２０７及びパターン化された第２の絶縁膜２０３Ａをマスクとしてエッチングを行なって、図８（ｃ）に示すようなパターン化されたポリシリコン膜２０２Ａを形成する。このようにすると、第１の領域２０２ａ、第２の領域２０２ｂ、第３の領域２０２ｃ、第４の領域２０２ｄ及び第１導電膜連結部２０２ｅを有するパターン化されたポリシリコン膜２０２Ａ（図５（ｂ）を参照）と、第１の電極２０４ａ、第２の電極２０４ｂ、第３の電極２０４ｃ、第４の電極２０４ｄ及び第２導電膜連結部２０４ｅを有するパターン化されたタングステン膜２０４Ａ（図５（ａ）を参照）とが得られる。
【００６９】
一方、ゲート電極形成領域においては、タングステン膜２０４及びポリシリコン膜２０２に対して第２のレジストパターン２０７をマスクとしてエッチングを行なって、図８（ｃ）に示すような上層のゲート電極となるタングステン膜２０４Ｂ及び上層のゲート電極となるポリシリコン膜２０２Ｂを形成する。
【００７０】
第２の実施形態によると、第１のフォトマスクＸ２及び第２のフォトマスクＹ２からなる２枚のフォトマスクを用いて、半導体製造管理モニターを有する半導体装置を製造することができる。
【００７１】
また、第２の実施形態によると、通常の半導体プロセスフローにおいてそれぞれ必須である、ポリシリコン膜２０２を堆積した後に該ポリシリコン膜２０２に不純物をドーピングする工程と、タングステン堆積２０４を堆積する工程との間に、第２の絶縁膜２０３を堆積する工程及び該第２の絶縁膜２０３をパターニングする工程を追加するのみで、半導体製造管理モニターを形成することができる。
【００７２】
従って、第２の実施形態によると、ＴＥＧとして実デバイスのＭＯＳトランジスタにおけるゲート電極により一歩近づけた条件でケルビンパターンを形成し、該ケルビンパターンを用いてゲート電極の界面抵抗値を測定することが可能になるのみならず、実デバイスであるＭＯＳトランジスタと半導体管理モニターとが同一の半導体基板２００の上に形成された半導体装置を製造することができる。
【００７３】
以下、第２の実施形態に係る半導体装置の第２の製造方法について、図９（ａ）〜（ｃ）を参照しながら説明する。
【００７４】
第１の製造方法と同様にして、第２の絶縁膜２０３の上に第１のレジストパターン２０６を形成した後（図７（ｂ）を参照）、第２の絶縁膜２０３に対して第１のレジストパターン２０６をマスクとしてウエットエッチングを行なって、図９（ａ）に示すように、順テーパ形状を有するパターン化された第２の絶縁膜２０３Ａを形成する。
【００７５】
次に、図９（ｂ）に示すように、半導体管理モニター形成領域におけるパターン化された第２の絶縁膜２０３Ａの上、及びゲート電極形成領域におけるポリシリコン膜２０２の上に、第２導電膜としてのタングステン膜２０４を堆積した後、タングステン膜２０４の上に第２のレジストパターン２０７を形成する。
【００７６】
次に、半導体管理モニター形成領域においては、タングステン膜２０４に対して第２のレジストパターン２０７をマスクとしてエッチングを行なって、図９（ｃ）に示すようなパターン化されたタングステン膜２０４Ａを形成すると共に、ポリシリコン膜２０２に対して第２のレジストパターン２０７及びパターン化された第２の絶縁膜２０３Ａをマスクとしてエッチングを行なって、図９（ｃ）に示すようなパターン化されたポリシリコン膜２０２Ａを形成する。
【００７７】
一方、ゲート電極形成領域においては、タングステン膜２０４及びポリシリコン膜２０２に対して第２のレジストパターン２０７をマスクとしてエッチングを行なって、図９（ｃ）に示すような上層のゲート電極となるタングステン膜２０４Ｂ及び下層のゲート電極となるポリシリコン膜２０２Ｂを形成する。
【００７８】
第２の製造方法によると、パターン化された第２の絶縁膜２０３Ａが順テーパ形状を有しているため、タングステン膜２０４はパターン化された第２の絶縁膜２０３Ａの側面部の上において順テーパ状に堆積されるため、タングステン膜２０４に対して第２のレジストパターン２０７をマスクとしてエッチングを行なうと、図８（ｃ）と図９（ｃ）との対比から分かるように、パターン化された第２の絶縁膜２０３Ａの側面にサイドウォール２０３Ｃが形成されない。
【００７９】
従って、ゲート電極とサイドウォール２０３Ｃとが電気的に接続しなくなるため、パターンショートに起因して界面抵抗値が測定不能になる事態を確実に回避することができる。
【００８０】
尚、第２の製造方法においては、第２の絶縁膜２０３に対してウエットエッチングを行なって、順テーパ形状を有するパターン化された第２の絶縁膜２０３Ａを形成したが、これに代えて、第２の絶縁膜２０３に対して等方性のドライエッチングを行なって、順テーパ形状を有するパターン化された第２の絶縁膜２０３Ａを形成してもよい。
【００８１】
また、第２の実施形態においては、ポリシリコン膜２０２（パターン化されたポリシリコン膜２０２Ａ又は下層のゲート電極となるポリシリコン膜２０２Ｂ）と、タングステン膜２０４（パターン化されたタングステン膜２０４Ａ又は上層のゲート電極となるタングステン膜２０４Ｂ）との間には、窒化タングステン又は窒化チタンからなるバリアメタル膜が設けられているが、便宜上、タングステン膜／バリアメタル膜との積層体を、タングステン膜２０４、パターン化されたタングステン膜２０４Ａ又は上層のゲート電極となるタングステン膜２０４Ｂと称している。
【００８２】
（第３の実施形態）
以下、第３の実施形態に係る半導体装置及びその製造方法について、図１０（ａ）〜（ｄ）及び図１１（ａ）、（ｂ）を参照しながら説明する。図１０（ａ）は半導体製造管理モニターの平面構造を示し、図１０（ｂ）は図１０（ａ）におけるＸｂ−Ｘｂ線の断面構造を示し、図１０（ｃ）は図１０（ａ）におけるＸｃ−Ｘｃ線の断面構造を示し、図１０（ｄ）は図１０（ａ）におけるＸｄ−Ｘｄ線の断面構造を示している。図１０（ａ）において上方に突出する部分及び図１０（ｄ）はゲート電極の領域を示している。
【００８３】
図１０（ａ）、（ｃ）、（ｄ）、（ｅ）に示すように、半導体基板３００の上には、第１の絶縁膜３０１Ａを介して第１導電膜としてのパターン化されたポリシリコン膜３０２Ａが形成されている。尚、図示は省略しているが、パターン化されたポリシリコン膜３０２Ａは、第２の実施形態と同様、第１の領域、第２の領域、第３の領域、第４の領域及びＨ字状の第１導電膜連結部を有していると共に、ゲート電極の領域においては下層のゲート電極を構成している。
【００８４】
パターン化されたポリシリコン膜３０２Ａの上には、該ポリシリコン膜３０２Ａよりも一回り小さい平面形状を有するパターン化された第２の絶縁膜３０３Ａが形成されており、該第２の絶縁膜３０３Ａは、ポリシリコン膜３０２Ａの第３の領域の上側部分及び第４の領域の上側部分にそれぞれ開口部３０３ａを有している。
【００８５】
また、パターン化された第２の絶縁膜３０３Ａの上にパターン化されたタングステン膜３０４Ａが形成されており、該タングステン膜３０４Ａは、第２の実施形態と同様、ポリシリコン膜３０２Ａの第１の領域の上に第２の絶縁膜３０３Ａを介して形成された第１の電極３０４ａと、ポリシリコン膜３０２Ａの第２の領域の上に第２の絶縁膜３０３Ａを介して形成された第２の電極３０４ｂと、ポリシリコン膜３０２Ａの第３の領域の上に第２の絶縁膜３０３Ａを介して形成されていると共に第３の領域と開口部３０３ａを介して接触している第３の電極３０４ｃと、ポリシリコン膜３０２Ａの第４の領域の上に第２の絶縁膜３０３Ａを介して形成されていると共に第４の領域と開口部３０３ａを介して接触している第４の電極３０４ｄと、ポリシリコン膜３０２Ａの第１導電膜連結部の上に第２の絶縁膜３０３Ａを介して形成された第２導電膜連結部３０４ｅとを有している。
【００８６】
ゲート電極領域においては、下層のゲート電極となるポリシリコン膜３０２Ａの上には、該ポリシリコン膜３０２Ａよりも一回り小さい平面形状を有すると共に中央部に開口部を有するパターン化された第２の絶縁膜３０３Ａが形成されていると共に、該第２の絶縁膜３０３Ａの上に上層のゲート電極となるタングステン膜３０４Ａが形成されており、該タングステン膜３０４Ａは第２の絶縁膜３０３Ａの開口部を介して下層のゲート電極となるポリシリコン膜３０２Ａと接触している。
【００８７】
図１１（ａ）は、第３の実施形態に係る半導体装置の製造方法に用いる第１のフォトマスクＸ３の平面構造を示し、図１１（ｂ）は第３の実施形態に係る半導体装置の製造方法に用いる第２のフォトマスクＹ３の平面構造を示している。
【００８８】
図１１（ａ）に示すように、第１のフォトマスクＸ３におけるゲート電極領域の中央部には、遮光部が形成されており、これによって、下層のゲート電極となるポリシリコン膜３０２Ａの上に、開口部を有する第２の絶縁膜３０３Ａを形成することができる。
【００８９】
従って、第３の実施形態によると、ゲート電極領域においては、下層のゲート電極となるポリシリコン膜３０２Ａと上層のゲート電極となるタングステン膜３０４Ａとの間に、下層のゲート電極となるポリシリコン膜３０２Ａよりも一回り小さい平面形状を有すると共に中央部に開口部を有する第２の絶縁膜３０３Ａが形成されているため、図１０（ａ）及び（ｄ）から分かるように、上層のゲート電極となるタングステン膜３０４Ａと、サイドウォール３０４Ｃとは電気的に接続されていない。このため、パターンショートに起因して界面抵抗値が測定不能になる事態を確実に回避することができる。
【００９０】
従って、第３の実施形態によると、第２の実施形態においては第２の絶縁膜２０３Ａに対するエッチング工程で特に必要であったプロセス上での処理（例えばウエットエッチング処理）を要することなく、パターンショートを回避することができる。
【００９１】
尚、第３の実施形態においては、パターン化されたポリシリコン膜（下層のゲート電極となるポリシリコン膜）３０２Ａと、パターン化されたタングステン膜（上層のゲート電極となるタングステン膜）３０４Ａとの間には、窒化タングステン又は窒化チタンからなるバリアメタル膜が設けられているが、便宜上、タングステン膜／バリアメタル膜との積層体を、パターン化されたタングステン膜（上層のゲート電極となるタングステン膜）２０４Ｂと称している。
【００９２】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、絶縁膜を平坦化する工程が不要になると共に、第１のマスクパターン及び第２のマスクパターンからなる２つのマスクパターンひいては２枚のフォトマスクを用いて、半導体製造管理モニターを有する半導体装置を製造することができる。
【００９３】
また、通常の半導体プロセスに、絶縁膜を堆積する工程及び該絶縁膜をパターニングする工程を追加するのみで、半導体製造管理モニターを形成することができるため、通常の半導体プロセスに若干の工程を追加するのみで、半導体製造管理モニターを形成することができる。
【図面の簡単な説明】
【図１】（ａ）は第１の実施形態に係る半導体装置の平面図であり、（ｂ）は第１の実施形態に係る半導体装置を構成するパターン化されたポリシリコン膜の平面図であり、（ｃ）は図１（ａ）におけるＩｃ−Ｉｃ線の断面図である。
【図２】（ａ）は第１の実施形態に係る半導体装置を製造するために用いる第１のフォトマスクの平面図であり、（ｂ）は第１の実施形態に係る半導体装置を製造するために用いる第２のフォトマスクの平面図である。
【図３】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）は第２の実施形態に係る半導体装置の平面図であり、（ｂ）は第２の実施形態に係る半導体装置を構成するパターン化されたポリシリコン膜の平面図であり、（ｃ）は図５（ａ）におけるＶｃ−Ｖｃ線の断面図であり、（ｄ）は図５（ａ）におけるＶｄ−Ｖｄ線の断面図であり、（ｅ）は図５（ａ）におけるＶｅ−Ｖｅ線の断面図である。
【図６】（ａ）は第２の実施形態に係る半導体装置を製造するために用いる第１のフォトマスクの平面図であり、（ｂ）は第２の実施形態に係る半導体装置を製造するために用いる第２のフォトマスクの平面図である。
【図７】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の第１の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の第１の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の第２の製造方法の各工程を示す断面図である。
【図１０】（ａ）は第３の実施形態に係る半導体装置の平面図であり、（ｂ）は図１０（ａ）におけるＸｃ−Ｘｃ線の断面図であり、（ｃ）は図１０（ａ）におけるＸｃ−Ｘｃ線の断面図であり、（ｄ）は図１０（ａ）におけるＸｄ−Ｘｄ線の断面図である。
【図１１】（ａ）は第３の実施形態に係る半導体装置を製造するために用いる第１のフォトマスクの平面図であり、（ｂ）は第３の実施形態に係る半導体装置を製造するために用いる第２のフォトマスクの平面図である。
【図１２】（ａ）は従来の半導体装置の平面図であり、（ｂ）は図１２（ａ）におけるＸＩＩｂ−ＸＩＩｂ線の断面図であり、（ｃ）は従来及び本発明の各実施形態に係る半導体製造管理モニターの等価回路である。
【図１３】（ａ）は従来の半導体装置を製造するために用いる第１のフォトマスクの平面図であり、（ｂ）は従来の半導体装置を製造するために用いる第２のフォトマスクの平面図であり、（ｃ）は従来の半導体装置を製造するために用いる第３のフォトマスクの平面図である。
【図１４】（ａ）〜（ｅ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）〜（ｄ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
１００  半導体基板
１０１  第１の絶縁膜
１０２  ポリシリコン膜
１０２Ａ  パターン化されたポリシリコン膜
１０２ａ  第１の領域
１０２ｂ  第２の領域
１０２ｃ  第３の領域
１０２ｄ  第４の領域
１０２ｅ  第１導電膜連結部
１０３  第２の絶縁膜
１０３Ａ  パターン化された第２の絶縁膜
１０３ａ  開口部
１０３ｂ  コンタクトホール
１０４  タングステン膜
１０４Ａ  パターン化されたタングステン膜
１０４Ｃ  サイドウォール
１０４ａ  第１の電極
１０４ｂ  第２の電極
１０４ｃ  第３の電極
１０４ｄ  第４の電極
１０４ｅ  第２導電膜連結部
１０６  第１のレジストパターン
１０７  第２のレジストパターン
２００  半導体基板
２０１Ａ  膜厚の大きい第１の絶縁膜
２０１Ｂ  膜厚の小さい第１の絶縁膜（ゲート絶縁膜）
２０２  ポリシリコン膜
２０２Ａ  パターン化されたポリシリコン膜
２０２Ｂ  下層のゲート電極となるポリシリコン膜
２０２ａ  第１の領域
２０２ｂ  第２の領域
２０２ｃ  第３の領域
２０２ｄ  第４の領域
２０２ｅ  第１導電膜連結部
２０３  第２の絶縁膜
２０３ａ  開口部
２０３Ａ  パターン化された第２の絶縁膜
２０４  タングステン膜
２０４Ａ  パターン化されたタングステン膜
２０４Ｂ  上層のゲート電極となるタングステン膜
２０４Ｃ  サイドウォール
２０４ａ  第１の電極
２０４ｂ  第２の電極
２０４ｃ  第３の電極
２０４ｅ  第２導電膜連結部
２０６  第１のレジストパターン
２０７  第２のレジストパターン
３００  半導体基板
３０１Ａ  第１の絶縁膜
３０２Ａ  パターン化されたポリシリコン膜（下層のゲート電極となるポリシリコン膜）
３０３Ａ  パターン化された第２の絶縁膜
３０３ａ  開口部
３０４Ａ  パターン化されたタングステン膜（上層のゲート電極となるタングステン膜）
３０４Ｃ  サイドウォール
３０４ａ  第１の電極
３０４ｂ  第２の電極
３０４ｃ  第３の電極
３０４ｄ  第４の電極
３０４ｅ  第２導電膜連結部
Ｘ１、Ｘ２、Ｘ３  第１のフォトマスク
Ｙ１、Ｙ２、Ｙ３  第２のフォトマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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