(57)【特許請求の範囲】
【請求項１】
一対の基板間に液晶が封入され、一方の基板に形成された複数の走査電極と他方の基板に形成された信号電極とが格子状に配設された液晶表示パネルを走査側駆動手段及び信号側駆動手段により駆動する液晶駆動方法であって、
前記走査側駆動手段は、電圧供給線を介して単一電源から複数箇所に供給される駆動電圧の電圧値を、該電圧供給線の両端に設けられ、出力端が前記電圧供給線に接続された２つのスイッチング手段により切換え、前記駆動電圧の電圧値の切換時に、前記各スイッチング手段を共にフローテイング状態とするフローテイング期間を設けたことを特徴とする液晶駆動方法。
【請求項２】
前記各スイッチング手段は、互いに位相差のある複数のスイッチング制御信号が供給されることを特徴とする請求項１記載の液晶駆動方法。
【請求項３】
前記走査側駆動手段は、前記フローテイング期間は、前記走査電極に定電圧を供給することを特徴とする請求項１又は２記載の液晶駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、詳細には、マトリクス駆動方式により液晶表示パネルの各画素を駆動して表示制御を行う液晶駆動方法に関する。
【０００２】
【従来の技術】
従来の単純マトリクス型の液晶表示装置は、例えば、図６に示すように、複数の走査電極（コモン電極）４１と複数の信号電極（セグメント電極）４２とが液晶層を挟んで互いに直交する方向に対向配置されて格子状をなしている。
上記信号電極Ｙ１〜Ｙｍ及び走査電極Ｘ１〜Ｘｎは、それぞれ信号側駆動回路４２、走査側駆動回路４０に接続され、信号側駆動回路４２及び走査側駆動回路４０は、表示駆動信号及び走査駆動信号を信号電極Ｙ１〜ｍ及び走査電極Ｘ１〜ｎに印加することによって液晶表示パネル４４の各画素の液晶を駆動して表示制御を行っている。
【０００３】
以上の構成からなる液晶表示装置においては、走査電極Ｘ１〜Ｘｎに走査駆動信号を供給して選択状態とし、信号電極Ｙ１〜Ｙｍに対して表示階調数に応じてＰＷＭ処理された表示駆動信号を供給して所望の階調表示を行っている。
【０００４】
ところが、従来の走査側駆動回路にあっては、図７の概略図に示される如く、そのドライバ回路には、一端側から駆動電圧が供給される構成であるため、電圧降下により後段側にいくに従って、電圧が低くなり、走査電極に均一な走査電圧を印加することができず、適正な表示画像が得られないという問題があった。
【０００５】
そこで、従来、上記問題を解決すべく、図８に示されるような走査側駆動回路が提案されている。かかる図８に示される走査側駆動回路はドライバ出力回路４３に、電圧供給線の両端側から単一電源により駆動電圧を供給する構成として、上記電圧降下の影響を排除している。
【０００６】
以下、かかる走査側駆動回路の構成及び動作を簡単に説明する。
図８に示される走査側駆動回路４０は、シフトレジスタ回路４１ａ１〜ｎ、レベルシフタ回路４２ａ−１〜ａｎ＋２、ドライバー出力回路４３ａ１〜ａｎ、ＣＯＭＳ４４、４５から構成されている。
【０００７】
図示しない選択電圧供給回路は、選択電圧Ｖ０、Ｖ４を生成して、ＣＭＯＳ４４、４５に夫々供給する。
図示しないコントローラは、図８に示すような、１コモン（走査電極）毎に極性反転する極性反転信号ＣＫＦが供給され、インバータ回路４６及びレベルシフタ回路４２ａ−１〜ａｎ＋１を介した後、スイッチング制御信号として、ＣＭＯＳ４４、４５のゲート電極に供給する。
【０００８】
ここで、ＣＭＯＳ４４及び４５は、同じ特性であり、且つ、同一のスイッチング制御信号が供給されることから、理論上は、ＣＭＯＳ４４及び４５は、同一タイミングで切り替わり、ＣＭＯＳ４４から出力される出力電圧ＶＳＬとＣＭＯＳ４５から出力される出力電圧ＶＳＲとは、同位相となる。
【０００９】
【発明が解決しようとする課題】
しかし乍ら、実際上は、回路の配線遅延やトランジスタのスイッチング特性等のバラツキにより、ＣＭＯＳ４４及び４５は同一タイミングで切り替わらない場合がある。
【００１０】
具体的には、例えば、図９に示されるようなタイミングで、ＣＭＯＳ４４から出力電圧ＶＳＬが出力され、ＣＭＯＳ４５からは、出力電圧ＶＳＬに対してΔｔ１だけ遅延した電圧ＶＳＲが出力される場合がある。かかる遅延時間Δｔ１に、ＣＭＯＳ４４のＰチャネル型ＭＯＳトランジスタ４４ａのソースとＣＭＯＳ４５のＮチャネル型ＭＯＳトランジスタ４５ｂのドレイン間、若しくはＣＭＯＳ４５のＰチャネル型ＭＯＳトランジスタ４５ａのソースとＣＭＯＳ４４のＮチャネル型ＭＯＳトランジスタ４４ｂのドレイン間に、貫通電流が流れることになる。
【００１１】
かかる貫通電流は、ドライバ回路の消費電力を増大させると共に、トランジスタ素子の劣化等の原因となり、更に、ドライバ出力にも必要電位以外の電位が生じて走査電極に印加されることになり異常画像の原因となるという問題がある。
【００１２】
本発明は、上記問題に鑑みてなされたものであって、比較的簡単な回路構成で、  ドライバ回路の出力を安定させ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力の低減が可能な液晶駆動方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１記載の液晶駆動方法は、一対の基板間に液晶が封入され、一方の基板に形成された複数の走査電極と他方の基板に形成された信号電極とが格子状に配設された液晶表示パネルを走査側駆動手段及び信号側駆動手段により駆動する液晶駆動方法であって、前記走査側駆動手段は、電圧供給線を介して単一電源から複数箇所に供給される駆動電圧の電圧値を、該電圧供給線の両端に設けられ、出力端が前記電圧供給線に接続された２つのスイッチング手段により切換え、前記駆動電圧の電圧値の切換時に、前記各スイッチング手段を共にフローテイング状態とするフローテイング期間を設けることにより前記課題を解決する。
【００１４】
即ち、請求項１記載の液晶駆動方法によれば、走査側駆動手段は、単一電源から複数箇所に供給される駆動電圧の電圧値を電圧供給線の両端に出力端が接続された２つのスイッチング手段により切換え、駆動電圧の電圧値の切換時に各スイッチング手段を共にフローテイング状態とするフローテイング期間を設ける。
【００１５】
従って、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力を低減することが可能となる。
【００１６】
また、この場合、請求項２記載の液晶駆動方法の如く、前記各スイッチング手段は、互いに位相差のある複数のスイッチング制御信号が供給されるようにすることが有効である。
【００１７】
即ち、請求項２記載の液晶駆動方法によれば、互いに位相差のある複数のスイッチング制御信号により、単一電源から複数箇所に供給される駆動電圧の電圧値を切換えると共に、駆動電圧の電圧値の切換時にフローテイング期間を設けるようにすることが有効である。
【００１８】
従って、簡単な構成でフローティング期間を設けることができ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力の低減が可能となる。
【００１９】
また、この場合、請求項３記載の液晶表示方法の如く、
前記走査側駆動手段は、前記フローティング期間は、前記走査電極に定電圧を供給することが有効である。
【００２０】
即ち、請求項３記載の液晶表示方法によれば、
走査側駆動手段は、フローティング期間は、走査電極に定電圧を供給する。
【００２１】
従って、ドライバ回路内部の素子の劣化を防止できるとともに、消費電力の低減が可能となる。さらに、ドライバ回路の出力を安定化することができ、走査電極には適正な電圧を印加することが可能となり、適正な表示画像を得ることができる。
【００２２】
【発明の実施の形態】
以下、本発明に係る液晶駆動方法の実施の形態を図１乃至５を参照して説明する。
図１乃至図５は、本発明の液晶駆動方法が適用される液晶表示装置の実施の形態を示す図であり、液晶テレビ等に用いられる液晶表示装置に適用した例である。
図１は、液晶テレビ等に用いられる液晶表示装置の構成を示すブロック図である。
【００２３】
図１における液晶表示装置１は、液晶表示パネル２１、信号側駆動回路１９、走査側駆動回路２０、アンテナ１１、チューナ１２、受信回路１３、Ａ／Ｄ変換器１４、階調制御回路１５、同期回路１６、コントローラ１７、選択電圧供給回路１８等から構成されている。
【００２４】
先ず、信号について説明する。図１において、ＨSYNCは水平同期信号、ＶSYNCは垂直同期信号、Ｖは映像信号、ＣＫＦは走査電極Ｘ１〜ｎの極性を反転させるための極性反転信号、ＣＫＦＤは、後述するが、図２に示される遅延回路３０１により生成されるＣＫＦ（極性反転信号）をΔｔ2だけ遅延させたＣＫＦ遅延信号、ＤＩＮは走査駆動信号を生成するための走査開始信号、ＣＫＮは後述するが図２のシフトレジスタ３１ａ1〜ａnより走査開始信号ＤＩＮを入力及びシフトさせるタイミングのシフトクロック、ＥＣは、後述するが図２のドライバ出力回路３３ａ1〜ａnで、後述する非選択電圧Ｖ２の出力を制御するためのゼロバイアス制御信号、Ｖ０は正側選択電圧、Ｖ４は負側選択電圧、Ｖ２は非選択電圧、ＶＳＬ’は、後述するが図２に示されるＣＭＯＳ３４から出力される出力電圧、ＶＳＲ’は、後述するが図２に示されるＣＭＯＳ３５から出力される出力電圧、ＶＳＲは、後述するが図２に示される出力電圧ＶＳＬ及び出力電圧ＶＳＲとによる実効電圧を夫々示している。
【００２５】
液晶表示パネル２１は、例えばガラス板で構成された２枚の透明基板間にＴＮ液晶を封入し各基板の対向面にＩＴＯからなる信号電極（セグメント電極）Ｙ１〜ｍと走査電極（コモン電極）Ｘ１〜Ｘｎとをそれぞれ直交方向に格子状に配置した単純マトリックス型の液晶表示パネルが使用されており、後述する走査側駆動回路２０及び信号側駆動回路１９によって順次走査電極Ｘ１〜Ｘｎ及び信号電極Ｙ１〜Ｙｍが選択駆動されて、表示データに応じたカラー階調表示がなされる。
【００２６】
走査側駆動回路２０は、選択電圧供給回路１８より正側選択電圧Ｖ０，負側選択電圧Ｖ４及び非選択電圧Ｖ２が供給されると共に、コントローラ１７から極性反転信号ＣＫＦ、走査開始信号ＤＩＮ、シフトクロックＣＫＮ、及びゼロバイアス制御信号ＥＣが供給され、これら各種信号に基づいて、走査駆動信号を生成して、液晶表示パネル２１の各走査電極Ｘ１〜ｎに供給して、順次選択駆動する。尚、かかる走査側駆動回路２０の詳細な構成は図２〜図５で後述する。
【００２７】
信号側駆動回路１９は、階調制御回路１５から供給される４ビットの階調データおよびコントローラ１７から供給される信号側駆動制御信号に基づいて、液晶を交流駆動するのに適した電圧波形を有する液晶駆動パルス（表示駆動信号）を生成して液晶表示パネル２１の各信号電極Ｙ１〜ｍに所定のタイミングで印加することにより１６段階の階調表示を行なわせる。
【００２８】
アンテナ１１は、受信電波を受信して、チューナ１２に供給する。
チューナ１２は、コントローラ７から入力されるチューニング制御信号ＴＣに従って指定チャネルを選択して、アンテナ１１から供給される受信電波を中間周波数信号に変換して受信回路１３に出力する。
【００２９】
受信回路１３は、中間周波数増幅回路、映像検波回路、映像増幅回路、クロマ回路等から構成されており、チューナ１３から入力される中間周波信号を映像検波回路により映像検波を行なってカラー映像信号を取り出し、このカラー映像信号の中から音声信号を取り出して図示しない音声回路に出力するとともに、映像増幅回路によりカラー映像信号を増幅してクロマ回路に渡し、クロマ回路において、受信カラー映像信号からＲ，Ｇ，Ｂの各色映像信号を分離してＡ／Ｄ変換器１４に出力する。また、受信回路１３は、受信カラー映像信号を同期回路１６に供給する。
【００３０】
同期回路１６は、受信カラー映像信号の中から水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃを取り出してコントローラ１７に出力する。
【００３１】
Ａ／Ｄ変換器１４は、図示しないサンプリング回路とコンパレータ回路とエンコーダ回路等から構成されている。機能的にはＲ，Ｇ，Ｂのアナログ信号をサンプリングしてコンパレータにより基準電圧と比較することでＡ／Ｄ変換した後、エンコーダ回路で例えばＲ，Ｇ，Ｂ各４ビットのデジタル表示データに変換し、階調制御回路１５に供給する。
【００３２】
階調制御回路１５は、入力されたＲ、Ｇ、Ｂ（レッド、グリーン、ブルー）の表示データに基づいて、４ビットの階調データ信号を生成して信号側駆動回路１９に供給する。
【００３３】
コントローラ１７は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ）が内蔵されており、同期分離回路１６から供給される水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣに基づいて、各種タイミング信号を生成して、液晶表示装置１の各部を制御する。
【００３４】
具体的には、コントローラ１７は、チューニング制御信号ＴＣを生成して、チューナ１２に供給するとともに、サンプリングクロックＳＣを生成してＡ／Ｄ変換器１４に供給したり、階調制御回路１５及び選択電圧供給回路１８に夫々タイミング信号を供給する。
また、コントローラ１７は、図４に示されるような交流反転信号ＣＫＦ、ゼロバイアス信号ＥＣ、シフトクロックＣＫＮ，走査開始信号ＤＩＮを走査側駆動回路２０に供給し、信号側駆動回路１９には、信号側駆動制御信号を供給する。
【００３５】
選択電圧供給回路１８は、液晶表示パネル２１の走査電極Ｘ１〜ｎを選択駆動するための正側選択電圧Ｖ０及び負側選択電圧Ｖ４を走査側駆動回路２０のＣＭＯＳ３４及び３５に供給すると共に、走査側駆動回路２０に含まれるＣＭＯＳ３４及び３５がフローティング状態にある時に、走査電極Ｙ１〜ｎに安定した電圧を印加するための非選択電圧Ｖ２を走査側駆動回路２０のドライバ出力回路３３ａ１〜ａｎに供給する。
【００３６】
さて、図２は、走査側駆動回路２０の具体的構成例を示す図である。
図２において、走査側駆動回路２０は、遅延信号生成部３０、シフトレジスタ回路３１ａ１〜３１ａｎ、ＮＡＮＤゲート３７ａ１〜３７ａｎ、レベルシフタ回路３２ａ−１〜３２ａ＋２、ドライバー出力回路３３ａ１〜３３ａｎ、ＣＭＯＳ３４、３５等から構成されている。
【００３７】
遅延信号生成部３０は、遅延回路３０１、ＮＡＮＤゲート３０２、ＮＯＲゲート３０３から構成されている。
遅延回路３０１は、コントローラ１７から供給される図４に示されるような交流反転信号ＣＫＦを、例えば、Δｔ２（Δｔ２≧Δｔ１）だけ遅延せしめた、図４の如きＣＫＦディレイ信号ＣＫＦＤを生成して、ＮＡＮＤゲート３０２及びＮＯＲゲート３０２に夫々供給する。尚、遅延回路３０１は、アナログ回路及びディジタル回路のいずれでも良い。
【００３８】
ＮＡＮＤゲート３０２は、コントローラ１７から供給される極性反転信号ＣＫＦ信号と遅延回路３０１から供給されるＣＫＦディレイ信号ＣＫＦＤとのＮＡＮＤ出力である、図４に示されるようなスイッチング制御信号Ａを生成して、レベルシフタ回路３２ａ−１及び３２ａｎ＋２に夫々供給する。
【００３９】
ＮＯＲゲート３０３は、コントローラ１７から供給される極性反転信号ＣＫＦと遅延回路３０１から供給されるＣＫＦディレイ信号ＣＫＦＤとのＮＯＲ出力である、図４の如きスイッチング制御信号Ｂを生成して、レベルシフタ３２ａ０及び３２ａｎ＋１に夫々供給する。
【００４０】
シフトレジスタ回路３１ａ１〜３１ａｎは、コントローラ１７から供給される図５に示されるような走査開始信号ＤＩＮを、図５に示すシフトクロックＣＫＮのタイミングで保持する回路であり、入力する走査開始信号ＤＩＮをシフトクロックＣＫＮのタイミングでラッチしたデータをそのまま次段のシフトレジスタ及びＮＡＮＤゲート３７ａ１〜ａｎに夫々供給する。
【００４１】
ＮＡＮＤゲート３７ａ１〜３７ａｎは、シフトレジスタ回路３２ａ１〜３２ａｎから供給されるシフト出力とコントローラ１７から供給される図５に示すようなゼロバイアス制御信号ＥＣとのＮＡＮＤ出力をレベルシフタ回路３２ａ１〜ａｎに供給する。
【００４２】
レベルシフタ回路３２ａ−１〜３２ａｎ＋２は、供給される信号を所定の電圧レベルまで引き上げるための回路である。
レベルシフタ回路３２ａ−１及び３２ａｎ＋２は、ＮＡＮＤゲート３０２から供給されるスイッチング制御信号Ａを所定の電圧レベルに変換した後、ＣＭＯＳ３４のＰチャネル型ＭＯＳトランジスタ３４ａ及びＣＭＯＳ３５のＰチャネル型ＭＯＳトランジスタ３５ａのゲート電極に夫々供給する。
【００４３】
レベルシフタ回路３２ａ０、３２ａｎ＋１は、ＮＯＲゲート３０３から供給されるスイッチング制御信号Ｂを所定の電圧レベルに変換した後、ＣＭＯＳ３４のＮチャネル型ＭＯＳトランジスタ３４ｂ及びＣＭＯＳ３５のＮチャネル型ＭＯＳトランジスタ３５ｂのゲート電極に供給する。
【００４４】
レベルシフタ回路３２ａ１〜３２ａｎは、ＮＡＮＤゲート３７ａ１〜３７ａｎから供給されるＮＡＮＤ出力を所定の電圧レベルに変換した後、トライバ出力回路３３ａ１〜３３ａｎの入力端子ＩＮに供給する。
【００４５】
ＣＭＯＳ３４においては、Ｐチャネル型ＭＯＳトランジスタ３４ａのソース電極には、電圧選択回路１８から正側選択電圧Ｖ０が、Ｎチャネル型ＭＯＳトランジスタ３４ｂのドレイン電極には、電圧選択回路１８から負側選択電圧Ｖ４が夫々供給される。そして、Ｐチャネル型ＭＯＳトランジスタ３４ａ及びＮチャネル型ＭＯＳトランジスタ３４ｂのゲート電極には、夫々スイッチング制御信号Ａ及びＢが供給される。ＣＭＯＳ３４は、図４に示すような出力電圧ＶＳＬ’をドライバ出力回路３３ａ１〜ａｎに供給する。具体的には、ＣＭＯＳ３４は、スイッチング制御信号Ａ及びＢが「Ｈ」レベルの時、負側選択電圧Ｖ４を、「Ｌ」レベルの時、正側選択電圧Ｖ０を出力電圧ＶＳＬ’として、ドライバ出力回路３３ａ１〜ａｎの選択電圧供給線ＬＬ１の一端に供給する。
【００４６】
ＣＭＯＳ３５は、図４に示すような、ＣＭＯＳ３４からの出力電圧ＶＳＬ’に対してΔｔ２だけ遅延した出力電圧ＶＳＲ’をドライバ出力回路３３ａ１〜ａｎの選択電圧供給線ＬＬ１の他端に供給する。その結果、選択電圧供給線ＬＬ１には、両出力電圧ＶＳＬ’及びＶＳＲ’の位相差により、実効的には、図４に示すような電圧ＶＳ’が印加されることになる。
【００４７】
ドライバ出力回路３３ａ１〜３３ａｎの各々は、選択電圧供給線ＬＬ１及び非選択電圧供給線ＬＬ２に対して並列に接続されており、具体的には、例えば、図３の如く構成される。
【００４８】
図３において、ドライバ出力回路３３は、ＣＭＯＳ３３ｂ、ＣＭＯＳ３３ｄ、及びインバータ回路３３ｃから構成されている。
ドライバ出力回路３３は、入力される選択電圧ＶＳ（正側選択電圧Ｖ０若しくは負側選択電圧Ｖ４）と非選択電圧Ｖ２）とを、レベルシフタ３２ａ１〜ａｎから供給される信号に応じて切り替える。
即ち、ドライバ出力回路は、レベルシフタ３２ａ１〜３２ａｎから供給される信号が「Ｌ」レベルのとき、選択電圧供給線ＬＬ１から供給される電圧ＶＳ’を、「Ｈ」レベルのとき、非選択電圧供給線ＬＬ２から供給される非選択電圧Ｖ２を走査駆動信号Ｘ１’〜Ｘｎ’（図５にその一例として走査駆動信号Ｘ１’、Ｘ２’を示す。）を走査電極Ｘ１〜Ｘｎに夫々出力する。
【００４９】
次に、本実施の形態の動作を説明する。
本実施の形態の液晶表示装置１の図示しない主電源がＯＮされると、図１に示した各ブロックに電源電圧が供給されて、各ブロックの動作が開始される。
【００５０】
アンテナ１１では、受信電波が受信され、チューナ１２に供給される。
チューナ１２では、コントローラ１７から入力されるチューニング制御信号ＴＣに従って指定チャネルが選択され、アンテナ１２から供給される受信電波が中間周波数信号に変換されて受信回路１３に出力される。
【００５１】
受信回路１３では、チューナ１３から入力される中間周波信号が映像検波回路により映像検波されてカラー映像信号Ｖが抽出され、このカラー映像信号Ｖから音声信号が抽出されて図示しない音声回路に出力されると共に、映像増幅回路によりカラー映像信号Ｖが増幅されてクロマ回路に供給され、クロマ回路において、受信カラー映像信号ＶからＲ，Ｇ，Ｂの各色映像信号が分離されてＡ／Ｄ変換器１４に供給される。
【００５２】
同期回路１６では、受信回路１３から供給される受信カラー映像信号の中から水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣとが抽出されて、コントローラ１７に供給される。
コントローラ１７では、同期分離回路１６から供給される水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣに基づいて、各種タイミング信号及び制御信号が生成されて、液晶表示装置１の各部に供給される。
【００５３】
Ａ／Ｄ変換器１４では、受信回路１３から供給されるＲ，Ｇ，Ｂの映像信号がコントローラ１７から供給されるタイミング信号に基づいて、Ｒ，Ｇ，Ｂ各４ビットのデジタル表示データに変換されて、階調制御回路１５に供給される。
【００５４】
階調制御回路１５では、Ａ／Ｄ変換器１４から供給されるＲ、Ｇ、Ｂ（レッド、グリーン、ブルー）のディジタル表示データに基づいて、４ビットの階調データ信号が生成されて信号側駆動回路１９に供給される。
【００５５】
走査側駆動回路２０では、コントローラ１７から供給される各種タイミング信号及び選択電圧供給回路１８から供給される正側選択電圧Ｖ０，負側選択電圧Ｖ４及び非選択電圧Ｖ２に基づいて、走査駆動信号が生成されて、液晶表示パネル２１の走査電極Ｘ１〜Ｘｎが順次選択的に駆動される。尚、走査側駆動回路２０の詳細な動作は後述する。
【００５６】
信号側駆動回路１９では、上記階調制御回路１５から供給される４ビットの階調データ及びコントローラ１７から供給される信号側駆動制御信号に基づいて、液晶を交流駆動するのに適した電圧波形を有する液晶駆動パルス（表示駆動信号）が生成されて、液晶パネル２１の各信号電極Ｙ１〜Ｙｍに印加される。
【００５７】
液晶表示パネル２１では、走査側駆動回路２０及び信号側駆動回路１９によって順次走査電極Ｘ１〜Ｘｎ及び信号電極Ｙ１〜Ｙｍが選択駆動されて、階調データに応じた１６階調のカラー階調表示が為される。
【００５８】
次に、図２に示した走査側駆動回路２０の動作を、前記図７乃至図９で示した従来技術との対比において詳細に説明する。
【００５９】
図８に示される従来例における走査側駆動回路にあっては、ＣＭＯＳ４４、４５のゲート電極には、図９に示されるような極性反転信号ＣＫＦがインバータ４６で反転された信号がスイッチング制御信号として供給され、ＣＭＯＳ４４からは、図９に示されるような電圧ＶＳＬが出力される。回路の配線遅延の影響や、トランジスタ素子のスイッチング特性のバラツキ等により、ＣＭＯＳ４４及び４５からの出力電圧は位相がずれることがある。
【００６０】
ここでは、ＣＭＯＳ４５からは、例えば、図９に示すような、出力電圧ＶＳＬに対して、Δｔ１だけ遅延した電圧ＶＳＲが出力される場合について説明する。この場合、ドライバ出力回路４３ａ１〜４３ａｎの各々に選択電圧を供給する選択電圧供給線ＬＬ１には、実効的には図９に示されるような実効電圧ＶＳが印加されることになる。かかる遅延時間Δｔ１に、両ＣＭＯＳ間に貫通電流が瞬時的に流れることになり、図９の▲５▼の期間には、ＣＭＯＳ４４のＰチャネル型ＭＯＳトランジスタ４４ａのソースとＣＭＯＳ４５のＮチャネル型ＭＯＳトランジスタ４５ｂのドレイン間に、▲６▼の期間には、ＣＭＯＳ４５のＰチャネル型ＭＯＳトランジスタ４５ａのソースとＣＭＯＳ４４のＮチャネル型ＭＯＳトランジスタ４４ｂのドレイン間に、貫通電流が流れることになる。その結果、Δｔ１期間は、図９に示されるような電位ＶＫが生じることになる。
【００６１】
かかる貫通電流は、ドライバーＬＳＩの消費電流を増大させると共に、トランジスタ素子の劣化の原因等となり、更に、走査駆動信号として必要電位以外の電位が走査電極に印加されることになり異常画像の原因となる。
【００６２】
これに対して、本実施の形態においては、図２に示す如く、ＣＭＯＳ３４、３５をそれぞれ２つのスイッチング制御信号Ａ，Ｂにより制御する。
図２において、先ず、遅延回路３０１では、コントローラ１７から供給される図４に示されるような交流反転信号ＣＫＦが、例えば、Δｔ２（ここで、Δｔ２≧Δｔ１に設定される。）だけ遅延した、図４の如きＣＫＦディレイ信号ＣＫＦＤが生成され、かかるＣＫＦディレイ信号ＣＫＦＤ及び交流反転信号ＣＫＦが、ＮＡＮＤゲート３０２及びＮＯＲゲート３０２を介して、図４に示されるようなスイッチング制御信号Ａ、Ｂが生成される。
【００６３】
かかるスイッチング制御信号Ａは、スイッチング信号Ｂに対して、立ち下がりのタイミングがΔｔ２だけ遅れ、立ち上がりのタイミングがΔｔ２だけ先行している。
スイッチング制御信号Ａは、レベルシフタ３２ａ−１及び３２ａｎ＋２を介して、ＣＭＯＳ３４のＰチャネル型ＭＯＳトランジスタ３４ａ及びＣＭＯＳ３５のＰチャネル型ＭＯＳトランジスタ３５ａのゲート電極に供給される一方、スイッチング制御信号Ｂは、レベルシフタ３２ａ０及び３２ａｎ＋１を介して、ＣＭＯＳ３４のＮチャネル型ＭＯＳトランジスタ３４ｂ及びＮチャネル型ＭＯＳトランジスタ３５ｂのゲート電極に夫々供給される。
【００６４】
その結果、ＣＭＯＳ３４は、図４に示されるように、スイッチング制御信号Ａ及びＢが「Ｈ」レベルの時、負側選択電圧Ｖ４を、「Ｌ」レベルの時、正側選択電圧Ｖ０を出力電圧ＶＳＬ’として、ドライバ出力回路３３ａ１〜ａｎの選択電圧供給線ＬＬ１の一端に供給する。
ここで、ＣＭＯＳ３４の出力電圧ＶＳＬ’は、スイッチング制御信号Ｂの立ち下がりタイミングで、負側選択電圧Ｖ４が非選択状態となるが、スイッチング制御信号Ａの立ちさがりがΔｔ２だけ遅延して立ち下がるため、このΔｔ２の間はフローティング状態となり、また、スイッチング制御信号Ａの立ち上がりのタイミングで、正側選択電圧Ｖ０が非選択状態となるが、スイッチング制御信号Ｂの立ち上がりがΔｔ２だけ遅延するため、Δｔ２間はフローティング状態となる。
即ち、ＣＭＯＳ３４は、正側選択電圧Ｖ０と負側選択電圧Ｖ４との切り替わり時（立ち上がり時及び立ち下がり時）に、Δｔ２の期間だけ、フローティング状態となる。
【００６５】
上記従来例と同様に、ＣＭＯＳ３５は、図４に示すように、ＣＭＯＳ３４の出力電圧ＶＳＬ’に対してΔｔ１だけ遅延した出力電圧ＶＳＲ’をドライバ出力回路３３ａ１〜ａｎの選択電圧供給線ＬＬ１の一端に供給する。
そして、両出力電圧ＶＳＬ’及びＶＳＲ’の位相差により、ドライバ出力回路３３ａ１〜３３ａｎの各々に選択電圧を供給する選択電圧供給線ＬＬ１には、実効的には図４に示されるような波形の電圧ＶＳ’が印加されることになる。
すなわち、かかる電圧ＶＳ’においては、負側選択電圧Ｖ４を非選択状態となる（立ち上がり）タイミングは、出力電圧ＶＳＲ’のタイミング▲１▼と、正側選択電圧Ｖ０が選択されるタイミングは、出力電圧ＶＳＬ’のタイミング▲２▼と、正側選択電圧Ｖ０が非選択状態となる（立ち下がり）タイミングは、出力電圧ＶＳＲ’のタイミング▲３▼と、負側選択電圧Ｖ４が選択されるタイミングは、出力電圧ＶＳＬ’のタイミング▲４▼と夫々一致する。
【００６６】
従って、電圧ＶＳ’は、立ち上がり及び立ち上がり時には、Δｔ２−Δｔ１期間フローティング状態（不定電位）となり、ＣＭＯＳ３４及びＣＭＯＳ３５間には、貫通電流が流れないことになる。よって、ＣＭＯＳ３４及びＣＭＯＳ３５の出力電圧ＶＳＬ’及びＶＳＲ’の立ち上がり時及び立ち下がり時に、両出力電圧の位相差であるΔｔ１以上のフローティング期間を設ける構成とすれば、貫通電流を防止することができるのである。換言すれば、ＣＭＯＳ３４、３５のスイッチングを制御するスイッチング制御信号の位相差Δｔ２をΔｔ１以上とすれば良いのである。
尚、かかる不定電位が走査電極Ｘ１〜Ｘｎに印加されると異常画像等の原因となるので、以下の如く、かかる不定電位期間は一定の電位を走査電極Ｘ１〜Ｘｎに印加する。
【００６７】
さて、シフトレジスタ回路３１ａ１〜３１ａｎでは、コントローラ１７から供給される図５に示されるような走査信号ＤＩＮが、シフトクロックＣＫＮのタイミングでラッチされ、そのまま次段のシフトレジスタ及びＮＡＮＤゲート３７ａ１〜ａｎに夫々供給される。
【００６８】
ＮＡＮＤゲート３７ａ１〜３７ａｎは、シフトレジスタ３２ａ１〜３２ａｎから供給される出力とコントローラ１７から供給される図５に示すようなゼロバイアス制御信号ＥＣとのＮＡＮＤ出力を、レベルシフタ３２ａ１〜３２ａｎを介した後、ドライバ出力回路３３ａ１〜３３ａｎに供給する。
ここで、ゼロバイアス制御信号は、上記した実効電圧の立ち上がり時及び立ち下がり時のΔｔ２−Δｔ１の不定電位期間をなくすための制御信号であり、ＬレベルとなるΔｔ３の期間だけ、強制的に定電圧である非選択電圧Ｖ２を走査電極Ｘ１〜Ｘｎを印加するためのものである。
尚、図５に示されるように、かかるゼロバイアス信号ＥＣは、その立ち下がりが、シフトクロック信号ＣＫＮの立ち上がりタイミング対して、Δｔ０（Δｔ０≧０）だけ先行し、さらにΔｔ３≧Δｔ０＋Δｔ２なる条件を満たすものである。
【００６９】
ドライバ出力回路３３ａ１〜３３ａｎは、レベルシフタ３２ａ１〜３２ａｎから供給される信号が、「Ｌ」レベルのとき、電圧ＶＳ’を、「Ｈ」レベルのとき、非選択電圧Ｖ２を走査駆動信号として、走査電極Ｘ１〜Ｘｎに夫々出力する。
その場合、例えば、走査電極Ｘ１、Ｘ２には、図５に示されるような走査駆動信号Ｘ１’Ｘ２’が印加されることになりる。
即ち、ゼロバイアス制御信号ＥＣのＬレベルの期間（Δｔ３）は、ドライバ出力回路３３ａ１〜ａｎは、強制的に非選択電圧Ｖ２が出力され、不安定電圧が走査電極Ｘ１〜ｎに印加されるのを防止することができ、異常画像が発生するのを防止することができる。
【００７０】
以上説明したように、本実施の形態においては、ＣＭＯＳ３４及び３５のスイッチングを制御するスイッチング制御信号Ａ，Ｂに位相差を設けて、一定期間（選択電圧Ｖ０，Ｖ４の切り替わり時）、ＣＭＯＳ３４及び３５をフローテイング状態としているので、ＣＭＯＳ３４及びＣＭＯＳ３５間に貫通電流が流れるのを防止することができ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力を低減することが可能となる。
【００７１】
また、上記した実施の形態においては、上記フローテイング期間に走査電極Ｘ１〜Ｘｎに一定電圧である非選択電圧Ｖ２を印加する構成であるので、走査電極に適正な電圧を印加することができ、適正な表示画像を表示することができる。
【００７２】
尚、上記した実施の形態においては、スイッチング手段（ＣＭＯＳ３４、３５）のスイッチングを制御する２つの位相の異なるスイッチング制御信号を生成する方法として、遅延回路を用いたが、本発明はこれに限定されるものではなく、位相差のある信号を生成できるものであれば良い。
【００７３】
また、上記した実施の形態においては、液晶表示パネルにＴＮ型液晶を用いたが、これに限定されるものではなく、ＳＴＮ液晶を用いても良い。
【００７４】
また、上記した実施の形態においては、液晶テレビについて説明したが、これに限定されるものではなく、これ以外の液晶表示装置に広く適用することができる。
【００７５】
【発明の効果】
以上、説明したように、請求項１記載の液晶駆動方法によれば、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力を低減することが可能となる。
【００７６】
また、請求項２記載の液晶駆動方法によれば、簡単な構成でフローティング期間を設けることができ、ドライバ回路内部の素子の劣化を防止し、さらに、消費電力の低減が可能となる。
【００７７】
また、この場合、請求項３記載の液晶駆動方法の如く、ドライバ回路内部の素子の劣化を防止できるとともに、消費電力の低減が可能となる。さらに、ドライバ回路の出力を安定化することができ、走査電極には適正な電圧を印加することが可能となり、適正な表示画像を得ることができる。
【図面の簡単な説明】
【図１】本発明の液晶駆動方法に好適な液晶表示装置の実施の形態を示すブロック図である。
【図２】図１の走査側駆動回路の具体的構成例を示す図である。
【図３】図２のドライバ出力回路の具体的構成を示す図である。
【図４】図２の走査側駆動回路の動作タイミングを示す第１のタイミングチャートである。
【図５】図２の走査側駆動回路の動作タイミングを示す第２のタイミングチャートである。
【図６】従来の液晶表示装置の構成を示すブロック図。
【図７】従来の液晶表示装置における走査側駆動回路の構成を示す図。
【図８】従来の他の液晶表示装置における走査側駆動回路の構成を示す図。
【図９】図８の走査側駆動回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
１        液晶表示装置
１１      アンテナ
１２      チューナ
１３      受信回路
１４      Ａ／Ｄ変換器
１５      階調制御回路
１６      同期回路
１７      コントローラ
１８      選択電圧供給回路
１９      信号側駆動回路
２０      走査側駆動回路
２１      液晶表示パネル
３０      スイッチング制御信号生成部
３１ａ１〜ａｎ  シフトレジスタ
３２ａ−１〜ａｎ＋２  レベルシフタ
３３      ドライバ出力回路
３４、３５  ＣＭＯＳ
３０１    遅延回路
３０２    ＮＡＮＤゲート
３０３    ＮＯＲゲート
【図１】
0003567568.tif 000002
【図２】
0003567568.tif 000003
【図３】
0003567568.tif 000004
【図４】
0003567568.tif 000005
【図５】
0003567568.tif 000006
【図６】
0003567568.tif 000007
【図７】
0003567568.tif 000008
【図８】
0003567568.tif 000009
【図９】
0003567568.tif 000010