(57)【特許請求の範囲】
【請求項１】
雑音が混入された入力信号の基本繰り返し周期を検出すると共に、基本繰り返し周期のクロックパルスを発生するクロック再生手段と、
前記入力信号を積分すると共に、前記クロックパルスのほぼエッジのタイミングで積分値がリセットされる積分手段と、
該積分手段から出力される積分値と、隣接する基準電圧間の差分電圧が一定とされている順次増大される複数の基準電圧とを比較する並列比較型比較手段と、
前記積分手段がリセットされる直前の前記並列型比較手段による比較結果をラッチするラッチ回路を少なくとも備え、
該ラッチ回路から雑音の除去されたデータを得るようにしたことを特徴とする雑音除去回路。
【請求項２】
前記ラッチ回路でラッチされたデータを多値デコーダに供給することにより、該多値の前記入力信号をデコードして元の２進データを得るようにしたことを特徴とする請求項１記載の雑音除去回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主として空間伝播されて受信された信号に混入されたパルス性の雑音を除去する雑音除去回路に関するものである。
【０００２】
【従来の技術】
データ通信系においては、その伝送路区間中において雑音を受けることが多く、特に空間伝播を伝送路とする無線回線においては、多大の雑音を受けることが多かった。
送信信号が伝送路において雑音を受けると、受信信号波形がひずみようになり、デコードしたときに誤りが発生し、元のデータを受信側において得ることができない場合が生じる。
【０００３】
【発明が解決しようとする課題】
そこで、これを解決するために従来から雑音除去回路が提案されている。この雑音除去回路の一例を図４に示す。図４に示す雑音除去回路は入力信号を積分する積分回路１００と、積分回路１００から出力される積分出力を、サンプリングパルスでラッチするラッチ回路１０２と、サンプリングパルスを発生するサンプリングパルス発生器１０１とから構成されている。
次に、この雑音除去回路の動作を図５に示す動作タイミング図を参照して説明する。なお、図５（ａ）〜（ｄ）に示す波形は、図４に示す（ａ）〜（ｄ）の部分の波形を示している。
【０００４】
図５（ａ）に示すように、ノイズＮ１およびノイズＮ２が混入された多値のパルス信号が受信されたとする。この受信された入力信号は、積分回路１００において積分され、その積分出力は図５（ｂ）に示すような波形となる。すなわち、入力信号の立ち上がりエッジが緩やかに立ち上がるようになると共に、その立ち下がりエッジが緩やかに立ち下がるようになる。この場合、ノイズＮ１およびノイズＮ２も積分される。
図５（ｃ）はサンプリングパルス発生器１０１から発生されるサンプリングパルスを示しており、特定のある周期毎に発生されている。
【０００５】
そして、図５（ｂ）に示す積分出力はラッチ回路１０２のデータ（Ｄ）端子に入力され、図５（ｃ）に示すサンプリングパルスはラッチ回路１０２のクロック（ＣＫ）端子に入力される。図５（ｄ）はラッチ回路１０２のＱ端子から出力されるデータ波形を示している。図示するようにノイズＮ１を積分した積分出力のレベルが瞬間的に上昇すると共に、この時点においてサンプリングパルスによりサンプリングされているため、そのＱ端子から出力されるデータは不正データとなる。また、ノイズＮ２を積分した積分出力のレベルが瞬間的に下降すると共に、この時点においてサンプリングパルスによりサンプリングされているため、そのＱ端子から出力されるデータも図示するように不正データとなる。
【０００６】
このように従来の雑音除去回路においては、積分回路においてノイズの高周波成分を低減させると共に、サンプリングパルスの発生時点においてサンプリングすることによりノイズを除去するようにしている。従って、サンプリングパルスの発生時点でノイズが混入していると、ノイズを除去することができないという問題点があった。この場合、サンプリングパルスの周期を長くすればノイズとサンプリングパルスとが重なる確率は低くなるが、サンプリング定理により入力データの基本周期の１／２の周期までしか長くできないという制約があるため、現実にはサンプリングパルスの周期をそれほど長くすることはできない。
以上説明したように、従来の雑音除去回路は確実にノイズを除去することができないという問題点があった。
【０００７】
そこで、本発明は確実にノイズを除去することができる雑音除去回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の雑音除去回路は、雑音が混入された入力信号の基本繰り返し周期を検出すると共に、基本繰り返し周期のクロックパルスを発生するクロック再生手段と、前記入力信号を積分すると共に、前記クロックパルスのほぼエッジのタイミングで積分値がリセットされる積分手段と、該積分手段から出力される積分値と、隣接する基準電圧間の差分電圧が一定とされている順次増大される複数の基準電圧とを比較する並列比較型比較手段と、前記積分手段がリセットされる直前の前記並列型比較手段による比較結果をラッチするラッチ回路を少なくとも備え、該ラッチ回路から雑音の除去されたデータを得るようにしている。
また、上記雑音除去回路において、前記ラッチ回路でラッチされたデータを多値デコーダに供給することにより、該多値の前記入力信号をデコードして元の２進データを得るようにしてもよい。
【０００９】
このような本発明によれば、雑音を除去した基本繰り返し周期のクロックを再生するようにして、このクロックにより入力信号を積分する積分手段をリセットすると共に、リセット直前の積分手段から出力される積分レベルをラッチ回路でラッチするようにしたので、確実に入力信号に混入した雑音を除去することができる。
また、入力信号が多値信号の場合であっても、ラッチ回路の出力を多値デコードすることにより、誤りのないデータをノイズの混入された多値信号から再生することができる。
【００１０】
【発明の実施の形態】
本発明の雑音除去回路の実施の形態の一例を示す回路ブロックを図１に示す。図１において、１はノイズの混入されている多値の入力信号を微分して、その立ち上がりエッジと立ち下がりエッジを検出する第１の微分回路、２は第１の微分回路１から出力される両極性の微分信号を一極性の微分信号に変換する絶対値回路、３は絶対値回路２から出力される一極性の微分信号の基本繰り返し周期を検出して、その周期を有するクロック信号を出力するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ）回路、４はＰＬＬ回路３から出力されるクロック信号を微分して、その立ち上がりエッジと立ち下がりエッジを検出する第２の微分回路、５は第２の微分回路４から出力される微分信号を遅延して、積分コンデンサＣｉを短絡するスイッチＳＷをオンさせる信号を生成する遅延回路である。
【００１１】
また、抵抗Ｒ１０，Ｒ１１およびオペアンプＯＰ１０からなる回路は、多値の入力信号を反転増幅する反転増幅回路、抵抗Ｒ１２，コンデンサＣｉおよびオペアンプＯＰ１１からなる回路は、反転増幅回路から出力される増幅された入力信号を積分する積分回路であり、抵抗Ｒ１２が積分抵抗、コンデンサＣｉが積分コンデンサである。さらに、縦続接続された抵抗Ｒ１〜Ｒｎ＋１  は全て同一抵抗値であり、基準電圧Ｖｒｅｆ  を分圧して複数の基準電圧を生成している。この場合、抵抗の両端から取り出される基準電圧間の差分値は全て等しくされている。
【００１２】
オペアンプＯＰ１〜オペアンプＯＰｎはそれぞれ並列比較型比較器を構成している比較器であり、縦続接続された抵抗Ｒ１〜Ｒｎ＋１  により生成された複数の基準電圧と積分回路から出力される積分信号とを比較している。
ラッチ回路６はオペアンプＯＰ１〜オペアンプＯＰｎにより並列比較された複数の比較出力を第２の微分回路４から出力される微分信号のタイミングでラッチするラッチ回路、多値デコーダ７はラッチ回路６によりラッチされたラッチ信号をデコードして２進コードを再生するようにした多値デコーダである。
なお、電圧Ｖｂｉａｓは積分回路から出力される積分信号のレベルが一極性になるようにバイアスをかけるためのバイアス電圧である。
【００１３】
次に、図１に示す本発明の雑音除去回路の動作タイミングを図２および図３に示し、これらの図を参照して本発明の雑音除去回路の動作を説明する。なお、図２，図３の（ａ）〜（ｎ）に示す波形は、図１に示す（ａ）〜（ｎ）の部分の波形を示している。
図２（ａ）はノイズＮ１，Ｎ２の混入された多値の入力信号であり、図示するように一極性となるように直流バイアスがかけられている。この入力信号は、第１の微分回路１において微分され、同図（ｂ）に示すように立ち上がりエッジで正のパルスが、立ち下がりエッジで負のパルス信号が出力される。第１の微分回路１で微分された正負のパルス信号は絶対値回路２において、同図（ｃ）に示すように正の一極性のパルス信号に変換される。絶対値回路２は、たとえばオペアンプを用いた全波整流回路により実現することができる。
【００１４】
絶対値回路２から出力された図２（ｃ）に示すパルス信号は、ＰＬＬ回路３に供給されて、ＰＬＬ回路３からはパルス信号の基本繰り返し周期を有する同図（ｄ）に示すクロック信号が再生されて出力される。このクロック信号は第２の微分回路４において微分整流されて、同図（ｅ）に示すような一極性の微分信号が出力される。
この微分信号は、図示するように入力信号の基本繰り返し周期を有している信号とされており、また、ノイズＮ１およびノイズＮ２が除去されている。
【００１５】
一方、図２（ａ）に示すノイズＮ１，Ｎ２の混入された多値の入力信号は、抵抗Ｒ１０，Ｒ１１およびオペアンプＯＰ１０からなる反転増幅回路で増幅された後、抵抗Ｒ１２，コンデンサＣｉおよびオペアンプＯＰ１１からなる積分回路において積分されて、積分回路は、図２（ｆ）に示すような波形の積分信号を出力する。この場合、第２の微分回路４から出力される図２（ｅ）に示す微分信号を、遅延回路５において若干遅延して生成されたリセットパルスによりスイッチＳＷがオンされて、その時点で積分回路はリセットされる。また、積分信号の傾斜の度合いは、入力信号のレベルに比例するようになる。従って、積分信号は図示するように基本繰り返し周期の鋸歯状波となる。
【００１６】
この積分信号は、基準電圧Ｖｒｅｆ  を分圧する抵抗Ｒ１〜Ｒｎ＋１  と、オペアンプＯＰ１〜オペアンプＯＰｎからなる並列型比較器において比較される。
この様子を図３（ｆ）から（ｊ）に示す。なお、図３（ｆ）に示す積分波形は、図２（ｆ）に示す積分波形と同じ積分波形である。図３（ｆ）に示す基準電圧ｅと積分信号を比較するオペアンプＯＰｎからは、積分信号電圧が基準電圧ｅ以上となったときにＨレベルが出力され、その出力波形は図３（ｇ）に示すようになる。
また、図３（ｆ）に示す基準電圧ｄと積分信号を比較するオペアンプからは、積分信号電圧が基準電圧ｄ以上となったときにＨレベルが出力され、その出力波形は図３（ｈ）に示すようになる。
【００１７】
さらに、図３（ｆ）に示す基準電圧ｃと積分信号を比較するオペアンプからは、積分信号電圧が基準電圧ｃ以上となったときにＨレベルが出力され、その出力波形は図３（ｉ）に示すようになる。この場合、ノイズＮ２の影響により積分波形がひずんでいるため、その部分においてチャタリングが生じている。
さらにまた、図３（ｆ）に示す基準電圧ｂと積分信号を比較するオペアンプからは、積分信号電圧が基準電圧ｂ以上となったときにＨレベルが出力され、その出力波形は図３（ｈ）に示すようになる。
【００１８】
そして、図３（ｇ）ないし（ｊ）に示す比較器出力が、第２の微分回路４から出力される図２（ｅ）に示す微分信号のタイミングでラッチ回路６にラッチされる。例えば、ラッチ回路６にラッチされるデータは、最初の積分信号が並列型比較器で比較されたときは、その積分レベルが大きいため「１１１１」となる。そして、２番目の積分信号が    並列型比較器で比較されたときは、その積分レベルに応じて「００１１」となる。
さらに、３番目の積分信号が並列型比較器で比較されたときは、その積分レベルが小さいため「０００１」となる。さらにまた、４番目の積分信号が    並列型比較器で比較されたときは、その積分レベルに応じて「０１１１」となる。
【００１９】
そして、図３（ｋ）ないし（ｎ）に示すデータを多値デコーダ７に入力することにより、元の２進データを再生することができる。たとえば、図３（ｆ）に示すように比較する基準電圧がａ〜ｅまであるときは、「００００」から「１１１１」までの５通りのデータが並列型比較器から出力可能であるから、入力信号の多値数も５値とすることができる。仮に、入力信号の多値数を５値とすれば、３ビットの２進データを多値デコーダ７により再生することができる。
すなわち、「１１１１」が入力されたときは、「１００」の２進データが多値デコーダ７から出力され、「００１１」が入力されたときは、「０１０」の２進データが多値デコーダ７から出力され、「０００１」が入力されたときは、「００１」の２進データが多値デコーダ７から出力され、「０１１１」が入力されたときは、「０１１」の２進データが多値デコーダ７から出力されるようになる。
【００２０】
ところで、図３（ｋ）ないし（ｎ）に示すデータを参照すれば明らかなように、ラッチされたデータはノイズＮ１およびノイズＮ２の影響を受けていない。これは、積分波形がノイズＮ１，Ｎ２によってひずんでも、基本周期の終了時点の積分波形のレベルをデータの再生に利用するようにしたため、ノイズＮ１，Ｎ２を除去できるのである。
なお、遅延回路５はラッチ回路６が確実に並列型比較器の出力をラッチできるように、積分回路のリセットを遅らせるために設けられた回路である。
以上説明した入力信号の多値数は一例であって、本発明はこの多値数に限られるものではなく任意の多値数とすることができる。また、並列型比較器数は入力信号の多値数に応じた比較器数とすればよい。
さらに、図１に示す雑音除去回路をＤＳＰにより実現するようにしてもよい。
【００２１】
【発明の効果】
本発明は以上説明したように、雑音の混入していない基本繰り返し周期のクロックを再生するようにして、このクロックにより入力信号を積分する積分手段をリセットすると共に、リセット直前の積分手段から出力される積分レベルをラッチ回路でラッチするようにしたので、確実に入力信号に混入した雑音を除去することができる。
また、入力信号が多値信号の場合であっても、ラッチ回路の出力を多値デコードすることにより、誤りのないデータをノイズの混入された多値信号から再生することができる。
【図面の簡単な説明】
【図１】本発明の雑音除去回路の実施の形態の構成の一例を示す回路ブロック図である。
【図２】本発明の雑音除去回路の一部の動作タイミングを示す図である。
【図３】本発明の雑音除去回路の他の一部の動作タイミングを示す図である。
【図４】従来の雑音除去回路の構成の一例を示す回路ブロック図である。
【図５】従来の雑音除去回路の動作タイミングを示す図である。
【符号の説明】
１，  ４    微分回路
２    絶対値回路
３    ＰＬＬ
５    遅延回路
６    ラッチ回路
７    多値デコーダ
Ｃｉ    積分コンデンサ
ＯＰ１〜ＯＰｎ    オペアンプ
Ｒ１〜Ｒｎ＋１  ，Ｒ１０〜Ｒ１２    抵抗
Ｖｂｉａｓ    バイアス電圧
Ｖｒｅｆ      基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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