(57)【特許請求の範囲】
【請求項１】
第１導電層及び第２導電層が順に積層され、表面に選択的にＨＳＧ（Hemispherical Grained Silicon layer）が形成された下部電極を含む半導体メモリ装置のキャパシタにおいて、
前記第１導電層は第１濃度の不純物を含む非晶質シリコン膜よりなり、
前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜よりなることを特徴とする半導体メモリ装置のキャパシタ。
【請求項２】
前記不純物は燐または砒素であることを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ。
【請求項３】
第１導電層、結晶化遮断膜及び第２導電層が順に積層され、表面に選択的にＨＳＧが形成された下部電極を含む半導体メモリ装置のキャパシタにおいて、
前記第１導電層は第１濃度の不純物を含む多結晶シリコン膜よりなり、
前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜よりなることを特徴とする半導体メモリ装置のキャパシタ。
【請求項４】
前記結晶化遮断膜は酸化膜であることを特徴とする請求項３に記載の半導体メモリ装置のキャパシタ。
【請求項５】
半導体基板上に形成された絶縁層を部分的に蝕刻して前記半導体基板を部分的に露出させるコンタクトホールを形成する工程と、
前記結果物上に第１導電層及び第２導電層を順に形成する工程と、
前記第１導電層及び第２導電層をパタニングして第１導電層パターン及び第２導電層パターンが順に積層された下部電極パターンを形成する工程と、
選択的ＨＳＧ形成工程により前記下部電極パターンの表面にＨＳＧシリコン層を形成する工程と、
を含み、前記第１導電層は第１濃度の不純物を含む非晶質シリコン膜であり、前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜であることを特徴とする半導体メモリ装置のキャパシタの製造方法。
【請求項６】
半導体基板上に形成された絶縁層を部分的に蝕刻して前記半導体基板を部分的に露出させるコンタクトホールを形成する工程と、
前記結果物上に第１導電層、結晶化遮断膜、第２導電層を順次に形成する工程と、
前記第２導電層、結晶化遮断膜、第１導電層をパタニングして第１導電層パターン、結晶化遮断膜パターン、第２導電層パターンが順に積層された下部電極パターンを形成する工程と、
前記下部電極パターンの側壁に露出された前記結晶化遮断膜を所定の幅だけ湿式蝕刻してアンダーカット領域を形成する工程と、
選択的ＨＳＧ形成工程により前記第２導電層の表面及び前記アンダーカット領域にＨＳＧシリコン層を形成する工程と、
を含むことを特徴とする半導体メモリ装置のキャパシタの製造方法。
【請求項７】
前記第１導電層は第１濃度の不純物を含む多結晶シリコン膜で形成し、前記結晶化遮断膜は酸化膜で形成し、前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜で形成することを特徴とする請求項６に記載の半導体メモリ装置のキャパシタの製造方法。
【請求項８】
前記酸化膜はＣＶＤまたは熱酸化により形成することを特徴とする請求項７に記載の半導体メモリ装置のキャパシタの製造方法。
【請求項９】
前記第１導電層を形成する工程は、
第１濃度の不純物を含む非晶質シリコン膜を積層する工程と、
前記非晶質シリコン膜を熱処理により結晶化させる工程と、
を含むことを特徴とする請求項６に記載の半導体メモリ装置のキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のキャパシタ及びその製造方法に係り、特に選択的ＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  ｌａｙｅｒ）が形成された円筒形ストレージ電極を有する半導体メモリ装置のキャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の集積度の増加に伴って、１つのトランジスタと１つのセルキャパシタで構成される単位セルが占める面積は徐々に減少されてきている。メモリセルの面積の減少に伴うセルキャパシタンスの減少は、ＤＲＡＭの集積度の向上を妨げる大きな要因となる。セルキャパシタンスの減少は、メモリセルの読出し能力を低下させ、ソフトエラー率を増加させるだけでなく、低電圧での素子の動作を困難にし、リフレッシュ特性を低下させ、電力消耗を増加させることになる。従って、半導体メモリ装置の高集積化のためには、セルキャパシタンスの減少による問題を解決しなければならない。
【０００３】
セルキャパシタンスを増加させる方法としては、高誘電率（ｈｉｇｈ  ｄｉｅｌｅｃｔｒｉｃ  ｃｏｎｓｔａｎｔ）を有する物質で誘電膜を形成したり、誘電膜を薄く形成する方法等がある。しかし、高誘電率定数を有する物質で誘電膜は、一般的に漏れ電流が大きく、破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が低いという問題点がある。一方、誘電膜を薄く形成する方法には、漏れ電流を増加させ、半導体素子の信頼性を低下させるという問題点がある。
【０００４】
このような問題点に鑑みて、キャパシタ電極の表面積を増加させ、キャパシタンスを増加させる方法が提案されている。この代表的な例として、下部電極の表面に半球形のグレーン等を有するＨＳＧシリコン層を選択的に形成するものがある。この方法に拠れば、下部電極の表面積を容易に増加させ、キャパシタンスを増加させることができる。
【０００５】
図１乃至図３は、従来の技術において半導体メモリ装置に使用されるキャパシタの下部電極部にのみＨＳＧシリコン層を選択的に形成させる方法を説明するための断面図である。
【０００６】
この方法においては、先ず、図１に示すように、半導体基板１上に絶縁膜、例えば酸化膜３を形成した後に、これをパタニングして半導体基板１の所定領域を露出させるコンタクトホールｈ１を形成する。
【０００７】
次いで、図２に示すように、前記の結果物上に非晶質シリコンを蒸着して、コンタクトホールｈ１を埋込む導電層５を形成する。
【０００８】
次いで、図３に示すように、導電層５をパタニングしてコンタクトホールｈ１を覆う下部電極７を形成した後に、下部電極７の表面にＨＳＧシリコン層９を形成する。この下部電極７は非晶質の状態である。従って、下部電極７の抵抗を低減するために下部電極の不純物の濃度を増加させる必要がある。
【０００９】
しかし、下部電極の不純物の濃度を増加させると、下部電極内に含まれる不純物が、下部電極と接触する半導体基板に外方拡散（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）される現象が発生することになる。この現象により、半導体基板、即ちトランジスタのソース領域またはドレイン領域の不純物の濃度が変化し、トランジスタの特性が低下するという問題が発生する。
【００１０】
このように、下部電極と接触するソース／ドレイン領域の不純物の濃度は、下部電極の不純物の濃度による影響を直接的に受ける。従って、下部電極の不純物の濃度が低いほど、後続の熱工程においてソース／ドレイン領域の不純物の濃度が変化する量は減少する。
【００１１】
しかし、下部電極の不純物の濃度を減少させると、ＭＯＳキャパシタ構造における一般的な現象、即ちキャパシタの電極に加えられる電圧の大きさによりキャパシタンスが変化する現象が発生する。特に、下部電極の表面にＨＳＧ膜が形成されたキャパシタ構造においては、ＨＳＧ膜を有しない一般的なキャパシタ構造に比べて、このキャパシタンスの変化量がさらに増加することになる。これは、ＨＳＧ膜を構成する半球形のグレーン内に形成される空乏層（ｄｅｐｌｅｔｉｏｎ  ｌａｙｅｒ）が相互に重なって実効的な空乏層の幅を増加させるからである。このような現象が発生すると、キャパシタの電極に加えられる電圧によりキャパシタンスが変化するため、一定の電圧範囲内において、最小キャパシタンス（Ｃｍｉｎ）及び最大キャパシタンス（Ｃｍａｘ）が存在することになる。
【００１２】
図４は、キャパシタの下部電極にＨＳＧを形成した場合と形成しない普通の場合とついて、不純物のドーピング濃度の変化によるＣｍｉｎ／Ｃｍａｘの変化を示すグラフである。
【００１３】
図４に示す結果は、実際の下部電極の形成工程の際に、下部電極にドーピングする不純物として燐（Ｐ）を使用した場合の一例である。このグラフは、燐のソースガスとしてＰＨ３を使用し、ＰＨ３の流入流量を５、７、１５［ｓｃｃｍ］とした場合において、下部電極の表面にＨＳＧを形成しない場合（■）と、ＨＳＧを形成した場合（●）のＣｍｉｎ／Ｃｍａｘを比較したものである。このグラフより、下部電極の表面にＨＳＧを形成した場合にはＰＨ３の流量の減少に伴ってＣｍｉｎ／Ｃｍａｘが急激に低下する反面、下部電極の表面にＨＳＧを形成しない場合にはＰＨ３の流量が変化させてもＣｍｉｎ／Ｃｍａｘが急激に低下する現象は発生しないことが判る。
【００１４】
下部電極の表面にＨＳＧを形成するには、上記のようにＣｍｉｎ／Ｃｍａｘが減少することがない新しい構造の下部電極を形成する必要がある。
【００１５】
【発明が解決しょうとする課題】
本発明は上記の問題点に鑑みてなされたものであり、その目的は良好なＣｍｉｎ／Ｃｍａｘ比を得ると共にキャパシタの下部電極から不純物が外方拡散されることを防止した半導体メモリ装置のキャパシタ及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成するために本発明に係る半導体メモリ装置のキャパシタは、第１導電層及び第２導電層が順に積層された構造を有し、表面に選択的にＨＳＧが形成された下部電極を含む半導体メモリ装置のキャパシタにおいて、前記第１導電層は第１濃度の不純物を含む非晶質シリコン膜よりなり、前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜よりなることを特徴とする。
【００１７】
前記不純物は燐（Ｐ）または砒素（Ａｓ）であることが好ましい。
【００１８】
また、本発明に係る半導体メモリ装置のキャパシタは、第１導電層及び第２導電層が順に積層された構造を有し、表面に選択的にＨＳＧが形成された下部電極を含む半導体メモリ装置のキャパシタにおいて、前記第１導電層は第１濃度の不純物を含む多結晶シリコン膜よりなり、前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜よりなることを特徴とする。
【００１９】
前記第１導電層と第２導電層との間に形成された結晶化遮断膜をさらに含むことが好ましい。また、前記結晶化遮断膜は酸化膜であることが好ましい。
【００２０】
前記目的を達成するため本発明に係る半導体メモリ装置のキャパシタの製造方法は、半導体基板上に形成された絶縁層を部分的に蝕刻して前記半導体基板を部分的に露出させるコンタクトホールを形成する工程と、前記結果物上に第１導電層及び第２導電層を順次に形成する工程と、前記第１導電層及び第２導電層をパタニングして第１導電層パターン及び第２導電層パターンが順次に積層された下部電極パターンを形成する工程と、選択的ＨＳＧ形成工程により前記下部電極パターンの表面にＨＳＧシリコン層を形成する工程とを含むことを特徴とする。
【００２１】
前記第１導電層は第１濃度の不純物を含む非晶質シリコン膜で形成し、前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜で形成することが好ましい。
【００２２】
また、前記第１導電層は第１濃度の不純物を含む多結晶シリコン膜で形成し、前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコンで形成することが好ましい。
【００２３】
また、本発明に係る半導体メモリ装置のキャパシタの製造方法は、半導体基板上に形成された絶縁層を部分的に蝕刻して前記半導体基板を部分的に露出させるコンタクトホールを形成する工程と、前記結果物上に第１導電層、結晶化遮断膜、第２導電層を順に形成する工程と、前記第２導電層、結晶化遮断膜、第１導電層をパタニングして第１導電層パターン、結晶化遮断膜パターン、第２導電層パターンが順に積層された下部電極パターンを形成する工程と、前記下部電極パターンの側壁に露出された前記結晶化遮断膜を所定の幅ほど湿式蝕刻してアンダーカット領域を形成する工程と、選択的ＨＳＧ形成工程により前記第２導電層の表面及び前記アンダーカット領域にＨＳＧシリコン層を形成する工程とを含むことを特徴とする。
【００２４】
前記第１導電層は第１濃度の不純物を含む多結晶シリコン膜で形成し、前記結晶化遮断膜は酸化膜で形成し、前記第２導電層は前記第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜で形成することが好ましい。
【００２５】
また、前記酸化膜はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または熱酸化により形成することが好ましい。
【００２６】
また、前記第１導電層を形成する工程は、第１濃度の不純物を含む非晶質シリコン膜を積層する工程と、前記非晶質シリコン膜を熱処理により結晶化させる工程とを含むことが好ましい。
【００２７】
【本発明の実施の形態】
本発明は、ＨＳＧシリコン層を含むキャパシタにおいて、キャパシタの不純物が外方拡散されることを防止し、安定したＣｍｉｎ／Ｃｍａｘを得るために、下部電極の形成に際してシリコン基板と接する部分に不純物濃度の低いシリコン層を形成することにより、後続の熱工程時において不純物が再拡散する現象を抑制し、素子分離特性及びトランジスタ特性の劣化を防止し、そのシリコン層の上に不純物濃度の高いシリコン層を形成するものである。
【００２８】
以下、本発明の望ましい実施例を添付図面に基づき詳しく説明する。
【００２９】
【第１実施例】
図５乃至図７は、本発明の第１実施例に係り、下部電極にのみ選択的にＨＳＧシリコン層を形成するようにして半導体メモリ装置のキャパシタを製造する方法を説明するための断面図である。
【００３０】
この方法においては、先ず、図５に示すように、トランジスタのような下部構造物が形成された半導体基板１０上に、該下部構造物を絶縁するための絶縁層を形成する。その後、前記絶縁層上に写真蝕刻工程によりフォトレジストパターン（図示せず）を形成し、該フォトレジストパターンを蝕刻マスクとして前記絶縁層を蝕刻して絶縁層パターン１２を形成することにより、半導体基板１０の一部を露出させるコンタクトホールｈ２を形成する。
【００３１】
次いで、図６に示すように、前記フォトレジストパターンを除去した後に、下部電極内の不純物が半導体基板１０、より詳しくはトランジスタのソース／ドレイン領域のような活性領域に拡散する量を低減するために、コンタクトホールｈ２が形成された結果物上に第１濃度の不純物を含む非晶質シリコン膜を蒸着して第１導電層１４を形成する。そして、第１導電層１４上に、第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜を蒸着して第２導電層１６を形成する。この不純物としては、燐（Ｐ）または砒素（Ａｓ）が好適である。
【００３２】
次いで、図７に示すように、第２導電層１６上にフォトレジストを塗布した後に、キャパシタの下部電極の形成のためのフォトレジストパターン（図示せず）を形成し、該フォトレジストパターンを蝕刻マスクとして第２導電層１６及び第１導電層１４を順に蝕刻して第１導電層パターン１４ａ及び第２導電層パターン１６ａで構成された下部電極パターンを形成する。
【００３３】
次いで、選択的ＨＳＧ工程を適用して第１導電層パターン１４ａ及び第２導電層パターン１６ａよりなる下部電極パターンの表面にＨＳＧシリコン層２２を形成して、表面積が拡大された下部電極の形成を完成する。その後、誘電膜及び上部電極を形成して一般的なＣＭＯＳ形成工程を続行する。
【００３４】
【第２実施例】
図８乃至図１０は、本発明の第２実施例に係り、選択的ＨＳＧ工程を用いて半導体メモリ装置のキャパシタを製造する方法を説明するための断面図である。
【００３５】
この方法においては、先ず、図８に示すように、トランジスタのような下部構造物が形成された半導体基板１００上に、該下部構造物を絶縁するための絶縁層を形成する。その後、前記絶縁層上にフォトレジストパターン（図示せず）を用いた写真蝕刻工程により前記絶縁層を蝕刻して絶縁層パターン１１２を形成することにより、半導体基板１００の一部を露出させるコンタクトホールｈ３を形成する。
【００３６】
次いで、図９に示すように、前記蝕刻工程において使用したフォトレジストパターンを除去した後に、コンタクトホールｈ３が形成された前記結果物上に下部電極を形成するための導電層として、例えば第１濃度の不純物を含む多結晶シリコン膜よりなる第１導電層１１４と、第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜よりなる第２導電層１１６とを順に蒸着する。
【００３７】
ここで、上記のように第１導電層１１４を多結晶シリコン膜で形成せずに第１濃度の不純物を含む非晶質シリコン膜で形成した後に、熱処理、プラズマ処理、電子ビームまたはレーザービーム等の照射により該非晶質シリコン膜を結晶化することにより、後続のＨＳＧシリコン層の形成工程において第１導電層１１４部分にＨＳＧシリコン層が形成されることを防止しても良い。
【００３８】
次いで、図１０に示すように、フォトレジストパターン（図示せず）を用いた写真蝕刻工程により、第２導電層１１６及び第１導電層１１４を順に蝕刻して第１導電層パターン１１４ａ及び第２導電層パターン１１６ａよりなる下部電極パターンを第２導電層１１６上に形成する。
【００３９】
次いで、前記下部電極パターンに対して選択的ＨＳＧ形成工程を施す。この際、第２導電層パターン１１６ａを、ＨＳＧシリコン層を形成するための下地膜（ｕｎｄｅｒｌａｙｅｒ）として利用して、第２導電層パターン１１６ａの表面にのみＨＳＧシリコン層１２２を形成することにより下部電極の形成を完成する。ここで、第１導電層パターン１１４ａは、前記のように低濃度不純物を含む多結晶シリコン膜よりなるため、後続の熱工程において下部電極から半導体基板へ不純物が拡散されることが防止される。
【００４０】
【第３実施例】
図１１乃至図１５は、本発明の第３実施例に係り、選択的ＨＳＧ工程を利用して半導体メモリ装置のキャパシタを製造する方法を説明するための断面図である。
【００４１】
この方法においては、先ず、図１１に示すように、図８に基づいて説明した第２実施例のような方法により半導体基板２００上に、下部構造物を絶縁するための絶縁層パターン２１２を形成する。
【００４２】
その後、前記結果物上に下部電極を形成するため導電層として、例えば第１濃度の不純物を含む多結晶シリコン膜よりなる第１導電層２１４と、結晶化遮断膜２１５と、第１濃度より高い第２濃度の不純物を含む非晶質シリコン膜よりなる第２導電層２１６とを順に蒸着する。
【００４３】
ここで、第１導電層２１４は、第２実施例のように多結晶シリコン膜で形成せずに第１濃度の不純物を含む非晶質シリコン膜で形成した後に、熱処理、プラズマ処理、電子ビームまたはレーザービーム等の照射により結晶化させても良い。また、結晶化遮断膜２１５は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成された酸化膜を用いても良いし、１００Å以下の厚さの熱酸化による酸化膜を用いても良い。
【００４４】
次いで、図１２に示すように、第２導電層２１６上にフォトレジストパターン（図示せず）を形成し、これを用いた写真蝕刻工程により第２導電層２１６、結晶化遮断膜２１５及び第１導電層２１４を順に蝕刻し、第１導電層パターン２１４ａ、結晶化遮断膜パターン（図示せず）及び第２導電層パターン２１６ａが順に積層された下部電極パターンを形成する。その後、湿式蝕刻により前記下部電極パターンの側壁に露出された前記結晶化遮断膜パターンを所定の幅だけ除去することにより、第２導電層パターン２１６ａの縁部の下にアンダーカット領域Ａを形成すると共に第２結晶化遮断膜パターン２１５ａを形成する。
【００４５】
次いで、図１３に示すように、前記結果物に対して選択的ＨＳＧ形成工程を施す。この際、第２導電層パターン２１６ａをＨＳＧシリコン層を形成するための下地膜（ｕｎｄｅｒｌａｙｅｒ）として用いて、第２導電層パターン２１６ａの表面及びアンダーカット領域ＡにのみＨＳＧシリコン層２２２を形成する。ここで、第１導電層パターン２１４ａと第２導電層パターン２１６ａとはアンダーカット領域Ａ内に形成されたＨＳＧシリコン層２２２により相互に連結される。そして、第１導電層パターン２１４ａは、第２実施例のように低濃度不純物を含む多結晶シリコン膜よりなるため、後続の熱工程時に下部電極から半導体基板へ不純物が拡散されることを防止する。
【００４６】
一般的に、半導体メモリ装置の下部電極を形成する導電層において、低濃度不純物を含む多結晶シリコン膜を下地膜として、その上部に高濃度不純物を含む非晶質シリコン膜を蒸着する場合、下部の多結晶シリコン膜により上部に蒸着される非晶質シリコン膜の結晶化が促進される現象が起こり得る。しかし、第３実施例によれば、多結晶シリコン膜よりなる第１導電層と非晶質シリコン膜よりなる第２導電層との間に結晶化遮断膜を形成したため、第２導電層の非晶質シリコン膜が第１導電層の多結晶シリコンにより結晶化されることを防止することができる。
【００４７】
＜評価例＞
図１４及び図１５は、本実施例に基づいて下部電極を構成する下層及び上層の不純物の濃度を各々低濃度及び高濃度にすることにより素子の特性が向上されることを確認した結果を示す図である。図１４は、従来の技術による下部電極と本発明による下部電極とにおけるＣｍｉｎ／Ｃｍａｘ比を比較したグラフである。また、図１５は、従来の技術による下部電極と本発明による下部電極とにおける不純物濃度の違いによる素子分離特性、即ち隣接する活性領域の間の破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）の違いを示したグラフである。
【００４８】
上記の実験において、本発明による試験用のサンプルは、下層及び上層が相異なる不純物濃度を有するシリコン層を形成するために、下部電極にドーピングする不純物として燐を使用し、燐ソースガスとしてＰＨ３を使用して形成した。
【００４９】
具体的には、まず、ＰＨ３の第１の流入流量を３．５［ｓｃｃｍ］として、下部電極のうち不純物濃度の低い第１シリコン層を、下部電極の全体の厚さの約８％ほどに形成し、その後、ＰＨ３の第２の流入流量を１０［ｓｃｃｍ］まで増加して、下部電極のうち不純物濃度の高い第２シリコン層を形成し、前記第２シリコン層の表面にＨＳＧ層、誘電膜及び上部電極を順に形成した。ここで、前記第２シリコン層は非晶質シリコン層で形成した。対照用としての従来の技術による試験用のサンプルは、ＰＨ３の流入流量を１０［ｓｃｃｍ］に固定することにより、キャパシタの下部電極を一定の不純物濃度を有する単一層で形成し、その表面にＨＳＧ層、誘電膜及び上部電極を順に形成した。
【００５０】
図１４及び図１５に示すように、本発明によるＣｍｉｎ／Ｃｍａｘ（□）は、従来の技術によるＣｍｉｎ／Ｃｍａｘ（○）に比べて約５％低下するが、素子分離領域での破壊電圧において、本発明により下部電極を構成する下層及び上層の不純物の濃度を各々低濃度及び高濃度となるように形成した場合（□）には、従来の場合（○）に比べて破壊電圧が約１５％以上向上した。このような破壊電圧特性の向上は素子の信頼性を向上させる。
【００５１】
図１４及び図１５に示す結果から、半導体メモリ装置のキャパシタの表面積を増加させるために下部電極にＨＳＧを形成する工程を使用する場合に、本発明により下部電極を構成する下層及び上層の不純物の濃度を各々低濃度及び高濃度となるように形成することにより、素子の特性の低下を防止し得ることが確認される。
【００５２】
本発明は、上記の実施例に限定されず、本発明の技術的思想の範囲内で様々な変形をなし得る。
【００５３】
【発明の効果】
本発明に拠れば、良好なＣｍｉｎ／Ｃｍａｘ比を得ると共にキャパシタの下部電極から不純物が外方拡散されることを防止することができる。
【００５４】
【図面の簡単な説明】
【図１】従来の技術による半導体メモリ装置のキャパシタを製造する方法を説明するための断面図である。
【図２】従来の技術による半導体メモリ装置のキャパシタを製造する方法を説明するための断面図である。
【図３】従来の技術による半導体メモリ装置のキャパシタを製造する方法を説明するための断面図である。
【図４】キャパシタの下部電極にＨＳＧを形成した場合と形成しない普通の場合とについて、不純物のドーピング濃度の変化によるＣｍｉｎ／Ｃｍａｘ変化を示したグラフである。
【図５】本発明の第１実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図６】本発明の第１実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図７】本発明の第１実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図８】本発明の第２実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図９】本発明の第２実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図１０】本発明の第２実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図１１】本発明の第３実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図１２】本発明の第３実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図１３】本発明の第３実施例による半導体メモリ装置のキャパシタの製造方法を説明するための断面図である。
【図１４】従来の技術による下部電極と本発明による下部電極とにおけるＣｍｉｎ／Ｃｍａｘ比を比較したグラフである。
【図１５】従来の技術による下部電極と本発明による下部電極とにおける不純物の濃度による素子分離領域での破壊電圧分布を示したグラフである。
【図１】
0003604849.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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