(57)【特許請求の範囲】
【請求項１】
それぞれがソースと、ドレインと、チャネル領域とを有するＭＯＳトランジスタによって形成されており、各ＭＯＳトランジスタは、それぞれ、ソースとして機能するＮ型領域と、チャネル領域として機能するＰ型領域と、ドレインとして機能するＮ型領域とが横方向に並んで構成されて、一方のＭＯＳトランジスタのドレインが他方のＭＯＳトランジスタのソースに接続されて各ＭＯＳトランジスタが相互に直列に接続された、１対のラテラルＮＰＮトランジスタと、
該一方のＭＯＳトランジスタのソースに接続される第１の端子と、
該他方のＭＯＳトランジスタのドレインに接続される該第１の端子とは別の第２の端子と、
該１対のＭＯＳトランジスタのチャネル領域がフローティングになるように、該１対のＭＯＳトランジスタのそれぞれのチャネル領域を互いに電気的に接続する手段と、
を備える、静電保護回路。
【請求項２】
前記１対のＭＯＳトランジスタのそれぞれが、前記Ｐ型チャネル領域上にゲートを有し、該１対のＭＯＳトランジスタの該ゲートが互いに電気的に接続され、かつ前記第１および第２の端子の一方に電気的に接続される、請求項１に記載の静電保護回路。
【請求項３】
表面を有する単結晶シリコン基板と、
該基板の該表面上の絶縁層と、
該絶縁層上の単結晶シリコンの薄層と、
該シリコンの薄層に設けられた１対のＮＰＮラテラルトランジスタとを備え、
該１対のトランジスタは、各トランジスタ同士が直列に接続されており、各トランジスタのそれぞれが、間隔をおいて配置される１対のＮ導電型領域と、該１対のＮ型領域の間に設けられ、かつ該１対のＮ型領域のそれぞれに接触するＰ導電型領域とを有し、
該１対のトランジスタの該Ｐ型領域が、前記シリコンの薄層において該Ｐ型領域の間に延びるＰ導電型のストリップによって電気的に接続されており、
一方のトランジスタの一方のＮ型領域に第１の端子が接続され、
該一方のトランジスタの他方のＮ型領域と、他方のトランジスタの一方のＮ型領域とが、単一の共通のＮ型領域に形成されることによって電気的に接続され、
該他方のトランジスタの他方のＮ型領域が前記第１の端子とは別の第２の端子に接続されていることを特徴とする、静電保護回路を形成する半導体素子。
【請求項４】
表面を有する単結晶シリコン基板と、
該基板の該表面上の絶縁層と、
該絶縁層上の単結晶シリコンの薄層と、
該シリコンの薄層に設けられた１対のＮＰＮラテラルトランジスタとを備え、
該１対のＮＰＮラテラルトランジスタは、直列に接続された１対のＭＯＳトランジスタによって形成されており、各ＭＯＳトランジスタのそれぞれが、間隔をおいて配置されるＮ導電型ソース領域およびＮ導電型ドレイン領域と、該Ｎ導電型ソース領域および該Ｎ導電型ドレイン領域の間に設けられ、かつ該Ｎ導電型ソース領域および該Ｎ導電型ドレイン領域にそれぞれ接触するＰ導電型チャネル領域と、該Ｐ導電型チャネル領域のそれぞれから絶縁されて該Ｐ導電型チャネル領域上にそれぞれ設けられるゲートとを有し、
該１対のＭＯＳトランジスタの該Ｐ導電型チャネル領域が互いに電気的に接続され、
一方のＭＯＳトランジスタのＮ導電型ソース領域に第１の端子が接続され、
該一方のＭＯＳトランジスタのＮ導電型ドレイン領域が、他方のＭＯＳトランジスタのＮ導電型ソース領域に電気的に接続され、他方のトランジスタのＮ導電型ドレイン領域が前記第１の端子とは別の第２の端子に接続され、
該１対のＭＯＳトランジスタの該Ｐ導電型チャネル領域が互いに電気的に接続され、
該１対のＭＯＳトランジスタの該ゲートが互いに電気的に接続されるとともに、一方のＭＯＳトランジスタの該Ｎ導電型のソース領域に電気的に接続されていることを特徴とする、静電保護回路を形成する半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを有する回路用の静電（ＥＳＤ）保護構造体に関し、より具体的には、ＳＩＭＯＸ集積回路用のデュアルゲートＥＳＤ保護構造体に関する。
【０００２】
【従来の技術】
近年開発されている集積回路の１つのタイプには、シリコン基板表面上に拡がり、この基板表面から絶縁される単結晶シリコン薄層を含むものがある。このタイプの集積回路は「ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔｅｄ  ｏｘｙｇｅｎ）」素子と呼ばれる。トランジスタなどの様々な電気部品をシリコン薄層に形成することによって、回路がシリコン薄層に形成される。ＳＩＭＯＸ素子を作製する１つの方法においては、単結晶シリコン基板の表面に酸素イオンが基板表面から間隔をおいて存在するように、酸素イオンが注入される。次いで、基板は加熱され、これにより酸素イオンはシリコンと反応して、基板表面の下で二酸化シリコンの薄層を形成し、シリコンの薄層が酸化物層の上に拡がる状態となる。
【０００３】
完全に空乏化したＮＭＯＳおよびＰＭＯＳトランジスタを有するＳＩＭＯＸ素子に形成されるＣＭＯＳ回路は、トランジスタが「フローティングボディ」モードで動作する場合、比較的低い破壊電圧を有する。フローティングボディをトランジスタのソースに接続すると、破壊電圧は実質的に高くなる。ＮＭＯＳトランジスタがＥＳＤ保護構造体として使用される場合、通常ＮＭＯＳのゲートをソースに接続する。このＮＭＯＳは、接地ゲートＮＭＯＳまたはｇｇＮＭＯＳと呼ばれることが多い。実際にＥＳＤ保護を提供する構造体は、ＮＭＯＳトランジスタによって本質的に形成される寄生バイポーラＮＰＮトランジスタである。ＮＭＯＳトランジスタのゲートは、単にエミッタ−コレクタの間隔を決定する役割を果たすだけであるが、わずかではあるがトリガ電圧を制御する役割を果たす。衝突イオン化が１度ベース−コレクタ接合で起こると、なだれ現象により、コレクタ−エミッタ電圧が、最初の破壊電圧より実質的に低いレベルへと急激に低下する。この現象は「スナップバック（ｓｎａｐ−ｂａｃｋ）」と呼ばれることがある。
保護構造体の初期故障は、トリガ電圧とスナップバック電圧との間の差が大きい素子で、保護構造体の（多セクションのうちの）１セクションが最初にＯＮになった場合に起こり得る。これは、端子間にかかる電圧がスナップバック保持電圧まで下がり、「ＯＮ」のセグメントが全電流を通し、これによりその他のセクションにかかる電圧が、必要なスナップバックトリガ電圧へと到達することが妨げられるからである。各セグメントと直列に抵抗を設けることによって、１つのセクションが「ＯＮ」セグメントに電圧の降下を「伝える（ｆｉｒｅ）」場合に、直列の抵抗器にかかる電圧により、他のセグメントに必要なトリガ電圧を達成させるのが対処である。しかし、トリガ電圧とスナップバック電圧との間の差が大きい場合、このアプローチは望ましくないほど高い直列の抵抗を必要とする。理想的なＥＳＤ保護構造体では、実質的にトリガ電圧がかかる前の漏れ電流がなく、トリガ電圧とスナップバック電圧との間にはほとんど差がない。
【０００４】
【発明が解決しようとする課題】
０．３５ミクロンＳＩＭＯＸＥＳＤ保護素子の開発において、フローティングボディを有するｇｇＮＭＯＳ素子は、実質的に同一のトリガ電圧およびスナップバック電圧を有するが、比較的高い漏れ電流を有することがわかった。また、プロセスによる誤差のために、スナップバック保持電圧が製品の通電テスト中に使用される最大供給電圧を下回るということがあった。このような状態が望ましくないことは明らかである。素子のフローティングボディをソースおよびゲートに接続すれば、漏れ電流の問題は排除されたが、スナップバック電圧への影響はないものの、トリガ電圧は２倍になった。ゲート長を長くしても（ＮＰＮベースを広くしても）、素子の特性に実質的な変化は見られなかった。従って、所望のＥＳＤ保護特性を達成するには、構造の改変が必要であった。
【０００５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、低漏れ電流およびトリガ電圧とスナップバック電圧とが実質的に等しいという特性を有する静電保護回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の静電保護回路は、それぞれがソースと、ドレインと、チャネル領域とを有するＭＯＳトランジスタによって形成されており、各ＭＯＳトランジスタは、それぞれ、ソースとして機能するＮ型領域と、チャネル領域として機能するＰ型領域と、ドレインとして機能するＮ型領域とが横方向に並んで構成されて、一方のＭＯＳトランジスタのドレインが他方のＭＯＳトランジスタのソースに接続されて各ＭＯＳトランジスタが相互に直列に接続された、１対のラテラルＮＰＮトランジスタと、該一方のＭＯＳトランジスタのソースに接続される第１の端子と、該他方のＭＯＳトランジスタのドレインに接続される該第１の端子とは別の第２の端子と、該１対のＭＯＳトランジスタのチャネル領域がフローティングになるように、該１対のＭＯＳトランジスタのそれぞれのチャネル領域を互いに電気的に接続する手段とを備え、これにより上記目的が達成される。
前記１対のＭＯＳトランジスタのそれぞれが、前記Ｐ型チャネル領域上にゲートを有し、該１対のＭＯＳトランジスタの該ゲートが互いに電気的に接続され、かつ前記第１および第２の端子の一方に電気的に接続される。
本発明の半導体素子は、静電保護回路を形成するものであり、表面を有する単結晶シリコン基板と、該基板の該表面上の絶縁層と、該絶縁層上の単結晶シリコンの薄層と、該シリコンの薄層に設けられた１対のＮＰＮラテラルトランジスタとを備え、該１対のトランジスタは、各トランジスタ同士が直列に接続されており、各トランジスタのそれぞれが、間隔をおいて配置される１対のＮ導電型領域と、該１対のＮ型領域の間に設けられ、かつ該１対のＮ型領域のそれぞれに接触するＰ導電型領域とを有し、該１対のトランジスタの該Ｐ型領域が、前記シリコンの薄層において該Ｐ型領域の間に延びるＰ導電型のストリップによって電気的に接続されており、一方のトランジスタの一方のＮ型領域に第１の端子が接続され、該一方のトランジスタの他方のＮ型領域と、他方のトランジスタの一方のＮ型領域とが、単一の共通のＮ型領域に形成されることによって電気的に接続され、
該他方のトランジスタの他方のＮ型領域が前記第１の端子とは別の第２の端子に接続されていることを特徴とする。
また、本発明の半導体素子は、静電保護回路を形成するものであり、表面を有する単結晶シリコン基板と、該基板の該表面上の絶縁層と、該絶縁層上の単結晶シリコンの薄層と、該シリコンの薄層に設けられた１対のＮＰＮラテラルトランジスタとを備え、該１対のＮＰＮラテラルトランジスタは、直列に接続された１対のＭＯＳトランジスタによって形成されており、各ＭＯＳトランジスタのそれぞれが、間隔をおいて配置されるＮ導電型ソース領域およびＮ導電型ドレイン領域と、該Ｎ導電型ソース領域および該Ｎ導電型ドレイン領域の間に設けられ、かつ該Ｎ導電型ソース領域および該Ｎ導電型ドレイン領域にそれぞれ接触するＰ導電型チャネル領域と、該Ｐ導電型チャネル領域のそれぞれから絶縁されて該Ｐ導電型チャネル領域上にそれぞれ設けられるゲートとを有し、該１対のＭＯＳトランジスタの該Ｐ導電型チャネル領域が互いに電気的に接続され、一方のＭＯＳトランジスタのＮ導電型ソース領域に第１の端子が接続され、該一方のＭＯＳトランジスタのＮ導電型ドレイン領域が、他方のＭＯＳトランジスタのＮ導電型ソース領域に電気的に接続され、他方のトランジスタのＮ導電型ドレイン領域が前記第１の端子とは別の第２の端子に接続され、該１対のＭＯＳトランジスタの該Ｐ導電型チャネル領域が互いに電気的に接続され、該１対のＭＯＳトランジスタの該ゲートが互いに電気的に接続されるとともに、一方のＭＯＳトランジスタの該Ｎ導電型のソース領域に電気的に接続されていることを特徴とする。
【００１５】
以下に作用を説明する。
【００１６】
本発明の静電保護回路によれば、トランジスタは直列に接続され、一方のトランジスタのエミッタがもう一方のトランジスタのコレクタに接続される。ある端子が一方のトランジスタのコレクタに接続され、ある端子がもう一方のトランジスタのエミッタに接続される。二つのトランジスタのベースは互いに接続されて、フローティングになっている。これによりトリガ電圧を実質的に上昇させることなく電圧の均等な分配を確実にすることによって、漏れ電流が低減される。これにより低漏れ電流およびトリガ電圧とスナップバック電圧とが実質的に等しいという望ましい特性が達成される。
【００１７】
また本発明の回路は、一方のトランジスタのソースがもう一方のトランジスタのドレインに接続される二つのＭＯＳトランジスタによって提供され得る。二つのトランジスタのチャネルは互いに接続されてフローティングになり、二つのトランジスタのゲートは互いに接続され、かつ素子の端子の一方に接続される。本発明によるＥＳＤ保護回路がＭＯＳ回路において使用される場合、ＭＯＳトランジスタでＥＳＤ保護回路を形成すると、保護回路のトランジスタが保護される回路のＭＯＳトランジスタと同時に、かつ同じ形成工程によって形成され得る。
【００１８】
【発明の実施の形態】
まず図１を参照する。本発明によるＳＩＭＯＸＥＳＤ保護回路の一実施形態は、参照符号１０で表される。ＥＳＤ保護回路１０は、二つの積層ラテラルＮＰＮトランジスタ１２および１４を含む。トランジスタ１２のエミッタ１６はトランジスタ１４のコレクタ１８に接続される。二つのトランジスタ１２および１４の各ベース２０および２２を互いに接続し、「フローティング（ｆｌｏａｔ）」させている。トランジスタ１４のエミッタ２４は保護回路１０の第１の端子として機能し、トランジスタ１２のコレクタ２６は保護回路１０の第２の端子として機能する。保護回路１０において、トランジスタ１２および１４のベース２０および２２を接続し、「フローティング」させることによって、実質的にトリガ電圧を上昇させることなく、電圧の均等な分配が確実になされ、これにより漏れ電流が低減される。図９を図７と比較し、図１０を図８と比較すれば、低漏れ電流およびトリガ電圧とスナップバック電圧とが実質的に等しいという望ましい特性が達成されることがわかる。図９に示すように、本発明による素子は、図７に示す従来の素子のＩ／Ｖ特性と類似するＩ／Ｖ特性を有する。しかし、図１０に示すように、本発明による素子は、図７に示す従来の素子よりもはるかに低い漏れ電流を有する。
【００１９】
図２に、保護回路１０をＳＩＭＯＸ素子２８において達成する一実施形態を示す。ＳＩＭＯＸ素子２８は、単結晶シリコン基板３０を含み、基板３０の表面３２に沿って、二酸化シリコンなどの絶縁材料の薄層３４が設けられる。絶縁材料層３４の上には、単結晶シリコンの薄層３６が設けられる。単結晶シリコン層３６は複数の別個の領域に分離され、この複数の別個の領域は互いに電気的に絶縁されている。従って、単結晶シリコン層３６の様々な領域に形成される各素子は互いに電気的に絶縁される。電気的絶縁は、通常シリコン層３６の一部分を酸化して、シリコン領域の間に酸化シリコンの領域を形成することによって達成される。図２では１つのシリコン領域しか示されておらず、この中にＥＳＤ保護回路１０が形成されている。
【００２０】
シリコン層３６はＮ導電型の高伝導性の（Ｎ＋型）の領域３８を有する。Ｎ＋型領域３８の両側にはＰ−導電型の別個の領域４０および４２が設けられ、Ｐ−型領域４０および４２はＮ＋型領域３８に接触する。Ｐ−型領域４０および４２のそれぞれのＮ＋型領域３８と反対側には、それぞれＮ＋型電導率の領域４４および４６が設けられる。
【００２１】
Ｎ＋型領域３８、Ｐ−型領域４０、およびＮ＋型領域４４は、第１のラテラルＮＰＮトランジスタを形成し、Ｎ＋型領域３８、Ｐ−型領域４２、およびＮ＋型領域４６は第２のラテラルＮＰＮトランジスタを形成する。Ｎ＋型領域３８は一方のトランジスタのエミッタとして、かつもう一方のトランジスタのコレクタとして機能する。Ｐ導電型の高伝導性の（Ｐ＋型）のストリップ４８がシリコン層３６に設けられ、Ｐ−型領域４０と４２との間に延びて、第１のトランジスタと第２のトランジスタの各ベースを電気的に接続する。このようにして、ＳＩＭＯＸ素子２８は、図１に示すＥＳＤ保護回路１０を形成する。
【００２２】
図３に、ＥＳＤ保護回路１０を形成する本発明の別の実施形態である素子１２８を示す。素子１２８は、単結晶シリコン基板１３０を含み、基板１３０の表面１３２上には、二酸化シリコンなどの絶縁材料の薄層１３４が設けられる。絶縁材料層１３４の上には、単結晶シリコンの薄層１３６が設けられる。シリコン層１３６は高伝導性Ｎ型（Ｎ＋型）の領域１３８を有する。Ｎ＋型領域１３８は第１のトランジスタのエミッタとして、かつ第２のトランジスタのコレクタとして機能する。Ｎ＋型領域１３８の両側には別個のＰ−型領域１４０および１４２がＮ＋型領域１３８に接触して設けられ、Ｐ−型領域１４０および１４２は二つのトランジスタのベースである。Ｐ−型領域１４０のＮ＋型領域１３８と反対側にはＮ＋型領域１４４が設けられ、Ｐ−型領域１４２のＮ＋型領域１３８と反対側にはＮ＋型領域１４６が設けられる。Ｎ＋型領域１４４および１４６は、Ｐ−型領域１４０および１４２にそれぞれ接触する。Ｎ＋型領域１４４は第１のトランジスタのコレクタとして機能し、Ｎ＋型領域１４６は第２のトランジスタのエミッタとして機能する。二酸化シリコンなどの絶縁材料の層１５０がシリコン層１３６上に設けられ、絶縁層１５０はＰ−型領域１４０および１４２のそれぞれの上に、Ｐ−型領域１４０および１４２に達する別個の開口部１５２を有する。伝導性金属のストリップ１５４が絶縁層１５０上に設けられ、金属ストリップ１５４は開口部１５２内に延びて、Ｐ−型領域１４０および１４２に接触する。従って、金属ストリップ１５４は二つのトランジスタのベースであるＰ−型領域１４０および１４２を電気的に接続する。このようにして、素子１２８はＥＳＤ保護回路１０を形成する。
【００２３】
図４に、ＥＳＤ保護回路１０を形成する本発明の別の実施形態である素子２２８を示す。素子２２８は、表面２３２を有する単結晶シリコン基板２３０を含む。基板２３０の表面２３２上には、二酸化シリコンなどの絶縁材料の層２３４が設けられる。絶縁層２３４の上には、単結晶シリコンの薄層２３６が設けられる。図２に示す素子２８について前述したように、図４に示すシリコン層２３６は、シリコン層２３６に設けられる絶縁部によって個々の領域に分離されたシリコンのより大きな層の１領域にすぎない。シリコン層２３６には、二つのＮ導電型の高伝導性の（Ｎ＋型）領域２３８および２３９がわずかに間隔をおいて配置されている。Ｎ＋型領域２３８と２３９との間には、Ｎ＋型領域２３８と２３９とを互いから絶縁する二酸化シリコン等の絶縁領域２３７が設けられる。Ｎ＋型領域２３８のＮ＋型領域２３９と反対側にはＰ−型領域２４０が設けられ、Ｎ＋型領域２３９のＮ＋型領域２３８と反対側にはＰ−型領域２４２が設けられる。Ｐ−型領域２４０および２４２は、Ｎ＋型領域２３８および２３９にそれぞれ接触する。Ｐ−型領域２４０のＮ＋型領域２３８と反対側にはＮ＋型領域２４４が設けられ、Ｐ−型領域２４２のＮ＋型領域２３９と反対側にはＮ＋型領域２４６が設けられる。Ｎ＋型領域２４４および２４６は、Ｐ−型領域２４０および２４２にそれぞれ接触する。Ｐ＋型ストリップ２４８がシリコン層２３６に設けられ、Ｐ−型領域２４０と２４２との間に延びて、Ｐ−型領域２４０と２４２を電気的に接続する。二酸化シリコンなどの絶縁材料の層２５０がシリコン層２３６上に設けられ、絶縁層２５０はＮ＋型領域２３８および２３９のそれぞれの上に、Ｎ＋型領域２３８および２３９に達する別個の開口部２５２を有する。伝導性金属のストリップ２５４が絶縁層２５０上に設けられ、金属ストリップ２５４は開口部２５２内に延びて、Ｎ＋型領域２３８および２３９に接触する。従って、金属ストリップ２５４はＮ＋型領域２３８と２３９を電気的に接続する。これによりＥＳＤ保護回路１０が形成される。図４に示す素子２２８においては、Ｐ−型領域２４０と２４２とは、シリコン層２３６に設けられたＰ＋型ストリップ２４８によって電気的に接続されるが、Ｎ＋型領域２３８と２３９とのように、金属ストリップによって接続することも可能である。
【００２４】
図５に、本発明による別の実施形態のＥＳＤ保護回路６０を示す。ＥＳＤ保護回路６０は第１のＭＯＳトランジスタ６２と、第２のＭＯＳトランジスタ６４とを含む。第１のＭＯＳトランジスタ６２はドレイン６６を有し、ドレイン６６は第２のＭＯＳトランジスタ６４のソース６８に電気的に接続される。第１のＭＯＳトランジスタ６２のソース７０は第１の端子７２に接続され、第２のＭＯＳトランジスタ６４のドレイン７４は第２の端子７６に接続される。ＭＯＳトランジスタ６２および６４のチャネル領域７８および８０は互いに電気的に接続され、フローティングになっている。ＭＯＳトランジスタ６２および６４のゲート８２および８４は互いに電気的に接続され、かつ第１の端子７２に電気的に接続される。ＭＯＳトランジスタ６２および６４は、Ｎ＋導電型のソース７０および６８ならびにドレイン６６および７４と、Ｐ−導電型のチャネル領域７８および８０とを有する。従って、ＭＯＳトランジスタ６２および６４のそれぞれが、ＮＰＮラテラルバイポーラトランジスタを形成する。チャネル領域７８と８０とは互いに接続されてフローティングになっており、ゲート８２と８４とは互いに接続され、かつ第１の端子７２に接続される。従って、ＥＳＤ保護回路６０は、図１に示すＥＳＤ保護回路１０と同じ回路を形成し、同様に動作する。
【００２５】
図６に、本発明によるＥＳＤ保護回路６０を形成する半導体素子８６の一実施形態を示す。半導体素子８６は、表面９０を有する単結晶シリコン基板８８を含む。基板８８の表面９０上には、二酸化シリコンなどの絶縁材料の薄層９２が存在する。絶縁層９２の上には、単結晶シリコンの薄層９４が設けられる。シリコン層９４には、Ｎ＋導電型領域９６が設けられる。Ｎ＋型領域９６の両側にはＰ−型領域９８および１００が設けられ、Ｐ−型領域９８および１００はＮ＋型領域９６に接触する。Ｐ−型領域９８のＮ＋型領域９６と反対側にはＮ＋型領域１０２が設けられ、Ｐ−型領域１００のＮ＋型領域９６と反対側にはＮ＋型領域１０４が設けられる。Ｎ＋型領域１０２および１０４のそれぞれは、Ｐ−型領域９８および１００にそれぞれ接触する。二酸化シリコンなどの絶縁材料の薄層１０６が少なくともＰ−型領域９８および１００上に設けられ、ドープされた多結晶シリコンなどの伝導性材料の層１０８が、Ｐ−型領域９８および１００のそれぞれの上に位置するようにシリコン層１０６上に設けられる。伝導層１０８はＭＯＳトランジスタのゲートを形成する。二酸化シリコンなどの絶縁材料の層１１０が少なくとも伝導層１０８およびＮ＋型領域９６、１０２、１０４上に設けられる。絶縁層１１０は、伝導層１０８およびＮ＋型領域１０２の上に開口部１１２を有する。図６においては、Ｎ＋型領域１０２上に設けられた絶縁層１０６もまた開口部１１２を有している。金属などの伝導性材料のストリップ１１４が絶縁層１１０上に設けられ、金属ストリップ１１４は開口部１１２内に延びて、伝導層１０８およびＮ＋型領域１０２に接触する。金属ストリップ１１４は伝導層１０８（すなわちトランジスタのゲート）を互いにおよびＮ＋型領域１０２に電気的に接続する。線１１６によって模式的に示すＰ＋導電型のストリップはシリコン層９４に設けられ、Ｐ−型領域９８と１００との間に延びて、Ｐ−型領域９８と１００とを電気的に接続する。従って、半導体素子８６は図５に示すＥＳＤ保護回路６０を形成する。
【００２６】
半導体素子８６においては、Ｐ−型領域９８と１００とは、シリコン層９４の伝導性領域のストリップ１１６によって電気的に接続されるが、Ｐ−型領域９８と１００とは、図３に示すような金属のストリップによって電気的に接続してもよい。また、半導体素子８６は、両方のＭＯＳトランジスタの一部を形成する１つのＮ＋型領域９６を有するが、半導体素子８６は、図４に示すように、金属ストリップによって電気的に接続される別個のＮ＋型領域を有し得る。また、ＥＳＤ保護回路がＭＯＳ回路において使用される場合、ＭＯＳトランジスタでＥＳＤ保護回路を形成すると、保護回路のトランジスタが保護される回路のＭＯＳトランジスタと同時に、かつ同じ形成工程によって形成され得るという利点がある。ＭＯＳトランジスタは、本発明のＥＳＤ保護回路に必要な所望のラテラルＮＰＮトランジスタを提供する。
【００２７】
【発明の効果】
本発明によれば、直列に接続される二つのＮＰＮラテラルトランジスタを含むＥＳＤ保護回路であって、この二つのトランジスタの一方のエミッタがもう一方のトランジスタのコレクタに接続されるＥＳＤ保護回路が提供される。トランジスタのベースは互いに接続されてフローティングになり、これによりトリガ電圧を実質的に上昇させることなく電圧の均等な分配を確実にすることによって、漏れ電流が低減される。これにより低漏れ電流およびトリガ電圧とスナップバック電圧とが実質的に等しいという望ましい特性が達成される。回路は、一方のトランジスタのソースがもう一方のトランジスタのドレインに接続される二つのＭＯＳトランジスタによって提供され得る。二つのトランジスタのチャネルは互いに接続されてフローティングになり、二つのトランジスタのゲートは互いに接続され、かつ素子の端子の一方に接続される。本発明によるＥＳＤ保護回路がＭＯＳ回路において使用される場合、ＭＯＳトランジスタでＥＳＤ保護回路を形成すると、保護回路のトランジスタが保護される回路のＭＯＳトランジスタと同時に、かつ同じ形成工程によって形成され得るという利点がある。ＭＯＳトランジスタは、本発明のＥＳＤ保護回路に必要な所望のラテラルＮＰＮトランジスタを提供する。
【図面の簡単な説明】
【図１】本発明によるＥＳＤ保護回路を示す回路図である。
【図２】本発明によるＥＳＤ保護回路の一実施形態を示す、ＳＩＭＯＸ素子の一部分の斜視図である。
【図３】本発明によるＥＳＤ保護回路の一実施形態を示す、ＳＩＭＯＸ素子の一部分の斜視図である。
【図４】本発明によるＥＳＤ保護回路の一実施形態を示す、ＳＩＭＯＸ素子の一部分の斜視図である。
【図５】ＭＯＳトランジスタを含む、本発明によるＥＳＤ保護回路を示す回路図である。
【図６】図５のＥＳＤ保護回路を形成するＳＩＭＯＸ半導体素子の一部分の断面図である。
【図７】個々にフローティングするボディを有する、従来のデュアルゲート素子のＩ／Ｖ特性を示すグラフである。
【図８】図７に示すＩ／Ｖ特性を有する素子の、対応する漏れ電流特性を示すグラフである。
【図９】フローティングボディが接続されてフローティングになっている本発明によるデュアルゲート素子のＩ／Ｖ特性を示すグラフである。
【図１０】図９に示すＩ／Ｖ特性を有する素子の、対応する漏れ電流特性を示すグラフである。
【符号の説明】
１０、６０  ＥＳＤ保護回路
１２、１４  積層ラテラルＮＰＮトランジスタ
１６、２４  エミッタ
１８、２６  コレクタ
２０、２２  ベース
２８、１２８、２２８  ＳＩＭＯＸ素子
３０、１３０、２３０  基板
３２、１３２、２３２  表面
３４、１３４、２３４  絶縁材料層
３６、１３６、２３６  単結晶シリコン層
３８、４４、４６、１３８、１４４、１４６、２３８、２３９、２４４、２４６  Ｎ＋型領域
４０、４２、１４０、１４２、２４０、２４２  Ｐ−型領域
４８  ストリップ
１５０、２５０  絶縁層
１５２、２５２  開口部
１５４、２５４  金属ストリップ
２３７  絶縁領域
２４８  Ｐ＋型ストリップ
６２、６４  ＭＯＳトランジスタ
６６、７４  ドレイン
６８、７０  ソース
７２、７６  端子
７８、８０  チャネル領域
８２、８４  ゲート
８６  半導体素子
８８  基盤
９０  表面
９２  絶縁層
９４  シリコン層
９６、１０２、１０４  Ｎ＋型領域
９８、１００  Ｐ−型領域
１０６、１１０  絶縁層
１０８  伝導層
１１２  開口部
１１４  金属ストリップ
１１６  Ｐ＋型ストリップ
【図１】
0003586102.tif 000002
【図２】
0003586102.tif 000003
【図３】
0003586102.tif 000004
【図４】
0003586102.tif 000005
【図５】
0003586102.tif 000006
【図６】
0003586102.tif 000007
【図７】
0003586102.tif 000008
【図８】
0003586102.tif 000009
【図９】
0003586102.tif 000010
【図１０】
0003586102.tif 000011