(57)【特許請求の範囲】
【請求項１】
冗長機能を有する不揮発性半導体メモリ装置のメモリセルアレイに不良部分があった場合に、上記不良部分のアドレスデータを記憶する不良アドレスデータ記憶回路であって、
行と列に配置された電気的に書き込み及び消去可能なメモリセルと、
各行のメモリセルにそれぞれ接続される複数のワード線と、
各列のメモリセルにそれぞれ接続される複数のビット線と、
ビット線を選択するビット線選択手段と、
不良アドレスデータの書き込み動作のたびに異なるワード線を選択するワード線選択手段とを備えたことを特徴とする不良アドレスデータ記憶回路。
【請求項２】
請求項１に記載の不良アドレスデータ記憶回路において、
上記ビット線選択手段は、同一ビット線につながるメモリセルに書き込みが行なわれないよう、書き込み毎に異なるビット線を選択することを特徴とする不良アドレスデータ記憶回路。
【請求項３】
請求項１または２に記載の不良アドレスデータ記憶回路において、
メモリセルの消去動作、書き込み動作がともにファウラー−ノーデハイム・トンネリング現象を用いて行なわれることを特徴とする不良アドレスデータ記憶回路。
【請求項４】
請求項３に記載の不良アドレスデータ記憶回路において、
不良アドレスデータの書き込みの前に、上記ワード線選択手段によりすべてのワード線が選択されて、すべてのメモリセルが、書き込みデータの読み出し時にワード線に印加される読み出し電圧の値よりしきい値が高い状態にされると共に、書き込みが行なわれなかったメモリセルは、不良アドレスデータ書き込み動作後もこのしきい値の高い状態を保持することを特徴とする不良アドレスデータ記憶回路。
【請求項５】
請求項１乃至４にのいずれか１つに記載の不良アドレスデータ記憶回路において、
書き込みデータの読み出し時には、上記ワード線選択手段は書き込みが行なわれたメモリセルがつながるワード線をすべて選択して読み出し電圧をこれらのワード線に印加することを特徴とする不良アドレスデータ記憶回路。
【請求項６】
請求項４または５に記載の不良アドレスデータ記憶回路において、
上記読み出し電圧は電源電圧であることを特徴とする不良アドレスデータ記憶回路。
【請求項７】
冗長機能を有する不揮発性半導体メモリ装置のメモリセルアレイに不良部分があった場合に、行と列に配置された電気的に書き込み及び消去可能なメモリセルと、各行のメモリセルにそれぞれ接続される複数のワード線と、各列のメモリセルにそれぞれ接続される複数のビット線とを有し、上記不揮発性半導体メモリ装置に含まれる不良アドレスデータ記憶回路に上記不良部分のアドレスデータを書き込むための方法であって、
上記複数のワード線をすべて選択することにより、上記不良アドレスデータ記憶回路内のメモリセル全てを一括して消去する第１のステップと、
複数のワード線のうちの１つを選択すると共に、書き込むべきアドレスデータのビット数に応じた数のビット線を選択し、この選択したワード線およびビット線につながるメモリセルにアドレスデータを書き込む第２のステップとを備え、上記第２のステップを繰り返し行なう場合には、既に選択されたワード線とは異なるワード線を選択することにより、不良アドレスデータの書き込みごとに、異なるワード線につながるメモリセルに書き込みを行うことを特徴とする書き込み方法。
【請求項８】
請求項７に記載の書き込み方法において、
上記第２のステップが繰り返えし行なわれるとき、同一ビット線につながるメモリセルに書き込みが行なわれないよう、書き込み毎に異なるビット線を選択することを特徴とする書き込み方法。
【請求項９】
請求項７または８に記載の書き込み方法において、
上記第１のステップにおけるメモリセルの消去動作および上記第２のステップにおける書き込み動作をともに、ファウラー−ノーデハイム・トンネリング現象を用いて行なうことを特徴とする書き込み方法。
【請求項１０】
請求項９に記載の書き込み方法において、
上記第１のステップにおいて、すべてのメモリセルを読み出し電圧よりも高いしきい値を有する状態にし、上記第２のステップで書き込みを行わないメモリセルに上記高いしきい値を保持させることを特徴とする書き込み方法。
【請求項１１】
請求項１０に記載の書き込み方法において、
上記読み出し電圧は電源電圧であることを特徴とする書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイ内の不良部分を予備のもの（冗長）に置換して救済する冗長機能を有した不揮発性半導体メモリ装置に関し、より詳しくは、このような不揮発性半導体メモリ装置において不良部分のアドレスデータを記憶するための回路およびそのようなアドレスデータの書き込み方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置では、歩留りを向上させるために、不良ビット線、不良ワード線、不良メモリセルを予備のもの（冗長）と置換する手法が知られている。このような手法を用いる不揮発性半導体メモリ装置では、不良ビット線、不良ワード線、不良メモリセルのアドレス、つまり不良アドレスのデータを記憶する必要がある。
【０００３】
従来、不良アドレスデータを記憶する方法として最も一般的なものは、たとえば特開平６−１５０６８９等に開示されているように、ヒューズを用いるものである。図９にヒューズを用いた不良アドレスデータ記憶回路の一例を示す。ここでは３ビットのアドレスデータを記憶する場合を示している。
【０００４】
この回路では、不良ビットのアドレスが１０１とすると、２番目のヒューズＦ１が切断される。この不良ビット（不良アドレス）の特定とヒューズの切断はデバイスのテスト時に行われる。
【０００５】
次に、テストが終了し、実際のデバイスが動作する場合について述べる。電源電圧Ｖｃｃが立ち上がると、ｒｄｃａｍｅｎ信号も“ハイ”レベルとなり、この信号がゲートに入力されるトランジスタＴｒがオンする。このとき、１番目のヒューズＦ０と３番目のヒューズＦ２は導通しているため、該当するインバータＩｎ０，Ｉｎ２の入力段に電圧Ｖｓｓが入力され、インバータの出力端子ｒａｄｄ０，ｒａｄｄ２は“ハイ”レベルとなる。一方、端子ｒａｄｄ１からの出力信号については、ヒューズＦ１が切断されているので、対応するインバータＩｎ１の入力段はキャパシタＣを介して一旦Ｖｃｃとなり、出力は“ロー”レベルとなり、ＰチャンネルＭＯＳトランジスタＰがオンすることで、“ロー”レベルがラッチされる。この結果、出力端子ｒａｄｄ０〜ｒａｄｄ２からは１０１が出力される。
【０００６】
この手法で最も問題となるのが、ヒューズの部分のレイアウト面積である。高集積化が進み、記憶するアドレスが増加するにつれてこの部分のレイアウト面積が増加してしまうため、面積の縮小化が必要となる。
【０００７】
この問題を解決する手段の１つとして、たとえば特開平５−２７６０１８で開示されているように、ヒューズの代わりに電気的に書換可能な不揮発性半導体メモリセルを用いる手法がある。図１０に３ビットのアドレスを記憶するその一例の回路図を示す。図１０から分かるように、図９に示したヒューズの部分に電気的に書換可能なフローティングゲートを有する不揮発性半導体メモリセルＭ０〜Ｍ２を配置している。この場合、ヒューズ切断の代わりに、不揮発性半導体メモリセルへの書き込みが必要となる。したがって、ビット線選択信号ｂｉｔｓｅｌ０，  ｂｉｔｓｅｌ１，  ｂｉｔｓｅｌ２によってトランスファーゲートＴｒ０，  Ｔｒ１，  Ｔｒ２を選択的にオンするカラムデコーダ（図せず）と、不良アドレスデータを書き込むためのデータラッチ回路ＬＡＴおよびレベルシフターＨＶが付加されている。
【０００８】
この回路にアドレス１０１を記憶する場合について述べる。図１０に示した回路は、ＥＴＯＸ（ＥＰＲＯＭ  Ｔｈｉｎ  ＯＸｉｄｅ）に代表される、チャネルホットエレクトロンを用いて書き込みを行うフラッシュメモリに適応したものである．このタイプのフラッシュメモリでは、初期状態におけるメモリセルのしきい値は１Ｖ〜２Ｖ付近にある。
【０００９】
書き込みはチャネルホットエレクトロンを用いて行う。図１０のデータ線ＤＬには不良アドレスがシリアルに出力される。まず、不良アドレス１０１の最初の“１”に相当する“ハイ”レベルの信号がデータ線ＤＬに出力される。この信号は書き込みデータラッチ回路ＬＡＴにて反転してラッチされ、“ロー”レベルの信号がレベルシフターＨＶに入力され、レベルシフターＨＶは０Ｖを出力する。結果、トランスファーゲートＴｒ３はオフ状態となる。
【００１０】
一方、メモリセルのワード線ＷＬに電圧Ｖｐｐ（例えば１０Ｖ）が印加される。そして、メモリセルＭ０に書き込みを行うべく、電圧Ｖｐｐの信号ｂｉｔｓｅｌ０がトランスファーゲートＴｒ０に印加されるので、トランスファーゲートＴｒ０はオンする。しかし、先のトランスファーゲートＴｒ３がオフのため、ビット線ＢＬ０はフローティング状態となり、従って、メモリセルＭ０には書き込みは行われず、メモリセルＭ０のしきい値は低い状態（２Ｖ以下）のままとなる。この時、ビット線ＢＬ１及びＢＬ２もフローティング状態である。
【００１１】
次のタイミングでは、データ線ＤＬには不良アドレス１０１の“０”に相当する“ロー”レベルの信号が出力される。また、電圧Ｖｐｐの信号ｂｉｔｓｅｌ１がトランスファーゲートＴｒ１に印加され、トランスファーゲートＴｒ１がオンする。レベルシフターＨＶからは“ハイ”レベル（Ｖｐｐのレベル）の信号が出力されるため、トランスファーゲートＴｒ３はオンし、電圧ｈｈｐｒｇ（例えば６Ｖ）がビット線ＢＬ１に出力される。この時、ビット線ＢＬ０及びＢＬ２はフローティング状態である。一方、ワード線ＷＬには、Ｖｐｐが印加されているため、チャネルホットエレクトロンによりメモリセルＭ１への書き込みが行われ、しきい値が上昇する。
【００１２】
続いて、不良アドレス１０１の最後の“１”に相当するデータがメモリセルＭ２に格納されるわけであるが、これは先に説明したメモリセルＭ０への動作と同様であり、結果、メモリセルＭ２への書き込みは行われず、Ｍ２のしきい値は低い状態を保持する。
【００１３】
このような不良アドレスの特定とメモリセルへの不良アドレスデータの書き込みはデバイスのテスト時、基本的には、ウエハテスト時に行なわれる。ウエハテストは、１つのチップに対して、１回だけ行なわれるのではなく、何度か、少なくとも、常温テスト、高温テストの２回は行なわれる。そして、上記のような不良アドレスデータの書き込みはテスト毎に行なわれるので、常温テスト時、高温テスト時の最低２度は行なわれることになる。また、例えば、常温テストにおいても、いくつかのテスト項目があり、全てのテストが終了して、不良アドレスデータを書き込むのではなく、テスト項目により、その都度データを書き込む手法を用いるのが通常である。
【００１４】
そして、上記書き込みは、以下に述べるように、デバイスの電源の立ち上がり時に不良アドレス等のデータを出力させるようにするため、通常、１つのワード線上のメモリセルに対して行なわれている。
【００１５】
次に、不良アドレスデータが記憶されたあと、実際にデバイスが使用された時の動作について述べる。
【００１６】
まず、デバイスに電源電圧が印加されると、信号ｒｄｃａｍｅｎもＶｃｃ（例えば３Ｖ）に立ち上がり、この信号がゲートに入力されるトランスファーゲートＴｒがオンする。また、ワード線ＷＬもＶｃｃに立ち上がるため、しきい値の低いメモリセルＭ０、Ｍ２がオンし、ビット線ＢＬ０とＢＬ２はＶｓｓレベルに引かれる。このため、出力端子ｒａｄｄ０とｒａｄｄ２からは反転された“ハイ”レベルの信号が出力される。
【００１７】
一方、ビット線ＢＬ１は、メモリセルＭ１のしきい値が高くなっているためオンせず、電源電圧の投入時にＶｃｃからキャパシタＣ１を介して、ビット線ＢＬ１の電位が上がるため、インバータＩｎ１の出力は“ロー”となり、これによりＰチャンネルＭＯＳトランジスタＰがオンすることで、インバータＩｎ１入力段も“ハイ”に確定、ラッチされることになる。これにより、先の図９のヒューズの場合と同様に、インバータの出力端子ｒａｄｄ０、ｒａｄｄ１、ｒａｄｄ２には不良アドレスデータ１０１が出力される。
【００１８】
以上はチャネルホットエレクトロンを用いるタイプのフラッシュメモリのものである。
【００１９】
近年、フラッシュメモリの高集積化に伴い、低消費電力化が求められている。このため、書き込み（プログラム）や消去（イレース）の動作にＦＮ（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ  ファウラー−ノーデハイム）トンネル現象を用いることで、低消費電力化を可能としている。ここで、書き込み及び消去の両方にＦＮトンネル現象を用いるフラッシュメモリをＦＮ−ＦＮタイプのフラッシュメモリと呼ぶ。ＦＮ−ＦＮタイプのフラッシュメモリを利用して不良アドレスデータを記憶させる場合、その記憶回路は、図１０の回路図から、図１１に示すような回路となることが想像できる。次に、この回路の動作について説明する。
【００２０】
まず、メモリセルを次のようにして一括して消去（しきい値の高い状態）する。共通ソース、及びメモリセルが形成されている基板（ウェル）にＶｎｓ（たとえば−８Ｖ）を印加する。また、信号ｒｄｃａｍｅｎ及び信号ｒｄｐｇｅｎがゲートに入力されるトランスファーゲートＴｒをオフにすることで、全ビット線ＢＬをオープン状態とし、メモリセルのコントロールゲートに接続されるワード線ＷＬにはＶｐｐ（例えば１０Ｖ）を印加する。これにより、ＦＮトンネル現象が発生し、チャネル層から電子がフローティングゲートに注入されることで、メモリセルのしきい値が４Ｖ以上に上昇し、消去状態となる。
【００２１】
次に、不良アドレスデータをメモリセルに書き込む。データ線ＤＬには不良アドレスがシリアルに出力され、これにタイミングを合わせてカラムデコーダ（図示せず）からのビット線選択信号ｂｉｔｓｅｌ０、ｂｉｔｓｅｌ１、ｂｉｔｓｅｌ２によりトランスファーゲートＴｒ０，Ｔｒ１，Ｔｒ２がオンもしくはオフすることになる。
【００２２】
まず、それぞれの所定のラッチ回路ＬＡＴ０，ＬＡＴ１，ＬＡＴ２に不良アドレスデータを転送する。先と同様、不良アドレスを１０１とすれば、最初の“１”のデータに相当する“ハイ”がデータ線ＤＬに出力される。信号ｂｉｔｓｅｌ０によりトランスファーゲートＴｒ０がオンし、ラッチ回路ＬＡＴ０には“ハイ”がラッチされる。次のタイミングでは、“０”のデータに相当する“ロー”が、この時点でオンとなったトランスファーゲートＴｒ１を介してラッチ回路ＬＡＴ１に入力され、ラッチされる。続いて、同様に、ラッチ回路ＬＡＴ２には“ハイ”がラッチされる。
【００２３】
次に、ワード線ＷＬにＶｎｎ（例えば−８Ｖ）を印加し、また、メモリセルヘの書き込み速度をあげるため、ｈｈｐｒｇ信号の電圧レベルを先のＶｃｃ（例えば３Ｖ）からＶｐｇ（例えば５Ｖ）に昇圧し、ｒｄｐｇｅｎ信号をＶｐｐｓ（例えば７Ｖ）にすることで、ゲートにｒｄｐｇｅｎ信号が入力されるトランスファーゲートＴｒをオンにする。ラッチ回路ＬＡＴ０、ラッチ回路ＬＡＴ２には、“ハイ”がラッチされているため、ビット線ＢＬ０及びＢＬ２には、Ｖｐｇが出力される。これにより、メモリセルアレイ内のメモリセルＭ０とＭ２のドレイン側でＦＮトンネル現象が発生し、フローテイングゲートの電子がドレイン側に引き抜かれることで、しきい値は２Ｖ以下に低下し、書き込みがなされたことになる。一方、メモリセルＭ１については、ラッチ回路ＬＡＴ１に“ロー”がラッチされているため、ビット線ＢＬ１がＶｓｓ（０Ｖ）となることから、書き込みは行われず、しきい値は４Ｖ以上のままを維持する。ここまではｒｄｃａｍｅｎ信号がゲートに入力されるトランスファーゲートＴｒはオフでよい。
【００２４】
不良アドレスデータが記憶されたあと、実際にデバイスが使用された時の動作については先と同様であり、ワード線ＷＬにはＶｃｃ（例えば３Ｖ）を、共通ソースにはＶｓｓ（０Ｖ）を印加するようにして、デバイスに電源を投入すると、出力端子ｒａｄｄ０、ｒａｄｄ１、ｒａｄｄ２から不良アドレスデータ１０１が出力される。
【００２５】
【発明が解決しようとする課題】
フラッシュメモリの場合、検討しなければならない問題の１つとしてディスターブがある。この場合、特に、問題となるのは、書き込み時のゲートディスターブである。
【００２６】
図１０に示したフラッシュメモリでの書き込みゲートディスターブの状態を図１２に模式的に示す。図１２に示されているのは非選択メモリセルである。非選択メモリセルのコントロールゲートも、選択メモリセルと同一のワード線ＷＬに接続されているため、データ書き込み（プログラム）時には、Ｖｐｐ（１０Ｖ）が印加される。ソースは、図１０から分かるように、Ｖｓｓ（０Ｖ）の共通ソースに全て接続されている。一方、ドレインは、これに接続されるビット線がフローティング状態（オープン）である。ここで基板（ウェル）は選択メモリセルも非選択メモリセルも共通であり、Ｖｓｓ（０Ｖ）とすることから、非選択メモリセルといえどもフローティングゲートと基板（ウェル）との間の電界により、軽い書き込み状態となり、非選択メモリセルのしきい値が変動（この場合、高くなる。ディスターブ）する。これが大きくなると、本来は消去状態であるにもかかわらず、「書き込み状態」と誤読み出しを起こすことになる。
【００２７】
ただし、チャネルホットエレクトロンの場合には、１セル当たりの書き込み速度が１μｓ程度であるので、前記したような手法で１セルごとに順に書き込む方式の場合で、例えば２５６個のメモリセルを順に書き込んだとしても、最も厳しい条件で２５５μｓのディスターブ時間しかならない。この長さは、ディスターブ時間としては非常に短く、十分耐えられるため、メモリセルのしきい値が変動し、誤読み出しをおこすような問題はおきない。
【００２８】
しかし、図１１に示したようにアドレスデータをラッチ回路に一括転送してメモリアレイ内のメモリセルに書き込みを行う回路方式では、以下のような問題が起きる。
【００２９】
ＦＮ−ＦＮタイプのフラッシュメモリでの、ＦＮトンネル現象を用いて書き込む速度は、先のチャネルホットエレクトロンタイプのものと比較して非常に遅く、１メモリセル当たり１ｍｓ程度かかる。ＦＮトンネル現象を用いて書き込むタイプのフラッシュメモリのゲートディスターブ状態の一例を図１３に模式的に示す。
【００３０】
図１３に示されているメモリセルは非選択メモリセルである。非選択メモリセルのコントロールゲートも、選択メモリセルと同一のワード線ＷＬに接続されているため、不良アドレスデータの書き込み時には、Ｖｎｎ（−８Ｖ）が印加される。非選択メモリセルのドレインは、先の説明（書き込まれないメモリセルの動作）及び図１１から分かるように、これに接続されるビット線ＢＬがＶｓｓ（０Ｖ）であり、一方、ソースはオープン（共通ソース線がオープン）である。ここで基板（ウェル）は選択メモリセルも非選択メモリセルも共通であり、Ｖｓｓ（０Ｖ）とすることから、非選択メモリセルといえどもフローティングゲートと基板（ウェル）との間の電界により、軽い書き込み状態となり、非選択メモリセルのしきい値が変動（この場合、低くなる。ディスターブ）し、この変動が大きくなると本来は消去状態であるにもかかわらず、「書き込み状態」と誤読み出しを起こすことになる。
【００３１】
ＦＮトンネル現象を用いた書き込みは、先に述べたように書き込み速度が遅く、１メモリセル当たり１ｍｓ程度であるので、例えば、２５６個のメモリセルに順に書き込んだ場合、ゲートディスターブ時間は２５５ｍｓ（「選択されている時間１ｍｓ」プラス「他のメモリセルが選択されている時間２５５ｍｓ」）となる。さらに、上述したように複数のテスト（例えば、ウェハレベルでの常温テスト、高温テスト及び各々での各項目別テスト）が行われると、先のゲートディスターブ時間は膨大なものとなる。この非常に長いゲートディスターブ時間により、メモリセルのしきい値が変動してしまう。実際には、２ｍｓ以上のゲートディスターブ時間が生じると、メモリセルの中には製造条件等によりしきい値が低下して４Ｖよりも小さくなるものも出てきている。
【００３２】
このしきい値の低下が進み、ワード線ＷＬにＶｃｃが印加されるとメモリセルに電流が流れるようになり、これにより不良アドレスラッチ回路の入力段のしきい値電圧Ｖｔｈを下回ると、端子ｒａｄｄでの出力は本来“ロー”であるはずのものが、“ハイ”と誤出力され、誤った不良アドレスが出力されることになる。
【００３３】
そこで、本発明の目的は、冗長機能を有する不揮発性半導体メモリ装置のメモリセルアレイに不良部分があった場合に、上記不良部分のアドレスデータを記憶する不良アドレスデータ記憶回路であって、不良アドレスデータの書き込み時のゲートディスターブを回避でき、したがって信頼性を高めることを可能とする不揮発性半導体メモリ装置のための不良アドレスデータ記憶回路を提供すると共に、そのような不良アドレスデータ記憶回路への不良アドレスデータ書き込み方法を提供することにある。
【００３４】
【課題を解決するための手段】
上記目的を達成するために、本発明の不良アドレスデータ記憶回路は、冗長機能を有する不揮発性半導体メモリ装置のメモリセルアレイに不良部分があった場合に、上記不良部分のアドレスデータを記憶する不良アドレスデータ記憶回路であって、
行と列に配置された電気的に書き込み及び消去可能なメモリセルと、
各行のメモリセルにそれぞれ接続される複数のワード線と、
各列のメモリセルにそれぞれ接続される複数のビット線と、
ビット線を選択するビット線選択手段と、
不良アドレスデータの書き込み動作のたびに異なるワード線を選択するワード線選択手段とを備えたことを特徴としている。
【００３５】
一方、本発明の不良アドレスデータ書き込み方法は、冗長機能を有する不揮発性半導体メモリ装置のメモリセルアレイに不良部分があった場合に、行と列に配置された電気的に書き込み及び消去可能なメモリセルと、各行のメモリセルにそれぞれ接続される複数のワード線と、各列のメモリセルにそれぞれ接続される複数のビット線とを有し、上記不揮発性半導体メモリ装置に含まれる不良アドレスデータ記憶回路に上記不良部分のアドレスデータを書き込むための方法であって、
上記複数のワード線をすべて選択することにより、上記不良アドレスデータ記憶回路内のメモリセル全てを一括して消去する第１のステップと、
複数のワード線のうちの１つを選択すると共に、書き込むべきアドレスデータのビット数に応じた数のビット線を選択し、この選択したワード線およびビット線につながるメモリセルにアドレスデータを書き込む第２のステップとを備え、上記第２のステップを繰り返し行なう場合には、既に選択されたワード線とは異なるワード線を選択することにより、不良アドレスデータの書き込みごとに、異なるワード線につながるメモリセルに書き込みを行うことを特徴としている。
【００３６】
本発明によれば、書き込み毎に、異なるワード線に接続されたメモリセルに書き込みを行う、つまり、１つのワード線につながるメモリセルには一度しか書き込み用の電圧を印加しないため、複数の書き込みを行っても、１本のワード線のみを用いていた従来技術に比べて、メモリセルヘのゲートディスターブ（書き込み状態のメモリセルのしきい値の変動）は極めて小さく、従って、不良アドレスデータを誤読み出しするような事態を回避できる。この結果、信頼性の高い不良アドレスデータ記憶回路を実現できる。よって、この不良アドレスデータ記憶回路を備えた不揮発性半導体メモリ装置においては、不良ビット線や不良ワード線等のアドレスを別の救済用メモリセルのあるアドレスに確実に置換することが出来る。したがって、この発明は、大容量化する不揮発性半導体メモリ装置の歩留り向上ならびに製造コストの低減に寄与できる。
【００３７】
また、複数のワード線を用いる本発明は、１本のワード線のみを用いていた従来技術に比べて、メモリセルへの書き込み時のゲートディスターブ時間が非常に短いので、この発明を書き込み時間の遅いＦＮ−ＦＮタイプの不揮発性半導体メモリ装置にも好適に適用することができる。
【００３８】
また、本発明によれば、不良アドレスデータ記憶回路でのメモリセルを、マトリックス状のアレイ構成にすることで、テスト回数への自由度を持たせることができる。また、メモリセル配列パターンを均一化することで、露光等での製造条件を均一化できるため、不良アドレスデータ記憶回路のメモリセルを、この不良アドレスデータ記憶回路を使用する不揮発性半導体メモリ装置本来のメモリセルの特性に近く、かつ、特性のばらつきを減らして構成できる。
【００３９】
一実施形態においては、同一ビット線につながるメモリセルに書き込みが行なわれないよう、書き込み毎に異なるビット線が選択される。こうすることで、ドレインディスターブを極力小さくできる。また、この構成は、書き込みが行なわれたメモリセルのつながるデータ線を同時に選択して、書き込みデータを一斉に読み出すことを可能とする。
【００４０】
一実施形態においては、メモリセルの消去動作、書き込み動作がともにファウラー−ノーデハイム・トンネリング現象を用いて行なわれる。
【００４１】
ＦＮ−ＦＮタイプは、低消費電力でのフローテイングゲートヘの電子の注入並びに放出が可能なので、低消費電力でメモリセルヘの消去並びに書き込みが行なえる。したがって、電源電圧Ｖｃｃから各種昇圧電圧を作るチャージポンプ回路の負担が減少することで、低消費電力化だけではなく、電源電圧も低くすることができる。
【００４２】
また、一実施形態においては、メモリセルを一括して消去する際に、すべてのワード線が選択されて、すべてのメモリセルが、書き込みデータの読み出し時にワード線に印加される読み出し電圧の値よりしきい値が高い状態にされると共に、書き込みが行なわれなかったメモリセルは、不良アドレスデータ書き込み動作後もこのしきい値の高い状態を保持するようになっている。
【００４３】
このようにすることにより、複数回に分けて異なるワード線のメモリセルに書き込んでも、同じビット線に接続された複数のメモリセルの中から、書き込まれていないメモリセル（しきい値が高い状態）の影響を受けることなく、書き込まれたメモリセル（しきい値の低い状態）があれば、データとして有効に出力することが出来る。従って、複数回のテストの結果をその都度、異なるワード線と異なるビット線のメモリセルに書き込んで記憶させることが出来ると共に、不良アドレスデータ記憶回路内の書き込みが行われた全てのワード線に、読み出し電圧（消去状態のしきい値と書き込み状態のしきい値のほぼ中間値）を印加することで、不良アドレスデータ記憶回路が組み込まれたデバイスへの電源投入時に、一括してこれら不良アドレスデータを正確に出力することが出来る。
【００４４】
上記読み出し電圧として、望ましくは、電源電圧が使用される。電源電圧Ｖｃｃを用いることで、新たに電圧発生回路を設けることなく、読み出し電圧を得ることが出来る。また、メモリセルのしきい値の高い状態を、電源電圧Ｖｃｃより高く設定することで、（電源投入時を含む）通常のデバイス動作時において、不良アドレスデータ記憶回路のメモリセルのワード線に読み出し電圧（例えば、Ｖｃｃ）を印加してもメモリセルをオフ状態とすることが出来、また、しきい値を十分高くすることで、読み出しマージンとできる。
【００４５】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。なお、本発明の実施の形態を示した図面において、図９〜図１１の回路で使用されているのと同様の信号、信号線、端子等には図９〜図１１で使用したのと同じ符号を用いることとする。
【００４６】
（実施の形態１）
本発明を実施した不良アドレスデータ記憶回路の一例を図１に示す。図から分かるように、この回路は、マトリックス状（この例では４行８列）に配列された複数のメモリセルｍ００〜ｍ３７を有するメモリセルアレイ１、各列に対応する書き込みラッチ回路２（２−０〜２−７）、同じく各列に対応する不良アドレスラッチ回路３（３−０〜３−７）、ビット線選択信号ｂｉｔｓｅｌ０〜ｂｉｔｓｅｌ７を出力するカラムデコーダ４、およびワード線デコーダ回路５を備えている。また、各書き込みラッチ回路２の入力側にはカラムデコーダ４からの信号ｂｉｔｓｅｌ０〜ｂｉｔｓｅｌ７がゲートに入力されるトランスファーゲートＴｒ０〜Ｔｒ７が接続されている。さらに、メモリセルアレイ１と各書き込みラッチ回路２との間およびメモリセルアレイ１と各不良アドレスラッチ回路３との間には、ゲートにｒｄｐｇｅｎ信号が入力されるトランスファーゲートＴｒａおよびゲートにｒｄｃａｍｅｎ信号が入力されるトランスファーゲートＴｒｂがそれぞれ接続されている。各行のメモリセルのコントロールゲートは、対応するワード線ｒｗｌ０，ｒｗｌ１，ｒｗｌ２，ｒｗｌ３に接続されている。また、各列のメモリセルのドレインは対応するビット線ｂｌ０〜ｂｌ７に接続され、全メモリセルのソースは共通ソースに接続されている。
【００４７】
各書き込みラッチ回路２は図４に示す回路構成を有し、各不良アドレスラッチ回路は３は図３に示す回路構成を有する。不良アドレスラッチ回路３は、キャパシタ３１とＰチャネルＭＯＳトランジスタ３２とインバータ３３とを含んでおり、図９〜１１に示されたものと同様の構成である。一方、書き込みラッチ回路２は、２つのインバータ２１，２２の他、ｒｄｒｓｔｂ信号がゲートに入力されるＰチャネルＭＯＳトランジスタ２３を含んでおり、図１１に示された書き込みラッチ回路にＰチャネルＭＯＳトランジスタ２３を加えた回路構成となっている。
【００４８】
次に、上記構成の不良アドレスデータ記憶回路への書き込み方法を説明する。
【００４９】
まず最初に、全部のメモリセルを一括して消去状態（しきい値の高い状態）にする。この場合、不良アドレスを記憶するメモリセルと、図示しない本来のメモリセルとを一括して消去してもよい。
【００５０】
消去は共通ソース、及びメモリセルが形成されている基板（ウェル）にＶｎｓ（例えば−８Ｖ）を印加する。また、ｒｄｃａｍｅｎ信号及びｒｄｐｇｅｎ信号がゲートに入力されるトランスファーゲートＴｒｂ，Ｔｒａをオフにすることで、全メモリセルのドレインに接続されるビット線ｂｌ０〜ｂｌ７をオープン状態とし、メモリセルのコントロールゲートに接続されるワード線ｒｗｌ０〜ｒｗｌ３にはＶｐｐ（例えば１０Ｖ）を印加する。これにより、ＦＮトンネル現象が発生し、チャネル層から電子がフローティングゲートに注入されることで、不良アドレスを記憶するための全てのメモリセルｍ００〜ｍ３７のしきい値が４Ｖ以上に上昇し、消去状態となる。
【００５１】
次に、先に述べたように複数のウェハテストを実施する中で、不良アドレスのデータ書き込みを行なう。まず、第１回目のテスト結果に基づいての不良アドレスのデータの書き込みについて述べる。ここでは、メモリセルｍ００、ｍ０１にデータ０、１を書き込むものとする。
【００５２】
最初にｒｄｒｓｔｂ信号を“ハイ”から“ロー”にする。これは、書き込みラッチ回路２の初期状態を決めるもので、これにより各書き込みラッチ回路２からの出力ｒｄａは“ロー”に設定される。この後、ｒｄｒｓｔｂ信号を“ハイ”に戻す。まず、データ線ＤＬ０には、第１のタイミングで不良アドレスデータ０に相当する“ロー”が出力される。これにタイミングを合わせてカラムデコーダからｂｉｔｓｅｌ０に“ハイ”が出力され、トランスファーゲートＴｒ０はオンとなる（このとき、他のトランスファーゲートはオフの状態にある。）。これにより、“ロー”は、書き込みラッチ回路２−０に入力されるが、この書き込みラッチ回路２−０の出力ｒｄａ０は“ロー”を維持する。なお、この段階では、ｈｈｐｒｇはＶｃｃ（例えば、３Ｖ）の電位を有し、一方、ｒｄｐｇｅｎ信号は“ロー”状態となっており、この信号がゲートに接続されているトランスファーゲートＴｒａはオフ状態である。
【００５３】
次に第２のタイミングで、不良アドレスデータ１に相当する“ハイ”がデータ線ＤＬ０に出力される。これにタイミングを合わせて、カラムデコーダから“ハイ”のｂｉｔｓｅｌ１信号が出力され、トランスファーゲートＴｒ１がオンする（このとき、他のトランスファーゲートはオフの状態である。）。データ線ＤＬ０上の“ハイ”レベルの信号は、書き込みラッチ回路２−１に入力され、これにより、書き込みラッチ回路２−１の出力ｒｄａ１は“ハイ”となり、ラッチされる。
【００５４】
以上のようにしてデータの転送が終了すると、メモリセルヘの書き込み速度を上げるため、ｈｈｐｒｇ信号をＶｐｇ（例えば、５Ｖ）に昇圧する。また、ｒｄｐｇｅｎ信号をＶｐｐｓ（例えば、７Ｖ）にして、このｒｄｐｇｅｎ信号がゲートに入力されるトランスファーゲートＴｒａをオンにする。これにより、メモリセルｍ００のドレインには、ｒｄａ０の“ロー”であるＶｓｓ（０Ｖ）が、一方、メモリセルｍ０１のドレインには、ｒｄａ１の“ハイ”であるＶｐｇが印加されることになる。また、ソースは、共通ソースに接続され、フローティング状態（オープン）となっている。
【００５５】
ワード線デコーダ回路５より、ワード線ｒｗｌ０にＶｎｎ（例えば、−８Ｖ）が印加されると、これにより、メモリセルｍ０１でＦＮトンネル現象が発生し、フローティングゲートから電子が引き抜かれる（書き込みが行われる）。この結果、メモリセルｍ０１のしきい値が低下し、２Ｖ以下になる。一方、メモリセルｍ００はドレインがＶｓｓなのでＦＮトンネル現象は発生せず、フローテイングゲートからはほとんど電子は引き抜かれることはなく、従って、初期の消去状態（しきい値が４Ｖ以上）を維持している。
【００５６】
尚、ｍ００とｍ０１以外で同じワード線ｒｗｌ０がコントロールゲートに接続されているメモリセル（ｍ０２他）では、書き込みラッチ回路２の出力ｒｄａは“ロー”に初期設定されたままであるので、これらのドレインにはＶｓｓが出力されており、メモリセルｍ００と同様にしきい値は４Ｖ以上を維持している。
【００５７】
以上、第１回目のテスト結果に基づいての不良アドレスのデータ０、１の書き込みについて説明した。
【００５８】
次に、第２回目のテスト結果に基づいての不良アドレスのデータの第２回目の書き込みについて述べる。ここでは、先とは異なるワード線ｒｗｌ１にコントロールゲートが接続されているメモリセルｍ１２、ｍ１３に、不良アドレスデータ０、１をそれぞれ書き込むものとする。
【００５９】
最初にｒｄｒｓｔｂ信号を“ハイ”から“ロー”にする。これは、書き込みラッチ回路２（図４参照）の初期状態を決めるもので、これにより各書き込みラッチ回路２からの出力ｒｄａは“ロー”に設定される。この後、ｒｄｒｓｔｂ信号を“ハイ”に戻す。
【００６０】
まず、データ線ＤＬ０には、第１のタイミングで、不良アドレスデータ０に相当する“ロー”の信号が出力される。これにタイミングを合わせて、カラムデコーダ４からｂｉｔｓｅｌ２に“ハイ”が出力され、トランスファーゲートＴｒ２はオンとなる（このとき他のトランスファーゲートはオフの状態である。）。これにより、“ロー”は、書き込みラッチ回路２−２に入力される。このときこの書き込みラッチ回路２−２の出力ｒｄａ２は“ロー”であったため、“ロー”を維持する。
【００６１】
尚、この段階では、ｈｈｐｒｇ信号はＶｃｃ（例えば、３Ｖ）となっており、一方、ｒｄｐｇｅｎ信号は“ロー”レベルとなっているので、この信号がゲートに接続されているトランスファーゲートＴｒａはオフ状態である。
【００６２】
次に第２のタイミングでデータ線ＤＬ０には、不良アドレスデータ１に相当する“ハイ”が出力される。これにタイミングを合わせてカラムデコーダから“ハイ”のｂｉｔｓｅｌ３信号が出力され、トランスファーゲートＴｒ３はオンする。このとき他のトランスファーゲートはオフの状態である。データ線ＤＬ０上の“ハイ”の信号は、書き込みラッチ回路２−３に入力され、これにより、書き込みラッチ回路２−３の出力ｒｄａ３は“ハイ”となり、ラッチされる。
【００６３】
以上のようにしてデータの転送が終了すると、メモリセルヘの書き込み速度をあげるため、ｈｈｐｒｇ信号をＶｐｇ（例えば、５Ｖ）に昇圧する。また、ｒｄｐｇｅｎ信号をＶｐｐｓ（例えば、７Ｖ）にし、このｒｄｐｇｅｎ信号がゲートに入力されているトランスファーゲートＴｒａをオンにする。これにより、メモリセルｍ１２のドレインには、書き込みラッチ回路２の出力ｒｄａ２の“ロー”であるＶｓｓ（０Ｖ）が印加され、一方、メモリセルｍ１３のドレインには、出力ｒｄａ３の“ハイ”であるＶｐｇが印加されることになる。また、ソースは、共通ソースに接続されフローティング状態（オープン）となっている。
【００６４】
ワード線デコーダ回路５より、今度はワード線ｒｗｌ１にＶｎｎ（例えば、−８Ｖ）が印加され、これにより、メモリセルｍ１３でＦＮトンネル現象が発生し、フローティングゲートから電子が引き抜かれる（書き込みが行われる）ことで、メモリセルｍ１３のしきい値が低下し、２Ｖ以下になる。一方、メモリセルｍ１２はドレインがＶｓｓなのでＦＮトンネル現象は発生せず、フローテイングゲートからはほとんど電子は引き抜かれることはなく、従って、初期の消去状態（しきい値が４Ｖ以上）を維持している。
【００６５】
尚、メモリセルｍ１２とｍ１３以外で、同じワード線ｒｗｌ１がコントロールゲートに接続されているメモリセル（ｍ１０，ｍ１１他）では、書き込みラッチ回路２の出力ｒｄａは“ロー”に初期設定されたままであるので、これらのドレインにはＶｓｓが出力されており、メモリセルｍ１２と同様にしきい値は４Ｖ以上を維持している。
【００６６】
以上、第２回目のテスト結果に基づいての不良アドレスのデータ０、１の書き込みについて説明した。
【００６７】
第３回目のテスト結果に基づいての不良アドレスのデータの書き込みを行う場合は、今度は、ワード線デコーダ回路５によりワード線ｒｗｌ２を選択して、メモリセルｍ２４、ｍ２５に不良アドレスデータを記憶させる。同様に、第４回目の書き込みは、ワード線ｒｗｌ３を選択してメモリセルｍ３６、ｍ３７に行うことになる。
【００６８】
なお、以上の不良アドレスデータの書き込みの際には、ｒｄｃａｍｅｎ信号は“ロー”レベルになっており、したがって、この線がゲートに接続されたトランスファーゲートＴｒａ（メモリセルアレイ１と不良アドレスラッチ回路３との間にあるトランスファーゲート）はオフ状態となっている。
【００６９】
以上のように、異なるタイミングでの書き込みは、異なるワード線でかつ、異なるビット線（ドレインに接続）につながるメモリセルに不良アドレスデータの書き込み動作を行っていく。このように１つのワード線に接続されたメモリセルヘの書き込みを１回とすることで、ＦＮ―ＦＮタイプのフラッシュメモリで問題となるゲートディスターブによるメモリセルのしきい値の変動を回避することができる。
【００７０】
次に、以上のようにして不良アドレスデータ記憶回路に不良アドレスデータが書き込まれているデバイスの通常動作時の動作について説明する。通常に動作させる場合の電源投入時の各信号の立ち上がり状態を図５に示す。この図から分かるように、電源電圧Ｖｃｃが上昇するに従い、不良アドレスが書き込まれている全てのワード線ｒｗｌ０〜ｒｗｌ３とｒｄｃａｍｅｎの電圧が同じくＶｃｃまで立ち上がる。これにより、ｒｄｃａｍｅｎ信号がゲートに入力されているトランスファーゲートＴｒｂはオンとなる。また、このとき、ｒｄｐｇｅｎ信号は“ロー”であり、この信号がゲートに入力されているトランスファーゲートＴｒａ（書き込みラッチ回路２とメモリセルアレイ１との間にあるトランスファーゲート）はオフ状態である。なお、電源投入時のワード線ｒｗｌ０〜ｒｗｌ３への印加電圧は、本来のメモリセルアレイの読み出し動作（リード）時に選択ワード線に印加する電圧と同じでも良い。
【００７１】
本発明の特徴は、異なるワード線につながるメモリセルにデータを書き込み、書き込まれたメモリセルがつながるワード線が、デバイスの通常動作時においては全て立ち上がる点である。もし、１つの同じビット線ｂｌにつながるメモリセルのうち、１つでもデータ“１”が書き込まれている（つまり、そのメモリセルのしきい値が２Ｖ以下）場合、例えば、メモリセルｍ０１が２Ｖ以下であり、同一ビット線ｂｌ１につながる他の３つのメモリセルｍ１１、ｍ２１、ｍ３１はイレース状態でしきい値が高い状態を維持している場合には、電源電圧Ｖｃｃが立ち上がると、図３に示す不良アドレスラッチ回路３（３−１）において、入力ｒｂｌ１の電圧は、Ｖｃｃと接続されたキャパシタ３１のカップリングによって一旦は上昇する。しかしながら、メモリセルｍ０１のしきい値が低いため、電流が流れ、ｒｂｌ１の電圧がメモリセルｍ０１を通してディスチャージし、ｒｂｌ１は共通ソースの電位Ｖｓｓとなる。結果として、出力ｒａｄｄ０は“ハイ”状態、つまりデータ“１”となる。
【００７２】
一方、例えば、書き込まれたデータが０の場合、例えば、メモリセルｍ００が４Ｖ以上であり、同一ビット線ｂｌ０につながる外の３つのメモリセルｍ１０，ｍ２０，ｍ３０もイレース状態でしきい値が高い状態の場合、全てのメモリセルのしきい値が４Ｖ以上なので、メモリセルを通して電流が流れない。そのため、対応する不良アドレスラッチ回路３（３−０）では、ｒｂｌ０の電圧が、電源Ｖｃｃと接続されたキャパシタ３１のカップリングによって上昇し、これによりインバータ３３の出力は“ロー”となり、ＰチャンネルＭＯＳトランジスタ３２がオンして、ｒｂｌ０はＶｃｃでラッチされる。したがって、出力ｒａｄｄ０は“ロー”状態つまりデータ“０”となる。
【００７３】
上述の例では、メモリセルｍ０１、ｍ１３がプログラム状態（しきい値が２Ｖ以下）であるため、これらのメモリセルのドレインが接続されている不良アドレスラッチ回路３−１，３−３の出力端子ｒａｄｄ１、ｒａｄｄ３はいずれも“ハイ”となる。一方、メモリセルｍ００、ｍ１２は消去状態（しきい値が４Ｖ以上）のままであり、また、これらメモリセルと同じビット線ｂｌ０，ｂｌ２にドレインが接続されているメモリセルｍ１０、ｍ２０、ｍ３０及びｍ０２、ｍ２２、ｍ３２もまた消去状態であるので、これらのメモリセルのドレインが接続されている不良アドレスラッチ回路３−０，３−２の出力端子ｒａｄｄ０、ｒａｄｄ２は“ロー”となる。よって、不良アドレス０１０１としてメモリセルアレイ１に記憶されたデータは、ｒａｄｄ０、ｒａｄｄ１、ｒａｄｄ２、ｒａｄｄ３に０、１、０、１と出力されることになる。残る不良アドレスラッチ回路３も同様にして、記憶されている不良アドレスデータを出力する。
【００７４】
次に、このような動作を実現するワード線デコーダ回路５の一例を図６に示す。図７は図６のワード線デコーダ回路５に使用されるドライバー回路５２の構成を、図８は同じく図６のワード線デコーダ回路５に使用される不電圧レベルシフタ５１の構成を示している。
【００７５】
まず、最初の消去（イレース）動作では、ａｗｌｂ端子から“ロー”つまりＶｓｓを入力し、ｈｎｖｐｎｘ端子からＶｐｐを入力することで、全てのワード線ｒｗｌ０〜ｒｗｌ３が選択され、これらのワード線にＶｐｐが出力される。
【００７６】
続く不良アドレスデータをメモリセルに書き込むプログラム動作においては、ａｗｌｂ端子を“ハイ”つまりＶｃｃにし、ｈｎｖｐｎｘにはＶｎｎを入力し、端子ａ０、ａ１により所望のワード線を選択する。例えば、端子ａ０、ａ１を“ロー”、“ロー”とすることで、ワード線ｒｗｌ０が選択される。選択されたワード線にはＶｎｎが出力され、非選択のワード線にはＶｓｓが出力される。これにより、不電圧レベルシフター５１への入力ｓｅｌ０が“ハイ”つまりＶｃｃとなり、負電圧レベルシフター５１では、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ１がオンする。その結果、不電圧レベルシフター５１の一方の出力端子ｎａにはＶｃｃが、もう一つの出力端子ｎａｂにはＶｎｎが出力される。これらの信号が次段のドライバー回路５２に入力され、結果的には、選択ワード線ｒｗｌ０にｈｎｖｐｎｘの電圧が出力される。
【００７７】
一方、非選択ワード線、例えば、ｒｗｌ１では不電圧レベルシフター５１への入力ｓｅｌ１が“ロー”つまりＶｓｓとなるため、負電圧レベルシフター５１では、ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ２がオンし、出力端子ｎａにはＶｎｎが、出力端子ｎａｂにはＶｃｃが出力される。これらの信号が次段のドライバー回路５２に入力されて、結果的に電圧Ｖｓｓが非選択ワード線ｒｗｌ１に出力される。他の非選択ワード線ｒｗｌ２、ｒｗｌ３にも同様にＶｓｓが出力される。
【００７８】
また、通常のデバイス動作時においては、端子ａｗｌｂを“ロー”つまりＶｓｓとすることで、全てのワード線が選択され、この時の端子ｈｎｖｐｎｘに印加されているＶｃｃがドライバー回路５２を介して全ワード線に出力される。
【００７９】
以上の各モードでのワード線デコーダ回路５からの出力電圧及び入力電圧について下の表１にまとめる。
【００８０】
【表１】
0003586591.tif 000002
【００８１】
尚、表１にはイレースベリファイ及びプログラムベリファイ動作時のワード線デコーダ回路からの出力電圧及び入力電圧についても記している。イレースベリファイはイレース（消去）時にメモリセルが所望のしきい値４Ｖ以上になったか否かをワード線に４Ｖを印加し検証するものであり、一方、プログラムベリファイは、書き込むべきメモリセルが所望のしきい値２Ｖ以下になったか否かを、ワード線に２Ｖを印加し検証するものである。
【００８２】
最後に不良アドレスラッチ回路からの出力と、本来のメモリ領域をアクセスするアドレスとが合致するか否かを検出（例えば、所定のアドレス線とイクスクルーシブＯＲを取る等）し、記憶されている不良アドレスと合致するアドレスがアクセスされた場合は、例えば、アドレスの最上位ビットを切り替えるなどして別の救済用の予備アドレスに変換し、ビット線単位、ワード線単位等で良品に切り替えることで、フラッシュメモリ装置の本来のメモリ領域内の不良アドレスを救済する。
【００８３】
（実施の形態２）
本発明の実施の形態２に係る不良アドレスデータ記憶回路の回路図を図２に示す。図２から分かるように、この実施の形態２では、実施の形態１が書き込みラッチ回路２を不良アドレスラッチ回路３に対して１対１に対応して設置していたのに対して、不良アドレスラッチ回路４つにつき１つの書き込みラッチ回路を配置している。この実施の形態で使用する不良アドレスラッチ回路および書き込みラッチ回路の構成は実施の形態１で使用されたものと同じ回路構成を備えており、それぞれ図３および図４に示す通りである。図２において、図１と同じまたは類似の構成部分には、図１で使用した参照番号と同じ参照番号を付している。
【００８４】
この実施の形態において書き込みラッチ回路２の数を不良アドレスラッチ回路３の数よりも少なくできるのは、書き込みが全てのメモリセルに同時に行なわれるわけではないからである。図２に示した例では、各不良アドレスは、それぞれ、不良アドレスラッチ回路３−０と３−４、３−１と３−５、３−２と３−６、３−３と３−７の組み合わせからなる。
【００８５】
次に、この不良アドレスデータ記憶回路への不良アドレスデータ書き込み処理について説明する。
【００８６】
まず、不良アドレスのデータを書き込む前に消去を行う。この消去は、先の実施の形態１に記載されたものと同じであり、説明を省略する。
【００８７】
次に、複数のウェハテストを実施する中で、まず、第１回目のテスト結果に基づいての不良アドレスのデータの書き込みを行なう。ここでは、メモリセルｍ００、ｍ０４にデータ０、１を書き込むものとする。
【００８８】
最初にｒｄｒｓｔｂ信号を“ハイ”から”ロー”にする。これは、書き込みラッチ回路２（図４）の初期状態を決めるもので、これにより各書き込みラッチ回路２からの出力ｒｄａは“ロー”に設定される。この後、ｒｄｒｓｔｂ信号を“ハイ”に戻す。続いて、データ線ＤＬ０に、第１のタイミングで不良アドレスデータ０に相当する“ロー”が出力される。これにタイミングを合わせてカラムデコーダ４から“ハイ”のｂｉｔｓｅｌ０信号が出力され、トランスファーゲートＴｒ０はオンとなる（このとき、他のトランスファーゲートはオフの状態である。）。これにより、不良アドレスデータ０を表す“ロー”の信号は、書き込みラッチ回路２−０に入力される。このときこの書き込みラッチ回路２−０の出力ｒｄａ０は“ロー”であったため、“ロー”を維持する。尚、この段階では、ｈｈｐｒｇにはＶｃｃ（例えば、３Ｖ）が印加され、一方、ｒｄｐｇｅｎ０〜ｒｄｐｇｅｎ３には“ロー”が出力され、これらの信号がゲートに接続されているトランスファーゲートＴｒａ１〜Ｔｒａ３はオフ状態である。
【００８９】
次に、第２のタイミングで、データ線ＤＬ０に不良アドレスデータ１に相当する“ハイ”が出力される。これにタイミングを合わせてカラムデコーダ４から“ハイ”のｂｉｔｓｅｌ１信号が出力され、トランスファーゲートＴｒ１がオンする（このとき、他のトランスファーゲートはオフの状態にある。）。データ線ＤＬ０上の“ハイ”は、書き込みラッチ回路２−１に入力され、これにより、書き込みラッチ回路２−１の出力ｒｄａ１が“ハイ”となり、ラッチされる。
【００９０】
以上のようにしてデータの転送が終了すると、メモリセルヘの書き込み速度をあげるためｈｈｐｒｇ信号をＶｐｇ（例えば、５Ｖ）に昇圧する。また、ｒｄｐｇｅｎ０をＶｐｐ（例えば、７Ｖ）にし、このｒｄｐｇｅｎ０がゲートに接続されているトランスファーゲートＴｒａ０をオンにする。これにより、メモリセルｍ００のドレインには、書き込みラッチ回路２−０の出力ｒｄａ０の  “ロー”であるＶｓｓ（０Ｖ）が印加され、一方、メモリセルｍ０４のドレインには、書き込みラッチ回路２−１の出力ｒｄａ１の“ハイ”であるＶｐｇが印加されることになる。また、これらのメモリセルのソースは共通ソースに接続されて、フローティング状態（オープン）となっている。
【００９１】
一方、ワード線デコーダ回路５から、ワード線ｒｗｌ０にＶｎｎ（例えば、−８Ｖ）が印加され、これにより、メモリセルｍ０４でＦＮトンネル現象が発生し、フローティングゲートから電子が引き抜かれる（書き込みが行われる）ことで、メモリセルｍ０４のしきい値が低下し、２Ｖ以下になる。一方、メモリセルｍ００はドレインがＶｓｓなのでＦＮトンネル現象は発生せず、フローテイングゲートからはほとんど電子は引き抜かれることはなく、従って、初期の消去状態（しきい値が４Ｖ以上）が維持される。
【００９２】
尚、メモリセルｍ００とｍ０４以外で、そのコントロールゲートが同じワード線ｒｗｌ０に接続されているメモリセルは、ｒｄｐｇｅｎ１〜ｒｄｐｇｅｎ３がゲートに接続されているトランスファーゲートＴｒａ０〜Ｔｒａ３（メモリセルアレイ１と書き込みラッチ回路２との間にあるトランスファーゲート）がオフであるため、ドレインがオープン状態となっており、メモリセルｍ００と同様にしきい値は４Ｖ以上を維持している。
【００９３】
以上、第１回目のテスト結果に基づいての不良アドレスのデータ０、１の書き込みについて説明した。次に、第２回目のテスト結果に基づいての不良アドレスのデータの第２回目の書き込みについて述べる。先とは異なるワード線（ここではｒｗｌ１）にコントロールゲートが接続されているメモリセルｍ１１、ｍ１５に、不良アドレスデータ０、１を書き込むものとする。
【００９４】
最初に、第１回目の書き込みのときと同様に、書き込みラッチ回路２の初期状態を決めるために、ｒｄｒｓｔｂ信号を“ハイ”から“ロー”にする。これにより各書き込みラッチ回路２からの出力ｒｄａは“ロー”に設定される。この後、ｒｄｒｓｔｂ信号を“ハイ”に戻す。
【００９５】
続いて、第１のタイミングで、データ線ＤＬ０に不良アドレスデータ０に相当する“ロー”が出力される。これにタイミングを合わせてカラムデコーダ４からｂｉｔｓｅｌ０に“ハイ”が出力され、トランスファーゲートＴｒ０はオンとなる（このとき、他のトランスファーゲートはオフの状態である。）。これにより、“ロー”は、書き込みラッチ回路２−０に入力される。書き込みラッチ回路２−０の出力ｒｄａ０は“ロー”状態が維持される。尚、この段階では、ｈｈｐｒｇにはＶｃｃ（例えば、３Ｖ）が印加され、一方、信号ｒｄｐｇｅｎ０〜ｒｄｐｇｅｎ３は“ロー”状態となり、これらの信号がゲートに入力されるトランスファーゲートＴｒａ０〜Ｔｒａ３はオフ状態である。
【００９６】
次に、第２のタイミングで、データ線ＤＬ０に、不良アドレスデータ１に相当する“ハイ”が出力される。これにタイミングを合わせてカラムデコーダ４からｂｉｔｓｅｌ１に“ハイ”が出力され、トランスファーゲートＴｒ１はオンする。（このとき他のトランスファーゲートはオフの状態である。）。データ線ＤＬ０上の“ハイ”は、書き込みラッチ回路２−１に入力され、これにより、書き込みラッチ回路２−１の出力ｒｄａ１は“ハイ”となり、ラッチされる。
【００９７】
以上のようにしてデータの転送が終了すると、メモリセルヘの書き込み速度をあげるため、ｈｈｐｒｇをＶｐｇ（例えば、５Ｖ）に昇圧する。また、ｒｄｐｇｅｎ１をＶｐｐｓ（例えば、７Ｖ）にし、このｒｄｐｇｅｎ１がゲートに入力されているトランスファーゲートＴｒａ１をオンにする。これにより、メモリセルｍ１１のドレインには、書き込みラッチ回路２−０の出力ｒｄａ０の“ロー”であるＶｓｓ（０Ｖ）が、一方、メモリセルｍ１５のドレインには、書き込みラッチ回路２−１の出力ｒｄａ１の“ハイ”であるＶｐｇが印加される。一方、これらのメモリセルのソースは、共通ソースに接続され、フローティング状態（オープン）となっている。
【００９８】
次に、ワード線デコーダ回路５より、今度はワード線ｒｗｌ１にＶｎｎ（例えば、−８Ｖ）が印加され、これにより、メモリセルｍ１５でＦＮトンネル現象が発生し、フローティングゲートから電子が引き抜かれる（書き込みが行われる）。その結果、メモリセルｍ１５のしきい値が低下し、２Ｖ以下になる。一方、メモリセルｍ１１はドレイン電圧がＶｓｓなのでＦＮトンネル現象は発生せず、フローテイングゲートからはほとんど電子は引き抜かれることはなく、従って、初期の消去状態（しきい値が４Ｖ以上）を維持する。尚、メモリセルｍ１１とｍ１５以外で、同じワード線ｒｗｌ１がコントロールゲートに接続されているメモリセルでは、ｒｄｐｇｅｎ０、ｒｄｐｇｅｎ２、ｒｄｐｇｅｎ３がゲートに接続しているトランスファーゲートＴｒａ０〜Ｔｒａ３がオフであることから、これらのメモリセルのドレインはオープン状態であり、メモリセルｍ１１と同様にしきい値は４Ｖ以上を維持している。
【００９９】
以上、第２回目のテスト結果に基づいての不良アドレスのデータ０、１の書き込みについて説明した。第３回目のテスト結果に基づいての不良アドレスのデータの書き込みを行う場合は、今度は、ワード線デコーダ回路５によりワード線ｒｗｌ２を選択して、メモリセルｍ２２、ｍ２６に不良アドレスデータに基づいて記憶させる。以下、同様に第４回目の書き込みは、ワード線ｒｗｌ３を選択してメモリセルｍ３３、ｍ３７に行うことになる。尚、これらの書き込みの際は、ｒｄｃａｍｅｎ信号は“ロー”とし、この信号がゲートに入力されるトランスファーゲートＴｒｂ（メモリセルアレイ１と不良アドレスラッチ回路３との間のトランスファーゲート）はオフ状態にしておく。
【０１００】
以上のように、異なるタイミングでの書き込みは、異なるワード線でかつ異なるビット線（ドレインに接続）につながるメモリセルに不良アドレスデータの書き込み動作を行っていく。これにより、１つのワード線に接続されたメモリセルヘの書き込みを１回とする。こうすることで、ＦＮ−ＦＮタイプのフラッシュメモリで問題となるゲートディスターブによるメモリセルのしきい値の変動を回避することができる。
【０１０１】
不良アドレスデータが書き込まれているデバイスの通常動作は、不良アドレス０１０１が、出力ｒａｄｄ０、ｒａｄｄ４、ｒａｄｄ１、ｒａｄｄ５の順で表わされること以外は、先の実施の形態１と同じであるので、説明は省略する。また、ワード線デコーダ回路５の動作についても同様である。
【０１０２】
尚、本発明は、上述した２つの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、数々変更可能であることは言うまでもない。例えば、書き込み、消去等に使用される具体的な電圧値は上記のものに限定されず、適宜変更可能である。また、不良アドレス記憶回路内のメモリセルアレイ１の構成（例えば、ワード線の本数、ビット線の本数等）も、メモリセルの特性やテスト回数等を考慮して設定すれば良い。
【０１０３】
また、本発明は、低消費電力化を可能とするＦＮ−ＦＮタイプの不揮発性半導体メモリであり、メモリセルアレイのメモリセルのしきい値の高い状態を消去状態、メモリセルのしきい値の低い状態を書き込み状態とする不揮発性半導体メモリに有効であり、特に、
１）ＡＣＴ（ＡｓｙｍｍｅＴｒｉｃａｌ  Ｃｏｎｔａｃｔｌｅｓｓ  Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリ
（ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  ｐｐ  ２６９−２７０，  １９９５，“Ａ  Ｎｅｗ  Ｃｅｌｌ  ＳＴｒｕｃｔｕｒｅ  ｆｏｒ      Ｓｕｂ−ｑｕａｒｔｅｒ  Ｍｉｃｒｏｎ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”や、電気情報通信学会信学技報、ＩＣＤ９７‐２１，  ｐ３７，  １９９７，“ＡＣＴ型フラッシュメモリのセンス方式の検討”を参照）
２）ＡＮＤ型フラッシュメモリ
（電気情報通信学会信学技報、ＩＣＤ９３−１２８，  ｐ３７，  １９９３
“３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ型セル”を参照）
３）ＤＩＮＯＲ型フラッシュメモリ
（電気情報通信学会信学技報、ＩＣＤ９５‐３８，  ｐ５５，  １９９５
“３．３Ｖ単一電源、１６ＭビットＤＩＮＯＲ型フラッシュメモリ”を参照）に対して有効である。
【０１０４】
【発明の効果】
以上、詳細に説明したように、本発明は、複数に分けられて書き込みが行われる不良アドレス記憶回路において、書き込み毎に不良アドレス記憶用メモリセルの異なるワード線に接続されたメモリセルに書き込みを行うことで、メモリセルヘのゲートディスターブ（書き込み状態のメモリセルのしきい値の変動）を低減でき、従って、複数のテストデータ書き込みを行っても、信頼性の高い不良アドレス記憶回路を実現でき、不良ビット線や不良ワード線等のアドレスを別の救済用メモリセルのあるアドレスに確実に置換することが出来、大容量化する不揮発性半導体メモリの歩留り向上を果たし、低コストでの不揮発性半導体メモリを提供できる。
【０１０５】
また、ＦＮ−ＦＮタイプは、低消費電力でのフローテイングゲートヘの電子の注入並びに放出を可能とし、このため、電源電圧Ｖｃｃから各種昇圧電圧を作るチャージポンプ回路の負担が減少することで、低消費電力化だけではなく、電源電圧も低くすることができるものである。ただ、ＦＮ―ＦＮタイプでの書き込み時間の遅さから起きる、複数回にわたって書き込みが行われる不良アドレス記憶回路でのゲートディスターブを、本発明の構成により低減することで、信頼性の高いＦＮ−ＦＮタイプの不揮発性半導体メモリを提供できる。
【０１０６】
また、不良アドレス記憶回路のメモリセルアレイの全てのメモリセルを、前もって一括してしきい値の高い状態にしておくことで、複数回に分けて異なるワード線のメモリセルに書き込んでも、同じビット線に接続された複数のメモリセルの中から書き込まれていないメモリセル（しきい値が高い状態）の影響を受けることなく、書き込まれたメモリセル（しきい値の低い状態）があれば、データとして有効に出力することが出来る。従って、複数回のテストの結果をその都度、異なるワード線と異なるビット線のメモリセルに書き込んで記憶させることが出来ると共に、不良アドレス記憶回路内の書き込みが行われた全てのワード線に、読み出し電圧（消去状態のしきい値と書き込み状態のしきい値のほぼ中間値）を印加することで、デバイスヘの電源投入時に一括して、これら不良アドレスデータを出力することが出来る。
【０１０７】
この読み出し電圧には、電源電圧Ｖｃｃを用いることで、新たに電圧発生回路を設けることなく、読み出し電圧を得ることが出来る。また、メモリセルのしきい値の高い状態を、電源電圧Ｖｃｃより高く設定することで、（電源投入時を含む）通常のデバイス動作時において、不良アドレス記憶回路のメモリセルのワード線に読み出し電圧（例えば、Ｖｃｃ）を印加してもメモリセルをオフ状態とすることが出来、また、しきい値を十分高くすることで、読み出しマージンとなる。
【０１０８】
また、不良アドレスデータ記憶回路のメモリセルをアレイ構成にすることで、テスト回数への自由度を持たせると共に、このアレイ化によりメモリセル配列パターンを均一化することで、露光等での製造条件を均一化でき、本来のメモリセルの特性に近く、かつ、特性のばらつきを減らして構成できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図。
【図２】本発明の第２の実施の形態を示す回路図。
【図３】上記第１および第２の実施形態で用いられる不良アドレスラッチ回路の一例を示した回路図。
【図４】上記第１および第２の実施形態で用いられる書き込みラッチ回路の一例を示した回路図。
【図５】上記第１および第２の実施形態における電源オン時のノードの波形を示す図。
【図６】上記第１および第２の実施形態で用いられるワード線デコーダ回路の一例を示した回路図。
【図７】図６のワード線デコーダ回路で用いられるドライバー回路の回路図。
【図８】図６のワード線デコーダ回路で用いられる負電圧レベルシフターの回路図。
【図９】従来のヒューズを用いた不良アドレスを記憶するための回路を示す図。
【図１０】不揮発性半導体メモリセルを用いて不良アドレスの各ビットを記憶する従来の回路を示す図。
【図１１】ＦＮ−ＦＮタイプの不揮発性半導体メモリセルを用いて不良アドレスの各ビットを記憶する回路を示す図。
【図１２】チャネルホットエレクトロンを用いて書き込むタイプのフラッシュメモリの書き込み時のゲートディスターブを説明する図。
【図１３】ＦＮ−ＦＮタイプのフラッシュメモリの書き込み時のゲートディスターブを説明する図。
【符号の説明】
１…メモリセルアレイ、２…書き込みラッチ回路、３…不良アドレスラッチ回路、４…カラムデコーダ、５…ワード線デコーダ回路、ｒｗｌ０〜ｒｗｌ３…ワード線、ｂｌ０〜ｂｌ７…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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