(57)【特許請求の範囲】
【請求項１】
第１電位を有する第１電源供給線と該第１電位より低い第２電位を有する第２電源供給線との間に接続され、その出力端と該第１電源供給線との間に接続された第１スイッチ素子と該出力端と該第２電源供給線との間に接続された第２スイッチ素子とを備えたバッファ回路と、
該バッファ回路の出力端と、該第１電位より低い第３電位を有する第３電源供給線との間に接続された第３スイッチ素子と、
該バッファ回路の入力信号レベルの１方向変化に応答して該バッファ回路の出力が該第１電位に略等しい電位から該第２電位に略等しい電位へ遷移するときに、該１方向変化を検出して、該第２スイッチ素子がオンに遷移する期間の少なくとも一部の期間において該第３スイッチ素子をオンにするためのパルスを該第３スイッチ素子の制御入力端に供給するエッジ検出回路と
を有することを特徴とする半導体装置。
【請求項２】
上記バッファ回路は、入力信号の振幅を増幅する作用を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記バッファ回路は、ＣＭＩＳ出力バッファ回路であり、上記第２スイッチ素子はソースが上記第２電源供給線に接続されドレインが該バッファ回路の出力端に接続されたｎＭＩＳトランジスタであり、該第３スイッチ素子はソースが上記第１電源供給線に接続されドレインが該バッファ回路の出力端に接続されたｐＭＩＳトランジスタであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
上記第３電源供給線は、上記バッファ回路の形成された基板にバックバイアスを供給する配線であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
上記第３電位は上記第２電位よりも低い電位であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
上記少なくとも一部の期間は、上記バッファ回路の出力端の電位が上記第２電源供給線の電位より低くならない期間に制御されることを特徴とする請求項５記載の半導体装置。
【請求項７】
上記第３スイッチ素子は、ドレインが上記第３電源供給線に接続されソースが上記バッファ回路の出力端に接続されたｐＭＩＳトランジスタであることを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動能力を増幅するためのバッファ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図２（Ａ）に示す如く、半導体チップ１０の内部回路１１の周部にはＩ／Ｏバッファ回路１２が形成されている。図１（Ｂ）は、Ｉ／Ｏバッファ回路１２内の出力バッファ回路２０を示す。
半導体チップ１０に流れる電流のうち大きいのは、駆動能力が比較的大きいＩ／Ｏバッファ回路１２内の出力バッファ回路２０に流れる電流である。ノイズ低減のために、半導体チップ１０内ではＩ／Ｏバッファ回路１２内のグランド線と内部回路１１内のグランド線とが独立しているが、両グランド線とも同一の外部端子に接続されているので、両グランド線の電位は互いに影響する。また、回路素子の微細化により電源電圧が低下されて、ノイズマージンが狭くなってきている。
【０００３】
【発明が解決しようとする課題】
このようなことと、半導体集積回路の高集積化及び多機能化に伴ってＩ／Ｏバッファ回路１２の出力ビット数が増加していることから、出力バッファ回路２０のｐＭＩＳトランジスタ２１をオフにした状態でｎＭＩＳトランジスタ２２をオンしたときに、電源供給線としてのグランド線ＧＮＤのレベルが変動して、誤動作の原因となる。この問題はグランド線ＧＮＤの幅を広くすることにより改善されるが、配線の高密度化により制限される。
【０００４】
本発明の目的は、このような問題点に鑑み、簡単な構成で電源供給線の電位変動を低減することができる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段及びその作用効果】
本発明では、第１電位を有する第１電源供給線と該第１電位より低い第２電位を有する第２電源供給線との間に接続され、その出力端と該第１電源供給線との間に接続された第１スイッチ素子と該出力端と該第２電源供給線との間に接続された第２スイッチ素子とを備えたバッファ回路と、
該バッファ回路の出力端と、該第１電位より低い第３電位を有する第３電源供給線との間に接続された第３スイッチ素子と、
該バッファ回路の入力信号レベルの１方向変化に応答して該バッファ回路の出力が該第１電位に略等しい電位から該第２電位に略等しい電位へ遷移するときに、該１方向変化を検出して、該第２スイッチ素子がオンに遷移する期間の少なくとも一部の期間において該第３スイッチ素子をオンにするためのパルスを該第３スイッチ素子の制御入力端に供給するエッジ検出回路とを有する。
【０００６】
本発明によれば、バッファ回路の出力が高レベルから低レベルへ遷移するときにバッファ回路のみならず第３スイッチ素子を介して第３電源供給線へ電流が流れるので、第２電源供給線の電位変動を低減することができ、さらに、バッファ回路の出力が高レベルから低レベルへ遷移するのを高速化することができる。
【０００８】
本発明の一態様では、
上記バッファ回路は、外部端子に信号を出力するＣＭＩＳ出力バッファ回路であり、上記第２スイッチ素子はソースが上記第２電源供給線に接続されドレインが該バッファ回路の出力端に接続されたｎＭＩＳトランジスタであり、
該第２電源供給線はグランド線であり、
上記第３スイッチ素子はｐＭＩＳトランジスタであり、
上記エッジ検出回路は、該ＣＭＩＳ出力バッファ回路の該ｎＭＩＳトランジスタのゲートに供給される信号の立ち上がりエッジを検出してパルスを出力する。
【０００９】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
図１（Ａ）は、図２のＩ／Ｏバッファ回路１２内に配置されている回路の一部を示す。
出力バッファ回路２０は、ｐＭＩＳトランジスタ２１及びｎＭＩＳトランジスタ２２のドレインが出力端２３に接続され、ｐＭＩＳトランジスタ２１及びｎＭＩＳトランジスタ２２のソースがそれぞれ電源配線ＶＤＤ及びグランド線ＧＮＤに接続され、ｐＭＩＳトランジスタ２１及びｎＭＩＳトランジスタ２２のゲートがそれぞれ入力端２４及び２５に接続されている。入力端２４及び２５に供給される信号をそれぞれＳ１及びＳ２とし、出力端２３から取り出される信号をＳ３とする。
【００１０】
一方、ＣＭＩＳトランジスタ３０のｐウエル３１には、ｐウエル３１とｎウエル３２とのｐｎ接合に逆電圧を印加するためのバックバイアス供給線ＶＢＢが接続されている。バックバイアス供給線ＶＢＢの電位は、例えば−２Ｖである。
出力バッファ回路２０の出力端２３とｐウエル３１との間には、ｐＭＩＳトランジスタ４０が接続されている。
【００１１】
立ち上がり検出回路５０は、信号Ｓ２の立ち上がりを検出してｐＭＩＳトランジスタ４０のゲートに正パルスを供給するためのものであり、インバータ５１と、ナンドゲート５２とを備えている。ナンドゲート５２の一方の入力端には入力端２５がインバータ５１を介して接続され、ナンドゲート５２の他方の入力端には入力端２４が直接接続されている。ナンドゲート５２の出力端は、ｐＭＩＳトランジスタ４０のゲートに接続されている。インバータ５１及びナンドゲート５２の出力信号をそれぞれＳ４及びＳ５とする。
【００１２】
次に、上記の如く構成された回路の動作を説明する。
最初、信号Ｓ１及びＳ３〜Ｓ５が高レベル、信号Ｓ２が低レベルになっているとする。
この状態で、信号Ｓ２が高レベルに遷移すると、ｎＭＩＳトランジスタ２２がオンになり、また、インバータ５１の信号伝播遅延時間だけ遅れて信号Ｓ４が低レベルに遷移する。信号Ｓ５は、信号Ｓ２の立ち上がりから信号Ｓ４の立ち下がりまでの負パルスとなる。信号Ｓ５のパルス期間において、ｐＭＩＳトランジスタ４０のゲートが低レベルになり、ｎＭＩＳトランジスタ２２と同時にｐＭＩＳトランジスタ４０がオンになる。
【００１３】
ｎＭＩＳトランジスタ２２がオンに遷移する際、外部回路から出力端２３及びｎＭＩＳトランジスタ２２を通りグランド線ＧＮＤへ電流が流れて、信号Ｓ３が低レベルへの遷移を開始し、これと同時に、ｐＭＩＳトランジスタ４０がオンに遷移する際、外部回路から出力端２３、ｐＭＩＳトランジスタ４０及びｐウエル３１を通りバックバイアス供給線ＶＢＢへ電流が流れ、信号Ｓ３の低レベルへの遷移が加速される。信号Ｓ３の電位が０Ｖになる前にｐＭＩＳトランジスタ４０がオフとなるようにインバータ５１の設計パラメータが定められている。ｐＭＩＳトランジスタ４０がオフになった後は、ｎＭＩＳトランジスタ２２のオンにより信号Ｓ３が０Ｖになる。
【００１４】
このようにして、ｎＭＩＳトランジスタ２２に流れる電流が低減され、グランド線ＧＮＤの電位変動が低減される。さらに、ｐＭＩＳトランジスタ４０を備えない場合よりも信号Ｓ３の立ち下がりが急になり、高速動作が可能となる。
信号Ｓ５のパルス期間が上記のように短いので、グランド線ＧＮＤが０Ｖ以下に変動するのが防止される。また、ｐウエル３１へ電流が流れることによりバックバイアス供給線ＶＢＢが多少変動するが、バックバイアス供給線ＶＢＢによりｐウエル３１とｎウエル３２とのｐｎ接合に逆方向電圧が加わればよいので、問題はない。さらに、ｐＭＩＳトランジスタ４０のドレインを、ｐウエル３１を介しバックバイアス供給線ＶＢＢに接続しているので、ｐウエル３１が電荷のバッファとして機能し、バックバイアス電源回路を大型化する必要がなくなる。また、ｎＭＩＳトランジスタ２２及びｐＭＩＳトランジスタ４０が同時にオンになったとき、バックバイアス供給線ＶＢＢの電位がグランド線ＧＮＤのそれより低いので、ｎＭＩＳトランジスタ２２より小サイズのｐＭＩＳトランジスタ４０を用いればよく、これにより、ｐＭＩＳトランジスタ４０を駆動するナンドゲート５２及びインバータ５１を小サイズにすることができる。
【００１５】
なお、本発明には外にも種々の変形例が含まれる。例えば、立ち上がり検出回路５０は同一機能を有する他の論理回路で構成してもよい。また、インバータ５１の信号伝播遅延時間との関係で、入力端２５とｎＭＩＳトランジスタ２２のゲートとの間に非反転ゲートを接続して、信号Ｓ３の電位が０Ｖになる前にｐＭＩＳトランジスタ４０がオフになるようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置出力部の回路図及びその動作を示す波形図である。
【図２】従来技術の問題点説明図である。
【符号の説明】
１０  半導体チップ
１１  内部回路
１２  Ｉ／Ｏバッファ回路
２０  出力バッファ回路
２１、４０  ｐＭＩＳトランジスタ
２２  ｎＭＩＳトランジスタ
３０  ＣＭＩＳトランジスタ
３１  ｐウエル
３２  ｎウエル
５０  立ち上がり検出回路
５１  インバータ
５２  ナンドゲート
【図２】
0003602216.tif 000002
【図１】
0003602216.tif 000003