(57)【特許請求の範囲】
【請求項１】
半導体素子間を結線する下層配線上に層間絶縁膜を介在して上層配線が形成された半導体集積回路装置の評価方法において、前記上層配線を除去する段階と、前記層間絶縁膜に開口を形成し、前記下層配線の一部の表面を露出する段階と、前記開口内に前記下層配線の一部の表面に電気的に接続された導電体を形成すると共に、前記層間絶縁膜上に前記導電体に電気的に接続された評価用電極パッドを形成する段階と、前記評価用電極パッドの表面にプローブ針を当接又は電子ビームを照射し、前記半導体素子の電気的特性評価を行う段階とを備えたことを特徴とする半導体集積回路装置の評価方法。
【請求項２】
前記開口は、収束イオンビーム法で選択的に形成されることを特徴とする請求項１に記載の半導体集積回路装置の評価方法。
【請求項３】
前記導電体及び評価用電極パッドは、レーザＣＶＤ法で選択的に形成されることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置の評価方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置の評価技術に関し、特に、半導体素子間を結線する下層配線上に層間絶縁膜を介在して上層配線が形成された半導体集積回路装置の評価技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の信頼性を高めるためには、その開発、設計、試作、生産、使用等の各段階において発生した不良（又は故障）の原因を究明し、不良対策を施すことが重要である。このような不良原因を究明するためには、半導体集積回路装置に塔載された回路システムを構成する半導体素子の電気的特性評価が必要である。この電気的特性評価は一般的に下記の方法で行なわれる。
【０００３】
まず、層間絶縁膜に開口を形成し、半導体素子間を結線する配線の一部の表面を露出する。この開口は、例えば収束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）法で選択的に形成される。
【０００４】
次に、前記開口内に前記配線の一部の表面に接続された導電体を形成すると共に、前記層間絶縁膜上に前記導電体に接続された検査用電極パッドを形成する。この導電体及び検査用電極パッドは例えばレーザＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で選択的に形成される。
【０００５】
次に、前記検査用電極パッドの表面にプローブ針を当接又は電子ビームを照射し、前記半導体素子の電気的特性評価を行う。これにより、半導体素子に起因した不良原因の究明（不良解析）を行うことができる。
【０００６】
【発明が解決しようとする課題】
近年、半導体集積回路装置の配線構造は、高集積化に伴って多層化の傾向にある。例えば、バイポーラ型フリップフロップ回路で構成されたメモリセルを有するＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemory）においては４層配線構造で構成される。第１層目の配線層にはメモリセル内の半導体素子間を結線するセル内配線及びワード線が形成される。第２層目の配線層にはワード線の第１裏打ち配線(シャント配線)及びメモリセル内に中間電位を供給する電位供給配線が形成される。第３層目の配線層には相補型データ線(相補型ディジット線)が形成される。
【０００７】
第４層目の配線層にはワード線の第２裏打ち配線及び電位供給配線の裏打ち配線が形成される。つまり、メモリセルの半導体素子間を結線するセル内配線上は、その上層配線層に形成された各々の配線で緻密になっている。
【０００８】
このため、多層配線構造を有する半導体集積回路装置においては半導体素子間を結線する配線に評価用電極パッドを電気的に接続することができず、半導体素子の電気的特性評価を行うことができないので、半導体素子に起因した不良原因の究明（不良解析）を行うことができない。
【０００９】
本発明の目的は、半導体素子間を結線する下層配線上に層間絶縁膜を介在して上層配線が形成された半導体集積回路装置の評価技術において、前記半導体素子に起因した不良原因の究明（不良解析）を行うことが可能な技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
半導体素子間を結線する下層配線上に層間絶縁膜を介在して上層配線が形成された半導体集積回路装置の評価方法において、前記上層配線を除去する段階と、前記層間絶縁膜に開口を形成し、前記下層配線の一部の表面を露出する段階と、前記開口内に前記下層配線の一部の表面に電気的に接続された導電体を形成すると共に、前記層間絶縁膜上に前記導電体に電気的に接続された評価用電極パッドを形成する段階と、前記評価用電極パッドの表面にプローブ針を当接又は電子ビームを照射し、前記半導体素子の電気的特性評価を行う段階とを備える。
【００１３】
【作用】
上述した手段によれば、下層配線に評価用電極パッドを電気的に接続することができるので、半導体素子の電気的特性評価を行うことができる。この結果、半導体素子に起因した不良原因の究明（不良解析）を行うことができる。
【００１４】
【実施例】
以下、本発明の構成について、ＳＲＡＭ（半導体集積回路装置）の評価技術に本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
本発明の一実施例であるＳＲＡＭのメモリセルの構成を図１（等価回路図）に示す。
【００１６】
図１に示すように、ＳＲＡＭのメモリセルＭは、ワード線ＷＬ及び電位供給配線Ｉstとデータ線ＤＬ１及びデータ線ＤＬ２との交差部に配置される。このメモリセルＭは、ワード線ＷＬ、データ線ＤＬ１の夫々の延在方向に沿って行列状に複数個配置され、ＳＲＡＭのメモリセルアレイを構成する。
【００１７】
前記メモリセルＭは例えばバイポーラ型フリップフロップ回路で構成される。
【００１８】
このバイポーラ型フリップフロップ回路は、４つのバイポーラトランジスタ（半導体素子）Ｔｒ、４つの抵抗素子（半導体素子）Ｒ、２つのツェナーダイオード素子（半導体素子）Ｄ及び２つの容量素子（半導体素子）Ｃで構成される。
【００１９】
前記ＳＲＡＭは例えば４層配線構造で構成される。メモリセルＭ上の第１層目の配線層には、図２(平面図)に示すように、メモリセルＭ内の半導体素子間を結線するセル内配線３及びワード線ＷＬが形成される。メモリセルＭ上の第２層目の配線層には、図３(平面図)に示すように、ワード線ＷＬの第１裏打ち配線（シャント配線）５及びメモリセルＭ内に中間電位を供給する電位供給配線Ｉstが形成される。メモリセルＭ上の第３層目の配線層には、図４(平面図)に示すように、データ線ＤＬ１及びデータ線ＤＬ２が形成される。メモリセルＭ上の第４層目の配線層にはワード線ＷＬの第２裏打ち配線６及び電位供給配線Ｉstの裏打ち配線７が形成される。つまり、メモリセルＭの半導体素子間を結線するセル内配線３上は、その上層配線層に形成された各々の配線で緻密になっている。
【００２０】
前記セル内配線３、ワード線ＷＬの夫々は、図６（図３に示すＡ−Ａ線の位置で切った断面図）に示すように、層間絶縁膜２によって半導体基板１から絶縁分離される。前記第１裏打ち配線５、電位供給配線Ｉｓｔの夫々は、層間絶縁膜４によってセル内配線３、ワード線ＷＬの夫々から絶縁分離される。前記データ線ＤＬ１、データ線ＤＬ２の夫々は、層間絶縁膜（図示せず）によって第１裏打ち配線５、電位供給配線Ｉｓｔの夫々から絶縁分離される。前記第２裏打ち配線６、裏打ち配線７の夫々は、層間絶縁膜（図示せず）によってデータ線ＤＬ１、データ線ＤＬ２の夫々から絶縁分離される。
【００２１】
次に、前記ＳＲＡＭのメモリセルＭを構成する半導体素子の電気的特性評価方法について、図７乃至図９（電気的特性評価方法を説明するための断面図）を用いて説明する。
【００２２】
まず、図７に示すように、半導体素子間を結線する下層のセル内配線３上に層間絶縁膜４を介在して形成された上層の第１裏打ち配線５及び電位供給配線Ｉｓｔを例えば研磨法又はウエットエッチング法で除去する。この配線の除去においては、第４層目の配線層に形成された配線及び第３層目の配線層に形成された配線も除去される。
【００２３】
次に、前記層間絶縁膜４に開口４Ａを形成し、セル内配線３の一部の表面を露出する。この開口４Ａは例えば収束イオンビーム法で選択的に形成される。
【００２４】
次に、前記開口２Ａ内に前記セル内配線３の一部の表面に電気的に接続された導電体８Ａを形成すると共に、前記層間絶縁膜４上に前記導電体８Ａに電気的に接続された評価用電極パッド８Ｂを形成する。この導電体８Ａ、評価用電極パッド８Ｂの夫々は例えばレーザＣＶＤ法で選択的に形成される。
【００２５】
次に、前記評価用電極パッド８Ｂの表面にプローブ針又は電子ビームを照射し、前記メモリセルＭの半導体素子の電気的特性評価を行う。
【００２６】
このように、メモリセルＭの半導体素子間を結線するセル内配線（下層配線）３上に層間絶縁膜４を介在して裏打ち配線（上層配線）５及び電位供給配線（上層配線）Ｉｓｔが形成されたＳＲＡＭ（半導体集積回路装置）の評価方法において、前記裏打ち配線５及び電位供給配線Ｉｓｔを除去する段階と、前記層間絶縁膜４に開口４Ａを形成し、前記セル内配線３の一部の表面を露出する段階と、前記開口４Ａ内に前記セル内配線３の一部の表面に電気的に接続された導電体８Ａを形成すると共に、前記層間絶縁膜４上に前記導電体８Ａに電気的に接続された評価用電極パッド８Ｂを形成する段階と、前記評価用電極パッド８Ｂの表面にプローブ針を当接又は電子ビームを照射し、前記メモリセルＭの半導体素子の電気的特性評価を行う段階とを備えることにより、セル内配線３に評価用電極パッド８Ｂを電気的に接続することができるので、メモリセルＭの半導体素子の電気的特性評価を行うことができる。この結果、メモリセルＭの半導体素子に起因した不良原因の究明（不良解析）を行うことができる。
【００２７】
なお、前記開口４Ａは、図１０（断面図）に示すように、セル内配線３の表面に対して傾斜させた構造で構成してもよい。
【００２８】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２９】
例えば、本発明は、論理回路を有する多層配線構造の半導体集積回路装置に適用できる。
【００３０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００３１】
半導体素子間を結線する下層配線上に層間絶縁膜を介在して上層配線が形成された半導体集積回路装置の評価技術において、前記半導体素子に起因した不良原因の究明（不良解析）を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセルの等価回路図。
【図２】前記メモリセル上の第１層目の配線層の平面図。
【図３】前記メモリセル上の第２層目の配線層の平面図。
【図４】前記メモリセル上の第３層目の配線層の平面図。
【図５】前記メモリセル上の第４層目の配線層の平面図。
【図６】図３に示すＡ−Ａ線の位置で切った断面図。
【図７】前記ＳＲＡＭの評価方法を説明するための断面図。
【図８】前記ＳＲＡＭの評価方法を説明するための断面図。
【図９】前記ＳＲＡＭの評価方法を説明するための断面図。
【図１０】本発明の変形例を示す断面図。
【符号の説明】
１…半導体基板、２…層間絶縁膜、３…セル内配線、ＷＬ…ワード線、４…層間絶縁膜、５…ワード線の第１裏打ち配線、Ｉｓｔ…電位供給配線、ＤＬ１…データ線、ＤＬ２…データ線、６…ワード配線の第２裏打ち配線、７…電位供給配線の裏打ち配線、８Ａ…導電体、８Ｂ…評価用電極パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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