【手続補正書】
【提出日】平成29年2月23日(2017.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイ内のビット不良を訂正する方法であって、
前記メモリアレイの第1のバンク内に格納された第1の行内の第1の不良ビットにおける不良を決定するステップと、
前記第1の不良ビットの第1のアドレスを第1の単一ビット修復(SBR)アレイ内に格納するステップと、
前記第1のアドレスにおける前記第1の不良ビットの値が前記不良により反転されていることを示すために前記第1のSBRアレイ内に有効フィールドを格納するステップであって、前記第1のアドレスが前記第1の不良ビットの完全なアドレスであり、前記第1のSBRアレイが前記メモリアレイの第2のバンク内に格納され、前記第1のバンクおよび前記第1のSBRアレイが並列にアクセス可能である、ステップと、
前記第1のバンク内に格納された前記第1の行と前記第2のバンク内に格納された前記第1のSBRアレイとに並列にアクセスするステップと、
前記第1の行のための読出し動作、またはリフレッシュ動作の間、前記第1のアドレスにおける前記第1の行から読み出されたビット値を反転することによって、前記第1の不良ビットにおける前記不良を訂正するステップと
を備え、
前記第1のバンク内に格納された前記第1の行が、データワードの上半分または上位ビットを備え、前記第2のバンク内に格納された第2の行が、前記データワードの下半分または下位ビットを備える、方法。
【請求項２】
前記第1のバンクの前記第1の行への新しい第1の行の書込み動作の間、
前記第1のSBRアレイが前記第1の行内の前記第1の不良ビットの前記第1のアドレスを備えることを決定するステップと、
前記第1のバンク内に格納された前記第1の行を読み出すステップと、
前記第1のアドレスに基づいて前記第1の不良ビットの位置における前記新しい第1の行と前記読み出された第1の行のビット値を比較するステップと、
前記第1のバンクに前記新しい第1の行を書き込むステップと、
前記比較に基づいて前記第1のSBRアレイを更新するステップと
を備える、請求項1に記載の方法。
【請求項３】
前記新しい第1の行と前記読み出された第1の行のすべてのビットを比較するステップと、前記読み出された第1の行とは異なる前記新しい第1の行のビットのみを前記第1のバンクに選択的に書き込むステップとをさらに備える、請求項2に記載の方法。
【請求項４】
前記第1のSBRアレイが、前記第1の不良ビットの正しい値を備える正しいフィールドをさらに備える、請求項1に記載の方法。
【請求項５】
前記第1の行のための読出し動作、またはリフレッシュ動作の間、前記第1の不良ビットにおける前記不良を訂正するステップが、
前記第1の行から読み出されたビット値を前記第1のアドレスにおける前記正しい値で置き換えるステップを備える、請求項4に記載の方法。
【請求項６】
前記第1のバンクの前記第1の行への新しい第1の行の書込み動作の間、
前記第1のSBRアレイが前記第1の行内の前記第1の不良ビットの前記第1のアドレスを備えることを決定し、
前記第1のバンク内に格納された前記第1の行を読み出し、
前記第1のアドレスに基づいて前記第1の不良ビットの位置における前記新しい第1の行と前記読み出された第1の行のビット値を比較し、
前記第1のバンクに前記新しい第1の行を書き込み、
前記比較に基づいて前記第1のSBRアレイを更新する、請求項4に記載の方法。
【請求項７】
新しい第1の行と前記読み出された第1の行のすべてのビットを比較するステップと、前記読み出された第1の行とは異なる前記新しい第1の行のビットのみを前記第1のバンクに選択的に書き込むステップとをさらに備える、請求項4に記載の方法。
【請求項８】
前記メモリアレイが、MRAMアレイであり、前記不良が、前記第1の不良ビットにおいて形成された磁気トンネル接合(MTJ)セルのバリア層のMgO破損に対応するハード不良を備える、請求項1に記載の方法。
【請求項９】
第1のメモリバンクと、
第2のメモリバンクと、
第2のメモリバンク内に格納された第1の単一ビット修復(SBR)アレイであって、前記第1のSBRアレイが、前記第1のメモリバンクの第1の行内の第1の不良ビットにおける不良の第1のアドレスと、前記第1の不良ビットの値が前記第1のアドレスにおいて反転されていることを示す有効フィールドとを格納するように構成され、前記第1のアドレスが、前記第1の不良ビットの完全なアドレスであり、前記第1のメモリバンクおよび前記第1のSBRアレイが、並列にアクセスされるように構成された、第1のSBRアレイと、
前記第1の行のための読出し動作、またはリフレッシュ動作の間、前記第1のアドレスにおける前記第1の行から読み出されたビット値を反転するための論理手段を有する前記第1の不良ビットの訂正のための論理手段と
を備え、
前記第1のメモリバンク内に格納された前記第1の行が、データワードの上半分または上位ビットを備え、前記第2のメモリバンク内に格納された第2の行が、前記データワードの下半分または下位ビットを備える、メモリデバイス。
【請求項１０】
前記第1のSBRアレイが前記第1の行内の前記第1の不良ビットの前記第1のアドレスを備えることを決定し、
前記第1のメモリバンク内に格納された前記第1の行を読み出し、
前記第1のアドレスに基づいて前記第1の不良ビットの位置における書き込まれるべき新しい第1の行と前記読み出された第1の行のビット値を比較し、
前記第1のメモリバンクに前記新しい第1の行を書き込み、
前記比較に基づいて前記第1のSBRアレイを更新する
ように構成された書込み論理手段をさらに備える、請求項9に記載のメモリデバイス。
【請求項１１】
前記書込み論理手段は、前記新しい第1の行と前記読み出された第1の行のすべてのビットを比較し、前記読み出された第1の行とは異なる前記新しい第1の行のビットのみを第1のバンクに選択的に書き込むようにさらに構成される、請求項10に記載のメモリデバイス。
【請求項１２】
前記第1のSBRアレイが、前記第1の不良ビットの正しい値を備える正しいフィールドをさらに備える、請求項9に記載のメモリデバイス。
【請求項１３】
前記第1の行から読み出されたビット値を前記第1のアドレスにおける前記正しい値で置き換えるように構成された読出し論理手段をさらに備える、請求項12に記載のメモリデバイス。
【請求項１４】
前記第1のSBRアレイが前記第1の行内の前記第1の不良ビットの前記第1のアドレスを備えることを決定し、
前記第1のメモリバンク内に格納された前記第1の行を読み出し、
前記第1のアドレスに基づいて前記第1の不良ビットの位置における書き込まれるべき新しい第1の行と前記読み出された第1の行のビット値を比較し、
前記第1のメモリバンクに前記新しい第1の行を書き込み、
前記比較に基づいて前記第1のSBRアレイを更新する
ように構成された書込み論理手段をさらに備える、請求項12に記載のメモリデバイス。
【請求項１５】
書込み論理手段が、新しい第1の行と前記読み出された第1の行のすべてのビットを比較し、前記読み出された第1の行とは異なる前記新しい第1の行のビットのみを第1のバンクに選択的に書き込むようにさらに構成される、請求項12に記載のメモリデバイス。
【請求項１６】
前記メモリデバイスが、MRAMアレイであり、前記不良が、前記第1の不良ビットにおいて形成された磁気トンネル接合(MTJ)セルのバリア層のMgO破損に対応するハード不良を有する、請求項9に記載のメモリデバイス。
【請求項１７】
プロセッサによって実行されると、前記プロセッサにメモリアレイ内のビット不良を訂正するための動作を実行させるコードを備える非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体は、
前記メモリアレイの第1のバンク内に格納された第1の行内の第1の不良ビットにおける不良を決定するためのコードと、
前記第1の不良ビットの第1のアドレスを第1の単一ビット修復(SBR)アレイ内に格納するためのコードと、
前記第1のアドレスにおける前記第1の不良ビットの値が前記不良により反転されていることを示すために前記第1のSBRアレイ内に有効フィールドを格納するためのコードであって、前記第1のアドレスが前記第1の不良ビットの完全なアドレスであり、前記第1のSBRアレイが前記メモリアレイの第2のバンク内に格納され、前記第1のバンクおよび前記第1のSBRアレイが並列にアクセス可能である、コードと、
前記第1のバンク内に格納された前記第1の行と前記第2のバンク内に格納された前記第1のSBRアレイとに並列にアクセスするためのコードと、
前記第1の行のための読出し動作、またはリフレッシュ動作の間、前記第1のアドレスにおける前記第1の行から読み出されたビット値を反転することによって、前記第1の不良ビットにおける前記不良を訂正するためのコードと
を備え、
前記第1のバンク内に格納された前記第1の行が、データワードの上半分または上位ビットを備え、前記第2のバンク内に格納された第2の行が、前記データワードの下半分または下位ビットを備える、非一時的コンピュータ可読記憶媒体。
【請求項１８】
第2のSBRアレイ内の前記第2のバンクの第2の行の第2の不良ビットの第2のアドレスを格納するステップをさらに備え、前記第2のSBRアレイが前記第1のバンク内に格納され、前記第2の行および前記第2のSBRアレイが、前記第2の行の読出し動作の間、並列にアクセス可能である、請求項1に記載の方法。
【請求項１９】
前記第1のメモリバンク内に格納された第2のSBRアレイをさらに備え、前記第2のSBRアレイが、前記第2のメモリバンクの第2の行における第2の不良ビットの第2のアドレスを格納するように構成され、前記第2のメモリバンクおよび前記第2のSBRアレイが、前記第2の行の読出し動作の間、並列にアクセス可能である、請求項9に記載のメモリデバイス。