(57)【特許請求の範囲】
【請求項１】
入力電圧に応じて出力電流を生成する電圧−電流変換回路であって、
常に所定のドレイン−ソース間電圧が印加され、前記入力電圧に対して第１電流信号を生成する第１ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴと同一極性を有し、常に前記所定のドレイン−ソース間電圧が印加され、前記入力電圧に対して飽和領域の中間位置を軸として前記第１電流信号と対称な特性の相補的な第２電流信号を生成する第２ＭＯＳＦＥＴと、
前記第１電流信号と前記第２電流信号の差を演算する差電流演算回路とを備えることを特徴とする電圧−電流変換回路。
【請求項２】
請求項１に記載の電圧−電流変換回路であって、
前記第１ＭＯＳＦＥＴのゲートには前記入力電圧が印加され、
前記第２ＭＯＳＦＥＴのゲートに印加する前記第２ＭＯＳＦＥＴのしきい値電圧の２倍と前記所定のドレイン−ソース間電圧の和から前記入力電圧を減じた電圧を生成するゲート電圧生成回路を更に備える電圧−電流変換回路。
【請求項３】
請求項１に記載の電圧−電流変換回路であって、
前記第１ＭＯＳＦＥＴのゲートには前記入力電圧が印加され、
前記第２ＭＯＳＦＥＴのソースには前記入力電圧が印加され、ゲートには前記第２ＭＯＳＦＥＴのしきい値電圧の２倍と前記所定のドレイン−ソース間電圧の和である所定のゲート電圧が印加され、
前記第２ＭＯＳＦＥＴのドレインに印加する前記所定のドレイン−ソース間電圧と前記入力電圧の和であるドレイン電圧を生成するドレイン電圧生成回路を更に備える電圧−電流変換回路。
【請求項４】
請求項３に記載の電圧−電流変換回路であって、
前記第２ＭＯＳＦＥＴのゲートに印加する前記所定のゲート電圧を生成するゲートバイアス生成回路を更に備える電圧−電流変換回路。
【請求項５】
第１の入力電圧と第２の入力電圧の差電圧に対応した出力電流を生成するＯＴＡであって、
前記第１の入力電圧に対応した第１の出力電流を生成する第１の電圧−電流変換回路と、
前記第２の入力電圧に対応した第２の出力電流を生成する第２の電圧−電流変換回路と、
前記第１の出力電流と前記第２の出力電流の差電流を演算する差出力演算回路とを備え、
前記第１の電圧−電流変換回路と前記第２の電圧−電流変換回路は、請求項１から４のいずれか１項に記載の電圧−電流変換回路であることを特徴とするＯＴＡ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴで構成し、リニアな動作範囲を電源範囲に拡大したＲａｉｌ−ｔｏ−Ｒａｉｌの電圧−電流変換回路及びそれを使用したＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）に関し、特に同一極性の２個のＭＯＳＦＥＴを使用することによりトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）が一定である電圧−電流変換回路及びそれを使用したＯＴＡに関する。
【０００２】
【従来の技術】
近年、半導体集積回路の低消費電力化およびデバイスの耐圧の低下などの背景から、ＭＯＳＦＥＴで構成されるアナログ集積回路の低電源電圧化が重要な課題になっている。
【０００３】
将来広く使用されると予想される集積回路としてアナログ・デジタル混載回路がある。デジタル回路においては、消費電力が回路に供給される電源電圧の２乗に比例するため、低電源電圧化は消費電力を低減する効果的なアプローチとなる。そのためデジタル回路の電源電圧は年々低下傾向にある。デジタル回路の低電源電圧化に伴い、同一チップ上に実現されるＭＯＳＦＥＴで構成されるアナログ回路部分の電源電圧の低下も要望されている。また、信号処理の複雑化に伴い集積回路の動作速度が高速化しており、高速動作を可能にするために半導体プロセスは一層微細となり、そのためデバイスの耐圧が低下する。従って、高速なプロセスを用いた集積回路では低電源電圧化が必須の課題となっている。
【０００４】
一般に、アナログ集積回路において電源電圧の低下は、リニアな入力信号範囲の減少の問題を引き起こす。この問題を解決するための回路構成として、リニアな入力信号範囲を正負の電源電圧まで拡大したＲａｉｌ−ｔｏ−Ｒａｉｌ回路が各種提案されている。
【０００５】
ＭＯＳＦＥＴで構成されるアナログ回路の基本的な回路要素として、入力電圧に対応した出力電流を生成する電圧−電流変換回路と、それを使用したＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）がある。図１はＯＴＡの回路記号を示す図である。このＯＴＡ回路１は、２つの入力電圧Ｖｉｎ１とＶｉｎ２の差に対応した出力電流Ｉｏｕｔを出力する。このような電圧−電流変換回路及びＯＴＡにおいても、Ｒａｉｌ−ｔｏ−Ｒａｉｌ回路が提案されている。
【０００６】
図２は、Ｍ．Ｆ．Ｌｉ，  Ｕ．Ｄａｓｇｕｐｔａ，  Ｘ．Ｗ．Ｚｈａｎｇ，，  Ｙ．Ｃ．Ｌｉｍ，  ”Ａ  ｌｏｗ−Ｖｏｌｔａｇｅ  ＣＭＯＳ  ＯＴＡ  ｗｉｔｈ  Ｒａｉｌ−ｔｏ−Ｒａｉｌ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｉｎｐｕｔ  Ｒａｎｇｅ”，ＩＥＥＥ  Ｔｒａｎｓ．  Ｃｉｒｃｕｉｔ  ａｎｄ  Ｓｙｓｔｅｍｓ  １，  ｖｏｌ．  ４７，  ｐｐ．１−８，  Ｊａｎ．  ２０００に開示されたＲａｉｌ−ｔｏ−ＲａｉｌのＯＴＡ回路の構成を示す図である。図示のように、このＯＴＡ回路は、ｐチャンネルＭＯＳＦＥＴで構成したｐＯＴＡ回路１ｐとｎチャンネルＭＯＳＦＥＴで構成したｎＯＴＡ回路１ｎの２つの回路を並列に用いてリニアな入力範囲を拡大している。しかし、このようなｐチャンネルＭＯＳＦＥＴとｎチャンネルＭＯＳＦＥＴを使用する回路では、リニアな特性を得るには異なる極性のトランジスタのトランスコンダクタンスの一致が問題になる。
【０００７】
【発明が解決しようとする課題】
高井，渡辺，高木，藤井，”トランスコンダクタンスパラメータに依存しないＯＴＡを用いたＲａｉｌ−ｔｏ−Ｒａｉｌ  ＯＴＡの構成法”電学会電子回路研資，ＥＣＴ−００−９４，ｐｐ．７３−７８，Ｏｃｔ．２０００は、２個の入力回路と同様の回路を用いて制御電圧を発生することにより２個の入力回路のトランスコンダクタンスを一定にし、更に２個の入力回路の動作の切り替わり点の動作の影響を、電流選択回路を用いて低減する構成を開示している。
【０００８】
また、佐藤，高木，藤井，”同一チャンネルＭＯＳＦＥＴのみをＶＣＣＳとして用いたＲａｉｌ−ｔｏ−Ｒａｉｌ  ＯＴＡ”電学会電子回路研資，ＥＣＴ−００−９５，ｐｐ．７９−８４，Ｏｃｔ．２０００は、同一極性のＭＯＳＦＥＴの対とＭＯＳＦＥＴを組み合わせたＯＴＡを開示している。このＯＴＡは同一極性のＭＯＳＦＥＴで構成されるので、トランスコンダクタンスの整合は問題にならない。
【０００９】
本発明は、Ｒａｉｌ−ｔｏ−ＲａｉｌのＯＴＡをより一層簡単な構成で実現できる同一極性のＭＯＳＦＥＴで構成する電圧−電流変換回路の実現を目的とする。
【００１０】
【課題を解決するための手段】
図３は、本発明の電圧−電流変換回路の基本構成を示す図である。図示のように、本発明の電圧−電流変換回路は、常に所定のドレイン−ソース間電圧が印加され、入力電圧に対して第１電流信号ＩＤ１を生成する第１ＭＯＳＦＥＴ１１と、第１ＭＯＳＦＥＴ１１と同一極性を有し、常に前記所定のドレイン−ソース間電圧が印加され、入力電圧に対して第１電流信号ＩＤ１と相補的な第２の電流信号ＩＤ２を生成する第２ＭＯＳＦＥＴ１２と、第１電流信号ＩＤ１と第２電流信号ＩＤ２の差を演算する差電流演算回路１３とを備えることを特徴とする。
【００１１】
第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２は、同一極性であればｎチャンネルでもｐチャンネルでもよい。
【００１２】
また、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２が相補的な電流信号を生じるように動作させる方法は各種の変形例があり得る。図４は、ｎチャンネルの第１ＭＯＳＦＥＴ１１とｎチャンネルの第２ＭＯＳＦＥＴ１２のソースを接地し、ドレインに所定の電圧を印加する場合の基本構成と、２つのＭＯＳＦＥＴの電圧−電流特性を示す図である。
【００１３】
この基本構成では、図４の（Ａ）に示すように、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２のソースをそれぞれ接地し、ドレインにそれぞれ電圧ＶＤＳを印加する。第１ＭＯＳＦＥＴ１１のゲートに入力電圧Ｖｉｎを印加する。ゲート電圧生成回路１４は、電圧２ＶＴ＋ＶＤＳ−Ｖｉｎを生成して第２ＭＯＳＦＥＴ１２のゲートに印加する。ここで、ＶＴはＭＯＳＦＥＴのしきい値電圧である。
【００１４】
まず、第１ＭＯＳＦＥＴ１１の入力電圧Ｖｉｎに対する電流ＩＤ１の変化特性を説明する。ＭＯＳＦＥＴの動作は、ドレイン・ソース間電圧ＶＤＳとゲート・ソース間電圧ＶＧＳの関係により、図４の（Ｂ）に示すように、以下の３領域に分けることができ、それぞれの領域におけるドレイン電流ＩＤは以下の通りである。
【００１５】
・遮断領域：ＶＧＳ≦ＶＴ
ＩＤ＝０
・飽和領域：ＶＴ＜ＶＧＳ，ＶＧＳ−ＶＴ＜ＶＤＳ
ＩＤ＝Ｋ（ＶＧＳ−ＶＴ）２
・非飽和領域：ＶＴ＜ＶＧＳ，ＶＤＳ＜ＶＧＳ−ＶＴ
ＩＤ＝２Ｋ（ＶＧＳ−ＶＴ−ＶＤＳ／２）ＶＤＳ
従って、ゲート・ソース間電圧を入力電圧Ｖｉｎとすると、非飽和領域のみ入力電圧とドレイン電流の間に線形（リニア）な関係が成り立つ。
【００１６】
図４の（Ａ）の第２ＭＯＳＦＥＴ１２は、ゲートに電圧２ＶＴ＋ＶＤＳ−Ｖｉｎが印加されるので、その入力電圧Ｖｉｎに対するドレイン電流ＩＤ２は図４の（Ｂ）のようになる。すなわち、入力電圧がＶＴ＋ＶＤＳ／２の位置を対称軸として、ドレイン電流ＩＤ２がドレイン電流ＩＤ１に対して対称な電流特性になる。ここでは、このような第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２の関係を相補的に動作すると呼び、ＩＤ１とＩＤ２は相補的な電流であると呼ぶことにする。
【００１７】
従って、第１ＭＯＳＦＥＴ１１のドレイン電流ＩＤ１から第２ＭＯＳＦＥＴ１２のドレイン電流ＩＤ２を減算した差電流ＩＯは、各領域において、以下のようになる。
【００１８】
・領域Ａ：Ｖｉｎ≦ＶＴ
第１ＭＯＳＦＥＴ１１：遮断領域、ＩＤ１＝０
第２ＭＯＳＦＥＴ１２：非飽和領域
ＩＤ２＝−２Ｋ・ＶＤＳ・Ｖｉｎ＋Ｋ（ＶＤＳ＋２ＶＴ）ＶＤＳ
ＩＯ＝２Ｋ・ＶＤＳ・Ｖｉｎ−Ｋ（ＶＤＳ＋２ＶＴ）ＶＤＳ
・領域Ｂ：ＶＴ＜Ｖｉｎ＜ＶＴ＋ＶＤＳ
第１ＭＯＳＦＥＴ１１：飽和領域、ＩＤ１＝Ｋ（Ｖｉｎ−ＶＴ）２
第２ＭＯＳＦＥＴ１２：飽和領域
ＩＤ２＝Ｋ（２ＶＴ＋ＶＤＳ−Ｖｉｎ−ＶＴ）２
ＩＯ＝２Ｋ・ＶＤＳ・Ｖｉｎ−Ｋ（ＶＤＳ＋２ＶＴ）ＶＤＳ
・領域Ｃ：ＶＴ＋ＶＤＳ≦Ｖｉｎ
第１ＭＯＳＦＥＴ１１：非飽和領域
ＩＤ１＝２Ｋ・ＶＤＳ・Ｖｉｎ−Ｋ（ＶＤＳ＋２ＶＴ）ＶＤＳ
第２ＭＯＳＦＥＴ１２：遮断領域、ＩＤ２＝０
ＩＯ＝２Ｋ・ＶＤＳ・Ｖｉｎ−Ｋ（ＶＤＳ＋２ＶＴ）ＶＤＳ
以上の通り、図４の（Ａ）に示す２個のｎチャンネルＭＯＳＦＥＴを用いた回路で、接地電位から電源電圧までリニアな入力信号範囲を有する電圧−電流変換回路が実現できる。
【００１９】
図４の（Ａ）の構成では、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２のソースをそれぞれ接地し、ドレインにそれぞれ電圧ＶＤＳを印加して、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２が相補的な電流信号を生じるように動作させた。しかし、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２が相補的な電流信号を生じるように動作させる方法は各種の変形例があり得る。図５は、そのような変形例の例である。
【００２０】
図５の（Ａ）の構成では、第１ＭＯＳＦＥＴ１１のソースを接地し、ドレインに電圧ＶＤＳを印加する点は図４の構成と同じであるが、第２ＭＯＳＦＥＴ１２のソースに入力電圧Ｖｉｎを印加し、ゲートにＶＤＳ＋２ＶＴに等しい定電圧ＶＧを印加し、ドレインにドレイン電圧生成回路１５の発生するＶＤＳ＋Ｖｉｎの電圧を印加する。従って、ドレイン・ソース間電圧はＶＤＳである。この場合、第１ＭＯＳＦＥＴ１１と第２ＭＯＳＦＥＴ１２の動作は入力電圧Ｖｉｎに応じて以下の３領域に分けることができる。
【００２１】
・領域Ａ：Ｖｉｎ≦ＶＴ
第１ＭＯＳＦＥＴ１１：遮断領域、ＩＤ１＝０
第２ＭＯＳＦＥＴ１２：非飽和領域
ＩＤ２＝−２Ｋ（Ｖｉｎ−ＶＧ／２）（ＶＧ−２ＶＴ）
ＩＯ＝２Ｋ・Ｖｉｎ（ＶＧ−２ＶＴ）−Ｋ・ＶＧ（ＶＧ−２ＶＴ）
・領域Ｂ：ＶＴ＜Ｖｉｎ＜ＶＧ−ＶＴ
第１ＭＯＳＦＥＴ１１：飽和領域、ＩＤ１＝Ｋ（Ｖｉｎ−ＶＴ）２
第２ＭＯＳＦＥＴ１２：飽和領域
ＩＤ２＝Ｋ（ＶＧ−Ｖｉｎ−ＶＴ）２
ＩＯ＝２Ｋ・Ｖｉｎ（ＶＧ−２ＶＴ）−Ｋ・ＶＧ（ＶＧ−２ＶＴ）
・領域Ｃ：ＶＧ−ＶＴ≦Ｖｉｎ
第１ＭＯＳＦＥＴ１１：非飽和領域
ＩＤ１＝２Ｋ（Ｖｉｎ−ＶＧ）（ＶＧ−２ＶＴ）
第２ＭＯＳＦＥＴ１２：遮断領域、ＩＤ２＝０
ＩＯ＝２Ｋ・Ｖｉｎ（ＶＧ−２ＶＴ）−Ｋ・ＶＧ（ＶＧ−２ＶＴ）
以上の通り、図５の（Ａ）に示す２個のｎチャンネルＭＯＳＦＥＴを用いた回路で、接地電位から電源電圧までリニアな入力信号範囲を有する電圧−電流変換回路が実現できる。
【００２２】
図５の（Ａ）の構成では、第２ＭＯＳＦＥＴ１２のゲートに印加する一定電圧ＶＧは定電圧源により生成されるが、例えば、図５の（Ｂ）に示すように、ゲートバイアス生成回路１６により電圧ＶＤＳからＶＤＳ＋２ＶＴを発生して、第２ＭＯＳＦＥＴ１２のゲートに印加することも可能である。
【００２３】
以上、ｎチャンネルのＭＯＳＦＥＴを使用する場合を例として説明したが、ｐチャンネルＭＯＳＦＥＴで構成することも可能である。
【００２４】
以上説明したように、本発明では、同一の極性の２個のＭＯＳＦＥＴを、それぞれを流れる電流がある入力電圧値に対して対称に変化するように、すなわち、相補的に動作するように設定すれば、２個のＭＯＳＦＥＴを流れる電流の差は、電源電圧範囲の入力電圧に対してリニアな関係になることに着目したものである。従って、２個のＭＯＳＦＥＴが相補的に動作すればよく、動作条件は各種設定可能である。
【００２５】
【発明の実施の形態】
図６は、本発明の第１実施例の電流−電圧変換回路の回路構成を示す図であり、この実施例は図４に示した基本構成をｎチャンネルＭＯＳＦＥＴで実現する実施例である。図６に示すように、第１実施例の電流−電圧変換回路は、図４の第１ＭＯＳＦＥＴに相当するｎチャンネルＭＯＳＦＥＴ（電界効果トランジスタ）Ｍ１と、第２ＭＯＳＦＥＴに相当するｎチャンネルＭＯＳＦＥＴ（電界効果トランジスタ）Ｍ２と、電圧ＶＤＳと電圧２ＶＴから電圧２ＶＴ＋ＶＤＳを発生する回路２１と、電圧２ＶＴ＋ＶＤＳと入力電圧Ｖｉｎから電圧２ＶＴ＋ＶＤＳ−Ｖｉｎを発生する回路２２と、電圧ＶＤＳからトランジスタに印加する電圧ＶＤＳを発生する回路２３と、Ｍ１のドレイン電位をＶＤＳに固定してその電流ＩＤ１を取り出す回路２４と、Ｍ２のドレイン電位をＶＤＳに固定してその電流ＩＤ２を取り出す回路２５と、ＩＤ１とＩＤ２の差電流ＩＯを演算する差演算回路２６とを有する。従って、回路２１と回路２２で構成される部分が、図４のゲート電圧生成回路１４に相当する。
【００２６】
回路２１に供給される電圧２ＶＴは、ｎチャンネルＭＯＳＦＥＴが有するしきい値電圧の２倍の電圧であり、例えば、  和田，高木，藤井，”遮断領域がない等価ＭＯＳＦＥＴ”電学会電子回路研資，ＥＣＴ−９９−１１３，ｐｐ．１９−２４，Ｏｃｔ．１９９９に開示された回路が使用できる。その回路の例を、図７に示す。
【００２７】
回路２１と回路２２は、Ｍ２のゲートに印加する電圧２ＶＴ＋ＶＤＳ−Ｖｉｎを発生する。図４の（Ｂ）に示すように、Ｍ２にドレイン電流が流れる入力電圧Ｖｉｎの範囲は、
０≦Ｖｉｎ＜ＶＤＳ＋ＶＴ      ・・・（１）
である。また、Ｍ２のゲート電位ＶＧ２は２ＶＴ＋ＶＤＳ−Ｖｉｎであるから、ＶＧ２は、
ＶＴ＜ＶＧ２＜ＶＤＳ＋２ＶＴ      ・・・（２）
の範囲で変化する。従って、回路２１と回路２２の入力信号範囲は式（１）で示される範囲より広い必要がある。回路２１は、２個のｐチャンネルＭＯＳＦＥＴで構成されたレベルシフト回路であり、２ＶＴをＶＤＳだけ正方向にシフトして２ＶＴ＋ＶＤＳを発生している。回路２２も２個のｎチャンネルＭＯＳＦＥＴで構成されたレベルシフト回路であり、２ＶＴ＋ＶＤＳを負方向にＶｉｎだけシフトして２ＶＴ＋ＶＤＳ−Ｖｉｎを発生している。回路２１と回路２２では、構成するすべてのＭＯＳＦＥＴが飽和領域と弱反転領域と呼ばれる領域で動作すると仮定している。飽和領域と弱反転領域ではＭＯＳＦＥＴのドレイン電流はそのゲート・ソース間電圧のみに依存するため、同じドレイン電流を流している２個のＭＯＳＦＥＴのゲート・ソース間電圧は等しくなることを利用している。
【００２８】
回路２１のゲートにＶＤＳが印加されるｐチャンネルＭＯＳＦＥＴが常に飽和領域もしくは弱反転領域で動作するためには、電源電圧ＶＤＤは、
２ＶＴ−｜ＶＴＰ｜＋２ＶＤＳ≦ＶＤＤ    ・・・（３）
を満たさなければならない。ここで、ＶＴＰはｐチャンネルＭＯＳＦＥＴのしきい値電圧である。更に、Ｖｉｎがゲートに印加されるｎチャンネルＭＯＳＦＥＴが飽和領域もしくは弱反転領域で動作するためには、
ＶＤＳ≦ＶＴ    ・・・（４）
でなければならない。
【００２９】
回路２６はカレントミラー回路であり、Ｍ１を流れる電流ＩＤ１とＭ２を流れる電流ＩＤ２との差電流ＩＯを生成する。差電流ＩＯは次の式で表される。
【００３０】
0003539943.tif 000002
である。
【００３１】
次に、第１実施例の電圧−電流変換回路を使用したＯＴＡを説明する。ＯＴＡは、図１に示すように、２つの入力電圧Ｖｉｎ１とＶｉｎ２の差に対応した電流Ｉｏｕｔを出力する回路であり、この関係は変換係数をｇｍとすると、次のように表される。
【００３２】
0003539943.tif 000003
従って、第１実施例の電圧−電流変換回路を２個用いることによりＯＴＡが実現できる。
【００３３】
図８は、第１実施例の電圧−電流変換回路を２個用いたＯＴＡの概略構成を示す図である。第１実施例の電圧−電流変換回路は入力信号範囲が電源電圧の範囲であり、従ってこのＯＴＡもＲａｉｌ−ｔｏ−Ｒａｉｌの入力信号範囲を有する。図示のように、このＯＴＡは、第１の電圧−電流変換回路３１と、第２の電圧−電流変換回路３２と、図７に示したような２ＶＴを発生する２ＶＴ発生回路２０と、図６に示した２ＶＴ＋ＶＤＳ発生回路２１と、第１の電圧−電流変換回路３１に供給する２ＶＴ＋ＶＤＳ−Ｖｉｎ１を発生する２ＶＴ＋ＶＤＳ−Ｖｉｎ１発生回路２２Ａと、第２の電圧−電流変換回路３２に供給する２ＶＴ＋ＶＤＳ−Ｖｉｎ１を発生する２ＶＴ＋ＶＤＳ−Ｖｉｎ１発生回路２２Ｂと、第１と第２の電圧−電流変換回路３１，３２の出力電流ＩＯ１とＩＯ２の差電流Ｉｏｕｔを演算する差出力演算回路３３とを有する。
【００３４】
第１の電圧−電流変換回路３１の第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを流れる電流をＩＤ１１及びＩＤ１２、第２の電圧−電流変換回路３２の第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを流れる電流をＩＤ２１及びＩＤ２２とすると、上記の式（６）は、次のように表される。
【００３５】
0003539943.tif 000004
そこで、差出力演算回路３３では、ＩＤ１１とＩＤ２２の和及びＩＤ１２とＩＤ２１の和を演算した上で、その差を演算している。
【００３６】
図９は、このＯＴＡの回路構成を示す図である。なお、この図では２ＶＴ発生回路２０及び２ＶＴ＋ＶＤＳ発生回路は省いている。
【００３７】
第１実施例では、Ｍ１及びＭ２としてｎチャンネルＭＯＳＦＥＴを使用したが、ｐチャンネルＭＯＳＦＥＴを使用することも可能である。第２実施例はその例である。
【００３８】
図１０は、第２実施例の電圧−電流変換回路の回路構成を示す図である。図１０に示すように、第２実施例の電圧−電流変換回路は、ＶＤＤ−２｜ＶＴＰ｜−ＶＤＳを発生する回路４１と、２ＶＤＤ−２｜ＶＴＰ｜−ＶＤＳ−Ｖｉｎを発生する回路４２と、ゲートに印加するＶＤＳを発生する回路４３と、ｐチャンネルの第１ＭＯＳＦＥＴ（ＭＰ１）のドレイン電流をＶＤＤ−ＶＤＳに固定してそのドレイン電流を取り出す回路４４と、ｐチャンネルの第２ＭＯＳＦＥＴ（ＭＰ２）のドレイン電流をＶＤＤ−ＶＤＳに固定してそのドレイン電流を取り出す回路４５とを有する。
【００３９】
次に、図５の（Ａ）の基本構成を、ｎチャンネルＭＯＳＦＥＴを使用して実現した第３実施例を説明する。
【００４０】
図１１は、第３実施例の電圧−電流変換回路の概略構成を示す図である。図示のように、第３実施例の電圧−電流変換回路は、図５の第１ＭＯＳＦＥＴに相当するＭ１と、第２ＭＯＳＦＥＴに相当するＭ２と、Ｍ２のゲートに印加するゲート電圧ＶＧを供給する電源ＶＧと、２ＶＴ発生回路５１と、固定電圧ＶＧと２ＶＴから電圧ＶＧ−２ＶＴを発生する回路５２と、ＶＧ−２ＶＴと入力電圧Ｖｉｎから電圧ＶＧ−２ＶＴ＋Ｖｉｎを発生する回路５３と、Ｍ１のドレイン電位をＶＤＳに固定してその電流ＩＤ１を取り出すＭ１ドレインバイアス回路５４と、Ｍ２のドレイン電位をＶＤＳに固定してその電流ＩＤ２を取り出すＭ２ドレインバイアス回路５５と、Ｍ２のソースに入力電圧Ｖｉｎを印加するためのＭ２ソースバイアス回路５６と、ＩＤ１とＩＤ２の差電流ＩＯを演算する差演算回路５７とを有する。従って、回路５１から５３で構成される部分が、図５の（Ａ）のドレイン電圧生成回路１５に相当する。
【００４１】
図１２は、第３実施例の電圧−電流変換回路の回路構成を示す図である。電源ＶＧと２ＶＴ発生回路５１は省いている。図示のように、各回路部分の構成は第１実施例の回路部分の構成に類似しており、動作も類似している。また、電圧−電流変換回路全体の動作原理については図５を参照して説明したものと同じであるので、ここではこれ以上の詳しい説明は省略する。
【００４２】
図１３は、第３実施例の電圧−電流変換回路の入力電圧Ｖｉｎと出力電流ＩＯの関係をシミュレーションした結果を示す。図示のように、電源電圧範囲の入力電圧Ｖｉｎに対してほぼリニアな出力電流ＩＯが得られることが分かる。
【００４３】
第３実施例の電圧−電流変換回路では、Ｍ２ソースバイアス回路５６を介してＭ２のソースに入力電圧Ｖｉｎを印加したが、入力電圧Ｖｉｎを直接ソースに印加することも可能である。図１４は、この変形例の回路構成を示す図である。この変形例では、Ｍ２のソース端子に直接入力電圧Ｖｉｎを印加すると共に、この入力電圧Ｖｉｎの入力端子に電流が流れるのを避けるために、ドレイン側から引き出したＩＤ２’をカレントミラー回路で折り返して接地側に引き抜いてＩＤ２’’を発生し、その上で電流ＩＤ２を発生している。他の部分は第３実施例と同じである。
【００４４】
第３実施例の電圧−電流変換回路も、電源電圧範囲の入力信号に対してリニアな出力特性を示すので、この回路を２個使用してＲａｉｌ−ｔｏ−ＲａｉｌのＯＴＡ回路が実現できる。図１５は、第３実施例の電圧−電流変換回路を２個使用したＯＴＡ回路の概略構成を示す図である。図示のように、このＯＴＡ回路は、ＶＧ−２ＶＴとＶＤＤ−ＶＧ＋２ＶＴを発生する回路６１と、Ｍ１１回路６２と、Ｍ１２回路６３と、Ｍ２１回路６４と、Ｍ２２回路６５と、差出力演算回路６６とを有する。回路６１は図１２の回路５２の部分に相当し、Ｍ１１回路６２とＭ２１回路６４は図１２のＭ１と回路５４の部分に相当し、Ｍ１２回路６３とＭ２２回路６５は図１２のＭ２と回路５５と回路５６で構成される部分又は図１４のＭ２と回路５５’とカレントミラー回路で構成される部分に相当する。なお、図１２の回路５３は、Ｍ１２回路６３，Ｍ２２回路６５に含まれる。このＯＴＡでも、差出力演算回路６６は、ＩＤ１１とＩＤ２２の和及びＩＤ１２とＩＤ２１の和を演算した上で、その差を演算している。
【００４５】
このＯＴＡの具体的な回路構成を図１６から図１９に示す。図１６はＶＧ−２ＶＴとＶＤＤ−ＶＧ＋２ＶＴを発生する回路６１を、図１７の（Ａ）と（Ｂ）はＭ１１回路６２とＭ２１回路６４を、図１８はＭ１２回路６３を、図１９はＭ２２回路６５を示す。
【００４６】
図２０は、第４実施例の電圧−電流変換回路の回路構成を示す図である。第４実施例は、図５の（Ａ）の基本構成を、ｐチャンネルＭＯＳＦＥＴを使用して実現したものである。図示のように、第４実施例の電圧−電流変換回路は、第１ＭＯＳＦＥＴに相当するＭＰ１と、第２ＭＯＳＦＥＴに相当するＭＰ２と、固定電圧ＶＧと｜２ＶＴＰ｜から電圧ＶＧ＋｜２ＶＴＰ｜を発生する回路７２と、電圧Ｖｉｎ−ＶＤＤ＋２｜ＶＴＰ｜＋ＶＧを発生する回路７３と、Ｍ１のドレイン電位をＶＧ＋２｜ＶＴＰ｜に固定してその電流ＩＤＰ１を取り出すＭ１ドレインバイアス回路７４と、Ｍ２のドレイン電位をＶｉｎ−ＶＤＤ＋２｜ＶＴＰ｜＋ＶＧに固定してその電流ＩＤ２を取り出すＭ２ドレインバイアス回路７５と、Ｍ２のソースに入力電圧Ｖｉｎを印加するためのＭ２ソースバイアス回路７６とを有する。差電流演算回路などは省略している。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、同一極性のＭＯＳＦＥＴを使用しているのでトランスコンダクタンスパラメータのばらつきが少なく、トランスコンダクタンスをほぼ一定に設定できるＲａｉｌ−ｔｏ−Ｒａｉｌの電圧−電流変換回路及びＯＴＡを、簡単な構成で実現できる。
【図面の簡単な説明】
【図１】ＯＴＡの一般的な回路図記号を示す図である。
【図２】ｐチャンネルＭＯＳＦＥＴとｎチャンネルＭＯＳＦＥＴによるＯＴＡ回路を組み合わせたＲａｉｌ−ｔｏ−ＲａｉｌのＯＴＡの従来例を示す図である。
【図３】本発明の電圧−電流変換回路の基本構成を示す図である。
【図４】本発明の電圧−電流変換回路を実現する第１の態様の基本回路構成とその動作原理を説明する図である。
【図５】本発明の電圧−電流変換回路を実現する第２の態様の基本回路構成とその変形例を示す図である。
【図６】本発明の第１の態様の電圧−電流変換回路をｎチャンネルＭＯＳＦＥＴで実現した第１実施例の電圧−電流変換回路の回路構成を示す図である。
【図７】本発明の実施例で使用する２ＶＴ発生回路の回路構成例を示す図である。
【図８】第１実施例の電圧−電流変換回路を２個使用したＯＴＡの概略構成を示す図である。
【図９】図９のＯＴＡの回路構成を示す図である。
【図１０】本発明の第１の態様の電圧−電流変換回路をｐチャンネルＭＯＳＦＥＴで実現した第２実施例の電圧−電流変換回路の回路構成を示す図である。
【図１１】本発明の第２の態様の電圧−電流変換回路をｎチャンネルＭＯＳＦＥＴで実現した第３実施例の電圧−電流変換回路の概略構成を示す図である。
【図１２】第３実施例の電圧−電流変換回路の回路構成を示す図である。
【図１３】第３実施例の電圧−電流変換回路の入力電圧−出力電流の特性を示す図である。
【図１４】第３実施例の変形例の電圧−電流変換回路の回路構成を示す図である。
【図１５】第３実施例の電圧−電流変換回路を２個使用したＯＴＡの概略構成を示す図である。
【図１６】図１５のＯＴＡの回路構成の一部を示す図である。
【図１７】図１５のＯＴＡの回路構成の一部を示す図である。
【図１８】図１５のＯＴＡの回路構成の一部を示す図である。
【図１９】図１５のＯＴＡの回路構成の一部を示す図である。
【図２０】本発明の第２の態様の電圧−電流変換回路をｐチャンネルＭＯＳＦＥＴで実現した第４実施例の電圧−電流変換回路の回路構成を示す図である。
【符号の説明】
１１，Ｍ１，Ｍ１１，Ｍ２１，ＭＰ１…第１ＭＯＳＦＥＴ
１２，Ｍ２，Ｍ１２，Ｍ２２，ＭＰ２…第２ＭＯＳＦＥＴ
１３…差電流演算回路
１４…ゲート電圧生成回路
１５…ドレイン電圧生成回路
１６…ゲートバイアス生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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