(57)【特許請求の範囲】
【請求項１】
１個の論理値の伝搬に電源線とは別の２本の線からなる信号線の組を用いる論理回路であって、該信号線の組が信号の値として有効値と休止値をとり、かつ有効値においては該信号線の組の各々が互いに排他的信号値をとり休止値においては該信号線の組の各々が同一信号値をとるものであって、さらに１個の論理値の伝搬においては、前記信号線の組が取る信号の値が休止値から一つの有効値に変化し該有効値から再び休止値に戻ることをもってなされる論理回路において、
論理関数の機能を実現する基本論理ゲートが、入力として１個以上の信号線の組（２０）を有し出力として１個の信号線の組（２１，２２）を有し、かつ該基本論理ゲートは入力に休止値が含まれるとき休止値を出力し、かつ該基本論理ゲートはすべての入力が有効値をとるとき論理関数の機能に応じた有効値を出力するものであって、かつ該基本論理ゲートにおける入力の信号値変化により出力の信号値が変化するまでの遅延時間が、出力が休止値から有効値へ変化するときの遅延時間は短くかつ出力が有効値から休止値へ変化するときの遅延時間は長くなるように非対称に設計されていることを特徴とした論理回路。
【請求項２】
出力としての１個の信号線の組（２１，２２）を各々自らの出力とする２個の出力インバータ（２３，２４）と、入力としての１個以上の信号線の組（２０）および前記出力インバータ（２３，２４）の各々の入力線（２５，２６）およびＶＤＤ電源線（２７）に接続するＰＭＯＳネットワーク（２９）と、入力としての１個以上の信号線の組（２０）および前記出力インバータの各々の入力線（２５，２６）およびＧＮＤ電源線（２８）に接続するＮＭＯＳネットワーク（３０）よりなり、該ＰＭＯＳネットワーク（２９）が複数のＰＭＯＳトランジスタの相互接続にて構成され該ＮＭＯＳネットワーク（３０）が複数のＮＭＯＳトランジスタの相互接続にて構成された「請求項１」記載の論理回路。
【請求項３】
１個の信号線の組に含まれる２本の線がともに電圧レベルＬ、すなわちＧＮＤ電位であるときを休止値と約束するものであって、
ＮＭＯＳネットワーク（３０）が出力インバータの各々の入力線（２５，２６）を駆動する電流駆動力が、ＰＭＯＳネットワーク（２９）が出力インバータの各々の入力線（２５，２６）を駆動する電流駆動力より大きくなるように設定し、かつ出力インバータ（２３，２４）に含まれるＰＭＯＳトランジスタの電流駆動力が、出力インバータ（２３，２４）に含まれるＮＭＯＳトランジスタの電流駆動力より大きくなるように設定することで、入力の信号値変化により出力の信号値が変化するまでの遅延時間が、出力が休止値から有効値へ変化するときの遅延時間は短くかつ出力が有効値から休止値へ変化するときの遅延時間は長くなることを実現した「請求項２」記載の論理回路。
【請求項４】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート幅ｗを変えることによって電流駆動力の大小を実現した「請求項３」記載の論理回路。
【請求項５】
ＰＭＯＳネットワーク（２９）は、入力としての１個以上の信号線の組（２０）のうち少なくとも１個以上が休止値をとるとき、ＶＤＤ電源線（２７）と一方の出力インバータの入力線（２５）との間の信号経路（３１）およびＶＤＤ電源線（２７）と他方の出力インバータの入力線（２６）との間の信号経路（３２）の双方を導通させるように動作し、さらにＰＭＯＳネットワーク（２９）は、入力としての１個以上の信号線の組（２０）のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路（３１，３２）のいずれか一方を導通状態に、他方を遮断状態にさせるように動作し、
かつＮＭＯＳネットワーク（３０）は、入力としての１個以上の信号線の組（２０）のうち少なくとも１個以上が休止値をとるとき、ＧＮＤ電源線（２８）と一方の出力インバータの入力線（２５）との間の信号経路（３３）およびＧＮＤ電源線（２８）と他方の出力インバータの入力線（２６）との間の信号経路（３４）の双方を遮断するように動作し、さらＮＭＯＳネットワーク（３０）は、入力としての１個以上の信号線の組（２０）のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路（３３，３４）のいずれか一方を導通状態に、他方を遮断状態にさせるように動作しかつこのとき出力インバータの各々の入力線（２５，２６）の一方がＶＤＤ電源線（２７）のみと導通し他方がＧＮＤ電源線（２８）のみと導通するように機能する「請求項２」または「請求項３」または「請求項４」記載の論理回路。
【請求項６】
ＰＭＯＳネットワーク（２９）は、入力としての１個以上の信号線の組（２０）の全てが休止値をとるとき、ＶＤＤ電源線（２７）と一方の出力インバータの入力線（２５）との間の信号経路（３１）およびＶＤＤ電源線（２７）と他方の出力インバータの入力線（２６）との間の信号経路（３２）の双方を導通させるように動作し、さらにＰＭＯＳネットワーク（２９）は、入力としての１個以上の信号線の組（２０）のうち特定の一部が有効値をとり他が休止値をとる場合および入力としての１個以上の信号線の組（２０）の全てが有効値をとる場合の両方において、前記二つの信号経路（３１，３２）の双方を遮断状態にさせるように動作し、
かつＮＭＯＳネットワーク（３０）は、入力としての１個以上の信号線の組（２０）のうち少なくとも１個以上が休止値をとるとき、ＧＮＤ電源線（２８）と一方の出力インバータの入力線（２５）との間の信号経路（３３）およびＧＮＤ電源線（２８）と他方の出力インバータの入力線（２６）との間の信号経路（３４）の双方を遮断するように動作し、さらＮＭＯＳネットワーク（３０）は、入力としての１個以上の信号線の組（２０）のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路（３３，３４）のいずれか一方を導通状態に、他方を遮断状態にさせるように動作する「請求項２」または「請求項３」または「請求項４」記載の論理回路。
【請求項７】
出力インバータの各々の入力線（２５，２６）に対して、電荷保持用ＰＭＯＳトランジスタ（３５，３６）を付加した「請求項６」記載の論理回路。
【請求項８】
リセット用入力（４１）または（４２）を備え、該リセット用入力に有効な入力があるとき、入力としての１個以上の信号線の組（２０）の値に関わらず、出力としての１個の信号線の組（２１，２２）の値を強制的に休止値とする手段を備えた「請求項１〜７」記載の論理回路。
【請求項９】
リセット用入力（４１）または（４２）を備え、該リセット用入力に有効な入力があるとき、入力としての１個以上の信号線の組（２０）の値に関わらず、出力としての１個の信号線の組（２１，２２）の値を強制的に休止値とする手段を備えた論理回路であって、
出力インバータの各々の入力線（２５，２６）とＶＤＤ電源線（２７）とを導通させるためのＰＭＯＳトランジスタ（３７）と、出力インバータの各々の入力線（２５，２６）とＧＮＤ電源線（２８）との間の信号経路を遮断するためのＮＭＯＳトランジスタ（３８）とを設け、ＰＭＯＳトランジスタ（３７）およびＮＭＯＳトランジスタ（３８）のゲート入力にリセット用入力（４２）を接続することにより、出力としての１個の信号線の組（２１，２２）の値を強制的に休止値とする手段を構成した「請求項３〜７」記載の論理回路。
【請求項１０】
リセット用入力（４１）または（４２）を備え、該リセット用入力に有効な入力があるとき、入力としての１個以上の信号線の組（２０）の値に関わらず、出力としての１個の信号線の組（２１，２２）の値を強制的に休止値とする手段を備えた論理回路であって、
２個の出力インバータ（２３，２４）を２個の２入力ＮＯＲゲート（４３，４４）に置換し、該２入力ＮＯＲゲート（２３，２４）に含まれるＰＭＯＳトランジスタの電流駆動力を該２入力ＮＯＲゲート（２３，２４）に含まれるＮＭＯＳトランジスタの電流駆動力より大きく設定し、かつ一方の出力インバータ（２３）と置換した２入力ＮＯＲゲート（４３）の第一の入力を置換前の該出力インバータ（２３）の入力線（２５）に接続しさらに第二の入力をリセット用入力（４１）に接続し、かつ他方の２入力ＮＯＲゲート（４４）の第一の入力を置換前の他方の出力インバータの入力線（２６）に接続しさらに第二の入力をリセット用入力（４１）に接続することで、出力としての１個の信号線の組（２１，２２）の値を強制的に休止値とする手段を構成した「請求項３〜７」記載の論理回路。
【請求項１１】
「請求項１〜７」記載の基本論理ゲート（１）が複数個集まって何らかの論理機能を実現するように構成された基本論理ゲート回路ブロック（６１）を構成要素として備え、さらに「請求項８〜１０」記載のリセット用基本論理ゲートであってリセット用入力ＲＢ（４２）を持つリセット用基本論理ゲート（３）またはリセット用入力Ｒ（４１）を持つリセット用基本論理ゲート（２）のうちいずれかが複数個集まって何らかの論理機能を実現するように構成されかつ前記複数個のリセット用基本論理ゲートの全てのリセット用入力ＲＢ（４２）またはＲ（４１）を相互接続した共通のリセット用入力を備えるリセット用基本論理ゲート回路ブロック（６２）を構成要素として備えるものであって、
外部入力が与えられる部分にリセット用基本論理ゲート回路ブロック（６２）を配置し、その後段に該リセット用基本論理ゲート回路ブロック（６２）の出力を自らの入力とする基本論理ゲート回路ブロック（６１）を配置し、さらにその後段に、リセット用基本論理ゲート回路ブロック（６２）と該リセット用基本論理ゲート回路ブロック（６２）の出力を自らの入力とする基本論理ゲート回路ブロック（６１）とを組として、１個以上の組を接続した構成をとり、かつ最終段の基本論理ゲート回路ブロック（６１）の出力を外部出力とするものであって、さらに全てのリセット用基本論理ゲート回路ブロック（６２）の前記共通のリセット用入力を相互接続し共通のリセット信号ＧＲを供給した論理回路。
【請求項１２】
リセット用入力（４１）または（４２）に有効な入力があるときは、入力としての１個以上の信号線の組（２０）の値に関わらず、出力としての１個の信号線の組（２１，２２）の値を強制的に休止値とし、またリセット用入力（４１）または（４２）に有効な入力がないとき、はじめに入力としての１個以上の信号線の組（２０）に休止値が含まれれば出力としての１個の信号線の組（２１，２２）を休止値とし、その後入力としての１個以上の信号線の組（２０）の全てに有効値が揃えば、出力としての１個の信号線の組（２１，２２）に有効値を出力するものであるが、
リセット用入力（４１）または（４２）に有効な入力がなくかつ入力としての１個以上の信号線の組（２０）の全てが有効値をとりかつ出力としての１個の信号線の組（２１，２２）に有効値を出力しているときに、入力としての１個以上の信号線の組（２０）の１個以上が休止値に変化した後にも出力としての１個の信号線の組（２１，２２）に休止値を出力せず以前と同一の有効値を保持し続けることを実現する手段を備えた「請求項８」または「請求項９」または「請求項１０」記載の論理回路。
【請求項１３】
リセット用入力（４１）または（４２）に有効な入力があるときは、入力としての１個以上の信号線の組（２０）の値に関わらず、出力としての１個の信号線の組（２１，２２）の値を強制的に休止値とし、またリセット用入力（４１）または（４２）に有効な入力がないとき、はじめに入力としての１個以上の信号線の組（２０）に休止値が含まれれば出力としての１個の信号線の組（２１，２２）を休止値とし、その後入力としての１個以上の信号線の組（２０）の全てに有効値が揃えば、出力としての１個の信号線の組（２１，２２）に有効値を出力するものであるが、
リセット用入力（４１）または（４２）に有効な入力がなくかつ入力としての１個以上の信号線の組（２０）の全てが有効値をとりかつ出力としての１個の信号線の組（２１，２２）に有効値を出力しているときに、入力としての１個以上の信号線の組（２０）の１個以上が休止値に変化した後にも出力としての１個の信号線の組（２１，２２）に休止値を出力せず以前と同一の有効値を保持し続けることを実現する手段を備えた「請求項９」または「請求項１０」記載の論理回路であって、
ＰＭＯＳネットワーク（２９）の一方の信号経路（３１）を遮断するためのＰＭＯＳトランジスタ（５１）と他方の信号経路（３２）を遮断するためのＰＭＯＳトランジスタ（５２）を設けかつＮＭＯＳネットワーク（３０）の一方の信号経路（３３）を短絡するためのＮＭＯＳトランジスタ（５３）と他方の信号経路（３４）を短絡するためのＮＭＯＳトランジスタ（５４）を設け、さらに一方の出力（２１）からＰＭＯＳトランジスタ（５１）およびＮＭＯＳトランジスタ（５３）のゲート入力へ信号を帰還する接続を持ちかつ他方の出力（２２）からＰＭＯＳトランジスタ（５２）およびＮＭＯＳトランジスタ（５４）のゲート入力へ信号を帰還する接続を持つことにより、
出力としての１個の信号線の組（２１，２２）に有効値を出力しているときに、入力としての１個以上の信号線の組（２０）の１個以上が休止値に変化した後にも出力としての１個の信号線の組（２１，２２）に休止値を出力せず以前と同一の有効値を保持し続けることを実現する手段を構成した論理回路。
【請求項１４】
「請求項１２」または「請求項１３」に記載の保持機能付きリセット用基本論理ゲートであってリセット用入力Ｒ（４１）を持つものまたはリセット用入力ＲＢ（４２）を持つもののうちいずれかが複数個集まって何らかの論理機能を実現するように構成された保持機能付きリセット用基本論理ゲート回路ブロック（６３）であって、かつ前記複数個の保持機能付きリセット用基本論理ゲートの全てのリセット用入力Ｒ（４１）またはＲＢ（４２）を相互接続した共通のリセット用入力を備える保持機能付きリセット用基本論理ゲート回路ブロック（６３）をもって、「請求項１１」記載の論理回路のうち外部入力に接続するリセット用基本論理ゲート回路ブロック（６２）を置換した論理回路。
【請求項１５】
「請求項１４」記載の第一の論理回路ブロック（６４）と「請求項１４」記載の第二の論理回路ブロック（６４）を設け、前記第一の論理回路ブロックの出力を前記第二の論理回路ブロックの入力とし、前記第一の論理回路ブロックに外部入力を与え、前記第二の論理回路ブロックの出力を外部出力とする構成をとり、かつ前記第一の論理回路ブロックにおける共通のリセット信号ＧＲと前記第二の論理回路ブロックにおける共通のリセット信号ＧＲＢに対し互いに逆相のクロック信号を与えた論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩを構成するために用いる論理回路に関するものであり、その中でも論理回路の動作速度を向上させるとともに消費電力を削減するための回路設計技術に属し、論理値の表現に２本の信号線を用いる二線式論理回路の高速化と消費電力削減を行うものである。
【０００２】
【従来の技術】
ＣＭＯＳプロセスにより製造されるディジタルＬＳＩの構成要素として論理ゲートが用いられる。標準的なＣＭＯＳ論理ゲートは、図３９に示すように、ＶＤＤ電源線２７と出力９６との間に、ＰＭＯＳトランジスタから構成されたＰＭＯＳネットワーク９７を配置し、ＧＮＤ電源線２８と出力９６との間に、ＮＭＯＳトランジスタから構成されたＮＭＯＳネットワーク９８を配置した構成を持つ。入力９５の値に応じて、ＰＭＯＳネットワーク９７とＮＭＯＳネットワーク９８のいずれか一方が導通し、出力９６にＶＤＤ電位またはＧＮＤ電位を出力する。そのようなＣＭＯＳ論理ゲートの具体的回路構成として、ＮＯＴゲート（インバータ）を図４０に、ＮＡＮＤゲートを図４１に示す。従来の標準的なＣＭＯＳ論理ゲートにおいては、入力９５が変化してから出力９６が変化するまでの遅延時間のうち、出力の信号値がＬレベルすなわちＧＮＤ電位から、ＨレベルすなわちＶＤＤ電位に立ち上がるときの遅延時間と、出力９６の信号値がＨレベルからＬレベルに立ち下がるときの遅延時間とが、なるべく均等になるよう回路設計されていた。ここで遅延時間とは、入力信号の電圧がある閾値を越えて変化したときから、出力信号の電圧が同じ閾値を越えて変化したときまでを指すのが普通である。この閾値にはＮＯＴゲートの入力閾値電圧を用いることが多い。
【０００３】
入力の変化から出力の変化までの遅延時間は、内部遅延と負荷遅延を合わせたものとして規定されるが、ＮＯＴやＮＡＮＤゲートに代表されるように入力と出力の信号極性が逆転する反転論理と呼ばれる論理ゲートにおいては、これから説明する負荷遅延が論理ゲートの遅延時間をほぼ決定する。負荷遅延は、ＰＭＯＳネットワーク９７およびＮＭＯＳネットワーク９８の電流駆動力と、負荷となる静電容量の大きさによって決まり、電流駆動力が大きいほど遅延時間は短縮する。出力信号が立ち上がるときの遅延時間は、ＰＭＯＳネットワーク９７の電流駆動力にほぼ反比例し、図４０のＮＯＴゲートにおいては、ＰＭＯＳネットワーク９７に含まれる唯１個のＰＭＯＳトランジスタの電流駆動力により決定される。また出力信号が立ち下がるときの遅延時間は、ＮＭＯＳネットワーク９８の電流駆動力にほぼ反比例し、図４０のＮＯＴゲートにおいては、ＮＭＯＳネットワーク９８に含まれる唯１個のＮＭＯＳトランジスタの電流駆動力により決定される。ＰＭＯＳおよびＮＭＯＳトランジスタの電流駆動力は、トランジスタのゲート幅ｗに比例するが、同じゲート幅ｗのＰＭＯＳトランジスタとＮＭＯＳトランジスタを比べると、キャリヤ易動度の違いによって、前者の駆動力が後者の約２分の１となることが知られている。したがって、出力信号が立ち上がるときの遅延時間と立ち下がるときの遅延時間とを均等にするためには、ＮＯＴゲートの場合、ＰＭＯＳトランジスタのゲート幅ｗをＮＭＯＳトランジスタのゲート幅ｗの２倍にする必要がある。しかしながらそのような比率を用いると、論理ゲートをレイアウト設計したときの面積が大きくなりすぎるため、実用上は、ＮＯＴゲートにおけるＰＭＯＳトランジスタのゲート幅ｗをＮＭＯＳトランジスタのゲート幅ｗの１．５倍前後に設定している。図４０ではＰＭＯＳが２．１マイクロメータ、ＮＭＯＳが１．４マイクロメータであることを示しており、前述のとおり１．５倍の比率となっている。この場合は当然ながら、ＰＭＯＳトランジスタの電流駆動力がＮＭＯＳトランジスタの電流駆動力の０．７５倍しかないために、出力信号が立ち上がるときの遅延時間が立ち下がるときの遅延時間より長くなる。しかしながら一方で、ＮＯＴゲートの入力閾値電圧が低下するために、実質的な遅延時間の増加は小さ目に現れるために、実用上は上述のような比率が用いられている。
【０００４】
図４１のＮＡＮＤゲートでは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅ｗの値をともに２．１マイクロメータとしており、ＮＯＴゲートの場合と異なっている。これはＮＭＯＳトランジスタ２個が直列接続となっていて、ＮＭＯＳネットワーク９８の電流駆動力がトランジスタ１個の場合に比べて低下するのを補うために、ＮＭＯＳトランジスタのゲート幅ｗを大きくしたものである。トランジスタの直列個数が増加するほど電流駆動力は減少するので、ゲート幅ｗを大きく設定しなければならない。トランジスタを２個直列接続した場合に電流駆動力は２分の１になるかというと、動作特性の非直線性のためにそうはならず、ここでは３分の２になると見積もって、ゲート幅ｗの方を２分の３倍にしている。こうすることで、図４１のＰＭＯＳネットワーク９７とＮＭＯＳネットワーク９８の電流駆動力の比は、図４０のＮＯＴゲートの場合と同じになる。以上のように従来技術によるＣＭＯＳ論理ゲートでは、トランジスタのゲート幅ｗを調整して、ＰＭＯＳネットワーク９７とＮＭＯＳネットワーク９８の電流駆動力が設計値となるように調整している。ここで、ＰＭＯＳネットワーク９７とＮＭＯＳネットワーク９８の電流駆動力を著しく非対称となるように設計したとすると、出力が立ち上がるときの遅延時間と立ち下がるときの遅延時間も著しく非対称となって、一般に長い方の遅延時間が回路の動作速度上限を決めてしまうために、従来ＣＭＯＳによる回路設計では、出力の立ち上がりおよび立ち下がりの遅延時間はなるべく均衡化するような回路設計が行われていた。
【０００５】
もう一つの従来技術について述べる。ＣＭＯＳプロセスにより製造されるディジタルＬＳＩの構成要素として用いられる論理回路のうち、もっとも高速動作が可能とされる回路構成の一つにＤＣＶＳ−ＤＯＭＩＮＯがある。文献「Ｋａｎ  Ｍ．  Ｃｈｕ，  ｅｔ．  ａｌ，  Ａ  Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｔｈｅｃｈｎｉｑｕｅｓ：  ＤｉｆｆｅｒｅｎｔｉａｌＣａｓｃｏｄｅ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  Ｌｏｇｉｃ  Ｖｅｒｓｕｓ  Ｃｏｎｖｅｎｔｉｏｎａｌ  Ｌｏｇｉｃ．  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｉｔｓ，  Ｖｏｌ．ＳＣ−２２，  Ｎｏ．４，  Ａｕｇ．１９８７  ｐｐ．５２８−５３２」には他の回路構成との性能比較結果が示されており、ＤＣＶＳ−ＤＯＭＩＮＯの高速性が主張されている。図４２は、ＤＣＶＳ−ＤＯＭＩＮＯの回路構成を示している。ＤＣＶＳ−ＤＯＭＩＮＯは、二線式ダイナミックロジックと呼ばれる回路構成に分類され、プリチャージとエバリュエートと呼ぶ二種類の動作状態を行き来することで動作する。図４２のプリチャージ入力９２がＬレベルのときがプリチャージ状態であり、２個のＰＭＯＳトランジスタ８７は導通状態に、ＮＭＯＳトランジスタ８８は遮断状態になり、出力インバータ８３、８４の入力８５、８６はＨレベルに、出力インバータ８３、８４の出力８１、８２はともにＬレベルとなっている。ＤＣＶＳ−ＤＯＭＩＮＯの入力信号も前段のＤＣＶＳ−ＤＯＭＩＮＯで生成されると考えればよく、各ＤＣＶＳ−ＤＯＭＩＮＯ回路は、プリチャージとエバリュエートの動作モード切り替えを全てが一斉に行う。したがって、今考えている図４２の回路がプリチャージ状態にあるとき、前段の回路も同様であってその出力は全てＬレベルであり、したがって図４２における複数の入力の組８０にはすべて信号値Ｌが来ている。ただし入力の組が３個あれば、前段には３個のＤＣＶＳ−ＤＯＭＩＮＯ回路があることになる。
【０００６】
つぎに図４２のプリチャージ入力９２がＨレベルに変化した場合を考える。これがエバリュエート状態である。２個のＰＭＯＳトランジスタ８７は遮断状態となり、ＮＭＯＳトランジスタ９１が導通状態となる。このとき、ＤＣＶＳ−ＤＯＭＩＮＯ回路の複数の入力の組８０に入力が到着していない間は、ＮＭＯＳネットワーク９０における二つの信号経路９３，９４のいずれもが遮断状態にある。この状態は、２個のＰＭＯＳトランジスタ８７も二つの信号経路９３，９４も遮断状態にあって、ダイナミック動作と呼ばれる状態であり、ＳおよびＳＢ点の電圧は、寄生コンデンサ成分に蓄えられた電荷によりＨレベルに保たれている。このときトランジスタのリーク電流によりＳおよびＳＢ点の電位が低下することを防ぐために、電流駆動力のごく弱い２個のＰＭＯＳトランジスタ８９を設けて、電荷保持の補助をさせている。ＰＭＯＳトランジスタ８９は、出力８１，８２にＬレベルが出力されている間だけ導通している。つぎに複数の入力の組８０の全てに入力が到着すると、前記信号経路９３，９４のいずれか一方が導通状態に変化し、その結果ＳまたはＳＢ点の一方の信号値がＨレベルからＬレベルに変化し、したがって出力８１，８２の対応する側がＬレベルからＨレベルに変化する。この時点で図４２の回路は出力を出したことになる。すなわち、ＤＣＶＳ−ＤＯＭＩＮＯ回路では、プリチャージ状態においては二つの出力８１，８２はともにＬレベルであって出力が確定していないことを表し、つぎにエバリュエート状態においては、入力の組８０の一部に値が到着していない間は出力は確定しておらず、つぎに入力の組８０のすべてに値が到着すると、二つの出力８１，８２のいずれかがＨレベルに変化して出力が確定したことを現す。別の言葉で言えば、二つの出力８１，８２の値が排他的な値（｛Ｈ，Ｌ｝または｛Ｌ，Ｈ｝）をとることをもって出力が確定したことと約束している。ＤＣＶＳ−ＤＯＭＩＮＯのＤＯＭＩＮＯという名前の由来は、前段の出力が確定するとそれが引き金となって後段の出力が確定し、それが将棋倒しのようにさらに後段に伝搬していく動作形態によっている。
【０００７】
ＤＣＶＳ−ＤＯＭＩＮＯのＮＭＯＳネットワーク９０の具体的事例を図４３に示す。これは多数決論理を実現する回路である。３個の入力の組ＡＩとＡＩＢ、ＢＩとＢＩＢ、ＣＩとＣＩＢのいずれか１個以上に有効な入力が到着していない状態、すなわち入力値が｛Ｌ，Ｌ｝であるときは、図４３の信号線８５から９１に至る信号経路および、信号線８６から９１に至る信号経路のいずれもが遮断状態にある。一方３個の入力の組の全てに有効な入力（｛Ｈ，Ｌ｝または｛Ｌ，Ｈ｝）が到着すると、信号線８５から９１に至る信号経路か、信号線８６から９１に至る信号経路のいずれかが導通し、これをもって図４２の二つの出力８１，８２のいずれか対応する方がＬからＨに変化する。ＤＣＶＳ−ＤＯＭＩＮＯは、一般的なＣＭＯＳプロセスで製造可能な論理回路のうちでもっとも高速なものの一つであるが、欠点や改良の余地が無いわけではない。重大な欠点は、ＤＣＶＳ−ＤＯＭＩＮＯ回路で構成される全ての論理ゲートがプリチャージ信号を必要とすることである。プリチャージ信号は一種のクロック信号であって、動作周期ごとにかならず値が変化し、プリチャージ信号の長大な配線部分の静電容量を絶えず充放電するために、消費電力が大きいことである。またＤＣＶＳ−ＤＯＭＩＮＯ回路の動作速度を決めるものの一つは、ＮＭＯＳネットワーク９０の電流駆動力であるが、ＮＭＯＳネットワーク９０にはかならず直列にＮＭＯＳトランジスタ８８がプリチャージ信号を受けるために挿入されていて、ＮＭＯＳトランジスタの直列接続段数を増加させており、これが電流駆動力を低下させ動作速度を減少させる原因となっている。
【０００８】
【発明が解決しようとする課題】
本発明が解決しようとしている課題は二種類ある。第一は、従来のＣＭＯＳ技術による設計においては、信号の立ち上がり遷移時間と立ち下がり遷移時間をなるべく均等になるよう努力し、またそのようにしなければ高速の回路が得られなかったものに対して、信号の立ち上がりおよび立ち下がり遷移の一方を他方より意図的に高速化し、それを回路の高速動作に結び付けることが可能な論理回路を実現することである。第二は、従来技術の中でもっとも高速な論理回路の一つとされるＤＣＶＳ−ＤＯＭＩＮＯの課題であった消費電力の大きさを改善し、同時にさらなる高速化を実現することである。本発明は、上述の二種類の課題を同時に解決する論理回路を実現するものである。
【０００９】
【課題を解決するための手段】
それではつぎに、課題を解決するための手段について述べる。「請求項１」から「請求項７」に対応する手段は、論理ゲートの出力信号が立ち上がるときの遅延時間と立ち下がるときの遅延時間を意図的に非対称に設計し、論理ゲートが多段に接続された回路ブロックに入力が入ってから出力が得られるまでの遅延を短縮するのに有効となるような論理ゲートの回路構成に関するものであり、同時に動作速度の速いＤＣＶＳ−ＤＯＭＩＮＯよりさらに高速で消費電力の小さい論理ゲートを実現可能にするためのものである。
「請求項１」から「請求項４」に対応する手段は、上記論理ゲートの基本的構成を与えるものであり、「請求項５」に対応する手段は、上記論理ゲートの第一のより詳細な構成を与えるものであり、さらに「請求項６」および「請求項７」は、上記論理ゲートの第二のより詳細な構成を与えるものである。
【００１０】
「請求項１」に対応する手段は、１個の論理値を伝搬するために二本の信号線からなる信号線の組を用いる二線式論理回路を対象とする。また信号線の組が表現する値として、休止値と有効値の二種類を用い、休止値は二本の信号線の値が同じである｛Ｌ，Ｌ｝または｛Ｈ，Ｈ｝の場合とし、有効値は二本の信号線の値が互いに排他的である｛Ｈ，Ｌ｝および｛Ｌ，Ｈ｝の場合として、有効値の二種類の場合により論理０および論理１を表現するものである。さらに１個の論理値の伝搬にあたっては、信号線の組が表現する値が、最初に休止値であったものが次に論理０または論理１のいずれかを現す有効値に変化し、そののち再び休止値に戻ることをもってなすものとする。以上のように信号線を利用する論理回路であって、１個の論理関数の機能を実現する基本論理ゲートが、１個以上の信号線の組２０を入力とし、１個の信号線の組２１、２２を出力とし、さらにこの基本論理ゲートは、入力の１個以上が休止値であるときには休止値を出力し、全ての入力が有効値であるときには論理関数の機能に応じた有効値を出力する。さらにこの基本論理ゲートは、入力が変化してから出力が変化するまでの遅延時間が、休止値から有効値へ変化するときは短く、有効値から休止値へ変化するときは長くなるように非対称に構成されたものである。
【００１１】
「請求項２」に対応する手段は、「請求項１」に対応する手段に対して一つの具体的回路構造を与えるものである。「請求項２」に対応する手段は、出力としての１個の信号線の組２１，２２を各々自らの出力とする２個の出力インバータ２３，２４と、入力としての１個以上の信号線の組２０および前記出力インバータ２３，２４の各々の入力線２５，２６およびＶＤＤ電源線２７の三者に接続するＰＭＯＳネットワーク２９と、入力としての１個以上の信号線の組２０および前記出力インバータの各々の入力線２５，２６およびＧＮＤ電源線２８の三者に接続するＮＭＯＳネットワーク３０よりなる。ここでＰＭＯＳネットワーク２９は複数のＰＭＯＳトランジスタの相互接続にて構成されＮＭＯＳネットワーク３０は複数のＮＭＯＳトランジスタの相互接続にて構成される。
【００１２】
「請求項３」に対応する手段は、「請求項２」に対応する手段に対して、一つの具体的信号レベルの与え方ならびにそれに関連する回路特性を規定するものである。１個の信号線の組２１，２２に含まれる２本の線がともに電圧レベルＬ、すなわちＧＮＤ電位であるときを休止値と約束し、そうでないときすなわち２本の線の一方が電圧レベルＨ（ＶＤＤ電位）、他方が電圧レベルＬであるときを有効値と約束するものであって、ＮＭＯＳネットワーク３０が出力インバータの各々の入力線２５，２６を駆動する電流駆動力が、ＰＭＯＳネットワーク２９が出力インバータの各々の入力線２５，２６を駆動する電流駆動力より大きくなるように設定し、かつ出力インバータ２３，２４に含まれるＰＭＯＳトランジスタの電流駆動力が、出力インバータ２３，２４に含まれるＮＭＯＳトランジスタの電流駆動力より大きくなるように設定することで、入力の信号値変化により出力の信号値が変化するまでの遅延時間が、出力が休止値から有効値へ変化するときの遅延時間は短くかつ出力が有効値から休止値へ変化するときの遅延時間は長くなる非対称性を実現したものである。
【００１３】
「請求項４」に対応する手段は、「請求項３」に対応する手段に対して、回路特性を実現する方法を具体的に規定したものである。すなわち、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート幅ｗを変えることによって電流駆動力の大小を実現する。
【００１４】
つぎに上記手段により、いかに前記課題を解決するかについて説明する。複数の基本論理ゲートを用い、一つの基本論理ゲートの出力が他の基本論理ゲートの入力に接続するようにして、基本論理ゲートの多段接続を構成した場合を考える。ただし、自らの出力が他の基本論理ゲートを介して再び自らの入力に戻るような環状接続は許さないものとする。初期状態は、前記基本論理ゲートの多段接続に与えられる入力は休止値であり、すべての基本論理ゲートの出力も休止値であるとする。つぎに前記基本論理ゲートの多段接続に入力として有効値を与えると、まず初段の基本論理ゲートが有効値を出力し、それが次段の基本論理ゲートの入力となって、その結果次段の基本論理ゲートが有効値を出力し、順次後段の基本論理ゲートに有効値が伝搬して、最終的に前記基本論理ゲートの多段接続の出力に有効値が現れる。そののち、前記基本論理ゲートの多段接続の入力を休止値に変化させると、有効値の場合と同様に休止値が順次後段に伝搬し、最終的に、前記基本論理ゲートの多段接続の出力に休止値が現れる。
【００１５】
このとき、本発明によれば、基本論理ゲートの入力に有効値が到着してから有効値を出力するときの遅延時間が、入力に休止値が到着して休止値を出力するときの遅延時間よりも短いので、前記基本論理ゲートの多段接続の入力から出力に向かって有効値が伝搬するときに要する時間の方が、休止値が伝搬するときに要する時間に比べて短くなる。このように有効値の伝搬だけを高速化して、論理回路に有効な入力を与えてから有効な出力を得るまでの時間を短縮することができるのは、前述の二線式論理回路の性質によっている。すなわち、二線式論理回路では、論理０の伝搬も論理１の伝搬も有効値の伝搬であって、基本論理ゲートにおける有効値出力の遅延時間を短縮することで論理１の伝搬も論理０の伝搬も高速化することができるわけである。一方従来のＣＭＯＳ論理ゲートでは、論理１の伝搬と論理０の伝搬の遅延時間は、それぞれ出力信号が立ち上がるときの遅延時間と立ち下がるときの遅延時間に対応しており、一方を短く他方を長くすることによって高速化を図ることはできなかった。従来のＣＭＯＳ論理ゲートでは、高速化のためには出力の立ち上がり遅延時間も立ち下がり遅延時間も共に短縮しなければならず、これを実現するためにＰＭＯＳトランジスタとＮＭＯＳトランジスタの双方のゲート幅ｗを大きくして電流駆動力を増加させ遅延を短縮することが行われる。しかしながらこの方法は、論理ゲートの出力に負荷として接続される次段の論理ゲートにおいてもゲート幅ｗを増加させることになるため、結果として負荷容量が大きくなり、十分な高速化の効果は得られず、さらに消費電力増加とＬＳＩチップ面積増加の問題を伴うため、必要なときだけそれを覚悟で実施していた。
【００１６】
一方従来技術であるＤＣＶＳ−ＤＯＭＩＮＯは、二線式ダイナミックロジックと呼ばれる回路構成に分類され、本発明の基本論理ゲートとよく似た構成を持っているが、プリチャージ入力と呼ばれるクロック入力を持つことが最大の違いである。このクロック入力を持っていることが消費電力の大きい要因である。本発明による基本論理ゲートではクロック入力を必要とせず、その分低消費電力である。ＤＣＶＳ−ＤＯＭＩＮＯでは、プリチャージ状態のときに２本の出力線の値がともにＬとなり、本発明の基本論理ゲートと敢えて対応させるならば休止状態に相当するが、論理回路を構成する全てのＤＣＶＳ−ＤＯＭＩＮＯ論理ゲートが一斉にプリチャージ状態になるよう制御されるために、休止値を伝搬するという概念が存在しない。すなわちＤＣＶＳ−ＤＯＭＩＮＯでは、一斉にプリチャージ状態をつくったあと、エバリュエート状態にしてから入力から有効な信号を伝搬させるのであって、有効値の伝搬する遅延時間と休止値の伝搬する遅延時間を非対称に設計するという考え方は存在しなかった。
【００１７】
本発明によれば、有効値の伝搬する遅延時間と休止値の伝搬する遅延時間を非対称にする手段を用いて高速化を図っているが、その手段については、１個の信号線の組２１，２２に含まれる２本の線がともに電圧レベルＬ、すなわちＧＮＤ電位であるときを休止値と約束する場合について、「請求項３」で構成を規定している。すなわちＮＭＯＳネットワーク３０が出力インバータの各々の入力線２５，２６を駆動する電流駆動力が、ＰＭＯＳネットワーク２９が出力インバータの各々の入力線２５，２６を駆動する電流駆動力より大きくなるように設定してあるために、出力インバータの各々の入力線２５，２６に現れる電圧の遷移時間は、ＮＭＯＳネットワークの働きでＨレベルからＬレベルに遷移する時間が短く、ＰＭＯＳネットワークの働きでＬレベルからＨレベルに遷移する時間は長い。さらに出力インバータ２３，２４に含まれるＰＭＯＳトランジスタの電流駆動力が、出力インバータ２３，２４に含まれるＮＭＯＳトランジスタの電流駆動力より大きくなるように設定されているため、出力信号線２１，２２に現れる信号レベルの遷移時間は、ＬからＨへの立ち上がり遷移時間は短く、ＨからＬへの立ち下がり遷移時間は長くなる。さらに出力インバータの各々の入力線２５，２６における信号の遷移時間がＨからＬへの遷移時間が短いことから、出力信号線２１，２２においては逆向きの信号遷移すなわちＬからＨへの遷移時間の短縮をさらに加速することになる。以上のことから、入力の信号値変化により出力の信号値が変化するまでの遅延時間が、出力が休止値から有効値へ変化するときの遅延時間は短く、出力が有効値から休止値へ変化するときの遅延時間は長くなる非対称性を実現し、有効値の伝搬遅延を短縮することによる高速化を達成している。なお「請求項４」に対応する手段によれば、ＰＭＯＳネットワーク２９に含まれるＰＭＯＳトランジスタのゲート幅ｗを縮小し、ＮＭＯＳネットワーク３０に含まれるＮＭＯＳトランジスタのゲート幅ｗを拡大することで前記遅延時間の非対称性を実現するため、論理回路の入力側から見たときの負荷容量は、ＰＭＯＳ側が減少しＮＭＯＳ側が増加するために全体としては大きな変化がない。すなわち、負荷容量の増加にともなう消費電力増加や遅延の増加は存在せず、遅延時間の非対称性を用いることで有効値の伝搬遅延は中間的な遅延時間より短縮し、休止値の伝搬遅延は中間的な遅延時間より拡大したことになり、そのうちの有効値伝搬遅延の短縮が回路動作の高速化にそのまま寄与している。
【００１８】
また本発明による論理回路は、ＤＣＶＳ−ＤＯＭＮＯに存在するプリチャージ入力９２を必要としない。したがって、プリチャージ用のクロック信号を分配する回路の動作および配線容量の充放電で生じる無駄な電力消費がない。このことから、本発明による論理回路は、ＤＣＶＳ−ＤＯＭＮＯより低消費電力である。またＤＣＶＳ−ＤＯＭＩＮＯにおけるＮＭＯＳネットワーク９０とＧＮＤ電源線２８との間には、ＮＭＯＳトランジスタ８８が存在し、ＮＭＯＳネットワーク９０の電流駆動力を弱めることになっているが、本発明による論理回路では、ＮＭＯＳネットワーク３０とＧＮＤ電源線２８は直結されている。したがってＮＭＯＳネットワーク３０の電流駆動力を弱める要因はなく、本発明による論理回路はＤＣＶＳ−ＤＯＭＩＮＯよりも高速に動作する。
【００１９】
つぎに「請求項５」に対応した手段について説明する。本手段は、「請求項３」ないし「請求項４」に対応する手段に対して、第一のより詳細化した構成を与えるものであって、入力信号とＰＭＯＳネットワーク２９の動作との関係および入力信号とＮＭＯＳネットワーク３０の動作との関係を与えるものである。「請求項５」対応する基本論理ゲートは次のように動作する。すなわち、ＰＭＯＳネットワーク２９は、入力のうち少なくとも１個以上が休止値をとるとき、ＶＤＤ電源線２７と一方の出力インバータの入力線２５との間の信号経路３１、およびＶＤＤ電源線２７と他方の出力インバータの入力線２６との間の信号経路３２をともに導通させるように動作し、さらにＰＭＯＳネットワーク２９は、入力のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路３１、３２のいずれか一方を導通状態に、他方を遮断状態にさせるように動作する。またＮＭＯＳネットワーク３０は、入力の少なくとも１個以上が休止値をとるとき、ＧＮＤ電源線２８と一方の出力インバータの入力線２５との間の信号経路３３およびＧＮＤ電源線２８と他方の出力インバータの入力線２６との間の信号経路３４の双方を遮断するように動作し、さらＮＭＯＳネットワーク３０は、入力のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路３３、３４のいずれか一方を導通状態に、他方を遮断状態にさせるように動作するものである。このとき出力インバータの各々の入力線２５、２６から見たとき、ＰＭＯＳネットワークの信号経路が導通している側ではＮＭＯＳネットワークの信号経路は遮断しており、ＰＭＯＳネットワークの信号経路が遮断している側ではＮＭＯＳネットワークの信号経路は導通するように動作するものである。以上のことから上記基本論理ゲートは、入力に休止値が含まれるとき、出力インバータの各々の入力線２５，２６にはＶＤＤ電位が現れることから休止値を出力し、一方すべての入力が有効値をとるとき、論理関数の機能に応じて出力インバータの入力線２５，２６のいずれか一方がＧＮＤ電位に変化することから有効値を出力するものである。以上に説明した動作では、２個の出力インバータの各々の入力線２５、２６は、常にＶＤＤ電源線２７かＧＮＤ電源線２８のいずれかと導通していて、このような基本論理ゲートはスタティック動作をしていると言える。
【００２０】
つぎに「請求項６」ないし「請求項７」に対応した手段について説明する。本手段は、「請求項３」ないし「請求項４」に対応する手段に対して、第二のより詳細化した構成を与えるものであって、入力信号とＰＭＯＳネットワーク２９の動作との関係および入力信号とＮＭＯＳネットワーク３０の動作との関係を与えるものである。「請求項６」ないし「請求項７」に対応する基本論理ゲートは次のように動作するものである。すなわち、ＰＭＯＳネットワーク２９は、入力の全てが休止値をとるとき、ＶＤＤ電源線２７と一方の出力インバータの入力線２５との間の信号経路３１およびＶＤＤ電源線２７と他方の出力インバータの入力線２６との間の信号経路３２の双方を導通させるように動作し、さらにＰＭＯＳネットワーク２９は、入力のうち特定の何個かが有効値をとり他が休止値をとる場合および入力の全てが有効値をとる場合の両方において、前記二つの信号経路３１、３２の双方を遮断状態にさせるように動作するものである。またＮＭＯＳネットワーク３０は、入力の１個以上が休止値をとるとき、ＧＮＤ電源線２８と一方の出力インバータの入力線２５との間の信号経路３３およびＧＮＤ電源線２８と他方の出力インバータの入力線２６との間の信号経路３４の双方を遮断するように動作し、さらにＮＭＯＳネットワーク３０は、入力のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路３３、３４のいずれか一方を導通状態に、他方を遮断状態にさせるように動作するものである。以上に説明した動作では、２個の出力インバータの各々の入力線２５、２６は、ＶＤＤ電源線２７とＧＮＤ電源線２８のいずれとも導通していない期間が存在し、出力インバータの各々の入力線２５、２６の電位は寄生容量に蓄積された電荷によって保たれている。このような基本論理ゲートはダイナミック動作をしていると言える。さらにダイナミック動作をするこの基本論理ゲートは、出力インバータの各々の入力線２５、２６に対して、電荷保持用ＰＭＯＳトランジスタ３５、３６を付加した構成をとってもよい。以上のことから上記基本論理ゲートは、全入力が休止値であるとき、出力インバータの各々の入力線２５，２６にはＶＤＤ電位が現れることから休止値を出力し、その後一部の入力が有効値に変わっても休止値を出力し続け、一方すべての入力が有効値をとるとき、論理関数の機能に応じて出力インバータの入力線２５，２６のいずれか一方がＧＮＤ電位に変化することから有効値を出力するものである。
【００２１】
次に「請求項８」ないし「請求項１５」に対応した手段について説明する。「請求項１」ないし「請求項７」に対応する手段においては、信号の立ち上がり遷移と立ち下がり遷移の時間を非対称に設計することで有効値の伝搬を高速化し、それを回路の高速動作に結び付けるものであったが、休止値の伝搬が遅くなることについてはとくに取り上げていなかった。ここで本発明による基本論理ゲートが多段に接続された論理回路を繰り返し動作させる場合を考える。有効値伝搬が早くなることで論理回路の出力が得られるまでの時間は短縮されるが、一方で休止値伝搬が遅くなるために、繰り返し動作させるときの繰り返し周期は短縮できない。「請求項８」ないし「請求項１１」に対応した手段は、基本論理ゲートが多段に接続された論理回路において休止値伝搬を早くするための構成を与えるものであり、前記論理回路を繰り返し動作させる場合の繰り返し周期を短縮させるものである。「請求項１２」ないし「請求項１５」は、前記論理回路を繰り返し動作させる場合に、有効値伝搬時間の陰に休止値伝搬時間を隠して、実質的に回路の繰り返し動作周期を有効値伝搬時間付近まで短縮することのできる構成を与えるものである。
【００２２】
次に「請求項８」に対応する手段について説明する。「請求項８」に対応する手段は、「請求項１」ないし「請求項７」に対応する基本論理ゲートを拡張したものであり、休止値の伝搬を開始させるためのリセット用基本論理ゲートの構成を与える。「請求項８」に対応する手段は、「請求項１」ないし「請求項７」に対応する基本論理ゲートに対して、リセット用入力４１または４２を備え、該リセット用入力に有効な入力があるとき、入力としての１個以上の信号線の組２０の値に関わらず、出力としての１個の信号線の組２１，２２の値を強制的に休止値とするものである。
【００２３】
「請求項９」に対応する手段は、前記「請求項８」に対応する手段に対して第一のより詳細な構成を与える。
「請求項９」に対応する手段は、「請求項３」ないし「請求項７」に対応する基本論理ゲートに対して、出力インバータの各々の入力線２５，２６とＶＤＤ電源線２７とを導通させるためのＰＭＯＳトランジスタ３７と、出力インバータの各々の入力線２５，２６とＧＮＤ電源線２８との間の信号経路を遮断するためのＮＭＯＳトランジスタ３８とを設け、ＰＭＯＳトランジスタ３７およびＮＭＯＳトランジスタ３８のゲート入力にリセット用入力４２を接続することにより、出力としての１個の信号線の組２１，２２の値を強制的に休止値とするものである。
【００２４】
「請求項１０」に対応する手段は、前記「請求項８」に対応する手段に対して第二のより詳細な構成を与える。
「請求項１０」に対応する手段は、「請求項３」ないし「請求項７」に対応する基本論理ゲートに対して、２個の出力インバータ２３，２４を２個の２入力ＮＯＲゲート４３，４４に置換し、該２入力ＮＯＲゲート２３，２４に含まれるＰＭＯＳトランジスタの電流駆動力を該２入力ＮＯＲゲート２３，２４に含まれるＮＭＯＳトランジスタの電流駆動力より大きく設定し、かつ一方の出力インバータ２３と置換した２入力ＮＯＲゲート４３の第一の入力を置換前の該出力インバータ２３の入力線２５に接続しさらに第二の入力をリセット用入力４１に接続し、かつ他方の２入力ＮＯＲゲート４４の第一の入力を置換前の他方の出力インバータの入力線２６に接続しさらに第二の入力をリセット用入力４１に接続することで、出力としての１個の信号線の組２１，２２の値を強制的に休止値とするものである。
【００２５】
「請求項１１」に対応する手段は、「請求項１」ないし「請求項７」に対応する基本論理ゲートからなる基本論理ゲート回路ブロックと、「請求項８」ないし「請求項１０」に対応するリセット用基本論理ゲートからなるリセット用基本論理ゲート回路ブロックの二種類を組み合わせることによって、休止値の伝搬時間を短縮するものである。
「請求項１１」に対応する手段は、「請求項１」ないし「請求項７」記載の基本論理ゲート１が複数個集まって何らかの論理機能を実現するように構成された基本論理ゲート回路ブロック６１を構成要素として備える。さらに「請求項８」ないし「請求項１０」記載のリセット用基本論理ゲートであってリセット用入力ＲＢ４２を持つリセット用基本論理ゲート３またはリセット用入力Ｒ４１を持つリセット用基本論理ゲート２のうちいずれかが複数個集まって何らかの論理機能を実現するように構成されたリセット用基本論理ゲート回路ブロック６２を構成要素として備える。このリセット用基本論理ゲート回路ブロック６２は、リセット用基本論理ゲートの全てのリセット用入力ＲＢ４２またはＲ４１を相互接続した共通のリセット用入力を備えるものである。さらに「請求項１１」に対応した手段は、外部入力が与えられる部分にリセット用基本論理ゲート回路ブロック６２を配置し、その後段に該リセット用基本論理ゲート回路ブロック６２の出力を自らの入力とする基本論理ゲート回路ブロック６１を配置する。さらにその後段に、リセット用基本論理ゲート回路ブロック６２と該リセット用基本論理ゲート回路ブロック６２の出力を自らの入力とする基本論理ゲート回路ブロック６１とを組として、１個以上の組を接続した構成をとり、かつ最終段の基本論理ゲート回路ブロック６１の出力を外部出力とするものである。さらに全てのリセット用基本論理ゲート回路ブロック６２の前記共通のリセット用入力を相互接続し共通のリセット信号ＧＲを供給したものである。
【００２６】
以上に述べた手段により、休止値の伝搬時間をいかにして短縮するかについて説明する。「請求項１１」に対応する手段では、外部入力が入る部分にリセット用基本論理ゲート回路ブロック６２を配置し、その後段に基本論理ゲート回路ブロック６１を配置し、さらにその後段に、リセット用基本論理ゲート回路ブロック６２とその後段に基本論理ゲート回路ブロック６１が接続されたものを一組として、複数の組を接続した構成をとり、最終段の基本論理ゲート回路ブロック６１の出力を外部出力とするものである。初期状態としてすべての回路の出力が休止値をとっているものとし、このとき外部入力から有効値が与えられると、本発明による基本論理ゲートの働きにより、有効値は短い時間で外部出力に到達し結果が得られる。その後、外部入力から休止値が与えられるならば、これは長い時間をかけて外部出力に到達するので、休止値の伝搬時間を短縮できない。この方法に代えて、共通のリセット信号ＧＲに有効な信号を与えることにより、複数個存在しているリセット用基本論理ゲート回路ブロック６２の出力は強制的に休止値となり、これら複数個のリセット用基本論理ゲート回路ブロック６２を起点として休止値の伝搬が起こる。リセット用基本論理ゲート回路ブロック６２は複数個配置されていることから、休止値が伝搬すべき距離は短縮され、したがって回路全体に休止値が行き渡る時間は短縮される。別の言葉で説明すると、「請求項１１」に対応した手段は、対象回路の端から順に休止値を伝搬させる代わりに、対象回路の途中の複数箇所に休止値伝搬開始点を設けることにより、休止値伝搬の距離を短縮することで休止値伝搬時間を短縮するものである。
【００２７】
次に「請求項１２」ないし「請求項１５」に対応する手段について述べる。「請求項１２」ないし「請求項１５」に対応する手段は、論理回路を繰り返し動作させる場合に、休止値伝搬に要する時間を極限まで短縮し、繰り返し動作周期を最小化する。具体的には、論理回路を前半（入力に近い部分）と後半（出力に近い部分）に分け、入力部分と中間部分に値を保持する機能を持つ保持機能付きリセット用基本論理ゲートからなる回路ブロックを配置する。そして、前半の回路を有効値が伝搬している間に後半の回路に休止値を伝搬させ、後半の回路を有効値が伝搬している間に前半の回路に休止値を伝搬させるものである。すなわち、有効値伝搬時間の陰に休止値伝搬時間を隠して、実質的に回路の繰り返し動作周期を有効値伝搬時間付近まで短縮する構成を与えるものである。ここで、論理回路の入力部分と中間部分に配置する保持機能付きのリセット用基本論理ゲートは、パイプライン構成をとる回路におけるパイプラインレジスタと同様の働きをし、有効値を保持するとともに、休止値の伝搬を阻止するものである。
【００２８】
「請求項１２」に対応する手段は、保持機能付きリセット用基本論理ゲート４，５に関する基本的構成要件を与えるものである。また「請求項１３」に対応する手段は、保持機能付きリセット用基本論理ゲート４，５のより詳細な一構成を与えるものである。
【００２９】
「請求項１２」に対応する手段は、「請求項８」ないし「請求項１０」に記載されたリセット用基本論理ゲートに対して、次の内容については差はない。すなわち、リセット用入力４１または４２に有効な入力があるときは、入力としての１個以上の信号線の組２０の値に関わらず、出力としての１個の信号線の組２１，２２の値を強制的に休止値とし、またリセット用入力４１または４２に有効な入力がないとき、はじめに入力としての１個以上の信号線の組２０に休止値が含まれれば出力としての１個の信号線の組２１，２２を休止値とし、その後入力としての１個以上の信号線の組２０の全てに有効値が揃えば、出力としての１個の信号線の組２１，２２に有効値を出力するものである。しかしながら、以下の内容については異なっており、有効値の保持と休止値が伝搬することの阻止を行う。すなわち、リセット用入力４１または４２に有効な入力がなくかつ入力としての１個以上の信号線の組２０の全てが有効値をとりかつ出力としての１個の信号線の組２１，２２に有効値を出力しているときに、入力としての１個以上の信号線の組２０の１個以上が休止値に変化した後にも、出力としての１個の信号線の組２１，２２に休止値を出力せず以前と同一の有効値を保持し続ける。
【００３０】
つぎに「請求項１３」に対応した手段について説明する。「請求項１３」に対応した手段は、「請求項１２」に対応した手段に対するより詳細な一構成を与える。「請求項１３」に対応した手段は、「請求項９」ないし「請求項１０」に対応する手段を拡張したものであって、ＰＭＯＳネットワーク２９の一方の信号経路３１を遮断するためのＰＭＯＳトランジスタ５１と他方の信号経路３２を遮断するためのＰＭＯＳトランジスタ５２を設け、かつＮＭＯＳネットワーク３０の一方の信号経路３３を短絡するためのＮＭＯＳトランジスタ５３と他方の信号経路３４を短絡するためのＮＭＯＳトランジスタ５４を設ける。さらに一方の出力２１からＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３のゲート入力へ信号を帰還する接続を持ち、かつ他方の出力２２からＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５４のゲート入力へ信号を帰還する接続を持つ。以上により、出力としての１個の信号線の組２１，２２に有効値を出力しているときに、入力としての１個以上の信号線の組２０の１個以上が休止値に変化した後にも、出力としての１個の信号線の組２１，２２に休止値を出力せず以前と同一の有効値を保持し続けることを実現する手段を構成する。
【００３１】
つぎに「請求項１４」に対応した手段について説明する。「請求項１４」に対応した手段は、「請求項１２」または「請求項１３」に記載の保持機能付きリセット用基本論理ゲートを構成要素とする回路ブロックを入力部分に配置することで、論理回路の入力部分にレジスタ機能を付与するものである。「請求項１４」に対応した手段は、「請求項１５」に対応した手段を構成するための要素となる。
「請求項１４」に対応した手段は、保持機能付きリセット用基本論理ゲート回路ブロック６３をもって、「請求項１１」記載の論理回路のうち外部入力に接続するリセット用基本論理ゲート回路ブロック６２を置換したものである。ここで保持機能付きリセット用基本論理ゲート回路ブロック６３とは、「請求項１２」または「請求項１３」に記載の保持機能付きリセット用基本論理ゲートであってリセット用入力Ｒ（４１）を持つものまたはリセット用入力ＲＢ（４２）を持つもののいずれかが複数個集まって何らかの論理機能を実現するように構成されたものであり、かつ前記複数個の保持機能付きリセット用基本論理ゲートの全てのリセット用入力Ｒ（４１）またはＲＢ（４２）を相互接続した共通のリセット用入力を備えるものである。
【００３２】
次に「請求項１５」に対応した手段について説明する。「請求項１４」記載の第一の論理回路ブロック６４と「請求項１４」記載の第二の論理回路ブロック６４を設け、前記第一の論理回路ブロックの出力を前記第二の論理回路ブロックの入力とし、前記第一の論理回路ブロックに外部入力を与え、前記第二の論理回路ブロックの出力を外部出力とする構成をとる。ここで前記第一の論理回路ブロックにおける共通のリセット信号ＧＲと前記第二の論理回路ブロックにおける共通のリセット信号ＧＲＢに対し、互いに逆相のクロック信号を与える。
【００３３】
以上の手段により、いかにして休止値伝搬時間を有効値伝搬時間の陰に隠し、回路の繰り返し動作周期を短縮するかについて説明する。
はじめに、前記第一の論理回路ブロックにおける共通のリセット信号ＧＲがＨレベル、前記第二の論理回路ブロックにおける共通のリセット信号ＧＲＢがＬレベルであるときを考える。ここで、共通のリセット信号ＧＲおよびＧＲＢがＨレベルのとき、それらが入力される保持機能付きリセット用基本論理ゲート回路ブロック６３およびリセット用基本論理ゲート回路ブロック６２の出力は強制的に休止値にされるものとする。そうすると、前記第一の論理回路ブロックすなわち対象論理回路の前半部分では、リセット信号ＧＲがＨレベルであることから、それらが入力される保持機能付きリセット用基本論理ゲート回路ブロック６３およびリセット用基本論理ゲート回路ブロック６２の出力に休止値が現れ、それらを起点として前記第一の論理回路ブロックすなわち対象論理回路の前半部分の中を休止値が伝搬する。
前記第一の論理回路ブロックに休止値が行き渡ったのち、今度は前記第一の論理回路ブロックにおける共通のリセット信号ＧＲがＬレベル、前記第二の論理回路ブロックにおける共通のリセット信号ＧＲＢがＨレベルに変化したとする。ＧＲとＧＲＢには互いに逆相のクロック信号が与えられているために、そのように変化が起こったものとする。これにより今度は、前記第二の論理回路ブロックすなわち対象論理回路の後半部分において、リセット信号ＧＲＢがＨレベルであることから、それらが入力されている保持機能付きリセット用基本論理ゲート回路ブロック６３およびリセット用基本論理ゲート回路ブロック６２の出力に休止値が現れ、それらを起点として前記第二の論理回路ブロックすなわち対象回路の後半部分の中を休止値が伝搬する。丁度このことと時間的に並行して、前記第一の論理回路ブロックすなわち対象論理回路の前半部分では、外部入力から与えられた有効値が、もっとも外部入力に近い保持機能付きリセット用基本論理ゲート回路ブロック６３、その次に基本論理ゲート回路ブロック６１、さらに次にリセット用基本論理ゲート回路ブロック６２、そしてさらに基本論理ゲート回路ブロック６１の順で伝搬する。最終的に有効値が前記第二の論理回路ブロックの入り口に到達し、また前記第二の論理回路ブロックの中では休止値が行き渡った後に、ふたたびクロックが変化するものとする。
今度は、前記第二の論理回路ブロックの中を有効値が伝搬して最終的に外部出力に到達し、一方前記第一の論理回路ブロックの中では休止値が伝搬する。休止値の伝搬は、「請求項１１」に対応する手段により高速化されているため、前記第二の論理回路ブロックの入り口に休止値が早めに到達し得るが、入り口に配置された保持機能付きリセット用論理回路ブロック６３の働きにより、休止値の伝搬は阻止され有効値が保持されたままとなる。以上のように、「請求項１５」に対応した手段により、休止値の伝搬時間は、ほとんど有効値の伝搬時間の裏に隠され、対象とする論理回路を繰り返し動作させるときの周期を有効値伝搬時間と同程度まで短縮することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図を用いて詳細に説明する。「請求項１」ないし「請求項７」は、信号値に有効値と休止値を持つ二線式論理回路において、論理ゲートの出力信号が立ち上がるときの遅延時間と立ち下がるときの遅延時間を意図的に非対称に設計し、論理ゲートが多段に接続された回路ブロックに入力が入ってから出力が得られるまでの遅延を短縮するのに有効となるような論理ゲートの回路構成に関するものであり、同時に動作速度の速いＤＣＶＳ−ＤＯＭＩＮＯよりさらに高速で消費電力の小さい論理ゲートを実現可能にするためのものである。
【００３５】
「請求項１」は、本発明による基本論理ゲートの基本的構成要件を与えるものである。以下に「請求項１」に対応する実施の形態について説明する。１個の論理値を伝搬するために二本の信号線からなる信号線の組を用いる二線式論理回路を対象とする。また信号線の組が表現する値として、休止値と有効値の二種類を用い、休止値は二本の信号線の値が同じである｛Ｌ，Ｌ｝または｛Ｈ，Ｈ｝の場合とし、有効値は二本の信号線の値が互いに排他的である｛Ｈ，Ｌ｝および｛Ｌ，Ｈ｝の場合として、有効値の二種類の場合により論理０および論理１を表現するものである。図３および図４に有効値と休止値の値の決め方を例示する。なおＬとは通常は信号線の電位がＧＮＤ電位であることを表し、ＨとはＶＤＤ電位であることを表す。次に１個の論理値の伝搬にあたっては、信号線の組が表現する値が、最初に休止値であったものが次に論理０または論理１のいずれかを現す有効値に変化し、そののち再び休止値に戻ることをもってなすものとする。この様子を図５を用いて説明する。図５の例では、信号線ＦおよびＦＢの組が取る値が｛Ｌ，Ｌ｝をもって休止値としている。図５では、信号値が休止値の｛Ｌ，Ｌ｝、有効値の｛Ｈ，Ｌ｝、休止値の｛Ｌ，Ｌ｝、有効値の｛Ｌ，Ｈ｝、休止値の｛Ｌ，Ｌ｝の順に変化している例である。ここで重要なのは、一つの有効値｛Ｈ，Ｌ｝から別の有効値｛Ｌ，Ｈ｝に変化することはなく、必ず休止値｛Ｌ，Ｌ｝を経由することである。
【００３６】
以上のように信号線を利用する論理回路であって、１個の論理関数の機能を実現する基本論理ゲート１が、１個以上の信号線の組２０を入力とし、１個の信号線の組２１、２２を出力とする。図２１に基本論理ゲート１の入力および出力を例示する。入力としての１個以上の信号線の組２０は、図２１では、信号線の組ＸとＸＢ、ＹとＹＢ、ＺとＺＢを含むように例示されている。さらにこの基本論理ゲートは、入力の１個以上が休止値であるときには休止値を出力し、全ての入力が有効値であるときには論理関数の機能に応じた有効値を出力する。この動作は、基本論理ゲートの詳細構成によってさらに細分化されるので後に詳述する。さらにこの基本論理ゲートは、入力が変化してから出力が変化するまでの遅延時間が、休止値から有効値へ変化するときは短く、有効値から休止値へ変化するときは長くなるように非対称に構成されたものである。図７および図８はこの非対称性を説明している。図７は、｛Ｌ，Ｌ｝を休止値と約束した場合における、本発明による基本論理ゲートの入力波形と出力波形を例示したものである。この場合、波形のＬからＨへの立ち上がりが休止値から有効値への遷移を表し、波形のＨからＬへの立ち下がりが有効値から休止値への遷移を表している。入力波形１２が立ち上がってから、本発明による基本論理ゲートの出力波形１１が立ち上がるまでの遅延時間Ｔ１ｒは短く、一方入力波形１２が立ち下がってから、本発明による基本論理ゲートの出力波形１１が立ち下がるまでの遅延時間Ｔ１ｆは長い。それに対して従来ＣＭＯＳ回路の出力波形１３では、立ち上がりの遅延時間Ｔ２ｒと立ち下がりの遅延時間Ｔ２ｆはほぼ同等である。本発明による基本論理ゲートでは、立ち上がりの（有効値に遷移するときの）遅延時間は従来ＣＭＯＳより小さく、立ち下がりの（休止値に遷移するときの）遅延時間は従来ＣＭＯＳより大きい。図８は、｛Ｈ，Ｈ｝を休止値と約束した場合の信号波形を例示したものである。今度は、本発明による基本論理ゲートの出力波形１１は立ち下がりが早く立ち上がりが遅い。
【００３７】
次に「請求項２」に対応する実施の形態を図１を用いて説明する。「請求項２」は、「請求項１」に対して一つの具体的回路構造を与えるものである。「請求項２」に対応する基本論理ゲートは、出力としての１個の信号線の組２１，２２を各々自らの出力とする２個の出力インバータ２３，２４を備える。さらに、入力としての１個以上の信号線の組２０および前記出力インバータ２３，２４の各々の入力線２５，２６およびＶＤＤ電源線２７の三者に接続するＰＭＯＳネットワーク２９を備える。さらに、入力としての１個以上の信号線の組２０および前記出力インバータの各々の入力線２５，２６およびＧＮＤ電源線２８の三者に接続するＮＭＯＳネットワーク３０を備える。ここでＰＭＯＳネットワーク２９は複数のＰＭＯＳトランジスタの相互接続にて構成されＮＭＯＳネットワーク３０は複数のＮＭＯＳトランジスタの相互接続にて構成される。
【００３８】
次に「請求項３」に対応する実施の形態を説明する。「請求項３」は「請求項２」に対して、一つの具体的信号レベルの与え方ならびにそれに関連する回路特性を規定するものである。１個の信号線の組２１，２２に含まれる２本の線がともに電圧レベルＬ、すなわちＧＮＤ電位であるときを休止値と約束し、そうでないときすなわち２本の線の一方が電圧レベルＨ（ＶＤＤ電位）、他方が電圧レベルＬであるときを有効値と約束する。この定め方は、図３に例示したものと同様である。このように定めた場合に、基本論理ゲートの出力が休止値から有効値に遷移するときの遅延時間が短く、逆向きに遷移するときの遅延時間が長くなる回路特性を得るための構成は、図１に示すとおりである。すなわち、ＮＭＯＳネットワーク３０が出力インバータの各々の入力線２５，２６をＧＮＤ電位に引き下げる向きに駆動するときの電流駆動力が、ＰＭＯＳネットワーク２９が出力インバータの各々の入力線２５，２６をＶＤＤ電位に引き上げる向きに駆動する電流駆動力よりも大きくなるように設定する。さらに、出力インバータ２３，２４に含まれるＰＭＯＳトランジスタの電流駆動力が、出力インバータ２３，２４に含まれるＮＭＯＳトランジスタの電流駆動力より大きくなるように設定する。以上のことにより、第一の特性として出力インバータ２３，２４の入力線２５、２６における信号値変化は、ＶＤＤ電位からＧＮＤ電位への立ち下がり遷移時間が短く立ち上がり遷移時間は長く、第二の特性として出力としての１個の信号線の組２１，２２すなわち出力インバータ２３，２４の出力線２１，２２における信号値変化は、ＧＮＤ電位からＶＤＤ電位への立ち上がり遷移時間が短く立ち下がり遷移時間は長くなる。出力インバータ２３，２４の入力と出力の信号値変化は互いに逆向きになることから、前記第一の特性と第二の特性は互いに強め合い、すなわち入力の信号値変化により出力の信号値が変化するまでの遅延時間が、出力が休止値から有効値へ変化するときの立ち上がり遷移の遅延時間は短く、かつ出力が有効値から休止値へ変化するときの立ち下がり遷移の遅延時間は長くなる非対称性を実現したものである。なお、休止値を｛Ｈ，Ｈ｝と定める図４の定め方を用いる場合には、本発明による基本論理ゲートの出力波形は図８のようになる必要があり、そのときは図１に例示したＰＭＯＳとＮＭＯＳの電流駆動力の大小関係を逆転させれば所望の特性が得られる。
【００３９】
「請求項４」は、「請求項３」に対して、回路特性を実現する方法を具体的に規定したものである。すなわち、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート幅ｗを変えることによって電流駆動力の大小を実現する。「請求項４」に対応する実施の形態を図３０を用いて説明する。ＰＭＯＳネットワーク２９に含まれるＰＭＯＳトランジスタのゲート幅ｗを０．７マイクロメーターとし、ＮＭＯＳネットワーク３０に含まれるＮＭＯＳトランジスタのゲート幅ｗを１．４マイクロメーターとして、後者の電流駆動力を前者の電流駆動力より大きくする。また、出力インバータ２３，２４に含まれるＰＭＯＳトランジスタのゲート幅ｗを２．８マイクロメーターとし、出力インバータ２３，２４に含まれるＮＭＯＳトランジスタのゲート幅ｗを０．７マイクロメーターとして、前者の電流駆動力を後者の電流駆動力よりも大きくする。なおこの寸法は、０．１８マイクロメータープロセスを仮定したものである。
【００４０】
以上に述べた基本論理ゲートを複数用い、一つの基本論理ゲートの出力が他の基本論理ゲートの入力に接続するようにして、基本論理ゲートの多段接続を構成した場合を考える。ただし、自らの出力が他の基本論理ゲートを介して再び自らの入力に戻るような環状接続は許さないものとする。初期状態は、前記基本論理ゲートの多段接続に与えられる入力は休止値であり、すべての基本論理ゲートの出力も休止値であるとする。つぎに前記基本論理ゲートの多段接続に入力として有効値を与えると、まず初段の基本論理ゲートが有効値を出力し、それが次段の基本論理ゲートの入力となって、その結果次段の基本論理ゲートが有効値を出力し、順次後段の基本論理ゲートに有効値が伝搬して、最終的に前記基本論理ゲートの多段接続の出力に有効値が現れる。そののち、前記基本論理ゲートの多段接続の入力を休止値に変化させると、有効値の場合と同様に休止値が順次後段に伝搬し、最終的に、前記基本論理ゲートの多段接続の出力に休止値が現れる。
このとき、本発明によれば、基本論理ゲートの入力に有効値が到着してから有効値を出力するときの遅延時間、すなわち出力が休止値から有効値に変化するときの遅延時間が、入力に休止値が到着して休止値を出力するときの遅延時間、すなわち出力が有効値から休止値に変化するときの遅延時間よりも短いので、前記基本論理ゲートの多段接続の入力から出力に向かって有効値が伝搬するときに要する時間が短縮し、休止値が伝搬するときに要する時間は拡大し、この有効値伝搬遅延の短縮を回路動作の高速化に利用する。
【００４１】
つぎに「請求項５」に対応した実施の形態について説明する。「請求項５」は、「請求項３」ないし「請求項４」に対して、第一のより詳細化した構成を与えるものであって、入力信号とＰＭＯＳネットワーク２９の動作との関係および入力信号とＮＭＯＳネットワーク３０の動作との関係を与えるものである。
「請求項５」に対応する基本論理ゲートの動作を図９ないし図１２を用いて説明する。ＰＭＯＳネットワーク２９は、入力のうち少なくとも１個以上が休止値をとるとき、ＶＤＤ電源線２７と一方の出力インバータの入力線２５との間の信号経路３１、およびＶＤＤ電源線２７と他方の出力インバータの入力線２６との間の信号経路３２をともに導通させるように動作する。図９および図１０のＰＭＯＳネットワーク２９はそれを示している。図９はすべての入力が休止値の場合であり、図１０は入力に休止値と有効値が混在している場合である。またＰＭＯＳネットワーク２９は、入力のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路３１、３２のいずれか一方を導通状態に、他方を遮断状態にさせるように動作する。図１１および図１２のＰＭＯＳネットワーク２９がそのときの様子を示している。図１１と図１２では、有効値として出力している論理値が異なり、図１１では論理「１」を出力、図１２では論理「０」を出力している。一方ＮＭＯＳネットワーク３０は、入力の少なくとも１個以上が休止値をとるとき、ＧＮＤ電源線２８と一方の出力インバータの入力線２５との間の信号経路３３およびＧＮＤ電源線２８と他方の出力インバータの入力線２６との間の信号経路３４の双方を遮断するように動作する。図９および図１０のＮＭＯＳネットワーク３０がその様子を示している。図９は先に述べたとおりすべての入力が休止値の場合であり、図１０は入力に休止値と有効値が混在している場合である。またＮＭＯＳネットワーク３０は、入力のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路３３、３４のいずれか一方を導通状態に、他方を遮断状態にさせるように動作するものである。このとき出力インバータの各々の入力線２５、２６から見たとき、ＰＭＯＳネットワークの信号経路が導通している側ではＮＭＯＳネットワークの信号経路は遮断しており、ＰＭＯＳネットワークの信号経路が遮断している側ではＮＭＯＳネットワークの信号経路は導通するように動作するものである。図１１および図１２のＮＭＯＳネットワーク３０がその様子を示している。以上のことから上記基本論理ゲートは、入力に休止値が含まれるとき、出力インバータの各々の入力線２５，２６にはＶＤＤ電位が現れることから休止値を出力し、一方すべての入力が有効値をとるとき、論理関数の機能に応じて出力インバータの入力線２５，２６のいずれか一方がＧＮＤ電位に変化することから有効値を出力するものである。以上に説明した動作では、２個の出力インバータの各々の入力線２５、２６は、常にＶＤＤ電源線２７かＧＮＤ電源線２８のいずれかと導通していて、このような基本論理ゲートはスタティック動作をしていると言える。以上のような動作の基本論理ゲートをＡＳＤ−ＣＭＯＳと呼ぶことにする。
【００４２】
つぎに「請求項６」ないし「請求項７」に対応した実施の形態について説明する。「請求項６」ないし「請求項７」は、「請求項３」ないし「請求項４」に対して、第二のより詳細化した構成を与えるものであって、入力信号とＰＭＯＳネットワーク２９の動作との関係および入力信号とＮＭＯＳネットワーク３０の動作との関係を与えるものである。
「請求項６」ないし「請求項７」に対応する基本論理ゲートの動作を図９、図１３ないし図１５を用いて説明する。ＰＭＯＳネットワーク２９は、入力の全てが休止値をとるとき、ＶＤＤ電源線２７と一方の出力インバータの入力線２５との間の信号経路３１およびＶＤＤ電源線２７と他方の出力インバータの入力線２６との間の信号経路３２の双方を導通させるように動作する。図９のＰＭＯＳネットワークはこの様子を示している。またＰＭＯＳネットワーク２９は、入力のうち特定の何個かが有効値をとり他が休止値をとる場合および入力の全てが有効値をとる場合の両方において、前記二つの信号経路３１、３２の双方を遮断状態にさせるように動作する。図１３ないし図１５のＰＭＯＳネットワーク２９はこの様子を示している。ここで図１３は、入力に有効値と休止値が混在する場合、図１４および図１５は入力の全てが有効値の場合を示す。ただし図１４は有効値として論理「１」を出力する場合で図１５は論理「０」を出力する場合である。一方ＮＭＯＳネットワーク３０は、入力の１個以上が休止値をとるとき、ＧＮＤ電源線２８と一方の出力インバータの入力線２５との間の信号経路３３およびＧＮＤ電源線２８と他方の出力インバータの入力線２６との間の信号経路３４の双方を遮断するように動作する。図９および図１３はこの様子を示す。ここで図９は先に述べたとおり前入力が休止値の場合であり、図１３は入力に有効値と休止値が混在する場合である。またＮＭＯＳネットワーク３０は、入力のすべてが有効値をとるとき、実現する論理機能に応じて、前記二つの信号経路３３、３４のいずれか一方を導通状態に、他方を遮断状態にさせるように動作するものである。図１４および図１５はその様子を示す。以上に説明した動作では、丁度図１３に示す場合に２個の出力インバータの各々の入力線２５、２６は、ＶＤＤ電源線２７とＧＮＤ電源線２８のいずれとも導通しておらず、出力インバータの各々の入力線２５、２６の電位は寄生容量に蓄積された電荷によって保たれている。このような基本論理ゲートはダイナミック動作をしていると言える。さらにダイナミック動作をするこの基本論理ゲートは、出力インバータの各々の入力線２５、２６に対して、図２に示す電荷保持用ＰＭＯＳトランジスタ３５、３６を付加した構成をとってもよい。電荷保持用ＰＭＯＳトランジスタ３５，３６は、ダイナミック動作時において、寄生容量に蓄積された電荷が放電するのを補い回路動作を安定化させる。以上のことから上記基本論理ゲートは、全入力が休止値であるとき、出力インバータの各々の入力線２５，２６にはＶＤＤ電位が現れることから休止値を出力し、その後一部の入力が有効値に変わっても休止値を出力し続け、一方すべての入力が有効値をとるとき、論理関数の機能に応じて出力インバータの入力線２５，２６のいずれか一方がＧＮＤ電位に変化することから有効値を出力するものである。このようなダイナミック動作をする基本論理ゲートをＡＳＤＤＬと呼ぶことにする。
【００４３】
「請求項５」に対応したＡＳＤ−ＣＭＯＳと「請求項６」ないし「請求項７」に対応したＡＳＤＤＬとは、類似の動作をするがＰＭＯＳネットワーク２９の動作が互いに異なる。ＮＭＯＳネットワーク３０の動作はＡＳＤ−ＣＭＯＳとＡＳＤＤＬで共通である。それらをまとめたものが図６である。ＡＳＤ−ＣＭＯＳとＡＳＤＬには共通点が多いが、それぞれに異なる利点を有する。それらは実施例の項で詳述する。また、ＡＳＤ−ＣＭＯＳおよびＡＳＤＤＬが、ＣＭＯＳプロセスで製造される従来の論理回路のうちでもっとも高速の部類に分類されるＤＣＶＳ−ＤＯＭＩＮＯに対して、より消費電力が低くまたさらに高速であることについては、実施例の項で回路構造の詳細を引用して説明する。
【００４４】
次に「請求項８」ないし「請求項１５」に対応した実施の形態について説明する。「請求項１」ないし「請求項７」は、信号の立ち上がり遷移と立ち下がり遷移の時間を非対称に設計することで有効値の伝搬を高速化し、それを回路の高速動作に結び付ける基本論理ゲートを提供するものであったが、休止値の伝搬が遅くなることについてはとくに取り上げていなかった。ここでは本発明による基本論理ゲートが多段に接続された論理回路を繰り返し動作させる場合を考える。有効値伝搬が早くなることで論理回路の出力が得られるまでの時間は短縮されるが、一方で休止値伝搬が遅くなるために、繰り返し動作させるときの繰り返し周期は短縮できない。「請求項８」ないし「請求項１１」は、基本論理ゲートが多段に接続された論理回路において休止値伝搬を早くするための構成を与えるものであり、前記論理回路を繰り返し動作させる場合の繰り返し周期を短縮させるものである。「請求項１２」ないし「請求項１５」は、前記論理回路を繰り返し動作させる場合に、有効値伝搬時間の陰に休止値伝搬時間を隠して、実質的に回路の繰り返し動作周期を有効値伝搬時間付近まで短縮することのできる構成を与えるものである。
【００４５】
次に「請求項８」に対応する実施の形態について説明する。「請求項８」は、「請求項１」ないし「請求項７」に対応する基本論理ゲートを拡張したものであり、休止値の伝搬を開始させるためのリセット用基本論理ゲートの構成を与える。「請求項８」に対応する実施の形態は、図２１に示す「請求項１」ないし「請求項７」に対応する基本論理ゲートに対して、図２２および図２３に示すようにリセット用入力４１またはリセット用入力４２を備える。そしてこれらリセット用入力に有効な入力があるとき、入力としての１個以上の信号線の組２０の値に関わらず、出力としての１個の信号線の組２１，２２の値を強制的に休止値とするものである。
【００４６】
「請求項９」は、前記「請求項８」に対応する実施の形態に対して第一のより詳細な構成を与える。
「請求項９」に対応する実施の形態について図１６を用いて説明する。「請求項３」ないし「請求項７」に対応する基本論理ゲートすなわち図１または図２に対して、出力インバータの各々の入力線２５，２６とＶＤＤ電源線２７とを導通させるためのＰＭＯＳトランジスタ３７と、出力インバータの各々の入力線２５，２６とＧＮＤ電源線２８との間の信号経路を遮断するためのＮＭＯＳトランジスタ３８とを設ける。そしてＰＭＯＳトランジスタ３７およびＮＭＯＳトランジスタ３８のゲート入力にリセット用入力４２を接続することにより、出力としての１個の信号線の組２１，２２の値を強制的に休止値とする手段を構成する。リセット用入力４２に有効な信号値すなわちＧＮＤ電位を与えると、ＰＭＯＳトランジスタ３７がＯＮ、ＮＭＯＳトランジスタ３８がＯＦＦとなり、出力インバータ２３，２４の入力線２５，２６は強制的にＶＤＤ電位に引き上げられ、したがって出力としての信号線の組２１，２２には休止値が現れる。リセット用入力４２は、リセット動作を必要としないときはＶＤＤ電位でなければならない。図１７は、「請求項９」に対応するもう一つの実施の形態であり、ＮＭＯＳトランジスタ３８の挿入場所のみが図１６と異なっている。機能は図１６とまったく変わらない。
【００４７】
「請求項１０」は、前記「請求項８」に対応する実施の形態に対して第二のより詳細な構成を与える。
「請求項１０」に対応する実施の形態について図１８を用いて説明する。「請求項３」ないし「請求項７」に対応する基本論理ゲートすなわち図１または図２に対して、図１８に示すように２個の出力インバータ２３，２４を２個の２入力ＮＯＲゲート４３，４４に置換し、該２入力ＮＯＲゲート２３，２４に含まれるＰＭＯＳトランジスタの電流駆動力を該２入力ＮＯＲゲート２３，２４に含まれるＮＭＯＳトランジスタの電流駆動力より大きく設定し、かつ一方の出力インバータ２３と置換した２入力ＮＯＲゲート４３の第一の入力を置換前の該出力インバータ２３の入力線２５に接続しさらに第二の入力をリセット用入力４１に接続する。また他方の２入力ＮＯＲゲート４４の第一の入力を置換前の他方の出力インバータの入力線２６に接続しさらに第二の入力をリセット用入力４１に接続する。以上により出力としての１個の信号線の組２１，２２の値を強制的に休止値とする手段を構成する。リセット用入力４１に有効な信号値すなわちＶＤＤ電位を与えると、ＮＯＲゲート４３，４４の出力は強制的にＬレベルすなわちＧＮＤ電位となり、すなわち出力としての信号線の組２１，２２には休止値が現れる。リセット用入力４１は、リセット動作を必要としないときはＧＮＤ電位でなければならない。ＮＯＲゲート４３，４４に含まれるのＰＭＯＳトランジスタの電流駆動力をＮＭＯＳトランジスタのそれより大きく設定するのは、休止値から有効値へ遷移するときの遅延時間を短縮するためである。
【００４８】
「請求項１１」は、「請求項１」ないし「請求項７」に対応する基本論理ゲート１からなる基本論理ゲート回路ブロック６１と、「請求項８」ないし「請求項１０」に対応するリセット用基本論理ゲート２または３からなるリセット用基本論理ゲート回路ブロック６２の二種類を組み合わせることによって、休止値の伝搬時間を短縮するものである。
「請求項１１」に対応する実施の形態を図２６に示す。図２６は、「請求項１」ないし「請求項７」記載の基本論理ゲート１が複数個集まって何らかの論理機能を実現するように構成された基本論理ゲート回路ブロック６１を構成要素として備える。さらに「請求項８」ないし「請求項１０」記載のリセット用基本論理ゲートであってリセット用入力ＲＢ（４２）を持つリセット用基本論理ゲート３またはリセット用入力Ｒ（４１）を持つリセット用基本論理ゲート２のうちいずれかが複数個集まって何らかの論理機能を実現するように構成されたリセット用基本論理ゲート回路ブロック６２を構成要素として備える。このリセット用基本論理ゲート回路ブロック６２は、リセット用基本論理ゲートの全てのリセット用入力ＲＢ（４２）またはＲ（４１）を相互接続した共通のリセット用入力を備えるものである。そして図２６では、外部入力が与えられる部分にリセット用基本論理ゲート回路ブロック６２を配置し、その後段に基本論理ゲート回路ブロック６１を配置する。さらにその後段に、リセット用基本論理ゲート回路ブロック６２と該リセット用基本論理ゲート回路ブロック６２の出力を自らの入力とする基本論理ゲート回路ブロック６１とを組として、１個以上の組を接続した構成をとり、かつ最終段の基本論理ゲート回路ブロック６１の出力を外部出力とするものである。さらに全てのリセット用基本論理ゲート回路ブロック６２の前記共通のリセット用入力を相互接続し共通のリセット信号ＧＲを供給したものである。図２７は、リセット用基本論理ゲート回路ブロック６２と基本論理ゲート回路ブロック６１の組を図２６よりも１組だけ多く接続した構成例である。
【００４９】
以上に述べた実施の形態により、休止値の伝搬時間をいかにして短縮するかについて説明する。図２６および図２７に示す実施の形態では、外部入力が入る部分にリセット用基本論理ゲート回路ブロック６２を配置し、その後段に基本論理ゲート回路ブロック６１を配置し、さらにその後段に、リセット用基本論理ゲート回路ブロック６２とその後段に基本論理ゲート回路ブロック６１が接続されたものを一組として、複数の組を接続した構成をとっている。そして最終段の基本論理ゲート回路ブロック６１の出力を外部出力とする。初期状態としてすべての回路の出力が休止値をとっているものとし、このとき外部入力から有効値が与えられると、リセット用基本論理ゲート回路ブロック６２に含まれるリセット用基本論理ゲート２または３にはリセット信号が与えられていないことから単なる基本論理ゲートとして動作し、有効値をすばやく後段に伝える。以後同様に、本発明による基本論理ゲートの働きにより、有効値は短い時間で外部出力に到達し結果が得られる。その後、外部入力から休止値が与えられるならば、これは長い時間をかけて外部出力に到達するので、休止値の伝搬時間を短縮できない。この方法に代えて、外部入力から休止値を与える代わりに共通のリセット信号ＧＲに有効な信号を与えることにより、複数個存在しているリセット用基本論理ゲート回路ブロック６２の出力は強制的に休止値となる。これら複数個のリセット用基本論理ゲート回路ブロック６２を起点として休止値の伝搬が起こる。リセット用基本論理ゲート回路ブロック６２は複数個配置されていることから、休止値が伝搬すべき距離は短縮され、したがって回路全体に休止値が行き渡る時間は短縮される。別の言葉で説明すると、図２６および図２７に示す実施の形態では、回路の端から順に休止値を伝搬させる代わりに、回路の途中の複数箇所に休止値伝搬開始点を設けることにより、休止値伝搬の距離を短縮することで休止値伝搬時間を短縮するものである。
【００５０】
次に「請求項１２」ないし「請求項１５」に対応する実施の形態について説明する。「請求項１２」ないし「請求項１５」は、論理回路を繰り返し動作させる場合に、休止値伝搬に要する時間を極限まで短縮し、繰り返し動作周期を最小化することのできる論理回路を与える。具体的には、論理回路を前半（入力に近い部分）と後半（出力に近い部分）に分け、入力部分と中間部分に有効値を保持する機能を持つ保持機能付きリセット用基本論理ゲートからなる回路ブロックを配置する。そして、論理回路の前半を有効値が伝搬している間に論理回路の後半に休止値を伝搬させ、論理回路の後半を有効値が伝搬している間に論理回路の前半に休止値を伝搬させるものである。すなわち、有効値伝搬時間の陰に休止値伝搬時間を隠して、実質的に回路の繰り返し動作周期を有効値伝搬時間付近まで短縮する構成を与えるものである。ここで、論理回路の入力部分と中間部分に配置する保持機能付きのリセット用基本論理ゲートは、パイプライン構成をとる回路におけるパイプラインレジスタと同様の働きをし、有効値を保持するとともに、休止値の伝搬を阻止するものである。
【００５１】
「請求項１２」は、保持機能付きリセット用基本論理ゲート４，５に関する基本的構成要件を与えるものである。また「請求項１３」は、保持機能付きリセット用基本論理ゲート４，５のより詳細な一構成を与えるものである。
「請求項１２」に対応する実施の形態について説明する。図２４および図２５に保持機能付きリセット用基本論理ゲート４，５を示す。保持機能付きリセット用基本論理ゲート４，５は、「請求項８」ないし「請求項１０」に記載されたリセット用基本論理ゲート２，３（図２２および図２３）に対して、次の内容については差はない。すなわち、リセット用入力４１または４２に有効な入力があるときは、入力としての１個以上の信号線の組２０の値に関わらず、出力としての１個の信号線の組２１，２２の値を強制的に休止値とし、またリセット用入力４１または４２に有効な入力がないとき、はじめに入力としての１個以上の信号線の組２０に休止値が含まれれば出力としての１個の信号線の組２１，２２を休止値とし、その後入力としての１個以上の信号線の組２０の全てに有効値が揃えば、出力としての１個の信号線の組２１，２２に有効値を出力するものである。しかしながら、以下の内容については異なっており、有効値の保持と休止値が伝搬することの阻止を行う。すなわち、リセット用入力４１または４２に有効な入力がなくかつ入力としての１個以上の信号線の組２０の全てが有効値をとりかつ出力としての１個の信号線の組２１，２２に有効値を出力しているときに、入力としての１個以上の信号線の組２０の１個以上が休止値に変化した後にも、出力としての１個の信号線の組２１，２２に休止値を出力せず以前と同一の有効値を保持し続ける。
【００５２】
つぎに「請求項１３」に対応した実施の形態について図１９および図２０を用いて説明する。図１９および図２０は、「請求項１２」に対応した実施の形態に対するより詳細な一構成を与える。図１９は、「請求項９」に対応する実施の形態である図１６を拡張したものであり、図２０は、「請求項１０」に対応する実施の形態である図１８を拡張したものである。すなわち、ＰＭＯＳネットワーク２９の一方の信号経路３１を遮断するためのＰＭＯＳトランジスタ５１と他方の信号経路３２を遮断するためのＰＭＯＳトランジスタ５２を設け、かつＮＭＯＳネットワーク３０の一方の信号経路３３を短絡するためのＮＭＯＳトランジスタ５３と他方の信号経路３４を短絡するためのＮＭＯＳトランジスタ５４を設ける。さらに一方の出力２１からＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５３のゲート入力へ信号を帰還する接続を持ち、かつ他方の出力２２からＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５４のゲート入力へ信号を帰還する接続を持つ。以上により、出力としての１個の信号線の組２１，２２に有効値を出力しているときに、入力としての１個以上の信号線の組２０の１個以上が休止値に変化した後にも、出力としての１個の信号線の組２１，２２に休止値を出力せず以前と同一の有効値を保持し続ける手段を構成する。
【００５３】
つぎに「請求項１４」に対応した実施の形態について説明する。「請求項１４」は、「請求項１２」または「請求項１３」に記載の保持機能付きリセット用基本論理ゲート４または５を構成要素とする保持機能付きリセット用基本論理ゲート回路ブロック６３を入力部分に配置することで、論理回路の入力部分にレジスタ機能を付与するものである。「請求項１４」に対応した実施の形態は、「請求項１５」に対応した実施の形態を構成するための要素となる。
「請求項１４」に対応した実施の形態を図２８に示す。保持機能付きリセット用基本論理ゲート回路ブロック６３をもって、図２６に示した「請求項１１」に対応する論理回路のうち外部入力に接続するリセット用基本論理ゲート回路ブロック６２を置換したものである。ここで保持機能付きリセット用基本論理ゲート回路ブロック６３とは、「請求項１２」または「請求項１３」に記載の保持機能付きリセット用基本論理ゲートであってリセット用入力Ｒ（４１）を持つものまたはリセット用入力ＲＢ（４２）を持つもののいずれかが複数個集まって何らかの論理機能を実現するように構成されたものであり、かつ前記複数個の保持機能付きリセット用基本論理ゲートの全てのリセット用入力Ｒ（４１）またはＲＢ（４２）を相互接続した共通のリセット用入力を備えるものである。
【００５４】
次に「請求項１５」に対応した実施の形態について図２９を用いて説明する。「請求項１４」に対応する図２８記載の第一の論理回路ブロック６４と、同じく第二の論理回路ブロック６４を設ける。前記第一の論理回路ブロックの出力を前記第二の論理回路ブロックの入力とし、前記第一の論理回路ブロックに外部入力を与え、前記第二の論理回路ブロックの出力を外部出力とする構成をとる。ここで前記第一の論理回路ブロックにおける共通のリセット信号ＧＲと前記第二の論理回路ブロックにおける共通のリセット信号ＧＲＢに対し、互いに逆相のクロック信号を与える。
【００５５】
以上の手段により、いかにして休止値伝搬時間を有効値伝搬時間の陰に隠し、回路の繰り返し動作周期を短縮するかについて説明する。
はじめに、図２９における第一の論理回路ブロック６４すなわち論理回路の前半部分（外部入力に接続する部分）における共通のリセット信号ＧＲがＨレベルであるとし、図２９における第二の論理回路ブロック６４すなわち論理回路の後半部分（外部出力に接続する部分）における共通のリセット信号ＧＲＢがＬレベルであるときを考える。ここで、共通のリセット信号ＧＲおよびＧＲＢがＨレベルのとき、それらが入力される保持機能付きリセット用基本論理ゲート回路ブロック６３およびリセット用基本論理ゲート回路ブロック６２の出力は強制的に休止値にされるものとする。そうすると、前記第一の論理回路ブロック６４すなわち論理回路の前半部分では、リセット信号ＧＲがＨレベルであることから、それらが入力される保持機能付きリセット用基本論理ゲート回路ブロック６３およびリセット用基本論理ゲート回路ブロック６２の出力に休止値が現れ、それらを起点として前記第一の論理回路ブロック６４すなわち対象論理回路の前半部分の中を休止値が伝搬する。
前記第一の論理回路ブロック６４に休止値が行き渡ったのち、今度は前記第一の論理回路ブロック６４における共通のリセット信号ＧＲがＬレベル、前記第二の論理回路ブロック６４における共通のリセット信号ＧＲＢがＨレベルに変化したとする。ＧＲとＧＲＢには互いに逆相のクロック信号が与えられているために、そのように変化が起こったものとする。これにより今度は、前記第二の論理回路ブロック６４すなわち論理回路の後半部分において、リセット信号ＧＲＢがＨレベルであることから、それらが入力されている保持機能付きリセット用基本論理ゲート回路ブロック６３およびリセット用基本論理ゲート回路ブロック６２の出力に休止値が現れ、それらを起点として前記第二の論理回路ブロックすなわち対象回路の後半部分の中を休止値が伝搬する。丁度このことと時間的に並行して、前記第一の論理回路ブロックすなわち論理回路の前半部分では、外部入力から与えられた有効値が、もっとも外部入力に近い保持機能付きリセット用基本論理ゲート回路ブロック６３、その次に基本論理ゲート回路ブロック６１、さらに次にリセット用基本論理ゲート回路ブロック６２、そしてさらに基本論理ゲート回路ブロック６１の順で伝搬する。最終的に有効値が前記第二の論理回路ブロック６４の入り口に到達し、また前記第二の論理回路ブロック６４の中では休止値が行き渡った後に、ふたたびクロックが変化するものとする。
今度は、前記第二の論理回路ブロック６４の中を有効値が伝搬して最終的に外部出力に到達し、一方前記第一の論理回路ブロック６４の中では休止値が伝搬する。休止値の伝搬は、「請求項１１」に対応する図２６ないし図２７に示した構成により高速化されているため、前記第二の論理回路ブロック６４の入り口に休止値が早めに到達し得るが、入り口に配置された保持機能付きリセット用論理回路ブロック６３の働きにより、休止値の伝搬は阻止され有効値が保持されたままとなる。以上のように、「請求項１５」に対応した実施の形態により、休止値の伝搬時間は、ほとんど有効値の伝搬時間の裏に隠され、対象とする論理回路を繰り返し動作させるときの周期を有効値伝搬時間と同程度まで短縮することができる。
【００５６】
【実施例】
以下、本発明の実施例について説明する。
図３０および図３１は、「請求項１」ないし「請求項５」に対応する実施例であり、スタティック回路のＡＳＤ−ＣＭＯＳとして構成された基本論理ゲートを示す。図３０は、図３５に示される全加算回路のうちのキャリー出力ＣＯを生成する基本論理ゲートであり、図３１は、全加算回路のサム出力ＳＯを生成する基本論理ゲートである。図３０と図３１はともに、図１および図９ないし図１２の基本論理ゲートに対して、ＰＭＯＳネットワーク２９およびＮＭＯＳネットワーク３０の内部を具体化したものである。入力としての複数の信号線の組２０は、図３０と図３１で共通であり、ＡＩとＡＩＢ、ＢＩとＢＩＢ、ＣＩとＣＩＢである。これらのすべてが休止値すなわちすべてＧＮＤ電位であるとき、出力インバータ２３，２４の入力線２５、２６はいずれもＶＤＤ電位となり、したがって出力としての１個の信号線の組２１，２２は休止値（いずれもＧＮＤ電位）を取る。次に入力の全てが有効値に変化すると、基本論理ゲートが備える論理関数の機能に応じて、出力インバータ２３，２４の入力線２５，２６のいずれか一方がＶＤＤ電位からＧＮＤ電位に変化し、出力としての１個の信号線の組２１，２２に有効値が出力される。このとき、ＰＭＯＳネットワーク２９に含まれるＰＭＯＳトランジスタのゲート幅ｗは０．７マイクロメーターであって標準値より小さいことから電流駆動力は小さく、ＮＭＯＳネットワーク３０に含まれるＮＭＯＳトランジスタのゲート幅ｗは１．４マイクロメータであってほぼ標準値であることから十分な電流駆動力が確保できる。よって、出力インバータ２３，２４の入力線２５，２６における電圧値の遷移は、ＶＤＤ電位からＧＮＤ電位への立ち下がりは早く、その逆は遅くなる。一方出力インバータ２３，２４に含まれるＰＭＯＳトランジスタのゲート幅ｗは２．８マイクロメーターであって標準値より十分大きいために大きな電流駆動力が確保され、出力インバータ２３，２４に含まれるＮＭＯＳトランジスタのゲート幅ｗは０．７マイクロメーターであって標準値より小さいことからその電流駆動力は小さい。したがって出力としての信号線の組２１，２２の電圧値の変化は、ＧＮＤ電位からＶＤＤ電位への立ち上がりは早くその逆は遅い。すべての入力が揃って、出力としての信号線の組２１，２２に有効値が生じるときの電圧値の変化はまさに先に述べた早い方の電圧値の変化であり、したがって本実施例の基本論理ゲートは、出力が休止値から有効値に変化するときの遅延時間は短くその逆は長くなる。基本論理ゲートが多段に接続された論理回路では、この性質により有効値伝搬が従来のＣＭＯＳ論理回路より早くなり、高速化が実現される。
【００５７】
図３２ないし図３４は、「請求項１」ないし「請求項４」および「請求項６」ないし「請求項７」に対応する実施例であり、ダイナミック回路のＡＳＤＤＬとして構成された基本論理ゲートを示す。図３２および図３３は、図３５に示される全加算回路のうちのキャリー出力ＣＯを生成する基本論理ゲートであり、図３４は、全加算回路のサム出力ＳＯを生成する基本論理ゲートである。図３２ないし図３４はいずれも、図２、図９、図１３ないし図１５の基本論理ゲートに対して、ＰＭＯＳネットワーク２９およびＮＭＯＳネットワーク３０の内部を具体化したものである。またダイナミック回路であるため、電荷保持用ＰＭＯＳトランジスタ３７を備えている。入力としての複数の信号線の組２０は、図３０ないし図３４で共通であり、ＡＩとＡＩＢ、ＢＩとＢＩＢ、ＣＩとＣＩＢである。これらのすべてが休止値すなわちすべてＧＮＤ電位であるときの動作と、そののちこれらの全てが有効値に変化したときの動作は、先に述べた図３０、図３１のＡＳＤ−ＣＭＯＳの基本的動作と変わらないので説明を省略する。ＡＳＤＤＬによる基本論理ゲートもＡＳＤ−ＣＭＯＳの場合と同様に、出力が休止値から有効値に変化するときの遅延時間は短くその逆は長くなる。基本論理ゲートが多段に接続された論理回路では、この性質により有効値伝搬が従来のＣＭＯＳ論理回路より早くなり、高速化が実現される。図３２と図３３の回路は、ＰＭＯＳネットワーク２９の設計方法を除いてそれ以外は同じである。
【００５８】
図３０ないし図３４に示した基本論理ゲートの設計手法について、ＢＤＤ（二分決定グラフ）に基づく一つの方法を説明する。ＮＭＯＳネットワーク３０の設計手法は、図３０ないし図３４のすべてに共通である。はじめに基本論理ゲートが実現すべき論理関数をＢＤＤ表現する。図３６に、全加算器のＳＯ出力とＣＯ出力に対応する論理関数のＢＤＤ表現を示す。次に、図３７に示すように、ＢＤＤ表現の上下を逆転させる。そして、ＢＤＤの各ノードを図３８に示す２個のＭＯＳトランジスタからなる回路に忠実に置き換える。ＢＤＤのノードに付けられていた論理変数名のポジ信号とネガ信号がそのまま２個のＭＯＳトランジスタ各々のゲート入力とする。こうして得られた回路をまるごと、ＮＭＯＳネットワーク３０として用いればよい。すなわち、図３７の左側の図から得られる回路は、図３４のＮＭＯＳネットワーク３０の中身と同じであり、図３７のＱ点、ＱＢ点およびＧＮＤが図３４の同名の点に対応している。また図３７の右側の図から得られる回路は、図３２および図３３のＮＭＯＳネットワーク３０の中身に対応している。
【００５９】
ＰＭＯＳネットワーク２９の設計手法は、図３０および図３１のＡＳＤ−ＣＭＯＳと図３２ないし図３４のＡＳＤＤＬでは異なっている。前者においては、ＮＭＯＳネットワーク３０を設計したときと同様のＢＤＤを用いる手法が使える。全加算器では、ＰＭＯＳネットワーク２９に用いるＢＤＤもＮＭＯＳネットワークの場合と同形であって、ＰＭＯＳトランジスタの並びはＮＭＯＳトランジスタの並びと対称になる。一方図３２ないし図３４のＡＳＤＤＬでは、ダイナミック動作をさせるために、ＰＭＯＳネットワーク２９に必要なＰＭＯＳトランジスタの数はＡＳＤ−ＣＭＯＳの場合よりも少なくて済み、通常は、実現する論理関数によらず４個のＰＭＯＳトランジスタで足りる。それら４個のＰＭＯＳトランジスタに入力すべき論理変数は次の条件を満たすように決定されればよい。すなわち、全ての入力が休止値のときは、かならず、出力インバータ２３，２４の入力線２５，２６をＶＤＤに接続するように、４個のＰＭＯＳトランジスタがすべて導通することであり、すべての入力に有効値が到着すれば、出力インバータの入力線２５，２６とＶＤＤとの経路がかならず切断されるように動作することである。入力に有効値と休止値が混じっているときは、導通でも切断でも構わない。図３２のＰＭＯＳネットワーク２９の設計例は、ＮＭＯＳネットワーク３０のもっとも下部のＮＭＯＳトランジスタに入力されている論理変数をＰＭＯＳネットワーク２９で使うように設計した例であり、図３３はそれとは逆に、ＮＭＯＳネットワーク３０のもっとも上部のＮＭＯＳトランジスタに入力されている論理変数をＰＭＯＳネットワーク２９で使うように設計した事例である。図３２と図３３は機能的な違いはない。
【００６０】
図３０および図３１に示したスタティック回路のＡＳＤ−ＣＭＯＳと、図３２ないし図３４に示したダイナミック回路のＡＳＤＤＬとでは、それぞれ異なるメリットがある。後者は、ＰＭＯＳネットワーク２９を構成するＰＭＯＳトランジスタの数が少ないために、ＬＳＩを実装するときのチップ面積が小さくなり、コスト削減に有利である。その一方で後者は、ダイナミック動作をしているときに出力インバータの入力線２５，２６の電圧レベルが不安定になり易い。専門用語ではチャージシェアリングと呼ばれているもので、トランジスタの接続段数やゲート幅ｗの設定を誤ると誤動作を引き起こす恐れもある。すなわち、前者のスタティック回路であるＡＳＤ−ＣＭＯＳの方が、安定性に優れ設計しやすい利点があるので、目的に合わせて両者を使い分ければよい。
【００６１】
最後に、一般的なＣＭＯＳプロセスで製造可能な論理回路のうちでもっとも高速動作が可能な部類に分類されるＤＣＶＳ−ＤＯＭＩＮＯ回路と本発明による基本論理ゲートを比較し、本発明の優位性を述べる。図４２に示すＤＣＶＳ−ＤＯＭＩＮＯでは、プリチャージ入力９２と呼ぶクロック信号を必ず必要とし、このクロック信号の分配用配線の充放電やクロックバッファ回路の動作のために著しく消費電力が大きくなる欠点があった。図１、図２に代表される本発明の基本論理ゲートでは、クロック信号を必要としないため、ＤＣＶＳ−ＤＯＭＩＮＯに比べて消費電力が小さい利点がある。またＤＣＶＳ−ＤＯＭＩＮＯでは、図４２に示すようにＮＭＯＳネットワーク９０とＧＮＤ電源線との間にＮＭＯＳトランジスタ８８が必ず挿入されているために、ＮＭＯＳネットワーク９０の電流駆動力を低下させる原因となっていた。一方、本発明による基本論理ゲートでは、図１ないし図２から明らかなように、ＮＭＯＳネットワーク３０とＧＮＤ電源線とは直結されており、ＮＭＯＳネットワーク３０の電流駆動力を低下させる原因は存在しない。このことから、本発明による基本論理ゲートは、従来技術の中でもっとも高速動作が可能な回路の一つに分類されるＤＣＶＳ−ＤＯＭＩＮＯに比べて、さらに高速動作が可能である。なお少し補足すると、ＤＣＶＳ−ＤＯＭＩＮＯにおけるＮＭＯＳネットワーク９０の設計方法は本発明の基本論理ゲートにおけるＮＭＯＳネットワークの設計手法と同様であり、それは例えば図３３のＮＭＯＳネットワーク３０と図４３のＤＣＶＳ−ＤＯＭＩＮＯのＮＭＯＳネットワーク９０を比べると容易に分かる。またＮＭＯＳネットワークの電流駆動力が、有効値を出力するときの遅延時間を左右することもこれまでの説明から明らかである。
【００６２】
最後に、実施例の拡張の一つとして、図４４ないし図４６に示す複合論理ゲートについて説明する。複合論理ゲート６は、出力としての信号線の第一の組２１，２２と第二の組５５，５６を持つ論理ゲートで、２個の基本論理ゲート１の回路が一部分を共有した構造を持っている。図４６は、全加算器のＳＯ出力を生成する基本論理ゲート図３４と全加算器のＣＯ出力を生成する基本論理ゲート図３３の２個が、ＮＭＯＳネットワーク内の一部のトランジスタを共有した構造のものである。図４６の複合論理ゲートは、図４５に示すＢＤＤから生成可能である。この例では今日部分が少ないので、回路規模縮小の利点は大きくないが、対象回路によっては、もっと大きな回路部分を共有できる可能性がある。図４７は別のタイプの複合論理ゲートの例であり、２個の基本論理ゲートを出力部分で結合した構造のものである。出力部分のゲート２３０，２４０にはＮＡＮＤゲートおよびＮＯＲゲートを用いる。単一の基本論理ゲートとして構成すると回路規模が大きくなりすぎるような場合に、論理関数によってはこの種の分割を施すと回路規模が小さくなるとともに性能が向上する。
【００６３】
【発明の効果】
本発明によれば、論理回路の動作速度を向上させ、低消費電力を削減する効果がある。さらに本発明によれば、ＣＭＯＳプロセスで製造可能な論理回路の中でもっとも高速動作が可能な部類に分類されていたＤＣＶＳ−ＤＯＭＩＮＯ回路に比べて、さらに高速で、しかも消費電力が小さい論理回路を実現できる。さらに本発明によれば、高速動作を必要とするＬＳＩの消費電力を削減する効果があることから、ＬＳＩの発熱が減少し安価なパッケージを使用可能になり、ＬＳＩの製造コストを削減する効果がある。
【図面の簡単な説明】
【図１】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図２】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図３】基本論理ゲートの信号値の表で、本発明の実施の形態を表す。
【図４】基本論理ゲートの信号値の表で、本発明の実施の形態を表す。
【図５】信号の波形の図面で、本発明の実施の形態を表す。
【図６】基本論理ゲートの信号値の表で、本発明の実施の形態を表す。
【図７】基本論理ゲートの動作波形の図面で、本発明の実施の形態を表す。
【図８】基本論理ゲートの動作波形の図面で、本発明の実施の形態を表す。
【図９】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１０】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１１】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１２】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１３】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１４】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１５】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１６】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１７】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１８】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図１９】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図２０】基本論理ゲートの回路図で、本発明の実施の形態を表す。
【図２１】基本論理ゲートの構成図で、本発明の実施の形態を表す。
【図２２】基本論理ゲートの構成図で、本発明の実施の形態を表す。
【図２３】基本論理ゲートの構成図で、本発明の実施の形態を表す。
【図２４】基本論理ゲートの構成図で、本発明の実施の形態を表す。
【図２５】基本論理ゲートの構成図で、本発明の実施の形態を表す。
【図２６】論理回路の構成図で、本発明の実施の形態を表す。
【図２７】論理回路の構成図で、本発明の実施の形態を表す。
【図２８】論理回路の構成図で、本発明の実施の形態を表す。
【図２９】論理回路の構成図で、本発明の実施の形態を表す。
【図３０】基本論理ゲートの回路図で、本発明の実施例を表す。
【図３１】基本論理ゲートの回路図で、本発明の実施例を表す。
【図３２】基本論理ゲートの回路図で、本発明の実施例を表す。
【図３３】基本論理ゲートの回路図で、本発明の実施例を表す。
【図３４】基本論理ゲートの回路図で、本発明の実施例を表す。
【図３５】論理ゲートのシンボル図で、従来技術を表す。
【図３６】論理回路のグラフ表現で、従来技術を表す。
【図３７】論理回路のグラフ表現で、本発明の対象機能を表す。
【図３８】論理回路のグラフ表現で、従来技術を表す。
【図３９】論理ゲートの回路図で、従来技術を表す。
【図４０】論理ゲートの回路図で、従来技術を表す。
【図４１】論理ゲートの回路図で、従来技術を表す。
【図４２】論理ゲートの回路図で、従来技術を表す。
【図４３】論理ゲートの回路図で、従来技術を表す。
【図４４】複合論理ゲートの構成図で、本発明の実施例を表す。
【図４５】論理回路のグラフ表現で、本発明の対象機能を表す。
【図４６】複合論理ゲートの回路図で、本発明の実施例を表す。
【図４７】複合論理ゲートの回路図で、本発明の実施例を表す。
【符号の説明】
１，２，３，４，５，６  論理ゲート
１１，１２，１３  信号波形
２０  入力信号の組
２１，２２，５５，５６，８１，８２，９６  出力信号線
２３，２４，８３，８４  出力インバータ
２５，２６，８５，８６，２５１，２５２，２６１，２６２  信号線
２７，２８  電源線
２９，４９，９３，２９１，２９２  ＰＭＯＳネットワーク
３０，５０，９０，９４，３０１，３０２  ＮＭＯＳネットワーク
３１，３２，３３，３４  信号経路
３５，３６，３７，５１，５２，８７，８９，３５１，３５２，３６１，３６２
ＰＭＯＳトランジスタ
３８，５３，５４，８８  ＮＭＯＳトランジスタ
４１，４２  リセット用入力
４３，４４  ＮＯＲゲート
６１，６２，６３，６４  回路ブロック
９２  プリチャージ入力
９５  入力信号
２３０，２４０  ＮＡＮＤおよびＮＯＲゲート
【図１】
0003557399.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003557399.tif 000009
【図９】
0003557399.tif 000010
【図１０】
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【図１１】
0003557399.tif 000012
【図１２】
0003557399.tif 000013
【図１３】
0003557399.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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