(57)【特許請求の範囲】
【請求項１】
選択端子がワード線に、データ入出力端子がビット線に接続されて、マトリクス配置された多数のメモリセルを夫々が備えた第１乃至第４のメモリブロックと、
前記第１及び第２のメモリブロックに対してビット線の選択を行うための第１のカラム選択手段と、
前記第３及び第４のメモリブロックに対してビット線の選択を行うための第２のカラム選択手段と、
前記第１のカラム選択手段で選択された第１のメモリブロックのビット線に導通される第１のデータ入出力手段と、
前記第２のカラム選択手段で選択された第３のメモリブロックのビット線に導通される第３のデータ入出力手段と、
前記第１のカラム選択手段で選択された第２のメモリブロックのビット線に導通される第２のデータ入出力手段と、
前記第２のカラム選択手段で選択された第４のメモリブロックのビット線に導通される第４のデータ入出力手段と、
前記第１のカラム選択手段によるカラム選択動作を活性化するための第１のカラムアドレスストローブ信号入力電極と、
前記第２のカラム選択手段によるカラム選択動作を活性化するための第２のカラムアドレスストローブ信号入力電極と、
前記第１及び第３のデータ入出力手段によるデータ入力動作を活性化するための第１のライトイネーブル信号入力電極と、
前記第２及び第４のデータ入出力手段によるデータ入力動作を活性化するための第２のライトイネーブル信号入力電極と、を含み、
前記第１及び第２のカラムアドレスストローブ信号入力電極は、パッケージに設けられたそれぞれ個別の第１の外部端子に結合され、
前記第１及び第２のライトイネーブル信号入力電極は、パッケージに設けられたそれぞれ個別の第２の外部端子に結合されて成るものであることを特徴とする半導体記憶装置。
【請求項２】
前記第１乃至第４のデータ入出力手段によるデータ出力動作を活性化するためのアウトプットイネーブル信号の入力電極を更に備えて成るものであることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２系統以上のカラム選択系と２系統以上のデータ入力系とを有する半導体記憶装置に関し、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのような半導体記憶装置において、アクセスデータのバイトコントロールのようなメモリアクセス制御を２系統に分ける手法として、２種類のカラムアドレスストローブ信号を用いる方式（以下単に２ＣＡＳ方式とも称する）と、２種類のライトイネーブル信号を用いる方式（以下単に２ＷＥ方式とも称する）とがある。
【０００３】
上記２ＣＡＳ方式を採用したＤＲＡＭとして、例えば平成３年９月に株式会社日立製作所発行のデータブックに記載されたＨＭ５１４２６０シリーズのＤＲＡＭがある。このＤＲＡＭは、並列データ入出力ビット数が１６ビットとされ、上位バイト（上位８ビット）アクセスと下位バイト（上位８ビット）アクセスを夫々別々に指示するための２種類のカラムアドレスストローブ信号の入力端子を備えている。このようなＤＲＡＭにおいて、上位バイトアクセスは一方のカラムアドレスストローブ信号が活性化レベルにされることによって指示され、下位バイトアクセスは他方のカラムアドレスストローブ信号が活性化レベルにされることによって指示され、ワードアクセスは両方のカラムアドレスストローブ信号が活性化レベルにされることによって指示される。そのときのアクセスがライト動作かリード動作かは、ライトイネーブル信号とアウトプットイネーブル信号によって指示される。
【０００４】
上記２ＷＥ方式を採用したＤＲＡＭとしては、例えば平成３年９月に株式会社日立製作所発行のデータブックに記載されたＨＭ５１４１７０シリーズのＤＲＡＭがある。このＤＲＡＭは、並列データ入出力ビット数が１６ビットとされ、上位バイトライトアクセスと下位バイトリードアクセスを夫々別々に指示するための２種類のライトイネーブル信号の入力端子を備えている。このようなＤＲＡＭにおいて、上位バイトのデータ入力動作は一方のライトイネーブル信号が活性化レベルにされることによって指示され、下位バイトのデータ入力動作は他方のライトイネーブル信号が活性化レベルにされることによって指示される。上記２ＷＥ方式においては、上位又は下位バイトの何れかに対するデータ入力動作が指示されているとき、アウトプットイネーブル信号を活性化レベルにした場合には、ライト動作が指示されていないバイトに対しては、他方のバイトのライトに並行してリード動作が可能にされる。
【０００５】
【発明が解決しようとする課題】
上記２ＣＡＳ方式を実現するためには、メインアンプやカラムアドレスデコーダなどのカラム選択系が２系統に分けられ、その何れを活性化するかが、２本のカラムアドレスストローブ信号によって指示することができる。上記２ＷＥ方式を実現するには、上位バイトと下位バイト用のデータ入力バッファが２本のライトイネーブル信号によって選択的に活性化されるようになっている。したがって、ＤＲＡＭの一つのチップに、２本のカラムアドレスストローブ信号によって個別に活性化できるカラム選択系を２系統設けると共に、夫々のカラム選択系に対応させて個別のライトイネーブル信号によって活性化制御可能なデータ入力バッファを設けておくことにより、一種類のチップによって２ＣＡＳ方式のＤＲＡＭと２ＷＥ方式のＤＲＡＭを提供することができる。何れの形式を選択するかは、チップの組立に際してのボンディングオプションによって決定することができる。例えば、２ＣＡＳ仕様のＤＲＡＭを提供する場合には、２本のライトイネーブル信号用のボンディングパッドを１本の外部端子（リードピン）にボンディングする。２ＷＥ仕様のＤＲＡＭを提供する場合には、２本のカラムアドレスストローブ信号用のボンディングパッドを１本の外部端子（リードピン）にボンディングする。
【０００６】
しかしながら、そのようなＤＲＡＭチップを２ＷＥと２ＣＡＳの４本の外部アクセス制御信号にて制御可能なＤＲＡＭとして組み立て若しくはパッケージして提供することは不都合とされる。そのようなチップは前述のように、カラム選択系が２系統、そして夫々のカラム選択系毎にデータ入力バッファが設けられているため、換言すれば、上位バイトのデータに対しては、それ用のカラムストローブ信号とライトイネーブル信号の入力パッドが設けられ、下位バイトのデータに対しては、それ用のカラムストローブ信号とライトイネーブル信号の入力パッドが設けられているので、上位バイトをカラムイネーブルにし、下位バイトをライトイネーブルにするような動作が指定されると書込み動作は行われない。このため、そのような動作を禁止しなければならず、ユーザーにとってＤＲＡＭの使い勝手が悪くなる。したがって、半導体メーカーは、同一のＤＲＡＭ半導体チップを利用して、２ＣＡＳ用のＤＲＡＭと２ＷＥ用のＤＲＡＭを、予め需要を予想して別々に用意しておかなければならなかった。したっがて、需要の見込み違いによる一方の製品だけが在庫過剰になったりする不都合がある。また、ユーザにしてみれば、一つのＤＲＡＭ製品をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度もない。
【０００７】
更に、従来のバイトコントロールは並列的な最大データ入出力ビット数に対してアクセス単位をその半分にすることを可能にする技術であり、アクセス単位を最大の１／４にすることも選択可能な技術が実現されていない。プロセッサによるデータ処理能力が向上されている昨今、ＤＲＡＭなどのメモリの並列データ入出力ビット数も多くされる傾向にあり、このようなとき、ビット操作などの演算処理を想定した場合には、最大アクセス単位の１／４等の範囲で処理を行えば充分な場合も考えられ、そのように、最大アクセス単位の１／２，１／４のビット数をもってデータ処理を行うようなアプリケーションへの対応も考慮したＤＲＡＭも将来必要にされると予想される。
【０００８】
本発明の目的は、２本のライトイネーブル信号によるデータ入力系の選択と２本のカラムアドレスストローブ信号によるカラム系の選択とを自由に行うことができる半導体記憶装置を提供することにある。
【０００９】
本発明の別の目的は、２ＣＡＳ方式と２ＷＥ方式をユーザが自由に選択して利用できる半導体記憶装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、選択端子がワード線に、データ入出力端子がビット線に接続されて、マトリクス配置された多数のメモリセルを夫々が備えた第１乃至第４のメモリブロック（ＭＭ０〜ＭＭ３）と、前記第１及び第２のメモリブロックに対してビット線の選択を行うための第１のカラム選択手段（ＹＤｌ）と、前記第３び第４のメモリブロックに対してビット線の選択を行うための第２のカラム選択手段（ＹＤｕ）と、前記第１のカラム選択手段で選択された第１のメモリブロックのビット線に導通される第１のデータ入出力端子（ＤＩＢ（０−３），ＤＯＢ（０−３））と、前記第２のカラム選択手段で選択された第３のメモリブロックのビット線に導通される第３のデータ入出力手段（ＤＩＢ（８−１１），ＤＯＢ（８−１１））と、前記第１のカラム選択手段で選択された第２のメモリブロックのビット線に導通される第２のデータ入出力手段（ＤＩＢ（４−７），ＤＯＢ（４−７））と、前記第２のカラム選択手段で選択された第４のメモリブロックのビット線とに導通される第４のデータ入出力手段（ＤＩＢ（１２−１５），ＤＯＢ（１２−１５））と、前記第１のカラム選択手段によるカラム選択動作を活性化するための第１のカラムアドレスストローブ信号入力電極（／ＬＣＡＳ）と、前記第２のカラム選択手段によるカラム選択動作を活性化するための第２のカラムアドレスストローブ信号入力電極（／ＵＣＡＳ）と、前記第１のデータ入出力手段によるデータ入力動作を活性化するための第１のライトイネーブル信号入力電極（／ＬＷＥ）と、前記第２のデータ入出力手段によるデータ入力動作を活性化するための第２のライトイネーブル信号入力電極（／ＵＷＥ）とを備えて半導体記憶装置を構成する。
【００１３】
上記半導体チップとしての半導体記憶装置によれば、第１及び第２のメモリブロック（ＭＭ０，ＭＭ１）に対するアクセスは、第１のカラムアドレスストローブ端子（／ＬＣＡＳ）の所定の状態によって可能にされ、第３及び第４のメモリブロック（ＭＭ２，ＭＭ３）に対するアクセスは、第２のカラムアドレスストローブ端子（／ＵＣＡＳ）の所定の状態によって可能にされる。第１及び第２のメモリブロック（ＭＭ０，ＭＭ１）がアクセス可能にされた状態において、第１のメモリブロック（ＭＭ０）に対する第１のデータ入出力手段（ＤＩＢ（０−３））からのデータ入力は第１のライトイネーブル信号入力電極（／ＬＷＥ）の所定の状態によって指示され、第２のメモリブロック（ＭＭ１）に対する第２のデータ入出力手段（ＤＩＢ（４−７））からのデータ入力は第２のライトイネーブル信号入力電極（／ＵＷＥ）の所定の状態によって指示される。第３及び第４のメモリブロック（ＭＭ２，ＭＭ３）がアクセス可能にされた状態において、第３のメモリブロック（ＭＭ２）に対する第３のデータ入出力手段（ＤＩＢ（８−１１））からのデータ入力は第１のライトイネーブル信号入力電極（／ＬＷＥ）の所定の状態によって指示され、第４のメモリブロック（ＭＭ３）に対する第４のデータ入出力手段（ＤＩＢ（１２−１５））からのデータ入力は第２のライトイネーブル信号入力電極（／ＵＷＥ）の所定の状態によって指示される。
【００１４】
第１乃至第４のデータ入出力手段からのデータ出力はアウトプットイネーブル信号入力電極（／ＯＥ）の所定の状態によって指示される。
【００１５】
したがって、第１乃至第４のメモリブロックに対しては、２個のカラムアドレスストローブ信号入力電極（／ＬＣＡＳ，／ＵＣＡＳ）の状態と２個のライトイネーブル信号入力電極（／ＬＷＥ，／ＵＷＥ）の状態に応じて、データ書込み単位を、メモリブロック１個、ブロック２個、メモリブロック４個の中から選択することができる。換言すれば、データ入出力回路で規定される並列データの入出力ビット数を、最大ビット数に対して１／２又は１／４も選択できるようになる。
【００１６】
前記半導体チップに対しては、第１に、２個のカラムアドレスストローブ信号入力電極（／ＬＣＡＳ，／ＵＣＡＳ）と、２個のライトイネーブル信号入力電極（／ＬＷＥ，／ＵＷＥ）をそれぞれパッケージの固有の外部端子に接続して組み立てることができる。第２に、前記第１及び第２のカラムアドレスストローブ信号入力電極を、パッケージに設けられた共通の第１外部端子に結合することにより、所謂２ＷＥ形式と同じ仕様の半導体記憶装置を得ることができる。第３に、前記第１及び第２のライトイネーブル信号入力電極を、パッケージに設けられた共通の第２外部端子に結合することにより、所謂２ＣＡＳ形式と同じ仕様の半導体記憶装置を得ることができる。
【００１７】
前記第１の組立形式で得られた半導体記憶装置に対して、ユーザは、一種類の半導体記憶装置をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度を得ることが出来る。ユーザにこのような自由度を提供する事により、半導体メーカーは、同一のＤＲＡＭ半導体チップを利用して、２ＣＡＳ用のＤＲＡＭと２ＷＥ用のＤＲＡＭを、予め需要を予想して別々に用意しておかなければならないという制約から解き放される。したっがて、需要の見込み違いによる一方の製品だけが在庫過剰になったりする不都合も解消される。
【００１８】
【発明の実施の形態】
図１には、本発明の一実施例に係るＤＲＡＭのブロック図が示される。同図のＤＲＡＭ１００は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板（チップ）１００に形成されている。このＤＲＡＭは、特に制限されないが４個のメモリブロックＭＭ０〜ＭＭ３から成るメモリアレイを備える。各メモリブロックＭＭ０〜ＭＭ３は、選択端子がワード線に、データ入出力端子が相補ビット線（単にビット線とも記す）に結合されてマトリクス配置された多数のダイナミック型メモリセルを有する。各メモリブロックＭＭ０〜ＭＭ３のワード線は、特に制限されないが、メモリブロック相互間で共通接続され、その一端がロウアドレスデコーダ及びワードドライバ１０３の出力端子に１対１対応で結合されている。ロウアドレスデコーダ及びワードドライバ１０３は、それが活性化されると、ロウアドレスラッチ１０２にラッチされたロウアドレス信号をデコードして１本のワード線を選択レベルに駆動する。
【００１９】
ＳＡ０〜ＳＡ３は前記各メモリブロックＭＭ０〜ＭＭ３に対応されて設けられたセンスアンプ回路である。各センスアンプ回路ＳＡ０〜ＳＡ３には、ビット線と１対１対応でその一端に結合されたスタティックラッチ形態のセンスアンプ（図示せず）を有する。センスアンプはワード線にてメモリセルが選択されることによってビット線に形成される相補レベルの信号を増幅する。
【００２０】
ＣＳＷ０〜ＣＳＷ３は前記各メモリブロックＭＭ０〜ＭＭ３に対応されて設けられたカラムスイッチ回路でありる。各カラムスイッチ回路ＣＳＷ０〜ＣＳＷ３は、メモリブロック毎にビット線を選択的に相補共通データ線（単にデータ線とも記す）ＣＤＬ０〜ＣＤＬ３に接続する回路である。特に制限されないが、本実施例に従えば、夫々の相補共通データ線ＣＤＬ０〜ＣＤＬ３は、４ビットの相補信号線とされる。例えば、カラムスイッチ回路ＣＳＷ０はメモリブロックＭＭ０に含まれるビット線を４ビット単位で４ビットの共通データ線ＣＤＬ０に共通接続する４個のカラムスイッチ（図示せず）が多数並設されて成る。その他のカラムスイッチ回路ＣＳＷ１〜ＣＳＷ３も夫々に対応される共通データ線ＣＤＬ１〜ＣＤＬ３との間で同様に構成されている。
【００２１】
カラムスイッチ回路ＣＳＷ０，ＣＳＷ１のスイッチ制御はカラムアドレスデコーダＹＤｌが出力するデコード信号にて行われ、カラムスイッチ回路ＣＳＷ２，ＣＳＷ３のスイッチ制御はカラムアドレスデコーダＹＤｕが出力するデコード信号にて行われる。夫々のカラムスイッチ回路ＣＳＷ０〜ＣＳＷ３に含まれる前記カラムスイッチの選択端子は対応されるカラムアドレスデコードＹＤｌ，ＹＤｕから出力されるデコード信号にて４個を１単位としてスイッチ制御される。カラムスイッチ回路ＣＳＷ０，ＣＳＷ１，ＣＳＷ２，ＣＳＷ３で選択されたビット線は、共通データ線ＣＤＬ０，ＣＤＬ１，ＣＤＬ２，ＣＤＬ３に導通される。前記カラムアドレスデコーダＹＤｌ，ＹＤｕは、それが活性化されると、カラムアドレスラッチ１０４がラッチしたカラムアドレス信号をデコードしてカラムスイッチ回路を選択するためのデコード信号を出力する。
【００２２】
ＭＡ０〜ＭＡ３は前記共通データ線ＣＤＬ０〜ＣＤＬ３に設けられたメインアンプ回路であり、夫々４ビット分のメインアンプを有する。ＤＩＢ（０−３），ＤＩＢ（４−７），ＤＩＢ（８−１１），ＤＩＢ（１２−１５）は夫々４ビット分のデータ入力バッファであり、ＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）は夫々４ビット分のデータ出力バッファである。前記バッファＤＩＢ（０−３）及びＤＯＢ（０−３）はメインアンプＭＡ０と共通データ線ＣＤＬ０に割り当てられ、バッファＤＩＢ（０−３）の入力端子とＤＯＢ（０−３）の出力端子は、４ビットのデータ入出力パッドＰ０〜Ｐ３にビット対応で接続されている。前記バッファＤＩＢ（４−７）及びＤＯＢ（４−７）はメインアンプＭＡ１と共通データ線ＣＤＬ１に割り当てられ、バッファＤＩＢ（４−７）の入力端子とＤＯＢ（４−７）の出力端子は、４ビットのデータ入出力パッドＰ４〜Ｐ７にビット対応で接続されている。前記バッファＤＩＢ（８−１１）及びＤＯＢ（８−１１）はメインアンプＭＡ２と共通データ線ＣＤＬ２に割り当てられ、バッファＤＩＢ（８−１１）の入力端子とＤＯＢ（８−１１）の出力端子は、４ビットのデータ入出力パッドＰ８〜Ｐ１１にビット対応で接続されている。前記バッファＤＩＢ（１２−１５）及びＤＯＢ（１２−１５）はメインアンプＭＡ３と共通データ線ＣＤＬ３に割り当てられ、バッファＤＩＢ（１２−１５）の入力端子とＤＯＢ（１２−１５）の出力端子は、４ビットのデータ入出力パッドＰ１２〜Ｐ１５にビット対応で接続されている。
【００２３】
Ｐａｄｄは外部アドレス入力端子であり、これに要求された外部アドレス信号はアドレス入力バッファ１１２で内部相補アドレス信号に変換されて前記マルチプレクサ１１１に供給される。
【００２４】
１１０はタイミングコントローラである。このタイミングコントローラ１１０は、特に制限されないが、外部アクセス制御信号の入力端子として、ロウアドレスストローブ端子（ロウアドレスストローブ信号入力電極）／ＲＡＳ（記号／はそれが付された信号がローイネーブル信号であることを意味する）、下位側カラムアドレスストローブ端子（下位側カラムアドレスストローブ信号入力電極）／ＬＣＡＳ、上位側カラムアドレスストローブ端子（上位側カラムアドレスストローブ信号入力電極）／ＵＣＡＳ、下位側ライトイネーブル端子（下位側ライトイネーブル信号入力電極）／ＬＷＥ、上位側ライトイネーブル端子（上位側ライトイネーブル信号入力電極）／ＵＷＥ、及びアウトプットイネーブル端子（アウトプットイネーブル信号入力電極）／ＯＥを有し、それら端子への入力信号に応じて、内部タイミング信号ｏｅ，ｒａｓ，ｌｃａｓ，ｕｃａｓ，ｌｗｅ，ｕｗｅ，ｓａ，ｘｄｅｃを生成する。前記端子はチップ１００のボンディングパッドとされる。
【００２５】
前記ロウアドレスストローブ端子／ＲＡＳは、そのローレベルによってチップ選択を指示する端子であり、チップ選択状態にされると、タイミングコントローラ１１０は、制御信号ｒａｓによってロウアドレスラッチ１０２を活性化し、そのとき、アドレスマルチプレクス形式で外部から供給されるロウアドレス信号がアドレスバッファ１１２及びアドレスマルチプレクサ１１１を介してロウアドレスラッチ１０２にラッチされ、また、制御信号ｘｄｅｃにてロウアドレスデコーダ及びワードドライバ１０３が活性化され、ロウアドレスラッチ１０２にラッチされたロウアドレス信号にてワード線の選択動作が行われる。ワード線の選択によって各相補ビット線には微小な電位差が形成され、その電位差は、制御信号ｓａにて活性化されるセンスアンプ回路ＳＡ０〜ＳＡ３によって増幅される。
【００２６】
前記カラムアドレスストローブ端子／ＬＣＡＳ，／ＵＣＡＳは、カラムアドレス信号の有効性をそのローレベルによって指示すると共に、カラム選択系の何れを活性化するかを指示するためのボンディングパッドのような端子とみなされる。即ちカラムアドレスストローブ端子／ＬＣＡＳ又は／ＵＣＡＳがローレベルにされると、制御信号ｃａｓによってカラムアドレスラッチ１０４が活性化され、そのとき、アドレスマルチプレクス形式で外部から供給されるカラムアドレス信号がアドレスバッファ１１２及びアドレスマルチプレクサ１１１を介してカラムアドレスラッチ１０４にラッチされる。このとき、カラムアドレスストローブ端子／ＬＣＡＳがイネーブルレベルにされると、タイミングコントローラ１１０は、それに対応される制御信号ｌｃａｓにて、カラムアドレスデコーダＹＤｌとメインアンプＭＡ０，ＭＡ１を活性化し、メモリブロックＭＭ０，ＭＭ１に対するアクセスを可能にする。一方、カラムアドレスストローブ端子／ＵＣＡＳがイネーブルレベルにされると、タイミングコントローラ１１０は、それに対応される制御信号ｕｃａｓにて、カラムアドレスデコーダＹＤｕとメインアンプＭＡ２，ＭＡ３を活性化し、メモリブロックＭＭ２，ＭＭ３に対するアクセスを可能にする。したがって、カラムアドレスストローブ端子／ＬＣＡＳはメモリマットＭＭ０，ＭＭ１に対するアクセスを指示する外部制御端子とみなすことができ、カラムアドレスストローブ端子／ＵＣＡＳはメモリマットＭＭ２，ＭＭ３に対するアクセスを指示する外部制御端子とみなすことができる。
【００２７】
前記ライトイネーブル端子／ＬＷＥ，／ＵＷＥは、書込み動作の指示信号、即ちデータ入力バッファに対するデータ入力動作の外部制御端子とされる。本実施例に従えば、ライトイネーブル端子／ＬＷＥがローレベルにされると、タイミングコントローラ１１０は、内部制御信号ｌｗｅにて、データ入力バッファＤＩＢ（０−３），ＤＩＢ（８−１１）を入力動作可能に制御し、それによって入力されたデータをメモリブロックＭＭ０，ＭＭ２に供給可能にする。一方、ライトイネーブル端子／ＵＷＥがローレベルにされると、タイミングコントローラ１１０は、内部制御信号ｕｗｅにて、データ入力バッファＤＩＢ（４−７），ＤＩＢ（１２−１５）を入力動作可能に制御し、それによって入力されたデータをメモリブロックＭＭ１，ＭＭ３に供給可能にする。したがって、ライトイネーブル端子／ＬＷＥはメモリブロックＭＭ０，ＭＭ２に対する書込み制御端子とみなすことができ、ライトイネーブル端子／ＵＷＥはメモリブロックＭＭ１，ＭＭ３に対する書込み制御端子とみなすことができる。
【００２８】
前記アウトプットイネーブル端子／ＯＥはデータ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）に対する出力動作を指示する外部制御端子とみなされ、それがイネーブルレベルにされると、タイミングコントローラ１１０は、内部制御信号ｏｅにて、データ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）を、高出力インピーダンス状態からデータ出力可能な状態にする。尚、書込み動作の最中に、アウトプットイネーブル端子／ＯＥがイネーブルにされると、データ出力バッファは、出力可能な状態になるが、読み出しデータが出力されないため、不所望なデータの衝突は生じない。
【００２９】
ここで、メモリブロックＭＭ０〜ＭＭ３に対するアクセス態様をまとめると、図２に示されるようになる。図２に示されるように、メモリブロックＭＭ０〜ＭＭ３とデータ入出力端子Ｐ０〜Ｐ１５とは固有の割り当てが行われ、ＭＭ０はＰ０〜Ｐ３、ＭＭ１はＰ４〜Ｐ７、ＭＭ２はＰ８〜Ｐ１１、ＭＭ３はＰ１２〜Ｐ１５に割り当てられている。図３には／ＬＣＡＳ，／ＵＣＡＳ，／ＬＷＥ，／ＵＷＥ，／ＯＥ等によって設定可能な代表的な動作モードが示されている。
【００３０】
メモリブロックＭＭ０，ＭＭ１に対するアクセスは、カラムアドレスストローブ端子／ＬＣＡＳのローレベルによって可能にされ、メモリブロックＭＭ２，ＭＭ３に対するアクセスは、カラムアドレスストローブ端子／ＵＣＡＳのローレベルによって可能にされる。
【００３１】
アクセス可能にされたメモリブロックに対する読み出し／書込み動作の種別は、ライトイネーブル端子／ＬＷＥ，／ＵＷＥ、アウトプットイネーブル端子／ＯＥによって指示される。メモリブロックＭＭ０，ＭＭ１がアクセス可能にされた状態において、メモリブロックＭＭ０に対するデータ入力バッファＤＩＢ（０−３）からのデータ入力はライトイネーブル端子／ＬＷＥのローレベルによって指示され、メモリブロックＭＭ１に対するデータ入力バッファＤＩＢ（４−７）からのデータ入力はライトイネーブル端子／ＵＷＥのローレベルによって指示される。メモリブロックＭＭ０，ＭＭ１に対応されるデータ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７）からのデータ出力はアウトプットイネーブル端子／ＯＥのローレベルによって指示される。
【００３２】
例えば／ＬＣＡＳ＝ローレベル（Ｌ）によってメモリブロックＭＭ０，ＭＭ１がアクセスが可能に選択されたとき、／ＬＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３）の出力動作が選択され、／ＵＷＥ＝ハイレベル（Ｈ）によってデータ入力バッファＤＩＢ（４−７）の出力動作が不可能にされることにより、Ｐ０〜Ｐ３を介するメモリブロックＭＭ０への書込み動作が可能にされる。このとき、／ＯＥ＝Ｌにされると、前記データ書込みに並行して、メモリブロックＭＭ１に関しデータ出力バッファＤＯＢ（４−７）からデータ入出力端子Ｐ４〜Ｐ７にデータが読み出し可能にされる。このとき、メモリブロックＭＭ０に割り当てられているデータ出力バッファＤＯＢ（０−３）も出力動作可能にされるが、、読み出しデータは出力されないため、書込み動作に支障はない。また、／ＬＣＡＳ＝ローレベル（Ｌ）によってメモリブロックＭＭ０，ＭＭ１がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）の出力動作が選択されることにより、Ｐ０〜Ｐ７からデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）にデータが入力され、メモリブロックＭＭ０，ＭＭ１へのデータ書込み動作が可能にされる。また、／ＬＣＡＳ＝ローレベル（Ｌ）によってメモリブロックＭＭ０，ＭＭ１がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）が出力動作不可能にされ、／ＯＥ＝Ｌにされることにより、データ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７）にから端子Ｐ０〜Ｐ７に、メモリブロックＭＭ０，ＭＭ１からの読み出しデータが与えられる。
【００３３】
メモリブロックＭＭ２，ＭＭ３がアクセス可能にされた状態において、一方のメモリブロックＭＭ２に対するデータ入力バッファＤＩＢ（８−１１）からのデータ入力はライトイネーブル端子／ＬＷＥの所定の状態によって指示され、他方のメモリブロックＭＭ３に対するデータ入力バッファＤＩＢ（１２−１５）からのデータ入力はライトイネーブル端子／ＵＷＥの所定の状態によって指示される。メモリブロックＭＭ２，ＭＭ３に対応されるデータ出力バッファＤＯＢ（８−１１），ＤＯＢ（１２−１５）からのデータ出力はアウトプットイネーブル端子／ＯＥのローレベルによって指示される。
【００３４】
例えば／ＵＣＡＳ＝ＬによってメモリブロックＭＭ２，ＭＭ３がアクセスが可能に選択されたとき、／ＬＷＥ＝Ｌによってデータ入力バッファＤＩＢ（８−７）の出力動作が選択され、／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（１２−１５）の出力動作が不可能にされることにより、Ｐ８〜Ｐ１１を介するメモリブロックＭＭ２への書込み動作が可能にされる。このとき、／ＯＥ＝Ｌにされると、前記データ書込みに並行して、メモリブロックＭＭ３に関しデータ出力バッファＤＯＢ（１２−１５）からデータ入出力端子Ｐ１２〜Ｐ１５にデータが読み出し可能にされる。このとき、メモリブロックＭＭ２に割り当てられているデータ出力バッファＤＯＢ（８−１１）も出力動作可能にされるが、読み出しデータは出力されないため、書込み動作に支障はない。また、／ＵＣＡＳ＝ＬによってメモリブロックＭＭ２，ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｌによってデータ入力バッファＤＩＢ（８−１１），ＤＩＢ（１２−１５）の出力動作が選択されることにより、Ｐ８〜Ｐ１５からデータ入力バッファＤＩＢ（８−１１），ＤＩＢ（１２−１５）にデータが入力され、メモリブロックＭＭ２，ＭＭ３へのデータ書込み動作が可能にされる。また、／ＵＣＡＳ＝ＬによってメモリブロックＭＭ２，ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（８−１１），ＤＩＢ（１２−１５）が出力動作不可能にされ、／ＯＥ＝Ｌにされることにより、データ出力バッファＤＯＢ（８−１１），ＤＯＢ（１２−１５）から端子Ｐ８〜Ｐ１５に、メモリブロックＭＭ２，ＭＭ３からの読み出しデータが与えられる。
【００３５】
また、／ＬＣＡＳ＝／ＵＣＡＳ＝ＬによってメモリブロックＭＭ０〜ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（８−１１）の出力動作が選択され、／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（４−７），ＤＩＢ（１２−１５）の出力動作が不可能にされると、Ｐ０〜Ｐ３，Ｐ８〜Ｐ１１を介するメモリブロックＭＭ０，ＭＭ２への書込み動作が可能にされる。このとき、／ＯＥ＝Ｌにされると、前記データ書込みに並行して、メモリブロックＭＭ１，ＭＭ３に関しデータ出力バッファＤＯＢ（４−７），ＤＯＢ（１２−１５）からデータ入出力端子Ｐ４〜Ｐ７，Ｐ１２〜Ｐ１５にデータが読み出し可能にされる。このとき、メモリブロックＭＭ０とＭＭ２側のデータ出力バッファＤＯＢ（０−３），ＤＯＢ（８−１１）も出力動作可能にされるが、読み出しデータは出力されないため、書込み動作に支障はない。また、／ＬＣＡＳ＝／ＵＣＡＳ＝ＬによってメモリブロックＭＭ０〜ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｌによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）ＤＩＢ（８−１１），ＤＩＢ（１２−１５）の出力動作が選択されることにより、Ｐ１〜Ｐ１５からデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）ＤＩＢ（８−１１），ＤＩＢ（１２−１５）にデータが入力される。これにより、メモリブロックＭＭ０〜ＭＭ３へのデータ書込み動作が可能にされる。また、／ＬＣＡＳ＝／ＵＣＡＳ＝ＬによってメモリブロックＭＭ０〜ＭＭ３がアクセス可能に選択されたとき、／ＬＷＥ＝／ＵＷＥ＝Ｈによってデータ入力バッファＤＩＢ（０−３），ＤＩＢ（４−７）ＤＩＢ（８−１１），ＤＩＢ（１２−１５）が出力動作不可能にされ、／ＯＥ＝Ｌにされることにより、データ出力バッファＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）から端子Ｐ０〜Ｐ１５に、メモリブロックＭＭ０〜ＭＭ３からの読み出しデータが与えられる。
【００３６】
図４には図１で説明したＤＲＡＭチップ１００を組み立ててパッケージした状態の概略図が示される。同図のパッケージは、特に制限されないが、デュアル・イン・ラインパッケージとされ、（Ａ）は前記端子／ＬＣＡＳ，／ＵＣＡＳ，／ＬＷＥ，／ＵＷＥの夫々を固有のリードピンＰｈ，Ｐｉ，Ｐｊ，Ｐｋにボンディングワイヤでボンディングした状態を示すものである。その他の端は夫々固有の図示しないリードピンにボンディングされている。この組立されたＤＲＡＭは、図３に示す動作モードの全てを有する。（Ａ）に示される組立態様に対し、（Ｂ）は、前記端子／ＬＣＡＳと／ＵＣＡＳを共通のリードピンＰｈにボンディングしたものであり、カラム系の活性化は１本のカラムアドレスストローブ信号によって行われ、／ＬＷＥと／ＵＬＥによってバイトコントロールが可能な所謂２ＷＥ形式のＤＲＡＭと全く同じ仕様のＤＲＡＭとされる。（Ａ）に示される組立態様に対し、（Ｃ）は、前記端子／ＬＷＥと／ＵＷＥを共通のリードピンＰｊにボンディングしたものであり、ライト動作の指示は１本のライトイネーブル信号によって行われ、／ＬＣＡＳと／ＵＣＡＳによってバイトコントロールが可能な所謂２ＣＡＳ形式のＤＲＡＭと全く同じ仕様のＤＲＡＭとされる。このように、図１のＤＲＡＭチップ１００は、組立の際のボンディングオプションによって、２ＣＡＳ形式、２ＷＥ形式、又はその双方に形式を備えたＤＲＡＭを得ることができる。
【００３７】
特に、図４の（Ａ）に示される２ＷＥ及び２ＣＡＳ形式の双方を有するように組み立てられたＤＲＡＭにおいては、ユーザにシステム上において、リードピンＰｈ，Ｐｉを共通接続することによって２ＷＥ形式のＤＲＡＭとして動作させることができる。また、ユーザにシステム上において、リードピンＰｊ，Ｐｋを共通接続することによって２ＣＡＳ形式のＤＲＡＭとして動作させることができる。さらに、ユーザにシステム上において、リードピンＰｈ，Ｐｉを共通接続し、リードピンＰｊ，Ｐｋを共通接続することによって、バイトコントロールを行わないＤＲＡＭとして動作させることができる。
【００３８】
図５には図４の（Ａ）に示される形態で組み立てられたＤＲＡＭを用いたマイクロコンピュータシステムの一例ブロック図が示される。１は本実施例のＤＲＡＭ、２はＤＲＡＭコントローラ、３はマイクロコンピュータ、４はシステムバスである。ＤＲＡＭコントローラ２は、マイクロコンピュータ３から、メモリイネーブル信号／ＭＥ、下位データストローブ信号／ＬＤＳ、上位データストローブ信号／ＵＤＳ、ライト信号／ＷＲ、リード信号／ＲＤ、アドレス信号Ａ０〜Ａｎを受け、データＤ０〜Ｄ１５の入出力を行う。ＤＲＡＭコントローラ２は、メモリイネーブル信号／ＭＥが活性化されると端子／ＲＡＳ＝Ｌとなり、アドレス信号Ａ０〜ＡｉをデコードしてＤＲＡＭ１でロウアドレスを検出する。また、信号／ＬＤＳ，／ＵＤＳは端子／ＬＣＡＳ，／ＵＣＡＳのレベルを決定する（／ＬＣＡＳ又は／ＵＣＡＳ＝Ｌのとき、アドレス信号Ａｊ〜ＡｎをデコードしてＤＲＡＭ１でカラムアドレスを検出する）。さらに、端子／ＬＷＥ，／ＵＷＥのレベルは、信号／ＷＲがアサートされたときのアドレスビットＡｊのレベルに従って決定される。端子／ＯＥのレベルは信号／ＲＤのレベルによって決定される。アドレス入力端子Ｐａｄｒｓにはアドレス信号Ａ０〜Ａｎが供給される。データ入出力端子Ｐ０〜Ｐ１５はデータＤ０〜Ｄ１５に対応される。
【００３９】
このようなシステムにおいて、マイクロコンピュータ３は信号／ＬＤＳ，／ＵＤＳ，Ａｊ，Ａｋの値を制御することによって、ＤＲＡＭ１を、ワード（１６ビット）ライトアクセス、バイト（８ビット）ライトアクセス、又は４ビットライトアクセスを選択して行うことが出来る。したがって、マイクロコンピュータは、ビット操作などの演算処理において、操作対象が４ビット以下の場合には４ビットライトアクセスを行って所要の処理を行うことができる。
【００４０】
上記実施例によれば以下の作用効果が得られる。〔１〕ＤＲＡＭの半導体チップ１００のレベルで考えれば、第１乃至第４のメモリブロックＭＭ０〜ＭＭ３に対しては、２個のカラムアドレスストローブ端子／ＬＣＡＳ，／ＵＣＡＳの状態と２個のライトイネーブル端子／ＬＷＥ，／ＵＷＥの状態に応じて、データ書込み単位を、メモリブロック１個、ブロック２個、メモリブロック４個の中から選択することができる。換言すれば、データ入出力回路で規定される並列データの入出力ビット数を、最大ビット数に対して１／２又は１／４も選択できるようになる。
【００４１】
〔２〕図１のＤＲＡＭチップ１００は、組立の際のボンディングオプションによって、２ＣＡＳ形式、２ＷＥ形式、又はその双方に形式を備えたＤＲＡＭを得ることができる。
【００４２】
〔３〕２ＷＥ及び２ＣＡＳ形式の双方を有するように組み立てられたＤＲＡＭにおいては、ユーザは、一つのＤＲＡＭ製品をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度を得ることが出来る。ユーザにこのような自由度を提供する事により、半導体メーカーは、同一のＤＲＡＭ半導体チップを利用して、２ＣＡＳ用のＤＲＡＭと２ＷＥ用のＤＲＡＭを、予め需要を予想して別々に用意しておかなければならないという制約から解き放される。したっがて、需要の見込み違いによる一方の製品だけが在庫過剰になったりする不都合も解消される。
【００４３】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、夫々のメモリブロックは１個のメモリマットで構成される場合に限定されず、１個のメモリマットが複数個のメモリマットを供え、アクセスに際して、複数のメモリマットから所要のメモリマットを選択するようにした構成であってもよい。また、半導体チップにおける各種ストローブ信号等のための電極はボンディングパッドに限定されず、バンプ電極であってもよい。これに応じ、パッケージもヂュアル・イン・ラインパッケージに限定されず、フラットパッケージなどその他のパッケージであってもよい。また、上記実施例のＤＲＡＭの制御には必ずしもＤＲＡＭコントローラを用いなくてもよく、それ専用のインタフェース信号の出力機能をマイクロコンピュータそれ事態が備えても、また、シングルチップマイクロコンピュータに上記実施例のようなＤＲＡＭコントローラの機能を内蔵させてもよい。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用したが、それに限定されるものではなく、擬似ＳＲＡＭ等の半導体記憶装置に広く適用することができる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４７】
すなわち、第１乃至第４のメモリブロックに対しては、２個のカラムアドレスストローブ信号入力電極の状態と２個のライトイネーブル信号入力電極の状態に応じて、データ書込み単位を、メモリブロック１個、ブロック２個、メモリブロック４個の中から選択することができる。したがって、データ入出力回路で規定される並列データの入出力ビット数を、最大ビット数に対して１／２又は１／４も選択できるようになる。
【００４８】
組立の際のボンディングオプションによって、２ＣＡＳ形式、２ＷＥ形式、又はその双方の形式を備えた半導体記憶装置を得ることができる。
【００４９】
２ＷＥ及び２ＣＡＳ形式の双方を有するように組み立てられた半導体記憶装置においては、ユーザは、一種類の半導体記憶装置製品をシステム上で、自由に２ＷＥ又は２ＣＡＳとして機能選択して利用する自由度を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＤＲＡＭのブロック図である。
【図２】カラムアドレスストローブ端子とライトイネーブル端子によるカラム選択系とデータ入力系の指示態様を示す説明図である。
【図３】本発明の一実施形態に係るＤＲＡＭの主な動作モードを示す説明図である。
【図４】図１のＤＲＡＭに対するボンディングオプションにて得られる３種類のＤＲＡＭを示す説明図である。
【図５】図４の（Ａ）に示される組立態様のＤＲＡＭを用いたデータ処理システムの一例ブロック図である。
【符号の説明】
１００  チップ
１０１  メモリアレイ
ＭＭ０〜ＭＭ３  メモリブロック
１０３  ロウアドレスデコーダ
ＹＤｌ，ＹＤｕ  カラムアドレスデコーダ
ＣＳＷ０〜ＣＳＷ３  カラムスイッチ回路
ＳＡ０〜ＳＡ３  センスアンプ回路
ＭＡ０〜ＭＡ３  メインアンプ回路
ＤＩＢ（０−３），ＤＩＢ（４−７），ＤＩＢ（８−１１），ＤＩＢ（１２−１５）  データ入力バッファ
ＤＯＢ（０−３），ＤＯＢ（４−７），ＤＯＢ（８−１１），ＤＯＢ（１２−１５）  データ出力バッファ
１１０  タイミングコントローラ
／ＬＣＡＳ，／ＵＣＡＳ  カラムアドレスストローブ端子
／ＷＥ，／ＵＷＥ  ライトイネーブル端子
／ＯＥ  アウトプットイネーブル端子
Ｐｈ，Ｐｉ，Ｐｊ，Ｐｋ  リードピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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