(57)【特許請求の範囲】
【請求項１】
メモリセルの各行に対応して配列された複数個のワードラインと、
前記複数個のワードラインと直交する方向にメモリセルの各列に対応して配列された複数個のビットライン対と、
前記ビットライン対と同一方向にメモリセルの各列に対応して配列された複数個の電源電圧ラインと、
前記ビットライン対と同一方向にメモリセルの１列又は２列毎に配列された複数個の第１接地電圧ラインと、
前記ワードラインと同一方向にメモリセルの１行又は２行毎に前記第１接地電圧ラインと異なる層に配列され、前記第１接地電圧ラインと交叉部分で接続された複数個の第２接地電圧ラインと、
前記複数個のワードラインと前記複数個のビットライン対との間にそれぞれ連結されて、行と列のマトリックス形態に配列された複数個のメモリセルとを備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記複数個の第２接地電圧ラインは、前記複数個のメモリセル、前記複数個のワードライン、前記複数個のビットライン対、前記複数個の電源電圧ライン、及び前記複数個の第１接地電圧ラインの上層に配列されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
メモリセルの各行に対応して配列された複数個のワードラインと、
メモリセルの各列に対応して配列された複数個のビットライン対と、
前記ビットライン対と同一方向にメモリセルの１列又は２列毎に配列された複数個の第１接地電圧ラインと、
前記ビットライン対と直交する方向にメモリセルの１行又は２行毎に前記第１接地電圧ラインと異なる層に配列され、前記第１接地電圧ラインと交叉部分で接続された複数個の第２接地電圧ラインと、
前記複数個のワードラインと前記複数個のビットライン対との間にそれぞれ連結されて、行と列のマトリックス形態に配列された複数個のメモリセルとを備えることを特徴とする半導体メモリ装置。
【請求項４】
前記複数個の第２接地電圧ラインは、更に、前記複数個のメモリセル、前記複数個のワードライン、前記複数個のビットライン対、前記複数個の電源電圧ライン、及び前記複数個の第１接地電圧ラインの上層に配列されていることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記メモリセルはスタチックメモリセルであることを特徴とする請求項１乃至４のいずれか１つに記載の半導体メモリ装置。
【請求項６】
半導体基板上に列と行のマトリックス形態に配列された複数個のメモリセルを作成するメモリセル作成工程と、
前記複数個のメモリセルの上層に、前記複数個のメモリセルの行方向にメモリセルの各行に対応して複数個のワードラインを、前記複数個のメモリセルの列方向にメモリセルの各列に対応して、複数個のビットライン対及び複数個の電源電圧ラインを、前記複数個のメモリセルの列方向にメモリセルの１列又は２列毎に複数個の第１接地電圧ラインを、第１ラインとして作成する第１ライン作成工程と、
前記第１ライン作成工程の後に、前記第１ラインの上層に、前記複数個のメモリセルの行方向にメモリセルの１行又は２行毎に複数個の第２接地電圧ラインを、前記第１接地電圧ラインと交叉部分で接続するように作成する第２ライン作成工程とを備えることを特徴とする半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は半導体メモリ装置及びその製造方法に係るもので、特に高速、低電圧動作の実行時に接地電圧ラインの抵抗が増加するに従い発生される動作上の誤謬を防止し得るスタチック半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
スタチック半導体メモリ装置のメモリセルは、６個のトランジスタからなるＣＭＯＳ型と、２個の抵抗及び４個のトランジスタからなる高抵抗負荷型とがある。この中で、高抵抗負荷型のメモリセルは、集積化のときにチップの面積を減らし得る反面、消費電力が大きいという短所があり、ＣＭＯＳ型のメモリセルは、消費電力を減らすことができるが、チップ面積を増加させるという短所がある。
【０００３】
従来のスタチック半導体メモリ装置は、チップ面積を減らすために高抵抗負荷型のメモリセルを用いてメモリセルアレイを構成した。
【０００４】
しかし、スタチック半導体メモリ装置が高速、低電圧化されるに従い消費電力を減らすためにＣＭＯＳ型のメモリセルを使用する必要が高まる。
【０００５】
米国特許公報Ｎｏ．５，６４５，９１４に“スプリットワードライン構造を用いた６バルクトランジスタスタチックメモリセル”という名称で公開された技術は、チップ面積を減らし得るＣＭＯＳ型メモリセルのレイアウトを開示している。
【０００６】
図５は、米国特許公報Ｎｏ．５，６４５，９１４に公開されたＣＭＯＳ型メモリセルの回路及び信号ラインの配置を示している。
【０００７】
ＣＭＯＳ型のメモリセルは、２個の負荷トランジスタＰ１，Ｐ２、２個のアクセストランジスタＮ１，Ｎ４、及び２個のプルダウントランジスタＮ２，Ｎ３でなり、２個の負荷トランジスタＰ１，Ｐ２は縦方向に長方形に配列され、２個のアクセストランジスタＮ１，Ｎ４及び２個のプルダウントランジスタＮ２，Ｎ３も長方形に配列された２個の負荷トランジスタＰ１，Ｐ２と同様に縦方向に長方形に配列される。
【０００８】
そして、スプリットワードラインＷＬが横方向に配列され、縦方向に電源電圧ラインＶＣＣ、接地電圧ラインＶＳＳ及びビットライン対ＢＬ，ＢＬＢが配列されている。
【０００９】
以下、上述のように構成されたＣＭＯＳ型メモリセルの動作を説明する。
【００１０】
もし、ワードラインＷＬに“ハイ”レベルの信号が印加され、２個のアクセストランジスタＮ１，Ｎ４がオンされ、ビットラインＢＬに“ハイ”レベルの信号が印加され、反転ビットラインＢＬＢに“ロー”レベルの信号が印加される場合、アクセストランジスタＮ１，Ｎ４を通して“ハイ”レベルと“ロー”レベルの信号が２個のアクセストランジスタＮ１，Ｎ４のドレインに伝送される。次いで、負荷トランジスタＰ１及びプルダウントランジスタＮ３がオンされる。アクセストランジスタＮ１，Ｎ４のドレインに“ハイ”レベルと“ロー”レベルの信号を伝送する。即ち、アクセストランジスタＮ１，Ｎ４を通して伝送された信号が２個の負荷トランジスタＰ１，Ｐ２と２個のプルダウントランジスタＮ２，Ｎ３からなるラッチにラッチされる。このような方法によりビットライン対ＢＬ，ＢＬＢに伝送された信号がメモリセルに貯蔵される。
【００１１】
図６は、図５に示したメモリセルのレイアウトを示し、１０は負荷トランジスタＰ１，Ｐ２のアクチブ領域、１２はアクセストランジスタＮ１，Ｎ４及びプルダウントランジスタＮ２，Ｎ３のアクチブ領域をそれぞれ示す。そして、Ｐ１ｄ，Ｐ２ｄ，Ｎ１ｄ，Ｎ２ｄ，Ｎ３ｄ，Ｎ４ｄで表示したのは各トランジスタのドレインを、Ｐ１ｓ，Ｐ２ｓ，Ｎ１ｓ，Ｎ２ｓ，Ｎ３ｓ，Ｎ４ｓで表示したのは各トランジスタのソースを、Ｐ１ｇ，Ｐ２ｇ，Ｎ１ｇ，Ｎ２ｇ，Ｎ３ｇ，Ｎ４ｇで表示したのは各トランジスタのゲートをそれぞれ示す。
【００１２】
即ち、米国特許公報Ｎｏ．５，６４５，９１４に開示された技術は、図５に示したようにメモリセルをレイアウトすることにより、従来のＣＭＯＳ型メモリセルの構成が有する短所を解決することができる。
【００１３】
しかし、図６に示したＣＭＯＳ型のメモリセルをアレイで構成する場合、接地電圧ラインが長くなって接地電圧ラインの抵抗が増加し、低電圧動作の時に電源電圧レベルと接地電圧レベル間のマージンが減少することにより、メモリセルにラッチされたデータの誤謬を誘発させるという問題点があった。
【００１４】
このような問題点は、図５及び図６に示したレイアウトを有するスタチック半導体メモリ装置だけでなく、通常のＣＭＯＳ型のメモリセルを有するスタチック半導体メモリ装置でも現れるようになる。
【００１５】
一方、図７は、図５に示したＣＭＯＳ型メモリセルを用いたスタチック半導体メモリ装置のメモリセルアレイの構成を示すものであって、マトリックス形態に配列されたｎ×ｍ個のメモリセルＭＣ１１，ＭＣ１２，．．．，ＭＣ１ｎ，．．．，ＭＣｍ１，ＭＣｍ２，．．．ＭＣｍｎ、横方向に配列されたｍ個のスプリットワードラインＷＬ１，ＷＬ２，．．．ＷＬｍ、縦方向に配列されたｎ個のビットライン対（ＢＬ１，ＢＬ１Ｂ）．．．．（ＢＬｎ，ＢＬｎＢ）、縦方向に配列されたｎ個の電源電圧ラインＶＣＣと接地電圧ラインＶＳＳ、電源電圧パッド２０、及び接地電圧パッド２２からなる。
【００１６】
即ち、図７に示したメモリセルアレイのレイアウト方法は、ワードラインと直交する方向にビットライン対ＢＬ，ＢＬＢ、電源電圧ラインＶＣＣ、及び接地電圧ラインＶＳＳが配列される。
【００１７】
【発明が解決しようとする課題】
然るに、図７に示すようにメモリセルアレイが配列される場合、縦方向に配列された接地電圧ラインＶＳＳの長さが長くなると、接地電圧ラインＶＳＳの抵抗が増加して、低電圧の動作時に電源電圧レベルと接地電圧レベル間のマージンを減らすことにより、メモリセルにラッチされたデータの誤謬を誘発させるという問題点があった。
【００１８】
例えば、ビットライン対ＢＬ，ＢＬＢに伝送される“ハイ”レベルの電圧が３Ｖで、“ロー”レベルの電圧が０Ｖである場合には、メモリセルのＮＭＯＳトランジスタＮ１，Ｎ４のドレインに３Ｖ，０Ｖがそれぞれ伝送される。次いで、メモリセルを構成する２個の負荷トランジスタＰ１，Ｐ２と２個のプルダウントランジスタＮ２，Ｎ３により３Ｖと０Ｖのデータがラッチされる。ところが、プルダウントランジスタにより０Ｖのデータをラッチするとき、接地電圧ラインＶＳＳの高抵抗により充分に０Ｖに落ちなくなるという問題点が発生する。即ち、メモリセルが０Ｖと３Ｖのデータをラッチすべきであるが、０Ｖよりも大きいレベルのデータをラッチして、電源電圧レベルと接地電圧レベル間のマージンが確保されないようになって、メモリセルにラッチされたデータに誤謬が発生する。
【００１９】
このような問題は、半導体メモリ装置の接地電圧ラインの長さが長くなるに従い接地電圧ラインの抵抗が増加して、接地電圧レベルの電位を一層増加させることにより、又、半導体メモリ装置が低電圧化されていくほど、電源電圧レベルと接地電圧レベルとの間のマージンが減らすことにより、半導体メモリ装置の誤動作を誘発させる確率が増加する。
【００２０】
従って、本発明に係るスタチック半導体メモリ装置は、接地電圧ラインの長さが長くなるに従う接地電圧ラインの抵抗増加の問題を解決するため、接地電圧ラインを網状に配置する。
【００２１】
本発明の目的は、低電圧の動作時に接地電圧ラインの高抵抗によるメモリセルにラッチされたデータの電源電圧レベルと接地電圧レベル間のマージンを確保して、半導体メモリ装置の誤動作を防止し得るスタチック半導体メモリ装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
このような目的を達成するための本発明に係る半導体メモリ装置は、メモリセルの各行に対応して配列された複数個のワードラインと、前記複数個のワードラインと直交する方向にメモリセルの各列に対応して配列された複数個のビットライン対と、前記ビットライン対と同一方向にメモリセルの各列に対応して配列された複数個の電源電圧ラインと、前記ビットライン対と同一方向にメモリセルの１列又は２列毎に配列された複数個の第１接地電圧ラインと、前記ワードラインと同一方向にメモリセルの１行又は２行毎に前記第１接地電圧ラインと異なる層に配列され、前記第１接地電圧ラインと交叉部分で接続された複数個の第２接地電圧ラインと、前記複数個のワードラインと前記複数個のビットライン対との間にそれぞれ連結されて、行と列のマトリックス形態に配列された複数個のメモリセルとを備えたことを特徴とする。
【００２３】
又、メモリセルの各行に対応して配列された複数個のワードラインと、メモリセルの各列に対応して配列された複数個のビットライン対と、前記ビットライン対と同一方向にメモリセルの１列又は２列毎に配列された複数個の第１接地電圧ラインと、前記ビットライン対と直交する方向にメモリセルの１行又は２行毎に前記第１接地電圧ラインと異なる層に配列され、前記第１接地電圧ラインと交叉部分で接続された複数個の第２接地電圧ラインと、前記複数個のワードラインと前記複数個のビットライン対との間にそれぞれ連結されて、行と列のマトリックス形態に配列された複数個のメモリセルとを備えることを特徴とする。ここで、前記メモリセルはスタチックメモリセルであることを特徴とする。
【００２４】
又、本発明の半導体メモリ装置の製造方法は、半導体基板上に列と行のマトリックス形態に配列された複数個のメモリセルを作成するメモリセル作成工程と、前記複数個のメモリセルの上層に、前記複数個のメモリセルの行方向にメモリセルの各行に対応して複数個のワードラインを、前記複数個のメモリセルの列方向にメモリセルの各列に対応して、複数個のビットライン対及び複数個の電源電圧ラインを、前記複数個のメモリセルの列方向にメモリセルの１列又は２列毎に複数個の第１接地電圧ラインを、第１ラインとして作成する第１ライン作成工程と、前記第１ライン作成工程の後に、前記第１ラインの上層に、前記複数個のメモリセルの行方向にメモリセルの１行又は２行毎に複数個の第２接地電圧ラインを、前記第１接地電圧ラインと交叉部分で接続するように作成する第２ライン作成工程とを備えることを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００２６】
図１は、本発明のスタチック半導体メモリ装置のメモリセルアレイの第１実施の形態の構成例を示すものであって、図７に示したスタチック半導体メモリ装置のメモリセルアレイの構成に横方向に配列されたメモリセルに沿って配列された接地電圧ラインＶＳＳを追加して配列する。
【００２７】
図１に示した本発明のスタチック半導体メモリ装置のメモリセルアレイの構成は、接地電圧ラインＶＳＳをメモリセル単位で網状に配列したものである。
【００２８】
このように接地電圧ラインＶＳＳを網状に配置すると、接地電圧ラインの抵抗が減少して、低電圧の動作時にメモリセルにラッチされたデータの誤謬を防止できる。
【００２９】
そして、横方向に配列される接地電圧ラインは、ワードライン、ビットライン対、電源電圧ライン、及び縦方向の接地電圧ラインが配列された後に配列される。
【００３０】
図２は、本発明に係るスタチック半導体メモリ装置のメモリセルアレイの第２実施の形態の構成例を示すものであって、図７に示した従来のメモリセルアレイの２個ラインのメモリセル間の接地電圧ラインを連結する横方向の接地電圧ラインＶＳＳを追加して配列される。
【００３１】
図２の場合においても、接地電圧ラインが網状に配列されるが、横方向に配列される接地電圧ラインの数を減らすことが出来る。この場合も図１に示した実施の形態例の場合と同様に、接地電圧ラインの抵抗を減らすようになって、メモリセルにラッチされるデータの電源電圧レベルと接地電圧レベル間のマージンが減ることを防止できる。
【００３２】
図３は、本発明に係るスタチック半導体メモリ装置のメモリセルアレイの第３実施の形態の構成例を示すもので、横方向に互いに隣接するメモリセルのトランジスタ及び信号ラインの配置が対称になるように構成し、隣接するメモリセルが電源電圧ラインＶＣＣと接地電圧ラインＶＳＳを共有するように構成し、横方向に配列されたメモリセルの接地電圧ラインを連結する横方向に配列された接地電圧ラインＶＳＳを配列して構成したものである。
【００３３】
図３の場合も、接地電圧ラインＶＳＳを網状に配列して接地電圧ラインの抵抗を減らすことが出来る。従って、メモリセルにラッチされるデータの電源電圧レベルと接地電圧レベル間のマージンを確保できる。
【００３４】
図４は、本発明に係るスタチック半導体メモリ装置のメモリセルアレイの第４実施の形態の構成例を示すもので、図３に示したメモリセルアレイの横方向に配列された接地電圧ラインＶＳＳを１つのラインのメモリセル単位当たり１つの横方向の接地電圧ラインＶＳＳを配列するのでなく、上下に配列された２つのラインのメモリセル単位当たり１つの横方向の接地電圧ラインＶＳＳを配列して構成したものである。
【００３５】
図４に示したようにメモリセルアレイを配列すると、網状に配列された接地電圧ラインの数を減らしながら接地電圧ラインの抵抗を減らすことができる。
【００３６】
図２乃至図４の実施の形態例の場合も、図１の場合と同様に、横方向に配列される接地電圧ラインはメモリセル及び他の信号ラインが配列された後に配列される。
【００３７】
即ち、本発明のスタチック半導体メモリ装置のメモリセルアレイは、接地電圧ラインＶＳＳを網状に配列することにより、接地電圧ラインの長さが増加するに従い増加する接地電圧ラインの抵抗を減らすことができる。
【００３８】
従って、本発明に係るスタチック半導体メモリ装置は、低電圧の動作時に接地電圧ラインＶＳＳの抵抗を減らすことにより、メモリセルにラッチされたデータの電源電圧レベルと接地電圧レベル間のマージンを確保できる。
【００３９】
そして、上述の実施の形態例では、横方向に配列される接地電圧ラインが横方向に配列された１つ又は２つのラインのメモリセルを単位当たり１つずつ配列することを示したが、３つ以上のラインのメモリセル単位当たり１つずつ配列するのも可能である。
【００４０】
又、上述の実施の形態例ではＣＭＯＳ型メモリセルを具備するスタチック半導体メモリ装置のメモリセルアレイの接地電圧ラインを網状に配置することを例に説明したが、本発明は上述の実施の形態例のみに限定されず、高速、低電圧の動作を行う全ての種類の半導体メモリ装置のメモリセルアレイの接地電圧ラインの配置時に適用可能である。
【００４１】
【発明の効果】
本発明に係る半導体メモリ装置及びその製造方法は、メモリセル上の接地電圧ラインを、下層ではビットラインと同一方向に上層ではワードラインと同一方向に配列して交叉部分で接続し、網状に配置することにより、接地電圧ラインの抵抗を減らしてメモリセルにラッチされたデータの電源電圧レベルと接地電圧レベル間のマージンを確保することにより、半導体メモリ装置の誤動作を防止できるという効果がある。
【００４２】
つまり、高速、低電力半導体メモリ装置のセルアレイの接地電圧ラインを、下層ではビットラインと同一方向に上層ではワードラインと同一方向に配列して交叉部分で接続して、網状に配置することにより、半導体メモリ装置の信頼性を改善し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るスタチック半導体メモリ装置のメモリセルアレイの第１実施の形態の構成例を示す図である。
【図２】本発明に係るスタチック半導体メモリ装置のメモリセルアレイの第２実施の形態の構成例を示す図である。
【図３】本発明に係るスタチック半導体メモリ装置のメモリセルアレイの第３実施の形態の構成例を示す図である。
【図４】本発明に係るスタチック半導体メモリ装置のメモリセルアレイの第４実施の形態の構成例を示す図である。
【図５】米国特許公報Ｎｏ．５，６４５，９１４に公開されたＣＭＯＳ型メモリセルの回路構成及び信号ラインの配置を示す図である。
【図６】図５に示したメモリセルのレイアウトを示す図である。
【図７】図５に示したＣＭＯＳ型メモリセルを用いたスタチック半導体メモリ装置のメモリセルアレイの構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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