(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板表面に、複数の画素と、第１導電型の第１の層及び第２導電型の第２の層、更に、前記第１の層上に形成された第２導電型の第１ＭＯＳトランジスタ及び前記第２の層上に形成された第１導電型の第２ＭＯＳトランジスタが形成されたツインウェル型ＣＭＯＳ構造を有し、前記各画素は第２導電型の第３の層からなるフォトダイオードと第２導電型の第３ＭＯＳトランジスタを有し、前記第３ＭＯＳトランジスタの下側には、前記第１の層が形成されると共に、前記フォトダイオードの下側には、前記第１の層が形成されないこと、
および、前記第１導電型の第１の層は、前記第１導電型の半導体基板よりも高濃度であること、
および、前記画素は画素内で信号増幅を行う増幅型であり、前記第３ＭＯＳトランジスタは各画素当たり複数個であること、
さらに、前記ツインウェル型ＣＭＯＳ構造における第１の層は前記第３ＭＯＳトランジスタの下側の第１の層として用いていること、
を特徴とするＣＭＯＳ型固体撮像装置。
【請求項２】
請求項１に記載のＣＭＯＳ型固体撮像装置において、前記フォトダイオードの下側には、前記第２の層が形成されること、
および、前記ツインウェル型ＣＭＯＳ構造における第２の層は前記フォトダイオードの下側の第２の層として用いていること、
を特徴とするＣＭＯＳ型固体撮像装置。
【請求項３】
請求項２に記載のＣＭＯＳ型固体撮像装置において、前記フォトダイオードの下側に形成された第２の層と前記第３ＭＯＳトランジスタの下側に形成された第１の層との境界が、フォトダイオード領域より外側に形成されること、を特徴とするＣＭＯＳ型固体撮像装置。
【請求項４】
請求項２または３に記載のＣＭＯＳ型固体撮像装置において、前記フォトダイオードの下側に形成された第２の層は、各画素毎に孤立して形成されること、を特徴とするＣＭＯＳ型固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高感度な画素構成によるＣＭＯＳ型固体撮像装置に関する。
【０００２】
【従来の技術】
ＣＭＯＳプロセスを用いてイメージセンサを形成した、ＣＭＯＳ型イメージセンサが提案されている。これには、各画素で発生した信号電荷をそのまま読み出すパッシブ型のＰＰＳ（Ｐａｓｓｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）と、画素毎に増幅して読み出すアクティブ型のＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）とがある。何れの型でも、光電変換部には通常ｐｎ接合からなるフォトダイオードが用いられる。
【０００３】
ＰＰＳ型では、図９に示すように、フォトダイオードからの信号電荷を同じ画素内の１個のＭＯＳトランジスタでスイッチングして、信号線にそのまま読み出す。ここで、５はフォトダイオード、３は画素選択用ＭＯＳトランジスタ、１１は画素選択クロックライン、１３は信号線を表す。
【０００４】
図１０は、図９の平面パターン例で、１画素の平面図（ａ）と、そのＡ−Ａ部の断面図（ｂ）及びＢ−Ｂ部の断面図（ｃ）を示しており、フォトダイオード５及びＭＯＳトランジスタ３の各構成要素を配列している。ここで、各構成要素５、３及び配線１１、１３は図９の符号と対応する。また、光電変換部のダイオード５は、ｐ基板１００上に形成されたｐウェル１１０上のｎ＋層１３０により構成される。なお、フォトダイオード部ｎ＋層１３０は、同じｐウェル上のトランジスタ３のソース／ドレイン用ｎ＋層１３１と通常同じである。
【０００５】
ＡＰＳ型では、１画素内に、光電変換部、増幅部、画素選択部、リセット部を形成する必要があり、通常、フォトダイオード（ＰＤ）の他、３個〜４個のＭＯＳトランジスタ（Ｔ）が用いられる。図１１にＰＤ＋３Ｔ方式の場合の１画素の構成を示す（馬渕他、「１／４インチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」、映像情報メディア学会技術報告、ＩＰＵ９７−１３、１９９７年３月）。ここで、５はフォトダイオード、１は増幅部、２はリセット部、３は画素選択部、１１は画素選択クロックライン、１２はリセットクロックライン、１３は信号線、１４は電源線を表す。
【０００６】
図１２は、図１１の平面パターン例で、１画素の平面図（ａ）と、そのＡ−Ａ部の断面図（ｂ）及びＢ−Ｂ部の断面図（ｃ）を示しており、フォトダイオード５及び３トランジスタ１〜３の各構成要素を縦１列の配列としている。ここで、各構成要素５、１、２、３及び配線１１、１２、１３、１４は図１１の符号と対応する。また、光電変換部のダイオード５は、ｐ基板１００上に形成されたｐウェル１１０上のｎ＋層１３０により構成される。なお、フォトダイオード部ｎ＋層１３０は、同じｐウェル上のトランジスタ１、２、３各々のソース／ドレイン用ｎ＋層１３１と通常同じである。
【０００７】
図９〜図１２において、トランジスタ１、２、３はすべてｎ型ＭＯＳトランジスタであり、５はｐｎ接合ダイオードであるため、標準のＣＭＯＳプロセスで容易に形成可能である。
【０００８】
【発明が解決しようとする課題】
さて、フォトダイオードのｐｎ接合に入射した光は、平均的には侵入深さＬｐまでの間で光電変換され、電子／正孔対を発生する。この内、表面側ｎ層に信号電荷として有効に蓄積される電子の量は、次の３つの成分の和となる。▲１▼ｐｎ接合界面に形成される空乏層内で発生した電子全て、▲２▼ｎ層中性領域で発生した正孔が接合界面の空乏層端まで到達した分に相当する電子、▲３▼ｐ層中性領域で発生した電子が接合界面の空乏層端まで到達した分。したがって、感度を高くするには、▲１▼の空乏層の領域を拡大するのが最も効率が良い。▲２▼の成分は、ｎ層内の正孔の拡散長をｎ層接合深さＸｊより大きくする程良い。▲３▼の成分は、ｐ層の電子の拡散長を大きくする程良い。しかしながら、ｐ層の電子の拡散長を大きくすると、隣接画素間の干渉も大きくなり、解像度の低下やフレア現象を引き起こし、実際には好ましくない方法である。
【０００９】
図９〜１２の構成では、フォトダイオード部５は、ＣＭＯＳプロセスのｐウェル１１０上に形成されている。特に、図１１及び図１２に示すＡＰＳ型では、トランジスタ部１〜３をできるだけ狭い領域に形成してフォトダイオード部面積を確保する必要があり、トランジスタ寸法の縮小にはｐウェルの高濃度化が必須である。しかしながら、ｐウェルを高濃度化すると、図１３に示すように、ｐｎ接合の境界面に形成される空乏層の厚さＸｄｅｐは減少する。なお、以下では半導体基板材料として、シリコンの場合を例に取り議論する。
【００１０】
一般的なＣＭＯＳプロセスで採用されている値は、ｐウェル濃度：Ｎｐ＝１×１０１７ｃｍ−３程度であり、バイアス電圧：Ｖｂ＝３Ｖとすると、空乏層の厚さ：Ｘｄｅｐ＝０．２３μｍとなる。また、接合深さＸｊは、最近の一般的ＣＭＯＳプロセスでは、０．１５μｍ程度まで浅くなっている。入射光として、例えば、可視光で最も視感度の高い波長＝５５０ｎｍの場合を例に取ると、侵入深さＬｐ＝１．５μｍ程度となる。すなわち、光電変換に最も効率の良い空乏層領域は有効光電変換領域の１５％程度、表面ｎ＋層領域も１０％程度しかなく、大部分はｐウェル及びその下のｐ基板領域での光電変換となり、ｐウェル中の電子の拡散長が短い場合は感度の低下を、また該拡散長が長い場合は前記解像度の低下やフレア現象の問題を引き起こす。
【００１１】
上記従来技術の問題点への対策として、特開平９−２３２５５５号公報に開示されている技術を図１４に示す。図１４の回路構成は、前記図１１と同じであり、簡単のため図１１と同じ部分については同じ符号を採用する。図１４で特徴的なのは、フォトダイオード５の構造である。すなわち、まず光電変換部をｎ基板２００の上に形成した。これにより、半導体の深い所で発生する信号電荷（電子）は、基板側へ排出されるため、画素間の干渉であるクロストークが大幅に低減される。また、光電変換ｎｐ接合となる、表面ｎ＋層２３０とｐウェル２１０との間に、ｎ＋層２３０より低濃度のｎ層２２０を設け、ｎｐ接合容量を低減し、検出感度（＝電荷電圧変換ゲイン）を増大したことである。
【００１２】
しかしながら、この手法には以下の問題がある。まず、ｎ基板の上にｐウェルを設け、更にその中にｎ型トランジスタやｎｐ接合のフォトダイオードを形成することは、ｎｐｎの縦型バイポーラ動作を起こし易くする。特に、受光部では、フォトダイオード面積を確保する必要上、中間の深さのｐウェルに表面側から高密度にコンタクトを取ることは困難なため、ｐウェル電位の固定が不完全となり易い。これはｎｐｎバイポーラ動作を生じ易くし、誤動作を招く。
【００１３】
また、フォトダイオードの接合容量を低減するためには、表面ｎ＋層２３０とｐウェル２１０との間に入れるｎ層２２０の濃度は、ｐウェル２１０の濃度以下にする必要がある。例えば、ｎ＋層濃度：Ｎｓ＝１×１０２１ｃｍ−３，ｐウェル濃度：Ｎｐ＝１×１０１７ｃｍ−３、バイアス電圧：Ｖｂ＝３Ｖとすると、ｎｐ接合容量Ｃｊは、ｎ層２２０の濃度：Ｎｎとして、次のようになる。
【００１４】
ｎ層２２０が無い場合        ：Ｃｊ＝４６ｎＦ／ｃｍ２
Ｎｎ＝１×１０１８ｃｍ−３の場合：Ｃｊ＝４４ｎＦ／ｃｍ２
Ｎｎ＝１×１０１７ｃｍ−３の場合：Ｃｊ＝３３ｎＦ／ｃｍ２
Ｎｎ＝１×１０１６ｃｍ−３の場合：Ｃｊ＝１４ｎＦ／ｃｍ２
すなわち、接合容量低減の効果が現れるのは、濃度Ｎｎが、濃度Ｎｐより十分小さい場合である。
【００１５】
しかしながら、ｎ層２２０の濃度：Ｎｎ  を、ｐウェル濃度：Ｎｐ  以下に形成することは大変困難である。すなわち、特開平９−２３２５５５号公報に開示されているような、１回のイオン注入工程の追加でｎ層２２０を形成しようとすると、図１５に示すようになる。ここで、各層の濃度プロファイルを、図１４と同じ符号で示す。さて、ｐウェル２１０より低濃度のｎ層２２０を形成しようとすると、ｐウェル２１０よりわずかに高い濃度（１／１０にするためには１．１倍の濃度）のｎ型不純物２２０’を注入する必要がある。しかし、現実には、１．１倍の濃度を正確に維持することは極めて困難である。
【００１６】
本発明は以上の問題点に鑑み考案されたもので、受光部に縦型バイポーラ構造を持ち込むことがなく、また通常のＣＭＯＳプロセスに何ら特別なイオン注入工程を持ち込む必要もなくて、高感度で高解像度、また低暗電流で低フレアを達成できるフォトダイオード部の構造を実現可能とする、理想的なＣＭＯＳ型固体撮像装置を提供するものである。
【００１７】
【課題を解決するための手段】
上述した目的を達成するため、本発明のＣＭＯＳ型固体撮像装置においては、第１導電型の半導体基板表面に、複数の画素と、第１導電型の第１の層及び第２導電型の第２の層、更に、前記第１の層上に形成された第２導電型の第１ＭＯＳトランジスタ及び前記第２の層上に形成された第１導電型の第２ＭＯＳトランジスタが形成されたツインウェル型ＣＭＯＳ構造を有し、前記各画素は第２導電型の第３の層からなるフォトダイオードと第２導電型の第３ＭＯＳトランジスタを有し、前記第３ＭＯＳトランジスタの下側には、前記第１の層が形成されると共に、前記フォトダイオードの下側には、前記第１の層が形成されないこと、
および、前記第１導電型の第１の層は、前記第１導電型の半導体基板よりも高濃度であること、
および、前記画素は画素内で信号増幅を行う増幅型であり、前記第３ＭＯＳトランジスタは各画素当たり複数個であること、
さらに、前記ツインウェル型ＣＭＯＳ構造における第１の層を前記第３ＭＯＳトランジスタの下側の第１の層として用いていること、
を特徴としている。
【００１８】
また、前記フォトダイオードの下側には、前記第１の層が無い上に前記第２の層を形成してもよい。
【００１９】
また、前記第１の層及び第２の層の濃度は、前記半導体基板の濃度に比べ、１０倍以上高いよう構成される。
【００２０】
また、前記フォトダイオードの下側に形成された第２の層と前記第３ＭＯＳトランジスタの下側に形成された第１の層との境界が、フォトダイオード領域より外側に形成されるよう、構成されるのが望ましい。
【００２１】
また、前記フォトダイオードの下側に形成された第２の層は、各画素毎に孤立して形成されるよう構成されるのが望ましい。
【００２２】
また、前記画素は画素内で信号増幅を行わない非増幅型であり、第３ＭＯＳトランジスタは各画素当たり１個ないし複数個とされてもよい。
【００２３】
或いは、また、前記画素は画素内で信号増幅を行う増幅型であり、第３ＭＯＳトランジスタは各画素当たり複数個とされてもよい。
【００２４】
更に、また、第３の層は、前記第３ＭＯＳトランジスタのソース／ドレイン部と同じ層により形成されてもよい。
【００２５】
或いは、また、第３の層は、前記第３ＭＯＳトランジスタのソース／ドレイン部とは異なる層により形成されてもよい。
【００２６】
かかる本発明のＣＭＯＳ型固体撮像装置においては、半導体基板上に、複数の画素と、ツインウェル型ＣＭＯＳ構造を有しており、各画素のうちトランジスタ部は、ＣＭＯＳ構造ツインウェルのうち基板と同じ導電型で基板より高濃度のウェルを形成していると共に、フォトダイオード部の下側には該ウェルが存在しない。このため、光電変換のためのｐｎ接合は低濃度の基板上に直接形成されるため、その基板側空乏層厚さが大変深くなる。
【００２７】
更に、フォトダイオードの下側に、ＣＭＯＳ構造ツインウェルのうち、基板と逆の導電型のウェルを形成した場合は、光電変換のためのｐｎ接合の内、表面側層は、前記フォトダイオード層と、その下のウェル層との和になるため、接合深さが大幅に増大する。また、該接合は低濃度の基板上に直接形成されるため、その基板側空乏層厚さが大変深くなる。
【００２８】
これらの手法では、光学的有効深さは空乏層の拡大で大変大きくなり、光電変換の効率が著しく増大する。また、低濃度基板上の接合は、接合容量の大幅な低下をもたらし、発生電荷量当たりのフォトダイオード部の電位変化を大きくする。すなわち、電荷電圧変換ゲインを大きくする。これは、特に増幅型固体撮像装置の場合、一層の感度向上をもたらす。
【００２９】
更に、基板深くまで空乏層が形成されることは、各画素領域で発生する電荷の大部分を信号電荷として集めることになり、周辺画素への拡散を少なくするから、解像度の向上と、フレアの防止にも有効となる。
【００３０】
更に、上記構造の形成は、フォトダイオード部にＣＭＯＳ部ウェルを利用しているため、基本となるＣＭＯＳプロセスを何ら変更することなく可能である。
【００３１】
以上、本発明により、極めて高感度、高解像度、低フレアのＣＭＯＳ型固体撮像装置を、標準的なＣＭＯＳプロセスのまま構成することが可能となる。
【００３２】
【発明の実施の形態】
以下、図面を用いて、本発明の実施形態について詳細に説明する。
【００３３】
図１は、本発明によるＣＭＯＳ型固体撮像装置の一実施形態を、画素部と周辺ＣＭＯＳ回路部を含む断面で示した図である。ここで、（Ａ）は画素部、（Ｂ）は周辺ＣＭＯＳ回路部で、共通の低濃度ｐ基板１００の上に構成されている。１１０、１２０はＣＭＯＳ回路部のｐ型及びｎ型ツインウェルである。また、ｐウェル１１０は、画素部ではトランジスタ部のｐウェルとしても用いられるが、画素部のうち、フォトダイオードの下側のみ形成されない。なお、フォトダイオード用ｎ＋層１３０は、画素のトランジスタ部及び周辺ＣＭＯＳ回路部ｎ型トランジスタのソース／ドレイン用ｎ＋層１３１と、同じであっても、あるいは異なる層とされてもよい。また、画素部は増幅型であっても、非増幅型であってもよい。なお、１４１は、周辺ＣＭＯＳ回路部ｐ型トランジスタのソース／ドレイン用ｐ＋層である。
【００３４】
図２は、本発明によるＣＭＯＳ型固体撮像装置の他の実施形態を、画素部と周辺ＣＭＯＳ回路部を含む断面で示した図である。ここで、（Ａ）は画素部、（Ｂ）は周辺ＣＭＯＳ回路部で、図１と同じ構成要素には同じ符号を用いる。図１との相違点は、フォトダイオード部下側にＣＭＯＳ回路部ツインウェル中のｎウェル１２０を用いていることである。
【００３５】
図３は、図１の手法を非増幅型の画素に適用した場合の、画素部平面パターン例及びその断面を示した図である。平面図（ａ）で、３は画素選択用トランジスタ、５はフォトダイオード、１１は画素選択信号線、１３は信号線である。ＣＭＯＳ部と同じｐウェル１１０が、トランジスタ３付近には形成されるが、フォトダイオード５の下側には形成されない。ｐウェル１１０が形成されない領域は画素毎に分離されている。この分離の様子は、Ａ−Ａ部断面図（ｂ）及びＢ−Ｂ部断面図（ｃ）により、より明確に示される。すなわち、フォトダイオードｎ＋層１３０の下側のみｐウェル１１０が存在しない。このため、フォトダイオードは直接低濃度ｐ基板１００に接する。
【００３６】
図４は、図２の手法を非増幅型の画素に適用した場合の、画素部平面パターン例及びその断面を示した図である。図３と同じ構成要素については、同じ符号を用いる。トランジスタ３付近はＣＭＯＳ部と同じｐウェル１１０が、また、フォトダイオードの下側にはＣＭＯＳ部と同じｎウェル１２０が、それぞれ形成されている。ｎウェル１２０は、ｐウェル１１０によって画素毎に分離されている。この分離の様子は、Ａ−Ａ部断面図（ｂ）及びＢ−Ｂ部断面図（ｃ）により、より明確に示される。すなわち、フォトダイオードｎ＋層１３０の下側に、ｎウェル１２０が形成され、このｎウェル１２０は周辺をｐウェル１１０で分離されている。なお、トランジスタ３はｐウェル１１０上に形成される。したがって、ｎウェル１２０とｐウェル１１０との境界は、トランジスタ３より少しフォトダイオード側となる。他方、ｎウェル１２０は一点鎖線で示す活性領域の外側のフィールド酸化膜側にまで少し伸びた所まで延在させるのが望ましいが、その理由は後述する。
【００３７】
図５は、図１の手法を増幅型の画素に適用した場合の、画素部平面パターン例及びその断面を示した図である。平面図（ａ）で、１は増幅用トランジスタ、２はリセット用トランジスタ、３は画素選択用トランジスタ、５はフォトダイオード、１１は画素選択信号線、１２はリセット信号線、１３は信号線、１４は電源線である。ＣＭＯＳ部と同じｐウェル１１０が、トランジスタ１、２、３の下側には形成されるが、フォトダイオード５の下側には形成されない。ｐウェル１１０が形成されない領域は画素毎に分離されている。この分離の様子は、Ａ−Ａ部断面図（ｂ）及びＢ−Ｂ部断面図（ｃ）により、より明確に示される。すなわち、ｐウェル１１０はフォトダイオードｎ＋層１３０の下側のみ存在せず、このため、ｎ＋層１３０は低濃度ｐ基板１００に直接接している。
【００３８】
図６は、図５（ｂ）に示した断面図をより詳細に示した図である。ここでは、フィールド酸化膜として最も一般的なＬＯＣＯＳプロセスで形成した場合を考える。また、図６において、一例として、
0003554483.tif 000002
とすると、フォトダイオードのバイアス電圧を３Ｖとして、空乏層の厚さは次のようになる。
【００３９】
（状態１）  ｄｐ２＝２２．５×１０−５ｃｍ．
したがって、ｐウェル上にフォトダイオードを形成した場合（空乏層の厚さ＝２．３×１０−５ｃｍ）に比べ、空乏層の厚さは１０倍となり、少なくとも可視光領域では十分な光電変換効率が確保される。また同時に、空乏層より下側での電荷発生は大変少なくなるから、解像度の劣化やフレア現象は大幅に抑えられる。また、フォトダイオード部の容量は、ｐウェル内に形成した場合に比べ、（ボトムの容量が支配的として）１／１０に低下する。すなわち、電荷電圧変換ゲインは１０倍に向上する。
【００４０】
なお、図３、図５及び図６の例では、フォトダイオード下側のｐウェルの存在しない領域は、一点鎖線で示す活性領域の外側のフィールド酸化膜にまで少し伸びた所まで延在させているが、本発明はこれに限定されることはなく、逆に、活性領域の内側であってもよい（図示せず）。
【００４１】
図７は、図２の手法を増幅型の画素に適用した場合の、画素部平面パターン例及びその断面を示した図である。図５と同じ構成要素については、同じ符号を用いる。図５との相違点は、フォトダイオードｎ＋層１３０の下側にＣＭＯＳ部と同じｎウェル１２０を形成したことである。ｎウェル１２０はｐウェル１１０によって画素毎に分離されている。この分離の様子は、Ａ−Ａ部断面図（ｂ）及びＢ−Ｂ部断面図（ｃ）により、より明確に示される。すなわち、フォトダイオードｎ＋層１３０の下側に、ｎウェル１２０が形成され、このｎウェル１２０は周辺をｐウェル１１０で分離されている。ｎウェル１２０とｐウェル１１０との境界は、フォトダイオード５に隣接するトランジスタ２より少しフォトダイオード側となる。他方、ｎウェル１２０は一点鎖線で示す活性領域の外側のフィールド酸化膜側にまで少し伸びた所まで延在させるのが望ましいが、その理由を以下で述べる。
【００４２】
図８は、図７（ｂ）に示した断面図をより詳細に示した図である。ここでは、フィールド酸化膜として最も一般的なＬＯＣＯＳプロセスで形成した場合を考える。また、図８において、一例として、
0003554483.tif 000003
とすると、各部の空乏層の厚さは次のようになる。
【００４３】
0003554483.tif 000004
したがって、下側空乏層端の半導体表面からの深さは３．２μｍとなり、少なくとも可視光領域では十分な光電変換効率が確保される。また同時に、空乏層より下側での電荷発生は大変少なくなるから、解像度の劣化やフレア現象は大幅に抑えられる。また、フォトダイオード部の容量は、ｐウェル内に形成した場合に比べ、（ボトムの容量が支配的として）１／１０に低下する。すなわち、電荷電圧変換ゲインは１０倍に向上する。
【００４４】
他方、フォトダイオード周辺のフィールド酸化膜との境界は、結晶欠陥が多いとされているが、従来はここに空乏層が形成されるため、暗電流の発生が避けられなかった。本発明では、図８に示すように、ｎウェル層のフィールド側への被り量■を、ｄｎ１とバーズビーク量（１例として０．５μｍ）の和より大きく、例えば、１μｍ程度とすれば、結晶欠陥が多いとされるバーズビーク周辺はｎ層１２０の中性領域となるから、暗電流の発生が抑えられる。すなわち、画質劣化の原因となる、暗電流による白点欠陥やザラ状固定パターンノイズが抑圧される。
【００４５】
【発明の効果】
以上詳述したように、本発明のＣＭＯＳ型固体撮像装置によれば、空乏層深さが増すことにより光学的有効深さが拡大し、光電変換の効率を大きく増大できる。また、特に増幅型ＣＭＯＳ固体撮像装置では、フォトダイオード容量の低下により電荷電圧変換効率が増大し、前記光電変換効率の増大と相俟って、感度が大幅に増大する。他方、空乏層深さの拡大は、各画素で発生する電荷を大部分その画素に集めることに寄与し、解像度の向上とフレアの抑圧に効果がある。更に、一般にはフォトダイオード周辺のフィールド酸化膜境界では結晶欠陥が多く、しかもここに空乏層が形成されるため、暗電流が発生しやすい。しかし、本発明により、この境界領域をウェル中性領域で覆うことが可能となり、暗電流の発生は大幅に抑えられる。
【００４６】
以上、本発明により、簡単な構成で、極めて高感度、高解像度、低フレアで、更に、低暗電流のＣＭＯＳ型固体撮像装置を形成することが可能となる。
【００４７】
また、本発明では、標準のＣＭＯＳプロセスのまま画素形成が可能なため、周辺の駆動回路部や信号処理部等を一体化することが容易で、ＣＭＯＳイメージセンサの特徴をそのまま残すことが可能となる。
【００４８】
以上により、本発明の実用上の効果は絶大である。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳ型固体撮像装置の一実施形態を、画素部と周辺ＣＭＯＳ回路部を含む断面で示した図である。
【図２】本発明によるＣＭＯＳ型固体撮像装置の他の実施形態を、画素部と周辺ＣＭＯＳ回路部を含む断面で示した図である。
【図３】図１の手法を非増幅型の画素に適用した場合の画素部平面パターン例及びその断面を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）に於けるＡ−Ａ部断面図、（ｃ）は平面図（ａ）に於けるＢ−Ｂ部断面図である。
【図４】図２の手法を非増幅型の画素に適用した場合の画素部平面パターン例及びその断面を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）に於けるＡ−Ａ部断面図、（ｃ）は平面図（ａ）に於けるＢ−Ｂ部断面図である。
【図５】図１の手法を増幅型の画素に適用した場合の画素部平面パターン例及びその断面を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）に於けるＡ−Ａ部断面図、（ｃ）は平面図（ａ）に於けるＢ−Ｂ部断面図である。
【図６】図５に示す本発明のＣＭＯＳ型固体撮像装置の、画素部における空乏層の様子を示す図である。
【図７】図２の手法を増幅型の画素に適用した場合の画素部平面パターン例及びその断面を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）に於けるＡ−Ａ部断面図、（ｃ）は平面図（ａ）に於けるＢ−Ｂ部断面図である。
【図８】図７に示す本発明のＣＭＯＳ型固体撮像装置の、画素部における空乏層の様子を示す図である。
【図９】本発明が適用される非増幅型ＣＭＯＳ型固体撮像装置の画素部の構成を示す図である。
【図１０】従来の非増幅型ＣＭＯＳ型固体撮像装置の画素部平面パターン例及びその断面を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）に於けるＡ−Ａ部断面図、（ｃ）は平面図（ａ）に於けるＢ−Ｂ部断面図である。
【図１１】本発明が適用される増幅型ＣＭＯＳ型固体撮像装置の画素部の構成を示す図である。
【図１２】従来の増幅型ＣＭＯＳ型固体撮像装置の画素部平面パターン例及びその断面を示す図であり、（ａ）は平面図、（ｂ）は平面図（ａ）に於けるＡ−Ａ部断面図、（ｃ）は平面図（ａ）に於けるＢ−Ｂ部断面図である。
【図１３】従来のＣＭＯＳ型固体撮像装置のフォトダイオード部に於ける、光電変換の様子を示す図である。
【図１４】従来の他の増幅型ＣＭＯＳ型固体撮像装置の画素部構成を示す図である。
【図１５】図１４に示す従来のＣＭＯＳ型固体撮像装置に於ける、フォトダイオード部の形成方法を説明する図である。
【符号の説明】
１００                    ｐ基板
１１０                    ｐウェル
１２０                    ｎウェル
１３０                    フォトダイオード用ｎ＋層
１３１                    ｎ型トランジスタのソース／ドレイン用ｎ＋層
１４１                    ｐ型トランジスタのソース／ドレイン用ｐ＋層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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