(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された、複数本ずつの互いに交差するビット線とワード線及びこれらのビット線とワード線の各交差部に配置されたトランジスタとキャパシタからなるメモリセルを有し、前記キャパシタが前記トランジスタに隣接して前記半導体基板に形成されたトレンチと、このトレンチの側壁に沿って形成された埋め込み拡散層からなるプレート電極と、前記トレンチ内にキャパシタ絶縁膜を介して埋め込まれて前記トランジスタの拡散層と接続される記憶ノードとを備えて構成されたメモリセルアレイと、
前記半導体基板に形成された、前記各ビット線をプリチャージするためのビット線プリチャージ回路とを備え、
前記プレート電極としての埋め込み拡散層が前記ビット線プリチャージ回路の領域まで延在して前記ビット線プリチャージ回路の電源端子拡散層と接続されている
ことを特徴とするダイナミック型半導体記憶装置。
【請求項２】
前記複数本のビット線は二本ずつでビット線対を構成し、
前記ビット線プリチャージ回路は各ビット線対毎に設けられている
ことを特徴とする請求項１記載のダイナミック型半導体記憶装置。
【請求項３】
前記ビット線プリチャージ回路は、
ソースが共通に前記ビット線プリチャージ回路の電源端子に接続され、ドレインがそれぞれ対をなすビット線に接続され、ゲートが共通にプリチャージ信号線により駆動される二つのプリチャージ用ＭＯＳトランジスタと、
対をなすビット線間に接続されて前記プリチャージ信号線に接続されたイコライズ用ＭＯＳトランジスタとから構成されている
ことを特徴とする請求項２記載のダイナミック型半導体記憶装置。
【請求項４】
前記ビット線プリチャージ回路の電源端子にプレート電位を供給するためのプレート電位発生回路を有する
ことを特徴とする請求項１記載のダイナミック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、１トランジスタ／１キャパシタ構造のメモリセルを用いたダイナミック型半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、図８に示すように、ワード線ＷＬにより駆動される一つのＭＯＳトランジスタＱと一つのキャパシタＣにより構成される。ＭＯＳトランジスタＱの一端はビット線ＢＬに接続され、他端がキャパシタＣの一方の電極である記憶ノードＮに接続される。記憶ノードＮは、メモリセル毎に設けられるが、この記憶ノードにキャパシタ絶縁膜を介して対向するプレート電極ＰＬが複数のキャパシタＣの共通電極として配設される。プレート電極ＰＬはプレート電位発生回路により例えば、ＶＣＣ／２に設定される。
【０００３】
この様なＤＲＡＭにおいて、センス／ライト動作時、選択されたメモリセルではキャパシタＣの電荷の充放電が行われる。このとき、記憶ノードＮの電位変動は、プレート電極ＰＬの電位変動をもたらし、プレート電極ＰＬにノイズがのる。具体的に例えば、“１”データ（＝ＶＣＣ）が書かれているメモリセルに“０”データを書き込む場合のプレート電位変動の様子を示すと、図９のようになる。図９では、ビット線ＢＬの振幅がＶＣＣ（例えば、３．３Ｖ）とＶＳＳ（例えば０Ｖ）の間、ビット線のプリチャージ電位及びプレート電位がＶＣＣ／２であり、ワード線ＷＬが昇圧電位Ｖｐｐ（例えば、４．５Ｖ）で駆動される場合の、各部の電位変動を示している。ワード線ＷＬが立ち上がり、ＭＯＳトランジスタがオンになると、キャパシタが放電モードになるから、記憶ノードＮは電位低下し、これとの容量結合によりプレート電極ＰＬは僅かに電位低下し、ビット線ＢＬは充電により電位上昇する。センスアンプが動作開始すると、ビット線の電位変動を増幅して、ビット線ＢＬ及び記憶ノードＮはＶＣＣに電位上昇し、これに伴ってプレート電位も僅かに上昇する。ライト動作が開始すると書き込みデータ“０”がビット線に転送されて、ビット線ＢＬ及び記憶ノードＮはＶＳＳまで引き下げられ、これに応じてプレート電位も僅かに低下する。その後プレート電位は徐々にＶＣＣ／２まで回復する。
【０００４】
この様に、メモリセルの動作に応じてプレート電位が変動するが、このとき、プレート電位変動ΔＶＰＬは、記憶ノードＮの電位変動ΔＶＳＮを用いて、下記数１で表される。
【０００５】
【数１】
ΔＶＰＬ＝ΔＶＳＮ×（ＣＳ  ／ＣＰＬ）
但し、ＣＳ  はキャパシタの容量であり、ＣＰＬはプレート電極ＰＬの容量である。
【０００６】
キャパシタの容量ＣＳ  は、プレート電極の容量ＣＰＬに比べて小さいため、一つの記憶ノードＮの電位変動がプレート電位に及ぼす影響は小さいが、一つのプレート電極に対向する複数の記憶ノードが同時に同じ方向に変動すると、プレート電位の変動は無視できなくなる。図９においては、プレート電位はワード線選択の１サイクル（ロウ・サイクル）で殆ど回復しているが、プレート電極自身の抵抗やプレート電位発生回路とプレート電極までの配線の抵抗、プレート電位発生回路の性能等により、サイクル内でプレート電位が回復できない場合が生じる。特にＤＲＡＭの高集積化が進むと、一つのプレート電極に対向するメモリセルキャパシタの数が増え、また配線が細く且つ長くなり、プレート電位発生回路とプレート電極までの配線抵抗が増大するから、ロウ・サイクル内でのプレート電位の回復がますます困難になる。
【０００７】
更に、リークの多いキャパシタが存在すると、記憶ノードとプレート電極の間がショートしたことになる。この様なメモリセルは、冗長回路により置き換えられるとしても、ビット線から切り離されることはないため、センス／ライト時にビット線の電位変動が直接的にプレート電極に電位変動をもたらす。
【０００８】
プレート電位変動の具体的な影響について説明すると、次の通りである。まず、プレート電位変動がない状況でビット線に読み出される電圧Ｖｓｅｎｓｅ  は、下記数２で表される。
【０００９】
【数２】
Ｖｓｅｎｓｅ  ＝（Ｖｃｅｌｌ−ＶＢＬ）×｛ＣＳ  ／（Ｃｂ  ＋ＣＳ  ）｝
ここで、Ｖｃｅｌｌはワード線が立ち上がる直前の記憶ノードの電位、ＶＢＬはビット線のプリチャージ電位、ＣＳ  はキャパシタの容量、Ｃｂ  はビット線の容量である。
プレート電位がΔＶＰＬだけ変動したとすると、そのときビット線の読み出し電圧Ｖｓｅｎｓｅ  は、下記数３となる。
【００１０】
【数３】
Ｖｓｅｎｓｅ  ＝（Ｖｃｅｌｌ＋ΔＶＰＬ−ＶＢＬ）×｛ＣＳ  ／（Ｃｂ  ＋ＣＳ  ）｝
例えば、プレート電位が低下する方向（ΔＶＰＬ＜０）に変動すると、センス動作において、“０”データ（Ｖｃｅｌｌ＝ＶＳＳ）の読み出し電位は低下し、読み出し電圧（電位差）は増加する方向になるが、“１”データ読み出し電位も同様に低下するため、“１”データの読み出しマージンが低下する。逆に、プレート電位が上昇する方向（ΔＶＰＬ＞０）に変動すると、センス動作時“０”データ読み出しのマージンが低下することになる。
【００１１】
従って、ワード線を次々に選択して高速にロウアクセスを行おうとすると、センスアンプが頻繁に動作するため、プレート電極のノイズ量が増大し、マージン低下による動作不良を引き起こしやすくなる。これはＤＲＡＭの高速動作を妨げる原因となっていた。
【００１２】
【発明が解決しようとする課題】
上述のように従来のＤＲＡＭでは、プレート電極の電位変動がセンス動作時のマージン低下をもたらし、特に高速ロウアクセスを行おうとするとマージン性の動作不良を引き起こすため、高速化が妨げられるという問題があった。
【００１３】
この発明は、上記事情を考慮してなされたもので、プレート電極の電位変動を抑制し、またプレート電極の電位変動があったとしても読み出し動作マージン低下を来すことなく高速アクセスを可能としたＤＲＡＭを提供することを目的としている。
【００１４】
【課題を解決するための手段】
この発明に係るＤＲＡＭは、複数本のビット線と、このビット線と交差して配設された複数本のワード線と、前記ビット線とワード線の交差部に配置されて、キャパシタの一端が共通電位端子に接続された１トランジスタ／１キャパシタ構成のダイナミック型メモリセルと、前記ビット線に接続されてビット線を予備充電するための、前記基準電位端子をプリチャージ電源として用いたビット線プリチャージ回路とを備えたことを特徴とする。
【００１５】
具体的にこの発明において、前記複数本のビット線は二本ずつでビット線対を構成し、前記ビット線プリチャージ回路は各ビット線対毎に設けられる。この場合前記ビット線プリチャージ回路は、ソースが共通に前記基準電位端子に接続され、ドレインがそれぞれ対をなすビット線に接続され、ゲートが共通にプリチャージ信号線により駆動される二つのプリチャージ用ＭＯＳトランジスタと、対をなすビット線間に接続されて前記プリチャージ信号線により駆動されるイコライズ用ＭＯＳトランジスタとから構成される。
【００１６】
この発明に係るＤＲＡＭはまた、半導体基板と、この半導体基板に形成された、複数本ずつの互いに交差するビット線とワード線、及びこれらのビット線とワード線の各交差部に配置されたトランジスタとキャパシタからなるメモリセルを有するメモリセルアレイと、前記半導体基板に形成された前記各ビット線を予備充電するためのビット線プリチャージ回路と、前記半導体基板に前記キャパシタの共通電極として配設されて前記ビット線プリチャージ回路のプリチャージ電源として用いられるプレート電極と、を備えたことを特徴とする。
【００１７】
この発明において、前記プレート電極は、好ましくはコンタクト孔を介して前記ビット線プリチャージ回路の電源端子に接続される。
この発明においてはまた、前記キャパシタが、前記メモリセルのトランジスタ及びビット線プリチャージ回路を覆う層間絶縁膜上に配設されてこの層間絶縁膜を貫通して前記メモリセルのトランジスタの拡散層に接続される記憶ノードと、この記憶ノード上にキャパシタ絶縁膜を介して配設された前記プレート電極とを備えて構成され、前記プレート電極が、前記キャパシタ絶縁膜及び層間絶縁膜を貫通して開けられたコンタクト孔を介して前記ビット線プリチャージ回路の電源端子拡散層に接続されていることを特徴とする。
【００１８】
この発明においては更に、前記キャパシタが、前記メモリセルのトランジスタに隣接して形成されたトレンチと、このトレンチの側壁に沿って形成されて前記トランジスタの拡散層と連続する拡散層からなる記憶ノードと、前記トレンチ内にキャパシタ絶縁膜を介して埋め込まれた前記プレート電極とを備えて構成され、前記プレート電極に電位を与える配線層が、前記メモリセルのトランジスタ及びキャパシタを覆う層間絶縁膜上に配設されてこの層間絶縁膜に開けられたコンタクト孔を介して前記トレンチ内に埋め込まれた前記プレート電極及び前記ビット線プリチャージ回路の電源端子拡散層に接続されていることを特徴とする。
【００１９】
この発明においては更に、前記キャパシタが、前記メモリセルのトランジスタに隣接して形成されたトレンチと、このトレンチ内にキャパシタ絶縁膜を介して埋め込み形成されて前記トランジスタの拡散層と接続される記憶ノードとを備えて構成され、前記プレート電極が、前記キャパシタのトレンチに接するように前記半導体基板内部に形成された埋め込み拡散層により構成されて、前記ビット線プリチャージ回路の電源端子拡散層に拡散層を介して接続されていることを特徴とする。
【００２０】
この発明によると、ＤＲＡＭメモリセルのキャパシタの共通電極であるプレート電極をビット線プリチャージ回路の電源として用いることにより、プレート電極の電位変動が抑制され、プレート電位変動があったとしても、これに応じてビット線のプリチャージ電位が変動し、これらの変動分がメモリセルの読み出し電圧において互いの相殺する方向に作用する。この結果、読み出し動作マージンの低下がなく、従って、高速アクセス可能なＤＲＡＭが得られる。
【００２１】
プレート電極は電流供給能力が小さいが、ビット線プリチャージ回路の電源は基本的にビット線のプリチャージ電位のずれ分を補正するだけであるから、プレート電極を電源として用いて十分その補正を行うことができる。
【００２２】
またこの発明によると、プレート電極をビット線プリチャージ回路の電源端子層にコンタクト孔等を介して直接接続すればよいので、ビット線プリチャージ回路の電源配線を引き回す必要がなくなり、チップ面積の有効利用が可能になる。更に、プレート電極の電位安定性が必要なくなるので、プレート電位発生回路の性能は低いものでよく、プレート電位発生回路の配置やプレート電位発生回路とプレート電極間の配線抵抗も考慮する必要がないので、レイアウトの自由度が増す。
【００２３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１はこの発明の一実施例によるＤＲＡＭの要部等価回路を示す。メモリセルアレイ１は、互いに交差する複数のビット線対ＢＬ，ｂＢＬと複数本のワード線ＷＬ、それらの各交差部に配置されたダイナミック型メモリセル２を有する。メモリセル２は、ドレインがビット線ＢＬ，ｂＢＬに接続され、ゲートがワード線ＷＬに接続されたＭＯＳトランジスタＱＭ  と、このＭＯＳトランジスタＱＭ  のソースに接続されたキャパシタＣにより構成されている。
【００２４】
各ビット線対ＢＬ，ｂＢＬには、ビット線プリチャージ回路３が設けられている。ビット線プリチャージ回路３は、プリチャージ信号線ＰＣにより駆動されてビット線対ＢＬ，ｂＢＬをそれぞれ予備充電するためのプリチャージ用ＭＯＳトランジスタＱ２，Ｑ３と、同じくプリチャージ信号線ＰＣにより駆動されてビット線対ＢＬ，ｂＢＬの間を短絡するイコライズ用ＭＯＳトランジスタＱ１とから構成されている。
【００２５】
ビット線プリチャージ回路３の電源端子となるプリチャージ用ＭＯＳトランジスタＱ２，Ｑ３のソースには、複数のキャパシタＣに共通の基準電位端子であるプレート電極３がプリチャージ電源として接続されている。プレート電極ＰＬに与えられる基準電位は、プレート電位発生回路４により、この実施例の場合ＶＣＣ／２に設定される。
【００２６】
図２は、ビット線プリチャージ回路３の部分のレイアウトを示し、図３はビット線プリチャージ回路３のプリチャージ用ＭＯＳトランジスタＱ２の部分の断面構造（図２のＡ−Ａ′位置の断面）と、メモリセル２の部分の断面構造を示している。
【００２７】
この実施例のメモリセル２は、スタックト・キャパシタ構造を有する。即ち図３に示すように、メモリセル２のＭＯＳトランジスタＱＭ  は、ｐ型シリコン基板（又はｐ型ウェル）１１に、ワード線となるゲート電極１４、ドレイン，ソースとなるｎ＋型拡散層１２，１３が形成されて構成されている。ＭＯＳトランジスタＱＭ  は層間絶縁膜１５で覆われて、この上にビット線１６が配設されている。ビット線１６の上は更に層間絶縁膜１７で覆われ、この層間絶縁膜１７上にキャパシタＣの記憶ノード１８が形成され、この上にキャパシタ絶縁膜１９を介して複数のキャパシタの共通電極となるプレート電極２０が配設されている。
【００２８】
ビット線プリチャージ回路３は、図２に示すように、プリチャージ信号線ＰＣとなるゲート電極２３に沿って、３つのＭＯＳトランジスタＱ１〜Ｑ３を配置して構成されている。即ちゲート電極２３を一部横に突出させたパターンとして、ゲート電極２３を挟む３つのｎ＋型拡散層２１，２２，２５が形成され、拡散層２１，２２の間で一方のプリチャージ用ＭＯＳトランジスタＱ２、拡散層２５，２２の間で他方のプリチャージ用ＭＯＳトランジスタＱ３、拡散層２１，２５の間でイコライズ用ＭＯＳトランジスタＱ１がそれぞれ構成される。ＭＯＳトランジスタＱ２，Ｑ３のドレインとなる拡散層２１，２５にはそれぞれＢＬ，ｂＢＬとして対をなすビット線１６が接続される。
【００２９】
そして、メモリセルアレイ領域からビット線プリチャージ回路領域にまたがって形成されるプレート電極２０が、プリチャージ用ＭＯＳトランジスタＱ２，Ｑ３の電源端子層であるソース拡散層２２に対して、キャパシタ絶縁膜１９及び層間絶縁膜１７，１５を貫通するコンタクト孔２４を介して直接接続されて、プリチャージ電源として用いられている。
【００３０】
この実施例による作用効果を具体的に説明する。ビット線対ＢＬ，ｂＢＬは、センス動作後は一方がＶＣＣ、他方がＶＳＳになる。プリチャージ時はこれらのビット線対ＢＬ，ｂＢＬをイコライズ用ＭＯＳトランジスタＱ１で短絡することにより、基本的にＶＣＣ／２のプリチャージ電位になる。しかし実際には、ビット線対ＢＬ，ｂＢＬの容量の不均衡、拡散層からの接合リーク等があり、ＶＣＣ／２からずれることがある。ビット線プリチャージ用電源は、基本的にこのずれ分を補正するものであるから、大きな電流供給能力は要求されない。従ってこの実施例のように、電流供給能力の低いプレート電極（ＰＬ）２０をプリチャージ電源として用いることができることになる。
【００３１】
また、プレート電極２０は複数のメモリセルのキャパシタに共通に配設されるので、容量は大きく、この実施例のようにプレート電極２０をビット線プリチャージ用電源として用いても、これによるプレート電位の変動は殆どない。更に重要なことは、プレート電位の変動があったとしても、この実施例の場合にはビット線プリチャージ電位がこのプレート電位に連動する結果、センスマージンの低下を引き起こさない。その理由は次の通りである。
【００３２】
プレート電極２０の電位がΔＶＰＬだけ変動した時、この実施例ではプレート電極２０がビット線プリチャージ用電源として用いられているから、ビット線プリチャージ電位ＶＢＬもΔＶＰＬだけ変動する。このとき、数１のビット線読み出し電圧は、下記数４のように書き替えられる。
【００３３】
【数４】
0003601960.tif 000002
0003601960.tif 000003
即ち、ビット線読み出し電圧においては、プレート電位の変動は、ビット線プリチャージ電位が同時に変動する結果、その影響が相殺されることになる。従って、プレート電位変動があったとしても、読み出し動作のマージン低下を抑えることが可能になる。
【００３４】
また、プレート電極２０の抵抗が比較的高い場合、同一プレート電極２０内でも局所的に電位変動が生じる場合がある。更に、高集積化が進むと、一つのプレート電極２０に接続されるメモリセル数が増大し、プレート電位発生回路４から離れた部分では特にプレート電位が局所的に変動しやすくなる。しかしそのような場合でも、ビット線の長さは２５６セル／ＢＬ程度であり、アクセスされるメモリセルとビット線プリチャージ回路は比較的近くにあるため、局所的なプレート電位変動に対しても、ビット線プリチャージ電位をアクセスされるメモリセルの近傍のプレート電位とほぼ同じにすることができる。
【００３５】
またこの実施例によると、ビット線プリチャージ用の電源配線を引き回す必要がないため、ＤＲＡＭチップ面積を小さいものとすることができる。
一般にビット線対の間でプリチャージ電位に差があると、ビット線対の間でセンスアンプの起動タイミングにずれが生じ、センス速度にバラツキが生じる。この実施例においては、プレート電位の変動に対して全てのビット線対が同じだけ電位変動してプリチャージされるから、ビット線対間でプリチャージ電位に差はなく、従ってセンス速度のバラツキも生じない。
【００３６】
更にこの実施例によると、プレート電極の電位変動があっても上述のようにセンス動作マージンが低下しないから、プレート電極の電位の安定性が必要でなくなる。従って、プレート電位発生回路４は性能が低いものであってもよい。またプレート電極２０とプレート電位発生回路４の間の抵抗分が高くてもよく、従ってプレート電位発生回路４とプレート電極２０を離して配置することができ、レイアウトの自由度が増す。また、プレート電極とプレート電位発生回路の間の配線は、抵抗が大きくてもよいから、細くすることができ、更にトランジスタのゲート配線や拡散層配線等の配線材料を用いることも可能となる。
【００３７】
なお、図３に示すコンタクト孔２４に埋め込む材料は、プレート電極２０の材料そのものでもよいし、プレート電極２０とは別の適当な導電材料を予め埋め込んでもよい。また、プレート電極２０から直接基板１１までコンタクトを落とすと、コンタクト長が長いため、コンタクト孔２４の形成やその埋め込みが困難になる可能性もある。
【００３８】
この問題を解決する実施例の構造を、図３に対応させて図４に示す。図３と対応する部分には、図３と同じ符号を付して詳細な説明は省略する。図４に示すように、第１層の層間絶縁膜１５にコンタクト孔２４ａを開けてｎ＋型拡散層２２に接続された中継電極２６を形成し、第２層の層間絶縁膜１７にはこの中継電極２６に対するコンタクト孔２４ｂを開けて、プレート電極２０を中継電極２６にコンタクトさせる。この様にすれば、確実なコンタクトが可能になる。中継電極２６には、ビット線１６と同じ材料を用いれば、格別の工程の追加は必要がない。また、中継電極２６として、ビット線１６以外の他の適当な中間配線層材料を用いることもできる。
【００３９】
図５は、図３の構造を変形した実施例の構造を、図３に対応させて示している。この実施例も、メモリセル２がスタックト・キャパシタ構造ではあるが、記憶ノード１８及びプレート電極２０が第１層の層間絶縁膜１５の上に形成され、この上に形成された第２層の層間絶縁膜１７上にビット線１６が配設された構造としている。この場合、プレート電極２０のコンタクト孔２４は、キャパシタ絶縁膜１９と第１層の層間絶縁膜１５を貫通させればよい。従って、図３或いは図４の構造に比べて、プレート電極２０のビット線プリチャージ回路の電源端子層へのコンタクト形成は容易になる。
【００４０】
図６は、この発明をトレンチ・キャパシタ構造のメモリセルを持つＤＲＡＭに適用した実施例の構造を、図３に対応させて示している。ＭＯＳトランジスタＱＭ  に隣接して基板１１にトレンチ３１が形成され、このトレンチ３１の側壁に沿って記憶ノードとなるｎ＋型拡散層３２が、ＭＯＳトランジスタＱＭ  の拡散層１３と連続するように形成される。このトレンチ３１の側壁にキャパシタ絶縁膜３３が形成され、内部にプレート電極２０を埋め込むことにより、キャパシタＣが作られている。ビット線プリチャージ回路３の部分の構造は、図３と変わらない。
【００４１】
そして、最上層に形成された、プレート電極２０に電位を与えるための配線層３４を、トレンチキャパシタのプレート電極２０にコンタクトさせると同時に、図３と同様に、ビット線プリチャージ回路３の電源端子層である拡散層２２にコンタクトさせる。
【００４２】
この実施例によっても、先の実施例と同様の効果が得られる。
図７は、トレンチ・キャパシタ構造のメモリセルを持つＤＲＡＭに適用した他の実施例の構造を、図６に対応させて示している。この実施例では、トレンチ３１の埋め込み導電層３５が、図６とは逆に記憶ノードとして用いられている。そしてプレート電極ＰＬは、基板１１の内部にメモリセルアレイ領域全体にわたって形成されたｎ＋型埋め込み拡散層４１により構成され、トレンチ３１に沿って形成されたｎ＋型拡散層３２はこの埋め込み拡散層４１に接続されている。ビット線プリチャージ回路３の電源端子層であるｎ＋型拡散層２２と埋め込み拡散層４１の間はｎ＋型拡散層４２により接続されている。
【００４３】
メモリセルアレイ領域とビット線プリチャージ回路領域とは通常、ＭＯＳトランジスタの特性最適化のために別々のバックゲートバイアスを与える必要があり、別々のｐ型ウェルに形成されることが多い。この場合、各ｐ型ウェル間を分離するために表面まで露出するｎ＋型拡散層が用いられる。図７に示す埋め込み拡散層４１とＭＯＳトランジスタＱ２の拡散層２２を接続するｎ＋型拡散層４２としては、上述のウェル分離用ｎ＋型拡散層をそのまま用いることができる。言い換えれば、ＭＯＳトランジスタＱ２のｎ＋型拡散層２２を、ウェル分離用ｎ＋型拡散層に重ねて形成すれば、ｎ＋型拡散層２２が埋め込み拡散層４１と接続されることになる。但し、ｎ＋型拡散層４１をウェル分離用拡散層とは別に形成することは差し支えないし、或いはウェル分離用拡散層から離れた位置にｎ＋型拡散層２２が形成される場合には、これらを別の配線層で接続するようにしても良い。
【００４４】
この実施例の場合、埋め込み拡散層４１をプレート電極ＰＬとすることにより、プレート電極ＰＬをビット線プリチャージ回路３の電源端子層に接続するために、先の各実施例のようなコンタクト長の長いコンタクト形成が必要なくなるという利点が得られる。
【００４５】
なお実施例では、メモリセルトランジスタ及びビット線プリチャージ回路のトランジスタを全てＮＭＯＳトランジスタとしたが、ＰＭＯＳトランジスタを用いた場合にもこの発明は有効である。また実施例では、（ＶＣＣ／２）プリチャージ方式の場合を説明したが、ＶＣＣプリチャージ方式のＤＲＡＭにも同様にこの発明を適用することができる。
【００４６】
【発明の効果】
以上述べたようにこの発明によれば、プレート電極をビット線プリチャージ回路の電源として用いることにより、ビット線プリチャージ用電源配線を不要にすると共に、プレート電極にのるノイズの影響を低減し、高速にワード線切り替えを行うロウ・アクセスを行った場合にも読み出し動作のマージン低下を来さないＤＲＡＭを得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＤＲＡＭの要部等価回路を示す。
【図２】同実施例のビット線プリチャージ回路部のレイアウトを示す。
【図３】同実施例のメモリセル部及びビット線プリチャージ回路部の断面構造を示す。
【図４】他の実施例のメモリセル部及びビット線プリチャージ回路部の断面構造を示す。
【図５】他の実施例のメモリセル部及びビット線プリチャージ回路部の断面構造を示す。
【図６】他の実施例のメモリセル部及びビット線プリチャージ回路部の断面構造を示す。
【図７】他の実施例のメモリセル部及びビット線プリチャージ回路部の断面構造を示す。
【図８】ＤＲＡＭメモリセルの基本構成を示す。
【図９】従来のＤＲＡＭでのライト動作の各部電位変動を示す。
【符号の説明】
１…メモリセルアレイ、２…メモリセル、３…ビット線プリチャージ回路、４…プレート電位発生回路、ＢＬ，ｂＢＬ…ビット線、ＷＬ…ワード線、１１…ｐ型シリコン基板、１２，１３，２１，２２…ｎ＋型拡散層、１４，２３…ゲート電極、１５，１７…層間絶縁膜、１６…ビット線、１９…キャパシタ絶縁膜、２０…プレート電極、２４…コンタクト孔。
【図１】
0003601960.tif 000004
【図２】
0003601960.tif 000005
【図３】
0003601960.tif 000006
【図４】
0003601960.tif 000007
【図５】
0003601960.tif 000008
【図６】
0003601960.tif 000009
【図７】
0003601960.tif 000010
【図８】
0003601960.tif 000011
【図９】
0003601960.tif 000012