(57)【特許請求の範囲】
【請求項１】
半導体基板表面付近にゲート酸化膜を介して設けられたゲート電極と、少なくともその一部が前記ゲート電極チャネル方向両端部の下側に厚い酸化膜を介して設けられたソース側低濃度不純物領域およびドレイン側低濃度不純物領域とから成り、前記ソース側低濃度不純物領域のチャネル方向の長さが前記ドレイン側低濃度不純物領域のチャネル方向の長さ以上であることを特徴とする半導体集積回路装置。
【請求項２】
前記ソース側低濃度不純物領域を３マイクロメーターから５０マイクロメーターの長さで設けたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記ドレイン側低濃度不純物領域を前記ソース側低濃度不純物領域長の１／１０から１／５の長さで設けたことを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の利用分野】
本発明は、半導体集積回路装置に関する。
【０００２】
【発明の属する技術分野】
本発明は、電界効果型の半導体集積回路に関し、特にＥＬ素子駆動用、ＬＥＤ駆動用等に使用される高精度の電流出力用の半導体集積回路装置に関する。
【０００３】
【従来の技術】
従来の半導体集積回路装置の出力回路を構成するＭＯＳ型トランジスタの概略回路図の一例を図２に示す。
図２に記した出力回路の外部出力端子４０と電源電圧端子１との間に電気的に直列に接続され、出力電流をスイッチングする第１のトランジスタ１０と出力電流値を可変するするための第２のトランジスタ２０を有する半導体集積回路装置において、第２のトランジスタ２０のゲート電位には、電源電圧端子１とＧＮＤ端子  ５０との間に直列に設けられたふたつの分割抵抗７０ａにより所望の電圧に変換された電位が供給されていた。
【０００４】
この出力回路は、第２のトランジスタ２０のしきい値電圧の製造バラつきや分割抵抗７０ａの抵抗値の製造バラつき等により、出力電流値がバラつくことがことが従来よく知られていた。
このため、分割抵抗７０ａを可変型の抵抗にして、後で調整する構成や、第２のトランジスタ２０のゲート電位に外部接続端子から直接制御される電圧を印加する等の方法が用いられていた。
また、第２のトランジスタ２０には、電流値の製造バラツキを緩和させる為の機能が無かった。
【０００５】
図３は従来のＭＯＳ半導体装置の一例を示している。図を見易くするため、パッシベーション膜等は省いてある。
図３において、Ｎ型半導体基板２０１上にゲート絶縁膜２０６を挟んでゲート電極２０９を形成し、Ｐ＋ソース／ドレイン領域２０２、２０３、  Ｐ＋ソース／ドレイン領域２０２、２０３より不純物濃度が低いＰ−ソース／ドレイン領域２０４、２０５、ゲート絶縁膜より厚い第１絶縁膜２０７、２０８でＭＯＳ型半導体素子が構成されている。前記Ｐ＋ソース／ドレイン領域２０２、２０３は、層間絶縁膜２１０を挟んでコンタクトホール２１１、２１２を介して第１金属配線２１３、２１４に接続されている。前記Ｐ−ソース／ドレイン領域２０４、２０５はフォトリソグラフィー技術や高耐圧特性等の許す範囲で短くすることで、ＭＯＳ型半導体素子の面積の増大を防いでいる。
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体集積回路装置においては、下記の課題があった。
図２に示した絶縁ゲート電界効果型半導体集積回路装置の場合、第２のトランジスタ２０のしきい値電圧の製造バラつきや、分割抵抗７０ａの抵抗値の製造バラつき等により出力電流値がバラつくため、上記のように分割抵抗７０ａを可変型の抵抗とすることや、第２のトランジスタ２０のゲート電位を外部接続端子から直接制御する等の方法が講じられていたが、抵抗可変をする手間や、外部から高精度の電位を図２に示す回路を有するＩＣチップごとに入力する手間等、コストアップとなる要因を多く含んでいた。
【０００７】
さらに、第２のトランジスタ２０は、電流駆動能力が大きい為、しきい値電圧等がばらついた場合、出力電流も大きく変動するという欠点を有していた。
また、図１０に示した前記従来技術においては、ゲート電極に加わるバイアスのばらつきによってドレイン電流の変動が大きく、好ましくなかった。
【０００８】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
出力回路の出力端子と電源電圧端子との間に電気的に直列に接続された出力電流をスイッチングするための第１のＭＯＳ型トランジスタと出力電流値を可変するするための第２のＭＯＳ型トランジスタを有する半導体集積回路装置において、第２のＭＯＳ型トランジスタのゲート電極にヒューズトリミング回路を設けた。
【０００９】
また、前記ヒューズトリミング回路を前記出力回路の８回路ごとにひとつ設けた。
また、前記ヒューズトリミング回路を前記出力回路の８回路の整数倍ごとにひとつ設けた。
更に、第２のＭＯＳ型トランジスタにおいて、半導体基板表面付近にゲート酸化膜を介してゲート電極を設け、ゲート電極チャネル方向両端部の下側に厚い酸化膜を介してソース側低濃度不純物領域およびドレイン側低濃度不純物領域を設け、ソース側低濃度不純物領域をゲート電極下側からさらに外側に向かってチャネル長と同程度の長さで設け、ソース側低濃度不純物領域端部に接続してソース領域を設け、ドレイン側低濃度不純物領域をゲート電極下側からさらに外側方向に設け、ドレイン側低濃度不純物領域端部に接続してドレイン領域を設けた。
【００１０】
また、ソース側低濃度不純物領域を３μｍから５０μｍの長さで設けた。
また、ドレイン側低濃度不純物領域をソース側低濃度不純物領域長の１／１０から１／５程度の長さで設けた。
また、上記課題を解決するために、ＭＯＳ型半導体素子のＰ−ソース領域を長くすることにより、ゲートバイアスのばらつきによるドレイン電流の変動を小さくした。
上述した構成により、ゲートバイアスに対するドレイン電流の変動が小さくなり、ＭＯＳ型半導体素子の定電流出力特性を安定させることが出来る。
【００１１】
【発明の実施の形態】
以下に、この発明の実施例を図面に基づいて説明する。
図１に示した本発明の半導体集積回路装置は、有機ＥＬ（オーガニック  エレクトロ  ルミネッセンス）型表示装置の表示素子を駆動する出力回路等に用いられる高精度の出力電流が得られる電界効果型ＭＯＳトランジスタを有し、さらにゲート電極にヒューズトリミング素子を設けて、より高精度の出力電流が得られる電界効果型ＭＯＳトランジスタを構成したものである。
【００１２】
以下に本発明の半導体集積回路装置を図面に基づいて詳細に説明する。
図１は、本発明の第１の実施例の半導体集積回路装置の出力回路の概略回路図である。  出力回路は、外部出力端子４０と、外部出力端子４０と電源電圧端子１との間に出力電流をスイッチングするためのＰ型の第１のトランジスタ１０と、第１のトランジスタ１０と電気的に直列に接続され、出力電流値を可変するためのＰ型の第２のトランジスタ２０と、外部出力端子４０とＧＮＤ端子  ５０との間に接続され、出力電流をスイッチングするためのＮ型の第３のトランジスタ３０を有している。出力電流をスイッチングするための第１のトランジスタ１０と第３のトランジスタ３０のゲート電極は出力制御回路８０へ接続されており、出力電流値を可変するするための第２のトランジスタ２０のゲート電極は別配線で出力制御回路８０に接続されている。また、第２のトランジスタ２０の出力電流は、１μＡから１００μＡ程度の範囲内の特定の電流値に高精度に合わせ込まれて、ＧＮＤ電位から電源電圧レベルまで定電流性を有するように構成されている。このため、第１のトランジスタ１０がオン状態の時、第１のトランジスタ１０のドレイン電極には電源電圧に近い電圧しか印可されないので、第１のトランジスタ１０のオン時のドレイン耐圧を、電源電圧レベル以下の設定とすることも可能である。
【００１３】
第２のトランジスタ２０のゲート電極には定電流性を確保するため、常にチャネルが形成されるしきい値電圧Ｖｔｈ以上で、かつ飽和動作状態を維持できる様な電圧Ｖｇが印可される。このため、第２のトランジスタ２０のＶｔｈはエンハンスできるだけ低く設定するか、あるいはデプレッションで深く設定する必要がある。特に、外部出力端子４０の電圧が電源電圧に近づいている動作状態の時に飽和動作状態を維持できなくなる可能性が高くなる。このため外部出力端子４０に接続される外部負荷と第３のトランジスタ３０の駆動能力との相互関係と、動作速度で決定される第１外部出力端子４０と電源電圧との動作電位差範囲Ｖｏｕｔについては次のふたつの関係式を維持できるように設定する。
【００１４】
｜Ｖｇ−Ｖｔｈ｜＜｜Ｖｏｕｔ｜、Ｖｇ−Ｖｔｈ＞０
また、第２のトランジスタ２０のデバイス構造は、ゲート電位と基板電位の電位差が電源電圧に比べて１／１０以下の構成となるので、ゲート酸化膜厚は第１のトランジスタ１０に比べて大幅に薄くすることが可能である。電界強度的には４ＭＶ／ｃｍ以下であれば問題ないが、Ｖｔｈの製造バラツキが最も小さくなる膜厚を選択する事が好ましい。特に高駆動能力が必要なアプリケーションの場合は、１５０オングストローム以下や１００オングストローム以下の構成とすることが好ましい。ただし、図４に示すオフセットドレイン構造や、図５に示すオフセットＬＤＤ構造、もしくは図６に示すＬＯＣＯＳバーズビークを用いたドレイン構造等を用いてゲート酸化膜に印可される電界強度を緩和する必要がある。
図３は、本発明の第２の実施例の半導体集積回路装置の出力回路の概略回路図である。
【００１５】
出力回路は、外部出力端子４０と電源電圧端子１との間に、出力電流をスイッチングするためのＰ型の第１のトランジスタ１０と、出力電流値を可変するするためのＰ型の第２のトランジスタ２０とが直列に接続されている。外部出力端子４０とＧＮＤ端子  ５０との間には、出力電流をスイッチングするためのＮ型の第３のトランジスタ３０が接続る。出力電流をスイッチングするための第１のトランジスタ１０と第３のトランジスタ３０のゲート電極は出力制御回路８１へ接続される。出力電流値を可変するための第２のトランジスタ２０のゲート電極はヒューズトリミング回路に接続される。
【００１６】
ヒューズトリミング回路とは、複数のヒューズ６０と複数の分割抵抗７１ｂが並列に接続されたトリミング素子が、電源電圧端子１とＧＮＤ端子５０に接続された分割抵抗７０との間に複数個接続された回路である。第２のトランジスタ２０のゲート電極はヒューズトリミング回路内の所望の電位レベルのトリミング素子に接続されている。これは、第２のトランジスタ２０の出力電流は、１μＡから１００μＡ程度の範囲内の特定の電流値に高精度に合わせ込むためであり、第２のトランジスタ２０がＧＮＤ電位から電源電圧レベルまで定電流性を有するように構成されている。つまり、第２のトランジスタ２０のしきい値電圧Ｖｔｈの製造バラツキによる出力電流値の変動をトリミングにより抑制することを可能としているものである。
【００１７】
ＭＯＳ型トランジスタの場合、出力電流値を変動させる代表的なパラメータはチャンネル長、チャネル幅、しきい値電圧、等々である。本発明のようなアナログ回路の場合、チャンネル長、チャネル幅については、製造バラつきを低減させる設計は容易であるが、しきい値電圧Ｖｔｈについては、製造バラつきを設計技術で低減させることは容易ではない。そこで、あらかじめ製造バラつきと製品スペックとの相関関係を導出し所望のトリミング素子数を設ける必要がある。
【００１８】
このトリミング回路は、複数の出力回路を有する場合、全出力回路に設けられることが望ましいが、必要に応じて、ヒューズトリミング回路を出力回路の８回路ごとにひとつ設けることや、出力回路の８回路の整数倍ごとにひとつ設けるような場合もある。
また、図示しないが、本発明の半導体装置を同位置表示パネルに複数個用いる場合、隣接する半導体装置間の隣接した出力回路の出力電流値に大きな差が生じると表示パネルの表示品質に問題が生じる可能性があるので、半導体装置の両端部の出力回路に電流モニタリング回路とフィードバック回路を有する構成にすることもできる。
【００１９】
この場合、半導体装置の端部の出力電流値と隣接した半導体装置の端部の出力電流値とを比較して、表示品質が最も良くなる電流値をそれぞれの出力回路から出力する構成を有する。またこの場合、端部の出力から８回路程度内側に設けられた出力回路においても同様な出力電流値の調節機能を持つことが好ましい。
図７は、本発明の第３の実施例の半導体集積回路装置の出力回路における高精度電流出力用電界効果型ＭＯＳトランジスタの概略断面図である。
【００２０】
前述の第１、第２の実施例においては、第２のＭＯＳ型トランジスタ２０の出力電流値を高精度に制御するためにゲート電圧値を可変する手法を用いたが、この第３の実施例では、第２のＭＯＳ型トランジスタ２０がＶｔｈがばらついても出力電流値のバラツキを低く抑える構成を有している。
本発明の高精度電流出力用電界効果型ＭＯＳトランジスタは、半導体基板１００表面付近にゲート酸化膜１０３を介してゲート電極１０１を設け、ゲート電極１０１チャネル方向両端部の下側に厚い酸化膜１０４を介してソース側低濃度不純物領域１１０およびドレイン側低濃度不純物領域１１１を設け、ソース側低濃度不純物領域１１０をゲート電極１０１下側からさらに外側に向かってチャネル長Ａと同程度の長さＢまで設け、ソース側低濃度不純物領域１１０端部に接続してソース領域１０５を設け、ドレイン側低濃度不純物領域１１１をゲート電極１０１下側からさらに外側に向かってソース側低濃度不純物領域１１０長の１／１０から１／５程度の長さＣで設け、ドレイン側低濃度不純物領域１１１端部に接続してドレイン領域１０２を設けた。
【００２１】
ここで、厚い酸化膜１０４は、製造工程の簡略化と厚い酸化膜１０４端部のバーズビーク構造形成のためフィールド酸化膜を用いることが望ましい。
またチャネル長Ａは、加工長のバラツキレンジのチャネル長に占める比率と、要求される電流バラツキレンジの出力電流値に対する比率との関係で決定される。当然、前者の比率が後者の比率より小さく設定する必要がある。
ソース側低濃度不純物領域１１０長Ｂは、チャネル長Ａと同程度とする方法もあるが、出力電流値とソース側低濃度不純物領域１１０の抵抗値との積によって決定されるバックゲート効果によるＶｔｈの上昇と、Ｖｔｈが上昇して出力電流値が低下することによるバックゲート効果の抑制との相互作用の収束点で出力電流値が要求値と整合するような方法で決定することが望ましい。
【００２２】
製造工場の最小加工幅や要求仕様等の条件にもよるがソース側低濃度不純物領域１１０を３μｍから５０μｍ程度の長さで構成するのが、一般的である。出力回路サイズが大きくなり出力数が多い場合、チップサイズの巨大化の弊害が生じるため、５μｍから２０μｍ程度の長さで構成するのが現実的である。
また、ドレイン側低濃度不純物領域１１１は、ゲート電極１０１と厚い酸化膜１０４とのアライメント精度や、厚い酸化膜１０４の最小加工幅や、ドレイン領域１０２の動作電圧範囲等により決定されるので、製造工場の最小加工幅や要求仕様等の条件にもよるが、１μｍから３μｍ程度の長さで構成するのが現実的である。必ずしもソース側低濃度不純物領域１１０長の１／１０から１／５程度の長さにする必要はない。
【００２３】
本発明の高精度電流出力用電界効果型ＭＯＳトランジスタを図１の出力回路に用いる場合、第２のＭＯＳ型トランジスタ２０は、ＧＮＤ電位程度から電源電圧程度までの広い範囲での低電流動作が必要であるため、ゲート電極に印可する電位は、全電圧範囲で飽和動作状態にする設定となる。このため、ゲート電位Ｖｇは、Ｖｔｈ近傍のＶｇ＞Ｖｔｈとなってしまう。これは、Ｖｔｈの変動による出力電流値のバラツキをより顕著にさせている。
【００２４】
図８に、一般的によく知られている電界効果型ＭＯＳトランジスタのＶｇ−Ｉｄの飽和時において、Ｖｔｈのバラつきによる出力電流値のバラつきの影響を示す。
一方、図７に示した本発明の高精度電流出力用電界効果型ＭＯＳトランジスタは、単位あたりの駆動能力を低下させているため、同一の出力電流値が得られるようにチャネル幅大きく設定している。この場合、図９に示したように、Ｖｔｈが同様に変動しても出力電流値のバラツキの幅を縮小することができる。
【００２５】
また、図７のソース側低濃度不純物領域１１０は、電流が流れることにより電圧効果をもたらす。この電圧効果は、高抵抗の低濃度不純物領域をソース電極とチャネル端の間に設けることにより、第２のＭＯＳ型トランジスタ２０にバックバイアス効果もたらし、Ｖｔｈが低い、より電流を多く流す場合ほどＶｔｈが上昇するため、出力電流を低減する効果が生じ、出力電流の多い側のバラつき範囲を減少させる事ができる。逆に、Ｖｔｈが高い、より電流を少なく流す場合ほどＶｔｈが上昇が少なくなるため、出力電流を増加させる効果が生じ、出力電流の少ない側のバラつき範囲を減少させる事ができる。
【００２６】
図１１は本発明の第４の実施例を示す断面構造図である。図１１において、Ｎ型半導体基板２０１上にゲート絶縁膜２０６を挟んで形成した多結晶シリコンなどからなるゲート電極２０９と、前記Ｎ型半導体基板２０１表面のＰ−ドレイン領域２０５と該Ｐ−ドレイン領域２０５より長いＰ−ソース領域２０４上に形成した形成した前記ゲート絶縁膜２０６より厚い第１絶縁膜２０７、２０８と、  Ｐ＋ソース／ドレイン領域２０２、２０３と、前記Ｐ＋ソース／ドレイン領域２０２、２０３は層間絶縁膜２１０を挟んでコンタクトホール２１１、２１２を介してアルミニウムなどからなる第１金属配線２１３、２１４に接続した構成となる。もちろんゲート電極２０９、Ｎ型半導体基板２０１は接続されている。ここで、Ｐ−ソース領域の長さは出来れば１０μｍ以上が好ましい。
【００２７】
この構成によれば、ＰＭＯＳトランジスタの相互コンダクタンス（ｇｍ）が下がるためゲートバイアスのばらつきによるドレイン電流の変動が小さくなり、ＭＯＳ型半導体素子の定電流出力特性を安定させることが出来る。
図１２に本発明の第５の実施例を示す。第４の実施例と同様にＮ型半導体基板２０１上にゲート絶縁膜２０６を挟んで形成した多結晶シリコンなどからなるゲート電極２０９と、前記Ｎ型半導体基板２０１表面のＰ−ソース領域２０４上に形成した形成した該ゲート絶縁膜２０６より厚い第１絶縁膜２０７と、  Ｐ＋ソース／ドレイン領域２０２、２０３と、前記Ｐ＋ソース／ドレイン領域２０２、２０３はコンタクトホール２１０、２１１を介してアルミニウムなどからなる第１金属配線２１２、２１３に接続した構造となる。
【００２８】
この実施例でも第４の実施例と同様にＭＯＳ型半導体素子の定電流出力特性を安定させる効果がある。
なお、前記第４の実施例または第５の実施例ではＰＭＯＳトランジスタの場合を例に示したが、ＮＭＯＳトランジスタにおいても本発明に係る構造を採用すれば同様の効果がある。
【００２９】
【発明の効果】
以上説明したように、この発明は半導体集積回路装置において、製造バラつきによる出力電流値の変動を緩和することができるため、高精度の電流値を出力できる機能を容易に構成できる。このため、実装時に工程増により生じていた製造コストの削減効果がある。
【００３０】
また、本発明ではＭＯＳ型半導体素子のＰ−ソース領域を長くすることによってＭＯＳ型半導体素子の定電流出力特性を安定させ、半導体集積回路の安定動作を実現する効果がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置概略回路図である。
【図２】従来の半導体集積回路装置の概略回路図である。
【図３】本発明の半導体集積回路装置の概略回路図である。
【図４】オフセットドレイン構造を示す構造図である。
【図５】オフセットＬＤＤ構造を示す構造図である。
【図６】ＬＯＣＯＳバーズビークを用いたドレイン構造図である。
【図７】本発明の半導体集積回路装置の出力回路における高精度電流出力用電界効果型ＭＯＳトランジスタの概略断面図である。
【図８】従来のＭＯＳトランジスタのＶｇ−Ｉｄの飽和時の概略特性図である。
【図９】本発明のＭＯＳトランジスタのＶｇ−Ｉｄの飽和時の概略特性図である。
【図１０】従来の半導体装置の断面構造図
【図１１】本発明の半導体装置の第４の実施例の断面構造図
【図１２】本発明の半導体装置の第５の実施例の断面構造図
【符号の説明】
１    電源電圧端子
１０    第１のトランジスタ
２０    第２のトランジスタ
３０    第３のトランジスタ
４０    外部出力端子
５０    ＧＮＤ端子
６０    ヒューズ
７０ａ  分割抵抗
７１ｂ    分割抵抗
８０    出力制御回路
１００、１２０、１３０、１４０    半導体基板
１０１、１２１、１３１、１４１    ゲート電極
１０２、１２２、１３４、１４２    ドレイン領域
１０３    ゲート酸化膜
１０４    厚い酸化膜
１０５    ソース領域
１１０    ソース側低濃度不純物領域
１１１    ドレイン側低濃度不純物領域
１３２、１４３    ＬＤＤ領域
１２３、１３５    ドレインオフセット領域
２０１    Ｎ型半導体基板
２０２    Ｐ＋ソース領域
２０３    Ｐ＋ドレイン領域
２０４    Ｐ−ソース領域
２０５    Ｐ−ドレイン領域
２０６    ゲート絶縁膜
２０７、２０８    第１絶縁膜
２０９    ゲート電極
２１０    層間絶縁膜
２１１、２１２    コンタクトホール
２１３、２１４    第１金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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