【手続補正書】
【提出日】平成29年1月26日(2017.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
第１の複数の前記ＰＭＯＳドレインを互いに接続するために、相互接続レベル上の、長さ方向で延在する第１の相互接続部と、
第１の複数の前記ＮＭＯＳドレインと互いに接続するために、前記相互接続レベル上の、前記長さ方向で延在する第２の相互接続部と、
少なくとも１つのさらなる相互接続レベル上の、前記第１の相互接続部と前記第２の相互接続部とを互いに結合する相互接続部のセットと、
前記第１の相互接続部と前記第２の相互接続部とを互いに接続するために、前記相互接続レベル上の、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットする第３の相互接続部と
を備える、ＣＭＯＳデバイス。
【請求項２】
前記第１の相互接続部と前記第２の相互接続部とを互いに接続するために、前記相互接続レベル上の、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットする第４の相互接続部をさらに備え、前記第３の相互接続部と前記第４の相互接続部とは、前記相互接続部のセットの両側にある、
請求項１に記載のデバイス。
【請求項３】
前記少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは、
前記第２の相互接続レベル上の、前記第１の相互接続部に接続される第５の相互接続部と、
前記第２の相互接続レベル上の、前記第２の相互接続部に接続される第６の相互接続部と、
前記第３の相互接続レベル上の、前記第５の相互接続部と前記第６の相互接続部とを互いに結合する第７の相互接続部と
を備える、請求項２に記載のデバイス。
【請求項４】
前記第７の相互接続部は、前記デバイスの出力である、
請求項３に記載のデバイス。
【請求項５】
前記第３の相互接続部と前記第４の相互接続部とは、前記第７の相互接続部と平行であり、前記第７の相互接続部から少なくとも距離ｄだけオフセットされる、
請求項３に記載のデバイス。
【請求項６】
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第１の相互接続部中に流れる第２の電流にほぼ等しくなるような、距離にほぼ等しい、または、
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第１の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第１の相互接続部中に流れる第２の電流にほぼ等しくなるような、距離にほぼ等しい、または、
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第３の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第３の相互接続部との間の前記第２の相互接続部中に流れる第２の電流にほぼ等しくなるような、距離にほぼ等しい、または、
前記距離ｄは、前記ＰＭＯＳトランジスタをターンオンし、前記ＮＭＯＳトランジスタをターンオフすると、前記第４の相互接続部と前記第７の相互接続部との間の前記第２の相互接続部中に流れる第１の電流が、前記ＰＭＯＳトランジスタをターンオフし、前記ＮＭＯＳトランジスタをターンオンすると、前記第７の相互接続部と前記第４の相互接続部との間の前記第２の相互接続部中に流れる第２の電流にほぼ等しくなるような、距離にほぼ等しい、
請求項５に記載のデバイス。
【請求項７】
前記ＣＭＯＳデバイスは、インバータであり、前記ＰＭＯＳトランジスタ各々は、ＰＭＯＳゲートとＰＭＯＳソースとを有し、前記ＮＭＯＳトランジスタ各々は、ＮＭＯＳゲートとＮＭＯＳソースとを有し、前記ＮＭＯＳトランジスタの前記ＮＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳソースは、互いに結合され、前記ＰＭＯＳトランジスタの前記ＰＭＯＳゲートおよび前記ＮＭＯＳトランジスタの前記ＮＭＯＳゲートは、互いに結合される、
請求項１に記載のデバイス。
【請求項８】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスをレイアウトする方法であって、
長さ方向で延在する相互接続レベル上の、第１の相互接続部と第１の複数の前記ＰＭＯＳドレインを相互接続することと、
前記長さ方向で延在する前記相互接続レベル上の、第２の相互接続部と第１の複数の前記ＮＭＯＳドレインを相互接続することと、
少なくとも１つのさらなる相互接続レベル上の、相互接続部のセットと、前記第１の相互接続部および前記第２の相互接続部を相互接続することと、
前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる、前記相互接続レベル上の、第３の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続することと
を備える、方法。
【請求項９】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスの動作の方法であって、
長さ方向で延在し、相互接続レベル上の第１の複数の前記ＰＭＯＳドレインと相互接続する第１の相互接続部を通じて第１の電流を流すことと、
前記長さ方向で延在し、前記相互接続レベル上の第１の複数の前記ＮＭＯＳドレインと相互接続する第２の相互接続部を通じて第２の電流を流すことと、
少なくとも１つのさらなる相互接続レベル上の、前記第１の相互接続部と前記第２の相互接続部とを相互接続する相互接続部のセットを通じて第３の電流を流すことと、
前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされ、前記相互接続レベル上の前記第１の相互接続部と前記第２の相互接続部とを相互接続する第３の相互接続部を通じて第４の電流を流すことと、
前記相互接続レベル上の前記第１の相互接続部と前記第２の相互接続部とを相互接続し、前記長さ方向と垂直に延在し、前記相互接続部のセットからオフセットされる第４の相互接続部を通じて第５の電流を流すこと、前記第３の相互接続部と前記第４の相互接続部とは、前記相互接続部のセットの両側にある、と
を備え、
前記ＣＭＯＳデバイスが低入力を受け取ると、前記第１の電流は、前記第１の相互接続部を通じて前記相互接続部のセットの第１のサブセットへ流れ、前記第２の電流は、前記第２の相互接続部を通じて前記第３の相互接続部および前記第４の相互接続部から前記相互接続部のセットの第２のサブセットへ流れ、前記第３の電流は、前記相互接続部のセットを通じて前記第１の相互接続部と前記第２の相互接続部から流れ、前記第４の電流は、前記第３の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、前記第５の電流は、前記第４の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、
前記ＣＭＯＳデバイスが高入力を受け取ると、前記第１の電流は、前記第１の相互接続部を通じて前記相互接続部のセットの前記第１のサブセットから前記第３の相互接続部および前記第４の相互接続部へ流れ、前記第２の電流は、前記第２の相互接続部を通じて前記相互接続部のセットの前記第２のサブセットから流れ、前記第３の電流は、前記相互接続部のセットから前記第１の相互接続部および前記第２の相互接続部へ流れ、前記第４の電流は、前記第３の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れ、前記第５の電流は、前記第４の相互接続部を通じて前記第１の相互接続部から前記第２の相互接続部へ流れる、
方法。
【請求項１０】
前記少なくとも１つのさらなる相互接続レベルは、第２の相互接続レベルと第３の相互接続レベルとを備え、前記相互接続部のセットは、
前記第２の相互接続レベル上の、前記第１の相互接続部に結合される第５の相互接続部と、
前記第２の相互接続レベル上の、前記第２の相互接続部に結合される第６の相互接続部と、
前記第３の相互接続レベル上の、前記第５の相互接続部と前記第６の相互接続部とに互いに結合される第７の相互接続部と
を備える、請求項９に記載の方法。
【請求項１１】
前記第７の相互接続部は、前記デバイスの出力である、
請求項１０に記載の方法。
【請求項１２】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスであって、
相互接続レベル上の、第１の複数の前記ＰＭＯＳドレインと互いに接続する第１の相互接続部と、
前記相互接続レベル上の、第２の複数の前記ＰＭＯＳドレインと互いに接続する第２の相互接続部、前記第２の複数の前記ＰＭＯＳドレインは、前記第１の複数の前記ＰＭＯＳドレインと異なり、前記第１の相互接続部および前記第２の相互接続部は、前記相互接続レベル上で分離される、と、
前記相互接続レベル上の、第１の複数の前記ＮＭＯＳドレインと互いに接続する第３の相互接続部と、
前記相互接続レベル上の、第２の複数の前記ＮＭＯＳドレインと互いに接続する第４の相互接続部、前記第２の複数の前記ＮＭＯＳドレインは、前記第１の複数の前記ＮＭＯＳドレインと異なり、前記第３の相互接続部および前記第４の相互接続部は、前記相互接続レベル上で分離され、前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、少なくとも１つの他の相互接続レベルを通じて互いに結合される、と、
第２の相互接続レベル上の第５の相互接続部、前記第５の相互接続部は、前記第１の相互接続部と前記第２の相互接続部と互いに結合する、と、
前記第２の相互接続レベル上の第６の相互接続部、前記第６の相互接続部は、前記第３の相互接続部と前記第４の相互接続部と互いに結合する、と、
第３の相互接続レベル上の第７の相互接続部、前記第７の相互接続部は、前記第５の相互接続部と前記第６の相互接続部と互いに結合する、と、
前記相互接続レベル上の、前記第１の相互接続部と前記第３の相互接続部と互いに接続する第８の相互接続部と、
前記相互接続レベル上の、前記第２の相互接続部と前記第４の相互接続部と互いに接続する第９の相互接続部と
を備える、ＣＭＯＳデバイス。
【請求項１３】
前記第１の相互接続部、前記第２の相互接続部、前記第３の相互接続部、および前記第４の相互接続部は、各々、長さが２マイクロメートルよりも短い、
請求項１２に記載のデバイス。
【請求項１４】
前記第５の相互接続部および前記第６の相互接続部は、各々、長さが２マイクロメートルよりも短い、および／または、
前記デバイスの出力は、前記第７の相互接続部に接続される、
請求項１２に記載のデバイス。
【請求項１５】
ｐ型金属酸化物半導体（ＰＭＯＳ）ドレインを各々有する複数のＰＭＯＳトランジスタと、ｎ型金属酸化物半導体（ＮＭＯＳ）ドレインを各々有する複数のＮＭＯＳトランジスタとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスをレイアウトする方法であって、
相互接続レベル上の、第１の相互接続部と第１の複数のＰＭＯＳドレインを相互接続することと、
前記相互接続レベル上の、第２の相互接続部と第２の複数のＰＭＯＳドレインを相互接続すること、前記第２の複数のＰＭＯＳドレインは、前記相互接続レベル上の、前記第１の複数のＰＭＯＳドレインから分離される、と、
前記相互接続レベル上の、第３の相互接続部と第１の複数のＮＭＯＳドレインを相互接続することと、
前記相互接続レベル上の、第４の相互接続部と第２の複数のＮＭＯＳドレインを相互接続すること、前記第２の複数のＮＭＯＳドレインは、前記相互接続レベル上で前記第１の複数のＮＭＯＳドレインから分離される、と、
第２の相互接続レベル上の、第５の相互接続部と、前記第１の相互接続部および前記第２の相互接続部を相互接続することと、
前記第２の相互接続レベル上の、第６の相互接続部と前記第３の相互接続部および前記第４の相互接続部を相互接続することと、
第３の相互接続レベル上の、第７の相互接続部と、前記第５の相互接続部および前記第６の相互接続部を相互接続することと、
前記相互接続レベル上の、第８の相互接続部と、前記第１の相互接続部および前記第３の相互接続部を相互接続することと、
前記相互接続レベル上の、第９の相互接続部と、前記第２の相互接続部および前記第４の相互接続部を相互接続することと
を備える、方法。