(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された、多結晶シリコン・ゲルマニウム膜により形成された第１のゲート電極を持つ第１のＭＩＳＦＥＴと、
前記半導体基板に形成された、前記第１のゲート電極とはゲルマニウム濃度が異なる多結晶シリコン・ゲルマニウム膜により形成された第２のゲート電極を持つ第２のＭＩＳＦＥＴと、を有し、
前記第１及び第２のＭＩＳＦＥＴは、ｐチャネルであり、
前記第２のＭＩＳＦＥＴは、前記第１のＭＩＳＦＥＴより低い電圧が与えられる回路領域に形成され、前記第２のゲート電極のゲルマニウム濃度が前記第１のゲート電極のそれより高く設定されている、
ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極は、同じ多結晶シリコン・ゲルマニウム膜をパターニングして形成されたものであり、前記第２のゲート電極は選択酸化によりゲルマニウム濃度が高められている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のゲート電極のゲルマニウム濃度は、２０〜３０ａｔｍ％に設定され、前記第２のゲート電極のゲルマニウム濃度は、３０ａｔｍ％以上に設定されている
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１のゲート電極のゲルマニウム濃度は、２０〜３０ａｔｍ％に設定され、前記第２のゲート電極のゲルマニウム濃度は、４０〜５０ａｔｍ％以上に設定されている
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記第１及び第２のＭＩＳＦＥＴは、同じ膜厚のゲート絶縁膜を有する
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板にゲート絶縁膜を介して多結晶シリコン・ゲルマニウム膜を堆積する工程と、
前記多結晶シリコン・ゲルマニウム膜をパターニングして、第１及び第２の回路領域にそれぞれゲート電極を形成する工程と、
前記ゲート電極のパターニング工程の前又は後に、前記第２の回路領域の多結晶シリコン・ゲルマニウム膜の表面を選択的に酸化してそのゲルマニウム濃度を、前記第１の回路領域の多結晶シリコン・ゲルマニウム膜のゲルマニウム濃度よりも高くする工程と、
前記ゲート電極に自己整合されたソース及びドレイン拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の回路領域は、ｎチャネルＭＩＳＦＥＴ領域であり、前記第２の回路領域は、ｐチャネルＭＩＳＦＥＴ領域である
ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の回路領域は、ｐチャネルＭＩＳＦＥＴ領域である
ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記第２の回路領域は、前記第１の回路領域より低い電源電圧が与えられるＭＩＳＦＥＴ領域である
ことを特徴とする請求項６〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極と、前記ソース及びドレイン拡散層の表面に金属シリサイド膜を形成する工程を有する
ことを特徴とする請求項６〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記ソース及びドレイン拡散層の形成工程は、
前記ゲート電極をマスクとして不純物をイオン注入して低濃度で浅い第１の拡散層を形成する工程と、
前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記ゲート電極と側壁絶縁膜をマスクとして不純物をイオン注入して、前記第１の拡散層より高濃度で深い第２の拡散層を形成する工程とからなり、
前記金属シリサイド膜の形成工程は、前記第１及び第２の拡散層を形成した後に行う
ことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記金属シリサイド膜は、Ｎｉシリサイド膜である
ことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極と前記ソース及びドレイン拡散層の表面にシリコン層を選択成長させる工程と、
前記シリコン層の表面に金属シリサイド膜を形成する工程とを有する
ことを特徴とする請求項６〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記金属シリサイド膜は、Ｃｏシリサイド膜である
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
半導体基板にゲート絶縁膜を介して多結晶シリコン・ゲルマニウム膜を堆積する工程と、
前記多結晶シリコン・ゲルマニウム膜をパターニングして、第１及び第２の回路領域にそれぞれゲート電極を形成する工程と、
前記ゲート電極のパターニング工程の前又は後に、前記第２の回路領域の多結晶シリコン・ゲルマニウム膜の表面を選択的に酸化してそのゲルマニウム濃度を、前記第１の回路領域の多結晶シリコン・ゲルマニウム膜のゲルマニウム濃度よりも高くする工程と、
前記ゲート電極をマスクとして不純物をイオン注入して、ソース及びドレイン領域に第１の拡散層を形成する工程と、
前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の拡散層の表面にシリコン層を選択成長させる工程と、
前記ゲート電極、前記ソース及びドレイン領域の前記シリコン層の表面に金属シリサイド膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜をマスクとして不純物をイオン注入して、前記ソース及びドレイン領域に前記第１の拡散層より高濃度で深い第２の拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１の回路領域は、ｎチャネルＭＩＳＦＥＴ領域であり、前記第２の回路領域は、ｐチャネルＭＩＳＦＥＴ領域である
ことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１及び第２の回路領域は、ｐチャネルＭＩＳＦＥＴ領域である
ことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記第２の回路領域は、前記第１の回路領域より低い電源電圧が与えられるＭＩＳＦＥＴ領域である
ことを特徴とする請求項１５〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記金属シリサイド膜は、Ｃｏシリサイド膜である
ことを特徴とする請求項１５〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
半導体基板にゲート絶縁膜を介して多結晶シリコン・ゲルマニウム膜を堆積する工程と、
前記多結晶シリコン・ゲルマニウム膜をパターニングして、第１及び第２の回路領域にそれぞれゲート電極を形成する工程と、
前記ゲート電極のパターニング工程の前又は後に、前記第２の回路領域の多結晶シリコン・ゲルマニウム膜の表面を選択的に酸化してそのゲルマニウム濃度を、前記第１の回路領域の多結晶シリコン・ゲルマニウム膜のゲルマニウム濃度よりも高くする工程と、
前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極、ソース及びドレイン領域の表面にシリコン層を選択成長させる工程と、
前記ゲート電極及び第１の側壁絶縁膜をマスクとして不純物をイオン注入して、ソース及びドレイン領域に第１の拡散層を形成する工程と、
前記第１の側壁絶縁膜を除去した後、前記ゲート電極をマスクとして不純物をイオン注入して、前記ソース及びドレイン領域に前記第１の拡散層より低濃度で浅い第２の拡散層を形成する工程と、
前記ゲート電極の側壁に第２の側壁絶縁膜を形成する工程と、
前記ゲート電極、前記ソース及びドレイン領域の前記シリコン層の表面に金属シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２１】
前記第１の回路領域は、ｎチャネルＭＩＳＦＥＴ領域であり、前記第２の回路領域は、ｐチャネルＭＩＳＦＥＴ領域である
ことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記第１及び第２の回路領域は、ｐチャネルＭＩＳＦＥＴ領域である
ことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２３】
前記第２の回路領域は、前記第１の回路領域より低い電源電圧が与えられるＭＩＳＦＥＴ領域である
ことを特徴とする請求項２０〜２２のいずれか一項に記載の半導体装置の製造方法。
【請求項２４】
前記金属シリサイド膜は、Ｃｏシリサイド膜である
ことを特徴とする請求項２０〜２３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲート電極に多結晶シリコン・ゲルマニウム膜を用いた半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
ＭＩＳＦＥＴを用いた集積回路は、スケーリング則に基づくゲート絶縁膜の薄膜化が進み、３ｎｍ以下のゲート絶縁膜が用いられるようになっている。この様な薄いゲート絶縁膜のＭＩＳＦＥＴでは、ゲート絶縁膜容量に対して直列に入るシリコン基板の容量及びゲート電極の容量が顕在化し、ゲート絶縁膜を薄くした分のゲート容量増加が見込めなくなる。
【０００３】
多結晶シリコンによるゲート電極の空乏化による寄生容量は、多結晶シリコン中の活性不純物濃度に大きく依存し、活性不純物濃度が低い程寄生容量が大きくなる。従って、多結晶シリコンゲート電極の活性不純物濃度はできるだけ高くすることが望まれるが、しかし不純物の活性化率は不純物の固溶度で決まり限界がある。特に多結晶シリコンにｐ型不純物を導入する場合、現状以上の活性化不純物濃度を得ることは難しい。
【０００４】
微細化素子では、浅いソース、ドレイン拡散層を形成する必要性から、不純物活性化の熱処理も低温化、短時間化している。このことも多結晶シリコンゲート電極の不純物活性化率を制限している。そして、不純物活性化率が低ければ、寄生容量が大きくなるだけでなく、ゲート電極の十分な低抵抗化ができず、高速性能が得られなくなる。
【０００５】
これに対して、不純物の固溶度が多結晶シリコンより高い多結晶シリコン・ゲルマニウム（ＳｉＧｅ）膜を用いてゲート電極を形成することが提案されている。しかし、近年の研究によると、リン等のｎ型不純物を多結晶シリコン・ゲルマニウムに導入する場合、Ｇｅ濃度が高くなると多結晶シリコンよりも活性化率が低下することが明らかになっている（例えば、文献▲１▼Ｔ．Ｊ．Ｋｉｎｇ，ｅｔ  ａｌ．，ＥＤ−４１，Ｐ．２２８（１９９４），文献▲２▼Ｗ．Ｃ．Ｌｅｅ，ｅｔ  ａｌ．，ＥＤＬ−１９，ｐ．２４７（１９９８）参照）。
【０００６】
図３５及び図３６は、文献▲１▼，▲２▼に示された実験データを示している。図３５は、多結晶ＳｉＧｅのＧｅ濃度と、ボロン（Ｂ）及びリン（Ｐ）の活性化率を示し、図３６は同じく活性化不純物濃度を示している。但し、活性化の熱処理条件は、９００℃，４０分である。砒素（Ａｓ）についても、Ｐの場合と同様になると思われる。この様に、ｐ型不純物については、Ｇｅ濃度が４０ａｔｍ％程度まで、Ｇｅ濃度と共に活性化率が高くなるのに対して、ｎ型不純物の活性化率は、Ｇｅ濃度２０〜３０ａｔｍ％程度を越えると急激に低下する。そこで文献▲２▼では、ＣＭＯＳ回路のゲート電極を多結晶ＳｉＧｅ膜により形成する場合に、Ｇｅ濃度を２０ａｔｍ％程度に設定することが必要とされている。
【０００７】
一方、ロジック回路とＤＲＡＭやアナログ回路との混載ＬＳＩにおいては、回路領域毎に異なる内部電源電圧が用いられることが多い。即ち、同じシリコン基板上に、複数種の電源電圧で動作するＣＭＯＳ回路が形成される。電源電圧が異なるＣＭＯＳ回路では、信頼性の観点から、異なる膜厚のゲート酸化膜が必要になる。一般に、ゲート酸化膜にかかる電界が４〜５ＭＶ／ｃｍの範囲に入るように、ゲート酸化膜の膜厚が設定される。
【０００８】
複数種のゲート酸化膜を形成するには通常、厚いゲート酸化膜をシリコン基板全面に形成した後、その一部をエッチング除去して、薄いゲート酸化膜を形成することになる。しかしこのような複数種のゲート酸化膜を作り分けるには、ゲート酸化膜上でのレジスト塗布と剥離の工程を必要とするため、長期信頼性が低下する。また、厚い方のゲート酸化膜には、２回の酸化工程が入るため、膜厚の制御性が厚くなる。
【０００９】
【発明が解決しようとする課題】
以上のように、多結晶ＳｉＧｅ膜を用いたゲート電極を有するＣＭＯＳ回路を形成した場合、ｐ型不純物とｎ型不純物の活性化率の相違から、多結晶ＳｉＧｅ膜を用いることのメリットが十分に活かしきれないという問題があった。
また、複数の電源電圧で動作する回路を搭載するＬＳＩにおいて、異なる膜厚のゲート絶縁膜を形成することは、信頼性や膜厚の制御性の点で問題があった。
【００１０】
この発明は、多結晶ＳｉＧｅ膜によるゲート電極の不純物活性化率を最適化した半導体装置とその製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板に形成された、多結晶シリコン・ゲルマニウム膜により形成された第１のゲート電極を持つ第１のＭＩＳＦＥＴと、前記半導体基板に形成された、前記第１のゲート電極とはゲルマニウム濃度が異なる多結晶シリコン・ゲルマニウム膜により形成された第２のゲート電極を持つ第２のＭＩＳＦＥＴと、を有し、前記第１及び第２のＭＩＳＦＥＴは、ｐチャネルであり、前記第２のＭＩＳＦＥＴは、前記第１のＭＩＳＦＥＴより低い電圧が与えられる回路領域に形成され、前記第２のゲート電極のゲルマニウム濃度が前記第１のゲート電極のそれより高く設定されている、ことを特徴とする。
【００１２】
この発明において、第１のＭＩＳＦＥＴが高電源電圧が与えられる回路領域のＭＩＳＦＥＴであり、第２のＭＩＳＦＥＴが低電源電圧が与えられる回路領域のＭＩＳＦＥＴである。このとき、第２のゲート電極のゲルマニウム濃度を第１のＭＩＳＦＥＴのそれより高く設定されている。これによって、これら第１及び第２のＭＩＳＦＥＴに同じ膜厚のゲート絶縁膜を用いたとしても、ゲート電極の空乏化の差によって、ゲート絶縁膜の電界に大きな差がない状態とすることができる。
【００１３】
この発明による半導体装置の製造方法は、半導体基板にゲート絶縁膜を介して多結晶シリコン・ゲルマニウム膜を堆積する工程と、前記多結晶シリコン・ゲルマニウム膜をパターニングして、第１及び第２の回路領域にそれぞれゲート電極を形成する工程と、前記ゲート電極のパターニング工程の前又は後に、前記第２の回路領域の多結晶シリコン・ゲルマニウム膜の表面を選択的に酸化してそのゲルマニウム濃度を、前記第１の回路領域の多結晶シリコン・ゲルマニウム膜のゲルマニウム濃度よりも高くする工程と、前記ゲート電極に自己整合されたソース及びドレイン拡散層を形成する工程と、を有することを特徴とする。
【００１４】
この発明の製造方法によると、多結晶シリコンゲート膜の選択的な酸化により、回路領域に応じて、ＭＩＳＦＥＴのゲート電極のゲルマニウム濃度を高くすることができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１〜図７は、実施の形態１による半導体装置の製造工程を示している。図１に示すように、シリコン基板１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離絶縁膜２を形成する。素子分離絶縁膜２の形成法は、ＬＯＣＯＳ法でもよい。この後、シリコン基板１を犠牲酸化膜（図示せず）でおおった状態で、ｎ型不純物、ｐ型不純物を順次イオン注入して、ｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨにはｎ型ウェル３を、ｎチャネルＭＩＳＦＥＴ領域ｎ−ＣＨにはｐ型ウェル４を形成する。
【００１６】
次に、犠牲酸化膜を剥離した後、図２に示すように、シリコン酸化膜換算膜厚が２ｎｍ程度のゲート絶縁膜５を形成する。ゲート絶縁膜５は、通常の熱酸化によるシリコン酸化膜の他、熱酸化膜をＮＯガス，Ｎ２Ｏガスでアニールしたオキシナイトライド膜、熱酸化膜をプラズマ窒化して得られるオキシナイトライド膜、熱酸化膜をＮＨ３で窒化してなるシリコン窒化膜、ＣＶＤにより堆積したシリコン窒化膜、更にはＺｒ，Ｈｆ，Ａｌ等の金属酸化物膜や金属シリケート膜を用いることができる。
【００１７】
そして、図２に示すように、ゲート絶縁膜５が形成された後、３〜５ｎｍの薄い多結晶シリコン膜６を堆積し、更にこの多結晶シリコン膜６をシードとして、２００ｎｍ程度の多結晶ＳｉＧｅ膜７を堆積する。具体的に多結晶ＳｉＧｅ膜７は、ＳｉＨ４とＧｅＨ４の混合ガスを用いたＣＶＤにより堆積し、Ｇｅ濃度は２０〜３０ａｔｍ％とする。多結晶シリコン膜６は、省略することもできるが、これがあった方が多結晶ＳｉＧｅ膜７を平坦性よく堆積することが可能になる。
【００１８】
この後、多結晶ＳｉＧｅ膜７上に、ＣＶＤにより１０ｎｍ程度のシリコン窒化膜８を堆積する。このシリコン窒化膜８を、図３に示すように、リソグラフィとＲＩＥにより、或いはホット燐酸を用いたウェットエッチングにより、ｎチャネルＭＩＳＦＥＴ領域ｎ−ＣＨのみに残るように、パターニングする。
【００１９】
そしてシリコン窒化膜８上のレジストを剥離した後、好ましくは９００℃程度で熱酸化を行う。これにより、図４に示すように、ｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨで多結晶ＳｉＧｅ膜７の表面に酸化膜９を形成する。このとき酸化温度は、Ｇｅが殆ど酸化されず、Ｓｉのみが酸化されるような条件、具体的には７００℃以上の温度とする。また、多結晶ＳｉＧｅ膜７の残厚が１２０ｎｍ程度となるように酸化する。この熱酸化により、ｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨでは、酸化されないＧｅが薄くなった多結晶ＳｉＧｅ膜７に拡散して濃縮する結果、多結晶ＳｉＧｅ膜７のＧｅ濃度がｎチャネルＭＩＳＦＥＴ領域ｎ−ＣＨより高く、３０ａｔｍ％以上になる。具体的なｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨでの多結晶ＳｉＧｅ膜７のＧｅ濃度はほぼ、初期濃度にＳｉＧｅ層の初期膜厚と残膜厚の比をかけたものになり、この実施の形態の場合、４０〜５０ａｔｍ％程度になる。
【００２０】
この後、シリコン酸化膜９及びシリコン窒化膜８をウェットエッチングにより除去する。そして、通常のリソグラフィ工程とＲＩＥにより多結晶ＳｉＧｅ膜７及び多結晶シリコン層６をパターニングして、図５に示すように、各ＭＩＳＦＥＴのゲート電極７ａ，７ｂ及びこれに連続する配線を形成する。ここでは、ｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨとｎチャネルＭＩＳＦＥＴ領域ｎ−ＣＨのゲート電極７ａ，７ｂを同時にパターニングしている。これは、膜厚の相違に拘わらず、膜厚の薄いｐチャネル側のＳｉＧｅ層はＧｅ濃度が高くエッチングレートが遅いために、エッチング終了時点に大きな差が生じないことから、可能になっている。しかし、一般に膜厚が異なる場合、エッチング終了までの時間が異なることから、ｎチャネルＭＩＳＦＥＴ領域ｐ−ＣＨとｐチャネルＭＩＳＦＥＴ領域ｎ−ＣＨとで、別々のリソグラフィとＲＩＥを行うようにしてもよい。
【００２１】
この後、２ｎｍ程度の後酸化膜（図示せず）を形成した後、図５に示したように、ゲート電極７ａ，７ｂをマスクとして各ＭＩＳＦＥＴ領域にボロン（Ｂ）及び砒素（Ａｓ）を順次イオン注入して、低濃度で浅いｐ型ソース、ドレイン拡散層１０及びｎ型ソース、ドレイン拡散層１１を形成する。これらの拡散層形成後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）等の熱処理を行って、注入不純物を活性化する。
【００２２】
次に、シリコン酸化膜（５ｎｍ）とシリコン窒化膜（１５ｎｍ）の積層膜を堆積し、ＲＩＥによりエッチバックして、図６に示すように、各ゲート電極７ａ，７ｂの側壁に側壁絶縁膜１２を形成する。そして、ゲート電極７ａ，７ｂと側壁絶縁膜１２をマスクとして各ＭＩＳＦＥＴ領域にボロン（Ｂ）及び砒素（Ａｓ）又はリン（Ｐ）を順次イオン注入して、先の拡散層１０，１１より高濃度で深いｐ型ソース、ドレイン拡散層１３及びｎ型ソース、ドレイン拡散層１４を形成する。このとき各ＭＩＳＦＥＴ領域のゲート電極７ａ，７ｂにも同時に不純物が注入される。これらの拡散層形成後、ＲＴＡ等の熱処理を行って、注入不純物を活性化する。
【００２３】
そしてウェットエッチングにより、ゲート電極７ａ，７ｂ、ソース及びドレイン拡散層１３，１４の表面の酸化膜を除去した後、Ｎｉ膜をスパッタにより成膜する。そして、４００℃、２０秒程度の熱処理を行って、図７に示すように、ゲート電極７ａ，７ｂ、ソース及びドレイン拡散層１３，１４の表面にＮｉシリサイド膜１５を形成する。
この後は図示しないが、層間絶縁膜を堆積し、メタル配線を形成する。
【００２４】
以上のようにこの実施の形態によると、多結晶ＳｉＧｅ膜によるゲート電極の不純物活性化率が回路領域に応じて最適化される。この実施の形態では、ｎチャネルＭＩＳＦＥＴのＳｉＧｅゲート電極７ｂに比べて、ｐチャネルＭＩＳＦＥＴのＳｉＧｅゲート電極７ａのＧｅ濃度を高くしている。具体的に、ｎチャネルＭＩＳＦＥＴのゲート電極７ｂはＧｅ濃度を２０〜３０ａｔｍ％程度とし、ｐチャネルＭＩＳＦＥＴのゲート電極７ａはＧｅ濃度を３０ａｔｍ％以上とする。これにより、熱処理条件が多少変動してもｐ，ｎチャネルＭＩＳＦＥＴ共にゲート電極の活性不純物濃度を１×１０２０／ｃｍ３以上にすることができ、寄生容量が小さく且つ低抵抗のゲート電極が得られる。
【００２５】
特に、ｐチャネルＭＩＳＦＥＴのゲート電極７ａのＧｅ濃度は、好ましくは４０〜５０ａｔｍ％とする。Ｇｅ濃度をこの程度まで高濃度にすると、図３６から明らかなように、活性化ボロン濃度は１０２０／ｃｍ３を大きく越える。また、本発明者等の実験から、ゲート電極の活性化不純物濃度とゲート電極における空乏層厚の間には、図３７のような関係があることが明らかになっている。これらから、ｐチャネルＭＩＳＦＥＴのゲート電極７ａのＧｅ濃度を４０〜５０ａｔｍ％にすれば、活性化不純物濃度を十分高くして、ゲート電極の空乏層厚をシリコン酸化膜換算で０．１ｎｍ以下程度に小さくすることが可能になる。
またこの実施の形態の製造方法によると、全面に形成した多結晶ＳｉＧｅ膜の選択的な酸化によって、ｐチャネルＭＩＳＦＥＴ領域のゲート電極のＧｅ濃度を高くしており、製造工程も簡単である。
【００２６】
なおこの実施の形態において、ＳｉＧｅゲート電極の不純物導入が高濃度で深いソース、ドレイン拡散層形成時に同時に行われる場合について説明したが、多結晶ＳｉＧｅ膜の堆積直後に各ＭＩＳＦＥＴ領域でそれぞれｐ型、ｎ型の不純物を導入するようにしてもよい。こうして導入された不純物はその後多くの熱工程が入ることになるため、ＳｉＧｅゲート電極の不純物活性化が一層助長されることになる。
【００２７】
［実施の形態２］
上記実施の形態では、ゲート電極とソース及びドレイン拡散層の表面にＮｉシリサイド膜を形成したが、Ｃｏシリサイド膜を形成する場合は問題がある。何故なら、ＮｉとＧｅとは相性がよく、ＮｉとＳｉＧｅの反応により低抵抗のＮｉシリサイド膜の形成が可能であるのに対し、ＣｏとＳｉＧｅを反応させると、Ｇｅの偏析が生じて、低抵抗のシリサイドが得られないからである。多結晶シリコンゲートにＣｏシリサイド膜を形成した場合に比べて、多結晶ＳｉＧｅの上にＣｏシリサイドを形成すると、約１桁シート抵抗が高いものとなることが報告されている。
【００２８】
この点を考慮して、Ｃｏシリサイド膜によるＳｉＧｅゲート電極の低抵抗化を容易にする実施の形態を、図８〜図１６を参照して説明する。
図８に示すように、シリコン基板１にＳＴＩ（Ｓｈａｌｌｏｗ  ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法等により、素子分離絶縁膜２を形成する。素子分離絶縁膜２の形成法は、ＬＯＣＯＳ法でもよい。この後、シリコン基板１にｎ型不純物、ｐ型不純物を順次イオン注入して、ｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨにはｎ型ウェル３を、ｎチャネルＭＩＳＦＥＴ領域ｎ−ＣＨにはｐ型ウェル４を形成する。
【００２９】
次に、図９に示すように、シリコン酸化膜換算膜厚が２ｎｍ程度のゲート絶縁膜５を形成する。ゲート絶縁膜５は、通常の熱酸化によるシリコン酸化膜の他、先の実施の形態で説明したような他の方法で形成することもできる。更に、図９に示すように、ゲート絶縁膜５上に２００ｎｍ程度の多結晶ＳｉＧｅ膜７を堆積する。先の実施の形態と同様に、多結晶ＳｉＧｅ膜７は、ＳｉＨ４とＧｅＨ４の混合ガスを用いたＣＶＤにより堆積し、Ｇｅ濃度はｎチャネルＭＩＳＦＥＴ側で最適な２０〜３０ａｔｍ％とする。
【００３０】
この後、多結晶ＳｉＧｅ膜７上に、図１０に示すように、ＣＶＤにより１０ｎｍ程度のシリコン窒化膜８を堆積し、これをリソグラフィとＲＩＥにより、或いはホット燐酸を用いたウェットエッチングにより、ｎチャネルＭＩＳＦＥＴ領域のみに残るように、パターニングする。
【００３１】
そしてレジストを剥離した後、好ましくは９００℃程度で熱酸化を行って、図１１に示すように、多結晶ＳｉＧｅ膜７の表面に酸化膜９を形成する。この熱酸化により、先の実施の形態と同様に、ｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨでは、酸化されないＧｅが薄くなった多結晶ＳｉＧｅ膜７に拡散して濃縮する結果、多結晶ＳｉＧｅ膜７のＧｅ濃度がｎチャネルＭＩＳＦＥＴ領域ｎ−ＣＨより高く、３０ａｔｍ％以上になる。具体的にこの実施の形態では、Ｇｅ濃度が４０〜５０ａｔｍ％程度になる。
【００３２】
この後、シリコン酸化膜９及びシリコン窒化膜８をウェットエッチングにより除去するが、これより後は先の実施の形態と異なる。即ち図１２に示すように、全体を覆うキャップ絶縁膜２１として例えば、減圧ＣＶＤによるシリコン酸化膜を堆積する。そして、リソグラフィとＲＩＥにより、キャップ絶縁膜２１とその下の多結晶ＳｉＧｅ膜７をパターニングして、図１３に示すように、各ＭＩＳＦＥＴ領域のゲート電極７ａ，７ｂ及び配線を形成する。
【００３３】
次に、パターニングされたキャップ絶縁膜２１で覆われたゲート電極７ａ，７ｂをマスクとして、各ＭＩＳＦＥＴ領域にボロン（Ｂ）及び砒素（Ａｓ）を順次イオン注入して、低濃度で浅いｐ型ソース、ドレイン拡散層１０及びｎ型ソース、ドレイン拡散層１１を形成する。これらの拡散層形成後、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ  Ａｎｎｅａｌ）等の熱処理を行って、注入不純物を活性化する。その後、ゲート電極７ａ，７ｂの側壁に側壁絶縁膜１２を形成する。側壁絶縁膜１２の材料は、キャップ絶縁膜２１とは異なるものを用いる。例えば、一方がシリコン酸化膜の場合に、他方にはシリコン窒化膜を用いる。
【００３４】
この後、ソース、ドレイン領域上の酸化膜及び、ゲート電極上のキャップ絶縁膜２１をエッチング除去した後、図１５に示すように、ゲート電極７ａ，７ｂ、ソース及びドレイン拡散層１０，１１の表面にシリコン層２２を選択エピタキシャル成長させる。シリコン層２２の厚さは、先にエッチングしたキャップ絶縁膜２１の厚さ以下とすること、また素子分離絶縁膜２の基板上に突出する高さ以下とすることが好ましい。これにより、ゲート電極７ａ，７ｂ上のシリコン層２２とソース、ドレイン拡散層１０，１１上のシリコン層２２の短絡が防止され、また素子分離領域を挟んで隣接するシリコン層２２の短絡が防止される。またシリコン層２２の厚さは、後に形成するシリサイド膜の必要膜厚以上に設定する。これにより、シリサイド化のためにＣｏ膜を用いたときに、Ｃｏ膜と多結晶ＳｉＧｅ膜７との直接反応を避けることができる。
【００３５】
この後、ゲート電極７ａ，７ｂ及び側壁絶縁膜１２をマスクとして、各ＭＩＳＦＥＴ領域にボロン（Ｂ）及び砒素（Ａｓ）又はリン（Ｐ）を順次イオン注入して、図１６に示すように、先の拡散層１０，１１より高濃度で深いｐ型ソース、ドレイン拡散層１３及びｎ型ソース、ドレイン拡散層１４を形成する。これらの拡散層形成後、ＲＴＡ等の熱処理を行って、注入不純物を活性化する。
【００３６】
そして、Ｃｏ膜をスパッタにより成膜し、４００℃、２０秒程度の熱処理を行って、図１６に示すように、ゲート電極７ａ，７ｂ、ソース及びドレイン拡散層１３，１４の表面にＣｏシリサイド膜２３を形成する。この後は図示しないが、層間絶縁膜を堆積し、メタル配線を形成する。
【００３７】
この実施の形態によっても、多結晶ＳｉＧｅ膜によるゲート電極の不純物活性化率が回路領域に応じて最適化され、先の実施の形態と同様の効果が得られる。またこの実施の形態の場合、ゲート電極、ソース及びドレイン拡散層にシリコンの選択成長を行って、Ｃｏシリサイド膜を形成している。これにより、ゲート電極では多結晶ＳｉＧｅ膜とＣｏの反応を避けて、シリサイド膜を形成することができ、低抵抗のゲート電極を得ることができる。
【００３８】
［実施の形態３］
実施の形態１，２では、ソース、ドレイン拡散層のうち、チャネル領域に接する浅い拡散層（いわゆるソース、ドレインの拡張領域）１０，１１を先に形成し、高濃度で深い拡散層１３，１４を最後に形成している。この様な製造工程では、拡張領域１０，１１の形成後に熱工程が入るために、拡張領域１０，１１の拡散深さが変化しやすく、拡散深さの正確な制御が難しい。ソース、ドレイン拡散層のうち、特に拡張領域１０，１１が短チャネル効果等に効いてくるので、その拡散深さはより正確に制御することが望まれる。
【００３９】
そこで、ソース、ドレイン拡散層の拡張領域１０，１１と高濃度領域１３，１４のイオン注入工程を逆にした実施の形態を、図１７〜図２０を参照して説明する。図８〜図１３までは、先の実施の形態２と同じとする。図１３のように、キャップ絶縁膜２１で覆われた状態でゲート電極をパターニングした後、図１７に示すように、側壁絶縁膜１２を形成する。この後、図１８に示すように、キャップ絶縁膜２１及びソース、ドレイン領域の酸化膜をエッチング除去して、ゲート電極７ａ，７ｂとソース、ドレイン形成領域にシリコン層２２を選択成長させる。続いて、各ＭＩＳＦＥＴ領域にＢ及びＰ又はＡｓのイオン注入を行って、ｐ型ソース、ドレイン拡散層１３及びｎ型ソース、ドレイン拡散層１４を形成する。
【００４０】
その後、図１９に示すように、側壁絶縁膜１２をエッチング除去し、ゲート電極７ａ，７ｂをマスクとして各ＭＩＳＦＥＴ領域にＢ及びＰ又はＡｓのイオン注入を行って、低濃度で浅いｐ型ソース、ドレイン拡散層１０及びｎ型ソース、ドレイン拡散層１１を形成する。
この後、図２０に示すように、再度側壁絶縁膜２４を形成した上で、実施の形態２と同様の工程を経て、ゲート電極７ａ，７ｂ及びソース、ドレイン拡散層１３，１４の表面にＣｏシリサイド膜２３を形成する。
【００４１】
この実施の形態によっても、多結晶ＳｉＧｅ膜によるゲート電極の不純物活性化率が回路領域に応じて最適化され、先の実施の形態と同様の効果が得られる。またこの実施の形態によると、ソース、ドレインの拡張領域である拡散層１０，１１１を形成した後、高温の熱工程が入らないため、これらの拡散層１０，１１の拡散深さを、高精度に設定することができる。従って、素子を微細化したときの短チャネル効果を抑制する上で好ましい。
【００４２】
［実施の形態４］
ここまでの実施の形態では、多結晶ＳｉＧｅ膜７の選択酸化を行った後に、ゲート電極をパターニングしている。この場合、エッチングするゲート電極厚さが、ｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴとで異なるため、これらを同時にエッチングした場合に、ｐチャネル側でオーバーエッチングになって基板領域が無用にエッチングされたり、或いはｐチャネル側で最適状態にエッチングされたときに、ｎチャネル側ではエッチングが終了していないという事態が生じる可能性がある。この様な事態を確実に避けるためには、多結晶ＳｉＧｅ膜の選択酸化の工程と、ゲート電極パターニング工程を逆にすることが好ましい。
【００４３】
図２１〜図２７は、その様な実施の形態の製造工程を示している。この実施の形態でも、先の実施の形態２の図８から図９までの工程は、同じである。図９の工程の後、図２１に示すように、多結晶ＳｉＧｅ膜７の上にキャップ絶縁膜３１を堆積し、リソグラフィとＲＩＥにより、キャップ絶縁膜３１とその下の多結晶ＳｉＧｅ膜７をエッチングして、キャップ絶縁膜３１で覆われた状態でゲート電極７ａ，７ｂをパターニングする。
【００４４】
この後、図２２に示すように、ゲート電極７ａ，７ｂの側壁に側壁絶縁膜３２を形成する。側壁絶縁膜３２はキャップ絶縁膜３１とは異なる材料とする。具体的にこの実施の形態では、キャップ絶縁膜３１をシリコン酸化膜とし、側壁絶縁膜３２をシリコン窒化膜とする。そして、リソグラフィによりｎチャネルＭＩＳＦＥＴ領域をレジスト（図示せず）で覆い、ｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨのキャップ絶縁膜３１をエッチング除去する。
【００４５】
この後、露出したｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨの多結晶ＳｉＧｅゲート電極７ａを実施の形態１と同様の条件で選択的に酸化して、図２３に示すように酸化膜９を形成する。これにより、先の実施の形態で説明したと同様に、ｐチャネル領域ｐ−ＣＨの多結晶ＳｉＧｅゲート電極７ａのＧｅ濃度がｎチャネル領域ｎ−ＣＨのゲート電極７ｂより高くなる。
【００４６】
この後、ゲート電極７ａ，７ｂ上のキャップ絶縁膜３１、酸化膜９及びソース、ドレイン領域上の酸化膜をエッチング除去した後、図２４に示すように、ゲート電極７ａ，７ｂ、ソース、ドレイン領域の表面にシリコン層２２を選択成長させる。この後、ソース、ドレイン拡散層を形成する。ソース、ドレイン拡散層は好ましくは、実施の形態３と同様に、拡張領域を後に形成する。即ち、図２５に示すように、側壁絶縁膜３２が有る状態で、各ＭＩＳＦＥＴ領域にＢ及びＰ又はＡｓのイオン注入を行って、ｐ＋型ソース、ドレイン拡散層１３及びｎ＋型ソース、ドレイン拡散層１４を形成する。
【００４７】
その後、側壁絶縁膜３２をエッチング除去して、図２６に示すように、ゲート電極７ａ，７ｂをマスクとして各ＭＩＳＦＥＴ領域にＢ及びＰ又はＡｓのイオン注入を行って、低濃度で浅いｐ型ソース、ドレイン拡散層１０及びｎ型ソース、ドレイン拡散層１１を形成する。この後、図２７に示すように、再度側壁絶縁膜３３を形成した上で、実施の形態２と同様の工程を経て、ゲート電極７ａ，７ｂ及びソース、ドレイン拡散層１３，１４の表面にＣｏシリサイド膜２３を形成する。
【００４８】
以上のようにこの実施の形態によると、多結晶ＳｉＧｅゲート電極７ａ，７ｂをパターニングした後に、選択酸化によってｐチャネル側のゲート電極７ａのＧｅ濃度を高くする処理を行っている。従って、ゲート電極のエッチング工程でオーバーエッチングやエッチング残りを発生させるおそれがない。
【００４９】
［実施の形態５］
次に、１チップ内で電源電圧が異なる複数の回路領域を持つＬＳＩについて、回路領域毎にゲート絶縁膜を作り分けることなく、信頼性を確保することを可能とする実施の形態を説明する。代表的には、二つの回路領域即ち、高電源電圧の回路領域と低電源電圧の回路領域との間で、多結晶ＳｉＧｅゲート電極のＧｅ濃度を異なる値に制御することにより、各回路領域のＭＩＳＦＥＴのゲート絶縁膜にかかる電界が共に許容範囲に入るようにする。
【００５０】
図２８〜図３４は、二つの回路領域即ち、内部電源電圧が低い回路領域Ｌ−ＶＤＤと内部電源電圧が高い回路領域Ｈ−ＶＤＤの一つずつのｐチャネルＭＩＳＦＥＴに着目して、製造工程を示している。実際にはいずれの回路領域にもＣＭＯＳ回路が形成される。
【００５１】
図２８に示すように、シリコン基板１０１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２の形成法は、ＬＯＣＯＳ法でもよい。この後、シリコン基板１０１を犠牲酸化膜（図示せず）でおおった状態で、不純物をイオン注入して、ｐチャネルＭＩＳＦＥＴ領域にはｎ型ウェル１０３を形成し、図では示していないがｎチャネルＭＩＳＦＥＴ領域にはｐ型ウェルを形成する。
【００５２】
次に、犠牲酸化膜を剥離した後、図２９に示すように、シリコン酸化膜換算膜厚が２ｎｍ程度のゲート絶縁膜１０５を形成する。ゲート絶縁膜１０５は、通常の熱酸化によるシリコン酸化膜の他、熱酸化膜をＮＯガス，Ｎ２Ｏガスでアニールしたオキシナイトライド膜、熱酸化膜をプラズマ窒化して得られるオキシナイトライド膜、熱酸化膜をＮＨ３で窒化してなるシリコン窒化膜、ＣＶＤにより堆積したシリコン窒化膜、更にはＺｒ，Ｈｆ，Ａｌ等の金属酸化物膜や金属シリケート膜を用いることができる。
【００５３】
そして、図２９に示すように、ゲート絶縁膜１０５が形成された後、３〜５ｎｍの薄い多結晶シリコン膜１０６を堆積し、更にこの多結晶シリコン膜１０６をシードとして、２００ｎｍ程度の多結晶ＳｉＧｅ膜１０７を堆積する。具体的に多結晶ＳｉＧｅ膜１０７は、ＳｉＨ４とＧｅＨ４の混合ガスを用いたＣＶＤにより堆積し、Ｇｅ濃度は２０〜３０ａｔｍ％とする。多結晶シリコン膜１０６は、省略することもできるが、これがあった方が多結晶ＳｉＧｅ膜１０７を平坦性よく堆積することが可能になる。
【００５４】
この後、多結晶ＳｉＧｅ膜１０７上に、ＣＶＤにより１０ｎｍ程度のシリコン窒化膜１０８を堆積する。このシリコン窒化膜１０８を、図３０に示すように、リソグラフィとＲＩＥにより、或いはホット燐酸を用いたウェットエッチングにより、高電源側の回路領域Ｈ−ＶＤＤのみに残るように、パターニングする。
【００５５】
そしてレジストを剥離した後、好ましくは９００℃程度で熱酸化を行って、図３１に示すように、低電源側の回路領域Ｌ−ＶＤＤで多結晶ＳｉＧｅ膜１０７の表面に酸化膜１０９を形成する。このとき酸化温度は、Ｇｅが殆ど酸化されず、Ｓｉのみが酸化されるような条件、具体的には７００℃以上の温度とする。また、多結晶ＳｉＧｅ膜１０７の残厚が１２０ｎｍ程度となるように酸化する。この熱酸化により、回路領域Ｌ−ＶＤＤでは、酸化されないＧｅが薄くなった多結晶ＳｉＧｅ膜１０７に拡散して濃縮する結果、多結晶ＳｉＧｅ膜１０７のＧｅ濃度が回路領域Ｈ−ＶＤＤより高く、３０ａｔｍ％以上になる。具体的なＧｅ濃度はほぼ、初期濃度にＳｉＧｅ層の初期膜厚と残膜厚の比をかけたものになり、この実施の形態の場合、４０〜５０ａｔｍ％程度になる。
【００５６】
この後、シリコン酸化膜１０９及びシリコン窒化膜１０８をウェットエッチングにより除去する。そして、通常のリソグラフィ工程とＲＩＥにより多結晶ＳｉＧｅ膜１０７及び多結晶シリコン膜１０６をパターニングして、図３２に示すように、各回路領域にＭＩＳＦＥＴのゲート電極１０７ａ，１０７ｂ及びこれに連続する配線を形成する。ここでは、各回路領域のゲート電極１０７ａ，１０７ｂを同時にパターニングしている。これは、膜厚の相違に拘わらず、膜厚の薄い側のＳｉＧｅ層はＧｅ濃度が高くエッチングレートが遅いために、エッチング終了時点に大きな差が生じないことから、可能になっている。しかし、一般に膜厚が異なる場合、エッチング終了までの時間が異なることから、領域毎に別々のリソグラフィとＲＩＥを行うようにしてもよい。
【００５７】
この後、２ｎｍ程度の後酸化膜（図示せず）を形成した後、図３２に示したように、ゲート電極１０７ａ，１０７ｂをマスクとして各ｐチャネルＭＩＳＦＥＴ領域にボロン（Ｂ）をイオン注入して、低濃度で浅いｐ型ソース、ドレイン拡散層１１０，１１１を形成する。ｎチャネルＭＩＳＦＥＴ領域には、砒素（Ａｓ）をイオン注入して低濃度で厚いｎ型ソース、ドレイン拡散層を形成する。これらの拡散層形成後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）等の熱処理を行って、注入不純物を活性化する。
【００５８】
次に、シリコン酸化膜（５ｎｍ）とシリコン窒化膜（１５ｎｍ）の積層膜を堆積し、ＲＩＥによりエッチバックして、図３３に示すように、各ゲート電極１０７ａ，１０７ｂの側壁に側壁絶縁膜１１２を形成する。そして、ゲート電極１０７ａ，１０７ｂと側壁絶縁膜１１２をマスクとして各ＭＩＳＦＥＴ領域にボロン（Ｂ）及び砒素（Ａｓ）又はリン（Ｐ）を順次イオン注入して、先の拡散層１１０，１１１より高濃度で深いｐ型ソース、ドレイン拡散層１１３，１１４及びｎ型ソース、ドレイン拡散層（図示せず）を形成する。このとき各ＭＩＳＦＥＴ領域のゲート電極１０７ａ，１０７ｂにも同時にボロンが注入される。これらの拡散層形成後、ＲＴＡ等の熱処理を行って、注入不純物を活性化する。
【００５９】
そしてウェットエッチングにより、ゲート電極１０７ａ，１０７ｂ、ソース及びドレイン拡散層１１３，１１４の表面の酸化膜を除去した後、Ｎｉ膜をスパッタにより成膜する。そして、４００℃、２０秒程度の熱処理を行って、図３４に示すように、ゲート電極１０７ａ，１０７ｂ、ソース及びドレイン拡散層１１３，１１４の表面にＮｉシリサイド膜１１５を形成する。
この後は図示しないが、層間絶縁膜を堆積し、メタル配線を形成する。
【００６０】
この実施の形態によっても、多結晶ＳｉＧｅ膜によるゲート電極の不純物活性化率が回路領域に応じて最適化される。具体的にこの実施の形態では、ＳｉＧｅゲート電極の選択酸化により、高電圧側の回路領域Ｈ−ＶＤＤのＭＩＳＦＥＴのゲート電極１０７ｂに比べて、低電圧側の回路領域Ｌ−ＶＤＤのＭＩＳＦＥＴのゲート電極１０７ａのＧｅ濃度が高くなる。この結果、両ＭＩＳＦＥＴのゲート絶縁膜１０５が同じ物理膜厚であり且つ、異なる電源電圧が用いられるにも拘わらず、これにかかる電界を同程度にすることができる。
【００６１】
即ち、図３６に示すように、ｐ型不純物であるボロンの場合、Ｇｅ濃度２０−３０％に比べて、４０−５０％になると、活性化不純物濃度が顕著に高くなる。活性不純物濃度が高くなれば、図３７に示すように、ＳｉＧｅ膜の空乏層厚が小さく、従って空乏層容量が大きくなる。ゲート電極部の容量は、ゲート絶縁膜の容量と基板表面容量及びゲート電極の空乏層容量の直列接続になるから、もし同じ電源電圧が用いられるとすれば、ゲート電極の空乏層厚が小さい程、ゲート絶縁膜にかかる電圧が大きくなる。この実施の形態の場合、二つのｐチャネルＭＩＳＦＥＴは電源電圧が異なるが、ゲート空乏層容量の相違は、両者でのゲート絶縁膜にかかる電界の差を小さくする方向に働く。つまり、高電源電圧側のゲート電極１０７ｂのＧｅ濃度を低く、低電源電圧側のゲート電極１０７ａのＧｅ濃度を高くすることにより、電源電圧の相違に拘わらず、両者のゲート絶縁膜にかかる電界をほぼ等しい状態にすることが可能になる。
【００６２】
そしてこの実施の形態によれば、従来のようにゲート絶縁膜を回路領域毎に作り分ける工程を必要としない。従って、ゲート絶縁膜のリソグラフィ工程での汚染による信頼性低下がなく、またゲート絶縁膜の膜厚制御性も高いものとなる。
【００６３】
実施の形態５では、実施の形態１の製造工程に準じて、内部電源電圧が異なる回路領域のＳｉＧｅゲート電極のＧｅ濃度を異ならせるようにした。この製造工程は、金属シリサイド膜としてＮｉシリサイドを用いる場合には有効である。金属シリサイド膜としてＣｏシリサイドを形成するには、ゲート電極、ソース及びドレイン拡散層上にシリコン層の選択成長を行う工程が必要になる。従って、実施の形態２，３の製造工程を適用すればよい。具体的にいえば、実施の形態２，３の製造工程におけるｐチャネルＭＩＳＦＥＴ領域ｐ−ＣＨ，ｎチャネルＭＩＳＦＥＴ領域ｎ−ＣＨをそれぞれ、低電源電圧領域Ｌ−ＶＤＤ，高電源電圧領域Ｈ−ＶＤＤと置き換えれば、内部電源電圧に応じてＳｉＧｅゲート電極のＧｅ濃度を最適化された、Ｃｏシリサイド膜を有するＭＩＳＦＥＴが得られる。
【００６４】
【発明の効果】
以上述べたようにこの発明によれば、ゲート電極に用いる多結晶ＳｉＧｅ膜のＧｅ濃度を回路領域に応じて異ならせることにより、各回路領域のゲート電極の不純物活性化率を最適化することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による素子分離工程及びウェル形成工程を示す図である。
【図２】同実施の形態における多結晶ＳｉＧｅ膜堆積工程を示す図である。
【図３】同実施の形態における多結晶ＳｉＧｅ膜の選択酸化用のマスク形成工程を示す図である。
【図４】同実施の形態における多結晶ＳｉＧｅ膜の選択酸化工程を示す図である。
【図５】同実施の形態におけるゲート電極パターニング工程及びソース、ドレインの低濃度拡散層の形成工程を示す図である。
【図６】同実施の形態における側壁絶縁膜形成工程及びソース、ドレインの高濃度拡散層の形成工程を示す図である。
【図７】同実施の形態におけるシリサイド膜形成工程を示す図である。
【図８】この発明の他の実施の形態による素子分離工程及びウェル形成工程を示す図である。
【図９】同実施の形態における多結晶ＳｉＧｅ膜堆積工程を示す図である。
【図１０】同実施の形態における多結晶ＳｉＧｅ膜の選択酸化用のマスク形成工程を示す図である。
【図１１】同実施の形態における多結晶ＳｉＧｅ膜の選択酸化工程を示す図である。
【図１２】同実施の形態におけるキャップ絶縁膜堆積工程を示す図である。
【図１３】同実施の形態におけるゲート電極パターニングの工程を示す図である。
【図１４】同実施の形態におけるソース、ドレインの低濃度拡散層形成工程及び側壁絶縁膜形成工程を示す図である。
【図１５】同実施の形態におけるシリコン層の選択成長工程を示す図である。
【図１６】同実施の形態におけるソース、ドレインの高濃度拡散層形成工程及びシリサイド膜形成工程を示す図である。
【図１７】この発明の他の実施の形態によるゲート電極側壁絶縁膜形成工程を示す図である。
【図１８】同実施の形態におけるシリコン層の選択成長工程とソース、ドレインの高濃度拡散層の形成工程を示す図である。
【図１９】同実施の形態におけるソース、ドレインの低濃度拡散層形成工程を示す図である。
【図２０】同実施の形態におけるシリサイド膜形成工程を示す図である。
【図２１】この発明による他の実施の形態におけるゲート電極パターニング工程を示す図である。
【図２２】同実施の形態における側壁絶縁膜形成工程とｐチャネル領域のキャップ絶縁膜除去工程を示す図である。
【図２３】同実施の形態における多結晶ＳｉＧｅ膜の選択酸化の工程を示す図である。
【図２４】同実施の形態におけるシリコン層の選択成長工程を示す図である。
【図２５】同実施の形態におけるソース、ドレインの低濃度拡散層形成工程を示す図である。
【図２６】同実施の形態におけるソース、ドレインの高濃度拡散層形成工程を示す図である。
【図２７】同実施の形態におけるシリサイド膜形成工程を示す図である。
【図２８】他の実施の形態による素子分離工程及びウェル形成工程を示す図である。
【図２９】同実施の形態における多結晶ＳｉＧｅ膜堆積工程を示す図である。
【図３０】同実施の形態における多結晶ＳｉＧｅ膜の選択酸化用のマスク形成工程を示す図である。
【図３１】同実施の形態における多結晶ＳｉＧｅ膜の選択酸化工程を示す図である。
【図３２】同実施の形態におけるゲート電極パターニング工程及びソース、ドレインの低濃度拡散層の形成工程を示す図である。
【図３３】同実施の形態における側壁絶縁膜形成工程及びソース、ドレインの高濃度拡散層の形成工程を示す図である。
【図３４】同実施の形態におけるシリサイド膜形成工程を示す図である。
【図３５】多結晶ＳｉＧｅのＧｅ濃度と不純物活性化率の関係を示す図である。
【図３６】多結晶ＳｉＧｅのＧｅ濃度と活性化不純物濃度の関係を示す図である。
【図３７】多結晶ＳｉＧｅゲート電極の活性化不純物濃度と空乏化率の関係を示す図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ｎ型ウェル、４…ｐ型ウェル、６…多結晶シリコン膜、７…多結晶ＳｉＧｅ膜、８…シリコン窒化膜、９…酸化膜、１０…低濃度ｐ型拡散層、１１…低濃度ｎ型拡散層、１２…側壁絶縁膜、１３…高濃度ｐ型拡散層、１４…高濃度ｎ型拡散層、１５…Ｎｉシリサイド膜、２１…キャップ絶縁膜、２２…シリコン層、２３…Ｃｏシリサイド膜、２４…側壁絶縁膜、３１…キャップ絶縁膜、３２…側壁絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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