(57)【特許請求の範囲】
【請求項１】
ランダムアクセス型の半導体メモリにおいて、メモリ部が複数のメモリサブブロックに分けられ、複数のデータ出力を備え、且つ前記複数のメモリサブブロック間で互いに対応するカラムをカラムデコード部で生成されるカラムセレクト信号に従って前記複数のデータ出力に割り当てるカラムセレクタを備えたことを特徴とする半導体メモリ。
【請求項２】
カラムセレクト信号の供給源であるカラムアドレスコードが入力アドレスの上位ビットを採用したものであることを特徴とする請求項１記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに関し、特に、画像処理などに用いられるラインバッファを構成するためのランダムアクセスメモリ（以下、適宜ＲＡＭと略記する）として好適な半導体メモリに関する。
【０００２】
【従来の技術】
画像処理におけるフィルタリング処理では、通常、図６に概念的に示すように、例えば 512×512 個の画素をマトリックスに配置した１画面分のフレームメモリ100 の各画素を、このフレームメモリ100 の左上隅を起点として主走査方向Ｘ、副走査方向Ｙに沿って、同図に記入したアドレス<0>,<1>,…の順に走査しながら、画素の濃度や色調などが定量化されたデータを、例えば図７に概念的に示すような、中心を注目画素＊、周辺を８個の近傍画素＠とした３次（３×３）のマトリックス構造をもつマスク（ウインドウともよばれる）200 の所定の座標位置に取り込み、その全９個のデータを同時に用いて逐次、フィルタリング処理と呼ばれる演算処理が行われる。
この演算処理とは、例えば、近傍画素の各データとその夫々に対応させたフィルタリング係数との積和を注目画素のデータに加算する等の処理である。
【０００４】
なお、フレームメモリおよびマスクのマトリックスの大きさは任意に選択できるが、以下では、特に断らないかぎり便宜上、  ５１２×５１２  のフレームメモリを３次（３×３）のマスクで処理する場合を例にとって述べる。
図８は、かかるフィルタリング処理に従来用いられるシフトレジスタで構成されたラインバッファとその周辺の要部ブロック図である。図８において、５０はラインバッファ、５１はフリップフロップ（ＦＦと略記する）、Ｃは演算器である。そして、７個のＦＦ５１とラインバッファ５０（この例では２本備えられている）の最終段のレジスタ２個との計９個に格納されているデータが、次段階でのマスク２００  の構成要素とされ、演算器Ｃに送られてフィルタリング処理の対象となる。なお、図８より次段階の注目画素のアドレスは＜５１３＞  、近傍画素のアドレスは夫々＜０＞，＜１＞，＜２＞，＜５１２＞，＜５１４＞，＜１０２４＞，＜１０２５＞，＜１０２６＞である。この例では、図示のようにフレームメモリ１００  の１ラインの画素数（５１２個）  に対応する段数のラインバッファ５０を、注目画素を含む処理済の画素及び未処理の画素のデータの格納用に夫々１本づつ具備する必要がある。
【０００５】
このようなラインバッファとしては、前述のシフトレジスタに代えて、集積化が容易なＲＡＭが用いられることが多い。ＲＡＭで構成されるラインバッファでは、シフトレジスタの場合と異なり、入力データはＲＡＭ内で順送りされず、アドレス指定により処理済のデータを格納していた記憶位置に直接ライトされる。図９は、通常のＲＡＭで構成されたラインバッファとその周辺の要部ブロック図である。図９において、４は第１及び第２のＲＡＭ、Ａはアドレス入力、ＤＩはデータ入力、ＤＯはデータ出力、５は例えばＲＡＭの行番地［０］  〜［５１１］  の範囲でアドレスを歩進するカウンタで構成されるアドレス発生手段、６は夫々第１、第２のＲＡＭのリード・ライトをコントロールするコントロール回路、ＲＥはリードイネーブル信号、ＷＥはライトイネーブル信号である。なお、前掲図８と同一部材には同一符号を付し、説明を省略する。同図において第１及び第２のＲＡＭ４は夫々注目画素以前及び後に走査された画素のデータの格納用として独立に設けられ、第１のＲＡＭからリードされたデータは直ちに第２のＲＡＭにライトされる。
【０００６】
図１０は、通常のＲＡＭの要部ブロック図である。図１０において、１０はメモリ部、１１はメモリセル、１２はワード線、１３はビット線、１４は反転ビット線、１５はロウデコード部、１６はカラムデコード部、ＷＤは例えばライトドライバからなる入力回路、ＳＡは例えばセンスアンプからなる出力回路、ＲＡはロウアドレスコード、ＣＡはカラムアドレスコード、ＣＯＬはカラムである。なお、前掲図９と同一部材には同一符号を付し、説明を省略する。
【０００７】
通常のＲＡＭの動作を簡単に述べると、アドレス入力Ａから入力されたアドレスコードのうち、ロウアドレスコードＲＡをロウデコード部１５によりデコードして複数のワード線１２のうちの１本を選択し、それに接続するメモリセル１１をアクセス可能な状態にするとともに、カラムアドレスコードＣＡをカラムデコード部１６によりデコードしてビット線１３及び反転ビット線１４の対からなるカラムＣＯＬを、リード又はライトすべきデータのビット数だけ選択する。選択されたワード線１２及びカラムＣＯＬに接続したメモリセル１１の格納するデータは、出力回路ＳＡにリードイネーブル信号ＲＥが課され又は入力回路ＷＤにライトイネーブル信号ＷＥが課されるタイミングでＲＡＭの外部に又は外部から、データ出力ＤＯを介してリードアウトされ又はデータ入力ＤＩを介してライトインされる。
【０００８】
【発明が解決しようとする課題】
ところで、通常のＲＡＭをラインバッファに充当した場合の問題点は、これを複数備えねばならないために、画像処理用のＬＳＩチップの面積が大きくならざるをえないことである。この問題点に鑑み、本発明は、画像処理用のＬＳＩチップの面積を従来よりも小さくできるラインバッファ用の半導体メモリを提供することを課題とする。
【０００９】
【課題を解決するための手段】
本発明者は、ラインバッファを構成する複数の通常のＲＡＭには共通のアドレスが入力されているので回路構成を工夫すればロウデコーダやコントロール回路等の周辺回路が共有化できるはず、という洞察の下に鋭意検討を重ねた結果、通常のＲＡＭに代えて、カラムデコード部の修正及び出力回路の追加を施した半導体メモリとすることによりラインバッファを１個のＲＡＭブロックで構成できるという知見を得て本発明を完成させた。
【００１０】
すなわち本発明は、ランダムアクセス型の半導体メモリにおいて、メモリ部が複数のメモリサブブロックに分けられ、複数のデータ出力を備え、且つ前記複数のメモリサブブロック間で互いに対応するカラムをカラムデコード部で生成されるカラムセレクト信号に従って前記複数のデータ出力に割り当てるカラムセレクタを備えたことを特徴とする半導体メモリである。なお、カラムセレクト信号の供給源であるカラムアドレスコードは入力アドレスの上位ビットを採用するのが好ましい。
【００１１】
【発明の実施の形態】
本発明の半導体メモリの要部ブロック図を図１に示す。図１において、１は本発明の半導体メモリ、２はメモリ部、２Ａ及び２Ｂはメモリサブブロック、３はカラムセレクタ、３Ａ及び３Ｂはセレクタゲート、ＤＯＡ及びＤＯＢはデータ出力、Ｓはカラムセレクト信号、ＣＯＬＡ，ＣＯＬＢは夫々メモリサブブロック２Ａ，２Ｂに属し互いに対応するカラムである。なお、前掲図１０と同一部材には同一符号を付し、説明を省略する。
【００１２】
図１に示されるように、本発明の半導体メモリは、メモリセル１１が行列配置されたメモリ部２を有し、ロウアドレスＲＡ及びカラムアドレスＣＡを入力してそれにより指定される行及び列に対応するメモリセル１１に対しデータをリード・ライトするランダムアクセス型の半導体メモリにおいて、メモリ部２がワード線１２を共有する複数のメモリサブブロック２Ａ、２Ｂに分けられ、各メモリサブブロック２Ａ、２Ｂのいずれかからリードされるデータを受ける出力回路ＳＡ、及び各メモリサブブロック２Ａ、２Ｂに属し互いに対応するカラムＣＯＬＡ、ＣＯＬＢ間で共用される入力回路ＷＤが備えられている。更に、カラムデコード部１６で生成されるカラムセレクト信号Ｓに従い、各メモリサブブロック間で対応するカラムＣＯＬＡ、ＣＯＬＢからのリードデータを出力回路ＳＡを介してデータ出力ＤＯＡ、ＤＯＢのいずれに渡すかを選択し、且つ入力回路ＷＤを介してデータ入力ＤＩからのライトデータをカラムＣＯＬＡ、ＣＯＬＢのいずれに格納すべきかを選択するカラムセレクタ３が、カラムデコード部１６に備えられている。
【００１３】
ここに、カラムセレクタ３は、セレクタゲート３Ａ及び３Ｂからなり、セレクタゲート３Ｂは、一端を入力回路ＷＤ及びデータ出力ＤＯＢ側出力回路ＳＡに、他端をメモリサブブロック２Ａ側及び２Ｂ側に接続され、カラムセレクト信号Ｓが例えば「０」のときメモリサブブロック２Ｂ側を選択し、「１」のときメモリサブブロック２Ａ側を選択する。他方セレクタゲート３Ａは、一端をデータ出力ＤＯＡ側出力回路ＳＡに、他端をメモリサブブロック２Ａ側及び２Ｂ側に接続されカラムセレクト信号Ｓが例えば「０」のときメモリサブブロック２Ａ側を選択し、「１」のときメモリサブブロック２Ｂ側を選択するように構成されている。それゆえ前記したように、このカラムセレクタ３は、カラムセレクト信号Ｓに従い各メモリサブブロックからのリードデータを受ける出力回路、及び入力回路からのライトデータを受けるメモリサブブロックを同時に選択することができる。なお、カラムセレクタ３の具体的回路構成については実施例１にて後述する。
【００１４】
図２は、本発明の半導体メモリで構成したラインバッファとその周辺の要部ブロック図である。図２において、［０］  …［５１１］  はロウアドレスコードＲＡで指定される本発明の半導体メモリの行番地である。ここでは、データ出力ＤＯＡを中心画素より以前のいわゆる古いデータの出力用に、データ出力ＤＯＢを中心画素より後のいわゆる新しいデータの出力用に夫々割り当てているが、本発明はこれに限定されるものではない。なお、図１及び図９と同一部材には同一符号を付し、説明を省略する。
【００１５】
図２を用いて半導体メモリ１の動作を説明する。いまメモリサブブロック２Ａには、データ＜２＞  〜＜５１３＞  （フレームメモリのアドレス＜２＞  〜＜５１３＞  にあったデータの意。以下同じ）が、メモリブロック２Ｂには、データ＜５１４＞  〜＜１０２５＞が格納されており、データ＜５１３＞  を注目画素のデータとしたフィルタリング処理がなされる段階にある。
【００１６】
次段階では、カウンタ５が歩進して行番地［０］  が指定され、コントロール回路６からリードイネーブル信号ＲＥが送られると、データ＜２＞  及び＜５１４＞  が同時にリードされるが、カラムセレクタ３は、カラムセレクト信号Ｓの指令により、データ＜２＞  をデータ出力ＤＯＡに、データ＜５１３＞  をデータ出力ＤＯＢに、夫々導く。次にコントロール回路６からライトイネーブル信号ＷＥが送られると、データ＜１０２６＞がＦＦ５１からデータ入力ＤＩを介して半導体メモリ１に取り込まれるが、カラムセレクタ３は、メモリサブブロック２Ａを選択しその行番地［０］  の位置のデータ＜２＞  をこのデータ＜１０２６＞で置換（更新）する。なお、各ＦＦ５１のデータを次段に送りだすタイミングはライト完了後に設定しておけばよい。
【００１７】
上記動作を繰り返し、メモリサブブロック２Ａの行番地［５１１］  の位置がデータ＜１５３７＞で占められる、すなわちロウアドレスコードＲＡ（行番地と対応）が一巡して、当初古い方のデータを格納していたメモリサブブロック２Ａの既存データが全て更新されると、カラムセレクタ３に対するカラムセレクト信号Ｓの指令が切換わり、メモリサブブロック２Ａのデータがデータ出力ＤＯＢの側に、メモリサブブロック２Ｂのデータがデータ出力ＤＯＡの側に夫々導かれ、且つデータ入力ＤＩからのライトデータがメモリサブブロック２Ｂの側に導かれてそこの既存データが更新される。
【００１８】
上記説明から明らかなように、カラムセレクト信号Ｓの供給源であるカラムアドレスコードＣＡはカウンタ５から提供される入力アドレスの上位ビットを採用し、下位ビットはロウアドレスコードＲＡに充てるのが好ましい。
このように、本発明の半導体メモリは、マスクの構成要素として定められた座標位置関係を満たしながらデータを順々に送りだすことができるから、ラインバッファとしての動作条件を満たす。そして、図１と図１０との比較及び図２と図９との比較からわかるように、本発明の半導体メモリ１個をラインバッファとして用いれば、通常のＲＡＭを２個用いた場合に対して、ロウデコード部、データ入力、入力回路及びコントロール回路を夫々２個から１個に削減できる。かかる削減による面積の減分はカラムセレクタを付加したことによる面積の増分を大幅に上回るのである。
【００１９】
【実施例】
＜実施例１＞
図３は、図１に例示したメモリサブブロックが２つの場合、すなわち１入力２出力の半導体メモリに係るカラムセレクタ３の要部回路図である。図３において、ＴＮはＮチャンネルトランジスタ、３０はインバータ、Ａ０，Ａ１，Ｂ０，Ｂ１はＮチャンネルトランジスタＴＮへのゲート入力である。なお、図１と同一部材には同一符号を付し、説明を省略する。
【００２０】
図３を用いてカラムセレクタ３の動作を以下に説明する。
すなわち、カラムセレクト信号Ｓが「０」のときゲート入力Ａ０，Ｂ０がともに「１」となり、これらをゲート入力とするＮチャンネルトランジスタＴＮがオンしてカラムＣＯＬＡとデータ出力ＤＯＡ間、カラムＣＯＬＢとデータ出力ＤＯＢ間を夫々リンクするとともに、ゲート入力Ａ１，Ｂ１がともに「０」となり、これらをゲート入力とするＮチャンネルトランジスタＴＮがオフしてカラムＣＯＬＡとデータ出力ＤＯＢ間、カラムＣＯＬＢとデータ出力ＤＯＡ間を夫々遮断する。カラムセレクト信号Ｓが「１」のときはこの逆の動作となる。それゆえカラムセレクタ３は前記した機能を果たすことができる。
＜実施例２＞
図４は、５次（５×５）のマスクを用いる場合に好適な、メモリサブブロックが４つの場合、すなわち１入力４出力の本発明の半導体メモリに係り、（ａ）はカラムセレクタの要部回路図、（ｂ）はカラムセレクト信号をデコードしてゲート入力を生成する回路図である。図４において、ＣＯＬＡ，ＣＯＬＢ，ＣＯＬＣ，ＣＯＬＤはこれら４つのメモリサブブロックに夫々属し煩雑を避けるため各々１本のビット線で代表した互いに対応するカラム、ＤＯＡ，ＤＯＢ，ＤＯＣ，ＤＯＤはデータ出力、３１はＡＮＤゲート、Ａ０，Ａ１，・・・，Ｄ３は夫々ＮチャンネルトランジスタＴＮへのゲート入力である。なお、前掲図３と同一部材には同一符号を付し、説明を省略する。
【００２１】
ここに、データ出力ＤＯＡ，ＤＯＢ，ＤＯＣ，ＤＯＤから同時にリードされるデータのフレームメモリ上でのアドレスはこの順に大きい（すなわちデータはＤＯＡから出力されるものが最古参で、ＤＯＢ，ＤＯＣ，ＤＯＤの順に新しくなる）ものとする。
図４のように構成したカラムセレクタ３を備える半導体メモリでは、カラムセレクト信号Ｓ（この場合２ビット必要）を、行番地が一巡するタイミングで００⇒０１⇒１０⇒１１⇒００と循環させることにより、この時点でリードされた後にはもはやフィルタリング処理に使用されない最古参データを格納するカラムをデータ出力ＤＯＡとリンクするように選択し、この最古参データをデータ入力ＤＩからの新データで更新し、且つ各カラムをその格納データの古株順にデータ出力ＤＯＢ，ＤＯＣ，ＤＯＤに夫々割り振ることができる。このように、実施例１同様、本実施例の半導体メモリもラインバッファとしての動作条件を満たす。
【００２２】
５次のマスクを用いる画像処理用のＬＳＩチップに、通常のＲＡＭで構成したラインバッファを搭載するとＲＡＭが４個必要になる。これに対し図４に例示した本発明の半導体メモリを用いると１個で済み、ロウデコード部、データ入力、入力回路及びコントロール回路を夫々４個から１個に削減できる。
＜実施例３＞
図５は、１入力４出力の本発明の半導体メモリの他の例に係り、（ａ）はカラムセレクタの要部回路図、（ｂ）はカラムセレクト信号をデコードしてゲート入力を生成する回路図である。図５において、ＴＰはＰチャンネルトランジスタ、ＣＯＬＡ０，ＣＯＬＡ１，・・・，ＣＯＬＤ０，ＣＯＬＤ１は夫々別のメモリサブブロックに属し互いに対応するカラム、ＡＸ，ＢＸ，ＣＸ，ＤＸ  は追加のゲート入力である。図４同様、図５においても各カラムは１本のビット線で示した。なお、図４と同一部材には同一符号を付し、説明を省略する。
【００２３】
図５と図４との比較からわかるように、本実施例では、図４の各カラムＣＯＬＡ〜ＣＯＬＤを更に２分して、データ１ビット当たりのカラム数を前記実施例２の場合の４本から８本とし、２分された一方のカラムＣＯＬＡ０  〜ＣＯＬＤ０  にＰチャンネルトランジスタＴＰを、他方のカラムＣＯＬＡ１  〜ＣＯＬＤ１  にＮチャンネルトランジスタＴＮを夫々配設し、各々のゲートには共通のゲート入力ＡＸ，ＢＸ，ＣＸ，ＤＸ  を追加して付与している。このゲート入力ＡＸ，ＢＸ，ＣＸ，ＤＸ  は、図５（ｂ）に示すように、実施例２においてカラムセレクト信号Ｓとして採用した２ビットのカラムアドレスコードＣＡの下位に更に追加した１ビットをそのまま使用できる。このように構成しても、データの入力及び出力順並びに各カラムＣＯＬＡ１  〜ＣＯＬＤ１  のデータ出力ＤＯＡ〜ＤＯＤへの割り当てられ方は、実施例２の場合と同様である。
【００２４】
本実施例の半導体メモリにあっては、実施例２に比較して縦方向すなわちビット線方向の長さを大幅に短縮できる。したがって、本発明の半導体メモリでラインバッファを構成すれば、画像処理用のＬＳＩチップの面積制約の問題、特に他の機能ブロックとの関係から縦方向にラインバッファの配置面積マージンが取りにくいといった問題をも効果的に解決できる。
【００２５】
【発明の効果】
本発明の半導体メモリをラインバッファに適用することにより、画像処理用のＬＳＩチップの面積を削減できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体メモリの要部ブロック図である。
【図２】本発明の半導体メモリで構成したラインバッファとその周辺の要部ブロック図である。
【図３】１入力２出力の本発明の半導体メモリに係るカラムセレクタの要部回路図である。
【図４】１入力４出力の本発明の半導体メモリに係り、（ａ）はカラムセレクタの要部回路図、（ｂ）はカラムセレクト信号をデコードしてゲート入力を生成する回路図である。
【図５】１入力４出力の本発明の半導体メモリの他の例に係り、（ａ）はカラムセレクタの要部回路図、（ｂ）はカラムセレクト信号をデコードしてゲート入力を生成する回路図である。
【図６】フレームメモリの概念図である。
【図７】３次（３×３）のマスクの概念図である。
【図８】シフトレジスタで構成したラインバッファとその周辺の要部ブロック図である。
【図９】通常のＲＡＭで構成したラインバッファとその周辺の要部ブロック図である。
【図１０】通常のＲＡＭの要部ブロック図である。
【符号の説明】
１  本発明の半導体メモリ
２Ａ，２Ｂ  メモリサブブロック
３  カラムセレクタ
３Ａ，３Ｂ  セレクタゲート
４  通常のＲＡＭ
５  アドレス発生手段（カウンタ）
６  コントロール回路
１０  メモリ部
１１  メモリセル
１２  ワード線
１３  ビット線
１４  反転ビット線
１５  ロウデコード部
１６  カラムデコード部
３０  インバータ
３１  ＡＮＤゲート
５０  ラインバッファ
５１  フリップフロップ（ＦＦ）
１００  フレームメモリ
２００  マスク（ウインドウ）
Ａ  アドレス入力
Ｃ  演算器
ＣＡ  カラムアドレスコード
ＣＯＬ，ＣＯＬＡ，ＣＯＬＢ，ＣＯＬＣ，ＣＯＬＤ，ＣＯＬＡ０，ＣＯＬＡ１，ＣＯＬＢ０，ＣＯＬＢ１，ＣＯＬＣ０，ＣＯＬＣ１，ＣＯＬＤ０，ＣＯＬＤ１      カラム
ＤＩ  データ入力
ＤＯＡ，ＤＯＢ，ＤＯＣ，ＤＯＤ  データ出力
ＲＡ  ロウアドレスコード
ＲＥ  リードイネーブル信号
Ｓ  カラムセレクト信号
ＳＡ  出力回路（センスアンプ）
ＴＮ  Ｎチャンネルトランジスタ
ＴＰ  Ｐチャンネルトランジスタ
ＷＤ  入力回路（ライトドライバ）
ＷＥ  ライトイネーブル信号
Ｘ  主走査方向
Ｙ  副走査方向
【図１】
0003547538.tif 000002
【図２】
0003547538.tif 000003
【図３】
0003547538.tif 000004
【図４】
0003547538.tif 000005
【図５】
0003547538.tif 000006
【図６】
0003547538.tif 000007
【図７】
0003547538.tif 000008
【図８】
0003547538.tif 000009
【図９】
0003547538.tif 000010
【図１０】
0003547538.tif 000011