(57)【特許請求の範囲】
【請求項１】
中央演算装置、特定用途論理回路、及び前記特定用途論理回路と前記中央演算装置との間にバス接続される周辺論理回路を含み、外部からのリセット信号に基づいて前記中央演算装置、前記特定用途論理回路、及び前記周辺論理回路の初期化を行う１チップ構成の集積回路装置であって、
前記周辺論理回路は、外部に設けられるプログラムＲＯＭ及び前記特定用途論理回路と、前記中央演算装置との間で行なわれるデータ送信を制御し、
前記特定用途論理回路及び前記周辺論理回路はそれぞれ、初期化が完了したとき初期化完了信号を前記中央演算装置に出力する完了信号出力手段を有し、
前記中央演算装置は、前記特定用途論理回路及び前記周辺論理回路の各々から出力された初期化完了信号に基づいて、前記特定用途論理回路及び前記周辺論理回路に対して動作を許可するイネーブル信号を出力するイネーブル信号出力手段と、前記特定用途論理回路及び前記周辺論理回路の各完了信号出力手段の少なくとも１つから初期化完了信号が所定時間に亘って出力されない場合には、前記イネーブル信号の出力を変化させて前記特定用途論理回路及び前記周辺論理回路に初期化を再度行わせる再初期化手段とを有する
ことを特徴とする集積回路装置。
【請求項２】
前記特定用途論理回路及び前記周辺論理回路に含まれる完了信号出力手段の各々から出力された初期化完了信号に対して論理演算を行い、該論理演算の結果を前記中央演算装置に対して出力する論理演算手段を、さらに有することを特徴とする請求項１記載の集積回路装置。
【請求項３】
前記イネーブル信号出力手段は、前記特定用途論理回路及び前記周辺論理回路の完了信号出力手段の全てが初期化完了信号を出力していれば、前記イネーブル信号を前記特定用途論理回路及び前記周辺論理回路に出力することを特徴とする請求項１記載の集積回路装置。
【請求項４】
前記再初期化手段は、前記イネーブル信号を出力した後、第２の所定時間後に該出力を停止することにより、前記特定用途論理回路及び前記周辺論理回路に再度の初期化を開始させることを特徴とする請求項１記載の集積回路装置。
【請求項５】
前記集積回路装置はプリンタに搭載されることを特徴とする請求項１乃至請求項４のいずれかに記載の集積回路装置。
【請求項６】
記録ヘッドを用いた記録動作の制御を行うための、中央演算装置、特定用途論理回路、及び前記特定用途論理回路と前記中央演算装置との間にバス接続される周辺論理回路を含む集積回路装置とリセット信号を生成するリセット信号生成回路とを搭載したインクジェット記録装置であって、
前記集積回路装置が、前記リセット信号に基づいてそれぞれ初期化を行う中央演算装置と周辺論理回路と特定用途論理回路とを有し、
前記周辺論理回路及び前記特定用途論理回路はそれぞれ、前記リセット信号に基づく初期化が完了したのち初期化完了信号を前記中央演算装置に出力する完了信号出力手段を有し、
前記中央演算装置は、前記周辺論理回路及び前記特定用途論理回路の完了信号出力手段の各々から出力された初期化完了信号に基づいて、前記周辺論理回路及び前記特定用途論理回路の各々の動作開始を許可するためのイネーブル信号を前記周辺論理回路及び前記特定用途論理回路に対して出力するイネーブル信号出力手段と、前記周辺論理回路及び前記特定用途論理回路の各完了信号出力手段の少なくとも１つから初期化完了信号が所定時間に亘って出力されない場合には、前記イネーブル信号の出力を変化させて前記周辺論理回路及び前記特定用途論理回路に初期化を再度開始させる再初期化手段とを有する
ことを特徴とするインクジェット記録装置。
【請求項７】
前記記録ヘッドが制御回路を有し、
前記特定用途論理回路が、前記制御回路を初期化するための信号を前記制御回路に出力する
ことを特徴とする請求項６に記載のインクジェット記録装置。
【請求項８】
前記記録動作を行うための駆動回路をさらに有し、
前記特定用途論理回路が、前記駆動回路を初期化するための信号を前記駆動回路に出力する
ことを特徴とする請求項６に記載のインクジェット記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置及びインクジェット記録装置に関し、特に、外部からのリセット信号に基づいてそれぞれ初期化を行う中央演算装置及び複数の回路ブロックを実装した集積回路装置、及び該集積回路装置を搭載したインクジェット記録装置に関する。
【０００２】
【従来の技術】
従来、ＣＰＵ（中央演算装置）やメモリなどの汎用ＩＣではなく、特定な用途に最適な機能を実現するための特定用途向けＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、以下「ＡＳＩＣ」と略称する）が開発されている。
【０００３】
近年、半導体集積回路技術の発展により、こうしたＡＳＩＣにおける動作速度や集積度、規模が、より高度なものへと進化しており、また、ＡＳＩＣを構成する個々の回路も単機能から複合機能へと進化を遂げている。
【０００４】
従来、ＡＳＩＣでは、ＣＰＵ、周辺論理回路、特定用途論理回路の少なくとも３つの回路について、それぞれが独自に高集積化、高速化、大規模化を図ってきた。一方、最近では、同一チップの内部にすべての機能を盛り込んだ１チップ形態の半導体集積技術の確立により、より高度な集積化が可能になっている。この１チップ形態を実現する半導体集積技術によって、ＡＳＩＣにおいても、ＣＰＵ、周辺論理回路、特定用途論理回路のそれぞれが、１つの半導体ウェハーの上に集積化されている。
【０００５】
そのような高度な集積化が進んだ半導体集積回路においては、外部からの入力信号を、同じく外部からのクロック信号によってサンプリングして内部に取り込むことを行っている。また、内部回路では、外部より入力するクロック信号を同期信号にして動作している。
【０００６】
【発明が解決しようとする課題】
上記のように高集積化が進んだ従来のＡＳＩＣでは、半導体ウェハーに実装された複数の回路が、外部からのクロック信号によってそれぞれ同期をとっているものの、それぞれの回路が独立に機能しているにすぎなかった。
【０００７】
すなわち、回路動作はクロック同期しているが、各回路の電源オン時のリセット動作（初期化動作）は、それぞれの回路が独自に行うので、リセットタイミングについて各回路の間に微妙な差が発生して、これがＡＳＩＣの動作を不安定にしてしまうという問題があった。
【０００８】
これを、従来のＡＳＩＣのブロック構成を示す図１１を参照して説明する。
【０００９】
１０１はＡＳＩＣであり、ＡＳＩＣ１０１の内部には、ＣＰＵ（中央演算装置）１０２、周辺論理回路１０３及び特定用途論理回路１０４が設けられる。周辺論理回路１０３は、ＡＳＩＣ１０１に内蔵されるメモリ（図示せず）、ＡＳＩＣ１０１の外部に設けられるプログラムＲＯＭ（図示せず）、及び特定用途論理回路１０４と、ＣＰＵ１０２との間で行われるデータの送受信を制御する。特定用途論理回路１０４は、ＡＳＩＣ１０１が搭載された特定の制御機器に対してＡＳＩＣ１０１を最適化させるためにユーザによって設定が行われる論理回路である。
【００１０】
１０５はＡＳＩＣ１０１に外部から供給されるクロック信号であり、ＡＳＩＣ１０１の内部回路の同期をとるために用いられる。１０６はＡＳＩＣ１０１に外部から供給されるリセット信号である。１０７はＡＳＩＣ１０１内部にあってリセット信号１０６を論理反転させるためのインバータ回路である。
【００１１】
こうした従来のＡＳＩＣ１０１では、電源の立ち上がりによってリセット信号１０６が所定時間に亘って入力されると、それを反転した内部リセット信号１０８が、ＣＰＵ１０２、周辺論理回路１０３、特定用途論理回路１０４の各リセット端子へ入力される。ＣＰＵ１０２、周辺論理回路１０３及び特定用途論理回路１０４ではそれぞれ、内部リセット信号１０８の入力により初期化が行われる。
【００１２】
しかし、ＣＰＵ１０２、周辺論理回路１０３及び特定用途論理回路１０４において、電源供給開始後における電圧の立ち上がりに差が生じるので、それぞれの回路のリセットタイミングが微妙に異なる。そのため、場合によりＣＰＵ１０２のリセットタイミングが、周辺論理回路１０３や特定用途論理回路１０４のリセットタイミングよりも後になってしまうことがあり得る。この場合、ＡＳＩＣ１０１として安定した動作が期待できないという問題があった。
【００１３】
本発明はこのような問題点に鑑みてなされたものであって、ＡＳＩＣを構成する複数の回路をそれぞれ初期化する際、各回路の初期化タイミングを適正なタイミングに制御する集積回路装置及びインクジェット記録装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明によれば、中央演算装置、特定用途論理回路、及び前記特定用途論理回路と前記中央演算装置との間にバス接続される周辺論理回路を含み、外部からのリセット信号に基づいて前記中央演算装置、前記特定用途論理回路、及び前記周辺論理回路の初期化を行う１チップ構成の集積回路装置であって、前記周辺論理回路は、外部に設けられるプログラムＲＯＭ及び前記特定用途論理回路と、前記中央演算装置との間で行なわれるデータ送信を制御し、前記特定用途論理回路及び前記周辺論理回路はそれぞれ、初期化が完了したとき初期化完了信号を前記中央演算装置に出力する完了信号出力手段を有し、前記中央演算装置は、前記特定用途論理回路及び前記周辺論理回路の各々から出力された初期化完了信号に基づいて、前記特定用途論理回路及び前記周辺論理回路に対して動作を許可するイネーブル信号を出力するイネーブル信号出力手段と、前記特定用途論理回路及び前記周辺論理回路の各完了信号出力手段の少なくとも１つから初期化完了信号が所定時間に亘って出力されない場合には、前記イネーブル信号の出力を変化させて前記特定用途論理回路及び前記周辺論理回路に初期化を再度行わせる再初期化手段とを有することを特徴とする集積回路装置が提供される。
【００１５】
請求項６載の発明によれば、記録ヘッドを用いた記録動作の制御を行うための、中央演算装置、特定用途論理回路、及び前記特定用途論理回路と前記中央演算装置との間にバス接続される周辺論理回路を含む集積回路装置とリセット信号を生成するリセット信号生成回路とを搭載したインクジェット記録装置であって、前記集積回路装置が、前記リセット信号に基づいてそれぞれ初期化を行う中央演算装置と周辺論理回路と特定用途論理回路とを有し、前記周辺論理回路及び前記特定用途論理回路はそれぞれ、前記リセット信号に基づく初期化が完了したのち初期化完了信号を前記中央演算装置に出力する完了信号出力手段を有し、前記中央演算装置は、前記周辺論理回路及び前記特定用途論理回路の完了信号出力手段の各々から出力された初期化完了信号に基づいて、前記周辺論理回路及び前記特定用途論理回路の各々の動作開始を許可するためのイネーブル信号を前記周辺論理回路及び前記特定用途論理回路に対して出力するイネーブル信号出力手段と、前記周辺論理回路及び前記特定用途論理回路の各完了信号出力手段の少なくとも１つから初期化完了信号が所定時間に亘って出力されない場合には、前記イネーブル信号の出力を変化させて前記周辺論理回路及び前記特定用途論理回路に初期化を再度開始させる再初期化手段とを有することを特徴とするインクジェット記録装置が提供される。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００２０】
図１は、本発明に係る集積回路装置を搭載したプリンタの斜視図である。該プリンタはインクジェット方式のプリンタである。
【００２１】
１００５は記録ヘッドであり、キャリッジ１００４上に搭載されてシャフト１００３に沿って長手方向に往復運動可能となっている。
【００２２】
記録ヘッド１００５より吐出されたインクは、記録ヘッド１００５と微小な間隔をおいて、プラテン１００１に記録面を規制された被記録材１００２に到達し、その上に画像を形成する。
【００２３】
記録ヘッド１００５には、画像データに応じた吐出信号がフレキシブルケーブル１０１９を介して供給される。なお、１０１４はキャリッジ１００４をシャフト１００３に沿って走査させるためのキャリッジモータである。１０１３はキャリッジモータ１０１４の駆動力をキャリッジ１００４に伝達するワイヤである。また、１０１８はプラテンローラ１００１に結合して被記録材１００２を搬送させるための搬送モータである。
【００２４】
なお、記録ヘッド１００５の解像度は６００ＤＰＩである。この記録ヘッド１００５は、インクジェット方式で１２８個の記録素子が配列されている。記録素子は駆動部とノズルとから構成されており、駆動部では、ヒータによりインクを加熱することが可能になっている。この加熱によりインクが膜沸騰し、この膜沸騰による気泡の成長または収縮によって圧力変化が生じ、これによって、ノズルからインクが吐出される。
【００２５】
（第１の実施の形態）
図２は、本発明に係る集積回路装置における第１の実施の形態の構成を示すブロック図である。
【００２６】
１はＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）である。２はＡＳＩＣ１の内部に設けられる回路ブロックであり、ＣＰＵ（中央演算装置）である。
【００２７】
３はＡＳＩＣ１の内部に設けられる回路ブロックであり、周辺論理回路である。周辺論理回路３は、ＡＳＩＣ１に内蔵されるメモリ（図示せず）、ＡＳＩＣ１の外部に設けられるプログラムＲＯＭ（図示せず）、及び特定用途論理回路４と、ＣＰＵ２との間でデータの送受信を行うための論理回路である。
【００２８】
４はＡＳＩＣ１の内部に設けられる回路ブロックであり、特定用途論理回路である。特定用途論理回路４は、後述のホストコンピュータ４６（図３）から受けとった印刷データの加工を行う。例えば、圧縮された印刷データをメモリ上で展開したり、記録素子の配列にあわせたデータの並べ替えを高速で行う。
【００２９】
また特定用途論理回路４は、キャリッジモータ１０１４の制御信号を生成する。この制御信号はキャリッジモータ１０１４の駆動回路へ出力される。この制御信号は例えば、キャリッジモータ１０１４の回転方向や回転速度を制御する信号である。この制御信号に基づいて、記録ヘッド１００５を搭載したキャリッジ１００４はスムーズに往復動作をおこなう。
【００３０】
さらに特定用途論理回路４は、記録ヘッド１００５を制御するために複数の制御信号を生成する。この制御信号は例えば、記録ヘッド１００５内にある記録素子の駆動時間や駆動周期を制御している。この制御信号によって、記録素子は適切に駆動される。この記録ヘッド１００５へ送られる制御信号は、キャリッジ１００４の動作に応じてタイミング良く出力される。また、この制御信号には、記録ヘッド１００５に内蔵されている制御回路を初期化する初期化信号も含まれる。こうした特定用途論理回路４の回路規模は、例えば数１０万ゲート程度である。
【００３１】
１５ａ，１５ｂは、ＣＰＵ２、周辺論理回路３、特定用途論理回路４の相互間でのデータの送受信に使用されるデータバスである。
【００３２】
この図２で示したＡＳＩＣ１の実体の空間配置について説明すると、この特定論理回路４とＣＰＵ２との電気的距離（例えば、配線長に係わるもの）は、周辺論理回路３とＣＰＵ２との電気的距離より大きい。つまり特定論理回路４は周辺論理回路３に比べ、ＣＰＵ２から電気的に離れて配置されていても構わない。これによって、ＡＳＩＣ内に配置する際、特定論理回路４のレイアウトの自由度ができる。
【００３３】
５はＡＳＩＣ１に外部から供給されるクロック信号であり、ＡＳＩＣ１の内部回路の同期を取るために用いられる。６はＡＳＩＣ１に外部から供給されるリセット信号であり、ＡＳＩＣ１内部のＣＰＵ２を初期化するために用いられる。このリセット信号６はＨｉｇｈアクティブである。
【００３４】
７は、ＡＳＩＣ１内部にあってリセット信号６を論理反転させるためのインバータ回路である。８はリセット信号６の反転信号であり、ＡＳＩＣ１内部の各論理回路３，４へ伝達される内部リセット信号である。
【００３５】
９ａ，９ｂ，９ｃはフリップフロップ回路（以下「Ｆ／Ｆ回路」と記述する）である。Ｆ／Ｆ回路９ａはリセット信号６をクロック同期させるための回路であり、Ｆ／Ｆ回路９ｂ，９ｃは、後述の反転論理積回路１０ａ，１０ｂの各出力信号をクロック同期させるための回路である。Ｆ／Ｆ回路９ａの出力信号は、Ｆ／Ｆ回路９ａの反転端子からＣＰＵ２のリセット端子へ送られる。Ｆ／Ｆ回路９ｂ，９ｃの各出力信号は、Ｆ／Ｆ回路９ｂ，９ｃの各反転端子から周辺論理回路３、特定用途論理回路４の各ＥＮＢ端子へ送られる。
【００３６】
１１は周辺論理回路３での初期化が完了したときに、周辺論理回路３より出力される初期化完了信号である。１２は特定用途論理回路４での初期化が完了したときに、特定用途論理回路４より出力される初期化完了信号である。
【００３７】
１３は論理積回路であり、初期化完了信号１１と初期化完了信号１２との論理積を求め、その結果を初期化完了通知信号１４としてＣＰＵ２へ出力する。ＣＰＵ２は初期化完了通知信号１４を受けて、イネーブル許可信号１９を反転論理積回路１０ａ，１０ｂに出力する。
【００３８】
１０ａ，１０ｂは反転論理積回路であり、内部リセット信号８とＣＰＵ２からのイネーブル許可信号１９との反転論理積を行い、Ｆ／Ｆ回路９ｂ，９ｃへそれぞれ送る。
【００３９】
２１ａ，２１ｂは周辺論理回路３と特定用途論理回路４を動作許可状態にするためのイネーブル信号である。イネーブル信号２１ａがＦ／Ｆ回路９ｂから周辺論理回路３へ出力されると、周辺論理回路３は動作許可状態になる。同様に、イネーブル信号２１ｂがＦ／Ｆ回路９ｃから特定用途論理回路４へ出力されると、特定用途論理回路４は動作許可状態になる。
【００４０】
以上述べたように、ＣＰＵ２が周辺論理回路３、特定用途論理回路４からの初期化完了信号１１，１２に基づいてイネーブル許可信号１９を出力すると、リセット信号６が高レベルになっていれば、周辺論理回路３、特定用途論理回路４にイネーブル信号２１ａ，２１ｂがそれぞれ送られ、周辺論理回路３、特定用途論理回路４は動作許可状態になる。
【００４１】
つぎに、こうした構成のＡＳＩＣ１の動作を説明する。まず、後述の電源ユニット３３（図３参照）からＡＳＩＣ１に電源供給されると、後述のリセットＩＣ３９（図３参照）がその電源電圧を監視し、電源供給開始時から所定時間（例えば１００ｍＳ）の間だけＨｉｇｈレベル（以下「Ｈレベル」と記述する）となるリセット信号６を発生し、ＡＳＩＣ１に出力する。
【００４２】
リセットＩＣ３９からリセット信号６がＡＳＩＣ１に入力されると、Ｆ／Ｆ回路９ａが、リセット信号６に対してクロック同期を行う。該クロック同期されたリセット信号がＣＰＵ２のリセット端子に入力されてＣＰＵ２が初期化される。
【００４３】
周辺論理回路３及び特定用途論理回路４は、各ＥＮＢ端子に高レベルのイネーブル信号２１ａ，２１ｂが入力される前に、クロック信号５に基づいて初期化を行う。周辺論理回路３及び特定用途論理回路４は初期化を完了すると、論理積回路１３へ初期化完了信号１１、初期化完了信号１２をそれぞれ出力する。論理積回路１３は、初期化完了信号１１及び初期化完了信号１２の両方が入力されると、初期化完了通知信号１４をＣＰＵ２へ出力する。ＣＰＵ２は初期化完了通知信号１４を受け取ると、イネーブル許可信号１９を反転論理積回路１０ａ，１０ｂに出力する。
【００４４】
一方、リセットＩＣ３９から供給されたリセット信号６はインバータ回路７で反転されて内部リセット信号８となって反転論理積回路１０ａ，１０ｂへ送られる。
【００４５】
反転論理積回路１０ａ，１０ｂでは、ＣＰＵ２からイネーブル許可信号１９を受信し、かつ内部リセット信号８がＬｏｗレベル（以下「Ｌレベル」と記述する）、つまりリセット信号６がＨレベルである場合には、Ｈレベル信号をＦ／Ｆ回路９ｂ，９ｃにそれぞれ出力する。
【００４６】
これらのＨレベル信号を受けたＦ／Ｆ回路９ｂ，９ｃは、Ｈレベルのイネーブル信号２１ａ，２１ｂを、クロック信号５で同期した上で、周辺論理回路３及び特定用途論理回路４の各ＥＮＢ端子にそれぞれ送る。この結果、周辺論理回路３及び特定用途論理回路４は動作許可状態になる。
【００４７】
なお、ＣＰＵ２は、規定時間内に初期化完了通知信号１４の入力がない場合、イネーブル許可信号１９を一定時間出力し、これによって、周辺論理回路３及び特定用途論理回路４に対して再度の初期化を試みる。
【００４８】
以上のようにして、ＣＰＵ２は、周辺論理回路３及び特定用途論理回路４で初期化が完了したことを確認するとイネーブル許可信号１９を出力して、周辺論理回路３及び特定用途論理回路４を動作許可状態に移行させる。
【００４９】
この時、特定用途論理回路４は記録ヘッド１００５の制御回路へ初期化のための信号を出力し、また、各モータを駆動する駆動回路へ初期化のための信号を出力する。
【００５０】
次に、ＡＳＩＣ１をプリンタに搭載した場合を説明する。
【００５１】
図３は、ＡＳＩＣ１が搭載されたプリンタ３１の構成を示すブロック図である。
【００５２】
３２は、プリンタ３１を駆動制御するための電気回路が実装された配線基板である。この配線基板３２にＡＳＩＣ１が実装される。３３は電源ユニットであり、配線基板３２上の電気回路に電源を供給するとともに、該電気回路を介して各駆動ユニット（不図示）に電力を供給する。
【００５３】
３４は電源ユニット３３に商用電力を与えるためのＡＣケーブルである。３５は操作パネルユニットであり、ユーザがプリンタ３１を操作するときに使用する。３６は配線基板３２に実装されるメモリユニットであり、ＡＳＩＣ１から送られた情報を一時保管し、またＡＳＩＣ１へ保管情報を供給する。
【００５４】
３７はプリンタ３１内の各駆動部分（不図示）の動作制御を行う駆動回路である。この駆動回路３７はキャリッジモータ１０１４や搬送モータ１０１８の駆動回路を有する。ＡＳＩＣ１からの制御信号に基づいて、駆動回路３７はキャリッジモータ１０１４や搬送モータ１０１８を駆動する。
【００５５】
３８はＩ／Ｆコネクタであり、プリンタ３１は該Ｉ／Ｆコネクタ３８を介して、プリンタ３１の外部装置であるホストコンピュータ４６から印刷データを受ける。また、プリンタ３１は、プリンタ３１の設定情報等を、このＩ／Ｆコネクタ３８を介してホストコンピュータ４６へ送る。
【００５６】
３９はリセットＩＣであり、電源ユニット３３から供給される電源電圧を監視し、電源供給開始した時点から所定時間（例えば１００ｍＳ）に亘ってＨレベルとなるリセット信号６を出力する。この所定時間は、ＡＳＩＣ１の内部回路が十分に動作可能状態に到達するまでに要する時間に設定される。
【００５７】
４０はクロック発生回路であり、ＡＳＩＣ１を所定の時間間隔で動作させるためのクロック信号５を発生する。４１は、操作パネルユニット３５とＡＳＩＣ１とを接続する操作バスであり、操作パネルユニット３５からの情報をＡＳＩＣ１に送る。また、ＡＳＩＣ１からの情報が、操作バス４１を介して操作パネルユニット３５に送られ、表示される。
【００５８】
４２はメモリユニット３６とＡＳＩＣ１とを接続するメモリバスであり、ＡＳＩＣ１からメモリユニット３６への情報の書き込み、メモリユニット３６からＡＳＩＣ１への情報の読み出しに用いられる。
【００５９】
４３は、電源ユニット３３とＡＳＩＣ１、リセットＩＣ３９等とを接続し、直流電力を供給するＤＣラインである。なお、このＤＣライン４３には、ＡＳＩＣ１等を動作させるための論理回路用電源ラインや駆動回路３７を動作させるための駆動回路用電源ラインが含まれる。なお、駆動回路用電源ラインの電圧は論理回路用電源ラインの電圧よりも高い。
【００６０】
４４はＡＳＩＣ１と駆動回路３７とを接続する駆動バスであり、ＡＳＩＣ１からの駆動信号を駆動回路３７に伝達するために使用される。
【００６１】
４５はＡＳＩＣ１とＩ／Ｆコネクタ３８とを接続するＩ／Ｆバスであり、ホストコンピュータ４６で作成された印刷データをＡＳＩＣ１へ、またプリンタ３１からの情報をホストコンピュータ４６へ伝達するために用いられる。
【００６２】
４７はホストコンピュータ４６とプリンタ３１とを接続するＩ／Ｆケーブルである。
【００６３】
４８は記録ヘッドである。４９はフレキシブルケーブルである。５０は記録ヘッド４８の制御回路、５１は記録ヘッド４８の駆動回路である。記録ヘッド４８を駆動するための制御信号がＡＳＩＣ１からフレキシブルケーブル４９を介して記録ヘッド４８の制御回路５０へ送られる。
【００６４】
ＡＳＩＣ１から記録ヘッド４８内にある制御回路５０へ初期化の信号が送られると、記録ヘッド４８内の制御回路５０は初期化される。
【００６５】
次に、こうしたプリンタ３１の動作を説明する。
【００６６】
プリンタ３１はＡＣケーブル３４を商用電源コンセントに挿入することによって使用される。まず、ＡＣケーブル３４をコンセントに挿入すると、電源ユニット３３はＡＣ（商用電源）を、プリンタ３１が必要とするＤＣ電源電圧（論理回路用電源電圧及び駆動回路用電源電圧）に変換してＤＣライン４３に出力する。
【００６７】
ＤＣライン４３はＡＳＩＣ１やリセットＩＣ３９に接続されており、ＡＳＩＣ１やリセットＩＣ３９が駆動される。ここで、リセットＩＣ３９は、ＤＣライン４３の供給電圧を常に監視し、電源が供給されたことを検出すると、その検出時点から所定時間（例えば１００ｍＳ）に亘ってＨレベルとなるリセット信号６をＡＳＩＣ１に出力する。
【００６８】
この所定時間は、前述のように、ＡＳＩＣ１の内部回路が十分に動作可能状態に到達するまでに要する時間に設定される。このリセット信号６を供給されたＡＳＩＣ１での動作は、図２を参照して説明した通りである。
【００６９】
かくして、第１の実施の形態におけるＡＳＩＣ１では、ＡＳＩＣ１を構成する複数の回路２，３，４をそれぞれ初期化する際、各回路の初期化タイミングを適正なタイミングに制御することができる。
【００７０】
（第２の実施の形態）
図４は、第２の実施の形態におけるＡＳＩＣの構成を示すブロック図である。第２の実施の形態の構成は、図２に示す第１の実施の形態と基本的に同じであるので、同一の構成部分には同一の参照符号を付してその説明を省略する。なお、第２の実施の形態の説明では、図３に示すプリンタの構成を流用する。
【００７１】
第２の実施の形態では、ＡＳＩＣ１ａに外部から供給されるリセット信号６ａはＬｏｗアクティブとする。このリセット信号６ａは電源供給開始時から所定時間（例えば１００ｍＳ）の間だけＬｏｗレベル（以下「Ｌレベル」と記述する）となる。また、第１の実施の形態におけるインバータ回路７を削除し、反転論理積回路１０ａ，１０ｂに代わって論理積回路２０ａ，２０ｂをそれぞれ設ける。
【００７２】
リセット信号６ａが入力されたＡＳＩＣ１ａでは、Ｆ／Ｆ回路９ａがリセット信号６に対してクロック同期を行う。クロック同期された信号は、第２の実施の形態ではＦ／Ｆ回路９ａの非反転出力端子からＣＰＵ２のリセット端子に入力され、ＣＰＵ２は初期化される。
【００７３】
一方で、周辺論理回路３及び特定用途論理回路４はクロック信号５に基づいて初期化され、それぞれ初期化完了信号１１、１２を論理積回路１３へ出力する。この結果、論理積回路１３が初期化完了通知信号１４をＣＰＵ２へ出力する。
【００７４】
これにより、ＣＰＵ２はイネーブル許可信号１９を論理積回路２０ａ，２０ｂへ出力する。論理積回路２０ａ，２０ｂはそれぞれ、イネーブル許可信号１９とリセット信号６ａとの論理積をとってＦ／Ｆ回路９ｂ，９ｃへ出力する。
【００７５】
Ｆ／Ｆ回路９ｂは、周辺論理回路３のＥＮＢ端子へイネーブル信号２１ａを出力し、Ｆ／Ｆ回路９ｃは特定用途論理回路４のＥＮＢ端子へイネーブル信号２１ｂを出力する。周辺論理回路３及び特定用途論理回路４はそれぞれイネーブル信号２１ａ，２１ｂを受けて動作許可状態となる。
【００７６】
この時、特定用途論理回路４は記録ヘッド４８の制御回路５０へ初期化のための信号を出力し、各モータを駆動する駆動回路３７へ初期化のための信号を出力する。
【００７７】
図５は、図４に示した第２の実施の形態におけるＡＳＩＣ１ａで行われる初期化動作を示すタイミングチャートである。
【００７８】
図５において、ＣＬＫは、ＡＳＩＣ１ａに入力されるクロック信号５である。ＰＳは、図３に示した電源ユニット３３からＡＳＩＣ１ａへ供給される電源の電圧波形である。
【００７９】
Ｓ６はリセット信号６ａの波形である。電源電圧が立ち上がってから少しの間は、ＡＳＩＣ１ａの各回路ブロックの動作は不安定となって、ＡＳＩＣ１ａの正常動作が保証されない。そのため、リセットＩＣ３９は電源電圧（電圧波形ＰＳ）を監視し、電源電圧が規定の電圧以上になったことを検知してから、所定時間の経過後に、リセット信号６ａ（波形Ｓ６）をＬレベルからＨレベルへと変化させる。
【００８０】
Ｓ１９はイネーブル許可信号１９の波形である。Ｓ１１は周辺論理回路３が出力する初期化完了信号１１の波形である。Ｓ１２は特定用途論理回路４が出力する初期化完了信号１２の波形である。Ｓ１４は論理積回路１３が出力する初期化完了通知信号１４の波形である。Ｓ２１はイネーブル信号２１ａ，２１ｂの波形である。
【００８１】
次に、図５における信号波形の時間的推移について説明する。
【００８２】
図３に示す電源ユニット３３から電源がＡＳＩＣ１ａ及びリセットＩＣ３９に供給されると、リセットＩＣ３９は、電源電圧が規定電圧以上になって所定時間が経過するまで、リセット信号６ａ（Ｓ６）をＬレベルの状態に維持する。
【００８３】
なお、所定時間の経過は、リセットＩＣ３９内のカウンタにより計測されるが、このカウンタの動作はＡＳＩＣ１ａへ印加されるクロック信号５（ＣＬＫ）とは非同期な動作となっている。
【００８４】
周辺論理回路３及び特定用途論理回路４は、リセット信号６ａ（Ｓ６）がＬレベルの間にクロック信号５（ＣＬＫ）に基づいて、初期化を行い、初期化完了後に初期化完了信号１１（Ｓ１１）及び初期化完了信号１２（Ｓ１２）をそれぞれＬレベルからＨレベルにする。
【００８５】
初期化完了信号１１（Ｓ１１）及び初期化完了信号１２（Ｓ１２）を受けた論理積回路１３は論理積演算をおこない、初期化完了通知信号１４（Ｓ１４）をＨレベルにしてＣＰＵ２へ出力する。これによって、ＣＰＵ２は、周辺論理回路３と特定用途論理回路４とが正常に初期化されたと認識する。
【００８６】
その後、ＣＰＵ２は、リセット信号６ａ（Ｓ６）がＨレベルになっていることを確認して、イネーブル許可信号１９（Ｓ１９）をＨレベルにする。これによって、論理積回路２０ａ，２０ｂの出力がＬレベルからＨレベルへと変化して、クロック同期したイネーブル信号２１ａ，２１ｂ（Ｓ２１）がそれぞれＨレベルに変化する。これによって、周辺論理回路３及び特定用途論理回路４は動作許可状態となる。
【００８７】
以上、図５を参照して、周辺論理回路３及び特定用途論理回路４が動作許可状態になる過程を説明したが、図６を参照して別の初期化動作について説明する。
【００８８】
図６は、第２の実施の形態におけるＡＳＩＣ１ａで行われる他の初期化動作を示すタイミングチャートである。
【００８９】
ＣＰＵ２が初期化完了通知信号１４（Ｓ１４）を受けると、ＣＰＵ２はイネーブル許可信号１９（Ｓ１９）をＬレベルからＨレベルに変化させる。その後、リセット信号６ａ（Ｓ６）がＬレベルからＨレベルに変化すると、論理積回路２０ａ，２０ｂがＨレベルの信号を出力し、Ｆ／Ｆ回路９ｂ，９ｃがイネーブル信号２１ａ，２１ｂ（Ｓ２１）をＬレベルからＨレベルへ変化させる。これによって、周辺論理回路３及び特定用途論理回路４は動作許可状態となる。
【００９０】
すなわち、図５および図６で示すように、イネーブル許可信号１９（Ｓ１９）がＬレベルからＨレベルに変化するタイミングに対して、リセット信号６ａ（Ｓ６）がＬレベルからＨレベルになるタイミングが前後しても、ＣＰＵ２は周辺論理回路３及び特定用途論理回路４を確実に動作許可状態にすることができる。つまり、ＣＰＵ２はリセット信号６ａ（Ｓ６）のタイミングに依存せず、周辺論理回路３及び特定用途論理回路４に対して確実に初期化後の動作を行わせることができる。
【００９１】
なお、初期化完了信号１１（Ｓ１１）及び初期化完了信号１２（Ｓ１２）が所定時間経過してもＬレベルからＨレベルに移行しない場合がある。この場合、周辺論理回路３及び特定用途論理回路４を動作許可状態にすることができないので、ＣＰＵ２は周辺論理回路３及び特定用途論理回路４の初期化を再度試みる。
【００９２】
図７は、第２の実施の形態において周辺論理回路３及び特定用途論理回路４を再度、初期化する場合のＡＳＩＣ１ａの動作を示すタイミングチャートである。
【００９３】
図７において、電源電圧ＰＳが上昇すると、リセット信号６ａ（Ｓ６）が所定時間Ｌレベルを維持した後にＨレベルに移行する。ここで、初期化完了信号１２（Ｓ１２）がＬレベルからＨレベルに変化せず、したがって、初期化完了通知信号１４（Ｓ１４）がＬレベルからＨレベルに移行しない場合、ＣＰＵ２はイネーブル許可信号１９（Ｓ１９）を一度ＬレベルからＨレベルにする。そして、所定時間後（クロック信号５（ＣＬＫ）が３クロック発生後）にＨレベルからＬレベルに戻す。
【００９４】
これにより、イネーブル信号２１ａ，２１ｂ（Ｓ２１）はＬレベルからＨレベルに移行し、所定時間後（３クロック後）ＨレベルからＬレベルに移行する。イネーブル信号２１ａ，２１ｂ（Ｓ２１）がＨレベルからＬレベルになることによって、周辺論理回路３及び特定用途論理回路４では再び初期化が開始され、初期化完了信号１１（Ｓ１１）および初期化完了信号１２（Ｓ１２）はＬレベルになる。
【００９５】
初期化が開始されると、周辺論理回路３では、ＡＳＩＣ１ａ内部の計時手段（不図示）がクロック信号５をサンプリングしてカウントを開始する。特定用途論理回路４でも同様に、クロック信号５をサンプリングしてカウントが開始される。そして、周辺論理回路３はカウント数が所定のカウント値になれば、初期化完了信号１１（Ｓ１１）をＬレベルからＨレベルにする。特定用途論理回路４も同様に、カウント数が所定のカウント値になれば、初期化完了信号１２（Ｓ１２）をＬレベルからＨレベルにする。
【００９６】
かくして、ＣＰＵ２は、周辺論理回路３及び特定用途論理回路４が初期化を完了していなければ、周辺論理回路３及び特定用途論理回路４に対して初期化を再度実行させることができるので、ＡＳＩＣ１ａは確実な動作を実現できる。
【００９７】
（第３の実施の形態）
図８は第３の実施の形態におけるＡＳＩＣの構成を示すブロック図である。第３の実施の形態の構成は、図４に示す第２の実施の形態と基本的に同じであるので、同一の構成部分には同一の参照符号を付してその説明を省略する。
【００９８】
第３の実施の形態におけるＡＳＩＣ１ｂでは、第２の実施の形態における論理積回路２０ａ，２０ｂ、Ｆ／Ｆ回路９ｃを削除し、Ｆ／Ｆ回路９ｄを新たに追加する。Ｆ／Ｆ回路９ｄは、リセット信号６ａをクロックで同期した信号である同期化リセット信号２２を周辺論理回路３および特定用途論理回路４へ出力する。なお、Ｆ／Ｆ回路９ｂにはＣＰＵ２からイネーブル許可信号１９が入力され、Ｆ／Ｆ回路９ｂはイネーブル信号２１を周辺論理回路３および特定用途論理回路４の各ＥＮＢ端子に出力する。
【００９９】
図９は、図８に示した第３の実施の形態におけるＡＳＩＣ１ｂで行われる初期化動作を示すタイミングチャートである。なお図中、図５に示した第２の実施の形態のタイミングチャートにおける信号と同等の信号には同一の参照符号を付してその説明を省略する。
【０１００】
このタイミングチャートは、第３の実施の形態において特定用途論理回路４が出力する初期化完了信号１２（Ｓ１２）が、所定時間経過してもＬレベルからＨレベルに移行しない場合における各信号波形を示している。
【０１０１】
第２の実施の形態と同じように、電源電圧ＰＳが上昇すると、リセット信号６ａ（Ｓ６）が所定時間Ｌレベルを維持した後にＨレベルに移行する。リセット信号６ａ（Ｓ６）がＨレベルに移行すると、同期化リセット信号２２（Ｓ２２）がＬレベルからＨレベルに移行する。
【０１０２】
初期化完了信号１２（Ｓ１２）がＬレベルからＨレベルに変化せず、そのため初期化完了通知信号１４（Ｓ１４）がＬレベルからＨレベルに変化しない場合、ＣＰＵ２は、イネーブル許可信号１９（Ｓ１９）を一旦ＬレベルからＨレベルに移行させ、所定時間後にＨレベルからＬレベルに戻す。
【０１０３】
これにより、Ｆ／Ｆ回路９ｂから出力されるイネーブル信号２１（Ｓ２１）が、一旦ＬレベルからＨレベルに移行し、所定時間後にＨレベルからＬレベルに移行する。イネーブル信号２１（Ｓ２１）がＬレベルに戻ると、周辺論理回路３及び特定用途論理回路４は初期化を開始し、初期化完了信号１１（Ｓ１１）及び初期化完了信号１２（Ｓ１２）はＬレベルになる。
【０１０４】
その後、所定時間が経過して周辺論理回路３及び特定用途論理回路４でそれぞれ初期化が完了したと見なせると、初期化完了信号１１（Ｓ１１）、初期化完了信号１２（Ｓ１２）がそれぞれＬレベルからＨレベルになる。
【０１０５】
これにより、初期化完了通知信号１４（Ｓ１４）はＬレベルからＨレベルに移行し、周辺論理回路３及び特定用途論理回路４がそれぞれ初期化を完了したことがＣＰＵ２に伝えられる。これを受けたＣＰＵ２は、イネーブル許可信号１９（Ｓ１９）をＨレベルにする。
【０１０６】
Ｈレベルになったイネーブル許可信号１９（Ｓ１９）を受けたＦ／Ｆ回路９ｂは、イネーブル許可信号１９（Ｓ１９）をクロック同期させて得たイネーブル信号２１（Ｓ２１）を周辺論理回路３および特定用途論理回路４の各ＥＮＢ端子に出力する。
【０１０７】
イネーブル信号２１（Ｓ２１）を受けた周辺論理回路３及び特定用途論理回路４はそれぞれ、同期化リセット信号２２（Ｓ２２）のＨレベルを確認して、動作許可状態に移行する。
【０１０８】
このように、ＣＰＵ２が、周辺論理回路３及び特定用途論理回路４の初期化完了を確認し、さらにリセット信号６ａ（Ｓ６）がＨレベルになっていることも確認することで、周辺論理回路３及び特定用途論理回路４に初期化後の動作を確実に行わせることができる。
【０１０９】
（第４の実施の形態）
図１０は第４の実施の形態におけるＡＳＩＣの構成を示すブロック図である。第４の実施の形態の構成は、図４に示す第２の実施の形態と基本的に同じであるので、同一の構成部分には同一の参照符号を付してその説明を省略する。
【０１１０】
第４の実施の形態におけるＡＳＩＣ１ｃでは、第２の実施の形態における論理積回路１３を削除し、ＣＰＵ２が、初期化完了信号１１及び初期化完了信号１２を入力するための２つのポートを有している。
【０１１１】
ＣＰＵ２は、この２つのポートに入力した初期化完了信号１１及び初期化完了信号１２の論理積演算を行い、周辺論理回路３および特定用途論理回路４の初期化完了を確認する。
【０１１２】
以上の点を除いては、第４の実施の形態における動作は、第２の実施の形態と同じである。
【０１１３】
（他の実施の形態）
第１〜４の実施の形態では、プリンタの制御回路としてのＡＳＩＣ（集積回路装置）を説明し、ＡＳＩＣ内には特定用途論理回路が１つ存在したが、これに代わって、特定用途論理回路を２つ以上備える構成にしてもよい。
【０１１４】
また、第１〜４の実施の形態では、特定用途論理回路４が印刷データの加工や記録ヘッド４８の制御を行うことを例にあげたが、これらに限定するものではなく、特定用途論理回路４がホストコンピュータとの通信制御などを行うようにしてもよい。
【０１１５】
また、第１〜４の実施の形態では、特定用途論理回路４はイネーブル信号２１ａを受けた後、記録ヘッド４８の制御回路や各モータの駆動回路へ、初期化のための信号を出力していたが、この信号の出力タイミングは、イネーブル信号２１ａを受けた後に限定されるものではない。特定用途論理回路４は例えば、ＣＰＵ２から所定のタイミングで送られる指示に従って、記録ヘッド４８の制御回路や各モータの駆動回路へ初期化の信号を出力してもよい。あるいは、特定用途論理回路４は、初期化完了信号１２を出力した後に、記録ヘッド４８の制御回路や各モータの駆動回路へ初期化の信号を出力してもよい。
【０１１６】
また、第１〜４の実施の形態では、周辺論理回路３及び特定用途論理回路４から初期化完了信号を受け取る論理積回路１３は、２つの入力端子を備えていたが、この論理積回路１３の入力端子数を２つに限定するものではない。例えば、ＡＳＩＣがＣＰＵと周辺論理回路と２つの特定用途論理回路とで構成されている場合には、論理積回路は３つの初期化完了信号の論理積をとるための３つの入力端子を備えるようにする。
【０１１７】
また、第１〜４の実施の形態では、初期化完了信号１１が初期化完了信号１２よりも先にＬレベルからＨレベルへ移行する場合を例にして説明したが（図５〜図７、図９）、この移行順序はこれに限定するものではなく、初期化完了信号１２が初期化完了信号１１よりも先にＬレベルからＨレベルへ移行しても構わない。
【０１１８】
また、第１〜４の実施の形態では、記録ヘッド４８においてヒータを加熱してインクを吐出させる方式であったが、これに代わって、記録ヘッド４８をピエゾ素子で構成するようにしてもよい。また、記録ヘッド４８の記録素子（ノズル）数が１２８であったが、この数に限定されるものではなく、例えば２５６であってもよい。また、記録ヘッド４８の解像度も６００ＤＰＩであったが、これに限定されるものではなく、例えば１２００ＤＰＩであってもよい。
【０１１９】
また、第１〜４の実施の形態では、プリンタの形態として、キャリッジが往復動作して記録をおこなうシリアルタイプを例にあげたが、これに限定されるものではなく、例えば、プリンタが記録できる最大記録媒体の幅に対応した長さを有するフルラインタイプの記録ヘッドを用いたプリンタであってもよい。
【０１２０】
さらに、前述した各実施の形態の機能を実現するソフトウェアのプログラムコード自体が本発明を構成してもよく、また、そのプログラムコードを記憶した記憶媒体が本発明を構成してもよい。
【０１２１】
この場合、記憶媒体から読み出されたプログラムコード自体が、前述の各実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体が本発明を構成することになる。
【０１２２】
プログラムコードを供給するための記憶媒体として、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【０１２３】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した各実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳなどが実際の処理の一部または全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も、本発明に含まれることは言うまでもない。
【０１２４】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も、本発明に含まれることは言うまでもない。
【０１２５】
【発明の効果】
以上詳述したように請求項１または請求項６記載の発明によれば、中央演算装置、特定用途論理回路、及び前記特定用途論理回路と前記中央演算装置との間にバス接続される周辺論理回路を含み、外部からのリセット信号に基づいて前記中央演算装置、前記特定用途論理回路、及び前記周辺論理回路の初期化を行う１チップ構成の集積回路装置において、前記周辺論理回路は、外部に設けられるプログラムＲＯＭ及び前記特定用途論理回路と、前記中央演算装置との間で行なわれるデータ送信を制御し、前記特定用途論理回路及び前記周辺論理回路はそれぞれ、初期化が完了したとき初期化完了信号を前記中央演算装置に出力し、前記中央演算装置は、入力された各初期化完了信号に基づいて、前記特定用途論理回路及び前記周辺論理回路に対して動作を許可するイネーブル信号を出力する。前記中央演算装置は、前記特定用途論理回路及び前記周辺論理回路の少なくとも１つから初期化完了信号が所定時間に亘って出力されない場合には、前記イネーブル信号の出力を変化させて前記特定用途論理回路及び前記周辺論理回路に初期化を再度行わせる。
【０１２６】
これにより、中央演算装置、特定用途論理回路、及び周辺論理回路で構成される１チップの集積回路装置において、電源供給開始直後の各構成回路（装置）における入力電圧の立ち上りの違いなどに起因して、各構成回路（装置）でのリセットタイミングにずれが生じたとしても、中央演算装置が、特定用途論理回路及び周辺論理回路において初期化が完了したことを確認したのち初めて、特定用途論理回路及び周辺論理回路に対して動作許可信号を出力するようにするので、各構成回路（装置）の初期化タイミングを適正なタイミングに制御することができる。また、何らかの原因で、特定用途論理回路及び周辺論理回路において初期化を失敗しても、中央演算装置が特定用途論理回路及び周辺論理回路に対して再度初期化を行わせることで、集積回路装置の各構成回路（装置）の初期化を正しい順序で開始させることができる。
【図面の簡単な説明】
【図１】本発明に係る集積回路装置を搭載したプリンタの斜視図である。
【図２】本発明に係る集積回路装置における第１の実施の形態の構成を示すブロック図である。
【図３】ＡＳＩＣが搭載されたプリンタの構成を示すブロック図である。
【図４】第２の実施の形態におけるＡＳＩＣの構成を示すブロック図である。
【図５】図４に示した第２の実施の形態におけるＡＳＩＣで行われる初期化動作を示すタイミングチャートである。
【図６】第２の実施の形態におけるＡＳＩＣで行われる他の初期化動作を示すタイミングチャートである。
【図７】第２の実施の形態において周辺論理回路及び特定用途論理回路を再度、初期化する場合のＡＳＩＣの動作を示すタイミングチャートである。
【図８】第３の実施の形態におけるＡＳＩＣの構成を示すブロック図である。
【図９】図８に示した第３の実施の形態におけるＡＳＩＣで行われる初期化動作を示すタイミングチャートである。
【図１０】第４の実施の形態におけるＡＳＩＣの構成を示すブロック図である。
【図１１】従来のＡＳＩＣの構成を示すブロック図である。
【符号の説明】
１  ＡＳＩＣ（集積回路装置）
２  ＣＰＵ（中央演算装置、イネーブル信号出力手段、初期化手段）
３  周辺論理回路（回路ブロック、完了信号出力手段）
４  特定用途論理回路（回路ブロック、完了信号出力手段）
５  クロック信号
６  リセット信号
７  インバータ回路
８  内部リセット信号
９ａ，９ｂ，９ｃ  フリップフロップ回路（Ｆ／Ｆ回路）
１０ａ，１０ｂ  反転論理積回路
１１  初期化完了信号
１２  初期化完了信号
１３  論理積回路（論理演算手段）
１４  初期化完了通知信号
１５ａ，１５ｂ  データバス
１９  イネーブル許可信号
２１ａ，２１ｂ  イネーブル信号
３１  プリンタ（インクジェット記録装置）
３２  配線基板
３３  電源ユニット
３４  ＡＣケーブル
３５  操作パネルユニット
３６  メモリユニット
３７  駆動回路
３８  Ｉ／Ｆコネクタ
３９  リセットＩＣ
４０  クロック発生回路
４１  操作バス
４２  メモリバス
４３  ＤＣライン
４４  駆動バス
４５  Ｉ／Ｆバス
４６  ホストコンピュータ
４７  Ｉ／Ｆケーブル
４８  記録ヘッド
４９  フレキシブルケーブル
５０  制御回路
５１  駆動回路
１０１４  キャリッジモータ
１０１８  搬送モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003592272.tif 000010
【図１０】
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【図１１】
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