(57)【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリックス状に配置したメモリセルアレイと、前記メモリセルアレイに近接して配置され前記メモリセルのワード線を選択する複数のワード線デコーダ回路と、前記メモリセルアレイに近接して配置されメモリセルのデータを増幅するセンスアンプ回路と、外部端子から供給されるアドレス信号を受ける複数のアドレスバッファ回路と、前記複数のアドレスバッファ回路より出力される相補アドレス信号を解読する複数のプリデコーダ回路を備える半導体記憶装置において、
前記複数のアドレスバッファ回路および複数のプリデコーダ回路のうち、前記ワード線選択に関係するアドレスバッファ回路、および前記ワード線選択に関係するプリデコーダ回路のすべてが、前記メモリセルアレイ領域を挟んで前記センスアンプが配置される領域と反対の領域に配置され、
かつ前記ワード線選択に関係するアドレス信号のうち少なくとも行アドレス信号線と、ブロックアドレス信号線が前記反対の領域から配線されることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、外部アドレス端子に対応して設けられるボンディングパッドと、前記ボンディングパッドに近接して配置される少なくとも１段以上のゲート回路より成る入力バッファ回路を備え、前記ワード線選択に関係するアドレスバッファ回路の入力が、前記入力バッファ回路から比較的長い配線を介して接続されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にそのアドレスバッファ回路、デコーダ回路など周辺回路のレイアウト配置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置の周辺回路レイアウト配置の一例として、特開平４−８９６９５号にて開示されたものがある。その要旨は外部端子から供給されるアドレス信号を受けるアドレスバッファ回路とプリデコーダ回路を近接して配置することにより、アドレスバッファ回路とプリデコーダ回路との間の配線を短くして信号伝搬を速くするというものである。また、一般的な半導体記憶装置のパッド配置を示すものとして、特開昭６３−２４４６５８号、図１にて開示されたものがある。
【０００３】
図５は上述２つの従来技術を用いた半導体記憶装置の概略チップ配置を示すものであり、一例として１２８Ｋワード×８ビット構成の１ＭビットＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）の概略チップ配置を示している。この半導体記憶装置は例えばＥＰＳＯＮ’９３ＣＭＯＳ  ＬＳＩデータブックＰ−８５、Ｐ−８６に示される３２ピンパッケージに封入され、その端子配置は同Ｐ−８１端子配置図に示される通りである。図５において、メモリセルは特に制限されないが一例として、１０２４行×６４列構成のサブアレイＭＡ１〜ＭＡ１６の１６ブロックに分割され、ビット線ＢＬ・ＢＬｂは図５の上下方向に例えば１層目の金属配線層でサブアレイあたり６４対配線され、ワード線ＳＷＬは左右方向に例えばポリシリコン配線層でサブアレイあたり１０２４本配線される。また、各々のサブアレイに近接して、サブワード線デコーダ回路ＳＷＤ、カラムゲートＣＧ、ビット線イコライズ回路ＢＬＥＱ、センスアンプ回路ＳＡ、ブロック選択回路ＳＢが図５のように配置され、サブアレイ群中央に主ワード線デコーダ回路ＭＷＤが配置される。ここでサブワード線、主ワード線から成る分割ワード線デコード方式は例えば特開昭５９−７２６９８で開示されており、主ワード線ＭＷＬはチップ左右方向に例えば２層目の金属配線層を用い、メモリセル上に配線されている。図５中、Ｘ２およびＸ３は上位行アドレス回路、Ｘ１は下位行アドレス回路、Ｚはブロックを選択する上位列アドレス回路、Ｙはカラムゲートを選択する下位列アドレス回路であり、図５に示される位置に配置される。またボンディングパッドは特開昭６３−２４４６５８号の図１と同様に、半導体記憶装置の２辺に前述端子配置図に適合するように配置され、アドレスパッドからアドレス回路の配線が比較的短くなるように、図５に示されるように接続されている。ここで、説明を簡略にするため、制御回路、書き込み・読み出し回路、データ出力回路は省略されている。
【０００４】
図６は図５の概略の等価回路を示すものであり、上位列アドレス回路Ｚは簡単には相補の内部アドレス信号を形成するインバータ３１、３２から成るアドレスバッファ回路と、４入力ＮＡＮＤ３３、インバータ３４から成るプリデコード回路より構成され、１６本のプリデコード信号ＰＤＺ（図５では１本のみ表示している）を出力する。またＸ１、Ｘ２、Ｘ３、Ｙのアドレス回路の構成もＺとほぼ同様で説明を省略するが、各々のアドレス回路はプリデコード信号ＰＤＸ１（４本）、ＰＤＸ２１・２２、（各８本）、ＰＤＸ３（４本）、ＰＤＹ（８本）をそれぞれ出力する構成である。ここで、すべてのアドレス回路でアドレスバッファ回路とプリデコーダ回路は近接して配置されている。主ワード線デコーダ回路ＭＷＤはプリデコード信号ＰＤＸ２１、ＰＤＸ２２、ＰＤＸ３が入力される２５６組の３入力ＮＡＮＤとインバータで構成される。ここで、図６ではチップ最上部に配線されるＭＷＬ１を選択するＮＡＮＤ１１、インバータ１２とチップ最下部に配線されるＭＷＬ２５６を選択するＮＡＮＤ２１、インバータ２２のみを記述している。ブロック選択回路ＢＳはプリデコード信号ＰＤＺとＰＤＸ１が入力される２入力ＮＡＮＤとインバータ各４組（図６では１組のみ記述）で構成され、各々４本のブロック行下位信号ＢＸ（図６では１本のみ記述）を出力する。サブワード線デコーダ回路ＳＷＤは主ワード線ＭＷＬとブロック行下位信号ＢＸが入力される１０２４組の２入力ＮＡＮＤとインバータで構成され、図６ではチップ最上部に配線されるワード線ＳＷＬ１を選択するＮＡＮＤ１３、インバータ１４とチップ最下部に配線されるワード線ＳＷＬ１０２４を駆動するＮＡＮＤ２３、インバータ２４のみを記述している。サブアレイＭＡは１０２４行×６４列構成のメモリセルアレイであるが、１対のビット線ＢＬ・ＢＬｂとＳＷＬ１が接続されるメモリセルＭＣ１（ビット線最上部）とＳＷＬ１０２４が接続されるメモリセルＭＣ２（ビット線最下部）のみを記述している。ビット線の下部に配置されるカラムゲートＣＧは、ビット線に現れるメモリセルの読み出しデータを選択的にセンスアンプＳＡに接続するもので、センスアンプＳＡはその微少電位差を増幅する動作を行う。さらに、読み出しデータは出力回路（図示せず）を介し記憶装置外部に出力される。
【０００５】
このように配置された従来装置において、装置の中で特に大きな寄生容量、寄生抵抗が付加される配線は、セルアレイ内もしくはセルアレイに近接する繰り返し回路内の配線であり、ビット線ＢＬ・ＢＬｂ、ワード線ＳＷＬ、主ワード線ＭＷＬ、ブロック行下位信号ＢＸおよび行上位プリデコード信号ＰＤＸ２１、ＰＤＸ２２、ＰＤＸ３が大きな時定数の配線となる。これは装置のチップサイズを縮小するために、配線幅を微細化し、配線ピッチや層間絶縁膜厚を縮小することによって、抵抗・線間容量が増加するためであり、該当配線はメモリセル、デコーダなど繰り返し回路のゲート容量、ドレイン容量も大きい。図６では、上述配線に接続される寄生抵抗、寄生容量成分を記述しており、例えば行上位プリデコード信号ＰＤＸ２１には、寄生抵抗Ｒ１１、寄生容量Ｃ１１・１２が、ビット線ＢＬ・ＢＬｂには寄生抵抗Ｒ１５・１６、寄生容量Ｃ１９〜２２が接続されている。
【０００６】
【発明が解決しようとする課題】
従来の半導体記憶装置は上記のように構成されているため、以下のような課題がある。
【０００７】
図５及び図６において、読み出し時におけるメモリセルからセンスアンプＳＡの入力までの遅延時間は、ビット線の寄生抵抗Ｒ１５・１６、寄生容量Ｃ１９〜２２によりビット線最上部に配置されるＭＣ１（チップ上部）が最も遅く、センスアンプに近いＭＣ２（チップ下部）が最も速い。一方、行上位プリデコード信号のうち、ＰＤＸ２１、２２はアドレス回路Ｘ２から遠いＭＷＬ２５６側が最も遅く、逆にＰＤＸ３はアドレス回路Ｘ３が装置の下部に配置されているのでＭＷＬ１側が遅い。従って、行上位アドレス回路Ｘ２もしくはＸ３の入力から主ワード線の選択までのタイミングは、チップ上下で同程度遅くなり、行上位アドレス制御の場合のワード線ＳＷＬの選択タイミングは、チップ上部に配線されるＳＷＬ１と下部に配線されるＳＷＬ１０２４が最も遅くなる。総合的に、メモリセルＭＣ１、ＭＣ２における行上位アドレス入力からセンスアンプ入力までの遅延時間を比較すると、両方セルともワード線ＳＷＬの選択タイミングは同じであるから、ＭＣ１の方がビット線の寄生抵抗、寄生容量の分だけ遅延時間が大きくなる。
【０００８】
また図６中のブロック選択回路ＢＳを、前述の特開平４−８９６９５図１、および特開昭５９−７２６９８図３に示されるように、センスアンプ側に配置した場合（この場合下位行アドレス回路Ｘ１、上位列アドレス回路Ｚはチップ下部に配置される）、ブロック行下位信号ＢＸは、寄生抵抗Ｒ１４、寄生容量Ｃ１７・１８によりチップ上部ＳＷＬ１側が最も遅くなり、チップ下部ＳＷＬ１０２４側はその影響が小さい。従って、例えば、行下位アドレス入力からセンスアンプ入力までの遅延時間で比較すると、チップ下部に配置されるＭＣ２はビット線ＢＬ・ＢＬｂ、ブロック行下位信号ＢＸ両方の寄生抵抗の影響を受けないのに対しのに対し、チップ上部に配置されるＭＣ１はビット線ＢＬ・ＢＬｂ、ブロック行下位信号ＢＸ、両配線の寄生抵抗、寄生容量の影響を受け遅延時間が大きくなる。これは列上位アドレスが変化した場合も同様である。
【０００９】
図５に示される１０２４行×６４列のサブアレイ構成の設計例では、ビット対の寄生抵抗・寄生容量に起因するチップ上下のメモリセル間のデータ遅延時間の差は約３ｎｓであり、ブロック行下位信号ＢＸ、行上位プリデコード信号ＰＤＸ２１、ＰＤＸ２２、ＰＤＸ３の寄生抵抗・寄生容量に起因するワード線の遅延差はそれぞれ約２ｎｓとなる。前述のように従来の半導体記憶装置では、行アドレスの選択の仕方、およびメモリセルの配置位置により、ビット線、プリデコード信号の寄生抵抗、寄生容量の影響が異なり、両方の影響を受ける場合と両方の影響を受けない場合では、センスアンプ入力におけるメモリセルデータ出力時間が最大５ｎｓも違うことになる。これはセンスアンプの増幅動作から見ると、センスアンプ動作開始時の入力信号電位差が行アドレスの選択の仕方により異なることになり、特にメモリセルデータ出力が遅い場合、センスアンプが誤動作をおこす危険があるため、センスアンプ動作開始タイミングを速くできず、高速化の障害になっていた。
【００１０】
以上のように、従来の半導体記憶装置は装置内の寄生抵抗、寄生容量に起因して、メモリセルの配置位置によりアクセスタイムが異なり、特にセンスアンプから遠いメモリセルのデータ出力が遅く、高速化が実現できないという課題を有していた。
【００１１】
本発明はかかる課題を解決するためになされたものであり、メモリセルの配置位置によるアクセスタイムの遅れがなく、高速動作が可能な半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルをマトリックス状に配置したメモリセルアレイと、前記メモリセルアレイに近接して配置され前記メモリセルのワード線を選択する複数のワード線デコーダ回路と、前記メモリセルアレイに近接して配置されメモリセルのデータを増幅するセンスアンプ回路と、外部端子から供給されるアドレス信号を受ける複数のアドレスバッファ回路と、前記複数のアドレスバッファ回路より出力される相補アドレス信号を解読する複数のプリデコーダ回路を備える半導体記憶装置において、前記複数のアドレスバッファ回路および複数のプリデコーダ回路のうち、前記ワード線選択に関係するアドレスバッファ回路、および前記ワード線選択に関係するプリデコーダ回路のすべてが、前記メモリセルアレイ領域を挟んで前記センスアンプが配置される領域と反対の領域に配置されることことを特徴とする半導体記憶装置である。
【００１３】
また、外部アドレス端子に対応して設けられるボンディングパッドと、前記ボンディングパッドに近接して配置される少なくとも１段以上のゲート回路より成る入力バッファ回路を備え、前記ワード線選択に関係するアドレスバッファ回路の入力が、前記入力バッファ回路から比較的長い配線を介して接続されることを特徴とする半導体記憶装置である。
【００１４】
【作用】
本発明の半導体記憶装置では、メモリセルのワード線選択に関するアドレスバッファ回路およびプリデコーダ回路のすべてがメモリセルアレイ領域を挟んでセンスアンプ領域と反対側に配置されているので、センスアンプから遠いメモリセルはワード線の選択タイミングが速く、ワード線選択タイミングが遅いメモリセルはセンスアンプから近いので、アドレス入力からセンスアンプ入力までの総合的なアクセスタイムが高速化される。
【００１５】
【発明の実施の形態】
図１は本発明に係わる第１の実施例を示す半導体記憶装置の概略チップ配置を示すものであり、従来装置図５と同様、一例として１２８Ｋワード×８ビット構成の１ＭビットＳＲＡＭの概略チップ配置を示している。図１において、上位行アドレス回路Ｘ３はチップ上部に配置され、アドレスパッドＡ１１、およびチップ反対側に配置されるアドレスパッドＡ１０が接続されている。ブロックを選択する上位列アドレス回路ＺはアドレスパッドＡ４、Ａ５、Ａ６、およびチップ反対側に配置されるアドレスパッドＡ３が接続される。また下位行アドレス回路Ｘ１にはアドレスパッドＡ７、Ａ１２が、上位行アドレス回路Ｘ２にはＡ１４、Ａ１６、Ａ１５、Ａ１３、Ａ６、Ａ９が各々接続されている。それ以外の回路の配置および信号配線は従来装置の図５と同様であり、説明を省略する。本発明の第１実施例の特徴は、メモリセルのワード線ＳＷＬ選択に関係するすべてのアドレス回路、すなわち上位行アドレス回路Ｘ２・Ｘ３、下位行アドレス回路Ｘ１およびブロックを選択する上位列アドレス回路Ｚを、メモリセルアレイ領域ＭＡを挟み、センスアンプＳＡが配置される領域（チップ下部）と反対側（チップ上部）に配置していることである。
【００１６】
図２は図１の概略の等価回路を示すものであり、上位行アドレス回路Ｘ３の配置および上述のアドレスパッドとアドレス回路の接続順が異なる以外、従来装置の図６と同様であり、説明を省略する。
【００１７】
図２において、従来装置と同様、行上位プリデコード信号ＰＤＸ２１、ＰＤＸ２２、ＰＤＸ３およびブロック行下位信号ＢＸには配線抵抗、配線容量、繰り返し回路のドレイン容量、ゲート容量による寄生抵抗、寄生容量が図２に示されるように接続される。本発明の第１実施例では、主ワード線ＭＷＬを選択する上位行アドレス回路Ｘ２・Ｘ３はすべてチップ上部に配置されているから、主ワード線の選択はチップ上部ＭＷＬ１側が速く、チップ下部ＭＷＬ２５６側が上述寄生抵抗の影響を受けて遅くなる。また、ブロック行下位信号ＢＸを選択する下位行アドレス回路Ｘ１、上位列アドレス回路Ｚ、ブロック選択回路ＢＳもチップ上部に配置されているから、ブロック行下位信号ＢＸの選択もチップ上部が速く、チップ下部が遅くなる。従って、メモリセルのワード線選択ＳＷＬに関わる信号配線である主ワード線ＭＷＬ、ブロック行下位信号ＢＸ共、その選択タイミングはチップ上部が速く、チップ下部が遅くなるから、アドレス入力からワード線の選択タイミングは、上位行アドレス（Ｘ２、Ｘ３）、下位行アドレス（Ｘ１）、上位列アドレス（Ｚ）のいずれが変化した場合でも、チップ下部に配線されるＳＷＬ１０２４が最も遅く、チップ上部に配線されるＳＷＬ１が最も速いことになる。一方、読み出し時のメモリセルからセンスアンプ入力までの遅延時間は、従来装置と同様、ビット線の寄生抵抗、寄生容量によりチップ上部のＭＣ１が最も遅く、チップ下部のＭＣ２が最も速い。よって、アドレス入力からセンスアンプ入力までの遅延は、チップ上部に配置されるメモリセル（たとえばＭＣ１）ではビット線の寄生抵抗、寄生容量だけが影響が大きく、チップ下部に配置されるメモリセル（たとえばＭＣ２）ではワード線選択に関するプリデコーダ配線の寄生抵抗、寄生容量だけが影響が大きい。
【００１８】
前述のように従来の半導体記憶装置では、行アドレスの選択の仕方、およびメモリセルの配置位置により、最悪ビット線とプリデコード信号配線両方の寄生抵抗、寄生容量の影響を受け、センスアンプ入力におけるメモリセルデータ出力時間が最大５ｎｓも違ってしまうのに対し、本発明の第１実施例の回路配置を用いることにより、ビット線とプリデコード信号いずれか一方の影響のみで済み、その差は遅延差の差分である１ｎｓだけとなる。従って、センスアンプの動作を不安定にすることなく、動作タイミングを高速化でき、高速アクセスタイムを実現できる。これは書き込み動作においても同様であり、本発明実施例１と同様、メモリセル書き込み回路をセンスアンプ側領域に配置することにより、書き込みパルス幅の高速化も実現できる。
【００１９】
また、一般的に、半導体記憶装置では回路素子数と繰り返し配置の多いセンスアンプ回路、書き込み回路と、回路規模が複雑な入出力回路がチップ面積に占める割合が大きくなるが、本発明の第１実施例では図１のようにアドレス回路を主にチップ上部に配置することで、チップ下部に前記回路群の配置領域を確保することができ、チップサイズの縮小が可能となる。
【００２０】
図３は本発明に係わる第２の実施例である半導体記憶装置の概略チップ配置を示すものである。本発明第２実施例の図３と本発明第１実施例図１との違いは、前述ワード線選択に関係する複数のアドレス回路のうち、前記アドレス回路と対応するボンディングパッドの距離が離れている場合、入力バッファ回路を該当ボンディングパッド近傍に配置し、入力バッファの出力とアドレスバッファ回路を長い配線を介して接続している点である。図３では、上位行アドレス回路Ｘ３とアドレスパッドＡ１０の間に、入力バッファ回路Ａ１０ＩがＡ１０パッドに近接して配置され、アドレスパッドＡ１０の信号をＸ３に伝えるために必要な長い配線が入力バッファＡ１０ＩとＸ３の間におかれている。同様に、上位列アドレス回路ＺとアドレスパッドＡ３の間にも、入力バッファ回路Ａ３ＩがＡ３パッドに近接して配置されている。図４は図３の概略の等価回路を示すものであり、入力バッファ回路Ａ１０Ｉ、Ａ３Ｉはそれぞれ２段のインバータから成る構成である。それ以外の回路の配置および接続は本発明第１実施例の図２と同様であり、説明を省略する。
【００２１】
図４において、アドレス入力信号Ａ１０は、アドレスパッドＡ１０から入力バッファ回路Ａ１０Ｉおよび比較的長い配線Ａ１０Ｓを介して、チップの反対側に配置されるアドレス回路Ｘ３のアドレスバッファ回路に供給される。ここで、配線Ａ１０Ｓは、図３のようにチップ外周に例えば第２層の金属層で配置されるが、前述ビット線やプリデコード信号のように配線幅、配線ピッチを小さくする必要はなく、層間容量も少ない領域であり、また繰り返し回路のゲートなどが接続されないことから寄生抵抗、寄生容量は大きくならない。たとえば１０ｍｍ程度のチップサイズの設計例では、配線のレイアウトやインバータのサイズ調整により、入力バッファＡ１０Ｉのインバータ２段と配線Ａ１０Ｓによる遅延は１ｎｓ程度に抑えられる。アドレス入力信号Ａ３に関しても同様である。その他の構成は本発明の第１実施例と同じであるから、アドレス回路入力からセンスアンプ入力までの遅延時間は、前述のように行アドレスの選択の仕方、およびメモリセルの配置位置により、大きく異なることはない。アドレスＡ３もしくはＡ１０が変化したときのみ、アクセスタイムが上述入力バッファおよび信号配線の遅延分１ｎｓだけ増加するが、従来装置よりも高速であることは変わらない。
【００２２】
本発明の第２実施例は、第１実施例と比べ、アドレスパッドに付加される装置内部の配線容量が小さくでき、装置の外から見た端子容量を小さくすることが可能である。特に半導体記憶装置が使われるシステムで、アドレスバスを複数の半導体記憶装置に共通して接続する場合には、各記憶装置の端子容量を少なくすることが要求されるが、本発明の第２実施例はこのような要求に有効な手段となる。また、一般的な半導体記憶装置では、例えば特開昭６３−２４４６５８に記載されるようにパッケージのリードと内部リードの配置で装置内のボンディングパッドの配置位置が決められる場合が多く、本発明の回路配置をとる場合、必ずしもアドレス回路をボンディングパッドの近傍に配置できない場合がある。このような場合でも本発明の第２実施例を用いることにより、端子容量を増加させることなく、入力部での遅延を最小限に抑えることが可能である。
【００２３】
以上の本発明実施例では、ＳＲＡＭの例を用いて説明してきたが、ＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）でも、ＲＯＭ（リード・オンリー・メモリ）でも、マトリックス状に配置されワード線により選択されるメモリセルアレイと、センスアンプ、アドレスバッファ回路、プリデコーダ回路を備える半導体記憶装置であれば実施可能である。また、本発明実施例では１２８Ｋワード×８ビット構成の１Ｍビット容量の例を用いて説明してきたが、いずれのメモリ容量でも、いずれの語構成でも、行・列アドレスがどのような組み合わせであっても適応できるのは言うまでもない。以上の実施例ではメモリセルワード線選択として分割ワード線選択方式を用いて説明してきたが、これに限定されず、メモリセルアレイ近傍に配置されるワード線デコーダとプリデコーダ回路を備えるいずれの方式にも使用できる。また、パッド配置に関しては、チップの短辺２辺に配置される例で説明してきたが、これに限定されず、長辺側に配置されても、チップ４辺に配置される場合でもよい。
【００２４】
本発明の実施例では図２、図４に示される構成のアドレスバッファ回路、プリデコーダ回路を用い、アドレスバッファ回路とプリデコーダ回路を近接して配置した例で説明したが、これに限定されるものではなく、発明の主旨を逸脱しない範囲で変形可能である。また、第２実施例の入力バッファ回路として図４に示される２段のインバータ回路を例に説明したが、１段でも、３段以上でもよく、インバータ回路に限定されるものではない。
【００２５】
【発明の効果】
以上に述べたように本発明の半導体記憶装置では、メモリセルのワード線選択に関するアドレスバッファ回路およびプリデコーダ回路のすべてをメモリセルアレイ領域を挟んでセンスアンプ領域と反対側に配置することにより、センスアンプから遠いメモリセルほどのワード線選択タイミングを速くできるので、センスアンプの動作を不安定にすることなくセンスアンプ動作タイミングを高速化でき、高速アクセスタイムを実現できる。また、メモリセル書き込み回路センスアンプ側領域に配置することにより、書き込みパルス幅の高速化も実現できる。また、回路素子数と繰り返し配置の多いセンスアンプ回路や回路規模が複雑な入出力回路を効率的に配置することができ、チップサイズの小型化が実現できる。
【００２６】
第２実施例のように、ワード線選択に関するアドレスバッファ回路とボンディングパッドの間にパッドに近接して入力回路を配置することにより、入力部での遅延を最小限に抑えながら装置の端子容量を増加させず本発明を実施できる。また、ボンディングパッドのレイアウト配置に関する自由度を飛躍的に向上させつつ本発明を実施できる。
【００２７】
本発明は、ビット線に接続されるメモリセル数が多い構成の半導体記憶装置ほど効果的であり、特にメモリセルが大きく、セルあたりのビット線容量、抵抗の大きいＳＲＡＭに適している。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体記憶装置の概略配置図。
【図２】本発明の第１実施例を示す半導体記憶装置の等価回路図。
【図３】本発明の第２実施例を示す半導体記憶装置の概略配置図。
【図４】本発明の第２実施例を示す半導体記憶装置の等価回路図。
【図５】従来技術の半導体記憶装置の概略配置図。
【図６】従来技術の半導体記憶装置の等価回路図。
【符号の説明】
Ａ０〜Ａ１６            アドレス入力
Ｘ１                    下位行アドレス回路
Ｘ２、Ｘ３              上位行アドレス回路、
Ｚ                      上位列アドレス回路
Ｙ                      下位列アドレス回路
ＭＷＤ                  主ワード線デコーダ回路
ＳＷＤ                  サブワード線デコーダ回路
ＣＧ                    カラムゲート
ＢＬＥＱ                ビット線イコライズ回路
ＳＡ                    センスアンプ回路
ＢＳ                    ブロック選択回路
ＭＷＬ                                    主ワード線
ＳＷＬ                                    ワード線
ＢＬ、ＢＬｂ                        ビット線
ＭＣ１、ＭＣ２                    メモリセル
ＰＤＸ                  行上位プリデコード信号
ＢＸ                                        ブロック行下位信号
【図１】
0003586946.tif 000002
【図２】
0003586946.tif 000003
【図３】
0003586946.tif 000004
【図４】
0003586946.tif 000005
【図５】
0003586946.tif 000006
【図６】
0003586946.tif 000007