(57)【特許請求の範囲】
【請求項１】
少なくとも電源投入直後に入力される入力信号に基づいて、リセット期間を有するリセット信号を生成するリセット信号生成回路と、
前記リセット信号に基づいて、ラッチ出力を初期化する初期化回路を備えた少なくとも一つのラッチ回路と、
前記リセット信号生成回路に接続された第１のパッド端子と、
前記初期化回路の出力線に接続された少なくとも一つの第２のパッド端子と、
を有し、
前記リセット信号生成回路は、前記リセット信号の前記リセット期間に相当するパルス幅を可変設定する遅延回路を有し、
前記遅延回路は、前記第１のパッド端子に接続される負荷に従って前記パルス幅を可変としたことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記第１のパッド端子は、前記遅延回路の出力線に接続されていることを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記第１のパッド端子は、前記遅延回路の入力線に接続されていることを特徴とする半導体集積回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記初期化回路の出力線に接続されたヒューズ素子をさらに有し、前記ヒューズ素子のオープンまたはショート状態によって、前記ラッチ出力の論理が決定されることを特徴とする半導体集積回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記リセット信号生成回路を構成する複数の回路素子のうち、前記第１のパッド端子が接続される位置の前段の回路素子の出力インピーダンスをＲ１とし、前記第１のパッド端子に接続される負荷容量をＣ１とし、前記初期化回路の出力インピーダンスをＲ２とし、前記第２のパッド端子に接続される負荷容量をＣ２としたとき、
Ｃ１・Ｒ１＞Ｃ２・Ｒ２の関係が成立することを特徴とする半導体集積回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記リセット信号生成回路は、前記入力信号と、前記入力信号を前記遅延回路にて遅延させた遅延信号とから前記リセット期間のパルス幅を有するワンショットのリセット信号を生成するワンショットパルス生成回路を含むことを特徴とする半導体集積回路。
【請求項７】
請求項１乃至５のいずれかにおいて、
前記リセット信号生成回路は、
前記入力信号に基づいてワンショットパルスを生成するワンショットパルス生成回路と、
前記遅延回路を含み、前記ワンショットパルスのパルス幅を前記第１のパッド端子に接続される負荷に従って可変とするパルス幅可変回路と、
を有することを特徴とする半導体集積回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記入力信号は、前記電源投入直後から電源切断までの間に、前記リセット信号生成回路に複数回入力されることを特徴とする半導体集積回路。
【請求項９】
請求項８において、
パワーオンリセット信号と他の信号との論理和をとる論理和回路をさらに有し、前記論理和回路の出力信号が前記リセット信号生成回路への前記入力信号であることを特徴とする半導体集積回路。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記ラッチ出力に基づいて、基準電圧を生成する基準電圧生成回路をさらに有することを特徴後する半導体集積回路。
【請求項１１】
請求項１０において、
前記基準電圧生成回路からの出力電圧に基づいて、複数レベルの液晶駆動電圧を生成する液晶駆動電圧生成回路をさらに有することを特徴とする半導体集積回路。
【請求項１２】
請求項１乃至９のいずれかにおいて、
前記ラッチ出力に基づいて、基準周波数を発振する基準周波数発振回路をさらに有することを特徴後する半導体集積回路。
【請求項１３】
請求項１２において、
前記基準周波数発振回路からの出力周波数を、液晶を交流駆動するための交流化信号として用いることを特徴とする半導体集積回路。
【請求項１４】
請求項１乃至１３のいずれかに記載の半導体集積回路にて構成される液晶ドライバＩＣと、
前記液晶ドライバＩＣにより駆動される液晶パネルと、
を有することを特徴とする液晶装置。
【請求項１５】
請求項１４に記載の液晶装置を有することを特徴とする電子機器。
【請求項１６】
半導体集積回路の複数のパッド端子にプローブ針をコンタクトする第１工程と、
前記複数のパッド端子中の第１のパッド端子に接続される負荷に従って遅延回路によりリセット期間に相当するパルス幅を可変設定し、そのパルス幅を有するリセット信号を、前記半導体集積回路内のリセット信号生成回路にて生成する第２工程と、
初期化回路を有する少なくとも一つのラッチ回路にて、前記リセット信号に基づいてラッチ出力を前記初期化回路により初期化する第３工程と、
前記複数のパッド中の第２のパッドが前記初期化回路の出力線に接続され、前記第２のパッドを介して、前記初期化回路の出力電圧をモニタする第４工程と、
を有することを特徴とする半導体集積回路の検査方法。
【請求項１７】
請求項１６において、
初期化されたラッチ出力に基づいて設定される基準信号をモニタする第５工程と、
前記第５工程でのモニタ結果に基づいて、前記初期化回路の出力線に接続されたヒューズ素子を切断する第６工程と、
をさらに有することを特徴とする半導体集積回路の検査方法。
【請求項１８】
請求項１７において、
前記第６工程後に、切断された前記ヒューズ素子により変更された前記初期化回路の出力を、前記第２のパッド端子を介してモニタする第７工程をさらに有することを特徴とする半導体集積回路の検査方法。
【請求項１９】
請求項１７または１８において、
前記第５工程にてモニタされる基準信号は、複数レベルの液晶駆動電圧を生成するための基準となる電圧であることを特徴とする半導体集積回路の検査方法。
【請求項２０】
請求項１７または１８において、
前記第５工程にてモニタされる基準信号は、液晶を交流駆動するための交流化信号であることを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、液晶装置及び電子機器並びに半導体集積回路の検査方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の半導体集積回路では、例えばパワーオンリセット信号に基づいて、ラッチ回路の出力を初期化しているものがある。そして、そのラッチ回路の出力に基づいて、半導体集積回路が適正に動作するための電圧、周波数などを設定することができる。半導体集積回路は、素子のばらつきにより性能が異なってしまう。これを解消するために、工場から半導体集積回路を出荷する前に、個々の半導体集積回路にて適正な駆動条件が得られるように、ラッチ回路の出力を例えばヒューズ素子の切断等によって調整している。
【０００３】
この種の調整は、個々の半導体集積回路に分断される前の半導体ウエハをプローブ装置にセットすることで実施される。すなわち、プローブ装置では、半導体ウエハ上のチップの全パッド端子にプローブ針をコンタクトさせて、各チップの電気的測定をテスタにて実施している。
【０００４】
ところが、ウエハ状態での調整では、半導体集積回路内のラッチ回路を正常に動作させることができず、半導体集積回路内にて生成される基準電圧、基準周波数を適正範囲に調整することができない場合があった。
【０００５】
本発明者等は、この原因を鋭意追求した結果、ウエハ状態等での調整時と、半導体集積回路の実使用時とで、半導体集積回路の駆動条件が異なることに起因していることを見出した。
【０００６】
そこで、本発明の目的は、ウエハ状態等での調整時と出荷後の実使用時とで駆動条件が異なる場合であっても、いずれの場合もラッチ回路を適正に動作させることができる半導体集積回路、液晶装置及び電子機器並びに半導体集積回路の調整方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の一態様に係る半導体集積回路は、少なくとも電源投入直後に入力される入力信号に基づいて、リセット期間を有するリセット信号を生成するリセット信号生成回路と、前記リセット信号に基づいて、ラッチ出力を初期化する初期化回路を備えた少なくとも一つのラッチ回路と、前記リセット信号生成回路に接続された第１のパッド端子と、前記初期化回路の出力線に接続された少なくとも一つの第２のパッド端子とを有する。前記リセット信号生成回路は、前記リセット信号の前記リセット期間に相当するパルス幅を可変設定する遅延回路を有する。この遅延回路は、前記第１のパッド端子に接続される負荷に従って前記パルス幅を可変する。
【０００８】
本発明の一態様によれば、半導体集積回路が電子機器に組み込まれた通常使用時には、第１，第２のパッド端子は使用されないので、これに接続される負荷は存在しない。よって、初期化回路がその初期化動作に要する時間は短く、遅延回路によって設定されるリセット期間も短くなる。半導体集積回路の検査時には、第１，第２のパッド端子はプローブ針、ケーブルを介してテスターに接続され、それらに接続される負荷容量が増大する。よって、初期化回路がその初期化動作に要する時間が長くなるが、それに合わせて遅延回路にて設定されるリセット期間も長くなる。よって、いずれの場合もリセット期間内に初期化動作を実施でき、しかも遅延回路の面積を増大させる必要もない。
【０００９】
ここで、第１のパッド端子は遅延回路の出力線に接続されてもよいし、あるいは遅延回路の入力線に接続されてもよい。第１のパッド電極に接続される負荷に応じて、遅延回路にてパルス幅を可変できるからである。
【００１０】
初期化回路の出力線にヒューズ素子を接続し、そのヒューズ素子のオープンまたはショート状態によって、ラッチ出力の論理を決定するようにしても良い。
【００１１】
ここで、リセット信号生成回路を構成する複数の回路素子のうち、第１のパッド端子が接続される位置の前段の回路素子の出力インピーダンスをＲ１とし、第１のパッド端子に接続される負荷容量をＣ１とし、初期化回路の出力インピーダンスをＲ２とし、第２のパッド端子に接続される負荷容量をＣ２としたとき、
Ｃ１・Ｒ１＞Ｃ２・Ｒ２の関係が成立することが好ましい。
こうすると、初期化回路が初期化に要する動作時間よりも、リセット期間を確実に長く設定できるからである。
【００１２】
リセット信号生成回路は、入力信号と、その入力信号を遅延回路にて遅延させた遅延信号とから、リセット期間に相当するパルス幅を有するワンショットのリセット信号を生成するワンショットパルス生成回路を含むことができる。
【００１３】
これに代えて、リセット信号生成回路は、入力信号に基づいてワンショットパルスを生成するワンショットパルス生成回路と、そのワンショットパルスのパルス幅を第１のパッド端子に接続される負荷に従って遅延回路にて可変とするパルス幅可変回路とを含んでも良い。
【００１４】
入力信号は、電源投入直後から電源切断までの間に、リセット信号生成回路に複数回入力されることが好ましい。ノイズ等によって、初期化されたラッチデータが変わってしまうことがある。このような場合でも、そのラッチデータの変更後に入力される入力信号に基づいて、ラッチ出力を再度初期化することができる。
【００１５】
このためには、パワーオンリセット信号と他の信号との論理和をとる論理和回路をさらに設けることが好ましい。この論理和回路の出力信号がリセット信号生成回路へ入力されれば、ノイズの悪影響を解消できる。
【００１６】
このように、確実に初期化されたラッチ出力に基づいて、基準電圧を生成する基準電圧生成回路を半導体集積回路に設けることができる。さらには、その基準電圧生成回路からの出力電圧に基づいて、複数レベルの液晶駆動電圧を生成する液晶駆動電圧生成回路を設けることができる。液晶駆動電圧は、画質に直に影響するので高い精度が求められるが、本発明により高精度の液晶駆動電圧を生成できる。
【００１７】
この他、確実に初期化されたラッチ出力に基づいて、基準周波数を発振する基準周波数発振回路を半導体集積回路内に設けても良い。さらには、その基準周波数発振回路からの出力周波数を、液晶を交流駆動するための交流化信号として用いることができる。液晶の交流化信号の周波数も、画面のちらつきなどに影響するため高い精度が求められるが、本発明により高精度の交流化信号を生成できる。
【００１８】
以上のような半導体集積回路にて構成される液晶ドライバＩＣと、その液晶ドライバＩＣにより駆動される液晶パネルとで液晶装置を構成すれば、画質が高くちらつきの少ない液晶表示が実現できる。また、この液晶装置は、各種電子機器の表示部として用いることができる。
【００１９】
本発明の他の態様に係る半導体集積回路の検査方法は、
半導体集積回路の複数のパッド端子にプローブ針をコンタクトする第１工程と、
前記複数のパッド端子中の第１のパッド端子に接続される負荷に従って決定されるパルス幅を有するリセット信号を、前記半導体集積回路内のリセット信号生成回路にて生成する第２工程と、
初期化回路を有する少なくとも一つのラッチ回路にて、前記リセット信号に基づいてラッチ出力を前記初期化回路により初期化する第３工程と、
前記複数のパッド中の第２のパッドを介して、前記初期化回路の出力電圧をモニタする第４工程と、
を有することを特徴とする。
【００２０】
本発明方法においても、本発明装置の検査時での作用と同様にして、初期化回路が初期化動作に要する時間よりもリセット期間を長く設定することができる。
【００２１】
初期化されたラッチ出力に基づいて設定される基準信号（電圧、周波数など）をモニタする第５工程を設けることで、半導体集積回路の電気的特性を検査することができる。
【００２２】
さらには、この第５工程でのモニタ結果に基づいて、初期化回路の出力線に接続されたヒューズ素子を切断する第６工程をさらに設けることができる。ヒューズ素子の切断により、半導体集積回路個々のばらつきを解消するように調整することができる。
【００２３】
その第６工程後に、切断されたヒューズ素子により変更された初期化回路の出力を、第２のパッド端子を介してモニタする第７工程をさらに設けても良い。この第７工程の実施により、ヒューズ素子が切断されたか否かを判定できる。
【００２４】
ここで、第５工程にてモニタされる基準信号は、液晶ドライバＩＣの場合では、複数レベルの液晶駆動電圧を生成するための基準となる電圧、あるいは液晶を交流駆動するための交流化信号とすることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２６】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体集積回路の要部を示している。図１に示す半導体集積回路は、リセット信号生成回路１０とラッチ回路２０とを有する。リセット信号生成回路１０は、ワンショットパルス生成回路にて構成されている。このリセット信号生成回路１０には、図２に示すように、電源投入直後に入力される入力信号（例えばパワーオンリセット信号）１１が入力され、図２に示すように所定期間ＬＯＷとなるリセット期間Ｔ１を有するリセット信号１２がリセット信号生成回路１０より出力される。このリセット信号生成回路１０は、インバータ１３、遅延回路１４及びナンドゲート１５を有する。ナンドゲート１５の一方の入力端子には入力信号１１が入力される。ナンドゲート１５の他方の入力端子には、入力信号１１がインバータ１３及び遅延回路１５を経由して遅延された遅延信号（図２参照）が入力される。よって、ナンドゲート１５の出力であるリセット信号１２は、図２に示すように、入力信号１１の立ち上がりエッジから遅延信号の立ち上がりエッジまでの間にＬＯＷとなるリセット期間Ｔ１を有するワンショットパルスとなる。
【００２７】
ラッチ回路２０では、ヒューズ素子２２のショートたまはオープン状態に応じた論理がラッチ出力２１として得られる。このラッチ回路２０は、ヒューズ素子２２の他に、初期化回路として機能するナンドゲート２３と、ナンドゲート２３の出力線の電位を反転させてラッチ出力２１を取り出すインバータ２４とを有する。ナンドゲート２３には、リセット信号１２とラッチ出力２１とが入力される。
【００２８】
ヒューズ素子２２は、ナンドゲート２３の出力線と接地との間に接続されている。このヒューズ素子２２は、一般的にポリシリコンやアルミニウム等で形成されている。そして、このヒューズ素子２２は、半導体集積回路固有の情報をもたせるために使用される。つまり、半導体集積回路の検査工程などにおいて、ヒューズ素子２２をショート状態のままに維持させるか、あるいは、例えば高電圧によるジュール熱によりヒューズ素子２２を溶断させてオープン状態とさせることができる。このように、ヒューズ素子２２はショート状態とオープン状態とのいずれかの状態とすることができ、その各状態によってラッチ出力２１の論理が決定される。
【００２９】
また、図１に示す半導体集積回路には、図３に示すように多数のパッド端子３０が備えられているが、図１には半導体製造メーカのみが使用する２つのパッド端子が図示されている。その一つは遅延制御端子（第１のパッド端子）３２であり、他の一つはヒューズ端子（第２のパッド端子）３４である。
【００３０】
遅延制御端子３２はリセット信号生成回路１０の遅延回路１４の例えば出力線に接続され、ヒューズ端子３４はナンドゲート２３の出力線に接続されている。この遅延制御端子３２及びヒューズ端子３４を含む全パッド端子には、図３に示すように、半導体集積回路を半導体ウエハの状態で検査する際に、プローブ針４０がコンタクトされる。ただし、図１に示す半導体集積回路を購入した顧客は、遅延制御端子３２及びヒューズ端子３４を使用することはない。
【００３１】
（通常使用時の動作）
この半導体集積回路が電子機器に搭載された後の通常使用時は、遅延制御端子３２及びヒューズ端子３４に接続される負荷は存在しない。この通常使用時の動作は下記の通りである。
【００３２】
ラッチ回路２０からのラッチ出力２１は、半導体集積回路への電源投入時の状態にあっては、ＨＩＧＨまたはＬＯＷのどちらかで不定となる。そこで、電源直後に入力される例えばパワーオンリセット信号を入力信号１１とすることで、ラッチ出力２１を初期化している。
【００３３】
入力信号１１に基づいてリセット信号１２がリセット信号生成回路１０にて生成される。ここで、通常使用時には、遅延回路１４にて入力信号１１を遅延する量は、遅延回路１１を構成するインバータ等の遅延素子に依存して定められる。遅延制御端子３２には負荷が接続されていないからである。この通常使用時にリセット信号生成回路１０より出力されるリセット信号１２は、図２に示すように、ＬＯＷとなるリセット期間Ｔ１を有する。
【００３４】
このリセット信号１２がラッチ回路２０のナンドゲート２３に入力される。このとき、リセット信号１２がＬＯＷであれば、ラッチ出力２１の論理に拘らず、ナンドゲート２３の出力は必ずＨＩＧＨとなる。ここで、ナンドゲート２３の出力電位（ヒューズ端子３４の電位）は、電源投入時は不定であるが、仮にＬＯＷであった場合には、図２に示すようにＨＩＧＨに引き上げられる。
【００３５】
ヒューズ端子３４の電位がＬＯＷよりＨＩＧＨまで引き上げられるのに要する時間Ｔ２（図２参照）は、ナンドゲート２３の出力インピーダンスと、ナンドゲート２３の出力線に接続される寄生容量、負荷容量とにより定まる時定数τに依存する。通常使用時にあっては、ヒューズ端子３４に負荷が接続されないので、時間Ｔ２は比較的短い。よって、リセット期間Ｔ１内に余裕をもってヒューズ端子３４の電位が初期化される。
【００３６】
ここで、ヒューズ素子２２がオープン状態であると、ナンドゲート２３の出力（ＨＩＧＨ）がインバータ２４で反転されることで、ラッチ出力２１はＬＯＷに初期化される。この意味で、ナンドゲート２３は初期化回路を構成している。この初期化後は、リセット信号１２がＬＯＷからＨＩＧＨになっても、ラッチ出力２１はＬＯＷが維持される。
【００３７】
一方、ヒューズ素子２２がショート状態である場合には、上記とは異なり、ラッチ出力２１をＨＩＧＨとする必要がある。このとき、ナンドゲート２３の出力線が接地されることを利用して、インバータ２４への入力をＬＯＷとし、その反転出力であるラッチ出力２１はＨＩＧＨとなる。
【００３８】
すなわち、図２に示すようにリセット信号１２がＬＯＷとなると、上記と同様にナンドゲート２３の出力にはＨＩＧＨとなる。その一方で、ヒューズ素子２２がショート状態であるため、ナンドゲート２３の出力線はヒューズ素子２２を介して接地されている。ここで、図１に示すように、ナンドゲート２３のＨＩＧＨ出力時の出力インピーダンスをＲＡとし、ヒューズ素子２２の抵抗値をＲＢとする。このとき、ヒューズ端子３４の電圧Ｖ１とナンドゲート３３の出力電圧Ｖ２との間には、下記の式が成立する。
【００３９】
Ｖ１＝Ｖ２・ＲＢ／（ＲＡ＋ＲＢ）
ここで、ヒューズ素子２２の抵抗値ＲＢは、その溶断を容易に行うために、数百Ω〜数ＫΩである。インバータ２４への入力をＬＯＷとするためには、ナンドゲート２３の出力インピーダンスＲＡが、ヒューズ素子２２の抵抗値ＲＢよりも十分に高く設定されれば良いことが、上記式より理解される。
【００４０】
なお、ラッチ出力２１がＨＩＧＨに初期化された後に、リセット信号１２がＬＯＷよりＨＩＧＨになっても、ラッチ出力１２はＨＩＧＨに保持される。
【００４１】
このように、電源投入時に不定であったラッチ出力２１は、初期化回路であるナンドゲート２３によって初期化され、ヒューズ素子２２がオープン状態であればＬＯＷ、ヒューズ素子２２がショート状態であればＨＩＧＨとなる。
【００４２】
従って、このラッチ出力２１を利用することで、ヒューズ素子２２のショートまたはオープン状態に応じた半導体集積回路固有の情報を設定できる。なお、この詳細については後述する。
【００４３】
また、通常使用時のリセット期間Ｔ１は、ナンドゲート２３の動作時間Ｔ２に合わせて比較的短く設定できる。リセット期間Ｔ１が短いと、消費電力を低くできるという効果がある。なぜなら、ヒューズ素子２２がショート状態のときのリセット期間Ｔ１では、電源→ナンドゲート２３→ヒューズ素子２２→グランドという電流経路が生ずるからである。さらに、リセット期間Ｔ１が短くて済むので、遅延回路１４の回路規模を大きくする必要はなく、その専有面積が少なくて済むという利点もある。
【００４４】
（半導体集積回路の検査工程）
半導体集積回路は、半導体ウエハ上に搭載されて未だ分断されない状態にて、プローブ装置によりその電気的特性が検査される。このとき、図３に示すように、半導体集積回路の全パッド端子３０，３２，３４…にプローブ針４０がコンタクトされる。
【００４５】
この各プローブ針４０には、ケーブル等の長い配線経路を介してテスターに接続されている。よって、遅延制御端子３２及びヒューズ端子３４には、上述の通常使用時とは異なり、大きな負荷が接続されることになる。この負荷とは、プローブ針及びケーブルの配線容量、テスターの入出力寄生容量などである。
【００４６】
ここで、ヒューズ端子３４に接続される負荷により、ラッチ回路２０での動作時間がより多く必要となる。このため、通常使用時に用いた図２に示すリセット期間Ｔ１内では、ラッチ回路２０での動作が終了しなくなってしまう。
【００４７】
ここで、ナンドゲート２３の出力インピーダンスＲＡは、上述した理由により、ヒューズ素子２２の抵抗値ＲＢよりも十分に高く設定されている。時定数τ＝Ｃ（容量）×Ｒ（抵抗値）で表されるが、この時定数τのうち抵抗値（出力インピーダンスＲＡ）の値が大きいと、容量（Ｃ）が変化することで、時定数τの変化の絶対量が大きくなる。
【００４８】
よって、ナンドゲート２３の出力線に、図示しない静電気保護回路の寄生容量（詳細は後述する）に加えて、ヒューズ端子３４を介して負荷容量が接続されたときには、ナンドゲート２３での動作時間が大幅に増加することになる。
【００４９】
そこで、図１に示す半導体集積回路では、遅延回路１４を構成する多段のインバータなどの遅延素子等によって設定される遅延時間に加えて、遅延制御端子３２に付加された寄生容量、負荷容量によって定まる遅延時間を上乗せし、リセット信号１２のリセット期間を、図４に示す期間Ｔ３とし、図２に示す期間Ｔ１よりも長く設定している。
【００５０】
図４は、ヒューズ素子２２がオープン状態であった時のラッチ出力２１の初期化動作を示すタイミングチャートである。
【００５１】
図４に示すように、遅延制御端子３２にプローブ針４０がコンタクトされた状態では、入力信号１１がＨＩＧＨとなった後にＬＯＷとなるリセット信号１２のリセット期間Ｔ３は、図２に示すリセット期間Ｔ１より長くなる。
【００５２】
一方、ヒューズ端子３４にプローブ針４０がコンタクトされた状態では、図４に示すように、電源投入時のヒューズ端子３４の不定電位であるＬＯＷから、ナンドゲート２３の動作によってＨＩＧＨに引き上げるまでに要する時間をＴ４とする。この時間Ｔ４は、図２に示す通常使用時の対応する時間Ｔ２よりも長くなる。
【００５３】
しかし、本実施の形態では、リセット期間Ｔ３をラッチ回路２０の動作時間Ｔ４よりも長く設定している。このため、リセット期間Ｔ３内にヒューズ端子３４の不定電位ＬＯＷをＨＩＧＨまで引き上げることができる。
【００５４】
同様に、ナンドゲート２３の出力をインバータ２４により反転することで得られるラッチ出力２１を、リセット期間Ｔ３内にて不定電位ＨＩＧＨよりＬＯＷに初期化することが可能となる。
【００５５】
従って、本実施の形態では、通常使用時にリセット期間Ｔ１を必要最低限に設定すれば、半導体集積回路の検査工程においてヒューズ端子３４にプローブ針４０、ケーブル及びテスターなどの負荷容量が付加されても、ラッチ回路２０を安定して動作させることができる。
【００５６】
（パッド端子に接続される容量等について）
まず、寄生容量について説明する。半導体集積回路は極めて微細なルールで製造されているため、外部からの静電気に対する保護回路が必須である。図５は、ＧＣＤ（Ｇａｔｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｄｉｏｄｅ）を用いた静電気保護回路の一例を示している。図３に示すパッド端子３０，３２，３４等には、図５に示すように、高濃度の拡散層などにて形成される保護抵抗５０，５２と、十分な静電気耐圧を得るために一般に数百μｍ程度の広いゲート幅を有する保護トランジスタ５４，５６が接続される。
【００５７】
ここで、保護トランジスタ５４，５６の寄生容量Ｃ（シリコン上の半導体でのジャンクション容量）は、下記の式にて算出される。
【００５８】
【数１】
0003601418.tif 000002
【００５９】
ここで、εｓｉ：シリコン（Ｓｉ）の比誘電率
ε：真空中の比誘電率
ｑ：電荷量
ＮＤ：アクセプタの濃度
ＶＡ：接合間の仕事関数差
ＶＢ：バイアス
この式に基づいて寄生容量Ｃを算出する。まず、３Ｖ印加時における単位面積あたりの容量Ｃは一般に０．０１〜０．０５ｐＦ／ｍｍ２程度となる。Ｗ＝５００μｍである保護トランジスタの寄生容量Ｃは、ドレイン面積を５００μｍ×３μｍと仮定すれば、約０．０１〜０．０５ｐＦとなる。
【００６０】
この寄生容量Ｃの値は半導体集積回路の製造工程のばらつき等により変動するものである。よって、半導体集積回路を１０〜１００ＭＨｚの高速で動作させる場合、つまりリセット信号１２のパルス幅が数十ｎｓ〜数百ｎｓである場合、この寄生容量Ｃが時定数として無視できなくなる。さらに、近年は半導体プロセスの微細化が進んでいるため、静電気保護回路に求められる耐圧がより高くなり、寄生容量Ｃも大きくならざるを得ない。
【００６１】
図６は、ダイオード６０，６２を用いた静電気保護回路を示している。ダイオード６０，６２の面積は数百μｍ２となり、図５の静電気保護回路の場合と同様に、高速動作の際の寄生容量Ｃが無視できない。
【００６２】
次に、パッド端子３０，３２，３４に接続される負荷容量について説明する。半導体集積回路の電気的測定に必要なパッド端子３０，３２は、その検査工程時にプローブ針４０、ケーブルなどを介してＬＳＩテスターに接続される。ＬＳＩテスターの入出力容量は、一般的に１０ｐＦ〜１００ｐＦとなり、これが負荷容量となる。
【００６３】
ラッチ出力２０を検査時に動作させる際には、この大きな負荷容量に起因して、上述した通り動作時間が長くなるのである。そこで、本実施の形態では遅延制御端子３２を設け、検査時には遅延制御端子３２にもプローブ針４０をコンタクトし、その遅延制御端子３２に接続される負荷容量に従って、リセット信号１２のリセット期間を長くしているのである。
【００６４】
ここで、図１に示す遅延回路１４の出力インピーダンスをＲ１とし、遅延制御端子３２に接続される負荷容量をＣ１とし、ナンドゲート２３の出力インピーダンスをＲ２とし、ヒューズ端子３４接続される負荷容量をＣ２と定義する。このとき、Ｃ１・Ｒ１＞Ｃ２・Ｒ２の関係が成立すれば、検査工程時でも図４に示す期間Ｔ３，Ｔ４の関係がＴ３＞Ｔ４となり、ラッチ回路２０の誤動作を防止できる。
【００６５】
（比較例の説明）
図７は比較例である半導体集積回路の要部を示し、図８は検査時における初期化動作のタイミングチャートを示している。
【００６６】
図７に示す比較例では、図１と同一のリセット信号生成回路７０、ラッチ回路７２及びヒューズ端子７４を有するが、図１の実施形態とは異なり遅延制御端子３２は設けられていない。この比較例の回路を図３に示すようにして検査すると、ラッチ回路７２での動作時間はヒューズ端子７４に接続される負荷に従って、図８に示すように時間Ｔ４に延長される。その一方で、リセット信号７１のリセット期間Ｔ１はリセット信号生成回路内の遅延素子によってのみ定められている。よって、電源投入時のヒューズ端子７４の不定電位ＬＯＷから、ナンドゲート２３の動作によってＨＩＧＨに引き上げるまでに要する時間Ｔ４の方が、図８に示すリセット期間Ｔ１よりも長くなる。このため、図８に示すように、ヒューズ端子７４の不定電位ＬＯＷが初期化されず、不定電位ＬＯＷを維持することになってしまう。結果として、ラッチ出力７３も、ヒューズ素子７５がオープン状態の時に得られるべきＬＯＷ電位とはならずに、不定電位であるＨＩＧＨ電位が維持されてしまう。
【００６７】
従って、比較例の構成によれば、ヒューズ端子７４の電位及びラッチ出力７３が初期化されずに不定のままとなるので、正確な電気的測定検査を実施することができない。
【００６８】
これを防止するために、リセット期間Ｔ１を長くすれば、検査時にラッチ回路７２を安定動作させることが可能となる。しかし、このためにはリセット信号生成回路７０内の遅延回路の面積を大きくせざるを得ない。さらには、通常使用時にラッチ回路７２で消費される電力が増大し、携帯電話機などでは致命的な欠点が生じてしまう。
【００６９】
＜第２の実施の形態＞
図９は、本発明の第２の実施の形態に係る半導体集積回路の要部を示している。図９に示す半導体集積回路は、ワンショットパルス生成回路８０とパルス幅可変回路９０とによりリセットパルス生成回路を構成している点が、図１に示す回路と異なっている。よって、図９に示す部材のうち、図１と同一機能を有する部材については、図１と同一符号を付してその詳細な説明を省略する。
【００７０】
図９に示すワンショットパルス生成回路８０は、図１に示すリセット信号生成回路１０と同一の回路素子からなり、インバータ８２、遅延回路８３及びナンドゲート８４を有する。この遅延回路８３には遅延制御端子３２が接続されていない。よって、図９に示すワンショットパルス生成回路８０は、図１０に示すように、入力信号１１が入力されることで、パルス幅ＴＡが常に一定のワンショットパルス８１が生成される。
【００７１】
図９に示すパルス幅可変回路９０は、ワンショットパルス８１のパルス幅ＴＡを、図１０または図１１に示すように、より広いパルス幅ＴＢまたはＴＣとなるように変更したリセット信号９１を生成するものである。
【００７２】
このパルス幅可変回路９０は、インバータ９２，９３と、２つのノアゲート９４，９５から成るＲＳ（セット・リセット）ラッチ回路９６と、遅延回路９７とを有する。遅延制御端子３２は、遅延回路９７の出力線に接続されている。
【００７３】
図１０は、通常使用時におけるラッチ出力の初期化動作を示し、図１１は半導体集積回路の検査時におけるラッチ出力の初期化動作を示している。図１０は図２に、図１１は図４にそれぞれ対応している。図１０及び図１１では、ワンショットパルス８１のパルス幅ＴＡは共に等しいが、遅延制御端子３２に接続される負荷の相違により、リセット信号のパルス幅は、図１０に示すパルス幅ＴＢよりも図１１に示すパルス幅ＴＣの方が広くなっている。よって、この第２の実施の形態でも、第１の実施の形態と同様な効果を奏することができる。
【００７４】
＜第３の実施の形態＞
この第３の実施の形態は、図１または図９に示すワンショットパルス生成回路１０，９０に入力される入力信号を変更している。図１２に示すように、ワンショットパルス生成回路１０（９０）の入力端子には、オアゲート１６の出力線が接続されている。このオアゲート１６には、パワーオンリセット信号１７と、他の信号１８とが入力される。
【００７５】
パワーオンリセット信号１７がＨＩＧＨになれば、オアゲート１６の出力がＨＩＧＨとなり、上述した第１，第２の実施の形態にて説明した入力信号１１が得られる。
【００７６】
この第３の実施の形態では、オアゲート１６に入力される他の信号１８をＨＩＧＨとすることで、ラッチ出力を複数回に亘って初期化するものである。
【００７７】
図１，図９に示すワンショットパルス生成回路１０，９０は、パワーオンリセット信号によってのみワンショットパルスを生成するので、電源投入直後に１回しかラッチ出力の初期化ができない。
【００７８】
しかし、この半導体集積回路は、ヒューズ端子３４から回り込んだ静電気などのノイズの影響を受けやすい。このノイズによってラッチ回路が誤動作して、初期化されたラッチデータが変わってしまうと、機器の誤動作を招いてしまう。この誤動作は、電源を再投入してパワーオンリセット信号をアクティブにしない限り解消できない。
【００７９】
そこで、第３の実施の形態では、電源投入後から電源切断に至るまで、定期的または不定期にラッチ出力の初期化を複数回実施するものである。
【００８０】
他の信号としては、図１または図９に示す半導体集積回路に接続されたマイクロコントローラが稼動している間に、そのマイクロコントローラから出力される信号を利用できる。例えば、図１または図９に示す半導体集積回路内にメモリが内蔵されている場合、他の信号１８として、ライト信号、リード信号等を用いることができる。あるいは、他の信号１８としてテストモード解除信号を利用しても良い。これらの各信号は、マイクロコンピュータの稼動期間にある頻度でアクティブとなるので、その頻度でラッチ出力を初期化することができる。
【００８１】
なお、パワーオンリセット信号１７及び他の信号１８がローアクティブである場合には、論理輪回路として、オアゲートに代えてノアゲートを用いればよい。
【００８２】
＜第４の実施の形態＞
次に、本発明に係る半導体集積回路を液晶ドライバＩＣに適用し、この液晶ドライバＩＣを含む液晶装置が搭載される電子機器を携帯電話機とした実施形態について説明する。
【００８３】
（液晶装置の全体概要）
本実施の形態に係る液晶装置は、図１３に示す構造を有する。この液晶装置１００は、２枚のガラス基板１１０，１１２間に液晶１１４を封入した液晶パネルを有する。一方のガラス基板１１０に液晶表示ドライバＩＣ１２０が搭載される。このガラス基板１１０と、ＭＰＵ２１０が搭載された印刷回路基板２００とは、コネクタ（例えばゼブラゴムなどの弾性接続部材）１３０により接続されている。なお、図１に示す液晶装置１００は、透過型液晶装置であればバックライトまたはサイドライトが搭載されるが、反射型であれば光源は不要である。
【００８４】
この液晶装置１００は、図１４に示すように携帯電話機３００に液晶表示部１０２が露出するように配置される。携帯電話機３００は、液晶表示部１０２の他、受話部３１０，送話部３２０，操作部３３０及びアンテナ３４０等を有する。そして、ＭＰＵ２１０は、アンテナ３４０にて受信された情報、あるいは操作部３３０にて操作入力された情報に基づいて、液晶ドライバＩＣ１２０にコマンドデータあるいは表示データを送出する。
【００８５】
（液晶表示ドライバＩＣ）
図１５は、液晶ドライバＩＣを示すブロック図である。図１５において、この液晶ドライバＩＣ１２０には、電源回路４００、表示メモリ例えば表示データＲＡＭ４０２、表示ドライバとしてのセグメント（ＳＥＧ）ドライバ４０４及びコモン（ＣＯＭ）ドライバ４０６、発振回路４０８、表示タイミング発生回路４１０等の液晶駆動に必要な構成が設けられている。表示データＲＡＭ４０２は、１３２本のセグメント電極ＳＥＧ０〜ＳＥＧ１３１と６５本のコモン電極ＣＯＭ０〜ＣＯＭ６４との交点に形成される画素数と同じ数（１３２×６５個）のメモリ素子を備えている。
【００８６】
液晶表示ドライブＩＣ１２０にはさらに、ＭＰＵインターフェース４１２、コマンドデコーダ４１４、内部バス４１６が設けられている。コマンドでコーダ４１４にてデコードされたコマンドデータは、電源回路４００、表示タイミング発生回路４１０の動作コマンドとして用いられる他、表示データＲＡＭ４０２に接続されたページ・アドレス回路４２０，カラムアドレス回路４２２，ラインアドレス回路４２４の各アドレス指定に用いられる。
【００８７】
一方、パラレルの表示データは、内部バス４１６、表示データＲＡＭ４０２のＩ／Ｏバッファ４２６を介して、コマンドにより指定されたページ及びカラムの各アドレスに従って表示データＲＡＭ４０２内のメモリ素子に書き込まれる。
【００８８】
表示データＲＡＭ４０２は、液晶表示部のフィールドメモリまたはフレームメモリとして機能する。表示データＲＡＭ４０２に書き込まれた表示データは、表示タイミング発生回路４１０からのタイミング信号に従ってアドレス指定されて読み出され、表示データ・ラッチ回路４２８にてラッチされる。表示データ・ラッチ回路４２８にてラッチされた表示データは、セグメント（ＳＥＧ）ドライバ４０４にて、液晶駆動に必要な例えば５レベルの電位Ｖ１〜Ｖ５に変換され、液晶表示部のセグメント電極ＳＥＧ０〜ＳＥＧ１３１に供給される。
【００８９】
このセグメント電極ＳＥＧ０〜ＳＥＧ１３１への電位供給を、表示タイミング発製回路４１０からのタイミング信号に基づいて、コモン（ＣＯＭ）ドライバ４０６を介してコモン電極ＣＯＭ０〜ＣＯＭ６４の選択を切り換えながら実施することで、液晶表示部が表示駆動される。
【００９０】
この液晶ドライバＩＣ１２０には検査回路４３０が設けられている。この検査回路４３０は、検査モード時に電源回路４００及び表示タイミング発生回路４１０等に検査に必要な信号（例えば入力信号１１など）を送出する。さらに検査回路４３０は、各回路４００，４１０からの出力をＭＰＵインターフェース４１２を介して外部に取り出すことで、その出力のモニタを可能とする。
【００９１】
図１または図９に示した回路は、図１５に示す液晶表示ドライバＩＣ１２０内の電源回路４００及び表示タイミング発生回路４１０等に設けることができる。
【００９２】
この電源回路４００、表示タイミング発生回路４１０に設けられるリセット信号生成回路及びラッチ回路の一例を、図１６、図１７にそれぞれ示す。
【００９３】
図１６では、図１に示した一つのリセット信号生成回路１０からのリセット信号１２がそれぞれ入力される、複数例えば４つのラッチ回路２０Ａ〜２０Ｄが示されている。ラッチ回路２０Ａ〜２０Ｄにそれぞれ設けられたヒューズ素子２２をショートまたはオープン状態とすることで、２４＝１６通りの組み合わせのラッチデータを生成できる。
【００９４】
図１６ではさらに、液晶基準電圧生成回路５００，ＩＣ基準電圧生成回路５０２及び液晶駆動電圧生成回路５０４が示されている。
【００９５】
液晶基準電圧生成回路５００は、４つのラッチ回路２０Ａ〜２０Ｄからの４ビットのラッチ出力２１Ａ〜２１Ｄと、ＩＣ基準電圧生成回路５０２からのＩＣ基準電圧とに基づいて、液晶基準電圧Ｖｒｅｆを生成するものである。液晶駆動電圧生成回路５０４は、液晶基準電圧Ｖｒｅｆに基づいて、複数レベルの液晶駆動電圧Ｖ０（ＶＤＤ）〜Ｖ５を生成している。この液晶駆動電圧を生成するにあたり、抵抗分割を用いても良いし、チャージポンプ方式の昇圧回路を用いても良い。
【００９６】
図１７は、液晶を交流駆動するための交流化信号ＦＲを調整する回路を示している。この図１７に示す回路は、表示タイミング発生回路４１０内に設けられる。
【００９７】
図１７において、交流化信号生成回路５１０は、４つのラッチ回路２０Ａ〜２０Ｄからの４ビットのラッチ出力２１Ａ〜２１Ｄに基づいて発振周波数が可変であるＲＣ発振回路にて構成される。
【００９８】
ここで、液晶基準電圧Ｖｒｅｆ及び交流化信号ＦＲを調整可能とする理由は下記の通りである。
【００９９】
まず、液晶基準電圧Ｖｒｅｆについて言えば、その元になるＩＣ基準電圧のばらつきが±８〜１０％と高くなっている。その一方で、液晶基準電圧Ｖｒｅｆに要求されるばらつきは±１％である。液晶基準電圧Ｖｒｅｆのばらつきが大きいと、液晶表示画面のコントラストが低下し、濃淡がばらつくからである。
【０１００】
次に、交流化信号について言えば、その周波数として８０Ｈｚ±１０％が要求されている。交流化信号の周波数が、蛍光灯の駆動周波数である５０／６０Ｈｚ程度まで下がると、液晶画面にちらつきが生ずる。逆に、１００／１２０Ｈｚ程度まで交流化信号の周波数が高くなると、フリッカが生じ、しかも消費電力が増大してしまう。
【０１０１】
ところが、ＲＣ発振回路は、容量（Ｃ）の精度は比較的高いが、抵抗値（Ｒ）のばらつきは±１５〜２０％もあり、トランジスタ能力のばらつきも加味すると、発振出力のばらつきは±３０％にもなる。
【０１０２】
そこで、液晶基準電圧Ｖｒｅｆ及び交流化信号ＦＲを共に調整する必要がある。図１８は、液晶基準電圧Ｖｒｅｆを調整する方法を示すフローチャートである。この方法は、上述した半導体集積回路の電気的特性検査の一つとして実施され、プローブ針４０を液晶ドライバＩＣ（半導体ウエハの状態である）の全パッド端子にコンタクトすることで実施される。
【０１０３】
図１８において、ステップ１ではまず、４つのヒューズ素子２２が切断されていない状態にて、４つのヒューズ端子３４の電圧をモニタしておく。次に、液晶基準電圧生成回路５００にて生成された液晶基準電圧Ｖｒｅｆをモニタする（ステップ２）。この電圧は、図１５に示す電源回路４００より検査回路４１６、ＭＰＵインターフェース４１２を介して外部に取り出すことができる。
【０１０４】
ステップ３ではモニタ結果を目標値と比較し、ステップ４にてずれがある場合には、ステップ５にていずれのヒューズ素子２２を切断するかを決定する。
【０１０５】
その後、ステップ５にて決定された１または複数のヒューズ素子２２を、上述した通りの手法で切断する（ステップ６）。
【０１０６】
その後、切断されたヒューズ素子２２と接続されたヒューズ端子３２の電圧をモニタする（ステップ７）。次に、ステップ１，７でそれぞれモニタした電圧同士を比較し（ステップ８）、ヒューズ素子２２が切断されたか否かを判定する（ステップ９）。ステップ９の判断がＹＥＳであれば、ヒューズ素子２２の切断後に再度、液晶駆動基準電圧Ｖｒｅｆをモニタする（ステップ１０）。そして、そのモニタ結果が目標値の範囲内であれば（ステップ１１がＹＥＳ）、液晶駆動基準電圧Ｖｒｅｆの調整方法が終了する。
【０１０７】
なお、交流化信号の周波数の調整方法も、図１８のフローチャートと同様にして実施される。
【０１０８】
ここで、図１８に示すステップ１，７では、ヒューズ端子３４の電圧をモニタしている。このステップ１，７を実施する前には、上述したラッチ出力の初期化が実施されている。よって、ステップ１，７にて実施されるヒューズ端子３４の電圧モニタを正確に実施することができる。
【０１０９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１１０】
例えば、上述した各種の実施形態では、リセット信号生成回路はワンショットパルス生成回路を含むものであったが、入力信号自体がパルス幅を有するものであれば、パルス幅可変回路のみでリセット信号生成回路を構成できる。
【０１１１】
また、例えば図１を例に挙げれば、遅延制御端子３２は必ずしも遅延回路１４の出力線に接続されるものに限らない。例えば、遅延回路１４の入力線に接続しても良い。この場合は、その接続点の前段のインバータ１３の出力インピーダンスと、遅延制御端子３２に接続される負荷とが、リセット信号のリセット期間の長さを可変する要因となる。
【０１１２】
なお、ヒューズ素子はラッチ出力の論理を決定する論理決定手段の一例であり、必ずしもヒューズ素子を用いなくても良い。
【０１１３】
さらに、本発明に係る半導体集積回路は液晶表示に用いられるものに限らず、他の種々の用途の半導体集積回路に適用できる。本発明に係る電子機器も携帯電話に限らず、本発明に係る半導体集積回路または液晶装置を搭載した他の種々の電子機器に適用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の要部の回路図である。
【図２】図１に示す半導体集積回路の通常使用時の動作を説明するタイミングチャートである。
【図３】図１に示す半導体集積回路を半導体ウエハ状態にて検査する工程を説明するための平面図である。
【図４】図１に示す半導体集積回路の検査工程時の動作を説明するタイミングチャートである。
【図５】図１に示す半導体集積回路のパッド端子に接続される静電気保護回路の一例を示す回路図である。
【図６】図１に示す半導体集積回路のパッド端子に接続される静電気保護回路の他の一例を示す回路図である。
【図７】図１と比較される比較例に係る半導体集積回路の回路図である。
【図８】図７に示す半導体集積回路の検査工程時の動作を説明するタイミングチャートである。
【図９】本発明の第２の実施の形態に係る半導体集積回路の要部の回路図である。
【図１０】図９に示す半導体集積回路の通常使用時の動作を説明するタイミングチャートである。
【図１１】図９に示す半導体集積回路の検査工程時の動作を説明するタイミングチャートである。
【図１２】本発明の第３の実施の形態に係る半導体集積回路の要部を示す回路図である。
【図１３】本発明の半導体集積回路が搭載される液晶装置の概略説明図である。
【図１４】図１３示す液晶装置が搭載される電子機器の一例である携帯電話の概略斜視図である。
【図１５】図１３に示す液晶装置に搭載される液晶ドライバＩＣのブロック図である。
【図１６】図１５に示す電源回路に配置される回路を示す図である。
【図１７】図１５に示す発振回路に搭載される回路を示す図である。
【図１８】図１６に示す回路の検査時の動作手順を示すフローチャートである。
【符号の説明】
１０，７０  リセット信号生成回路
１１  入力信号
１２，７１  リセット信号
１３，９７  遅延回路
１６  オアゲート（論理和回路）
１７  パワーオンリセット信号
１８  他の信号
２０，７２，９０  ラッチ回路
２１，７３  ラッチ出力
２２，７５  ヒューズ素子
２３  ナンドゲート（初期化回路）
３２  遅延制御端子（第１のパッド端子）
３４，７４  ヒューズ端子（第２のパッド端子）
４０  プローブ針
８０  ワンショットパルス生成回路
１００  液晶装置
１２０  液晶表示ドライバＩＣ
４００  電源回路
４１０  表示タイミング発生回路
４１２  ＭＰＵインターフェース
４３０  検査回路
【図１】
0003601418.tif 000003
【図２】
0003601418.tif 000004
【図３】
0003601418.tif 000005
【図４】
0003601418.tif 000006
【図５】
0003601418.tif 000007
【図６】
0003601418.tif 000008
【図７】
0003601418.tif 000009
【図８】
0003601418.tif 000010
【図９】
0003601418.tif 000011
【図１０】
0003601418.tif 000012
【図１１】
0003601418.tif 000013
【図１２】
0003601418.tif 000014
【図１３】
0003601418.tif 000015
【図１４】
0003601418.tif 000016
【図１５】
0003601418.tif 000017
【図１６】
0003601418.tif 000018
【図１７】
0003601418.tif 000019
【図１８】
0003601418.tif 000020