(57)【特許請求の範囲】
【請求項１】
クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する半導体集積回路の製造方法であって、
スライス工程において、
(a) クロック信号供給用のクロック幹線を配置するステップと、
(b) 前記ステップ(a)の後に、前記クロック幹線の近傍領域に少なくとも１つの前記クロック動作素子を配置するステップと、
(c) 前記ステップ(b)で配置された前記クロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップと、
を備え、
前記ステップ(b)は、前記クロック動作素子の前記クロック入力部の位置が前記クロック幹線に対向するように配置する、
半導体集積回路の製造方法。
【請求項２】
クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する半導体集積回路の製造方法であって、
スライス工程において、
(a) クロック信号供給用のクロック幹線を配置するステップと、
(b) 前記ステップ(a)の後に、前記クロック幹線の近傍領域に少なくとも１つの前記クロック動作素子を配置するステップと、
(c) 前記ステップ(b)で配置された前記クロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップと、
を備え、
前記クロック動作素子は中央部にフィードスルー領域を有し、前記クロック入力部は前記フィードスルー領域を介して電気的接続可能であり、
前記ステップ(b)は、前記クロック幹線と前記クロック動作素子の前記フィードスルー領域とが重なるように、前記クロック動作素子を配置する、
半導体集積回路の製造方法。
【請求項３】
前記クロック幹線は第１の方向沿って形成される第１のクロック幹線と、前記第１の方向と異なる第２の方向に沿って形成される第２のクロック幹線とを備え、
前記ステップ(b)は、前記第１及び第２のクロック幹線のうち、一方の幹線の近傍領域のみに少なくとも１つの前記クロック動作素子を配置する、
請求項１あるいは請求項２記載の半導体集積回路の製造方法。
【請求項４】
クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する半導体集積回路の製造方法であって、
マスタ工程において、
(a) クロック幹線予定領域の近傍領域に複数のクロック動作素子を配置するステップと、
スライス工程において、
(b) 前記クロック幹線予定領域にクロック信号供給用のクロック幹線を配置するステップと、
(c) 前記ステップ(a)で配置された前記複数のクロック動作素子のうち少なくとも１つのクロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップとを備え、
前記ステップ(a)は、前記クロック動作素子の前記クロック入力部の位置が前記クロック幹線予定領域に対向するように配置する、
半導体集積回路の製造方法。
【請求項５】
クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する半導体集積回路の製造方法であって、
マスタ工程において、
(a) クロック幹線予定領域の近傍領域に複数のクロック動作素子を配置するステップと、
スライス工程において、
(b) 前記クロック幹線予定領域にクロック信号供給用のクロック幹線を配置するステップと、
(c) 前記ステップ(a)で配置された前記複数のクロック動作素子のうち少なくとも１つのクロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップとを備え、
前記クロック動作素子は中央部にフィードスルー領域を有し、前記クロック入力部は前記フィードスルー領域を介して電気的接続可能であり、
前記ステップ(a)は、前記クロック幹線予定領域と前記クロック動作素子の前記フィードスルー領域とが重なるように、前記クロック動作素子を配置する、
半導体集積回路の製造方法。
【請求項６】
前記クロック幹線は第１の方向沿って形成される第１のクロック幹線と、前記第１の方向と異なる第２の方向に沿って形成される第２のクロック幹線とを備え、
前記ステップ(a)は、前記第１及び第２のクロック幹線のうち一方の幹線に対応する前記クロック幹線予定領域の近傍領域のみに前記クロック動作素子を配置する、
請求項４あるいは請求項５記載の半導体集積回路の製造方法。
【請求項７】
前記クロック動作素子は記憶回路素子であり、前記フィードスルー領域を境界として、第１の記憶部と第２の記憶部とを有することを特徴とする、
請求項２あるいは請求項５記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
近年、電子回路装置の進展は急速であり性能・機能の高い装置を短期間で開発する傾向がますます加速されている。このような電子回路装置の短期開発の鍵となる半導体集積回路も短期間で高性能・高機能なものを開発するために、設計に際してゲートアレイ設計方式等が適用される。また最近では、携帯性のある情報端末等、従来の電子回路機器に増して小型・低消費電力であることか、要求されている。
【０００３】
ところで、半導体集積回路のほとんどは、クロック信号を基準にして動作する同期回路であり、動作中は常に外部からクロック信号が供給され、このクロック信号は半導体集積回路内に形成されたクロック信号専用の配線上を伝搬する。このクロック信号により、回路の状態を一時的に保持するフリップフロップ等の記憶回路素子への、データの書き込み／読み出し動作の制御が行われる。
【０００４】
一方、ゲートアレイ設計方式により製造された半導体集積回路では、クロック信号を集積回路に均一に供給し、回路全体の同期を図れるように、クロック信号専用の配線としてメッシュ状あるいはツリー状のパターンで形成されえるクロック幹線の構成を予め決定しておき、その後、自動Ｐ＆Ｒ（Ｐｌａｃｅｍｅｎｔ  ＆  Ｒｏｕｔｉｎｇ；配置配線）により、クロック幹線と重複しないよう記憶回路素子や、それ以外の論理回路素子のレイアウトを実施する。そして、クロック幹線と記憶回路素子のクロック入力部（クロック入力端子）との間はクロック信号線を介して電気的に接続される。
【０００５】
【発明が解決しようとする課題】
しかしながら、記憶回路素子の配置される位置や、記憶回路素子以外の論理回路素子との重複を避けるため、クロック信号線の配線長が長くなることがある。図１１ではメッシュ状にクロック幹線を構成した場合に記憶回路素子が配置されている概略の様子を示す説明図である。
【０００６】
同図に示すように、記憶回路素子ＦＦ１〜ＦＦ５のクロック入力部ＩＮとクロック幹線１とは、可能な限り短いクロック信号線２により接続されている。記憶回路素子ＦＦ６〜ＦＦ１４は、比較的クロック幹線１から離れた位置に配置されているため、クロック信号線２の配線長も比較的長くなっている。また記憶回路素子ＦＦ１５とクロック幹線１とを接続するクロック信号線２は、他の論理回路素子６を迂回して形成されるため、配線長がさらに長くなっている。さらに、記憶回路素子ＦＦ１６は、クロック入力部ＩＮが記憶回路素子ＦＦ１５の左側にあり、記憶回路素子ＦＦ１６の右側にあるクロック幹線１と記憶回路素子ＦＦ１６とを接続するクロック信号線２は、記憶回路素子ＦＦ１６自体を迂回して形成されるため、やはり配線長が長くなっている。これら記憶回路素子ＦＦ６〜ＦＦ１６の配置の結果、クロック信号線の配線容量が必要以上に増加し、その分、製造される半導体集積回路の消費電力も増加するという間題点があった。
【０００７】
この発明は上記問題点を解決するためになされたもので、低消費電力化された半導体集積回路が製造可能なマスタスライス方式の半導体集積回路の製造方法を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体集積回路の製造方法は、クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する方法であって、スライス工程において、(a) クロック信号供給用のクロック幹線を配置するステップと、(b) 前記ステップ(a)の後に、前記クロック幹線の近傍領域に少なくとも１つの前記クロック動作素子を配置するステップと、(c) 前記ステップ(b)で配置された前記クロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップとを備え、前記ステップ(b)は、前記クロック動作素子の前記クロック入力部の位置が前記クロック幹線に対向するように配置する。
この発明に係る請求項２記載の半導体集積回路の製造方法は、クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する方法であって、スライス工程において、(a) クロック信号供給用のクロック幹線を配置するステップと、(b) 前記ステップ(a)の後に、前記クロック幹線の近傍領域に少なくとも１つの前記クロック動作素子を配置するステップと、(c) 前記ステップ(b)で配置された前記クロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップとを備え、前記クロック動作素子は中央部にフィードスルー領域を有し、前記クロック入力部は前記フィードスルー領域を介して電気的接続可能であり、前記ステップ(b)は、前記クロック幹線と前記クロック動作素子の前記フィードスルー領域とが重なるように、前記クロック動作素子を配置する。
【０００９】
また、請求項３記載の半導体集積回路の製造方法のように、前記クロック幹線は第１の方向沿って形成される第１のクロック幹線と、前記第１の方向と異なる第２の方向に沿って形成される第２のクロック幹線とを備え、前記ステップ(b)は、前記第１及び第２のクロック幹線のうち、一方の幹線の近傍領域のみに少なくとも１つの前記クロック動作素子を配置してもよい。
【００１２】
この発明に係る請求項４記載の半導体集積回路の製造方法は、クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する方法であって、マスタ工程において、(a) クロック幹線予定領域の近傍領域に複数のクロック動作素子を配置するステップと、スライス工程において、(b) 前記クロック幹線予定領域にクロック信号供給用のクロック幹線を配置するステップと、(c) 前記ステップ(a)で配置された前記複数のクロック動作素子のうち少なくとも１つのクロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップとを備え、前記ステップ(a)は、前記クロック動作素子の前記クロック入力部の位置が前記クロック幹線予定領域に対向するように配置する。
この発明に係る請求項５記載の半導体集積回路の製造方法は、クロック信号を受けるクロック入力部を有するクロック動作素子をマスタスライス方式で配置・配線する方法であって、マスタ工程において、(a) クロック幹線予定領域の近傍領域に複数のクロック動作素子を配置するステップと、スライス工程において、(b) 前記クロック幹線予定領域にクロック信号供給用のクロック幹線を配置するステップと、(c) 前記ステップ(a)で配置された前記複数のクロック動作素子のうち少なくとも１つのクロック動作素子の前記クロック入力部と前記クロック幹線との間にクロック信号線を配線するステップとを備え、前記クロック動作素子は中央部にフィードスルー領域を有し、前記クロック入力部は前記フィードスルー領域を介して電気的接続可能であり、前記ステップ(a)は、前記クロック幹線予定領域と前記クロック動作素子の前記フィードスルー領域とが重なるように、前記クロック動作素子を配置する。
【００１３】
また、請求項６記載の半導体集積回路の製造方法のように、前記クロック幹線は第１の方向沿って形成される第１のクロック幹線と、前記第１の方向と異なる第２の方向に沿って形成される第２のクロック幹線とを備え、前記ステップ（ａ）は、前記第１及び第２のクロック幹線のうち一方の幹線に対応する前記クロック幹線予定領域の近傍領域のみに前記クロック動作素子を配置してもよい。
【００１６】
また、請求項７記載の半導体集積回路の製造方法のように、前記クロック動作素子は記憶回路素子であり、前記フィードスルー領域を境界として、第１の記憶部と第２の記憶部とを有してもよい。
【００１８】
【作用】
この発明における請求項１及び請求項２記載の半導体集積回路の製造方法のステップ(b)は、クロック幹線の近傍領域に少なくとも１つのクロック動作素子を配置するため、クロック信号線の配線長を短くすることができる。
加えて、請求項１記載の半導体集積回路の製造方法のステップ(b)は、クロック動作素子のクロック入力部の位置がクロック幹線に対向するように配置するため、クロック動作素子を迂回させることなくクロック信号線を形成できる分、クロック配線長をより一層短く形成することができる。
また、請求項２記載の半導体集積回路の製造方法において、クロック動作素子は中央部にフィードスルー領域を有し、クロック入力部はフィードスルー領域を介して電気的接続可能であり、ステップ(b)は、クロック幹線とクロック動作素子のフィードスルー領域とが重なるように、クロック動作素子を配置するため、クロック信号線を最小限に短く形成することができ、クロック配線長を極めて短く形成することができる。
【００１９】
また、請求項３記載の半導体集積回路の製造方法のステップ(b)は、第１及び第２の方向に沿って形成される第１及び第２のクロック幹線のうち、一方の幹線の近傍領域のみに少なくとも１つのクロック動作素子を配置するため、上記一方のクロック幹線と接続されるクロック信号線の配線長を短くすることができる。
【００２２】
この発明における請求項４及び請求項５記載の半導体集積回路の製造方法のステップ(a)は、クロック幹線予定領域の近傍領域に複数のクロック動作素子を配置するため、クロック信号線の配線長を短くすることができる。
加えて、請求項４記載の半導体集積回路の製造方法におけるステップ(a)は、クロック動作素子のクロック入力部の位置がクロック幹線予定領域に対向するように配置するため、クロック動作素子を迂回させることなくクロック信号線を形成できる分、クロック配線長をより一層短く形成することができる。
また、請求項５記載の半導体集積回路の製造方法において、クロック動作素子は中央部にフィードスルー領域を有し、クロック入力部はフィードスルー領域を介して電気的接続可能であり、ステップ(a)は、クロック幹線予定領域とクロック動作素子のフィードスルー領域とが重なるように、クロック動作素子を配置するため、クロック信号線を最小限に短く形成することができ、クロック配線長を極めて短く形成することができる。
【００２３】
また、請求項６記載の半導体集積回路の製造方法のステップ（ａ）は、第１及び第２の方向に沿って形成される第１及び第２のクロック幹線のうち少なくとも一方の幹線に対応するクロック幹線予定領域のみの近傍領域にクロック動作素子を配置するため、上記一方のクロック幹線と接続されるクロック信号線の配線長を短くすることができる。
【００２６】
また、請求項７記載の半導体集積回路の製造方法において、クロック動作素子は記憶回路素子であり、フィードスルー領域を境界として、第１の記憶部と第２の記憶部とを有するため、第１及び第２の記憶部との間でフィードスルー領域を共有することができる。
【００３１】
【実施例】
＜第１の実施例＞
図１はこの発明の第１の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のスライス工程を示す説明図である。
【００３２】
同図に示すように、メッシュ状に形成され、クロック信号供給用のクロック幹線１に隣接した領域に、クロック動作素子である記憶回路素子ＦＦをｎビット（ｎは自然数）分配置する。なお、図１では３ビット、４ビット、８ビットの例を示している。
【００３３】
以下、第１の実施例の半導体集積回路の製造方法の特徴部であるスライス工程について説明する。
【００３４】
まず、クロック信号供給用のクロック幹線１を図１に示すようにメッシュ状に配置した後、クロック幹線１に隣接した領域に所定ビット単位で記憶回路素子ＦＦを配置する。記憶回路素子ＦＦはクロック信号を受けるクロック入力部ＩＮを有している。
【００３５】
そして、配置された記憶回路素子ＦＦのクロック入力部ＩＮとクロック幹線１との間にクロック信号線２を配線する。その後、他の論理回路素子の配置、配線処理等を実行して、半導体集積回路を完成する。
【００３６】
このように、第１の実施例の半導体集積回路の製造方法は、クロック幹線１に隣接した領域にｎビット単位で記憶回路素子ＦＦを配置するため、図１に示すように、クロック信号線２の配線長を短くすることができる。
【００３７】
その結果、クロック信号線２の配線容量の増加を最低限に抑え、低消費電力な半導体集積回路を得ることができる。さらに、記憶回路素子ＦＦの配置はスライス工程で行うため、その際、記憶回路素子ＦＦ以外の素子や配線領域を考慮して、記憶回路素子ＦＦを最適に配置することができる分、レイアウトが容易に行え、集積度の高い半導体集積回路を得ることができる。
【００３８】
＜第２の実施例＞
図２はこの発明の第２の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のマスタ工程を示す説明図である。
【００３９】
同図に示すように、メッシュ状に形成されるクロック幹線１を想定して設定されるクロック幹線予定領域３に隣接した領域に、クロック動作素子である記憶回路素子ＦＦを敷き詰めて配置する。
【００４０】
以下、第２の実施例の半導体集積回路の製造方法の特徴部について説明する。
【００４１】
まず、マスタ工程において、図２に示すように、クロック幹線予定領域３に隣接した領域に記憶回路素子ＦＦを敷き詰めて配置する。
【００４２】
そして、スライス工程において、クロック幹線予定領域３にクロック信号供給用のクロック幹線を配置し、その後、マスタ工程で敷き詰めた記憶回路素子ＦＦのうち、実際に用いる記憶回路素子ＦＦのクロック入力部とクロック幹線との間にクロック信号線を配線する。その後、他の論理回路素子の配置、配線処理等を実行して、半導体集積回路を完成する。
【００４３】
このように、第２の実施例の半導体集積回路の製造方法は、クロック幹線予定領域に隣接した領域に記憶回路素子ＦＦを敷き詰めて配置するため、どの記憶回路素子ＦＦを用いた場合でもスライス工程で配線されるクロック信号線の配線長を短くすることができる。
【００４４】
その結果、クロック信号線の配線容量の増加を最低限に抑え、低消費電力の半導体集積回路を得ることができる。
【００４５】
さらに、記憶回路素子ＦＦの配置をマスタ工程で行うため、トランジスタサイズを調整する等により、ドライブ能力や消費電力を最適にした記憶回路素子ＦＦを配置することができ、その結果、高性能な半導体集積回路を得ることができる。
【００４６】
＜第３の実施例＞
図３はこの発明の第３の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のスライス工程を示す説明図である。
【００４７】
同図に示すように、クロック幹線１はメッシュ状に形成され、縦方向に沿って形成される縦方向配線１Ａと横方向に沿って形成される横方向配線１Ｂとから構成される。そして、第３の実施例は、縦方向配線１Ａに隣接した領域のみに記憶回路素子ＦＦをｎビット分配置する。なお、図３では３ビット、４ビット、８ビットの例を示している。
【００４８】
以下、第３の実施例の半導体集積回路の製造方法の特徴部であるスライス工程について説明する。
【００４９】
まず、クロック信号供給用のクロック幹線１を図３に示すようにメッシュ状に配置した後、クロック幹線１の縦方向配線１Ａに隣接した領域のみに所定ビット単位で記憶回路素子ＦＦを配置する。
【００５０】
そして、配置された記憶回路素子ＦＦのクロック入力部ＩＮとクロック幹線１との間にクロック信号線２を配線する。その後、他の論理回路素子の配置、配線処理等を実行して、半導体集積回路を完成する。
【００５１】
このように、第３の実施例の半導体集積回路の製造方法は、クロック幹線１の縦方向配線１Ａに隣接した領域のみにｎビット単位で記憶回路素子ＦＦを配置するため、第１の実施例同様、クロック信号線２の配線長を短くすることができ、その結果、第１の実施例同様、低消費電力、集積度の高い半導体集積回路を得ることができる。
【００５２】
加えて、横方向配線１Ｂに隣接した領域には記憶回路素子ＦＦを全く配置しないため、横方向配線１Ｂに隣接した領域を他の素子の配置用や配線領域用に利用することができる分、自由度の高いレイアウトが可能となる。
【００５３】
＜第４の実施例＞
図４はこの発明の第４の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のマスタ工程を示す説明図である。
【００５４】
クロック幹線１はメッシュ状に形成され、縦方向に沿って形成される縦方向配線１Ａと横方向にそって形成される横方向配線１Ｂとから構成されるが、このクロック幹線１の形状は予め決定されている。したがって、クロック幹線１を想定して設定されるクロック幹線予定領域３はメッシュ状であり、縦方向に沿って形成される縦方向配線予定領域３Ａと横方向に沿って形成される横方向配線予定領域３Ｂとから構成される。
【００５５】
第４の実施例の半導体集積回路の製造方法において、マスタ工程時に、図４に示すように、クロック幹線予定領域３に隣接した領域に、記憶回路素子ＦＦを敷き詰めて配置する。
【００５６】
以下、第４の実施例の半導体集積回路の製造方法の特徴部について説明する。
【００５７】
まず、マスタ工程において、図４に示すように、縦方向配線予定領域３Ａに隣接した領域のみに記憶回路素子ＦＦを敷き詰めて配置する。
【００５８】
そして、スライス工程において、クロック幹線予定領域３にクロック信号供給用のクロック幹線を配置し、その後、マスタ工程で敷き詰めた記憶回路素子ＦＦのうち、実際に用いる記憶回路素子ＦＦのクロック入力部とクロック幹線との間にクロック信号線を配線する。その後、他の論理回路素子の配置、配線処理等を実行して、半導体集積回路を完成する。
【００５９】
このように、第４の実施例の半導体集積回路の製造方法は、マスタ工程において、クロック幹線予定領域に隣接した領域に記憶回路素子ＦＦを敷き詰めて配置するため、第２の実施例同様、低消費電力、高性能な半導体集積回路を得ることができる。
【００６０】
加えて、横方向配線予定領域３Ｂに隣接した領域には記憶回路素子ＦＦを全く配置しないため、横方向配線に隣接した領域を他の素子の配置用や配線領域用に利用することができる分、自由度の高いレイアウトが可能となる。
【００６１】
＜第５の実施例＞
図５はこの発明の第５の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のスライス工程を示す説明図である。
【００６２】
同図に示すように、クロック幹線１は縦方向配線１Ａ及び横方向配線１Ｂからなるメッシュ状に形成され、横方向配線１Ｂに隣接した領域のみに記憶回路素子ＦＦをｎビット分配置する。なお、図５では３ビット、４ビット、８ビットの例を示している。
【００６３】
以下、第５の実施例の半導体集積回路の製造方法の特徴部であるスライス工程について説明する。
【００６４】
まず、クロック信号供給用のクロック幹線１を図５に示すようにメッシュ状に配置した後、クロック幹線１の横方向配線１Ｂに隣接した領域のみに所定ビット単位で記憶回路素子ＦＦを配置する。
【００６５】
そして、配置された記憶回路素子ＦＦのクロック入力部ＩＮとクロック幹線１との間にクロック信号線２を配線する。その後、他の論理回路素子の配置、配線処理等を実行して、半導体集積回路を完成する。
【００６６】
このように、第５の実施例の半導体集積回路の製造方法は、クロック幹線１の横方向配線１Ｂに隣接した領域のみにｎビット単位で記憶回路素子ＦＦを配置するため、第１の実施例同様、低消費電力、集積度の高い半導体集積回路を得ることができる。
【００６７】
加えて、縦方向配線１Ａに隣接した領域には記憶回路素子ＦＦを全く配置しないため、縦方向配線１Ａに隣接した領域を他の素子の配置用や配線領域用に利用することができる分、自由度の高いレイアウトが可能となる。
【００６８】
＜第６の実施例＞
図６はこの発明の第６の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のマスタ工程を示す説明図である。
【００６９】
クロック幹線１はメッシュ状に形成され、縦方向に沿って形成される縦方向配線１Ａと横方向にそって形成される横方向配線１Ｂとから構成されるが、このクロック幹線１の形状は予め決定されている。したがって、クロック幹線１を想定して設定されるクロック幹線予定領域３はメッシュ状であり、縦方向に沿って形成される縦方向配線予定領域３Ａと横方向に沿って形成される横方向配線予定領域３Ｂとから構成される。
【００７０】
第６の実施例の半導体集積回路の製造方法において、マスタ工程時に、図６に示すように、横方向配線予定領域３Ｂに隣接した領域のみに、記憶回路素子ＦＦを敷き詰めて配置する。
【００７１】
以下、第６の実施例の半導体集積回路の製造方法の特徴部について説明する。
【００７２】
まず、マスタ工程において、図６に示すように、横方向配線予定領域３Ｂに隣接した領域のみに記憶回路素子ＦＦを敷き詰めて配置する。
【００７３】
そして、スライス工程において、クロック幹線予定領域３にクロック信号供給用のクロック幹線を配置し、その後、マスタ工程で敷き詰めた記憶回路素子ＦＦのうち、実際に用いる記憶回路素子ＦＦのクロック入力部とクロック幹線との間にクロック信号線を配線する。その後、他の論理回路素子の配置、配線処理等を実行して、半導体集積回路を完成する。
【００７４】
このように、第６の実施例の半導体集積回路の製造方法は、マスタ工程において、横方向配線予定領域に隣接した領域に記憶回路素子ＦＦを敷き詰めて配置するため、第２の実施例同様、低消費電力、高性能な半導体集積回路を得ることができる。
【００７５】
加えて、縦方向配線予定領域３Ａに隣接した領域には記憶回路素子ＦＦを全く配置しないため、縦方向配線に隣接した領域を他の素子の配置用や配線領域用に利用することができる分、自由度の高いレイアウトが可能となる。
【００７６】
＜第７の実施例＞
図７はこの発明の第７の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のスライス工程を示す説明図である。
【００７７】
同図に示すように、スライス工程時に、クロック幹線１に隣接した領域において、記憶回路素子ＦＦのクロック入力部ＩＮがクロック幹線１に対向するように配置する。したがって、縦方向配線１Ａに隣接して記憶回路素子ＦＦを配置する場合、図７の記憶回路素子ＦＦ２１及びＦＦ２２のように、記憶回路素子ＦＦの右側あるいは左側にクロック入力部ＩＮが形成された記憶回路素子ＦＦを配置する。一方、横方向配線１Ｂに隣接して記憶回路素子ＦＦを配置する場合、図７の記憶回路素子ＦＦ２３及びＦＦ２４のように、記憶回路素子ＦＦの上部あるいは下部にクロック入力部ＩＮを設けた記憶回路素子ＦＦを配置する。
【００７８】
なお、第７の実施例の半導体集積回路の製造方法として、記憶回路素子ＦＦのクロック入力部ＩＮがクロック幹線１に対向するように配置する点を除き、第１，第３あるいは第５の実施例の製造方法をそのまま用いることができる。
【００７９】
このように、第７の実施例の半導体集積回路の製造方法は、スライス工程時に、クロック幹線１に隣接した領域にｎビット単位で記憶回路素子ＦＦを配置するため、第１の実施例同様、低消費電力、集積度の高い半導体集積回路を得ることができる。
【００８０】
加えて、第３あるいは第５の実施例の製造方法を用いれば、縦方向配線１Ａあるいは横方向配線１Ｂに隣接した領域には記憶回路素子ＦＦを全く配置しないため、第３及び第５の実施例同様、自由度の高いレイアウトが可能となる。
【００８１】
さらに、第７の実施例に製造方法は、記憶回路素子ＦＦのクロック入力部ＩＮの位置がクロック幹線１に対向するように配置するため、記憶回路素子ＦＦを迂回させることなくクロック信号線２を形成できる分、クロック配線長をより一層短く形成することができ、集積度をさらに向上させた半導体集積回路を得ることができる。
【００８２】
＜第８の実施例＞
図８はこの発明の第８の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のマスタ工程を示す説明図である。
【００８３】
同図に示すように、マスタ工程時に、クロック幹線予定領域３に隣接した領域において、記憶回路素子ＦＦのクロック入力部ＩＮがクロック幹線予定領域３に対向するように配置する。したがって、縦方向配線予定領域３Ａに隣接して記憶回路素子ＦＦを配置する場合、図８の記憶回路素子ＦＦ３１及びＦＦ３２のように、記憶回路素子ＦＦの右側あるいは左側にクロック入力部ＩＮが形成された記憶回路素子ＦＦを配置する。一方、横方向配線予定領域３Ｂに隣接して記憶回路素子ＦＦを配置する場合、図８の記憶回路素子ＦＦ３３及びＦＦ３４のように、記憶回路素子ＦＦの上部あるいは下部にクロック入力部ＩＮを設けた記憶回路素子ＦＦを配置する。
【００８４】
なお、第８の実施例の半導体集積回路の製造方法として、記憶回路素子ＦＦのクロック入力部ＩＮがクロック幹線予定領域３に対向するように配置する点を除き、第２，第４あるいは第６の実施例の製造方法をそのまま用いることができる。
【００８５】
このように、第８の実施例の半導体集積回路の製造方法は、マスタ工程時に、クロック幹線予定領域３に隣接した領域に記憶回路素子ＦＦを配置するため、第２の実施例同様、低消費電力、集積度の高い半導体集積回路を得ることができる。
【００８６】
加えて、第４あるいは第６の実施例の製造方法を用いれば、縦方向配線予定領域３Ａあるいは横方向配線予定領域３Ｂに隣接した領域には記憶回路素子ＦＦを全く配置しないため、第３及び第５の実施例同様、自由度の高いレイアウトが可能となる。
【００８７】
さらに、第８の実施例に製造方法は、記憶回路素子ＦＦのクロック入力部ＩＮの位置がクロック幹線予定領域３に対向するように配置するため、記憶回路素子ＦＦを迂回させることなくクロック信号線２を形成できる分、クロック配線長をより一層短く形成することができ、集積度をさらに向上させた半導体集積回路を得ることができる。
【００８８】
＜第９の実施例＞
図９はこの発明の第９の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のスライス工程を示す説明図である。
【００８９】
同図に示すように、記憶回路素子ＦＦとして、中央にフィードスルー領域５を有し、フィードスルー領域５の両側に１ビット記憶回路部６及び７をそれぞれ設けた２ビット記憶回路素子８を用いている。１ビット記憶回路部６及び７それぞれのクロック入力部ＩＮはフィードスルー領域５側に設けられる。
【００９０】
そして、スライス工程時に、クロック幹線１と２ビット記憶回路素子８のフィードスルー領域５とが重複するように配置する。したがって、縦方向配線１Ａに重複して２ビット記憶回路素子８を配置する場合、図９の記憶回路素子ＦＦ４２のように、フィードスルー領域５を縦方向に配置してフィードスルー領域５と縦方向配線１Ａとが重複するようにする。一方、横方向配線１Ｂに重複して２ビット記憶回路素子８を配置する場合、図９の記憶回路素子ＦＦ４２のように、フィードスルー領域５を横方向に配置してフィードスルー領域５と横方向配線１Ｂとが重複するようにする。
【００９１】
なお、第９の実施例の半導体集積回路の製造方法として、記憶回路素子ＦＦが２ビット記憶回路素子８に置き変わる点、２ビット記憶回路素子８のフィードスルー領域５がクロック幹線１に重複するように配置する点を除き、第１，第３あるいは第５の実施例の製造方法をそのまま用いることができる。
【００９２】
このように、第９の実施例の半導体集積回路の製造方法は、スライス工程時に、クロック幹線１と２ビット記憶回路素子８のフィードスルー領域５とが重なるように２ビット記憶回路素子８を配置することにより、クロック信号線２を最小限に短く形成することができ、クロック配線長を極めて短く形成することができる。
【００９３】
その結果、クロック信号線２の配線容量の増加が殆ど無視できるレベル抑えることがでるため、大幅な消費電力の低減を達成する半導体集積回路を得ることができる。
【００９４】
また、２ビット記憶回路素子８の配置はスライス工程で行うため、第１の実施例同様、集積度の高い半導体集積回路を得ることができる。第３あるいは第５の実施例の製造方法のように、縦方向配線１Ａあるいは横方向配線１Ｂに重複して２ビット記憶回路素子８を全く配置しないようにすれば、第３及び第５の実施例同様、自由度の高いレイアウトが可能となる。
【００９５】
加えて、２ビット記憶回路素子８はフィードスルー領域５を境界として、１ビット記憶回路部６と１ビット記憶回路部７とを有するため、１ビット記憶回路部６と１ビット記憶回路部７との間でフィードスルー領域５を共有することができる。
【００９６】
その結果、記憶回路素子を効率的に利用することができるため、より集積度の高い半導体集積回路を製造することができる。
【００９７】
＜第１０の実施例＞
図１０はこの発明の第１０の実施例であるゲートアレイ・マスタスライス方式による半導体集積回路の製造方法のマスタ工程を示す説明図である。
【００９８】
第１０の実施例は、第９の実施例同様、記憶回路素子ＦＦとして、中央にフィードスルー領域５を有し、フィードスルー領域５の両側に１ビット記憶回路部６及び７をそれぞれ設けた２ビット記憶回路素子を用いている。１ビット記憶回路部６及び７それぞれのクロック入力部ＩＮはフィードスルー領域５側に設けられる。
【００９９】
そして、マスタ工程時に、クロック幹線予定領域３と２ビット記憶回路素子８のフィードスルー領域５とが重複するように配置する。したがって、縦方向配線予定領域３Ａに重複して２ビット記憶回路素子を配置する場合、図１０の記憶回路素子ＦＦ５２のように、フィードスルー領域５を縦方向に配置してフィードスルー領域５と縦方向配線予定領域３Ａとが重複するようにする。一方、横方向配線予定領域３Ｂに重複して２ビット記憶回路素子を配置する場合、図１０の記憶回路素子ＦＦ５２のように、フィードスルー領域５を横方向に配置してフィードスルー領域５と横方向配線予定領域３Ｂとが重複するようにする。
【０１００】
なお、第１０の実施例の半導体集積回路の製造方法として、記憶回路素子ＦＦが２ビット記憶回路素子８に置き変わる点、２ビット記憶回路素子８のフィードスルー領域５がクロック幹線予定領域３に重複するように配置する点を除き、第２，第４あるいは第６の実施例の製造方法をそのまま用いることができる。
【０１０１】
このように、第１０の実施例の半導体集積回路の製造方法は、マスタ工程時に、クロック幹線予定領域３と２ビット記憶回路素子８のフィードスルー領域５とが重なるように２ビット記憶回路素子８を配置することにより、クロック信号線２を最小限に短く形成することができ、クロック配線長を極めて短く形成することができる。
【０１０２】
その結果、クロック信号線２の配線容量の増加が殆ど無視できるレベル抑えることがでるため、大幅な消費電力の低減を達成する半導体集積回路を得ることができる。
【０１０３】
また、２ビット記憶回路素子８の配置はマスタ工程で行うため、第２の実施例同様、高性能な半導体集積回路を得ることができる。また、第３あるいは第５の実施例の製造方法のように、縦方向配線予定領域３Ａあるいは横方向配線予定領域３Ｂに重複して２ビット記憶回路素子８を全く配置しないようにすれば、第３及び第５の実施例同様、自由度の高いレイアウトが可能となる。
【０１０４】
加えて、２ビット記憶回路素子８はフィードスルー領域５を境界として、１ビット記憶回路部６と１ビット記憶回路部７とを有するため、１ビット記憶回路部６と１ビット記憶回路部７との間でフィードスルー領域５を共有することができる。
【０１０５】
その結果、記憶回路素子を効率的に利用することができるため、より集積度の高い半導体集積回路を製造することができる。
【０１０６】
【発明の効果】
以上説明したように、この発明における請求項１及び請求項２記載の半導体集積回路の製造方法のステップ(b)は、クロック幹線の近傍領域に少なくとも１つのクロック動作素子を配置するため、クロック信号線の配線長を短くすることができる。
【０１０７】
その結果、クロック信号用の配線容量の増加を最低限に抑え、低消費電力の半導体集積回路を得ることができる。さらに、ステップ(b)をスライス工程で行うため、クロック動作素子以外の素子や配線領域を考慮して、クロック動作素子を最適に配置することができる分、レイアウトが容易に行え、集積度の高い半導体集積回路を得ることができる。
加えて、請求項１記載の半導体集積回路の製造方法のステップ(b)は、クロック動作素子のクロック入力部の位置がクロック幹線に対向するように配置するため、クロック動作素子を迂回させることなくクロック信号線を形成できる分、クロック配線長をより一層短く形成することができる。
その結果、集積度をさらに向上させた半導体集積回路を得ることができる。
また、請求項２記載の半導体集積回路の製造方法において、クロック動作素子は中央部にフィードスルー領域を有し、クロック入力部はフィードスルー領域を介して電気的接続可能であり、ステップ(b)は、クロック幹線とクロック動作素子のフィードスルー領域とが重なるように、クロック動作素子を配置するため、クロック信号線を最小限に短く形成することができ、クロック配線長を極めて短く形成することができる。
その結果、クロック信号用の配線容量の増加が殆ど無視できるレベル抑えることがでるため、大幅な消費電力の低減を達成した半導体集積回路を得ることができる。
【０１０８】
また、請求項３記載の半導体集積回路の製造方法のステップ(b)は、第１及び第２の方向に沿って形成される第１及び第２のクロック幹線のうち、一方の幹線の近傍領域のみに少なくとも１つのクロック動作素子を配置するため、上記一方のクロック幹線と接続されるクロック信号線の配線長を短くすることができる。
【０１０９】
加えて、第１及び第２のクロック幹線のうち他方のクロック幹線の近傍領域にはクロック動作素子を配置しないため、他方のクロック幹線の近傍領域を他の素子の配置用や配線領域用に利用することができる分、自由度の高いレイアウトが可能となる。
【０１１４】
この発明における請求項４及び請求項５記載の半導体集積回路の製造方法のステップ(a)は、クロック幹線予定領域の近傍領域に複数のクロック動作素子を配置するため、クロック信号線の配線長を短くすることができる。
【０１１５】
その結果、クロック信号用の配線容量の増加を最低限に抑え、低消費電力の半導体集積回路を得ることができる。
【０１１６】
さらに、ステップ(a)はマスタ工程で行うため、トランジスタサイズを調整する等により、ドライブ能力や消費電力を最適にしたクロック動作素子を配置することができ、その結果、高性能な半導体集積回路を得ることができる。
加えて、請求項４記載の半導体集積回路の製造方法におけるステップ(a)は、クロック動作素子のクロック入力部の位置がクロック幹線予定領域に対向するように配置するため、クロック動作素子を迂回させることなくクロック信号線を形成できる分、クロック配線長をより一層短く形成することができる。
その結果、集積度をさらに向上させた半導体集積回路を得ることができる。
また、請求項５記載の半導体集積回路の製造方法において、クロック動作素子は中央部にフィードスルー領域を有し、クロック入力部はフィードスルー領域を介して電気的接続可能であり、ステップ(a)は、クロック幹線予定領域とクロック動作素子のフィードスルー領域とが重なるように、クロック動作素子を配置するため、クロック信号線を最小限に短く形成することができ、クロック配線長を極めて短く形成することができる。
その結果、クロック信号用の配線容量の増加が殆ど無視できるレベル抑えることがでるため、大幅な消費電力の低減を達成した半導体集積回路を得ることができる。
【０１１７】
また、請求項６記載の半導体集積回路の製造方法のステップ（ａ）は、第１及び第２の方向に沿って形成される第１及び第２のクロック幹線のうち少なくとも一方の幹線に対応するクロック幹線予定領域のみの近傍領域にクロック動作素子を配置するため、上記一方のクロック幹線と接続されるクロック信号線の配線長を短くすることができる。
【０１１８】
加えて、第１及び第２のクロック幹線のうち他方のクロック幹線に対応するクロック幹線予定領域の近傍領域にはクロック動作素子を配置しないため、他方のクロック幹線の近傍領域を他の素子の配置用や配線領域用に利用することができる分、自由度の高いレイアウトが可能となる。
【０１２３】
また、請求項７記載の半導体集積回路の製造方法において、クロック動作素子は記憶回路素子であり、フィードスルー領域を境界として、第１の記憶部と第２の記憶部とを有するため、第１及び第２の記憶部との間でフィードスルー領域を共有することができる。
【０１２４】
その結果、記憶回路素子を効率的に利用することができるため、集積度の高い半導体集積回路を製造することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図２】この発明の第２の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図３】この発明の第３の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図４】この発明の第４の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図５】この発明の第５の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図６】この発明の第６の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図７】この発明の第７の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図８】この発明の第８の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図９】この発明の第９の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図１０】この発明の第１０の実施例であるマスタスライス方式による半導体集積回路の製造方法を示す説明図である。
【図１１】従来のマスタスライス方式による半導体集積回路の製造方法を問題点を指摘した説明図である。
【符号の説明】
１  クロック幹線、２  クロック信号線、３  クロック幹線予定領域、５  フィードスルー領域、６，７  １ビット記憶回路部、８  ２ビット記憶回路素子、ＦＦ  記憶回路素子。
【図１】
0003604773.tif 000002
【図２】
0003604773.tif 000003
【図３】
0003604773.tif 000004
【図４】
0003604773.tif 000005
【図５】
0003604773.tif 000006
【図６】
0003604773.tif 000007
【図７】
0003604773.tif 000008
【図８】
0003604773.tif 000009
【図９】
0003604773.tif 000010
【図１０】
0003604773.tif 000011
【図１１】
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