(57)【特許請求の範囲】
【請求項１】
階層化ワードデコードによりワード選択を行う半導体記憶装置であって、
コラムブロック毎に設けられたメモリセル領域と、
複数のコラムブロックを横断するメインワード線と、
コラムブロック毎に設けられ該メモリセル領域に延在し、前記メインワード線よりも高抵抗の配線材料からなる複数のサブワード線と、
該サブワード線の延長上で該メモリセル領域の両側に振り分けて設けられ、該メモリセル領域の該サブワード線に対してのみサブワード選択を行い前記メインワード線に接続する複数のサブワードデコーダと、
前記サブワード線と直交方向に配置するように前記メモリセル領域の両側に設けられ、前記複数のサブワード線を所定数毎に前記両側に振り分けて設けた前記複数のサブワードデコーダに交互に接続するための複数のコンタクトと、
前記コラムブロック毎に設けられ、当該コラムブロックが選択されたときのみ駆動されるセンスアンプブロック
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記サブワード線は、選択されたコラムブロックに対してのみ選択活性化されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記サブワード線は、前記メモリセル領域の第１の側の前記サブワードデコーダ及び第２の側の前記サブワードデコーダに、一本毎に交互に接続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記サブワード線は、前記メモリセル領域の第１の側の前記サブワードデコーダ及び第２の側の前記サブワードデコーダに、２本毎に交互に接続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＮＭＯＳトランジスタが形成される第１の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＰＭＯＳトランジスタが形成される第２の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記コラムブロックの選択は、コラムアドレスに基づいて行なわれることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記コラムアドレスは、前記サブワード線を選択する動作を実行する時点で与えられていることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
複数のメインワード線と、
該複数のメインワード線の一本を選択してメインワード選択を行うメインワードデコーダと、
コラムブロック毎に設けられたメモリセル領域と、
コラムブロック毎に設けられ該メモリセル領域に延在し、前記メインワード線よりも高抵抗の配線材料からなる複数のサブワード線と、
該サブワード線の延長上で該メモリセル領域の両側に振り分けて設けられ該メモリセル領域の該サブワード線に対してのみサブワード選択を行い前記メインワード線に接続する複数のサブワードデコーダと、
前記サブワード線と直交方向に配置するように前記メモリセル領域の両側に設けられ、前記複数のサブワード線を所定数毎に前記両側に振り分けて設けた前記複数のサブワードデコーダに交互に接続するための複数のコンタクトと、
前記コラムブロック毎に設けられ、当該コラムブロックが選択されたときのみ駆動されるセンスアンプブロック
を含むことを特徴とする半導体記憶装置。
【請求項１０】
前記サブワード線は、選択されたコラムブロックに対してのみ選択活性化されることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＮＭＯＳトランジスタが形成される第１の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】
前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＰＭＯＳトランジスタが形成される第２の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする請求項９記載の半導体記憶装置。
【請求項１３】
メインワード線と該メインワード線よりも高抵抗の配線材料からなるサブワード線とからなる階層化ワードデコードによりワード選択を行う半導体記憶装置であって、
コラムブロック毎に設けられたメモリセル領域と、
該メモリセル領域の両側に振り分けて設けられ該メモリセル領域の該サブワード線に対してのみサブワード選択を行い前記メインワード線に接続するサブワードデコーダと、
前記サブワード線と直交方向に配置するように前記メモリセル領域の両側に設けられ、前記サブワード線を所定数毎に前記両側に振り分けて設けた前記サブワードデコーダに交互に接続するための複数のコンタクトと、
前記コラムブロック毎に設けられ、当該コラムブロックが選択されたときのみ駆動されるセンスアンプブロック
を含むことを特徴とする半導体記憶装置。
【請求項１４】
前記サブワードデコーダは、Ｎ型トランジスタ及びＰ型トランジスタを含み、該Ｎ型トランジスタが形成される第１の基板上領域及び該Ｐ型トランジスタが形成される第２の基板上領域の各々は、隣り合うサブワードデコーダ間で隣接することを特徴とする請求項１３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、詳しくは階層化ワードデコーダ方式を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
階層化ワードデコーダ方式とは、ワード選択を行うためのワード線を、メインワード線及びサブワード線に階層化したものである。通常ワード線材料はポリシリコンであるが、ポリシリコンは配線材料としては抵抗が高く信号遅延が大きくなるため、平行して配置したアルミ配線とポリシリコンのワード線とを適当な間隔でコンタクトさせ、ワード線の抵抗を下げることが行われる。しかし集積度が増すと配線間隔が狭くなり、アルミ配線をポリシリコン配線と同じピッチでパターニングすることが困難になる。階層化ワードデコーダ方式は、このような問題点を克服するために採用されるものであり、ポリシリコンからなるワード線を遅延が許せる程度まで分割してサブワード線とし、メインワード線にはアルミ配線を用いることで遅延をなくすものである。
【０００３】
図６は、従来の階層化ワードデコーダ方式のワード線構造を示す図である。メインワードデコーダ２０１は、ローアドレスをデコードして、複数のメインワード線２０８から一本を選択してＨＩＧＨにする。メインワード線２０８の配線層とは別の配線層に、各メインワード線２０８に重ねて４本のサブワード線２０９が配置される。４本のサブワード線２０９は、４種類のサブワードデコーダ２０４乃至２０７に接続される。各種類のサブワードデコーダ２０４乃至２０７は、メインワード線２０８に直交する方向に一列に並んで配置される。
【０００４】
サブワードデコーダ選択回路２０２は、サブワードデコーダ選択線２１０を介して、４種類のサブワードデコーダ２０４乃至２０７のうちの１種類を選択する。サブワードデコーダ２０４乃至２０７は、選択されると、メインワード線２０８をサブワード線２０９に接続する。従って、メインワードデコーダ２０１によって選択された一本のメインワード線に於てのみ、サブワードデコーダ選択回路２０２によって選択された一本のサブワード線２０９がＨＩＧＨになる。これによって階層的なワード選択が可能になる。例えば読みだし動作の場合には、選択されたワードに対応するメモリセル（図示せず）のデータが、複数のセンスアンプブロック２０３のセンスアンプに読み込まれる。
【０００５】
サブワードデコーダ２０４乃至２０７は、メモリセル上のサブワード線２０９とは別の配線層に配置される。従ってサブワードデコーダ２０４乃至２０７は、コンタクト２１１を介して、各サブワード線２０９に接続される。
半導体記憶装置に於ては、消費電流を可能なかぎり低減することが望ましい。この要求に応えるために、ローアクセスを実行する時点までにコラムアドレスを取り込んで於て、特定のコラムアドレスのコラムブロックに対してのみセンスアンプを駆動することが考えられる。即ち、図６の例で言えば、センスアンプブロック２０３の全てを駆動するのではなく、指定されたコラムアドレスに対応する一つのセンスアンプブロック２０３のみを動作させることになる。
【０００６】
【発明が解決しようとする課題】
特定のコラムブロックに対してのみセンスアンプブロック２０３を駆動するとすると、メモリセルからのデータの読み出しも当該コラムブロックに対してのみ行う必要がある。何故なら、全てのコラムブロックに於てメモリセルからデータを読みだして、一つのセンスアンプブロック２０３だけを駆動するとすると、駆動されないセンスアンプブロック２０３に対応するデータがセンスアンプに格納されることなく、メモリセルにデータをリストアすることが出来ない。従って、センスアンプブロック２０３が駆動されるコラムブロック以外のコラムブロックに於ては、メモリセルのデータが破壊されることになる。
【０００７】
図６の構成に於ては、サブワード線２０９はサブワードデコーダ２０４乃至２０７から両側に延びて、両側の２つのコラムブロック（２つの列）で共有されている。従って指定されたコラムブロックに対するサブワードデコーダのみを選択可能であるとしても、一本のサブワード線２０９が選択されると、２つのコラムブロックからメモリセルのデータが読み出されることになる。しかし駆動されるセンスアンプブロック２０３は上述のように一つのみとすると、センスアンプブロック２０３が駆動されない方のコラムブロックに於ては、データが破壊されてしまうことになる。
【０００８】
これを避けるためには、サブワードデコーダをコラムブロック毎に設けることが考えられる。図７は、階層化ワードデコーダ方式の別のワード線構造を示す図である。
図７は、メインワード線及びサブワード線とその周辺のみを示し、それ以外の要素は省略してある。図７に示されるように、サブワード線２０９は、サブワードデコーダ２０４乃至２０７から片側にだけ延びて、一つのコラムブロックに対してのみ設けられる。従って、一つのコラムブロックに対してのみサブワードデコーダの選択を行うことで、一つのコラムブロックに対してのみワード選択を行うことが出来る。これによって、上述のようなメモリセルデータの破壊を避けることが出来る。
【０００９】
しかし図７のような構成ではなく、従来主に図６のような構成が用いられるのには理由がある。それはチップサイズの問題である。図７のような構成にすると、一本のメインワード線２０８に対して、コンタクト２１１を４つ縦方向に並べる必要がある。しかしながらコンタクト２１１は、互いにそれ程近接して設けることが出来ない。従って図７のような構成においては、サブワード線２０９間の間隔が図１の場合に比べて広がることになり、図の縦方向にチップサイズが増大することになる。
【００１０】
また図７の構成では、各コラムブロックに対してサブワードデコーダが設けられるために、図６の構成に比べてサブワードデコーダの数が２倍になってしまう。従って、図面の横方向にチップサイズが増大する結果となる。
従って本発明の目的は、半導体記憶装置に於てチップ面積を増大させることなく、センスアンプを駆動するブロック毎にサブワードデコーダを設けることである。
【００１１】
【課題を解決するための手段】
請求項１の発明に於ては、階層化ワードデコードによりワード選択を行う半導体記憶装置は、コラムブロック毎に設けられたメモリセル領域と、コラムブロック毎に設けられ該メモリセル領域に延在するサブワード線と、該サブワード線の延長上で該メモリセル領域の両側に設けられ、該メモリセル領域の該サブワード線に対してのみサブワード選択を行うサブワードデコーダを含むことを特徴とする。
【００１２】
上記発明に於ては、コラムブロック毎にメモリセル領域の両側にサブワードデコーダを設けるので、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記サブワード線は、選択されたコラムブロックに対してのみ選択活性化されることを特徴とする。
【００１３】
上記発明に於ては、選択されたコラムブロックに対してのみサブワード線を選択活性化するので、選択コラムブロックのデータのみをアクセスすることが出来る。
請求項３の発明に於ては、請求項２記載の半導体記憶装置に於て、前記コラムブロック毎に設けられたセンスアンプブロックを含み、前記選択されたコラムブロックに対してのみ該センスアンプブロックが駆動されることを特徴とする。
【００１４】
上記発明に於ては、選択されたコラムブロックに対してのみ該センスアンプブロックを駆動するので、電流消費量を少なく抑さえることが出来ると共に、選択コラムブロックのデータのみをアクセスするのでデータが破壊されることを避けることが出来る。
請求項４の発明に於ては、請求項１記載の半導体記憶装置に於て、前記サブワード線は、前記メモリセル領域の第１の側の前記サブワードデコーダ及び第２の側の前記サブワードデコーダに、一本毎に交互に接続されることを特徴とする。
【００１５】
上記発明に於ては、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
請求項５の発明に於ては、請求項１記載の半導体記憶装置に於て、前記サブワード線は、前記メモリセル領域の第１の側の前記サブワードデコーダ及び第２の側の前記サブワードデコーダに、２本毎に交互に接続されることを特徴とする。
【００１６】
上記発明に於ては、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
請求項６の発明に於ては、請求項１記載の半導体記憶装置に於て、前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＮＭＯＳトランジスタが形成される第１の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする。
【００１７】
上記発明に於ては、隣り合うサブワードデコーダ間でＮチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
請求項７の発明に於ては、請求項１記載の半導体記憶装置に於て、前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＰＭＯＳトランジスタが形成される第２の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする。
【００１８】
上記発明に於ては、隣り合うサブワードデコーダ間でＰチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
請求項８の発明の半導体記憶装置は、複数のメインワード線と、該複数のメインワード線の一本を選択してメインワード選択を行うメインワードデコーダと、コラムブロック毎に設けられたメモリセル領域と、コラムブロック毎に設けられ該メモリセル領域に延在するサブワード線と、該サブワード線の延長上で該メモリセル領域の両側に設けられ該メモリセル領域の該サブワード線に対してのみサブワード選択を行うサブワードデコーダを含むことを特徴とする。
【００１９】
上記発明に於ては、コラムブロック毎にメモリセル領域の両側にサブワードデコーダを設けるので、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
請求項９の発明に於ては、請求項８記載の半導体記憶装置に於て、前記サブワード線は、選択されたコラムブロックに対してのみ選択活性化されることを特徴とする。
【００２０】
上記発明に於ては、選択されたコラムブロックに対してのみサブワード線を選択活性化するので、選択コラムブロックのデータのみをアクセスすることが出来る。
請求項１０の発明に於ては、請求項９記載の半導体記憶装置に於て、前記コラムブロック毎に設けられたセンスアンプブロックを含み、前記選択されたコラムブロックに対してのみ該センスアンプブロックが駆動されることを特徴とする。
【００２１】
上記発明に於ては、選択されたコラムブロックに対してのみ該センスアンプブロックを駆動するので、電流消費量を少なく抑さえることが出来ると共に、選択コラムブロックのデータのみをアクセスするのでデータが破壊されることを避けることが出来る。
請求項１１の発明に於ては、請求項８記載の半導体記憶装置に於て、前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＮＭＯＳトランジスタが形成される第１の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする。
【００２２】
上記発明に於ては、隣り合うサブワードデコーダ間でＮチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
請求項１２の発明に於ては、請求項８記載の半導体記憶装置に於て、前記サブワードデコーダはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、該ＰＭＯＳトランジスタが形成される第２の基板上領域は、隣り合うサブワードデコーダ間で隣接することを特徴とする。
【００２３】
上記発明に於ては、隣り合うサブワードデコーダ間でＰチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
請求項１３の発明に於ては、階層化ワードデコードによりワード選択を行う半導体記憶装置は、コラムブロック毎に設けられたメモリセル領域と、該メモリセル領域の両側に設けられ該メモリセル領域のサブワード線に対してのみサブワード選択を行うサブワードデコーダを含むことを特徴とする。
【００２４】
上記発明に於ては、コラムブロック毎にメモリセル領域の両側にサブワードデコーダを設けるので、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
請求項１４の発明に於ては、請求項１３記載の半導体記憶装置に於て、前記サブワードデコーダは、Ｎ型トランジスタ及びＰ型トランジスタを含み、該Ｎ型トランジスタが形成される第１の基板上領域及び該Ｐ型トランジスタが形成される第２の基板上領域の各々は、隣り合うサブワードデコーダ間で隣接することを特徴とする。
【００２５】
上記発明に於ては、隣り合うサブワードデコーダ間でＰチャンネルトランジスタの領域或いはＮチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
【００２６】
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて説明する。
図１は、本発明のサブワードデコーダ配置を用いた半導体記憶装置を示す。
図１の半導体記憶装置１は、アドレスバッファ２、コマンドバッファ／デコーダ３、データバッファ４、コラム制御ユニット５、ロー制御ユニット６、及びメモリセル回路７を含む。
【００２７】
アドレスバッファ２は、アドレス入力を受け取りバッファすると共に、ローアドレスをロー制御ユニット６に供給し、コラムアドレスをコラム制御ユニット５に供給する。コマンドバッファ／デコーダ３は、コマンド入力を受け取りバッファすると共に、コマンド内容をデコードする。コマンドバッファ／デコーダ３に於けるデコード結果に従って、コラム制御ユニット５及びロー制御ユニット６が制御される。メモリセル回路７は、メモリセル配列、メインワード線、サブワード線、ビット線、センスアンプ等を含む。
【００２８】
ロー制御ユニット６は、指定されたローアドレスのメインワード線及びサブワード線を立ち上げ、対応するメモリセルとセンスアンプとの間でデータの読み書きを行う。半導体記憶装置１に於て、ロー制御ユニット６によるローアドレスアクセスが実行される時点では、既にコラムアドレスが入力されている。このコラムアドレスを参照することによって、コラム制御ユニット５は、指定されたコラムアドレスに対応するコラムブロックを選択し、この選択コラムブロックに於てのみローアドレスアクセスが実行されるようにする。即ち、選択コラムブロックに於てのみ、センスアンプが駆動され、ロー制御ユニット６によるサブワード線立ち上げが行われる。
【００２９】
コラム制御ユニット５は更に、選択コラムブロックの指定されたコラムアドレスに対するアクセスを行う。これによって、データバッファ４と指定コラムアドレスのセンスアンプとの間で、データの読み書きが行われる。データバッファ４は、半導体記憶装置１外部から供給されるデータをバッファすると共にメモリセル回路７に供給し、またメモリセル回路７から供給されるデータをバッファして外部に出力する。
【００３０】
図２は、本発明によるサブワードデコーダ配置を示す図である。図２は、サブワードデコーダ配置に関して、図１のロー制御ユニット６及びメモリセル回路７の関連部分を示すものである。
メインワードデコーダ１１は、ローアドレスをデコードして、複数のメインワード線１８から一本を選択してＨＩＧＨにする。メインワード線１８の配線層とは別の配線層に、各メインワード線１８に重ねて４本のサブワード線１９が配置される。４本のサブワード線１９は、４種類のサブワードデコーダ１４乃至１７に接続される。各種類のサブワードデコーダ１４乃至１７は、メインワード線１８に直交する方向に一列に並んで配置される。
【００３１】
サブワードデコーダ１４乃至１７は、一つのセンスアンプブロック１３に対して一組設けられている。即ち、サブワードデコーダ１４乃至１７は、各コラムブロック毎に設けられる。サブワード線１９は、サブワードデコーダ１４乃至１７から片側に延びて、一つのコラムブロックに対してワード選択を行う。
サブワードデコーダ選択回路１２は、４種類のサブワードデコーダ１４乃至１７のうちの１種類を選択する信号を、サブワードデコーダ選択線２０に供給する。またコラムブロック選択線２１は、選択コラムブロックを指定する信号を、サブワードデコーダ制御回路２２に供給する。選択されたコラムブロックに於て、サブワードデコーダ制御回路２２は、サブワードデコーダ選択回路１２からの信号をサブワードデコーダ１４乃至１７に供給する。
【００３２】
サブワードデコーダ１４乃至１７は、選択されると、メインワード線１８をサブワード線１９に接続する。従って、メインワードデコーダ１１によって選択された一本のメインワード線に於て、コラムブロック選択線２１によって選択されたコラムブロックに対してのみ、サブワードデコーダ選択回路１２によって選択された一本のサブワード線１９がＨＩＧＨになる。これによってコラムブロック毎の階層的なワード選択が可能になる。
【００３３】
例えば読みだし動作の場合には、選択されたコラムブロックに対応するメモリセル領域２３に於て、選択されたワードに対応するメモリセル（図示せず）のデータが読み出され、センスアンプブロック１３のセンスアンプに格納される。複数のセンスアンプブロック１３のうちで、選択されたコラムブロックに対応するセンスアンプブロック１３のみが駆動される。
【００３４】
あるコラムブロックに対応するサブワードデコーダ１４乃至１７は、各コラムブロックに於て、メモリセル領域２３の両側に配置される。図２の例では、あるコラムブロックの４本のサブワード線１９のうちで、２本が右側に配置されたサブワードデコーダ１６及び１７に接続され、残りの２本が左側に配置されたサブワードデコーダ１４及び１５に接続される。
【００３５】
従って、各メインワード線１８毎に、メインワード線１８に直交する方向に配置されるコンタクト２４の数は、サブワード線１９の本数の１／２となる。図２の例では、サブワード線１９は各メインワード線１８に４本設けられているので、コンタクト２４の数は２個ですむ。従って、各コラムブロック毎にサブワードデコーダ１４乃至１７を配置する構成にも関わらず、図６のように２つのコラムブロックでサブワードデコーダを共有する場合と同数のコンタクト数で構成することが出来る。
【００３６】
このように本発明に於ては、メモリセル領域の両側に配置されたサブワードデコーダからサブワード線が当該メモリセル領域に延びるように、コラムブロック毎にサブワードデコーダを配置する。従って、コラムブロック毎にワード選択制御を実行することが出来ると共に、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
【００３７】
なお図２に於ては、サブワード線は２本毎に右側或いは左側のサブワードデコーダに接続されるが、これを一本毎としてもよい。図３は、サブワード線を１本毎に左右のサブワードデコーダに接続した例を示す。
上述のように、ワード線に直交する方向へのチップサイズの増加を避けることが出来るが、本発明に於ては、ワード線の延長方向へのチップサイズの増加をも避けることが出来る。これはサブワードデコーダを構成する素子の素子領域が、隣り合うサブワードデコーダ間で同一の導電タイプの素子領域となるように構成することで実現できる。
【００３８】
図４は、半導体記憶装置の基板上に於けるサブワードデコーダのレイアウトを示す図である。また図５は、各サブワードデコーダの回路構成を示す。図４及び図５に於て、図２と同一の構成要素は同一の番号で参照される。
図４に於て、サブワードデコーダ１４乃至１７がＰ型基板上に形成される。サブワードデコーダ１４乃至１７の各々には、メインワード線１８からメインワード線選択信号ＭＷＬと、サブワードデコーダ選択線２０からサブワードデコーダ選択信号ｑｄｘ及び／ｑｄｘ（ｘ＝０、１、２、３）が供給される。またサブワードデコーダ１４乃至１７は、サブワード線１９にサブワード線選択信号ＳＷＬｘ（ｘ＝０、１、２、３）を出力する。
【００３９】
図５に示されるようにサブワードデコーダ１４乃至１７の各々は、ＰＭＯＳトランジスタ４０、ＮＭＯＳトランジスタ４１、及びＮＭＯＳトランジスタ４２を含む。ＰＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４２のゲート入力であるサブワードデコーダ選択信号ｑｄｘがＬＯＷになり、ＮＭＯＳトランジスタ４１のゲート入力であるサブワードデコーダ選択信号／ｑｄｘがＨＩＧＨになると、メインワード線選択信号ＭＷＬがサブワード線選択信号ＳＷＬｘとして出力される。
【００４０】
図４及び図５を参照して、ゲート３２を有するＰＭＯＳトランジスタ４０は、コンタクト３１を介してメインワード線１８に接続される。またゲート３３を有するＮＭＯＳトランジスタ４１は、コンタクト３５を介してメインワード線１８に接続される。更に、ゲート３４を有するＮＭＯＳトランジスタ４２は、コンタクト３６を介してグランド電位ＶＳＳに接続される。
【００４１】
図４に於て、Ｐ型基板にはＮｗｅｌｌ３０が構成される。Ｎｗｅｌｌ上にＰＭＯＳトランジスタ４０が形成され、Ｐ型基板上にＮＭＯＳトランジスタ４１及び４２が形成される。
図４に示されるように、本発明に於ては、隣り合うサブワードデコーダ間で同一の素子領域を共有するように構成される。即ち、サブワードデコーダ１４のＰチャンネルトランジスタ領域（ＰＭＯＳトランジスタ４０が形成される領域）は、サブワードデコーダ１５のＰチャンネルトランジスタ領域と共通のＮｗｅｌｌ３０に配置される。またサブワードデコーダ１５のＮチャンネルトランジスタ領域（ＮＭＯＳトランジスタ４１及び４２が形成される領域）と、サブワードデコーダ１６のＮチャンネルトランジスタ領域とは隣り合うように構成される。更に、サブワードデコーダ１６のＰチャンネルトランジスタ領域とサブワードデコーダ１７のＰチャンネルトランジスタ領域とは、共通のＮｗｅｌｌ３０を使用できるように、隣り合って配置される。
【００４２】
上述のように本発明に於ては、サブワードデコーダを配置する際に、各サブワードデコーダのＮチャンネルトランジスタ領域及びＰチャンネルトランジスタ領域は、隣り合うサブワードデコーダ間で同一タイプの領域が隣り合うように配置される。ＮｗｅｌｌをＰ型基板上に形成した場合、Ｎチャンネルトランジスタは、このＮｗｅｌｌからある程度の距離を離して形成する必要がある。しかし本発明のサブワードデコーダの配置によれば、隣り合うサブワードデコーダ間でこのような距離的な条件に対する制限が無く、サブワードデコーダを互いに近接して構成することが出来る。従って、メインワード線１８の延在する方向に対して、メモリチップのサイズの増大を避けることが出来る。
【００４３】
以上、実施例に基づいて本発明は説明されたが、本発明は上述の実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で変形・変更が可能なものである。
【００４４】
【発明の効果】
請求項１の発明に於ては、コラムブロック毎にメモリセル領域の両側にサブワードデコーダを設けるので、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
【００４５】
請求項２の発明に於ては、選択されたコラムブロックに対してのみサブワード線を選択活性化するので、選択コラムブロックのデータのみをアクセスすることが出来る。
請求項３の発明に於ては、選択されたコラムブロックに対してのみ該センスアンプブロックを駆動するので、電流消費量を少なく抑さえることが出来ると共に、選択コラムブロックのデータのみをアクセスするのでデータが破壊されることを避けることが出来る。
【００４６】
請求項４の発明に於ては、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
請求項５の発明に於ては、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
【００４７】
請求項６の発明に於ては、隣り合うサブワードデコーダ間でＮチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
請求項７の発明に於ては、隣り合うサブワードデコーダ間でＰチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
【００４８】
請求項８の発明に於ては、コラムブロック毎にメモリセル領域の両側にサブワードデコーダを設けるので、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
請求項９の発明に於ては、選択されたコラムブロックに対してのみサブワード線を選択活性化するので、選択コラムブロックのデータのみをアクセスすることが出来る。
【００４９】
請求項１０の発明に於ては、選択されたコラムブロックに対してのみ該センスアンプブロックを駆動するので、電流消費量を少なく抑さえることが出来ると共に、選択コラムブロックのデータのみをアクセスするのでデータが破壊されることを避けることが出来る。
請求項１１の発明に於ては、隣り合うサブワードデコーダ間でＮチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
【００５０】
請求項１２の発明に於ては、隣り合うサブワードデコーダ間でＰチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
請求項１３の発明に於ては、コラムブロック毎にメモリセル領域の両側にサブワードデコーダを設けるので、ワード線に直交する方向に並ぶコンタクト数を少なくすることが出来る。これによりワード線に直交する方向へのチップサイズの増大を避けることが出来る。
【００５１】
請求項１４の発明に於ては、隣り合うサブワードデコーダ間でＰチャンネルトランジスタの領域或いはＮチャンネルトランジスタの領域を共有するので、サブワードデコーダが並ぶ方向に対するチップサイズの増大を避けることが出来る。
【図面の簡単な説明】
【図１】本発明のサブワードデコーダ配置を用いた半導体記憶装置を示す図である。
【図２】本発明によるサブワードデコーダ配置を示す図である。
【図３】サブワード線を１本毎に左右のサブワードデコーダに接続したサブワードデコーダ配置を示す図である。
【図４】半導体記憶装置の基板上に於けるサブワードデコーダのレイアウトを示す図である。
【図５】サブワードデコーダの回路構成を示す回路図である。
【図６】従来の階層化ワードデコーダ方式のワード線構造を示す図である。
【図７】階層化ワードデコーダ方式の別のワード線構造を示す図である。
【符号の説明】
１  半導体記憶装置
２  アドレスバッファ
３  コマンドバッファ／デコーダ
４  データバッファ
５  コラム制御ユニット
６  ロー制御ユニット
７  メモリセル回路
１１  メインワードデコーダ
１２  サブワードデコーダ選択回路
１３  センスアンプブロック
１４、１５、１６、１７  サブワードデコーダ
１８  メインワード線
１９  サブワード線
２０  サブワードデコーダ選択線
２１  コラムブロック選択線
２２  サブワードデコーダ制御回路２２
２３  メモリセル領域
２４  コンタクト
２０１  メインワードデコーダ
２０２  サブワードデコーダ選択回路
２０３  センスアンプブロック
２０４、２０５、２０６、２０７  サブワードデコーダ
２０８  メインワード線
２０９  サブワード線
２１０  サブワードデコーダ選択線
２１１  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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