(57)【特許請求の範囲】
【請求項１】
複数の層でなる基板と、
前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に形成された溝と、
前記実装端子が形成されるべき箇所及び前記溝に対応する領域に形成され前記実装端子を成す導電膜と、
前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記溝に形成された前記導電膜を覆うように積層された絶縁膜と
を具備することを特徴とする電気光学装置。
【請求項２】
前記溝に連設された配線用溝が設けられ、前記配線用溝に前記導電膜が延設されて配線を成すことを特徴とする請求項１記載の電気光学装置。
【請求項３】
前記実装端子を成す導電膜は、該導電膜上に他の導電膜が積層されていることを特徴とする請求項１または請求項２記載の電気光学装置。
【請求項４】
前記溝の領域下に少なくとも１層の高さ調整用の膜が形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の電気光学装置。
【請求項５】
前記溝の深さは、前記実装端子の厚さと前記高さ調整用の膜の厚さとの合計と略同一であることを特徴とする請求項４記載の電気光学装置。
【請求項６】
前記高さ調整用の膜は、前記表示領域に形成される配線と前記周辺回路を成す配線のうち少なくとも一つの配線であることを特徴とする請求項４または請求項５記載の電気光学装置。
【請求項７】
前記溝の深さは、前記配線の厚さと略同一であることを特徴とする請求項１乃至請求項３のいずれかに記載の電気光学装置。
【請求項８】
複数の層でなる基板と、
前記基板上に形成された表示領域と、
前記表示領域に配設された第１配線と、
前記基板上の前記表示領域の周辺に形成され、前記配線に電気的に接続された周辺回路と、
前記基板上に形成された実装端子と、
前記周辺回路と前記実装端子とを電気的に接続した第２配線と、
前記基板を構成する層の少なくとも一層に、前記周辺回路が形成される部分に設けられた第１溝と、
前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に形成された第２溝と、
前記実装端子が形成されるべき箇所及び前記第２溝に対応する領域に形成され前記実装端子を成す導電膜と、
前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記第２溝に形成された前記導電膜、前記周辺回路及び前記表示領域を覆うように積層された絶縁膜と
を具備することを特徴とする電気光学装置。
【請求項９】
前記表示領域に配設された第１配線が形成される部分に第３溝が設けられたことを特徴とする請求項８記載の電気光学装置。
【請求項１０】
前記第２配線の領域下に少なくとも１層の高さ調整用の膜が形成されていることを特徴とする請求項８または請求項９記載の電気光学装置。
【請求項１１】
前記絶縁膜は、平坦化処理された絶縁膜であることを特徴とする請求項８乃至請求項１０記載の電気光学装置。
【請求項１２】
複数の層でなる基板と、
前記基板上に形成された表示領域と、
前記表示領域に配設されたデータ線と、
前記表示領域の一辺に沿って形成されたデータ線駆動回路と、
前記データ線駆動回路を挟んで前記表示領域の一辺と対向するように形成された実装端子と、
前記実装端子と電気的に接続され前記データ線に画像信号を供給する信号線と、
前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に形成された溝と、
前記実装端子が形成されるべき箇所及び前記溝に対応する領域に形成され前記実装端子を成す導電膜と、
前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記溝に形成された前記導電膜を覆うように積層された絶縁膜と
を具備することを特徴とする電気光学装置。
【請求項１３】
前記基板を構成する層の少なくとも一層に、少なくとも前記データ線駆動回路と前記実装端子との間の領域内で前記信号線が形成される部分に溝を形成したことを特徴とする請求項１２記載の電気光学装置。
【請求項１４】
前記基板を構成する層の少なくとも一層に、前記データ線駆動回路が形成される部分に溝を形成したことを特徴とする請求項１２または請求項１３記載の電気光学装置。
【請求項１５】
前記表示領域の一辺と前記データ線駆動回路との間に、前記データ線駆動回路で前記データ線に画像信号の供給を制御するサンプリング回路を備えることを特徴とする請求項１２乃至請求項１４のいずれかに記載の電気光学装置。
【請求項１６】
前記基板を構成する層の少なくとも一層に、前記サンプリング回路が形成される部分に設けられた溝を形成したことを特徴とする請求項１５記載の電気光学装置。
【請求項１７】
前記表示領域に配向膜が形成され、前記配向膜のラビング方向が前記実装端子から前記表示領域に向うことを特徴とする請求項１２乃至１６のいずれかに記載の電気光学装置。
【請求項１８】
光を出射する光源と、
前記光源による出射光を画像情報に対応した変調を施す請求項１乃至請求項１７のいずれかに記載の電気光学装置と、
前記電気光学装置により変調された光を投射する投射手段と
を具備することを特徴とする電子機器。
【請求項１９】
複数の層でなる基板上に設けられた実装端子を介して入力した信号にしたがって所定の画像を表示する電気光学装置の製造方法であって、
前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に溝を設ける工程と、
前記実装端子が形成されるべき箇所及び前記溝に対応する領域に前記実装端子を成す導電膜を形成する工程と、
前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記溝に形成された前記導電膜を覆うように絶縁膜を積層する工程と
を備えることを特徴とする電気光学装置の製造方法。
【請求項２０】
前記絶縁膜を積層する工程は、前記絶縁膜を研磨し、前記実装端子を開孔する工程を含むことを特徴とする請求項１９に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部回路からの信号を入力する実装端子の形成領域における段差を低減させた電気光学装置及びその製造方法並びに当該電気光学装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて、所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、例えば、画素電極を三端子型のスイッチング素子により駆動するアクティブマトリクス型の液晶装置は、次のような構成となっている。すなわち、この種の液晶装置を構成する一対の基板のうち、一方の基板には、複数の走査線と複数のデータ線とが互いに交差するように設けられるとともに、これらの交差部分の各々に対応してＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）のような三端子型スイッチング素子および画素電極の対が設けられ、さらに、これらの画素電極が設けられる領域（表示領域）の周辺には、走査線およびデータ線の各々を駆動するための周辺回路が設けられる。また、他方の基板には画素電極に対向する透明な対向電極が設けられる。くわえて、両基板の対向面には、液晶分子の長軸方向が両基板間で例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、その各背面側には配向方向に応じた偏光子がそれぞれ設けられる。
【０００３】
ここで、画像信号は、通常、画像信号線を介して供給されるとともに、各データ線に、サンプリングスイッチにより適切なタイミングにてサンプリングされる構成となっている。また、走査線とデータ線との交差部分に設けられたスイッチング素子は、対応する走査線に印加される走査信号がアクティブレベルとなるとオンして、対応するデータ線にサンプリングされている画像信号を画素電極に供給するものである。さらに、対向基板に設けられた対向電極は、一定の電位に維持されている。
【０００４】
このような構成において、各走査線に供給する走査信号と、サンプリングスイッチを制御するサンプリング信号とが周辺回路によって適切なタイミングで供給されると、画素電極と対向電極と両電極間に挟持された液晶とからなる液晶容量には、画像信号に応じた電圧実効値が画素毎に印加されることになる。
【０００５】
この際、画素電極と対向電極との間を通過する光は、両電極間に印加される電圧差がゼロであれば、液晶分子のねじれに沿って約９０度旋光する一方、電圧差が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型の電気光学装置において、入射側と背面側とに、ラビング方向に合わせて偏光軸が互いに直交する偏光子をそれぞれ配置させた場合、両電極に印加される電圧差がゼロであれば、光が透過する一方、両電極に印加される電圧差が大きくなるにつれて光が遮断することになる。このため、画素電極に印加する電圧を画素毎に制御することによって、所定の表示が可能となっている。
【０００６】
ところで、上述したラビング処理とは、一般には、ローラに巻回されたバフ布を回転移動させることで、ポリイミドなどの有機膜表面を一定方向（ラビング方向）に擦る、という処理である。そして、このラビング処理によって、有機膜のポリマー主鎖がラビング方向に延伸されて、当該延伸方向に沿って液晶分子が配列する、と言われている。
【０００７】
【発明が解決しようとする課題】
しかしながら、配向膜が形成される下地面には、特に、画素電極や、スイッチング素子、走査線、データ線、周辺回路が設けられる一方の基板の下地面には、各種配線や各種素子などの有無や、コンタクトホールの有無などにより、５００ｎｍ〜１０００ｎｍ程度の段差が生じている。このような段差が生じている下地面に配向膜を形成しても、やはり配向膜の表面に段差が生じることになる。さらに、このような配向膜にラビング処理を行うと、バフ布の毛先が段差により掻き乱れる結果、擦る度合いが基板面全体にわたって不均一となってしまう。そして、このようにラビング処理が不均一に施された基板に液晶を注入・封止すると、液晶分子が一定方向に配向しないためと考えられる表示ムラが発生する。具体的には、ラビング方向に沿ったスジ状の表示ムラが発生して、表示品位を低下させる、という問題があった。
【０００８】
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、基板表面における段差を低減して、不均一なラビング処理に起因する表示上の不具合の発生を抑制した電気光学装置、その製造方法および電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
まず、上述した段差のうち、表示品位を最も低下させる段差は、外部回路から各種信号を入力する実装端子とこれらの実装端子から引き出される配線とで生じる段差である、と本件の発明者は考えた。
【００１０】
この点について詳述すると、画素電極およびこれに接続されるスイッチング素子は、走査線およびデータ線の各交差部分に対応して設けられるので、これらの配列ピッチは、走査線およびデータ線の配列ピッチに依存する。また、サンプリングスイッチを含む周辺回路は、走査線やデータ線に対応して設けられるので、周辺回路を構成する素子の配列ピッチについても、走査線およびデータ線の配列ピッチに依存する。したがって、これらの素子や配線などの段差に起因する表示ムラは、画素の配列ピッチと同一倍もしくはその整数倍で発生するので、表示の上では比較的目立たない、と考えられる。
【００１１】
これに対して、実装端子は、ここから引き出される配線長を短くする観点や、装置全体の対称性を確保する観点などから、上述したサンプリングスイッチやデータ線を駆動するためのデータ線駆動回路に近接し、かつ、走査線の延在方向（すなわち、データ線の延在方向とは交差する方向）に沿って配列され、さらに、外部との接続を容易とする観点から、走査線やデータ線の配列ピッチより遙かに広く、すなわち、走査線やデータ線の配列ピッチとは無関係に形成される。したがって、実装端子及びこれらに至る配線の段差に起因する表示ムラについては非常に目立つと考えられる。
【００１２】
そこで、本件の第１の発明に係る電気光学装置は、複数の層でなる基板と、前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に形成された溝と、前記実装端子が形成されるべき箇所及び前記溝に対応する領域に形成され前記実装端子を成す導電膜と、前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記溝に形成された前記導電膜を覆うように積層された絶縁膜とを具備することを特徴とする。
【００１３】
この構成によれば、実装端子の表面及びその周辺の表面で段差が生じるのを低減することができるので、ラビング処理におけるバフ布の毛先の乱れが抑えられる。
【００１４】
第１の発明において、前記溝に連設された配線用溝が設けられ、前記配線用溝に前記導電膜が延設されて配線を成すことを特徴とする。
【００１５】
また、第１の発明において、前記実装端子を成す導電膜は、該導電膜上に他の導電膜が積層されていることを特徴とする。
【００１６】
この構成によれば、実装端子に至る配線の段差を低減することができる。
【００１７】
また、第１の発明において、前記溝の領域下に少なくとも１層の高さ調整用の膜が形成されていることを特徴とする。
【００１８】
この構成によれば、溝の深さと実装端子の厚みとを調整して、溝の領域上に形成された絶縁膜の表面を均一にすることができる。
【００１９】
また、第１の発明において、前記溝の深さは、前記実装端子の厚さと前記高さ調整用の膜の厚さとの合計と略同一であることを特徴とする。
【００２０】
この構成によれば、溝に形成される実装端子の導電膜の表面は、基準面と略同一となるので、実装端子の周囲の段差をほぼ完全に除去することが可能となる。
【００２１】
また、第１の発明において、前記高さ調整用の膜は、前記表示領域に形成される配線と前記周辺回路を成す配線のうち少なくとも一つの配線であることを特徴とする。
【００２２】
この構成によれば、表示領域に形成される配線や周辺回路を成す配線を共通して用いるので、プロセスには一層有利である。
【００２３】
また、第１の発明において、前記溝の深さは、前記配線の厚さと略同一であることを特徴とする。
【００２４】
この構成によれば、高さ調整用の膜を用いなくてもよいものである。
【００２５】
本件の第２の発明に係る電気光学装置は、複数の層でなる基板と、前記基板上に形成された表示領域と、前記表示領域に配設された第１配線と、前記基板上の前記表示領域の周辺に形成され、前記配線に電気的に接続された周辺回路と、前記基板上に形成された実装端子と、前記周辺回路と前記実装端子とを電気的に接続した第２配線と、前記基板を構成する層の少なくとも一層に、前記周辺回路が形成される部分に設けられた第１溝と、前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に形成された第２溝と、前記実装端子が形成されるべき箇所及び前記第２溝に対応する領域に形成され前記実装端子を成す導電膜と、前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記第２溝に形成された前記導電膜、前記周辺回路及び前記表示領域を覆うように積層された絶縁膜とを具備することを特徴とする。
【００２６】
この構成によれば、周辺回路上を均一にすることができるので、周辺回路上の段差に起因する表示ムラを低減することができる。
【００２７】
第２発明において、前記表示領域に配設された第１配線が形成される部分に第３溝が設けられたことを特徴とする。
【００２８】
また、第２発明において、前記第２配線の領域下に少なくとも１層の高さ調整用の膜が形成されていることを特徴とする。
【００２９】
また、第２発明において、前記絶縁膜は、平坦化処理された絶縁膜であることを特徴とする。
【００３０】
本件の第３の発明に係る電気光学装置は、複数の層でなる基板と、前記基板上に形成された表示領域と、前記表示領域に配設されたデータ線と、前記表示領域の一辺に沿って形成されたデータ線駆動回路と、前記データ線駆動回路を挟んで前記表示領域の一辺と対向するように形成された実装端子と、前記実装端子と電気的に接続され前記データ線に画像信号を供給する信号線と、前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に形成された溝と、前記実装端子が形成されるべき箇所及び前記溝に対応する領域に形成され前記実装端子を成す導電膜と、前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記溝に形成された前記導電膜を覆うように積層された絶縁膜とを具備することを特徴とする。
【００３１】
この構成によれば、特に、データ線駆動回路と実装端子の周囲を均一にすることができるので、その領域の段差に起因する表示ムラを低減することができる。
【００３２】
第３発明において、前記基板を構成する層の少なくとも一層に、少なくとも前記データ線駆動回路と前記実装端子との間の領域内で前記信号線が形成される部分に溝を形成したことを特徴とする。
【００３３】
この構成によれば、信号線が形成される部分による段差を低減することができる。
【００３４】
また、第３発明において、前記基板を構成する層の少なくとも一層に、前記データ線駆動回路が形成される部分に溝を形成したことを特徴とする。
【００３５】
この構成によれば、データ線駆動回路の段差に起因する表示ムラを低減することができる。
【００３６】
また、第３発明において、前記表示領域の一辺と前記データ線駆動回路との間に、前記データ線駆動回路で前記データ線に画像信号の供給を制御するサンプリング回路を備えることを特徴とする。
【００３７】
また、第３発明において、前記基板を構成する層の少なくとも一層に、前記サンプリング回路が形成される部分に設けられた溝を形成したことを特徴とする。
【００３８】
この構成によれば、サンプリング回路の段差に起因する表示ムラを低減することができる。
【００３９】
また、第３発明において、前記表示領域に配向膜が形成され、前記配向膜のラビング方向が前記実装端子から前記表示領域に向うことを特徴とする。
【００４０】
この構成によれば、画素の配列ピッチに依存しないで発生するデータ線駆動回路と実装端子との間の領域を均一にすることで、比較的視認しやすい表示ムラを低減することができる。
【００４１】
本件の第４の発明に係る電子機器は、光を出射する光源と、前記光源による出射光を画像情報に対応した変調を施す上述した電気光学装置と、前記電気光学装置により変調された光を投射する投射手段とを具備することを特徴とする。
【００４２】
このように電気光学装置を投射型として用いる場合、その表示ムラがごくわずかなものであっても、投射像では、視認され得る程度に拡大されてしまうが、本件の第６の発明に係る電子機器は、実装端子や、これに至る配線の形成領域が平坦化された電気光学装置を備えるので、段差に起因する表示ムラを抑えた高品位な表示が可能となる。
【００４３】
本件の第５の発明に係る電気光学装置の製造方法は、複数の層でなる基板上に設けられた実装端子を介して入力した信号にしたがって所定の画像を表示する電気光学装置の製造方法であって、前記基板を構成する層の少なくとも一層に、前記実装端子が形成されるべき箇所の周縁部分に溝を設ける工程と、前記実装端子が形成されるべき箇所及び前記溝に対応する領域に前記実装端子を成す導電膜を形成する工程と、前記導電膜の前記実装端子が形成されるべき箇所は開孔され、前記溝に形成された前記導電膜を覆うように絶縁膜を積層する工程とを備えることを特徴とする。
【００４４】
この方法によれば、上述した第１の発明と同様に、実装端子の表面と絶縁膜の表面との段差とともに、実装端子に至る配線の段差を低減することとなる。
【００４５】
第５の発明において、前記絶縁膜を積層する工程は、前記絶縁膜を研磨し、前記実装端子を開孔する工程を含むことを特徴とする。
【００４６】
この方法によれば、実装端子になる導電膜の表面をストッパーとして機能させることで、比較的容易にほぼ完全な平坦化が可能となる。
【００８０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００８１】
＜電気光学装置の概略構成＞
まず、本発明の実施形態に係る電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて、その電気光学的な変化により所定の表示を行うものである。図１（ａ）は、この電気光学装置のうち、外部回路を除いた液晶装置１００の構成を示す斜視図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’線の断面図である。
【００８２】
これらの図に示されるように、液晶装置１００は、各種素子や画素電極１１８等が形成された素子基板１０１と、対向電極１０８等が設けられた対向基板１０２とが、スペーサ（図示省略）を含むシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学物質として例えばＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型の液晶１０５が封入された構成となっている。
【００８３】
ここで、素子基板１０１には、ガラスや石英、シリコンなどが用いられ、対向基板１０２には、ガラスや石英などが用いられる。なお、素子基板１０１に不透明な基板が用いられる場合には、透過型ではなく反射型として用いられることとなる。また、シール材１０４は、対向基板１０２の周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００８４】
次に、素子基板１０１の対向面であって、シール材１０４の外側一辺の領域１４０ａにおいては、後述するデータ線駆動回路が形成されて、サンプリング信号を出力する構成となっている。さらに、この一辺においてシール材１０４が形成される近傍の領域１５０ａには、後述する画像信号線やサンプリング回路などが形成されている。一方、この一辺の外周部分には、複数の実装端子１０７が形成されて、外部回路（図示省略）からの各種信号を入力する構成となっている。
【００８５】
また、この一辺に隣接する２辺の領域１３０ａには、それぞれ後述する走査線駆動回路が形成されて、走査線を両側から駆動する構成となっている。なお、走査線に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路を片側１個だけに形成する構成でも良い。
【００８６】
そして、残りの一辺の領域１６０ａには、プリチャージ回路や、２個の走査線駆動回路に用いられる共用配線などが形成される。ここで、プリチャージ回路とは、データ線に画像信号をサンプリングする際の負荷を低減するために、各データ線を、サンプリングに先行するタイミングにおいて所定の電位にプリチャージする回路であるが、本件では直接関係しないので、以降においてはその説明を省略することとする。
【００８７】
一方、対向基板１０２の対向電極１０８は、後述するように、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所に設けられた導通材によって、素子基板１０１に形成された実装端子１０７との電気的な導通が図られている。
【００８８】
ほかに、対向基板１０２には、画素電極１１８と対向する領域に、着色層（カラーフィルタ）が設けられる一方、着色層以外の領域には、光のリークによるコントラスト比の低下防止や、非表示領域を囲むための遮光膜が設けられる。ただし、後述するプロジェクタのように色光変調の用途に適用する場合には、対向基板１０２に着色層を形成する必要はない。
【００８９】
なお、対向基板１０２に着色層を設けると否かとにかかわらず、素子基板１０１には、光の照射により素子の特性低下を防止するために、後述するような遮光膜が設けられる。また、素子基板１０１および対向基板１０２の対向面には、後述するように、液晶１０５における分子の長軸方向が両基板間で約９０度連続的に捻れるようにラビング処理された配向膜（図１では省略）が設けられる一方、その各背面側には配向方向に応じた偏光子（図示省略）がそれぞれ設けられる。
【００９０】
また、図１（ｂ）においては、対向電極１０８や、画素電極１１８、実装端子１０７に厚みを持たせているが、これは、形成位置を示すための措置であり、実際には、基板に対して充分に無視できるほど薄い。さらに、実装端子１０７や画素電極１１８については、後述するように平坦化処理が施された絶縁膜上に形成されているので、素子基板１０１の対向面には、段差がほとんど平坦化されている。
【００９１】
＜電気的な構成＞
次に、上述した液晶装置１００のうち、素子基板１０１の電気的な構成について説明する。図２は、この構成を示す概略図である。
【００９２】
この図に示されるように、素子基板１０１には、外部回路からの各種の信号を入力するために複数の実装端子１０７が設けられている。これらの実装端子１０７を介して入力される信号は、配線１７１を介して各部に供給される構成となっている。これらの信号について簡単に説明すると、第１に、ＶＩＤ１〜ＶＩＤ６は、図４に示されるように、ドットクロックＤＣＬＫに同期して供給される１系統の画像信号ＶＩＤを、６系統に分配するとともに時間軸に６倍に伸長したものであり、６本の画像信号線１２２を介してサンプリング回路１５０に供給されている。なお、画像信号線１２２は、配線１７１のうちの特別なものである。すなわち、配線１７１とは、実装端子１０７から引き出される配線を一般化的に言うものであり、このうち、画像信号ＶＩＤ１〜ＶＩＤ６を供給する配線を、特に、画像信号線１２２と呼称したものである。
【００９３】
第２に、ＶｓｓＹおよびＶｓｓＸは、それぞれ走査線駆動回路１３０およびデータ線駆動回路１４０における電源の低位側電圧（接地電位）である。また、ＶｄｄＹおよびＶｄｄＸは、それぞれ走査線駆動回路１３０およびデータ線駆動回路１４０における電源の高位側電圧である。これらのうち、電源の低位側電圧ＶｓｓＹは、後述する蓄積容量の接地電位となっているので、容量線１７５を介して各画素にも供給されている。
【００９４】
第３に、ＬＣｃｏｍは、対向電極１０８に印加される電圧信号である。このため、電圧信号ＬＣｃｏｍが供給される２つの電極１０９は、対向基板１０２との貼り合わせに用いられるシール材１０４（図１参照）の隅に相当する地点にそれぞれ設けられている。したがって、素子基板１０１が実際に対向基板１０２に貼り合わせられると、電極１０９と対向電極１０８とが導通材を介して接続されて、対向電極１０８に電圧信号ＬＣｃｏｍが印加される構成となる。なお、電圧信号ＬＣｃｏｍは、時間軸に対して一定であり、この電圧信号ＬＣｃｏｍを基準にして、外部回路が、画像信号ＶＩＤ１〜ＶＩＤ６を例えば１水平走査期間毎に高位側および低位側に振り分けて、交流駆動を行う構成となっている。また、電極１０９が設けられる地点は、本実施形態においては２箇所であるが、この電極１０９が設けられる理由は、導通材を介して対向電極１０８に電圧信号ＬＣｃｏｍを印加するためであるから、電極１０９が設けられる地点は少なくとも１箇所であれば足りる。このため、電極１０９が設けられる地点は、１箇所でも良いし、３箇所以上であっても良い。
【００９５】
第４に、ＤＹは、図４に示されるように、垂直走査期間の最初に供給される転送開始パルスであり、ＣＬＹは、走査線駆動回路１３０において用いられるクロック信号である。なお、ＣＬＹｉｎｖは、クロック信号ＣＬＹをレベル反転させた反転クロック信号である。
【００９６】
第５に、ＤＸは、図４に示されるように、水平走査期間の最初に供給される転送開始パルスであり、ＣＬＸは、データ線駆動回路１４０において用いられるクロック信号である。なお、ＣＬＸｉｎｖは、クロック信号ＣＬＸをレベル反転させた反転クロック信号である。ＥＮＢ１、ＥＮＢ２は、後述するように、データ線駆動回路１４０におけるシフトレジスタの各出力信号のパルス幅を制限するために用いられるイネーブル信号である。
【００９７】
さて、素子基板１０１の表示領域１００ａにあっては、複数本の走査線１１２が行（Ｘ）方向に沿って平行に配列し、また、複数本のデータ線１１４が列（Ｙ）方向に沿って平行に配列して、これらの各交差部分に対応して画素が設けられている。
【００９８】
詳細には、図３に示されるように、走査線１１２とデータ線１１４とが交差する部分において、画素を制御するためのスイッチング素子たるＴＦＴ１１６のゲートが走査線１１２に接続される一方、ＴＦＴ１１６のソースがデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレインが矩形状の透明な画素電極１１８に接続されている。
【００９９】
上述したように、液晶装置１００では、素子基板１０１と対向基板１０２との電極形成面の間において液晶１０５が挟持されているので、各画素の液晶容量は、画素電極１１８と、対向電極１０８と、これら両電極間に挟持された液晶１０５とによって構成されることになる。ここで、説明の便宜上、走査線１１２の総本数を「ｍ」とし、データ線１１４の総本数を「６ｎ」とすると（ｍ、ｎは、それぞれ整数とする）、画素は、走査線１１２とデータ線１１４との各交差部分に対応して、ｍ行×６ｎ列のマトリクス状に配列することになる。
【０１００】
また、マトリクス状の画素からなる表示領域１００ａには、このほかに、液晶容量のリークを防止するための蓄積容量１１９が、画素毎に形成されている。この蓄積容量１１９の一端は、画素電極１１８（ＴＦＴ１１６のドレイン）に接続される一方、その他端は、容量線１７５により共通接続されている。このため、蓄積容量１１９は、液晶容量とは電気的に並列となるので、液晶容量の保持特性が改善されて、高コントラスト比が実現することとなる。なお、容量線１７５には、本実施形態では、電源の低位側電圧ＶｓｓＹが印加される構成であるが、ここには、時間的に一定の電圧が印加されれば良いので、電源の高位側電圧ＶｄｄＹや、電圧ＬＣｃｏｍなどが印加される構成であっても良い。また、蓄積容量１１９を含めた画素の詳細構成については、後述することとする。
【０１０１】
そこで、説明を再び図２に戻すと、走査線駆動回路１３０は、水平走査期間１Ｈ毎に順次アクティブレベルとなる走査信号Ｇ１、Ｇ２、…、Ｇｍを、１垂直有効表示期間内に各走査線１１２に出力するものである。詳細な構成については本発明と直接関連しないので図示を省略するが、シフトレジスタと複数の論理積回路とから構成される。このうち、シフトレジスタは、図４に示されるように、垂直走査期間の最初に供給される転送開始パルスＤＹを、クロック信号ＣＬＹ（及び反転クロック信号ＣＬＹｉｎｖ）のレベルが遷移する毎に（立ち上がり及び立ち下がりの双方で）、順次シフトして、信号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇｍ’として出力し、各論理積回路は、信号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇｍ’のうち、相隣接する信号同士の論理積信号を求めて、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとして出力するものである。
【０１０２】
また、データ線駆動回路１４０は、順次アクティブレベルとなるサンプリング信号Ｓ１、Ｓ２、…、Ｓｎを水平走査期間１Ｈ内に出力するものである。この詳細な構成についても本発明と直接関連しないので図示を省略するが、インバータ回路を含むシフトレジスタと複数の論理積回路とから構成されている。このうち、シフトレジスタは、図４に示されるように、水平走査期間の最初に供給される転送開始パルスＤＸを、クロック信号ＣＬＸ（及び反転クロック信号ＣＬＸｉｎｖ）のレベルが遷移する毎に順次シフトして、信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’として出力し、各論理積回路は、信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’のパルス幅を、イネーブル信号ＥＮＢ１またはＥＮＢ２を用いて、相隣接するもの同士が互いに重複しないように、期間ＳＭＰａに狭めてサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出力するものである。
【０１０３】
続いて、それぞれサンプリング回路１５０は、データ線１１４毎に設けられるサンプリングスイッチ１５１から構成されている。一方、データ線１１４は６本毎にブロック化されており、図２において左から数えてｉ（ｉは、１、２、…、ｎ）番目のブロックに属するデータ線１１４の６本のうち、最も左に位置するデータ線１１４の一端に接続されるサンプリングスイッチ１５１は、画像信号線１２２を介して供給される画像信号ＶＩＤ１を、サンプリング信号Ｓｉがアクティブとなる期間においてサンプリングして、当該データ線１１４に供給する構成となっている。また、同じくｉ番目のブロックに属するデータ線１１４の６本のうち、２番目に位置するデータ線１１４の一端に接続されるサンプリングスイッチ１５１は、画像信号線１２２を介して供給される画像信号ＶＩＤ２を、サンプリング信号Ｓｉがアクティブとなる期間においてサンプリングして、当該データ線１１４に供給する構成となっている。
【０１０４】
以下同様に、ｉ番目のブロックに属するデータ線１１４の６本のうち、３、４、５、６番目に位置するデータ線１１４の一端に接続されるサンプリングスイッチ１５１の各々は、画像信号線１２２を介して供給される画像信号ＶＩＤ３、ＶＩＤ４、ＶＩＤ５、ＶＩＤ６の各々を、サンプリング信号Ｓｉがアクティブとなる期間においてサンプリングして、対応するデータ線１１４に供給する構成となっている。すなわち、サンプリング信号Ｓｉがアクティブレベルとなると、ｉ番目のブロックに属する６本のデータ線１１４の各々には、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６が同時にサンプリングされる構成となっている。
【０１０５】
これらの走査線駆動回路１３０や、データ線駆動回路１４０、サンプリング回路１５０などは、製造後に欠陥の有無を判別するための検査回路とともに、表示領域１００ａの周辺に形成されるので、周辺回路として呼称されるものである。ただし、検査回路については、本件とは直接関係しないので、その説明については省略することとする。
【０１０６】
＜電気光学装置の動作＞
次に、上述した構成に係る電気光学装置の動作について簡単に説明する。
【０１０７】
まず、走査線駆動回路１３０には、垂直走査期間の最初に転送開始パルスＤＹが供給される。この転送開始パルスＤＹは、クロック信号ＣＬＹ（およびその反転クロック信号ＣＬＹｉｎｖ）によって順次シフトされる結果、図４に示されるように、１水平走査期間毎に順次アクティブレベルとなる走査信号Ｇ１、Ｇ２、…、Ｇｍとして、対応する走査線１１２に出力される。
【０１０８】
一方、１系統の画像信号ＶＩＤは、外部回路によって、図４に示されるように、６系統の画像信号ＶＩＤ１〜ＶＩＤ６に分配されるとともに、時間軸に対して６倍に伸長される。また、データ線駆動回路１４０には、同図に示されるように、水平走査期間の最初に転送開始パルスＤＸが供給される。この転送開始パルスＤＸは、データ線駆動回路１４０において、クロック信号ＣＬＸ（およびその反転クロック信号ＣＬＸｉｎｖ）のレベルが遷移する毎に順次シフトされて、信号Ｓ１’、Ｓ２’、…、Ｓｎ’となる。そして、この信号Ｓ１’、Ｓ２’、…、Ｓｎ’は、イネーブル信号ＥＮＢ１、ＥＮＢ２のアクティブレベルである期間ＳＭＰａに制限されて、これが図４に示されるように、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎとして順次出力されることとなる。
【０１０９】
ここで、走査信号Ｇ１がアクティブとなる期間、すなわち、第１番目の水平走査期間において、サンプリング信号Ｓ１がアクティブレベルとなると、左から１番目のブロックに属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされる。そして、これらの画像信号ＶＩＤ１〜ＶＩＤ６が、図２または図３において上から数えて１本目の走査線１１２と当該６本のデータ線１１４と交差する画素のＴＦＴ１１６によってそれぞれ書き込まれることとなる。この後、サンプリング信号Ｓ２がアクティブレベルとなると、今度は、２番目のブロックに属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされて、これらの画像信号ＶＩＤ１〜ＶＩＤ６が、１本目の走査線１１２と当該６本のデータ線１１４と交差する画素のＴＦＴ１１６によってそれぞれ書き込まれることとなる。
【０１１０】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、……、Ｓｎが順次アクティブレベルとなると、第３番目、第４番目、…、第ｎ番目のブロックに属する６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号ＶＩＤ１〜ＶＩＤ６が、１本目の走査線１１２と、当該６本のデータ線１１４と交差する画素のＴＦＴ１１６によってそれぞれ書き込まれることとなる。これにより、第１行目の画素のすべてに対する書き込みが完了することになる。
【０１１１】
続いて、走査信号Ｇ２がアクティブとなる期間、すなわち、第２番目の水平走査期間においては、同様にして、第２行目の画素のすべてに対して書き込みが行われ、以下同様にして、走査信号Ｇ３、Ｇ４、…、Ｇｍがアクティブとなって、第３行目、第４行目、第ｍ行目の画素に対して書き込みが行われることとなる。これにより、第１行目〜第ｍ行目の画素のすべてにわたって書き込みが完了することになる。
【０１１２】
このような駆動では、データ線１１４を１本毎に駆動する方式と比較すると、各サンプリングスイッチ１５１によって画像信号をサンプリングする時間が６倍となるので、各画素における充放電時間が十分に確保される。このため、高コントラスト比を実現することができる。
【０１１３】
＜画素の詳細構成＞
次に、上述した画素の詳細について図５及び図６を参照して説明する。図５は、その詳細構成を示す平面図であり、図６は、図５におけるＢ−Ｂ’線の断面図である。なお、図５において、最上導電層となる画素電極１１８については、説明理解のために、その輪郭だけを破線により示すことにする。
【０１１４】
まず、これらの図に示されるように、データ線１１４や、走査線１１２、容量線１７５、ＴＦＴ１１６などの主要な要素は、素子基板１０１の基材たる基板１０に設けられた溝１２内に形成されている。換言すれば、この溝１２は、データ線１１４や、走査線１１２、容量線１７５、ＴＦＴ１１６などが形成されるべき領域１２ａにおいて形成されたものである。
【０１１５】
さて、この溝１２には、遮光膜２２が設けられて、基板１０の下側から光がＴＦＴ１１６に侵入するのを防止している。さらに、この遮光膜２２の上層には、下地絶縁膜４０を介してポリシリコンからなる半導体層３０が設けられ、その表面は熱酸化による絶縁膜３２で覆われている。
【０１１６】
ところで、データ線１１４はＹ方向に延在し、走査線１１２はＸ方向に延在している。また、容量線１７５は、走査線１１２と近接して平行にＸ方向に延在して設けられているが、データ線１１４と交差する部分においては、データ線１１４と重なるように、前段側（図５において上側）に突出して形成されている。このような配線下において、半導体層３０は、データ線１１４および容量線１７５が交差する地点から、容量線１７５の延在方向（図５において右方向）、データ線１１４の下層における容量線１７５の突出方向（上方向）、および、その反対方向（下方向）の計３方向に延在して略Ｔ字状に形成されている。
【０１１７】
そして、半導体層３０のうち、走査線１１２と重なる部分がチャネル領域３０ａとなっている。換言すれば、走査線１１２のうち、半導体層３０と交差する部分がゲート電極１１６Ｇとして用いられている。さらに、半導体層３０において、チャネル領域３０ａのソース側には、低濃度ソース領域３０ｂ、高濃度ソース領域１１６Ｓが設けられる一方、チャネル領域３０ａのドレイン側には、低濃度ドレイン領域３０ｃ、高濃度ドレイン領域１１６Ｄが設けられて、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となっている。
【０１１８】
ここで、高濃度ソース領域１１６Ｓは、絶縁膜３２および第１の層間絶縁膜４１を開孔するコンタクトホール５１によってデータ線１１４に接続される一方、高濃度ドレイン領域１１６Ｄは、絶縁膜３２、第１の層間絶縁膜４１および第２の層間絶縁膜４２を開孔するコンタクトホール５３によって画素電極１１８に接続されている。
【０１１９】
また、半導体層３０における高濃度ドレイン領域１１６Ｄの一部は、蓄積容量１１９の一方の電極として機能している。すなわち、蓄積容量１１９は、半導体層３０のうち、容量線１７５の下層に位置する高濃度ドレイン領域３０ｆを一方の電極とし、さらに、容量線１７５自体を他方の電極として、半導体層３０の表面に形成された絶縁膜３２を挟持した構成となっている。なお、蓄積容量１１９については、高濃度ドレイン領域３０ｆおよび容量線１７５により絶縁膜３２を挟持することによる容量のほか、高濃度ドレイン領域３０ｆおよび遮光膜２２によって下地絶縁膜４０を挟持することによる容量についても合わせて考える場合もある。
【０１２０】
そして、最上層（すなわち、液晶１０５と接する面）の全面には、ポリイミド等の有機膜からなる配向膜６１が形成されている。なお、この配向膜６１は、対向基板１０２との貼り合わせ前に、上述したようなラビング処理が施されるものである。
【０１２１】
このように、半導体層３０は、走査線１１２や、データ線１１４、容量線１７５が形成される領域の下側に隠された状態で形成されている。一方、半導体層３０の下層には、基板１０の下側から光が侵入するのを防止している。このため、ＴＦＴ１１６には、光が基板１０の上側および下側の双方から侵入しにくい構造となっているので、光照射によるＴＦＴ１１６の特性変化の防止が図られている。
【０１２２】
さらに、表示領域１００ａにおいては、画素電極１１８を除く、すべての配線（導電膜）や半導体層などの要素が、溝１２に形成されているので、これらによる盛り上がりが防止されている。したがって、表示領域１００ａでは、画素電極１１８に画像信号を供給するための走査線１１２やデータ線１１４などが形成される領域と、これらが形成されない開口領域との段差が低減されることとなる。
【０１２３】
＜周辺回路の詳細構成＞
次に、周辺回路の詳細について、データ線駆動回路１４０のシフトレジスタに含まれるインバータを一例として説明する。図７は、このインバータの構成を示す平面図であり、図８は、図７におけるＣ−Ｃ’線の断面図である。
【０１２４】
まず、周辺回路が形成される周辺回路領域には画素電極１１８が存在しないので、図５または図６に示される画素部とは異なり、第２の層間絶縁膜４２を開孔するコンタクトホール５３が設けられない。また、遮光膜２２を、周辺回路領域の一部に形成しても良い。他については、配線の用途が異なるだけで、基本的に画素部と同様な構成となる。
【０１２５】
すなわち、図７および図８に示されるインバータは、基板１０に設けられた溝１２内に、配線や半導体層などの主要な要素が形成されている。そして、このインバータは、画素電極１１８をスイッチングするＴＦＴ１１６と同様なＬＤＤ構造のＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとが、電源の高位側電圧ＶｄｄＸが印加される配線１４０４と、電源の低位側電圧ＶｓｓＸが印加される配線１４１４との間において直列接続された相補型構成となっている。詳細には、配線１４０４は、コンタクトホール１４５１を介してＰチャネル型ＴＦＴの高濃度ドレイン領域に接続される一方、配線１４１４は、コンタクトホール１４５４を介してＮチャネル型ＴＦＴの高濃度ソース領域に接続されている。さらに、インバータの入力信号が供給される配線１４１２は、二手に分岐して、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとで共用されるゲート電極となっている。そして、Ｐチャネル型ＴＦＴの高濃度ソース領域は、コンタクトホール１４５２を介し、また、Ｎチャネル型ＴＦＴの高濃度ドレイン領域は、コンタクトホール１４５３を介し、それぞれ、インバータの出力信号を供給する配線１４２４に接続されている。
【０１２６】
これらの配線のうち、ゲート電極となる配線１４１２は、表示領域における走査線１１２と同一導電層をパターニングしたものであり、また、配線１４０４、１４１４および１４２４は、画素部におけるデータ線１１４と同一導電層をパターニングしたものである。すなわち、周辺回路領域においては、表示領域における走査線１１２と同一導電層を用いて第１層の配線１４１２が形成され、データ線１１４と同一導電層を用いて第２層の配線１４０４、１４１４および１４２４が形成されている。
【０１２７】
なお、ここでは、データ線駆動回路１４０におけるインバータを一例として説明したが、データ線駆動回路１４０における他の素子、例えば、クロックドインバータや、論理積回路を構成するＮＡＮＤゲートなどについても、さらに、走査線駆動回路１３０における各種素子についても、ここで説明したインバータと同様に溝１２に形成されている。このため、周辺回路が形成される領域においても、表示領域と同様に、配線や素子などの有無の相違による段差が低減されることとなる。
【０１２８】
＜実装端子の詳細構成＞
続いて、実装端子１０７の詳細な構成について図１０を参照して説明する。図１０は、図９のＤ−Ｄ’線の断面図であり、実装端子１０７および配線１７１の構成を示す断面図である。
【０１２９】
図１０に示されるように、実装端子１０７および配線１７１は、基板１０に設けられた溝１２に対応して形成されている。ここで、溝１２については、図９に示されるように、実装端子１０７が形成されるべき周縁（輪郭）部分と、この実装端子に至る配線１７１が形成されるべき部分とに対応して基板１０の表面に形成されたものである。
【０１３０】
さて、図１０に示されるように、溝１２と輪郭部分で囲まれる領域とにおいては、表示領域や周辺回路の形成領域における遮光膜２２と同一層からなる導電膜２２ｂが形成されている。この導電膜２２ｂの上層には、下地絶縁膜４０が形成されて、基板全面を覆っているが、基板１０に形成された溝１２に対応する凹凸部は残っている。
【０１３１】
次に、下地絶縁膜４０において溝１２に対応する凹部と、その輪郭部分で囲まれる領域に対応する凸部とには、表示領域における走査線１１２や周辺回路領域における第１層の配線１４１２と同一層からなる導電膜１１２ｂが形成されている。この導電膜１１２ｂの上層には、第１の層間絶縁膜４１が形成されて、基板全面を覆っているが、溝１２に対応する凹凸部は残っている。
【０１３２】
さらに、溝１２に対応する凹部と、その輪郭部分で囲まれる領域に対応する凸部とには、表示領域におけるデータ線１１４や周辺回路領域における第２層の配線１４０４、１４１４、１４２４などと同一層からなる導電膜１１４ｂが形成されている。そして、この導電膜１１４ｂの上層には、基板全面にわたって第２の層間絶縁膜４２が形成されているが、溝１２の輪郭部分で囲まれる領域に対応する凸部において開孔部４２ａが設けられている。すなわち、導電膜１１４ｂは、溝１２の輪郭部分で囲まれる領域に対応する凸部において露出しており、これが実装端子１０７のパッドとして用いられる一方、この凸部に至る導電膜１１４ｂが配線１７１として用いられる構成となっている。このような構成においては、開孔部４２ａにおいて露出する導電膜１１４ｂの表面は、他の部分に比べて盛り上がっているため、第２の層間絶縁膜４２の表面との段差が低減されることとなる。
【０１３３】
また、基板１０の基準面Ｒからの溝１２の深さｄは、導電膜２２ｂの厚さｔ１、導電膜１１２ｂの厚さｔ２および導電膜１１４ｂの厚さｔ３の合計にほぼ等しくなるように形成されている。したがって、溝１２に形成される導電膜１１４ｂの表面Ｐと、導電膜２２ｂ、１１２ｂ、１１４ｂが形成されていない部分における第１の層間絶縁膜４１の表面Ｑとはほぼ等しくなるので、これらの上層に第２の層間絶縁膜４２が形成されると、配線１７１が形成される部分と形成されない部分とがほぼ平坦化されることとなる。
【０１３４】
ところで、溝１２の輪郭部分で囲まれる領域に対応する凸部に形成された導電膜２２ｂ、１１２ｂは、電気的には不要なものとも言えるが、このような導電膜２２ｂ、１１２ｂが設けられる理由は、次の通りである。すなわち、本実施形態において、溝１２は、端子領域のほかに、表示領域や周辺回路領域においても形成されるが、工程の簡略化の観点から言えば、これらの溝１２は、同一の工程において一括して形成するのが望ましい。ここで、表示領域や周辺回路においては、遮光膜、第１層および第２層の配線における膜厚を考慮して、第２の層間絶縁膜４２の表面ができるだけ平坦になるように、溝１２の深さを決定すべきである。一方、実装端子１０７および配線１７１では、最上層の導電層１１４ｂのみがあれば良いが、遮光膜や、第１層および第２層の配線における膜厚を考慮して深さｄが設定された溝１２に、導電層１１４ｂのみを設けるのでは、溝１２の深さが過剰となり、段差が生じてしまう場合がある。そこで、端子領域においては、このような段差を防止するために、表示領域や周辺回路領域に設けられる遮光膜や、第１層の配線を高さ調整用のダミー膜として用いているのである。なお、このようなダミー膜は、高さ調整用として用いるのであるから、導電膜に限られず、絶縁体を別途形成して用いても良い。
【０１３５】
また、遮光膜２２と同一膜からなる導電膜２２ｂは、比較的薄い場合がある。このような場合、遮光膜２２や導電膜２２ｂの有無の相違による段差を無視できるので、端子領域に導電膜２２ｂを設けないでも良い。この場合、溝１２の深さｄは、導電膜１１２ｂの厚さｔ２および導電膜１１４ｂの厚さｔ３の和にほぼ等しくすれば良い。さらに、半導体層３０の膜厚をも考慮して溝１２を形成しても良く、この場合には、高さ調整用のダミー膜として半導体層３０を構成するポリシリコン層を用いても良い。
【０１３６】
＜製造プロセス＞
次に、実施形態に係る電気光学装置の製造プロセスについて、素子基板１０１を中心に説明する。
【０１３７】
まず、図１１（ａ）に示されるように、例えば、石英基板や、ガラス基板、シリコン基板等の基板１０に、フォトリソグラフィおよびエッチング等によって溝１２を形成する。なお、この溝１２の深さｄは、前述したように、遮光膜、第１層および第２層の配線の膜厚合計とほぼ等しくなるように形成される。
【０１３８】
続いて、同図（ｂ）に示されるように、溝１２が形成された基板１０に、遮光膜２２、導電膜２２ｂが形成される。具体的には、溝１２が形成された基板１０の全面に不透明な高融点金属、具体的には、Ｔｉ（チタン）や、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブテン）、Ｐｂ（鉛）等の金属単体、または、これらを少なくとも１つ含む合金や金属シリサイドなどをスパッタリング等により１００〜３００ｎｍ程度の厚さで形成した後、この高融点金属を、フォトリソグラフィ及びエッチングによって、上述した形状にパターニングして遮光膜２２、導電膜２２ｂを形成する。
【０１３９】
次に、同図（ｃ）に示されるように、遮光膜２２、導電膜２２ｂ、基板１０の表面に、下地絶縁膜４０を形成する。詳細には、下地絶縁膜４０は、例えば常圧または減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより、ＮＳＧ（ノンドープトシリケートガラス）や、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス、または、酸化シリコン膜、窒化シリコン膜等から、約５０〜１５００ｎｍの厚さで、好ましくは約６００〜８００ｎｍ程度の厚さで形成される。
【０１４０】
引き続き、下地絶縁膜４０の上面全体に、例えば減圧ＣＶＤ法などによって、アモルファスシリコン層を約１００ｎｍの厚さで形成し、熱処理等により固相成長させることによりポリシリコン層を形成する。この際、Ｎチャネル型のＴＦＴを形成する場合には、Ｓｂ（アンチモン）や、Ａｓ（砒素）、Ｐ（リン）などのＶ属元素の不純物を、わずかにイオン注入等によりドーピングする一方、Ｐチャネル型ＴＦＴを形成する場合には、Ａｌ（アルミニウム）や、Ｂ（ボロン）、Ｇａ（ガリウム）などのＩＩＩ属元素の不純物を、同様に、わずかにイオン注入等によりドーピングする。そして、同図（ｄ）に示されるように、ポリシリコン層を、フォトリソグラフィやエッチング等によってパターニングして、表示領域におけるＴＦＴ１１６や、周辺回路領域における半導体層３０として、島状に形成する。なお、半導体層３０のうち、容量線１７５が形成される領域３０ｆについては、Ｐ（リン）などの不純物を高濃度でドーピングして、予め低抵抗化を図っておいても良い。
【０１４１】
さらに、図１２（ｅ）に示されるように、半導体層３０の表面を熱酸化処理して、絶縁膜３２を当該半導体層３０の表面に形成する。この工程により、半導体層３０は最終的に約３０〜１５０ｎｍの厚さ、好ましくは約３５〜４５ｎｍの厚さとなる一方、絶縁膜３２は約６０〜１５０ｎｍの厚さ、好ましくは約３０ｎｍの厚さとなる。
【０１４２】
次に、絶縁膜３２および下地絶縁膜４０の上面に、ポリシリコン層を減圧ＣＶＤ法等により堆積する。そして、同図（ｆ）に示されるように、このポリシリコン層を、フォトリソグラフィやエッチング等によってパターニングして、表示領域にあってはＴＦＴ１１６のゲート電極を兼用する走査線１１２として、蓄積容量１１９における他方の電極をなす容量線１７５として、それぞれ形成し、また、周辺回路領域にあってはゲート電極を含めた第１層の配線１４１２として形成し、さらに、端子領域にあっては導電膜１１２ｂとして形成する。なお、この導電膜については、ポリシリコンではなく、Ａｌなどの金属膜や金属シリサイド膜から形成しても良いし、これらの金属膜または金属シリサイド膜と、ポリシリコンとを多層で形成しても良い。
【０１４３】
さらに、同図（ｇ）に示されるように、半導体層３０に適切な不純物をドーピングする。詳細には、表示領域におけるＴＦＴ１１６をＮチャネル型とする場合、ソース・ドレイン領域のうち、チャネル領域３０ａに隣接する領域に対し、走査線１１２の一部であるゲート電極を拡散マスクとして、ＰなどのＶ族元素の不純物を低濃度でドーピングする。同時に、周辺回路領域のＮチャネル型ＴＦＴにおいても、同様に配線１４１２の一部であるゲート電極を拡散マスクとして、不純物を低濃度でドーピングする。続いて、ゲート電極よりも幅広のレジストを形成し、これをマスクとして、同じくＰなどのＶ族元素の不純物を高濃度でドーピングする。これによりＮチャネル型ＴＦＴは、チャネル領域３０ａのソース側には、低濃度ソース領域３０ｂ、高濃度ソース領域１１６Ｓが設けられる一方、チャネル領域３０ａのドレイン側には、低濃度ドレイン領域３０ｃ、高濃度ドレイン領域１１６Ｄが設けられたＬＤＤ構造となる。続いて、これらのＮチャネル型ＴＦＴの半導体層３０をレジストでマスクした後、周辺回路領域のＰチャネル型ＴＦＴについても同様に、チャネル領域に隣接する領域に対し、配線１４１２をマスクとして、例えばＢ（ボロン）などのＩＩＩ族元素の不純物をドーピングして低濃度領域を形成し、引き続き、配線１４１２よりも幅広のレジストをマスクとして、同じくＢなどのＩＩＩ族元素の不純物をドーピングして高濃度領域を形成する。
【０１４４】
なお、このように各チャネル型ＴＦＴをＬＤＤ構造としないで、オフセット構造のＴＦＴとしても良く、また、単なるセルフアライン型（自己整合型）のＴＦＴとしても良い。また、周辺回路の相補型ＴＦＴのうち、Ｎチャネル型のみをＬＤＤ構造としても良く、さらに、画素部におけるＴＦＴ１１６を相補型としても良い。
【０１４５】
続いて、同図（ｈ）に示されるように、第１の層間絶縁膜４１を、ゲート電極や下地絶縁膜４０などを覆うように、例えば、ＣＶＤ法等によって約５００〜１５００ｎｍの厚さに堆積する。なお、第１の層間絶縁膜４１の材質としては、下地絶縁膜４０と同様に、ＮＳＧや、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げられる。
【０１４６】
さらに、図１３（ｉ）に示されるように、表示領域にあってはコンタクトホール５１を、周辺回路領域にあってはコンタクトホール１４５１、１４５２、１４５３および１４５４をそれぞれ形成する。詳細には、コンタクトホール５１が第１の層間絶縁膜４１および絶縁膜３２に対してＴＦＴ１１６のソース領域に対応した位置にドライエッチング等により形成されるとともに、コンタクトホール１４５１、１４５２、１４５３および１４５４が、Ｐチャネル型およびＮチャネル型ＴＦＴの高濃度ドレイン領域と高濃度ソース領域とに対応した位置に形成される。なお、この際、周辺回路領域において、第１層の配線と第２層の配線との導通を図る場合には、この導通部分に対応して同様にコンタクトホール（図示省略）を形成する。
【０１４７】
次に、第１の層間絶縁膜４１の上に、アルミニウムなどの低抵抗金属や金属シリサイドなどからなる導電膜を、スパッタリングなどによって約１００〜５００ｎｍの厚さに堆積する。そして、この導電膜を、同図（ｊ）に示されるように、フォトリソグラフィやエッチング等によってパターニングして、表示領域にあってはＴＦＴ１１６のソース電極を兼用するデータ線１１４として形成し、周辺回路領域にあってはソース・ドレイン電極を含めた第２層の配線１４０４、１４１４、１４２４として形成し、また、端子領域にあっては導電膜１１４ｂとして形成する。
【０１４８】
続いて、同図（ｋ）に示されるように、第２の層間絶縁膜４２を、第２層の配線や第１の層間絶縁膜４１などを覆うように、例えば、ＣＶＤ法等によって約５００〜１５００ｎｍの厚さに堆積する。なお、第２の層間絶縁膜４２の材質としては、下地絶縁膜４０や第１の層間絶縁膜４１と同様に、ＮＳＧや、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げられる。
【０１４９】
次に、同図（ｌ）に示されるように、表示領域にあっては、ＴＦＴ１１６のドレイン領域に対応した位置に、第２の層間絶縁膜４２、第１の層間絶縁膜４１および絶縁膜３２を開孔させるコンタクトホール５３を、ドライエッチング等により形成する。一方、端子領域にあっては、第２の層間絶縁膜４２のうち、溝１２の輪郭対応部分で囲まれる凸部に位置する部分４７を除去して、開孔部４２ａを設ける。
【０１５０】
なお、開孔部４２ａを設ける手法としては、第２の層間絶縁膜４２のうち、開孔部４２ａに相当する部分をエッチングなどにより選択的に除去する第１の手法と、溝１２の輪郭部分で囲まれる領域に対応する凸部の導電膜１１４ｂが露出するまで、第２の層間絶縁膜４２をＣＭＰ（化学機械的研磨）処理を施す第２の手法との２つに大別される。このうち、後者に係る第２の手法の方が、実装端子１０７となる部分とその他の部分とがほぼ完全に平坦化される観点から言えば有利である。ただし、前者に係る第１の手法では、第２の層間絶縁膜４２のうち、開孔部４２に相当する部分を、コンタクトホール５３を形成するのと同様な手法により選択的に除去することができるので、工程の簡略化の観点から言えば、第１の手法の方が有利である。
【０１５１】
さて、以後の工程については図示を省略するが、第２の層間絶縁膜４２の表面に、ＩＴＯなどの透明導電性薄膜を、スパッタリングなどによって約５０〜２００ｎｍの厚さに堆積した後、フォトリソグラフィやエッチング等によって所定の形状（図５参照）にパターニングして、画素電極１１８を形成する。この後、ポリイミドなどの有機溶液を基板１０における対向面の全面に塗布・焼成する。これにより、配向膜６１が形成されることとなる。なお、この配向膜６１に対しては、図１４に示されるような方向にラビング処理が施される。
【０１５２】
そして、このように形成された素子基板１０１は、それとは約９０度回転させた方向にラビング処理された対向基板１０２と、シール材１０４により貼り合わせられた後に、液晶１０５が封入・封止され、スクライブされて（切り出されて）、図１（ａ）に示されるような電気光学装置となる。
【０１５３】
なお、素子基板１０１においては、配向膜６１が全面にわたって形成されるが、液晶封止後ではプラズマ処理等により、対向基板１０２から張り出した部分に形成された配向膜が除去される。このため、端子領域および周辺回路領域における最上層は、配向膜６１ではなく、導電膜１１４ｂまたは第２の層間絶縁膜４２となる（図８また図１０参照）。
【０１５４】
このような製造方法によれば、溝１２が、端子領域のほか表示領域や周辺回路領域に設けられ、ここに配線や素子が形成されるので、端子領域のみならず、表示領域や周辺回路領域においても、基板の表面における段差が低減されることになる。この際、実装端子１０７のパッドとなる導電膜１１４ｂの下層に設けられる高さ調整用の導電膜２２ｂは、表示領域および周辺回路領域における遮光膜２２と同一層を用いて形成され、また同じく高さ調整用の導電膜１１２ｂは、表示領域における走査線１１２と、周辺回路領域における配線１４１２と同一層からなる導電膜を用いて形成され、さらに、導電膜１１４ｂも、表示領域におけるデータ線１１４と、周辺回路領域における配線１４０４、１４１４、１４２４と同一層からなる導電膜を用いて形成されている。さらに、溝１２についても、端子領域のほか表示領域や周辺回路領域において一括して設けられる。したがって、追加されるプロセスがほとんどないので、製造プロセスの複雑化が防止されることとなる。
【０１５５】
＜変形例＞
なお、上述した実施形態において、実装端子１０７となるパッドは、データ線１１４や第２層の配線１４０４と同一層の導電膜１１４ｂから形成したが、この上に、さらに、別の導電膜を積層しても良い。例えば、図１５に示されるように、画素電極１１８をパターニングする際に、溝１２の輪郭対応部分で囲まれる凸部の導電膜１１４ｂに、ＩＴＯなどの導電膜１１８ｂを残しても良い。上述したように、導電膜１１４ｂはアルミニウムなどからなるが、アルミニウムは侵されやすい上に、また、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）基板との接合に用いる導電性マイクロカプセルとの密着性が悪いという問題もある。しかしながら、このような問題は、露出した導電膜１１４ｂの表面をさらに導電膜１１８ｂにより覆うことで解消されることになる。
【０１５６】
＜応用例＞
また、実施形態では、端子領域のほかに、表示領域や周辺回路領域についても溝１２を形成したが、上述したように、表示領域や周辺回路領域における段差は、画素の配列ピッチと同一倍もしくはその整数倍で発生するため、当該段差に起因する表示ムラは比較的目立たない、と考えられる。そこで、表示領域や周辺回路領域については溝１２を設けないで、端子領域についてのみ溝１２を形成しても良いと考える。
【０１５７】
突き詰めて言えば、図１４に示されるようにデータ線１１４の延在方向に一致させてラビング処理する場合、表示領域１００ａをラビングするバフ布が画素の配列ピッチに依存しないで乱れる領域は、実装端子１０７と配線１７１とが形成される領域と、表示領域１００ａにかかるバフ布が走査する領域１９０ａとの双方に属する領域である。すなわち、図２で言えば領域Ｂである。したがって、画素の配列ピッチに依存しないで発生する、比較的視認されやすい表示ムラを抑えるだけの目的であれば、この領域Ｂにおいてのみ溝１２を形成すれば良い、と考える。
【０１５８】
なお、図１４に示される方向にラビング処理する場合、領域１９２ａについては、たとえ段差に起因してバフ布が乱れたとしても、その毛先が表示領域１００ａにかからないので、この領域１９２については（例えば、走査線駆動回路１３０には）、あえて溝１２を形成しなくても良い、と考える。
【０１５９】
そして、端子領域においてのみ溝１２を形成する場合には、遮光膜２２と同一膜からなる導電膜２２ｂ、および、走査線１１２と同一膜からなる導電膜１１２ｂの厚さを考慮しなくても良いから、図１６に示されるように、導電膜１１４ｂの下層に導電膜を設けないで、溝１２の深さｄを、導電膜１１４ｂの厚さｔ３にほぼ等しくなるように設定すれば良い。
【０１６０】
＜その他＞
なお、上述した実施形態にあっては、６本のデータ線１１４が１ブロックにまとめられて、１ブロックに属する６本のデータ線１１４に対して、６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を同時にサンプリングして供給する構成としたが、変換数および同時に印加するデータ線数（すなわち、１ブロックを構成するデータ線数）は、「６」に限られるものではない。例えば、サンプリング回路１５０におけるサンプリングスイッチ１５１の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく１本の画像信号線にシリアル伝送して、データ線１１４毎に点順次的にサンプリングするように構成しても良い。また、変換および同時に印加するデータ線の数を「３」や、「１２」、「２４」等として、３本や、１２本、２４本等のデータ線に対して、３系統変換や、１２系統変換、２４系統変換等した画像信号を同時に供給する構成としても良い。なお、変換数および同時に印加するデータ線数としては、カラーの画像信号が３つの原色に係る信号からなることとの関係から、３の倍数であることが制御や回路などを簡易化する上で好ましい。ただし、後述するプロジェクタのように単なる光変調の用途の場合には、３の倍数であることを要しない。さらに、サンプリングスイッチを同時に制御するのではなく、パラレル変換された画像信号ＶＩＤ１〜ＶＩＤ６を順次シフトして供給して、サンプリングスイッチ１５１を順番に制御する構成としても良い。
【０１６１】
また、上述した実施形態においては、上から下方向へ走査線１１２を走査する一方、左から右方向へブロックを選択する構成であったが、これとは逆方向で選択する構成でも良いし、用途に応じていずれかの方向を選択可能とする構成でも良い。
【０１６２】
さらに、上述した実施形態においては、素子基板１０１にプレーナ型のＴＦＴ１１６等が形成されていたが、本発明は、これに限られない。例えば、ＴＦＴ１１６をボトムゲート型で構成しても良い。また、素子基板１０１を半導体基板で構成するとともに、ここに、ＴＦＴ１１６に代えて相補型トランジスタを形成しても良い。さらに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）の技術を適用し、サファイヤ、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板１０１としても良い。ただし、素子基板１０１が透明性を有しない場合、画素電極１１８をアルミニウムで形成したり、別途反射層を形成したりするなどして、液晶装置１００を反射型として用いる必要がある。
【０１６３】
＜プロジェクタ＞
次に、上述した電気光学装置を適用した電子機器について説明する。実施形態に係る電気光学装置については、種々の電子機器、例えばパソコンや、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、携帯電話、タッチパネルを備えた機器等などに適用可能である。
【０１６４】
ここで、本発明により解消しようとする表示ムラ、すなわち、ラビング方向に沿ったスジ状の表示ムラは、直視型では比較的問題にならないが、表示像を投射するプロジェクタにおいては無視できない程度にまで拡大される。
【０１６５】
そこで、電子機器の一例として、このようなプロジェクタを挙げて説明することとする。ここで、プロジェクタとは、上述した液晶装置１００をライトバルブとして用いたものであり、図１７は、この構成を示す平面図である。この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態に係る液晶装置１００と同様であり、画像信号を入力する処理回路（ここでは図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。また、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【０１６６】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。
【０１６７】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像はダイクロイックミラー２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる表示像を、ライトバルブ１００Ｇによる表示像に対して左右反転させる構成となっている。
【０１６８】
【発明の効果】
以上説明したように本発明によれば、基板の表面、特に実装端子およびこれに至る配線が形成される領域の段差が低減されるので、不均一なラビング処理に起因する表示上の不具合の発生を抑制することが可能となる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態に係る電気光学装置の液晶装置の構成を示す斜視図であり、（ｂ）は、（ａ）のＡ−Ａ’線の断面図である。
【図２】同液晶装置の電気的な構成を示すブロック図である。
【図３】同液晶装置の表示領域における等価回路を示す図である。
【図４】同液晶装置の動作を説明するためのタイミングチャートである。
【図５】同液晶装置の表示領域における画素の詳細構成を示す平面図である。
【図６】図４のＢ−Ｂ’線の断面図である。
【図７】同液晶装置の周辺領域におけるインバータ回路の詳細構成を示す平面図である。
【図８】図６のＣ−Ｃ’線の断面図である。
【図９】同液晶装置における実装端子近傍に形成される溝の構成を示す斜視図である。
【図１０】図９のＤ−Ｄ’線の断面図であり、同液晶装置における実装端子と、この実装端子に至る配線との構成を示す断面図である。
【図１１】（ａ）〜（ｄ）は、それぞれ同液晶装置における素子基板の製造プロセスを示す断面図である。
【図１２】（ｅ）〜（ｈ）は、それぞれ同液晶装置における素子基板の製造プロセスを示す断面図である。
【図１３】（ｉ）〜（ｌ）は、それぞれ同液晶装置における素子基板の製造プロセスを示す断面図である。
【図１４】同液晶装置における素子基板のラビング方向を示す平面図である。
【図１５】本発明の変形例に係る実装端子と、この実装端子に至る配線との構成を示す断面図である。
【図１６】本発明の応用例に係る実装端子と、この実装端子に至る配線との構成を示す断面図である。
【図１７】実施形態に係る電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【符号の説明】
１０…基板
１２…溝
２２…遮光膜
２２ｂ…導電膜
３０…半導体層
４０…下地絶縁膜
４１…第１の層間絶縁膜
４２…第２の層間絶縁膜
６１…配向膜
１００…液晶装置
１０１…素子基板
１０２…対向基板
１０５…液晶
１０７…実装端子
１０８…対向基板
１１２…走査線
１１２ｂ…導電膜
１１４…データ線
１１４ｂ…導電膜
１１６…ＴＦＴ
１１８…画素電極
１１９…蓄積容量
１２２…画像信号線
１３０…走査線駆動回路
１４０…データ線駆動回路
１５０…サンプリング回路
１５１…サンプリングスイッチ
１７１、１７３…配線
１７５…容量線
２１００…プロジェクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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