【手続補正書】
【提出日】平成29年6月29日(2017.6.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート制御電圧に結合されたゲートを有するパストランジスタと、ここにおいて、前記ゲート制御電圧が２つ以下の電圧レベルを有する個別電圧に選択的に結合され、前記２つのレベルが低電圧レベルと高電圧レベルとを備える、
前記個別電圧を生成するように構成されたスタートアップ回路とを備え、前記スタートアップ回路が比較器を備え、ここにおいて、前記比較器の第１の入力が基準電圧に結合され、前記比較器の前記第２の入力が、前記パストランジスタに結合された負荷電圧に比例する電圧に結合される、
ここにおいて、前記スタートアップ回路は、スタートアップ段階において、前記個別電圧を生成し、前記パストランジスタは、前記スタートアップ段階における前記個別電圧に応答して、初期電圧からターゲット電圧まで前記負荷電圧を増加的に上げる、
装置。
【請求項２】
前記個別電圧が、一連のパルスを備える、請求項１に記載の装置。
【請求項３】
前記ゲート制御電圧が、さらに、前記個別電圧に結合されないとき、アナログ駆動電圧に選択的に結合され、前記装置が、前記アナログ駆動電圧を生成するための線形調節器回路をさらに備える、請求項１に記載の装置。
【請求項４】
前記スタートアップ回路が、前記比較器の前記出力を前記ゲート制御電圧に結合する遅延要素を備える、請求項１に記載の装置。
【請求項５】
前記遅延要素がバッファを備える、請求項４に記載の装置。
【請求項６】
前記パストランジスタがＰＭＯＳトランジスタを備え、前記パストランジスタの前記ゲートが、
前記パストランジスタの前記ゲートを前記ＰＭＯＳトランジスタの前記ソースに結合するように構成された第１のスイッチと、
前記パストランジスタの前記ゲートを基準バイアス電圧に結合するように構成された第２のスイッチと
に結合される、請求項１に記載の装置。
【請求項７】
前記基準バイアス電圧が、基準電流をサポートする基準ＰＭＯＳトランジスタのゲート電圧を備える、請求項６に記載の装置。
【請求項８】
前記パストランジスタがＮＭＯＳトランジスタを備え、前記パストランジスタの前記ゲートが、
前記パストランジスタの前記ゲートを基準ＮＭＯＳトランジスタのソース電圧に結合するように構成された第１のスイッチと、
前記パストランジスタの前記ゲートを基準バイアス電圧に結合するように構成された第２のスイッチと
に結合される、請求項１に記載の装置。
【請求項９】
前記基準バイアス電圧が、基準電流をサポートする前記基準ＮＭＯＳトランジスタのゲート電圧を備え、ここにおいて、前記基準ＮＭＯＳトランジスタの前記ソースが前記パストランジスタの前記ソースに結合される、請求項８に記載の装置。
【請求項１０】
前記個別電圧源または前記アナログ駆動電圧をいつ選択すべきかを決定するように構成された回路をさらに備える、請求項３に記載の装置。
【請求項１１】
パストランジスタのゲート制御電圧を２つ以下の電圧レベルを有する個別電圧に選択的に結合することと、前記２つのレベルが低電圧レベルと高電圧レベルとを備える、
基準電圧を前記パストランジスタに結合された負荷電圧に比例する電圧と比較することによって前記個別電圧を生成することと、
前記パストランジスタによって、前記スタートアップ段階における前記個別電圧に応答して、初期電圧からターゲット電圧まで前記負荷電圧を増加的に上げることと
を備える方法。
【請求項１２】
前記個別電圧源を前記生成することは、
前記基準電圧が前記比例電圧よりも大きいとき、第１のスイッチを第１のレベルに結合することと、
前記基準電圧が前記比例電圧よりも大きくないとき、第２のスイッチを第２のレベルに結合することと
をさらに備える、請求項１１に記載の方法。
【請求項１３】
前記個別電圧源に結合されないとき、前記ゲート制御電圧をアナログ制御電圧に選択的に結合することをさらに備える、請求項１１に記載の方法。
【請求項１４】
しきい値レベルを超える前記負荷電圧を検出したことに応答して前記個別電圧源と前記アナログ制御電圧との間で切り替えることをさらに備える、請求項１３に記載の方法。
【請求項１５】
前記個別電圧源を前記生成することが、前記比較することの前記結果を所定の遅延だけ遅延させることをさらに備える、請求項１１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
[0064]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ゲート制御電圧に結合されたパストランジスタと、ここにおいて、前記ゲート制御電圧が個別電圧源に選択的に結合される、
前記個別電圧源を生成するように構成されたスタートアップ回路とを備え、前記スタートアップ回路が比較器を備え、ここにおいて、前記比較器の第１の入力が基準電圧に結合され、前記比較器の前記第２の入力が、前記パストランジスタに結合された負荷電圧に比例する電圧に結合される、
装置。
［Ｃ２］
前記個別電圧源が、２つ以下の電圧レベルを出力するように構成され、前記２つのレベルが低電圧と高電圧とを備える、Ｃ１に記載の装置。
［Ｃ３］
前記ゲート制御電圧が、さらに、前記個別電圧源に結合されないとき、アナログ駆動電圧に選択的に結合され、前記装置が、前記アナログ駆動電圧を生成するための線形調節器回路をさらに備える、Ｃ１に記載の装置。
［Ｃ４］
前記スタートアップ回路が、前記比較器の前記出力を前記ゲート制御電圧に結合する遅延要素を備える、Ｃ１に記載の装置。
［Ｃ５］
前記遅延要素がバッファを備える、Ｃ４に記載の装置。
［Ｃ６］
前記パストランジスタがＰＭＯＳトランジスタを備え、前記パストランジスタの前記ゲートが、
前記ＰＭＯＳトランジスタの前記ソースに結合された第１のスイッチと、
基準バイアス電圧に結合された第２のスイッチと
に結合される、Ｃ１に記載の装置。
［Ｃ７］
前記基準バイアス電圧が、基準電流をサポートする基準ＰＭＯＳトランジスタのゲート電圧を備える、Ｃ６に記載の装置。
［Ｃ８］
前記パストランジスタがＮＭＯＳトランジスタを備え、前記パストランジスタの前記ゲートが、
前記基準ＮＭＯＳトランジスタの前記ソース電圧に結合された第１のスイッチと、
基準バイアス電圧に結合された第２のスイッチと
に結合される、Ｃ１に記載の装置。
［Ｃ９］
前記基準バイアス電圧が、基準電流をサポートする基準ＮＭＯＳトランジスタのゲート電圧を備え、ここにおいて、前記基準ＮＭＯＳトランジスタの前記ソースが前記パストランジスタの前記ソースに結合される、Ｃ８に記載の装置。
［Ｃ１０］
前記個別電圧源または前記アナログ駆動電圧をいつ選択すべきかを決定するように構成された回路をさらに備える、Ｃ３に記載の装置。
［Ｃ１１］
パストランジスタのゲート制御電圧を個別電圧源に選択的に結合するための手段と、
基準電圧を前記パストランジスタに結合された負荷電圧に比例する電圧と比較することによって前記個別電圧源を生成するための手段と
を備える装置。
［Ｃ１２］
前記個別電圧源を生成するための前記手段は、
前記基準電圧が前記比例電圧よりも大きいとき、第１のスイッチを第１のレベルに結合するための手段と、
前記基準電圧が前記比例電圧よりも大きくないとき、第２のスイッチを第２のレベルに結合するための手段と
をさらに備える、Ｃ１１に記載の装置。
［Ｃ１３］
前記個別電圧源に結合されないとき、前記ゲート制御電圧をアナログ制御電圧に選択的に結合するための手段をさらに備える、Ｃ１１に記載の装置。
［Ｃ１４］
しきい値レベルを超える前記負荷電圧を検出したことに応答して前記個別電圧源と前記アナログ制御電圧との間で切り替えるための手段をさらに備える、Ｃ１３に記載の装置。
［Ｃ１５］
前記個別電圧源を生成するための前記手段が、前記比較することの前記結果を所定の遅延だけ遅延させるための手段をさらに備える、Ｃ１１に記載の装置。
［Ｃ１６］
パストランジスタのゲート制御電圧を個別電圧源に選択的に結合することと、
基準電圧を前記パストランジスタに結合された負荷電圧に比例する電圧と比較することによって前記個別電圧源を生成することと
を備える方法。
［Ｃ１７］
前記個別電圧源を前記生成することは、
前記基準電圧が前記比例電圧よりも大きいとき、第１のスイッチを第１のレベルに結合することと、
前記基準電圧が前記比例電圧よりも大きくないとき、第２のスイッチを第２のレベルに結合することと
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記個別電圧源に結合されないとき、前記ゲート制御電圧をアナログ制御電圧に選択的に結合することをさらに備える、Ｃ１６に記載の方法。
［Ｃ１９］
しきい値レベルを超える前記負荷電圧を検出したことに応答して前記個別電圧源と前記アナログ制御電圧との間で切り替えることをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記個別電圧源を前記生成することが、前記比較することの前記結果を所定の遅延だけ遅延させることをさらに備える、Ｃ１６に記載の方法。