(57)【特許請求の範囲】
【請求項１】
浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
書き込みコマンド入力に基づいて、前記メモリセルアレイにおけるデータ書き込みの対象となる１つまたは複数のメモリセルを指定して自動的に書き込み処理を制御する自動書き込み制御回路と、を備え、
前記自動書き込み制御回路は、自動書き込みの開始時にまず書き込みベリファイを行い、前記書き込みベリファイの結果書き込みが必要なメモリセルについて書き込み及び書き込みベリファイを書き込みが完了するまで繰り返すことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、前記自動書き込み制御回路は、前記書き込みと書き込みベリファイの繰り返し回数に応じて前記浮遊ゲートへの注入電荷量を制御することを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、前記注入電荷量の制御は、書き込みパルスの時間幅を制御することによって行われることを特徴とする半導体記憶装置。
【請求項４】
浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に消去処理を制御する自動消去制御回路と、を備え、
前記自動消去制御回路は、自動消去の開始時にまずメモリセル毎に消去ベリファイを行い、前記消去ベリファイの結果消去が必要なメモリセルについて消去及び消去ベリファイを消去が完了するまで繰り返すことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、前記自動消去制御回路は、消去後の各ビット線に対する過消去メモリセル検出および過消去メモリセルの閾値の制御を更に行うことを特徴とする半導体記憶装置。
【請求項６】
請求項４記載の半導体記憶装置において、前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されることを特徴とする半導体記憶装置。
【請求項７】
浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に処理を制御する自動書き込み・消去制御回路と、を備え、
前記自動書き込み・消去制御回路は、まずメモリセル毎に消去前書き込みの書き込みベリファイを行い、前記書き込みベリファイの結果消去前書き込みが必要であれば書き込み及び書き込みベリファイを書き込みが完了するまで繰り返し、消去前書き込みが終了した時点で、消去ベリファイを行い、その後に消去が完了するまで、消去と消去ベリファイ動作を繰り返すことを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、前記メモリセルアレイは、ロウ方向に分割された複数のメモリセルブロックからなることを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、前記自動書き込み・消去制御回路は複数のメモリセルブロックをシリアルに指定して、指定されたメモリセルブロック内の複数のメモリセルについて自動的に処理を制御することを特徴とする半導体記憶装置。
【請求項１０】
請求項７記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、消去後の各ビット線に対する過消去メモリセル検出および過消去メモリセルの閾値の制御を更に行うことを特徴とする半導体記憶装置。
【請求項１１】
請求項７記載の半導体記憶装置において、前記消去前書き込みに際し、指定されたメモリブロック内の全てのメモリセルに対して書き込みを行うために自動的に書き込みアドレスのカウントアップを行うと共に、前記アドレスが所定に達する毎に、消去電圧をリセットすることを特徴とする半導体記憶装置。
【請求項１２】
請求項７記載の半導体記憶装置において、前記消去前書き込みに際し、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルについても消去前書き込みが行われることを特徴とする半導体記憶装置。
【請求項１３】
請求項７記載の半導体記憶装置において、前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されることを特徴とする半導体記憶装置。
【請求項１４】
請求項１３記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、更に前記消去ベリファイで全てのメモリセルのしきい値が所定値以下であることが確認された後、過消去メモリセル検出処理であるリークチェックを行うことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、前記リークチェックは、全てのワード線を０Ｖに設定し、１アドレス分のビット線を選択し、選択されたビット線に過消去メモリセルによるビット線リークがあるか否かを判定することにより行われることを特徴とする半導体記憶装置。
【請求項１６】
請求項１５記載の半導体記憶装置において、前記リークチェックの結果がＯＫの場合は消去シーケンスを終了し、前記リークチェックの結果がＮＧの場合には過消去メモリセルの閾値制御である自己収束処理を実行することを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、前記自己収束処理は、全ワード線が０Ｖのままで選択ビット線に自己収束電圧を一定時間印加して過消去メモリセルの閾値を引き上げることを特徴とする半導体記憶装置。
【請求項１８】
請求項１６記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、前記自己収束処理の後、再び前記リークチェックを行い、前記自己収束が正しく行われたか否かを判定することを特徴とする半導体記憶装置。
【請求項１９】
請求項１６記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、前記自己収束処理を実行した後、消去ベリファイを再実行して全てのメモリセルの閾値が所定値以下であるか否かを確認することを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、前記自動書き込み・消去制御回路は、前記自己収束処理後の消去ベリファイに際し、全てのメモリセルの閾値が所定値以下であることが確認された場合には消去シーケンスを終了し、一部のメモリセルの閾値が所定値以下であることが確認できなかった場合には、再び消去を行い、リークチェック、消去ベリファイが共にＯＫと判断されるまで自己収束処理および消去を繰り返すことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的消去・再書き込み可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に自動書き込み機能、自動消去機能の少なくとも一方を有するＥＥＰＲＯＭに関するものであり、例えばＮＯＲ型フラッシュＥＥＰＲＯＭのような一括消去型の半導体メモリに使用されるものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、電源を切っても不揮発性セルのデータが消えない等の利点があり、近年大幅に需要が増大している。特に、１トランジスタでメモリセルが構成された一括消去可能なフラッシュメモリは、大容量の磁気ディスクの代替等の用途が期待されている。
【０００３】
従来のＥＥＰＲＯＭのセルアレイで使用されているメモリセルは、ゲート絶縁膜中に電荷蓄積層として形成された浮遊ゲート電極と制御ゲート電極とが積層された二層ゲート構造を有するＮＭＯＳ型の電界効果トランジスタ（セルトランジスタ）からなる。
【０００４】
このようなセルトランジスタは、使用時における書き込み・消去の繰り返しに伴って、書き込み特性または消去特性の劣化を引き起こし、使用開始の初期と比べて、書き込み・消去に時間がかかったり、浮遊ゲートに対する電荷の注入量・放出量が減少していき、メモリセルの書き込み状態の閾値と消去状態の閾値との変化幅が小さくなる。
【０００５】
さらに、使用時における書き込み・消去の繰り返しに伴って、絶縁膜中にトラップされたキャリアに電界が集中し、メモリセルの絶縁破壊を引き起こすと、この破壊したセルと制御ゲートあるいはソース領域、ドレイン領域を共有する他のセルに対する書き込み・消去が不可能になったり、メモリセルから誤ったデータを読み出してしまう。
【０００６】
例えば破壊したセルと共通の制御ゲートに高電圧の書き込み電圧を印加した時に、上記制御ゲートから破壊したセルの絶縁膜を経て半導体基板にリーク電流が流れ、書き込み電圧が所望の電位より下がってしまって書き込みができなくなるとか、消費電流が増加するとかいった問題が生じる。
【０００７】
ＥＥＰＲＯＭにおいて、書き込み電圧および消去電圧はそれぞれ、電源電圧Ｖｃｃを昇圧して高電圧を得る高電圧発生回路によって形成される。この高電圧発生回路は、多段縦続接続されたチャージポンプ回路からなる昇圧回路と、この昇圧回路内の最終段のチャージポンプ回路に接続された電圧制限回路とから構成されている。
【０００８】
上記のようなＥＥＰＲＯＭにおいて、データの書き込みを行う場合に、一定電圧、一定時間幅の書き込みパルスの印加回数が多い程、浮遊ゲート電極に対する電荷の書き込み量を増やすことができる。この場合、オーバーライトを防止するために採用されているインテリジェントライト方式は、書き込みパルスの印加回数を制御してデータの書き込みを複数回に分けて小刻みに行う。そして、データの書き込みおよび書き込み後の読み出し動作を繰り返し行い、読み出されたデータが書き込みデータと等しくなった時に書き込み動作を終了させる。
【０００９】
一方、最近の大容量化しているＥＥＰＲＯＭを始めとする半導体メモリにおいては、製造歩留りを向上させるために冗長回路を設けることが必須の技術になってきている。この冗長技術は、通常のメモリセルアレイ（正規のメモリセルアレイ）とは別に、正規のメモリセルアレイの例えば不良行を救済するための予備のメモリセルアレイおよびこの予備のメモリセルアレイの行選択を行うための予備アドレスデコーダ（プログラマブルデコーダ）を同一の半導体チップ上に設けておき、製造段階における検査工程で発見された正規メモリセルアレイの不良セルを救済するものである。
【００１０】
また、最近のフラッシュＥＥＰＲＯＭでは、書き込み・消去専用の外部電源を用いない単一電源方式を採用した製品に対する要求が増えている。このようなフラッシュＥＥＰＲＯＭでは、メモリに内蔵された昇圧回路でデータ書き替え時に読み出し用電源電圧Ｖｃｃ以上の高電圧を発生させる必要があり、前記昇圧回路に全てのメモリセルを同時に消去させるのに必要な電流供給能力を持たせようとすると、昇圧回路の消費電力が非常に大きくなるので、低消費電力が要求される製品に対しては不利になる。
【００１１】
そこで、上記昇圧回路の消費電力を抑制するためには、消去させたいセルアレイ領域をブロック単位とし、消去させたい複数のブロックをブロック毎にシリアルに自動的に消去させればよい。
【００１２】
【発明が解決しようとする課題】
しかし、従来の自動書き込み機能や自動消去機能を持つフラッシュＥＥＰＲＯＭは、セル閾値の制御の確実性、性能、信頼性の点で必ずしも十分に満足できるものではなかった。
【００１３】
本発明は、フラッシュＥＥＰＲＯＭにおける自動書き込みや自動消去に際してセル閾値の制御を確実に行うことができ、性能、信頼性を向上し得る半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の第１の半導体記憶装置は、浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、書き込みコマンド入力に基づいて、前記メモリセルアレイにおけるデータ書き込みの対象となる１つまたは複数のメモリセルを指定して自動的に書き込み処理を制御する自動書き込み制御回路とを備え、前記自動書き込み制御回路は、自動書き込みの開始時にまず書き込みベリファイを行い、前記書き込みベリファイの結果書き込みが必要なメモリセルについて書き込み及び書き込みベリファイを書き込みが完了するまで繰り返すことを特徴とする。ここで、前記自動書き込み制御回路は、前記書き込みと書き込みベリファイの繰り返し回数に応じて前記浮遊ゲートへの注入電荷量を制御することを特徴とする。前記注入電荷量の制御は、書き込みパルスの時間幅を制御することによって行われることを特徴とする。
【００１５】
本発明の第２の半導体記憶装置は、浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に消去処理を制御する自動消去制御回路とを備え、前記自動消去制御回路は、自動消去の開始時にまず消去ベリファイを行い、前記消去ベリファイの結果消去が必要なメモリセルについて消去及び消去ベリファイを消去が完了するまで繰り返すことを特徴とする。第２の半導体記憶装置の好ましい実施態様は以下の通りである
（１）前記自動消去制御回路は、消去後の過消去ビット線検出および過消去メモリセルの閾値の制御を更に行うこと。
【００１６】
（２）前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されること。
【００１７】
本発明の第３の半導体記憶装置は、浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有する複数の不揮発性のメモリセルが配列されたメモリセルアレイと、消去コマンド入力に基づいて、前記メモリセルアレイにおけるデータ消去の対象となる複数のメモリセルを指定して自動的に処理を制御する自動書き込み・消去制御回路とを備え、前記自動書き込み・消去制御回路は、まず消去前書き込みの書き込みベリファイを行い、前記書き込みベリファイの結果消去前書き込みが必要であれば書き込み及び書き込みベリファイを書き込みが完了するまで繰り返し、消去前書き込みが終了した時点で、消去ベリファイを行い、その後に消去が完了するまで、消去と消去ベリファイ動作を繰り返すことを特徴とする。第３の半導体記憶装置の好ましい実施態様は以下の通りである。
【００１８】
（１）前記メモリセルアレイは、ロウ方向に分割された複数のメモリセルブロックからなること。ここで、前記自動書き込み・消去制御回路は複数のメモリセルブロックをシリアルに指定して、指定されたメモリセルブロック内の複数のメモリセルについて自動的に処理を制御すること。
【００１９】
（２）前記自動書き込み・消去制御回路は、消去後の過消去ビット線検出および過消去メモリセルの閾値の制御を更に行うこと。
（３）前記消去前書き込みに際し、指定されたブロック内の全てのメモリセルに対して書き込みを行うために自動的に書き込みアドレスのカウントアップが行われること。
【００２０】
（４）前記消去前書き込みに際し、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルについても消去前書き込みが行われること。
（５）前記消去および消去ベリファイに際し、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイが繰り返されること。
【００２１】
（６）前記自動書き込み・消去制御回路は、更に前記消去ベリファイで全てのメモリセルのしきい値が所定値以下であることが確認された後、過消去ビット線検出処理であるリークチェックを行うこと。
【００２２】
（７）前記リークチェックは、全てのワード線を０Ｖに設定し、１アドレス分のビット線を選択し、選択されたビット線に過消去メモリセルによるビット線リークがあるか否かを判定することにより行われること。
【００２３】
（８）前記リークチェックの結果がＯＫの場合は消去シーケンスを終了し、前記リークチェックの結果がＮＧの場合には過消去メモリセルの閾値制御である自己収束処理を実行すること。ここで、ＮＧの場合とは、過消去メモリセルが存在するビット線と判断された場合をいう。なお、前記自己収束処理は、全ワード線が０Ｖのままで選択ビット線に自己収束電圧を一定時間印加して過消去メモリセルの閾値をビット線リークが実質的に生じない値以上まで引き上げること。
【００２４】
（９）前記自動書き込み・消去制御回路は、前記自己収束処理の後、再び前記リークチェックを行い、前記自己収束が正しく行われたか否かを判定すること。（１０）前記自動書き込み・消去制御回路は、前記自己収束処理を実行した後、消去ベリファイを再実行して全てのメモリセルの閾値が所定値以下であるか否かを確認すること。
【００２５】
（１１）前記自動書き込み・消去制御回路は、前記自己収束処理後の消去ベリファイに際し、全てのメモリセルの閾値が所定値以下であることが確認された場合には消去シーケンスを終了し、一部のメモリセルの閾値が所定値以下であることが確認できなかった場合には、再び消去を行い、リークチェック、消去ベリファイが共にＯＫと判断されるまで自己収束処理および消去を繰り返すこと。
【００２６】
上記のように本発明の半導体記憶装置によれば、フラッシュＥＥＰＲＯＭにおける自動書き込みや自動消去に際してセル閾値の制御を確実に行うことができ、性能、信頼性を向上させることができる。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
ここで、本実施形態におけるフラッシュＥＥＰＲＯＭは、次のような基本構成を有するものとする。
（１）  外部電源から供給される電圧を昇圧して書き込み・消去用の電圧を生成する昇圧回路を内蔵した単一電源方式のもの。
（２）  データ書き込みの対象となるセルアレイ領域の複数のメモリセルを自動的に書込む自動書き込み機能、データ消去の対象となるセルアレイ領域の複数のブロックをブロック単位としてブロック毎にシリアルに指定して自動的に消去させる自動消去機能を有すること。
（３）  セルアレイの例えば不良行を予備行に置換して救済するようにした不良セル救済制御機能を有すること。
【００２８】
図１は、本発明の一実施形態に係るＮＯＲ型フラッシュＥＥＰＲＯＭの全体構成を概略的に示すブロック回路図である。
図１において、メモリセルアレイ１０は、それぞれ浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなるメモリセル（セルトランジスタ）が、例えばＮＯＲ型セル（図２参照）を構成し、全体として行列状に配列されてなり、ロウ方向にｎ個のブロックＢＫ０〜ＢＫｎ−１に分割されている。
【００２９】
なお、図２のＮＯＲ型セルは、複数のセルトランジスタＱの各ドレインが１本のビット線ＢＬに共通接続されており、上記複数のセルトランジスタＱの各制御ゲートにそれぞれ対応してワード線ＷＬが接続されており、上記複数のセルトランジスタＱの各ソースがブロック単位で１本のソース線ＳＬに共通接続されている。
【００３０】
上記セルトランジスタＱおよびＮＯＲ型セルの動作原理はよく知られているので、ここではその説明を省略する。
アドレスバッファ１１にはアドレス入力端子を介して例えば１８ビットのアドレス信号Ａ０〜Ａ１７が外部から入力する。プリデコーダ１２は前記アドレスバッファ１１からのアドレス信号（内部アドレス信号）をデコードする。
【００３１】
ロウデコーダ１３は前記プリデコーダ１２からのロウアドレス信号をデコードしてメモリセルアレイ１０のロウ選択を行い、デコード出力に応じてワード線に所定の電圧を供給するワード線ドライバを有する。
【００３２】
カラムデコーダ１４は前記プリデコーダ１２からのカラムアドレス信号をデコードする。カラムゲート１５は前記カラムデコーダ１４のデコード出力により制御され、前記メモリセルアレイ１０のカラム選択を行う。
【００３３】
センスアンプ１６は前記カラムゲート１５に接続され、メモリセルからの読み出し情報をセンス増幅して出力するとともに、ＥＥＰＲＯＭの各種の動作モードに応じてフラグ信号（書き込みベリファイの判定結果フラグＰＶＯＫ、消去ベリファイの判定結果フラグＥＶＯＫ、リークチェックの判定結果フラグＬＣＫＯＫ）を出力する機能を有する。
【００３４】
入出力回路（Ｉ／Ｏバッファ）１７は上記センスアンプ１６に接続され、入出力端子との間で例えば１６ビットの入出力データＤ０〜Ｄ１５を入出力する。ソースデコーダ１８は各ブロックＢＫ０〜ＢＫｎ−１のソース線選択を行い、デコード出力に応じてソース線に所定の電圧を供給するソース線ドライバを有する。
【００３５】
ビット線昇圧回路２０は書き込み動作に必要な高電圧を前記カラムゲート１５を介してビット線に供給する。ワード線・ソース線昇圧回路２１は書き込み動作や消去動作に必要な高電圧を前記ワード線およびソース線に印加するために前記ロウデコーダ１３のワード線ドライバおよびソースデコーダ１８のソース線ドライバに供給する。
【００３６】
制御回路２２はＥＥＰＲＯＭ内部の各部の動作を制御し、チップイネーブ（／ＣＥ）入力端子、アウトプットイネーブ（／ＯＥ）入力端子、ライトイネーブ（／ＷＥ）入力端子に接続されている。
【００３７】
アドレス発生用のアドレスカウンタ２３は、自動書き込みあるいは自動消去に際して、対象となるブロックおよびメモリセルのアドレスを指定するためのアドレス（ロウアドレスＡｘ、カラムアドレスＡｙ）を生成する。
【００３８】
選択回路２４は、通常動作時には前記アドレスバッファ１１からのアドレス信号を選択して前記プリデコーダ１２に供給し、自動書き込み時あるいは自動消去時には、前記アドレスカウンタ２３から出力するアドレス信号を選択して前記プリデコーダ１２に供給する。
【００３９】
コマンド回路２５は前記アドレスバッファ１１からのアドレス信号および入出力回路１７を経た入力信号の組み合わせによるコマンド信号を解読して各種の制御信号を出力する。
【００４０】
サイクルカウンタ２６はメモリセルアレイ１０に対する書き込みあるいは消去の回数をカウントする。なお、２７はタイマー回路である。
ＰＬＡ（プログラマブル・ロジック・アレイ）２８は前記自動書き込み機能、自動消去機能を実現し、後述するようなシーケンス動作を制御するように構成されている。
【００４１】
上記ＰＬＡ２８は、前記コマンド回路２５、サイクルカウンタ２６、タイマー回路２７の各出力および前記センスアンプ１６から各種のフラグ信号（ＰＶＯＫ、ＥＶＯＫ、ＬＣＫＯＫ）が与えられ、ＰＬＡコード信号を出力して前記ビット線昇圧回路２０、ワード線・ソース線昇圧回路２１、アドレスカウンタ２３、サイクルカウンタ２６およびタイマー回路２７に供給する。
【００４２】
なお、前述したように、前記メモリセルアレイ１０には、ＥＥＰＲＯＭの製造段階における検査工程で発見された不良セルを救済して製造歩留りを向上させるために、冗長回路が設けられている。
【００４３】
また、ＥＥＰＲＯＭの使用段階において主メモリセルアレイのメモリセルに対するデータの書き込み特性または消去特性が所定以下に劣化した場合に、必要に応じて、この後はこの書き込み特性または消去特性が劣化したセルに代えて冗長用のメモリセルに自動的に置換する機能を備えていても良い。
【００４４】
この冗長回路は、図示しないが、数行分の冗長用メモリセル（Ｒｅｄｕｎｄａｎｃｙ  ｃｅｌｌ  ）、予備ロウデコーダを有する。更に、ＥＥＰＲＯＭの使用段階において主メモリセルアレイに対するデータの書き込み特性または消去特性が所定以下に劣化した場合に、特性劣化したセルに代えて冗長用のメモリセルに自動的に置換するために、特性劣化セル検知回路及び置換制御回路を備えておけばよい。
【００４５】
図３は、図１中のＰＬＡ２８の制御による自動書き込みシーケンスの流れの一例を示すフローチャートである。本実施例のフラッシュＥＥＰＲＯＭにおける自動書き込みのシーケンスの特徴は、書き込みベリファイから実行することを特徴としている。すなわち、通常（１）書き込み及び（２）書き込みベリファイを書き込みが終了するまで行われるが、本発明では、最初に書き込みベリファイを行った後に、書き込みと書き込みベリファイを繰り返すようにしている。  図３のフローチャート（Ｓｔａｒｔ  はシーケンスの開始、Ｅｎｄ  はシーケンスの終了を表わす）において、書き込み動作は、書き込みコマンドの認識後、サイクルカウンタの設定値ＰＣをリセット（ＰＣ＝０）し（ステップＡ１）、指定アドレスが書き込み／消去禁止状態に指定されているかどうかを判定し（ステップＡ２）、禁止状態である（Ｕｎｐｒｏｔｅｃｔ＝ＮＯ）場合にはシーケンスを終了し、禁止状態でない（Ｕｎｐｒｏｔｅｃｔ＝ＹＥＳ  ）場合には書き込みベリファイから開始する（ステップＡ３〜ステップＡ５）。
【００４６】
この最初に行う書き込みベリファイは次のように行われる。まず、書き込みベリファイ電圧（Ｐｒｏｇｒａｍ  Ｖｅｒｉｆｙ  Ｖｏｌｔａｇｅ  ：  ＰＶ  ｖｏｌｔａｇｅ  ）をセットアップ（ｓｅｔ−ｕｐ）し（ステップＡ３）、５００ｎｓの読み出し（ＲＥＡＤ）を行う（ステップＡ４）。読み出しデータＲＥＡＤ−ＤＡＴＡ  と書き込み入力データＩＮＰＵＴ−ＤＡＴＡとが等しいかどうかを判定する（ステップＡ５）。そして、読み出しデータと書き込み入力データが等しい場合には、書き込みが必要ないので、書き込みベリファイ電圧をリセット（Ｒｅｓｅｔ  ）して（ステップＡ６）シーケンスを終了し、ＮＯの場合には通常の書き込み動作を行う。
【００４７】
書き込み動作の流れは基本的には従来と同じである。具体的には、メモリセルに対するデータの書き込みを行った後に上記メモリセルのデータの読み出しを行うことによりデータの書き込みが正しく行われているか否かを検証する一連の制御を行い、この一連の制御を書き込みが正しく行われるまで必要に応じて繰り返す。
【００４８】
図３における本実施形態では、書き込みおよび書き込みベリファイの繰返し回数を書き込み回数カウンタＰＣでカウントアップ（ＰＣ＝ＰＣ＋１）して（ステップＡ１６）制御している。本実施形態においては、最大の繰返し回数を３２０回とし（ステップＡ７）、それ以上の繰り返し回数になった場合には、メモリセルに異常があるものと判定し、書き込み電圧をリセットする（ステップＡ８）とともにエラーフラグ（Ｅｒｒｏｒ  Ｆｌａｇ）をセットして（ステップＡ９）シーケンスを終了する。まだ、最大書き込み回数に達していない場合には、書き込みおよび書き込みベリファイを繰返す（ステップＡ１０〜ステップＡ１５）。この際、書き込みパルスの時間幅は、書き込みの繰り返し回数に応じて変化させており（ステップＡ１１，ステップＡ１２）、例えば書き込み回数が１回目から１５回目まで（ＰＣ＜１６）は２μｓとし（ステップＡ１３）、１６回目から２３回目まで（１６≦ＰＣ＜２４）は１０μｓ（ステップＡ１４）、２４回目以降３２０回まで（ＰＣ≧２４）は１００μｓにステップアップさせている（ステップＡ１５）。
【００４９】
図４は、図１中のＰＬＡ２８の制御による自動消去シーケンスの全体の流れ（メインルーチンのフローチャート）の一例を示している。
図５〜図８は、それぞれ図４のステップＢ６、ステップＢ８、ステップＢ９、ステップＢ１２の詳細を示している。本自動消去シーケンスにおいても、自動書き込みシーケンスと同様に、書き込みと消去に先がけてそれぞれ書き込みベリファイ及び消去ベリファイを行って、不要な書き込み及び消去を省略している。
【００５０】
図５は本体セルに対する消去前書き込み動作の流れの一例、図６は不良置換え前のリダンダンシーセル、不良置換え後の本体セルに対する消去前書き込み動作の流れの一例、図７は消去および消去ベリファイ動作の流れの一例、図８はリークチェックおよび自己収束動作の流れの一例を示している。
【００５１】
図４〜図８のフローチャートに示す本実施形態の動作を説明する。
図４に示す消去動作全体のフローチャートから分かるように、消去コマンドの認識後、ブロック選択アドレスカウンタＢＬＫＡｄｄを０にセット（ステップＢ１）、サイクルカウンタＰＣを０にセットし（ステップＢ２）、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルの消去前書き込み確認フラグＲＤＢＩＴを”  Ｌ”  レベルにリセット（ＲＤＢＩＴ＝Ｌ）する（ステップＢ３）。その後、書き込みベリファイの判定結果フラグＰＶＯＫ、消去ベリファイの判定結果フラグＥＶＯＫ、リークチェックの判定結果フラグＬＣＫＯＫをリセット（ＰＶＯＫ、ＥＶＯＫ、ＬＣＫＯＫ＝Ｌ）する（ステップＢ４）。
【００５２】
そして、ブロック毎に指定アドレスが書き込み／消去禁止状態に指定されているかどうかを判定し（ステップＢ５）、禁止状態でなければ消去前書き込みから消去動作を開始する（ステップＢ６）。この際、ブロック選択アドレス（ＢＬＫ  Ａｄｄ  ）をカウンタでカウントアップ（ＢＬＫ  Ａｄｄ  ＝ＢＬＫ  Ａｄｄ  ＋１）し（ステップＢ１７）、ＢＬＫ  Ａｄｄ  ＝０（ブロックＢＫ０）から１（ブロックＢＫ１）、２（ブロックＢＫ２）、…、１０（ブロックＢＫ１０）と順番に消去動作を行うように指定する。
【００５３】
また、消去動作の流れの中で、必要に応じてＬＣＫＯＫが”  Ｈ”  レベルにセットされている（ＬＣＫＯＫ＝Ｈ）か否かをチェックし（ステップＢ１１）、ＥＶＯＫが”  Ｈ”  レベルにセットされている（ＥＶＯＫ＝Ｈ）か否かをチェックする（ステップＢ１４）。
【００５４】
図４のフローチャート中における本体セルに対するブロック単位で行う消去前書き込み（Ｂｌｏｃｋ  ＰＶ  ＆  Ｐｒｏｇｒａｍ  ；Ｐｒｅ−Ｐｒｏｇｒａｍ  ）の動作（ステップＢ６）は、図５に示すフローチャートから分かるように、カラムアドレスＡｙおよびロウアドレスＡｘのリセット（ステップＣ１）後、前記した書き込みシーケンスにカラムアドレスＡｙのカウントアップ（ＡＹ＝ＡＹ＋１）（ステップＣ３）、ロウアドレスＡｘのカウントアップ（ＡＸ＝ＡＸ＋１）を追加（ステップＣ６）し、消去させたいブロックを選択して全てのアドレスの本体セルに対して書き込みするように繰り返す。この際、カラム選択の終了後にロウ選択に移行する前にワード線電圧をリセットして（ステップＡ６）読み出し電圧Ｖｃｃにする。その他の動作は図３の書き込み動作と同じであるので、同じ符号を付して、説明は省略する。
【００５５】
図４のフローチャート中における不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルに対する消去前書き込み（Ｓｐａｒｅ／Ｆａｉｌ  Ｒｏｗ  Ｐｒｏｇｒａｍ）の動作を、図６に示す。リダンダンシーセルに置換えない時はリダンダンシー用の予備セルを選択し、リダンダンシーセルに置換える時は置換え前の本体セルを選択する（ステップＤ１）、そして、時間幅１０μｓの書き込みパルスを用いて書き込みを行い（ステップＤ２、ステップＤ３）、書き込みベリファイは実行しない（ステップＤ４〜ステップＤ１０）。書き込みベリファイは実行しない理由は、書き込み不良セルを置換えていた場合に書き込みベリファイの結果がＮＧとなるからである。
【００５６】
なお、リダンダンシーのカラムアドレスＡＹ、ロウアドレスＡＸは、冗長回路の不良アドレス記憶回路の記憶されているアドレスである。
図４のフローチャート中におけるブロック消去ベリファイ（Ｂｌｏｃｋ  ＥＶ）およびブロック消去（Ｂｌｏｃｋ  Ｅｒａｓｅ  ）の動作を、図７に示す。消去ベリファイ動作から開始し（ステップＥ１〜ステップＥ４）、セルの閾値Ｖｔｈが所定値（例えば３Ｖ以下）になるまで消去を行う（ステップＥ２〜ステップＥ１８）。つまり、消去させたいセルアレイ領域をブロック単位とし、消去させたいブロック毎にブロック単位での消去および消去ベリファイ処理を全てのアドレスに対して実行するように繰り返すことにより、消去させたい複数のブロックをブロック毎にシリアルに自動的に消去する。
【００５７】
図４のフローチャート中におけるブロックリークチェックおよび自己収束（Ｂｌｏｃｋ  ＬＣＫ  ＆  Ｃｏｎｖ）の動作を、図８に示す。自己収束はビット線毎に（カラム単位で）行われる（ステップＦ１、ステップＦ２）。この際、リークチェック用負荷トランジスタを用いてセンスアンプで読み出した結果（ステップＦ３）、ビット線リークがない場合（例えばリーク電流値が５μＡ以下）、つまり、”  ０”  書き込みセルの読み出し状態である場合には、リークチェックＯＫとする（ステップＦ５〜ステップＦ８）。
【００５８】
上記とは逆に、ビット線リークがある場合（例えばリーク電流値が５μＡ以上）、つまり、”  １”  書き込みセルの読み出し状態である場合には、リークチェックＮＧとする。リークチェックＮＧの場合には、自己収束（Ｃｏｎｖｅｒｇｅｎｃｅ  ）の動作により、ビット線リークの原因となっている過消去メモリセルの閾値を高く制御してビット線リークがないようにする（ステップＦ９〜ステップＦ１４）。
【００５９】
また、自己収束の動作は、全てのワード線を０Ｖに設定し、選択ビット線に自己収束電圧（例えば５Ｖ）を与えることにより（ステップＦ１３）、通常の書き込み動作においてワード線を０Ｖに設定した場合と等価な状態にして行う。
【００６０】
なお、消去および自己収束の回数をカウンタＰＣでカウントアップするが（ステップＦ１５）、前記した書き込み動作とは異なり、消去および自己収束の合計回数が最大３０７２であるか否かを判定するものとした（ステップＦ１０）。
【００６１】
上記のように、フラッシュＥＥＰＲＯＭにおける自動消去のシーケンスの特徴は、次の通りである。
（１）ブロック単位で消去前書き込みの書き込みベリファイを最初に行い、続いて消去前書き込みと書き込みベリファイとを書き込みが終了するまで行い、次に、消去ベリファイとそれに続く消去および消去ベリファイを行う。また、消去後の各ビット線に対する過消去メモリセル検出および過消去メモリセルの閾値の制御も行う。なお、複数ブロックを消去する場合は、連続してブロック毎に上記動作を行う。
【００６２】
（２）前記消去前書き込みにおいて、指定されたブロック内の全てのメモリセルに対して書き込みを行うために自動的に書き込みアドレスのカウントアップを行う。
【００６３】
（３）前記消去前書き込みにおいて、不良置換え前のリダンダンシーセルおよび不良置換え後の本体セルについても消去前書き込みを行う。
（４）前記消去および消去ベリファイにおいて、一定パルス時間の消去電圧を印加し、消去毎にメモリセルの閾値が所定値以下であるか否かの消去ベリファイを行い、ブロック内の全てのメモリセルの閾値が所定値以下であることが確認されるまで消去および消去ベリファイを繰り返す。
【００６４】
（５）前記消去ベリファイを前記ブロック内の全てのメモリセルが通過した後、過消去メモリセル検出処理であるリークチェックを行う。前記リークチェックは、全てのワード線を０Ｖに設定し、１アドレス分のビット線を選択し、選択されたビット線に過消去メモリセルによるビット線リークがあるか否かを判定する。
【００６５】
（６）前記リークチェックの結果がＯＫの場合は消去シーケンスを終了し、前記リークチェックの結果がＮＧの場合（過消去メモリセルが存在するビット線と判断された場合）には過消去メモリセルの閾値制御である自己収束処理を実行する。前記自己収束処理は、全ワード線が０Ｖのままで選択ビット線に自己収束電圧を一定時間印加して過消去メモリセルの閾値が所望のしきい値分布内に収まるように引き上げる。
【００６６】
（７）前記自己収束処理の後、再び前記リークチェックを行い、前記自己収束処理が正しく行われたか否かを判定する。
（８）前記自己収束処理を一旦実行した後には、必ず消去ベリファイを再実行して全てのメモリセルの閾値が所定値以下であるか否かを確認する。
【００６７】
（９）前記自己収束処理後の消去ベリファイにおいて、全てのメモリセルの閾値が所定値以下であることが確認された場合には消去シーケンスを終了し、一部のメモリセルの閾値が所定値を越えたことが確認された場合には、再び消去を行い、リークチェック、消去ベリファイが共にＯＫと判断されるまで自己収束処理および消去を繰り返す。
【００６８】
上記したような本実施形態のフラッシュＥＥＰＲＯＭにおいては、自動書き込みのシーケンス、自動消去のシーケンスによりメモリセルに対するデータの書き換えを行うことにより、書き込み時間をむやみに長くすることなく、書き込み後、消去後のセルの閾値を所定の分布幅に制御することが可能になる。また、処理の開始当初にベリファイ動作を行って書き込み或いは消去の必要のないセルへの書き込み及び消去を省略しているので、過書き込み及び過消去がなくなり、しきい値制御が安定化する。
【００６９】
さらに、所定の閾値まで書き込まれたセルについては、それ以上にストレスをかけることなく、セルの閾値が均等になる。
消去後、過消去メモリセルが発生した時にも、過消去メモリセルが存在するビット線のみに自己収束電圧を印加するので、むやみにストレスをかけることなく、セルの閾値を所定の分布幅に制御することが可能になる。
【００７０】
また、自動書き込み及び自動消去のシーケンスにほぼ同一の動作を行わせるようにしているので、回路の簡略化ができる。
すなわち、消去シーケンスでは、消去前に書き込みをする必要がある。消去前のデータは、”  １”  データ、”  ０”  データが混在しているため、その状態で消去前書き込みを行うと、以下の２点の問題を生じる。
（１）  ”  １”  データから書き込みした”  ０”  データと、”  ０”  データに書き込みした”  ０”  データのセルのしきい値Ｖｔｈに差が生じて、消去時間が長くなり、消去後のセルのしきい値Ｖｔｈのばらつきの原因となる。
（２）”  ０”  データに追加書き込みを行い、書き込みによるセル劣化の原因となる。
【００７１】
この対策として、消去前書き込みにおいて、すでに”  ０”  となっているデータに書き込みを行わず、”  １”  データのみ書き込みをする。つまり、消去前書き込み時にベリファイから開始して、”  ０”  データか”  １”  データかを判定し、書き込みの必要な”  １”  データセルにのみ書き込みを行い、書き込み後のレベル、セルのしきい値Ｖｔｈをそろえることで、安定した性能を実現できる。
【００７２】
更に、このようなベリファイから開始するシーケンスをすべてのモードに採用することで、回路構成を簡略化でき、ロジックを共用することにより、回路面積を削減し、チップサイズの縮小によるコストダウンを実現できる。また、シーケンスを統一化することで、設計時間を短縮化し、設計の効率化が図れる。
【００７３】
従って、データの書き換えを安定に行うことが可能になるので、信頼性の高いメモリデバイスを提供することができる。
なお、上記実施例のＥＥＰＲＯＭにおいて、電源電圧を昇圧して書き込み電圧や消去電圧などの高電圧を得るための昇圧回路として、多段縦続接続されたチャージポンプ回路と、最終段のチャージポンプ回路に接続された電圧制限回路とから構成することが可能である。
【００７４】
データの書き込みを行う場合に、使用される書き込み電圧が高い程、データの書き込みに要する時間を短くすることができるが、書き込み電圧を高くし過ぎるとデータの書き込み時にオーバーライトが生じる。
【００７５】
この問題を避けるために、書き込み電圧を小刻みに上昇させてデータの書き込みを複数回に分けて行い、データの書き込みおよび書き込み後の読み出し動作を繰り返し行うものとし、読み出されたデータが書き込みデータと等しくなった時に書き込み動作を終了させる方式（インテリジェントライト方式）を採用してもよい。
【００７６】
この場合、書き込み電圧や消去電圧を最適値に設定するために、昇圧回路の出力側に電圧調整回路を設けておき、次のように制御することも可能である。
即ち、メモリセルに対するデータの書き込みあるいは消去を行った後に上記メモリセルのデータの読み出しを行うことによりデータの書き込みあるいは消去が正しく行われているか否かを検証する一連の制御を行い、この一連の制御を書き込みあるいは消去が正しく行われるまで必要に応じて繰り返し、一連の制御の実行回数（検証回数）を保持する際に、上記検証回数を所定の設定回数と比較し、比較結果に応じて電圧設定手段を制御するための制御データを設定して上記昇圧回路の出力電圧（書き込み電圧あるいは消去電圧）が最適値となるように自動的に電圧調整回路を調整制御すると共に、この制御データを不揮発性記憶手段に記憶しておく。
【００７７】
この場合、検証回数が設定回数より多いと、書き込みあるいは消去の能力を高くするために前記昇圧回路の出力電圧が高くなるように制御し、検証回数が設定回数より少ないと、書き込みあるいは消去の能力を低くするために前記昇圧回路の出力電圧が低くなるように制御することにより、昇圧回路の出力電圧が最適値となるように自動的に調整することが可能となる。
本発明は、上記の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【００７８】
【発明の効果】
上記のように本発明の半導体記憶装置によれば、フラッシュＥＥＰＲＯＭにおける自動書き込みや自動消去に際してセル閾値の制御を確実に行うことができ、性能、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＮＯＲ型フラッシュＥＥＰＲＯＭの全体構成を概略的に示すブロック回路図。
【図２】図１中のメモリセルアレイにおけるＮＯＲ型セルの一部分を取り出して示す回路図。
【図３】図１のフラッシュＥＥＰＲＯＭにおける自動書き込みシーケンスの流れの一例を示すフローチャート。
【図４】図１のフラッシュＥＥＰＲＯＭにおける自動消去シーケンスの全体の流れ（メインルーチン）の一例を示すフローチャート。
【図５】図４中のステップＢ６に対応する本体セルに対する消去前書き込み動作の流れの一例を示すフローチャート。
【図６】図４中のステップＢ８に対応するリダンダンシーセル、本体不良置換えセルに対する消去前書き込み動作の流れの一例を示すフローチャート。
【図７】図４中のステップＢ９に対応する消去及び消去ベリファイ動作の流れの一例を示すフローチャート。
【図８】図４中のステップＢ１２に対応するリークチェック、自己収束動作の流れの一例を示すフローチャート。
【符号の説明】
１０…メモリセルアレイ
ＢＫ０〜ＢＫｎ−１…ブロック
１１…アドレスバッファ
１２…プリデコーダ
１３…ロウデコーダ
１４…カラムデコーダ
１５…カラムゲート
１６…センスアンプ
１７…入出力（Ｉ／Ｏ）回路
１８…ソースデコーダ
２０…ビット線昇圧回路
２１…ワード線・ソース線昇圧回路
２２…制御回路
２３…アドレスカウンタ（アドレス発生回路）
２４…選択回路
２５…コマンド回路
２６…サイクルカウンタ
２７…タイマー回路
２８…ＰＬＡ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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