(57)【特許請求の範囲】
【請求項１】
−１を（０，１）で、０を（０，０）で、１を（１，０）で表す冗長２進数による第（ｊ−１）番目の部分剰余の上位３ビットより商ビットの符号判定を行う商決定回路と、
前記冗長２進数による前記第（ｊ−１）番目の部分剰余に、前記冗長２進数による除数の加算を行う冗長２進加算器と、
前記冗長２進数による前記第（ｊ−１）番目の部分剰余から、前記冗長２進数による除数の減算を行う冗長２進減算器と、
前記商決定回路の判定結果に基づいて、前記冗長２進加算器の出力、入力された前記第（ｊ−１）番目の部分剰余をそのまま、もしくは前記冗長２進減算器の出力のいずれかを選択し、前記冗長２進数による第ｊ番目の部分剰余として出力する選択回路とを備えた除算装置。
【請求項２】
除数の２倍の値からの除数の値の減算に基づいて冗長２進数のビットペアをつくり、除数の冗長２進化を行う際に、（１，１）のビットペアを（０，０）のビットペアに変換する手段を備えたことを特徴とする請求項１記載の除算装置。
【請求項３】
商決定回路が、
第（ｊ−１）番目の部分剰余の最上位の冗長２進数のゼロ判定を行う第１のゼロ判定手段と、
前記第（ｊ−１）番目の部分剰余の第２位の冗長２進数のゼロ判定を行う第２のゼロ判定手段と、
前記第２のゼロ判定手段の出力に基づいて、前記第（ｊ−１）番目の部分剰余の第２位の冗長２進数あるいは第３位の冗長２進数のいずれか一方を選択する第１のセレクタ手段と、
前記第１のゼロ判定手段の出力に基づいて、前記第（ｊ−１）番目の部分剰余の最上位の冗長２進数あるいは前記第１のセレクタ手段の出力信号のいずれか一方を選択する第２のセレクタ手段とを有することを特徴とする請求項１または請求項２記載の除算装置。
【請求項４】
商決定回路に、
第（ｊ−１）番目の部分剰余の第３位の冗長２進数のゼロ判定を行う第３のゼロ判定手段と、
前記第３のゼロ判定手段の出力と第１および第２のゼロ判定手段の出力との論理値に基づいて、前記第（ｊ−１）番目の部分剰余の上位３ビットの冗長２進数がいずれもゼロであることを示す信号を出力する第６の論理手段を付加したことを特徴とする請求項３記載の除算装置。
【請求項５】
冗長２進加算器が、
除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌの論理積およびその反転値を示す信号対を生成する第１の論理手段と、
部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌとｆｉ−Ｌの論理積およびその反転値を示す信号対を生成する第２の論理手段と、
前記除数の冗長２進ビットの反転値ｅｉ＋Ｌと部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌの論理値に基づいた信号を生成する第３の論理手段と、
前記除数の冗長２進ビットの反転値ｅｉ−Ｌと部分剰余の冗長２進ビットの反転値ｆｉ−Ｌの論理積およびその反転値を示す信号対ｌｉ  Ｌ、ｌｉ  Ｈを生成して次段に送出する第４の論理手段と、
前記第１の論理手段の出力に応じて、前記第２の論理手段の出力信号より信号ｒｉ  Ｈとそれと相補の信号ｒｉ  Ｌとを生成する第１のゲート手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記第４の論理手段より送られてくる信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈをそのまま、もしくは入れ替えて出力する第２のゲート手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記第４の論理手段より送られてくる信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈ、あるいは前記第３の論理手段の出力信号より、互いに相補な信号対βｉ  Ｈ、βｉ  Ｌを生成して次段に送出する第３のゲート手段と、
前段の前記第３のゲート手段より送られてくる信号βｉ−１  Ｈおよびβｉ−１  Ｌと前記第２のゲート手段より出力される信号より、当該冗長２進加算器の加算出力の冗長２進ビットの反転値ｈｉ＋Ｌ、ｈｉ−Ｌを生成する第５の論理手段を有することを特徴とする請求項１から請求項４のいずれか１項記載の除算装置。
【請求項６】
冗長２進加算器の第１のゲート手段が、第１の論理手段の出力に応じて第２の論理手段の出力する相補な信号の一方を選択し、選択された信号ｒｉ  Ｈとそれを反転した信号ｒｉ  Ｌを生成するものであり、
第２のゲート手段が、前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の第４の論理手段より送られてくる信号対ｌｉ−１  Ｌ、ｌｉ−１  Ｈの一方を選択し、選択された信号とそれを反転した信号とを生成するものであり、
第３のゲート手段が、前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前記前段の第４の論理手段より送られてくる信号ｌｉ−１  Ｈあるいは第３の論理手段が出力する信号のいずれか一方を選択し、選択された信号とそれを反転した信号βｉ  Ｈ、βｉ  Ｌを生成するものであることを特徴とする請求項５記載の除算装置。
【請求項７】
冗長２進加算器の第３の論理手段が、除数の冗長２進ビットの反転値ｅｉ＋Ｌと部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌの論理積およびその反転値を示す信号対を生成するものであり、
第１のゲート手段が、第１の論理手段の出力に応じて、第２の論理手段の出力する相補な信号対を、その真の信号を信号ｒｉ  Ｈ、補の信号を信号ｒｉ  Ｌとして、あるいは真の信号を信号ｒｉ  Ｌ、補の信号を信号ｒｉ  Ｈとして、その出力位置を入れ替えて出力するものであり、
第２のゲート手段が、前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の第４の論理手段より送られてくる信号対ｌｉ−１  Ｌ、ｌｉ−１  Ｈを、その出力位置を入れ替えて出力するものであり、
第３のゲート手段が、前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前記前段の第４の論理手段より送られてくる信号対ｌｉ−１  Ｌ、ｌｉ−１  Ｈ、あるいは前記第３の論理手段より出力される信号対のいずれか一方を選択し、それを信号βｉ  Ｈ、βｉ  Ｌとして次段に出力するものであることを特徴とする請求項５記載の除算装置。
【請求項８】
冗長２進加算器の第１のゲート手段が、第１の論理手段の出力で制御されるトランスミッションゲートで形成され、
第２のゲート手段および第３のゲート手段が、前記第１のゲート手段の出力で制御されるトランスミッションゲートで形成されていることを特徴とする請求項７記載の除算装置。
【請求項９】
除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌの論理積およびその反転値を示す信号対を生成する第１の論理手段と、
部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌとｆｉ−Ｌの論理積およびその反転値を示す信号対を生成する第２の論理手段と、
前記除数の冗長２進ビットの反転値ｅｉ＋Ｌと部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌの論理値に基づいた信号を生成する第３の論理手段と、
前記除数の冗長２進ビットの反転値ｅｉ−Ｌと部分剰余の冗長２進ビットの反転値ｆｉ−Ｌの論理積およびその反転値を示す信号対ｌａｉＬ、ｌａｉＨを生成する第４の論理手段と、
前記第１の論理手段の出力に応じて前記第２の論理手段の出力信号の一方より信号ｒｉ  Ｈとそれを反転した信号ｒｉ  Ｌとを生成する第１のゲート手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記第４の論理手段より送られてくる信号ｌａｉ−１Ｌ、ｌａｉ−１Ｈをそのまま、もしくは入れ替えて出力する第２のゲート手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記第４の論理手段より送られてくる信号ｌａｉ−１Ｌ、ｌａｉ−１Ｈあるいは前記第３の論理手段の出力信号より、互いに相補な信号対βａｉＨ、βａｉＬを生成して次段に送出するする第３のゲート手段と、
前段の前記第３のゲート手段より送られてくる信号βａｉ−１Ｈおよびβａｉ−１Ｌと前記第２のゲート手段より出力される信号より、加算出力の冗長２進ビットの反転値ｈａｉ＋Ｌ、ｈａｉ−Ｌを生成する第５の論理手段と、
前記第３の論理手段とは異なる側の前記除数の冗長２進ビットの反転値または部分剰余の冗長２進ビットが入力される第８の論理手段と、
前記第４の論理手段とは異なる側の前記除数の冗長２進ビットの反転値または部分剰余の冗長２進ビットが入力され、その論理積およびその反転値を示す信号対ｌｓｉＬ、ｌｓｉＨを生成する第９の論理手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記第９の論理手段より送られてくる信号ｌｓｉ−１Ｌ、ｌｓｉ−１Ｈをそのまま、もしくは入れ替えて出力する第４のゲート手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記第９の論理手段より送られてくる信号ｌｓｉ−１Ｌ、ｌｓｉ−１Ｈあるいは前記第８の論理手段の出力信号より、互いに相補な信号対βｓｉＨ、βｓｉＬを生成して次段に送出する第５のゲート手段と、
前段の前記第５のゲート手段より送られてくる信号βｓｉ−１Ｈおよびβｓｉ−１Ｌと前記第４のゲート手段より出力される信号より、減算出力の冗長２進ビットの反転値ｈｓｉ＋Ｌ、ｈｓｉ−Ｌを生成する第１０の論理手段とを備えた冗長２進加減算器によって、冗長２進加算器と冗長２進減算器とを一体化することを特徴とする請求項１から請求項４のいずれか１項記載の除算装置。
【請求項１０】
冗長２進加減算器の第３の論理手段と第８の論理手段がそれぞれ相補の信号対を発生するものであり、
第１のゲート手段が、第１の論理手段の出力で制御されて、入力された信号対をその出力位置を入れ替えて出力するトランスミッションゲートで形成され、
第２のゲート手段が、前記第１のゲート手段の出力で制御されて、前段からの信号ｌａｉ−１Ｌ、ｌａｉ−１Ｈをその出力位置を入れ替えて出力するトランスミッションゲートで形成され、
第３のゲート手段が、前記第１のゲート手段の出力で制御されて、前段からの信号ｌａｉ−１Ｌ、ｌａｉ−１Ｈあるいは前記第３の論理手段の出力信号対のいずれか一方を選択し、それを信号βａｉＨ、βａｉＬとして次段に出力するトランスミッションゲートで形成され、
第４のゲート手段が、前記第１のゲート手段の出力で制御されて、前段からの信号ｌｓｉ−１Ｌ、ｌｓｉ−１Ｈをその出力位置を入れ替えて出力するトランスミッションゲートで形成され、
第５のゲート手段が、前記第１のゲート手段の出力で制御されて、前段からの信号ｌｓｉ−１Ｌ、ｌｓｉ−１Ｈあるいは前記第８の論理手段の出力信号対のいずれか一方を選択し、それを信号βｓｉＨ、βｓｉＬとして次段に出力するトランスミッションゲートで形成されていることを特徴とする請求項９記載の除算装置。
【請求項１１】
−１を（０，１）で、０を（０，０）で、１を（１，０）で表す冗長２進数による第（ｊ−１）番目の部分剰余の上位３ビットより商ビットの符号判定を行う商決定回路と、
前記冗長２進数による前記第（ｊ−１）番目の部分剰余に、前記冗長２進数による除数の加算動作と、前記冗長２進数による前記第（ｊ−１）番目の部分剰余から、前記冗長２進数による除数の減算動作を、前記商決定回路の判定結果に応じて切り替える動作切替機能付冗長２進加算器と、
前記商決定回路の判定結果に基づいて、前記動作切替機能付冗長２進加算器の出力、もしくは入力された前記第（ｊ−１）番目の部分剰余をそのままのいずれかを選択し、前記冗長２進数による第ｊ番目の部分剰余として出力する選択回路とを備えた除算装置。
【請求項１２】
動作切替機能付冗長２進加算器が、
冗長２進数による第（ｊ−１）番目の部分剰余に、前記冗長２進数による除数の加算を行う冗長２進加算器と、
前記冗長２進加算器への第（ｊ−１）番目の部分剰余または除数の入力に際して、その一方の冗長２進数のビットペアを商決定回路の判定結果に基づいて入れ替える信号経路入替器を有することを特徴とする請求項１１記載の除算装置。
【請求項１３】
動作切替機能付冗長２進加算器が、
除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌの論理積およびその反転値を示す信号対を生成する第１の論理手段と、
部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌとｆｉ−Ｌの論理積およびその反転値を示す信号対を生成する第２の論理手段と、
前記除数の冗長２進ビットの反転値ｅｉ＋Ｌと部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌの論理値に基づいた信号ｋａｉＬを生成する第３の論理手段と、
前記除数の冗長２進ビットの反転値ｅｉ−Ｌと部分剰余の冗長２進ビットの反転値ｆｉ−Ｌの論理値に基づいた信号ｌａｉＬを生成する第１１の論理手段と、
前記第３の論理手段とは異なる側の前記除数の冗長２進ビットの反転値または部分剰余の冗長２進ビットが入力され、その論理値に基づいた信号ｋｓｉＬを生成る第８の論理手段と、
前記第４の論理手段とは異なる側の前記除数の冗長２進ビットの反転値または部分剰余の冗長２進ビットが入力され、その論理値に基づいた信号ｌａｉＬを生成する第１２の論理手段と、
前記信号ｋａｉＬとｋｓｉＬの一方、および前記信号ｌａｉＬとｌｓｉＬの一方を制御信号に応じて選択して信号ｋｉ  Ｌおよび信号ｌｉ  Ｌを生成し、前記信号ｌｉ  Ｌを次段に送出する信号経路選択手段と、
前記信号ｌｉ  Ｌを反転させて信号ｌｉ  Ｈを生成し、それを次段に送出する論理反転手段と、
前記第１の論理手段の出力に応じて、前記第２の論理手段の出力信号より信号ｒｉ  Ｈとそれと相補の信号ｒｉ  Ｌとを生成する第１のゲート手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記信号経路選択手段および論理反転手段より送られてくる信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈをそのまま、もしくは入れ替えて出力する第２のゲート手段と、
前記第１のゲート手段の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の前記信号経路選択手段および論理反転手段より送られてくる信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈ、あるいは前記信号経路選択手段からの信号ｋｉ  Ｌより、互いに相補な信号対βｉ  Ｈ、βｉ  Ｌを生成して次段に送出するする第３のゲート手段と、
前段の前記第３のゲート手段より送られてくる信号βｉ−１  Ｈおよびβｉ−１  Ｌと前記第２のゲート手段より出力される信号より、当該動作切替機能付冗長２進加算器の出力信号の冗長２進ビットの反転値ｈｉ＋Ｌ、ｈｉ−Ｌを生成する第５の論理手段を有することを特徴とする請求項１１記載の除算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、２進数の除算処理をハードウェア的に行う除算装置に関するものである。
【０００２】
【従来の技術】
除算は演算と結果判定とを繰り返す逐次処理アルゴリズムによって実現されている。処理時間短縮のために特別のハードウェア装置が提案されているが、それでもなお乗算や加算と比べて多大な処理時間を要するため、その高速化が望まれている。以下にその除算アルゴリズムを示す。なお、ここでは、被除数をＸ、除数をＹおよびＤ、ｉ番目の部分剰余をＲｉ  、商をＱとし、商のｉ桁目をｑｉ  、２進数に変換された商をＺで表している。
【０００３】
0003604518.tif 000002
【０００４】
すなわち、まずステップ１では、１≦Ｘ＜２，１≦Ｙ＜２となるように正規化された被除数Ｘおよび除数Ｙの入力が行われる。次にステップ２では、商Ｑの最上位桁ｑ０  を１として冗長２進数による部分剰余Ｒ１  を求める。なお、この部分剰余Ｒ１  の演算は被除数Ｘから除数Ｙを減算することによって得られるものであり、ここでは被除数Ｘ，除数Ｙともに２進数であるため、各桁毎に直接減算を実行することにより、桁上げなしに冗長２進数の部分剰余をＲ１  求めることができる。次にステップ３では、ｉ＝１，２，…，ｎについて、生成された部分剰余Ｒｉ  の上位３ビット［ｒｉ１  ｒｉ０  ．ｒｉ−１  ］が負、０、正のいずれであるかを繰り返し判断して、必要な桁数だけ商ｑｉ  を求める。最後にステップ４では、求められた冗長２進表現の商Ｑを２進表現の商Ｚに変換して処理を終了する。
【０００５】
図１５は例えば、「冗長２進表現を利用したＶＬＳＩ向き高速除算器」（高木直史、安浦寛人、矢島修三；電子情報通信学会論文誌Ｄ  ’８４／４  Ｖｏｌ．Ｊ６７−Ｄ  Ｎｏ．４  ｐ．４５０〜４５７）に示された、上記除算アルゴリズムに基づく冗長２進数表現を用いた除算装置の全体構成を示すブロック図である。この除算装置は内部回路をＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ；エミッタ結合論理回路）で実現したものであり、図中の二重の四角形は商決定用のセルを、一重の四角形は冗長２進加減算用のセルをそれぞれ示している。この一重の四角形で示した冗長２進加減算用のセルが横一列に並んで１つの冗長２進加減算器を形成しており、二重の四角形で示した１つの商決定用のセルとこの１つの冗長２進加減算器から成る各列において、上記除算アルゴリズムのステップ３のループの１回分の計算が実行される。
【０００６】
また、図１６および図１７は例えば、「冗長２進表現を用いた高速乗除算器」（谷口隆志、枝松壽一、西山保、國信茂郎、高木直史；電子情報通信学会技術研究報告  ＥＤ８８−４８）に示された、上記除算アルゴリズムに基づく冗長２進数表現を用いた除算装置を構成する商決定回路および部分剰余生成加算回路の構成を示すブロック図である。なお、これら商決定回路および部分剰余生成加算回路はＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；コンプリメンタリ金属酸化物半導体）回路で実現されている。
【０００７】
図１６に示した商決定回路では、上記除算アルゴリズムにおけるステップ３に示すように、商ｑｉ  の決定を部分剰余Ｒｉ  の上位３ビットから行われている。この部分剰余Ｒｉ  の上位３ビットと商ｑｉ  の冗長２進数表現は、｛ｚｉｐ，ｚｉｎ｝の２信号を用いて、（１，０，−１）を（１０，００，０１）と表現して、その値が正か負かの判断が容易にできるようになっている。これによって、当該商決定回路の構成は簡単なものとなる。
【０００８】
また、図１７に示した部分剰余生成加算回路は上記除算アルゴリズムにおけるステップ３の部分剰余Ｒｉ＋１  の演算に用いられるものである。このステップ３における部分剰余Ｒｉ＋１  の生成では、１桁左へシフトされた冗長２進数の部分剰余から、商ｑｉ  と除数Ｄとの積を減算する必要があるが、除数Ｄは２進数であるため、冗長２進数と２進数との演算を考えればよい。したがって、この場合には商Ｑのｉ桁目ｑｉ  が−１の時には除数Ｄを、ｑｉ  が０の時には０を、ｑｉ  が１の時には除数Ｄの２の補数をそれぞれ加えるように加算器を構成している。このようにすることによって、冗長２進数と２進数との加算のみを考えればよくなり、桁上げの値が常に非負となるため、当該部分剰余生成加算回路の構成は簡単なものとなる。なお、この部分剰余生成加算回路における冗長２進数の表現は、商決定回路の場合とは異なり、｛ｚｉｓ，ｚｉａ｝の２信号を用いて、（１，０，−１）を（１１，１０，０１）と表現している。
【０００９】
このように構成された商決定回路と部分剰余生成加算回路とをアレイ状に配列することにより、すなわち、図１６に示した商決定回路を図１５に二重の四角形で示した商決定用のセルとし、図１７に示した部分剰余生成加算回路を一重の四角形で示した冗長２進加減算用のセルとして配列することにより、規則正しいセル配列の除算装置を構成することができる。なお、冗長２進／２進変換回路における商の２進数への変換は、各商決定回路から出力されるｑｉＰで構成される２進数からｑｉＮで構成される２進数を減算することによって行われる。
【００１０】
このように、従来の除算装置においては、図１６に示した商決定回路と図１７に示した部分剰余生成加算回路とでは、前述のように冗長２進数としてその表現形式が異なったものが用いられている。したがって、両回路間に変換回路を挿入して冗長２進数の表現形式を統一する必要がある。図１８はそのような変換回路の一例を示すブロック図であり、（１，０，−１）を（１１，１０，０１）と表現している冗長２進数を、（１，０，−１）を（１０，００，０１）と表現する冗長２進数に変換するものである。すなわち、ｚｉｓ，ｚｉａとして＋１を示す（１，１）が入力された場合にはそれが（１，０）のｚｉＰ，ｚｉＮに変換され、その反転信号（０，１）が出力される。同様に、０を示す（１，０）が入力された場合には（０，０）に変換されてその反転信号（１，１）が、−１を示す（０，１）が入力された場合には（０，１）に変換されてその反転信号（１，０）がそれぞれ出力される。
【００１１】
図１９はこのような変換回路がその入力部に付加された商決定回路を示すブロック図である。各部分剰余生成加算回路によって生成された部分剰余Ｒｉ  の上位３ビット［ｒｉ１  ｒｉ０  ｒｉ−１  ］はそれぞれ変換回路によって、その冗長２進数の表現形式が（１，０，−１）を（１１，１０，０１）と表現するものから（１，０，−１）を（１０，００，０１）と表現するものに変換されて商決定回路に入力される。
【００１２】
【発明が解決しようとする課題】
従来の除算装置は以上のように構成されているので、部分剰余を演算するための冗長２進が減算用のセル（部分剰余生成加算回路）と、商を決定するための商決定用セル（商決定回路系）との間で冗長２進数の表現形式が異なっており、商決定の前に変換が必要で、そのための変換回路が不可欠となり装置構成が複雑なものとなるばかりか、当該変換処理による遅延によって、除算演算の処理時間の高速化の妨げとなるなどの課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、冗長２進数を用いた除算をより高速に処理できる除算装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明に係る除算器は、部分剰余の計算と商ビットの符号判定のいずれにも、（−１，０，１）を（０１，００，１０）で表す共通の冗長２進数を用いるようにしたものである。
【００１５】
請求項２記載の発明に係る除算器は、冗長２進化した（１，１）のビットペアを（０，０）のビットペアに変換する変換手段を設けたものである。
【００１６】
請求項３記載の発明に係る除算器は、商決定回路を部分剰余の最上位と第２位の冗長２進数のゼロ判定手段と、それらの判定結果によって制御されるセレクタ手段によって形成し、部分剰余の上位３ビット中の商ビットの符号がわかるものの冗長２進数をそれらのセレクタ手段で選択し、それを判定結果として出力するようにしたものである。
【００１７】
請求項４記載の発明に係る除算器は、商決定回路に部分剰余の第３位の冗長２進数のゼロ判定手段も設け、３つのゼロ判定手段の判定結果の論理値に基づいて部分剰余の上位３ビットが０であることを示す判定信号を出力するようにしたものである。
【００１８】
請求項５記載の発明に係る除算器は、冗長２進加算器を、除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌの論理積およびその反転値を示す信号対を生成する第１の論理手段、部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌとｆｉ−Ｌの論理積およびその反転値を示す信号対を生成する第２の論理手段、除数の冗長２進ビットの反転値の一方と部分剰余の冗長２進ビットの反転値の一方との論理値に基づいた信号を生成する第３の論理手段、除数の冗長２進ビットの反転値の他方と部分剰余の冗長２進ビットの反転値の他方との論理積およびその反転値を示す信号対ｌｉ  Ｌとｌｉ  Ｈを生成して次段に送出する第４の論理手段、第２の論理手段の出力信号より、第１の論理手段の出力に応じて相補な信号ｒｉ  Ｈとｒｉ  Ｌを生成する第１のゲート手段、第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の第４の論理手段からの信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈをそのまま、もしくは入れ替えて出力する第２のゲート手段、第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の第４の論理手段からの信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈ、あるいは第３の論理手段の出力信号より、互いに相補な信号対βｉ  Ｈ、βｉ  Ｌを生成して次段に送出する第３のゲート手段、および、前段の第３のゲート手段からの信号βｉ−１  Ｈ、βｉ−１  Ｌと、第２のゲート手段の出力信号より、当該冗長２進加算器の加算出力の冗長２進ビットの反転値ｈｉ＋Ｌ、ｈｉ−Ｌを生成する第５の論理手段によって構成したものである。
【００１９】
請求項６記載の発明に係る除算器は、第１のゲート手段として、第１の論理手段の出力に応じて第２の論理手段の相補な出力信号の一方を選択して、それより信号ｒｉ  Ｈとその反転信号ｒｉ  Ｌを生成するものを、第２のゲート手段として、前段の第４の論理手段からの信号対ｌｉ−１  Ｌ、ｌｉ−１  Ｈの一方を、第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて選択した信号とその反転信号とを出力するものを、第３のゲート手段として、前段の第４の論理手段からの信号ｌｉ−１  Ｈあるいは第３の論理手段が出力する信号の一方を、第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて選択し、それより信号βｉ  Ｌとその反転信号βｉ  Ｈを生成するものを用いたものである。
【００２０】
請求項７記載の発明に係る除算器は、第１および第２のゲート手段として、入力された相補の信号をその出力位置を入れ替えて出力するものを用い、第３の論理手段の出力信号を互いに相補な信号対として、第３のゲート手段によって、この第３の論理手段の出力する信号対、または前段の第４の論理手段からの信号対ｌｉ−１  Ｌ、ｌｉ−１  Ｈのいずれか一方を選択し、それを信号βｉ  Ｈ、βｉ  Ｌとして次段に出力するようにしたものである。
【００２１】
請求項８記載の発明に係る除算器は、冗長２進加算器の第１〜第３のゲート手段をトランスミッションゲートで形成したものである。
【００２２】
請求項９記載の発明に係る除算器は、冗長２進加算器に、第３の論理手段とは異なる側の除数の冗長２進ビットの反転値または部分剰余の冗長２進ビットが入力される第８の論理手段、第４の論理手段とは異なる側の除数の冗長２進ビットの反転値または部分剰余の冗長２進ビットが入力され、その論理積およびその反転値を示す信号対ｌｓｉＬ、ｌｓｉＨを生成する第９の論理手段、第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、前段の第９の論理手段からの信号ｌｓｉ−１Ｌ、ｌｓｉ−１Ｈをそのまま、もしくは入れ替えて出力する第４のゲート手段、前段の第９の論理手段からの信号ｌｓｉ−１Ｌ、ｌｓｉ−１Ｈあるいは第８の論理手段の出力信号より、第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて互いに相補な信号対βｓｉＨ、βｓｉＬを生成して次段に送出するする第５のゲート手段、および、前段の第５のゲート手段からの信号βｓｉ−１Ｈ、βｓｉ−１Ｌと第４のゲート手段の出力信号より、減算出力の冗長２進ビットの反転値ｈｓｉ＋Ｌ、ｈｓｉ−Ｌを生成する第１０の論理手段を付加して冗長２進加減算器を形成したものである。
【００２３】
請求項１０記載の発明に係る除算器は、冗長２進加算減器の第３および第８の論理手段の出力信号をそれぞれ相補なものとし、第１、第２および第４のゲート手段を、入力された信号対をその出力位置を入れ替えて出力するトランスミッションゲートで、第３および第５のゲート手段を、第３あるいは第８の論理手段の出力信号対と前段からの信号対ｌａｉ−１Ｌ、ｌａｉ−１Ｈ、またはｌｓｉ−１Ｌ、ｌｓｉ−１Ｈとの切り替えを行うトランスミッションゲートで形成したものである。
【００２４】
請求項１１記載の発明に係る除算器は、商決定回路からの制御信号によって加算動作と減算動作の切り替えが行われる動作切替機能付冗長２進加算器にて、冗長２進加算器と冗長２進減算器を代替したものである。
【００２５】
請求項１２記載の発明に係る除算器は、冗長２進加算器に、その入力の一方の冗長２進数のビットペアを商決定回路からの制御信号で入れ替える信号経路入替器を付加したものを動作切替機能付冗長２進加算器として用いたものである。
【００２６】
請求項１３記載の発明に係る除算器は、その動作切替機能付冗長２進加算器として、第３の論理手段と第１１の論理手段によって、除数と部分剰余の冗長２進ビットの反転信号から加算用の信号ｋａｉＬとｌａｉＬを生成するとともに、第８の論理手段と第１２の論理手段に、除数または部分剰余の冗長２進ビットの反転信号の一方を、第３の論理手段と第１１の論理手段とは入れ替えて入力して減算用の信号ｋｓｉＬとｌｓｉＬを生成し、信号経路選択手段によって、信号ｋａｉＬとｋｓｉＬの一方を選択して第３のゲート手段に入力するとともに、信号ｌａｉＬとｌｓｉＬの一方を選択し、それをその反転信号とともに次段へ送出する機能を有するものを用いるようにしたものである。
【００２７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による除算装置の要部を示したブロック図であり、冗長２進除算器アレイの第ｊ列目の構成を示している。図において、１は２つの数が減算を形成するペアで定義される冗長２進数、すなわち、−１を（０，１）で、０を（０，０）で、＋１を（１，０）で表した３値の冗長２進数による第（ｊ−１）番目の部分剰余について、その上位３ビットより商ビットの符号を判定する商決定回路である。なお、第（ｊ−１）番目の部分剰余の初期値は通常の２進数による被除数である。２は上記冗長２進数による第（ｊ−１）番目の部分剰余に上記冗長２進数による除数を加算する冗長２進加算器であり、３は上記冗長２進数による第（ｊ−１）番目の部分剰余から上記冗長２進数による除数を減算する冗長２進減算器である。４は商決定回路１の出力に基づいて、冗長２進加算器２の出力、入力された第（ｊ−１）番目の部分剰余をそのまま、もしくは冗長２進減算器３の出力のいずれかを選択し、第ｊ番目の部分剰余として出力する選択回路である。
【００２８】
次に動作について説明する。
この場合、第ｊ番目の部分剰余を求めるために必要な演算、すなわち第（ｊ−１）番目の部分剰余への除数の加算、第（ｊ−１）番目の部分剰余からの除数の減算と、第（ｊ−１）番目の部分剰余から求める選択信号の生成、すなわち商決定回路１による符号判定を平行して実行し、商決定回路１にて生成された制御信号によって選択回路４を駆動し、冗長２進加算器２の出力、冗長２進減算器３の出力、あるいは第（ｊ−１）番目の部分剰余そのもののいずれか１つを選択して第ｊ番目の部分剰余として出力する。なお、商決定回路１の出力はこのように選択回路４の選択信号として用いられるとともに、商のデータ型変換回路（図示省略）に送られて２進数に変換され、商として出力される。また、選択回路４で選択出力された第ｊ番目の部分剰余は、図１と同様に構成された第（ｊ＋１）番目の冗長２進除算器アレイにて同様に処理される。
【００２９】
ここで、この発明で用いる冗長２進数は前述のように、２つの数が減算を形成するペアで定義されるもので、−１を（０，１）で、０を（０，０）で、＋１を（１，０）で表した３値の冗長２進表現がとられており、この発明の特長は、当該除算器装置の内部演算に際して、一貫してこの冗長２進数を用いたことにある。なお、被除数に関しては第１番目の部分剰余の演算終了後に上記冗長２進数に変換されることとなるが、除数については演算前に変換を行う必要がある。ここで、数値ＸはＸ＝２Ｘ−Ｘで表すことができるので、除数を２Ｘ−Ｘの形で冗長２進表現に変換すれば、上記冗長２進数に変換することができる。また、２進数は１ビット左シフトすれば２倍されたことになるので、通常の２進表現の除数をＸｂｉｎ  、冗長２進表現の除数をＸｒｂとすると、Ｘｒｂの各ビットは１ビット左シフトしたＸｂｉｎ  （すなわち２Ｘｂｉｎ  ）とシフトしないままのＸｂｉｎ  のビットペアで構成されることになる。なお、Ｘｒｂのビットペアが（１，１）になる場合には変換手段を設けてそれを（０，０）に変換する。このＸｒｂのビットペア（１，１）の（０，０）への変換は、繰り返し除算の第１回目のみにしか影響しないので、除算装置全体の遅延の増加としては極めて小さい。
【００３０】
図２は部分剰余の計算に用いる冗長２進加算器２の１ビット分の回路例を示すブロック図である。図において、１１は除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌの論理積およびその反転値を示す信号対を生成する第１の論理手段であり、１２は部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌとｆｉ−Ｌの論理積およびその反転値を示す信号対を生成する第２の論理手段である。１３は除数の冗長２進ビットｅｉ＋Ｌと部分剰余の冗長２進ビットｆｉ＋Ｌの否定論理積を示す信号を生成する第３の論理手段であり、１４は除数の冗長２進ビットｅｉ−Ｌと部分剰余の冗長２進ビットｆｉ−Ｌの論理積およびその反転値を示す信号対ｌｉ  Ｌ、ｌｉ  Ｈを生成する第４の論理手段である。１５は第１の論理手段１１の出力に応答して第２の論理手段１２の出力する信号対の一方を選択するＣＭＯＳトランスミッションゲートを有して、選択された信号の真および補を示す互いに相補な１対の信号ｒｉ  Ｈ、ｒｉ  Ｌを生成する第１のゲート手段である。
【００３１】
１６はこの第１のゲート手段１５の出力する信号ｒｉ  Ｈ、ｒｉ  Ｌに応答して、前段（第（ｉ−１）ビット）の第４の論理手段１４より送られてきた相補な信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈの一方を選択するＣＭＯＳトランスミッションゲートを有し、選択された信号の真および補を示す相補な１対の信号を生成する第２のゲート手段である。１７は第１のゲート手段１５より出力される信号ｒｉ  Ｈ、ｒｉ  Ｌに応答して、前段の第４の論理手段１４より送られてきた相補な信号ｌｉ−１  Ｈと第３の論理手段１３の出力のいずれか一方を選択するＣＭＯＳトランスミッションゲートを有し、選択された信号の真および補を示す相補な１対の信号βｉ  Ｈ、βｉ  Ｌを生成する第３のゲート手段である。１８は前段の第３のゲート手段１７より送られてきた信号βｉ−１  Ｈおよびβｉ−１  Ｌと第２のゲート手段１６の互いに相補な１対の出力信号との否定論理積をとって、当該冗長２進加算器２の加算出力の冗長２進ビットの反転値ｈｉ＋Ｌ、ｈｉ−Ｌを生成する第５の論理手段である。
【００３２】
次に動作について説明する。
当該冗長２進加算器２に入力された部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌとｆｉ−Ｌは第２の論理手段１２のＮＡＮＤゲートにて受け取られ、このＮＡＮＤゲートによる否定論理積とインバータによるその反転値を示す信号が第１のゲート手段１５に入力される。この第１のゲート手段１５を形成しているＣＭＯＳトランスミッションゲートは、除数の冗長２進ビットｅｉ＋Ｌおよびｅｉ−Ｌを受け取った第１の論理手段１１のＮＡＮＤゲートの出力とインバータによるその反転値によって制御され、第２の論理手段１２より受け取った相補な信号の一方を選択し、それをそのまま信号ｒｉ  Ｈとして、またそれをインバータで反転させたものを信号ｒｉ  Ｌとして第２のゲート手段１６および第３のゲート手段１７に出力する。
【００３３】
これらの信号ｒｉ  Ｈおよびｒｉ  Ｌを受けた第２のゲート手段１６では、ＣＭＯＳトランスミッションゲートが当該信号ｒｉ  Ｈ、ｒｉ  Ｌによって制御され、前段（第（ｉ−１）ビット）の第４の論理手段１４が発生した信号ｌｉ−１  Ｈとｌｉ−１  Ｌのいずれか一方を選択し、その選択された信号とインバータによる当該信号の反転信号を第５の論理手段１８に送出する。第５の論理手段１８では、この第２のゲート手段１２の補の出力信号と前段の第３のゲート手段１７からのβｉ−１  Ｈとの否定論理積をとって、当該冗長２進加算器２の加算出力の冗長２進ビットの反転値ｈｉ＋Ｌを生成するとともに、第２のゲート手段１６の真の出力信号と前段の第３のゲート手段１７からのβｉ−１  Ｌとの否定論理積をとって、当該冗長２進加算器２の加算出力の冗長２進ビットの反転値ｈｉ−Ｌを生成し、それを選択回路４に出力する。
【００３４】
また、除数の冗長２進ビットｅｉ−Ｌと部分剰余の冗長２進ビットｆｉ−Ｌは第４の論理手段１４にも入力され、そのＮＡＮＤゲートにてそれら両者の否定論理積をとることによって信号ｌｉ  Ｌが生成され、それがインバータで反転された信号ｌｉ  Ｈとともに次段（第（ｉ＋１）ビット）に送出される。さらに、除数の冗長２進ビットｅｉ＋Ｌと部分剰余の冗長２進ビットｆｉ＋Ｌは第３の論理手段１３にも入力され、それらの否定論理積によって生成された信号が第３のゲート手段１７に入力される。この第３のゲート手段１７のＣＭＯＳトランスミッションゲートは第１のゲート手段１５より出力される信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、この第３の論理手段１３からの信号あるいは前段（第（ｉ−１）ビット）の第４の論理手段１４からの信号ｌｉ−１  Ｈのいずれか一方を選択して、信号βｉ  Ｌとそれをインバータで反転した信号βｉ  Ｈとを生成し、それらを次段に送出する。
【００３５】
ここで、この発明の除算装置における冗長２進加算器２での冗長２進数の表現は、２つの数が減算を形成するペアで定義される、−１を（０，１）、０を（０，０）、＋１を（１，０）でそれぞれ表した３値で表現されている。このような冗長２進数の系では冗長２進を形成するビットペアを入れ替えることで正負が反転するため、加算器を減算器として動作させたい場合には、入力信号中のいずれか一方のビットペアの接続を入れ替えるだけでよい。したがって、図１に示した冗長２進減算器３は、入力される除数または部分剰余の冗長２進ビットの反転値ｅｉ＋Ｌ、ｅｉ−Ｌあるいはｆｉ＋Ｌ、ｆｉ−Ｌのいずれか一方を入れ替えるだけで、上記冗長２進加算器２と回路構成上は同じものとなる。
【００３６】
図３は入力された第（ｊ−１）番目の部分剰余の冗長２進数ＲＢｉｎ〈０〉〜ＲＢｉｎ〈ｎ〉について、その上位３ビットＲＢｉｎ〈０〉〜ＲＢｉｎ〈２〉から商ビットの符号を判定し、その判定結果ＲＢｑｕｏｔのビットペア（ＲＢｑｕｏｔＰＨ，ＲＢｑｕｏｔＮＨ）を出力する商決定回路１の回路例を示すブロック図である。ここで、ＲＢｉｎ〈ｉ〉は（ＲＢｉｎＰＨ〈ｉ〉，ＲＢｉｎＮＨ〈ｉ〉）からなるビットペアであり、ＲＢｉｎＰＬ〈ｉ〉はＲＢｉｎＰＨ〈ｉ〉の反転値、ＲＢｉｎＮＬ〈ｉ〉はＲＢｉｎＮＨ〈ｉ〉の反転値である。
【００３７】
図において、３１は最上位の冗長２進数ＲＢｉｎ〈０〉のゼロ判定を行って、そのビットペアＲＢｉｎＰＬ〈０〉とＲＢｉｎＮＬ〈０〉の論理積およびその反転値を示す信号対を生成する第１のゼロ判定手段であり、３２は第２位の冗長２進数ＲＢｉｎ〈１〉のゼロ判定を行って、そのビットペアＲＢｉｎＰＬ〈１〉とＲＢｉｎＮＬ〈１〉の論理積およびその反転値を示す信号対を生成する第２のゼロ判定手段である。３３はこの第２のゼロ判定手段３２より出力される信号対に応じて、第２位の冗長２進数ＲＢｉｎ〈１〉あるいは第３位の冗長２進数ＲＢｉｎ〈２〉のいずれか一方を選択する第１のセレクタ手段であり、３４はこの第１のセレクタ手段３３による選択出力あるいは最上位の冗長２進数ＲＢｉｎ〈０〉のいずれか一方を、第１のゼロ判定手段３１より出力される信号対に応じて選択し、それを判定結果のビットペアＲＢｑｕｏｔＰＨ、ＲＢｑｕｏｔＮＨとして出力する第２のセレクタ手段である。
【００３８】
次に動作について説明する。
第１のゼロ判定手段３１において、最上位の冗長２進数ＲＢｉｎ〈０〉が（０，０）であるか否か、すなわちそのビットペアＲＢｉｎＰＬ〈０〉およびＲＢｉｎＮＬ〈０〉がともに１であるかを判定する。両者がともに１でなければ、当該ビットにおいて商ビットの符号がわかるので、第２のセレクタ手段３４のゲートが第１のゼロ判定手段３１の出力する信号対によって選択され、判定結果ＲＢｑｕｏｔのビットペアＲＢｑｕｏｔＰＨ、ＲＢｑｕｏｔＮＨとして、最上位の冗長２進数ＲＢｉｎ〈０〉のビットペアＲＢｉｎＰＬ〈０〉およびＲＢｉｎＮＬ〈０〉の反転値を出力する。なお、最上位の冗長２進数ＲＢｉｎ〈０〉が（０，０）であれば、すなわちそのビットペアＲＢｉｎＰＬ〈０〉とＲＢｉｎＮＬ〈０〉がともに１であれば、第２のセレクタ手段３４のゲートは第１のゼロ判定手段３１は出力信号対によって、第１のセレクタ手段３３の出力側が選択される。
【００３９】
そのとき、第２のゼロ判定手段３２は第２位の冗長２進数ＲＢｉｎ〈１〉が（０，０）であるか否か、すなわちそのビットペアＲＢｉｎＰＬ〈１〉およびＲＢｉｎＮＬ〈１〉がともに１であるかを判定している。その結果、両者がともに１でなければ、当該ビットにおいて商ビットの符号がわかるので、第２のゼロ判定手段３２は出力する信号対によって第１のセレクタ手段３３のゲートを選択し、第２位の冗長２進数ＲＢｉｎ〈１〉のビットペアＲＢｉｎＰＬ〈１〉とＲＢｉｎＮＬ〈１〉の反転値を、第２のセレクタ手段３４を経由して、判定結果ＲＢｑｕｏｔのビットペアＲＢｑｕｏｔＰＨ、ＲＢｑｕｏｔＮＨとして出力する。
【００４０】
なお、第２位の冗長２進数ＲＢｉｎ〈１〉のビットペアＲＢｉｎＰＬ〈１〉とＲＢｉｎＮＬ〈１〉がともに１であれば、第１のセレクタ手段３３のゲートは第２のゼロ判定手段３２は出力信号対によって、第３位の冗長２進数ＲＢｉｎ〈２〉のビットペアＲＢｉｎＰＬ〈２〉とＲＢｉｎＮＬ〈２〉の反転値が第２のセレクタ手段３４を経由して、判定結果ＲＢｑｕｏｔのビットペアＲＢｑｕｏｔＰＨ、ＲＢｑｕｏｔＮＨとして出力される。そのとき、第３位の冗長２進数ＲＢｉｎ〈２〉が（０，０）、すなわちそのビットペアＲＢｉｎＰＬ〈２〉とＲＢｉｎＮＬ〈２〉がともに１であれば、判定結果ＲＢｑｕｏｔのビットペアＲＢｑｕｏｔＰＨ、ＲＢｑｕｏｔＮＨがともに０となるため符号判定はできないが、これはそのままゼロとして扱われる。
【００４１】
このように、２つの数が減算を形成するペアで定義される冗長２進数、すなわち、（−１，０，１）を（０１，００，１０）で表した３値の冗長２進表現では符号の判定が容易であるため、図３に示すそれを用いた商決定回路１は簡略化され高速となる。なお、図３の回路はクリティカルパスの論理段数が５段であり、パスゲート、インバータ、２入力ＮＡＮＤゲートの高速なゲートのみで構成されている。また、図２に示した部分剰余の計算に用いる冗長２進加算器２も、この商決定回路１とともに上記冗長２進系で構成されているので、両者の間で表現形式の変換を行う必要もない。なお、冗長２進加算器２および冗長２進減算器３が高速に動作することから、この商決定回路１と選択回路４からなる系が当該除算装置のクリティカルパスになるので、商決定に要する遅延は非常に重要である。
【００４２】
選択回路４は商決定回路１の出力結果すなわち、商ビットが正の場合、負の場合、ゼロの場合の３条件によって動作し、冗長２進加算器２の出力、冗長２進減算器３の出力、および第（ｊ−１）番目の部分剰余そのままのうちのいずれか１つを第ｊ番目の部分剰余として選択するものである。まず商決定回路１の出力ＲＢｑｕｏｔＮＨが論理値１を出力する場合に商ビットは正となり、そのときＲＢｑｕｏｔＰＨとＲＢｑｕｏｔＮＨが同時に１になることはないので、ＲＢｑｕｏｔＰＨはそのまま「商ビットが正である」ことを判定する信号として使える。同様に、商決定回路１の出力ＲＢｑｕｏｔＮＨが論理値１を出力する場合に商ビットは負となり、そのときＲＢｑｕｏｔＰＨとＲＢｑｕｏｔＮＨが同時に１になることはないので、ＲＢｑｕｏｔＰＨはそのまま「商ビットが負である」ことを判定する信号として使える。選択回路４はこの商決定回路１からの判定結果ＲＢｑｕｏｔが、「商ビットが正である」を示すものであれば冗長２進減算器３の出力を、「商ビットが負である」を示すものであれば冗長２進加算器２の出力をそれぞれ選択し、第ｊ番目の部分剰余として出力する。
【００４３】
ここで、さらに「商ビットがゼロである」ことを判定する必要もある。したがって、それを意味する信号ＲＢｑｕｏｔＺＨを出力する機能を付加した商決定回路１の回路例を図４および図５に示す。図４に示した商決定回路１は、第３位の冗長２進数ＲＢｉｎ〈２〉のゼロ判定を行って、そのビットペアＲＢｉｎＰＬ〈２〉とＲＢｉｎＮＬ〈２〉の論理積を示す信号を生成する第３のゼロ判定手段３５を備え、この第３のゼロ判定手段３５の出力と、第１のゼロ判定手段３１および第２のゼロ判定手段３２の論理積側の信号を第６の論理手段３６に入力し、それらの論理積をとることによって前記信号ＲＢｑｕｏｔＺＨを生成している。また、図５に示した商決定回路１は、第２のセレクタ手段３４から出力される信号ＲＢｑｕｏｔＰＨとＲＢｑｕｏｔＮＨを第７の論理手段３７に入力し、それらの否定論理和をとることによって前記信号ＲＢｑｕｏｔＺＨを生成している。
【００４４】
したがって、入力された第（ｊ−１）番目の部分剰余の上位３ビットの冗長２進数ＲＢｉｎ〈０〉〜ＲＢｉｎ〈２〉のビットペアがすべて（０，０）であれば、商決定回路１から出力されるこの「商ビットがゼロである」ことを示す信号ＲＢｑｕｏｔＺＨが１となり、他の出力ＲＢｑｕｏｔＰＨとＲＢｑｕｏｔＮＨは同時に０になる。選択回路４はそれに基づいて、入力された第（ｊ−１）番目の部分剰余そのものを選択し、第ｊ番目の部分剰余として出力する。なお、図４に示すように、第１〜第３のゼロ判定手段３１、３２、３５の出力の論理積を第６の論理手段３６でとることで信号ＲＢｑｕｏｔＺＨを生成するように構成すれば、高速動作が可能となり、図５に示すように、信号ＲＢｑｕｏｔＰＨおよびＲＢｑｕｏｔＮＨの否定論理和を第７の論理手段３７でとることで信号ＲＢｑｕｏｔＺＨを生成するように構成すれば、回路素子数の削減が可能となる。
【００４５】
このようにこの実施の形態１による除算装置によれば、高速に動作する商決定回路１を構成できるばかりか、内部で用いる冗長２進表現が一貫して同じなので途中の変換回路が不要となって、除算処理の高速動作が可能になるなどの効果がある。
【００４６】
実施の形態２．
上記実施の形態１においては、冗長２進加算器２および冗長２進減算器３として、図２に示した回路構成のものを用いる場合について説明したが、他の回路構成をとるようにしてもよい。図６はそのようなこの発明の実施の形態２による除算装置の冗長２進加算器２の１ビット分の回路例を示すブロック図で、相当部分には図２と同一符号を付してその説明を省略する。図において、１９は除数の冗長２進ビットｅｉ＋Ｌと部分剰余の冗長２進ビットｆｉ＋Ｌの論理積およびその反転値を示す信号対を生成する点で、図２に符号１３を付したものとは異なる第３の論理手段である。２０は第２の論理手段より出力される互いに相補な信号対を、第１の論理手段１１の出力に応じて信号ｒｉ  Ｈとｒｉ  Ｌとに入れ替えて出力するＮＭＯＳトランスミッションゲートで形成されている点で、図２に符号１５を付したものとは異なる第１のゲート手段である。２１は前段（第（ｉ−１）ビット）からの信号ｌａｉ−１  Ｈ、ｌａｉ−１  Ｌを、前記信号ｒｉ  Ｈとｒｉ  Ｌに応じて入れ替えて第５の論理手段１８に出力するＮＭＯＳトランスミッションゲートで形成されている点で、図２に符号１６を付して示すものとは異なる第２のゲート手段である。２２は第３の論理手段１９からの信号対と前段からの信号ｌａｉ−１  Ｈおよびｌａｉ−１  Ｌとを、前記信号ｒｉ  Ｈとｒｉ  Ｌに応じて切り替え、次段（第（ｉ＋１）ビット）への信号ｌａｉ−１  Ｈおよびｌａｉ−１  Ｌとして出力するＮＭＯＳトランスミッションゲートで形成されている点で、図２に符号１７を付したものとは異なる第３のゲート手段である。
【００４７】
ここで、基本的な動作は図２に示した実施の形態１における冗長２進加算器と同様であり、この図６に示した回路は図２に示した回路よりも高速に動作するので、部分剰余の演算がクリティカルパスを形成する場合には、この回路を用いることで高速になる。なお、商決定回路１と部分剰余演算のどちらがクリティカルパスを形成するかは、データのビット巾によって選択回路４の遅延がことなるのでそれに依存する。選択回路４をデータが通過する時間はほぼ一定であるのに対して、商決定回路１からの選択信号の方は、ビット幅が大きくなればなるほど遅くなるためである。
【００４８】
実施の形態３．
上記実施の形態２においては、第１〜第３のゲート手段としてＮＭＯＳトランスミッションゲートを用いたものについて説明したが、当該ＮＭＯＳトランスミッションゲートをそれぞれＣＭＯＳトランスミッションゲートで代替してもよい。図７はそのようなこの発明の実施の形態３による除算装置の冗長２進加算器２の１ビット分の回路例を示すブロック図で、相当部分には図６と同一符号を付してその説明を省略する。図において、２３は実施の形態２における第１のゲート手段２０のＮＭＯＳトランスミッションゲートをＣＭＯＳトランスミッションゲートで代替した第１のゲート手段、２４は同じく第２のゲート手段、２５は同じく第３のゲート手段である。
【００４９】
次に動作について説明する。
第１のゲート手段２３はそれを形成しているＣＭＯＳトランスミッションゲートが第１の論理手段１１より出力される信号対に応じて制御され、第２の論理手段１２から送られてくる真の信号が信号ｒｉ  Ｈ、補の信号が信号ｒｉ  Ｌとして、あるいは真の信号が信号ｒｉ  Ｌ、補の信号が信号ｒｉ  Ｈとして入れ替えて出力される。第２のゲート手段２４と第３のゲート手段２５のＣＭＯＳトランスミッションゲートは、この第１のゲート手段２３より出力される信号ｒｉ  Ｈおよび信号ｒｉ  Ｌによって制御される。第２のゲート手段２３ではこの信号ｒｉ  Ｈおよびｒｉ  Ｌに応じて、第５の論理手段１８の各ＮＡＮＤゲートへの前段（第（ｉ−１）ビット）からの信号ｌｉ−１  Ｈとｌｉ−１  Ｌの入力を切り替える。また、第３のゲート手段２５ではこの信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて、次段（第（ｉ＋１）ビット）へ出力する信号βｉ  Ｈ、βｉ  Ｌとして、第３の論理手段１９の出力する相補な信号対と前段からの信号ｌｉ−１  Ｈ、ｌｉ−１  Ｌとの切り替えを行う。なお、その他の動作は実施の形態１のそれと同様である。
【００５０】
この図７に示した実施の形態３による減算装置の冗長２進加算器は、図２に示した実施の形態１の回路よりも高速に動作するので、部分剰余の演算がクリティカルパスを形成する場合にはこの回路を用いることで高速になる。また、図６に示した実施の形態２の回路よりもこの実施の形態３による回路の方が、低い電源電圧の場合に高速かつ安定に動作する。
【００５１】
実施の形態４．
上記実施の形態１では冗長２進加算器２と冗長２進減算器３とを完全に分離してそれぞれ独立に設けるように構成したが、それらを１つの冗長２進加減算器に統合して一部の回路を共通化することも可能である。すなわち、部分剰余の演算をする際には、図２に示した回路の第１のゲート手段１５より出力される信号ｒｉ  Ｈおよびｒｉ  Ｌは、加算器動作の場合も減算器動作の場合も論理的に等価であるので、その部分を加算部と減算部で共通化することができる。図８はそのような一部の回路を加算部と減算部で共通化した、この発明の実施の形態４による冗長２進加減算器の１ビット分の回路例を示すブロック図である。図２に示した実施の形態１による冗長２進加算器と同様に、第１〜第４の論理手段１１〜１４、第１〜第３のゲート手段１５〜１７、および第５の論理手段１８によって加算部が形成されている。
【００５２】
また、４１は上記加算部における第３の論理手段１３に相当する第８の論理手段、４２は同じく第４の論理手段１４に相当する第９の論理手段であり、これら第８および第９の論理手段４１および４２には、第３および第４の論理手段１３および１４とは除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌとが入れ替えて入力されている。４３は加算部における第２のゲート手段１６に相当する第４のゲート手段、４４は同じく第３のゲート手段１７に相当する第５のゲート手段であり、４５は同じく第５の論理手段１８に相当する第１０の論理手段である。これら第８〜第１０の論理手段４１、４２および４５と第４および第５のゲート手段４３および４４は、第１および第２の論理手段１１および１２と第１のゲート手段１５を共通に使用して減算部を形成している。
【００５３】
なお、加算部の動作は図２に示した実施の形態１における冗長２進加算器２と同一であり、また、除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌ、あるいは部分剰余の冗長２進ビットの反転値ｆｉ＋Ｌとｆｉ−Ｌのいずれか一方（図示の例ではｅｉ＋Ｌとｅｉ−Ｌ）を入れ替えて入力している減算部では、加算部と同様の動作によって減算処理を実行する。
【００５４】
このように、第１および第２の論理手段１１および１２と第１のゲート手段１５とを加算部と減算部で共通化することにより、実施の形態１の場合よりも少ない構成部品数で除算装置を構成することができる。
【００５５】
実施の形態５．
このような加算部と減算部による一部回路の共通化は、実施の形態２に示した回路にも適用することができる。図９はこの発明の実施の形態５による冗長２進加減算器の１ビット分の回路例を示すブロック図である。図６に示した実施の形態２による冗長２進加算器と同様に、第１〜第４の論理手段１１、１２、１９、１４、第１〜第３のゲート手段２０〜２２、および第５の論理手段１８によって加算部が形成されている。また、４６は第３の論理手段１９に相当する第８の論理手段、４２は第４の論理手段１４に相当する第９の論理手段、４７は第２のゲート手段２１に相当する第４のゲート手段、４８は第３のゲート手段２２に相当する第５のゲート手段、４５は第５の論理手段１８に相当する第１０の論理手段であり、第８および第９の論理手段４６、４２には除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌとが加算部とは入れ替えられて入力され、減算部を形成している。
【００５６】
このように、この場合も、部分剰余の演算をする際の、第１のゲート手段２０より出力される信号ｒｉ  Ｈおよびｒｉ  Ｌは、加算器動作の場合も減算器動作の場合も論理的に等価であるので、その部分を加算部と減算部で共通化することができる。これにより、実施の形態２の場合より少ない構成部品数で除算装置を構成することができ、実施の形態４の場合より高速動作が可能である。
【００５７】
実施の形態６．
このような加算部と減算部による一部回路の共通化は、実施の形態３に示した回路にも適用することができる。図１０はこの発明の実施の形態６による冗長２進加減算器の１ビット分の回路例を示すブロック図である。図７に示した実施の形態３による冗長２進加算器と同様に、第１〜第４の論理手段１１、１２、１９、１４、第１〜第３のゲート手段２３〜２５、および第５の論理手段１８によって加算部が形成されている。また、４６は第３の論理手段１９に相当する第８の論理手段、４２は第４の論理手段１４に相当する第９の論理手段、４９は第２のゲート手段２４に相当する第４のゲート手段、５０は第３のゲート手段２５に相当する第５のゲート手段、４５は第５の論理手段１８に相当する第１０の論理手段であり、第８および第９の論理手段４６、４２には除数の冗長２進ビットの反転値ｅｉ＋Ｌとｅｉ−Ｌとが加算部とは入れ替えられて入力され、減算部を形成している。
【００５８】
このように、この場合も、部分剰余の演算をする際の、第１のゲート手段２３より出力される信号ｒｉ  Ｈおよびｒｉ  Ｌは、加算器動作の場合も減算器動作の場合も論理的に等価であるので、その部分を加算部と減算部で共通化することができる。これにより、実施の形態３の場合より少ない構成部品数で除算装置を構成することができ、実施の形態４の場合より高速動作が可能であり、低い電源電圧の場合に実施の形態５の場合より高速かつ安定に動作する。
【００５９】
実施の形態７．
なお、上記各実施の形態においては、冗長２進加算器と冗長２進減算器とを個別に設けたり、加算部と減算部を有する冗長２進加減算器を設けて、部分剰余を求めるための加算演算と減算演算を行うための系を個別に設けたものについて説明したが、それらに代えて加算動作と減算動作の切り替え機能を有する冗長２進加算器を用いてもよい。図１１はそのようなこの発明の実施の形態７による除算装置の要部を示したブロック図であり、冗長２進除算器アレイの第ｊ列目の構成を示している。図において、１は実施の形態１におけるそれと同一の商決定回路であり、５はこの商決定回路１からの制御信号に応じて、入力される除数あるいは第（ｊ−１）番目の部分剰余の冗長２進数のビットペアを入れ替え、加算動作と減算動作の切り替えを行う動作切り替え機能付冗長２進加算器である。４は商決定回路１からの制御信号に応じて、この動作切り替え機能付冗長２進加算器５の出力と第（ｊ−１）番目の部分剰余の一方を選択し、それを第ｊ番目の部分剰余として出力する選択回路である。
【００６０】
図１２はこの実施の形態７で用いられる動作切り替え機能付冗長２進加算器５の１ビット分の回路構成例を示すブロック図である。図において、６は図１に符号２を付して示した実施の形態１のものと同一の冗長２進加算器であり、７は図１２に示すように、例えばＣＭＯＳトランスミッションゲートにて構成され、除数の冗長２進数のビットペアを商決定回路１からの制御信号にしたがって入れ替える信号経路入替器である。
【００６１】
次に動作について説明する。
図１３に示した信号経路入替器では、入力される制御信号に応じてＣＭＯＳトランスミッションゲートの導通が制御され、例えば、制御信号がローレベルのときには図１３に示す端子Ａに入力された信号を端子ａより出力し、端子Ｂより入力された信号を端子ｂより出力する。一方、制御信号がハイレベルのときには端子Ａに入力された信号を端子ｂより出力し、端子Ｂより入力された信号を端子ａより出力する。したがって、冗長２進加算器６への除数の冗長２進数のビットペアｅｉ＋Ｌ、ｅｉ−Ｌの入力を、この図１３に示すような信号経路入替器７を介して行えば、制御信号に応じてこの除数の冗長２進数のビットペアｅｉ＋Ｌ、ｅｉ−Ｌの関係をそのまま入力したり、入れ替えて入力したりすることができる。
【００６２】
商決定回路１は第（ｊ−１）番目の部分剰余の上位３ビットを用いて符号判定を行い、判定結果のビットペアＲＢｑｕｏｔＰＨ、ＲＢｑｕｏｔＮＨとＲＢｑｕｏｔＺＨを出力しており、動作切り替え機能付冗長２進加算器５にこの判定結果のビットペアＲＢｑｕｏｔＰＨあるいはＲＢｑｕｏｔＮＨを制御信号として入力すれば、商決定回路１の判定結果に基づいて、冗長２進加算器６の加算動作と減算動作とを切り替えることが可能となる。選択回路４は商決定回路１からの信号ＲＢｑｕｏｔＰＨ、ＲＢｑｕｏｔＮＨ、ＲＢｑｕｏｔＺＨに基づいて、この動作切り替え機能付冗長２進加算器５の出力あるいは第（ｊ−１）番目の部分剰余のうちの一方を選択し、それを第ｊ番目の部分剰余として出力する。
【００６３】
除算装置をこのように構成した場合、商決定回路１と冗長２進加減算器６の動作が逐次実行されるため速度は低下するが、実施の形態１のように冗長２進加算器２と冗長２進減算器３とをそれぞれ設ける必要がないので、ハードウェア量を少なくできる。
【００６４】
実施の形態８．
図１４はこの発明の実施の形態８による除算装置で用いられる動作切り替え機能付冗長２進加算器の構成例を示すブロック図である。なお、相当部分には図８と同一符号を付してその説明を省略する。図において、５１は第４の論理手段１４に対応する第１１の論理手段、５２は第９の論理手段４２に対応する第１２の論理手段であり、これらは信号ｌａｉＬあるいはｌｓｉＬのみを出力し、それらと相補の信号ｌａｉＨあるいはｌｓｉＨを出力しない点で、前記第４の論理手段１４、第９の論理手段４２とは異なっている。５３は制御信号ＳｕｂＣｏｎｔ  Ｈに応じて、第３の論理手段１３から出力される信号ｋａｉＬまたは第８の論理手段４１より出力される信号ｋｓｉＬの一方を選択して信号ｋｉ  Ｌを生成し、それを第３のゲート手段１７に転送するとともに、第１１の論理手段５１から出力される信号ｌａｉＬまたは第１２の論理手段５２より出力される信号ｌｓｉＬの一方を選択して信号ｌｉ  Ｌを生成する信号経路選択手段である。５４はこの信号経路選択手段５３にて生成された信号ｌｉ  Ｌを反転させて信号ｌｉ  Ｈを生成する論理反転手段であり、これらの信号ｌｉ  Ｌ、ｌｉ  Ｈは次段（第（ｉ＋１）ビット）に送出される。
【００６５】
次に動作について説明する。
実施の形態４において図８を用いて説明したように、冗長２進加算器の第１のゲート手段１５から出力される信号ｒｉ  Ｈおよびｒｉ  Ｌは、加算動作時も減算動作時も同じ論理動作をする。しかしながら、第３のゲート手段１７に入力される信号ｋｉ  Ｌと次段（第（ｉ＋１）ビット）に出力される信号ｌｉ  Ｌは、加算動作時と減算動作時とで異なる論理動作をする。したがって、加算動作時のｋｉ  Ｌ、ｌｉ  Ｌに相当する信号ｋａｉＬ、ｌａｉＬと、減算動作時のｋｉ  Ｌ、ｌｉ  Ｌに相当する信号ｋｓｉＬ、ｌｓｉＬとを、第３、第８の論理手段１３、４１、および第１１、第１２の論理手段５１、５２であらかじめ生成し、信号経路選択手段５３を制御信号ＳｕｂＣｏｎｔ  Ｈで制御して、加算動作時には信号ｋｉ  ＬにはｋａｉＬが、信号ｌｉ  ＬにはｌａｉＬが反映され、減算動作時には信号ｋｉ  ＬにはｋｓｉＬが、信号ｌｉ  ＬにはｌｓｉＬが反映されるように経路選択することで、実施の形態７の場合と等価の機能を実現する。
【００６６】
なお、この回路での変形部分の構成は、図２、図６、図７で同じなので、実施の形態２および実施の形態３の冗長２進加算器も同様に変型できる。
【００６７】
この実施の形態８による切り替え機能付冗長２進加算器は、実施の形態７の場合よりも信号経路の切り替えの動作が先送りされ、冗長２進加算器回路の前半部分の動作とオーバーラップされるので、実施の形態７のものよりも速度のデメリットが小さくなる。
【００６８】
【発明の効果】
請求項１記載の発明によれば、（−１，０，１）を（０１，００，１０）で表す冗長２進数を、部分剰余の計算と商ビットの符号判定の双方で共通に使用するように構成したので、冗長２進数の変換のための手段が不要となり、高速に動作する除算器が得られる効果がある。
【００６９】
請求項２記載の発明によれば、冗長２進化したビットペアの（１，１）を変換手段によって（０，０）に変換するように構成したので、冗長２進数の各ビットは通常の２進数を１ビット左シフトしたものとシフトしないままのもののビットペアによって得られる効果があり、上記（１，１）から（０，０）への変換は繰り返し除算の最初の１回にしか影響しないため、除算装置全体としての遅延の増加も極めて小さいものである。
【００７０】
請求項３記載の発明によれば、部分剰余の最上位と第２位の冗長２進数のゼロ判定結果によって制御されるセレクタ手段によって、部分剰余の上位３ビット中の商ビットの符号がわかるものの冗長２進数を選択するように構成したので、商決定回路の高速化がはかれる効果がある。
【００７１】
請求項４記載の発明によれば、部分剰余の第３位の冗長２進数のゼロ判定も行って、その判定結果より上位３ビットが０であることを示す判定信号を出力するように構成したので、「商ビットがゼロである」ことの判定も可能となる効果がある。
【００７２】
請求項５記載の発明によれば、第１の論理手段の出力で第１のゲート手段を制御して第２の論理手段の出力信号より相補な信号ｒｉ  Ｈ、ｒｉ  Ｌを生成し、除数と部分剰余の冗長２進ビットから第４の論理手段が生成した信号対ｌｉ  Ｌ、ｌｉ  Ｈを次段に送出し、第３の論理手段が除数と部分剰余の冗長２進ビットから生成した信号を第１のゲート手段からの信号ｒｉ  Ｈ、ｒｉ  Ｌで制御される第３のゲート手段に入力して、当該信号または前段からの信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈより、互いに相補な信号対βｉ  Ｈ、βｉ  Ｌを生成して次段に送出するとともに、第１のゲート手段からの信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて第２のゲート手段の制御を行って、前段からの信号ｌｉ−１  Ｌ、ｌｉ−１  Ｈをそのまま、もしくは入れ替えて出力し、それと前段からの信号βｉ−１  Ｈ、βｉ−１  Ｌと、第２のゲート手段の出力信号を第５の論理手段に入力して、当該冗長２進加算器の加算出力の冗長２進ビットの反転値ｈｉ＋Ｌ、ｈｉ−Ｌを生成するように構成したので、部分剰余の演算にも（−１，０，１）を（０１，００，１０）で表すような冗長２進数の使用が可能となり、除算処理の高速化が可能となる効果がある。
【００７３】
請求項６記載の発明によれば、第１のゲート手段で第１の論理手段の出力に応じて第２の論理手段の相補な出力信号の一方を選択し、信号ｒｉ  Ｈ、ｒｉ  Ｌを生成し、前段の第４の論理手段からの信号対ｌｉ−１  Ｌ、ｌｉ−１  Ｈの一方を、第２のゲート手段で第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて選択して、相補の信号を出力し、前段からの信号ｌｉ−１  Ｈあるいは第３の論理手段の出力信号の一方を、第３のゲート手段で第１のゲート手段の出力信号ｒｉ  Ｈ、ｒｉ  Ｌに応じて選択し、それより信号βｉ  Ｌとその反転信号βｉ  Ｈを生成するように構成したので、冗長２進加算器のハードウェア量を削減できる効果がある。
【００７４】
請求項７記載の発明によれば、第１および第２のゲート手段として、入力された相補の信号をその出力位置を入れ替えて出力するものを用い、第３の論理手段の出力信号を互いに相補な信号対として、第３のゲート手段によって、この第３の論理手段の出力信号対、または前段からの信号対ｌｉ−１  Ｌ、ｌｉ−１  Ｈのいずれか一方を選択し、それを信号βｉ  Ｈ、βｉ  Ｌとして次段に出力するように構成したので、より高速に動作する冗長２進加算器が得られ、部分剰余の演算がクリティカルパスをする場合にはこの冗長２進加算器を用いることで除算処理が高速に行える効果がある。
【００７５】
請求項８記載の発明によれば、冗長２進加算器の第１〜第３のゲート手段をトランスミッションゲートを用いて構成したので、低い電源電圧の場合に高速かつ安定に動作する効果がある。
【００７６】
請求項９記載の発明によれば、第１の論理手段、第２の論理手段、および第１のゲート手段を加算部と減算部とで共用して冗長２進加減算器を形成するように構成したので、ハードウェア量のより少ない除算装置が得られる効果がある。
【００７７】
請求項１０記載の発明によれば、各ゲート手段をトランスミッションゲートを用いて構成したので、低い電源電圧の場合に高速かつ安定に動作する冗長２進加算減器を、より少ないハードウェア量で実現できる効果がある。
【００７８】
請求項１１記載の発明によれば、冗長２進加算器と冗長２進減算器を、商決定回路からの制御信号によって加算動作と減算動作の切り替えが行われる動作切替機能付冗長２進加算器で代替するように構成したので、ハードウェア量の小さな除算装置が得られる効果がある。
【００７９】
請求項１２記載の発明によれば、冗長２進加算器の一方の入力の冗長２進数のビットペアを、商決定回路からの信号で制御される信号経路入替器で入れ替えるように構成したので、冗長２進加算器を大幅に変更せずに動作切替機能付冗長２進加算器が実現できる効果がある。
【００８０】
請求項１３記載の発明によれば、第３の論理手段および第１１の論理手段が生成した加算用の信号ｋａｉＬ、ｌａｉＬと、第８の論理手段および第１２の論理手段が生成した減算用の信号ｋｓｉＬとｌｓｉＬを信号経路選択手段に入力し、制御信号に応じてその一方を選択し、それらより第３のゲート手段への信号ｋｉ  Ｌと次段への信号ｌｉ  Ｌ、ｌｉ  Ｈを生成するように構成したので、信号経路入れ替えの動作が先送りされて冗長２進加算器の前半部分の動作とオーバーラップするため、入力部で信号経路の入替えを行う場合に比べて速度のデメリットが小さな動作切替機能付冗長２進加算器が得られる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による除算装置の要部を示すブロック図である。
【図２】実施の形態１における冗長２進加算器の１ビット分の回路例を示すブロック図である。
【図３】実施の形態１における商決定回路の回路例を示すブロック図である。
【図４】実施の形態１における商決定回路の変形例を示すブロック図である。
【図５】実施の形態１における商決定回路のさらに別の変形例を示すブロック図である。
【図６】この発明の実施の形態２による除算回路における冗長２進加算器の１ビット分の回路例を示すブロック図である。
【図７】この発明の実施の形態３による除算回路における冗長２進加算器の１ビット分の回路例を示すブロック図である。
【図８】この発明の実施の形態４による除算回路における冗長２進加減算器の１ビット分の回路例を示すブロック図である。
【図９】この発明の実施の形態５による除算回路における冗長２進加減算器の１ビット分の回路例を示すブロック図である。
【図１０】この発明の実施の形態６による除算回路における冗長２進加減算器の１ビット分の回路例を示すブロック図である。
【図１１】この発明の実施の形態７による除算装置の要部を示すブロック図である。
【図１２】実施の形態７における算動作切替機能付冗長２進加算器の１ビット分の構成例を示すブロック図である。
【図１３】実施の形態７における信号経路選択回路の一例を示すブロック図である。
【図１４】この発明の実施の形態８による除算装置図６における算動作切替機能付冗長２進加算器の１ビット分の回路例を示すブロック図である。
【図１５】従来の除算装置の全体構成を示すブロック図である。
【図１６】従来の商決定回路の回路例を示すブロック図である。
【図１７】従来の部分剰余演算回路の１ビット分の回路例を示すブロック図である。
【図１８】従来の冗長２進数の変換回路の回路例を示すブロック図である。
【図１９】従来の冗長２進数の変換回路が接続された商決定回路の回路例を示すブロック図である。
【符号の説明】
１  商決定回路、２，６  冗長２進加算器、３  冗長２進減算器、４  選択回路、５  動作切替機能付冗長２進加算器、７  信号経路入替器、１１  第１の論理手段、１２  第２の論理手段、１３、１９  第３の論理手段、１４  第４の論理手段、１５，２０，２３  第１のゲート手段、１６，２１，２４  第２のゲート手段、１７，２２，２５  第３のゲート手段、１８  第５の論理手段、３１  第１のゼロ判定手段、３２  第２のゼロ判定手段、３３  第１のセレクタ手段、３４  第２のセレクタ手段、３５  第３のゼロ判定手段、３６  第６の論理手段、４１，４６  第８の論理手段、４２  第９の論理手段、４３，４７，４９  第４のゲート手段、４４，４８，５０  第５のゲート手段、４５  第１０の論理手段、５１  第１１の論理手段、５２  第１２の論理手段、５３  信号経路選択手段、５４  論理反転手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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