(57)【特許請求の範囲】
【請求項１】
メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置において、
前記メモリセルアレイを複数のブロックに分割し、前記各ブロック中の複数のカラムでセンスアンプを共用し、前記各ブロックに対応して設けた複数のカラムセレクタに供給するカラム選択信号を切り換えることにより、読み出し開始アドレスで指定されたブロックを含む上位側アドレスのブロックにおける読み出し開始アドレスのカラムと、下位側アドレスのブロックにおける読み出し開始アドレスの次のカラムを選択し、前記各ブロック中のメモリセルから並列的に読み出したデータを前記センスアンプにそれぞれ供給して増幅した後、前記各センスアンプに対応して設けたセンスアンプラッチに供給してラッチし、これらセンスアンプラッチにラッチしたデータを前記読み出し開始アドレスで指定されたブロックから順次出力し、この動作を繰り返すことにより連続してシリアルに出力することを特徴とする半導体記憶装置。
【請求項２】
第１ないし第ｎ（ｎは２以上の整数）のブロックに分割されたメモリセルアレイと、
前記メモリセルアレイの各ブロックに対応して設けられた第１ないし第ｎのカラムセレクタと、
前記メモリセルアレイの各ブロックに対応して設けられ、前記カラムセレクタで選択されたデータが供給される第１ないし第ｎのセンスアンプと、
前記メモリセルアレイの各ブロックに対応して設けられ、前記各センスアンプの出力をそれぞれラッチする第１ないし第ｎのセンスアンプラッチと、
前記メモリセルアレイの各ブロックに対応して設けられ、前記各センスアンプラッチの出力がそれぞれ供給される第１ないし第ｎの出力切換回路と、
前記出力切換回路の出力が選択的に供給され、リード信号に応答して読み出しデータを出力する出力バッファと、
データの読み出しを開始するブロックを指定するための第１のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してタイミング信号を計数する第１のカラムアドレスカウンタと、
前記第１のカラムアドレスカウンタの計数値をデコードして前記第１ないし第ｎの出力切換回路を制御する第１のカラムデコーダと、
前記第１のカラムデコーダによって前記メモリセルアレイの第ｎのブロックが選択されたときに、前記リード信号に応答して前記第１ないし第ｎのセンスアンプラッチにタイミング信号を供給してラッチ動作を制御するとともに、前記第１のカラムアドレスカウンタに計数用のタイミング信号を供給するラッチコントロール回路と、
第２のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してリード信号を計数する第２のカラムアドレスカウンタと、
前記第２のカラムアドレスカウンタの計数値をデコードして前記第１ないし第ｎのカラムセレクタにカラム選択信号を供給する第２のカラムデコーダと、
前記第２のカラムデコーダから前記第１ないし第ｎのカラムセレクタに供給されるカラム選択信号を切り換える第１ないし第ｎ−１のカラムセレクタ切換回路と、
前記第１のカラムアドレス信号をデコードして前記第１ないし第ｎ−１のカラムセレクタ切換回路を選択する第３のカラムデコーダと、
ロウアドレス信号をデコードして前記メモリセルアレイ中の第１ないし第ｎのブロックに供給するロウデコーダとを具備し、
前記第１のカラムアドレス信号で第ｉ（ｉは２からｎまでの整数）のブロックから読み出しを開始することが指示されたときに、前記各カラムセレクタ切換回路で前記第２のカラムデコーダから出力されるカラム選択信号を切り換えることにより、第ｉないし第ｎのブロックのカラムと、第１ないし第ｉ−１のブロックにおける次のカラムを選択して前記第１ないし第ｎのセンスアンプに供給し、前記各センスアンプの出力を前記第１ないし第ｎのセンスアンプにラッチした後、前記第１ないし第ｎの出力切換回路で前記第ｉから第ｎ、及び第１から第ｉ−１のブロックから読み出したデータを順次出力バッファに供給し、前記リード信号に応答してシリアルに読み出すことを特徴とする半導体記憶装置。
【請求項３】
前記第１ないし第ｎのカラムセレクタはそれぞれ、電流通路の一端がそれぞれビット線に接続され、他端が所定の数ずつ共通接続され、ゲートに第１のカラム選択線を介して前記第２のカラムデコーダから第１のカラム選択信号が供給される第１のＭＯＳトランジスタ群と、電流通路の一端がそれぞれ前記第１のＭＯＳトランジスタ群の電流通路の他端側共通接続点に接続され、他端が対応する前記センスアンプの入力端に接続され、ゲートに第２のカラム選択線を介して前記第２のデコーダから第２のカラム選択信号が供給される第２のＭＯＳトランジスタ群とを備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１ないし第ｎ−１のカラムセレクタ切換回路はそれぞれ、前記第１ないし第ｎのカラムセレクタ間の前記第１のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第１のカラム選択信号を前記第３のデコーダから供給された切り換え信号に応じて下位アドレス側のカラムセレクタに転送する第１のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第１のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第１のカラム選択信号を前記第３のカラムデコーダから供給された切り換え信号に応じて前記第１のカラムアドレス信号で次のカラムを選択するように前記第１のカラム選択線の接続を切り換えて下位アドレス側のカラムセレクタに転送する第２のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第２のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第２のカラム選択信号を前記第３のカラムデコーダから供給された切り換え信号に応じて下位アドレス側のカラムセレクタに転送する第３のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第２のカラム選択線間に設けられ、前記第２のカラムデコーダから供給された第２のカラム選択信号を前記第３のカラムデコーダから供給される切り換え信号に応じて前記第２のカラムアドレス信号で次のカラムを選択するように前記第２のカラム選択線の接続を切り換えて下位アドレス側のカラムセレクタに転送する第４のトランスファゲート群とを備えることを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はシリアルアクセス型の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から安価な半導体記憶装置としてシリアルアクセスメモリが製造されている。図１１は、この種の半導体記憶装置の一例として、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図である。図１１において、１１はメモリセルアレイ、ＭＣ，ＭＣ，…はメモリセル、１２，１２，…はセンスアンプ（Ｓ／Ａ）、１３はロウデコーダ、１４はカラムデコーダ、１５はカラムアドレスカウンタ、１６，１６，…はカラム選択トランジスタ、１７は出力バッファ、ＷＬ，ＷＬ，…はワード線、ＢＬ，ＢＬ，…はビット線である。
【０００３】
図１２は、上記図１１に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャートである。アドレス入力ＡＩＮ（ロウアドレス信号ＲＡｄｄ及びカラムアドレス信号ＣＡｄｄ）は、アドレスラッチイネーブル信号ＡＬＥのダウンエッジに応答してカラムアドレスカウンタ１５とロウデコーダ１３にそれぞれ供給される。ロウアドレス信号ＲＡｄｄはロウデコーダ１３でデコードされ、このデコード出力によってワード線ＷＬ，ＷＬ，…が選択的に駆動される。上記ワード線ＷＬ，ＷＬ，…にはメモリセルＭＣ，ＭＣ，…が行毎に接続されており、上記ロウデコーダ１３によってメモリセルアレイ１１中のメモリセルＭＣ，ＭＣ，…の行が選択される。各メモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【０００４】
カラムアドレス信号ＣＡｄｄはカラムアドレスカウンタ１５に初期値としてセットされ、このカウンタ１５のカウント値がカラムデコーダ１４に供給されてデコードされる。ロウデコーダ１３によってワード線ＷＬが選択された後、上記カラムアドレスカウンタ１５は、リード信号／ＲＤ（“／”は反転信号、すなわちバーを意味する）に同期してカウントアップ動作を行う。上記カラムデコーダ１４のデコード出力は、カラム選択トランジスタ１６，１６，…のゲートに供給され、これらトランジスタ１６，１６，…を順次オン／オフ制御する。上記ロウデコーダ１３によって駆動されたワード線ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…の記憶データはそれぞれビット線ＢＬ，ＢＬ，…上に読み出され、センスアンプ１２，１２，…に供給されて増幅される。そして、上記カラムデコーダ１４によって選択されたカラム選択トランジスタ１６を介して出力バッファ１７に供給され、読み出しデータＤＯＵＴ  として出力される。この出力バッファ１７は、上記リード信号／ＲＤによって出力動作が制御されており、この信号／ＲＤに応答してＮ番地（読み出し開始アドレス）、Ｎ＋１番地、Ｎ＋２番地、…の読み出しデータＤＯＵＴ  がシリアルに出力される。
【０００５】
ところで、上述した従来のシリアルアクセスメモリは、センスアンプ１２，１２，…がビット線ＢＬ，ＢＬ，…毎に設けられており、センスアンプの数が多いため、消費電力が多く、チップサイズも大きくなるという問題がある。しかも、マスクＲＯＭのメモリセルＭＣは１個のトランジスタで構成されているのに対し、各センスアンプ１２には少なくとも６個のトランジスタが必要であり、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトがメモリセルのピッチで制約されてしまうため、レイアウトが非常に困難になる。
【０００６】
このような問題を解決するために、上記メモリセルアレイ１１を複数のブロックに分割し、これらのブロック毎にセンスアンプを設け、複数のビット線で上記センスアンプを共用することが考えられる。しかしながら、このような構成でシリアルアクセスを実現するためには、カラムアドレスを順次進めるために、各ブロック毎にアダーとカラムデコーダを設ける必要がある。このため、センスアンプの数を低減してもアダーとカラムデコーダによりチップサイズが増大してしまい、十分な効果が得られない。また、ブロック毎にカラムアドレスカウンタを設けても同様な機能が実現できるが、ブロック毎にアダーとカラムデコーダを設ける場合よりも更にチップサイズが増大する。
【０００７】
【発明が解決しようとする課題】
上記のように従来のシリアルアクセス型の半導体記憶装置は、センスアンプの数が多いため、消費電力が大きく且つチップサイズも大きくなるという問題があった。また、メモリセルサイズが小さくなるのに伴ってセンスアンプのレイアウトが困難になるという問題があった。
【０００８】
このような問題を解決するために、メモリセルアレイを複数のブロックに分割してブロック毎にセンスアンプを設け、複数のビット線でセンスアンプを共用することによりセンスアンプの数を低減することが考えられるが、シリアルアクセスを行うためにはブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける必要があり、センスアンプの数を減らしてもチップサイズを十分に低減できないという問題があった。
【０００９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置を提供することにある。
【００１０】
また、この発明の他の目的は、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
この発明の請求項１に記載した半導体記憶装置は、メモリセルアレイに記憶されたデータをシリアルに読み出す半導体記憶装置において、前記メモリセルアレイを複数のブロックに分割し、前記各ブロック中の複数のカラムでセンスアンプを共用し、前記各ブロックに対応して設けた複数のカラムセレクタに供給するカラム選択信号を切り換えることにより、読み出し開始アドレスで指定されたブロックを含む上位側アドレスのブロックにおける読み出し開始アドレスのカラムと、下位側アドレスのブロックにおける読み出し開始アドレスの次のカラムを選択し、前記各ブロック中のメモリセルから並列的に読み出したデータを前記センスアンプにそれぞれ供給して増幅した後、前記各センスアンプに対応して設けたセンスアンプラッチに供給してラッチし、これらセンスアンプラッチにラッチしたデータを前記読み出し開始アドレスで指定されたブロックから順次出力し、この動作を繰り返すことにより連続してシリアルに出力することを特徴としている。
【００１２】
この発明の請求項２に記載した半導体記憶装置は、第１ないし第ｎ（ｎは２以上の整数）のブロックに分割されたメモリセルアレイと、前記メモリセルアレイの各ブロックに対応して設けられた第１ないし第ｎのカラムセレクタと、前記メモリセルアレイの各ブロックに対応して設けられ、前記カラムセレクタで選択されたデータが供給される第１ないし第ｎのセンスアンプと、前記メモリセルアレイの各ブロックに対応して設けられ、前記各センスアンプの出力をそれぞれラッチする第１ないし第ｎのセンスアンプラッチと、前記メモリセルアレイの各ブロックに対応して設けられ、前記各センスアンプラッチの出力がそれぞれ供給される第１ないし第ｎの出力切換回路と、前記出力切換回路の出力が選択的に供給され、リード信号に応答して読み出しデータを出力する出力バッファと、データの読み出しを開始するブロックを指定するための第１のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してタイミング信号を計数する第１のカラムアドレスカウンタと、前記第１のカラムアドレスカウンタの計数値をデコードして前記第１ないし第ｎの出力切換回路を制御する第１のカラムデコーダと、前記第１のカラムデコーダによって前記メモリセルアレイの第ｎのブロックが選択されたときに、前記リード信号に応答して前記第１ないし第ｎのセンスアンプラッチにタイミング信号を供給してラッチ動作を制御するとともに、前記第１のカラムアドレスカウンタに計数用のタイミング信号を供給するラッチコントロール回路と、第２のカラムアドレス信号が初期値としてセットされ、アドレスラッチイネーブル信号に応答してリード信号を計数する第２のカラムアドレスカウンタと、前記第２のカラムアドレスカウンタの計数値をデコードして前記第１ないし第ｎのカラムセレクタにカラム選択信号を供給する第２のカラムデコーダと、前記第２のカラムデコーダから前記第１ないし第ｎのカラムセレクタに供給されるカラム選択信号を切り換える第１ないし第ｎ−１のカラムセレクタ切換回路と、前記第１のカラムアドレス信号をデコードして前記第１ないし第ｎ−１のカラムセレクタ切換回路を選択する第３のカラムデコーダと、ロウアドレス信号をデコードして前記メモリセルアレイ中の第１ないし第ｎのブロックに供給するロウデコーダとを具備し、前記第１のカラムアドレス信号で第ｉ（ｉは２からｎまでの整数）のブロックから読み出しを開始することが指示されたときに、前記各カラムセレクタ切換回路で前記第２のカラムデコーダから出力されるカラム選択信号を切り換えることにより、第ｉないし第ｎのブロックのカラムと、第１ないし第ｉ−１のブロックにおける次のカラムを選択して前記第１ないし第ｎのセンスアンプに供給し、前記各センスアンプの出力を前記第１ないし第ｎのセンスアンプにラッチした後、前記第１ないし第ｎの出力切換回路で前記第ｉから第ｎ、及び第１から第ｉ−１のブロックから読み出したデータを順次出力バッファに供給し、前記リード信号に応答してシリアルに読み出すことを特徴としている。
【００１３】
請求項３に示すように、前記第１ないし第ｎのカラムセレクタはそれぞれ、電流通路の一端がそれぞれビット線に接続され、他端が所定の数ずつ共通接続され、ゲートに第１のカラム選択線を介して前記第２のカラムデコーダから第１のカラム選択信号が供給される第１のＭＯＳトランジスタ群と、電流通路の一端がそれぞれ前記第１のＭＯＳトランジスタ群の電流通路の他端側共通接続点に接続され、他端が対応する前記センスアンプの入力端に接続され、ゲートに第２のカラム選択線を介して前記第２のデコーダから第２のカラム選択信号が供給される第２のＭＯＳトランジスタ群とを備えることを特徴とする。
【００１４】
また、請求項４に示すように、前記第１ないし第ｎ−１のカラムセレクタ切換回路はそれぞれ、前記第１ないし第ｎのカラムセレクタ間の前記第１のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第１のカラム選択信号を前記第３のデコーダから供給された切り換え信号に応じて下位アドレス側のカラムセレクタに転送する第１のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第１のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第１のカラム選択信号を前記第３のカラムデコーダから供給された切り換え信号に応じて前記第１のカラムアドレス信号で次のカラムを選択するように前記第１のカラム選択線の接続を切り換えて下位アドレス側のカラムセレクタに転送する第２のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第２のカラム選択線上に設けられ、前記第２のカラムデコーダから供給された第２のカラム選択信号を前記第３のカラムデコーダから供給された切り換え信号に応じて下位アドレス側のカラムセレクタに転送する第３のトランスファゲート群と、前記第１ないし第ｎのカラムセレクタ間の前記第２のカラム選択線間に設けられ、前記第２のカラムデコーダから供給された第２のカラム選択信号を前記第３のカラムデコーダから供給される切り換え信号に応じて前記第２のカラムアドレス信号で次のカラムを選択するように前記第２のカラム選択線の接続を切り換えて下位アドレス側のカラムセレクタに転送する第４のトランスファゲート群とを備えることを特徴とする。
【００１５】
請求項１のような構成によれば、センスアンプを複数のカラムで共用するのでセンスアンプの数を大幅に削減でき、消費電力も低減できる。しかも、カラムセレクタに供給するカラム選択信号を切り換えることによりシリアルアクセスを行うようにしているので、センスアンプを複数のカラムで共用してもブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける必要がなく、チップサイズの増大を招くことはない。また、センスアンプのレイアウトがメモリセルのピッチに制約されないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１６】
請求項２のような構成によれば、センスアンプはブロックの数と同じくｎ個設ければ良いので、センスアンプの数を大幅に削減でき、チップサイズを小さくして消費電力も削減できる。しかも、第１ないし第ｎ−１のカラムセレクタ切換回路は、第２のカラムデコーダから第１ないし第ｎのカラムセレクタに供給されるカラム選択信号を切り換えるものであり、アダーとカラムデコーダを設けたり、カラムアドレスカウンタを設ける場合よりも回路規模が小さくて済み、これらを設けるよりもチップサイズの増大は遙かに小さい。また、センスアンプのレイアウトがメモリセルのピッチに制約されることはないため、メモリセルサイズを縮小化しても容易にレイアウトできる。
【００１７】
請求項３に記載したように、各カラムセレクタを第１のＭＯＳトランジスタ群と第２のＭＯＳトランジスタ群を用いて２段構成で選択するようにすれば、第２のカラムデコーダの回路規模を小さくできる。
【００１８】
請求項４に記載したように、各カラムセレクタ切換回路を第１ないし第４のトランスファゲート群で構成し、読み出し開始アドレスで選択された第ｉのブロックとこのブロックよりも上位側アドレスに位置する第ｉ＋１ないし第ｎのブロックには第１，第３のトランスファゲート群を介して前記第２のカラムデコーダから出力されるカラム選択信号を供給し、第ｉのブロックよりも下位アドレス側の第１ないし第ｉ−１のブロックには第２，第４のトランスファゲート群を介して前記カラム選択信号を切り換えることにより次のカラムを選択するようにすれば、読み出し開始アドレスでどのブロックが選択されてもシリアルアクセスが可能となる。しかも、ブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける場合よりも回路規模は遙かに小さくて済み、チップサイズの増大を抑制できる。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図である。図１において、２０はメモリセルアレイで、このメモリセルアレイは２０は４つのブロック２０−１〜２０−４に分割されている。上記メモリセルアレイ２０の各ブロック２０−１〜２０−４にはそれぞれ、カラムセレクタ２１−１〜２１−４、センスアンプ２２−１〜２２−４、センスアンプラッチ２３−１〜２３−４、及び出力切換回路２４−１〜２４−４が対応して設けられている。
【００２０】
シリアルアクセスを開始するブロック２０−１〜２０−４を指定するためのカラムアドレス信号Ａ０，Ａ１、タイミング信号φＬ  及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第１のカラムアドレスカウンタ２５に供給され、このカウンタ２５によるカウント値は第１のカラムデコーダ２６に供給されてデコードされる。この第１のカラムデコーダ２６によるデコード出力は、上記出力切換回路２４−１〜２４−４に供給される。上記第１のカラムデコーダ２６の出力信号Ｃ３（シリアルアクセスを開始するブロックが２０−４からであることを指示する信号）及びリード信号／ＲＤはそれぞれラッチコントロール回路２７に供給され、このラッチコントロール回路２７から出力されるラッチ動作制御用のタイミング信号φＬ  ，／φＬ  が上記センスアンプラッチ２３−１〜２３−４に、タイミング信号φＬ  が上記カラムアドレスカウンタ２５にそれぞれ供給される。
【００２１】
カラムアドレス信号Ａ２〜Ａ７、リード信号／ＲＤ及びアドレスラッチイネーブル信号ＡＬＥはそれぞれ、第２のカラムアドレスカウンタ２８に供給され、このカウンタ２８によるカウント値が第２のカラムデコーダ２９に供給されてデコードされる。上記第２のカラムデコーダ２９によるデコード出力は、上記カラムセレクタ２１−１〜２１−４に供給される。
【００２２】
また、上記カラムアドレス信号Ａ０，Ａ１は、Ａ０，Ａ１デコーダ（第３のカラムデコーダ）３４に供給されてデコードされ、このデコード出力がカラムセレクタ切換回路３５−１，３５−２，３５−３に選択信号として供給される。これらカラムセレクタ切換回路３５−１，３５−２，３５−３はそれぞれ、上記カラムデコーダ２９から上記カラムセレクタ２１−１，２１−２，２１−３に供給されるカラム選択信号を切り換えることにより、カラムセレクタ２１−１〜２１−４によるカラム選択動作を切り換える。
【００２３】
更に、ロウアドレス信号Ａ８〜Ａ２１はロウデコーダ３０に供給され、このロウデコーダ３０によるデコード出力が上記メモリセルアレイ２０に供給される。そして、上記出力切換回路２４−１〜２４−４によって選択されたセンスアンプラッチ２３−１〜２３−４のラッチ信号が出力バッファ３１に供給され、リード信号／ＲＤに応答して読み出しデータＤＯＵＴ  としてシリアルに出力されるようになっている。
【００２４】
図２は、上記図１に示したシリアルアクセス型のマスクＲＯＭにおけるカラムの選択に関係する回路を抽出して示す図である。図２において図１と同一構成部には同じ符号を付している。上記第２のカラムデコーダ２９の出力信号は、カラムセレクタ２１−４、カラムセレクタ切換回路３５−３、カラムセレクタ２１−３、カラムセレクタ切換回路３５−２、カラムセレクタ２１−２及びカラムセレクタ切換回路３５−１を順次介してカラムセレクタ２１−１に供給される。カラムセレクタ切換回路３５−３は、Ａ０，Ａ１デコーダ３４から供給される選択信号に応じて第２のカラムデコーダ２９からカラムセレクタ２１−４に供給されたカラム選択信号をそのままカラムセレクタ２１−３に転送するか、次のカラムアドレス（１インクリメントしたカラムアドレス）に切り換えて転送するかを選択する。カラムセレクタ切換回路３５−２は、Ａ０，Ａ１デコーダ３４から供給される選択信号に応じてカラムセレクタ切換回路３５−３からカラムセレクタ２１−３に供給されたカラム選択信号をそのままカラムセレクタ２１−２に転送するか、次のカラムアドレスに切り換えて転送するかを選択する。同様に、カラムセレクタ切換回路３５−１は、Ａ０，Ａ１デコーダ３４から供給される選択信号に応じてカラムセレクタ切換回路３５−２からカラムセレクタ２１−２に供給されたカラム選択信号をそのままカラムセレクタ２１−１に転送するか、次のカラムアドレスに切り換えて転送するかを選択する。そして、読み出し開始アドレスでブロック２０−１中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号が全てのカラムセレクタ２１−４〜２１−１に供給される。読み出し開始アドレスでブロック２０−２中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号がカラムセレクタ２１−４〜２１−２に供給され、カラムセレクタ２１−１には上記第２のカラムデコーダ２９の出力信号がカラムセレクタ切換回路３５−１で次のカラムを選択するように切り換えられて供給される。また、読み出し開始アドレスでブロック２０−３中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号がカラムセレクタ２１−４，２１−３に供給され、カラムセレクタ２１−２，２１−１には上記第２のカラムデコーダ２９の出力信号がカラムセレクタ切換回路３５−２で次のカラムを選択するように切り換えられて供給される。更に、読み出し開始アドレスでブロック２０−４中のメモリセルが指定されたときには、第２のカラムデコーダ２９の出力信号がカラムセレクタ２１−４に供給され、カラムセレクタ２１−３〜２１−１には上記第２のカラムデコーダ２９の出力信号がカラムセレクタ切換回路３５−３で次のカラムを選択するように切り換えられて供給される。
【００２５】
上記出力切換回路２４−１〜２４−４はそれぞれ、ＭＯＳトランジスタ３３，３３，…で構成されており、これらＭＯＳトランジスタ３３，３３，…が第１のカラムデコーダ２６から出力されるデコード信号で順次オン／オフ制御されることにより、センスアンプラッチ２３−１〜２３−４にラッチされているセンスアンプ２２−１〜２２−４の出力（選択されたメモリセルから読み出したデータ）を出力バッファ３１に転送するようになっている。
【００２６】
図３は、上記図１及び図２に示したマスクＲＯＭにおけるメモリセルアレイ２０のブロック２０−１〜２０−４とこのブロックに対応するカラムセレクタ２１−１〜２１−４の構成例を示す回路図である。この構成例では、カラムセレクタが２段構成になっている。
【００２７】
各ブロック２０−１〜２０−４中にはメモリセルＭＣ，ＭＣ，…が行列状に配置されており、メモリセルＭＣ，ＭＣ，…のゲートは行毎に各ワード線ＷＬ，ＷＬ，…に接続され、ロウデコーダ３０から出力されるロウデコード信号で選択的に駆動される。メモリセルＭＣ，ＭＣ，…のドレインは列毎に各ビット線ＢＬ，ＢＬ，…に接続され、ソースは接地点に接続される。これらメモリセルＭＣ，ＭＣ，…には、ＭＯＳトランジスタの有無、ＭＯＳトランジスタがデプレッション型かエンハンスメント型か、及びコンタクトホールの有無等を記憶情報の“０”，“１”に対応させ、製造工程の途中でフォトマスクを用いてデータが書き込まれている。
【００２８】
上記各ビット線ＢＬ，ＢＬ，…の一端はそれぞれ、ＭＯＳトランジスタ３２−１，３２−１，…（第１のＭＯＳトランジスタ群）の電流通路の一端に接続される。これらＭＯＳトランジスタ３２−１，３２−１，…の電流通路の他端は所定の数毎に共通接続され、これら共通接続点にはＭＯＳトランジスタ３２−２，３２−２，…（第２のＭＯＳトランジスタ群）の電流通路の一端が接続される。上記ＭＯＳトランジスタ３２−１，３２−１，…のゲートには、カラム選択線３６−１，３６−１，…が接続される。上記各ＭＯＳトランジスタ３２−２，３２−２，…の電流通路の他端は共通接続され、ブロック毎にセンスアンプ２２−１〜２２−４の入力端に接続される。これらＭＯＳトランジスタ３２−２，３２−２，…のゲートには、カラム選択線３６−２，３６−２，…が接続される。そして、上記ＭＯＳトランジスタ３２−１，３２−１，…、３２−２，３２−２，…のゲートに上記カラム選択線３６−１，３６−１，…、３６−２，３６−２，…を介して第２のカラムデコーダ２９からカラム選択信号が供給される。
【００２９】
上記のようにカラムアドレスを２段構成のＭＯＳトランジスタ（カラム選択トランジスタ）３２−１，３２−１，…、３２−２，３２−２，…で選択することにより、第２のカラムデコーダ２９の回路規模を小さくできる。
【００３０】
図４（ａ）は、上記図１及び図２に示したマスクＲＯＭにおけるカラムセレクタ切換回路３５−３の構成例を示している。カラムセレクタ切換回路３５−３は、トランスファゲート４０−１〜４０−４（第１のトランスファゲート群）、４１−１〜４１−４（第２のトランスファゲート群）、４２−１，４２−２（第３のトランスファゲート群）、４３−１，４３−２（第４のトランスファゲート群）、インバータ４４〜４６及びナンドゲート４７で構成されている。上記トランスファゲート４０−１〜４０−４はそれぞれカラムセレクタ２１−４と２１−３間のカラム選択線３６−１，３６−１，…上に第１のカラム選択信号をそのまま転送するように設けられ、上記トランスファゲート４２−１，４２−２はそれぞれカラムセレクタ２１−４と２１−３間のカラム選択線３６−２，３６−２上に第２のカラム選択信号をそのまま転送するように設けられる。また、上記トランスファゲート４１−１〜４１−４はそれぞれ、１インクリメントしたカラムを選択するように、カラムセレクタ２１−４と２１−３間のカラム選択線３６−１，３６−１，…上に第１のカラムアドレス信号を切り換えて転送するように設けられ、上記トランスファゲート４３−１，４３−２はそれぞれカラムセレクタ２１−４と２１−３間のカラム選択線３６−２，３６−２上に第２のカラムアドレス信号を切り換えて転送するように設けられる。
【００３１】
Ａ０，Ａ１デコーダ３４から供給されたカラムセレクタ切換回路３５−３の選択信号は、上記トランスファゲート４１−１〜４１−４、インバータ４４の入力端及びナンドゲート４７の一方の入力端にそれぞれ供給される。上記インバータ４４による上記選択信号の反転信号は、トランスファゲート４０−１〜４０−４に供給される。上記ナンドゲート４７の他方の入力端には最上位のカラム選択線３６−１が接続され、このナンドゲート４７の出力がインバータ４５を介してトランスファゲート４３−１，４３−２に供給される。また、上記ナンドゲート４７の出力がインバータ４５，４６を介してトランスファゲート４２−１，４２−２に供給されるようになっている。
【００３２】
なお、上記各トランスファゲート４０−１〜４０−４、４１−１〜４１−４、４２−１，４２−２，４３−１，４３−２はそれぞれ、図４（ｂ）に示すように電流通路が並列接続されたＰチャネル型ＭＯＳトランジスタＱ１とＮチャネル型ＭＯＳトランジスタＱ２、及び上記Ｎチャネル型ＭＯＳトランジスタＱ１のゲートに供給される信号を反転して上記Ｐチャネル型ＭＯＳトランジスタＱ２のゲートに供給するインバータ４８とで構成されている。
【００３３】
上記のような構成において、カラムセレクタ切換回路３５−３が非選択状態の場合には、カラムセレクタ切換回路３５−３の選択信号は“Ｌ”レベルであり、トランスファゲート４０−１〜４０−４、４２−１，４２−２がオン状態、トランスファゲート４１−１〜４１−４、４３−１，４３−２がオフ状態となり、カラム選択信号の切換は起きない。一方、選択信号が“Ｈ”レベルとなり、カラムセレクタ切換回路３５−３が選択状態になると、トランスファゲート４３−１，４３−２がオン状態、トランスファゲート４０−１〜４０−４がオフ状態となり、上記ナンドゲート４７の他方の入力端に供給される最上位のカラム選択線３６−１上のカラム選択信号が“Ｈ”レベルとなると、トランスファゲート４１−１〜４１−４がオン状態、トランスファゲート４２−１，４２−２がオフ状態となり、カラムセレクタ２１−３に供給されるカラム選択信号で指定されるカラムアドレスが１インクリメントされる。
【００３４】
この例のように、カラムセレクタ２１−４が２段構成の場合、１段目のＭＯＳトランジスタ３２−１，３２−１，…の最上位ビットが“Ｈ”レベルの場合のみ２段目のカラム選択信号が切り替わるようにすれば、カラムアドレスが桁上げされたことになる。このようにして読み出し開始アドレスで指定されたカラムアドレスＮに対してカラムセレクタ切換回路３５−３から出力されるカラムアドレスはＮ＋１となる。
【００３５】
なお、カラムセレクタ切換回路３５−１，３５−２も上記カラムセレクタ切換回路３５−３と同様に構成され、実質的に同じ動作を行う。
図５は、上記図１に示した回路におけるラッチコントロール回路２７の構成例を示している。このラッチコントロール回路２７は、ナンドゲート５０とインバータ５１，５２，５３を含んで構成されている。上記ナンドゲート５０の一方の入力端には第１のカラムデコーダ２６から出力される信号Ｃ３（シリアルアクセスを開始するブロックが２０−４からであることを指示する信号）が入力され、他方の入力端にはリード信号／ＲＤがインバータ５１を介して入力される。そして、上記ナンドゲート５０の出力がインバータ５２を介してタイミング信号φＬ  が生成され、このタイミング信号φＬ  がインバータ５３で反転されてタイミング信号／φＬ  が生成される。
【００３６】
図６は、上記図１及び図２に示したマスクＲＯＭにおけるセンスアンプ２２−１〜２２−４の構成例を示している。このセンスアンプは、Ｐチャネル型ＭＯＳトランジスタ７１、Ｎチャネル型ＭＯＳトランジスタ７２、及びインバータ７３〜７５を含んで構成されている。上記ＭＯＳトランジスタ７１のソースは電源Ｖｃｃに接続され、ゲートとドレインが共通接続される。上記ＭＯＳトランジスタ７２のドレインは上記ＭＯＳトランジスタ７１のドレインに接続され、ソースはビット線ＢＬに接続される。インバータ７３の入力端は上記ＭＯＳトランジスタ７２のソースに接続され、出力端はこのＭＯＳトランジスタ７２のゲートに接続される。上記インバータ７４の入力端は、上記ＭＯＳトランジスタ７１，７２のドレイン共通接続点に接続され、出力端はインバータ７５の入力端に接続される。そして、上記インバータ７５の出力端から出力される増幅信号がセンスアンプラッチ２３−１〜２３−４に供給されるようになっている。
【００３７】
図７は、上記図１及び図２に示した回路におけるセンスアンプラッチ２３−１〜２３−４の構成例を示している。このセンスアンプラッチは、ＭＯＳトランジスタ（または図４（ｂ）に示したようなトランスファゲート）６１，６２とインバータ６５〜６７を含んで構成されている。センスアンプの出力信号は、ＭＯＳトランジスタ６１の電流通路の一端に供給される。このＭＯＳトランジスタ６１の電流通路の他端には、インバータ６５の入力端及びＭＯＳトランジスタ６２の電流通路の一端が接続され、ゲートにはタイミング信号φＬ  が供給される。上記インバータ６５の出力端には、インバータ６６，６７の入力端が接続される。上記インバータ６６の出力端には、上記ＭＯＳトランジスタ６２の電流通路の他端が接続され、このＭＯＳトランジスタ６２のゲートにはタイミング信号／φＬ  が供給される。
【００３８】
上記構成において、センスアンプの出力信号はタイミング信号φＬ  に同期して当該センスアンプラッチに転送され、タイミング信号／φＬ  に同期してラッチされる。
【００３９】
図８は、上記図１及び図２に示したマスクＲＯＭにおける出力バッファ３１の構成例を示している。この出力バッファは、ＭＯＳトランジスタ７６，７７、ナンドゲート７８及びノアゲート７９を含んで構成されている。ＭＯＳトランジスタ７６，７７の電流通路は、電源ＶｃｃとＶｓｓ間に直列接続される。ナンドゲート７８の一方の入力端には出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号ＲＤが供給され、出力端にはＭＯＳトランジスタ７６のゲートが接続される。ノアゲート７９の一方の入力端には上記出力切換回路２４−１〜２４−４の出力信号が供給され、他方の入力端にはリード信号／ＲＤが供給され、出力端にはＭＯＳトランジスタ７７のゲートが接続される。そして、上記ＭＯＳトランジスタ７６，７７の共通接続点から出力信号ＤＯＵＴ  が出力される。
【００４０】
図９（ａ），（ｂ），（ｃ）はそれぞれ、上記図１及び図２に示したマスクＲＯＭにおけるカラムアドレスカウンタ２５，２８の構成例を示している。（ａ）図はタイミング信号φＬ  をカウントする第１のカラムアドレスカウンタ２５のブロック図であり、（ｂ）図はリード信号／ＲＤをカウントする第２のカラムアドレスカウンタ２８のブロック図である。また、（ｃ）図は上記（ａ）図及び（ｂ）図におけるカウンタの１ビットの詳細な構成例を示している。
【００４１】
（ａ）図に示す如く、第１のカラムアドレスカウンタ２５は、２段のカウンタ回路８０−１，８０−２で構成されており、（ｂ）図に示すように第２のカラムアドレスカウンタ２８は、インバータ８１とカウンタ回路８２−１，８２−２，…，８２−６が縦続接続されて構成されている。
【００４２】
各カウンタ回路は、（ｃ）図に示すように、インバータ９０〜９７、Ｐチャネル型ＭＯＳトランジスタ９８〜１０９及びＮチャネル型ＭＯＳトランジスタ１１０〜１２１を含んで構成されている。インバータ９０の入力端には、インクリメント信号（下位アドレス側のカウンタ回路の出力信号、第１のカラムアドレスカウンタ２６における初段のカウンタ回路８０−１の場合はタイミング信号φＬ  、第２のカラムアドレスカウンタ２８における初段のカウンタ回路８２−１の場合はリード信号／ＲＤをインバータ８１で反転した信号）が供給される。このインバータ９０の出力端には、インバータ９１の入力端、及びＭＯＳトランジスタ９８，１１１，１１２，１０１のゲートが接続される。上記インバータ９１の出力端には、ＭＯＳトランジスタ１１０，９９，１００，１１３のゲートが接続される。上記ＭＯＳトランジスタ１１０と９８、９９と１１１、１００と１１２、１１３と１０１はそれぞれ、電流通路が並列接続されてトランスファゲートを構成しており、これらトランスファゲートはインバータ９２の出力端と入力端間に縦続接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０２，１０３，１１４，１１５の電流通路が直列接続される。また、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０４，１０５，１１６，１１７の電流通路が直列接続される。電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０６，１０７，１１８，１１９の電流通路が直列接続される。更に、電源Ｖｃｃと接地点Ｖｓｓ間には、ＭＯＳトランジスタ１０８，１０９，１２０，１２１の電流通路が直列接続される。アドレスラッチイネーブル信号ＡＬＥは、上記ＭＯＳトランジスタ１０２，１０４，１１９，１２１のゲートにそれぞれ供給されるとともに、インバータ９６の入力端に供給される。このインバータ９６の出力端には、ＭＯＳトランジスタ１１５，１１７，１０６，１０８のゲートが接続される。アドレス信号ＡＩＮ（カラムアドレスカウンタ２５中のカウンタ回路８０−１の場合はカラムアドレス信号Ａ０、カウンタ回路８０−２の場合はアドレス信号Ａ１、カラムアドレスカウンタ２８中のカウンタ回路８２−１〜８２−６の場合はカラムアドレス信号Ａ２〜Ａ７）は、インバータ９７の入力端に供給され、このインバータ９７の出力端にはＭＯＳトランジスタ１０７，１１８，１０９，１２０のゲートがそれぞれ接続される。上記ＭＯＳトランジスタ１１０，９８と上記ＭＯＳトランジスタ９９，１１１との接続点にはインバータ９４の入力端が接続され、このインバータ９４の出力端にはＭＯＳトランジスタ１０３，１１４のゲートが接続される。また、上記ＭＯＳトランジスタ９９，１１１と上記ＭＯＳトランジスタ１００，１１２との接続点には、ＭＯＳトランジスタ１０３，１１４の接続点及びＭＯＳトランジスタ１０７，１１８の接続点がそれぞれ接続される。更に、上記ＭＯＳトランジスタ１００，１１２と上記ＭＯＳトランジスタ１１３，１０１との接続点には、インバータ９５の入力端が接続され、このインバータ９５の入力端にはＭＯＳトランジスタ１０５，１１６のゲートが接続される。更にまた、上記インバータ９２の入力端には、ＭＯＳトランジスタ１��５，１１６の接続点及びＭＯＳトランジスタ１０９，１２０の接続点がそれぞれ接続される。そして、上記インバータ９２の出力端にはインバータ９３の入力端が接続され、このインバータ９３の出力端から次段のカウンタ回路のインクリメント信号（最終段の場合にはカウント値）を出力する。
【００４３】
次に、上記のような構成において、図１０のタイミングチャートを参照しつつ動作を説明する。このタイミングチャートは、読み出し開始アドレスでブロックアドレス“３”、すなわちブロック２０−４中のメモリセルＭＣが選択された時の動作を示している。
【００４４】
アドレスラッチイネーブル信号ＡＬＥが“Ｈ”レベルから“Ｌ”レベルになると、カラムアドレス信号Ａ０，Ａ１がカラムアドレスカウンタ２５に、カラムアドレス信号Ａ２〜Ａ７がカラムアドレスカウンタ２８に、ロウアドレス信号Ａ８〜Ａ２１がロウデコーダ３０にそれぞれ供給されてラッチされる。上記ロウデコーダ３０によって、ロウアドレス信号Ａ８〜Ａ２１がデコードされて選択されたワード線ＷＬが駆動され、このワード線ＷＬに接続されている１行のメモリセルＭＣ，ＭＣ，…が選択される。上記カラムアドレスカウンタ２８に初期値としてセットされたカラムアドレス信号Ａ２〜Ａ７は、カラムデコーダ２９に供給されてデコードされ、このデコード出力によってカラムセレクタ２１−１〜２１−４を構成するトランジスタ３２−１，３２−１，…及び３２−２，３２−２，…が選択的に駆動される。これによって、各ブロック２０−１〜２０−４中の対応するビット線ＢＬが選択される。この際、カラムアドレス信号Ａ０，Ａ１によって読み出し開始アドレスでブロック２０−４中のメモリセルＭＣが選択されているので、カラムセレクタ切換回路３５−３が選択状態となり、メモリセルアレイ２０−３のカラムアドレスがブロック２０−４より１つ進みＮ＋１となる。また、カラムセレクタ切換回路３５−２，３５−１は非選択状態であり、メモリセルブロック２０−２，２０−１のカラムアドレスもＮ＋１となる。
【００４５】
このようにして、各カラムセレクタ２１−１〜２１−４によって選択されたビット線ＢＬ，ＢＬ，…と上記ロウデコーダ３０によって選択されたワード線ＷＬとに接続されたブロック２０−４中のＮ番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−４に、ブロック２０−１〜２０−３中のＮ＋１番地のメモリセルＭＣから読み出されたデータがセンスアンプ２２−１〜２２−３にそれぞれ供給される。これらのデータはセンスアンプ２２−１〜２２−４で増幅された後、ラッチコントロール回路２７から出力されるタイミング信号φＬ  ，／φＬ  に応答してセンスアンプラッチ２３−１〜２３−４に転送されてラッチされる。
【００４６】
そして、カラムアドレス信号Ａ０，Ａ１が初期値としてセットされたカラムアドレスカウンタ２５のカウント値がカラムデコーダ２６でデコードされ、指定されたブロックアドレス“３”、“０”、“１”、“２”の順、すなわち出力切換回路２４−４，２４−１，２４−２，２４−３によって選択されたセンスアンプラッチ２３−４，２３−１，２３−２，２３−３の出力が出力バッファ３１に供給され、この出力バッファ３１からリード信号／ＲＤに応答して読み出しデータＤＯＵＴ  （Ｎ・３、Ｎ＋１・０、Ｎ＋１・１、Ｎ＋１・２、Ｎ＋１・３、Ｎ＋２・０）が出力される。
【００４７】
上記出力バッファ３１にデータを転送している間に、カラムアドレスを全て１つ進め、次の４個のデータの読み出しを行う。すなわち、上記リード信号／ＲＤのレベルの変化に応答してカラムアドレスカウンタ２８のカウント値がカウントアップされ、このカウント値を第２のカラムデコーダ２９によってデコードすることにより、カラムセレクタ２１−１〜２１−４を構成するトランジスタ３２−１，３２−１，…及び３２−２，３２−２，…が１インクリメントされたカラムを選択するように駆動される。これによって、ブロック２０−４のカラムはＮ＋１番地、ブロック２０−１〜２０−３のカラムはＮ＋２番地となる。これによって各ブロック２０−１〜２０−４の対応する次のカラムのビット線ＢＬが選択される。
【００４８】
上記ブロック２０−４のＮ＋１番地のメモリセルＭＣから読み出されたデータはセンスアンプ２２−４に、ブロック２０−１〜２０−３のＮ＋２番地のメモリセルＭＣから読み出されたデータはセンスアンプ２２−１〜２２−３にそれぞれ供給される。これらのデータは、センスアンプ２２−１〜２２−４に供給されて増幅される。
【００４９】
上記出力バッファ３１から４サイクル出力したところで、再びタイミング信号φＬ  が“Ｌ”レベルから“Ｈ”レベルとなると、次のカラムのデータを読み出す。以下、同様なアクセス動作を順次繰り返すことにより、メモリセルアレイ２０中に記憶されたデータがシリアルに出力される。
【００５０】
読み出し開始ブロックアドレスが“２”あるいは“１”の場合も基本的には上述した例と同様である。すなわち、読み出し開始ブロックアドレスが“２”の時にはカラムセレクタ切換回路３５−２を選択状態、カラムセレクタ切換回路３５−３，３５−１を非選択状態とすることにより、カラムセレクタ２１−４，２１−３にカラムデコーダ２９からカラムアドレスを供給し、カラムセレクタ２１−２，２１−１に１インクリメントしたカラムアドレスを供給する。また、読み出し開始ブロックアドレスが“１”の時には、カラムセレクタ切換回路３５−１を選択状態、カラムセレクタ切換回路３５−３，３５−２を非選択状態とすることにより、カラムセレクタ２１−４，２１−３，２１−２にカラムデコーダ２９からカラムアドレスを供給し、カラムセレクタ２１−１に１インクリメントしたカラムアドレスを供給すれば良い。
【００５１】
一方、読み出し開始のブロックアドレスが“０”の場合は、全てのブロックのカラムアドレスはＮ番地で良いため、カラムセレクタ切換回路３５−１，３５−２，３５−３を全て非選択状態にし、カラムデコーダ２９の出力信号を、カラムセレクタ２１−４、カラムセレクタ切換回路３５−３、カラムセレクタ２１−３、カラムセレクタ切換回路３５−２、カラムセレクタ２１−２、カラムセレクタ切換回路３５−１をそれぞれ介してカラムセレクタ２１−１に供給する。
【００５２】
上記のような構成によれば、センスアンプ２２−１〜２２−４は、メモリセルアレイ２０のブロック２０−１〜２０−４毎に設ければ良く、ビット線毎に設ける必要はないので、センスアンプの数を大幅に低減できる。しかも、ブロック毎にアダーとカラムデコーダを設けたり、ブロック毎にカラムアドレスカウンタを設ける必要もなく、回路規模の小さいカラムセレクタ切換回路３５−１〜３５−３とＡ０，Ａ１デコーダ３４を設ければよいので、チップサイズの縮小と消費電力の削減が図れる。また、センスアンプ２２−１〜２２−４のレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できる。
なお、上記実施の形態ではマスクＲＯＭを例にとって説明したが、この考え方はＥＰＲＯＭやＲＡＭでも全く同様に使用できることは勿論である。
【００５３】
【発明の効果】
以上説明したように、この発明によれば、チップサイズの縮小と消費電力の削減が図れるシリアルアクセス型の半導体記憶装置が得られる。
また、センスアンプのレイアウトがメモリセルのピッチによって制約を受けることがなく、メモリセルサイズを縮小してもセンスアンプのレイアウトを容易化できるシリアルアクセス型の半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭの概略構成を示すブロック図。
【図２】図１に示したシリアルアクセス型のマスクＲＯＭにおけるカラムの選択に関係する回路を抽出して示す回路図。
【図３】図１及び図２に示したマスクＲＯＭにおけるメモリセルのブロックとこのブロックに対応するカラムセレクタの構成例を示す回路図。
【図４】図１及び図２に示したマスクＲＯＭにおけるカラムセレクタ切換回路の構成例を示す図。
【図５】図１に示した回路におけるラッチコントロール回路の構成例を示す図。
【図６】図１及び図２に示したマスクＲＯＭにおけるセンスアンプの構成例を示す回路図。
【図７】図１及び図２に示したマスクＲＯＭにおけるセンスアンプラッチの構成例を示す回路図。
【図８】図１及び図２に示したマスクＲＯＭにおける出力バッファの構成例を示す回路図。
【図９】図１及び図２に示したマスクＲＯＭにおけるカラムアドレスカウンタの構成例を示す回路図。
【図１０】図１ないし図９に示したシリアルアクセスメモリの動作について説明するためのもので、ブロックアドレス“３”からデータの読み出しを開始する場合のタイミングチャート。
【図１１】従来の半導体記憶装置について説明するためのもので、シリアルアクセス型のマスクＲＯＭにおけるメモリセルのアクセスに関係する回路を抽出して示す回路図。
【図１２】図１１に示したマスクＲＯＭの読み出し動作を概略的に示すタイミングチャート。
【符号の説明】
２０…メモリセルアレイ、２０−１〜２０−４…ブロック、２１−１〜２１−４…カラムセレクタ、２２−１〜２２−４…センスアンプ、２３−１〜２３−４…センスアンプラッチ、２４−１〜２４−４…出力切換回路、２５…カラムアドレスカウンタ、２６…第１のカラムデコーダ、２７…ラッチコントロール回路、２８…カラムアドレスカウンタ、２９…第２のカラムデコーダ、３０…ロウデコーダ、３１…出力バッファ、３４…Ａ０，Ａ１デコーダ（第３のデコーダ）、３５−１〜３５−３…カラムセレクタ切換回路、Ａ０，Ａ１，Ａ２〜Ａ７…カラムアドレス信号、Ａ８〜Ａ２１…ロウアドレス信号、φＬ  ，／φＬ  …タイミング信号、ＡＬＥ…アドレスラッチイネーブル信号、／ＲＤ…リード信号、ＤＯＵＴ  …読み出しデータ。
【図１】
0003557085.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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