(57)【特許請求の範囲】
【請求項１】
第１電圧を受けるための第１端子と、
第２電圧を受けるための第２端子と、
前記第１端子と第２端子との間に直列に接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、
前記第１端子と第２端子との間に直列に接続された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータと、
前記第１電圧よりも高い第３電圧を受けるための第３端子と、
前記第２インバータの出力端子と前記第１インバータの入力端子との間に設けられたソース・ドレイン経路を有する第１トランジスタと、
前記第１インバータの入力端子と前記第３端子との間に設けられたソース・ドレイン経路を有する第２トランジスタとを有する半導体回路であって、
通常モードでは、前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートに供給される、前記第１インバータへの入力信号が、前記第１電圧レベルと、前記第２電圧レベルとを有し、
待機モードでは、前記第１インバータへの前記入力信号が、前記第３電圧レベルをとることを特徴とする半導体回路。
【請求項２】
請求項１に記載の半導体回路において、
前記通常モードでは、前記第１トランジスタがアクティブであると共に、前記第２トランジスタが非アクティブであり、
前記待機モードでは、前記第１トランジスタが非アクティブであると共に、前記第２トランジスタがアクティブであることを特徴とする半導体回路。
【請求項３】
請求項１又は請求項２に記載の半導体回路は、更に昇圧回路とを具備し、
前記第１トランジスタはＮＭＯＳトランジスタであり、
前記第２トランジスタはＰＭＯＳトランジスタであり、
前記第１、第２トランジスタのゲートは同じ制御信号で制御され、
前記制御信号は前記第２電圧レベルと前記第３電圧レベルの電圧をとり、
前記第３端子に前記昇圧回路の出力電圧が印加されることを特徴とする半導体回路。
【請求項４】
請求項１〜３のいずれかに記載の半導体回路は、メモリアレイと、前記メモリアレイに結合された周辺回路とを具備し、
前記第１、第２インバータと、前記第１、第２トランジスタとは前記周辺回路内に適用されることを特徴とする半導体回路。
【請求項５】
請求項１〜４のいずれかに記載の半導体回路は外部電源電圧が入力される降圧回路をさらに具備し、
前記第１電圧は、前記降圧回路により生成されることを特徴とする半導体回路。
【請求項６】
請求項１〜４のいずれかに記載の半導体回路において、
前記第１電圧は、外部電源電圧であることを特徴とする半導体回路。
【請求項７】
第１電圧を受けるための第１端子と、
第２電圧を受けるための第２端子と、
前記第１端子と第２端子との間に直列に接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有する第１インバータと、
前記第１端子と第２端子との間に直列に接続された第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２インバータと、
前記第２電圧よりも低い第３電圧を受けるための第３端子と、
前記第２インバータの出力端子と前記第１インバータの入力端子との間に設けられたソース・ドレイン経路を有する第１トランジスタと、
前記第１インバータの入力端子と前記第３端子との間に設けられたソース・ドレイン経路を有する第２トランジスタとを有する半導体回路であって、
通常モードでは、前記第１ＰＭＯＳ及び第１ＮＭＯＳトランジスタのゲートに供給される、前記第１インバータへの入力信号が、前記第１電圧レベルと、前記第２電圧レベルとを有し、
待機モードでは、前記第１インバータへの前記入力信号が、前記第３電圧レベルをとることを特徴とする半導体回路。
【請求項８】
請求項７に記載の半導体回路において、
前記通常モードでは、前記第１トランジスタがアクティブであると共に、前記第２トランジスタが非アクティブであり、
前記待機モードでは、前記第１トランジスタが非アクティブであると共に、前記第２トランジスタがアクティブであることを特徴とする半導体回路。
【請求項９】
請求項７又は８に記載の半導体回路は、メモリアレイと、前記メモリアレイに結合された周辺回路と、降圧回路とを具備し、
前記第１、第２インバータと、前記第１、第２トランジスタとは前記周辺回路内に適用され、
前記第１トランジスタはＰＭＯＳトランジスタであり、
前記第２トランジスタはＮＭＯＳトランジスタであり、
前記第１、第２トランジスタのゲートは同じ制御信号で制御され、
前記制御信号は前記第１電圧レベルと前記第３電圧レベルとの電圧をとり、
前記第３端子には、前記メモリアレイ内のＭＯＳトランジスタが形成される基板に印加される電圧と同じ電圧が印加されることを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的に半導体設計技術に関し、特に、半導体回路におけるリーク電流を減少させるためのシステムおよび方法に関するものである。
【０００２】
【従来の技術】
数多くの技術進歩の結果、集積回路、すなわち、”チップ”は、単一のモノリシックデバイス上に何百万ものトランジスタを組み込んだものとなっている。これは、動作速度の向上やサイズの縮小など、多くの点で有利であるが、単一チップ上のトランジスタの数が増加するにつれ、各トランジスタを流れる電流がより大きな問題となっている。この問題は、単一チップ上のトランジスタのすべてが同時にアクティブになることはないという事実により、また、論理的には、トランジスタはアクティブのときだけ電流を流すという事実により、幾分緩和されている。しかし、実際には、トランジスタが非アクティブのときに、リーク電流が流れている。１個のトランジスタのリーク電流の大きさは普通数ピコアンペア程度であるが、単一チップ上に多数のトランジスタが存在するため、１個のトランジスタ当たり数ピコアンペアであっても、全体的には極めて大きな値となる。
【０００３】
【発明が解決しようとする課題】
例えば、図１（ａ）および図１（ｂ）は従来のＰ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ１０ａおよびその電圧−電流グラフ１０ｂを示すものである。トランジスタ１０ａは、ゲートＧ、ソースＳ、ドレインＤ、およびウェルＷ（基板とも言う）を有している。通常、ウェルＷはソースＳに加えられるのと同じ電圧にバイアスされている。トランジスタ１０ａに電圧ＶＧＳが印加されると、ソース−ドレイン接合（図示されていない）間において、ウェルＷに少数キャリヤによるＰ−チャネル（図示されていない）が形成されることにより、トランジスタ１０ａがアクティブとされる。
【０００４】
動作の際には、電圧ＶＧＳが負であれば、トランジスタ１０ａはアクティブであり、グラフ１０ｂに示されているように、ドレイン電流ＩＤ  が流れる。電圧ＶＧＳが０Ｖの場合、トランジスタ１０ａは非アクティブであり、ドレイン電流ＩＤ  は０アンペアに近づく。しかし、ドレイン電流ＩＤ  は完全には０アンペアにはならない。なぜなら、トランジスタ１０ａは依然として非常に小さなリーク電流ＩＬＫを流しており、少数キャリヤがＰ−チャネルに依然として存在しているために、リーク電流はドレイン−ソース接合を横切って流れるからである。
【０００５】
そこで、本発明の目的は、トランジスタに流れるリーク電流を極めて低減させるモードでトランジスタの動作を可能にする回路および方法である。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００８】
すなわち、本発明はトランジスタが非アクティブのときにトランジスタに流れるリーク電流を減少させる回路および方法を提供するものである。第１の実施形態では、回路により、トランジスタのゲートをソース電圧以上の電圧レベルへと、選択的に駆動する。その結果、ゲート−ソース電圧は逆転され、トランジスタを流れるリーク電流はかなり減少する。第２の実施形態では、トランジスタのウェルを、回路により通常のバイアス電圧以上の電圧レベルまで選択的にバイアスする。その結果、トランジスタの電圧−電流特性が変更され、それによりリーク電流が実質的に無くなる。
【０００９】
本発明により達成される技術的に有利な点は、本発明が、通常モードにおいて通常の電圧−電流特性でトランジスタの動作を可能とし、または、待機モードにおいてリーク電流が極めて低減される状態でトランジスタの動作を可能とすることである。
【００１０】
【発明の実施の形態】
上述のように、図１（ａ）および図１（ｂ）は、従来のトランジスタおよびその電圧−電流特性をそれぞれ示している。以下の説明ではトランジスタ１０ａのような従来のトランジスタが用いられるので、好適な実施形態の説明においては、トランジスタ１０ａの個々の構成要素および特性が用いられ、参照される。
【００１１】
図２に示すように、本発明の特徴を実現した集積回路の第１の実施形態の全体が参照番号１２によって示されている。回路１２は、第１の正電源（ＶＰＥＲＩ）、第２の正電源（ＶＰＰ）および接地電位（ＶＳＳ）を利用しており、ＶＳＳ＜ＶＰＥＲＩ＜ＶＰＰである。例示のために、ＶＳＳ，ＶＰＥＲＩ，ＶＰＰはそれぞれ０Ｖ，２．５Ｖ，３．６Ｖであるとする。
【００１２】
回路１２は、入力信号ＩＮ、待機信号ＳＴＢ、出力信号ＯＵＴ、２個のインバータ１４，１６、Ｎ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタからなる１個のパストランジスタ１８およびＰ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタからなる１個の待機トランジスタ２０を有している。
【００１３】
インバータ１４は、ＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２４を有しており、インバータ１６は、ＰＭＯＳトランジスタ２６およびＮＭＯＳトランジスタ２８を有している。
【００１４】
更に、ＮＭＯＳトランジスタ１８，２４，２８は、すべて、ウェルがＶＳＳでバイアスされており、１個のＰＭＯＳトランジスタ２０はウェルがＶＰＰでバイアスされており、２個のＰＭＯＳトランジスタ２２，２６はウェルがＶＰＥＲＩでバイアスされている。
【００１５】
動作の場合、待機信号ＳＴＢが”  ハイ（ｈｉｇｈ）”  （ＶＰＰ）であると、回路１２は通常モードであり、従来のドライバとして動作する。入力信号ＩＮで受け取った信号はインバータ１４により反転され、パストランジスタ１８を通過し、インバータ１６によって再度反転され、出力信号ＯＵＴに駆動される。
【００１６】
しかし、待機信号ＳＴＢが”  ロウ（ｌｏｗ  ）”  （ＶＳＳ）のときには、回路１２は待機モードに入る。待機信号が”ｌｏｗ”  であるので、第１のスイッチトランジスタであるパストランジスタ１８は非アクティブとなり、第２のスイッチトランジスタである待機トランジスタ２０がアクティブになる。このとき、インバータ１６の入力Ｎ１はＶＰＰ電圧レベル（３．６Ｖ）に引き上げられる。その結果、トランジスタ２６のゲート電圧がソースの電圧より大きくなるので、トランジスタ２６の電圧ＶＧＳは正となり、このトランジスタ２６のソース−ドレイン接合のチャネルにおける少数キャリヤの数が減少され、図１（ｂ）に示されているように、このトランジスタ２６を流れるリーク電流（ＩＬＫ）が減少される。
【００１７】
図３に示すように、本発明の特徴を実現した集積回路の第２の実施形態の全体が参照番号３０により示されている。回路３０は、図２の回路１２と同じ３種の電源ＶＳＳ，ＶＰＥＲＩ，ＶＰＰが用いられており、同じ信号ＩＮ，ＯＵＴおよびＳＴＢを有している。
【００１８】
この回路３０は、更に、２個のインバータ３２，３４およびウェルがバイアスされた２個のトランジスタ３６，３８を有している。インバータ３２はＰＭＯＳトランジスタ４０およびＮＭＯＳトランジスタ４２を有しており、インバータ３４はＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４６を有している。
【００１９】
更に、ＮＭＯＳトランジスタ３８，４２，４６は、すべて、ウェルがＶＳＳでバイアスされ、ＰＭＯＳトランジスタ３６はウェルがＶＰＰでバイアスされ、ＰＭＯＳトランジスタ４０はウェルがＶＰＥＲＩでバイアスされている。
【００２０】
ＰＭＯＳトランジスタ４４のウェルは、ウェルがバイアスされた２個のトランジスタ３６，３８のドレインに接続されており、それら２個のトランジスタ３６，３８はソースがそれぞれＶＰＰおよびＶＰＥＲＩに接続されている。
【００２１】
動作の際には、待機信号ＳＴＢが”  ハイ（ｈｉｇｈ）”  （ＶＰＰ）のとき、回路３０は通常モードであり、従来のドライバとして動作する。入力信号ＩＮで受取る信号はインバータ３２により反転され、インバータ３４により再度反転されて、出力信号ＯＵＴに駆動される。待機信号ＳＴＢが”  ハイ（ｈｉｇｈ）”  なので、ウェルがバイアスされたトランジスタ３６は非アクティブであり、ウェルがバイアスされたトランジスタ３８がアクティブとなっている。その結果、ＰＭＯＳトランジスタ４４のウェルはＶＰＥＲＩ（２．５Ｖ）にバイアスされ、通常の従来の仕方で機能する。
【００２２】
しかし、待機信号ＳＴＢが”  ロウ（ｌｏｗ  ）”  （ＶＳＳ）のときには、回路３０は待機モードに入る。待機モードにおいては、ウェルがバイアスされたトランジスタ３８は非アクティブであり、ウェルがバイアスされたトランジスタ３６がアクティブである。その結果、ＰＭＯＳトランジスタ４４のウェルはＶＰＰ（３．６Ｖ）にバイアスされ、以下に説明するように、異なる仕方で機能する。
【００２３】
図４に示すように、グラフ５０には、図１の従来のトランジスタ１０ａと同様にウェルがＶＰＥＲＩでバイアスされたトランジスタ４４の電圧−電流特性を示す破線５２と、ウェルがＶＰＰでバイアスされた図３のトランジスタ４４の電圧−電流特性を示す実線５４が示されている。
【００２４】
トランジスタ４４のウェルにＶＰＰ（３．６Ｖ）のバイアス電圧を印加することにより、ウェルはトランジスタのソース電圧、すなわち、ＶＰＥＲＩ以上にバイアスされる。その結果、トランジスタ４４の電圧−電流特性は破線５２で示される従来特性の位置から移動することになり、それにより、電圧ＶＧＳが０Ｖのときに対応するリーク電流ＩＬＫが極めて低減されることになる。
【００２５】
図５には本発明が適用されるＤＲＡＭのブロック図が示されている。同図に示されるＤＲＡＭは、公知半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板に形成される。
【００２６】
このＤＲＡＭは３．３Ｖのような外部電源電圧ＶＤＤ、０Ｖのような接地電位ＶＳＳを外部電源端子より受ける。メモリアレイ（ＭＡＲＹ）１は複数のワード線と複数のデータ線対と複数のダイナミックメモリセルを含む。本実施の形態のＤＲＡＭは記憶容量増大のために、メモリアレイ１におけるＭＯＳトランジスタは小型化されている。これらのＭＯＳトランジスタはゲート長の縮小化に伴ってゲート酸化膜が薄膜化されている。このため、メモリアレイ１における動作電圧は低電圧化され、例えば２．０Ｖのような降圧電圧ＶＡＲＹ  が用いられる。メモリアレイ１におけるＭＯＳトランジスタが形成される基板（ウェル領域とも言う）には−１Ｖの基板バイアス電圧ＶＢＢが供給される。
【００２７】
デコーダおよびワードドライバ回路（ＤＥＣ／ＷＤＲＩＶ）２は外部アドレス信号Ａ０−Ａｉを受けて所定のワード線を選択する。このような周辺回路には、例えば２．５Ｖのような降圧電圧ＶＰＥＲＩが用いられることにより低消費電力化が図られている。また、ワード線駆動レベルには例えば３．６Ｖの昇圧電圧が用いられる。上記図２および図３に示す本発明の回路は上記デコーダおよびワードドライバ回路２におけるデコーダ部に用いることができる。
【００２８】
降圧回路４，６，７はそれぞれ上記降圧電圧ＶＰＥＲＩ，ＶＢＢ，ＶＡＲＹ  を形成する。降圧回路４は省略することが可能であり、その場合、降圧電圧ＶＰＥＲＩの代わりに外部電源電圧ＶＤＤが用いられる。昇圧回路５は上記昇圧電圧ＶＰＰを形成する。タイミングジェネレータ（ＴＧ）８は外部コントロール信号ＣＯＮＴ１−ＣＯＮＴｎを受けて内部制御信号を形成する。前記待機信号ＳＴＢは上記タイミングジェネレータ（ＴＧ）８から出力され、上記周辺回路に供給される。データ入出力回路（ＤＩＯ）３はメインアンプ、書き込みアンプおよびデコーダ入出力バッファ等を含み、外部入出力端子ＤＱ０−ＤＱｉに結合される。
【００２９】
図６に示す回路は本発明の他の実施の形態を示している。トランジスタ６１，６２，６５，６６は図２に示す回路のトランジスタ２６，２８，２２，２４に対応している。図６の実施の形態では、ＮＭＯＳトランジスタ６２がオフ状態である時のＮＭＯＳトランジスタ６２に流れるリーク電流を低減するために、第１および第２のスイッチトランジスタであるＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６３が設けられている。
【００３０】
前記図２の回路では、待機時に出力信号がロウレベル（ＶＳＳ）に固定されるのに対し、図６の回路では、待機時に出力信号がハイレベル（ＶＰＥＲＩ）に固定される。図６において待機信号ＳＴＢ’がロウレベル（ＶＢＢ）であればＰＭＯＳトランジスタ６４はオンレベル、ＮＭＯＳトランジスタ６３はオフレベルとなり、入力信号ＩＮに応じた出力信号ＯＵＴが得られる。また、待機信号ＳＴＢ’がハイレベル（ＶＰＥＲＩ）であれば待機状態となり、ＰＭＯＳトランジスタ６４はオフレベル、ＮＭＯＳトランジスタ６３はオンレベルとなる。この待機状態ではＮＭＯＳトランジスタ６２のゲート電圧（ＶＢＢ）はソース電圧（ＶＳＳ）より低くなる。その結果、ＮＭＯＳトランジスタ６２は十分深くオフ状態とされ、そのリーク電流が低減される。
【００３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。ある例の場合、本発明の特徴のあるものを用いずに、本発明の他の特徴を用いることができる。
【００３２】
たとえば、リーク電流を減少させるための発明概念をドライバに適用して説明したのは説明の簡略化のためだけであり、レジスタやバッファについてもその概念を実現することができる。更に、ＮＭＯＳトランジスタもリーク電流が流れるので、ＮＭＯＳトランジスタにも本発明を適用することができる。最後に、本発明の範囲を変更せずに、構成要素を追加したり、別のものに替えたりすることができる。したがって、添付の特許請求の範囲を、本発明の範囲と整合する仕方で広く解釈することは適切である。
【００３３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３４】
すなわち、本発明によれば、通常モードにおいて通常の電圧−電流特性でトランジスタを動作させることが可能となり、または、待機モードにおいてリーク電流が極めて低減される状態でトランジスタを動作させることが可能となる。
【図面の簡単な説明】
【図１】（ａ）は従来のトランジスタの回路図であり、（ｂ）は図１（ａ）のトランジスタの電圧−電流特性のグラフである。
【図２】本発明の第１の実施形態における回路の回路図である。
【図３】本発明の第２の実施形態における回路の回路図である。
【図４】図３の回路におけるトランジスタの電圧−電流特性のグラフである。
【図５】本発明が適用されたＤＲＡＭの回路ブロック図である。
【図６】本発明の他の実施形態の回路図である。
【符号の説明】
１  メモリアレイ
２  デコーダおよびワードドライバ回路
３  データ入出力回路
４，６，７  降圧回路
５  昇圧回路
８  タイミングジェネレータ
１２，３０  集積回路
１４，１６，３２，３４  インバータ
１８  パストランジスタ
２０  待機トランジスタ
１０ａ，２２，２６，３６，４０，４４，６１，６４，６５  ＰＭＯＳトランジスタ
２４，２８，３８，４２，４６，６２，６３，６６  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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