(57)【特許請求の範囲】
【請求項１】
データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのＹゲートトラジスタ群、上記Ｙゲートトラジスタを介して各ビット線に共通に接続されたＩ／Ｏ線、および上記Ｙゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、
このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、
上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、
メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、
上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記Ｉ／Ｏ線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、
を備え、
上記電流洩れ防止手段が、上記Ｉ／Ｏ線を所定の期間、ＨレベルにすることによりＩ／Ｏ線に接続された上記Ｙゲートトランジスタを強制的にオフさせるレベル設定用素子、および上記共通コントロールゲート線を所定の期間、Ｈレベルにすることにより共通コントロールゲート線に接続された上記Ｙゲートトランジスタを強制的にオフさせるレベル設定用素子の少なくとも一方からなる不揮発性半導体記憶装置。
【請求項２】
データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのＹゲートトラジスタ群、上記Ｙゲートトラジスタを介して各ビット線に共通に接続されたＩ／Ｏ線、および上記Ｙゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、
このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、
上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、
メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、
上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記Ｉ／Ｏ線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、
を備え、
上記電流洩れ防止手段が、上記各ビット線に設けられ、所定の期間、該ビット線とＩ／Ｏ線との間を電気的に遮断するスイッチ素子、および上記各コントロールゲート線に設けられ、所定の期間、該コントロールゲート線と共通コントロールゲート線との間を電気的に遮断するスイッチ素子の少なくとも一方からなる不揮発性半導体記憶装置。
【請求項３】
データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのＹゲートトラジスタ群、上記Ｙゲートトラジスタを介して各ビット線に共通に接続されたＩ／Ｏ線、および上記Ｙゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、
このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、
上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、
メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、
上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記Ｉ／Ｏ線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、
を備え、
上記電流洩れ防止手段が、データのプログラム時に高電圧が印加される上記ビット線からの上記Ｉ／Ｏ線への電流洩れ、およびデータの消去時に高電圧が印加される上記コントロールゲート線からの上記共通コントロールゲート線への電流洩れを、これらの洩れ電流をそれぞれ遮断することにより防止する不揮発性半導体記憶装置。
【請求項４】
上記電流洩れ防止手段が、反転プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時に上記Ｉ／Ｏ線を電源に接続してＨレベルにすることによりＩ／Ｏ線に接続された上記Ｙゲートトランジスタを強制的にオフさせるＩ／Ｏ線レベル設定用トランジスタと、消去サイクル信号により、上記データの消去時に上記共通コントロールゲート線をＨレベルにすることにより共通コントロールゲート線に接続された上記Ｙゲートトランジスタを強制的にオフさせる共通コントロールゲート線レベル設定用バッファと、からなる請求項３の不揮発性半導体記憶装置。
【請求項５】
上記電流洩れ防止手段が、プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時にオフされる上記各ビット線に設けられたビット線洩れ電流阻止用トランジスタと、消去サイクル信号がゲートに接続され、上記データの消去時にオフされる上記各コントロールゲート線に設けられたコントロールゲート線洩れ電流阻止用トランジスタと、からなる請求項３の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、記憶データの電気的な消去および書き込みが可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、特に消去および書き込み時にビット線、コントロールゲート線等に印加する高電圧Ｖｐｐを発生する回路の効率の向上に関するものである。
【０００２】
【従来の技術】
まず、図８ないし図９に従ってＥＥＰＲＯＭ内蔵マイコンを説明し、特にＥＥＰＲＯＭおよびその周辺回路の構成、動作について説明する。
図８は、ＥＥＰＲＯＭ内蔵マイコンの機能ブロック図であり、図において、１００はＥＥＰＲＯＭ内蔵マイコン、１はデータ処理に必要な演算・制御を行う、即ちデータ処理を行うための各プログラムの実行および制御を行う中央処理装置であるＣＰＵ、３はデータ処理に必要なプログラム等を格納したＲＯＭ、４はデータ処理に必要なデータを一時的に格納するＲＡＭである。
【０００３】
５は処理結果等記憶保持の必要なデータを格納するデータメモリとしてのＥＥＰＲＯＭ、６は外部装置とのデータの入出力を行う入出力部である入出力回路、２は上記各構成要素を接続するシステムバス、７は電源端子ＶＤＤ、グランド端子ＧＮＤ、リセット端子ＲＳＴ、クロック端子ＣＬＫおよび入出力端子Ｉ／Ｏ等の端子群である。
【０００４】
図９は従来のＥＥＰＲＯＭの全体構成を示すブロック図である。同図において、８はメモリセルアレイであり、メモリセルがマトリクス状に配置され、行単位にワード線、列単位にビット線に接続されている（図１０参照）。２ａはアドレスバス、２ｂはデータバスであり、これらはシステムバス２に含まれる。ワード線の選択はロウデコーダ９、ビット線の選択はコラムデコーダ１０により行われる。ロウデコーダ９は、アドレスラッチ１１を介して取り込んだ行アドレスＡｒに基づき、１本のワード線をＨレベルに設定し、他のワード線をＬレベルにする。
【０００５】
また、コラムデコーダ１０は、アドレスラッチ１１を介して取り込んだ列アドレスＡｃに基づき、Ｙゲート１２の低しきい値電圧（ＬＶＴＨ）のＹゲートトランジスタ（図１０のＴ６１、Ｔ６２、Ｔ７１、Ｔ７２参照）を選択的にオンさせて、書き込みバッファ１３とビット線を電気的に接続する。なお、ロウデコーダ９およびコラムデコーダ１０は、制御部１４によりその活性／非活性が制御される。また、アドレスラッチ１１は制御部１４の出力に基づきアドレス信号を取り込み、行アドレスＡｒおよび列アドレスＡｃをそれぞれロウデコーダ９およびコラムデコーダ１０に出力する。
【０００６】
制御部１４は、タイマー１５を利用して所定の信号のパルス幅の時間設定、発振回路１６、Ｖｐｐ発生回路１７、コラムラッチ１８、Ｖｐｐスイッチ１９、２０、センスアンプ２１、ロウデコーダ９およびコラムデコーダ１０の活性／非活性の制御を行う。また制御部１４は制御クロック信号φおよび書き込み信号ＷＲに基づき、書き込むデータをデータバス２ｂからデータラッチ２２にデータラッチし、書き込みバッファ１３に供給する。
【０００７】
コラムラッチ１８は活性状態時に各ビット線に与えられた書き込みデータを一時的に保持するラッチであり、Ｖｐｐスイッチ１９および２０は活性状態時に、コラムラッチ１８に接続されたビット線、コントロールゲート線およびロウデコーダ９に接続されたワード線のＨレベルを高電圧Ｖｐｐに昇圧する。センスアンプ２１は活性状態時に、Ｙゲート１２を介して得られたメモリセルアレイ８中のメモリセル（図示せず）のデータを増幅して、出力バッファ２３に与えている。出力バッファ２３は、制御部１４の出力に基づき、センスアンプ２１から読み出したデータを読み出しデータとしてデータバス２ｂに出力している。制御部１４は制御クロック信号φおよび読み出し信号ＲＤに基づきアドレスラッチ１１および出力バッファ２３を制御している。
【０００８】
図１０は図９に示した従来のＥＥＰＲＯＭのメモリセルアレイ８およびその周辺の構成を示す回路図である。なお、図面では簡略化するため、１バイト１ビット構成の４つのメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のみを示している。また、以下の説明では各種信号線とこれに流れる信号は同一符号で示す。
【０００９】
メモリセルＭＣ１〜ＭＣ４は、それぞれメモリトランジスタＭＱ１、ＭＱ２、ＭＱ３、ＭＱ４と選択トランジスタＳＱ１、ＳＱ２、ＳＱ３、ＳＱ４とから構成される。選択トランジスタＳＱ１、ＳＱ２のそれぞれのドレインがビット線ＢＬ１に接続され、選択トランジスタＳＱ３、ＳＱ４のそれぞれのドレインがビット線ＢＬ２に接続される。また、メモリトランジスタＭＱ１、ＭＱ２のそれぞれのソースがソース線ＳＬ１に接続され、メモリトランジスタＭＱ３、ＭＱ４のそれぞれのソースがソース線ＳＬ２に接続される。
【００１０】
これらのソース線ＳＬ１、ＳＬ２はゲートに反転プログラムサイクル選択信号ＰＲＳバーが印加されるトランジスタＴ５１、Ｔ５２を介して接地される。メモリトランジスタＭＱ１、ＭＱ２のコントロールゲートはそれぞれバイト選択用のトランジスタＴ１、Ｔ２を介してコントロールゲート線ＣＧＬ１に接続される。同様にメモリトランジスタＭＱ３、ＭＱ４のコントロールゲートはそれぞれバイト選択用のトランジスタＴ３、Ｔ４を介してコントロールゲート線ＣＧＬ２に接続される。
【００１１】
また、トランジスタＴ１、Ｔ３のゲートおよび選択トランジスタＳＱ１、ＳＱ３のゲートは共にワード線ＷＬ１に接続され、トランジスタＴ２、Ｔ４のゲートおよび選択トランジスタＳＱ２、ＳＱ４のゲートは共にワード線ＷＬ２に接続される。ワード線ＷＬ１、ＷＬ２のそれぞれの一端は、ゲートに電源ＶＤＤが印加された高電圧カット用のトランジスタＴ５、Ｔ６を介してロウデコーダ９に接続される。
【００１２】
ビット線ＢＬ１、ＢＬ２およびコントロールゲート線ＣＧＬ１、ＣＧＬ２の一端はそれぞれトランジスタＴ７、Ｔ８、Ｔ９、Ｔ１０を介してコラムラッチ１８ａ、１８ｂ、１８ｃ、１８ｄに接続される。コントロールゲート線ＣＧＬ１、ＣＧＬ２の他端はそれぞれＹゲートトランジスタＴ６１、Ｔ６２を介して共通コントロールゲート線ＣＣＧＬに接続される。ビット線ＢＬ１、ＢＬ２の他端はそれぞれＹゲートトランジスタＴ７１、Ｔ７２を介してＩ／Ｏ線Ｉ／Ｏに接続される。
【００１３】
ＹゲートトランジスタＴ６１、Ｔ７１のゲートにはコラムデコーダ１０の出力線ＣＤＬ１がそれぞれ接続され、ＹゲートトランジスタＴ６２、Ｔ７２のゲートにはコラムデコーダ１０の出力線ＣＤＬ２がそれぞれ接続される。共通コントロールゲート線ＣＣＧＬはバッファＢＦ１に接続され、Ｉ／Ｏ線Ｉ／Ｏは書き込みバッファ１３およびセンスアンプ２１に接続される。
【００１４】
また、コントロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線ＢＬ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２はそれぞれＶｐｐスイッチ１９ａ〜１９ｄ、２０ｅ、２０ｆに接続されている。Ｖｐｐスイッチ１９ａ〜１９ｄ、２０ｅ、２０ｆは、１５〜２０Ｖ程度の高電圧を印加する高電圧線ＶＰＰＬに接続されており、消去用クロック信号ＣＬＫＥ、プログラム用クロック信号ＣＬＫＰ、ワード線用クロック信号ＣＬＫＷをそれぞれ取り込み、これらのクロック信号が供給されると接続したコントロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線ＢＬ１、ＢＬ２およびワード線ＷＬ１、ＷＬ２がＨレベルの場合に、高電圧Ｖｐｐに昇圧する。なお、ワード線ＷＬ１、ＷＬ２が高電圧Ｖｐｐに昇圧されても、ゲートに電源ＶＤＤが印加されたトランジスタＴ５、Ｔ６により、高電圧Ｖｐｐがロウデコーダ９に伝わらないようにしている。
【００１５】
トランジスタＴ７、Ｔ８はゲートにビット信号トランスファ制御信号ＢＴＴＲが接続され、トランジスタＴ９、Ｔ１０はゲートにコントロールゲート信号トランスファ制御信号ＣＧＴＲが接続され、それぞれこれらの信号がＨレベルの時ビット線ＢＬ１、ＢＬ２、コントロールゲート線ＣＧＬ１、ＣＧＬ２とコラムラッチ１８ａ、１８ｂ、１８ｃ、１８ｄとの間で信号を相互に伝える。さらに、ビット線ＢＬ１、ＢＬ２、コントロールゲート線ＣＧＬ１、ＣＧＬ２が高電圧Ｖｐｐに昇圧されてもトランジスタＴ７〜Ｔ１０のゲートはＶＤＤのレベルなので高電圧Ｖｐｐがコラムラッチ１８ａ、１８ｂ、１８ｃ、１８ｄに伝わらないようにしている。
【００１６】
コントロールゲート線ＣＧＬ１、ＣＧＬ２にはそれぞれトランジスタＴ１１、Ｔ１２が接続され、トランジスタＴ１１、Ｔ１２のゲートにはコントロールゲート線リセット信号ＣＧＲＳＴが接続され、コントロールゲート線リセット信号ＣＧＲＳＴがＨレベルになるとコントロールゲート線ＣＧＬ１、ＣＧＬ２はＬレベルとなる。ビット線ＢＬ１、ＢＬ２にはそれぞれトランジスタＴ１３、Ｔ１４が接続され、トランジスタＴ１３、Ｔ１４のゲートにはビット線リセット信号ＢＴＲＳＴが接続され、ビット線リセット信号ＢＴＲＳＴがＨレベルになるとビット線ＢＬ１、ＢＬ２はＬレベルとなる。
【００１７】
さらに、ビット線ＢＬ１、ＢＬ２にはトランジスタＴ１５、Ｔ１７が接続され、トランジスタＴ１５、Ｔ１７にはそれぞれトランジスタＴ１６、Ｔ１８が接続され、トランジスタＴ１５、Ｔ１７のゲートはそれぞれコラムラッチ１８ａ、１８ｂに接続され、さらにトランジスタＴ１６、Ｔ１８のゲートにはプリチャージ信号ＰＲＣＨが接続されている。コラムラッチ１８ａ、１８ｂの信号がＨレベルである時、プリチャージ信号ＰＲＣＨがＨレベルになると、それぞれビット線ＢＬ１、ＢＬ２がＨレベルとなる。
【００１８】
反転プログラムサイクル選択信号ＰＲＳバー、コントロールゲート線リセット信号ＣＧＲＳＴ、ビット線リセット信号ＢＴＲＳＴ、コントロールゲート信号トランスファ制御信号ＣＧＴＲ、ビット信号トランスファ制御信号ＢＴＴＲ、プリチャージ信号ＰＲＣＨはそれぞれバッファＢＦ２、ＢＦ３、ＢＦ４、ＢＦ５、ＢＦ６、ＢＦ７でドライブされる。
【００１９】
次に、上記各図（特に図１０）を参照しつつＥＥＰＲＯＭの読み出し動作について説明する。まず、ロウデコーダ９、コラムデコーダ１０により、ワード線ＷＬ、コントロールゲート線ＣＧＬおよびビット線ＢＬの選択が行われる。ここでは、ワード線ＷＬ１と、ＹゲートトランジスタＴ６１、Ｔ７１をオンさせて、コントロールゲート線ＣＧＬ１、ビット線ＢＬ１とを選択する事によりメモリセルＭＣ１を選択した場合について述べる。
【００２０】
反転プログラムサイクル選択信号ＰＲＳバーをＨレベルにしソース線ＳＬ１、ＳＬ２を接地すると共に、制御部１４によりコラムラッチ１８ａ〜１８ｄ、Ｖｐｐスイッチ１９ａ〜１９ｄおよび２０ｅ、２０ｆ、書き込みバッファ１３を非活性にし、バッファＢＦ１から共通コントロールゲート線ＣＣＧＬ、ＹゲートトランジスタＴ６１、トランジスタＴ１を介してメモリトランジスタＭＱ１のコントロールゲートに、０Ｖを与える。この時、メモリトランジスタＭＱ１のしきい値電圧が正であればオフ、負であればオンする。このメモリトランジスタＭＱ１のオン、オフにより、ビット線ＢＬ１に流れる電流の有無がセンスアンプ２１によりＩ／Ｏ線Ｉ／Ｏの電位変化として検出され、センスアンプ２１からこの電位変化を増幅した読み出し信号が出力されることにより読み出しが行われる。
【００２１】
また、図１１は、ＥＥＰＲＯＭの書き込み時の各種信号波形を示すタイムチャート図である。以下、図９および図１０並びに図１１を参照しつつ、メモリセルＭＣ１が選択された場合の書き込み動作について説明する。まず、ラッチ開始信号ＷＥによってラッチ信号ＬＡＴＣＨがＨレベルとなることにより、ラッチサイクルが開始する。ラッチサイクルの開始と共に、制御部１４によりコラムラッチ１８ａ〜１８ｄ、コラムデコーダ１０、書き込みバッファ１３が活性化され、共通コントロールゲート線ＣＣＧＬはＨレベルに設定される。一方、制御部１４の制御によりロウデコーダ９およびセンスアンプ２１は非活性になる。
【００２２】
ラッチ信号ＬＡＴＣＨがＨレベルの期間に、コラムデコーダ１０により選択されたＹゲートトランジスタＴ６１、Ｔ７１がオンし、データラッチ２２のデータ（”Ｈ”が情報”０”、”Ｌ”が情報”１”）が書き込みバッファ１３、Ｉ／Ｏ線Ｉ／Ｏおよびビット線ＢＬ１およびトランジスタＴ７を介してコラムラッチ１８ａにラッチされると共に、Ｈレベルが共通コントロールゲート線ＣＣＧＬおよびコントロールゲート線ＣＧＬ１を介してコラムラッチ１８ｃにラッチされる。
【００２３】
そして、次に書き込み開始信号ＣＥが一旦、Ｈレベルになることによって信号ＬＡＴＣＨがＬレベルとなり、消去サイクル信号ＥＲＳが立ち上がり、消去サイクルが開始する。消去サイクル信号ＥＲＳがＨレベルの期間が消去サイクルとなり、プログラムサイクル選択信号ＰＲＳ（即ち反転プログラムサイクル選択信号ＰＲＳバーの反転信号）がＨレベルの期間がプログラムサイクルとなる。これらの信号ＥＲＳ、ＰＲＳのＨレベルのパルス幅は制御部１４がタイマー１５を利用して所定の幅になるように設定している。
【００２４】
消去サイクル時は、制御部１４によりロウデコーダ９が活性化され、ロウデコーダ９によりワード線ＷＬ１のみがＨレベルに設定される。また、制御部１４によりコラムデコーダ１０が非活性にされる。続いて高電圧線ＶＰＰＬにパルス幅４ｍ（ミリ）秒程度の高電圧Ｖｐｐを与える事により、Ｖｐｐスイッチ１９ａ〜１９ｄおよび２０ｅ、２０ｆに高電圧Ｖｐｐが印加される。そして、制御部１４は発振回路１６およびＶｐｐ発生回路１７からなる高周波発振器から数ＭＨｚの高周波の消去用クロック信号ＣＬＫＥおよびワード線用クロック信号ＣＬＫＷをそれぞれＶｐｐスイッチ１９ａ、１９ｂおよびＶｐｐスイッチ２０ｅ、２０ｆに与える。また、反転プログラムサイクル選択信号ＰＲＳバーがＨレベルであるため、ソース線ＳＬ１、ＳＬ２は接地される。
【００２５】
このように設定すると、Ｖｐｐスイッチ１９ａ、２０ｅによりＨレベルであるワード線ＷＬ１とコントロールゲート線ＣＧＬ１とが高電圧Ｖｐｐに立ち上げられ、メモリトランジスタＭＱ１のフローティングゲートとドレイン領域間にトンネル現象が生じ、フローティングゲートへの電子の注入が行われ、メモリトランジスタＭＱ１のしきい値電圧は正にシフトする（情報”１”の記憶）。なお、消去サイクルが終了するとコントロールゲート線ＣＧＬ１の電位はＬレベルにリセットされる。
【００２６】
次に、消去サイクル信号ＥＲＳが立下り、プリチャージ信号ＰＲＣＨがＨレベルになった後、プログラムサイクル選択信号ＰＲＳが立ち上がることによりプログラムサイクルが開始する。制御部１４はワード線用および消去用のクロック信号ＣＬＫＷ、ＣＬＫＥを非活性にし、再び高周波発振器から数ＭＨｚの高周波のプログラム用クロック信号ＣＬＫＰおよびワード線用クロック信号ＣＬＫＷをＶｐｐスイッチ１９ｃ、１９ｄおよびＶｐｐスイッチ２０ｅ、２０ｆに与える。この時、反転信号ＰＲＳバーがＬレベルであるため、ソース線ＳＬ１はフローティング状態である。
【００２７】
このように設定すると、コラムラッチ１８ａにＨレベルがラッチされている場合、ワード線ＷＬ１とビット線ＢＬ１とが高電圧Ｖｐｐに立ち上げられ、メモリトランジスタＭＱ１のフローティングゲートとドレイン領域間トンネル現象が生じ、フローティングゲートからの電子の放出が行われ、メモリトランジスタＭＱ１のしきい値電圧は負にシフトする（情報”０”の記憶）。一方、コラムラッチ１８ａにＬレベルがラッチされている場合、ワード線ＷＬ１のみが高電圧Ｖｐｐに立ち上げられるため、メモリトランジスタＭＱ１のしきい値電圧は変化しない。このようにして、書き込みが終了する。
【００２８】
ここで、ＹゲートトランジスタＴ６１、Ｔ６２、Ｔ７１、Ｔ７２は低いしきい値（ＬＶＴＨ）のトランジスタで形成されている。具体的には、例えば普通のトランジスタのしきい値が約０．７Ｖであるのに対し、Ｙゲートトランジスタのしきい値は約０．２Ｖ程度である。これは、ラッチ信号ＬＡＴＣＨがＨレベルの期間に、コラムデコーダ１０により選択されたＹゲートトランジスタＴ６１、Ｔ７１がオンし、データラッチ２２の書き込みデータ（”Ｈ”が情報”０”、”Ｌ”が情報”１”）が書き込みバッファ１３、Ｉ／Ｏ線Ｉ／Ｏおよびビット線ＢＬ１およびトランジスタＴ７を介してコラムラッチ１８ａにラッチされると共に、Ｈレベルが共通コントロールゲート線ＣＣＧＬおよびコントロールゲート線ＣＧＬ１を介してコラムラッチ１８ｃにラッチされる。
【００２９】
このビット線ＢＬとコントロールゲート線ＣＧＬは図１０に示すように、マトリクス状に配置されたメモリセルアレイを縦断しているため、抵抗、寄生容量が大きい。そのため、正確なデータをラッチするためにＩ／Ｏ線Ｉ／Ｏおよび共通コントロールゲート線ＣＣＧＬの信号を伝え易くする必要があり低いしきい値（ＬＶＴＨ）のトランジスタで形成されている。
【００３０】
しかし、消去サイクル時のコントロールゲート線ＣＧＬとプログラムサイクル時のビット線ＢＬが高電圧Ｖｐｐに立ち上げられると、高電圧ＶｐｐはオフしているはずのＹゲートトランジスタを介して電流が洩れていく。これは、消去サイクル時の共通コントロールゲート線ＣＣＧＬあるいはプログラムサイクル時のＩ／Ｏ線Ｉ／Ｏがフローティング状態であるため、高電圧Ｖｐｐに昇圧されたコントロールゲート線ＣＧＬあるいはビット線ＢＬに接続しているＹゲートトランジスタのソース・ゲート間電圧が０Ｖになり、Ｙゲートトランジスタが低いしきい値（ＬＶＴＨ）のトランジスタであるため、共通コントロールゲート線ＣＣＧＬまたはＩ／Ｏ線Ｉ／Ｏに電流が洩れていく。
【００３１】
ここで、共通コントロールゲート線ＣＣＧＬまたはＩ／Ｏ線Ｉ／Ｏから電流がどこにも洩れていかないと仮定すると、ある程度の洩れにより共通コントロールゲート線ＣＣＧＬまたはＩ／Ｏ線Ｉ／Ｏの電圧が上がり該Ｙゲートトランジスタは完全にオフし、それ以上は電流が洩れない。しかし実際には上述のように、共通コントロールゲート線ＣＣＧＬまたはＩ／Ｏ線Ｉ／Ｏには高電圧Ｖｐｐに昇圧されていないコントロールゲート線またはビット線がそれぞれのＹゲートトランジスタを介して多数、接続されており、このような場合には高電圧Ｖｐｐに昇圧されているコントロールゲート線またはビット線からＹゲートトランジスタを介して昇圧されていないコントロールゲート線またはビット線に電流が洩れていく。このため、高電圧Ｖｐｐに昇圧する際の負荷が大きく、高電圧Ｖｐｐを発生するＶｐｐ発生回路の動作電源電圧をより高いものにする必要があった。
【００３２】
【発明が解決しようとする課題】
従来の不揮発性半導体記憶装置であるＥＥＰＲＯＭは以上のように構成されていたが、Ｙゲートトランジスタが低いしきい値のトランジスタで構成されていることにより、消去サイクル時あるいはプログラムサイクル時に、高電圧Ｖｐｐに昇圧されているそれぞれコントロールゲート線あるいはビット線からＹゲートトランジスタ、共通コントロールゲート線あるいはＩ／Ｏ線を介して昇圧されていないコントロールゲート線あるいはビット線に電流が洩れてしまい、このため、高電圧Ｖｐｐに昇圧する際の負荷が大きく、例えば高電圧Ｖｐｐを発生するＶｐｐ発生回路の動作電源電圧をより高いものにする必要があるという課題があった。
【００３３】
この発明は、上記のような問題点を解消するためになされたもので、高電圧Ｖｐｐに昇圧されるコントロールゲート線またはビット線から、Ｙゲートトランジスタおよび共通コントロールゲート線またはＩ／Ｏ線を介して昇圧されていないそれぞれコントロールゲート線またはビット線に電流が洩れるのを防止することにより、昇圧の効率が良く、低い動作電源電圧Ｖｃｃで高電圧Ｖｐｐを発生させることを可能にした不揮発性半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記の目的に鑑み、この発明の第１の発明は、データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのＹゲートトラジスタ群、上記Ｙゲートトラジスタを介して各ビット線に共通に接続されたＩ／Ｏ線、および上記Ｙゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記Ｉ／Ｏ線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、を備え、上記電流洩れ防止手段が、上記Ｉ／Ｏ線を所定の期間、ＨレベルにすることによりＩ／Ｏ線に接続された上記Ｙゲートトランジスタを強制的にオフさせるレベル設定用素子、および上記共通コントロールゲート線を所定の期間、Ｈレベルにすることにより共通コントロールゲート線に接続された上記Ｙゲートトランジスタを強制的にオフさせるレベル設定用素子の少なくとも一方からなる不揮発性半導体記憶装置にある。
【００３６】
またこの発明の第２の発明は、データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのＹゲートトラジスタ群、上記Ｙゲートトラジスタを介して各ビット線に共通に接続されたＩ／Ｏ線、および上記Ｙゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記Ｉ／Ｏ線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、を備え、上記電流洩れ防止手段が、上記各ビット線に設けられ、所定の期間、該ビット線とＩ／Ｏ線との間を電気的に遮断するスイッチ素子、および上記各コントロールゲート線に設けられ、所定の期間、該コントロールゲート線と共通コントロールゲート線との間を電気的に遮断するスイッチ素子の少なくとも一方からなる不揮発性半導体記憶装置にある。
【００３７】
またこの発明の第３の発明は、データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのＹゲートトラジスタ群、上記Ｙゲートトラジスタを介して各ビット線に共通に接続されたＩ／Ｏ線、および上記Ｙゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記Ｉ／Ｏ線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、を備え、上記電流洩れ防止手段が、データのプログラム時に高電圧が印加される上記ビット線からの上記Ｉ／Ｏ線への電流洩れ、およびデータの消去時に高電圧が印加される上記コントロールゲート線からの上記共通コントロールゲート線への電流洩れを、これらの洩れ電流をそれぞれ遮断することにより防止する不揮発性半導体記憶装置にある。
【００３８】
またこの発明の第４の発明は、第３の発明において、上記電流洩れ防止手段が、反転プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時に上記Ｉ／Ｏ線を電源に接続してＨレベルにすることによりＩ／Ｏ線に接続された上記Ｙゲートトランジスタを強制的にオフさせるＩ／Ｏ線レベル設定用トランジスタと、消去サイクル信号により、上記データの消去時に上記共通コントロールゲート線をＨレベルにすることにより共通コントロールゲート線に接続された上記Ｙゲートトランジスタを強制的にオフさせる共通コントロールゲート線レベル設定用バッファと、からなる不揮発性半導体記憶装置にある。
【００３９】
またこの発明の第５の発明は、第３の発明において、上記電流洩れ防止手段が、プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時にオフされる上記各ビット線に設けられたビット線洩れ電流阻止用トランジスタと、消去サイクル信号がゲートに接続され、上記データの消去時にオフされる上記各コントロールゲート線に設けられたコントロールゲート線洩れ電流阻止用トランジスタと、からなる不揮発性半導体記憶装置にある。
【００４０】
【作用】
この発明の第１の発明では、データのプログラム時に高電圧が印加されるビット線からのＩ／Ｏ線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、の少なくとも一方を防止する電流洩れ防止手段を設けることにより、データのプログラム時および消去時の少なくとも一方での高電圧へ昇圧する際の効率を上げ、高電圧を発生する手段の負荷を軽減することができる。そして、特に上記電流洩れ防止手段を、Ｉ／Ｏ線をデータのプログラム期間、Ｈレベルにするレベル設定用素子、および共通コントロールゲート線をデータの消去期間、Ｈレベルにするレベル設定用素子の少なくとも一方から構成し、それぞれＹゲートトランジスタをソース・ゲート間に負の電圧が印加されるようにして強制的にオフさせ、Ｉ／Ｏ線あるいはコントロールゲート線からの電流の洩れを防止する。
【００４２】
この発明の第２の発明では、特に上記電流洩れ防止手段を、各ビット線に設けられ、データのプログラムの期間、該ビット線とＩ／Ｏ線との間を遮断するスイッチ素子、および各コントロールゲート線に設けられ、データの消去の期間、該コントロールゲート線と共通コントロールゲート線との間を遮断するスイッチ素子の少なくとも一方から構成し、Ｉ／Ｏ線あるいはコントロールゲート線からの電流の洩れを防止する。
【００４３】
この発明の第３〜５の発明では、特に上記電流洩れ防止手段を、データのプログラム時に高電圧が印加されるビット線からのＩ／Ｏ線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、をそれぞれ防止するように構成し、総合的に電流洩れを防止し、高電圧を発生させる手段の動作電源電圧を低いものにすることを可能にし、ひいては低電圧動作が可能な半導体記憶装置を実現する。
【００４４】
【実施例】
以下、この発明の実施例を図に従って説明する。
実施例１．
図１はこの発明による不揮発性半導体記憶装置の全体構成を一般的に示すブロック図である。図１において、図９に示す従来のものと異なる部分は、Ｙゲート１２と書き込みバッファ１３およびセンスアンプ２１の間に電流洩れ防止部８０が設けられた点である。その他の部分は基本的には従来のものと同じである。
【００４５】
図２はこの発明の第１の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例では書き込み時すなわちプログラムサイクル時に高電圧Ｖｐｐが印加されるビット線ＢＬからの洩れ電流を防止したものである。図２において、Ｔ８１は電流洩れ防止部８０を構成するＩ／Ｏ線レベル設定用トランジスタ（レベル設定素子）で、プログラムサイクル時に高電圧Ｖｐｐが印加されるビット線ＢＬからの洩れ電流を防止するためのものである。このトランジスタＴ８１は、反転プログラムサイクル選択信号ＰＲＳバーがＬレベル時にオンして、Ｉ／Ｏ線Ｉ／Ｏを電源ＶＤＤに接続してＨレベルにするトランジスタである。従って図２の実施例の場合にはＰチャネルトランジスタで構成される。また、図２および以下の各実施例を示す図３〜７は図１０と同様に図面を簡略化するため、１バイト１ビット構成の４つのメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のみを示している。
なお請求の範囲の、高電圧を発生する手段はＶＰＰ発生回路１７から構成され、高電圧を選択的に供給する手段はＶｐｐスイッチ１９、２０（１９ａ〜１９ｄ、２０ｅ、２０ｆ）から構成され、制御手段は制御部１４を含むその他の部分から構成される。
【００４６】
次に動作について説明する。読み出し時および消去サイクル時の動作は従来と同様であるので説明は省略する。
次に、メモリセルＭＣ１が選択された場合のプログラムサイクルについて説明する。なお、消去サイクルおよびプログラムサイクルの各信号の動作は図１１に示す従来のものと同じである。
【００４７】
まず、消去サイクル信号ＥＲＳが立下り、プリチャージ信号ＰＲＣＨがＨレベルになった後、プログラムサイクル選択信号ＰＲＳが立ち上がることによりプログラムサイクルが開始する。制御部１４はワード線用および消去用のクロック信号ＣＬＫＷ，ＣＬＫＥを非活性にし、発振回路１６およびＶｐｐ発生回路１７からなる高周波発振器から数ＭＨｚの高周波のプログラム用クロック信号ＣＬＫＰおよびワード線用クロック信号ＣＬＫＷをＶｐｐスイッチ１９ｃ、１９ｄおよびＶｐｐスイッチ２０ｅ、２０ｆに与える。この時、反転プログラムサイクル信号ＰＲＳバーがＬレベルであるため、ソース線ＳＬ１はフローティング状態（トランジスタＴ５１、Ｔ５２はＮチャネルトランジスタ）、Ｉ／Ｏ線Ｉ／ＯはＰチャネルトランジスタからなるトランジスタＴ８１によりＨレベル状態となる。
【００４８】
このように設定すると、コラムラッチ１８ａにＨレベルがラッチされている場合、ワード線ＷＬ１とビット線ＢＬ１とが高電圧Ｖｐｐに立ち上げられ、メモリトランジスタＭＱ１のフローティングゲートとドレイン領域間にトンネル現象が生じ、フローティングゲートからの電子の放出が行われ、メモリトランジスタＭＱ１のしきい値電圧は負にシフトする（情報”０”の記憶）。
【００４９】
ここで、低しきい値（ＬＶＴＨ）のＹゲートトランジスタＴ７１のソース・ゲート間電圧は、上述のようにＩ／Ｏ線Ｉ／ＯがＨレベル状態にあるため、例えば−５Ｖになり、ＹゲートトランジスタＴ７１は完全にオフ状態にある。従って、高電圧Ｖｐｐに昇圧されているビット線ＢＬ１からＩ／Ｏ線Ｉ／Ｏ側に電流が洩れることはない。
【００５０】
一方、コラムラッチ１８ａにＬレベルがラッチされている場合、ワード線ＷＬ１のみが高電圧Ｖｐｐに立ち上げられるため、メモリトランジスタＭＱ１のしきい値電圧は変化しない。このようにして、書き込みが終了する。
【００５１】
このように、プログラムサイクル時に高電圧Ｖｐｐに昇圧されるビット線ＢＬからの電流洩れがなくなることにより、効率良く昇圧が行え、かつＶｐｐ発生回路１７の負荷が軽減され、さらに電力の損失も抑えることができる。
【００５２】
実施例２．
図３はこの発明の第２の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例では消去サイクル時に高電圧Ｖｐｐが印加されるコントロールゲート線ＣＧＬからの洩れ電流を防止したものである。図３において、バッファＢＦ８は電流洩れ防止部８０を構成する共通コントロールゲート線レベル設定用バッファ（レベル設定素子）であり、消去サイクルの期間にＨレベルとなる消去サイクル信号ＥＲＳにより、共通コントロールゲート線ＣＣＧＬをＨレベルにつり上げ、高電圧Ｖｐｐが印加されるコントロールゲート線ＣＧＬからの洩れ電流を防止するものである。
【００５３】
次に動作について説明する。読み出し時およびプログラムサイクル時の動作は従来と同様であるので説明は省略する。
次に、消去サイクルについて説明する。書き込み開始信号ＣＥが一旦、Ｈレベルになることによってラッチ信号ＬＡＴＣＨがＬレベルとなり、消去サイクル信号ＥＲＳが立ち上がり、消去サイクルが開始する。消去サイクル信号ＥＲＳがＨレベルの期間が消去サイクルとなり、プログラムサイクル選択信号ＰＲＳ（即ち反転プログラムサイクル選択信号ＰＲＳバーの反転信号）がＨレベルの期間がプログラムサイクルとなる。
【００５４】
これらの信号ＥＲＳ，ＰＲＳのＨレベルのパルス幅は制御部１４がタイマー１５を利用して所定の幅になるように設定している。また、消去サイクル時には、共通コントロールゲート線ＣＣＧＬのバッファＢＦ１はオフし、消去サイクル信号ＥＲＳのバッファＢＦ８はオンして共通コントロールゲート線ＣＣＧＬはＨレベルに保持される。
【００５５】
消去サイクル時は、制御部１４によりロウデコーダ９が活性化され、ロウデコーダ９によりワード線ＷＬ１のみがＨレベルに設定される。また、制御部１４によりコラムデコーダ１０が非活性にされる。続いて高電圧線ＶＰＰＬにパルス幅４ｍ（ミリ）秒程度の高電圧Ｖｐｐを与えることにより、Ｖｐｐスイッチ１９ａ〜１９ｄおよび２０ｅ、２０ｆに高電圧Ｖｐｐが印加される。そして、制御部１４は発振回路１６およびＶｐｐ発生回路１７からなる高周波発振器から数ＭＨｚの高周波の消去用クロック信号ＣＬＫＥおよびワード線用クロック信号ＣＬＫＷをそれぞれＶｐｐスイッチ１９ａ、１９ｂおよびＶｐｐスイッチ２０ｅ、２０ｆに与える。また、反転プログラムサイクル選択信号ＰＲＳバーがＨレベルであるため、ソース線ＳＬ１、ＳＬ２は接地される。
【００５６】
このように設定すると、Ｖｐｐスイッチ１９ａ、２０ｅによりＨレベルであるワード線ＷＬ１とコントロールゲート線ＣＧＬ１とが高電圧Ｖｐｐに立ち上げられ、メモリトランジスタＭＱ１のフローティングゲートとドレイン領域間にトンネル現象が生じ、フローティングゲートへの電子の注入が行われ、メモリトランジスタＭＱ１のしきい値電圧は正にシフトする（情報”１”の記憶）。なお、消去サイクルが終了すると、コントロールゲート線ＣＧＬ１の電位はＬレベルにリセットされる。
【００５７】
ここで、上述のように消去サイクルの期間中は共通コントロールゲート線ＣＣＧＬはバッファＢＦ８によりＨレベルに保持されている。従って、コントロールゲート線ＣＧＬ１が高電圧Ｖｐｐに立ち上げられた時の低しきい値（ＬＶＴＨ）のＹゲートトランジスタＴ６１のソース・ゲート間電圧は例えば−５Ｖになり、ＹゲートトランジスタＴ６１は完全にオフされた状態にあり、高電圧Ｖｐｐに昇圧されているコントロールゲート線ＣＧＬ１から共通コントロールゲート線ＣＣＧＬへ電流が洩れることはない。
【００５８】
このように、消去サイクル時に高電圧Ｖｐｐに昇圧されるコントロールゲート線ＣＧＬからの電流洩れがなくなることにより、効率良く昇圧が行え、かつＶｐｐ発生回路１７の負荷が軽減され、さらに電力の損失も抑えることができる。
【００５９】
実施例３．
図４はこの発明の第３の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例は第１の実施例と同様に、プログラムサイクル時に高電圧Ｖｐｐが印加されるビット線ＢＬからの洩れ電流を防止したものである。図４において、Ｔ８２およびＴ８３は電流洩れ防止部８０を構成するビット線洩れ電流阻止用トランジスタ（スイッチ素子）で、プログラムサイクル時に高電圧Ｖｐｐが印加されるビット線ＢＬからの洩れ電流を防止するためのものである。
【００６０】
これらのトランジスタＴ８２、Ｔ８３はＹゲートトランジスタＴ７１、Ｔ７２を介してビット線ＢＬ１、ＢＬ２にそれぞれ接続され、プログラムサイクル選択信号ＰＲＳがＨレベル時にオフして、高電圧Ｖｐｐが印加されているビット線ＢＬ１あるいはＢＬ２からＩ／Ｏ線Ｉ／Ｏに電流が洩れるのを阻止するトランジスタである。従って図４の実施例の場合にはＰチャネルトランジスタで構成され、かつＹゲートトランジスタＴ６１、Ｔ６２、Ｔ７１、Ｔ７２と同様な理由により、低しきい値（ＬＶＴＨ）のトランジスタで構成される。
【００６１】
次に動作について説明する。読み出し時および消去サイクル時の動作は従来と同様である。また、プログラムサイクル時の動作も基本的には実施例１のものと同様である。そしてこの実施例では、プログラムサイクル時はプログラムサイクル選択信号ＰＲＳがＨレベルであるためトランジスタＴ８２、Ｔ８３がオフして、ビット線から電流が洩れないようにしている。
【００６２】
このように、プログラムサイクル時に高電圧Ｖｐｐに昇圧されるビット線ＢＬからの電流洩れがなくなることにより、効率良く昇圧が行え、かつＶｐｐ発生回路１７の負荷が軽減され、さらに電力の損失も抑えることができる。
【００６３】
実施例４．
図５はこの発明の第４の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例は第３の実施例と同様に、消去サイクル時に高電圧Ｖｐｐが印加されるコントロールゲート線ＣＧＬからの洩れ電流を防止したものである。図５において、Ｔ８４およびＴ８５は電流洩れ防止部８０を構成するコントロールゲート線洩れ電流阻止用トランジスタ（スイッチ素子）で、消去サイクル時に高電圧Ｖｐｐが印加されるコントロールゲート線ＣＧＬからの洩れ電流を防止するためのものである。
【００６４】
これらのトランジスタＴ８４、Ｔ８５はＹゲートトランジスタＴ６１、Ｔ６２を介してコントロールゲート線ＣＧＬ１、ＣＧＬ２にそれぞれ接続され、消去サイクル選択信号ＥＲＳがＨレベル時にオフして、高電圧Ｖｐｐが印加されているコントロールゲート線ＣＧＬ１あるいはＣＧＬ２から共通コントロールゲート線ＣＣＧＬに電流が洩れるのを阻止するトランジスタである。従って図５の実施例の場合にはＰチャネルトランジスタで構成され、かつＹゲートトランジスタＴ６１、Ｔ６２、Ｔ７１、Ｔ７２と同様な理由により、低しきい値（ＬＶＴＨ）のトランジスタで構成される。
【００６５】
次に動作について説明する。読み出し時およびプログラムサイクル時の動作は従来と同様である。また、消去サイクル時の動作も基本的には実施例２のものと同様である。そしてこの実施例では、消去サイクル時は消去サイクル選択信号ＥＲＳがＨレベルであるためトランジスタＴ８４、Ｔ８５がオフして、共通コントロールゲート線から電流が洩れないようにしている。
【００６６】
このように、消去サイクル時に高電圧Ｖｐｐに昇圧されるコントロールゲート線ＣＧＬからの電流洩れがなくなることにより、効率良く昇圧が行え、かつＶｐｐ発生回路１７の負荷が軽減され、さらに電力の損失も抑えることができる。
【００６７】
実施例５．
上記各実施例では、プログラムサイクル時のビット線ＢＬからの電流洩れおよび消去サイクル時のコントロールゲート線ＣＧＬからの電流洩れのいずれかを防止しているが、これらを共に防止したＥＥＰＲＯＭの実施例を次に説明する。
【００６８】
図６はこの発明の第５の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。図６においてＴ８１は、Ｉ／Ｏ線レベル設定用トランジスタで、プログラムサイクル時に高電圧Ｖｐｐが印加されるビット線ＢＬからの洩れ電流を防止するためのものである。このトランジスタＴ８１は、反転プログラムサイクル選択信号ＰＲＳバーがＬレベル時にオンして、Ｉ／Ｏ線Ｉ／Ｏを電源ＶＤＤに接続してＨレベルにするトランジスタである。従って図６の実施例の場合にはＰチャネルトランジスタで構成される。
【００６９】
またＢＦ８は、消去サイクル時に高電圧Ｖｐｐが印加されるコントロールゲート線ＣＧＬからの洩れ電流を防止するための共通コントロールゲート線レベル設定用バッファであり、消去サイクルの期間にＨレベルとなる消去サイクル信号ＥＲＳにより、共通コントロールゲート線ＣＣＧＬをＨレベルにつり上げ、高電圧Ｖｐｐが印加されるコントロールゲート線ＣＧＬからの洩れ電流を防止するものである。これらのトランジスタＴ８１およびバッファＢＦ８は電流洩れ防止部８０を構成する。その他の部分は上記各実施例のものと共通である。
【００７０】
すなわちこの実施例では、実施例１のトランジスタＴ８１と実施例２のバッファＢＦ８を組み合わせて設け、消去サイクル時およびプログラムサイクル時でそれぞれ電流洩れを防止したものである。従って、読み出し時の動作は従来のものと同様であり、消去サイクル時およびプログラムサイクル時の動作はそれぞれ実施例２、実施例１と同様である。
【００７１】
このように、消去サイクル時およびプログラムサイクル時で高電圧Ｖｐｐに昇圧されるコントロールゲート線ＣＧＬおよびビット線からの電流洩れがなくなることにより、昇圧する際の負荷が軽減され、Ｖｐｐ発生回路１７の動作電源電圧Ｖｃｃは従来のものに比べて低いものですみ、総合的に、低電圧動作が可能なＥＥＰＲＯＭが得られる。
【００７２】
実施例６．
図７はこの発明の第６の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。図７において、Ｔ８２およびＴ８３はビット線洩れ電流阻止用トランジスタで、プログラムサイクル時に高電圧Ｖｐｐが印加されるビット線ＢＬからの洩れ電流を防止するためのものである。これらのトランジスタＴ８２、Ｔ８３はＹゲートトランジスタＴ７１、Ｔ７２を介してビット線ＢＬ１、ＢＬ２にそれぞれ接続され、プログラムサイクル選択信号ＰＲＳがＨレベル時にオフして、高電圧Ｖｐｐが印加されているビット線ＢＬ１あるいはＢＬ２からＩ／Ｏ線Ｉ／Ｏに電流が洩れるのを阻止するトランジスタである。
【００７３】
Ｔ８４およびＴ８５はコントロールゲート線洩れ電流阻止用トランジスタで、消去サイクル時に高電圧Ｖｐｐが印加されるコントロールゲート線ＣＧＬからの洩れ電流を防止するためのものである。これらのトランジスタＴ８４、Ｔ８５はＹゲートトランジスタＴ６１、Ｔ６２を介してコントロールゲート線ＣＧＬ１、ＣＧＬ２にそれぞれ接続され、消去サイクル選択信号ＥＲＳがＨレベル時にオフして、高電圧Ｖｐｐが印加されているコントロールゲート線ＣＧＬ１あるいはＣＧＬ２から共通コントロールゲート線ＣＣＧＬに電流が洩れるのを阻止するトランジスタである。
【００７４】
これらのトランジスタＴ８２、Ｔ８３、Ｔ８４、Ｔ８５は図７の実施例の場合にはそれぞれＰチャネルトランジスタで構成され、かつＹゲートトランジスタＴ６１、Ｔ６２、Ｔ７１、Ｔ７２と同様な理由により、低しきい値（ＬＶＴＨ）のトランジスタで構成される。
【００７５】
すなわちこの実施例では、実施例３のトランジスタＴ８２、Ｔ８３と、実施例４のトランジスタＴ８４、Ｔ８５を組み合わせて設け、消去サイクル時およびプログラムサイクル時でそれぞれ電流洩れを防止したものである。従って、読み出し時の動作は従来のものと同様であり、消去サイクル時およびプログラムサイクル時の動作はそれぞれ実施例４、実施例３と同様である。
このような構成によっても、低電圧動作が可能なＥＥＰＲＯＭが得られる。
【００７６】
またさらに、例えば実施例１と実施例４の構成を組み合わせたり、あるいは実施例２と実施例３の構成を組み合わせても同様な効果を奏するＥＥＰＲＯＭが得られる。
【００７７】
また、上記各実施例ではＰチャネルトランジスタを使用した例を示したが、Ｎチャネルトランジスタを使用し、ゲートに上記実施例で使用した信号の反転信号を使用するようにしても、同様の効果が得られる。
【００７８】
【発明の効果】
以上のように、この発明の第１の発明では、データのプログラム時に高電圧が印加されるビット線からのＩ／Ｏ線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、の少なくとも一方を防止する電流洩れ防止手段を設けるようにしたので、データのプログラム時および消去時の少なくとも一方での高電圧を発生する手段の負荷を軽減し、これによりデータのプログラムおよび消去動作の信頼性をより向上させた不揮発性半導体記憶装置を提供でき、特に電流洩れ防止手段を、Ｉ／Ｏ線をデータのプログラム期間、Ｈレベルにするレベル設定用素子、および共通コントロールゲート線をデータの消去期間、Ｈレベルにするレベル設定用素子の少なくとも一方から構成し、それぞれＹゲートトランジスタをソース・ゲート間に負の電圧が印加されるようにして強制的にオフさせ、Ｉ／Ｏ線あるいはコントロールゲート線からの電流の洩れを防止するようにしたので、電流洩れ防止手段をより少ない素子で構成でき、より安価な改良を施した不揮発性半導体記憶装置を提供できる効果が得られる。
【００８０】
この発明の第２の発明では、特に電流洩れ防止手段を、各ビット線に設けられ、データのプログラムの期間、該ビット線とＩ／Ｏ線との間を遮断するスイッチ素子、および各コントロールゲート線に設けられ、データの消去の期間、該コントロールゲート線と共通コントロールゲート線との間を遮断するスイッチ素子の少なくとも一方から構成したので、各ビット線あるいは各コントロールゲート線にそれぞれスイッチ素子を設けたことにより、より確実に電流洩れが防止でき、さらに信頼性の高い不揮発性半導体記憶装置を提供できる効果が得られる。
【００８１】
この発明の第３〜５の発明では、特に電流洩れ防止手段を、データのプログラム時に高電圧が印加されるビット線からのＩ／Ｏ線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、をそれぞれ防止するように構成し、総合的に電流洩れを防止するようにしたので、高電圧を発生させる手段の動作電源電圧を低いものにすることを可能にし、ひいては低電圧動作が可能な不揮発性半導体記憶装置を提供できる効果が得られる。
【図面の簡単な説明】
【図１】この発明によるＥＥＰＲＯＭの全体構成を一般的に示すブロック図である。
【図２】この発明の第１の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図３】この発明の第２の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図４】この発明の第３の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図５】この発明の第４の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図６】この発明の第５の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図７】この発明の第６の実施例によるＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図８】図８はＥＥＰＲＯＭ内蔵マイコンの機能ブロック図である。
【図９】従来のＥＥＰＲＯＭの全体構成を一般的に示すブロック図である。
【図１０】従来のＥＥＰＲＯＭのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図１１】ＥＥＰＲＯＭの書き込み時の各種信号波形を示すタイムチャート図である。
【符号の説明】
ＢＦ８  共通コントロールゲート線レベル設定用バッファ（レベル設定素子）、ＢＬ１  ビット線、ＢＬ２  ビット線、ＣＣＧＬ  共通コントロールゲート線、ＣＧＬ１  コントロールゲート線、ＣＧＬ１  コントロールゲート線、
Ｉ／Ｏ  Ｉ／Ｏ線、Ｔ６１  Ｙゲートトランジスタ、Ｔ６２  Ｙゲートトランジスタ、Ｔ７１  Ｙゲートトランジスタ、Ｔ７２  Ｙゲートトランジスタ、
Ｔ８１  Ｉ／Ｏ線レベル設定用トランジスタ（レベル設定素子）、Ｔ８２  ビット線洩れ電流阻止用トランジスタ（スイッチ素子）、Ｔ８３  ビット線洩れ電流阻止用トランジスタ（スイッチ素子）、Ｔ８４  コントロールゲート線洩れ電流阻止用トランジスタ（スイッチ素子）、Ｔ８５  コントロールゲート線洩れ電流阻止用トランジスタ（スイッチ素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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