(57)【特許請求の範囲】
【請求項１】
光伝送システムのビット誤り率性能を改善する方法であって、該システムによって供給される信号は、複数の信号フレームからなり、各信号フレームは所定の数の行を有しており、該方法は、
所定の数の順方向誤り訂正バイトを信号フレーム中の所定のオーバヘッド・バイトに行毎に挿入し、それによってある特定の行の順方向誤り訂正バイトが該信号フレームの先行する行のデータに適用されるようにするステップと、
該特定の行の該順方向誤り訂正バイトのみを処理し、それによって該先行する行内の誤りを検出し訂正するステップからなることを特徴とする方法。
【請求項２】
請求項１に記載の方法において、該方法はさらに、該特定の行の該順方向誤り訂正バイトを処理する前に、該信号フレームの約１行を保存するステップからなる方法。
【請求項３】
請求項１に記載の方法において、該光伝送システムが、ＳＯＮＥＴによるシステム及びＳＤＨによるシステムからなるグループから選択されたシステムであることを特徴とする方法。
【請求項４】
請求項３に記載の方法において、該信号が、いずれも約１０Ｇｂ／ｓの伝送速度で動作する、ＳＴＳ−１９２信号及びＳＴＭ−６４信号からなるグループから選択されることを特徴とする方法。
【請求項５】
請求項４に記載の方法において、行の該所定の数が９であることを特徴とする方法。
【請求項６】
光伝送システムによって供給される信号について順方向誤り訂正を提供する方法であって、各信号は、複数の信号フレームからなり、各信号フレームは、所定の数の行を有しており、該方法は、
信号フレーム内の各行を所定の数のセグメントに区分するステップと、
順方向誤り訂正バイトを該信号フレーム内の所定のオーバヘッド・バイトに行毎に挿入するステップからなり、所定の数の順方向誤り訂正バイトは、行内の各セグメントに適用され、ある特定の行の順方向誤り訂正バイトは、該信号フレームの先行する行のデータに適用され、該方法は、さらに、
該特定の行の該順方向誤り訂正バイトのみを処理し、それによって該先行する行内の誤りを検出し訂正するステップとからなる方法。
【請求項７】
請求項６に記載の方法において、該方法はさらに、該特定の行の該順方向誤り訂正バイトを処理する前に、該信号フレームの約１行を保存するステップからなることを特徴とする方法。
【請求項８】
請求項７に記載の方法において、各セグメントがデータの行の約４分の１を表すようにセグメントの該所定の数が４であることを特徴とする方法。
【請求項９】
請求項８に記載の方法において、順方向誤り訂正バイトの該所定の数が４であることを特徴とする方法。
【請求項１０】
請求項６に記載の方法において、該光伝送システムが、ＳＯＮＥＴによるシステム及びＳＤＨによるシステムからなるグループから選択されたシステムであることを特徴とする方法。
【請求項１１】
請求項１０に記載の方法において、該信号が、いずれも約１０Ｇｂ／ｓの伝送速度で動作する、ＳＴＳ−１９２信号及びＳＴＭ−６４信号からなるグループから選択されることを特徴とする方法。
【請求項１２】
請求項１１に記載の方法において、各セグメントは約３４，５６０ビットからなることを特徴とする方法。
【請求項１３】
請求項１１に記載の方法において、該信号フレーム中の特定の行について、該順方向誤り訂正バイトを挿入するステップは、該順方向誤り訂正バイトをビット毎に続く数のオーバヘッド・バイトの少なくとも１つのビット・ロケーションに挿入するステップからなることを特徴とする方法。
【請求項１４】
請求項６に記載の方法において、該方法はさらに、誤り検出バイトを該信号フレームの所定のオーバヘッド・バイトに行毎に挿入するステップからなり、所定の数の誤り検出バイトが行中の各セグメントに適用されることを特徴とする方法。
【請求項１５】
請求項１４に記載の方法において、各セグメント中の誤りの合計数を検出するために該誤り検出バイトが処理され、順方向誤り訂正処理が、行中に検出された誤りの数の関数として行毎に可能および不能になることを特徴とする方法。
【請求項１６】
請求項１５に記載の方法において、検出された誤りの該合計数が所定のしきい値を超えるときには、順方向誤り訂正処理が誤った訂正を避けるために不能になり、検出された誤りの該合計数が該所定のしきい値より少ないかそれと等しいときには、順方向誤り訂正処理が可能になることを特徴とする方法。
【請求項１７】
請求項１６に記載の方法において、該誤り検出バイトはビット・インタリーブド・パリティ・バイトからなることを特徴とする方法。
【請求項１８】
請求項１４に記載の方法において、該方法はさらに、該順方向誤り訂正バイトの挿入と該誤り検出バイトの挿入の結果生じるパリティの変化を考慮するために特定のオーバヘッド・バイトを補償するステップからなることを特徴とする方法。
【請求項１９】
請求項６に記載の方法において、該方法はさらに、
順方向誤り訂正開始バイトを該信号フレーム中の所定のオーバヘッド・バイトに挿入するステップと、
該開始バイトの値の関数として順方向誤り訂正処理を可能および不能にするステップとからなることを特徴とする方法。
【請求項２０】
請求項６に記載の方法において、該方法はさらに、
内容を保存するために該信号フレーム中の選択された行中のオーバヘッド・バイトを再配置するステップからなり、該再配置ステップは、該順方向誤り訂正バイトを該選択された行に挿入する前に、オーバヘッド・バイトの内容を該信号フレーム中の選択された行の間でコピーし移動するステップを含み、該方法はさらに、
選択された行中のオーバヘッド・バイトの再配置の結果生じるパリティの変化を考慮するために特定のオーバヘッド・バイトを補償するステップとからなることを特徴とする方法。
【請求項２１】
請求項６に記載の方法において、行中の該セグメントの各々に対応する該順方向誤り訂正バイトは、該所定のオーバヘッド・バイト内でインタリーブされたビットであり、該信号フレームの行中の該多重連続誤りが検出可能であり訂正可能であるように、各順方向誤り訂正バイトは該行中の該セグメントの各々からの順方向誤り訂正ビットを含むことを特徴とする方法。
【請求項２２】
請求項１０に記載の方法において、順方向誤り訂正処理がセクション層または回線層で選択的に可能および不能になることができることを特徴とする方法。
【請求項２３】
光伝送システムのビット誤り率性能を改善する装置であって、該システムによって供給される信号が複数の信号フレームからなり、各信号フレームが所定の数の行を有しており、該装置が、
順方向誤り訂正バイトを信号フレーム内の所定のオーバヘッド・バイトに行毎に挿入し、それによってある特定の行の順方向誤り訂正バイトが該信号フレーム内の先行する行のデータに適用されるようにする手段と、
該特定の行の該順方向誤り訂正バイトのみを処理し、それによって該先行する行内の誤りを検出し訂正する手段とからなる装置。
【請求項２４】
請求項２３に記載の装置において、該挿入手段は順方向誤り訂正符号器からなり、該処理手段は順方向誤り訂正複合器からなることを特徴とする装置。
【請求項２５】
請求項２３に記載の装置において、該処理手段がさらに、行中の該順方向誤り訂正バイトを処理する前に該信号フレームの約１行を保存するメモリからなることを特徴とする装置。
【請求項２６】
請求項２３に記載の装置において、該光伝送システムは、ＳＯＮＥＴによるシステム及びＳＤＨによるシステムからなるグループから選択されたシステムからなることを特徴とする装置。
【請求項２７】
請求項２６に記載の装置において、該信号が、いずれも約１０Ｇｂ／ｓの伝送速度で動作する、ＳＴＳ−１９２信号及びＳＴＭ−６４信号からなるグループから選択されることを特徴とする装置。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、概して光伝送システムに関し、特に高速光伝送システム用誤り訂正スキームに関する。
【０００２】
【発明の背景】
１０Ｇｂ／秒で動作する同期光ネットワーク／同期式デジタル階層（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ／Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ：ＳＯＮＥＴ／ＳＤＨ）システムのような、高伝送速度で動作する光伝送システムは、光増幅器に関連する障害と共に、信号対雑音誤り障害の影響を受けやすいことが知られている。他の問題の中でも、こうした障害は、音声とデータ両方のトラヒックを伝える高速光リンクに許容できないビット誤り率を発生することがある。例えば、多数の光ファイバ増幅器が長距離光通信システムで縦続接続されている場合、結果として生じる光ファイバ増幅器からの雑音の蓄積のため、リンクのビット誤り率の下限（すなわち、達成可能な最低ビット誤り率）が強制的に設定される。
【０００３】
通信システムのチャネル信頼性を改善するために、長年にわたって順方向誤り訂正（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ：ＦＥＣ）が使用されてきた。しかし、ＳＯＮＥＴ／ＳＤＨシステムに順方向誤り訂正を適用することは多くの課題を提起する。すなわち、順方向誤り訂正符号をＳＯＮＥＴ／ＳＤＨ伝送フレームに挿入することは、未使用オーバヘッドの量が制限されていることを考えると非常に困難である。さらに、順方向誤り訂正スキームは、ＳＯＮＥＴ／ＳＤＨシステムの受信機で多量のデータをバッファするかなりの量のメモリを必要とする。ＳＯＮＥＴ／ＳＤＨシステムで順方向誤り訂正の処理に関連する遅延も、特に高速伝送システムの場合問題である。
【０００４】
Ｗ．Ｇｒｏｖｅｒ他によって、「ＳＯＮＥＴ  ＳＴＳ−１端局用誤り訂正符号の設計と特性記述（Ｄｅｓｉｇｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ａｎ  Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ  ｆｏｒ  ｔｈｅ  ＳＯＮＥＴ  ＳＴＳ−１  Ｔｒｉｂｕｔａｒｙ）」（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，  Ｖｏｌ．３８，  Ｎｏ．４，  Ａｐｒｉｌ  １９９０）で説明されている１つの提案されたスキームでは、順方向誤り訂正を同期転送信号ベースで適用することで、ＳＴＳ−１フレーム全体を順方向誤り訂正ブロックにマップする。フレーム全体をマップしなければならないので、遅延は約１２５μ秒以上である。このスキームはまた、順方向誤り訂正符号を保持するＳＴＳ−１フレーム中の未使用オーバヘッド・バイトを必要とする。周知のように、ＳＴＳ−１フレームの未使用オーバヘッドはごく制限されている。このＳＴＳ−１に基づく誤り訂正スキームを使用して、高速伝送を達成するには、実現の複雑さ、バッファの必要性、処理遅延のための問題がある。すなわち、伝送速度が増大すると、必要な順方向誤り訂正ブロックの数も増大し、ひいてはバッファと関連する処理遅延の量も増大する。例えば、この誤り訂正スキームをＳＴＳ−１９２信号に適用すると、１９２のブロック（すなわち、独立した順方向誤り訂正アルゴリズム）と１９２の論理バッファが必要となり、合計バッファ・サイズは百万ビット近くになる。
【０００５】
別の提案されたスキームでは、順方向誤り符号が、ＳＯＮＥＴ  ＳＴＳ−３信号の３つの行（例えば、フレームの３分の１）に適用される。このアプローチは前のアプローチと比較して必要とするオーバヘッドが少ないが、このスキームもやはりフレームの３分の１のバッファを必要とするので関連する遅延は４５μ秒である。さらに、このスキームも３行のブロックを処理する多数の順方向誤り訂正アルゴリズムを必要とする。高速伝送を達成するには、やはり前に述べたのと同じ理由で問題がある。例えば、この誤り訂正スキームをＳＴＳ−１９２信号に適用すると少なくとも６４の順方向誤り訂正アルゴリズムの並列処理と約４１４，７２０ビットのバッファが必要になる。
【０００６】
米国特許第５，５７４，７１７号は、速度の面でＳＯＮＥＴ  ＳＴＳ−３ｃ信号（例えば、１５５ＭＢ／秒）と同等な同期式デジタル階層（ＳＤＨ）同期転送モジュール（ＳＴＭ−１）信号構造に誤り訂正を適用するアプローチを説明している。速度の面でＳＯＮＥＴ  ＳＴＳ−１９２信号と同等なＳＴＭ−６４信号といったより高速な伝送速度を達成することは、バッファの必要（例えば、フレーム全体）と遅延（例えば、約１２５μ秒）のためやはり問題がある。さらに、このスキームは６４の順方向誤り訂正アルゴリズムの並列処理を必要とする。
【０００７】
【発明の概要】
高速光伝送に順方向誤り訂正を適用することに関連するメモリの必要と処理遅延は、本発明の原理により、順方向誤り訂正符号を行毎に高ビット伝送速度信号フレームの未使用オーバヘッド・バイトにマップすることで大きく減少する。順方向誤り訂正符号を信号フレームの行全体に行毎に適用することで、一度に保存する必要があるのは約１行となるので、順方向誤り訂正処理のために必要な合計メモリが減少する。例示としてのアプリケーションとしてＳＯＮＥＴを使用すると、前の装置がＳＯＮＥＴフレーム全体またはＳＯＮＥＴフレームの３分の１のバッファを必要としたのと比較して、順方向誤り訂正処理のためにバッファする必要があるのはＳＯＮＥＴフレーム全体の約９分の１（例えば、９行の中の１行）である。メモリが少なくてすむため順方向誤り訂正を実現するコストと複雑さも少なくなる。さらに、バッファの必要と処理が減少した結果遅延も減少する。
【０００８】
本発明の１つの例示としての実施例では、１フレーム当たり合計３６のＦＥＣブロックの各行について、４つの順方向誤り訂正（ＦＥＣ）ブロックが提供される。各ＦＥＣブロックは合計３２の訂正ビットに対して４バイトの訂正ビットを含んでいる。これら３２の訂正ビットは未使用オーバヘッドにマップされ、信号フレームの１つの行の１つのブロックの誤りを訂正するために使用されるが、その際１つのブロックは行の４分の１を対象にする。その行の他の未使用オーバヘッド・バイトは誤り検出符号を保持するために使用され、順方向誤り訂正の適切な制御を促進する。すなわち、ビット・インタリーブド・パリティ（Ｂｉｔ  Ｉｎｔｅｒｌｅａｖｅｄ  Ｐａｒｉｔｙ：ＢＩＰ）、サイクリック冗長性検査法（Ｃｙｃｌｉｃ  ＲｅｄｕｎｄａｎｃｙＣｈｅｃｋｓ：ＣＲＣ）等といった誤り検出技術を使用して行中の多重誤りを検出し、順方向誤り訂正を不能にすべき時を決定することができる。例えば、単一ビット誤り訂正符号が利用されている場合、１つより多い誤りが検出されたならば誤り訂正を不能にして誤った訂正を避けることができる。他の未使用オーバヘッド・バイトを使用して、帯域内保守能力を提供すること、例えば、受信機で誤り訂正をしかるべく可能または不能にする制御バイトを伝えることもできる。
【０００９】
行毎にマップするアプローチを使用することで、従来の装置と比較して遅延は大きく減少し、誤り訂正処理のために必要なメモリの量も減少する。例えば、一度にバッファし処理する必要があるのは１行だけなので、１０Ｇｂ／秒ＳＴＳ−１９２信号の遅延は約１５μ秒以下（１２５μ秒フレームの約９分の１）に減少し、メモリも約１７Ｋバイトに減少するが、これはどちらもＳＯＮＥＴ／ＳＤＨシステムについて検討された既存の順方向誤り訂正スキームに対する大きな改善である。さらに、本発明の原理によるマップ・スキームは使用するオーバヘッドがかなり少なく、従来の装置の場合のように多数の順方向誤り訂正アルゴリズムの並列処理を必要としない。都合の良いことに、このマップ・スキームは信号の構造を維持し、将来のアプリケーションで使用されるより高い伝送速度の信号と共に、例えば、ＳＴＳ−３／３ｃ、ＳＴＳ−１２／１２ｃ、ＳＴＳ−４８／４８ｃ、ＳＴＳ−１９２／１９２ｃといった様々なペイロード伝送速度に適している。
【００１０】
【発明の詳細な記述】
ここで説明される例示としての実施例はＳＯＮＥＴ／ＳＤＨ  ＳＴＳ−１９２／ＳＴＭ−６４（１０Ｇｂ／秒）信号構造に特に適しており、この例の場合で説明されるが、当業技術分野に熟練した者にはここでの説明から、本発明の原理は他の信号伝送速度や他の信号構造でも利用できることが理解できるだろう。従って、ここで示され説明される実施例は例示のみが目的であって制限するものでない。しかし、本発明の原理はより低速度なＳＯＮＥＴ／ＳＤＨ信号にも適用できるが、低伝送速度信号は高伝送速度信号ほど光障害の影響を受けやすくないと一般に理解されていることに留意されたい。
【００１１】
一般に、順方向誤り訂正の適用には２つの主要な問題点が含まれる。第１に、誤りを訂正しシステムの総合的なビット誤り率性能を改善する適切なデータ冗長性を提供する適切な誤り訂正アルゴリズムを選択しなければならない。本発明の原理と関連して使用され、単一ビット誤り訂正、多重ビット誤り訂正等を提供する多くの周知の順方向誤り訂正アルゴリズムが存在する。一例としてのみであるが、こうした周知のアルゴリズムの中には、ハミング符号、リード−ソロモン符号、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号等が含まれる。適切な順方向誤り訂正アルゴリズムの選択は、当業技術分野に熟練した者には周知の他の要素と共に、アプリケーションについて必要とされるビット誤り訂正のレベルに依存する。
【００１２】
第２に、順方向誤り訂正アルゴリズムをネットワーク信号構造にマップするアプローチを選択しなければならない。ここで示され説明される本発明の実施例は、この第２の問題、すなわち高伝送速度光信号に順方向誤り訂正を配置するマップ・スキームに向けられる。例示としての目的のみで、ここで説明されるネットワーク信号構造はＳＯＮＥＴ  ＳＴＳ−１９２（１０Ｇｂ／秒）信号であるが、他の信号伝送速度と構造も本発明の説明によって検討される。
【００１３】
図１は、持続時間１２５μ秒で９つの行と１７，２８０の列（すなわち、バイト）を含む通常のＳＯＮＥＴ  ＳＴＳ−１９２の１つのフレームである。フレーム１００のフォーマットは周知であり、非常に多くのＳＯＮＥＴに基づいた標準の中で十分に裏付けられている。図示されるように、行１乃至９の最初の５７６列はトランスポート・オーバヘッド１０１のためのバイトを保持し、残りの列は同期ペイロード・エンベロープ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｐａｙｌｏａｄ  Ｅｎｖｅｌｏｐｅ：ＳＰＥ）１０２のためのバイトを保持する。周知のように、トランスポート・オーバヘッド１０１は、行１乃至３のセクション・オーバヘッド１０５と行４乃至９のライン・オーバヘッド１１０を含み、同期ペイロード・エンベロープ１０２には、最初の１９２列のパス・オーバヘッド１２０と残りの列のペイロード・データ１２５が含まれる。ＳＯＮＥＴ  ＳＴＳ−１９２フレーム１００は約１０Ｇｂ／秒の信号伝送速度を有する。
【００１４】
図２は、ＳＯＮＥＴ  ＳＴＳ−１９２信号フレーム１００に適用された順方向誤り訂正マップ・スキームの１つの例示としての実施例を示す概略ブロック図である。一般に、順方向誤り訂正は、順方向誤り訂正バイトをトランスポート・オーバヘッド１０１に以下のように行毎にマップすることで信号フレーム１００に適用される。フレーム１００の合計３６のＦＥＣブロックの各列に対して４つの順方向誤り訂正（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ：ＦＥＣ）ブロック２０５が提供される。Ｘが行番号（１乃至９で示される）、Ｙが列番号（Ａ、Ｂ、Ｃ、Ｄで示される）とすると、ＦＥＣブロック２０５はＦＥＣＸＹのように表される。例えば、ＦＥＣ１Ａ−１Ｄは行１のＦＥＣブロックを表し、ＦＥＣ２Ａ−２Ｄは行２のＦＥＣブロックを表す、等である。図示されるように、ある行のＦＥＣブロック２０５はすぐ前の行に適用される、すなわち、ＦＥＣブロック１Ａ乃至１Ｄは前のフレームの行９を対象にし、ＦＥＣブロック２Ａ乃至２Ｄは現在のフレームの行１を対象にする、等である。トランスポート・オーバヘッド１０１内のＦＥＣブロック２０５の位置は以下より詳細に説明される。
【００１５】
本発明の原理によれば、以下留意されたい若干の例外はあるが、順方向誤り訂正はフレーム１００全体に適用されるので、トランスポート・オーバヘッド１０１とペイロード１０２の両方で誤りが訂正される。４つのＦＥＣブロックが各行を対象にするので、各ＦＥＣブロックは行の４分の１すなわち３４，５６０ビットを対象にする、すなわち、（（１７，２８０バイト／行）×（８ビット／バイト））／（４ブロック／行）である。例えば、行２のＦＥＣブロック２Ａは、行１にあるビットの４分の１を対象にする。以下より詳細に説明されるように、行２のＦＥＣブロック２Ａは、行２のＦＥＣ訂正ビットを対象にし、行１のＦＥＣ訂正ビットは対象にしない。
【００１６】
図２は本発明の原理による１つの例示としての実施例を示すだけであることに留意されたい。本発明の変形や修正が当業技術分野に熟練した者には明らかであり、ここでの説明によって考察される。例えば、各行の４つより多いＦＥＣブロックが使用されることや、１つだけのＦＥＣブロックが使用されることがある。各行のＦＥＣブロックの適切な数の決定は、少し挙げただけでも、使用される順方向誤り訂正符号の種類、行中の利用可能なオーバヘッド、装置実現のために使用される技術の状態等を含むいくつかの考慮事項に依存する。いずれにしても、順方向誤り訂正アルゴリズムの並列処理に関連する複雑さは、本発明の原理により従来の装置と比較して大きく減少する。一例として１行について４つのＦＥＣブロックを使用すると、行毎の処理では各行について同じ順方向誤り訂正回路の再使用が考慮されているため、一度に実行しなければならない順方向誤り訂正処理は４つだけである。
【００１７】
図３Ａは、本発明の例示としての実施例による１つのＦＥＣブロック３００に対するバイト割り当ての１つの例を示す。図示されるように、ＦＥＣブロック３００は、合計３２の訂正ビットに対して訂正ビットの４つのバイト３０１乃至３０４を含んでいる。これら３２の訂正ビットは１つのＳＴＳ−１９２行の１つのブロックの誤りを訂正するために使用されるが、ここで１つのブロックは行の４分の１すなわち３４，５６０ビットを含んでいる。その結果、ＳＴＳ−１９２行全体の誤りを訂正するために４つのＦＥＣブロックが使用される。ＦＥＣブロックに対する３２の訂正ビットは１つの例示としての実施例に過ぎず、選択される順方向誤り訂正符号の種類と強さによってはより多くの訂正ビットが使用されることもあることに留意されたい。
【００１８】
各行の対応するブロックの誤りを訂正するために使用される訂正ビットに加えて、誤り検出符号も、訂正ビットに沿って行の対応するトランスポート・オーバヘッドにマップされることがある。例えば、ビット・インタリーブド・パリティ（Ｂｉｔ  Ｉｎｔｅｒｌｅａｖｅｄ  Ｐａｒｉｔｙ：ＢＩＰ）、サイクリック冗長性検査法（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋｓ：ＣＲＣ）および、多重誤りを検出する他の周知の符号化技術といった誤り検出技術が利用され、行中の誤りの数が使用される順方向誤り訂正符号のビット誤り訂正能力を超えない時だけ順方向誤り訂正が可能になるようにする。説明を簡単にするために、８ビットのビット・インタリーブド・パリティ（ＢＩＰ−８）が例示としての実施例として使用される。しかし、この特定の実施例は例示のみが目的であって制限するものでないことに留意されたい。
【００１９】
図３Ｂは、対応するデータのブロックとＦＥＣ訂正ビットに対してパリティを提供するために使用されるビット・インタリーブド・パリティ（ＢＩＰ−８として示される）の１つの可能な実現例を示す。図示されるように、ＢＩＰ−８ブロック３２５は、ＢＩＰ−８パリティ・ビットの４つのバイト３２６乃至３２９を含んでいるが、ここで、ＢＩＰ−８パリティ・ビットの各バイトは行中のＦＥＣブロック３００、例えば、ＦＥＣブロックＡ、Ｂ、ＣおよびＤの１つに対応する。その結果、各ＢＩＰ−８パリティ・バイト３２６乃至３２９は、ＦＥＣブロックに対応する３２のＦＥＣ訂正ビットを含む、行中の３４，５６０ビットに対するパリティを提供する。以下より詳細に説明されるように、ＢＩＰ−８パリティは、順方向誤り訂正が可能な時と不能な時を適切に制御するために使用される。例えば、ＢＩＰ−８パリティが、行中に順方向誤り訂正アルゴリズムの能力を超える多重誤り、すなわちアルゴリズムが２ビットの誤り訂正能力を有する時、３つの誤りを検出した場合、順方向誤り訂正は不能になり、誤った訂正または偽の訂正を防止する。
【００２０】
図３Ｃは、ＳＴＳ−１９２信号の行全体に対応するＦＥＣマップ３５０の例を示す。この実施例で示されているように、ＦＥＣマップ３５０には各行にマップされる合計２０のＦＥＣバイトが含まれる。より詳しく言うと、ＦＥＣマップ３５０は、各々が図３Ａに示すような４つのＦＥＣバイトを有し行の４分の１に対応する４つのＦＥＣブロック３００と、図３Ｂに示すような、４つのＦＥＣブロック３００に対するパリティと対応するデータを提供する４つのＢＩＰ−８パリティ・バイトを含むＢＩＰ−８ブロック３２５とを含んでいる。すなわち、各ＳＴＳ−１９２行で、ＦＥＣマップ３５０中のＦＥＣ訂正ビットとＢＩＰ−８パリティ・ビットを保持する２０バイトのトランスポート・オーバヘッドが必要になる。
【００２１】
上記のバイトの定義は順方向誤り訂正をＳＴＳ−１９２信号にマップする一例を示したものに過ぎないことに留意されたい。他の修正がここでの説明と一貫してなされ得る。例えば、バイトの定義は、選択された特定の順方向誤り訂正アルゴリズムの強さによって変化する。このマップ・スキームに従って順方向誤り訂正バイトを伝える未使用オーバヘッドを最も有効に使用するために、選択された順方向誤り訂正アルゴリズムが行当たり２４を超えるオーバヘッド・バイトを使用しないことが考慮されるが、以下説明されるように、より多くの未使用オーバヘッドが利用可能である。
【００２２】
再び図２を参照すると、ＳＴＳ−１９２フレーム１００のトランスポート・オーバヘッドへのＦＥＣバイトの特定の配置、すなわち行／列マップの１つの例示としての実施例が示される。この実施例で示されるようなＦＥＣバイトの特定の配置は順方向誤り訂正をマップする１つの最適な解決法を提供するが、この実施例は例示のみを目的とするものであって制限するものでなく、他の代替配置も可能である。ＳＴＳ−１９２フレーム１００の行４には未使用オーバヘッドがないため、ＦＥＣバイトをＳＴＳ−１９２フレーム１００に最適マップするためには、行４のＦＥＣバイトの配置は行１乃至３および５乃至９のＦＥＣバイトの配置とは異なって扱われるべきである。
【００２３】
図２に示されるように、ＦＥＣバイトは、ＳＴＳ−１９２フレーム１００の行１乃至３の未使用セクション・オーバヘッドと行５乃至９の未使用ライン・オーバヘッドに配置される。説明を完全にするために、これらの行のＦＥＣバイトの詳細な配置が、さらに同等伝送速度のＳＤＨ信号、すなわち１０Ｇｂ／ｓ  ＳＴＭ−６４信号を参照して説明される。ＳＤＨ  ＳＴＭ−６４フレームのフォーマットは周知であり、ＳＤＨ関連標準の中で十分に裏付けられている。すなわち、ＳＯＮＥＴおよびＳＤＨ両方のフォーマットの特定のマップ・ロケーションの参照は当業技術分野に熟練した者には理解されるだろう。
【００２４】
すなわち、行１乃至３および５乃至９のブロックＡに対応するＦＥＣバイト２０５（すなわちＦＥＣ１Ａ、２Ａ、３Ａ、５Ａ、６Ａ、７Ａ、８Ａ、９Ａ）は列４４９乃至４５２（３８４＋６５乃至３８４＋６８）と列４６５（３８４＋８１）にマップされる。ＳＤＨ同等ＳＴＭ−６４信号の場合、これらのＦＥＣバイトはロケーションＳ（１乃至３および５乃至９、８、１乃至４および１７）にマップされるが、ここでＳ（ｘ、ｙ、ｚ）はｘ＝行（１乃至９）、ｙ＝複数列（１乃至９）および深さ（１乃至６４）によって定義される。同様に、行１乃至３および５乃至９のブロックＢに対応するＦＥＣバイト２０５（すなわちＦＥＣ１Ｂ、２Ｂ、３Ｂ、５Ｂ、６Ｂ、７Ｂ、８Ｂ、９Ｂ）は列４５３乃至４５６（３８４＋６９乃至３８４＋７２）と列４６６（３８４＋８２）にマップされる。ＳＤＨ同等ＳＴＭ−６４信号の場合、これらのＦＥＣバイトはロケーションＳ（１乃至３および５乃至９、８、５乃至８および１８）にマップされる。行１乃至３および５乃至９のブロックＣに対応するＦＥＣバイト２０５（すなわち、ＦＥＣ１Ｃ、２Ｃ、３Ｃ、５Ｃ、６Ｃ、７Ｃ、８Ｃ、９Ｃ）は列４５７乃至４６０（３８４＋７３乃至３８４＋７６）と列４６７（３８４＋８３）にマップされる。ＳＤＨ同等ＳＴＭ−６４信号の場合、これらのＦＥＣバイトはロケーションＳ（１乃至３、５乃至９、８、９乃至１２および１９）にマップされる。最後に、行１乃至３および５乃至９のブロックＤに対応するＦＥＣバイト２０５（すなわち、ＦＥＣ１Ｄ、２Ｄ、３Ｄ、５Ｄ、６Ｄ、７Ｄ、８Ｄ、９Ｄ）は、列４６１乃至４６４（３８４＋７７乃至３８４＋８０）と列４６８（３８４＋８４）にマップされる。ＳＤＨ同等ＳＴＭ−６４信号の場合、これらのＦＥＣバイトはロケーションＳ（１乃至３および５乃至９、８、１３乃至１６および２０）にマップされる。
【００２５】
ＦＥＣ開始バイト４００（ＦＥＣ訂正制御バイトとも呼ばれる）が使用され、ＳＯＮＥＴフレーム内の３６のブロックすべてについて順方向誤り訂正の可能／不能を制御する。１つの例示としてのマップ・スキームでは、ＦＥＣ開始バイト４００はＳＴＳ−１９２フレームの行１、列４６９（３８４＋８５）または同等ＳＴＭ−６４の位置Ｓ（１、８、２１）にマップされる。図４に示されるように、ＦＥＣ開始バイト４００のバイトの定義の例は８つのアクティビティ・ビット４０１を含んでいる。動作の際、ＦＥＣ開始バイト４００は、アプリケーションがトラヒックのヒットを発生せずに訂正を使用可能または不能にする必要がある場合、有益に使用できる。
【００２６】
図２、図５および図６は共に、フレーム１００の行４のＦＥＣバイトの１つの最適なマップを示す。行４には行１乃至３および５乃至９のような未使用オーバヘッドは含まれないので、行４のＨ１バイトを使用する代替マップ・スキームが検討される。図５は、行４のＨ１バイト５００の通常のバイト構成の１つを示す。このマップ・スキームの目的で、ＦＥＣバイトが行４のＨ１バイト５００のＳ０ビット・ロケーション５０１で保持されるよう考案される。より詳しく言うと、行４ライン・オーバヘッドの１６０の連続Ｈ１バイトのＳ０ビットが、行４の２０のＦＥＣバイト（すなわち２０バイト×８ビット／バイト）を保持するために使用されなければならない。図６は、行４の１つのＦＥＣブロック６００に対する概略マップ・スキームを示すが、ここでは３２の訂正ビットがロケーション６０１のＳ０ビットの内容を置換する。
【００２７】
行４のＦＥＣバイトを保持するためにＨ１バイトを選択し、Ｈ１バイトの中のＳ０ビットを選択したことは１つの例示としての実施例を表すのみであることに留意されたい。例えば、他のオーバヘッド・バイトを使用することもできる。さらに、Ｈ１バイト中のＳ１ビットを、Ｓ０ビットについて説明したのと同じ方法で使用することもできる。また他の代替実施例では、Ｓ０およびＳ１ビットを一緒に使用して、半分の数の連続Ｈ１バイト・フレーム（すなわち８０）だけが必要になるようにすることもできる。
【００２８】
再び図２を参照すると、行４のブロックＡ乃至Ｄに対応するＦＥＣバイト２０５（すなわち、ＦＥＣ４Ａ、４Ｂ、４Ｃ、４Ｄ）が、ＳＴＳ−１９２フレーム１００の列３３乃至１９２に対応するライン・オーバヘッドの最後の１６０のＨ１バイト、または、同等ＳＤＨ信号フォーマットでは位置Ｓ（４、１、３３）乃至Ｓ（４、３、６４）にマップされる。より詳しく言うと、行４のブロックＡ（すなわちＦＥＣ４Ａ）に対応するＦＥＣバイトが列３３乃至６４および１６１乃至１６８にマップされ、ＦＥＣ４Ｂに対応するＦＥＣバイトが列６５乃至９６および１６９乃至１７６にマップされ、ＦＥＣ４Ｃに対応するＦＥＣバイトが列９７乃至１２８および１７７乃至１８４にマップされ、ＦＥＣ４Ｄに対応するＦＥＣバイトが列１２９乃至１６０および１８５乃至１９２にマップされる。ＳＤＨアプリケーションの場合、当該標準に従って、ＳＳビットの不整合をＳＴＭ−６４インタフェースについて不能にする必要があり得ることに留意されたい。
【００２９】
行４のＳ０オーバヘッド・ビットはＦＥＣバイトによって上書きされるが、上書きされたバイトは、以下説明されるような再配置を使用して保存される。再配置はまた予想的に使用され、将来標準が変化して現在定義されていないオーバヘッド・バイトが特定の使用のために定義される事態に対応する。１つの例が以下説明されるＺ０成長バイトである。再配置は比較的簡単な処理で、上書きされたバイトとビット・ロケーションがコピーされて他のタイムスロット、例えば、別の行にマップされ、その後コピーされてＦＥＣ処理が完了した後もとのタイムスロットに戻される。従ってこの再配置技術は、上書きされたオーバヘッド（例えば、Ｓ０ビット）の内容を、将来定義され得る現在未定義のオーバヘッドと共に保存できる。従って、本発明の原理は、信号構造等の将来の変化に対して事実上「将来を保証されている」と言える。
【００３０】
例えば、ＦＥＣ開始バイト４００（図４）と行１のブロックＡ乃至Ｄに対するＦＥＣバイト２０５（すなわちＦＥＣ１Ａ、１Ｂ、１Ｃ、１Ｄ）をマップすると、Ｚ０成長バイトが上書きされる。このＺ０成長バイトが後で定義されるならば、着信Ｚ０バイトの内容を保存することが望ましくなる。これは、上書きされるＺ０バイトの内容を別の行の未使用オーバヘッド、例えば行２の「ナショナル・ユーズ」バイトにコピーする再配置を通じて達成される。ＦＥＣ復号化の完了後、Ｚ０バイトの内容は逆の形で行１のもとのタイムスロットに戻される。
【００３１】
同様に、行４のＦＥＣバイト２０５をマップすると前に説明されたようにＳ０ポインタ・ビットが上書きされる。着信Ｓ０ビットの内容を保存する必要が生じたならば、その内容を別の行、例えば行５の未使用オーバヘッドに移動することができる。ＦＥＣ復号化の完了後、その内容は行４のＳ０ビット・ロケーションにコピーして戻される。上記の例は、上書きされたビットとバイトの内容を保存する２つの可能な再配置のシナリオを示したものに過ぎない。
【００３２】
図７および図８は、本発明の１つの例示としての実施例による順方向誤り訂正マップの操作の例を示す概略流れ図である。すなわち、図７は、送信機能に関連してＦＥＣ符号器７２５によって実行されるＦＥＣ符号化機能を示し、図８は、受信機能に関連してＦＥＣ復号器８２５によって実行される復号化機能を示す。
【００３３】
動作の際、図７に示されるように、ライン・オーバヘッド送信バイトの処理（ブロック７０１）、Ｂ２バイトの計算と挿入（ブロック７０２）およびセクション・オーバヘッド送信バイトの処理（ブロック７０３）が、ＳＯＮＥＴ／ＳＤＨ関連標準による周知の処理技術を使用して実行される。セクション・オーバヘッド送信バイトの処理（ブロック７０３）の後、Ｚ０バイトが、前に説明した方法で再配置される（ブロック７０４）、例えば、行１のＺ０バイトの内容がコピーされ、行２のタイムスロットに挿入される。同様に、行４のＨ１バイトのＳ０ビットが、そのビットの内容を行５にコピーし挿入することで保存される（ブロック７０５）。Ｓ０ビットが再配置された後、Ｓ０の再配置によって、Ｂ２バイトの補償が実行される（ブロック７０６）。Ｂ２バイトの補償は以下より詳細に説明される。
【００３４】
次にブロック７０７で示されるように、ＦＥＣ訂正ビットが計算されフレームに挿入される。すなわち、１６のＦＥＣ訂正バイト（すなわち、行の各ブロックに対して４つのＦＥＣ訂正バイト）が適切なロケーションにマップされる。ＦＥＣ  ＢＩＰ−８パリティ・バイトはこの時点では挿入されないことに留意されたい。ＦＥＣ訂正ビットの挿入後、ＦＥＣ訂正ビットの挿入によってＢ２バイト補償が実行される（ブロック７０８）。次にブロック７０９で示されているように、ＦＥＣ  ＢＩＰ−８パリティ・バイトが対応するＦＥＣブロックにわたって挿入される。ＦＥＣ  ＢＩＰ−８の挿入によってＢ２バイト補償が再び実行される（ブロック７１０）。行１のオーバヘッドは他の行のようにスクランブルされていないので、行１のＦＥＣブロック、例えば、ＦＥＣ１Ａ乃至１Ｄは（ブロック７１１に示されているように）交換可能固定パターンによって排他的論理和演算（ＸＯＲ）され、すべてゼロビットのストリングの発生を防止する。例えば、固定パターンは１−０（「１０」）交互パターンである。次に、ブロック７１２に示されるようにＦＥＣ開始バイトが挿入される。ブロック７１３で表されるように、再生器バイパス・モードが適用される場合、ＦＥＣオーバヘッド・バイト、ＦＥＣ開始バイトおよび再配置されたＺ０バイトとＳ０ビットは変更されずに通過する。
【００３５】
次にＢ１バイト挿入（ブロック７１４）とＳＯＮＥＴスクランブル（ブロック７１５）が、周知のＳＯＮＥＴ／ＳＤＨ処理技術を使用して実行される。ここで示され説明されている実施例の場合、Ｂ２バイトの補償（例えば、ステップ７０６、７０８、７１０）と検査ビットの挿入後のＢ１バイトの計算と挿入（ステップ７１４）が行われ、Ｂ１およびＢ２バイトを送信のためそのまま保持することに留意されたい。
【００３６】
図７に示されるように、ブロック７０４乃至７１３の機能は、ここで機能的にブロック７２５として表されるＦＥＣ符号器に組み込まれ実施される。ＦＥＣ符号器（ブロック７２５）は、ハードウェア、ソフトウェア、特定用途向けＩＣ（ＡＳＩＣ）またはそれらの組み合わせによって行われる周知の技術を使用して実現される。
【００３７】
図８を参照すると、システムの受信機能に関連するＦＥＣ復号化機能が示される。動作の際、ＳＯＮＥＴ／ＳＤＨフレーム指示（ブロック８０１）とＳＯＮＥＴ／ＳＤＨデスクランブル（８０２）が、ＳＯＮＥＴ／ＳＤＨ関連標準による周知の処理技術を使用して実行される。デスクランブル後、ＦＥＣ開始バイトが配置され（ブロック８０３）、開始バイトの値によって、順方向誤り訂正が訂正可能になるか、または図示されるように不能になる。行１のＦＥＣブロック、すなわちＦＥＣ１Ａ乃至１Ｄは、ブロック８０４で図示され上記で説明されたように交換可能固定パターンによって排他的論理和演算（ＸＯＲ）される。次にＦＥＣＢＩＰ−８パリティ・バイトがデータの対応するブロックに対して計算される（ブロック８０５）。前に説明したように、ＦＥＣ  ＢＩＰ−８パリティは、多重誤りを検出し、検出された誤りの数が選択された順方向誤り訂正アルゴリズムの訂正能力内かによって順方向誤り訂正を適切に可能または不能にするために使用される。
【００３８】
データの保存（ブロック８０６）後、ＦＥＣ訂正ビットが計算され（ブロック８０７）誤りのロケーションを決定する。誤り訂正が不能になっていないとすれば、ブロック８０８に示されるようにビット誤りの訂正が行われる。誤り訂正が完了すると、Ｂ１バイトが、周知のＳＯＮＥＴ／ＳＤＨ処理技術を使用して計算され比較される。次にＺ０バイトとＳ０ビットが、内容を対応する行にコピーして戻すことで、それぞれブロック８１０と８１１に示されるように再配置される。Ｓ０ビットの再配置後、Ｓ０バイトの再配置によってＢ２バイトの補償が実行される（ブロック８１２）。例えば、Ｂ２バイトは行４からＦＥＣ訂正ビットを除去する補償が必要である。次に他のセクション・オーバヘッド受信バイト処理（ブロック８１３）、Ｂ２バイト計算（ブロック８１４）およびラインオーバヘッド受信バイト処理（ブロック８１５）が周知のＳＯＮＥＴ／ＳＤＨ処理技術を使用して実行される。
【００３９】
図８に示されるように、ブロック８０３乃至８１２の機能は、ここで機能的にブロック８２５として表されるＦＥＣ復号器に組み込まれ実施される。ＦＥＣ復号器（ブロック８２５）は、ハードウェア、ソフトウェア、特定用途向けＩＣ（ＡＳＩＣ）またはそれらの組み合わせによって行われる周知の技術を使用して実現される。
【００４０】
前に説明したように、この実施例ではＢ１およびＢ２バイトは送信のためそのままに保持される。すなわち、ＦＥＣバイトの再配置と挿入を考慮してＢ２バイトを補償しなければならない。例えば、行４のＳ０ビットの内容を行５に移動することは該当する行５のビット・ロケーションの内容、例えば、タイムスロットの上書きに帰結するので、Ｓ０の再配置によるＢ２バイト補償（ブロック７０６）が必要になる。その結果、例えば、上書きされた行５のタイムスロットをＢ２のパリティから引き算することで、行５の中の正確なパリティを維持するＢ２バイト補償が必要になる。同様に、ＦＥＣバイトの挿入（ブロック７０８）後、行４の中の正確なパリティを維持するＢ２バイト補償が必要になる。ある実現例では、タイムスロット間の内容のシフトは、シフトを実行するタイムスロットを選択する基準となるＢ２パリティに必ずしも影響しないことに留意されたい。
【００４１】
前に示したように、ここで示され説明された実施例は例示のみを目的としており制限するものでない。例えば、上記で説明された実施例では、５つのＦＥＣバイト（４バイトの訂正ビットと１バイトのＢＩＰ−８パリティ）がある行の４つのブロックの各々についてマップされるので、各行で合計２０のＦＥＣバイトがマップされる。しかし、本発明の原理によるマップ・スキームを使用してマップできるＦＥＣバイトは行当たり４８までであることに留意されたい。従って、行当たりのブロックの数とブロック当たりのＦＥＣバイトの数はアプリケーションのために選択された特定の順方向誤り訂正符号と前に説明されたそれ以外の要素によって変化する。本発明の原理によってＳＴＳ−１９２信号にマップできる適切な順方向誤り訂正アルゴリズムの多くの例の１つは、二重ビット誤り訂正ＢＣＨ符号（すなわち、ＢＣＨ−２）である。本発明のマップ・スキームと共にＢＣＨ−２符号を使用することに関連する性能上の利点が図９および図１０に示される。すなわち、図９は、入力ビット誤り率（ＢＥＲ）と、１６の符号長さ、すなわち１６訂正バイトを有するＢＣＨ−２符号を使用した訂正後の出力ＢＥＲのグラフを示す。図１０は、訂正されたものとされていないもの両方のビット誤り率を信号対雑音比（ＳＮＲ）の関数として示す。図示されるように、曲線９０１は訂正されていないビット誤り率を表し、曲線９０２は本発明の原理による単一誤り訂正ハミング符号を使用して訂正されたビット誤り率を表し、曲線９０３は本発明の原理による二重ビット誤り訂正ＢＣＨ−２符号を使用して訂正されたビット誤り率を表す。性能上の利点は当然、選択される順方向誤り訂正符号の種類と強さによって変化する。従って、図９および図１０に示される性能上の利点は例示のみを目的としており制限するものでない。
【００４２】
本発明の他の実施例によれば、図１１に示されるように、順方向誤り訂正ブロックをビット・インタリーブすることで、バースト誤り訂正能力が得られる。すなわち、多重連続ビット誤りが異なった順方向誤り訂正ブロックにマップされ、各順方向誤り訂正ブロックが多重誤りを訂正できるため、ビット・インタリーブはバースト誤り訂正能力を改善する。
【００４３】
前に示したように、順方向誤り訂正はＳＯＮＥＴフレーム全体に適用できるので、一部の例外を除いて、トランスポート・オーバヘッドとペイロード両方の誤りが訂正できる。一般に、ＦＥＣブロックはＦＥＣ開始バイト、ＦＥＣ  ＢＩＰ−８バイト、行１乃至３のセクション・オーバヘッド、Ｂ２バイトおよび再配置されたＺ０バイトとＳ０ビットを対象にしない。例えば、ＦＥＣ開始バイトは、例えば、設備の欠陥の結果伝送中に値が変化することがある。すなわち、ＦＥＣを開始バイトに適用すると誤った訂正を生じることがある。
【００４４】
ライン終端要素対ライン終端要素能力が望ましい場合、セクション・オーバヘッドもＦＥＣブロックの対象にならない。例えば、セクション・オーバヘッドが再生器（例えば、セクション終端要素）で上書きされると、ＦＥＣブロックが上書きされたバイトを対象にしていた場合、誤った訂正を生じることがある。その結果、セクション・オーバヘッド行がＦＥＣブロックの対象になる場合、再生器は常にＦＥＣ復号化と符号化を提供する必要があり、それは付加的な遅延を追加する。従ってセクション・オーバヘッドは次のように処理される。
【００４５】
１つの例示としての実施例では、行１乃至３のセクション・オーバヘッド・バイトはＦＥＣ符号化と復号化の目的でゼロであることが想定されている。すなわち、セクション・オーバヘッド・バイトに対応する各ＦＥＣ訂正ビットにはゼロが割り当てられている。すなわち、再生器は、何らＦＥＣ符号化またはＢ２バイト補償を行わず、ＦＥＣ訂正バイトとＦＥＣ開始バイト、再配置されたＺ０バイト、ＦＥＣ  ＢＩＰ−８バイトを単純に通過させる。このアプローチを使用するとセクション・オーバヘッド中の誤りは訂正されないが、さもなければ再生器でのＦＥＣ復号化と符号化の結果発生しかねない付加的な遅延は避けられる。
【００４６】
アプリケーションによっては、再配置のためＦＥＣブロックがＢ２およびＺ０バイトとＳ０ビットを対象にしないことが望ましいことがある。その場合、これらのバイトとビットは次のように処理される。Ｂ２バイトは、ＦＥＣ符号化と復号化両方についてゼロであることが想定される。この実現例は、ＦＥＣ計算機能について補償された後Ｂ２からの帰還経路の一部を除去する役目を果たす。Ｚ０バイト（行１）とＳ０ビット（行４）は再配置され、前に説明したように内容が保存される。従って、受信方向では、保存された値は訂正されず、Ｚ０とＳ０の内容を上書きする。
【００４７】
ＦＥＣ  ＢＩＰ−８は訂正を行うべきかを判定するために使用されるので、ＦＥＣ  ＢＩＰ−８バイトも符号化と復号化の見通しからゼロであることが想定される。従って、受信方向では、ＦＥＣ  ＢＩＰ−８バイトはＦＥＣ復号化と訂正の前に処理される。その結果、ＦＥＣ  ＢＩＰ−８パリティ・バイトの訂正によって付加される値はない。
【００４８】
順方向誤り訂正スキームを他の種類の信号に適用する場合、特定の信号に対する演算または信号構造の制限によって同様の例外が必要になることがある。その結果、特定の例外によって、ある信号構造に対するマップ・アプローチと順方向誤り訂正の適用を修正する際に、上記で説明されたのと同様の技術が利用されることがある。やはり上記で説明された技術は例示のみを目的としており制限するものでないことに留意されたい。例えば、すべてをゼロにするアプローチの代わりにすべてを１にするアプローチが使用されることがある。
【００４９】
本発明の他の実施例によれば、順方向誤り訂正を別の基準に基づいて可能または不能にすることも可能である。例えば、順方向誤り訂正は、ＦＥＣ開始バイトの値、設備の欠陥、ＦＥＣ  ＢＩＰ−８誤りのカウント、ＦＥＣシンドローム誤り、ハードウェア／ソフトウェアの指令等に基づいて可能／不能にすることができる。他の利点の中でもとりわけ、本発明の原理による順方向誤り訂正の適切な制御は、誤った訂正、例えば誤りの増加を防止し、性能監視カウント精度を改善することができる。
【００５０】
順方向誤り訂正スキームの遅延を最小にすることは、多くのＳＯＮＥＴアプリケーションに対する重要な問題点である。例えば、仮想連結は、多くのＳＴＳ−１信号を、連続バンドルとして保持せずにグループとして処理する方法であるが、ＳＴＳ−１信号間の差動遅延が最小であることを必要とする。保護スイッチングは、遅延の影響を非常に受けやすいもう１つのアプリケーションである。例えば、ハードウェアによる保護スイッチングのスイッチング決定とヒットレス保護スイッチング・スキームは遅延を最小にして行わなければならない。保護スイッチング・スキームの中には、双方向回線交換リングのように、ＳＯＮＥＴオーバヘッドのＫ１／Ｋ２バイトに保持されたハンドシェーキング・プロトコルを必要とするものがある。その結果、これらのバイトはネットワーク要素間でできるだけ高速に送信しなければならない。伝播遅延が増大すると、Ｋ１／Ｋ２バイトの転送が長くかかるので、スイッチング時間も長くなる。これらと他の遅延の影響を受けやすいアプリケーションの観点から、本発明の原理によるマップ・スキームは有利に適用され、システムの総合的なビット誤り率を改善する一方で、極めて低い遅延を達成する。
【００５１】
本発明の他の実施例によれば、規定可能順方向誤り訂正能力が提供されるが、そこでは順方向誤り訂正処理が、アプリケーションによってＳＯＮＥＴセクション層かＳＯＮＥＴ回線層で行われる。例えば、回線層での順方向誤り訂正処理は、総合的なネットワークの遅延が最も重要な問題点である時有利なことがある。例えば、本発明の原理により回線層で処理が行われる場合、再生器で通過機能が利用され、ＳＯＮＥＴフレームの最初の３つの行の順方向誤り訂正バイトが通過する。逆に、セクション層での順方向誤り訂正処理は、総合的なネットワークの遅延ができる限り低いビット誤り率を達成することほど重要でない場合、有利なことがある。
【００５２】
行毎に順方向誤り訂正をマップするここで示され説明された実施例は、当業技術分野に熟練した者に周知の技術を使用する装置とシステムに組み込まれる。例えば、順方向誤り訂正マップ・スキームは、ＳＯＮＥＴまたはＳＤＨ端末ネットワーク要素用のＶＬＳＩ技術を使用する特定用途向けＩＣ（ＡＳＩＣ）において実施される。
【００５３】
上記で説明された特定の実施例とアプリケーションは本発明の原理を示すものに過ぎないことを理解されたい。当業技術分野に熟練した者には、他の信号構造や伝送速度について、ここでの説明の精神と範囲から逸脱することなく他の適切な実現例を考案することができる。例えば、ここでの説明と一貫する様々なＦＥＣ訂正ビットとビット・インタリーブド・パリティ・ビットについてマップ・ロケーションを修正することで、本発明の原理をＳＴＳ−１９２／ＳＴＭ−６４以外のＳＯＮＥＴおよびＳＤＨ信号伝送速度について利用することができる。さらに、本発明の原理は順方向誤り訂正の行毎のマップが適用可能な任意の種類の信号構造に適用され、メモリの必要と関連する遅延を最小にしつつビット誤り率性能を改善する。従って、本発明の範囲は以下の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】通常のＳＯＮＥＴ  ＳＴＳ−１９２信号フレームの例を示す概略ブロック図である。
【図２】本発明の原理による、ＳＯＮＥＴ  ＳＴＳ−１９２信号に対する順方向誤り訂正マップ・スキームの１つの例示としての実施例の概略ブロック図である。
【図３Ａ】本発明の１つの例示としての実施例による順方向誤り訂正バイト割り当ての概略ブロック図である。
【図３Ｂ】本発明の１つの例示としての実施例による順方向誤り訂正バイト割り当ての概略ブロック図である。
【図３Ｃ】本発明の１つの例示としての実施例による順方向誤り訂正バイト割り当ての概略ブロック図である。
【図４】本発明の原理による順方向誤り訂正開始バイトの１つの例を示す図である。
【図５】本発明の１つの例示としての実施例による順方向誤り訂正ビットを配置するために使用される通常のＳＯＮＥＴ  ＳＴＳ−１９２バイトの例を示す図である。
【図６】本発明の原理によって、選択された順方向誤り訂正ビットをＳＯＮＥＴ  ＳＴＳ−１９２信号に配置するマップ・スキームの別の例示としての実施例を示す概略ブロック図である。
【図７】それぞれ本システムの送信および受信機能に関連する符号化および復号化機能を示す概略流れ図である。
【図８】それぞれ本システムの送信および受信機能に関連する符号化および復号化機能を示す概略流れ図である。
【図９】本発明の１つの例示としての実施例によって達成されるビット誤り率を示すグラフの図である。
【図１０】本発明の例示としての実施例によって達成される信号対雑音比を示すグラフの図である。
【図１１】本発明の原理によるマップ・スキーム用のインタリーブ・シーケンスを示すグラフの図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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