(57)【特許請求の範囲】
【請求項１】
データの読み出し、書き込み機能を有する半導体記憶装置において、
書き込み用コモンデータ線対の信号を入力とする書き込み終了検出手段を備え、該書き込み終了検出手段は、メモリアレイに対する書き込み用カラム選択スイッチと等価な性能を有するＭＯＳトランジスタスイッチと、メモリアレイ内のデータ線と等価な遅延特性を有する模擬線路手段と、メモリアレイ内のメモリセルと等価な書き込み時間特性を有する模擬メモリ手段と、書き込み終了信号を出力するバッフア手段とを含み、
前記模擬メモリ手段を駆動して、前記模擬メモリ手段の一方の記憶ノードの信号を書き込み終了信号として前記バッフア手段から出力することを特徴とする半導体記憶装置。
【請求項２】
データの読み出し、書き込み機能を有する半導体記憶装置において、
書き込み用コモンデータ線対の信号を入力とする書き込み終了検出手段を備え、該書き込み終了検出手段は、メモリアレイに対する書き込み用カラム選択スイッチと等価な性能を有するＭＯＳトランジスタスイッチと、メモリアレイ内のデータ線と等価な遅延特性を有する模擬線路手段と、メモリアレイ内のメモリセルと等価な書き込み時間特性を有するフリップフロップ手段と、書き込み終了信号を出力するバッフア手段とを含み、
前記フリップフロップ手段を駆動して、前記フリップフロップ手段の一方の記憶ノードの信号を書き込み終了信号として前記バッフア手段から出力することを特徴とする半導体記憶装置。
【請求項３】
データの読み出し、書き込み機能を有する半導体記憶装置において、
書き込み用コモンデータ線対の信号を入力とする書き込み終了検出手段を備え、該書き込み終了検出手段は、コモンデータ線信号の一方が高レベルで他方が低レベルのとき、低レベルの信号を出力するＥＮＯＲ回路と、メモリアレイ内のメモリセルと等価な書き込み時間特性を有するフリップフロップ手段と、書き込み終了信号を出力するバッフア手段とを含み、
前記フリップフロップ手段を駆動して、前記フリップフロップ手段の一方の記憶ノードの信号を書き込み終了信号として前記バッフア手段から出力することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係り、特に、書き込み時間を短縮することが可能で、低消費電力のスタティック型の半導体記憶装置（以下、ＳＲＡＭという）に関する。
【０００２】
【従来の技術】
ＳＲＡＭの書き込みに関する従来技術として、例えば、特開平０５−１６６３７６号公報等に記載された技術が知られている。
【０００３】
図１０は従来技術のＳＲＡＭの書き込みの動作を説明するタイムチャートであり、以下、図１０を参照して従来技術によるＳＲＡＭの書き込みの動作を説明する。図１０において、ＡＤは外部アドレス信号、ＷＥ￣は外部書き込み信号、Ｄｉｎは外部書き込みデータ、Ｗ￣は内部書き込み信号、Ｄは内部書き込みデータである。なお、￣はその前に示す信号の否定を表わすものであり、以後の説明において全て同様である。
【０００４】
従来技術によるＳＲＡＭへの書き込みは、書き込みサイクルの開始からｔWAS 時間後に外部書き込み信号ＷＥ￣がアサートされて立ち下がり、内部書き込み信号Ｗ￣が外部書き込み信号ＷＥ￣の立下りから所定時間ｔd 遅らせて立ち下げられ、所定の書き込み時間  ｔwpを確保した上で外部書き込み信号ＷＥ￣の立ち上りに応じて立ち上げられることにより行われる。なお、外部書き込み信号ＷＥ￣が立ち上げられるのは書き込みサイクルの終了時点である。また、書き込み時間ｔwpは、記憶装置の容量サイズ、書き込みアンプの特性、メモリセルの書き込み特性、電源電圧変動、温度変動、プロセス変動など種々の変動要因を勘案した上で所定のマージンを加えて決定される。
【０００５】
【発明が解決しようとする課題】
前述したように、従来技術におけるＳＲＡＭへの書き込みにおける内部書き込み信号Ｗ￣は、書き込みサイクルの終了時点で立ち上げられる外部書き込み信号ＷＥ￣の立上りに応じて立ち上げられるため、書き込み動作の終了が次のメモリサイクルに食い込んでしまうことになる。このため、前述した従来技術は、次のメモリサイクルが読み出しサイクルの場合、書き込み時のメモリセルへの大振幅信号から読み出し時の小振幅信号への回復が遅くなり、読み出しアクセス時間が著しく増大するという問題点を生じる。
【０００６】
また、前記従来技術は、内部書き込み時間ｔｗｐに、種々の変動要因を考慮して実際の書き込み動作の時間よりも相当のマージンを持たせてあるため、メモリセルへのデータの書き込みが完了してから書き込みサイクルが終了するまでの時間、無駄な書き込み電流を流し続けることになり、書き込み時の消費電力が大きくなるという問題点を有している。このことは、特に、×３２ビット、×６４ビット等のワイドビットメモリにおいて、低消費電力化のための大きな障害となっている。
【０００７】
また、前述した従来技術は、書き込み要求が発行されている間に、書き込み制御回路の動作を制御して書き込み動作を無効化する等の要求に対応することができず、記憶装置の応用の拡大が困難であるという問題点を有している。
【０００８】
本発明の目的は、前記従来技術の問題点を解決し、書き込み動作の終了が次のメモリサイクルに食い込んでしまうことを防止して、消費電力を低減することを可能にし、記憶装置の応用の拡大が可能な半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によれば前記目的は、
書き込み用コモンデータ線対の信号を入力とする書き込み終了検出手段を備え、該書き込み終了検出手段が、メモリアレイに対する書き込み用カラム選択スイッチと等価な性能を有するＭＯＳトランジスタスイッチと、メモリアレイ内のデータ線と等価な遅延特性を有する模擬線路手段と、メモリアレイ内のメモリセルと等価な書き込み時間特性を有する模擬メモリ手段と、書き込み終了信号を出力するバッフア手段とを含み、
前記模擬メモリ手段を駆動して、前記模擬メモリ手段の一方の記憶ノードの信号を書き込み終了信号として前記バッフア手段から出力することにより達成される。
【００１１】
【作用】
本発明は、半導体記憶装置内に設けられる書き込み終了検出手段が、メモリアレイへのデータの書き込みの終了を検出したとき、内部の書き込み動作を、外部書き込み信号の終了を待たずに終了させることができるので、内部書き込みパルスによる消費電力の低減を図ることができ、また、書き込みサイクルに続く次の読み出しサイクルに対する影響をなくすことができるので、高速なデータの書き込み、読み出しを行うことができる。
【００１２】
また、本発明は、書き込み制御手段が、スキップ信号により連続的なデータの書き込み処理中に、書き込み動作を無効化することができるので、例えば、奇数アドレスまたは偶数アドレスのどちらか一方にだけ実際のデータの書き込みを行い、他方のアドレスの書き込みをスキップさせるという制御を行うことができ、このような記憶装置を使用して電子装置を構成した場合、記憶装置の新しい様々な応用を図ることができる。
【００１３】
【実施例】
以下、本発明による半導体記憶装置の一実施例を図面により詳細に説明する。
【００１４】
図１は本発明の一実施例による半導体記憶装置の構成を示すブロック図、図２は本発明の一実施例の主要部の詳細な構成を示すブロック図、図３は書き込み動作を説明するタイムチャート、図４はメモリセルの構成例を示す図、図５は書き込み終了検出回路の構成例を示すブロック図、図６は図５に示す書き込み終了検出回路の動作を説明するタイムチャートである。図１、図２、図４、図５において、１００は半導体記憶装置、１０１はメモリアレイ、１１０は行デコーダ、１２０は列デコーダ、１３０は列選択回路、１４０はセンスアンプ、１５０は出力バッファ、１６０は書き込み制御回路、１７０は書き込みアンプ、１８０は書き込み終了検出回路、４００はメモリセルである。
【００１５】
本発明の一実施例による半導体記憶装置１００の全体は、図１に示すように、複数の機能回路を備えて構成されている。以下、それらの機能回路について説明する。
【００１６】
メモリアレイ１０１は、複数のメモリセルがマトリクス状に配列されているスタティック型のメモリアレイであり、行デコーダ１１０は、アドレスＡＸを入力としてメモリアレイ１０１の行アドレスを決定し、列デコーダ１２０は、アドレスＡＹを入力としてメモリアレイ１０１の列アドレスを決定している。列選択回路１３０は、列デコーダ１２０の出力に従って選択されたメモリセルとデータ読み出し用のセンスアンプ１４０または書き込みアンプ１７０とを接続し、出力バッフア１５０は、読み出しデータを外部に出力する。
【００１７】
書き込み制御回路１６０は、外部からのチップ選択信号ＣＳＮ（以下、ＣＳＮ信号という）、書き込み指令信号ＷＥＮ（以下、ＷＥＮ信号という）を受けて、内部書き込みパルス信号ＷＥＰ（以下、ＷＥＰ信号という）、内部書き込みモード信号ＷＭＯＤ（以下、ＷＭＯＤ信号という）、内部チップ選択信号ＣＳＰ（以下、ＣＳＰ信号という）を発生する。ＣＳＰ信号は、行デコーダ１１０、列デコーダ１２０、センスアンプ１４０、出力バッフア１５０に接続されており、半導体記憶装置１００が非選択の時これらの回路の動作を停止させて、半導体記憶装置の消費電力を低減している。
【００１８】
書き込みアンプ１７０は、ＷＥＰ信号と書き込みデータ信号ＤＩＮとに基づいて、書き込み用コモンデータ線ＷＣＤ１、ＷＣＤ２を駆動し、メモリアレイ１０１に所望のデータを書き込む。
【００１９】
書き込み終了検出回路１８０は、本発明により設けられた特徴的な回路であり、書き込み制御回路１６０からのＷＭＯＤ信号と書き込み用コモンデータ線ＷＣＤ１、ＷＣＤ２への信号を入力として書き込み終了を検出して書き込み終了信号ＷＥＮＤを発生し、書き込み制御回路１６０にフィードバックする。書き込み制御回路１６０は、この信号を受け取るとＷＥＰ信号を終結させる。
【００２０】
なお、本発明の一実施例において、書き込み制御回路１６０は、外部から書き込みスキップ信号ＳＫＩＰが入力されており、この信号がアサートされると書き込みサイクルであっても書き込み動作をスキップさせることができる。
【００２１】
次に、本発明の一実施例の主要部の詳細な構成を図２を参照して説明する。
【００２２】
図２において、Ｍ１１〜Ｍｍ１及びＭ１ｎ〜Ｍｍｎはメモリセルであり、それぞれ相補データ線ｄ１１、ｄ１２及びｄｎ１、ｄｎ２に接続されている。また、メモリセルＭ１１、Ｍ１ｎは行選択線Ｘ１  に、Ｍｍ１、Ｍｍｎは行選択線Ｘｍ  に接続されている。相補データ線ｄ１１、ｄ１２と電源Ｖｃｃとの間には、ＰＭＯＳ負荷手段２０１、２０２が接続され、また、相補データ線ｄｎ１、ｄｎ２と電源Ｖｃｃとの間には、ＰＭＯＳ負荷手段２０３、２０４が接続されている。さらに、書き込み用のＮＭＯＳ列選択スイッチ２１１、２１２が、それぞれのドレインがデータ線ｄ１１、ｄ１２に、ソースが書き込み用コモンデータ線ＷＣＤ１、ＷＣＤ２に接続され、ゲートが列選択信号Ｙ１に共通接続されて設けられており、同様に、書き込み用のＮＭＯＳ列選択スイッチ２１３、２１４が、それぞれのドレインがデータ線ｄｎ１、ｄｎ２に、ソースが書き込み用コモンデータ線ＷＣＤ１、ＷＣＤ２に接続され、ゲートが列選択信号Ｙｎに共通接続されて設けられている。
【００２３】
なお、前述において、メモリセルＭ１１〜Ｍｍｎの構成は、特に制限されないが、例えば、図４にメモリセル４００として示すように、２つのインバータ回路４０１、４０２によるメモリ素子と、行選択線であるワード信号ＷＬにより駆動されてデータ線ｄ１  、ｄ２  をメモリ素子に接続するＮＭＯＳスイッチ４０３、４０４とにより構成される。
【００２４】
書き込み制御回路１６０は、インバータ１６１、ＮＯＲゲート１６２、遅延回路１６３、ＡＮＤゲート１６４により構成されている。インバータ１６１は、外部チップ選択信号ＣＳＮの反転信号ＣＳＰを出力し、ＮＯＲゲート１６２は、ＣＳＮ信号とＷＥＮ信号とを入力として、両者が共に低レベルのとき、内部書き込みモード信号ＷＭＯＤを発生する。このＷＭＯＤ信号は、書き込み終了検出回路１８０に入力されると共に、遅延回路１６３に入力され、その遅延出力がＡＮＤゲート１６４の１つの入力に接続される。ＡＮＤゲート１６４の他の入力には、書き込み終了検出回路１８０からの書き込み終了信号ＷＥＮＤと、オプション入力としての外部からの書き込みスキップ信号ＳＫＩＰが接続されている。
【００２５】
後述で詳細に説明する書き込み終了検出回路１８０は、書き込み制御回路１６０の出力であるＷＭＯＤ信号と書き込み用コモンデータ線ＷＣＤ１、ＷＣＤ２の信号とに基づいてメモリセルへの書き込み終了を検出し、その書き込み終了信号であるＷＥＮＤ信号を書き込み制御回路１６０にフィードバックする。書き込み制御回路１６０は、このＷＥＮＤ信号を受信すると、外部からの信号ＣＳＮ、ＷＥＮがアサートされ続けていてもその時点で内部書き込みパルスＷＥＰを立ち下げ、書き込み動作を終了させる。
【００２６】
次に、図３に示すタイムチャートを参照して、本発明の一実施例における書き込み動作を説明する。なお、読み出し動作については、従来技術の場合と同一であるので、その説明は省略する。
【００２７】
図３に示す書き込みサイクルにおいて、書き込みサイクルの開始からｔＷＡＳ  時間後に外部書き込み指令信号ＷＥＮがアサートされる。このＷＥＮ信号は、書き込みサイクルの終了時点まで低レベルに保持される。書き込みモード信号ＷＭＯＤは、チップ選択信号ＣＳＮと前記ＷＥＮ信号とが共に低レベルのときに高レベルになる信号であり、それ以外のときには低レベルに維持されている。ＷＥＮ信号の立ち下がりからｔｄ時間後に内部書き込みパルスＷＥＰが立ち上げられる。この時間ｔｄは、正規のアドレスへの書き込みを保証するために、前記ｔＷＡＳ  とデコーダの遅延時間ｔＤＥＣ  との関係から
ｔＷＡＳ＋ｔｄ≧ｔＤＥＣ
を満足するように決定される。
【００２８】
ＷＥＰが立ち上がると書き込みデータＤＩＮに応じて、書き込み用コモンデータ線ＷＣＤ１、ＷＣＤ２のどちらか一方が低レベルに駆動され、他方が高レベルのままとされる。ＷＣＤ１、ＷＣＤ２のどちらか一方が低レベルに駆動されると、それに応答して書き込み終了検出回路１８０が動作し、書き込み終了検出回路１８０は、書き込みの終了を検出して、ｔＷＭ時間後に書き込み終了信号ＷＥＮＤを立ち下げる。その後、ＷＥＮＤ信号は、書き込みサイクルの終了時点でＷＭＯＤ信号が立ち下げられるまで低レベルを維持する。また、ＷＥＰは、ＷＥＮＤ信号が立ち下がるとそれに応答して立ち下げられる。内部の書き込み動作は、ＷＥＰが高レベルの期間だけ行われ、その期間だけＷＣＤ１またはＷＣＤ２のどちらか一方が低レベルに立ち下げられた状態に維持される。ＷＥＰが低レベルになると、ＷＣＤ１、ＷＣＤ２は、両方共に高レベル立ち上げられる。
【００２９】
図３の中に示す点線は、従来技術の場合の動作を示すもので、従来技術の場合、内部書き込みパルスＷＥＰは、ＷＭＯＤ信号が立ち下がってからｔｄ時間後に立ち下げられていた。このため、従来技術では、ＷＣＤ１またはＷＣＤ２を立ち下げておく時間もＷＥＰを立ち下げられるまでに長くなり、次のサイクルにまで食い込んでしまうことになり、書き込みサイクルの直後に読み出しサイクルを実行すると、アクセス時間の著しい増大を招いてしまっていた。
【００３０】
本発明の一実施例の場合、書き込みサイクルの終了時刻より前に書き込み終了信号ＷＥＮＤが出力され、それに応答して、ＷＥＰ信号が立ち下げられ、ＷＣＤ１またはＷＣＤ２も立ち上げられる。このため、本発明の一実施例は、従来技術における書き込みサイクルの直後の読み出しサイクルの実行時のアクセス時間の増大を解消することができる。また、内部書き込みパルスＷＥＰが、外部からの書き込み指令信号ＷＥＮの終了を待たずに立ち下げられるので、書き込みサイクル内でのその後の電力消費をなくすことができ、記憶装置全体の低消費電力化を図ることができる。
【００３１】
次に、書き込み終了検出回路１８０の具体的な構成例を図５を参照して説明する。図５において、５００は模擬メモリセル、５３０は模擬配線である。
【００３２】
書き込み終了検出回路１８０は、図４により説明したメモリセルと書き込み時間特性が等価な模擬メモリセル５００と、図２により説明した列選択スイッチ２１１〜２１４と等価な特性のＮＭＯＳスイッチ５２１、５２２と、図２のデータ線ｄ１１、ｄ１２〜ｄｎ１、ｄｎ２の配線と等価な模擬配線５３０と、ＮＯＲゲート５１０とにより構成されている。
【００３３】
そして、模擬メモリセル５００を構成するＮＭＯＳ５０３、５０４のゲートは電源Ｖｃｃに接続されている。そして、ＮＭＯＳ５０３のドレインにはＷＭＯＤ信号が入力され、ＮＭＯＳ５０４のドレインにはノードＰ２が接続されている。また、内部記憶ノードＱＰ  、ＱＮ  のうちＱＰ  は、ＮＯＲゲート５１０の一方の入力に接続され、ＮＯＲゲート５１０の他方の入力には必要に応じて、オプションとしての書き込みスキップ信号ＳＫＩＰが接続される。ＳＫＩＰを使用しない場合、ＮＯＲゲート５１０のＳＫＩＰ入力は低レベルに固定され、ＮＯＲゲート５１０はインバータとして動作する。
【００３４】
ＮＭＯＳスイッチ５２１、５２２は、それぞれのドレインが書き込みコモンデータ線ＷＣＤ１とＷＣＤ２とに接続され、ＮＭＯＳスイッチ５２１のゲートがＮＭＯＳスイッチ５２２のドレインに、ＮＭＯＳスイッチ５２２のゲートがＮＭＯＳスイッチ５２１のゲートに接続されており、また、それぞれのソースがノードＰ１に共通接続されている。
【００３５】
ノードＰ１とＰ２との間には、例えば、抵抗と容量とにより構成される模擬配線５３０が接続されている。この模擬配線５３０はデータ線ｄ１１、ｄ１２〜ｄｎ１、ｄｎ２の配線遅延が無視できる場合省略することもできる。
【００３６】
次に、図６に示すタイムチャートを参照して図５に示す書き込み終了検出回路１８０の動作を説明する。
【００３７】
ＷＭＯＤ信号が低レベルのとき、コモンデータ線ＷＣＤ１、ＷＣＤ２は共に高レベルとなっている。従って、このとき、ＮＭＯＳ５２１、５２２の両方がオンとなってノードＰ１、Ｐ２が高レベルになり、擬似メモリセル５００のＮＭＯＳ５０４のドレインは高レベルになる。一方、ＮＭＯＳ５０３のドレインは低レベルとなっているため、ＮＭＯＳ５０３を通してノードＱＰ  が低レベルに引き下げられ、その結果ノードＱＮ  が高レベルとなる。なお、ＳＫＩＰ信号は、低レベルに保持されているものとし、従って、この状態で、書き込み終了信号ＷＥＮＤは高レベルになっている。
【００３８】
前述した状態から書き込みサイクルになり、時刻ｔ１  でＷＭＯＤ信号が高レベルに立ち上ると、所定時間ｔｄ１後に内部書き込みパルスＷＥＰが立ち上る。ＷＥＰが立ち上ると、書き込みデータに応じて書き込み用コモンデータ線の例えばＷＣＤ１が低レベルに立ち下がり、ＷＣＤ２は高レベルのままとされる。ＷＣＤ１が立ち下がると、ＮＭＯＳ５２１を通じてノードＰ１、Ｐ２が順次低レベルになる。ノードＰ２が低レベルになると、ＮＭＯＳ５０４を通じてノードＱＮ  が低レベルに引き下げられ、インバータ５０１を通じてノードＱＰ  が高レベルに引き上げられる。ノードＱＰ  の高レベルへの変化は、疑似メモリセル５００へのデータの書き込みの終了、すなわち、実際のメモリセルへのデータの書き込みが終了したことを意味し、書き込み終了検出回路１０８は、これにより、時刻ｔ２  で書き込み終了信号ＷＥＮＤを低レベルとして書き込み終了を出力する。
【００３９】
この書き込み終了信号は、書き込み制御回路１６０にフィードバックされ、内部書き込みパルスＷＥＰを立ち下げる。内部書き込みパルスＷＥＰが立ち下がると、ＷＣＤ１、Ｐ１、Ｐ２も順次立ち上がり書き込み動作が終了する。その後、書き込みサイクルが終わり、時刻ｔ３  でＷＭＯＤ信号が立ち下げられると、それに応答してノードＱＰ  が低レベル、ノードＱＮ  が高レベルに順次セットされ、ノードＱＰ  の変化に応答して、書き込み終了信号ＷＥＮＤが高レベルに戻る。
【００４０】
図６の中に示す点線は、従来技術の場合の動作を示すもので、従来技術の場合、内部書き込みパルスＷＥＰは、ＷＭＯＤ信号が立ち下がってからｔｄ１時間後に立ち下げられていた。このため、従来技術では、ＷＣＤ１またはＷＣＤ２を立ち下げておく時間が、時刻ｔ３  以降の次のサイクルまで食い込んでしまい、書き込みサイクルの直後に読み出しサイクルを実行すると、アクセス時間の著しい増大を招いてしまっていた。
【００４１】
本発明の一実施例の場合、書き込みサイクルの終了時刻ｔ３  より前の時刻ｔ２  で書き込み終了信号ＷＥＮＤが出力され、それに応答して、ＷＥＰ信号が立ち下げられ、ＷＣＤ１またはＷＣＤ２も立ち上げられる。このため、本発明の一実施例は、従来技術における書き込みサイクルの直後の読み出しサイクルの実行時のアクセス時間の増大を解消することができる。また、内部書き込みパルスＷＥＰが、外部からの書き込み指令信号ＷＥＮの終了を待たずに立ち下げられるので、書き込みサイクル内でのその後の電力消費をなくすことができ、記憶装置全体の低消費電力化を図ることができる。
【００４２】
図７は書き込み終了検出回路の他の構成例を示すブロック図である。図７において、７００は模擬メモリセル、７３１、７３１は模擬配線である。
【００４３】
図示書き込み終了検出回路１８０は、図４により説明したメモリセルと書き込み時間特性が等価なフリップフロップにより構成される模擬メモリセル７００と、図２により説明した列選択スイッチ２１１〜２１４と等価な特性のＮＭＯＳスイッチ７２１、７２２と、図２のデータ線ｄ１１、ｄ１２〜ｄｎ１、ｄｎ２の配線と等価な模擬配線７３１、７３２と、ＮＯＲゲート７１０とにより構成されている。
【００４４】
模擬メモリセル７００は、ＮＡＮＤゲート７０１と７０２とによフリップフロップと出力用のインバータ７０３とにより構成され、ＮＡＮＤゲート７０１の一方の入力には書き込み指令信号ＷＭＯＤが入力されている。また、ＮＭＯＳスイッチ７２１、７２２は、それぞれのドレインが書き込みコモンデータ線ＷＣＤ１とＷＣＤ２とに接続され、それぞれのゲートが電源Ｖｃｃに共通接続されている。模擬配線７３１は、ＮＭＯＳ７２１のソースとＮＡＮＤゲート７０２の一つの入力との間に、また、模擬配線７３２は、ＮＭＯＳ７３２のソースとＮＡＮＤゲート７０２の他の入力との間に接続されている。これらの模擬配線は、例えば、抵抗と容量とにより構成される。
【００４５】
そして、模擬メモリセル７００内のインバータ７０３の出力は、ＮＯＲゲート７１０の一方の入力に接続され、ＮＯＲゲート７１０の他方の入力には、必要に応じて、書き込みスキップ信号ＳＫＩＰが接続される。ＳＫＩＰを使用しない場合、ＮＯＲゲート７１０のＳＫＩＰ入力は低レベルに固定され、ＮＯＲゲート７１０はインバータとして動作する。なお、模擬配線７３１、７３２はデータ線の配線遅延を無視できる場合省略することもできる。
【００４６】
図８は書き込み終了検出回路のさらに他の構成例を示すブロック図である。図８において、８００は模擬メモリセル、８２０はＥＮＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＮＯＲ）ゲートである。
【００４７】
図示書き込み終了検出回路１８０は、図４により説明したメモリセルと書き込み時間特性が等価なフリップフロップにより構成される模擬メモリセル８００と、フリップフロップをセットするＥＮＯＲ８２０とにより構成される。フリップフロップは、ＮＡＮＤゲート８０１と８０２とにより構成され、模擬メモリセル８００内には、出力用のインバータ８０３が設けられている。フリップフロップを構成するＮＡＮＤゲート８０１の一方の入力には、書き込み指令信号ＷＭＯＤが入力されており、このフリップフロップは、書き込み動作時に、ＷＣＤ１とＷＣＤ２のいずれか一方が低レベルになるとその出力を低レベルにするＥＮＯＲゲート８２０によりセットされる。
【００４８】
書き込み動作時、フリップフロップがセットされると、その結果、ノードＱＰ  が高レベル、ノードＱＮ  が低レベルとされ、インバータ８０３から高レベルの信号が出力され、書き込み終了信号ＷＥＮＤは低レベルとされる。
【００４９】
図８に示す例では、図２のデータ線ｄ１１、ｄ１２〜ｄｎ１、ｄｎ２の配線と等価な模擬配線が省略されているが、必要に応じて、ＥＮＯＲゲート８２０とＮＡＮＤゲート８０２との間に模擬配線を設けることができる。インバータ８０３の出力は、ＮＯＲゲート８１０の一方の入力に接続され、ＮＯＲゲート８１０の他方の入力には必要に応じて、書き込みスキップ信号ＳＫＩＰが接続される。ＳＫＩＰを使用しない場合、ＳＫＩＰ入力は低レベルに固定され、ＮＯＲゲート８１０は、インバータとして動作する。
【００５０】
前述で説明した図７、図８のような構成を有する書き込み終了検出回路においても、図５により説明した書き込み終了検出回路と同様に動作し、このような回路を使用することにより、従来技術における書き込みサイクルの直後の読み出しサイクルの実行時のアクセス時間の増大を解消することができ、また、低消費電力化を図ることができる。
【００５１】
図９は本発明の応用例を示すブロック図である。図９において、９００はマイクロプロセッサやマイクロコントローラ等のデータ処理装置、９１０、９２０は書き込みスキップ機能を有する前述で説明した本発明の実施例による記憶装置である。
【００５２】
図示応用例は、本発明の実施例による半導体記憶装置を使用したデータ処理システムであり、データ処理装置９００と記憶装置９１０、９２０とが、アドレスバスＡＢ、データバスＤＢ、コントロールバスＣＢ、スキップ制御線ＳＫＩＰを介して相互に接続されて構成され、データ処理装置９００から記憶装置９１０、９２０に対してデータの読み出しまたはデータの書き込みを行う。
【００５３】
そして、記憶装置９１０、９２０は、書き込みスキップ機能を備えており、端子Ｓに入力される信号に応じて、書き込みスキップ動作の有り／無しが制御される。このため、データ処理装置９００は、コントロールバスＣＢを通して書き込み指令を出しながら任意の時点でスキップ信号ＳＫＩＰをアサートすることにより、その時点での記憶装置への書き込みを無効化するように制御することができる。
【００５４】
従って、前述した本発明の応用例によれば、例えば、あるアドレスから別の他のアドレスまで、連続的に書き込みを実行しながら奇数アドレスまたは偶数アドレスのどちらか一方にだけ実際のデータの書き込みを行い、他方のアドレスの書き込みはスキップさせることができる。この本発明の応用例は、本発明による半導体記憶装置を使用することにより、前述以外の他の新しい様々な記憶装置の応用を行うことができる。
【００５５】
【発明の効果】
以上説明したように本発明によれば、内部書き込み動作が終了すると外部書き込み指令信号の終了を待たずに書き込みを終了することができるため、次の読み出しサイクルへの悪影響をなくすことができる。また、書き込み動作に費やす時間を短くすることができるので、書き込み時の消費電力の低減を図ることができるる。
【００５６】
さらに、オプションシステムとして、スキップ信号を使用することができるので、あるアドレスから別の他のアドレスまで、連続して書き込みを実行しながら、例えば、奇数アドレスまたは偶数アドレスのどちらか一方にだけ実際のデータの書き込みを行い、他方のアドレスの書き込みをスキップさせるという制御を行うことができ、記憶装置の新しい様々な応用を実施することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体記憶装置の構成を示すブロック図である。
【図２】本発明の一実施例の主要部の詳細な構成を示すブロック図である。
【図３】書き込み動作を説明するタイムチャートである。
【図４】メモリセルの構成例を示す図である。
【図５】書き込み終了検出回路の構成例を示すブロック図である。
【図６】図５に示す書き込み終了検出回路の動作を説明するタイムチャートである。
【図７】書き込み終了検出回路の他の構成例を示すブロック図である。
【図８】書き込み終了検出回路のさらに他の構成例を示すブロック図である。
【図９】本発明の応用例を示すブロック図である。
【図１０】従来技術による書き込み回路の動作を制御するタイムチャートである。
【符号の説明】
１００  記憶装置
１０１  メモリアレイ
１１０  行デコーダ
１２０  列デコーダ
１３０  列選択回路
１４０  センスアンプ
１５０  出力バッフア
１６０  書き込み制御回路
１７０  書き込みアンプ
１８０  書き込み終了検出回路
４００  メモリセル
５００、７００、８００  模擬メモリセル
５３０、７３１、７３２  模擬配線
９００  データ処理装置
９１０、９２０  記憶装置
【図１】
0003596937.tif 000002
【図２】
0003596937.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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