(57)【特許請求の範囲】
【請求項１】
容量性負荷を有する表示パネルを備えるとともに、高電位が印加される高電位側電源端子と、低電位が印加される低電位側電源端子と、上記高電位と低電位との間で変化するパルス状の駆動波形が印加される電力充放電端子と、上記容量性負荷が接続される出力端子とを有し、上記駆動波形に応じた出力を上記出力端子に発生して上記容量性負荷を駆動する半導体装置を備えた表示装置であって、
上記半導体装置は、
ソースが上記電力充放電端子、ドレインが上記出力端子、バックゲートが上記高電位側電源端子にそれぞれ接続され、ゲートに上記容量性負荷を充放電すべき出力期間中オンすべきことを表す第１の制御信号が印加される第１のＰチャネル型ＭＯＳトランジスタと、
ソースが上記低電位側電源端子、ドレインが上記出力端子にそれぞれ接続され、ゲートに上記第１の制御信号と同相の第３の制御信号が印加される第３のＮ型ＭＯＳトランジスタとを備え、
上記第１のＰチャネル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジスタとがＣＭＯＳ構造をなし、上記二つのトランジスタのうちの一方が半導体基板の表面のウエル内に形成され、上記二つのトランジスタのうちの他方が上記半導体基板の表面に直接形成されていることを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
上記半導体装置は、ソースが上記電力充放電端子、ドレインが上記出力端子にそれぞれ接続され、ゲートに上記第１の制御信号と逆相の第２の制御信号が印加される第２のＮ型ＭＯＳトランジスタを備え、
上記第１のＰチャネル型ＭＯＳトランジスタは上記半導体基板の表面のウエル内に形成され、上記第２および第３のＮチャネル型ＭＯＳトランジスタは上記半導体基板の表面に直接形成されていることを特徴とする表示装置。
【請求項３】
請求項１に記載の表示装置において、
上記第１の制御信号と第３の制御信号とが同一の信号であることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は表示装置に関する。より詳しくは、電界を与えて発光させる方式のエレクトロルミネッセンス表示パネル（以下「ＥＬＤＰ」と称する。）やプラズマ表示パネル（以下「ＰＤＰ」と称する。）といった、容量性負荷を有する表示パネルと、上記容量性負荷を駆動する半導体装置を備えた表示装置に関する。
【０００２】
【従来の技術】
この種の表示装置としては、図１０に例示するようなものが知られている。駆動されるＥＬＤＰ１は、縦横方向にそれぞれ等間隔で格子状に電極８、９が構成されている。各交点がそれぞれ画素となり、ＥＬＤＰやＰＤＰは縦方向電極８と横方向電極９との間に高電界を発生させて発光させる原理上、それぞれの画素には必然的に大きな容量７が寄生する。駆動用半導体装置２には、１個の半導体チップに、出力段を構成する数十個の高耐圧ＣＭＯＳ（相補型ＭＯＳ）１０がアレイ状に配列されている。これらの高耐圧ＣＭＯＳ１０の論理制御は、同じチップに混載されたシフトレジスタ回路やラッチ回路といった、図示しない低圧系ＣＭＯＳ制御回路によってなされる。この駆動用半導体装置２の低電位側電源端子１１は接地電位１２に接続され、電力充放電端子６は電源電圧制御回路（高耐圧ＣＭＯＳからなる）３の出力部に接続されている。なお、電源電圧制御回路３の低電位側電源は接地電位１２、高電位側電源は７０Ｖの定電圧源５に接続されている。電源電圧制御回路３には、実際には、図示しない電力回収用の回路が付設されている。
【０００３】
図１１は、駆動用半導体装置（図１０中の２）における出力段ＣＭＯＳの断面構造を示している。Ｐ型半導体基板２０の上にＮ型エピタキシャル層２２が形成され、このＮ型エピタキシャル層２２上に高耐圧Ｎチャネル型ＭＯＳ（以下「ＮＭＯＳ」と表す。）トランジスタ３９と高耐圧Ｐチャネル型ＭＯＳ（以下「ＰＭＯＳ」と表す。）トランジスタ４０とが形成されている。これらのＮＭＯＳトランジスタ３９とＰＭＯＳトランジスタ４０とは、Ｎ型エピタキシャル層２２の表面からＰ型半導体基板２０に達するまで拡散されたＰ型絶縁分離層２１によって電気的に分離されている。なお、図中には示していないが、低圧系ＣＭＯＳ制御回路も同じ半導体基板上に、Ｐ型絶縁分離層２１によって電気的に分離された状態で形成されている。ＮＭＯＳトランジスタ３９は、ＶＤＭＯＳ（バーティカル・ダブル・ディフューズド・メタル・オキサイド・セミコンダクタ）構造になっており、Ｐ型ベース拡散層３５、ゲート電極３２、ソース電極３０、ドレイン電極２９を備えている。なお、ＮＭＯＳトランジスタ３９のドレイン電流は、高濃度Ｎ型埋め込み拡散層２３と高濃度Ｎ型引き出し拡散層２５によって引き出される。３３は酸化膜、３８は表面絶縁膜を示している。ＰＭＯＳトランジスタ４０は、高耐圧仕様のＰ型ドレイン拡散層３４を有する横型構造のものであり、ゲート電極３１、ソース電極２７、ドレイン電極２６を備えている。このＰＭＯＳトランジスタ４０の下方には、Ｐ型ドレイン拡散層３４に対してＮ型エピタキシャル層２２、Ｐ型半導体基板２０が縦方向に並ぶことから、図中に模式的に示すような寄生バイポーラトランジスタ４（図１０中にも示した）が存在する。この寄生バイポーラトランジスタ４の電流増幅率ｈＦＥを低く抑えるため、高濃度Ｎ型埋め込み拡散層２３がＰ型ドレイン拡散層３４の下方にも形成されている。これにより、寄生バイポーラトランジスタ４の電流増幅率ｈＦＥは０．０５程度以下に抑えられている。
【０００４】
図１２は駆動用半導体装置２における関係部の波形を示している。電力充放電端子６には、電源電圧制御回路３によって周期的な矩形波５０が印加される。出力端子１３、１４、１５、１６のうち第ｉ番出力端子（便宜上、符号１４のものとする）の電圧は、電力充放電端子６に印加される周期的な矩形波５０と、画像情報により決定される第ｉ番出力ＣＭＯＳの論理状態５１（Ｈレベルのとき出力すべきことを表し、Ｌレベルのとき休止すべきことを表す。）とにより制御され、容量性負荷のせいで積分された立ち上がり、立ち下がりを示す波形５２になる。ここで、５５は負荷への充電過程、５６は負荷からの放電過程となる。５３は第ｉ番出力端子１４における電流波形である。正方向は出力端子から出て行く方向である。５７は第ｉ番出力端子１４に対応する縦方向電極８への充電電流であり、５８は第ｉ番出力端子１４に対応する縦方向電極８からの放電電流である。充電過程５５での充電電流５７は、図１０中に１７で示す経路を通して、すなわち７０Ｖの高圧定電圧電源５から電力充放電端子６、オン状態のＰＭＯＳトランジスタ４０、第ｉ番出力端子１４を通して流れ、縦方向電極８へ充電される。一方、放電過程５６での放電電流５８は、主として、図１０中に１８で示す経路を通して、すなわち充電過程とは逆向きの経路を通して高圧定電圧電源５へ戻される。第ｉ番出力ＣＭＯＳの論理状態５１がＨレベルを維持したまま電力充放電端子６に印加される電圧５０が７０Ｖから０Ｖまで急激に落ちるからである。放電電流を高圧定電圧電源５へ戻せば、負荷の容量成分に蓄積された電力を回収することができ、その分、ＥＬＤＰの消費電力を低減できる。ただし、放電過程５６では、寄生バイポーラトランジスタ４の増幅作用のせいで接地側１２へ流れる電流経路６１が発生して、電力回収効率を低下させる。この放電電流を高圧定電圧電源５へ戻して電力を回収できる電流成分ｉ１と、放電電流を高圧定電圧電源５へ戻せず電力を回収できない電流成分ｉ２との比（ｉ１／ｉ２）は、寄生バイポーラトランジスタ４の電流増幅率ｈＦＥを用いて、
ｉ１／ｉ２＝１／ｈＦＥ
と表される。前述したように、この寄生バイポーラトランジスタ４の電流増幅率ｈＦＥは０．０５程度以下に抑えられているので、負荷の容量成分に蓄積された電力はほとんど回収される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の方式では、寄生バイポーラトランジスタ４の電流増幅率ｈＦＥを低く抑えて電力回収効率を高めるために、駆動用半導体装置２のチップ内部に埋め込み拡散層２３、エピタキシャル層２２、絶縁分離層２１などを設けなければならず、駆動用半導体装置２として複雑な製造プロセスを要するものを用いなくてはならないという問題がある。
【０００６】
ここで、図１３に示すように、駆動用半導体装置２の低電位側電源端子１１と接地電位１２との間にスイッチング素子７１を介挿し、放電過程ではスイッチング素子７１をオフしておくことによって接地電位１２に流れる電流を無くし、寄生バイポーラトランジスタの電流増幅率ｈＦＥにかかわらず、容量性負荷に充電された電力を実質的に全て回収する提案がなされている（特開平１０−３３５７２６号公報）。しかし、この方式では、スイッチング素子７１をオフしているとき、低圧系ＣＭＯＳ制御回路の低電位側電源も接地電位１２から切り離されることになるため、高圧系ＣＭＯＳ出カトランジスタの制御が不確実になる。このため、この方式は実際には採用できないものである。
【０００７】
そこで、この発明の目的は、ＥＬＤＰやＰＤＰのような容量性負荷を有する表示パネルと、上記容量性負荷を駆動する半導体装置を備えた表示装置であって、確実に動作し、容量性負荷に充電された電力を寄生バイポーラトランジスタの電流増幅率にかかわらず実質的に全て回収でき、簡単な製造プロセスで製造できるものを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、この発明の表示装置は、
容量性負荷を有する表示パネルを備えるとともに、高電位が印加される高電位側電源端子と、低電位が印加される低電位側電源端子と、上記高電位と低電位との間で変化するパルス状の駆動波形が印加される電力充放電端子と、上記容量性負荷が接続される出力端子とを有し、上記駆動波形に応じた出力を上記出力端子に発生して上記容量性負荷を駆動する半導体装置を備えた表示装置であって、
上記半導体装置は、
ソースが上記電力充放電端子、ドレインが上記出力端子、バックゲートが上記高電位側電源端子にそれぞれ接続され、ゲートに上記容量性負荷を充放電すべき出力期間中オンすべきことを表す第１の制御信号が印加される第１のＰチャネル型ＭＯＳトランジスタと、
ソースが上記低電位側電源端子、ドレインが上記出力端子にそれぞれ接続され、ゲートに上記第１の制御信号と同相の第３の制御信号が印加される第３のＮ型ＭＯＳトランジスタとを備え、
上記第１のＰチャネル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジスタとがＣＭＯＳ構造をなし、上記二つのトランジスタのうちの一方が半導体基板の表面のウエル内に形成され、上記二つのトランジスタのうちの他方が上記半導体基板の表面に直接形成されていることを特徴とする。
【０００９】
この発明の表示装置では、上記容量性負荷を充放電すべき出力期間は、第１の制御信号が低（Ｌ）レベルに設定される。これにより、第１のＰチャネル型ＭＯＳトランジスタがオン状態になる。したがって、上記駆動波形の立ち上がり過程で、上記電力充放電端子からオン状態の第１のＰチャネル型ＭＯＳトランジスタ、上記出力端子を通して上記容量性負荷へ充電電流が流れる。一方、上記駆動波形の立ち下がり過程で、上記容量性負荷から上記出力端子、オン状態の第１のＰチャネル型ＭＯＳトランジスタを通して上記電力充放電端子へ放電電流が流れる。また、上記容量性負荷を充放電すべき出力期間は、第３の制御信号が低（Ｌ）レベルに設定される。したがって、第３のＮチャネル型ＭＯＳトランジスタはオフ状態にあり、上記出力端子を通した充放電の動作には寄与しない。一方、上記容量性負荷を充放電しない休止期間は、第３の制御信号が高（Ｈ）レベルに設定される。したがって、第３のＮチャネル型ＭＯＳトランジスタはオン状態になり、その休止期間中、上記出力端子が低電位に安定して保持される。ここで、半導体装置において、例えば一般的なＣＭＯＳ製造プロセスによって低電位側電源端子が導通する半導体基板の表面のウエル内に第１のＰチャネル型ＭＯＳトランジスタが設けられるとともに、上記半導体基板の表面に直接第３のＮチャネル型ＭＯＳトランジスタが設けられている場合、第１のＰチャネル型ＭＯＳトランジスタのソース、バックゲート、半導体基板をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタが存在する。しかし、上記駆動波形の立ち下がり過程では、第１のＰチャネル型ＭＯＳトランジスタのソースが接続されている電力充放電端子の電位は、第１のＰチャネル型ＭＯＳトランジスタのバックゲートが接続されている高電位側電源端子の電位よりも低いので、その寄生バイポーラトランジスタのエミッタ・ベース間は逆バイアスとなる。したがって、放電電流の一部がそのような寄生バイポーラトランジスタを通して低電位側電源端子へ流れることはない。したがって、容量性負荷に充電された電力は、寄生バイポーラトランジスタの電流増幅率にかかわらず、電力充放電端子を通して実質的に全て回収される。また、この結果、寄生バイポーラトランジスタの電流増幅率を低く抑えるためにチップ内部に埋め込み拡散層などを設ける必要がなくなり、この半導体装置は簡単な製造プロセスで製造できるものとなる。また、低電位側電源端子は常に接地電位に接続しておけば良いので、上記半導体基板上に第１のＰチャネル型ＭＯＳトランジスタのオンオフを制御するための制御回路を一体に設けた場合であっても、その制御回路の動作が不確実になることはない。
【００１０】
一実施形態の表示装置では、上記半導体装置は、ソースが上記電力充放電端子、ドレインが上記出力端子にそれぞれ接続され、ゲートに上記第１の制御信号と逆相の第２の制御信号が印加される第２のＮチャネル型ＭＯＳトランジスタを備え、上記第１のＰチャネル型ＭＯＳトランジスタは上記半導体基板の表面のウエル内に形成され、上記第２および第３のＮチャネル型ＭＯＳトランジスタは上記半導体基板の表面に直接形成されていることを特徴とする。
【００１１】
この一実施形態の表示装置では、上記容量性負荷を充放電すべき出力期間は、第１の制御信号が低（Ｌ）レベル、第２の制御信号が高（Ｈ）レベルにそれぞれ設定される。これにより、第１のＰチャネル型ＭＯＳトランジスタがオン状態になるだけでなく、第１のＰチャネル型ＭＯＳトランジスタと並列の関係にある第２のＮチャネル型ＭＯＳトランジスタもオン状態になる。この結果、上記電力充放電端子の電位が駆動波形に応じて変化したとしても、充放電経路のオン抵抗が低く維持される。したがって、電力回収効率が高まる。
【００１２】
一実施形態の表示装置は、上記第１の制御信号と第３の制御信号とが同一の信号であることを特徴とする。
【００１３】
この一実施形態の表示装置では、上記第１の制御信号と第３の制御信号とが同一の信号であるから、制御が容易になる。また、制御回路の構成が簡素化される。
【００１４】
【発明の実施の形態】
以下、この発明の表示装置を図示の実施の形態により詳細に説明する。
【００１５】
図１は、ＥＬＤＰ１と駆動用半導体装置６２Ａを備えた一実施形態の表示装置の構成を示している。駆動されるＥＬＤＰ１と電源電圧制御回路３は、図１０中に示したものと同じものである。電源電圧制御回路３には、図示しない公知の電力回収用の回路が付設されている。
【００１６】
駆動用半導体装置６２Ａを構成する１個の半導体チップには、出力段を構成する数十個の高耐圧ＣＭＯＳ（相補型ＭＯＳ）６３がアレイ状に配列されるとともに、高電位側電源端子６と、低電位側電源端子１１と、電力充放電端子６６と、各高耐圧ＣＭＯＳ６３に対応する出力端子６４、６５、…が設けられている。各高耐圧ＣＭＯＳ６３は直列に接続された第１のＰチャネル型ＭＯＳ（以下「ＰＭＯＳ」と表す。）トランジスタ１０１と、高耐圧仕様の第３のＮチャネル型ＭＯＳ（以下「ＮＭＯＳ」と表す。）トランジスタ１０３を備えている。第１のＰＭＯＳトランジスタ１０１に対して並列に第２のＮＭＯＳトランジスタ１０２が設けられている。詳しくは、第１のＰＭＯＳトランジスタ１０１は、ソースが電力充放電端子６６、ドレインが出力端子６４、バックゲートが高電位側電源端子６にそれぞれ接続されている。第２のＮＭＯＳトランジスタ１０２は、ソースが電力充放電端子６６、ドレインが出力端子６４、バックゲートが低電位側電源端子１１にそれぞれ接続されている。また、第３のＮＭＯＳトランジスタ１０３は、ソースが低電位側電源端子１１、ドレインが出力端子６４、バックゲートが低電位側電源端子１１にそれぞれ接続されている。第１のＰＭＯＳトランジスタ１０１のゲートおよび第３のＮＭＯＳトランジスタ１０３のゲートには第１の制御信号Ｃ１が共通に印加され、第２のＮＭＯＳトランジスタ１０２のゲートには第２の制御信号Ｃ２が印加されようになっている。これらの第１の制御信号Ｃ１、第２の制御信号Ｃ２は、同じチップに混載されたシフトレジスタ回路やラッチ回路といった、図示しない低圧系ＣＭＯＳ制御回路によって出力される。なお、第１のＰＭＯＳトランジスタ１０１および第３のＮＭＯＳトランジスタ１０３が同一の制御信号Ｃ１によってオンオフ制御されるので、制御が容易になるとともに、低圧系ＣＭＯＳ制御回路の構成が簡素化される。
【００１７】
高電位側電源端子６には高圧定電圧電源５からの高電位（ＤＣ７０Ｖ）が印加されている。また、低電位側電源端子１１は低電位である接地電位１２に接続され、半導体基板と導通している。電力充放電端子６６には、電源電圧制御回路３の出力部１００から、高電位（ＤＣ７０Ｖ）と接地電位１２との間で変化するパルス状の駆動波形が印加される。出力端子６４、６５、…は、容量性負荷７を持つＥＬＤＰ１の縦方向電極８にそれぞれ接続されている。
【００１８】
図３に示すように、出力段の高耐圧ＣＭＯＳ６３は、一般的に言って最も簡単な高耐圧ＣＭＯＳプロセスで製造されたものである。すなわち、Ｐ型半導体基板１２０の表面にＮ型ウエル拡散層１２４が形成され、このＮ型ウエル拡散層１２４内に第１のＰＭＯＳトランジスタ１０１が形成されている。一方、第２および第３のＮＭＯＳトランジスタ１０２，１０３は、互いに同一の構造を有し、Ｐ型半導体基板１２０の表面に直接形成されている。この結果、第１のＰＭＯＳトランジスタ１０１と、第２および第３のＮＭＯＳトランジスタ１０２，１０３とは、Ｎ型ウエル拡散層１２４によって電気的に分離されている。なお、図中には示していないが、低圧系制御回路も、Ｎ型ウエル拡散層１２４と同様のＮ型ウエル拡散層によって、同じ半導体基板２０中に電気的に分離された状態で形成されている。第１のＰＭＯＳトランジスタ１０１は、高耐圧仕様のＰ型ドレイン拡散層１３４とＰ型ソース拡散層１３６を有する横型構造のものであり、ソース電極１２６、ドレイン電極１２７、ゲート電極１３１およびバックゲート電極１４１を備えている。第２および第３のＮＭＯＳトランジスタ１０２，１０３は、高耐圧仕様のＮ型ドレイン拡散層１２８とＮ型ソース拡散層１３７を有する横型構造のものであり、ソース電極１３０、ドレイン電極１２９、ゲート電極１３２およびバックゲート電極１４２を備えている。１３３は酸化膜、１３８は表面絶縁膜を示している。この構造では、第１のＰＭＯＳトランジスタ１０１のソース１３４、Ｎ型ウエル拡散層（バックゲート）１２４、半導体基板１２０をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタ１０４（図１中にも示した）が存在する。この寄生バイポーラトランジスタ１０４の電流増幅率ｈＦＥは通常１０〜１００程度となっている。
【００１９】
図２は駆動用半導体装置２における関係部の波形を示している。電力充放電端子６６には、この例では電源電圧制御回路３によって周期的な矩形波５０が印加される。出力端子６４、６５、…のうち第ｉ番出力端子（便宜上、符号６４のものとする）の電圧は、電力充放電端子６６に印加される周期的な矩形波５０と、画像情報により決定される第ｉ番出力ＣＭＯＳの論理状態５１（Ｈレベルのとき出力すべきことを表し、Ｌレベルのとき休止すべきことを表す。）とにより制御され、容量性負荷７のせいで積分された立ち上がり、立ち下がりを示す波形５２になる。ここで、５５は負荷への充電過程、５６は負荷からの放電過程となる。５３は第ｉ番出力端子６４における電流波形である。正方向は出力端子から出て行く方向である。５７は第ｉ番出力端子６４に対応する縦方向電極８への充電電流であり、５８は第ｉ番出力端子６４に対応する縦方向電極８からの放電電流である。
【００２０】
容量性負荷７を充放電すべき出力期間は、第１の制御信号Ｃ１がＬレベル、第２の制御信号Ｃ２がＨレベルにそれぞれ設定される。これにより、第１のＰＭＯＳトランジスタ１０１がオン状態になるとともに、第１のＰＭＯＳトランジスタ１０１と並列の関係にある第２のＮＭＯＳトランジスタ１０２がオン状態になる。一方、第３のＮＭＯＳトランジスタ１０３はオフ状態になる。したがって、駆動波形の立ち上がり過程で、充電電流５７は、図１中に６７で示した経路を通して、すなわち電力充放電端子６６からオン状態の第１のＰＭＯＳトランジスタ１０１および第２のＮＭＯＳトランジスタ１０２、出力端子６４を通して縦方向電極８へ流れる。これにより容量性負荷７が充電される。一方、駆動波形の立ち下がり過程で、放電電流５８は、充電過程とは逆向きの経路を通して、すなわち容量性負荷７から出力端子６４、オン状態の第１のＰＭＯＳトランジスタ１０１および第２のＮＭＯＳトランジスタ１０２を通して電力充放電端子６６へ流れる。ここで、第１のＰＭＯＳトランジスタ１０１の下方には上述の寄生バイポーラトランジスタ１０４が存在するが、駆動波形の立ち下がり過程では、第１のＰＭＯＳトランジスタ１０１のソース１２６が接続されている電力充放電端子６６の電位は、バックゲート１２４が接続されている高電位側電源端子６の電位よりも低いので、その寄生バイポーラトランジスタ１０４のエミッタ・ベース間は逆バイアスとなる。したがって、放電電流５８の一部がそのような寄生バイポーラトランジスタ１０４を通して低電位側電源端子１１へ流れることはない。したがって、容量性負荷７に充電された電力は、寄生バイポーラトランジスタ１０４の電流増幅率ｈＦＥにかかわらず、電力充放電端子６６を通して実質的に全て回収される。
【００２１】
また、出力期間中、第１のＰＭＯＳトランジスタ１０１がオン状態になるだけでなく、第１のＰＭＯＳトランジスタ１０１と並列の関係にある第２のＮＭＯＳトランジスタ１０２もオン状態になっているので、電力充放電端子６６の電位が駆動波形に応じて変化したとしても、充放電経路６７のオン抵抗が低く維持される。したがって、電力回収効率を高めることができる。
【００２２】
なお、回収された電力は一時的に蓄えられ、駆動波形の次の立ちあがり過程で充電のために使用される。
【００２３】
容量性負荷７を充放電しない休止期間は、第１の制御信号Ｃ１がＨレベル、第２の制御信号Ｃ２がＬレベルにそれぞれ設定される。これにより、第１のＰＭＯＳトランジスタ１０１および第２のＮＭＯＳトランジスタ１０２がオフ状態になる一方、第３のＮＭＯＳトランジスタ１０３はオン状態になる。したがって、充放電経路６７は遮断され、出力端子６４が低電位に安定して保持される。
【００２４】
ただし、図５に示す駆動用半導体装置６２Ｂのように第３のＮＭＯＳトランジスタ１０３を省略して、出力段の構成を簡素化することもできる。第３のＮ型ＭＯＳトランジスタ１０３は、出力期間中はオフ状態にあり、上述の充放電の動作には寄与しないからである。また、図６に示す駆動用半導体装置６２Ｃのように第２のＮＭＯＳトランジスタ１０２を省略して、出力段の構成を簡素化しても良い。また、図７に示す駆動用半導体装置６２Ｄのように第２のＮＭＯＳトランジスタ１０２および第３のＮ型ＭＯＳトランジスタ１０３を省略して、出力段の構成をさらに簡素化しても良い。
【００２５】
また、図８に示す駆動用半導体装置６２Ｅのように、第１のＰＭＯＳトランジスタ１０１のゲートと第３のＮＭＯＳトランジスタ１０３のゲートとを分離して、第１のＰＭＯＳトランジスタ１０１のゲートに第１の制御信号Ｃ１、第３のＮＭＯＳトランジスタ１０３のゲートに第３の制御信号Ｃ３をそれぞれ印加するようにしても良い。この場合、図９中に示すように、第３の制御信号Ｃ３としては第１の制御信号Ｃ１と同相の信号を印加する。
【００２６】
なお、低電位側電源端子１１は常に接地電位１２に接続されているので、半導体基板２０上に設けられた低圧系ＣＭＯＳ制御回路の動作が不確実になることはない。
【００２７】
上述の例では、電源電圧制御回路３は電力充放電端子６６に対して図２中に示したような矩形波５０を印加するものとしたが、これに限られるものではない。図４（ａ）に示すような周期的な階段波、または図４（ｂ）に示すような周期的なのこぎり波を印加しても良い。
【００２８】
言うまでもなく、この発明の表示装置は、ＥＬＤＰ以外の、容量性負荷を有する様々な表示パネルを備えたものに適用し得る。
【００２９】
【発明の効果】
以上より明らかなように、この発明の表示装置は、ＥＬＤＰやＰＤＰのような容量性負荷を有する表示パネルと、上記容量性負荷を駆動する半導体装置を備えた表示装置であって、確実に動作し、容量性負荷に充電された電力を寄生バイポーラトランジスタの電流増幅率にかかわらず実質的に全て回収できるものである。しかも、簡単な製造プロセスで製造できる。
【図面の簡単な説明】
【図１】ＥＬＤＰと駆動用半導体装置を備えたこの発明の一実施形態の表示装置の構成を示す図である。
【図２】図１中の駆動用半導体装置における関係部の波形を示す図である。
【図３】上記駆動用半導体装置の出力段を構成する高耐圧ＣＭＯＳの断面構造を示す図である。
【図４】電源電圧制御回路が電力充放電端子に印加し得る波形を例示する図である。
【図５】図１中の駆動用半導体装置の変形例を説明する図である。
【図６】図１中の駆動用半導体装置の別の変形例を説明する図である。
【図７】図１中の駆動用半導体装置のさらに別の変形例を説明する図である。
【図８】図１中の駆動用半導体装置のさらに別の変形例を説明する図である。
【図９】図８中の駆動用半導体装置における関係部の波形を示す図である。
【図１０】ＥＬＤＰと駆動用半導体装置を備えた従来の表示装置の構成を示す図である。
【図１１】上記駆動用半導体装置の出力段を構成する高耐圧ＣＭＯＳの断面構造を示す図である。
【図１２】図１０中の駆動用半導体装置における関係部の波形を示す図である。
【図１３】図１０の表示装置に対する公知の提案を説明する図である。
【符号の説明】
６２Ａ，６２Ｂ，…，６２Ｅ  駆動用半導体回路
１０１  第１のＰＭＯＳトランジスタ
１０２  第２のＮＭＯＳトランジスタ
１０３  第３のＮＭＯＳトランジスタ
【図１】
0003569657.tif 000002
【図２】
0003569657.tif 000003
【図３】
0003569657.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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