(57)【特許請求の範囲】
【請求項１】
炭化珪素基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、電子のライフタイムを制御する第２導電型の第１半導体領域と、
前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に選択的に設けられた、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第２半導体領域と、
前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記第２半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域および前記第３半導体領域に接する第１電極と、
前記炭化珪素基板の裏面に設けられた第２電極と、
を備え、
前記第１半導体領域は、前記第２半導体領域および前記第３半導体領域と接していることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１半導体領域は、前記トレンチから離して設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１半導体領域は、前記第２半導体層よりも結晶欠陥の密度が高いことを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１半導体領域は、深い準位を作る元素が注入された領域であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の上に、第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の内部に、電子のライフタイムを制御する第２導電型の第１半導体領域を選択的に形成する第３工程と、
前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第２半導体領域を選択的に形成する第４工程と、
前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成する第５工程と、
前記第２半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第６工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
前記第２半導体領域および前記第３半導体領域に接する第１電極を形成する第８工程と、
前記炭化珪素基板の裏面に第２電極を形成する第９工程と、
を備え、
前記第１半導体領域は、前記第２半導体領域および前記第３半導体領域と接するように形成されることを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記第３工程は、前記第１半導体領域を、前記トレンチから離して形成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第３工程は、前記第１半導体領域を、前記第２半導体層よりも結晶欠陥の密度を高くすることを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第３工程は、前記第１半導体領域を、深い準位を作る元素を注入して形成することを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
【０００３】
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
【０００４】
トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を圧倒的に小さくすることができ、将来有望なデバイス構造といえる。
【０００５】
従来の炭化珪素半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１００のおもて面（ｐ+型ベース領域４側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ型ドリフト層２、電流拡散領域であるｎ+型ドリフト領域５およびｐ型エピタキシャル層６となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００６】
ｎ+型ドリフト領域５には、トレンチ１８の底面全体を覆うようにｐ+型領域３が選択的に設けられている。ｐ+型領域３は、ｎ型ドリフト層２に達しない深さで設けられている。また、ｎ+型ドリフト領域５には、隣り合うトレンチ１８間（メサ部）に、ｐ+型ベース領域４が選択的に設けられている。ｐ+型ベース領域４は、ｐ型エピタキシャル層６に接し、かつｎ型ドリフト層２に達しない深さで設けられている。符号７〜１４は、それぞれｎ++型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、バリアメタル、ソース電極およびソース電極パッドである。
【０００７】
このようなトレンチゲート構造の縦型ＭＯＳＦＥＴは、ソース−ドレイン間にボディダイオードとして、ｐ型エピタキシャル層６とｎ型ドリフト層２とで形成される寄生ｐｎダイオードを内蔵する。図１３において、点線に囲まれた部分１９がボディダイオード領域である。
【０００８】
ボディダイオードに通電した時、ｐ型エピタキシャル層６とｎ型ドリフト層２のｐｎ界面で発生したホール（正孔）がｎ型ドリフト層２を伝ってｎ+型炭化珪素基板１側に流れ込み、ｎ+型炭化珪素基板１とｎ型ドリフト層２の界面に存在する転位を中心に再結合して、順方向電圧Ｖｆ劣化の原因となる積層欠陥が発生する。
【０００９】
このため、ｎ+型炭化珪素基板１とｎ型ドリフト層２の間に少数キャリアの再結合層（不図示）を設ける技術がある。再結合層は、例えば窒素（Ｎ）を高濃度にドーピングした炭化珪素エピタキシャル層が知られている。再結合層を設けることで、ｐｎ界面で発生したホールが再結合層内で再結合し、ｎ+型炭化珪素基板１に到達することが防止され、ｎ+型炭化珪素基板１からの積層欠陥の発生を防ぐことができる。
【００１０】
再結合を防ぐ技術として、例えば、ドリフト層に形成され、再結合中心が導入された再結合領域とを備える炭化珪素半導体装置がある。再結合領域は、ドリフト層とベース領域との接合界面であるＰＮ界面のうち、順方向通電開始直後に電流が流れる経路上にのみ形成される（例えば、下記特許文献１）。また、リカバリー電流、又はテール電流を減少させる事を目的として、キャリアライフタイム制御を行うために、第１層、又は第２層中にイオン注入法により不純物を照射し、第１層又は第２層中に欠陥を誘起させ、その欠陥をキャリア再結合中心として機能させるバイポーラ型ＳｉＣ半導体装置がある（例えば、下記特許文献２）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１６４４４０号公報
【特許文献２】特開２００５−２７６９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来構造では、ｐｎ界面で発生した電子がｐ型エピタキシャル層６を伝わって、ｐ型エピタキシャル層６表面に存在する転位、プロセスダメージ、表面欠陥を中心に再結合して、積層欠陥が発生することを防ぐことはできない。ｐ型エピタキシャル層６を、ｐ型の不純物としてアルミニウム（Ａｌ）を用い、不純物濃度を４×１０17／ｃｍ3程度とすると、ｐ型エピタキシャル層６内の電子のライフタイムが長いため、電子を十分に減少させることができず、ｐ型エピタキシャル層６表面に電子を送達してしまうためである。この積層欠陥の発生により、炭化珪素半導体装置の順方向電圧が増大してしまうという問題がある。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、ｐ型エピタキシャル層表面からの積層欠陥の発生を防ぎ、積層欠陥の発生による順方向電圧の増大を防ぐことができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素基板のおもて面に第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記炭化珪素基板側に対して反対側に第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に選択的に、電子のライフタイムを制御する第２導電型の第１半導体領域が設けられている。前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に選択的に、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第２半導体領域が設けられている。前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に選択的に、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域が設けられている。トレンチは、前記第２半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。第１電極は、前記第２半導体領域および前記第３半導体領域に接し、第２電極は、前記炭化珪素基板の裏面に設けられている。前記第１半導体領域は、前記第２半導体領域および前記第３半導体領域と接している。
【００１５】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域は、前記トレンチから離して設けられていることを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域は、前記第２半導体層よりも結晶欠陥の密度が高いことを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域は、深い準位を作る元素が注入された領域であることを特徴とする。
【００１８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の上に、第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の内部に、電子のライフタイムを制御する第２導電型の第１半導体領域を選択的に形成する第３工程を行う。次に、前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に、前記炭化珪素基板よりも不純物濃度の高い第１導電型の第２半導体領域を選択的に形成する第４工程を行う。次に、前記第２半導体層の内部の、前記第１半導体領域よりも浅い位置に、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体領域を選択的に形成する第５工程を行う。次に、前記第２半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第６工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記第２半導体領域および前記第３半導体領域に接する第１電極を形成する第８工程を行う。次に、前記炭化珪素基板の裏面に第２電極を形成する第９工程を行う。前記第１半導体領域は、前記第２半導体領域および前記第３半導体領域と接するように形成される。
【００１９】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程は、前記第１半導体領域を、前記トレンチから離して形成することを特徴とする。
【００２０】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程は、前記第１半導体領域を、前記第２半導体層よりも結晶欠陥の密度を高くすることを特徴とする。
【００２１】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程は、前記第１半導体領域を、深い準位を作る元素を注入して形成することを特徴とする。
【００２２】
上述した発明によれば、エピタキシャル成長させたｐ型エピタキシャル層（第２導電型の第２半導体層）の内部にイオン注入により、ライフタイムキラー領域（第２導電型の第１半導体領域）を設けることで、電子を再結合させ消滅させる領域が形成される。ライフタイムキラー領域により、ｐ型エピタキシャル層とｎ型ドリフト層（第１導電型の第１半導体層）のｐｎ界面で発生した電子を減少させ、ｐ型エピタキシャル層表面に電子を送達しないようにすることができる。このため、ｐ型エピタキシャル層表面に積層欠陥が発生することを防ぐことができ、炭化珪素半導体装置の順方向電圧の増大を防ぐことができる。
【００２３】
また、ライフタイムキラー領域をトレンチから離して設けることで、ライフタイムキラー領域を形成する際のエッチングレートおよび酸化レートの変化により、トレンチの形状不良を防ぐことができる。
【発明の効果】
【００２４】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ｐ型エピタキシャル層表面からの積層欠陥の発生を防ぎ、積層欠陥の発生による順方向電圧の増大を防ぐことができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図３】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図４】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図５】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図６】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
【図７】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。
【図８】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。
【図９】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１０】実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１２】実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図１３】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２６】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２７】
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する（図９、図１１においても同様）。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１００のおもて面（ｐ+型ベース領域４側の面）側にＭＯＳゲートを備えたＭＯＳＦＥＴである。
【００２８】
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１上にｎ型ドリフト層（第１半導体層）２およびｐ型エピタキシャル層（第２半導体層）６となる各炭化珪素層を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型エピタキシャル層６と、ｎ++型ソース領域（第２半導体領域）７、ｐ++型コンタクト領域（第２半導体領域）８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。具体的には、ｎ型ドリフト層２のソース側（ソース電極１３側）の表面層には、ｐ型エピタキシャル層６に接するようにｎ+型領域（以下、ｎ+型ドリフト領域とする）５が設けられている。ｎ+型ドリフト領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。このｎ+型ドリフト領域５は、例えば、基体おもて面（炭化珪素基体１００のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。
【００２９】
ｎ+型ドリフト領域５の内部には、ｐ+型領域３、ｐ+型ベース領域４がそれぞれ選択的に設けられている。ｐ+型領域３は、トレンチ１８の底面および底面コーナー部を覆うように設けられている。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。ｐ+型領域３は、ｐ型エピタキシャル層６とｎ+型ドリフト領域５との界面よりもドレイン側に深い位置から、ｎ+型ドリフト領域５とｎ型ドリフト層２との界面に達しない深さで設けられている。ｐ+型領域３を設けることで、トレンチ１８の底面付近に、ｐ+型領域３とｎ+型ドリフト領域５との間のｐｎ接合を形成することができる。ｐ+型領域３は、ｐ型エピタキシャル層６よりも不純物濃度が高い。
【００３０】
ｐ+型ベース領域４は、隣り合うトレンチ１８間（メサ部）に、ｐ+型領域３と離して、かつｐ型エピタキシャル層６に接するように設けられている。ｐ+型ベース領域４は、その一部をトレンチ１８側に延在させて部分的にｐ+型領域３と接していてもよい。また、ｐ+型ベース領域４は、ｐ型エピタキシャル層６とｎ+型ドリフト領域５との界面から、ｎ+型ドリフト領域５とｎ型ドリフト層２との界面に達しない深さで設けられている。ｐ+型ベース領域４を設けることで、隣り合うトレンチ１８間において、トレンチ１８の底面よりもドレイン側に深い位置に、ｐ+型ベース領域４とｎ+型ドリフト領域５との間のｐｎ接合を形成することができる。このようにｐ+型領域３、ｐ+型ベース領域４とｎ+型ドリフト領域５とでｐｎ接合を形成することで、ゲート絶縁膜９のトレンチ１８底面の部分に高電界が印加されることを防止することができる。符号４ａ，４ｂは、それぞれ、ｐ+型ベース領域４のうち、ｐ型エピタキシャル層６よりもドレイン側の部分（以下、下側ｐ+型ベース領域とする）およびソース側の部分（以下、上側ｐ+型ベース領域とする）である。上側、下側ｐ+型ベース領域４ａ、４ｂは、ｐ型エピタキシャル層６よりも不純物濃度が高い。
【００３１】
ｐ型エピタキシャル層６の内部には、互いに接するようにｎ++型ソース領域７、ｐ++型コンタクト領域８およびライフタイムキラー領域１５がそれぞれ選択的に設けられている。ｐ++型コンタクト領域８の深さは、例えばｎ++型ソース領域７よりも深くてもよい。ライフタイムキラー領域１５は、ｐ++型コンタクト領域８およびｎ++型ソース領域７よりも深い位置に設けられている。
【００３２】
ライフタイムキラー領域１５は、ｎ++型ソース領域７、ｐ++型コンタクト領域８と接し、ｎ++型ソース領域７、ｐ++型コンタクト領域８のソース側に設けられている。また、ライフタイムキラー領域１５は、ｐ型エピタキシャル層６のチャネルが形成される部分を含まないように、例えば横方向に一様に設けられている。ｐ型エピタキシャル層６のチャネルが形成される部分とは、トレンチ１８の側壁に沿った部分である。つまり、ライフタイムキラー領域１５は、トレンチ１８の側壁から一定の距離ｄ、例えば、０．５μｍ離れて設けられる。これは、ライフタイムキラー領域１５を形成する際のエッチングレートおよび酸化レートの変化により、トレンチ１８の形状不良を防ぐためである。
【００３３】
ここで、ライフタイムキラー領域１５は、電子のライフタイムを制御する領域である。具体的には、ライフタイムキラー領域１５は、電子のライフタイムキラーが導入され、ライフタイムキラー領域１５に入ってきた電子を再結合させ消滅させることで、電子のライフタイムを短くする領域である。これにより、ライフタイムキラー領域１５は、ｐ型エピタキシャル層６とｎ型ドリフト層２のｐｎ界面で発生した電子を減少させ、ｐ型エピタキシャル層６表面に電子を送達しないようにすることができる。
【００３４】
また、ライフタイムキラー領域１５は、膜厚を０．０５〜０．５μｍにすることが好ましい。膜厚が０．０５μｍより薄いと、電子密度を十分に減衰することができなく、ｐ型エピタキシャル層６表面に電子を送達してしまうためである。一般的なイオン注入装置では、０．５μｍ以上の深さにライフタイムキラーを注入することは困難であるためである。
【００３５】
実施の形態１では、イオン注入により結晶構造にダメージを与えることでライフタイムキラーを導入している。図１において、×が結晶構造に与えられたダメージを例示的に示している。具体的には、結晶構造に与えられたダメージは結晶欠陥であり、ライフタイムキラー領域１５の結晶欠陥の濃度はｐ型エピタキシャル層６より高くなっている。この結晶欠陥は、例えば、結晶欠陥を形成しやすい元素、アルゴン（Ａｒ）等を注入することにより、形成することができる。また、結晶欠陥は、プロトン（ｐ）を注入することにより、形成することもできる。
【００３６】
また、Ａｒを注入することによりライフタイムキラー領域１５を形成する場合、Ａｒ注入濃度は、１×１０14〜１×１０21／ｃｍ3が好ましい。Ａｒ注入濃度が、１×１０14／ｃｍ3より小さいと電子密度を十分に減衰することができなく、ｐ型エピタキシャル層６表面に電子を送達してしまうためである。また、Ａｒ注入濃度が、１×１０21／ｃｍ3より大きいと、ｐ型エピタキシャル層６の結晶性が悪くなり、炭化珪素半導体装置のオン抵抗が増加し、性能が劣化するためである。
【００３７】
トレンチ１８は、基体おもて面からｎ++型ソース領域７およびｐ型エピタキシャル層６を貫通してｎ+型ドリフト領域５に達する。トレンチ１８の内部には、トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ゲート電極１０のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。ゲート電極１０は、図示省略する部分でゲートパッド（不図示）に電気的に接続されている。層間絶縁膜１１は、トレンチ１８に埋め込まれたゲート電極１０を覆うように基体おもて面全面に設けられている。
【００３８】
ソース電極（第１電極）１３は、層間絶縁膜１１に開口されたコンタクトホールを介してｎ++型ソース領域７およびｐ++型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル１２が設けられている。ソース電極１３上には、ソース電極パッド１４が設けられている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１６が設けられている。
【００３９】
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図２〜８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ型ドリフト層２をエピタキシャル成長させる。例えば、ｎ型ドリフト層２を形成するためのエピタキシャル成長の条件を、ｎ型ドリフト層２の不純物濃度が３×１０15／ｃｍ3程度となるように設定してもよい。ここまでの状態が図２に記載される。
【００４０】
次に、ｎ型ドリフト層２の上に、第１ｎ+型ドリフト領域５ａをエピタキシャル成長させる。例えば、第１ｎ+型ドリフト領域５ａを形成するためのエピタキシャル成長の条件を、第１ｎ+型ドリフト領域５ａの不純物濃度が１×１０17／ｃｍ3程度となるように設定してもよい。この第１ｎ+型ドリフト領域５ａは、ｎ+型ドリフト領域５の一部である。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、第１ｎ+型ドリフト領域５ａの表面層に、ｐ+型領域３および下側ｐ+型ベース領域４ａをそれぞれ選択的に形成する。この下側ｐ+型ベース領域４ａは、ｐ+型ベース領域４の一部である。例えば、ｐ+型領域３および下側ｐ+型ベース領域４ａを形成するためのイオン注入時のドーズ量を、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。ここまでの状態が図３に記載される。
【００４１】
次に、第１ｎ+型ドリフト領域５ａ、ｐ+型領域３および下側ｐ+型ベース領域４ａの上に、第２ｎ+型ドリフト領域５ｂをエピタキシャル成長させる。例えば、第２ｎ+型ドリフト領域５ａを形成するためのエピタキシャル成長の条件を、第１ｎ+型ドリフト領域５ａの不純物濃度と同程度となるように設定してもよい。この第２ｎ+型ドリフト領域５ｂは、ｎ+型ドリフト領域５の一部であり、第１ｎ+型ドリフト領域５ａと第２ｎ+型ドリフト領域５ｂを合わせて、ｎ+型ドリフト領域５となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、第２ｎ+型ドリフト領域５ｂの表面層に、上側ｐ+型ベース領域４ｂを選択的に形成する。例えば、上側ｐ+型ベース領域４ｂを形成するためのイオン注入時のドーズ量を、不純物濃度がｐ+型領域３および下側ｐ+型ベース領域４ａと同程度となるように設定してもよい。この上側ｐ+型ベース領域４ｂは、ｐ+型ベース領域４の一部であり、下側ｐ+型ベース領域４ａと上側ｐ+型ベース領域４ｂを合わせて、ｐ+型ベース領域４となる。ここまでの状態が図４に記載される。
【００４２】
次に、第２ｎ+型ドリフト領域５ｂおよび上側ｐ+型ベース領域４ｂの上に、ｐ型エピタキシャル層６をエピタキシャル成長させる。例えば、ｐ型エピタキシャル層６を形成するためのエピタキシャル成長の条件を、ｐ型エピタキシャル層６の不純物濃度が４×１０17／ｃｍ3程度となるように設定してもよい。ここまでの状態が図５に記載される。
【００４３】
次に、フォトリソグラフィおよびイオン注入により結晶構造にダメージを与えやすい元素、例えば、Ａｒのイオン注入により、ｐ型ベース層６の表面層にライフタイムキラー領域１５を形成する。ここで、フォトリソグラフィの際のマスクを、トレンチ１８が形成される部分、およびトレンチ１８の側壁に沿った部分に形成することで、ライフタイムキラー領域１５が、トレンチ１８が形成される部分、およびｐ型エピタキシャル層６のチャネルが形成される部分を含まないように形成する。図６において、×が結晶構造に与えられたダメージを例示的に示している。ここまでの状態が図６に記載される。
【００４４】
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型エピタキシャル層６およびライフタイムキラー領域１５の表面層にｎ++型ソース領域７を選択的に形成する。例えば、ｎ++型ソース領域７を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型エピタキシャル層６およびライフタイムキラー領域１５の表面層に、ｎ++型ソース領域７に接するようにｐ++型コンタクト領域８を選択的に形成する。例えば、ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、不純物濃度が３×１０20／ｃｍ3程度となるように設定してもよい。ｎ++型ソース領域７とｐ++型コンタクト領域８との形成順序を入れ替えてもよい。ここで、ｎ++型ソース領域７とｐ++型コンタクト領域８は、ライフタイムキラー領域１５を突き抜けない深さで形成する。イオン注入が全て終わった後に、活性化アニールを施す。ここまでの状態が図７に記載される。
【００４５】
次に、フォトリソグラフィおよびエッチングにより、ｎ++型ソース領域７およびｐ型エピタキシャル層６を貫通して、ｎ+型ドリフト領域５の内部のｐ+型領域３に達するトレンチ１８を形成する。トレンチ形成時のマスクには酸化膜を用いる。また、トレンチエッチング後に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。ここまでの状態が図８に記載される。
【００４６】
次に、炭化珪素基体１００のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
【００４７】
次に、ゲート電極１０を覆うように、炭化珪素基体１００のおもて面全面に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ++型ソース領域７およびｐ++型コンタクト領域８を露出させる。
【００４８】
次に、層間絶縁膜１１を覆うようにバリアメタル１２を形成してパターニングし、ｎ++型ソース領域７およびｐ++型コンタクト領域８を再度露出させる。次に、ｎ++型ソース領域７に接するように、ソース電極１３を形成する。ソース電極１３は、バリアメタル１２を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
【００４９】
次に、コンタクトホールを埋め込むようにソース電極パッド１４を形成する。ソース電極パッド１４を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、ドレイン電極１６のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着などで形成し、ドレイン電極１６を形成する。
【００５０】
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００５１】
以上、説明したように、実施の形態１によれば、エピタキシャル成長させたｐ型エピタキシャル層の内部にイオン注入により、ライフタイムキラー領域を設けることで、電子を再結合させ消滅させる領域が形成される。ライフタイムキラー領域より、ｐ型エピタキシャル層とｎ型ドリフト層のｐｎ界面で発生した電子を減少させ、ｐ型エピタキシャル層表面に電子を送達しないようにすることができる。このため、ｐ型エピタキシャル層表面に積層欠陥が発生することを防ぐことができ、炭化珪素半導体装置の順方向電圧の増大を防ぐことができる。
【００５２】
また、実施の形態１によれば、ライフタイムキラー領域をトレンチから離して設けることで、ライフタイムキラー領域を形成する際のエッチングレートおよび酸化レートの変化により、トレンチの形状不良を防ぐことができる。
【００５３】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ライフタイムキラー領域１５に深い準位を作る元素が注入されている点である。
【００５４】
ここで、深い準位とは、伝導帯や価電子帯の端から離れたところ、すなわち禁止帯の中ほどに位置している準位である。深い準位を作る元素とは、具体的には、ホウ素（Ｂ）、窒素（Ｎ）、バナジウム（Ｖ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）である。この深い準位を作る元素が、電子のライフタイムキラーとなり、ライフタイムキラー領域１５に入ってきた電子を再結合させ消滅させる。
【００５５】
深い準位を作る元素を注入することによりライフタイムキラー領域１５を形成する場合、深い準位を作る元素の注入濃度は、３×１０13〜３×１０20／ｃｍ3が好ましい。深い準位を作る元素の注入濃度が、３×１０13／ｃｍ3より小さいと電子密度を十分に減衰することができなく、ｐ型エピタキシャル層６表面に電子を送達してしまうためである。また、深い準位を作る元素の注入濃度が、３×１０20／ｃｍ3より大きいと、ｐ型エピタキシャル層６において空乏層が広がることにより、ドレイン−ソース間の耐圧が低下して、ドレイン−ソース間でリーク電流が増加する虞があるためである。
【００５６】
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について説明する。図１０は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、ｐ型エピタキシャル層６を形成する形成工程までの工程を順に行う（図２〜５参照）。
【００５７】
次に、フォトリソグラフィおよびイオン注入により深い準位を作る元素のイオン注入により、ｐ型エピタキシャル層６の表面層にライフタイムキラー領域１５を形成する。ここまでの状態が図１０に記載される。その後、実施の形態１と同様に、ｎ++型ソース領域７を形成する形成工程以降の工程を順に行うことで（図７、８参照）、図９に示すＭＯＳＦＥＴが完成する。
【００５８】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００５９】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、ライフタイムキラー領域１５がトレンチ１８と接している点である。
【００６０】
実施の形態３では、ライフタイムキラー領域１５は、深い準位を作る元素をドーピングしながらエピタキシャル成長させることにより形成される。
【００６１】
また、ライフタイムキラー領域１５は、膜厚を０．０５〜１．５μｍにすることが好ましい。膜厚が０．０５μｍより薄いと、電子密度を十分に減衰することができなく、ｐ型エピタキシャル層６表面に電子を送達してしまうためである。また、膜厚が１．５μｍより厚いと、ｐ型エピタキシャル層６の表面のラフネス（凹凸）が大きくなり、結晶欠陥が増えるためである。
【００６２】
また、深い準位を作る元素の注入濃度は、３×１０13〜５×１０19／ｃｍ3が好ましい。深い準位を作る元素の注入濃度が、３×１０13／ｃｍ3より小さいと電子密度を十分に減衰することができなく、ｐ型エピタキシャル層６表面に電子を送達してしまうためである。また、深い準位を作る元素の注入濃度が、５×１０19／ｃｍ3より大きいと、ｐ型エピタキシャル層６の表面のラフネスが大きくなり、結晶欠陥が増えるためである。さらに、ｐ型エピタキシャル層６において空乏層が広がることにより、ドレイン−ソース間の耐圧が低下して、ドレイン−ソース間でリーク電流が増加する虞があるためである。
【００６３】
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。図１２は、実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ+型炭化珪素基板１を用意し、上側ｐ+型ベース領域４ｂを形成する形成工程までの工程を順に行う（図２〜４参照）。
【００６４】
次に、第２ｎ+型ドリフト領域５ｂおよび上側ｐ+型ベース領域４ｂの上に、ｐ型の不純物をドーピングしながら、ｐ型エピタキシャル層６をエピタキシャル成長させる。ｐ型エピタキシャル層６が所定の厚さまで成長した後、ｐ型の不純物および深い準位を作る元素をドーピングしながら、ライフタイムキラー領域１５をエピタキシャル成長させる。ここまでの状態が図１２に記載される。その後、実施の形態１と同様に、ｎ++型ソース領域７を形成する形成工程以降の工程を順に行うことで（図７、８参照）、図１１に示すＭＯＳＦＥＴが完成する。
【００６５】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
【００６６】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００６８】
１  ｎ+型炭化珪素基板
２  ｎ型ドリフト層
３  ｐ+型領域
４  ｐ+型ベース領域
４ａ  下側ｐ+型ベース領域
４ｂ  上側ｐ+型ベース領域
５  ｎ+型ドリフト領域
５ａ  第１ｎ+型ドリフト領域
５ｂ  第２ｎ+型ドリフト領域
６  ｐ型エピタキシャル層
７  ｎ++型ソース領域
８  ｐ++型コンタクト領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  バリアメタル
１３  ソース電極
１４  ソース電極パッド
１５  ライフタイムキラー領域
１６  ドレイン電極
１８  トレンチ
１９  ボディダイオード領域
【図１】
0006988175.tif 000002
【図２】
0006988175.tif 000003
【図３】
0006988175.tif 000004
【図４】
0006988175.tif 000005
【図５】
0006988175.tif 000006
【図６】
0006988175.tif 000007
【図７】
0006988175.tif 000008
【図８】
0006988175.tif 000009
【図９】
0006988175.tif 000010
【図１０】
0006988175.tif 000011
【図１１】
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【図１２】
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【図１３】
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