(57)【特許請求の範囲】
【請求項１】
シンボル周期の２倍のサンプリング周期で入力Ｉ及びＱｃｈ信号を標本化した後のＩ及びＱｃｈ信号から包絡線信号を生成して記憶する第１記憶手段と、前記包絡線信号の偶数番目のサンプリング結果と奇数番目のサンプリング結果との差が、この差の許容値を示す第１しきい値を越えた場合に、前記差が最小となる同期タイミングに前記再生クロックの位相を可変して出力する第１制御手段と、前記Ｉ及びＱｃｈ信号の位相を生成して記憶する第２記憶手段と、前記記憶されたＩ及びＱｃｈ信号の偶数番目のサンプリング結果から得られた位相と奇数番目のサンプリング結果から得られた位相との位相差が同相か逆相かを判定する第１判定手段と、前記判定結果が逆相を示す場合に前記第１制御手段から出力される再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延する遅延手段と、を具備することを特徴とする同期装置。
【請求項２】
遅延手段が、判定結果が逆相を示す場合に第１制御手段から出力される再生クロックをシンボル周期／２、遅延することを特徴とする請求項１記載の同期装置。
【請求項３】
Ｉ及びＱｃｈ信号が、標本化後に量子化するＡ／Ｄ変換によって得られることを特徴とする請求項１又は請求項２記載の同期装置。
【請求項４】
第１判定手段による判定結果の積算値が、前記判定結果が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この判定結果を遅延手段へ出力する第２判定手段、を具備することを特徴とする請求項１乃至請求項３のいずれかに記載の同期装置。
【請求項５】
第１判定手段に代え、位相差の積算値が、前記位相差が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この判定結果を遅延手段へ出力する第３判定手段、を具備することを特徴とする請求項１乃至請求項３のいずれかに記載の同期装置。
【請求項６】
位相差が、エラーパルス発生領域に一致する間は、前記位相差の積算が行われないように制御する一致検出手段、を具備することを特徴とする請求項５記載の同期装置。
【請求項７】
Ｉ及びＱｃｈ信号を各々並列／直列変換することにより、前記Ｉｃｈ信号の偶数及び奇数番目のサンプリング結果と、前記Ｑｃｈ信号の偶数及び奇数番目のサンプリング結果とを得るＰ／Ｓ変換手段と、第２記憶手段に代えて設けられ、前記Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果の位相を生成して記憶する第３記憶手段と、前記Ｉ及びＱｃｈ信号の奇数番目のサンプリング結果の位相を生成して記憶する第４記憶手段と、前記第３及び第４記憶手段に記憶された位相を減算することにより、前記Ｉ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差を求める減算手段と、を具備し、前記減算手段で求められた位相差を第３判定手段へ出力することを特徴とする請求項５記載の同期装置。
【請求項８】
第２記憶手段に代え、Ｉｃｈ及びＱｃｈ信号の絶対値を検出するＩｃｈ及びＱｃｈ絶対値検出手段と、前記Ｉｃｈ及びＱｃｈ信号の象限を判定する象限判定手段と、前記判定により求められた象限に応じて、前記検出されたＩｃｈ及びＱｃｈ絶対値信号を位相情報に変換する変換手段とを備えて構成される位相情報生成手段、を具備することを特徴とする請求項１乃至請求項６のいずれかに記載の同期装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の同期装置を用いたことを特徴とする基地局装置。
【請求項１０】
請求項１乃至請求項８のいずれかに記載の同期装置を用いたことを特徴とする移動局装置。
【請求項１１】
請求項１乃至請求項８のいずれかに記載の同期装置を、基地局装置又は移動局装置に用いたことを特徴とする移動体通信システム。
【請求項１２】
シンボル周期の２倍のサンプリング周期で入力Ｉ及びＱｃｈ信号を標本化した後のＩ及びＱｃｈ信号から包絡線信号を生成し、この生成された包絡線信号の偶数番目のサンプリング結果と奇数番目のサンプリング結果との差が、この差の許容値を示す第１しきい値を越えた場合に、前記差が最小となる同期タイミングに前記再生クロックの位相を可変する第１の制御を行い、前記Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果から得られた位相と奇数番目のサンプリング結果から得られた位相との位相差が同相か逆相かを判定する第１の判定を行い、この第１の判定結果が逆相を示す場合に前記第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延することを特徴とする同期方法。
【請求項１３】
遅延は、第１の判定結果が逆相を示す場合に第１の制御が行われた再生クロックをシンボル周期／２、遅延することを特徴とする請求項１２記載の同期方法。
【請求項１４】
Ｉ及びＱｃｈ信号を、標本化後に量子化するＡ／Ｄ変換によって得ることを特徴とする請求項１２又は請求項１３記載の同期方法。
【請求項１５】
第１の判定結果の積算値が、前記第１の判定結果が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この第２の判定時に、第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延することを特徴とする請求項１２乃至請求項１４のいずれかに記載の同期方法。
【請求項１６】
第１の判定に代え、位相差の積算値が、前記位相差が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この第３の判定時に、第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延することを特徴とする請求項１２乃至請求項１５のいずれかに記載の同期方法。
【請求項１７】
位相差が、エラーパルス発生領域に一致する間は、前記位相差の積算が行われないように制御することを特徴とする請求項１６記載の同期方法。
【請求項１８】
Ｉ及びＱｃｈ信号を各々並列／直列変換することにより、前記Ｉｃｈ信号の偶数及び奇数番目のサンプリング結果と、前記Ｑｃｈ信号の偶数及び奇数番目のサンプリング結果とを求め、前記Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果の位相を生成すると共に、奇数番目のサンプリング結果の位相を生成し、これら生成された偶数及び奇数番目のサンプリング結果の位相差を求め、この求められた位相差の積算値が、第３の判定によって逆相と判定された際に、第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延することを特徴とする請求項１６記載の同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル移動体通信システム等の無線機受信機系に適用される同期装置及びその方法に関する。
【０００２】
【従来の技術】
従来の同期装置は、サンプリング周期のクロックタイミングでサンプリングされたＡ／Ｄ変換後のＩ及びＱｃｈ信号を用いて包絡線信号を生成し、包絡線信号の偶数及び奇数番目のサンプリング結果の差を用いて同期獲得を行うようになっている。
【０００３】
図８は、従来の同期装置のブロック図を示す。この図８に示す同期装置は、ＩチャネルＡ／Ｄ変換器８０１と、ＱチャネルＡ／Ｄ変換器８０２と、Ｉチャネル絶対値計算器８０３と、Ｑチャネル絶対値計算器８０４と、メモリ回路８０５と、選択器８０６と、減算器８０７と、積算器８０８と、減算器８０９と、判定器８１０と、制御器８１１とを備えて構成されている。
【０００４】
このような構成において、一例として、データの先頭にプリアンブルとして「１」が数十シンボルにわたって付加されており、ＩチャネルＡ／Ｄ変換器８０１及びＱチャネルＡ／Ｄ変換器８０２のサンプリング周波数をシンボルレートの２倍とした場合の動作について述べる。ここで、プリアンブルとして「１」を用いた場合、プリアンブルは、ＤＱＰＳＫマッピング処理を施され、帯域制限された後は、正弦波となる。
【０００５】
ＩチャネルＡ／Ｄ変換器８０１は、アナログのＩｃｈ信号８１２をディジタルのＩｃｈ信号８１３に変換してＩチャネル絶対値計算器８０３へ出力し、ＱチャネルＡ／Ｄ変換器８０２は、アナログのＱｃｈ信号８１４をディジタルのＱｃｈ信号８１５に変換してＱチャネル絶対値計算器８１５へ出力する。
【０００６】
Ｉチャネル絶対値計算器８０３は、Ｉｃｈ信号８１３の絶対値を計算し、このＩｃｈ絶対値信号８１６をメモリ回路８０５へ出力し、Ｑチャネル絶対値計算器８０４は、Ｑｃｈ信号８１５の絶対値を計算し、このＱｃｈ絶対値信号８１７をメモリ回路８０５へ出力する。
【０００７】
メモリ回路８０５は、Ｉｃｈ及びＱｃｈ絶対値信号８１６，８１７の各々の２乗値を加算した平方根を計算して得られた包絡線情報を記憶し、この記憶された包絡線情報、即ち包絡線信号８１８を選択器８０６へ出力する。
【０００８】
この包絡線信号８１８の波形を、図９又は図１０に示す。図９に示す包絡線信号は、Ａ／Ｄ変換後のＩ及びＱｃｈ信号８１３，８１５において偶数番目のサンプリング結果と奇数番目のサンプリング結果が同相の場合である。
【０００９】
図１０に示す包絡線信号は、Ａ／Ｄ変換後のＩ及びＱｃｈ信号８１３，８１５において偶数番目のサンプリング結果と奇数番目のサンプリング結果が逆相の場合である。
【００１０】
選択器８０６は、包絡線信号８１８から、偶数番目のサンプリング結果信号８１９と奇数番目のサンプリング結果信号８２０を選択して減算器８０７へ出力する。その選択では、偶数番目のサンプリング結果信号８１９であれば、例えば、図９又は図１０に示す０点が得られ、奇数番目のサンプリング結果信号８２０であれば、例えば、図９又は図１０に示す０′点が得られる。
【００１１】
減算器８０７は、偶数番目と奇数番目のサンプリング結果信号８１９と８２０を減算することによって、偶数番目及び奇数番目のサンプリング結果信号８１９，８２０の差を示す差信号８２１を得て積算器８０８へ出力する。
【００１２】
積算器８０８は、その差信号８２１を積算し、この積算結果を示す積算信号８２２を減算器８０９へ出力する。減算器８０９は、積算信号８２２から、偶数番目及び奇数番目のサンプリング結果信号８１９，８２０の差の許容値を示すしきい値８２３を減算し、この減算結果の信号８２４を判定器８１０へ出力する。
【００１３】
判定器８１０は、その信号８２４から積算信号８２２がしきい値８２３を越えているか否かを判定する。つまり、偶数番目及び奇数番目のサンプリング結果信号８１９，８２０の差が、しきい値８２３を越えているか否かが判定され、この判定結果信号８２５が制御器８１１へ出力される。
【００１４】
制御器８１１は、判定結果信号８２５に応じて次に説明する同期制御を行う。
【００１５】
（１）包絡線信号８１８の偶数番目及び奇数番目のサンプリング結果信号８１９，８２０の差、即ち差信号８２１が、しきい値８２３を越えている場合は、Ｉ及びＱチャネルＡ／Ｄ変換器８０１，８０２においてＩ及びＱｃｈ信号８１２，８１４のサンプリングを行う再生クロック８２６が、適正なタイミングで信号をサンプリングしていないことなので、この場合、再生クロック８２６のタイミングを動かす。
【００１６】
（２）前記した差が最小となるタイミング、即ち、図９又は図１０に示す２点と２′点となったら、同期を固定する。
【００１７】
（３）同期固定後は、再生クロック８２６のタイミングを、Ｔ（シンボル周期）／４だけ動かし、この点を同期タイミングとする。即ち、図９又は図１０に示す０′点とする。
【００１８】
最後に、その同期タイミングで制御器８１１から生成される再生クロック８２６によってＩ及びＱチャネルＡ／Ｄ変換器８０１，８０２で、Ｉ及びＱｃｈ信号８１２，８１４をサンプリングする。
【００１９】
【発明が解決しようとする課題】
しかし、上記従来の同期装置では、Ｉ及びＱｃｈ信号８１２，８１４の正弦波のピーク点である最適識別点からＴ／２だけずれたタイミングで同期する場合があり、誤り率特性が大幅に劣化することになる。
【００２０】
最適識別点からＴ／２だけずれたタイミングで同期する場合、誤り率は約０．２５となり、受信不可能となる。
【００２１】
本発明は、Ａ／Ｄ変換後のＩ及びＱｃｈ信号を用いて包絡線信号を生成し、包絡線信号の偶数番目及び奇数番目のサンプリング結果の差を用いて同期獲得を行う場合に、Ｉ及びＱｃｈ信号の正弦波のピーク点である最適識別点からシンボル周期／２だけずれたタイミングで同期することを防ぐことにより、誤り率の大幅劣化を防止することができる同期装置及びその方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明は、上記課題を解決するため、以下の構成とした。
【００２５】
請求項１記載の同期装置は、シンボル周期の２倍のサンプリング周期で入力Ｉ及びＱｃｈ信号を標本化した後のＩ及びＱｃｈ信号から包絡線信号を生成して記憶する第１記憶手段と、前記包絡線信号の偶数番目のサンプリング結果と奇数番目のサンプリング結果との差が、この差の許容値を示す第１しきい値を越えた場合に、前記差が最小となる同期タイミングに前記再生クロックの位相を可変して出力する第１制御手段と、前記Ｉ及びＱｃｈ信号の位相を生成して記憶する第２記憶手段と、前記記憶されたＩ及びＱｃｈ信号の偶数番目のサンプリング結果から得られた位相と奇数番目のサンプリング結果から得られた位相との位相差が同相か逆相かを判定する第１判定手段と、前記判定結果が逆相を示す場合に前記第１制御手段から出力される再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延する遅延手段と、を具備する構成とした。
【００２６】
この構成により、入力Ｉ及びＱｃｈ信号がサンプリング周期のクロックタイミングで標本化された後のＩ及びＱｃｈ信号から包絡線信号が生成され、この包絡線信号の偶数及び奇数番目のサンプリング結果の位相差が生成され、その位相差が逆相を示す場合に、再生クロック（サンプリングクロック）のタイミングが、入力Ｉ及びＱｃｈ信号に同期するように遅延されるので、再生クロックが入力Ｉ及びＱｃｈ信号の０レベルで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【００２７】
また、請求項２記載の同期装置は、請求項１記載の同期装置において、遅延手段が、判定結果が逆相を示す場合に第１制御手段から出力される再生クロックをシンボル周期／２、遅延する構成とした。
【００２８】
この構成により、再生クロックのタイミングが、シンボル周期／２だけ遅延して同期獲得を制御することにより、最適識別点からシンボル周期／２だけずれたタイミングで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【００２９】
また、請求項３記載の同期装置は、請求項１又は請求項２記載の同期装置において、Ｉ及びＱｃｈ信号が、標本化後に量子化するＡ／Ｄ変換によって得られる構成とした。
【００３０】
この構成により、入力Ｉ及びＱｃｈ信号がサンプリング周期のクロックタイミングでＡ／Ｄ変換された後のＩ及びＱｃｈ信号においても、再生クロックが入力Ｉ及びＱｃｈ信号の０レベルで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【００３１】
また、請求項４記載の同期装置は、請求項１乃至請求項３のいずれかに記載の同期装置において、第１判定手段による判定結果の積算値が、前記判定結果が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この判定結果を遅延手段へ出力する第２判定手段、を具備する構成とした。
【００３２】
この構成により、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差が同相か逆相かを判定した結果を積算した結果を用いて、更に同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御が行われるので、最初の判定で誤りが生じたとしても、その判定の積算値から更に同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【００３３】
また、請求項５記載の同期装置は、請求項１乃至請求項３のいずれかに記載の同期装置において、第１判定手段に代え、位相差の積算値が、前記位相差が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この判定結果を遅延手段へ出力する第３判定手段、を具備する構成とした。
【００３４】
この構成により、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差を積算した結果を用いて、同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御が行われるので、位相差の積算値から同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【００３５】
また、請求項６記載の同期装置は、請求項５記載の同期装置において、位相差が、エラーパルス発生領域に一致する間は、前記位相差の積算が行われないように制御する一致検出手段、を具備する構成とした。
【００３６】
この構成により、Ｉ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差により回線品質推定が行われ、エラーパルス発生領域に存在する位相差信号については、積算処理が行われないので、更に高精度な再生クロック選択制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【００３７】
また、請求項７記載の同期装置は、請求項５記載の同期装置において、Ｉ及びＱｃｈ信号を各々並列／直列変換することにより、前記Ｉｃｈ信号の偶数及び奇数番目のサンプリング結果と、前記Ｑｃｈ信号の偶数及び奇数番目のサンプリング結果とを得るＰ／Ｓ変換手段と、第２記憶手段に代えて設けられ、前記Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果の位相を生成して記憶する第３記憶手段と、前記Ｉ及びＱｃｈ信号の奇数番目のサンプリング結果の位相を生成して記憶する第４記憶手段と、前記第３及び第４記憶手段に記憶された位相を減算することにより、前記Ｉ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差を求める減算手段と、を具備し、前記減算手段で求められた位相差を第３判定手段へ出力する構成とした。
【００３８】
この構成により、Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果の位相情報と、奇数番目のサンプリング結果の位相情報とが、別の記憶手段に記憶されることで、位相情報を格納した記憶手段をシンボルレートと同じサンプリング速度で動作させ、信号伝送速度の高速化及び低消費電力化を図ることができる。
【００３９】
また、請求項８記載の同期装置は、請求項１乃至請求項６のいずれかに記載の同期装置において、第２記憶手段に代え、Ｉｃｈ及びＱｃｈ信号の絶対値を検出するＩｃｈ及びＱｃｈ絶対値検出手段と、前記Ｉｃｈ及びＱｃｈ信号の象限を判定する象限判定手段と、前記判定により求められた象限に応じて、前記検出されたＩｃｈ及びＱｃｈ絶対値信号を位相情報に変換する変換手段とを備えて構成される位相情報生成手段、を具備する構成とした。
【００４０】
この構成により、Ｉ及びＱｃｈ信号から位相情報を生成する位相情報生成手段を、記憶手段を用いずに構成することができるので、記憶手段を用いた構成よりも更に信号伝送速度の高速化、低消費電力化を図ることができる。
【００４１】
また、請求項９記載の基地局装置は、請求項１乃至請求項８のいずれかに記載の同期装置を用いた構成とした。
【００４２】
この構成により、基地局装置において、請求項１乃至請求項８のいずれかに記載の作用効果が得られる。
【００４３】
また、請求項１０記載の移動局装置は、請求項１乃至請求項８のいずれかに記載の同期装置を用いた構成とした。
【００４４】
この構成により、移動局装置において、請求項１乃至請求項８のいずれかに記載の作用効果が得られる。
【００４５】
また、請求項１１記載の移動体通信システムは、請求項１乃至請求項８のいずれかに記載の同期装置を、基地局装置又は移動局装置に用いた構成とした。
【００４６】
この構成により、移動体通信システムにおける基地局装置又は移動局装置において、請求項１乃至請求項８のいずれかに記載の作用効果が得られる。
【００４７】
また、請求項１２記載の同期方法は、シンボル周期の２倍のサンプリング周期で入力Ｉ及びＱｃｈ信号を標本化した後のＩ及びＱｃｈ信号から包絡線信号を生成し、この生成された包絡線信号の偶数番目のサンプリング結果と奇数番目のサンプリング結果との差が、この差の許容値を示す第１しきい値を越えた場合に、前記差が最小となる同期タイミングに前記再生クロックの位相を可変する第１の制御を行い、前記Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果から得られた位相と奇数番目のサンプリング結果から得られた位相との位相差が同相か逆相かを判定する第１の判定を行い、この第１の判定結果が逆相を示す場合に前記第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延するようにした。
【００４８】
この方法により、入力Ｉ及びＱｃｈ信号がサンプリング周期のクロックタイミングで標本化された後のＩ及びＱｃｈ信号から包絡線信号が生成され、この包絡線信号の偶数及び奇数番目のサンプリング結果の位相差が生成され、その位相差が逆相を示す場合に、再生クロックのタイミングが、入力Ｉ及びＱｃｈ信号に同期するように遅延されるので、再生クロックが入力Ｉ及びＱｃｈ信号の０レベルで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【００４９】
また、請求項１３記載の同期方法は、請求項１２記載の同期方法において、遅延は、第１の判定結果が逆相を示す場合に第１の制御が行われた再生クロックをシンボル周期／２、遅延するようにした。
【００５０】
この方法により、再生クロックのタイミングが、シンボル周期／２だけ遅延して同期獲得を制御することにより、最適識別点からシンボル周期／２だけずれたタイミングで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【００５１】
また、請求項１４記載の同期方法は、請求項１２又は請求項１３記載の同期方法において、Ｉ及びＱｃｈ信号を、標本化後に量子化するＡ／Ｄ変換によって得るようにした。
【００５２】
この方法により、入力Ｉ及びＱｃｈ信号がサンプリング周期のクロックタイミングでＡ／Ｄ変換された後のＩ及びＱｃｈ信号においても、再生クロックが入力Ｉ及びＱｃｈ信号の０レベルで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【００５３】
また、請求項１５記載の同期方法は、請求項１２乃至請求項１４のいずれかに記載の同期方法において、第１の判定結果の積算値が、前記第１の判定結果が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この第２の判定時に、第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延するようにした。
【００５４】
この方法により、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差が同相か逆相かを判定した結果を積算した結果を用いて、更に同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御が行われるので、最初の判定で誤りが生じたとしても、その判定の積算値から更に同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【００５５】
また、請求項１６記載の同期方法は、請求項１２乃至請求項１５のいずれかに記載の同期方法において、第１の判定に代え、位相差の積算値が、前記位相差が同相か逆相かを判別するためのしきい値を越えた場合に逆相と判定し、この第３の判定時に、第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延するようにした。
【００５６】
この方法により、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差を積算した結果を用いて、同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御が行われるので、位相差の積算値から同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【００５７】
また、請求項１７記載の同期方法は、請求項１６記載の同期方法において、位相差が、エラーパルス発生領域に一致する間は、前記位相差の積算が行われないように制御するようにした。
【００５８】
この方法により、Ｉ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差により回線品質推定が行われ、エラーパルス発生領域に存在する位相差信号については、積算処理が行われないので、更に高精度な再生クロック選択制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【００５９】
また、請求項１８記載の同期方法は、請求項１６記載の同期方法において、Ｉ及びＱｃｈ信号を各々並列／直列変換することにより、前記Ｉｃｈ信号の偶数及び奇数番目のサンプリング結果と、前記Ｑｃｈ信号の偶数及び奇数番目のサンプリング結果とを求め、前記Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果の位相を生成すると共に、奇数番目のサンプリング結果の位相を生成し、これら生成された偶数及び奇数番目のサンプリング結果の位相差を求め、この求められた位相差の積算値が、第３の判定によって逆相と判定された際に、第１の制御が行われた再生クロックを、前記入力Ｉ及びＱｃｈ信号に同期するように遅延するようにした。
【００６０】
この方法により、Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果の位相情報と、奇数番目のサンプリング結果の位相情報とが、別々に生成されるので、それら位相情報を別の記憶手段に記憶することができ、これによって、位相情報を格納した記憶手段をシンボルレートと同じサンプリング速度で動作させ、信号伝送速度の高速化及び低消費電力化を図ることができる。
【００６１】
【発明の実施の形態】
以下、本発明の同期装置の実施の形態を図面を用いて具体的に説明する。
【００６２】
（実施の形態１）
図１は、本発明の実施の形態１に係る同期装置のブロック図を示す。
【００６３】
この実施の形態１の特徴は、サンプリング周期のクロックタイミングでサンプリングされたＡ／Ｄ変換後のＩ及びＱｃｈ信号を用いて包絡線信号を生成し、包絡線信号の偶数及び奇数番目のサンプリング結果の差を用いて同期獲得を行う同期装置において、Ａ／Ｄ変換後のＩ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差を生成し、その位相差が逆相を示す場合に、サンプリングクロックのタイミングをシンボル周期／２だけ遅延して同期を獲得するようにしたものである。
【００６４】
図１に示す同期装置は、ＩチャネルＡ／Ｄ変換器１０１と、ＱチャネルＡ／Ｄ変換器１０２と、Ｉチャネル絶対値計算器１０３と、Ｑチャネル絶対値計算器１０４と、メモリ回路１０５と、選択器１０６と、減算器１０７と、積算器１０８と、減算器１０９と、判定器１１０と、制御器１１１と、メモリ回路１１２と、減算器１１３と、遅延器１１４と、判定器１１５と、スイッチ１１６，１１７と、Ｔ／２遅延器１１８とを備えて構成されている。
【００６５】
このような構成において、一例として、データの先頭にプリアンブルとして「１」が数十シンボルにわたって付加されており、ＩチャネルＡ／Ｄ変換器８０１及びＱチャネルＡ／Ｄ変換器８０２のサンプリング周波数をシンボルレートの２倍とした場合の動作について述べる。即ち、サンプリング周期＝シンボル周期×２の関係となっている。ここで、プリアンブルとして「１」を用いた場合、プリアンブルは、ＤＱＰＳＫマッピング処理を施され、帯域制限された後は、正弦波となる。
【００６６】
ＩチャネルＡ／Ｄ変換器１０１は、アナログのＩｃｈ信号１２０をディジタルのＩｃｈ信号１２１に変換し、ＱチャネルＡ／Ｄ変換器１０２は、アナログのＱｃｈ信号１２２をディジタルのＱｃｈ信号１２３に変換し、これら変換されたＩ及びＱｃｈ信号１２１，１２３を、Ｉｃｈ及びＱｃｈ絶対値計算器１０３，１０４と、メモリ回路１１２へ出力する。
【００６７】
Ｉチャネル絶対値計算器１０３は、Ｉｃｈ信号１２１の絶対値を計算し、このＩｃｈ絶対値信号１２４をメモリ回路１０５へ出力し、Ｑチャネル絶対値計算器１０４は、Ｑｃｈ信号１２３の絶対値を計算し、このＱｃｈ絶対値信号１２５をメモリ回路１０５へ出力する。
【００６８】
メモリ回路１０５は、Ｉｃｈ及びＱｃｈ絶対値信号１２４，１２５の各々の２乗値を加算した平方根を計算して得られた包絡線情報を記憶し、この記憶された包絡線情報、即ち包絡線信号１２６を選択器１０６へ出力する。
【００６９】
この包絡線信号１２６の波形を、図９又は図１０に示す。図９に示す包絡線信号は、Ａ／Ｄ変換後のＩ及びＱｃｈ信号１２１，１２３において偶数番目のサンプリング結果と奇数番目のサンプリング結果が同相の場合である。
【００７０】
図１０に示す包絡線信号は、Ａ／Ｄ変換後のＩ及びＱｃｈ信号１２１，１２３において偶数番目のサンプリング結果と奇数番目のサンプリング結果が逆相の場合である。
【００７１】
選択器１０６は、包絡線信号１２６から、偶数番目のサンプリング結果信号１２７と奇数番目のサンプリング結果信号１２８を選択して減算器１０７へ出力する。その選択では、偶数番目のサンプリング結果信号１２７であれば、例えば、図９又は図１０に示す０点が得られ、奇数番目のサンプリング結果信号１２８であれば、例えば、図９又は図１０に示す０′点が得られる。
【００７２】
減算器１０９は、偶数番目と奇数番目のサンプリング結果信号１２７と１２８を減算することによって、偶数番目及び奇数番目のサンプリング結果信号１２７，１２８の差を示す差信号１２９を得て積算器１０８へ出力する。
【００７３】
積算器１０８は、その差信号１２９を積算し、この積算結果を示す積算信号１３０を減算器１０９へ出力する。減算器１０９は、積算信号１３０から、偶数番目及び奇数番目のサンプリング結果信号１２７，１２８の差の許容値を示すしきい値１３１を減算し、この減算結果の信号１３２を判定器１１０へ出力する。
【００７４】
判定器１１０は、その信号１３２から積算信号１３０がしきい値１３１を越えているか否かを判定する。つまり、偶数番目及び奇数番目のサンプリング結果信号１２７，１２８の差が、しきい値１３１を越えているか否かが判定され、この判定結果信号１３３が制御器１１１へ出力される。
【００７５】
制御器１１１は、判定結果信号１３３に応じて次に説明する同期制御を行う。
【００７６】
（１）包絡線信号１２６の偶数番目及び奇数番目のサンプリング結果信号１２７，１２８の差、即ち差信号１２９が、しきい値１３１を越えている場合は、Ｉ及びＱチャネルＡ／Ｄ変換器１０１，１０２においてＩ及びＱｃｈ信号１２１，１２３のサンプリングを行う再生クロック１３５が、適正なタイミングで信号をサンプリングしていないことなので、この場合、再生クロック１３５のタイミングを動かす。
【００７７】
ここで、再生クロック１３５は、スイッチ１１６，１１７がＴ／２遅延器１１８を介さず互いを直接スルーに接続する状態の時に、制御器１１１から出力されるクロック１３４がそのまま再生クロック１３５として用いられるものである。
【００７８】
（２）前記した差が最小となるタイミング、即ち、図９又は図１０に示す２点と２′点となったら、同期を固定する。
【００７９】
（３）同期固定後は、クロック１３４のタイミングを、Ｔ（シンボル周期）／４だけ動かし、この点を同期タイミングとする。即ち、図９又は図１０に示す０′点とする。
【００８０】
一方、メモリ回路１１２は、Ｉ及びＱチャネルＡ／Ｄ変換器１０１，１０２から出力されるサンプリング周期毎のＩ及びＱｃｈ信号１２１，１２３のアークタンジェント（ａｒｃｔａｎ）を計算することにより得られた位相情報を記憶し、この記憶された位相情報１３６を減算器１１３及び遅延器１１４へ出力する。
【００８１】
遅延器１１４は、位相情報１３６をＴ／２遅延し、この遅延位相情報１３７を減算器１１３へ出力する。減算器１１３は、位相情報１３６から遅延位相情報１３７を減算する。これによって、Ｉ及びＱｃｈ信号１２１，１２３の偶数及び奇数番目のサンプリング結果の位相差を示す位相差信号１３８が求められ、判定器１１５へ出力される。
【００８２】
判定器１１５は、位相差信号１３８からＩ及びＱｃｈ信号１２１，１２３の偶数及び奇数番目のサンプリング結果の位相差を判定し、この判定結果を示す判定結果信号１３９に応じてスイッチ１１６，１１７を制御する。
【００８３】
例えば、Ｉ及びＱｃｈ信号１２１，１２３が、図９に示すタイミングに存在する場合は、その位相差が０度（同相）となり、判定結果信号１３９が０度を示すものとなる。一方、Ｉ及びＱｃｈ信号１２１，１２３が、図１０に示すタイミングに存在する場合は、その位相差が１８０度（逆相）となり、判定結果信号１３９が１８０度を示すものとなる。
【００８４】
判定結果信号１３９が１８０度を示す場合は、スイッチ１１６，１１７が、Ｔ／２遅延器１１８を介して接続される状態となり、これによって、制御器１１１から出力されたクロック１３４が、Ｔ／２遅延器１１８でＴ／２遅延され、再生クロック１３５としてＩ及びＱチャネルＡ／Ｄ変換器１０１，１０２へ出力される。
【００８５】
つまり、判定結果信号１３９が１８０度を示す場合は、Ｉ及びＱｃｈ信号１２１，１２３の正弦波のピーク点である図１０に示す０点の最適識別点からＴ／２だけずれた０′点のタイミングで同期しているので、これを、Ｔ／２遅延することによって、最適識別点で同期させることができる。
【００８６】
一方、判定結果信号１３９が０度を示す場合は、スイッチ１１６，１１７が互いに直接接続される状態となり、これによって、制御器１１１から出力されたクロック１３４が、そのまま再生クロック１３５としてＩ及びＱチャネルＡ／Ｄ変換器１０１，１０２へ出力される。
【００８７】
つまり、判定結果信号１３９が０度を示す場合は、Ｉ及びＱｃｈ信号１２１，１２３の正弦波のピーク点である図９に示す０′点の最適識別点で同期しているので、そのままの状態で、最適識別点において同期させることができる。
【００８８】
これらのように生成される再生クロック１３５によって、Ｉ及びＱチャネルＡ／Ｄ変換器１０１，１０２で、Ｉ及びＱｃｈ信号１２０，１２２がサンプリングされる。
【００８９】
このように、実施の形態１によれば、サンプリング周期のクロックタイミングでサンプリングされたＡ／Ｄ変換後のＩ及びＱｃｈ信号を用いて包絡線信号を生成し、包絡線信号の偶数及び奇数番目のサンプリング結果の差を用いて同期獲得を行う同期装置において、Ａ／Ｄ変換後のＩ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差を生成し、その位相差が逆相を示す場合に、サンプリングクロックのタイミングをシンボル周期／２だけ遅延して同期獲得を制御することにより、最適識別点からシンボル周期／２だけずれたタイミングで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【００９０】
（実施の形態２）
図２は、本発明の実施の形態２に係る同期装置のブロック図を示す。但し、この図２に示す実施の形態２において図１の実施の形態１の各部に対応する部分には同一符号を付し、その説明を省略する。
【００９１】
この実施の形態２が実施の形態１と異なる点は、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差が同相か逆相かを判定した結果を積算した結果を用いて、更に同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うようにしたことにある。
【００９２】
図２に示す同期装置は、図１に示した実施の形態１の構成要素に加え、積算器２０１と、減算器２０２と、判定器２０３とを備えて構成されている。
【００９３】
このような構成において、積算器２０１は、判定器１１５から出力される判定結果信号１３９を積算し、この積算信号２０４を減算器２０２へ出力する。
【００９４】
減算器２０２は、積算信号２０４から後述で説明するしきい値２０５を減算し、この減算結果の信号２０６を判定器２０３へ出力する。しきい値２０５は、Ｉ及びＱｃｈ信号１２１，１２３の偶数及び奇数番目のサンプリング結果の位相差が同相か逆相かを判定した結果の積算値から、更に前記した位相差が同相か逆相かを判別するための値である。
【００９５】
判定器２０３は、その信号２０６から積算信号２０４がしきい値２０５を越えているか否かを検出することによって、上記の位相差が同相（０度）か逆相（１８０度）かを判定する。ここで、積算信号２０４がしきい値２０５を越えている場合は逆相、越えていない場合は同相と判定され、この判定結果信号２０７に応じてスイッチ１１６，１１７を制御する。
【００９６】
判定結果信号２０７が逆相を示す場合は、スイッチ１１６，１１７が、Ｔ／２遅延器１１８を介して接続される状態となり、これによって、制御器１１１から出力されたクロック１３４が、Ｔ／２遅延器１１８でＴ／２遅延され、再生クロック１３５としてＩ及びＱチャネルＡ／Ｄ変換器１０１，１０２へ出力される。
【００９７】
つまり、判定結果信号２０７が逆相の１８０度を示す場合は、Ｉ及びＱｃｈ信号１２１，１２３の正弦波のピーク点である図１０に示す０点の最適識別点からＴ／２だけずれた０′点のタイミングで同期しているので、これを、Ｔ／２遅延することによって、最適識別点で同期させることができる。
【００９８】
一方、判定結果信号２０７が同相を示す場合は、スイッチ１１６，１１７が互いに直接接続される状態となり、これによって、制御器１１１から出力されたクロック１３４が、そのまま再生クロック１３５としてＩ及びＱチャネルＡ／Ｄ変換器１０１，１０２へ出力される。
【００９９】
つまり、判定結果信号２０７が同相の０度を示す場合は、Ｉ及びＱｃｈ信号１２１，１２３の正弦波のピーク点である図９に示す０′点の最適識別点で同期しているので、そのままの状態で、最適識別点において同期させることができる。
【０１００】
これらのように生成される再生クロック１３５によって、Ｉ及びＱチャネルＡ／Ｄ変換器１０１，１０２で、Ｉ及びＱｃｈ信号１２０，１２２がサンプリングされる。
【０１０１】
このように、実施の形態２によれば、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差が同相か逆相かを判定した結果を積算した結果を用いて、更に同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御を行うようにした。
【０１０２】
これによって、最初の判定で誤りが生じたとしても、その判定の積算値から更に同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【０１０３】
（実施の形態３）
図３は、本発明の実施の形態３に係る同期装置のブロック図を示す。但し、この図３に示す実施の形態３において図１の実施の形態１の各部に対応する部分には同一符号を付し、その説明を省略する。
【０１０４】
この実施の形態３が実施の形態１と異なる点は、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差を積算した結果を用いて、更に同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うようにしたことにある。
【０１０５】
図３に示す同期装置は、図１に示した実施の形態１の判定器１１５を除く構成要素に加え、積算器３０１と、減算器３０２と、判定器３０３とを備えて構成されている。
【０１０６】
このような構成において、積算器３０１は、減算器１１３から出力される位相差信号１３８を積算し、この積算信号３０４を減算器３０２へ出力する。
【０１０７】
減算器３０２は、積算信号３０４から後述で説明するしきい値３０５を減算し、この減算結果の信号３０６を判定器３０３へ出力する。しきい値３０５は、Ｉ及びＱｃｈ信号１２１，１２３の偶数及び奇数番目のサンプリング結果の位相差の積算値から、位相差が同相か逆相かを判別するための値である。
【０１０８】
判定器３０３は、その信号３０６から積算信号３０４がしきい値３０５を越えているか否かを検出することによって、上記の位相差が同相（０度）か逆相（１８０度）かを判定する。ここで、積算信号３０４がしきい値３０５を越えている場合は逆相、越えていない場合は同相と判定され、この判定結果信号３０７に応じてスイッチ１１６，１１７を制御する。
【０１０９】
判定結果信号３０７が逆相を示す場合は、スイッチ１１６，１１７が、Ｔ／２遅延器１１８を介して接続される状態となり、これによって、制御器１１１から出力されたクロック１３４が、Ｔ／２遅延器１１８でＴ／２遅延され、再生クロック１３５としてＩ及びＱチャネルＡ／Ｄ変換器１０１，１０２へ出力される。
【０１１０】
つまり、判定結果信号３０７が逆相の１８０度を示す場合は、Ｉ及びＱｃｈ信号１２１，１２３の正弦波のピーク点である図１０に示す０点の最適識別点からＴ／２だけずれた０′点のタイミングで同期しているので、これを、Ｔ／２遅延することによって、最適識別点で同期させることができる。
【０１１１】
一方、判定結果信号３０７が同相を示す場合は、スイッチ１１６，１１７が互いに直接接続される状態となり、これによって、制御器１１１から出力されたクロック１３４が、そのまま再生クロック１３５としてＩ及びＱチャネルＡ／Ｄ変換器１０１，１０２へ出力される。
【０１１２】
つまり、判定結果信号３０７が同相の０度を示す場合は、Ｉ及びＱｃｈ信号１２１，１２３の正弦波のピーク点である図９に示す０′点の最適識別点で同期しているので、そのままの状態で、最適識別点において同期させることができる。
【０１１３】
これらのように生成される再生クロック１３５によって、Ｉ及びＱチャネルＡ／Ｄ変換器１０１，１０２で、Ｉ及びＱｃｈ信号１２０，１２２がサンプリングされる。
【０１１４】
このように、実施の形態３によれば、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差を積算した結果を用いて、同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御を行うようにした。
【０１１５】
これによって、位相差の積算値から同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【０１１６】
（実施の形態４）
図４は、本発明の実施の形態４に係る同期装置のブロック図を示す。但し、この図４に示す実施の形態４において図３の実施の形態３の各部に対応する部分には同一符号を付し、その説明を省略する。
【０１１７】
この実施の形態４が実施の形態３と異なる点は、位相差信号１３８を用いて回線品質推定を行い、位相差信号１３８がエラーパルス発生領域に存在する場合は、位相差信号１３８の積算処理を行わないことによって、より高精度な再生クロックの位相制御を行うようにしたことにある。
【０１１８】
図４に示す同期装置は、図３に示した実施の形態３の構成要素に加え、一致検出器４０１と、スイッチ４０２とを備えて構成されている。
【０１１９】
このような構成において、一致検出器４０１は、位相差信号１３８とエラーパルス発生領域を表すエラーパルス発生領域表示信号ＲＥＦとを比較し、双方が一致した場合にエラーパルス４０３をスイッチ４０２へ出力する。
【０１２０】
スイッチ４０２は、エラーパルス４０３が供給されている場合は、オフ状態となって、位相差信号１３８を遮断する。つまり、この遮断状態となっている間は、位相差信号１３８が積算器３０１へ出力されないので、再生クロックの位相可変制御は行われず、位相差信号１３８がエラーパルス発生領域に存在する以前の制御が行われる。
【０１２１】
このように、実施の形態４によれば、Ｉ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差を用いて回線品質推定を行い、エラーパルス発生領域に存在する位相差信号については、積算処理を行わないことにより、実施の形態３よりも更に高精度な再生クロック選択制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【０１２２】
（実施の形態５）
図５は、本発明の実施の形態５に係る同期装置のブロック図を示す。但し、この図５に示す実施の形態５において図３の実施の形態３の各部に対応する部分には同一符号を付し、その説明を省略する。
【０１２３】
この実施の形態５が実施の形態３と異なる点は、Ａ／Ｄ変換後のＩ及びＱｃｈ信号の偶数番目のサンプリング結果の位相情報と、奇数番目のサンプリング結果の位相情報とを、別のメモリ回路に記憶することで、位相情報を格納したメモリ回路をシンボルレートと同じサンプリング速度で動作させ、信号伝送速度の高速化及び低消費電力化を図るようにしたことにある。
【０１２４】
図５に示す同期装置は、図３に示した実施の形態３の遅延器１１４を除く構成要素に加え、Ｐ／Ｓ（Ｐａｒａｌｌｅｌ／Ｓｅｒｉａｌ）変換器５０１，５０２と、メモリ回路５０３とを備えて構成されている。
【０１２５】
このような構成において、Ｐ／Ｓ変換器５０１は、Ｑｃｈ信号１２３をＰ／Ｓ変換することによって、Ｑｃｈ信号１２３の偶数及び奇数番目のサンプリング結果５０４及び５０５を得る。このＱｃｈ信号１２３の偶数番目のサンプリング結果５０４はメモリ回路１１２へ出力され、奇数番目のサンプリング結果５０５はメモリ回路５０３へ出力される。
【０１２６】
また、Ｐ／Ｓ変換器５０２は、Ｉｃｈ信号１２１をＰ／Ｓ変換することによって、Ｉｃｈ信号１２１の偶数及び奇数番目のサンプリング結果５０６及び５０７を得る。このＩｃｈ信号１２１の偶数番目のサンプリング結果５０６はメモリ回路１１２へ出力され、奇数番目のサンプリング結果５０７はメモリ回路５０３へ出力される。
【０１２７】
メモリ回路１１２は、Ｉ及びＱｃｈ信号１２１，１２３の偶数番目のサンプリング結果５０４，５０６のアークタンジェント（ａｒｃｔａｎ）を計算することにより得られた位相情報を記憶し、この記憶された位相情報５０８を減算器１１３へ出力する。
【０１２８】
メモリ回路５０３は、Ｉ及びＱｃｈ信号１２１，１２３の奇数番目のサンプリング結果５０５，５０７のアークタンジェント（ａｒｃｔａｎ）を計算することにより得られた位相情報を記憶し、この記憶された位相情報５０９を減算器１１３へ出力する。
【０１２９】
減算器１１３は、Ｉ及びＱｃｈ信号１２１，１２３の偶数番目のサンプリング結果の位相情報５０８と、奇数番目のサンプリング結果の位相情報５０９とを減算することにより、Ｉ及びＱｃｈ信号１２１，１２３の偶数番目及び奇数番目のサンプリング結果の位相差信号１３８を得て、積算器３０１へ出力する。
【０１３０】
このように、実施の形態５によれば、Ａ／Ｄ変換後のＩ及びＱｃｈ信号の偶数番目のサンプリング結果の位相情報と、奇数番目のサンプリング結果の位相情報とを、別のメモリ回路に記憶することで、位相情報を格納したメモリ回路をシンボルレートと同じサンプリング速度で動作させ、信号伝送速度の高速化及び低消費電力化を図ることができる。
【０１３１】
（実施の形態６）
図６は、本発明の実施の形態６に係る同期装置に用いられる位相情報生成器のブロック図を示す。
【０１３２】
この図６に示す位相情報生成器は、図１〜図４に示したメモリ回路１１２の代わりに用いられるものであり、Ｉｃｈ絶対値検出回路６０１と、Ｑｃｈ絶対値検出回路６０２と、減算器６０３と、変換器６０４と、象限判定器６０５とを備えて構成されている。
【０１３３】
まず、Ｉ及びＱｃｈ信号１２１，１２３の位相θ＝ａｒｃｔａｎ（Ｑ／Ｉ）と｜Ｉ｜−｜Ｑ｜とにおいては、次式（１）に示す近似が成り立つ。
【０１３４】
0003547992.tif 000002
また、Ｉ及びＱｃｈ信号１２１，１２３の位相θ＝ａｒｃｔａｎ（Ｑ／Ｉ）と｜Ｉ｜−｜Ｑ｜との関係を図７に示す。位相θは、上式（１）に示す近似を行うことによって、１．８度以内の誤差で生成可能である。
【０１３５】
Ｉ及びＱｃｈ信号１２１，１２３は、各々、Ｉｃｈ絶対値検出回路６０１及びＱｃｈ絶対値検出回路６０２により絶対値検出され、この検出信号６０６と６０７とが減算器６０３で減算され、この減算により得られた差分信号６０８が変換器６０４へ出力される。
【０１３６】
また、Ｉ及びＱｃｈ信号１２１，１２３は、象限判定器６０５によって、その象限が判定され、この判定により得られた象限表示信号６０９が変換器６０４へ出力される。そして、変換器６０４において、象限表示信号６０９に応じて差分信号６０８が位相変換されることによって、位相情報１３６が得られる。
【０１３７】
このように、実施の形態６によれば、Ｉ及びＱｃｈ信号１２１，１２３から位相情報１３６を生成する位相情報生成器を、乗算器及びメモリによるメモリ回路１１２を用いずに構成することができるので、実施の形態１〜４よりも更に信号伝送速度の高速化、低消費電力化を図ることができる。
【０１３８】
【発明の効果】
以上の説明から明らかなように、本発明によれば、入力Ｉ及びＱｃｈ信号がサンプリング周期のクロックタイミングで標本化された後のＩ及びＱｃｈ信号から包絡線信号が生成され、この包絡線信号の偶数及び奇数番目のサンプリング結果の位相差が生成され、その位相差が逆相を示す場合に、再生クロック（サンプリングクロック）のタイミングが、入力Ｉ及びＱｃｈ信号に同期するように遅延されるので、再生クロックが入力Ｉ及びＱｃｈ信号の０レベルで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【０１３９】
また、再生クロックのタイミングが、シンボル周期／２だけ遅延して同期獲得を制御することにより、最適識別点からシンボル周期／２だけずれたタイミングで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【０１４０】
また、入力Ｉ及びＱｃｈ信号がサンプリング周期のクロックタイミングでＡ／Ｄ変換された後のＩ及びＱｃｈ信号においても、再生クロックが入力Ｉ及びＱｃｈ信号の０レベルで同期することを防ぐことができ、これによって、誤り率の大幅劣化を防止することができる。
【０１４１】
また、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差が同相か逆相かを判定した結果を積算した結果を用いて、更に同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御が行われるので、最初の判定で誤りが生じたとしても、その判定の積算値から更に同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【０１４２】
また、偶数番目のサンプリング結果と奇数番目のサンプリング結果との位相差を積算した結果を用いて、同相か逆相かを判定し、この判定結果に応じて再生クロックの位相制御が行われるので、位相差の積算値から同相か逆相かを判定することにより、より精度良く同相か逆相かの判定を行うことができ、この判定結果に応じて再生クロックの位相制御を行うことによって、より高精度な再生クロックの位相制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【０１４３】
また、Ｉ及びＱｃｈ信号の偶数及び奇数番目のサンプリング結果の位相差により回線品質推定が行われ、エラーパルス発生領域に存在する位相差信号については、積算処理が行われないので、更に高精度な再生クロック選択制御を行うことができ、これによって誤り率の劣化を更に防止することができる。
【０１４４】
また、Ｉ及びＱｃｈ信号の偶数番目のサンプリング結果の位相情報と、奇数番目のサンプリング結果の位相情報とが、別の記憶手段に記憶されることで、位相情報を格納した記憶手段をシンボルレートと同じサンプリング速度で動作させ、信号伝送速度の高速化及び低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る同期装置のブロック図
【図２】本発明の実施の形態２に係る同期装置のブロック図
【図３】本発明の実施の形態３に係る同期装置のブロック図
【図４】本発明の実施の形態４に係る同期装置のブロック図
【図５】本発明の実施の形態５に係る同期装置のブロック図
【図６】実施の形態１〜４に係る同期装置に用いられる位相情報生成器のブロック図
【図７】実施の形態６における位相情報生成器の理論計算結果図
【図８】従来の同期装置のブロック図
【図９】Ａ／Ｄ変換後のＩ及びＱｃｈ信号において偶数番目のサンプリング結果と奇数番目のサンプリング結果が同相の場合の包絡線情報の波形図
【図１０】Ａ／Ｄ変換後のＩ及びＱｃｈ信号において偶数番目のサンプリング結果と奇数番目のサンプリング結果が逆相の場合の包絡線情報の波形図
【符号の説明】
１０１  ＩチャネルＡ／Ｄ変換器
１０２  ＱチャネルＡ／Ｄ変換器
１０５，１１２，５０３  メモリ回路
１１０，１１５，２０３，３０３  判定器
１１１  制御器
【図１】
0003547992.tif 000003
【図２】
0003547992.tif 000004
【図３】
0003547992.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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