(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板表面の所定の逆導電型のベース領域および逆導電型のガードリング領域上の第１の酸化膜に拡散孔を形成し、露出した前記基板表面に逆導電型の不純物を導入する工程と、
全面に厚い第２の酸化膜を形成して前記逆導電型の不純物を拡散し、深いベース領域を形成する工程と、
前記ベース領域および前記ガードリング領域上の前記酸化膜に拡散孔を形成し、表面に高濃度の逆導電型不純物を導入し、厚い第３の酸化膜を形成して逆導電型不純物領域を形成する工程と、
前記ベース領域表面の前記厚い第３の酸化膜にエミッタ拡散孔を形成し、一導電型不純物をデポジションする工程と、
表面のグラス層を除去した後、厚い第４の酸化膜を形成し該酸化膜上に厚いＰＳＧ層を形成する工程と、
熱処理により前記ＰＳＧ層のアニールと前記一導電型不純物のエミッタ拡散を同時に行いエミッタ領域を形成する工程と、
前記ＰＳＧ層を保護膜とし、前記ベース領域及びエミッタ領域上の前記ＰＳＧ層及び前記酸化膜にコンタクト孔を形成し、該ＰＳＧ層上に、金属層をデポジションする工程とを具備することを特徴とする高耐圧半導体装置の製造方法。
【請求項２】
前記ベース領域形成後、前記厚い第２の酸化膜を全面エッチングし、前記ガードリング領域および前記ベース領域表面のみ露出させ、該厚い第２の酸化膜をマスクとして逆導電型不純物を導入することを特徴とする請求項１に記載に記載の高耐圧半導体装置の製造方法。
【請求項３】
前記エミッタ拡散時に前記ＰＳＧ層による不純物のゲッタリングを同時に行うことを特徴とする請求項１に記載の高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプレーナー構造の高耐圧半導体装置の製造方法に係り、特に少ないマスク工程で簡素化したプレーナー構造の高耐圧半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高耐圧のプレーナー構造のバイポーラトランジスタでは、トランジスタの周囲にガードリングを複数設けることにより空乏層を拡げ、耐圧をもたせる構造になっている。また、フィールド窒化膜の形成やリン処理などで、マスク工程や熱処理の工程を多用する製造方法となっている。
【０００３】
図７から図１３に従来の高耐圧プレーナー構造のバイポーラトランジスタの製造方法を示す。
【０００４】
図７はコレクタ領域を形成する工程を示す。Ｎ−型シリコン基板３２の両面にＮ＋拡散を行い、Ｎ＋型層３１を形成後一方を除去する。ポリッシュ後Ｎ＋／Ｎ−層にし、コレクタ領域を形成する。酸化膜３３を設け、予定のベース領域および予定のガードリング部分を除いてレジスト膜ＰＲによるマスクをかけ、エッチングにより予定のベース領域と予定のガードリング部分の酸化膜３３を除去する。
【０００５】
図８は、ベース領域３８を形成する工程を示す。全面にボロンイオンを注入した後、表面の汚れを取り除き、アウトディフュージョンを防ぐため酸化膜３３を生成する。アニール処理によりボロンイオンを拡散させて深さ約３０μｍのベース領域３８およびガードリング４０を形成する。
【０００６】
図９は、ベース領域表面に高濃度領域を形成する工程を示す。ベース領域３８は不純物濃度が低いため、電極形成の際にＡｌ−Ｓｉとの接触抵抗が大きくなるので、これを防ぐためにベース領域３８表面に高濃度領域を設ける。ベース領域３８を除いてフォトレジストによるマスクをかけて、ベース領域３８上の酸化膜３３をエッチングにより除去し、ベース領域３８表面を露出させる。ベース領域３８表面にボロンをデポジションし、表面のグラス層を除去した後、全面に厚い酸化膜３３を堆積して、ベース領域３８表面にボロンを拡散して高濃度領域を形成する。
【０００７】
図１０はフィールド窒化膜３４を形成する工程を示す。全面にＬＰ−ＣＶＤ法により、窒化膜を堆積させる。プラズマエッチングによりベース領域３８上の窒化膜を除去し、外部からの汚染を防ぎ、表面を安定化してフィールド窒化膜３４を形成する。さらに、ＣＶＤ法によりノンドープの酸化膜３３を形成し、ベーキングにより構造的に不安定なＣＶＤ膜を強化させ、次工程のフォトエッチングのにじみを防止する。
【０００８】
図１１はエミッタ領域４４を形成する工程を示す。フォトレジストによるマスクをかけて予定のエミッタ領域および予定のアニュラーリング部分の酸化膜３３を除去し、リンをデポジションする。その後表面のグラス層をウエットエッチングにより取り除き、アウトディフュージョンを防ぐための酸化膜３３を形成する。その後アニール処理によりリンを拡散してエミッタ領域４４およびアニュラーリング４５を形成する。トランジスタの増幅を決定するｈＦＥはこのエミッタ拡散時間によりコントロールする。
【０００９】
さらに酸化膜３３中の重金属をゲッタリングするためリン処理を行う。全面にリンをデポジションして湯洗後ベーキングを施し、酸化膜３３中の重金属をゲッタリングする。
【００１０】
図１２および図１３には電極を形成する工程を示す。
【００１１】
図１２ではリン処理された半導体基板に電極を形成するために、フォトレジストにより酸化膜３３に各領域のコンタクト孔を形成する。このときウエファ上に粒子が有るとコンタクト孔以外の部分にピンホールができてしまう恐れがあるので、その影響を減らすためにフォトレジスト工程を２回行ってコンタクト孔のパターンを形成している。
【００１２】
その後全面にアルミニウムをデポジションし、フォトエッチングによりベース電極４７、エミッタ電極４６、シールド電極４８となるアルミニウムを残す。さらにシリコンとオーミックなコンタクトを得るためにアロイする。さらにアロイより低温で長時間熱処理することにより特性を安定化させてベース電極４７、エミッタ電極４６およびシールド電極４８を形成する。
【００１３】
図１３では表面に窒化膜を形成し、パッシベーション膜５０を設ける。このパッシベーション膜５０は外部からの汚染を防止し、アルミニウムのベース電極４７、エミッタ電極４６およびシールド電極４８を保護する。さらにパッシベーション膜５０の形成で裏面に回りこんだ窒化膜を除去するために裏面処理を施して裏面にコレクタ電極５１を形成する。
【００１４】
また、図１３に示すように、この高耐圧プレーナー構造のバイポーラトランジスタの構造は次のようになる。
【００１５】
シリコン基板のＮ＋型層３１とＮ−型層３２からなるコレクタ領域を形成し、Ｎ−型層３２の表面にＰ型のベース領域３８を設ける。ベース領域３８表面にはＮ＋型のエミッタ領域４４が形成される。ベース領域３８の周囲にはＰ型のガードリング４０を複数設ける。ガードリングの上には酸化膜３３を形成し、さらにその上にはフィールド窒化膜３４を形成して空乏層の拡がる領域を保護する。
【００１６】
チップ終端にはＮ＋型のアニュラーリング４５とシールド電極４８を設け、空乏層の拡がりを抑える。表面にはベース電極４７、エミッタ電極４６を形成し、外部からの汚染を保護するパッシベーション膜５０を形成して、裏面にはコレクタ電極５１を形成する。
【００１７】
【発明が解決しようとする課題】
かかる従来のプレーナー構造のバイポーラトランジスタでは、フィールド窒化膜の形成、酸化膜中の重金属を除去するゲッタリングのためのリン処理、コンタクト孔の形成、またはパッシベーション膜の形成などでマスク工程や熱処理の工程を多用していた。このため工程数が多くなり、製造コストの低減にも限界があった。
【００１８】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、一導電型の半導体基板表面の所定の逆導電型のベース領域および逆導電型のガードリング領域上に拡散孔を形成し、ベース拡散を行う工程と、前記基板に厚く酸化膜を形成し、前記ベース領域上の前記酸化膜にエミッタ拡散孔を形成し、エミッタ領域へ不純物を堆積する工程と、前記基板に厚く酸化膜を形成し、該酸化膜上にリンガラス層を厚く堆積した後、エミッタ拡散を行う工程とを具備することを特徴とするもので、フローを合理化し、マスク工程および熱処理の工程を減らすことによりローコストオペレーションを実現する高耐圧半導体装置の製造方法を提供できる。
【００１９】
【発明の実施の形態】
図１から図６を参照して本発明の実施の形態をＮＰＮ型のバイポーラトランジスタを例に説明する。
【００２０】
バイポーラトランジスタは、一導電型の半導体基板表面の所定の逆導電型のベース領域８および逆導電型のガードリング１０領域上に拡散孔を形成し、ベース拡散を行う工程と、基板に厚く酸化膜３を形成し、ベース領域８上の酸化膜３にエミッタ拡散孔１１を形成し、エミッタ領域１４へ不純物を堆積（デポジション）する工程と、基板に厚く酸化膜３を形成し、酸化膜３上にリンガラス（ＰＳＧ）層１３を厚くデポジションした後、エミッタ拡散を行う工程とから構成される。
【００２１】
図１から図３には、一導電型の半導体基板表面の所定の逆導電型のベース領域および逆導電型のガードリング領域上に拡散孔を形成し、ベース拡散を行う工程を示す。
【００２２】
図１はシリコン基板のＮ＋型層１にＮ−型層２をエピタキシャル成長させてコレクタ領域を形成する。またはＮ−型シリコン基板２の両面にＮ＋拡散を行い、Ｎ＋型層１を形成後一方を除去し、ポリッシュ後Ｎ＋／Ｎ−層にしてコレクタ領域を形成してもよい。表面に酸化膜３を形成し、予定のベース領域と予定のガードリングの部分に、フォトレジストによるマスクをかけてエッチングにより酸化膜３を除去する。
【００２３】
図２は、全面にドーズ量３〜５×１０１４ｃｍ−２、注入エネルギー１００Ｋｅｖでボロンをイオン注入する。その後、表面の汚れを取り除き、アウトディフュージョンを防ぐため、熱酸化して酸化膜３を約１μｍの厚みに形成し、アニール処理によりボロンを拡散して深さ約３０μｍのベース領域８およびガードリング１０を形成する。
【００２４】
図３は、まずベース拡散前に形成された約１μｍの酸化膜３を全面エッチングし、ベース領域８およびガードリング１０上の酸化膜３のみを除去してベース領域８およびガードリング１０領域を露出する。このエッチングにより、残ったコレクタ領域上の酸化膜３はベース領域８形成による表面のボロン不純物層が取り除かれ、清浄な酸化膜３となっている。
【００２５】
さらにベース領域８表面に高濃度領域を形成する。ベース領域８は不純物濃度が低いため、電極形成の際にＡｌ−Ｓｉとの接触抵抗が大きくなるので、これを防ぐためにベース領域８表面に高濃度領域を設ける。ベース領域８に高濃度のボロンをデポジションし、表面のグラス層を除去した後、全面に厚い酸化膜３を生成する。
【００２６】
この酸化膜３生成時にベース領域８表面にボロンを拡散し、高濃度領域を設ける。また、ガードリング領域１０の表面も同様に高濃度領域となるが、影響はない。
【００２７】
図４はベース領域上の厚い酸化膜にエミッタ拡散孔を形成し、エミッタ領域へ不純物をデポジションする工程を示す。
【００２８】
高濃度領域形成時に生成した厚い酸化膜３に予定のエミッタ領域形成のためにエミッタ拡散孔１１を、予定のアニュラーリング形成のためにアニュラーリング孔１２を設ける。フォトレジストによるマスクをかけてエッチングにより不要な部分を除去してエミッタ拡散孔１１およびアニュラーリング孔１２を設け、全面にリンをデポジションする。その後表面のグラス層をウエットエッチングにより取り除く。
【００２９】
図５は、厚く酸化膜を形成し、酸化膜上にＰＳＧ層を厚くデポジションした後、エミッタ拡散を行う工程を示す。
【００３０】
アウトディフュージョンを防ぐための酸化膜３を約０．７μｍの厚みに形成し、厚い酸化膜３上にＣＶＤ法によりＰＳＧを約１．２μｍの厚みにデポジションしてＰＳＧ層１３を形成する。熱処理により、エミッタ拡散孔１１およびアニュラーリング孔１２に付着したＮ＋型のイオンをベース領域８および基板表面に拡散してエミッタ領域１４およびアニュラーリング１５を形成する。トランジスタの増幅を決定するｈＦＥはこのエミッタ拡散時間によりコントロールする。
【００３１】
このとき、ＰＳＧ層１３に含まれるリンにより酸化膜中の重金属がゲッタリングできる。エミッタ拡散と同時に重金属のゲッタリングができるので、従来行っていたリン処理の工程を省くことができる。
【００３２】
さらに、このＰＳＧ層１３がパッシベーション膜となるので、従来のフィールド窒化膜形成およびパッシベーション保護膜の形成工程も不要となる。
【００３３】
図６は電極の形成を示す。半導体基板に電極を形成するために、フォトエッチングにより酸化膜３に各領域のコンタクト孔を形成する。このとき、厚いレジストを用いることにより、従来２回であったフォトレジスト工程を１回で済ませることができる。
【００３４】
その後全面にアルミニウムをデポジションし、フォトエッチングによりベース電極１７、エミッタ電極１６、シールド電極１８となるアルミニウムを残す。さらにシリコンとオーミックなコンタクトを得るためにアロイして各電極を形成する。さらに裏面にはコレクタ電極２１を形成する。
【００３５】
また、図６に示すように本発明の高耐圧プレーナー構造のバイポーラトランジスタの構造は次のようになる。
【００３６】
シリコン基板のＮ＋型層１とＮ−型層２からなるコレクタ領域を形成し、Ｎ−型層２の表面にＰ型のベース領域８を設ける。ベース領域８表面にはＮ＋型のエミッタ領域１４が形成される。ベース領域８の周囲にはＰ型のガードリング１０を複数設ける。ガードリング１０上は酸化膜３を形成し、さらにその上にＰＳＧ層１３を形成する。
【００３７】
チップ終端にはＮ＋型のアニュラーリング１５とシールド電極１８を設け、空乏層の拡がりを抑える。表面にはベース電極１７、エミッタ電極１６および裏面にコレクタ電極２１を形成する。
【００３８】
本発明の特徴は、ＰＳＧ層１３を形成し、その後エミッタ拡散することにある。
【００３９】
この製造方法により第１に、ＰＳＧ層１３が空乏層の拡がる領域を保護できるので、従来のフィールド窒化膜形成の工程が省略できる。
【００４０】
第２に、エミッタ拡散時にＰＳＧ層１３中のリンにより酸化膜３のゲッタリングが行えるので、リン処理の工程もエミッタ拡散で兼用でき、省略できる。
【００４１】
第３にＰＳＧ層１３が外部からの汚染を防止するパッシベーションの代用となるので、従来の窒化膜の生成やそれに伴う裏面処理などのパッシベーション保護膜の形成工程も省略できる。
【００４２】
【発明の効果】
本発明の製造方法に依れば、マスク工程および熱処理工程が大幅に省略できる。
【００４３】
第１にＰＳＧ１３層により、空乏層の拡がる領域の保護ができるので従来のフィールド窒化膜３４の形成工程が省略できる。
【００４４】
第２に、エミッタ領域１４に不純物をデポジション後、ＰＳＧ層１３を形成してその後エミッタ拡散を行うことで、エミッタ拡散と同時にＰＳＧ層１３中のリンにより酸化膜３中の重金属をゲッタリングできるので、エミッタ拡散でリン処理が兼用でき、リン処理の工程も不要になる。
【００４５】
第３に、ＰＳＧ層１３が外部からの汚染も保護するので、従来の窒化膜の生成やそれに伴う裏面処理などの従来のパッシベーション膜５０の形成工程も省略できる。
【００４６】
具体的には高耐圧プレーナー構造でありながら、マスク工程が４回で済むなどフローが合理化できるため、製造コストを大幅に低減でき、ローコストオペレーションによる高耐圧プレーナー構造のバイポーラトランジスタを実現できる。
【図面の簡単な説明】
【図１】本発明のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図２】本発明のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図３】本発明のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図４】本発明のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図５】本発明のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図６】本発明のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図７】従来のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図８】従来のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図９】従来のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図１０】従来のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図１１】従来のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図１２】従来のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図１３】従来のプレーナー構造の半導体装置の製造方法を説明する断面図である。
【図１】
0003557158.tif 000002
【図２】
0003557158.tif 000003
【図３】
0003557158.tif 000004
【図４】
0003557158.tif 000005
【図５】
0003557158.tif 000006
【図６】
0003557158.tif 000007
【図７】
0003557158.tif 000008
【図８】
0003557158.tif 000009
【図９】
0003557158.tif 000010
【図１０】
0003557158.tif 000011
【図１１】
0003557158.tif 000012
【図１２】
0003557158.tif 000013
【図１３】
0003557158.tif 000014