(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグループを有するメモリセルアレイと、
前記第１のメモリセルグループに繋がる第１のビット線及び前記第２のメモリセルグループに繋がる第２のビット線に接続されるノードと、
消去ベリファイリードの際に、前記第１のメモリセルグループから読み出される情報及び前記第２のメモリセルグループから読み出される情報に応じたデータが保持されるデータ回路とを具備してなり、
前記第１のメモリセルグループに対する消去ベリファイリードで、前記ノードを介して前記データ回路に読み出された第１のデータと、前記第２のメモリセルグループに対する消去ベリファイリードで、前記ノードに読み出された第２のデータとの論理をとって、前記第１及び第２のデータが共に消去十分の場合には、前記データ回路に消去完了を示すデータが保持され、前記第１及び第２のデータのうち少なくとも１つが消去不十分の場合には、前記データ回路に消去再実行を示すデータが保持される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記デ−タ回路は、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグループを有するメモリセルアレイと、
前記第１のメモリセルグループに繋がる第１のビット線及び前記第２のメモリセルグループに繋がる第２のビット線に接続されるノードとを具備してなり、
消去ベリファイリードの際に、前記第１のメモリセルグループから読み出される第１のデータをデータ回路に保持した後、前記第１のデータ及び前記第２のメモリセルグループから読み出される第２のデータに基づいて前記ノードの電位を設定する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有していることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグループを有するメモリセルアレイと、
前記第１及び第２のメモリセルグループに繋がるビット線と、
前記ビット線に接続されるノードとを具備してなり、
消去ベリファイリードの際に、前記第１のメモリセルグループから読み出される第１のデータをデータ回路に保持した後、前記第１のデータ及び前記第２のメモリセルグループから読み出される第２のデータに基づいて前記ノードの電位を設定する
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグループを有するメモリセルアレイと、
前記複数のメモリセルグループに繋がるビット線に接続されるノードとを具備してなり、
前記複数のメモリセルグループを実質的に同時に消去した後の、消去が十分に行われたかを調べるベリファイリードの際に、
第１のメモリセルグループのベリファイリードを行い、前記ノードに読み出された第１のデータをデータ回路に保持し、
第２のメモリセルグループのベリファイリードを行う際、前記第１のデータと前記第２のメモリセルグループから読み出された第２のデータのうち少なくとも１つが消去不十分の場合には、前記ノードを消去不十分レベルに、前記第１のデータと前記第２のデータが共に消去十分の場合には、前記ノードを消去十分レベルに調整する
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグループを有するメモリセルアレイと、
前記複数のメモリセルグループに繋がるビット線に接続されるノードとを具備してなり、
前記複数のメモリセルグループを実質的に同時に消去した後の、消去が十分に行われたかを調べるベリファイリードの際に、
第１のメモリセルグループのベリファイリードを行い、前記ノードに読み出された第１のデータをデータ回路に保持し、
第２のメモリセルグループのベリファイリードを行う際、前記第１のデータと前記第２のメモリセルグループから読み出された第２のデータのうち少なくとも１つが消去不十分の場合には、前記ノードを消去不十分レベルに、前記第１のデータと前記第２のデータが共に消去十分の場合には、前記ノードを消去十分レベルに調整し、
第ｍ（ｍは、２以上ｎ以下の自然数）のメモリセルグループのベリファイリードを行う際、第１のデータ、第２のデータ、・・・、第ｍのデータのうち少なくとも１つが消去不十分の場合には、前記ノードを消去不十分レベルに、前記第１のデータ、前記第２のデータ、・・・、前記第ｍのデータが全て消去十分の場合には、前記ノードを消去十分レベルに調整し、
第ｎのメモリセルグループのベリファイリードを行う際、第１のデータ、第２のデータ、・・・、第ｎのデータのうち少なくとも１つが消去不十分の場合には、前記ノードを消去不十分レベルに、前記第１のデータ、前記第２のデータ、・・・、前記第ｎのデータが全て消去十分の場合には、前記ノードを消去十分レベルに調整する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記複数のメモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されていることを特徴とする請求項８又は９記載の不揮発性半導体記憶装置。
【請求項１１】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグループを有するメモリセルアレイと、
前記第１のメモリセルグループに繋がる第１のビット線及び前記第２のメモリセルグループに繋がる第２のビット線に接続されるノードと、
消去ベリファイリードの際に、前記第１のメモリセルグループから読み出される情報を保持する第１のラッチ回路及び前記第２のメモリセルグループから読み出される情報を保持する第２のラッチ回路をそれぞれ有するデータ回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有していることを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記デ−タ回路は、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設されたことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１４】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグループを有するメモリセルアレイと、
前記第１及び第２のメモリセルグループに繋がるビット線と、
前記ビット線に接続されるノードと、
消去ベリファイリードの際に、前記第１のメモリセルグループから読み出される情報を保持する第１のラッチ回路及び前記第２のメモリセルグループから読み出される情報を保持する第２のラッチ回路をそれぞれ有するデータ回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１５】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されていることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記デ−タ回路は、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設されたことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１７】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグループを有するメモリセルアレイと、
各メモリセルグループに繋がるビット線に接続されるノードと、
消去ベリファイリードの際に、前記複数のメモリセルグループのうち第１、第２、・・・、第ｍ（ｍは自然数）のメモリセルグループから読み出される各情報を保持するｍ個のラッチ回路を有するデータ回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１８】
各メモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有していることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
【請求項１９】
前記デ−タ回路は、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設されたことを特徴とする請求項１７記載の不揮発性半導体記憶装置。
【請求項２０】
電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグループを有するメモリセルアレイと、
前記複数のメモリセルグループに繋がるビット線と、
前記ビット線に接続されるノードと、
消去ベリファイリードの際に、前記複数のメモリセルグループのうち第１、第２、・・・、第ｍ（ｍは自然数）のメモリセルグループから読み出される各情報を保持するｍ個のラッチ回路を有するデータ回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２１】
各メモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されていることを特徴とする請求項２０記載の不揮発性半導体記憶装置。
【請求項２２】
前記デ−タ回路は、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設されたことを特徴とする請求項２０記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
近年電気的書き替え可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとしてＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。
【０００３】
このＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲ−トと制御ゲ−トが積層されたｎチャネルＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソ−ス、ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線に接続するものである。
【０００４】
図３２はメモリセルアレイの１つのＮＡＮＤセル部分の平面図である。図３３は図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図、図３４は図３２のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。
【０００５】
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウエル）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。１つのＮＡＮＤセルに着目して説明すると、この実施例では、８個のメモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡＮＤセルを構成している。メモリセルはそれぞれ、基板１１にゲ−ト絶縁膜１３を介して浮遊ゲ−ト１４が形成されて、構成されている。これらのメモリセルのソ−ス、ドレインであるｎ型拡散層１９は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
【０００６】
ＮＡＮＤセルのドレイン側、ソ−ス側には各々、メモリセルの浮遊ゲ−ト、制御ゲ−トと同時に形成された第１の選択ゲ−ト１４、１６及び第２の選択ゲ−ト１４、１６が設けられている。素子形成された基板はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ＮＡＮＤセルの制御ゲ−ト１４は、共通に制御ゲ−ト線ＣＧ１、ＣＧ２、・・・ＣＧ８として配設されている。これら制御ゲ−ト線ＣＧ１、ＣＧ２、・・・ＣＧ８は、ワ−ド線となる。選択ゲ−ト１４、１６もそれぞれ行方向に連続的に選択ゲ−ト線ＳＧ１、ＳＧ２として配設されている。
【０００７】
図３５は、このようなＮＡＮＤセルの等価回路図、図３６は、ＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。
【０００８】
ソ−ス線は、例えば６４本のビット線毎につき１箇所、コンタクトを介してＡｌ、ｐｏｌｙ−Ｓｉなどの基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲ−ト及び第１、第２の選択ゲ−トは、行方向に連続的に配設される。
【０００９】
通常、制御ゲ−トにつながるメモリセルの集合を１ペ−ジと呼び、１組のドレイン側（第１の選択ゲ−ト）及びソ−ス側（第２の選択ゲ−ト）の選択ゲ−トによって挟まれたペ−ジの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。１ペ−ジは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ペ−ジ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【００１０】
ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通りである。
【００１１】
デ−タ書き込みは、ビット線から遠い方のメモリセルから順に行う。選択されたメモリセルの制御ゲ−トには昇圧された書き込み電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、他の非選択メモリセルの制御ゲ−トおよび第一の選択ゲ−トには中間電位（＝１０Ｖ程度）を印加し、ビット線にはデ−タに応じて０Ｖ（”０”書き込み）又は中間電位（”１”書き込み）を印加する。
【００１２】
このとき、ビット線の電位は選択メモリセルに伝達される。デ−タ”０”の時は、選択メモリセルの浮遊ゲ−トと基板間に高電圧がかかり、基板から浮遊ゲ−トに電子がトンネル注入されてしきい値電圧が正方向に移動する。デ−タが”１”の時はしきい値電圧は変化しない。
【００１３】
デ−タ消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲ−ト、選択ゲ−トを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された昇圧電位ＶｐｐＥ（２０Ｖ程度）を印加する。消去を行わないブロックの制御ゲ−ト、選択ゲ−トにもＶｐｐＥを印加する。これにより消去するブロックのメモリセルにおいて浮遊ゲ−トの電子がウエルに放出され、しきい値電圧が負方向に移動する。
【００１４】
デ−タ読み出し動作は、ビット線をプリチャ−ジした後にフロ−ティングにし、選択されたメモリセルの制御ゲ−トを０Ｖ、それ以外のメモリセルの制御ゲ−ト、選択ゲ−トを電源電圧Ｖｃｃ（たとえば３Ｖ）、ソ−ス線を０Ｖとして、選択メモリセルで電流が流れるか否かをビット線に検出することにより行われる。
【００１５】
すなわち、メモリセルに書き込まれたデ−タが”０”（メモリセルのしきい値Ｖｔｈ＞０）ならばメモリセルはオフになるので、ビット線はプリチャ−ジ電位を保つが、”１”（メモリセルのしきい値Ｖｔｈ＜０）ならばメモリセルはオンしてビット線はプリチャ−ジ電位から△Ｖだけ下がる。これらのビット線電位をセンスアンプ（デ−タ回路）で検出することによって、メモリセルのデ−タが読み出される。
【００１６】
ここで、ＮＡＮＤ型ＥＥＰＲＯＭにおいて複数のビット線で１個のセンスアンプを共有する場合を考える。消去動作では、センスアンプを共有するビット線に接続するセルは、ほぼ同時に消去される。従来は、消去後、センスアンプを共有するビット線毎に消去ベリファイリ−ドとその結果の検知を行うので、例えば、２本のビット線で１つのセンスアンプを共有する場合には、２倍の消去ベリファイリ−ド時間が必要となる。
【００１７】
【発明が解決しようとする課題】
最近では、ＥＥＰＲＯＭの大容量化を実現する手法の１つとして、１個のセルに３値以上の情報を記憶させる、多値記憶セルも知られている（例えば特開平７−９３９７９  、特願平５−３１１７３２）  。
【００１８】
ＥＥＰＲＯＭにおいては、一般に、書き込みデ−タや読み出しデ−タを保持するデ−タ回路はラッチ回路から構成されるが、多値の書き込みデ−タあるいは読み出しデ−タを保持するためには、デ−タ回路は２個以上のラッチ回路が必要になる（例えば特開平７−９３９７９  、特願平５−３１１７３２）  。
【００１９】
従って、メモリセルを多値化しても周辺回路の面積増加を防ぐためには複数のビット線を１個のデ−タ回路が共有することが必要になる（例えばＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  ｖｏｌ．２９，Ｎｏ．１１，ｐｐ．１３６６−１３７３，Ｎｏｅｖｍｂｅｒ  １９９４）。
【００２０】
ここで、例えば２本のビット線で１個のデ−タ回路を共有している場合に、従来のように、消去のベリファイリ−ドからその結果の検知までをそれぞれのビット線に接続するメモリセルに対して別々に行うと、上述した通り、デ−タ回路を共有しない場合に比べて、ベリファイリ−ドの時間が２倍になるという問題がある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグル−プを有するメモリセルアレイと、前記第１のメモリセルグル−プに繋がる第１のビット線及び前記第２のメモリセルグル−プに繋がる第２のビット線に接続されるノ−ドと、消去ベリファイリ−ドの際に、前記第１のメモリセルグル−プから読み出される情報及び前記第２のメモリセルグル−プから読み出される情報に応じたデ−タが保持されるデ−タ回路とを具備してなり、前記第１のメモリセルグル−プに対する消去ベリファイリ−ドで前記ノ−ドを介して前記デ−タ回路に読み出された第１のデ−タと前記第２のメモリセルグル−プに対する消去ベリファイリ−ドで前記ノ−ドに読み出された第２のデ−タの論理をとって、前記第１及び第２のデ−タが共に消去十分の場合には、前記デ−タ回路に消去完了を示すデ−タが保持され、前記第１及び第２のデ−タのうち少なくとも１つが消去不十分の場合には、前記デ−タ回路に消去再実行を示すデ−タが保持されることを特徴とする。
【００２２】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有している。
【００２３】
前記デ−タ回路には、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設される。
【００２４】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグル−プを有するメモリセルアレイと、前記第１のメモリセルグル−プに繋がる第１のビット線及び前記第２のメモリセルグル−プに繋がる第２のビット線に接続されるノ−ドとを具備してなり、消去ベリファイリ−ドの際に、前記第１のメモリセルグル−プから読み出される第１のデ−タをデ−タ回路に保持した後、前記第１のデ−タ及び前記第２のメモリセルグル−プから読み出される第２のデ−タに基づいて前記ノ−ドの電位を設定することを特徴とする。
【００２５】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有している。
【００２６】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグル−プを有するメモリセルアレイと、前記第１及び第２のメモリセルグル−プに繋がるビット線と、前記ビット線に接続されるノ−ドとを具備してなり、消去ベリファイリ−ドの際に、前記第１のメモリセルグル−プから読み出される第１のデ−タをデ−タ回路に保持した後、前記第１のデ−タ及び前記第２のメモリセルグル−プから読み出される第２のデ−タに基づいて前記ノ−ドの電位を設定することを特徴とする。
【００２７】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されている。
【００２８】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグル−プを有するメモリセルアレイと、前記複数のメモリセルグル−プに繋がるビット線に接続されるノ−ドとを具備してなり、前記複数のメモリセルグル−プを実質的に同時に消去した後の、消去が十分に行われたかを調べるベリファイリ−ドの際に、第１のメモリセルグル−プのベリファイリ−ドを行い、前記ノ−ドに読み出された第１のデ−タをデ−タ回路に保持し、第２のメモリセルグル−プのベリファイリ−ドを行う際、前記第１のデ−タと前記第２のメモリセルグル−プから読み出された第２のデ−タのうち少なくとも１つが消去不十分の場合には、前記ノ−ドを消去不十分レベルに、前記第１のデ−タと前記第２のデ−タが共に消去十分の場合には、前記ノ−ドを消去十分レベルに調整することを特徴とする。
【００２９】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグル−プを有するメモリセルアレイと、前記複数のメモリセルグル−プに繋がるビット線に接続されるノ−ドとを具備してなり、前記複数のメモリセルグル−プを実質的に同時に消去した後の、消去が十分に行われたかを調べるベリファイリ−ドの際に、第１のメモリセルグル−プのベリファイリ−ドを行い、前記ノ−ドに読み出された第１のデ−タをデ−タ回路に保持し、第２のメモリセルグル−プのベリファイリ−ドを行う際、前記第１のデ−タと前記第２のメモリセルグル−プから読み出された第２のデ−タのうち少なくとも１つが消去不十分の場合には、前記ノ−ドを消去不十分レベルに、前記第１のデ−タと前記第２のデ−タが共に消去十分の場合には、前記ノ−ドを消去十分レベルに調整し、第ｍ（ｍは、２以上ｎ以下の自然数）のメモリセルグル−プのベリファイリ−ドを行う際、第１のデ−タ、第２のデ−タ、・・・、第ｍのデ−タのうち少なくとも１つが消去不十分の場合には、前記ノ−ドを消去不十分レベルに、第１のデ−タ、第２のデ−タ、・・・、第ｍのデ−タが全て消去十分の場合には、前記ノ−ドを消去十分レベルに調整し、第ｎのメモリセルグル−プのベリファイリ−ドを行う際、第１のデ−タ、第２のデ−タ、・・・、第ｎのデ−タのうち少なくとも１つが消去不十分の場合には、前記ノ−ドを消去不十分レベルに、第１のデ−タ、第２のデ−タ、・・・、第ｎのデ−タが全て消去十分の場合には、前記ノ−ドを消去十分レベルに調整することを特徴とする。
【００３０】
前記複数のメモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されている。
【００３１】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグル−プを有するメモリセルアレイと、前記第１のメモリセルグル−プに繋がる第１のビット線及び前記第２のメモリセルグル−プに繋がる第２のビット線に接続されるノ−ドと、消去ベリファイリ−ドの際に、前記第１のメモリセルグル−プから読み出される情報を保持する第１のラッチ回路及び前記第２のメモリセルグル−プから読み出される情報を保持する第２のラッチ回路をそれぞれ有するデ−タ回路とを具備することを特徴とする。
【００３２】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有している。
【００３３】
前記デ−タ回路には、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設される。
【００３４】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される第１及び第２のメモリセルグル−プを有するメモリセルアレイと、前記第１及び第２のメモリセルグル−プに繋がるビット線と、前記ビット線に接続されるノ−ドと、消去ベリファイリ−ドの際に、前記第１のメモリセルグル−プから読み出される情報を保持する第１のラッチ回路及び前記第２のメモリセルグル−プから読み出される情報を保持する第２のラッチ回路をそれぞれ有するデ−タ回路とを具備することを特徴とする。
【００３５】
前記第１のメモリセルグル−プを構成するメモリセルと前記第２のメモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されている。
【００３６】
前記デ−タ回路には、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設される。
【００３７】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグル−プを有するメモリセルアレイと、各メモリセルグル−プに繋がるビット線に接続されるノ−ドと、消去ベリファイリ−ドの際に、前記複数のメモリセルグル−プのうち第１、第２、・・・第ｍ（ｍは自然数）のメモリセルグル−プから読み出される各情報を保持するｍ個のラッチ回路を有するデ−タ回路とを具備することを特徴とする。
【００３８】
各メモリセルグル−プを構成するメモリセルは、互いにワ−ド線を共有している。
【００３９】
前記デ−タ回路には、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設される。
【００４０】
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な所定数のメモリセルからなり、消去に際して同時に選択される複数のメモリセルグル−プを有するメモリセルアレイと、前記複数のメモリセルグル−プに繋がるビット線と、前記ビット線に接続されるノ−ドと、消去ベリファイリ−ドの際に、前記複数のメモリセルグル−プのうち第１、第２、・・・第ｍ（ｍは自然数）のメモリセルグル−プから読み出される各情報を保持するｍ個のラッチ回路を有するデ−タ回路とを具備することを特徴とする。
【００４１】
各メモリセルグル−プを構成するメモリセルは、互いに異なるワ−ド線に接続されている。
【００４２】
前記デ−タ回路には、ワ−ド線方向に複数個設けられ、これらデ−タ回路に対し選択した全てのメモリセルが十分に消去されていることを一括して検知する一括検知回路が付設される。
【００４３】
【発明の実施の形態】
［実施例１］
以下、本発明の詳細を図示の実施形態によって説明する。
【００４４】
図１は、本発明の一実施形態に係わる半導体記憶装置の構成を示すブロック図である。
【００４５】
この半導体記憶装置１は、ワ−ド線とビット線によって選択されるメモリセルがマトリクス状に構成されたメモリセルアレイ２、ワ−ド線を選択して所定の電圧をメモリセルに印加するロウデコ−ダ３、メモリセルのデ−タを読み出す時にデ−タに応じたビット線電圧をセンスし、メモリセルにデ−タを書き込む時に書き込みデ−タに応じた電圧をビット線に出力するセンスアンプ兼ラッチ回路４、ワ−ド線及びビット線に制御信号を与えるワ−ド線／ビット線制御信号発生回路５、メモリセルにデ−タを書き込む時にセンスアンプ兼ラッチ回路４に選択的に接続されないビット線にメモリセルのデ−タを変更しない電圧を出力するプリチャ−ジ回路２２、メモリセルに書き込む入力デ−タとメモリセルから読み出す出力デ−タを半導体記憶装置１の外部とやり取りするＩ／Ｏバッファ８、センスアンプ兼ラッチ回路４を選択してＩ／Ｏ線に接続させるカラムデコ−ダ１０、書き込みや読み出しといったコマンドを発生させるコマンドバッファ９、入力アドレス又は入力されたテストコマンドによってカラムアドレスとロウアドレスを発生するアドレスバッファ７等から構成されている。
【００４６】
動作によってメモリセルのウェルに電圧を印加する必要がある半導体記憶装置では、さらにセルウェル電位制御回路６が設けられている。
【００４７】
図２は、本実施形態の半導体記憶装置におけるカラムデコ−ダ１０、センスアンプ兼ラッチ回路４、プリチャ−ジ回路１２、更にはビット線とＩ／Ｏ線との接続関係を示した回路図である。本実施形態では、３値ＮＡＮＤ型フラッシュメモリセルを用いた不揮発性半導体記憶装置を扱う。
【００４８】
図３、図１６、図１７、図１８、図１９は、各種のメモリセルユニットの構成（図３がＮＡＮＤセルユニット）を示し、図４、図５はロウデコ−ダの構成を示す。
【００４９】
３値のセンスアンプ兼ラッチ回路４は、インバ−タＩ１、Ｉ２で構成される２値センスアンプ兼ラッチ回路と、インバ−タＩ３、Ｉ４で構成される２値センスアンプ兼ラッチ回路とで構成されている。プリチャ−ジ回路２２は、各ビット線に一つずつ接続されている。一つの３値センスアンプ兼ラッチ回路４は、２本のビット線  ＢｉｔｌｉｎｅＥと  ＢｉｔｌｉｎｅＯにスイッチＱＮＨ３、４によって選択的に接続される。さらに、３値センスアンプ兼ラッチ回路４は、カラムデコ−ダ１０によってＩ／Ｏ線に接続される。メモリセルの３値デ−タ“０〜２”とそのしきい電圧、及び３値センスアンプ兼ラッチ回路４のラッチデ−タＮ１、２は、下記の表１のように対応する。
【００５０】
【表１】
0003592887.tif 000002
【００５１】
図６〜図８は、それぞれデ−タの読み出し、書き込み、消去の動作を示す波形図である。本実施例では、読み出しと書き込みにおいて  ＢｉｔｌｉｎｅＥを選択、  ＢｉｔｌｉｎｅＯを非選択としている。
【００５２】
初めに、読み出し動作を説明する。選択ビット線は１．５Ｖに充電され、その後フロ−ティングにされる。その後、非選択ワ−ド線ＷＬ２〜８と選択ゲ−ト線ＳＧＳ、ＳＧＤは電源電圧ＶＣＣにされる．選択ワ−ド線は０Ｖである。選択されたメモリセルのデ−タが“０”であるときビット線は０Ｖに放電され、さもなければビット線は１．５Ｖのままである。
【００５３】
ビット線電圧は、信号ＳＢＬ１によって第１の２値センスアンプに読み込まれる。従って、ノ−ドＮ１はデ−タが“０”ならばＬ、“１”又は“２”ならばＨとなる。選択されたワ−ド線はＶＧ１（＝１．８Ｖ）にされる。選択されたメモリセルのデ−タが“１”ならば０Ｖに放電され、“２”ならば１．５Ｖのままとなる。“０”ならばビット線は既に０Ｖである。ビット線電圧は信号ＳＢＬ２によって第２の２値センスアンプに読み込まれる。従って、ノ−ドＮ２はデ−タが“０”又は“１”ならばＬ、“２”ならばＨとなる（表１）。ラッチされたデ−タはシリアルにＩ／Ｏ線に読み出される。
【００５４】
次に、書き込み動作を説明する。電源投入時、チップが正常動作するのに十分な電圧に達するとパワ−オン信号ＰｏｎがＨになる。この信号を利用して３値センスアンプ兼ラッチ回路４のラッチデ−タＮ１、２は共にＬにされる。書き込みデ−タを入力するためのコマンドが入ると、このコマンド信号を使つてラッチデ−タＮ１、２は反転し共にＨとなる。
【００５５】
選択されたビット線には書き込みデ−タ“０〜２”に応じてそれぞれＶＣＣ、ＶＤ３−Ｖｔ（＝１Ｖ）、０Ｖにされる。非選択のビット線には、デ−タ変更しないための電圧ＶＣＣが印加される。選択ゲ−ト線ＳＧＤは、ＶＣＣに、ＳＧＳは０Ｖに、選択ワ−ド線はＶＰＰ（＝２０Ｖ）に、非選択ワ−ド線はＶＭ１０  （＝１０Ｖ）にそれぞれされる。なお、ここでセンスアンプ兼ラッチ回路４からビット線に出力される電圧のうち、０Ｖが書き込み電圧、ＶＣＣが非書き込み電圧に相当する。
【００５６】
ビット線に０Ｖ、１Ｖが印加された選択メモリセルでは、ゲ−ト・チャネル間電圧が高いためトンネル電流が流れてメモリセルのしきい電圧は上昇する。ビット線が０Ｖである方が１Ｖである方よりトンネル電流が多く流れるため、しきい電圧はより高くなる。ＶＣＣが印加された選択メモリセルはゲ−ト・チャネル間電圧が低いためトンネル電流は流れず、“０”を保持する。
【００５７】
最後に、消去動作を説明する。消去コマンドが入力されると、メモリセルアレイ２のウェルはＶＰＰ（＝２０Ｖ）が印加される。選択されたメモリセルのゲ−トは０Ｖにされるため、トンネル電流が書き込み時とは反対方向に流れ、メモリセルのしきい電圧は下降する。一方、非選択のメモリセル及び選択トランジスタのゲ−トはフロ−ティングにされるため、メモリセルアレイ２のウェルと共にＶＰＰ近くまで上昇する。このため、トンネル電流は流れずしきい電圧の変動はない。
【００５８】
＜消去ベリファイリ−ド＞
以下ではタイミング図を用いて消去ベリファイリ−ド動作を説明する。ブロック単位で消去が行われる場合には、１ブロック内のメモリセル（例えばワ−ド線ＷＬ１〜ＷＬ８で選択されるメモリセル）に対して、奇数ペ−ジと偶数ペ−ジの２回に分けてベリファイリ−ドを行う。図９はタイミング図である。図１０は消去ベリファイリ−ドを説明するブロック図である。
【００５９】
ベリファイリ−ドは、まず、偶数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＥに接続するメモリセル）について行い、第１のラッチ回路に読み出しデ−タを保持する。次に奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）について行い第２のラッチ回路に読み出しデ−タを保持する。
【００６０】
まず、ビット線ＢｉｔｌｉｎｅＥを１．５Ｖにプリチャ−ジした後に、時刻ｔ１に選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ２にＢＬＳＨＦＥが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送され、その後、ＳＢＬ１が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ１に転送され、センスされる。このように偶数ペ−ジのデ−タは第１のラッチ回路に保持される。偶数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するためにビット線ＢｉｔｌｉｎｅＯは０Ｖに保たれる。
【００６１】
続いて、奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）について行う。ビット線ＢｉｔｌｉｎｅＯを１．５Ｖにプリチャ−ジした後に、時刻ｔ４に選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ５にＢＬＳＨＦＯが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送され、その後、ＳＢＬ２が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ２に転送され、センスされる。このように奇数ペ−ジのデ−タは第２のラッチ回路に保持される。奇数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するために、ビット線ＢｉｔｌｉｎｅＥは０Ｖに保たれる。
【００６２】
偶数ペ−ジと奇数ペ−ジの読み出しデ−タはそれぞれ第１のラッチ回路及び、第２のラッチ回路に保持される。その後、カラムデコ−ダによって順次カラムを選択する事により、第１および第２のラッチ回路のデ−タをほぼ同時に出力する。これにより、消去が十分に行われたか否かが分かる。
【００６３】
図１０からわかるように従来例では第１のラッチ回路のみを用いてベリファイリ−ドを行うのに対し、本実施例では第１のラッチ回路と第２のラッチ回路を両方用いているので、ベリファイリ−ドを高速化することができる。
【００６４】
上記実施例で、最初に偶数ペ−ジのメモリセルを読み出して第１のラッチ回路に読み出した後に、奇数ペ−ジのメモリセルを読み出す間に第１のラッチ回路に保持した読み出しデ−タをＤＬｉ、ｎＤＬｉを通じて出力しても良い。
【００６５】
同様に、ほぼ同時に消去された第１のブロック及び第２のブロック内のメモリセルに対して、２回の分けてベリファイリ−ドを行ったうえで、読み出しデ−タをそれぞれ第１、第２のラッチ回路に保持させてもよい。このように、複数のブロックをほぼ同時に消去する場合には、図１１のように消去すればよい。つまり、まず第１、第２、・・・第ｎ（ｎは自然数）のブロックの消去をほぼ同時に行い、次に上記で説明した１ブロック単位のベリファイリ−ドを消去を行ったブロック毎に行う。
【００６６】
さらに、デ−タ回路が第１、第２、・・・第ｎのラッチ回路で構成される場合は、各読み出しデ−タをそれぞれ第１、第２、・・・第ｎのラッチ回路に保持させることも無論可能である。
【００６７】
また、図３６のようなセルアレイに対し、１ビット線あたり１つのデ−タ回路を有する場合でも本発明は有効である。デ−タ回路は図２のように２つのラッチ回路を有する場合を例にとる。
【００６８】
図３６の第１のブロックと第２のブロックを同時に消去する場合には、ベリファイリ−ドでは先ず第１のブロックのベリファイリ−ドを行い、第１のラッチ回路に読み出したデ−タを保持する。次に第２のブロックのベリファイリ−ドを行い、第２のラッチ回路に読み出したデ−タを保持する。その後、第１のラッチ回路及び、第２のラッチ回路に保持された第１のブロックのデ−タと第２のブロックのデ−タを、カラムデコ−ダによって順次カラムを選択する事により、第１および第２のラッチ回路からほぼ同時に出力する。これにより、消去が十分に行われたか否かがわかる。
【００６９】
この場合も、従来例では第１のラッチ回路のみを用いてベリファイリ−ドを行うのに対し、本実施例では第１のラッチ回路と第２のラッチ回路を両方用いているので、図３６のメモリセルアレイでもベリファイリ−ドを高速化することができる。
【００７０】
消去終了の検出は、上記のように第１、第２、・・・のラッチ回路のデ−タをＩ／Ｏ線に出力する他に、例えば図２５に示されるような消去終了一括検知トランジスタＱＮＬ９、ＱＮＬ１０、・・・を用いて一括検知してもよい。
【００７１】
上記のように、偶数ペ−ジ及び奇数ペ−ジのデ−タをそれぞれ第１、第２のラッチ回路、又は第１のブロックから第ｎのブロックまでのデ−タを第１、・・・第ｎのラッチ回路に読み出した後に、まずＶＲＴを例えばＶｃｃにプリチャ−ジする。消去が不十分なメモリセルが存在するカラムではノ−ドＮ１、Ｎ２、・・・のうち少なくとも一つは“Ｈｉｇｈ”になり、ｎチャネルＭＯＳトランジスタＱＮＬ９、ＱＮＬ１０、・・・のうち少なくとも一つがオンしＶＲＴはプリチャ−ジ電位から低下する。選択したすべてのメモリセルが十分に消去される場合に限り、すべてのカラムでノ−ドＮ１およびＮ２は“Ｌｏｗ”になる。その結果、全てのデ−タ回路内のｎチャネルＭＯＳトランジスタＱＮＬ９、ＱＮＬ１０、・・・がオフになるので、ＶＲＴは、プリチャ−ジ電位を保ち、消去終了が検知される。
【００７２】
［実施例２］
（１）１ブロック消去の場合
図１２が１ブロックの消去ベリファイリ−ドの動作を説明する概略図、図１３がタイミング図である。
【００７３】
ベリファイリ−ドは、まず、偶数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＥに接続するメモリセル）について行い第１のラッチ回路に読み出しデ−タを保持する。次に奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）について行い第１のラッチ回路に読み出しデ−タを保持する。
【００７４】
ベリファイリ−ドに先立ち、ノ−ドＮ１は“Ｌｏｗ”、ノ−ドＮ３は“Ｈｉｇｈ”にセットされる。まず、ビット線ＢｉｔｌｉｎｅＥを１．５Ｖにプリチャ−ジした後に、時刻ｔ１ｖに選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ２ｖにＢＬＳＨＦＥが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送される。その後、時刻ｔ３ｖにｎＶＥＲＩＦＹが“Ｌｏｗ”になる。ノ−ドＮ３は“Ｈｉｇｈ”にセットされているのでｐチャネルトランジスタＱｐ３はオフし、ノ−ドＮ４の電位を変化しない。
【００７５】
この１ブロックの消去ベリファイリ−ド動作では、この時刻ｔ３ｖにｎＶＥＲＩＦＹを“Ｌｏｗ”にする動作、および第１のラッチ回路のセット（ノ−ドＮ３を“Ｈｉｇｈ”にする動作）は省略することができる。
【００７６】
その後、ＳＢＬ１が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ１に転送され、センスされる。このように偶数ペ−ジのデ−タは第１のラッチ回路に保持される。偶数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するためにビット線ＢｉｔｌｉｎｅＯは０Ｖに保たれる。以上のベリファイリ−ドの結果、消去不十分の場合にはノ−ドＮ１は“Ｈｉｇｈ”、消去十分の場合にはノ−ドＮ１は“Ｌｏｗ”になる。
【００７７】
続いて、奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）についてベリファイリ−ドを行う。ビット線ＢｉｔｌｉｎｅＯを１．５Ｖにプリチャ−ジした後に、時刻ｔ５ｖに選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ６ｖにＢＬＳＨＦＯが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送される。その後、時刻ｔ７ｖにｎＶＥＲＩＦＹが“Ｌｏｗ”になる。
【００７８】
偶数ペ−ジを読み出した結果、消去十分の場合は、ノ−ドＮ３は“Ｈｉｇｈ”がラッチされているので、ｐチャネルトランジスタＱｐ３はオフし、ノ−ドＮ４の電位を変化しない。つまり、奇数ペ−ジが消去不十分ならばノ−ドＮ４は“Ｈｉｇｈ”、消去十分ならばノ−ドＮ４は“Ｌｏｗ”になる。
【００７９】
一方、偶数ペ−ジを読み出した結果、消去不十分の場合は、ノ−ドＮ３は“Ｌｏｗ”がラッチされているので、ｐチャネルトランジスタＱｐ３はオンし、ノ−ドＮ４の電位は奇数ペ−ジのデ−タによらず“Ｈｉｇｈ”になる。
【００８０】
その後、ＳＢＬ１が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ１に転送され、センスされる。奇数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するために、ビット線ＢｉｔｌｉｎｅＥは０Ｖに保たれる。
【００８１】
以上のベリファイリ−ド動作の結果、表２のように偶数ペ−ジと奇数ペ−ジのうち、１つでも消去不十分のセルがあると、Ｎ１は“Ｈｉｇｈ”になる。偶数ぺ−ジと奇数ペ−ジが共に消去十分の場合に限り、Ｎ１は“Ｌｏｗ”になる。
【００８２】
【表２】
0003592887.tif 000003
【００８３】
このように時刻ｔ７ｖにｎＶＥＲＩＦＹを“Ｌｏｗ゛にすることにより、第１のラッチ回路のみを用いて消去のベリファイリ−ドを行うことができる。
【００８４】
偶数ペ−ジと奇数ペ−ジの読み出しデ−タを第１のラッチ回路に読み出した後に、カラムデコ−ダによって順次カラムを選択する事により、第１のラッチ回路のデ−タを出力する。これにより、消去が十分に行われたか否かがわかる。
【００８５】
（２）複数のブロックをほぼ同時に消去する場合
次に、複数のブロックの消去、及びベリファイリ−ドを図１４、図１３を用いて説明する。まず第１、第２、・・・第ｎ（ｎは自然数）のブロックの消去をほぼ同時に行う。その後、各ブロックの消去ベリファイリ−ドを行う。＜実施例１＞と異なるのは、第１のラッチ回路に読み出したデ−タの出力を、各ブロックのベリファイリ−ドをするたびに行う必要はなく、図１４のように第１、第２、・・・第ｎ（ｎは自然数）のブロックのデ−タを第１のラッチ回路に読み出した後に１回だけ行えば良い。
【００８６】
第１のブロックの消去ベリファイリ−ドは、１ブロック消去のベリファイリ−ドとほぼ同様である。タイミング図は図１３とほぼ同様である。図１３と異なるのは、第２のブロックの消去ベリファイ後には第１のラッチ回路の読み出しデ−タをＤＬｉ、ｎＤＬｉに出力せず、第１から第ｎの消去ベリファイリ−ド終了後に第１のラッチ回路の読み出しデ−タをＤＬｉ、ｎＤＬｉに出力する。
【００８７】
ベリファイリ−ドは、まず、第１のブロックの偶数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＥに接続するメモリセル）について行い、第１のラッチ回路に読み出しデ−タを保持する。次に、奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）について行い、第１のラッチ回路に読み出しデ−タを保持する。
【００８８】
ベリファイリ−ドに先立ち、ノ−ドＮ１は“Ｌｏｗ”、ノ−ドＮ３は“Ｈｉｇｈ”にセットされる。まず、ビット線ＢｉｔｌｉｎｅＥを１．５Ｖにプリチャ−ジした後に、時刻ｔ１ｖに選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ２ｖにＢＬＳＨＦＥが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送される。その後、時刻ｔ３ｖにｎＶＥＲＩＦＹが“Ｌｏｗ”になる。ノ−ドＮ３は“Ｈｉｇｈ”にセットされているのでｐチャネルトランジスタＱｐ３はオフし、ノ−ドＮ４の電位を変化しない。
【００８９】
この１ブロックの消去ベリファイリ−ド動作では、時刻ｔ３ｖにｎＶＥＲＩＦＹを“Ｌｏｗ”にする動作、および第１のラッチ回路のセット（ノ−ドＮ３を“Ｈｉｇｈ”にする動作）は省略することができる。
【００９０】
その後、ＳＢＬ１が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ１に転送され、センスされる。
【００９１】
このように、第１のブロックの偶数ペ−ジのデ−タは第１のラッチ回路に保持される。偶数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するためにビット線ＢｉｔｌｉｎｅＯは０Ｖに保たれる。以上のベリファイリ−ドの結果、消去不十分の場合にはノ−ドＮ１は“Ｈｉｇｈ”、消去十分の場合にはノ−ドＮ１は“Ｌｏｗ”になる。
【００９２】
続いて、第１のブロックの奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）についてベリファイリ−ドを行う。ビット線ＢｉｔｌｉｎｅＯを１．５Ｖにプリチャ−ジした後に、時刻ｔ５ｖに選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ６ｖにＢＬＳＨＦＯが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送される。その後、時刻ｔ７ｖにｎＶＥＲＩＦＹが“Ｌｏｗ”になる。
【００９３】
第１のブロックの偶数ペ−ジを読み出した結果、消去十分の場合は、ノ−ドＮ３は“Ｈｉｇｈ”がラッチされているので、ｐチャネルトランジスタＱｐ３はオフし、ノ−ドＮ４の電位を変化しない。つまり、奇数ペ−ジが消去不十分ならばノ−ドＮ４は“Ｈｉｇｈ”、消去十分ならばノ−ドＮ４は“Ｌｏｗ”になる。
【００９４】
一方、偶数ペ−ジを読み出した結果、消去不十分の場合は、ノ−ドＮ３は“Ｌｏｗ”がラッチされているので、ｐチャネルトランジスタＱｐ３はオンし、ノ−ドＮ４の電位は奇数ペ−ジのデ−タによらず“Ｈｉｇｈ”になる。
【００９５】
その後、ＳＢＬ１が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ１に転送され、センスされる。奇数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するために、ビット線ＢｉｔｌｉｎｅＥは０Ｖに保たれる。
【００９６】
以上のベリファイリ−ド動作の結果、上記表２のように第１のブロックの偶数ぺ−ジと奇数ペ−ジのうち、１つでも消去不十分のセルがあると、Ｎ１は“Ｈｉｇｈ”になる。第１のブロックの偶数ペ−ジと奇数ペ−ジが共に消去十分の場合に限り、Ｎ１は“Ｌｏｗ”になる。
【００９７】
引き続き、第２のブロックの消去ベリファイリ−ドを行う。タイミング図は図１３とほぼ同様である。図１３と異なるのは、第２のブロックの消去ベリファイ後には第１のラッチ回路の読み出しデ−タをＤＬｉ、ｎＤＬｉに出力せず、第１から第ｎの消去ベリファイリ−ド終了後に第１のラッチ回路の読み出しデ−タをＤＬｉ、ｎＤＬｉに出力する。
【００９８】
ベリファイリ−ドはまず第２のブロックの偶数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＥに接続するメモリセル）について行い第１のラッチ回路に読み出しデ−タを保持する。次に第２のブロックの奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）について行い第１のラッチ回路に読み出しデ−タを保持する。
【００９９】
第１のブロックの消去ベリファイリ−ドと異なり第１のラッチ回路のセットは行わず、第１のラッチ回路は第１のブロックの消去ベリファイリ−ドの結果を保持する。つまり、第１のブロックの消去ベリファイリ−ドを行った結果、偶数ペ−ジと奇数ペ−ジのうち、１つでも消去不十分のセルがあると、Ｎ１は“Ｈｉｇｈ”である。
【０１００】
まず、ビット線ＢｉｔｌｉｎｅＥを１．５Ｖにプリチャ−ジした後に、時刻ｔ１ｖに選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ２ｖにＢＬＳＨＦＥが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送される。その後、時刻ｔ３ｖにｎＶＥＲＩＦＹが“Ｌｏｗ”になる。
【０１０１】
第２のブロックに先だってベリファイリ−ドしたブロック（この場合第１のブロック）内のメモリセルが消去不十分の場合には、ノ−ドＮ３は“Ｌｏｗ”なのでｐチャネルトランジスタＱｐ３はオンし、ビット線の電位にかかわらずノ−ドＮ４の電位はＶｃｃになる。
【０１０２】
一方、第２のブロックに先だってベリファイリ−ドしたブロック（この場合第１のブロック）内のメモリセルがすべて消去十分の場合には、ノ−ドＮ３は“Ｈｉｇｈ”なのでｐチャネルトランジスタＱｐ３はオフし、ノ−ドＮ４の電位は変動しない。
【０１０３】
つまり、第２のブロックの奇数ペ−ジが消去不十分ならば、ノ−ドＮ４は“Ｈｉｇｈ”、消去十分ならばノ−ドＮ４は“Ｌｏｗ”になる。
【０１０４】
その後、ＳＢＬ１が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ１に転送され、センスされる。
【０１０５】
このように、偶数ペ−ジのデ−タは第１のラッチ回路に保持される。第２のブロックの偶数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するためにビット線ＢｉｔｌｉｎｅＯは０Ｖに保たれる。以上のベリファイリ−ドの結果、消去不十分の場合にはノ−ドＮ１は“Ｈｉｇｈ”、消去十分の場合にはノ一ドＮ１は“Ｌｏｗ”になる。
【０１０６】
続いて、第２のブロックの奇数ペ−ジ（例えば図２のビット線ＢｉｔｌｉｎｅＯに接続するメモリセル）についてベリファイリ−ドを行う。ビット線ＢｉｔｌｉｎｅＯを１．５Ｖにプリチャ−ジした後に、時刻ｔ５ｖに選択ゲ−ト線ＳＧＳ、ＳＧＤをＶｃｃ、ワ−ド線ＷＬ１〜ＷＬ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には１．５Ｖを保つ。時刻ｔ６ｖにＢＬＳＨＦＯが１．５Ｖになり、ビット線の電位がデ−タ回路内に転送される。その後、時刻ｔ７ｖにｎＶＥＲＩＦＹが“Ｌｏｗ”になる。
【０１０７】
このベリファイリ−ド動作以前のベリファイリ−ドで消去十分のメモリセルが１つでもある場合は、ノ−ドＮ３は“Ｈｉｇｈ”がラッチされているので、ｐチャネルトランジスタＱｐ３はオフし、ノ−ドＮ４の電位を変化しない。つまり、第２のブロックの奇数ペ−ジが消去不十分ならばノ−ドＮ４は“Ｈｉｇｈ”、消去十分ならばノ−ドＮ４は“Ｌｏｗ”になる。
【０１０８】
一方、このベリファイリ−ド動作以前のベリファイリ−ドですべてのメモリセルが十分に消去されている場合は、ノ−ドＮ３は“Ｌｏｗ”がラッチされているので、ｐチャネルトランジスタＱｐ３はオンし、ノ−ドＮ４の電位は第２のブロックの奇数ぺ−ジのデ−タによらず“Ｈｉｇｈ”になる。
【０１０９】
その後、ＳＢＬ１が“Ｈｉｇｈ”になることにより、デ−タがノ−ドＮ１に転送され、センスされる。奇数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するために、ビット線ＢｉｔｌｉｎｅＥは０Ｖに保たれる。
【０１１０】
第ｉ（ｉは２以上ｎ以下の整数）のブロックの消去ベリファイリ−ドは上記第２の消去ベリファイリ−ドとほぼ同様に行えばよい。
【０１１１】
第１から第ｎの消去ベリファイリ−ドを行った結果、１つでも消去不十分のブロックがある場合は、ノ−ドＮ１は“Ｈｉｇｈ”になる。全てのメモリセルが消去十分の場合に限りノ−ドＮ１は“Ｌｏｗ”になる。
【０１１２】
この後、カラムデコ−ダによって順次カラムを選択する事により、第１のラッチ回路のデ−タをＤＬｉ、ｎＤＬｉに出力する。これにより、ほぼ同時に消去を行ったすべてのブロックで消去が十分に行われたか否かがわかる。
【０１１３】
消去終了の検出は上記のように第１のラッチ回路のデ−タをＤＬｉ、ｎＤＬｉに出力する他に、例えば図１５のように消去終了一括検知トランジスタＱ  ＮＬ９を用いて一括検知してもよい。
【０１１４】
上記のように、第１のブロックから第ｎのブロックまでのデ−タを第１のラッチ回路に読み出した後に、まず、ＶＲＴを例えばＶｃｃにプリチャ−ジする。消去が不十分なメモリセルが存在するカラムではノ−ドＮ１は“Ｈｉｇｈ”になり、ｎチャネルＭＯＳトランジスタＱ  ＮＬ９がオンしＶＲＴはプリチャ−ジ電位から低下する。選択したすべてのメモリセルが十分に消去される場合に限り、すべてのカラムでノ−ドＮ１は“Ｌｏｗ”になる。その結果、全てのデ−タ回路内のｎチャネルＭＯＳトランジスタＱ  ＮＬ９がオフになるので、ＶＲＴはプリチャ−ジ電位を保ち、消去終了が検知される。
【０１１５】
以上で説明したように本発明では複数のブロックを同時に消去する場合には、消去ベリファイリ−ド時に図１４のように読み出しデ−タを次々に第１のラッチ回路に読み出す。すべてのブロックのデ−タを第１のラッチ回路に読み出した後に１回だけデ−タをＤＬｉ、ｎＤＬｉに出力する或いは、一括検知すればよいので、消去ベリファイリ−ドを高速に行うことができる。
【０１１６】
［実施例３］
（１）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と、
前記信号線の電位をセンスすることでメモリセルの消去後の状態を読み出し、その情報を保持するデ−タ回路と、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドによって、信号線に読み出されデ−タ回路に保持された第１のデ−タと、第２のメモリセルグル−プのベリファイリ−ド時に、前記信号線に読み出された第２デ−タとの論理をとって、
第１のデ−タと第２のデ−タのうち少なくとも１つ消去不十分の場合には、前記信号線の電位を消去不十分レベルに、
第１のデ−タと第２のデ−タが共に消去十分の場合には、前記信号線の電位を消去十分レベルに自動設定する消去電位設定手段とを図２６，図２７のように備えたことを特徴とする。第１のメモリセルグル−プと第２のメモリセルグル−プは図２６のようにワ−ド線を共有し、異なるビット線に接続しても良い。あるいは図２７のように第１のメモリセルグル−プと第２のメモリセルグル−プは異なるワ−ド線に選択され、同じビット線に接続しても良い。また信号線とビット線の間にスイッチ回路を有しても良いし、なくても良い。
【０１１７】
（２）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置であり、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路に保持し、
第２のメモリセルグル−プのべリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持する第１のデ−タに基づいて調節することを特徴とする。従って、図２０（ａ）のようにビット線がスイッチ回路を介して信号線に接続しても良い。また図２０（ｂ）でも良い。図２０（ｂ）ではビット線が信号線を兼ねるので、第２のメモリセルグル−プのベリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持する第１のデ−タに基づいて調節する際に、ビット線の電位も調整されることになる。もちろん、図２０（ａ）の場合でも、第２のメモリセルグル−プのベリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持する第１のデ−タに基づいて調節する際に、スイッチ回路をオンすることによりビット線の電位も調整してもよい。
【０１１８】
（３）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持する第１のデ−タに基づいて調節し、
かつ前記複数のメモリセルグル−プ中には、他のメモリセルグル−プ中のメモリセルと互いにワ−ド線を共有し、かつ異なるビット線に接続するメモリセルを含むことを特徴とする。
【０１１９】
従って、例えば図２１のようであればよい。もちろん図２１でスイッチ回路がなくてもよい。また例えば、図１５のＢｉｔｌｉｎｅＥに接続する第１のブロックのベリファイリ−ドを行い、読み出された第１のデ−タを図１５の第１のラッチ回路に保持する。その後、ＢｉｔｌｉｎｅＯに接続し第１のブロックとワ−ド線を共有する、第２のブロックのベリファイリ−ドを行い、読み出された第２のデ−タを図１５のノ−ドＮ４に転送する。そして第１のラッチ回路に保持した第１のデ−タに基づいて、ノ−ドＮ４の第２のデ−タを調整した後に、ノ−ドＮ４のデ−タを第１のラッチ回路に保持する。
【０１２０】
（４）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持する第１のデ−タに基づいて調節し、
かつ前記複数のメモリセルグル−プ中には、他のメモリセルグル−プ中のメモリセルと互いにワ−ド線が異なり、かつ同じビット線に接続するメモリセルを含むことを特徴とする。
【０１２１】
従って、例えば図２２のようであればよい。もちろん図２２でスイッチ回路  （ｎチャネルトランジスタのトランスファゲ−ト）がなくてもよい。また例えば、図１５のＢｉｔｌｉｎｅＥに接続する第１のブロックのベリファイリ−ドを行い、読み出された第１のデ−タを図１５の第１のラッチ回路に保持する。
【０１２２】
その後、ＢｉｔｌｉｎｅＥに接続し第１のブロックと異なるワ−ド線に接続する、第２のブロックのベリファイリ−ドを行い、読み出された第２のデ−タを図１５のノ−ドＮ４に転送する。そして第１のラッチ回路に保持した第１のデ−タに基づいて、ノ−ドＮ４の第２のデ−タを調整した後に、ノ−ドＮ４のデ−タを第１のラッチ回路に保持する。
【０１２３】
（５）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持する第１のデ−タに基づいて、第１のデ−タと第２のデ−タのうち少なくとも１つでも消去不十分の場合には消去不十分レベルに、第１のデ−タと第２のデ−タが共に消去十分の場合には消去十分レベルに調整することを特徴とする。
【０１２４】
例えば、図１５のＢｉｔｌｉｎｅＥに接続する第１のブロックのベリファイリ−ドを行い、読み出された第１のデ−タを図１５の第１のラッチ回路に保持する。その後、ＢｉｔｌｉｎｅＯに接続し第１のブロックとワ−ド線を共有する、第２のブロックのベリファイリ−ドを行い、読み出された第２のデ−タを図１５のノ−ドＮ４に転送する。
【０１２５】
そして、第１のラッチ回路に保持した第１のデ−タに基づいて、第１のデ−タと第２のデ−タのうち少なくとも１つでも消去不十分の場合にはノ−ドＮ４を消去不十分レベルに、第１のデ−タと第２のデ−タが共に消去十分の場合にはノ−ドＮ４を消去十分レベルに調整する。その後、ノ−ドＮ４のデ−タを第１のラッチ回路に保持する。
【０１２６】
また、次のような場合でもよい。例えば、図１５のＢｉｔｌｉｎｅＥに接続する第１のブロックのベリファイリ−ドを行い、読み出された第１のデ−タを図１５の第１のラッチ回路に保持する。その後、ＢｉｔｌｉｎｅＥに接続し第１のブロックと異なるワ−ド線に接続する、第２のブロックのベリファイリ−ドを行い、読み出された第２のデ−タを図１５のノ−ドＮ４に転送する。
【０１２７】
そして、第１のラッチ回路に保持した第１のデ−タに基づいて、第１のデ−タと第２のデ−タのうち少なくとも１つでも消去不十分の場合にはノ−ドＮ４を消去不十分レベルに、第１のデ−タと第２のデ−タが共に消去十分の場合にはノ−ドＮ４を消去十分レベルに調整する。その後、ノ−ドＮ４のデ−タを第１のラッチ回路に保持する。
【０１２８】
（６）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持する第１のデ−タに基づいて、第１のデ−タと第２のデ−タのうち少なくとも１つでも消去不十分の場合には消去不十分レベルに、第１のデ−タと第２のデ−タが共に消去十分の場合には消去十分レベルに調整し、
第ｍ（ｍは２以上ｎ以下の自然数）のメモリセルグル−プのベリファイリ−ドを行う際、信号線の電位を、デ−タ回路に保持するデ−タに基づいて、第１のデ−タ、第２のデ−タ、・・・、第ｍのデ−タのうち少なくとも１つでも消去不十分の場合には消去不十分レベルに、第１のデ−タ、第２のデ−タ、・・・、第ｍのデ−タがすべて消去十分の場合には消去十分レベルに調整し、
第ｎのメモリセルグル−プのベリファイリ−ドを行う際、前記信号線の電位を、デ−タ回路に保持するデ−タに基づいて、第１のデ−タ、第２のデ−タ、・・・、第ｎのデ−タのうち少なくとも１つでも消去（或いは書き込み）不十分の場合には消去不十分レベルに、第１のデ−タ、第２のデ−タ、・・・、第ｎのデ−タがすべて消去十分の場合には消去十分レベルに調整することを特徴とする。
【０１２９】
例えば、図１５のＢｉｔｌｉｎｅＥに接続する第１のブロックのベリファイリ−ドを行い、読み出された第１のデ−タを図１５の第１のラッチ回路に保持する。
【０１３０】
その後、ＢｉｔｌｉｎｅＯに接続し第１のブロックとワ−ド線を共有する、第１のブロックのベリファイリ−ドを行い、読み出された第２のデ−タを図１５のノ−ドＮ４に転送する。そして第１のラッチ回路に保持した第１のデ−タに基づいて、第１のデ−タと第２のデ−タのうち少なくとも１つでも消去不十分の場合にはノ−ドＮ４を消去不十分レベルに、第１のデ−タと第２のデ−タが共に消去十分の場合にはノ−ドＮ４を消去十分レベルに調整する。その後、ノ−ドＮ４のデ−タを第１のラッチ回路に保持する。
【０１３１】
次に、ＢｉｔｌｉｎｅＥに接続し第１のブロックと異なるワ−ド線に接続される、第２のブロックのベリファイリ−ドを行い、読み出された第３のデ−タを図１５のノ−ドＮ４に転送する。そして第１のラッチ回路に保持したデ−タに基づいて、第１のデ−タ、第２のデ−タ、第３のデ−タのうち少なくとも１つでも消去不十分の場合にはノ−ドＮ４を消去不十分レベルに、第１のデ−タ、第２のデ−タ、第３のデ−タが共に消去十分の場合にはノ−ドＮ４を消去十分レベルに調整する。その後、ノ−ドＮ４のデ−タを第１のラッチ回路に保持する。
【０１３２】
更に、ＢｉｔｌｉｎｅＯに接続し第２のブロックとワ−ド線を共有する、第２のブロックのベリファイリ−ドを行い、読み出された第４のデ−タを図１５のノ−ドＮ４に転送する。そして第１のラッチ回路に保持したデ−タに基づいて、第１のデ−タ、第２のデ−タ、第３のデ−タ、第４のデ−タのうち少なくとも１つでも消去不十分の場合にはノ−ドＮ４を消去不十分レベルに、第１のデ−タ、第２のデ−タ、第３のデ−タ、第４のデ−タが共に消去十分の場合にはノ−ドＮ４を消去十分レベルに調整する。その後、ノ−ドＮ４のデ−タを第１のラッチ回路に保持する。
【０１３３】
（７）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
デ−タ回路は複数のラッチ回路を含み、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路内の第１のラッチ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行い、第２のデ−タが読み出された信号線の電位を、デ−タ回路内の第２のラッチ回路に保持することを特徴とする。例えば図２３、図２４であればよい。図２３、図２４中、スイッチ回路があってもよいしなくても良い。スイッチ回路がない場合にはビット線と信号線は同電位になる。スイッチ回路がある場合でも、信号線の電位を調整する際にスイッチ回路を導通状態にしてもよい。
【０１３４】
（８）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
デ−タ回路は複数のラッチ回路を含み、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路内の第１のラッチ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行い、第２のデ−タが読み出された信号線の電位を、デ−タ回路内の第２のラッチ回路に保持し、
かつ前記複数のメモリセルグル−プ中には、他のメモリセルグル−プ中のメモリセルと互いにワ−ド線が異なり、かつ同じビット線に接続するメモリセルを含むことを特徴とする。
【０１３５】
従って、例えば、図２４のようであればよい。もちろん、図２４でスイッチ回路がなくてもよい。また、例えば、図１５のＢｉｔｌｉｎｅＥに接続する第１のブロックのベリファイリ−ドを行い、読み出された第１のデ−タを図１５の第１のラッチ回路に保持する。その後、ＢｉｔｌｉｎｅＥに接続し第１のブロックと異なるワ−ド線に接続する、第２のブロックのベリファイリ−ドを行い、読み出された第２のデ−タを図１５の第２のラッチ回路に保持する。そして第１のラッチ回路に保持した第１のデ−タと、第２のラッチ回路に保持した第２のデ−タをＩＯ線を通じて出力する。
【０１３６】
（９）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
デ−タ回路は複数のラッチ回路を含み、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路内の第１のラッチ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行い、第２のデ−タが読み出された信号線の電位を、デ−タ回路内の第２のラッチ回路に保持し、
かつ前記複数のメモリセルグル−プ中には、他のメモリセルグル−プ中のメモリセルとワ−ド線を共有し、かつ異なるビット線に接続するメモリセルを含むことを特徴とする。
【０１３７】
従って、例えば、図２３のようであればよい。もちろん、図２３でスイッチ回路がなくてもよい。また例えば、図１５のＢｉｔｌｉｎｅＥに接続する第１のブロックのベリファイリ−ドを行い、読み出された第１のデ−タを図１５の第１のラッチ回路に保持する。その後、ＢｉｔｌｉｎｅＯに接続し第１のブロックとワ−ド線を共有する、第２のブロックのベリファイリ−ドを行い、読み出された第２のデ−タを図１５の第２のラッチ回路に保持する。そして第１のラッチ回路に保持した第１のデ−タと、第２のラッチ回路に保持した第２のデ−タをＩ／Ｏ線を通じて出力する。
【０１３８】
（１０）  電気的に書き換え可能な所定数のメモリセルから構成され、消去に際してほぼ同時に選択されるメモリセルグル−プを含むメモリセルアレイと、
前記メモリセルとデ−タの授受を行うビット線と、
メモリセルの消去後の状態をセンスしその情報を保持するデ−タ回路と、
前記ビット線と電気的に接続可能な信号線（ノ−ド）と
を備える不揮発性半導体記憶装置において、
デ−タ回路は複数のラッチ回路を含み、
前記デ−タ回路は前記信号線の電位をセンスすることでメモリセルの状態を読み出し、
複数のメモリセルグル−プをほぼ同時に消去した後、消去が十分に行われたかを調べるベリファイリ−ドの際に、
第１のメモリセルグル−プのベリファイリ−ドを行い、信号線に読み出された第１のデ−タをデ−タ回路内の第１のラッチ回路に保持し、
第２のメモリセルグル−プのベリファイリ−ドを行い、第２のデ−タが読み出された信号線の電位を、デ−タ回路内の第２のラッチ回路に保持し、
第ｍ（ｍは２以上の自然数）のメモリセルグル−プのベリファイリ−ドを行い、第ｍのデ−タが読み出された信号線の電位を、デ−タ回路内の第ｍのラッチ回路に保持することを特徴とする。
【０１３９】
（１１）  それぞれの前記デ−タ回路は、消去したすべてのメモリセルが充分に消去されていることを一括して検知する一括検知回路を有することを特徴とする。この一括検知回路は例えば図１５のトランジスタＱＮＬ９であればよい。
【０１４０】
（１２）  また前記メモリセルグル−プは例えば図３６のようなブロック構成であればよい。
【０１４１】
［実施例４］
上記実施例では、多値ＮＡＮＤ型ＥＥＰＲＯＭを例にとって説明を行ったが、本発明が適用できるのはこれに限らない。つまり、２値フラッシュメモリも、多値フラッシュメモリとほぼ同様に消去を行うので、本発明は無論２値フラッシュメモリにも適用できる。
【０１４２】
ここでは、２ビット線を１つのデ−タ回路で共有する図２８のようなオ−プンビット線方式のセルアレイを例にとり説明する。なお、読み出し、書き込み動作の詳細は、公知例  Ｔ．Ｔａｎａｋａ  ｅｔ．ａｌ．；ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  ｖｏｌ．２９，Ｎｏ．１１，ｐｐ．１３６６−１３７３，Ｎｏｖｅｍｂｅｒ  １９９４  に記されている。
【０１４３】
以下では、図２８のＣＧ１からＣＧ８で選択されるブロックが消去された後のベリファイリ−ドを図２９のタイミング図を用いて説明する。
【０１４４】
ベリファイリ−ドは、まず、第１のブロックの偶数ペ−ジ（例えば図２８のビット線ＢＬａｉに接続するメモリセル）について行いラッチ回路に読み出しデ−タを保持する。次に奇数ペ−ジ（例えば図２８のビット線ＢＬａｉ＋１に接続するメモリセル）について行いラッチ回路に読み出しデ−タを保持する。
【０１４５】
まず、ビット線ＢＬａｉを１．８Ｖに、ＢＬｂｉを１．５Ｖにプリチャ−ジした後に、時刻ｔ１ｙに選択ゲ−ト線ＳＧ１、ＳＧ２をＶｃｃ、ワ−ド線ＣＧ１〜ＣＧ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線はダミ−ビット線電位１．５Ｖよりも低くなり、消去不十分の場合には１．８Ｖを保つ。時刻ｔ２ｙにφ１がＶｃｃになり、ビット線およびダミ−ビット線の電位がデ−タ回路内に転送される。その後、φａが“Ｈｉｇｈ”になることにより、デ−タが転送され、センスされる。このように偶数ペ−ジのデ−タはラッチ回路に保持される。
【０１４６】
偶数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するためにビット線ＢＬａｉ＋１、ＢＬｂｉ＋１は０Ｖに保たれる。以上のベリファイリ−ドの結果、消去不十分の場合にはノ−ドＮ１は“Ｈｉｇｈ゛、消去十分の場合にはノ−ドＮ１は“Ｌｏｗ”になる。
【０１４７】
続いて、奇数ペ−ジ（例えば図２８のビット線ＢＬａｉ＋１に接続するメモリセル）についてベリファイリ−ドを行う。ビット線ＢＬａｉ＋１を１．８Ｖに、ダミ−ビット線ＢＬｂｉ＋１を１．５Ｖにプリチャ−ジした後に、時刻ｔ５ｙに選択ゲ−ト線ＳＧ１、ＳＧ２をＶｃｃ、ワ−ド線ＣＧ１〜ＣＧ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線はダミ−ビット線の電位１．５Ｖ以下になり、消去不十分の場合には１．８Ｖを保つ。時刻ｔ６ｙにφ２がＶｃｃになり、ビット線の電位がデ−タ回路内に転送される。その後、時刻ｔ  ７ｙにφＡＶが“Ｈｉｇｈ”になる。
【０１４８】
偶数ペ−ジを読み出した結果、消去十分の場合は、ノ−ドＮ１は“Ｌｏｗ”がラッチされているので、ｎチャネルトランジスタＱＮＳはオフし、ノ−ドＮ４の電位を変化しない。つまり、奇数ペ−ジが消去不十分ならばノ−ドＮ４は“Ｈｉｇｈ”、消去十分ならばノ−ドＮ４は“Ｌｏｗ”になる。
【０１４９】
一方、偶数ペ−ジを読み出した結果、消去不十分の場合は、ノ−ドＮ１は“Ｈｉｇｈ”がラッチされているので、ｎチャネルトランジスタＱＮＳはオンし、ノ−ドＮ４の電位は奇数ペ−ジのデ−タによらず“Ｈｉｇｈ”になる。
【０１５０】
その後、φａ、φｂが“Ｈｉｇｈ”になることにより、デ−タが転送されセンスされる。奇数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するために、ビット線Ｂｌａｉ、Ｂｌｂ２は０Ｖに保たれる。
【０１５１】
以上のベリファイリ−ド動作の結果、偶数ペ−ジと奇数ペ−ジのうち、１つでも消去不十分のセルがあると、Ｎ１は“Ｈｉｇｈ”になる。偶数ペ−ジと奇数ペ−ジが共に消去十分の場合に限り、Ｎ１は“Ｌｏｗ”になる。
【０１５２】
消去終了の検出はラッチ回路のデ−タを図２９のようにＩＯＡ、ＩＯＢに出力する他に、例えば図２８のように消去終了一括検知トランジスタＱＮＮを用いて一括検知してもよい。上記のように偶数ペ−ジ及び奇数ペ−ジのデ−タ又は実施例２のように第１のブロックから第ｎのブロックまでのデ−タを第１のラッチ回路に読み出した後に、まず、ＶＲＴを例えばＶｃｃにプリチャ−ジする。
【０１５３】
消去が不十分なメモリセルが存在するカラムでは、ノ−ドＮ１は“Ｈｉｇｈ”になり、ｎチャネルＭＯＳトランジスタＱＮＮがオンしＶＲＴはプリチャ−ジ電位から低下する。選択したすべてのメモリセルが十分に消去される場合に限り、すべてのカラムでノ−ドＮ１は“Ｌｏｗ”になる。その結果、全てのデ−タ回路内のｎチャネルＭＯＳトランジスタＱＮＮがオフになるので、ＶＲＴはプリチャ−ジ電位を保ち、消去終了が検知される。
【０１５４】
また、本発明が適用できるのは、図３のＮＡＮＤ型ＥＥＰＲＯＭのみならず、図１９のようなＮＯＲ型Ｆｌａｓｈメモリ−、図１８のようなＡＮＤ型（Ｋ．Ｋｕｍｅ  ｅｔ  ａｌ．；ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，Ｄｅｃ．１９９２，ｐｐ．９９１−９９３）  や、図１７のようなＤＩＮＯＲ型（Ｓ．Ｋｏｂａｙａｓｈｉ  ｅｔａｌ．；ＩＳＳＣＣ  Ｔｅｃｈ．Ｄｉｇ．，１９９５，ｐｐ．１２２）    、図１６のような仮想グランドアレイ型（Ｒ．Ｃｅｍｅａ  ｅｔ    ａｌ．；ＩＳＳＣＣ  Ｔｅｃｈ．Ｄｉｇ．，１９９５，ｐｐ．１２６）    でもよい。また、マスクＲＯＭでももちろん良い。
【０１５５】
また、本発明が適用できるのは、３値メモリセルあるいは４値メモリセルに限らず、もちろん５値メモリセルあるいは８値メモリセル或いは１６値メモリセルなどでも有効である。
【０１５６】
［実施例５］
更に本発明は図３０のようなセンスアンプでも適用可能である。書き込み、読み出し方法は  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  ｖｏｌ．３０，ｎｏ．１１，ｐｐ．１１５７−１１６４，Ｎｏｖｅｍｂｅｒ  １９９５  に詳細が記されている。消去ベリファイリ−ドのタイミング図は図３１である。
【０１５７】
ベリファイリ−ドは、まず、偶数ペ−ジ（例えば図３０のビット線ＢＬａｉに接続するメモリセル）について行い、ラッチ回路に読み出しデ−タを保持する。次に奇数ペ−ジ（例えば図３０のビット線ＢＬａｉ＋１に接続するメモリセル）について行い、ラッチ回路に読み出しデ−タを保持する。
【０１５８】
まず、Ｒｅｓｅｔを“Ｈｉｇｈ”にすることによりノ−ドＮ１を“Ｌｏｗ”に、ノ−ドＮ２を“Ｈｉｇｈ”に設定する。続いてビット線ＢＬａｉを２Ｖにプリチャ−ジした後に、時刻ｔ１ｓに選択ゲ−ト線ＳＧ１、ＳＧ２をＶｃｃ、ワ−ド線ＣＧ１〜ＣＧ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には２Ｖを保つ。時刻ｔ２Ｓにφ１がＶｃｃになり、ビット線およびダミ−ビット線の電位がデ−タ回路内に転送される。その後、Ｒｅａｄが“Ｈｉｇｈ”になることによりセンスされる。
【０１５９】
つまり、消去不十分の場合には、ｎチャネルトランジスタＱ  ｒｅａｄ  はオンしてノ−ドＮ２は“Ｌｏｗ”、ノ−ドＮ１は“Ｈｉｇｈ”になる。消去十分の場合にはｎチャネルトランジスタＱ  ｒｅａｄ  はオフしてノ−ドＮ２は“Ｈｉｇｈ”を保たれる。このように偶数ペ−ジのデ−タはラッチ回路に保持される。偶数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するためにビット線ＢＬａｉ＋１は０Ｖに保たれる。
【０１６０】
続いて、奇数ペ−ジ（例えば図３０のビット線ＢＬａｉ＋１に接続するメモリセル）についてベリファイリ−ドを行う。ビット線ＢＬａｉ＋１を２Ｖにプリチャ−ジした後に、時刻ｔ５ｓに選択ゲ−ト線ＳＧ１、ＳＧ２をＶｃｃ、ワ−ド線ＣＧ１〜ＣＧ８は０Ｖにすると、メモリセルが消去十分の場合には、ビット線は０Ｖになり、消去不十分の場合には２Ｖを保つ。時刻ｔ６ｓにφ２がＶｃｃになり、ビット線の電位がデ−タ回路内に転送される。その後、Ｒｅａｄが“Ｈｉｇｈ”になることによりセンスされる。
【０１６１】
つまり、消去不十分の場合には、ｎチャネルトランジスタＱ  ｒｅａｄ  はオンしてノ−ドＮ２は“Ｌｏｗ”、ノ一ドＮ１は“Ｈｉｇｈ”になる。消去十分の場合には、ｎチャネルトランジスタＱ  ｒｅａｄ  はオフしてノ−ドＮ２は“Ｈｉｇｈ”に保たれる。奇数ペ−ジの読み出し中は、ビット線間容量結合ノイズを低減するために、ビット線ＢＬａｉは０Ｖに保たれる。
【０１６２】
以上のベリファイリ−ド動作の結果、偶数ペ−ジと奇数ペ−ジのうち、１つでも消去不十分のセルがあると、Ｎ１は“Ｈｉｇｈ”、Ｎ２は“Ｌｏｗ”になる。偶数ペ−ジと奇数ペ−ジが共に消去十分の場合に限り、Ｎ１は“Ｌｏｗ”、Ｎ２は“Ｈｉｇｈ”になる。
【０１６３】
消去終了の検出はラッチ回路のデ−タをＩ／Ｏ線に出力する他に、例えば図３０のように消去終了一括検知トランジスタＱＳＮを用いて一括検知してもよい。上記のように偶数ペ−ジ及び奇数ペ−ジのデ−タを第１のラッチ回路に読み出した後に、まずＶＲＴを例えばＶｃｃにプリチャ−ジする。消去が不十分なメモリセルが存在するカラムではノ−ドＮ１は“Ｈｉｇｈ”になり、ｎチャネルＭＯＳトランジスタＱＳＮがオンしＶＲＴはプリチャ−ジ電位から低下する。選択したすべてのメモリセルが十分に消去される場合に限り、すべてのカラムでノ−ドＮ１は“Ｌｏｗ”になる。その結果、全てのデ−タ回路内のｎチャネルＭＯＳトランジスタＱＳＮがオフになるので、ＶＲＴはプリチャ−ジ電位を保ち、消去終了が検知される。
【０１６４】
【発明の効果】
以上、説明したように、本発明の不揮発性半導体記憶装置によれば、次のような効果を奏する。
【０１６５】
すなわち、複数のビット線で１つのセンスアンプを共有するメモリセルアレイにおいて、消去時に複数のビット線に接続するメモリセルはほぼ同時に消去が行われ、消去後、それぞれのビット線に接続するメモリセルに対して消去ベリファイリ−ドを行うが、この消去ベリファイリ−ドの時間を大幅に短縮することができる。また、多値メモリについて、周辺回路の面積増加を防ぐため、複数のビット線で１個のデ−タ回路を共有する場合においても、消去ベリファイリ−ドの時間を長くすることがない。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる半導体記憶装置を示すブロック図。
【図２】カラム系回路の構成の一例を示す図。
【図３】ＮＡＮＤセルの構成を示す図。
【図４】ロウデコ−ダの構成の一例を示す図。
【図５】ロウデコ−ダの構成の一例を示す図。
【図６】デ−タの読み出し動作を示す波形図。
【図７】デ−タの書き込み動作を示す波形図。
【図８】デ−タの消去動作を示す波形図。
【図９】消去ベリファイリ−ド動作を示す波形図。
【図１０】消去ベリファイリ−ド動作を示すフロ−チャ−ト。
【図１１】消去ベリファイリ−ド動作を示すフロ−チャ−ト。
【図１２】消去ベリファイリ−ド動作を示すフロ−チャ−ト。
【図１３】消去ベリファイリ−ド動作を示す波形図。
【図１４】消去ベリファイリ−ド動作を示すフロ−チャ−ト。
【図１５】カラム系回路の構成の一例を示す図。
【図１６】グランドアレイ型セルの構成を示す図。
【図１７】ＤＩＮＯＲセルの構成を示す図。
【図１８】ＡＮＤセルの構成を示す図。
【図１９】ＮＯＲセルの構成を示す図。
【図２０】本発明の第１の構成を示す図。
【図２１】本発明の第２の構成を示す図。
【図２２】本発明の第３の構成を示す図。
【図２３】本発明の第４の構成を示す図。
【図２４】本発明の第５の構成を示す図。
【図２５】カラム系回路の構成の一例を示す図。
【図２６】本発明の第６の構成を示す図。
【図２７】本発明の第７の構成を示す図。
【図２８】カラム系回路の構成の一例を示す図。
【図２９】消去ベリファイリ−ド動作を示す波形図。
【図３０】カラム系回路の構成の一例を示す図。
【図３１】消去ベリファイリ−ド動作を示す波形図。
【図３２】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイの１単位を示す図。
【図３３】図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。
【図３４】図３２のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。
【図３５】図３２のデバイスの等価回路を示す図。
【図３６】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイの等価回路を示す図。
【符号の説明】
１                  ：半導体記憶装置（チップ）、
２                  ：メモリセルアレイ、
３                  ：ロウデコ−ダ、
４                  ：センスアンプ兼ラッチ回路、
５                  ：ワ−ド／ビット線制御信号発生回路、
６                  ：ウエル電位制御回路、
７                  ：アドレスバッファ、
８                  ：Ｉ／Ｏバッファ、
９                  ：コマンドバッファ、
１０                  ：カラムデコ−ダ、
１１                  ：ｐ型シリコン基板、
１２                  ：フィ−ルド酸化膜、
１３                  ：ゲ−ト酸化膜、
１４                  ：浮遊ゲ−ト電極、
１５                  ：絶縁膜、
１６                  ：制御ゲ−ト電極、
１７                  ：層間絶縁膜、
１８                  ：ビット線、
１９                  ：ｎ型拡散層、
２０                  ：ソ−ス線、
２１                  ：基準電位配線、
２２                  ：プリチャ−ジ回路、
Ｉ１〜Ｉ５          ：インバ−タ、
ＱＰ１〜ＱＰ３      ：ＰチャネルＭＯＳトランジスタ、
ＱＮＬ１〜ＱＮＬ６  ：ＮチャネルＭＯＳトランジスタ、
ＱＮＨ１〜ＱＮＨ６  ：ＮチャネルＭＯＳトランジスタ、
Ｇ１                ：ＮＡＮＤ回路、
ＢＬ                ：ビット線、
Ｍ１〜Ｍ８          ：メモリセル、
Ｓ１，Ｓ２          ：選択ゲ−トトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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