(57)【特許請求の範囲】
【請求項１】
それぞれがＡＴＭセルの交換を行う複数の基本スイッチモジュール（１０）と、
該複数の基本スイッチモジュール間で前記ＡＴＭセルの交換を行うためこれら基本スイッチモジュール間を、それぞれ複数の入力ライン（４１）および複数の出力ライン（３１）からなるバスであって各該基本スイッチモジュールに対応する入力バス（４０）および出力バス（３０）を介して、接続する単一の接続スイッチモジュール（２０）と、からなるＡＴＭスイッチ装置において、
各前記出力バスをなす前記複数の出力ラインを、複数の出力ライン束（３２）に分割して該複数の出力ラインの本数より少ない個数のグループに分けると共に、各該グループ内の複数の出力ポート（３６）のうちのいずれかの出力ポートを選択して前記ＡＴＭセルを割り振るセル分配手段（３５）を、各前記グループ毎に設けることを特徴とするＡＴＭスイッチ装置。
【請求項２】
前記セル分配手段（３５）は、各前記グループ内の複数の前記出力ポート（３６）のうち空きの出力ポートを選択して前記ＡＴＭセルを割り振る請求項１に記載のＡＴＭスイッチ装置。
【請求項３】
前記接続スイッチモジュール（２０）は、各々が、２以上の前記入力ライン（４１）に接続する複数のスイッチ入力ポート（４４）と２以上の前記出力ライン（３１）に接続する複数のスイッチ出力ポート（３９）とを備える共用バッファ（２４）をマトリクス状に複数配列してなり、各該複数のスイッチ出力ポートによって各前記グループを形成する請求項１に記載のＡＴＭスイッチ装置。
【請求項４】
各前記共用バッファ（２４）は、先入れ先出し制御で各前記ＡＴＭセルを保持し、前記複数のスイッチ入力ポート（４４）に複数のＡＴＭセルが競合して入力されたときは、若番の該スイッチ入力ポートから古番のスイッチ入力ポートへの順に、これらスイッチ入力ポートに入力されたＡＴＭセルを順次取り出して、若番の前記スイッチ出力ポート（３９）から古番のスイッチ出力ポートへ順次分配する請求項３に記載のＡＴＭスイッチ装置。
【請求項５】
複数の前記入力バス（４０）をなす前記入力ライン（４１）を複数の入力ライン束（４２）に予め分割し、各該入力ライン束からの前記ＡＴＭセル群を入力として、多重化された該ＡＴＭセルを対応する各前記スイッチ入力ポート（４４）にそれぞれ入力する複数のセル多重部（６５）を設け、
各前記スイッチ出力ポート（３９）より出力される前記の多重化されたＡＴＭセルを分離して、対応する各前記出力ライン束（３２）内の前記出力ラインにそれぞれ出力する複数のセル分離部（６６）によって前記セル分配手段（３５）を形成する請求項３に記載のＡＴＭスイッチ装置。
【請求項６】
前記セル分配手段（３５）は、各前記グループ内の複数の出力ポート（３６）よりそれぞれ出力される各前記ＡＴＭセルのデータ列中に、同時にかつ一定の周期で特定セルを挿入する位相設定部（７１）を有し、各前記基本スイッチモジュール（１０）側において各該特定セルの出現位相を一致させて各該データ列の読出しを行う請求項１に記載のＡＴＭスイッチ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＡＴＭスイッチ装置に関する。
近年、マルチメディア化と共に広帯域ＩＳＤＮ（Ｂ−ＩＳＤＮ）が急速に普及しつつある。この広帯域ＩＳＤＮを実現するにあたって、ＡＴＭ（非同期転送モード）セルのルーティングを行うＡＴＭスイッチはその根幹技術となる。本発明はこのＡＴＭスイッチの改良について述べる。
【０００２】
１つの交換局舎内において、広帯域ＩＳＤＮがある一都市との間でのみ展開されるときは、当該都市専属に割り当てられたスイッチモジュールを、その交換局舎内に設立すればよい。同様に、広帯域ＩＳＤＮが他のある一都市との間でのみ展開されるときは、当該都市専属に割り当てられたスイッチモジュールを、その交換局舎内に設立すればよい。
【０００３】
しかし広帯域ＩＳＤＮのサービスエリアが拡大すると、上記スイッチモジュールを相互に独立して運用するのは不利であり、何らかの手段を用いて、上記交換局舎内における複数の上記スイッチモジュール相互間を接続して運用する必要がある。複数の上記スイッチモジュールをそれぞれ基本スイッチモジュールと称するとすれば、上記の手段として、接続スイッチモジュールと称すべきものが必要となる。ただし、これら基本スイッチモジュールと接続スイッチモジュールとの間には、ＡＴＭセルを転送するための入力バスおよび出力バスが布線される。
【０００４】
【従来の技術】
上記の複数の基本スイッチモジュールと、入力および出力バスと、接続スイッチモジュールとからなるＡＴＭスイッチ装置は、一旦交換局舎内に設立された後は、その規模を自由に拡大することは困難である。
そこで、上記基本スイッチモジュールが後に増設されたとき、その増設に柔軟に対応できる構成を備えた接続スイッチモジュールの出現が要請される。
【０００５】
これまでのスイッチ技術をもとに、上記の要請を満足させるとすれば、最も単純にはＮ×Ｎスイッチ構成で接続スイッチモジュールを実現すればよい。ここに、Ｎ×Ｎスイッチ構成とは、Ｎ本の入力ラインと、これに交差するＮ本の出力ラインとをマトリクス状に配置して、これら入出力ラインの各交点にバッファ（ＡＴＭセルを一旦保持するバッファメモリ）を設ける構成のことを意味し、上記ＮはＮ＝ｋ×Ｍであって、Ｍは前述した入力バスおよび出力バスをそれぞれ構成する入力ラインおよび出力ラインの各本数であり、ｋは上記の基本モジュールの総台数である。そして、このｋとしては将来の増設を想定した最大の数に定められる。
【０００６】
【発明が解決しようとする課題】
ところが上記の手法で接続スイッチモジュールを構成したとすると、上記バッファの量、すなわち所要ハードウェア規模は膨大なものとなり実用にはならない、という問題がある。
したがって本発明は上記問題点に鑑み、将来の増設を想定した最大数の基本モジュールを接続スイッチモジュールが収容するに際し、ＡＴＭセルを一旦保持するためのバッファの総容量を減らすことができ、したがって小さいハードウェア規模で実現可能なＡＴＭスイッチ装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
図１は本発明の原理構成を示すブロック図である。本図において、参照番号１０はそれぞれ基本スイッチモジュールを表し、各基本スイッチモジュール１０はＡＴＭセルの交換を行う。
参照番号２０は、単一の接続スイッチモジュールであり、３０は出力バス、４０は入力バスである。接続スイッチモジュール２０は、接続スイッチ２１をその中心に有していて、複数の基本スイッチモジュール１０間でＡＴＭセルの交換を行うため、これら基本スイッチモジュール１０間を、入力バス４０および出力バス３０を介して、接続する。出力バス３０は複数の出力ライン３１からなり、入力バス４０は複数の入力ライン４１からなる。なお、インタフェース２２は、光／電変換や、ＳＤＨフレームからのセルの抽出等を行う。
【０００８】
ここで各出力バス３０をなす複数の出力ライン３１を、予め複数の出力ライン束３２に分割しておく。例えば出力バス３０がＭ（Ｍは例えばＭ＝８等の自然数）本の出力ライン３１からなるとき、ｍ（Ｍ＞ｍ）本ずつの出力ライン３１を束ねて、Ｍ／ｍの出力ライン束３２に分割しておく。図１ではｍ＝４の例を示しているが、ｍ＝２でも構わない。ｍ＝４のときは、図示のように２つの出力ライン束３２に分割される。かくして、２つの（あるいは４つの）出力ライン束３２に、出力ライン３１がグルーピングされる。
【０００９】
本発明は、上記のようにグルーピングされた複数の出力ライン束３２の各々に対してさらにセル分配手段３５を設ける。なお、図では理解し易いように、各セル分配手段３５を、接続スイッチ２１の出力側に配列して描いているが、その配置は接続スイッチ２１の内部でも構わない（後述）。各セル分配手段３５は、各グループ内に複数の出力ポート３６のうちのいずれかの出力ポートを選択して、接続スイッチ２１から出力されるＡＴＭセルを割り振る。
【００１０】
【作用】
図１の構成を参照すると、グルーピングされた１つの出力ライン束３２について見たとき、もしセル分配手段３５がないとすれば、接続スイッチ２１から４つの出力ポート３６（３６−１，３６−２，３６−３，３６−４）にそれぞれルーティング（方路決め）された４つのＡＴＭセルは、それぞれ固定的に割り付けられた４つの出力ライン３１（３１−１，３１−２，３１−３，３１−４）に出るルートしかない。
【００１１】
ここで例えば第１の出力ポート（３６−１）に出力されるべきＡＴＭセルが４つあったとする。この場合１つのＡＴＭセルの転送時間をＴとすると、４つ分の転送が完了するのに４Ｔ時間がかかる。
このとき、仮に同一グルーピング内の他の３つの第２〜第４出力ポート（３６−２〜３６−４）が空きＡＴＭセル（有効データを含まないダミーセル）を流していたとすると、セル分配手段３５は、これら第２〜第４出力ポートを一時的に借りて、これら出力ポートと共に上記４つのＡＴＭセルを転送するようにする。このとき、４つ分の転送が完了する時間はＴである。したがって、このとき接続スイッチモジュール２０の処理速度は、見かけ上、４倍（＝４Ｔ／Ｔ）になる。
【００１２】
処理速度が４倍になれば、接続スイッチ２１内の各バッファの容量は単純に１／４に減らせることになる。ここに接続スイッチモジュール２０のハードウェア規模を小さくすることが可能となる。
上記の例で、第２〜第４出力ポート（３６−２〜３６−４）が必ず空きＡＴＭセルを流しているとは限らないが、逆に、これら第２〜第４出力ポートの全てが常に、有効データを含むＡＴＭセルを流しているとは限らない。したがって、１つのグループ内で、トラフィックが混んでる出力ポートの負荷を他の出力ポートに分散できる確率は高く、仮に他の１つの出力ポートと共に並列転送できれば、上記の転送時間は単純に１／２となり、接続スイッチモジュール２０の見かけ上の処理速度は２倍になる。かくしてバッファ量の削減が可能となり、ハードウェア規模を縮小できる。
【００１３】
【実施例】
図２は本発明によるグルーピングを図解的に表す図である。本図は図１に示す接続スイッチモジュール２０内の特に接続スイッチ２１の部分を抽出して描いている。接続スイッチ２１のスイッチ入力側は、図１に示す各入力バス４０に接続しており、またそのスイッチ出力側は、図１に示す各出力バス３０に接続している。この接続スイッチ２１に入り、所定の出方路に出力される各ＡＴＭセルは、図中ＡＴＣで示される。
【００１４】
また図示の例では４０本の入方路４３（＃１，＃２，＃３…＃４０）と、４０本の出方路３３（＃１，＃２，＃３…＃４０）とを示している。４０（＝８×５）本としたのは、出力バス３０および入力バス４０がそれぞれ８（Ｍ＝８）本の出力ライン３１および入力ライン４１からなり、かつ、基本スイッチモジュール１０が５台（１０＃１，１０＃２…１０＃５）設置されている場合を例にとっているからである。
【００１５】
既に述べたように本発明は、ＡＴＭスイッチにおけるバッファ容量の削減ということに主眼をおいているが、そのバッファは図２において参照番号２３で示されている。これらバッファ２３の各出力はそれぞれ対応する出力ポート３６に向けて、一旦保持したＡＴＭセルＡＴＣを送出するが、その際、分割された出力ライン束３２（図１）に対応したグルーピングがなされる。図中、一点鎖線ＧＲはそのグルーピングされたグループを表している。図１の例では４本の出力ライン３１を１つの出力ライン束３２にグルーピングしていたが、図２では簡単のために、２本の出力ライン３１を１つの出力ライン束３２にグルーピングした例を示す。したがって、図２では、＃１と＃２の出力ポート３６のグループと、＃３と＃４の出力ポート３６のグループと、＃５と＃６の出力ポート３６のグループと、＃７と＃８の出力ポート３６のグループが、図１に示す基本スイッチモジュールの１０のうちの１番目のモジュール（１０＃１）に、対応する出力バス３０を通して接続する。同様に、＃３３と＃３４の出力ポート３６のグループと、＃３５と＃３６の出力ポート３６のグループと、＃３７と＃３８の出力ポート３６のグループと、図示する＃３９と＃４０の出力ポート３６のグループが、図１に示す基本スイッチモジュールの１０のうちの５番目のモジュール（１０＃５）に、対応する出力バス３０を通して接続する。なお、＃３〜＃３８に対応する部は図示を省略している。
【００１６】
図２に図解したようにまずグルーピングを行っておく。そうすると、例えばスイッチ入力側の入方路４３＃１から入力されたＡＴＭセルＡＴＣは、従来であれば、どのようにトラフィックが混んできても、すなわち、対応するバッファ２３が満杯になってきても、常に、固定的に割り当てられた出方路３３＃１につながる出力ポート３６より基本スイッチモジュール１０＃１に転送されるが、本発明によれば、出方路３３＃１を含んでグルーピングされる他の出方路、すなわち出方路３３＃２に分散して転送するようにする。この結果、接続スイッチ２１内の見かけ上の処理速度は単純に２倍となる。したがって、所要バッファ容量は半減する。また、接続スイッチ２１内でのＡＴＭセルＡＴＣの滞留時間も同様に半減し、転送発信者から着信者までの転送遅延も半減する。
【００１７】
図３は本発明に係るセル分配手段の一実現例を示す図である。ただし、図２において、点線Ｑで囲んだ部分内のみを代表して示す。他の同様の部分も、図３と同じよう構成される。
セル分配手段３５は、特に、２×２スイッチ３７およびセレクタ３８▲１▼、３８▲２▼によって実現される。
【００１８】
バッファ２３▲１▼には、本来、出方路３３＃３９につながる出力ポ−ト３６＃３９に出力すべきＡＴＭセルを順次格納し、バッファ２３▲２▼も、本来、出方路３３＃４０につながる出力ポ−ト３６＃４０に出力すべきＡＴＭセルを順次格納する。
通常、これらバッファ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ  Ｍｅｍｏｒｙからなる）には、バッファ内に収容したセル量を監視する手段が付帯しており、この監視手段により上記の２×２スイッチ３７を制御する。バッファ２３▲１▼内のセル収容量が増大すると、２×２スイッチ３７は図中のルート▲２▼’を選択し、ＡＴＭセルを出力ポート３６＃４０側へ分配する。同様に、バッファ２３▲２▼内のセル収容量が増大すると、２×２スイッチ３７は図中のルート▲１▼’を選択し、ＡＴＭセルを出力ポート３６＃３９側へ分配する。
【００１９】
セレクタ３８▲１▼および３８▲２▼は、バッファ２３▲１▼および２３▲２▼から２×２スイッチ３７を経由して送られて来るＡＴＭセルを、それぞれの上流側から流れてくるＡＴＭセルのうちの空きセルのところを見つけて挿入する。
図４は図３に示すセレクタ３８の機能を説明するための図である。図４の左側には、簡単のための３段分のスイッチ部＃１，＃２，および＃３（入方路の４３＃１，４３＃２，および４３＃３に対応）を示す。なお、ここに言うスイッチ部とは、図３に示す１組のバッファ（２３▲１▼および２３▲２▼）、２×２スイッチ３７およびセレクタ（３８▲１▼または３８▲２▼）を指称するものとする。
【００２０】
図４の左側のラインＬを上流から出力ポート３６へ向って流れるセル列は、図４の右側に、“セル列”として示され、経時的に時刻ｔ１，ｔ２およびｔ３の各々におけるセル列が表されている。
各セル列のすぐ下側に示す“Ｈ”および“Ｌ”の波形は、識別フラグの変化を示す。“Ｈ”は有効セル、“Ｌ”は無効セルであることを示す。有効セル（“Ｈ”）とは、有効データを収容するＡＴＭセルのことであり、廃棄もしくは他のデータで上書きすることは許されない。一方、無効セル（“Ｌ”）とは、無効データを収容するＡＴＭセル、すなわちダミーセルのことである。この無効セル（“Ｌ”）が本発明において有効に活用される。各セレクタ３８で、上流から流れてくる各ＡＴＭセルのヘッダを監視し、そのヘッダ内の一部に無効セル（“Ｌ”）を表示するフラグが立っているのを見つけると同時に、当該ＡＴＭセル（ダミーセル）の上から、今出力することを欲するＡＴＭセル（有効セル）を、そのセレクタ３８より挿入する。この結果、時刻ｔ３では、ラインＬ上を流れるセル列は＃１，＃１…＃２，＃１，＃３，＃２…の如くなる。＃１は上記スイッチ部＃１で出力ポート（出力ハイウェイ）３６に読み出されるＡＴＭセル（有効セル）である。同様に、＃２および＃３は、上記スイッチ部＃２および＃３で出力ポート３６に読み出されるＡＴＭセル（有効セル）である。
【００２１】
図５は本発明を適用するに好ましい接続スイッチの構成を示す図である。概括的に表現すれば、接続スイッチモジュール２０は、各々が、２以上の入力ライン４１に接続する複数のスイッチ入力ポート４４と２以上の出力ライン３１に接続する複数のスイッチ出力ポート３９とを備える共用バッファをマトリクス状に複数配列してなり、各該複数のスイッチ出力ポートによって各前記グループを形成する。
【００２２】
かくの如く、セル分配手段３５は、各グループ内の複数の出力ポート３６のうち空きの出力ポートを選択してＡＴＭセルを割り振るように動作する。
図２に示したバッファ２３の構成は、同図に示すとおり、各入方路４３について、各グループＧＲ内の２系統に対し２つのバッファ２３を設けている。これでは本発明の意図するバッファ量の削減は望めない。そこで、図５に示すように、共用バッファ２４を導入する。なお、図５は簡単化のため、８×８スイッチ構成のＡＴＭスイッチモジュールを例示しており、この８×８スイッチは、共用バッファ型の２×２スイッチをマトリクスの各クロスポイントに配置することにより、構成される。
【００２３】
すなわち、図５によれば、２本の入力ライン（４１）に接続する２つのスイッチ入力ポート４４と２本の出力ライン（３１）に接続する２つのスイッチ出力ポート３９とを備える共用バッファ２４を、マトリクス状に配列する。この場合、図５の下側に示すスイッチ出力ポート３９の＃１，＃２と、＃３，＃４と、＃５，＃６と、＃７，＃８と、がそれぞれ前述のグルーピングの対象となる。つまり、例えば出力ポート３９の＃１，＃２について見ると、＃１が空きポートならば＃２に流れるセルをこの＃１側にも分配する。またこの逆も成り立つ。
【００２４】
一般的に表現すると、Ｓ×Ｓスイッチ構成の共用バッファ２４をマトリクス配置する場合、（Ｍ／Ｓ）２  個の共用バッファ２４が必要である。ここに、Ｓは各共用バッファ２４の入力および出力ポートの数（図５の例ではＳ＝２）、Ｍは入方路の入力ラインおよび出方路の出力ラインのそれぞれの総本数（図５の例ではＭ＝８）である。
【００２５】
図５において、各共用バッファ２４は、先入れ先出し（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）制御で各ＡＴＭセルを保持もするが、前記複数のスイッチ入力ポート４４に複数のＡＴＭセルが競合して入力されたときは、若番のスイッチ入力ポートから古番のスイッチ入力ポートへ順に、これらスイッチ入力ポート４４に入力されたＡＴＭセルを順次取り出して、若番のスイッチ出力ポート３９から古番のスイッチ出力ポートへ順次分配するようにしなければならない。なぜなら、１つ１つの共用バッファ２４において、複数のスイッチ入力ポート４４に入力された複数のＡＴＭセルを、順序を定めずランダムにスイッチ出力ポート３９に割り振ったとすると、当該共用バッファ２４に先着のＡＴＭセルが、この共用バッファ２４に後から到着したＡＴＭセルに追い越されて先に交換され、出力ポートに先に分配されてしまう、という事態が生じ得るからである。この場合、図４に示したセル列の流れの順序が逆転してしまい、受信側ではこれら逆転したＡＴＭセルのデータに関し、その順序を入れ替えて復調しない限り無意味なデータとなってしまう。
【００２６】
図６は図５に示す共用バッファの詳細例を示す図であり、図５に示す２×２スイッチ構成の多数の共用バッファ２４のうち、代表例としてブロック内に２４と記したブロックに相当する共用バッファについて示している。したがって、その２つのスイッチ入力ポート４４は、入方路４３の＃３および＃４に接続し、またその２つのスイッチ出力ポート３９は、出力ポート３６の＃５および＃６に接続している。
【００２７】
さらにまた、図６に示す共用バッファ２４にはその中にセル分配手段３５も内蔵している。なお、図６において、既に述べた構成要素と同様の構成要素には同一の参照番号または記号を付して示す。
ラインＬ’上を転送される各ＡＴＭセルのヘッダを監視して、どの出力ポートが指定されているか、出力ポート判定部５３にて判定する。出力ポート＃５または＃６が指定されていれば、これらを多重部５１を介して取り込み、バッファメモリ２３に書き込む。その書込アドレスは書込制御部５４より与えられる。書込制御部５４はバッファメモリ２３内の空き領域を順次選んで、その書込アドレスとする。
【００２８】
一方、バッファメモリ２３から読み出すＡＴＭセルのアドレスは、＃５ポインタバッファ５５または＃６ポインタバッファ５７で示されるアドレス情報によって指示される。これらバッファ５５および５７は、前述した書込アドレスを系統別（＃５系または＃６系）にストアしている。読出制御部５６および５８は、そのバッファ５５および５７内のアドレス情報をもとに、多重部５９を介して、バッファメモリ２３をアクセスする。バッファメモリ２３より読み出されたＡＴＭセルは分離部５２を介してセレクタ（ＳＥＬ）３８▲１▼または３８▲２▼に与えられる。
【００２９】
なお、読み出したＡＴＭセルがストアされていた領域は今空き領域となっているから、この情報を空き領域ポインタバッファ６１に保持する。
読出制御部５６および５８は、図３に原理的に示した２×２スイッチ３７の機能を果たし、またポインタバッファ５５および５７はその図３の説明で述べたセル量の監視手段に相当する。ラインＬの＃５および＃６はグルーピングされており、＃５向けのＡＴＭセルが多数、バッファメモリ２３内に格納されているときは、当該ＡＴＭセルを＃６側のセレクタ３８▲２▼へ分配する。逆に、＃６向けのＡＴＭセルが多数、バッファメモリ２３内に、格納されているときは、当該ＡＴＭセルを＃５側のセレクタ３８▲１▼へ分配する。
【００３０】
図７はセル分配手段の他の実現例を示す図である。このセル分配手法は、概括的に言えば、複数の入力バス４０をなす入力ライン４１を複数の入力ライン束４２に予め分割し、各該入力ライン束４２からのＡＴＭセル群を入力として、多重化された該ＡＴＭセルを対応する各スイッチ入力ポート４４にそれぞれ入力する複数のセル多重部６５を設ける。そして、各スイッチ出力ポート３９より出力される、多重化されたＡＴＭセルを分離して、対応する各出力ライン束３２内の出力ライン３１にそれぞれ出力する複数のセル分離部６６によって、セル分配手段３５を形成する。
【００３１】
各グループに対応するセル分離部６６は、例えばｍ本の出力ラインを１つにグルーピングし、ＡＴＭセルの流れを各分離部６６内で分配する。
この場合、接続スイッチ２１はＬ×Ｌスイッチ構成になる。スイッチ入力側の入力ライン総数およびスイッチ出力側の出力ライン総数をそれぞれｋ×Ｍとすると、ＬはＬ＝ｋ×Ｍ／ｍとなる。Ｍやｍは図１に示したものであり、ｋは基本スイッチモジュール１０の台数である。
【００３２】
したがってこの図７の構成によれば、バッファの総数を１／ｍに減らすことができる。図５の共用バッファを採用すればさらに減少する。
上記のように本発明は、所定本数の出力ライン３１をグルーピングして複数のグループにまとめ、同一グループ内の出力ポートにＡＴＭセルを分配することにより、接続モジュール２０の見かけ上の処理速度を増大させ、もってバッファのハードウェア量を減らすものである。
【００３３】
しかしながら上記のグルーピングにより不都合な問題が生じ得る。それは、同一グループ内における出力ライン相互間の伝送遅延である。同一グループ内の各出力ラインは全て同一ライン長である、という保証があれば、そのような伝送遅延は生じない。しかしながら、例えば保守等に起因してケーブルの切断、引きまわし、再接続等があり、全ての出力ラインが常に同一ライン長となることを保証し得なくなることがあり、この結果、ＡＴＭセルの伝送時間のバラツキを生じ、最悪は先着のＡＴＭセルが後行のＡＴＭセルによって追い越されて相手加入者に至る、ということもあり得る。
【００３４】
このような不都合を解消するため、何らかのタイミング整合手段を設けるのが望ましい。具体的には、セル分配手段３５は、各グループ内の複数の出力ポート３６よりそれぞれ出力される各ＡＴＭセルのデータ列中に同時にかつ一定の周期で特定セルＣＴを挿入する位相設定部７１を有し、各基本スイッチモジュール１０側において各該特定セルの出現位相を一致させて各該データ列の読出しを行うようにすればよい。
【００３５】
図８は上記の位相設定部の一実施例を示す図であり、一例として、インタフェース２２（図１）内に形成した場合を示す。図中の参照番号７１がその位相設定部であり、例えば、特定セルパターンジェネレータ７２と、バッファ７３と、セレクタ７４とから構成される。バッファ７３には通常のＡＴＭセルのデータ列が順次入力され、所定のタイミングで基本スイッチモジュール１０側に伝送されるがこのとき、各ＡＴＭセルのデータ列中に、制御回路７５の制御のもとで、同時にかつ一定の同期で特定セルＣＴを挿入する。つまり、特定セルパターンジェネレータ７２からの特定セルを、一定間隔で、セレクタ７４内における図中上側点線のルートに切り替える。これにより、図中ハッチングを付したＣＴは、タイムマーカーとして機能する。
【００３６】
一方、基本スイッチモジュール１０側で、その特定セルの出現位相を相互に一致させるようにして、各データ列の読出しを行えば、上記の伝送時間のバラツキという問題を解消することができる。
図９は基本スイッチモジュール１０側での位相整合手段を示す図である。図８のインタフェース２２側から出力された、特定セル（ＣＴ）入りのデータ列は、まず特定セル判別回路８１（例えばデコーダよりなる）に入力され、ここで特定セルＣＴを見出すと、これをバッファ８２内の所定のアドレス位置（＃Ｚとする）に書き込む。そして、その特定セルの直後のＡＴＭセルをバッファ８２内のアドレス位置（＃Ｚ＋Ｐ）に書き込む。そのまた後のＡＴＭセルをアドレス位置（＃Ｚ＋２Ｐ）に書き込む。以下、同様である。ただし、Ｐは１つのＡＴＭセルのビット数に相当する。
【００３７】
このように書き込んだ後、バッファ読出制御回路８３の制御のもとで、各バッファ８２に対し同一アドレスから順次アクセスし、ＡＴＭセルの読み出しを行えば、読出されたＡＴＭセル相互間には位相ずれを全く生じない。なお、この読出しでは特定セルを読出し対象から外す。
図９では、位相整合手段を、拡張入力インタフェース１３内に形成している例を示すが、このインタフェース１３の位置付けは図１０で明らかにする。
【００３８】
図１０は図１における基本スイッチモジュール１０を詳しく示す図である。本図において既述の拡張入力インタフェース１３からの入力データ列は、セレクタ１２を介してＭ×Ｍスイッチ構成の基本スイッチ１１に接続される。また、ディストリビュータ１４からの入力データ列もセレクタ１２を介して基本スイッチ１１に印加される。これら基本スイッチ１１およびディストリビュータ１４はインタフェース１５を介して遠方の交換局舎に接続する。
【００３９】
ディストリビュータ１４は遠方の交換局舎からの入力データ列をセレクタ１２側およびインタフェース２２側に分配する。その入力データ列が、他の基本スイッチモジュール１０との間で交換する必要のないものであれば、セレクタ１２をディストリビュータ１４側に切り替え、スイッチ１１で交換した後折り返す。基本スイッチモジュール１０間で交換すべきデータ列に対しては、セレクタ１２は入力バス３０側に切り替わる。あるいは、別方法として、基本スイッチモジュール１０のみで使用する場合は、セレクタ１２をディストリビュータ１４側に設定し、接続スイッチモジュールと接続して使用する場合は、セレクタ１２を、入力バス３０側に設定する方法がある。
【００４０】
図１１は本発明による第１の効果を数値例で表すグラフ、図１２は本発明による第２の効果を数値列で表すグラフである。図１１は、本発明によりバッファ２３の容量が大幅に減少せしめられる、という第１の効果を表すグラフである。また図１２は、本発明によってバッファ２３内の処理遅延を減少できる、という第２の効果を表すグラフである。
【００４１】
図１１のグラフは、横軸にセルの量を単位として表したバッファ長を、縦軸にセルの損失率をそれぞれとって示す。例えば、グルーピング制御なしのときは各バッファ２３のバッファ長を９５セル分（９５×５３×８ビット分）とらないと、１０−１１  というセル損失率を維持できなかったのが、本発明のグルーピング制御により、同一条件下でそのバッファ長を２５セル分に減らせる。その低減比は１／４に及ぶ。なお、このグラフは図５のスイッチを用い、トラフィック率が９０％、グルーピング数が２の場合を想定したときのシミュレーションである。グルーピング数が２とは、２本分を１グループにすること、つまり図２の例に相当する。
【００４２】
図１２のグラフは、横軸にトラフィック率を、縦軸にセル遅延量（各バッファ内に滞留するセルの個数）をそれぞれとって示す。例えば、トラフィック率が９０％の場合、グルーピング制御なしのときには平均して１９セル分が常にバッファ内に滞留していたのに、本発明のグルーピング制御により、同一条件下でその滞留セルの個数を９個に減らせる。その低減比は１／２に及ぶ。なお、このグラフは図５のスイッチを用い、グルーピング数が２の場合を想定したときのシミュレーションである。
【００４３】
【発明の効果】
以上説明したように本発明によれば、接続スイッチモジュールのハードウェア量を大規模化することなく、将来における基本スイッチモジュールの増設に柔軟に対応できる。
【図面の簡単な説明】
【図１】本発明に係るＡＴＭスイッチ装置の原理構成を示すブロック図である。
【図２】本発明によるグルーピングを図解的に表す図である。
【図３】本発明に係るセル分配手段の一実施例を示す図である。
【図４】図３に示すセレクタ３８の機能を説明するための図である。
【図５】本発明を適用するに好ましい接続スイッチ構成を示す図である。
【図６】図５に示す共用バッファ２４の詳細例を示す図である。
【図７】セル分配手段の他の実現例を示す図である。
【図８】位相設定部の一実施例を示す図である。
【図９】基本スイッチモジュール側での位相整合手段を示す図である。
【図１０】図１における基本スイッチモジュールを詳しく示す図である。
【図１１】本発明による第１の効果を数値例で表すグラフである。
【図１２】本発明による第２の効果を数値例で表すグラフである。
【符号の説明】
１０…基本スイッチモジュール
２０…接続スイッチモジュール
２１…接続スイッチ
２２…インタフェース
２３…バッファ
２４…共用バッファ
３０…出力バス
３１…出力ライン
３２…出力ライン束
３３…出方路
３５…セル分配手段
３６…出力ポート
３７…２×２スイッチ
３８…セレクタ
３９…スイッチ出力ポート
４０…入力バス
４１…入力ライン
４２…入力ライン束
４３…入方路
４４…スイッチ入力ポート
６５…セル多重部
６６…セル分離部
７１…位相設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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