(57)【特許請求の範囲】
【請求項１】
伝送ケーブルにより接続された複数の制御装置間で前記伝送ケーブルを介して送受信される信号の健全性を判定するマトリクス試験装置であって、前記複数の制御装置間の信号伝達に関する模擬データを保存する模擬データ保存手段と、前記模擬データ保存手段に保存された模擬データを読み出し、この模擬データを送信側の模擬データとして前記複数の制御装置において送信側に設定された制御装置および前記伝送ケーブルを介して受信側に設定された制御装置へ受け渡す送信手段と、前記受信側制御装置に受け渡された受信側模擬データを受信する受信手段と、この受信手段により受信された受信側模擬データと前記保存手段により保存された前記受信側模擬データに対応する送信側模擬データとが一致しているか否かを順次自動的に比較する比較手段と比較結果を自動的に表示する表示手段とを備える判定手段と、前記比較手段の比較処理に基づいて定まる受信側模擬データと対応する送信側模擬データとの間の不一致の数をカウントし、このカウント値が前記規定値に達した際に前記送信手段および前記受信手段に対して異常発生信号を送信する異常発生信号送信手段とを備えるとともに、前記送信手段および前記受信手段は前記異常発生信号送信手段から送られた異常発生信号に応じて送信側模擬データ送信処理および受信側模擬データ受信処理をそれぞれ中断し、前記制御装置相互間の接続関係を修復した後、送信側模擬データ送信処理および受信側模擬データ受信処理を再開させる構成にしたことを特徴とするマトリクス試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発電所等のプラントに用いられたディジタル制御装置間の信号受渡の健全性を確認するマトリクス試験装置に係わり、特に、上記健全性確認試験を自動的に行なうマトリクス試験装置に関する。
【０００２】
【従来の技術】
最近の発電所等の各種プラントでは、プラントの多数の設備機器それぞれに対してＯＮ／ＯＦＦ制御等の各種制御を実行するために、ディジタル型の制御装置を複数個接続して構成されたディジタル制御システムが構築されており、各ディジタル制御装置間でデータを取り合う（受け渡す）ことにより、複数の制御装置に跨がった複雑かつ多彩な制御を行なうことが可能になっている。
【０００３】
また、各ディジタル制御装置間のデータの受渡（送受信）に係わる伝送システムには、各ディジタル制御装置間でリンクされる入出力点（ポート）が多数あるため、中継間隔や損失等も考慮した結果、その多数の入出力点に係わるデータの送受信を光ファイバを用いた光多重伝送システムにより多重的に行なっている。
【０００４】
上述したように、各種プラントに構築されたディジタル制御システムの複数のディジタル制御装置間においては、光多重伝送システムを用いて多数の入出力点間でデータを多重的に受渡ているため、制御装置間で受け渡される信号も増大している。したがって、各制御装置の入出力ポート間で健全にデータが受け渡されているかどうかを確認するために、従来では、上記データの受渡の健全性を確認する試験（マトリクス試験）を行なっている。
【０００５】
ここで、２つの制御装置間の信号受渡に関する従来のマトリクス試験装置を図５を用いて説明する。
【０００６】
図５において、試験される制御装置１ａおよび１ｂの各入出力点は、光多重伝送可能な光ケーブル２を介して接続されており、各制御装置１ａおよび１ｂは、制御コントローラ基板（ＣＰＵ基板）３ａおよび３ｂと、信号受渡用（電気信号／光信号変換用）インタフェース基板（ＣＯＭ基板）４ａおよび４ｂとを有する制御ユニット５ａおよび５ｂを備えている。
【０００７】
マトリクス試験を開始する際に、第１の作業員ＯＰ１は、試験用支援ツールであるロジックローダ７ａを一方の制御装置１ａのＣＰＵ基板４ａの特定の出力点（試験出力点）にインタフェースケーブル８ａを介して接続する。また、第２の作業員ＯＰ２は、ロジックローダ７ｂを他方の制御装置１ｂのＣＰＵ基板３ｂの対応する出力点にインタフェースケーブル８ｂを介して接続する。
【０００８】
そして、第１の作業員ＯＰ１は、特定の出力点のＯＮ状態を模擬するために、ロジックローダ７ａを操作してＯＮ信号を設定入力する。この設定入力されたＯＮ信号は、インタフェースケーブル８ａを経由して制御ユニット５ａの試験出力点に電気信号として出力される。
【０００９】
制御ユニット６ａのＣＰＵ基板３ａの試験出力点を介して受けとられた信号は、ＣＯＭ基板４ａに送られて光信号に変換される。変換された光信号は、ＣＯＭ基板４ａから出力され光ケーブル２を経由して制御ユニット５ｂのＣＯＭ基板４ｂに伝達される。ＣＯＭ基板４ｂに伝達された光信号は、ＣＯＭ基板４ｂを介して電気信号に変換されてＣＰＵ基板３ｂの上記試験出力点に対応する入力点に送られる。
【００１０】
第２の作業員ＯＰ２は、ＣＰＵ基板３ｂの対応入力点に正常に電気信号が送信されると、ロジックローダ７ｂを操作してＣＰＵ基板３ｂの対応入力点に伝達された電気信号を取り込み、この取り込まれた電気信号の内容が健全であること、すなわちＯＮ状態であることを確認する。
【００１１】
次に第１の作業員ＯＰ１は、試験出力点のＯＦＦ状態を模擬するために、ロジックローダ７ａを操作してＯＦＦ信号を設定入力し、以下、上述した動作処理と略同等の動作処理が行なわれて第２の作業員ＯＰ２によりＯＦＦ状態が模擬されたことが確認される。
【００１２】
以上の動作処理により、一方の制御装置１ａの試験出力点から信号を送信し、他方の制御装置１ｂの対応する入力点で信号を受信した際の信号伝達の健全性が確認される。以下、一方の制御装置１ａの他の全ての出力点に関して上述した動作処理を繰り返し行なうことにより、一方の制御装置１ａの信号送信および他方の制御装置１ｂの信号受信に関する信号伝達の健全性が確認される。
【００１３】
さらに、同様の方法で他方の制御装置１ｂ側から全ての出力点を介して順次ＯＮ／ＯＦＦ信号を送信し、一方の制御装置１ａ側の全ての入力点で受信することにより、他方の制御装置１ｂの信号送信および一方の制御装置１ａの信号受信に関する信号伝達の健全性が確認される。この結果、制御装置１ａおよび１ｂ間相互の信号伝達の健全性に関するマトリクス試験が終了する。
【００１４】
【発明が解決しようとする課題】
上述したように、従来のマトリクス試験においては、作業員のロジックローダ操作によるＯＮ／ＯＦＦ信号模擬により送信側の制御装置へＯＮ／ＯＦＦ信号を設定入力し、受信側の制御装置において作業員のロジックローダ操作により受信された信号が上記ＯＮ／ＯＦＦ信号に一致していることを確認している。
【００１５】
すなわち、従来のマトリクス試験では、送信側の信号模擬の入力操作および受信側の受信信号の確認操作は全て作業員が手作業で行なっているため、試験時間が増大し、試験に係わる人的コストも増大していた。また、ロジックローダと制御装置のＣＰＵ基板とを接続する通信ケーブル（インタフェースケーブル）を多数必要とするため、部品コスト増を招くとともに、接続に係わる手間が増大していた。
【００１６】
さらに、従来のマトリクス試験においては、健全性を確認する試験点数、すなわち入出力点数が数千点〜数万点にも及ぶことが知られており、そのような多大な試験点数に係わる多くの模擬信号送信入力作業および模擬信号受信作業を作業員が行なっているため、入力ミスや操作ミス等の人的エラー（ヒューマンエラー）が発生して正確な試験が行なわれないという危険性も生じていた。
【００１７】
本発明は、上述した事情に鑑みてなされたもので、複数の制御装置間の信号受渡に関する健全性を確認するマトリクス試験を、余分な通信ケーブルおよび作業員の作業を必要とすることなく自動的かつ迅速に行うマトリクス試験装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上述した課題を解決するために、本発明の第１の面に係わるマトリクス試験装置は、伝送ケーブルにより接続された複数の制御装置間で前記伝送ケーブルを介して送受信される信号の健全性を判定するマトリクス試験装置であって、前記複数の制御装置間の信号伝達に関する模擬データを保存する模擬データ保存手段と、前記模擬データ保存手段に保存された模擬データを読み出し、この模擬データを送信側の模擬データとして前記複数の制御装置において送信側に設定された制御装置および前記伝送ケーブルを介して受信側に設定された制御装置へ受け渡す送信手段と、前記受信側制御装置に受け渡された受信側模擬データを受信する受信手段と、この受信手段により受信された受信側模擬データと前記保存手段により保存された前記受信側模擬データに対応する送信側模擬データとが一致しているか否かを順次自動的に比較する比較手段と比較結果を自動的に表示する表示手段とを備える判定手段と、前記比較手段の比較処理に基づいて定まる受信側模擬データと対応する送信側模擬データとの間の不一致の数をカウントし、このカウント値が前記規定値に達した際に前記送信手段および前記受信手段に対して異常発生信号を送信する異常発生信号送信手段とを備えるとともに、前記送信手段および前記受信手段は前記異常発生信号送信手段から送られた異常発生信号に応じて送信側模擬データ送信処理および受信側模擬データ受信処理をそれぞれ中断し、前記制御装置相互間の接続関係を修復した後、送信側模擬データ送信処理および受信側模擬データ受信処理を再開させる構成にしたものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って以下に説明する。
【００２６】
（第１の実施の形態）
本発明の自動マトリクス試験装置に係わる第１の実施の形態を図１〜図２に示す。
【００２７】
図１〜図２によれば、本実施形態のマトリクス試験装置１０ａ、１０ｂは、２つの制御装置１ａおよび１ｂにそれぞれ接続されており、外部の出力模擬データ作成装置１１により作成されて出力された模擬データに基づいて、制御装置１ａおよび１ｂ間の信号受渡に関する試験を行なうようになっている。なお、制御装置１ａおよび１ｂの構成（光ケーブル２を介した接続関係も含む）は、図５に示した従来の制御装置の構成と略同等であるため、同一の符号を付してその説明は省略する。
【００２８】
出力模擬データ作成装置１１は、コンピュータ（ＣＰＵ）を有する演算処理回路およびメモリ回路等から構成され、予め入力された試験対象となる制御装置１ａおよび１ｂのＣＰＵ基板３ａおよび３ｂの全ての入出力点に対応する送受信データに基づいて制御装置１ａおよび１ｂの各入出力点に対応するディジタル型の模擬データを作成し、マトリクス試験装置１０ａおよび１０ｂにそれぞれ出力するようになっている。また、出力模擬データ作成装置１１は、出力模擬データの個数および許容される伝達誤差率に基づいて送受信データ受渡の健全性に関する規定値（閾値、以下、健全性規定値と呼ぶ）を作成してマトリクス試験装置１０ａおよび１０ｂにそれぞれ出力するようになっている。
【００２９】
マトリクス試験装置１０ａおよび１０ｂは、試験対象となる制御装置１ａおよび１ｂのＣＰＵ基板３ａおよび３ｂの全ての入出力点に接続されたインタフェースケーブル１２ａおよび１２ｂに接続されたＩ／Ｏポートを有するインタフェース部１３ａおよび１３ｂと、出力模擬データ作成装置１１により作成された出力模擬データを保存する出力模擬データ保存部１４ａおよび１４ｂとを備えている。
【００３０】
マトリクス試験装置１０ａおよび１０ｂは、送信側に設定されている際に、出力模擬データ保存部１４ａおよび１４ｂに保存された全ての出力点に対応する模擬データを順次読み出し、インタフェース部１３ａおよび１３ｂの対応するＩ／Ｏポートを介して制御装置１ａおよび１ｂのＣＰＵ基板３ａおよび３ｂに順次出力するとともに、受信側に設定されている際において、送信側のマトリクス試験装置１０ｂおよび１０ａのインタフェース部１４ｂおよび１４ａのＩ／Ｏポートを介して入力された送信側模擬データを順次受信処理して入力データ保存部１５ａおよび１５ｂに順次保存するデータ処理部１６ａおよび１６ｂとを備えている。
【００３１】
また、マトリクス試験装置１０ａおよび１０ｂは、常に時刻を検出しており、検出された時刻が予め設定された試験開始時刻に到達した際にデータ処理部１６ａおよび１６ｂに対し、送信側設定時においてはデータ送信処理タイミングを知らせるパルス信号を出力し、以下所定のインターバルでパルス信号を順次出力することにより送信側のデータ処理タイミングを時刻により管理する時刻管理部１７ａおよび１７ｂを備えている。さらに、この時刻管理部１７ａおよび１７ｂは、受信側設定時においては、試験開始時刻から予め設定された制御装置３ａおよび３ｂ間の最大伝送遅延時間ｔｄ（ｍａｘ）経過した後にデータ受信処理タイミングを知らせるパルス信号を出力し、以下所定のインターバルでパルス信号を順次出力することにより受信側のデータ処理タイミングを時刻により管理するように構成されている。なお、時刻管理部１７ａおよび１７ｂ間においては予め時刻合わせが行なわれており、その精度は、最大伝送遅延時間ｔｄ（ｍａｘ）に対して十分小さい範囲に抑えられている。例えば、最大伝送遅延時間ｔｄ（ｍａｘ）が１００ｍｓの場合、その１／１００の精度で管理するものとして時刻管理部１７ａおよび１７ｂ間の誤差は１ｍｓ以内となっている。
【００３２】
また、上記インターバル時間は、最大伝送遅延時間ｔｄ（ｍａｘ）に対し十分余裕を持った値に設定されており、例えば２倍の余裕を持たせると、インターバル時間は２００ｍｓ以上に設定される。
【００３３】
そして、マトリクス試験装置１０ａおよび１０ｂは、出力模擬データ作成装置１１から出力された模擬データを保存するとともに、入力データ保存部１５ａおよび１５ｂに保存された模擬データ、すなわち制御装置３ａおよび３ｂ間でデータ受渡が行なわれた後の模擬データ（受渡後模擬データ、受信側模擬データ）と出力模擬データ作成装置１１から送られた模擬データ、すなわち制御装置３ａおよび３ｂ間でのデータ受渡が無い生の模擬データ（設定模擬データ、送信側模擬データ）とが一致しているか否かを判定する試験データ判定部２０ａおよび２０ｂと、この試験データ判定部２０ａおよび２０ｂから出力された判定結果を表すデータ（例えば“良”、“不良”を表す文字コードデータ）を入力してディスプレイ等を介して文字として表示するデータ表示部２１ａおよび２１ｂと、試験データ判定部２０ａおよび２０ｂから出力された判定結果が“不良”となる判定結果データを異常発生信号として入力してその回数を初期値０から＋１アップカウントし、このカウント値が出力模擬データ作成装置１１から出力された健全性規定値に到達した際に“異常”を表す警告情報として、例えばデータ表示部２１ａおよび２１ｂを介して文字表示するか、あるいは警音として音声出力する試験進行管理部２２ａおよび２２ｂとを備えている。
【００３４】
なお、上述したマトリクス試験装置１０ａおよび１０ｂの各機能ブロックは、演算処理回路（ＣＰＵ）、メモリ、Ｉ／Ｏインタフェースユニットおよびディスプレイ等から構成されたプログラムドロジックシステム回路（コンピュータシステム回路）を用いて具体化されるか、あるいは各機能ブロックを個々に電子回路で構成し、この各電子回路をワイヤで接続して構成されたハードワイヤードロジック回路を用いて具体化される。
【００３５】
次に本構成のマトリクス試験装置１０ａおよび１０ｂの全体動作について図２を用いて説明する。
【００３６】
制御装置３ａの入出力点からデータを送信した際の制御装置３ａおよび３ｂ間のデータ受渡の健全性確認試験を行なう際において、準備作業として、出力模擬データ作成装置１１に対して制御装置１ａおよび１ｂ間の送受信データを入力する。この結果、出力模擬データ作成装置１１の処理により模擬データおよび健全性規定値が作成され、この内、模擬データはマトリクス試験装置１０ａおよび１０ｂの出力模擬データ保存部１４ａおよび１４ｂと試験データ判定部２０ａおよび２０ｂにそれぞれ保存され、健全性規定値は試験進行管理部２２ａおよび２２ｂにそれぞれ保存される。そして、時刻管理部１７ａおよび１７ｂに対して最大伝送遅延時間ｔｄ（ｍａｘ）を入力して上述した時刻合わせを行なった後、マトリクス試験装置１０ａおよび１０ｂをそれぞれ制御装置１ａおよび１ｂにインタフェースケーブル１２ａおよび１２ｂを介して接続し、試験準備作業を終了する。
【００３７】
試験準備作業が終了して時刻管理部１６ａにより検出される時刻ｔが予め設定された試験開始時刻ｔｓ  に達すると、図２に示すように、試験ステップ１として時刻管理部１７ａから送信側処理タイミングを表すパルス信号Ｐ１ａがデータ処理部１６ａに送られる。データ処理部１６ａでは、送られたパルス信号Ｐ１ａに応じて出力模擬データ保存部１４ａに保存された第１の試験出力点に対応する例えば３ビットの設定模擬データＤ１  （００１；第０ビット“１”、第１ビット“０”、第２ビット“０”）が読み出され、インタフェース部１３ａの対応するＩ／Ｏポートを介して制御装置１ａのＣＰＵ基板３ａに出力される。
【００３８】
制御装置１ａのＣＰＵ基板３ａの第１の試験出力点を介して受けとられた信号は、ＣＯＭ基板４ａに送られて光信号に変換された後、光ケーブル２を経由して制御装置１ｂのＣＯＭ基板４ｂに送られる。そして、ＣＯＭ基板４ｂからＣＰＵ基板３ｂの上記第１の試験出力点に対応する第１の試験入力点に送られて、その第１の試験入力点に対応するインタフェース部１４ｂおよび１４ａのＩ／Ｏポートに受信される（なお、制御装置３ａおよび３ｂ間の実際の伝送遅延時間をｔｄ  とする）。
【００３９】
一方、試験開始時刻ｔｓ  から最大遅延時間ｔｄ（ｍａｘ）経過すると、図２に示すように、時刻管理部１７ｂから受信側処理タイミングを表すパルス信号Ｐ１ｂがデータ処理部１６ｂに送られる。データ処理部１６ｂでは、送られたパルス信号Ｐ１ｂに応じてインタフェース部１４ｂのＩ／Ｏポートを介して入力された送信側模擬データＤ１  （００１）が受信処理され、受渡後模擬データＤ１’として入力データ保存部１５ｂに保存される。
【００４０】
このとき、試験データ判定部２０ｂにおいては、制御装置３ａから光ケーブル２を介して制御装置３ｂに伝達されて入力データ保存部１５ｂに保存された第１の試験入力点に関する受渡後模擬データＤ１’と、出力模擬データ作成装置１１から送られた第１の試験出力点に関する設定模擬データＤ１  とが一致しているか否か、すなわち、制御回路３ａおよび３ｂ間の対応する第１の入出力点に関するデータ受渡が健全か否かが自動的に判定される。
【００４１】
今、制御装置３ａおよび３ｂ間の対応する第１の入出力点に関するデータ受渡が健全な場合（図２中、正常時として示す）においては、受渡後模擬データＤ１’は設定模擬データＤ１  と一致、すなわち、受渡後模擬データＤ１’の第０ビット“１”、第１ビット“０”、第２ビット“０”となっている。したがって、試験データ判定部２０ｂから判定結果“良”を表す判定結果データがデータ表示部２１ｂに送られてそのデータ表示部２１ｂを介して“良”という文字として自動的に表示される。
【００４２】
続いて、試験開始時刻ｔｓ  からインターバル時間ｔｉ  経過後に試験ステップ２として時刻管理部１７ａから送信側パルス信号Ｐ２ａがデータ処理部１６ａに送られて上述した送信処理およびパルス信号Ｐ２ａの立上がりからｔｄ（ｍａｘ）経過した後で受信側パルス信号Ｐ２ｂがデータ処理部１６ｂに送られて上述した受信処理が行なわれることにより、試験データ判定部２０ｂを介して第２の試験出力点に関する設定模擬データＤ２  と受渡模擬データＤ２’とが一致しているか否かが自動的に判定される。そして、一致していた場合には、試験データ判定部２０ｂを介して判定結果“良”が自動的に表示される。以下、インターバル時間ｔｉ  毎に上述した処理が順次行なわれ、第３の試験出力点に関する設定模擬データＤ３  と受渡模擬データＤ３’、第４の試験出力点に関する設定模擬データＤ４  と受渡模擬データＤ４’、・・・とが一致しているか否か（データ受渡が健全か否か）が順次自動的に判定され、その結果が表示される。
【００４３】
また、例えば試験データ判定部２０ｂによる第２の試験出力点に関する設定模擬データＤ２  と受渡模擬データＤ２’とが一致しているか否かの判定の結果、一致していないと判定された場合｛例えばＤ２  ＝（０１０）、Ｄ２’＝（０００）；図２中異常時として示す｝には、試験データ判定部２０ｂから判定結果“不良”を表す判定結果データがデータ表示部２１ｂに送られて自動的に表示され、また、試験進行管理部２２ｂのカウント値が「０」から＋１アップカウントされる。
【００４４】
そして、上述したインターバル時間ｔｉ  毎の設定模擬データＤ３  、Ｄ４  、・・・と受渡模擬データＤ３’、Ｄ４’、・・・とが一致しているか否かの判定結果において、複数が一致せずに試験進行管理部２２ｂのカウント値がその都度インクリメントされ、ついには健全性規定値に到達した場合には、例えば“異常”を表す警告情報（警告文字）がデータ表示部２１ｂを介して表示される。
【００４５】
以上述べたように本構成によれば、制御装置１ａを送信側とした際の制御装置１ａおよび１ｂ間の全ての入出力点間の信号伝達健全性確認試験を試験開始時刻ｔｓ  に達した後のマトリクス装置１０ａおよび１０ｂの動作処理により自動的に実行し、その結果をデータ表示部２１ｂを介して文字として表示することができる。すなわち、複数の試験員を使って送信側の模擬信号の送信入力作業や受信側の模擬信号受信作業等を行なうことなく自動的に健全性確認試験を行なうことができ、しかも試験員はデータ表示部２１ｂの確認作業のみを行なえばよいため、健全性確認試験に関する人的コストを必要最小限度に抑制し、試験時間を飛躍的に低減させることができる。
【００４６】
また、ロジックローダと制御装置１ａおよび１ｂのＣＰＵ基板３ａおよび３ｂとを通信ケーブルを介して接続しながら試験を行なう必要が無くなるため、部品コストを低減し、かつ接続に係わる手間を減らすことができる。
【００４７】
さらに、本構成によれば、仮に入出力点数が数千点〜数万点に及ぶような場合でも、そのような多大な試験点数に係わる模擬信号送信入力作業や模擬信号受信作業を試験員が行なうことなく健全性確認試験を実行することができるため、入力ミスや操作ミス等のヒューマンエラーを起こすことなく正確な試験を行なうことができる。
【００４８】
そして、本構成によれば、制御装置１ａおよび１ｂ間の信号伝達が許容される伝達誤差率を越えて異常であることを警告表示（文字ｏｒ音声）により自動的に試験員に対して知らせることができる。この結果、マトリクス試験の信頼性を従来の試験に比べて大きく向上させることができる。
【００４９】
また、本構成によれば、制御装置１ａを送信側、制御装置１ｂを受信側とした場合の制御装置１ａおよび１ｂ間の信号伝達の健全性確認試験のみについて説明したが、その信号伝達健全性確認試験終了後、所定のインターバルを置いて制御装置１ｂを送信側、制御装置１ａを受信側とした場合の制御装置１ａおよび１ｂ間の信号伝達の健全性確認試験を行なうように構成してもよい。すなわち、所定のインターバル経過後、制御装置１ｂ側から全ての出力点を介して順次設定模擬データとして３ビットデータが自動的に送信され、その設定模擬データが制御装置１ａ側の全ての入力点で順次受信されて試験データ判定部２０ａにより上述したデータ判定処理が行なわれることにより、制御装置１ｂの信号送信および制御装置１ａの信号受信に関する信号伝達の健全性の試験結果がデータ表示部２１ａを介して順次表示される。この結果、制御装置１ａおよび１ｂ間相互の信号伝達の健全性に関するマトリクス試験を自動的に行なうことができ、上述した人的コストの低減や試験時間の短縮等の効果を得ることができる。
【００５０】
さらに、本構成では、制御装置１ａおよび１ｂ間の信号伝達の健全性に関する判定結果をデータ表示部２１ａ、２１ｂを介して表示したが、本発明はこれに限定されるものではなく、判定結果をまとめてメモリ回路等から構成された判定結果保存部に保存するように構成すれば、無人で健全性確認試験を行なうことができ、判定結果の確認は都合の良い時間あるいは日に行なうことが可能になる。このため、人的コストをさらに低減させることができ、かつ試験員の負担を軽減することができる。
【００５１】
（第２の実施の形態）
本発明のマトリクス試験装置に係わる第２の実施の形態を図３〜図４に示す。
【００５２】
図３〜図４によれば、本実施形態のマトリクス試験装置３０ａおよび３０ｂは、データ処理部１６ａおよび１６ｂのデータ送受信タイミングを管理する手段として、上記時刻管理部１７ａおよび１７ｂの代わりにタイミング管理部３１ａおよび３１ｂを備えている。このタイミング管理部３１ａおよび３１ｂは、試験開始時ｔ０  から常に一定の周期（インターバルｔｉ  ）でデータ処理部１６ａおよび１６ｂに対してパルス信号を送信し、データ処理部１６ａおよび１６ｂのデータ処理タイミングをこのパルス信号に同期させることにより、送信側および受信側のデータ処理タイミングを管理するように構成されている。なお、上記インターバル時間ｔｉ  は、最大伝送遅延時間ｔｄ（ｍａｘ）に対し十分余裕を持った値に設定されており、例えば２倍の余裕を持たせると、インターバル時間は２００ｍｓ以上に設定される。また、タイミング管理部３１ａおよび３１ｂ間は同期をとるために専用のケーブル３２を介して接続されている。
【００５３】
また、本実施形態の試験進行管理部３３ａおよび３３ｂは、試験データ判定部２０ａおよび２０ｂから出力された判定結果が“不良”となる判定結果データを異常発生信号として入力してその回数を初期値０から＋１アップカウントし、このカウント値が出力模擬データ作成装置１１から出力された健全性規定値に到達した際に“異常”が発生したことを表す異常発生信号をタイミング管理部３１ａおよび３１ｂを介して送信側のデータ処理部（タイミング処理部３１ａが受信側であれば、タイミング管理部３１ａ→送信側のデータ処理部１６ｂ、タイミング管理部３１ｂが受信側であれば、タイミング管理部３１ｂ→送信側のデータ処理部１６ａ）に送信する（打ち返す）ように構成されている。
【００５４】
そして、送信側に設定されたデータ処理部１６ａおよび１６ｂは、異常発生信号が送られると“不良”を表す文字コードデータを作成してデータ表示部２１ａおよび２１ｂを介して文字表示させるとともに、タイミング管理部３１ａおよび３１ｂからのパルス信号送信処理を停止させて健全性確認試験を中断させるようになっている。そして、必要に応じてタイミング管理部３１ａおよび３１ｂからのパルス信号送信処理を復帰させて再度設定模擬データ送信処理を開始するようになっている。なお、受信側に設定されたデータ処理部１６ａおよび１６ｂは、受信側の試験進行管理部３３ａおよび３３ｂから異常発生信号が出力されると、送信側と同様にタイミング管理部３１ａおよび３１ｂからのパルス信号送信処理を停止させて健全性確認試験を中断させ、必要に応じてタイミング管理部３１ａおよび３１ｂからのパルス信号送信処理を復帰させて再度受渡後模擬データ受信処理を開始するようになっている。
【００５５】
なお、その他の構成は、第１実施形態で説明したマトリクス試験装置１０ａおよび１０ｂの構成と同等であるため、同一の符号を付してその説明は省略する。
【００５６】
次に本構成のマトリクス試験装置３０ａおよび３０ｂの全体動作について図４を用いて説明する。
【００５７】
第１実施形態と同様に、健全性確認試験の準備作業として、模擬データをマトリクス試験装置１０ａおよび１０ｂの出力模擬データ保存部１４ａおよび１４ｂと試験データ判定部２０ａおよび２０ｂにそれぞれ保存し、健全性規定値を試験進行管理部２２ａおよび２２ｂにそれぞれ保存する。そして、タイミング管理部３１ａおよび３１ｂに対して最大伝送遅延時間ｔｄ（ｍａｘ）を入力して上述したインターバル時間ｔｉ  を設定し、タイミング管理部３１ａおよび３１ｂを専用のケーブル３２で接続した後で、マトリクス試験装置３０ａおよび３０ｂをそれぞれ制御装置１ａおよび１ｂにインタフェースケーブル１２ａおよび１２ｂを介して接続し、試験準備作業を終了する。
【００５８】
試験準備作業が終了してマトリクス試験装置３０ａおよび３０ｂが試験を開始すると、タイミング管理部１６ａおよび１６ｂにより、試験ステップ１として、図４に示すように、送受信処理タイミングを表すパルス信号Ｐ１  が互いに同期してデータ処理部１６ａおよび１６ｂにそれぞれ送られる。送信側のデータ処理部１６ａでは、送られたパルス信号Ｐ１  に応じて出力模擬データ保存部１４ａに保存された第１の試験出力点に対応する設定模擬データＤ１  （００１）が読み出され、インタフェース部１３ａの対応するＩ／Ｏポートを介して制御装置１ａのＣＰＵ基板３ａに出力される。
【００５９】
制御装置１ａのＣＰＵ基板３ａの第１の試験出力点を介して受けとられた信号は、ＣＯＭ基板４ａに送られて光信号に変換された後、光ケーブル２を経由して制御装置１ｂのＣＯＭ基板４ｂに送られる。そして、ＣＯＭ基板４ｂからＣＰＵ基板３ｂの上記第１の試験出力点に対応する第１の試験入力点に送られて、その第１の試験入力点に対応するインタフェース部１４ｂおよび１４ａのＩ／Ｏポートに受信される（なお、制御装置３ａおよび３ｂ間の実際の伝送遅延時間をｔｄ  とする）。
【００６０】
一方、タイミング管理部３１ｂから送られたパルス信号Ｐ１  に応じて、データ処理部１６ｂでは、インタフェース部１４ｂのＩ／Ｏポートを介して送信側処理からｔｄ  遅れて入力された送信側模擬データＤ１  （００１）が受信処理されて、受渡後模擬データＤ１’として入力データ保存部１５ｂに保存される。
【００６１】
このとき、試験データ判定部２０ｂにおいては、第１実施形態と同様に、第１の試験入力点に関する受渡後模擬データＤ１’と第１の試験出力点に関する設定模擬データＤ１  とが一致しているか否か、すなわち、制御回路３ａおよび３ｂ間の対応する第１の入出力点に関するデータ受渡が健全か否かが自動的に判定される。
【００６２】
上記判定の結果、制御装置３ａおよび３ｂ間の対応する第１の入出力点に関するデータ受渡が健全な場合（図４中、正常時として示す）においては、受渡後模擬データＤ１’は設定模擬データＤ１  と一致、すなわち、受渡後模擬データＤ１’の第０ビット“１”、第１ビット“０”、第２ビット“０”となっている。したがって、試験データ判定部２０ｂから判定結果“良”を表す判定結果データがデータ表示部２１ｂに送られてそのデータ表示部２１ｂを介して“良”という文字として自動的に表示される。
【００６３】
続いて、パルス信号Ｐ１  送信時からインターバル時間ｔｉ  経過後に試験ステップ２としてタイミング管理部３１ａおよび３１ｂからパルス信号Ｐ２  がデータ処理部１６ａおよび１６ｂに送られて上述した送信処理および受信処理が行なわれることにより、試験データ判定部２０ｂを介して第２の試験出力点に関する設定模擬データＤ２  と受渡模擬データＤ２’とが一致しているか否かが自動的に判定される。そして、一致していた場合には、試験データ判定部２０ｂを介して判定結果“良”が自動的に表示される。以下、インターバル時間ｔｉ  毎に上述した処理が順次行なわれ、第３の試験出力点に関する設定模擬データＤ３  と受渡模擬データＤ３’、第４の試験出力点に関する設定模擬データＤ４  と受渡模擬データＤ４’、・・・とが一致しているか否か（データ受渡が健全か否か）が順次自動的に判定され、その結果が表示される。
【００６４】
また、例えば試験データ判定部２０ｂによる第２の試験出力点に関する設定模擬データＤ２  と受渡模擬データＤ２’とが一致しているか否かの判定の結果、一致していないと判定された場合｛例えばＤ２  ＝（０１０）、Ｄ２’＝（０００）；図２中異常時として示す｝には、試験データ判定部２０ｂから判定結果“不良”を表す判定結果データがデータ表示部２１ｂに送られて自動的に表示され、また、試験進行管理部２２ｂのカウント値が「０」から＋１アップカウントされる。
【００６５】
そして、上述したインターバル時間ｔｉ  毎の設定模擬データＤ３  、Ｄ４  、・・・と受渡模擬データＤ３’、Ｄ４’、・・・とが一致しているか否かの判定結果において、複数が一致せずに試験進行管理部３３ｂのカウント値がその都度インクリメントされ、ついには健全性規定値に到達した場合に、本実施形態においては、“異常”が発生したことを表す異常発生信号がタイミング管理部３１ａおよび３１ｂを介して送信側データ処理部１６ａに送信される（打ち返される）。
【００６６】
送られた異常発生信号に基づく送信側データ処理部１６ａの処理により、“不良”を表す文字コードデータが作成されてデータ表示部２１ａに送られる。この結果、データ表示部２１ａを介して試験員に対して制御装置１ａおよび１ｂ間の信号伝達が不良であることを警告することができる。
【００６７】
さらに、データ処理部１６ａの異常発生信号に応じた処理により、タイミング管理部３１ａからのパルス信号送信処理が停止して健全性確認試験（送信側）が中断する。同様に、異常発生信号出力処理後において受信側データ処理部１６ｂの処理により、送信側と同様にタイミング管理部３１ｂからのパルス信号送信処理を停止させて健全性確認試験（受信側）が中断する。
【００６８】
そして、必要に応じて（例えば制御装置１ａおよび１ｂ間の接続関係チェック・修繕後）データ処理部１６ａおよび１６ｂの制御の下でタイミング管理部３１ａおよび３１ｂからのパルス信号送信処理が復帰して再度設定模擬データ送信処理および受渡後模擬データ受信処理が開始する。
【００６９】
すなわち、本実施形態によれば、制御装置１ａおよび１ｂ間の健全性確認試験において、その健全性が「不良」であるポイントが健全性規定値を越えた異常時においては、自動的に健全性確認試験を中断して、必要に応じて再開させることができる。したがって、第１実施形態の効果に加えて、異常時と判定された後の余分な試験を行なうことがないため、試験効率を向上させることができる。
【００７０】
なお、第１および第２実施形態においては、本発明に係わるマトリクス試験装置を用いて２つの制御装置１ａおよび１ｂ間の信号伝達の健全性確認試験を行なう形態を示したが、本発明はこれに限定されるものではなく、２つ以上の複数の制御装置間の信号伝達健全性確認試験を行なうこともできる。
【００７１】
例えば、あるマトリクス試験装置からそのマトリクス試験装置が接続された送信側制御装置に対して模擬データを送信し、この送信側制御装置および光ケーブルを介して他の複数の受信側の制御装置に対してそれぞれ送信側模擬データを送信する。このとき、複数の受信側制御装置それぞれに接続されたマトリクス試験装置では、各受信側制御装置を介して受け渡された受信側模擬データが受信処理され、その受信模擬データと対応する送信側模擬データとが一致しているか否かが自動的に判定される。そして、その判定結果により送信側制御装置および複数の受信側制御装置間の信号伝達の健全性確認試験を行なうことができる。
【００７２】
また、第１および第２実施形態によれば、制御装置１ａおよび１ｂ間の健全性確認試験用模擬データをマトリクス装置外部の出力模擬データ作成装置により作成したが、本発明はこれに限定されるものではなく、例えば、マトリクス試験装置に上記模擬データ作成機能を付加しておき、その機能により模擬データを作成して出力模擬データ保存部に保存するようにしてもよい。このように構成すれば、外部の出力模擬データ作成装置を設置する必要がなくなるため、模擬データ作成処理が簡略化される。
【００７３】
【発明の効果】
以上述べたように、本発明に係わるマトリクス試験装置によれば、伝送ケーブルにより接続された複数の制御装置間で前記伝送ケーブルを介して送受信される信号の健全性を判定するマトリクス試験装置であって、前記複数の制御装置間の信号伝達に関する模擬データを保存する模擬データ保存手段と、前記模擬データ保存手段に保存された模擬データを読み出し、この模擬データを送信側の模擬データとして前記複数の制御装置において送信側に設定された制御装置および前記伝送ケーブルを介して受信側に設定された制御装置へ受け渡す送信手段と、前記受信側制御装置に受け渡された受信側模擬データを受信する受信手段と、この受信手段により受信された受信側模擬データと前記保存手段により保存された前記受信側模擬データに対応する送信側模擬データとが一致しているか否かを順次自動的に比較する比較手段と比較結果を自動的に表示する表示手段とを備える判定手段と、前記比較手段の比較処理に基づいて定まる受信側模擬データと対応する送信側模擬データとの間の不一致の数をカウントし、このカウント値が前記規定値に達した際に前記送信手段および前記受信手段に対して異常発生信号を送信する異常発生信号送信手段とを備えるとともに、前記送信手段および前記受信手段は前記異常発生信号送信手段から送られた異常発生信号に応じて送信側模擬データ送信処理および受信側模擬データ受信処理をそれぞれ中断し、前記制御装置相互間の接続関係を修復した後、送信側模擬データ送信処理および受信側模擬データ受信処理を再開させる構成にしたので、試験時間をより少なくさせることができ、試験員の労力をより一層軽減させることができる。特に、制御装置（送信側制御装置および受信側制御装置）間の入出力点数が膨大な場合、検査員の労力軽減化に有効である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる２つの制御装置間の信号伝達の健全性確認試験を自動的に行なうためのマトリクス試験装置の概略構成を示すブロック図。
【図２】図１における時刻管理部を介した模擬データ送受信処理の流れを示すタイムチャート。
【図３】本発明の第２の実施の形態に係わる２つの制御装置間の信号伝達の健全性確認試験を自動的に行なうためのマトリクス試験装置の概略構成を示すブロック図。
【図４】図３におけるタイミング管理部を介した模擬データ送受信処理の流れを示すタイムチャート。
【図５】従来の２つの制御装置間の信号伝達の健全性確認試験を行なうためのマトリクス試験の方法を示す図。
【符号の説明】
１ａ、１ｂ  制御装置
２  光ケーブル
３ａ、３ｂ  ＣＰＵ基板
４ａ、４ｂ  ＣＯＭ基板
５ａ、５ｂ  制御ユニット
１０ａ、１０ｂ、３０ａ、３０ｂ  マトリクス試験装置
１１  出力模擬データ作成装置
１２ａ、１２ｂ  インタフェースケーブル
１３ａ、１３ｂ  インタフェース部
１４ａ、１４ｂ  出力模擬データ保存部
１５ａ、１５ｂ  入力データ保存部
１６ａ、１６ｂ  データ処理部
１７ａ、１７ｂ  時刻管理部
２０ａ、２０ｂ  試験データ判定部
２１ａ、２１ｂ  データ表示部
２２ａ、２２ｂ、３３ａ、３３ｂ  試験進行管理部
３１ａ、３１ｂ  タイミング管理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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