(57)【特許請求の範囲】
【請求項１】
発振回路と、この発振回路の出力により駆動されて電源電位より高い出力電位を出力する、ｎチャネルのＭＯＳトランジスタとキャパシタを用いて構成されたチャージポンプ回路と、
このチャージポンプ回路の前記出力電位と、前記出力電位の基準となる第１の設定値との大小関係を比較して、前記出力電位が前記第１の設定値未満である場合には前記発振回路を活性化させ、前記出力電位が前記第１の設定値以上である場合には前記発振回路を非活性化させるような第１の制御信号を発生する第１の比較回路と、
前記チャージポンプ回路の前記出力電位と、前記第１の設定値より小さい第２の設定値との大小関係を比較して第２の制御信号を発生する第２の比較回路と、
前記チャージポンプ回路の前記出力電位が前記第２の設定値未満である場合には、この第２の比較回路から出力される前記第２の制御信号に応じて、前記発振回路を駆動した状態において、前記ＭＯＳトランジスタが形成されたｐ型導電層のバイアス電圧を第１の電圧に切り替える一方、前記チャージポンプ回路の前記出力電位が前記第２の設定値以上である場合には、前記第２の制御信号に応じて、前記ＭＯＳトランジスタが形成されたｐ型導電層のバイアス電圧を前記第１の電圧より高い第２の電圧に切り替える制御を行なう基板バイアス回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記基板バイアス回路は、前記第２の制御信号により活性化されて前記発振回路の出力を転送して正の基板バイアス電圧を出力するゲート回路により構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記基板バイアス回路は、前記第２の制御信号を正の基板バイアス電圧として転送出力するゲート回路により構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第２の設定値は、電源電位をＶｃｃ、前記ＭＯＳトランジスタのしきい値電圧をＶｔｈ、正のマージン電圧をΔＶとして、Ｖｃｃ−（Ｖｔｈ−ΔＶ）であることを特徴とする請求項２又は３記載の半導体集積回路。
【請求項５】
前記第２の比較回路は、前記チャージポンプ回路が所定の昇圧電位を出力している定常状態において貫通電流パスをオフにするためのスイッチ素子を有することを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、チャージポンプ型昇圧回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体集積回路においては、内部で種々の電圧レベルを必要とする場合がある。この種の半導体集積回路では、外部電源を一つにして、内部的に種々の電圧レベルを発生させることが好ましい。実際に現在のＤＲＡＭでは、外部電源を単一として、内部に、基板電位（ウェル電位）を発生するための基板電位発生回路、内部電源として用いられる内部電源電位発生回路、基準電位発生回路等を構成している。
【０００３】
内部電源として用いられる電圧発生回路には、昇圧回路と降圧回路がある。これらの電圧発生回路は、外部電源電位に対する集積回路の動作マージンの向上や信頼性の確保を狙いとして用いられる。特に近年、外部電源電位は低電位化される傾向にあり、定常的に内部昇圧電位を発生させる昇圧回路を搭載したＤＲＡＭが提案されている。内部昇圧電位を発生させる昇圧回路としては、チャージポンプ型昇圧回路がよく知られている。
【０００４】
チャージポンプ型昇圧回路は、リングオシレータ等の発振回路と、これにより駆動されるチャージポンプ回路とから構成される。チャージポンプ回路は、発振回路により一端が駆動されるキャパシタと、このキャパシタの他端と電源端子の間に接続された充電用整流素子と、キャパシタの他端と昇圧電位を出力する出力端子の間に接続された電荷転送用整流素子とを備えて構成される。これらの整流素子には通常ゲート・ドレインを接続した（即ちダイオード接続した）ｎチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）が用いられる。
【０００５】
【発明が解決しようとする課題】
昇圧回路のＮＭＯＳトランジスタの基板領域は、他の素子とは分離されたｐ型導電層とされる。一般にＮＭＯＳトランジスタの基板領域には接地電位Ｖｓｓ（又は負電位）が与えられるが、昇圧回路のＮＭＯＳトランジスタではソース、ドレイン拡散層に電源電位Ｖｃｃより高い昇圧電位がかかり、特にキャパシタ側の拡散層にはＶｃｃの２倍近い電位がかかる。このため、基板電位を接地電位Ｖｓｓにした場合には、大きなバックゲートバイアス電圧がかかり、ＮＭＯＳトランジスタのしきい値が高くなる。この結果、昇圧回路の効率低下や動作マージンの低下が生じる。
【０００６】
これに対して、昇圧回路のＮＭＯＳトランジスタの基板領域に電源電位ＶＣＣを与える方式とすれば、大きなバックゲートバイアス電圧はかからない。しかしこの場合は、昇圧出力電位が低い電源投入時等にＮＭＯＳトランジスタの拡散層と基板領域の間のｐｎ接合に順バイアスがかかる事態が生じる。この様な事態を生じないように、昇圧出力電位が低い間はチャージポンプ回路を停止し、出力端子と電源端子の間を強制的に導通させるようにして、基板領域に電源電位ＶＣＣを与える方式が提案されている（特願平８−１２８０６０号）。
しかしこの方式は、電源端子と出力端子を導通させるための格別の回路を必要とし、回路面積が大きくなるという難点がある。
【０００７】
この発明は、簡単な付加回路により性能向上を図ったチャージポンプ型昇圧回路を持つ半導体集積回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体集積回路は発振回路と、この発振回路の出力により駆動されて電源電位より高い出力電位を出力する、ｎチャネルのＭＯＳトランジスタとキャパシタを用いて構成されたチャージポンプ回路と、このチャージポンプ回路の前記出力電位と、前記出力電位の基準となる第１の設定値との大小関係を比較して、前記出力電位が前記第１の設定値未満である場合には前記発振回路を活性化させ、前記出力電位が前記第１の設定値以上である場合には前記発振回路を非活性化させるような第１の制御信号を発生する第１の比較回路と、前記チャージポンプ回路の前記出力電位と、前記第１の設定値より小さい第２の設定値との大小関係を比較して第２の制御信号を発生する第２の比較回路と、前記チャージポンプ回路の前記出力電位が前記第２の設定値未満である場合には、この第２の比較回路から出力される前記第２の制御信号に応じて、前記発振回路を駆動した状態において、前記ＭＯＳトランジスタが形成されたｐ型導電層のバイアス電圧を第１の電圧に切り替える一方、前記チャージポンプ回路の前記出力電位が前記第２の設定値以上である場合には、前記第２の制御信号に応じて、前記ＭＯＳトランジスタが形成されたｐ型導電層のバイアス電圧を前記第１の電圧より高い第２の電圧に切り替える制御を行なう基板バイアス回路とを備えたことを特徴としている。
【０００９】
この発明によると、チャージポンプ回路に用いられる整流素子としてのＮＭＯＳトランジスタの基板バイアス電圧を、チャージポンプ回路の出力に応じて可変制御するようにしている。具体的には、チャージポンプ回路の出力電位が低い間は、基板バイアス電圧を低く（例えば０Ｖ）に保ち、出力電位が高くなったら正の基板バイアス電圧を与えるという制御を行う。これにより、出力電位が低い間にＮＭＯＳトランジスタのソース、ドレインと基板領域の間に順バイアスがかかるのを防止することができ、出力電位がある程度高くなったら正の基板バイアスを与えることにより、ＮＭＯＳトランジスタを用いた整流素子での高い電荷転送効率を発揮することが可能になる。
【００１０】
この発明において具体的に、第２の比較回路は、チャージポンプ回路の出力電位が第２の設定値以上になったことを検知して第２の制御信号を出力するものであり、基板バイアス回路は、その第２の制御信号により活性化されて発振回路の出力を転送して正の基板バイアス電圧を出力するゲート回路により構成することができる。或いはまた、比較回路は、チャージポンプ回路の出力電位が前記第２の設定値以上になったことを検知して第２の制御信号を出力するものであり、基板バイアス回路は、その第２の制御信号を正の基板バイアス電圧として転送出力するゲート回路により構成することができる。
【００１１】
基板バイアス電圧の切り換えを行うための上述した第２の設定値は、例えば、電源電位をＶｃｃ、ＭＯＳトランジスタのしきい値電圧をＶｔｈ、正のマージン電圧をΔＶとして、Ｖｃｃ−（Ｖｔｈ−ΔＶ）とする。またこの発明において好ましくは、第２の比較回路は、チャージポンプ回路が所定の昇圧電位を出力している定常状態において貫通電流パスをオフにするためのスイッチ素子を有するものとする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態による半導体集積回路におけるチャージポンプ型昇圧回路１とその周辺の制御回路構成を示している。昇圧回路１は、発振回路１１と、この発振回路１１の出力がバッファ回路１２を介して供給されて昇圧動作を行うチャージポンプ回路１３を有する。この昇圧回路１の具体的構成は、図５に示す通りである。
【００１３】
発振回路１１は、奇数段（図５の場合、５段）のＣＭＯＳインバータＩ１１〜Ｉ１５をリング状に接続してなるリングオシレータである。初段インバータＩ１１の接地端子側にはＮＭＯＳトランジスタＱＮ６１が挿入され、またその出力端子と電源ＶＣＣとの間にＰＭＯＳトランジスタＱＰ５１が挿入されている。これらのＮＭＯＳトランジスタＱＮ６１とＰＭＯＳトランジスタＱＰ５１のゲートは活性化信号φ１により制御される。活性化信号φ１＝“Ｈ”のときに、ＰＭＯＳトランジスタＱＰ５１がオフ、ＮＭＯＳトランジスタＱＮ６１がオンとなり、発振回路１１は発振動作を開始し、これにより昇圧回路１が動作する。
【００１４】
チャージポンプ回路１３は、バッファ回路１２の出力に一端（ノードＮ１）が接続されて交流駆動されるキャパシタＣと、このキャパシタＣの他端（ノードＮ２）に接続された二つのＮＭＯＳトランジスタＱＮ５１，ＱＮ５２を有する。ＮＭＯＳトランジスタＱＮ５１は、ゲート・ドレインを共通接続してＶｃｃ端子とノードＮ２の間に接続されて、充電用ダイオードとして機能する。ＮＭＯＳトランジスタＱＮ５２は同様にゲート・ドレインを共通接続して昇圧電位Ｖｐｐの出力端子とノードＮ２の間に接続されて、キャパシタＣに充電蓄積された正電荷をＶｐｐ端子側に一方向に転送する転送用ダイオードとして機能する。
【００１５】
発振回路１１に入力される活性化信号φ１は、基準電位Ｖｒｅｆと、昇圧回路１の出力電位Ｖｐｐとを比較する比較回路３により発生される。基準電位Ｖｒｅｆを発生する基準電位発生回路２は、例えば図２に示すような、バンドギャップリファレンス（ＢＧＲ）回路により構成される。この基準電位発生回路２は、よく知られているため詳細な説明は省くが、トランジスタＴ１，Ｔ２のベース・エミッタ面積比と抵抗Ｒ２，Ｒ３の比を最適設定することにより、温度依存性のない基準電位Ｖｒｅｆを発生する。但し、ＭＯＳトランジスタを用いた基準電位発生回路でも勿論よい。
【００１６】
比較回路３は、図３に示すように、オペアンプ３１と、抵抗Ｒ１１，Ｒ１２により昇圧電位Ｖｐｐを分圧する抵抗分圧回路３２により構成される。この比較回路３は、昇圧電位Ｖｐｐがある設定レベル以下のときに活性化信号φ１＝“Ｈ”を出力する。即ち、Ｖｐｐ×Ｒ１２／（Ｒ１１＋Ｒ１２）が基準電位Ｖｒｅｆ以下であれば、φ１＝“Ｈ”となり、昇圧回路１が活性化される。昇圧電位Ｖｐｐが一定レベルを超えると、φ１＝“Ｌ”となり、昇圧回路１は非活性になる。
【００１７】
図５に示したチャージポンプ回路１３のＮＭＯＳトランジスタＱＮ５２の基板領域は、他の素子領域とは分離されたｐ型導電層となっている。この実施の形態では、このＮＭＯＳトランジスタＱＮ５２の基板領域に与える基板バイアスを可変制御するために、基板バイアス回路５が設けられている。この基板バイアス回路５は、この実施の形態の場合、図５に示すように、発振回路１１の出力を転送するＮＡＮＤゲートＧ１とインバータＩ３により構成されている。ＮＡＮＤゲートＧ１には活性化信号φ２が入る。なお図５では、充電用整流素子であるＮＭＯＳトランジスタＱＮ５１の基板領域にも、出力用整流素子であるＮＭＯＳトランジスタＱＮ５２の基板領域と同様に基板バイアス回路５によるバイアスを与えるようにしている。
【００１８】
この基板バイアス回路５の活性化信号φ２は、電源電位Ｖｃｃと昇圧出力電位Ｖｐｐを比較する比較回路４により発生される。この比較回路４は、図４に示すようにオペアンプ４１を用いて構成される。オペアンプ４１の非反転入力端子には、昇圧電位Ｖｐｐを抵抗Ｒ２１，Ｒ２２により分圧する抵抗分圧回路４２の出力電圧が入り、反転入力端子には電源電位Ｖｃｃを抵抗Ｒ２３，Ｒ２４により分圧する抵抗分圧回路４３の出力電圧が入る。
【００１９】
具体的にこの比較回路４では、ＮＭＯＳトランジスタＱＮ５２のソース、ドレイン拡散層とｐ型基板領域との間のｐｎ接合の順方向立ち上がり電圧をＶｆとして、Ｖｐｐ＜Ｖｃｃ−（Ｖｆ−ΔＶ）の間、活性化信号φ２＝“Ｌ”であり、Ｖｐｐ≧Ｖｃｃ−（Ｖｆ−ΔＶ）の条件で活性化信号φ２＝“Ｈ”（＝Ｖｃｃ）を出力する。そして、活性化信号φ２＝“Ｈ”により基板バイアス回路５は、発振器１１の発振出力の正の半波を基板バイアスＶｂｉａｓとして、ＮＭＯＳトランジスタＱＮ５２の基板領域であるｐ型導電層に供給する。ここで、ΔＶは、ソース、ドレイン拡散層とｐ型導電層との間が順バイアスとなる事態を確実に防止するためのマージン電圧である。
【００２０】
この実施の形態によるチャージポンプ昇圧回路の動作を図６を参照して説明する。図６は、昇圧電位Ｖｐｐと活性化信号φ２及び、基板バイアス回路５から得られる基板バイアスＶｂｉａｓの動作波形を示している。昇圧電位Ｖｐｐが低い間は、比較回路３が出力する活性化信号φ１は“Ｈ”であり、比較回路４が出力する活性化信号φ２は“Ｌ”である。このとき、昇圧回路１では発振器１１よりチャージポンプ回路１３が駆動されて、昇圧電位Ｖｐｐが次第に上昇する。またこのとき、基板バイアス発生回路５の出力であるバイアス電圧Ｖｂｉａｓは低レベル即ち接地電位Ｖｓｓである。
【００２１】
昇圧電位がＶｐｐ≧Ｖｃｃ−（Ｖｆ−ΔＶ）になると、基板バイアス回路５は、発振器１１の出力を転送し、その出力に同期したピーク値がＶｃｃである基板バイアス電圧Ｖｂｉａｓを発生する。
これにより、チャージポンプ回路１３のＮＭＯＳトランジスタＱＮ５２は、昇圧電位Ｖｐｐが低い間は基板バイアスゼロ（Ｖｓｓ）の状態を保ち、昇圧電位Ｖｐｐがほぼ電源電位Ｖｃｃになると、Ｖｃｃの基板バイアスが与えられる。昇圧電位Ｖｐｐが高くなりすぎると、比較回路３の活性化信号φ１が“Ｌ”となり、昇圧回路１の動作を停止する。
【００２２】
従ってこの実施の形態によると、昇圧電位が低い間は、チャージポンプ回路１３のＮＭＯＳトランジスタＱＮ５２の基板領域と拡散層の間で順方向電流が流れる事態を防止しながら、昇圧電位が高くなったときには正の基板バイアスを与えてバックゲートバイアス効果を抑制し、高い電荷転送効率（昇圧効率）を実現することが可能になる。しかも基板バイアス制御のために付加する回路はごく簡単なゲート回路であり、大きな回路面積の増大をもたらすことはない。
【００２３】
図７は、上記実施の形態における基板バイアス回路５を変形した実施の形態である。この実施の形態では、基板バイアス回路５は、発振回路１１とは無関係に、活性化信号φ２をそのまま転送して正の基板バイアス電圧Ｖｂｉａｓとして利用する。そのためには、基板バイアス回路５では、先の実施の形態でのＮＡＮＤゲートＧ１の部分を単なるインバータＩ４としている。
従ってこの実施の形態では、昇圧電位が高くなったときに、活性化信号φ＝“Ｈ”（＝Ｖｃｃ）が、ＮＭＯＳトランジスタＱＮ５２の基板領域に与える直流の正の基板バイアス電圧Ｖｂｉａｓとなる。
【００２４】
ここまでの実施の形態では、説明を簡単にするため、チャージポンプ回路１３が１系統のみの原理構成の場合を説明したが、実際の適用においては、２系統のチャージポンプ回路を組み合わせて用いられる。また、電荷転送用整流素子としてのＮＭＯＳトランジスタには更に、昇圧効率向上のためにブートストラップ回路が設けられる。その様な実際的なチャージポンプ回路の例を、図８及び図９に示す。
【００２５】
図８に示すように、２系統のチャージポンプ回路１３ａ，１３ｂは出力端子を共通にして配置され、それぞれのキャパシタＣ１ａ，Ｃ１ｂの端子は、発振回路１１の出力から作られる相補的な信号Ａ１ａ，Ａ１ｂにより駆動される。チャージポンプ回路１３ａのＮＭＯＳトランジスタＱＮ５２ａのゲートには、ＮＭＯＳトランジスタＱＮ５３ａとキャパシタＣ２ａからなるブートストラップ回路が設けられている。同様に、チャージポンプ回路１３ｂのＮＭＯＳトランジスタＱＮ５２ｂのゲートにも、ＮＭＯＳトランジスタＱＮ５３ｂとキャパシタＣ２ｂからなるブートストラップ回路が設けられている。キャパシタＣ２ａ，Ｃ２ｂの端子もそれぞれ相補的な信号Ｂ１，Ｂ２により駆動される。
チャージポンプ回路１３ａ側のＮＭＯＳトランジスタＱＮ５１ａ，ＱＮ５２ａ，ＱＮ５３ａの基板領域には、先の実施の形態で説明した基板バイアス電圧Ｖｂｉａｓに相当するバイアス電圧Ａ１ｂが与えられる。
【００２６】
図９は、図８の構成に更にブートストラップ回路が追加されている。即ち、チャージポンプ回路１３ａのＮＭＯＳトランジスタＱＮ５３ａのゲートに、ＮＭＯＳトランジスタＱＮ５４ａとキャパシタＣ３ａからなるブートストラップ回路が設けられている。同様に、チャージポンプ回路１３ｂのＮＭＯＳトランジスタＱＮ５３ｂのゲートにも、ＮＭＯＳトランジスタＱＮ５４ｂとキャパシタＣ３ｂからなるブートストラップ回路が設けられている。これらのキャパシタＣ３ａ，Ｃ３ｂの端子もそれぞれ相補的な信号Ｃ１１，Ｃ１２により駆動される。
【００２７】
図８及び図９に示すチャージポンプ回路を駆動する信号は、図１０に示すように作られる。まず、発振回路１１の出力をインバータチェーン１０１に入力して、位相が少しずつずれた信号Ｃ０，Ｃ１，Ｃ２，…を作る。そして得られた信号Ｃ０，Ｃ１，Ｃ２，…の種々の組み合わせ論理をとる論理合成回路１０２により、相補的な駆動信号（Ａ１ａ，Ａ２ａ），（Ｂ１，Ｂ２），（Ｃ１１，Ｃ１２）を作る。但し、信号（Ｃ１１，Ｃ１２）は、図９の回路の場合のみ必要とする。
【００２８】
図１０において、破線で囲んだゲート回路部５ａ，５ｂは、先の実施の形態における基板バイアス回路５に相当するもので、これらから、信号（Ａ１ａ，Ａ２ａ）と同相のＮＭＯＳトランジスタの基板バイアスとなる信号（Ａ１ｂ，Ａ２ｂ）が発生される。これらのゲート回路部５ａ，５ｂは、比較回路４から出力される活性化信号φ２により活性化され、先の実施の形態で説明したと同様に、各チャージポンプ回路１３ａ，１３ｂにおけるＮＭＯＳトランジスタの基板バイアスが制御される。
【００２９】
図１１は、上記実施の形態における比較回路４を変形した実施の形態である。この比較回路４では、各貫通電流路に貫通電流を切るためのスイッチ用ＮＭＯＳトランジスタＱＮ７１，ＱＮ７２，ＱＮ７３が挿入されている。これらのトランジスタＱＮ７１，ＱＮ７２，ＱＮ７３は、昇圧回路が必要な昇圧電位を出力している定常状態でオフになるように、制御信号ＳＷにより制御される。具体的に制御信号ＳＷとしては、集積回路において電源投入後一定時間経過して発生される内部回路の初期化信号等を用いることができる。また、貫通電流路を遮断して且つ比較回路４から発生される活性化信号φ２を保持するためには、例えば図示のように、制御信号ＳＷ＝“Ｌ”となる定常状態でオンするプルアップ用ＰＭＯＳトランジスタＱＰ６１を出力端子に設ける。
これにより、通常動作時の無用な貫通電流を低減し、消費電力増大を防止することができる。
【００３０】
図１２は、この実施の形態によるチャージポンプ昇圧回路のＤＲＡＭへの適用例を示している。ＤＲＡＭのメモリセルＭＣは、図示のようにビット線ＢＬとワード線ＷＬの交差部に配置される。そのワード線ＷＬの駆動回路部において、昇圧電位Ｖｐｐが電源として用いられる。ワード線ドライバ回路８１は、ゲートが共通接続されたＰＭＯＳトランジスタＱＰ１１とＮＭＯＳトランジスタＱＮ１１とから構成され、ＰＭＯＳトランジスタＱＰ１１の基板領域はＶｐｐ端子に接続される。
【００３１】
ＰＭＯＳトランジスタＱＰ１１のソースは、ワード線ドライバ回路８１を選択するブロックデコードゲートＧ１１の出力に接続され、対応ブロックが選択されたときに、デコードゲートＧ１１を介してＶｐｐがＰＭＯＳトランジスタＱＰ１１のソースに与えられる。ワード線選択デコードゲートＧ１２は、ブロック内の一本のワード線を選択するロウデコーダ本体であり、選択ワード線について“Ｌ”出力を出し、これがワード線ドライバ回路８１のゲートに与えられる。即ち、ワード線ＷＬが選択されると、ワード線ドライバ回路８１は、ＰＭＯＳトランジスタＱＰ１１がオン、ＮＭＯＳトランジスタＱＮ１がオフとなり、昇圧電位ＶｐｐがＰＭＯＳトランジスタＱＰ１１を介して選択ワード線ＷＬに与えられる。
【００３２】
図１３は、ドライバ回路８１のＰＭＯＳトランジスタＱＰ１１のソースと基板領域を共にＶｐｐ端子に固定的に接続している。そして、ブロックデコードゲートＧ１１の出力とワード線デコードゲートＧ１２の出力を更にＮＯＲゲートＧ１３に入れて、このＮＯＲゲートＧ１３の出力によりドライバ回路８１を駆動するようにしている。選択ワード線の駆動動作は図１２と同じであり、選択されたワード線に昇圧電位Ｖｐｐが与えられる。
【００３３】
この発明は上記実施の形態に限られない。例えばＤＲＡＭに限らず、電源電位より高い内部電源電位を必要とするあらゆる集積回路に同様のこの発明を適用することが可能である。
また、集積回路によっては、スタンバイ時とアクティブ時とで能力の異なる昇圧回路を設ける場合がある。この場合通常、スタンバイ時に用いられる昇圧回路は、アクティブ時に用いられる昇圧回路に比べてポンピング作用が弱く、電流が小さく、また発振回路の周波数も低くするといった差別化がなされる。この様な複数種の昇圧回路を持つ集積回路において、この発明はいずれの昇圧回路に対しても適用できる。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、チャージポンプ回路を構成するＮＭＯＳトランジスタの基板バイアス電圧を出力昇圧電位に応じて切り換え制御することにより、ＮＭＯＳトランジスタが順バイアスされる事態を防止しながら、高い昇圧効率を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるチャージポンプ昇圧回路及びその周辺回路の構成を示す図である。
【図２】図１における基準電位発生回路の構成を示す図である。
【図３】図１における比較回路３の構成を示す図である。
【図４】図１における比較回路４の構成を示す図である。
【図５】図１における昇圧回路１及び基板バイアス発生回路５の構成を示す図である。
【図６】同実施の形態の動作波形を示す図である。
【図７】昇圧回路１及び基板バイアス発生回路５の他の構成例を示す図である。
【図８】この発明が適用される具体的なチャージポンプ回路の構成例を示す図である。
【図９】この発明が適用される具体的なチャージポンプ回路の他の構成例を示す図である。
【図１０】図８及び図９のチャージポンプ回路に用いられる信号の発生回路を示す図である。
【図１１】比較回路４の他の構成を示す図である。
【図１２】この実施の形態が適用されるＤＲＡＭのワード線駆動回路部の構成を示す図である。
【図１３】ＤＲＡＭのワード線駆動回路部の他の構成例を示す図である。
【符号の説明】
１…チャージポンプ型昇圧回路、１１…発振回路、１２…バッファ回路、１３…チャージポンプ回路、２…基準電位発生回路、３，４…比較回路、５…基板バイアス回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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