(57)【特許請求の範囲】
【請求項１】
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される第１のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第２および第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される第２のクロック信号に応じて第１のノードと上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される第２のクロック信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、
を有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加されるシフトレジスタ。
【請求項２】
上記第１のノードと上記第２のインバータの出力とが接続され、上記第２のノードと上記第１のインバータの出力とが接続されている請求項１に記載のシフトレジスタ。
【請求項３】
入力が上記第１または第２のインバータの出力に接続された第５のインバータを有し、上記第１のノードと上記第５のインバータの入力とが接続され、上記第２のノードと上記第５のインバータの出力とが接続されている請求項１に記載のシフトレジスタ。
【請求項４】
入力が上記第１または第２のインバータの出力に接続された第５のインバータと、入力が上記第５のインバータの出力とが接続された第６のインバータとを有し、上記第１のノードと上記第５のインバータの出力とが接続され、上記第２のノードと上記第６のインバータの出力とが接続されている請求項１に記載のシフトレジスタ。
【請求項５】
ゲート端子に印加される信号に応じてデータ入力端子と第１の出力端子とを導通させる直列に接続された第１および第２のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と第２の出力端子とを導通させる直列に接続された第３、第４および第５のトランスファーゲートと、
を有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうち、何れか一のゲート端子にクロック信号が印加され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が印加され、上記第３、第４および第５のトランスファーゲートのゲート端子のうちの残りの一のゲート端子が、上記データ入力端子または第１または第２のトランスファーゲートの出力に接続されているデータ選択回路。
【請求項６】
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される信号に応じてデータ入力端子と第１のインバータの入力とを導通させる直列に接続された第１および第２のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と第２のインバータの入力とを導通させる直列に接続された第３、第４および第５のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される信号に応じて第１のノードと上記第３のインバータの入力とを導通させる第６のトランスファーゲートと、
ゲート端子に印加される信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第７のトランスファーゲートと、
を有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうち、何れか一のゲート端子に第１のクロック信号が印加され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が印加され、上記第３、第４および第５のトランスファーゲートのゲート端子のうちの残りの一のゲート端子が、上記データ入力端子または第１または第２のトランスファーゲートの出力に接続され、上記第６および第７のトランスファーゲートのゲート端子に第２のクロック信号が印加され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加されるシフトレジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｉｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いて構成されるシフトレジスタおよびデータ選択回路に関するものである。
【０００２】
【従来の技術】
図１９は、電源電圧ＶＤＤ＝５．０Ｖ系で動作可能な従来のシフトレジスタの基本構成を示す回路図である。
図１９において、ＭＳＴはマスタラッチ、ＳＬＶはスレイブラッチ、ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１はしきい値電圧ＶｔｈＮ  が約１ＶのＮチャネルＭＯＳトランジスタからなるトランスファーゲート、ＩＶＭ１，ＩＶＭ２，ＩＶＭ３，ＩＶＳ１，ＩＶＳ２およびＩＶＳ３はインバータ、ＤＩＮ１，ＤＩＮｎおよびＳＩＮはデータ入力端子、ＤＯＵＴはデータ出力端子をそれぞれ示している。
【０００３】
マスタラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓ、インバータＩＶＭ１，ＩＶＭ２およびＩＶＭ３により構成されている。
具体的な接続は、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓの各入力端子はデータ入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにそれぞれ接続され、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓの各出力端子はそれぞれインバータＩＶＭ１の入力端子およびインバータＩＶＭ２の出力端子に接続されている。
また、インバータＩＶＭ１の出力端子はインバータＩＶＭ２およびＩＶＭ３の入力端子に接続され、インバータＩＶＭ２の出力端子はインバータＩＶＭ１の入力端子に接続されている。
すなわち、インバータＩＶＭ１とＩＶＭ２とは、各トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭｓの出力端子とインバータＩＶＭ３の入力端子間に、入出力端子を逆向きにして並列に接続されている。
インバータＩＶＭ２は、貫通電流の防止、回路の安定動作などのために、高抵抗形のインバータにより構成される。
【０００４】
スレイブラッチＳＬＶは、トランスファーゲートＮＴＳ１、インバータＩＶＳ１，ＩＶＳ２およびＩＶＳ３により構成されている。
具体的な接続は、トランスファーゲートＮＴＳ１の入力端子はマスタラッチＭＳＴのインバータＩＶＭ３の出力端子に接続され、出力端子はインバータＩＶＳ１の入力端子およびインバータＩＶＳ２の出力端子に接続されている。
また、インバータＩＶＳ１の出力端子はインバータＩＶＳ２およびＩＶＳ３の入力端子に接続され、インバータＩＶＳ２の出力端子はインバータＩＶＳ１の入力端子に接続されている。
すなわち、インバータＩＶＳ１とＩＶＳ２とは、トランスファーゲートＮＴＳ１の出力端子とインバータＩＶＳ３の入力端子間に、入出力端子を逆向きにして並列に接続されている。
インバータＩＶＳ２は、貫通電流の防止、回路の安定動作などのために、高抵抗形のインバータにより構成される。
【０００５】
また、各トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１の各ゲート端子は、それぞれ図示しない信号線を介して制御系に接続され、この制御系によりタイミングなどが制御された所定レベル、例えば５Ｖのクロック信号がそれぞれ入力される。
具体的には、トランスファーゲートＮＴＭ１のゲート端子にはクロック信号ＭＣＬＫ１が入力され、トランスファーゲートＮＴＭ１ｎのゲート端子にはクロック信号ＭＣＬＫｎが入力される。これら第１のクロック信号（１，ｎ）は、同時にハイレベルとなることはない。
また、トランスファーゲートＮＴＭｓのゲート端子には、デバイステスト用のスキャンクロック信号ＳＣＡＮＣＬＫ  が入力される。
一方、トランスファーゲートＮＴＳ１のゲート端子には、クロック信号ＭＣＬＫ（１，ｎ）と位相が異なるクロック信号ＳＣＬＫが入力される。
【０００６】
図２０は、クロック信号ＭＣＬＫ（１，ｎ）とクロック信号ＳＣＬＫとの関係を示すタイミングチャートである。
図２０に示すように、クロック信号ＭＣＬＫとクロック信号ＳＣＬＫとは１８０°位相がずれており、かつ、クロックスキューを防止するために、両信号共ローレベルとなるいわゆるアイソレーション期間ＩＴが設けられている。
したがって、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１またはＮＴＭ１ｎがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１がオン状態にあるときは、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１またはＮＴＭｎはオフ状態を保持するようにクロック信号の入力が制御される。
【０００７】
なお、スキャン用のトランスファーゲートＮＴＭｓは、デバイスのテスト用に設けられているものであり、このトランスファーゲートＮＴＭｓのゲート端子に入力されるスキャンクロック信号ＳＣＡＮＣＬＫ  は、クロック信号ＭＣＬＫと同様のタイミングで入力される。
すなわち、デバイステスト時には、スキャン用のトランスファーゲートＮＴＭｓがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１がオン状態にあるときは、スキャン用のトランスファーゲートＮＴＭｓはオフ状態を保持するようにクロック信号の入力が制御される。
【０００８】
ここで、図１９の構成において、入力端子ＤＩＮ１に５Ｖのハイレベル「１」のデータが入力された場合の動作について説明する。
入力端子ＤＩＮ１に５Ｖのハイレベル「１」のデータが入力されたときに、クロック信号ＭＣＬＫ１が５ＶのハイレベルでトランスファーゲートＮＴＭ１のゲート端子に入力されると、トランスファーゲートＮＴＭ１はオン状態となる。
これにより、ハイレベル５Ｖの入力データは、トランスファーゲートＮＴＭ１を通過することになるが、このとき、トランスファーゲートＮＴＭ１のしきい値電圧ＶｔｈＮ  （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＭ１の出力端子側のノードＮＤ１におけるレベルは約３．５Ｖとなり、このレベルがインバータＩＶＭ１の入力端子に印加される。
【０００９】
インバータＩＶＭ１の持つ回路しきい値は、一般に電源電圧ＶＤＤの約１／２か、ややそれより低いレベルに設定されるため、インバータＩＶＭ１のレベル反転機能により、その出力側はローレベルとなる。このとき、入力レベルが５Ｖよりも低い３．５Ｖであるため、多少の貫通電流が流れる。
インバータＩＶＭ１の出力であるローレベルがインバータＩＶＭ２およびインバータＩＶＭ３の入力端子に印加される。
【００１０】
インバータＩＶＭ２は、上述したように、高抵抗形のインバータで構成してあり、ローレベルを受けたその出力はほぼ５Ｖとなり、この５ＶのハイレベルがインバータＩＶＭ１の入力端子に印加されるようになる。
すなわち、トランスファーゲートＮＴＭ１のしきい値電圧ＶｔｈＮ  や基板効果などにより約３．５Ｖまで降下したデータレベルが補償され、また、貫通電流の流れが抑止されるようになり、安定にハイレベルが保持されるようになる。
【００１１】
次に、クロック信号ＭＣＬＫ１がローレベルとなり、クロック信号ＳＣＬＫがハイレベルでスレイブラッチＳＬＶのトランスファーゲートＮＴＳ１のゲート端子に入力されると、トランスファーゲートＮＴＭ１はオフ状態となり、トランスファーゲートＮＴＳ１がオン状態となる。
これにより、マスタラッチＭＳＴのインバータＩＶＭ３のハイレベル出力がトランスファーゲートＮＴＳ１を通過することになるが、このとき、マスタラッチＭＳＴの場合と同様に、トランスファーゲートＮＴＳ１のしきい値電圧ＶｔｈＮ  や基板効果などにより、トランスファーゲートＮＴＳ１の出力端子側のノードＮＤ２におけるレベルは約３．５Ｖとなり、このレベルがインバータＩＶＳ１の入力端子に印加される。
【００１２】
インバータＩＶＳ１の持つ回路しきい値は、上述したように、電源電圧ＶＤＤの約１／２か、ややそれより低いレベルに設定されるため、インバータＩＶＳ１のレベル反転機能により、その出力側はローレベルとなる。このとき、入力レベルが５Ｖよりも低い３．５Ｖであるため、多少の貫通電流が流れる。
インバータＩＶＳ１の出力であるローレベルがインバータＩＶＳ２およびインバータＩＶＳ３の入力端子に印加される。
【００１３】
インバータＩＶＳ２は、上述したように、高抵抗形のインバータで構成してあり、ローレベルを受けたその出力はほぼ５Ｖとなり、この５ＶのハイレベルがインバータＩＶＳ１の入力端子に印加されるようになる。
すなわち、トランスファーゲートＮＴＳ１のしきい値電圧ＶｔｈＮ  や基板効果などにより約３．５Ｖまで降下したデータレベルが補償され、また、貫通電流の流れが抑止されるようになり、安定にレベルが保持されるようになる。
これにより、インバータＩＶＳ３から安定したハイレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００１４】
以上のように、図１９の回路は、電源電圧ＶＤＤ５Ｖ下で、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。
【００１５】
【発明が解決しようとする課題】
しかし、近年、消費電力の低下の要求や、微細なＩＣへの信頼性の確保などのため、電源電圧ＶＤＤの下限を３．０Ｖや２．７Ｖ、アプリケーションによっては、さらに低い電圧下での動作保証の要求が出てきている。
これら電源電圧ＶＤＤを低下させると、ＩＣの動作速度の大幅な低下が起こるばかりか、これらシフトレジスタなどの回路においては、Ｎチャネルトランスファーゲートにおいてハイレベルを伝搬させる際、上述したトランジスタ自身の持つしきい値電圧ＶｔｈＮ  や基板効果などにより十分なハイレベルの伝搬ができず、動作不良に至るという問題点があった。
【００１６】
これはトランスファーゲートを伝搬したあとのレベルは、約（ＶＤＤ−ＶｔｈＮ  ）となり低電源電圧下においては伝搬レベルが電源電圧ＶＤＤの低下により低くなる。
このレベルを受けるインバータの持つ回路しきい値は、設計上、現実的なベータレシオ下において電源電圧ＶＤＤの約１／２か、ややそれよりも低いレベルに設定されているため、トランスファーゲートを伝搬したあとのノードにこの回路しきい値以上の十分なレベルを伝えるには、しきい値電圧ＶｔｈＮ  を下げるか、ゲート電圧を昇圧するなどの必要がある。
【００１７】
この問題を解決するために現在、製造プロセス中で、たとえばＮチャネルのＰ濃度を下げるこにより、しきい値電圧ＶｔｈＮ  を下げるプロセスに変更し解決しようとする提案がなされている。
しかし、近年のＶＬＳＩのトランジスタのゲート長はサブミクロンの領域に達しており、しきい値電圧ＶｔｈＮ  を下げすぎると十分なパンチスルー耐圧が確保できず、また、トランジスタがオフ状態にあっても、ドレインからの空乏層の広がりにより電流が流れてしまう、いわゆる短チャンネル効果によるサブスレショルド電流の増加など、量産時の様々な問題を解決する必要がある。
また、これらによるイールドのロスを管理改善することもプロセスへの負荷となっており、たとえしきい値電圧ＶｔｈＸ（＝Ｎ，Ｐ）  を現実的な値に下げたとしても、これらの回路で電源電圧ＶＤＤ＝２．７Ｖを保証することは製造のばらつきに対するマージンも含めて考慮するとかなり厳しい要求となる。
さらに、今後０．６５μｍ／０．５μｍへのシュリンクなども考慮に入れると状況は一層厳しいものとなる。
【００１８】
そこで、従来より、電源電圧ＶＤＤ＝２．７Ｖ以下における動作要求に対しては、図２１に示すような、図１９におけるＮチャネルトランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１の全てを、低消費電力化、高速化が可能な相補型ＭＯＳ（ＣＭＯＳ；Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）からなるトランスファーゲートＣＴＭ１，ＣＴＭ１ｎ，ＣＴＭｓおよびＣＴＳ１で置き換えた構成の、いわゆる完全ＣＭＯＳ型シフトレジスタが一般的に知られている。
【００１９】
この完全ＣＭＯＳ型シフトレジスタでは、マスタラッチＭＳＴの各ＣＭＯＳトランスファーゲートＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓを構成するＮ−ＭＯＳトランジスタＮ１，ＮｎおよびＮｓの各々のゲート端子に、クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびＳＣＡＮＣＬＫ  を入力させるとともに、各ＣＭＯＳトランスファーゲートＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓを構成するＰ−ＭＯＳトランジスタＰ１，ＰｎおよびＰｓの各々のゲート端子に、クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびＳＣＡＮＣＬＫ  を反転させた反転クロック信号ＸＭＣＬＫ１，ＸＭＣＬＫｎおよびＸＳＣＡＮＣＬＫを入力させることにより、各トランスファーゲートＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓをオン・オフさせている。
同様に、スレイブラッチＳＬＶのＣＭＯＳトランスファーゲートＣＴＳ１を構成するＮ−ＭＯＳトランジスタＮＳのゲート端子に、クロック信号ＳＣＬＫを入力させるとともに、ＣＭＯＳトランスファーゲートＣＴＳ１を構成するＰ−ＭＯＳトランジスタＰＳのゲート端子に、クロック信号ＳＣＬＫを反転させた反転クロック信号ＸＳＣＬＫを入力させることにより、トランスファーゲートＣＴＳ１をオン・オフさせている。
【００２０】
また、図２２は、クロック信号ＭＣＬＫと反転クロック信号ＸＭＣＬＫとのタイミング関係、クロック信号ＳＣＬＫと反転クロック信号ＸＳＣＬＫとのタイミング関係、並びに各クロック信号相互間のタイミング関係を示している。
図２２に示すように、クロック信号ＭＣＬＫとクロック信号ＳＣＬＫ、または反転クロック信号ＸＭＣＬＫと反転クロック信号ＸＳＣＬＫとは１８０°位相がずれており、かつ、クロックスキューを防止するために、両信号共ローレベルとなるいわゆるアイソレーション期間ＩＴが設けられている。
【００２１】
このような構成を有する完全ＣＭＯＳ型シフトレジスタは、電源電圧ＶＤＤ＝２．７Ｖ下においても、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。
【００２２】
しかし、完全ＣＭＯＳ型シフトレジスタは、各ＣＭＯＳトランスファーゲートＣＴＭ１，ＣＴＭ１ｎ，ＣＴＭｓおよびＣＴＳ１を構成するＮ−ＭＯＳトランジスタＮ１，Ｎｎ，ＮｓおよびＮＳ、並びにＰ−ＭＯＳトランジスタＮ１，Ｎｎ，ＮｓおよびＮＳのそれぞれにクロック信号を提供する必要があり、データの入力が増えるとその２倍の数のクロック数が必要となる。
その結果、配線によるレイアウト面積の増大や、Ｐチャネル、Ｎチャネル各々のトランスファーゲートの極性が異なることなどにより、ウエルによる分離とそれぞれのトランジスタに対する一定のスペーシングの確保が必要となり、レイアウト面積の増大を招いてしまう。
また、ＩＣの高速化により、Ｐチャネル、Ｎチャネルのクロックスキューに対する注意やクロックスキュー防止のためのタイミング回路の増加を余儀なくされ面積増加を招き、Ｐチャネルドライブ用のバッファなども必要となることからレイアウト面積の増加につながり、データパスなどでは、多数のデータ入力から選択し演算を行うため、クロックドライバーの回路規模が増大し、このような回路状態では大幅なレイアウト面積の増大が起こる。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能なシフトレジスタおよびデータ選択回路を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明のシフトレジスタは、互いに逆向きに接続された第１および第２のインバータと、ゲート端子に印加される第１のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、互いに逆向きに接続された第３および第４のインバータと、ゲート端子に印加される第２のクロック信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートとを有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加される。
【００２５】
また、本発明のデータ選択回路は、ゲート端子に印加される信号に応じてデータ入力端子と第１の出力端子とを導通させる直列に接続された第１および第２のトランスファーゲートと、ゲート端子に印加される信号に応じて接地と第２の出力端子とを導通させる直列に接続された第３、第４および第５のトランスファーゲートとを有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうち、何れか一のゲート端子にクロック信号が印加され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が印加され、上記第３、第４および第５のトランスファーゲートのゲート端子のうちの残りの一のゲート端子が、上記データ入力端子または第１または第２のトランスファーゲートの出力に接続されている。
【００２６】
【作用】
本発明のシフトレジスタにおいて、第１、第２、第３、第４および第５のトランスファーゲートが全てＮチャネルＭＯＳトランジスタであるとして本発明の作用を説明する。
第１のクロック信号がハイレベルになると、第１のトランスファーゲートと第３または第２のトランスファーゲートの一方とがオン状態となり、入力端子に入力されるハイレベル「１」またはローレベル「０」の入力データは第１のトランスファーゲートを通過する。
入力データがハイレベルの場合、第１のインバータの入力側の信号レベルは、第１のトランスファーゲートのしきい値電圧ＶｔｈＮ  や基板効果などによるレベル降下作用を受けて入力端子における信号レベルよりも低いものとなる。インバータのしきい値電圧は、一般に電源電圧ＶＤＤの約１／２か、ややそれより低い値に設定されるので、第１のインバータの入力側の信号レベルが第１のインバータのしきい値電圧よりも低い場合には、第１のインバータが完全に論理反転できず、第１のインバータの出力が不安定になる。第１のインバータの出力が不安定になると第２のインバータも完全に論理反転できず、第２のインバータの出力も不安定となる。すると、ハイレベルの信号を保持できない、第１および第２のインバータに貫通電流が流れるといった問題が発生することとなる。
【００２７】
しかしながら、本発明では、しきい値電圧がインバータよりも低い第２または第３のトランスファーゲートがハイレベルの入力データによりオン状態となっているので、第２のインバータの入力側は第２および第３のトランスファーゲートを介して接地に接続され、安定なローレベルとなる。これにより、第２のインバータ延いては第１のインバータが完全に論理反転することとなり、第１のインバータの出力側は安定なローレベルになり、第２のインバータの出力側は安定なハイレベルになる。この論理状態は、第１のクロック信号がローレベルになって第１のトランスファーゲートと第３または第２のトランスファーゲートがオフ状態になっても安定に保持される。
【００２８】
次に、たとえば、第１のノードに第２のインバータの出力側と同じレベル（ハイレベル）の第１の信号が印加され、第２のノードに第１のインバータの出力側と同じレベル（ローレベル）の第２の信号が印加された状態で、第２のクロック信号がハイレベルになると、第４および第５のトランスファーゲートがオン状態になる。すると、第３のインバータの入力側はハイレベルとなり、第４のインバータの入力側がローレベルとなる。この時、第３のインバータの入力側は第４のトランスファーゲートのしきい値電圧や基板効果などのレベル降下作用を受けて第１のノードよりも低いレベルとなる。もし、このレベルが第３のインバータのしきい値電圧よりも低いレベルであると、第３のインバータが完全に論理反転できず、その出力レベルが不安定になる。
【００２９】
しかしながら、第５のトランスファーゲートを通過するローレベルは、第５のトランスファーゲートのしきい値電圧や基板効果などのレベル降下作用を受けないので、第４のインバータの入力側は安定なローレベルとなる。この安定なローレベルによって第４のインバータ延いては第３のインバータが完全に論理反転することとなり、第３のインバータの出力側が安定なローレベルとなり、第４のインバータの出力側は安定なハイレベルとなる。この論理状態は、第２のクロック信号がローレベルになって第４および第５のトランスファーゲートがオフ状態になっても安定に保持される。
これにより、本発明のシフトレジスタからハイレベルまたはローレベルの安定した出力が得られる。
【００３０】
なお、入力データがローレベルの場合には、第２または第３のトランスファーゲートがオン状態にならないが、第１のトランスファーゲートを通過するローレベルは第１のトランスファーゲートのしきい値電圧や基板効果などによる所定のレベル降下作用を受けないので安定に保持され、第１のインバータの入力側に安定なローレベルとして現れる。従って、第１のインバータ延いては第２のインバータが完全に論理反転し、シフトレジスタとして安定に動作する。
【００３１】
また、本発明にデータ選択回路によれば、制御信号により入力データの第１の出力端子への伝搬制御が行われる。
すなわち、クロック信号が所定のトランスファーゲートのゲート端子に印加され、かつ、制御信号が所定のトランスファーゲートのゲート端子に印加されることにより、入力データが第１の出力端子に伝搬される。
このとき、第２の出力端子は接地レベルに引き込まれる。
【００３２】
【実施例１】
図１は、３つのＮチャネルトランスファーゲートとインバータとを用いて構成した本発明に係るシフトレジスタの第１の実施例を示す回路図であって、従来例を示す図１９と同一構成部分は同一符号をもって表す。
【００３３】
すなわち、ＭＳＴはマスタラッチ、ＳＬＶはスレイブラッチ、ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ，ＮＴＳ１およびＮＴＳ２はしきい値電圧ＶｔｈＮ  が約１ＶのＮチャネルＭＯＳトランジスタからなるトランスファーゲート、ＩＶＭ１，ＩＶＭ２，ＩＶＳ１，ＩＶＳ２およびＩＶＳ３はインバータ、ＤＩＮ１，ＤＩＮｎおよびＳＩＮはデータ入力端子、ＤＯＵＴはデータ出力端子、ＭＣＬＫ１，ＭＣＬＫｎはクロック信号、ＳＣＬＫはクロック信号、ＳＣＡＮＣＬＫ  はスキャンクロック信号をそれぞれ示している。
【００３４】
マスタラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮＴＭ３ｓ、インバータＩＶＭ１およびＩＶＭ２により構成されている。
【００３５】
具体的な接続は、データ入力端子ＤＩＮ１にトランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子が接続されている。トランスファーゲートＮＴＭ２の入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３の入力端子に接続されている。
また、トランスファーゲートＮＴＭ１の出力端子とトランスファーゲートＮＴＭ３の出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。
なお、インバータＩＶＭ２は、従来の構成と異なり、高抵抗形のインバータである必要はないが、低消費電力化を考慮すればＳＲＡＭの様な小さなトランジスタで構成することが望ましい。
【００３６】
同様に、データ入力端子ＤＩＮｎにトランスファーゲートＮＴＭ１ｎの入力端子およびトランスファーゲートＮＴＭ２ｎのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｎの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｎの入力端子に接続されている。
また、トランスファーゲートＮＴＭ１ｎの出力端子とトランスファーゲートＮＴＭ３ｎの出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。
【００３７】
さらに、データ入力端子ＳＩＮにトランスファーゲートＮＴＭ１ｓの入力端子およびトランスファーゲートＮＴＭ２ｓのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｓの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｓの入力端子に接続されている。
また、トランスファーゲートＮＴＭ１ｓの出力端子とトランスファーゲートＮＴＭ３ｓの出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。
【００３８】
スレイブラッチＳＬＶは、トランスファーゲートＮＴＳ１およびＮＴＳ２、インバータＩＶＳ１，ＩＶＳ２およびＩＶＳ３により構成されている。
具体的な接続は、トランスファーゲートＮＴＳ１の入力端子はマスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子に接続され、トランスファーゲートＮＴＳ２の入力端子はマスタラッチＭＳＴのトランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓの出力端子に接続されている。
また、トランスファーゲートＮＴＳ１の出力端子とトランスファーゲートＮＴＳ２の出力端子との間に、インバータＩＶＳ１とＩＶＳ２とが入出力端子を互いに逆向きにして並列に接続されている。
さらに、インバータＩＶＳ１の出力端子とインバータＩＶＳ２の入力端子との接続中点にはインバータＩＶＳ３の入力端子が接続され、インバータＩＶＳ３の出力端子はデータ出力端子ＤＯＵＴに接続されている。
なお、インバータＩＶＳ２は、従来の構成と異なり、高抵抗形のインバータである必要はないが、前述した様に低消費電力化を考慮するとＳＲＡＭの様な小さなトランジスタで構成することが望ましい。
【００３９】
また、マスタラッチＭＳＴのトランジスタＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓのゲート端子、並びにスイレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ２のゲート端子は、それぞれ図示しない信号線を介して制御系に接続され、この制御系によりタイミングなどが制御された５Ｖやさらに低い２．７Ｖ，２Ｖ，１．７Ｖなど、所定のレベルのクロック信号がそれぞれ入力される。
【００４０】
具体的には、マスタラッチＭＳＴにおいて、トランスファーゲートＮＴＭ１のゲートおよびトランスファーゲートＮＴＭ３のゲート端子にはクロック信号ＭＣＬＫ１が入力される。
同様に、トランスファーゲートＮＴＭ１ｎのゲート端子およびトランスファーゲートＮＴＭ３ｎのゲート端子にはクロック信号ＭＣＬＫｎが入力される。
また、トランスファーゲートＮＴＭ１ｓのゲート端子およびトランスファーゲートＮＴＭ３ｓのゲート端子にはデバイステスト用のスキャンクロック信号ＳＣＡＮＣＬＫ  が入力される。
【００４１】
さらに、スレイブラッチＳＬＶにおいては、トランスファーゲートＮＴＳ１のゲート端子およびトランスファーゲートＮＴＳ２のゲート端子には、クロック信号ＭＣＬＫ（１，ｎ）およびスキャンクロック信号ＳＣＡＮＣＬＫ  と位相が１８０°ずれたクロック信号ＳＣＬＫが入力される。
したがって、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ２はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ２がオン状態にあるときは、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓはオフ状態を保持するようにクロック信号の入力が制御される。
【００４２】
次に、上記構成による動作を、入力端子ＤＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入力された場合を例に説明する。
入力端子ＤＩＮ１に入力された２Ｖのハイレベル「１」のデータは、トランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子に入力され、トランスファーゲートＮＴＭ２はオン状態となる。
このとき、クロック信号ＭＣＬＫ１が２ＶのハイレベルでトランスファーゲートＮＴＭ１のゲート端子およびトランスファーゲートＮＴＭ３のゲート端子にそれぞれ入力されると、トランスファーゲートＮＴＭ１およびＮＴＭ３はオン状態となる。
これにより、ハイレベル２Ｖの入力データは、トランスファーゲートＮＴＭ１を通過することになるが、このとき、トランスファーゲートＮＴＭ１のしきい値電圧ＶｔｈＮ  （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけるレベルは約１Ｖあるいはそれ以下となり、このレベルがインバータＩＶＭ１の入力端子に印加される。
【００４３】
インバータＩＶＭ１の持つ回路しきい値は、一般に電源電圧ＶＤＤの約１／２か、ややそれより低いレベルに設定されるため、データ入力当初は、インバータＩＶＭ１のレベル反転機能により、その出力側のノードＮＤＭ２はほぼローレベルとなる。入力レベルが２Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の貫通電流が流れるが、この不安定なローレベルがインバータＩＶＭ２の入力端子に印加され、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は不安定ながらほぼハイレベルに保持される。
【００４４】
しかし、このとき、トランスファーゲートＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるため、ノードＮＤＭ２は、強制的に接地レベルに引き込まれ、徐々に安定した０Ｖのローレベルとなる。
この安定したローレベルがインバータＩＶＭ２の入力端子に印加されるようになり、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保持されるようになる。
すなわち、トランスファーゲートＮＴＭ１のしきい値電圧ＶｔｈＮ  や基板効果などにより約１Ｖまで降下したデータレベルが補償され、ノードＮＤＭ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００４５】
次に、クロック信号ＭＣＬＫ１がローレベルとなり、クロック信号ＳＣＬＫがハイレベルでスレイブラッチＳＬＶのトランスファーゲートＮＴＳ１およびＮＴＳ２のゲート端子に入力され、トランスファーゲートＮＴＭ１およびＮＴＭ３はオフ状態となり、トランスファーゲートＮＴＳ１およびＮＴＳ２がオン状態となる。
これにより、マスタラッチＭＳＴのノードＮＤＭ１のハイレベルが、トランスファーゲートＮＴＳ１を通過し、このときトランスファーゲートＮＴＳ１のしきい値電圧ＶｔｈＮ  や基板効果などによる所定のレベル降下作用を受けてノードＮＤＳ１に現れるとともに、ノードＮＤＭ２の安定したローレベルが、トランスファーゲートＮＴＳ２を通過し、このときトランスファーゲートＮＴＳ２のしきい値電圧ＶｔｈＮ  や基板効果などによる所定のレベル降下作用を受けずにノードＮＤＳ２に現れる。
スレイブラッチＳＬＶのノードＮＤＳ２に現れたローレベルは、トランスファーゲートＮＴＳ２のしきい値電圧ＶｔｈＮ  や基板効果などによる所定のレベル降下作用を受けないため安定に保持される。このため、ノードＮＤＳ１もやがて安定なハイレベルに保持されるようになる。
そして、ノードＮＤＳ２の安定したローレベルは、インバータＩＶＳ３の入力端子に印加され、これにより、インバータＩＶＳ３から安定したハイレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００４６】
なお、入力データがローレベルの場合には、マスタラッチＭＳＴのトランスファーゲートＮＴＭ２はオン状態とならないが、トランスファーゲートＮＴＭ１を通過するローレベルは、トランスファーゲートＮＴＭ１のしきい値電圧ＶｔｈＮ  や基板効果などによる所定のレベル降下作用を受けずに安定に保持され、ノードＮＤＭ１に現れるため、インバータＩＶＭ１の出力側のノードＮＤＭ２も安定なハイレベルに保持されて、シフトレジスタとして安定に動作する。
マスタラッチＭＳＴからスレイブラッチＳＬＶへのデータの転送は、インバータＩＶＭ１，ＩＶＭ２により確立されるノードＮＤＭ１，ＮＤＭ２のレベルがトランスファーゲートＮＴＳ１，ＮＴＳ２を通過することにより行われる。ノードＮＤＭ１およびＮＤＭ２には、トランジスタのゲート端子のような大きな負荷の原因となる要素が接続されていないので、ノードＮＤＭ１，ＮＤＭ２のレベルの確立およびデータの転送を行うインバータＩＶＭ１，ＩＶＭ２はそれ程大きなドライブ能力を要求されない。したがって、インバータＩＶＭ１，ＩＶＭ２を構成するトランジスタのサイズを小さくできる。これはシフトレジスタのレイアウト画積の縮小化に有効である。
【００４７】
以上のように、図１の回路は、電源電圧ＶＤＤ２Ｖ下で、クロック信号ＭＣＬＫ１およびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。
また、本シフトレジスタは、通常の電源電圧レベルである５Ｖ下では、なんら問題なく安定に動作する。
【００４８】
以上説明したように、本実施例によれば、製造プロセスの負担となるＮチャネルトランスファーゲートのしきい値電圧ＶｔｈＮ  などを下げる必要がなく、Ｎチャネル用の単一クロック信号のみで十分低い電圧でも動作可能なシフトレジスタを実現できる。
また、本シフトレジスタは、基本的にはマスタラッチＭＳＴ側にＮチャネルトランスファーゲートを３個使用し、従来の完全ＣＭＯＳ型の２個のゲートに対してトランジスタ数は１個増えている。
しかし、スレイブラッチＳＬＶ側は、Ｎチャネルトランスファーゲート２個を用いているため、シフトレジスタ全体として、トランジスタ数の増加は少ない。
さらに、全てのトランスファーゲートをＮチャネルトランジスタで構成しているため、ウエルのような分離層や、トランジスタ同士の分離を必要とせず、高集積化に適しているという利点がある。
加えて、図１９に示す従来の１トランジスタ・Ｎチャネルトランスファーゲートの場合、素子数は少ないが、レイアウト的には周りは配線領域となり、その配線下は何も無く、まだトランジスタを配置する余地がある。換言すれば、素子数は少ないがゆえにシリコンエリアに余裕をもっていることになる。
したがって、その余ったエリアを有効に活用できる利点もある。
【００４９】
図２１に示す完全ＣＭＯＳ型との比較においては、クロックの本数を一つのデータインに対して一本とすることによりクロックラインのラウティングによるレイアウト面積の増大とクロックドライバの回路規模の増大を防止することができる。
【００５０】
また、本回路の基本動作は、ハイレベル「１」を書き込むという動作時は、トランスファーゲートＮＴＭ２によりノードＮＤＭ２にローレベル「０」を書込み、ローレベル「０」を書き込む際は、ノードＮＤＭ１にローレベル「０」を書き込むことでレシオ回路により動作させ、ハイレベル「１」の伝搬とローレベル「０」の伝搬する回路の経路を変えることにより、低電圧化における動作を保証している。
したがって、高速動作に有利なＮチャネル主体の回路構成であるため、低電圧下での動作速度の低下も、小さなトランジスタ寸法においても最小限にできる。
【００５１】
さらに、本回路構成では、スレイブラッチＳＬＶ側には、マスタラッチＭＳＴ側のトランスファーゲートＮＴＭ２のように、ノードＮＤＳ１あるいはＮＤＳ２を接地レベルに引き込むためのゲートを設けることなく、安定な動作が得られるため、ゲート増加に伴う負荷容量の増加を防止することができ、ひいては動作速度の低下を防止できる。
【００５２】
図２〜図７は、従来の完全ＣＭＯＳ型のシフトレジスタと図１の構成のシフトレジスタを用いて、４．５Ｖ，２．７Ｖ，１．７Ｖおよび１．５Ｖの各種電源電圧ＶＤＤでシミュレーションを行った場合の、動作速度、消費電力を示しており、図２〜図４とも（ａ）  は完全ＣＭＯＳ型の結果を示している。
シミュレーションを行う温度としては、８５℃、２５℃および−２５℃から適宜選択した。
また、各図中に「Ｎ」，「Ｗ」，「Ｐ」，「Ｓ」，「Ｎ」で示す各符号の意味は、「Ｎ」はＮチャネル、「Ｗ」はＷｅａｋ（弱い）、「Ｐ」はＰチャネル、「Ｓ」はＳｔｒｏｎｇ（強い）、「Ｎ」はＮｏｍｉｎａｌ（センタ）である。
たとえば「ＮＷＰＳ」は、Ｎチャネルが弱く、Ｐチャネルが強い場合を示し、本シミュレーションは、これらの５種類の組合せで行った。
【００５３】
図２は、電源電圧ＶＤＤ＝２．７Ｖでシミュレーションを行った場合のマスタラッチ側の動作速度を示している。
図２からわかるように、本発明品は従来の完全ＣＭＯＳ型とほぼ同等の速度で動作可能である。
【００５４】
図３は、同じく電源電圧ＶＤＤ＝２．７Ｖでシミュレーションを行った場合のスレイブラッチ側の動作速度を示している。
図３からわかるように、本発明品はスレイブ側においても従来の完全ＣＭＯＳ型とほぼ同等の速度で動作可能である。
【００５５】
図４は、同じく電源電圧ＶＤＤ＝２．７Ｖでシミュレーションを行った場合のある伝送時間内における消費電力を示している。
図４からわかるように、本発明品は従来の完全ＣＭＯＳ型とほぼ同等あるいはそれ以下の消費電力である。
【００５６】
また、図５は、温度８５℃、２５℃および−２５℃において、電源電圧ＶＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のマスタラッチ側の動作速度を示している。
図５の（ａ）  において、「ＮＳＰＷ」で２５℃および−２５℃の部分には「＊」を記してあるが、これは、電源電圧ＶＤＤ＝１．５Ｖで温度２５℃および−２５℃では動作しなかったことを示している。
しかし、電源電圧ＶＤＤを１．５Ｖから１．７Ｖに上げれば良好な速度で動作することを確認した。
図５の（ａ）  および（ｂ）  からわかるように、本発明品のマスタ側は低動作電圧でも良好な速度で動作する。
また、図５の（ｃ）  からわかるように、本発明品のマスタ側は通常の動作電圧でも、２ｎｓ以下という良好な速度で動作する。
【００５７】
図６は、温度８５℃、２５℃および−２５℃において、電源電圧ＶＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のスレイブラッチ側の動作速度を示している。
図６の（ａ）  および（ｂ）  からわかるように、本発明品のスレイブ側も低動作電圧でも良好な速度で動作する。
また、図６の（ｃ）  からわかるように、本発明品のスレイブ側も通常の動作電圧でも、２ｎｓ以下という良好な速度で動作する。
【００５８】
さらに、図７は、温度８５℃、２５℃および−２５℃において、電源電圧ＶＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品の消費電力を示している。
なお、この場合、電源電圧ＶＤＤが低くなると動作速度が遅くなるため、電源電圧ＶＤＤの大きさに応じてマシンサイクルを変えてシミュレーションを行った。
図７からわかるように、本発明品は、良好な消費電力値を得ることができる。
【００５９】
以上のシミュレーションでは、電源電圧ＶＤＤ＝１．７Ｖが動作限界値であった。勿論、この領域においては、動作周波数の低下はあるが、シフトレジスタとしての機能は十分に備えている。
また、３Ｖ近傍での、図１９に示す従来のＮチャネル１トランジスタの場合と比較しても３トランジスタの本発明品の方が高速に動作し、低電圧側の十分な動作マージンを持った回路といえる。
また、レシオ回路の定数の変更や、トランジスタサイズの最適化などにより動作周波数の一層の改善の可能性をもっており、さらにＮチャネルトランジスタのしきい値電圧ＶｔｈＮ  を下げれば動作可能電圧を低下させることができる。
【００６０】
【実施例２】
図８は、本発明に係るシフトレジスタの第２の実施例を示す回路図である。
本第２の実施例が上記第１の実施例と異なる点は、第１の実施例ではスレイブラッチＳＬＶからのみ出力を得るように構成していたのに対し、マスタラッチＭＳＴにおいてラッチしたデータも出力できるようにしたことにある。
そのため、マスタラッチＭＳＴのノードＮＤＭ２に対してデータ出力用のインバータＩＶＭ３の入力端子を接続し、インバータＩＶＭ３の出力端子をデータ出力端子ＤＯＵＴｍに接続した構成としている。
その他の構成は第１の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６１】
図９は、従来の完全ＣＭＯＳ型シフトレジスタ、マスタ出力を有する図８のシフトレジスタおよびマスタ出力のない図１のシフトレジスタにおいて、データイン（ＤＩＮ）４、スキャンイン（ＳＩＮ）１として構成した場合のセルサイズ並びに面積比率の比較結果を示している。
図９からわかるように、本実施例によるシフトレジスタは、完全ＣＭＯＳ型を「１」とした場合、マスタ出力を有するものでも完全ＣＭＯＳ型の７８％、マスタ出力を有しない図１のシフトレジスタに至っては約７０％の面積で済み、本発明品は、レイアウト面積の増大を防止している。
【００６２】
なお、図８の構成のシフトレジスタについても、図２〜図７を用いて説明したと同様のシミュレーションを行ったが、この場合も、実施例１の場合とほぼ同様の良好な結果を得ることができた。
【００６３】
【実施例３】
図１０は、本発明に係るシフトレジスタの第３の実施例を示す回路図である。
本第３の実施例が上記第１の実施例と異なる点は、第１の実施例ではトランスファーゲートＮＴＳ２の入力端子をマスタラッチＭＳＴのインバータＩＶＭ１の出力端子とインバータＩＶＭ２の入力端子とが接続されたノードＮＤＭ２に接続した構成であるのに対し、第３の実施例ではスレイブラッチＳＬＶのトランスファーゲートＮＴＳ２の入力端子をマスタラッチＭＳＴのノードＮＤＭ１にインバータＩＶＭ４を介して接続したことにある。
【００６４】
すなわち、本回路は、上述したようにハイレベルあるいはローレベルに安定に保持されるノードＮＤＭ１に現れる信号をスレイブラッチＳＬＶに入力させ、トランスファーゲートＮＴＳ２の入力端子には、インバータＩＶＳ４でレベル反転させた信号を入力させるように構成した点が第１の実施例の回路と異なり、その他の構成は第１の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６５】
【実施例４】
図１１は、本発明に係るシフトレジスタの第４の実施例を示す回路図である。
本第４の実施例が上記第３の実施例と異なる点は、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１の入力端子とインバータＩＶＳ４の入力端子との接続中点とマスタラッチＭＳＴのノードＮＤＭ１との間に、インバータＩＶＭ４を挿入したことにある。
その結果、スレイブラッチＳＬＶへの入力信号レベルが上記第３の実施例の場合と反転するため、出力段となるインバータＩＶＳ３およびデータ出力端子ＤＯＵＴをトランスファーゲートＮＴＳ２の出力端子に接続されたノードＮＤＳ２ではなく、トランスファーゲートＮＴＳ１の出力端子に接続されたノードＮＤＳ１に接続した構成としている。
その他の構成は第３の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６６】
【実施例５】
図１２は、本発明に係るシフトレジスタの第５の実施例を示す回路図である。
本第５の実施例が上記第１の実施例と異なる点は、第１の実施例ではトランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲート端子をデータ入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにそれぞれ接続した構成にしていたのに対し、各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲートをトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子にそれぞれ接続したことにある。
【００６７】
すなわち、本回路は、入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにハイレベルの信号が入力され、クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびスキャンクロック信号ＳＣＡＮＣＬＫ  がハイレベルで各トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ並びにトランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲートに入力されたときに、各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ，ＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓがオン状態となり、ノードＮＤＭ２を接地レベルに引き込むように構成されている点が第１の実施例の回路と異なり、その他の構成は第１の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６８】
【実施例６】
図１３は、本発明に係るシフトレジスタの第６の実施例を示す回路図である。
本第６の実施例が上記第５の実施例と異なる点は、第５の実施例ではトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ並びにトランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子をそれぞれクロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびスキャンクロック信号ＳＣＡＮＣＬＫ  の入力ラインに接続し、トランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲート端子をトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子にそれぞれ接続した構成にしていたのに対し、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ並びにトランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲートをクロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびスキャンクロック信号ＳＣＡＮＣＬＫ  の入力ラインにそれぞれ接続し、トランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子をトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子にそれぞれ接続したことにある。
その他の構成は第５の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６９】
【実施例７】
図１４は、本発明に係るシフトレジスタの第７の実施例を示す回路図である。
本第７の実施例が上記第６の実施例と異なる点は、トランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子をトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子の代わりに、データ入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにそれぞれ接続したことにある。
その他の構成は第６の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００７０】
【実施例８】
図１５は、本発明に係るシフトレジスタの第８の実施例を示す回路図である。
本第８の実施例が上記第４の実施例と異なる点は、マスタラッチ側のクロック信号ＭＣＬＫ１を直接トランスファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に入力させる代わりに、図示しない制御系からのコントロール信号ＣＮＴＬ１とクロック信号ＭＣＬＫ１とをナンドゲートＮＡＮＤ１に入力させてナンド条件をとり、コントロール信号ＣＮＴＬ１がアクティブのときのみインバータＩＶＭ５を介して入力させる、いわゆる条件付き入力構成としたことにある。
【００７１】
なお、図１５では、図面および説明の簡単化のためデータ入力段を１段のみ示しているが、２段目以降のクロック信号も、図１５に示す構成と同様にナンドゲートおよびインバータを介してトランスファーゲートのゲート端子に入力される。
その他の構成は第４の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
また、スレイブラッチ側のクロック信号ＳＣＬＫに対しても上述した条件付き入力構成とできることは勿論である。
【００７２】
【実施例９】
図１６は、本発明に係るシフトレジスタの第９の実施例を示す回路図である。
本第９の実施例が上記第４の実施例と異なる点は、データ入力端子ＤＩＮ１の前段に、複数のデータ、たとえば４つのデータＤ１〜Ｄ４から一のデータを選択してデータ入力端子ＤＩＮ１に入力させるデータ選択回路ＳＥＬを設けたことにある。
【００７３】
データ選択回路ＳＥＬは、アンドゲートＡＮＤ１〜ＡＮＤ４，ノアゲートＮＯＲ１，ＮＯＲ２およびナンドゲートＮＡＮＤ２により構成されている。
各データＤ１〜Ｄ４は、アンドゲートＡＮＤ１〜ＡＮＤ４の一方の入力にそれぞれ入力され、アンドゲートＡＮＤ１〜ＡＮＤ４の他方の入力には図示しない制御系からのセレクト信号ＳＬＣＴ１〜ＳＬＣＴ４がそれぞれ入力される。
セレクト信号ＳＬＣＴ１〜ＳＬＣＴ４は、２つ以上が同時にアクティブになることはない。
そして、アンドゲーＡＮＤ１およびＡＮＤ２の出力がノアゲートＮＯＲ１に入力され、アンドゲーＡＮＤ３およびＡＮＤ４の出力がノアゲートＮＯＲ２に入力される。
ノアゲートＮＯＲ１およびＮＯＲ２の出力はＮＡＮＤ２の入力にそれぞれ入力され、ナンドゲートＮＡＮＤ２の出力がデータ入力端子ＤＩＮ１に入力される。
すなわち、アクティブとなったセレクト信号ＳＬＣＴで選択されたデータＤ１〜Ｄ４のうちの一のデータのみがデータ入力端子ＤＩＮ１に入力されることになる。
【００７４】
その他の構成は第４の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
【００７５】
【実施例１０】
図１７は、本発明に係るシフトレジスタの第１０の実施例を示す回路図である。
本第１０の実施例が上記第８の実施例と異なる点は、コントロール信号ＣＮＴＬ１とクロック信号ＭＣＬＫ１とをナンドゲートＮＡＮＤ１に入力させてナンド条件をとり、コントロール信号ＣＮＴＬ１がアクティブのときのみインバータＩＶＭ５を介して入力させる条件付き入力構成としてデータのラッチ制御をする代わりに、トランスファーゲートＮＴＭ１とデータ入力端子ＤＩＮ１との間、並びにトランスファーゲートＮＴＭ３とＮＴＭ２との間に、Ｎ−ＭＯＳトランジスタからなるコントロール用トランスファーゲートＮＴＭ４，ＮＴＭ５をそれぞれ直列に接続し、トランスファーゲートＮＴＭ１およびＮＴＭ３のゲート端子にクロック信号ＭＣＬＫ１を入力させ、トランスファーゲートＮＴＭ４およびＮＴＭ５のゲート端子にコントロール信号ＣＮＴＬ１を入力させるように構成したことにある。
その他の構成は第８の実施例を同様である。
【００７６】
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
また、第８の実施例の構成の場合には、第４の実施例の構成に加えてナンドゲートＮＡＮＤ１およびインバータＩＶＭ５を追加することで、ＰチャネルおよびＮチャネルが混在するＭＯＳトランジスタを６個増設する必要があるが、本第１０の実施例ではＮ−ＭＯＳトランジスタを２個増設するだけでよいことから、本構成はデータのラッチ制御を任意に行う場合などのレイアウト面積の縮小化に極めて有効である。
【００７７】
【実施例１１】
図１８は、本発明に係るシフトレジスタの第１１の実施例を示す回路図である。
本第１１の実施例が上記第９の実施例と異なる点は、データ入力端子ＤＩＮ１の前段にアンドゲートＡＮＤ１〜ＡＮＤ４、ノアゲートＮＯＲ１，ＮＯＲ２およびナンドゲートＮＡＮＤ２からなるデータ選択回路ＳＥＬを設ける代わりに以下のように構成したことにある。
すなわち、本第１１の実施例では、４つのデータ入力端子ＤＩＮ１〜ＤＩＮ４を並列に設けるとともに、入力端子が接地されゲート端子が各データ入力端子ＤＩＮ１〜ＤＩＮ４にそれぞれ接続されたＮ−ＭＯＳトランジスタからなるトランスファーゲートＮＴＭ２１〜ＮＴＭ２４を設け、さらに、クロック信号ＭＣＬＫ１が入力されるトランスファーゲートＮＴＭ１と各データ入力端子ＤＩＮ１〜ＤＩＮ４との間、並びにトランスファーゲートＮＴＭ３と各トランスファーゲートＮＴＭ２１〜ＮＴＭ２４との間に、それぞれＮ−ＭＯＳトランジスタからなるセレクト用トランスファーゲートＮＴＭ４１〜ＮＴＭ４４、ＮＴＭ５１  〜ＮＴＭ５４をそれぞれ直列に接続し、トランスファーゲートＮＴＭ４１およびＮＴＭ５１のゲート端子にセレクト信号ＳＬＣＴ１を、トランスファーゲートＮＴＭ４２およびＮＴＭ５２のゲート端子にセレクト信号ＳＬＣＴ２を、トランスファーゲートＮＴＭ４３およびＮＴＭ５３のゲート端子にセレクト信号ＳＬＣＴ３を、トランスファーゲートＮＴＭ４４およびＮＴＭ５４のゲート端子にセレクト信号ＳＬＣＴ４をそれぞれ入力させるように構成している。
その他の構成は第９の実施例を同様である。
【００７８】
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
また、第９の実施例の構成の場合には、第４の実施例の構成に加えてアンドゲートＡＮＤ１〜ＡＮＤ４、ノアゲートＮＯＲ１，ＮＯＲ２およびナンドゲートＮＡＮＤ２を追加することで、ＰチャネルおよびＮチャネルが混在するＭＯＳトランジスタを２０個増設する必要があるが、本第１１の実施例ではＮ−ＭＯＳトランジスタを１１個増設するだけでよいことから、本構成はデータのラッチ制御を任意に行う場合などのレイアウト面積の縮小化に極めて有効である。
【００７９】
なお、図１に示す第１の実施例において、トランスファーゲートＮＴＭ１，ＮＴＭ３をＰチャネルＭＯＳトランジスタで構成してもよい。この場合、その動作においては、クロック信号ＭＣＬＫ１の論理を反転とする必要がある。また、トランスファーゲートＮＴＳ１，ＮＴＳ２についても同様である。
さらには、トランスファーゲートＮＴＭ１，ＮＴＭ３に加えて、トランスファーゲートＮＴＭ２もＰチャネルＭＯＳトランジスタで構成してもよく、この場合にはトランスファーゲートＮＴＭ２のソースを接地ではなく電源電位に接続する必要がある。
また、上記第３の実施例において、トランスファーゲートＮＴＳ１の入力端子およびインバータＩＶＳ４の入力端子を、ノードＮＤＭ１ではなくノードＮＤＭ２に接続してもよい。この場合、インバータＩＶＳ３の入力端子は、ノードＮＤＳ１ではなくノードＮＤＳ２に接続される。
さらには、上記第４の実施例において、インバータＩＶＭ４の入力端子を、ノードＮＤＭ１ではなくノードＮＤＭ２に接続してもよい。この場合、インバータＩＶＳ３の入力端子は、ノードＮＤＳ２ではなくノードＮＤＳ１に接続される。
その他、本発明の技術思想に基づいて様々な変形例が考えられる。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能なシフトレジスタおよびデータ選択回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係るシフトレジスタの第１の実施例を示す回路図である。
【図２】電源電圧ＶＤＤ＝２．７Ｖでシミュレーションを行った場合のマスタラッチ側の動作速度を示す図である。
【図３】電源電圧ＶＤＤ＝２．７Ｖでシミュレーションを行った場合のスレイブラッチ側の動作速度を示す図である。
【図４】電源電圧ＶＤＤ＝２．７Ｖでシミュレーションを行った場合のある伝送時間内における消費電力を示す図である。
【図５】温度８５℃、２５℃および−２５℃において、電源電圧ＶＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のマスタラッチ側の動作速度を示す図である。
【図６】温度８５℃、２５℃および−２５℃において、電源電圧ＶＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のスイレイブラッチ側の動作速度を示す図である。
【図７】温度８５℃、２５℃および−２５℃において、電源電圧ＶＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品の消費電力を示す図である。
【図８】本発明に係るシフトレジスタの第２の実施例を示す回路図である。
【図９】図１および図８に示す本発明品と従来のＣＭＯＳ型回路とのセルサイズおよび面積比率の比較例を示す図である。
【図１０】本発明に係るシフトレジスタの第３の実施例を示す回路図である。
【図１１】本発明に係るシフトレジスタの第４の実施例を示す回路図である。
【図１２】本発明に係るシフトレジスタの第５の実施例を示す回路図である。
【図１３】本発明に係るシフトレジスタの第６の実施例を示す回路図である。
【図１４】本発明に係るシフトレジスタの第７の実施例を示す回路図である。
【図１５】本発明に係るシフトレジスタの第８の実施例を示す回路図である。
【図１６】本発明に係るシフトレジスタの第９の実施例を示す回路図である。
【図１７】本発明に係るシフトレジスタの第１０の実施例を示す回路図である。
【図１８】本発明に係るシフトレジスタの第１１の実施例を示す回路図である。
【図１９】電源電圧ＶＤＤ＝５．０Ｖ系で動作可能な従来のシフトレジスタの基本構成を示す回路図である。
【図２０】第１および第２のクロック信号を説明するためのタイミングチャートである。
【図２１】従来の完全ＣＭＯＳ型シフトレジスタの回路図である。
【図２２】第１および第２のクロック信号並びに反転第１および反転第２のクロック信号を説明するためのタイミングチャートである。
【符号の説明】
ＭＳＴ…マスタラッチ
ＳＬＶ…スレイブラッチ
ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ…トランスファーゲート
ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ…トランスファーゲート
ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ…トランスファーゲート
ＮＴＭ２１〜ＮＴＭ２４…トランスファーゲート
ＮＴＭ４，ＮＴＭ５…コントロール用トランスファーゲート
ＮＴＭ４１〜ＮＴＭ４４，ＮＴＭ５１〜ＮＴＭ５４…セレクト用トランスファーゲート
ＮＴＳ１…トランスファーゲート
ＮＴＳ２…トランスファーゲート
ＩＶＭ１，ＩＶＭ２，ＩＶＭ４，ＩＶＭ５，ＩＶＳ１，ＩＶＳ２，ＩＶＳ３，ＩＶＳ４…インバータ
ＮＡＮＤ１，ＮＡＮＤ２…ナンドゲート
ＡＮＤ１〜ＡＮＤ４…アンドゲート
ＮＯＲ１，ＮＯＲ２…ノアゲート
ＤＩＮ１〜ＤＩＮ４，ＤＩＮｎ，ＳＩＮ…データ入力端子
ＤＯＵＴ…データ出力端子
ＭＳＬＫ１，ＭＣＬＫｎ…クロック信号
ＳＣＬＫ…クロック信号
ＳＣＡＮＣＬＫ  …スキャンクロック信号
ＣＮＴＬ１…コントロール信号
ＳＬＣＴ１〜ＳＬＣＴ４…セレクト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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