(57)【特許請求の範囲】
【請求項１】
同一チップ上に集積されたタグメモリとデータメモリとを有する半導体記憶装置であって、
前記データメモリは、
複数のメモリブロックに分割され、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、不良なメモリセル行を救済するための第１冗長メモリセル行とを含むデータメモリ領域と、
各メモリブロックのメモリセル行と任意のメモリブロックの第１冗長メモリセル行とを置換することが可能なデータメモリ冗長置換回路とを備え、
前記タグメモリは、
複数行複数列に配置された複数のメモリセルと、不良なメモリセル行を救済するための第２冗長メモリセル行および不良なメモリセル列を救済するための冗長メモリセル列のうちのいずれか一方とを含むタグメモリ領域と、
前記タグメモリ領域のメモリセルと冗長メモリセルとを置換することが可能なタグメモリ冗長置換回路とを備え、
前記タグメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティは、前記データメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティよりも小さい、半導体記憶装置。
【請求項２】
同一チップ上に集積されたタグメモリとデータメモリとを有する半導体記憶装置であって、
前記データメモリは、
各々が、複数行複数列に配置された複数のメモリセルを含む複数の通常メモリブロックと、
前記複数の通常メモリブロックとは別に設けられ、各通常メモリブロックの不良なメモリセル列を救済するための第１冗長メモリセル列を複数含む冗長メモリブロックと、
各メモリブロックのメモリセル列と前記冗長メモリブロックの第１冗長メモリセル列とを置換することが可能なデータメモリ冗長置換回路とを備え、
前記タグメモリは、
複数行複数列に配置された複数のメモリセルと、不良なメモリセル行を救済するための第１冗長メモリセル行および不良なメモリセル列を救済するための第２冗長メモリセル列のうちのいずれか一方とを含むタグメモリ領域と、
前記タグメモリ領域のメモリセルと冗長メモリセルとを置換することが可能なタグメモリ冗長置換回路とを備え、
前記タグメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティは、前記データメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティよりも小さい、半導体記憶装置。
【請求項３】
各通常メモリブロックは、不良なメモリセル行を救済するための第２冗長メモリセル行を含み、
前記データメモリ冗長置換回路は、前記通常メモリブロックのメモリセル行と前記第２冗長メモリセル行とを置換することが可能である、請求項２に記載の半導体記憶装置。
【請求項４】
前記タグメモリ冗長置換回路は、不良なメモリセル行または不良なメモリセル列のアドレスデコード信号を不良なメモリセル行または不良なメモリセル列と異なる行または列のアドレスデコード信号に変換するシフトリダンダンシ回路を含む、請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に関し、特に、タグメモリを内蔵したキャッシュメモリに関するものである。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置であるキャッシュメモリについて図面を参照しながら説明する。まず、従来のメモリの階層構造について説明する。図１４は、従来のメモリの階層構造を示す図である。ＣＰＵ（中央演算処理装置）２０１は、キャッシュメモリ２０２と接続される。キャッシュメモリ２０２は主記憶装置２０３と接続される。図１４に示す構成は、システム全体の性能を上げるための構成である。つまり、プログラムの中で最もよくアクセスされる部分のみを主記憶装置からＣＰＵ２０１の近くに配置した比較的小容量な高速メモリであるキャッシュメモリにコピーしておく。上記のようにメモリを階層化して平均メモリアクセス時間を短縮する手法が一般的に用いられている。
【０００３】
図１５は、従来のキャッシュメモリの概略を示す図である。図１５を参照して、キャッシュメモリ２０２は、タグメモリ領域２０４、データメモリ領域２０５を含む。データメモリ領域２０５には、主記憶装置２０３の一部のデータをコピーして記憶するデータメモリが形成される。また、タグメモリ領域２０４には、データメモリのデータのアドレスの一部を記憶するタグメモリが形成される。
【０００４】
次に、キャッシュメモリの動作について説明する。図１６は、従来のキャッシュメモリの論理的な構成を示す図である。
【０００５】
図１６を参照して、キャッシュメモリは、ステータスバリッドビット領域２０６、タグメモリ領域２０７、データメモリ領域２０８、比較論理回路２１０を含む。
【０００６】
外部からキャッシュメモリに与えられるアドレスビット列２１４は、キャッシュメモリの構成に対応して、最も上位のタグ部２１５（たとえば、１６ビット）と、中間のインデックス部２１６（たとえば、１２ビット）、最も下位のオフセット部２１７（たとえば、４ビット）を含む。アクセスされるキャッシュメモリのデータの位置を示すエントリ２０９は、インデックス部２１６によって一義的に決められる。すなわち、１２ビットのインデックス部２１６は、エントリ２０９の個数に対応している。したがって、エントリ２０９の個数は、この場合、４０９６個となる。
【０００７】
外部からアドレスビット列２１４が与えられると、まず、インデックス部２１６のビット列がデコードされ、４０９６個のエントリ２０９のうちの１つが選択される。次に、選択されたエントリのデータメモリ領域２０８のデータ（たとえば、１２８ビット）、タグメモリ領域２０７のタグデータＴＤ（たとえば、１６ビット）、およびステータスバリッドビット領域２０６のステータスバリッドビットデータＳＶ（たとえば、１ビット）が読出される。読出されたタグデータＴＤおよびステータスバリッドビットデータＳＶは、比較論理回路２１０へ入力される。また、アドレスビット列２１４のタグ部２１５のデータＡＴＤも比較論理回路２１０へ入力される。比較論理回路２１０は、比較回路２１１、ＡＮＤ回路２１３を含む。比較回路２１１は、読出されたタグデータＴＤとアドレスビット列２１４のタグ部２１５のデータＡＴＤとを比較し、比較結果をＡＮＤ回路２１３へ出力する。ＡＮＤ回路２１３には、ステータスバリッドビットデータＳＶが入力され、入力した両データの論理積がヒット信号ＨＩＴまたはミス信号ＭＩＳＳとして出力される。つまり、タグデータＴＤとタグ部２１５のデータＡＴＤとが一致し、かつ、ステータスバリッドビットデータＳＶがバリッドすなわち有効状態のときにのみヒット信号ＨＩＴが外部に出力され、外部に出力されたデータＤＡＴＡが正しいデータであることを伝える。また、比較論理回路２１０は、ステータスバリッドビットデータＳＶがインバリッドすなわち無効状態のときには、ミス信号ＭＩＳＳを外部に出力し、外部に出力されたデータＤＡＴＡが無効であることを伝える。
【０００８】
次に、図１６に示すキャッシュメモリのメモリ領域についてさらに詳細に説明する。図１７は、図１６に示すキャッシュメモリのメモリ領域を構成するメモリブロックの構成を示す図である。図１６に示すキャッシュメモリのメモリ領域は、実際には、図１７に示すメモリブロックを複数個組合わせて構成される。
【０００９】
図１７を参照して、メモリブロックは、行および列方向にマトリックス状に配置された複数のメモリセルＭＣ、行方向を選択するためのワード線Ｒ１〜Ｒｎ、メモリセルＭＣが接続された相補のビット線対Ｃ１〜Ｃｎ、マルチプレクサ２２３、ビット線周辺回路２２２、行デコーダ２２１、列デコーダ２２４を含む。
【００１０】
メモリセルＭＣは、１ビットの情報を蓄える。行デコーダ２２１は、外部からのメモリセルＭＣの選択指令に応答してワード線Ｒ１〜Ｒｎのうちの１本を選択する。選択されたワード線に接続されたすべてのメモリセルＭＣは、活性化され、データの読出／書込が可能な状態となる。列デコーダ２２４は、外部からのメモリセルＭＣの選択指令に応じて複数のビット線対Ｃ１〜Ｃｎのうち１対のビット線対が選択される。
【００１１】
【発明が解決しようとする課題】
従来のキャッシュメモリでは、一般に、タグメモリの容量は、データメモリの容量に比べて小さく、たとえば、図３に示すキャッシュメモリでは、タグメモリの容量は、データメモリの容量に比べて１／８である。したがって、タグメモリ内蔵のキャッシュメモリにおいて、キャッシュメモリの容量自体が比較的小容量な場合には、タグメモリ領域にメモリセルの不良が発生することは少ないので、冗長回路によるタグメモリ領域の不良部分の救済は一般的に行なわれていなかった。
【００１２】
しかし、キャッシュメモリが大容量化した場合、タグメモリ領域の不良発生の頻度は、キャッシュメモリの容量が小さかった場合に比べて増加する。したがって、冗長回路による不良部分の救済が行なわれない場合、キャッシュメモリの歩留りが低下する。この結果、キャッシュメモリの大容量化に伴って、タグメモリ内蔵キャッシュメモリにおいてもタグメモリ領域に冗長回路による不良部分の救済が必要となる。
【００１３】
一方、データメモリ容量は一般に大きく、不良発生の頻度はタグメモリに比べて多い。したがって、データメモリにおける冗長回路による不良救済の自由度は、大きいほうが望ましい。たとえば、メモリブロックの不良メモリセルを別のメモリブロックの冗長メモリセルで救済できること等が望ましい。しかしながら、一般には、冗長回路による不良救済の自由度が大きいと、不良救済によって生じるアクセスペナルティ（通常のアクセスタイムより、不良救済時のアクセスタイムが遅くなること）が大きくなる。したがって、上記のようにデータメモリと同様な救済方法をタグメモリに適用した場合、データメモリより速いアクセスタイムが要求されるタグメモリのアクセスタイムが遅くなる。したがって、同じ救済方法を異なるメモリに用いた従来のキャッシュメモリでは、各メモリごとに不良メモリセルの最適な救済を行なうことができないという問題点があった。
【００１４】
本発明は上記課題を解決するためのものであって、各メモリごとに最適な不良メモリセルの救済を行なうことができる半導体記憶装置を提供することを目的とする。
【００１５】
本発明の他の目的は、タグメモリ内蔵キャッシュメモリにおいて、タグメモリのアクセスタイムをデータメモリのアクセスタイムに比べて遅れることなしに、タグメモリの歩留りひいてはキャッシュメモリの歩留りを向上させることができる半導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、同一チップ上に集積されたタグメモリとデータメモリとを有する半導体記憶装置である。データメモリは、複数のメモリブロックに分割され、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、不良なメモリセル行を救済するための第１冗長メモリセル行とを含むデータメモリ領域と、各メモリブロックのメモリセル行と任意のメモリブロックの第１冗長メモリセル行とを置換することが可能なデータメモリ冗長置換回路とを備える。タグメモリは、複数行複数列に配置された複数のメモリセルと、不良なメモリセル行を救済するための第２冗長メモリセル行および不良なメモリセル列を救済するための冗長メモリセル列のうちのいずれか一方とを含むタグメモリ領域と、タグメモリ領域のメモリセルと冗長メモリセルとを置換することが可能なタグメモリ冗長置換回路とを備える。タグメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティは、データメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティよりも小さい。
【００１７】
請求項２記載の半導体記憶装置は、同一チップ上に集積されたタグメモリとデータメモリとを有する半導体記憶装置である。データメモリは、各々が、複数行複数列に配置された複数のメモリセルを含む複数の通常メモリブロックと、複数の通常メモリブロックとは別に設けられ、各通常メモリブロックの不良なメモリセル列を救済するための第１冗長メモリセル列を複数含む冗長メモリブロックと、各メモリブロックのメモリセル列と冗長メモリブロックの第１冗長メモリセル列とを置換することが可能なデータメモリ冗長置換回路とを備える。タグメモリは、複数行複数列に配置された複数のメモリセルと、不良なメモリセル行を救済するための第１冗長メモリセル行および不良なメモリセル列を救済するための第２冗長メモリセル列のうちのいずれか一方とを含むタグメモリ領域と、タグメモリ領域のメモリセルと冗長メモリセルとを置換することが可能なタグメモリ冗長置換回路とを備える。タグメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティは、データメモリにおけるメモリセルから冗長メモリセルへの置換によるアクセスペナルティよりも小さい。
【００１８】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置の構成に加え、各通常メモリブロックは、不良なメモリセル行を救済するための第２冗長メモリセル行を含み、データメモリ冗長置換回路は、通常メモリブロックのメモリセル行と第２冗長メモリセル行とを置換することが可能である。
【００１９】
請求項４記載の半導体記憶装置は、請求項１ないし請求項３記載の半導体記憶装置の構成に加え、タグメモリ冗長置換回路は、不良なメモリセル行または不良なメモリセル列のアドレスデコード信号を不良なメモリセル行または不良なメモリセル列と異なる行または列のアドレスデコード信号に変換するシフトリダンダンシ回路を含む。
【００２３】
【作用】
請求項１ないし請求項４記載の半導体記憶装置においては、データメモリとタグメモリで異なる冗長構成としたので、各メモリの機能に応じた冗長救済方式によりメモリセルの不良を救済することが可能となる。
【００２６】
【実施例】
以下、本発明の第１の実施例の半導体記憶装置であるキャッシュメモリについて図面を参照しながら説明する。図１は、本発明の第１の実施例の半導体記憶装置の構成を概略的に示す図である。
【００２７】
図１を参照して、キャッシュメモリＣＭａは、タグメモリ領域ＴＭＡａ、データメモリ領域ＤＭＡａを含む。タグメモリ領域ＴＭＡａは、冗長カラム領域ＴＲＣＡを含む。データメモリ領域ＴＭＡａは、冗長ロウ領域ＲＲＡ、冗長カラム領域ＲＣＡを含む。
【００２８】
冗長カラム領域ＴＲＣＡは、タグメモリ領域ＴＭＡａの列方向に配置される。冗長カラム領域ＴＲＣＡには、タグメモリの不良メモリセルを救済するカラム救済回路が配置される。
【００２９】
データメモリ領域ＤＭＡａは、８つのブロックに分割され、各ブロックごとに冗長ロウ領域ＲＲＡが配置される。冗長カラム領域ＲＣＡは、左右４つのブロックの間に配置される。冗長ロウ領域ＲＲＡは、各ブロックの行方向に配置される。冗長カラム領域ＲＣＡはデータメモリ領域ＤＭＡａの列方向に配置される。
【００３０】
次に、図１に示すタグメモリ領域に配置されるタグメモリについて説明する。図２は、図１に示すタグメモリ領域に配置されるタグメモリの構成を示す図である。図２では、便宜上４本の通常カラムＣ１〜Ｃ４、１本のスペア（冗長）カラムＳＣを示しているが、各カラムの数はこの数に限定されるものではない。
【００３１】
図２を参照して、タグメモリは、行デコーダ１、ビット線周辺回路２、カラム救済回路３、列デコーダ４、メモリセルＭＣ、カラムＣ１〜Ｃ４、ＳＣ、ロウ（ワード線）Ｒ１〜Ｒｎ、トランスファーゲートとなるＮＭＯＳトランジスタＱ１〜Ｑ１０、データ入出力線ＩＯ、／ＩＯを含む。行デコーダ１、ビット線周辺回路２、列デコーダ４は、従来の半導体記憶装置に用いられるものと同様の回路であるため、詳細な説明を省略する。
【００３２】
カラム救済回路３は、ヒューズＦ１〜Ｆ５、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタから構成されるトランスミッションゲートＴＡ１〜ＴＡ４、ＴＢ１〜ＴＢ４、インバータＧ１〜Ｇ４、ＮＭＯＳトランジスタＱＮ１、抵抗Ｒ１を含む。
【００３３】
トランジスタＱ１およびＱ２の各ゲートはトランスミッションゲートＴＡ１と接続される。トランジスタＱ３およびＱ４の各ゲートはトランスミッションゲートＴＢ１およびＴＡ２と接続される。トランスミッションゲートＴＡ１およびＴＢ１は列デコーダ４と接続される。ヒューズＦ１の一端は電源電圧ＶＣＣと接続される。ヒューズＦ１の他端はトランスミッションゲートＴＡ１のＮＭＯＳトランジスタのゲートおよびトランスミッションゲートＴＢ１のＰＭＯＳトランジスタのゲートと接続され、さらに、インバータＧ１を介してトランスミッションゲートＴＡ１のＰＭＯＳトランジスタのゲートおよびトランスミッションゲートＴＢ１のＮＭＯＳトランジスタのゲートと接続される。以降同様に、ヒューズＦ２〜Ｆ４、インバータＧ２〜Ｇ４、トランスミッションゲートＴＡ２〜ＴＡ４、ＴＢ２〜ＴＢ４が接続される。ヒューズＦ４の一端はＮＭＯＳトランジスタＱＮ１と接続される。ＮＭＯＳトランジスタＱＮ１は接地電位ＶＳＳと接続される。抵抗Ｒ１の一端は電源電圧ＶＣＣと接続され、他端はヒューズＦ５と接続される。抵抗Ｒ１とヒューズＦ５の接続点はＮＭＯＳトランジスタＱＮ１のゲートと接続される。ヒューズＦ５の他端は接地電位ＶＳＳと接続される。
【００３４】
次に、上記のように構成されたカラム救済回路の動作について説明する。トランスミッションゲートＴＡ１〜ＴＡ４、ＴＢ１〜ＴＢ４は、列デコーダ４の出力信号線Ｙ１〜Ｙ４を不良メモリセルを含むカラム（不良カラム）が選択されないようにカラムＣ１〜Ｃ４、ＳＣへ接続する。トランスミッションゲートＴＡ１〜ＴＡ４、ＴＢ１〜ＴＢ４を制御するため、電圧供給パスＰが接地される。電圧供給パスＰは、その一方端が電源電圧ＶＣＣに接続され、他方端はＮＭＯＳトランジスタＱＮ１のドレインに接続される。電圧供給パスＰの一方端とＮＭＯＳトランジスタＱＮとの間に、カラムＣ１〜Ｃ４に対応してヒューズＦ１〜Ｆ４が直列に配置される。ＮＭＯＳトランジスタＱＮ１のゲートは、抵抗Ｒ１を介して電源電圧ＶＣＣに接続されるとともに、ヒューズＦ５を介して接地電位ＶＳＳに接続される。ＮＭＯＳトランジスタＱＮ１のソースは、接地電位ＶＳＳに接続される。抵抗Ｒ１は、ヒューズＦ５が導通状態のとき、電源からグランドにほとんど電流が流れないような値に設定される。
【００３５】
不良メモリセルが存在しない場合には、ヒューズＦ１〜Ｆ５は、すべて導通状態にある。この状態においては、ＮＭＯＳトランジスタＱＮ１はオフ状態にある。この結果、電圧供給パスＰは電源電圧ＶＣＣレベルに設定されるので、ノードＮ１〜Ｎ４はすべて“Ｈ”レベルにある。したがって、トランスミッションゲートＴＡ１〜ＴＡ４がオン状態となる。一方、トランスミッションゲートＴＢ１〜ＴＢ４はオフ状態となる。この結果、列デコーダ４の出力信号線Ｙ１〜Ｙ４は、それぞれカラムＣ１〜Ｃ４にトランスミッションゲートＴＡ１〜ＴＡ４を介して接続される。
【００３６】
次に、カラムＣ２上に不良メモリセルが存在した場合を考える。この場合、カラムＣ２に対応するヒューズＦ２が切断されるとともに、ヒューズＦ５が切断される。この結果、ＮＭＯＳトランジスタＱＮ１はオン状態となる。したがって、ノードＮ１〜Ｎ４の電位は、ノードＮ１が“Ｈ”レベル、ノードＮ２〜Ｎ４は“Ｌ”レベルに設定される。この結果、トランスミッションゲートＴＡ１、ＴＢ２〜ＴＢ４がオン状態となり、トランスミッションゲートＴＡ２〜ＴＡ４、ＴＢ１がオフ状態となる。したがって、列デコーダ４の出力信号線Ｙ１は、カラムＣ１にトランスミッションゲートＴＡ１を介して接続され、他の出力信号線Ｙ２〜Ｙ４はそれぞれＣ３、Ｃ４、ＳＣにトランスミッションゲートＴＢ２〜ＴＢ４を介して接続される。以上の動作により、不良メモリセルを含むカラムを救済することができる。また、この場合、不良救済によるアクセスペナルティはほとんど発生しない。
【００３７】
一方、図１に示すデータメモリ領域ＤＭＡａは、複数のメモリブロックに分割されている。図１ではメモリブロックの分割数は８となっているが、この数に限定されるものではない。各メモリブロック中には、データメモリ領域ＤＭＡａの不良部分救済のために、１または複数の冗長ロウが設けられている。また、データメモリ中の１ヶ所に集中して、１または複数の冗長カラムが設けられている。配置する場所はデータメモリ領域の中央となっているが、これに限定されるものではない。データメモリ領域における冗長救済方式は、救済効率のよいものが望ましい。たとえば、あるメモリブロックの不良メモリセルを別のメモリブロックの冗長メモリセルで救済できるといった冗長救済方式である。この冗長救済方式では、ロジックが複雑になるので、アクセスペナルティはシフトリダンダンシに比べると大きくなるが、たとえあるメモリブロックに不良が集中したとしても、他の複数のメモリブロックの冗長メモリセルを用いて救済できるので救済効率がよいという利点がある。
【００３８】
次に、図１に示すデータメモリ領域に配置されるデータメモリについてさらに詳細に説明する。図３は、図１に示すデータメモリ領域に配置されるデータメモリの構成を示す第１の図である。図３では、データメモリ領域における冗長ロウによる不良メモリセルの救済方法について説明する。
【００３９】
図３を参照して、データメモリは、置換回路１１ａ〜１１ｈ、ブロックセレクタ１２ａ〜１２ｈ、冗長ロウ１３ａ〜１３ｈ、冗長デコーダ１４ａ〜１４ｈ、メモリブロック１５ａ〜１５ｈ、Ｘデコーダ１６ａ〜１６ｈ、センスアンプおよびライトドライバ１７ａ〜１７ｈ、Ｙデコーダ１８ａ〜１８ｈ、通常メモリセル非選択回路１９、メインデコーダ２０を含む。
【００４０】
図３に示すように、データメモリ領域は、８つのメモリブロック１５ａ〜１５ｈに分割されている。それぞれのメモリブロックに対応して８つの置換回路１１ａ〜１１ｈと、１つの通常メモリセル非選択回路１９が設けられる。
【００４１】
次に、図３に示す置換回路について説明する。図４は、図３に示す置換回路の構成を示す図である。図４を参照して、置換回路１１は、冗長性選択回路１１１、アドレスプログラム回路１１２、ＡＮＤ回路Ｇ１１を含む。アドレスプログラム回路１１２には、アドレス信号ＡＤが入力される。冗長性選択回路１１１およびアドレスプログラム回路１１２はＡＮＤ回路Ｇ１１と接続される。ＡＮＤ回路Ｇ１１は入力した２つの信号の論理積を出力信号として出力する。
【００４２】
次に、図４に示す冗長性選択回路についてさらに詳細に説明する。図５は、図４に示す冗長性選択回路の構成を示す回路図である。図５を参照して、冗長性選択回路１１１は、ＭＯＳキャパシタＣ１１、高抵抗Ｒ１１、ヒューズＦ１１、ＰＭＯＳトランジスタＱ１１、Ｑ１２、ＮＭＯＳトランジスタＱ１３を含む。
【００４３】
ＭＯＳキャパシタＣ１１の一端は電源電圧ＶＣＣと接続され、他端はヒューズＦ１１と接続される。高抵抗Ｒ１１およびトランジスタＱ１１もＭＯＳキャパシタＣ１１と同様に接続される。ヒューズＦ１１の他端は接地電位ＶＳＳと接続される。トランジスタＱ１２の一端は電源電圧ＶＣＣと接続され、他端はトランジスタＱ１３と接続される。トランジスタＱ１３の他端は接地電位ＶＳＳと接続される。トランジスタＱ１１のゲートはトランジスタＱ１２およびＱ１３の接続点と接続される。トランジスタＱ１２およびＱ１３の各ゲートはヒューズＦ１１の一端と接続される。
【００４４】
冗長性非選択時には、ヒューズＦ１１が接続状態になっているので、ノードＮ１１の電位は接地レベルとなっている。一方、冗長性選択時には、ヒューズＦ１１が切断される。このとき電源が投入されると、電源電圧の上昇の度合が緩やかな場合には、高抵抗Ｒ１１に流れる電流によって、ノードＮ１１の電位が“Ｈ”に向かって上昇する。さらに、トランジスタＱ１１〜Ｑ１３により構成される正帰還回路により、ノードＮ１１の電位が完全な“Ｈ”に到達する。上記の動作により、冗長性非選択時には、冗長性選択回路１１１の出力信号は“Ｌ”となり、冗長性選択時の冗長性選択回路１１１の出力信号は“Ｈ”となる。
【００４５】
次に、図４に示すアドレスプログラム回路についてさらに詳細に説明する。図６は、図４に示すアドレスプログラム回路の構成を示す回路図である。
【００４６】
図６を参照して、アドレスプログラム回路１１２は、選択回路１１３、１１４、ＰＭＯＳトランジスタＱ４１〜Ｑ４８、ＮＭＯＳトランジスタＱ５１〜Ｑ５８を含む。
【００４７】
選択回路１１３は、ＭＯＳキャパシタＣ２１、高抵抗Ｒ２１、ＰＭＯＳトランジスタＱ２１、Ｑ２２、ヒューズＦ２１、ＮＭＯＳトランジスタＱ２３を含む。選択回路１１４は、ＭＯＳキャパシタＣ３１、高抵抗Ｒ３１、ＰＭＯＳトランジスタＱ３１、Ｑ３２、ヒューズＦ３１、ＮＭＯＳトランジスタＱ３３を含む。選択回路１１３および１１４は、図５に示す冗長性選択回路１１１と同様の構成を有し、同様の動作を行なうので以下その説明を省略する。
【００４８】
トランジスタＱ４１およびＱ５１には入力信号ＩＮ１が入力される。トランジスタＱ４１のゲートにはノードＮ２１の出力信号が入力される。トランジスタＱ５１のゲートにはノードＮ２２の信号が入力される。トランジスタＱ４１はトランジスタＱ４２と接続される。トランジスタＱ５１はトランジスタＱ５２と接続される。トランジスタＱ４２、Ｑ５２の他端は接続され、出力信号ＯＵＴが出力される。トランジスタＱ４２のゲートにはノードＮ３１の出力信号が入力される。トランジスタＱ５２のゲートにはノードＮ３２の出力信号が入力される。トランジスタＱ４５、Ｑ４６、Ｑ５５、Ｑ５６も上記と同様に接続される。また、トランジスタＱ４３、Ｑ５３、Ｑ４４、Ｑ５４は上記とほぼ同様に接続され、トランジスタＱ４３のゲートにはノードＮ２２の出力信号が入力され、トランジスタＱ５３のゲートにはノードＮ２１の出力信号が入力され、トランジスタＱ４４のゲートにはノードＮ３１の出力信号が入力され、トランジスタＱ５４のゲートにはノードＮ３２の出力信号が入力される。トランジスタＱ４７、Ｑ５７、Ｑ４８、Ｑ５８も同様である。
【００４９】
次に、上記のように構成されたアドレスプログラム回路におけるプログラム方法を説明する。入力信号ＩＮ１〜ＩＮ４としてそれぞれプリデコード信号Ｘ０・Ｘ１、Ｘ０・／Ｘ１、／Ｘ０・Ｘ１、／Ｘ０・／Ｘ１が入力されている場合を考える。ヒューズＦ２１およびＦ３１が接続状態のとき、ノードＮ２１およびＮ３１の電位は“Ｌ”であり、ノードＮ２２およびＮ３２の電位は“Ｈ”である。したがって、入力信号ＩＮ１のみが出力信号ＯＵＴして出力される。この結果、出力信号ＯＵＴとしてプリデコード信号Ｘ０・Ｘ１が出力される。たとえば、Ｘ０＝“Ｈ”、Ｘ１＝“Ｈ”のとき、出力信号ＯＵＴが“Ｈ”となる。この結果、Ｘ０＝Ｘ１＝“Ｈ”というアドレスがヒューズＦ２１およびＦ３１によりプログラムされたことになる。同様に、ヒューズＦ２１が切断され、ヒューズＦ３１が接続状態のとき、Ｘ０＝“Ｈ”、Ｘ１＝“Ｌ”というアドレスがプログラムされる。ヒューズＦ２１が接続状態で、ヒューズＦ３１が切断されているときは、Ｘ０＝“Ｌ”、Ｘ１＝“Ｈ”というアドレスがプログラムされる。さらに、ヒューズＦ２１およびＦ３１がともに切断されているときには、Ｘ０＝Ｘ１＝“Ｌ”というアドレスがプログラムされる。実際には、プログラムすべきアドレスは２以上あるので、図６に示すアドレスプログラム回路を複数個設け、それらの出力を図４に示すＡＮＤ回路Ｇ１１に入力する。
【００５０】
以上の動作により、置換回路１１は、冗長性非選択時には、“Ｌ”を出力する。一方、冗長性選択時には、置換回路１１に入力されるアドレスデコード信号が、アドレスプログラム回路１１２により予めプログラムされているアドレスと一致する場合にのみ“Ｈ”を出力し、一致しない場合には、“Ｌ”を出力する。
【００５１】
再び図３を参照して、メモリブロック１５ａ〜１５ｈに対応して、Ｘデコーダ１６ａ〜１６ｈ、Ｙデコーダ１８ａ〜１８ｈ、センスアンプおよびライトドライバ１７ａ〜１７ｈ、冗長ロウデコーダ１４ａ〜１４ｈ、冗長ロウ１３ａ〜１３ｈが設けられる。さらに、メインデコーダ２０が設けられる。
【００５２】
メインデコーダ２０は、外部から与えられるＸアドレス信号ＸＡをデコードし、デコードされた信号をＸデコーダ１６ａ〜１６ｈに与える。ブロックセレクタ１２ａ〜１２ｈは、外部から与えられるＺアドレス信号（ブロックアドレス信号）ＺＡに対応して、それぞれブロック選択信号ＢＳａ〜ＢＳｈを発生する。Ｘデコーダ１６ａ〜１６ｈの各々は、対応するブロック選択信号およびメインデコーダ２０の出力信号に応答して、対応するメモリブロック内の１本のワード線を選択する。Ｙデコーダ１８ａ〜１８ｈの各々は、外部から与えられるＹアドレス信号ＹＡに応答して、対応するメモリブロック内の１または複数のビット線対を選択する。
【００５３】
各置換回路１１ａ〜１１ｈから出力される冗長ワード線活性化信号ＬＮＥＤＲａ〜ＬＮＥＤＲｈは、冗長ロウデコーダ１４ａ〜１４ｈおよびブロックセレクタ１２ａ〜１２ｈに与えられる。たとえば、置換回路１１ａから出力される冗長ワード線活性化信号ＬＮＥＤＲａは、冗長ロウデコーダ１４ａおよびブロックセレクタ１２ａに与えられる。
【００５４】
すべての置換回路１１ａ〜１１ｈから出力される冗長ワード線活性化信号ＬＮＥＤＲａ〜ＬＮＥＤＲｈは通常メモリセル非選択回路１９に与えられる。通常メモリセル非選択回路１９は、ＯＲ回路Ｇ１０を含む。通常メモリセル非選択回路１９から出力されるデコーダ不活性化信号ＮＥＤＲは、すべてのブロックセレクタ１２ａ〜１２ｈとＸデコーダ１６ａ〜１６ｈに与えられる。
【００５５】
まず、いずれの冗長ロウ１３ａ〜１３ｈも使用されていない場合（冗長非選択状態）について説明する。この場合、冗長ワード線活性化信号ＬＮＥＤＲａ〜ＬＮＥＤＲｈが“Ｌ”となっている。この結果、通常メモリセル非選択回路１９から出力されるデコーダ不活性化信号ＮＥＤＲは“Ｌ”となる。したがって、ブロックセレクタ１２ａ〜１２ｈは活性状態となる。このとき、すべての冗長ロウデコーダ１４ａ〜１４ｈは非選択状態となる。
【００５６】
Ｚアドレス信号ＺＡに対応して、ブロック選択信号ＢＳａ〜ＢＳｈのうち１つが“Ｈ”（選択状態）となる。たとえば、ブロック選択信号ＢＳ１が“Ｈ”になると、Ｘデコーダ１６ａが選択状態となり、かつ、センスアンプおよびライトドライバ１７ａが活性状態となる。Ｘデコーダ１６ａは、メモリブロック１５ａ内の１つのワード線を選択し、そのワード線の電位を“Ｈ”に立上げる。この結果、選択されたワード線に接続されるメモリセルからそれぞれに対応するビット線対にデータが読出される。Ｙデコーダ１８ａは、メモリブロック１５ａ内の１または複数のビット線対を選択する。
【００５７】
読出動作時には、センスアンプおよびライトドライバ１７ａ内のセンスアンプが活性化される。この結果、選択されたビット線対上のデータがセンスアンプにより増幅され、データとして外部に出力される。また、書込動作時には、センスアンプおよびライトドライバ１７ａ内のライトドライバが活性化される。この結果、外部から与えられたデータが、選択されたビット線対に伝達され、選択されたワード線に接続されるメモリセルにデータが書込まれる。
【００５８】
次に、いずれかの冗長ロウが使用された場合について説明する。この場合、冗長ワード線活性化信号ＬＮＥＤＲａ〜ＬＮＥＤＲｈのうちいずれか１つが“Ｈ”となる。今、メモリブロック１５ｈに発生した不良メモリセルを含むワード線を冗長ロウ１３ａによって救済する場合を考える。
【００５９】
置換回路１１ａのアドレスプログラム回路には、メモリブロック１５ｈの置換されるべきワード線のアドレス（置換アドレス）が予めプログラムされる。
【００６０】
Ｘアドレス信号ＸＡおよびＺアドレス信号ＺＡにより指定されるアドレスが、置換回路１１ａ内のアドレスプログラム回路にプログラムされた置換アドレス（つまり、メモリブロック１５ｈの不良メモリセルを含むワード線のアドレス）と一致する場合には、冗長ワード線活性化信号ＬＮＥＤＲａが“Ｈ”となる。したがって、デコーダ不活性化信号ＮＥＤＲも“Ｈ”となる。この結果、すべてのＸデコーダ１６ａ〜１６ｈは非活性状態となる。
【００６１】
Ｚアドレス信号ＺＡは、本来、メモリブロック１５ｈを選択しているが、デコーダ不活性化信号ＮＥＤＲが“Ｈ”であるため、ブロック選択信号ＢＳｈは“Ｌ”となり、センスアンプおよびライトドライバ１７ｈは非活性状態となる。一方、冗長ワード線活性化信号ＬＮＥＤＲａが“Ｈ”であるため、ブロック選択信号ＢＳａは“Ｈ”となり、センスアンプおよびライトドライバ１７ａは活性状態となる。一方、冗長ワード線活性化信号ＬＮＥＤＲａが“Ｈ”であるので、冗長ロウデコーダ１４ａが活性状態となる。したがって、冗長ワード線が選択され、その冗長ワード線の電位が“Ｈ”となる。この結果、選択された冗長ワード線に接続されるメモリセルからビット線対にデータが読出される。Ｙデコーダ１８ａは、メモリセルアレイブロック１５ａ内のビット線対を選択する。
【００６２】
読出動作時には、センスアンプおよびライトドライバ１７ａ内のセンスアンプが活性化される。この結果、選択されたビット線対上のデータがセンスアンプにより増幅され、データとして外部へ出力される。書込動作には、センスアンプおよびライトドライバ１７ａ内のライトドライバが活性化される。この結果、外部から与えられたデータが選択されたビット線対に伝達され、選択された冗長ワード線に接続されるメモリセルにデータが書込まれる。
【００６３】
上記の動作により、各メモリブロック内のワード線を任意のブロックの冗長ワード線で置換することができるので、たとえ、あるブロックに不良が集中したとしても、他の複数のブロックの冗長ワード線で救済できるので、図３に示すデータメモリでは救済効率がよいという効果がある。
【００６４】
次に、データメモリの冗長カラムによる不良メモリセルの救済方法について説明する。図７は、図１に示すデータメモリ領域に配置されるデータメモリの構成を示す第２の図である。図７に示すデータメモリでは、図１に示すデータメモリのように、冗長カラムを複数本１ヶ所に設け、冗長メモリブロックとしている。
【００６５】
図７を参照して、データメモリは、置換回路２１ａ〜２１ｈ、冗長メモリブロック選択回路２２、冗長Ｘデコーダ２３、冗長メモリブロック２４、冗長センスアンプおよびライトドライバ２５、冗長Ｙデコーダ２６、マルチプレクサ２７、ブロックセレクタ２８、Ｘデコーダ２９、メモリブロック３０、センスアンプおよびライトドライバ３１、Ｙデコーダ３２、メインデコーダ３３を含む。
【００６６】
置換回路２１ａ〜２１ｈは冗長カラムの本数に対応して設けられ、図４に示す置換回路と同様の構成を有し、同様に動作する。この場合、冗長カラムの本数は８本としているので、置換回路も８個設けられている。図７では、複数の通常メモリブロックのうち１ブロックだけを図示している。この通常メモリブロックの不良メモリセルを冗長メモリブロックの冗長カラムで救済する場合について以下に説明する。
【００６７】
メモリブロック３０に対応して、Ｘデコーダ２９、Ｙデコーダ３２、センスアンプおよびライトドライバ３１が設けられる。また、冗長メモリブロック２４に対応して、冗長Ｘデコーダ２３、冗長Ｙデコーダ２６、冗長センスアンプおよびライトドライバ２５が設けられる。さらに、メインデコーダ３３およびマルチプレクサ２７が設けられる。
【００６８】
メインデコーダ３３は、外部から与えられるＸアドレス信号ＸＡをデコードし、デコードされた信号をＸデコーダ２９および冗長Ｘデコーダ２３に与えられる。ブロックセレクタ２８は、外部から与えられるＺアドレス信号（ブロックアドレス信号）ＺＡに応答して、ブロック選択信号ＢＳを発生する。Ｘデコーダ２９は、ブロック選択信号ＢＳおよびメインデコーダ３３の出力信号に応答して、メモリブロック３０のうちの１本のワード線を選択する。Ｙデコーダ３２は、外部から与えられるＹアドレス信号ＹＡに応答して、対応するメモリブロック内の１または複数のビット線対を選択する。
【００６９】
各置換回路２１ａ〜２１ｈは、外部から与えられるＹアドレス信号ＹＡおよびＺアドレス信号ＺＡに応答して、冗長カラム活性化信号ＬＮＥＤＣａ〜ＬＮＥＤＣｈをそれぞれ出力する。すべての置換回路２１ａ〜２１ｈから出力される冗長カラム活性化信号ＬＮＥＤＣａ〜ＬＮＥＤＣｈは、冗長Ｙデコーダ２６および冗長メモリブロック選択回路２２に与えられる。冗長メモリブロック選択回路２２はＯＲ回路Ｇ１１を含む。冗長メモリブロック選択回路２２から出力される冗長メモリブロック選択信号ＮＥＤＣは、冗長Ｘデコーダ２３、冗長センスアンプおよびライトドライバ２５、およびマルチプレクサ２７に与えられる。
【００７０】
まず、いずれの冗長カラムも使用されていない場合（冗長非選択時）について説明する。この場合、冗長カラム活性化信号ＬＮＥＤＣａ〜ＬＮＥＤＣｈが“Ｌ”となっている。したがって、冗長メモリブロック選択回路２２から出力される冗長メモリブロック選択信号ＮＥＤＣは“Ｌ”となる。この結果、冗長Ｘデコーダ２３は非選択状態となる。
【００７１】
Ｚアドレス信号ＺＡに対応して、ブロック選択信号ＢＳが“Ｈ”になると、Ｘデコーダ２９が選択状態となり、かつ、センスアンプおよびライトドライバ３１が活性状態となる。Ｘデコーダ２９は、メモリブロック３０内の１つのワード線を選択し、そのワード線の電位を“Ｈ”に立上げる。この結果、選択されたワード線に接続されるメモリセルからそれぞれに対応するビット線対にデータが読出される。Ｙデコーダ３２は、メモリブロック３０内の１または複数のビット線対を選択する。
【００７２】
読出動作時には、センスアンプおよびライトドライバ３１内のセンスアンプが活性化される。この結果、選択されたビット線対上のデータがセンスアンプにより増幅され、通常データバスＤＢに出力される。冗長メモリブロック選択信号ＮＥＤＣが“Ｌ”の場合には、マルチプレクサ２７により、通常データバスＤＢが選択され、外部にデータが出力される。
【００７３】
書込動作時には、センスアンプおよびライトドライバ３１内のライトドライバが活性化される。冗長メモリブロック選択信号ＮＥＤＣが“Ｌ”の場合には、マルチプレクサ２７により、通常データバスＤＢが選択され、外部から与えられたデータが、選択されたビット線対に伝達され、選択されたワード線に接続されるメモリセルにデータが書込まれる。
【００７４】
次に、いずれかの冗長カラムが使用される場合について説明する。この場合、冗長カラム活性化信号ＬＮＥＤＣａ〜ＬＮＥＤＣｈのうちいずれか１つが“Ｈ”になる。置換回路２１ａ内のアドレスプログラム回路に、メモリブロック３０の置換されるべきカラムのアドレス（置換アドレス）が予めプログラムされている場合を考える。Ｙアドレス信号ＹＡおよびＺアドレス信号ＺＡにより指定されるアドレスが、置換回路２１ａ内のアドレスプログラム回路にプログラムされた置換アドレス（つまり、メモリブロック３０の不良メモリセルを含むカラムのアドレス）と一致する場合には、冗長カラム活性化信号ＬＮＥＤＣａが“Ｈ”となる。したがって、冗長ブロック活性化信号ＮＥＤＣの“Ｈ”となる。この結果、冗長Ｘデコーダ２３および冗長センスアンプおよびライトドライバ２５は活性状態となる。
【００７５】
冗長Ｘデコーダ２３は、冗長メモリブロック２４内の１つのワード線を選択し、そのワード線の電位を“Ｈ”に立上げる。この結果、選択されたワード線に接続されるメモリセルからそれぞれに対応するビット線対にデータが読出される。冗長Ｙデコーダ２６は、冗長カラム活性化信号ＬＮＥＤＣａに対応するビット線対を選択する。選択されたビット線対上のデータがセンスアンプにより増幅され、冗長データバスＲＴＢに出力される。冗長ブロック活性化信号ＮＥＤＣが“Ｈ”の場合には、マルチプレクサ２７により、冗長データバスＲＤＢが選択され、外部にデータが出力される。
【００７６】
以上の動作により、メモリブロック内の不良メモリセルを冗長メモリブロックの冗長カラムで救済することが可能となる。
【００７７】
次に、タグメモリおよびデータメモリに用いられるメモリセルについて説明する。図８は、タグメモリに用いるメモリセルの構成を示す図であり、図９はデータメモリに用いるメモリセルの構成を示す図である。
【００７８】
図８を参照して、メモリセルＭＣａは、ＮＭＯＳトランジスタＱ６１〜Ｑ６４、ＰＭＯＳトランジスタＱ６５、Ｑ６６を含む。トランジスタＱ６１の一端はビット線ＢＬと接続され、他端はトランジスタＱ６５およびＱ６２と接続される。トランジスタＱ６５の他端は電源電圧ＶＣＣと接続される。トランジスタＱ６２の他端は接地電位ＶＳＳと接続される。トランジスタＱ６４の一端はビット線ＢＬと相補なビット線／ＢＬと接続される。トランジスタＱ６４の他端はトランジスタＱ６６およびＱ６３と接続される。トランジスタＱ６６の他端は電源電圧ＶＣＣと接続される。トランジスタＱ６３の他端は接地電位ＶＳＳと接続される。トランジスタＱ６１およびＱ６４のゲートはワード線ＷＬと接続される。トランジスタＱ６５およびＱ６２のゲートはトランジスタＱ６６とトランジスタＱ６３との接続点に接続される。トランジスタＱ６６およびＱ６３のゲートはトランジスタＱ６５とトランジスタＱ６２との接続点と接続される。以上の構成により、フルＣＭＯＳ型メモリセルが構成される。
【００７９】
次に、図９を参照して、メモリセルＭＣｂは、ＮＭＯＳトランジスタＱ７１〜Ｑ７４、高抵抗Ｒ７１、Ｒ７２を含む。トランジスタＱ７１の一端はビット線ＢＬと接続される。トランジスタＱ７１の他端は高抵抗Ｒ７１およびトランジスタＱ７２と接続される。高抵抗Ｒ７１の他端は電源電圧ＶＣＣと接続される。トランジスタＱ７２の他端は接地電位ＶＳＳと接続される。トランジスタＱ７４はビット線ＢＬと相補なビット線／ＢＬと接続される。トランジスタＱ７４の他端は高抵抗Ｒ７２およびトランジスタＱ７３と接続される。高抵抗Ｒ７２の他端は電源電圧ＶＣＣと接続される。トランジスタＱ７３の他端は接地電位ＶＳＳと接続される。トランジスタＱ７１およびＱ７４の各ゲートはワード線ＷＬと接続される。トランジスタＱ７２のゲートは高抵抗Ｒ７２とトランジスタＱ７３との接続点と接続される。トランジスタＱ７３のゲートは高抵抗Ｒ７１とトランジスタＱ７２との接続点と接続される。上記の構成により、高抵抗型メモリセルが構成される。
【００８０】
通常、同一デザインルールにおいては、図８に示すフルＣＭＯＳ型メモリセルのほうが図９に示す高抵抗型メモリセルよりも面積が２倍以上大きいという欠点がある一方、ソフトエラーに強く、動作電圧マージンも大きいという利点がある。したがって、データの高信頼性が要求されるタグメモリ部の低ソフトエラー化のために、タグメモリのメモリセルには、図８に示すフルＣＭＯＳ型メモリセルを用いる。一方、データメモリには誤り検出や誤り訂正用にパリティビットが付加される場合が多いので、ソフトエラー率が低い（良い）フルＣＭＯＳ型メモリセルよりも、チップ面積縮小のために面積の小さい図９に示す高抵抗型メモリセルを用いる。したがって、タグメモリの部分では、フルＣＭＯＳ型メモリセルを用いることによりデータの高信頼性を達成し、データメモリの部分では誤り検出や誤り訂正用のパリティビットによりデータの高信頼性を確保することが可能となる。一方、チップ面積の大部分を占めるデータメモリの部分において、メモリセルの面積が小さい高抵抗型メモリセルを用いることにより、チップ全体としてチップサイズを小さくすることができる。この結果、高信頼性かつ小チップサイズのキャッシュメモリを実現することが可能となる。
【００８１】
上記実施例では、タグメモリとデータメモリとで異なるメモリセルを用いたが、プロセス上の理由でタグメモリとデータメモリとでメモリセル同種類にしたい場合には、どちらも高抵抗型メモリセルを用いてもよい。ただし、タグメモリのメモリセルの面積をデータメモリのメモリセルの面積よりも大きくすることによって、タグメモリのメモリセルの記憶ノードＮ７１、Ｎ７２の容量（キャパシタンス）をデータメモリのメモリセルの記憶ノードＮ７１、Ｎ７２の容量より大きくし、タグメモリの低ソフトエラー化を図ることが望ましい。
【００８２】
次に、本発明の第２の実施例の半導体記憶装置について説明する。図１０は、本発明の第２の実施例の半導体記憶装置の構成を概略的に示す図である。
【００８３】
第１の実施例では、タグメモリ領域の不良救済のために１または複数の冗長カラムを設け、不良救済によるアクセスペナルティが少ないシフトリダンダンシを用いたが、図１０に示す第２の実施例のように１または複数の冗長ロウを設けてもよい。図１０に示す第２の実施例では、タグメモリ領域ＴＭＡｂの不良部分の救済のために１または複数の冗長ロウを冗長ロウ領域ＴＲＲＡに設け、不良救済によるアクセスペナルティが少ないシフトリダンダンシを用いた例を示している。
【００８４】
次に、図１０に示すタグメモリ領域に配置されるタグメモリについて説明する。図１１は、図１０に示すタグメモリ領域に配置されるタグメモリの構成を示すずである。
【００８５】
図１１を参照して、タグメモリは、行デコーダ４１、ビット線周辺回路４２、ロウ救済回路４３、列デコーダ４４、メモリセルＭＣ、カラムＣ１〜Ｃｎ、ロウＲ１〜Ｒ４、ＳＲ、ＮＭＯＳトランジスタからなるトランスファーゲートＱ８１〜Ｑ８８を含む。ロウ救済回路４３は、トランスミッションゲートＴＡ２１〜ＴＡ２４、ＴＢ２１〜ＴＢ２４、インバータＧ２１〜Ｇ２４、ヒューズＦ２１〜Ｆ２５、高抵抗Ｒ２１、ＮＭＯＳトランジスタＱＮ２１を含む。
【００８６】
図１１に示すタグメモリは、説明を容易にするため、４本の通常ロウＲ１〜Ｒ４と、１本のスペア（冗長）ロウＳＲを示しているが、通常ロウの数およびスペアロウの数はいずれもこの数に限定されるものではない。
【００８７】
図１１に示すタグメモリの動作は図２に示すタグメモリの動作とほぼ同様である。つまり、列方向の救済動作が行方向の救済動作に変わるだけで実質的動作はほぼ同様である。また、トランスミッションゲートＴＡ２１〜ＴＡ２４、ＴＢ１〜ＴＢ２４の後段にバッファを挿入してもよい。この場合、ワード線をさらに高速に駆動することが可能となる。
【００８８】
次に、本発明の第３の実施例の半導体記憶装置について説明する。図１２は、本発明の第３の実施例の半導体記憶装置の構成を概略的に示す図である。図１２に示す半導体記憶装置と図１に示す半導体記憶装置とで異なる点は、データメモリ領域ＴＭＡｂにおいて、各ブロックごとに冗長カラム領域ＲＣＡが設けられている点である。この場合でも、上記の第１実施例と同様の各回路を用いることにより、同様の効果を得ることができる。
【００８９】
次に、本発明の第４の実施例の半導体記憶装置について説明する。図１３は、本発明の第４の実施例の半導体記憶装置の構成を概略的に示す図である。図１３に示す半導体記憶装置と図１０に示す半導体記憶装置とで異なる点は、データメモリ領域ＤＭＡｂにおいて、各ブロックごとに冗長カラム領域ＲＣＡが設けられる点である。その他の点は、図１０に示す半導体記憶装置と同様であるので以下その説明を省略する。第４の実施例でも、第１および第２の実施例と同様の回路を用いることにより同様の効果を得ることができる。
【００９０】
また、上記第３および第４の実施例では、データメモリ領域において同一のパターンを複数繰返すことによりデータメモリを形成することができるので、製造時の歩留りを向上することが可能となる。
【００９１】
上記各実施例では、タグメモリ領域の不良メモリセルの救済には救済の効率があまりよくなくてもアクセスペナルティが少ない冗長救済方式を用いる一方、データメモリ領域の不良メモリセルの救済には多少アクセスペナルティはあっても救済効率の高い冗長救済方式を用いることにより、高歩留りのキャッシュメモリを提供することが可能となる。したがって、タグメモリのアクセスタイムをデータメモリのアクセスタイムに比べて遅れることなしに、タグメモリの歩留り、ひいてはキャッシュメモリの歩留りを向上させることができ、さらに、タグメモリの低ソフトエラー化によって、キャッシュメモリの高信頼性化を実現することが可能となる。
【００９２】
また、上記実施例では、キャッシュメモリについて述べたが、他の半導体記憶装置でも本発明を同様に適用することができ、同様の効果を得ることができる。
【００９３】
【発明の効果】
請求項１ないし請求項４記載の半導体記憶装置においては、データメモリとタグメモリで異なる冗長救済方式によりメモリセルの不良を救済することができるので、各メモリごとに不良メモリセルの最適な救済を行なうことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置の構成を概略的に示す図である。
【図２】図１に示すタグメモリ領域に配置されるタグメモリの構成を示す図である。
【図３】図１に示すデータメモリ領域に配置されるタグメモリの構成を示す第１の図である。
【図４】図３に示す置換回路の構成を示す図である。
【図５】図４に示す冗長性選択回路の構成を示す回路図である。
【図６】図４に示すアドレスプログラム回路の構成を示す回路図である。
【図７】図１に示すデータメモリ領域に配置されるデータメモリの構成を示す第２の図である。
【図８】タグメモリに用いるメモリセルの構成を示す図である。
【図９】データメモリに用いるメモリセルの構成を示す図である。
【図１０】本発明の第２の実施例の半導体記憶装置の構成を概略的に示す図である。
【図１１】図１０に示すタグメモリ領域に配置されるタグメモリの構成を示す図である。
【図１２】本発明の第３の実施例の半導体記憶装置の構成を概略的に示す図である。
【図１３】本発明の第４の実施例の半導体記憶装置の構成を概略的に示す図である。
【図１４】従来のメモリの階層構造を示す図である。
【図１５】従来の半導体記憶装置の構成を概略的に示す図である。
【図１６】従来の半導体記憶装置の論理的な構成を示す図である。
【図１７】図１６に示す半導体記憶装置のメモリブロックの構成を示す図である。
【符号の説明】
ＣＭａ  キャッシュメモリ、ＤＭＡａ  データメモリ領域、ＴＭＡａ  タグメモリ領域、ＲＲＡ  冗長ロウ領域、ＲＣＡ  冗長カラム領域、ＴＲＣＡ  冗長カラム領域。
【図１】
0003553138.tif 000002
【図２】
0003553138.tif 000003
【図３】
0003553138.tif 000004
【図４】
0003553138.tif 000005
【図５】
0003553138.tif 000006
【図６】
0003553138.tif 000007
【図７】
0003553138.tif 000008
【図８】
0003553138.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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