【誤訳訂正書】
【提出日】平成29年3月27日(2017.3.27)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
複数のファブリックパケットのそれぞれを、ヘッドデータ単位を含む第１のデータ単位を含み、後に複数のボディーデータ単位が続き、テールデータ単位を含む最後のデータ単位で終了する、複数の異なるタイプのデータ単位に分割し、
複数のファブリックパケットから分割された複数のデータ単位がインターリーブされた、インターリーブ済みの複数のデータ単位の送信ストリームを生成するための回路およびロジックを備え、
各ボディーデータ単位は、ボディーデータ単位であることを示す表示、およびデータペイロードから構成され、各データ単位は、予め定められた固定サイズを有し、各ファブリックパケットは、それぞれのメッセージに対応するデータを含む、装置。
【請求項２】
前記装置は、
前記複数のファブリックパケットのそれぞれから分割された前記複数のデータ単位を、前記複数のファブリックパケットのそれぞれに割り当てられた優先度レベルに関連させ、
より高い優先度を有する複数のデータ単位のストリームが、インターリーブ済みの複数のデータ単位の前記送信ストリームにおいてより低い優先度を有する複数のデータ単位のストリームへとインターリーブされるように、ダイナミックファブリックパケット先取りを促すための回路およびロジックを更に備える、請求項１に記載の装置。
【請求項３】
前記装置は、
連続的に高くなる複数の優先度レベルを有する複数のデータ単位の送信が、複数のレベルのインターリーブを有する入れ子の形で複数のデータ単位の送信を先取りする、複数のレベルのファブリックパケット先取りを促すための回路およびロジックを更に備える、請求項２に記載の装置。
【請求項４】
前記装置は、複数の仮想レーン（ＶＬ）バッファに割り当てられたバッファ空間を有する送信バッファを更に備え、
前記複数のＶＬバッファのそれぞれは、各仮想レーンに関連し、
前記装置は、
前記複数の仮想レーンおよび関連する複数のＶＬバッファのそれぞれに対する優先度レベルを割り当て、
前記複数のファブリックパケットのそれぞれに割り当てられた仮想レーンを検出し、
前記複数のデータ単位が分割される前記ファブリックパケットに割り当てられた前記仮想レーンに基づいて、ＶＬバッファに複数のデータ単位をバッファ処理し、
第１のＶＬバッファが送信する準備のできた複数のデータ単位をバッファ処理したことを検出し、
前記第１のＶＬバッファに対する複数のデータ単位をプルし、前記複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加し、
前記第１のＶＬバッファから複数のデータ単位を追加する間に、前記第１のＶＬバッファよりも高い優先度レベルを有する第２のＶＬバッファが送信する準備ができた複数のデータ単位をバッファ処理したことを検出し、
前記第１のＶＬバッファからの複数のデータ単位のプルを停止すること、および、
前記第２のＶＬバッファから複数のデータ単位をプルし、前記複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加することにより、
前記第１のＶＬバッファよりも高い優先度レベルを有する第２のＶＬバッファが送信する準備ができた複数のデータ単位をバッファ処理したことを前記検出することに応答して、前記第２のＶＬバッファからの複数のデータ単位の送信を優先して、前記第１のＶＬバッファにおける複数のデータ単位の送信を先取りする回路およびロジックを更に備える、請求項２または３に記載の装置。
【請求項５】
前記装置は、
第１の仮想レーンおよび第３の仮想レーンに対する同一の優先度レベルを割り当て、
第１のファブリックパケットから分割された複数のデータ単位を、前記第１のＶＬバッファにバッファ処理し、第３のファブリックパケットから分割された複数のデータ単位を、前記第３の仮想レーンに関連する第３のＶＬバッファにバッファ処理し、
前記第１のＶＬバッファに対する複数のデータ単位をプルし、前記複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加し、
前記第１のＶＬバッファからの複数のデータ単位を追加する間に、前記第１のＶＬバッファにおける前記第１のファブリックパケットから分割された複数のデータ単位の利用可能性におけるバブルを検出し、
前記第３のＶＬバッファにおける複数のデータ単位が送信する準備ができていることを検出し、
前記バブルおよび前記第３のＶＬバッファにおける複数のデータ単位が送信する準備ができていることを検出することに応答して、前記第３のＶＬバッファから複数のデータ単位をプルし、前記複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加することにより、インターリーブ済みの複数のデータ単位の前記送信ストリームにおける前記第３のＶＬバッファの複数のデータ単位の送信をインターリーブするための回路およびロジックを更に備える、請求項４に記載の装置。
【請求項６】
インターリーブ済みの前記複数のデータ単位は、少なくとも３つのファブリックパケットから分割されたインターリーブ済みの複数のデータ単位を含み、
インターリーブ済みの前記複数のデータ単位は、少なくとも２つのレベルを有する入れ子の形でインターリーブされる、請求項１〜５のいずれか１項に記載の装置。
【請求項７】
前記装置は、複数の仮想レーン（ＶＬ）バッファの各々に割り当てられたバッファ空間を含む送信バッファを有する送信ポートを更に備え、
各ＶＬバッファは、各仮想レーンに関連し、
前記送信ポートは、
第１のファブリックパケットから分割された複数のデータ単位を、第１のＶＬバッファにバッファ処理し、
第２のファブリックパケットから分割された複数のデータ単位を第２のＶＬバッファにバッファ処理し、
前記第１のＶＬバッファからの、前記第１のファブリックパケットから分割された前記複数のデータ単位の少なくとも一部分を含む複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加し、
前記第２のＶＬバッファからの、前記第２のファブリックパケットから分割された前記複数のデータ単位の少なくとも一部分を含む複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加することにより、前記第２のファブリックパケットから分割された複数のデータ単位を、前記第１のファブリックパケットとインターリーブするための回路およびロジックを更に備える、
請求項１〜６のいずれか１項に記載の装置。
【請求項８】
前記装置は、
前記第２のファブリックパケットから分割された最後のデータ単位が追加されるまで、前記第２のＶＬバッファからの複数のデータ単位を複数のデータ単位の前記送信ストリームに継続して追加し、
前記第１のファブリックパケットから分割された前記最後のデータ単位が追加されるまで、前記第１のＶＬバッファからの複数のデータ単位をインターリーブ済みの複数のデータ単位の前記送信ストリームへと追加することを再開する回路およびロジックを更に備える、請求項７に記載の装置。
【請求項９】
前記装置は、
第３のファブリックパケットから分割された複数のデータ単位を第３のＶＬバッファにバッファ処理し、
前記第２のファブリックパケットから分割された前記複数のデータ単位の少なくとも一部分がインターリーブ済みの複数のデータ単位の前記送信ストリームに追加された後、前記第３のＶＬバッファからの、前記第３のファブリックパケットから分割された前記複数のデータ単位の少なくとも一部分を含む複数のデータ単位を、インターリーブされた複数のデータ単位の前記送信ストリームに追加することにより、前記第３のファブリックパケットから分割された複数のデータ単位を、前記第１のファブリックパケットおよび前記第２のファブリックパケットとインターリーブするための回路およびロジックを更に備える、
請求項７または８に記載の装置。
【請求項１０】
前記装置は、
複数のデータ単位がプルされて、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加される前記複数のＶＬバッファの順序を追跡して、少なくとも１つの入れ子のレベルのインターリーブを有するインターリーブ済みの複数のデータ単位の送信ストリームを生成する回路およびロジックを更に備える、請求項７〜９のいずれか１項に記載の装置。
【請求項１１】
複数のデータ単位がプルされて、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加される前記複数のＶＬバッファの前記順序は、ＶＬスタックおよびＶＬレジスタを用いることにより追跡され、
前記ＶＬレジスタは、現在の複数のＶＬバッファデータ単位がプルされていることを識別するＶＬ表示を格納するべく用いられ、新しいレベルのインターリーブが、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加される場合、前記複数のデータ単位がプルされるＶＬバッファの前記仮想レーンは、前記ＶＬレジスタに格納され、前記ＶＬレジスタにおける前記ＶＬ表示が前記ＶＬスタックにプッシュされ、前記新しいレベルのインターリーブが完了すると、前記ＶＬスタックの前記ＶＬ表示は、前記ＶＬレジスタへとポップされる、請求項１０に記載の装置。
【請求項１２】
前記装置は、
ＶＬマーカの後の複数のデータ単位に関連する仮想レーンを識別する表示の使用を含む、前記ＶＬマーカを含む制御データ単位を生成し、
前記ＶＬマーカをインターリーブ済みの複数のデータ単位の前記送信ストリームに追加する回路およびロジックを更に備え、
前記ＶＬレジスタは、前記ＶＬマーカの表示により更新され、更新されるその前の前記ＶＬレジスタの表示は、前記ＶＬスタックにプッシュされる、請求項１１に記載の装置。
【請求項１３】
前記ＶＬマーカの表示が前記スタック内にあるか否かを検出することと、
前記ＶＬマーカの表示が前記スタック内にある場合に、前記ＶＬマーカの表示を前記スタックからプルすることとを更に含む、請求項１２に記載の装置。
【請求項１４】
複数のデータ単位の複数のグループは、固定数のデータ単位を含むリンクパケットにバンドルされ、
各リンクパケットは、１つのリンク転送分の寿命を有する、請求項１〜１３のいずれか１項に記載の装置。
【請求項１５】
受信ポートおよび受信バッファを備えた装置であって、
前記受信バッファにおけるバッファ空間は、複数の仮想レーン（ＶＬ）バッファに対して割り当てられ、
各ＶＬバッファは、それぞれの仮想レーンに対して割り当てられ、
前記装置は、
インターリーブ済みの複数のデータ単位の送信済みのストリームを受信し、
インターリーブ済みの複数のデータ単位の前記送信済みのストリームにおける複数のデータ単位の各グループに関連する仮想レーンを判断し、複数のデータ単位の当該グループが関連する前記仮想レーンに対して割り当てられた前記ＶＬバッファに、複数のデータ単位の各グループに対する複数のデータ単位をバッファ処理することにより、インターリーブ済みの複数のデータ単位の送信済みの前記ストリームから複数のデータ単位を分離して、同一のファブリックパケットから互いに分割された複数のデータ単位を、受信バッファにバッファ処理する回路およびロジックを備え、
複数のデータ単位のそれぞれは、関連するファブリックパケットからのデータの分割された一部を含み、
各ファブリックパケットは、ヘッドデータ単位を含む第１のデータ単位を含み、後に複数のボディーデータ単位が続き、テールデータ単位を含む最後のデータ単位で終了する、複数の異なるタイプのデータ単位に分割され、
各ボディーデータ単位は、ボディーデータ単位であることを示す表示、およびデータペイロードから構成され、各データ単位は、予め定められた固定サイズを有し、各ファブリックパケットは、仮想レーンに関連する、装置。
【請求項１６】
前記受信ポートは、
各データ単位のタイプを検出し、
第１の仮想レーンに関連するヘッドデータ単位を検出することにより、複数のデータ単位の第１のグループの第１のデータ単位を検出し、
前記第１の仮想レーンに関連する第１のＶＬバッファに複数のデータ単位の前記第１のグループの複数のデータ単位をバッファ処理し、
前記第１の仮想レーンに関連するテール単位を受信する前に、第２の仮想レーンに関連するヘッドデータ単位が受信されたことを検出することにより、複数のデータ単位のインターリーブ済みのグループの第１のデータ単位を検出し、
前記第２の仮想レーンに関連する第２のＶＬバッファにおける複数のデータ単位の前記インターリーブ済みのグループの複数のデータ単位をバッファし、
前記第２の仮想レーンに関連するテール単位を検出することにより、複数のデータ単位の前記インターリーブ済みのグループの終了を検出し、
前記第２の仮想レーンに関連する前記テール単位の後の前記データ単位を、複数のデータ単位の次のグループの前記第１のデータ単位を規定するものとして検出し、
複数のデータ単位の前記次のグループの前記第１のデータ単位がヘッドデータ単位、本体データ単位、またはテールデータ単位であるかに基づいて、複数のデータ単位の前記次のグループの前記複数のデータ単位に関連する仮想レーンを決定する回路およびロジックを更に有する、請求項１５に記載の装置。
【請求項１７】
複数のデータ単位の前記インターリーブ済みの複数のグループは、少なくとも３つのファブリックパケットから分割された複数のデータ単位の複数のグループを含み、
複数のデータ単位の前記インターリーブ済みの複数のグループは、少なくとも２つのレベルを有する入れ子の形でインターリーブされる、請求項１５または１６に記載の装置。
【請求項１８】
前記受信ポートは、
複数のデータ単位の送信済みの前記ストリームにおいて受信されたときのデータの複数のグループに関連する前記複数の仮想レーンの順序を追跡し、
複数のデータ単位の各グループにおけるどの複数のＶＬバッファデータ単位がバッファ処理されるべきかを決定するべく、追跡された前記順序を使用する回路およびロジックを更に有する、請求項１７に記載の装置。
【請求項１９】
前記複数の仮想レーンの順序は、ＶＬスタックおよびＶＬレジスタを用いることにより追跡され、
前記ＶＬレジスタは、現在の複数のＶＬバッファデータ単位がバッファ処理されていることを識別するＶＬ表示を格納するべく用いられ、
新しいレベルのインターリーブがインターリーブ済みの複数のデータ単位の送信済みの前記ストリームにおいて検出された場合、複数のデータ単位のインターリーブ済みの前記グループに関連する前記仮想レーンは、前記ＶＬレジスタに格納され、前記ＶＬ表示は、前記ＶＬスタックにプッシュされ、
前記新しいレベルのインターリーブが完了すると、前記スタックの前記ＶＬ表示は、前記ＶＬレジスタへとポップされる、請求項１７または１８に記載の装置。
【請求項２０】
前記装置は、
ＶＬマーカの後の複数のデータ単位に関連する仮想レーンを識別する表示の使用を含む、ＶＬマーカを含むインターリーブされた複数のデータ単位の送信済みの前記ストリームにおいて制御データ単位を検出し、
前記ＶＬマーカの表示により前記ＶＬレジスタを更新し、
更新された前記ＶＬレジスタの表示を前記ＶＬスタックにプッシュするための、回路およびロジックを有する送信ポートを更に備える、請求項１９に記載の装置。
【請求項２１】
前記ＶＬマーカの表示が前記スタック内にあるか否かを検出することと、
前記ＶＬマーカの表示が前記スタック内にある場合に、前記ＶＬマーカの表示を前記スタックからプルすることとを更に含む、請求項２０に記載の装置。
【請求項２２】
インターリーブ済みの複数のデータ単位の送信済みの前記ストリームにおける複数のシーケンシャルなデータ単位の複数のグループは、固定数のデータ単位を含む複数のリンクパケットにバンドルされ、
前記複数のリンクパケットの一部は、少なくとも２つのファブリックパケットからの複数のデータ単位を含み、
各リンクパケットは、１つのリンク転送分の寿命を有する、請求項１５〜２１のいずれか１項に記載の装置。
【請求項２３】
リンクインターフェースがリンクインターフェースピアに通信可能に結合されるリンクを含むシステムに取り付けられる前記リンクインターフェースを備え、
前記リンクインターフェースは、
複数のファブリックパケットのそれぞれを、ヘッドデータ単位を含む第１のデータ単位を含み、後に複数のボディーデータ単位が続き、テールデータ単位を含む最後のデータ単位で終了する、複数の異なるタイプのデータ単位に分割し、
複数のファブリックパケットから分割された複数のデータ単位がインターリーブされる、インターリーブ済みの複数のデータ単位の送信ストリームを生成し、
前記リンクインターフェースピアに向かう前記リンクにアウトバウンドされたインターリーブ済みの複数のデータ単位の前記送信ストリームを送信し、
前記リンクインターフェースピアから送信されたインターリーブ済みの複数のデータ単位の送信済みのストリームを受信し、
複数のデータ単位を、インターリーブ済みの複数のデータ単位の送信済みの前記ストリームから分離し、受信バッファに同一のファブリックパケットから互いに分割された複数のデータ単位をバッファ処理するための回路およびロジックを有し、
各ボディーデータ単位は、ボディーデータ単位であることを示す表示、およびデータペイロードから構成され、各データ単位は、予め定められた固定サイズを有し、各ファブリックパケットは、それぞれのメッセージに対応するデータを搬送し、
複数のデータ単位のぞれぞれは、関連するファブリックパケットからのデータの分割された一部を含み、
インターリーブ済みの複数のデータ単位の送信済みの前記ストリームは、送信済みの前記ストリームにおいてインターリーブされる複数のデータ単位を含む、装置。
【請求項２４】
インターリーブ済みの前記複数のデータ単位の前記送信ストリームにおけるインターリーブ済みの複数のデータ単位は、少なくとも３つのファブリックパケットから分割されたインターリーブ済みの複数のデータ単位を含み、
インターリーブ済みの複数のデータ単位の前記送信ストリームは、少なくとも２つのレベルを有する入れ子の形でインターリーブされる、請求項２３に記載の装置。
【請求項２５】
複数のファブリックパケットのそれぞれから分割された前記複数のデータ単位を、前記ファブリックパケットに割り当てられた優先度レベルに関連させ、
より高い優先度を有する複数のデータ単位のストリームが、インターリーブ済みの複数のデータ単位の前記送信ストリームにおいてより低い優先度を有する複数のデータ単位のストリームへとインターリーブされるように、より高い優先度レベルを有する複数のデータ単位の送信がより低い優先度レベルを有する複数のデータ単位の送信を先取りする、ファブリックパケット先取りを促し、
連続的に高くなる優先度レベルを有する複数のデータ単位の送信が、複数のレベルのインターリーブを有する入れ子の形で複数のデータ単位の送信を先取りする、複数のレベルのファブリックパケット先取りを促す、回路およびロジックを更に備える、請求項２３または２４に記載の装置。
【請求項２６】
前記リンクインターフェースは、複数の仮想レーン（ＶＬ）ファーストインファーストアウト（ＦＩＦＯ）バッファの各々に割り当てられたバッファ空間を有する送信バッファを更に含み、
各ＶＬ  ＦＩＦＯバッファは、各仮想レーンに関連し、
前記リンクインターフェースは、
複数のそれぞれの仮想レーンおよび関連するＶＬ  ＦＩＦＯバッファに対する優先度レベルを割り当て、
複数のそれぞれのファブリックパケットに割り当てられた仮想レーンを検出し、
前記複数のデータ単位が分割される前記ファブリックパケットに割り当てられた前記仮想レーンに基いて、複数のデータ単位をＶＬ  ＦＩＦＯバッファにバッファ処理し、
第１のＶＬ  ＦＩＦＯバッファが送信する準備のできた複数のデータ単位をバッファ処理したことを検出し、
前記第１のＶＬ  ＦＩＦＯバッファに対する複数のデータ単位をプルし、前記複数のデータ単位を、複数のデータ単位の送信された前記ストリームに追加し、
前記第１のＶＬ  ＦＩＦＯバッファから複数のデータ単位を追加する間に、前記第１のＶＬ  ＦＩＦＯバッファよりも高い優先度レベルを有する第２のＶＬ  ＦＩＦＯバッファが送信する準備ができた複数のデータ単位をバッファ処理したことを検出し、
前記第１のＶＬ  ＦＩＦＯバッファからの複数のデータ単位のプルを停止し、
前記第２のＶＬ  ＦＩＦＯバッファから複数のデータ単位をプルし、前記複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加することにより、
前記第１のＶＬ  ＦＩＦＯバッファよりも高い優先度レベルを有する第２のＶＬ  ＦＩＦＯバッファが送信する準備ができた複数のデータ単位をバッファ処理したことを前記検出することに応答して、前記第２のＶＬ  ＦＩＦＯバッファからの複数のデータ単位の送信のために、前記第１のＶＬ  ＦＩＦＯバッファにおける複数のデータ単位の送信を先取りする回路およびロジックを更に備える、請求項２５に記載の装置。
【請求項２７】
前記リンクインターフェースは、複数の仮想レーン（ＶＬ）ファーストインファーストアウト（ＦＩＦＯ）バッファに割り当てられたバッファ空間を有する送信バッファを更に含み、
各ＶＬ  ＦＩＦＯバッファは、各仮想レーンに関連し、
前記リンクインターフェースは、
第１のファブリックパケットから分割された複数のデータ単位を、第１のＶＬ  ＦＩＦＯバッファにバッファ処理し、
第２のファブリックパケットから分割された複数のデータ単位を、第２のＶＬ  ＦＩＦＯバッファにバッファ処理し、
前記第１のＶＬ  ＦＩＦＯバッファからの、前記第１のファブリックパケットから分割された前記複数のデータ単位の少なくとも一部分を含む複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加し、
前記第２のＶＬ  ＦＩＦＯバッファからの、前記第２のファブリックパケットから分割された前記複数のデータ単位の少なくとも一部分を含む複数のデータ単位を、インターリーブ済みの複数のデータ単位の前記送信ストリームに追加することにより、前記第１のファブリックパケットと前記第２のファブリックパケットから分割された複数のデータ単位をインターリーブする回路およびロジックを更に備える、
請求項２３〜２６のいずれか１項に記載の装置。
【請求項２８】
前記受信バッファにおけるバッファ空間は、複数の仮想レーン（ＶＬ）ファーストインファーストアウト（ＦＩＦＯ）バッファに対して割り当てられ、
各ＶＬ  ＦＩＦＯバッファは、各仮想レーンに対して割り当てられ、
前記装置は、
インターリーブ済みの複数のデータ単位の送信済みの前記ストリームにおける複数のデータ単位に関連する仮想レーンを決定し、
前記複数のデータ単位が関連する前記仮想レーンに対して割り当てられた前記ＶＬ  ＦＩＦＯバッファに、複数のデータ単位をバッファ処理するための回路およびロジックを有する送信ポートを更に備える、請求項２３〜２７のいずれか１項に記載の装置。
【請求項２９】
前記インターリーブ済みの複数のデータ単位は、少なくとも３つのファブリックパケットから分割された複数のデータ単位を含み、
前記インターリーブ済みの前記複数のデータ単位は、少なくとも２つのレベルを有する入れ子の形でインターリーブされ、
前記リンクインターフェースは、
複数のデータ単位の送信済みの前記ストリームにおいて受信されたときの複数のデータ単位に関連する前記複数の仮想レーンの順序を追跡し、
どの複数のＶＬ  ＦＩＦＯバッファデータ単位がバッファ処理されるべきかを決定するべく、追跡された前記順序を使用するための回路およびロジックを更に有する、請求項２８に記載の装置。
【請求項３０】
前記装置は、前記リンクインターフェースが集積されるホストファブリックインターフェースを有するホストインターフェースチップを備え、
前記ホストファブリックインターフェースは、
送信ポートに結合され、少なくとも１つの送信バッファを含む送信エンジンと、
受信ポートに結合され、少なくとも１つの受信バッファを含む受信エンジンと、
前記送信エンジンおよび前記受信エンジンの各々に結合された周辺構成要素相互接続エクスプレス（ＰＣＩｅ）インターフェースとを更に含む、請求項２３〜２９のいずれか１項に記載の装置。
【請求項３１】
前記装置は、システムオンチップ（ＳｏＣ）を備え、
前記システムオンチップは、
送信ポートに結合され、少なくとも１つの送信バッファを含む送信エンジン、
受信ポートに結合され、少なくとも１つの受信バッファを含む受信エンジン、および
前記送信エンジンおよび前記受信エンジンの各々に結合された周辺構成要素相互接続エクスプレス（ＰＣＩｅ）インターフェースを有し、前記リンクインターフェースが集積されるホストファブリックインターフェースと、
前記ホストファブリックインターフェース上でＰＣＩｅインターフェースに結合された前記ＰＣＩｅインターフェースを含むプロセッサとを有する、請求項２３〜３０のいずれか１項に記載の装置。
【請求項３２】
送信ポートを更に備える、請求項１に記載の装置。
【請求項３３】
前記回路およびロジックは、リンクにアウトバウンドされた前記送信ストリームを送信する、請求項１に記載の装置。
【請求項３４】
送信ポートおよび受信ポートを更に備える、請求項２３に記載の装置。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】発明の名称
【訂正方法】変更
【訂正の内容】
【発明の名称】装置
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００６４
【訂正方法】変更
【訂正の内容】
【００６４】
図１４の例において、フリット１４００の順序付けられたリストは、様々なＶＬに格納された複数のファブリックパケットからの複数のフリットが、複数のフリットの送信ストリームに追加される順序を表す（または任意選択で、受信ポートにおいて受信されるフリットストリームにおける複数のフリットの順序を示す）。以下の説明は、複数のフリットが、複数のＬＴＰにバンドルされるアウトバウンドストリームに追加される（つまり、ＬＴＰがファブリックに「注入される）フリットストリームの生成に関する。アクティブなＶＬを識別する表示は、アクティブなＶＬレジスタ１４０２において様々な状態で図示されている。初期状態下で、ＶＬ０に対応する表示はアクティブなＶＬレジスタ１４０２に格納され、仮想レーンＶＬ０（ＶＬ０  ＦＰと呼ばれる）についてバッファ処理された次のファブリックパケットから、複数のフリットが追加されることを示す。従って、ＶＬ０  ＦＰに対する初めの２つのフリットは、フリット送信ストリームに追加され、この地点でインターリーブイベントが検出され、ＶＬｌがＶＬ０をインターリーブすることを始動する。このインターリーブ動作を実現するべく、ＶＬｌ用の表示は、アクティブなＶＬレジスタにおけるＶＬ０を置き換え、ＶＬ０をスタック上にプッシュする。これは、アクティブな仮想レーンをＶＬｌに切り替え、ＶＬｌ  ＦＰのヘッドフリットおよび第１のボディフリットをフリット送信ストリームに追加する。次に、第２のインターリーブイベントに応答して、ＶＬｌを用いたＶＬ２のインターリーブが始動し、ＶＬ２をアクティブなＶＬレジスタ１４０２にロードしてＶＬｌをスタック上にプッシュする。これにより、ＦＰ  ＶＬ２に対する３つのフリット全てをフリット送信ストリームに追加することをもたらす。ＦＰ  ＶＬ２を追加すると、テールフリットは、ＶＬｌを用いたＶＬ２のインターリーブを完了し、スタックからアクティブなＶＬレジスタ１４０２にポップされるＶＬｌをもたらす。ＶＬｌに対する別のボディフリットが追加され、この後にＶＬｌをインターリーブするＶＬ７を始動し、これは、ＶＬ７に対する表示をアクティブなＶＬレジスタ１４０２に追加し、ＶＬｌをスタックに再度プッシュすることによりもたらされる。全ＶＬ７  ＦＰに対応する３つのフリットは、フリット送信ストリームに追加され、ＶＬｌを用いたＶＬ７のインターリーブおよびスタックからアクティブなＶＬレジスタ１４０２へとＶＬｌを再度ポップすることを完了する。ＶＬｌ  ＦＰのテールフリットが追加され、ＶＬｌをインターリーブし、ＶＬ０を、スタックからアクティブなＶＬレジスタ１４０２にポップすることを完了する。これによりＶＬ０をアクティブなＶＬとして返し、ＶＬ０  ＦＰに対する最後の２つのパケットは、ＬＴＰ送信ＦＩＦＯに追加される。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００７８
【訂正方法】変更
【訂正の内容】
【００７８】
ＶＬｌからＶＬ２に切り替えられるアクティブなＶＬに応答して、ＶＬ２に対する表示は、アクティブなＶＬレジスタにロードされ、ＶＬｌはスタック上にプッシュされる。時間Ｔ４において図示されるように、複数のフリットの第１のグループ１６１６は、ＶＬ２のバッファ１６０４のＦＩＦＯからプルされ、フリット送信ストリーム１６０８に追加される。これにより、パケット２を優先してパケット１の送信の先取りをもたらすと共に、パケット１およびパケット２からの複数のフリットをインターリーブする。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００７９
【訂正方法】変更
【訂正の内容】
【００７９】
時間Ｔ５において、パケット３の第１の部分は、ＶＬ３バッファ１６０４において受信され、ヘッドフリット１６１８から開始する。ＶＬ３はＶＬ２よりも高い優先度を有するので、第２先取りイベントは、アービタ（または他のロジック、図示せず）により検出される。これにより、ＶＬ３の表示をアクティブなＶＬレジスタにロードしてＶＬ２をスタック上にプッシュすることによりもたらされる送信パケット３を優先して先取りされるパケット２の送信をもたらす。図示されるように、時間Ｔ６で開始し、パケット３に対する複数のフリット１６２０全体が、フリット送信ストリーム１６０８に追加され、従って、パケット２の複数のフリットを用いてパケット３の複数のフリットをインターリーブする。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】０１１１
【訂正方法】変更
【訂正の内容】
【０１１１】
密接して配置された複数のビットエラーの１つのチェック法は、決定ブロック２２２４におけるＬＴＰ  ＣＲＣエラーチェック、および決定ブロック２２２６におけるシーケンシャルＬＴＰ  ＣＲＣエラーチェックを用いることによるものである。少なくとも１つのエラーが検出されていることを識別するべく、複数のＣＲＣが用いられ得るが、これらは、どのくらい多くのエラーが存在するかを識別しない。しかし、シーケンシャルＬＴＰ  ＣＲＣエラーは、少なくとも２つのエラーがシーケンシャルなＬＴＰに存在することを示す。一実施形態において、シーケンシャルＬＴＰ  ＣＲＣエラーの検出に応答して、ＲｅｔｒａｉｎＲｅｑ  ＬＴＰのペアは、ブロック２２２８におけるトランスミッタに送信され、終了ブロック２２３２により図示された、終了してリンクをリトレインするフローチャートロジック、およびトランスミッタ状態マシン２３００におけるＲｃｖＲｅｔｒａｉｎＲｅｑをもたらす。一実施形態において、このリトレインは、リンクを初期化または再初期化するときに使用されるリンクの（リ）トレインオペレーション程複雑ではない軽量リトレインである。トレインまたは再初期化中に、リンクの通常のアクティブ転送状態がオフラインになり、リンクトレインまたはリンク再初期化が完了して、リンクが通常のアクティブ転送状態に戻るまで、通常の複数のデータ転送オペレーションが、一時的に利用可能でなくなることを意味する。更に、レシーバは、ブロック２２３０においてＲｅｔｒａｉｎＲｅｑ  ＬＴＰを送信したことを示すようにいくつか内部表示を設定し、リンクのシーケンシャルエラータイマは、ブロック２２３１においてリセットされ、リンクのシーケンシャルエラータイマの使用の更なる詳細は、図２２Ｅに示され、以下に検討される。トレインシーケンスが完了すると、ロジックは、フローチャート２２００ｂのブロック２２１８および２２２０に戻り、再試行要求ＬＴＰが送信側に再度送信され、レシーバにおいて、ＬＴＰトスモードに再び入る。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】０１２５
【訂正方法】変更
【訂正の内容】
【０１２５】
上述のように、一実施形態において、タイマスキームが用いられ、１レーン当たりのシーケンシャルエラーの周波数を検出する。図２２Ｅのフローチャート２２００ｅに示されるように、上記から、シーケンシャルな不良ＬＴＰの検出に応答して、ロジックはブロック２２３１に進み、タイマスキームを実装するための１セットのパラレルなオペレーションが始動する。ブロック２２７２において、適用可能な場合にタイマが開始し（第１の時間）、または再起動（リセット）される。決定ブロック２２７４および自体に対するループバックより図示されるように、タイマは、周期的にチェックし、満了したか否かを判断し、または任意選択で、タイマロジックは、満了したことを示すインタラプトまたは他の表示を生成するように構成され得る。ブロック２２７６に図示されるように、タイマの満了時に、各レーンの不良シーケンシャルエラーカウンタはデクリメントされる。一実施形態において、最小の不良エラーカウントは０であり、従って既に０であるレーンエラーカウントについては、そのカウントはデクリメントされない。