(57)【特許請求の範囲】
【請求項１】
アナログの映像信号をディジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換のサンプリングクロックを生成するＰＬＬ部と、前記Ａ／Ｄ変換部よりの映像信号の水平周波数を倍速化および垂直ライン数の拡大・縮小等を行うためのフィールドメモリおよびディジタル映像処理部と、前記フィールドメモリの書込み・読出しを制御するメモリ制御部とからなるものに、前記フィールドメモリの書込みの制御信号をオン・オフするスイッチと、前記ＰＬＬ部の分周器の分周値を入力する設定データ入力部と、前記分周器に設定データ入力部よりの分周値を設定する設定クロック入力部と、設定クロック入力部より任意のタイミングで入力される設定クロックを前記スイッチがオフされた後までシフトする設定クロックタイミングシフト部と、前記ＰＬＬ部のロックを検出するロック検出部と、前記スイッチを前記設定クロックの入力にてオフし、ロック検出部よりの信号にてオンするスイッチ制御部とを設けてなる水平表示幅調整回路。
【請求項２】
前記設定クロックの位相を前記ＰＬＬ部の収束に要する時間シフトする第１モノマルチバイブレータ回路を設け、前記スイッチ制御部により、前記スイッチを前記設定クロックの入力にてオフし、第１モノマルチバイブレータ回路よりの信号にてオンするようにした請求項１記載の水平表示幅調整回路。
【請求項３】
前記スイッチ制御部を、前記設定クロックによりセットされ、前記ロック検出部よりの信号にてリセットされる第１ＳＲ型フリップフロップ回路で構成し、第１ＳＲ型フリップフロップ回路のセットにて前記スイッチをオフし、リセットにてオンするようにした請求項１記載の水平表示幅調整回路。
【請求項４】
前記スイッチ制御部を、前記設定クロックでセットされる第２ＳＲ型フリップフロップ回路と、第２ＳＲ型フリップフロップ回路よりの信号および入力される垂直同期信号を演算する第１論理積回路と、第１論理積回路よりの信号の立下りエッジを検出し前記第２ＳＲ型フリップフロップ回路をリセットする第１立下りエッジ検出部と、前記第２ＳＲ型フリップフロップ回路よりの信号でセットされ、前記スイッチをオフし、前記ロック検出部よりの信号でリセットされ、前記スイッチをオンする第３ＳＲ型フリップフロップ回路とから構成した請求項１記載の水平表示幅調整回路。
【請求項５】
前記設定クロックタイミングシフト部を、前記設定クロックでセットされる第４ＳＲ型フリップフロップ回路と、第４ＳＲ型フリップフロップ回路よりの信号および入力される垂直同期信号を演算する第２論理積回路と、第２論理積回路よりの信号にて出力信号を極性反転する第１Ｄ型フリップフロップ回路と、第１Ｄ型フリップフロップ回路よりの信号の立上りにて信号を出力する第２Ｄ型フリップフロップ回路と、前記垂直同期信号、第１Ｄ型フリップフロップ回路よりの反転出力信号および第２Ｄ型フリップフロップ回路よりの非反転出力信号を演算する第３論理積回路と、第３論理積回路よりの信号の立下りエッジを検出し、前記第４ＳＲ型フリップフロップ回路をリセットし、前記第１Ｄ型フリップフロップ回路および第２Ｄ型フリップフロップ回路をクリアする第２立下りエッジ検出部とから構成し、前記第３論理積回路よりの信号を出力するようにした請求項１乃至請求項４のいずれかに記載の水平表示幅調整回路。
【請求項６】
前記設定クロックタイミングシフト部を、前記スイッチ制御部よりの信号の立下りエッジを検出する第３立下りエッジ検出部と、第３立下りエッジ検出部よりの信号を前記ＰＬＬ部の収束に要する時間シフトする第２モノマルチバイブレータ回路とで構成し、第２モノマルチバイブレータよりの信号を出力するようにした請求項１乃至請求項４のいずれかに記載の水平表示幅調整回路。
【請求項７】
前記設定クロックタイミングシフト部を第３モノマルチバイブレータで構成し、前記設定クロックを前記スイッチがオフされた後までシフトし、出力するようにした請求項１乃至請求項４のいずれかに記載の水平表示幅調整回路。
【請求項８】
前記ＰＬＬ部の分周器の分周値を決める分周値設定データの入力端に前記設定クロックを基準にして位相をシフトするレジスタを設け、分周器に入力される分周値設定データおよび前記設定クロックタイミングシフト部よりのクロックの位相を一致させるようにした請求項１乃至請求項７のいずれかに記載の水平表示幅調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は水平表示幅調整回路に係り、映像の水平表示幅を拡大・縮小する場合に映像が乱れないようにするものに関する。
【０００２】
【従来の技術】
プラズマディスプレイパネルあるいは液晶パネル等のディジタル表示デバイスを用いる表示装置では、例えば、図１０に示すように、映像信号をＡ／Ｄ変換部１でディジタル信号に変換し、２つのフィールドメモリ２に１フィールドずつ交互に書込み、交互に読出してディジタル映像処理部３に入力し、水平周波数の倍速化（飛越走査を線順次走査に変換）および垂直ライン数の拡大・縮小等の処理を行い、表示デバイスに印加する。この場合、ディジタル信号の１データは表示デバイスの１画素に対応するので、映像の水平表示幅はディジタル変換時の１水平ラインのサンプリング数によって決まる。従って、水平表示幅を変化させるにはＰＬＬ（位相同期ループ）部６よりＡ／Ｄ変換部１に印加するサンプリング用のクロックの周波数を変化させればよい。
ＰＬＬ部６の出力クロックの周波数は入力される水平同期信号（Ｈ−ｓｙｎｃ）の周波数×Ｎ（Ｎは１／Ｎ分周器１０の分周値）であり、この分周値Ｎを可変すればよい。すなわち、１／Ｎ分周器１０にて、ＶＣＯ９の出力クロックを計数し、計数値が所定値Ｘ（比較信号の周期＝分周値）になったときセット・リセット型フリップフロップ（Ｓ−Ｒ−ＦＦ）回路をセットし、計数値が所定値Ｙ（比較信号のデューティー比）になったときＳ−Ｒ−ＦＦ回路をリセットするようにし、上記Ｘすなわち分周値Ｎを設定し直すことによってクロック周波数を可変し、１水平ラインの画素数を可変し、映像の水平表示幅を可変する。
【０００３】
【発明が解決しようとする課題】
ところが、分周値Ｎを設定し直す場合、設定し直しでＰＬＬの動作が乱れ、再度ＰＬＬがロックして安定するまでの間、画面（映像）が乱れ、見苦しいものとなる。すなわち、水平の表示幅を変化させる都度、映像に乱れが生じる。
本発明の課題は、クロック周波数を可変して映像の水平表示幅を可変する際に映像が乱れないようにすることにある。
【０００４】
【課題を解決するための手段】
本発明は上述の課題を解決するため、アナログの映像信号をディジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換のサンプリングクロックを生成するＰＬＬ部と、前記Ａ／Ｄ変換部よりの映像信号の水平周波数を倍速化および垂直ライン数の拡大・縮小等を行うためのフィールドメモリおよびディジタル映像処理部と、前記フィールドメモリの書込み・読出しを制御するメモリ制御部とからなるものに、前記フィールドメモリの書込みの制御信号をオン・オフするスイッチと、前記ＰＬＬ部の分周器の分周値を入力する設定データ入力部と、前記分周器に設定データ入力部よりの分周値を設定する設定クロック入力部と、設定クロック入力部より任意のタイミングで入力される設定クロックを前記スイッチがオフされた後までシフトする設定クロックタイミングシフト部と、前記ＰＬＬ部のロックを検出するロック検出部と、前記スイッチを前記設定クロックの入力にてオフし、ロック検出部よりの信号にてオンするスイッチ制御部とを設けてなる水平表示幅調整回路を提供するものである。
【０００５】
【発明の実施の形態】
本発明による水平表示幅調整回路では、映像信号をＰＬＬ部で生成されるサンプリングクロックを用いてＡ／Ｄ変換部でディジタル信号に変換し、メモリ制御部よりの信号で制御されるフィールドメモリに入力し、ディジタル映像処理部とで水平周波数の倍速化および垂直ライン数の拡大若しくは縮小等を行い、ディジタル表示デバイスに入力する。任意のタイミングで入力される設定クロックを設定クロックタイミングシフト部で前記スイッチがオフされた後までシフトし、ＰＬＬ部に印加し、設定データ入力部より入力したＰＬＬ部の分周器の分周値を設定する。フィールドメモリを制御するメモリ制御部よりの信号をオン・オフするスイッチと、ＰＬＬ部のロックを検出するロック検出部とを設け、設定クロックの入力にてスイッチ制御部を介し前記スイッチをオフし、ロック検出部よりの信号にてスイッチ制御部を介しスイッチをオンする。
【０００６】
【実施例】
以下、図面に基づいて本発明による水平表示幅調整回路の実施例を詳細に説明する。図１は本発明による水平表示幅調整回路の一実施例の要部ブロック図である。図において、１はＡ／Ｄ変換部で、アナログの映像信号をディジタル信号に変換する。２は２つのフィールドメモリで、Ａ／Ｄ変換部１よりの映像信号を１フィールドずつ交互に記録する。３はディジタル映像処理部で、フィールドメモリ２よりの信号を、水平周波数の倍速化（飛越走査信号を線順次走査信号に変換）および垂直ライン数の拡大若しくは縮小等を行い、ディジタル表示デバイスに入力する。４はメモリ制御部で、フィールドメモリ２の書込み・読出しを制御する。５はスイッチで、メモリ制御部４よりの書込みの制御信号をオン・オフする。６はＰＬＬ部で、位相比較器７、低域濾波器（ＬＰＦ）８、電圧制御発振器（ＶＣＯ）９および１／Ｎ分周器10で構成され、入力される水平同期信号に同期したクロックを生成する。11は１／Ｎ分周器10の分周値Ｎの設定データを入力する端子、12は設定データ入力端子11よりの分周値Ｎを設定するための設定クロックを入力する端子である。13は設定クロックタイミングシフト部で、任意のタイミングで入力される端子12よりの設定クロックをスイッチ５がオフされた後までシフトする。14はロック検出部で、ＰＬＬ部６のロックを検出する。15はスイッチ（ＳＷ）制御部で、端子12よりの設定クロックの入力にてスイッチ５をオフし、ロック検出部14よりの信号にてオンする。
【０００７】
次に、本発明による水平表示幅調整回路の動作を説明する。アナログの映像信号をＡ／Ｄ変換部１でディジタル信号に変換し、メモリ制御部４よりの制御信号で２つのフィールドメモリ２に１フィールドずつ交互に書込み、交互に読出し、ディジタル映像処理部３に入力する。映像の水平表示幅を広げる、あるいは縮める場合、ＰＬＬ部６を構成する１／Ｎ分周器１０の分周値Ｎを変更し、ＶＣＯ９より出力されるクロックの周波数を可変し、Ａ／Ｄ変換のサンプリング数を可変する。すなわち、まず、１／Ｎ分周器１０の分周値Ｎの設定データを端子１１より入力し、１／Ｎ分周器１０をこの分周値Ｎに設定するための設定クロックを端子１２より入力する。設定クロックは任意のタイミングで入力されるため、入力のタイミングがフィールドの途中（映像画面内）の場合、フィールドの途中でＰＬＬ部６のロックが外れ、映像に乱れが生じる。この乱れを防止するため、設定クロック（１２）の入力にてＳＷ制御部１５を介しスイッチ５をオフし、フィールドメモリ２の映像データの書込みを停止する。これにより、フィールドメモリ２からは同一の映像データが繰り返し読出され、表示デバイスには静止画像が表示される。そして、ＰＬＬ部６のロック後、スイッチ５をオンし、分周値Ｎに対応する水平表示幅の動画像の表示を開始する。
【０００８】
ＳＷ制御部１５は、例えば、図２に示す如くに構成する。図３は図２に示す回路のタイムチャートで、任意のタイミングで入力される設定クロックで第２ＳＲ型フリップフロップ（Ｓ−Ｒ−ＦＦと記す）回路２１をセットし、第２Ｓ−Ｒ−ＦＦ回路２１よりの信号を入力される垂直同期信号（Ｖ−ｓｙｎｃ）と共に第１論理積回路２２で演算し、第１論理積回路２２よりの信号の立下りエッジを第１立下りエッジ検出部２３で検出し、この信号で第２Ｓ−Ｒ−ＦＦ回路２１をリセットする。そして、第１論理積回路２２よりの信号で第３Ｓ−Ｒ−ＦＦ回路２４をセットし、Ｈレベルの信号を出力し、ロック検出部１４よりの信号でリセットし、出力信号をＬレベルとする。スイッチ５は第３Ｓ−Ｒ−ＦＦ回路２４よりのＨレベルの信号でオフし、Ｌレベルの信号でオンするので、フィールドメモリ２は設定クロックの入力された直後のＶ−ｓｙｎｃのタイミングで映像データの書込みが停止され、表示デバイスは静止画像表示となり、その次のＶ−ｓｙｎｃ以降のＰＬＬ部６がロックしたタイミングで書込み停止を解除し、分周値Ｎに対応する水平表示幅の動画像の表示を開始する。
【０００９】
または、ＳＷ制御部１５を、例えば、第１モノマルチバイブレータ回路を設けて端子１２よりの設定クロックの位相をＰＬＬ部６の収束に要する時間シフトし、端子１２よりの設定クロックにてスイッチ５をオフし、第１モノマルチバイブレータよりの信号でオンするように構成してもよく、また、端子１２よりの設定クロックでセットされ、ロック検出部１４よりの信号でリセットされる第１Ｓ−Ｒ−ＦＦ回路で構成し、第１Ｓ−Ｒ−ＦＦ回路のセットでＨレベルの信号を出力し、スイッチ５をオフし、リセットでＬレベルの信号を出力し、スイッチ５をオンするようにしてもよい。
【００１０】
設定クロックタイミングシフト部１３は、例えば、図４に示す如くに構成する。図５は図４の回路のタイムチャートで、端子１２よりの設定クロックで第４Ｓ−Ｒ−ＦＦ回路３１をセットし、出力信号（Ｈレベル）を第２論理積回路３２に入力し、Ｖ−ｓｙｎｃとで演算し、この出力（設定クロック入力後の最初のＶ−ｓｙｎｃにてＨレベルを出力）を第１Ｄ型フリップフロップ（Ｄ−ＦＦと記す）回路３３にクロックとして入力し、第１Ｄ−ＦＦ回路３３よりの反転出力を第２Ｄ−ＦＦ回路３４にクロックとして入力し、前記Ｖ−ｓｙｎｃ、第１Ｄ−ＦＦ回路３３よりの反転出力信号および第２Ｄ−ＦＦ回路３４よりの非反転出力信号を第３論理積回路３５に入力し、第３論理積回路３５よりの出力、すなわち、設定クロックが入力されてから２つ目のＶ−ｓｙｎｃで出力される信号（シフトされた設定クロック）をＰＬＬ部６に印加する。これにより、設定クロック入力後の１つ目のＶ−ｓｙｎｃでフィールドメモリ２の書込みを停止し、２つ目のＶ−ｓｙｎｃでＰＬＬ部６に新たな分周値Ｎを設定するようになる。なお、上記第３論理積回路３５よりの信号の立下りエッジを第２立下りエッジ検出部３６で検出し、この信号で第４Ｓ−Ｒ−ＦＦ回路３１、第１Ｄ−ＦＦ回路３３および第２Ｄ−ＦＦ回路３４をクリアし、次の設定クロックの入力を待機する。
【００１１】
あるいは、設定クロックタイミングシフト部１３を、例えば、ＳＷ制御部１５よりの信号（Ｈレベル）の立下りエッジを第３立下りエッジ検出部を設けて検出し、この信号を第２モノマルチバイブレータを設けてＰＬＬ部６の収束に要する時間シフトし、このシフトされた信号をＰＬＬ部６に印加するようにしてもよく、また、第３モノマルチバイブレータを設け、端子１２よりの設定クロックをスイッチ５がオフされた後までシフトさせ、ＰＬＬ部６に印加するようにしてもよい。
【００１２】
なお、図１の端子１１（設定データ入力用）に所要のレジスタを介挿し、端子１２よりの設定クロックをクロックとして印加し、レジスタの出力を１／Ｎ分周器１０に入力するようにしてもよい。これにより、設定クロックタイミングシフト部１３よりの設定クロックと設定データの位相を合わせることができる。
【００１３】
図６および図８はロック検出部１４の構成例で、図６の例（動作のタイムチャートを図７に示す）では、入力されるＨ−ｓｙｎｃの立上りエッジをロック判定部４１のエッジ検出部４２で検出し、Ｄ−ＦＦ回路４２にクロックとして印加し、一方、ＰＬＬ部６の１／Ｎ分周器１０からのＨ−ｖａｒｉ（比較信号）の立上りエッジをゲートパルス生成部４４のエッジ検出部４５で検出し、この信号でカウンタ４６をクリアし、ＰＬＬ部６よりのクロックを計数し、Ｓ−Ｒ−ＦＦ回路４９をエッジ検出部４５よりの信号でクリアし、ａカウントデコーダ４７よりの所要値ａの計数信号でセットし、ｂカウントデコーダ４８よりの所要値ｂの計数信号でリセットする。これにより、Ｓ−Ｒ−ＦＦ回路４９よりＨ−ｖａｒｉの立上りエッジを挟むＨレベルの信号が出力される。この信号をゲートパルスとして前記ロック判定部４１のＤ−ＦＦ回路４３に入力し、ゲートパルスをＨ−ｓｙｎｃの立上りエッジでラッチし、ゲートパルスとＨ−ｓｙｎｃの位相を検出し、Ｈ−ｓｙｎｃの立上りエッジがゲートパルス（Ｈレベル）の期間にあればロック、なければアンロックを判定し、この信号を前記ＳＷ制御部１５に入力する。
【００１４】
上記の場合、ゲートパルスとＨ−ｓｙｎｃの位相がずれたとき即ロック外れと判定することになり、判定が敏感すぎ、判別を誤る場合が生じる。そこで、図８に示す例（動作のタイムチャートを図９に示す）の如く、判定結果積算部５１を設け、位相ずれがＸ回（Ｈ−ｓｙｎｃがＸ回）検出されたときアンロック、位相ずれなしの状態がＸ回続いたときロックを判別するようにしてもよい。すなわち、エッジ検出部４２よりのＨ−ｓｙｎｃの立上りエッジとＤ−ＦＦ回路４３の反転出力とを論理積回路５２で演算し、出力を積算カウンタ５４で積算し、所要回数（Ｘ回）になったときＸカウントデコーダ５５より信号出力し、Ｓ−Ｒ−ＦＦ回路５８をセットし、反転出力端子よりＬレベルの信号、すなわちアンロックの信号を出力し、他方、エッジ検出部４２よりのＨ−ｓｙｎｃの立上りエッジとＤ−ＦＦ回路４３の非反転出力とを論理積回路５３で演算し、出力を積算カウンタ５６で積算し、所要回数（Ｘ回）になったときＸカウントデコーダ５７より信号出力し、Ｓ−Ｒ−ＦＦ回路５８をリセットし、反転出力端子よりＨレベルの信号、すなわちロックの信号を出力するようにする。なお、積算カウンタ５４は反転回路６０を介してのＸカウントデコーダ５７よりの信号でクリアされ、積算カウンタ５６は反転回路５９を介してのＸカウントデコーダ５５よりの信号でクリアされ、これらにより、Ｘカウントデコーダ５５および５７は、それぞれ積算カウンタ５４および５６よりのＸ＋１個目のＨ−ｓｙｎｃの立上りエッジにてリセットされるようにする。
【００１５】
【発明の効果】
以上に説明したように、本発明による水平表示幅調整回路によれば、水平表示幅を変化させるためＡ／Ｄ変換のサンプリングクロックを生成するＰＬＬ部の分周値を可変する際、分周値の設定直前にフィールドメモリの制御（映像データの書込み）を停止し、分周値の設定（可変）でＰＬＬ部がロックしてから制御を再開するものであるから、表示デバイスには一瞬静止画像が表示されるもののＰＬＬ部のロック外れによる映像の乱れは画面に現れず、次の瞬間には新たな水平表示幅の映像が表示されるもので、不自然さを感じさせないものである。
【図面の簡単な説明】
【図１】本発明による水平表示幅調整回路の一実施例の要部ブロック図である。
【図２】本発明による水平表示幅調整回路のＳＷ制御部の一例の要部ブロック図である。
【図３】ＳＷ制御部の動作説明のタイムチャートである。
【図４】本発明による水平表示幅調整回路の設定クロックタイミングシフト部の一例の要部ブロック図である。
【図５】設定クロックタイミングシフト部の動作説明のタイムチャートである。
【図６】本発明による水平表示幅調整回路のロック検出部の一例の要部ブロック図である。
【図７】ロック検出部の一例の動作説明のタイムチャートである。
【図８】ロック検出部の他の例の要部ブロック図である。
【図９】ロック検出部の他の例の動作説明のタイムチャートである。
【図１０】従来の水平表示幅調整回路の一例の要部ブロック図である。
【符号の説明】
１  Ａ／Ｄ変換部
２  フィールドメモリ
３  ディジタル映像処理部
４  メモリ制御部
５  スイッチ
６  ＰＬＬ部
７  位相比較器
９  ＶＣＯ
１０  １／Ｎ分周器
１１  端子（Ｎ値設定データ入力用）
１２  端子（設定クロック入力用）
１３  設定クロックタイミングシフト部
１４  ロック検出部
１５  ＳＷ（スイッチ）制御部
２１、２４、３１、４９、５８  Ｓ−Ｒ−ＦＦ回路
２２、３２、３５、５２、５３  論理積回路
２３、３６  立下りエッジ検出部
３３、３４、４３  Ｄ−ＦＦ回路
４２、４５  エッジ検出部
４６  カウンタ
４７、４８  カウントデコーダ
５４、５６  積算カウンタ
５５、５７  Ｘカウントデコーダ
５９、６０  反転回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003567679.tif 000010
【図１０】
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