(57)【特許請求の範囲】
【請求項１】
少なくとも２以上の低速回線を収容し、当該各低速回線を介して入力される各セルを、各回線速度の少なくとも２倍以上の速度で交換するセル交換装置において、
低速回線を収容する入力インタフェース部に、
各低速回線に対応し、各低速回線より入力された各セルを一時蓄積するのに使用するバッファ部と、
上記バッファ部からのセルの読み出しを制御し、各低速回線に対応するバッファ部からの読み出しタイミングを制御し、当該タイミングの競合を制御するバス競合制御部と、
各低速回線に対応するバッファ部から読み出された各セルを多重し出力するするバスと、
多重化前の各セルを入力し、各セルのヘッダに、各セルの入力回線を表す物理回線選択識別子を付与する物理回線選択識別子付与部と、
多重化された各セルを入力し、各セルのヘッダから読み出した上記物理回線選択識別子及びコネクション識別子に基づいて、各セルの交換に使用する主スイッチ部の出側方路選択子と、出側低速回線に対応した出側物理回線選択識別子と、出側コネクション識別子とを付与するヘッダ変換部と
を備えることを特徴とするセル交換装置。
【請求項２】
請求項１に記載のセル交換装置において、
上記主スイッチ部において交換された各セルを対応する各低速回線に出力する出力インタフェース部に、
上記ヘッダ変換部で付与された出側物理回線選択識別子ごとに出側低速回線の帯域を越えないように送出トラヒック流量を制御する送出トラヒック制御部
を備えたことを特徴とするセル交換装置。
【請求項３】
請求項２に記載のセル交換装置において、
上記出力インタフェース部に、
上記送出トラヒック制御部から出力される各セルを入力するバスと、
上記バスを介して入力されたセルのうち、自らに割り当てられている出側物理回線選択識別子を有するセルのみを対応する出側低速回線に対して出力するバスインタフェース部と
を備えることを特徴とするセル交換装置。
【請求項４】
請求項１に記載のセル交換装置において、
上記物理回線選択識別子付与部は、
付与する物理回線選択識別子の値を保持するレジスタと、
コネクション識別子の有効ビット数を保持するレジスタと
を備え、当該レジスタに保持されている物理回線選択識別子の値を、上記コネクション識別子のうちバーチャルパス識別子の有効ビットの直上位の位置に付与する
ことを特徴とするセル交換装置。
【請求項５】
請求項１に記載のセル交換装置において、
上記ヘッダ変換部は、
出側物理回線選択識別子と出側コネクション識別子の有効ビットを縮退して変換テーブルを索引する
ことを特徴とするセル交換装置。
【請求項６】
請求項２に記載のセル交換装置において、
上記出力インタフェース部は、
出側物理回線選択識別子ごとに仮想待ち行列を構成し、対応する出側回線についてのセル間隔を計測する判定部
を備えることを特徴とするセル交換装置。
【請求項７】
請求項２に記載のセル交換装置において、
上記出力インタフェース部は、
コネクションごとに仮想待ち行列を構成し、対応する出側回線についてのセル間隔を計測する判定部
を備えることを特徴とするセル交換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セル交換装置に関し、例えば、非同期転送モード（ＡＴＭ）交換機に適用して好適なものである。
【０００２】
【従来の技術】
図２に、従来用いられているＡＴＭ交換機の構成を示す。一般に、この種のＡＴＭ交換機では、１５６Ｍｂｐｓの帯域を要する高速回線を収容することを前提としている。しかし、実用的な回線の帯域は、１．５Ｍｂｐｓ〜６．３Ｍｂｐｓと比較的低速である。また、ＬＡＮを収容する場合でも、通常使用されているイーサネット等の帯域は、１０Ｍｂｐｓ程度である。
【０００３】
ところが、ＡＴＭ交換機の主スイッチ部４（図２）は、高速回線（１５６Ｍｂｐｓ等）を収容することも想定しており、基本設計が高速回線向きになっているものが多い。
【０００４】
このような装置において、前述したような低速回線を収容するには、回線収容部（多重化部２及び分離化部６）において、多重化と分離化の２つの処理を経て収容するのが一般的であった。一方、高速回線を収容する場合は、高速回線入力出力インタフェース８及び９を用いてそのまま接続する方法が採られる。
【０００５】
【発明が解決しようとする課題】
かかる従来技術の課題を、図３を用いて説明する。なお、図３は、ＡＴＭ交換機の各種機能をさらに詳細に表したものである。以下、図３に基づいて、各部の機能及び動作を説明する。
【０００６】
各々の低速回線入力インタフェース部１（１）  、１（２）  、…、１（ｎ）  より入力されるセルには、それぞれコネクションを識別するためのＶＰＩ（バーチャルパスコネクション識別子）及びＶＣＩ（バーチャルチャネルコネクション識別子）が付与されている。
【０００７】
ＡＴＭ交換機は、これら識別子に基づいて、出側ポート及び識別子を選択し、交換動作を行うのが通常であるが、この種の交換機では、かかる識別子の他にも装置内ヘッダを使用する。このヘッダは、主スイッチ部４におけるルーティングのために使用するヘッダ（スイッチ制御ヘッダ）である。なお、その付加機能は、スイッチ制御ヘッダ付与機能（又は、ヘッダ変換機能）と呼ばれる。
【０００８】
このようにスイッチ制御ヘッダ付与部１Ａ（１）  、１Ａ（２）  、…、１Ａ（ｎ）  において、各回線より入力されたセルにスイッチ制御ヘッダが付与されると、次は、次段の多重化部２によって、主スイッチ部４の入力リンク容量（例えば１５６Ｍｂｐｓ）までセルを多重化する処理が行われる。
【０００９】
ここで、多重化部２に入力されたセルは、バッファ２Ａ（１）  、２Ａ（２）  、…、２Ａ（ｎ）  に一時保持され、多重化される。なお、多重化されたセルは主スイッチ部４に入力され交換された後、次段の分離化部６に入力される。
【００１０】
分離化部６は、分離部６Ａにおいて、主スイッチ部４から入力した各セルを、前述したスイッチ制御ヘッダに基づいて対応する回線毎に振り分けた後、回線毎用意された次段のセルバッファ６Ｂ（１）  、６Ｂ（２）  、…、６Ｂ（ｎ）  にバッファリングする。
【００１１】
このように、セルバッファ６Ｂ（１）  、６Ｂ（２）  、…、６Ｂ（ｎ）  にバッファリングするのは、高速度で到着するセルを低速回線に出力できるようにするためである。
【００１２】
すなわち、次段の送出速度制御部６Ｃ（１）  、６Ｃ（２）  、…６Ｃ（ｎ）  は、低速回線出力インタフェース部７（１）  、７（２）  、…７（ｎ）  に対する送出トラヒック流量を一定値以下に抑えるよう機能するが、このとき、出力する回線の帯域を越えて到着したセルのバッファリングに、当該セルバッファ６Ｂ（１）  、６Ｂ（２）  、…、６Ｂ（ｎ）  が用いられる。
【００１３】
ところが、かかる構成を有するＡＴＭ交換機には、以下に示すような問題点があった。
【００１４】
（１）第１に、入側回線毎に対応して、スイッチ制御ヘッダ付与部１Ａ（１）  、１Ａ（２）、…１Ａ（ｎ）  が必要となるので、ハードウェア規模が大きくなってしまう。
【００１５】
（２）第２に、入側回線を収容する物理回線毎にインタフェースが必要となるため、多重化部２の入力信号が増大することが予想される（すなわち、ピンネックが予想される）。
【００１６】
（３）第３に、出力回線毎にインタフェースが必要となるため、分離化部６からの出力信号数が増大することが予想される（すなわち、ピンネックが予想される）。
【００１７】
（４）第４に、収容する回線速度及び回線数が特定化されてしまう点である。例えば、この多重化／分離化方法の場合には、想定する回線速度及び回線数が、１．５Ｍ×８回線とか、６．３Ｍ×４回線等のように特定化されてしまう。また、回線などを拡張する場合においても、前述した多重化／分離化部の実現仕様次第で決定され、柔軟性に欠けるという問題が発生する（多重化／分離化部単位の拡張となる）。
【００１８】
【課題を解決するための手段】
かかる課題を解決するため、第１の本発明のセル交換装置は、少なくとも２以上の低速回線を収容し、当該各低速回線を介して入力される各セルを、各回線速度の少なくとも２倍以上の速度で交換するセル交換装置において、以下の手段を備える。
【００１９】
すなわち、低速回線を収容する入力インタフェース部に、（１）各低速回線に対応し、各低速回線より入力された各セルを一時蓄積するのに使用するバッファ部と、（２）バッファ部からのセルの読み出しを制御し、各低速回線に対応するバッファ部からの読み出しタイミングを制御し、当該タイミングの競合を制御するバス競合制御部と、（３）各低速回線に対応するバッファ部から読み出された各セルを多重し出力するするバスと、（４）多重化前の各セルを入力し、各セルのヘッダに、各セルの入力回線を表す物理回線選択識別子を付与する物理回線選択識別子付与部と、（５）多重化された各セルを入力し、各セルのヘッダから読み出した物理回線選択識別子及びコネクション識別子に基づいて、各セルの交換に使用する主スイッチ部の出側方路選択子と、出側低速回線に対応した出側物理回線選択識別子と、出側コネクション識別子とを付与するヘッダ変換部とを備えることを特徴とする。
【００２０】
このように、低速回線の多重をバス上で行う構成としたことにより、収容回線数及び収容回線の速度の組み合わせを柔軟に変更し得るようになる。
【００２１】
【発明の実施の形態】
（Ａ）第１の実施形態
以下、図面について、本発明に係るＡＴＭ交換機の第１の実施形態を説明する。
【００２２】
（Ａ−１）第１の実施形態の構成
（Ａ−１−１）全体構成
図１に、第１の実施形態に係るＡＴＭ交換機の構成を示す。このＡＴＭ交換機は、大きく分けて、入力制御部１１〜１５、主スイッチ部１６、出力制御部１７〜２０の３つの部分からなり、以下に示す４つの特徴点を有している。
【００２３】
１．セル多重バスを採用する点（収容回線数及び速度の柔軟性を確保）。
【００２４】
２．物理回線選択識別子（ＰＩＤ）を採用した点及びヘッダ変換を集中制御とする点（入側ヘッダ変換回路規模の削減及び出側分離化部の回路削減）。
【００２５】
３．回線送出トラヒック流量制御を集中制御とする点（出側分離化回路の削減）。
【００２６】
以下、順番に、各部の構成を説明する。
【００２７】
（Ａ−１−２）入力制御部の構成
入力制御部は、物理回線インタフェース１１、１２と、入側セル多重バスインタフェース部（ＣＢＩｉｎｆ）１３と、入側セル多重バス（ＣＢＩ）１４と、ヘッダ変換部（ＨＣＶ）１５とで構成される。
【００２８】
物理回線インタフェース１１、１２は、ｎ個の低速回線それぞれに対応するｎ個の低速回線入力インタフェース部（ＰＨＩ）１１（１）  、１１（２）  、…１１（ｎ）  と、その各々に対応するｎ個の一時記憶セルバッファ１２（１）  、１２（２）  、…１２（ｎ）  とでなる。
【００２９】
一時記憶セルバッファ１２（１）  、１２（２）  、…１２（ｎ）  は、各低速回線を介して入力されるセルを多重化するために使用される一時記憶手段であり、その読み出しは入側セル多重バスインタフェース部１３（１）  、１３（２）  、…１３（ｎ）  により制御される。
【００３０】
入側セル多重バスインタフェース部１３（１）  、１３（２）  、…１３（ｎ）  は、対応する一時記憶セルバッファ１２（１）  、１２（２）  、…１２（ｎ）  から入力されるセルに対する物理回線選択識別子（ＰＩＤ）の付与及び競合制御を主な機能とするインタフェース部である。
【００３１】
各低速回線より入力されたセルは、これらｎ個の入側セル多重バスインタフェース部１３（１）  、１３（２）  、…１３（ｎ）  による競合制御の下、一時記憶セルバッファ１２（１）  、１２（２）  、…１２（ｎ）  から読み出され、入側セル多重バス１４上で多重化される。
【００３２】
なおこのとき、入側セル多重バスインタフェース部１３（１）  、１３（２）  、…１３（ｎ）  は、各低速回線の合計帯域が、入側セル多重バス１４の帯域（つまり、主スイッチ部（ＳＷ）１６の方路帯域）を越えないように各低速回線の帯域を配備するように制御する。
【００３３】
これにより、一時記憶セルバッファ１２（１）  、１２（２）  、…１２（ｎ）  に要求される容量を、最小限（数セル）に抑えることができる。なお、入側セル多重バス１４上において多重化されたセルは、ヘッダ変換制御部１５に出力される。
【００３４】
ヘッダ変換制御部１５は、入力されたセルに付加されているヘッダに基づいて、出側セルのヘッダに変換し、かつ、スイッチ制御ヘッダを付与する。ここで、ヘッダ変換制御部１５は、主スイッチ部１６の方路単位毎に設けられている。
【００３５】
（Ａ−１−３）出力制御部の構成
出力制御部は、出側回線制御部（ＰＳＨＰ）１７と、出側セル多重バス（ＣＢＯ）１８と、出側セル多重バスインタフェース部（ＣＢＯｉｎｆ）１９と、出側回線インタフェース部（ＰＨＯ）２０とで構成される。
【００３６】
出側回線制御部１７は、主スイッチ部１６の出側方路側に設けられる制御部であり、セル振り分け部１７Ａ、セルバッファ１７Ｂ、セルバッファ選択部１７Ｃ、送出トラヒック制御部１７Ｄとで構成されている。
【００３７】
このうち、セル振り分け部１７Ａは、入力側で付与された物理回線選択識別子ＰＩＤに基づいてセルバッファ１７Ｂを選択するよう機能する。また、送出トラヒック制御部１７Ｄは、セルヘッダを抽出し、回線毎（ＰＩＤ毎）に送出トラヒック流量を判定するよう機能する。また、セルバッファ選択部１７Ｃは、送出トラヒック制御部１７Ｄの判定結果を基にセルバッファ１７Ｂを選択するよう機能する。
【００３８】
結果として、出側回線制御部１７の出力には、それぞれの出側回線速度に合わせて制御されたセルが多重化されて出力され、次段の出側セル多重バス１８上に送出される。
【００３９】
各低速回線毎に対応する出力回線インタフェース部２０（１）  、２０（２）  、…、２０（ｎ）  は、出側セル多重バスインタフェース部１９（１）  、１９（２）  、…１９（ｎ）を介して、出側セル多重バス１８に接続される。
【００４０】
（Ａ−２）第１の実施形態の動作
（Ａ−２−１）セルの流れと装置内ヘッダ情報の変化
ここでは、図４を用いて、第１の実施形態に係るＡＴＭ交換機内におけるセルの流れと、この際の装置内制御によるセルヘッダの変化の概要について説明する。
【００４１】
なお、図４の上段は、図１と同じ構成を示しており、その下段は、セルヘッダが装置内の制御によってどの様に変化するかを示している。
【００４２】
公知の通り、ＡＴＭは、セル（５３バイトの固定長パケット）によって情報を転送する方法であり、各々のセルには、各コネクションを識別するためのＶＰＩ／ＶＣＩが付与されている。
【００４３】
ＡＴＭ交換機は、このように各セルのヘッダに付与されている入側コネクション識別子（ＶＰＩ１／ＶＣＩ１）に基づいて出側の回線を選択するよう動作すると共に、出側のコネクション識別子（ＶＰＩ２／ＶＣＩ２）を付与するよう動作する。以下、このセル交換動作について説明する。
【００４４】
まず、低速回線よりＡＴＭ交換機に入力された各セルは（図４のＡ点）、入側セル多重バスインタフェース部１３（１）  、１３（２）  、…１３（ｎ）  に入力された後、競合制御を経て、物理回線選択識別子（ＰＩＤ）が付与される（図４のＢ点）。
【００４５】
競合制御の済んだ各セルは、入側セル多重バス１４を介してヘッダ変換部１５に入力され、ヘッダ変換される。ここで、ヘッダ変換部１５は、各低速回線より到着するセルのヘッダに付与されている識別子（ＰＩＤ＋ＶＰＩ＋ＶＣＩ）に基づいて、予めソフトウェア的に設定された変換テーブルを参照する。そして、主スイッチ部１６の出力側の方路選択識別子ＳＷＨＤ、物理回線識別子ＰＩＤ、ＶＰＩ／ＶＣＩを付与する（図４のＣ）。
【００４６】
ヘッダ変換の済んだ各セルは、主スイッチ部１６に入力される。主スイッチ部１６は、各セルのＳＷＨＤをもとに出側方路を選択し、出側回線制御部１７に出力する（図４のＤ）。
【００４７】
出側回線制御部１７では、到着したセルに付されている物理回線識別子ＰＩＤに応じてセルバッファ１７Ｂを選択し、該当するセルバッファ１７Ｂに出力する。
【００４８】
出力トラヒック制御部１７Ｄは、物理回線識別子ＰＩＤ毎（回線毎）に送出するセルの速度制御を実行し、予めソフトウェア的に設定された各回線の帯域を越えて、該当セルが送出されないように制御する。
【００４９】
セルバッファ選択部１７Ｃは、出力トラヒック制御部１７Ｄからの指示により、各セルバッファ１７Ｂに一時蓄積されているセルを読み出す。
【００５０】
これらセルバッファ選択部１７Ｃ及び出力トラヒック制御部１７Ｄの機能によって、出側セル多重バス１８に各回線の帯域を越えないように制御されたセルが多重化されて読み出される。
【００５１】
なお、出側セル多重バス１８は、各回線部とバス形式で接続されているため、出側セル多重バス１８の出力は、各回線に接続されているｎ個の出側セル多重バスインタフェース部１９（１）  、１９（２）  、…１９（ｎ）  に入力される（図４のＥ）。
【００５２】
ここで、各出側セル多重バスインタフェース部１９（１）  、１９（２）  、…１９（ｎ）  は、この出側セル多重バス１８より入力されるセルのうち、自回線に割り当てられている物理回線選択識別子ＰＩＤ２を有するセルのみを抽出し、出側回線インタフェース部２０（１）  、２０（２）  、…２０（ｎ）  に出力する（図４のＦ）。
【００５３】
以上が、ＡＴＭ交換機内におけるセルの流れと、これに伴うヘッダ情報の変化動作の概要である。
【００５４】
（Ａ−２−２）入側制御部における詳細動作
続いて、以上の動作を実現する入側制御部のより詳細な動作内容及びこれを実現する構成について説明する。
【００５５】
図５は、この動作説明に供する入側制御部の詳細構成図である。また、図６は、当該入側制御部において実行されるヘッダ変換方法の概要を表す図である。
【００５６】
図５に示すように、各回線入力インタフェース部１１（ｉ）  から出力されたセルは、各回線に対応して設けられているセルバッファ１２（ｉ）  に入力され、一時的に保持される。
【００５７】
各セルバッファ１２（ｉ）  からは、セルの有無を表すセル有効信号ｃｌａｖ１が、対応する入側セル多重バスインタフェース１３（ｉ）  に出力される。なお、セル有効信号ｃｌａｖ１は、各インタフェース１３（ｉ）  内に設けられた競合制御回路（ＡＢＴ）１３Ａに入力される。
【００５８】
セル有効信号ｃｌａｖ１が有効になると、競合制御回路１３Ａは、他の回路（他の入側セル多重バスインタフェースの競合制御回路）との間で信号線ＡＢＴｃｔｌを経由して入出力される競合制御に必要な情報（例えば、データ転送中表示など）に基づいて、入側セル多重バス１４の競合制御を実行する。
【００５９】
この競合制御に勝ち残ったセルについての競合制御回路１３Ａは、物理回線インタフェース部（ＰＨＹｉｎｆ）１３Ｂに対する読み出し指示ｒｄｓｔ１を有効にする。このように読みだし指示ｒｄｓｔ１が有効となると、物理回線インタフェース部１３Ｂは、セルバッファ１２（ｉ）  よりセルを読み出して、これを後段のＰＩＤスタンプ部１３Ｃに転送する。
【００６０】
ＰＩＤスタンプ部１３Ｃは、予めソフトウェアにより設定された（ＰＩＤ保持レジスタ１３Ｅに記憶されている）ＰＩＤ値を、予め設定されているＶＰｌ有効範囲（回線設備条件）を越える上位ビットの部分にスタンプし出力する（図６参照）。
【００６１】
ここで、物理回線選択識別子ＰＩＤを、有効ＶＰＩの直ぐ上位に位置するビット部分に付与するのは、次段のヘッダ変換部１５にて行う縮退（ＶＰＩ及びＶＣＩの有効ビット数のみを詰めて変換テーブルを索引する）機能を有効に利用できるようにするためである。
【００６２】
なお、この機能を実現するため、当該入側セル多重バスインタフェース１３（ｉ）には、回線インタフェース上で取り決められているＶＰｌ有効ビット数を保持するレジスタ（ソフトウェアによって設定されるＶＰｌ有効レジスタ１３Ｆ）より、スタンプするＰＩＤビットの位置を割り出し、ＰＩＤ保持レジスタ１３Ｅに設定されたＰＩＤ値をスタンプする機能が具備されている。
【００６３】
このように、物理回線選択識別子ＰＩＤをスタンプされた情報（セル）は、入側セル多重バス１４を介してヘッダ変換部１５に出力される。なお、競合制御部１３Ａは、ヘッダ変換部１５より送出される各種タイミング信号に基づいて競合制御を行っており、セルの送出に先立ち、その送出を入側ヘッダ変換テーブル１５に知らせるセル有効信号ｃｌａｖ２を送出する。
【００６４】
ここで、セル有効信号ｃｌａｖ２の送出タイミングは、セルストリームを転送するのに最適なタイミングに設定する。例えば、「セルストリーム転送に必要なクロック数」＋「切り替えに必要なクロック数」の周期に設定する。このように設定すれば、セルバス上での無駄なオーバヘッドを最適化することができる。
【００６５】
ヘッダ変換部１５のセルバスインタフェース制御部１５Ａは、各タイミングによって、入側セル多重バスインタフェース１３（ｉ）  から与えられるセル有効信号ｃｌａｖ２信号をチェックし、有効セルがある場合には、読み出し制御信号ｒｄｃｔｌ２を有効にして当該セルの受信を通知する。
【００６６】
このように、ヘッダ変換部１５は、入力セル多重バス１４を介してセルを入力すると、縮退部１５Ｂにおいて、そのヘッダ部より抽出されたＶＰＩ値とＶＣｌ値を有効ビットのみに縮退する処理を行う（図６）。縮退後のＶＰＩ値とＶＣＩ値は、変換テーブル１５Ｃに与えられ、対応する経路を索引する。なお、縮退するヘッダ情報には、ＶＰＩ＋ＶＣＩに加えてＰＩＤのビット範囲を考慮して設定しておく。
【００６７】
このようにＰＩＤを考慮に入れれば、各回線のヘッダ変換を、一つのヘッダ変換部１５によって実現することが可能となる。変換テーブル１５Ｃには、予めソフトウェアより出側の方路、ＰＩＤ及びＶＰＩ値／ＶＣＩ値を設定しておく。このようにすれば、入力されたセルのヘッダ情報に基づいて変換された該出側ヘッダ情報がセルに付与されて、主スイッチ部１６へと出力される。
【００６８】
（Ａ−２−３）出側制御部における詳細動作
続いて、出側制御部の詳細動作を説明する。この出側制御部によって実現される特徴部分は、主スイッチ部１６の出側方路に具備された回線制御部１７によって、各回線に応じた速度制御を集中して実施できる点である。
【００６９】
図７を用いて、この点を説明する。主スイッチ部１６により方路毎にルーティングされた各セルは、回線制御部１７のセルバッファ１７Ｂに蓄積される。このセルバッファ１７Ｂは、ページメモリ制御部（ＭＥＭ−ＣＴＬ）１７Ｅ１によって制御され、１セル毎にページ管理された構成を採っている。
【００７０】
さらに、このセルバッファ１７Ｂに書き込みを行う書込制御部（ＷＲ−ＣＴＬ）１７Ｅ２は、到着したセルに書き込まれているページアドレス（ページメモリ情報）とヘッダ情報（ＰＩＤ情報）とをＰＩＤ待ち行列制御部（ＰＩＤ−Ｑｕｅｕｅ）１７Ｄ１に通知する。
【００７１】
ここで、このＰＩＤ待ち行列制御部１７Ｄ１は、通知されたＰＩＤ情報毎に仮想待ち行列（キュー）を構成するよう動作する。すなわち、ＰＩＤ毎に到着した順番に、セルが格納されたメモリアドレスの鎖（チェーン）を形成する。これらの情報は、さらに、ＰＩＤ毎に送出速度を判定する判定部１７Ｄ２に通知される。ここでは、ＰＩＤ毎に送出履歴カウンタを持った判定部を想定している。
【００７２】
各ＰＩＤ待ち行列制御部１７Ｄ１においてキューイングされた情報は、送出最大速度（出側セル多重バス１８の速度と一致）に応じたタイミングで判定され、判定結果と共に、読み出すべきメモリアドレス（ページメモリ情報）が読出制御部（ＲＤ−ＣＴＬ）に送出される。
【００７３】
これにより、ＰＩＤ毎に速度制御されたセルが、出側セル多重バス１８に出力される（図８の送出トラヒック流量制御（シェーピング）部の機能）。出側セル多重バス１８に出力された各セルは、それぞれの回線毎に具備された出側セル多重バス１８のインタフェース部（図７のＣＢＯｉｎｆ、図８のＣＢｏａ、ＣＢｏｂ、ＣＢｏｃ、ＣＢｏｄ）に到着する。
【００７４】
ここで、出側セル多重バスインタフェース部１９は、各セルからＰＩＤヘッダをＰＩＤ抽出部１９Ａで抽出し、これをＰＩＤ判定部１９Ｂに与えることにより、各セルに付されているＰＩＤヘッダを検査する。
【００７５】
このとき、ＰＩＤ判定部１９Ｂは、ＰＩＤビット位置レジスタ１９Ｃに格納されているビット位置から抽出されたＰＩＤヘッダの内容と、出ＰＩＤ値レジスタ１９Ｄに設定されている値とを比較することにより、そのセルが自らに宛てたものか否か検査を行う。
【００７６】
そして、自のＰＩＤ値と一致したものだけを次段に通過させるようセレクタ１９Ｅを制御する。なおここで、ＰＩＤビット位置は、入側制御部にて付与されたＰＩＤビット位置と同一箇所を示している。
【００７７】
なお、検査の結果、到着したセルが自らのＰＩＤ値と一致すると判定した場合には、ＰＩＤヘッダ削除部（ＰＩＤ−ｄｅｌ）１９Ｆによって、ヘッダに付与されているＰＩＤヘッダの部分を削除する。
【００７８】
具体的には、図９のように、該当ビット部分の全てに「０」が設定される。因みに、必要の無くなった主スイッチの出側方路を選択するためのビットも同時に削除される。
【００７９】
一方、到着したセルが自らのＰＩＤ値と一致しないと判定した場合には、アイドルセル生成部１９Ｇにおいて生成されたアイドルセルを挿入し出力する。
【００８０】
以上が、出側制御部で実行される動作の詳細内容である。
【００８１】
（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態に係るＡＴＭ交換機においては、各低速回線から入力されるセルのバス１４への出力を競合制御し、当該バス上でこれら各回線からのセルを多重化する方式を採用したことにより、任意の回線速度について対応できるＡＴＭ交換機を実現することができる。
【００８２】
またこれにより、回線種別に応じて様々な回線数を想定する回線収容部を構成することができる。例えば、１回線毎の拡張が可能となる。
【００８３】
また、主スイッチ部１６におけるスイッチングに必要なヘッダ付与は、各回線について共通に用意されたヘッダ変換部１５において集中して実行する（すなわち、各回線に対応するインタフェース部１３において付与された物理回線識別子ＰＩＤと、これらについて用意した変換テーブル１５Ｃを用いて実行する）こととしたことにより、従来に比してハードウェア構成が小さくて済むＡＴＭ交換機を実現することができる。
【００８４】
さらにまた、出側回線制御部１７において、出力する各回線についての速度制御を集中して実施する構成としたことにより、従来のように各回線のインタフェース部において速度制御を行うのに比してハードウェア構成が小さくて済ませることができる。
【００８５】
（Ｂ）第２の実施形態
以下、図面について、本発明に係るＡＴＭ交換機の第２の実施形態を説明する。
【００８６】
（Ｂ−１）第２の実施形態の構成
図１０に、第２の実施形態に係るＡＴＭ交換機の構成を示す。この第２の実施形態に係るＡＴＭ交換機は、低速回線収容部及び高速回線収容部の双方に出側回線制御部１７’を設けることを特徴とするものであり、この点を除いて、第１の実施形態に係るＡＴＭ交換機と同様の構成を有している。
【００８７】
ここで、出側回線制御部１７’の構成は、基本的に第１の実施形態において説明した出側制御部１７の構成と同様であるが、セルの読み出し制御にバーチャルチャネル（ＶＣ）単位の送出トラヒックの制御機能を実現するＶＣ／ｐｏｒｔ制御部１７Ｄ’を用いる点が異なっている。
【００８８】
これは、出力回線に対してＶＣ単位の出力トラヒック流量を制御するためである。なお、ここで説明する出側回線に対するＶＣ単位の送出トラヒック速度制御は、エンド・エンドで設定されるコネクションの速度（帯域）であり、物理回線速度とは無関係である。
【００８９】
図１１に、出側回線制御部１７’の詳細構成を示す。なお、この出側回線制御部１７’は、第１の実施形態で説明した出側制御部１７と同様、主スイッチ部１６の出側方路側に接続されており、その出力は、出側セル多重バス１８又は高速回線物理制御部２１に接続されている。
【００９０】
出力制御部１７’は、ページメモリ制御部（ＭＥＭ−ＣＴＬ）１７Ｅ１により制御されたセル毎に情報を蓄積するセルバッファ（ＣＥＬＢＵＦ）１７Ｂと、ページメモリ書込制御部（ＷＲ−ＣＴＬ）１７Ｅ２と、読出制御部（ＲＤ−ＣＴＬ）１７Ｅ３と、ＶＣ／ｐｏｒｔ制御部１７Ｄ’とで構成されている。
【００９１】
ここで、書込制御部１７Ｅ２とＶＣ／ｐｏｒｔ制御部１７Ｄ’とは、到着したセルのヘッダ情報を通知する信号と、書き込んだページメモリ管理情報を通知する信号線を介して接続されている。
【００９２】
同様に、読出制御部１７Ｅ３とＶＣ／ｐｏｒｔ制御部１７Ｄ’とは、読み出し指示と読み出すページメモリ管理情報を通知する信号線を介して接続されている。
【００９３】
このＶＣ／ｐｏｒｔ制御部１７Ｄ’は、ＶＣ待ち行列制御部（ＶＣ−Ｑｕｅｕｅ）１７Ｄ１１と、ＶＰ／ＰＩＤ待ち行列制御部（ＶＰ／ＰＩＤ−Ｑｕｅｕｅ）１７Ｄ１２と、判定部１７Ｄ２とでなる。
【００９４】
ここで、ＶＣ待ち行列制御部（ＶＣ−Ｑｕｅｕｅ）１７Ｄ１１は、受信したセルのヘッダ情報のＶＣ情報に基づき待ち行列（キュー）を構成し、かつ、到着した同一ＶＣのセル間隔を計測する機能を備えている。
【００９５】
また、ＶＰ／ＰＩＤ待ち行列制御部（ＶＰ／ＰＩＤ−Ｑｕｅｕｅ）１７Ｄ１２は、受信したセルのヘッダ情報のＰＩＤ及びＶＰｌ情報からＶＰ／ＰＩＤ待ち行列（キュー）を構成し、かつ、到着した同一ＶＰ／ＰＩＤのセル間隔を計測する機能を備えている。
【００９６】
判定部１７Ｄ２は、これら計測されたセル間隔を予めソフトウェアにより設定された送出セル間隔及び許容値に基づいて判定するよう動作する。
【００９７】
（Ｂ−２）第２の実施形態の動作
続いて、以上の構成を有するＡＴＭ交換機の動作を説明する。なお、全体的な動作の流れは第１の実施形態と同じであるため、以下の説明においては、第２の実施形態に特有の構成要素である出側回線制御部１７’の動作を詳細に説明する。
【００９８】
まず、主スイッチ部１６から出側回線制御部１７’に受信されたセルは、ページメモリ書込制御部１７Ｅ２によってページ管理されたセルバッファ１７Ｂに書き込まれる。
【００９９】
ここで、ページ管理とは、１ぺージ、２ページ、…と、メモリを１セル情報分の蓄積エリアに分割し、ランダムにページ単位でアクセス可能とする機能であり、ページメモリ制御部１７Ｅ１によって制御されている。
【０１００】
ページメモリ書込制御部１７Ｅ２は、このように管理されるセルバッファ１７Ｂに対して、順次到着するセルを書き込むと同時に、ＶＣ／ｐｏｒｔ制御部１７Ｄ’に対し、順次到着するセルのヘッダ情報（ＰＩＤ、ＶＰＩ、ＶＣＩ値）を通知する。
【０１０１】
ＶＣ単位の仮想待ち行列（キュー）を構成するＶＣ待ち行列制御部１７Ｄ１１では、このへッダ情報を基に、受信したＶＣｌ値の有効部分（予めソフトウェアにて設定された値）を抽出し、到着順序に並べると共にセル間隔を計測する（図１２）。
【０１０２】
同時に、ＶＰ／ＰＩＤ待ち行列制御部１７Ｄ１２では、受信したＰＩＤ値及びＶＰＩ値の有効部分を抽出し到着順序に並べると共に、セル間隔を計測する（図１２）。
【０１０３】
これらの結果は次段の判定部１７Ｄ２に与えられ、当該判定部１７Ｄ２において予めソフトウェアによって設定された値と照合される。そして、ＶＣ待ち行列制御部１７Ｄ１１の計測値とＶＰ／ＰＩＤ待ち行列制御部１７Ｄ１２の計測値の双方が条件を満足したとき、ＯＫと判定される。
【０１０４】
ＯＫと判定されたセルは、ユーザ情報が格納されたページメモリ情報と共に読み出し指示信号が通知される。読出制御部１７Ｅ３は、該読み出し指示信号とページメモリ情報に基づいてセルが読み出す。ここで、高速回線接続時は、ＰＩＤ値を「０」に設定する。つまり、ＰＩＤ＋ＶＰＩの内容はＶＰＩ値のみ意味を持たせるようソフトウェアにて制御する。
【０１０５】
（Ｂ−３）第２の実施形態の効果
以上のように、第２の実施形態によれば、ＶＣ単位の送出トラヒック流量制御を必要とする装置で、かつ低速回線と高速回線を収容するような装置において、低速回線及び高速回線の双方に出側回線制御部１７’を配備することによって、ハードウェアの共有化を図ることができる。
【０１０６】
また、第１の実施形態と同様、セルバスの採用及び出側トラヒック制御の集中配備を実現できるためハードウェアの小型化が実現可能となる。
【０１０７】
（Ｃ）他の実施形態
なお、上述の実施形態においては、ＡＴＭ交換機を例に本発明を説明したが、セル交換機能を有する装置に広く適用し得る。
【０１０８】
【発明の効果】
上述のように第１の本発明によれば、低速回線の多重をバス上で行うようにしたことにより、従来に比して、収容回線数及び収容回線の速度の組み合わせを柔軟に変更することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る装置の概略構成を表したブロック図である。
【図２】従来装置の概略構成を表したブロック図である。
【図３】従来装置の詳細構成を表したブロック図である。
【図４】第１の実施形態に係る装置内で転送されるセルの流れとセルヘッダ情報の変化の様子を表した図である。
【図５】入側制御部内の動作説明に供する図である。
【図６】ヘッダ変換の集中制御の様子を表した図である。
【図７】出側制御部内の動作説明に供する図である。
【図８】出側制御部内におけるセルの流れを表した図である。
【図９】セルヘッダに対して行われる処理の流れを表した図である。
【図１０】第２の実施形態に係る装置の概略構成を表したブロック図である。
【図１１】出側制御部の内部構成を表した図である。
【図１２】ＶＣ／ｐｏｒｔ制御部における動作の様子を表した図である。
【符号の説明】
１１…低速回線入力インタフェース部、１２…一時記憶セルバッファ、１３…入側セル多重バスインタフェース部、１３Ａ…競合制御回路、１３Ｂ…物理回線インタフェース部、１３Ｃ…ＰＩＤスタンプ部、１３Ｅ…ＰＩＤ保持レジスタ、１３Ｆ…ＶＰｌ有効レジスタ、１４…入側セル多重バス、１５…ヘッダ変換部、１５Ａ…セルバスインタフェース制御部、１５Ｂ…縮退部、１５Ｃ…変換テーブル、１５Ｄ…ヘッダ付与部、１５Ｅ…ＳＷインタフェース、１６…主スイッチ部、１７、１７’…出側回線制御部、１７Ａ…セル振り分け部、１７Ｂ…セルバッファ、１７Ｃ…セルバッファ選択部、１７Ｄ…送出トラヒック制御部、１７Ｄ１…ＰＩＤ待ち行列制御部、１７Ｄ’…ＶＣ／ｐｏｒｔ制御部、１７Ｅ１…ページメモリ制御部、１７Ｅ２…書込制御部、１７Ｅ３…読出制御部、１８…出側セル多重バス、１９…出側セル多重バスインタフェース部、１９Ａ…ＰＩＤヘッダ抽出部、１９Ｂ…ＰＩＤ判定部、１９Ｃ…ＰＩＤビット位置レジスタ、１９Ｄ…出ＰＩＤ値レジスタ、１９Ｅ…セレクタ、１９Ｆ…ＰＩＤヘッダ削除部、２０…出側回線インタフェース部、２１…高速回線物理制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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