(57)【特許請求の範囲】
【請求項１】
格子状に配置されたｎ本のビット線及びｎのｌ（ｌ≧３）乗本のワード線を備え、ワード線方向にのみ分割されたｎ個の単位メモリセルからなるメモリセルにおいて、
これらビット線とワード線との各交点に付され、該ビット線の番号と該ワード線の番号とにより表現された２次元のデータアドレスを、再配置するメモリセルアドレスの配置方法であって、
ビット線の番号をワード線方向の第１階層アドレスとし、同一ビット線上のデータアドレスをｎ個のグループに（ｌ−１）回分割し、該同一ビット線上の各データアドレスに対して階層数ｌの階層アドレスを付し、
最下層の階層アドレスをワード線方向のアドレスとし、その１つ上位の階層の階層アドレスをビット線方向のアドレスとしてソート用マトリクスをビット線毎に形成し、
前記各ソート用マトリクス上の各データアドレスを、対角線を軸に反転させるとともに、この反転させたマトリクスの格段をワード線方向にずらすことによって、同一のビット線上に位置していたデータが各ビット線上に割り振られるように並び替えてソート後マトリクスを形成するソート処理を行い、
全ての階層アドレスが並び替えられるまで、
前記各ソート後マトリクスをビット線毎にブロック化し、これら各ブロックの番号をワード線方向のアドレスとし、さらにその次の階層のアドレスをビット線方向のアドレスとしてソート用マトリクスを形成するブロック化処理と、前記ソート処理とを繰り返す
ことを特徴とするメモリセルアドレスの配置方法。
【請求項２】
格子状に配置されたｎ本のビット線及びｎのｌ（ｌ≧３）乗本のワード線を備え、ワード線方向にのみ分割されたｎ個の単位メモリセルからなるメモリセルにおいて、
これらビット線とワード線との各交点に付され、該ビット線の番号と該ワード線の番号とにより表現された２次元のデータアドレスを、再配置するプログラムを記録したコンピュータ読み取り可能な記録媒体であって、該プログラムは、
ビット線の番号をワード線方向の第１階層アドレスとし、ビット線上のデータアドレスをｎ個のグループに（ｌ−１）回分割し、該同一ビット線上の各データアドレスに対して階層数ｌの階層アドレスを付するステップと、
最下層の階層アドレスをワード線方向のアドレスとし、その一つ上位の階層アドレスをビット線方向のアドレスとしてソート用マトリクスをビット線毎に形成するステップと、
前記各ソート用マトリクス上の各データアドレスを、対角線を軸に反転させ、この反転させたマトリクスの格段をワード線方向にずらすことによって、同一のビット線上に位置していたデータが各ビット線上に割り振られるように並び替えてソート後マトリクスを形成するソート処理ステップと、
前記各ソート後マトリクスをビット線毎にブロック化し、これら各ブロックの番号をワード線方向のアドレスとし、さらにその次の階層のアドレスをビット線方向のアドレスとしてソート用マトリクスを形成するブロック化ステップとを有し、
全ての階層アドレスが並び替えられるまで、前記ブロック化ステップと前記ソート処理ステップとを繰り返す
ことを特徴とするメモリセルアドレスの配置プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルのデータアドレスをマトリクス配置するためのメモリセルアドレスの配置方法及び配置プログラムを記録したコンピュータ読み取り可能な記録媒体に関する。
【０００２】
【従来の技術】
従来、データの書き込み及び読み出しを行うデバイスとしてメモリセルがある。このメモリセルは、マトリクス状にデータアドレスを配置し、各アドレスにデータを記憶するものである。図１７は、従来のメモリセル５０を模式的に示した概略構成図である。
【０００３】
同図に示すように、従来のメモリセル５０は、格子状にワード線Ｗ１〜Ｗｍとビット線Ｙ１〜Ｙｎが配線されており、これらワード線Ｗ１〜Ｗｍとビット線Ｙ１〜Ｙｎはアドレスデコーダ５１及びメモリセル制御回路５３よって制御される。そして、このような従来のメモリセル５０においてデータの読み出しを行うには、ワード線Ｗ１〜Ｗｍとビット線Ｙ１〜Ｙｎによってアドレスを特定し、ビット線方向にデータを出力する。
【０００４】
ところで、従来のメモリセルにおいて、最も単純な形は、図１７に示すように一塊となっているが、複数のデータを同時に読み出す（書き込む）には、複数のデータに同時にアクセスしなければならないため、メモリセルをワード線方向に複数に分割する必要がある。図１８は、同時にｎ個のデータ群から規則的なアドレスのデータを同時に読み出す（書き込む）ために、メモリセルをワード線方向にｎ個に分割した場合を示している。
【０００５】
同図に示すようにメモリセルを分割した場合、分割したメモリセル（単位セル）５２１〜５２ｎの各々にアドレスデコーダ５１１〜５１ｎ及びメモリセル制御回路５３１〜５３ｎを設ける。これによって、各ビット線毎に異なるワード線を選択することができるため、ビット線から各々１ずつのデータを同時に入出力することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、データの入出力はビット線方向にのみ行われるため、同一のビット線上に位置するデータは同時に入出力することはできず、読み出しモードが２以上になったときには対応できないという問題があった。
【０００７】
ここで読み出しモードとは、アドレスを階層的に構成し、データを読み出す際、階層（ディメンジョン）を特定することによって、一定の規則によって関連づけられた複数のデータを一括して読み出すパターンをいう。
【０００８】
例えば、図１９に示すように、アドレスがＡａ〜Ｄｄである１６個のデータがメモリセル上に存在する場合には、アドレスは「Ａ」と「ａ」の２階層で表現され、読み出しモードは２種類あることとなる。すなわち、図２０に示すように、アドレスが２階層の場合には、アドレスに「Ａ」が含まれるデータについて読み出す同群出力と、「ａ」が含まれるデータについて読み出す同類出力との２種類があることになる。
【０００９】
上述したように、データの入出力は、ビット線方向でのみ行われるため、図１８に示すようにビット線方向に分割せずワード線方向にのみ分割したときには、データアドレスに「ａ」が含まれるデータを同時に全て読み出す同類出力はできても、「Ａ」が含まれるデータを同時に入出力する同群出力はできない。
【００１０】
従って、同時に読み出すデータの組み合わせパターン（読み出しモード）がｌ（ｌ≧２）種類に増えたときは、図２１に示すように、さらにメモリセルをビット線方向にｎｌー１個に分割し、全体として計ｎｌ個の単位メモリセル５２（１，１）〜５２（ｍ，ｎ）に分割しなければならなかった。
【００１１】
しかし、分割した単位メモリセルにそれぞれアクセスするには、単位メモリセルの各々に対して各々メモリセル制御回路を設けなければならず、このメモリセル制御回路チップサイズが大型化するという問題があった。
【００１２】
そこで、本発明は上記事情に鑑みて成されたものであり、その目的は、チップサイズを大型化することなく、読み出しモード数を増加させ、種々の用途に応じてメモリセル上に配置されたデータを一括して読み出すことができるメモリセルのアドレス配置方法を提案することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために本発明は、格子状に配置されたｎ本のビット線及びｎのｌ（ｌ≧３）乗本のワード線を備え、ワード線方向にのみ分割されたｎ個の単位メモリセルからなるメモリセルにおいて、これらビット線とワード線との各交点に付され、該ビット線の番号と該ワード線の番号とにより表現された２次元のデータアドレスを再配置するメモリセルアドレスの配置方法であって、ビット線の番号をワード線方向の第１階層アドレスとし、同一ビット線上のデータアドレスをｎ個のグループに（ｌ−１）回分割し、該同一ビット線上の各データアドレスに対して階層数ｌの階層アドレスを付し、最下層の階層アドレスをワード線方向のアドレスとし、その１つ上位の階層の階層アドレスをビット線方向のアドレスとしてソート用マトリクスをビット線毎に形成し、前記各ソート用マトリクス上の各データアドレスを、対角線を軸に反転させるとともに、この反転させたマトリクスの格段をワード線方向にずらすことによって、同一のビット線上に位置していたデータが各ビット線上に割り振られるように並び替えてソート後マトリクスを形成するソート処理を行い、前記階層数ｌが３以上の場合には、全ての階層アドレスが並び替えられるまで、前記各ソート後マトリクスをビット線毎にブロック化し、これら各ブロックの番号をワード線方向のアドレスとし、さらにその次の階層のアドレスをビット線方向のアドレスとしてソート用マトリクスを形成するブロック化処理と、前記ソート処理とを繰り返すことを特徴とするものである。
【００１７】
このような本発明によれば、ｌ（ｌ≧３）階層の階層構造をなす階層アドレスを有するメモリセルにおいて、（ｌー１）個の階層に属するアドレスを特定することによって、各ビット線からデータを１ずつ入出力することができるため、ｌ通りの読み出しモードを実現することができる。
【００１８】
しかも、本発明によれば、ビット線に対して２以上のデータを同時に入出力することがないので、メモリセルをビット線方向に分割する必要がなく、分割された単位メモリセルにそれぞれ設けられるメモリセル制御回路を省略することができ、この分のチップ面積を縮小することができる。
【００１９】
【発明の実施の形態】
［メモリセルの全体構成］
以下、この発明に係るメモリセルアドレスの配置方法の実施形態について説明する。図１は、以下に説明する第１〜第３の実施形態に係るメモリセル１００の全体構成を模式的に示す概略図である。
【００２０】
同図において、メモリセル１００は、ワード線方向にのみ分割されたｎ個の単位メモリセル１１〜１ｎと、これらの単位メモリセル１１〜１ｎ上に配線されたｎ本のビット線Ｙ１〜Ｙｎと、このビット線Ｙ１〜Ｙｎと格子を形成するように配線されたｍ本のワード線Ｗ１〜Ｗｍと、各単位メモリセル１１〜１ｎに対してそれぞれ設けられるアドレスデコーダ２１〜２ｎ及びメモリセル制御回路３１〜３ｎとから概略構成されるものである。そして、各単位メモリセル１１〜１ｎ上の格子点には本実施形態に係るメモリセルアドレスの配置方法によってデータアドレスが付される。
【００２１】
［第１の実施形態］
この第１の実施形態では、データアドレスの階層（ディメンジョン）が２の場合について説明する。
【００２２】
（ソート処理を行う前のアドレス配置）
図２は、上述したメモリセル１００上における、ソート処理を行う前のデータアドレスの配置を示すものである。同図（ａ）に示すように、ビット線Ｙ１〜Ｙｎとワード線Ｗ１〜Ｗｎとの格子点に付されたデータには、ビット線の番号とワード線の番号とによって表現された２階層（２次元）のディメンジョンによってアドレスが付されている。すなわち同図（ａ）の左下Ｘ（１，１）を原点としてビット線方向及びワード線方向にアドレスが付される。
【００２３】
ここで、説明の便宜上、同図（ｂ）に示すように、上位のディメンジョン（ビット線番号）を大文字のアルファベットで表示し、下位のディメンジョン（ワード線番号）を小文字のアルファベットで表示する。なお、同図（ａ）及び（ｂ）では、説明の便宜上ビット線の本数ｎを４とし、ワード線の本数ｍも４としている。
【００２４】
（ソート処理の手順）
次に、上述したように配置されたデータアドレスを、本実施形態に係るソート処理によって再配置する手順を説明する。
【００２５】
先ず、図３（ａ）に示したマトリクス配置を、ＡａとＤｄとを結んだ対角線について反転（以下、この反転を「ミラー反転」と称する。）させ、同図（ｂ）に示す配置とする。なお、このミラー反転についてはＡｄとＤａとを結んだ対角線について行うようにしてもよい。
【００２６】
次に、ミラー反転した後のマトリクスについて下段から順に右へずらして図４（ａ）に示すような階段状に配置する。すなわち、ＢａがＡｄ、ＣａがＢｂ、ＤａがＣｂの直上に来るように格段をずらす。その後、同図（ｂ）に示すように、ずらした後の右３列（上から３段分）を左側上３段部分に移動させて並べ替える（以下、この図４（ａ）及び同図（ｂ）の並び替えを「階段式ソート」と称する。）。すなわち、右側にはみ出したＢｄが左側のＡａ上に来るように並べ替える。
【００２７】
なお、ここでは、格段を１ずつずらしたが、２つ以上ずらすようにしてもよい。また、ここでは右側にずらしたが、左側にずらすようにしてもよい。要は、各列の小文字アルファベットが同一のビット線上で重複しない位置に来るようにずらせばよい。
【００２８】
（ソート処理による効果）
図５及び図６は、上述したソート処理によって再配置されたソート後マトリクスを示すものである。このように再配置されたアドレス配置によれば、各階層のディメンジョンのいずれかを特定することにより、上述した同類出力のみならず同群出力もでき、２種類の読み出しモードを行うことができる。
【００２９】
例えば大文字のアルファベット（上位のディメンジョン）である「Ａ」を特定すると、各ビット線から同群であるＡａ（ｘ（１，１））、Ａｂ（ｘ（２，１））、Ａｃ（ｘ（３，１））、Ａｄ（ｘ（ｎ，１））を一括して読み出すことができる。一方、小文字のアルファベット（下位のディメンジョン）である「ａ」を特定すると、各ビット線から同群であるＡａ（ｘ（１，１））、Ｂａ（ｘ（１，２））、Ｃａ（ｘ（１，３））、Ｄａ（ｘ（１，ｎ））を一括して読み出すことができる。
【００３０】
そして、本実施形態に係るメモリセルは、図７に示すように、ワード線方向にのみ分割され、ビット線方向には分割されていないため、従来のメモリセル（図２０参照）と比較して各単位メモリセルに設けられるメモリ制御回路が不要となる。
【００３１】
従って、上述した手順によってデータアドレスを再配置した本実施形態に係るメモリセルによれば、チップを大型化することなく、読み出しモード数を増加させることができる。
【００３２】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。本実施形態では、データアドレスの階層（ディメンジョン）が３の場合について説明する。なお、本実施形態では、ディメンジョン数が３であるため、以下の説明において「ｌ」は３である。
【００３３】
（ソート処理を行う前のアドレス配置）
図８は、ソート処理を行う前のアドレス配置を示すものである。同図に示すように、ソート処理前のデータアドレスは、ワード線方向にｎ列、ビット線方向にｍ（ｎの（ｌ−１）乗）段のマトリクス配置されており、計ｎのｌ乗個のデータが配置されている。
【００３４】
そして、このようなソート処理前のアドレスについて、同一ビット線上のデータアドレスをｎ個のグループに（ｌ−１）回分割することによって、ディメンジョン（階層数）が３の階層アドレスを付する。
【００３５】
ここで、ディメンジョンが３である意味について説明する。すなわち、メモリセルは平面であるため、ここに配置されるデータも実際上は二次元的に配置されている。そこで、ビット線方向に配列されているデータをｎ段（ここではｎ＝４）ずつ、グループｂ、ｃ、ｄ、ａに分け、各グループの下位にｎ個のデータが含まれるようにする。
【００３６】
これを概念的に表示したものが図９である。同図では、各グループに含まれるデータに、最下層のアドレスとしてｘ、ｙ、ｚ、ｗを付している。例えば、Ｘ（１，１）は、「Ａａｘ」と表現され、Ｘ（４ｎ，，ｎ）は、「Ｄｄｗ」と表現される。なお、上記図８及び図９では便宜上、ｎを４として表示してある。
【００３７】
（ソート処理の手順）
次に、上述したように配置された階層アドレスを、本実施形態に係るソート処理によって再配置する手順を説明する。図１０は、本実施形態に係るソート処理の手順を説明する説明図である。
【００３８】
先ず、図１０（ａ）及び（ｂ）に示すように、最下層の階層アドレスとその一つ上位の階層アドレスを用いて、各単位メモリセル毎にソート用マトリクスを形成する。詳述すると、マトリクス上の各列Ａ〜Ｄについて、各グループａ〜ｄ内のデータを配列する。このとき、上位のディメンジョン（ここではａ〜ｄ）をビット線方向に一致させ、下位のディメンジョンをワード線方向に一致させる。
【００３９】
次に、同図（ｃ）に示すように、これらＡ〜Ｄの各マトリクスについて上述したソート処理（ミラー反転及び階段式ソート）を行う。そして、このようにして並び替えられた各ソート後マトリクスを、同図（ｃ）に示すように、各列毎に分割してブロック化する。ここでは、これら分割されたブロックをα〜δと称する。
【００４０】
その後、図１０（ｄ）に示すように、各ブロックα〜δと、最上位の階層アドレスＡ〜Ｄとによってマトリクスを形成する。このようにして構成されたマトリクスについて、同図（ｅ）に示すように、上述したソート処理（ミラー反転及び階段式ソート）を行う。
【００４１】
（ソート処理による効果）
図１１及び図１２は、上述したソート処理によって再配置されたソート後マトリクスを示すものである。このように再配置されたアドレス配置によれば、各階層アドレスのいずれか２つを特定することにより、３通りの読み出しモードを行うことができる。
【００４２】
例えば、下位２つのアドレス「ａ」及び「ｘ」を特定することによって、各ビット線から「Ａａｘ」、「Ｂａｘ」、「Ｃａｘ」、「Ｄａｘ」を読み出すことができる。また、上位２つのアドレス「Ａ」及び「ａ」を特定することによって各ビット線から「Ａａｘ」、「Ａａｙ」、「Ａａｚ」、「Ａａｗ」を読み出すことができる。さらに、最上位と最下位のアドレス「Ａ」、「ｘ」を特定することによって、「Ａａｘ」、「Ａｂｘ」、「Ａｃｘ」、「Ａｄｘ」を読み出すことができる。
【００４３】
しかも、本実施形態に係るメモリセルにおいても、図１に示すように、ワード方向にのみ分割され、ビット線方向には分割されていないため、各ビット線に１つのメモリ制御回路を設ければよく、チップの大型化を要することなく、データの読み出しモードを増加させることができる。
【００４４】
［第３の実施形態］
次に、本発明の第３の実施形態について説明する。本実施形態では、データアドレスの階層（ディメンジョン）が２以上の場合、すなわち階層数がｌの場合、について説明する。
【００４５】
（ソート処理を行う前のアドレス配置）
本実施形態においては、ソート処理前のデータアドレスは、ワード線方向にｎ列、ビット線方向にｍ（ｎの（ｌ−１）乗）段のマトリクス配置されており、計ｎ×ｍ（ｎのｌ乗）個のデータが配置されている。なお、同図においては、便宜上ｌを４として表示している。
【００４６】
そして、本実施形態では、図１３に示すように、このｎ×ｍ個のデータに階層アドレスを付する。すなわち、ビット線の番号をワード線方向の第１階層アドレスとし、同一ビット線上のデータアドレスをｎ個のグループに（ｌ−１）回分割して、階層数ｌの階層アドレスを付する。
【００４７】
具体的には、最上層のディメンジョンｄ１をｎ本のビット線に対応させて付し、また、各ビット線上のデータをｎ個のグループに分割しこれらの各グループに次層のディメンジョンｄ２を付する。これらｄ１及びｄ２が上位の階層アドレスである。
【００４８】
そして、これら分割した各グループをさらにｎ個に分割し、これを繰り返すことによって全てのデータに階層数ｌの階層アドレスを付する。このようにして付された階層アドレスを、本実施形態では、便宜上Ｘ（ｄ１，ｄ２，ｄ３，…ｄｌ）と表記する。
【００４９】
（ソート処理の手順）
次に、上述したように配置された階層アドレスを、本実施形態に係るソート処理によって再配置する手順を説明する。図１４は、本実施形態に係るソート処理の手順を概略的に示す説明図である。図１４に示すように、本実施形態では、下位の２階層に属するアドレスから順にソート処理を順次行うことによってデータアドレスを再配置する。
【００５０】
詳述すると、先ず、最下位の２階層であるｄｌとｄ（ｌ−１）とによって形成されたマトリクスをソート処理し、ソート後マトリクスＳ（ｌ−１）を形成し、これを複数のブロック群に分割し、これらのブロック群と次の階層ｄ（ｌ−２）に属するアドレスとによってマトリクスを形成し、このマトリクスについてソート処理を行い、これを繰り返すことによって、最終的に最上位のディメンジョンであるｄ１に属するアドレスとによってソート処理を行う。そして、この最上位のディメンジョンｄ１とのソート処理によって形成されたソート後マトリクスＳ１が、最終的なアドレス配置となる。
【００５１】
なお、ここにいうソート処理とは、上述した実施形態におけるミラー反転や階段式ソート、ブロック群分割などの処理を含むものである。
【００５２】
以下に、このデータアドレスの配置方法の一般化した手順について具体的に説明する。図１５は、データアドレスの配置方法の手順を示すフローチャート図である。同図に示すように、かかる配置方法では、ディメンジョンが２階層のみ（ｌ＝２）である場合と、３以上（ｌ≧３）である場合とに大きく分岐して処理される。
【００５３】
先ず、ディメンジョンが２階層のみである場合には、下位２階層のディメンジョンｄｌ、ｄ（ｌ−１）は上位階層ｄ１及びｄ２であることからソート処理を１回行うことによって処理が終了する。これについて図１５のフローに従って説明すると、先ず、データアドレスの配置処理を開始すると（ｓｔｅｐ２０１）、下位２階層のディメンジョンｄｌ、ｄ（ｌ−１）に属するアドレスによってマトリクスを形成し（ｓｔｅｐ２０２）、これについてミラー反転及び階段式ソートを行い、ソート後マトリクスＳ（ｌ−１）を形成する（ｓｔｅｐ２０３）。
【００５４】
そして、ディメンジョンが２の場合は、この下位２階層のディメンジョンが上位２階層のディメンジョンでもあるのでソート処理を終え（ｓｔｅｐ２０４）、ソート後マトリクスを出力し（ｓｔｅｐ２１０）、処理を終了する（ｓｔｅｐ２１１）。すなわち、ディメンジョン数ｌが２であるときは、ｌ−１＝１であることから、このソート後マトリクスＳ（ｌ−１）が最終的なソート後マトリクスＳ１となる。
【００５５】
一方、ディメンジョン数が３以上である場合には、ｓｔｅｐ２０３で形成されたソート後マトリクスＳ（ｌ−１）についてさらに処理を行う。具体的には、ｓｔｅｐ２０４で「ｌ＝２」でないと判断した場合には、ｓｔｅｐ２０６及び２０７をｒ回繰り返し、ソート後マトリクスＳ１を形成する。
【００５６】
すなわち、先ずステップ２０４で「ｌ＝２」でないと判断した場合には、繰り返し回数ｒを初期化（０と）し、ソート後マトリクスＳ（ｌ−１−ｒ）をブロック群に分割し、これらと一つ上の階層に属するアドレスと組み合わせてマトリクスＭ（ｌ−１−ｒ）を形成する（ｓｔｅｐ２０６）。そして、このマトリクスＭ（ｌ−１−ｒ）についてミラー反転及び階段式ソートを行い、ソート後マトリクスＳ（ｌ−２−ｒ）を形成する（ｓｔｅｐ２０８）。
【００５７】
その後、全てのディメンジョンについて処理を行ったか否かを判断する（ｓｔｅｐ２０８）。すなわち、最終的に形成したソート後マトリクスＳ（ｌ−１−ｒ）がＳ１である場合（ｌ−１−ｒ＞２でないとき）には、これを出力し（ｓｔｅｐ２１０）、処理を終了する（ｓｔｅｐ２１１）。
【００５８】
一方、ｌ−１−ｒ＞２であるときは、ｒに１を加算し（ｓｔｅｐ２０９）、上記ｓｔｅｐ２０６及び２０７を繰り返し行う。そして、全てのディメンジョンに付いて処理を行い最終的に形成したソート後マトリクスＳ（ｌ−１−ｒ）がＳ１となったらこれを出力し（ｓｔｅｐ２１０）、処理を終了する（ｓｔｅｐ２１０）。
【００５９】
（ソート処理による効果）
このような手順によって再配置されたアドレス配置によれば、各階層のディメンジョンのいずれか（ｌー１）個を特定することにより、ｌ通りの読み出しモードを行うことができる。すなわち、ｌ個のディメンジョンの中から（ｌ−１）個のディメンジョンを選択する組み合わせはｌＣ（ｌ−１）（＝ｌ）通りあることから、本実施形態に係るデータアドレスの配置方法では、ｌ通りの読み出しモードを実現することができる。
【００６０】
しかも、本実施形態に係るメモリセルも、ワード方向にのみ分割され、ビット線方向には分割されていないため、各ビット線に１つのメモリ制御回路を設ければよく、チップの大型化を要することなく、データの読み出しモードを増加させることができる。
【００６１】
（データアドレス配置ソフトウェア）
このデータアドレスの配置方法は所定のコンピュータ言語で記述されたソフトウェアによって実現することができる。すなわち、上述した図１５に示すフローチャートに示した各ステップを有するプログラムを構成してデータアドレスの配置ソフトウェアを作成する。
【００６２】
そして、このようなデータアドレスの配置ソフトウェアは、図１６に示すような、汎用コンピュータ１５で読み取り可能な記録媒体１６〜１９に記録することができる。具体的には、同図に示すような、フロッピーディスク１６やカセットテープ１９等の磁気記録媒体、若しくはＣＤ−ＲＯＭ１７等の光ディスクの他、ＲＡＭカード１８などのコンピュータで読み取り可能な記録媒体に記録することができる。
【００６３】
このようなデータアドレスの配置ソフトウェアを記録したコンピュータ読み取り可能な記録媒体によれば、チップの大型化を招来することなくデータの読み出しモードを増加させることができるという有用なソフトウェアの保存、運搬及びインストールを容易に行うことができ、メモリセルの設計をより簡便なものとすることができる。
【００６４】
【発明の効果】
以上説明したように、本発明のデータアドレスの配置方法及び、配置プログラムを記録したコンピュータ読み取り可能な記録媒体によれば、チップサイズを大型化することなく、読み出しモード数を増加させ、種々の用途に応じてメモリセル上に配置されたデータを一括して読み出すことができる。
【図面の簡単な説明】
【図１】本発明の第１〜３の実施形態に係るメモリセルを示す概略図である。
【図２】本発明の第１の実施形態においてソート処理される前のデータアドレス配置を示す図である。
【図３】本発明の第１の実施形態に係るデータアドレスの配置方法の手順を示す説明図である。
【図４】本発明の第１の実施形態に係るデータアドレスの配置方法の手順を示す説明図である。
【図５】本発明の第１の実施形態においてソート処理された後のデータアドレス配置を示す図である。
【図６】本発明の第１の実施形態においてソート処理された後のデータアドレス配置を示す図である。
【図７】本発明の第１の実施形態において再配置されたメモリセル上のデータアドレスを示す概略図である。
【図８】本発明の第２の実施形態においてソート処理される前のデータアドレス配置を示す図である。
【図９】本発明の第２の実施形態に係るデータアドレスの配置方法の手順を示す説明図である。
【図１０】本発明の第２の実施形態に係るデータアドレスの配置方法の手順を示す説明図である。
【図１１】本発明の第２の実施形態においてソート処理された後のデータアドレス配置を示す図である。
【図１２】本発明の第２の実施形態においてソート処理された後のデータアドレス配置を示す図である。
【図１３】本発明の第３の実施形態におけるデータアドレスの階層構造を示す図である。
【図１４】本発明の第３の実施形態に係るデータアドレスの配置方法の手順を示す説明図である。
【図１５】本発明の第３の実施形態に係るデータアドレスの配置方法の手順を示す説明図である。
【図１６】本発明のデータアドレスの配置ソフトウェアを記録したコンピュータ読み取り可能な記録媒体を示す斜視図である。
【図１７】従来のメモリセルを示す概略図である。
【図１８】従来のメモリセルを示す概略図である。
【図１９】従来のメモリセル上におけるデータアドレスの配置を示す概略図である。
【図２０】従来のデータの読み出しモードを模式的に示す説明図である。
【図２１】従来のメモリセルを示す概略図である。
【符号の説明】
１１〜１ｎ…単位メモリセル、２１〜２ｎ…アドレスデコーダ、
３１〜３ｎ…メモリセル制御回路、Ｙ１〜Ｙｎ…ビット線、
Ｗ１〜Ｗｎ…ワード線、Ｘ…データアドレス、１００…メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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