(57)【特許請求の範囲】
【請求項１】
デジタルデータを記録する場合に用いられるクロックを生成するための基準とされるとともに、前記デジタルデータを再生する場合のクロックを生成するための基準ともされる基準信号が、予め記録されている記録媒体を駆動する記録媒体駆動装置において、
前記記録媒体を再生し、アナログレベルの再生信号を出力する再生手段と、
前記再生手段の出力する再生信号に含まれる前記基準信号に対応する成分の位相に同期して、前記クロックを生成する生成手段と、
前記再生手段の出力するアナログレベルの前記再生信号を、前記生成手段により生成された前記クロックによりサンプリングし、サンプリング値を出力するサンプリング手段と、
前記生成手段により生成された前記クロックを基準にして、前記サンプリング値から前記デジタルデータを復調する復調手段と、
前記クロックの位相誤差を検出する検出手段と、
前記位相誤差に対応して、前記サンプリング値を補間することで前記検出手段の検出する位相誤差が最小になるように補正処理を行う補正手段と
を備えることを特徴とする記録媒体駆動装置。
【請求項２】
前記サンプリング値を波形等化する等化手段をさらに備える
ことを特徴とする請求項１に記載の記録媒体駆動装置。
【請求項３】
前記補正手段は、前記位相誤差に対応してタップ係数を変化させるトランスバーサルフィルタである
ことを特徴とする請求項１に記載の記録媒体駆動装置。
【請求項４】
前記補正手段は、前記サンプリング値を補間するとともに、波形等化するように、タップ係数を変化させるトランスバーサルフィルタである
ことを特徴とする請求項１に記載の記録媒体駆動装置。
【請求項５】
前記生成手段と前記補正手段は、ＰＬＬ回路で共通に構成される
ことを特徴とする請求項１または２に記載の記録媒体駆動装置。
【請求項６】
前記再生手段に対して前記記録媒体の移動方向に所定の距離だけ離間して配置され、前記記録媒体に前記デジタルデータを記録する記録手段をさらに備え、
前記生成手段と前記補正手段は、ＰＬＬ回路で共通に構成され、前記ＰＬＬ回路は、前記記録媒体の前記再生手段と記録手段に対する相対速度に対応して、前記クロックの位相を制御する
ことを特徴とする請求項１または２に記載の記録媒体駆動装置。
【請求項７】
前記検出手段は、
前記復調手段に供給される前記サンプリング値から、所定の論理の推定値を推定する推定手段と、
前記推定手段により推定された推定値を用いて、前記復調手段に供給される前記サンプリング値の論理を判定する判定手段と、
前記復調手段に供給される前記サンプリング値と、前記推定手段により推定された推定値から、前記クロックの位相誤差を演算する演算手段と
を備える
ことを特徴とする請求項１乃至６のいずれかに記載の記録媒体駆動装置。
【請求項８】
前記検出手段は、
前記判定手段により判定された論理から、前記論理のパターンを検出するパターン検出手段と、
前記パターン検出手段が所定のパターンを検出したとき、前記演算手段の演算結果を取り込む取込手段と
をさらに備える
ことを特徴とする請求項７に記載の記録媒体駆動装置。
【請求項９】
前記推定手段は、第１の論理に対応する第１の推定値と、第２の論理に対応する第２の推定値とを推定し、
前記検出手段は、
前記第１の推定値と第２の推定値の差を演算する第１の減算手段と、
前記復調手段に供給される前記サンプリング値に所定の係数を乗算する乗算手段と、
前記第１の推定値と第２の推定値の和と、前記乗算手段の出力との差を演算する第２の減算手段と
をさらに備え、
前記演算手段は、前記第１の減算手段と第２の減算手段の出力から、前記クロックの位相誤差を演算する
ことを特徴とする請求項７または８に記載の記録媒体駆動装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、大容量の情報を記録、再生する磁気ディスク装置、光ディスク装置、光磁気ディスク装置などに用いて好適な記録媒体駆動装置に関する。
【０００２】
【従来の技術】
ディスク型の情報記録媒体を用いる磁気ディスク装置、光ディスク装置、光磁気ディスク装置などは、再生時のデータの復調に用いるクロックの生成の仕方によって、自己同期型と外部同期型の２種類に大きく分類することができる。
【０００３】
図１７は、自己同期型の磁気ディスクの構成例を表している。同図に示すように、ディスク（記録媒体）１は、複数のセクタに区分されており、データは、このセクタを単位として記録、再生が行われる。各セクタには、その先頭に、プリアンブル２１が設けられ、これに続いて、データ２２が記録されるようになされている。そして、隣接するセクタとの間には、ギャップ２３が設けられている。
【０００４】
図１８は、このような自己同期型のディスク１に対して、データを記録、再生する磁気ディスク装置の構成例を表している。同図に示すように、ディスク１には、記録ヘッド２によりデジタルデータを記録し、再生ヘッド３により、記録されているデータを再生することができるようになされている。
【０００５】
記録モード時、記録データが記録回路６に入力され、記録信号に変換されるようになされている。水晶振動子４から所定のクロックが供給されているＰＬＬ回路５が記録用のクロックを生成し、記録回路６に供給している。記録回路６は、ＰＬＬ回路５から供給されるクロックに同期して、記録信号を生成し、記録アンプ７、記録ヘッド２を介して、ディスク１に記録させる。これにより、図１７に示したように、各セクタ毎に、プリアンブル２１とデータ２２が記録される。
【０００６】
一方、再生モード時においては、再生ヘッド３によりディスク１より再生された再生信号が、再生アンプ８を介してＡ／Ｄ変換器９に入力される。Ａ／Ｄ変換器９は、ＰＬＬ回路１２より供給されるクロックを基準として、再生アンプ８より入力されるアナログレベルの信号をサンプリングする。
【０００７】
Ａ／Ｄ変換器９より出力されたサンプリング値は、等化回路１０により波形等化された後、復調回路１１に供給され、バイナリデータに変換され、再生データとして出力される。
【０００８】
一方、等化回路１０より出力されたサンプリング値は、ＰＬＬ回路１２に供給され、ＰＬＬ回路１２は、このサンプリング値からクロック成分を抽出し、このクロック成分に同期したクロックを生成して、Ａ／Ｄ変換器９、等化回路１０、および復調回路１１に出力している。ディスク１は、自己同期型のディスクであるため、そこに記録されているデータ２２自体もクロック成分を有しているが、データ２２を復調するには、事前にクロックを生成しておく必要があるため、データ２２の直前に、予め再生時におけるクロックを生成できるように、プリアンブル２１が設けられているのである。従って、ＰＬＬ回路１２は、このプリアンブル２１からクロックを生成し、データ２２が読み込まれたタイミングにおいては、これを読み取るためのクロックが既に生成されている状態にする。
【０００９】
この方式において、再生時に同期を確立するには、プリアンブル２１とデータ２２との間に、固定の同期関係の存在が必要となるが、両者は、水晶振動子４を用いて生成される記録クロックに従って同時に記録されるため、データ２２を記録するディスク１上の位置に拘らず、この関係は常に満足される。即ち、記録時のタイミングがずれて、各セクタ間のディスク１上における位置が不揃いになったとしても、ギャップ２３の範囲内であれば、データの再生に支障をきたすようなことはない。
【００１０】
図１９は、外部同期型の磁気ディスクの構成例を表している。同図に示すように、ディスク（記録媒体）３１には、所定の位置にクロックマーク３２が予め形成、記録されている。そして、このクロックマーク３２と隣接するクロックマーク３２の間に、データ３３を記録するようになされている。
【００１１】
図２０は、このような外部同期型のディスク３１にデジタルデータを記録、再生する磁気ディスク装置の構成例を表している。その基本的構成は、図１８に示した場合と同様であるが、この例においては、ＰＬＬ回路１２がＡ／Ｄ変換器９の出力よりクロックを生成し、生成したクロックを、Ａ／Ｄ変換器９、等化回路１０、および復調回路１１の他、記録回路６にも供給するようになされている。このため、図１８における水晶振動子４およびＰＬＬ回路５は、省略された構成とされている。また、この例においては、記録回路６と記録アンプ７の間に、パルス遅延回路３５が配置されている。
【００１２】
即ち、外部同期型のディスクの場合、記録モード時におけるクロックも、ディスク３１のクロックマーク（基準信号）３２を基準にして生成される。このため、記録モード時においても、再生ヘッド３が、ディスク３１からこのクロックマーク３２を再生し、その再生信号を再生アンプ８を介してＡ／Ｄ変換器９に出力する。ＰＬＬ回路１２は、Ａ／Ｄ変換器９が出力したサンプリング値から、このクロックマーク３２に対応する成分を分離、抽出し、このクロックマーク３２に位相同期したクロックを生成する。そして、このクロックが記録回路６に供給される。
【００１３】
記録回路６は、このクロックを基準として、記録データを記録信号に変換し、パルス遅延回路３５を介して記録アンプ７に供給し、さらに記録ヘッド２を介してディスク３１に記録させる。パルス遅延回路３５の機能については後述する。
【００１４】
一方、再生モード時においては、ＰＬＬ回路１２がやはりクロックマーク３２を基準にして生成したクロックが、Ａ／Ｄ変換器９、等化回路１０、および復調回路１１に供給され、これらの回路は、このクロックを基準にしてそれぞれの処理を実行する。外部同期型のデータ３３は、それ自体クロック成分を有していないため、ＰＬＬ回路１２は、クロックマーク３２だけからクロックを生成することになる。このクロックマーク３２は、上述したように、予め形成、記録されているものであり、データの記録が行われるときに、記録されるものではない。
【００１５】
データの再生を行う際には、記録時に用いたクロックと同一のものが常に得られているので（常にクロックマーク３２を基準として生成したクロックが得られているので）、再生時の同期は常に確立している。Ａ／Ｄ変換器９によりサンプリングすべき再生波形上のデータ識別時刻は、このクロックにより与えられるので、データ自身から同期のための位相情報を抽出する必要はない。
【００１６】
これらの磁気ディスク装置においては、高感度な再生ヘッドを用いることにより、記録密度の向上を図ることが可能であるため、例えば、ＭＲ（磁気抵抗効果）ヘッドなど、記録ヘッド２と再生ヘッド３が空間的に離間して配置されている録再分離型ヘッドを使用することが多い。
【００１７】
図２１は、録再分離型ヘッドとした場合における記録ヘッドと再生ヘッドの位置関係を表している。同図に示すように、記録ヘッド２と再生ヘッド３は、スライダ４４に、再生ヘッド３が記録ヘッド２に対してディスク３１の回転方向の上流側に、距離Ｌだけ離間して配置され、取り付けられている。スライダ４４は、サスペンション４３により支持されており、サスペンション４３は、アーム中心４２を支点として回動するアーム４１に結合されている。
【００１８】
一般に、高速アクセスが要求されるディスク装置においては、ディスクは、角速度一定（ＣＡＶ）で回転されることが多い。このとき、記録ヘッド２と再生ヘッド３が距離Ｌだけ離間しているため、再生ヘッド３が、クロックマーク３２と固定の同期関係にあるデータ記録領域の先頭位置に到達した時刻においては、記録ヘッド２は、まだはるか後方に位置していることになる。外部同期型ディスクにおいて、再生時にデータが復調できるようにするには、ディスク上のクロックマーク３２と固定の同期関係にあるディスク上の所定の位置に、正確にデータを記録する必要がある。
【００１９】
ディスク３１の回転に伴って、記録ヘッド２がデータ記録領域の先頭位置まで移動してくる時間Ｔは、記録ヘッド２と再生ヘッド３のディスク３１との相対速度をＶとするとき、Ｔ＝Ｌ／Ｖとなる。即ち、図２１において、再生ヘッド３がクロックマーク３２を通過してから、ほぼ時間Ｔだけ経過したタイミングにおいて、記録ヘッド２がクロックマーク３２に続くデータ記録領域の先頭に位置することになる（図２１においては、距離Ｌを、クロックマーク３２とデータ３３の先頭の位置との距離に比較して短く図示しているが、実際には、この距離に比べて、距離Ｌは、はるかに大きい）。
【００２０】
従って、パルス遅延回路３５により、この時間Ｔに対応する時間だけ記録ヘッド２に供給する記録データのタイミングを遅延させることにより、クロックマーク３２に対して、常に所定の位相の関係にあるデータ記録領域の先頭位置からデータを記録することができるようになされている。
【００２１】
ＣＡＶ方式の場合、相対速度Ｖは、ディスク３１の回転角速度をω、記録ヘッド２および再生ヘッド３のディスク３１における半径位置をｒとするとき、Ｖ＝ｒωとなる。このため、パルス遅延回路３５に半径位置ｒに対応する信号を供給し、遅延時間を半径位置ｒに対応して変化させるようにしている。このため、パルス遅延回路３５を、０．１クロック以下の時間分解能を有し、少なくとも１クロック分以上の可変範囲を持つように構成する必要がある。
【００２２】
【発明が解決しようとする課題】
このように、パルス遅延回路３５に、０．１クロック以下の時間分解能を持たせ、少なくとも１クロック分以上の可変範囲を持たせるには、精密なタップディレイライン、あるいはアナログ処理によるタイミング作成回路などが必要となり、要求される時間分解能が高いことと、遅延時間の可変範囲が広いため、その実現には相当の回路規模が必要となるばかりでなく、コストも高くなる課題があった。
【００２３】
また、いずれもアナログ回路素子を使うものであるため、記録再生に必要な他の回路とともに、ＬＳＩ上に高集積度で集積することが困難である課題があった。
【００２４】
そこで、このパルス遅延回路３５を簡易な回路構成にすることが考えられるが、そのようにすると、記録ヘッドと再生ヘッドの間の通過時間差に起因する再生波形上のデータ識別時刻とクロックとの位相ずれを補正することが困難になり、この位相ずれが、結局、生成したクロックの位相誤差となって現れ、復調回路１１におけるデータ誤り率を悪化させることになる。
【００２５】
また、上述したように、外部同期型ディスクの場合、クロックマーク３２からＰＬＬ回路１２によりクロックが生成されるのであるが、再生ヘッド３が再生出力する信号には、ノイズが含まれているため、これを元にＰＬＬで生成したクロックには位相の揺らぎ（ジッタ）成分が発生する。また、ＰＬＬ回路１２に用いる、主にアナログ素子の経年変化により、クロックマーク３２に対するクロックの位相が時間の経過とともにずれる場合がある。
【００２６】
このような原因により発生するクロックの位相誤差も、再生波形上の不正なサンプリング時刻におけるデータ識別を引き起こし、復調後のデータの誤り率の著しい悪化を招くことになる。
【００２７】
本発明はこのような状況に鑑みてなされたものであり、より簡単な構成とし、データの誤り率の悪化を抑制するものである。
【００２８】
【課題を解決するための手段】
本発明の記録媒体駆動装置は、デジタルデータを記録する場合に用いられるクロックを生成するための基準とされるとともに、デジタルデータを再生する場合のクロックを生成するための基準ともされる基準信号（例えば図１９のクロックマーク３２）が、予め記録されている記録媒体（例えば図１９のディスク３１）を駆動する記録媒体駆動装置において、記録媒体を再生し、アナログレベルの再生信号を出力する再生手段（例えば図１の再生ヘッド３）と、再生手段の出力する再生信号に含まれる基準信号に対応する成分の位相に同期して、クロックを生成する生成手段（例えば図１のＰＬＬ回路１２）と、再生手段の出力するアナログレベルの再生信号を、生成手段により生成されたクロックによりサンプリングし、サンプリング値を出力するサンプリング手段（例えば図１のＡ／Ｄ変換器９）と、生成手段により生成されたクロックを基準にして、サンプリング値からデジタルデータを復調する復調手段（例えば図１の復調回路１１）と、クロックの位相誤差を検出する検出手段（例えば図１の位相検出回路６１）と、位相誤差に対応して、サンプリング値を補間することで検出手段の検出する位相誤差が最小になるように補正処理を行う補正手段（例えば図１のトランスバーサルフィルタ６３）とを備えることを特徴とする。
【００２９】
サンプリング値を波形等化する等化手段（例えば図１の等化回路１０）をさらに設けるようにすることができる。
【００３０】
補正手段は、位相誤差に対応してタップ係数を変化させるトランスバーサルフィルタ（例えば図１のトランスバーサルフィルタ６３）により構成することができる。
【００３１】
また、補正手段は、サンプリング値を補間するとともに、波形等化するように、タップ係数を変化させるトランスバーサルフィルタ（例えば図９のトランスバーサルフィルタ１１１）とすることができる。
【００３３】
生成手段と補正手段は、ＰＬＬ回路（例えば図１５のＰＬＬ回路２０１）で共通に構成することができる。
【００３６】
再生手段に対して記録媒体の移動方向に所定の距離だけ離間して配置され、記録媒体にデジタルデータを記録する記録手段（例えば図１５の記録ヘッド２）をさらに設け、生成手段と補正手段を、ＰＬＬ回路（例えば図１５のＰＬＬ回路２０１）で共通に構成させ、ＰＬＬ回路により、記録媒体の再生手段と記録手段に対する相対速度に対応して、クロックの位相を制御させるようにすることができる。
【００３７】
検出手段には、復調手段に供給されるサンプリング値から、所定の論理の推定値を推定する推定手段（例えば図３の振幅推定回路７３）と、推定手段により推定された推定値を用いて、復調手段に供給されるサンプリング値の論理を判定する判定手段（例えば図３の仮判定器７１）と、復調手段に供給されるサンプリング値と、推定手段により推定された推定値から、クロックの位相誤差を演算する演算手段（例えば図３の除算回路７４）とを設けることができる。
【００３８】
さらに検出手段には、判定手段により判定された論理から、論理のパターンを検出するパターン検出手段（例えば図３のパターン検出回路７２）と、パターン検出手段が所定のパターンを検出したとき、演算手段の演算結果を取り込む取込手段（例えば図３のレジスタ７６）とをさらに設けることができる。
【００３９】
推定手段には、第１の論理（例えば図２における論理１）に対応する第１の推定値（例えば図２のＡ＋）と、第２の論理（例えば図２の論理−１）に対応する第２の推定値（例えば図２のＡ−）とを推定させ、検出手段には、第１の推定値と第２の推定値の差を演算する第１の減算手段（例えば図４の加算回路７８）と、復調手段に供給されるサンプリング値に所定の係数（例えば図４における値２）を乗算する乗算手段（例えば図４の乗算回路７７）と、第１の推定値と第２の推定値の和と、乗算手段の出力との差を演算する第２の減算手段（例えば図４の加算回路７９）とをさらに設け、演算手段には、第１の減算手段と第２の減算手段の出力から、クロックの位相誤差を演算させるようにすることができる。
【００４０】
【作用】
上記構成の記録媒体駆動装置においては、位相検出回路６１によりクロックの位相誤差が検出され、その位相誤差が最小になるように、トランスバーサルフィルタ６３がサンプリング値を補間する。従って、ＰＬＬ回路１２に起因するクロックのジッタを十分抑制することができ、データの誤り率の悪化を抑制することができる。
【００４２】
【実施例】
図１は、本発明の記録媒体駆動装置を応用した磁気ディスク装置の一実施例の構成を示すブロック図であり、図２０における場合と対応する部分には同一の符号を付してある。即ち、この実施例においても、ディスク３１は、図１９に示すように、クロックマーク３２が予め形成、記録されている外部同期型のディスクとされ、記録ヘッド２と再生ヘッド３は、図２１に示すように、ディスク３１の回転方向に距離Ｌだけ離間して配置されている。
【００４３】
この実施例の基本的な構成は、図２０に示した場合と同様であるが、この実施例においては、Ａ／Ｄ変換器９と等化回路１０の間に、トランスバーサルフィルタ６３が挿入されている。また、等化回路１０の出力から位相誤差を検出する位相検出回路６１が設けられており、その出力がタップ係数指示回路６２に供給され、タップ係数指示回路６２の出力がトランスバーサルフィルタ６３に供給されるようになされている。
【００４４】
また、ＰＬＬ回路１２が生成するクロックが、Ａ／Ｄ変換器９、等化回路１０、および復調回路１１に供給される他、トランスバーサルフィルタ６３にも供給されるようになされている。さらに、記録回路６と記録アンプ７の間には、図２０における場合と同様に、パルス遅延回路５１が挿入されているが、このパルス遅延回路５１は、図２０におけるパルス遅延回路３５に比べて、簡単な構成のものとされている。即ち、パルス遅延回路５１は、例えばシフトレジスタにより構成され、１ビット単位（１クロック単位）でデータを遅延することができるようになされている。このパルス遅延回路５１にも、ＰＬＬ回路１２で生成したクロックが供給されている。
【００４５】
ディスク３１から再生ヘッド３により再生された再生波形は、再生アンプ８により所定の振幅まで増幅され、Ａ／Ｄ変換器９に入力される。Ａ／Ｄ変換器９は、ＰＬＬ回路１２により生成されるクロックに同期して、再生アンプ８より入力されるアナログレベルの再生波形をサンプリングし、例えば６ビット語長のサンプリング値からなるデジタル波形データ列を出力する。ＰＬＬ回路１２は、このデータ列に含まれるクロックマーク３２に対応する成分に位相同期して、クロックを生成する。
【００４６】
ＰＬＬ回路１２のクロック生成動作は、再生モード時はもとより、記録モード時においても行われる。
【００４７】
記録モード時、記録データは、記録回路６において記録信号に変換され、パルス遅延回路５１により、記録ヘッド２と再生ヘッド３のディスク３１の半径方向の位置ｒに対応する時間だけ遅延された後、記録アンプ７を介して記録ヘッド２に供給され、ディスク３１に記録される。
【００４８】
パルス遅延回路５１は、１クロック単位で遅延時間を設定するため、記録データは、所定の位置から最大±０．５クロック分ずれた位置に記録される可能性がある。
【００４９】
従来の装置によれば、このような記録位置のずれがそのまま再生時のサンプリング位相ずれとなって現れ、正しいデータの復調を行うことができなくなるのであるが、本実施例においては、この最大±０．５クロック分のずれを再生時に補正できるように、トランスバーサルフィルタ６３が設けられている。
【００５０】
即ち、再生モード時においては、再生ヘッド３がディスク３１から再生した信号が再生アンプ８を介してＡ／Ｄ変換器９に入力され、ＰＬＬ回路１２より供給されるクロックに同期して、サンプリング（標本化）が行われる。Ａ／Ｄ変換器９より出力されたサンプリング値は、トランスバーサルフィルタ６３により、そのサンプリング位相のずれが修正された後（その動作については後述する）、等化回路１０に供給される。等化回路１０は、入力されたサンプリング値を、所定の波形形状、例えばパーシャルレスポンスクラス４（ＰＲ４）の特性に波形等化する。そして、等化回路１０により等化されたサンプリング値が復調回路１１に供給され、バイナリの再生データに復調され、出力される。この復調回路１１としては、例えばビタビ復号回路などが使用される。
【００５１】
次に、図２を参照して、位相検出回路６１の位相検出の原理について説明する。記録回路６におけるデータの変調方式として、上述したように、ＰＲ４方式を用いる場合、等化回路１０により波形等化された再生データの振幅は、図２において、三角印で示すように、理想的には−１，０または１の３通りの値のいずれかとなる。即ち、ＰＬＬ回路１２が生成するクロックの位相がずれていない場合、Ａ／Ｄ変換器９により得られるサンプリング値は、Ａ−，０またはＡ＋となる。
【００５２】
これに対して、クロックの位相誤差によって、Ａ／Ｄ変換器９におけるＡ／Ｄ変換時のサンプリング位相がずれている場合、実際に得られる等化後のサンプリング値は、図２において、丸印で示す位置の値となり、三角印で示す位置の値とは異なったものとなる。論理０に対応する丸印の位置におけるサンプリング値（振幅値）は、Ａｋとなる。
【００５３】
ここで、−１，０，＋１と、遷移するデータ列の間を直線で近似すると、論理０に対応する三角印の位置と、丸印で示す位置とのサンプリング位相のずれΔＴｋは、サンプリング周期をＴｓとすると、次式で表すことができる。
ΔＴｋ＝Ｔｓ×Ａｋ／（Ａ＋）
【００５４】
Ｔｓは１クロックの時間周期であるから、Ｔｓ＝１とすると、上記式は次のようになる。
ΔＴｋ＝Ａｋ／（Ａ＋）
【００５５】
図３は、以上の原理に従って、位相誤差を検出する位相検出回路６１の構成例を示している。この実施例においては、等化回路１０より出力されたサンプリング値が、仮判定器７１、振幅推定回路７３および除算回路７４に、それぞれ供給されるようになされている。振幅推定回路７３は、入力されたサンプリング値のうち、例えば論理１に対応するサンプリング値の平均値を演算する。この平均する期間を十分長くすれば、その平均値は、図２における論理１に対応する振幅Ａ＋にほぼ等しい値となる。
【００５６】
仮判定器７１は、振幅推定回路７３が出力する推定値Ａ＋を基準にして、等化回路１０より供給されるサンプリング値の論理を判定する。即ち、入力されたサンプリング値が、−１，０または１のいずれであるかを仮に判定する。そして、その判定結果をパターン検出回路７２と振幅推定回路７３に出力する。
【００５７】
振幅推定回路７３は、仮判定器７１より＋１の論理が入力されたタイミングにおいて、等化回路１０より供給されるサンプリング値を、論理１に対応するサンプリング値であるとして、その平均化処理を上述したように行う。
【００５８】
パターン検出回路７２は、仮判定器７１が出力する論理から、その論理が−１から０に、そして０から１に連続的に変化するパターンを検出する。そして、このパターンが検出されたとき、位相更新パルスをレジスタ７６に出力する。
【００５９】
一方、除算回路７４は、振幅推定回路７３より供給される推定値Ａ＋により、等化回路１０より供給されるサンプリング値を割算し、その結果を出力する。この除算回路７４の出力は、遅延回路７５により１クロック分だけ遅延された後、レジスタ７６に供給される。
【００６０】
等化回路１０より除算回路７４に供給されるサンプリング値は、論理−１，０または１に対応する種々の値となるが、パターン検出回路７２に−１，０，１の論理が入力されるとき、パターン検出回路７２に論理０が入力されるタイミングにおいては、除算回路７４には、図２における振幅Ａｋが入力される。従って、この場合の除算回路７４の出力は、Ａｋ／（Ａ＋）となる。そして、この出力は、遅延回路７５により１クロック分だけ遅延されるので、パターン検出回路７２に、−１から０に変化し、０から１に変化した最後の論理１が入力され、位相更新パルスがレジスタ７６に出力されるタイミングにおいては、遅延回路７５からレジスタ７６にＡｋ／（Ａ＋）の値が入力される。その結果、レジスタ７６には、Ａｋ／（Ａ＋）の値が保持される。上述したように、このＡｋ／（Ａ＋）の値は、サンプリング位相のずれ（位相誤差）ΔＴｋに等しい。
【００６１】
レジスタ７６は、１ビット（１クロック）の時間間隔を１６等分した時間分解能を有し、±１ビットのダイナミックレンジを有する５ビットのデジタルデータとして、位相誤差ΔＴｋを出力する。
【００６２】
図４は、位相検出回路６１の他の構成例を示している。その基本的構成は、図３における場合と同様であるが、この実施例においては、振幅推定回路７３において、論理１に対応する振幅Ａ＋だけでなく、論理−１に対応する振幅Ａ−も推定されるようになされている。
【００６３】
即ち、振幅推定回路７３は、仮判定器７１が論理１を出力したタイミングにおいて、等化回路１０より供給されるサンプリング値を平均化し、その平均値をＡ＋として保持するだけでなく、仮判定器７１より−１の論理が入力されたタイミングにおいて、等化回路１０より供給されるサンプリング値を平均化し、これをＡ−として保持する。
【００６４】
加算回路７８は、振幅推定回路７３より供給される推定値Ａ＋から、推定値Ａ−を減算し（逆極性で加算し）、除算回路７４に出力する。
【００６５】
また、乗算回路７７は、等化回路１０より供給されるサンプリング値に係数２を乗算し、加算回路７９に出力している。加算回路７９は、乗算回路７７の出力から、振幅推定回路７３より供給される推定値Ａ＋とＡ−の和（（Ａ＋）＋（Ａ−））を減算（逆極性で加算）する。そして、その減算結果を除算回路７４に出力する。
【００６６】
従って、除算回路７４は、次式で表される位相誤差ΔＴｋを演算することになる。
ΔＴｋ＝（２Ａｋ−（（Ａ＋）＋（Ａ−）））Ｔｓ／（（Ａ＋）−（Ａ−））
尚、Ｔｓは、１クロックの周期であるため、Ｔｓ＝１である。
【００６７】
この実施例によれば、推定値Ａ＋と推定値Ａ−との差を用いるようにしているため、等化回路１０の出力する再生データに直流分のオフセットが存在した場合においても、これが相殺され、正しい位相誤差を演算することが可能となる。
【００６８】
以上のようにして、位相検出回路６１により求められた位相誤差は、図１のタップ係数指示回路６２に供給され、トランスバーサルフィルタ６３のタップ係数に変換された後、トランスバーサルフィルタ６３に供給される。
【００６９】
図５は、トランスバーサルフィルタ６３の構成例を示している。同図に示すように、トランスバーサルフィルタ６３は、入力されたサンプリング値（再生波形）を１クロック分ずつ順次遅延して後段に出力する遅延回路８１乃至８４と、遅延回路８１乃至８４に入出力されるデータに所定の係数Ｃ１乃至Ｃ５を乗算する乗算回路９０乃至９４と、乗算回路９０乃至９４の出力を加算する加算回路１０１とにより構成されている。そして、この実施例においては、タップ係数指示回路６２が、タップ係数ＲＯＭ１０２により構成されており、タップ係数ＲＯＭ１０２は、位相検出回路６１より供給される位相誤差ΔＴｋに対応して、乗算回路９０乃至９４にタップ係数Ｃ１乃至Ｃ５を出力するようになされている。
【００７０】
タップ係数ＲＯＭ１０２に記憶されているタップ係数Ｃ１乃至Ｃ５の組み合わせは、例えば図６に示すように、０乃至３１の位相誤差番号により表される３２種類とされている。このタップ係数の組は、図７に示すように、１６倍のオーバサンプリングローパスフィルタのインパルス応答（シンク（ＳＩＮＣ）関数で表すことができる）を、１ビット（１サンプル期間）を１６個の区間に再サンプリングして得られる３２種類の組とされている。
【００７１】
図６に示すように、位相誤差番号が１６であるとき、タップ係数値はＣ３が１となり、Ｃ１，Ｃ２，Ｃ４，Ｃ５は、全て０となる。従って、この場合、トランスバーサルフィルタ６３は、入力されたサンプリング値をそのまま加算回路１０１から等化回路１０に出力する。即ち、この場合、トランスバーサルフィルタ６３は、スルー状態となる。
【００７２】
これに対して、位相誤差番号が１７，１８，・・・と増加するに従って、加算回路１０１より出力されるサンプリング値は、Ａ／Ｄ変換器９より入力される入力値に対して、位相が遅れ、位相誤差番号が３１になったとき、加算回路１０１の出力は、１クロック分遅れることになる。
【００７３】
逆に、位相誤差番号が１６から１５，１４，・・・と次第に小さくなると、加算回路１０１より出力されるサンプリング値の位相は進み、位相誤差番号が０に達すると、１クロック分位相が進むことになる。
【００７４】
このように、トランスバーサルフィルタ６３は、一種の位相シフト回路を構成し、サンプリング位相のずれを補正し、正しい位相のサンプリング値を、後段の等化回路１０に出力する。
【００７５】
図１の実施例においても、パルス遅延回路５１により、記録信号を、記録ヘッド２と再生ヘッド３の間の離間距離Ｌにより規定される時間Ｔ（＝Ｌ／（ｒω））に対応する時間だけ遅延させるのであるが、上述したように、パルス遅延回路５１を、シフトレジスタにより１クロック単位で遅延量を可変するようにすると、ディスク３１上のデータの記録位置は最大±０．５クロック分だけずれることになる。しかしながら、上述したように、トランスバーサルフィルタ６３の補間動作により、位相シフトが行われ、この位相ずれが補正されることになる。従って、復調回路１１においては、正しいデータを得ることが可能となる。
【００７６】
図８は、データ誤り率の改善効果を表している。縦軸は、Ａ／Ｄ変換時におけるサンプリング位相に、故意に±０．２ビットの振幅を持つジッタを加えた場合のデータ誤り率を示しており、横軸は、加えたジッタの周波数を表している。同図の曲線Ｂで表すように、図１の実施例におけるデータ誤り率は、曲線Ａで示す、位相補正をしない場合（図２０の例の場合）に比べて、直流成分から数ｋＨｚのジッタ周波数領域でビット誤り率が小さくなっていることが判る。
【００７７】
記録ヘッド２と再生ヘッド３の通過時間差によるサンプリング位相ずれや、ＰＬＬ回路１２のアナログ素子の経年変化によるクロックの位相ずれなどは、直流的なジッタと見なすことができる。また、再生されたクロックマーク３２に対応する成分に含まれるノイズに起因するジッタも、ＰＬＬ回路１２の特性により、数ｋＨｚ以下の成分が主である。従って、図８の曲線Ｂに示すような特性が得られれば、これらの位相ずれに対して有効な結果が得られる。
【００７８】
図９は、第２の実施例を表している。この実施例においては、図１における等化回路１０が省略された構成とされている。そして、トランスバーサルフィルタ１１１が、図１におけるトランスバーサルフィルタ６３と等化回路１０の両方の特性を満足するように、その特性が設定されている。
【００７９】
即ち、図１のトランスバーサルフィルタ６３の伝達関数をＨ１ｎ（ω）とする。ここで、ｎはタップ係数の組を表しており、図６に示したように、０乃至３１の値を取る。一方、図１の等化回路１０の伝達関数をＨ２ｍ（ω）とする。ここで、ｍはディスク３１の半径位置ｒによって異なる電磁変換特性に対応するための領域分けの数を表し、例えば０乃至８の値を取る。即ち、ディスク３１を半径位置ｒの方向に、９個の領域に区分した場合における各領域に対応付けられた番号となる。
【００８０】
この場合、トランスバーサルフィルタ１１１の伝達関数Ｈ３ｋ（ω）を、次式で表すように設定する。
Ｈ３ｋ（ω）＝Ｈ１ｎ（ω）×Ｈ２ｍ（ω）
但し、ｋ＝ｎ×ｍである。
【００８１】
トランスバーサルフィルタ１１１の伝達関数Ｈ３ｋ（ω）を、このように設定することにより、位相補正と波形等化を、トランスバーサルフィルタ１１１で同時に処理することができる。
【００８２】
この場合、タップ係数指示回路６２は、例えば図１０に示すように、タップ係数Ｃ１乃至Ｃ５を、それぞれ発生する係数ＲＯＭ１２１乃至１２５により構成することができる。これらの係数ＲＯＭ１２１乃至１２５には、５ビットで表される位相誤差番号ｎと、３ビットで表される等化領域番号ｍを合成し、合計８ビットのアドレス（ｋ）とし、係数ＲＯＭ１２１乃至１２５に供給する。タップ数（この実施例の場合、５個）分だけ用意されている係数ＲＯＭ１２１乃至１２５は、入力されたアドレスに対応するタップ係数Ｃ１乃至Ｃ５を出力し、トランスバーサルフィルタ１１１に出力する。
【００８３】
係数ＲＯＭ１２１乃至１２５においては、合計ｋ（＝ｎ×ｍ）組のタップ係数が用意され、各タップ係数の値が、図１１に示すように、Ｈ１ｎ（ω）の特性を有する係数列と、Ｈ２ｍ（ω）の特性を有する係数列との畳み込みによって与えられている。
【００８４】
図９に示すように、トランスバーサルフィルタ１１１により、補間処理だけでなく、波形等化処理も兼用して行わせるようにすることで、回路規模の大きなトランスバーサルフィルタを１つとすることができ、高集積度のＬＳＩ設計が可能となり、回路の小型化が実現できる。
【００８５】
図１２は、第３の実施例を表している。この実施例においては、図９におけるＡ／Ｄ変換器９、トランスバーサルフィルタ１１１、復調回路１１、位相検出回路６１、タップ係数指示回路６２が、それぞれアナログ演算により行うことができるようになされている。即ち、サンプルホールド回路１３１は、再生アンプ８の出力を、ＰＬＬ回路１２の出力するクロックでサンプルホールドし、このサンプルホールド値（サンプリング値）が後段のトランスバーサルフィルタ１１１Ａ以降で処理されることになる。
【００８６】
この場合、トランスバーサルフィルタ１１１Ａは、例えば図１３に示すように、サンプルホールド回路１３１より出力されたサンプルホールド値を、１クロック分ずつ遅延して、順次、後段に出力する遅延回路１４１乃至１４４、遅延回路１４１乃至１４４の入出力に所定の係数Ｃ１乃至Ｃ５を乗算する乗算回路１５０乃至１５４、乗算回路１５０乃至１５４の出力を加算する加算回路１６１により構成することができる。
【００８７】
また、この実施例においては、タップ係数指示回路６２Ａが、タップ係数ＲＯＭ１７１とタップ係数ＲＯＭ１７１より出力された係数Ｃ１乃至Ｃ５に対応するデジタルデータをＤ／Ａ変換し、乗算回路１５０乃至１５４に出力するＤ／Ａ変換器１８０乃至１８４により構成されている。
【００８８】
この実施例においては、係数Ｃ１乃至Ｃ５がアナログ電圧として、乗算回路１５０乃至１５４に供給され、アナログレベルとしてのサンプルホールド値に乗算されることになる。
【００８９】
この実施例によれば、高速化の困難なデジタル乗算器を用いずに、トランスバーサルフィルタを実現することができる。また、復調回路１１Ａも、アナログ振幅値で処理を行うアナログビダビ復号器などを用いることができるため、デジタル構成とする場合より、高速動作が可能となる。
【００９０】
図１４は、第４の実施例を表している。この実施例においては、図１の実施例における場合のように、トランスバーサルフィルタ６３によりクロックの位相誤差を補正するのではなく、ＰＬＬ回路１２が出力するクロックをクロック遅延回路１９１に供給し、このクロック遅延回路１９１で位相誤差に対応する分だけクロックの遅延時間を制御するようになされている。このため、位相検出回路６１により検出された位相誤差が、クロック遅延回路１９１に供給されている。そして、クロック遅延回路１９１により位相が補正されたクロックが、Ａ／Ｄ変換器９、等化回路１０、および復調回路１１に供給されるようになされている。
【００９１】
但し、記録回路６とパルス遅延回路５１には、ＰＬＬ回路１２により生成され、クロック遅延回路１９１より補正される前のクロックが供給されるようになされている。その他の構成は、図１における場合と同様である。
【００９２】
この実施例においては、復調回路１１においてデータを誤りなく検出するには、サンプリング位相誤差を約０．１クロック以下にする必要がある。そこで、この実施例におけるクロック遅延回路１９１は、少なくとも０．１クロック以下の遅延時間の分解能を有するもので構成する必要がある。
【００９３】
また、パルス遅延回路５１は、シフトレジスタにより構成されるため、上述したように、記録するデータは正規の位置から最大±０．５クロック分だけずれる可能性がある。この位相ずれに、さらにＰＬＬ回路１２のジッタが加算されるため、クロック遅延回路１９１の遅延時間は、少なくとも１クロック分以上の遅延時間の可変幅を有するものとする必要がある。
【００９４】
図１５は、第５の実施例を表している。この実施例においては、図１４における実施例のクロック遅延回路１９１が省略され、位相検出回路６１の出力する位相誤差が、ＰＬＬ回路２０１に直接供給されるようになされている。即ち、この実施例においては、ＰＬＬ回路２０１のＶＣＯ２０２が、位相検出回路６１の出力する位相誤差に対応して、その発生するクロックの位相を変化させるように構成される。その他の構成は、図１４における場合と同様である。
【００９５】
この実施例の場合、記録モード時においても、ＰＬＬ回路２０１で位相補正したクロックが、記録回路６とパルス遅延回路５１に供給されるため、記録モード時においては、位相検出回路６１の出力を一定値に切り換えて、ＰＬＬ回路２０１を動作させる。
【００９６】
図１６は、第６の実施例を表している。この実施例においては、図１５の実施例におけるパルス遅延回路５１が省略され、記録ヘッド２と再生ヘッド３のディスク３１に対する半径位置ｒの情報が、ＰＬＬ回路２０１に供給されるようになされている。そして、ＰＬＬ回路２０１は、位相検出回路６１からの位相誤差に対応して、ＶＣＯ２０２の発振位相を制御するだけでなく、半径位置ｒ（または領域番号ｍ）に対応して、ＶＣＯ２０２の発振位相を制御するようになされている。
【００９７】
このようにすれば、パルス遅延回路５１が不要となるため、さらに装置を小型化し、低コスト化することが可能となる。
【００９８】
以上、本発明を磁気ディスク装置に応用した場合を例として説明したが、本発明は、光ディスク、光磁気ディスクなど、その他の記録媒体を駆動する記録媒体駆動装置に応用することが可能である。
【００９９】
【発明の効果】
以上の如く本発明の記録媒体駆動装置によれば、クロックの位相誤差が最小になるように補正するようにしたので、生成手段が経年変化したような場合においても、正確にデータを読み取り、データの誤り率が悪化するのを抑制することが可能となる。
【０１００】
また、記録手段と再生手段の通過時間差に起因するクロックの位相ずれに起因するデータ誤り率の悪化も抑制することが可能になる。
【図面の簡単な説明】
【図１】本発明の記録媒体駆動装置を応用した磁気ディスク装置の第１の実施例の構成を示すブロック図である。
【図２】図３の実施例の動作の原理を説明する図である。
【図３】図１の位相検出回路６１の一実施例の構成を示すブロック図である。
【図４】図１の位相検出回路６１の他の構成例を示すブロック図である。
【図５】図１のトランスバーサルフィルタ６３の構成例を示すブロック図である。
【図６】図５のタップ係数ＲＯＭ１０２の記憶するタップ係数を説明する図である。
【図７】図５のタップ係数ＲＯＭ１０２の記憶するタップ係数を説明する図である。
【図８】図１の実施例の特性を説明する図である。
【図９】第２の実施例の構成を示すブロック図である。
【図１０】図９のタップ係数指示回路６２の構成例を示すブロック図である。
【図１１】図１０の係数ＲＯＭ１２１乃至１２５に記憶するタップ係数を説明する図である。
【図１２】第３の実施例の構成を示すブロック図である。
【図１３】図１２のトランスバーサルフィルタ１１１Ａの構成例を示すブロック図である。
【図１４】第４の実施例の構成を示すブロック図である。
【図１５】第５の実施例の構成を示すブロック図である。
【図１６】第６の実施例の構成を示すブロック図である。
【図１７】自己同期型ディスクのフォーマットを説明する図である。
【図１８】自己同期型ディスクを駆動するディスク駆動装置の構成例を示すブロック図である。
【図１９】外部同期型ディスクのフォーマットを説明する図である。
【図２０】外部同期型ディスクを駆動するディスク駆動装置の構成例を示すブロック図である。
【図２１】図２０の記録ヘッド２と再生ヘッド３の離間を説明する図である。
【符号の説明】
１  ディスク
２  記録ヘッド
３  再生ヘッド
４  水晶振動子
５  ＰＬＬ回路
６  記録回路
７  記録アンプ
８  再生アンプ
９  Ａ／Ｄ変換器
１０  等化回路
１１  復調回路
１２  ＰＬＬ回路
２１  プリアンブル
２２  データ
２３  ギャップ
３１  ディスク
３２  クロックマーク
３３  データ
３５，５１  パルス遅延回路
６１  位相検出回路
６２  タップ係数指示回路
６３  トランスバーサルフィルタ
７１  仮判定器
７２  パターン検出回路
７３  振幅推定回路
７４  除算回路
７５  遅延回路
７６  レジスタ
７７  乗算回路
７８，７９  加算回路
８１乃至８４  遅延回路
９０乃至９４  乗算回路
１０１  加算回路
１０２  タップ係数ＲＯＭ
１１１  トランスバーサルフィルタ
１２１乃至１２５  係数ＲＯＭ
１４１乃至１４４  遅延回路
１５０乃至１５４  乗算回路
１６１  加算回路
１７１  タップ係数ＲＯＭ
１８０乃至１８４  Ｄ／Ａ変換器
１９１  クロック遅延回路
２０１  ＰＬＬ回路
２０２  ＶＣＯ
【図１】
0003569906.tif 000002
【図２】
0003569906.tif 000003
【図３】
0003569906.tif 000004
【図４】
0003569906.tif 000005
【図５】
0003569906.tif 000006
【図６】
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【図７】
0003569906.tif 000008
【図８】
0003569906.tif 000009
【図９】
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【図１０】
0003569906.tif 000011
【図１１】
0003569906.tif 000012
【図１２】
0003569906.tif 000013
【図１３】
0003569906.tif 000014
【図１４】
0003569906.tif 000015
【図１５】
0003569906.tif 000016
【図１６】
0003569906.tif 000017
【図１７】
0003569906.tif 000018
【図１８】
0003569906.tif 000019
【図１９】
0003569906.tif 000020
【図２０】
0003569906.tif 000021
【図２１】
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