(57)【特許請求の範囲】
【請求項１】
入力端の入力整合手段と、出力端の出力整合手段と、
前記入力整合手段と前記出力整合手段との間に直列接続されたソーストランジスタ及びゲートトランジスタと、
前記ソーストランジスタのソースと接地点との間に接続されたインダクタと、
前記ゲートトランジスタの出力端と接地点との間に接続された抵抗とを有することを特徴とする低雑音増幅器。
【請求項２】
入力端の入力整合手段と、出力端の出力整合手段と、
前記入力整合手段と前記出力整合手段との間に直列接続されたソーストランジスタ及びゲートトランジスタと、
前記ソーストランジスタのソースと接地点との間に接続された第１のインダクタンスと、
前記ソーストランジスタ及びゲートトランジスタの共通接点と前記ゲートトランジスタの出力端との間に接続された第２のインダクタとを有することを特徴とする低雑音増幅器。
【請求項３】
入力端の入力整合手段と、出力端の出力整合手段と、
前記入力整合手段と前記出力整合手段との間に直列接続されたエミッタトランジスタ及びベーストランジスタと、
前記エミッタトランジスタのエミッタと接地点との間に接続された第１のインダクタと、
前記エミッタトランジスタ及びベーストランジスタの共通接点と前記ベーストランジスタの出力端との間に接続された第２のインダクタとを有することを特徴とする低雑音増幅器。
【請求項４】
入力端の入力整合手段と、出力端の出力整合手段と、
前記入力整合手段と前記出力整合手段との間に直列接続されたエミッタトランジスタ及びベーストランジスタと、
前記エミッタトランジスタのエミッタと接地点との間に接続されたインダクタと、
前記ベーストランジスタの出力端と接地点との間に接続された抵抗とを有することを特徴とする低雑音増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は低雑音増幅器に係り、特に整合特性の改善された低雑音増幅器に関する。
【０００２】
【従来の技術】
図１５は従来の典型的な低雑音増幅器の回路図である。この低雑音増幅器は、入出力整合回路１０，１４及びアクティブ素子１２により構成される。
【０００３】
図１５に示した低雑音増幅器の雑音値は次の式で表現される。
【０００４】
【数１】
0003592873.tif 000002
上記式１においてはＮＦｍｉｎ  は最小雑音値、Ｒｎ  は正規化された雑音抵抗、Γｏｐｔ  は最適雑音整合ソース反射係数、Γｓ  はソース反射係数である。式１の値はＮＦｍｉｎ  ，Ｒｎ  及びΓｏｐｔ  による。これらの量は雑音パラメータと知られており、実験的に決定できる。また、ＮＦはΓｓ  の関数である。ＮＦｍｉｎ  を得るためにはΓｓ  がΓｏｐｔ  と同一でなければならない。この整合過程を雑音整合と称する。
【０００５】
次に、超高周波増幅器の電力利得を考える。超高周波増幅器には幾つかの利得の定義がある。超高周波において必要なアクティブ素子１２の有限Ｓ１２を考慮する際、超高周波増幅器５の入力整合回路の設計に有用な電力利得の概念は、回路で利用できる電力に対するソースで利用できる電力の比である有効電力利得ＧＡ  である。これは次の式で表現される。
【０００６】
【数２】
0003592873.tif 000003
ここで、ＧＡ  は負荷反射係数ΓＬ  の関数ではなく、Γｓ  とアクティブ素子１２とのＳパラメータの関数になっており、Γｓ  及びＧＡ  が最大になるようにする過程を入力電力整合と言う。
【０００７】
低雑音増幅器の出力整合回路１４は、次の式により定義される動作電力利得の概念に従う。
【０００８】
【数３】
0003592873.tif 000004
ＧＰ  はΓＳ  の関数ではなく、ΓＬ  とアクティブ素子１２とのＳパラメータの関数になっており、ΓＬ  およびＧＰ  が最大になるようにする過程を出力電力整合と呼び、一般の整合技法が適用できる。
【０００９】
次に、超高周波増幅器の安定性を考察する。無条件に安定性を得るための必要充分条件が次の式により与えられる。
【００１０】
【数４】
0003592873.tif 000005
ここで、Δ＝Ｓ２１Ｓ２２−Ｓ１２Ｓ２１である。
【００１１】
アクティブ素子の安定性ファクターＫが１より大きいときに、入出力電力の整合が得られる。
【００１２】
しかしながら、アクティブ素子のＫが１より小さいときには、否定整合がない。これは電力整合ポイントが不安定な領域に置かれるためであり、超高周波増幅器においては極めて日常的な例である。そこで、電力整合のために安定性の過程が要求される。部分的に安定なあるいは不安定なアクティブ素子は、入力（または出力）にローディングまたは帰還技術を用いることにより安定化できる。
【００１３】
しかしながら、付加的な安定化回路は雑音性能が相当に減殺される。ここで、超高周波低雑音増幅器の設計に際しては、安定化回路の追加により望ましくない振動が生じることのないよう選択に注意すべきである。
【００１４】
共通ソース単一ゲートの電界効果トランジスタ（または共通ゲートのバイポーラ接合トランジスタ）により低雑音増幅器を設計する際に、ＮＦｍｉｎ  を達成するための雑音整合が高入力電圧正常波率（Ｖｏｌｔａｇｅ  Ｓｔａｎｄｉｎｇ  Ｗａｖｅ  Ｒａｔｉｏ；ＶＳＷＲ）から得られることは公知であり、その逆の場合も成り立つ。これは最適雑音整合ソースの反射係数Γｏｐｔ  と最大利用可能な電力利得整合ソースの反射係数Ｇｍａｘ  とが極めて異なるからである。従って、雑音整合を得ると入力電力の整合が得られず、逆に入力電力を整合させれば雑音整合ができにくくなる。このため、ＮＦと電力利得及び入力ＶＳＷＲとを折衷させることが求められる。
【００１５】
この点、Γｏｐｔ  とＧｍａｘ  とを一致させると、ＮＦｍｉｎ  、最大電力利得及び低入力ＶＳＷＲを同時に達成できる。これを雑音及び入力電力の同時整合と呼ぶ。
【００１６】
【発明が解決しようとする課題】
本発明はΓｏｐｔ  とＧｍａｘ  を一致させることにより雑音及び入力電力の同時整合を行うことが可能な低雑音増幅器を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するべく、本発明に係る低雑音増幅器の一つは、入力端の入力整合手段と、出力端の出力整合手段と、前記入力整合手段と前記出力整合手段との間に直列接続されたソーストランジスタ及びゲートトランジスタと、前記ソーストランジスタのソースと接地点との間に接続されたインダクタと、前記ゲートトランジスタの出力端と接地点との間に接続された抵抗とを有することを特徴とする。
【００１８】
本発明に係る別の低雑音増幅器は、入力端の入力整合手段と、出力端の出力整合手段と、前記入力整合手段と前記出力整合手段との間に直列接続されたソーストランジスタ及びゲートトランジスタと、前記ソーストランジスタのソースと接地点との間に接続された第１のインダクタンスと、前記ソーストランジスタ及びゲートトランジスタの共通接点と前記ゲートトランジスタの出力端との間に接続された第２のインダクタとを有することを特徴とする。
【００１９】
本発明に係る別の低雑音増幅器は、入力端の入力整合手段と、出力端の出力整合手段と、前記入力整合手段と前記出力整合手段との間に直列接続されたエミッタトランジスタ及びベーストランジスタと、前記エミッタトランジスタのエミッタと接地点との間に接続された第１のインダクタと、前記エミッタトランジスタ及びベーストランジスタの共通接点と前記ベーストランジスタの出力端との間に接続された第２のインダクタとを有することを特徴とする。
【００２０】
本発明に係る別の低雑音増幅器は、入力端の入力整合手段と、出力端の出力整合手段と、前記入力整合手段と前記出力整合手段との間に直列接続されたエミッタトランジスタ及びベーストランジスタと、前記エミッタトランジスタのエミッタと接地点との間に接続されたインダクタと、前記ベーストランジスタの出力端と接地点との間に接続された抵抗とを有することを特徴とする。
【００２４】
【発明の実施の形態】
以下に添付図面に基づき本発明の低雑音増幅器の実施の形態を説明する。
【００２５】
図１は本発明の第１の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【００２６】
この低雑音増幅器は信号入力端と出力端との間にカスコード（ｃａｓｃｏｄｅ）接続されたトランジスタＭ１，Ｍ２と、信号入力端と出力端との間に接続された帰還抵抗Ｒ１とにより構成されている。この構造をカスコード抵抗並列帰還構造（ＣａｓＣｏｄｅ  ｒｅｓｉｓｔｉｖｅ  Ｐａｒａｌｌｅｌ  Ｆｅｅｄｂａｃｋ；ＣＣＰＦ）と呼ぶ。この構造は高利得、広帯域といったカスコード構造の利点や、良好な線形性、良好な安定性及びパラメータ変化に対する不感性といった抵抗並列帰還構造の利点を利用できる。また、帰還抵抗を選択することにより雑音及び入力端の電力整合を行える。１．５ＫΩの帰還抵抗によるΓｏｐｔ  （最適雑音整合ソース反射係数）及びＧｍａｘ  （最大利用可能な電力利得整合ソース反射係数）ポイントを図２のスミス図表（Ｓｍｉｔｈ  ｃｈａｒｔ）に示す。
【００２７】
図２には４．５ＧＨｚにおけるカスコード抵抗並列帰還の帰還抵抗によるΓｏｐｔ  、Ｇｍａｘ  及びＳ１１のポイントが示されている。同図において、実線の円はインピーダンス曲線を示し、点線の円はアドミタンス曲線を示す。横軸の値はインピーダンス及びアドミタンスの実数値を示し、円周辺の値は虚数値を示す。
【００２８】
図３は本発明の第２の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。この低雑音増幅器は、信号入力端と出力端との間に接続されたトランジスタＭ３と、信号入力端と出力端との間に接続されたインダクタＬ１とにより構成される。この構造は共通ゲート誘導並列帰還（Ｃｏｍｍｏｎ  Ｇａｔｅ  ｉｎｄｕｃｔｉｖｅ  Ｐａｒａｌｌｅｌ  Ｆｅｅｄｂａｃｋ；ＣＧＰＦ）構造と呼ばれる。ＣＧがＣＳより大きいＮＦｍｉｎ  を有し、また小利得、低安定性を有することが公知であるように、低雑音増幅器には不向きである。しかしながら、誘導並列帰還構造は無条件的な安定性を与えることでＮＦｍｉｎ  をさらに小さくし、利得をより大きくできる。誘導並列帰還の役割はＣｄｓ（ドレーンソース間のキャパシタンス）を取り除くことである。また、図４に示すように、Ｇｍａｘ  がΓｏｐｔ  に遥かに近くなるようにすることができる。要求されるインダクタンスはＬｆｂ＝１／（ω２  Ｃｄｓ）（ωは角周波数）とすることで概略の値が得られる。そこで、この技術は周波数が増大し、素子の面積が増加するほどさらに実用性を増す。
【００２９】
図４は６ＧＨｚにおけるΓｏｐｔ  及びＧｍａｘ  のインピーダンス／アドミタンスマッピング、及びＣＧＰＦの帰還インダクタによるΓｏｐｔ  、Ｇｍａｘ  及びＳ１１のポイントを示す。図４において、実線の円はインピーダンス曲線を示し、横軸の値はインピーダンス値の実数値を示し、円周辺の値は虚数値を示す。四角はＧｍａｘ  の値を示し、＋はΓｏｐｔ  の値を示す。図４からＧｍａｘ  とΓｏｐｔ  のポイントはインダクタＬの値が７．５の処で最も近くなることがわかる。
【００３０】
図５は本発明の第３の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。この低雑音増幅器は入力端と出力端との間にカスコードに接続されたトランジスタＭ４，Ｍ５、入力端と出力端との間に接続された抵抗Ｒ２、及びトランジスタＭ５に並列に接続されたインダクタＬ２により構成される。図５に示す構造はＣＧＰＦ及びＣＣＰＦの利点を併有しており、共通ゲート誘導並列帰還を有するカスコード抵抗並列帰還構造（ＣＣＰＦ＋ＣＧＰＦ）と呼ぶ。この構造はより高い周波数（Ｘバンド）で一層有用となる。ＣＧＰＦは周波数の増加につれて増大するＣＧ端から雑音寄与を急激に低減させるからである。
【００３１】
図６は１２ＧＨｚにおける１．８５ｎＨ局部帰還インダクタンス及び１．８ＫΩ広域帰還抵抗による所定雑音値の円、ＣＣＰＦ＋ＣＧＰＦのＧｍａｘ  及びΓｏｐｔ  のポイントを示す。図６において、実線の円はインピーダンス曲線を示し、横軸の値はインピーダンスの実数値を示し、円周辺の値は虚数値を示す。四角はＧｍａｘ  の値を、＋はΓｏｐｔ  の値、Γｏｐｔ  を中心とした円は雑音値を示す。
【００３２】
図７は本発明の第４の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。この低雑音増幅器は入力端と出力端との間にカスコード接続されたトランジスタＭ６，Ｍ７、トランジスタＭ６のソースと接地点との間に接続されたインダクタＬ３、及び出力端と接地点との間に接続された抵抗Ｒ３により構成されている。この構造をカスコード誘導直列帰還構造（ＣＣＳＦ）と呼ぶ。Ｇｍａｘ  の代わりにΓｏｐｔ  及びＳ１１の同時マッチングを行うことが誘導直列帰還及び共通ソース（ＣＳ）を用い、適宜な負荷を用いることにより可能であることが報告されている。しかしながら、利得は直列帰還及び負荷インピーダンスのため相当小さく、出力ＶＳＷＲが不良にならざるを得ない。
【００３３】
また、周波数の増加につれＧｍａｘ  ポイントがＳ１２によりＳ１１とは遥かに相違した値となる。カスコードはかかる問題を解決しうる。カスコードの利得はＣＳの利得より遥かに大きく、出力負荷はカスコードの遥かに小さいＳ１２により入力マッチングに影響が及ばないことによる。
【００３４】
図８は６ＧＨｚにおけるＣＧＳＦの帰還インダクタによるΓｏｐｔ  、Ｇｍａｘ  及びＳ１１のポイントを示す。図８において、実線の円はインピーダンス曲線を示し、横軸の値はインピーダンスの実数値を示し、円周辺の値は虚数値を示す。四角はＧｍａｘ  の値、＋はΓｏｐｔ  の値を示す。図８から雑音及び入力電力の同時整合が０．８ｎＨ直列帰還で生じることがわかる。
【００３５】
図９は本発明の第５の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。この低雑音増幅器は、入力端と出力端との間にカスコード接続されたトランジスタＭ８，Ｍ９、トランジスタＭ８のソースと接地点との間に接続されたインダクタＬ４、及びトランジスタＭ９に並列に接続されたインダクタＬ５により構成されている。この構造は共通ソース誘導直列帰還及び共通ゲート誘導並列帰還の結合でり、ＣＳＳＬ＋ＣＧＰＦと呼ぶ。この構造は共通ソース誘導直列帰還及び共通ゲート誘導並列帰還の利点を併有する。つまり、雑音及び入力電力の同時整合が誘導直列帰還により得られ、共通ゲート（ＣＧ）端から加えられた雑音の最小化及び良好な安定性が誘導並列帰還により得られる。
【００３６】
図１０は６ＧＨｚにおけるＣＳＳＬ＋ＣＧＰＬの共通ゲート端の短絡帰還インダクタンスによるΓｏｐｔ  、Ｇｍａｘ  及びＳ１１のポイントを示す。図１０において、実線の円はインピーダンス曲線を示し、横軸の値はインピーダンスの実数値を示し、円周辺の値は虚数値を示す。四角はＧｍａｘ  の値、＋はΓｏｐｔ  の値を示す。図１０から、２ｎＨ−６ｎＨでＧｍａｘ  とΓｏｐｔ  のポイントが最も近くなることがわかる。
【００３７】
図１１はＣＣＰＦをバイポーラトランジスタで構成した例で、図１２はＣＣＳＦをバイポーラトランジスタで構成した例であり、そして図１３は上記第５実施形態のＮＭＯＳトランジスタをバイポーラトランジスタにした例を示す。
【００３８】
前述した本発明の低雑音増幅器のアクティブ素子を従来の共通ソース（ＣＳ）構造（図１６）、共通ソース抵抗負荷（ＣＳＲＬ）構造（図１７）、共通ソース誘導直列帰還（ＣＳＳＬ）構造（図１８）、共通ソース誘導直列帰還及び負荷抵抗（ＣＳＳＦ）構造（図１９）、共通ゲート（ＣＧ）構造（図２０）、並びにカスコード構造（図２１）とした場合の性能を２（Ｂ＝ｆＴ  ／ｆ＝１２）、６（Ｂ＝ｆＴ  ／ｆ＝４）及び１２（Ｂ＝ｆＴ  ／ｆ＝２）ＧＨｚで比較した結果を表１〜３に示す。選択された素子はＧａＡｓ  ＭＥＳＦＥＴの場合２４ＧＨｚのｆＴ  を持ち、シリコンｎｐｎバイポーラトランジスタの場合には１０ＧＨｚのｆＴ  を持つ。また表１〜３の各構造に対する安定性ファクタＫ、最大有効電力利得（ＭＡＧ）、最小雑音値（ＮＦｍｉｎ  ）及び最小雑音測定値Ｍｍｉｎ  、並びに入力雑音整合され、出力利得整合された時の入力電圧正常波率（ＶＳＷＲ）を示す。これらの値はイソーフシミューレタ（ＥＥＳＯＦ’ｓ  ＬｉｂｒａＴＭ）を使用することにより得られた。表１〜３から分かるように、Ｋが１より大きいほど、ＭＡＧが大きいほど、ＮＦｍｉｎ  が小さいほど、Ｍｍｉｎ  が小さいほど、そしてＶＳＷＲが１に近いほど良好な性能を有する低雑音増幅器が得られる。
【００３９】
【表１】
0003592873.tif 000006
【表２】
0003592873.tif 000007
【表３】
0003592873.tif 000008
【表４】
0003592873.tif 000009
上記の表において、図２に示したＣＣＰＦのＮＦｍｉｎ  （最小ノイズ特性）は、ドレインノードで安定化抵抗と共にＣＳ構造のような単純な回路構造と比較して見ればやや増加している。これは高周波（Ｃ及びＸバンド）では帰還抵抗及びＣＧ（共通ゲート）から雑音が追加され、低周波（Ｌバンド）では帰還抵抗から雑音が追加されるためである。この点、ＣＣＰＦのＮＦｍｉｎ  を減少するため、遥かに大きい整合抵抗を使用し或いはＣＳ及びＣＧ端間の端整合を考慮してＣＧ端から追加される雑音を減らす等すべきであり、図１３及び図１５に示した構造が適用できる。
【００４０】
ＣＧがＣＳよりＮＦｍｉｎ  が大きく、小利得を有し、安定性が良くないことは公知である。しかしながら、誘導並列帰還構造は無条件的な安定性と共にＮＦｍｉｎ  をより小さく、また利得をより大きくする。誘導並列帰還の役割はＣｄｓ（ドレイン−ソース間のキャパシタンス）を取り除くことである。しかも、図４に示すように、Ｇｍａｘ  がΓｏｐｔ  に遥かに近くなる。要求されるインダクタンスはＬｆｂ＝ω２  Ｃｄｓ）（ωは角周波数）とすることで概略の値が得られる。図３に示す構造は周波数が増し、素子のゲート幅が増大するほどさらに実用的となる。ＣＧＰＦの正規化されたノイズ抵抗はＣＳより小さい。これはＣＧＰＦの一定のノイズ特性の円の半径がさらに大きくなることを意味し、ＣＧＰＦが同時的にノイズ、入力パワーマッチング及び無条件的な安定性（表１〜３参照）と共により良好な雑音測定性能を供する。比較的大きいＣｄｓ変動に対するこの構造の製造可能性が関鍵であり、出力電力整合は大きい出力インピーダンスによりかえって難しい。
【００４１】
ＣＧ端のＮＦｍｉｎ  の減少の他にも、局部誘導並列帰還は表３に示す通り同時マッチングのために遥かに大きな帰還抵抗を使用できる。ＣＣＰＦ＋ＣＧＰＦのＭｍｉｎ  （最小雑音測定）は１２ＧＨｚでＣＣＰＦのＭｍｉｎ  との比較では遥かに低い。
【００４２】
２から６ＧＨｚにおけるＣＣＳＦとＣＣＰＦのＭｍｉｎ  はＣＳＳＦと共にＣＳＳＦのＭｍｉｎ  よりさらに小さいが、１２ＧＨｚではそうでない。これはＣＧ端から追加された雑音が周波数の増加につれさらに大きくなることによる。これを減少するための構造を図９に示す。この構造でのＭｍｉｎ  は全ての超高周波範囲で極めて良好である。しかしながら、この構造では２つのインダクタが要求され、チップサイズがかなり増加する。
【００４３】
つまり、各構造が低雑音周波数のアクティブ素子として充分利用できるが、それぞれに多少の短所を有する。
【００４４】
それで、どの種類の構造が与えられた周波数バンド、すなわちＬ（２ＧＨｚ）、Ｃ（６ＧＨｚ）及びＸ（１２ＧＨｚ）について最適であるかを調べて見る。
【００４５】
まず、Ｌバンドについて表１において、２より小さいＶＳＷＲ特性を有しながら最も小さいＭｍｉｎ  を有する構造はＣＧＰＦである。しかし、この構造において要求されるインダクタンスは７５ｎＨであり、その値が大きすぎてモノリシック形への適用が難しい。第２の小さいＭｍｉｎ  を有する候補としてはＣＳＳＬ＋ＣＧＰＦ及びＣＣＳＦがあり、これらは類似したノイズ測定性能を示す。帯域、線形性、安定性及びパラメータ変化に対する不感性を考えれば、それらがたとえやや大きいＮＦｍｉｎ  を有するとしても、ＣＣＰＦ及びＣＣＰＦ＋ＣＧＰＦは良好な技術である。全体的に、０．５μｍＭＥＳＦＥＴが使われる時、ＣＣＳＦ及びＣＳＳＬ＋ＣＧＰＦは２ＧＨｚで最善の選択と見なされる。ｎｐｎ  ＢＪＴを用いたＬＮＡについて、ＣＣＰＦのＭｍｉｎ  はほぼ他のものと同じである。ＮＦｍｉｎ  の増加がＣＥ端のさらに大きい利得とさらに大きい帰還抵抗により相殺されるからである。またΓｏｐｔ  及びＧｍａｘ  のポイントが図１１に示す通り５０Ωに近い。ＣＣＰＦはシリコンｎｐｎ  ＢＪＴを用いたＬバンドへの応用に最も良好と言える（表４参照）。
【００４６】
次いで、Ｃバンド及びＸバンドについて、表２及び表３において２より小さいＶＳＷＲ特性を有しながら最も低いＭｍｉｎ  を有する構造としてＣＧＰＦがある。要求されるインダクタンス値は６及び１２ＧＨｚにおいてそれぞれ７．５ｎＨ及び１．８５ｎＨであり、モノリシック形に適用できる。ＣＳＳＬ＋ＣＧＰＦ、ＣＣＳＦ、ＣＣＰＦ及びＣＣＰＦ＋ＣＧＰＦは無条件的な安定性及び製造可能性と極めて良好なノイズ測定結果を示す。特に、Ｘバンドにおいてカスコード構造を用いるもののうち、ＣＣＰＦ＋ＣＧＰＦ及びＣＳＳＬ＋ＣＧＰＦはノイズ測定においてＣＣＳＦ及びＣＣＰＦより良好な性能を示す。これは共通ゲート誘導並列帰還がさらに高い周波数でノイズ測定性能の増加に大切な役割を果たすことを意味する。つまり、Ｃｄｓの値と帰還インダクタンスに対する適宜な統一性が保たれれば、ＣＧＰＦが６及び１２ＧＨｚにおいて雑音及び入力電力の同時整合及び無条件的な安定性と最良な雑音測定性能を有する構造と言える。ＣＧＰＦの他、ＣＳＳＬ＋ＣＧＰＦは６ＧＨｚで最も良好であり、ＣＣＰＦ＋ＣＧＰＦ及びＣＳＳＬ＋ＣＧＰＦは１２ＧＨｚで最も良好である。これは、雑音性能がＣＣＰＦ＋ＣＧＰＦ及びＣＳＳＬ＋ＣＧＰＦの双方において帰還インダクタンスの変化に鋭敏でなく、ＣＧＰＦでは鋭敏であることによる。
【００４７】
【発明の効果】
以上の説明により明らかな如く、本発明の低雑音増幅器は従来の低雑音増幅器よりΓｏｐｔ  とＧｍａｘ  ポイントをさらに近くして、雑音及び入力利得の同時整合がなされるようにする上で性能が改善される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図２】４．５ＧＨｚにおけるカスコード抵抗並列帰還の帰還抵抗によるΓｏｐｔ  、Ｇｍａｘ  、及びＳ１１のポイントを示すスミス図表である。
【図３】本発明の第２の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図４】６ＧＨｚにおけるＣＧＰＦの帰還インピーダンスによるΓｏｐｔ  、Ｇｍａｘ  、及びＳ１１のポイントを示すスミス図表である。
【図５】本発明の第３の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図６】１２ＧＨｚにおける１．８５ｎＨ局部帰還インピーダンス及び１．８Ω広域帰還抵抗による所定雑音値の円、ＣＣＰＦ＋ＣＧＰＦのＧｍａｘ  及びΓｏｐｔ  ポイントを示すスミス図表である。
【図７】本発明の第４の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図８】６ＧＨｚにおけるＣＧＳＦの帰還インダクタによるΓｏｐｔ  、Ｇｍａｘ  、及びＳ１１のポイントを示すスミス図表である。
【図９】本発明の第５の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図１０】６ＧＨｚにおけるＣＳＳＬ＋ＣＧＰＬの共通ゲート端の短絡帰還インダクタンスによるΓｏｐｔ  、Ｇｍａｘ  、及びＳ１１のポイントを示すスミス図表である。
【図１１】本発明の第６の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図１２】本発明の第７の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図１３】本発明の第８の実施の形態に係る低雑音増幅器のアクティブ素子の回路図である。
【図１４】１ＧＨｚにおける４ＫΩ帰還抵抗及び１．７ＫΩ負荷抵抗によるＣＣＰＦの所定雑音値の円及びＧｍａｘ  ポイントを示すスミス図表である。
【図１５】従来の典型的な低雑音増幅器の回路図である。
【図１６】従来の低雑音増幅器の構成を示す回路図である。
【図１７】従来の低雑音増幅器の構成を示す回路図である。
【図１８】従来の低雑音増幅器の構成を示す回路図である。
【図１９】従来の低雑音増幅器の構成を示す回路図である。
【図２０】従来の低雑音増幅器の構成を示す回路図である。
【図２１】従来の低雑音増幅器の構成を示す回路図である。
【符号の説明】
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５  インダクタ
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９  トランジスタ
Ｒ１  帰還抵抗
Ｒ２、Ｒ３  抵抗
【図１】
0003592873.tif 000010
【図２】
0003592873.tif 000011
【図３】
0003592873.tif 000012
【図４】
0003592873.tif 000013
【図５】
0003592873.tif 000014
【図６】
0003592873.tif 000015
【図７】
0003592873.tif 000016
【図８】
0003592873.tif 000017
【図９】
0003592873.tif 000018
【図１０】
0003592873.tif 000019
【図１１】
0003592873.tif 000020
【図１２】
0003592873.tif 000021
【図１３】
0003592873.tif 000022
【図１４】
0003592873.tif 000023
【図１５】
0003592873.tif 000024
【図１６】
0003592873.tif 000025
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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