(57)【特許請求の範囲】
【請求項１】
複数のラッチ回路を含む初期カウンタ値設定回路と、
前記複数のラッチ回路それぞれの出力が初期値として入力される複数のフリップフロップ回路を含む入力クロックをカウントするカウンタ回路であって前記フリップフロップ回路のうち最終段のフリップフロップ回路がカウントされた場合にアンダーフロー割込み信号を出力するカウンタ回路と、
前記複数のフリップフロップ回路それぞれの出力が前記カウンタ回路のカウンタ値として入力され前記カウンタ回路のカウンタ値とデータ比較レジスタのデータ値を比較するデータ比較判断回路と、
前記データ比較判断回路がデータ値が一致していると判断した場合にデータ一致割込信号を生成し、前記カウンタ回路のカウンタ値が０になった場合にアンダーフロー割込信号を生成することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記データ一致割込信号と前記アンダーフロー割込信号とが入力され、パルス幅をフレキシブルに変化させた信号を出力するＲ−Ｓフリップフロップをさらに含むことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス幅変調回路及びこれを具備する半導体装置に関する。
【０００２】
【従来の技術】
入力クロックをカウントするカウンタ回路のカウンタ値が０になった場合にアンダーフロー割込信号を出力する回路の従来の例を、図４に示す。即ち、初期カウンタ値設定回路にダウンカウントを開始する先頭のカウンタ値をセットし、前記入力クロックをカウントする前記カウンタ回路に前記初期カウンタ値設定回路でセットされたデータを読み込み、前記入力クロックを前記カウンタ回路に入力してダウンカウントを開始し、前記カウンタ回路のカウンタ値が０になった場合に、周辺回路へアンダーフロー割込信号を出力する回路として利用していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、入力クロックをカウントするカウンタ回路のカウンタ値が０になった場合にアンダーフロー割込信号を出力するだけで、カウント動作の途中で割込信号を出力したい場合には正確なタイミングで信号を出力できないという問題を有していた。
【０００４】
また、上記従来の技術では、カウンタ回路から出力されるタイマー出力信号のパルス幅の比率が５０％と決まっていたので、パルス幅の比率をフレキシブルに変化させる場合には、２つのカウンタ回路のアンダーフロー割込信号をＲ−Ｓフリップフロップに入力しパルス幅を変調させていたので回路規模が大きくなるという問題を有していた。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、複数のラッチ回路を含む初期カウンタ値設定回路と、前記複数のラッチ回路それぞれの出力が初期値として入力される複数のフリップフロップ回路を含む入力クロックをカウントするカウンタ回路であって前記フリップフロップ回路のうち最終段のフリップフロップ回路がカウントされた場合にアンダーフロー割込み信号を出力するカウンタ回路と、前記複数のフリップフロップ回路それぞれの出力が前記カウンタ回路のカウンタ値として入力され前記カウンタ回路のカウンタ値とデータ比較レジスタのデータ値を比較するデータ比較判断回路と、前記データ比較判断回路がデータ値が一致していると判断した場合にデータ一致割込信号を生成し、前記カウンタ回路のカウンタ値が０になった場合にアンダーフロー割込信号を生成することに関係する。
【０００６】
この発明によれば、カウント動作の途中で前記データ比較判断回路に設定されたデータ値を見つけられる為、正確なタイミングでタイマー出力できるという効果を奏する。
【０００７】
本発明の半導体装置は、前記データ一致割込信号と、前記アンダーフロー割込信号とが入力され、パルス幅をフレキシブルに変化させた信号を出力するＲ−Ｓフリップフロップをさらに含むことに関係する。
【０００８】
この発明によれば、タイマー出力信号のパルス幅をフレキシブルに変化させられる為、様々な周波数のサンプリングに利用できるという効果がある。
【０００９】
【発明の実施の形態】
以下、本発明について図面を参照して詳細に説明する。
【００１０】
図１は、請求項１記載の半導体装置の回路図である。その構成は、初期カウンタ値設定回路５８と、カウンタ回路４８と、アンダーフロー割込信号出力回路５９と、データ比較判断回路６０の４つの回路から成っている。
【００１１】
前記初期カウンタ値設定回路５８の動作原理は次の通りである。
【００１２】
初期カウンタ値のイニシャル値の設定は、リセット信号１７にＬレベルを入力することにより、Ｄ−ラッチ回路１が出力する初期カウンタ値設定回路入力データ０信号２５にＨレベルをセットする。同時にＤ−ラッチ回路２、Ｄ−ラッチ回路３、Ｄ−ラッチ回路４、Ｄ−ラッチ回路５、Ｄ−ラッチ回路６、Ｄ−ラッチ回路７、Ｄ−ラッチ回路８が出力する初期カウンタ値設定回路入力データ１信号２６、初期カウンタ値設定回路入力データ２信号２７、初期カウンタ値設定回路入力データ３信号２８、初期カウンタ値設定回路入力データ４信号２９、初期カウンタ値設定回路入力データ５信号３０、初期カウンタ値設定回路入力データ６信号３１、初期カウンタ値設定回路入力データ７信号３２をＨレベルにセットする。つまり、初期カウンタ値のイニシャル値をＦＦＨ（１６進値）に設定していることとなる。  次にイネーブル信号１８がＬレベルとなり初期カウンタ値の設定が許可され、ライト信号２０がＬレベルとなった場合に初期カウンタ値ライト許可信号２４がＬレベルとなりデータバス０信号３３、データバス１信号３４、データバス２信号３５、データバス３信号３６、データバス４信号３７、データバス５信号３８、データバス６信号３９、データバス７信号４０のデータが前記Ｄ−ラッチ回路１、前記Ｄ−ラッチ回路２、前記Ｄ−ラッチ回路３、前記Ｄ−ラッチ回路４、前記Ｄ−ラッチ回路５、前記Ｄ−ラッチ回路６、前記Ｄ−ラッチ回路７、前記Ｄ−ラッチ回路８に書き込まれ初期カウンタ値の設定が行われる。
【００１３】
初期カウンタ値のデータを読み出したい場合には、前記イネーブル信号１８がＬレベルとなり初期カウンタ値の設定が許可され、リード信号１９がＬレベルとなった場合に初期カウンタ値リード許可信号２３がＨレベルとなりクロックドインバータ９、クロックドインバータ１０、クロックドインバータ１１、クロックドインバータ１２、クロックドインバータ１３、クロックドインバータ１４、クロックドインバータ１５、クロックドインバータ１６が前記Ｄ−ラッチ回路１、前記Ｄ−ラッチ回路２、前記Ｄ−ラッチ回路３、前記Ｄ−ラッチ回路４、前記Ｄ−ラッチ回路５、前記Ｄ−ラッチ回路６、前記Ｄ−ラッチ回路７、前記Ｄ−ラッチ回路８からのデータを前記データバス０信号３３、前記データバス１信号３４、前記データバス２信号３５、前記データバス３信号３６、前記データバス４信号３７、前記データバス５信号３８、前記データバス６信号３９、前記データバス７信号４０へ出力することにより初期カウンタ値のデータ読み出しが行われる。
【００１４】
前記カウンタ回路４８の動作原理は次の通りである。
【００１５】
前記カウンタ回路４８に使用されているカウント用フリップフロップの回路図を図１に示し、前記カウント用フリップフロップのタイミング図である図５を用いて前記カウント用フリップフロップの動作の説明を行う。前記カウント用フリップフロップは、Ｔ１のタイミングでＣＬＲ信号にＨレベルが入力されるとカウンタ出力ＱはデータＡの値を読み込みＬレベルを出力し、Ｔ２のタイミングでクロックの立ち上がりを捕らえカウントを開始する。また、Ｔ５のタイミングで前記ＣＬＲ信号にＨレベルが入力されると実行していたカウント動作を中断し、前記カウンタ出力Ｑは前記データＡの値を読み込みＨレベルを出力し、Ｔ６のタイミングでクロックの立ち上がりを捕らえ再びカウント動作を開始する。この前記カウント用フリップフロップを８段用いて前記カウンタ回路４８が構成されている。図１において前記カウント用フリップフロップは、カウント用フリップフロップ５０、カウント用フリップフロップ５１、カウント用フリップフロップ５２、カウント用フリップフロップ５３、カウント用フリップフロップ５４、カウント用フリップフロップ５５、カウント用フリップフロップ５６、カウント用フリップフロップ５７のことである。
【００１６】
次に、図１の前記カウンタ回路４８に使用されている前記カウント用フリップフロップ５０、前記カウント用フリップフロップ５１、前記カウント用フリップフロップ５２のカウント動作のタイミング図を図６に示し、前記初期カウンタ設定回路５８で初期カウンタ値を６Ｈ（１６進値）に設定した場合を例として前記カウンタ回路４８のカウント動作を説明する。Ｔ１０のタイミングでＣＬＲ１信号にＨレベルが入力されるとカウント用フリップフロップＦ０の出力ＱはＤ０の値を読み込みＬレベルを出力し、カウント用フリップフロップＦ１の出力ＱはＤ１の値を読み込みＨレベルを出力し、カウント用フリップフロップＦ２の出力ＱはＤ２の値を読み込みＨレベルを出力する。図１ではセット信号４７にＨレベルが入力されカウンタリセット信号１２０がＨレベルとなり前記カウンタ回路４８の前記カウント用フリップフロップ５０、前記カウント用フリップフロップ５１、前記カウント用フリップフロップ５２、前記カウント用フリップフロップ５３、前記カウント用フリップフロップ５４、前記カウント用フリップフロップ５５、前記カウント用フリップフロップ５６、前記カウント用フリップフロップ５７に前記初期カウンタ値設定回路５８から初期カウンタ値を読み込み、カウンタ回路入力データ０信号６１、カウンタ回路入力データ１信号６２、カウンタ回路入力データ２信号６３、カウンタ回路入力データ３信号６４、カウンタ回路入力データ４信号６５、カウンタ回路入力データ５信号６６、カウンタ回路入力データ６信号６７、カウンタ回路入力データ７信号６８に初期カウンタ値を出力する。そして、図１においてＴ１１のタイミングで前記カウント用フリップフロップＦ０は前記カウント用フリップフロップＦ０入力クロックの立ち上がりを捕らえカウントを開始し、前記カウント用フリップフロップＦ１は前記カウント用フリップフロップＦ１入力クロックの立ち上がりを捕らえカウントを開始し、Ｔ１３のタイミングで前記カウント用フリップフロップＦ２は前記カウント用フリップフロップＦ２入力クロックの立ち上がりを捕らえカウントを開始する。各前記カウント用フリップフロップが出力する２進数表示の値を見ると、前記Ｔ１０のタイミングからＴ１６のタイミングまでダウンカウント動作をしていることが分かる。図１では、ダウンカウント動作中に前記カウンタ回路入力データ０信号６１、前記カウンタ回路入力データ１信号６２、前記カウンタ回路入力データ２信号６３、前記カウンタ回路入力データ３信号６４、前記カウンタ回路入力データ４信号６５、前記カウンタ回路入力データ５信号６６、前記カウンタ回路入力データ６信号６７、前記カウンタ回路入力データ７信号６８に常に前記カウンタ回路４８でカウントされたカウント値が出力されている。しかし、図６の前記Ｔ１６のタイミングでは各前記カウント用フリップフロップのカウント値が０となりアンダーフローを起こしているのでＣ２信号はＨレベルを出力する。図１において前記Ｃ２信号はカウンタ信号４４となりアンダーフロー割込信号出力回路５９に入力されアンダーフロー割込信号４９となる。前記アンダーフロー割込信号４９が発生するとアンダーフローリセット信号４６が前記カウンタ回路４８に入力されカウンタリセット信号１２０にＨレベルを出力する。前記カウンタリセット信号１２０は図６の前記ＣＬＲ１信号に当たり、図６では、Ｔ１７のタイミングで前記カウント用フリップフロップＦ０の出力ＱはＤ０の値を読み込みＬレベルを出力し、前記カウント用フリップフロップＦ１の出力ＱはＤ１の値を読み込みＨレベルを出力し、前記カウント用フリップフロップＦ２の出力ＱはＤ２の値を読み込みＨレベルを出力することとなり、Ｔ１８のタイミングで再びダウンカウントを開始する。図１では、前記カウンタリセット信号１２０がＨレベルになった時に前記初期カウンタ値設定回路５８で設定した６Ｈ（１６進値）を前記カウンタ回路４８にセットして再び前記カウンタ回路はダウンカウントを実行することとなる。
【００１７】
前記アンダーフロー割込信号出力回路５９の動作原理は次の通りである。
【００１８】
前記アンダーフロー割込信号出力回路５９のタイミング図を図８に示し、前記アンダーフロー割込信号出力回路５９の出力タイミングを説明する。図８のＴ２３のタイミングでＣＬＲ２信号にＨレベルが入力されアンダーフロー信号がＨレベルになる。図１では、前記ＣＬＲ２信号は前記カウンタリセット信号１２０であり、前記セット信号４７にＨレベルが入力され前記カウンタリセット信号１２０がＨレベルとなり、前記アンダーフロー割込信号出力回路５９にリセットがかかって前記アンダーフロー割込信号４９がＨレベル出力される。そして、図８においてＴ２４のタイミングでＵＤ信号にＨレベルが入力されると、Ｃ４信号がＨレベルの間だけ前記アンダーフロー信号がＬレベルとなり、入力クロックの半クロック分の幅を持つ前記アンダーフロー信号が出力される。図１では、前記ＵＤ信号は前記カウンタ信号４４であり、前記カウンタ回路４８の動作で説明した通り図６の前記Ｃ２信号の出力タイミングで前記カウンタ信号４４はＨレベルとなり、クロック反転信号４３がＨレベルの間だけ前記アンダーフロー割込信号４９がＬレベルで出力されることとなる。つまり、クロック信号４１の半クロック分の幅を持った信号が、前記クロック信号４１のＬレベルの間だけ前記アンダーフロー割込信号４９として出力されている。
【００１９】
前記データ比較判断回路６０の動作原理は次の通りである。
【００２０】
前記データ比較判断回路６０の内部回路を図２に示す。前記データ比較判断回路６０にセットされる比較データは、データ比較判断回路リセット信号８８がＬレベルになるとデータ比較判断回路セット信号８９がＨレベルとなり比較データの初期値をＦＦＨ（１６進値）にセットし、データ一致割込信号生成回路１１１がＨレベルにセットされデータ一致割込信号６９がＨレベルとなる。  次に、前記データ比較判断回路リセット信号８８がＨレベルとなり、データ比較判断回路イネーブル信号９０がＬレベルとなり比較データの設定が許可され、データ比較ライト信号９２がＬレベルとなった場合にデータ比較ライト許可信号９６がＬレベルとなりＤーラッチ回路７１、Ｄーラッチ回路７２、Ｄーラッチ回路７３、Ｄーラッチ回路７４、Ｄーラッチ回路７５、Ｄーラッチ回路７６、Ｄーラッチ回路７７、Ｄーラッチ回路７８に比較データバス０信号９７、比較データバス１信号９８、比較データバス２信号９９、比較データバス３信号１００、比較データバス４信号１０１、比較データバス５信号１０２、比較データバス６信号１０３、比較データバス７信号１０４のデータを書き込むことにより比較データの設定を行が行われる。
【００２１】
比較データを読み出したい場合には、前記データ比較判断回路イネーブル信号９０がＬレベルとなり比較データの設定が許可され、データ比較リード信号９１がＬレベルとなった場合にデータ比較リード許可信号９５がＨレベルとなりクロックドインバータ７９、クロックドインバータ８０、クロックドインバータ８１、クロックドインバータ８２、クロックドインバータ８３、クロックドインバータ８４、クロックドインバータ８５、クロックドインバータ８６が前記Ｄ−ラッチ回路７１、前記Ｄ−ラッチ回路７２、前記Ｄ−ラッチ回路７３、前記Ｄ−ラッチ回路７４、前記Ｄ−ラッチ回路７５、前記Ｄ−ラッチ回路７６、前記Ｄ−ラッチ回路７７、前記Ｄ−ラッチ回路７８からのデータを前記比較データバス０信号９７、前記比較データバス１信号９８、前記比較データバス２信号９９、前記比較データバス３信号１００、前記比較データバス４信号１０１、前記比較データバス５信号１０２、前記比較データバス６信号１０３、前記比較データバス７信号１０４へ出力することにより設定された比較データのデータ読み出しが行われる。
【００２２】
そして、設定された比較データが、前記初期カウンタ値設定回路５８で設定された初期カウンタ値と同じ場合は、初期カウンタ値一致判断回路１０５が初期カウンタ値一致信号１１２にＨレベルを出力し前記データ一致割込信号６９はＨレベルに固定され、設定された比較データが、前記初期カウンタ値設定回路５８で設定された初期カウンタ値と異なる場合は、前記初期カウンタ値一致判断回路１０５が前記初期カウンタ値一致信号１１２にＬレベルを出力し、前記カウンタ回路４８から出力される前記カウンタ回路入力データ０信号６１、前記カウンタ回路入力データ１信号６２、前記カウンタ回路入力データ２信号６３、前記カウンタ回路入力データ３信号６４、前記カウンタ回路入力データ４信号６５、前記カウンタ回路入力データ５信号６６、前記カウンタ回路入力データ６信号６７、前記カウンタ回路入力データ７信号６８と前記データ比較判断回路６０で設定された比較データとを比較し、データが一致している場合にカウンタ一致回路１０６がカウンタ一致信号１２１をＬレベルにし前記データ一致割込信号生成回路１１１へ出力する。ここで、前記データ一致割込信号生成回路１１１の動作タイミングを図７に示す。Ｔ２１のタイミングでＳ１信号がＨレベルとなりデータ一致割込信号がＨレベルにセットされる。図２の前記データ比較判断回路セット信号８９が図７ではＳ１信号に当たり、図２の反転クロック信号１０８は図７ではＣ３信号に当たり、図２のデータ一致割込ワンショット信号１１４が図７では前記データ一致割込信号に当たり、図２の前記データ一致割込ワンショット信号１１４がＨレベルとなり前記データ一致割込信号６９にＨレベルを出力する。そして、図７のＴ２２のタイミングでＣＤ信号がＬレベルとなり前記データ一致割込信号が入力クロックのＬレベルの幅だけＬレベルを出力する。図２では、前記ＣＤ信号が前記カウンタ一致信号１２１に当たり、前記クロック信号４１のＬレベルの幅で前記データ一致割込ワンショット信号１１４がＬレベルとなり前記データ一致割込信号６９にＬレベルを出力する。
【００２３】
従って、上述のような回路構成の半導体装置は、データ比較を行いたい数値を前記データ比較判断回路６０に設定し、カウント動作中でも前記データ一致割込信号６９をチェックすることにより正確なタイマーとして実現することができるという効果を奏する。
【００２４】
図２は、請求項２記載の半導体装置の回路図である。その構成は、前記アンダーフロー信号４９と、前記データ一致割込信号６９と、Ｒ−Ｓフリップフロップ１１９から成る。
【００２５】
前記アンダーフロー割込信号生成回路５９から出力される前記アンダーフロー割込信号４９の反転信号１１０と、前記初期カウンタ値一致信号１１２によりタイマー出力セット信号１１８が生成され、前記データ一致割込信号６９の反転信号をタイマー出力リセット信号１１７としてＲ−Ｓフリップフロップ１１９に入力しタイマー出力信号７０が生成される。この動作タイミングをを図９に示す。図９では、前記初期カウンタ値設定回路５８で７Ｈ（１６進値）を設定し、前記データ比較判断回路６０で設定された比較データを６Ｈ（１６進値）とする。前記アンダーフロー信号４９の出力タイミングは、前記カウンタ回路４８のカウントが０Ｈ（１６進値）になり、前記クロック信号４１の立ち下がりで初期カウンタ値を読み込みに行くタイミングで出力され、前記データ一致割込信号６９の出力タイミングは、前記カウンタ回路４８のカウントが６Ｈ（１６進値）になり、前記クロック信号４１の立ち下がりで次のカウントが始まるタイミングで出力される。そして、前記アンダーフロー割込信号４９と前記データ一致割込信号６９が前記ＲーＳフリップフロップ１１９に入力され図９に示す前記タイマー出力信号７０が生成され、前記タイマー出力信号７０の周期は初期カウンタ値の設定により決定し、Ｌレベルの幅は比較データ値の設定により決定することになる。
【００２６】
従って、上述のような回路構成の半導体装置は、初期カウンタ値と比較データの設定により様々なパルス幅を持ったタイマーを実現することができるという効果を奏する。
【００２７】
【発明の効果】
以上述べたように、本発明の半導体装置ではカウンタ回路が動作中でも正確なタイミングでタイマー出力信号が得られる効果がある。
【００２８】
また、本発明の半導体装置では１つのタイマーでパルス幅をフレキシブルに変化させることが出来るため、回路規模が小さくなるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す回路図。
【図２】図１におけるデータ比較判断回路の回路図。
【図３】図１に示すカウント用フリップフロップの回路図。
【図４】従来の半導体装置の回路図。
【図５】図１に示すカウント用フリップフロップのタイミングチャート。
【図６】図１に示すカウンタ回路のタイミングチャート。
【図７】図２に示すデータ一致割込信号生成回路のタイミングチャート。
【図８】図１に示すアンダーフロー割込信号生成回路のタイミングチャート。
【図９】図１に示すタイマー出力信号のタイミングチャート。
【符号の説明】
１・・・Ｄ−ラッチ回路
２・・・Ｄ−ラッチ回路
３・・・Ｄ−ラッチ回路
４・・・Ｄ−ラッチ回路
５・・・Ｄ−ラッチ回路
６・・・Ｄ−ラッチ回路
７・・・Ｄ−ラッチ回路
８・・・Ｄ−ラッチ回路
９・・・クロックドインバータ
１０・・・クロックドインバータ
１１・・・クロックドインバータ
１２・・・クロックドインバータ
１３・・・クロックドインバータ
１４・・・クロックドインバータ
１５・・・クロックドインバータ
１６・・・クロックドインバータ
１７・・・リセット信号
１８・・・イネーブル信号
１９・・・リード信号
２０・・・ライト信号
２１・・・２入力ＮＯＲ回路
２２・・・２入力ＯＲ回路
２３・・・初期カウンタ値リード許可信号
２４・・・初期カウンタ値ライト許可信号
２５・・・初期カウンタ値設定回路入力データ０信号
２６・・・初期カウンタ値設定回路入力データ１信号
２７・・・初期カウンタ値設定回路入力データ２信号
２８・・・初期カウンタ値設定回路入力データ３信号
２９・・・初期カウンタ値設定回路入力データ４信号
３０・・・初期カウンタ値設定回路入力データ５信号
３１・・・初期カウンタ値設定回路入力データ６信号
３２・・・初期カウンタ値設定回路入力データ７信号
３３・・・データバス０信号
３４・・・データバス１信号
３５・・・データバス２信号
３６・・・データバス３信号
３７・・・データバス４信号
３８・・・データバス５信号
３９・・・データバス６信号
４０・・・データバス７信号
４１・・・クロック信号
４２・・・インバータ
４３・・・クロック反転信号
４４・・・カウンタ信号
４５・・・Ｄーラッチ回路
４６・・・アンダーフローリセット信号
４７・・・セット信号
４８・・・カウンタ回路
４９・・・アンダーフロー割込信号
５０・・・カウント用フリップフロップ
５１・・・カウント用フリップフロップ
５２・・・カウント用フリップフロップ
５３・・・カウント用フリップフロップ
５４・・・カウント用フリップフロップ
５５・・・カウント用フリップフロップ
５６・・・カウント用フリップフロップ
５７・・・カウント用フリップフロップ
５８・・・初期カウンタ値設定回路
５９・・・アンダーフロー割込信号出力回路
６０・・・データ比較判断回路
６１・・・カウンタ回路入力データ０信号
６２・・・カウンタ回路入力データ１信号
６３・・・カウンタ回路入力データ２信号
６４・・・カウンタ回路入力データ３信号
６５・・・カウンタ回路入力データ４信号
６６・・・カウンタ回路入力データ５信号
６７・・・カウンタ回路入力データ６信号
６８・・・カウンタ回路入力データ７信号
６９・・・データ一致割込信号
７０・・・タイマー出力信号
７１・・・Ｄーラッチ回路
７２・・・Ｄーラッチ回路
７３・・・Ｄーラッチ回路
７４・・・Ｄーラッチ回路
７５・・・Ｄーラッチ回路
７６・・・Ｄーラッチ回路
７７・・・Ｄーラッチ回路
７８・・・Ｄーラッチ回路
７９・・・クロックドインバータ
８０・・・クロックドインバータ
８１・・・クロックドインバータ
８２・・・クロックドインバータ
８３・・・クロックドインバータ
８４・・・クロックドインバータ
８５・・・クロックドインバータ
８６・・・クロックドインバータ
８７・・・インバータ
８８・・・データ比較判断回路リセット信号
８９・・・データ比較判断回路セット信号
９０・・・データ比較判断回路イネーブル信号
９１・・・データ比較リード信号
９２・・・データ比較ライト信号
９３・・・２入力ＮＯＲ回路
９４・・・２入力ＯＲ回路
９５・・・データ比較リード許可信号
９６・・・データ比較ライト許可信号
９７・・・比較データバス０信号
９８・・・比較データバス１信号
９９・・・比較データバス２信号
１００・・・比較データバス３信号
１０１・・・比較データバス４信号
１０２・・・比較データバス５信号
１０３・・・比較データバス６信号
１０４・・・比較データバス７信号
１０５・・・初期カウンタ値一致判断回路
１０６・・・カウンタ一致回路
１０７・・・インバータ
１０８・・・反転クロック信号
１０９・・・インバータ
１１０・・・アンダーフロー割込信号の反転信号
１１１・・・データ一致割込信号生成回路
１１２・・・初期カウンタ値一致信号
１１３・・・２入力ＯＲ回路
１１４・・・データ一致割込ワンショット信号
１１５・・・２入力ＯＲ回路
１１６・・・インバータ
１１７・・・タイマー出力リセット信号
１１８・・・タイマー出力セット信号
１１９・・・Ｒ−Ｓフリップフロップ
１２０・・・カウンタリセット信号
１２１・・・カウンタ一致信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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