(57)【特許請求の範囲】
【請求項１】
主表面（１ａ）及び前記主表面の反対面となる裏面（１ｂ）を有し、第１導電型のドレイン領域を構成する半導体基板（１）と、
前記半導体基板のうちセル部を形成する領域において、前記主表面から該主表面の垂直方向に掘られた第１のトレンチ（２）と、
前記トレンチ内に形成され、前記主表面から該主表面の垂直方向に延設された第１導電型のドリフト領域（３）と、
前記ドリフト領域内に形成され、前記主表面から該主表面の垂直方向に延設された第２導電型のベース領域（４）と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第１導電型のソース領域（５）と、
前記主表面から掘られ、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように形成された第２のトレンチ（６）と、
前記第２のトレンチの表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（８）とを備え、
前記ベース領域、前記ソース領域、前記ドリフト領域、前記ドレイン領域が、前記半導体基板の深さ方向及び前記第２のトレンチが前記ソース領域から前記ベース領域を貫通する方向において、不純物濃度が均一となるように構成された半導体装置であって、
前記セル部の終端部及び底部において、前記ドリフト領域、前記ベース領域及び前記ソース領域の各コーナー部が円弧形状となっていることを特徴とする半導体装置。
【請求項２】
前記セル部、前記第１のトレンチ、前記ドリフト領域、前記ベース領域及び前記ソース領域は長手形状を成しており、前記セル部の終端部全域において、前記ドリフト領域、前記ベース領域及び前記ソース領域が円弧形状とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
主表面（１ａ）及び前記主表面の反対面となる裏面（１ｂ）を有し、第１導電型のドレイン領域を構成する半導体基板（１）と、
前記半導体基板のうちセル部を形成する領域において、前記主表面から該主表面の垂直方向に掘られた第１のトレンチ（２）と、
前記トレンチ内に形成され、前記主表面から該主表面の垂直方向に延設された第１導電型のドリフト領域（３）と、
前記ドリフト領域内に形成され、前記主表面から該主表面の垂直方向に延設された第２導電型のベース領域（４）と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第１導電型のソース領域（５）と、
前記主表面から掘られ、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように形成された第２のトレンチ（６）と、
前記第２のトレンチの表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（８）とを備え、
前記ベース領域、前記ソース領域、前記ドリフト領域、前記ドレイン領域が、前記半導体基板の深さ方向及び前記第２のトレンチが前記ソース領域から前記ベース領域を貫通する方向において、不純物濃度が均一となるように構成された半導体装置であって、
前記ベース領域及び前記ソース領域のうち前記セル部の終端部に位置する部分と前記セル部の内側に位置する部分とが電気的に分離されていることを特徴とする半導体装置。
【請求項４】
前記セル部の終端部において前記主表面から垂直に第３のトレンチ（１０）が形成されており、この第３のトレンチにより、前記ベース領域及び前記ソース領域のうち前記セル部の終端部に位置する部分と前記セル部の内側に位置する部分との電気的な分離が成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第３のトレンチには、絶縁物（１１）が埋め込まれていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のトレンチは複数個あり、該複数個の第２のトレンチのうち最も前記セル部の終端部に位置するものが前記第３のトレンチとなっており、該第３のトレンチの内壁には前記ゲート絶縁膜と前記ゲート電極とが形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記ベース領域のうち前記セル部の終端部に位置する部分は、フローティング状態とされていることを特徴とする請求項３乃至６のいずれか１つに記載の半導体装置。
【請求項８】
前記ベース領域のうち前記セル部の終端部に位置する部分は、前記ドレイン領域となる前記半導体基板と同電位とされていることを特徴とする請求項３乃至６のいずれか１つに記載の半導体装置。
【請求項９】
前記セル部の終端部及び底部において、前記ドリフト領域、前記ベース領域及び前記ソース領域の各コーナー部が円弧形状となっていることを特徴とする請求項３乃至８のいずれか１つに記載の半導体装置。
【請求項１０】
前記半導体基板が（１１０）基板であり、前記第１のトレンチの側面に（１１１）面が含まれていることを特徴とする請求項３乃至９のいずれか１つに記載の半導体装置。
【請求項１１】
前記セル部の終端部から所定距離離れてからセルが形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記セル部の終端部から、前記第１のトレンチの深さの１.７倍の距離離れてから前記セルが形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記セルが形成された領域が前記セル部の９０％以上を占めていることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記ドリフト領域のうち、少なくとも前記セル部の終端部に位置する部分には、第２導電型のリサーフ層（２０）が備えられており、オフ時に前記ドリフト領域が前記リサーフ層から伸びる空乏層によって完全に空乏化されるように構成されていることを特徴とする請求項１乃至１３のいずれか１つに記載の半導体装置。
【請求項１５】
主表面（１ａ）及び前記主表面の反対面となる裏面（１ｂ）を有し、第１導電型のドレイン領域を構成する半導体基板（１）と、
前記半導体基板のうちセル部を形成する領域において、前記主表面から該主表面の垂直方向に掘られた第１のトレンチ（２）と、
前記トレンチ内に形成され、前記主表面から該主表面の垂直方向に延設された第１導電型のドリフト領域（３）と、
前記ドリフト領域内に形成され、前記主表面から該主表面の垂直方向に延設された第２導電型のベース領域（４）と、
前記ベース領域内に形成され、前記主表面から垂直方向に延設された第１導電型のソース領域（５）と、
前記主表面から掘られ、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように形成された第２のトレンチ（６）と、
前記第２のトレンチの表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（８）とを備え、
前記ベース領域、前記ソース領域、前記ドリフト領域、前記ドレイン領域が、前記半導体基板の深さ方向及び前記第２のトレンチが前記ソース領域から前記ベース領域を貫通する方向において、不純物濃度が均一となるように構成された半導体装置であって、
前記ドリフト領域のうち、少なくとも前記セル部の終端部に位置する部分には、第２導電型のリサーフ層（２０）が備えられており、オフ時に前記ドリフト領域が前記リサーフ層から伸びる空乏層によって完全に空乏化されるように構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型の半導体装置に関するもので、特にパワーＭＯＳトランジスタ、ＩＧＢＴ、及びサイリスタに用いて好適である。
【０００２】
【従来の技術】
絶縁ゲート型の半導体装置における低オン抵抗化を実現するべく、本発明者らは先に、特願２０００−２３７３４６号に示す半導体装置（３次元パワーＭＯＳＦＥＴ）を提案している。この半導体装置の模式的な断面斜視図を図１０に示す。この図に示すように、半導体装置は、ｎ+型ドレイン領域を構成する半導体基板Ｊ１の深さ方向にゲート電極Ｊ２、ｎ+型ソース領域Ｊ３、ｐ型ベース領域Ｊ４、ｎ-型ドリフト領域Ｊ５を延設することで、半導体基板Ｊ１の深さ方向がチャネル幅方向となるようにしている。
【０００３】
このような構成の半導体装置は、特に、中〜低耐圧領域において低オン抵抗化を狙っており、このような構成の半導体装置における規格化オン抵抗と耐圧の関係を調べると、例えば、図１１に示すような特性を示す。この特性は、半導体装置におけるゲート電極Ｊ２を深さ３０μｍとした場合のものであり、このような条件によれば、耐圧３００Ｖ以下の領域で縦型ＤＭＯＳの規格化オン抵抗の理論限界を下回ることが可能となる。
【０００４】
【発明が解決しようとする課題】
図１０に示した半導体装置を実用化するに際し、上述の先の出願ではセルの終端構造について具体的に開示していないが、この終端構造について考えた場合、図１２に示す構成が容易に考えられる。図１２（ａ）は半導体装置の斜視断面図、図１２（ｂ）は半導体装置の平面図、すなわち（ａ）を矢印Ａから見た時の図、（ｃ）は半導体装置の断面図、すなわち（ａ）を矢印Ｂから見た時の図である。これらの図に示されるように、ｎ+型ソース領域Ｊ３をｐ型ベース領域Ｊ４で囲み、Ｐ型ベース領域Ｊ４をｎ-型ドリフト領域Ｊ５で囲み、ｎ-型ドリフト領域Ｊ５を半導体基板Ｊ１で囲んだ終端構造が想定される。
【０００５】
しかしながら、ソース−ドレイン間に電圧が印加されると、図１２（ｂ）、（ｃ）に示されるように、拡散層が折れ曲がる部分ではｎ-型ドリフト領域Ｊ５側へ空乏層が伸び難いことから、電界集中が起こり、耐圧が低下してしまう。特に、この半導体装置は、基板深くまで拡散層を形成し、かつその深さ方向において拡散層の不純物濃度を均一にすることが特徴であることから、上記電界集中が基板表面だけでなく、基板深くまで起こることになる。
【０００６】
一方、従来では、セル終端部における基板の比較的表面に近い領域での電界集中を緩和するために、例えば、図１３に示すように、ＦＬＲ（フィールド・リミッティング・リング）Ｊ１０、ＧＲ（ガードリング）Ｊ１１、ＦＰ（フィールド・プレート）Ｊ１２等の構造を採用している。しかしながら、これらの構造はいずれも基板の比較的浅い領域で効果を奏するもので、それより深い領域では効果が得られないため、上述した図１０に示す半導体装置に適用したとしても十分な効果が得られない。
【０００７】
本発明は上記点に鑑みて、セル終端部における電界集中を緩和し、耐圧低下を抑制することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、セル部の終端部及び底部において、ドリフト領域、ベース領域及びソース領域の各コーナー部が円弧形状となっていることを特徴としている。このような構成とすることで、基板表面から基板深くまでの領域において、ドリフト領域側へ空乏層が広がり易くなり、電界集中を緩和することができる。これにより、セル部の終端部及び底部において、各拡散層のコーナー部での電界集中による耐圧低下を防止することが可能となる。
【０００９】
請求項２に記載の発明では、セル部、第１のトレンチ、ドリフト領域、ベース領域及びソース領域は長手形状を成しており、セル部の終端部全域において、ドリフト領域、ベース領域及びソース領域が円弧形状とされていることを特徴としている。このように、セル部の終端部全域において円弧形状としても良い。
【００１０】
請求項３乃至１３に記載の発明では、ベース領域及びソース領域のうちセル部の終端部に位置する部分とセル部の内側に位置する部分とが電気的に分離されていることを特徴としている。このような構成とすれば、ソース領域及びベース領域のうちセル部の終端部に位置する部分に電圧がかからないようにすることができるため、終端部での電界集中を緩和することができる。これにより、請求項１と同様の効果を得ることができる。
【００１１】
請求項４に記載の発明では、セル部の終端部において主表面から垂直に第３のトレンチ（１０）が形成されており、この第３のトレンチにより、ベース領域及びソース領域のうちセル部の終端部に位置する部分とセル部の内側に位置する部分との電気的な分離が成されていることを特徴としている。このように、第３のトレンチによって上記電気的な分離を行なうことができる。例えば、請求項５に示すように、第３のトレンチに絶縁物（１１）を埋め込む。また、請求項６に示すように、複数個の第２のトレンチのうち、最もセル部の終端部に位置するものを第３のトレンチとしてもよい。
【００１２】
なお、この場合、請求項７に示すように、ベース領域のうちセル部の終端部に位置する部分をフローティング状態としても良いし、請求項８に示すように、ベース領域のうちセル部の終端部に位置する部分をドレイン領域となる半導体基板と同電位にしても良い。
【００１３】
請求項１０に記載の発明では、半導体基板が（１１０）基板であり、第１のトレンチの側面に（１１１）面が含まれていることを特徴としている。このように、（１１０）基板を用いれば、ウェットエッチングによって第１トレンチを形成することが可能であり、工程コストを低減することができる。
【００１４】
請求項１１に記載の発明では、セル部の終端部から所定距離離れてからセルを形成することを特徴としている。このようにすれば、トレンチのテーパ形状部分に素子形成が成されないようにできるため、トランジスタ不良を抑制することができる。例えば、請求項１２に示すように、セル部の終端部から、第１のトレンチの深さの１.７倍の距離離れてからセルを形成すれば、素子形成しない領域を必要最小限にすることができ、素子面積増大を抑制することができる。
【００１５】
請求項１４、１５に記載の発明では、ドリフト領域のうち、少なくともセル部の終端部に位置する部分には、第２導電型のリサーフ層（２０）が備えられており、オフ時にドリフト領域がリサーフ層から伸びる空乏層によって完全に空乏化されるように構成されていることを特徴としている。このように、リサーフ層を用いるようにしても、各拡散層のコーナー部での電界集中を緩和することができ、請求項１と同様の効果を得ることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置として、パワーＭＯＳＦＥＴの主要部の斜視断面図を示す。また、図２（ａ）に、この半導体装置の平面図（図１を矢印Ａ方向から見た時の図）を示し、図２（ｂ）に、この半導体装置の断面図（図１を矢印Ｂ方向から見た時の図）を示す。以下、図１、図２に基づいてパワーＭＯＳＦＥＴの構成について説明する。
【００１８】
本実施形態のパワーＭＯＳＦＥＴには、主表面１ａ及び主表面１ａに対して反対面となる裏面１ｂを有するｎ+型基板１が用いられている。ｎ+型基板１は、ｎ型不純物であるＰ又はＡｓ又はＳｂが１×１０18〜１×１０20ｃｍ-3程度ドーピングされて構成され、基板深さ方向にも基板平面方向にもほぼ均一な不純物濃度となっている。このｎ+型基板１がｎ+型ドレイン領域を構成している。
【００１９】
ｎ+型基板１の主表面１ａから所定深さ、例えば１〜１００μｍまでトレンチ（第１のトレンチ）２が形成されている。このトレンチ２の内壁には、ｎ型不純物であるＰ又はＡｓ又はＳｂが１×１０14〜１×１０17ｃｍ-3程度ドーピングされ、厚さが０．１〜５μｍ程度とされたｎ-型ドリフト領域３が形成されている。このｎ-型ドリフト領域３の不純物濃度は基板深さ方向にも基板平面方向にもほぼ均一となっている。
【００２０】
また、ｎ-型ドリフト領域３の内壁には、ｐ型不純物であるＢ等が１×１０15〜１×１０18ｃｍ-3程度ドーピングされて構成されたｐ型ベース領域４が形成されている。このｐ型ベース領域４の不純物濃度は基板深さ方向にも基板平面方向にもほぼ均一となっている。
【００２１】
ｐ型ベース領域４の内壁には、ｎ型不純物であるＰ又はＡｓ又はＳｂが１×１０18〜１×１０20ｃｍ-3程度ドーピングされ、厚さが０．１〜５μｍ程度とされたｎ+型ソース領域５が形成されている。このｎ+型ソース領域５の不純物濃度は基板深さ方向にも基板平面方向にもほぼ均一となっている。
【００２２】
そして、ｎ+型基板１の主表面１ａから垂直に、つまり基板深さ方向に略平行にトレンチ（第２のトレンチ）６が掘られている。このトレンチ６は、ｎ+型基板１の主表面１ａと平行を成す一方向において、ｎ+型ソース領域５からｐ型ベース領域３を貫通するように形成されている。
【００２３】
このトレンチ６の表面にはゲート酸化膜（ゲート絶縁膜）７が形成されており、このゲート酸化膜７を介してトレンチ６の内部がゲート電極８で埋め込まれた構成となっている。
【００２４】
このような構成により、ｎ+型基板１の主表面１ａと平行な一方向において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３、ｎ+型ドレイン領域が順に配列され、かつ、ｎ+型基板１の主表面１ａと垂直な基板深さ方向において、トレンチ６の深さとほぼ同等な深さまで、この配列を成すようになっている。なお、ｐ型ベース領域４、ｎ-型ドリフト３、ｎ+型ソース領域５それぞれの深さは、トレンチ６の深さに相応して設定されており、トレンチ６が深くされる程それに伴って深くなるように設定されている。
【００２５】
さらに、図２（ａ）、（ｂ）に示されるように、セル部の終端部及び底部において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３の各コーナー部（折れ曲がる部分）が円弧形状となっている。このようにして、図１、図２に示されるパワーＭＯＳＦＥＴが構成されている。
【００２６】
なお、図１では図示されていないが、トレンチ６の表面だけではなくｎ+型基板１の主表面１ａにも酸化膜が形成されており、この酸化膜上においてゲート電極８がパターニングされている。また、図１では図示していないが、ｎ+型基板１の表面にパターニングされたゲート電極８の上には、層間絶縁膜を介してソース電極が備えられ、ｎ+型基板１の裏面側にはドレイン電極が備えられている。
【００２７】
このように構成されたパワーＭＯＳＦＥＴのゲート電極８に正電圧を印加すると、ｐ型ベース領域４のうちトレンチ６に隣接している部分全面において、ゲート酸化膜７の近傍に電子が誘起され、ｐ型ベース領域４の反転層からなるチャネル領域が形成される。すなわち、トレンチ６の深さ方向をチャネル幅方向とするチャネル領域が形成される。これにより、ソース・ドレイン間において基板平面と平行な一方向にドレイン電流が流れる。
【００２８】
このとき、パワーＭＯＳＦＥＴは、トレンチ６の深さと同等な深さまで、ｐ型ベース領域４、ｎ-型ドリフト領域３、ｎ+型ソース領域５が順に配列されるように構成されているため、チャネル幅はトレンチ６の深さとほぼ同等となる。このため、トレンチ６の深さに応じてチャネル幅を設定でき、トレンチ６の深さを深くすればするほど、チャネル幅を広げることができる。そして、このようにトレンチ６の深さを深くすることは、ユニットセル１つに必要とされる基板面積を大きくしなくても可能であるため、基板面積の増加無しで各ユニットセルのチャネル幅を広くすることができる。従って、チャネル幅を大きくできる分、チャネル抵抗を小さくすることができ、パワーＭＯＳＦＥＴのオン抵抗を低減することができる。
【００２９】
そして、本実施形態では、セル部の終端部及び底部において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３の各コーナー部を円弧形状としている。このため、基板表面から基板深くまでの領域において、ｎ-型ドリフト領域３側へ空乏層が広がり易くなり、電界集中を緩和することができる。これにより、セル部の終端部及び底部において、各拡散層３〜５のコーナー部での電界集中による耐圧低下を防止することが可能となる。
【００３０】
なお、上記構成の半導体装置の製造は以下のように行われる。まず、ｎ+型基板１に対して垂直にトレンチ２を形成する。このとき、トレンチ２のコーナー部が丸くなるようなマスクを用いてもよいが、トレンチ２を形成した後に、熱酸化、等方性エッチング、水素アニール等の処理を行なうようにしてもトレンチ２の終端部及び底部におけるコーナー部を丸めることができる。そして、トレンチ２内にｎ-型層、ｐ型層およびｎ+型層を順に積層し、これら各層を平坦化することでｎ-型ドリフト領域３、ｐ型ベース領域４およびｎ+型ソース領域５を形成する。その後、ｎ+型基板１に対して垂直にトレンチ６を形成し、トレンチ６内にゲート酸化膜７、ゲート電極８を形成する。このようにして半導体装置を製造することができる。
【００３１】
（第２実施形態）
図３に、本発明の第２実施形態にかかる半導体装置を示す。図３（ａ）は半導体装置の平面図、図３（ｂ）は半導体装置の断面図に相当する。本実施形態は、第１実施形態に対し、セル部の終端部において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３の形状を変更したものであり、その他の構成については同様であるため、異なる部分についてのみ説明する。
【００３２】
第１実施形態では、セル部の終端部において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３のコーナー部のみを丸まらせているが、本実施形態では、それら各拡散層３〜５の終端部全域を円弧形状としている。例えば、半導体装置の平面形状を長方形状となるようにレイアウトするとすれば、その長手方向の終端部を円弧形状としているため、セル部の平面形状が長円形状となる。このように、セル部の終端部において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３の全域が円弧形状となるようにしても第１実施形態と同様の効果を得ることができる。
【００３３】
なお、このような構成は、第１実施形態に対して、トレンチ２の形成に用いるマスクのパターンを変更するのみで形成され、他の製造工程については第１実施形態と同様である。
【００３４】
（第３実施形態）
図４に、本発明の第３実施形態にかかる半導体装置を示す。図４（ａ）は半導体装置の平面図、図４（ｂ）は半導体装置の断面図に相当する。本実施形態は、第１実施形態に対し、セル部の終端部及び底部において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３の構成を変更したものであり、その他の構成については同様であるため、異なる部分についてのみ説明する。
【００３５】
第１実施形態では、セル部の終端部及び底部において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ-型ドリフト領域３のコーナー部を丸まらせているが、本実施形態では、それらのコーナー部を丸まらせていない。その代わり、本実施形態では、セル部の終端部にトレンチ（第３のトレンチ）１０を設けると共に、このトレンチ１０内に酸化膜等の絶縁膜１１を配置している。これにより、ｎ+型ソース領域５及びｐ型ベース領域４のうち、セル部の内側に位置する部分（終端部以外のセルとなる部分）がセル部の終端部に位置する部分から絶縁分離されるようにしている。そして、ｎ+型ソース領域５及びｐ型ベース領域４のうちセル部の終端部に位置する部分とｎ+型基板１とが配線層１２を介して互いに電気的に接続され、各セルのソース電極から電気的に分離された状態とされている。
【００３６】
このような構成によれば、ｎ+型ソース領域５及びｐ型ベース領域４のうちセル部の終端部に位置する部分に電圧がかからないようにすることができるため、終端部での電界集中を緩和することができる。このため、本実施形態の構成としても第１実施形態と同様の効果を得ることができる。
【００３７】
なお、本実施形態の半導体装置は、トレンチ６を形成する前後、もしくはトレンチ６と同時にトレンチ１０を形成し、このトレンチ１０内を絶縁膜１１で埋め込むようにすることで形成され、他の製造工程については第１実施形態と同様である。
【００３８】
（第４実施形態）
図５に、本発明の第４実施形態にかかる半導体装置を示す。図５（ａ）は半導体装置の平面図、図５（ｂ）は半導体装置の断面図に相当する。本実施形態は、第３実施形態で示したトレンチ１０および絶縁膜１１の役割が、トレンチ２、ゲート酸化膜７及びゲート電極８のうち最もセル部の終端部側に位置するものによって果たされるようにしたものである。すなわち、これらにより、ｎ+型ソース領域５及びｐ型ベース領域４のうち、セル部の終端部に位置する部分とセル部の内側の部分（終端部以外のセルとなる部分）とが電気的に分離されている。そして、ｎ+型ソース領域５及びｐ型ベース領域４のうち、セル部の終端部に位置する部分がフローティング状態とされている。
【００３９】
このように、トレンチ６、ゲート絶縁膜７及びゲート電極８のうち最もセル部の終端部側に位置するものによって、各セルが各拡散層３〜５の終端部から絶縁分離されるようにしても、第３実施形態と同様の効果を得ることができる。
【００４０】
なお、本実施形態では、ｎ+型ソース領域５及びｐ型ベース領域４のうち、セル部の終端部に位置する部分がフローティング状態としたが、第３実施形態のように、これらの部分とｎ+型基板１とを電気的に接続した構成としてもよい。逆に、第３実施形態のようなトレンチ１０及び絶縁膜１１による絶縁分離において、本実施形態のようなフローティング状態を採用してもよい。
【００４１】
（第５実施形態）
図６に、本発明の第５実施形態にかかる半導体装置を示す。図６（ａ）は半導体装置の平面図、図６（ｂ）は図６（ａ）のＡ−Ａ断面図、図６（ｃ）は図６（ａ）のＢ−Ｂ断面図に相当する。本実施形態は、第４実施形態に対して、ｎ+型基板１として（１１０）基板を用い、各拡散層３〜５が（１１０）面や（１１１）面に沿った形状としたものである。具体的には、各拡散層３〜５の各側面が（１１１）面となり、底面が（１１０）面となるようにしている。このような構成は、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液によってトレンチ２をウェットエッチングすることで容易に形成され、製造工程の簡略化を図ることもできる。
【００４２】
このような構成においては、セル部の終端部においてトレンチ２がテーパ形状となる。このため、セル部の終端部においては、トレンチ２の側壁から所定距離以上離して素子を形成している。ここでいう所定距離とは、セル部の終端部におけるトレンチ２の側壁からテーパ形状となる長さ、すなわち、図６（ｂ）、（ｃ）に示したように、テーパ形状のテーパ角が３０°となることから、トレンチ２の深さの約１．７倍分の長さに相当する。
【００４３】
このように、各拡散層３〜５の各側面を（１１１）面とする場合、セル部の終端部において、素子形成を行なわないようにすることで、トランジスタ不良を抑制することができる。
【００４４】
一方、本実施形態の構成では、セル部の終端部において素子形成を行なわないため、無駄に素子面積が増大するという問題がある。このため、素子形成を行なわない距離をできるだけ少なく、例えばトレンチ２の深さの１．７〜２．０倍程度とし、トレンチ２の長さに対して素子形成領域の割合ができるだけ高くなるようにするのが好ましい。
【００４５】
例えば、図７（ａ）〜（ｃ）に示すように、トレンチ２の深さを３５μｍ、素子形成を行なわない所定距離を６０μｍと設定し、テーパ形状部分が図中斜線部になるとして、トレンチ２の長さが１ｍｍ、２ｍｍ、３ｍｍの場合それぞれで上記割合がどのようになるかを調べたところ、１ｍｍでは約９０％、２ｍｍでは約９４％、３ｍｍでは約９６％となった。このため、このような素子形成領域の割合などとの関係に基づいてトレンチ２の長さを設定することが好ましい。
【００４６】
（第６実施形態）
図８に、本発明の第６実施形態にかかる半導体装置を示す。図８（ａ）は半導体装置の平面図、図８（ｂ）は半導体装置の断面図に相当する。本実施形態は、従来の半導体装置に対して、ｎ-型ドリフト領域３に、ｎ-型ドリフト領域３の深さに対応した深さのｐ型のリサーフ層２０を備えることにより、電界集中を防止するものである。このリサーフ層２０を備えることにより、オフ時にリサーフ層２０から空乏層が伸び、ｎ-型ドリフト領域３が完全に空乏化されるようにすることができる。このリサーフ層２０の幅及び濃度は、ｎ-型ドリフト領域３の幅等に応じて適宜設定されるが、オフ時にｎ-型ドリフト領域３が完全に空乏化できる程度に設定される。
【００４７】
このように、ｎ-型ドリフト領域３にリサーフ層２０を備えることによっても、各拡散層３〜５における電界集中を緩和することができる。
【００４８】
なお、ここでは、セル部全体においてリサーフ層２０を備えた構成としたが、少なくともセル部の終端部に備えられていれば良く、それ以外の場所にはリサーフ層を備えない構成としても良い。
【００４９】
（第７実施形態）
図９に、本発明の第７実施形態にかかる半導体装置を示す。図９（ａ）は半導体装置の平面図、図９（ｂ）は半導体装置の断面図に相当する。本実施形態は、第６実施形態に対し、セル部の終端部及び底部において各拡散層３〜５のコーナー部を丸めたものである。すなわち、第１又は第２実施形態と第６実施形態とを組み合わせたものである。
【００５０】
このように、セル部の終端部及び底部において各拡散層３〜５のコーナー部を丸めたものに対して、リサーフ層２０を設けた構成としても良い。
【００５１】
（他の実施形態）
上記第３、第４実施形態では、第１、第２実施形態のようにセル部の終端部及び底部において各拡散層３〜５のコーナー部を丸めていないが、これらの実施形態についても各拡散層３〜５のコーナー部を丸めるようにしてもよい。このようにすれば、より電界集中を緩和することができる。
【００５２】
上記各実施形態では、ｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型をＰＮ逆にしたｐチャネルタイプのＭＯＳＦＥＴについても同様に本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の斜視断面図である。
【図２】（ａ）は図１に示す半導体装置の平面図、（ｂ）は図１に示す半導体装置の断面図である。
【図３】本発明の第２実施形態における半導体装置を示す図であり、（ａ）は半導体装置の平面図、（ｂ）は半導体装置の断面図である。
【図４】本発明の第３実施形態における半導体装置を示す図であり、（ａ）は半導体装置の平面図、（ｂ）は半導体装置の断面図である。
【図５】本発明の第４実施形態における半導体装置を示す図であり、（ａ）は半導体装置の平面図、（ｂ）は半導体装置の断面図である。
【図６】本発明の第５実施形態における半導体装置を示す図である。
【図７】素子形成領域の割合を調べる際に用いたセル部の模式図である。
【図８】本発明の第６実施形態における半導体装置を示す図であり、（ａ）は半導体装置の平面図、（ｂ）は半導体装置の断面図である。
【図９】本発明の第７実施形態における半導体装置を示す図であり、（ａ）は半導体装置の平面図、（ｂ）は半導体装置の断面図である。
【図１０】本発明者らが先に提案した半導体装置の斜視断面図である。
【図１１】規格化オン抵抗と耐圧との関係を調べた結果を示す図である。
【図１２】（ａ）は半導体装置の斜視断面図、（ｂ）は（ａ）の平面図、（ｃ）は（ａ）の断面図である。
【図１３】従来の半導体装置の周辺領域の構成を示した断面図である。
【符号の説明】
１…ｎ+型基板、２…トレンチ、３…ｎ-型ドリフト領域、４…ｐ型ベース領域、５…ｎ+型ソース領域、６…トレンチ、７…ゲート酸化膜、８…ゲート電極、１０…トレンチ、１１…絶縁膜、１２…配線層、２０…リサーフ層。
【図１】
0003539410.tif 000002
【図２】
0003539410.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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