(57)【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線の交点にマトリクス状に配置される複数のメモリセルを具備する半導体メモリにおいて、
前記複数のメモリセルの夫々は、第１ノードに接続される第１電極と第１プレート電極を持つ第１キャパシタと、前記第１ノードに接続される第２電極と第２プレート電極を持つ第２キャパシタと、対応する前記複数のビット線と前記第１ノードに結合されたソース・ドレイン経路を持つ電界効果トランジスタとを含み、
前記第１キャパシタは、その絶縁膜が強誘電体である強誘電体キャパシタであり、
前記半導体メモリが第１状態の場合、前記第１プレート電極は、電源電位が供給され、前記第２プレート電極は、接地電位が供給され、
前記半導体メモリが第２状態の場合、前記第１及び第２プレート電極は、前記接地電位が供給され、
前記半導体メモリが前記第１状態から前記第２状態に変化する期間において、前記第１プレート電極に供給される電位は、前記電源電位から前記接地電位に変化し、前記第２プレート電極には、前記接地電位が供給され、前記複数のワード線はオフ状態となっていることを特徴とする半導体メモリ。
【請求項２】
請求項１において、
前記半導体メモリの動作状態を前記第１状態から前記第２状態にするための終了信号を受けて前記第１プレート電極の電位を前記電源電位から前記接地電位に変化させるための第１回路を更に具備することを特徴とする半導体メモリ。
【請求項３】
請求項２において、
前記第１回路は、前記終了信号が入力された際に、前記複数のワード線のうちいずれかを活性化する信号が発生している場合、対応するワード線を活性化した後非活性状態とするまでの一連の動作を継続し、前記一連の動作の終了後、前記第１プレート電極の電位を前記接地電位とするための手段を更に有することを特徴とする半導体メモリ。
【請求項４】
請求項２又は３において、
前記電源電位が所定電位まで低下したことを検知し、前記終了信号を出力するための検出回路を更に具備することを特徴とする半導体メモリ。
【請求項５】
請求項２又は３において、
前記終了信号は、ダイナミック・ランダムアクセス・メモリにおけるセルフリフレッシュ命令を指定する外部信号と同じ外部信号により与えられることを特徴半導体メモリ。
【請求項６】
請求項２から５のいずれかにおいて、
前記複数のメモリセルは、メモリアレーを一単位として分割され、
前記第１回路は、前記第１プレート電極に供給される電位を前記電源電位から前記接地電位へ時間をずらして分割された単位ごとに変化させることを特徴とする半導体メモリ。
【請求項７】
請求項１において、
前記半導体メモリの動作状態を第２状態から第１状態とするための開始信号を受けて前記第１プレート電極の電位を前記接地電位から前記電源電位に変化させるための第２回路を更に具備することを特徴とする半導体メモリ。
【請求項８】
請求項７において、
前記電源電位が所定値まで達したことを検知し、前記開始信号を出力するための検出回路を更に有することを特徴とする半導体メモリ。
【請求項９】
請求項８において、
前記開始信号は、ダイナミック・ランダムアクセス・メモリにおける前記第１プレート電極に供給される電位が前記接地電位である際のＲＡＳ信号であることを特徴とする半導体メモリ。
【請求項１０】
請求項１から９のいずれかにおいて、
前記電源電位を前記第１プレート電極へ供給するか、又は供給を停止するかの情報を記憶するためのレジスタを更に具備することを特徴とする半導体メモリ。
【請求項１１】
請求項１から１０のいずれかにおいて、
前記第１ノードに記憶された情報の電位は、前記電源電位と前記接地電位の間の電位であることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、強誘電体キャパシタを用いた不揮発メモリに係わり、特に情報読み出しおよび書き換えのいずれの時にも強誘電体キャパシタの疲労がない、高信頼性の不揮発メモリに関するものである。
【０００２】
【従来の技術】
強誘電体を用いたメモリ、フェロ・エレクトリック・ランダム・アクセス・メモリ（ＦＥＲＡＭ）は、強誘電体の分極方向で記憶を行う不揮発メモリである。しかし、従来の強誘電体メモリは、情報書込み時はもちろん、情報読み出し時にも分極が反転し、その度に強誘電体膜が疲労するので、情報書き換え及び読み出しの許容回数が、たとえばダイナミック・ランダム・アクセス・メモリに比べ、著しく制限されるという問題があった。また、分極反転には一定の時間を要するので、その分動作時間が遅くなる問題もあった。
【０００３】
分極反転に伴う強誘電体膜の劣化、および読み出し速度の低下の問題を解決する方法として、特開平３−２８３１７６号公報には、次の方法が提案されている。すなわち、図１５のアレー構成に示すように、通常の動作時にはプレート線をたとえばＶｃｃにしてＤＲＡＭとして用い、電源をオフする前にＦＥＲＡＭ書き込み動作により不揮発情報として格納する。プレート線をＶｃｃにすれば、蓄積部の電位０またはＶｃｃに対していずれの場合も情報が反転することがなく、したがって、強誘電体キャパシタの劣化の問題を回避でき、読み出し速度の低下もない。次に電源をオンするときに、ＦＥＲＡＭ動作により不揮発情報を読み出せば、実効的に不揮発メモリとして機能させることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記ＤＲＡＭ、ＦＥＲＡＭ両用方式では、揮発情報から不揮発情報への変換動作が複雑であるという問題があった。すなわち、すべてのメモリセルについて、まずＤＲＡＭ動作で情報を読み出した後、その情報に対応してＦＥＲＡＭ動作で不揮発情報として格納する必要がある。特に、不慮の事故によって電源がオフ状態となった場合、以上の変換動作を速やかに終了させることは極めて困難である。上記方式においてＤＲＡＭとして用いている期間には、強誘電体の分極はすべて１方向に揃っているので、不慮の電源オフに伴い、記憶情報がすべて失われてしまうことになる。
【０００５】
本発明の目的は、このような問題点を改善し、通常動作中の分極反転による強誘電体キャパシタの劣化がなく、かつ予期せぬ電源オフ時にも、最新の情報が不揮発情報として保持される、高集積・高信頼性の不揮発メモリ（強誘電体メモリ）を提供することにある。
【０００６】
【課題を解決するための手段】
直列接続した２つのキャパシタと、その接続点をソースまたはドレイン領域の一方とするＭＯＳトランジスタとによりメモリセルを構成する（図１）。該２つのキャパシタのうち、少なくとも１つを強誘電体キャパシタとする。２つのキャパシタのプレート電極は、それぞれ電位Ｖｃｃおよび０Ｖに固定され、少なくとも電位Ｖｃｃ側は強誘電体キャパシタのプレート電極に接続する。通常動作中は、上記接続点を蓄積ノードとするＤＲＡＭとして動作させる。電源オン時にはＶｃｃ側のプレートを０ＶからＶｃｃにまで昇圧する際に生じる上記接続点の電位変動量から、電源オン前に強誘電体キャパシタの分極方向として保持されていた情報を検知する。電源オフ時には、Ｖｃｃ側のプレートをＶｃｃから０Ｖに引き落すことにより、蓄積電位としての揮発情報を、分極方向としての不揮発情報に変換する。
【０００７】
【作用】
通常動作中は、Ｖｃｃプレートのキャパシタと０Ｖプレートのキャパシタとを合わせ持ったＤＲＡＭとして作用する。したがって、キャパシタとして強誘電体キャパシタを適用しても、蓄積電位０ＶまたはＶｃｃに対して、強誘電体膜の分極方向は反転せず、強誘電体キャパシタの劣化がない。電源をオフする場合には、メモリアレーに共通のＶｃｃ側のプレートを０Ｖに引き落すだけで、揮発情報から不揮発情報への変換動作を一括して行なうことができる。したがって、予期せぬ電源オフに対しても、高信頼に変換動作を行なうことができる。さらには、プレートをプレート線として分割する必要がないので、高集積の不揮発メモリが実現される。すなわち、本発明によれば、高集積・高信頼性の不揮発メモリが実現できる。
【０００８】
【実施例】
（実施例１）
図１は、強誘電体メモリのセルアレー構成を示す、本発明の一実施例である。メモリセル、たとえばＭＣ１，１は、２つのキャパシタＣＰ１，１およびＣＦ１，１、スイッチング電界効果トランジスタＳＷ１，１とからなる。図１においては、ＣＰ１，１が常誘電体を絶縁膜とするキャパシタであり、ＣＦ１，１が強誘電体を絶縁膜とする強誘電体キャパシタである。常誘電体キャパシタＣＰ１，１のプレートＰＬ０は、他のメモリセルの常誘電体キャパシタのプレートと共通接続されている。一方、強誘電体キャパシタＣＦ１，１のプレートＰＬ１は、他のメモリセルの強誘電体キャパシタのプレートと共通接続されている。以上のようなメモリセルから構成されるアレーの構成は、よく知られているダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のそれと同様である。すなわち、メモリセルたとえばＭＣ１，１は、ビット線対たとえばＤＬ１、ＤＢ１の一方に接続される。スイッチたとえばＳＷ１，１の制御は、ビット線に直交するワード線たとえばＷＬ１により行なわれる。ビット線対ＤＬ１、ＤＢ１は、待機時にはプリチャージ回路たとえばＰＣＣ１によりＨＶＤの電位にプリチャージされる。読み出し動作時にはセンスアンプたとえばＳＡ１によりＤＬ１、ＤＢ１に流出したメモリセルの記憶情報を検知、増幅する。この増幅された記憶情報はＹ選択線たとえばＹＳ１によりさらにＩＯ線へと出力される。書き込み動作は、読み出し動作と逆方向の経路で行なわれる。
【０００９】
図２は、図１のセルアレーにおける、電源オン時の不揮発情報から揮発情報への変換動作を示す動作波形である。本発明の強誘電体メモリに電源電圧が供給されると、プレートをのぞくメモリ内部の電源線、制御線が所定の電位に設定される。次に、本発明の強誘電体メモリの使用を開始し、不揮発情報を読出す場合には、リコール開始コマンドを入力する。開始コマンドは、電源電圧が一定値以上に達したことを検知してメモリ内部で発生しても良いし、外部から与えても良い。開始コマンドを受けて、プレート線ＰＬ１はワード線がすべてロウレベルにある状態で、ハイレベルたとえば電源電位Ｖｃｃに昇圧される。この結果、メモリセルＭＣｊ，ｉ（ｊ，ｉ＝１，２，…）の強誘電体キャパシタを介して、蓄積部ＳＴｊ，ｉの電位がＶｓｓ（０Ｖ）から昇圧される。この時の昇圧量は、電源オン前に不揮発情報として保持されていた強誘電体キャパシタの分極方向により異なる。すなわち、強誘電体キャパシタの分極方向が、ＰＬ１をＳＴｊ，ｉに対して高電圧に印加した際の方向であった場合、プレート線ＰＬ１の昇圧による分極の反転はおきない。一方、強誘電体キャパシタの分極方向が、ＰＬ１をＳＴｊ，ｉに対して低電圧に印加した際の方向であった場合、プレート線ＰＬ１の昇圧により分極は反転する。分極が反転する場合には、強誘電体キャパシタの実効容量が大きくなるので、ＳＴｊ，ｉの昇圧量がより大きくなる。このようにして、すべてのメモリセルについて、ＰＬ１昇圧後のＳＴｊ，ｉには、不揮発情報に応じて２値のいずれかの電位が保持される。次に、ＤＲＡＭにおける読み出し動作と同様にして、上記ＳＴｊ，ｉの電位を検知し、ＶｓｓまたはＶｃｃに増幅すれば、不揮発情報から揮発情報への変換動作が完了する。このために、まず、制御線ＰＣをロウレベルにして、ビット線対ＤＬｉ、ＤＢｉ（ｉ＝１，２，…）をフローティング状態にする。次に、ワード線ＷＬ１をハイレベルたとえばＶｃｈのレベルにすれば、ビット線ＤＬｉの電位は、ＳＴｊ，ｉの電位に応じて変化する。相補ビット線ＤＢｉの電位が、ＳＴ１，ｉの上記２値の電位に対応してＤＬｉに生じる電位の中間になるように設計すれば、各ビット線対のセンスアンプを動作させることにより、ＳＴ１，ｉの電位が上記２値のいずれにあったかを検知することが出来る。センスアンプの動作は、センスアンプ制御線ＰＰおよびＰＮを、それぞれＶｃｃおよびＶｓｓに設定することにより行なわれる。ＤＢｉに上記所望の参照電位を発生させるには、適当な容量の常誘電体キャパシタとスイッチングトランジスタとからなるダミーセルを用意すれば良い。あるいは、図２に示すように、ＰＬ１昇圧時に分極が反転する場合のＳＴ１，ｉの電位をＶｃｃ／２以上に、分極が反転しない場合のＳＴ１，ｉの電位をＶｃｃ／２以下になるように、強誘電体キャパシタの実効容量と、常誘電体キャパシタの容量を適当に設計し、ＤＢｉにはＶｃｃ／２の電位を発生するようにすれば良い。ＳＴｊ，ｉの電位のＶｃｃまたはＶｓｓへの上記増幅動作を、ＷＬｊを順次選択することによりすべてのメモリセルについて行なえば、不揮発情報から揮発情報への変換動作が終了する。
【００１０】
図３は、図１に示すメモリアレーをＤＲＡＭとして動作させる、通常使用時の動作波形である。通常使用時には、ＰＬ０は０Ｖに、ＰＬ１はＶｃｃに設定される。読み出し動作を行なう場合、ＰＣをロウレベルにしてビット線対ＤＬｉ、ＤＢｉをＨＶＤ例えばＶｃｃ／２のフローティング状態にした後、所望のワード線ＷＬｘをハイレベルにする。ＳＴｘ，ｉの電位がＶｃｃか０Ｖかに応じて、ＤＬｉとＤＢｉとに電位差が生じ、センスアンプ制御線ＰＰおよびＰＮをそれぞれＶｃｃおよび０Ｖにすれば、センスアンプが動作し、情報が検知、増幅される。ここで、Ｙ選択線ＹＳｙをハイレベルにすることにより、メモリセルＭＣｘ，ｉの情報がＩＯ線に読み出される。なお、情報の書き換えを行なうには、ＹＳｙをハイレベルにした状態で、ＩＯ線に書き換えデータを与え、センスアンプを反転させれば良い。Ｙｓｙをロウレベルに戻した後、ＷＬｘをロウレベルに戻し、ＰＰ、ＰＮ、ＰＣを所定の値に戻せば、ＭＣｘ，ｉに情報が再書き込みされて、一連の読み出し又は書き換え動作が終了する。
【００１１】
図４は、電源オフ時の揮発情報の不揮発情報への退避（変換）動作を示す動作波形である。メモリに供給される電源電圧が一定値以下に低下したことを検知したら、ＰＬ１をＶｃｃからＶｓｓに降下させる。この時、ワード線ＷＬ１などの電位は０Ｖでなければならない。ＰＬ１の降圧に伴って、ＶｃｃまたはＶｓｓであったＳＴｊ，ｉの蓄積電位は低下する。ＳＴｊ，ｉがＶｃｃの電位にあった場合、常誘電体キャパシタの働きにより、ＰＬ１がＶｃｃからＶｓｓに変化したとき、ＳＴｊ，ｉはＶｃｃとＶｓｓとの中間の電位に落ち着く。ＰＬ１はＶｓｓとなっているから、強誘電体キャパシタには、図３で説明した通常動作時と逆方向の電界がかかり、分極方向が反転する。一方、ＳＴｊ，ｉがＶｓｓの電位にあった場合、メモリセルのスイッチングトランジスタの働きにより、ＳＴｊ，ｉはこのトランジスタのしきい電圧だけＶｓｓから下がった値でクランプされる。この時、強誘電体キャパシタの分極方向は、図３で説明した通常動作時と同じである。このようにして、すべてのメモリセルに共通のプレートＰＬ１をＶｃｃからＶｓｓに降圧することにより、ＳＴｊ，ｉの電位としての揮発情報を、強誘電体キャパシタの分極方向としての不揮発情報へ、一括して変換することが出来る。
【００１２】
以上、図１から４で説明した本発明の実施例によれば、通常使用時には情報読み出し時にも情報書き換え時にも、強誘電体キャパシタの分極方向は変わらないので、強誘電体キャパシタ膜の疲労がない、高信頼の不揮発メモリが得られる効果がある。また、電源オフ時にＰＬ１電位をＶｓｓに引き落す構成にしておくだけで、記憶情報を不揮発情報として保存できる効果がある。すなわち、不意の事故により電源が遮断された場合でも、退避動作を迅速に行なうことが出来る高信頼の不揮発メモリが得られる効果がある。
【００１３】
図５は、図１から４で説明した本発明の半導体メモリのメモリセル断面構造を示すものである。図１で説明したように、メモリセルは強誘電体キャパシタを２つ直列に接続した構成か、あるいは強誘電体キャパシタと常誘電体キャパシタとを直列に接続した構成を含む。これを実現するため、本発明の実施例では、下部プレート、強誘電体膜または高誘電体膜、蓄積電極、強誘電体膜または高誘電体膜、上部プレートを順に積層する。蓄積電極はプラグによりＭＯＳトランジスタのソースまたはドレイン領域に一方に電気的に接続される。該ソースまたはドレイン領域の他方には、ビット線が接続される。キャパシタ面積を出来るかぎり大きく取るために、キャパシタはビット線の上部に形成される。上部及び下部プレートの電位は、強誘電体キャパシタを２つ積層した構造の場合、一方をＶｃｃに、他方をＶｓｓに固定する。強誘電体キャパシタと常誘電体キャパシタとの積層構造の場合には、強誘電体膜に接する側のプレート電位をＶｃｃに、常誘電体膜に接する側のプレート電位をＶｓｓに固定する。本発明の実施例によれば、図１から４で説明した本発明の半導体メモリを実現するに必要なメモリセル構造を、小面積で実現することが出来、高集積かつ高信頼の不揮発メモリが得られる。
【００１４】
図６は、図５とは異なるメモリセル断面構造を示す本発明の一実施例である。蓄積電極が２層形成され、キャパシタ部は蓄積電極、強誘電体膜または高誘電体膜、中間部プレート、強誘電体膜または高誘電体膜、蓄積電極、強誘電体膜または高誘電体膜、上部プレートの順に積層される。上記２層の蓄積電極及びＭＯＳトランジスタのソースまたはドレイン領域の一方は、プラグにより、電気的に接続される。該ソースまたはドレイン領域の他方には、ビット線が接続される。プレート電位の与え方は、図５の場合と同様である。本発明の実施例によれば、中間部プレートと蓄積電極とからなるキャパシタの面積を、図５における下部プレートと蓄積電極とからなるキャパシタの面積の約２倍までは拡張できる利点がある。したがって、直列に接続した２つのキャパシタの容量値およびその比を小面積内に最適値に設計することが容易となる利点がある。
【００１５】
図７は、別のメモリセル断面構造を示す本発明の一実施例である。図７においては、蓄積電極及び上部プレートを２層にしている。本発明の実施例によれば、上部プレートと蓄積電極とからなるキャパシタの面積を、図５の場合より拡張できる利点がある。したがって、直列に接続した２つのキャパシタの容量値およびその比を小面積内に最適値に設計することが容易となる利点がある。
【００１６】
図８は、別のメモリセル断面構造を示す本発明の一実施例である。蓄積電極を２層にして、上層の上面及び下層の下面に一方のキャパシタを形成し、間の領域にもう一方のキャパシタを形成する。本発明の実施例によれば、２つのキャパシタの面積を、ともに図５の場合より拡張できる利点がある。したがって、直列に接続した２つのキャパシタの容量値およびその比を小面積内に最適値に設計することが容易となる利点がある。
【００１７】
以上、図１から図８に示した、本発明の半導体メモリによれば、通常動作時には、プレート電位ＶｃｃのＤＲＡＭとして動作させるので、読み出し及び書込み時の強誘電体膜の疲労のない、高信頼のメモリが得られる。かつ、電源オフ時には、プレート電位を０Ｖに降下させるだけで、ＤＲＡＭ動作時の揮発情報を、強誘電体膜の分極方向としての不揮発情報に変換することができる。したがって、不意の電源オフ時にも、情報を保持できる、高信頼の不揮発メモリが得られる。さらに、プレートを分割する必要がなく、メモリアレー内で共通化できるので、メモリセルを小さく出来、高集積のメモリが得られる。
【００１８】
以下では、本発明の半導体メモリを、電源オンからオフまで、ユーザにとって簡便な方法で、かつ高信頼に制御する方法について説明する。なお、以下に述べる制御方法の一部またはすべては、強誘電体メモリモードとＤＲＡＭモードとをチップ内部で切り替える、他の半導体メモリに対しても適用することが出来る。（実施例２）
図９は、本発明の半導体メモリの電源投入手順及び電源切断手順を説明する、本発明の一実施例である。
【００１９】
電源投入時には、強誘電体膜の分極方向としての不揮発情報を、蓄積電位としての揮発情報に変換するリコール動作が必要となる。この動作は、たとえば図２で説明した方法により行なわれるが、この一連の動作の開始を指示する方法として、図９には、コマンドを投入する方法と、電源オンを検知する方法とが示されている。コマンド投入方式では、コマンド投入によりプレート電圧が０ＶからＶｃｃに昇圧される。ＤＲＡＭと同様にダミーサイクルが実行された後、リコール動作を開始する。図２からわかるように、リコール動作は、ＤＲＡＭにおけるリフレッシュ動作を行なうことにより実行することが出来る。したがって、電源投入後の最初のリフレッシュ動作（セルフリフレッシュ、ＣＢＲリフレッシュなど）が、自動的にリコール動作となる。ただし、図２の動作に示すように、プレート電圧昇圧後には、メモリセル内部では不揮発情報から揮発情報への変換を既に終了している。すなわち、分極は一方向に揃い、蓄積電位に’１’、’０’に対応して電位差が発生している。上記リコール動作は、この蓄積電位としての情報がリーク電流により消失する前に、速やかに行なう必要がある。また、別の留意点として、ビット線のプリチャージ電位がリコール動作時とＤＲＡＭ動作時とで異なる設計となる場合がある。すなわち、図２の例では、ＤＲＡＭのプリチャージ電位であるＶｃｃ／２レベルが、リコール動作時の’１’、’０’信号の中間に来るように、強誘電体キャパシタと常誘電体キャパシタとの容量比が設計されている。しかしながら、このような設計が困難な場合もあり、この際はたとえばリコール動作時にかぎりダミーセルを活性化するようにしておく必要がある。
【００２０】
コマンド投入方式に対して、電源検出方式では、電源投入を検知してプレート電圧の昇圧からリコール動作までの手順が行なわれる。リコール動作となるリフレッシュ動作は、外部からの信号により行なうのではなく、電源投入により発生する信号をもとにして、一連の電源投入手順の中で、自動的に行なうようにしてよい。以上述べた電源投入手順の後には、本発明の半導体メモリは、通常のＤＲＡＭと同様に用いることが出来る。
【００２１】
一方、電源切断時には、図４で説明したように、蓄積電位が０Ｖに降下する前にプレートを０Ｖに降下させることが必要となる。このための手順としては、コマンド投入方式と電源検出方式とがある。コマンド投入方式では、コマンド投入によりプレート電位が０Ｖに引き落される。図４の電源切断時の動作波形からわかるように、プレート電位を０Ｖに引き落すときのハイレベル側の蓄積電位は、できるだけＶｃｃに近い方がよい。このために、すべてのメモリセルに対して、コマンド投入前にリフレッシュ動作を行なっておく。一方、電源検出方式では、電源電圧が一定値以下に降下したことを検知して、プレート電位を０Ｖに引き落す。電源をオフする前にリフレッシュ動作を行なっておくことは、コマンド投入方式と同様である。電源検出方式では、予期せぬ電源オフにも対処することが出来る。ただし、読み出し動作の途中でプレート電位の引き落としを行なうと、蓄積電位が記憶情報によらずほぼＶｃｃ／２のレベルにあるので、不揮発情報への変換が正しく行なわれない。このような誤動作を防ぐために、ＤＲＡＭで用いられているＲＡＳタイムアウト機能を利用することが出来る。すなわち、電源電圧が一定値以下に降下したことを検知したら、ＲＡＳバー信号及びＣＡＳバー信号をハイレベルとしてスタンバイ状態にする。この時、読み出し動作中であり、ＲＡＳバー信号がスペックで定められた値よりも短い期間でハイレベルに戻った場合でも、ＲＡＳタイムアウト機能により、ＲＡＳ系の一連の動作、すなわちセンスアンプで記憶情報を検知、増幅し、ワード線を非活性化するまでの動作を行なう。このＲＡＳ系が動作している期間は、それを示すフラグがたとえばハイレベルとなっており、プレート電位の引き落としを行なわないようにする。ＲＡＳ系動作が終了し、上記フラグがロウレベルになると、プレート電位が０Ｖに引き落とされる。この方式によれば、予期せぬ電源オフ時にも、不揮発情報への変換を行なうことが出来る。
【００２２】
以上述べた、図９の電源投入時及び切断時のいくつかの手順を適宜組み合わせれば、本発明の半導体メモリを、電源オンからオフまで、ユーザにとって簡便な方法で、かつ高信頼に制御することができる。
【００２３】
図１０は、図９の手順を実行するのに必要な制御回路の、ブロック図を示すものである。同図例１に示すように、電源投入時および切断時のコマンドは、外部から与えるクロックおよびアドレスから生成することが出来る。クロックはＤＲＡＭと同様な信号（ＲＡＳバー信号、ＣＡＳバー信号など）を利用してよい。一方、電源状態を検知する回路は、例２に示すように、Ｖｃｃおよび参照電圧をもとに動作開始制御信号及び終了制御信号を生成する。あるいは、例３に示すように、Ｖｃｃのみから上記制御信号を生成する。動作開始制御信号は、そのままプレート電圧オン信号となる。一方、動作終了制御信号は、ＲＡＳタイムアウト完了信号とのＡＮＤ論理をプレート電圧オフ信号とする。これは、上述したように予期せぬ電源オフにも対処するためである。本発明の実施例によれば、ＤＲＡＭと同じ外部信号の組合せにより、本発明の半導体メモリの電源オンおよびオフを高信頼に制御することが出来る。
【００２４】
図１１は、プレート電圧オフ回路の一構成例を示す、本発明の実施例である。プレート電位のＶｓｓへの放電電流のピーク値を抑えるため、プレート電圧オフ信号により単位マット１から順に、時間差をつけてたとえばマット６４までの放電が行なわれる。ここで、マットとは近接領域にある複数のメモリセルアレーからなる単位ブロックである。本発明の実施例によれば、電源オフ時の放電電流のピーク値を小さく抑えることができ、電源切断手順を安定して行なうことが出来る。
【００２５】
図１２は、従来のＤＲＡＭにおいてセルフリフレッシュ動作により行なっていた情報保持を、本発明の半導体メモリにおいてより低消費電流で行なう方法を示す、本発明の一実施例である。従来のＤＲＡＭにおいては、ＣＢＲサイクル（ＣＡＳバーをＲＡＳバーより先に立ち下げることにより起動）に入ってから１００μｓｅｃ以上その状態が保持されると、セルフリフレッシュ動作が開始される。これにより、１００μＡの低消費電流で情報を保持しておくことが出来る。ＲＡＳバー信号をハイレベルに戻した後、すべてのメモリセルに対してリフレッシュ動作を行なえば、通常動作を再開することが出来る。本発明の半導体メモリにおいては、次の方法により、ユーザにとっては従来のＤＲＡＭと全く同じコマンドで、消費電流をさらに低減することが出来る。すなわち、セルフリフレッシュモードに入ったら、プレート電圧を０Ｖに降下する。さらに、コマンド受付部分以外のすべての回路動作を停止する。プレート電圧を０Ｖに降下することにより、蓄積電位としての揮発情報が分極方向としての不揮発情報に変換されるので、この後、情報保持のためのリフレッシュ動作を定期的に行なう必要がない。したがって、この待機状態に消費される電流は、コマンド受付部分の周辺回路のみであり、情報保持電流を従来のＤＲＡＭに比べ２桁小さい１μＡ程度にまで抑えることが可能となる。通常動作を再開するためには、従来のＤＲＡＭと同様に、ＲＡＳバーをハイレベルに戻した後、すべてのメモリセルに対してリフレッシュ動作を行なえばよい。ただし、ＲＡＳバーをハイレベルに戻した際、メモリ内部では周辺回路が起動され、プレート電圧がＶｃｃに戻される。本発明の実施例によれば、従来のＤＲＡＭにおけるセルフリフレッシュ動作とまったく同じ手順で、情報保持電流の極めて小さな待機状態を実現することが出来る。
【００２６】
以上、本発明の半導体メモリを、電源オンからオフまで、ユーザにとって簡便な方法で、かつ高信頼に制御する方法について説明した。次に、電源オンからオフまでの一連の動作方法につき、より具体的な一例を以下に示す。
【００２７】
図１３は、ＤＲＡＭと同じコマンドを用いて、本発明の半導体メモリを制御する方法を示した、本発明の一実施例である。まず、電源オン後のリコール動作は、電源オン後、最初のＲＡＳ−ｏｎｌｙリフレッシュ命令により実行される。すなわち、電源オン後、通常のＤＲＡＭと同様に、まずダミーサイクル（ワード線を選択しないリフレッシュ等）が実行される。この際の、ＲＡＳバー信号のロウレベルへの最初の変化を検知して、プレート電位がＶｃｃに昇圧される。ダミーサイクルが終了したときには、プレート電位は安定してＶｃｃのレベルとなる。次に、リコールしたいメモリセルについて、アドレス指定のＲＡＳ−ｏｎｌｙリフレッシュ動作を行なう。図２で説明したように、ＤＲＡＭのリフレッシュ動作と同じ方法でリコール動作は行なわれるので、上記ＲＡＳ−ｏｎｌｙリフレッシュ動作により、不揮発情報は蓄積電位としての揮発情報に変換される。ビット線プリチャージ電位がリコール動作時とＤＲＡＭ動作時とで異なる場合には、リコール動作が終了したら、リコール終了信号を与えて、プリチャージ電位をＤＲＡＭ用に変化させる。あるいは、リコール動作時にダミーセルを使っていた場合は、リコール終了信号によりこれを非活性にする。リコール終了信号は、たとえばダミーアドレス指定のＲＡＳ−ｏｎｌｙリフレッシュ命令により与えられる。
【００２８】
上記リコール動作終了後には、通常のＤＲＡＭとして動作する。電源をオフする場合には、ＤＲＡＭとしての揮発情報を、強誘電体分極方向としての不揮発情報に変換する必要がある。図４で説明したように、本発明の半導体メモリにおいては、プレート電位を０Ｖに落とすだけで、変換動作を行なうことが出来る。図１３では、意図的に電源をオフする場合はコマンドにより変換動作を行ない、予期せぬ電源オフの場合は、電源状態検知回路により変換動作を行なう。電源を意識的にオフしたい場合のコマンドとしては、セルフリフレッシュ命令を与える。本発明の半導体メモリにおけるセルフリフレッシュ命令は、定期的にすべてのメモリセルのリフレッシュ動作を行なう通常のＤＲＡＭの場合とは違い、プレート電位を０Ｖに引き落とすだけの処理である。これにより、揮発情報は不揮発情報に変換されるので、もはやリフレッシュ動作を行なう必要はない。この状態で電源をオフすれば情報は保持される。あるいは、図１２で説明したように、コマンド受付部分の周辺回路のみ動作させておき、セルフリフレッシュ解除後、すぐにリコール動作を行なえるようにしてもよい。通常のＤＲＡＭにおいても、セルフリフレッシュ解除後には、リフレッシュ動作を行なうようスペックに定められており、同様な動作が、本発明の半導体メモリではリコール動作となる。一方、予期せぬ電源オフに対しては、電源状態検知回路が動作する。すなわち、電源電圧が一定値以下に低下したら、まずＲＡＳバー信号、ＣＡＳバー信号をハイレベルにして、スタンバイ状態とする。電源オフがたとえば読み出し動作中であり、ロウレベルにあったＲＡＳバー信号がスペックで定められた時間より早くハイレベルに戻された場合でも、ＲＡＳタイムアウト機能によりＲＡＳ系一連動作を完遂するようにする。そして、ＲＡＳ系動作の終了を示す信号の後、プレート電位を０Ｖへ引き落とす。このように、ＲＡＳタイムアウト機能を設けることにより、プレート電位を０Ｖに引き落とす際には、かならずワード線がロウレベルになっているので、不揮発情報への変換を誤動作なく行なうことが出来る。本発明の実施例によれば、ＤＲＡＭと同様な取扱の出来る高信頼の不揮発メモリを得ることができる。
【００２９】
図１４は、図１３の制御方法に従ってプレート電位を与えるための、具体的回路構成例を示す、本発明の一実施例である。フリップフロップ回路ＦＰのノードＳＰの電位がハイレベルの時、プレート電位はＶｃｃとなり、ロウレベルの時、プレート電位は０Ｖとなる。ＳＰの電位は、図１３で示した方法により、次のように制御される。まず、電源オン時には、ＳＰがロウレベル、ＳＰＢがハイレベルとなる。これは、フリップフロップ回路のｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの大きさがアンバランスに設計されている事と、電源立上げの初期には、電源状態検知回路がロウレベルを出力し、その結果、Ｍ１がオン状態に、Ｍ３がオフ状態になることによる。ＳＰがロウレベルであるため、電源オン直後には、プレート電位は０Ｖである。電源オン後にＲＡＳバー信号を立ち下げると、Ｍ３が一時的にオンし、ＳＰＢがロウレベルに、すなわちＳＰがハイレベルに変化する。この結果、プレート電位はＶｃｃに昇圧される。そして、不揮発情報は、揮発情報に変換される。その後、リコール動作時や通常のＤＲＡＭ動作時にも、たびたびＲＡＳバー信号は立ち下げられるが、ＳＰＢに０Ｖが再書き込みされるだけであり、プレート電位に変化はない。なお、ＲＡＳバー信号とその反転信号とのオア論理により、ＲＡＳバー信号の立ち下がりに対応してパルスを発生している。遅延回路は、ＲＡＳバー信号が通常ロウレベルに保持される時間かつＦＰの書き換えに要する時間、すなわち１００ｎｓｅｃ程度がよい。電源オフ時には、図１３で述べたように、セルフリフレッシュ命令が与えられる。セルフリフレッシュ命令として、まずＣＢＲサイクルによりＲＡＳバー信号が立ち下げられると、再びＭ３が一時的に（約１００ｎｓｅｃの間）オンする。しかし、１００μｓｅｃ後には、セルフリフレッシュ開始信号が発生し、今度は、Ｍ２がオンする。そして、ＳＰはロウレベルに変化し、プレート電位が０Ｖに引き下げられる。あるいは、予期せぬ電源オフ時には、電源電圧が一定レベル以下に下がると、電源状態検知回路の出力がロウレベルに変化する。ＲＡＳ系が動作中の場合には、これが終了するのを待ってＭ１がオンする。この結果、ＳＰはロウレベルに変化し、プレート電位は０Ｖに引き下げられる。なお、Ｍ１、Ｍ２およびＭ３は、フリップフロップ回路ＦＰを十分反転できるだけの大きさに設計する。以上述べた本発明の実施例によれば、図１３の手順にしたがって、プレート電位を制御することが可能となり、ＤＲＡＭと同様な取扱の出来る高信頼の不揮発メモリを得ることができる。
【００３０】
【発明の効果】
本発明によれば、読み出し及び書き込み動作にともなう強誘電体キャパシタの劣化が緩和され、また予期せぬ電源オフに対しても安定して不揮発情報として保持できる、高信頼の不揮発メモリが得られる。
【図面の簡単な説明】
【図１】本発明の半導体メモリのメモリアレー構成。
【図２】図１のメモリにおける電源投入時の動作波形。
【図３】図１のメモリにおける通常動作時の動作波形。
【図４】図１のメモリにおける電源切断時の動作波形。
【図５】図１のメモリセルの断面図の一例。
【図６】図１のメモリセルの断面図の一例。
【図７】図１のメモリセルの断面図の一例。
【図８】図１のメモリセルの断面図の一例。
【図９】本発明の半導体メモリの電源投入および切断手順。
【図１０】図９に用いる制御回路のブロック図。
【図１１】電源切断時にプレート電位を０Ｖに降下させる回路例。
【図１２】本発明の半導体メモリにおける情報保持動作。
【図１３】ＤＲＡＭと同じ取扱いができる、本発明の半導体メモリの制御方法例。
【図１４】本発明の半導体メモリに好適なプレート電位制御回路例。
【図１５】従来の強誘電体メモリ。
【符号の説明】
ＤＬｉ・・・ビット線、ＤＢｉ・・・相補ビット線、ＷＬｉ・・・ワード線、ＭＣｉ，ｊ・・・メモリセル、ＳＴｉ，ｊ・・・蓄積ノード、ＰＬ０・・・Ｖｓｓプレート、ＰＬ１・・・Ｖｃｃプレート、ＰＣ・・・プリチャージ信号線、ＨＶＤ・・・プリチャージ電位、ＰＰ、ＰＮ・・・センスアンプ駆動線、ＩＯ・・・入出力線、ＹＳｉ・・・Ｙ選択線、ＦＰ・・・プレート電位設定用レジスタ、Ｍｉ・・・ＭＯＳトランジスタ、Ｖｃｃ・・・電源電圧、Ｖｃｈ・・・昇圧電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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