(57)【特許請求の範囲】
【請求項１】
外部信号線が接続される出力パッド部と、制御信号を供給するための出力制御端子と、前記出力制御端子の電位に応じて制御信号を生成する信号生成回路と、前記信号生成回路の制御信号を受けて電源電圧を前記出力パッド部に供給する第１のＰ型ＭＯＳトランジスタと、前記信号生成回路の制御信号を受けて前記出力パッド部の電位を引き下げる第１のＮ型ＭＯＳトランジスタを有し、前記第１のＰ型ＭＯＳトランジスタと前記第１のＮ型ＭＯＳトランジスタのオンオフ動作に応じて前記出力パッド部の電位状態をハイレベル、ロウレベルおよびハイインピーダンスのいずれかの状態にする出力回路であって、前記信号生成回路は、第２のＰ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトランジスタで構成した第１のトランスファーゲートを介して前記第１のＰ型ＭＯＳトランジスタの制御端子に接続し、前記第２のＮ型ＭＯＳトランジスタの制御端子はオンチップ電源電圧とし、前記第２のＰ型ＭＯＳトランジスタの制御端子は、第３のＰ型ＭＯＳトランジスタと第３のＮ型ＭＯＳトランジスタで構成した第２のトランスファーゲートを介して前記出力パッド部に接続し、前記第３のＰ型ＭＯＳトランジスタの制御端子はオンチップ電源電圧とし、前記第３のＮ型ＭＯＳトランジスタの制御端子は前記出力制御端子に接続し、また前記第２のＰ型ＭＯＳトランジスタの制御端子を、電位を引き下げるための第４のＮ型ＭＯＳトランジスタにも接続し、前記第４のＮ型ＭＯＳトランジスタの制御端子は前記出力制御端子に接続し、さらに前記第１のＰ型ＭＯＳトランジスタの制御端子は、制御端子をオンチップ電源電圧とした第４のＰ型ＭＯＳトランジスタを介して前記出力パッド部にも接続し、前記第１から第４のＰ型ＭＯＳトランジスタの基板電位をオンチップ電源電圧より高い電圧とし、また前記第１から第４のＮ型ＭＯＳトランジスタの基板電位を接地電位としたことを特徴とする出力回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、比較的低い電源電圧で動作する出力回路について、この出力回路が、出力回路内の電源電圧（以下「オンチップ電源電圧」という）より高い電圧で動作する他の半導体集積回路と接続された場合のインターフェースに関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化に伴い、半導体デバイス自身、特にゲート酸化膜が５Ｖ以上の電圧に耐えられず、オンチップ電源電圧が３Ｖやそれ以下の低い電圧になってきている。しかし、オンチップ電源電圧が３Ｖであっても接続する外部のＬＳＩが５Ｖ動作品である場合は、この外部のＬＳＩと直接に接続される出力回路が５Ｖの影響を受ける。このため出力回路をオンチップ電源電圧（３Ｖ）より高い電圧（５Ｖ）に耐えうるように設計する必要がある。
【０００３】
以下、図面を用いて従来の出力回路について説明する。この出力回路は、ハイレベル、ロウレベル、ハイインピーダンスのいずれかの電位状態を出力する回路であって、特に、各トランジスタのゲート酸化膜に５Ｖ以上の電圧がかからないような工夫がされている。
【０００４】
図２（ａ）は従来の出力回路の構成、また図２（ｂ）はその内部節点の過渡的電圧変動状態の模式である。
【０００５】
図２（ａ）において、ＯＵＴはオンチップ電源電圧より高い電圧で動作する外部ＬＳＩの信号線が接続される出力パッド部である。ＩＮおよびｎＥＮは出力パッド部ＯＵＴの電位状態を制御する出力制御端子であって、ＩＮはオンチップ回路からの入力端子、ｎＥＮはイネーブル端子である。ＶＤＤはオンチップ電源であり、その電圧はたとえば３Ｖ、ＶＤＤ１はオンチップ電源より高い電圧の電源であり、その電圧はたとえば５Ｖである。また、ＮＰ、ＮＰ１、ＮＮは内部節点である。
【０００６】
１０１は出力制御端子ＩＮおよびｎＥＮの電位に応じてプルアップ制御信号を生成する信号生成回路である。１０２はＮＡＮＤゲート、１０３はＮＯＲゲートであって、これらで信号生成回路１０１を構成している。
【０００７】
１０５，１０６，１０７はＰ型ＭＯＳトランジスタであって、いずれの基板もＶＤＤ１に接続されている。１０４，１０８，１０９はＮ型ＭＯＳトランジスタであって、いずれの基板も接地されている。
【０００８】
１１０はトランスファーゲートであって、Ｎ型ＭＯＳトランジスタ１０４とＰ型ＭＯＳトランジスタ１０５で構成している。
【０００９】
また図２（ｂ）において、Ｖ（ＩＮ）、Ｖ（ＮＰ）、Ｖ（ＮＰ１）、Ｖ（ＮＮ）、Ｖ（ＯＵＴ）はそれぞれ、入力端子ＩＮ、節点ＮＰ、節点ＮＰ１、節点ＮＮ、出力パッド部ＯＵＴの過渡的電圧変動を示す。
【００１０】
以上のように構成された出力回路について、以下その動作について説明する。なお、以下の説明ではディジタル信号のハイレベルを“Ｈ”とし、ロウレベルを“Ｌ”とする。
【００１１】
出力パッドＯＵＴから“Ｈ”を出力する場合は、イネーブル端子ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｈ”にする。第２の電源電圧ＶＤＤ１は５Ｖとする。すると、ＮＡＮＤゲート１０２の出力は“Ｌ”、ＮＯＲゲート１０３の出力も“Ｌ”となる。Ｎ型ＭＯＳトランジスタ１０４はオン状態であるので、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は“Ｌ”となり、Ｐ型ＭＯＳトランジスタ１０７はオンとなる。一方、Ｎ型ＭＯＳトランジスタ１０９は、ＮＯＲゲート１０３の出力が“Ｌ”のため、オフになり、出力パッド部ＯＵＴは“Ｈ”となる。このとき、Ｐ型ＭＯＳトランジスタ１０５は、ゲート電位が“Ｈ”であるので、オフになる。
【００１２】
次に、出力パッドＯＵＴから“Ｌ”を出力する場合は、イネーブル端子ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｌ”にする。すると、ＮＡＮＤゲート１０２の出力、すなわち節点ＮＰは“Ｈ”、ＮＯＲゲート１０３の出力、すなわち節点ＮＮも“Ｈ”となる。Ｎ型ＭＯＳトランジスタ１０９はオン状態となり、Ｎ型ＭＯＳトランジスタ１０８もオン状態であるので、これら直列接続されたオン状態のＮ型ＭＯＳトランジスタは出力パッド部ＯＵＴの電位を下げ始める。出力パッド部ＯＵＴの電位降下により、Ｐ型ＭＯＳトランジスタ１０５はオン状態となる。一方、“Ｈ”状態の節点ＮＰとオン状態のＮ型ＭＯＳトランジスタ１０４およびＰ型ＭＯＳトランジスタ１０５によってＰ型ＭＯＳトランジスタ１０７のゲート電位は“Ｈ”になり、オフ状態となる。したがって、出力パッド部ＯＵＴは“Ｌ”となる。
【００１３】
なお、Ｐ型ＭＯＳトランジスタ１０５はゲート電位が０Ｖ、基板電位が５Ｖであり、ゲート酸化膜に５Ｖがかかってしまうようにも思えるが、節点ＮＰが“Ｈ”であるのでチャネル電位がオンチップ電源電圧（３Ｖ）となっており、Ｐ型ＭＯＳトランジスタ１０５のゲート酸化膜に５Ｖがかかることはない。
【００１４】
次に、ハイインピーダンス状態とする場合は、イネーブル端子ｎＥＮを“Ｈ”にする。すると、ＮＡＮＤゲート１０２の出力は“Ｈ”、ＮＯＲゲート１０３の出力は“Ｌ”となりＮ型ＭＯＳトランジスタ１０９はオフ状態となる。出力パッド部ＯＵＴがオンチップ電源電圧より高い５Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０６はオン状態となり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は５Ｖとなる。Ｐ型ＭＯＳトランジスタ１０５はオフ状態、Ｎ型ＭＯＳトランジスタ１０４のゲート電位は５Ｖより低いオンチップ電源電圧であるので、Ｐ型ＭＯＳトランジスタ１０７のゲートの５Ｖ電位がＮＡＮＤゲート１０２まで伝搬しリーク電流が発生することはない。また、Ｐ型ＭＯＳトランジスタ１０７はゲート電位および基板電位が５Ｖのオフ状態であるので出力パッド部ＯＵＴからＰ型ＭＯＳトランジスタ１０７を通してオンチップ電源へリーク電流が発生することもない。さらに、Ｎ型ＭＯＳトランジスタ１０８のドレイン電位は５Ｖとなるが、ゲート電位はオンチップ電源電圧（３Ｖ）であるのでゲート酸化膜に５Ｖがかかることはない。また、Ｎ型ＭＯＳトランジスタ１０８のソース電位Ｖｄは、オンチップ電源電圧をＶ（ＶＤＤ）、Ｎ型ＭＯＳトランジスタの基板バイアス効果を考慮した閾値電圧をＶｔｎ’とすると、
Ｖｄ＝Ｖ（ＶＤＤ）−Ｖｔｎ’
となり、Ｎ型ＭＯＳトランジスタ１０９のゲート酸化膜にも５Ｖがかかることはない。
【００１５】
また、ハイインピーダンス状態で出力パッド部ＯＵＴが０Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０５がオン状態、Ｐ型ＭＯＳトランジスタ１０６がオフ状態となり、Ｐ型ＭＯＳトランジスタ１０７はゲート電位が“Ｈ”でオフ状態となる。
【００１６】
このように従来の出力回路では各トランジスタのゲート酸化膜に５Ｖの電圧が印加することを防ぎ、またリーク電流の発生も防ぐための構成が採られていた。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記のような構成では、出力パッド部ＯＵＴを“Ｈ”から“Ｌ”にしようとするとき、一時的にオンチップ電源からグランドへ貫通電流が発生するという問題を有している。
【００１８】
つまり、出力パッド部ＯＵＴを“Ｈ”から“Ｌ”にしようとするとき、ＮＡＮＤゲート１０２の出力、すなわち節点ＮＰは“Ｌ”から“Ｈ”に変化するが、Ｐ型ＭＯＳトランジスタ１０５はゲート電位が“Ｈ”のためオフ状態である。したがって、Ｐ型ＭＯＳトランジスタ１０７のゲート電位Ｖ（ＮＰ１）は、
Ｖ（ＮＰ１）＝Ｖ（ＶＤＤ）−Ｖｔｎ’
となる。Ｐ型ＭＯＳトランジスタの閾値電圧をＶｔｐとすると、Ｐ型ＭＯＳトランジスタ１０７がオフ状態となるのはゲート電位Ｖ（ＮＰ１）が、
Ｖ（ＮＰ１）≧Ｖ（ＶＤＤ）−｜Ｖｔｐ｜
のときである。しかし、Ｎ型ＭＯＳトランジスタ１０４のソース電位はオンチップ電源電圧Ｖ（ＶＤＤ）近くになっているため、基板バイアス効果により閾値が大きくなるので、
Ｖｔｎ’≧｜Ｖｔｐ｜
となる。したがって、
Ｖ（ＮＰ１）＝Ｖ（ＶＤＤ）−Ｖｔｎ’≦Ｖ（ＶＤＤ）−｜Ｖｔｐ｜
となり得るので、Ｐ型ＭＯＳトランジスタ１０７はオフ状態ではなくなるおそれがある。このためＰ型ＭＯＳトランジスタ１０７、Ｎ型ＭＯＳトランジスタ１０８，１０９はすべてオン状態となり、オンチップ電源からグランドへ貫通電流が発生する。
【００１９】
この貫通電流は、Ｐ型ＭＯＳトランジスタ１０７がオフ状態となるまで続く。つまり、貫通電流が発生している状態でのＰ型ＭＯＳトランジスタ１０７は、ゲート−ソース間電圧が小さいのでオン抵抗が大きく、そのため出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）は徐々に降下してく。Ｐ型ＭＯＳトランジスタの基板バイアス効果を考慮した閾値電圧をＶｔｐ’とすると、出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）が
Ｖ（ＯＵＴ）≦Ｖ（ＶＤＤ）−｜Ｖｔｐ’｜
になると、Ｐ型ＭＯＳトランジスタ１０５がオン状態となり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位Ｖ（ＮＰ１）が、
Ｖ（ＮＰ１）≧Ｖ（ＶＤＤ）−｜Ｖｔｐ｜
となり、Ｐ型ＭＯＳトランジスタ１０７がオフ状態となって、前記貫通電流がなくなり、出力パッド部ＯＵＴの電位もグランド電位となる。
【００２０】
この貫通電流が生じる状態を各節点の電位で表したのが図２（ｂ）である。同図に示すように出力制御端子ＩＮの電位Ｖ（ＩＮ）が“Ｈ”から“Ｌ”に変化して、節点ＮＰの電位Ｖ（ＮＰ）が“Ｌ”から“Ｈ”に変化しても、Ｐ型ＭＯＳトランジスタ１０５をすぐにオン状態にできないので、節点ＮＰ１の電位Ｖ（ＮＰ１）が“Ｈ”レベルになるには一定時間を要してしまう。すなわち、Ｐ型ＭＯＳトランジスタ１０７を完全にオフ状態にするタイミングが遅れてしまう。この遅れた時間にＰ型ＭＯＳトランジスタ１０７とＮ型ＭＯＳトランジスタ１０９が同時にオン状態になってしまい、貫通電流が発生することになる。
【００２１】
オンチップ電源ＶＤＤからグランドへ貫通電流が発生すると、オンチップ電源の瞬間的な電位ドロップによる誤動作、消費電力の増大を招くという問題点を有している。また、出力パッド部ＯＵＴの電位がすぐに降下しないため、遅延時間が増大するという問題点も有している。
【００２２】
本発明では、上記従来の問題点を解決するもので、オンチップ電源からグランドへの貫通電流が少ない出力回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記問題点を解決するために、本発明の出力回路は、信号生成回路と、出力パッド部に供給するＰ型ＭＯＳトランジスタとの間の第１のトランスファーゲートのＰ型ＭＯＳトランジスタのゲートは、第２のトランスファーゲートを介して出力パッド部に接続し、前記第２のトランスファーゲートのＰ型ＭＯＳトランジスタのゲートはオンチップ電源電圧とし、前記第２のトランスファーゲートのＮ型ＭＯＳトランジスタのゲートは出力制御端子に接続し、さらに前記第１のトランスファーゲートのＰ型ＭＯＳトランジスタのゲートは、カスケード接続された第１および第２のＮ型ＭＯＳトランジスタによりプルダウンし、前記カスケード接続された第１のＮ型ＭＯＳトランジスタのゲートはオンチップ電源電圧とし、前記カスケード接続された第２のＮ型ＭＯＳトランジスタのゲートは、出力制御端子に接続した構成である。
【００２４】
【作用】
上記の構成によって、出力パッド部ＯＵＴを“Ｈ”から“Ｌ”にしようとするときでも、第１のトランスファーゲートのＰ型ＭＯＳトランジスタは、ゲートがカスケード接続されたＮ型ＭＯＳトランジスタによりプルダウンされているのでオン状態となる。このため、出力パッド部に供給するＰ型ＭＯＳトランジスタは、ゲート電位がオンチップ電源電圧Ｖ（ＶＤＤ）でオフ状態となるため、オンチップ電源からグランドへの貫通電流の発生を防止することができる。
【００２５】
【実施例】
以下本発明の実施例について、図面を参照しながら説明する。
【００２６】
図１（ａ）および（ｂ）は、それぞれ本発明の第１の実施例における出力回路の構成、並びにその内部節点の過渡的電圧変動状態の模式である。
【００２７】
図１（ａ）において、ＯＵＴはオンチップ電源電圧より高い電圧を有する外部信号線が接続されうる出力パッド部である。ＩＮおよびＥＮ、ｎＥＮは出力パッド部ＯＵＴを制御する出力制御端子であって、ＩＮはオンチップ回路からの入力端子、ＥＮ、ｎＥＮはイネーブル端子である。なお、ｎＥＮはＥＮの反転信号である。ＶＤＤはオンチップ電源であり本実施例では３Ｖ、ＶＤＤ１はオンチップ電源より高い電圧の電源であり本実施例では５Ｖである。また、ＮＰ、ＮＰ１、ＮＮは内部節点を示す。
【００２８】
また、１０１は出力制御端子ＩＮおよびｎＥＮの電位に応じてプルアップ制御信号を生成する信号生成回路である。１０２はＮＡＮＤゲート、１０３はＮＯＲゲートであって、これらで信号生成回路１０１を構成している。
【００２９】
さらに、１０５，１０６，１０７，２０４はＰ型ＭＯＳトランジスタであって、いずれも基板は第２の電源電圧ＶＤＤ１に接続されている。
【００３０】
さらに、１０４，１０８，１０９，２０１，２０２，２０３はＮ型ＭＯＳトランジスタであり、いずれも基板は接地電位に接続されている。またＮ型ＭＯＳトランジスタ１０８と同１０９、ならびにＮ型ＭＯＳトランジスタ２０１と同２０２とはそれぞれカスケード接続している。
【００３１】
これらのトランジスタのうち、第１のＰ型ＭＯＳトランジスタ１０７は、信号生成回路１０１の出力する信号を制御端子に受けて電源電圧ＶＤＤを出力パッド部ＯＵＴに供給する役割であり、また第１のＮ型ＭＯＳトランジスタ１０９は、信号生成回路１０１の出力する信号を制御端子に受けて出力パッド部ＯＵＴの電位を引き下げる役割である。なお第１のＮ型ＭＯＳトランジスタ１０９には、制御端子をオンチップ電源電圧ＶＤＤに接続したＮ型ＭＯＳトランジスタ１０８がカスケード接続されている。
【００３２】
また、１１０は第１のトランスファーゲートであって、第２のＮ型ＭＯＳトランジスタ１０４と第２のＰ型ＭＯＳトランジスタ１０５で構成している。この第１のトランスファーゲート１１０は、ＮＡＮＤゲート１０２の出力と第１のＰ型ＭＯＳトランジスタ１０７の制御端子との間の導通／非導通を制御している。また、第２のＮ型ＭＯＳトランジスタ１０４の制御端子（ゲート端子）はオンチップ電源電圧ＶＤＤに接続している。さらに第２のＰ型ＭＯＳトランジスタ１０５の制御端子は、第２のトランスファーゲート２１０を介して出力パッド部ＯＵＴに接続していると同時に、Ｎ型ＭＯＳトランジスタ２０１および第４のＮ型ＭＯＳトランジスタ２０２を介して接地電位にも接続している。本実施例において、従来と特に異なる構成は、この第２のＰ型ＭＯＳトランジスタ１０５の制御端子を出力パッド部ＯＵＴに直接接続せずに第２のトランスファーゲート２１０を介している点と、またＮ型ＭＯＳトランジスタ２０１および第４のＮ型ＭＯＳトランジスタ２０２を介して接地電位に接続している点である。
【００３３】
第２のトランスファーゲート２１０は、第３のＮ型ＭＯＳトランジスタ２０３と第３のＰ型ＭＯＳトランジスタ２０４で構成している。この第２のトランスファーゲート２１０は、出力パッド部ＯＵＴと第２のＰ型ＭＯＳトランジスタ１０５の制御端子との間の導通／非導通を制御している。第３のＮ型ＭＯＳトランジスタ２０３の制御端子は出力制御端子ｎＥＮに接続しており、第３のＰ型ＭＯＳトランジスタ２０４の制御端子はオンチップ電源電圧ＶＤＤに接続している。
【００３４】
また、第４のＮ型ＭＯＳトランジスタ２０２の制御端子は出力制御端子ｎＥＮの反転信号を出力する端子ＥＮに接続している。また第４のＮ型ＭＯＳトランジスタ２０２にカスケード接続されているＮ型ＭＯＳトランジスタ２０１の制御端子はオンチップ電源電圧ＶＤＤに接続している。
【００３５】
また、出力パッド部ＯＵＴと第１のＰ型ＭＯＳトランジスタ１０７の制御端子とは、制御端子がオンチップ電源電圧ＶＤＤに接続された第４のＰ型ＭＯＳトランジスタを介して互いに接続されている。
【００３６】
図１（ｂ）において、Ｖ（ＩＮ）、Ｖ（ＮＰ）、Ｖ（ＮＰ１）、Ｖ（ＮＮ）、Ｖ（ＯＵＴ）はそれぞれ入力端子ＩＮ、節点ＮＰ、節点ＮＰ１、節点ＮＮ、出力パッド部ＯＵＴの過渡的電圧変動である。
【００３７】
以上のように構成された出力回路について、以下その動作について説明する。
出力パッド部ＯＵＴから“Ｈ”を出力する場合は、イネーブル端子ＥＮを“Ｈ”に、ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｈ”にする。第２の電源電圧は５Ｖとする。すると、ＮＡＮＤゲート１０２の出力は“Ｌ”、ＮＯＲゲート１０３の出力も“Ｌ”となる。一方、第２のトランスファーゲート２１０はオフ状態で、さらにＮ型ＭＯＳトランジスタ２０１，２０２はオン状態なので、Ｐ型ＭＯＳトランジスタ１０５はゲートがプルダウンされオン状態となる。Ｎ型ＭＯＳトランジスタ１０４もオン状態なので、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は“Ｌ”となり、Ｐ型ＭＯＳトランジスタ１０７はオン状態となる。一方、Ｎ型ＭＯＳトランジスタ１０９はオフとなり、出力パッド部ＯＵＴは“Ｈ”となる。
【００３８】
次に、“Ｌ”を出力する場合は、イネーブル端子ＥＮを“Ｈ”に、ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｌ”にする。すると、ＮＡＮＤゲート１０２の出力、すなわち節点ＮＰは“Ｈ”、ＮＯＲゲート１０３の出力、すなわち節点ＮＮも“Ｈ”となる。“Ｈ”を出力する場合と同様に、第２のトランスファーゲート２１０はオフ状態で、さらにＮ型ＭＯＳトランジスタ２０１，２０２はオン状態なので、Ｐ型ＭＯＳトランジスタ１０５はオン状態である。Ｎ型ＭＯＳトランジスタ１０４もオン状態なので、Ｐ型ＭＯＳトランジスタ１０７のゲート電位、すなわち節点ＮＰ１は“Ｈ”となり、Ｐ型ＭＯＳトランジスタ１０７はオフ状態となる。一方、Ｎ型ＭＯＳトランジスタ１０９はオン状態であり、Ｎ型ＭＯＳトランジスタ１０８もオン状態であるので、出力パッド部ＯＵＴは“Ｌ”となる。
【００３９】
以上のように、“Ｌ”を出力する場合は、従来例では、出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）が、
Ｖ（ＯＵＴ）≦Ｖ（ＶＤＤ）−｜Ｖｔｐ’｜
となって初めて、Ｐ型ＭＯＳトランジスタ１０５がオン状態になっていたのに対し、本実施例ではトランスファーゲート２１０を設けているので、出力パッド部ＯＵＴの電位とＰ型ＭＯＳトランジスタ１０５の制御端子の電位を断ち切ることができる。したがって、Ｎ型ＭＯＳトランジスタ２０２がオン状態になれば、“Ｈ”レベルになっている出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）に依存せずに、Ｐ型ＭＯＳトランジスタ１０５の制御端子を“Ｌ”レベルに引き下げることができ、Ｐ型ＭＯＳトランジスタ１０５をオン状態にすることができる。この結果、“Ｈ”レベル状態の節点ＮＰとＰ型ＭＯＳトランジスタ１０７の制御端子を確実に導通することができる。つまりＰ型ＭＯＳトランジスタ１０７を確実にオフ状態にすることができる。このためＰ型ＭＯＳトランジスタ１０７が、Ｎ型ＭＯＳトランジスタ１０８，１０９と同時にオン状態となることはないので、オンチップ電源からグランドへ貫通電流が発生することはない。
【００４０】
なお、Ｐ型ＭＯＳトランジスタ１０５はゲート電位が０Ｖ、基板電位が５Ｖであるが、オン状態であり、チャネル電位がオンチップ電源電圧（３Ｖ）となるので、ゲート酸化膜に５Ｖがかかる心配はなく、この点は従来例と同様である。
【００４１】
このときの各節点の電位変化の様子を図に表したのが図１（ｂ）である。同図に示すように出力制御端子ＩＮの電位Ｖ（ＩＮ）が“Ｈ”から“Ｌ”に変化して、節点ＮＰの電位Ｖ（ＮＰ）が“Ｌ”から“Ｈ”に変化すると、Ｐ型ＭＯＳトランジスタ１０５はすぐにオン状態になるので、節点ＮＰ１の電位Ｖ（ＮＰ１）もすぐに“Ｈ”レベルになる。すなわち、Ｐ型ＭＯＳトランジスタ１０７が遅れなく完全にオフ状態になる。このため、Ｐ型ＭＯＳトランジスタ１０７とＮ型ＭＯＳトランジスタ１０９が同時にオン状態になることもなく、貫通電流は発生しない。
【００４２】
次に、出力パッド部ＯＵＴをハイインピーダンス状態とする場合は、イネーブル端子ＥＮを“Ｌ”に、ｎＥＮを“Ｈ”にする。すると、ＮＡＮＤゲート１０２の出力は“Ｈ”、ＮＯＲゲート１０３の出力は“Ｌ”となりＮ型ＭＯＳトランジスタ１０９はオフ状態となる。また、Ｎ型ＭＯＳトランジスタ２０２はオフ状態、Ｎ型ＭＯＳトランジスタ２０３はオン状態となる。
【００４３】
このとき、出力パッド部ＯＵＴに接続されている外部回路の電位が０Ｖのような十分に低い電位であれば、まず、Ｐ型ＭＯＳトランジスタ１０６がオフ状態になる。また、Ｎ型ＭＯＳトランジスタ２０３がオン状態であるのでＰ型ＭＯＳトランジスタ１０５の制御端子には出力パッド部ＯＵＴの電位０Ｖが供給されて、Ｐ型ＭＯＳトランジスタ１０５はオン状態となる。このため、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は節点ＮＰの電位が伝えられて“Ｈ”になる。すなわち、Ｐ型ＭＯＳトランジスタ１０７もＮ型ＭＯＳトランジスタ１０９と同様にオフ状態になり、出力パッド部ＯＵＴはハイインピーダンス状態になる。
【００４４】
また、出力パッド部ＯＵＴに接続されている外部回路の電位がオンチップ電源電圧より高い５Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０６はオン状態となり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は５Ｖとなる。これによって、Ｐ型ＭＯＳトランジスタ１０７をオフ状態にして、出力パッド部ＯＵＴをハイインピーダンス状態にすることができる。なお、このときＰ型ＭＯＳトランジスタ２０４もオン状態となり、Ｎ型ＭＯＳトランジスタ２０２はオフ状態であるので、Ｐ型ＭＯＳトランジスタ１０５のゲート電位は５Ｖとなる。このため、Ｐ型ＭＯＳトランジスタ１０５はオフ状態であり、Ｎ型ＭＯＳトランジスタ１０４もゲート電位は５Ｖより低いオンチップ電源電圧（３Ｖ）でありオフ状態になるため、Ｐ型ＭＯＳトランジスタ１０７のゲート電位の５ＶがＮＡＮＤゲート１０２まで伝搬しリーク電流が発生することはない。すなわち、この構成によれば、出力パッド部ＯＵＴをハイインピーダンス状態にしたときに、外部回路がオンチップ電源電圧より高い５Ｖで動作する場合でも、トランスファーゲートやトランジスタの働きにより、内部回路を的確に保護することができる。
【００４５】
また、このときＰ型ＭＯＳトランジスタ１０７はゲート電位および基板電位が５Ｖのオフ状態であるので出力パッド部ＯＵＴの電位が５Ｖであっても、Ｐ型ＭＯＳトランジスタ１０７を通してオンチップ電源へリーク電流が発生することもない。
【００４６】
さらに、Ｎ型ＭＯＳトランジスタ１０８のドレイン電位は５Ｖとなるが、ゲート電位はオンチップ電源電圧（３Ｖ）であるのでゲート酸化膜に５Ｖがかかる心配はない。また、Ｎ型ＭＯＳトランジスタ１０８のソース電位Ｖｄは、オンチップ電源電圧をＶ（ＶＤＤ）、Ｎ型ＭＯＳトランジスタの基板バイアス効果を考慮した閾値電圧をＶｔｎ’とすると、
Ｖｄ＝Ｖ（ＶＤＤ）−Ｖｔｎ’
となり、Ｎ型ＭＯＳトランジスタ１０９のゲート酸化膜にも５Ｖがかかることはない。
【００４７】
同様に、Ｎ型ＭＯＳトランジスタ２０１のドレイン電位は５Ｖとなるが、ゲート電位はオンチップ電源電圧であるのでゲート酸化膜に５Ｖがかかることはない。また、Ｎ型ＭＯＳトランジスタ２０１のソース電位は、Ｖ（ＶＤＤ）−Ｖｔｎ’となり、Ｎ型ＭＯＳトランジスタ２０２のゲート酸化膜にも５Ｖがかかることはない。
【００４８】
また、ハイインピーダンス状態で出力パッド部ＯＵＴが０Ｖとなった場合は、Ｐ型ＭＯＳトランジスタ１０５がオン状態、Ｐ型ＭＯＳトランジスタ１０７はゲート電位が“Ｈ”でオフ状態となる。
【００４９】
なお、第１のトランスファーゲート１１０は、クロックドインバータ構成としてもよい。
【００５０】
なお、以上の実施例ではＮ型ＭＯＳトランジスタ２０１と２０２や、Ｎ型ＭＯＳトランジスタ１０８と１０９をカスケード接続として構成したが、これはＮ型ＭＯＳトランジスタ１０９や２０２のゲート酸化膜を保護するためであり、本発明の目的である貫通電流の発生防止とは直接関係がない。したがって、これらのＮ型ＭＯＳトランジスタはカスケード接続になっていれば、より好ましいが、必ずしもこの構成に限られるものではなく、接地電位に引き下げるためのプルダウン手段として機能していればよい。
【００５１】
【発明の効果】
以上説明したように、本発明の出力回路によれば、出力パッド部の電位に依存せずにＰ型ＭＯＳトランジスタがオフ状態になるので、Ｐ型ＭＯＳトランジスタが、Ｎ型ＭＯＳトランジスタと同時にオン状態となることはなく、オンチップ電源からグランドへ貫通電流が発生することはない。したがって、オンチップ電源の瞬間的な電位ドロップによる誤動作や消費電力の増大や、また出力パッド部の電位がすぐに降下しないための遅延時間の増大を防止することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施例における出力回路の構成を示す図
（ｂ）はその内部節点の過渡的電圧変動状態を示す図
【図２】（ａ）は従来の出力回路の構成を示す図
（ｂ）はその内部節点の過渡的電圧変動状態を示す図
【符号の説明】
１０１  プルアップ制御信号を生成する信号生成回路
１０２  ＮＡＮＤゲート
１０３  ＮＯＲゲート
１０４  Ｎ型ＭＯＳトランジスタ
１０５〜１０７  Ｐ型ＭＯＳトランジスタ
１０８，１０９  Ｎ型ＭＯＳトランジスタ
１１０  第１のトランスファーゲート
２０１〜２０３  Ｎ型ＭＯＳトランジスタ
２０４  Ｐ型ＭＯＳトランジスタ
２１０  第２のトランスファーゲート
ＯＵＴ  出力パッド部
ＩＮ  オンチップ回路からの入力端子
ｎＥＮ  イネーブル端子
ＶＤＤ  オンチップ電源
ＶＤＤ１  オンチップ電源より高い電圧の電源
ＮＰ、ＮＰ１、ＮＮ  内部節点
Ｖ（ＩＮ）  入力端子ＩＮの過渡的電圧変動
Ｖ（ＮＰ）  節点ＮＰの過渡的電圧変動
Ｖ（ＮＰ１）  節点ＮＰ１の過渡的電圧変動
Ｖ（ＮＮ）  節点ＮＮの過渡的電圧変動
Ｖ（ＯＵＴ）  出力パッド部ＯＵＴの過渡的電圧変動
【図１】
0003557694.tif 000002
【図２】
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