【手続補正書】
【提出日】平成29年5月12日(2017.5.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＣ‐ＤＣコンバータであって、
スイッチングノードに接続される少なくとも１つのスイッチを含むスイッチング回路と、
コンバータ出力ノードの出力電圧を制御するように前記少なくとも１つのスイッチを選択的に作動および停止させるためにスイッチング制御信号を提供する変調器回路と、
前記出力電圧に少なくとも部分的に基づいてフィードバック電圧信号を提供するために前記コンバータ出力ノードと結合されるフィードバック回路と、
前記フィードバック電圧信号を受信するように接続される第１のコンパレータ入力と、補償された基準信号を受信するように接続される第２のコンパレータ入力と、前記フィードバック電圧信号と前記補償された基準信号とに基づいて前記出力電圧をレギュレートするためにループコンパレータ出力信号を前記変調器回路に提供するループコンパレータ出力とを備えるループ比較器回路と、
デジタル積分器回路であって、
基準電圧に少なくとも部分的に基づいて積分器基準電圧信号を提供する基準回路と、
前記積分器基準電圧信号を受信するように前記基準回路に結合される第１の入力と、前記フィードバック電圧信号を受信するように前記フィードバック回路に結合される第２の入力と、前記基準電圧信号が前記フィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供するコンパレータ出力とを含む比較器回路と、
デュアルカウンタ回路と、
を含み、
前記デュアルカウンタ回路が、
積分器回路クロックソースに結合される第１のクロック入力と、前記比較器回路から前記コンパレータ出力信号を受信するように結合される第１のアップ／ダウンカウント入力と、マルチビットの第１のカウンタ出力値を示す信号を提供する複数の第１のカウンタビット出力とを含むマルチビットの第１のカウンタと、
第２のクロック入力と、第２のアップ／ダウンカウント入力と、マルチビットの第２のカウンタ出力値を示す信号を提供する複数の第２のカウンタビット出力とを含むマルチビットの第２のカウンタと、
前記第１のカウンタビット出力が初期に前記第１のカウンタの所定の値を示すことに応答して前記第２のカウンタを初期にインクリメントまたはデクリメントし、その後、前記第１のカウンタビット出力が前記第１のカウンタの全値範囲にわたって一方向に遷移した後に前記第１のカウンタビット出力が再び前記所定の値を示すことに応答して前記第２のカウンタをインクリメントまたはデクリメントするように作用する、論理回路と、
を含む、
前記デジタル積分器回路と、
前記第２のカウンタビット出力に接続される複数の入力と、前記第２のカウンタビット出力と前記基準電圧とに少なくとも部分的に基づいて前記第２のコンパレータ入力に提供される前記補償された基準信号を制御する出力とを備えるデジタル‐アナログコンバータと、
を含む、ＤＣ‐ＤＣコンバータ。
【請求項２】
請求項１に記載のＤＣ‐ＤＣコンバータであって、
前記論理回路が、前記第１のカウンタに結合される複数の入力と、前記第２のクロック入力に結合される第１の論理出力と、前記第２のアップ／ダウンカウント入力に結合される第２の論理出力とを含み、
前記論理回路が、
前記第１のカウンタビット出力が前記第１のカウンタの第１の所定の値を示すことに応答して前記第１の論理出力を第１のバイナリクロック入力状態に設定し、
前記第１のカウンタビット出力が前記第１のカウンタの第２の所定の値を示すことに応答して前記第１の論理出力を第２のバイナリクロック入力状態に設定し、
前記第１のカウンタビット出力が前記第１のカウンタの前記第２の所定の値へ第１の方向に遷移することに応答して前記第２の論理出力を第１のバイナリカウンタ状態に設定し、
前記第１のカウンタビット出力が前記第１のカウンタの前記第２の所定の値へ第２の方向に遷移することに応答して前記第２の論理出力を第２のバイナリカウンタ状態に設定するように、
作用する、ＤＣ‐ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ‐ＤＣコンバータであって、
前記デュアルカウンタ回路が、
第１の状態において前記第２のカウンタの前記第２のクロック入力を前記論理回路の前記第１の論理出力に接続するために、第２の状態において前記第２のカウンタの前記第２のクロック入力を前記積分器回路クロックソースに接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記論理回路の前記第２の論理出力に接続するために、前記第２の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＤＣ‐ＤＣコンバータ。
【請求項４】
請求項３に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項５】
請求項２に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項６】
請求項１に記載のＤＣ‐ＤＣコンバータであって、
前記デュアルカウンタ回路が、
第１の状態において前記第２のカウンタの前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のカウンタの前記第２のクロック入力を前記積分器回路クロックソースに接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＤＣ‐ＤＣコンバータ。
【請求項７】
請求項６に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項８】
請求項１に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項９】
パルス幅変調（ＰＷＭ）コントローラであって、
マルチビットデジタル入力と基準電圧とに少なくとも部分的に従って補償された基準信号を提供する基準補償回路と、
フィードバック電圧信号と前記補償された基準信号とに基づいて電力コンバータ出力電圧を制御するためにループコンパレータ出力信号を変調器回路に提供するループ比較器回路と、
基準電圧に少なくとも部分的に基づいて積分器基準電圧信号を提供する基準回路と、基準電圧信号が前記フィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供する比較器回路と、デュアルカウンタ回路とを含む、デジタル積分器回路と、
を含み、
前記デュアルカウンタ回路が、
前記コンパレータ出力信号と積分器クロック入力信号とを受信し、マルチビットの第１のカウンタ値を提供する、第１のカウンタと、
第２のクロック入力と第２のアップ／ダウンカウント入力とを含み、前記マルチビットデジタル入力を前記基準補償回路に提供する、第２のカウンタと、
前記第１のカウンタ値が所定の値を示すことに基づいて前記第２のカウンタを初期にインクリメントまたはデクリメントし、その後、前記第１のカウンタ値が所定のマルチビットカウント範囲にわたってインクリメントまたはデクリメントすることに応答して第２のカウンタを選択的にインクリメントまたはデクリメントする、論理回路と、
を含む、パルス幅変調コントローラ。
【請求項１０】
請求項９に記載のＰＷＭコントローラであって、
前記所定のマルチビットカウント範囲が前記第１のカウンタの全範囲である、ＰＷＭコントローラ。
【請求項１１】
請求項１０に記載のＰＷＭコントローラであって、
第１の状態において前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のクロック入力を前記積分器クロック入力信号に接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＰＷＭコントローラ。
【請求項１２】
請求項１１に記載のＰＷＭコントローラであって、
前記第２のカウンタが、前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするための保留制御入力を更に含む、ＰＷＭコントローラ。
【請求項１３】
請求項１２に記載のＰＷＭコントローラであって、
過電流制限状況が検出されるときに前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするために前記第２のカウンタの前記保留制御入力に保留信号を選択的に提供するように作用する過電流制限回路を更に含む、ＰＷＭコントローラ。
【請求項１４】
請求項９に記載のＰＷＭコントローラであって、
第１の状態において前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のクロック入力を前記積分器クロック入力信号に接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＰＷＭコントローラ。
【請求項１５】
請求項１４に記載のＰＷＭコントローラであって、
前記第２のカウンタが、前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするための保留制御入力を更に含む、ＰＷＭコントローラ。
【請求項１６】
請求項１５に記載のＰＷＭコントローラであって、
過電流制限状況が検出されるときに前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするために前記第２のカウンタの前記保留制御入力に保留信号を選択的に提供するように作用する過電流制限回路を更に含む、ＰＷＭコントローラ。
【請求項１７】
請求項９に記載のＰＷＭコントローラであって、
前記第２のカウンタが、前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするための保留制御入力を更に含む、ＰＷＭコントローラ。
【請求項１８】
請求項１７に記載のＰＷＭコントローラであって、
過電流制限状況が検出されるときに前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするために前記第２のカウンタの前記保留制御入力に保留信号を選択的に提供するように作用する過電流制限回路を更に含む、ＰＷＭコントローラ。
【請求項１９】
請求項９に記載のＰＷＭコントローラであって、
前記基準補償回路が、前記マルチビットデジタル入力と前記基準電圧とに少なくとも部分的に従って前記補償された基準信号を提供するために、前記マルチビットデジタル入力に従って動作されるスイッチを備える、スイッチングされる抵抗ディバイダ回路を含む、ＰＷＭコントローラ。
【請求項２０】
基準電圧信号とフィードバック電圧信号との間の誤差を積分するためのデジタル積分器回路であって、
前記基準電圧信号が前記フィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供するコンパレータ出力を含む、比較器回路と、
積分器回路クロックソースに結合される第１のクロック入力と、前記コンパレータ出力信号を受信するように結合される第１のアップ／ダウンカウント入力と、マルチビットの第１のカウンタ出力値を示す信号を提供する複数の第１のカウンタビット出力とを含む、第１のカウンタと、
第２のクロック入力と、第２のアップ／ダウンカウント入力と、マルチビットの第２のカウンタ出力値を示す信号を提供する複数の第２のカウンタビット出力と、前記第２のカウンタビット出力をフリーズするための保留制御入力とを含む、第２のカウンタと、
前記第１のカウンタビット出力が初期に所定の値を示すことに応答して前記第２のカウンタを初期にインクリメントまたはデクリメントし、その後、前記第１のカウンタビット出力が前記第１のカウンタの全値範囲にわたって一方向に遷移した後に前記第１のカウンタビット出力が再び前記所定の値を示すことのみに応答して前記第２のカウンタをインクリメントまたはデクリメントするように作用する、論理回路と、
第１の状態において前記第２のカウンタの前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のカウンタの前記第２のクロック入力を前記積分器回路クロックソースに接続するために、制御入力に従って作用する、第１のスイッチと、
前記第１の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する、第２のスイッチと、
を含む、デジタル積分器回路。