(57)【特許請求の範囲】
【請求項１】
複数の論理入力を持つ動的プログラマブル論理ゲートであって、
前記動的プログラマブル論理ゲートの加算ノードをプリチャージするプリチャージ・デバイスと、
前記加算ノードに接続され、所定数のセルを含み、該セルはそれぞれ、チャネルとゲートが含まれる半導体デバイスを含み、金属コンタクトを付着して導体セルまたはトランジスタ・セルを形成することによって前記動的プログラマブル論理ゲートで使用するためアクティブにすることができる、セル・マトリックスと、を含み、
前記トランジスタ・セルは、ダイレクト・トランジスタ・セルまたは対角トランジスタ・セルのいずれかからなり、前記ダイレクト・トランジスタ・セルの上部接続は次の下位セルに接続し、前記対角トランジスタ・セルの上部接続は次の下位セル及び隣接する下位セルに接続する、論理ゲート。
【請求項２】
前記セル・マトリックスとグランド接続間に接続されたフット・デバイスを含む、請求項１記載の動的プログラマブル論理ゲート。
【請求項３】
前記導体セルは、前記導体セルの上部接続を次の下位セルに接続する垂直導体セル、前記導体セルの上部接続を隣接した下位セルに接続する対角導体セル、及び隣接したセルをブリッジする横導体セルのいずれかである、請求項１記載の動的プログラマブル論理ゲート。
【請求項４】
前記プリチャージ・デバイスは、Ｐチャネル金属酸化物半導体（ＭＯＳ）トランジスタであり、前記セルはＮチャネルＭＯＳトランジスタを含む、請求項１記載の動的プログラマブル論理ゲート。
【請求項５】
導体セルを形成する前記金属コンタクトは、前記ＮチャネルＭＯＳトランジスタのチャネルを短絡することによって前記導体セルを形成し、トランジスタ・セルを形成する前記金属コンタクトは、前記ＮチャネルＭＯＳトランジスタのセルのゲートを前記複数の論理入力の１つに接続することによって該トランジスタ・セルを形成する、請求項４記載の動的プログラマブル論理ゲート。
【請求項６】
前記金属コンタクトは、前記トランジスタ・セルのゲートを前記複数の論理入力の１つに接続するゲート・コンタクトを少なくとも１つ含む、請求項１記載の動的プログラマブル論理ゲート。
【請求項７】
前記金属コンタクトは、前記トランジスタ・セルのチャネルを短絡する短絡導体を少なくとも１つ含む、請求項１記載の動的プログラマブル論理ゲート。
【請求項８】
前記セルは、トランジスタ・セルを形成するため第１金属コンタクトを受け入れる第１セルと、導体セルを形成するため第２金属コンタクトを受け入れる第２セルを含む、請求項６記載の動的プログラマブル論理ゲート。
【請求項９】
複数の論理入力と加算ノードを持つ動的プログラマブル論理ゲートを使用してプログラマブル論理を動作させる方法であって、
前記加算ノードをプリチャージするステップと、
前記加算ノードを前記加算ノードに接続されたセル・マトリックスを通してディスチャージするステップと、を含み、
前記セル・マトリックスは、セルに分散して行列を形成する半導体デバイスを含み、該セルは、金属コンタクトを受け入れて導体セルまたはトランジスタ・セルのいずれかを形成し、該トランジスタ・セルのゲートは、前記複数の論理入力の１つに接続され、
前記ディスチャージ・ステップは、対角セルを形成するため付着された導体により、列から隣接した列へ電流を通すことによって実行される、方法。
【請求項１０】
評価指標が受信されるまで、フット・デバイスを介して前記加算ノードのディスチャージを防ぐステップを含む、請求項９記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にはプログラマブル論理回路に関して、特にマスク・プログラマブル論理セルを使用した動的プログラマブル論理ゲートに関する。
【０００２】
【従来の技術】
論理回路、特に入力数の多い式を同時に評価する論理回路は、様々なアーキテクチャで実装されている。プログラマブル論理アレイ（ＰＬＡ）は、一定のＡＮＤ、ＯＲ論理ゲート群またはＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ等の同様な機能を組み込んだ集積回路（ＩＣ）デバイスであり、相互接続プレーンを通して複数の論理入力から複数の組み合わせ論理出力が生成される。マスクＰＬＡの相互接続プレーンは通常、メタライゼーション層であり、製品使用時に、デバイスの半導体層を再設計することなく再設計、付着が可能である。マスクの付着は、アルミニウム等の金属の蒸着により、周知の方法で行える。マスクは相互接続アレイ、つまり論理入力群と論理ゲート入力群の２つの導体群を含む”プレーン”内のデバイスを接続する。導体群は、論理入力から論理ゲート入力への論理に寄与するデバイスと一括接続される。ヒューズＰＬＡにより、生産後に、プログラミング・ユニットまたは適切なインサーキット・エレクトロニクスを使用して、デバイスのプログラミングが可能になる。
【０００３】
ＰＬＡは、複雑な論理網に用いられており、最近では高速マイクロプロセッサ・コア設計にも用いられる。高速マイクロプロセッサ・コア設計では、プロセッサの状態機械や制御論理を実装するのに使用できる。ＰＬＡの利用に伴う欠点は、その論理の編成に関連する。複雑な論理関数を実装することは、積和または和積構成により、効率的ではない場合がある。入力は、例えば論理アレイ全体のうち最小項１つの中のみ等、かなり限定された意味でしか使用できないことがある。最大項の数は、入力プレーンと出力プレーン間の相互接続で制限されることがあり、論理式によっては、特定のＰＬＡには複雑すぎる形になる。こうした制限は通常、静的ゲートや動的ゲートを追加し、必要な論理を追加実装することによって克服されるが、この構成はプログラマブルではなく、プログラマブル論理で可能なマスク処理時間の短縮や構造化設計といった利点がなくなる。
【０００４】
【発明が解決しようとする課題】
従って、論理の実装効率を改良するように、また論理設計におけるＰＬＡの利用が促進されるように、プログラマブル論理を実装することが求められる。
【０００５】
【課題を解決するための手段】
プログラマブル論理の効率を改良し、論理設計でのＰＬＡの利用を促進するという目的は、複数の論理入力を受け取るため、加算ノード及び加算ノードに接続されたセル・マトリックスをチャージするプリチャージ・デバイスを持つ動的プログラマブル論理ゲートにより達成される。セル・マトリックスには、選択されて導体またはトランジスタを入れるセルを受け入れるための行列がある。マトリックスに接続されたトランジスタは、論理入力の１つに接続される。トランジスタと導体のセルは、マトリックス内の次の下位セルに、またオプションとして隣接した列の次の下位セルに接続できるように設計される。前記目的はまた、前記動的プログラマブル論理ゲートを作製し動作させる方法により達成される。
【０００６】
【発明の実施の形態】
各図、特に図１を参照する。本発明の実施例に従った動的プログラマブル・ゲート１６を含むマイクロプロセッサの制御論理ブロック１０が示してある。マルチプレクサ１２により組み合わせ論理１８の出力または他の入力１１が選択され、次の状態の入力がプログラマブル論理アレイ１４に与えられる。プログラマブル論理アレイ１４の出力は動的プログラマブル・ゲート１６に接続され、動的プログラマブル・ゲート１６の出力は組み合わせ論理１８の入力に与えられる。組み合わせ論理１８はマイクロプロセッサ・ブロックに制御論理出力１９を与える。他の入力は、他の機能ブロック／データフロー入力１３及びマルチプレクサ１２からプログラマブル論理ゲート１６に与えられるので、論理の動作は、プログラマブル論理アレイ１４を過度に複雑にすることなく、これらの入力に依存することができる。動的プログラマブル・ゲート１６がない場合、プログラマブル論理アレイ１４は、論理ブロック１０を制御するため必要な論理を効率よく実装することができない。
【０００７】
図２を参照する。プログラマブル論理アレイ１４と動的プログラマブル・ゲート１６Ａ乃至１６Ｃからの出力の相互接続が示してある。プログラマブル論理アレイ１４の出力はそれぞれ、動的プログラマブル・ゲート１６Ａ乃至１６Ｃの入力に選択的に接続することができる。これにより、プログラマブル論理アレイ内に完全なプレーンを実装する場合のようにプログラマブル論理アレイ１４の出力それぞれに専用入力を設ける必要はないので、論理の柔軟な実装が可能になり効率が上がる。また、例えばプログラマブル論理アレイ１４の出力の１つを信号でゲート制御する必要がある場合に、プログラマブル論理アレイ１４の入力を占有してこの機能を実行するのではなく、動的プログラマブル・ゲートがこの機能を実行できるように、外部入力を接続することができる。
【０００８】
図３を参照する。プログラマブル論理ゲート１６Ａ乃至１６Ｃの実装例が示してある。プリチャージ・デバイス３１が加算ノードに接続され、プリセット入力に応答して加算ノードがプリセットされる。論理入力の特定の組み合わせで加算ノードをディスチャージするためセル・マトリックス３２が与えられる。プリセットにより加算ノードがプリチャージされるときは、フット・デバイス３３により、セル・マトリックス３２の下部がグランドから切断される。加算ノードの状態を反転させて論理出力を与えるためインバータ３４が設けられる。この位置ではバッファも同様に使用できる。
【０００９】
図４を参照する。セル群が示してある。これらのセルをセル・マトリックス３２に接続すると、様々な論理関数が得られる。セル４１は、Ｎチャネル金属酸化物（ＮＭＯＳ）トランジスタであり、セル４１の上部接続が、セル４１が挿入されるマトリックス列の次の下位セルに接続される。セル４１に接続される論理入力が論理ＨＩＧＨ状態のとき、列の次の下位セルが論理ＬＯＷ状態に保たれている場合は、セル４１上部での接続はＬＯＷに引かれる。セル４２はＮＭＯＳトランジスタで、セル４１と同様に働くが、マトリックスの右側の下位セルにより電流シンクが得られる。同様にセル４３は、左側の次の下位セルとの接続を与える。セル４４乃至４７は導体セルである。これらのセルは、論理に寄与しないが、セル４４乃至４６は上部を次の下位セルに接続する。垂直導体セル４４はセル４４の上部を直下のセルに接続する。右導体セル４５はセル４５の上部を右側の次の下位セルに、左導体セル４６はセル４６の上部を左側の次の下位セルにそれぞれ接続する。横導体セル４７は、２つのセルを横方向に接続するので、列をスキップすることができる。
【００１０】
図５を参照する。動的プログラマブル・ゲートの特別な電気構成が示してある。プリチャージ・デバイス５１は、プリセット入力が論理ＬＯＷレベルのとき、加算ノードをＨＩＧＨ論理レベルにプリチャージする。セル・マトリックス５２は、評価信号がＬＯＷレベルのとき（これはプリセット信号でもよい）、フット・デバイス５３により切断され、セル・マトリックス５２を通した加算ノードのディスチャージが防止される。セル・マトリックス５２のセル５６、５７は埋められない。セル５５にはトランジスタ・セルがあり、論理式への入力ＡでＡＮＤに寄与し、インバータ５４の出力が制御される（セル・マトリックス５２によって加算ノードをディスチャージするには、入力Ａによりセル５５がアクティブになっていなければならない）。セル５９には横導体セルがあり、トランジスタ・セル６０が右トランジスタ・セル５８と並列に接続される。これにより、セル６０、６３により形成されたパス及びセル５８、６１、６２により形成されたパスにＯＲが与えられる（セル・マトリックス５２により加算ノードをディスチャージするにはこれらのパスの１つが導通していなければならない）。セル６３は垂直導体セルで、セル６０の下部が接地されるので、入力Ｅはセルの第２行の上部でＯＲに寄与する。セル５８は入力ＢのＯＲに寄与し、入力Ｂは論理ＡＮＤで、セル６１、６２により形成されたパスと組み合わせられる。セル６１、６２はトランジスタ・セルであり、セル５８、６１、６２により形成されたパスに関して、セル６１、６２のゲートに接続された入力Ｃ、Ｄの別のＯＲに寄与する。従ってインバータ５４の出力の論理式はＡ・（Ｂ・（Ｃ＋Ｄ）＋Ｅ）である。
【００１１】
図６を参照する。本発明の好適実施例に従ったセルの物理構造が示してある。動的プログラマブル・ゲートを物理的に実装する際、全てのセルにはトランジスタ構造が物理的に存在するが、所与の設計の中でどのセルが実際に配置されるかは、金属層の実装による。これにより設計変更時間が短縮され、実装された論理の変更にかかるコストも少なくなる。また同じ動的ゲートのブロックの半導体層は集積回路の多くの領域に配置できるという意味でスケーラビリティが得られ、ブロックの特定の論理関数を実装するために調整する必要のあるのはメタライゼーション層のみである。
【００１２】
右トランジスタ・セル６０は拡散層６１と金属ゲート・コンタクト６９下のポリシリコン・ゲート６２を含む。右側の次の下位セルに接触するため、このセルがセル・マトリックスに実装されるとき金属延長部６３が設けられる。垂直導体セル６５を形成するため、コンタクト位置６４で金属ゲート・コンタクト６９が垂直導体と置き換えられ、拡散層の面が効果的に短縮され、セル６０上部とセル６０下部間に導電パスが得られる。トランジスタ・セル６７は、下位導電コンタクト６６に金属延長部６３が設けられない点が異なる。セル６７の入力タブ７１から隣接した次のセルの入力タブ７１にブリッジすることによって横導体セル６８が形成される。左トランジスタ・セルは右トランジスタ・セルと同様で、金属延長部６３が、右側ではなく左側に配置される。同様に垂直導体６５と金属延長部６３で左右の導体セルを形成することができる。
【００１３】
図７を参照する。図５の動的プログラマブル・ゲートの物理的実施例が示してある。右トランジスタ・セル８１の金属コンタクトによりセル・マトリックス９４が加算ノード９３に接続される。セル８１のゲート・メタライゼーションに入力Ａが接続される。セル位置８２、８３にはセルはないので、加算ノード９３をディスチャージするには入力Ａがアクティブでなければならない。右トランジスタ・セル８４とトランジスタ・セル８６は横導体セル８５により並列に接続される。加算ノード９３をディスチャージするには、この入力Ｂまたは入力Ｅをアクティブにしておく必要がある。垂直導体セル８９によりトランジスタ・セル８６がセル・アレイ９４下部に接続され、トランジスタ・セル８８と並列なセル・アレイ９４のトランジスタ・セル８７の下部にはトランジスタ・セル８４が接続される。従って加算ノード９３をディスチャージするにはトランジスタ・セル８６または右トランジスタ・セル８４をアクティブにしておく必要があり、右トランジスタ・セル８４だけアクティブな場合、加算ノード９３をディスチャージするにはセル８７または８８のいずれかをアクティブにしなければならない。セル・アレイ９４の下部は、拡散層９１により形成されたフット・デバイスに接続され、ゲート９２により制御される。フット・デバイスをセル・アレイ９４の長さに合わせて形成すれば回路レイアウトを簡素化することができる。
【００１４】
本発明について、特に好適実施例を参照して説明したが、当業者には明らかなように、形式と詳細に関して、本発明の主旨と範囲から逸脱することなく様々な変更が可能である。
【００１５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１６】
（１）複数の論理入力を持つ動的プログラマブル論理ゲートであって、
前記動的プログラマブル論理ゲートの加算ノードをプリチャージするプリチャージ・デバイスと、
前記加算ノードに接続され、所定数のセルを含み、該セルはそれぞれ、チャネルとゲートが含まれる半導体デバイスを含み、金属コンタクトを付着して導体セルまたはトランジスタ・セルを形成することによって前記動的プログラマブル論理ゲートで使用するためアクティブにすることができる、セル・マトリックスと、を含む、論理ゲート。
（２）前記セル・マトリックスとグランド接続間に接続されたフット・デバイスを含む、前記（１）記載の動的プログラマブル論理ゲート。
（３）前記導体セルは、前記導体セルの上部接続を次の下位セルに接続する垂直導体セル、前記導体セルの上部接続を隣接した下位セルに接続する対角導体セル、及び隣接したセルをブリッジする横導体セルのいずれかである、前記（１）記載の動的プログラマブル論理ゲート。
（４）前記トランジスタは、ダイレクト・トランジスタ・セルの上部接続を次の下位セルに接続する該ダイレクト・トランジスタ・セルまたは対角トランジスタ・セルの上部接続を次の下位セル及び隣接した下位セルに接続する該対角トランジスタ・セルのいずれかである、前記（３）記載の動的プログラマブル論理ゲート。
（５）前記トランジスタは、ダイレクト・トランジスタ・セルの上部接続を次の下位セルに接続するダイレクト・トランジスタまたは対角トランジスタ・セルの上部接続を次の下位セル及び隣接した下位セルに接続する該対角トランジスタ・セルのいずれかである、前記（１）記載の動的プログラマブル論理ゲート。
（６）前記プリチャージ・デバイスは、Ｐチャネル金属酸化物半導体（ＭＯＳ）トランジスタであり、前記セルはＮチャネルＭＯＳトランジスタを含む、前記（１）記載の動的プログラマブル論理ゲート。
（７）導体セルを形成する前記金属コンタクトは、前記ＮチャネルＭＯＳトランジスタのチャネルを短絡することによって前記導体セルを形成し、トランジスタ・セルを形成する前記金属コンタクトは、前記ＮチャネルＭＯＳトランジスタのセルのゲートを前記複数の論理入力の１つに接続することによって該トランジスタ・セルを形成する、前記（６）記載の動的プログラマブル論理ゲート。
（８）前記金属コンタクトは、前記トランジスタ・セルのゲートを前記複数の論理入力の１つに接続するゲート・コンタクトを少なくとも１つ含む、前記（１）記載の動的プログラマブル論理ゲート。
（９）前記金属コンタクトは、前記トランジスタ・セルのチャネルを短絡する短絡導体を少なくとも１つ含む、前記（１）記載の動的プログラマブル論理ゲート。
（１０）前記セルは、トランジスタ・セルを形成するため第１金属コンタクトを受け入れる第１セルと、導体セルを形成するため第２金属コンタクトを受け入れる第２セルを含む、前記（８）記載の動的プログラマブル論理ゲート。
（１１）複数の論理入力、加算ノード、及び該加算ノードに接続されたセル・マトリックスを持つ動的プログラマブル論理ゲートを使用してプログラマブル論理を作製する方法であって、該セル・マトリックスは、セルに分散して行列を形成する半導体デバイスを含み、該セルは、金属コンタクトを受け入れて導体セルまたはトランジスタ・セルを形成するよう調整され、該方法は、
前記セル・マトリックス内の位置に論理セルが必要かどうかを確認するステップと、
前記論理セルが必要なことの確認に応答して、前記論理セルが導体セルかトランジスタ・セルかを確認するステップと、
前記論理セルが導体セルであることの確認に応答して、短絡導体を付着して前記位置に分散した半導体デバイスのチャネルを短絡するステップと、
前記論理セルがトランジスタ・セルであることの確認に応答して、ゲート導体を付着して前記位置に分散した前記半導体デバイスのゲートを前記複数の論理入力の１つに接続するステップと、
を含む、方法。
（１２）短絡導体を付着する前記ステップは、セルを次の下位セルに接続するダイレクト・セル導体またはセルを隣接した下位セルに接続する対角セル導体のいずれかを付着する、前記（１１）記載の方法。
（１３）ゲート導体を付着する前記ステップは、導体を付着して、前記論理セルの上部を隣接した下位セルに接続する対角トランジスタ・セルを形成する、前記（１１）記載の方法。
（１４）前記動的プログラマブル論理デバイスが非評価状態にあるとき、前記セル・マトリックスをフット・デバイスに接続して、前記加算ノードのディスチャージを防ぐステップを含む、前記（１１）記載の方法。
（１５）前記加算ノードにプリチャージ・デバイスを接続して前記加算ノードをプリチャージするステップを含む、前記（１１）記載の方法。
（１６）複数の論理入力と加算ノードを持つ動的プログラマブル論理ゲートを使用してプログラマブル論理を動作させる方法であって、
前記加算ノードをプリチャージするステップと、
前記加算ノードを前記加算ノードに接続されたセル・マトリックスを通してディスチャージするステップと、を含み、前記セル・マトリックスは、セルに分散して行列を形成する半導体デバイスを含み、該セルは、金属コンタクトを受け入れて導体セルまたはトランジスタ・セルのいずれかを形成し、該トランジスタ・セルのゲートは、前記複数の論理入力の１つに接続された、
方法。
（１７）評価指標が受信されるまで、フット・デバイスを介して前記加算ノードのディスチャージを防ぐステップを含む、前記（１６）記載の方法。
（１８）前記ディスチャージ・ステップは、導体に電流を通すことによって実行され、該導体は、導体セルとなるよう調整された半導体デバイスを短絡する、前記（１６）記載の方法。
（１９）前記ディスチャージ・ステップは、前記複数の論理入力の１つにより、トランジスタ・セルとなるよう調整された半導体デバイスに電流を通すことによって実行される、前記（１６）記載の方法。
（２０）前記ディスチャージ・ステップは、対角セルを形成するため付着された導体により、列から隣接した列へ電流を通すことによって実行される、前記（１６）記載の方法。
【図面の簡単な説明】
【図１】本発明の実施例を採用できるマイクロプロセッサ論理コアを示すブロック図である。
【図２】本発明の実施例に従った、図１のマイクロプロセッサ論理コアの、プログラマブル論理アレイと動的プログラマブル・ゲート間の相互接続を示すブロック図である。
【図３】本発明の実施例に従った動的プログラマブル論理ゲートを示す図である。
【図４】図３の動的プログラマブル論理ゲートとともに使用できるセルを示す図である。
【図５】動的プログラマブル論理ゲートの実施例を示す図である。
【図６】本発明の実施例に従ったセルの構造を示す図である。
【図７】図５の動的プログラマブル論理ゲートの物理構造を示す図である。
【符号の説明】
１０  論理ブロック
１４  プログラマブル論理アレイ
１６  動的プログラマブル・ゲート
３１、５１  プリチャージ・デバイス
３２、５２、９４  セル・マトリックス
３３、５３  フット・デバイス
３４、５４  インバータ
【図１】
0003557404.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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