(57)【特許請求の範囲】
【請求項１】
半導体メモリ素子からなる記憶手段と、中央演算処理素子からなり記憶手段に記憶されるデータを処理する処理手段と同一半導体基板上に形成された半導体装置において、
半導体集積回路のメモリ情報の一部を破壊あるいは一部信号配線を断線させることにより自己破壊を行う破壊回路と、
この破壊回路により自己破壊を行うための電荷を蓄積しておく１つ以上の破壊用キャパシタと、
１つ以上の接続端子を介して接続されて前記破壊用キャパシタに電荷を蓄積する電力供給源と、
前記接続端子の電圧を容量素子を介して監視しその電圧低下に応じて検出信号を出力する電圧変化検出回路と、
この電圧変化検出回路からの検出信号に応じて前記破壊用キャパシタを切替接続するための制御回路乃至素子とを、それぞれ同一半導体基板上に形成し、
前記制御回路乃至素子は、通常状態において、前記電力供給源の電荷を前記破壊用キャパシタに蓄積し、前記電圧変化検出回路が前記電力供給源の電圧変化を検出した場合は、前記破壊用キャパシタの電荷を前記破壊回路に供給するよう切替動作することを特徴とする自己破壊型半導体装置。
【請求項２】
請求項１記載の自己破壊型半導体装置において、
電力供給源は、半導体集積回路の重要部分を光学的に遮蔽するように配置することを特徴とする自己破壊型半導体装置。
【請求項３】
請求項１記載の自己破壊型半導体装置において、
電源供給源は、正極集電体、正極、固体電解質、負極、負極集電体を積層して構成する薄型の電力供給源であることを特徴とする自己破壊型半導体装置。
【請求項４】
請求項１記載の自己破壊型半導体装置において、
制御回路乃至素子としてマイクロメカニカルスイッチを用い、このマイクロメカニカルスイッチを同一半導体基板上に形成することにより実現することを特徴とする自己破壊型半導体装置。
【請求項５】
請求項１記載の自己破壊型半導体装置において、
破壊回路は、半導体集積回路の一部信号配線経路にヒューズまたはアンチヒューズを設けることにより形成し、このヒューズまたはアンチヒューズに破壊用キャパシタに蓄積された電荷を印加することにより、一部信号配線経路を破壊することを特徴とする自己破壊型半導体装置。
【請求項６】
請求項１記載の自己破壊型半導体装置において、
破壊回路は、破壊用キャパシタに蓄積された電荷を少なくとも１つのワード線に印加することにより、不揮発性メモリ素子に記憶された一部データビットを消去してメモリ内容を破壊することを特徴とする自己破壊型半導体装置。
【請求項７】
請求項１記載の自己破壊型半導体装置において、
半導体集積回路は、ＩＣカードに搭載するＩＣチップであることを特徴とする自己破壊型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するもので、機密性の高い重要な情報を記憶および処理する機能を傭えた半導体装置に係わり、特には半導体集積回路のメモリ内容の改ざんに対するセキュリティー技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路（Large-Scale Integrated Circuit,LSI）が形成されている半導体装置のその集積回路の機能、動作方法、回路方式、回路パタン、記憶データなどを解析するため、従来より、図７に示すように、半導体装置に設けられている外部接続用の電極パッド７に探査用電源を接続し、電気信号を供給してＬＳＩテスターなどで端子の信号の入出力を測定する方法がある。
【０００３】
また、それらの解析のため、半導体装置表面より光学顕微鏡などの形状認識装置を用いて、回路ブロック構成や、回路パタンそのものを観察し、さらに一歩進んで、外部接続用端子７に現れない集積回路内部の配線上で観測する方法がある。
したがって、現行のＩＣカード１３においては、ＩＣモジュール１１を開放・解剖し、ＩＣチップ１２内部の情報を読み出し、さらにメモリ内容を解析して改ざんすることが可能であり、セキュリテイーの観点から問題である。
【０００４】
図７は、現行のＩＣカード１３におけるＩＣモジュール１１の構成例を示しており、同図において、（ａ）はＩＣカード１３に搭載された半導体集積回路における回路ブロック配置を示す平面図、（ｂ）は断面図、（ｃ）はＩＣモジュール搭載例を示す断面図である。
【０００５】
図７（ｃ）に示すように、カード厚０．７６ｍｍのＩＣカード１３には、ホットメルト接着剤３４により、ＩＣモジュール１１が搭載されている。
この場合、ＩＣモジュール１１は、接触型ＩＣカードの電極に当たるコンタクトパターン３５を形成したガラスエポキシ基板３６に、ＩＣチップ１２がダイボンディングされ、金ワイヤー３７によって、引き出し電極パッド７と各コンタクトパターン３５とがワイヤーボンディングされた後、モールド樹脂３８により封止された構造をしている。
【０００６】
図７（ａ）に示すように、ＩＣチップ１２の上には、データメモリとして不揮発性メモリであるＥＥＰＲＯＭ（Electrically Erasable Programable Read Only Memory）１４、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路１５、読み出し専用メモリであるＲＯＭ１６、演算や制御を行う中央演算処理部であるＣＰＵ（Central Processing Unit ）１７が配置されている。
【０００７】
さらに、一時蓄え用のメモリとしてのランダムアクセスメモリであるＲＡＭ１８、さらにセキュリティー認証用マイクロプロセッサＭＰＵ１９、および外部接続用の端子への引き出し電極パッド７が配置されている。
そして、これら周辺には、データバスおよび電源供給用の電極配線（図示せず）が施されている。
【０００８】
このようなＩＣカード１３に搭載されたＥＥＰＲＯＭ１４やＲＯＭ１６および認証用ＭＰＵ１９には、通信の際に必要なプロトコル、認証用の番号コード、使用金額、残り度数などの種々の重要なデータが格納されている。
そのため、これらのコードやデータ類、さらには半導体装置を構成する回路ブロック、回路パタンなどの情報は、ＩＣカードの偽造・改ざんを防止する観点から、第三者によって読み出されることを阻止する必要がある。
【０００９】
しかしながら、上記図７に示すような半導体装置においては、上部からの観測によって回路構成ブロックを始め、ＥＥＰＲＯＭ１４やＲＯＭ１６および認証用ＭＰＵ１９の配置を見ることができ、その上、電子ビームを用いたプロービング測定により、メモリ素子の内容を容易に読み出したり、セキュリティー認証用ＭＰＵ１９をトリガー暴走させて誤動作させ、認証プロセスそのものをスキップさせたりすることが可能であった。
【００１０】
そこで、従来、本体ケースの開放を検出するセンサー（光センサー、太陽電池など）と、このセンサー検出信号に応答してオン動作するスイッチング回路と、半導体集積回路に対して前記スイッチング回路を介して逆極性に接続された集積回路破壊用電池とを傭えた自己破壊型ＩＣモジュールが提案された。
【００１１】
上記構成によれば、原理的には、集積回路のメモリ内容を改ざんしようとして本体ケースを開けると、これがセンサーにより検出され、この検出信号によりスイッチング回路がオン動作する。
これに伴って、集積回路破壊用電池から集積回路に逆バイアスが印加され、集積回路が破壊されることになり、改ざんを不可能とするものとなっていた。
【００１２】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体装置では、光センサーや太陽電池などをセンサーとして用いた場合、これらセンサーが反応しない波長領域の光源しかない（写真現像の場合のような）暗室で開放の作業を行えば、センサーの機能を実質的に停止させることが可能であり、改ざんを確実に阻止できないという問題点があった。
【００１３】
なお、解剖を検出するセンサーとしては、他にＩＣモジュールを構成する容器内壁に微細な導電路を巻き線構造で設け、容器の破壊・貫入による断線を検出する形態も提案されているが、このようなセンサーでは常に電流を流し続ける必要があり、ＩＣカードに搭載可能な薄型電池の容量密度では長時間動作させることが困難である。
【００１４】
また、薄型の破壊用電力供給源をステープラー（ホッチキス）貫通などにより予め短絡させてしまえば、半導体集積回路部分の破壊無しに解剖を行うことが可能である。
しかも、ＣＭＯＳ回路技術で集積回路を構成した場合は、逆極性電圧を印加しても必ずしもＩＣの破壊は起こらない。
【００１５】
さらに、ＩＣカードに搭載可能な薄型リチウム電池を用いた場合、リチウム電池の内部抵抗が非常に高いため、一時に大電流を流して集積回路を破壊しようとしても、電池の内部抵抗による電圧降下により必要電圧が得られないという問題もあった。
本発明はこのような課題を解決するためのものであり、半導体集積回路のメモリ内容への改ざん行為を確実に阻止できることを目的とする自己破壊型半導体装置を提供することを目的としている。
【００１６】
【課題を解決するための手段】
このような目的を達成するために、本発明による半導体装置は、破壊回路により自己破壊を行うための電荷を蓄積しておく１つ以上の破壊用キャパシタを集積回路と同一半導体基板上に形成して、電力供給源から制御回路乃至素子を介して電荷を供給しておき、この電力供給源の電圧変化に応じて制御回路乃至素子を切替接続することにより破壊用キャパシタに蓄積した電荷を破壊回路に印加するようにしたものである。
また、電源供給源を、半導体集積回路の重要部分を光学的に遮蔽するように配置するようにしたものである。
【００１７】
したがって、半導体集積回路のメモリ内容を改ざんしようとして、電力供給源を外そうとすると、これが検出されて破壊用キャパシタに蓄積された電荷が破壊回路に印加され、改ざんしようとする集積回路の一部配線ないし必須メモリデータが破壊され、改ざんが阻止される。
また、電力供給源により半導体集積回路の重要部分が光学的に遮蔽され、光学的観察を回避することができ、表面観察のため、遮蔽に用いられている電力供給源をＩＣチップより取り外した場合は、半導体集積回路そのものが破壊されて、改ざんが阻止される。
【００１８】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は本発明の第１の実施の形態である自己破壊型半導体装置の回路ブロック構成図である。
半導体基板９上の集積回路１には、前述した図７に示すように、本来のＩＣカード機能に必要なメモリ素子１４，１６、および制御用の中央演算処理素子１７，１９が形成されているが、ここでは省略している。
【００１９】
本発明では、以上の構成に加えて、暗号コードや認証コードなど、特に重要な情報を記憶しているメモリ素子１４には、破壊回路２として、別系統のメモリ情報を破壊する破壊回路、あるいは信号配線経路にヒューズ・アンチヒューズを設けた破壊回路が付加されており、さらに半導体基板９上には、破壊用キャパシタ３、制御用回路乃至素子４、および電圧変化検出回路５が形成されている。
【００２０】
そして、電圧変化検出回路５により端子電圧が常時監視されている端子に、薄型の電力供給源６（現行のリチウム一次電池では、電圧３．６Ｖで厚さ０．１ｍｍ）が接続配置されている。
【００２１】
以下では、この破壊回路２について、具体例を参考に説明する。
例えば、フラッシュＥＥＰＲＯＭ１４をメモリ素子として利用している場合、そのメモリ情報を消去するには、１２〜１５Ｖの電圧が必要であり、そのような高電圧を発生させる消去用の昇圧回路がＥＥＰＲＯＭ１４の周辺回路１５として形成されている。
【００２２】
したがって、破壊回路２としては、本来のＩＣ機能で用いる消去用昇圧回路１５（図７参照）に制御回路乃至素子４によりスイッチング接続することにより併用してもよいし、それとは別個に追加配置してもよい。
あるいは、薄型の電力供給源６を直列接続して数層重ねることにより、必要とする電圧を発生させ、この電力により破壊用キャパシタ３に電荷を蓄積するようにしてもよい。
【００２３】
フラッシュＥＥＰＲＯＭでは、２層ポリシリコンにより構成される制御ゲートからなるワード線に対して、パルス的に１２〜１５Ｖの電圧を印加すると、容量結合された浮遊ゲート電極へ基板から電子が注入され、全ビットが等しく「１」または「０」と書き換えられる。
こうして、メモリ情報を破壊することもできる。
【００２４】
また、強誘電体メモリ素子が不揮発性メモリとして搭載されている場合、消去用の電圧は５Ｖ程度と低いので、２つ以上の直列接続された電力供給源６より、電荷を蓄積した大容量の破壊用キャパシタ３を直接接続するなど、より簡便に破壊回路２を構成することも可能である。
【００２５】
いずれにせよ、本発明では、このような破壊回路２を駆動するための電力供給源６として、半導体基板９上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。
このキャパシタ３には、通常動作状態において、制御回路乃至素子４を介して電力供給源６が接続されており、電力供給源６の出力電圧は、容量結合性の電圧変化検出回路５により、随時、監視されている。
【００２６】
なお、破壊用キャパシタ３は、半導体基板９上に形成した熱酸化膜（Ｓｉ０2 ）を絶縁膜として利用する構造にし、大容量のものとするのが望ましい。
というのは、熱酸化膜の場合、そのリーク電流が極めて少ないなどの特徴が利用でき、エネルギー密度の小さな薄型の電力供給源６によってキャパシタ３に大量の電荷を蓄積でき、しかもリークによるエネルギー消費が少なくできるからである。
【００２７】
盗賊団が、ＩＣチップ１２の改ざんを目的として、電力供給源６を外しにかかった場合、容量結合性の電圧変化検出回路５によりその電圧変化が検出され、電圧変化検出回路５からの検出信号によりオン動作した制御回路乃至素子４を介して、破壊用キャパシタ３の電力が上記破壊回路２に印加される。
【００２８】
そのため、改ざんしようとする集積回路１のメモリ情報が破壊される。
メモリ破壊のレベルは、電力供給源６の電圧に応じて、単にメモリ情報を消去するレベルから、集積回路内の信号配線路に内蔵したヒューズまたはアンチヒューズを切断することで、集積回路１そのものを破壊するというレベルまであり得る。
【００２９】
図２は本発明の自己破壊型半導体装置の基本構成を示しており、（ａ）は平面図、（ｂ）は断面図である。
半導体基板９上には、図２（ａ）に示されているように、従来のＩＣカード機能用のデータメモリ部（ＥＥＰＲＯＭあるいは強誘電体メモリ素子などで構成）１４、プログラムメモリ部（ＲＯＭなどで構成）１６、それらの一時蓄え用のメモリ部（ＲＡＭなどで構成）１８、およびそれらのデータ処理演算用の中央演算処理部（ＣＰＵなどで構成）１７が形成されている。
【００３０】
これに加え、破壊用キャパシタ３、制御回路乃至素子４、および電圧変化検出回路５が形成され、自己破壊型の集積回路８が構成されている。
このような自己破壊型の集積回路８が形成された半導体基板９は、ＩＣカード１３としての動作に必要な８つの電極パッド７に加え、電力供給源６と接続するための電極パッド１０が新たに２つ（コンタクトペア）追加されている。
【００３１】
ここで、薄型の電力供給源６は、図２（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封入口材２６により熱溶着封止されている。
電力供給源の接続リード２８と、電力供給源接続用電極パッド１０は、バンプ２７により接続されている。
【００３２】
電力供給源６の搭載方法には、図２（ａ）に示すように、ＩＣチップ１２に並列に配置することも可能である。
また、表面側を電極基体により遮蔽するフェースダウンのフリップチップ実装をする場合には、裏面観察を阻止するために、図２（ｂ）に示すように裏面側に接着フィルム２０を介して搭載することもできる。
【００３３】
さらに、図３に示すように、光学的な表面観察を阻止する目的であれば、接着フィルム２０を介して、ＩＣチップ１２の素子形成側表面に搭載する方法もある。
同図において、（ａ）は平面図、（ｂ）は断面図であり、図２と同等部分には同一符号を付してある。
【００３４】
なお、現行のリチウム一次電池を電力供給源６として利用する場合、ＩＣチップ１２の厚さが０．０５ｍｍ、電池厚さが０．１ｍｍであるので、ＩＣカード１３の厚さ０．７６ｍｍを越えない条件のもとで、電力供給源６としてリチウムー次電池を５層重ね（３．６×５＝１８Ｖ）しても、合計０．５５ｍｍ（＝０．１ｍｍ×５＋０．０５ｍｍ）程度に納めることが可能である。
【００３５】
次に、図４を参照して、本発明の第２の実施の形態について説明する。
搭載する薄型の電力供給源６の容量に限りがあることから、制御回路乃至素子４としては、できる限り消費電力の小さいものが望ましい。
通常、制御回路乃至素子４は、トランジスタを組み合わせて構成する半導体スイッチが一般的であるが、この場合、オフ時のサブスレッショルド電流リークによる電力消費を低減することが大きな課題である。
【００３６】
本発明では、そのような低消費電力の制御回路乃至素子４として、可動部を有する微小機械素子の一種で、静電引力を利用して接点の開閉を行うマイクロメカニカルスイッチを用いることも可能である。
図４に、そのような静電引力で接点の開閉を行うマイクロメカニカルスイッチの一例を示す。同図において、（ａ）は断面図、（ｂ）は平面図である。
【００３７】
図４（ａ）に示すように、マイクロメカニカルスイッチには、可動吸引電極４７は、支持梁４８および接続用電極４９ａを通して設置されている。
固定吸引電極５０に電圧を印加しない場合、可動接点電極５１は支持梁４８の弾性力（上向き）により、固定接点電極５２ｂ，５２ｃ側に押しつけられている。
【００３８】
この結果、ＣＯＭＭ入力端子５３は、出力２端子５４ｂと導通している。
なお、固定接点電極５２ｂ，５２ｃは、接点電極支持部５５により支持され、それぞれ接続用電極４９ｂ，４９ｃを介してＣＯＭＭ入力端子５３および出力２端子５４ｂに電気的に接続されている。
また、可動接点電極５１は、絶縁膜５７により支持梁４８と電気的に絶縁されているとともに、機械的に支持梁４８に固定されている。
【００３９】
可動接点動作用電源端子５６から固定吸引電極５０に電圧を印加すると、固定吸引電極５０と可動吸引電極４７との間に働く静電引力により、支持梁４８は下がる。
すると、可動接点電極５１は固定接点電極５２ｂ，５２ｃ側から離れ、反対側の固定接点電極５２ａ，５２ｄ側に押しつけられる。
この結果、可動接点電極５１を介して、ＣＯＭＭ入力端子５３が出力１端子５４ａと導通する。
【００４０】
固定吸引電極５０への電圧印加を停止すると、支持梁４８の弾性力により、可動接点電極５１は上方に移動する。
この結果、再び可動接点電極５１は、固定接点電極５２ｂ，５２ｃ側に押しつけられ、ＣＯＭＭ入力端子５３は出力２端子５４ｂと導通する。
このようにして、マイクロメカニカルスイッチにより、電流経路の切換が行われる。
【００４１】
次に、図５を参照して、本発明の第３の実施の形態について説明する。
本発明において、破壊回路２の構成は、ＩＣチップ１２の再利用を回避するのに重要である。
本発明では、破壊用キャパシタ３に蓄積された電力を用いて、ヒューズあるいはアンチヒューズを含んだ一部回路を破壊することにより、確実に集積回路の機能を破壊する。
【００４２】
破壊すべき回路としては、図５に示すように、ＩＣチップ１２の動作において最も重要なＲＯＭブート回路の読み出し回路などが一例として考えられる。
図５（ａ）では、読み出し回路のアドレス信号のデコーダ入出力線部分、例えば信号線ＣA0，ＣA1，ＣA2、ＣA3、ＲA0，ＲA1，ＲA2、ＲA3の一部にアンチヒューズ３９を設けて、破壊回路２を構成している。
【００４３】
図５（ｂ）に、各セル部分におけるセル構成の平面パタン図を示す。
行デコーダ４０の入出力は、各セル１００〜１３３を構成するセルトランジスタのゲート電極を構成しているポリシリコンのワード線を介して行われており、これに垂直に第１層Ａｌによるビット線４３（Ｂ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ）が走っている。
ここでは、行デコーダ４０のゲートＧR1の信号入出力線ＲA1の部分に薄い酸化膜によるアンチヒューズ３９（図中「×」印）を設けてある。
【００４４】
図６はアンチヒューズの構造を示しており、（ａ）は平面パタン図、（ｂ）はＡ−Ａ’断面図である。
図６（ｂ）に示すように、通常、Ｐ型のＳｉ半導体基板上に素子分離絶縁膜（ＬＯＣＯＳ）４６により絶縁された状態で、ポリシリコンのワード線４２が走る。
アンチヒューズ３９は、素子分離絶縁膜４６を一部形成せず、そこに薄いゲート酸化膜３９ａを形成した後、燐を高濃度に打ち込むことで、Ｎ＋拡散層４５を設け、これをグランドとする。
【００４５】
このゲート酸化膜３９ａで絶縁されたＮ＋拡散層４５上を走るポリシリコンのワード線４２に、電力供給源６からの電荷を蓄積した大容量の破壊用キャパシタ３から電圧を印加すると、ゲート酸化膜３９ａが絶縁破壊され、ワード線４２が基板と短絡する。
この結果、このワード線４２を用いる行デコーダ４０によりアドレッシングされる全てのセル（セル１０１，１１１，１２１，１３１）が読み出し不能となり、ＲＯＭの読み出しが確実に阻止される。
【００４６】
なお、ゲート酸化膜３９ａの膜厚として８ｎｍを用いると、その絶縁溶融破壊には２０ＭＶ／ｃｍもの高電界が必要となる。
この場合、破壊に必要な電圧は１６Ｖとなり、薄型のリチウムー次電池を電力供給源６として用いる場合は、３．６Ｖ×５段＝１８Ｖであるので、４〜５段程直列接続して配置し、この電力を大容量の破壊用キャパシタ３に蓄積することにより、十分な破壊用電力が得られる。
【００４７】
あるいは、信号入出力線ＲA1として動作しているポリシリコンのワード線４２の一部を細線化することにより、その部分をヒューズとすることもできる。
すなわち、その信号線に、電荷を蓄積した大容量の破壊用キャパシタ３より大電流を流し、ポリシリコン配線の細線化した部分を熱溶融により飛散させる。
こうして、信号入出力線ＲA1の途中に設けたヒューズ部分を断線させることで、ＲＯＭブート回路の読み出し回路を破壊させることもできる。
【００４８】
【発明の効果】
以上説明したように、本発明は、破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタを集積回路と一体に設け、通常、これとは別体の電源供給源から接続端子および制御回路乃至素子を介して破壊用キャパシタに電荷を蓄積するものとし、集積回路のメモリ内容を改ざんする目的で電源供給源を外した場合は、その接続端子間電圧の変化に応じて、制御回路乃至素子を切換動作させることにより、破壊用キャパシタの電荷を破壊回路に供給するようにしたものである。
したがって、従来のように、光センサーを用いた場合と比較して、光センサーが動作しない暗室などで改ざん行為を行った場合でも、改ざん行為に不可欠な電源供給源の取り外しが検出され、破壊回路が確実に動作して、メモリ情報の一部破壊や一部信号配線の断線により改ざん行為を確実に阻止できる。
【００４９】
また、電源供給源を半導体集積回路の重要部分を遮蔽するように配置したので、光学的観察を回避することができる。特に、表面観察のためには、遮蔽に用いている電力供給源をＩＣチップより取り外す必要があるが、そのような行為は、これまで詳しく説明してきたように改ざんしようとする半導体集積回路そのものを破壊してしまうので、半導体集積回路のメモリ内容の改ざん行為を確実に防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による自己破壊型半導体装置の回路ブロック構成図である。
【図２】図１の配置構成例を示す平面図および断面図である。
【図３】図１の他の配置構成例を示す平面図および断面図である。
【図４】制御回路乃至素子の構成例を示す断面図および平面図である。
【図５】アンチヒューズ用いた破壊回路の構成例を示す説明図である。
【図６】アンチヒューズの構成例を示す説明図である。
【図７】一般的なＩＣカードの構成例を示す説明図である。
【符号の説明】
１…半導体集積回路、２…破壊回路、３…破壊用キャパシタ、４…制御回路乃至素子、５…電圧変化検出回路、６…電力供給源、７…外部接続用電極、８…自己破壊機能を有する半導体集積回路、９…半導体基板、１０…電力供給源接続用電極パッド、１１…ＩＣモジュール、１２…ＩＣチップ、１３…ＩＣカード（プラスチックケース）、１４…データメモリ（ＥＥＰＲＯＭなど）、１５…周辺回路、１６…プログラムメモリ（ＲＯＭなど）、１７…中央演算処理部（ＣＰＵ）、１８…ランダムアクセスメモリ（ＲＡＭなど）、１９…認証用マイクロプロセッサ（ＭＰＵ）、２０…接着フィルム、２１…正極集電体兼端子板、２２…正極、２３…固体電解質、２４…負極、２５…負極集電体兼端子板、２６封止材、２７…バンプ、２８…接続リード、３３…後段増幅回路、３４…ホットメタル接着剤、３５…コンタクトパターン、３６…ガラスエポキシ基板、３７…金ワイヤ、３８…モールド樹脂、３９…アンチヒューズ、３９ａ…ゲート酸化膜、４０…行デコーダ、４１…列デコーダ、４２…ワード線（ポリシリコン）、４３…ビット線（Ａｌ）、４４…拡散層、４５…Ｎ＋拡散層（アンチヒューズ）、４６…素子分離絶縁膜（ＬＯＣＯＳ）、１０１〜１３３…セル、４７…可動吸引電極、４８…支持梁、４９ａ〜４９ｃ…接続用電極、５０…固定吸引電極、５１…可動接点電極、５２ａ〜５２ｄ…固定接点電極、５３…ＣＯＭＭ入力端子、５４ａ…出力１端子、５４ｂ…出力２端子、５５…接点電極支持部、５６…可動接点動作用電源端子、５７…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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