(57)【特許請求の範囲】
【請求項１】
複数のデータを記憶する複数のメモリセルを有するメモリセルアレイと、
複数のコマンドを入力し、前記メモリセルのテストを行うテストモードにおいて、前記入力されたコマンドを保持して前記コマンドの入力を拒否するように前記コマンドを制御するコマンド制御部と、
複数のアドレスを入力し、前記テストモードにおいて、前記入力されたアドレスを保持して前記アドレスの入力を拒否するように前記アドレスを制御するアドレス制御部と、
前記コマンド制御部から出力された前記コマンドと前記アドレス制御部から出力された前記アドレスとに基づいて、前記複数のデータを連続的に読み出す記憶部とを含む
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項２】
請求項１に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
更に、
前記テストモードにするためのテストモード信号を設定するテスト回路を含む
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項３】
請求項２に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
前記コマンド制御部は、前記テストモード信号に従って、前記入力されたコマンドを保持し、
前記アドレス制御部は、前記テストモード信号に従って、前記入力されたアドレスを保持する
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項４】
請求項１乃至３のいずれか一項に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
前記記憶部は、前記コマンドから前記メモリセルの読み出しを可能とする内部コマンドを設定するコマンドデコーダを備え、
前記記憶部は、前記内部コマンドと前記アドレスとに基づいて、前記複数のデータを連続的に読み出す
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項５】
請求項４に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
前記記憶部は、
前記アドレスと、前記コマンドデコーダから出力された前記内部コマンドとを入力し、前記アドレスと前記内部コマンドとに基づいて、前記メモリセルアレイから特定の前記メモリセルを選択するための選択信号を設定するカウンタと、
前記選択信号に応答して、前記メモリセルを選択し、前記選択されたメモリセルに記憶された前記複数のデータを読み出すアドレスデコーダとを更に備える
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項６】
請求項５に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
更に、
前記カウンタにより設定された前記選択信号を前記アドレスデコーダに出力させるための制御クロック信号を設定する制御クロック回路を含む
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項７】
請求項５又は６に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
前記カウンタは、前記制御クロック信号に従って、前記アドレスデコーダに前記選択信号を出力し、
前記アドレスデコーダは、前記選択信号に応答して、前記メモリセルを選択し、前記選択されたメモリセルに記憶された前記複数のデータを連続的に読み出す
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項８】
請求項１乃至７のいずれか一項に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
更に、
前記コマンド及び前記アドレスを入力するための入力クロック信号を設定する入力クロック回路を含み、
前記コマンド制御部は、前記入力クロック信号に従って前記コマンドを入力し、
前記アドレス制御部は、前記入力クロック信号に従って前記アドレスを入力する
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項９】
請求項１乃至８のいずれか一項に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
更に、
前記コマンドと前記アドレスとが入力され、読み出された前記複数のデータが出力される入出力バッファを含む
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【請求項１０】
請求項９に記載のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、
前記コマンド制御部は、前記入力クロック信号に従って前記入出力バッファからの前記コマンドを入力し、
前記アドレス制御部は、前記入力クロック信号に従って前記入出力バッファからの前記アドレスを入力する
シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式に関し、特に入力サイクルが簡素化されるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式に関する。
【０００２】
【従来の技術】
一般的なマルチプレクサは、複数の信号を１つのチャンネルで多重化する装置であり、多重化装置あるいはデータセレクタともいう。また、一般的なマルチプレクサは、複数の入力段と単一の出力段から構成され、入力段に入力された信号を順次切り換えて出力したり、入力された信号を一次的に記憶して、記憶された信号のうち１つを選択して出力したりする装置である。代表的なマルチプレクサとしてアドレスマルチプレクサがある。
【０００３】
アドレスマルチプレクサは、アドレスバスに複数のアドレスの情報を時分割で乗せて送るものである。また、アドレスマルチプレクサとしてシリアルアクセス機能付きアドレスマルチプレクサメモリがある。シリアルアクセスとは、読み出しを開始したいアドレスを指定した後、外部クロック信号に同期してデータを連続して読み出す（アクセス）ことをいう。クロック信号に同期して連続してデータを読み出す場合、クロック信号毎にアドレスを指定する必要はない。通常、シリアルアクセス機能を用いたアドレスマルチプレクサのテスト方式は、半導体メモリの不良ビットを検知（テスト）するとき、コマンド及びアドレスを入力することにより、メモリセルに記憶されたデータを読み出すことで行われている。
【０００４】
コマンドとは、チップの動作を決める命令のことである。コマンドを入力することにより、メモリセルに記憶されたデータを読み出すことや、メモリセルにデータを書き込むこと、メモリセルに記憶されたデータを消去することが可能となる。
【０００５】
しかし、シリアルアクセス機能付きアドレスマルチプレクサメモリの適用製品において、半導体メモリの不良ビットを検知（テスト）するとき、コマンド及びアドレスを必要とされるサイクル数に分けて入力しなければメモリセルのデータを読み出すことができない。
【０００６】
従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を図７に示す。
【０００７】
図７は、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を示すブロック図である。
【０００８】
図７に示されるように、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、Ｉ／Ｏ０〜Ｉ／ＯＰ（Ｐは任意の定数）の入出力バッファ１０２（又は、単に入出力バッファ１０２）、コマンドレジスタ制御回路１０３、アドレスレジスタ制御回路１０４、コマンド及びアドレス入力制御クロック回路１０５、アドレスレジスタインクリメント制御クロック回路１０６、コマンド制御部１１５、アドレス制御部１１６、記憶部１１７、メモリセル１１３から構成されている。コマンド制御部１１５は、コマンドレジスタＣＲＩ１０７（Ｉ＝１〜Ｎ）から構成されている。アドレス制御部１１６は、アドレスレジスタＡＲＪ１０９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲＭ＋Ｋ１１１（Ｋ＝１〜Ｌ）から構成されている。記憶部１１７は、コマンドデコーダ１０８、カウンタＣＪ１１０（Ｊ＝１〜Ｍ）、アドレスデコーダ１１２から構成されている。ここで、Ｌ、Ｍ、Ｎは任意の整数である。
【０００９】
メモリセルアレイ１１３は、ビット線及びワード線の交点にマトリクス状に配置され、データを記憶するメモリセルを有する。
【００１０】
入出力バッファ１０２には、入出力信号である信号Ｉ／Ｏ０〜Ｉ／ＯＰ（または、Ｉ／Ｏ０〜Ｉ／ＯＰと称す）が入力される。信号Ｉ／Ｏ０〜Ｉ／ＯＰには、入力信号であるコマンドに対応するＮ個のコマンド値、アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）個のアドレス値と、出力信号である出力データ（メモリセルに記憶されたデータ）とが含まれる。Ｎ個のコマンド値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１コマンド値〜第Ｎコマンド値は、コマンド値の順番（１〜Ｎ）に対応するコマンドレジスタＣＲ１１０７〜コマンドレジスタＣＲＮ１０７に出力される。また、Ｍ個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するアドレスレジスタＡＲ１１０９〜アドレスレジスタＡＲＭ１０９に出力される。更に、（Ｍ＋Ｌ）個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレス値の順番｛（Ｍ＋１）〜（Ｍ＋Ｌ）｝に対応するアドレスレジスタＡＲＭ＋１１１１〜アドレスレジスタＡＲＭ＋Ｌ１１１に出力される。
【００１１】
コマンドレジスタ制御回路１０３は、コマンドレジスタＣＲＩ１０７が入出力バッファ１０２からコマンド値を取り込む準備をする（コマンド値の入力許可状態）ための許可信号であるコマンドレジスタ制御信号１０３ａを設定し、コマンドレジスタＣＲ１１０７〜コマンドレジスタＣＲＮ１０７に出力する。
【００１２】
アドレスレジスタ制御回路１０４は、アドレスレジスタＡＲＪ１０９、アドレスレジスタＡＲＭ＋Ｋ１１１が入出力バッファ１０２からアドレス値を取り込む準備をする（アドレス値の入力許可状態）ための許可信号であるアドレスレジスタ制御信号１０４ａを設定し、アドレスレジスタＡＲ１１０９〜アドレスレジスタＡＲＭ１０９、アドレスレジスタＡＲＭ＋１１１１〜アドレスレジスタＡＲＭ＋Ｌ１１１に出力する。
【００１３】
コマンド及びアドレス入力制御クロック回路１０５は、コマンドレジスタＣＲＩ１０７が入出力バッファ１０２からコマンド値を、アドレスレジスタＡＲＪ１０９、アドレスレジスタＡＲＭ＋Ｋ１１１が入出力バッファ１０２からアドレス値を取り込むための制御信号であるコマンド及びアドレス入力制御クロック信号１０５ａを設定する。コマンド及びアドレス入力制御クロック信号１０５ａは、コマンド及びアドレス入力制御クロック回路１０５によりコマンドレジスタＣＲ１１０７〜コマンドレジスタＣＲＮ１０７、アドレスレジスタＡＲ１１０９〜アドレスレジスタＡＲＭ１０９、アドレスレジスタＡＲＭ＋１１１１〜アドレスレジスタＡＲＭ＋Ｌ１１１に出力される。
【００１４】
アドレスレジスタインクリメント制御クロック回路１０６は、メモリセルアレイ１１３から特定のメモリセルを選択するためのアドレスレジスタインクリメント制御クロック信号１０６ａを設定し、カウンタＣ１１１０〜カウンタＣＭ１１０に出力する。
【００１５】
コマンドレジスタＣＲＩ１０７は、上述したように、コマンドレジスタＣＲ１１０７〜コマンドレジスタＣＲＮ１０７を有している。コマンドレジスタＣＲＩ１０７は、コマンドレジスタ制御回路１０３から出力されたコマンドレジスタ制御信号１０３ａにより、入出力バッファ１０２からのコマンド値を取り込むための入力許可状態になる。入力許可状態にあるコマンドレジスタＣＲＩ１０７には、コマンド及びアドレス入力制御クロック回路１０５から出力されたコマンド及びアドレス入力制御クロック信号１０５ａにより、入出力バッファ１０２からコマンド値が取り込まれる。ここで、コマンドレジスタＣＲ１１０７に第１コマンド値、コマンドレジスタＣＲ２１０７に第２コマンド値、…、コマンドレジスタＣＲＮ１０７に第Ｎコマンド値が取り込まれる。取り込まれた第１コマンド値〜第Ｎコマンド値は、コマンドデコーダ１０８に出力される。
【００１６】
アドレスレジスタＡＲＪ１０９は、上述したように、アドレスレジスタＡＲ１１０９〜アドレスレジスタＡＲＭ１０９を有している。アドレスレジスタＡＲＪ１０９は、アドレスレジスタ制御回路１０４から出力されたアドレスレジスタ制御信号１０４ａにより、入出力バッファ１０２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＪ１０９には、コマンド及びアドレス入力制御クロック回路１０５から出力されたコマンド及びアドレス入力制御クロック信号１０５ａにより、入出力バッファ１０２からアドレス値が取り込まれる。ここで、アドレスレジスタＡＲ１１０９に第１アドレス値、アドレスレジスタＡＲ２１０９に第２アドレス値、…、アドレスレジスタＡＲＭ１０９に第Ｍアドレス値が取り込まれる。取り込まれた第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するＣ１１１０〜カウンタＣＭ１１０に出力される。
【００１７】
アドレスレジスタＡＲＭ＋Ｋ１１１は、上述したように、アドレスレジスタＡＲＭ＋１１１１〜アドレスレジスタＡＲＭ＋Ｌ１１１を有している。アドレスレジスタＡＲＭ＋Ｋ１１１は、アドレスレジスタ制御回路１０４から出力されたアドレスレジスタ制御信号１０４ａにより、入出力バッファ１０２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＭ＋Ｋ１１１には、コマンド及びアドレス入力制御クロック回路１０５から出力されたコマンド及びアドレス入力制御クロック信号１０５ａにより、入出力バッファ１０２からアドレス値が取り込まれる。ここで、アドレスレジスタＡＲＭ＋１１１１に第Ｍ＋１アドレス値、アドレスレジスタＡＲＭ＋２１１１に第Ｍ＋２アドレス値、…、アドレスレジスタＡＲＭ＋Ｋ１１１に第Ｍ＋Ｋアドレス値が取り込まれる。取り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレスデコーダ１１２に出力される。
【００１８】
コマンドデコーダ１０８は、コマンドレジスタＣＲＩ１０７からＮ個のコマンド値を入力し、チップの内部の動作を決める内部コマンドを決定する回路である。シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、決定された内部コマンドにより、メモリセルの読み出しが可能となる。このコマンドデコーダ１０８には、コマンドレジスタＣＲ１１０７から第１コマンド値、コマンドレジスタＣＲ２１０７から第２コマンド値、…、コマンドレジスタＣＲＮ１０７から第Ｎコマンド値が入力される。コマンドデコーダ１０８は、入力された第１コマンド値、第２コマンド値、…、第Ｎコマンド値に基づいて内部コマンドを決定し、決定された内部コマンドをカウンタＣ１１１０〜カウンタＣＭ１１０に出力する。
【００１９】
カウンタＣＪ１１０は、上述したように、カウンタＣ１１１０〜カウンタＣＭ１１０を有している。カウンタＣＪ１１０は、アドレスレジスタＡＲＪ１０９から出力されたアドレス値と、コマンドデコーダ１０８から出力された内部コマンドとが入力される。ここで、カウンタＣ１１１０に第１アドレス値、カウンタＣ２１１０に第２アドレス値、…、カウンタＣＭ１１０に第Ｍアドレス値が入力される。カウンタＣＪ１１０は、入力されたアドレス値、入力された内部コマンドに基づいて、アドレスデコーダ１１２がメモリセルアレイ１１３から特定のメモリセルを選択するための選択信号を決定する。ここで、カウンタＣ１１１０は第１アドレス値と内部コマンドから第１選択信号、カウンタＣ２１１０は第２アドレス値と内部コマンドから第２選択信号、…、カウンタＣＭ１１０は第Ｍアドレス値と内部コマンドから第Ｍ選択信号を決定する。カウンタＣＪ１１０は、アドレスレジスタインクリメント制御クロック回路１０６から出力されたアドレスレジスタインクリメント制御クロック信号１０６ａに応答して、決定された第１選択信号、第２選択信号、…、第Ｍ選択信号をアドレスデコーダ１１２に出力する。
【００２０】
アドレスデコーダ１１２は、カウンタＣＪ１１０から出力された選択信号（第１選択信号、第２選択信号、…、第Ｍ選択信号）とアドレスレジスタＡＲＭ＋Ｋ１１１から出力されたアドレス値（第Ｍ＋１アドレス値、第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス値）を入力する。アドレスデコーダ１１２は、選択信号に応答して、メモリセルアレイ１１３から対象となるメモリセルを選択し、選択されたメモリセルに記憶されたデータを読み出す。読み出されたデータは、アドレスレジスタＡＲＭ＋Ｋ１１１に取り込まれ、入出力バッファ１０２のＩ／Ｏ０〜Ｉ／ＯＰに出力される。
【００２１】
この従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、複数回のコマンド入力がある場合、その度に、コマンド値、アドレス値を決定して、入出力バッファ１０２のＩ／Ｏ０〜Ｉ／ＯＰから入力を与えなけらばならない。次に、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式における動作について、図７と図８を参照して説明する。
【００２２】
図８は、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式における動作を示すタイミングチャートである。
【００２３】
まず、コマンドレジスタ制御回路１０３は、コマンドレジスタＣＲＩ１０７をアクティブ状態（コマンド値の入力が可能な状態）にするために、コマンドレジスタ制御信号１０３ａをアクティブ状態にする（図８におけるコマンドレジスタ制御信号１０３ａのポイントＳ〜ポイントＴ）。
【００２４】
次に、コマンドレジスタＣＲＩ１０７には、アクティブ状態にされたコマンドレジスタＣＲＩ１０７にコマンド値を取り込むため、コマンド及びアドレス入力制御クロック信号１０５ａがＮ回入力される（図８におけるコマンド及びアドレス入力制御クロック信号１０５ａのポイントＳ〜ポイントＴ）。ここで、入出力バッファ１０２のＩ／Ｏ０〜Ｉ／ＯＰには、コマンド及びアドレス入力制御クロック信号１０５ａと同期して、内部の動作モードを決定する上述したコマンド値がＮ回与えられる（図８におけるＩ／Ｏ０〜Ｉ／ＯＰのポイントＳ〜ポイントＴ）。
【００２５】
次いで、アドレスレジスタ制御回路１０４は、アドレスレジスタＡＲＪ１０９、アドレスレジスタＡＲＭ＋Ｋ１１１をアクティブ状態（アドレス値の入力が可能な状態）にするために、アドレスレジスタ制御信号１０４ａをアクティブ状態にする（図８におけるアドレスレジスタ制御信号１０４ａのポイントＴ〜ポイントＶ）。
【００２６】
次に、アドレスレジスタＡＲＪ１０９には、アクティブ状態にされたアドレスレジスタＡＲＪ１０９にアドレス値を取り込むため、コマンド及びアドレス入力制御クロック信号１０５ａがＭ回入力される（図８におけるコマンド及びアドレス入力制御クロック信号１０５ａのポイントＴ〜ポイントＵ）。また、アドレスレジスタＡＲＭ＋Ｋ１１１には、アクティブ状態にされたアドレスレジスタＡＲＭ＋Ｋ１１１にアドレスのレジスタ値を取り込むため、コマンド及びアドレス入力制御クロック信号１０５ａがＬ回入力される（図８におけるコマンド及びアドレス入力制御クロック信号１０５ａのポイントＵ〜ポイントＶ）。ここで、入出力バッファ１０２のＩ／Ｏ０〜Ｉ／ＯＰには、コマンド及びアドレス入力制御クロック信号１０５ａと同期して、シリアルアクセスを開始するメモリセルの読み出しアドレス値がＭ＋Ｌ回に分けて指定される（図８におけるＩ／Ｏ０〜Ｉ／ＯＰのポイントＴ〜ポイントＶ）。
【００２７】
このようにして、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、全てのコマンドレジスタＣＲＩ１０７のコマンド値、アドレスレジスタＡＲＪ１０９、アドレスレジスタＡＲＭ＋Ｋ１１１のアドレス値が決定すると、カウンタＣ１１１０、カウンタＣ２１１０…カウンタＣＭ１１０が決定し、アドレスデコーダ１１２により、読み出しメモリセルの選択が可能になる。
【００２８】
次に、カウンタＣＪ１１０には、アドレスレジスタインクリメント制御クロック信号１０６ａが入力される（図８におけるアドレスレジスタインクリメント制御クロック信号１０６ａのポイントＷ〜ポイントＸ）。アドレスレジスタインクリメント制御クロック信号１０６ａがカウンタＣ１１１０、カウンタＣ２１１０…カウンタＣＪ１１０をインクリメントすることにより、メモリセルがシリアルにアクセスされ、選択されたメモリセルに記憶されたデータが入出力バッファ１０２のＩ／Ｏ０〜Ｉ／ＯＰに出力される（図８におけるＩ／Ｏ０〜Ｉ／ＯＰのポイントＷ〜ポイントＸ）。
【００２９】
したがって、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、選択されたメモリセルに記憶されたデータを読み出すためにＮ回のコマンド入力サイクル数と（Ｍ＋Ｌ）回のアドレス入力のサイクル数が必要である。
【００３０】
他の従来技術として、特開平１１−３９２２６号公報では、テスト時間及びコストの増加を招くことなく、フェイルしたデータのアドレス及びビットを明らかにすることができ、またアクセス時間等のＡＣ特性のテストを容易に行うことが可能な“自己テスト回路を内蔵する半導体装置”が開示されている。
【００３１】
この自己テスト回路を内蔵する半導体装置は、データの書き込み及び読み出しが可能な記憶装置と、記憶装置のテストを行うための自己テスト回路と、を備えている。自己テスト回路は、テストクロックとテスト開始信号とを与えられて制御信号を出力するコントローラと、制御信号を与えられてアドレス信号を発生し、記憶装置に出力するアドレス発生器と、制御信号を与えられてテストデータを発生し、記憶装置に出力するデータ発生器と、データ発生器が出力したテストデータと、記憶装置がテストデータに与えられて書き込んだ後読み出した実データとを与えられて比較し、テストデータと実データとが相違する場合にエラー信号を出力する比較器と、記憶装置が出力した実データ又はアドレス発生器が出力したアドレス信号を与えられてシリアルに出力するスキャン回路と、制御信号に基づき、比較器から出力されたエラー信号、スキャン回路から出力された実データ又はアドレス信号のいずれかを選択的に出力するマルチプレクサとを備えている。自己テスト回路を内蔵する半導体装置は、テスト開始後に比較器がエラー信号を出力した場合、このエラー信号が発生したときの実データがマルチプレクサを介して外部に出力され、さらにこの実データに対応するアドレス信号がマルチプレクサを介して外部に出力されることを特徴としている。
【００３２】
また、特開平９−２４５４９８号公報では、簡単な構成で高機能のテストを実現することができるテスト回路を内蔵した“半導体記憶装置とそのテスト方法”が開示されている。
【００３３】
この半導体記憶装置は、複数のワード線と複数のデータ線との交点に書き換え可能なメモリセルがマトリックス状に配置されたメモリアレイと、かかるメモリアレイの選択動作に必要なアドレス信号を発生させるアドレス発生回路と、メモリアレイに対するデータの入力と出力とを行う信号経路に設けられたデータ保持回路と、テストモード信号によりアドレス発生回路とデータ保持回路を制御してメモリアレイの一部に書き込まれているテストパターンを用いてかかるメモリアレイに対する一連の書き込みと読み出し動作を含む自動テスト動作を行うテスト回路とを備えてなることを特徴としている。
【００３４】
また、特開平１０−１６２６００号公報では、自己テスト機能を内蔵し、かつチップ面積の小さい“テスト機能内臓半導体記憶装置”が開示されている。
【００３５】
このテスト機能内臓半導体記憶装置は、データ保持のためにリフレッシュ動作が必要なメモリセルと、リフレッシュ動作時にリフレッシュ時間を与えるリフレッシュ用タイマとを含む半導体記憶装置において、メモリセルのテスト時にテストクロックを発生するテストクロック発生手段と、所定の状態を有する順序で実現され、メモリセルのテスト時に状態に応じた制御信号を出力するシーケンサ手段と、シーケンサ手段からの制御信号に基づき、テストデータに書き込みまたは読み出し時に行アドレスを生成する行アドレスカウンタと、シーケンサ手段からの制御信号に基づき、テストデータに書き込みまたは読み出し時に列アドレスを生成する列アドレスカウンタと、シーケンサ手段からの制御信号に基づき、テストデータを生成し、また、メモリセルに書き込まれたデータを読み出し、テストデータと比較し、比較結果を出力するデータ生成比較手段とを備えた内蔵自己テスト部を設けている。内蔵自己テスト部は、テスト用クロックと同期して、シーケンサ手段の制御に基づき、行アドレスカウンタおよび列アドレスカウンタの値に基づいて、メモリセルにデータ生成比較手段で生成されたテストデータを書き込み、メモリセル内の各セルに対してディスターブを行ない、その後、メモリセルに書き込まれたデータを読み出し、該読み出したデータをテストデータと比較することによりメモリセルの自己テストを可能としたことを特徴としている。
【００３６】
また、特開昭６３−１８４９８９号公報では、複雑な評価システムを必要とせず、ハード機能が正常動作するかどうかを自己診断できる“半導体記憶装置”が開示されている。
【００３７】
この半導体記憶装置は、外部よりハード機能の自己診断を支持するためのピンと、外部へ自己のハード機能の診断結果を出力するためのピンと、外部より自己診断用支持ピンを所定のレベルにすることによって駆動される内臓テスト用回路とを備えたことを特徴としている。
【００３８】
また、特開平２−２８８５３号公報では、ＲＯＭアドレス空間内の一部のアドレス領域をデコードし、その領域のＲＯＭデータのＬＳＩ外への読出しを禁止することにより、ソフトウェアプログラムの機密保護を可能とした“半導体集積回路装置”が開示されている。
【００３９】
この半導体集積回路装置は、ＬＳＩを搭載した半導体基板に内蔵され少なくともソフトウェアプログラムを記憶したプログラムメモリを有する内蔵メモリと、プログラムメモリのアドレスを発生するアドレス発生回路およびアドレスデコーダと、プログラムメモリの内容を外部に読出す出力回路と、ＬＳＩ外部から入力されるテスト信号によりプログラムメモリのアドレスを制御するアドレス制御信号を出力するテスト制御回路と、このテスト制御回路のアドレス制御信号をアドレス発生回路のアドレスが所定アドレスとなったときアドレス制御信号をオフとするよう制御するアドレス制御回路とを備えることを特徴としている。
【００４０】
【発明が解決しようとする課題】
今後、半導体メモリの高機能化・大容量化が進む中で、半導体メモリの不良ビットをテストするとき、コマンド及びアドレスの入力サイクル数は増えていく傾向にある。
【００４１】
従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、携帯端末等に実装される製品において少ピン化が進むにつれ、半導体メモリの不良ビットをテストする際に必然的にコマンド及びアドレスを複数のサイクルに分けて入力しなければならない。このため、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、半導体メモリの不良ビットをテストする際にコマンド及びアドレスの入力サイクル数が多いために、入力サイクルの複雑化、読み出し時間の増加という問題点がある。
【００４２】
また、デバイスの耐久性を試験する試験機等において入力するサイクル数に制限があり、試験者は、制限を越えた入力サイクル数が必要な製品を試験できなくなる。そのため、試験者には、入力サイクルを工夫し、汎用性のある試験機にて試験可能なシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式が望まれる。
【００４３】
本発明の目的は、入力サイクルが簡素化されるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を提供することにある。
【００４４】
本発明の他の目的は、読み出し時間が短縮されるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を提供することにある。
【００４５】
本発明の更に他の目的は、読み出しのテストパターンが簡素化されるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を提供することにある。
【００４６】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中の請求項対応の技術的事項には、括弧（）付きで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数・形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明白にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈することを意味しない。
【００４７】
本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、複数のデータを記憶する複数のメモリセルを有するメモリセルアレイ（１３）と、複数のコマンドを入力し、メモリセルのテストを行うテストモードにおいて、入力されたコマンドを保持してコマンドの入力を拒否するようにコマンドを制御するコマンド制御部（１５）と、複数のアドレスを入力し、テストモードにおいて、入力されたアドレスを保持してアドレスの入力を拒否するようにアドレスを制御するアドレス制御部（１６）と、コマンド制御部（１５）から出力されたコマンドとアドレス制御部（１６）から出力されたアドレスとに基づいて、複数のデータを連続的に読み出す記憶部（１７）とを含む。
【００４８】
本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、更に、テストモードにするためのテストモード信号（１ａ）を設定するテスト回路（１）を含む。
【００４９】
コマンド制御部（１５）は、テストモード信号（１ａ）に従って、入力されたコマンドを保持する。また、アドレス制御部（１６）は、テストモード信号（１ａ）に従って、入力されたアドレスを保持する。
【００５０】
記憶部（１７）は、コマンドからメモリセルの読み出しを可能とする内部コマンドを設定するコマンドデコーダ（８）を備えている。従って、記憶部（１７）は、内部コマンドとアドレスとに基づいて、複数のデータを連続的に読み出すことができる。
【００５１】
記憶部（１７）は、アドレスと、コマンドデコーダ（８）から出力された内部コマンドとを入力し、アドレスと内部コマンドとに基づいて、メモリセルアレイ（１３）から特定のメモリセルを選択するための選択信号を設定するカウンタ（１０）と、選択信号に応答して、メモリセルを選択し、選択されたメモリセルに記憶された複数のデータを読み出すアドレスデコーダ（１２）とを更に備えている。
【００５２】
本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、更に、カウンタ（１０）により設定された選択信号をアドレスデコーダ（１２）に出力させるための制御クロック信号（６ａ）を設定する制御クロック回路（６）を含む。
【００５３】
カウンタ（１０）は、制御クロック信号（６ａ）に従って、アドレスデコーダ（１２）に選択信号を出力する。従って、アドレスデコーダ（１２）は、選択信号に応答して、メモリセルを選択し、選択されたメモリセルに記憶された複数のデータを連続的に読み出すことができる。
【００５４】
本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、更に、コマンド及びアドレスを入力するための入力クロック信号（５ａ）を設定する入力クロック回路（５）を含む。コマンド制御部（１５）は、入力クロック信号（５ａ）に従ってコマンドを入力する。アドレス制御部（１６）は、入力クロック信号（５ａ）に従ってアドレスを入力する。
【００５５】
本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、更に、コマンドとアドレスとが入力され、読み出された複数のデータが出力される入出力バッファ（２）を含む。
【００５６】
コマンド制御部（１５）は、入力クロック信号（５ａ）に従って入出力バッファ（２）からのコマンドを入力する。アドレス制御部（１６）は、入力クロック信号（５ａ）に従って入出力バッファ（２）からのアドレスを入力する。
【００５７】
シリアルアクセス機能付きアドレスマルチプレクサメモリ適用製品において、通常、全メモリセルをアクセスするためには、コマンド及びアドレスを複数のサイクルに分け入力しなければメモリセルに記憶されたデータを読み出すことができない。本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、テストモード信号（１ａ）によりメモリチップ内のコマンドを保持（固定）し、アドレスをシリアルアクセス可能なメモリ空間の先頭アドレスにセットすることによって、コマンド及びアドレスの入力回数を削減できる。その後、コマンド及びアドレス入力制御クロック回路（５）により設定されたコマンド及びアドレス入力制御クロック信号（５ａ）を入力することにより、アドレス制御部（１６）に含まれるアドレスレジスタＡＲＭ＋Ｋ（１１）のアドレスを決定し、決定後にアドレスレジスタインクリメント信号（６ａ）を入力することにより、カウンタＣＪ（１０）をインクリメントさせシリアルアクセスを開始し、メモリセルに記憶されたデータを読み出すことができる。ここで、コマンド及びアドレス入力制御クロック回路（５）は、上述した入力クロック回路に対応する。コマンド及びアドレス入力制御クロック信号（５ａ）は、上述した入力クロック信号に対応する。また、アドレスレジスタインクリメント信号（６ａ）は、上述した制御クロック信号に対応する。これにより、本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、コマンド及びアドレスの入力回数を削減し、入力サイクルを簡素化、テスト時間を削減することができる。
【００５８】
本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、テスト回路（１）から出力されるテストモード信号（１ａ）によりメモリチップ内のコマンドを保持（固定）し、アドレスをシリアルアクセス可能なメモリ空間の先頭アドレスに保持（セット、固定）することによって、コマンド及びアドレスの入力回数を削減し、入力サイクルを簡素化、テスト時間を削減するものである。本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、テスト回路（１）から出力されるテストモード信号（１ａ）によりコマンド及びアドレスを保持（固定）するものであり、特開平１１−３９２２６号公報、特開平９−２４５４９８号公報、特開平１０−１６２６００号公報、特開昭６３−１８４９８９号公報、特開平２−２８８５３号公報に記載されたテスト回路、またはテストモード信号とは異なる。
【００５９】
【発明の実施の形態】
添付図面を参照して、本発明によるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式の実施の形態を以下に説明する。
【００６０】
（実施の形態１）
図１は、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を示すブロック図である。
【００６１】
図１に示されるように、実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリは、メモリセルに記憶された複数のデータをチップの内部で読み出すものである。実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリは、テスト回路１、Ｉ／Ｏ０〜Ｉ／ＯＰ（Ｐは任意の定数）の入出力バッファ２（又は、単に入出力バッファ２）、コマンドレジスタ制御回路３、アドレスレジスタ制御回路４、コマンド及びアドレス入力制御クロック回路５、アドレスレジスタインクリメント制御クロック回路６、コマンド制御部１５、アドレス制御部１６、記憶部１７、メモリセルアレイ１３から構成されている。
【００６２】
コマンド制御部１５は、コマンドレジスタＣＲＩ７（Ｉ＝１〜Ｎ）から構成されている。ここで、Ｎは任意の整数である。コマンド制御部１５は、複数のコマンドを入力し、メモリセルのテストを行うテストモードにおいて、入力されたコマンドを保持してコマンドの入力を拒否するようにコマンドを制御する。
【００６３】
アドレス制御部１６は、アドレスレジスタＡＲＪ９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲＭ＋Ｋ１１（Ｋ＝１〜Ｌ）から構成されている。ここで、Ｌ、Ｍは任意の整数である。アドレス制御部１６は、複数のアドレスを入力し、テストモードにおいて、入力されたアドレスを保持してアドレスの入力を拒否するようにアドレスを制御する。
【００６４】
記憶部１７は、コマンドデコーダ８、カウンタＣＪ１０（Ｊ＝１〜Ｍ）、アドレスデコーダ１２から構成されている。ここで、Ｍは任意の整数である。記憶部１７は、コマンド制御部１５から出力されたコマンドとアドレス制御部１６から出力されたアドレスとに基づいて、複数のデータを連続的に読み出す。
【００６５】
メモリセルアレイ１３は、ビット線及びワード線の交点にマトリクス状に配置され、データを記憶するメモリセルを有する。
【００６６】
入出力バッファ２には、入出力信号である信号Ｉ／Ｏ０〜Ｉ／ＯＰ（または、Ｉ／Ｏ０〜Ｉ／ＯＰと称す）が入力される。信号Ｉ／Ｏ０〜Ｉ／ＯＰには、入力信号であるコマンドに対応するＮ個のコマンド値、アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）個のアドレス値と、出力信号である出力データ（メモリセルに記憶されたデータ）とが含まれる。Ｎ個のコマンド値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１コマンド値〜第Ｎコマンド値は、コマンド値の順番（１〜Ｎ）に対応するコマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ７に出力される。また、Ｍ個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するアドレスレジスタＡＲ１９〜アドレスレジスタＡＲＭ９に出力される。更に、（Ｍ＋Ｌ）個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレス値の順番｛（Ｍ＋１）〜（Ｍ＋Ｌ）｝に対応するアドレスレジスタＡＲＭ＋１１１〜アドレスレジスタＡＲＭ＋Ｌ１１に出力される。
【００６７】
コマンドレジスタ制御回路３は、コマンドレジスタＣＲＩ７が入出力バッファ２からコマンド値を取り込む準備をする（コマンド値の入力許可状態）ための許可信号であるコマンドレジスタ制御信号３ａを設定し、コマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ７に出力する。
【００６８】
アドレスレジスタ制御回路４は、アドレスレジスタＡＲＪ９、アドレスレジスタＡＲＭ＋Ｋ１１が入出力バッファ２からアドレス値を取り込む準備をする（アドレス値の入力許可状態）ための許可信号であるアドレスレジスタ制御信号４ａを設定し、アドレスレジスタＡＲ１９〜アドレスレジスタＡＲＭ９、アドレスレジスタＡＲＭ＋１１１〜アドレスレジスタＡＲＭ＋Ｌ１１に出力する。
【００６９】
コマンド及びアドレス入力制御クロック回路５は、コマンドレジスタＣＲＩ７が入出力バッファ２からコマンド値を、アドレスレジスタＡＲＪ９及びアドレスレジスタＡＲＭ＋Ｋ１１が入出力バッファ２からアドレス値を取り込むための制御信号であるコマンド及びアドレス入力制御クロック信号５ａを設定する。コマンド及びアドレス入力制御クロック信号５ａは、コマンド及びアドレス入力制御クロック回路５によりコマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ７、アドレスレジスタＡＲ１９〜アドレスレジスタＡＲＭ９、アドレスレジスタＡＲＭ＋１１１〜アドレスレジスタＡＲＭ＋Ｌ１１に出力される。
【００７０】
アドレスレジスタインクリメント制御クロック回路６は、メモリセルアレイ１３から特定のメモリセルを選択するためのアドレスレジスタインクリメント制御クロック信号６ａを設定し、カウンタＣ１１０〜カウンタＣＭ１０に出力する。
【００７１】
テスト回路１は、メモリセルのテストを行うためのテストモード信号１ａを設定する。このテストモード信号１ａは、テスト回路１によりアクティブ状態にして、コマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ７に取り込まれたコマンド値、アドレスレジスタＡＲ１９〜アドレスレジスタＡＲＭ９に取り込まれたアドレス値を保持（固定）させるための信号である。テストモード信号１ａは、コマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ７、アドレスレジスタＡＲ１９〜アドレスレジスタＡＲＭ９に出力される。
【００７２】
コマンドレジスタＣＲＩ７は、上述したように、コマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ７を有している。コマンドレジスタＣＲＩ７は、コマンドレジスタ制御回路３から出力されたコマンドレジスタ制御信号３ａにより、入出力バッファ２からのコマンド値を取り込むための入力許可状態になる。入力許可状態にあるコマンドレジスタＣＲＩ７には、コマンド及びアドレス入力制御クロック回路５から出力されたコマンド及びアドレス入力制御クロック信号５ａにより、入出力バッファ２からコマンド値が取り込まれる。コマンドレジスタＣＲＩ７には、テスト回路１からテストモード信号１ａが入力される。ここで、テストモード信号１ａがアクティブ状態でないとき、コマンドレジスタＣＲ１７に第１コマンド値、コマンドレジスタＣＲ２７に第２コマンド値、…、コマンドレジスタＣＲＮ７に第Ｎコマンド値が取り込まれる。取り込まれた第１コマンド値〜第Ｎコマンド値は、コマンドデコーダ８に出力される。また、テスト回路１によりテストモード信号１ａがアクティブ状態であるとき、Ｉ／Ｏ０〜Ｉ／ＯＰの内容に関係なく、コマンドレジスタＣＲ１７は、取り込まれた第１コマンド値〜第Ｎコマンド値を保持（固定）する。即ち、第１コマンド値〜第Ｎコマンド値を固定することで入出力バッファ２からの入力（取り込み）を拒否し、従来では入力が必要であった第１コマンド値〜第Ｎコマンド値の入力が不要になる。固定された第１コマンド値〜第Ｎコマンド値は、コマンドデコーダ８に出力される。
【００７３】
アドレスレジスタＡＲＪ９は、上述したように、アドレスレジスタＡＲ１９〜アドレスレジスタＡＲＭ９を有している。アドレスレジスタＡＲＪ９は、アドレスレジスタ制御回路４から出力されたアドレスレジスタ制御信号４ａにより、入出力バッファ２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＪ９には、コマンド及びアドレス入力制御クロック回路５から出力されたコマンド及びアドレス入力制御クロック信号５ａにより、入出力バッファ２からアドレス値が取り込まれる。アドレスレジスタＡＲＪ９には、テスト回路１からテストモード信号１ａが入力される。ここで、テストモード信号１ａがアクティブ状態でないとき、アドレスレジスタＡＲ１９に第１アドレス値、アドレスレジスタＡＲ２９に第２アドレス値、…、アドレスレジスタＡＲＭ９に第Ｍアドレス値が取り込まれる。取り込まれた第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するＣ１１０〜カウンタＣＭ１０に出力される。また、テスト回路１によりテストモード信号１ａがアクティブ状態であるとき、Ｉ／Ｏ０〜Ｉ／ＯＰの内容に関係なく、アドレスレジスタＡＲＪ９は、取り込まれた第１アドレス値〜第Ｍアドレス値を保持（固定）する。即ち、第１アドレス値〜第Ｍアドレス値を固定することで入出力バッファ２からの入力（取り込み）を拒否し、従来では入力が必要であった第１アドレス値〜第Ｍアドレス値の入力が不要になる。固定された第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するＣ１１０〜カウンタＣＭ１０に出力される。
【００７４】
アドレスレジスタＡＲＭ＋Ｋ１１は、上述したように、アドレスレジスタＡＲＭ＋１１１〜アドレスレジスタＡＲＭ＋Ｌ１１を有している。アドレスレジスタＡＲＭ＋Ｋ１１は、アドレスレジスタ制御回路４から出力されたアドレスレジスタ制御信号４ａにより、入出力バッファ２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＭ＋Ｋ１１には、コマンド及びアドレス入力制御クロック回路５から出力されたコマンド及びアドレス入力制御クロック信号５ａにより、入出力バッファ２からアドレス値が取り込まれる。ここで、アドレスレジスタＡＲＭ＋１１１に第Ｍ＋１アドレス値、アドレスレジスタＡＲＭ＋２１１に第Ｍ＋２アドレス値、…、アドレスレジスタＡＲＭ＋Ｋ１１に第Ｍ＋Ｋアドレス値が取り込まれる。取り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレスデコーダ１２に出力される。
【００７５】
コマンドデコーダ８は、コマンドレジスタＣＲＩ７からＮ個のコマンド値を入力し、チップの内部の動作を決める内部コマンドを決定する回路である。シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、決定された内部コマンドにより、メモリセルの読み出しが可能となる。このコマンドデコーダ８には、コマンドレジスタＣＲ１７から第１コマンド値、コマンドレジスタＣＲ２７から第２コマンド値、…、コマンドレジスタＣＲＮ７から第Ｎコマンド値が入力される。コマンドデコーダ８は、入力された第１コマンド値、第２コマンド値、…、第Ｎコマンド値に基づいて内部コマンドを決定し、決定された内部コマンドをカウンタＣ１１０〜カウンタＣＭ１０に出力する。
【００７６】
カウンタＣＪ１０は、上述したように、カウンタＣ１１０〜カウンタＣＭ１０を有している。カウンタＣＪ１０は、アドレスレジスタＡＲＪ９から出力されたアドレス値と、コマンドデコーダ８から出力された内部コマンドとが入力される。ここで、カウンタＣ１１０に第１アドレス値、カウンタＣ２１０に第２アドレス値、…、カウンタＣＭ１０に第Ｍアドレス値が入力される。カウンタＣＪ１０は、入力されたアドレス値、入力された内部コマンドに基づいて、アドレスデコーダ１２がメモリセルアレイ１３から特定のメモリセルを選択するための選択信号を決定する。ここで、カウンタＣ１１０は第１アドレス値と内部コマンドから第１選択信号、カウンタＣ２１０は第２アドレス値と内部コマンドから第２選択信号、…、カウンタＣＭ１０は第Ｍアドレス値と内部コマンドから第Ｍ選択信号を決定する。カウンタＣＪ１０は、アドレスレジスタインクリメント制御クロック回路６から出力されたアドレスレジスタインクリメント制御クロック信号６ａに応答して、決定された第１選択信号、第２選択信号、…、第Ｍ選択信号をアドレスデコーダ１２に出力する。
【００７７】
アドレスデコーダ１２は、カウンタＣＪ１０から出力された選択信号（第１選択信号、第２選択信号、…、第Ｍ選択信号）とアドレスレジスタＡＲＭ＋Ｋ１１から出力されたアドレス値（第Ｍ＋１アドレス値、第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス値）を入力する。アドレスデコーダ１２は、選択信号に応答して、メモリセルアレイ１３から対象となるメモリセルを選択し、選択されたメモリセルに記憶された複数のデータを連続的に読み出す。読み出されたデータは、アドレスレジスタＡＲＭ＋Ｋ１１に取り込まれ、入出力バッファ２のＩ／Ｏ０〜Ｉ／ＯＰに出力される。
【００７８】
これにより、実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、コマンド値、アドレス値を固定することにより、コマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ７に対応するＮ回のコマンド入力、アドレスレジスタＡＲ１９〜アドレスレジスタＡＲＭ９に対応するＭ回のアドレス入力が不要になる。
【００７９】
次に、実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式の動作について、図２〜４を参照して説明する。
【００８０】
図２は、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式の動作を示すタイミングチャートである。
【００８１】
図３は、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式におけるメモリ空間の先頭アドレスを示す図である。
【００８２】
まず、テスト回路１は、テストモード信号１ａをアクティブ状態にする（図２におけるテストモード信号１ａのタイミングチャートのポイントＡ）。
【００８３】
次に、コマンドレジスタＣＲＩ７に取り込まれたコマンド値及びアドレスレジスタＡＲＪ９に取り込まれたアドレス値は、アクティブ状態されたテストモード信号１ａにより固定される。この固定されたコマンド値及びアドレス値は、Ｉ／Ｏ０〜Ｉ／ＯＰのいかなる入力にも影響を受けず、テストモード信号１ａにのみ制御される値である。
【００８４】
次いで、テストモード信号１ａにより固定されたコマンド値には、コマンドデコーダ８により内部コマンドが決定される。
【００８５】
図３に示されるように、テストモード信号１ａにより固定されたアドレス値は、シリアルアクセス可能なメモリ空間の先頭アドレスである。また、カウンタＣＪ１０は、アドレスレジスタＡＲＪ９に取り込まれたアドレス値がシリアルアクセス可能なメモリ空間の先頭アドレスに固定されることにより、シリアルアクセス可能なメモリ空間の先頭アドレスにセット（指定）される。
【００８６】
したがって、テスト回路１によりテストモード信号１ａをアクティブ状態にしたあとに、アドレスレジスタ制御回路４は、アドレスレジスタ制御信号４ａをアクティブ状態（アドレス値の入力が可能な状態）にし（図２におけるアドレスレジスタ制御信号４ａのタイミングチャートのポイントＢ〜ポイントＣ）、アドレスレジスタＡＲＭ＋Ｋ１１に出力する。このとき、アクティブ状態にされたアドレスレジスタ制御信号４ａにより、アドレスレジスタＡＲＭ＋Ｋ１１はアクティブ状態になる。
【００８７】
次に、アクティブ状態にされたアドレスレジスタＡＲＭ＋Ｋ１１にアドレス値を取り込むため、アクティブ状態にされたアドレスレジスタＡＲＭ＋Ｋ１１にはコマンド及びアドレス入力制御クロック回路５からコマンド及びアドレス入力制御クロック信号５ａがＬ回入力される（図２におけるコマンド及びアドレス入力制御クロック信号５ａのポイントＢ〜ポイントＣ）。ここで、入出力バッファ２のＩ／Ｏ０〜Ｉ／ＯＰには、コマンド及びアドレス入力制御クロック信号５ａに同期して、読み出したいメモリセルのアドレス値をＬ回入力すると、アドレス値が取り込まれ、アドレスレジスタＡＲＭ＋Ｋ１１には入出力バッファ２からアドレス値が取り込まれる（図２におけるＩ／Ｏ０〜Ｉ／ＯＰのポイントＢ〜ポイントＣ）。
【００８８】
次いで、コマンドデコーダ８が出力する内部コマンドは、テストモード信号１ａにより固定されたコマンド値に対応したものであり、カウンタＣＪ１０のカウンタ値（アドレスレジスタＡＲＪ９に取り込まれたアドレス値の数）も決定しているので、アドレスレジスタＡＲＭ＋Ｋ１１にアドレス値が取り込まれた時点で、アドレスデコーダ１２には全ての選択信号が決定される。これにより、アドレスデコーダ１２は、読み出し対象となるメモリセルの選択が可能になる。
【００８９】
次に、カウンタＣＪ１０には、アドレスレジスタインクリメント制御クロック回路６から出力されたアドレスレジスタインクリメント制御クロック信号６ａが入力される（図２におけるアドレスレジスタインクリメント制御クロック信号６ａのポイントＤ〜ポイントＥ）。アドレスレジスタインクリメント制御クロック信号６ａによりカウンタＣＪ１０をインクリメントさせたとき、メモリセルは、シリアルアクセス可能なメモリ空間の先頭アドレスから選択される。ここで、Ｉ／Ｏ０〜Ｉ／ＯＰとして、選択されたメモリセルから記憶された複数のデータが順に読み出される（図２におけるＩ／Ｏ０〜Ｉ／ＯＰのポイントＤ〜ポイントＥ）。
【００９０】
これにより、実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式では、Ｌ回のアドレスの入力サイクル数で選択したメモリセルのデータの読み出しが可能となる。従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式では、コマンド値、アドレス値を全て決定して入力しなければならないことから、（Ｎ＋Ｍ＋Ｌ）回の入力サイクル数が必要であった。実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式によれば、（Ｎ＋Ｍ）回の入力サイクル数の削減とテスト時間の短縮ができる。
【００９１】
以上の説明により、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式によれば、テストモード信号１ａにより、コマンド及びアドレスがチップの内部で決定され、コマンド及びアドレスの入力サイクル数が削減されるため、入力サイクルが簡素化される。本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、従来に比べて（Ｎ＋Ｍ）回の入力サイクル数を削減できる。
【００９２】
また、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式によれば、コマンド及びアドレスの入力サイクル時間を省略できるため、読み出し時間が短縮される。本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、コマンド及びアドレスの入力１サイクルに要する時間をｔ（ｎｓｅｃ）とすると、従来に比べて｛（Ｎ＋Ｍ）×ｔ｝ｎｓｅｃだけ読み出し時間を短縮できる。
【００９３】
また、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式によれば、入力サイクルが簡素化されることにより、メモリセルをより単純なアクセス方法にて選択できるため、読み出しのテストパターンが簡素化される。本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、メモリセルの耐久性試験やＬＦＴ（Ｌｏｏｓｅ  Ｆｕｎｃｔｉｏｎ  Ｔｅｓｔ）など、シリアルアクセス可能なメモリ空間の先頭番地から順にシリアルアクセスする試験で特に有効である。
【００９４】
（実施の形態２）
実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、テスト回路１から出力されるテストモード信号１ａをコマンドレジスタＣＲＩ７とアドレスレジスタＡＲＪ９に出力することでメモリセルに記憶された複数のデータをチップの内部で読み出している。一方、実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、テスト回路から出力されるテストモード信号をコマンドレジスタに出力せずにコマンドデコーダとアドレスレジスタに出力することにより、メモリセルに記憶された複数のデータをチップの内部で読み出すことでチップのサイズを縮小化できる。
【００９５】
実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式について図４を参照して説明する。但し、実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式の動作を示すタイミングチャートについては、実施の形態１と同様であるため説明を省略する。
【００９６】
図４は、本実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を示すブロック図である。
【００９７】
図４に示されるように、実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリは、メモリセルに記憶された複数のデータをチップの内部で読み出すものである。実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリは、テスト回路２１、Ｉ／Ｏ０〜Ｉ／ＯＰ（Ｐは任意の定数）の入出力バッファ２２（又は、単に入出力バッファ２２）、コマンドレジスタ制御回路２３、アドレスレジスタ制御回路２４、コマンド及びアドレス入力制御クロック回路２５、アドレスレジスタインクリメント制御クロック回路２６、コマンド制御部３５、アドレス制御部３６、記憶部３７、メモリセルアレイ３３から構成されている。
【００９８】
コマンド制御部３５は、コマンドレジスタＣＲＩ２７（Ｉ＝１〜Ｎ）から構成されている。ここで、Ｎは任意の整数である。コマンド制御部３５は、複数のコマンドを入力し、メモリセルのテストを行うテストモードにおいて、入力されたコマンドを保持してコマンドの入力を拒否するようにコマンドを制御する。
【００９９】
アドレス制御部３６は、アドレスレジスタＡＲＪ２９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲＭ＋Ｋ３１（Ｋ＝１〜Ｌ）から構成されている。ここで、Ｌ、Ｍは任意の整数である。アドレス制御部３６は、複数のアドレスを入力し、テストモードにおいて、入力されたアドレスを保持してアドレスの入力を拒否するようにアドレスを制御する。
【０１００】
記憶部３７は、コマンドデコーダ２８、カウンタＣＪ３０（Ｊ＝１〜Ｍ）、アドレスデコーダ３２から構成されている。ここで、Ｍは任意の整数である。記憶部３７は、コマンド制御部３５から出力されたコマンドとアドレス制御部３６から出力されたアドレスとに基づいて、複数のデータを連続的に読み出す。
【０１０１】
メモリセルアレイ３３は、ビット線及びワード線の交点にマトリクス状に配置され、データを記憶するメモリセルを有する。
【０１０２】
入出力バッファ２２には、入出力信号である信号Ｉ／Ｏ０〜Ｉ／ＯＰ（または、Ｉ／Ｏ０〜Ｉ／ＯＰと称す）が入力される。信号Ｉ／Ｏ０〜Ｉ／ＯＰには、入力信号であるコマンドに対応するＮ個のコマンド値、アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）個のアドレス値と、出力信号である出力データ（メモリセルに記憶されたデータ）とが含まれる。Ｎ個のコマンド値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１コマンド値〜第Ｎコマンド値は、コマンド値の順番（１〜Ｎ）に対応するコマンドレジスタＣＲ１２７〜コマンドレジスタＣＲＮ２７に出力される。また、Ｍ個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するアドレスレジスタＡＲ１２９〜アドレスレジスタＡＲＭ２９に出力される。更に、（Ｍ＋Ｌ）個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレス値の順番｛（Ｍ＋１）〜（Ｍ＋Ｌ）｝に対応するアドレスレジスタＡＲＭ＋１３１〜アドレスレジスタＡＲＭ＋Ｌ３１に出力される。
【０１０３】
コマンドレジスタ制御回路２３は、コマンドレジスタＣＲＩ２７が入出力バッファ２２からコマンド値を取り込む準備をする（コマンド値の入力許可状態）ための許可信号であるコマンドレジスタ制御信号２３ａを設定し、コマンドレジスタＣＲ１２７〜コマンドレジスタＣＲＮ２７に出力する。
【０１０４】
アドレスレジスタ制御回路２４は、アドレスレジスタＡＲＪ２９、アドレスレジスタＡＲＭ＋Ｋ３１が入出力バッファ２２からアドレス値を取り込む準備をする（アドレス値の入力許可状態）ための許可信号であるアドレスレジスタ制御信号２４ａを設定し、アドレスレジスタＡＲ１２９〜アドレスレジスタＡＲＭ２９、アドレスレジスタＡＲＭ＋１３１〜アドレスレジスタＡＲＭ＋Ｌ３１に出力する。
【０１０５】
コマンド及びアドレス入力制御クロック回路２５は、コマンドレジスタＣＲＩ２７が入出力バッファ２２からコマンド値を、アドレスレジスタＡＲＪ２９及びアドレスレジスタＡＲＭ＋Ｋ３１が入出力バッファ２２からアドレス値を取り込むための制御信号であるコマンド及びアドレス入力制御クロック信号２５ａを設定する。コマンド及びアドレス入力制御クロック信号２５ａは、コマンド及びアドレス入力制御クロック回路５によりコマンドレジスタＣＲ１７〜コマンドレジスタＣＲＮ２７、アドレスレジスタＡＲ１２９〜アドレスレジスタＡＲＭ２９、アドレスレジスタＡＲＭ＋１３１〜アドレスレジスタＡＲＭ＋Ｌ３１に出力される。
【０１０６】
アドレスレジスタインクリメント制御クロック回路２６は、メモリセルアレイ３３から特定のメモリセルを選択するためのアドレスレジスタインクリメント制御クロック信号２６ａを設定し、カウンタＣ１３０〜カウンタＣＭ３０に出力する。
【０１０７】
テスト回路２１は、メモリセルのテストを行うためのテストモード信号２１ａを設定する。このテストモード信号２１ａは、テスト回路２１によりアクティブ状態にして、コマンドレジスタＣＲ１２７〜コマンドレジスタＣＲＮ２７からコマンドデコーダ２８に出力されたコマンド値、アドレスレジスタＡＲ１２９〜アドレスレジスタＡＲＭ２９に取り込まれたアドレス値を保持（固定）させるための信号である。テストモード信号２１ａは、コマンドレジスタＣＲ１２７〜コマンドレジスタＣＲＮ２７、アドレスレジスタＡＲ１２９〜アドレスレジスタＡＲＭ２９に出力される。
【０１０８】
コマンドレジスタＣＲＩ２７は、上述したように、コマンドレジスタＣＲ１２７〜コマンドレジスタＣＲＮ２７を有している。コマンドレジスタＣＲＩ２７は、コマンドレジスタ制御回路２３から出力されたコマンドレジスタ制御信号２３ａにより、入出力バッファ２２からのコマンド値を取り込むための入力許可状態になる。入力許可状態にあるコマンドレジスタＣＲＩ２７には、コマンド及びアドレス入力制御クロック回路２５から出力されたコマンド及びアドレス入力制御クロック信号２５ａにより、入出力バッファ２２からコマンド値が取り込まれる。ここで、コマンドレジスタＣＲ１２７に第１コマンド値、コマンドレジスタＣＲ２２７に第２コマンド値、…、コマンドレジスタＣＲＮ２７に第Ｎコマンド値が取り込まれる。取り込まれた第１コマンド値〜第Ｎコマンド値は、コマンドデコーダ２８に出力される。
【０１０９】
アドレスレジスタＡＲＪ２９は、上述したように、アドレスレジスタＡＲ１２９〜アドレスレジスタＡＲＭ２９を有している。アドレスレジスタＡＲＪ２９は、アドレスレジスタ制御回路２４から出力されたアドレスレジスタ制御信号２４ａにより、入出力バッファ２２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＪ２９には、コマンド及びアドレス入力制御クロック回路２５から出力されたコマンド及びアドレス入力制御クロック信号２５ａにより、入出力バッファ２２からアドレス値が取り込まれる。アドレスレジスタＡＲＪ２９には、テスト回路２１からテストモード信号２１ａが入力される。ここで、テストモード信号２１ａがアクティブ状態でないとき、アドレスレジスタＡＲ１２９に第１アドレス値、アドレスレジスタＡＲ２２９に第２アドレス値、…、アドレスレジスタＡＲＭ２９に第Ｍアドレス値が取り込まれる。取り込まれた第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するＣ１３０〜カウンタＣＭ３０に出力される。また、テスト回路２１によりテストモード信号２１ａがアクティブ状態であるとき、Ｉ／Ｏ０〜Ｉ／ＯＰの内容に関係なく、アドレスレジスタＡＲＪ２９は、取り込まれた第１アドレス値〜第Ｍアドレス値を保持（固定）する。即ち、第１アドレス値〜第Ｍアドレス値を固定することで入出力バッファ２２からの入力（取り込み）を拒否し、従来では入力が必要であった第１アドレス値〜第Ｍアドレス値の入力が不要になる。固定された第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するＣ１３０〜カウンタＣＭ３０に出力される。
【０１１０】
アドレスレジスタＡＲＭ＋Ｋ３１は、上述したように、アドレスレジスタＡＲＭ＋１３１〜アドレスレジスタＡＲＭ＋Ｌ３１を有している。アドレスレジスタＡＲＭ＋Ｋ３１は、アドレスレジスタ制御回路２４から出力されたアドレスレジスタ制御信号２４ａにより、入出力バッファ２２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＭ＋Ｋ３１には、コマンド及びアドレス入力制御クロック回路２５から出力されたコマンド及びアドレス入力制御クロック信号２５ａにより、入出力バッファ２２からアドレス値が取り込まれる。ここで、アドレスレジスタＡＲＭ＋１３１に第Ｍ＋１アドレス値、アドレスレジスタＡＲＭ＋２３１に第Ｍ＋２アドレス値、…、アドレスレジスタＡＲＭ＋Ｋ３１に第Ｍ＋Ｋアドレス値が取り込まれる。取り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレスデコーダ３２に出力される。
【０１１１】
コマンドデコーダ２８は、コマンドレジスタＣＲＩ２７からＮ個のコマンド値を入力し、チップの内部の動作を決める内部コマンドを決定する回路である。シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、決定された内部コマンドにより、メモリセルの読み出しが可能となる。また、コマンドデコーダ２８には、テスト回路２１から出力されるテストモード信号２１ａが入力される。テストモード信号２１ａがアクティブ状態でないとき、コマンドデコーダ２８には、コマンドレジスタＣＲ１２７から第１コマンド値、コマンドレジスタＣＲ２２７から第２コマンド値、…、コマンドレジスタＣＲＮ２７から第Ｎコマンド値が入力される。コマンドデコーダ２８は、入力された第１コマンド値、第２コマンド値、…、第Ｎコマンド値に基づいて内部コマンドを決定し、決定された内部コマンドをカウンタＣ１３０〜カウンタＣＭ３０に出力する。また、テスト回路２１によりテストモード信号２１ａがアクティブ状態であるとき、コマンドデコーダ２８は、コマンドレジスタＣＲＩ２７からのコマンド値の入力を無効にし、強制的にメモリセルを読み出すことができる内部コマンドを決定し、決定された内部コマンドをカウンタＣ１３０〜カウンタＣＭ３０に出力する。
【０１１２】
カウンタＣＪ３０は、上述したように、カウンタＣ１３０〜カウンタＣＭ３０を有している。カウンタＣＪ３０は、アドレスレジスタＡＲＪ２９から出力されたアドレス値と、コマンドデコーダ２８から出力された内部コマンドとが入力される。ここで、カウンタＣ１３０に第１アドレス値、カウンタＣ２３０に第２アドレス値、…、カウンタＣＭ３０に第Ｍアドレス値が入力される。カウンタＣＪ３０は、入力されたアドレス値、入力された内部コマンドに基づいて、アドレスデコーダ３２がメモリセルアレイ３３から特定のメモリセルを選択するための選択信号を決定する。ここで、カウンタＣ１３０は第１アドレス値と内部コマンドから第１選択信号、カウンタＣ２３０は第２アドレス値と内部コマンドから第２選択信号、…、カウンタＣＭ３０は第Ｍアドレス値と内部コマンドから第Ｍ選択信号を決定する。カウンタＣＪ３０は、アドレスレジスタインクリメント制御クロック回路２６から出力されたアドレスレジスタインクリメント制御クロック信号２６ａに応答して、決定された第１選択信号、第２選択信号、…、第Ｍ選択信号をアドレスデコーダ３２に出力する。
【０１１３】
アドレスデコーダ３２は、カウンタＣＪ３０から出力された選択信号（第１選択信号、第２選択信号、…、第Ｍ選択信号）とアドレスレジスタＡＲＭ＋Ｋ１１から出力されたアドレス値（第Ｍ＋１アドレス値、第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス値）を入力する。アドレスデコーダ３２は、選択信号に応答して、メモリセルアレイ３３から対象となるメモリセルを選択し、選択されたメモリセルに記憶された複数のデータを連続的に読み出す。読み出されたデータは、アドレスレジスタＡＲＭ＋Ｋ３１に取り込まれ、入出力バッファ２２のＩ／Ｏ０〜Ｉ／ＯＰに出力される。
【０１１４】
これにより、実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、テスト回路から出力されるテストモード信号１ａをコマンドレジスタＣＲ１２７〜コマンドレジスタＣＲＮ２７に出力する必要がなく、コマンドデコーダ２８とアドレスレジスタＡＲ１２９〜アドレスレジスタＡＲＭ２９に出力することにより、メモリセルに記憶された複数のデータをチップの内部で読み出すことができる。また、実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、テストモード信号１ａの負荷が大幅に軽減され、テストモード信号１ａをＮ個のコマンドレジスタＣＲＮ２７へ出力するための信号線の引き回しも不要になり、チップのサイズを縮小化できる。
【０１１５】
以上の説明により、本実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式によれば、実施の形態１の効果に加えて、チップのサイズを縮小化できる。
【０１１６】
（実施の形態３）
実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、テスト回路１から出力されるテストモード信号１ａをＮ個のコマンドレジスタＣＲＩ７とＭ個のアドレスレジスタＡＲＪ９に出力することでメモリセルに記憶された複数のデータをチップの内部で読み出している。一方、実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式において、テスト回路から出力されるテストモード信号をＮ個のコマンドレジスタとＭ個のアドレスレジスタにだけ出力するのではなく、Ｎ個のコマンドレジスタ、Ｍ個のアドレスレジスタ、（Ｍ＋Ｌ）個のアドレスレジスタに出力することにより、メモリセルに記憶された複数のデータをチップの内部で読み出すことで読み出し時間を更に短縮できる。
【０１１７】
図５は、本実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を示すブロック図である。
【０１１８】
図５に示されるように、実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリは、メモリセルに記憶された複数のデータをチップの内部で読み出すものである。実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリは、テスト回路４１、Ｉ／Ｏ０〜Ｉ／ＯＰ（Ｐは任意の定数）の入出力バッファ４２（又は、単に入出力バッファ４２）、コマンドレジスタ制御回路４３、アドレスレジスタ制御回路４４、コマンド及びアドレス入力制御クロック回路４５、アドレスレジスタインクリメント制御クロック回路４６、コマンド制御部５５、アドレス制御部５６、記憶部５７、メモリセルアレイ５３から構成されている。
【０１１９】
コマンド制御部５５は、コマンドレジスタＣＲＩ４７（Ｉ＝１〜Ｎ）から構成されている。ここで、Ｎは任意の整数である。コマンド制御部５５は、複数のコマンドを入力し、メモリセルのテストを行うテストモードにおいて、入力されたコマンドを保持してコマンドの入力を拒否するようにコマンドを制御する。
【０１２０】
アドレス制御部５６は、アドレスレジスタＡＲＪ４９（Ｊ＝１〜Ｍ）、アドレスレジスタＡＲＭ＋Ｋ５１（Ｋ＝１〜Ｌ）から構成されている。ここで、Ｌ、Ｍは任意の整数である。アドレス制御部５６は、複数のアドレスを入力し、テストモードにおいて、入力されたアドレスを保持してアドレスの入力を拒否するようにアドレスを制御する。
【０１２１】
記憶部５７は、コマンドデコーダ４８、カウンタＣＪ５０（Ｊ＝１〜Ｍ）、アドレスデコーダ５２から構成されている。ここで、Ｍは任意の整数である。記憶部１７は、コマンド制御部５５から出力されたコマンドとアドレス制御部５６から出力されたアドレスとに基づいて、複数のデータを連続的に読み出す。
【０１２２】
メモリセルアレイ５３は、ビット線及びワード線の交点にマトリクス状に配置され、データを記憶するメモリセルを有する。
【０１２３】
入出力バッファ４２には、入出力信号である信号Ｉ／Ｏ０〜Ｉ／ＯＰ（または、Ｉ／Ｏ０〜Ｉ／ＯＰと称す）が入力される。信号Ｉ／Ｏ０〜Ｉ／ＯＰには、入力信号であるコマンドに対応するＮ個のコマンド値、アドレスに対応するＭ個のアドレス値、（Ｍ＋Ｌ）個のアドレス値と、出力信号である出力データ（メモリセルに記憶されたデータ）とが含まれる。Ｎ個のコマンド値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１コマンド値〜第Ｎコマンド値は、コマンド値の順番（１〜Ｎ）に対応するコマンドレジスタＣＲ１４７〜コマンドレジスタＣＲＮ４７に出力される。また、Ｍ個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するアドレスレジスタＡＲ１４９〜アドレスレジスタＡＲＭ４９に出力される。更に、（Ｍ＋Ｌ）個のアドレス値を含むＩ／Ｏ０〜Ｉ／ＯＰの第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレス値の順番｛（Ｍ＋１）〜（Ｍ＋Ｌ）｝に対応するアドレスレジスタＡＲＭ＋１５１〜アドレスレジスタＡＲＭ＋Ｌ５１に出力される。
【０１２４】
コマンドレジスタ制御回路４３は、コマンドレジスタＣＲＩ４７が入出力バッファ４２からコマンド値を取り込む準備をする（コマンド値の入力許可状態）ための許可信号であるコマンドレジスタ制御信号４３ａを設定し、コマンドレジスタＣＲ１４７〜コマンドレジスタＣＲＮ４７に出力する。
【０１２５】
アドレスレジスタ制御回路４４は、アドレスレジスタＡＲＪ４９、アドレスレジスタＡＲＭ＋Ｋ５１が入出力バッファ４２からアドレス値を取り込む準備をする（アドレス値の入力許可状態）ための許可信号であるアドレスレジスタ制御信号４４ａを設定し、アドレスレジスタＡＲ１４９〜アドレスレジスタＡＲＭ４９、アドレスレジスタＡＲＭ＋１５１〜アドレスレジスタＡＲＭ＋Ｌ５１に出力する。
【０１２６】
コマンド及びアドレス入力制御クロック回路４５は、コマンドレジスタＣＲＩ４７が入出力バッファ４２からコマンド値を、アドレスレジスタＡＲＪ４９及びアドレスレジスタＡＲＭ＋Ｋ５１が入出力バッファ４２からアドレス値を取り込むための制御信号であるコマンド及びアドレス入力制御クロック信号４５ａを設定する。コマンド及びアドレス入力制御クロック信号４５ａは、コマンド及びアドレス入力制御クロック回路４５によりコマンドレジスタＣＲ１４７〜コマンドレジスタＣＲＮ４７、アドレスレジスタＡＲ１４９〜アドレスレジスタＡＲＭ４９、アドレスレジスタＡＲＭ＋１５１〜アドレスレジスタＡＲＭ＋Ｌ５１に出力される。
【０１２７】
アドレスレジスタインクリメント制御クロック回路４６は、メモリセルアレイ５３から特定のメモリセルを選択するためのアドレスレジスタインクリメント制御クロック信号４６ａを設定し、カウンタＣ１５０〜カウンタＣＭ５０に出力する。
【０１２８】
テスト回路４１は、メモリセルのテストを行うためのテストモード信号４１ａを設定する。このテストモード信号４１ａは、テスト回路４１によりアクティブ状態にして、コマンドレジスタＣＲ１４７〜コマンドレジスタＣＲＮ４７に取り込まれたコマンド値、アドレスレジスタＡＲ１４９〜アドレスレジスタＡＲＭ４９に取り込まれたアドレス値、アドレスレジスタＡＲＭ＋１５１〜アドレスレジスタＡＲＭ＋Ｌ５１に取り込まれたアドレス値を保持（固定）させるための信号である。テストモード信号４１ａは、コマンドレジスタＣＲ１４７〜コマンドレジスタＣＲＮ４７、アドレスレジスタＡＲ１４９〜アドレスレジスタＡＲＭ４９、アドレスレジスタＡＲＭ＋１５１〜アドレスレジスタＡＲＭ＋Ｌ５１に出力される。
【０１２９】
コマンドレジスタＣＲＩ４７は、上述したように、コマンドレジスタＣＲ１４７〜コマンドレジスタＣＲＮ４７を有している。コマンドレジスタＣＲＩ４７は、コマンドレジスタ制御回路４３から出力されたコマンドレジスタ制御信号４３ａにより、入出力バッファ４２からのコマンド値を取り込むための入力許可状態になる。入力許可状態にあるコマンドレジスタＣＲＩ４７には、コマンド及びアドレス入力制御クロック回路４５から出力されたコマンド及びアドレス入力制御クロック信号４５ａにより、入出力バッファ４２からコマンド値が取り込まれる。また、コマンドレジスタＣＲＩ４７には、テスト回路４１からテストモード信号４１ａが入力される。ここで、テストモード信号４１ａがアクティブ状態でないとき、コマンドレジスタＣＲ１４７に第１コマンド値、コマンドレジスタＣＲ２４７に第２コマンド値、…、コマンドレジスタＣＲＮ４７に第Ｎコマンド値が取り込まれる。取り込まれた第１コマンド値〜第Ｎコマンド値は、コマンドデコーダ４８に出力される。また、テスト回路４１によりテストモード信号４１ａがアクティブ状態であるとき、Ｉ／Ｏ０〜Ｉ／ＯＰの内容に関係なく、コマンドレジスタＣＲ１４７は、取り込まれた第１コマンド値〜第Ｎコマンド値を保持（固定）する。即ち、第１コマンド値〜第Ｎコマンド値を固定することで入出力バッファ４２からの入力（取り込み）を拒否し、従来では入力が必要であった第１コマンド値〜第Ｎコマンド値の入力が不要になる。固定された第１コマンド値〜第Ｎコマンド値は、コマンドデコーダ４８に出力される。
【０１３０】
アドレスレジスタＡＲＪ４９は、上述したように、アドレスレジスタＡＲ１４９〜アドレスレジスタＡＲＭ４９を有している。アドレスレジスタＡＲＪ４９は、アドレスレジスタ制御回路４４から出力されたアドレスレジスタ制御信号４４ａにより、入出力バッファ４２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＪ４９には、コマンド及びアドレス入力制御クロック回路４５から出力されたコマンド及びアドレス入力制御クロック信号４５ａにより、入出力バッファ４２からアドレス値が取り込まれる。アドレスレジスタＡＲＪ４９には、テスト回路４１からテストモード信号４１ａが入力される。ここで、テストモード信号４１ａがアクティブ状態でないとき、アドレスレジスタＡＲ１４９に第１アドレス値、アドレスレジスタＡＲ２４９に第２アドレス値、…、アドレスレジスタＡＲＭ４９に第Ｍアドレス値が取り込まれる。取り込まれた第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するＣ１５０〜カウンタＣＭ５０に出力される。また、テスト回路４１によりテストモード信号４１ａがアクティブ状態であるとき、Ｉ／Ｏ０〜Ｉ／ＯＰの内容に関係なく、アドレスレジスタＡＲＪ４９は、取り込まれた第１アドレス値〜第Ｍアドレス値を保持（固定）する。即ち、第１アドレス値〜第Ｍアドレス値を固定することで入出力バッファ４２からの入力（取り込み）を拒否し、従来では入力が必要であった第１アドレス値〜第Ｍアドレス値の入力が不要になる。固定された第１アドレス値〜第Ｍアドレス値は、アドレス値の順番（１〜Ｍ）に対応するＣ１５０〜カウンタＣＭ５０に出力される。
【０１３１】
アドレスレジスタＡＲＭ＋Ｋ５１は、上述したように、アドレスレジスタＡＲＭ＋１５１〜アドレスレジスタＡＲＭ＋Ｌ５１を有している。アドレスレジスタＡＲＭ＋Ｋ５１は、アドレスレジスタ制御回路４４から出力されたアドレスレジスタ制御信号４４ａにより、入出力バッファ４２からのアドレス値を取り込むための入力許可状態になる。入力許可状態にあるアドレスレジスタＡＲＭ＋Ｋ５１には、コマンド及びアドレス入力制御クロック回路４５から出力されたコマンド及びアドレス入力制御クロック信号４５ａにより、入出力バッファ４２からアドレス値が取り込まれる。アドレスレジスタＡＲＭ＋Ｋ５１には、テスト回路４１からテストモード信号４１ａが入力される。ここで、テストモード信号４１ａがアクティブ状態でないとき、アドレスレジスタＡＲＭ＋１５１に第Ｍ＋１アドレス値、アドレスレジスタＡＲＭ＋２５１に第Ｍ＋２アドレス値、…、アドレスレジスタＡＲＭ＋Ｋ５１に第Ｍ＋Ｋアドレス値が取り込まれる。取り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレスデコーダ５２に出力される。また、テスト回路４１によりテストモード信号４１ａがアクティブ状態であるとき、Ｉ／Ｏ０〜Ｉ／ＯＰの内容に関係なく、アドレスレジスタＡＲＭ＋Ｋ５１は、取り込まれた第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値を保持（固定）する。即ち、第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値を固定することで入出力バッファ４２からの入力（取り込み）を拒否し、従来では入力が必要であった第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値の入力が不要になる。固定された第Ｍ＋１アドレス値〜第Ｍ＋Ｌアドレス値は、アドレスデコーダ５２に出力される。
【０１３２】
コマンドデコーダ４８は、コマンドレジスタＣＲＩ４７からＮ個のコマンド値を入力し、チップの内部の動作を決める内部コマンドを決定する回路である。シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、決定された内部コマンドにより、メモリセルの読み出しが可能となる。このコマンドデコーダ４８には、コマンドレジスタＣＲ１４７から第１コマンド値、コマンドレジスタＣＲ２４７から第２コマンド値、…、コマンドレジスタＣＲＮ４７から第Ｎコマンド値が入力される。コマンドデコーダ４８は、入力された第１コマンド値、第２コマンド値、…、第Ｎコマンド値に基づいて内部コマンドを決定し、決定された内部コマンドをカウンタＣ１５０〜カウンタＣＭ５０に出力する。
【０１３３】
カウンタＣＪ５０は、上述したように、カウンタＣ１５０〜カウンタＣＭ５０を有している。カウンタＣＪ５０は、アドレスレジスタＡＲＪ４９から出力されたアドレス値と、コマンドデコーダ４８から出力された内部コマンドとが入力される。ここで、カウンタＣ１５０に第１アドレス値、カウンタＣ２５０に第２アドレス値、…、カウンタＣＭ５０に第Ｍアドレス値が入力される。カウンタＣＪ５０は、入力されたアドレス値、入力された内部コマンドに基づいて、アドレスデコーダ５２がメモリセルアレイ５３から特定のメモリセルを選択するための選択信号を決定する。ここで、カウンタＣ１５０は第１アドレス値と内部コマンドから第１選択信号、カウンタＣ２５０は第２アドレス値と内部コマンドから第２選択信号、…、カウンタＣＭ５０は第Ｍアドレス値と内部コマンドから第Ｍ選択信号を決定する。カウンタＣＪ５０は、アドレスレジスタインクリメント制御クロック回路４６から出力されたアドレスレジスタインクリメント制御クロック信号４６ａに応答して、決定された第１選択信号、第２選択信号、…、第Ｍ選択信号をアドレスデコーダ５２に出力する。
【０１３４】
アドレスデコーダ５２は、カウンタＣＪ５０から出力された選択信号（第１選択信号、第２選択信号、…、第Ｍ選択信号）とアドレスレジスタＡＲＭ＋Ｋ５１から出力されたアドレス値（第Ｍ＋１アドレス値、第Ｍ＋２アドレス値、…、第Ｍ＋Ｋアドレス値）を入力する。アドレスデコーダ５２は、選択信号に応答して、メモリセルアレイ５３から対象となるメモリセルを選択し、選択されたメモリセルに記憶された複数のデータを連続的に読み出す。読み出されたデータは、アドレスレジスタＡＲＭ＋Ｋ５１に取り込まれ、入出力バッファ４２のＩ／Ｏ０〜Ｉ／ＯＰに出力される。
【０１３５】
これにより、実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、テスト回路４１から出力されるテストモード信号４１ａをＮ個のコマンドレジスタＣＲＩ４７とＭ個のアドレスレジスタＡＲＪ４９にだけ出力するのではなく、Ｎ個のコマンドレジスタＣＲＩ４７、Ｍ個のアドレスレジスタＡＲＪ４９、（Ｍ＋Ｌ）個のアドレスレジスタＡＲＭ＋Ｋ５１に出力することにより、メモリセルに記憶された複数のデータをチップの内部で読み出すことで読み出し時間を更に短縮できる。
【０１３６】
次に、実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式の動作について、図６を参照して説明する。但し、実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式の動作を示すフローチャートについては、実施の形態１と同様である。
【０１３７】
図６は、本実施の形態３に係るアドレスマルチプレクサの動作を示すタイミングチャートである。
【０１３８】
まず、テスト回路４１は、テストモード信号４１ａをアクティブ状態にする（図６におけるテストモード信号４１ａのタイミングチャートのポイントＨ）。
【０１３９】
次に、コマンドレジスタＣＲＩ４７に取り込まれたコマンド値、アドレスレジスタＡＲＪ４９に取り込まれたアドレス値、アドレスレジスタＡＲＭ＋Ｋ５１に取り込まれたアドレス値は、アクティブ状態されたテストモード信号４１ａにより固定される。この固定されたコマンド値及びアドレス値は、Ｉ／Ｏ０〜Ｉ／ＯＰのいかなる入力にも影響を受けず、テストモード信号４１ａにのみ制御される値である。
【０１４０】
次いで、テストモード信号４１ａにより固定されたコマンド値には、コマンドデコーダ４８により内部コマンドが決定される。
【０１４１】
テストモード信号４１ａにより固定されたアドレス値は、シリアルアクセス可能なメモリ空間の先頭アドレスである。また、カウンタＣＪ５０は、アドレスレジスタＡＲＪ４９に取り込まれたアドレス値がシリアルアクセス可能なメモリ空間の先頭アドレスに固定されることにより、シリアルアクセス可能なメモリ空間の先頭アドレスにセット（指定）される。
【０１４２】
次いで、コマンドデコーダ４８が出力する内部コマンドは、テストモード信号４１ａにより固定されたコマンド値に対応したものであり、カウンタＣＪ５０のカウンタ値（アドレスレジスタＡＲＪ４９に取り込まれたアドレス値の数）も決定しているので、アドレスレジスタＡＲＭ＋Ｋ５１のアドレス値が固定された時点で、アドレスデコーダ５２には全ての入力が決定される。これにより、アドレスデコーダ５２は、読み出し対象となるメモリセルの選択が可能になる。
【０１４３】
次に、カウンタＣＪ５０には、アドレスレジスタインクリメント制御クロック回路４６から出力されたアドレスレジスタインクリメント制御クロック信号４６ａが入力される（図６におけるアドレスレジスタインクリメント制御クロック信号４６ａのポイントＪ〜ポイントＫ）。アドレスレジスタインクリメント制御クロック信号４６ａによりカウンタＣＪ５０をインクリメントさせたとき、メモリセルは、シリアルアクセス可能なメモリ空間の先頭アドレスから選択される。ここで、Ｉ／Ｏ０〜Ｉ／ＯＰとして、選択されたメモリセルから記憶された複数のデータが順に読み出される（図６におけるＩ／Ｏ０〜Ｉ／ＯＰのポイントＪ〜ポイントＫ）。
【０１４４】
これにより、テストモード信号４１ａにより、Ｎ個のコマンドレジスタＣＲＩ４７はコマンド値が固定され、Ｍ個のアドレスレジスタＡＲＪ４９、（Ｍ＋Ｌ）個のアドレスレジスタＡＲＭ＋Ｋ５１はアドレス値が固定されるので、Ｉ／Ｏ０〜Ｉ／ＯＰのいかなる入力も無効となる。即ち、実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、テストモード信号４１ａをアクティブ状態にすると、コマンドレジスタＣＲＩ４７のコマンド値、アドレスレジスタＡＲＪ４９、アドレスレジスタＡＲＭ＋Ｋ５１のアドレス値は決定されるので、Ｎ個のコマンドレジスタＣＲＩ４７、Ｍ個のアドレスレジスタＡＲＪ４９、（Ｍ＋Ｌ）個のアドレスレジスタＡＲＭ＋Ｋ５１へのＩ／Ｏ０〜Ｉ／ＯＰの入力が不要となる。実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、コマンド及びアドレスの入力１サイクルに要する時間をｔ（ｎｓｅｃ）とすると、従来に比べて｛（Ｎ＋Ｍ＋Ｌ）×ｔ｝ｎｓｅｃだけ読み出し時間を短縮できる。
【０１４５】
以上の説明により、本実施の形態３に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式によれば、実施の形態１の効果に加えて、読み出し時間を更に短縮できる。
【０１４６】
【発明の効果】
本発明のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式は、入力サイクルが簡素化される。
【図面の簡単な説明】
【図１】図１は、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を示すブロック図である。
【図２】図２は、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式の動作を示すタイミングチャートである。
【図３】図３は、本実施の形態１に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式におけるメモリ空間の先頭アドレスを示す図である。
【図４】図４は、本実施の形態２に係るシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を示すブロック図である。
【図５】図５は、本実施の形態３に係るアドレスマルチプレクサを示すブロック図である。
【図６】図６は、本実施の形態３に係るアドレスマルチプレクサの動作を示すタイミングチャートである。
【図７】図７は、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を示すブロック図である。
【図８】図８は、従来のシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式における動作を示すタイミングチャートである。
【符号の説明】
１    テスト回路
１ａ  テストモード信号
２    入出力バッファ
３    コマンドレジスタ制御回路
３ａ  コマンドレジスタ制御信号
４    アドレスレジスタ制御回路
４ａ  アドレスレジスタ制御信号
５    コマンド及びアドレス入力制御クロック回路
５ａ  コマンド及びアドレス入力制御クロック信号
６    アドレスレジスタインクリメント制御クロック回路
６ａ  アドレスレジスタインクリメント制御クロック信号
７    コマンドレジスタＣＲＩ  （Ｉ＝１〜Ｎ）
８    コマンドデコーダ
９    アドレスレジスタＡＲＪ  （Ｊ＝１〜Ｍ）
１０    カウンタＣＪ  （Ｊ＝１〜Ｍ）
１１    アドレスレジスタＡＲＭ＋Ｋ  （Ｋ＝１〜Ｌ）
１２    アドレスデコーダ
１３    メモリセルアレイ
１５    コマンド制御部
１６    アドレス制御部
１７    記憶部
２１    テスト回路
２１ａ  テストモード信号
２２    入出力バッファ
２３    コマンドレジスタ制御回路
２３ａ  コマンドレジスタ制御信号
２４    アドレスレジスタ制御回路
２４ａ  アドレスレジスタ制御信号
２５    コマンド及びアドレス入力制御クロック回路
２５ａ  コマンド及びアドレス入力制御クロック信号
２６    アドレスレジスタインクリメント制御クロック回路
２６ａ  アドレスレジスタインクリメント制御クロック信号
２７    コマンドレジスタＣＲＩ  （Ｉ＝１〜Ｎ）
２８    コマンドデコーダ
２９    アドレスレジスタＡＲＪ  （Ｊ＝１〜Ｍ）
３０    カウンタＣＪ  （Ｊ＝１〜Ｍ）
３１    アドレスレジスタＡＲＭ＋Ｋ  （Ｋ＝１〜Ｌ）
３２    アドレスデコーダ
３３    メモリセルアレイ
３５    コマンド制御部
３６    アドレス制御部
３７    記憶部
４１    テスト回路
４１ａ  テストモード信号
４２    入出力バッファ
４３    コマンドレジスタ制御回路
４３ａ  コマンドレジスタ制御信号
４４    アドレスレジスタ制御回路
４４ａ  アドレスレジスタ制御信号
４５    コマンド及びアドレス入力制御クロック回路
４５ａ  コマンド及びアドレス入力制御クロック信号
４６    アドレスレジスタインクリメント制御クロック回路
４６ａ  アドレスレジスタインクリメント制御クロック信号
４７    コマンドレジスタＣＲＩ  （Ｉ＝１〜Ｎ）
４８    コマンドデコーダ
４９    アドレスレジスタＡＲＪ  （Ｊ＝１〜Ｍ）
５０    カウンタＣＪ  （Ｊ＝１〜Ｍ）
５１    アドレスレジスタＡＲＭ＋Ｋ  （Ｋ＝１〜Ｌ）
５２    アドレスデコーダ
５３    メモリセルアレイ
５５    コマンド制御部
５６    アドレス制御部
５７    記憶部
１０２    入出力バッファ
１０３    コマンドレジスタ制御回路
１０３ａ  コマンドレジスタ制御信号
１０４    アドレスレジスタ制御回路
１０４ａ  アドレスレジスタ制御信号
１０５    コマンド及びアドレス入力制御クロック回路
１０５ａ  コマンド及びアドレス入力制御クロック信号
１０６    アドレスレジスタインクリメント制御クロック回路
１０６ａ  アドレスレジスタインクリメント制御クロック信号
１０７    コマンドレジスタＣＲＩ  （Ｉ＝１〜Ｎ）
１０８    コマンドデコーダ
１０９    アドレスレジスタＡＲＪ  （Ｊ＝１〜Ｍ）
１１０    カウンタＣＪ  （Ｊ＝１〜Ｍ）
１１１    アドレスレジスタＡＲＭ＋Ｋ  （Ｋ＝１〜Ｌ）
１１２    アドレスデコーダ
１１３    メモリセルアレイ
１１５    コマンド制御部
１１６    アドレス制御部
１１７    記憶部
【図１】
0003569232.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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