(57)【特許請求の範囲】
【請求項１】
ディジタル情報を記録及び再生するディジタル磁気記録再生装置であって、パーシャルレスポンス等化によって得られた信号系列から、最も確からしいデータ系列、２番目に確からしいデータ系列、３番目に確からしいデータ系列乃至ｎ番目に確からしいデータ系列のｎ通りを候補として復号出力するビタビ検出手段と、これら各系列をそれぞれ誤り検出して誤りのない系列を復号結果として選択出力する手段を設け、
前記ビタビ検出手段に、（２ｎ−１）番目（ｎ＞１）までのデータ系列を尤度の高い順に求め、その中からｎ個の候補のデータ系列を出力するのに、（ｉ−１）番目とｉ番目（ｉ＝２，３，…，ｎ）のパスメモリの内容が一致し、かつ、（ｉ−１）番目と（ｉ＋１）番目の尤度差の絶対値が、判定閾値よりも小さい場合に、（ｉ＋１）番目の候補に対する尤度及びパスメモリをｉ番目の候補に対する尤度及びパスメモリに置換する手段を設けたディジタル磁気記録再生装置。
【請求項２】
ディジタル情報を記録及び再生するディジタル磁気記録再生装置であって、パーシャルレスポンス等化によって得られた信号系列から、最も確からしいデータ系列、２番目に確からしいデータ系列、３番目に確からしいデータ系列乃至ｎ番目に確からしいデータ系列のｎ通りを候補として復号出力するビタビ検出手段と、これら各系列をそれぞれ誤り検出して誤りのない系列を復号結果として選択出力する手段を設け、
前記ビタビ検出手段は、前記ｎ個の候補のデータ系列のうちで、（ｉ−１）番目とｉ番目（ｉ＝２，３，…，ｎ）のパスメモリの内容が一致した場合に、（ｉ−１）番目の候補に対する尤度に一定の差分値を加算したものを、ｉ番目の候補に対する尤度として初期設定する手段を備えたディジタル磁気記録再生装置。
【請求項３】
前記ビタビ検出手段は、前記データ系列の一定周期毎に前記ディジタル情報が正しく復元されているかを調べる誤り検出ビットを付加する手段を備え、この誤り検出ビットを含めた誤り検出によるブロック符号の長さよりも短いパスメモリ長で前記ｎ通りの候補のデータ系列を出力する請求項１乃至請求項２のいずれかに記載のディジタル磁気記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は磁気ディスク装置等のディジタル磁気記録再生装置に関り、特に、ディジタルデータを高密度に記録するための信号処理方式及び装置に関する。
【０００２】
【従来の技術】
磁気ディスク装置への高密度記録、高速化の要望はますます高まっており、これを支える記録再生系の信号処理技術も高密度、高速記録に対応してきた。記録符号では、その符号化レートＲを高くし、現在ではＲ＝８／９が主流となっている。更に最近ではより高レートなＲ＝１６／１７記録符号も実用化され始めている。また、高密度記録に伴う符号間干渉の増大による信号対雑音比の低下に対処するために、パーシャルレスポンス等化方式を採用し、再生チャネルで構成される既知の干渉を用いて、ビタビアルゴリズム（最尤系列推定）により再生信号に最も近い信号系列を検出するＰＲ４ＭＬ（Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ  Ｃｌａｓｓ  ４  ｗｉｔｈ  Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ  Ｄｅｔｅｃｔｉｏｎ）が適用され、既にＬＳＩとして磁気ディスク製品に搭載されている。ＰＲ４ＭＬ処理部への入力信号系列を０，１バイナリデータとすると、ＰＲ４ＭＬによって得られる信号系列間の最少２乗距離（ＭＳＥＤ：Ｍｉｎｉｍｕｍ  Ｓｑｕａｒｅｄ  Ｅｕｃｌｉｄｅａｎ  Ｄｉｓｔａｎｃｅ）は、２であることが知られている。よってＰＲ４ＭＬは、最尤系列推定を行わずに磁気情報を０，１のみで判定するピーク検出方式（ＭＳＥＤ＝１）に比べて、雑音に対する余裕度が３ｄＢ向上する。
【０００３】
ＰＲ４ＭＬよりも更に高密度記録を実現するためには、ＭＳＥＤをより大きくするような信号処理技術が必要となる。これを実現する方法として、ＥＰＲ４ＭＬ（Ｅｘｔｅｎｄｅｄ  ＰＲ４ＭＬ），ＥＥＰＲ４ＭＬ（Ｅｘｔｅｎｄｅｄ  ＥＰＲ４ＭＬ）などがある。これらは、ＰＲ４ＭＬの考え方を拡張したものであり、ＭＳＥＤはそれぞれ、４，６（バイナリ換算）になることが知られている。またチャネル状態数は、ＥＰＲ４ＭＬで８、ＥＥＰＲ４ＭＬで１６になる。
【０００４】
図２に、従来用いられているディジタル磁気記録再生装置の構成を示す。図において、記録側では、ディジタルデータとしての０，１情報系列は、記録符号化部２０１により、Ｒ＝８／９，１６／１７等の高レート符号に変換される。記録符号は周知のように、０の連続数を有限に抑えることで、再生部のタイミング抽出や利得制御（図２では省略）の性能低下を防ぐことを目的としている。記録符号化された系列は更に、プリコーダ２０２により、１／（１＋Ｄ）を伝達関数とする符号に変換され、データ“１”がプリコーダに入力された時だけ、その出力は直前の値から変動するようにする。ここで、Ｄは遅延演算子であり、遅延時間はビット間隔に等しい。プリコーダ２０２により、再生部ビタビ検出後の復号誤り伝播長を有限に抑えることができる。プリコードされた系列は、増幅器２０３、記録ヘッド２０４を介し、磁気記録媒体２０５に磁気情報として記録される。
【０００５】
一方、再生側では、磁気記録媒体２０５に記録された磁気情報を、再生ヘッド２０６、増幅器２０７を介してアナログ電気信号に変換し、これをＡ／Ｄ変換器２０８によって、ビット間隔毎にサンプルされたディジタル信号に変換される。前記ディジタル信号は、ＰＲ等化回路２０９により、ＰＲ４、ＥＰＲ４，ＥＥＰＲ４等のパーシャルレスポンスチャネルに等化される。前記ＰＲ等化は、周知のトランスバーサルフィルタによって、容易に実現できる。ＰＲ等化回路の出力は、ＰＲチャネル特性によって定まる信号レベルに、雑音が加算されたものとなる。ここで、雑音は、媒体雑音や、再生側ヘッドより混入した雑音、Ａ／Ｄ量子化雑音であり、これらはＰＲ等化回路２０９を通ることにより、相関のある有色雑音となる。前記雑音の加わった等化信号は、ビタビ検出器２１０により、最尤系列推定（ＭＬＳＥ：Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ  ＳｅｑｕｅｎｃｅＥｓｔｉｍａｔｉｏｎ）がなされ、最も確からしいデータ系列、すなわち入力信号系列に最も近いデータ系列を出力する。周知のように、前記プリコーダに対する逆特性（１＋Ｄ）は、ビタビ検出器内部でＮＲＺＩ（Ｎｏｎ  Ｒｅｔｕｒｎｔｏ  Ｚｅｒｏ  Ｉｎｖｅｒｔｅｄ）として出力できるので、ポストコーダは省略できる。前記ビタビ検出されたデータ系列は、記録復号化部２１１により、情報系列に復元される。
【０００６】
このように、ディジタル磁気記録再生装置では、高レート記録符号を用いるとともに、パーシャルレスポンスとビタビ検出とを組み合せることで、再生信号の信号対雑音比を高め、高密度記録を実現している。
【０００７】
最近では、上記従来発明に加えて、更に記録密度を高めるための信号処理方式が種々検討されている。その有力方式として、リストビタビアルゴリズム（Ｌｉｓｔ  Ｖｉｔｅｒｂｉ  Ａｌｇｏｒｉｔｈｍ、以下ＬＶＡと表記）がある。これは、ビタビ検出部２１０において、最も確からしいデータ系列（ｂｅｓｔ系列）だけでなく、２番目に確からしいデータ系列（２ｎｄ系列）、３番目に確からしいデータ系列（３ｒｄ系列）、…、及びｎ番目に確からしいデータ系列（ｎｔｈ系列）を求め、これらを候補系列として出力し、各候補系列に対してＣＲＣ（Ｃｙｃｒｉｃ  Ｒｕｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）等により復号誤りを検出し、復号誤りのない候補系列を復号出力とするものである。ＬＶＡにより、ビタビ検出器の復号誤り特性が著しく向上する。ＬＶＡの詳細は、文献：Ｌｉｓｔ  Ｖｉｔｅｒｂｉ  Ｄｅｃｏｄｉｎｇ  Ａｌｇｏｒｉｔｈｍｓ  ｗｉｔｈ  Ａｐｐｌｉｃａｔｉｏｎｓ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏｌ．４２，Ｎｏ．２／３／４，ｐｐ．３１３−３２３，Ｆｅｂｒｕａｒｙ／Ｍａｒｃｈ／Ａｐｒｉｌ  １９９４  に記載されている。ＬＶＡは、元来、移動無線等の通信分野に適用されることを目的として考案されており、磁気記録再生装置に応用された例はない。実施例で述べるように、本発明は、ＬＶＡを磁気記録再生装置に応用することを基本としたものである。ところが、従来の概念をそのまま適用しても高密度記録を実現することはできない。これについては、次項で詳しく述べる。
【０００８】
ＬＶＡの基本概念を、ＥＰＲ４チャネルを例として、図３のトレリスダイアグラムを用いて説明する。図は、ＥＰＲ４チャネルの構造を、時間的な変化（ここでは時刻０から８）として表現したものである。チャネル状態数は８であり、状態０００，…，１１１はそれぞれ、０，…，７と表記している。各状態に−１及び＋１（それぞれバイナリデータ０，１に対応）が入力されると、対応するＰＲ等化信号（図ではバイナリ換算値で表記）が出力され、チャネル状態が遷移する。
【０００９】
例えば、時刻０での状態が１であった時、時刻１においてデータ１が入力されると、ＰＲ等化出力値として２が出力され、チャネル状態はこの時点で１から３に遷移する。
【００１０】
ＥＰＲ４チャネルの等化信号は、２，１，０，−１，−２の５値である。図３において、正しいデータ系列に対応する状態遷移の系列（パス）が濃い太線のようであるとする。これに対し、ビタビ検出を行った結果、薄い太線のようなパスに復号を誤ることがあり得る。図よりわかるように、正しい復号パス（等化信号値系列が０，０，０，１，１，−１，０，１）と誤った復号パス（同０，０，１，２，１，−１，−１，０）との信号間２乗距離は４であり、これはＭＳＥＤ＝４の誤り事象である。一般に最尤系列推定の復号誤り特性はＭＳＥＤによって決定され、ＥＰＲ４ＭＬではＭＳＥＤ＝４の誤り事象が最も高い頻度で発生する。
【００１１】
これに対し、ＬＶＡでは、最尤推定された系列（ｂｅｓｔ系列）を含めて、送信された確率（尤度）の高い順に複数個の候補系列（２ｎｄ，３ｒｄ，…，ｎｔｈ系列）をも推定し、出力する。例えば候補系列が２個の場合、図３においてｂｅｓｔ系列として薄い太線で示したパス（誤り系列）を、また２ｎｄ系列として濃い太線で示したパス（正しい系列）を出力する。これらの候補系列の中には正しい復号パスが含まれているので、両系列をＣＲＣ誤り検出することによって、正しい候補系列を選択することができる。よって、ＬＶＡにより、ＭＳＥＤ＝４の誤り事象が除去され、これよりも大なる信号間距離の誤り事象が起きることになる。すなわちＭＳＥＤは等価的に拡大し、復号誤り特性が向上する。ＥＰＲ４ＭＬの場合、ＭＳＥＤは６に拡大する（ＭＳＥＤ＝６の誤り事象の例を図中薄い太破線で示す）。これは、再生信号のＳ／Ｎ（信号対雑音比）が約１．８ｄＢ改善することを意味している。ここではＥＰＲ４チャネルを例に上げたが、ＥＥＰＲ４等他のＰＲチャネルにもＬＶＡを適用し、復号誤り特性を改善できる。
【００１２】
上記ＬＶＡは、前記文献で述べられているように、シリアル方式とパラレル方式に分類される。シリアル方式は、ビタビ検出において、候補系列としてｂｅｓｔ系列が誤った場合に２ｎｄ系列を求め、これが誤った場合に３ｒｄ系列を求め、以下同様にして（ｎ−１）番目の系列が誤った場合にｎ番目の系列を求め、誤りがなくなるまで系列推定処理を繰り返す方式である。勿論、実用上ｎは有限であるため、ｎ回の繰り返し処理で誤りがなくならない場合は、復号誤りのあったことを示す信号を送信側に送り、再送要求する。
【００１３】
一方、パラレル方式は、ビタビ検出においてｎ個の候補系列を同時に出力し、ＣＲＣにより誤りのないものを選択する方式である。この場合も、全候補系列に誤りが検出された場合は、復号誤りのあったことを示す信号を送信側に送り、再送要求する。
【００１４】
上記ＬＶＡを磁気記録再生装置に適用する場合、シリアル方式では比較的簡易な構成でＬＶＡ検出を実現可能であるが、最大処理遅延が大きく（従来のｎ倍）、高速処理に適していない。一方、パラレル方式では、候補推定のためのＡＣＳ（Ａｄｄ，Ｃｏｍｐａｒｅ，Ｓｅｌｅｃｔ）演算量が増大する（従来のｎ倍）が、候補系列を並列に出力できるために高速処理が可能である。従って磁気記録では、高速処理が可能なパラレル方式が適している。回路規模の増大は、近年の急速なＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）プロセスの進歩により、実用上重大な問題ではない。
【００１５】
前記文献によれば、パラレル方式によるＬＶＡにおいては、図４に示すように、トレリスダイアグラム上で出発状態と終了状態が周期的に１つに固定されており（これ以外の状態数はＮ）、出発状態においては必ず、全候補系列の尤度を、ｂｅｓｔ系列の尤度と同じ値に初期設定し直している。これは、ＬＶＡにおいて、区間Ｍビットの中で推定すべきｎ個の候補系列として、全て異なる尤度を持つもの、すなわち、上記区間内で必ず互いに異なるｎ個の候補系列を選択するためである。このため、区間Ｍビットで検出されるｎ個の候補系列は必ず全て異なっている。
【００１６】
この方式では、ＬＶＡ検出に必要なパスメモリ長をＫビット、ＣＲＣ符号のブロック長をＬビットとすると、Ｋ＞＝Ｌ、すなわち所要パスメモリ長をＣＲＣブロック長以上に設定する必要がある。その理由を図５で説明する。図は、ＬＶＡパスメモリ長とＣＲＣブロック長との関係を示す。候補系列数は２である。ここでは、Ｓ／Ｎが十分高く、ＣＲＣブロック長にわたり２回以上の誤り事象が発生する確率は無視できるほど小さいものとする。パスメモリ長がＣＲＣブロック長よりも大なる場合は、図５（ａ）に示すように、ｂｅｓｔ系列において第１ブロックに誤り事象が発生しても２ｎｄ系列が誤りをカバーしており、第１、第２ブロックとも、ｂｅｓｔ，２ｎｄ系列のいずれかに正しい系列が含まれている。ところが、パスメモリ長がＣＲＣブロック長よりも小なる場合は、図５（ｂ）に示すように、ＣＲＣブロック長にわたる系列はいずれも誤ることが起こり得る。これは、従来方式では、パスメモリ長毎に必ず互いに異なる系列をＬＶＡの候補として選択するために生じる現象である。このためＬＶＡにおいては、ＣＲＣとの整合性を考慮し、所要パスメモリ長をＣＲＣブロック長以上に設定する必要がある。
【００１７】
【発明が解決しようとする課題】
上記ＬＶＡを磁気記録再生装置に適用する場合、次の問題が生じる。
【００１８】
（１）ＬＶＡ検出器の所要パスメモリ長をＣＲＣ符号のブロック長以上にする必要があるため、ＣＲＣブロック長が長く（１００ビット程度以上）なると、ＬＶＡ検出器を実現することができない。従来方式では、移動無線等の通信分野にＬＶＡを適用しており、符号化レートを極度に高める必要がなかった。そのため、ＣＲＣブロック長は高々１０ビット（パスメモリ長は２０ビット程度）と簡易であり、その符号化レートは８／１０程度でよい。ところが実際には、従来方式では上記ＣＲＣ符号に加え、トレリスダイアグラムを構成するための符号として、レート１／２のたたみ込み符号を組み合せているため、システム全体の符号化レートは実質的に４／１０とかなり低い。これに対して磁気記録では、高密度化のために、システム全体の符号化レートとして、８／９以上が要求される。これを実現するためのＣＲＣブロック長は非常に長くなり（１００ビット程度以上）、それ以上のパスメモリ長を必要とするＬＶＡ検出器の構成は、処理遅延が極めて大きく実用的でない。
【００１９】
（２）従来方式では、トレリスダイアグラムの出発状態と終了状態を周期的に１つに絞り、かつ出発状態における全候補系列の尤度をｂｅｓｔ系列の尤度値に初期化することで、パスメモリ長毎に必ず相異なる候補系列を得るようにしていた。このため、トレリス上で割り当て可能な符号数がかなり制約され、該トレリス上で実現可能な記録符号のレートは低い（１／２程度）。すなわち、従来発明によるＬＶＡでは現行レート８／９以上を実現できない。
【００２０】
上記問題点はいずれも、従来のＬＶＡでは高密度記録を実現できないことを意味する。
【００２１】
本発明の目的は、上記問題点に鑑み、８／９以上の高符号化レートを維持し、かつ従来よりも高密度記録が可能なディジタル磁気記録再生装置を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の課題を解決するため、ＬＶＡ検出器において、（２ｎ−１）番目（ｎ＞１）までのデータ系列を尤度の高い順に求め、その中からｎ個の候補系列を出力するのに、（ｉ−１）番目とｉ番目（ｉ＝２，３，…，ｎ）のパスメモリの内容が一致し、かつ、（ｉ−１）番目と（ｉ＋１）番目の尤度差の絶対値が、判定閾値よりも小さい場合に、（ｉ＋１）番目の候補に対する尤度及びパスメモリをｉ番目の候補に対する尤度及びパスメモリに置換する手段を設ける。
【００２３】
また、前記ｎ個の候補系列のうちで、（ｉ−１）番目とｉ番目（ｉ＝２，３，…，ｎ）のパスメモリの内容が一致した場合に、（ｉ−１）番目の候補に対する尤度に一定の差分値を加算したものを、ｉ番目の候補に対する尤度として初期設定する手段を設ける。
【００２４】
【発明の実施の形態】
以下、本発明を用いたディジタル磁気記録再生装置の実施例につき、図面を用いて説明する。図１は本発明を用いたディジタル磁気記録再生装置のシステム構成である。図において、記録側では、ディジタルデータとしての０，１情報系列は、記録符号化部１０１により、Ｒ＝１６／１７等の高レート符号に変換される。記録符号は周知のように、０の連続数を有限に抑えることで、再生部のタイミング抽出や利得制御（図１では省略）の性能低下を防ぐことを目的としている。記録符号化された系列は次に、ＣＲＣ符号化部１０２で誤り検出符号化がなされる。ＣＲＣは、前記記録符号系列に対し誤り検出用の検査ビットを付加するブロック符号で実現できる。ここでは、高密度記録のため、ＣＲＣ符号化後の実質的な符号化レートが８／９以上となるように、十分長い（１００ビット程度以上）ＣＲＣブロック長で構成する。例えば、１６／１７符号変換後の１７ビットを１ユニットとして、８ユニット毎に８ビットのＣＲＣ検査ビットを追加する構成とすれば、ＣＲＣブロック長は８ユニット＋８ビット、すなわち１４４ビットとなり、全体としての符号化レートは１２８／１４４すなわち８／９になる。前記ＣＲＣブロックの構成により、例えば２ビットまでの任意の誤りを検出可能である。誤りを２ビット以下に限定できるのは、プリコーダ１０３があるためである。プリコーダ１０３により、前記ＣＲＣ符号化された系列は、１／（１＋Ｄ＾２）等を伝達関数とする符号に変換される。ここで、Ｄは遅延演算子であり、遅延時間はビット間隔に等しい。プリコーダ１０３及び再生側ポストコーダ１１２により、ビタビ検出後の復号誤り伝播長を有限に抑えることができる。よってＣＲＣにより、前記により有限長に抑えられた全ての誤りパターンを再生側で検出することができる。プリコードされた系列は、増幅器１０４、記録ヘッド１０５を介し、磁気記録媒体１０６に磁気情報として記録される。
【００２５】
一方、再生側では、磁気記録媒体１０６に記録された磁気情報を、再生ヘッド１０７、増幅器１０８を介してアナログ電気信号に変換し、これをＡ／Ｄ変換器１０９によって、ビット間隔毎にサンプルされたディジタル信号に変換される。前記ディジタル信号は、ＰＲ等化回路１１０により、ＰＲ４，ＥＰＲ４，ＥＥＰＲ４等のパーシャルレスポンスチャネルに等化される。前記ＰＲ等化は、周知のトランスバーサルフィルタによって、容易に実現できる。ＰＲ等化回路１１０の出力は、ＰＲチャネル特性によって定まる信号レベルに、雑音が加算されたものとなる。ここで、雑音は、媒体雑音や、再生側ヘッドより混入した雑音、Ａ／Ｄ量子化雑音であり、これらはＰＲ等化回路１１０を通ることにより、相関のある有色雑音となる。前記雑音の加わった等化信号は、ＬＶＡ検出器１１１により、最尤系列推定（ＭＬＳＥ：Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ  Ｓｅｑｕｅｎｃｅ  Ｅｓｔｉｍａｔｉｏｎ）がなされ、最も確からしいデータ系列を始めとして、ｎ個の候補系列を並列に出力する（本発明によるＬＶＡ検出器の詳細な構成については後で述べる）。本発明のＬＶＡ検出器は、後で詳しく述べる手法により、ＣＲＣブロック長よりも短いパスメモリ長で構成できる。ＬＶＡ検出された前記ｎ候補系列は、１＋Ｄ＾２等を伝達関数とするポストコーダにより、記録側プリコーダ１０３の逆変換を行う。その後、ポストコード化された各候補系列は、ＣＲＣ誤り検出部１１３により誤り検出がなされ、各候補系列とともに、これらに対するシンドロームをセレクタ回路１１４に出力する。セレクタ回路では、前記ｎ候補系列の中から、シンドロームが０のもの、すなわち誤りのないと判定された系列を選択し、記録復号化部１１５に出力する。同時に、エラーフラグ信号として０を出力し、復号誤りのないことを制御回路（図には示していない）に送信する。ここで制御回路とは、磁気記録再生装置と計算機とのインタフェースを制御する回路のことである。前記候補系列のいずれもシンドロームが０でない場合は、復号誤りが発生したと判断し、エラーフラグ信号として１を制御回路に出力し、再送要求する。前記記録復号化部１１５では前記系列を復号し、情報系列を復元する。
【００２６】
図６、７に本発明の第１実施例によるＬＶＡ検出器１１１の詳細な構成を示す。各図はそれぞれ、ＬＶＡにおけるＡＣＳ回路、及びパスメモリ回路である。ここでは２つの候補系列（ｂｅｓｔ，２ｎｄ系列）を出力する場合の回路構成を示してあり、３個以上の候補系列にも容易に拡張可能である。また、本実施例はＥＰＲ４チャネルを用いた場合の回路構成例であるが、任意のＰＲチャネル、例えばＥＥＰＲ４チャネル等に対しても同様に構成可能である。図６において、ＡＣＳ演算はチャネル状態０，…，７（それぞれ０００，…，１１１に対応）毎に並列処理がなされる。ここでは状態０の処理を例として述べる。他の状態についても全く同様である。状態０においては、４つの遅延素子６０１が存在し、それぞれ、１サンプル時刻（Ｄ）前の状態尤度Ｓ０．１，Ｓ０．２，Ｓ４．１，Ｓ４．２が格納されている。ここで、Ｓｉ．ｊは状態ｉ（ｉ＝０，…，７）における第ｊ候補系列（ｊ＝１：ｂｅｓｔ，２：２ｎｄ）の尤度である。現時刻において、ＰＲ等化信号が入力されると、理想値（ＥＰＲ４ＭＬの場合は２，１，０，−１，−２）に対する差の２乗距離がブランチ尤度ＢＭｍｎとして計算される。ここで、ＢＭｍｎは、状態ｍから状態ｎ（ｍ，ｎ：０，…，７）への遷移パスの前記理想値（図３参照）に対するブランチ尤度である。ここではブランチ尤度計算のための回路は省略している。前記尤度Ｓｉ．ｊとブランチ尤度ＢＭｍｎは、それぞれ図３に示すトレリスダイアグラムの構成に従って、加算器６０２により加算される。加算結果はソート回路６０３に入力され、最大尤度、２番目に高い尤度、及び３番目に高い尤度を選択し、対応するパスメモリ選択信号Ｐ０とともに出力する。ここでＰ０は６ビットのディジタル信号である。６ビットになっているのは、ソート回路の４つの入力からｂｅｓｔ，２ｎｄ，３ｒｄ系列を選択するのに２ビットずつを要するためである。ソート回路６０３は大小比較をするためのコンパレータ回路等で容易に構成できる。本実施例では、前記ソート回路６０３により３番目の尤度までを選択しているが、これは後で述べるように、２番目の尤度との置換処理を、必要に応じて行うためである。ここで、本実施例のソート処理は従来例とは異なり、同じ値のものが存在してもこれを選択する。例えば、前記４つの入力値が５．３，５．３，３．２，１．７の場合、ソート回路の出力はｂｅｓｔ，２ｎｄ，３ｒｄとして５．３，５．３，３．２をそれぞれ出力する。従来例では、必ず異なる系列を選択していたため、５．３，３．２，１．７が選択されることになる。本実施例において同一の値を含める理由は、ＣＲＣブロック長よりも短いパスメモリ長でＬＶＡを実現可能とするためである。同じ値を選択すると、対応するパスメモリも同じく（同一系列）になる可能性がある。よってこの場合、ｂｅｓｔ系列と同じ系列を２ｎｄ系列としてもよいかの判定処理及び、３ｒｄ系列との置換処理が必要になる。
【００２７】
以下、前記処理及びこれを実現するための回路構成を述べる。基本的な考え方は、一般に『各状態において（ｉ−１）番目とｉ番目（ｉ＝２，３，…，ｎ）のパスメモリの内容が一致し、かつ、（ｉ−１）番目と（ｉ＋１）番目の尤度差の絶対値が、判定閾値よりも小さい場合に、（ｉ＋１）番目の候補に対する尤度及びパスメモリをｉ番目の候補に対する尤度及びパスメモリに置換する』ことである。本実施例ではｎ＝２に相当するから、『各状態において１番目と２番目のパスメモリの内容が一致し、かつ、１番目と３番目の尤度差の絶対値が、判定閾値よりも小さい場合に、３番目の候補に対する尤度及びパスメモリを１番目の候補に対する尤度及びパスメモリに置換する』ことになる。パスメモリの詳細な構成については図７で別途説明する。ｂｅｓｔ，２ｎｄ系列のパスメモリの内容が一致し、かつ、ｂｅｓｔ系列と３ｒｄ系列の尤度差の絶対値が、判定閾値αよりも小さい場合は、上記条件を満たしており、ＡＣＳ回路（図６）はパスメモリ回路（図７）から制御信号Ｃ０＝１を受信し、選択回路６０７に入力される。Ｃ０＝０は上記条件が満たされていない場合である。Ｃ０＝１の時、選択回路６０７は３ｒｄ系列の尤度を出力し、これを２ｎｄ系列の尤度Ｓ０．２とする。Ｃ０＝０の時、選択回路６０７は２ｎｄ系列の尤度を出力し、これを２ｎｄ系列の尤度Ｓ０．２とする（置換処理は行われない）。前記尤度Ｓ０．１，Ｓ０．２は、対応する遅延素子６０１に再び格納され、次時刻のＡＣＳ演算に備える。ここで、図においてはソート後のＳｉ．ｊが対応する遅延素子６０１にＳｉ，ｊとして帰還されることを示してあり、煩雑を避けるため、結線は示していない。
【００２８】
一方、パスメモリ（図７参照）については、Ｃ０＝１の時３ｒｄ系列と２ｎｄ系列のパスメモリを置換する。Ｃ０＝０の時は置換処理を行わない。上記処理により、２ｎｄ系列を適切に選択し、後で述べるようにＣＲＣブロック長よりも短いパスメモリ長でＬＶＡを実現することが可能となる。
【００２９】
尤度比較は図６に示すように、差分値Ｓ０．１−Ｓ０．３を減算器６０４で演算し、絶対値回路（ＡＢＳ）６０５で前記差分値の絶対値が取られる。前記絶対値は比較回路６０６で閾値αとの比較がなされ、αより小さい場合は制御信号Ａ０＝１、そうでない場合はＡ０＝０をパスメモリ回路に出力する。ここで、前記閾値αは、ＭＳＥＤの半分の値に設定する。ＥＰＲ４ＭＬの場合は、α＝２である。以上は状態０におけるＡＣＳ回路の処理であるが、他の状態についても全く同様である。
【００３０】
図７にパスメモリ回路の構成を示す。パスメモリ回路では、ＡＣＳ回路（図６）から出力された制御信号Ｐ０，…，Ｐ７（各６ビット）を用いて、レジスタ交換処理を行う。各レジスタ７０１には、Ｒｉ．ｊが書き込まれている。ここで、Ｒｉ，ｊは状態ｉ（＝０，…，７）におけるｊ番目（ｊ＝１：ｂｅｓｔ，２：２ｎｄ，３：３ｒｄ）の候補系列に対するパスメモリの内容であり、データ０または１がＫビットにわたり蓄積されている。ここでＫはパスメモリ長である。前記レジスタ７０１はシフトレジスタであり、かつパラレルにデータを出力可能である。ＡＣＳ回路より出力された制御信号Ｐ０，…，Ｐ７はレジスタ交換回路７０２に入力される。レジスタ交換回路７０２では、前記制御信号Ｐ０，…，Ｐ７に基づき、選択するべきパスメモリを、ｂｅｓｔ，２ｎｄ，３ｒｄ系列毎に交換する。ここで各制御信号が６ビットになっているのは、ｂｅｓｔ，２ｎｄ，３ｒｄ系列を選択するのに２ビットずつを要するためである（図６参照）。交換後の出力はＲｉ，ｊ’として、比較回路７０３及び交換回路７０４に出力される。ここで、状態０の場合を例として具体的に説明する。他の状態についても同様である。Ｒ０．１’は比較回路７０３及び、対応するレジスタ７０１に帰還される（煩雑回避のため、レジスタへの帰還結線は省略）。同時にＲ０．２’は比較回路７０３及び交換回路７０４に、Ｒ０．３’は交換回路７０４に出力される。比較回路７０３では、該Ｒ０．１’，Ｒ０．２’が比較され、等しい場合は１、そうでない場合は０を出力する。該比較回路７０３の出力は、ＡＣＳ回路からの制御信号Ａ０とともにＡＮＤゲート７０５に入力され、論理積が取られる。該ＡＮＤゲート７０５の出力Ｃ０は、交換回路７０４及びＡＣＳ回路内選択回路６０７の制御信号となる。Ｃ０＝１の時は、交換回路７０４の出力としてＲ０．２＝Ｒ０．３’，Ｒ０．３＝Ｒ０．２’なる交換処理を行い、同時にＡＣＳ回路内選択回路６０７の出力としてＳ０．３（３ｒｄ系列の尤度）を選択する。Ｃ０＝０の時は交換処理を行わず、交換回路７０４の出力はＲ０．２＝Ｒ０．２’，Ｒ０．３＝Ｒ０．３’、ＡＣＳ回路内選択回路６０７の出力はＳ０．２（２ｎｄ系列の尤度）となる。このようにして最終的に決定されたパスメモリＲ０．１，Ｒ０．２，Ｒ０．３は、それぞれ対応するレジスタ７０１に帰還される（煩雑回避のため、結線は表記していない）。
【００３１】
帰還された後のレジスタ７０１は、シフトレジスタとして動作し、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）にデータ０または１がシリアルに入力されると同時に、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からデータ０または１が、復号結果としてシリアルに出力される。ここではシリアル入力されるデータは、ＥＰＲ４チャネルを仮定しており、偶数状態（０，２，４，６）が０、奇数状態（１，３，５，７）が１である。状態ｉにおけるｂｅｓｔ系列及び２ｎｄ系列の復号出力はそれぞれ、ｄｉ．１，ｄｉ．２である。ｂｅｓｔ系列の最終的な復号結果は、ｄｉ．１（ｉ＝０，…，７）の多数決を取ったものであるが、ｄ０．１を代表値として出力してもよい。これは、パスメモリ長が十分長い場合は、いずれの状態における最尤復号結果も原理的に一致するためである。２ｎｄ系列についても同様に、ｄｉ．２（ｉ＝０，…，７）の多数決を取ったものまたは、ｄ０．２を代表値として復号出力とする。
【００３２】
本実施例により、ＬＶＡ所要パスメモリ長をＣＲＣブロック長の１／２（従来の半分）以下に短縮できる。
【００３３】
図１０に、本実施例によるＬＶＡのパスメモリ長短縮の効果を示す。図は、パスメモリ長がＣＲＣブロック長の１／６の場合を例に、ｂｅｓｔ，２ｎｄ系列に対するパスメモリの内容を示している。例えばＣＲＣブロック長が１４４ビットの場合、ＬＶＡのパスメモリ長は２４ビットになる。ここで、ＬＶＡ検出器入力におけるＳ／Ｎは十分高く、ＣＲＣブロック長にわたり誤り事象が２回以上発生する確率は無視できるほど小さいものとする。また、各パスメモリに表記されたメモリブロック番号（１，２，…）の順に時間が経過しているものとする。図においては、第２メモリブロックで誤り事象が発生し、本発明によりｂｅｓｔ系列の復号誤りを２ｎｄ系列がカバーしている。従来発明では、パスメモリ長毎にｂｅｓｔ，２ｎｄ系列は必ず異なった復号出力を取る。このため、パスメモリ長がＣＲＣブロック長よりも短いと、図に示すように、ＣＲＣブロック長で観測される候補系列はｂｅｓｔ，２ｎｄとも、誤った系列として検出されてしまう。これに対して本発明では、第２メモリブロックを除き、ｂｅｓｔ，２ｎｄ系列はともに同じパスメモリ（正しい系列）を選択している。これは、ｂｅｓｔ系列と２ｎｄ系列の尤度が極めて近いものの、ｂｅｓｔ系列と３ｒｄ系列との尤度差ΔＭ１３の絶対値が閾値αより大のため、ｂｅｓｔ，２ｎｄ系列とも３ｒｄ系列に比し十分信頼度が高いと判断しているためである。一方、第２メモリブロックにおいては誤り事象が発生し、本実施例の置換処理を行う前はｂｅｓｔ，２ｎｄ系列ともに同じパスメモリ（誤った系列）を選択する（ｂｅｓｔ系列と２ｎｄ系列の尤度が極めて近いことによる）。ところがここでは、ΔＭ１３の絶対値がαより小となっている。これは尤度的に信頼度の高い候補系列（正しい系列）が３ｒｄ系列に存在する確率の高いことを示唆している。そこで、２ｎｄ系列と３ｒｄ系列との尤度及びパスメモリを置換し、２ｎｄ系列としてｂｅｓｔ系列とは異なる候補系列（３ｒｄ系列）を選択する。前記置換処理によって、第２メモリブロックにおいてもｂｅｓｔ，２ｎｄいずれかの候補系列に正しい復号系列が含まれるようになる。かくの如く、ＣＲＣブロック長で見ると、真の誤り事象だけが修正され、２ｎｄ系列で正しい復号出力を得ることができる。
【００３４】
このように本実施例では、ｂｅｓｔ系列と２ｎｄ系列のパスメモリが等しい場合に、３ｒｄ系列の尤度がｂｅｓｔ系列に近いか否かを閾値により判定し、近い場合は２ｎｄ系列として３ｒｄ系列を、そうでない場合は２ｎｄ系列をそのまま選択する。これは、ｂｅｓｔ系列と２ｎｄ系列が等しい場合でも、３ｒｄ系列との尤度差が十分大きければ、両候補系列とも信頼できると判断するためである。換言すれば、本実施例では、再生信号のＳ／Ｎが十分高い時は、ｂｅｓｔ，２ｎｄ系列は基本的に等しく、確率的に３ｒｄ系列の信頼度が高い（ｂｅｓｔ系列との尤度差の絶対値が閾値よりも小）場合のみ、３ｒｄ系列（殆どの場合ｂｅｓｔ系列と異なる）を２ｎｄ系列として選択し、復号誤りをカバーするものである。従来方式では、トレリスダイアグラムの出発状態と終了状態を周期的に１つに絞り、かつ出発状態における全候補系列の尤度をｂｅｓｔ系列の尤度に初期化することで、パスメモリ長毎に必ず相異なる候補系列を得るようにしていた。このため、実現可能な符号化レートが低く、パスメモリ長をＣＲＣブロック長よりも短くすることができなかった。これに対し本発明は、パスメモリ長毎に必ずしも異なる系列を候補とはしないので、ＣＲＣがいずれも誤る現象（図５（ｂ）、図１０参照）を防止でき、パスメモリ長をＣＲＣブロック長よりも短くすることが可能となる。加えて、本実施例で述べた尤度置換処理によって候補系列の尤度初期化を等価的に行っているため、トレリスダイアグラムの出発状態と終了状態を周期的に１つに絞って初期化を行う必要がなく、８／９以上の高符号化レートを実現することができる。ここで本発明の尤度初期化（前記置換処理）は、時間とともに狭まっていくｂｅｓｔ，２ｎｄ系列間の尤度差を前記置換処理によって再度設定し、２ｎｄ系列として一方的にｂｅｓｔ系列と同一の系列が選択されることのないよう、候補系列を客観的に選択するための処理である。本発明では、従来方式のように周期的にではなく、必要な場合のみ尤度初期化を行うことで、高レート化及び所要パスメモリ長の短縮を実現している。
【００３５】
図８、９に本発明の第２実施例によるＬＶＡ検出器の詳細な構成を示す。各図はそれぞれ、ＬＶＡにおけるＡＣＳ回路、及びパスメモリ回路である。ここでは２つの候補系列（ｂｅｓｔ，２ｎｄ系列）を出力する場合の回路構成を示してあり、３個以上の候補系列にも容易に拡張可能である。また、本実施例はＥＰＲ４チャネルを用いた場合の回路構成例であるが、任意のＰＲチャネル、例えばＥＥＰＲ４チャネル等に対しても同様に構成可能である。図８において、ＡＣＳ演算はチャネル状態０，…，７（それぞれ０００，…，１１１に対応）毎に並列処理がなされる。ここでは状態０の処理を例として述べる。他の状態についても全く同様である。状態０においては、４つの遅延素子８０１が存在し、それぞれ、１サンプル時刻（Ｄ）前の状態尤度Ｓ０．１，Ｓ０．２，Ｓ４．１，Ｓ４．２が格納されている。ここで、Ｓｉ．ｊは状態ｉ（ｉ＝０，…，７）における第ｊ候補系列（ｊ＝１：ｂｅｓｔ，２：２ｎｄ）の尤度である。現時刻において、ＰＲ等化信号が入力されると、理想値（ＥＰＲ４ＭＬの場合は２，１，０，−１，−２）に対する差の２乗距離がブランチ尤度ＢＭｍｎとして計算される。ここで、ＢＭｍｎは、状態ｍから状態ｎ（ｍ，ｎ：０，…，７）への遷移パスのＰＲ等化理想信号（図３参照）に対するブランチ尤度である。ここではブランチ尤度計算のための回路は省略している。前記尤度Ｓｉ．ｊとブランチ尤度ＢＭｍｎは、それぞれ図３に示すトレリスダイアグラムの構成に従って、加算器８０２により加算される。加算結果はソート回路８０３に入力され、最大尤度Ｓ０．１、及び２番目に高い尤度Ｓ０，２を選択し、対応するパスメモリ選択信号Ｐ０とともに出力する。ここでＰ０は４ビットのディジタル信号である。４ビットになっているのは、ｂｅｓｔ，２ｎｄ系列を選択するのに２ビットずつを要するためである。該Ｓ０．１は更に、一定の差分値ΔＳが加算器８０２により加算され、補正値Ｓ０．１’として、Ｓ０．２とともに選択回路８０４に入力される。ここで、前記差分値ΔＳは、ＭＳＥＤの値に設定する。ＥＰＲ４ＭＬの場合は、ΔＳ＝４である。ソート回路８０３は大小比較をするためのコンパレータ回路等で容易に構成できる。ここで、本実施例のソート処理は従来例と異なり、同じ値のものが存在してもこれを選択する。例えば、前記４つの入力値が５．３，５．３，３．２，１．７の場合、ソート回路の出力はｂｅｓｔ，２ｎｄとして５．３，５．３をそれぞれ出力する。従来例では、必ず異なる系列を選択していたため、５．３，３．２が選択されることになる。本実施例において同一の値を含める理由は、ＣＲＣブロック長よりも短いパスメモリ長でＬＶＡを実現可能とするためである。同じ値を選択すると、対応するパスメモリも同じ（同一系列）になる可能性がある。そこで本実施例では、ｂｅｓｔ系列と２ｎｄ系列のパスメモリが等しい場合に、ｂｅｓｔ系列の尤度を補正したものを２ｎｄ系列の尤度として新たに初期化している。ここで本発明の尤度初期化は、時間とともに狭まっていくｂｅｓｔ，２ｎｄ系列間の尤度差を前記補正処理によって再度設定し、２ｎｄ系列として一方的にｂｅｓｔ系列と同一の系列が選択されることのないよう、候補系列を客観的に選択するための処理である。本発明では、従来方式のように周期的にではなく、必要な場合のみ尤度初期化を行うことで、高レート化及び所要パスメモリ長の短縮を実現している。
【００３６】
以下、前記初期化処理及びこれを実現するための回路構成を述べる。基本的な考え方は、一般に『各状態において（ｉ−１）番目とｉ番目（ｉ＝２，３，…，ｎ）のパスメモリの内容が一致した場合に、（ｉ−１）番目の候補に対する尤度に一定の差分値ΔＳを加算したものを、ｉ番目の候補に対する尤度として初期設定する』ことである。本実施例ではｎ＝２に相当するので、『各状態において１番目と２番目のパスメモリの内容が一致した場合に、１番目の候補に対する尤度に一定の差分値ΔＳを加算したものを、２番目の候補に対する尤度として初期設定する』ことになる。パスメモリの詳細な構成については図９で別途説明する。
【００３７】
ｂｅｓｔ，２ｎｄ系列のパスメモリの内容が一致した場合は、上記条件を満たしており、ＡＣＳ回路はパスメモリ回路から制御信号Ｂ０＝１を受信し、選択回路に入力される。Ｂ０＝０は上記条件が満たされていない場合である。Ｂ０＝１の時、選択回路は該補正されたｂｅｓｔ系列の尤度Ｓ０．１’を出力し、これを２ｎｄ系列の尤度Ｓ０．２とする。Ｂ０＝０の時、選択回路は２ｎｄ系列の尤度Ｓ０．２を出力し、これを２ｎｄ系列の尤度Ｓ０．２とする。前記尤度Ｓ０．１，Ｓ０．２は、対応する遅延素子８０１に再び格納され、次時刻のＡＣＳ演算に備える。ここで、図においてはソート後のＳｉ．ｊが対応する遅延素子８０１にＳｉ，ｊとして帰還されることを示してあり、煩雑を避けるため、結線は示していない。
【００３８】
図９にパスメモリ回路の構成を示す。パスメモリ回路では、ＡＣＳ回路（図８）から出力された制御信号Ｐ０，…，Ｐ７（各４ビット）を用いて、レジスタ交換処理を行う。各レジスタ９０１には、Ｒｉ．ｊが書き込まれている。ここで、Ｒｉ，ｊは状態ｉ（＝０，…，７）におけるｊ番目（ｊ＝１：ｂｅｓｔ，２：２ｎｄ）の候補系列に対するパスメモリの内容であり、データ０または１がＫビットにわたり蓄積されている。ここでＫはパスメモリ長である。前記レジスタ９０１はシフトレジスタであり、かつパラレルにデータを出力可能である。ＡＣＳ回路より出力された制御信号Ｐ０，…，Ｐ７はレジスタ交換回路９０２に入力される。レジスタ交換回路では、前記制御信号Ｐ０，…，Ｐ７に基づき、選択するべきパスメモリを、ｂｅｓｔ，２ｎｄ系列毎に交換する。ここで各制御信号が４ビットになっているのは、ｂｅｓｔ，２ｎｄ系列を選択するのに２ビットずつを要するためである（図８参照）。交換後の出力はＲｉ，ｊ’として、比較回路９０３に出力され、同時に対応するレジスタ９０１に帰還入力される（煩雑回避のため、帰還結線は省略）。ここで、状態０の場合を例として具体的に説明する。他の状態についても同様である。Ｒ０．１’，Ｒ０．２’は比較回路９０３に出力され、同時に対応するレジスタ９０１に帰還される。比較回路９０３では、該Ｒ０．１’，Ｒ０．２’が比較され、等しい場合は１、そうでない場合は０を制御信号Ｂ０として、ＡＣＳ回路に出力する。Ｂ０＝１の時は、ＡＣＳ回路内選択回路８０４の出力としてＳ０．１’（Ｓ０．１の補正値）を選択する。Ｂ０＝０の時はＡＣＳ回路内選択回路８０４の出力はＳ０．２（２ｎｄ系列の尤度）となる。
【００３９】
一方、帰還された後のレジスタ９０１は、シフトレジスタとして動作し、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）にデータ０または１がシリアルに入力されると同時に、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からデータ０または１が、復号結果としてシリアルに出力される。ここではシリアル入力されるデータは、ＥＰＲ４チャネルを仮定しており、偶数状態（０，２，４，６）が０、奇数状態（１，３，５，７）が１である。状態ｉ（ｉ＝０，…，７）におけるｂｅｓｔ系列及び２ｎｄ系列の復号出力はそれぞれ、ｄｉ．１，ｄｉ．２である。ｂｅｓｔ系列の最終的な復号結果は、ｄｉ．１の多数決を取ったものであるが、ｄ０．１を代表値として出力してもよい。これは、パスメモリ長が十分長い場合は、いずれの状態における最尤復号結果も原理的に一致するためである。２ｎｄ系列についても同様に、ｄｉ．２（ｉ＝０，…，７）の多数決を取ったものまたは、ｄ０．２を代表値として復号出力とする。
【００４０】
本実施例により、ＬＶＡ所要パスメモリ長をＣＲＣブロック長の１／２（従来の半分）まで短縮できる。従って、本実施例はＣＲＣブロック長が比較的短い場合に有効である。
【００４１】
図１１に、本実施例によるＬＶＡのパスメモリ長短縮の効果を示す。図は、パスメモリ長がＣＲＣブロック長の１／２の場合を例に、ｂｅｓｔ，２ｎｄ系列に対するパスメモリの内容を示している。例えばＣＲＣブロック長が５０ビットの場合、ＬＶＡのパスメモリ長は２５ビットになる。ここで、ＬＶＡ検出器入力におけるＳ／Ｎは十分高く、ＣＲＣブロック長にわたり誤り事象が２回以上発生する確率は無視できるほど小さいものとする。また、各パスメモリに表記されたメモリブロック番号（１，２，…）の順に時間が経過しているものとする。図においては、第１メモリブロックで誤り事象が発生し、本発明によりｂｅｓｔ系列の復号誤りを２ｎｄ系列がカバーしている。従来発明では、パスメモリ長毎にｂｅｓｔ，２ｎｄ系列は必ず異なった復号出力を取る。このため、パスメモリ長がＣＲＣブロック長よりも短いと、ＣＲＣブロック長で観測される候補系列はｂｅｓｔ，２ｎｄとも、誤った系列として検出されてしまう。これに対して本発明では、第２メモリブロックにおいて、ｂｅｓｔ，２ｎｄ系列はともに同じパスメモリ（正しい系列）を選択している。これは、ソート処理においてｂｅｓｔ系列と２ｎｄ系列の尤度が等しいか、極めて近い場合も、これらを選択しているために起こり得る。ただし、本発明ではこの時点で２ｎｄ系列の尤度を、前記補正処理を用いて初期化する。よって、第３メモリブロック（図には示さず）では、ｂｅｓｔ系列と２ｎｄ系列は異なるパスメモリを選択することになる。前記補正処理によって、ｂｅｓｔ，２ｎｄいずれかの候補系列に正しい復号系列が含まれるようになる。かくの如く、ＣＲＣブロック長で見ると、真の誤り事象だけが修正され、２ｎｄ系列で正しい復号出力を得ることができる。
【００４２】
このように本実施例では、ｂｅｓｔ系列と２ｎｄ系列のパスメモリが等しい場合に、ｂｅｓｔ系列の尤度を補正したものを２ｎｄ系列の尤度として初期設定する。従来方式では、トレリスダイアグラムの出発状態と終了状態を周期的に１つに絞り、かつ出発状態における全候補系列の尤度をｂｅｓｔ系列の尤度に初期化することで、パスメモリ長毎に必ず相異なる候補系列を得るようにしていた。このため実現可能な符号化レートが低く、パスメモリ長をＣＲＣブロック長よりも短くすることができなかった。これに対し本発明は、パスメモリ長毎に必ずしも異なる系列を候補とはしないので、ＣＲＣがいずれも誤る現象（図５（ｂ）、図１１参照）を防止でき、パスメモリ長をＣＲＣブロック長よりも短くすることが可能となる。加えて、本実施例で述べた尤度補正処理によって等価的に候補系列の尤度初期化を行っているため、トレリスダイアグラムの出発状態と終了状態を周期的に１つに絞って初期化を行う必要がなく、従来よりも高い符号化レートを実現することができる。ここで本発明の尤度初期化は、時間とともに狭まっていくｂｅｓｔ，２ｎｄ系列間の尤度差を前記補正処理によって再度設定し、２ｎｄ系列として一方的にｂｅｓｔ系列と同一の系列が選択されることのないよう、候補系列を客観的に選択するための処理である。本発明では、従来方式のように周期的にではなく、必要な場合のみ尤度初期化を行うことで、高レート化及び所要パスメモリ長の短縮を実現している。
【００４３】
以上述べた本発明の実施例は、ＬＶＡ候補系列数が３以上の場合にも容易に拡張可能である。また、任意のＰＲチャネル、例えばＥＥＰＲ４チャネル等に適用できる。
【００４４】
【発明の効果】
以上のように本発明によれば、ＬＶＡ検出器の所要パスメモリ長をＣＲＣブロック長の半分以下に短縮でき、従来よりも簡易な構成でＬＶＡを実現することが可能である。また、トレリスダイアグラムの出発状態と終了状態を周期的に１つに絞ることなく候補系列間の尤度差を初期化できるため、８／９以上の高符号化レートを実現することができる。
【００４５】
本発明は、ＬＶＡ候補数が３以上の場合にも容易に拡張可能であり、任意のＰＲチャネル、例えばＥＥＰＲ４チャネル等に適用できる。従って本発明により、簡易な構成で高密度記録が可能なディジタル磁気記録再生装置を提供できる。
【図面の簡単な説明】
【図１】本発明によるディジタル磁気記録再生装置の構成である。
【図２】従来発明によるディジタル磁気記録再生装置の構成である。
【図３】ＥＰＲ４チャネルによるトレリスダイアグラムである。
【図４】従来発明によるパラレルＬＶＡのトレリスダイアグラムである。
【図５】ＬＶＡパスメモリ長とＣＲＣブロック長との関係により生じる問題を説明するための図である。
【図６】本発明の第１実施例によるＬＶＡ検出器のＡＣＳ回路の構成図である。
【図７】本発明の第１実施例によるＬＶＡ検出器のパスメモリ回路の構成図である。
【図８】本発明の第２実施例によるＬＶＡ検出器のＡＣＳ回路の構成図である。
【図９】本発明の第２実施例によるＬＶＡ検出器のパスメモリ回路の構成図である。
【図１０】本発明の第１実施例によるＬＶＡ検出器のパスメモリ長短縮効果を示す図である。
【図１１】本発明の第２実施例によるＬＶＡ検出器のパスメモリ長短縮効果を示す図である。
【符号の説明】
１０１，２０１…記録符号化部、  １０２…ＣＲＣ符号化部、
１０３，２０２…プリコーダ、    １０４，１０８，２０３，２０７…増幅器、
１０５，２０４…記録ヘッド、    １０６，２０５…磁気記録媒体、
１０７，２０６…再生ヘッド、    １０９，２０８…Ａ／Ｄ変換器、
１１０，２０９…ＰＲ等化回路、  １１１…ＬＶＡ検出器、
１１２…ポストコーダ、          １１３…ＣＲＣ誤り検出部、
１１４…セレクタ回路、          １１５，２１１…記録復号化部、
２１０…ビタビ検出器、          ６０１，８０１…遅延素子、
６０２，８０２…加算器、        ６０３，８０３…ソート回路、
６０４，８０２…減算器、        ６０５…絶対値回路、６０６…比較回路、
６０７，８０４…選択回路、      ７０１，９０１…レジスタ回路、
７０２，９０２…レジスタ交換回路、
７０３…９０３…比較回路、      ７０４…交換回路、  ７０５…ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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