(57)【特許請求の範囲】
【請求項１】
所定の電流を出力する電流源と、
基板上に隣接して配置され、Ｄ/Ａ変換の基準となる基準電流を設定する複数の電流制御素子と、前記電流源から出力された分岐電流に応じたバイアス電圧を発生して該バイアス電圧を前記電流制御素子の制御電極に印加する基準電流制御用トランジスタとを各々有する複数の電流制御ブロックと、
バイアス端子に共通に接続された制御電極を有する複数の基準電流合成トランジスタと、前記バイアス端子に接続された制御電極を有し前記基準電流制御用トランジスタにカスケード接続された定電流供給用トランジスタとを各々有し、前記電流制御素子の配置位置の相互関係に基づいて前記電流制御素子に流れる電流を合成し、該合成電流を出力する複数の基準電流合成ブロックと、
入力されたデジタル信号に応じて、前記基準電流合成ブロックの各々に流れる前記合成電流を加算して出力する切換スイッチとを有し、
少なくとも一つの前記基準電流合成ブロックは、前記合成電流を所定の重み付けに基づいて分割して出力することを特徴とするＤ/Ａコンバータ。
【請求項２】
請求項１記載のＤ/Ａコンバータにおいて、
前記電流制御ブロックの複数の電流制御素子及び前記基準電流制御用トランジスタは、カレントミラー回路を構成することを特徴とするＤ/Ａコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたディジタル信号のディジタル量に対応する電流量を出力するＤ／Ａコンバータに関する。
【０００２】
【従来の技術】
Ｄ／Ａコンバータは、その内部に、精密に設定された電流量を出力すべき多数のトランジスタ群を有する。ところが、各トランジスタの配置される位置によって、その出力電流量が、設定された基準電流量から微妙にずれてくる。この現象は、グランド線の持つ微少抵抗による電圧降下、製造工程中におけるプロセス条件のバラツキ等に起因する電圧・電流特性の微妙なずれ、等によるものである。
このような現象を回避して直線性に優れたＤ／Ａコンバータを実現すべく種々の技術開発が進められている（例えば、特許文献１参照）。
【０００３】
この特許文献１の概要について図を用いて説明する。
図４は、従来のＤ／Ａコンバータの回路図である。
図５は、基板上でのトランジスタの配置位置による出力電流の変化量説明図である。
図４より従来のＤ／Ａコンバータは、ディジタル量に対応する電流量を出力する出力端子１０１と、所定のビット数（ここでは２ビット）によって切換えスイッチ１０４を制御するスイッチ制御部１０２と、入力されたディジタル量に対応する電流量を生成する電流変換部１０３と、スイッチ制御部１０２によってオン・オフ制御される切換えスイッチ１０４とを備える。
【０００４】
電流変換部１０３は、電流制御ブロックＰ１〜Ｐ４を有し、これらは、ＭＯＳトランジスタによって構成されている。このＭＯＳトランジスタＴ１１〜Ｔ４４の出力電流量はＩ０に設定されているものとする。又、図４上の電流制御ブロックＰ１〜Ｐ４の位置が、そのまま基板上の配置位置（図上の左から右）に対応するものとする。更に、図５に示すように、その位置に配置されているトランジスタの出力電流量の設定値Ｉ０からのずれ量は、電流制御ブロックＰ１は−２ΔＩ０、電流制御ブロックＰ２は−ΔＩ０、電流制御ブロックＰ３はΔＩ０、電流制御ブロックＰ４は２ΔＩ０であると仮定する。
【０００５】
今、スイッチＳＷ１を流れる電流量ＩＳ１、スイッチＳＷ２を流れる電流量ＩＳ２、スイッチＳＷ３を流れる電流量ＩＳ３、スイッチＳＷ４を流れる電流量ＩＳ４をそれぞれ算出する。ＩＳ１は、トランジスタＴ１４を流れる電流量Ｉ０−２ΔＩ０とトランジスタＴ２１を流れる電流量Ｉ０−ΔＩ０とトランジスタＴ３４を流れる電流量Ｉ０＋ΔＩ０とトランジスタＴ４１を流れる電流量Ｉ０＋２ΔＩ０との和でありＩＳ１＝４Ｉ０となる。
【０００６】
同様にして、ＩＳ２は、トランジスタＴ１３を流れる電流Ｉ０−２ΔＩとトランジスタＴ２２を流れる電流Ｉ０−ΔＩとトランジスタＴ３３を流れる電流Ｉ０＋ΔＩとトランジスタＴ４２を流れる電流Ｉ０＋２ΔＩとの和でありＩＳ２＝４Ｉ０となる。以下同様にして、ＩＳ３＝４Ｉ０、ＩＳ４＝４Ｉ０となる。
【０００７】
即ちＩＳ１、ＩＳ２、ＩＳ３、ＩＳ４は、図５の直線上で基準電流量Ｉ０に対して電流量のバラツキが上下対象な位置に配置されているトランジスタの組み合わせなので、全て４Ｉ０に等しくなり電流制御ブロックＰ１〜Ｐ４の基板上の配置位置に基づく電流量のバラツキは回避されることになる。
【０００８】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】
特開平４−２６２６２２号公報（要約）
【０００９】
【発明が解決しようとする課題】
上記従来の技術では、Ｄ／Ａコンバータの分解能を４ビットに上げるためには、電流制御ブロックを１６個必要とするためＤ／Ａコンバータの占有面積は極めて大きくなってしまう。この問題に対処すべく、電流制御ブロックを流れる電流量をＩ０、及び２Ｉ０に分割した重み付け電流制御ブロックを更に追加することによって、占有面積をあまり増加させずに分解能を上げることが、容易に考えられる。
【００１０】
この場合には、重み付け電流制御ブロック全体としての電流量は、上記方法によって、配置位置の差異による設定値Ｉ０からのずれ量をキャンセルすることは可能である。しかし、重み付け電流制御ブロックの内部で電流量を例えば１対１対２に分割すると、もはやズレ量をキャンセルすることが不可能になるため実用化に至っていない。
かかる課題を解決し、小型で、且つ、直線性の良い高分解能のＤ／Ａコンバータを得ることが本発明の目的である。
【００１１】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
所定の電流を出力する電流源と、基板上に隣接して配置され、Ｄ/Ａ変換の基準となる基準電流を設定する複数の電流制御素子と、前記電流源から出力された分岐電流に応じたバイアス電圧を発生して該バイアス電圧を前記電流制御素子の制御電極に印加する基準電流制御用トランジスタとを各々有する複数の電流制御ブロックと、バイアス端子に共通に接続された制御電極を有する複数の基準電流合成トランジスタと、前記バイアス端子に接続された制御電極を有し前記基準電流制御用トランジスタにカスケード接続された定電流供給用トランジスタとを各々有し、前記電流制御素子の配置位置の相互関係に基づいて前記電流制御素子に流れる電流を合成し、該合成電流を出力する複数の基準電流合成ブロックと、入力されたデジタル信号に応じて、前記基準電流合成ブロックの各々に流れる前記合成電流を加算して出力する切換スイッチとを有し、少なくとも一つの前記基準電流合成ブロックは、前記合成電流を所定の重み付けに基づいて分割して出力することを特徴とするＤ/Ａコンバータ。
【００１２】
〈構成２〉
請求項１記載のＤ/Ａコンバータにおいて、前記電流制御ブロックの複数の電流制御素子及び前記基準電流制御用トランジスタは、カレントミラー回路を構成することを特徴とするＤ/Ａコンバータ。
【００１６】
【発明の実施の形態】
〈具体例１の構成〉
Ｄ／Ａ変換の基準となる基準電流量を設定する電流制御素子群と、各々の電流制御素子を流れる電流を該電流制御素子の基板上における配置位置の相違による基準電流量の増減を相殺すべく配置位置の相互関連に基づいて合成し、合成基準電流量として出力する複数個の基準電流合成ブロックを設ける。この基準電流合成ブロックを上記電流制御素子群と切換スイッチとの間にカスケード接続させる。このようにして基準電流合成ブロック間の配置位置の相違によって発生する、合成基準電流量のバラツキを大きく低減させる。かかる状態を維持しつつ、複数個の基準電流合成ブロックの内、少なくとも１個の合成基準電流量を所定の重み付けに基づいて分割して出力させる。その結果として基板上での占有面積をあまり増加させずに分解能を上げることが可能になる。以上の目的を達成するために本発明は、以下のように構成される。
【００１７】
以下、本発明の実施の形態を具体例を用いて説明する。
一例として分解能４ビットの場合について説明する。
図１は、具体例１の構成を示す回路図である。
図に示すように、本発明によるＤ／Ａ（ディジタル／アナログ）コンバータは、電流変換部１、切換スイッチ２、スイッチ制御部３を備える。
【００１８】
電流変換部１は、入力されたディジタル信号のビット数に応じた電流量を生成する部分であり、その内部には、トランジスタ（電流制御素子）群を分割してブロック化する電流制御ブロックＴ１〜Ｔ４と基準電流合成ブロックＣ１〜Ｃ４を備える。
電流制御ブロックＴ１は、基板上に隣接して配置されるトランジスタｔ１１、ｔ１２、ｔ１３、ｔ１４を、電流制御ブロックＴ２は、基板上に隣接して配置されるトランジスタｔ２１、ｔ２２、ｔ２３、ｔ２４を、電流制御ブロックＴ３は、基板上に隣接して配置されるトランジスタｔ３１、ｔ３２、ｔ３３、ｔ３４を、電流制御ブロックＴ４は、基板上に隣接して配置されるトランジスタｔ４１、ｔ４２、ｔ４３、ｔ４４を、それぞれまとめてブロック化したトランジスタブロックである。
【００１９】
トランジスタｔ１１〜ｔ４４は、Ｄ／Ａ変換の基準となる基準電流量を設定するＭＯＳトランジスタからなる電流制御素子である。ここでは基準電流量をＩ０と定めておく。
しかし、このトランジスタｔ１１〜ｔ４４を流れる電流は、基板上の配置位置によって若干増減されるという不都合が存在する。この不都合は、既に従来技術の項で説明したように、グランド線の持つ微少抵抗による電圧降下、製造工程中におけるプロセス条件のバラツキ等に起因する電圧・電流特性の微妙なずれ、等によるものである。
【００２０】
基準電流合成ブロックＣ１〜Ｃ４は、トランジスタｔ１１〜ｔ４４を流れる電流を所定の規則に基づいて合成し、合成基準電流量として出力する部分であり、電流制御ブロックＴ１〜Ｔ４と切換スイッチ２との間にカスケード接続される。
更に、その内の少なくとも１個の合成基準電流量は、所定の重み付けに基づいて分割出力される。ここでは基準電流合成ブロックＣ１が、これに該当し、合成基準電流量は１対１対２に分割されるものとする。
【００２１】
基準電流合成ブロックＣ１は、基板上に隣接して配置されるトランジスタｃ１１、ｃ１２、ｃ１３、ｃ１４を、基準電流合成ブロックＣ２は、基板上に隣接して配置されるトランジスタｃ２１、ｃ２２、ｃ２３、ｃ２４を、基準電流合成ブロックＣ３は、基板上に隣接して配置されるトランジスタｃ３１、ｃ３２、ｃ３３、ｃ３４を、基準電流合成ブロックＣ４は、基板上に隣接して配置されるトランジスタｃ４１、ｃ４２、ｃ４３、ｃ４４を、それぞれブロック化したトランジスタブロックである。
尚、基準電流合成ブロックＣ１〜Ｃ４を構成するトランジスタは、電流制御ブロックＴ１〜Ｔ４を構成するトランジスタと同一性能であり、且つ、同一数量（ここでは４個）である。
【００２２】
次に所定の規則に基づいて合成される基準電流合成ブロックＣ１〜Ｃ４の合成基準電流量について説明する。
図２は、基板上での電流制御ブロックＴ１、Ｔ２、Ｔ３、Ｔ４の配置位置による出力電流の変化量を示す図である。
横軸に、基板上左から右へ位置が離れて配置されている電流制御ブロックＴ１〜Ｔ４の状態を示している。縦軸には、電流制御ブロックＴ１〜Ｔ２を構成するトランジスタｔ１１〜ｔ４４の各々に流れる電流量を示している。
【００２３】
図より、Ｄ／Ａ変換の基準となる基準電流量をＩ０と置くと、電流制御ブロックＴ１を構成するトランジスタｔ１１〜ｔ１４を流れる電流量はＩ０−２ΔＩ０、電流制御ブロックＴ２を構成するトランジスタｔ２１〜ｔ２４を流れる電流量はＩ０−ΔＩ０、電流制御ブロックＴ３を構成するトランジスタｔ３１〜ｔ３４を流れる電流量はＩ０＋ΔＩ０、電流制御ブロックＴ４を構成するトランジスタｔ４１〜ｔ４４を流れる電流量はＩ０＋２ΔＩ０となる。
【００２４】
従って、基準電流合成ブロックＣ２を流れる合成基準電流量ＩＣ２は、トランジスタｔ１２を流れる電流Ｉ０−２ΔＩ０と、トランジスタｔ２２を流れる電流Ｉ０−ΔＩ０と、トランジスタｔ３２を流れる電流Ｉ０＋ΔＩ０と、トランジスタｔ４２を流れる電流Ｉ０＋２ΔＩ０との和でありＩＣ２＝４Ｉ０となる。ここでは配置位置による増減はキャンセルされている。
【００２５】
基準電流合成ブロックＣ３を流れる合成基準電流量ＩＣ３は、トランジスタｔ１３を流れる電流量Ｉ０−２ΔＩ０と、トランジスタｔ２３を流れる電流量Ｉ０−ΔＩ０と、トランジスタｔ３３を流れる電流量Ｉ０＋ΔＩ０と、トランジスタｔ４３を流れる電流量Ｉ０＋２ΔＩ０との和でありＩＣ３＝４Ｉ０となる。ここでは配置位置による増減はキャンセルされている。
【００２６】
基準電流合成ブロックＣ４を流れる合成基準電流量ＩＣ４は、トランジスタｔ１４を流れる電流量Ｉ０−２ΔＩ０と、トランジスタｔ２４を流れる電流量Ｉ０−ΔＩ０と、トランジスタｔ３４を流れる電流量Ｉ０＋ΔＩ０と、トランジスタｔ４４を流れる電流量Ｉ０＋２ΔＩ０との和でありＩＣ４＝４Ｉ０となる。ここでは配置位置による増減はキャンセルされている。
【００２７】
以上説明したように、基準電流合成ブロックＣ２を流れる合成基準電流量ＩＣ２、基準電流合成ブロックＣ３を流れる合成基準電流量ＩＣ３、基準電流合成ブロックＣ４を流れる合成基準電流量ＩＣ４は、それぞれ配置位置の異なる電流制御ブロックＴ１〜Ｔ４の有するトランジスタから１個ずつ選択し、そのトランジスタに流れる電流量を合成することによって４Ｉ０として、電流制御ブロックの配置位置による合成基準電流のバラツキを消去している。
【００２８】
尚、図に示すように、切換スイッチ２と基準電流合成ブロックＣ１〜Ｃ４と、電流制御ブロックＴ１〜Ｔ４は、それぞれカスケード接続される。その結果、基準電流合成ブロックＣ１〜Ｃ４の配置位置の相違によって発生する、カスケード接続を流れる合成基準電流量のバラツキを大きく低減することができる。一例として切換スイッチ２を構成するスイッチＳ３（図１の上段）と、トランジスタｃ２１、ｃ２２、ｃ２３、ｃ２４（図１の中段）と、トランジスタｔ１２、ｔ２２、ｔ３２、ｔ４２（図１の下段）とからなるカスケード接続に着目する。
【００２９】
図１上段のスイッチＳ２では、後に説明するが切換スイッチ２内のトランジスタｓ１１〜ｓ５２は、接近して配置されているのでトランジスタ間のバラツキを考慮する必要がない。又図１下段のトランジスタｔ１２、ｔ２２、ｔ３２、ｔ４２については、既に、トランジスタ間での電流量の増減はキャンセルされている。従って、トランジスタ間での電流量の増減を考慮すべきは図１中段のトランジスタｃ２１、ｃ２２、ｃ２３、ｃ２４のみである。
【００３０】
今仮に、トランジスタｃ２１、ｃ２２、ｃ２３、ｃ２４の配置位置に起因して合成基準電流量４Ｉ０がΔＩ増加したとする。このΔＩの増加によって、上段のトランジスタｓ３１又はトランジスタｓ３２及び下段のトランジスタｔ１２、ｔ２２、ｔ３２、ｔ４２での電圧降下が増加する。この電圧降下の増加によって中段のトランジスタｃ２１、ｃ２２、ｃ２３、ｃ２４のソースドレイン間電圧が減少する。その結果ΔＩは減少し、合成基準電流量４Ｉ０に帰還制御されることになる。即ち、トランジスタｃ２１、ｃ２２、ｃ２３、ｃ２４の配置位置に起因する合成基準電流量４Ｉ０の増減を最小限に抑制できることになる。
【００３１】
次に、合成基準電流量が１対１対２に重み付けして分割出力される基準電流合成ブロックＣ１の合成基準電流について説明する。
基準電流合成ブロックＣ１全体を流れる合成基準電流量ＩＣ１は、トランジスタｔ１１を流れる電流Ｉ０−２ΔＩ０と、トランジスタｔ２１を流れる電流Ｉ０−ΔＩ０と、トランジスタｔ３１を流れる電流Ｉ０＋ΔＩ０と、トランジスタｔ４１を流れる電流Ｉ０＋２ΔＩ０との和でありＩＣ１＝４Ｉ０となる。
しかし、この４Ｉ０は、トランジスタｃ１１を流れる電流量Ｉ０、トランジスタｃ１２を流れる電流量Ｉ０、トランジスタｃ１３及びｃ１４を流れる電流量２Ｉ０に分割される。
【００３２】
ここで留意すべき点は以下の通りである。
トランジスタｃ１１、ｃ１２、ｃ１３、ｃ１４は、１ブロック内に接近して配置されているのでブロック内での配置位置による特性バラツキを考慮する必要がない。又、上記のカスケード接続の効果によって基準電流合成ブロックＣ１と、他の基準電流合成ブロックＣ２〜Ｃ４間での配置位置による特性バラツキも比較的影響が小さい。その結果合成基準電流量４Ｉ０を、トランジスタｃ１１を流れる電流量Ｉ０、トランジスタｃ１２を流れる電流量Ｉ０、トランジスタｃ１４を流れる電流量２Ｉ０に正確に重み付けして分割することが可能になる。
【００３３】
切換スイッチ２は、基準電流合成ブロックＣ１〜Ｃ４の各々に流れる合成基準電流量を任意に切換加算し、所定のビット数に対応する電流量を加算出力するスイッチである。その内部にはトランジスタｓ１１、ｓ１２から成るスイッチＳ１、トランジスタｓ２１、ｓ２２から成るスイッチＳ２、トランジスタｓ３１、ｓ３２から成るスイッチＳ３、トランジスタｓ４１、ｓ４２から成るスイッチＳ４、トランジスタｓ５１、ｓ５２から成るスイッチＳ５を備える。トランジスタｓ１１、トランジスタｓ２１、トランジスタｓ３１、トランジスタｓ４１、トランジスタｓ５１は、電源電圧Ｖｄｄに接続され、トランジスタｓ１２、トランジスタｓ２２、トランジスタｓ３２、トランジスタｓ４２、トランジスタｓ５２は、出力端子１０に接続されている。各スイッチに備える２個のトランジスタの内何れか一方が必ずオンしており、そのとき他方のトランジスタはオフするように構成される。
【００３４】
スイッチ制御部３は、受け入れたディジタル信号に基づいて切換スイッチの切換制御を行う部分であり、内部にデコーダ３−１とスイッチ制御回路３−２を備える。デコーダ３−１は、分解能４ビット（一例）のディジタル２進数情報をディジタル１０進数情報に変換する部分である。スイッチ制御回路３−２は、デコーダ３−１の出力に基づいて切換スイッチ２を切り換える制御回路である。
【００３５】
〈具体例１の動作〉
今仮に、スイッチ制御部３に４ビットの入力データが、００００→０００１→００１０→００１１→０１００→０１０１→０１１０→０１１１→１０００→１００１→１０１０→１０１１→１１００→１１０１→１１１０→１１１１の順番に変化して入力したと仮定する。このディジタルデータは、デコーダ３−１でディジタル１０進数情報に変換される。このディジタル１０進数情報に基づいてスイッチ制御回路３−２が切換スイッチ２を以下の順に切り換える。
出力端子１０に接続されているトランジスタｓ１２、ｓ２２、ｓ３２、ｓ４２、ｓ５２のオン・オフのみについて記載する。電源電圧Ｖｄｄに接続されているトランジスタｓ１１、ｓ２１、ｓ３１、ｓ４１、ｓ５１のオン・オフは、出力端子１０に接続されているトランジスタとオン・オフ逆になるのみなので記載を省略する。
【００３６】
スイッチ制御回路３−２を経て切換スイッチ２は、トランジスタｓ１２、ｓ２２、ｓ３２、ｓ４２、ｓ５２全てがオフ→トランジスタｓ１２オン、トランジスタｓ２２、ｓ３２、ｓ４２、ｓ５２オフ→トランジスタｓ２２オン、トランジスタｓ１２、ｓ３２、ｓ４２、ｓ５２オフ→トランジスタｓ１２、ｓ２２オン、トランジスタｓ３２、ｓ４２、ｓ５２オフ→トランジスタｓ３２オン、トランジスタｓ１２、ｓ２２、ｓ４２、ｓ５２オフ→トランジスタｓ１２、ｓ３２オン、トランジスタｓ２２、ｓ４２、ｓ５２オフ→トランジスタｓ２２、ｓ３２オン、トランジスタｓ１２、トランジスタｓ４２、ｓ５２オフ→トランジスタｓ１２、ｓ２２、ｓ３２オン、トランジスタｓ４２、ｓ５２オフ、→トランジスタｓ４２オン、ｓ１２、ｓ２２、ｓ３２、ｓ５２オフ→トランジスタｓ１２、ｓ３２、ｓ４２オン、ｓ２２、ｓ５２オフ→トランジスタｓ２２、ｓ３２、ｓ４２オン、ｓ１２、ｓ５２オフ→トランジスタｓ１２、ｓ２２、ｓ３４、ｓ４２オン、ｓ５２オフ→トランジスタｓ３２、ｓ４２、ｓ５２オン、トランジスタｓ１２、ｓ２２オフ→トランジスタｓ１２、ｓ３２、ｓ４２、ｓ５２オン、ｓ２２オフ→トランジスタｓ２２、ｓ３２、ｓ４２、ｓ５２オン、トランジスタｓ１２オフ→トランジスタｓ１２、ｓ２２、ｓ３２、ｓ４２、ｓ５２全てオンの順に変化する。
【００３７】
以上説明したように、本発明によるＤ／Ａコンバータでは、合成基準電流が１対１対２に重み付けして分割されている基準電流合成ブロックＣ１が有効に作用して。即ち、上記従来の技術では、Ｄ／Ａコンバータの分解能を４ビットに上げるためには、電流制御ブロックを１６個必要とするが、本発明では、電流制御ブロックにカスケード接続される基準電流制御ブロックを備えることによって、基板上におけるＤ／Ａコンバータの占有面積をあまり増加させずに分解能を上げることが可能になっている。
次に、上記スイッチ切換動作における電流の流れについて説明する。一例として上記スイッチ切換動作においてトランジスタｓ１２、ｓ２２、ｓ３２、ｓ４２、ｓ５２の全てがオンの場合を選択して説明する。
【００３８】
トランジスタｓ１２、ｓ２２、ｓ３２、ｓ４２、ｓ５２全てオンの場合に、バイアス端子（Ａ）１１、及びバイアス端子（Ｂ）１２にバイアス電圧を印加するとバイアス端子（Ｂ）１２のバイアス電圧は、トランジスタｔ１１、ｔ１２、ｔ１３、ｔ１４、ｔ２１、ｔ２２、ｔ２３、ｔ２４、ｔ３１、ｔ３２、ｔ３３、ｔ３４、ｔ４１、ｔ４２、ｔ４３、ｔ４４の全てによって、基準電流量Ｉ０に配置位置の相違による電流増減量が加算されている電流Ｉに変換される。
【００３９】
トランジスタｔ１２、ｔ２２、ｔ３２、ｔ４２、を流れる電流は基準電流合成ブロックＣ２によって合成される。このとき上記のように−２ΔＩ０から２ΔＩ０までの配置位置の相違による電流増減量が消去され、合成基準電流量４Ｉ０となる。トランジスタｔ１３、ｔ２３、ｔ３３、ｔ４３、を流れる電流は基準電流合成ブロックＣ３によって合成される。このとき上記のように−２ΔＩ０から２ΔＩ０までの電流増減量が消去され、合成基準電流量４Ｉ０となる。トランジスタｔ１４、ｔ２４、ｔ３４、ｔ４４、を流れる電流は基準電流合成ブロックＣ４によって合成される。このとき上記のように−２ΔＩ０から２ΔＩ０までの電流増減量が消去され、合成基準電流量４Ｉ０となる。
【００４０】
又、トランジスタｔ１１、ｔ２１、ｔ３１、ｔ４１、を流れる電流量は基準電流合成ブロックＣ１によって合成される。このとき上記のように−２ΔＩ０から２ΔＩ０までの電流増減量が消去され、合成基準電流量４Ｉ０となる。更に、この合成基準電流量４Ｉ０は、基準電流合成ブロックＣ１の内部でトランジスタｃ１１を流れる電流量Ｉ０、トランジスタｃ１２を流れる電流量Ｉ０、トランジスタｃ１３、ｃ１４を流れる電流量２Ｉ０に分割される。このとき上記のようにトランジスタｃ１１、ｃ１２、ｃ１３、ｃ１４は接近して配置されているのでトランジスタｃ１１を流れる電流量Ｉ０、トランジスタｃ１２を流れる電流量Ｉ０、トランジスタｃ１３、ｃ１４を流れる電流量２Ｉ０には、配置位置による電流増減量は含まれない。
【００４１】
基準電流合成ブロックＣ２を流れる電流量４Ｉ０はスイッチＳ３を通り、基準電流合成ブロックＣ３を流れる電流量４Ｉ０はスイッチＳ４を通り、基準電流合成ブロックＣ４を流れる電流量４Ｉ０はスイッチＳ５を通り、トランジスタｃ１２を流れる電流量Ｉ０は、スイッチＳ１を通り、トランジスタｃ１３、ｃ１４を流れる電流量２Ｉ０は、スイッチＳ２を通って出力端子１０に電流量１５Ｉ０となって出力される。この電流量がディジタル情報１１１１に対応することは、記すまでもない。このようにしてＤ／Ａ変換が実行される。
【００４２】
以上の説明では、本発明によるＤ／Ａコンバータを構成しているトランジスタをＭＯＳトランジスタとして説明したが、本発明は、この例に限定されるものではない。即ち、他の種類のトランジスタ、例えばバイポーラトランジスタ等であってもよい。
又、上記説明では、分解能４ビットのＤ／Ａコンバータに限定して説明したが、本発明は、この例に限定されるものではない。即ち、更に高分解能のＤ／Ａコンバータに適用しても良い。
【００４３】
〈具体例２〉
具体例１では、バイアス端子（Ｂ）１２（図１）に印加するバイアス電圧レベル（入力レベル）と出力端子１０（図１）から出力される電流量の関係については明確にしていない。具体例２では、この入力レベルと出力端子１０（図１）から出力される電流量の関係について着目し、入力電流を制御することによって正確に制御された出力電流量を得ることを目的とする。かかる目的を達成するために具体例２のＤ／Ａコンバータは以下のように構成される。
【００４４】
図３は、具体例２の構成を示す回路図である。
図に示すように、本発明の他の構成によるＤ／Ａ（ディジタル／アナログ）コンバータは、電流変換部４、切換スイッチ２、スイッチ制御部３、電流源５を備える。
【００４５】
具体例１との差異のみについて説明する。
電流変換部４は、入力されたディジタル信号のビット数に応じた電流量を生成する部分であり、その内部には、電流制御ブロックＴ０１〜Ｔ０４、基準電流合成ブロックＣ０１〜Ｃ０４を備える。
【００４６】
電流制御ブロックＴ０１は、基板上に隣接して配置されるトランジスタｔ１０、ｔ１１、ｔ１２、ｔ１３、ｔ１４を、電流制御ブロックＴ０２は、基板上に隣接して配置されるトランジスタｔ２０、ｔ２１、ｔ２２、ｔ２３、ｔ２４を、電流制御ブロックＴ０３は、基板上に隣接して配置されるトランジスタｔ３０、ｔ３１、ｔ３２、ｔ３３、ｔ３４を、電流制御ブロックＴ０４は、基板上に隣接して配置されるトランジスタｔ４０、ｔ４１、ｔ４２、ｔ４３、ｔ４４を、それぞれまとめてブロック化したトランジスタブロックである。
【００４７】
具体例１との差異は、電流制御ブロックＴ０１は、基準電流量を設定するトランジスタｔ１１、ｔ１２、ｔ１３、ｔ１４の他にバイアス設定用のトランジスタｔ１０を有している。同様にして電流制御ブロックＴ０２は、トランジスタｔ２０を、電流制御ブロックＴ０３は、トランジスタｔ３０を、電流制御ブロックＴ０４は、トランジスタｔ４０を、それぞれ有している。尚、このトランジスタｔ１０、ｔ２０、ｔ３０、ｔ４０は、基準電流量を設定するトランジスタと同一性能のトランジスタであり、且つ、図に示す通り基準電流量を設定するトランジスタに対するカレントミラー回路を構成している。
【００４８】
基準電流合成ブロックＣ０１は、基板上に隣接して配置されるトランジスタｃ１０、ｃ１１、ｃ１２、ｃ１３、ｃ１４を、基準電流合成ブロックＣ０２は、基板上に隣接して配置されるトランジスタｃ２０、ｃ２１、ｃ２２、ｃ２３、ｃ２４を、基準電流合成ブロックＣ０３は、基板上に隣接して配置されるトランジスタｃ３０、ｃ３１、ｃ３２、ｃ３３、ｃ３４を、基準電流合成ブロックＣ０４は、基板上に隣接して配置されるトランジスタｃ４０、ｃ４１、ｃ４２、ｃ４３、ｃ４４を、それぞれブロック化したトランジスタブロックである。
【００４９】
具体例１との差異は、基準電流合成ブロックＣ０１は、基準電流量を合成するトランジスタｃ１１、ｃ１２、ｃ１３、ｃ１４の他にバイアス設定用のトランジスタｃ１０を有している。同様にして基準電流合成ブロックＣ０２は、トランジスタｃ２０を、基準電流合成ブロックＣ０３は、トランジスタｃ３０を、基準電流合成ブロックＣ０４は、トランジスタｃ４０を、それぞれ有している。尚、トランジスタｃ１０、ｃ２０、ｃ３０、ｃ４０は、他のトランジスタと同一性能のトランジスタである。
電流源５は、バイアス電圧生成用の電流源である。通常、出力電流量は４Ｉ０に設定される。
【００５０】
図３において、バイアス端子（Ａ）１１にバイアス電圧が印可されると電流源５の出力は、トランジスタｃ１０とトランジスタｔ１０のカスケード接続を通ってグランドに至る電流通路、トランジスタｃ２０とトランジスタｔ２０のカスケード接続を通ってグランドに至る電流通路、トランジスタｃ３０とトランジスタｔ３０のカスケード接続を通ってグランドに至る電流通路、トランジスタｃ４０とトランジスタｔ４０のカスケード接続を通ってグランドに至る電流通路に分岐して流れる。
【００５１】
この４つの電流通路の内、第１の電流通路は電流制御ブロックＴ０１を通り、第２の電流通路は電流制御ブロックＴ０２を通り、第３の電流通路は電流制御ブロックＴ０３を通り、第４の電流通路は電流制御ブロックＴ０４を通っている。従って、各電流制御ブロックの配置位置による特性のバラツキは、４つの電流通路に直接反映される。例えば、第１の電流通路に流れる電流量をＩ０−２ΔＩ０、第２の電流通路に流れる電流量をＩ０−ΔＩ０、第３の電流通路に流れる電流量をＩ０＋ΔＩ０、第４の電流通路に流れる電流量をＩ０＋２ΔＩ０と仮定する。
【００５２】
上記仮定によって、トランジスタｔ１０にＩ０−２ΔＩ０の電流量が流れると、トランジスタｔ１０とカレントミラー回路を構成するトランジスタｔ１１、ｔ１２、ｔ１３、ｔ１４を流れる電流量は、各々Ｉ０−２ΔＩ０となる。又、トランジスタｔ２０にＩ０−ΔＩ０の電流量が流れると、トランジスタｔ２０とカレントミラー回路を構成するトランジスタｔ２１、ｔ２２、ｔ２３、ｔ２４を流れる電流量は、各々Ｉ０−２ΔＩ０となる。同様にして、トランジスタｔ３１、ｔ３２、ｔ３３、ｔ３４を流れる電流量は、各々Ｉ０＋ΔＩ０、トランジスタｔ４１、ｔ４２、ｔ４３、ｔ４４を流れる電流量は、各々Ｉ０＋２ΔＩ０となる。
【００５３】
以上の結果、電流源５の電流量を４Ｉ０に設定すると本具体例のＤ／Ａコンバータの基準電流量はＩ０となる。その結果、入力電流（電流源５の出力）を制御することによって正確に制御された出力電流量を得ることができる。
【００５４】
【発明の効果】
Ｄ／Ａ変換の基準となる基準電流量を設定する電流制御素子群と、各々の電流制御素子を流れる電流を該電流制御素子の基板上における配置位置に基づいて合成し、合成基準電流量として出力する複数個の基準電流合成ブロックを設け、この基準電流合成ブロックを上記電流制御素子と切換スイッチとの間にカスケード接続させ、更に、複数個の基準電流合成ブロックの内、少なくとも１個の合成基準電流量を所定の重み付けに基づいて分割して出力させることによって以下の効果を得る。
１．基板上での占有面積をあまり増加させずに、分解能を上げたＤ／Ａコンバータを得ることができる。
２．直線性に優れ、積分直線性誤差、及び、微分直線性誤差の小さいＤ／Ａコンバータを得ることができる。
３．更に、各々の電流制御ブロック内に基準電流量を設定するトランジスタに対してカレントミラー回路を構成するバイアス生成用のトランジスタを配置し、このトランジスタに外部から所定の入力電流を流すことにより、入力電流量によって正確に制御された出力電流量を得ることが可能なＤ／Ａコンバータを得ることができる。
【図面の簡単な説明】
【図１】具体例１の構成を示す回路図である。
【図２】基板上での電流制御ブロックの配置位置による出力電流の変化量を示す図であるである。
【図３】具体例２の構成を示す回路図である。
【図４】従来のＤ／Ａコンバータの回路図である。
【図５】基板上でのトランジスタの配置位置による出力電流の変化量説明図である。
【符号の説明】
１  電流変換部
２  切換スイッチ
３  スイッチ制御部
３−１  デコーダ
３−２  スイッチ制御回路
１０  出力端子
１１  バイアス端子（Ａ）
１２  バイアス端子（Ｂ）
Ｔ１〜Ｔ４  電流制御ブロック
ｔ１１〜ｔ４４  トランジスタ
Ｃ１〜Ｃ４  基準電流合成ブロック
ｃ１１〜ｃ４４  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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