(57)【特許請求の範囲】
【請求項１】
駆動デバイスを備えたドライバーとその出力側に接続された信号線とを含む半導体装置において、
前記ドライバーの出力インピーダンスと前記信号線のインピーダンスとを整合させるとともに前記ドライバーの電流−電圧特性を線形特性に近付けるために、前記ドライバー内に前記信号線に接続される抵抗素子を設け、前記駆動デバイスのオン抵抗を前記抵抗素子の抵抗値よりも小さくし、かつ前記駆動デバイスを駆動するための駆動信号がロジックハイレベル又はロジックローレベルのときに前記信号線の端部からの反射波が前記ドライバーに戻って来るように、前記駆動信号の立上り時間及び立下り時間とデータレートとに基づいて前記信号線の長さを決定したことを特徴とする半導体装置。
【請求項２】
前記駆動信号がロジックハイレベル又はロジックローレベルのときに、前記ドライバーの前記出力インピーダンスと前記信号線のインピーダンスとが整合するように前記駆動デバイスのオン抵抗と前記抵抗素子の抵抗値とが決定されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記駆動デバイスがＣＭＯＳインバーターであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記信号線に被駆動デバイスとして他のＣＭＯＳインバーターが接続されていることを特徴とする請求項１，２または３に記載の半導体装置。
【請求項５】
駆動信号を用いてドライバーを動作させ、当該ドライバーから信号線に出力信号を出力させる半導体装置の駆動方法において、前記駆動信号がロジックハイレベル又はロジックローレベルにある時の出力インピーダンスを前記信号線のインピーダンスに整合させるとともに前記ドライバーの電流−電圧特性を線形特性に近付けるために、前記ドライバー内で前記信号線に接続される抵抗素子を設け、かつ前記駆動デバイスのオン抵抗を前記抵抗素子の抵抗値よりも小さくしておき、前記出力信号の反射波が前記ドライバーに戻ってきたときに、前記駆動信号がロジックハイレベル又はロジックローレベルであるようなデータレートで当該駆動信号を前記ドライバーに供給するようにしたことを特徴とする半導体装置の駆動方法。
【請求項６】
少なくともそのゲートに駆動信号を受けるＭＯＳトランジスタ並びに一方の端子が信号線の一端に接続され他方の端子が前記ＭＯＳトランジスタのソース及びドレインの一方に接続された抵抗を備えるドライバーと、
前記信号線の他端に接続されたレシーバーとを備え、
前記抵抗は前記駆動信号がロジックハイレベル及びロジックローレベルの一方であるとき前記ドライバーの出力インピーダンス及び前記信号線の特性インピーダンスがほぼ等しくなるような抵抗値であって、前記ＭＯＳトランジスタのオン抵抗よりも大きい抵抗値を有し、
前記信号線は、前記出力インピーダンス及び前記特性インピーダンスが整合しているときに前記レシーバーからの反射波が前記ドライバーに到達するような長さを備える、
ことを特徴とする半導体装置。
【請求項７】
少なくともそのゲートに駆動信号を受けるＭＯＳトランジスタ並びに一方の端子が信号線の一端に接続され他方の端子が前記ＭＯＳトランジスタのソース及びドレインの一方に接続された抵抗を備えるドライバーと、
前記信号線の他端に接続されたレシーバーとを備え、
前記抵抗は前記駆動信号がロジックハイレベル及びロジックローレベルの一方であるとき前記ドライバーの出力インピーダンス及び前記信号線の特性インピーダンスがほぼ等しくなるような抵抗値であって、前記ＭＯＳトランジスタのオン抵抗よりも大きい抵抗値に設定され、
かつ、前記信号線は、前記出力インピーダンス及び特性インピーダンスが整合しているときに前記レシーバーからの反射波が前記ドライバーに到達するような長さに設定される
ことを特徴とする半導体装置の設定方法。
【請求項８】
前記レシーバーからの反射波がドライバーに到着するタイミングで前記駆動信号がロジックハイレベル及びロジックローレベルの一方となっているように、前記信号線の長さに基づいて前記抵抗の抵抗値を設定することを特徴とする請求項７記載の半導体装置の設定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に駆動デバイスと被駆動デバイスとを信号線を用いて１対１で接続した半導体装置に関する。
【０００２】
【従来の技術】
従来のこの種の半導体装置は、図７に示すように、ドライバー（駆動デバイス）５１と、レシーバー５２（被駆動デバイス）と、これらを接続する信号線（バス）５３とを有している。
【０００３】
ドライバー５１及びレシーバー５２は、共にＣＭＯＳインバーターであって、それぞれ、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタからなる。また、信号線は、例えば、アルミ線である。
【０００４】
従来の半導体装置において、そのドライバー５１が理想的な線形ドライバーであると仮定すると、即ち、ドライバー５１の出力インピーダンスＺｏｕｔが、図８に示すように、その出力レベルＶｏｕｔに関係なく一定の抵抗Ｒｏｕｔと見なせると仮定すると、その等価回路は、図９に示すようになる。
【０００５】
ここで、ドライバー５１の出力インピーダンスＺｏｕｔ（＝Ｒｏｕｔ）を信号線の特性インピーダンスＺ０と等しくすると、その出力信号はＶｄｄｑ／２［Ｖ］となる。いま、信号線５３を伝播する信号波の減衰を考えないものとすると、ドライバー５１から出力された信号は、信号線５３を伝播してそのままレシーバー５２に到達する。レシーバー５２は、開放端と見なせるので、ドライバー５１からの出力信号は、そこで全反射される。レシーバー５２で反射された反射波は、信号線５３をドライバー５１へと向かって伝播し、再びドライバー５１へと戻ってくる。
【０００６】
なお、ドライバー５１からの出力信号とその反射波との重ね合わせにより、レシーバー５２への入力信号の電圧はＶｄｄｑ［Ｖ］となる。
【０００７】
以上のように、ドライバー５１から出力された出力信号は、やがて反射波としてドライバー５１に戻って来る。この時、ドライバー５１の出力インピーダンスＺｏｕｔ（＝Ｒｏｕｔ）と信号線の特性インピーダンスＺ０とが等しい（Ｒｏｕｔ＝Ｚ０）ので、そこで、反射が起きることはない。
【０００８】
しかしながら、実際の半導体装置では、ドライバー５１の特性は線形ではない。即ち、図１０に示すように、ドライバー５１の出力インピーダンスＺｏｕｔは、ドライバのゲート電圧Ｖｇａｔｅ及び出力電圧Ｖｏｕｔに応じて変化し、信号線５３の特性インピーダンスＺ０と一致しない。このため、実際の半導体装置の等価回路は、図１１に示すようになり、レシーバー５２で反射されてドライバー５１へと戻ってきた反射波は、ドライバー５１で反射されて再びレシーバー５２へと向かう。こうして、従来の半導体装置では、反射波がドライバー５１とレシーバー５２との間で往復を繰り返す多重反射が発生する。
【０００９】
この様な多重反射の発生を防止することができる半導体装置として、特開平１−１６９９４６号公報に開示されたものがある。
【００１０】
この公報に開示された半導体装置は、図１２に示すように、ドライバー１０１とレシーバー１０２との間に接続された信号線１０３のレシーバー側端部に終端抵抗１０４を接続したものである。そして、この半導体装置では、終端抵抗１０４の抵抗値を信号線１０３の特性インピーダンスと等しくすることによって反射波の発生を防止している。
【００１１】
【発明が解決しようとする課題】
上述したように、従来の半導体装置には、駆動デバイスと被駆動デバイスとの間で多重反射が生じるという問題点が有る。この問題は、ドライバー５１を駆動する駆動信号がギガヘルツ以上のロジック系の信号（パルス波）の場合に、特に顕著となる。
【００１２】
また、多重反射を防止するために終端抵抗を接続した半導体装置では、終端抵抗によって無駄に電力が消費されるため、消費電力が大きくなるという問題点がある。また、その製造工程において、終端抵抗を形成するための工程が必要となり、製造コストの増大を招くという問題点もある。
【００１３】
本発明は、コストの増大及び消費電力の増加を招くことなく、信号線で１対１に接続された駆動デバイスと被駆動デバイスとの間での多重反射を防止することができる半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明によれば、駆動デバイスを備えたドライバーとその出力側に接続された信号線とを含む半導体装置において、前記ドライバーの出力インピーダンスと前記信号線のインピーダンスとを整合させるとともに前記ドライバーの電流−電圧特性を線形特性に近付けるために、前記ドライバー内に前記信号線に接続される抵抗素子を設け、前記駆動デバイスのオン抵抗を前記抵抗素子の抵抗値よりも小さくし、かつ前記駆動デバイスを駆動するための駆動信号がロジックハイレベル又はロジックローレベルのときに前記信号線の端部からの反射波が前記ドライバーに戻って来るように、前記駆動信号の立上り時間及び立下り時間とデータレートとに基づいて前記信号線の長さを決定したことを特徴とする半導体装置が得られる。
【００１５】
この半導体装置においては、前記駆動信号がロジックハイレベル又はロジックローレベルのときに、前記ドライバーの前記出力インピーダンスと前記信号線のインピーダンスとが整合するように前記駆動デバイスのオン抵抗と前記抵抗素子の抵抗値とが決定されている。
【００１７】
また、本発明によれば、駆動信号を用いてドライバーを動作させ、当該ドライバーから信号線に出力信号を出力させる半導体装置の駆動方法において、前記駆動信号がロジックハイレベル又はロジックローレベルにある時の出力インピーダンスを前記信号線のインピーダンスに整合させるとともに前記ドライバーの電流−電圧特性を線形特性に近付けるために、前記ドライバー内で前記信号線に接続される抵抗素子を設け、かつ前記駆動デバイスのオン抵抗を前記抵抗素子の抵抗値よりも小さくしておき、前記出力信号の反射波が前記ドライバーに戻ってきたときに、前記駆動信号がロジックハイレベル又はロジックローレベルであるようなデータレートで当該駆動信号を前記ドライバーに供給するようにしたことを特徴とする半導体装置の駆動方法が得られる。
【００１８】
また、本発明によれば、少なくともそのゲートに駆動信号を受けるＭＯＳトランジスタ並びに一方の端子が信号線の一端に接続され他方の端子が前記ＭＯＳトランジスタのソース及びドレインの一方に接続された抵抗を備えるドライバーと、前記信号線の他端に接続されたレシーバーとを備え、前記抵抗は前記駆動信号がロジックハイレベル及びロジックローレベルの一方であるとき前記ドライバーの出力インピーダンス及び前記信号線の特性インピーダンスがほぼ等しくなるような抵抗値であって、前記ＭＯＳトランジスタのオン抵抗よりも大きい抵抗値を有し、前記信号線は、前記出力インピーダンス及び前記特性インピーダンスが整合しているときに前記レシーバーからの反射波が前記ドライバーに到達するような長さを備えることを特徴とする半導体装置が得られる。
【００２０】
さらにまた、本発明によれば、少なくともそのゲートに駆動信号を受けるＭＯＳトランジスタ並びに一方の端子が信号線の一端に接続され他方の端子が前記ＭＯＳトランジスタのソース及びドレインの一方に接続された抵抗を備えるドライバーと、前記信号線の他端に接続されたレシーバーとを備え、前記抵抗は前記駆動信号がロジックハイレベル及びロジックローレベルの一方であるとき前記ドライバーの出力インピーダンス及び前記信号線の特性インピーダンスがほぼ等しくなるような抵抗値であって、前記ＭＯＳトランジスタのオン抵抗よりも大きい抵抗値に設定され、かつ、前記信号線は、前記出力インピーダンス及び特性インピーダンスが整合しているときに前記レシーバーからの反射波が前記ドライバーに到達するような長さに設定されることを特徴とする半導体装置の設定方法が得られる。
【００２２】
この半導体装置の設定方法によれば、前記レシーバーからの反射波がドライバーに到着するタイミングで前記駆動信号がロジックハイレベル及びロジックローレベルの一方となっているように、前記信号線の長さに基づいて前記抵抗の抵抗値が設定される。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２５】
図１に、本発明の一実施の形態に係る半導体装置を示す。図１に示すように、この半導体装置は、ドライバー１１とレシーバー１２、及びこれらを接続する信号線１３を有している。ドライバー１１は、ＣＭＯＳインバータ（駆動デバイス）と抵抗素子１４とからなり、また、レシーバー１２は、ＣＭＯＳインバータからなる。ドライバー１１及びレシーバー１２の各々は、電源Ｖｄｄｑ配線及び接地配線との間に直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える。なお、抵抗素子１４は、ドライバー１１及びレシーバー１２のＣＭＯＳインバータを製造する際に同時に形成されるチップ内抵抗素子である。
【００２６】
図１の半導体装置の等価回路及びその信号線１３を伝搬する信号波形を図２に示す。図２に示すように、ドライバー１１の出力インピーダンスＺｏｕｔは、ＣＭＯＳインバーターの出力インピーダンスＺ１と抵抗素子１４の抵抗値Ｒｓとの合計となる。即ち、Ｚｏｕｔ＝Ｚ１＋Ｒｓである。
【００２７】
ここで、信号線１３をドライバー１１に向かって進む反射波が、ドライバー１１で反射されることを防止するためには、ドライバー１１の出力インピーダンスＺｏｕｔと信号線１３の特性インピーダンスＺ０とが等しくなければならない。従って、抵抗素子１４の抵抗値Ｒｓは、Ｚｏｕｔ＝Ｚ１＋Ｒｓ＝（又は≒）Ｚ０を満たすように決定される。
【００２８】
但し、ＣＭＯＳインバーターの出力インピーダンスＺ１は、その動作状態によって変化する。詳述すると、ドライバー１１のＭＯＳインバータのＩ−Ｖ特性（正確には、このＭＯＳインバータを構成するＮＭＯＳトランジスタのＩ−Ｖ特性）は、図３（ａ）に示すようなものである。ここで、Ｖｏｕｔは、例えばＮＭＯＳトランジスタのドレイン・ソース間電圧あり、Ｉｏｕｔは、例えばＮＭＯＳトランジスタのドレイン・ソース間に流れる電流である。また、Ｉｏｎは、ＮＭＯＳトランジスタのゲートに電圧Ｖｄｄｑが印可されたときＮＭＯＳに流れるＩｏｕｔである。ＮＭＯＳトランジスタが、図３（ａ）に示すような特性を有しているため、ＣＭＯＳインバーターの出力インピーダンスＺ１は、図３（ｂ）に示すように、その出力電位に依存して変化する。なお、図３（ｂ）に示すＲｏｎは、電圧ＶｄｄｑをＩｏｎで割って求められたオン抵抗を示すものである。このため、単に、ＭＯＳインバーターに抵抗素子１４を組み合わせただけでは、ドライバー１１の出力インピーダンスＺｏｕｔ（＝Ｚ１＋Ｒｓ）は、図３（ｂ）の特性グラフを上方向にＲｓだけシフトしたものとなり、その出力電圧の変化に応じて変化してしまう。この様なドライバー１１の出力インピーダンスＺｏｕｔの変化を抑えるには、抵抗素子１４の抵抗値ＲｓをＭＯＳインバータのトランジスタのオン抵抗Ｒｏｎに比べて十分に大きくすればよい。
【００２９】
しかしながら、抵抗素子１４の抵抗値ＲｓをＭＯＳトランジスタのオン抵抗Ｒｏｎに比べ十分に大きくするといっても、ここでは、Ｚｏｕｔ＝Ｚ１＋Ｒｓ＝（又は≒）Ｚ０という制限がある。このため、抵抗素子１４の抵抗値ＲｓをＭＯＳトランジスタのオン抵抗Ｒｏｎより十分に大きくするためには、ＭＯＳトランジスタのオン抵抗Ｒｏｎを小さくしなければならない。これは、ＭＯＳトランジスタのサイズを大きくしなければならないことを意味するので、抵抗素子１４の抵抗値ＲｓのＭＯＳトランジスタのオン抵抗Ｒｏｎに対する比を大きくすることは、ＭＯＳトランジスタの小型化とトレードオフの関係となる。
【００３０】
以上のことから、抵抗素子１４の抵抗値ＲｓとＭＯＳトランジスタのオン抵抗Ｒｏｎとの比は、ＭＯＳトランジスタのサイズが大きくなり過ぎない範囲で、ドライバーのＩ−Ｖ特性が線形性を有しているとみなせる程度、例えば、ドライバー１１の出力インピーダンスＺｏｕｔが、その全動作範囲（全出力電圧範囲）において、信号線の特性インピーダンスＺ０の±１０％程度以内となるように、決定される。
【００３１】
なお、以上のように、抵抗素子１４の抵抗値ＲｓとＭＯＳトランジスタのオン抵抗Ｒｏｎとの比を定めても、ドライバー１１の出力電圧によっては、その出力インピーダンスＺｏｕｔと信号線１３の特性インピーダンスＺ０との間には、最大１０％の差が生じる。従って、抵抗素子１４の抵抗値Ｒｓは、ドライバー１１の出力インピーダンスＺｏｕｔと信号線１３の特性インピーダンスＺ０とが等しい時間ができるだけ長くなるように決定されなければならない。つまり、抵抗素子１４の抵抗値Ｒｓは、ドライバー１１のＣＭＯＳインバータに入力される駆動信号がロジックハイレベル又はロジックローレベルのとき、そのドライバー１１の出力インピーダンスＺｏｕｔが信号線１３の特性インピーダンスＺ０と等しく、または、ほぼ等しくなるように決定されなければならない。なお、その等しさの程度は、ドライバーのトランジスタのオン抵抗と抵抗素子１４の抵抗Ｒｓとの抵抗比のかね合いで決定される。
【００３２】
また、上記のように抵抗素子１４の抵抗値Ｒｓを決定した場合、駆動信号がロジックハイレベル又はロジックローレベルではない場合（駆動信号がロジックハイレベルからロジックローレベルへ、あるいはロジックローレベルからロジックハイレベルへ変化している過渡状態のとき）は、ドライバー１１の出力インピーダンスＺｏｕｔと信号線１３のインピーダンスＺ０とは、近似してはいるものの、整合はしていないことになる。このように、ドライバー１１の出力インピーダンスＺｏｕｔと信号線１３のインピーダンスＺ０とが整合していない状態のときに、レシーバー１２からの反射波がドライバー１１に到達すると、そこで反射が発生してしまう。そこで、ドライバー１１の出力インピーダンスＺｏｕｔと信号線１３の特性インピーダンスＺ０とが整合しているときに、レシーバー１２からの反射波がドライバー１１に到着するように、信号線１３の長さは決定されている。具体的には、ドライバー１１に入力される駆動信号のデータレート、及びその立上り時間及び立下り時間に基づいて、駆動信号がロジックハイレベル又はロジックローレベルであって、ドライバー１１の出力インピーダンスＺｏｕｔが、図４に示すように、出力電圧Ｖｏｕｔに関係なく信号線のインピーダンスＺ０に等しいとみなせる状態のときに、レシーバー１２からの反射波がドライバー１１に戻って来るように信号線１３の長さを決定する。
【００３３】
図５は、ドライバー１１の駆動信号Ｖｇａｔｅ及び出力信号と、レシーバー１２からドライバー１１へと戻る反射信号との関係を示すタイミングチャートである。図５に示すように、駆動信号が、ロジックローレベル又はロジックハイレベルのときに、レシーバー１２からの反射波がドライバー１１へ到着するように信号線１３の長さは決定される。
【００３４】
なお、これとは逆に、レシーバー１２からの反射波がドライバー１１に到着するタイミングで、駆動信号がロジックハイレベル又はロジックローレベルとなっているように、その立上り時間及び立下り時間を考慮した上で、信号線１３の長さに応じて、当該駆動信号のデータレートを決定しても良い。
【００３５】
以上のように、本実施の形態の半導体装置によれば、抵抗素子１４を設けることによって、ドライバー１１と信号線１３のインピーダンスをマッチングさせることができるので、信号のオーバーシュートやドライバー１１とレシーバー１２の間での多重反射の発生を防止できる。しかも、この抵抗素子１４の抵抗値ＲｓをＭＯＳインバータのオン抵抗よりも十分に大きくしたことで、ドライバーのＩ−Ｖ特性を線形特性に近付けることができる。また、この抵抗素子１４は、従来の終端抵抗素子のような無駄な電力消費がない。さらに、この抵抗素子１４は、ＣＭＯＳインバーター製造時に同時に製造できるので、製造工程の増加やコストの増加が殆どない。さらにまた、この半導体装置では、抵抗素子１４を利用して終端処理をおなっているので、特別な終端制御の必要がない。また、ドライバーは、所定のＤＣ特性が所定の要件を満たせば良いので、その試験が容易になる。
【００３６】
本発明は、ドライバーを駆動する信号がギガヘルツ以上のロジック系の信号（パルス波）である場合を特に対象としているが、それは以下の理由による。
【００３７】
ドライバーとレシーバーが異なるデバイスに設けられ、それらのデバイス間での伝送の場合、伝送線のインピーダンスＺは、抵抗Ｒ、コンダクタンスＧ、インダクタンスＬ、キャパシタンスＣに対して、Ｚ＝ｓｑｒｔ｛（Ｒ＋ｊωＬ）／（Ｇ＋ｊωＣ）｝、で表される。但しｓｑｒｔは√のこと、また、ω＝２πｆである。
【００３８】
通常、デバイス間の伝送線は、ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）上に形成されるが、このとき  Ｒ≪Ｌ及びＧ≪Ｃが成り立つので、インピーダンスは、Ｚ＝ｓｑｒｔ（Ｌ／Ｃ）、と表される。このとき伝送する信号の速度ｖは、ｖ＝１／ｓｑｒｔ（ＬＣ）、となり、導体間が真空の場合には光速ｃに、実効比誘電率がεｒの場合にはｃ／ｓｑｒｔ（εｒ）に、等しくなる。つまりデバイス間の伝送では、高速伝送が実現される。
【００３９】
また、ドライバー及びレシーバーが一つのデバイス内に設けられた場合、デバイスは、配線抵抗がかなり大きい（Ｒ＞Ｌ）ので、周波数が低い場合（Ｒ＞ｊωＬ）の信号は、時定数をτとすると、τ＝ＲＣ、と表され、その速度はＲに依存する。このため、前記のような高速伝送を実現するためには、Ｒ≪ｊωＬ、Ｇ≪ｊωＣを成り立たせる必要があるので、数ギガ・ヘルツの周波数が必要となる。
【００４０】
以上のことから、本発明のドライバーやレシーバーは、ギガ・ヘルツ以上のロジック系の高周波信号（パルス波）で駆動されるものである。そして、このような場合に、電圧ノイズ（特に、多重反射）の問題が顕著になる。
【００４１】
また、多重反射はレシーバーに対し以下のような問題を生じさせる。
【００４２】
▲１▼レシーバーの入力信号の電圧振幅が小さくなる。この時、レシーバーで十分なゲインが得られなくなる。
▲２▼レシーバーの入力信号の傾き（ｄＶ／ｄｔ：  Ｓｌｅｗ  Ｒａｔｅ）が小さくなる。信号の変化が小さいとレシーバーの応答が遅くなるため、高周波に追随出来なくなるからである。
▲３▼レシーバーの入力信号に大きなリンギングが発生する。リンギングのレベルがレシーバーの判定レベルを行き来すると、応答の遅れや誤判定を引き起こす。
【００４３】
以上のとおり、多重反射はレシーバーを誤動作させる原因となる。
【００４４】
なお、本発明は、上記実施の形態に限定されるものではなく、その主旨を逸脱しない範囲で種々の変更が可能である。例えば、図６に示すように、ドライバー１１のＣＭＯＳインバータを構成する２つのＭＯＳトランジスタに夫々抵抗素子を設けるようにしてもよい。また、上記実施の形態では、ドライバー及びレシーバーをともにインバーターで構成した例を示したが、ドライバーは、少なくともゲートに駆動信号を受けるＭＯＳトランジスタを含むものであればよく、ＮＭＯＳのみからなるバッファや差動アンプ等の他の回路で構成されていてもよく、レシーバーも同様である。さらに、ドライバーの前段に位置する回路及びレシーバーの後段に位置する回路は、どの様な回路であってもよい。さらにまた、本発明は、デバイス内伝送のみならず、デバイス−デバイス間伝送（ドライバーとレシーバとを信号線で接続した通信装置）にも適用可能である。また、上記実施の形態では、ドライバー１１とレシーバー１２とを信号線を用いて１対１で接続する場合について説明したが、信号線を分岐して複数の分岐先の配線が存在する際に、その分岐先の配線の長さが信号線に対して無視できる程度の長さ（例えば、分岐先の配線の長さが信号線の０．１％程度以下）の場合、即ち、信号線１３が実質的に分岐してないと見なせる状態であるならば、複数のレシーバー（例えば、クロック立上り専用及び立ち下がり専用のレシーバーなど）を接続することもできる。
【００４５】
【発明の効果】
本発明によれば、駆動デバイス内に抵抗素子を設けることによって、そこに接続される信号線とのインピーダンスを整合させるようにしたことで、製造工程の増加及び製造コストの増大を招くことなく、また、消費電力の増加を招くことなく、被駆動デバイスとの間での多重反射の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の回路図である。
【図２】図１の半導体装置の等価回路図及びその信号線上を伝播する信号波形を示す図である。
【図３】（ａ）は、ＣＭＯＳインバータのＩ−Ｖ特性を示すグラフであり、（ｂ）は、そのＺ−Ｖ特性を示すグラフである。
【図４】図１の半導体装置のドライバーの出力電圧と出力インピーダンスとの関係を示すグラフである。
【図５】ドライバーの駆動信号、出力信号及びその反射波の関係を示す波形図である。
【図６】本発明の他の実施の形態に係るドライバーの回路図である。
【図７】従来の半導体装置の回路図である。
【図８】理想的線形ドライバーの出力電圧と出力インピーダンスとの関係を示すグラフである。
【図９】図８に示す特性を有する理想的線形ドライバーを含む従来の半導体装置の等価回路及びその信号線を伝播する信号波形を示す図である。
【図１０】現実的なドライバーの出力電圧と出力インピーダンスとの関係を示すグラフである。
【図１１】図１０に示す特性を有するドライバーを含む従来の半導体装置の等価回路及びその信号線を伝播する信号波形を示す図である。
【図１２】従来の他の半導体装置を示す回路図である。
【符号の説明】
１１      ドライバー
１２      レシーバー
１３      信号線
１４      抵抗素子
５１      ドライバー
５２      レシーバー
５３      信号線
１０１    ドライバー
１０２    レシーバー
１０３    信号線
１０４    終端抵抗
【図１】
0003571013.tif 000002
【図２】
0003571013.tif 000003
【図３】
0003571013.tif 000004
【図４】
0003571013.tif 000005
【図５】
0003571013.tif 000006
【図６】
0003571013.tif 000007
【図７】
0003571013.tif 000008
【図８】
0003571013.tif 000009
【図９】
0003571013.tif 000010
【図１０】
0003571013.tif 000011
【図１１】
0003571013.tif 000012
【図１２】
0003571013.tif 000013