(57)【特許請求の範囲】
【請求項１】
ΔΣ変調器でアナログ信号からデジタル信号に変換された１ビットで表現される信号を多ビットの信号に変換することなく直接加算し、この加算結果を１ビットで表現される信号形態で出力する演算処理を行うシングルビットΔΣ変調信号の演算回路であって、
前記演算処理は、２つのΔΣ変調された１ビットの信号ｘ（ｎ），ｙ（ｎ）の加算結果を１ビットの信号ｚ（ｎ）とし、演算回路内部の変数をｑ（ｎ）とした場合、前記ｚ（ｎ）とｑ（ｎ）とを、ｘ（ｎ）＋ｙ（ｎ）が０でない場合には、ｚ（ｎ＋１）＝（ｘ（ｎ）＋ｙ（ｎ））／２，ｑ（ｎ＋１）＝ｑ（ｎ）の２式によって決め、ｘ（ｎ）＋ｙ（ｎ）＝０の場合には、ｚ（ｎ＋１）＝ｑ（ｎ），ｑ（ｎ＋１）＝−ｑ（ｎ）の２式によって決めて行うことを特徴とするシングルビットΔΣ変調信号の演算回路。
【請求項２】
ΔΣ変調器でアナログ信号からデジタル信号に変換された１ビットで表現される信号を多ビットの信号に変換することなく排他的論理和回路に入力して直接乗算し、この排他的論理和回路から出力される乗算結果を１ビットで表現される信号形態で出力する演算処理を行うシングルビットΔΣ変調信号の演算回路であって、
前記演算処理は、２つのΔΣ変調された１ビットの信号ｘ（ｎ），ｙ（ｎ）の乗算結果を１ビットの信号ｚ（ｎ）とし、ｉ，ｊ＝ｎ，ｎ＋１，…，ｎ＋Ｎ−１とした場合、前記ｚ（ｎ）を（１／Ｎ２）Σｘ（ｉ）ｙ（ｊ）の式によって求めることを特徴とするシングルビットΔΣ変調信号の演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ΔΣ変調器を用いてアナログ信号からデジタル信号にＡ／Ｄ変換された信号を演算処理するΔΣ変調信号の演算回路に関する。
【０００２】
【従来の技術】
従来、この種のΔΣ変調信号の演算回路は、ΔΣ変調器でＡ／Ｄ変換された信号をデジタル回路によって処理し、処理されたデジタル信号を必要に応じてアナログ信号に変換するシステムに用いられている。図１に示すΔΣＡ／Ｄ，Ｄ／Ａによる多ビットデジタル信号処理システムはこのシステムの一例を示している。
【０００３】
アナログΔΣ変調器１は、ΔΣ変調を基にしたＡ／Ｄ変換回路であり、入力されるアナログ信号をデジタル信号に変換し、１ビットまたは小ビット長信号ｘ（ｎ）を出力する。なお、信号ｘ（ｎ）の括弧内のｎはタイム・インデックス（ｔｉｍｅ  ｉｎｄｅｘ）であり、以下でも同様な意味でこのｎおよび後述するｍを使用する。
【０００４】
このようなアナログΔΣ変調器１は、例えば図２（ａ）に示すように、積分器１ａ，量子化器１ｂおよび増幅器１ｃから構成される。このアナログΔΣ変調器１は、入力されるアナログ信号ａ（ｎ）を１ビットまたは小ビット信号ｘ（ｎ）にＡ／Ｄ変換する。デシメーション２はこの１ビットまたは小ビット信号ｘ（ｎ）を入力し、例えば次の（１）式に示すような変換を行って１ビットまたは小ビット信号ｘ（ｎ）を多ビットの信号ｙ（ｍ）に変換する。
【０００５】
ｙ（ｍ）＝（１／Ｎ）Σｘ（ｎ）      …（１）
ここで、ｎ＝ｍＮ，ｍＮ＋１，…，（ｍ＋１）Ｎ−１である。
【０００６】
この多ビットの信号ｙ（ｍ）はマルチビットＤＳＰ３に入力される。マルチビットＤＳＰ３は、加算，乗算，遅延回路などを回路要素としており、周波数分析やフィルタリング操作など様々な信号処理を実行し、入力した多ビットの信号ｙ（ｍ）を多ビットの信号ｕ（ｍ）として出力する。
【０００７】
また、この多ビットデジタル信号処理システムは、多ビット信号ｕ（ｍ）を１ビットまたは小ビット信号ｖ（ｎ）に変換して出力する機能を備えており、このために、内捜器４を用いて例えば次の（２）式に示すような１次補間を行う。
【０００８】
ｚ（ｎ）＝ｕ（ｍ）
ｚ（ｎ＋Ｎ）＝ｕ（ｍ＋１）
ｚ（ｎ＋ｉ）＝ｕ（ｍ）＋（ｕ（ｍ＋１）−ｕ（ｍ））×（ｉ／Ｎ）…（２）
ここで、ｉ＝１，２，…，Ｎ−１である。
【０００９】
デジタルΔΣ変調器５とアナログ低域通過フィルタ（ＬＰＦ）６とはＤ／Ａ変換回路を構成する。デジタルΔΣ変調器ＬＰＦ５は、マルチビット信号ｚ（ｎ）をデジタル的にΔΣ変調し、１ビットまたは小ビット信号ｖ（ｎ）に変換する。このデジタルΔΣ変調器５は、例えば、図２（ｂ）に示すように、積分器５ａ，量子化器５ｂおよび増幅器５ｃから構成される。アナログＬＰＦ６は１ビットまたは小ビット信号ｖ（ｎ）に含まれるΔΣ変調雑音を除去し、信号成分をアナログ量として抽出する。
【００１０】
ここではｘ（ｎ），ｖ（ｎ）とｙ（ｍ），ｕ（ｍ）のサンプリング速度の比がＮである。このように一般にビット長を変換する回路は、多ビット信号を低サンプリング速度に、小ビット信号を高サンプリング速度に変換する機能を併せ持つ。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の多ビットデジタル信号処理システムでは、Ａ／Ｄ変換回路であるアナログΔΣ変調器１やＤ／Ａ変換回路であるデジタルΔΣ変調器５は構成が非常に簡単であるが、多ビット信号と小ビット信号との間の変換をするためのデシメーション２および内捜器４が必要となる。また、多ビットの演算回路であるマルチビットＤＳＰ３は多くの回路素子を必要とする。例えば、マルチビットＤＳＰ３に図３や図４に示すような乗算回路を構成した場合には、特に多くの回路素子を必要とし、例えば、１６ビットの乗算回路をＣＭＯＳ論理回路により構成するには約１万個のＦＥＴトランジスタを必要とする。また、マルチビットＤＳＰ３，内捜器４およびデジタルΔΣ変調器ＬＦＰ５間における多ビットの信号伝達には多くの物理的配線が必要となり、広い面積の実装面が必要とされる。
【００１２】
このため、上記従来の多ビットデジタル信号処理システムでは、信号処理システムの小型化や低コスト化などを図ることが難しく、ΔΣＡ／Ｄ変換回路およびΔΣＤ／Ａ変換回路の簡易な構成を生かすことが出来なかった。
【００１３】
【課題を解決するための手段】
本発明はこのような課題を解消するためになされたもので、ΔΣ変調器でアナログ信号からデジタル信号に変換された１ビットで表現される信号を多ビットの信号に変換することなく演算処理するように、演算回路を構成した。
【００１４】
本構成によれば、１ビットで表現される信号を多ビットの信号に変換することなく演算回路が演算処理するため、多ビット信号と小ビット信号との間の変換回路が不要になる。また、演算回路は従来よりも少ない回路素子で構成される。さらに、多くの配線を必要とする多ビットの信号伝達は不要になる。
【００１５】
【発明の実施の形態】
次に、本発明によるシングルビットΔΣ変調信号の演算回路を加算回路とした第１の実施形態について説明する。
【００１６】
図５はこのシングルビット加算器１１の構成を示す回路モジュールである。シングルビット加算器１１は、２つのＤフリップフロップ（Ｄ−ＦＦ）回路１２，１３、１つの排他的論理和（ＥＸＯＲ）回路１４、２つの論理和（ＯＲ）回路１５，１６、３つの否定（ＮＯＴ）回路１７〜１９、および５つの論理積（ＡＮＤ）回路２０〜２４から構成されている。このシングルビット加算器１１は、２つのΔΣ変調された１ビットの信号ｘ（ｎ），ｙ（ｎ）を多ビット信号に変換することなく直接加算し、この加算結果を１ビット信号ｚ（ｎ）で出力する。
【００１７】
各入力信号ｘ（ｎ），ｙ（ｎ）および出力信号ｚ（ｎ）は±１の値をとるものとし、＋１が論理のハイ（Ｈ）レベル，−１が論理のロウ（Ｌ）レベルに対応している。また、シングルビット加算器１１内部のＤ−ＦＦ回路１３のＱ出力をｑ（ｎ）とする。このｑ（ｎ）も±１の値をとる。この場合、出力信号ｚ（ｎ）とＱ出力ｑ（ｎ）とは次の（３）式および（４）式によって決められる。
【００１８】
ｚ（ｎ＋１）＝（ｘ（ｎ）＋ｙ（ｎ））／２
ｑ（ｎ＋１）＝ｑ（ｎ）                    …（３）
ただし、この（３）式はｘ（ｎ）＋ｙ（ｎ）が０でない場合に用いられる。
【００１９】
ｚ（ｎ＋１）＝ｑ（ｎ）
ｑ（ｎ＋１）＝−ｑ（ｎ）                  …（４）
ただし、この（４）式はｘ（ｎ）＋ｙ（ｎ）＝０の場合に用いられる。
【００２０】
すなわち、ｘ（ｎ）とｙ（ｎ）との和が０の時は、シングルビット加算器１１は０の代わりに＋１と−１とを交互に出力し、出力信号ｚ（ｎ）を１ビット列の形態にしている。
【００２１】
入力信号ｘ（ｎ）を１次のΔΣ変調器により変調された振幅が１で周波数が０．０２×ｆｓの正弦波、入力信号ｙ（ｎ）を１次のΔΣ変調器により変調された振幅が１で周波数が０．０３×ｆｓの正弦波とした場合、シングルビット加算器１１の出力スペクトル密度は図６のグラフに示される。同グラフの横軸は周波数［×ｆｓ］、縦軸は出力スケールを示している。ここで、ｆｓはΔΣ変調器のサンプリング周波数を表す。
【００２２】
周波数０．０２×ｆｓと周波数０．０３×ｆｓとには、出力信号ｚ（ｎ）の信号成分が２つのピークとして現れている。これらピークは出力信号ｚ（ｎ）に両入力信号ｘ（ｎ），ｙ（ｎ）が現れていることを示しており、加算処理が実行されていることがこの出力スペクトルによって確認することが出来る。出力スペクトル中のその他の信号成分は、入力信号ｘ（ｎ），ｙ（ｎ）に含まれるΔΣ変調ノイズや、０の代わりに＋１と−１とを交互に出力する加算動作が原因で発生するものである。しかし、周波数の低域ではこれらのノイズは小さく、最大出力信号成分と０〜ｆｓ／３２の周波数帯域に含まれる雑音との比は、３０ｄＢ以上である。
【００２３】
すなわち、本実施形態によるシングルビット加算器１１によれば、１ビットで表現される信号ｘ（ｎ），ｙ（ｎ）を多ビットの信号に変換することなく加算処理するため、多ビット信号と小ビット信号との間の変換回路が信号処理システムに不要になる。また、シングルビット加算器１１は、従来よりも少ない回路素子で構成できる。さらに、多ビットの信号に変換することなく演算処理するため、多くの配線を必要とする多ビットの信号伝達も不要になり、信号処理システムを構成する回路の実装面積を狭くすることが出来る。このため、信号処理システムの小型化や低コスト化などを図ることが可能になり、ΔΣ変調を基にしたＡ／Ｄ変換回路およびＤ／Ａ変換回路の簡易な構成を生かすことが出来る。
【００２４】
次に、本発明によるシングルビットΔΣ変調信号の演算回路を乗算回路とした第２の実施形態について説明する。
【００２５】
図７はこのシングルビット乗算器３１の構成を示す回路モジュールである。シングルビット乗算器３１は、１５個のシングルビット加算器（＋）３２〜４６、１６個の排他的論理和回路（Ｘ）４７〜６２、および６個の単位遅延回路（Ｄ）６３〜６８から構成されている。各シングルビット加算器（＋）３２〜４６は上述した第１の実施形態に説明した構成をしている。
【００２６】
本実施形態でも、各入力信号ｘ（ｎ），ｙ（ｎ）および出力信号ｚ（ｎ）は±１の値をとるものとし、＋１が論理のハイ（Ｈ）レベル，−１が論理のロウ（Ｌ）レベルに対応している。
【００２７】
一般に、ΔΣ変調された１ビットの信号どうしを直接乗算しても、信号に含まれるΔΣ変調雑音のため、１ビットの信号形態で正確な積が得られるわけではない。また、２つの１ビットの信号の各々を複数個例えばＮ個サンプリングし、各々の平均を求めてその積を次の（５）式のように計算すると、正確な積の結果が得られる。
【００２８】
Σ｛ｘ（ｉ）／Ｎ｝｛ｙ（ｊ）／Ｎ｝      …（５）
ただし、ｉ，ｊ＝ｎ，ｎ＋１，…，ｎ＋Ｎ−１である。
【００２９】
しかし、この（５）式によって得られる積の結果は正確になるが、１ビット信号と多ビット信号との間の信号変換や、多ビット用乗算回路を必要とするので回路規模は大きくなる。そこで、この（５）式を次の（６）式に示すように展開する。
【００３０】
（１／Ｎ２）Σｘ（ｉ）ｙ（ｊ）            …（６）
そして、この（６）式の積ｘ（ｉ）ｙ（ｊ）を排他的論理和回路（Ｘ）４７〜６２により計算し、総和（Σ）をシングルビット加算器（＋）３２〜４６により計算する。このようなシングルビット乗算器３１は、２つのΔΣ変調された１ビットの信号ｘ（ｎ），ｙ（ｎ）を多ビット信号に変換することなく直接乗算し、この乗算結果を１ビット信号ｚ（ｎ）で出力する。
【００３１】
入力信号ｘ（ｎ）を１次のΔΣ変調器により変調された振幅が１で周波数が０．０２×ｆｓの正弦波、入力信号ｙ（ｎ）を１次のΔΣ変調器により変調された振幅が１で周波数が０．０３×ｆｓの正弦波とした場合、シングルビット乗算器３１の出力スペクトル密度は図８のグラフに示される。同グラフの横軸も周波数［×ｆｓ］、縦軸は出力スケールを示している。
【００３２】
周波数０．０１×ｆｓと周波数０．０５×ｆｓとには、出力信号ｚ（ｎ）の信号成分が２つのピークとして現れている。これらピークは出力信号ｚ（ｎ）に両入力信号ｘ（ｎ），ｙ（ｎ）の周波数の差と和の周波数成分が含まれていることを示しており、乗算処理が実行されていることがこの出力スペクトルによって確認することが出来る。本グラフでも、出力スペクトル中のその他の信号成分は、入力信号ｘ（ｎ），ｙ（ｎ）に含まれるΔΣ変調ノイズや、乗算器３１を構成する加算器３２〜４６が０の代わりに＋１と−１とを交互に出力する加算動作が原因で発生するものである。しかし、前述したとおり周波数の低域ではこれらのノイズは小さく、最大出力信号成分と０〜ｆｓ／３２の周波数帯域に含まれる雑音との比は、約３０ｄＢである。
【００３３】
すなわち、本実施形態によるシングルビット乗算器３１によれば、１ビットで表現される信号ｘ（ｎ），ｙ（ｎ）を多ビットの信号に変換することなく乗算処理するため、多ビット信号と小ビット信号との間の変換回路が信号処理システムに不要になる。また、シングルビット乗算器３１は、ＣＭＯＳ論理回路により構成すると、従来よりも極めて少ない約１６００個のＦＥＴトランジスタで構成できる。さらに、多ビットの信号に変換することなく演算処理するため、多くの配線を必要とする多ビットの信号伝達も不要になり、信号処理システムを構成する回路の実装面積を狭くすることが出来る。このため、本実施形態によっても、信号処理システムの小型化や低コスト化などを図ることが可能になり、ΔΣ変調を基にしたＡ／Ｄ変換回路およびＤ／Ａ変換回路の簡易な構成を生かすことが出来る。
【００３４】
次に、本発明によるシングルビットΔΣ変調信号の演算回路をデジタル信号処理システムに適用した第３の実施形態について説明する。
【００３５】
多くのデジタル信号処理システムの処理内容は、入力と出力とシステム内部の変数、および係数を含む差分方程式により記述することが出来る。この差分方程式の数値解は、変数や係数の加算，乗算，積算（積分）により求めることができる。従って、加算回路，乗算回路，積分回路があれば、ほとんどの信号処理システムを構築することが出来る。
【００３６】
１ビット信号列の積分は一般的なアップ／ダウン・カウンタを用いて実行することが出来る。例えば、１ビット信号列をアップ／ダウン・カウンタのアップ／ダウン制御入力に加え、カウンタにクロック信号を加えることにより、１ビット信号列の積分が行える。積分結果を１ビット信号列の形態で得るには、カウンタの内容をΔΣ変調すればよい。
【００３７】
よって、第１および第２の実施形態で前述した加算器１１および乗算器３１と、上記の積分用アップ／ダウン・カウンタを用いれば、線形，非線形を問わずほとんど全てのデジタル信号処理が従来よりも簡単なデジタル回路により実現することが出来る。
【００３８】
図９（ａ）は、このようにして構築されたデジタル信号処理システムの一例を示しており、正弦波分周回路７０のブロック図を示している。位相比較器７１，ΔΣ低域通過フィルタ７２およびΔΣ周波数可変発振器７３を同図に示すように接続することにより、低周波で歪みのない正弦波分周信号を得ることが出来る。位相比較器７１には、２つのΔΣ変調された１ビット信号列がｉＲ（ｎ），ｉＩ（ｎ）として直接入力されている。これらｉＲ（ｎ），ｉＩ（ｎ）は、位相が９０度ずれた互いに直交する入力である。ΔΣ周波数可変発振器７３は、この入力の整数倍の遅い周期で入力に同期した信号ｘ１（ｎ），ｘ２（ｎ）を出力する。
【００３９】
位相比較器７１は、その内部構成が図９（ｂ）に示され、第２の実施形態で説明した構成をした乗算器７４〜８５と、第１の実施形態で説明した構成をした加算器８６〜９１とで構成されている。
【００４０】
また、ΔΣ低域通過フィルタ７２は、その内部構成が図１０（ａ）に示され、ΔΣ変調器９２および単位遅延回路９３から構成されている。このΔΣ低域通過フィルタ７２に入力される信号ｚ（ｎ）およびΔΣ低域通過フィルタ７２から出力される信号ｗ（ｎ）は共に１ビットの信号形態である。このようなΔΣ低域通過フィルタ７２は下記の文献の２４１〜２５０ページに示されている。
【００４１】
著者名「Ｄ．  Ａ．  Ｊｏｈｎｓ  ａｎｄ  Ｄ．  Ｍ．  Ｌｅｗｉｓ」、題名「Ｄｅｓｉｇｎ  ａｎｄ  Ａｎａｌｙｓｉｓ  ｏｆ  Ｄｅｌｔａ−Ｓｉｇｍａ  ＩＩＲ  Ｆｉｌｔｅｒｓ」、１９９３年ＩＥＥ  Ｔｒａｎｓ．発行。
【００４２】
また、ΔΣ周波数可変発振器７３は、その内部構成が図１０（ｂ）に示され、２つのアップ／ダウン・カウンタ９４，９５および２つのΔΣ変調器９６，９７からなる２個の１ビット積分器で構成されている。各アップ／ダウン・カウンタ９４，９５は、ΣΔ変調された１ビット信号列ｘ２（ｎ），ｘ１（ｎ）がアップ／ダウン制御入力に加えられており、また、クロック信号が加えられている。これらアップ／ダウン・カウンタ９４，９５は１ビット信号列ｘ２（ｎ），ｘ１（ｎ）の積分処理を行う。
【００４３】
また、ΔΣ周波数可変発振器７３は、９０度の位相差を持つ２つの正弦波ｘ１（ｎ），ｘ２（ｎ）を１ビットの信号形態で出力する。その発振周波数は、発振器内部のΔΣ変調器９６，９７を構成する増幅器のパラメータＫ（図２参照）を変えることによって変化させることも出来るが、本例では、ΔΣ低域通過フィルタ７２の出力ｗ（ｎ）により制御されている。このようなΔΣ周波数可変発振器７３は下記の文献の４７〜５４ページに示されている。
【００４４】
著者名「藤坂、坂本、森末」、題名「時系列の記憶・想起を行うディジタル結合振動系の一構成法（ＮＬＰ９９−７）」、１９９５年信学技報発行。
【００４５】
このような正弦波分周回路７０も、２つのΔΣ変調された１ビットの信号ｉＲ（ｎ），ｉＩ（ｎ）を多ビット信号に変換することなく直接演算処理し、この演算結果を１ビット信号ｘ１（ｎ），ｘ２（ｎ）で出力する。このため、上記の正弦波分周回路７０によれば、１ビットで表現される信号ｉＲ（ｎ），ｉＩ（ｎ）を多ビットの信号に変換することなく演算処理するため、多ビット信号と小ビット信号との間の変換回路が信号処理システムに不要になる。また、正弦波分周回路７０は、従来よりも少ない回路素子で構成できる。さらに、多ビットの信号に変換することなく演算処理するため、多くの配線を必要とする多ビットの信号伝達も不要になり、信号処理システムを構成する回路の実装面積を狭くすることが出来る。このため、本実施形態によっても、信号処理システムの小型化や低コスト化などを図ることが可能になり、ΔΣ変調を基にしたＡ／Ｄ変換回路およびＤ／Ａ変換回路の簡易な構成を生かすことが出来る。
【００４６】
【発明の効果】
以上説明したように本発明によれば、１ビットで表現される信号を多ビットの信号に変換することなく演算回路が演算処理するため、多ビット信号と小ビット信号との間の変換回路が不要になる。また、演算回路は従来よりも少ない回路素子で構成される。さらに、多くの配線を必要とする多ビットの信号伝達は不要になり、配線面積を小さくすることが出来る。このため、本発明によれば、従来と同機能の信号処理システムを小型でかつ安価に実現することが出来る。
【図面の簡単な説明】
【図１】ΔΣ変調器を基にしたＡ／Ｄ，Ｄ／Ａ変換回路を伴う従来型多ビット信号処理システムの構成を示すブロック図である。
【図２】デジタル信号処理システムに用いられている１次ΔΣ変調器の構成を示すブロック図である。
【図３】入力したシングルビットΔΣ変調信号から変換された多ビットの信号を乗算する従来の第１の多ビット信号の乗算回路の例を示す図である。
【図４】入力したシングルビットΔΣ変調信号から変換された多ビットの信号を乗算する従来の第２の多ビット信号の乗算回路の例を示す図である。
【図５】入力したシングルビットΔΣ変調信号をシングルビットで加算する本発明の第１の実施形態による１ビット信号の加算回路を示す図である。
【図６】本発明の第１の実施形態による１ビット信号の加算回路の出力スペクトルを示すグラフである。
【図７】入力したシングルビットΔΣ変調信号をシングルビットで乗算する本発明の第２の実施形態による１ビット信号の乗算回路を示す図である。
【図８】本発明の第２の実施形態による１ビット信号の乗算回路の出力スペクトルを示すグラフである。
【図９】（ａ）は本発明の第３の実施形態によるシングルビットΔΣ変調信号の演算回路を用いて構成される分周信号を生成するデジタル信号処理回路の構成を示すブロック図、（ｂ）はこのデジタル信号処理システムを構成する位相比較器の詳細構成を示す図である。
【図１０】（ａ）は図９（ａ）に示すデジタル信号処理回路を構成するΔΣ変調を基にした低域通過フィルタの詳細構成、（ｂ）は図９（ａ）に示すデジタル信号処理回路を構成するΔΣ変調を基にした周波数可変発振器の詳細構成を示す図である。
【符号の説明】
１１…シングルビット加算器
１２，１３…Ｄフリップフロップ
１４…排他的論理和（ＥＸＯＲ）回路
１５，１６…論理和（ＯＲ）回路
１７〜１９…否定（ＮＯＴ）回路
２０〜２４…論理積（ＡＮＤ）回路
３１…シングルビット乗算器
３２〜４６…シングルビット加算器
４７〜６２…排他的論理和回路
６３〜６８…単位遅延回路
７０…正弦波分周回路
７１…位相比較器
７２…ΔΣ低域通過フィルタ
７３…ΔΣ周波数可変発振器
９４，９５…アップ／ダウン・カウンタ
【図１】
0003553431.tif 000002
【図２】
0003553431.tif 000003
【図３】
0003553431.tif 000004
【図４】
0003553431.tif 000005
【図５】
0003553431.tif 000006
【図６】
0003553431.tif 000007
【図７】
0003553431.tif 000008
【図８】
0003553431.tif 000009
【図９】
0003553431.tif 000010
【図１０】
0003553431.tif 000011