(57)【特許請求の範囲】
【請求項１】
電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＰＮ接合と、
一端が電源ノードに接続された第２のＰＭＯＳトランジスタと、
一端が前記第２のＰＭＯＳトランジスタの他端に接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と接地ノードとの間に並列に接続された複数個の第２のＰＮ接合と、
電源ノードと基準電圧の出力ノードとの間に接続された第３のＰＭＯＳトランジスタと、
前記基準電圧の出力ノードと接地ノードとの間に接続された第２の抵抗素子と、
電源ノードと前記基準電圧の出力ノードとの間に接続された第４のＰＭＯＳトランジスタと、
前記第１のＰＮ接合の特性に依存する第１の電圧および前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、出力電圧が前記第１、第２および第３のＰＭＯＳトランジスタの各ゲートに供給される第１の差動増幅回路と、
電源ノードと接地ノードとの間に直列に接続された第５のＰＭＯＳトランジスタおよび第３の抵抗素子と、
前記第１の電圧および前記第５のＰＭＯＳトランジスタと第３の抵抗素子との接続点に発生する第３の電圧が入力され、出力電圧が前記第４および第５のＰＭＯＳトランジスタの各ゲートに供給される第２の差動増幅回路
とを具備したことを特徴とする基準電圧発生回路。
【請求項２】
電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＰＮ接合と、
一端が電源ノードに接続された第２のＰＭＯＳトランジスタと、
一端が前記第２のＰＭＯＳトランジスタの他端に接続された第１の抵抗素子と、
前記第１の抵抗素子の他端と接地ノードとの間に並列に接続された複数個の第２のＰＮ接合と、
電源ノードと基準電圧の出力ノードとの間に接続された第３のＰＭＯＳトランジスタと、
前記基準電圧の出力ノードと接地ノードとの間に接続された第２の抵抗素子と、
前記第１のＰＭＯＳトランジスタと第１のＰＮ接合との接続点と接地ノードとの間に接続された第３の抵抗素子と、
前記第２のＰＭＯＳトランジスタと第１の抵抗素子との接続点と接地ノードとの間に接続された第４の抵抗素子と、
前記第１のＰＮ接合の特性に依存する第１の電圧および前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、出力電圧が前記第１、第２および第３のＰＭＯＳトランジスタの各ゲートに供給される差動増幅回路
とを具備したことを特徴とする基準電圧発生回路。
【請求項３】
前記第１の電圧は、前記第１のＰＭＯＳトランジスタと第１のＰＮとの接続点に発生する電圧であり、
前記第２の電圧は、前記第２のＰＭＯＳトランジスタと第１の抵抗素子との接続点に発生する電圧であることを特徴とする請求項２記載の基準電圧発生回路。
【請求項４】
前記第１の電圧は、前記第３の抵抗素子の中間ノードに発生する電圧であり、
前記第２の電圧は、前記第４の抵抗素子の中間ノードに発生する電圧であることを特徴とする請求項２記載の基準電圧発生回路。
【請求項５】
前記第１のＰＭＯＳトランジスタと、前記第１のＰＮ接合および第３の抵抗素子との接続点との間に接続された第５の抵抗素子と、
前記第２のＰＭＯＳトランジスタと、前記第１の抵抗素子および第４の抵抗素子との接続点との間に接続された第６の抵抗素子とをさらに具備し、
前記第１の電圧は、前記第１のＰＭＯＳトランジスタと第５の抵抗素子との接続点に発生する電圧であり、
前記第２の電圧は、前記第２のＰＭＯＳトランジスタと第６の抵抗素子との接続点に発生する電圧であることを特徴とする請求項２記載の基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に形成される基準電圧発生回路に係り、特にＭＯＳトランジスタを使用して構成された基準電圧発生回路に関するもので、例えば電源電圧より低い基準電圧を使用する半導体装置に形成される。
【０００２】
【従来の技術】
従来、温度依存性、電源電圧依存性が少ない基準電圧発生回路として知られているバンドギャップレファレンス（ＢＧＲ）回路は、シリコンのバンドギャップ値（１．２０５Ｖ）とほぼ等しい基準電圧を発生することから命名されており、高精度の基準電圧を得る場合によく使われる。
【０００３】
半導体装置に形成される従来のバイポーラトランジスタを使用して構成されたＢＧＲ回路は、ＰＮ接合ダイオードあるいはコレクタ・ベース相互が接続されたトランジスタのベース・エミッタ間ＰＮ接合（以下、ダイオードと記す）の順方向電圧ＶＦ  （負の温度係数を持つ）と、電流密度を変えたダイオードの順方向電圧ＶＦ  の差の電圧（正の温度係数を持つ）の数倍の電圧とを加算し、温度係数がほぼ零の約１．２５Ｖを出力するように構成されている。
【０００４】
現在、半導体装置の低電圧化が進んでいるが、ＢＧＲ回路の出力電圧が約１．２５Ｖである場合には電源電圧の下限は１．２５Ｖ＋αであった。従って、トランジスタの閾値などの調整によりαを小さくしても、１．２５Ｖ以下の電源電圧で半導体装置を動作させることはできなかった。
【０００５】
以下、この点について詳細に説明する。
図２１は、ＮＰＮトランジスタを使用して構成された従来例１のＢＧＲ回路の基本構成を示す。
【０００６】
図２１において、Ｑ１  、Ｑ２  、Ｑ３  はＮＰＮトランジスタ、Ｒ１  、Ｒ２  、Ｒ３  は抵抗素子、Ｉは電流源、ＶＢＥ１  、ＶＢＥ２  、ＶＢＥ３  は前記トランジスタＱ１  、Ｑ２  、Ｑ３  のベース・エミッタ間電圧、Ｖｒｅｆ  は出力電圧（基準電圧）である。
【０００７】
トランジスタＱ１  ，Ｑ２  の特性が揃っていると、トランジスタＱ２  のエミッタ電圧Ｖ２  は、
Ｖ２  ＝ＶＢＥ１  −ＶＢＥ２  ＝ＶＴ  ・ｌｎ（Ｉ１  ／Ｉ２  ）                  …（１）
となり、
0003586073.tif 000002
となる。
【０００８】
（２）  式の第１項はほぼ−２ｍＶ／℃の温度係数をもつが、（２）  式の第２項において、熱電圧ＶＴ  は、
ＶＴ  ＝ｋ・Ｔ／ｑ            …（３）
であり、
（Ｒ３  ／Ｒ２  ）（ｋ／ｑ）ｌｎ（Ｉ１  ／Ｉ２  ）                      …（４）
の温度係数をもつので、Ｖｒｅｆ  の温度係数が零となる条件は、
ｋ＝１．３８×１０−２３  Ｊ／Ｋ                                  …（５）
ｑ＝１．６×１０−１９  Ｃ                                        …（６）
を代入すると、
（Ｒ３  ／Ｒ２  ）ｌｎ（Ｉ１  ／Ｉ２  ）＝２３．２                      …（７）
になる。
【０００９】
（２）  式において、２３℃においてＶＢＥ３  ＝０．６５Ｖとすると、
Ｖｒｅｆ  ＝０．６５＋０．６＝１．２５Ｖ                          …（８）
となり、この値はシリコンのバンドギャップ値（１．２０５）  にほぼ等しい。
【００１０】
しかし、上記した図２１のＢＧＲ回路は出力電圧が１．２５Ｖで可変にはできない点と、電源電圧を１．２５Ｖ以下にすることはできないという問題点がある。
【００１１】
図２２は、バイポーラトランジスタを使用しないで構成された従来例２のＢＧＲ回路の基本構成を示す。
このＢＧＲは、１個のダイオードＤ１  、Ｎ個のダイオードＤ２  と、抵抗素子Ｒ１  、Ｒ２  、Ｒ３  と、ＣＭＯＳトランジスタからなる１個の差動増幅回路ＤＡと、１個のＰＭＯＳトランジスタＴＰにより構成されている。
【００１２】
前記差動増幅回路ＤＡの−側入力にはダイオードＤ１  の一端ノードの電圧ＶＡ  、＋側入力にはダイオードＤ２  の一端ノードの電圧ＶＢ  が入力され、ＶＡ  とＶＢ  が等しくなる（Ｒ１  とＲ２  の両端の電圧は等しくなる）ようにフィードバック制御される。よって、
Ｉ１  ／Ｉ２  ＝Ｒ２  ／Ｒ１                                          …（９）
ダイオードの特性を次式で表わすと、
Ｉ＝Ｉｓ  ｛ｅ（ｑ・ＶＦ ／ｋ・Ｔ）−１｝                        …（１０）
ＶＦ  》ｑ／ｋ・Ｔ＝２６ｍＶ                                    …（１１）
式中、Ｉｓ  は（逆方向）飽和電流、ＶＦ  は順方向電圧である。
【００１３】
式（１１）より、式（１０）中の−１は無視でき、
ＶＦ  ＝ＶＴ  ・ｌｎ（Ｉ／Ｉｓ  ）                                    …（１２）
のように表わせる。
【００１４】
ここで、抵抗素子Ｒ３  の両端の電圧は、
0003586073.tif 000003
となる。
【００１５】
熱電圧ＶＴ  は０．０８６ｍＶ／℃の正の温度係数を持ち、一方、ダイオードＤ１  の順方向電圧ＶＦ１は約−２ｍＶ／  ℃の負の温度係数を持つ。よって、
Ｖｒｅｆ  ＝ＶＦ１＋（Ｒ２  ／Ｒ３  ）ΔＶＦ                              …（１４）
ЭＶｒｅｆ  ／ЭＴ＝０                                            …（１５）
となる条件に抵抗素子Ｒ１  、Ｒ２  、Ｒ３  の抵抗値を設定する。
【００１６】
一例として、Ｎ＝１０個、Ｒ１  ＝Ｒ２  ＝６００ｋΩ、Ｒ３  ＝６０ｋΩとすると、ΔＶＦ  は電流比１：１０のダイオードＤ１  およびＤ２  の電圧の差となり、
Ｖｒｅｆ  ＝ＶＦ１＋１０・ΔＶＦ  ＝１．２５Ｖ                        …（１６）
となる。
【００１７】
この従来例２の回路も、前述した従来例１の回路と同様に、出力電圧が１．２５Ｖで固定である（可変でない）点と、使用する電源電圧を１．２５Ｖ以下にできないという問題点がある。
【００１８】
【発明が解決しようとする課題】
上記したように温度依存性、電源電圧依存性が少ない基準電圧を発生する従来のＢＧＲ回路は、出力電圧が約１．２５Ｖで固定であり、約１．２５Ｖ以下の電源電圧で動作させることはできないという問題点があった。
【００１９】
本発明は上記の問題点を解決すべくなされたもので、供給される電源電圧の範囲内で、温度依存性、電源電圧依存性が少ない基準電圧を任意の低電圧に設定して発生でき、しかも、１．２５Ｖ以下で動作可能になる基準電圧発生回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の基準電圧発生回路は、電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＰＮ接合と、一端が電源ノードに接続された第２のＰＭＯＳトランジスタと、一端が前記第２のＰＭＯＳトランジスタの他端に接続された第１の抵抗素子と、前記第１の抵抗素子の他端と接地ノードとの間に並列に接続された複数個の第２のＰＮ接合と、電源ノードと基準電圧の出力ノードとの間に接続された第３のＰＭＯＳトランジスタと、前記基準電圧の出力ノードと接地ノードとの間に接続された第２の抵抗素子と、電源ノードと前記基準電圧の出力ノードとの間に接続された第４のＰＭＯＳトランジスタと、前記第１のＰＮ接合の特性に依存する第１の電圧および前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、出力電圧が前記第１、第２および第３のＰＭＯＳトランジスタの各ゲートに供給される第１の差動増幅回路と、電源ノードと接地ノードとの間に直列に接続された第５のＰＭＯＳトランジスタおよび第３の抵抗素子と、前記第１の電圧および前記第５のＰＭＯＳトランジスタと第３の抵抗素子との接続点に発生する第３の電圧が入力され、出力電圧が前記第４および第５のＰＭＯＳトランジスタの各ゲートに供給される第２の差動増幅回路とを具備したことを特徴とする。
【００２１】
また、本発明の基準電流発生回路は、電源ノードと接地ノードとの間に直列に接続された第１のＰＭＯＳトランジスタおよび第１のＰＮ接合と、一端が電源ノードに接続された第２のＰＭＯＳトランジスタと、一端が前記第２のＰＭＯＳトランジスタの他端に接続された第１の抵抗素子と、前記第１の抵抗素子の他端と接地ノードとの間に並列に接続された複数個の第２のＰＮ接合と、電源ノードと基準電圧の出力ノードとの間に接続された第３のＰＭＯＳトランジスタと、前記基準電圧の出力ノードと接地ノードとの間に接続された第２の抵抗素子と、前記第１のＰＭＯＳトランジスタと第１のＰＮ接合との接続点と接地ノードとの間に接続された第３の抵抗素子と、前記第２のＰＭＯＳトランジスタと第１の抵抗素子との接続点と接地ノードとの間に接続された第４の抵抗素子と、前記第１のＰＮ接合の特性に依存する第１の電圧および前記第２のＰＮ接合の特性に依存する第２の電圧が入力され、出力電圧が前記第１、第２および第３のＰＭＯＳトランジスタの各ゲートに供給される差動増幅回路とを具備したことを特徴とする。
【００２２】
上述したように、本発明では、ダイオードのＰＮ接合における順方向電圧およびその差を電流変換した後、加算することで、温度依存性を無くしながら任意の値の基準電圧や基準電流を発生することができる。しかもこのとき、前述の電流変換のその後の電圧変換を行う回路の主要部としての能動素子がＭＩＳトランジスタからなるため、電流変換回路、電流加算回路、電流電圧変換回路の全てをＣＭＯＳの製造プロセスで形成することが可能で、大きな工程数増大を招くこともない。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の基準電圧発生回路の基本構成を示している。
図１において、１１はＰＮ接合の順方向電圧をその電圧に比例した第１の電流量に変換する第１の電流変換回路、１２は電流密度を変えたＰＮ接合の順方向電圧の差をその電圧に比例した第２の電流量に変換する第２の電流変換回路、１３は前記第１の電流変換回路１１により得られた第１の電流量と前記第２の電流変換回路１２により得られた第２の電流量とを加えて第３の電流量を得る電流加算回路、１４は前記第３の電流量を電圧に変換する電流電圧変換回路である。ここで、前記ＰＮ接合以外の能動素子としてＭＯＳトランジスタが用いられて構成されている。  次に、図１の基準電圧発生回路の第１の実施の形態を説明する。
【００２４】
＜実施例１＞（図２〜図４）
図２は、図１の基準電圧発生回路の第１の実施の形態に係る一例を示す。
図２において、図１中の第２の電流変換回路１２に対応する部分は、電源電位ＶＤＤが与えられる電源ノード（ＶＤＤノード）と接地電位ＶＳＳが与えられる接地ノード（ＶＳＳノード）との間に直列に接続された第１のＰＭＯＳトランジスタＰ１  および第１のＰＮ接合（ダイオード）Ｄ１と、ＶＤＤノードとＶＳＳノードとの間に直列に接続され、前記第１のＰＭＯＳトランジスタＰ１  とソース同士・ゲート同士が接続された第２のＰＭＯＳトランジスタＰ２  、第１の抵抗素子Ｒ１  および複数個並列接続された第２のＰＮ接合（ダイオード）Ｄ２と、ＶＤＤノードにソースが接続され、前記第２のＰＭＯＳトランジスタＰ２  とゲート同士が接続された第３のＰＭＯＳトランジスタＰ３  と、前記第１のＰＮ接合Ｄ１の特性に依存する第１の電圧ＶＡ  および前記第１の抵抗素子Ｒ１  と第２のＰＮ接合Ｄ２の特性に依存する第２の電圧ＶＢ  が差動増幅回路ＤＡ１  に入力し、この差動増幅回路ＤＡ１  の出力を前記第１のＰＭＯＳトランジスタＰ１  のゲートおよび第２のＰＭＯＳトランジスタＰ２  のゲートに印加し、前記第１の電圧ＶＡ  および第２の電圧ＶＢ  が等しくなるように制御するフィードバック制御回路である。
【００２５】
図１中の第１の電流変換回路１１に対応する部分は、ＶＤＤノードにソースが接続され、前記第１の電圧ＶＡ  （またはそれと等しい電圧）がゲートに印加される第４のＰＭＯＳトランジスタＰ４  である。本例では、第４のＰＭＯＳトランジスタＰ４  のゲートに第１の電圧ＶＡ  と等しい電圧を印加する回路を用いており、その一例として、ＶＤＤノードとＶＳＳノードとの間に直列に接続され、前記第４のＰＭＯＳトランジスタＰ４  とソース同士・ゲート同士が接続された第５のＰＭＯＳトランジスタＰ５  および第２の抵抗素子Ｒ３  と、前記第１の電圧ＶＡ  と前記第２の抵抗素子Ｒ３  の一端ノードの電圧ＶＣ  が差動増幅回路ＤＡ２  に入力し、この差動増幅回路ＤＡ２  の出力を前記第５のＰＭＯＳトランジスタＰ５  のゲートに印加し、前記第２の抵抗素子Ｒ３  の端子電圧ＶＣ  が前記第１の電圧ＶＡ  と等しくなるようにフィードバック制御する制御回路を用いている。
【００２６】
図１中の電流加算回路１３に対応する部分は、前記第３のＰＭＯＳトランジスタＰ３  のドレインと前記第４のＰＭＯＳトランジスタＰ４  のドレインとを接続した部分である。
【００２７】
図１中の電流電圧変換回路１４に対応する部分は、前記第３のＰＭＯＳトランジスタＰ３  と前記第４のＰＭＯＳトランジスタＰ４  のドレイン共通接続ノードとＶＳＳノードとの間に接続されている電流電圧変換用の抵抗素子Ｒ２  であり、この抵抗素子Ｒ２  の一端ノードに出力電圧（基準電圧）Ｖｒｅｆ  が得られる。
【００２８】
なお、以下の説明では、ＰＭＯＳトランジスタＰ１  〜Ｐ５  のサイズは等しいものとする。また、前記第１の電圧ＶＡ  として前記第１のＰＭＯＳトランジスタＰ１  のドレイン電圧が取り出され、前記第２の電圧ＶＢ  として前記第２のＰＭＯＳトランジスタＰ２  のドレイン電圧が取り出されている。
【００２９】
図２の基準電圧発生回路において、ＶＦ１、ＶＦ２はダイオードＤ１  、Ｄ２  の順方向電圧、Ｉ１  、Ｉ２  、Ｉ３  、Ｉ４  、Ｉ５  はＰＭＯＳトランジスタＰ１  〜Ｐ５  のドレイン電流、ΔＶＦ  はＲ１  の両端間の電圧である。
【００３０】
差動増幅回路ＤＡ１  により
ＶＡ  ＝ＶＢ                                                      …（１７）
となるようフィードバック制御される。また、ＰＭＯＳトランジスタＰ１  、Ｐ２  のゲートが共通であるので、
Ｉ１  ＝Ｉ２                                                      …（１８）
となる。また、
ＶＡ  ＝ＶＦ１
ＶＢ  ＝ＶＦ２＋ΔＶＦ１
ΔＶＦ  ＝ΔＶＦ１−ΔＶＦ２                                        …（１９）
で、
Ｉ１  ＝Ｉ２  ＝ΔＶＦ  ／Ｒ１                                        …（２０）
となる。
【００３１】
一方、差動増幅回路ＤＡ２  により
ＶＣ  ＝ＶＡ                                                      …（２１）
となるようにフィードバック制御される。よって、
Ｉ５  ＝ＶＣ  ／Ｒ３  ＝ＶＡ  ／Ｒ３  ＝ΔＶＦ１／Ｒ３                      …（２２）
となる。
【００３２】
ＰＭＯＳトランジスタＰ１  〜Ｐ３  はカレントミラー回路を形成しているので、
Ｉ３  ＝Ｉ２                                                      …（２３）
Ｉ４  ＝Ｉ５                                                      …（２４）
となる。よって、
0003586073.tif 000004
ここで、Ｒ３  とＲ１  の比をＶｒｅｆ  の温度依存性が無いように設定する。また、Ｖｒｅｆ  のレベルはＲ２  とＲ３  の比によりほぼ電源電圧ＶＤＤ内で自由に設定できる。
【００３３】
一例として、Ｎ＝１０個、Ｒ１  ＝６０ｋΩ、Ｒ２  ＝３００ｋΩ、Ｒ３  ＝６００ｋΩの場合、ΔＶＦ  はダイオードの電流比１：１０のダイオードＤ１  およびＤ２  の電圧の差となる。よって、
Ｖｒｅｆ  ＝（ＶＦ１＋１０・ΔＶＦ  ）／２＝０．６２５Ｖ              …（２６）
この出力電圧Ｖｒｅｆ  は、図２２を参照して前述した従来例２のＢＧＲ回路の出力電圧Ｖｒｅｆ  （式（１６））を２で割ったものになる。式（１６）で表わされる出力電圧Ｖｒｅｆ  は温度依存性が殆んどないので、式（２６）で表わされる出力電圧Ｖｒｅｆ  も温度依存性が殆んどない。
【００３４】
そして、電流電圧変換用の抵抗素子Ｒ２  の抵抗値を調整すれば、電源電圧ＶＤＤ内のほぼ任意の出力電圧を発生することができる。特に上記例で示したように、Ｒ２  をＲ３  の半分の値にすると、出力電圧がＶＡ  、ＶＢ  、ＶＣ  に近い値となり、ＰＭＯＳトランジスタＰ１  〜Ｐ３  を用いたカレントミラー回路とＰＭＯＳトランジスタＰ４  、Ｐ５  を用いたカレントミラー回路は、それぞれトランジスタのドレイン電圧がほぼ同じ位になるので、特性の良いところで使用できる。
【００３５】
上記例では、説明を分かり易くするため、ＰＭＯＳトランジスタＰ１  〜Ｐ５  のサイズを同じとしたが、これらのサイズは同じである必要はなく、これらのサイズ比を考慮して各抵抗の値を設定すればよい。
【００３６】
図３は、図２中の差動増幅回路ＤＡ１  、ＤＡ２  の例１として、ＮＭＯＳ差動増幅回路とＰＭＯＳカレントミラー負荷回路を有するＣＭＯＳ差動増幅回路を示す。この差動増幅回路は、入力電圧をＮＭＯＳトランジスタで受けて増幅するものである。
【００３７】
図３に示す差動増幅回路は、各ソースが共通接続された差動増幅対をなす２個のＮＭＯＳトランジスタＮ１  、Ｎ２  と、前記差動増幅対をなすＮＭＯＳトランジスタのソース共通接続ノードと接地ノードとの間に接続され、ゲートにバイアス電圧ＶＲ１が印加される定電流源用ＮＭＯＳトランジスタＮ３  と、前記差動増幅対をなすＮＭＯＳトランジスタのドレインとＶＤＤノードとの間に負荷として接続され、カレントミラー接続された２個のＰＭＯＳトランジスタＰ６  、Ｐ７  とを具備する。
【００３８】
即ち、ＶＤＤノードにソースが接続され、ゲート・ドレイン相互が接続された第６のＰＭＯＳトランジスタＰ６  と、ＶＤＤノードにソースが接続され、前記第６のＰＭＯＳトランジスタＰ６  とソース同士・ゲート同士が接続された第７のＰＭＯＳトランジスタＰ７  と、前記第６のＰＭＯＳトランジスタＰ６  のドレインにドレインが接続され、ゲートに前記電圧ＶＢ  が印加される第１のＮＭＯＳトランジスタＮ１  と、前記第７のＰＭＯＳトランジスタＰ７  のドレインにドレインが接続され、ゲートに前記電圧ＶＡ  が印加される第２のＮＭＯＳトランジスタＮ２  と、前記第１のＮＭＯＳトランジスタＮ１  および第２のＮＭＯＳトランジスタＮ２  のソース共通接続ノードと接地ノードとの間に接続され、ゲートにバイアス電圧ＶＲ  が印加される定電流源用の第３のＮＭＯＳトランジスタＮ３  とを具備する。
【００３９】
図３に示す差動増幅回路を使用した場合、この回路が動作するにはＮＭＯＳトランジスタの閾値ＶＴＮが入力電圧ＶＩＮより低いことが必要である。
ここで、回路全体の電源電圧ＶＤＤの下限ＶＤＤＭＩＮ  を考えてみる。
【００４０】
差動増幅回路の各トランジスタが五極管動作するとして、閾値近辺で動作するものとし、＋入力端、−入力端に同じ入力電圧ＶＩＮが印加されるとする。
バイアス電圧ＶＲ１がゲートに印加されているトランジスタは定電流源として働き、差動増幅回路の電流を絞ると共に入力電圧ＶＩＮが入っているトランジスタＮ１  、Ｎ２  を五極管動作させ増幅度を上げる働きをする。このため、差動対をなすＮＭＯＳトランジスタＮ１  、Ｎ２  のソース共通接続ノードの電位ＶＳ  はＶＩＮ−ＶＴＮまで持ち上がり、ＮＭＯＳトランジスタＮ１  のドレイン電位であるＶ１  とＮＭＯＳトランジスタＮ２  のドレイン電位（出力電圧）ＶＯＵＴ  はＶＳ  までしか下がることができない。
【００４１】
従って、ＰＭＯＳトランジスタの閾値をＶＴＰ（ＶＴＰは負の値）とすると、電源電圧ＶＤＤがＶＳ  ＋  ｜ＶＴＰ｜  以上ないと、ＰＭＯＳトランジスタはオンすることができないので、この差動増幅回路は動かない。
【００４２】
また、差動増幅回路の出力電圧ＶＯＵＴがゲートに入っているＰＭＯＳトランジスタも同様にオンしなくなり、基準電圧発生回路は動作しなくなる。
また、差動増幅回路が動いたとしても、電源電圧ＶＤＤがダイオード電圧ＶＦ１以下では回路全体（基準電圧発生回路）は動作しない。
【００４３】
ＶＩＮにＶＦ１を代入してＶＤＤＭＩＮ  を求めると、動作条件は、ＶＴＮ＜ＶＦ１であり、
ＶＴＮ＜ＶＴＰの場合、ＶＤＤＭＩＮ  ＝ＶＦ１−ＶＴＮ＋  ｜ＶＴＰ｜
ＶＴＮ≧ＶＴＰの場合、ＶＤＤＭＩＮ  ＝ＶＦ１
となる。
【００４４】
即ち、図３に示す差動増幅回路を使用した図２の基準電圧発生回路は、ダイオードの順方向電圧および電流密度を変えた複数個のダイオードの順方向電圧ＶＦ  の差の電圧をそれぞれその電圧に比例した電流に換算し、その２つの電流を加え、それを電圧に変換することにより、基準電圧Ｖｒｅｆ  を出力する。
【００４５】
この場合、トランジスタの閾値などの調整により電源電圧の下限ＶＤＤＭＩＮ  をダイオードのＶＦ  （約０．８Ｖ）位まで近づけることが可能になる。従って、低電圧動作を必要とする半導体装置に使用することが可能になる。このことは、従来のＢＧＲ回路では、トランジスタの閾値などを変えても電源電圧の下限ＶＤＤＭＩＮ  を約１．２５Ｖ以下にできなかったことと比べて極めて有効である。
【００４６】
図４は、図２中の差動増幅回路ＤＡ１  、ＤＡ２  の例２を示す。
この差動増幅回路は、ＰＭＯＳ差動増幅回路とＮＭＯＳカレントミラー負荷回路を有するＣＭＯＳ差動増幅回路およびその出力を反転増幅するＣＭＯＳインバータからなり、入力電圧をＰＭＯＳトランジスタで受けて二段増幅するものである。
【００４７】
図４に示す差動増幅回路は、各ソースが共通接続された差動増幅対をなす２個のＰＭＯＳトランジスタＰ４１、Ｐ４２と、前記差動増幅対をなすＰＭＯＳトランジスタＰ４１、Ｐ４２のソース共通接続ノードと電源ノードとの間に接続され、ゲートにバイアス電圧ＶＲ２が印加される定電流源用ＰＭＯＳトランジスタＰ４０と、前記差動増幅対をなすＰＭＯＳトランジスタＰ４１、Ｐ４２のドレインと接地ノードとの間に負荷として接続され、カレントミラー接続された２個のＮＭＯＳトランジスタＮ４１、Ｎ４２とを具備する。
【００４８】
即ち、ＶＤＤノードにソースが接続され、ゲートにバイアス電圧ＶＲ２が印加される定電流源用のＰＭＯＳトランジスタＰ４０と、前記ＰＭＯＳトランジスタＰ４０のドレインにソースが接続され、ゲートに前記電圧ＶＡ  が印加されるＰＭＯＳトランジスタＰ４１と、前記ＰＭＯＳトランジスタＰ４０のドレインにソースが接続され、ゲートに前記電圧ＶＢ  が印加されるＰＭＯＳトランジスタＰ４２と、前記ＰＭＯＳトランジスタＰ４２のドレインにドレイン・ゲートが接続され、ソースがＶＳＳノードに接続されたＮＭＯＳトランジスタＮ４１と、前記ＰＭＯＳトランジスタＰ４１のドレインにドレインが接続され、前記ＮＭＯＳトランジスタＮ４１とゲート同士・ソース同士が接続されたＮＭＯＳトランジスタＮ４２と、ＶＤＤノードにソースが接続され、前記ＰＭＯＳトランジスタＰ４０とゲート同士が接続されたＰＭＯＳトランジスタＰ４３と、前記ＰＭＯＳトランジスタＰ４３のドレインにドレインが接続され、ゲートに前記ＮＭＯＳトランジスタＮ４２のドレインが接続されたＮＭＯＳトランジスタＮ４３とを具備する。
【００４９】
図４に示す差動増幅回路を使用した場合の電源電圧の下限ＶＤＤＭＩＮ  について考察する。この差動増幅回路の＋入力端、−入力端には同じ入力電圧ＶＩＮが印加されるものとする。
【００５０】
バイアス電圧ＶＲ２がゲートに入っているトランジスタＰ４０は定電流源として働き、差動増幅回路の電流を絞ると共に入力電圧ＶＩＮが入っているトランジスタＰ４１、Ｐ４２を五極管動作させ、その増幅度を上げる働きをする。
【００５１】
このため、ＰＭＯＳトランジスタＰ４１のドレイン電位ＶＤ  はＶＩＮ＋  ｜ＶＴＰ｜  まで下がる。ＶＩＮがゲートに入っているＰＭＯＳトランジスタＰ４１、Ｐ４２は電源電圧ＶＤＤがＶＩＮ＋  ｜ＶＴＰ｜  以上ないとオンできない。
【００５２】
また、ＰＭＯＳトランジスタＰ４１、Ｐ４２のソース共通接続ノードの電位をＶＤ  、ＮＭＯＳトランジスタＮ４１のドレイン電位をＶ１  で表わすと、Ｖ１  ＜ＶＤ    かつ  Ｖ１  ＜ＶＴＮでないと、ＮＭＯＳトランジスタＮ４１、Ｎ４２がオンしない。
【００５３】
従って、動作条件は、
ＶＦ１＋  ｜ＶＴＰ｜  ＞ＶＴＮ
ＶＤＤＭＩＮ  ＝ＶＦ１＋  ｜ＶＴＰ｜
となる。
【００５４】
次に、本発明の基準電圧発生回路の第２の実施の形態を説明する。
＜実施例２＞（図５）
図５は、図１の基準電圧発生回路の第２の実施の形態に係る一例を示す。
【００５５】
図５において、図１中の第２の電流変換回路１２に対応する部分は、ＶＤＤノードとＶＳＳノードとの間に直列に接続された第１のＰＭＯＳトランジスタＰ１  および第１のＰＮ接合Ｄ１  と、ＶＤＤノードとＶＳＳノードとの間に直列に接続され、前記第１のＰＭＯＳトランジスタＰ１  とソース同士・ゲート同士が接続された第２のＰＭＯＳトランジスタＰ２  、第１の抵抗素子Ｒ１  および複数（Ｎ）個並列接続された第２のＰＮ接合Ｄ２  と、前記第１のＰＮ接合Ｄ１  の特性に依存する第１の電圧ＶＡ  および第２のＰＮ接合Ｄ２  の特性に依存する第２の電圧ＶＢ  が差動増幅回路ＤＡ１に入力し、この差動増幅回路ＤＡ１の出力を前記第１のＰＭＯＳトランジスタＰ１  のゲートおよび第２のＰＭＯＳトランジスタＰ２  のゲートに印加し、前記第１の電圧ＶＡ  および第２の電圧ＶＢ  が等しくなるように制御するフィードバック制御回路である。
【００５６】
図１中の第１の電流変換回路１１に対応する部分は、前記第１のＰＮ接合Ｄ１  および前記第１の抵抗素子Ｒ１  と第２のＰＮ接合Ｄ２  との直列回路にそれぞれ対応して並列に接続された第２の抵抗素子Ｒ４  、Ｒ２  である。
【００５７】
図１中の電流加算回路１３に対応する部分は、前記第１の抵抗素子Ｒ１  に第２の抵抗素子Ｒ２  を接続した部分である。
図１中の電流電圧変換回路１４に対応する部分は、ＶＤＤノードにソースが接続され、前記第２のＰＭＯＳトランジスタＰ２  とゲート同士が接続された第３のＰＭＯＳトランジスタＰ３  と、この第３のＰＭＯＳトランジスタＰ３  のドレインとＶＳＳノードとの間に接続された電流電圧変換用の抵抗素子Ｒ３  である。
【００５８】
なお、以下の説明では、ＰＭＯＳトランジスタＰ１  〜Ｐ３  のサイズは等しいものとする。また、第１の電圧ＶＡ  は、前記第１のＰＭＯＳトランジスタＰ１  のドレイン電圧が取り出され、第２の電圧ＶＢ  は、前記第２のＰＭＯＳトランジスタＰ２  のドレイン電圧が取り出されている。
【００５９】
ＶＡ  とＶＢ  はともに差動増幅回路ＤＡ１  に入力され、差動増幅回路ＤＡ１  の出力はＰＭＯＳトランジスタＰ１  〜Ｐ３  のゲートに与えられ、
ＶＡ  ＝ＶＢ
となるようフィードバック制御される。ＰＭＯＳトランジスタＰ１  〜Ｐ３  はゲートが共通であるので、
Ｉ１  ＝Ｉ２  ＝Ｉ３
となる。
【００６０】
ここで、
Ｒ２  ＝Ｒ４
とすると、
Ｉ１Ａ  ＝Ｉ２Ａ
Ｉ１Ｂ  ＝Ｉ２Ｂ
ＶＡ  ＝ＶＦ１
ＶＢ  ＝ＶＦ２＋ΔＶＦ１
ΔＶＦ  ＝ΔＶＦ１−ΔＶＦ２
となる。Ｒ１  の両端間の電圧はΔＶＦ  であり、
Ｉ２Ａ＝ΔＶＦ１／Ｒ１
Ｉ２Ｂ＝ＶＦ１／Ｒ２
となる。よって、
Ｉ２  ＝Ｉ２Ｂ＋Ｉ２Ａ＝ＶＦ１／Ｒ２  ＋ΔＶＦ  ／Ｒ１
であり、
0003586073.tif 000005
となる。
【００６１】
図５の基準電圧発生回路においても、Ｖｒｅｆ  の温度依存性が無いようにＲ２  とＲ１  の抵抗比を設定することが可能であり、Ｒ２  とＲ３  の抵抗比を設定することによってＶｒｅｆ  のレベルをほぼ電源電圧内で自由に設定できる。
【００６２】
上記実施例２の回路は、前記実施例１の回路に比べて、抵抗素子の使用数は増加するが、フィードバックループが１つで済む利点がある。
＜実施例３＞（図６）
図６は、図５の基準電圧発生回路を変形した例１を示している。
【００６３】
図６に示す基準電圧発生回路は、図５の基準電圧発生回路と比べて、前記第１の電圧ＶＡ  に代えて、前記第１のＰＮ接合Ｄ１  に並列に接続された第２の抵抗素子Ｒ４  の中間ノードの電圧ＶＡ’が取り出され、前記第２の電圧ＶＢ  に代えて、前記第１の抵抗素子Ｒ１  と第２のＰＮ接合Ｄ２  との直列回路に並列に接続された第２の抵抗素子Ｒ２  の中間ノードの電圧ＶＢ’が取り出される点が異なり、その他は同じであるので図５中と同一符号を付している。
【００６４】
この基準電圧発生回路の動作原理は、図５の基準電圧発生回路の動作原理と同じであるが、差動増幅回路ＤＡ１の入力ＶＡ’、ＶＢ’は、ＶＡ  、ＶＢ  を抵抗分割したものである。ＶＡ’＝ＶＢ  ’  のときＶＡ  ＝ＶＢ  となる。この場合、差動増幅回路ＤＡ１の入力電圧ＶＩＮをＶＦ１より下げることができるので、もし、回路全体の電源電圧の下限ＶＤＤＭＩＮ  が差動増幅回路ＤＡ１で決まっているとすれば、入力電圧ＶＩＮを下げた分だけＶＤＤＭＩＮ  を下げることができる。しかし、ＶＡ’、ＶＢ’を余り下げ過ぎると、ＶＡ  、ＶＢ  に比べてＶＡ’、ＶＢ’の振幅が著しく減少するため、誤差が増える。
【００６５】
＜実施例４＞（図７）
図７は、図５の基準電圧発生回路を変形した例２を示している。
図７に示す基準電圧発生回路は、図５の基準電圧発生回路と比べて、前記第１のＰＭＯＳトランジスタＰ１  のドレインと前記第１のＰＮ接合Ｄ１  との間および前記第２のＰＭＯＳトランジスタＰ２  のドレインと前記第１の抵抗素子Ｒ１  との間にそれぞれ対応して挿入接続された第３の抵抗素子Ｒ５  をさらに有し、前記第１の電圧ＶＡ  に代えて前記第１のＰＭＯＳトランジスタＰ１  のドレイン電圧ＶＡ’、前記第２の電圧ＶＢ  に代えて前記第２のＰＭＯＳトランジスタＰ２  のドレイン電圧ＶＢ’が取り出される点が異なり、その他は同じであるので図５中と同一符号を付している。
【００６６】
この基準電圧発生回路の動作原理は実施例２と同じであるが、差動増幅回路ＤＡ１  の入力ＶＡ’、ＶＢ’は、ＶＡ  、ＶＢ  より高くなる。また、ＶＡ’＝ＶＢ’の時、ＶＡ  ＝ＶＢ  となる。この場合、差動増幅回路ＤＡ１  の入力電圧をＶＦ１より上げることができるので、もし、ＶＴＮ＞ＶＦ１の時でも図３に示した差動増幅回路を使用することができ、これによりＶＤＤＭＩＮ  を下げることができる。
【００６７】
＜実施例５〜実施例９＞（図８〜図１２）
図８〜図１２は、図５の基準電圧発生回路における差動増幅回路の定電流源トランジスタのゲートバイアス電圧ＶＲ１あるいはＶＲ２として、基準電圧発生回路内の電圧を用いる複数の具体例を示している。
【００６８】
図８に示す基準電圧発生回路（実施例５）は、図５の基準電圧発生回路における差動増幅回路ＤＡ１  として図３を参照して前述した差動増幅回路が用いられている場合に適用されるものであり、図５の基準電圧発生回路と比べて、バイアス電圧ＶＲ１として前記第１の電圧ＶＡ  が印加される点が異なり、その他は同じであるので図５中と同一符号を付している。
【００６９】
図９に示す基準電圧発生回路（実施例６）は、図５の基準電圧発生回路における差動増幅回路ＤＡ１  として図３を参照して前述した差動増幅回路が用いられている場合に適用されるものであり、図５の基準電圧発生回路と比べて、バイアス電圧ＶＲ１として電流電圧変換回路の出力電圧Ｖｒｅｆ  が印加される点が異なり、その他は同じであるので図５中と同一符号を付している。
【００７０】
図１０に示す基準電圧発生回路（実施例７）は、図５の基準電圧発生回路における差動増幅回路ＤＡ１  として図３を参照して前述した差動増幅回路が用いられている場合に適用されるものであり、図５の基準電圧発生回路と比べて、バイアス電圧ＶＲ１を生成するためのバイアス回路が付加されているが異なり、その他は同じであるので図５中と同一符号を付している。
【００７１】
上記バイアス回路は、ＶＤＤノードにソースが接続され、ゲートに前記差動増幅回路ＤＡ１の出力電圧が印加されるＰＭＯＳトランジスタＰ１０と、前記ＰＭＯＳトランジスタＰ１０のドレインとＶＳＳノードとの間に接続され、ドレイン・ゲート相互が接続されたＮＭＯＳトランジスタＮ１０とを具備し、前記ＰＭＯＳトランジスタＰ１０のドレイン電圧が前記バイアス電圧ＶＲ１となる。
【００７２】
図１１に示す基準電圧発生回路（実施例８）は、図５の基準電圧発生回路における差動増幅回路ＤＡ１  として図４を参照して前述した差動増幅回路が用いられている場合に適用されるものであり、図５の基準電圧発生回路と比べて、バイアス電圧ＶＲ２として前記差動増幅回路ＤＡ１  の出力電圧が印加される点が異なり、その他は同じであるので図５中と同一符号を付している。
【００７３】
図１２に示す基準電圧発生回路（実施例９）は、図５の基準電圧発生回路における差動増幅回路ＤＡ１  として図４を参照して前述した差動増幅回路が用いられている場合に適用されるものであり、図５の基準電圧発生回路と比べて、バイアス電圧ＶＲ２を生成するためのバイアス回路が付加されているが異なり、その他は同じであるので図５中と同一符号を付している。
【００７４】
上記バイアス回路は、ＶＤＤノードにソースが接続され、ゲート・ドレイン相互が接続されたＰＭＯＳトランジスタＰ１２と、前記ＰＭＯＳトランジスタＰ１２のドレインとＶＳＳノードとの間に接続され、ゲートに前記第１の電圧ＶＡ  が印加されるＮＭＯＳトランジスタＮ１２とを具備し、前記ＰＭＯＳトランジスタＰ１２のドレイン電圧が前記バイアス電圧ＶＲ２となる。
【００７５】
上記した図８〜図１２に示したように、基準電圧発生回路内の電圧を差動増幅回路ＤＡ１  のバイアス電圧として用いる基準電圧発生回路によれば、電源電圧ＶＤＤによらず、一定の消費電流となる。
【００７６】
次に、本発明の基準電圧発生回路の第３の実施の形態を説明する。
＜実施例１０＞（図１３〜図１５）
第３の実施の形態に係る基準電圧発生回路は、図２を参照して前述した第１の実施の形態に係る基準電圧発生回路と比べて、図１３に示すように、電流電圧変換用の抵抗素子Ｒ2aおよび第２の抵抗素子Ｒ3aが、Ｖref 、ＶC に関して、複数の電圧レベルを生成可能な構造を有することを特徴とするものであり、図２中と同一部分には同一符号を付している。
【００７７】
図１３の基準電圧発生回路は、抵抗値、抵抗比を可変とすることにより、温度特性または出力電圧を可変、調整し、あるいは、複数のレベルを選択的に取り出すことが可能になる。
【００７８】
図１４は、図１３中の複数の電圧レベルを生成可能な電流電圧変換用の抵抗素子Ｒ２ａまたは第２の抵抗素子Ｒ３ａの丸枠で囲んだ部分の構造の一例を示している。即ち、直列接続された複数個の抵抗素子Ｒ１４１  〜Ｒ１４ｎ  の一端ノードまたは少なくとも１つの分圧ノードと基準電圧Ｖｒｅｆ  の出力端との間を選択的に接続するためのスイッチ素子が設けられている。この場合、上記スイッチ素子として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが並列接続されて相補信号により駆動されるＣＭＯＳトランスファゲートＴＧ１  〜ＴＧｎ  が用いられている。
【００７９】
さらに、第２の抵抗素子Ｒ３ａについては、トリミング可能とすることで、可変の抵抗値を得ることもできる。図１５は、このトリミング可能な第２の抵抗素子Ｒ３ａの構造の一例を示している。即ち、直列接続された複数個の抵抗素子Ｒ１５１  〜Ｒ１５ｎ  のそれぞれに並列に例えばレーザ光照射により溶断可能なポリシリコンフューズＦ１  〜Ｆｎ  が形成されている。
【００８０】
次に、本発明の基準電圧発生回路の第４の実施の形態を説明する。
＜実施例１１＞（図１６）
図１６は、第４の実施の形態に係る基準電圧発生回路の一例を示す。
【００８１】
図１６に示す基準電圧発生回路は、図５〜図１２を参照して前述した実施例２〜実施例９の基準電圧発生回路と比べて、電流電圧変換用の抵抗素子として、直列接続された複数個の抵抗素子Ｒ１４１  〜Ｒ１４ｎ  を用い、各抵抗素子間のノードと基準電圧Ｖｒｅｆ  の出力端との間にスイッチ素子ＴＧ１  〜ＴＧｎ  が接続されている点が異なり、図５中と同一部分には同一符号を付している。即ち、図１６に示す基準電圧発生回路では、直列接続された複数個の抵抗素子Ｒ１４１  〜Ｒ１４ｎ  の一端ノードまたは少なくとも１つの分圧ノードから選択的に電流電圧変換出力電圧を取り出すためにスイッチ素子が接続されている。ここでのスイッチ素子とは、例えば前述した第３の実施の形態の場合と同様のＣＭＯＳトランスファゲートで形成すればよい。
【００８２】
＜実施例１２＞（図１７）
次に、本発明の基準電圧発生回路の第５の実施の形態を説明する。
第５の実施の形態に係る基準電圧発生回路は、図５〜図１２を参照して前述した第２の実施の形態に係る基準電圧発生回路と比べて、図１７に示すように、電流電圧変換回路が複数組（例えば３組）設けられており、各組の電流電圧変換回路の負荷が分離されていることを特徴とするものであり、図５中と同一部分には同一符号を付している。
【００８３】
この構成によれば、各組の電流電圧変換回路の負荷の外乱ノイズが分離される利点があり、各組の電流電圧変換回路の負荷駆動力が例えば互いに異なるように、任意に設定することが可能になる。
【００８４】
次に、本発明の基準電圧発生回路の第６の実施の形態を説明する。
＜実施例１３＞（図１８）
第６の実施の形態に係る基準電圧発生回路は、図５〜図１２を参照して前述した第２の実施の形態に係る基準電圧発生回路と比べて、フィードバック制御回路（差動増幅回路ＤＡ１）の発振を防止するために、図１８に示すように、第１の電圧ＶＡ  の取り出しノードと接地ノードとの間、前記差動増幅回路ＤＡ１  の出力ノードとＶＤＤノードとの間にそれぞれ対応してキャパシタＣ１  、Ｃ２  が必要に応じて接続されていることを特徴とするものであり、図５中と同一部分には同一符号を付している。なお、いうまでもなく、第１の実施の形態に係る基準電圧発生回路に対しても同様のキャパシタを設けることができる。
【００８５】
次に、本発明の基準電圧発生回路の第７の実施の形態を説明する。
＜実施例１４＞（図１９）
第７の実施の形態に係る基準電圧発生回路は、図５〜図１２を参照して前述した第２の実施の形態に係る基準電圧発生回路と比べて、図１９に示すように、前記差動増幅回路ＤＡ１  の出力ノードと接地ノードとの間に、前記出力ノードを電源投入時に一時的に接地電位にリセットするためのスタートアップ用のＮＭＯＳトランジスタＮ１９が接続されており、そのゲートに電源投入時に生成されるパワーオンリセット信号ＰＯＮが印加されることを特徴とするものであり、図５中と同一部分には同一符号を付している。
【００８６】
上記スタートアップ用のＮＭＯＳトランジスタＮ１９を接続する理由は、ＶＡ  ，ＶＢ  が０Ｖの時もフィードバック系の安定点となるので、このような０Ｖの安定点を避けるためである。なお、いうまでもなく、第１の実施の形態に係る基準電圧発生回路に対しても同様のＮＭＯＳトランジスタを設けることができる。
【００８７】
さらに、上記各実施例は基準電圧発生回路を示したが、電流電圧変換回路を除いた構成に着目すれば、本発明は基準電流発生回路を実現することが可能である。
【００８８】
即ち、例えば図２中の電流電圧変換用抵抗Ｒ２  を省略した基準電流発生回路、図５中の電流電圧変換用抵抗Ｒ３  を省略した基準電流発生回路によれば、ＰＭＯＳトランジスタＰ３  のドレインから電流出力が得られる。
【００８９】
また、例えば図２０に示すように、図５中の電流電圧変換用抵抗Ｒ３  を省略した基準電流発生回路において、ＰＭＯＳトランジスタＰ３  のドレインからカレントミラー回路ＣＭを介して基準電流Ｉｒｅｆ  を得るようにしてもよい。このカレントミラー回路ＣＭは、前記ＰＭＯＳトランジスタＰ３  のドレインとＶＳＳノードとの間にドレイン・ソース間が接続され、ドレイン・ゲート相互が接続されたＮＭＯＳトランジスタＮ２０と、前記ＮＭＯＳトランジスタにカレントミラー接続されたＮＭＯＳトランジスタＮ２１とからなる。こうした基準電流発生回路においては、上述したようにＰＭＯＳトランジスタＰ３  のドレインから直接、電流出力を得る場合とは逆方向の基準電流Ｉｒｅｆ  を得ることができる。
【００９０】
【発明の効果】
上述したように本発明の基準電圧発生回路によれば、温度依存性、電源電圧依存性が少ない出力電圧を電源電圧内の任意の値に設定でき、トランジスタの閾値などの調整により、電源電圧の下限ＶDDMIN をダイオードの順方向電圧ＶF に近づけることができる。
【図面の簡単な説明】
【図１】本発明の基準電圧発生回路の基本構成を示すブロック図。
【図２】図１の基準電圧発生回路の第１の実施の形態に係る実施例１を示す回路図。
【図３】図２中の差動増幅回路の一例を示す回路図。
【図４】図２中の差動増幅回路の他の例を示す回路図。
【図５】図１の基準電圧発生回路の第２の実施の形態に係る実施例を示す回路図。
【図６】図５の基準電圧発生回路を変形した例１を示す回路図。
【図７】図５の基準電圧発生回路を変形した例２を示す回路図。
【図８】図５の基準電圧発生回路における差動増幅回路の定電流源トランジスタのゲートバイアス電圧として基準電圧発生回路内の電圧を用いる具体例１を示す回路図。
【図９】図５の基準電圧発生回路における差動増幅回路の定電流源トランジスタのゲートバイアス電圧として基準電圧発生回路内の電圧を用いる具体例２を示す回路図。
【図１０】図５の基準電圧発生回路における差動増幅回路の定電流源トランジスタのゲートバイアス電圧として基準電圧発生回路内の電圧を用いる具体例３を示す回路図。
【図１１】図５の基準電圧発生回路における差動増幅回路の定電流源トランジスタのゲートバイアス電圧として基準電圧発生回路内の電圧を用いる具体例４を示す回路図。
【図１２】図５の基準電圧発生回路における差動増幅回路の定電流源トランジスタのゲートバイアス電圧として基準電圧発生回路内の電圧を用いる具体例５を示す回路図。
【図１３】図１の基準電圧発生回路の第３の実施の形態を示す回路図。
【図１４】図１３中の複数の電圧レベルを生成可能な抵抗素子の構造の一例を示す回路図。
【図１５】トリミング可能な第２の抵抗素子の構造の一例を示す回路図。
【図１６】図１の基準電圧発生回路の第４の実施の形態に係る基準電圧発生回路の一例を示す回路図。
【図１７】図１の基準電圧発生回路の第５の実施の形態に係る基準電圧発生回路の一例を示す回路図。
【図１８】図１の基準電圧発生回路の第６の実施の形態に係る基準電圧発生回路の一例を示す回路図。
【図１９】図１の基準電圧発生回路の第７の実施の形態に係る基準電圧発生回路の一例を示す回路図。
【図２０】本発明の基準電流発生回路の一例を示す回路図。
【図２１】従来のバイポーラトランジスタを用いたバンドギャップレファレンス回路の一例を示す回路図。
【図２２】従来のＣＭＯＳトランジスタを用いたバンドギャップレファレンス回路の一例を示す回路図。
【符号の説明】
１１…第１の電流変換回路、
１２…第２の電流変換回路、
１３…電流加算回路、
１４…電流電圧変換回路。
【図１】
0003586073.tif 000006
【図２】
0003586073.tif 000007
【図３】
0003586073.tif 000008
【図４】
0003586073.tif 000009
【図５】
0003586073.tif 000010
【図６】
0003586073.tif 000011
【図７】
0003586073.tif 000012
【図８】
0003586073.tif 000013
【図９】
0003586073.tif 000014
【図１０】
0003586073.tif 000015
【図１１】
0003586073.tif 000016
【図１２】
0003586073.tif 000017
【図１３】
0003586073.tif 000018
【図１４】
0003586073.tif 000019
【図１５】
0003586073.tif 000020
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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