(57)【特許請求の範囲】
【請求項１】
空間光変調器において、
ピクセルエレメントのアレイを有し、これに関連したメモリセルから、ピクセルエレメントに供給したデータ信号の値に応じて、各ピクセルエレメントが個別にセットまたはリセットされて２つの状態のいずれかになり、
多数の前記メモリセルを有し、該メモリセルは、前記アレイの1組のピクセルエレメントとデータ通信するために、前記１組のピクセルエレメントのオンまたはオフ状態を表すデータ値を格納し、かつ該データ値を表す信号を前記１組のピクセルエレメントに供給し、
多数のリセットラインを有し、これらは前記ピクセルエレメントに接続されて、１つの異なったリセットラインが１組のピクセルエレメントの各ピクセルエレメントと通信することを特徴とする空間光変調器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、特に変形自在なミラーデバイスとして知られている空間光変調器に関し、より詳細には個々のピクセル素子のオンオフステートを制御するための回路に関する。
【０００２】
【従来技術】
空間光変調器（以下、ＳＬＭと略称する）は、電子的にアドレス指定可能なピクセル素子のアレイと、これに関連する制御回路とから成る。代表的な応用例としては、各ピクセルからの光を光学系により拡大し、ディスプレイスクリーンに投影するイメージディスプレイがある。このタイプの変調は変調器と光学系とをいかに組み合わせるかにかかっている。
【０００３】
よく使用されているタイプのＳＬＭは変形自在なミラーデバイスであり、このデバイスでは各ピクセル素子は電気入力信号に応答して別々に移動できる小さいマイクロ機械式ミラーとなっている。入射光は各ピクセルから反射されるのでその方向、位相または振幅を変調できる。
【０００４】
多くの用途では、ＳＬＭは各ピクセル素子の２つのステートのいずれかを有し得るという意味で、２進的なものである。ピクセルはオフステートになることができ、このステートではピクセル素子は光を送ることができず、またオンステートともなることができ、このステートでは光を最大強度で送ることができる。観察者が中間レベルの光を認識できるようにするために、種々のパルス幅変調技術を用いることができる。これら技術は、本願と同じ出願人に譲渡された「パルス幅変調されたディスプレイシステムで用いるためのＤＭＤアーキテクチャおよびタイミング方法」を発明の名称とする係属中の米国特許出願第０７／６７８，７６１号に記載されている。
【０００５】
一般に、パルス幅変調法はフレームごとに、２進数に対応する期間の間、各ピクセルをオンまたはオフにスイッチングすることにより積分された輝度を発生する。パルス幅変調法はＳＬＭにロードするのに種々の方式、例えば、一時に全フレームで一つのフレームに対し１ビットをロードする「ビットフレーム」 ローディングを使用する。各ピクセル素子は一つのメモリセルを有し、メモリセルの全アレイには１セルにつき１ビットがロードされ、すべてのピクセル素子はデータのビットフレームに対応するようセットされる。その時のビットフレームのディスプレイ時間中は、次のビットフレームのためのデータがロードされる。従って、例えば８ビットのピクセル輝度の量子化を行うには、ＳＬＭは、１フレームにつき８回、一時に１フレームにつき１つのピクセルに対しロードされる。かかる方法では、フレーム期間のうちの２分の１の間に最高位のビットをディスプレイし、４分の１のフレーム期間の間に次の位のビットを表示する等々を行い、２n分の１のフレーム期間の間で最小位のビット（ＬＳＢ）を表示し、ｎビットの輝度の量子化を行うようになっている。
【０００６】
【発明が解決しようとする課題】
現在のピクセルローディング技術における問題は、一つのピクセル素子に対し少なくとも一つのメモリが必要となっていることである。一つのフレームに対するピクセルの数が増すにつれて、ＬＳＭデバイスに対するメモリ条件のために、コストが増大し、製造歩留まりも低下する結果となっている。ピクセル素子を制御する回路を少なくしたＳＬＭが望まれている。
【０００７】
ピクセル素子ごとに一つのメモリセルを使用するローディング方式では、ピクセル素子をセットできる最小時間が、メモリアレイにビットフレームをロードするのに必要な時間に限定される。パルス幅変調法を用いる際は、ＬＳＢに対する遅延時間が最小ディスプレイ時間となる。このＬＳＢ時間中に次のフレームのためのデータをロードしなければならない。この時間は、「ピーク」データ転送速度（“ｐｅａｋ”ｄａｔａ  ｒａｔｅ）が必要となる時の期間である。このピークデータ転送速度を満足するには、所定のピンの総数およびこれらピンの上でデータ周波数を利用できなければならない。ピークデータ転送速度が大きければ、ピンの総数も増え、周波数も高くなるので、デバイスおよび／またはシステムのコストも高くなる。よって、このようなピークデータ転送速度を低減したＬＳＭが望まれている。
【０００８】
【課題を解決するための手段】
本発明の第１の特徴は、別々に制御されるピクセル素子を有し、これらピクセルの各々はピクセル素子に送られるデータ信号の値に応じた２つのステートのいずれかにセットおよびリセットできる空間光変調器（ＳＬＭ）である。このＳＬＭはピクセル素子のアレイを有し、各ピクセル素子は関連するメモリセルからピクセル素子に送られるデータ信号の値に応じた２つの可能なステートを有する。このＳＬＭは多数のメモリセルも有し、各メモリセルは一組（ａ  ｓｅｔ）のピクセル素子とデータ伝送をするようになっている。各メモリセルはその組のうちのピクセル素子のオンステートまたはオフステートを表示するデ−タ値を記憶し、このデータ値を表示する信号をその組のピクセル素子に送るようになっている。異なるリセットラインが一つの組の各ピクセル素子に結合できるよう、ピクセル素子には多数のリセットラインが接続されている。従って、複数のリセットラインを用いて、一時に一つの組のうちの一つのピクセル素子だけをリセットできる。
【０００９】
本発明の技術的な利点は、単一のメモリセルで多数のピクセル素子の一組を制御するということである。これにより一つのピクセルに対する回路が少なくなり、これによりデバイスのコストが低下し、製造歩留まりが上昇するという効果がある。更に、一つのリセットを行うためのローディング用のメモリセルはほとんど設けられていないので、ローディングを行うのに必要なピークデータ転送速度は小さくなっている。これにより、ピンの総数が少なくなることおよび／またはデータ周波数に必要な条件が少なくなるという効果の外に、更にデバイスおよび／またはシステムのコストが低下するという効果も得られる。
【００１０】
【実施例】
ピクセルアレイ配線
図１はメモリセル１２およびリセット線１３により制御されるピクセル素子１１を有するＳＬＭアレイ１０の一部のブロック図である。関連する制御回路と共に少数のピクセル素子１１しか図示されていないが、代表的なＳＬＭアレイ１０はこのような素子１１を数千個有している。図１は主として各メモリセル１２がどのように多数のピクセル素子１１に対処するかを示すものである。ピクセル素子１１、メモリセル１２、およびリセット線１３間の配線に関する詳細については図２〜図５に関して後記する。
【００１１】
説明の都合上、ＳＬＭ１０は変形可能ミラーデバイス（ＤＭＤ）として知られるデバイスとする。ＤＭＤは小さなマイクロメカニカルミラー素子のアレイを有し、それらを変調してビューアーに強度変化の識別を与えることができる。ＤＭＤの一例としてテキサスインスツルメンツ社製ＤＭＤデバイスがある。しかしながら、本発明はＳＬＭ１０に使用するＤＭＤに限定されず、同様な特性を有するアドレス可能なピクセル素子を有する他種のＳＬＭ、すなわち、後記するデータ信号およびリセット制御信号に従った動作にも使用することができる。
【００１２】
ピクセル素子１１は双安定モードで作動され、２つの安定状態があることを意味する。図３に関して後記するように、ピクセル素子の運動方向はそれらのメモリセル１２からアドレス電極を介してデータを“ローディング”してピクセル素子１１を“ドライブ”することにより制御される。図３に関してさらに後記するように、ピクセル素子１１の状態はリセット電極を介して特異のバイアスを印加することにより、この駆動電圧に従って変化する。ここで使用する“リセット信号”という用語はピクセル素子１１へ送ってそれらの状態を変化させる信号のことである。
【００１３】
ピクセル素子１１は各セットがメモリセル１２と連絡されている４個のピクセル素子１１からなるセットへ分類されている。１個のメモリセル１２に関連するセット内のピクセル素子１１の数はそのメモリセル１２の“ファンアウト”と呼ばれる。したがって、図１において、各メモリセル１２は４個のピクセルの“ファンアウト”を有している。本発明は他のファンアウト値にも応用できるが、ここでは例として４のファンアウトを使用する。
【００１４】
各メモリセル１２は従来のＳＲＡＭ（スタティックランダムアクセスメモリ）セルとすることができる。今日の多くのＳＬＭ１０設計の利点の一つは下層ＣＭＯＳ制御回路上に容易に集積できることである。本明細書では各々が１ビットの記憶容量を有するメモリセル１２について説明を行う。しかしながら、本発明の範囲には２ビット以上を記憶したり付加論理回路を有する“メモリセル”も含まれる。例えば、各メモリセル１２は二重バッファ構成を有することができる。
【００１５】
４本のリセット線１３によりピクセル素子１１の状態を変化する時間が制御される。特定のリセット線１３に接続されたピクセル素子１１の全てのメモリセル１２がロードされると、ピクセル素子１１の状態はロードされているデータに従って、そのリセット線１３上のリセット信号に応答して同時に変化する。すなわち、ピクセル素子はそのメモリセル１２からデータが送られるとリセット信号を受信するまで現在の状態を保持する。
【００１６】
メモリセル１２に関連する４個のピクセル素子からなるセットの各ピクセル素子１１は４本のリセット線１３の別々の１本に接続されている。したがって、セット内の各ピクセル素子１１はそのセット内の他のピクセル素子１１とは異なる時間にその状態を変えることができる。
一般的に、メモリセル１２に関連する各ピクセル素子１１セットは同数のピクセル素子を有し、この数はリセット線１３の数と同じである。しかしながら、ピクセル素子アレイのエッジ等においてメモリセル１２がより少数のピクセル素子に接続されている場合もある。
【００１７】
図２に４個のピクセル素子１１セット、そのメモリセルおよびリセット線、および関連配線を示す。各ピクセル素子１１にはそれに接続されるリセット線１３のラベルが付されている、すなわち、ピクセル素子１１（Ａ）はリセット線１３（Ａ）に接続される。図示するように、ピクセル素子１１には“１”もしくは“０”値を送ることができる。メモリセル１２を切り替えると、そのメモリセル１２に接続された全てのピクセル素子１１にこれらの値のいずれかが送られる。各ピクセル素子１１のリセット線１３上の信号によりそのピクセル素子１１が状態変化するかどうかが決定される。
【００１８】
図３はＳＬＭ１０の代表的ＤＭＤ形の１個のピクセル素子１１の断面図である。空間光変調は２方向のいずれかへ傾く反射鏡３１によって行われる。ミラー３１の２つの安定状態を破線で示す。安定位置において、ミラー３１の一端は２個のランディング電極３２の一つに向って移動している。そのピクセル素子１１がファンアウトに含まれるメモリセル１２の出力に２個のアドレス電極３３が接続されている。リセット電極３４により導電ミラー３１にリセット電圧が印加される。ミラー３１の一端がその下層電極３３に吸引され他端が反発するような電圧差を印加するのにアドレス電極３３が使用される。電極３４のリセット電圧によりミラー３１が対応するランディング電極３２へ実際に回転するかどうかが決定される。したがって、ミラー３１はそのメモリセル１２を介して“ロード”されリセット線１３を介してリセットされる。ディスプレイ画面等に向って選定方向に傾くと、ピクセル素子がオンとされ、さもなくばトラップ等の別の方向へ光を向けるように傾く。
【００１９】
図４はリセット線１３にトーションヒンジ４１が介在するピクセル素子１１アレイの一部の平面図である。図１および図２のように、かつここでは破線で示すように、各ピクセル素子１１には４個のピクセル素子１１のファンアウトを有するメモリセルが関連している。本実施例において、ピクセル素子１１は導電ミラー３１および導電トーションヒンジ４１を有し、特別な接続や分離を行うことなくヒンジ４１を介して直接ミラー３１にリセットを行うことができるようにされる。図４では、各ミラー３１が一対のヒンジ４１を有しピクセル素子１１はヒンジ４１が水平線に沿うように位置整合されており、これらの水平線に沿ってリセット線１３の接続を容易に行うことができる。
【００２０】
図５にＳＬＭ１０の別の構成を示す。図４と同様に、各メモリセル１２のファンアウトは縦方向に間隔のとられたピクセル素子１１セットである。しかしながら、リセット接続は対角リセット線１３に沿っている。図２および図３と同様に、各ピクセル素子１１にはそれに接続されるリセット線１３のラベルが付される、すなわち、ピクセル１１（Ａ）はリセット線１３（Ａ）に接続される。この構成はヒンジ４１が対角線に沿うようにピクセル素子１１を位置整合させることが有利であるＳＬＭ１０に対して有用である。
【００２１】
作用
パルス幅変調において、ＳＬＭは一般的に既存のパルス幅変調と同様に操作される。そこにおいて、ｎ−ビット値は１フレーム期間における各ピクセル素子１１の明るさを表す。ｎ−ビット値の各ビットはピクセル素子１１がオン若しくはオフである時間を表す。ｎ−ビット値におけるビットの数を以下“ビット深さ（ｂｉｔ  ｄｅｐｔｈ）”という。
【００２２】
この実施例において、各ピクセル素子１１は、５ビットのビット深さに対応する１フレームの間、光を表示すると仮定する。よって、１つのメモリセル１２につながれている１組の、つまり４の素子１１は１フレームあたり下記のデータを持つことができる。
ピクセル素子１      ＡＢＣＤＥ
ピクセル素子２      ＦＧＨｌＪ
ピクセル素子３      ＫＬＭＮＯ
ピクセル素子４      ＰＱＲＳＴ
【００２３】
ここにおいて、｛ＡＢＣＤＥ｝は５ビットの２進値を表す。各ビットの値は“１”若しくは“０”であり、それぞれピクセル素子１１の取り得る２つの状態（ステート）のうちの一方を表す。ここでＬＳＢ位置での“１”が１時間単位の“オン”値を表すと仮定すると、ＭＳＢ位置での“１”は１６時間単位を表す。両者の間のビットはそれぞれ、上位の方から８時間単位、４時間単位及び２時間単位を表す。もし、ビット４がＭＳＢでビット０がＬＳＢであれば、各ビットにおける“１”の表す時間単位は次のようになる。
ビット４（ＭＢＳ）    １６時間単位
ビット３                ８時間単位
ビット２                ４時間単位
ビット１                ２時間単位
ビット０（ＬＳＢ）      ０時間単位
したがって、５ビットの値が大きくなればなるほど、１フレームにおいてピクセル素子１１のオン期間が長くなり、それはフレームにおける他のピクセル素子に比して明るくなる。
【００２４】
パルス幅変調技術については、記述の米国特許出願０７／６７８，７６１に詳しく説明されており、その内容はこの明細書の説明に取り込まれる。
【００２５】
ここで説明したパルス幅変調技術はその幾らかのオン若しくはオフの時間がメモリセル１２の可能なスイッチング速度に比べて長いという事実を利用している。１つのメモリセル１２のデータのロードが１つのピクセル素子１１のみの同時リセットを必要とするようにシーケンス制御されるときに、メモリセル１２は複数のピクセル素子１１へ連結され得るということを本願発明は前提にしている。
【００２６】
一般的に、各フレームをロードするために用いられるシーケンスはファンアウト（ｆａｎｏｕｔ）とビット深さに関係する。種々のシーケンスが可能であるが、１のメモリセルにつながれたピクセル素子の組みの中の２つのピクセル素子を同時にロードできないという規則に従わなければならない。
【００２７】
上記の規則に加えて、幾つかのルールをオプションとして加えることができる。ｍ個のピクセル素子からなるファンナウトを想定した場合、そのような１つのルールとして、シーケンスの最初にすべてのｍ個のピクセル素子１１が最初のｍ時間単位にロードされるということがある。したがって、各組みのそれぞれのピクセル素子１１は連続したイニシャルタイムスライスの間にロードされることとなる。このルールによって１つのフレームの最後とそれに続くフレームの最初との間にｍ時間単位の最大のスキューが存在し、フレーム間の分離が優れものとなる。さらに、最初のｍ−１タイムスライスでロードされるデータはＬＳＢデータであってはならないという規則がある。さらには、いずれのピクセル素子１１のデータもフレームに関連して同じ位置で開始しかつ終了しなければならないという規則がある。これは真実である。なぜなら、ｎビットのビット深さに対して、データをロードするためのデータユニットの数は２ｎ−１であるからである。
【００２８】
図６はメモリセル１２に適用されるシーケンスの例を示し、そこでは４個のピクセル素子のファンアウトと記述のすべての規則が適用される。したがって、ｍ＝４のとき、各ローディングステップは１時間単位を要し、１つのメモリセル１２に連結された４つのピクセル素子１１は同じデータでロードされ、１のピクセル素子１１のみがリセットされる。第１のリセットライン１３（Ａ）につながるピクセル素子はピクセル素子１１（Ａ）と表記される、等々。
【００２９】
図６に示すロードシーケンスは５ビットデータフレームであり、次のようになる。
ピクセル素子１１（Ａ）のロード、ビット４、リセット１３（Ａ）
ピクセル素子１１（Ｂ）のロード、ビット３、リセット１３（Ｂ）
ピクセル素子１１（Ｃ）のロード、ビット２、リセット１３（Ｃ）
ピクセル素子１１（Ｄ）のロード、ビット３、リセット１３（Ｄ）
スキップ  ２ＬＳＢ時間単位
ピクセル素子１１（Ｃ）のロード、ビット４、リセット１３（Ｃ）
スキップ  ２ＬＳＢ時間単位
ピクセル素子１１（Ｂ）のロード、ビット０、リセット１３（Ｂ）
ピクセル素子１１（Ｂ）のロード、ビット１、リセット１３（Ｂ）
ピクセル素子１１（Ｄ）のロード、ビット１、リセット１３（Ｄ）
ピクセル素子１１（Ｂ）のロード、ビット４、リセット１３（Ｂ）
ピクセル素子１１（Ｄ）のロード、ビット０、リセット１３（Ｄ）
ピクセル素子１１（Ｄ）のロード、ビット２、リセット１３（Ｄ）
スキップ  １ＬＳＢ時間単位
ピクセル素子１１（Ａ）のロード、ビット０、リセット１３（Ａ）
ピクセル素子１１（Ａ）のロード、ビット２、リセット１３（Ａ）
ピクセル素子１１（Ｄ）のロード、ビット４、リセット１３（Ｄ）
スキップ  ２ＬＳＢ時間単位
ピクセル素子１１（Ａ）のロード、ビット３、リセット１３（Ａ）
ピクセル素子１１（Ｃ）のロード、ビット０、リセット１３（Ｃ）
ピクセル素子１１（Ｃ）のロード、ビット１、リセット１３（Ｃ）
スキップ  １ＬＳＢ時間単位
ピクセル素子１１（Ｃ）のロード、ビット３、リセット１３（Ｃ）
スキップ  ２ＬＳＢ時間単位
ピクセル素子１１（Ｂ）のロード、ビット２、リセット１３（Ｂ）
ピクセル素子１１（Ａ）のロード、ビット１、リセット１３（Ａ）
スキップ  １ＬＳＢ時間単位
【００３０】
データを正しいシーケンスで提供するために図示しないフレームバファによるバファリングを行うことができる。データのフレーム（ＳＬＭ１０のアレイを満たすもの）は４つの“分離ビットフレーム（ｓｐｌｉｔ  ｂｉｔ−ｆｒａｍｅｓ）”に分割される。最初の分割ビットフレームによって、メモリセル１２につながれている各組（ｓｅｔ）の各ピクセル素子１１（Ａ）のためのビット４が１時間単位の間に適正にロードするように提供され、これによって、ＳＬＭ１０の１／４がロードされる。ロードのための第２の分割ビットフレームとしてビット３が各ピクセル素子１１（Ｂ）に提供される、等々。
【００３１】
上記のデータシーケンスによる効果は、各フレームに対して、ピクセル素子１１の全アレイが、すべてが一度ではなく、複数のピクセル素子のグループとしてリセットされることである。したがって、リセットが“分割リセット（ｓｐｌｉｔ  ｒｅｓｅｔ）”パターンで行われる。即ち、１のリセットライン１３に連結された複数のピクセル素子１１が同時にスイッチされることとなる。
【００３２】
従来のパルス幅変調技術では、すべてのｎ−ビットフレームを表示するためには２ｎ−１のＬＳＢ時間単位が必要であった。しかし、各ロードはより小さなメモリの増加でなされかつそれ故に短時間で行われる。この実施例では、ビットフレームの１／４が各リセットシグナルに対してロードされる。換言すれば、４つのリセットシグナルが１のビットフレームごとに用いられる。各ビットフレームは、従来のパルス幅変調技術と異なり、他のビットからのデータを表示できる。
【００３３】
この発明のロード技術によれば、ピークデータ転送速度（ｐｅａｋ  ｄａｔａｒａｔｅ）が減少する。さらには、ロードがフレーム毎により頻繁に行われるが、すべてのピクセル素子１１に対してより高い値のビットが適用されなくなる。したがって、それら高い値のビットの表示時間の間に待ち時間がなくなる。平均データ転送速度（ａｖｅｒａｇｅ  ｄａｔａ  ｒａｔｅ）とピークデータ転送速度とがより近づく。
【００３４】
メモリセル１２当りの最大ファンアウトは、ビット深さに依存する。ここでビット深さを“ｎ”とすると、理論的最大ファンアウトは以下のように演算できる：
【数１】
0003547160.tif 000002
上述の式の分子は、フレーム当り２ｎ−１倍スライスが存在していることを表わす。また、この式の分母は、各ファンアウトがｎ個のイベントを必要としていることを表わす。
【００３５】
ビット深さおよびファンアウトを変化させるための適当なシーケンスを決定するために、コンピュータプログラムを開発および利用することができる。ルールベース式のプログラムによって上述したルールの暴走を防止する。このルールによって１個以上のピクセルエレメント１１が、一度にリセットされる必要性を禁止すると共に、他の追加のルールの必要性を禁止する。
【００３６】
本発明の強調された方法によれば、前述した“スプリット  リセット”処理を“ブロック  クリア”処理と組合せることである。このブロック  クリア処理方法は、前述のパルス幅変調方法と一緒に利用されて、ＬＳＢ時間ユニット中に、全体ビットフレームをロードする必要となることによる問題点を防止するようになる。このブロッククリア処理に対して、ビットフレームが、ＬＳＢ時間ユニット（単位）の倍数の全体にロードされる。このＳＬＭ（空間光変調器）１０に、以下のような機構を設けて、ピクセルエレメント１１の全体を、迅速にクリア、即ち、“オフ状態”に切換えることができる。ローディングに必要な時間より短かい“オン”時間を有する、これらビットフレームに対して、適当な重みを付加できる。フレーム中の時間ユニットの全体数は、クリア処理するための時間ユニットの数だけ、最大輝度を超過するようになる。従って、このローディング動作の一期間、オフ状態であるピクセルエレメント１１を有する結果として、このＳＬＭ１０の光学的効率が減少してしまう。このブロッククリア処理の一般的な事項が、米国特許出願第０７／６７８，７６１号に記載されている。
【００３７】
障害の許容範囲
図７は、図１〜５のＳＬＭ１０のエンハンスメントを表わす。特に、各メモリセル１２とそれのファンアウトのピクセルエレメント１１との間の相互接続関係を図示する。本例の場合、抵抗器７１である抵抗性素子を、各データ接続部分に設置して、いずれか１つのピクセルエレメント１１内における障害のインパクトを和らげる。例えば、これらピクセルエレメント１１の１個における短絡によって、全体のピクセルエレメント１１の残余のエレメントの障害とならないようにする。
【００３８】
前述したように、これら大部分のＳＬＭ１０の特徴としては、集積回路プロセス技術を利用して、容易に、これらＳＬＭ１０を製造できることである。これらタイプのＳＬＭ１０において、抵抗器７１をポリシリコン材料で製造することができる。この代りに、更に大きな抵抗性材料を用いて、電極接点を形成することができる。また、余分な抵抗性領域やエレメントとして、例えば、図３の電極３３のような、ピクセルエレメント電極に対する全体の製造レベルとして、高いシート抵抗を有する材料、例えば、窒化チタニウムまたは酸化窒素チタニウムのような材料を利用できる。
【００３９】
図８は、このＳＬＭ１０の他の障害の許容範囲エンハンスメントを図示する。抵抗器７１の代りに、ダイオード８１を、抵抗性素子として用いて、いずれか１つのピクセルエレメント１１における障害を隔離する。
【００４０】
図９は、障害の許容範囲の第３例を示す。短絡したピクセルエレメント１１が存在する場合に、ヒューズ９１が溶断するように設計されている。ツェナーダイオード９２または、他のタイプのブレークダウン（降伏）ダイオードによって、接地に対して、高抵抗値が得られる。
【００４１】
他の実施例
以上、本発明を特定の実施例について説明してきたが、これら説明は、本発明の技術的思想を限定するためのものではない。上記開示した実施例に対する種々の変形例および、他の変形例は、当業者であれば、容易に創作できるものである。従って、添付の請求の範囲によって、本発明の本来の技術的範囲内の、すべての変形例を包含することができる。
【００４２】
以上の説明に関し更に以下の項を開示する。
１．  ピクセルエレメントのアレイと、これと組合わされたメモリセルから、このピクセルエレメントに供給されたデータ信号の値に応じて、これらピクセルエレメントの各々を、独立して、セットまたはリセットして、２つの状態のいずれか一方の状態にすることが可能であり；
このアレイの一組のピクセルエレメントとデータ通信を行なうに当り、このピクセルエレメントの組のオンまたはオフ状態を表わすデータ値をストアすると共に、このデータ値を表わす信号を、この組のピクセルエレメントまで送給する多数のメモリセルと；
前記ピクセルエレメントに接続された多数のリセットラインとを具備し、これらリセットラインを、異なったリセットラインが一組のピクセルエレメントの各ピクセルエレメントと通信するように接続したことを特徴とする空間光変調器。
【００４３】
２．  これらピクセルエレメントの各組に、４個のピクセルエレメントを設けたことを特徴とする第１項記載の空間光変調器。
３．  前記ピクセルエレメントが、マイクロチャネルミラーエレメントであることを特徴とする第１項記載の空間光変調器。
【００４４】
４．  前記ピクセルエレメントは、導電性ミラーを有し、および前記リセットラインを、これら導電性ミラーに直結したことを特徴とする第１項記載の空間光変調器。
５．  前記ピクセルエレメントは、導電性ねじれヒンジを有し、および、前記リセットラインを、これらヒンジを介して接続したことを特徴とする第１項記載の空間光変調器。
【００４５】
６．  前記複数のヒンジを水平列に沿って整列させたことを特徴とする第５項記載の空間光変調器。
７．  前記複数のヒンジを対角線に沿って整列させたことを特徴とする第５項記載の空間光変調器。
【００４６】
８．  前記ピクセルエレメントの各々は、前記データ信号を送給するための一対のアドレス電極を有し、更に、ピクセルエレメントのアドレス電極と、このピクセルエレメントと組合されたメモリセルとの間に抵抗性素子を設け、この抵抗性素子によって、ピクセルエレメントの障害発生時に、このピクセルエレメントを分離したことを特徴とする第１項記載の空間光変調器。
【００４７】
９．  前記ピクセルエレメントの各々は、一対のアドレス電極を有し、これらアドレス電極は、高い抵抗性材料から製造され、これらアドレス電極によって、ピクセルエレメントの障害発生時に、このピクセルエレメントを分離したことを特徴とする第１項記載の空間光変調器。
１０．  前記空間光変調器を、前記メモリセルの集積回路アレイの情報に形成したことを特徴とする第８項記載の空間光変調器。
【００４８】
１１．  ピクセルエレメントのアレイを有する空間光変調器を利用して、マルチビットフレームデータのフレームをパルス幅変調するに当り；
データの各フレームを表わす時間を、互いに等しい時間ユニット（単位）に分割し；
データのフレームをスプリットビットフレームに分割し、これらスプリットビットフレームの各々には、それと組合わされたリセットラインに接続されたピクセルエレメント用のデータが含まれ；
このデータのスプリットビットフレームを表わすデータを前記メモリセルに送給し、各メモリセルによって、これらピクセルエレメントの中の１つのみのエレメントのオンまたはオフ状態を表わすデータビットを受信するようにし；
各メモリセルを用いて、このメモリセルによって受信したデータを表わすデータ信号を、それに組合わされたピクセルエレメントに供給することによって、前記ピクセルエレメントをロードし；
リセット信号を用いて、前記リセットラインに接続された、総てのピクセルエレメントの状態を変化させることによって、前記ピクセルエレメントをスイッチングするステップとを具備し、更に
前記データの各スピリットビットフレームに対する送給、ロードおよびスイッチングステップ動作を、データフレーム内で繰返えして実行するようにしたことを特徴とするパルス幅変調方法。
【００４９】
１２．  前記第１ロードステップを、フレーム時間期間の開始時期に一致させたことを特徴とするパルス幅変調方法。
１３．  各リセットラインに接続された前記ピクセルエレメントによって、最下位ビットを含むスプリットビットフレームを受信する前に、これより高い値のビットを含んだ、少なくとも１個のスプリットビットフレームを受信するようにしたことを特徴とする第１１項記載のパルス幅変調方法。
【００５０】
１４．  前記分割ステップを、各時間スライスが、各データ値のデータの最下位ビットに対する表示時間を表わすように実行するようにしたことを特徴とする第１１項記載のパルス幅変調方法。
１５．  初期時間スライスの一連の期間中、一組のピクセルエレメントの各々をロードするように、前記ロードステップおよび繰返えし実行したロードステップのすべてのステップを実行するようにしたことを第１１項記載のパルス幅変調方法。
【００５１】
１６．  各組のいずれか１つのピクセルエレメントに対するデータが、各フレームに関して同一位置で開始すると共に終了するように、前記ロードステップを実行するようにしたことを特徴とする第１１項記載のパルス幅変調方法。
【００５２】
１７．  現存の空間光変調器に比べて、制御回路規模が縮小された空間光変調器を提供する。ピクセルエレメントの各組によってメモリセルを以下のように分担する。即ち、各メモリセルが他のメモリセルと同一のファンアウトを有するように分担する。一組のピクセルエレメントの各々を、リセットラインを経てオンまたはオフ状態にスイッチングする。このリセットラインをこの組の他方のピクセルエレメント用のリセットラインから分離する。所定期間中に、フレームデータをスプリットビットフレーム中にロードする。この場合、各スプリットビットフレームには、１本のリセットライン上のピクセルエレメントに対するデータのみが含まれている。従って、同一のメモリセルを利用して、データをそのファンアウト内のすべてのピクセルエレメントに供給することができる。この理由は、このファンアウト内の１つのピクセルエレメントのみが同時にスイッチングされるからである
【図面の簡単な説明】
【図１】４つのピクセル素子のファンアウトを備えたメモリセルを有するＳＬＭアレイの一部のブロック図。
【図２】４つのピクセル素子のファンアウトを有するメモリセルを示す図である。
【図３】ＳＬＭのミラー素子の双安定動作を示す図である。
【図４】導通可能なミラーおよびヒンジを有するトーション−ヒンジタイプのピクセル素子アレイに対し、リセットラインはいかに容易に接続できるかを示す図である。
【図５】導通可能なミラーおよびヒンジを有するトーション−ヒンジタイプのピクセル素子アレイに対し、リセットラインはいかに容易に接続できるかを示す図である。
【図６】各々が４つのピクセル素子のファンアウトを有するメモリセルのアレイにデータフレームをロードするためのデータシーケンスの一例を示す図である。
【図７】フォールトトレランスを改善するための改良された実施例を示す図である。
【図８】フォールトトレランスを改善するための改良された実施例を示す図である。
【図９】フォールトトレランスを改善するための改良された実施例を示す図である。
【符号の説明】
１０  空間光変調器
１１  ピクセル素子
１２  メモリセル
１３  リセットライン
【図１】
0003547160.tif 000003
【図２】
0003547160.tif 000004
【図３】
0003547160.tif 000005
【図４】
0003547160.tif 000006
【図５】
0003547160.tif 000007
【図６】
0003547160.tif 000008
【図７】
0003547160.tif 000009
【図８】
0003547160.tif 000010
【図９】
0003547160.tif 000011