【誤訳訂正書】
【提出日】平成29年8月15日(2017.8.15)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
第１の入力ビット（Ａ）、第２の入力ビット（Ｂ）、第３の入力ビット（Ｃ）、第４の入力ビット（Ｄ）及び第５の入力ビット（Ｅ）を備えるデジタル入力ワード（ＡＢＣＤＥ）において、前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の最大で１個のみが値１（“ハイ”）を備えるとの第１の情報（Ｉ１−）と、
前記入力ワード（ＡＢＣＤＥ）における前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の正確に２個が値１（“ハイ”）を備えるとの第２の情報（Ｉ２）と、
前記入力ワード（ＡＢＣＤＥ）における前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の正確に３個が値１（“ハイ”）を備えるとの第３の情報（Ｉ３）と、
前記入力ワード（ＡＢＣＤＥ）における前記５個の入力ビット（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の内の少なくとも４個が値１（“ハイ”）を備えるとの第４の情報（Ｉ４+）とを決定し、且つ提供するための回路装置（Ｚ）であって、
前記回路装置（Ｚ）は、
前記入力ワード（ＡＢＣＤＥ）の前記第１の入力ビット（Ａ）が印可可能な第１の入力ポート（ｘ）を有し、
前記入力ワード（ＡＢＣＤＥ）の前記第２の入力ビット（Ｂ）が印可可能な第２の入力ポート（ｙ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第１のハーフ加算器（ＨＡ１）と、
前記入力ワード（ＡＢＣＤＥ）の前記第３の入力ビット（Ｃ）が印可可能な第１の入力ポート（ｘ）を有し、
前記入力ワード（ＡＢＣＤＥ）の前記第４の入力ビット（Ｄ）が印可可能な第２の入力ポート（ｙ）を有し、
前記入力ワード（ＡＢＣＤＥ）の前記第５の入力ビット（Ｅ）が印可可能な転送入力ポート（ｃｉｎ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第１のフル加算器（ＦＡ１）と、
前記第１のハーフ加算器（ＨＡ１）の前記マスター出力ポート（ｓ）と接続された第１の入力ポート（ｘ）を有し、
前記第１のフル加算器（ＦＡ１）の前記マスター出力ポート（ｓ）と接続された第２の入力ポート（ｙ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第２のハーフ加算器（ＨＡ２）と、
前記第１のハーフ加算器（ＨＡ１）の前記転送出力ポート（ｃｏｕｔ）と接続された第１の入力ポート（ｘ）を有し、
前記第１のフル加算器（ＦＡ１）の前記転送出力ポート（ｃｏｕｔ）と接続された第２の入力ポート（ｙ）を有し、
前記第２のハーフ加算器（ＨＡ２）の前記転送出力ポート（ｃｏｕｔ）と接続された転送入力ポート（ｃｉｎ）を有し、
マスター出力ポート（ｓ）を有し、且つ
転送出力ポート（ｃｏｕｔ）を有する、第２のフル加算器（ＦＡ２）と、
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）と接続された第１の入力ポート（ｎ１）を有し、
前記第２のフル加算器（ＦＡ２）の前記マスター出力ポート（ｓ）と接続された第２の入力ポート（ｎ２）を有し、且つ
前記第１の情報（Ｉ１−）を提供する出力ポート（ｎｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）及び前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置されたＮＯＲゲート（ＮＯＲ）と、
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）と接続された反転即ち否定の第１の入力ポート（ｕ１）を有し、
前記第２のハーフ加算器（ＨＡ２）の前記マスター出力ポート（ｓ）と接続された反転即ち否定の第２の入力ポート（ｕ２）を有し、
前記第２のフル加算器（ＦＡ２）の前記マスター出力ポート（ｓ）と接続された第３の入力ポート（ｕ３）を有し、且つ
前記第２の情報（Ｉ２）を提供する出力ポート（ｕｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）及び前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置された第１のＡＮＤゲート（ＡＮＤ１）と、
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）と接続された反転即ち否定の第１の入力ポート（ｕ４）を有し、
前記第２のフル加算器（ＦＡ２）の前記マスター出力ポート（ｓ）と接続された第２の入力ポート（ｕ５）を有し、
前記第２のハーフ加算器（ＨＡ２）の前記マスター出力ポート（ｓ）と接続された第３の入力ポート（ｕ６）を有し、且つ
前記第３の情報（Ｉ３）を提供する出力ポート（ｕｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）の並びに前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置された第２のＡＮＤゲート（ＡＮＤ２）と、
前記第２のフル加算器（ＦＡ２）の前記転送出力ポート（ｃｏｕｔ）と接続された入力ポート（ｐｉｎ）を有し、且つ
前記第４の情報（Ｉ４+）を提供する出力ポート（ｐｏｕｔ）を有する、前記２個のハーフ加算器（ＨＡ１，ＨＡ２）及び前記２個のフル加算器（ＦＡ１，ＦＡ２）の下流に配置されたバッファ部材（ＢＵＦ）とを備える回路装置。
【請求項２】
請求項１に記載の少なくとも１個の回路装置（Ｚ）によって、前記第１の情報（Ｉ１−）、前記第２の情報（Ｉ２）、前記第３の情報（Ｉ３）及び前記第４の情報（Ｉ４＋）を決定し提供するための方法。
【請求項３】
前記入力ワード（ＡＢＣＤＥ）を、デジタル出力ワード（ａｂｃｄｅｉ）に符号化するための符号化デバイスであって、
前記符号化は、請求項１に記載の少なくとも１個の回路装置（Ｚ）及び／又は請求項２に記載の方法によって提供される情報に基づき、
前記情報は、前記第１の情報（Ｉ１−）、前記第２の情報（Ｉ２）、前記第３の情報（Ｉ３）、及び、前記第４の情報（Ｉ４＋）、であり、
前記デジタル出力ワードは、第１の出力ビット（ａ）、第２の出力ビット（ｂ）、第３の出力ビット（ｃ）、第４の出力ビット（ｄ）、第５の出力ビット（ｅ）及び第６の出力ビット（ｉ）を備え、
前記６個の出力ビット（ａ，ｂ，ｃ，ｄ，ｅ，ｉ）に対するコード割り当ては、
ａ＝Ａ  ＯＲ  Ｓｅｔ３、
ｂ＝Ｓｅｔ１  ＯＲ  ［Ｂ  ＡＮＤ  Ｓｅｔ３＿ｎｅｇｉｅｒｔ］、
ｃ＝Ｃ  ＯＲ  Ｓｅｔ１  ＯＲ  Ｓｅｔ３  ＯＲ  ［１  ＩＦ  ＡＢＣＤＥ＝０００１１］、
ｄ＝Ｄ  ＡＮＤ  Ｓｅｔ３＿ｎｅｇｉｅｒｔ、
ｅ＝Ｓｅｔ２  ＯＲ  ［Ｅ  ＡＮＤ（１  ＩＦ  ＡＢＣＤＥ＝０００１１）］ＯＲ［１  ＩＦ（Ｉ１−  ＡＮＤ  Ｓｅｔ１＿ｎｅｇｉｅｒｔ）］、
ｉ＝［１  ＩＦ  ＡＢＣＤＥ＝１１１１１］ＯＲ  Ｓｅｔ２  ＯＲ  ［１  ＩＦ  （Ｉ２  ＡＮＤ  ＡＢＣＤＥ＝１１１００）］であり、ここでは、
Ｓｅｔ１＝（１  ＩＦ  ＡＢＣＤＥ＝０００００）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝００００１）、
Ｓｅｔ１＿ｎｅｇｉｅｒｔ＝（０  ＩＦ  ＡＢＣＤＥ＝０００００）ＯＲ（０  ＩＦ  ＡＢＣＤＥ＝００００１）、
Ｓｅｔ２＝（１  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝００００１）、
Ｓｅｔ３＝（１  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝１１１１０）、
Ｓｅｔ３＿ｎｅｇｉｅｒｔ＝（０  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（０  ＩＦ  ＡＢＣＤＥ＝１１１１０）に従う符号化デバイス。
【請求項４】
ＤＣインバランス又は直流中性性の欠落は、少なくとも１つのディスパリティ（ＤＩＳＰ）によって補償されることを特徴とする請求項３に記載の符号化デバイス。
【請求項５】
前記ディスパリティ（ＤＩＳＰ）は、ＤＩＳＰ＝［Ｉ１−  ＯＲ  Ｉ４+  ＯＲ  ＡＢＣＤＥ＝１１１００  ＯＲ  ＡＢＣＤＥ＝０００１１］ＸＯＲ［ＡＢＣＤＥ＝１１１００  ＯＲ  ＡＢＣＤＥ＝００００１  ＯＲ  ＡＢＣＤＥ＝１１１０１  ＯＲ  ＡＢＣＤＥ＝１１０１１  ＯＲ［（Ａ  ＯＲ  Ｂ）ＡＮＤ  ＣＤＥ＝１１１］］によって与えられることを特徴とする請求項４に記載の符号化デバイス。
【請求項６】
前記回路装置（Ｚ）の下流に配置される、又は
前記回路装置（Ｚ）の一部である、又は
前記回路装置（Ｚ）と一様に構成される、又は前記回路装置（Ｚ）と一体物に構成されることを特徴とする請求項３乃至５のいずれか一項に記載の符号化デバイス。
【請求項７】
請求項３乃至６のいずれか一項に記載の少なくとも１個の符号化デバイスによって前記入力ワード（ＡＢＣＤＥ）を前記出力ワード（ａｂｃｄｅｉ）に符号化するための符号化方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】５Ｂ／６Ｂ符号化のための回路装置、デバイス及び方法
【技術分野】
【０００１】
本発明は、主に光及び／又は電気の、特に、直列化信号接続の技術分野に関し、より具体的には、本発明は、５ビット／６ビット（５ｂ／６ｂ）符号化及び復号化のために提供される回路装置、関連する符号化デバイス、及び対応する方法に関する。
【背景技術】
【０００２】
ＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）バランスが取られた信号を得るために、種々のビット幅の符号化及び復号化方法が使用されている。最も良く知られている方法は、８ビット／１０ビット（＝８ｂ／１０ｂ）符号化及び復号化である。ほとんどの場合、この種の８ｂ／１０ｂ符号化／復号化は、５ｂ／６ｂ符号化／復号化ブロックと３ｂ／４ｂ符号化／復号化ブロックを備える。
【０００３】
そのような５ｂ／６ｂブロック及び３ｂ／４ｂに使用されるベースは、主に、Ａｌｂｅｒｔ
Ｘ．Ｗｉｄｍｅｒ（ＩＢＭ  Ｒｅｓｅａｒｃｈ  Ｄｉｖｉｓｉｏｎ）による命令とテーブルである。技術的な背景のために、例として、従来技術の公開物である特許文献１又はＡｌｂｅｒｔ  Ｘ．Ｗｉｄｍｅｒ（ＩＢＭ  Ｒｅｓｅａｒｃｈ  Ｄｉｖｉｓｉｏｎ）によって出版された非特許文献１に注目されたい。図１Ａは、Ｗｉｄｍｅｒによる５ｂ／６ｂ符号化テーブルを示している。
【０００４】
しかしながら、Ｗｉｄｍｅｒ等によって述べられている回路装置は、使用される技術に依存して、特定のビットレートまでのみ使用可能である。なぜなら、そのような従来の回路装置では、縦に接続された多くのデジタルゲートの実行時間が、合算されることになるからである。これは、高符号化データ転送を妨げることになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６９１１９２１号明細書
【非特許文献】
【０００６】
【非特許文献１】Ａｌｂｅｒｔ  Ｘ．Ｗｉｄｍｅｒ（ＩＢＭ  Ｒｅｓｅａｒｃｈ  Ｄｉｖｉｓｉｏｎ）、８Ｂ／１０Ｂ  Ｅｎｃｏｄｉｎｇ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｆｏｒ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ａｐｐｌｉｃａｉｏｎｓ、２００４年１０月２１日及び２００４年１１月３日
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記で説明された不利な点及び不十分な点と、概説された従来の技術とを考慮して、本発明の目的は、高符号化データ転送レートが達成可能なように、５ビット／６ビット（＝５ｂ／６ｂ）符号化又は復号化のために提供される回路装置、関連する符号化デバイス、及び対応する方法を更に展開することである。
【課題を解決するための手段】
【０００８】
この目的は、請求項１に特徴を有する回路装置、請求項８の特徴を有する方法、請求項９の特徴を有する符号化デバイス、及び請求項１３の特徴を有する符号化方法によって達成される。本発明の有利な実施形態及び好都合な更なる展開は、夫々の従属請求項で特徴付けられる。
【０００９】
本発明によれば、５ビット／６ビット符号器アーキテクチャ（５ｂ／６ｂ符号器アーキテクチャ）を使用して、ＤＣバランスが取られた光及び／又は電気の、特に、直列データ接続が提供される。
【００１０】
本発明は、最終的に、特に直列化光及び／又は電気信号転送及び／又は信号処理において、５ビットワイドデジタル信号の６ビットワイドＤＣバランスが取られた、又は直流電流中性転送可能な信号の符号化のための上述のタイプの少なくとも１個の回路装置及び／又は上述のタイプの方法の使用に関する。
【図面の簡単な説明】
【００１１】
既述されたように、有利な方法で本発明の教示を具体化し、且つ更に展開するための種々の可能性がある。このために、一方では、請求項１及び請求項９に従属している請求項が参照され、他方では、本発明の更なる実施形態、特徴及び利点が、とりわけ図１Ｂ乃至図３Ｆに描かれた実施形態の例によって、より詳細に以下で説明される。
同様若しくは類似の実施形態、要素又は特徴は、図１Ａ乃至図３Ｆにおいて同一の参照番号が与えられる。
【図１Ａ】５入力ビットが６出力ビットへ変換可能である、Ａｌｂｅｒｔ  Ｘ．Ｗｉｄｍｅｒ（ＩＢＭ  Ｒｅｓｅａｒｃｈ  Ｄｉｖｉｓｉｏｎ）ベースの５ｂ／６ｂ符号化テーブルの実施形態の例を示す。
【図１Ｂ】５入力ビットが６出力ビットへ変換可能で且つ本発明において使用可能に変更、特に、減少されたＡｌｂｅｒｔ    Ｘ．Ｗｉｄｍｅｒ（ＩＢＭ  Ｒｅｓｅａｒｃｈ  Ｄｉｖｉｓｉｏｎ）ベースの５ｂ／６ｂ符号化テーブルの実施形態の例を示す。
【図２】本発明の方法に従って動作する本発明に係る回路装置の実施形態の例を概略図で示す。
【図３Ａ】本発明の符号化方法に従って動作する本発明に係る５ｂ／６ｂ符号化デバイスに第１のコンポーネントの実施形態の例を概略図で示す。
【図３Ｂ】本発明の符号化方法に従って動作する本発明に係る５ｂ／６ｂ符号化デバイスに第２のコンポーネントの実施形態の例を概略図で示す。
【図３Ｃ】本発明の符号化方法に従って動作する本発明に係る５ｂ／６ｂ符号化デバイスに第３のコンポーネントの実施形態の例を概略図で示す。
【図３Ｄ】本発明の符号化方法に従って動作する本発明に係る５ｂ／６ｂ符号化デバイスに第４のコンポーネントの実施形態の例を概略図で示す。
【図３Ｅ】本発明の符号化方法に従って動作する本発明に係る５ｂ／６ｂ符号化デバイスに第５のコンポーネントの実施形態の例を概略図で示す。
【図３Ｆ】本発明の符号化方法に従って動作する本発明に係る５ｂ／６ｂ符号化デバイスに第６のコンポーネントの実施形態の例を概略図で示す。
【発明を実施するための形態】
【００１２】
特定の回路装置を利用することによって、本発明に係る５ビット／６ビット符号化方法（５ｂ／６ｂ符号化方法）に従って動作する、本発明に係る６ビット／６ビット符号化デバイス（５ｂ／６ｂ符号器）に対して、従来のＷｉｄｍｅｒの５ｂ／６ｂ符号化テーブルと比較して、増加したデータ転送を達成することができる。
【００１３】
既存の５ｂ／６ｂ復号器に対応し続けるために、図１ＡのＷｉｄｍｅｒの５ｂ／６ｂ符号化テーブルは、この５ｂ／６ｂ変換のベースとして見なされるにもかかわらず、図１ＡからＫ２３やＫ２８のような特定の信号が無視された、図１Ｂに係る変更された、即ち、減少された形態で使用される。
【００１４】
図２に示される実施形態に従って、最初に、回路装置Ｚは、入力ワード即ち入力コードワード中の０の数と１の数を検出するため、即ち決定するために使用され、そこでは、入力（コード）ワードは、５ビットワイドデジタル信号である。従って、回路装置Ｚは、５ビットワイド入力（コード）ワードに存在する０の数と１の数を出力し、これら５ビット入力（コード）ワードの５個の各ビットが図１Ｂと図２において文字ＡＢＣＤＥでマークされる。
【００１５】
図２に示されるように、とりわけ、回路装置Ｚは、
第１の入力ポートｘを有し、
第２の入力ポートｙを有し、
マスター出力接続ｓを有し、且つ
転送出力ポートｃｏｕｔを有する、第１のハーフ加算器ＨＡ１と、
第１の入力ポートｘを有し、
第２の入力ポートｙを有し、
転送入力ポートｃｉｎを有し、
マスター出力ポートｓを有し、且つ
転送出力ポートｃｏｕｔを有する、第１のフル加算器ＦＡ１と、
第１の入力ポートｘを有し、
第２の入力ポートｙを有し、
マスター出力ポートｓを有し、且つ
転送出力ポートｃｏｕｔを有する、第２のハーフ加算器ＨＡ２と、
第１の入力ポートｘを有し、
第２の入力ポートｙを有し、
転送出力ポートｃｉｎを有し、
マスター出力ポートｓを有し、且つ
転送出力ポートｃｏｕｔを有する、第２のフル加算器ＦＡ２とを備える。
【００１６】
この装置において、ハーフ加算器ＨＡ１，ＨＡ２は、通常、デジタル回路として実現される組合せ回路である。各ハーフ加算器ＨＡ１，ＨＡ２は、２つの１デジタル２進数が加算され得るため、各ハーフ加算器ＨＡ１，ＨＡ２は、２つの入力ｘ，ｙを備える。各ハーフ加算器ＨＡ１，ＨＡ２は、２つの出力ｓ，ｃｏｕｔ、即ち、２つの入力信号の結果（＝デジタルサム）に対するマスター出力及びハーフ加算器ＨＡ１，ＨＡ２の動作のモードを描く、以下の真理値表に係る結果の転送又はキャリーのための転送出力ｃｏｕｔを備える。
ｘ＝０，ｙ＝０‐‐＞ｓ＝０，ｃｏｕｔ＝０
ｘ＝０，ｙ＝１‐‐＞ｓ＝１，ｃｏｕｔ＝０
ｘ＝１，ｙ＝０‐‐＞ｓ＝１，ｃｏｕｔ＝０
ｘ＝１，ｙ＝１‐‐＞ｓ＝０，ｃｏｕｔ＝１
【００１７】
数学関数に関して、ハーフ加算器ＨＡ１，ＨＡ２は、２つの入力ｘ，ｙの一方が１を有するや否やマスター出力ｓを１に設定する。転送出力ｃｏｕｔは、入力ｘ，ｙの両方が１を有する時のみ、１に設定される。
【００１８】
フル加算器ＦＡ１，ＦＡ２は、通常、デジタル回路として実現される組合せ回路である。各フル加算器ＦＡ１，ＦＡ２は、３つの１デジタル２進数が加算され得るため、これら３つの入力ｘ、ｙ及びＣｉｎの１つは、転送入力Ｃｉｎである。各フル加算器ＦＡ１，ＦＡ２は、２つの出力ｓ，ｃｏｕｔ、即ち、３つの入力信号の結果（＝デジタルサム）より低い値の桁に対するマスター出力ｓと、結果のより高い値の桁に対する転送出力ｃｏｕｔ、即ち、フル加算器ＦＡ１，ＦＡ２の動作モードとを描く、以下の真理値表に従う結果の転送又はキャリーを備える（転送入力Ｃｉｎ及び転送出力ｃｏｕｔの存在によって、加算ネットワークにおけるオーバーフロー処理が可能となる）。
ｘ＝０，ｙ＝０，ｃｉｎ＝０‐‐＞ｓ＝０，ｃｏｕｔ＝０
ｘ＝０，ｙ＝０，ｃｉｎ＝１‐‐＞ｓ＝１，ｃｏｕｔ＝０
ｘ＝０，ｙ＝１，ｃｉｎ＝０‐‐＞ｓ＝１，ｃｏｕｔ＝０
ｘ＝１，ｙ＝０，ｃｉｎ＝０‐‐＞ｓ＝１，ｃｏｕｔ＝０
ｘ＝０，ｙ＝１，ｃｉｎ＝１‐‐＞ｓ＝０，ｃｏｕｔ＝１
ｘ＝１，ｙ＝０，ｃｉｎ＝１‐‐＞ｓ＝０，ｃｏｕｔ＝１
ｘ＝１，ｙ＝１，ｃｉｎ＝０‐‐＞ｓ＝０，ｃｏｕｔ＝１
ｘ＝１，ｙ＝１，ｃｉｎ＝１‐‐＞ｓ＝１，ｃｏｕｔ＝１
【００１９】
数学関数に関して、フル加算器ＦＡ１，ＦＡ２は、３つの入力ｘ、ｙ及びＣｉｎの一つが１を持つや否や、マスター出力ｓを１に設定する。３つのｘ、ｙ及びＣｉｎの２つが１を有する場合、転送出力ｃｏｕｔは１に設定される。３つのｘ、ｙ及びＣｉｎの全てが１を有する場合、出力ｓ，ｃｏｕｔの両方、即ち、マスター出力ｓ，転送出力Ｃｏｕｔの両方が１に設定される。
【００２０】
図２に従って、５ビット入力（コード）ワードＡＢＣＤＥの第１のビットＡは、第１のハーフ加算器ＨＡ１の第１の入力ｘに印加される。５ビット入力（コード）ワードＡＢＣＤＥの第２のビットＢは、第１のハーフ加算器ＨＡ１の第２の入力ｙに印加される。
【００２１】
第１のハーフ加算器ＨＡ１の転送出力ｃｏｕｔが、第２のハーフ加算器ＦＡ２の第１の入力ｘと接続されているため、第１のハーフ加算器ＨＡ１の転送出力信号は、第２のフル加算器ＦＡ２の第１の入力ｘに印加される。
【００２２】
第１のハーフ加算器ＨＡ１のマスター出力ｓが、第２のフル加算器ＦＡ２の第１の入力ｘと接続されているため、第１のハーフ加算器ＨＡ１のマスター出力信号は、第２のハーフ加算器ＨＡ２の第１の入力ｘに印加される。
【００２３】
５ビット入力（コード）ワードＡＢＣＤＥの第３のビットＣは、第１のフル加算器ＦＡ１の第１の入力ｘに印加される。５ビット入力（コード）ワードＡＢＣＤＥの第４のビットＤは、第１のフル加算器ＦＡ１の第２の入力ｙに印加される。５ビット入力（コード）ワードＡＢＣＤＥの第５（最後）のビットＥは、第１のフル加算器ＦＡ１の転送入力Ｃｉｎに印加される。
【００２４】
第１のフル加算器ＦＡ１の転送出力ｃｏｕｔが、第２のフル加算器ＦＡ２の第２の入力ｙと接続されているため、第１のフル加算器ＦＡ１の転送出力信号は、第２のフル加算器ＦＡ２の第２の入力ｙに印加される。
【００２５】
第１のフル加算器ＦＡ１のマスター出力ｓが、第２のハーフ加算器ＨＡ２の第２の入力ｙと接続されているため、第１のフル加算器ＦＡ１のマスター出力信号は、第２のハーフ加算器ＨＡ２の第２の入力ｙに印加される。
【００２６】
第２のハーフ加算器ＨＡ２の転送出力ｃｏｕｔが、第２のフル加算器ＦＡ２の転送入力Ｃｉｎと接続されているため、第２のハーフ加算器ＨＡ２の転送出力信号は、第２のフル加算器ＦＡ２の転送入力Ｃｉｎに印加される。
【００２７】
図２から更に理解されるように、回路装置Ｚは、とりわけ、
第１の入力ポートｎ１を有し、
第２の入力ポートｎ２を有し、且つ
出力ポートｎｏｕｔを有する、２個のハーフ加算器ＨＡ１，ＨＡ２、及び２個のフル加算器ＦＡ１，ＦＡ２の下流に配置されるＮＯＲゲート即ちＮＯＲ部材ＮＯＲと、
反転即ち否定の第１の入力ポートｕ１を有し、
反転即ち否定の第２の入力ポートｕ２を有し、
第３の入力ポートｕ３を有し、且つ
出力ポートｕｏｕｔを有する、２個のハーフ加算器ＨＡ１，ＨＡ２、及び２個のフル加算器ＦＡ１，ＦＡ２の下流に配置される第１のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ１と、
反転即ち否定の第１の入力ポートｕ４を有し、
第２の入力ポートｕ５を有し、
第３の入力ポートｕ６を有し、且つ
出力ポートｕｏｕｔを有する、２個のハーフ加算器ＨＡ１，ＨＡ２、及び２個のフル加算器ＦＡ１，ＦＡ２の下流に配置されるＡＮＤゲート即ちＡＮＤ部材ＡＮＤ２と、
入力ポートｐｉｎを有し、且つ
出力ｐｏｕｔを有する、２個のハーフ加算器ＨＡ１，ＨＡ２、及び２個のフル加算器ＦＡ１，ＦＡ２の下流に配置される、例えば、実行時間補償のためのバッファ部材ＢＵＦとを備える。
【００２８】
このＮＯＲゲート即ちＮＯＲ部材（＝反転即ち否定出力を有するＯＲゲート即ちＯＲ部材として定義される）、これら２個のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ１，ＡＮＤ２、及びこのバッファ部材ＢＵＦは、以下のように、２個のハーフ加算器ＨＡ１，ＨＡ２、及び２個のフル加算器ＦＡ１，ＦＡ２の下流に配置される。
【００２９】
第２のフル加算器ＦＡ２の転送出力ｃｏｕｔが、ＮＯＲ部材の第１の入力ｎ１と接続されているため、第２のフル加算器ＦＡ２の転送出力信号は、ＮＯＲ部材の第１の入力ｎ１に印加される。第２のフル加算器ＦＡ２のマスター出力ｓが、ＮＯＲ部材の第２の入力ｎ２に接続されているため、第２のフル加算器ＦＡ２のマスター信号は、ＮＯＲ部材の第２の入力ｎ２に印加される。ＮＯＲ部材の出力ｎｏｕｔは、５ビットワイド入力（コード）ワードＡＢＣＤＥ中に１又は１未満、換言すれば、最大で１があるとの情報Ｉ１−を供給する。
【００３０】
第２のフル加算器ＦＡ２の転送出力ｃｏｕｔが、第１のＡＮＤ部材ＡＮＤ１の第１の入力ｕ１と接続されているため、第２のフル加算器ＦＡ２の転送出力信号は、第１のＡＮＤ部材ＡＮＤ１の反転即ち否定の第１の入力ｕ１に印加される。第２のハーフ加算器ＨＡ２のマスター出力ｓが、第１のＡＮＤ部材ＡＮＤ１の反転即ち否定の第２の入力ｕ２と接続されているため、第２のハーフ加算器ＨＡ２のマスター信号は、第１のＡＮＤ部材ＡＮＤ１の反転即ち否定の第２の入力ｕ２に印加される。第２のフル加算器ＦＡ２のマスター出力ｓが、第１のＡＮＤ部材ＡＮＤ１の第３の入力ｕ３と接続されているため、第２のフル加算器ＦＡ２のマスター信号は、第１のＡＮＤ部材ＡＮＤ１の第３の入力ｕ３に印加される。第１のＡＮＤ部材ＡＮＤ１の出力ｕｏｕｔは、５ビットワイド入力（コード）ワードＡＢＤＣＤＥ中に２個の１があるとの情報Ｉ２を供給する。
【００３１】
第２のフル加算器ＦＡ２の転送出力ｃｏｕｔが、第２のＡＮＤ部材ＡＮＤ２の反転即ち否定の第１の入力ｕ４と接続されているため、第２のフル加算器ＦＡの転送出力信号は、第２のＡＮＤ部材ＡＮＤ２の反転即ち否定の第１の入力ｕ４に印加される。第２のフル加算器ＦＡ２のマスター出力ｓが、第２のＡＮＤ部材ＡＮＤ２の第２の入力ｕ５に接続されているため、第２のフル加算器ＦＡ２のマスター信号は、第２のＡＮＤ部材ＡＮＤ２の第２の入力ｕ５に印加される。第２のハーフ加算器ＨＡ２のマスター出力ｓが、第２のＡＮＤ部材ＡＮＤ２の第３の入力ｕ６と接続されているため、第２のハーフ加算器ＨＡ２のマスター信号は、第２のＡＮＤ部材ＡＮＤ２の第３の入力ｕ６に印加される。第２のＡＮＤ部材ＡＮＤ２の出力ｕｏｕｔは、５ビットワイド入力（コード）ワードＡＢＤＣＤＥ中に３個の１があるとの情報Ｉ３を供給する。
【００３２】
第２のフル加算器ＦＡ２の転送出力ｃｏｕｔが、バッファ部材ＢＵＦの入力ｐｉｎと接続されているため、第２のフル加算器ＦＡ２の転送出力信号は、バッファ部材ＢＵＦの入力ｐｉｎに印加される。バッファ部材ＢＵＦの出力ｐｏｕｔは、５ビットワイド入力（コード）ワードＡＢＤＣＤＥ中に４個の１又はそれより多い数の１、換言すれば、少なくとも４個の１があるとの情報Ｉ４+１を提供する。
【００３３】
３２個の５ビット入力（コード）ワードＡＢＣＤＥは、本発明に係る５ｂ／６ｂ符号化デバイスのための符号化アルゴリズムによって文字ａ、ｂ、ｃ、ｄ、ｅ、ｉを有する６ビット出力ワードに変換され、そこでは、図１Ｂにおいて、６ビット出力ワードの６つの個々のビットが文字ａ、ｂ、ｃ、ｄ、ｅ、ｉでマークされている。
【００３４】
このため、図３Ａ乃至図３Ｆに描かれている、以下の符号化スキームの形態で描かれているように、本発明に係る５ｂ／６ｂ符号化デバイス及び本発明に係る５ｂ／６ｂ符号化方法は、本発明に係る回路装置Ｚによって提供される情報Ｉ１−、情報Ｉ２、情報Ｉ３、情報Ｉ４+にアクセスし、そこでは、回路装置Ｚは、
５ｂ／６ｂ符号化デバイスの上流に配置され得る、及び／又は
５ｂ／６ｂ符号化デバイスの一部であり得る、及び／又は
５ｂ／６ｂ符号化デバイスと一様に及び／又はそれと一体物として構成され得る。
【００３５】
本質的に、本発明に係る５ｂ／６ｂ符号化方法は、出力の主要６ビットシンボルａｂｃｄｅｉ（＝主要ａｂｃｄｅｉ）の形態で図１Ｂに示される例示の符号化テーブルを介する入力５ビットワードＡＢＣＤＥを以下のように描いている。
【００３６】
ａ＝Ａ  ＯＲ  Ｓｅｔ３
出力シンボルａｂｃｄｅｉの第１のビットａに対するこの符号化命令は、本発明に係る５ビット／６ビット符号化デバイス（５ｂ／６ｂの符号化デバイス）の第１のコンポーネントを表す、図３Ａに例として示される論理スイッチング要素によって実現され得る。
【００３７】
ｂ＝Ｓｅｔ１  ＯＲ  ［Ｂ  ＡＮＤ  Ｓｅｔ３＿ｎｅｇｉｅｒｔ］
出力シンボルａｂｃｄｅｉの第２のビットｂに対するこの符号化命令は、本発明に係る５ビット／６ビット符号化デバイス（５ｂ／６ｂの符号化デバイス）の第２のコンポーネントを表す、図３Ｂに例として示される論理スイッチング要素によって実現され得る。
【００３８】
ｃ＝Ｃ  ＯＲ  Ｓｅｔ１  ＯＲ  Ｓｅｔ３  ＯＲ  ［１  ＩＦ  ＡＢＣＤＥ＝０００１１］
出力シンボルａｂｃｄｅｉの第３のビットｃに対するこの符号化命令は、本発明に係る５ビット／６ビット符号化デバイス（５ｂ／６ｂの符号化デバイス）の第３のコンポーネントを表す、図３Ｃに例として示される論理スイッチング要素によって実現され得る。
【００３９】
ｄ＝Ｄ  ＡＮＤ  Ｓｅｔ３＿ｎｅｇｉｅｒｔ
出力シンボルａｂｃｄｅｉの第４のビットｄに対するこの符号化命令は、本発明に係る５ビット／６ビット符号化デバイス（５ｂ／６ｂの符号化デバイス）の第４のコンポーネントを表す、図３Ｄに例として示される論理スイッチング要素によって実現され得る。
【００４０】
ｅ＝Ｓｅｔ２  ＯＲ  ［Ｅ  ＡＮＤ（１  ＩＦ  ＡＢＣＤＥ＝０００１１）］ＯＲ［１
ＩＦ（Ｉ１−  ＡＮＤ  Ｓｅｔ１＿ｎｅｇｉｅｒｔ）］
出力シンボルａｂｃｄｅｉの第５のビットｅに対するこの符号化命令は、本発明に係る５ビット／６ビット符号化デバイス（５ｂ／６ｂの符号化デバイス）の第５コンポーネントを表す、図３Ｅに例として示される論理スイッチング要素によって実現され得る。
【００４１】
ｉ＝［１  ＩＦ  ＡＢＣＤＥ＝１１１１１］ＯＲ  Ｓｅｔ２  ＯＲ  ［１  ＩＦ  （Ｉ２  ＡＮＤ  ＡＢＣＤＥ＝１１１００）］
出力シンボルａｂｃｄｅｉの第６のビットａに対するこの符号化命令は、本発明に係る５ビット／６ビット符号化デバイス（５ｂ／６ｂの符号化デバイス）の第６コンポーネントを表す、図３Ｆに例として示される論理スイッチング要素によって実現され得る。
【００４２】
この装置において、
Ｓｅｔ１＝（１  ＩＦ  ＡＢＣＤＥ＝０００００）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝００００１）であり、従って、
Ｓｅｔ１＿ｎｅｇｉｅｒｔ＝（０  ＩＦ  ＡＢＣＤＥ＝０００００）ＯＲ（０  ＩＦ
ＡＢＣＤＥ＝００００１）であり、
Ｓｅｔ２＝（１  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝００００１）であり、
Ｓｅｔ３＝（１  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（１  ＩＦ  ＡＢＣＤＥ＝１１１１０）であり、従って、
Ｓｅｔ３＿ｎｅｇｉｅｒｔ＝（０  ＩＦ  ＡＢＣＤＥ＝１１１１１）ＯＲ（０  ＩＦ
ＡＢＣＤＥ＝１１１１０）であり、ここでは、
Ｓｅｔ１＿ｎｅｇｉｅｒｔは、Ｓｅｔ１＿ｉｎｖｅｒｔｉｅｒｔと呼ばれてもよく、
Ｓｅｔ３＿ｎｅｇｉｅｒｔは、Ｓｅｔ３＿ｉｎｖｅｒｔｉｅｒｔと呼ばれてもよい。
【００４３】
本発明に係る５ｂ／６ｂ−符号器のためのこの主要符号化アルゴリズムを使用して、転送される３２個の入力（コード）ワードＡＢＣＤＥの一部は、同一数の０と１、即ち、夫々３個の０と３個の１、を含み、その結果、バランスが取られる、即ちＤＣバランスが取られる、即ちＤＣ中性になる、即ち直流中性方法で転送可能な、６ビット出力シンボル即ち出力ワードａｂｃｄｅｉに変換される。
【００４４】
従って、例として、図１Ｂの符号化テーブルに従って、転送される３２個の５ビット入力（コード）ワードＡＢＣＤＥの内の１９個が、直流中性方法で転送可能な６ビット出力シンボルａｂｃｄｅｉへ変換される。
【００４５】
転送される３２個の５ビット入力（コード）ワードＡＢＣＤＥの内の残りの部分は、同一数の０と１を含まないが、
４個の０と２個の１、
又は２個の０と４個の１を含み、
従って、バランスが取られていない、即ちＤＣバランスが取られていない、即ちＤＣ中性にならない、即ち、そのまま取られ、直流中性方法で転送不能である、６ビット出力シンボルａｂｃｄｅｉへ変換される。
【００４６】
従って、例として、図１Ｂに従って、転送されるべき３２個の５ビット入力（コード）ワードＡＢＣＤＥの内の１３個が、直流中性ではない方法で転送可能な６ビット出力シンボルａｂｃｄｅｉへ変換される。このように、これら１３個の入力シンボルＡＢＣＤＥに対して２つの可能な出力シンボル、即ち出力ワード、即ち主要ａｂｃｄｅｉ及び代用ａｂｃｄｅｉがある。
【００４７】
第１の、即ち主要出力シンボル、即ち出力（コード）ワード、即ち主要ａｂｃｄｅｉが使用されるか、又は第２の、即ち代用出力シンボル、即ち出力（コード）ワード、即ち代用ａｂｃｄｅｉ（＝図１Ｂに従う各主要ａｂｃｄｅｉの反転や否定）が使用されるかは、夫々先に送られたバランスが取られていない出力シンボルに依存する。
【００４８】
第２の、即ち代用出力シンボル、即ち出力（コード）ワード代用ａｂｃｄｅｉに関して、以下のように形成されるディスパリティＤＩＳＰが考慮される。
ＤＩＳＰ＝［Ｉ１−  ＯＲ  Ｉ４+  ＯＲ  ＡＢＣＤＥ＝１１１００  ＯＲ  ＡＢＣＤＥ＝０００１１］ＸＯＲ［ＡＢＣＤＥ＝１１１００  ＯＲ  ＡＢＣＤＥ＝００００１  ＯＲ  ＡＢＣＤＥ＝１１１０１  ＯＲ  ＡＢＣＤＥ＝１１０１１  ＯＲ［（Ａ  ＯＤＥＲ  Ｂ）ＡＮＤ  ＣＤＥ＝１１１］］
【００４９】
回路技術の観点から、ＸＯＲ−命令は、例えば、［ｅ］Ｘ［ｃｌｕｓｉｖｅ］ＯＲゲート、即ち［ｅ］Ｘ［ｃｌｕｓｉｖｅ］ＯＲ部材によって実現可能である。
【００５０】
この確認されたディスパリティＤＩＳＰによって、ＤＣインバランス、又は直流中性性の欠落を補償するために、
第１の、即ち主要出力シンボル、即ち出力（コード）ワード（＝主要ａｂｃｄｅｉ）、
又は第２の、即ち代用出力シンボル、即ち出力（コード）ワード（＝代用ａｂｃｄｅｉ）が選択され、使用される。
【００５１】
本発明に係る５ｂ／６ｂ符号器のための上述の符号化アルゴリズムを使用することによって、従来の解決策の場合よりも高い符号化データ転送を達成することができる。
【符号の説明】
【００５２】
ａ      出力コードワード即ち出力ワードａｂｃｄｅｉの第１のビット
Ａ      第１の入力ビット即ち入力コードワード即ち入力ワードＡＢＣＤＥ
ＡＮＤ１  第１のＡＮＤゲート即ち第１のＡＮＤ部材
ＡＮＤ２  第２のＡＮＤゲート即ち第２のＡＮＤ部材
ｂ      出力コードワード即ち出力ワードａｂｃｄｅｉの第２の入力ビット
Ｂ      入力コードワード即ち入力ワードＡＢＣＤＥの第２の入力ビット
ＢＵＦ  バッファ部材
ｃ      出力コードワード即ち出力ワードａｂｃｄｅｉの第３の出力ビット
Ｃ      入力コードワード即ち入力ワードＡＢＣＤＥの第３の入力ビット
ｃｉｎ  フル加算器ＦＡ１，ＦＡ２の第３の入力ポート即ち転送入力ポート
ｃｏｕｔ  フル加算器ＦＡ１，ＦＡ２又はハーフ加算器ＨＡ１，ＨＡ２の転送出力ポート
ｄ      出力コードワード即ち出力ワードａｂｃｄｅｉの第４の出力ビット
Ｄ      入力コードワード即ち入力ワードＡＢＣＤＥの第４の入力ビット
ＤＩＳＰ  ディスパリティ
ｅ      出力コードワード即ち出力ワードａｂｃｄｅｉの第５の出力ビット
Ｅ      入力コードワード即ち入力ワードＡＢＣＤＥの第５の即ち最後の入力ビット
ＦＡ１  第１のフル加算器
ＦＡ２  第２のフル加算器
ＨＡ１  第１のハーフ加算器
ＨＡ２  第２のハーフ加算器
ｉ      出力コードワード即ち出力ワードａｂｃｄｅｉの第６の即ち最後の出力ビット
Ｉ１−  入力コードワード即ち入力ワードＡＢＣＤＥ中に１個の１がある又は１がないとの第１の情報
Ｉ２    入力コードワード即ち入力ワードＡＢＣＤＥ中に２個の１があるとの第２の情報
Ｉ３    入力コードワード即ち入力ワードＡＢＣＤＥ中に３個の１があるとの第３の情報
Ｉ４+  入力コードワード即ち入力ワードＡＢＣＤＥ中に４個の１又は５個の１があるとの第４の情報
ＮＯＲ    ＮＯＲゲート即ちＮＯＲ部材
ｎｏｕｔ  ＮＯＲゲート即ちＮＯＲ部材ＮＯＲの出力ポート
ｎ１      ＮＯＲゲート即ちＮＯＲ部材ＮＯＲの第１の入力ポート
ｎ２      ＮＯＲゲート即ちＮＯＲ部材ＮＯＲの第２の入力ポート
ｐｉｎ    バッファ部材ＢＵＦの入力ポート
ｐｏｕｔ  バッファ部材ＢＵＦの出力ポート
ｓ      フル加算器ＦＡ１，ＦＡ２又はハーフ加算器ＨＡ１，ＨＡ２のマスター出力ポート
ｕ１    第１のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ１の反転即ち否定の第１の入力ポート
ｕ２    第１のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ１の反転即ち否定の第２の入力ポート
ｕ３    第１のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ１の第３の入力ポート
ｕ４    第２のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ２の反転即ち否定の第１の入力ポート
ｕ５    第２のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ２の第２の入力ポート
ｕ６    第２のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ２の第３の入力ポート
ｕｏｕｔ    第１のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ１の又は第２のＡＮＤゲート即ちＡＮＤ部材ＡＮＤ２の出力ポート
ｘ      フル加算器ＦＡ１，ＦＡ２の又はハーフ加算器ＨＡ１、ＨＡ２の第１の入力ポート
ｙ      フル加算器ＦＡ１，ＦＡ２の又はハーフ加算器ＨＡ１、ＨＡ２の第２の入力ポート
Ｚ      回路装置