【手続補正書】
【提出日】平成29年4月27日(2017.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護素子であって、
ドレイン、少なくとも２つのゲート、およびソースを有する第１の電界効果トランジスタであって、前記第１の電界効果トランジスタのドレインは、ＥＳＤイベントから保護されるように、回路のノードに結合される、第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースとコモンノードとの間に結合される、少なくとも１つの第１のダイオードと、
前記少なくとも２つのゲートのうちの第１のゲートと前記コモンノードとの間に直列に結合される第１および第２の抵抗器であって、前記第１の抵抗器と第２の抵抗器との間の第１のノードは、前記少なくとも２つのゲートのうちの第２のゲートと結合される、第１および第２の抵抗器と
を備える、ＥＳＤ保護素子。
【請求項２】
前記コモンノードは、電源コモンである、請求項１に記載のＥＳＤ保護素子。
【請求項３】
ドレイン、少なくとも２つのゲート、およびソースを有する第２の電界効果トランジスタであって、前記第２の電界効果トランジスタのドレインは、電源コモンに結合される、第２の電界効果トランジスタと、
前記少なくとも１つの第１のダイオードのカソードに結合されるカソードを有する少なくとも１つの第２のダイオードと、
前記第２の電界効果トランジスタの第１のゲートと前記コモンノードとの間に直列に結合される第３および第４の抵抗器であって、前記第３の抵抗器と第４の抵抗器との間の第２のノードは、前記第２の電界効果トランジスタの第２の１つのゲートと結合される、第３および第４の抵抗器と
をさらに備える、請求項１に記載のＥＳＤ保護素子。
【請求項４】
前記第１の電界効果トランジスタの前記少なくとも２つのゲートのうちの一方または前記第１および第２の電界効果トランジスタの前記少なくとも２つのゲートのうちの一方は、トリガゲートであり、前記少なくとも２つのゲートのうちの別の一方は、放電ゲートである、請求項１に記載のＥＳＤ保護素子。
【請求項５】
前記第１のＦＥＴまたは前記第１および第２のＦＥＴは、空乏モードＦＥＴである、請求項１に記載のＥＳＤ保護素子。
【請求項６】
前記少なくとも１つの第１のダイオードまたは前記少なくとも１つの第１および第２のダイオードはそれぞれ、前記第１または第２のＦＥＴのソースと前記コモンノードとの間に直列に接続される２つのダイオードである、請求項１に記載のＥＳＤ保護素子。
【請求項７】
前記電源コモンは、電気接地に結合される、請求項１に記載のＥＳＤ保護素子。
【請求項８】
前記空乏モードＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）である、請求項５に記載のＥＳＤ保護素子。
【請求項９】
前記ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）である、請求項８に記載のＥＳＤ保護素子。
【請求項１０】
前記ＨＥＭＴは、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）である、請求項８に記載のＥＳＤ保護素子。
【請求項１１】
前記ＨＥＭＴは、誘導ＨＥＭＴである、請求項８に記載のＥＳＤ保護素子。
【請求項１２】
前記第１の電界効果トランジスタまたは前記第１および第２の電界効果トランジスタ、前記少なくとも１つの第１または第１および第２のダイオード、ならびに前記第１および第２または第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合される、請求項１に記載のＥＳＤ保護素子。
【請求項１３】
前記第１の電界効果トランジスタ、前記少なくとも１つの第１のダイオード、ならびに、第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、および外部補償キャパシタから成る群から選択される、請求項２に記載のＥＳＤ保護素子。
【請求項１４】
前記第１および第２の電界効果トランジスタ、前記少なくとも１つの第１および第２のダイオード、ならびに、前記第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、および外部補償キャパシタから成る群から選択される、請求項３に記載のＥＳＤ保護素子。
【請求項１５】
前記第１の電界効果トランジスタ、前記少なくとも１つの第１のダイオード、ならびに、第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号入力を備える、請求項２に記載のＥＳＤ保護素子。
【請求項１６】
前記第１および第２の電界効果トランジスタ、前記少なくとも１つの第１および第２のダイオード、ならびに、前記第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号入力を備える、請求項３に記載のＥＳＤ保護素子。
【請求項１７】
前記第１の電界効果トランジスタ、前記少なくとも１つの第１のダイオード、ならびに、第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号出力を備える、請求項２に記載のＥＳＤ保護素子。
【請求項１８】
前記第１および第２の電界効果トランジスタ、前記少なくとも１つの第１および第２のダイオード、ならびに、前記第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号出力を備える、請求項３に記載のＥＳＤ保護素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
さらなる実施形態によると、第１および第２のＦＥＴ、少なくとも１つの第１および第２のダイオード、ならびに第１、第２、第３、および第４の抵抗器は、集積回路ダイ上に加工され、集積回路ダイの外部接続に結合され得る、回路ノードに結合されてもよい。さらなる実施形態によると、集積回路ダイの外部接続の機能は、無線周波数信号入力を備えてもよい。さらなる実施形態によると、集積回路ダイの外部接続の機能は、無線周波数信号出力を備えてもよい。
本発明は、例えば、以下を提供する。
（項目１）
静電放電（ＥＳＤ）保護素子であって
ドレイン、少なくとも２つのゲート、およびソースを有する、電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、ＥＳＤイベントから保護されるように、回路のノードに結合される、電界効果トランジスタと、
前記ＦＥＴのソースと電源コモンとの間に結合される、少なくとも１つのダイオードと、
前記ＦＥＴの少なくとも２つのゲート間に結合される、第１の抵抗器と、
前記少なくとも２つのゲートのうちの一方および前記電源コモンに結合される、第２の抵抗器と、
を備える、ＥＳＤ保護素子。
（項目２）
前記少なくとも２つのゲートのうちの一方は、トリガゲートであって、前記少なくとも２つのゲートのうちの別の一方は、放電ゲートである、項目１に記載のＥＳＤ保護素子。
（項目３）
前記ＦＥＴは、空乏モードＦＥＴである、項目１に記載のＥＳＤ保護素子。
（項目４）
前記少なくとも１つのダイオードは、前記ＦＥＴのソースと電源コモンとの間に直列に接続される２つのダイオードである、項目１に記載のＥＳＤ保護素子。
（項目５）
前記電源コモンは、電気接地に結合される、項目１に記載のＥＳＤ保護素子。
（項目６）
前記空乏モードＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）である、項目３に記載のＥＳＤ保護素子。
（項目７）
前記ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）である、項目６に記載のＥＳＤ保護素子。
（項目８）
前記ＨＥＭＴは、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）である、項目６に記載のＥＳＤ保護素子。
（項目９）
前記ＨＥＭＴは、誘導ＨＥＭＴである、項目６に記載のＥＳＤ保護素子。
（項目１０）
前記ＦＥＴ、前記少なくとも１つのダイオード、ならびに前記第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される回路ノードに結合される、項目１に記載のＥＳＤ保護素子。
（項目１１）
前記集積回路ダイの外部接続の機能は、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、および外部補償キャパシタから成る群から選択される、項目１０に記載のＥＳＤ保護素子。
（項目１２）
静電放電（ＥＳＤ）保護素子であって、
ドレイン、少なくとも２つのゲート、およびソースを有する、第１の電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、ＥＳＤイベントから保護されるように、回路のノードに結合される、第１の電界効果トランジスタと、
前記第１のＦＥＴのソースに結合されるアノードを有する、少なくとも１つの第１のダイオードと、
前記第１のＦＥＴの少なくとも２つのゲート間に結合される、第１の抵抗器と、
前記少なくとも２つのゲートのうちの一方および前記少なくとも１つの第１のダイオードのカソードに結合される、第２の抵抗器と、
ドレイン、少なくとも２つのゲート、およびソースを有する、第２の電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、電源コモンに結合される、第２の電界効果トランジスタと、
前記少なくとも１つの第１のダイオードのカソードに結合されるカソードを有する、少なくとも１つの第２のダイオードと、
前記第２のＦＥＴの少なくとも２つのゲート間に結合される、第３の抵抗器と、
前記第２のＦＥＴの少なくとも２つのゲートのうちの一方および前記少なくとも１つの第２のダイオードのカソードに結合される、第４の抵抗器と、
を備える、ＥＳＤ保護素子。
（項目１３）
前記第１および第２のＦＥＴの少なくとも２つのゲートのうちの一方は、トリガゲートであって、前記第１および第２のＦＥＴの少なくとも２つのゲートのうちの別の一方は、放電ゲートである、項目１２に記載のＥＳＤ保護素子。
（項目１４）
前記第１および第２のＦＥＴは、空乏モードＦＥＴである、項目１２に記載のＥＳＤ保護素子。
（項目１５）
前記少なくとも１つの第１および第２のダイオードは、それぞれ、前記第１および第２のＦＥＴのソース間に直列に接続される、２つのダイオードである、項目１２に記載のＥＳＤ保護素子。
（項目１６）
前記電源コモンは、電気接地に結合される、項目１２に記載のＥＳＤ保護素子。
（項目１７）
前記第１および第２の空乏モードＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）である、項目１４に記載のＥＳＤ保護素子。
（項目１８）
前記ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）および誘導ＨＥＭＴから成る群から選択される、項目１７に記載のＥＳＤ保護素子。
（項目１９）
前記第１および第２のＦＥＴ、前記第１および第２の少なくとも１つのダイオード、ならびに前記第１、第２、第３、および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される回路ノードに結合される、項目１２に記載のＥＳＤ保護素子。
（項目２０）
前記集積回路ダイの外部接続の機能は、無線周波数信号入力を備える、項目１９に記載のＥＳＤ保護素子。
（項目２１）
前記集積回路ダイの外部接続の機能は、無線周波数信号出力を備える、項目１９に記載のＥＳＤ保護素子。