(57)【特許請求の範囲】
【請求項１】
表面がバンプ電極に対して濡れ性が悪い材料で構成された基体上に、前記基体の表面側から、Sn膜とPb膜とを含む第１の多層膜、前記第１の多層膜よりも厚いPb膜、前記Pb膜よりも薄いSn膜とPb膜とを含む第２の多層膜が順次積層された積層構造のバンプ電極を形成する工程と、
熱処理を施して、樹脂からなる実装基板の端子と前記バンプ電極の前記第２の多層膜側の一端部とを固着することにより、前記基体から前記実装基板に前記バンプ電極を転写する工程と、
熱処理を施して、半導体ペレットの端子と前記バンプ電極の前記第１の多層膜側の他端部とを固着することにより、前記実装基板に前記半導体ペレットを実装する工程とを有することを特徴とする半導体ペレットの実装方法。
【請求項２】
請求項１に記載の半導体ペレットの実装方法において、
前記バンプ電極の各膜は、真空蒸着法で形成されることを特徴とする半導体ペレットの実装方法。
【発明の詳細な説明】
技術分野
本発明は、実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装する実装技術に関するものである。
背景技術
実装基板の実装面上に半導体ペレットを実装する実装技術において、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装するCCB（Ｃontroled Ｃollapse Ｂonding）実装技術が、IEEE［Controlled Collapse Chip Connection（C4）'Ann Enabling Technology、1994、pp.387〜394］に開示されている。このCCB実装技術は、高融点組成からなるバンプ電極及び低融点組成からなる迎え半田を用いて半導体ペレットを実装している。以下、CCB実装技術による実装方法について説明する。
まず、実装基板及び半導体ペレットを準備する。実装基板は例えばガラス繊維にエポキシ樹脂を含浸させた樹脂基板で形成されている。この場合の実装基板の耐熱温度は260［℃］×60秒〜120秒程度である。半導体ペレットは、その主面の外部端子上にバンプ電極を有している。バンプ電極は例えば99〜95［重量％］Pb−１〜５［重量％］Snの組成の合金材で形成されている。この場合のバンプ電極の融点は318〜325［℃］程度である。半導体ペレットの主面の外部端子は、バンプ電極との高い濡れ性を確保するため、下地金属膜（BLM:Ｂall Ｌiniting Ｍetalization）で構成されている。この外部端子は、半導体ペレットの最終保護膜に形成された開口を通して下層の内部端子に接続されている。下地金属膜は、この構造に限定されないが、下層の内部端子の表面側から、半導体ペレットの最終保護膜に対して接着性を有する金属膜（例えばCr膜）、バンプ電極に対して濡れ性を有する金属膜（例えばCu膜）、非酸化性を有する金属膜（例えばAu膜）の夫々を順次積層した積層構造で構成されている。
次に、前記実装基板の実装面の外部端子の表面上にスクリーン印刷法でペースト状の迎え半田を形成（印刷）する。迎え半田は例えば37［重量％］Pb−63［重量％］Snの共晶組成で形成されている。この場合の迎え半田の融点は183（Pb−Sn共晶温度）［℃］程度である。スクリーン印刷法は、スクリーンマスク上に置かれたペースト状の迎え半田をスキージによりスクリーンマスクの開口部から実装基板の実装面の外部端子の表面上に転写する方法である。
次に、前記実装基板の実装面上に前記半導体ペレットを配置すると共に、実装基板の外部端子と半導体ペレットの外部端子との間にバンプ電極を配置する。実装基板の外部端子とバンプ電極の一端部との間には、ペースト状の迎え半田が介在されている。
次に、183（Pb−Sn共晶温度）［℃］よりも若干高めの温度で熱処理を施して、前記ペースト状の迎え半田を溶融し、次に凝固し、実装基板の実装面の外部端子とバンプ電極の一端部とを固着する。これにより、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装することができる。
なお、バンプ電極をSnの含有量［重量％］が少ない高融点組成のPb−Sn合金材で形成する理由は、実装基板と半導体ペレットとの熱膨張係数の差に起因するバンプ電極の破損を防止するためである。バンプ電極は、Snの含有量［重量％］の増加に伴って硬くなる。
発明の開示
前記高融点組成からなるバンプ電極及び低融点組成からなる迎え半田を用いて半導体ペレットを実装するCCB実装技術は、実装基板の外部端子の表面上にスクリーン印刷法でペースト状の迎え半田を形成した後、実装基板の実装面上に半導体ペレットを配置し、その後、熱処理を施して半導体ペレットを実装している。このため、ペースト状の迎え半田を形成する工程に相当する分、実装時の工程数が増加する。
また、スクリーン印刷法は、スクリーンマスク上に置かれたペースト状の迎え半田をスキージによりスクリーンマスクの開口部から実装基板の実装面の外部端子の表面上に転写する方法であるが、スクリーンマスクの開口部の配列ピッチは300［μｍ］程度が限界である。一方、実装基板の外部端子の配列ピッチは、薄膜配線層に外部端子を形成すれば100［μｍ］程度まで微細化することができる。また、半導体ペレットの外部端子の配列ピッチは、フォトリソグラフィ技術で外部端子を形成すれば100［μｍ］程度まで微細化することができる。また、バンプ電極の配列ピッチは、フォトリソグラフィ技術を用いたリフトオフ法でバンプ電極を形成すれば100［μｍ］程度まで微細化することができる。しかしながら、スクリーンマスクの開口部の配列ピッチは300［μｍ］程度が限界であるので、実装基板の外部端子、半導体ペレットの外部端子、バンプ電極の夫々の配列ピッチが迎え半田の配列ピッチで制約されてしまう。このため、バンプ電極の配列ピッチを300［μｍ］以下に設定することがでないので、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装する半導体装置の多ピン化を図ることができない。
また、スクリーン印刷法で形成される迎え半田の膜厚精度は低い。このため、実装基板の外部端子とバンプ電極の一端部とを接続する接続不良が発生し、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装する半導体装置の歩留まりが低下する。
本発明の目的は、低融点組成の迎え半田を使用することなく、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装することが可能な技術を提供することにある。
また、本発明の他の目的は、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装する半導体装置の多ピン化を図ることが可能な技術を提供することにある。
また、本発明の他の目的は、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装する半導体装置の歩留まりを高めることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
外部端子上にバンプ電極を有する半導体ペレットであって、前記バンプ電極を、前記外部端子の表面側から、Pb膜、このPb膜の膜厚に比べて薄いSn膜の夫々を順次積層した積層構造で構成する。Pb膜、Sn膜の夫々は蒸着法で形成されている。
前述の手段によれば、バンプ電極の一端部にはPb原子とSn原子とが反応して共晶組成を形成するPb−Sn界面が存在するので、バンプ電極の一端部（Sn膜）をPb−Sn共晶温度（183［℃］）で溶融することができる。この結果、実装基板の実装面上に半導体ペレットを実装する実装時において、実装基板の外部端子とバンプ電極の一端部とをPb−Sn共晶温度（183［℃］）で電気的にかつ機械的に接続することができるので、スクリーン印刷法で形成される低融点組成の迎え半田を使用することなく、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装することができる。
また、スクリーン印刷法で形成された低融点組成の迎え半田を使用することなく、耐熱温度の低い樹脂基板からなる実装基板の実装面上に半導体ペレットを実装することができるので、スクリーン印刷法で形成される迎え半田の制約を受けずに、実装基板の外部端子、半導体ペレットの外部端子、バンプ電極の夫々の配列ピッチを設定することができ、バンプ電極の配列ピッチを300［μｍ］以下にすることができる。この結果、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装する半導体装置の多ピン化を図ることができる。
また、蒸着法で形成されるPb膜、Sn膜の夫々の膜厚精度は、スクリーン印刷法で形成される迎え半田の膜厚精度に比べて高いので、実装基板の外部端子とバンプ電極の先端部との接続不良を防止することができる。この結果、耐熱温度の低い樹脂基板からなる実装基板の実装面上にバンプ電極を介在して半導体ペレットを実装する半導体装置の歩留まりを高めることができる。
【図面の簡単な説明】
第１図は、本発明の実施形態１である半導体装置の断面図である。
第２図は、実装工程が施される前の状態を示す実装基板の要部断面図である。
第３図は、前記実装基板の平面図である。
第４図は、実装工程が施される前の状態を示す半導体ペレットの要部断面図である。
第５図は、前記半導体ペレットの平面図である。
第６図は、前記半導体ペレットの形成方法を説明するための要部断面図である。
第７図は、前記半導体ペレットの形成方法を説明するための要部断面図である。
第８図は、前記半導体ペレットの形成方法を説明するための要部断面図である。
第９図は、前記半導体ペレットの形成方法を説明するための要部断面図である。
第10図は、前記半導体ペレットの実装方法を説明するための断面図である。
第11図は、前記半導体ペレットの実装方法を説明するための要部拡大断面図である。
第12図は、前記半導体ペレットの変形例を示す要部断面図である。
第13図は、第12図に示す半導体ペレットの実装方法を説明するための要部拡大断面図である。
第14図は、前記半導体ペレットの他の変形例を示す要部断面図である。
第15図は、前記半導体ペレットの他の変形例を示す要部断面図である。
第16図は、本発明の実施形態２である半導体装置の要部断面図である。
第17図は、実装工程が施される前の状態を示す半導体ペレットの平面図である。
第18図は、本発明の実施形態３であるバンプ電極が配置された基体の断面図である。
第19図は、前記基体の要部拡大断面図である。
第20図は、前記バンプ電極の形成方法を説明するための要部断面図である。
第21図は、前記バンプ電極を用いた半導体ペレットの実装方法を説明するための断面図である。
第22図は、前記バンプ電極を用いた半導体ペレットの実装方法を説明するための断面図である。
第23図は、前記バンプ電極を用いた半導体ペレットの実装方法を説明するための断面図である。
第24図は、前記バンプ電極の変形例を示す断面図である。
発明を実施するための最良の形態
本発明の構成について、実施形態とともに説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本発明の実施形態１である半導体装置の概略構成を第１図（断面図）に示す。
第１図に示すように、半導体装置は、実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８を実装している。
前記実装基板１は、例えば配線基板２及び薄膜配線層３で構成されている。配線基板２は例えばガラス繊維にエポキシ樹脂又はポリイミド樹脂を含浸させた樹脂基板で構成されている。この配線基板２は例えば多層配線構造で構成されている。薄膜配線層３は例えばポリイミド樹脂を絶縁層とする多層配線構造で構成されている。つまり、本実施例の実装基板基板１は、ガラス繊維にエポキシ樹脂又はポリイミド樹脂を含浸させた樹脂基板を母体とする構造で構成されている。この場合の実装基板１の耐熱温度は260［℃］×60秒〜120秒程度である。
前記実装基板１の薄膜配線層３には複数の外部端子５及びその下層に形成された複数の内部端子４が配置されている。この複数の外部端子５の夫々は薄膜配線層３の最終保護膜3Bに形成された開口（第２図に示す符号3A）を通して複数の内部端子４の夫々に電気的にかつ機械的に接続されている。
前記実装基板１の配線基板２の裏面には複数の内部端子６が配置されている。この複数の内部端子６の夫々には外部端子７を介在して球形状のバンプ電極16が電気的にかつ機械的に接続されている。バンプ電極16は例えばPb−Sn系の合金材で形成されている。
前記半導体ペレット８は例えば単結晶珪素からなる半導体基板９を主体に構成されている。半導体基板９の素子形成面（第１図において下面）には論理回路システム、記憶回路システム、或はそれらの混合回路システムが搭載されている。また、半導体基板９の素子形成面上には複数の外部端子13及びその下層に形成された複数の内部端子11が配置されている。複数の外部端子13の夫々は、最終保護膜12に形成された開口（第４図に示す符号12C）を通して複数の内部端子11の夫々に電気的にかつ機械的に接続されている。複数の内部端子11の夫々は、半導体基板９の素子形成面に形成された半導体素子間を電気的に接続する配線層のうち、最上層の配線層に形成され、例えばAl膜又はAl合金膜で形成されている。なお、複数の内部端子11の夫々は層間絶縁膜12によって半導体基板９から絶縁分離されている。前記実装基板１の外部端子５と半導体ペレット８の外部端子13とはバンプ電極14で電気的にかつ機械的に接続されている。つまり、半導体ペレット８は実装基板１の実装面上にCCB実装技術で実装されている。
前記実装基板１と半導体ペレット８との間の隙間領域には樹脂15が充填されている。樹脂15は、例えばエポキシ系熱硬化樹脂にシリカ充填剤、硬化促進剤、カップリング剤等を添加した絶縁性樹脂で形成されている。このように、実装基板１と半導体ペレット８との間の隙間領域に樹脂15を充填することにより、バンプ電極14の機械的強度を樹脂15の機械的強度で補うことができるので、実装基板１と半導体ペレット８との熱膨張係数の差に起因するバンプ電極14の破損を防止することができる。
前記実装基板１の外部端子５は、バンプ電極14との高い濡れ性を確保するため、バンプ電極14の下地金属膜（BLM:Ｂall Ｌimiting Ｍetalization）として構成されている。外部端子５は、この構造に限定されないが、第２図（実装工程が施される前の状態を示す実装基板の要部断面図）に示すように、内部端子４の表面側から、最終保護膜3Bに対して接着性を有する金属膜20、バンプ電極14に対して濡れ性を有する金属膜21、非酸化性を有する金属膜22の夫々を順次積層した積層構造で構成されている。金属膜20は高融点金属膜である例えばCr膜で形成され、その膜厚は例えば0.1［μｍ］程度に設定されている。金属膜21は例えばCu膜で形成され、その膜厚は例えば0.5〜５［μｍ］程度に設定されている。金属膜22は例えばAu膜で形成され、その膜厚は0.1［μｍ］程度に設定されている。
前記外部端子７は、バンプ電極16との高い濡れ性を確保するため、バンプ電極16の下地金属膜として構成されている。外部端子７は、この構造に限定されないが、前述の外部端子５と同様に構成されている。
前記外部端子５と外部端子７とは、配線3C、スルーホール配線2B、電極６の夫々を介して電気的に接続されている。スルーホール配線2Bは、配線基板２に形成されたスルーホール2Aの内壁面に形成されている。このスルーホール2Aは機械的な加工（例えばドリル加工）によって形成されるので、その配列ピッチを300［μｍ］以下に設定するのは極めて困難である。しかしながら、本実施例の実装基板１は配線基板２及び薄膜配線層３で構成されているので、内部端子４、外部端子５の夫々の配列ピッチを300［μｍ］以下に設定することができる。
前記内部端子４、外部端子５の夫々はフォトリソグラフィ技術で形成されている。このフォトリソグラフィ技術は内部端子４、外部端子５の夫々の配列ピッチを100［μｍ］程度まで微細化することができる。本実施例の実装基板１の外部端子５は、第３図（実装工程が施される前の状態を示す実装基板の平面図）に示すように、100［μｍ］の配列ピッチで配置されている。なお、第３図において、一点鎖線は半導体ペレット８の実装位置を示す。
前記半導体ペレット８の外部端子13は、バンプ電極14との高い濡れ性を確保するため、バンプ電極14の下地金属膜（BLM:Ｂall Ｌimiting Ｍetalization）として構成されている。外部端子13は、この構造に限定されないが、第４図（実装工程が施される前の状態を示す半導体ペレットの要部断面図）に示すように、内部端子11の表面側から、最終保護膜12に対して接着性を有する金属膜20、バンプ電極14に対して濡れ性を有する金属膜21、非酸化性を有する金属膜22の夫々を順次積層した積層構造で構成されている。金属膜20は高融点金属膜である例えばCr膜で形成され、その膜厚は例えば0.1［μｍ］程度に設定されている。金属膜21は例えばCu膜で形成され、その膜厚は例えば0.5〜５［μｍ］程度に設定されている。金属膜22は例えばAu膜で形成され、その膜厚は0.1［μｍ］程度に設定されている。なお、最終保護膜12は、例えば窒化珪素膜12A、酸化珪素膜12Bの夫々を順次積層した積層構造で構成されている。
前記内部端子11、外部端子13の夫々はフォトリソグラフィ技術で形成されている。このフォトリソグラフィ技術は内部端子11、外部端子13の夫々の配列ピッチを100［μｍ］程度まで微細化することができる。本実施例の半導体ペレット８の外部端子13は、第５図（実装工程が施される前の状態を示す半導体ペレットの平面図）に示すように、100［μｍ］の配列ピッチで配置されている。
前記バンプ電極14は、第４図に示すように、外部端子13の表面側から、Pb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を順次積層した積層構造で構成されている。Pb膜14Bの膜厚は例えば50〜100［μｍ］程度に設定され、Sn膜14Aの膜厚は例えば0.4〜４［μｍ］程度に設定されている。Pb膜14B、Sn膜14Aの夫々は真空蒸着法によって形成されている。このように、バンプ電極14を、外部端子13の表面側から、Pb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を順次積層した積層構造で構成することにより、バンプ電極14の一端部にはPb原子とSn原子とが反応して共晶組成を形成するPb−Sn界面が存在するので、バンプ電極14の一端部（Sn膜14A）をPb−Sn共晶温度（183［℃］）で溶融することができる。
前記バンプ電極14は、フォトリソグラフィ技術を用いたリフトオフ法で形成されている。フォトリソグラフィ技術を用いたリフトオフ法はバンプ電極14の配列ピッチを100［μｍ］程度まで微細化することができる。本実施例のバンプ電極14は、第５図に示すように、100［μｍ］の配列ピッチで配置されている。
前記バンプ電極14は、熱処理によってその形状を球形状に成形する工程、即ちウエットバック処理が施されていない。つまり、バンプ電極14の形状は、第４図及び第５図に示すように、円錐台形状で形成され、その縦方向の断面形状は台状で形成されている。
次に、前記半導体ペレット８の製造方法について、第６図乃至第９図（各製造工程毎に示す要部断面図）を用いて説明する。
まず、単結晶珪素からなる半導体基板９で構成された半導体ウエーハを用意する。
次に、前記半導体ウエーハの表面（半導体基板９の素子形成面）に半導体素子、その表面上に配線、層間絶縁膜10、内部端子11、最終保護膜12等を形成し、この半導体ウエーハの表面に実質的に同一の回路システムが搭載された半導体ペレット形成領域を複数個行列状に形成する。最終保護膜12は窒化珪素膜12A、酸化珪素膜12Bの夫々を積層した積層構造で構成されている。内部端子11は、フォトリソグラフィ技術で形成され、例えばAl膜又はAl合金膜で形成されている。
次に、第６図に示すように、前記最終保護膜12に前記内部端子11の表面を露出させる開口12Cを形成する。
次に、第７図に示すように、前記開口12Cから露出された内部端子11の表面上を含む最終保護膜12の表面上に、この最終保護膜12に対して接着性を有する金属膜20、バンプ電極14に対して濡れ性を有する金属膜21、非酸化性を有する金属膜22の夫々を順次積層する。この金属膜20、金属膜21、金属膜22の夫々は例えばスパッタ法で堆積される。金属膜20は、高融点金属膜である例えばCr膜で形成され、その膜厚は例えば0.1［μｍ］程度に設定される。金属膜21は例えばCu膜で形成され、その膜厚は例えば0.5〜５［μｍ］程度に設定される。金属膜22は例えばAu膜で形成され、その膜厚は0.1［μｍ］程度に設定される。
次に、前記金属膜22、金属膜21、金属膜20の夫々にパターンニングを施し、前記内部端子11の表面上に、金属膜22、金属膜21、金属膜20の夫々からなる外部端子13を形成する。この工程において、金属膜22、金属膜21、金属膜20の夫々のパターンニングは、フォトリソグラフィ技術で形成されたフォトレジスト膜をマスクにして行なわれる。つまり、外部端子13はフォトリソグラフィ技術で形成される。
次に、第８図に示すように、前記最終保護膜12の表面上にフォトレジストマスク23を形成する。このフォトレジストマスク23はフォトリソグラフィ技術で形成される。
次に、前記半導体ウエーハ（半導体基板９）の全面に真空蒸着法でPb、Snの夫々を順次蒸着し、第９図に示すように、外部端子13の表面上にPb膜14BとSn膜14Aとからなる積層体を形成する。この工程において、フォトレジストマスク23の表面上にも同様の積層体が形成される。外部端子13の表面上に形成された積層体の形状は円錐台形状で形成され、その縦方向の断面形状は台形状で形成される。この積層体は、フォトレジストマスク23の表面上に形成された積層体と分離される。なお、Pb膜14B、Sn膜14Aの夫々の膜厚精度はスクリーン印刷法で形成される迎え半田の膜厚精度に比べて高い。次に、リフトオフ法を使用し、前記フォトレジストマスク23を除去すると共に、このフォトレジストマスク23の表面上の積層体（Pb膜14B、Sn膜14A）を除去する。この工程において、Pb膜14BとSn膜14Aとからなる積層構造のバンプ電極14が形成される。なお、Pb膜14B、Sn膜14Aの夫々の膜厚精度が高いので、各バンプ電極14の高さは均一になる。
次に、前記半導体ウエーハ（半導体基板９）の表面に形成された半導体ペレット形成領域間をダイシングし、半導体ウエーハを各半導体ペレット毎に分割することにより、第４図及び第５図に示す半導体ペレット８が形成される。なお、バンプ電極14はウエットバック処理が施されていないので、各バンプ電極14の高さを均一にすることができる。
次に、前記半導体装置の形成方法を説明しながら、前記半導体ペレット８の実装方法について説明する。
まず、第２図及び第３図に示す実装基板１を準備すると共に、第４図及び第５図に示す半導体ペレット８を準備する。実装基板１の外部端子５の配列ピッチは、100［μｍ］に設定されている。また、半導体ペレット８の外部端子13及びバンプ電極14の配列ピッチは、100［μｍ］に設定されている。
次に、第10図に示すように、前記実装基板１の実装面上に半導体ペレット８を配置すると共に、実装基板１の外部端子５と半導体ペレット８の外部端子13との間にバンプ電極14を配置する。
次に、熱処理を施し、実装基板１の外部端子５とバンプ電極14の一端部（Sn膜14A）とを電気的にかつ機械的に接続する。熱処理は、Pb原子とSn原子とが反応して共晶組織を形成するPb−Sn共晶温度（183［℃］）よりも若干高い温度雰囲気中で行う。この工程において、第11図に示すように、実装基板１の外部端子５とバンプ電極14の一端部との間に反応層（金属間化合物層）24が形成されるので、実装基板１の外部端子５とバンプ電極14の一端部とを強固に固着することができる。つまり、実装基板１の外部端子５の表面上にスクリーン印刷法で形成される迎え半田を使用することなく、耐熱温度の低い樹脂基板からなる実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８を実装することができる。なお、外部端子５の金属膜22、外部端子13の金属膜22の夫々はバンプ電極14に吸収される。
次に、前記実装基板１と半導体ペレット８との間の隙間領域に樹脂15を充填する。この後、実装基板１の外部端子７の表面上に球形状のバンプ電極16を形成することにより、第１図に示す半導体装置がほぼ完成する。
このように、本実施例によれば、以下の作用効果が得られる。
（１）外部端子13上にバンプ電極14を有する半導体ペレット８であって、前記バンプ電極14を、前記外部端子13の表面側から、Pb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を順次積層した積層構造で構成する。この構成により、バンプ電極14の一端部にはPb原子とSn原子とが反応して共晶組成を形成するPb−Sn界面が存在するので、バンプ電極14の一端部（Sn膜）をPb−Sn共晶温度（183［℃］）で溶融することができる。この結果、実装基板１の実装面上に半導体ペレット８を実装する実装時において、実装基板１の外部端子５とバンプ電極14の先端部とをPb−Sn共晶温度（183［℃］）で電気的にかつ機械的に接続することができるので、スクリーン印刷法で形成される低融点組成の迎え半田を使用することなく、耐熱温度の低い樹脂基板からなる実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８を実装することができる。
また、スクリーン印刷法で形成される低融点組成の迎え半田を使用することなく、耐熱温度の低い樹脂基板からなる実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８を実装することができるので、スクリーン印刷法で形成される低融点組成の迎え半田の制約を受けずに、実装基板１の外部端子５、半導体ペレット８の外部端子13、バンプ電極14の夫々の配列ピッチを設定することができ、バンプ電極14の配列ピッチを300［μｍ］以下にすることができる。この結果、耐熱温度の低い樹脂基板からなる実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８を実装する半導体装置の多ピン化を図ることができる。
（２）前記Pb膜14B、Sn膜14Aの夫々を真空蒸着法で形成する。この構成により、蒸着法で形成されるPb膜14B、Sn膜14Aの夫々の膜厚精度は、スクリーン印刷法で形成される低融点組成の迎え半田の膜厚精度に比べて高いので、実装基板１の外部端子５とバンプ電極14の一端部の接続不良を防止することができる。この結果、耐熱温度の低い樹脂基板からなる実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８を実装する半導体装置の歩留まりを高めることができる。
なお、前記最終保護膜12に対して濡れ性を有する金属膜20は高融点金属膜である例えばTi膜で形成してもよい。
また、前記バンプ電極14に対して濡れ性を有する金属膜21は例えばNi膜で形成してもよい。
また、前記外部端子５、外部端子13の夫々は、非酸化性を有する金属膜、最終保護膜に対して接着性を有する金属膜、バンプ電極14に対して濡れ性を有する金属膜、非酸化性を有する金属膜の夫々を順次積層した積層構造で構成してもよい。
また、前記バンプ電極14は、第12図（要部断面図）に示すように、外部端子13の表面側から、Sn膜14A、このSn膜14Aの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を順次積層した積層構造で構成してもよい。この場合、第13図（要部拡大断面図）に示すように、半導体ペレット８の外部端子13とバンプ電極14の他端部との間にも反応層（金属間化合物層）24が形成されるので、半導体ペレット８の外部端子13とバンプ電極14の他端部とを強固に固着することができる。
また、前記バンプ電極14は、第14図（要部断面図）に示すように、外部端子13の表面側から、Pb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14C1とPb膜14C2とからなる多層膜14Cの夫々を順次積層した積層構造で構成してもよい。この場合、バンプ電極14の一端部には複数のPb−Sn界面が存在することになるので、Pb−Sn共晶温度（183［℃］）によるバンプ電極14の一端部（多層膜14C）の溶融を確実に行うことができる。多層膜14CのSn膜14C1、Pb膜14C2の夫々の膜厚は37［重量％］Pb−63［重量％］前後の組成の合金層による膜厚に設定されている。
また、前記バンプ電極14は、第15図（要部断面図）に示すように、外部端子13の表面側から、Sn膜14C1とPb膜14C2とからなる多層膜14C、この多層膜14Cの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14C1とPb膜14C2とからなる多層膜14Cの夫々を順次積層した積層構造で構成してもよい。この場合、バンプ電極の一端部及び他端部には複数のPb−Sn界面が存在することになるので、Pb−Sn共晶温度（183［℃］）によるバンプ電極14の一端部（多層膜14C）、その他端部の夫々の溶融を確実に行うことができる。
また、前記バンプ電極14は、図示していないが、外部端子13の表面側から、Sn膜14A、このSn膜14Aの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14C1とPb膜14C2とからなる多層膜14Cの夫々を順次積層した積層構造、若しくは、外部端子13の表面側から、Sn膜14C1とPb膜14C2とからなる多層膜14C、この多層膜14Cの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を順次積層した積層構造で構成してもよい。
（実施形態２）
本発明の実施形態２である半導体装置の概略構成を第16図（要部断面図）に示す。
第16図に示すように、半導体装置は、実装基板１の実装面上に半導体ペレット８及び半導体部品26を実装している。半導体ペレット８は実装基板１の実装面上にバンプ電極14を介在して実装されている。つまり、半導体ペレット８はCCB方式で（Ｃontroled Ｃollapse Ｂonding）実装されている。
前記実装基板１は例えばガラス繊維にエポキシ樹脂又はポリイミド樹脂を含浸させた樹脂基板で構成されている。この場合の実装基板１の耐熱温度は、260［℃］×60秒〜120秒程度である。
前記実装基板１の外部端子５と半導体ペレット８の外部端子13とはバンプ電極14で電気的にかつ機械的に接続されている。実装基板１の外部端子５、半導体ペレット８の外部端子13の夫々は、バンプ電極14との高い濡れ性を確保するため、バンプ電極14の下地金属膜（BLM:Ｂall Ｌimiting Ｍetalization）として構成されている。外部端子５、外部端子13の夫々は、この構造に限定されないが、前述の実施例１と同様に、最終保護膜に対して接着性を有する金属膜、バンプ電極14に対して濡れ性を有する金属膜、非酸化性を有する金属膜の夫々を順次積層した積層構造で構成される。
前記バンプ電極14は、前述の実施例１と同様に、外部端子13の表面側から、Pb膜（14B）、このPb膜の膜厚に比べて薄いSn膜（14A）の夫々を順次積層した積層構造で構成されている。
前記実装基板１の外部端子25と半導体部品26のリード26Aとは半田27で電気的にかつ機械的に接続されている。半田27は例えば37［重量％］Pb−63［重量％］Snの組成の合金材で形成されている。この合金材は、183［℃］程度の融点を有する。
前記半導体ペレット８の外部端子13及びバンプ電極14は、第17図（実装工程が施される前の状態を示す半導体ペレットの平面図）に示すように、200［μｍ］の配列ピッチで配置されている。前記実装基板１の外部端子５は、図示していないが、同様に、200［μｍ］の配列ピッチで配置されている。
次に、前記半導体装置の形成方法を説明しながら、半導体ペレット８の実装方法を説明する。
まず、実装基板１及び半導体ペレット８を準備する。実装基板１の外部端子５の配列ピッチは、200［μｍ］に設定されている。また、実装基板１の外部端子25の表面上にはスクリーン印刷法で半田ペースト材（37［重量％］Pb−63［重量％］Sn）が形成されている。半導体ペレット８の外部端子13及びバンプ電極14の配列ピッチは200［μｍ］に設定されている。
次に、前記実装基板１の実装面上に半導体ペレット８及び半導体部品26を配置し、実装基板１の外部端子５と半導体ペレット８の外部端子13との間にバンプ電極14を配置すると共に、実装基板１の外部端子25と半導体部品26のリード26Aとの間に半田ペースト材を配置する。
次に、熱処理を施し、実装基板１の外部端子５とバンプ電極14の一端部とを電気的にかつ機械的に接続すると共に、実装基板１の外部端子25と半導体部品26のリード26Aとを半田27で電気的にかつ機械的に接続する。熱処理は、Pb原子とSn原子とが反応して共晶組織を形成するPb−Sn共晶温度（183［℃］）よりも若干高い温度雰囲気中で行う。この工程において、実装基板１の外部端子５とバンプ電極14の一端部との間に反応層（金属間化合物層）が形成されるので、実装基板１の外部端子５とバンプ電極14の一端部とを強固に固着することができる。つまり、実装基板１の外部端子５の表面上にスクリーン印刷法で形成される迎え半田を使用することなく、耐熱温度の低い樹脂基板からなる実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８を実装することができる。
次に、前記実装基板１と半導体ペレット８との間の隙間領域に樹脂15を充填することにより、第16図に示す半導体装置がほぼ完成する。
このように、本実施例によれば、前述の実施形態１と同様の効果が得られる。
（実施形態３）
本発明の実施形態３であるバンプ電極の概略構成を第18図（断面図）に示す。
第18図に示すように、基体30上に複数のバンプ電極14が配置されている。基体30は、例えば、単結晶珪素基板からなる支持基板30Aと、この支持基板30A上に形成され、かつバンプ電極14に対して濡れ性が悪い酸化珪素膜30Bとで構成されている。つまり、複数のバンプ電極14の夫々は、濡れ性が悪い酸化珪素膜30B上に配置されている。
前記バンプ電極14は、第19図（要部拡大断面図）に示すように、酸化珪素膜30Bの表面側から、Sn膜14A、このSn膜14Aの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を順次積層した積層構造で構成されている。つまり、バンプ電極14は、Pb膜14Bの一表面上及びその裏面上に、その膜厚に比べて薄いSn膜14Aを設けた構成になっている。
なお、基体30は、それ自体がバンプ電極（はんだ）14に対して濡れの悪いセラミックスの様な材料で形成してもよい。また、基体30は、支持基板30Aと、バンプ電極（はんだ）14に対して濡れ性が悪いCr膜のような金属膜とで構成してもよい。
次に、前記バンプ電極14の形成方法について、第20図（要部断面図）を用いて説明する。
まず、基体30を準備する。
次に、前記基体30の表面上にその表面の一部を露出したマスク31を形成する。マスク31は例えばフォトリソグラフィ技術で形成されたフォトレジスト膜で形成される。
次に、前記基体30の表面上の全面に、Sn膜14A、このSn膜14Aの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を真空蒸着法で順次形成する。
次に、前記マスク31を除去すると共に、このマスク31上のSn膜14A、Pb膜14B、Sn膜14Aの夫々を除去することにより、第19図に示すバンプ電極14が形成される。
次に、前記バンプ電極14を用いた半導体ペレットの実装方法について、第21図乃至第23図を用いて説明する。
まず、第21図に示すように、実装基板１の実装面上に基体30を配置すると共に、実装基板１の実装面の外部端子５上にバンプ電極14を配置する。
次に、Pb−Sn共晶温度（183［℃］）よりも若干高い温度で熱処理を施し、実装基板１の外部端子５とバンプ電極14の一端部とを固着する。この工程において、バンプ電極14の他端部は濡れ性が悪い酸化珪素膜30Bと接しているので、バンプ電極14の一端部はその他端部に比べて強固に接着される。
次に、前記実装基板１の主面上から基体30を取り除くことにより、第22図に示すように、実装基板１の外部端子５に強固に接続されたバンプ電極14は基体30から離脱され、実装基板１に転写される。
次に、第23図に示すように、前記実装基板１の実装面上に半導体ペレット８を配置すると共に、実装基板１の外部端子５と半導体ペレット８の外部端子13との間にバンプ電極14を配置する。
次に、Pb−Sn共晶温度（183［℃］）よりも若干高い温度で熱処理を施し、実装基板１の外部端子５とバンプ電極14の一端部とを固着する。この工程により、実装基板１の実装面上にバンプ電極14を介在して半導体ペレット８が実装される。
このように、バンプ電極14を、Pb膜14Bの一表面上及びその裏面上に、その膜厚に比べて薄いSn膜14Aを設けた構成にすることにより、バンプ電極14の一端部及びその他端部にはPb−Sn界面が存在することになるので、実装基板１の外部端子５とバンプ電極14の一端部とをPb−Sn共晶温度（188［℃］）で電気的にかつ機械的に接続することができると共に、半導体ペレット８の外部端子13とバンプ電極14の他端部とをPb−Sn共晶温度（183［℃］）で電気的にかつ機械的に接続することができる。
なお、バンプ電極14は、第24図（要部断面図）に示すように、基体30の表面側から、Sn膜14C1とPb膜14C2とからなる多層膜14C、この多層膜14Cの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14C1とPb膜14C2とからなる多層膜14Cの夫々を順次積層した積層構造で構成してもよい。この場合、バンプ電極の一端部及び他端部には複数のPb−Sn界面が存在することになるので、Pb−Sn共晶温度（183［℃］）によるバンプ電極14の一端部（多層膜14C）、その他端部の夫々の溶融を確実に行うことができる。
また、前記バンプ電極14は、図示していないが、基体30の表面側から、Sn膜14A、このSn膜14Aの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14C1とPb膜14C2とからなる多層膜14Cの夫々を順次積層した積層構造、若しくは、外部端子13の表面側から、Sn膜14C1とPb膜14C2とからなる多層膜14C、この多層膜14Cの膜厚に比べて厚いPb膜14B、このPb膜14Bの膜厚に比べて薄いSn膜14Aの夫々を順次積層した積層構造で構成してもよい。
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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