(57)【特許請求の範囲】
【請求項１】
電信電話技術委員会（ＴＴＣ）の標準（ＪＴ−Ｉ４３１）で定義される一次群速度インタフェースを有する伝送路をＡＴＭ通信網に収容する一次群速度インタフェース収容回路において、
前記一次群速度インタフェース伝送路から連続的に到着するタイムスロットから、有効データを伝送する有効タイムスロットのみを抽出し、該有効タイムスロットにより伝送される有効データにより構造化データを形成した後、速度変換してＡＴＭセル組立処理に伝達し、且つ前記ＡＴＭセル分解処理から出力される構造化データを速度逆変換した後、前記一次群速度インタフェース伝送路の有効タイムスロットに分配し、前記有効データを伝送する有効タイムスロット列の先頭のタイムスロットを示すフレーム境界通知信号を、前記先頭のタイムスロットと同期して前記ＡＴＭセル組立分解処理に伝達する速度変換手段を設けることを特徴とする一次群速度インタフェース収容回路。
【請求項２】
前記速度変換手段は、前記ＡＴＭ通信網から抽出した基準クロックの時間的変動を吸収する為に、前記一次群速度インタフェース伝送路から到着する時分割多重データの一フレーム内のクロック数を確認・制御することを特徴とする請求項１記載の一次群速度インタフェース収容回路。
【請求項３】
前記速度変換手段は、前記有効データを伝送するタイムスロットに、前記一次群速度インタフェース収容回路間で授受する情報を伝送するタイムスロットを追加して構造化データとすることにより、前記一次群速度インタフェース収容回路または一次群速度インタフェース伝送路相互間で情報を転送可能とすることを特徴とする請求項１記載の一次群速度インタフェース収容回路。
【請求項４】
電信電話技術委員会（ＴＴＣ）の標準（ＪＴ−Ｉ４３１）で定義される一次群速度インタフェースを有する伝送路をＡＴＭ通信網に収容する一次群速度インタフェース収容回路において、
前記一次群速度インタフェース伝送路から連続的に到着するタイムスロットから、有効データを伝送する有効タイムスロットのみを抽出し、該有効タイムスロットにより伝送される有効データにより構造化データを形成した後、速度変換してＡＴＭセル組立処理に伝達し、且つ前記ＡＴＭセル分解処理から出力される構造化データを速度逆変換した後、前記一次群速度インタフェース伝送路の有効タイムスロットに分配する速度変換手段と、
前記ＡＴＭ通信網から到着するＡＴＭセルの到着間隔の変動を吸収する為に、所定時間の間、蓄積する為の揺らぎ吸収量を、有効タイムスロット数に対応して決定する揺らぎ吸収量決定手段とを設けることを特徴とする一次群速度インタフェース収容回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一次群速度インタフェース収容回路に関し、特にＴＴＣ標準のＪＴ−Ｉ４３１で定義される一次群速度インタフェースを有する伝送路をＡＴＭ通信網に収容する一次群速度インタフェース収容回路における一次群速度インタフェース収容回路に関する。
【０００２】
【従来の技術】
図２１は従来ある一次群速度インタフェース収容回路を例示する図であり、図２２は図２１における非構造化データセル化方式を例示する図であり、図２３は構造化データセル化方式を例示する図である。
【０００３】
図２１において、１は、ＴＴＣ標準のＪＴ−Ｉ４３１で定義される一次群速度インタフェースを有する伝送路〔以後一次群速度インタフェース伝送路（１）と称する〕であり、２はＡＴＭ〔Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ〕通信網（２）であり、３は一次群速度インタフェース伝送路（１）をＡＴＭ通信網（２）に収容する一次群速度インタフェース収容回路である。
【０００４】
一次群速度インタフェース収容回路（３）は、図２１に示される如く、一次群速度インタフェースプロトコル制御部（４）、ＡＴＭ−ＵＮＩプロトコル制御部（５）およびＡＴＭセル組立分解部（６）から構成される。
【０００５】
一次群速度インタフェース伝送路（１）は、図２２に示される如き時分割多重方式であり、それぞれ８ビット（ｂ１  乃至ｂ８  ）を伝送する２４のタイムスロット（ＴＳ１  ）乃至（ＴＳ２４）と、１ビット（ｂ）から成るフレームビット（ｂＦ  ）とから構成されるフレーム（Ｆ）を、１２５マイクロ秒周期で連続的に伝送する。
【０００６】
一次群速度インタフェース収容回路（３）は、一次群速度インタフェース伝送路（１）から到着する図２２に示される如き、フレームビット（ｂＦ  ）と、総てのタイムスロット（ＴＳ１  ）乃至（ＴＳ２４）により伝送される総ての有効および無効データ〔以後非構造化データと称する〕を一次群速度インタフェースプロトコル制御部（４）により受信すると、ＡＴＭセル組立分解部（６）により、４８オクテット（バイト）毎に分割し、図２２に示される如き各ＡＴＭセル（Ｃ）のペイロード（ＰＬＣ  ）とし、５オクテットから成るＡＴＭセル（Ｃ）のヘッダ（ＨＣ  ）を付加してＡＴＭセル（Ｃ）を組立て、ＡＴＭ−ＵＮＩプロトコル制御部（５）によりＡＴＭ通信網（２）に送出する。
【０００７】
また一次群速度インタフェース収容回路（３）は、ＡＴＭ通信網（２）から到着する図２２に示すされる如きＡＴＭセル（Ｃ）をＡＴＭ−ＵＮＩプロトコル制御部（５）により受信すると、ＡＴＭセル組立分解部（６）が各受信ＡＴＭセル（Ｃ）からＡＴＭセルペイロード（ＰＬＣ  ）を抽出し、一次群速度インタフェースプロトコル制御部（４）がＡＴＭセルペイロード（ＰＬＣ  ）を連続配列することにより、図２２に示される如き非構造化データに復元し、一次群速度インタフェース伝送路（１）に送出する。
【０００８】
以上により、一次群速度インタフェース収容回路（３）を介してＡＴＭ通信網（２）に収容される一対の一次群速度インタフェース伝送路（１）相互間で通信を行う場合には、送信側の一次群速度インタフェース伝送路（１）から到着した非構造化データは、送信側の一次群速度インタフェース収容回路（３）において総てＡＴＭセル（Ｃ）に変換され、ＡＴＭ通信網（２）を経由して受信側の一次群速度インタフェース収容回路（３）に転送され、受信側の一次群速度インタフェース収容回路（３）で、ＡＴＭセル（Ｃ）に変換されて転送された総てのデータを結合することにより、元通りの非構造化データに復元され、受信側の一次群速度インタフェース伝送路（１）に送出される。
【０００９】
なお、前述の非構造化データ以外に、図２３に示される如き構造化データも使用されている。
図２３において、構造化データは、図２２に示されると同様の非構造化データからフレームビット（ｂＦ  ）を除去し、それぞれ８ビット（ｂ１  乃至ｂ８  ）を伝送する２４のタイムスロット（ＴＳ１  ）乃至（ＴＳ２４）のみを、１２５マイクロ秒周期で伝送するフレーム（ＦＡ  ）を構成した後、４６オクテット毎に区分してＡＴＭセルペイロード（ＰＬＣ  ）内のＳＡＲ・ＰＤＵペイロード（ＰＬＳ  ）とする。
【００１０】
なお除去されたフレームビット（ｂＦ  ）に代わって、フレーム（ＦＡ  ）の区切りを受信側に通知する為に、図２３に示される如く、ＡＴＭセル（Ｃ）内に１オクテットから成るポインタ（ＰＴ  ）をＡＴＭセルペイロード（ＰＬＣ  ）内の所定位置に設け、ポインタ（ＰＴ  ）位置と、最初のフレーム（ＦＡ  ）の先頭位置とのオフセット値を設定している。
【００１１】
なおポインタ（ＰＴ  ）は、各ＡＴＭセル（Ｃ）毎に設けず、偶数番目のＡＴＭセル（Ｃ）のみに設ける為、ポインタ（ＰＴ  ）を設けぬＡＴＭセル（Ｃ）のＳＡＲ・ＰＤＵペイロード（ＰＬＳ  ）は４７オクテットとなる。
【００１２】
更に構造化データは、総てのタイムスロット（ＴＳ１  ）乃至（ＴＳ２４）で伝送されるデータの内、有効データのみを伝送し、無効データは除去されることも提案されている。
【００１３】
然し、従来ある一次群速度インタフェース収容回路（３）は、かかる構造化データを転送する機能は具備していなかった。
【００１４】
【発明が解決しようとする課題】
以上の説明から明らかな如く、従来ある一次群速度インタフェース収容回路は、非構造化データのみを転送可能とし、構造化データの転送は考慮されていなかった為、構造化データを転送する要求に対応することが不可能であった。
【００１５】
本発明は、構造化データも転送可能とする一次群速度インタフェース収容回路を実現することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の原理図である。
図において、１００は、ＴＴＣ標準のＪＴ−Ｉ４３１で定義される一次群速度インタフェース伝送路、２００は、ＡＴＭ通信網、３００は、一次群速度インタフェース伝送路（１００）をＡＴＭ通信網（２００）に収容する一次群速度インタフェース収容回路である。
【００１７】
３０１は、本発明により一次群速度インタフェース収容回路（３００）に設けられた速度変換手段である。
３０２は、本発明（請求項４）により一次群速度インタフェース収容回路（３００）に設けられた揺らぎ吸収量決定手段である。
【００１８】
速度変換手段（３０１）は、一次群速度インタフェース伝送路（１００）から連続的に到着するタイムスロットから、有効データを伝送する有効タイムスロットのみを抽出し、該有効タイムスロットにより伝送される有効データにより構造化データを形成した後、速度変換してＡＴＭセル組立処理に伝達し、且つＡＴＭセル分解処理から出力される構造化データを速度逆変換した後、一次群速度インタフェース伝送路（１００）の有効タイムスロットに分配し、有効データを伝送する有効タイムスロット列の先頭のタイムスロットを示すフレーム境界通知信号を、先頭のタイムスロットと同期してＡＴＭセル組立分解処理に伝達することが考慮される。〔請求項１〕
また速度変換手段（３０１）は、ＡＴＭ通信網（２００）から抽出した基準クロックの時間的変動を吸収する為に、一次群速度インタフェース伝送路（１００）から到着する時分割多重データの一フレーム内のクロック数を確認・制御することが考慮される。〔請求項２〕
また速度変換手段（３０１）は、有効データを伝送するタイムスロットに、一次群速度インタフェース収容回路（３００）間で授受する情報を伝送するタイムスロットを追加して構造化データとすることにより、一次群速度インタフェース収容回路（３００）または一次群速度インタフェース伝送路（１００）相互間で情報を転送可能とすることが考慮される。〔請求項３〕
揺らぎ吸収量決定手段（３０２）は、ＡＴＭ通信網（２００）から到着するＡＴＭセルの到着間隔の変動を吸収する為に、所定時間の間、蓄積する為の揺らぎ吸収量を、有効タイムスロット数に対応して決定する。
【００１９】
従って、一次群速度インタフェース伝送路を経由して伝送される総てのデータから、有効データのみを抽出して構造化データを形成し、該構造化データによりセルを組立て、ＡＴＭ通信網を経由して転送可能となり、ＡＴＭ通信網の通信効率が大幅に向上する。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図２は本発明の実施形態による一次群速度インタフェース収容回路を示す図であり、図３は図２における速度変換部を例示する図であり、図４は図３における上り方向速度変換制御部を例示する図であり、図５は図４における上り書込制御タイミングを例示する図であり、図６は図４における上り読出制御タイミングを例示する図であり、図７は図４における上りリセット制御タイミングを例示する図であり、図８は図３における下り方向速度変換制御部を例示する図であり、図９は図８における下り書込制御タイミングを例示する図であり、図１０は図８における下り読出制御タイミングを例示する図であり、図１１は図３における動作クロック作成部（その一）を例示する図であり、図１２は図１１における動作タイミングを例示する図であり、図１３は図１１における有効タイムスロット設定部を例示する図であり、図１４は図３における動作クロック作成部（その二）を例示する図であり、図１５は図１４における動作タイミングを例示する図であり、図１６は本発明（請求項１乃至２）の実施形態による構造化データセル組立分解経緯を示す図であり、図１７は本発明（請求項３）の実施形態による付加情報転送経緯を示す図であり、図１８は図２におけるＡＴＭセル組立分解部を例示する図であり、図１９は図１８における揺らぎ吸収量テーブルを例示する図であり、図２０は図１８におけるセル揺らぎ吸収を説明する図である。なお、全図を通じて同一符号は同一対象物を示す。
【００２１】
図２においては、図１における一次群速度インタフェース伝送路（１００）として一次群速度インタフェース伝送路（１）が示され、また図１におけるＡＴＭ通信網（２００）としてＡＴＭ通信網（２）が示され、また図１における一次群速度インタフェース収容回路（３００）として一次群速度インタフェース収容回路（３）が示されており、更に図１における速度変換手段（３０１）として速度変換部（７）が設けられている。
【００２２】
また図１８においては、図１における揺らぎ吸収量決定手段（３０２）として揺らぎ吸収量テーブル（６１１）が、ＡＴＭセル組立分解部（６）を構成するＡＴＭセル受信制御部（６１）内に設けられている。
【００２３】
最初に、本発明（請求項１乃至２〕の実施形態を、図２乃至図１６を用いて説明する。  速度変換部（７）は、図３に示される如く、上り方向速度変換制御部（７１）と、下り方向速度変換制御部（７２）と、動作クロック作成部（７３）とを具備しており、上り方向速度変換制御部（７１）は図４に示される如き構成を有し、下り方向速度変換制御部（７２）は図８に示される如き構成を有し、動作クロック作成部（７３）は、図１１および図１４に示される如き二種類の構成を有する〔前者を動作クロック作成部（７３A ）、後者を動作クロック作成部（７３B ）                                                と称する〕。
【００２４】
最初に、上り方向速度変換制御部（７１）の動作過程を、図３乃至図７により説明する。
図２において、一次群速度インタフェース伝送路（１）から一次群速度インタフェース収容回路（３）内の一次群速度インタフェースプロトコル制御部（４）に到着する時分割多重データ〔以後データ（ＤＵＩ）と称する〕は、図２２に示される如き非構造化データとし、その内、第１タイムスロット（ＴＳ１  ）から連続する指定数のタイムスロット（ＴＳ）のみが有効データを伝送し、その他のタイムスロット（ＴＳ）は無効データを伝送するものとする。
【００２５】
以後有効データを伝送するタイムスロット（ＴＳ）を、有効タイムスロット（ＴＳＥ  ）と称する。
今回は、有効タイムスロット（ＴＳＥ  ）は６タイムスロット（ＴＳ１  ）乃至（ＴＳ６  ）とする。
【００２６】
かかる場合に、有効タイムスロット（ＴＳＥ  ）の数を示す有効タイムスロット設定信号（ＳＥＴＳ  ）〔今回は（ＳＥＴＳ  ）＝（６）〕が、一次群速度インタフェース収容回路（３）内の所要各部に設定される。
【００２７】
一次群速度インタフェースプロトコル制御部（４）においては、一次群速度インタフェース監視部（４１）が、一次群速度インタフェース伝送路（１）から到着するデータ（ＤＵＩ）を受信すると、データ（ＤＵＩ）からクロック信号（ＣＬＫＵＩ）を抽出すると共に、１９３ビット（ｂ）から成るフレーム（Ｆ）の区切りをフレームビット（ｂＦ  ）により検出し、検出した区切りから、タイムスロット（ＴＳ２４）の開始時点に同期したフレーム境界通知信号（ＳＦＰ）を生成し、受信したデータ（ＤＵＩ）と、抽出したクロック信号（ＣＬＫＵＩ）と、生成したフレーム境界通知信号（ＳＦＰ）とを、速度変換部（７）内の上り方向速度変換制御部（７１）に伝達する。
【００２８】
上り方向速度変換制御部（７１）においては、書込制御部（ＵＷＲ）（７１１）が、予め設定されている有効タイムスロット設定信号（ＳＥＴＳ  ）〔＝（６）〕から、有効タイムスロット（ＴＳＥ  ）が第１タイムスロット（ＴＳ１  ）乃至第６タイムスロット（ＴＳ６  ）と認識している。
【００２９】
かかる状態で、一次群速度インタフェース監視部（４１）からデータ（ＤＵＩ）、クロック信号（ＣＬＫＵＩ）およびフレーム境界通知信号（ＳＦＰ）を受信すると、先ず各フレーム（Ｆ）からフレームビット（ｂＦ  ）を除去してフレーム（ＦＡ  ）を生成する。
【００３０】
次に書込制御部（ＵＷＲ）（７１１）は、フレーム（ＦＡ  ）としたデータ（ＤＵＩ）を直並列変換し、並列８ビットから成るデータ（ＤＵＩＰ  ）に変換し、また受信したクロック信号（ＣＬＫＵＩ）を８分周し、データ（ＤＵＩＰ  ）に同期したクロック信号（ＣＬＫＵＩＰ  ）を生成する。
【００３１】
次に書込制御部（ＵＷＲ）（７１１）は、フレーム境界通知信号（ＳＦＰ）から予め定められている有効タイムスロット（ＴＳＥ  ）の第一タイムスロット（ＴＳ１  ）から、クロック信号（ＣＬＫＵＩＰ  ）に同期した書込信号（ＷＲＵ  ）を生成し、データ（ＤＵＩＰ  ）と共に、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に入力し、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に順次格納する。
【００３２】
書込信号（ＷＲＵ  ）の生成数が、予め設定されている有効タイムスロット設定信号（ＳＥＴＳ  ）〔＝（６）〕に一致すると、以後の書込信号（ＷＲＵ  ）の生成を停止する。
【００３３】
以上により、書込制御部（ＵＷＲ）（７１１）は、各フレーム（ＦＡ  ）内のデータ（ＤＵＩＰ  ）の、有効タイムスロット（ＴＳＥ  ）に相当する第１タイムスロット（ＴＳ１  ）乃至第６タイムスロット（ＴＳ６  ）のみを、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納する。
【００３４】
また書込制御部（ＵＷＲ）（７１１）は、有効タイムスロット（ＴＳＥ  ）の第一タイムスロット（ＴＳ）を示す１ビット（論理“０”）から成るセル化開始タイムスロット信号（ＳＴＳＥＵＩ１）を生成し、タイムスロット（ＴＳ１  ）と並列に一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納する。
【００３５】
即ち一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）には、８ビットから成るデータ（ＤＵＩＰ  ）と、１ビットから成るセル化開始タイムスロット信号（ＳＴＳＥＵＩ１）とが、同一番地に９ビット並列に格納されることとなる。
【００３６】
以上の各種信号の時間経過は、図５に示される。
一方、読出制御部（ＵＲＤ）（７１３）は、書込制御部（ＵＷＲ）（７１１）が、第２フレーム（ＦＡ  ）の有効タイムスロット（ＴＳＥ  ）のデータ（ＤＵＩＰ  ）を一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納開始したことを確認した後、ＡＴＭ通信網（２）の基準クロック信号（ＣＬＫＡＴＭ  ）の立上り時点から、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納済のデータ（ＤＵＩＰ  ）とセル化開始タイムスロット信号（ＳＴＳＥＵＩ１）との抽出を開始する。
〔ここで、読出制御部（ＵＲＤ）（７１３）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出するデータ（ＤＵＩＰ  ）およびセル化開始タイムスロット信号（ＳＴＳＥＵＩ１）を、それぞれデータ（ＤＵＯＰ  ）およびセル化開始タイムスロット信号（ＳＴＳＥＵＯ１）と称する。〕
読出制御部（ＵＲＤ）（７１３）は、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出したセル化開始タイムスロット信号（ＳＴＳＥＵＯ１）が論理“０”に設定されている場合には、同時に抽出したデータ（ＤＵＯＰ  ）を有効データと判定し、また一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出したセル化開始タイムスロット信号（ＳＴＳＥＵＯ１）が論理“１”に設定された儘の場合には、異常データとして、書込制御部（ＵＷＲ）（７１１）、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）および読出制御部（ＵＲＤ）（７１３）を初期設定する。
【００３７】
有効データを抽出した場合には、抽出したデータ（ＤＵＯＰ  ）を並直列変換してデータ（ＤＵＯ）に変換し、ＡＴＭセル組立分解部（６）の動作クロック信号（ＣＬＫ６  ）と、基準クロック信号（ＣＬＫＡＴＭ  ）とにより、ＡＴＭセル組立分解部（６）に伝達する。
【００３８】
以上の各種信号の時間経過は、図６に示される。
一方、リセット制御部（ＲＳＣ）（７１４）は、一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納するセル化開始タイムスロット信号（ＳＴＳＥＵＩ１）の数を加算し、且つ読出制御部（ＵＲＤ）（７１３）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出するセル化開始タイムスロット信号（ＳＴＳＥＵＯ１）の数を減算するカウンタを内蔵し、カウンタの計数値が、予め定められた基準値〔今回は（２）個〕を越える場合には、書込制御部（ＵＷＲ）（７１１）から一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）に格納したデータ（ＤＵＩＰ  ）が３フレーム（ＦＢ  ）以上となったか、或いは読出制御部（ＵＲＤ）（７１３）が一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）から抽出の際に、セル化開始タイムスロット信号（ＳＴＳＥＵＯ１）を検出不成功に終わったと判定し、書込制御部（ＵＷＲ）（７１１）、読出制御部（ＵＲＤ）（７１３）および一時蓄積用メモリ（ＵＦＩＦＯ）（７１２）を初期設定する。
【００３９】
以上の各種信号の時間経過は、図７に示される。
ＡＴＭセル組立分解部（６）は、上り方向速度変換制御部（７１）から伝達された有効タイムスロット（ＴＳＥ  ）であるタイムスロット（ＴＳ１  ）乃至（ＴＳ６  ）のデータ（ＤＵＯＰ  ）、ＡＴＭセル組立分解部（６）の動作用のクロック信号（ＣＬＫ６  ）およびセル化開始タイムスロット信号（ＳＴＳＥＵＯ１）を受信すると、４６または４７オクテット分のデータ（ＤＵＯＰ  ）、または４６オクテット分のデータ（ＤＵＯＰ  ）とポインタ（ＰＴ  ）とによりＳＡＲ・ＰＤＵペイロード（ＰＬＳ  ）を作成し、更に所要のＳＡＲ・ＰＤＵヘッダ（ＨＳ  ）およびＡＴＭセルヘッダ（ＨＣ  ）を付加して所定形式のＡＴＭセル（Ｃ）を組立て、ＡＴＭ−ＵＮＩプロトコル制御部（５）を経由してＡＴＭ通信網（２）に送出する。
【００４０】
次に、下り方向速度変換制御部（７２）の動作過程を、図８乃至図１０により説明する。
ＡＴＭセル組立分解部（６）は、ＡＴＭ通信網（２）から一次群速度インタフェース収容回路（３）に到着するＡＴＭセル（Ｃ）を、ＡＴＭ−ＵＮＩプロトコル制御部（５）を介して受信すると、受信したＡＴＭセル（Ｃ）を分解し、ＡＴＭセルヘッダ（ＨＣ  ）およびＳＡＲ・ＰＤＵヘッダ（ＨＳ  ）を除去し、ポインタ（ＰＴ  ）を含むＡＴＭセル（Ｃ）から抽出したポインタ（ＰＴ  ）により、ＳＡＲ・ＰＤＵペイロード（ＰＬＳ  ）のデータ（ＤＲＩ）をフレーム（ＦＢ  ）単位の６有効タイムスロット（ＴＳＥ  ）分毎に区分し、図示されぬ一時蓄積用メモリに格納する。
【００４１】
速度変換部（７）においては、下り方向速度変換制御部（７２）内の書込制御部（ＤＷＲ）（７２１）が、ＡＴＭセル組立分解部（６）の動作用のクロック信号（ＣＬＫ６  ）と、６有効タイムスロット（ＴＳＥ  ）に相当するフレーム境界通知信号（ＳＦＰ）とをＡＴＭセル組立分解部（６）に伝達し、伝達した動作用のクロック信号（ＣＬＫ６  ）と、ＡＴＭセル組立分解部（６）が保有する基準クロック信号（ＣＬＫＡＴＭ  ）とに同期して各フレーム（ＦＢ  ）のデータ（ＤＤＩ）を受信する。
【００４２】
次に書込制御部（ＤＷＲ）（７２１）は、受信したデータ（ＤＤＩ）を直並列変換し、並列８ビットから成るデータ（ＤＤＩＰ  ）に変換し、またクロック信号（ＣＬＫ６  ）を８分周し、データ（ＤＤＩＰ  ）に同期したクロック信号（ＣＬＫＤＩＰ  ）を生成する。
【００４３】
次に書込制御部（ＤＷＲ）（７２１）は、基準クロック信号（ＣＬＫＡＴＭ  ）の立上りから、有効タイムスロット（ＴＳＥ  ）の第一タイムスロット（ＴＳ１  ）から、クロック信号（ＣＬＫＤＩＰ  ）に同期した書込信号（ＷＲＤ  ）を生成し、データ（ＤＤＩＰ  ）と共に、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に入力し、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に順次格納する。
【００４４】
書込信号（ＷＲ）の生成数が、予め設定されている有効タイムスロット設定信号（ＳＥＴＳ  ）〔＝（６）〕に一致すると、一フレーム（ＦＢ  ）分のデータ（ＤＤＩＰ  ）の格納を終了し、次の一フレーム（ＦＢ  ）分のデータ（ＤＤＩＰ  ）の格納を開始する。
【００４５】
また書込制御部（ＤＷＲ）（７２１）は、有効タイムスロット（ＴＳＥ  ）の第一タイムスロット（ＴＳ）を示す１ビット（論理“０”）から成るデセル化開始タイムスロット信号（ＳＴＳＥＤＩ１）を生成し、タイムスロット（ＴＳ１  ）と並列に一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納する。
【００４６】
即ち一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）には、８ビットから成るデータ（ＤＤＩＰ  ）と、１ビットから成るデセル化開始タイムスロット信号（ＳＴＳＥＤＩ１）とが、同一番地に９ビット並列に格納されることとなる。
【００４７】
以上の各種信号の時間経過は、図９に示される。
一方、読出制御部（ＤＲＤ）（７２３）は、書込制御部（ＤＷＲ）（７２１）が、第２フレーム（ＦＢ  ）の有効タイムスロット（ＴＳＥ  ）のデータ（ＤＤＩＰ  ）を一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納開始したことを確認した後、最初に一次群速度インタフェース監視部（４１）から伝達される送信基準タイミング信号（ＳＤＯ）の立上り時点から、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納済のデータ（ＤＤＩＰ  ）とデセル化開始タイムスロット信号（ＳＴＳＥＤＩ１）との抽出を開始する。
〔ここで、読出制御部（ＤＲＤ）（７２３）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出するデータ（ＤＤＩＰ  ）およびデセル化開始タイムスロット信号（ＳＴＳＥＤＩ１）を、それぞれデータ（ＤＤＯＰ  ）およびデセル化開始タイムスロット信号（ＳＴＳＥＤＯ１）と称する。〕
読出制御部（ＤＲＤ）（７２３）は、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出したデセル化開始タイムスロット信号（ＳＴＳＥＤＯ１）が論理“０”に設定されている場合には、同時に抽出したデータ（ＤＤＯＰ  ）を有効データと判定し、また一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出したデセル化開始タイムスロット信号（ＳＴＳＥＤＯ１）が論理“１”に設定された儘の場合には、異常データとして、書込制御部（ＤＷＲ）（７２１）、一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）および読出制御部（ＤＲＤ）（７２３）を初期設定する。
【００４８】
有効データを抽出した場合には、抽出したデータ（ＤＤＯＰ  ）を並直列変換してデータ（ＤＤＯ）に変換し、一次群速度インタフェース監視部（４１）から伝達されるクロック信号（ＣＬＫＤ０）に同期して、一次群速度インタフェース監視部（４１）に伝達する。
【００４９】
以上の各種信号の時間経過は、図１０に示される。
一方、リセット制御部（ＲＳＣ）（７２４）は、上り方向速度変換制御部（７１）におけるリセット制御部（ＲＳＣ）（７１４）と同様に、書込制御部（ＤＷＲ）（７２１）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納するデセル化開始タイムスロット信号（ＳＴＳＥＤＩ１）の数を加算し、且つ読出制御部（ＤＲＤ）（７２３）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出するデセル化開始タイムスロット信号（ＳＴＳＥＤＯ１）の数を減算するカウンタを内蔵し、カウンタの計数値が、予め定められた基準値〔今回は（２）個〕を越える場合には、書込制御部（ＤＷＲ）（７２１）から一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）に格納したデータ（ＤＤＩＰ  ）が３フレーム（ＦＢ  ）以上となったか、或いは読出制御部（ＤＲＤ）（７２３）が一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）から抽出の際に、デセル化開始タイムスロット信号（ＳＴＳＥＤＯ１）を検出不成功に終わったと判定し、書込制御部（ＤＷＲ）（７２１）、読出制御部（ＤＲＤ）（７２３）および一時蓄積用メモリ（ＤＦＩＦＯ）（７２２）を初期設定する。
【００５０】
以上の各種信号の時間経過は、図７に示されるリセット制御部（ＲＳＣ）（７１４）と同様である。
一次群速度インタフェース監視部（４１）は、一次群速度インタフェースプロトコル制御部（４）から伝達された有効タイムスロット（ＴＳＥ  ）分のデータ（ＤＤＯ）を第１タイムスロット（ＴＳ１  ）乃至第６タイムスロット（ＴＳ６  ）に設定し、残る第７タイムスロット（ＴＳ７  ）乃至第２４タイムスロット（ＴＳ２４）には、内部で生成する無効データ〔例えば全ビット（ｂ１  ）乃至（ｂ８  ）を論理“１”に設定〕を設定してフレーム（ＦＡ  ）を組立て、更にフレームビット（ｂＦ  ）を付加してフレーム（Ｆ）を組立て、一次群速度インタフェース伝送路（１）に送出する。
【００５１】
次に、動作クロック作成部（７３）の動作を、図１１乃至図１５を用いて説明する。
動作クロック作成部（７３）は、ＡＴＭセル組立分解部（６）の動作用のクロック信号（ＣＬＫ６  ）を作成し、速度変換部（７）内部に供給すると共に、ＡＴＭセル組立分解部（６）にも供給する。
【００５２】
動作クロック作成部（７３）には、図１１に示される動作クロック作成部（７３Ａ  ）と、図１４に示される動作クロック作成部（７３Ｂ  ）とが考慮される。
最初に動作クロック作成部（７３Ａ  ）の動作を、図１１乃至図１３により説明する。
【００５３】
動作クロック作成部（７３Ａ  ）は、図１１に示される如く、発振部（ＯＳＣ）（７３１）、分周部（ＤＩＶ）（７３２）、有効タイムスロット設定部（ＥＴＳ）（７３３）および動作クロック出力部（ＣＭＫ）（７３４）から構成される。
【００５４】
発振部（ＯＳＣ）（７３１）は、毎秒２４．５７６メガビットのクロック信号（ＣＬＫ０  ）を出力する。
分周部（ＤＩＶ）（７３２）は、発振部（ＯＳＣ）（７３１）から出力されるクロック信号（ＣＬＫ０  ）を、ＡＴＭ通信網（２）から入力される基準クロック信号（ＣＬＫＡＴＭ  ）を使用して３８４分の１に分周し、毎秒６４キロビットのクロック信号（ＣＬＫ１  ）を出力する。
【００５５】
有効タイムスロット設定部（ＥＴＳ）（７３３）は、有効タイムスロット数（Ｎ）〔但し（Ｎ）＝１乃至２４〕に対応する有効タイムスロット設定信号（ＳＥＴＳ  ）〔図１３参照〕の中から、当該一次群速度インタフェース収容回路（３）に定められた有効タイムスロット数（Ｎ）〔今回は（Ｎ）＝６〕に対応する有効タイムスロット設定信号（ＳＥＴＳ  ）＝（００１１０）Ｂ  〔但しＢは２進数を示す〕を選択し、出力する。
【００５６】
動作クロック出力部（ＣＭＫ）（７３４）は、端子（Ｃ）に発振部（ＯＳＣ）（７３１）からクロック信号（ＣＬＫ０  ）〔＝毎秒２４．５７６メガビット〕を入力され、また端子（Ｄ）に有効タイムスロット設定部（ＥＴＳ）（７３３）から有効タイムスロット設定信号（ＳＥＴＳ  ）〔＝（００１１０）Ｂ  〕を入力され、更に端子（Ｌ）に分周部（ＤＩＶ）（７３２）からクロック信号（ＣＬＫ１  ）〔＝毎秒６４キロビット〕を入力され、毎秒３８４キロビットのクロック信号（ＣＬＫ１  ）に同期したクロック信号（ＣＬＫ２  ）を出力する。
【００５７】
以上の各種信号の時間経過は、図１２に示される。
然し、図１１に示されるクロック信号（ＣＬＫ０  ）の精度と、基準クロック信号（ＣＬＫＡＴＭ  ）の精度との差に起因して、クロック信号（ＣＬＫ１  ）、延いては図１３に示される如きクロック信号（ＣＬＫ２  ）が、正常に出力されなかった。
【００５８】
また図１３に示される時間経過において、基準クロック信号（ＣＬＫＡＴＭ  ）とクロック信号（ＣＬＫ２  ）とは、ジッタ成分等でプリセットタイミングが同期しない場合がある。
【００５９】
そこで、基準クロック信号（ＣＬＫＡＴＭ  ）を基準として、基準内に各有効タイムスロット数（Ｎ）の必要クロック数を割り出し、実際のクロック信号（ＣＬＫ２  ）のクロック数をカウントして必要クロック数まで出力したら、次の基準クロック信号（ＣＬＫＡＴＭ  ）がくる迄、出力を停止する機能を付加する。
【００６０】
以上の機能を付加した動作クロック作成部（７３Ｂ  ）を、図１４、図１５および図１３により説明する。
発振部（ＯＳＣ）（７３１）、分周部（ＤＩＶ）（７３２）、有効タイムスロット設定部（ＥＴＳ）（７３３）および動作クロック出力部（ＣＭＫ）（７３４）は、図１１に示された動作クロック作成部（７３Ａ  ）と同一であり、クロック数カウンタ（ＣＮＴ）（７３５）、クロック数基準値設定部（ＣＳＴ）（７３６）、比較部（ＣＭＰ）（７３７）および出力制御部（ＯＰＣ）（７３８）が、新たに付加されている。
【００６１】
クロック数基準値設定部（ＣＳＴ）（７３６）は、有効タイムスロット数（Ｎ）に対応するクロック数基準値を、予め設定・出力している。
クロック数カウンタ（ＣＮＴ）（７３５）は、動作クロック出力部（ＣＭＫ）（７３４）から出力されるクロック信号（ＣＬＫ２  ）のクロック数を計数し、計数結果を出力する。
【００６２】
比較部（ＣＭＰ）（７３７）は、クロック数カウンタ（ＣＮＴ）（７３５）が出力する計数結果と、クロック数基準値設定部（ＣＳＴ）（７３６）が出力するクロック数基準値とを比較し、クロック数カウンタ（ＣＮＴ）（７３５）が出力する計数結果が、クロック数基準値設定部（ＣＳＴ）（７３６）が出力するクロック数基準値と一致した場合に、一致信号を出力する。
【００６３】
出力制御部（ＯＰＣ）（７３８）は、比較部（ＣＭＰ）（７３７）から一致信号が出力されていない状態では、動作クロック出力部（ＣＭＫ）（７３４）から出力されるクロック信号（ＣＬＫ２  ）をその儘出力するが、比較部（ＣＭＰ）（７３７）から一致信号が出力された状態では、動作クロック出力部（ＣＭＫ）（７３４）から出力されるクロック信号（ＣＬＫ２  ）を遮断する。
【００６４】
その結果、基準クロック信号（ＣＬＫＡＴＭ  ）の立上り時点では、出力制御部（ＯＰＣ）（７３８）から出力されるクロック信号（ＣＬＫ２  ）の周期が変動するが、クロック信号（ＣＬＫ２  ）の変化点と、データ（Ｄ）の位相関係が狂わなければ、その後の動作には影響しない。
【００６５】
以上の各種信号の時間経過は、図１５に示される。
また本発明（請求項１乃至２）の実施形態による構造化データセル組立分解経緯を、図１６に示す。
【００６６】
以上の説明から明らかな如く、本発明（請求項１乃至２）の実施形態によれば、ＡＴＭ通信網（２）に収容される一次群速度インタフェース伝送路（１）相互間で、構造化データの転送が可能となり、当該通信システムの経済性、迅速性および利便性が大幅に向上する。
【００６７】
なお、図２乃至図１６はあく迄本発明（請求項１乃至２）の一実施形態に過ぎず、例えば対象とする有効タイムスロット数（Ｎ）は６タイムスロット（ＴＳ）に限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。また本発明の対象とする一次群速度インタフェース収容回路（３）の構成は図示されるものに限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。
【００６８】
更に本発明の対象とする一次群速度インタフェースは、図示されるものに限定されぬことは言う迄も無い。
次に、本発明（請求項３）の実施形態を、図２および図１７を用いて説明する。
【００６９】
図２乃至図１６に示される本発明（請求項１乃至２）の実施形態においては、一次群速度インタフェースの１フレーム（Ｆ）に含まれる２４タイムスロット（ＴＳ1 ）の内、６タイムスロット（ＴＳ）〔即ちタイムスロット（ＴＳ1 ）乃至（ＴＳ6 ）〕が有効タイムスロット（ＴＳE ）であり、残る１８タイムスロット（ＴＳ）〔即ちタイムスロット（ＴＳ7 ）乃至（ＴＳ24）〕は無効データを転送する為、構造化データ形式には含まれていない。
【００７０】
かかる無効タイムスロット（ＴＳＮＥ）を利用して、例えば一次群速度インタフェース収容回路（３）間で所要の情報を転送することが考慮される。
例えば図２においては、一次群速度インタフェースプロトコル制御部（４）内に設けられたＯＡＭ制御部（４３）が、一次群速度インタフェースプロトコル制御部（４）内の保守運用情報（ＯＡＭ）を収集し、ＡＴＭ通信網（２）を経由して通信中の対向一次群速度インタフェース収容回路（３）に転送するものとする。
【００７１】
速度変換部（７）は、前述と同様に、一次群速度インタフェース伝送路（１）から到着するデータ（ＤＳＩ）を、一次群速度インタフェース監視部（４１）を介して受信し、有効タイムスロット（ＴＳＥ  ）であるタイムスロット（ＴＳ１  ）乃至（ＴＳ６  ）のみのデータ（ＤＳＩ）を抽出し、フレーム（ＦＢ  ）を組立てる。
【００７２】
一方ＯＡＭ制御部（４３）は、収集した保守運用情報（ＯＡＭ）を任意の無効タイムスロット〔図１７においては第７タイムスロット（ＴＳ７  ）〕に設定し、フレーム（ＦＢ  ）に付加し、図１７に示される如きフレーム（ＦＣ  ）を組立て、ＡＴＭセル組立分解部（６）に伝達する。
【００７３】
ＡＴＭセル組立分解部（６）は、前述と同様に、フレーム（ＦＣ  ）をＳＡＲ・ＰＤＵペイロード（ＰＬＳ  ）に格納する、図１７に示される如きＡＴＭセル（Ｃ）を組立て、ＡＴＭ−ＵＮＩプロトコル制御部（５）を介してＡＴＭ通信網（２）に送信する。
【００７４】
一方、対向一次群速度インタフェース収容回路（３）から、図１７に示される如きＡＴＭセル（Ｃ）が到着すると、ＡＴＭセル組立分解部（６）が、ＡＴＭ−ＵＮＩプロトコル制御部（５）を介して受信したＡＴＭセル（Ｃ）から、図１７に示される如きフレーム（ＦＣ  ）を抽出する。
【００７５】
一次群速度インタフェースプロトコル制御部（４）においては、ＯＡＭ制御部（４３）が、ＡＴＭセル組立分解部（６）から抽出したフレーム（ＦＣ  ）から、タイムスロット（ＴＳ７  ）のみを分離し、残るタイムスロット（ＴＳ１  ）乃至（ＴＳ６  ）から成るフレーム（ＦＢ  ）を速度変換部（７）に伝達すると共に、タイムスロット（ＴＳ７  ）により伝送される保守運用情報（ＯＡＭ）を抽出し、所要の分析処理を施す。
【００７６】
一方速度変換部（７）は、伝達されたフレーム（ＦＢ  ）を、前述と同様に受信する。
以上の各種フレームおよびＡＴＭセルの変遷は、図１７に示される。
【００７７】
以上の説明から明らかな如く、本発明（請求項３）の実施形態によれば、有効タイムスロット（ＴＳE ）以外の任意の無効タイムスロット（ＴＳNE）を利用して、一次群速度インタフェース収容回路（３）間で保守運用情報（ＯＡＭ）等を転送可能となり、当該通信システムの運用性能が向上する。
【００７８】
なお、図２および図１７はあく迄本発明の一実施形態に過ぎず、例えば転送対象とする情報は保守運用情報（ＯＡＭ）に限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。また無効タイムスロット（ＴＳＮＥ）による情報の転送は、一次群速度インタフェース収容回路（３）相互間に限定されることは無く、一次群速度インタフェース伝送路（１）を経由して接続される端末装置間等、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。
【００７９】
次に、本発明（請求項４）の実施形態を、図２、図１８乃至図２０を用いて説明する。  図２、図１８乃至図２０において、ＡＴＭ通信網（２）を経由して転送されるＡＴＭセル（Ｃ）の転送時間は一定とはならず、送信側一次群速度インタフェース収容回路（３）から一定間隔で送出したＡＴＭセル（Ｃ）も、受信側の一次群速度インタフェース収容回路（３）に到達する時間間隔には多少の揺らぎが生ずる。
【００８０】
この種の到達間隔の揺らぎを吸収する為に、受信一次群速度インタフェース収容回路（３）で到着するＡＴＭセル（Ｃ）を一定時間蓄積した後、一定間隔で受信側一次群速度インタフェース伝送路（１）に転送する手法が広く採用されている。
〔揺らぎを吸収する為に蓄積する時間を、揺らぎ吸収保証時間（ＴＣＤＶ  ）と称する。〕
ここで、ＡＴＭセル（Ｃ）の送信間隔が固定であれば、受信ＡＴＭセル（Ｃ）を揺らぎ吸収保証時間（ＴＣＤＶ  ）だけ蓄積する手段は、一定量のＡＴＭセル（Ｃ）を蓄積することで実現可能となる。
【００８１】
一方、本発明（請求項１乃至２）の実施形態によるＡＴＭセル（Ｃ）の送信間隔は、有効タイムスロット数（Ｎ）により種々変化する。
従って、揺らぎ吸収保証時間（ＴCDV ）を実現する為には、有効タイムスロット数（Ｎ）に対応して蓄積すべきＡＴＭセル（Ｃ）の数を変更することが有効となる。
【００８２】
図１６に示されるＡＴＭセル組立分解部（６）には、ＡＴＭセル受信制御部（６１）、一時蓄積用メモリ（ＦＩＦＯ）（６２）および受信データ組立送出部（６３）が設けられており、またＡＴＭセル受信制御部（６１）内には、図１９に示される如き揺らぎ吸収量テーブル（６１１）が設けられている。
【００８３】
揺らぎ吸収量テーブル（６１１）には、図２における一次群速度インタフェース伝送路（１）において、採用可能な各有効タイムスロット数（Ｎ）〔＝（１）乃至（２４）〕に対応する、伝送速度（ｋｂ／ｓ）、セルレート（ｃｅｌｌ／ｓ）、セル到達間隔（ｍｓ）、並びに、揺らぎ吸収保証時間（ＴＣＤＶ  ）を１．５ミリ秒とした場合の揺らぎ吸収量（Ｘ）（ｃｅｌｌ）が設定されている。
【００８４】
例えば、有効タイムスロット数（Ｎ）を３タイムスロット（ＴＳ）とした場合には、ＡＴＭセル（Ｃ）の到達間隔は、図１９および図２０（ａ）  に示される如く、１．９４ミリ秒間となる。
【００８５】
かかる場合に、揺らぎ吸収保証時間（ＴＣＤＶ  ）＝１．５ミリ秒間を保証する為には、図１９および図２０（ａ）  から、２個以上のＡＴＭセル（Ｃ）を蓄積する必要がある。
【００８６】
また、有効タイムスロット数（Ｎ）を２０タイムスロット（ＴＳ）とした場合には、ＡＴＭセル（Ｃ）の到達間隔は、図１９および図２０（ａ）  に示される如く、０．２９ミリ秒間となる。
【００８７】
かかる場合に、揺らぎ吸収保証時間（ＴＣＤＶ  ）＝１．５ミリ秒間を保証する為には、図１９および図２０（ａ）  から、７個以上のＡＴＭセル（Ｃ）を蓄積する必要がある。
【００８８】
以上の原理に基づき、一次群速度インタフェース収容回路（３）が運用に先立ち、有効タイムスロット設定信号（ＳＥＴＳ  ）〔例えば有効タイムスロット数（Ｎ）＝（２０）〕が入力されると、ＡＴＭセル受信制御部（６１）は、内蔵するＡＴＭセル受信制御部（６１）を参照し、入力された有効タイムスロット設定信号（ＳＥＴＳ  ）により設定された有効タイムスロット数（Ｎ）〔＝（２０）〕に対応する揺らぎ吸収量（Ｘ）〔＝（７）〕を選出する。
【００８９】
かかる状態で、ＡＴＭ通信網（２）から一次群速度インタフェース収容回路（３）にＡＴＭセル（Ｃ）が到着すると、ＡＴＭセル組立分解部（６）内のＡＴＭセル受信制御部（６１）が、到着するＡＴＭセル（Ｃ）をＡＴＭ−ＵＮＩプロトコル制御部（５）を介して受信すると、書込信号（ＷＲ）を設定し、受信ＡＴＭセル（Ｃ）を順次一時蓄積用メモリ（ＦＩＦＯ）（６２）に格納する。
【００９０】
またＡＴＭセル受信制御部（６１）は、一時蓄積用メモリ（ＦＩＦＯ）（６２）におけるＡＴＭセル（Ｃ）の蓄積数を計数しており、蓄積数が選出した揺らぎ吸収量（Ｘ）〔＝（７）〕に達すると、受信データ組立送出部（６３）を起動し、一時蓄積用メモリ（ＦＩＦＯ）（６２）に蓄積中のＡＴＭセル（Ｃ）の抽出を要求する。
【００９１】
起動された受信データ組立送出部（６３）は、一時蓄積用メモリ（ＦＩＦＯ）（６２）に蓄積中のＡＴＭセル（Ｃ）を所定間隔で先着順に抽出し、前述の分解処理を実行し、抽出した有効タイムスロット（ＴＳＥ  ）のデータ（ＤＤＩ）を、速度変換部（７）に伝達する。
【００９２】
ＡＴＭセル受信制御部（６１）は、一時蓄積用メモリ（ＦＩＦＯ）（６２）内のＡＴＭセル（Ｃ）の蓄積数が、前述の揺らぎ吸収量（Ｘ）迄減少すると、受信データ組立送出部（６３）を起動停止し、一時蓄積用メモリ（ＦＩＦＯ）（６２）に蓄積中のＡＴＭセル（Ｃ）の抽出を停止させる。
【００９３】
以上により、一時蓄積用メモリ（ＦＩＦＯ）（６２）内には常に揺らぎ吸収量（Ｘ）〔＝（７）〕と同数のＡＴＭセル（Ｃ）が蓄積されることとなり、揺らぎ吸収保証時間（ＴＣＤＶ  ）が保証されたこととなる。
【００９４】
以上の説明から明らかな如く、本発明（請求項４）の実施形態によれば、一次群速度インタフェース伝送路（１）における有効タイムスロット数（Ｎ）が変化した場合にも、受信ＡＴＭセル（Ｃ）に対して常に指定された揺らぎ吸収保証時間（ＴCDV ）を設定することが可能となり、一次群速度インタフェース伝送路（１）の伝送品質が向上する。
【００９５】
なお、図２、図１８乃至図２０はあく迄本発明の一実施形態に過ぎず、例えば有効タイムスロット数（Ｎ）は図示される３タイムスロット（ＴＳ）または２０タイムスロット（ＴＳ）に限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。また本発明（請求項４）の対象とするＡＴＭセル組立分解部（６）および一次群速度インタフェース収容回路（３）の構成は図示されるものに限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。
【００９６】
【発明の効果】
以上、本発明によれば、一次群速度インタフェース伝送路を経由して伝送される総てのデータから、有効データのみを抽出して構造化データを形成し、該構造化データによりセルを組立て、ＡＴＭ通信網を経由して転送可能となり、ＡＴＭ通信網の通信効率が大幅に向上する。
【図面の簡単な説明】
【図１】本発明の原理図
【図２】本発明の実施形態による一次群速度インタフェース収容回路
【図３】図２における速度変換部
【図４】図３における上り方向速度変換制御部
【図５】図４における上り書込制御タイミング
【図６】図４における上り読出制御タイミング
【図７】図４における上りリセット制御タイミング
【図８】図３における下り方向速度変換制御部
【図９】図８における下り書込制御タイミング
【図１０】図８における下り読出制御タイミング
【図１１】図３における動作クロック作成部（その一）
【図１２】図１１における動作タイミング
【図１３】図１１における有効タイムスロット設定部
【図１４】図３における動作クロック作成部（その二）
【図１５】図１４における動作タイミング
【図１６】本発明（請求項１乃至３）の実施形態による構造化データセル組立分解経緯
【図１７】本発明（請求項４）の実施形態による付加情報転送経緯
【図１８】図２におけるＡＴＭセル組立分解部
【図１９】図１８における揺らぎ吸収量テーブル
【図２０】図１８におけるセル揺らぎ吸収を説明する図
【図２１】従来ある一次群速度インタフェース収容回路
【図２２】図２１における非構造化データセル化方式
【図２３】構造化データセル化方式
【符号の説明】
１、１００  一次群速度インタフェース伝送路
２、２００  ＡＴＭ通信網
３、３００  一次群速度インタフェース収容回路
４  一次群速度インタフェースプロトコル制御部
５  ＡＴＭ−ＵＮＩプロトコル制御部
６  ＡＴＭセル組立分解部
７  速度変換部
４１  一次群速度インタフェース監視部
４２、５２  警報信号送信部
４３、５３  ＯＡＭ制御部
５１  ＵＮＩインタフェース監視部
６１  ＡＴＭセル受信制御部
６２  一時蓄積用メモリ（ＦＩＦＯ）
６３  受信データ組立送出部
７１  上り方向速度変換制御部
７２  下り方向速度変換制御部
７３Ａ  、７３Ｂ    動作クロック作成部
３０１  速度変換手段
３０２  揺らぎ吸収量決定手段
６１１  揺らぎ吸収量テーブル
７１１  書込制御部（ＵＷＲ）
７１２  一時蓄積用メモリ（ＵＦＩＦＯ）
７１３  読出制御部（ＵＲＤ）
７１４  リセット制御部（ＲＳＣ）
７２１  書込制御部（ＤＷＲ）
７２２  一時蓄積用メモリ（ＤＦＩＦＯ）
７２３  読出制御部（ＤＲＤ）
７２４  リセット制御部（ＲＳＣ）
７２５  位相同期発振部（ＰＬＯ）
７２６  セレクタ（ＳＥＬ）
７３１  発振部（ＯＳＣ）
７３２  分周部（ＤＩＶ）
７３３  有効タイムスロット設定部（ＥＴＳ）
７３４  動作クロック出力部（ＣＭＫ）
７３５  クロック数カウンタ（ＣＮＴ）
７３６  クロック数基準値設定部（ＣＳＴ）
７３７  比較部（ＣＭＰ）
７３８  出力制御部（ＯＰＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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