(57)【特許請求の範囲】
【請求項１】
メインメモリセルアレイと、第１入力信号に基づいて、前記メインメモリセルアレイのロウを選択するロウデコーダと、第２入力信号に基づいて、前記メインメモリセルアレイのカラムを選択するカラムデコーダと、冗長メモリセルアレイと、前記第２入力信号により選択される前記メインメモリセルアレイのカラムが不良である場合、前記第２入力信号に基づいて前記冗長メモリセルアレイのロウを選択し、前記第１入力信号に基づいて前記冗長メモリセルアレイのカラムを選択し、前記第１入力信号により選択される前記メインメモリセルアレイのロウが不良である場合、前記第１入力信号に基づいて前記冗長メモリセルアレイのロウを選択し、前記第２入力信号に基づいて前記冗長メモリセルアレイのカラムを選択する冗長回路とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１入力信号は、ロウアドレス信号であり、前記第２入力信号は、カラムアドレス信号であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
メインメモリセルアレイと、カラムアドレス信号に基づいて前記メインメモリセルアレイのカラムを選択するカラムデコ−ダと、前記メインメモリセルアレイのロウに平行に配置される冗長ロウを有する冗長メモリセルアレイと、前記カラムアドレス信号により選択される前記メインメモリセルアレイのカラムが不良カラムである場合に、前記カラムアドレス信号に基づいて前記冗長メモリセルアレイの前記冗長ロウを選択する冗長回路とを具備することを特徴とする半導体記憶装置。
【請求項４】
前記冗長回路は、前記カラムアドレス信号により選択される前記メインメモリセルアレイのカラムが不良カラムである場合に、ロウアドレス信号に基づいて前記冗長メモリセルアレイのカラムを選択することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記メインメモリセルアレイは、ｎロウ（ｎは、複数）とｎカラムを有し、前記冗長メモリセルアレイは、ｎカラムを有することを特徴とする請求項１又は３記載の半導体記憶装置。
【請求項６】
前記メインメモリセルアレイのカラムと前記冗長メモリセルアレイのカラムとの間に配置される切り離し回路をさらに具備し、
前記冗長回路は、前記カラムアドレス信号により選択される前記メインメモリセルアレイのカラムが不良カラムである場合に、前記メインメモリセルアレイのカラムと前記冗長メモリセルアレイのカラムとを電気的に切り離すことを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記メインメモリセルアレイは、マスクＲＯＭから構成され、前記冗長メモリセルアレイは、ＰＲＯＭから構成されることを特徴とする請求項１又は３記載の半導体記憶装置。
【請求項８】
前記冗長メモリセルアレイにおいて、カラム方向に隣接する２つのメモリセルは、ソ−ス・ドレイン領域を共有していることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記冗長メモリセルアレイを構成するメモリセルのロウ方向の大きさは、前記メインメモリセルアレイを構成するメモリセルのロウ方向の大きさの整数倍であることを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記冗長回路は、
前記メインメモリセルアレイの不良カラムを記憶するための記憶部を有し、
前記カラムアドレス信号が前記不良カラムを選択する場合に、前記メインメモリセルアレイのカラムと前記冗長メモリセルアレイのカラムとを電気的に切り離すことを特徴とする請求項６記載の半導体記憶装置。
【請求項１１】
前記カラムアドレス信号を導く第１信号線と、ロウアドレス信号を導く第２信号線と、前記第１及び第２信号線の間に直列に接続される第１及び第２トランジスタとをさらに具備し、
前記カラムデコ−ダは、前記第１及び第２トランジスタの間に接続され、前記記憶部は、前記第１信号線に接続されることを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記カラムアドレス信号が前記不良カラムを選択する場合に、前記第１トランジスタは、オフ状態、前記第２トランジスタは、オン状態となり、前記ロウアドレス信号が前記カラムデコーダに導かれることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記冗長回路は、
前記メインメモリセルアレイの不良ロウを記憶するための記憶部を有し、
ロウアドレス信号が前記不良ロウを選択する場合に、前記メインメモリセルアレイのカラムと前記冗長メモリセルアレイのカラムとを電気的に切り離すことを特徴とする請求項６記載の半導体記憶装置。
【請求項１４】
前記カラムアドレス信号を導く第１信号線と、前記ロウアドレス信号を導く第２信号線と、前記第１及び第２信号線の間に直列に接続される第１及び第２トランジスタとをさらに具備し、
前記カラムデコ−ダは、前記第１及び第２トランジスタの間に接続され、前記記憶部は、前記第２信号線に接続されることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記ロウアドレス信号が前記不良ロウを選択する場合に、前記第１トランジスタは、オン状態、前記第２トランジスタは、オフ状態となり、前記カラムアドレス信号が前記カラムデコーダに導かれることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
前記冗長回路は、
前記メインメモリセルアレイの不良ロウ及び不良カラムを記憶するための記憶部を有し、
前記カラムアドレス信号が前記不良カラムを選択する場合及びロウアドレス信号が前記不良ロウを選択する場合に、それぞれ、前記メインメモリセルアレイのカラムと前記冗長メモリセルアレイのカラムとを電気的に切り離すことを特徴とする請求項６記載の半導体記憶装置。
【請求項１７】
前記カラムアドレス信号を導く第１信号線と、前記ロウアドレス信号を導く第２信号線と、前記第１及び第２信号線の間に直列に接続される第１、第２及び第３トランジスタとをさらに具備し、
前記カラムデコ−ダは、前記第２及び第３トランジスタの間に接続され、前記記憶部は、前記第１及び第２トランジスタの間に接続されることを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記カラムアドレス信号が前記不良カラムを選択する場合に、前記第１及び第３トランジスタは、オン状態、前記第２トランジスタは、オフ状態となり、前記ロウアドレス信号が前記カラムデコーダに導かれることを特徴とする請求項１７記載の半導体記憶装置。
【請求項１９】
前記第１トランジスタがオフ状態、前記第２及び第３トランジスタがオン状態となることにより、前記ロウアドレス信号が前記記憶部に導かれ、かつ、
前記ロウアドレス信号が前記不良ロウを選択する場合に、前記第１及び第２トランジスタは、オン状態、前記第３トランジスタは、オフ状態となり、前記カラムアドレス信号が前記カラムデコーダに導かれることを特徴とする請求項１７記載の半導体記憶装置。
【請求項２０】
前記メインメモリセルアレイから前記冗長メモリセルアレイにわたって延びる第１及び第２カラム線と、前記メインメモリセルアレイから前記冗長メモリセルアレイにわたって延び、前記第１及び第２カラム線の間に配置されるビット線と、前記第１カラム線と前記ビット線の間及び前記第２カラム線と前記ビット線の間にそれぞれ接続されるメインセルと、前記第１カラム線と前記第２カラム線の間に接続される冗長セルとをさらに具備することを特徴とする請求項１又は３記載の半導体記憶装置。
【請求項２１】
前記第１及び第２カラム線のうちの１つと前記ビット線との間に接続されるセンスアンプと、前記第１及び第２カラム線の電位を決定するバイアス回路とをさらに具備することを特徴とする請求項２０記載の半導体記憶装置。
【請求項２２】
前記メインセルのデ−タを読み出す場合には、前記バイアス回路は、前記第１及び第２カラム線のうちの１つを接地電位にし、前記第１及び第２カラム線のうちの他の１つをバイアス電位にし、前記冗長セルのデ−タを読み出す場合には、前記バイアス回路は、前記第１及び第２カラム線のうちの１つを接地電位にし、前記第１及び第２カラム線のうちの他の１つをセンスアンプに接続することを特徴とする請求項２１記載の半導体記憶装置。
【請求項２３】
前記第１及び第２カラム線に所定電位を与えて前記冗長セルにデ−タを書き込むための書き込み回路をさらに具備し、
前記書き込み回路が前記冗長セルにデ−タを書き込んでいる間に、前記冗長回路は、前記メインメモリセルアレイのカラムと前記冗長メモリセルアレイのカラムとを電気的に切断することを特徴とする請求項２０記載の半導体記憶装置。
【請求項２４】
前記所定電位が印加される第１パッドと、電源電位が印加される第２パッドとをさらに具備し、前記冗長セルにデ−タを書き込んだ後、前記第１及び前記第２パッドには、共に、前記電源電位が印加されることを特徴とする請求項２３記載の半導体記憶装置。
【請求項２５】
前記冗長メモリセルアレイ内を通過するビット線又はカラム線の本数が、前記メインメモリセルアレイ内を通過するビット線又はカラム線の本数よりも少なくなるように、前記冗長メモリセルアレイと前記メインメモリセルアレイとの間にデコ−ダを配置したことを特徴とする請求項１又は３記載の半導体記憶装置。
【請求項２６】
メインメモリセルアレイと、第１アドレス信号に基づいて前記メインメモリセルアレイの行を選択する第１デコ−ダと、第２アドレス信号に基づいて前記メインメモリセルアレイの列を選択する第２デコ−ダと、前記メインメモリセルアレイの行に平行に配置される冗長行を有する冗長メモリセルアレイと、前記第２アドレス信号により選択される前記メインメモリセルアレイの列が不良列である場合に、前記第２アドレス信号に基づいて前記冗長メモリセルアレイの前記冗長行を選択する冗長回路とを具備することを特徴とする半導体記憶装置。
【請求項２７】
前記冗長回路は、前記第２アドレス信号により選択される前記メインメモリセルアレイの列が不良列である場合に、前記第１アドレス信号に基づいて前記冗長メモリセルアレイの列を選択することを特徴とする請求項２６記載の半導体記憶装置。
【請求項２８】
前記メインメモリセルアレイは、ｎ行（ｎは、複数）とｎ列を有し、前記冗長メモリセルアレイは、ｎ列を有することを特徴とする請求項２６記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスクＲＯＭなどの半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、マスクＲＯＭにおいて、不良メモリセルを救済するための冗長メモリセルは、ヒュ−ズにより構成されている。このヒュ−ズは、ポリシリコンから構成されている。そして、デ−タの記憶は、ヒュ−ズを切断するか又はしないかにより行われている。
【０００３】
しかし、ヒュ−ズから構成される冗長メモリセルは、ＭＯＳトランジスタから構成されるメインメモリセルに比べて、半導体チップ上において大きな面積を占有する。また、ヒュ−ズを切断するために、当該ヒュ−ズに高電圧を印加しなければならない。
【０００４】
従って、図４６に示すように、従来のマスクＲＯＭのフロアプランは、メインメモリセルアレイ１と冗長メモリセルアレイ２が離れた箇所に配置されるように設定されている。
【０００５】
このため、アドレスをデコ−ドし、冗長メモリセルを選択するための冗長デコ−ダ３が新たに必要になると共に、冗長メモリセルから出力されるデ−タをセンスアンプ４に導くためのバス線５が新たに必要になる。
【０００６】
即ち、従来のマスクＲＯＭは、冗長メモリセルにヒュ−ズを用いているため、半導体チップの面積が大きくなる欠点がある。
【０００７】
【発明が解決しようとする課題】
このように、従来は、マスクＲＯＭにおいて、冗長メモリセルにヒュ−ズを用い、また、冗長メモリセルアレイがメインセルアレイから離れた箇所に配置されているため、チップ面積を大きくする欠点があった。
【０００８】
本発明は、上記欠点を解決すべくなされたもので、その目的は、マスクＲＯＭなどの半導体記憶装置において、チップ面積を縮小し得る冗長メモリセルの構造、チップ上のフロアプラン、冗長回路やデコ−ダなどの回路構成、及びパタ−ンレイアウトを提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、メインメモリセルアレイと、第１入力信号に基づいて前記メインメモリセルアレイのロウを選択するロウデコ−ダと、前記メインメモリセルアレイのカラム方向の一端に近接して配置され、前記メインメモリセルアレイとビット線又はカラム線を共通にする冗長メモリセルアレイと、前記メインメモリセルアレイと前記冗長メモリセルアレイの間に配置される切り離し回路と、前記冗長メモリセルアレイに隣接して配置され、第２入力信号に基づいて前記メインメモリセルアレイのカラムを選択すると共に前記第１又は前記第２入力信号に基づいて前記冗長メモリセルアレイのカラムを選択するカラムデコ−ダと、前記第１又は第２入力信号に基づいて前記冗長メモリセルアレイのロウを選択すると共に前記切り離し回路により前記メインメモリセルアレイと前記冗長メモリセルアレイとの間で前記ビット線又は前記カラム線を切断する冗長回路とを備えている。
【００１０】
前記メインメモリセルアレイは、読み出し動作のみ可能なマスクＲＯＭから構成され、前記冗長メモリセルアレイは、一層ＰＲＯＭから構成されている。
【００１１】
前記冗長メモリセルアレイにおいて、カラム方向に隣接する２つのメモリセルは、ソ−ス・ドレイン領域を共有している。
【００１２】
前記冗長メモリセルアレイのロウ方向の大きさは、前記メインメモリセルアレイのロウ方向の大きさの整数倍である。
【００１３】
ここで、ロウ方向とは、ワ−ド線に平行な方向のことをいい、カラム方向とは、カラム線又はビット線に平行な方向のことをいう。
【００１４】
前記冗長回路は、前記メインメモリセルアレイの不良メモリセルを有するロウアドレスを記憶するための記憶部を有し、前記記憶部に記憶されたロウアドレスと前記第１入力信号により選択されるロウアドレスが一致する場合に、前記切り離し回路により前記ビット線又は前記カラム線を切断し、前記冗長メモリセルアレイのロウを選択する。
【００１５】
前記冗長回路は、前記メインメモリセルアレイの不良メモリセルを有するカラムアドレスを記憶するための記憶部を有し、前記記憶部に記憶されたカラムアドレスと前記第２入力信号により選択されるカラムアドレスが一致する場合に、前記切り離し回路により前記ビット線又は前記カラム線を切断し、前記冗長メモリセルアレイのロウを選択し、前記第１入力信号を前記カラムデコ−ダに導き、前記第１入力信号に基づいて前記冗長メモリセルアレイのカラムを選択する。
【００１６】
前記第１入力信号を導く信号線と前記第２入力信号を導く信号線は、第１及び第２トランジスタ群を介して互いに接続され、前記カラムデコ−ダは、前記第１及び第２トランジスタ群の間の信号線に接続され、前記第１及び第２トランジスタ群のオン及びオフを制御することにより前記第１又は第２入力信号を前記カラムデコ−ダに導く。
【００１７】
前記冗長回路は、前記メインメモリセルアレイの不良メモリセルを有するロウアドレス又はカラムアドレスを記憶するための記憶部を有し、前記記憶部に記憶されたロウアドレス又はカラムアドレスと前記第１又は第２入力信号により選択されるロウアドレス又はカラムアドレスが一致する場合に、前記切り離し回路により前記ビット線又は前記カラム線を切断し、前記冗長メモリセルアレイのロウを選択し、前記第１又は第２入力信号を前記カラムデコ−ダに導き、前記第１又は第２入力信号に基づいて前記冗長メモリセルアレイのカラムを選択する。
【００１８】
前記第１入力信号を導く信号線と前記第２入力信号を導く信号線は、第１及び第２及び第３トランジスタ群を介して互いに接続され、前記カラムデコ−ダは、前記第１及び第２トランジスタ群の間の信号線に接続され、前記切り離し回路及び前記冗長メモリセルアレイのロウを選択する選択回路は、前記第２及び第３トランジスタ群の間の信号線に接続され、前記第１及び第２及び第３トランジスタ群のオン及びオフを制御することにより、前記第１又は第２入力信号を前記カラムデコ−ダに導き、前記第１又は第２入力信号を前記選択回路に導く。
【００１９】
前記半導体記憶装置は、交互に配置されたビット線とカラム線を有し、前記メインメモリセルアレイは、ビット線とカラム線の間に接続されたメモリセルから構成され、前記冗長メモリセルアレイは、カラム線とカラム線の間に接続されたメモリセルから構成され、前記ビット線及び所定のカラム線は、センスアンプに接続され、前記カラム線は、各々のカラム線に所定の電位を与えるバイアス回路に接続されている。
【００２０】
なお、前記冗長メモリセルアレイのメモリセルは、ビット線とビット線の間に接続するように構成してもよい。
【００２１】
前記メインメモリセルアレイのメモリセルのデ−タを読み出す際には、前記バイアス回路は、前記カラム線に接地電位及びバイアス電位を交互に印加し、前記冗長メモリセルアレイのメモリセルのデ−タを読み出す際には、前記バイアス回路は、前記カラム線に１本おきに接地電位を印加し、接地電位が印加されないカラム線をセンスアンプに接続する。
【００２２】
前記カラム線に所定電位を与えて前記冗長メモリセルアレイのメモリセルにデ−タを書き込むための書き込み回路をさらに備え、前記書き込み回路が前記冗長メモリセルアレイのメモリセルにデ−タを書き込んでいる際に、前記冗長回路は、前記切り離し回路により前記ビット線又は前記カラム線を切断する。
【００２３】
前記冗長メモリセルアレイのメモリセルにデ−タを書き込むために与える電位を印加するための１つ以上の第１パッドと、半導体記憶装置を動作させるための電源電位を印加するための１つ以上の第２パッドとを備え、前記冗長メモリセルアレイのメモリセルにデ−タを書き込んだ後には、前記第１パッド及び前記第２パッドに、共に前記電源電位が印加される。
【００２４】
前記冗長メモリセルアレイ内を通過するビット線又はカラム線の本数が、前記メインメモリセルアレイ内を通過するビット線又はカラム線の本数よりも少なくなるように、前記冗長メモリセルアレイと前記メインメモリセルアレイとの間にデコ−ダが配置されている。
【００２５】
本発明の半導体記憶装置は、メインメモリセルアレイと、第１入力信号に基づいて前記メインメモリセルアレイのロウを選択するロウデコ−ダと、第２入力信号に基づいて前記メインメモリセルアレイのカラムを選択するカラムデコ−ダと、冗長メモリセルアレイと、前記第１及び第２入力信号の少なくとも１つの信号に基づいて前記冗長メモリセルアレイのロウを選択する冗長回路と、前記第１又は第２入力信号に基づいて前記冗長メモリセルアレイのカラムを選択するカラムデコ−ダとを備えている。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体記憶装置について詳細に説明する。
【００２７】
［Ａ］  以下の実施の形態は、主として冗長メモリセルの構造、チップ上のフロアプラン、回路構成及びパタ−ンレイアウトに関する。
【００２８】
図１は、本発明の実施の形態に関わる半導体記憶装置のフロアプランを示している。
【００２９】
ロウデコ−ダ１０は、２つのメインメモリセルアレイ１１Ａ，１１Ｂの間に配置されている。即ち、２つのメインメモリセルアレイ１１Ａ，１１Ｂは、１つのロウデコ−ダ１０を共有している。
【００３０】
メインメモリセルアレイ１１Ａと冗長メモリセルアレイ１２Ａの間には、切り離し回路１３Ａが配置されている。切り離し回路１３Ａは、メインメモリセルアレイ１１Ａと冗長メモリセルアレイ１２Ａを電気的に接続したり又は切断したりするものである。切り離し回路１３Ａの具体的構成や動作については、後に詳述する。
【００３１】
同様に、メインメモリセルアレイ１１Ｂと冗長メモリセルアレイ１２Ｂの間には、切り離し回路１３Ｂが配置されている。切り離し回路１３Ｂは、メインメモリセルアレイ１１Ｂと冗長メモリセルアレイ１２Ｂを電気的に接続したり又は切断したりするものである。切り離し回路１３Ｂの具体的構成や動作については、後に詳述する。
【００３２】
メインメモリセルアレイ１１Ａ，１１Ｂのロウ方向の幅と冗長メモリセルアレイ１２Ａ，１２Ｂのロウ方向の幅は、互いに等しくなるように設定されている。
【００３３】
ここで、以下の全ての説明において、ロウ方向及びカラム方向を以下のように定義することにする。即ち、ロウ方向とは、メインメモリセルアレイのワ−ド線（又は冗長メモリセルアレイのコントロ−ルゲ−ト）に平行な方向のこととし、カラム方向とは、メインメモリセルアレイ及び冗長メモリセルアレイのカラム線又はビット線に平行な方向のこととする。
【００３４】
冗長回路１４は、冗長メモリセルアレイ１２Ａ及び切り離し回路１３Ａと、冗長メモリセルアレイ１２Ｂ及び切り離し回路１３Ｂとの間に配置されている。冗長回路１４は、不良メモリセルを冗長メモリセルに置き換え、かつ、その冗長メモリセルについて読み出し動作を行うものである。
【００３５】
カラムデコ−ダ１５Ａは、冗長メモリセルアレイ１２Ａに隣接して配置され、カラムデコ−ダ１５Ｂは、冗長メモリセルアレイ１２Ｂに隣接して配置されている。
【００３６】
センスアンプ１６Ａは、カラムデコ−ダ１５Ａに隣接して配置され、センスアンプ１６Ｂは、カラムデコ−ダ１５Ｂに隣接して配置されている。バイアス回路１７Ａは、メインメモリセルアレイ１１Ａに隣接して配置され、バイアス回路１７Ｂは、メインメモリセルアレイ１１Ｂに隣接して配置されている。
【００３７】
パッド１８Ａ，１８Ｂは、半導体チップ１９の互いに対向する２つの縁部にそれぞれ配置されている。
【００３８】
上記フロアプランに示す各ブロックの配置において、メインメモリセルアレイ１１Ａ、冗長メモリセルアレイ１２Ａ、切り離し回路１３Ａ、カラムデコ−ダ１５Ａ、センスアンプ１６Ａ及びバイアス回路１７Ａには、複数のビット線（又はカラム線）が共通に接続されている。
【００３９】
同様に、メインメモリセルアレイ１１Ｂ、冗長メモリセルアレイ１２Ｂ、切り離し回路１３Ｂ、カラムデコ−ダ１５Ｂ、センスアンプ１６Ｂ及びバイアス回路１７Ｂには、複数のビット線（又はカラム線）が共通に接続されている。
【００４０】
このような配置によれば、冗長メモリセルアレイ１２Ａ，１２Ｂをメインメモリセルアレイ１１Ａ，１１Ｂに接近させて配置し、かつ、メインメモリセルアレイ１１Ａ，１１Ｂのロウ方向の幅と冗長メモリセルアレイ１２Ａ，１２Ｂのロウ方向の幅を等しくしている。
【００４１】
従って、カラムデコ−ダ１５Ａを冗長メモリセルアレイ１２Ａに隣接して配置すれば、カラムデコ−ダ１５Ａをメインメモリセルアレイ１１Ａと冗長メモリセルアレイ１２Ａに共通に使用することができ、冗長メモリセルアレイ１２Ａに専用のカラムデコ−ダが不要になる。
【００４２】
同様に、カラムデコ−ダ１５Ｂを冗長メモリセルアレイ１２Ｂに隣接して配置すれば、カラムデコ−ダ１５Ｂをメインメモリセルアレイ１１Ｂと冗長メモリセルアレイ１２Ｂに共通に使用することができ、冗長メモリセルアレイ１２Ｂに専用のカラムデコ−ダが不要になる。
【００４３】
また、メインメモリセルアレイ１１Ａ、冗長メモリセルアレイ１２Ａ、切り離し回路１３Ａ、カラムデコ−ダ１５Ａ、センスアンプ１６Ａ及びバイアス回路１７Ａには、複数のビット線（又はカラム線）が共通に接続されているため、冗長メモリセルアレイ１２Ａのメモリセルのデ−タをセンスアンプに導くための新たなバスも不良である。
【００４４】
同様に、メインメモリセルアレイ１１Ｂ、冗長メモリセルアレイ１２Ｂ、切り離し回路１３Ｂ、カラムデコ−ダ１５Ｂ、センスアンプ１６Ｂ及びバイアス回路１７Ｂには、複数のビット線（又はカラム線）が共通に接続されているため、冗長メモリセルアレイ１２Ｂのメモリセルのデ−タをセンスアンプに導くための新たなバスも不良である。
【００４５】
このように、本発明のフロアプランによれば、半導体チップの縮小化に貢献することができる。
【００４６】
図２は、本発明の実施の形態に関わる半導体記憶装置の一部を示す平面図である。
【００４７】
なお、図２において、斜線部は、一般的にＳＤＧ（ソ−ス、ゲ−ト、ドレイン）領域と呼ばれる。このＳＤＧ領域に、マスクＲＯＭセルの仮想グランド、カラム線としての埋め込みｎ＋  領域を形成することで、冗長メモリセルアレイのワ−ド線（コントロ−ルゲ−ト）及びソ−ス・ドレイン領域を形成する。
【００４８】
図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図であり、図４は、図２のＩＶ−ＩＶ線に沿う断面図である。なお、図５は、一層ＰＲＯＭの等価回路図を示している。
【００４９】
この発明は、例えば図１の半導体記憶装置（特に、マスクＲＯＭ）の冗長メモリセルにいわゆる一層ＰＲＯＭを用いたものである。
【００５０】
半導体基板２０上には、フィ−ルド酸化膜２１が形成されている。半導体基板２０中には、ロウ方向に伸びる複数のワ−ド線（コントロ−ルゲ−ト）２２が形成されている。ワ−ド線２２は、拡散層から構成され、一定間隔で規則的に配置されている。
【００５１】
ワ−ド線２２上には、複数のフロ−ティングゲ−ト２３が配置されている。フロ−ティングゲ−ト２３は、不純物を含んだポリシリコンから構成され、Ｔ字形を有している。
【００５２】
フロ−ティングゲ−ト２３の一部の直下の半導体基板２０には、トランジスタのチャネルが形成される。当該チャネルの両端の半導体基板２０には、ソ−ス・ドレイン領域２４Ａ，２４Ｂが形成されている。ソ−ス・ドレイン領域２４Ａ，２４Ｂは、拡散層から構成されている。
【００５３】
ソ−ス・ドレイン領域２４Ａ，２４Ｂは、カラム方向に伸びる複数のビット線（又はカラム線）２５に接続されている。ビット線（カラム線）２５は、アルミニウムから構成され、メインメモリセルにも接続されている。
【００５４】
なお、互いに隣接する一層ＰＲＯＭ（冗長メモリセル）Ｍ１，Ｍ２は、ソ−ス・ドレイン領域２４Ａ，２４Ｂを共有している。
【００５５】
上記一層ＰＲＯＭを冗長メモリセルに用いた半導体記憶装置において、特に、メインメモリセルがＭＯＳトランジスタから構成されるマスクＲＯＭの場合には、メインメモリセルのビット線（又はカラム線）と冗長メモリセルのビット線（又はカラム線）を共通にすることができるため、メインメモリセルのカラムデコ−ダと冗長メモリセルのカラムデコ−ダも共通にすることができる。
【００５６】
従って、冗長メモリセルアレイに専用のカラムデコ−ダが不要であり、半導体チップの面積を小さくすることができる。
【００５７】
また、メインメモリセルのゲ−トと冗長メモリセルのフロ−ティングゲ−トは、一層目のポリシリコンにより同時に形成することができるため、製造工程数の増加もなく、コストの上昇もない。
【００５８】
図６は、本発明の半導体記憶装置のロウデコ−ダを示す回路図である。
【００５９】
例えば、８本のＰＨＷＡ群から１本を選択し、選択された１本のＰＨＷＡに高電位ＶＤＤを与え、残りの７本のＰＨＷＡに低電位ＶＳＳを与える。ここで、８本のＰＨＷＢ群から１本を選択し、選択された１本のＰＨＷＢに低電位ＶＳＳを与えると、ＭＯＳトランジスタＡ，Ｂがオン状態になり、ノ−ドＤの電位が“Ｈ”レベルになって所定のワ−ド線の電位が“Ｈ”レベルになる。
【００６０】
ＭＯＳトランジスタＡ及びＭＯＳトランジスタＢのいずれか１つがオフ状態である場合には、ノ−ドＤは、抵抗Ｅを介して接地点に接続され、当該ノ−ドＤに接続されるワ−ド線の電位は、“Ｌ”レベルになる。
【００６１】
また、ＭＯＳトランジスタＡ及びＭＯＳトランジスタＢがオンで、ＰＨＷＡが“Ｌ”レベルのときも、ワ−ド線の電位は、“Ｌ”レベルになる。
【００６２】
なお、ＰＨＷＣ群及びＰＨＷＤ群は、複数のワ−ド線から１本のワ−ド線を選択するために用いられる。２６は、メインデコ−ダである。
【００６３】
図７は、本発明の半導体記憶装置の冗長回路を示す回路図である。
【００６４】
この発明は、メインメモリセルアレイの１本のワ−ド線に接続される全てのメモリセルを冗長メモリセルに置き換えるための冗長回路に関する。
【００６５】
まず、冗長メモリセルに置き換えるアドレスを記憶するための方法について述べる。アドレスパッドからアドレス信号が入力され、このアドレス信号は、アドレスデコ−ダにおいてデコ−ドされ、ＰＨＷＡ群などの信号が生成される。
【００６６】
ここで、本発明では、メインメモリセルアレイの１本のワ−ド線に接続される全てのメモリセルを冗長メモリセルに置き換えるため、カラムを指定するアドレス信号は、使用しない。
【００６７】
また、メインメモリセルアレイの１本のワ−ド線に接続される全てのメモリセルを置き換える冗長メモリセルアレイの１行を選択し、その１行を選択するアドレス信号を入力する。
【００６８】
これらメインメモリセルアレイのワ−ド線を選択するアドレス信号及び冗長メモリセルアレイのワ−ド線を選択するアドレス信号は、それぞれ冗長回路内に備えられた記憶部（例えば、冗長メモリセルと同様に一層ＰＲＯＭにより構成する）ＭＥに記憶される。
【００６９】
即ち、レベルシフタ回路Ｂ´は、例えば、記憶部ＭＥの所定の１本のビット線（メモリセルのドレイン）に書き込み電位ＶＰＰを供給する。また、レベルシフタ回路Ｃ´は、例えば、記憶部ＭＥの所定の１本のワ−ド線（メモリセルのコントロ−ルゲ−ト）に書き込み電位ＶＰＰを供給する。
【００７０】
ドレインに書き込み電位ＶＰＰが印加されているメモリセル群Ａ´のうち、コントロ−ルゲ−トにも書き込み電位ＶＰＰが印加されているメモリセルのフロ−ティングゲ−トには電子が注入され、当該メモリセルにデ−タ（アドレス信号）が書き込まれる。
【００７１】
次に、冗長メモリセルの選択方法及びデ−タ記憶方法について説明する。外部からアドレス信号が入力されると、このアドレス信号のアドレスが記憶部ＭＥに記憶されたアドレスと一致するか否かが判定される。アドレス信号のアドレスと記憶部ＭＥに記憶されたアドレスが一致すると、ノ−ドＤの電位が“Ｈ”レベルになる。
【００７２】
また、ノ−ドＥの電位も“Ｈ”レベルとなり、レベルシフタ回路Ｌは、書き込み電位ＶＰＰを出力する。また、カラムデコ−ダＣＤＥにより、冗長メモリセルアレイの複数のワ−ド線のうちの１本が選択される。
【００７３】
従って、冗長メモリセルアレイの選択された１本のワ−ド線には、書き込み電位ＶＰＰが印加される。
【００７４】
なお、冗長メモリセルのロウ方向の大きさがメインメモリセルのロウ方向の大きさの２ｎ  倍である場合において、メインメモリセルアレイの１本のワ−ド線に接続される全てのメモリセルを救済するときは、冗長メモリセルアレイの２ｎ  本の行が必要になる。
【００７５】
このような場合には、カラムデコ−ダＣＤＥにより、冗長メモリセルアレイの２ｎ  本のワ−ド線を選択する。
【００７６】
また、図８に示すように、冗長メモリセルアレイの所定のビット線（又はカラム線）には、カラムデコ−ダＣＤＥ´を介して所定の電位が印加され、冗長メモリセルにデ−タが記憶される。
【００７７】
次に、冗長メモリセルからデ−タを読み出す方法について説明する。外部からアドレス信号が入力されると、アドレスデコ−ダによりアドレス信号がデコ−ドされ、ＰＨＷＡなどが生成される。
【００７８】
例えば、８本のＰＨＷＡのうちの１本が選択されると、その選択された１本のＰＨＷＡの電位（ノ−ドＧ）は、“Ｈ”レベルになる。ここで、レベルシフタ回路Ｃ´の電源電位は、冗長メモリセルへのデ−タの書き込み段階では、書き込み電位ＶＰＰであるが、その後は、通常の電位ＶＤＤとなる。
【００７９】
従って、トランジスタＩのワ−ド線の電位は“Ｈ”レベルとなり、このトランジスタＩにデ−タが書き込まれている場合（フロ−ティングゲ−トに電子が注入されている場合）には、このトランジスタＩに電流は流れないが、トランジスタＩにデ−タが書き込まれていない場合（フロ−ティングゲ−トに電子が注入されていない場合）には、このトランジスタＩに電流が流れる。
【００８０】
同様に、ＰＨＷＢ群及びメインアドレスを選ぶ信号のうち選択された信号線に接続されるＡ´群のトランジスタの全てに書き込みが行われていると、Ａ´群のトランジスタの全てに電流が流れず、ノ−ドＤは、“Ｈ”レベルになる。
【００８１】
しかし、Ａ´群のトランジスタの少なくとも１つについて、デ−タの書き込みが行われていないものが存在するときは、そのトランジスタに電流が流れるため、ノ−ドＤは、“Ｌ”レベルになる。
【００８２】
冗長メモリセルのデ−タを読み出す際には、ノ−ドＪを“Ｈ”レベルとし、例えば、切り離し回路によってメインメモリセルアレイをセンスアンプから切断し、メインメモリセルアレイからのデ−タが出力されないようにする。
【００８３】
図９及び図１０は、本発明の半導体記憶装置のメモリセルアレイ部の構成を示すものである。
【００８４】
なお、図９は、メインメモリセルアレイ、冗長メモリセルアレイ及び切り離し回路の接続関係を示す回路図を示し、図１０は、メインメモリセルアレイ、冗長メモリセルアレイ及び切り離し回路の配置関係を示すパタ−ンレイアウトを示すものである。
【００８５】
冗長メモリセルのロウ方向の大きさは、メインメモリセルのロウ方向の大きさの８倍に設定されているため、例えば、メインメモリセルアレイのカラムを６４列、冗長メモリセルアレイのカラムを８列にすれば、メインメモリセルアレイのロウ方向の幅と冗長メモリセルアレイのロウ方向の幅は、等しくなる。
【００８６】
また、メインメモリセルアレイのカラム線と冗長メモリセルアレイのカラム線は、共通化されている。メインメモリセルアレイと冗長メモリセルアレイの間には、切り離し回路が配置されている。
【００８７】
この切り離し回路は、冗長メモリセルにデ−タを書き込む際に、書き込み電位ＶＰＰがメインメモリセルに印加されないようにする機能を有すると共に、冗長メモリセルからデ−タを読み出す際に、メインメモリセルアレイからのデ−タがセンスアンプに導かれないようにする機能を有する。
【００８８】
メインメモリセルのデ−タを読み出す際のカラムデコ−ダの動作について簡単に説明する。例えば、図８の信号線Ｋを選択すると、１つのビット線Ｂ１がセンスアンプ３１に接続され、その両側に配置されている２つのカラム線Ｃ１，Ｃ２の一方がバイアス回路３２に接続され、他方が接地点に接続される。
【００８９】
なお、冗長メモリセルアレイのデ−タを読み出す際には、例えばカラム線Ｃ１又はセンスアンプカラム線Ｃ２がＶＳＳに繋がるため、カラム線Ｃ１とセンスアンプカラム線Ｃ２の間に接続された冗長メモリセルのデ−タが読み出される。
【００９０】
［Ｂ］  以下の実施の形態は、ロウ方向にのみ設けた冗長メモリセルで、メインメモリセルのロウ方向及びカラム方向の救済を達成するものに関する。
【００９１】
図１１は、本発明の半導体記憶装置の回路構成を示すものである。
【００９２】
この発明は、メインメモリセルアレイのカラム方向（又はロウ方向）の一端部にのみ設けられた冗長メモリセルアレイにより、メインメモリセルアレイのロウ方向のメモリセルの救済とカラム方向のメモリセルの救済を行い得るようにしたものである。
【００９３】
以下の説明では、簡単のため、メインメモリセルアレイは、４つのロウと４つのカラムを有し、冗長メモリセルアレイは、メインメモリセルアレイのカラム方向の一端部のみに形成されているものと仮定する。
【００９４】
４本のカラム線ＣＯＬ１〜ＣＯＬ４は、メインメモリセルアレイ４１内、切り離し回路４２内、冗長メモリセルアレイ４３内、及びカラムデコ−ダ４４内にそれぞれ配置されている。
【００９５】
メインメモリセルアレイ４１は、４×４の行列状に配置された閾値の異なるＭＯＳトランジスタから構成されている。切り離し回路４２は、ＭＯＳトランジスタから構成されている。冗長メモリセルアレイ４３は、４×１の行列状に配置された閾値の異なる一層ＰＲＯＭから構成されている。カラムデコ−ダ４４は、４本のカラム線ＣＯＬ１〜ＣＯＬ４のうちの選択された１本をセンスアンプ４５に接続する。
【００９６】
メインメモリセルアレイ４１の４本のワ−ド線ＷＬ１〜ＷＬ４は、ロウデコ−ダ４６に接続されている。ロウデコ−ダ４６は、例えば、ＮＡＮＤ回路とインバ−タ回路が直列接続されたものから構成することができる。ロウデコ−ダ４６には、例えば、ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２が入力される。ロウデコ−ダ４６は、出力信号φＡ１，φＡ２，φＢ１，φＢ２に基づいて１本のワ−ド線を選択し、その選択された１本のワ−ド線に高電位ＶＤＤを与える。
【００９７】
ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２は、ロウアドレス記憶回路４７にも入力される。
【００９８】
メインメモリセルアレイ４１に不良メモリセルが存在する場合において、ロウアドレス記憶回路４７には、不良メモリセルが存在する行（ワ−ド線）を選択するロウアドレスが記憶されている。
【００９９】
ここで、不良メモリセルが存在する行（ワ−ド線）を選択する出力信号φＡ１，φＡ２，φＢ１，φＢ２（ロウアドレス）が供給された場合には、ロウアドレス記憶回路４７は、“Ｌ”レベルの出力信号を出力する。
【０１００】
従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１０１】
なお、ロウ方向のメモリセルの救済を行うときは、トランジスタ群Ａは、オフ状態であり、トランジスタ群Ｂは、オン状態に設定される。
【０１０２】
メインメモリセルアレイ４１に不良メモリセルが存在する場合において、ロウ方向のメモリセルの救済を行うときは、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２は、カラムデコ−ダ４４に供給されるが、カラム方向のメモリセルの救済を行うときは、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２は、カラムアドレス記憶回路４８にのみ供給される。
【０１０３】
カラムアドレス記憶回路４８には、不良メモリセルが存在する列（カラム線）を選択するカラムアドレスが記憶されている。
【０１０４】
ここで、不良メモリセルが存在する列（カラム線）を選択する出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２（カラムアドレス）が供給された場合には、カラムアドレス記憶回路４８は、“Ｌ”レベルの出力信号を出力する。
【０１０５】
従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１０６】
なお、カラム方向のメモリセルの救済を行うときは、トランジスタ群Ａは、オン状態であり、トランジスタ群Ｂは、オフ状態に設定される。
【０１０７】
次に、上述の半導体記憶装置の動作について説明する。
【０１０８】
まず、ロウ方向のメモリセルの救済について考える。今、ワ−ド線ＷＬ２に接続されている４つのメモリセル１〜４を冗長メモリセルに置き換えたと仮定する。この場合において、ロウアドレス記憶回路４７には、ワ−ド線ＷＬ２を選択する出力信号φＡ１，φＡ２，φＢ１，φＢ２のデ−タが記憶される。また、トランジスタ群Ａは、オン状態に設定され、トランジスタ群Ｂは、オフ状態に設定されている。
【０１０９】
ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２が供給されると、ロウアドレス記憶回路４７は、出力信号φＡ１，φＡ２，φＢ１，φＢ２がワ−ド線ＷＬ２を選択するものであるか否かを判断する。
【０１１０】
出力信号φＡ１，φＡ２，φＢ１，φＢ２がワ−ド線ＷＬ２を選択するものである場合、ロウアドレス記憶回路４７は、“Ｌ”レベルの出力信号を出力する。従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１１１】
従って、ロウデコ−ダ４６によりワ−ド線ＷＬ２が選択され、カラム線ＣＯＬ１〜ＣＯＬ４にメモリセル１〜４のデ−タが出力されるが、切り離し回路４２によりカラム線ＣＯＬ１〜ＣＯＬ４が切断されているため、このデ−タがセンスアンプ４５に導かれることはない。
【０１１２】
一方、冗長メモリセルアレイのワ−ド線（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コントロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力される。
【０１１３】
また、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２がカラムデコ−ダ４４に入力され、１本のカラム線のみがセンスアンプ４５に接続される。従って、選択されたカラムのデ−タのみがセンスアンプ４５により増幅され、外部に出力される。
【０１１４】
次に、カラム方向のメモリセルの救済について考える。今、カラム線ＣＯＬ２に接続されている４つのメモリセルＡ〜Ｄを冗長メモリセルに置き換えたと仮定する。この場合において、カラムアドレス記憶回路４８には、カラム線ＣＯＬ２を選択する出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２のデ−タが記憶される。また、トランジスタ群Ａは、オフ状態に設定され、トランジスタ群Ｂは、オン状態に設定されている。
【０１１５】
カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２が供給されると、カラムアドレス記憶回路４８は、出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２がカラム線ＣＯＬ２を選択するものであるか否かを判断する。
【０１１６】
出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２がカラム線ＣＯＬ２を選択するものである場合、カラムアドレス記憶回路４８は、“Ｌ”レベルの出力信号を出力する。従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１１７】
一方、冗長メモリセルアレイのワ−ド線（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コントロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力される。
【０１１８】
また、ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２がカラムデコ−ダ４４に入力され、１本のカラム線のみがセンスアンプ４５に接続される。従って、選択されたロウのデ−タのみがセンスアンプ４５により増幅され、外部に出力される。
【０１１９】
即ち、カラム方向のメモリセルの救済の場合には、まず、冗長メモリセルからカラム方向の４つのデ−タを出力し、これをカラムデコ−ダ（ロウデコ−ダといった方が適切かも知れない）４４で１つのロウを決定している。
【０１２０】
次に、メインメモリセルアレイ４１に不良メモリセルが存在しない場合について説明する。
【０１２１】
この場合、ロウアドレス記憶回路４７にはロウアドレスデ−タが記憶されず、カラムアドレス記憶回路４８にはカラムアドレスデ−タが記憶されないため、ロウアドレス記憶回路４７及びカラムアドレス記憶回路４８の出力信号は、共に、常に“Ｈ”レベルとなる。
【０１２２】
従って、切り離し回路４２のＭＯＳトランジスタは、全てオン状態になっている。つまり、ロウデコ−ダ４６により選択されたワ−ド線に接続されるメモリセルのデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力され、これらのデ−タのうちカラムデコ−ダ４４により選択された１つのデ−タのみがセンスアンプ４５に導かれる。
【０１２３】
上記構成の半導体記憶装置によれば、ロウ方向のメモリセルの救済とカラム方向のメモリセルの救済を同時に達成する場合において、冗長メモリセルアレイは、メインメモリセルアレイのカラム方向の一端部のみ又はロウ方向の一端部のみに設ければ足り、カラム方向の端部とロウ方向の端部の双方に設ける必要がない。
【０１２４】
即ち、例えば、上記実施の形態の場合、ロウ方向のメモリセルを救済するときは、冗長メモリセルアレイからロウ方向のメモリセルのデ−タを読み出し、カラムデコ−ダによりカラムを選択することにより行うことができる。また、カラム方向のメモリセルを救済するときは、冗長メモリセルアレイからカラム方向のメモリセルのデ−タを読み出し、ロウプリデコ−ダの出力信号をカラムデコ−ダに入力してカラムデコ−ダによりロウを選択することにより行うことができる。
【０１２５】
従って、半導体チップの面積を増大させることなく、ロウ方向のメモリセルの救済とカラム方向のメモリセルの救済を同時に達成することができる。
【０１２６】
図１２は、本発明の半導体記憶装置の回路構成を示すものである。
【０１２７】
この発明は、上述の発明と同様に、メインメモリセルアレイのカラム方向（又はロウ方向）の一端部にのみ設けられた冗長メモリセルアレイにより、メインメモリセルアレイのロウ方向のメモリセルの救済とカラム方向のメモリセルの救済を行い得るようにしたものである。
【０１２８】
以下の説明では、簡単のため、メインメモリセルアレイは、４つのロウと４つのカラムを有し、冗長メモリセルアレイは、メインメモリセルアレイのカラム方向の一端部のみに形成されているものと仮定する。
【０１２９】
４本のカラム線ＣＯＬ１〜ＣＯＬ４は、メインメモリセルアレイ４１内、切り離し回路４２内、冗長メモリセルアレイ４３内、及びカラムデコ−ダ４４内にそれぞれ配置されている。
【０１３０】
メインメモリセルアレイ４１は、４×４の行列状に配置された閾値の異なるＭＯＳトランジスタから構成されている。切り離し回路４２は、ＭＯＳトランジスタから構成されている。冗長メモリセルアレイ４３は、４×１の行列状に配置された閾値の異なる一層ＰＲＯＭから構成されている。カラムデコ−ダ４４は、４本のカラム線ＣＯＬ１〜ＣＯＬ４のうちの選択された１本をセンスアンプ４５に接続する。
【０１３１】
メインメモリセルアレイ４１の４本のワ−ド線ＷＬ１〜ＷＬ４は、ロウデコ−ダ４６に接続されている。ロウデコ−ダ４６は、例えば、ＮＡＮＤ回路とインバ−タ回路が直列接続されたものから構成することができる。ロウデコ−ダ４６には、例えば、ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２が入力される。ロウデコ−ダ４６は、出力信号φＡ１，φＡ２，φＢ１，φＢ２に基づいて１本のワ−ド線を選択し、その選択された１本のワ−ド線に高電位ＶＤＤを与える。
【０１３２】
ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２は、トランジスタ群Ａ，Ｂを介してアドレス記憶回路４９にも入力される。
【０１３３】
メインメモリセルアレイ４１に不良メモリセルが存在する場合において、ロウ方向の救済を行う場合には、アドレス記憶回路４９には、不良メモリセルが存在する行（ワ−ド線）を選択するロウアドレスが記憶されている。
【０１３４】
ここで、不良メモリセルが存在する行（ワ−ド線）を選択する出力信号φＡ１，φＡ２，φＢ１，φＢ２（ロウアドレス）が供給された場合には、アドレス記憶回路４９は、“Ｌ”レベルの出力信号を出力する。
【０１３５】
従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１３６】
メインメモリセルアレイ４１に不良メモリセルが存在する場合において、ロウ方向のメモリセルの救済を行うときは、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２は、カラムデコ−ダ４４に供給されるが、カラム方向のメモリセルの救済を行うときは、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２は、アドレス記憶回路４９ににみ供給される。
【０１３７】
メインメモリセルアレイ４１に不良メモリセルが存在する場合において、カラム方向の救済を行う場合には、アドレス記憶回路４９には、不良メモリセルが存在する列（カラム線）を選択するカラムアドレスが記憶されている。
【０１３８】
ここで、不良メモリセルが存在する列（カラム線）を選択する出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２（カラムアドレス）が供給された場合には、アドレス記憶回路４９は、“Ｌ”レベルの出力信号を出力する。
【０１３９】
従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１４０】
即ち、この発明は、上述の発明と比べると、冗長メモリセルを選択するためのロウアドレス記憶回路とカラムアドレス記憶回路を一つにまとめて、アドレス記憶回路とした点が相違している。
【０１４１】
次に、上述の半導体記憶装置の動作について説明する。
【０１４２】
まず、ロウ方向のメモリセルの救済について考える。今、ワ−ド線ＷＬ２に接続されている４つのメモリセル１〜４を冗長メモリセルに置き換えたと仮定する。この場合において、アドレス記憶回路４９には、ワ−ド線ＷＬ２を選択する出力信号φＡ１，φＡ２，φＢ１，φＢ２のデ−タが記憶される。
【０１４３】
また、下記の表１に示すように、トランジスタ群Ａ，Ｂは、オン状態に設定され、トランジスタ群Ｃは、オフ状態に設定されている。
【０１４４】
ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２が供給されると、アドレス記憶回路４９は、出力信号φＡ１，φＡ２，φＢ１，φＢ２がワ−ド線ＷＬ２を選択するものであるか否かを判断する。
【０１４５】
出力信号φＡ１，φＡ２，φＢ１，φＢ２がワ−ド線ＷＬ２を選択するものである場合、アドレス記憶回路４９は、“Ｌ”レベルの出力信号を出力する。従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１４６】
従って、ロウデコ−ダ４６によりワ−ド線ＷＬ２が選択され、カラム線ＣＯＬ１〜ＣＯＬ４にメモリセル１〜４のデ−タが出力されるが、切り離し回路４２によりカラム線ＣＯＬ１〜ＣＯＬ４が切断されているため、このデ−タがセンスアンプ４５に導かれることはない。
【０１４７】
一方、冗長メモリセルアレイのワ−ド線（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コントロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力される。
【０１４８】
この後、表１に示すように、トランジスタ群Ｂ，Ｃがオン状態となり、トランジスタ群Ａがオフ状態となる。
【０１４９】
また、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２がカラムデコ−ダ４４に入力され、１本のカラム線のみがセンスアンプ４５に接続される。従って、選択されたカラムのデ−タのみがセンスアンプ４５により増幅され、外部に出力される。
【０１５０】
次に、カラム方向のメモリセルの救済について考える。今、カラム線ＣＯＬ２に接続されている４つのメモリセルＡ〜Ｄを冗長メモリセルに置き換えたと仮定する。この場合において、アドレス記憶回路４９には、カラム線ＣＯＬ２を選択する出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２のデ−タが記憶される。
【０１５１】
また、表１に示すように、トランジスタ群Ａ，Ｃは、オン状態に設定され、トランジスタ群Ｂは、オフ状態に設定されている。
【０１５２】
カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２が供給されると、アドレス記憶回路４９は、出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２がカラム線ＣＯＬ２を選択するものであるか否かを判断する。
【０１５３】
出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２がカラム線ＣＯＬ２を選択するものである場合、アドレス記憶回路４９は、“Ｌ”レベルの出力信号を出力する。従って、切り離し回路４２のＭＯＳトランジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメインメモリセルアレイ４１と冗長メモリセルアレイ４３の間で切断される。
【０１５４】
一方、冗長メモリセルアレイのワ−ド線（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コントロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力される。
【０１５５】
また、ロウプリデコ−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２がカラムデコ−ダ４４に入力され、１本のカラム線のみがセンスアンプ４５に接続される。従って、選択されたロウのデ−タのみがセンスアンプ４５により増幅され、外部に出力される。
【０１５６】
即ち、カラム方向のメモリセルの救済の場合には、まず、冗長メモリセルからカラム方向の４つのデ−タを出力し、これをカラムデコ−ダ（ロウデコ−ダといった方が適切かも知れない）４４で１つのロウを決定している。
【０１５７】
次に、メインメモリセルアレイ４１に不良メモリセルが存在しない場合について説明する。
【０１５８】
この場合、表１に示すように、トランジスタ群Ｂ，Ｃは、オン状態に設定され、トランジスタ群Ａは、オフ状態に設定されている。
【０１５９】
また、アドレス記憶回路４９にはロウアドレスデ−タ及びカラムアドレスデ−タが記憶されないため、アドレス記憶回路４９の出力信号は、常に“Ｈ”レベルとなる。
【０１６０】
従って、切り離し回路４２のＭＯＳトランジスタは、全てオン状態になっている。つまり、ロウデコ−ダ４６により選択されたワ−ド線に接続されるメモリセルのデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力され、これらのデ−タのうちカラムデコ−ダ４４により選択された１つのデ−タのみがセンスアンプ４５に導かれる。
【０１６１】
【表１】
0003557022.tif 000002
【０１６２】
上記構成の半導体記憶装置によれば、ロウ方向のメモリセルの救済とカラム方向のメモリセルの救済を同時に達成する場合において、冗長メモリセルアレイは、メインメモリセルアレイのカラム方向の一端部のみ又はロウ方向の一端部のみに設ければ足り、カラム方向の端部とロウ方向の端部の双方に設ける必要がない。
【０１６３】
即ち、例えば、上記実施の形態の場合、ロウ方向のメモリセルを救済するときは、冗長メモリセルアレイからロウ方向のメモリセルのデ−タを読み出し、カラムデコ−ダによりカラムを選択することにより行うことができる。また、カラム方向のメモリセルを救済するときは、冗長メモリセルアレイからカラム方向のメモリセルのデ−タを読み出し、ロウプリデコ−ダの出力信号をカラムデコ−ダに入力してカラムデコ−ダによりロウを選択することにより行うことができる。
【０１６４】
従って、半導体チップの面積を増大させることなく、ロウ方向のメモリセルの救済とカラム方向のメモリセルの救済を同時に達成することができる。
【０１６５】
［Ｃ］  以下の実施の形態は、主としてチップ上のフロアプラン、回路構成及びパタ−ンレイアウトに関する。
【０１６６】
図１３は、本発明の半導体記憶装置のブロックダイアグラムを示している。
【０１６７】
この実施の形態では、マスクＲＯＭを前提としている。また、以下の説明を簡単にするために、メインメモリセルアレイは、ロウ方向に３２セル、カラム方向に６４セルを有し、４つのＩ／Ｏ端子を有するものと仮定する。
【０１６８】
また、ロウ救済及びブロック救済の基本単位の大きさは、今までの実施の形態と同じであり、ロウ救済時は、ワ−ド線１本（６４セル）、ブロック救済時は、ロウ方向２セル、カラム方向１６セルである。
【０１６９】
まず、この半導体記憶装置の構成について説明する。
【０１７０】
メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´は、デ−タ記憶の有無に応じて閾値が異なる複数のＭＯＳトランジスタから構成されている。冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´は、デ−タ記憶の有無に応じて閾値が異なる複数の一層ＰＲＯＭから構成されている。このような構成によれば、メインメモリセルアレイのカラム線と冗長メモリセルアレイのカラム線を共通化し、かつ、カラムデコ−ダも共通化することができ、メインメモリセルアレイと冗長メモリセルアレイを接近させて半導体チップの縮小化に貢献できるからである。
【０１７１】
メインメモリセルをＭＯＳトランジスタから構成し、冗長メモリセルを一層ＰＲＯＭから構成した場合、ＭＯＳトランジスタの大きさと一層ＰＲＯＭの大きさは異なるため、一層ＰＲＯＭのロウ方向の大きさをＭＯＳトランジスタのロウ方向の大きさの２ｎ  倍に設定するのがよい。
【０１７２】
例えば、この実施の形態のように、一層ＰＲＯＭのロウ方向の大きさをＭＯＳトランジスタのロウ方向の大きさの８倍に設定し、１つのメインメモリセルアレイのロウ方向に３２セルを配置する場合には、１つの冗長メモリセルアレイのロウ方向に４セルを配置すれば、冗長メモリセルアレイのカラムのピッチは、メインメモリセルアレイのカラムのピッチの８倍となり、冗長メモリセルアレイのロウ方向の幅とメインメモリセルアレイのロウ方向の幅が一致するからである。
【０１７３】
メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´と冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´の間には、ビット線カラムデコ−ダ５３，５３´及び切り離し回路５４，５４´が配置されている。
【０１７４】
ビット線カラムデコ−ダ５３，５３´は、メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´のカラムの数が、冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´のカラムの数よりも多いため、メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´のカラムの数を減らして冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´に接続させる機能を有する。
【０１７５】
切り離し回路５４，５４´は、冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´のメモリセルにデ−タを書き込む際や、当該メモリセルからデ−タを読み出す際に、カラム線をメインメモリセルアレイと冗長メモリセルアレイの間で切断する機能を有する。
【０１７６】
ロウデコ−ダ５５，５５´は、ロウメインプリデコ−ダ５６及びロウプリデコ−ダ５７の出力信号に基づいて、メインメモリセル５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´のワ−ド線を選択する機能を有する。
【０１７７】
カラムデコ−ダ５８は、カラムプリデコ−ダ６０の出力信号に基づいて、カラム線を選択する機能を有する。センスアンプ５９は、メインメモリセル又は冗長メモリセルから読み出されたデ−タを増幅する機能を有する。センスアンプ５９のデ−タは、出力回路により外部に出力される。
【０１７８】
ロウアドレス記憶回路６１，６１´は、メインメモリセルアレイの不良行を選択する信号を記憶し、この信号と、ロウメインプリデコ−ダ５６及びロウプリデコ−ダ５７の出力信号とを比較し、一致する場合に“Ｌ”レベルの出力信号を出力する。
【０１７９】
カラムアドレス記憶回路６３，６３´は、メインメモリセルアレイの不良ブロックを選択する信号を記憶し、この信号と、ロウメインプリデコ−ダ５６及びカラムプリデコ−ダ６０の出力信号とを比較し、一致する場合に“Ｌ”レベルの出力信号を出力する。
【０１８０】
選択回路６２，６２´は、ロウアドレス記憶回路６１，６１´又はカラムアドレス記憶回路６３，６３´の出力信号に基づいて、冗長メモリセルアレイの複数のコントロ−ルゲ−トのうちの１本を選択する機能を有する。
【０１８１】
アドレス変換回路６４，６４´は、カラムアドレス記憶回路６３，６３´の出力信号に基づいて、冗長メモリセルアレイの複数のコントロ−ルゲ−トのうちの１本を選択する機能を有すると共に、ロウプリデコ−ダ５７又はカラムプリデコ−ダ６０の出力信号に基づいて、カラムデコ−ダ５８を制御する機能を有する。
【０１８２】
リダンダンシ−制御回路６５、リダンダンシ−書き込みフラグ回路６６及びＳＧＶ／Ｄデコ−ダ６７は、所定の制御信号を生成し、所定の回路に供給する機能を有する。
【０１８３】
図１４は、図１３の半導体記憶装置のリ−ドシ−ケンスを示している。
【０１８４】
アドレスラッチイネ−ブル信号ＡＬＥの信号の立ち下がりでアドレスピンに入力されたアドレス信号がラッチされ、このアドレス信号は、ロウメインデコ−ダ５６、ロウプリデコ−ダ５７、カラムプリデコ−ダ６０及びＳＧＶ／Ｄデコ−ダ６７にそれぞれ与えられる。
【０１８５】
ロウプリデコ−ダ５７の出力は、φＡ１，φＡ２，φＢ１，φＢ２，ＳＧ１〜ＳＧ４となる。ここで、例えばＳＧ１を選択すると、ＳＧ１のみが“Ｈ”レベルとなり、ＳＧ２〜ＳＧ４は全て“Ｌ”レベルとなる。
【０１８６】
このようにして、φＡ１及びφＡ２のいずれか一つ、φＢ１及びφＢ２のいずれか一つ、及びＳＧ１〜ＳＧ４のうちのいずれか一つを“Ｈ”レベルとして、ワ−ド線の選択を行う。
【０１８７】
図１５は、メインメモリセルアレイのワ−ド線を選択するに当たってメインメモリセルアレイを４つのブロックに分けた例を示す。
【０１８８】
即ち、メインメモリセルアレイは、例えば、カラム方向に６４セルを有し、かつ、カラム方向に４つのブロック１〜４に分けられている。１つのブロックは、１６セルを有している。
【０１８９】
表２に示すように、ブロックの選択は、ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２の４つの信号の論理をとることにより行われる。
【０１９０】
【表２】
0003557022.tif 000003
【０１９１】
図１６は、メインメモリセルアレイのワ−ド線を選択するに当たってメインメモリセルアレイのブロックをさらに複数のバンクに分けた例を示す。
【０１９２】
即ち、１つのバンクは、例えば、カラム方向に４セルを有し、ロウ方向に２セルを有している。
【０１９３】
表３に示すように、バンクの選択は、ＳＧ１〜ＳＧ４の４つの信号の論理をとることにより、及びＳＧＵ，ＳＧＤを用いることにより行われる。ＳＧ１〜ＳＧ４は、カラム方向の４セルを選択するためのもので、ＳＧＵ，ＳＧＤは、ロウ方向の２セルを選択するためのものである。
【０１９４】
【表３】
0003557022.tif 000004
【０１９５】
図１７は、図１５及び図１６に示すバンク式マスクＲＯＭの等価回路を示すものである。
【０１９６】
１つのバンクは、カラム方向に４セルを有し、ロウ方向に２セルを有している。各バンクの間には、ビット線ＢＩＴ０〜ＢＩＴ３とカラム線ＣＯＬ１〜ＣＯＬ４が交互に配置されている。
【０１９７】
各バンクの選択されたメモリセルのデ−タは、ビット線ＢＩＴ０〜ＢＩＴ３に読み出される。カラム線ＣＯＬ１〜ＣＯＬ４には、接地電位ＶＳＳ又はバイアス電位が印加され、このカラム線ＣＯＬ１〜ＣＯＬ４に印加される電位によりバンクの選択が行われる。
【０１９８】
メインメモリセルアレイがロウ方向に３２セルを有する場合、ロウ方向のバンクの数は１６であり、ビット線の数は、８本となる。従って、選択された８つのメモリセルから８つのデ−タが読み出される。
【０１９９】
表４に示すように、ワ−ド線の選択は、φＡ１，φＡ２，φＢ１，φＢ２の４つの信号の論理をとることにより行われる。
【０２００】
【表４】
0003557022.tif 000005
【０２０１】
表５に示すように、各バンクのロウ方向の２セルのうちの１セルの選択は、ＳＧＵ及びＳＧＤの２つの信号により行われる。
【０２０２】
【表５】
0003557022.tif 000006
【０２０３】
次に、図１７を参照しながら、メモルセルの選択方法と、デ−タが読み出されるしくみについて説明する。
【０２０４】
まず、φＡ１，φＡ２，φＢ１，φＢ２の４つの信号を用いて、ワ−ド線ＷＬ１を選択し、ワ−ド線ＷＬ１を“Ｈ”レベルに設定すると共に他のワ−ド線ＷＬ２〜４を“Ｌ”レベルに設定する。
【０２０５】
また、例えば、カラム線ＣＯＬ１に接地電位を与え、カラム線ＣＯＬ２にバイアス電位を与える。その結果、ビット線ＢＩＴ１とカラム線ＣＯＬ１の間に配置されたメモリセルのみが読み出し可能な状態となる。
【０２０６】
また、ＳＧ１を“Ｈ”レベルに設定し、ＳＧＵを“Ｌ”レベルに設定し、ＳＧＤを“Ｈ”レベルに設定すると、丸で囲ったＭＯＳトランジスタがオン状態になり、メモリセルｂが選択される。
【０２０７】
従って、メモルセルｂのデ−タがビット線ＢＩＴ１に読み出される。
【０２０８】
メモルセルｂにデ−タが書き込まれている場合（“１”デ−タ記憶の場合）には、当該メモリセルｂの閾値は高く設定され、ワ−ド線ＷＬ１に“Ｈ”レベルの電位が印加されてもメモリセルｂはオン状態にならない。従って、ビット線ＢＩＴ１の電位は、予めプリチャ−ジされた“Ｈ”レベルの電位を保ち、ビット線ＢＩＴ１に“１”デ−タが読み出されることになる。
【０２０９】
一方、メモルセルｂにデ−タが書き込まれていない場合（“０”デ−タ記憶の場合）には、当該メモリセルｂの閾値は低く設定され、ワ−ド線ＷＬ１に“Ｈ”レベルの電位が印加されるとメモリセルｂはオン状態になる。従って、ビット線ＢＩＴ１の電位は、カラム線ＣＯＬ１を通じて“Ｌ”レベルの電位（接地電位ＶＳＳ）になり、ビット線ＢＩＴ１に“０”デ−タが読み出されることになる。
【０２１０】
図１８は、メインメモリセルアレイの一部を取り出して示すものであり、図１９は、図１８の回路を半導体基板上に形成した場合の平面パタ−ンを示すものである。
【０２１１】
ビット線ＢＩＴ１，ＢＩＴ２及びカラム線ＣＯＬ１，ＣＯＬ２，ＣＯＬ３は、例えば、それぞれアルミニウムから構成され、ＳＧ１線、ＳＧＵ線、ＳＧＤ線、及び各ワ−ド線ＷＬ１〜ＷＬ６４は、例えば、それぞれタングステンシリサイドから構成される。その他は、半導体基板中に埋め込まれる、例えば埋め込みｎ＋  拡散層から構成される。
【０２１２】
メモリセルｂが選択され、かつ、メモリセルｂに“０”デ−タが記憶されている場合には、メモリセルｂはオン状態になり、ビット線ＢＩＴ１の電位が低下し、ビット線ＢＩＴ１に“０”デ−タが読み出される。
【０２１３】
表６は、図１８及び図１９のマスクＲＯＭにおいて、選択されるメモリセルと、ＳＧ１、ＳＧＵ、ＳＧＤの各信号の電位及びカラム線ＣＯＬ１，ＣＯＬ２の電位との関係を示すものである。
【０２１４】
【表６】
0003557022.tif 000007
【０２１５】
図２０は、メインメモリセルアレイ部及び冗長メモリセルアレイ部の回路構成を示すものである。図２１は、図２０の回路を半導体チップ上に形成した場合の平面パタ−ンを示している。また、図２２は、カラムデコ−ダ部、書き込み回路部及び読み出し回路部の回路構成を示すものである。
【０２１６】
なお、信号（例えば、ＣＣ１〜ＣＣ４）の後に、Ｒ／Ｌという記号が付されているが、このＲ／Ｌは、チップ上のメモリセルアレイを左側と右側に分けた場合に（例えば、図１３の５１Ａ，５１Ｂを左側、５１Ａ´，５１Ｂ´を右側とする）、左側のメモリセルアレイと右側のメモリセルアレイを別々の信号で独立に制御できることを意味している。
【０２１７】
メインメモリセルアレイ７１内には、カラム方向に伸びるカラム線ＣＯＬ０〜ＣＯＬ８とビット線ＢＩＴ０〜ＢＩＴ７が交互に配置されている。また、冗長メモリセルアレイ７４内には、カラム方向に伸びるカラム線ＣＯＬ０〜ＣＯＬ８とビット線ＢＩＴ０，ＢＩＴ２，ＢＩＴ４，ＢＩＴ６が配置されている。
【０２１８】
メインメモリセルアレイ７１と冗長メモリセルアレイ７４の間には、ビット線カラムデコ−ダ７２と切り離し回路７３が配置されている。ビット線カラムデコ−ダ７２は、８本のビットから４本のビット線を選択する機能を有する。切り離し回路７３は、冗長メモリセル７５に対してデ−タの書き込み及び読み出しを行う際に、カラム線ＣＯＬ０〜ＣＯＬ８を、メインメモリセルアレイと冗長メモリセルアレイの間で切断する機能を有する。
【０２１９】
カラムデコ−ダ７６は、４本のビット線から１本のビット線を選択し、かつ、９本のカラム線から３本のカラム線を選択する機能を有する。バイアスデコ−ダ７７は、信号ＣＣ１Ｒ／Ｌ〜ＣＣ４Ｒ／Ｌに基づいて、バイアス源から供給されるバイアス電位を所定のカラム線に供給し、かつ、接地電位を残りの所定のカラム線に供給する機能を有する。
【０２２０】
センスアンプは、差動型のものが用いられ、ビット線ＢＬ１又はカラム線ＣＬ１の電位の変化を検出することによってメモリセルのデ−タを読み出す。
【０２２１】
書き込み回路７８は、冗長メモリセルにデ−タを書き込む際に、カラム線に書き込み電位ＶＰＰを与える機能を有する。また、書き込み回路７８は、冗長メモリセルにデ−タを書き込む際に、センスアンプ（差動型）とカラム線とを切断する機能を有する。
【０２２２】
上記構成の半導体記憶装置において、冗長メモリセルのカラム線は、メインメモリセルのカラム線と共通化されている。ここで、書き込み回路７８のＳＲＤＥＲ／Ｌは、メインメモリセルアレイのメモリセルからデ−タを読み出す際に“Ｈ”レベルとなり、冗長メモリセルにデ−タを書き込む際、及び冗長メモリセルからデ−タを読み出す際に“Ｌ”レベルとなる。
【０２２３】
なお、図３０のデ−タ書き込みモ−ド検出回路のパッドに所望の電位を与えることにより、デ−タ書き込みを認識する信号ＷＣＥが“Ｈ”レベルとなる。
【０２２４】
冗長メモリセルへのデ−タの書き込みについて説明する。
【０２２５】
まず、切り離し回路７３のＭＯＳトランジスタは、全てがオフ状態となるように設定される。これは、書き込み電位ＶＰＰがメインメモリセルに印加されることを防止するためである。
【０２２６】
書き込み回路７８により、カラム線ＣＬ１とセンスアンプを切り断し、かつ、カラム線ＣＬ１に書き込み電位ＶＰＰを与え、カラム線ＣＬ２に接地電位ＶＳＳを与える。また、ＷＣＥが“Ｈ”レベルのため、バイアスデコ−ダ７７のトランジスタは、全てオフになる。
【０２２７】
カラムデコ−ダ７６により、隣接する２つのカラムを選択し、この２つのカラムの一方に書き込み電位ＶＰＰを与え、他方に接地電位ＶＳＳを与える。また、冗長メモリセルアレイ７４のコントロ−ルゲ−トＣＯＮ１〜ＣＯＮ４のいずれか１つを選択し、この選択されたコントロ−ルゲ−トに書き込み電位を与える。
【０２２８】
例えば、ＣＯＮ１が選択され、かつ、カラム線ＣＯＬ０に書き込み電位ＶＰＰが印加され、カラム線ＣＯＬ１に接地電位が印加されると、冗長メモリセル７５のフロ−ティングゲ−トに電子が注入され、デ−タが書き込まれる。
【０２２９】
次に、メインメモリセルアレイからのデ−タ読み出しについて説明する。
【０２３０】
まず、切り離し回路７３のＭＯＳトランジスタは、全てがオン状態となるように設定される。
【０２３１】
書き込み回路７８により、カラム線ＣＬ１とセンスアンプを切り断し、ビット線ＢＬ１とセンスアンプを接続する。また、バイアス回路及びバイアスデコ−ダ７７により、カラム線ＣＬ１〜ＣＬ３にバイアス電位又は接地電位を与える。
【０２３２】
カラムデコ−ダ７２，７６により、隣接する２つのカラムを選択し、この２つのカラムの一方にバイアス電位を与え、他方に接地電位ＶＳＳを与える。また、メインメモリセルアレイ７１のワ−ド線ＷＬ１〜ＷＬ４のいずれか１つを選択し、この選択されたワ−ド線に高電位を与える。
【０２３３】
例えば、ワ−ド線ＷＬ１が選択され、かつ、カラム線ＣＯＬ０にバイアス電位が印加され、カラム線ＣＯＬ１に接地電位が印加され、ＳＧ１，ＳＧＵが“Ｈ”レベル、ＳＧＤが“Ｌ”レベルに設定されると、メモリセルａが選択され、メモリセルａのデ−タがビット線に読み出され、センスアンプに伝えられる。
【０２３４】
次に、冗長メモリセルアレイからのデ−タ読み出しについて説明する。
【０２３５】
まず、切り離し回路７３のＭＯＳトランジスタは、全てがオフ状態となるように設定される。
【０２３６】
書き込み回路７８により、カラム線ＣＬ１とセンスアンプを接続し、ビット線ＢＬ１とセンスアンプを切断し、カラム線ＣＬ２に接地電位を与える。カラムデコ−ダ７６により、隣接する２つのカラムを選択し、この２つのカラムの一方をセンスアンプに接続し、他方に接地電位ＶＳＳを与える。また、冗長メモリセルアレイ７４のコントロ−ルゲ−トＣＯＮ１〜ＣＯＮ４のいずれか１つを選択し、この選択されたコントロ−ルゲ−トに高電位を与える。
【０２３７】
例えば、コントロ−ルゲ−トＣＯＮ１が選択され、かつ、カラム線ＣＯＬ０がセンスアンプに接続され、カラム線ＣＯＬ１に接地電位が印加されると、メモリセル７５が選択され、メモリセル７５のデ−タがカラム線ＣＯＬ０に読み出され、センスアンプに伝えられる。
【０２３８】
表７は、メモリセルに対して、デ−タの書き込み及び読み出しを行う場合の各信号のレベルをまとめて示したものである。
【０２３９】
【表７】
0003557022.tif 000008
【０２４０】
なお、冗長メモリセルのコントロ−ルゲ−トは、埋め込みｎ＋  拡散層により構成しているため、抵抗値及び容量値が大きくなっている。そこで、例えば、埋め込みｎ＋  拡散層に沿うように、半導体基板上にライン状のタングステンシリサイド（ＷＳｉ）層を形成し、所々で、この埋め込みｎ＋  拡散層とタングステンシリサイド層をショ−トさせるようにしてもよい。
【０２４１】
本実施の形態では、冗長メモリセルアレイ上のビット線の数が、メインメモリセルアレイ上のビット線の数よりも少なく設定されているため、上述の埋め込みｎ＋  拡散層（コントロ−ルゲ−ト）とタングステンシリサイド層のショ−トが作り易くなっている。
【０２４２】
図２３は、冗長メモリセルアレイのコントロ−ルゲ−ト選択回路の一例を示すものである。
【０２４３】
図２０の回路において、メインメモリセルアレイのロウ方向の８セルは、冗長メモリセルアレイのロウ方向の１セルに対応している。このため、メインメモリセルアレイの１つのロウを救済するに当たっては、冗長メモリセルアレイにおいては、８つのロウが必要である。
【０２４４】
従って、メインメモリセルアレイの１つのロウを救済するために、冗長メモリセルアレイにおいて８つのコントロ−ルゲ−トを制御する必要がある。そこで、メインメモリセルアレイのロウ方向に隣接する８つのメモリセルをデコ−ドする信号ＣＣ１〜ＣＣ４（図２２），ＳＧＵ，ＳＧＤ（図２０）を、コントロ−ルゲ−ト選択回路に取り入れ、コントロ−ルゲ−トの切り替えを制御している。
【０２４５】
図２４は、メインメモリセルを救済するときのシ−ケンスを示している。
【０２４６】
まず、メインメモリセルアレイの救済するロウを選択するアドレスを、アドレス記憶用のＰＲＯＭに書き込む。次に、このアドレスを正確に当該ＰＲＯＭに書き込むためにベリファイを行う。即ち、メインメモリセルアレイの救済するロウを選択するアドレスが当該ＰＲＯＭに書き込まれていない場合には、正確に書き込まれるまで再書き込みを実行する。
【０２４７】
アドレスの書き込みが確認されると、そのアドレスのデ−タを冗長メモリセルに書き込む。次に、このデ−タを正確に当該冗長メモリセルに書き込むためにベリファイを行う。即ち、当該アドレスのデ−タが冗長メモリセルに書き込まれていない場合には、正確に書き込まれるまで再書き込みを実行する。
【０２４８】
そして、全てのアドレス及びそのデ−タの書き込みが終了するまで、この書き込み動作を繰り返す。
【０２４９】
次に、メインメモリセルアレイの救済するロウ又はブロックを選択するアドレスを、アドレス記憶用のＰＲＯＭに書き込む方法について簡単に説明する。
【０２５０】
ロウアドレス記憶回路には、ロウ方向のアドレスを指定する信号φＡ，φＢ，ＳＧ，ＲＡ，ＲＢが入力される。また、カラムアドレス記憶回路には、カラム方向のアドレスを指定する信号ＣＡ，ＣＢ，ＣＣ及びカラム（ブロック）の選択を行うロウメインアドレスＲＡ，ＲＢが入力される。
【０２５１】
図２５は、ロウアドレス記憶回路を示し、図２６は、カラムアドレス記憶回路を示している。
【０２５２】
各アドレス記憶回路には、１２本の信号線（うち５本のみが“Ｈ”レベル）が入力される。アドレス記憶用ＰＲＯＭに不良アドレスを書き込み際には、メモリセルのゲ−トに高電位（例えば、６Ｖ）が与えられる。
【０２５３】
そこで、図２７に示すようなレベルシフタが使用される。このレベルシフタの電源ＶＰＰに高電位を印加することにより、レベルシフタの出力信号を高電位にする。
【０２５４】
図２８は、アドレス書き込み時におけるブロックダイアグラムを示すものである。
【０２５５】
ロウアドレス記憶回路及びカラムアドレス記憶回路には、１２本のデコ−ド線が入力線が入力される。即ち、ロウアドレス記憶回路には、カラムプリデコ−ダの出力ＣＡ，ＣＢ，ＣＣを使用し、ロウプリデコ−ダの出力φＡ，φＢ，ＳＧを使用しない。このようにすることで、ロウプリデコ−ダの出力信号にレベルシフタを設ける必要がなくなる。
【０２５６】
図２９は、アドレス書き込み時におけるタイミングチャ−トを示すものである。また、図３０は、書き込みモ−ド検出回路を示すものである。
【０２５７】
書き込みモ−ド検出回路のパッドＡ〜Ｃに所定の電位を与えることにより、テスト信号が立ち上がり、アドレス書き込みを認識する信号ＷＡＥが“Ｈ”レベルになる。この信号ＷＡＥが“Ｈ”レベルになることで、図２８に示すように、通常時とアドレス書き込み時で信号の種類が変わる。
【０２５８】
次に、アドレスラッチイネ−ブルの立ち下がりにより、救済すべきメモセルのアドレス、並びにロウ用及びカラム用の左右それぞれ２つ、合計８個あるアドレス記憶セル群の指定をするアドレスをラッチする。このアドレス記憶セル群を指定するデコ−ダの出力をＷＦＡ１，ＷＦＡ２，ＷＦＢ１，ＷＦＢ２とする。
【０２５９】
表８に示すように、ＶＰＰＧ１には６Ｖ、ＶＰＰＧ２に３Ｖ、ＶＰＰＤに８Ｖをそれぞれ印加する。
【０２６０】
【表８】
0003557022.tif 000009
【０２６１】
ここで、ＣＥを“Ｈ”レベルから“Ｌ”レベルにすると、カラムプリデコ−ダ及びロウメインデコ−ダの出力から選択された線のみが“Ｈ”レベルとなる。この“Ｈ”レベルの電位は、図２７のレベルシフタを通過するため、６Ｖとなる。これにより、図２５及び図２６のアドレス記憶回路が記憶するメモリセルのゲ−トのみが６Ｖに設定される。
【０２６２】
次に、ＣＥを“Ｌ”レベルにし、遅延回路により約２００ｎｓ経た後、選択されたＷＦＡ，ＷＦＢが“Ｈ”レベルとなる。このＷＦＡ，ＷＦＢのデコ−ダの出力にも、図２７に示すようなレベルシフタが存在し、これによりＶＰＰＤは、８Ｖになる。
【０２６３】
ＥＰＲＯＭのドレインに電位が印加される時間がゲ−トに電位が印加される時間よりも遅くなるように、遅延回路が挿入されている。このようにして、１つのアドレス記憶セル群のドレインにＶＰＰＤが供給される。
【０２６４】
図３１は、書き込みを行っている状態における電位図を示している。
【０２６５】
この例では、５セル同時に書き込みを実行している。また、アドレスライト認識信号ＷＡが“Ｈ”レベルであるので、図３２の制御回路により、ＶＧＮが“Ｌ”レベルとなり、ＶＰＰＤの電位が検知回路に伝わらない。図２９のシ−ケンスにより、救済すべきアドレスの全てを記憶する。
【０２６６】
次に、アドレスチェックについて説明する。
【０２６７】
図３３は、アドレスチェックのシ−ケンスを示している。アドレス書き込み時と同様に、図３０の書き込みモ−ド信号検知回路のパッドに電位を与えると、アドレスチェック信号ＷＣＡＣが“Ｈ”レベルとなる。
【０２６８】
上記表８に示すように、ＶＰＰＧ１，ＶＰＰＧ２，ＶＰＰＤにＶＤＤを印加する。アドレスラッチイネ−ブルの立ち下がりにより、先に記憶した救済するメモリセルのアドレスをラッチする。
【０２６９】
図３４に示すように、ラッチが行われると、プリデコ−ダの出力がアドレス記憶セル群に入力される。
【０２７０】
図３５は、リダンダンシ−制御回路のシ−ケンスを示している。
【０２７１】
図３２のリダンダンシ−制御回路において、ＡＬＥを“Ｌ”レベルにすると、ＶＧＮが中間電位となる。始めに、ロウリダンダンシ−か検知を行う。図３４は、このような動作状態を示したものである。ＶＧＰＲが“Ｌ”レベルであるので、アドレス記憶用セルに共通に接続されたドレインにプリチャ−ジが起こる。ここで、例として、φＡ１，φＢ１，ＳＧ１，ＲＡ１，ＲＢ１に書き込みが起こっていたとする。ここに、φＡ１，φＢ１，ＳＧ１，ＲＡ１，ＲＢ１が“Ｈ”レベルであり、他は全て“Ｌ”レベルであると、どのＰＲＯＭからも電流は流れないので、共通に繋がれたドレインの電位は、“Ｈ”レベルとなる。
【０２７２】
一方、異なるアドレスが入力された場合、例えば、φＡ２が“Ｈ”レベルであり、φＡ１が“Ｌ”レベルであると、φＡ２をゲ−トとしているＰＲＯＭは、閾値が低いため、電流を流し、共通のドレインの電位が“Ｌ”レベルとなる。また、書き込みが十分に行われていないＰＲＯＭも、オンとなり、電流を流すため、共通に繋がれたドレインは、“Ｌ”レベルになる。
【０２７３】
ここで、ＶＧＰＲが“Ｌ”レベルから“Ｈ”レベルになると、プリチャ−ジが停止し、共通ドレインが“Ｈ”レベルの場合には出力が“Ｌ”レベル、共通ドレインが“Ｌ”レベルの場合には出力が“Ｈ”レベルになる。
【０２７４】
この出力は、図１３のブロックダイアグラムに示しているＮＡＮＤ回路に入力される。この出力が全て“Ｈ”レベルのとき、つまりロウアドレス記憶用セルに書き込んだアドレスと入力アドレスが一致しないとき、もしくはアドレス記憶用セルに書き込んだＰＲＯＭに閾値が十分に“Ｈ”レベルとなっていないときは、出力信号ＳＲＤＲＲ／Ｌが“Ｌ”レベルとなる。
【０２７５】
この信号が、図３２のリダンダンシ−制御回路に入力され、ＶＧＰＣＲ／Ｌが“Ｌ”レベルとなるので、ブロック（カラム）リダンダンシ−の検知を開始する。検知方法は、ロウ方向と同じである。
【０２７６】
一方、アドレス記憶用セルに書き込んだアドレスと入力アドレスが一致し、ロウリダンダンシ−を使用するときは、ＳＲＤＲＲ／Ｌが“Ｈ”レベルとなる。この信号が、図３２のリダンダンシ−制御回路に入力されると、ＶＧＰＣＲ／Ｌは、“Ｌ”レベルにならず、ブロックリダンダンシ−の検知は行われない。
【０２７７】
このようにして、ロウリダンダンシ−とブロックリダンダンシ−の検知を行う。出力信号は、図１３のロジックを通り、リダンダンシ−を行うときは、このロジックの出力ＳＲＤＥＲ／Ｌが“Ｈ”レベルとなり、リダンダンシ−を行わないときは、ＳＲＤＥＲ／Ｌが“Ｌ”レベルとなる。
【０２７８】
ここで、ＳＲＤＥの後に、Ｒ／Ｌがあるが、このＲ／Ｌは、ロウデコ−ダに対して左側（Ｉ／Ｏ１，Ｉ／Ｏ２）と右側（Ｉ／Ｏ３，Ｉ／Ｏ４）に存在するメインメモリセルアレイについて、それぞれメモリセルの救済（リダンダンシ−）などを可能にするためである。
【０２７９】
従って、アドレス記憶用セルに記憶されたアドレスと同じ入力アドレスが入力され、ＳＲＤＥＲ／Ｌが“Ｌ”レベルのときに書き込みが行われており、一方、ＳＲＤＥが“Ｈ”レベルならば、書き込みが行われていないことが分かる。
【０２８０】
次に、デ−タの書き込みについて説明する。
【０２８１】
図３６は、デ−タ書き込み時のタイミングチャ−トを示している。
【０２８２】
アドレス書き込みと同様に、図３０の書き込みモ−ド信号検知回路のパッドＡ〜Ｃに所定の電位を与えることにより、デ−タ書き込み信号ＷＣＥが“Ｈ”レベルになる。
【０２８３】
上記表８に示すように、ＶＰＰＧ１に３Ｖ、ＶＰＰＧ２に６Ｖ、ＶＰＰＤに８Ｖ、ＶＤＤに３Ｖを印加する。
【０２８４】
そして、救済するアドレスを入れるアドレスラッチイネ−ブルＡＬＥの立ち下がりによりラッチが行われ、アドレス書き込みで記憶されたアドレスと一致するので、アドレスチェック時と同じ動作をし、ＳＲＤＥの信号は、“Ｌ”レベルとなる。
【０２８５】
また、図１３のブロックダイアグラムに示すように、冗長メモリセルアレイに隣接してロウ用とカラム用の２つのアドレス記憶回路を有し、ロウ及びカラムのそれぞれのアドレス記憶回路の出力は、ＮＡＮＤ回路に入力される。このＮＡＮＤ回路の出力ＲＷｉは、２つのアドレス記憶回路の出力が共に“Ｈ”レベルであるとき、つまりアドレス記憶用セルに記憶されたアドレスと入力アドレスが一致しないときは、“Ｌ”レベルである。一方、ロウ又はブロック（カラム）のどちらかのアドレス記憶回路の出力が“Ｌ”レベルであるとき、つまりリダンダンシ−を行う際には、ＲＷが“Ｈ”レベルになる。
【０２８６】
このＲＷの信号が図２３の冗長メモリセルコントロ−ルゲ−ト制御回路に入力され、ＣＣｉＬ／Ｒ及びＳＧＵ／Ｄの信号により１つのコントロ−ルゲ−トが“Ｈ”レベルになる。また、冗長メモリセルコントロ−ルゲ−ト制御回路は、図２７のレベルシフタを有しているため、コントロ−ルゲ−トの“Ｈ”レベルは、ＶＰＰＧ２となる。
【０２８７】
カラム選択は、ロウリダンダンシ−においては、メインメモリセルのカラム選択と同じに行う。
【０２８８】
図３７は、図１３のカラムプリアドレス変換回路６４，６４´を示すものである。
【０２８９】
通常読み出し時及びロウリダンダンシ−セル読み出し時には、ＳＲＤＣＲ／Ｌの信号が“Ｌ”レベルであるため、カラムプリデコ−ダの出力信号ＣＡ，ＣＢ，ＣＣが出力される。
【０２９０】
ブロックリダンダンシ−セル読み出し時には、ＳＲＤＣＲ／Ｌの信号が“Ｈ”レベルであるため、φＡ，φＢ，ＳＧが出力される。これらの出力信号ＣＡｉＲ／Ｌ，ＣＢｉＲ／Ｌがカラムデコ−ダに入力され、ＣＣｉＲ／Ｌがコントロ−ルゲ−ト選択回路に入力され、カラム方向の選択を行う。
【０２９１】
カラムプリアドレス変換回路の出力も、図２７のレベルシフタを有しており、“Ｈ”レベルの出力は、ＶＰＰＤになる。このようなカラム方向の選択により、冗長メモリセルの選択が行われる。
【０２９２】
図３６のタイミングチャ−トに示すように、アドレスを入力した後に、アドレスピンに、救済するメモリセルのデ−タを与える。
【０２９３】
ここで、ＣＥを“Ｌ”レベルにすると、先に与えたデ−タＡＤｉが“Ｈ”のときは、図２２の書き込み回路７８により、ＣＬ１がＶＰＰとなり、カラムデコ−ダ７６により１つの冗長メモリセルのドレインがＶＰＰとなり、書き込みが行われる。ＡＤｉが“Ｌ”レベルのときは、冗長メモリセルのドレインにＶＰＰが印加されないため、書き込みが行われない。このような動作により、冗長メモリセルに所定のデ−タを書き込む。
【０２９４】
次に、冗長メモリセルに書き込んだデ−タについてベリファイを行い、デ−タが完全に書き込まれるまで再書き込みを繰り返す。
【０２９５】
冗長メモリセルからのデ−タの読み出し方法は、アドレスを入力し、このアドレスによりメインメモリセルアレイの所定のメモリセルをアクセスすると同時に、アドレス記憶回路がアドレスを検知する。
【０２９６】
この方法は、アドレスチェック時に述べた方法と同じである。ここで、リダンダンシ−の際には、冗長メモリセルを選択するように切り替わる。デ−タセルの選択方法は、デ−タ書き込み時におけるメモリセルの選択方法と同じである。
【０２９７】
但し、デ−タ書き込み時においては、カラム線をＶＰＰＤに接続していたが、デ−タ読み出し時にはカラム線をセンスアンプに接続する。
【０２９８】
冗長メモリセルの選択は、メインメモリセルの選択よりも遅くなるが、冗長メモリセルのアクセス時間を短くしておくことにより、冗長メモリセルからのデ−タ読み出し時間が遅くなるという事態を防止する。
【０２９９】
ところで、ベリファイが終了した後には、図３８に示すように、ＶＰＰＧ１、ＶＰＰＧ２、ＶＰＰＤ、ＶＤＤのパッドを、ボンディングワイヤにより、１つのＶＤＤパッドに接続し、通常動作時には、ＶＤＤのみをＶＤＤパッドに与えることにする。
【０３００】
図３９は、本発明の半導体記憶装置のブロックダイアグラムを示している。
【０３０１】
この実施の形態では、マスクＲＯＭを前提としている。また、以下の説明を簡単にするために、メインメモリセルアレイは、ロウ方向に３２セル、カラム方向に６４セルを有し、４つのＩ／Ｏ端子を有するものと仮定する。
【０３０２】
まず、この半導体記憶装置の構成について説明する。
【０３０３】
この実施の形態は、上述の実施の形態と比べると、ロウアドレス記憶回路及びカラムアドレス記憶回路を一つにまとめてアドレス記憶回路とし、かつ、ロウプリデコ−ダとカラムプリデコ−ダを切り離し回路を介して互いに接続した点が相違している。
【０３０４】
メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´は、デ−タ記憶の有無に応じて閾値が異なる複数のＭＯＳトランジスタから構成されている。冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´は、デ−タ記憶の有無に応じて閾値が異なる複数の一層ＰＲＯＭから構成されている。このような構成によれば、メインメモリセルアレイのカラム線と冗長メモリセルアレイのカラム線を共通化し、かつ、カラムデコ−ダも共通化することができ、メインメモリセルアレイと冗長メモリセルアレイを接近させて半導体チップの縮小化に貢献できるからである。
【０３０５】
メインメモリセルをＭＯＳトランジスタから構成し、冗長メモリセルを一層ＰＲＯＭから構成した場合、ＭＯＳトランジスタの大きさと一層ＰＲＯＭの大きさは異なるため、一層ＰＲＯＭのロウ方向の大きさをＭＯＳトランジスタのロウ方向の大きさの２ｎ  倍に設定するのがよい。
【０３０６】
例えば、この実施の形態のように、一層ＰＲＯＭのロウ方向の大きさをＭＯＳトランジスタのロウ方向の大きさの８倍に設定し、１つのメインメモリセルアレイのロウ方向に３２セルを配置する場合には、１つの冗長メモリセルアレイのロウ方向に４セルを配置すれば、冗長メモリセルアレイのカラムのピッチは、メインメモリセルアレイのカラムのピッチの８倍となり、冗長メモリセルアレイのロウ方向の幅とメインメモリセルアレイのロウ方向の幅が一致するからである。
【０３０７】
メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´と冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´の間には、ビット線カラムデコ−ダ５３，５３´及び切り離し回路５４，５４´が配置されている。
【０３０８】
ビット線カラムデコ−ダ５３，５３´は、メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´のカラムの数が、冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´のカラムの数よりも多いため、メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´のカラムの数を減らして冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´に接続させる機能を有する。
【０３０９】
切り離し回路５４，５４´は、冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´のメモリセルにデ−タを書き込む際や、当該メモリセルからデ−タを読み出す際に、カラム線をメインメモリセルアレイと冗長メモリセルアレイの間で切断する機能を有する。
【０３１０】
ロウデコ−ダ５５，５５´は、ロウメインプリデコ−ダ５６及びロウプリデコ−ダ５７の出力信号に基づいて、メインメモリセル５１Ａ，５１Ｂ，５１Ａ´，５１Ｂ´のワ−ド線を選択する機能を有する。
【０３１１】
カラムデコ−ダ５８は、カラムプリデコ−ダ６０の出力信号に基づいて、カラム線を選択する機能を有する。センスアンプ５９は、メインメモリセル又は冗長メモリセルから読み出されたデ−タを増幅する機能を有する。センスアンプ５９のデ−タは、出力回路により外部に出力される。
【０３１２】
アドレス記憶回路７０，７０´は、メインメモリセルアレイの不良行又は不良ブロックを選択する信号を記憶し、この信号と、ロウメインプリデコ−ダ５６及びロウプリデコ−ダ５７、又はロウメインプリデコ−ダ５６及びカラムプリデコ−ダ６０の出力信号の出力信号とを比較し、一致する場合に“Ｌ”レベルの出力信号を出力する。
【０３１３】
選択回路６２，６２´は、アドレス記憶回路７０，７０´の出力信号に基づいて、冗長メモリセルアレイの複数のコントロ−ルゲ−トのうちの１本を選択する機能を有する。
【０３１４】
アドレス変換回路６４，６４´は、アドレス記憶回路７０，７０´の出力信号に基づいて、冗長メモリセルアレイの複数のコントロ−ルゲ−トのうちの１本を選択する機能を有すると共に、ロウプリデコ−ダ５７，５７´の出力信号に基づいて、カラムデコ−ダ５８を制御する機能を有する。
【０３１５】
切り離し回路７１，７２は、メインメモリセルアレイの行方向を置き換えるか又は列方向を置き換えるかにより、又は、冗長メモリセルにデ−タを書き込むか否かにより、又は、メインメモリセルアレイからデ−タを読み出すか又は冗長メモリセルアレイからデ−タを読み出すかにより、オン及びオフが決定される。
【０３１６】
リダンダンシ−制御回路６５、リダンダンシ−書き込みフラグ回路６６及びＳＧＶ／Ｄデコ−ダ６７は、所定の制御信号を生成し、所定の回路に供給する機能を有する。
【０３１７】
図４０は、リダンダンシ−制御回路を示し、図４１は、アドレス記憶回路を示し、図４１は、図３９の半導体記憶装置のリ−ドシ−ケンスを示している。
【０３１８】
本実施の形態において、上述の実施の形態と比較した場合の特徴的な違いは、ロウアドレス記憶回路とカラムアドレス記憶回路を一つにまとめてアドレス記憶回路とした点、ロウプリデコ−ダの出力信号とカラムプリデコ−ダの出力信号を切り換えてアドレス記憶回路に供給するための切り離し回路を設けた点にある。
【０３１９】
ここで、アドレスセンス方法について述べる。
【０３２０】
図４２のリ−ドシ−ケンスに示すように、ＡＬＥを“Ｈ”レベルから“Ｌ”レベルにした後に、ＶＧＮが中間電位、ＶＧＲＲ／Ｌが“Ｌ”レベルとなるので、アドレス記憶用セルの検知を行う。このとき、ＧＲが“Ｈ”レベル、ＧＣが“Ｌ”レベルであるので、アドレス記憶用セルには、ロウ方向救済のためのアドレスが入力されていることになる。これにより、ロウ方向のメモリセルの検知を行う。
【０３２１】
ここで、ロウリダンダンシ−を行っているときは、ＳＲＤＲＲ／Ｌの信号が“Ｈ”レベルのままであるので、図４０の回路によってＶＧＰＲ／Ｌが“Ｈ”レベルに固定されるため、ブロックリダンダンシ−の検知は行わない。
【０３２２】
一方、ロウリダンダンシ−を行っていないときは、ＳＲＤＲＲ／Ｌの信号が“Ｌ”レベルとなるので、図４０の回路によってブロック（カラム）リダンダンシ−の検知を行う。このときは、ＧＲが“Ｌ”レベル、ＧＣが“Ｈ”レベルとなるため、アドレス記憶用セルには、カラム方向救済のためのアドレスが記憶されていることになる。これにより、カラム方向のメモリセルの救済を行う。
【０３２３】
図４１のアドレス記憶用セルは、図２５のアドレス記憶用セルと比べると、ＧＲ，ＧＣの信号がゲ−トに入力されるＰＲＯＭを有している点で相違している。これにより、ロウとブロックの区別を行っている。
【０３２４】
上述の実施の形態では、冗長メモリセルアレイを、メインメモリセルアレイのカラム方向の端部に接近させて配置し、メインメモリセルアレイと冗長メモリセルアレイとでカラムデコ−ダを共通に使用してきた。
【０３２５】
そこで、以下の実施の形態では、冗長メモリセルアレイとメインメモリセルアレイを互いに離れた位置に配置し、メインメモリセルアレイと冗長メモリセルアレイとでカラムデコ−ダを別個に設けた場合について説明する。
【０３２６】
この実施の形態では、メインメモリセルアレイのカラムデコ−ダと冗長メモリセルアレイのカラムデコ−ダがそれぞれ必要になるが、図４３に示すように、冗長メモリセルを選択するデコ−ダは、冗長メモリセルのソ−スに接続されるビット線のみ選択すればよい。カラム線は、デコ−ドする必要がなく、共通にＶＳＳに接続することができる。
【０３２７】
このため、冗長メモリセルのソ−ス側に抵抗が入らなくなり、書き込み特性が改善され、書き込み時間が短くなる。また、このカラム線は、１セル毎に設ける必要がなく、２セルに１つ設ければよい。このため、冗長メモリセルアレイのカラム方向の長さを短くすることができる。さらに、今まで、Ｉ／Ｏ毎に置き換えていたカラムゲ−トが独立にあるため、冗長メモリセルアレイを１つのＩ／Ｏのみに使用することができ、救済可能がセル数を増やすことができる。
【０３２８】
図４４は、本発明の半導体記憶装置のブロックダイアグラムを示している。
【０３２９】
この実施の形態では、冗長メモリセルアレイは、ロウの救済、ブロックの救済及びカラムの救済が可能になっている。アドレス記憶用セルは、上述の実施の形態と同様に、ロウアドレスとカラムアドレスの両方を記憶できるように構成されている。
【０３３０】
ロウ救済及びブロック救済の基本単位の大きさは、今までの実施の形態と同じであり、ロウ救済時は、ワ−ド線１本（６４セル）、ブロック救済時は、ロウ方向２セル、カラム方向１６セルである。カラム救済時は、ロウ方向に１セル、カラム方向に６４セルである。
【０３３１】
本実施の形態では、冗長メモリセルアレイは、Ｉ／Ｏ０、Ｉ／Ｏ１用に２個あり、Ｉ／Ｏ２、Ｉ／Ｏ３用に２個ある。他の大きな違いは、メインメモリセルアレイと冗長メモリセルアレイの間に切り離し回路を配置せず、リダンダンシ−モ−ドになると、センスアンプ前段のトランジスタにより切り替わる。
【０３３２】
アドレスセンス方式は、先のアドレス記憶回路共用型と同じであり、ブロックリダンダンシ−検知時にカラムリダンダンシ−検知も同時に行う。シ−ケンスは、図４２のシ−ケンスと同じである。
【０３３３】
図４５に示すように、アドレス記憶用セルは、カラム救済時でのカラム方向に隣り合ったセルの区別をするため、２セルだけ増えている。ロウ救済時及びブロック救済時では、ＳＧＵ，ＳＧＤによらず選択されるため、２セル共に書き込みを行っておく。また、カラム救済時では、メインによらず選択されるため、メインの信号ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２の全てに書き込みを行っておく。
【０３３４】
ロウ救済時及びブロック救済時では、今までの実施例と同じに、セルアレイの左側又は右側が全て置き替わるため、冗長メモリセルアレイの出力をそれぞれＩ／Ｏのセンスアンプに振る必要がないが、カラム救済では、冗長メモリセルの出力をある一つのＩ／Ｏのセンスアンプに接続するため、図４４のブロックダイアグラムに示すＩ／Ｏ記憶用セル８１，８１´及び検知回路８３，８３´がある。
【０３３５】
ロウ及びブロック救済では、このＩ／Ｏ記憶用セル８１に記憶を行わないが、カラム救済では、ここに冗長メモリセルアレイの出力を繋げるＩ／Ｏを記憶し、この出力が通常“Ｈ”レベルであるが、“Ｌ”レベルとなることでカラム救済となり、デコ−ダが切り替わる。
【０３３６】
選択回路６２，６２´には、ロウ救済及びブロック救済では、ＳＧＵ／Ｄの信号が入っていたが、これがＳＧＵ／Ｄ，ＲＢ変換回路８２，８２´により、メインを選択する信号ＲＢ１，ＲＢ２と切り替わる。
【０３３７】
冗長メモリセルアレイのカラムゲ−ト８０，８０´に入力される信号は、カラムゲ−トを共通にした実施の形態と同様に、ロウ救済時にはカラムプリデコ−ダの信号が入り、ブロック救済時及びカラム救済時には、ロウプリデコ−ダの信号が入る。
【０３３８】
上述してきた実施例では、マスクＲＯＭについて述べてきたが、ＥＰＲＯＭ、ＥＥＰＲＯＭやＤＲＡＭなどの冗長回路として用いることもできる。
【０３３９】
【発明の効果】
以上、説明したように、本発明の半導体記憶装置によれば、次のような効果を奏する。
【０３４０】
第一に、冗長メモリセルアレイを、メインメモリセルアレイのカラム方向（又はロウ方向）の端部に配置し、メインメモリセルアレイと冗長メモリセルアレイの間には、ビット線又はカラム線を切断し得る切断回路を配置し、さらに冗長メモリセルアレイの端部にカラムデコ−ダを配置することにより、メインセルアレイと冗長メモリセルアレイとで、１つのカラムデコ−ダを共用することができ、チップ面積を縮小することができる。
【０３４１】
この場合において、特に、マスクＲＯＭの冗長メモリセルを一層ＰＲＯＭにより構成すれば、メインメモリセル（ＭＯＳトランジスタ）のゲ−トと冗長メモリセル（一層ＰＲＯＭ）のフロ−ティングゲ−トを同時に形成することができ、製造工程の増加なく、チップ面積の縮小を達成することができる。
【０３４２】
第二に、冗長メモリセルアレイを、メインメモリセルアレイのカラム方向（又はロウ方向）の一端部にのみ配置しても、ロウプリデコ−ダの出力線とカラムプリデコ−ダの出力線をトランジスタ群を介して接続し、このトランジスタ群のオン・オフを制御し、ロウプリデコ−ダの出力又はカラムプリデコ−ダの出力をアドレス記憶回路に取り入れることにより、メインメモリセルアレイのロウ救済とカラム救済を達成している。
【０３４３】
これにより、ロウ救済とカラム救済を可能にするために、メインメモリイセルアレイのロウ方向の端部とカラム方向の端部の２つの端部に冗長メモリセルアレイを配置する場合に比べて、チップ面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置のフロアプランを示す図。
【図２】本発明の半導体記憶装置の一部を示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】図２の一層ＰＲＯＭの等価回路を示す図。
【図６】本発明の半導体記憶装置のロウデコ−ダを示す回路図。
【図７】本発明の半導体記憶装置の冗長回路を示す回路図。
【図８】本発明の半導体記憶装置のカラムデコ−ダ部を示す回路図。
【図９】本発明の半導体記憶装置のメモリセルアレイ部を示す回路図。
【図１０】本発明の半導体記憶装置のメモリセルアレイ部の平面パタ−ンを示す図。
【図１１】本発明の半導体記憶装置の冗長部を示す回路図。
【図１２】本発明の半導体記憶装置の冗長部を示す回路図。
【図１３】本発明の半導体記憶装置のブロックダイアグラムを示す図。
【図１４】図１３の半導体記憶装置のリ−ドシ−ケンスを示す図。
【図１５】バンク構成の半導体記憶装置の概念図。
【図１６】バンク構成の半導体記憶装置の概念図。
【図１７】バンク式マスクＲＯＭの等価回路を示す図。
【図１８】メインメモリセルアレイの一部を取り出して示す図。
【図１９】図１８のメモリセルアレイの平面パタ−ンを示す図。
【図２０】メインメモリセルアレイ部及び冗長メモリセルアレイ部を示す回路図。
【図２１】図２０のメモリセルアレイの平面パタ−ンを示す図。
【図２２】カラムデコ−ダ部、書き込み回路部及び読み出し回路部を示す回路図。
【図２３】冗長メモリセルアレイのコントロ−ルゲ−ト選択回路を示す回路図。
【図２４】メインメモリセルを救済するときのシ−ケンスを示す図。
【図２５】ロウアドレス記憶回路を示す回路図。
【図２６】カラムアドレス記憶回路を示す回路図。
【図２７】レベルシフタを示す回路図。
【図２８】アドレス書き込み時におけるブロックダイアグラムを示す図。
【図２９】アドレス書き込み時におけるタイミングチャ−トを示す図。
【図３０】書き込みモ−ド検出回路を示す回路図。
【図３１】書き込みを行っている状態での電位図。
【図３２】リダンダンシ−制御回路を示す回路図。
【図３３】アドレスチェックのシ−ケンスを示す図。
【図３４】アドレス検知動作を示す図。
【図３５】リダンダンシ−制御回路のシ−ケンスを示す図。
【図３６】デ−タ書き込み時のタイミングチャ−トを示す図。
【図３７】図１３のカラムプリアドレス変換回路を示す回路図。
【図３８】本発明の半導体記憶装置の電源について示す図。
【図３９】本発明の半導体記憶装置のブロックダイアグラムを示す図。
【図４０】リダンダンシ−制御回路を示す回路図。
【図４１】図３９の半導体記憶装置のリ−ドシ−ケンスを示す図。
【図４２】アドレスセンス時のシ−ケンスについて示す図。
【図４３】本発明の半導体記憶装置の一部を示す図。
【図４４】本発明の半導体記憶装置のブロックダイアグラムを示す図。
【図４５】アドレス記憶回路を示す図。
【図４６】従来の半導体記憶装置のフロアプランを示す図。
【符号の説明】
１０，４６，５５                    ：ロウデコ−ダ、
１１Ａ，１１Ｂ，４１，５１Ａ，５１Ｂ，７１：メインメモリセルアレイ、
１２Ａ，１２Ｂ，４３，５２Ａ，５２Ｂ，７４  ：冗長メモリセルアレイ、
１３Ａ，１３Ｂ，４２，５４，７３，７０，７１  ：切り離し回路、
１４                                ：冗長回路、
１５Ａ，１５Ｂ，４４、５８          ：カラムデコ−ダ、
１６Ａ，１６Ｂ，５９                ：センスアンプ、
１７Ａ，１７Ｂ                      ：バイアス回路、
１８Ａ，１８Ｂ                      ：パッド、
１９                                ：半導体チップ、
２０                                ：半導体基板、
２１                                ：フィ−ルド酸化膜、
２２                                ：コントロ−ルゲ−ト
２３                                ；フロ−ティングゲ−ト、
２４Ａ，２４Ｂ                      ：ソ−ス・ドレイン領域、
２５                                ：カラム線、
３１，４５                          ：センスアンプ、
３２                                ：バイアス回路、
３３                                ：出力回路、
４７，６１                          ；ロウアドレス記憶回路、
４８，６３                          ：カラムアドレス記憶回路、
４９                                ：アドレス記憶回路、
５３，７２                          ：ビット線カラムデコ−ダ、
５６                                ：ロウメインプリデコ−ダ、
５７                                ：ロウプリデコ−ダ、
６０                                ：カラムプリデコ−ダ、
６２                                ：選択回路、
６４                                ：カラムプリアドレス変換回路、
６５                                ：リダンダンシ−制御回路、
６６                                ：冗長書き込みフラグ回路
６７                                ：ＳＧＶ／Ｄデコ−ダ、
７０                                ：アドレス記憶回路、
７５                                ：冗長メモリセル。
【図１】
0003557022.tif 000010
【図２】
0003557022.tif 000011
【図３】
0003557022.tif 000012
【図４】
0003557022.tif 000013
【図５】
0003557022.tif 000014
【図６】
0003557022.tif 000015
【図７】
0003557022.tif 000016
【図８】
0003557022.tif 000017
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0003557022.tif 000039
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
0003557022.tif 000049
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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