(57)【特許請求の範囲】
【請求項１】
ビット線およびビット相補線を有するビット線対と、
前記ビット線対と交差するように配置されたワード線およびプレート線と、
対応する前記ワード線および前記プレート線の電位にしたがって前記ビット線から入力したデータを記憶し且つ該ビット線にデータを出力する１Ｔ／１Ｃ型の第１メモリセルと、対応する前記ワード線および前記プレート線の電位にしたがって前記ビット相補線から入力したデータを記憶し且つ該ビット相補線にデータを出力する１Ｔ／１Ｃ型の第２メモリセルとを有するメモリセル部と、
前記ビット線対と交差するように配置された判定用ワード線および判定用プレート線と、
対応する前記判定用ワード線および前記判定用プレート線の電位にしたがって前記ビット線および前記ビット相補線から入力した相補データを記憶し且つ該ビット線および該ビット相補線に相補データを出力する２Ｔ／２Ｃ型の判定用メモリセルを有する判定用メモリセル部と、
前記第２メモリセルから前記ビット相補線にデータが読み出されるときに前記ビット線に参照電位を印加する第１参照電位発生回路と、前記第１メモリセルから前記ビット線にデータが読み出されるときに前記ビット相補線に前記参照電位を印加する第２参照電位発生回路とを備える参照電位発生部と、
前記ビット線および前記ビット相補線の電位を比較し、電位が高い方の線に所定のハイレベル電位を印加するとともに電位が低い方の線に所定のローレベル電位を印加するセンスアンプと、
前記判定用メモリセルから読み出されたデータを前記第１メモリセルに記憶させた後で、該記憶データを該第１メモリセルから読み出して前記判定用メモリセルに書き込む動作を前記第１メモリセルに対して行い、且つ、前記判定用メモリセルから読み出されたデータを前記第２メモリセルに記憶させた後で、該記憶データを該第２メモリセルから読み出して前記判定用メモリセルに書き込む動作を前記第２メモリセルに対して行うコントロール部と、
を備えることを特徴とする強誘電体メモリ。
【請求項２】
前記ビット線対には、複数の前記第１メモリセルと複数の前記第２メモリセルとが接続されており、
前記コントロール部は、前記複数の第１メモリセルそれぞれに対して、前記判定用メモリセルから読み出されたデータの記憶、該記憶データの読み出しおよび該記憶データの前記判定用メモリセルへの書き込みを行い、且つ、前記複数の第２メモリセルのそれぞれに対して、前記判定用メモリセルから読み出されたデータの記憶、該記憶データの読み出しおよび該記憶データの前記判定用メモリセルへの書き込みを行う、
ことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記判定用メモリセルは、前記プレート線および第１判定用ワード線の電位にしたがって前記ビット線から入力したデータを記憶し且つ該ビット線にデータを出力する１Ｔ／１Ｃ型の第１判定用メモリセルと、前記プレート線および第２判定用ワード線の電位にしたがって前記ビット相補線から入力したデータを記憶し且つ該ビット相補線にデータを出力する１Ｔ／１Ｃ型の第２判定用メモリセルとから構成され、
前記判定用メモリセルに対応する前記第１判定用ワード線および前記第２判定用ワード線を同時に活性化または被活性化することによって２Ｔ／２Ｃ型判定用メモリセルとして動作する、
ことを特徴とする請求項１または２に記載の強誘電体メモリ。
【請求項４】
前記センスアンプの出力端子とディジット線およびディジット相補線との間に設けられたゲートトランジスタと、
通常動作時には前記ゲートトランジスタのオンまたはオフをアドレス信号に基づいて制御し、試験モード時には前記ゲートトランジスタをオフするゲートコントロール回路と、
通常動作時にはそれぞれの前記センスアンプの動作／停止をアドレス信号に基づいて制御し、試験モードにはすべての前記センスアンプを同時に動作させるセンスアンプコントロール回路と、
をさらに備えることを特徴とする請求項１〜３のいずれかに記載の強誘電体メモリ。
【請求項５】
前記ワード線、前記プレート線、前記判定用ワード線、前記判定用プレート線、前記参照電位発生部用の制御線の電位を制御するためのコントロール回路と、
前記コントロール回路に供給するテスト用アドレスおよびテスト用データを発生するパターンジェネレータと、
前記コントロール回路に供給するテスト用イネーブル回路を生成するコントロールロジック回路と、
をさらに備えることを特徴とする請求項１〜４のいずれかに記載の強誘電体メモリ。
【請求項６】
ビット線およびビット相補線を有するビット線対と、
前記ビット線対と交差するように配置されたワード線およびプレート線と、
対応する前記ワード線および前記プレート線の電位にしたがって前記ビット線から入力したデータを記憶し且つ該ビット線にデータを出力する１Ｔ／１Ｃ型の第１メモリセルと、対応する前記ワード線および前記プレート線の電位にしたがって前記ビット相補線から入力したデータを記憶し且つ該ビット相補線にデータを出力する１Ｔ／１Ｃ型の第２メモリセルとを有するメモリセル部と、
前記ビット線対と交差するように配置された判定用ワード線および判定用プレート線と、
対応する前記判定用ワード線および前記判定用プレート線の電位にしたがって前記ビット線および前記ビット相補線から入力した相補データを記憶する２Ｔ／２Ｃ型の判定用メモリセルを有する判定用メモリセル部と、
前記第２メモリセルから前記ビット相補線にデータが読み出されるときに前記ビット線に参照電位を印加する第１参照電位発生回路と、前記第１メモリセルから前記ビット線にデータが読み出されるときに前記ビット相補線に前記参照電位を印加する第２参照電位発生回路とを備える参照電位発生部と、
前記ビット線および前記ビット相補線の電位を比較し、電位が高い方の線に所定のハイレベル電位を印加するとともに電位が低い方の線に所定のローレベル電位を印加するセンスアンプと、
を備える強誘電体メモリの判定方法において、
前記判定用メモリセルに記憶されている前記相補データを前記ビット線および前記ビット相補線に読み出す工程と、
前記相補データのうち、前記ビット線に読み出されたデータを前記第１メモリセルに記憶させ、または、前記ビット相補線に読み出されたデータを前記第２メモリセルに記憶させる工程と、
前記第１メモリセルまたは前記第２メモリセルに記憶されたデータを前記ビット線または前記ビット相補線に出力した後、該ビット線または該ビット相補線から前記判定用メモリセルに該データを書き込む工程と、
その後、前記判定用メモリセルに記憶された前記相補データを、最初に前記判定用メモリセルに記憶されていた前記相補データと比較する工程と、
を備えることを特徴とする強誘電体メモリの判定方法。
【請求項７】
前記ビット線対には、複数の前記第１メモリセルと複数の前記第２メモリセルとが接続されており、
前記複数の第１メモリセルおよび前記複数の第２メモリセルのそれぞれに対して、前記判定用メモリセルに記憶されている前記相補データを前記ビット線および前記ビット相補線に読み出す工程と、前記相補データのうち、前記ビット線に読み出されたデータを前記第１メモリセルに記憶させ、または、前記ビット相補線に読み出されたデータを前記第２メモリセルに記憶させる工程と、前記第１メモリセルまたは前記第２メモリセルに記憶されたデータを前記ビット線または前記ビット相補線に出力した後、該ビット線または該ビット相補線から前記判定用メモリセルに該データを書き込む工程とを行い、
その後、前記判定用メモリセルに対して、該判定用メモリセルに記憶された前記相補データを、最初に前記判定用メモリセルに記憶されていた前記相補データと比較する工程を行う、
ことを特徴とする請求項６に記載の強誘電体メモリの判定方法。
【請求項８】
前記判定用メモリセルは、前記プレート線および第１判定用ワード線にしたがって前記ビット線から入力したデータを記憶し且つ該ビット線に対してデータを出力する１Ｔ／１Ｃ型の第１判定用メモリセルと、前記プレート線および第２判定用ワード線の電位にしたがって前記ビット相補線から入力したデータを記憶し且つ該ビット相補線にデータを出力する１Ｔ／１Ｃ型の第２判定用メモリセルとから構成されており、
前記第１判定用ワード線および前記第２判定用ワード線を同時に活性化または非活性化することによって、前記判定用メモリセルに記憶されている前記相補データを前記ビット線および前記ビット相補線に読み出す工程と、前記第１メモリセルまたは前記第２メモリセルに記憶されたデータを前記ビット線または前記ビット相補線に出力した後、該ビット線または該ビット相補線から前記判定用メモリセルに該データを書き込む工程とが行われる、
ことを特徴とする請求項６または７に記載の強誘電体メモリの判定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリおよびその判定方法に関し、より詳細には、冗長救済機能を有する強誘電体メモリおよびその判定方法に関する。
【０００２】
【従来の技術】
従来より、半導体メモリの一種として、強誘電体メモリが知られている。強誘電体メモリとは、強誘電体キャパシタの分極を利用して二値化データを記録するメモリである。強誘電体メモリの構造および原理を開示した文献としては、例えば、下記の非特許文献１、２等がある。これらの非特許文献１、２に示されているように、強誘電体メモリとしては、１Ｔ／１Ｃ型のものと２Ｔ／２Ｃ型のものとが知られている。
【０００３】
１Ｔ／１Ｃ型強誘電体メモリでは、１個のトランジスタと１個の強誘電体キャパシタとによってメモリセルが構成される。そして、強誘電体キャパシタから読み出された電位と参照電位とを比較することにより、記憶値が判断される。
【０００４】
一方、２Ｔ／２Ｃ型強誘電体メモリでは、２個のトランジスタと２個の強誘電体キャパシタとによってメモリセルが構成される。２個の強誘電体キャパシタには、値「１」および「０」が、相補的に記憶される。そして、これら２個の強誘電体キャパシタから読み出された電位を比較することにより、記憶値が判断される。
【０００５】
また、従来より、半導体メモリの動作を試験する技術が知られている。動作試験では、メモリセルが値「１」および「０」を正しく記憶することができるか否かが、試験される。この動作試験では、すべてのメモリセルに対して、試験装置によるデータの書き込みおよび読み出しが行われる。すなわち、まず、すべてのメモリセルに対して試験用データが書き込まれ、続いて、これらの書き込みデータがすべて読み出される。そして、読み出されたデータの値をそれぞれ書き込みデータの値と比較することによって、各メモリセルの良／否が判定される。
【０００６】
メモリセルの良／否を判定する技術としては、例えば、下記特許文献１に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の例が開示されている。
【０００７】
【非特許文献１】
深水克郎「低消費電力、高速ＬＳＩ技術」リアライズ社、平成１０年１月３１日、ｐ２３１−２５０
【非特許文献２】
川合知二編著「消えないＩＣメモリ−ＦＲＡＭのすべて−」工業調査会、１９９６年７月９日、ｐ２９−３７
【特許文献１】
特開平１０−１４４０９１号公報（第３−４頁、図１、図２）
【０００８】
【発明が解決しようとする課題】
近年、強誘電体メモリの大容量化の要請が大きく、したがって、１チップの強誘電体メモリに形成されるメモリセル数が増大する傾向にある。ここで、強誘電体メモリ内に例え１個でも不良メモリセルが含まれていれば、そのメモリチップは不良品となる。このため、メモリセル数の増大は、強誘電体メモリの歩留まりを低下させる原因となる。
【０００９】
これに対して、メモリチップ内に冗長セルを設けることによって歩留まりの向上を図る技術が、知られている。かかる技術を用いた強誘電体メモリでは、通常のメモリセルアレイに加えて、冗長メモリセルアレイが設けられる。そして、通常のメモリセルアレイ内に不良メモリセルが存在する場合には、その不良メモリセルを含むメモリセル行（またはメモリセル列）に代えて、冗長メモリセルアレイ内のメモリセル行（またはメモリセル列）が使用される。これにより、通常のメモリセルアレイ内に不良メモリセルが含まれるにも拘わらず良品として扱える確率が高まるので、強誘電体メモリの歩留まりを向上させることができる。
【００１０】
しかしながら、冗長メモリセルアレイを設ける場合、１チップの強誘電体メモリ内に形成されるメモリセル数は、さらに多くなる。このため、メモリセルの動作試験に要する時間が非常に長くなってしまうという欠点が生じる。
【００１１】
さらに、冗長メモリセルアレイの割り当てを定めるための動作試験（冗長救済試験）では、不良メモリセルのアドレスを検出する必要がある。このため、従来の強誘電体メモリ用の動作試験装置は、膨大な数の試験結果を記憶するとともに、これらの試験結果から不良メモリセルのアドレスを解析する必要があった。このため、強誘電体メモリ用動作試験装置は、構成や制御内容が複雑であり、高価であった。
【００１２】
不良メモリセルのアドレスを検出する技術は、例えば、上記特許文献１に開示されている。しかしながら、特許文献１の技術は、ＤＲＡＭのリフレッシュ機能を利用した技術であり、リフレッシュの不要な用誘電体メモリに適用することは困難である。
【００１３】
以上のような理由から、強誘電体メモリの回路規模を増大させることなく、低コスト且つ高速で、冗長救済試験を行う技術が嘱望されていた。
【００１４】
【課題を解決するための手段】
（１）第１の発明に係る強誘電体メモリは、ビット線およびビット相補線を有するビット線対と、ビット線対と交差するように配置されたワード線およびプレート線と、対応するワード線およびプレート線の電位にしたがってビット線から入力したデータを記憶し且つ該ビット線にデータを出力する１Ｔ／１Ｃ型の第１メモリセルと、対応するワード線およびプレート線の電位にしたがってビット相補線から入力したデータを記憶し且つ該ビット相補線にデータを出力する１Ｔ／１Ｃ型の第２メモリセルとを有するメモリセル部と、ビット線対と交差するように配置された判定用ワード線および判定用プレート線と、対応する判定用ワード線および判定用プレート線の電位にしたがってビット線およびビット相補線から入力した相補データを記憶し且つ該ビット線および該ビット相補線に相補データを出力する２Ｔ／２Ｃ型の判定用メモリセルを有する判定用メモリセル部と、第２メモリセルからビット相補線にデータが読み出されるときにビット線に参照電位を印加する第１参照電位発生回路と、第１メモリセルからビット線にデータが読み出されるときにビット相補線に参照電位を印加する第２参照電位発生回路とを備える参照電位発生部と、ビット線およびビット相補線の電位を比較し、電位が高い方の線に所定のハイレベル電位を印加するとともに電位が低い方の線に所定のローレベル電位を印加するセンスアンプと、判定用メモリセルから読み出されたデータを第１メモリセルに記憶させた後で該記憶データを該第１メモリセルから読みして判定用メモリセルに書き込む動作を第１メモリセルに対して行い、且つ、判定用メモリセルから読み出されたデータを第２メモリセルに記憶させた後で該記憶データを該第２メモリセルから読みして判定用メモリセルに書き込む動作を第２メモリセルに対して行うコントロール部とを備える。
【００１５】
第１の発明によれば、判定用メモリセルを用いて動作試験を行うこととしたので、外部からの簡単な制御のみで、１行分のメモリセルの動作試験を行うことができる。また、判定用メモリセルを２Ｔ／２Ｃ型としたので、動作試験時にビット線とビット相補線との電位差を十分に大きくすることができ、したがって、動作試験の信頼性が高い。
【００１６】
（２）第２の発明に係る強誘電体メモリの判定方法は、ビット線およびビット相補線を有するビット線対と、ビット線対と交差するように配置されたワード線およびプレート線と、対応するワード線およびプレート線の電位にしたがってビット線から入力したデータを記憶し且つ該ビット線にデータを出力する１Ｔ／１Ｃ型の第１メモリセルと、対応するワード線およびプレート線の電位にしたがってビット相補線から入力したデータを記憶し且つ該ビット相補線にデータを出力する１Ｔ／１Ｃ型の第２メモリセルとを有するメモリセル部と、ビット線対と交差するように配置された判定用ワード線および判定用プレート線と、対応する判定用ワード線および判定用プレート線の電位にしたがってビット線およびビット相補線から入力した相補データを記憶する２Ｔ／２Ｃ型の判定用メモリセルを有する判定用メモリセル部と、第２メモリセルからビット相補線にデータが読み出されるときにビット線に参照電位を印加する第１参照電位発生回路と、第１メモリセルからビット線にデータが読み出されるときにビット相補線に参照電位を印加する第２参照電位発生回路とを備える参照電位発生部と、ビット線およびビット相補線の電位を比較し、電位が高い方の線に所定のハイレベル電位を印加するとともに電位が低い方の線に所定のローレベル電位を印加するセンスアンプとを備える強誘電体メモリの判定方法に関する。
【００１７】
そして、判定用メモリセルに記憶されている相補データをビット線およびビット相補線に読み出す工程と、相補データのうち、ビット線に読み出されたデータを第１メモリセルに記憶させ、または、ビット相補線に読み出されたデータを第２メモリセルに記憶させる工程と、第１メモリセルまたは第２メモリセルに記憶されたデータをビット線またはビット相補線に出力した後、該ビット線または該ビット相補線から判定用メモリセルに該データを書き込む工程と、その後、判定用メモリセルに記憶された相補データを、最初に判定用メモリセルに記憶されていた相補データと比較する工程とを備えることを特徴とする。
【００１８】
第２の発明によれば、判定用メモリセルを用いて動作試験を行うこととしたので、外部からの簡単な制御のみで、１行分のメモリセルの動作試験を行うことができる。また、判定用メモリセルを２Ｔ／２Ｃ型としたので、動作試験時にビット線とビット相補線との電位差を十分に大きくすることができ、したがって、動作試験の信頼性が高い。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２０】
第１の実施の形態
以下、第１の実施の形態に係る強誘電体メモリおよびその判定方法を説明する。
【００２１】
図１は、この実施の形態に係る強誘電体メモリの構成を概略的に示す回路図である。また、図２は、アレイブロック１００の、メモリセル１行分の内部構成を概略的に示す回路図である。
【００２２】
図１、２に示したように、この強誘電体メモリは、ｋ＋１個のアレイブロック１００−０〜１００−ｋ（図２では１００）と、１個のアレイコントロール回路２００と、ワード線ＷＬ０〜ＷＬｎと、プレート線ＰＬ０〜ＰＬｍと、判定用ワード線ＪＷＬ０〜ＪＷＬ７と、判定用プレート線ＪＰＬ０〜ＪＰＬ３と、基準電位制御線ＢＬＶＥＵ，ＢＬＶＥＤと、ゲート制御線ＹＳＥＬ０〜ＹＳＥＬｍと、センスアンプ制御線ＳＡＥ０〜ＳＡＥｋ（図２ではＳＡＥ）と、ディジット線ＤＢ０〜ＤＢｎと、ディジット相補線ＤＢｂ０〜ＤＢｂｎとを備えている。
【００２３】
また、各アレイブロック１００−０〜１００−ｋは、メモリセル部１１０と、判定用メモリセル部１２０と、基準電位発生回路１３０と、センスアンプ１４０−００〜１４０−ｍｎと、ビット線ＢＬ００〜ＢＬｍｎ（図２ではＢＬ）およびビット相補線ＢＬｂ００〜ＢＬｂｍｎ（図２ではＢＬｂ）と、ゲートトランジスタＧＴ００〜ＧＴｍｎ，ＧＴｂ００〜ＧＴｂｍｎとを備えている。
【００２４】
以下、各部の詳細を説明する。
【００２５】
メモリセル部１００は、１行毎に、ｎ＋１個のトランジスタＴ０〜Ｔｎと、ｎ＋１個の強誘電体キャパシタＣ０〜Ｃｎとを備える。そして、ｎ＋１個のメモリセルＭＣ０〜ＭＣｎが、それぞれ、１個のトランジスタと１個の強誘電体キャパシタとによって構成される。トランジスタＴ０〜Ｔｎのゲートは、それぞれ、対応するワード線ＷＬ０〜ＷＬｎに接続される。また、これらのトランジスタＴ０〜Ｔｎの一端は、それぞれ、対応する強誘電体キャパシタＣ０〜Ｃｎの一端に接続される。そして、これらの強誘電体キャパシタＣ０〜Ｃｎの他端は、対応するプレート線ＰＬ０〜ＰＬｍに接続される。さらに、偶数番目のトランジスタＴ０，Ｔ２，・・・，Ｔｎ−１の他端はビット線ＢＬに接続され、奇数番目のトランジスタＴ１，Ｔ３，・・・，Ｔｎの他端はビット線ＢＬｂに接続される。
【００２６】
判定用メモリセル部１２０は、１行毎に、８個のトランジスタＪＴ０〜ＪＴ７と、８個の強誘電体キャパシタＪＣ０〜ＪＣ７とを備える。そして、８個のメモリセルＪＭＣ０〜ＪＭＣ７が、それぞれ、１個のトランジスタと１個の強誘電体キャパシタとによって構成される。トランジスタＪＴ０〜ＪＴ７のゲートは、それぞれ、対応する判定用ワード線ＪＷＬ０〜ＪＷＬ７に接続される。また、これらのトランジスタＪＴ０〜ＪＴ７の一端は、それぞれ、対応する判定用強誘電体キャパシタＪＣ０〜ＪＣ７の一端に接続される。そして、これらの判定用強誘電体キャパシタＪＣ０〜ＪＣｎの他端は、対応する判定用プレート線ＪＰＬ０〜ＪＰＬ３に接続される。さらに、偶数番目のトランジスタＪＴ０，ＪＴ２，ＪＴ４，ＪＴ６の他端はビット線ＢＬに接続され、奇数番目のトランジスタＪＴ１，ＪＴ３，ＪＴ５，ＪＴ７の他端はビット線ＢＬｂに接続される。なお、後述するように、判定用ワード線ＪＷＬ０，ＪＷＬ１は、常に、同時にハイレベルまたはローレベルに設定される。これにより、１Ｔ／１Ｃ型の判定用メモリセルＪＭＣ０，ＪＭＣ１は、１個の２Ｔ／２Ｃ型メモリセルとして動作する。同様に、判定用ワード線ＪＷＬ２，ＪＷＬ３、判定用ワード線ＪＷＬ４，ＪＷＬ５、判定用ワード線ＪＷＬ６，ＪＷＬ７もそれぞれ常に同時にハイレベルまたはローレベルに設定され、これにより、判定用メモリセルＪＭＣ２，ＪＭＣ３、判定用メモリセルＪＭＣ４，ＪＭＣ５および判定用メモリセルＪＭＣ６，ＪＭＣ７はそれぞれ１個の２Ｔ／２Ｃ型メモリセルとして動作する。
【００２７】
ビット線ＢＬおよびビット相補線ＢＬｂは、ビット線対を形成しており、メモリセル部１１０および判定用メモリセル部１２０の行ごとに設けられる。
【００２８】
ワード線ＷＬ０〜ＷＬｎは、メモリセルの列ごとに設けられる。
【００２９】
プレート線ＰＬ０〜ＰＬｍは、ワード線対ごとに設けられ、各ワード線と平行に配置される。したがって、プレート線数ｍは、ワード線数ｎの２分の１である。
【００３０】
判定用ワード線ＪＷＬ０〜ＪＷＬ７は、判定用メモリセルの列ごとに設けられる。これらの判定用ワード線ＪＷＬ０〜ＪＷＬ７は、隣接するものどうしで、それぞれ判定用ワード線対を形成している。
【００３１】
判定用プレート線ＪＰＬ０〜ＪＰＬ３は、判定用ワード線対ごとに設けられ、各判定用ワード線と平行に配置される。
【００３２】
基準電位発生部１３０は、１行毎に、基準電位発生回路１３１，１３２を備える。基準電位発生回路１３１は、制御線ＢＬＶＥＵの電位がハイレベルのときに、ビット線ＢＬに基準電位Ｖｒｅｆ  を印加する。基準電位発生回路１３２は、制御線ＢＬＶＥＤの電位がハイレベルのときに、ビット線ＢＬｂに基準電位Ｖｒｅｆ  を印加する。
【００３３】
センスアンプ１４０−００〜１４０−ｍｎは、制御線ＳＡＥ０〜ＳＡＥｋがハイレベルのときに、ビット線ＢＬ，ＢＬｂの電位を入力し、これらの電位を比較する。そして、電位が高い方のビット線にハイレベルを印加し、且つ、電位が低い方のビット線にローレベルを印加する。さらに、センスアンプは、ビット線ＢＬ，ＢＬｂへの印加電位と同じ電位を、ゲートトランジスタＧＴ，ＧＴｂを介して、ディジット線ＤＢ，ＤＢｂに出力する。
【００３４】
ゲートトランジスタＧＴ００〜ＧＴｍｎ，ＧＴｂ００〜ＧＴｂｍｎは、センスアンプ１４０−００〜１４０−ｍｎの出力電位をディジット線ＤＢ０〜ＤＢｎおよびディジット相補線ＤＢｂ０〜ＤＢｂｎに供給するためのゲートである。ゲートトランジスタＧＴ００〜ＧＴｍｎ，ＧＴｂ００〜ＧＴｂｍｎのオン／オフは、ゲート制御線ＹＳＥＬ０〜ＹＳＥＬｍによって制御される。
【００３５】
アレイコントロール部２００は、ワード線ＷＬ０〜ＷＬｎ、プレート線ＰＬ０〜ＰＬｍ、判定用ワード線ＪＷＬ０〜７、判定用プレート線ＪＰＬ０〜ＪＰＬ３、基準電位制御線ＢＬＶＥＵ，ＢＬＶＥＤおよびゲート制御線ＹＳＥＬ０〜ＹＳＥＬｍを用いて、各アレイブロック１００−０〜１００−ｋの動作を制御する。
【００３６】
次に、図２に示したメモリセルＭＣ０〜ＭＣｎの冗長試験動作について、図３および図４を用いて説明する。図３は、この実施の形態に係る強誘電体メモリの冗長試験動作を説明するためのタイミングチャートである。また、図４は、図３のタイミングチャートの時刻ｔ１〜ｔ１２における強誘電体キャパシタＪＣ０，ＪＣ１，Ｃ０の分極状態を示す概念図である。
【００３７】
この試験では、予め判定用メモリセルＪＭＣ０〜ＪＭＣ７に、判定データが書き込まれる（図３、図４の時刻ｔ０参照）。この実施の形態では、判定用メモリセルＪＭＣ０，ＪＭＣ３，ＪＭＣ５，ＪＭＣ６には‘０’を書き込み、且つ、判定用メモリセルＪＭＣ１，ＪＭＣ２，ＪＭＣ４，ＪＭＣ７には‘１’を書き込むことにする。また、強誘電体キャパシタＣ０の初期記憶値は、特定されない。
【００３８】
まず、以下のようにして、判定用メモリセルＪＭＣ０の記憶データ‘０’がメモリセルＭＣ０に書き込まれる（図３、図４の時刻ｔ１〜ｔ６参照）。
【００３９】
まず、時刻ｔ１に、アレイコントロール回路２００が、判定用ワード線ＪＷＬ０，ＪＷＬ１および判定用プレート線ＪＰＬ０を、同時にハイレベルにする。上述のように、判定用メモリセルＪＭＣ０には‘０’が記憶され且つ判定用メモリセルＪＭＣ１には‘１’が記憶されているので、ビット線ＢＬの電位はローレベルになり且つビット相補線ＢＬｂの電位はハイレベルになる。
【００４０】
時刻ｔ２に、アレイコントロール回路２００が、制御線ＳＡＥをハイレベルにする。センスアンプ１４０が、ビット線ＢＬおよびビット相補線ＢＬｂの電位を比較する。そして、ビット線ＢＬおよびビット相補線ＢＬｂのうち、電位が高い方（ここではビット相補線ＢＬｂ）にハイレベルを印加し、且つ、電位が低い方（ここではビット線ＢＬ）にローレベルを印加する。なお、センスアンプ１４０は線ＢＬ，ＢＬｂへの印加電位と同じ電位を外部にも出力するが、ゲートトランジスタＧＴ，ＧＴｂがオフしているため、ディジット線ＤＢ，ＤＢｂには供給されない。時刻ｔ２では、判定用プレート線ＪＰＬ０はハイレベルである。このため、センスアンプ１４０がビット線ＢＬをローレベルにすると、判定用プレート線ＪＰＬ０とビット線ＢＬとの電位差により、判定用強誘電体キャパシタＪＣ０に値‘０’の上書きが開始される。一方、ビット相補線ＢＬｂの電位はハイレベルになるので、判定用強誘電体キャパシタＪＣ１に対する上書きは開始されない。
【００４１】
時刻ｔ３に、アレイコントロール回路２００が、ワード線ＷＬ０およびプレート線ＰＬ０をハイレベルにする。これにより、トランジスタＴ０がオンする。そして、ビット線ＢＬがローレベル且つプレート線ＰＬ０がハイレベルなので、メモリセルＭＣ０の強誘電体キャパシタＣ０に対して、値‘０’の書き込みが開始される。なお、ワード線ＷＬ１〜ＷＬｎがローレベルなので、他のメモリセルの強誘電体キャパシタＣ１〜Ｃｎに対する書き込みは行われない。
【００４２】
時刻ｔ４に、アレイコントロール回路２００が、プレート線ＰＬ０および判定用プレート線ＪＰＬ０，ＪＰＬ１をローレベルにする。プレート線ＰＬ０がローレベルになると、ビット線ＢＬとプレート線ＰＬ０とが同電位になるので、強誘電体キャパシタＣ０に対する書き込みは終了する。また、ビット線ＢＬと判定用プレート線ＪＰＬ０とが同電位になるので、強誘電体キャパシタＪＣ０に対する上書きも終了する。一方、ビット相補線ＢＬｂと判定用プレート線ＪＰＬ０との間に電位差が生じるので、強誘電体キャパシタＪＣ１に対する値‘１’の上書きが開始される。
【００４３】
時刻ｔ５に、アレイコントロール回路２００は、制御線ＳＡＥをローレベルにする。これにより、センスアンプ１４０の動作が停止し、ビット線ＢＬおよびビット相補線ＢＬｂの電位はローレベルになる。したがって、強誘電体キャパシタＪＣ１に対する上書きは終了する。
【００４４】
時刻ｔ６に、アレイコントロール回路２００は、ワード線ＷＬ０および判定用ワード線ＪＷＬ０，ＪＷＬ１をローレベルにする。これにより、強誘電体キャパシタＣ０に値‘０’を書き込むための動作は、すべて終了する。
【００４５】
次に、メモリセルＭＣ０の記憶データ‘０’が判定用メモリセルＪＭＣ０に書き込まれる（図３、図４の時刻ｔ７〜ｔ１２参照）。
【００４６】
まず、時刻ｔ７に、アレイコントロール回路２００が、ワード線ＷＬ０、プレート線ＰＬ０および制御線ＢＬＶＥＤをハイレベルにする。ワード線ＷＬ０およびプレート線ＰＬ０をハイレベルにすることにより、強誘電体キャパシタＣ０の分極に応じた電位（ここではローレベル）がビット線ＢＬに出力される。また、制御線ＢＬＶＥＤがハイレベルになることにより、基準電位発生回路１３２がビット相補線ＢＬｂに基準電位Ｖｒｅｆ  を出力する。基準電位Ｖｒｅｆ  は、例えば、ハイレベルとローレベルとの中間の電位に設定されている。
【００４７】
時刻ｔ８に、アレイコントロール回路２００が、制御線ＢＬＶＥＤをローレベルにするとともに制御線ＳＡＥをハイレベルにする。これにより、基準電位発生回路１３２が基準電位Ｖｒｅｆ  の出力を停止し、且つ、センスアンプ１４０が動作を開始する。センスアンプ１４０は、ビット線ＢＬおよびビット相補線ＢＬｂの電位を比較して、電位が高い方（ここではビット相補線ＢＬｂ）にハイレベルを印加し且つ電位が低い方（ここではビットＢＬ）にローレベルを印加する。ビット線ＢＬがローレベルになると、プレート線ＰＬ０とビット線ＢＬとの電位差により、強誘電体キャパシタＣ０に対する値‘０’の上書きが開始される。なお、ワード線ＷＬ１〜ＷＬｎがローレベルなので、他のメモリセルの強誘電体キャパシタＣ１〜Ｃｎに対する書き込みは行われない。
【００４８】
時刻ｔ９に、アレイコントロール回路２００が、判定用ワード線ＪＷＬ０，ＪＷＬ１および判定用プレート線ＪＰＬ０を、ハイレベルにする。このとき、判定用プレート線ＪＰＬ０がハイレベルなので、判定用強誘電体キャパシタＪＣ０に対する値‘０’の書き込みが開始される。
【００４９】
時刻ｔ１０に、アレイコントロール回路２００が、プレート線ＰＬ０および判定用プレート線ＪＰＬ０をローレベルにする。プレート線ＰＬ０がローレベルになることにより、強誘電体キャパシタＣ０に対する上書きが終了する。また、判定用プレート線ＪＰＬ０がローレベルになることにより、判定用強誘電体キャパシタＪＣ０に対する書き込みが終了し、且つ、判定用強誘電体キャパシタＪＣ１に対する値‘１’の書き込みが開始される。
【００５０】
時刻ｔ１１に、アレイコントロール回路２００が、制御線ＳＡＥをローレベルにする。これにより、センスアンプ１４０の動作が停止し、ビット線ＢＬおよびビット相補線ＢＬｂの電位がローレベルになる。これにより、強誘電体キャパシタＪＣ１に対する書き込みが終了する。
【００５１】
時刻ｔ１２に、アレイコントロール回路２００が、ワード線ＷＬ０および判定用ワード線ＪＷＬ０，ＪＷＬ１をローレベルにする。これにより、判定用強誘電体キャパシタＪＣ０，ＪＣ１に値を書き込むための動作は、すべて終了する。
【００５２】
このように、この実施の形態では、判定用メモリセルＪＭＣ０に格納されたデータ‘０’をメモリセルＭＣ０に書き込み、さらに、当該データ‘０’をメモリセルＭＣ０から再度判定用メモリセルＪＭＣ０に書き込む。
【００５３】
その後、アレイコントロール回路２００は、ｔ１〜ｔ１２と同様の動作を、偶数番目のメモリセルＭＣ２，ＭＣ４，・・・，ＭＣｎ−１について順次実行する。すなわち、ＪＭＣ０の格納値‘０’が、ＭＣ２→ＪＭＣ０→ＭＣ４→ＪＭＣ０→・・・→ＪＭＣ０→ＭＣｎ−１の順に書き込まれる。なお、最後にＪＭＣ０に格納された値が‘０’であれば、これらのメモリセルＭＣ０，ＭＣ２，・・・，ＭＣｎ−１は値‘０’の書き込み・読み出しを正しく行えることが解る。
【００５４】
次に、アレイコントロール回路２００は、図２と同様にして、判定用メモリセルＪＭＣ２に格納されたデータ‘１’をメモリセルＭＣ０，ＭＣ２，・・・，ＭＣｎ−１に順次書き込む動作を実行する。すなわち、ＪＭＣ２の格納値‘１’が、ＭＣ０→ＪＭＣ２→ＭＣ２→ＪＭＣ２→・・・→ＪＭＣ２→ＭＣｎ−１の順に書き込まれる。なお、最後にＪＭＣ２に格納された値が‘１’であれば、これらのメモリセルＭＣ０，ＭＣ２，・・・，ＭＣｎ−１は値‘１’の書き込み・読み出しを正しく行えることが解る。
【００５５】
次に、ビット相補線ＢＬｂに接続されたメモリセルＭＣ１，ＭＣ３，・・・，ＭＣｎについても、同様の試験動作を実行する。
【００５６】
まず、判定用メモリセルＪＭＣ５の格納値‘０’が、ＭＣ１→ＪＭＣ５→ＭＣ３→ＪＭＣ５→・・・→ＪＭＣ５→ＭＣｎの順に書き込まれる。図５に、判定用メモリセルＪＭＣ５とメモリセルＭＣ１との間で値‘０’を相互に書き込むときのタイミングチャートを示す。図５の試験動作は、ビット線ＢＬに基準電位Ｖｒｅｆ  を供給する点と、判定用ワード線ＪＷＬ４，ＪＷＬ５および判定用プレート線ＪＰＬ２をハイレベルにする点とが、図３のタイミングチャートと異なる。この試験動作の最後にＪＭＣ５に格納された値が‘０’であれば、これらのメモリセルＭＣ１，ＭＣ３，・・・，ＭＣｎは値‘０’の書き込み・読み出しを正しく行えることが解る。
【００５７】
続いて、判定用メモリセルＪＭＣ７の格納値‘１’が、ＭＣ１→ＪＭＣ７→ＭＣ３→ＪＭＣ７→・・・→ＪＭＣ７→ＭＣｎの順に書き込まれる。この試験動作の最後にＪＭＣ７に格納された値が‘１’であれば、これらのメモリセルＭＣ１，ＭＣ３，・・・，ＭＣｎは値‘１’の書き込み・読み出しを正しく行えることが解る。
【００５８】
その後、アレイコントロール回路２００は、判定用メモリセルＪＭＣ０〜ＪＭＣ７の格納値を、外部に出力する。まず、制御線ＹＳＥＬ０をハイレベルにしてゲートトランジスタＧＴ０，ＧＴｂ０をオンさせ、次に判定用ワード線ＪＷＬ０，ＪＷＬ１および判定用プレート線ＪＰＬ０をハイレベルにすることにより、判定用メモリセルＪＭＣ０，ＪＭＣ１の格納値をディジット線ＤＢおよびディジット相補線ＤＢｂに出力することができる。その後、判定用ワード線ＪＷＬ０，ＪＷＬ１および判定用プレート線ＪＰＬ０をローレベルに戻し、判定用ワード線ＪＷＬ２，ＪＷＬ３および判定用プレート線ＪＰＬ２をハイレベルにすることにより、判定用メモリセルＪＭＣ２，ＪＭＣ３の格納値をディジット線ＤＢおよびディジット相補線ＤＢｂに出力することができる。同様にして、判定用メモリセルＪＭＣ４，ＪＭＣ５の格納値および判定用メモリセルＪＭＣ６，ＪＭＣ７の格納値も、ディジット線ＤＢおよびディジット相補線ＤＢｂに出力される。
【００５９】
最後に、外部の試験装置が、このようして出力された判定用メモリセルＪＭＣ０〜ＪＭＣ７の格納値を、最初に判定用メモリセルＪＭＣ０〜ＪＭＣ７に書き込まれた値と比較することにより、メモリセルＭＣ０〜ＭＣｎの良否を判定する。不良と判定された場合、これらのメモリセルＭＣ０〜ＭＣｎからなるメモリセル行は、冗長用メモリセルに代替される。
【００６０】
以上説明したように、この実施の形態では、アレイブロック１００内に判定用メモリセルＪＭＣ０〜ＪＭＣ７を設けることとした。そして、上述のようにして判定用メモリセルＪＭＣ０〜ＪＭＣ７とメモリセルＭＣ０〜ＭＣｎとのデータ転送を繰り返し、最後に判定用メモリセルＪＭＣ０〜ＪＭＣ７に書き込まれたデータの値から、メモリセルＭＣ０〜ＭＣｎからなるメモリセル行の良否を判定することにした。このため、判定用メモリセルＪＭＣ０〜ＪＭＣ７に書き込まれた８個のデータのみから当該メモリセル行の良否を判定することができるので、各メモリセルＭＣ０〜ＭＣｎをすべて外部に読み出して判定する場合と比較して、判定作業が容易になる。したがって、強誘電体メモリの試験を行う外部試験装置の処理が簡単になる。また、外部試験装置に出力する判定用データが８ビットでよいので、すべてのメモリセルＭＣ０〜ＭＣｎのデータを出力する場合と比較して、出力に要する時間が短くなる。
【００６１】
加えて、この実施の形態では、判定用メモリセルＪＭＣ０，ＪＭＣ１のペア、判定用メモリセルＪＭＣ２，ＪＭＣ３のペア、判定用メモリセルＪＭＣ４，ＪＭＣ５のペアおよび判定用メモリセルＪＭＣ６，ＪＭＣ７のペアがそれぞれ２Ｔ／２Ｃの判定用メモリセルとして動作するように、判定用ワード線ＪＷＬ０〜ＪＷＬ７の電位を制御することとした。このため、判定用メモリセルＪＭＣ０，ＪＭＣ２，ＪＭＣ４，ＪＭＣ６から値を読み出すときの参照電位は、基準電位発生回路１３１，１３２の参照電位Ｖｒｅｆ  ではなく、判定用メモリセルＪＭＣ１，ＪＭＣ３，ＪＭＣ５，ＪＭＣ７から出力される格納値の電位である。ここで、上述のように、参照電位Ｖｒｅｆ  はハイレベルとローレベルとの中間電位であるが、判定用メモリセルＪＭＣ１，ＪＭＣ３，ＪＭＣ５，ＪＭＣ７から読み出される電位はハイレベルまたはローレベルである。したがって、判定用メモリセルを通常の１Ｔ／１Ｃ構造にした場合と比較して、ビット線ＢＬとビット相補線ＢＬｂとの電位差を２倍にすることができる。このため、判定用メモリセルとメモリセルとの間でデータ転送を繰り返しても、記憶値の信頼性が損なわれ難くなる。すなわち、この実施の形態によれば、判定用メモリセルを２Ｔ／２Ｃ型にしたので、冗長救済試験の信頼性が高くなる。さらに、この実施の形態では、２個の１Ｔ／１Ｃ型判定用メモリセルペアを同時に動作させることによって２Ｔ／２Ｃ型メモリセルとして用いるのであり、判定用メモリセルの構造自体はメモリセルと同一である。このため、判定用メモリセルの構造を２Ｔ／２Ｃ型にする場合（すなわち２個のトランジスタのゲートが同じワード線に接続された構造にする場合）と比較して、強誘電体メモリの設計・製造が容易である。
【００６２】
加えて、メモリセル部１１０を１Ｔ／１Ｃ型がメモリセルで構成したので、小面積で大容量の強誘電体メモリを提供することができる。
【００６３】
なお、上述の冗長救済試験は、判定用メモリセルＪＭＣ０〜ＪＭＣ７が正常に動作していることが前提となる。したがって、冗長救済試験前に、通常の試験方法を用いて判定用メモリセルＪＭＣ０〜ＪＭＣ７の動作試験を行うことが望ましい。
【００６４】
第２の実施の形態
次に、この発明の第２の実施の形態として、アレイコントロール回路の改良例を説明する。
【００６５】
図６は、この実施の形態に係る強誘電体メモリの構成を概略的に示す回路図である。図６に示した強誘電体メモリは、アレイコントロール回路２００内にＹＳＥＬコントロール回路６１０とＳＡＥコントロール回路６２０とを備えている点で、上述の第１の実施の形態と異なる。
【００６６】
図７（Ａ）は、ＹＳＥＬコントロール回路６１０の内部構成を示す回路図である。また、図７（Ｂ）は、ＳＡＥコントロール回路６２０の内部構成を示す回路図である。図７（Ａ）、（Ｂ）は、カラム下位アドレスをＡＹ０〜ＡＹ３とし且つカラム上位アドレスをＡＹ４〜ＡＹｉとした場合の例である。
【００６７】
図７（Ａ）に示したように、ＹＳＥＬコントロール回路６１０は、ＡＮＤゲート６１１−０〜６１１−ｍと、インバータ６１２，６１３−０〜６１３−３を備えている。
【００６８】
ＡＮＤゲート６１１−０〜６１１−ｍは、テストモード信号ＴＭ０の反転値およびＹＳＥＬイネーブル信号ＹＳＥＬＥＮを入力し、さらに、カラム下位アドレスＡＹ０〜ＡＹ３およびそれらの反転値の一部を入力する。そして、これらの入力信号の論理積を出力する。
【００６９】
インバータ６１２は、テストモード信号ＴＭ０を反転する。
【００７０】
インバータ６１３−０〜６１３−３は、カラム下位アドレスＡＹ０〜ＡＹ３を反転する。
【００７１】
このような構成により、ＹＳＥＬコントロール回路６１０は、テストモード信号ＴＭ０がハイレベルのとき（すなわち冗長救済試験時）には、他の信号の値に拘わらず、すべての出力信号ＹＳＥＬ０〜ＹＳＥＬｍをローレベルにする。このため、冗長救済試験時には、すべてのアレイブロック１００−０〜１００−ｋにおいて、ゲートトランジスタＧＴ００〜ＧＴｍｎ，ＧＴｂ００〜ＧＴｂｍｎがオフして、センスアンプ１４０−００〜１４０ｍｎとディジット線ＤＢ０〜ＤＢｎおよびディジット相補線ＤＢｂ０〜ＤＢｂｎとが遮断される。
【００７２】
一方、通常動作時には、テストモード信号ＴＭ０がローレベルになる。この場合、ＹＳＥＬコントロール回路６１０は、ＹＳＥＬイネーブル信号ＹＳＥＬＥＮがハイレベルのときに、カラム下位アドレスＡＹ０〜ＡＹ３の信号レベルに応じて、ＹＳＥＬ０〜ＹＳＥＬｍの電位を切り換える。
【００７３】
図７（Ｂ）に示したように、ＳＡＥコントロール回路６２０は、ＡＮＤゲート６２１−０〜６２１−ｋと、ＯＲゲート６２２−０〜６２２−ｋと、インバータ６２３−０〜６２３−ｉとを備えている。
【００７４】
ＡＮＤゲート６２１−０〜６２１−ｋは、ＢＬＫイネーブル信号ＢＬＫＥＮを入力し、さらに、カラム上位アドレスＡＹ４〜ＡＹｉおよびそれらの反転値の一部を入力する。そして、これらの入力信号の論理積を出力する。
【００７５】
ＯＲゲート６２２−０〜６２２−ｋは、テストモード信号ＴＭ１と、ＡＮＤゲート６２１−０〜６２１−ｋの出力値との論理和を出力する。
【００７６】
インバータ６２３−０〜６２３−ｉは、カラム上位アドレスＡＹ４〜ＡＹｉを反転する。
【００７７】
このような構成により、ＳＡＥコントロール回路６２０は、テストモード信号ＴＭ１がハイレベルのとき（すなわち冗長救済試験時）には、他の信号の値に拘わらず、すべての出力信号ＳＡＥ０〜ＳＡＥｋをハイレベルにする。このため、冗長救済試験時には、すべてのアレイブロック１００−０〜１００−ｋにおいて、センスアンプ１４０−０〜１４０−ｍｎが同時に動作を開始する。
【００７８】
一方、通常動作時には、テストモード信号ＴＭ１がローレベルになる。この場合、ＳＡＥコントロール回路６２０は、ＢＬＫイネーブル信号ＢＬＫＥＮがハイレベルのときに、カラム上位アドレスＡＹ０〜ＡＹｉの信号レベルに応じて、ＳＡＥ０〜ＳＡＥｋの電位を切り換える。
【００７９】
以上説明したように、この実施の形態に係る強誘電体メモリでは、カラムアドレス等の値に拘わらず、テストモード信号ＴＭ０をハイレベルにするだけですべてのゲートトランジスタＧＴ００〜ＧＴｍｎを同時にオフさせることができ、且つ、テストモード信号ＴＭ１をハイレベルにするだけですべてのセンスアンプ１４０−０〜１４０−ｍｎを同時に動作させることができる。このため、簡単な制御で、すべてのメモリセル行に対する冗長救済試験を同時に実行することができる。すなわち、この実施の形態によれば、簡単な制御で、試験時間の短縮を実現することができる。
【００８０】
第３の実施の形態
次に、この発明の第３の実施の形態について、説明する。この実施の形態に係る強誘電体メモリのアレイブロック部の構成は第１の実施の形態（図１、図２参照）と同様であるが、周辺回路の構成が異なる。
【００８１】
図８〜図１０は、この実施の形態に係る周辺回路の構成を概略的に示す回路図である。
【００８２】
図８に示したように、この実施の形態の強誘電体メモリは、アレイコントロール回路８１０と、テストパターン発生回路８２０と、コントロールロジック回路８３０と、データコントロール回路８４０とを備えている。
【００８３】
アレイコントロール回路８１０は、基準電位コントロール回路８１１、ワード線ドライバ８１２、プレート線ドライバ８１３、判定用ワード線ドライバ８１４、判定用プレート線ドライバ８１５、ＹＳＥＬコントロール回路８１６およびＳＡＥコントロール回路８１７を備えている。
【００８４】
基準電位コントロール回路８１１は、図９（Ａ）に示したように、ＡＮＤゲート９１１，９１２と、ＯＲゲート９１３とインバータ９１４とを備えている。ＡＮＤゲート９１１は、ＯＲゲート９１３の出力とロウ最下位アドレスＡＸ０との論理積を出力する。ＡＮＤゲート９１２は、ＯＲゲート９１３の出力とロウ最下位アドレスＡＸ０の反転値との論理積を出力する。ＯＲゲート９１３は、基準電位イネーブル信号ＶＲＥＦＥＮとテストモード信号ＴＭ９との論理和を出力する。インバータ９１４は、ロウ最下位アドレスＡＸ０の反転値を出力する。このような構成によれば、基準電位イネーブル信号ＶＲＥＦＥＮまたはテストモード信号ＴＭ９の一方がハイレベルになったときに、ロウ最下位アドレスＡＸ０の電位に応じて、基準電位制御信号ＢＬＶＥＵ，ＢＬＶＥＤの一方をハイレベルにすることができる。
【００８５】
ワード線ドライバ８１２は、図９（Ｂ）に示したように、ＡＮＤゲート９２１−０〜９２１−ｎと、ＯＲゲート９２２と、インバータ９２３−０〜９２３−ｊとを備えている。ＡＮＤゲート９２１−０〜９２１−ｎは、ＯＲゲート９２２の出力を入力し、さらに、ロウアドレスＡＸ０〜ＡＸｊおよびその反転値の一部を入力する。ＯＲゲート９２２は、ワード線イネーブル信号ＷＬＥＮおよびテストモード信号ＴＭ３の論理和を出力する。インバータ９２３−０〜９２３−ｊは、ロウアドレスＡＸ０〜ＡＸｊを反転する。このような構成によれば、ワード線イネーブル信号ＷＬＥＮまたはテストモード信号ＴＭ３がハイレベルになったときに、ロウアドレスＡＸ０〜ＡＸｊの値に応じて、ワード線ＷＬ０〜ＷＬｎのいずれか１本をハイレベルにすることができる。
【００８６】
プレート線ドライバ８１３は、図９（Ｃ）に示したように、ＡＮＤゲート９３１−０〜９３１−ｎと、ＯＲゲート９３２と、インバータ９３３−１〜９３３−ｊとを備えている。ＡＮＤゲート９３１−０〜９３１−ｎは、ＯＲゲート９３２の出力を入力し、さらに、ロウアドレスＡＸ１〜ＡＸｊ（すなわち最下位アドレスを除くロウアドレス）およびその反転値の一部を入力する。ＯＲゲート９２２は、プレート線イネーブル信号ＰＬＥＮおよびテストモード信号ＴＭ４の論理和を出力する。インバータ９３３−１〜９３３−ｊは、ロウアドレスＡＸ１〜ＡＸｊを反転する。このような構成によれば、プレート線イネーブル信号ＰＬＥＮまたはテストモード信号ＴＭ４がハイレベルになったときに、ロウアドレスＡＸ１〜ＡＸｊの値に応じて、プレート線ＰＬ０〜ＰＬｍのいずれか１本をハイレベルにすることができる。プレート線ドライバ８１３がロウ最下位アドレスＡＸ０を考慮せずに選択されるのは、プレート線がローアドレス２個に１本の割合で設けられているからである。
【００８７】
判定用ワード線ドライバ８１４は、図１０（Ａ）に示したように、ＡＮＤゲート９４１−０〜９４１−３と、インバータ９４２−０，９４２−１とを備えている。ＡＮＤゲート９４１−０〜９４１−３は、テストモード信号ＴＭ５を入力し、さらに、テストモード信号ＴＭ７，ＴＭ８およびそれらの反転値の一部を入力する。また、ＡＮＤゲート９４１−０〜９４１−３は、それぞれ２本の判定用ワード線に接続されている。第１の実施の形態と同様、この実施の形態でも２個の１Ｔ／１Ｃ型判定用メモリセルを２Ｔ／２Ｃ型メモリセルとして動作させるからである。インバータ９４２−０，９４２−１は、テストモード信号ＴＭ７，ＴＭ８を反転する。このような構成によれば、テストモード信号ＴＭ５がハイレベルになったときに、テストモード信号ＴＭ７，ＴＭ８の値に応じて、判定用ワード線ＪＷＬ０，ＪＷＬ１、判定用ワード線ＪＷＬ２，ＪＷＬ３、判定用ワード線ＪＷＬ４，ＪＷＬ５、判定用ワード線ＪＷＬ６，ＪＷＬ７のうちのいずれか１ペアをハイレベルにすることができる。
【００８８】
判定用プレート線ドライバ８１５は、図１０（Ｂ）に示したように、ＡＮＤゲート９５１−０〜９５１−３と、インバータ９５２−０，９５２−１とを備えている。ＡＮＤゲート９５１−０〜９５１−３は、テストモード信号ＴＭ６を入力し、さらに、テストモード信号ＴＭ７，ＴＭ８およびそれらの反転値の一部を入力する。インバータ９５２−０，９５２−１は、テストモード信号ＴＭ７，ＴＭ８を反転する。このような構成によれば、テストモード信号ＴＭ６がハイレベルになったときに、テストモード信号ＴＭ７，ＴＭ８の値に応じて、判定用プレート線ＪＷＬ０〜ＪＷＬ３のいずれか１本をハイレベルにすることができる。
【００８９】
ＹＳＥＬコントロール回路８１６およびＳＡＥコントロール回路８１７の内部構成は、第２の実施の形態に係るＹＳＥＬコントロール回路６１０およびＳＡＥコントロール回路６２０の内部構成と同じである（図７参照）。
【００９０】
テストパターン発生回路８２０は、図８に示したように、パターンジェネレータ８２１と、アドレススイッチ回路８２２と、データスイッチ回路８２３とを備えている。パターンジェネレータ８２１は、外部入力テスト信号ＴＥＳＴがハイレベルになったときに、テストモード信号ＴＭ０〜ＴＭ９、テスト用アドレス、テスト用データ、アドレス切換信号ＴＡＤＤＳＷおよびデータ切換信号ＴＡＤＡＴＡＳＷを生成する。アドレススイッチ回路８２２は、アドレス切換信号ＴＡＤＤＳＷにしたがって、強誘電体メモリ素子のアドレス入力ポート（図示せず）またはパターンジェネレータ８２１の一方を、内部アドレスバスに接続する。データスイッチ回路８２３は、データ切換信号ＴＤＡＴＡＳＷにしたがって、強誘電体メモリ素子のデータ入出力ポート（図示せず）またはパターンジェネレータ８２１の一方を、内部データバスに接続する。
【００９１】
コントロールロジック回路８３０は、テストモード信号ＴＭ２および外部入力信号にしたがって、データコントロール信号ＤＡＴＡＣＯＮおよび各種イネーブル信号ＶＲＥＦＥＮ，ＷＬＥＮ，ＰＬＥＮ，ＹＳＥＬＥＮ，ＢＬＫＥＮを生成する。
【００９２】
データコントロール回路８４０は、データコントロール信号ＤＡＴＡＣＯＮにしたがって、ディジット線ＤＢ０〜ＤＢｎおよびディジット相補線ＤＢｂ０〜ＤＢｂｎ上のデータを内部データバスに出力し、また、内部データバス上のデータをディジット線ＤＢ０〜ＤＢｎおよびディジット相補線ＤＢｂ０〜ＤＢｂｎに出力する。
【００９３】
次に、図８〜図１０に示した周辺回路の動作を説明する。
【００９４】
通常動作の場合、外部入力テスト信号ＴＥＳＴがローレベルに設定される。これにより、パターンジェネレータ８２１は、テストモード信号ＴＭ０〜ＴＭ９をローレベルに固定し、さらに、アドレス切換信号ＴＡＤＤＳＷおよびデータ切換信号ＴＤＡＴＡＳＷをローレベルに固定する。これにより、アドレススイッチ回路８２２は内部アドレスバスをアドレス入力ポートに接続し且つデータスイッチ回路８２３は内部データバスをデータ入出力ポートに接続する。また、コントロールロジック回路８３０は、テストモード信号ＴＭ２がローレベルなので、外部入力信号にしたがって、データコントロール信号ＤＡＴＡＣＯＮおよび各種イネーブル信号ＶＲＥＦＥＮ，ＷＬＥＮ，ＰＬＥＮ，ＹＳＥＬＥＮ，ＢＬＫＥＮを生成する。そして、これらのイネーブル信号と外部から入力されたアドレス信号とにしたがって、基準電位コントロール回路８１１はＢＬＶＥＵ，ＢＬＶＥＤの一方を適宜ハイレベルにし、ワード線ドライバ８１２はワード線ＷＬ０〜ＷＬｎのいずれかを適宜ハイレベルにし、プレート線ドライバ８１３はプレート線ＰＬ０〜ＰＬｍのいずれかを適宜ハイレベルにし、また、ＳＡＥコントロール回路８１７は制御線ＳＡＥ０〜ＳＡＥｋのいずれかを適宜ハイレベルにする。これにより、所望のアドレスに対するデータの書き込みおよび読み出しを行うことができる。
【００９５】
試験動作の場合、外部入力テスト信号ＴＥＳＴがハイレベルに設定される。これにより、パターンジェネレータ８２１は、アドレス切換信号ＴＡＤＤＳＷおよびデータ切換信号ＴＤＡＴＡＳＷをハイレベルに固定する。これにより、アドレススイッチ回路８２２およびデータスイッチ回路８２３は内部アドレスバスおよび内部データバスをパターンジェネレータ８２１に接続する。そして、パターンジェネレータ８２１が、テストモード信号ＴＭ０〜ＴＭ９、テスト用アドレスおよびテスト用データの生成を開始する。試験動作では、コントロールロジック回路８３０は、各種イネーブル信号ＶＲＥＦＥＮ，ＷＬＥＮ，ＰＬＥＮ，ＹＳＥＬＥＮ，ＢＬＫＥＮを生成しない。そして、アレイコントロール回路８１０内の各回路８１１〜８１７は、テストモード信号ＴＭ３〜ＴＭ６，ＴＭ９をイネーブル信号として動作する。そして、これらの回路８１１〜８１７は、テストモード信号ＴＭ０〜ＴＭ２，ＴＭ７，ＴＭ８およびテスト用アドレス信号の変化にしたがって、書き込み／読み出し試験を行う。書き込み／読み出し試験の詳細は、第１の実施の形態の場合（図３〜図５参照）と同様であるので、説明を省略する。書き込み／読み出し試験終了後、判定用メモリセルＪＭＣ０〜ＪＭＣ７（図２参照）に格納されたデータが、ディジット線ＤＢ０〜ＤＢｎ、ディジット相補線ＤＢｂ０〜ＤＢｂｎ、データコントロール回路８４０およびデータスイッチ回路８２３を介して外部の試験装置に送られ、強誘電体メモリの良否が判定される。
【００９６】
以上説明したように、この実施の形態によれば、強誘電体メモリの冗長救済試験を実施するにあたって、外部試験装置は１個の外部入力信号ＴＥＳＴを出力するだけでよく、複雑な試験制御を必要としない。したがって、簡単且つ安価な外部試験装置によって、強誘電体メモリの冗長救済試験を行うことができる。
【００９７】
加えて、この実施の形態によれば、試験用の端子数を少なくすることができるので、強誘電体メモリを搭載したチップの小面積化が容易になる。特に、複数種類の集積回路を混載したチップや大容量の強誘電体メモリチップの場合、チップの端子数が多くなるので、試験用の端子数が少ないことは非常に有用である。
【００９８】
【発明の効果】
以上詳細に説明したように、本発明によれば、強誘電体メモリの回路規模を増大させることなく、低コスト且つ高速で、冗長救済試験を行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリの構成を概略的に示す回路図である。
【図２】図１に示したアレイブロックの内部構成の主要部を概略的に示す回路図である。
【図３】第１の実施の形態に係る強誘電体メモリの冗長試験動作を説明するためのタイミングチャートである。
【図４】図３のタイミングチャートの各時刻における強誘電体キャパシタの分極状態を示す概念図である。
【図５】第１の実施の形態に係る強誘電体メモリの冗長試験動作を説明するためのタイミングチャートである。
【図６】第２の実施の形態に係る強誘電体メモリの構成を概略的に示す回路図である。
【図７】（Ａ）は図６に示したＹＳＥＬコントロール回路の内部構成を示す回路図であり、（Ｂ）は図６に示したＳＡＥコントロール回路内部構成を示す回路図である。
【図８】第３の実施の形態に係る強誘電体メモリの周辺回路の構成を概略的に示す回路図である。
【図９】（Ａ）は図８に示した基準電位コントロール回路の内部構成を示す回路図、（Ｂ）は図８に示したワード線ドライバの内部構成を示す回路図、（Ｃ）は図８に示したプレート線ドライバの内部構成を示す回路図である。
【図１０】（Ａ）は図８に示した判定用ワード線ドライバの内部構成を示す回路図、（Ｂ）は図８に示した判定用プレート線ドライバの内部構成を示す回路図である。
【符号の説明】
１００−１〜１００−ｋ  アレイブロック
１１０  メモリセル部
１２０  判定用メモリセル部
１３０  基準電位発生回路
１４０−００〜１４０−ｍｎ  センスアンプ
２００  アレイコントロール回路
ＧＴ００〜ＧＴｍｎ，ＧＴｂ００〜ＧＴｂｍｎ  ゲートトランジスタ
ＢＬ００〜ＢＬｍｎ  ビット線
ＢＬｂ００〜ＢＬｂｍｎ  ビット相補線
ＷＬ０〜ＷＬｎ  ワード線
ＰＬ０〜ＰＬｍ  プレート線
ＪＷＬ０〜ＪＷＬ７  判定用ワード線
ＪＰＬ０〜ＪＰＬ３  判定用プレート線
ＳＡＥ０〜ＳＡＥｋ  センスアンプ制御線
ＹＳＥＬ０〜ＹＳＥＬｍ  ゲート制御線
ＢＬＶＥＵ，ＢＬＶＥＤ  基準電位制御線
ＤＢ０〜ＤＢｎ  ディジット線
ＤＢｂ０〜ＤＢｂｎ  ディジット相補線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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