(57)【特許請求の範囲】
【請求項１】
複数の通信回線の間でセルの交換処理を行う交換機において、
前記回線ごとに設けられ、前記交換処理を試験するための試験セルを送信する送信部と、
前記回線ごとに設けられ、前記送信手段より送信された試験セルを受信し、当該試験セルの検査を行う検査部とを有し、
前記送信部は、１つの送信部演算回路を有し、
送信する試験セルごとに、
当該試験セルのヘッダ情報から前記送信部演算回路を用いて行う予め定めた第一の演算により算出した固定値、ランダムデータである初期値、および、前記固定値と前記初期値とから前記送信部演算回路を用いて行う予め定めた第二の演算に従って生成したペイロードパターンとを含むデータを、当該試験セルのペイロードデータとして出力し、
前記検査部は、前記送信部演算回路と同じ演算機能を有する１つの検査部演算回路を有し、
受信した試験セルから前記ヘッダ情報、前記固定値、前記初期値、および、前記ペイロードパターンを抽出し、抽出した前記ヘッダ情報から前記検査部演算回路を用いて行う前記第一の演算により算出した結果と前記抽出した固定値とが一致するか否かを判定するとともに、当該第一の演算により算出した結果と前記抽出した初期値とから前記検査部演算回路を用いて行う前期第二の演算に従って第二のペイロードパターンを生成し、当該生成した第二のペイロードパターンと前記抽出したペイロードパターンとが一致するか否かを判定すること
を特徴とする交換機。
【請求項２】
請求項１記載の交換機において、
前記送信部は、
試験セルを発生する試験セル発生制御回路と、
前記通信回線から入力されたセルが、空セルであるかどうかを判定し、空セルである場合、前記試験セル発生制御回路に試験セルの発生開始を指示する空セル検出回路、をさらに備えること
を特徴とする交換機。
【請求項３】
請求項１または２記載の交換機において、
前記送信部は、
前記送信部演算回路による演算結果を保持する保持回路をさらに備え、
前記送信部演算回路は、
演算制御信号の指示に従って、前記第一の演算および前記第二の演算とを、それぞれ行い、
前記第一の演算は、前記ヘッダ情報と前記保持回路に保持された値とを入力として行われ、
前記第二の演算は、前記保持回路に保持された値を入力として行われること
を特徴とする交換機。
【請求項４】
請求項１、２または３記載の交換機において、
前記検査部は、
前記演算部演算回路における演算の結果を保持する保持回路と、
当該保持回路に保持する演算の結果と前記抽出した固定値または前記抽出したペイロードパターンとが一致するか否かを判定する比較回路と、をさらに備え、
前記検査部演算回路は、
演算制御信号の指示に従って、前記第一の演算および前記第二の演算とを、それぞれ行い、
前記第一の演算は、前記ヘッダ情報と前記保持回路に保持された値とを入力として行われ、
前記第二の演算は、前記保持回路に保持された値を入力として行われること
を特徴とする交換機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交換機に関し、特に、大容量化に適したＡＴＭ交換機の診断方法に関するものである。
【０００２】
【従来の技術】
従来の技術は、例えば、特開平１０−４１９４５号公報の「通話路導通試験セル送出装置」などに記載されている。以下、この従来技術を説明する。図１０は一般的なＡＴＭ交換機の概略構成を示している。ＡＴＭ通信方法は、通話データを固定長の小容量パケットに分解して、各パケットに対してルーティング情報など交換伝送に必要な情報をヘッダとして付加したＡＴＭセルをハードウェアにより高速に交換処理する通信方法である。図１０に示すＡＴＭ交換機では、＃０から＃ｎまでの複数回線（４−０，４−１，４−２．．．）からＡＴＭセルが同時並列に交換機１に入力される。回線インタフェース３は各回線毎に処理タイミングの調整などを行い、高速データ伝送路６を用いてコアスイッチ２へ伝送する。コアスイッチ２では、各々のセル情報に基いた交換処理を行い、各々の交換先として指定された回線（５−０，５−１，５−２．．．）のインタフェース３へ高速データ伝送路７を通じて送出する。回線インタフェース３はコアスイッチ２から伝送されたＡＴＭセルを各々の回線へ送出する。ここで、交換機内の高速データ伝送路６、７やコアスイッチ２が正常に交換伝送できるかどうかを診断する為、従来は図２に示すような試験機能部１２を、各回線に共通に設けている。試験機能部１２は、指定された任意の入力回線側６に対して試験セルを送出すると共に、同じく指定された任意の出力回線側７から試験セルを取り込み、比較判定が行える。
【０００３】
図３に、この試験機能部１２による試験概略を示す。図３において、設定レジスタ２３は試験セルとして送出するセルのデータを制御用ＣＰＵから設定するためのレジスタファイルである。試験に先立って、予め制御用ＣＰＵ１０からこの設定レジスタ２３に試験セルデータを設定する。試験セル発生回路２４は設定レジスタ２３のデータを用いて試験セルを発生し、コアスイッチの入力側の指定された任意の回線上に試験セル２０を送出する。コアスイッチ２ではＡＴＭセルの交換処理を行い、該当する回線へセルを転送する。出力側の回線では、試験セル判別回路２５により、試験セルを判別して、セルのデータを回収レジスタ２６へ格納する。回収レジスタ２６へ格納されたセルデータは、比較回路２７を用いて、あるいは制御用ＣＰＵ１０が読み出すことによって、設定レジスタ２３の値と比較を行い、正常な交換伝送処理が行われたか、否かを判定する。
【０００４】
このような構成により、従来、全ての回線経路を通した導通試験は、各回線インタフェースにおける「折り返し」機能を利用して行われる。図２においては、各回線インタフェースがコアスイッチ入力側と出力側とを分けて示しているが、実際には入力側および出力側の回線インタフェースが同一基板あるいは同一ＬＳＩ内に実装されることが多い。これを利用し、例えば、回線＃０の出力側回線インタフェースでコアスイッチ２から受信したセルを、再び入力側回線＃０インタフェースから回線＃１へ向けて交換処理することを指示して出力するように「折り返し」設定することができる。このようにして、回線＃０から回線＃１へ、さらに回線＃１から回線＃２へと、１つのセルが順次全ての回線を通るように「折り返し」を設定した上で、試験機能部１２を用いて回線＃ｎの入力側から回線＃０へ向けて試験セルを送出する。送出された試験セルは、回線＃０から回線＃１、さらに回線＃２へと、順次すべての回線を通して、再び回線＃ｎの出力側インタフェースへと戻ってくる。戻ってきた試験セルを試験機能部１２で取り込み、図３に示した機能により送出した試験セルと回収したセルの内容を比較判定することにより、全ての回線およびコアスイッチでの導通を試験することができる。
【０００５】
【発明が解決しようとする課題】
上述した従来例では、試験セルの内容として、予めＣＰＵから設定レジスタ（レジスタファイル）２３にライトされたデータを用いている。すなわち、これらのレジスタファイルの書き換えはＣＰＵの速度によって制限されるため、試験時には半固定的なデータを用いて試験することになり、動的に種々のデータパターンに変えた場合の伝送を試験することができない。試験セルを１つ送出するごとに別のデータに書き換えることはＣＰＵからの書き込み速度的に不可能である。また、試験セルの送出・回収機能は１ケ所に共通で持っているため、試験セルの送出・回収・判定できる容量に制限がある。交換機そのものの持つ交換容量は毎秒数十ギガビットであったとしても、試験セルの送出・回収できる容量は、その数十分の一、あるいは百分の一程度に留まる。すなわち、交換機の持つ交換能力に余裕のある状態での試験しか行えないため、データ伝送経路あるいはコアスイッチ部にインターミッテントなエラーが発生している場合など、このような異常を検出することが困難である。さらに、回線インタフェースでの「折り返し」機能を用いて全回線を通した導通試験においても、同じデータの試験セルを使いまわすため、各回線間で伝送する試験セルの内容はいずれも同一となり、経路の誤りを判断することはできない。
【０００６】
このような問題を解決するために、特開平４−２９１８５６号公報および特開平５−７５６３９号公報に記載されている発明がある。これらの従来例では、受信側で試験セルの先頭オクテットで受信側カウンタの初期値を設定し、データが連続値であるか否かを比較することにより試験データを検査している。しかしこれらの方法では、初期値が同じであれば、ペイロードのデータが全て同じとなり、経路の誤りを判断することはできない。また、これらの例では、試験セルのペイロードデータをカウンタを用いて生成・検査しているため、ペイロードデータのビット位置によって、用いるデータの変化率が異なる、という問題がある。これは、例えば、８ビットのカウンタを用いた場合、０から２５５までのパターンが生成可能であるが、最下位ビットであるビット０では０／１が交互に用いられて毎回変化しているが、最上位ビットであるビット７では０データが１２８回続いたのち、１データが１２８回連続して、０／１の変化は１回しかないことになる。すなわち、交換機の内部では、高速にデータ伝送しているにも関わらず、このようなカウンタデータを用いた場合、最上位のビットに位置するビットでは、非常に低周期でしか変化しないデータを用いることになり、高速伝送の試験を行っていることにならない問題がある。また、これらの例では、試験対象がペイロード部分だけであり、ヘッダ情報の伝送誤りについては、検査する手段が提供されていない。
【０００７】
本発明の目的は、上述した問題を解決し、交換機の持つ最大交換能力まで試験セルの発生・回収・判定を可能とする交換機およびその診断方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、複数の通信回線の間でセルの交換処理を行う交換機において、前記回線ごとに設けられ、前記交換処理を試験するための試験セルを送信する送信部と、前記回線ごとに設けられ、前記送信手段より送信された試験セルを受信し、当該試験セルの検査を行う検査部とを有し、前記送信部は、送信する試験セルごとに、ランダムデータを初期値とし、当該初期値と、当該初期値に基づいて予め定めた演算の結果とを含むデータを、試験セルのペイロードデータとして出力し、前記検査部は、受信した試験セルから前記初期値および演算の結果を抽出し、抽出した初期値に基づいた予め定めた演算の結果と、抽出した演算の結果とが一致するか否かを判定する。また、前記送信部は、前記試験セルのヘッダ情報に対応する値から予め定めた演算により求めた固定値をさらに出力し、前記検査部は、受信した試験セルから前記ヘッダ情報に対応する値および前記固定値を抽出し、抽出した前記ヘッダ情報に対応する値から前記予め定めた演算の結果と、抽出した固定値とが一致するか否かをさらに判定するようにしてもよい。前記送信部は、前記予め定めた演算を行う演算回路と、当該演算回路の演算の結果を保持する保持回路とを備えることができる。また、前記検査部は、前記予め定めた演算を行う演算回路と、当該演算回路の演算の結果を保持する保持回路と、当該保持回路に保持する演算の結果と、前記抽出した演算の結果とが一致するか否かを判定する比較回路とを備えることができる。
【０００９】
本発明によれば、回線毎あるいは試験セル毎にランダムデータを用いて試験可能とすると共に、各回線毎送信部と検査部とを備えることにより、複数の回線から種々の試験セルを同時並列に入力し、受信側だけで自律的に試験セルの内容の整合性判定を行える。また、本発明では、ランダムデータ（例えば、疑似ランダムデータ）をペイロードに用いるため、ビット位置によるデータ変化率の偏りはない。さらに、ヘッダ部分の伝送誤りを検出するため、前記送信部は、前記試験セルのヘッダ情報に対応する値から予め定めた演算により求めた固定値をさらに出力し、前記検査部は、受信した試験セルから前記ヘッダ情報に対応する値および前記固定値を抽出し、抽出した前記ヘッダ情報に対応する値から前記予め定めた演算の結果と、抽出した固定値とが一致するか否かをさらに判定する。これにより、送信側では、ヘッダ情報に基づいて固定値（シグネチャ）を生成し、ペイロードにこの固有値（シグネチャ）とランダムデータとを格納して送信し、一方の受信側でも受信したヘッダ情報に基づいて固有値（シグネチャ）を演算生成すると共に、ペイロードに受信されたシグネチャ期待値とを比較することにより、ヘッダ情報の伝送誤りを検出できる。
【００１０】
【発明の実施の形態】
以下、本発明にかかる第１の実施の形態を図を参照して説明する。
【００１１】
従来、試験セルが正常に交換処理を経て受信されたか否かを判定するため、試験セル送信側に設定された試験セルデータと受信側で回収された試験セルデータとをビット毎に逐一比較することにより検査していた。このような判定方法では、図３に示したように、試験セルを送出する回路ブロックと回収する回路ブロックとを全く独立させて離れた位置に実装することは不可能であり、したがって試験機能部１２は回線インタフェース毎ではなく、共通の回路ブロックとして各回線で共有されていた。このため、共有の試験機能部の処理容量により、発生できる試験セルの容量が制限され、交換機の持つ最大交換能力に比べて極めて小容量の交換処理条件での試験しか行えなかった。さらに、全回線を駆動した導通試験であっても、各回線で異なる試験セルを使用することはできなかった。
【００１２】
上記の問題を解決するため、試験機能を全回線間で共有する代わりに、個々の回線毎に試験回路を実装する。本発明では、図１に示すように、各回線インタフェース毎に試験セル発生送信部１０１と試験セル受信検査部２０１とを備える。これにより、図１に示す如く回線＃０から回線＃ｎへ試験セルを送出すると同時に、回線＃３から回線＃０へ、回線＃ｎから回線＃１へと並行して複数の経路で試験セルを送出・受信することができる。この時、試験セルを送出する回線と受信する回線とは全く独立しているため、送出した試験セルの内容と受信した試験セルの内容とを比較して判定することは不可能となる。そこで、本発明では試験セルのペイロード（通信データ部分）に入れるデータを特定の演算回路により発生することで、ペイロードパターンに一定の規則を持たせる。これにより、試験セルを受信した回線では、同様の演算回路を使用して、受信した試験セルのペイロードパターンが一定の規則を有しているか否かの整合性を検査することで試験セルの交換伝送が正常に行われたかを判定することが可能となる。送信側のデータを参照することなく受信側単独での判定を可能とするこのようなペイロードの整合性検査には、図１に示す試験セル形態のように、ペイロードパターン中に、パターンの初期値Ｐ０と、論理的に連続したパターンの間にＰｎ＋１＝ｆ（Ｐｎ）なる関係を持たせ、試験セルの送出側および受信側共に同様な演算回路を用いてパターンの発生／検査を行うことが本発明の特徴である。
【００１３】
以下、詳細な実施の形態を図を用いて説明する。
【００１４】
図５は、試験セルのペイロードパターン発生回路を示しており、試験セル発生側に用いられる。ここに示すペイロードパターン発生回路は、主に、複数ビットから構成されたレジスタ３０と、レジスタ３０の値を入力して次の値を演算する演算回路ｆ（ｘ）３１とを有する。選択器３３はレジスタ３０の値の更新を制御するための回路である。選択信号として入力される制御信号３６に従い、レジスタ３０に格納するデータを、初期値３４、演算回路出力３５、あるいは、レジスタ３０の現在の値から選択して出力する。レジスタ３０は、クロック３７のタイミングで値を取込み更新する。レジスタ３０の出力する値３２をペイロードパターンとして用いる。レジスタ３０に現在入っている値を、仮に、Ｐ０とする。初期値は、各試験セルごとに異なる値が交換機の制御用ＣＰＵからあらかじめ指示される。演算回路ｆ（ｘ）３１はＰ０を入力として演算を行い、続く値ｆ（Ｐ０）＝Ｐ１を出力する。選択器３３は制御信号３６に従い、演算回路ｆ（ｘ）の出力３５を選択する。レジスタ３０はクロック３７のタイミングでこれを取込み、値をＰ１に更新する。以下、同様な動作を繰り返すことにより、レジスタ３０は、一連のパターンとしてＰ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４と、関数ｆ（ｘ）によりＰｎ＋１＝ｆ（Ｐｎ）で関連付いた系列値を出力する。
【００１５】
図６は、先に示した一連のパターンＰ０、Ｐ１、Ｐ２、、、と試験セルの形態との対応づけを示している。試験セルは通常のＡＴＭセルと同じく、ヘッダ部分２１とペイロード部分２２から構成される。ヘッダ２１にはセル識別情報、ＶＣＩやＶＰＩ、優先度などのＡＴＭセルの交換伝送に必要な情報が入る。ここでは、特に試験セルであることを示す情報が、セル識別情報として含まれる。一方のペイロード２２は、通信データそのものの部分である。従来の方法では、試験セルのペイロードデータとして、制御用ＣＰＵ１０から交換機の設定レジスタ２３へ予め設定されたデータが使用された。本実施の形態では、先に図５示した演算回路によって発生する一連のパターン系列Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４…を用いて試験セルのペイロードデータとする。図６は最も単純に、ペイロード内をＰ０、Ｐ１、Ｐ２、Ｐ３…とパターン系列順にそのままデータを並べた例である。このようなパターン系列にデータを並べるのは最も単純であり、その発生および受信側での検査に必要なハードウェア量が最も少なくなる。しかし、受信した側でパターンの論理的な順序を復元して検査可能であれば、必ずしも送信側でパターン系列順にペイロードに挿入する必要は無い。例えば、Ｐｎ＋１なる奇数番のパターンとＰｎなる偶数番パターンとを入れ替えて逆にして送信し、受信側でこれらを入れ替えて論理的な順番を復元してから検査しても良く、本発明の本質から外れるものではない。
【００１６】
図７は、試験セル受信側におけるペイロードパターンを検査する回路詳細を示している。この検査回路は主に、演算レジスタ４０と、この演算レジスタ４０の値を元に次の値を演算する演算回路ｆ（ｘ）４１と、受信した試験セルのセルデータ（ペイロードデータ）を取り込むためのレジスタ４９と、演算レジスタ４０の出力する値４２およびレジスタ４９の値に基づいてレジスタ４９に取り込んだセルデータの整合性を判定する回路（図７では比較器として示す）２７とを有する。これらの各構成要素を制御しているのが試験セル判別制御回路２５である。試験セル判別制御回路２５は、コアスイッチから回線インタフェースへ転送されたＡＴＭセルのヘッダ情報を検査し、それが試験セルか通常の通信セルかを判別する。これが試験セルであることが検出された場合、セルデータ（ペイロードデータ）をペイロードパターン検査回路２００に取り込ませて、選択器４３への選択制御信号４６および比較器への比較制御信号４８を制御して、データの整合性の検査を行う。図７には、回路構成と併せて、試験セルのペイロードに格納された各パターン系列に対応して、試験セル判別制御回路２５がどのような制御を行うかを示している。試験セルのペイロードには図５に示したパターン発生回路により一連のパターン系列が順番に格納されているものとする。試験セル判別制御回路２５は、比較レジスタ４９および演算レジスタ４０の双方に対して、ペイロードに含まれるパターン系列の初期値Ｐ０を取り込むことを指示する。この状態で次のクロックが入力されるまでは比較レジスタ４９および演算レジスタ４０共に不定の値であるため、比較器２７に対しては比較禁止を指示する。次のクロックが入力されることで比較レジスタ４９および演算レジスタ４０には初期値Ｐ０が取り込まれる。この状態で試験セル判別制御回路２５は比較器２７に対して比較を行うよう指示する。次のパターンＰ１については、比較レジスタ４９に対しては取込みを指示する一方、演算レジスタ４０に対しては先に取り込んだＰ０に基づいて演算を行った結果としてのＰ１に更新することを指示する。この状態で次のクロックが入力されると、比較レジスタ４９は試験セルのペイロードからのＰ１を取込み、演算レジスタは先のパターン初期値Ｐ０に基づいて独自に演算したパターンＰ１に更新される。これらの値を比較器２７は比較する。ここで、試験セルから取り込まれたＰ０またはＰ１のいずれか、あるいは双方に誤りがあると、比較器２７で不一致が検出される。仮に、取り込まれたＰ０に誤りがありＰ１は正常であったとする。演算レジスタ４０では誤ったＰ０に基づいて演算を行い値を更新するため、正常なＰ１とは異なったＰ１に更新される。一方の比較レジスタ４９には正常なＰ１が取り込まれるため、更新された演算レジスタ４０とは値が一致しない。逆に、Ｐ０が正常でＰ１が誤って入力された場合は、演算レジスタ４０が正常なＰ０に基づいて正常なＰ１に値を更新するのに対して、比較レジスタ４９は誤ったＰ１を取り込むため、やはり不一致が生じて、伝送の誤りが検出される。以下、同様に、比較レジスタ４９は、順次入力された次のパターンを取込み、演算レジスタ４０は演算器ｆ（ｘ）４１により値を演算更新することにより、これらを比較する比較器２７で試験セルのペイロードデータの整合性を判定することが可能となる。
【００１７】
これまでの説明では、演算レジスタおよび試験セルのペイロードに用いるパターン系列の具体的なビット幅には言及せず、単に複数ビットとしてきた。また、説明を簡単にするため、演算レジスタおよび比較レジスタのビット幅とパターン系列を構成する１つのパターンのビット幅が同じであることを前提として説明してきた。このビット幅をどのような値にするかは発明の本質に関わりなく、単に設計上の問題であるが、演算レジスタおよび比較レジスタとパターン系列のビット幅が異なる場合であっても発明が実施できることを示すため、図８に演算レジスタおよび比較レジスタが２４ビットであり、ペイロードパターンを１バイト（８ビット）ずつ受信した場合の実施の形態の制御動作の例を示す。
【００１８】
図８に示すように、試験セル発生側で用いるペイロード試験パターン演算レジスタ３０、試験セル受け取り側で用いる比較レジスタ４９および演算レジスタ４０が各々２４ビットであるとする。一方、試験セルのペイロードパターンは１バイト（８ビット）の幅で送受信されるとする。図８に示す試験セル発生側では、演算レジスタの値を下位側から１バイトずつ３回に分割して送出する（サイクル１、２、３）。サイクル３において最上位のバイト（ビット２３からビット１６）を送出すると共に、それまで保持していた演算レジスタの値更新を指示して次のクロックによって全ビットの値を更新する。再びサイクル４において下位の８ビット（ビット７からビット０）から順に送出することを繰り返す。一方、試験セルの受け取り側では、比較レジスタに対しては、受け取った各バイトをレジスタの下位の８ビット（ビット７からビット０）から順に取り込んで行くことを繰り返す。受け取り側演算レジスタでは、最初の３バイトを初期値として下位の８ビットから順に取込み、それ以降は３サイクルに１回の頻度で演算による値更新を繰り返して行く。比較器では、比較レジスタおよび演算レジスタに新規の３バイトが揃う毎にこれらの比較を行う。以上のような制御により、パターン系列を生成・検査するレジスタのビット幅と試験セルデータの（１クロックでの）転送幅とが一致していなくとも、本発明を適用することが可能である。
【００１９】
図９に、これまで説明してきたペイロードパターンの発生／検査回路を利用した、試験セルの発生送出・受信検査部の全体構成を示す。試験セル発生送信部１０１は、主に、試験モードを制御用ＣＰＵ１０から設定するための試験モード設定レジスタ５５と、ここに設定された試験モードに応じて試験セルの発生送出制御を行う試験セル発生制御回路５４と、試験セルの交換先や試験セル識別情報などの試験セルヘッダ生成に必要な情報を予め制御用ＣＰＵ１０から設定する試験情報設定レジスタ５６と、図５で説明したペイロードパターン発生回路１００と、通常の通信ＡＴＭセルと試験セルとを切り替えて出力する選択器５２とを有する。試験モードによっては、通常の通信セルを全て廃棄して強制的に試験セルを挿入・送出する場合もあるが、交換機が稼働中にオンラインで試験するには空セルのみを試験セルに置き換える機能が必要となる。空セル検出回路５３は、回線より入力されたセル４が空セルかどうかを判定する回路である。遅延回路５１は、空セル検出回路５３が空セルを検出してから、試験セル発生制御回路５４が試験セルの発生を開始するのに要する時間分だけ通常の通信セルを遅延させて、試験セルとの置換タイミングを整合させるための回路である。
【００２０】
以上の回路構成を用いて、試験セルを発生送出する動作概略を以下に説明する。まず、交換機の制御用ＣＰＵ１０が制御用バス１１を介して、回線インタフェース内にある試験セル発生送信部１０１の試験情報設定レジスタ５６に、発生すべき試験セルのヘッダ情報として必要な情報を設定する。次に試験モード設定レジスタ５５に対して、試験モード（どのような頻度でどのように試験セルを発生・送出するか）を設定することにより、試験セル発生制御回路５４に対して試験セルの発生開始を指示する。空セル検出回路５３は、回線より入力されたセルが空セルであるかどうかを判定し、空セルの場合は試験セル発生制御回路５４に通知する。試験セル発生制御回路５４は、試験情報設定レジスタ５６に設定された情報に基づき、試験セルのヘッダ発生を開始すると共に選択器５２に対して試験セル側に切り替えて出力することを指示する。試験セルのヘッダ発生が終了すると、試験セル発生制御回路５４は、ペイロードパターン発生回路１００へ制御信号を与えて、一定の規則を持った一連のパターン系列を発生させる。選択器５２は試験セルのヘッダに続いてペイロードパターン発生回路１００からのパターン系列を選択出力する。試験モード設定レジスタ５５に設定された試験モードが、連続送出の場合は、試験セル発生制御回路５４は、続けて試験セルのヘッダ発生を開始するが、空セルが入力された時のみ試験セルを発生するモードが設定された場合は、空セル検出回路５３からの検出信号が来るのを待ってから次の試験セル発生を開始する。ここで、発生・送出する試験セルの交換先や優先度は、予め試験情報設定レジスタ５６に設定された情報に基づいて生成するが、カウンタなどを用いてこれを動的に変更しても良い。例えば、試験セルを送出する毎にカウンタをカウントアップして、試験セルの交換先の回線番号を順次変えても良い。また、発生する試験セルの数を予め試験情報設定レジスタ５６に設定しておくことが考えられる。
【００２１】
一方の試験セル受信検査部２０１は、試験モード設定レジスタ６１と、試験セル判別回路２５−１と、試験セル検査制御回路２５−２と、図７で説明したペイロードパターン検査回路２００と、試験結果保持レジスタ６０とを有する。空セル送出回路５９および選択器５８は、交換機内部のコアスイッチおよび回線インタフェースの試験に用いた試験セルが外部に流れ出さないように空セルに置換して出力するための回路である。遅延回路５７は、この空セル送出回路５９での遅延と通常の通信セルの遅延とを整合して、選択器５８で切り替えてもセルタイミングが整合しているようにするための回路である。試験に先立ち、交換機の制御用ＣＰＵ１０が予め制御用バス１１を介して、試験モード設定レジスタ６１に、検査すべき試験モードを設定することにより、試験セル検査制御回路２５−２に試験開始を通知する。試験セル検査制御回路２５−２は、試験セル判別回路２５−１からの試験セル検出信号を待つ。試験セルの受信が検出されると、試験セル検査制御回路２５−２は、ヘッダの検査を行うと共に、ペイロードパターン検査回路２００を制御してペイロード部分の整合性検査を実施する。ペイロードパターン検査回路２００でペイロードに誤りが検出された場合、あるいは試験中の情報は、試験結果保持レジスタ６０が記憶保持する。ここで記憶保持された試験セルの誤りなどに関する情報は、制御用バス１１を介して制御用ＣＰＵ１０へ読み出すことができる。試験モード設定レジスタ６１の内容により、試験セルを空セルに変えて出力することが指示された場合、試験セル検査制御回路２５−２は、試験セルが検出される毎に、空セル送出回路５９および選択器５８を制御して、試験セルに代えて空セルを出力するようにする。
【００２２】
つぎに、試験セル発生送信部１０１および試験セル受信検査部２０１を適用した交換機を図１に示す。図９で説明した試験セル発生送信部１０１および試験セル受信検査部２０１を全ての回線インタフェースが各々備えている。すでに説明したように、試験セルの発生・検査回路ではペイロードパターンとして一定の規則を持つパターン系列を使用（ペイロードに初期値Ｐ０を含み、さらに、ペイロード内のパターンに関してＰｎ＋１＝ｆ（Ｐｎ）が成立）して、発生回路から独立した検査回路単独でペイロードの検査が行えるようにしている。このため、本実施の形態では図１に示すように、回線＃０から回線＃ｎへ試験セルを送出して試験すると並行して、回線＃３から回線＃０へ、加えて回線＃ｎから回線＃１へと、複数の交換経路で同時に試験することが可能である。しかも、各々の試験経路でのペイロード初期値として個別の値を使用することにより、試験経路毎に異なるペイロードデータを用いた試験が可能である。
【００２３】
以上、説明した実施の形態では、ペイロードデータとして疑似ランダムパターンを用いることで、試験セルのペイロードの各ビットでの変化率に偏りがないようにしている。これにより、従来のカウンタを用いて生成したペイロードデータで問題となったビット位置による変化率の偏りを防止することができ、より正確な通信試験を実現している。
【００２４】
つぎに、通信試験の誤り検出能力をさらに向上させるため、ヘッダ情報も含めた形での試験を可能とする第２の実施の形態を示す。
【００２５】
図１１にヘッダも含めた形で誤り検出可能な試験セルの形式を示す。本実施の形態の特徴は、ペイロード内に、ヘッダ情報を元に生成したシグネチャ値を入れ込むことにある。シグネチャ値は、セルヘッダの情報に基いて生成した固有の値である。ヘッダ情報に伝送誤りがあれば、これを元に生成したシグネチャ値と、元のシグネチャ値との間に不一致が生じ、これを検出することが可能となる。さらに、本実施の形態では、ペイロード内に、ヘッダシグネチャに続いてペイロードシード値（ランダムデータ）を入れ込んでいる。これは、試験セルヘッダ情報が同じであれば、常に同一のシグネチャ値になるため、それを元にペイロードデータを生成すると、常に同じパターンのペイロードデータの試験セルを用いることになり、試験セル毎に異なったペイロードデータパターンを適用するという、本発明の目的の一つが実現できないためである。発生する試験セル毎に、ペイロードのデータパターンを変えるため、ヘッダ情報から生成したシグネチャ値とランダムデータであるペイロードシード値とに基づき、それに続くペイロードパターンの生成を行うようにする。
【００２６】
図１１において、ペイロードの先頭に挿入しているヘッダシグネチャ値（ＨＤ＿ＳＩＧＮ）は、試験セルヘッダの情報を元に、図１２に示したシグネチャ生成回路を用いて生成した値である。図１２に示すシグネチャ生成回路は、シフト動作を基本とした疑似ランダムパターン発生回路に並列データ入力による排他的論理和機能を付加したものである。図１２は８ビットの例を示したものであり、シグネチャ生成回路は、８個のフリップフロップと１１個の２入力排他的論理和とを有する。ヘッダ情報である８ビットの並列データ入力（Ｄ７〜Ｄ０）があり、各フリップフロップＱの現在の値とＤ入力によって、擬似的な乱数が発生される。このような回路を用いることで、試験セルヘッダの各バイトを先頭から順に入力することで、ヘッダ情報による固有の値が生成される。これがヘッダシグネチャ値であり、本実施の形態においては、試験セルのペイロード先頭にこの値を挿入する。この試験セルを受け取った受信側では、ヘッダ情報に基づき同様の方法でヘッダシグネチャを生成し、この値をペイロード先頭で受け取ったヘッダシグネチャの期待値と比較することで、受信した試験セルのヘッダ情報に誤りがあったか否かを判定することができる。さらに、このヘッダシグネチャの値と受信したシード値とから、続くペイロードのパターンを生成して、ペイロードの誤りを試験することができる。図１１におけるＰ２以下のペイロードパターンの生成方法は、すでに図５を用いて説明した方法と同じである。ただし、ここで、図５において初期値として表記したＰ０に代わって、図１１に示すＰ１（Ｐ１は、ヘッダヘッダシグネチャとシード値とから演算２を実行して求めた値である）を用いることになる。もしくは、図５において初期値として表記したＰ０に代わって、ペイロードシード値を、そのまま初期値として利用してもよい。この場合、Ｐ１を演算せずに、ペイロードシード値を初期値としてそれ以降のペイロードデータを求める。
【００２７】
図１３にヘッダ情報の誤り検出にも対応可能な、試験セルのペイロードパターン発生回路の例を示す。これは、図９において示したペイロードパターン発生回路１００の詳細を示している。本実施の形態のペイロードには、ヘッダデータに基づいて生成したヘッダシグネチャが含まれるため、本ペイロードパターン発生回路に、試験セルヘッダデータ２０を入力する。ヘッダシグネチャは、本回路の主レジスタ３０−１および演算回路６２を用いて、生成される。演算回路６２は、図１３に示すように、２つの演算モード（演算１および演算２）を持っており、演算制御信号ＦＵＮＣにより、いずれかのモードが選択される。演算１は主レジスタ３０−１単独でのランダムパターン生成に用いるものであり、図５におけるｆ（ｘ）に相当する。一方の演算２は、主レジスタ３０−１と入力する試験セルヘッダデータ２０との２つの入力を用いて演算するものであり、図１２に示した動作を実現することでヘッダシグネチャ生成に用いられる。補レジスタ３０−２は、ランダムデータであるペイロードシード値を保持・出力するためのものであり、一つの試験セルのペイロードデータ生成完了時に、最後に主レジスタで生成した値を取り込み、次の試験セルを発生するまで保持しておき、新たなペイロードシードとして出力すると共に、続くペイロードパターン生成に用いる。このため、ペイロードシード値は、ランダムなデータとなる。選択制御信号１、２、３、演算制御信号およびＬＯＡＤ／ＨＯＬＤ信号は、制御用バスを介して図１に示す制御用ＣＰＵ１０から指示されるか、もしくは、図９に示す試験セル発生制御回路５４から指示される。
【００２８】
本回路を用いて、試験セルのペイロードデータを生成するには、まず、試験セルで用いるヘッダデータを入力してヘッダシグネチャを求める必要がある。ここに示した例では、主・補レジスタおよび演算器をすべて８ビット幅である場合を例にしている。図１３に示すように、ヘッダシグネチャは、試験セルヘッダの先頭バイトを主レジスタ３０−１に取り込み、それ以降、試験セルヘッダのバイトとの間で次々と「演算２」を行う。そのため、選択器２（３３−２）は、ヘッダ先頭バイト時のみ入力Ｂを選択し、それ以降は入力Ａを選択する。これにより、主レジスタには、ヘッダ先頭バイトのみがそのまま取り込まれ、それ以降は演算結果が取り込まれる。各ヘッダバイトを入力しながら演算を行い、ヘッダの最終バイトとの演算結果を主レジスタ３０−１に取り込みを完了した時の主レジスタ３０−１の値がヘッダシグネチャ値である。続いて、ペイロードパターンの生成・出力を行う。まず、選択器３（３３−３）がＢ入力を選択することで、主レジスタ３０−１の値をそのまま出力する。これにより、図１３に示すように、ペイロードパターン３２の先頭バイトがヘッダシグネチャを表すことになる。この時、主レジスタ３０−１にはＨＯＬＤの制御信号を与えて、値を継続保持させておく。次に、選択器３（３３−３）は入力Ａを選択して補レジスタ３０−２の保持しているランダムデータを出力する。これによりペイロードの第２バイトがペイロードシード値を表すことになる。これと同時に、選択器１（３３−１）ではヘッダデータ入力ではなく、補レジスタ３０−２の出力を選択して、演算回路６２において、ヘッダシグネチャ値を保持した主レジスタ３０−１とペイロードシード値を保持した補レジスタ３０−２との間でシグネチャ演算（演算２）を行わせ、Ｐ１を求め、ペイロードランダムデータの初期値を生成する。主レジスタ３０−１にはＬＯＡＤ制御信号が与えられる。次のクロック入力により、主レジスタは、先の演算結果を取り込む。同時に選択器３は再び入力Ｂを選択して主レジスタの取り込んだ値を出力する。これ以降、演算回路には演算制御信号ＦＵＮＣとして「演算１」を選択するように主レジスタの値を用いて、残りのペイロードデータとして疑似ランダムパターンを生成する。捕レジスタにはペイロードの最終バイト出力時にＬＯＡＤ制御信号が与えられ、次回の試験セル発生で用いるペイロードシードとして保持させる。
【００２９】
以上、説明した機能動作により、ペイロードだけでなくヘッダデータの伝送誤りも含めて検査可能な試験セルを発生することができる。
【００３０】
以下に、この試験セルを受信する側での検査を行うための手段について説明する。
【００３１】
図１４は、ペイロードパターン検査回路の内部構成を示している。この回路は、図７および図９に示したペイロードパターン検査回路２００に、さらにヘッダ検査機能を付加したものである。図７に示した回路とハード構成上の大きな違いはないが、図１４に示す演算器６２の機能は、図１４に示すように「演算１」と「演算２」との２種類の演算が可能である。この演算器６２は、図１３に示したものと同じ演算機能を有する。図１４における各制御信号は図７に示した試験セル判別制御回路２５から与えられる。試験セル判別制御回路２５は、試験セルを判別すると、図１４に示すペイロードパターン検査回路へセルデータ４４を入力すると共に選択器４６においてＢ入力を選択させ、レジスタ４０に試験セルヘッダの先頭バイトを取り込ませる。これ以降、このレジスタ４０の値と続くセルヘッダバイトとの間で、演算回路６２を用いて「演算２」を行いながら順次レジスタ４０にロードする。ヘッダ最終バイトを入力して、その演算結果をレジスタ４０に取り込んだ段階で、レジスタ４０には受信した試験セルのヘッダデータから生成したヘッダシグネチャが保持されている。続いて入力されるペイロードの先頭には、ヘッダシグネチャの期待値が格納されているため、レジスタ４０の値を保持（ホールド）した状態で、これとの比較を行う。ここで比較結果が一致していれば、受信した試験セルのヘッダ情報には伝送誤りが無いことになる。逆に、ヘッダシグネチャの値が期待値と不一致の場合は、ヘッダデータあるいはシグネチャ期待値のいずれかに誤りがあったことが判る。次に、試験セルのペイロードシード値が入力されるため、先に生成したヘッダシグネチャとの間で「演算２」を行い、ペイロードランダムデータの初期値を生成する。これ以降、演算回路６２では「演算１」を行い、レジスタ４０の値を順次更新すると共に、比較器２７において残りのペイロードパターンとの比較判定を行う。
【００３２】
以上、説明したように、図１２、図１３および図１４に示した第２の実施の形態を用いれば、試験セルのヘッダデータの伝送誤りも含めて、ペイロードデータの誤りも検査可能となる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、回線毎あるいは試験セル毎に異なったデータを用いて交換機の試験を行うことが可能となる。また、複数の回線から種々の試験セルを同時並列に入力することで交換機の持つ最大交換能力までの容量の試験セルの発生・回収・判定を行うことができるようになる。
【図面の簡単な説明】
【図１】本発明を適用したＡＴＭ交換機の構成図と本発明で使用する試験セルの形態を示す図である。
【図２】従来のＡＴＭ交換機における診断回路の位置づけを示す構成図である。
【図３】ＡＴＭ交換機の従来の診断方法を実現するハードウェア構成を示す図である。
【図４】本発明の課題の一つである複数の交換経路における異なる試験セル送出形態を示す図。
【図５】本発明の実施の形態に係るペイロードパターン発生回路の構成図である。
【図６】本発明の実施の形態に係る試験セルを構成するデータ形態を示す図である。
【図７】本発明の実施の形態に係るペイロードパターン検査回路の構成図である。
【図８】本発明による試験セルのペイロードパターン発生・検査に係るレジスタビットとペイロードバイトとの対応関係図である。
【図９】本発明の実施の形態に係る試験セルの発生・検査機能を実現するためのハード構成図である。
【図１０】一般的なＡＴＭ交換機の構成図である。
【図１１】ヘッダ誤り検出可能な試験セル形式を示す説明図。
【図１２】並列データのシグネチャ生成回路の構成を示す説明図。
【図１３】ヘッダ誤り検出に対応した試験セルペイロードパターン発生回路の構成および動作を示す説明図。
【図１４】ヘッダ誤り検出に対応したペイロードパターン検査回路の構成および動作を示す説明図。
【符号の説明】
１…  ＡＴＭ交換機、２…コアスイッチ  、３…回線インタフェース、４…回線入力、５回線出力…、６…高速データ伝送路、７…高速データ伝送路、１０…制御用ＣＰＵ、１１…制御用バス、２０…試験セル、２１…ヘッダ、２２…ペイロード、２３…設定レジスタ、２４…試験セル発生回路、２５…試験セル判別回路、２６…回収レジスタ、２７…比較回路、３０…演算レジスタ、３１…演算回路、３２…演算レジスタ出力、３３…選択器、４０…演算レジスタ、４１…演算回路、４２…演算レジスタ出力、４３…選択器、４９…比較レジスタ、５１…遅延回路、５２…選択器、５３…空セル検出回路、５４…試験セル発生制御回路、５５…試験モード設定レジスタ（発生側）、５６…試験情報設定レジスタ、５７…遅延回路、５８…選択器、５９…空セル送出回路、６０…試験結果保持レジスタ、６１…試験モード設定レジスタ（受信側）、１００…ペイロードパターン発生回路、１０１…試験セル発生送信部、２００…ペイロードパターン検査回路、２０１…試験セル受信検査部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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