(57)【特許請求の範囲】
【請求項１】
電流の通路となる伝導層と、この伝導層に隣接して設けられた結合量子井戸層とを備えた量子素子であって、
前記結合量子井戸層は、３以上の障壁層と、前記障壁層間に設けられると共に互いに局在するエネルギー準位が異なる複数の量子井戸層とにより構成され、
前記障壁層は、前記伝導層と前記量子井戸層との間、および前記量子井戸層間それぞれに設けられると共に電子或いは正孔がトンネリング可能な厚さを有する第１の障壁層と、前記伝導層に対して最も離間した位置に設けられると共に電子或いは正孔がトンネリングできない厚さを有する第２の障壁層とを含む
ことを特徴とする量子素子。
【請求項２】
前記結合量子井戸層は、前記伝導層側の量子井戸層に局在するエネルギー準位が前記伝導層と反対側の量子井戸に局在するエネルギー準位よりも大きいことを特徴とする請求項１記載の量子素子。
【請求項３】
前記結合量子井戸層は、前記伝導層側の量子井戸層に局在するエネルギー準位が前記伝導層と反対側の量子井戸に局在するエネルギー準位よりも小さいことを特徴とする請求項１記載の量子素子。
【請求項４】
前記結合量子井戸層内に蓄積される電子あるいは正孔の個数を前記結合量子井戸層と前記伝導層との間のトンネル現象を用いて制御し、その個数の違いを情報の違いとして蓄える多値情報記録可能なメモリ素子であることを特徴とする請求項１記載の量子素子。
【請求項５】
前記結合量子井戸層内に蓄積される電子あるいは正孔の個数を前記結合量子井戸層と前記伝導層との間のトンネル現象を用いて制御し、蓄積される個数の違いにより前記伝導層を流れる電流の変調を行う素子であることを特徴とする請求項１記載の量子素子。
【請求項６】
前記結合量子井戸層は、ＩｎＡｓあるいはＩｎＧａＡｓ混晶よりなる量子井戸層と、ＧａＡｓ，ＡｌＧａＡｓ混晶，ＧａＳｂあるいはＡｌＧａＳｂ混晶よりなる障壁層とにより構成されることを特徴とする請求項１記載の量子素子。
【請求項７】
前記結合量子井戸層は、ＧａＡｓよりなる量子井戸層と、ＡｌＧａＡｓ混晶よりなる障壁層とにより構成されることを特徴とする請求項１記載の量子素子。
【請求項８】
前記結合量子井戸層は、シリコンよりなる量子井戸層と、二酸化珪素よりなる障壁層とにより構成されることを特徴とする請求項１記載の量子素子。
【請求項９】
前記結合量子井戸層は、ゲルマニウムよりなる量子井戸層と、シリコンよりなる障壁層とにより構成されることを特徴とする請求項１記載の量子素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、量子井戸層を利用した量子素子に関する。
【０００２】
【従来の技術】
従来のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ  ）やフラッシュメモリなどに代表される半導体メモリは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｔｏｒ  ）トランジスタのゲート電極と基板との間に、絶縁膜（例えば二酸化珪素膜）により囲まれた電子または正孔の蓄積層を備えている。この半導体メモリでは、ソース電極とドレイン電極との間およびゲート電極に高電圧を印加すると絶縁膜中をトンネル効果により電子または正孔が伝導し、蓄積層に電子または正孔が蓄積され、その個数の違いを情報の違いとして保持するようになっている。保持された情報は、蓄積層に蓄積された電子または正孔の個数によりソース電極とドレイン電極との間に流れる電流の大きさが変化することを利用して、読み出すことができる。
【０００３】
また、電界効果トランジスタやバイポーラトランジスタなどに代表される従来の電流を変調する素子は、ソース電極とドレイン電極との間に流れる電流の大きさを、ゲート電極に印加する制御電圧の大きさに応じて変化させることができるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体メモリでは、情報の保持時間を十分に長くするために絶縁膜の厚さを厚くしなければならなかった。そのため、情報の書き込みや消去を実用的な時間で行うには大きなゲート電圧を印加しなければならず、素子を微細化することができないという問題があった。また、従来の半導体メモリでは、蓄積層に蓄積する電子または正孔の個数をゲート電圧の印加時間により制御するようになっていたので、その制御をする場合にはそのためのフィードバック回路が必要となり、書き込みや消去に長時間および大きな消費電力を要するという問題もあった。
【０００５】
また、従来の電流を変調する素子では、制御電圧値と電流値とが一価関数的に決定されていたので、論理素子などの機能性を有する素子を作製する場合には複数の素子を配線で結合しなければならなかった。すなわち、配線により浮遊抵抗や浮遊容量が大きくなり高速動作が制限されてしまうと共に、複数の素子の結合により消費電力および素子面積が大きくなってしまうという問題があった。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、低いゲート電圧で高速に情報の書き込みや消去ができ、消費電力が小さく高集積化が可能なメモリ素子としての量子素子を提供することにある。
【０００７】
また、第２の目的は、制御電圧値と電流値が多価関数的に変化し、高速で電流の変調ができ、消費電力が小さく高集積化が可能な電流を変調する素子としての量子素子を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の量子素子は、電流の通路となる伝導層と、この伝導層に隣接して設けられた結合量子井戸層とを備え、結合量子井戸層は、３以上の障壁層と、前記障壁層間に設けられると共に互いに局在するエネルギー準位が異なる複数の量子井戸層とにより構成され、前記障壁層は、前記伝導層と前記量子井戸層との間、および前記量子井戸層間それぞれに設けられると共に電子或いは正孔がトンネリング可能な厚さを有する第１の障壁層と、前記伝導層に対して最も離間した位置に設けられると共に電子或いは正孔がトンネリングできない厚さを有する第２の障壁層とを含むものである。
【００１０】
この量子素子では、伝導層と結合量子井戸層との間に順方向に電圧が印加されると、伝導層の電子あるいは正孔が量子力学的トンネリングにより結合量子井戸層に遷移する。また、伝導層と結合量子井戸層との間に逆方向に電圧が印加されると、結合量子井戸層に蓄積された電子あるいは正孔が量子力学的トンネリングにより伝導層に遷移する。これにより、結合量子井戸層は電子あるいは正孔を蓄積し、情報を記憶したり、伝導層を流れる電流値を多価関数的に変化させる。よって、高速かつ低電力で動作する。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
（第１の実施の形態）
図１は本実施の形態に係る量子素子の上部から見た構造を表すものである。図２は図１に示した量子素子のＩ−Ｉ線に沿った断面構造を表すものである。この量子素子は、メモリ素子として機能するものであり、適宜な半導体よりなる基板１の上に適宜な金属よりなるソース電極２とドレイン電極３とが間隔を開けてそれぞれ形成されている。ソース電極２とドレイン電極３との間の基板１の上には、結合量子井戸層１０を介して適宜の金属よりなるゲート電極４が形成されている。ソース電極２とドレイン電極３との間の基板１の表面には二次元電子ガス（２ＤＥＧ）が蓄積しており、電流の通路としての伝導層１ａが形成されている。この伝導層１ａは、ソース電極２およびドレイン電極３とそれぞれオーミック接合している。なお、ゲート電極４と結合量子井戸層１０（すなわち後述する障壁層１１ｃ）とは非オーミック接合状態となっている。
【００１４】
ここで結合量子井戸層１０というのは、互いに量子力学的トンネリングが可能な多重量子井戸層のことである。なお、ここでは図２に示したように、結合量子井戸層１０の量子井戸層の数が２の場合について説明する。すなわち、この結合量子井戸層１０は、基板１側から順に積層された第１の障壁層１１ａ，伝導層１ａ側の量子井戸層１２ａ，第２の障壁層１１ｂ，伝導層１ａとは反対側の量子井戸層１２ｂおよび第３の障壁層１１ｃにより構成されている。このうち障壁層１１ａ，量子井戸層１２ａおよび障壁層１１ｂは、伝導層１ａの電子を量子井戸層１２ｂに遷移させるメモリ素子の遷移層として機能し、量子井戸層１２ｂは遷移された電子を蓄積するメモリ素子の蓄積層として機能する。
【００１５】
各量子井戸層１２ａ，１２ｂは、例えば、ＧａＡｓ，ＩｎＡｓ，ＩｎＧａＡｓ混晶，シリコン（Ｓｉ）あるいはゲルマニウム（Ｇｅ）によりそれぞれ構成される。各障壁層１１ａ，１１ｂ，１１ｃは、例えば、量子井戸層１２ａ，１２ｂがＧａＡｓによりそれぞれ構成される場合にはＡｌＧａＡｓ混晶によりそれぞれ構成され、量子井戸層１２ａ，１２ｂがＩｎＡｓやＩｎＧａＡｓ混晶によりそれぞれ構成される場合にはＧａＡｓ，ＡｌＧａＡｓ混晶，ＧａＳｂあるいはＡｌＧａＳｂ混晶によりそれぞれ構成され、量子井戸層１２ａ，１２ｂがシリコンによりそれぞれ構成される場合には二酸化珪素（ＳｉＯ２  ）によりそれぞれ構成され、量子井戸層１２ａ，１２ｂがゲルマニウムによりそれぞれ構成される場合にはシリコンによりそれぞれ構成される。
【００１６】
障壁層１１ａ，１１ｂの厚さｄ１  ，ｄ２  は電子あるいは正孔がトンネリング可能な距離（例えば５０ｎｍ以下）であり、障壁層１１ｃの厚さｄ３  は電子あるいは正孔が容易にトンネリングできない距離（例えば５０ｎｍ以上）となっている。また、障壁層１１ａと量子井戸層１２ａと障壁層１１ｂとを合わせた厚さ（ｄ１  ＋ｗ１  ＋ｄ２  ）は電子あるいは正孔が容易にトンネリングできない距離となっている。なお、量子井戸層１２ａの厚さｗ１  は、エネルギー準位の離散化が顕著となる１μｍ以下（例えば離散化エネルギー間隔が室温での熱エネルギー２６ｍｅＶよりも十分に大きくなる５ｎｍ）が好ましく、厚さ方向の自由度の離散化エネルギー幅がｋＢ  Ｔ（ｋＢ  はボルツマン定数＝１．３８×１０−２３  Ｊ／Ｋ、Ｔは素子の絶対温度）よりも十分大きくなるように決定される。量子井戸層１２ｂの厚さｗ２  は、量子井戸層１２ｂのエネルギー準位が量子井戸層１２ａのエネルギー準位よりも小さくなるように決定される。
【００１７】
図３は図２におけるＩＩ−ＩＩ線に沿った方向の熱平衡時のエネルギーバンド構造を表すものである。なお、図３では、ここでの説明の理解を容易とするために障壁層１１ｃがｎ型の場合を表しているが、ｐ型でも真正でもよい。
【００１８】
この量子素子は、基板１を構成する物質の電子親和力φＳｕｂ  および量子井戸層１２ａ，１２ｂをそれぞれ構成する物質の電子親和力φＱＷ１  ，φＱＷ２  が障壁層１１ａ，１１ｂ，１１ｃをそれぞれ構成する物質の電子親和力φＢ１，φＢ２，φＢ３よりもそれぞれ大きくなっている。また、量子井戸層１２ａに局在する電子の最低エネルギー準位Ｅ０  ＱＷ１  は、伝導層１ａ（すなわち二次電子ガス）のフェルミ準位ＥＦ  ２ＤＥＧよりも大きくなっている。更に、量子井戸層１２ａに局在する電子の最低エネルギー準位Ｅ０  ＱＷ１  は、化１に示したように、量子井戸層１２ｂに局在する電子の最低エネルギー準位Ｅ０  ＱＷ２  よりも大きく、量子井戸層１２ｂに蓄積させた電子が短時間で基板１側にリークしないようになっている。
【００１９】
【化１】
Ｅ０  ＱＷ１  ＞Ｅ０  ＱＷ２  ＋ｋＢ  Ｔ
ｋＢ  ；ボルツマン定数＝１．３８×１０−２３  Ｊ／Ｋ
Ｔ  ；素子の絶対温度
【００２０】
このような構成を有する量子素子は、次のように作用する。
【００２１】
この量子素子では、まず、図４に示したように、ゲート電極４に順バイアスの正のゲート電圧Ｖｇ  を印加することにより情報を書き込む。なお、図４においてＥＦ  ｇ  はゲート電極４のフェルミ準位である。
【００２２】
ここで、ゲート電圧Ｖｇ  が図４に示したよりも小さくＥＦ  ２ＤＥＧ＜Ｅ０  ＱＷ１  である場合には、伝導層１ａの電子は量子井戸層１２ａに遷移するだけの大きなエネルギーを持っておらず、蓄積層である量子井戸層１２ｂに遷移することができない。
【００２３】
しかし、図４に示したように、ＥＦ  ２ＤＥＧ＞Ｅ０  ＱＷ１  となるまでゲート電圧Ｖｇ  を印加すると、伝導層１ａの電子は、エネルギー準位Ｅ０  ＱＷ１  を介して量子井戸層１２ｂに遷移する。この遷移は、伝導層１ａと量子井戸層１２ａとの間の共鳴トンネリングにより生じるので、きわめて高速に起こる。この時に必要な最低ゲート電圧Ｖｇ  ｍｉｎ  は化２により表される。
【００２４】
【化２】
Ｖｇ  ｍｉｎ  
≒（Ｅ０  ＱＷ１  −ＥＦ  ２ＤＥＧ）／ｅ
×｛（ｄ１  ＋ｗ１  ＋ｄ２  ＋ｗ２  ＋ｄ３  ）／ｄ１  ｝
【００２５】
例えば、基板１および量子井戸層１２ａ，１２ｂにＧａＡｓをそれぞれ用い、障壁層１１ａ，１１ｂ，１１ｃにＡｌＧａＡｓ混晶をそれぞれ用いて、障壁層１１ａの厚さｄ１  を１０ｎｍ，量子井戸層１２ａの厚さｗ１  を７ｎｍ，障壁層１１ｂの厚さｄ２  を２０ｎｍ，量子井戸層１２ｂの厚さｗ２  を５０ｎｍおよび障壁層１１ｃの厚さｄ３  を１００ｎｍとすると、Ｅ０  ＱＷ１  −ＥＦ  ２ＤＥＧは０．１ｅＶ程度となり、最低ゲート電圧Ｖｇ  ｍｉｎ  は約１．８７Ｖとなる。ちなみに、現在用いられているフラッシュメモリの書き込みに必要なゲート電圧は約１０Ｖである。すなわち、この量子素子では低いゲート電圧Ｖｇ  により書き込みが行われる。
【００２６】
また、このとき量子井戸層１２ｂに蓄積させる電子の個数は、書き込み時間（ゲート電圧Ｖｇ  の印加時間）ではなくゲート電圧Ｖｇ  により制御する。これは、この量子素子では上述したように低いゲート電圧Ｖｇ  で高速に書き込みができるからである。例えば、化２に示したように、ゲート電極４に最低ゲート電圧Ｖｇ  ｍｉｎ  よりも小さいゲート電圧Ｖｇ  を印加した場合には、量子井戸層１２ｂに蓄積される電子の個数は０である。これに対し、ゲート電極４に最低ゲート電圧Ｖｇ  ｍｉｎ  よりも大きなゲート電圧Ｖｇ  を印加した場合には、この量子素子を図５に示したような等価回路に置き換えると、量子井戸層１２ｂに化３に示した個数Ｎｍａｘ  の電子が蓄積される。
【００２７】
【化３】
Ｎｍａｘ  ＝（Ｅ０  ＱＷ１  −Ｅ０  ＱＷ２  ）Ｃｔｏｔ  ／ｅ２  
Ｃｔｏｔ  ；Ｃｔ  ＋Ｃｇ
Ｃｔ    ；伝導層１ａと量子井戸層１２ｂの間の容量
Ｃｇ    ；量子井戸層１２ｂとゲート電極４の間の容量
【００２８】
このように量子井戸層１２ｂに電子をＮｍａｘ  個蓄積させたのち、ゲート電圧Ｖｇ  をゼロに戻すと、エネルギーバンドは図６に示したようになる。
【００２９】
その後、図７に示したように、ゲート電極４に逆バイアスの負のゲート電圧Ｖｇ  を印加すると、量子井戸層１２ｂに蓄積されていた電子の一部が量子井戸層１２ａを介して伝導層１ａに遷移する。この時、量子井戸層１２ｂに残る電子の個数Ｎｍａｘ  は化４で表される。これにより、量子井戸層１２ｂに蓄積される電子の個数Ｎｍａｘ  はゲート電圧Ｖｇ  によって制御される。
【００３０】
【化４】
Ｎｍａｘ  ＝（Ｅ０  ＱＷ１  −Ｅ０  ＱＷ２  ）Ｃｔｏｔ  ／ｅ２  ＋Ｃｇ  Ｖｇ  ／ｅ
【００３１】
このようにして量子井戸層１２ｂに電子を蓄積させたのち、ゲート電圧Ｖｇ  をゼロに戻す。その時のエネルギーバンドを図８に示す。このように、ゲート電圧Ｖｇ  をゼロとしても、量子井戸層１２ｂに蓄積された電子に対して量子井戸層１２ａがポテンシャル障壁として働くので、量子井戸層１２ｂから伝導層１ａに電子が遷移する確率は非常に小さい。これにより、量子井戸層１２ａに電子が不揮発的に蓄積される。
【００３２】
次に、このようにして書き込まれた情報は、伝導層１ａを流れる電流値を測定することにより読み出される。この電流値は、量子井戸層１２ｂに蓄積された電子の個数に応じて変化する。
【００３３】
また、このようにして書き込まれた情報は、図９に示したように、ゲート電極４に逆バイアスの負のゲート電圧Ｖｇ  を印加し、Ｅ０  ＱＷ１  ＜Ｅ０  ＱＷ２  とすることにより消去される。これにより、量子井戸層１２ｂに蓄積された電子は、量子井戸層１２ａを介して伝導層１ａに遷移する。そののち、ゲート電圧Ｖｇ  をゼロに戻しても、伝導層１ａの電子に対して量子井戸層１２ａがポテンシャル障壁として働くので、伝導層１ａから量子井戸層１２ｂに電子が遷移してしまう確率は非常に小さい。
【００３４】
このような量子素子は、次のようにして製造することができる。なお、ここでは、基板１にＧａＡｓ基板を用い、各障壁層１１ａ，１１ｂ，１１ｃをＡｌＧａＡｓ混晶によりそれぞれ構成すると共に、各量子井戸層１２ａ，１２ｂをＧａＡｓによりそれぞれ構成する場合について具体的に説明する。
【００３５】
図１０〜図１３はその各製造工程を表すものである。ちなみに、図１０（ｂ）では平面図とそのＩＩＩ  −ＩＩＩ  線に沿った断面図を、図１１（ａ）では平面図とそのＩＶ−ＩＶ線に沿った断面図を、図１２では平面図とそのＶ−Ｖ線に沿った断面図を、図１３では平面図とそのＶＩ−ＶＩ線に沿った断面図をそれぞれ合わせて表している。
【００３６】
まず、図１０（ａ）に示したように、適宜な基板１の上に、例えば、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；ＭＢＥ）法，有機金属気相成長（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ；ＭＯＣＶＤ）法あるいは有機金属分子線エピタキシー（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；ＭＯＭＢＥ）法などにより、厚さｄ１  の障壁層１１ａ，厚さｗ１  の量子井戸層１２ａ，厚さｄ２  の障壁層１１ｂ，厚さｗ２  の量子井戸層１２ｂおよび厚さｄ３  の障壁層１１ｃを順次積層する。
【００３７】
次いで、図１０（ｂ）に示したように、例えば、光リソグラフィー法や電子線リソグラフィー法により基板１までのエッチングを行い、素子分離を行う。エッチャントとしては、例えば、リン酸（Ｈ３  ＰＯ４  ），塩酸（ＨＣｌ），硫酸（Ｈ２  ＳＯ４  ），水酸化アンモニウム（ＮＨ４  ＯＨ）あるいは水酸化カリウム（ＫＯＨ）などに過酸化水素（Ｈ２  Ｏ２  ）や水（Ｈ２  Ｏ）を混合した溶液を用いる。
【００３８】
続いて、図１１（ａ）に示したように、障壁層１１ｃおよび基板１の上のゲート電極形成領域に、耐エッチング性を有するマスク層２１を例えばフォトレジストや二酸化珪素や窒化珪素（Ｓｉ３  Ｎ４  ）により形成する。
【００３９】
そののち、図１１（ｂ）に示したように、マスク層２１を用い、異方性の強いドライエッチング法により、基板１の表面に対して垂直方向に障壁層１１ａの途中まで順次エッチングする。例えば、エッチングガスとしてメタン（ＣＨ４  ）ガスとヘリウム（Ｈｅ）ガス、または四塩化珪素（ＳｉＣｌ４  ）ガスとヘリウムガスや塩素（Ｃｌ２  ）ガスなどを用いた反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、電子サイクロトロン共鳴（ＥＣＲ；Ｅｌｅｃｔｒｏｎ  ＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）を用いた反応性イオンビームエッチング（ＥＣＲ−ＲＩＢＥ）法により行う。この際、エッチングガスの圧力を高くしたり、エッチングされ易い面がエッチング側面に露出するようにマスク層２１をパタンニングするなどして、各障壁層１１ａ，１１ｂ，１１ｃおよび各量子井戸層１２ａ，１２ｂの幅がマスク層２１の幅よりも小さくなるようにする。
【００４０】
このようにエッチングをしたのち、真空蒸着法やスパッタリング法などにより、基板１の上にソース電極２およびドレイン電極３を形成するための金属膜を形成する。例えば、ＡｕＧｅの膜，ニッケル（Ｎｉ）の膜および金（Ａｕ）の膜を順次積層する。そののち、マスク層２１を剥離（リフトオフ）し、図１２に示したように、ソース電極２およびドレイン電極３を形成する。次いで、例えば、４００℃程度の温度でアニールを行い、ソース電極２およびドレイン電極３をその下層の障壁層１１ａおよび基板１と合金化させて、基板１の表面に形成された伝導層１ａにオーミック接合させる。
【００４１】
ソース電極２およびドレイン電極３を形成したのち、図１３に示したように、光リソグラフィーや電子線ソグラフィーおよびリフトオフ法を用い、適宜な金属（例えばアルミニウム（Ａｌ）や金）よりなるゲート電極４を形成する。これにより、本実施の形態に係る量子素子が形成される。
【００４２】
このように本実施の形態に係る量子素子によれば、蓄積層としての量子井戸層１２ｂと、遷移層を構成する量子井戸層１２ａとを有する結合量子井戸層１０を備えているので、情報の記録を量子井戸層１２ａを介した量子井戸層１２ｂへの共鳴トンネリングを用いて行うことができる。よって、情報の記録を極めて速く、低いゲート電圧Ｖｇ  で行うことができる。従って、書き込みおよび消去の消費電力を小さくすることができると共に、素子を微細化することができる。
【００４３】
また、量子井戸層１２ｂに蓄積する電子の個数をゲート電圧Ｖｇ  により制御することができるので、従来必要であった電荷量制御のための周辺回路が不要となる。よって、消費電力を小さくすることができると共に、チップ面積も小型化することができる。
【００４４】
（第２の実施の形態）
図１４は本発明の第２の実施の形態に係る量子素子のエネルギーバンド構造を表すものである。この量子素子は、量子井戸層１２ａ，１２ｂの厚さｗ１  ，ｗ２  および機能が第１の実施の形態とはそれぞれ異なることを除き、他は第１の実施の形態の量子素子と同一の構成を有している。よって、ここでは第１の実施の形態と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４５】
この量子素子は、伝導層１ａを流れる電流を変調する素子として機能するものであり、図１４に示したように、熱平衡時における量子井戸層１２ａに局在する電子の最低エネルギー準位Ｅ０  ＱＷ１  が量子井戸層１２ｂに局在する電子の最低エネルギー準位Ｅ０  ＱＷ２  よりも小さくなるように、量子井戸層１２ａ，１２ｂの厚さｗ１  ，ｗ２  が決定される。
【００４６】
この量子素子では、ゲート電極４に順バイアスの正のゲート電圧Ｖｇ  を印加すると、伝導層１ａのフェルミ準位ＥＦ  ２ＤＥＧが量子井戸層１２ａに局在する電子の最低エネルギー準位Ｅ０  ＱＷ１  よりも小さいうちは、ゲート電圧値が増大するにつれ伝導層１ａに蓄積される電子の個数が増加し電流値が増加する。
【００４７】
更に正のゲート電圧Ｖｇ  を印加すると、伝導層１ａのフェルミ準位ＥＦ  ２ＤＥＧと量子井戸層１２ａに局在する電子の最低エネルギー準位Ｅ０  ＱＷ１  とが等しくなり、伝導層１ａの一部の電子が量子井戸層１２ａに遷移する。量子井戸層１２ａに遷移した電子は伝導層１ａにおける伝導に寄与しなくなるので、伝導層１ａを流れる電流は減少する。
【００４８】
更に正のゲート電圧Ｖｇ  を印加すると、ゲート電圧値が増大するにつれ伝導層１ａに蓄積される電子の個数が増加し電流値が増加する。このように、本実施の形態に係る量子素子は、伝導層１ａを流れる電流（ソースドレイン電流）とゲート電圧Ｖｇ  との関係が図１５に示したように多価関数的となる。
【００４９】
なお、この量子素子は、第１の実施の形態と同様にして製造することができる。
【００５０】
このように本実施の形態に係る量子素子によれば、伝導層１ａに隣接して結合量子井戸層１０を備えているので、ゲート電圧Ｖｇ  と伝導層１ａを流れる電流とを多価関数的に変化させることができる。よって、１つの素子で多値の情報を扱うことができる。また、高速で電流の変調ができると共に、消費電力を小さくでき、かつ高集積化を図ることができる。
【００５１】
以上、各実施の形態を挙げて本発明を説明したが、本発明は上記各実施の形態に限定されるものではなく、種々変形可能である。例えば、上記各実施の形態においては、電子が情報の担い手となる場合について説明したが、本発明は、正孔を情報の担い手として用いてもよい。その場合の動作は、上記各実施の形態における電子を正孔に置換することを除き、ほぼ同様である。
【００５２】
また、上記各実施の形態においては、量子井戸層１１ａ，１１ｂを同一の組成の材料によりそれぞれ構成し、それらの厚さｗ１  ，ｗ２  を変えることによりそれらに局在するエネルギー準位を変えるようにしたが、量子井戸層１１ａ，１１ｂをそれぞれ構成する材料の組成を変えることによりそれらに局在するエネルギー準位を変えるようにしてもよい。例えば、量子井戸層１１ａ，１１ｂをＩｎＧａＡｓ混晶やＩｎＧａＳｂ混晶によりそれぞれ構成し、インジウムの組成比を変化させるようにしてもよい。
【００５３】
更に、上記各実施の形態においては、結合量子井戸層１０を障壁層１１ａ，量子井戸層１２ａ，障壁層１１ｂ，量子井戸層１２ｂおよび障壁層１１ｃが順次積層された構成としたが、伝導層１ａ側の量子井戸層１２ａを複数設けるようにしてもよい。すなわち、障壁層１１ａと量子井戸層１２ａとを交互にそれぞれ複数積層し、その上に障壁層１１ｂ，量子井戸層１２ｂおよび障壁層１１ｃを順次積層した構成としてもよい。このように構成すれば、製造において結合量子井戸層をエッングする際に（図１１（ｂ）参照）、基板１に隣接した障壁層１１ａから基板１から最も離れた障壁層１１ａのいずれかまでエッチングをすればよくなり、製造が容易となる。
【００５４】
加えて、結合量子井戸層が３以上の量子井戸層を有する場合、第２の実施の形態においては、各量子井戸層に局在する電子の最低エネルギー準位が伝導層１ａ側ほど小さくなるようにしてもよい。
【００５５】
【発明の効果】
以上説明したように本発明の量子素子によれば、結合量子井戸層を、３以上の障壁層と、障壁層間に設けられると共に互いに局在するエネルギー準位が異なる複数の量子井戸層とにより構成し、前記障壁層を、前記伝導層と前記量子井戸層との間、および前記量子井戸層間それぞれに設けられると共に電子或いは正孔がトンネリング可能な厚さを有する第１の障壁層と、前記伝導層に対して最も離間した位置に設けられると共に電子或いは正孔がトンネリングできない厚さを有する第２の障壁層とを含むようにしたので、量子力学的トンネリングにより電子あるいは正孔を伝導層と結合量子井戸層との間で遷移させることができる。よって、この量子素子をメモリ素子として利用すれば、情報の書き込みおよび消去を極めて速く、低電力で行うことができると共に、素子を微細化することができるという効果を奏する。また、この量子素子を電流の変調素子として利用すれば、伝導層を流れる電流を多価関数的に変化させることができる。よって、高速で電流の変調ができると共に、消費電力を小さくできかつ高集積化を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る量子素子の構成を表す平面図である。
【図２】図１に示した量子素子の構成を表すＩ−Ｉ線に沿った断面図である。
【図３】図２に示した量子素子のＩＩ−ＩＩ線に沿った方向におけるエネルギーバンド構造図である。
【図４】図１に示した量子素子の書き込み動作を説明するためのエネルギーバンド構造図である。
【図５】図１に示した量子素子の等価回路を表す回路図である。
【図６】図１に示した量子素子の書き込み動作を説明するためのエネルギーバンド構造図である。
【図７】図６に続く動作を説明するためのエネルギーバンド構造図である。
【図８】図７に続く動作を説明するためのエネルギーバンド構造図である。
【図９】図１に示した量子素子の消去動作を説明するためのエネルギーバンド構造図である。
【図１０】図１に示した量子素子の各製造工程を表す断面図である。
【図１１】図１０に続く各製造工程を表す断面図である。
【図１２】図１１に続く各製造工程を表す断面図である。
【図１３】図１２に続く各製造工程を表す断面図である。
【図１４】本発明の第２の実施の形態に係る量子素子の構成を説明するためのエネルギーバンド構造図である。
【図１５】図１４に示した量子素子のソースドレイン電流とゲート電圧との関係を表す特性図である。
【符号の説明】
１…基板、１ａ…伝導層、２…ソース電極、３…ドレイン電極、４…ゲート電極、１０…結合量子井戸層、１１ａ，１１ｂ，１１ｃ…障壁層、１２ａ，１２ｂ…量子井戸層、２１…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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