(57)【特許請求の範囲】
【請求項１】
信号線にゲートが接続されたＰ型負荷容量用ＭＯＳトランジスタと、前記信号線にゲートが接続されたＮ型負荷容量用ＭＯＳトランジスタと、前記Ｐ型負荷容量用ＭＯＳトランジスタのソース及びドレインに電源電圧よりも高い昇圧電圧を印加する第１電源手段と、前記Ｎ型負荷容量用ＭＯＳトランジスタのソース及びドレインにグランド電圧よりも低い基板電圧を印加する第２電源手段と、前記第１電源手段が前記Ｐ型負荷容量用ＭＯＳトランジスタのソース及びドレインに印加する電圧として、前記電源電圧よりも高い昇圧電圧とグランド電圧以下の電圧とを切り換える手段と、前記第２電源手段が前記Ｎ型負荷容量用ＭＯＳトランジスタのソース及びドレインに印加する電圧として、電源電圧以上の電圧と前記グランド電圧よりも低い基板電圧とを切り換える手段と、を有することを特徴とする遅延回路。
【請求項２】
信号線にゲートが接続されたＰ型負荷容量用ＭＯＳトランジスタと、前記信号線にゲートが接続されたＮ型負荷容量用ＭＯＳトランジスタと、前記Ｐ型負荷容量用ＭＯＳトランジスタのソース及びドレインに出力端子が接続された第１のＣＭＯＳインバータと、この第１のＣＭＯＳインバータの高電位側に電源電圧よりも高い昇圧電圧を印加し、低電位側にグランド電圧以下の電圧を印加する第１電源手段と、前記Ｎ型負荷容量用ＭＯＳトランジスタのソース及びドレインに出力端子が接続された第２のＣＭＯＳインバータと、この第２のＣＭＯＳインバータの高電位側に電源電圧以上の電圧を印加し、低電位側にグランド電圧よりも低い基板電圧を印加する第２電源手段と、前記第１及び第２のＣＭＯＳインバータにその動作を制御する電圧を印加して、前記第１及び第２のＣＭＯＳインバータの出力として、高電位側電圧又は低電位側電圧を切り換える切換手段とを有することを特徴とする遅延回路。
【請求項３】
前記切換手段は、前記第１又は第２のＣＭＯＳインバータの入力端子に出力端子が接続されたインバータを有し、前記第１及び第２のＣＭＯＳインバータの入力端子に相が反転された電位を印加することを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記切換手段には、前記インバータとヒューズを使用することを特徴とする請求項２又は３に記載の遅延回路。
【請求項５】
前記切換手段には、前記インバータとレジスタを使用することを特徴とする請求項２又は３に記載の遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳキャパシタを利用した遅延回路に関し、特に、半導体集積回路内に形成され、信号電圧が変動しても安定した遅延効果が得られる遅延回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路のウェハテスト工程又は組立後のテスト工程等において、クロックのセンタリング調整又は信号のタイミング調整を行う場合、遅延回路として主に負荷容量用ＭＯＳトランジスタが使用されてきた。例えば、クロック配線又は信号線に、Ｐ型負荷容量用ＭＯＳトランジスタ及びＮ型負荷容量用ＭＯＳトランジスタのゲートを接続し、このＰ型負荷容量用ＭＯＳトランジスタのソース及びドレインを接続した端子（以下、ソース・ドレインという）に電源電圧（ＶDD）、前記Ｎ型負荷容量用ＭＯＳトランジスタのソース・ドレインにグランド電圧（ＶGND）が印加された回路が使用される。適当な電圧をもつ信号が、この回路の信号線に入力されると、前記ＭＯＳトランジスタはキャパシタとして作用するため、信号電流は負荷容量用ＭＯＳトランジスタを充電し、入力より一定時間遅れて出力される。
【０００３】
図３は従来の遅延回路の例を示す。信号線１０にＰ型負荷容量用ＭＯＳトランジスタ３のゲート及びＮ型負荷容量用ＭＯＳトランジスタ４のゲートが接続され、これらのＭＯＳトランジスタ３及び４のソース・ドレインには、夫々ＣＭＯＳインバータ５及び６の出力端子が接続されている。ＣＭＯＳインバータ５及び６において、Ｐ型ＭＯＳトランジスタのソースには電源電圧（ＶＤＤ）、Ｎ型ＭＯＳトランジスタのドレインにはグランド電圧（ＶＧＮＤ）が印加される。ＣＭＯＳインバータ５の入力端子にはヒューズ又はレジスタ８を接続する。また、ＣＭＯＳインバータ６の入力端子にはインバータ７の出力端子を接続し、インバータ７の入力端子はヒューズ又はレジスタ８に接続される。
【０００４】
前記回路において、ヒューズ又はレジスタ８を切り換えることにより、インバータ５及び６を介し、負荷容量用ＭＯＳトランジスタ３及び４のソース・ドレインに印加する電圧を選択することができる。負荷容量用ＭＯＳトランジスタ３及び４のソース・ドレインに一定の電圧が印加されると、信号線１０を流れる信号の電圧に応じて負荷容量用ＭＯＳトランジスタ３及び４は負荷容量を持ち、信号に対する遅延効果を発揮する。
【０００５】
【発明が解決しようとする課題】
しかしながら、前述の遅延回路には、安定した負荷容量が得られる信号電圧の範囲が狭いという問題がある。特に、電源電圧が低い場合に、その傾向が顕著となる。以下図３を参照して詳細に説明する。ヒューズ又はレジスタ８がロウ・レベルであるとき、インバータ５の入力端子の電圧はロウ・レベルとなり、インバータ５におけるＰ型ＭＯＳトランジスタはＯＮ、Ｎ型ＭＯＳトランジスタはＯＦＦとなるため、Ｐ型負荷容量用ＭＯＳトランジスタ３のソース・ドレイン電圧はＶＤＤとなる。また、ヒューズ又はレジスタ８の信号は、インバータ７で反転し、インバータ６の入力端子にはハイ・レベルの信号が入力される。従って、インバータ６におけるＰ型ＭＯＳトランジスタはＯＦＦ、Ｎ型ＭＯＳトランジスタはＯＮとなり、Ｎ型負荷容量用ＭＯＳトランジスタ４のソース・ドレイン電圧はＶＧＮＤとなる。
【０００６】
Ｐ型ＭＯＳトランジスタのしきい値電圧をＶｔｐ、Ｎ型ＭＯＳトランジスタのしきい値電圧をＶｔｎとすると、Ｐ型負荷容量用ＭＯＳトランジスタ３が負荷容量を持つためのゲート電圧は（ＶＤＤ−Ｖｔｐ）以下となり、Ｎ型負荷容量用ＭＯＳトランジスタ４が負荷容量を持つためのゲート電圧は（ＶＧＮＤ＋Ｖｔｎ）以上となる。
【０００７】
図４は、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４が、負荷容量を持つためのゲート電圧の範囲を示す。Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４がいずれも負荷容量を持つゲート電圧の範囲は、（ＶＧＮＤ＋Ｖｔｎ）以上（ＶＤＤ−Ｖｔｐ）以下となり、信号電圧がＶＧＮＤからＶＤＤまで変化する場合、信号電圧の範囲と比較して狭くなる。このため、信号電圧が変化すると、安定した負荷容量値が得られなくなり、遅延効果が不安定となる。特に電源電圧とグランド電圧の差が小さくなると、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４がいずれも負荷容量を持つゲート電圧の範囲が更に縮小し、遅延効果がより不安定となる。
【０００８】
本発明はかかる問題点に鑑みてなされたものであり、信号電圧の変化に対して安定した遅延効果を発揮する遅延回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本願第１発明に係る遅延回路は、信号線にゲートが接続されたＰ型負荷容量用ＭＯＳトランジスタと、前記信号線にゲートが接続されたＮ型負荷容量用ＭＯＳトランジスタと、前記Ｐ型負荷容量用ＭＯＳトランジスタのソース及びドレインに電源電圧よりも高い昇圧電圧を印加する第１電源手段と、前記Ｎ型負荷容量用ＭＯＳトランジスタのソース及びドレインにグランド電圧よりも低い基板電圧を印加する第２電源手段と、前記第１電源手段が前記Ｐ型負荷容量用ＭＯＳトランジスタのソース及びドレインに印加する電圧として、前記電源電圧よりも高い昇圧電圧とグランド電圧以下の電圧とを切り換える手段と、前記第２電源手段が前記Ｎ型負荷容量用ＭＯＳトランジスタのソース及びドレインに印加する電圧として、電源電圧以上の電圧と前記グランド電圧よりも低い基板電圧とを切り換える手段と、を有することを特徴とする。
【００１１】
また、本願第２発明に係る遅延回路は、信号線にゲートが接続されたＰ型負荷容量用ＭＯＳトランジスタと、前記信号線にゲートが接続されたＮ型負荷容量用ＭＯＳトランジスタと、前記Ｐ型負荷容量用ＭＯＳトランジスタのソース及びドレインに出力端子が接続された第１のＣＭＯＳインバータと、この第１のＣＭＯＳインバータの高電位側に電源電圧よりも高い昇圧電圧を印加し、低電位側にグランド電圧以下の電圧を印加する第１電源手段と、前記Ｎ型負荷容量用ＭＯＳトランジスタのソース及びドレインに出力端子が接続された第２のＣＭＯＳインバータと、この第２のＣＭＯＳインバータの高電位側に電源電圧以上の電圧を印加し、低電位側にグランド電圧よりも低い基板電圧を印加する第２電源手段と、前記第１及び第２のＣＭＯＳインバータにその動作を制御する電圧を印加して、前記第１及び第２のＣＭＯＳインバータの出力として、高電位側電圧又は低電位側電圧を切り換える切換手段とを有することを特徴とする。
【００１２】
この場合は、前記切換手段は、前記第１又は第２のＣＭＯＳインバータの入力端子に出力端子が接続されたインバータを有し、前記第１及び第２のＣＭＯＳインバータの入力端子に相が反転された電位を印加することができる。
【００１３】
更に、前記切換手段には、前記インバータ及びヒューズ又は前記インバータ及びレジスタを使用することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施例について添付図面を参照して具体的に説明する。図１は本発明の実施例の構成を示す。信号線１０の入力側及び出力側には、信号電流をドライブするバッファ１及びバッファ２が設置される。バッファ１とバッファ２の間に、Ｐ型負荷容量用ＭＯＳトランジスタ３のゲート及びＮ型負荷容量用ＭＯＳトランジスタ４のゲートが接続される。Ｐ型負荷容量用ＭＯＳトランジスタ３のソース・ドレインはＣＭＯＳインバータ５に接続され、ＣＭＯＳインバータ５のＰ型ＭＯＳトランジスタのソースには電源電圧（ＶＤＤ）より高い昇圧電圧（Ｖｂｏｏｔ）が印加され、Ｎ型ＭＯＳトランジスタのドレインにはグランド電圧（ＶＧＮＤ）が印加される。また、Ｎ型負荷容量用ＭＯＳトランジスタ４のソース・ドレインはＣＭＯＳインバータ６に接続されており、ＣＭＯＳインバータ６のＰ型ＭＯＳトランジスタのソースには電源電圧（ＶＤＤ）、Ｎ型ＭＯＳトランジスタのドレインにはグランド電圧（ＶＧＮＤ）よりも低い基板電圧（Ｖｓｕｂ）が印加される。ＣＭＯＳインバータ５の入力端子はレジスタ８と接続され、ＣＭＯＳインバータ６の入力端子はインバータ７を介して、レジスタ８と接続される。
【００１５】
次に、本実施例の動作について説明する。負荷容量選択電位切り換え手段であるレジスタ８によって、負荷容量選択電位をロウ・レベルとする。このとき、ＣＭＯＳインバータ５の入力電圧はロウ・レベルとなり、ＣＭＯＳインバータ５におけるＰ型ＭＯＳトランジスタはＯＮ、Ｎ型ＭＯＳトランジスタはＯＦＦとなるため、Ｐ型負荷容量用ＭＯＳトランジスタ３のソース・ドレイン電圧はＶｂｏｏｔとなる。また、レジスタ８の信号は、インバータ７で反転し、インバータ６の入力端子にはハイ・レベルの信号が入力される。従って、インバータ６におけるＰ型ＭＯＳトランジスタはＯＦＦ、Ｎ型ＭＯＳトランジスタはＯＮとなるため、Ｎ型負荷容量用ＭＯＳトランジスタ４のソース・ドレイン電圧はＶｓｕｂとなる。
【００１６】
このとき、Ｐ型負荷容量用ＭＯＳトランジスタ３が負荷容量を持つためのゲート電圧範囲は、（Ｖｂｏｏｔ−Ｖｔｐ）以下であり、Ｎ型負荷容量用ＭＯＳトランジスタ４が負荷容量を持つためのゲート電圧範囲は、（Ｖｓｕｂ＋Ｖｔｎ）以上である。従って、負荷容量選択電位がロウ・レベルであるとき、信号電圧範囲が（Ｖｓｕｂ＋Ｖｔｎ）以上（Ｖｂｏｏｔ−Ｖｔｐ）以下であれば、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４はいずれも負荷容量を持つ。
【００１７】
また、レジスタ８により、負荷容量選択電位をハイ・レベルとしたときの動作について説明する。このとき、ＣＭＯＳインバータ５の入力電圧はハイ・レベルとなり、ＣＭＯＳインバータ５におけるＰ型ＭＯＳトランジスタはＯＦＦ、Ｎ型ＭＯＳトランジスタはＯＮとなるため、Ｐ型負荷容量用ＭＯＳトランジスタ３のソース・ドレイン電圧はＶＧＮＤとなる。また、レジスタ８の信号は、インバータ７で反転し、ＣＭＯＳインバータ６の入力端子にはロウ・レベルの信号が入力される。従って、ＣＭＯＳインバータ６におけるＰ型ＭＯＳトランジスタはＯＮ、Ｎ型ＭＯＳトランジスタはＯＦＦとなるため、Ｎ型負荷容量用ＭＯＳトランジスタ４のソース・ドレイン電圧はＶＤＤとなる。
【００１８】
このとき、Ｐ型負荷容量用ＭＯＳトランジスタ３が負荷容量を持つためのゲート電圧範囲は、（ＶＧＮＤ−Ｖｔｐ）以下であり、Ｎ型負荷容量用ＭＯＳトランジスタ４が負荷容量を持つためのゲート電圧範囲は、（ＶＤＤ＋Ｖｔｎ）以上となる。信号電圧の範囲を、ＶＧＮＤ以上ＶＤＤ以下とすると、負荷容量選択電位がハイ・レベルであるとき、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４は負荷容量を持たず、従って、信号に対する遅延効果も発揮しない。
【００１９】
次に、本実施例の効果について説明する。図２は、本実施例において、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４が負荷容量を持つための信号電圧範囲を示す。負荷容量選択電位をロウ・レベルとするとき、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４がいずれも容量を持つための信号電圧範囲は（Ｖｓｕｂ＋Ｖｔｎ）以上（Ｖｂｏｏｔ−Ｖｔｐ）以下となり、従来技術における信号電圧範囲と比較して、（Ｖｂｏｏｔ−ＶＤＤ）＋（ＶＧＮＤ−Ｖｓｕｂ）だけ広くなる。従って、信号電圧の変化に対して、より安定した遅延効果が発揮できる。
【００２０】
前記実施例においては、インバータ７をＣＭＯＳインバータ６及びレジスタ８の間に配置し、負荷容量選択電位がロウ・レベルのときに、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４が負荷容量を持つ例を示したが、インバータ７をＣＭＯＳインバータ５及びレジスタ８の間に配置し、負荷容量選択電位がハイ・レベルのときに、Ｐ型負荷容量用ＭＯＳトランジスタ３及びＮ型負荷容量用ＭＯＳトランジスタ４が負荷容量を持つ遅延回路も、本発明に含まれる。
【００２１】
また、本実施例では負荷容量選択電位切り換え手段として、レジスタを使用したが、ヒューズを使用してもよい。また、それ以外の手段でも、ＣＭＯＳインバータ５、６の入力端子に印加する電圧を切り換えることのできる手段であればよい。レジスタを使用する場合は、レジスタの入側に一定電圧を印加し、レジスタの抵抗値を変化させることによりＣＭＯＳインバータ５及び６の入力端子に印加する電位を選択する。ヒューズを使用する場合は、２つのヒューズの入側に夫々高電位電圧及び低電位電圧を印加し、ヒューズの切り換えによりＣＭＯＳインバータ５及び６の入力端子に印加する電位を選択する。
【００２２】
また、前記実施例においては、Ｐ型負荷容量用ＭＯＳトランジスタ及びＮ型負荷容量用ＭＯＳトランジスタが、夫々１つずつ使用されている例を示したが、これらのトランジスタのうちどちらか一方又は両方を複数個使用する遅延回路も本発明に含まれる。
【００２３】
更に、フラッシュメモリのメモリセルのように、負荷容量用トランジスタのゲート構造を、コントロール・ゲート及びフローティング・ゲートから成る構造とし、フローティング・ゲートに電子を注入又は引き抜く方法により、負荷容量用ＭＯＳトランジスタのしきい値電圧を変化させ、負荷容量用ＭＯＳトランジスタが負荷容量を持つゲート電圧の範囲を制御した遅延回路も本発明に含まれる。
【００２４】
また、負荷容量用ＭＯＳトランジスタにイオンを注入する方法により、負荷容量用ＭＯＳトランジスタのしきい値電圧を変化させ、負荷容量用ＭＯＳトランジスタが容量を持つゲート電圧の範囲を制御する遅延回路も本発明に含まれる。
【００２５】
【発明の効果】
上述の如く、本発明によれば、負荷容量用ＭＯＳトランジスタのソース・ドレイン電圧の範囲を拡大することにより、負荷容量用ＭＯＳトランジスタが容量を持つために必要なゲート電圧の範囲を拡大し、信号電圧の変化に対してより安定した遅延回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例における遅延回路を示す図である。
【図２】本実施例の遅延回路において、負荷容量用ＭＯＳトランジスタが容量を持つゲート電圧範囲を示す図である。
【図３】従来の遅延回路を示す図である。
【図４】従来の遅延回路において、負荷容量用ＭＯＳトランジスタが容量を持つゲート電圧範囲を示す図である。
【符号の説明】
１；バッファ
２；バッファ
３；Ｐ型負荷容量用ＭＯＳトランジスタ
４；Ｎ型負荷容量用ＭＯＳトランジスタ
５；ＣＭＯＳインバータ
６；ＣＭＯＳインバータ
７；インバータ
８；ヒューズ又はレジスタ
１０；信号線
【図１】
0003586612.tif 000002
【図２】
0003586612.tif 000003
【図３】
0003586612.tif 000004
【図４】
0003586612.tif 000005