【手続補正書】
【提出日】平成29年10月10日(2017.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プラットフォームであって、
ベース層と、
前記ベース層の上方のデバイス層とを備え、
前記デバイス層は第１の材料を備え、
前記第１の材料は半導体であり、
前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、
前記プラットフォームと、
チップであって、
前記チップは活性領域を備え、
前記活性領域は第２の材料を備える、
前記チップと、
前記チップを前記プラットフォームに固定するボンドであって、
前記チップは前記プラットフォームの前記ベース層に固定され、
前記プラットフォームの前記デバイス層は前記チップの前記活性領域と位置合わせされる、
前記ボンドと、
コーティングであって、前記コーティングは前記チップを前記プラットフォーム中に気密封止する、前記コーティングと
を備える、２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
[0101]本明細書において言及されるすべての特許、特許出願、公開、および記載は、それらの全体がすべての目的のために参照することにより組み込まれる。いずれも従来技術であるとは認められない。
[例１]  
プラットフォームであって、
ベース層と、
前記ベース層の上方のデバイス層とを備え、
前記デバイス層は第１の材料を備え、
前記第１の材料は半導体であり、
前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、
前記プラットフォームと、
チップであって、
前記チップは活性領域を備え、
前記活性領域は第２の材料を備える、
前記チップと、
前記チップを前記プラットフォームに固定するボンドであって、
前記チップは前記プラットフォームの前記ベース層に固定され、
前記プラットフォームの前記デバイス層は前記チップの前記活性領域と位置合わせされる、
前記ボンドと、
コーティングであって、前記コーティングは前記チップを前記プラットフォーム中に気密封止する、前記コーティングと
を備える、２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
[例２]
前記第１の材料はシリコンであり、
導波路およびミラーが前記デバイス層中の要素であり、
前記導波路およびミラーはレーザーのための共振キャビティを形成し、
前記第２の材料はＩＩＩ−Ｖ族材料であり、
前記ＩＩＩ−Ｖ族材料は前記レーザーのための利得媒質を提供し、
前記プラットフォームの前記デバイス層は前記チップの前記活性領域と位置合わせされ、
あるいは場合によっては、
前記チップと、前記開口を形成する前記複数の壁のうちの壁との間にギャップが形成され、
アモルファスシリコンおよび／またはポリシリコンが、前記チップと前記複数の壁のうちの前記壁との間の前記ギャップを少なくとも部分的に埋め、
あるいは場合によっては、
コンタクト金属が前記チップの第１の表面上にあり、
前記チップの第２の表面は前記結合に固定され、
前記チップの前記第１の表面は前記チップの前記第２の表面の反対側にあり、
あるいは場合によっては、
導波路のリッジ部分が前記チップ中に形成され、
前記チップ中に形成された前記リッジ部分は前記プラットフォーム上の特徴および／またはターゲットと位置合わせされ、
あるいは場合によっては、前記ボンドは金属ボンドであり、および場合によっては、前記ボンドはインジウムとパラジウムとを含み、
あるいは場合によっては、前記チップは前記プラットフォームの上部層の上方に延在しなく、
あるいは場合によっては、
前記プラットフォームはシリコンオンインシュレータ（ＳＯＩ）ウエハを備え、
前記ベース層は前記ＳＯＩウエハのハンドルであり、
前記プラットフォームはＢＯＸ層をさらに備え、
前記ＢＯＸ層は酸化ケイ素を備え、
前記ＢＯＸ層は前記ベース層と前記デバイス層との間にある、
例１に記載の複合デバイス。
[例３]  
第１のマスクをターゲットと位置合わせすることと、
前記ターゲットと位置合わせされた前記第１のマスクに基づいてプラットフォームにおいてリセスをエッチングすることと、
前記プラットフォームにチップをボンディングすることであって、
前記チップは前記プラットフォームの前記リセスにおいてボンディングされ、
ギャップが前記チップの側部と前記リセスの壁とを分離し、
前記プラットフォームにボンディングされた前記チップが前記複合デバイスを形成する、前記ボンディングすることと、
前記チップの上にコンタクト金属を付着することと、
前記プラットフォームと前記チップの両方を第１の材料で少なくとも部分的に覆い、このようにして前記ギャップを埋めることと、
前記ギャップにわたってエッチングすべきエリアを画定する第２のマスクを適用することと、
前記ギャップにわたってエッチングすべき前記エリアを画定する前記第２のマスクに基づいて前記ギャップ中の第１の材料を部分的に除去することと、
第２の材料で前記ギャップを少なくとも部分的に埋めることと、
前記ギャップから前記第２の材料の一部分を除去することと、
前記プラットフォームと前記チップの両方を第３の材料で少なくとも部分的に覆うことと、
前記チップ上に特徴を形成するために前記チップから除去すべきエリアを画定するために第３のマスクを適用することと、
前記チップ上に前記特徴を形成するために前記チップから材料を除去することと、
第４の材料で前記チップを覆うことと
を含む、２つ以上材料間でフォトニック機能を分割するための複合デバイスを作製する方法。
[例４]
前記第２の材料はアモルファスシリコンであり、
あるいは場合によっては、前記チップはレーザーのための利得媒質を備え、前記プラットフォームはシリコンから作られ、
あるいは場合によっては、前記方法は、前記リセスにおいてペデスタルを形成することをさらに含み、
あるいは場合によっては、前記第４の材料で前記チップを覆うことが、気密封止シールを生成し、
あるいは場合によっては、
前記プラットフォームはデバイス層を備え、
前記プラットフォームはベース層を備え、
前記デバイス層は導波路を備え、および場合によっては、
前記チップは前記プラットフォームの前記ベース層にボンディングされ、
あるいは場合によっては、前記第１の材料と、前記第３の材料と、前記第４の材料とは二酸化ケイ素（ＳｉＯ２）であり、
あるいは場合によっては、
前記第３のマスクは、前記ターゲットを使用して位置合わせされ、
前記ターゲットは前記プラットフォーム上にあり、
あるいは場合によっては、前記方法は、前記第３の材料をエッチングすることをさらに含み、
あるいは場合によっては、前記方法は、前記チップ上に第２の特徴を形成するために前記チップから除去すべき第２のエリアを画定するための第４のマスクを位置合わせすることをさらに含み、前記特徴は導波路のリッジであり、前記第２の特徴は前記導波路のショルダーである、
例３に記載の複合デバイスを作製する方法。
[例５]  
プラットフォームを提供することであって、
ベース層と、
前記プラットフォームの前記ベース層の上方のデバイス層であって、前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、デバイス層と
を備える、前記プラットフォームを提供することと、
チップを提供することであって、
基板と、
活性領域と
を備える、前記チップを提供することと、
前記プラットフォームの前記ベース層の前記部分に前記チップをボンディングすることと
を含む、フォトニクスのために使用される複合デバイスを作製するための方法。
[例６]
前記チップは、前記デバイス層の前記開口を通って延在し、
前記チップの前記基板は、前記リセスの外へ、前記プラットフォームの上方に延在し、
前記チップの前記活性領域は前記デバイス層と位置合わせされ、および場合によっては、
前記チップが前記プラットフォームにボンディングされ、前記チップが前記プラットフォームの上方に延在しないように、前記チップの前記基板の少なくとも一部分を除去することをさらに含み、
あるいは場合によっては、前記プラットフォームはシリコンであり、前記チップは直接バンドギャップ材料であり、
あるいは場合によっては、前記プラットフォーム中に形成されたペデスタルを使用して前記活性領域を前記デバイス層と位置合わせすることをさらに含む、
例５に記載の前記複合デバイスを作製するための方法。
[例７]  
プラットフォームを提供することであって、
前記プラットフォームはリセスを備え、
前記プラットフォームは第１の材料を備える、前記プラットフォームを提供することと、
チップを提供することであって、
前記チップは第２の材料を備え、
前記第２の材料は前記第１の材料とは異なり、
前記チップは基板の一部分を備える、前記チップを提供することと、
前記プラットフォームに前記チップをボンディングすることと、
前記チップが前記プラットフォームにボンディングされた後に、前記チップから前記基板の前記部分を除去することと
を含む、複合デバイスを作製するための方法。
[例８]
前記基板の前記部分は前記プラットフォームの上方に延在し、前記基板の前記部分を除去した後に前記チップは前記プラットフォームの上方に延在せず、
あるいは場合によっては、前記基板の前記部分を除去することは、エッチングによって実施され、
あるいは場合によっては、前記基板の上方にエッチストップを成長させ、次いで、前記エッチストップの上方に前記活性領域を成長させることによって前記チップを作製することをさらに含み、
あるいは場合によっては、前記チップはエッチストップをさらに備え、前記基板の前記少なくとも一部分を除去することは、前記エッチストップまで前記チップをエッチングすることを含み、
あるいは場合によっては、前記プラットフォームは酸化物層をさらに備え、前記リセスは前記酸化物層を通過し、
あるいは場合によっては、前記第２の材料はＩＩＩ−Ｖ族材料であり、
あるいは場合によっては、
前記プラットフォームはデバイス層とベース層を備え、
前記デバイス層は前記プラットフォームの前記ベース層の上方にあり、
前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出され、このようにして前記リセスを形成するように、前記デバイス層において開口を形成する複数の壁を備え、
前記チップは、前記リセスにおいて前記プラットフォームの前記ベース層の前記部分にボンディングされる、
例７に記載の前記複合デバイスを作製するための方法。
[例９]  
プラットフォームであって、
ベース層と、
前記プラットフォームの前記ベース層の上方のデバイス層とを備え、
前記デバイス層は第１の材料を備え、
前記第１の材料は半導体であり、
前記デバイス層は、前記プラットフォームの前記ベース層の一部分が前記デバイス層を通して露出されるように、前記デバイス層において開口を形成する複数の壁を備える、
前記プラットフォームと、
チップであって、
前記チップは活性領域を備え、
前記活性領域は第２の材料を備え、
前記第２の材料は前記第１の材料とは異なる、
前記チップと、
前記チップに前記プラットフォームを固定するボンドであって、前記チップは前記プラットフォームの前記ベース層の前記部分に固定される、ボンドと
を備える、
２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
[例１０]
前記チップ上にエッチングストップ層をさらに備え、
あるいは場合によっては、前記第２の材料は直接バンドギャップ材料であり、および場合によっては、前記第２の材料はＩＩＩ−Ｖ族半導体材料であり、
あるいは場合によっては、前記プラットフォームは酸化物層をさらに備え、前記酸化物層は前記ベース層と前記デバイス層との間にあり、
あるいは場合によっては、前記チップは前記プラットフォームの上方に延在せず、および場合によっては、前記活性領域は前記デバイス層と光学的に位置合わせされる、
例９に記載の複合デバイス。
[例１１]  
複合デバイスを提供することであって、
プラットフォームであって、
前記プラットフォームはリセスを備え、
前記プラットフォームは第１の材料を備える、
プラットフォームと、
チップであって、
前記チップは前記プラットフォームの前記リセスにおいてボンディングされ、
前記チップは第２の材料を備える、
チップと
を備える、前記複合デバイスを提供することと、
エッチングすべき前記チップ上のエリアを画定するために前記複合デバイスをマスクすることと、
前記チップが前記プラットフォームにボンディングされた後に前記チップをエッチングすることと
を含む、２つ以上の材料にわたって機能を分割するための複合デバイスを作製するための方法。
[例１２]
前記第１の材料はシリコンであり、
あるいは場合によっては、前記第２の材料はＩＩＩ−Ｖ族材料であり、
あるいは場合によっては、前記チップをエッチングすることは、前記チップ上に導波路を形成し、および場合によっては、前記チップ上の前記導波路は、前記チップが前記プラットフォームにボンディングされた後に前記チップ上に前記導波路を形成するためにフォトリソグラフィプロセスを使用することによって前記プラットフォーム中の導波路と位置合わせされ、
あるいは場合によっては、前記方法は、前記リセスにおいて前記チップを気密封止するために前記チップを覆うことをさらに含み、
あるいは場合によっては、前記チップをエッチングすることは、ＣＭＯＳデバイスを製造するために使用される処理チャンバにおいて実施され、
あるいは場合によっては、
前記チップと前記プラットフォームとの間のギャップが第３の材料で少なくとも部分的に埋められ、
前記第３の材料は、前記チップをエッチングすることと同時にエッチングされ、
あるいは場合によっては、
前記複合デバイスは複数のチップを備え、
前記複数のチップの各々は、前記プラットフォームの対応するリセスにおいてボンディングされ、
前記複数のチップの各々は、前記チップをエッチングすることと同時にエッチングされ、
前記複数のチップの数は５００を超える、
例１１に記載の前記複合デバイスを作製するための方法。
[例１３]  
プラットフォームは第１の材料を備え、前記プラットフォーム上でエッチエリアを画定するために第１のマスクをターゲットと位置合わせすることと、
前記エッチエリアによって画定される前記プラットフォームにおいてリセスをエッチングすることと、
チップは前記第１の材料とは異なる第２の材料から作られ、前記プラットフォームの前記リセスにおいて前記チップをボンディングすることと、
特徴エリアは前記チップにわたり、前記特徴エリアを画定するために第２のマスクを前記ターゲットと位置合わせすることと、
前記チップ上に特徴を形成するために前記チップの前記特徴エリアを処理することと
を含む、２つ以上の材料にわたって機能を分割するための複合デバイスを作製するための方法。
[例１４]
前記第１の材料はシリコンを備え、
前記第２の材料はＩＩＩ−Ｖ族材料を備え、
あるいは場合によっては、前記特徴は導波路であり、および場合によっては、前記チップ上の前記導波路は、処理中に、前記プラットフォームの一部分である第２の導波路と位置合わせされ、
あるいは場合によっては、前記特徴はコンタクト金属であり、
あるいは場合によっては、
前記プラットフォームはシリコンオンインシュレータ（ＳＯＩ）ウエハを備え、
前記プラットフォームにおいてリセスをエッチングすることは、前記ＳＯＩウエハのハンドルの一部分を露出するために前記ＳＯＩウエハのデバイス層と前記ＳＯＩウエハのＢＯＸ層の両方を通してエッチングすることを含み、
あるいは場合によっては、
前記チップと前記プラットフォームとの間にギャップが存在し、
前記方法は、少なくとも部分的に前記ギャップを第３の材料で埋めることをさらに含み、
前記第３の材料は、前記チップと前記プラットフォームとの間の光結合を提供するために使用され、
および場合によっては、前記第３の材料はアモルファスシリコンおよび／またはポリシリコンを備え、
あるいは場合によっては、前記方法は、
第２の特徴エリアを画定するために第３のマスクを前記ターゲットと位置合わせすることと、
前記チップが前記プラットフォームにボンディングされながら、前記第２の特徴エリアをエッチングすることと、をさらに含み、
あるいは場合によっては、前記チップの前記特徴エリアを処理することは、ＣＭＯＳ作製技法を使用することを含み、
あるいは場合によっては、前記チップはレーザーのための利得媒質を備え、前記プラットフォームは、前記レーザーのための共振キャビティを形成するためにミラーを備える、
例１３に記載の前記複合デバイスを作製するための方法。
[例１５]  
リセスを備えるプラットフォームと、
前記プラットフォームの前記リセスにおいてボンディングされるチップと、
前記チップに前記プラットフォームをボンディングすることにおいて使用されるコンタクト層であって、
前記コンタクト層は、前記コンタクト層の第１の側部上に第１のくぼみを備え、
前記コンタクト層は、前記コンタクト層の第２の側部上に第２のくぼみを備える、
前記コンタクト層と
を備える、２つ以上の材料にわたってフォトニック機能を分割するための複合デバイス。
[例１６]
前記第１のくぼみは第１の部分と第２の部分とを備え、
前記第１のくぼみの前記第１の部分は、前記第１のくぼみの前記第２の部分よりも広く、
前記第１のくぼみの前記第１の部分は、前記第１のくぼみの前記第２の部分よりも前記コンタクト層の中心に近く、
前記第２のくぼみは第１の部分と第２の部分とを備え、
前記第２のくぼみの前記第１の部分は、前記第２のくぼみの前記第２の部分よりも広く、
前記第２のくぼみの前記第１の部分は、前記第２のくぼみの前記第２の部分よりも前記コンタクト層の前記中心に近く、
あるいは場合によっては、前記プラットフォームの前記リセスにおいて複数のペデスタルをさらに備え、前記第１のくぼみは前記複数のペデスタルのうちの２つのペデスタルの間に配置され、
あるいは場合によっては、
前記複合デバイスは、前記プラットフォームの前記リセスにおいてペデスタルをさらに備え、
前記コンタクト層は、前記ペデスタルの少なくとも３つの側部の周りに第３のくぼみを備え、および場合によっては、
前記チップはペデスタルの上面上に直接載り、および場合によっては、
前記プラットフォームは、ハンドル部分と、前記ハンドル部分の上のＢＯＸ層と、前記ＢＯＸ層の上のデバイス層とを備えるＳＯＩウエハであり、
前記ペデスタルは前記ハンドル部分において形成され、
あるいは場合によっては、
前記リセスはフロアを備え、
前記コンタクト層は前記リセスの前記フロアにボンディングされ、
第２のコンタクト層は前記チップにボンディングされ、
はんだ層が前記コンタクト層と前記第２のコンタクト層との間にあり、および場合によっては、
前記第２のコンタクト層はくぼみがなく、および場合によっては、
前記第２のコンタクト層はペデスタルの上面上に載る、
例１５に記載の複合デバイス。
[例１７]  
フロアを有するリセスを備えるプラットフォームを提供することと、
前記リセスの前記フロアにコンタクト層を付着することであって、
前記コンタクト層は、前記コンタクト層の第１の側部上に第１のくぼみを備え、
前記コンタクト層は、前記コンタクト層の第２の側部上に第２のくぼみを備える、
前記フロアに前記コンタクト層を付着することと、
前記第１のくぼみと前記第２のくぼみとが、前記コンタクト層によって覆われない前記フロアのエリアにわたってはんだのフローを遅くするように、前記はんだを使用して前記プラットフォームにチップをボンディングすることと
を含む、プラットフォームとチップとの間にボンドを生成するための方法。
[例１８]
前記コンタクト層へのはんだボンディングによって前記プラットフォームに前記チップをボンディングするためにはんだが使用され、および場合によっては、
前記プラットフォームはシリコンを備え、前記チップはＩＩＩ−Ｖ族材料を備える、
例１７に記載のプラットフォームとチップとの間にボンドを生成するための方法。
[例１９]
ベース層と、
デバイス層であって、
前記デバイス層は前記ベース層の上方にあり、
前記デバイス層は、前記ベース層の一部分がデバイス層を通して露出し、前記フォトニックデバイスにおいてリセスを形成するように、前記デバイス層において開口を形成する複数の壁を備え、
前記デバイス層は、光路の部分に沿って延在する導波路を備え、
前記導波路は、前記リセスの１つの側部において前記複数の壁のうちの第１の壁において第１の終端を有し、
前記導波路は、前記リセスの別の側部において前記複数の壁のうちの第２の壁において第２の終端を有する、
前記デバイス層と、
第１のペデスタルであって、
前記第１のペデスタルは、前記ベース層のフロアから前記フロアに垂直な方向に前記デバイス層のほうへ延在し、
前記第１のペデスタルは前記光路の下にあり、前記第２の壁よりも前記第１の壁に近い、
前記第１のペデスタルと、
第２のペデスタルであって、
前記第２のペデスタルは、前記ベース層の前記フロアから前記フロアに垂直な前記方向に前記デバイス層のほうへ延在し、
前記第２のペデスタルは前記光路の下にあり、前記第１の壁よりも前記第２の壁に近い、
前記第２のペデスタルと
を備えるフォトニックデバイス。
[例２０]
前記リセスにおいて、前記第１のペデスタルおよび前記第２のペデスタル以外には前記光路の下にペデスタルがもはやなく、
あるいは場合によっては、前記フォトニックデバイスは、前記フォトニックデバイスの前記リセスにおいてボンディングされるチップをさらに備え、
あるいは場合によっては、
前記ベース層は複数の壁を備え、
前記ベース層の前記複数の壁は、前記ベース層の前記複数の壁が、前記リセスを形成する一部分であるように、前記デバイス層の前記複数の壁とそれぞれ共平面であり、
前記ベース層はシリコンオンインシュレータ（ＳＯＩ）ウエハのハンドル部分であり、
および場合によっては、
前記第１のペデスタルは、前記ベース層の前記複数の壁のうちの第１の壁と連続であり、
前記第２のペデスタルは、前記ベース層の前記複数の壁のうちの第２の壁と連続であり、
あるいは場合によっては、
ボンド材料が前記第１のペデスタルと前記第２のペデスタルとの間に置かれ、
前記ボンド材料は導電性であり、
および場合によっては、
前記フォトニックデバイスは第３のペデスタルを備え、
前記ボンド材料は、前記第３のペデスタルの３つの側部の周りに、および少なくとも部分的に前記第３のペデスタルの第４の側部の周りに配置され、
および場合によっては、
チップが前記フォトニックデバイスの前記ベース層にボンディングされ、
前記チップは、前記第１のペデスタルの上面と前記チップとの間におよび前記第２のペデスタルの上面と前記チップとの間にボンド材料がないように、前記第１のペデスタルと前記第２のペデスタルとの上面上に載る、
例１９に記載のフォトニックデバイス。