(57)【特許請求の範囲】
【請求項１】
第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
上記中間電位にプリチャージされ、上記第１のビット線と対をなす第２のビット線、
上記中間電位にプリチャージされる第１のノードと上記第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
上記中間電位にプリチャージされる第２のノードと上記第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
上記第１のビット線と上記第１のノードとの間に接続され、ゲートが上記第２のビット線に接続され、上記中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージされた後に上記第１のノードの電位に追随して電位が下げられるｐ型半導体領域に形成されるｎ型の第１のセンスアンプトランジスタと、上記第２のビット線と上記第１のノードとの間に接続され、ゲートが上記第１のビット線に接続され、上記ｐ型半導体領域に形成されるｎ型の第２のセンスアンプトランジスタと、上記第１のビット線と上記第２のノードとの間に接続され、ゲートが上記第２のビット線に接続されるｐ型の第３のセンスアンプトランジスタと、上記第２のビット線と上記第２のノードとの間に接続され、ゲートが上記第１のビット線に接続されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプを備える半導体記憶装置。
【請求項２】
第３および第４のセンスアンプトランジスタは、中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージされた後に第２のノードの電位に追随して電位が上げられるｎ型半導体領域に形成される請求項１記載の半導体記憶装置。
【請求項３】
第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
上記中間電位にプリチャージされ、上記第１のビット線と対をなす第２のビット線、
上記中間電位にプリチャージされる第１のノードと上記第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
上記中間電位にプリチャージされる第２のノードと上記第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
上記第１のビット線と上記第１のノードとの間に接続され、ゲートが上記第２のビット線に接続されるｎ型の第１のセンスアンプトランジスタと、上記第２のビット線と上記第１のノードとの間に接続され、ゲートが上記第１のビット線に接続されるｎ型の第２のセンスアンプトランジスタと、上記第１のビット線と上記第２のノードとの間に接続され、ゲートが上記第２のビット線に接続され、上記中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージされた後に上記第２のノードの電位に追随して電位が上げられるｎ型半導体領域に形成されるｐ型の第３のセンスアンプトランジスタと、上記第２のビット線と上記第２のノードとの間に接続され、ゲートが上記第１のビット線に接続され、上記ｎ型半導体領域に形成されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプを備える半導体記憶装置。
【請求項４】
第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
上記中間電位にプリチャージされ、上記第１のビット線と対をなす第２のビット線、
上記中間電位にプリチャージされる第１のノードと上記第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
上記中間電位にプリチャージされる第２のノードと上記第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
上記第１のビット線と上記第１のノードとの間に接続され、ゲートが上記第２のビット線に接続され、ｐ型半導体領域に形成されるｎ型の第１のセンスアンプトランジスタと、上記第２のビット線と上記第１のノードとの間に接続され、ゲートが上記第１のビット線に接続され、ｐ型半導体領域に形成されるｎ型の第２のセンスアンプトランジスタと、上記第１のビット線と上記第２のノードとの間に接続され、ゲートが上記第２のビット線に接続されるｐ型の第３のセンスアンプトランジスタと、上記第２のビット線と上記第２のノードとの間に接続され、ゲートが上記第１のビット線に接続されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプ、
上記ｐ型半導体領域を上記中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージするｐ型領域用プリチャージ電位供給手段、
上記第１のノードと上記ｐ型半導体領域との間に接続され、上記プルダウントランジスタが導通状態のとき導通状態となるプルダウンスイッチ手段を備える半導体記憶装置。
【請求項５】
第３および第４のセンスアンプトランジスタはｎ型半導体領域に形成され、さらに、
上記ｎ型半導体領域を中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするｎ型領域用プリチャージ電位供給手段、および、
第２のノードと上記ｎ型半導体領域との間に接続され、プルアップトランジスタが導通状態のとき導通状態となるプルアップスイッチ手段を備える請求項４記載の半導体記憶装置。
【請求項６】
第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
上記中間電位にプリチャージされ、上記第１のビット線と対をなす第２のビット線、
上記中間電位にプリチャージされる第１のノードと上記第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
上記中間電位にプリチャージされる第２のノードと上記第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
上記第１のビット線と上記第１のノードとの間に接続され、ゲートが上記第２のビット線に接続されるｎ型の第１のセンスアンプトランジスタと、上記第２のビット線と上記第１のノードとの間に接続され、ゲートが上記第１のビット線に接続されるｎ型の第２のセンスアンプトランジスタと、上記第１のビット線と上記第２のノードとの間に接続され、ｎ型半導体領域に形成されるｐ型の第３のセンスアンプトランジスタと、上記第２のビット線と上記第２のノードとの間に接続され、ゲートが上記第１のビット線に接続され、ｎ型半導体領域に形成されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプ、
上記ｎ型半導体領域を上記中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするｎ型領域用プリチャージ電位供給手段、
上記第２のノードと上記ｎ型半導体領域との間に接続され、プルアップトランジスタが導通状態のとき導通状態となるプルアップスイッチ手段を備える半導体記憶装置。
【請求項７】
ｐ型領域用プリチャージ電位は電源電位である請求項１、請求項２、請求項４または請求項５記載の半導体記憶装置。
【請求項８】
ｎ型領域用プリチャージ電位は接地電位である請求項２、請求項３、請求項５または請求項６記載の半導体記憶装置。
【請求項９】
ｐ型半導体領域は半導体基板上に形成された絶縁層上に形成される請求項１、請求項２、請求項４、請求項５または請求項７記載の半導体記憶装置。
【請求項１０】
ｎ型半導体領域は半導体基板上に形成された絶縁層上に形成される請求項２、請求項３、請求項５、請求項６または請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に係り、特にメモリセルから読み出される微小電位差を検知増幅するセンスアンプに関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータやワークステーションは、データを記憶するためのメモリを有している。メモリの中には大容量でデータの読み出し、書き込み可能なメモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）があり、パーソナルコンピュータやワークステーションなどでメインメモリとして用いられている。
【０００３】
図２０は例えば特開平２−２３１７６０号公報に記載された従来のＤＲＡＭのセンスアンプおよびその周辺回路を示す回路図である。図において１ａは電源電位ＶＣＣが与えられる電源電位ノード、１ｂは接地電位ＶＳＳが与えられる接地電位ノード、２ａおよび２ｂはビット線、３ａおよび３ｂはそれぞれビット線２ａおよび２ｂと交差するワード線、４ａはビット線２ａとワード線３ａとの交点に対応して設けられ、一方の電極に（１／２）  ＶＣＣのプリチャージ電位ＶＰ  を受けるキャパシタ４ａａと、このキャパシタ４ａａの他方の電極とビット線２ａとの間に接続され、ゲート電極がワード線３ａに接続され、バックゲートに負電位であるバックゲート電位ＶＢＢを受けるｎチャネルＭＯＳトランジスタ４ａｂとからなるメモリセル、４ｂはビット線２ｂとワード線３ｂとの交点に対応して設けられ、一方の電極に（１／２）  ＶＣＣのプリチャージ電位ＶＰ  を受けるキャパシタ４ｂａと、このキャパシタ４ｂａの他方の電極とビット線２ｂとの間に接続され、ゲート電極がワード線３ｂに接続され、バックゲートにバックゲート電位ＶＢＢを受けるｎチャネルＭＯＳトランジスタ４ｂｂとからなるメモリセルである。
【０００４】
５はセンスアンプイネーブル信号ＳＥＰ  およびＳＥＮ  を受け、ビット線２ａおよび２ｂに接続され、このビット線２ａと２ｂとの間の電位差を検知増幅するセンスアンプで、電源電位ノード１ａとノード５ｂとの間に接続され、ゲート電極にセンスアンプイネーブル信号ＳＥＰ  を受けるｐチャネルＭＯＳトランジスタ５ａと、ノード５ｂとビット線２ａとの間に接続され、ゲート電極がビット線２ｂに接続されたｐチャネルＭＯＳトランジスタ５ｃａおよびノード５ｂとビット線２ｂとの間に接続され、ゲート電極がビット線２ａに接続されたｐチャネルＭＯＳトランジスタ５ｃｂからなるｐＭＯＳセンスアンプ５ｃと、ビット線２ａとノード５ｅとの間に接続され、ゲート電極がビット線２ｂに接続されるｎチャネルＭＯＳトランジスタ５ｄａおよびビット線２ｂとノード５ｅとの間に接続され、ゲート電極がビット線２ａに接続されるｎチャネルＭＯＳトランジスタ５ｄｂからなり、他の回路領域から分離されてウェル電位ＶＳＢが与えられるウェルに形成されるｎＭＯＳセンスアンプ５ｄと、ノード５ｅと接地電位ノード１ｂとの間に接続され、ゲート電極にセンスアンプイネーブル信号ＳＥＮ  を受けるｎチャネルＭＯＳトランジスタ５ｆとを有する。
【０００５】
６はｎＭＯＳセンスアンプ５ｄが形成されたウェルに与えるウェル電位ＶＳＢを出力するウェル電位制御回路で、電源電位ノード１ａとノード６ａｂとの間に接続され、ゲート電極にロウアドレスストローブ信号ＲＡＳ  がＨレベルおよびセンスアンプイネーブル信号ＳＥＮ  がＬレベルであるとＬレベルとなりそれ以外はＨレベルとなる制御信号／  φＳＴＲ  を受けるｐチャネルＭＯＳトランジスタ６ａａと、ノード６ａｂとノード６ａｄとの間に接続され、ゲート電極もノード６ａｄに接続されるｐチャネルＭＯＳトランジスタ６ａｃと、ノード６ａｄと接地電位ノード１ｂとの間に接続され、ゲート電極に基準電位Ｖｒｅｆ  を受けるｎチャネルＭＯＳトランジスタ６ａｅと、ノード６ａｂとノード６ａｇとの間に接続され、ゲート電極がノード６ａｄに接続されるｐチャネルＭＯＳトランジスタ６ａｆと、ノード６ａｇと接地電位ノード１ｂとの間に接続され、ゲート電極にセンスアンプ５におけるノード５ｅの電位Ｖａ  を受けるｎチャネルＭＯＳトランジスタ６ａｈとからなるカレントミラー型差動増幅回路６ａを有する。
【０００６】
このウェル電位制御回路６は、さらに（１／２）  ＶＣＣが与えられるノード６ｂｂとウェル電位ＶＳＢが出力される出力ノード６ｂｃとの間に接続され、ゲート電極に制御信号／  φＳＴＲ  の反転制御信号φＳＴＲ  をゲート電極に受けるｎチャネルＭＯＳトランジスタ６ｂａと、出力ノード６ｂｃと接地電位ノード１ｂとの間に接続され、ゲート電極が差動増幅回路６ａにおけるノード６ａｇに接続されるｎチャネルＭＯＳトランジスタ６ｂｄと、出力ノード６ｂｃと接地電位ノード１ｂとの間に接続されるキャパシタ６ｂｅとからなる制御回路６ｂを有する。
【０００７】
次に以上のように構成された従来のセンスアンプ５およびその周辺回路の動作について図２１に基づき説明する。ここでは、便宜上メモリセル４ａにＬレベルのデータが記憶されており、このデータを読み出す際の動作について説明する。まず、ロウアドレスストローブ信号ＲＡＳ  が図２１の（ａ）に示すようにＨレベルに立ち上がる時刻ｔ０  以前は、センスアンプイネーブル信号ＳＥＰ  およびＳＥＮ  はそれぞれ図２１の（ｂ）および（ｃ）に示すようにＨレベルおよびＬレベルとなっており、このセンスアンプイネーブル信号ＳＥＰ  およびＳＥＮ  のそれぞれをゲート電極に受けるｐチャネルＭＯＳトランジスタ５ａおよびｎチャネルＭＯＳトランジスタ５ｆは非導通状態となり、ｐＭＯＳセンスアンプ５ｃおよびｎＭＯＳセンスアンプ５ｄに電源電位ＶＣＣおよび接地電位ＶＳＳが供給されないので、センスアンプ５は非活性状態とされている。
【０００８】
また、ワード線３ａおよび３ｂの電位ＷＬ０，ＷＬ１  は図２１の（ｅ）および（ｆ）にそれぞれ示すようにＬレベルとなっており、メモリセル４ａにおけるｎチャネルトランジスタ４ａｂおよびメモリセル４ｂにおけるｎチャネルＭＯＳトランジスタ４ｂｂはともに非導通状態となり、このメモリセル４ａおよび４ｂにデータが保持された状態となっている。そして、センスアンプ５に接続されているビット線２ａおよび２ｂの電位ＢＬ，／ＢＬは図２１の（ｇ）に示すように図示されていないプリチャージ回路により（１／２）  ＶＣＣのプリチャージ電位にプリチャージされている。そして、ノード５ｅの電位Ｖａ  は図２１の（ｉ）に示すようにプリチャージ電位よりもｎチャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのしきい値電圧ぶん低い電位となっている。
【０００９】
さらに、制御信号／  φＳＴＲ  およびこの反転制御信号φＳＴＲ  はＬレベルのロウアドレスストローブ信号ＲＡＳ  およびＬレベルのセンスアンプイネーブル信号ＳＥＮ  に応じて図２１の（ｄ）に示されるようにそれぞれＨレベルおよびＬレベルとなっている。そして、このＨレベルの制御信号／  φＳＴＲ  をゲート電極に受けるｐチャネルＭＯＳトランジスタ６ａａは非導通状態となり、差動増幅回路６ａには電源電位ＶＣＣが供給されないのでこの差動増幅回路６ａは非活性状態となっている。また、Ｌレベルの制御信号φＳＴＲ  をゲート電極にうけるｎチャネルＭＯＳトランジスタ６ｂａも非導通状態となり制御回路６ｂも非活性化され、出力ノード６ｂｃから出力されるウェル電位ＶＳＢは図２１の（ｈ）に示すように接地電位ＶＳＳとなっている。
【００１０】
そして、ロウアドレスストローブ信号ＲＡＳ  が図２１の（ａ）に示すように時刻ｔ０  でＨレベルに立ち上がると、これを受けて制御信号／  φＳＴＲ  およびこの反転制御信号φＳＴＲ  は図２１の（ｄ）に示すようにそれぞれＬレベルおよびＨレベルになり、これを受けるウェル電位制御回路６における差動増幅回路６ａおよび制御回路６ｂが活性化する。この時、センスアンプ５におけるノード５ｅの電位Ｖａ  はそのままで基準電位Ｖｒｅｆ  よりも高く、差動増幅回路６ａにおけるノード６ａｇから出力される信号はＬレベルとなる。このＬレベルの信号をゲート電極に受ける制御回路６ｂにおけるｎチャネルＭＯＳトランジスタ６ｂｄは非導通状態となり、Ｈレベルの制御信号φＳＴＲ  を受けるｎチャネルＭＯＳトランジスタ６ｂａは導通しているので出力ノード６ｂｃから出力されるウェル電位ＶＳＢは図２１の（ｈ）に示すように所定の時定数で立ち上がり、（１／２）  ＶＣＣとなる。
【００１１】
そして、ロウアドレスストローブ信号ＲＡＳ  の立ち上がりエッジで取り込まれたロウアドレス信号に基づいてワード線３ａの電位ＷＬ０  が図２１の（ｅ）に示すように時刻ｔ１  で立ち上がると、メモリセル４ａにおけるｎチャネルＭＯＳトランジスタ４ａｂが導通状態となり、（１／２）  ＶＣＣにプリチャージされていたビット線２ａと接地電位ＶＳＳが保持されていたキャパシタ４ａａの他方の電極とが導通し、ビット線２ａからキャパシタの他方の電極に電荷が流れ込みビット線２ａの電位ＢＬは図２１の（ｇ）に示すようにプリチャージ電位の（１／２）  ＶＣＣからわずかに低下する。一方、ワード線３ｂの電位ＷＬ１  はＬレベルのままなので、メモリセル４ｂからビット線２ｂにはデータは読み出されず、ビット線２ｂの電位／ＢＬ  は図２１の（ｇ）に示すようにプリチャージ電位の（１／２）  ＶＣＣのままとなる。
【００１２】
そして、センスアンプイネーブル信号ＳＥＮ  が図２１の（ｃ）に示すように時刻ｔ２  でＨレベルに立ち上げられると、センスアンプ５におけるｎチャネルＭＯＳトランジスタ５ｆが導通状態となってｎＭＯＳセンスアンプ５ｄが活性化し、ビット線２ａの電位ＢＬは図２１の（ｇ）に示すように接地電位ＶＳＳまで引き下げられる。また、ノード５ｅの電位Ｖａ  も図２１の（ｉ）に示すように接地電位ＶＳＳに低下して基準電位Ｖｒｅｆ  よりも低くなるので、差動増幅回路６ａにおけるノード６ａｇから出力される信号はＨレベルとなり、この信号を受けるｎチャネルＭＯＳトランジスタ６ｂｄが導通状態となる。さらに、センスアンプイネーブル信号ＳＥＮ  がＨレベルになったのを受けて、制御信号／  φＳＴＲ  およびφＳＴＲ  はそれぞれ図２１の（ｄ）に示すようにＨレベルおよびＬレベルとなり、制御回路６ｂにおけるｎチャネルＭＯＳトランジスタ６ｂａは非導通状態となって、出力ノード６ｂｃから出力されるウェル電位ＶＳＢは図２１の（ｈ）に示すように（１／２）  ＶＣＣから接地電位ＶＳＳに低下する。
【００１３】
そして、センスアンプイネーブル信号ＳＥＰ  が図２１の（ｂ）に示すように時刻ｔ３  でＬレベルに立ち下げられると、センスアンプ５におけるｐチャネルＭＯＳトランジスタ５ａが導通状態となってｐＭＯＳセンスアンプ５ｃが活性化し、ビット線２ｂの電位／ＢＬ  は図２１の（ｇ）に示すように電源電位ＶＣＣまで引き上げられる。このように、ビット線２ａおよび２ｂ間に生じる電位差を電源電位ＶＣＣと接地電位ＶＳＳとの間の電位差に増幅することで、このセンスアンプ５の検知増幅動作が完了する。
【００１４】
このように、ｎＭＯＳセンスアンプ５ｄが形成されたウェルに負の電位ＶＢＢまたは接地電位ＶＳＳを与え続けずに、センスアンプイネーブル信号ＳＥＮ  がＨレベルに立ち上げられる前にウェル電位ＶＳＢを（１／２）  ＶＣＣにして、その後ｎチャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのソース電位であるノード５ｅの電位Ｖａ  の低下にあわせて接地電位ＶＳＳに低下させることで、このｎチャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのバックゲート・ソース間電圧の絶対値を小さくできる。その結果、ｎチャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのしきい値電圧を小さく保つことができるので、低電圧および高速センス動作が可能となっていた。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記のした従来のセンスアンプ５では、ｎＭＯＳセンスアンプ５ｄが有するｎチャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのバックゲート・ソース間電圧を小さくしてｎチャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのしきい値電圧を小さくしてはいるものの、しきい値電圧の最小値はバックゲート・ソース間電圧が０のときの値であり、これではまだしきい値電圧が大きくさらなる低電圧および高速センス動作ができなかった。
【００１６】
この発明は上記した点に鑑みてなされたものであり、センスアンプを形成するトランジスタのしきい値電圧の絶対値をバックゲート・ソース間の電圧が０のときのしきい値電圧の絶対値よりも小さくし、低電圧および高速センス動作が可能な半導体記憶装置を得ることを目的としている。
【００１７】
【課題を解決するための手段】
請求項１に係る発明の半導体記憶装置は、第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
中間電位にプリチャージされ、第１のビット線と対をなす第２のビット線、
中間電位にプリチャージされる第１のノードと第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
中間電位にプリチャージされる第２のノードと第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
第１のビット線と第１のノードとの間に接続され、ゲートが第２のビット線に接続され、中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージされた後に第１のノードの電位に追随して電位が下げられるｐ型半導体領域に形成されるｎ型の第１のセンスアンプトランジスタと、第２のビット線と第１のノードとの間に接続され、ゲートが第１のビット線に接続され、ｐ型半導体領域に形成されるｎ型の第２のセンスアンプトランジスタと、第１のビット線と第２のノードとの間に接続され、ゲートが第２のビット線に接続されるｐ型の第３のセンスアンプトランジスタと、第２のビット線と第２のノードとの間に接続され、ゲートが第１のビット線に接続されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプを備えるものである。
【００１８】
請求項２に係る発明の半導体記憶装置は、請求項１に係る発明の半導体記憶装置における第３および第４のセンスアンプトランジスタを、中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージされた後に第２のノードの電位に追随して電位が上げられるｎ型半導体領域に形成するものである。
【００１９】
請求項３に係る発明の半導体記憶装置は、第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
中間電位にプリチャージされ、第１のビット線と対をなす第２のビット線、
中間電位にプリチャージされる第１のノードと第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
中間電位にプリチャージされる第２のノードと第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
第１のビット線と第１のノードとの間に接続され、ゲートが第２のビット線に接続されるｎ型の第１のセンスアンプトランジスタと、第２のビット線と第１のノードとの間に接続され、ゲートが第１のビット線に接続されるｎ型の第２のセンスアンプトランジスタと、第１のビット線と第２のノードとの間に接続され、ゲートが第２のビット線に接続され、中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージされた後に第２のノードの電位に追随して電位が上げられるｎ型半導体領域に形成されるｐ型の第３のセンスアンプトランジスタと、第２のビット線と第２のノードとの間に接続され、ゲートが第１のビット線に接続され、ｎ型半導体領域に形成されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプを備えるものである。
【００２０】
請求項４に係る発明の半導体記憶装置は、第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
中間電位にプリチャージされ、第１のビット線と対をなす第２のビット線、
中間電位にプリチャージされる第１のノードと第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
中間電位にプリチャージされる第２のノードと第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
第１のビット線と第１のノードとの間に接続され、ゲートが第２のビット線に接続され、ｐ型半導体領域に形成されるｎ型の第１のセンスアンプトランジスタと、第２のビット線と第１のノードとの間に接続され、ゲートが第１のビット線に接続され、ｐ型半導体領域に形成されるｎ型の第２のセンスアンプトランジスタと、第１のビット線と第２のノードとの間に接続され、ゲートが第２のビット線に接続されるｐ型の第３のセンスアンプトランジスタと、第２のビット線と第２のノードとの間に接続され、ゲートが第１のビット線に接続されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプ、
ｐ型半導体領域を中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージするｐ型領域用プリチャージ電位供給手段、
第１のノードとｐ型半導体領域との間に接続され、プルダウントランジスタが導通状態のとき導通状態となるプルダウンスイッチ手段を備えるものである。
【００２１】
請求項５に係る発明の半導体記憶装置は、請求項４に係る発明の半導体記憶装置において、第３および第４のセンスアンプトランジスタをｎ型半導体領域に形成し、さらに、
ｎ型半導体領域を中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするｎ型領域用プリチャージ電位供給手段、および、
第２のノードとｎ型半導体領域との間に接続され、プルアップトランジスタが導通状態のとき導通状態となるプルアップスイッチ手段を備えるものである。
【００２２】
請求項６に係る発明の半導体記憶装置は、第１の電位と第１の電位よりも高い第２の電位との中間の中間電位にプリチャージされる第１のビット線、
中間電位にプリチャージされ、第１のビット線と対をなす第２のビット線、
中間電位にプリチャージされる第１のノードと第１の電位が与えられる第１の電位ノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受けるｎ型のプルダウントランジスタ、
中間電位にプリチャージされる第２のノードと第２の電位が与えられる第２の電位ノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受けるｐ型のプルアップトランジスタ、
第１のビット線と第１のノードとの間に接続され、ゲートが第２のビット線に接続されるｎ型の第１のセンスアンプトランジスタと、第２のビット線と第１のノードとの間に接続され、ゲートが第１のビット線に接続されるｎ型の第２のセンスアンプトランジスタと、第１のビット線と第２のノードとの間に接続され、ｎ型半導体領域に形成されるｐ型の第３のセンスアンプトランジスタと、第２のビット線と第２のノードとの間に接続され、ゲートが第１のビット線に接続され、ｎ型半導体領域に形成されるｐ型の第４のセンスアンプトランジスタとを有するセンスアンプ、
ｎ型半導体領域を中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするｎ型領域用プリチャージ電位供給手段、
第２のノードとｎ型半導体領域との間に接続され、プルアップトランジスタが導通状態のとき導通状態となるプルアップスイッチ手段を備えるものである。
【００２３】
請求項７に係る発明の半導体記憶装置は、請求項１、請求項２、請求項４または請求項５に係る発明の半導体記憶装置において、ｐ型領域用プリチャージ電位を電源電位としたものである。
【００２４】
請求項８に係る発明の半導体記憶装置は、請求項２、請求項３、請求項５または請求項６に係る発明の半導体記憶装置において、ｎ型領域用プリチャージ電位を接地電位としたものである。
【００２５】
請求項９に係る発明の半導体記憶装置は、請求項１、請求項２、請求項４、請求項５または請求項７に係る発明の半導体記憶装置において、ｐ型半導体領域を半導体基板上に形成された絶縁層上に形成したものである。
【００２６】
請求項１０に係る発明の半導体記憶装置は、請求項２、請求項３、請求項５、請求項６または請求項８に係る発明の半導体記憶装置において、ｎ型半導体領域を半導体基板上に形成したものである。
【００２７】
【作用】
請求項１に係る発明においては、センスアンプにおける第１および第２のトランジスタが形成されるｐ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージするので、第１および第２のトランジスタのしきい値電圧が、ｐ型半導体領域に中間電位を与えるものに比べて小さくなり、これによって低電圧および高速センス動作が可能な半導体記憶装置を得ることができる。
【００２８】
請求項２に係る発明においては、請求項１に係る発明の作用に加え、センスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、第３および第４のトランジスタのしきい値電圧の絶対値が、ｎ型半導体領域に中間電位を与えるものに比べて小さくなり、これによってさらに低電圧および高速センス動作が可能な半導体記憶装置を得ることができる。
【００２９】
請求項３に係る発明においては、センスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、第３および第４のトランジスタのしきい値電圧の絶対値が、ｎ型半導体領域に中間電位を与えるものに比べて小さくなり、これによって低電圧および高速センス動作が可能な半導体記憶装置を得ることができる。
【００３０】
請求項４に係る発明においては、ｐ型領域用プリチャージ電位供給手段が、センスアンプにおける第１および第２のトランジスタが形成されるｐ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージするので、第１および第２のトランジスタのしきい値電圧が、ｐ型半導体領域に中間電位を与えるものに比べて小さくなり、これによって低電圧および高速センス動作が可能な半導体記憶装置を得ることができる。
【００３１】
請求項５に係る発明においては、請求項４に係る発明の作用に加え、ｎ型領域用プリチャージ電位供給手段が、センスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、第３および第４のトランジスタのしきい値電圧の絶対値が、ｎ型半導体領域に中間電位を与えるものに比べて小さくなり、これによってさらに低電圧および高速センス動作が可能な半導体記憶装置を得ることができる。
【００３２】
請求項６に係る発明においては、ｎ型領域用プリチャージ電位供給手段がセンスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、第３および第４のトランジスタのしきい値電圧の絶対値が、ｎ型半導体領域に中間電位を与えるものに比べて小さくなり、これによって低電圧および高速センス動作が可能な半導体記憶装置を得ることができる。
【００３３】
請求項７に係る発明においては、請求項１、請求項２、請求項４または請求項５に係る発明の作用に加え、ｐ型領域用プリチャージ電位を電源電位としたので、電源電位および接地電位を基にｐ型領域用プリチャージ電位を発生する回路が不要となり、レイアウト面積の小さい半導体記憶装置を得ることができる。
【００３４】
請求項８に係る発明においては、請求項２、請求項３、請求項５または請求項６に係る発明の作用に加え、ｎ型領域用プリチャージ電位を接地電位としたので、電源電位および接地電位を基にｎ型領域用プリチャージ電位を出力する回路が不要となり、レイアウト面積の小さい半導体記憶装置を得ることができる。
【００３５】
請求項９に係る発明においては、請求項１、請求項２、請求項４、請求項５または請求項７に係る発明の作用に加え、ｐ型半導体領域を半導体基板上に形成された絶縁層上に形成したので、ボディの寄生容量を削除でき高速センスかつ、低消費電力の半導体記憶装置を得ることができる。
【００３６】
請求項１０に係る発明においては、請求項２、請求項３、請求項５、請求項６または請求項８に係る発明の作用に加え、ｎ型半導体領域を半導体基板上に形成された絶縁層上に形成したので、ボディの寄生容量を削除でき高速センスかつ、低消費電力の半導体記憶装置を得ることができる。
【００３７】
【実施例】
実施例１．
以下にこの発明の実施例１であるＤＲＡＭについて、図１から図６に基づいて説明する。図１はこの実施例１のＤＲＡＭのブロック図を示しており、１００  は外部から与えられる外部行アドレスストローブ信号ｅｘｔ／ＲＡＳ  を受け、内部回路のための行アドレスストローブ信号／ＲＡＳを出力する／ＲＡＳバッファ、１１０  は外部から与えられる外部列アドレスストローブ信号ｅｘｔ／ＣＡＳ  を受け、内部回路のための列アドレスストローブ信号／ＣＡＳを出力する／ＣＡＳバッファ、１２０  は電源電位ＶＣＣ（例えば３．３Ｖ）および接地電位ＶＳＳ（例えば０Ｖ）を受け、これらの電位に基づき電源電位ＶＣＣよりも高い昇圧電位ＶＰＰ（例えば６Ｖ）、電源電位ＶＣＣと接地電位ＶＳＳの中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  であるセルプレート電位ＶＣＰおよびビット線のプリチャージ電位ＶＢＬ、中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  よりも高く、かつ中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  にｐｎ接合拡散電位φ（例えば０．６Ｖ）を加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  に変化するｎチャネルバックゲート電位ＶＢＮを出力する内部電位発生回路を有する内部電位発生回路群である。
【００３８】
１３０  はアドレス信号Ａ  ｉ  （ｉ＝０，１，・・・，１１）および／ＲＡＳバッファ１００  からの行アドレスストローブ信号／ＲＡＳを受け、この行アドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに変化するとアドレス信号Ａ  ｉ  を行アドレス信号としてラッチし、内部回路のための行アドレス信号ＲＡｉ  （アドレス信号Ａ  ｉ  と同論理）および／ＲＡ  ｉ  （アドレス信号Ａ  ｉ  と逆論理）を出力する行アドレスバッファ、１４０  は行アドレスバッファ１３０  からの行アドレス信号ＲＡｉ  ，／ＲＡｉ  を受け、ＲＡ０，／ＲＡ０，ＲＡ１，／ＲＡ１  に応じて１つがＨレベルとなるプリデコード信号Ｘ０〜Ｘ３、ＲＡ２，／ＲＡ２，ＲＡ３，／ＲＡ３  に応じて１つがＨレベルとなるプリデコード信号Ｘ４〜Ｘ７、ＲＡ４，／ＲＡ４，ＲＡ５，／ＲＡ５  に応じて１つがＨレベルとなるプリデコード信号Ｘ８〜Ｘ１１  、ＲＡ６，／ＲＡ６，ＲＡ７，／ＲＡ７  に応じて１つがＨレベルとなるプリデコード信号Ｘ１２  〜Ｘ１５  、ＲＡ８，／ＲＡ８〜ＲＡ１１，／ＲＡ１１に基づき選択された８つがＨレベルとなるブロック選択信号ＢＳｊ  （ｊ＝０，１，・・・，１２７）  を出力する行プリデコーダである。
【００３９】
１５０  は１２８  個に分割され、各ブロックが行プリデコーダ１４０  からの行プリデコード信号Ｘ０〜Ｘ１５  とブロックに対応したブロック選択信号ＢＳｊ  の１つを受け、選択されたブロックから出力される行デコード信号ＲＤｋ  （ｋ＝０，１，・・・，２５５）  のうち１つをＨレベルとする行デコーダ、１６０  は行デコーダ１５０  のブロックに対応して分割され、対応した行デコーダ１５０  のブロックからの行デコード信号ＲＤｋ  を受け、行デコード信号ＲＤｋ  に対応した２５６  本のワード線のうちＨレベルとなった行デコード信号に対応した１本を昇圧電位ＶＰＰレベルとするワードドライバ、１７０  は複数行および複数列に配置された複数のメモリセルを有する１２８  個のメモリブロックを有し、それぞれが３２メモリブロックを有する４  つのメモリマットを有するメモリセルアレイで、各ブロックに対応して行デコーダ１５０  の各ブロックが対応している。
【００４０】
１８０  はアドレス信号Ａ  ｉ  および／ＣＡＳバッファ１１０  からの列アドレスストローブ信号／ＣＡＳを受け、この列アドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに変化するとアドレス信号Ａ  ｉ  を列アドレス信号としてラッチし、内部回路のための列アドレス信号ＣＡｉ  （アドレス信号Ａ  ｉ  と同論理）および／ＣＡ  ｉ  （アドレス信号Ａ  ｉ  と逆論理）を出力する列アドレスバッファ、１９０  は列アドレスバッファ１８０  からの列アドレス信号ＣＡｉ  ，／ＣＡｉ  を受け、ＣＡ０，／ＣＡ０，ＣＡ１，／ＣＡ１  に応じて１つがＨレベルとなるプリデコード信号Ｙ０〜Ｙ３、ＣＡ２，／ＣＡ２，ＣＡ３，／ＣＡ３  に応じて１つがＨレベルとなるプリデコード信号Ｙ４〜Ｙ７、ＣＡ４，／ＣＡ４，ＣＡ５，／ＣＡ５  に応じて１つがＨレベルとなるプリデコード信号Ｙ８〜Ｙ１１  、ＣＡ６，／ＣＡ６〜ＣＡ１１，／ＣＡ１１に基づき選択された１つがＨレベルとなる列ブロック選択信号ＣＢＳ  ｍ  （ｍ＝０，１，・・・，６３）を出力する行プリデコーダである。
【００４１】
２００  は１２８  対のビット線を有する列ブロックごとに分割して設けられ、列プリデコーダ１９０  からの列プリデコード信号Ｙ０〜Ｙ１１  および列ブロック選択信号ＣＢＳ  ｍ  を受け、列プリデコード信号Ｙ０〜Ｙ１１  に応じて１つがＨレベルとなる列選択信号ＣＳＬ  ｎ  （ｎ＝０，１，・・・，６３）を出力してこの列選択信号ＣＳＬ  ｎ  に基づき各メモリブロックで２対のビット線を選択し、列ブロック選択信号ＣＢＳ  ｍ  に応じて行デコーダ１５０  により選択された８つのメモリブロックの各列ブロックの中の列選択信号ＣＳＬ  ｎ  により選択された２対のビット線から出力される合計２５６  対のビット線から読み出される２５６  ビットのデータから４  ビットを選択するためのデータ選択信号ＤＳｐ  （ｐ＝０，１，・・・，２５５）  を出力する列デコーダである。
【００４２】
２１０  は／ＲＡＳバッファ１００  からの行アドレスストローブ信号／ＲＡＳおよび行アドレスバッファからの行アドレス信号ＲＡ８，／ＲＡ８〜ＲＡ１１，／ＲＡ１１を受け、行アドレスストローブ信号／ＲＡＳがＬレベルに立ち下がり、行アドレス信号ＲＡ８，／ＲＡ８〜ＲＡ１１，／ＲＡ１１によって選択された８  つのメモリブロック以外のメモリブロックにおけるビット線対を対応したセンスアンプから分離するためのビット線分離信号ＢＬＩ  ｑ  （ｑ＝０，１，・・・，２５５）  、選択されたメモリブロックに対応したセンスアンプを活性化するためのセンスアンプイネーブル信号／ＳＥＰｒ  ，ＳＥＮｒ  （ｒ＝０，１，・・・，１３１）  、選択されたメモリブロックに対応したローカルＩ／Ｏ線をグローバルＩ／Ｏ線に接続するための選択信号ＳＥＬ  ｒ  を出力するブロック関係信号発生回路、２２０  はメモリブロックに対応してブロック分割され、１３２  個のブロックのうち１２４  個のブロックが２つのメモリブロックに共有して対応し、各メモリブロックは２  つのセンスアンプのブロックが対応しているセンスアンプおよびビット線を介して出力されるメモリセルのデータを出力したり、メモリセルに書き込まれるデータをビット線に伝えるためのローカルＩ／Ｏ線およびグローバルＩ／Ｏ線を含むＩ／Ｏ回路である。
【００４３】
２３０  は行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ  、アウトプットイネーブル信号／ＯＥ  を受け、書き込みか読み出しかを示す書き込み／読み出し制御信号ＷＯを出力する書き込み／読み出し制御回路、２４０  は書き込み／読み出し制御回路２３０  からの書き込み／読み出し制御信号ＷＯを受け、この信号ＷＯが書き込みを示すときは、外部から与えられる４  ビットのデータＤ  ｓ  （ｓ＝０，１，２，３）  に応じたデータをＩ／Ｏ  回路２２０  に与え、信号ＷＯが読み出しを示すときは、Ｉ／Ｏ  回路２２０  から出力されるデータに応じたデータＤ  ｓ  を外部に出力する入出力バッファである。
【００４４】
図２は図１におけるメモリセルアレイ１７０  、センスアンプおよびＩ／Ｏ  回路２２０の一部を示す回路図である。図２において１７０ａはメモリブロックで、図２には一部しか示されていないが、１  つのメモリマットは３２のメモリブロック１７０ａを有し、このＤＲＡＭは１２８  のメモリブロックを有している。１７１  は各行に配置されたワード線、１７２  は各列に配置されたビット線対で、２本のビット線１７２ａおよび１７２ｂからなっている。１７３  はワード線１７１  とビット線対１７２  との交点に対応して複数行および複数列に配置されたメモリセルで、一方の電極が（１／２）（ＶＣＣ＋ＶＳＳ）  のセルプレート電位ＶＣＰを受けるメモリキャパシタ１７３ａとこのメモリキャパシタ１７３ａの他方の電極とビット線１７２ａおよび１７２ｂのどちらか一方に接続され、ゲートがワード線１７１  に接続されるメモリトランジスタ１７３ｂを有する。ワード線１７１  は１つのメモリブロック１７０ａに２５６  本配置され、ビット線対１７２  は２０４８対配置される。
【００４５】
２２１ａは１  つのメモリマット、つまり２０４８のビット線対１７２  に渡って配置され、電源電位ＶＣＣが与えられる電源電位線、２２１ｂは１  つのメモリマットに渡って配置され、接地電位ＶＳＳが与えられる接地電位線で、この電源電位ＶＣＣおよび接地電位ＶＳＳは外部から与えられた電源電位ｅｘｔ  ＶＣＣおよび接地電位ＧＮＤ  でもよいし、外部から与えられた電源電位ｅｘｔ  ＶＣＣを内部で降圧した内部電源電位および接地電位を内部で昇圧した内部接地電位でもよい。２２１ｃは１  つのメモリマットに渡って配置され、（１／２）（ＶＣＣ＋ＶＳＳ）  のビット線プリチャージ電位ＶＢＬが与えられるビット線プリチャージ電位線、２２１ｄは（１／２）（ＶＣＣ＋ＶＳＳ）  よりも高く、かつ（１／２）（ＶＣＣ＋ＶＳＳ）  にｐｎ接合電位φを加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  に変化するｎチャネルバックゲート電位ＶＢＮが与えられるｎチャネルバックゲート電位線、２２２ａは１  つの列ブロック、つまり１２８  のビット線対１７２  に渡って配置されるｐチャネル共通ソース線、２２２ｂは１  つの列ブロックに渡って配置されるｎチャネル共通ソース線である。
【００４６】
２２３ａは電源電位線２２１ａとｐチャネル共通ソース線２２２ａとの間に接続され、ゲートにｐチャネルセンスアンプイネーブル信号／ＳＥＰを受けるｐチャネルＭＯＳトランジスタからなるプルアップトランジスタで、ｐチャネルセンスアンプイネーブル信号／ＳＥＰがＬレベルになると導通状態となり、ｐチャネル共通ソース線２２２ａを電源電位ＶＣＣに引き上げる。２２３ｂは接地電位線２２１ｂとｎチャネル共通ソース線２２２ｂとの間に接続され、ゲートにｎチャネルセンスアンプイネーブル信号ＳＥＮ  を受けるｎチャネルＭＯＳトランジスタからなるプルアップトランジスタで、ｎチャネルセンスアンプイネーブル信号ＳＥＮ  がＨレベルになると導通状態となり、ｎチャネル共通ソース線２２２ｂを接地電位ＶＳＳに引き下げる。
【００４７】
２２４  はビット線対１７２  に対応して配置されるセンスアンプで、ｐチャネル共通ソース線２２２ａおよびｎチャネル共通ソース線２２２ｂから電位を受け、対応したビット線対１７２  に生じる電位差を増幅するセンスアンプ、２２５  はｐチャネル共通ソース線２２２ａとｎチャネル共通ソース線２２２ｂとの間に接続され、ビット線イコライズ信号ＢＬＥＱおよびビット線プリチャージ電位ＶＢＬを受け、ビット線イコライズ信号ＢＬＥＱがＨレベルであるとｐチャネル共通ソース線２２２ａおよびｎチャネル共通ソース線２２２ｂを（１／２）（ＶＣＣ＋ＶＳＳ）  にイコライズおよびプリチャージする共通ソース線イコライズ回路で、ｐチャネル共通ソース線２２２ａとｎチャネル共通ソース線２２２ｂとの間に接続され、ゲートにビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ２２５  ａおよびｐチャネル共通ソース線２２２ａとビット線プリチャージ電位線２２１ｃとの間に接続され、ゲートにビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ２２５ｂおよびｎチャネル共通ソース線２２２ｂとビット線プリチャージ電位線２２１ｃとの間に接続され、ゲートにビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ２２５ｃを有している。
【００４８】
１７４  はビット線対１７２  におけるビット線１７２ａとビット線１７２ｂとの間に接続され、ビット線イコライズ信号ＢＬＥＱおよび（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  のビット線プリチャージ電位ＶＢＬを受け、ビット線イコライズ信号ＢＬＥＱがＨレベルになるとビット線対１７２  におけるビット線１７２ａの電位とビット線１７２ｂの電位とをイコライズおよびビット線プリチャージ電位ＶＢＬにプリチャージするビット線イコライズ回路で、ビット線１７２ａとビット線１７２ｂとの間に接続されゲートにビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ１７４ａと、ビット線１７２ａとビット線プリチャージ電位線２２１ｃとの間に接続され、ゲートにビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ１７４ｂと、ビット線１７２ｂとビット線プリチャージ電位線２２１ｃとの間に接続され、ゲートにビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジスタ１７４ｃとを有している。
【００４９】
１７５  はビット線対１７２  とセンスアンプ２２４  との間に接続され、ビット線分離信号ＢＬＩ  ｑ  を受け、このビット線分離信号ＢＬＩ  ｑ  が昇圧電位ＶＰＰとなるとビット線対１７２  をセンスアンプ２２４  に接続し、Ｌレベルとなるとビット線対１７２  をセンスアンプ２２４  から分離させるシェアードセンスアンプ用ゲート回路で、ビット線１７２ａとセンスアンプ２２４  との間に接続されゲートにビット線分離信号ＢＬＩ  ｑ  を受けるｎチャネルＭＯＳトランジスタ１７５ａと、ビット線１７２ｂとセンスアンプ２２４  との間に接続されゲートにビット線分離信号ＢＬＩ  ｑ  を受けるｎチャネルＭＯＳトランジスタ１７５ｂとを有する。
【００５０】
２２６ａは１  つの列ブロック、つまり１２８  のビット線対１７２  に渡って配置されるローカルＩ／Ｏ線対で、ローカルＩ／Ｏ線２２６ａａ  と２２６ａｂ  とを有する。２２６ｂは１  つのメモリマットの半分の１６メモリブロックに渡って配置されるグローバルＩ／Ｏ線対で、グローバルＩ／Ｏ線２２６ｂａ  と２２６ｂｂ  とを有する。２２７ａはビット線対１７２とローカルＩ／Ｏ線対２２６ａとの間に接続され、列選択信号ＣＳＬ  ｎ  を受け、この列選択信号ＣＳＬ  ｎ  がＨレベルとなるとビット線対１７２  とローカルＩ／Ｏ線対２２６ａとを接続させるローカルＩ／Ｏゲート回路で、ビット線１７２ａとローカルＩ／Ｏ線２２６ａａ  との間に接続され、ゲートに列選択信号ＣＳＬ  ｎ  を受けるｎチャネルＭＯＳトランジスタ２２７ａａ  と、ビット線１７２ｂとローカルＩ／Ｏ線２２６ａｂ  との間に接続され、ゲートに列選択信号ＣＳＬ  ｎ  を受けるｎチャネルＭＯＳトランジスタ２２７ａｂ  とを有する。
【００５１】
２２７ｂはローカルＩ／Ｏ線対２２６ａとグローバルＩ／Ｏ線対２２６ｂとの間に接続され、選択信号ＳＥＬ  ｒ  を受け、この選択信号ＳＥＬ  ｒ  がＨレベルになるとローカルＩ／Ｏ線対２２６ａとグローバルＩ／Ｏ線対２２６ｂとを接続するグローバルＩ／Ｏゲート回路で、ローカルＩ／Ｏ線２２６ａａ  とグローバルＩ／Ｏ線２２６ｂａ  との間に接続され、ゲートに選択信号ＳＥＬ  ｒ  を受けるｎチャネルＭＯＳトランジスタ２２７ｂａ  と、ローカルＩ／Ｏ線２２６ａｂ  とグローバルＩ／Ｏ線２２６ｂｂ  との間に接続され、ゲートに選択信号ＳＥＬ  ｒ  を受けるｎチャネルＭＯＳトランジスタ２２７ｂｂ  とを有する。
【００５２】
図３は図２に示されたセンスアンプ２２４  と、その周辺回路の回路図を示しており、図３においてセンスアンプ２２４  はｐチャネル共通ソース線２２２ａとビット線１７２ａとの間に接続され、ゲートがビット線１７２ｂに接続されるｐチャネルＭＯＳトランジスタ２２４ａと、ｐチャネル共通ソース線２２２ａとビット線１７２ｂとの間に接続され、ゲートがビット線１７２ａに接続されるｐチャネルＭＯＳトランジスタ２２４ｂと、ビット線１７２ａと共通ソース線２２２ｂとの間に接続され、ゲートがビット線１７２ｂに接続され、バックゲートにｎチャネルバックゲート電位ＶＢＮを受けるｎチャネルＭＯＳトランジスタ２２４ｃと、ビット線１７２ｂと共通ソース線２２２ｂとの間に接続され、ゲートがビット線１７２ａに接続され、バックゲートにｎチャネルバックゲート電位ＶＢＮを受けるｎチャネルＭＯＳトランジスタ２２４ｄとを有している。そして、ｐチャネルＭＯＳトランジスタ２２４ａおよび２２４ｂはクロスカップル型のｐチャネルセンスアンプを構成し、ｎチャネルＭＯＳトランジスタ２２４ｃおよび２２４ｄはクロスカップル型のｎチャネルセンスアンプを構成している。
【００５３】
１２１  は行アドレスストローブ信号／ＲＡＳを受け、この行アドレスストローブ信号／ＲＡＳのＨレベルからＬレベルへの変化に応じて接地電位ＶＳＳから、中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  よりも高く、かつ中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  にｐｎ接合拡散電位φ（例えば０．６Ｖ）を加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  に変化し、プルダウントランジスタ２２３ｂによりｎチャネル共通ソース線２２２ｂの電位ＣＳＮ  が接地電位ＶＳＳに下げられるのに追随して再び接地電位ＶＳＳに下がるｎチャネルバックゲート電位ＶＢＮを供給するｎチャネルバックゲート電位発生回路である。
【００５４】
このｎチャネルバックゲート電位発生回路１２１  は、行アドレスストローブ信号／ＲＡＳを受けてこの行アドレスストローブ信号／ＲＡＳに基づき変化する制御信号ＣＴ１，ＣＴ２，ＣＴ３  を発生するバックゲート電位制御回路１２１ａと、電源電位ＶＣＣおよび接地電位ＶＳＳを受けて駆動され、バックゲート電位制御回路１２１ａからの制御信号ＣＴ２  を受け、この制御信号ＣＴ２  がＨレベルとなると中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  よりも高く、かつ中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  にｐｎ接合拡散電位φ（例えば０．６Ｖ）を加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  をｎチャネルバックゲート電位出力ノード１２１ｂに供給するｎチャネルプリチャージ電位供給回路１２１ｃと、ｎチャネルバックゲート電位出力ノード１２１ｂと接地電位ノード１２０ｂとの間に接続され、ゲートにバックゲート電位制御回路１２１ａからの制御信号ＣＴ１  を受けるｎチャネルＭＯＳトランジスタ１２１ｄと、ｎチャネル共通ソース線２２２ｂとｎチャネルバックゲート電位出力ノード１２１ｂとの間に接続され、ゲートにバックゲート電位制御回路１２１ａからの制御信号ＣＴ３  を受けるｎチャネルＭＯＳトランジスタ１２１ｅとを有する。
【００５５】
バックゲート電位制御回路１２１ａはさらに行アドレスストローブ信号／ＲＡＳを受け、制御信号ＣＴ１  を出力する２段のインバータ１２１ａａ  および１２１ａｂ  からなる遅延回路と、制御信号ＣＴ１  およびこの制御信号ＣＴ１  の３段のインバータ１２１ａｃ，１２１ａｄ  および１２１ａｅ  からなる反転遅延回路による反転遅延信号を受け、この受けた信号が共にＬレベルであるとＨレベルとなる制御信号ＣＴ２  を出力するＮＯＲ  回路１２１ａｆ  と、制御信号ＣＴ１  およびＣＴ２  を受け、この制御信号が共にＬレベルとなるとＨレベルとなる制御信号ＣＴ３  を出力するＮＯＲ  回路１２１ａｇ  とを有する。
【００５６】
また、ｎチャネルプリチャージ電位供給回路１２１ｃは、電源電位ノード１２０ａとノード１２１ｃａ  との間に接続される抵抗素子１２１ｃｂ  と、ノード１２１ｃａ  とノード１２１ｃｃとの間に接続され、ゲートがノード１２１ｃｃ  に接続されるｐチャネルＭＯＳトランジスタ１２１ｃｄ  と、ノード１２１ｃｃ  とノード１２１ｃｅ  との間に接続され、ゲートがノード１２１ｃｅ  に接続され、ｐチャネルＭＯＳトランジスタ１２１ｃｄ  と同じサイズのｐチャネルＭＯＳトランジスタ１２１ｃｆ  と、ノード１２１ｃｅ  と接地電位ノード１２０ｂとの間に接続され、抵抗素子１２１ｃｂ  と同じ抵抗値の抵抗素子１２１ｃｇ  と、電源電位ノード１２０ａとｎチャネルプリチャージ電位出力ノード１２１ｃｈ  との間に接続される抵抗素子１２１ｃｉ  と、ｎチャネルプリチャージ電位出力ノード１２１ｃｈ  とノード１２１ｃｊ  との間に接続されるダイオード素子１２１ｃｋ  と、ノード１２１ｃｊ  と接地電位ノード１２０ｂとの間に接続され、ゲートがノード１２１ｃｅ  に接続されたｐチャネルＭＯＳトランジスタ１２１ｃｍ  とを有するｎチャネルプリチャージ電位発生回路１２１ｃｎ  およびｎチャネルプリチャージ電位出力ノード１２１ｃｈ  とｎチャネルバックゲート電位出力ノード１２１ｂとの間に接続されゲートに制御信号ＣＴ２  を受けるｎチャネルＭＯＳトランジスタ１２１ｃｐ  を有する。
【００５７】
図４は図３に示されたセンスアンプ２２４  におけるセンスアンプトランジスタ２２４ｃおよび２２４ｄが形成された半導体基板の簡略化した断面図を示しており、図４において３０１  はｐ−  型の半導体基板、３０２  は半導体基板３０１  に形成されたｎ型のｎウェル、３０３ａおよび３０３ｂはｎウェル３０２  内に互いに電気的に離隔して形成され、半導体基板３０１  の不純物濃度よりも高い不純物濃度のｐ型のｐウェル、３０４ａはｎウェル３０２  に形成され、ｎウェルよりも不純物濃度の高いｎ＋  型拡散領域で、電源電位線２２１ａに接続されており、このｎ＋  拡散領域３０４ａを介してｎウェル３０２  に電源電位ＶＣＣが与えられている。３０４ｂはｐウェル３０３ａに形成され、ｐウェル３０３ａよりも不純物濃度の高いｐ＋  型拡散領域で、ｎチャネルバックゲート電位ＶＢＮが与えられるｎチャネルバックゲート電位線２２１ｄに接続され、このｐ＋  型拡散領域を介してｐウェル３０３ａにｎチャネルバックゲート電位ＶＢＮが与えられている。３０４ｃはｐウェル３０３ｂに形成され、ｐウェル３０３ｂよりも不純物濃度の高いｐ＋  型拡散領域で、接地電位線２２１ｂに接続され、このｐ＋  型拡散領域を介してｐウェル３０３ｂに接地電位ＶＳＳが与えられている。
【００５８】
２２４ｃａ  はｐウェル３０３ａに形成され、ビット線１７２ａに接続されるｎ＋  拡散領域からなるドレイン、２２４ｃｂ  はｐウェル３０３ａにドレイン２２４ｃａ  と離隔して形成され、ｎチャネル共通ソース線２２２ｂに接続されるｎ＋  拡散領域からなるソース、２２４ｃｃはドレイン２２４ｃａ  とソース２２４ｃｂ  に挟まれたｐウェル３０３ａにおけるチャネル領域とゲート絶縁膜２２４ｃｄ  を介して対向して設けられ、ビット線１７２ｂに接続されるゲートで、ドレイン２２４ｃａ  およびソース２２４ｃｂ  とでセンスアンプトランジスタ２２４ｃを構成している。２２４ｄａ  はｐウェル３０３ａに形成され、ビット線１７２ｂに接続されるｎ＋  拡散領域からなるドレイン、２２４ｄｂ  はｐウェル３０３ａにドレイン２２４ｄａ  と離隔して形成され、ｎチャネル共通ソース線２２２ｂに接続されるｎ＋  拡散領域からなるソースで、センスアンプトランジスタ２２４ｃにおけるソース２２４ｃｂ  と共有されている。２２４ｄｃ  はドレイン２２４ｄａ  とソース２２４ｄｂ  に挟まれたｐウェル３０３ａにおけるチャネル領域とゲート絶縁膜２２４ｄｄ  を介して対向して設けられ、ビット線１７２ａに接続されるゲートで、ドレイン２２４ｄａ  およびソース２２４ｄｂ  とでセンスアンプトランジスタ２２４ｄを構成している。
【００５９】
２２３ｂａ  はｐウェル３０３ｂに形成され、ｎチャネル共通ソース線２２２ｂに接続されるｎ＋  拡散領域からなるドレイン、２２３ｂｂ  はｐウェル３０３ｂにドレイン２２３ｂａ  と離隔して形成され、接地電位線２２１ｂに接続されるｎ＋  拡散領域からなるソース、２２３ｂｃ  はドレイン２２３ｂａ  とソース２２３ｂｂ  に挟まれたｐウェル３０３ｂにおけるチャネル領域とゲート絶縁膜２２３ｂｄ  を介して対向して設けられ、ｎチャネルセンスアンプイネーブル信号ＳＥＮ０を受けるゲートで、ドレイン２２３ｂａ  およびソース２２３ｂｂ  とでプルダウントランジスタ２２３ｂを構成している。
【００６０】
そして、ｐｎ接合拡散電位φはｐウェル３０３ａとセンスアンプトランジスタ２２４ｃおよび２２４ｄにおけるソース２２４ｃｂ  およびドレイン２２４ｃａ，２２４ｄａ  との間のｐｎ接合拡散電位である。図５はｐｎ接合特性を示すグラフで、横軸はｐウェル３０３ａの電位ＶＢＮとソース２２４ｃａ  の電位ＣＳＮ０との間の電位差ＶＢＮ−ＣＳＮ０、縦軸はｐウェル３０３ａからソース２２４ｃａ  に流れる電流Ｉを示しており、ｐウェル３０３ａの電位ＶＢＮとソース２２４ｃａ  の電位ＣＳＮ０との間の電位差ＶＢＮ−ＣＳＮ０がｐｎ接合拡散電位φを越えるとｐウェル３０３ａからソース２２４ｃａ  に急激に電流Ｉが流れる。
【００６１】
従って、ビット線１７２ａおよび１７２ｂの電位ＢＬおよび／ＢＬ  が中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  であるビット線プリチャージ電位ＶＢＬにプリチャージされているときに、ｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮが中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  よりも高く、かつ中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  にｐｎ接合拡散電位φを加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  に変化して、このｐウェル３０３ａがｎチャネルプリチャージ電位ＶＰＲＮ  にプリチャージされてもｐウェル３０３ａからドレイン２２４ｃａ，２２４ｄａ  およびソース２２４ｃｂ  にはわずかしか電流が流れない。ここで、ｎチャネルプリチャージ電位ＶＰＲＮ  は（１／２）（ＶＣＣ＋ＶＳＳ）  ＋φぎりぎりにしておくよりも、ビット線１７２ａまたは１７２ｂにＬ側のデータが読み出されてビット線１７２ａまたは１７２ｂの電位ＢＬまたは／ＢＬ  がビット線プリチャージ電位ＶＢＬからわずかにΔＶ（例えば０．１Ｖ）だけ低下したときに、ｐウェル３０３ａとビット線１７２ａまたは１７２ｂとの間の電位差がｐｎ接合拡散電位φを越えてｐウェル３０３ａからビット線１７２ａまたは１７２ｂに電流が流れてビット線１７２ａまたは１７２ｂに生じた電位変化量ΔＶが小さくなってしまう恐れがあるため、（１／２）（ＶＣＣ＋ＶＳＳ）  ＋φ−ΔＶにしておく方が好ましい。
【００６２】
次に、図６のタイミング図に基づきこの実施例１のＤＲＡＭの動作について説明するが、ここでは説明を簡略化するためにＬレベルのデータの読み出し動作の説明をする。従って、ライトイネーブル信号／ＷＥ  はＨレベル、アウトプットイネーブル信号／ＯＥ  はＬレベルにされている。まず、図６の（ａ）に示すように行アドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに変化する時刻ｔ１  以前は、ビット線イコライズ信号ＢＬＥＱが図６の（ｄ）に示すようにＨレベル、ビット線分離信号ＢＬＩ  ｑ  が図６の（ｇ）に示すように全て昇圧電位ＶＰＰとなっているので、ビット線イコライズ回路１７４  におけるｎチャネルＭＯＳトランジスタ１７４ａ，１７４ｂ，１７４ｃおよびシェアードセンスアンプ用ゲート回路１７５  におけるｎチャネルＭＯＳトランジスタ１７５ａ，１７５ｂ  が導通状態となり、ビット線イコライズ回路１７４  によってシェアードセンスアンプ用ゲート回路１７５  を介してビット線対１７２  の電位ＢＬ，／ＢＬは図６の（ｆ）に示すように（１／２）（ＶＣＣ＋ＶＳＳ）  のビット線プリチャージ電位ＶＢＬにプリチャージされている。
【００６３】
そして、図６の（ｈ）に示すようにｐチャネルセンスアンプイネーブル信号／ＳＥＰｒ  が全てＨレベル、図６の（ｉ）に示すようにおよびｎチャネルセンスアンプイネーブル信号ＳＥＮ  ｒ  が全てＬレベルとなっているため、これを受けるプルアップトランジスタ２２３ａおよびプルダウントランジスタ２２３ｂは共に非導通状態となっており、Ｈレベルのビット線イコライズ信号ＢＬＥＱを受ける共通ソース線イコライズ回路２２５  におけるｎチャネルＭＯＳトランジスタ２２５ａ，２２５ｂ  および２２５ｃが導通状態となっているので、この共通ソース線イコライズ回路２２５  によりｐチャネル共通ソース線２２２ａの電位ＣＳＰ  ｒ  およびｎチャネル共通ソース線２２２ｂの電位ＣＳＮ  ｒ  は中間電位（１／２）（ＶＣＣ＋ＶＳＳ）  にイコライズされている。
【００６４】
また、バックゲート電位制御信号ＣＴ１  はＨレベルの／ＲＡＳを受けるバックゲート電位制御回路１２１ａにおける２段のインバータ１２１ａａ  および１２１ａｂ  により図６の（ｌ）に示されるようにＨレベルとされ、バックゲート電位制御信号ＣＴ２  はＨレベルのバックゲート電位制御信号ＣＴ１  を受けるＮＯＲ  回路１２１ａｆ  により図６の（ｍ）に示されるようにＬレベルとされ、バックゲート電位制御信号ＣＴ３  はＨレベルのバックゲート電位制御信号ＣＴ１  を受けるＮＯＲ  回路１２１ａｇ  により図６の（ｎ）に示されるようにＬレベルとされている。従って、ｎチャネルバックゲート電位発生回路１２１  におけるｎチャネルプリチャージ電位供給回路１２１ｃのｎチャネルＭＯＳトランジスタ１２１ｃｐ  は非導通状態、ｎチャネルＭＯＳトランジスタ１２１ｄは導通状態、ｎチャネルＭＯＳトランジスタ１２１ｅは非導通状態となっているため、ｎチャネルバックゲート電位ＶＢＮは図６の（ｏ）に示すように接地電位ＶＳＳとなっている。
【００６５】
さらに、ワード線１７１  の電位ＷＬは図６の（ｅ）に示すように全てＬレベル、ローカルＩ／Ｏ線対２２６ａおよびグローバルＩ／Ｏ線対２２６ｂを行アドレス信号に応じて選択的に接続するための選択信号ＳＥＬ  ｒ  も図６の（ｐ）に示すように全てＬレベル、列選択信号ＣＳＬ  ｎ  も図６の（ｑ）に示すように全てＬレベルとなっている。ローカルＩ／Ｏ線対２２６ａの電位ＬＩＯ  ｒ  ，／ＬＩＯ  ｒ  は図６の（ｒ）に示すように（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  にプリチャージおよびイコライズされ、グローバルＩ／Ｏ線対２２６ｂの電位ＧＩＯ  ｔ  ，／ＧＩＯ  ｔ  （ｔ＝０，１，・・・，２５５）  は図６の（ｓ）に示すようにＶＣＣにプリチャージおよびイコライズされ、データＤ  ｓ  はグローバルＩ／Ｏ線対２２６ｂの電位ＧＩＯ  ｔ  ，／ＧＩＯ  ｔ  がイコライズされているのに応じて図６の（ｔ）に示すようにハイインピーダンス（Ｈｉ−Ｚ）状態になっている。
【００６６】
そして、図６の（ｃ）に示すようにアドレス信号Ａ  ｉ  を行アドレスに変化させ、行アドレスストローブ信号／ＲＡＳを図６の（ａ）に示すように時刻ｔ１  でＨレベルからＬレベルに変化させると、これに応じてビット線イコライズ信号ＢＬＥＱがＨレベルからＬレベルに変化し、ビット線対１７２  とｐチャネル共通ソース線２２２ａおよびｎチャネル共通ソース線２２２ｂのイコライズおよびプリチャージが中断される。そして、時刻ｔ１  でＨレベルからＬレベルへ変化した行アドレスストローブ信号／ＲＡＳを受けてｎチャネルバックゲート電位発生回路１２１  のバックゲート電位制御回路１２１ａにおける２段のインバータ１２１ａａ  および１２１ａｂ  から出力されるバックゲート電位制御信号ＣＴ１  が図６の（ｌ）に示すように時刻ｔ２  でＬレベルに変化し、これを受けるｎチャネルバックゲート電位発生回路１２１  におけるｎチャネルＭＯＳトランジスタ１２１ｄが非導通状態となる。
【００６７】
また、バックゲート電位制御信号ＣＴ１  がＬレベルに変化したのを受けてバックゲート電位制御回路１２１ａにおけるＮＯＲ  回路１２１ａｆ  から出力されるバックゲート電位制御信号ＣＴ２  が図６の（ｍ）に示すようにＨレベルとなり、３段のインバータ１２１ａｃ，１２１ａｄ，１２１ａｅ  から出力されるバックゲート電位制御信号ＣＴ１  の反転遅延信号がＨレベルに変化する時刻ｔ５  までＨレベルとなる。これを受けてｎチャネルプリチャージ電位供給回路１２１ｃにおけるｎチャネルＭＯＳトランジスタ１２１ｃｐ  は導通状態となり、ｎチャネルバックゲート電位出力ノード１２１ｂにｎチャネルプリチャージ電位ＶＰＲＮ  が供給され、ｎチャネルバックゲート電位ＶＢＮは図６の（ｏ）に示すようにｎチャネルプリチャージ電位ＶＰＲＮ  に上昇する。
【００６８】
そして、行アドレス信号により選択されるメモリブロック１７０ａに対応したビット線分離信号ＢＬＩ  ｑ  は図６の（ｇ）に示すようにＶＰＰのままで、選択されないメモリブロック１７０ａに対応したビット線分離信号ＢＬＩ  ｑ  は図６の（ｇ）に示すように時刻ｔ３  でＬレベルへ立ち下げられ、選択されないメモリブロック１７０ａに対応したシェアードセンスアンプ用ゲート回路１７５  におけるｎチャネルＭＯＳトランジスタ１７５ａおよび１７５ｂが非導通状態となり、選択されないメモリブロック１７０ａにおけるビット線対１７２  とセンスアンプ２２４  とが分離される。そして、ローカルＩ／Ｏ線対２２６ａおよびグローバルＩ／Ｏ線対２２６ｂを接続するための選択信号ＳＥＬ  ｒ  のうち行アドレス信号により選択されたものが図６の（ｐ）に示すようにほぼ時刻ｔ３  付近でＨレベルに立ち上がってこれを受けるグローバルＩ／Ｏゲート回路２２７ｂにおけるｎチャネルＭＯＳトランジスタ２２７ｂａ  および２２７ｂｂ  が導通状態となり、対応するローカルＩ／Ｏ線対２２６ａとグローバルＩ／Ｏ線対２２６ｂとが接続される。すると、（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  にプリチャージされていたローカルＩ／Ｏ線対２２６ａの電位ＬＩＯ  ｒ  ，／ＬＩＯ  ｒ  が図６の（ｒ）に示すようにグローバルＩ／Ｏ線対２２６ｂの電位ＶＣＣに上昇する。
【００６９】
そして、行アドレス信号に応じて選択されたワード線１７１  の電位ＷＬが図６の（ｅ）に示すように時刻ｔ４  で昇圧電位ＶＰＰへ立ち上げられる。すると、メモリセル１７３  におけるメモリトランジスタ１７３ｂが導通し、メモリセル１７３  が接続されたビット線１７２ａまたは１７２ｂとメモリキャパシタ１７３ａとの間で電荷の授受が行われ、ビット線１７２ａまたは１７２ｂの電位ＢＬまたは／ＢＬ  は図６の（ｆ）に示すようにビット線プリチャージ電位ＶＢＬからΔＶだけ変化する。
【００７０】
そして、ｎチャネルバックゲート電位発生回路１２１  のバックゲート電位制御回路１２１ａにおけるＮＯＲ  回路１２１ａｆ  から出力されるバックゲート電位制御信号ＣＴ２  が、図６の（ｍ）に示すように時刻ｔ５  でＬレベルに変化するとこれを受けるｎチャネルプリチャージ電位供給回路１２１ｃにおけるｎチャネルＭＯＳトランジスタ１２１ｃｐ  は非導通状態となり、ＮＯＲ  回路１２１ａｇ  から出力されるバックゲート電位制御信号ＣＴ３  はＨレベルに立ち上がり、これを受けるｎチャネルＭＯＳトランジスタ１２１ｅは導通状態となる。また、選択されたメモリブロック１７０ａに対応するセンスアンプイネーブル信号ＳＥＮ  ｒ  が図６の（ｉ）に示すように時刻ｔ５  でＨレベルに立ち上げられ、これを受けるプルダウントランジスタ２２３ｂが導通状態となり、ｎチャネル共通ソース線２２２ｂの電位ＣＳＮ  ｒ  が図６の（ｋ）に示すように接地電位ＶＳＳに引き下げられる。一方、ｎチャネルバックゲート電位供給回路１２１  におけるｎチャネルＭＯＳトランジスタ１２１ｅは導通状態となっているので、ｎチャネルバックゲート電位ＶＢＮはｎチャネル共通ソース線２２２ｂの電位ＣＳＮ  ｒ  が接地電位ＶＳＳに引き下げられるのに追随して図６の（ｏ）に示すようにｎチャネルプリチャージ電位ＶＰＲＮ  から接地電位ＶＳＳに引き下げられる。
【００７１】
すると、図６の（ｆ）に示すようにΔＶの電位差が生じているビット線対１７２のうち、低い電位となっているビット線の電位ＢＬがｎチャネルセンスアンプ２２４ｃおよび２２４ｄにより接地電位ＶＳＳに引き下げられ、高い電位の方のビット線の電位／ＢＬ  はわずかに低下する。そして、選択されたメモリブロック１７０ａに対応するセンスアンプイネーブル信号／ＳＥＰｒ  が図６の（ｈ）に示すように時刻ｔ６  でＬレベルになると、これを受けるプルアップトランジスタ２２３ａが導通状態となり、ｐチャネル共通ソース線２２２ａの電位ＣＳＰ  ｒ  が図６の（ｊ）に示すように電源電位ＶＣＣに引き上げられる。すると、図６の（ｆ）に示すように高い電位の方のビット線の電位／ＢＬ  がｐチャネルセンスアンプ２２４ａおよび２２４ｂにより電源電位ＶＣＣに引き上げられ、ビット線対１７２  の検知増幅動作が終了する。
【００７２】
そして、図６の（ｃ）に示すようにアドレス信号Ａ  ｉ  を列アドレスに変化させ、列アドレスストローブ信号／ＣＡＳを図６の（ｂ）に示すように時刻ｔ７  でＨレベルからＬレベルに変化させると、列アドレス信号により選択された列選択信号ＣＳＬ  ｎ  が図６の（ｑ）に示すように時刻ｔ８  でＨレベルに立ち上げられ、これを受けるローカルＩ／Ｏゲート回路２２７ａにおけるｎチャネルＭＯＳトランジスタ２２７ａａ  および２２７ａｂ  が導通状態となり、ビット線対１７２  とローカルＩ／Ｏ線対２２６ａとが接続される。すると、Ｖ  ＣＣ−ＶＳＳに電位差の開いたビット線対１７２  の電位がローカルＩ／Ｏ線対２２６ａに伝わり、ローカルＩ／Ｏ線２２６ａｂ  の電位／ＬＩＯｒ  は図６の（ｒ）に示すように電源電位ＶＣＣからクランプレベルまで低下する。そして、電位差の生じたローカルＩ／Ｏ線２２６ａｂ  の電位がグローバルＩ／Ｏ線対２２６ｂに伝わり、グローバルＩ／Ｏ線対２２６ｂに図６の（ｓ）に示すように電位差が生じる。
【００７３】
そして、グローバルＩ／Ｏ線対２２６ｂの電位ＧＩＯ  ｔ  ，／ＧＩＯ  ｔ  を図示されていないレベルシフタで図６の（ｓ）に示すようにシフトダウンしてグローバルＩ／Ｏ線対２２６ｂに接続される図示されないプリアンプのゲインが大きくなるようにし、このプリアンプでグローバルＩ／Ｏ線対２２６ｂの電位差を増幅して入出力バッファ２４０  にこの増幅したデータが出力される。そして、入出力バッファ２４０  は時刻ｔ９  でＬレベルのデータＤ  ｓ  を出力する。
【００７４】
以上のようにこの実施例１ではセンスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄが形成されるｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮをビット線プリチャージ電位ＶＢＬよりも高く、かつこのビット線プリチャージ電位ＶＢＬにｐウェル３０３ａとｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのソース／ドレイン２２４ｃａ，２２４ｃｂ，２２４ｄａ  とのｐｎ接合拡散電位φを加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  （＝（１／２）（Ｖ  ＣＣ＋ＶＳＳ）＋φ−  ΔＶ）にするので、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのセンス動作開始時のしきい値電圧が小さくなり、これによって低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【００７５】
さらに、センスアンプ２２４  の増幅動作が終了するときにはｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮを接地電位ＶＳＳにするので、センス動作開始時にくらべｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのしきい値電圧が大きくなるため、ｎチャネルセンスアンプトランジスタ２２４ｃまたは２２４ｄを介して接地電位線２２１ｂに流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータラッチする際の消費電力が小さくなる。
【００７６】
実施例２．
以下にこの発明の実施例２であるＤＲＡＭについて、図７から図１０に基づいて説明する。この実施例２のＤＲＡＭと実施例１のＤＲＡＭとは、センスアンプ２２４  およびその周辺回路の構成が異なっている。以下この異なる点について説明し、同じ点については同一符号を付けて説明を省略する。図７はこの実施例２のＤＲＡＭのメモリセルアレイ１７０  、センスアンプおよびＩ／Ｏ回路２２０  を示す回路図で、図７において図２に示された実施例１のＤＲＡＭのメモリセルアレイ１７０  、センスアンプおよびＩ／Ｏ回路２２０  と異なる点は、図７に示された回路ではｎチャネルバックゲート電位線２２１ｄが設けられておらず、代わりに１つのメモリマット、つまり２０４８のビット線対１７２  に渡って配置され、（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合電位φを引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  に変化するｐチャネルバックゲート電位ＶＢＰが与えられるｐチャネルバックゲート電位線２２１ｅが設けられ、センスアンプ２２４  がこのｐチャネルバックゲート電位線２２１ｅに接続されている点である。
【００７７】
図８は図７に示されたセンスアンプ２２４  と、その周辺回路の回路図を示しており、図８において図３に示された実施例１の回路と異なる点は、センスアンプ２２４  におけるｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄがバックゲート電位としてｎチャネルバックゲート電位ＶＢＮを受けておらず、代わりにｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂがバックゲート電位としてｐチャネルバックゲート電位ＶＢＰを受けている点、およびｎチャネルバックゲート電位発生回路１２１  が設けられておらず、代わりに行アドレスストローブ信号／ＲＡＳを受け、この行アドレスストローブ信号／ＲＡＳのＨレベルからＬレベルへの変化に応じて電源電位ＶＣＣから、中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合拡散電位φ（例えば０．６Ｖ）を引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  に変化し、プルアップトランジスタ２２３ａによりｐチャネル共通ソース線２２２ａの電位ＣＳＰ  が電源電位ＶＣＣに引き上げられるのに追随して再び電源電位ＶＣＣに上昇するｐチャネルバックゲート電位ＶＢＰを供給するｐチャネルバックゲート電位発生回路１２２  が設けられている点である。
【００７８】
ｐチャネルバックゲート電位発生回路１２２  は、図３に示されたバックゲート電位制御回路１２１ａと、このバックゲート電位制御回路１２１ａから出力されるバックゲート電位制御信号ＣＴ１，ＣＴ２，ＣＴ３  を受けてこれらを反転させたバックゲート電位制御信号／ＣＴ１，／ＣＴ２，／ＣＴ３を出力するインバータ１２２ａ，１２２ｂ，１２２ｃと、電源電位ＶＣＣおよび接地電位ＶＳＳを受けて駆動され、インバータ１２２ｃからの制御信号／ＣＴ２を受け、この制御信号／ＣＴ２がＬレベルとなると中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合拡散電位φ（例えば０．６Ｖ）を引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  をｐチャネルバックゲート電位線２２１ｅに供給するｐチャネルプリチャージ電位供給回路１２２ｄと、ｐチャネルバックゲート電位線２２１ｅと電源電位ノード１２０ａとの間に接続され、ゲートにインバータ１２２ａからの制御信号／ＣＴ１を受けるｐチャネルＭＯＳトランジスタ１２２ｅと、ｐチャネル共通ソース線２２２ａとｐチャネルバックゲート電位線２２１ｅとの間に接続され、ゲートにインバータ１２２ｂからの制御信号／ＣＴ３を受けるｐチャネルＭＯＳトランジスタ１２２ｆとを有する。
【００７９】
ｐチャネルプリチャージ電位供給回路１２２ｄは、電源電位ノード１２０ａとノード１２２ｄａ  との間に接続される抵抗素子１２２ｄｂ  と、ノード１２２ｄａ  とノード１２２ｄｃ  との間に接続され、ゲートがノード１２２ｄａ  に接続されるｎチャネルＭＯＳトランジスタ１２２ｄｄ  と、ノード１２２ｄｃ  とノード１２２ｄｅ  との間に接続され、ゲートがノード１２２ｄｃ  に接続され、ｎチャネルＭＯＳトランジスタ１２２ｄｄ  と同じサイズのｎチャネルＭＯＳトランジスタ１２２ｄｆ  と、ノード１２２ｄｅ  と接地電位ノード１２０ｂとの間に接続され、抵抗素子１２２ｄｂ  と同じ抵抗値の抵抗素子１２２ｄｇ  と、電源電位ノード１２０ａとノード１２２ｄｈ  との間に接続され、ゲートがノード１２２ｄａ  に接続されるｎチャネルＭＯＳトランジスタ１２２ｄｉ  と、ノード１２２ｄｈ  とｐチャネルプリチャージ電位出力ノード１２２ｄｊ  との間に接続されるダイオード素子１２２ｄｋ  と、ｐチャネルプリチャージ電位出力ノード１２２ｄｊ  と接地電位ノード１２０ｂとの間に接続される抵抗素子１２２ｄｍ  とを有するｐチャネルプリチャージ電位発生回路１２２ｄｎ  およびｐチャネルプリチャージ電位出力ノード１２２ｄｊ  とｐチャネルバックゲート電位線２２１ｅとの間に接続されゲートに制御信号／ＣＴ２を受けるｐチャネルＭＯＳトランジスタ１２２ｄｐ  を有する。
【００８０】
図９は図８に示されたセンスアンプ２２４  におけるｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂが形成された半導体基板の簡略化した断面図を示しており、図９において３０４ａおよび３０４ｂは半導体基板３０１  に互いに電気的に離隔して形成されるｎ型のｎウェル、３０５ａはｎウェル３０４ａに形成され、ｎウェル３０４ａよりも不純物濃度の高いｎ＋  型拡散領域で、ｐチャネルバックゲート電位ＶＢＰが与えられるｐチャネルバックゲート電位線２２１ｅに接続され、このｎ＋  型拡散領域３０５ａを介してｎウェル３０４ａにｐチャネルバックゲート電位ＶＢＰが与えられている。３０５ｂはｎウェル３０４ｂに形成され、ｎウェル３０４ｂよりも不純物濃度の高いｎ＋  型拡散領域で、電源電位線２２１ａに接続され、このｎ＋  型拡散領域３０５ｂを介してｎウェル３０４ｂに電源電位ＶＣＣが与えられている。
【００８１】
２２４ａａ  はｎウェル３０４ａに形成され、ビット線１７２ａに接続されるｐ＋  拡散領域からなるドレイン、２２４ａｂ  はｎウェル３０４ａにドレイン２２４ａａ  と離隔して形成され、ｐチャネル共通ソース線２２２ａに接続されるｐ＋  拡散領域からなるソース、２２４ａｃはドレイン２２４ａａ  とソース２２４ａｂ  に挟まれたｎウェル３０４ａにおけるチャネル領域とゲート絶縁膜２２４ａｄ  を介して対向して設けられ、ビット線１７２ｂに接続されるゲートで、ドレイン２２４ａａ  およびソース２２４ａｂ  とでｐチャネルセンスアンプトランジスタ２２４ａを構成している。２２４ｂａ  はｎウェル３０４ａに形成され、ビット線１７２ｂに接続されるｐ＋  拡散領域からなるドレイン、２２４ｂｂ  はｎウェル３０４ａにドレイン２２４ｂａ  と離隔して形成され、ｐチャネル共通ソース線２２２ａに接続されるｐ＋  拡散領域からなるソースで、ｐチャネルセンスアンプトランジスタ２２４ａにおけるソース２２４ａｂ  と共有されている。２２４ｂｃ  はドレイン２２４ｂａ  とソース２２４ｂｂ  に挟まれたｎウェル３０４ａにおけるチャネル領域とゲート絶縁膜２２４ｂｄ  を介して対向して設けられ、ビット線１７２ａに接続されるゲートで、ドレイン２２４ｂａ  およびソース２２４ｂｂ  とでｐチャネルセンスアンプトランジスタ２２４ｂを構成している。
【００８２】
２２３ａａ  はｎウェル３０４ｂに形成され、ｐチャネル共通ソース線２２２ａに接続されるｐ＋  拡散領域からなるドレイン、２２３ａｂ  はｎウェル３０４ｂにドレイン２２３ａａ  と離隔して形成され、電源電位線２２１ａに接続されるｐ＋  拡散領域からなるソース、２２３ａｃ  はドレイン２２３ａａ  とソース２２３ａｂ  に挟まれたｎウェル３０４ｂにおけるチャネル領域とゲート絶縁膜２２３ａｄ  を介して対向して設けられ、ｐチャネルセンスアンプイネーブル信号／ＳＥＰ０  を受けるゲートで、ドレイン２２３ａａ  およびソース２２３ａｂ  とでプルアップトランジスタ２２３ａを構成している。
【００８３】
そして、ｐｎ接合拡散電位φはｎウェル３０４ａとｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂにおけるソース２２４ａｂ  およびドレイン２２４ａａ，２２４ｂａ  との間のｐｎ接合拡散電位である。従って、ビット線１７２ａおよび１７２ｂの電位ＢＬおよび／ＢＬ  が中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  であるビット線プリチャージ電位ＶＢＬにプリチャージされているときに、ｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰが中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合拡散電位φを引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  に変化して、このｎウェル３０４ａがｐチャネルプリチャージ電位ＶＰＲＰ  にプリチャージされてもｎウェル３０４ａからドレイン２２４ａａ，２２４ｂａ  およびソース２２４ａｂ  に電流が流れない。ここで、ｐチャネルプリチャージ電位ＶＰＲＰ  は（１／２）（Ｖ  ＣＣ＋ＶＳＳ）−φぎりぎりにしておくよりも、ビット線１７２ａまたは１７２ｂにＨ側のデータが読み出されてビット線１７２ａまたは１７２ｂの電位ＢＬまたは／ＢＬ  がビット線プリチャージ電位ＶＢＬからわずかにΔＶ（例えば０．１Ｖ）だけ上昇したときに、ｎウェル３０４ａとビット線１７２ａまたは１７２ｂとの間の電位差の絶対値がｐｎ接合拡散電位φを越えてビット線１７２ａまたは１７２ｂからｎウェル３０４ａに電流が流れてビット線１７２ａまたは１７２ｂに生じた電位変化量ΔＶが小さくなってしまう恐れがあるため、（１／２）（Ｖ  ＣＣ＋ＶＳＳ）−φ＋  ΔＶ  にしておく方が好ましい。
【００８４】
次にこの実施例２のＤＲＡＭの動作について説明する。実施例２のＤＲＡＭの動作と実施例１のＤＲＡＭの動作とは、ｎチャネルバックゲート電位ＶＢＮを与える動作がなくなり、代わりにｐチャネルバックゲート電位ＶＢＰを与える動作があらたに加わっている点で異なる。この動作の異なる点について図６および図１０に基づき説明する。まず、行アドレスストローブ信号／ＲＡＳが図６の（ａ）に示すようにＨレベルからＬレベルに変化する時刻ｔ１  以前では、ｐチャネルバックゲート電位発生回路１２２  におけるインバータ１２２ａから出力される制御信号／ＣＴ１は図１０の（ａ）に示すようにＬレベル、インバータ１２２ｃから出力される制御信号／ＣＴ２は図１０の（ｂ）に示すようにＨレベル、インバータ１２２ｂから出力される制御信号／ＣＴ３は図１０の（ｃ）に示すようにＨレベルとなっており、制御信号／ＣＴ１を受けるｐチャネルＭＯＳトランジスタ１２２ｅは導通状態、制御信号／ＣＴ２を受けるｐチャネルプリチャージ電位供給回路１２２ｄにおけるｐチャネルＭＯＳトランジスタ１２２ｄｐ  は非導通状態、制御信号／ＣＴ３を受けるｐチャネルＭＯＳトランジスタ１２２ｆは非導通状態となり、ｐチャネルバックゲート電位線２２１ｅの電位ＶＢＰは図１０の（ｄ）に示すように電源電位ＶＣＣとなっている。
【００８５】
そして、行アドレスストローブ信号／ＲＡＳが図６の（ａ）に示すように時刻ｔ１  でＨレベルからＬレベルに変化すると、これに応じて制御信号ＣＴ１  が図６の（ｌ）に示すように時刻ｔ２  でＬレベルに変化し、これを受けて制御信号ＣＴ２  が図６の（ｍ）に示すようにＨレベルに変化する。すると、この反転信号である制御信号／ＣＴ１は図１０の（ａ）に示すように時刻ｔ１０でＨレベルに変化し、制御信号／ＣＴ２は図１０の（ｂ）に示すようにＬレベルに変化し、制御信号／ＣＴ１を受けるｐチャネルＭＯＳトランジスタ１２２ｅは非導通状態、制御信号／ＣＴ２を受けるｐチャネルプリチャージ電位供給回路１２２ｄにおけるｐチャネルＭＯＳトランジスタ１２２ｄｐ  が導通状態となり、ｐチャネルバックゲート電位線２２１ｅにｐチャネルプリチャージ電位ＶＰＲＰ  が供給され、ｐチャネルバックゲート電位ＶＢＰは図１０の（ｄ）に示すように（１／２）（Ｖ  ＣＣ＋ＶＳＳ）−φ＋  ΔＶ  のｐチャネルプリチャージ電位ＶＰＲＰ  となる。
【００８６】
そして、制御信号ＣＴ２  が図６の（ｍ）に示すように時刻ｔ５  でＬレベルに変化すると、これを受けて制御信号ＣＴ３  が図６の（ｎ）に示すようにＨレベルに変化する。すると、この反転信号である制御信号／ＣＴ２は図１０の（ｂ）に示すようにセンスアンプイネーブル信号／ＳＥＰｒ  がＬレベルとなりプルアップトランジスタ２２３ａが導通状態となる時刻ｔ６  付近でＨレベルに変化し、制御信号／ＣＴ３は図１０の（ｃ）に示すようにＬレベルに変化し、制御信号／ＣＴ２を受けるｐチャネルプリチャージ電位供給回路１２２ｄにおけるｐチャネルＭＯＳトランジスタ１２２ｄｐ  は非導通状態、制御信号／ＣＴ３を受けるｐチャネルＭＯＳトランジスタ１２２ｆが導通状態となり、ｐチャネルバックゲート電位線２２１ｅとｐチャネル共通ソース線２２２ａとが導通し、ｐチャネルバックゲート電位ＶＢＰは図６の（ｊ）に示されたｐチャネル共通ソース線２２２ａの電位ＣＳＰ  ｒ  に追随して図１０の（ｄ）に示すように再び電源電位ＶＣＣに上昇する。
【００８７】
以上のようにこの実施例２ではセンスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂが形成されるｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰをビット線プリチャージ電位ＶＢＬよりも低く、かつこのビット線プリチャージ電位ＶＢＬからｎウェル３０４ａとｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのソース／ドレイン２２４ａａ，２２４ａｂ，２２４ｂａ  とのｐｎ接合拡散電位φを引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  （＝（１／２）（Ｖ  ＣＣ＋ＶＳＳ）−φ＋  ΔＶ）にするので、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのセンス動作開始時のしきい値電圧の絶対値が小さくなり、これによって低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【００８８】
さらに、センスアンプ２２４  の増幅動作が終了するときにはｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰを電源電位ＶＣＣにするので、センス動作開始時にくらべｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのしきい値電圧の絶対値が大きくなるため、ｐチャネルセンスアンプトランジスタ２２４ａまたは２２４ｂを介して電源電位線２２１ａから流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータラッチする際の消費電力が小さくなる。
【００８９】
実施例３．
以下にこの発明の実施例３であるＤＲＡＭについて、図１１および図１２に基づいて説明する。この実施例３のＤＲＡＭと実施例１のＤＲＡＭとはセンスアンプ２２４  およびその周辺回路の構成が異なる。以下この異なる点について説明し、同じ点については同一符号を付けて説明を省略する。図１１はこの実施例３のＤＲＡＭのメモリセルアレイ１７０  、センスアンプおよびＩ／Ｏ回路２２０  を示す回路図で、図１１において図２に示された実施例１のＤＲＡＭのメモリセルアレイ１７０  、センスアンプおよびＩ／Ｏ回路２２０  と異なる点は、図１１に示された回路では図７に示された実施例２における回路と同様に１つのメモリマット、つまり２０４８のビット線対１７２  に渡って配置され、（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合電位φを引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  に変化するｐチャネルバックゲート電位ＶＢＰが与えられるｐチャネルバックゲート電位線２２１ｅがさらに設けられ、センスアンプ２２４  がこのｐチャネルバックゲート電位線２２１ｅにさらに接続されている点である。
【００９０】
図１２は図１１に示されたセンスアンプ２２４  と、その周辺回路の回路図を示しており、図１２において図３に示された実施例１の回路と異なる点は、図８に示された実施例２における回路と同様にセンスアンプ２２４  におけるｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂがバックゲート電位としてｐチャネルバックゲート電位ＶＢＰを受けている点、および行アドレスストローブ信号／ＲＡＳのＨレベルからＬレベルへの変化に応じて電源電位ＶＣＣから、中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ中間電位（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合拡散電位φ（例えば０．６Ｖ）を引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  に変化し、プルアップトランジスタ２２３ａによりｐチャネル共通ソース線２２２ａの電位ＣＳＰ  が電源電位ＶＣＣに引き上げられるのに追随して再び電源電位ＶＣＣに上昇するｐチャネルバックゲート電位ＶＢＰを供給するｐチャネルバックゲート電位発生回路１２２  が設けられている点である。
【００９１】
ｐチャネルバックゲート電位発生回路１２２  において、図８に示された実施例２におけるｐチャネルバックゲート電位発生回路１２２  と異なる点は、図８に示された実施例２におけるｐチャネルバックゲート電位発生回路１２２  がバックゲート電位制御回路１２１ａを有していたのに対し、この図１２に示されたｐチャネルバックゲート電位発生回路１２２  はバックゲート電位制御回路１２１ａを有していない点で、ｎチャネルバックゲート電位発生回路１２１  におけるバックゲート電位制御回路１２１ａをｎチャネルバックゲート電位発生回路１２１  と共有している。
【００９２】
また、センスアンプ２２４  におけるｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂが形成された半導体基板の簡略断面図は図９に示された実施例２における断面図と同様で、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄが形成された半導体基板の簡略断面図は図４に示された実施例１における断面図と同様となる。そして、この実施例３のＤＲＡＭの動作を示すタイミングチャートは図６および図１０と同様となり、実施例１および実施例２のＤＲＡＭと同様の動作をする。
【００９３】
以上のようにこの実施例３ではセンスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄが形成されるｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮをビット線プリチャージ電位ＶＢＬよりも高く、かつこのビット線プリチャージ電位ＶＢＬにｐウェル３０３ａとｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのソース／ドレイン２２４ｃａ，２２４ｃｂ，２２４ｄａ  とのｐｎ接合拡散電位φを加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  （＝（１／２）（Ｖ  ＣＣ＋ＶＳＳ）＋φ−  ΔＶ）にするので、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのセンス動作開始時のしきい値電圧が小さくなり、これによって低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【００９４】
また、センスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂが形成されるｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰをビット線プリチャージ電位ＶＢＬよりも低く、かつこのビット線プリチャージ電位ＶＢＬからｎウェル３０４ａとｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのソース／ドレイン２２４ａａ，２２４ａｂ，２２４ｂａ  とのｐｎ接合拡散電位φを引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  （＝（１／２）（Ｖ  ＣＣ＋ＶＳＳ）−φ＋  ΔＶ）にするので、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのセンス動作開始時のしきい値電圧の絶対値が小さくなり、これによってさらに低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【００９５】
また、センスアンプ２２４  の増幅動作が終了するときにはｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮを接地電位ＶＳＳにするので、センス動作開始時にくらべｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのしきい値電圧が大きくなるため、ｎチャネルセンスアンプトランジスタ２２４ｃまたは２２４ｄを介して接地電位線２２１ｂに流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータラッチする際の消費電力が小さくなる。
【００９６】
また、センスアンプ２２４  の増幅動作が終了するときにはｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰを電源電位ＶＣＣにするので、センス動作開始時にくらべｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのしきい値電圧の絶対値が大きくなるため、ｐチャネルセンスアンプトランジスタ２２４ａまたは２２４ｂを介して電源電位線２２１ａから流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータラッチする際の消費電力が小さくなる。
【００９７】
さらに、ｎチャネルバックゲート電位発生回路１２１  とｐチャネルバックゲート電位発生回路１２２  とでバックゲート電位制御回路１２１ａを共有しているので、共有しないものに比べて面積の小さいＤＲＡＭを得ることができる。
【００９８】
実施例４．
以下にこの発明の実施例４であるＤＲＡＭについて、図１３に基づいて説明する。この実施例４のＤＲＡＭと実施例１のＤＲＡＭとは電源電位ＶＣＣおよび接地電位ＶＳＳの大きさと、ｎチャネルバックゲート電位発生回路１２１  の構成が異なる。以下この異なる点について説明し、同じ点については同一符号を付けて説明を省略する。まず、この実施例４では電源電位ＶＣＣと接地電位ＶＳＳの電位差Ｖ  ＣＣ−ＶＳＳがｐウェル３０３ａとｎチャネルセンスアンプトランジスタ２２４ｃ，２２４ｄ  のドレイン／ソース２２４ｃａ，２２４ｄａ，２２４ｃｂ  との間のｐｎ接合拡散電位φの２倍の２φよりも低い値となっている。従って電源電位ＶＣＣ自体がすでにビット線のプリチャージ電位ＶＢＬである（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも高く、かつ（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  にｐｎ接合電位φを加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  となっている。
【００９９】
図１３はこの実施例４のＤＲＡＭのｎチャネルバックゲート電位発生回路１２１  を示しており、この回路が図３に示された実施例１におけるｎチャネルバックゲート電位発生回路１２１  と異なる点は、ｎチャネルプリチャージ電位供給回路１２１ｃにおけるｎチャネルプリチャージ電位発生回路１２１ｃｎ  がなくなり、代わりに電源電位ＶＣＣが与えられる電源電位ノード１２０ａが接続されている点である。その他は実施例１のＤＲＡＭと同じで、従って実施例１のＤＲＡＭと同様の動作をする。
【０１００】
以上のようにこの実施例４ではセンスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄが形成されるｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮをビット線プリチャージ電位ＶＢＬよりも高く、かつこのビット線プリチャージ電位ＶＢＬにｐウェル３０３ａとｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのソース／ドレイン２２４ｃａ，２２４ｃｂ，２２４ｄａ  とのｐｎ接合拡散電位φを加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  （＝ＶＣＣ）  にするので、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのセンス動作開始時のしきい値電圧が小さくなり、これによって低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【０１０１】
また、センスアンプ２２４  の増幅動作が終了するときにはｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮを接地電位ＶＳＳにするので、センス動作開始時にくらべｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのしきい値電圧が大きくなるため、ｎチャネルセンスアンプトランジスタ２２４ｃまたは２２４ｄを介して接地電位線２２１ｂに流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータラッチする際の消費電力が小さくなる。
【０１０２】
さらに、ｎチャネルバックゲート電位発生回路１２１  のｎチャネルプリチャージ電位供給回路１２１ｃにおけるｎチャネルプリチャージ電位発生回路１２１ｃｎ  が不要となるので実施例１のＤＲＡＭに比べて面積の小さいＤＲＡＭを得ることができる。
【０１０３】
実施例５．
以下にこの発明の実施例５であるＤＲＡＭについて、図１４に基づいて説明する。この実施例５のＤＲＡＭと実施例２のＤＲＡＭとは電源電位ＶＣＣおよび接地電位ＶＳＳの大きさと、ｐチャネルバックゲート電位発生回路１２２  の構成が異なる。以下この異なる点について説明し、同じ点については同一符号を付けて説明を省略する。まず、この実施例５では電源電位ＶＣＣと接地電位ＶＳＳの電位差Ｖ  ＣＣ−ＶＳＳがｎウェル３０４ａとｐチャネルセンスアンプトランジスタ２２４ａ，２２４ｂ  のドレイン／ソース２２４ａａ，２２４ｂａ，２２４ａｂ  との間のｐｎ接合拡散電位φの２倍の２φよりも低い値となっている。従って接地電位ＶＳＳ自体がすでにビット線のプリチャージ電位ＶＢＬである（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合電位φを引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  となっている。
【０１０４】
図１４はこの実施例５のＤＲＡＭのｐチャネルバックゲート電位発生回路１２２  を示しており、この回路が図８に示された実施例２におけるｐチャネルバックゲート電位発生回路１２２  と異なる点は、ｐチャネルプリチャージ電位供給回路１２２ｄにおけるｐチャネルプリチャージ電位発生回路１２２ｄｎ  がなくなり、代わりに接地電位ＶＳＳが与えられる接地電位ノード１２０ｂが接続されている点である。その他は実施例２のＤＲＡＭと同じで、従って実施例２のＤＲＡＭと同様の動作をする。
【０１０５】
以上のようにこの実施例５ではセンスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂが形成されるｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰをビット線プリチャージ電位ＶＢＬよりも低く、かつこのビット線プリチャージ電位ＶＢＬからｎウェル３０４ａとｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのソース／ドレイン２２４ａａ，２２４ａｂ，２２４ｂａ  とのｐｎ接合拡散電位φを引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  （＝ＶＳＳ）  にするので、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのセンス動作開始時のしきい値電圧の絶対値が小さくなり、これによって低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【０１０６】
また、センスアンプ２２４  の増幅動作が終了するときにはｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰを電源電位ＶＣＣにするので、センス動作開始時にくらべｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのしきい値電圧の絶対値が大きくなるため、ｐチャネルセンスアンプトランジスタ２２４ａまたは２２４ｂを介して電源電位線２２１ａから流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータラッチする際の消費電力が小さくなる。
【０１０７】
さらに、ｐチャネルバックゲート電位発生回路１２２  のｐチャネルプリチャージ電位供給回路１２２ｄにおけるｐチャネルプリチャージ電位発生回路１２２ｄｎ  が不要となるので実施例２のＤＲＡＭに比べて面積の小さいＤＲＡＭを得ることができる。
【０１０８】
実施例６．
以下にこの発明の実施例６であるＤＲＡＭについて、図１５に基づいて説明する。この実施例６のＤＲＡＭと実施例３のＤＲＡＭとは電源電位ＶＣＣおよび接地電位ＶＳＳの大きさと、ｎチャネルバックゲート電位発生回路１２１  およびｐチャネルバックゲート電位発生回路１２２  の構成が異なる。以下この異なる点について説明し、同じ点については同一符号を付けて説明を省略する。まず、この実施例６では電源電位ＶＣＣと接地電位ＶＳＳの電位差Ｖ  ＣＣ−ＶＳＳがｐウェル３０３ａとｎチャネルセンスアンプトランジスタ２２４ｃ，２２４ｄ  のドレイン／ソース２２４ｃａ，２２４ｄａ，２２４ｃｂ  との間のｐｎ接合拡散電位φ１  の２倍の２φ１  およびｎウェル３０４ａとｐチャネルセンスアンプトランジスタ２２４ａ，２２４ｂ  のドレイン／ソース２２４ａａ，２２４ｂａ，２２４ａｂ  との間のｐｎ接合拡散電位φ２  の２倍の２φ２  よりも低い値となっている。従って電源電位ＶＣＣ自体がすでにビット線プリチャージ電位である（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも高く、かつ（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  にｐｎ接合電位φ１  を加えた電位よりも高いｎチャネルプリチャージ電位ＶＰＲＮ  となっており、接地電位ＶＳＳ自体がすでにビット線のプリチャージ電位ＶＢＬである（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  よりも低く、かつ（１／２）（Ｖ  ＣＣ＋ＶＳＳ）  からｐｎ接合電位φ２  を引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  となっている。
【０１０９】
図１５はこの実施例６のＤＲＡＭのｎチャネルバックゲート電位発生回路１２１  およびｐチャネルバックゲート電位発生回路１２２  を示しており、この回路が図１２に示された実施例３におけるｎチャネルバックゲート電位発生回路１２１  およびｐチャネルバックゲート電位発生回路１２２  と異なる点は、ｎチャネルプリチャージ電位供給回路１２１ｃにおけるｎチャネルプリチャージ電位発生回路１２１ｃｎ  がなくなり、代わりに電源電位ＶＣＣが与えられる電源電位ノード１２０ａが接続されている点およびｐチャネルプリチャージ電位供給回路１２２ｄにおけるｐチャネルプリチャージ電位発生回路１２２ｄｎ  がなくなり、代わりに接地電位ＶＳＳが与えられる接地電位ノード１２０ｂが接続されている点である。その他は実施例３のＤＲＡＭと同じで、従って実施例３のＤＲＡＭと同様の動作をする。
【０１１０】
以上のようにこの実施例６ではセンスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄが形成されるｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮをビット線プリチャージ電位ＶＢＬよりも高く、かつこのビット線プリチャージ電位ＶＢＬにｐウェル３０３ａとｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのソース／ドレイン２２４ｃａ，２２４ｃｂ，２２４ｄａ  とのｐｎ接合拡散電位φ１  を加えた電位よりも低いｎチャネルプリチャージ電位ＶＰＲＮ  （＝ＶＣＣ）  にするので、ｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのセンス動作開始時のしきい値電圧が小さくなり、これによって低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【０１１１】
また、センスアンプ２２４  がセンス動作を開始する時刻ｔ５  のとき、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂが形成されるｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰをビット線プリチャージ電位ＶＢＬよりも低く、かつこのビット線プリチャージ電位ＶＢＬからｎウェル３０４ａとｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのソース／ドレイン２２４ａａ，２２４ａｂ，２２４ｂａ  とのｐｎ接合拡散電位φ２  を引いた電位よりも高いｐチャネルプリチャージ電位ＶＰＲＰ  （＝ＶＳＳ）  にするので、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのセンス動作開始時のしきい値電圧の絶対値が小さくなり、これによってさらに低電圧および高速センス動作が可能なＤＲＡＭを得ることができる。
【０１１２】
また、センスアンプ２２４  の増幅動作が終了するときにはｐウェル３０３ａに与えられるｎチャネルバックゲート電位ＶＢＮを接地電位ＶＳＳにするので、センス動作開始時にくらべｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのしきい値電圧が大きくなるため、ｎチャネルセンスアンプトランジスタ２２４ｃまたは２２４ｄを介して接地電位線２２１ｂに流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータラッチする際の消費電力が小さくなる。
【０１１３】
また、センスアンプ２２４  の増幅動作が終了するときにはｎウェル３０４ａに与えられるｐチャネルバックゲート電位ＶＢＰを電源電位ＶＣＣにするので、センス動作開始時にくらべｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのしきい値電圧の絶対値が大きくなるため、ｐチャネルセンスアンプトランジスタ２２４ａまたは２２４ｂを介して電源電位線２２１ａから流れるサブスレッショルド電流が小さくなり、センスアンプ２２４  がデータを保持する際の消費電力が小さく、かつ接地電位ＶＳＳに増幅された側のビット線の電位が、ｐチャネルセンスアンプトランジスタ２２４ａまたは２２４ｂに流れるサブスレッショルド電流のため上昇することが抑制されるので、データ保持特性がさらによくなる。
【０１１４】
さらに、ｎチャネルバックゲート電位発生回路１２１  とｐチャネルバックゲート電位発生回路１２２  とでバックゲート電位制御回路１２１ａを共有しているので、共有しないものに比べて面積の小さいＤＲＡＭを得ることができる。
【０１１５】
さらに、ｎチャネルバックゲート電位発生回路１２１  のｎチャネルプリチャージ電位供給回路１２１ｃにおけるｎチャネルプリチャージ電位発生回路１２１ｃｎ  およびｐチャネルバックゲート電位発生回路１２２  のｐチャネルプリチャージ電位供給回路１２２ｄにおけるｐチャネルプリチャージ電位発生回路１２２ｄｎ  が不要となるので実施例３のＤＲＡＭに比べて面積の小さいＤＲＡＭを得ることができる。
【０１１６】
実施例７．
以下にこの発明の実施例７であるＤＲＡＭについて、図１６から図１８に基づいて説明する。この実施例７のＤＲＡＭは実施例１から実施例６のＤＲＡＭをＳＯＩ（Ｓｉｌｉｃｏｎ  ＯｎＩｎｓｕｌａｔｏｒ）  基板上に形成した点で実施例１から実施例６のＤＲＡＭと異なっている。図１６は実施例１、実施例３、実施例４および実施例６のＤＲＡＭのセンスアンプ２２４  におけるｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄが形成されたＳＯＩ  基板の簡略化した平面図、図１７は図１６におけるＸＶＩＩ−ＸＶＩＩ面での簡略化した断面図である。図１６および図１７において３１１  はｐ型のシリコン半導体基板、３１２  はこの半導体基板３１１  に形成されたシリコン酸化膜からなる絶縁層、３１３  はこの絶縁層３１２  上の活性領域に形成されるＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）  酸化膜からなる素子間分離領域である。
【０１１７】
２２４ｃｅ  は絶縁層３１２  上に形成されたｎ＋  型拡散領域からなり、ビット線１７２ａにコンタクトホール３１４ａを介して接続されるドレイン、２２４ｃｆ  はドレイン２２４ｃｅ  を取り囲むように絶縁層３１２  上に形成されたｐ−  型のボディ領域、２２４ｃｇ  は絶縁層３１２  上にドレイン２２４ｃｅ  と離隔して形成されたｎ＋  型拡散領域からなり、ｎチャネル共通ソース線２２２ｂにコンタクトホール３１４ｂを介して接続されるソース、２２４ｃｈ  はゲート絶縁膜２２４ｃｉ  を介してボディ領域２２４ｃｆ  と対向して設けられ、コンタクトホール３１４ｃを介してビット線１７２ｂに接続されるゲートで、ドレイン２２４ｃｅ  とソース２２４ｃｇ  とでｎチャネルセンスアンプトランジスタ２２４ｃを構成している。
【０１１８】
２２４ｄｅ  は絶縁層３１２  上に形成されたｎ＋  型拡散領域からなり、ビット線１７２ｂにコンタクトホール３１４ｄを介して接続されるドレイン、２２４ｄｆ  はドレイン２２４ｄｅ  を取り囲むように絶縁層３１２  上に形成されたｐ−  型のボディ領域、２２４ｄｇ  はｎチャネルセンスアンプトランジスタ２２４ｃにおけるソース２２４ｃｇ  と共有されるソース、２２４ｄｈ  はゲート絶縁膜２２４ｄｉ  を介してボディ領域２２４ｄｆ  と対向して設けられ、コンタクトホール３１４ｅを介してビット線１７２ａに接続されるゲートで、ドレイン２２４ｄｅ  とソース２２４ｄｇ  とでｎチャネルセンスアンプトランジスタ２２４ｄを構成している。
【０１１９】
３１５ａはｎチャネルセンスアンプトランジスタ２２４ｃにおけるｐ−  型のボディ領域２２４ｃｆ  に接して絶縁層３１２  上に形成されるｐ＋  型の拡散領域からなり、コンタクトホール３１４ｆを介してｎチャネルバックゲート電位線２２１ｄに接続されるボディ電位供給領域で、このボディ電位供給領域３１５ａを介してボディ領域２２４ｃｆ  にｎチャネルバックゲート電位ＶＢＮが与えられる。３１５ｂはｎチャネルセンスアンプトランジスタ２２４ｄにおけるｐ−  型のボディ領域２２４ｄｆ  に接して絶縁層３１２  上に形成されるｐ＋  型の拡散領域からなり、コンタクトホール３１４ｇを介してｎチャネルバックゲート電位線２２１ｄに接続されるボディ電位供給領域で、このボディ電位供給領域３１５ｂを介してボディ領域２２４ｄｆ  にｎチャネルバックゲート電位ＶＢＮが与えられる。
【０１２０】
そして、ｐｎ接合拡散電位φまたはφ１  はｎチャネルセンスアンプトランジスタ２２４ｃにおけるボディ領域２２４ｃｆ  とドレイン／ソース２２４ｃｅ，２２４ｃｇ  との間およびｎチャネルセンスアンプトランジスタ２２４ｄにおけるボディ領域２２４ｄｆ  とドレイン／ソース２２４ｄｅ，２２４ｃｇ  との間のｐｎ接合拡散電位となっている。
【０１２１】
図１８は実施例２、実施例３、実施例５および実施例６のＤＲＡＭのセンスアンプ２２４  におけるｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂが形成されたＳＯＩ  基板の簡略化した平面図、図１９は図１８におけるＸＩＸ  −ＸＩＸ  面での簡略化した断面図である。図１８および図１９において図１６および図１７と同じ構成は同一符号を付けている。そして、２２４ａｅ  は絶縁層３１２  上に形成されたｐ＋  型拡散領域からなり、ビット線１７２ａにコンタクトホール３１４ｈを介して接続されるドレイン、２２４ａｆ  はドレイン２２４ａｅ  を取り囲むように絶縁層３１２  上に形成されたｎ−  型のボディ領域、２２４ａｇ  は絶縁層３１２  上にドレイン２２４ａｅ  と離隔して形成されたｐ＋  型拡散領域からなり、ｐチャネル共通ソース線２２２ａにコンタクトホール３１４ｉを介して接続されるソース、２２４ａｈ  はゲート絶縁膜２２４ａｉ  を介してボディ領域２２４ａｆ  と対向して設けられ、コンタクトホール３１４ｊを介してビット線１７２ｂに接続されるゲートで、ドレイン２２４ａｅ  とソース２２４ａｇ  とでｐチャネルセンスアンプトランジスタ２２４ａを構成している。
【０１２２】
２２４ｂｅ  は絶縁層３１２  上に形成されたｐ＋  型拡散領域からなり、ビット線１７２ｂにコンタクトホール３１４ｋを介して接続されるドレイン、２２４ｂｆ  はドレイン２２４ｂｅ  を取り囲むように絶縁層３１２  上に形成されたｎ−  型のボディ領域、２２４ｂｇ  はｐチャネルセンスアンプトランジスタ２２４ａにおけるソース２２４ａｇ  と共有されるソース、２２４ｂｈ  はゲート絶縁膜２２４ｂｉ  を介してボディ領域２２４ｂｆ  と対向して設けられ、コンタクトホール３１４ｍを介してビット線１７２ａに接続されるゲートで、ドレイン２２４ｂｅ  とソース２２４ｂｇ  とでｐチャネルセンスアンプトランジスタ２２４ｂを構成している。
【０１２３】
３１５ｃはｐチャネルセンスアンプトランジスタ２２４ａにおけるｎ−  型のボディ領域２２４ａｆ  に接して絶縁層３１２  上に形成されるｎ＋  型の拡散領域からなり、コンタクトホール３１４ｎを介してｐチャネルバックゲート電位線２２１ｅに接続されるボディ電位供給領域で、このボディ電位供給領域３１５ｃを介してボディ領域２２４ａｆ  にｐチャネルバックゲート電位ＶＢＰが与えられる。３１５ｄはｐチャネルセンスアンプトランジスタ２２４ｂにおけるｎ−  型のボディ領域２２４ｂｆ  に接して絶縁層３１２  上に形成されるｎ＋  型の拡散領域からなり、コンタクトホール３１４ｐを介してｐチャネルバックゲート電位線２２１ｅに接続されるボディ電位供給領域で、このボディ電位供給領域３１５ｄを介してボディ領域２２４ｂｆ  にｐチャネルバックゲート電位ＶＢＰが与えられる。
【０１２４】
そして、ｐｎ接合拡散電位φまたはφ２  はｐチャネルセンスアンプトランジスタ２２４  ａにおけるボディ領域２２４  ａｆ  とドレイン／ソース２２４ａｅ，２２４ａｇ  との間およびｐチャネルセンスアンプトランジスタ２２４ｂにおけるボディ領域２２４ｂｆ  とドレイン／ソース２２４ｂｅ，２２４ａｇ  との間のｐｎ接合拡散電位となっている。
【０１２５】
そして、この実施例７のＤＲＡＭも実施例１から実施例６のＤＲＡＭと同様の動作をし、同様の効果を奏する。さらに、この実施例７のＤＲＡＭはＳＯＩ  基板上に形成されており、ｐチャネルセンスアンプトランジスタ２２４ａおよび２２４ｂのドレイン／ソース２２４ａｅ，２２４ｂｅ，２２４ａｇ  の底面およびｎチャネルセンスアンプトランジスタ２２４ｃおよび２２４ｄのドレイン／ソース２２４ｃｅ，２２４ｄｅ，２２４ｃｇ  の底面が絶縁層３１２  に接し、ドレイン／ソース２２４ａｅ，２２４ｂｅ，２２４ａｇ  とボディ領域２２４ａｆ，２２４ｂｆ  との接合面積およびドレイン／ソース２２４ｃｅ，２２４ｄｅ，２２４ｃｇ  とボディ領域２２４ｃｆ，２２４ｄｆ  との接合面積が小さくなっているので、この接合間に流れるリーク電流が減少して消費電力が低減される。
【０１２６】
また、ドレイン／ソース２２４ａｅ，２２４ｂｅ，２２４ａｇ  とボディ領域２２４ａｆ，２２４ｂｆ  との接合面積およびドレイン／ソース２２４ｃｅ，２２４ｄｅ，２２４ｃｇ  とボディ領域２２４ｃｆ，２２４ｄｆ  との接合面積が小さくなっているので、ドレイン／ソース２２４ａｅ，２２４ｂｅ，２２４ａｇ  およびドレイン／ソース２２４ｃｅ，２２４ｄｅ，２２４ｃｇ  の寄生容量が小さくなると共に、バルクの様にウエル−ウエル間の接合容量がないため、さらに、この寄生容量も小さくできる。これより、高速センス動作およびバックバイアス変化に伴う消費電力の大幅削減が可能となる。
【０１２７】
【発明の効果】
請求項１に係る発明においては、センスアンプにおける第１および第２のトランジスタが形成されるｐ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージするので、低電圧および高速センス動作が可能な半導体記憶装置を得ることができるという効果がある。
【０１２８】
請求項２に係る発明においては、請求項１に係る発明の効果に加え、センスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、さらに低電圧および高速センス動作が可能な半導体記憶装置を得ることができるという効果がある。
【０１２９】
請求項３に係る発明においては、センスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、低電圧および高速センス動作が可能な半導体記憶装置を得ることができるという効果がある。
【０１３０】
請求項４に係る発明においては、ｐ型領域用プリチャージ電位供給手段が、センスアンプにおける第１および第２のトランジスタが形成されるｐ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも高く、かつこの中間電位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリチャージ電位にプリチャージするので、低電圧および高速センス動作が可能な半導体記憶装置を得ることができるという効果がある。
【０１３１】
請求項５に係る発明においては、請求項４に係る発明の効果に加え、ｎ型領域用プリチャージ電位供給手段が、センスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、さらに低電圧および高速センス動作が可能な半導体記憶装置を得ることができるという効果がある。
【０１３２】
請求項６に係る発明においては、ｎ型領域用プリチャージ電位供給手段がセンスアンプにおける第３および第４のトランジスタが形成されるｎ型半導体領域を、第１および第２のビット線がプリチャージされる中間電位よりも低く、かつこの中間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリチャージ電位にプリチャージするので、低電圧および高速センス動作が可能な半導体記憶装置を得ることができる。
【０１３３】
請求項７に係る発明においては、請求項１、請求項２、請求項４または請求項５に係る発明の効果に加え、ｐ型領域用プリチャージ電位を電源電位としたので、レイアウト面積の小さい半導体記憶装置を得ることができるという効果がある。
【０１３４】
請求項８に係る発明においては、請求項２、請求項３、請求項５または請求項６に係る発明の効果に加え、ｎ型領域用プリチャージ電位を接地電位としたので、レイアウト面積の小さい半導体記憶装置を得ることができるという効果がある。
【０１３５】
請求項９に係る発明においては、請求項１、請求項２、請求項４、請求項５または請求項７に係る発明の効果に加え、ｐ型半導体領域を半導体基板上に形成された絶縁層上に形成したので、ボディの寄生容量を削除でき高速センスかつ、低消費電力の半導体記憶装置を得ることができる。
【０１３６】
請求項１０に係る発明においては、請求項２、請求項３、請求項５、請求項６または請求項８に係る発明の効果に加え、ｎ型半導体領域を半導体基板上に形成された絶縁層上に形成したので、ボディの寄生容量を削除でき高速センスかつ、低消費電力の半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施例１のＤＲＡＭを示すブロック図である。
【図２】この発明の実施例１のＤＲＡＭの回路図である。
【図３】この発明の実施例１のセンスアンプを含む回路図である。
【図４】この発明の実施例１のｎチャネルセンスアンプが形成された基板の簡略化した断面図である。
【図５】この発明のｐｎ接合拡散電位を表すグラフである。
【図６】この発明の実施例１の動作を示すタイミング図である。
【図７】この発明の実施例２のＤＲＡＭの回路図である。
【図８】この発明の実施例２のセンスアンプを含む回路図である。
【図９】この発明の実施例２のｐチャネルセンスアンプが形成された基板の簡略化した断面図である。
【図１０】この発明の実施例２の動作を示すタイミング図である。
【図１１】この発明の実施例３のＤＲＡＭの回路図である。
【図１２】この発明の実施例３のセンスアンプを含む回路図である。
【図１３】この発明の実施例４のｎチャネルバックゲート電位発生回路の回路図である。
【図１４】この発明の実施例５のｐチャネルバックゲート電位発生回路の回路図である。
【図１５】この発明の実施例６のｐチャネルバックゲート電位発生回路およびｎチャネルバックゲート電位発生回路の回路図である。
【図１６】この発明の実施例７のｎチャネルセンスアンプが形成された基板の簡略化した平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ面での断面図である。
【図１８】この発明の実施例７のｐチャネルセンスアンプが形成された基板の簡略化した平面図である。
【図１９】図１６のＸＩＸ  −ＸＩＸ  面での断面図である。
【図２０】従来のＤＲＡＭのセンスアンプを含む回路図である。
【図２１】従来のＤＲＡＭの動作を示すタイミング図である。
【符号の説明】
１２１ｃ  ｎチャネルプリチャージ電位供給回路
１２１ｅ  ｎチャネルＭＯＳトランジスタ
１２２ｄ  ｐチャネルプリチャージ電位供給回路
１２２ｆ  ｐチャネルＭＯＳトランジスタ
１７２ａ  ビット線、１７２ｂ  ビット線
２２１ａ  電源電位線、２２１ｂ  接地電位線
２２２ａ  ｐチャネル共通ソース線、２２２ｂ  ｎチャネル共通ソース線
２２３ａ  プルアップトランジスタ、２２３ｂ  プルダウントランジスタ
２２４    センスアンプ
２２４ａ  ｐチャネルセンスアンプトランジスタ、２２４ａｆ    ｎ型ボディ領域
２２４ｂ  ｐチャネルセンスアンプトランジスタ、２２４ｂｆ    ｎ型ボディ領域
２２４ｃ  ｎチャネルセンスアンプトランジスタ、２２４ｃｆ    ｐ型ボディ領域
２２４ｄ  ｎチャネルセンスアンプトランジスタ、２２４ｄｆ    ｐ型ボディ領域
３０３ａ  ｐウェル、３０４ａ  ｎウェル
３１１    半導体基板、３１２    絶縁層
【図１】
0003549602.tif 000002
【図２】
0003549602.tif 000003
【図３】
0003549602.tif 000004
【図４】
0003549602.tif 000005
【図５】
0003549602.tif 000006
【図６】
0003549602.tif 000007
【図７】
0003549602.tif 000008
【図８】
0003549602.tif 000009
【図９】
0003549602.tif 000010
【図１０】
0003549602.tif 000011
【図１１】
0003549602.tif 000012
【図１２】
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【図１３】
0003549602.tif 000014
【図１４】
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【図１５】
0003549602.tif 000016
【図１６】
0003549602.tif 000017
【図１７】
0003549602.tif 000018
【図１８】
0003549602.tif 000019
【図１９】
0003549602.tif 000020
【図２０】
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【図２１】
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