(57)【特許請求の範囲】
【請求項１】
表面保護膜を有する半導体下地を、活性化領域形成用のマスクパターンを有するパターニング用マスクを用いて、エッチングして素子分離溝を形成することにより活性化領域を画成し、前記素子分離溝を埋め込むように前記活性化領域上に亘って絶縁膜を設け、該絶縁膜が設けられた前記半導体下地に対して化学機械研磨を行って素子分離部を形成する場合に、前記化学機械研磨後の前記各活性化領域上に残存する前記表面保護膜の残膜厚分布を推定する残膜厚分布の推定方法であって、
前記パターニング用マスクが、行列配列された複数のワンチップマスク領域を具えていて、該ワンチップマスク領域の各々が、同一個数の前記マスクパターンを同一のレイアウトで具えているとき、
前記マスクパターンの各々に対し、該マスクパターンから該マスクパターンの縁部に沿って、前記化学機械研磨前の前記活性化領域を覆う前記絶縁膜の頂面領域と実質的に同一な大きさ及び形状の領域となるような幅だけ除去してなる縮小領域をそれぞれ生成するステップと、
前記ワンチップマスク領域を所定領域に細分化して細分化領域を生成し、前記細分化領域の各々に対して、該細分化領域を定位置に含む、前記ワンチップマスク領域と同一な大きさ及び形状の領域中に占める全ての前記縮小領域の面積割合を取得するステップと、
前記面積割合に基づいて、前記ワンチップマスク領域内での前記残膜厚の分布を取得するステップと
を含むことを特徴とする残膜厚分布の推定方法。
【請求項２】
表面保護膜を有する半導体下地を、活性化領域形成用のマスクパターンを有するパターニング用マスクを用いて、エッチングして素子分離溝を形成することにより活性化領域を画成し、前記素子分離溝を埋め込むように前記活性化領域上に亘って絶縁膜を設け、該絶縁膜が設けられた前記半導体下地に対して化学機械研磨を行って素子分離部を形成する場合に、前記化学機械研磨後の前記各活性化領域上に残存する前記表面保護膜の残膜厚分布を推定する残膜厚分布の推定方法であって、
前記パターニング用マスクが、行列配列された複数のワンチップマスク領域を具えていて、該ワンチップマスク領域の各々が、同一個数の前記マスクパターンを同一のレイアウトで具えているとき、
前記化学機械研磨前に、前記活性化領域を覆う前記絶縁膜の一部を除去する場合には、
前記マスクパターンの各々に対し、該マスクパターンから該マスクパターンの縁部に沿って、前記化学機械研磨前の前記活性化領域上に露出された前記表面保護膜の領域と実質的に同一な大きさ及び形状の領域となるような幅だけ除去してなる縮小領域をそれぞれ生成するステップと、
前記マスクパターンから、該マスクパターンに対応する前記縮小領域と重複する領域部分を除去して枠状領域を生成するステップと、
前記ワンチップマスク領域を所定領域に細分化して細分化領域を生成し、前記細分化領域の各々に対して、該細分化領域を定位置に含む、前記ワンチップマスク領域と同一な大きさ及び形状の領域中に占める全ての前記縮小領域及び前記枠状領域のそれぞれの面積割合を取得するステップと、
前記縮小領域の面積割合及び枠状領域の面積割合に基づいて、前記ワンチップマスク領域内での前記残膜厚分布を取得するステップと
を含むことを特徴とする残膜厚分布の推定方法。
【請求項３】
請求項１または２に記載の残膜厚分布の推定方法を利用して、前記パターニング用マスクを設計するパターニング用マスクの設計方法であって、
前記ワンチップマスク領域内で、研磨レートが高いと予想される第１領域を抽出するステップと、
前記第１領域のうちの前記マスクパターン外に、第１の疑似の活性化領域を形成するための第１疑似マスクパターンを設定するステップと
を含むことを特徴とするパターニング用マスクの設計方法。
【請求項４】
請求項３に記載のパターニング用マスクの設計方法において、前記ワンチップマスク領域内で、研磨レートが低いと予想される第２領域を抽出するステップと、
前記第２領域のうちの前記マスクパターン外に、第２の疑似の活性化領域を形成するための第２疑似マスクパターンを設定するステップを含み、
前記各々のワンチップマスク領域に占める、前記マスクパターンと前記第１及び第２疑似マスクパターンが形成される領域とを併せた面積割合を、実質的に一定とすることを特徴とするパターニング用マスクの設計方法。
【請求項５】
請求項４に記載のパターニング用マスクの設計方法において、前記第２疑似マスクパターンを設定するステップにおいて、該第２疑似マスクパターンとして、細長形状領域を設定することを特徴とするパターニング用マスクの設計方法。
【請求項６】
請求項３ないし５のいずれか一項に記載のパターニング用マスクの設計方法において、前記第１領域の前記マスクパターン外の領域のスペースの広さに応じて、前記第１疑似マスクパターンのスペースの広さを設定することを特徴とするパターニング用マスクの設計方法。
【請求項７】
請求項３ないし６のいずれか一項に記載のパターニング用マスクの設計方法において、前記第１疑似マスクパターンを設定するステップにおいて、複数の前記第１領域のうち、予想される前記研磨レートの高さに応じて、前記第１領域のうち前記マスクパターン外に占める前記第１疑似マスクパターンの面積割合を増大させることを特徴とするパターニング用マスクの設計方法。
【請求項８】
請求項３ないし７のいずれか一項に記載のパターニング用マスクを用いた半導体素子の製造方法であって、
前記パターニング用マスクを用いて前記表面保護膜を有する前記半導体下地をエッチングして、残存された活性化領域とエッチングされた素子分離溝とを形成する工程を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば、ＳＴＩ−ＣＭＰ工程において、ＣＭＰ処理後の各活性化領域上に残存する残膜の膜厚（残膜厚）を推定する残膜厚分布の推定方法、この残膜厚分布の推定方法を利用したパターニング用マスクの設計方法、及び、こうして設計されたパターニング用マスクを用いた半導体素子の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の高集積化に伴い、隣接する半導体素子間を絶縁分離する素子分離技術が広く利用されている。この素子分離技術のうち、特に、素子分離溝（トレンチ溝）に埋め込まれた絶縁膜によって半導体素子間を絶縁分離するトレンチ分離法は、分離幅を縮小でき有効である。
【０００３】
トレンチ分離法を行うに当たり、一般には、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いた、ＳＴＩ−ＣＭＰ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ−ＣＭＰ）工程が含まれる。
【０００４】
このトレンチ分離法では、先ず、パターニング用マスクを用いたエッチングによって、半導体下地にトレンチ溝がパターニングされる。また、このときトレンチ溝以外の領域は活性化領域（以下、アクティブ（Ａｃｔｉｖｅ）領域とも称する。）となる。
【０００５】
その後、このトレンチ溝を埋め込むように且つアクティブ領域上に亘って、絶縁膜を高密度プラズマＣＶＤ（ＨＤＰ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成した後、半導体下地上に対して素子分離部（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）形成のためのＣＭＰ処理を行う。
【０００６】
【発明が解決しようとする課題】
しかしながら、パターニング用マスクを用いたエッチングによって、半導体下地にアクティブ領域が疎に形成された領域（アクティブ疎領域）とアクティブ領域が密に形成された領域（アクティブ密領域）とが混在形成されている場合、ＣＭＰ処理後、これら疎密領域間でアクティブ領域上に残存する表面保護膜の残膜厚の差（グローバル段差）が発生する。
【０００７】
このグローバル段差の発生は、ＣＭＰ処理時に、絶縁膜表面とスラリを介して接触される研磨パッド（研磨布）がアクティブ領域の疎密状態によって弾性変形することに起因している。
【０００８】
なぜなら、アクティブ疎領域では、研磨パッドの半導体下地に対する研磨圧力が下地表面の平坦性により顕著に影響するが、アクティブ密領域では研磨パッドの半導体下地に対する研磨圧力が表面の凹凸により分散され、アクティブ疎密領域間で研磨圧力の相違が発生するためである。
【０００９】
その結果、アクティブ疎領域における研磨レート（速度）に比べてアクティブ密領域における研磨レートは遅くなる上に、ＣＭＰ処理は一括研磨であることからも、アクティブ領域の疎密領域間における残膜の不均衡、すなわち、グローバル段差の発生は不可避である。
【００１０】
特に、グローバル段差が無視できない程度に大きい場合は、アクティブ疎領域のアクティブ領域自体が削られる一方で、アクティブ密領域では当該アクティブ領域上に絶縁膜が残存している状態でＣＭＰ処理が終了されるため、製品歩留まりや信頼性が著しく低下する。
【００１１】
また、従来より、半導体下地の全面に疑似のアクティブ領域を適宜形成して、アクティブ領域の疎密領域間での研磨レートの調整等が行われているが、グローバル段差を効果的に抑制するのは困難とされていた。
【００１２】
よって、これまで、不所望に発生するグローバル段差を制御して、グローバル平坦性の向上を図るための手法の出現が望まれていた。
【００１３】
そこで、この発明の目的は、ＣＭＰ処理後のアクティブ疎密領域間における残膜の相対的な膜厚差を推定するための方法、この残膜厚分布の推定方法を利用したパターニング用マスクの設計方法、及び、こうして設計されたパターニング用マスクを用いた半導体素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
そこで、この発明によれば、先ず、表面保護膜を有する半導体下地を、活性化領域を形成するためのマスクパターンが形成されたパターニング用マスクを用いて、エッチングして、当該下地に素子分離溝とこの素子分離溝で画成された活性化領域（アクティブ領域）とを形成する。その後、素子分離溝を埋め込むように活性化領域上に亘って絶縁膜を設ける。このとき、絶縁膜を素子分離溝を埋め込むように且つ短辺長が長い活性化領域上に亘って設ける場合には、当該活性化領域上の絶縁膜の一部を除去することとする。次に、この絶縁膜が設けられた半導体下地に対して化学機械研磨を行い素子分離部を形成する。この化学機械研磨後、各活性化領域上に残存する表面保護膜の膜厚分布、すなわち、残膜厚分布の推定を以下のようにして行う。
【００１５】
すなわち、マスクパターンの各々に対し、このマスクパターンからこのマスクパターンの縁部に沿って、化学機械研磨前の活性化領域を覆う絶縁膜の頂面領域と実質的に同一な大きさ及び形状の領域となるような幅だけ除去してなる縮小領域を生成する。一方、ワンチップマスク領域を所定領域に細分化して複数の細分化領域を生成する。これら細分化領域の各々に対して、１つの細分化領域を定位置に含む、上述したワンチップマスク領域と大きさ及び形状が同一の領域中に占める全ての縮小領域の面積割合を取得する。取得されたこの面積割合に基づいて、ワンチップマスク領域内での表面保護膜の残膜厚の分布を取得する。
【００１６】
上述したこの発明の残膜厚分布の推定方法によれば、パターニング用マスク内の、特に、ワンチップマスク領域内でのマスクパターンのレイアウトに基づいて、ＣＭＰ後のアクティブ疎密領域間における残膜の相対的な残膜厚分布（ＣＭＰ用パターンレシオ分布）を推定することができる。
【００１７】
【発明の実施の形態】
以下、図１から図２１を参照して、この発明の実施の形態につき説明する。
尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。
【００１８】
１．残膜厚分布の推定方法
１−１．第１の残膜厚分布の推定方法
図１〜図６を参照して、この発明に係る第１の残膜厚分布の推定方法につき説明する。また、この発明に係る残膜厚分布の推定は、コンピューターを用いて行っている。
【００１９】
先ず、この発明に係る残膜厚分布の推定方法の具体的な説明に先立ち、図２を参照して、実際の残膜発生を伴うＳＴＩ−ＣＭＰ工程を以下に説明する。尚、以下説明するパターニングは、パターニング用マスクを用いる。
【００２０】
通常、パターニング用マスクには、大きさ及び形状の同じ、すなわち、互いに合同な、ワンチップマスク領域が多数連続して行列配列されている。さらに、各ワンチップマスク領域内のマスクパターンは、同じレイアウトで設けられている。従って、以下の説明においては、１つのワンチップマスク領域とその領域内のマスクパターンとに関して主として説明する。
【００２１】
具体的には、図２（Ａ）に示すように、シリコン窒化（ＳｉＮ）膜等の表面保護膜１４を具える半導体下地１２に対して、活性化領域を形成するための、複数のマスクパターン（パターン領域とも称する。）１６がマスク基材１８に、個別に形成されているパターニング用マスク（ホトマスク）２０を用いたパターニングを行い、残存された活性化領域（アクティブ領域）２２及びエッチングされた素子分離溝（トレンチ溝）２４を形成する（ＳＴＩ形成工程）。尚、このホトマスク２０は等倍型投影マスクとする。また、図中、４０で示す領域はアクティブ領域が疎に形成された領域（アクティブ疎領域）であり、５０で示す領域はアクティブ領域が密に形成された領域（アクティブ密領域）を示している（図２（Ｂ））。尚、パターニング用マスク２０は、周知の通り、例えば、ガラス基板であるマスク基材１８にクロム（Ｃｒ）によってマスクパターン１６が形成されたものを用いることができる。
【００２２】
続いて、図２（Ｃ）に示すように、素子分離溝２４を埋め込むように且つ各活性化領域２２上に亘って、後工程であるＣＭＰ工程において被研磨膜となる絶縁膜２６を設ける（絶縁膜形成工程）。この絶縁膜２６が化学機械研磨（ＣＭＰ）工程を経て離間形成される素子分離部となる。この絶縁膜２６にはシリコン酸化膜（ＳｉＯ２）等が用いられる。また、このとき各アクティブ領域２２上には、絶縁膜２６が凸状に堆積される。尚、凸状に形成される絶縁膜２６の膜厚は、各アクティブ領域２２の短辺長（短辺幅）に依存している。その後、アクティブ領域２２のうち、短辺長が長いアクティブ領域２２上の絶縁膜２６の一部を除去する（絶縁膜除去工程）。その後、絶縁膜２６上にスラリ２８を塗布する。
【００２３】
続いて、図２（Ｄ）に示すように、表面保護膜１４及び絶縁膜２６が順次に形成された半導体下地１２に対してＣＭＰを行い、アクティブ疎領域及び密領域４０及び５０に、素子分離部３０をそれぞれ形成する（ＣＭＰ工程）。具体的には、このＣＭＰを、研磨パッド（不図示）と絶縁膜２６とをスラリ２８を介して、一定の研磨圧力をかけて摺り合わせて行う。こうして、本来は、各アクティブ領域２２上の表面保護膜１４上の絶縁膜２６を除去して表面保護膜１４が一様に露出した時点で、ＣＭＰを終了する。
【００２４】
しかしながら、通常、ＣＭＰ時には、既に説明したように、アクティブ領域のうち短辺長が長いアクティブ領域上を覆っている絶縁膜の一部をＣＭＰ前に予め除去することにより緩和されるものの、アクティブ疎密領域（４０、５０）間では研磨圧力差が発生する。こうした研磨圧力差により、アクティブ疎領域４０での研磨レート（速度）がアクティブ密領域５０の研磨レートよりも早まる（高くなる）。
【００２５】
そのため、全てのアクティブ領域２２上の表面保護膜１４が露出した時点でＣＭＰ処理を終了するのが理想的であるが、実際には、こうした研磨レート差によって、アクティブ領域の疎密領域（４０、５０）間での残膜厚の不均衡、すなわち、グローバル段差が発生する。尚、この場合でのグローバル段差とは、アクティブ疎密領域（４０、５０）間における、アクティブ領域２２上に残存する表面保護膜１４の膜厚差のことである。
【００２６】
そこで、この構成例では、上述したパターニング用マスクのレイアウトに基づいて、ＣＭＰ後のアクティブ疎及び密領域間における残膜の相対的な膜厚差を推定（シミュレーション）する、第１の残膜厚分布（ＣＭＰ用パターンレシオ分布とも称する。）の推定方法につき以下詳細に説明する。
【００２７】
図１は、この発明に係る第１の残膜厚分布の推定方法を概略的に説明するためのフローチャートである。
【００２８】
先ず、図１に示すように、ステップＳ１０１において、マスク基材１８の領域又はワンチップマスク領域の形状及び大きさに関するデータと、このマスク基材１８内に設定された、活性化領域を形成すべきマスクパターン１６の形状、大きさ及び位置に関するデータを取得する。これらデータは、例えば、パターニング用マスク設計ソフトで作成されたデータファイル（例えば、ＧＤＳ２）から読み込むことができる。これら取得されたデータに基づいて、以下説明する所要の処理に必要な複数の情報を得ることができる。
【００２９】
この構成例では、図３に示すような、ハッチングの疎密で区分されたアクティブ領域を有する評価ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）チップを形成するための、マスク領域が設けられたパターニング用マスクを設計する。尚、図３において、ハッチングが密な領域は、パターニング用マスクのうちマスクパターンが高密度に密集している領域に相当している。また、この評価ＴＥＧチップのサイズは、ワンチップの半導体下地サイズ（いわゆるチップサイズ）に相当している。
【００３０】
すなわち、この構成例では、ワンチップマスク領域内に、上述したワンチップマスク領域内のマスクパターン１６が、図３に示すようなハッチングの疎密で区分された密集度となるように行列状に形成されたパターニング用マスクを設計する。
【００３１】
続いて、ステップＳ１０３において、すべてのマスクパターンについて、マスクパターンから、当該マスクパターンの縁部に沿って所定幅の領域を除去してなる縮小領域を生成する。
【００３２】
そこで、図４（Ａ）に示すパターニング用マスク２０に設定された任意のマスクパターン１６を一例に挙げて説明する。尚、所定幅の削除領域を１６ｘで示してある。
【００３３】
通常は、溝付半導体下地上に絶縁膜を形成すると、絶縁膜の表面は溝のところで凹んだ、凹凸面となる。従って、活性化領域上を覆う絶縁膜部分は、均一な膜厚で堆積されるのではなく、下地面から上方に向かうに従って内側にマイナスサイジングされた形状に堆積されて、底面領域が頂面領域よりも広い凸状となる（図２参照）。
【００３４】
そこで、縮小領域１６ａを、当該縮小領域１６ａに対応するマスクパターン１６を用いて形成される活性化領域上を覆う絶縁膜部分の、頂面領域と大きさ及び形状が実質的に同一な領域として生成する。
【００３５】
ここでの縮小領域１６ａを、マスクパターン１６から当該マスクパターンに対応して形成される活性化領域のマイナスサイジング量（例えば、０．０２μｍ程度）分の領域（上述の削除領域１６ｘに対応する。）を差し引いて得られた領域とする。従って、好ましくは、マスクパターン１６と縮小領域１６ａとは、相似形の関係にある。尚、上述した所定幅は、形成される絶縁膜の材料と膜厚がわかれば知ることが出来るので、コンピュータに材料と膜厚に関する情報を入力するか、これら材料及び膜厚によって決められる一定幅を予め格納したメモリから読み出すことにより、設定できる。
【００３６】
続いて、ステップＳ１０５において、ＣＭＰ用パターンレシオを求める。そのために、先ず、パターニング用マスク２０の領域を形状及び大きさの等しい任意の個数に細分化して、形状及び大きさの同一の複数の細分化領域を生成する。この細分化は、コンピュータの表示画面上で行えば良い。この場合、少なくとも、中心となるワンチップマスク領域と、その周辺領域、すなわち、中心のワンチップマスク領域を取り囲む８個のワンチップマスク領域とに対して細分化を行えば良いが、パターニング用マスク全体の領域にわたって細分化しても良い。
【００３７】
この点につき簡単に説明する。
【００３８】
ＣＭＰ後の残膜厚は、周辺のアクティブ領域の密度の影響を受ける。そこで、この構成例では細分化領域１ユニットを中心領域とするとき、この中心領域を取り囲む複数の細分化領域、すなわち、周辺領域について考慮する。
【００３９】
すなわち、この構成例では、図４（Ｂ）に示すように、パターニング用マスクのワンチップマスク領域全体（例えば、１７００μｍ平方とする。）を、１ユニット、例えば、１００μｍ平方のサイの目状に細分化する。この場合には、１７×１７の細分化領域が生成される（尚、図４（Ｂ）は、あくまでも概略図であり、便宜上９×９の細分化領域が図示されている。）。このワンチップマスク領域は行列状に配列されているので、中心領域と周辺の８個の全てのワンチップマスク領域に対しても１７×１７の細分化領域が生成される。尚、細分化領域の数は１７×１７に限定されず、任意好適に設定することができる。
【００４０】
次に、１つのワンチップマスク領域に着目し、このワンチップマスク領域内の全ての細分化領域に関してＣＭＰ用パターンレシオを求める。ある１つの細分化領域をＰとし、この領域Ｐを除いたワンチップマスク領域内の残りの領域をＱとする。この１００μｍ平方領域Ｐと、当該１００μｍ平方領域Ｐを中心位置に配して取り囲む１７００μｍ平方内の複数個の細分化領域Ｑからなる包囲領域とを併せた領域内に占める縮小領域１６ａの面積割合を取得する。
【００４１】
この構成例では、例えば、ワンチップマスク領域の中央位置に１００μｍ平方領域Ｐがあるとする。この平方領域Ｐとこれに対応する包囲領域Ｑとを併せた全領域は、ワンチップマスク領域と一致するので、この領域Ｐと包囲領域Ｑとの合算面積は、ワンチップマスク領域の面積ＳＭとなる。
【００４２】
次に、図４（Ｂ）に示すような、平方領域Ｐを中心としたワンチップ領域内に存在する全てのマスクパターンに対応する全ての縮小領域１６ａの合計面積ＳＴ０を求める。これにより、ＳＴ０／ＳＭからＣＭＰ用パターンレシオが求められる。
【００４３】
次に、図５に示すように、細分化領域が、着目したワンチップマスク領域からずれた位置にあるとする。既に説明した通り、着目したワンチップマスク領域の周辺のワンチップマスク領域も同様に細分化されている。従って、この場合には、シフトした位置にある１００μｍ平方領域Ｐ’を中心位置においた、新たな仮りのワンチップマスク領域（太破線で囲まれた領域）を想定する。この仮りのワンチップマスク領域は、着目した本来のワンチップメモリ領域と形状及び大きさが同一であって、互いに合同な領域である。そして、この仮りのワンチップマスク領域内に含まれる全てのマスクパターンに対応する全ての縮小領域１６ａの合計面積ＳＴ１を求める。これにより、ＳＴ１／ＳＭからＣＭＰ用パターンレシオが求められる。同様にして、１００μｍ平方領域Ｐ”を中心位置においた、新たな仮りのワンチップマスク領域（太破線で囲まれた領域）を想定することにより、同様にして、この領域内に含まれる縮小領域１６ａの合計面積ＳＴ２を求めれば、ＳＴ２／ＳＭからＣＭＰ用パターンレシオが求められる。
【００４４】
こうして、着目したワンチップマスク領域内に生成された全ての細分化領域、すなわち、全ユニットについて、それぞれのユニットを中心とした仮りのワンチップマスク領域に対し、この領域内のマスクパターンに対応する全ての縮小領域の占める面積割合、すなわち、ＣＭＰ用パターンレシオを求めることができる。
【００４５】
尚、上述した構成例では、着目した１つの細分化領域を仮りのワンチップマスク領域の中心位置に設定しているが、何らこの中心位置に限定されるものではなく、仮りワンチップマスク領域の中心位置からシフトされた位置に設定されても良い。但し、その場合には、各仮りワンチップマスク領域において着目された１つの細分化領域が設定される位置は、どのワンチップマスク領域においても同一の位置すなわち定位置とする。つまり、着目された細分化領域は、仮りワンチップマスク領域毎に異なった位置には設定されない。
【００４６】
続いて、ステップＳ１０７において、ステップＳ１０５において取得された縮小領域の面積割合に基づいて、ＣＭＰ後の残膜厚分布（ＣＭＰ用パターンレシオ分布とも称する。）［％］を取得する。このＣＭＰ用パターンレシオ分布は、コンピュータの表示画面上で表示されても良く、或いは、印刷手段で紙上にプリントアウトしても良い。また、この分布を、コンピュータのメモリに一時記憶させても良い。
【００４７】
上述した各ステップを経ることにより、図６に示すようなハッチングの疎密で区分されたようなＣＭＰ用パターンレシオ分布を得ることができる。この図では、ハッチングが密な領域ほどＣＭＰ用パターンレシオが高い（すなわち、残膜厚が厚い）領域であることを示している（図右の密度［％］参照）。
【００４８】
こうして、パターニング用マスクのレイアウトに基づいて得られるＣＭＰ用パターンレシオ分布から、ＣＭＰ後のアクティブ疎密領域間における残膜の相対的な膜厚差を推定（シミュレーション）することができる。
【００４９】
１−２．第１の残膜厚分布の推定方法の妥当性評価
図７に、１−１の項で説明したワンチップマスク領域内でのＣＭＰ用パターンレシオ分布と、このＣＭＰ用パターンレシオ分布が得られたパターニング用マスクによって形成されたアクティブ領域にＣＭＰ後に残存している残膜の膜厚（残膜厚）との関係を示す。図中、横軸はＣＭＰ用パターンレシオＸ［％］であり、縦軸は残膜厚Ｙ［Å］である。
【００５０】
図７に示すように、ＣＭＰ用パターンレシオと残膜厚との関係は近似的に線形（相関係数０．７４９４）で表され、比較的良好な相関が得られた。
【００５１】
また、近似直線（直線近似式：Ｙ＝２０．２９５Ｘ＋６３７．０６）を利用することにより、あるＣＭＰ用パターンレシオにおける残膜厚［Å］の推定を可能することができる。
【００５２】
２−１．第２の残膜厚分布の推定方法
図８〜図１１を参照して、この発明に係る第２の残膜厚分布の推定方法につき説明する。また、この発明に係る残膜厚分布の推定も、コンピューターを用いて行っている。また、以下においても、ワンチップマスク領域に関して説明する。
【００５３】
そこで、この構成例では、アクティブ領域２２上全面に絶縁膜２６が形成されている場合と、絶縁膜除去工程を経ることによってアクティブ領域２２上の領域の一部に絶縁膜２６が形成されている場合とでは、ＣＭＰ時における研磨特性が相違することに着目し、パターニング用マスク及び反転マスクのレイアウトに基づいて、ＣＭＰ後のアクティブ領域間における残膜の相対的な膜厚差を推定（シミュレーション）する、第２の残膜厚分布（ＣＭＰ用パターンレシオ）の推定方法につき詳細に説明する。尚、図８は、この発明に係る第２の残膜厚分布の推定方法を概略的に説明するためのフローチャートである。
【００５４】
先ず、図８に示すように、ステップＳ２０１において、マスク基材の領域の形状及び大きさに関するデータと、このマスク基材内に設計された、活性化領域を形成すべきマスクパターンの形状、大きさ及び位置に関するデータを取得する。これらデータは、第１の残膜厚分布の推定方法の場合と同様、例えば、パターニング用マスク設計ソフトで作成されたデータファイル（ＧＤＳ２）から読み込むことができる。
【００５５】
すなわち、この構成例でも、第１の残膜厚分布の推定方法のステップＳ１０１での説明と同様に、活性化領域に対応するマスクパターンが、図３に示すようなハッチングの疎密で区分されたアクティブ領域を有した評価ＴＥＧチップを形成するためのマスクパターンを有するパターニング用マスクを設計する。
【００５６】
続いて、ステップＳ２０３において、マスクパターンから当該マスクパターンの縁部に沿って所定幅を除去してなる縮小領域を生成する。
【００５７】
但し、この構成例では、縮小領域として、上述した絶縁膜除去工程においてアクティブ領域２２上に露出する表面保護膜１４の領域に相当する領域を生成する。
【００５８】
そこで、図９（Ａ）に示すように、この構成例における縮小領域１６ｂを、先ず、マスクパターンから当該マスクパターンの縁部に沿って内側に１．２μｍ除去した後、再び、外側に０．４μｍ延設して生成する。尚、縮小領域１６ｂの生成は、上述したような削除及び延設といった過程を経ず、所望幅の領域の除去だけを行って生成することも可能である。
【００５９】
続いて、ステップＳ２０５において、マスクパターンから、このマスクパターン１６に対応する縮小領域１６ｂと重複する領域部分を除去して枠状領域を生成する。この枠状領域は、丁度、除去された幅の領域と一致している。
【００６０】
この構成例では、図９（Ｂ）に示すように、枠状領域１６ｃとして、上述した絶縁膜除去工程において、アクティブ領域２２上に残存する絶縁膜２６が形成する領域に相当する領域を生成する。
【００６１】
続いて、ステップＳ２０７において、上述したステップＳ１０５の場合と同様にして、パターニング用マスクの領域を細分化して形状及び大きさの同一の複数の細分化領域を生成する。
【００６２】
ＣＭＰ後の残膜厚は、第１の残膜厚分布の推定方法で既に説明したと同様に、周辺のアクティブ領域の密度の影響を受ける。そこで、この構成例においても、同様に、細分化領域１ユニットの周辺領域についても考慮する。
【００６３】
そこで、この構成例においても、第１の残膜厚分布の推定方法のステップＳ１０５と同様の方法で、ワンチップマスク領域中の全ユニットについて、縮小領域１６ｂの面積割合及び枠状領域１６ｃの面積割合を個別に求める。尚、枠状領域１６ｃの面積割合は、縮小領域１６ｂの面積割合の取得の方法と同様にして取得することが出来る。
【００６４】
これにより、図１０（Ａ）に示すような、縮小領域の面積割合から得られた前駆ＣＭＰ用パターンレシオ分布［％］と、図１０（Ｂ）に示すような、枠状領域の面積割合から得られた前駆ＣＭＰ用パターンレシオ分布［％］を取得する。
【００６５】
続いて、ステップＳ２０９において、ステップＳ２０７で取得された縮小領域及び枠状領域のそれぞれの面積割合に基づいて、ＣＭＰ後の残膜厚を推定可能とする残膜厚分布（ＣＭＰ用パターンレシオ分布とも称する。）［％］を取得する。
【００６６】
そこで、ステップＳ２０７で求めた縮小領域及び枠状領域の面積割合を合成してＣＭＰパターンレシオを取得するに当たり、例えば、（縮小領域の面積割合）×０．２５＋（枠状領域の面積割合）で算出した。すなわち、この構成例でのＣＭＰパターンレシオ分布は、ステップＳ２０７で求めた枠状領域１６ｃの面積割合に大きく依存させた構成とした。
【００６７】
上述した各ステップを経ることにより、図１１に示すようなハッチングの疎密で区分されたようなＣＭＰ用パターンレシオ分布を得ることができる。この図では、ハッチングが密な領域ほどＣＭＰ用パターンレシオが高い（すなわち、残膜厚が厚い）領域であることを示している（図右の密度［％］参照）。
【００６８】
こうして、パターニング用マスクのレイアウトに基づいて得られた、このＣＭＰ用パターンレシオ分布から、ＣＭＰ後のアクティブ領域間における残膜の相対的な膜厚差を推定（シミュレーション）することができる。
【００６９】
２−２．第２の残膜厚分布の推定方法の妥当性評価
図１２に、２−１の項で説明したＣＭＰ用パターンレシオ分布と、このＣＭＰ用パターンレシオ分布が得られたパターニング用マスクによって形成されるアクティブ領域にＣＭＰ後に残存している残膜の膜厚（残膜厚）との関係を示す。図中、横軸はＣＭＰ用パターンレシオＸ［％］であり、縦軸は残膜厚Ｙ［Å］である。
【００７０】
図１２に示すように、ＣＭＰ用パターンレシオと残膜厚との関係は近似的に線形（相関係数０．９２２７）で表され、（１−２）の場合よりも良好な相関が得られた。
【００７１】
また、近似直線（直線近似式：Ｙ＝２４．１７７Ｘ＋３３９．９１）を利用することにより、あるＣＭＰ用パターンレシオにおける残膜厚［Å］をより高精度に推定することができる。
【００７２】
３．残膜厚分布（ＣＭＰ用パターンレシオ分布）を利用したパターニング用マスクの設計方法
３−１．第１のパターニング用マスクの設計方法
図１３及び図１４を参照して、この発明に係る第１のパターニング用マスクの設計方法につき説明する。
【００７３】
上述した第１及び第２の残膜厚分布の推定方法によって得られたＣＭＰ用パターンレシオ分布に基づいて、実際のＣＭＰ工程において発生するグローバル段差の予測が可能である。
【００７４】
そこで、この構成例では、ＣＭＰ用パターンレシオ分布を利用した、ＣＭＰ工程によって発生するグローバル段差を低減させることができる、パターニング用マスクの設計方法につき説明する。尚、この発明に係るパターニング用マスクの設計についても、コンピューターを用いて行っている。
【００７５】
そこで、ハッチングの疎密で区分されたアクティブ領域を有した評価ＴＥＧチップを形成するための、マスクパターンを有するワンチップマスク領域から得られたＣＭＰ用パターンレシオ分布を図１３に示す。尚、ここで示すＣＭＰ用パターンレシオ分布は、２−１の項で説明した第２の残膜厚分布の推定方法を用いている。
【００７６】
先ず、このＣＭＰ用パターンレシオ分布から、研磨レートが高くなると想定される領域、すなわち、残膜厚が相対的に薄くなると推定される領域（ＣＭＰ用パターンレシオが相対的に低い領域）に対応する、ワンチップマスク領域内における第１領域を抽出する。
【００７７】
具体的には、図１４に併せて示すように、ＣＭＰ用パターンレシオ分布のうちのＣＭＰ用パターンレシオが低い領域Ｘに対応する、ワンチップマスク領域内における第１領域Ａを抽出する。
【００７８】
続いて、ワンチップマスク領域内における第１領域Ａのうち、活性化領域に対応するマスクパターン１６外の領域ａに、対応する半導体下地に第１の疑似（ダミー）の活性化領域（アクティブ領域）を形成するための第１疑似領域１７ａを設定する。
【００７９】
具体的には、ワンチップマスク領域内の領域ａに、半導体下地にダミーアクティブ領域を形成するための第１疑似領域（ここでは、縦１μｍ×横１μｍ）１７ａを、１．５μｍ間隔で図に示す配列となるように設定する。
【００８０】
これにより、第１疑似領域１７ａが設定された第１領域Ａ部分によって半導体下地に形成される、ダミーアクティブ領域を含むアクティブ領域の密度が増大する。
【００８１】
その結果、この第１領域Ａでの研磨レートが低下するためＣＭＰ後の残膜厚が上昇し（すなわち、領域ＸでのＣＭＰ用パターンレシオが高くなる。）、チップ全面でのグローバル平坦性を向上させることができる。
【００８２】
上述した説明から明らかなように、このパターニング用マスクの設計方法によれば、ＣＭＰ用パターンレシオ分布から推測されるグローバル段差の度合いに応じて局所的に第１疑似領域をパターニング用マスクに設計することにより、従来よりも効率良くグローバル段差の発生を抑制することができる。
【００８３】
３−２．第２のパターニング用マスクの設計方法
図１５を参照して、この発明に係る第２のパターニング用マスクの設計方法につき説明する。
【００８４】
この構成例では、ＣＭＰ用パターンレシオが高い領域に対応する、ワンチップマスク領域内における領域に、ＣＭＰパターンレシオを実質的に上昇させない第２疑似領域を設定している点が、第１のパターニング用マスクの設計方法との主な相違点である。
【００８５】
第１のパターニング用マスクの設計方法では、ＣＭＰパターンレシオ分布のうち、ＣＭＰ用パターンレシオが相対的に低い領域に対応するワンチップマスク領域内の領域（第１領域Ａ）に、第１疑似領域１７ａを設定する構成であった。
【００８６】
しかしながら、ワンチップマスク領域内のマスクパターンのレイアウトによって第１疑似領域１７ａを設定する比率が異なる場合には、ワンチップマスク領域毎に占めるマスクパターン１６及び第１疑似領域１７ａを併せた面積割合も異なる。
【００８７】
その結果、パターニング用マスクを用いて半導体下地にアクティブ領域形成のためのエッチングを行う際には、ワンチップマスク領域毎にエッチング条件を設定せねばならず、エッチング処理が複雑化する。
【００８８】
そこで、この構成では、更に、ＣＭＰ用パターンレシオ分布から、研磨レートが低くなると想定される領域、すなわち、残膜厚が相対的に厚くなると推定される領域（ＣＭＰ用パターンレシオが相対的に高い領域）に対応する、ワンチップマスク領域内における第２領域を抽出する。
【００８９】
具体的には、図１５に示すように、ＣＭＰ用パターンレシオ分布のうちのＣＭＰ用パターンレシオが高い領域Ｙに対応する、ワンチップマスク領域内における第２領域Ｂを抽出する。
【００９０】
続いて、ワンチップマスク領域毎に占めるマスクパターン及び疑似領域を併せた面積割合が実質一定となるように、第２領域Ｂのうちマスクパターン１６外の領域ｂに、対応する半導体下地にダミーアクティブ領域を形成するための第２疑似領域１９ａを設定する。
【００９１】
具体的には、ワンチップマスク領域内の領域ｂに、半導体下地にダミーアクティブ領域を形成するための小さな第２疑似領域（ここでは、縦０．３μｍ×横０．３μｍ）１９ａを、例えば、１．５μｍ間隔で図に示す配列となるように設定する。
【００９２】
これにより、ワンチップマスク領域毎に占めるマスクパターン１６及び疑似領域（第１及び２疑似領域（１７ａ，１９ａ））を併せた面積割合が実質一定となる。
【００９３】
また、この小さな第２疑似領域１９ａによって半導体下地に形成されるアクティブ領域上には絶縁膜が厚く堆積されず、よって、領域ＹでのＣＭＰ用パターンレシオを実質的に上昇させることはない。尚、第２疑似領域１９ａを縦０．３μｍ以下及び横０．３μｍ以下の矩形状とすることにより、ＣＭＰ用パターンレシオを実質的に上昇させることがなく好適である。
【００９４】
上述した説明から明らかなように、この実施の形態のパターニング用マスクの設計方法によれば、第１のパターニング用マスクの設計方法の場合と同様の効果を得ることができる。
【００９５】
更に、この構成例では、ワンチップマスク領域毎に占めるマスクパターン及び疑似領域（第１及び２疑似領域）を併せた面積割合が実質一定となるように制御でき、エッチング処理の複雑化を緩和させることができる。
【００９６】
３−３．第３のパターニング用マスクの設計方法
図１６を参照して、この発明に係る第３のパターニング用マスクの設計方法につき説明する。
【００９７】
この構成例では、第２疑似領域を細長形状領域として設定している点が、第２のパターニング用マスクの設計方法との主な相違点である。
【００９８】
第２のパターニング用マスクの設計方法では、ＣＭＰパターンレシオ分布のうち、ＣＭＰ用パターンレシオが相対的に高い領域に対応する、ワンチップマスク領域内に、縦０．３μｍ及び横０．３μｍの矩形の第２疑似領域１９ａを複数設定する構成であった。
【００９９】
しかしながら、小さな第２疑似領域１９ａを複数設定することにより、パターニング用マスク設計ソフトで作成されたデータファイル（例えば、ＧＤＳ２）の容量が著しく増大するため望ましくない。
【０１００】
そこで、この構成例では、第２疑似領域を、短辺長が０．３μｍの細長形状領域１９ｂとして設定する。
【０１０１】
しかし、この第２疑似領域１９ｂによって半導体下地に形成されるダミーアクティブ領域上には、第２の疑似領域１９ａの場合と実質同様の膜厚を有した絶縁膜が堆積される。なぜなら、絶縁膜の膜厚は、ダミーアクティブ領域の短辺長（短辺幅）に依存するためである。
【０１０２】
これにより、この構成例における第２疑似領域１９ｂの短辺長は、第２のパターニング用マスクの設計方法における第２疑似領域１９ａの短辺長と実質同じ幅としたため、ＣＭＰ用パターンレシオは実質的に上昇しない。
【０１０３】
その上、この構成例では第２疑似領域の図形数を低減できるので、設計ソフトで作成されたデータファイルの容量を第２のパターニング用マスクの設計方法よりも低減させることができる。
【０１０４】
上述した説明から明らかなように、この実施の形態のパターニング用マスクの設計方法によれば、第２のパターニング用マスクの設計方法の場合と同様の効果を得ることができる。
【０１０５】
その上、第２疑似領域の図形数を更に減らすことができるので、実用上取り扱いが容易なデータファイル容量とすることができる。
【０１０６】
３−４．第４のパターニング用マスクの設計方法
図１７を参照して、この発明に係る第４のパターニング用マスクの設計方法につき説明する。
【０１０７】
この構成例では、領域ａに占める第１疑似領域の面積割合を増大させた点が、第１のパターニング用マスクの設計方法との主な相違点である。
【０１０８】
具体的には、図１７に示すように、ワンチップマスク領域内の領域ａに、半導体下地にダミーアクティブ領域を形成するための第１疑似領域（ここでは、縦１μｍ×横１μｍ）１７ｂを、１．３μｍ間隔で図に示す配列となるように設定する。
【０１０９】
これにより、領域ａに占める第１疑似領域の割合が、第１のパターニング用マスクの設計方法の場合よりも増大するため、第１領域Ａにおける研磨レートを更に低下させることができる。
【０１１０】
その結果、第１領域ＡにおけるＣＭＰ後の残膜厚が更に上昇（すなわち、領域ＸでのＣＭＰ用パターンレシオが更に高くなる。）するため、チップ全面でのグローバル平坦性をより一層向上させることができる。
【０１１１】
上述した説明から明らかなように、この実施の形態のパターニング用マスクの設計方法によれば、第１のパターニング用マスクの設計方法の場合よりもグローバル段差の発生を抑制することができる。
【０１１２】
３−５．第５のパターニング用マスクの設計方法
図１８を参照して、この発明に係る第５のパターニング用マスクの設計方法につき説明する。
【０１１３】
この構成例では、領域ａに占める第１疑似領域の割合を、第１疑似領域サイズを大きくすることにより増大させた点が、第４のパターニング用マスクの設計方法の場合との主な相違点である。
【０１１４】
具体的には、図１８に示すように、ワンチップマスク領域の領域ａに、半導体下地にダミーアクティブ領域を形成するための第１疑似領域（ここでは、縦１．３μｍ×横１．３μｍ）１７ｃを、１．５μｍ間隔で図に示す配列となるように設定する。
【０１１５】
これにより、第４のパターニング用マスクの設計方法の場合と同様、第１領域ＡにおけるＣＭＰ後の残膜厚が上昇（すなわち、領域ＸでのＣＭＰ用パターンレシオが更に高くなる。）するため、チップ全面でのグローバル平坦性をより一層向上させることができる。
【０１１６】
更に、この構成例では、第１疑似領域のサイズを増大させたことにより、残膜厚が第４のパターニング用マスクの設計方法の場合よりも上昇する。
【０１１７】
上述した説明から明らかなように、この実施の形態のパターニング用マスクの設計方法によれば、第４のパターニング用マスクの設計方法の場合よりもグローバル段差の発生を抑制することができる。
【０１１８】
３−６．第６のパターニング用マスクの設計方法
図１９を参照して、この発明に係る第６のパターニング用マスクの設計方法につき説明する。
【０１１９】
この構成例では、領域ａの大きさに応じて第１疑似領域の大きさを設定している点が、第５のパターニング用マスクの設計方法の場合との主な相違点である。
【０１２０】
すなわち、第５のパターニング用マスクの設計方法で説明した様に、第１疑似領域のサイズを大きくしたことにより、全ての領域ａに当該第１疑似領域１７ｃを設定することは困難である。
【０１２１】
そこで、この構成例では、図１９に示すように、先ず、領域ａのうち、第５のパターニング用マスクの設計方法で説明したのと同様の第１疑似領域（縦１．３μｍ×横１．３μｍ）１７ｃを１．５μｍ間隔で設定可能な領域に設定する。そして、この第１疑似領域１７ｃを設定することが困難な領域ａ’に対しては、更に、第１疑似領域１７ｃよりも小さなサイズの第１疑似領域（ここでは、縦１μｍ×横１μｍ）１７ｄを、１．５μｍ間隔で設定する。
【０１２２】
これにより、領域ａに占める第１疑似領域の割合が第５のパターニング用マスクの設計方法の場合よりも増大するため、第１領域Ａにおける研磨レートを更に低下させることができる。
【０１２３】
その結果、第１領域ＡにおけるＣＭＰ後の残膜厚が更に上昇（すなわち、領域ＸでのＣＭＰ用パターンレシオが更に高くなる。）するため、チップ全面でのグローバル平坦性をより一層向上させることができる。
【０１２４】
上述した説明から明らかなように、この実施の形態のパターニング用マスクの設計方法によれば、第５のパターニング用マスクの設計方法の場合よりもグローバル段差の発生を抑制することができる。
【０１２５】
３−７．第７のパターニング用マスクの設計方法
図２０を参照して、この発明に係る第７のパターニング用マスクの設計方法につき説明する。
【０１２６】
この構成例では、第１領域Ａを複数抽出した場合には、これら各第１領域Ａのうち残膜厚が薄くなると推定される度合いに応じて、第１領域Ａのうちマスクパターン外（すなわち、領域ａ’）に占める第１疑似領域の割合を増大させる。
【０１２７】
すなわち、ＣＭＰ用パターンレシオ分布から、残膜厚が相対的に薄くなると推定される領域に対応するパターニング用マスク内における第１領域Ａに対しては、第１疑似領域（１７ｃ，１７ｄ）を第６のパターニング用マスクの設計方法に示した手順で設定する。
【０１２８】
しかし、残膜厚が極端に薄くなると推定される領域に対応するパターニング用マスク内の第１領域Ａ’に対しては、先ず、領域ａに第１疑似領域１７ｃを１．３μｍ間隔で設定すると共に、この第１疑似領域１７ｃを設定することが困難な領域ａ’に対しては、更に、第１疑似領域１７ｃよりも小さなサイズの第１疑似領域１７ｄを、１．３μｍ間隔で設定する。
【０１２９】
すなわち、第１領域に対応する残膜厚の程度に応じて、第１領域に占める第１疑似領域の割合を適宜調節することができる。
【０１３０】
よって、上述した説明から明らかなように、この実施の形態のパターニング用マスクの設計方法によれば、ＣＭＰ用パターンレシオ分布から推測される残膜厚の度合いに応じて第１疑似領域の設定を調整することにより、効率良くグローバル段差の発生を抑制することができる。
【０１３１】
４．残膜厚分布の推定方法を利用して設計されたパターニング用マスクを用いた半導体素子の製造方法
上述した第１〜第７のパターニング用マスクの設計方法に基づいて作製されたパターニング用マスクを用いて、表面保護膜を有する半導体下地をエッチングして、残存された活性化領域と食刻された素子分離溝とを形成する工程を含む、ＳＴＩ−ＣＭＰ工程を従来と同様に行う。
【０１３２】
その結果、グローバル段差が低減されて、良好なグローバル平坦性を有する半導体素子を得ることができる。
【０１３３】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【０１３４】
【発明の効果】
上述した説明から明らかなように、この発明の残膜厚分布の推定方法によれば、パターニング用マスクのマスクパターンのレイアウトに基づいて、ＣＭＰ後のアクティブ疎密領域間における残膜の相対的な残膜厚分布（ＣＭＰ用パターンレシオ分布）を推定することができる。
【０１３５】
その結果、このＣＭＰ用パターンレシオ分布を利用することにより、ＣＭＰ工程によって発生するグローバル段差を低減させることができるパターニング用マスクを設計でき、よって、良好なグローバル平坦性を有する半導体素子が得られる。
【図面の簡単な説明】
【図１】この発明の第１の残膜厚の推定方法を説明するためのフローチャートである。
【図２】この発明の第１の残膜厚の推定方法の説明に供する図である。
【図３】この発明の第１の残膜厚の推定方法の説明に供する図である。
【図４】この発明の第１の残膜厚の推定方法の説明に供する図である。
【図５】この発明の第１の残膜厚の推定方法の説明に供する図である。
【図６】この発明の第１の残膜厚の推定方法の説明に供する図である。
【図７】この発明の第１の残膜厚の推定方法の妥当性の説明に供する図である。
【図８】この発明の第２の残膜厚の推定方法を説明するためのフローチャートである。
【図９】この発明の第２の残膜厚の推定方法の説明に供する図である。
【図１０】この発明の第２の残膜厚の推定方法の説明に供する図である。
【図１１】この発明の第２の残膜厚の推定方法の説明に供する図である。
【図１２】この発明の第２の残膜厚の推定方法の妥当性の説明に供する図である。
【図１３】この発明の第１のパターニング用マスクの設計方法の説明に供する図である。
【図１４】この発明の第１のパターニング用マスクの設計方法の説明に供する図である。
【図１５】この発明の第２のパターニング用マスクの設計方法の説明に供する図である。
【図１６】この発明の第３のパターニング用マスクの設計方法の説明に供する図である。
【図１７】この発明の第４のパターニング用マスクの設計方法の説明に供する図である。
【図１８】この発明の第５のパターニング用マスクの設計方法の説明に供する図である。
【図１９】この発明の第６のパターニング用マスクの設計方法の説明に供する図である。
【図２０】この発明の第７のパターニング用マスクの設計方法の説明に供する図である。
【符号の説明】
１２：半導体下地
１４：表面保護膜
１６：マスクパターン
１６ａ，１６ｂ：縮小領域
１６ｃ：枠状領域
１７ａ，１７ｂ，１７ｃ，１７ｄ：第１疑似領域
１８：マスク基材
１９ａ，１９ｂ：第２疑似領域
２０：パターニング用マスク
２２：活性化領域（アクティブ領域）
２４：素子分離溝
２６：絶縁膜
２８：スラリ
３０：素子分離部
４０：アクティブ疎領域
５０：アクティブ密領域
【図１】
0003553053.tif 000002
【図２】
0003553053.tif 000003
【図３】
0003553053.tif 000004
【図４】
0003553053.tif 000005
【図５】
0003553053.tif 000006
【図６】
0003553053.tif 000007
【図７】
0003553053.tif 000008
【図８】
0003553053.tif 000009
【図９】
0003553053.tif 000010
【図１０】
0003553053.tif 000011
【図１１】
0003553053.tif 000012
【図１２】
0003553053.tif 000013
【図１３】
0003553053.tif 000014
【図１４】
0003553053.tif 000015
【図１５】
0003553053.tif 000016
【図１６】
0003553053.tif 000017
【図１７】
0003553053.tif 000018
【図１８】
0003553053.tif 000019
【図１９】
0003553053.tif 000020
【図２０】
0003553053.tif 000021