(57)【特許請求の範囲】
【請求項１】
第１制御信号を受信してパルスを出力するパルス発生装置において、
前記第１制御信号を受信して第１ノードを介し第１電圧を出力する電圧レベル調整手段と、
前記第１ノードと第２ノードの間に位置する出力レベル可変手段と、
前記第２ノードに高電圧を印加する第１スイッチング手段と、
前記第２ノードに低電圧を印加する第２スイッチング手段を備え、
前記パルスは前記第１制御信号と、前記第１ノード電圧の論理演算により発生されることを特徴とするパルス発生装置。
【請求項２】
前記高電圧は電源電圧であり、前記低電圧は接地電圧であることを特徴とする請求項１記載のパルス発生装置。
【請求項３】
前記出力レベル可変手段は、キャパシタであることを特徴とする請求項１記載のパルス発生装置。
【請求項４】
前記第１及び第２スイッチング手段の動作は、第２制御信号により共通制御されることを特徴とする請求項３記載のパルス発生装置。
【請求項５】
前記第２制御信号により前記第２ノードに前記高電圧と前記低電圧中の一つが印加されると、前記第１ノードの電圧が反転されることを特徴とする請求項４記載のパルス発生装置。
【請求項６】
前記第１スイッチング手段がオン状態であれば、前記第２スイッチング手段はオフ状態であり、前記第１スイッチング手段がオフ状態であれば、前記第２スイッチング手段はオン状態であることを特徴とする請求項４記載のパルス発生装置。
【請求項７】
第１制御信号を受信してパルスを出力するパルス発生装置において、
前記第１制御信号を受信して第１ノードを介し第１電圧を出力する電圧レベル調整手段と、
前記第１ノードと第２ノードの間に位置する出力レベル可変手段と、
前記第２ノードに前記第１ノードの電圧を印加する第１スイッチング手段と、
前記第２ノードに低電圧を印加する第２スイッチング手段を備え、
前記パルスは前記第１制御信号と前記第１ノード電圧の論理演算により発生されることを特徴とするパルス発生装置。
【請求項８】
前記第１及び第２スイッチング手段の動作は第２制御信号により共通制御され、前記第１スイッチング手段がオン状態であれば前記第２スイッチング手段はオフ状態であり、前記第１スイッチング手段がオフ状態であれば前記第２スイッチング手段はオン状態であることを特徴とする請求項７記載のパルス発生装置。
【請求項９】
第１制御信号を受信してパルスを出力するパルス発生装置において、
前記第１制御信号を受信して第１ノードを介し第１電圧を出力する電圧レベル調整手段と、
前記第１ノードと第２ノードの間に位置する出力レベル可変手段と、
前記第２ノードに高電圧を印加する第１スイッチング手段と、
前記第２ノードに前記第１ノードの電圧を印加する第２スイッチング手段を備え、
前記パルスは、前記第１制御信号と前記第１ノード電圧の論理演算により発生されることを特徴とするパルス発生装置。
【請求項１０】
前記第１及び第２スイッチング手段の動作は第２制御信号により共通制御され、前記第１スイッチング手段がオン状態であれば前記第２スイッチング手段はオフ状態であり、前記第１スイッチング手段がオフ状態であれば前記第２スイッチング手段はオン状態であることを特徴とする請求項９記載のパルス発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路に適用されるパルス発生装置に関し、より詳しくは制御信号と入力信号の条件に従い出力端にパルスを発生させるパルス発生装置に関する。
【０００２】
【従来の技術】
従来のパルス発生装置は通常的に遅延回路を採用するが、その遅延回路は図１に示されたように入力端と出力端の間に抵抗、及びキャパシタ（Ｒ１、Ｃ１；Ｒ２、Ｃ２）を媒介に、相互直列接続された多数個のインバータ（ＩＶ１、ＩＶ２、ＩＶ３）でなり、入力信号に対して一定時間遅延した逆位相、又は同位相の出力信号を送り出すことになる（図１では逆位相の出力信号を送り出す）。
【０００３】
このような遅延回路を備えた一般的なパルス発生装置は図２に示されたように、外部から入力される信号を一定時間遅延させる遅延回路（１０）と、その外部入力信号とその遅延回路（１０）からの信号の入力を受けナンド（ＮＡＮＤ）処理するナンドゲート（１２）でなる。
【０００４】
このような構成の従来パルス発生装置によれば、外部で図３（ａ）に例示されたような信号がナンドゲート（１２）の一入力端に入力されると、そのナンドゲート（１２）の別の入力端では遅延回路（１０）を介して反転され遅延した信号（図３（ｂ）参照）が入力されるため、そのナンドゲート（１２）での信号組合せ結果により入力信号がロー（Ｌ）からハイ（Ｈ）に遷移されるときローパルス（図３（ｃ）参照）が生成される。
【０００５】
そして、従来の他のパルス発生装置は図４に示されたように外部から入力される信号を一定時間遅延させる遅延回路（１０）と、その外部入力信号とその遅延回路からの信号を入力されノア（ＮＯＲ）処理するノアゲート（１４）でなる。
【０００６】
このような従来の他のパルス発生装置によれば、外部で図５（ａ）に例示されたような信号がノアゲート（１４）の一入力端に入力されると、そのノアゲート（１４）の他の入力端には遅延回路（１０）を介して反転され遅延した信号（図５（ｂ）参照）が入力されるため、そのノアゲート（１４）での信号組合せ結果により入力信号がハイ（Ｈ）からロー（Ｌ）に遷移されるときハイパルス（図５（ｃ）参照）が生成される。
【０００７】
ところがこのような従来のパルス発生装置等は、必要なパルス信号の長さを長くするため面積の大きいキャパシタをさらに連結する方法を用いるだけでなく、このパルス信号に対する制御のためさらに他のゲート等を用いなければならないことにより大きい面積を占める問題が発生する。
【０００８】
【発明が解決しようとする課題】
従って、本発明は前述した従来の問題点を解決するためなされたもので、より小さい面積でパルスを効果的に作り出すことができるようになったパルス発生装置を提供することにその目的がある。
【０００９】
【課題を解決するための手段】
前記した目的を達成するため本発明の好ましい実施例によれば、第１制御信号を受信しパルスを出力するパルス発生装置において、前記第１制御信号を受信して第１ノード（Ｎ０）を介し第１電圧を出力する電圧レベル調整手段（２０）と、前記第１ノード（Ｎ０）と第２ノード（Ｎ１）の間に位置する出力レベル可変手段と、前記第２ノードに高電圧（Ｖｃｃ）を印加する第１スイッチング手段（３０）と、前記第２ノードに低電圧（Ｖｓｓ）を印加する第２スイッチング手段（４０）を備え、前記パルスは、前記第１制御信号と前記第１ノード電圧論理演算により発生されることを特徴とするパルス発生装置が提供される。
【００１０】
本発明の好ましい実施例である第１制御信号を受信してパルスを出力するパルス発生装置において、前記第１制御信号を受信して第１ノードを介し第１電圧を出力する電圧レベル調整手段と、前記第１ノードと第２ノードの間に位置する出力レベル可変手段と、前記第２ノードに前記第１ノードの電圧を印可する第１スイッチング手段と、前記第２ノードに低電圧を印加する第２スイッチング手段を備え、前記パルスは、前記第１制御信号と前記第１ノード電圧の論理演算により発生されることを特徴とするパルス発生装置が提供される。
【００１１】
本発明の好ましいもう一つの実施例である第１制御信号を受信しパルスを出力する電圧レベル調整手段と、前記第１ノードと第２ノードの間に位置する出力レベル可変手段と、前記第２ノードに高電圧を印可する第１スイッチング手段と、前記第２ノードに前記第１ノードの電圧を印可する第２スイッチング手段を備え、前記パルスは前記第１制御信号と前記第１ノード電圧の論理演算によって発生することを特徴とするパルス発生装置が提供される。
【００１２】
【発明の実施の形態】
以下、本発明の実施例に対し添付された図面を参照してより詳しく説明する。
【００１３】
図６は本発明の第１実施例に係るパルス発生装置の構成を示した図面で、電圧レベル調整器（２０）は制御信号が入力されるに従いその制御信号と同一位相レベル、又は逆位相のレベルを出力端（Ｎ０）に取り組むようにする。
【００１４】
その電圧レベル調整器（２０）はいろいろな形に現わすことができるが、図７ａに例示されたように電源電圧端（Ｖｃｃ）と出力端（Ｎ０）の間につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＮＭＯＳトランジスタ（Ｎ）に具現されることもあり、図７ｂに例示されたように電源電圧端（Ｖｃｃ）と出力端（Ｎ０）の間につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＰＭＯＳトランジスタ（Ｐ）に具現されることもあり、図７ｃに例示されたようにインバータ（ＩＶ）に具現されることもある。
【００１５】
尚、前記電圧レベル調整器（２０）は図７ｄに例示されたように電源電圧端（Ｖｃｃ）と出力端（Ｎ０）の間に抵抗（Ｒ）を媒介につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＮＭＯＳトランジスタ（Ｎ）に具現されることもあり、図７ｅに例示されたように電源電圧端（Ｖｃｃ）と出力端（Ｎ０）の間に抵抗を媒介につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＰＭＯＳトランジスタ（Ｐ）に具現されることもある。
【００１６】
さらに、前記電圧レベル調整器（２０）は図７ｆに例示されたように出力端（Ｎ０）と接地電圧端（Ｖｓｓ）の間につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＮＭＯＳトランジスタ（Ｎ）に具現されることもあり、図７ｇに例示されたように出力端（Ｎ０）と接地電圧端（Ｖｓｓ）の間につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＰＭＯＳトランジスタ（Ｐ）に具現されることもあり、図７ｈに例示されたように出力端（Ｎ０）と接地電圧端（Ｖｓｓ）の間に抵抗（Ｒ）を媒介につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＮＭＯＳトランジスタ（Ｎ）に具現されることもあり、図７ｉに例示されたように出力端（Ｎ０）と接地電圧端（Ｖｓｓ）の間に抵抗（Ｒ）を媒介につながり、前記制御信号に従いオン／オフスイッチングするモス素子としてのＰＭＯＳトランジスタ（Ｐ）に具現されることもある。
【００１７】
図６で、抵抗（Ｒ）とキャパシタ（Ｃ）はパルス信号を作りパルス信号の幅を調整することになるが、電圧レベル調整器（２０）と出力端（Ｎ０）の間に結線された前記抵抗（Ｒ）の抵抗値、及び前記出力端（Ｎ０）と接地電源端（Ｖｓｓ）の間に結線された前記キャパシタ（Ｃ）の容量が大きいほど、前記出力端（Ｎ０）を一定レベル（例えば、ハイレベル）に作るのに所要される時間が多くかかるためパルスの幅が大きくなる。
【００１８】
ここで、前記キャパシタ（Ｃ）は純粋に二ノード（Ｎ０、Ｎ１）のみを有する蓄電器であるが、ＮＭＯＳのゲートを一方のノードに用いドレインとソース、及びバルク（ｂｕｌｋ）を他方のノードにともにつないだＮＭＯＳ蓄電器にしてもよく、前記ＮＭＯＳ蓄電器のような形にノードをつないだＰＭＯＳ蓄電器にしてもよい。
【００１９】
図６で、第１スイッチング素子（３０）と第２スイッチング素子（４０）は、前記入力信号端子への信号の入力を受けて前記出力レベル可変手段としてのキャパシタ（Ｃ）の両端の間の電位差を発生させるスイッチング手段であり、入力信号により相互反対になるようスイッチング動作をする。
【００２０】
ここで、前記スイッチング手段は多様な形に現すことができるが、例えば図８ａで示されたように電源電圧端（Ｖｃｃ）と前記キャパシタ（Ｃ）の一端（Ｎ１）の間につながり、前記入力信号によってオン／オフスイッチングする第１スイッチング素子としてのＰＭＯＳトランジスタ（ＭＰ１）と、前記キャパシタ（Ｃ）の一端（Ｎ１）と接地電圧端（Ｖｓｓ）の間につながり、前記入力信号によって前記第１スイッチング素子とは反対になるよう、オン／オフスイッチングする第２スイッチング素子としてのＮＭＯＳトランジスタ（ＭＮ１）に具現させることができる。
【００２１】
尚、前記スイッチング手段は図８ｂに示されたように、電源電圧端（Ｖｃｃ）と前記キャパシタ（Ｃ）の一端（Ｎ１）の間につながり前記入力信号によってオン／オフスイッチングする第１スイッチング素子としてのＮＭＯＳトランジスタ（ＭＮ２）と、前記キャパシタ（Ｃ）の一端（Ｎ１）と接地電圧端（Ｖｓｓ）の間につながり前記入力信号によって前記第１スイッチング素子とは反対になるよう、オン／オフスイッチングする第２スイッチング素子としてのＰＭＯＳトランジスタ（ＭＰ１）に具現させることもできる。
【００２２】
他の例として、前記スイッチング手段は図８ｃで示されたように、電源電圧端（Ｖｃｃ）と前記キャパシタ（Ｃ）の一端（Ｎ１）の間につながりインバータ（ＩＶ４）によって反転された前記入力信号により、オン／オフスイッチングする第１スイッチング素子としてのＮＭＯＳトランジスタ（ＭＮ３）と、前記キャパシタ（Ｃ）の一端（Ｎ１）と接地電圧端（Ｖｓｓ）の間につながり前記入力信号によって前記第１スイッチング素子とは反対になるよう、オン／オフスイッチングする第２スイッチング素子としてのＮＭＯＳトランジスタ（ＭＮ４）に具現させることができる。
【００２３】
さらに他の例として、前記スイッチング手段は図８ｄに示されたように、電源電圧端（Ｖｃｃ）と前記キャパシタ（Ｃ）の一端（Ｎ１）の間につながりインバータ（ＩＶ５）によって反転された前記入力信号により、オン／オフスイッチングする第１スイッチング素子としてのＰＭＯＳトランジスタ（ＭＰ３）と、前記キャパシタ（Ｃ）の一端（Ｎ１）と接地電圧端（Ｖｓｓ）の間につながり前記入力信号によって前記第１スイッチング素子とは反対になるよう、オン／オフスイッチングする第２スイッチング素子としてのＰＭＯＳトランジスタ（ＭＰ４）に具現させることができる。
【００２４】
さらに他の例として、前記スイッチング手段は図８ｅで示されたように、電源電圧端（Ｖｃｃ）と前記キャパシタ（Ｃ）の一端（Ｎ１）の間につながり前記入力信号によってオン／オフスイッチングする第１スイッチング素子としてのＰＭＯＳトランジスタ（ＭＰ５）と、前記キャパシタ（Ｃ）の一端（Ｎ１）と接地電圧端（Ｖｓｓ）の間につながりインバータ（ＩＶ６）によって反転された前記入力信号により前記第１スイッチング素子とは反対になるよう、オン／オフスイッチングする第２スイッチング素子としてのＰＭＯＳトランジスタ（ＭＰ６）に具現させることができる。
【００２５】
さらに他の例として、前記スイッチング手段は図８ｆで示されたように、電源電圧端（Ｖｃｃ）と前記キャパシタ（Ｃ）の一端（Ｎ１）の間につながり前記入力信号によってオン／オフスイッチングする第１スイッチング素子としてのＮＭＯＳトランジスタ（ＭＮ５）と、前記キャパシタ（Ｃ）の一端（Ｎ１）と接地電圧端（Ｖｓｓ）の間につながりインバータ（ＩＶ７）によって反転された前記入力信号により前記第１スイッチング素子とは反対になるよう、オン／オフスイッチングする第２スイッチング素子としてのＮＭＯＳトランジスタ（ＭＮ６）に具現させることができる。
【００２６】
次いで、前記のように構成された本発明の第１実施例に係るパルス発生装置の動作に対し説明すれば次の通りである。
【００２７】
まず、本発明の第１実施例では制御信号がローレベルであれば電圧レベル調整器（２０）により出力端（Ｎ０）はハイレベルになり、制御信号がハイレベルであれば出力端（Ｎ０）はローレベルになるように設定する。
【００２８】
そして、入力信号がハイレベル（即ち、ノード（Ｎ２）がハイレベル）であれば第１スイッチング素子（３０）はオフ（ＯＦＦ）になり、第２スイッチング素子（４０）はオン（ＯＮ）になってノード（Ｎ１）がローレベルになる反面、ノード（Ｎ２）がローレベルであれば第１スイッチング素子（３０）はオンになり、第２スイッチング素子（４０）はオフになってノード（Ｎ１）がハイレベルになるように設定する。
【００２９】
ここで、ハイレベルは電源電圧（Ｖｃｃ）を意味し、ローレベルはＶｓｓ又は接地電圧（ｇｎｄ）を意味する。
【００３０】
本発明の第１実施例では初期条件に従い二種類のパルスを作ることができ、この初期条件は制御信号により決定される。
【００３１】
まず、一番目の場合で、初期に制御信号により出力端（即ち、ノード（Ｎ０））がハイ（Ｈ）レベルにあると設定した場合には入力信号によりノード（Ｎ０）にロー（Ｌ）パルスを作る。
【００３２】
即ち、初めの入力信号（ローレベルの信号）により第１スイッチング素子（３０）がオンになり第２スイッチング素子（４０）はオフになるため、前記ノード（Ｎ０）とノード（Ｎ１）は相互電位差のないハイレベルの状態になる。
【００３３】
このとき、入力信号がローレベルからハイレベルに変われば前記第１スイッチング素子（３０）はオフになり、前記第２スイッチング素子（４０）はオンになるため前記ノード（Ｎ１）がローレベルになる。それなら、キャパシタ（Ｃ）によりノード（Ｎ０）もまたローレベルに進められるが、現在の制御信号がローレベルであるため電圧レベル調整器（２０）によりノード（Ｎ０）は直ちに再びハイレベルになってノード（Ｎ０）とつながる出力端にパルスを作ることになる。ここでノード（Ｎ０）と電圧レベル調整器（２０）の間にある抵抗（Ｒ）の抵抗値が大きいほど、キャパシタ（Ｃ）の容量が大きいほどキャパシタ（Ｃ）のノード（Ｎ０）をハイレベルに作るのに所要される時間が多くかかるためパルスの幅が大きくなる。
【００３４】
このような状態で、再び入力信号がハイレベルからローレベルに還元されると、前記第１スイッチング素子（３０）がオンになり、前記第２スイッチング素子（４０）がオフになる初期状態に戻って前記ノード（Ｎ０）とノード（Ｎ１）は相互電位差のないハイレベル状態を維持することになる。
【００３５】
従って、前述した場合は入力信号がライジング（Ｒｉｓｉｎｇ）するときパルスを作ることになる。
【００３６】
ここで、前記ノード（Ｎ２）と入力の間にインバータを奇数個付けると入力信号によるノード（Ｎ２）にかかる状態は前述した方式とは反対になるため、入力信号に従うスイッチング素子（３０、４０）のオン／オフもまた反対になり、この場合には入力信号がハイレベルからローレベルにフォーリング（Ｆａｌｌｉｎｇ）するときパルスを作ることになる。
【００３７】
前記の一番目の場合のみのためならば制御信号の代わりに接地電圧端をつないでもよく、第１スイッチング素子（３０）を用いなくても構わない。
【００３８】
そして、二番目の場合で、初期に制御信号により出力端（即ち、ノード（Ｎ０）がローレベルにあると設定した場合には入力信号によりノード（Ｎ０）にハイパルスを作る。
【００３９】
即ち、初めの入力信号（ハイレベルの信号）により第１スイッチング素子（３０）がオフされ第２スイッチング素子（４０）はオンになるため、前記ノード（Ｎ０）とノード（Ｎ１）は相互電位差のないローレベル状態になる。
【００４０】
このとき、入力信号がハイレベルからローレベルに変えられると前記第１スイッチング素子（３０）はオンになり、前記第２スイッチング素子（４０）はオフになるため前記ノード（Ｎ１）がハイレベルになる。そうするとキャパシタ（Ｃ）によりノード（Ｎ０）もまたハイレベルに進められるが、現在の制御信号がハイレベルのため電圧レベル調整器（２０）によりノード（Ｎ０）は直ちに再びローレベルになり、ノード（Ｎ０）とつながる出力端にパルスを作ることになる。ここでノード（Ｎ０）と電圧レベル調整器（２０）の間にある抵抗（Ｒ）の抵抗値が大きいほど、キャパシタ（Ｃ）の容量が大きいほどキャパシタ（Ｃ）のノード（Ｎ０）をローレベルに作るのに所要される時間が多くかかるためパルスの幅が大きくなる。
【００４１】
このような状態で、再び入力信号がローレベルからハイレベルに還元されると前記第１スイッチング素子（３０）がオフになり、前記第２スイッチング素子（４０）がオンになる初期状態に戻って前記ノード（Ｎ０）とノード（Ｎ１）は相互電位差のないローレベル状態を維持することになる。
【００４２】
よって、前述した場合は入力信号がフォーリング（Ｆａｌｌｉｎｇ）するときパルスを作ることになる。
【００４３】
ここで、前記ノード（Ｎ２）と入力の間にインバータを奇数個付けると入力信号によるノード（Ｎ２）にかかる状態は前述した方式とは反対になるため、入力信号に従うスイッチング素子（３０、４０）のオン／オフもまた反対になり、この場合には入力信号がローレベルからハイレベルにライジング（Ｒｉｓｉｎｇ）するときパルスを作ることになる。
【００４４】
前記の二番目の場合のみのためならば制御信号の代わりに接地電圧端（Ｖｃｃ）をつないでもよく、第２スイッチング素子（４０）を用いなくても構わない。
【００４５】
図９は、本発明の第２実施例に係るパルス発生装置の構成を示した図面で、図６と異なる点は、第１スイッチング素子（３０）の電源電圧端子（Ｖｃｃ）をインバータ（ＩＶ１６）と抵抗（Ｒ）でなる遅延回路の出力ノード（Ｎ０）に連結させ、制御信号とノード（Ｎ０）の信号を入力にして出力端子の電位を一定に維持させる論理演算素子（５０）としてのノア（ＮＯＲ）ゲートがさらに備えられたとのことである。
【００４６】
同図面で、第１スイッチング素子（３０）の電源電圧端（Ｖｃｃ）をノード（Ｎ０）に連結させたのは、制御信号がハイレベルであればノード（Ｎ０）はローレベルになり入力信号によって第１及び第２スイッチング素子（３０、４０）が代る代るオン／オフになっても、ノード（Ｎ１）の電位は相変わらずローレベルになりキャパシタ（Ｃ）に何等の影響を及ぼさないようにするためである。
【００４７】
本発明の第２実施例によれば、制御信号がローレベルであればノード（Ｎ０）はハイレベルになるため出力端はローレベルにありながら入力信号に従いハイパルスを作るが、制御信号がハイレベルであればノアゲート（５０）の出力は無条件ローレベルになりこの回路はディスエーブル（ｄｉｓａｂｌｅ）される。
【００４８】
図１０は、本発明の第３実施例に係るパルス発生装置の構成を示した図面で、図９と異なる点は、インバータ（ＩＶ８）を追加して前記制御信号を反転させた信号、及びインバータ（ＩＶ９）を追加してノード（Ｎ０）の信号を反転させた信号を、論理演算素子（６０）としてのナンドゲート（６０）を用いたとのことである。
【００４９】
本発明の第３実施例によれば、制御信号がローレベルであれば入力信号に従い出力信号はローパルスとなり、制御信号がハイレベルであれば入力信号と関係なく出力信号はハイレベルになる。
【００５０】
図１１は、本発明の第４実施例に係るパルス発生装置の構成を示した図面で、図１０と異なる点は、論理演算素子（７０）としてのナンドゲートの一入力端には制御信号がそのまま入力され、その論理演算素子（７０）の他の入力端には三つのインバータ（ＩＶ１６、ＩＶ１０、ＩＶ１１）、及び抵抗（Ｒ）になる遅延回路を経た制御信号が入力されるとのことである。
【００５１】
本発明の第４実施例によれば、制御信号がハイレベルであれば入力信号に従い出力信号はローパルスを作り、制御信号がローレベルであれば入力信号と関係なく出力信号はハイレベルになる。
【００５２】
図１２は、本発明の第５実施例に係るパルス発生装置の構成を示した図面で、図６と異なる点は、一入力端に制御信号をそのまま入力され他の入力端にはインバータ（ＩＶ１６）と抵抗（Ｒ）でなる遅延回路を経た制御信号を入力され論理演算して出力端子の電位を一定に維持させる論理演算素子（８０）としてのナンドゲートが追加され、第２スイッチング素子（４０）の接地電圧端をノード（Ｎ０）に連結させたとのことである。
【００５３】
同図面で、第２スイッチング素子（４０）の電源電圧端をノード（Ｎ０）に連結させたのは、制御信号がローレベルであればノード（Ｎ０）はハイレベルになり入力信号によって第１及び第２スイッチング素子（３０、４０）が代る代るオン／オフされてもノード（Ｎ１）の電位は相変わらずハイレベルになりキャパシタ（Ｃ）に何等の影響を及ぼさないようにするためである。
【００５４】
本発明の第５実施例によれば、制御信号がハイレベルであればノード（Ｎ０）はローレベルになるため出力端はハイレベルにありながら入力信号に従い出力端にローパルスを作るが、制御信号がローレベルであればこの回路はディスエーブルされ、ナンドゲート（８０）の出力は入力信号と関係なくハイレベルになる。
【００５５】
図１３は、本発明の第６実施例に係るパルス発生装置の構成を示した図面で、図１２と異なる点は論理演算素子（９０）がノアゲートであり、そのノアゲートの一入力端にはインバータ（ＩＶ１２）を介して制御信号を入力され、他の入力端ではインバータ（ＩＶ１６、ＩＶ１３）、及び抵抗（Ｒ）で構成された遅延回路を経た制御信号が入力されるとのことである。
【００５６】
本発明の第６実施例によれば、制御信号がハイレベルであれば入力信号に従い出力信号はハイパルスとなり、制御信号がローレベルであれば入力信号と関係なく出力信号はローレベルになる。
【００５７】
図１４は、本発明の第７実施例に係るパルス発生装置の構成を示した図面で、図１３と異なる点は、論理演算素子（１００）としてのノアゲートの一入力端に制御信号をそのまま入力され、その論理演算素子（１００）の他の入力端にはインバータ（ＩＶ１６、ＩＶ１４、ＩＶ１５）と抵抗（Ｒ）でなる遅延回路を経た制御信号が入力されるとのことである。
【００５８】
本発明の第７実施例によれば、制御信号がローレベルであれば入力信号に従い出力信号はハイパルスとなり、制御信号がハイレベルであれば入力信号と関係なく出力信号はローレベルになる。
【００５９】
【発明の効果】
以上説明したような本発明によれば、パルスを作るため従来とは別にキャパシタを用いることによりさらに小さい大きさでパルスを効果的に作ることができるだけでなく制御が容易なのでパルス信号を用いる後続端に密着させ使用するのが容易である。
【００６０】
一方、本発明は前述した実施例にだけ限られるものではなく、本発明の要旨を外れない範囲内で修正、及び変更して実施することができる。
【図面の簡単な説明】
【図１】一般的な遅延回路の構成を示した回路図。
【図２】従来のパルス発生装置の構成を示した図面。
【図３】図２に示されたパルス発生装置の入・出力信号波形図。
【図４】従来の、他のパルス発生装置の構成を示した図面。
【図５】図４で示されたパルス発生装置の入・出力信号波形図。
【図６】本発明の第１実施例に係るパルス発生装置の構成を示した図面。
【図７ａ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｂ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｃ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｄ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｅ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｆ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｇ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｈ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図７ｉ】図６で示された電圧レベル調整器の内部構成を例示的に示した回路図。
【図８ａ】図６で示された第１スイッチング素子と第２スイッチング素子の内部構成を例示的に示した回路図。
【図８ｂ】図６で示された第１スイッチング素子と第２スイッチング素子の内部構成を例示的に示した回路図。
【図８ｃ】図６で示された第１スイッチング素子と第２スイッチング素子の内部構成を例示的に示した回路図。
【図８ｄ】図６で示された第１スイッチング素子と第２スイッチング素子の内部構成を例示的に示した回路図。
【図８ｅ】図６で示された第１スイッチング素子と第２スイッチング素子の内部構成を例示的に示した回路図。
【図８ｆ】図６で示された第１スイッチング素子と第２スイッチング素子の内部構成を例示的に示した回路図。
【図９】本発明の第２実施例に係るパルス発生装置の構成を示した図面。
【図１０】本発明の第３実施例に係るパルス発生装置の構成を示した図面。
【図１１】本発明の第４実施例に係るパルス発生装置の構成を示した図面。
【図１２】本発明の第５実施例に係るパルス発生装置の構成を示した図面。
【図１３】本発明の第６実施例に係るパルス発生装置の構成を示した図面。
【図１４】本発明の第７実施例に係るパルス発生装置の構成を示した図面。
【符号の説明】
１０  遅延回路
２０  電圧レベル調整器
３０  第１スイッチング素子
４０  第２スイッチング素子
５０、９０、１００  論理演算素子（ノアゲート）
６０、７０、８０  論理演算素子（ナンドゲート）
【図１】
0003567800.tif 000002
【図２】
0003567800.tif 000003
【図３】
0003567800.tif 000004
【図４】
0003567800.tif 000005
【図５】
0003567800.tif 000006
【図６】
0003567800.tif 000007
【図７ａ】
0003567800.tif 000008
【図７ｂ】
0003567800.tif 000009
【図７ｃ】
0003567800.tif 000010
【図７ｄ】
0003567800.tif 000011
【図７ｅ】
0003567800.tif 000012
【図７ｆ】
0003567800.tif 000013
【図７ｇ】
0003567800.tif 000014
【図７ｈ】
0003567800.tif 000015
【図７ｉ】
0003567800.tif 000016
【図８ａ】
0003567800.tif 000017
【図８ｂ】
0003567800.tif 000018
【図８ｃ】
0003567800.tif 000019
【図８ｄ】
0003567800.tif 000020
【図８ｅ】
0003567800.tif 000021
【図８ｆ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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