(57)【特許請求の範囲】
【請求項１】
一個またはそれ以上の入力信号を受信するための入力端子と；
パワーダウン端子に接続された制御端子と、第１の基準電圧に接続された電流操作端子とおよび第２の電流操作端子を有する、プルアップトランジスタと；
制御端子と、前記入力端子に接続された第１の電流操作端子とおよび前記プルアップトランジスタの前記第２の電流操作端子に接続された第２の電流操作端子を有する、制御トランジスタと；
前記入力端子に接続された入力端子を有しかつ前記制御トランジスタの前記制御端子に接続された出力端子とを有する、インバータと；および
前記プルアップトランジスタの前記第２の電流操作端子に接続された出力端子；
を具備する、バッファ回路。
【請求項２】
前記インバータはCMOS素子を具備する、項１記載の構造。
【請求項３】
更に、前記プルアップトランジスタの前記第２の電流操作端子と前記出力端子間に接続された第２のインバータを具備する、項１記載の構造。
【請求項４】
更に、前記第２のインバータおよび前記出力端子間に接続された第３のインバータを具備する、項３記載の構造。
【請求項５】
前記第２および第３のインバータはCMOS素子を具備する、項４記載の構造。
【請求項６】
前記プルアップトランジスタはＰチャンネルMOS素子を具備する、項１記載の構造。
【請求項７】
前記制御トランジスタはＮチャンネルMOS素子を具備する、項１記載の構造。
【請求項８】
更に、前記パワーダウン端子に接続された制御端子と、第２の基準電圧に接続された第１の電流操作端子とおよび前記入力端子に接続された第２の電流操作端子とを有するプルダウントランジスタを具備し、前記バッファ回路にDC電流が流れないように前記パワーダウン端子への所定の電圧印加によって前記プルアップトランジスタをオフし、かつ前記プルダウントランジスタをオンする、項１記載の構造。
【請求項９】
前記プルアップトランジスタが常に導通状態にあるように、前記パワーダウン端子は接地電位に接続されている、項６記載の構造。
【請求項１０】
前記プルアップトランジスタおよび前記プルダウントランジスタはそれぞれＰチャンネルおよびＮチャンネルMOS素子を具備する、項８記載の構造。
【請求項１１】
一個またはそれ以上の入力信号を受信するための入力端子と；
第１の制御端子に接続された制御端子と、第１の基準電圧に接続された第１の電流操作端子と、および基準ノードに接続された第２の電流操作端子を有する第１のプルアップトランジスタと；
第２の制御端子に接続された制御端子と、前記第１の基準電圧に接続された第１の電流操作端子と、および前記基準ノードに接続された第２の電流操作端子を有する第２のプルアップトランジスタと；
制御端子と、前記入力端子に接続された第１の電流操作端子とおよび前記基準ノードに接続された第２の電流操作端子を有する、制御トランジスタと；
前記入力端子に接続された入力端子を有しかつ前記制御トランジスタの前記制御端子に接続された出力端子を有するインバータ；および
前記基準ノードに接続された出力端子；
を具備する、バッファ回路。
【請求項１２】
更に、前記基準ノードおよび前記出力端子間に接続された第２のインバータを具備する、項11記載の構造。
【請求項１３】
更に、前記第２のインバータと前記出力端子間に接続される第３のインバータを具備する、項12記載の構造。
【請求項１４】
前記インバータはCMOS素子を具備する、項13記載の構造。
【請求項１５】
前記第１および第２のプルアップトランジスタはＰチャンネルMOS素子を具備する、項11記載の構造。
【請求項１６】
前記制御トランジスタはＮチャンネルMOS素子を具備する、項11記載の構造。
【請求項１７】
更に、前記第１の制御端子に接続された制御端子と第２の基準電圧に接続された第１の電流操作端子とおよび前記入力端子に接続された第２の電流操作端子を具備する、項11記載の構造。
【請求項１８】
前記プルダウントランジスタはＮチャンネルMOS素子を具備する、項17記載の構造。
【請求項１９】
前記第１の基準電圧はほぼ3.3Vであり、前記第２の基準電圧は接地電位である、項17記載の構造。
【請求項２０】
更に、前記第２のプルアップトランジスタと前記第１の基準電圧間に接続された第３のプルアップトランジスタを具備し、前記第３のプルアップトランジスタは前記第１の制御端子に対する制御端子を有する、項11または17記載の構造。
【請求項２１】
前記第３のプルアップトランジスタはＰチャンネルMOS素子を具備する、項20記載の構造。
【請求項２２】
一個またはそれ以上の入力信号を受信するための入力端子と；
出力端子と；
パワーダウン端子に接続された制御端子と第１の基準電圧に接続された第１の電流操作端子とおよび前記入力端子および前記出力端子とに接続された第２の電流操作端子を有するプルアップトランジスタと；および
前記出力端子に接続された制御端子と前記入力端子に接続された第２の電流操作端子とおよび第２の基準電圧に接続された第１の電流操作端子を有する制御トランジスタ；
とを具備する、バッファ回路。
【請求項２３】
前記プルアップトランジスタと前記制御トランジスタは、ＰチャンネルMOS素子を具備する、項22記載の構造。
【請求項２４】
更に、前記入力端子および前記出力端子間に接続されたインバータを具備する、項23記載の構造。
【請求項２５】
更に、前記第１に述べたインバータと前記出力端子間に接続された第２のインバータを具備する、項24記載の構造。
【請求項２６】
前記第１および第２のインバータはCMOS素子を具備する、項25記載の構造。
【請求項２７】
更に、前記パワーダウン端子に接続された制御端子と、前記第２の基準電圧に接続された第１の電流操作端子と、および前記入力端子に接続された第２の電流操作端子を有するプルダウントランジスタを具備し、前記バッファ回路にDC電流がながれないように、前記パワーダウン端子への所定電圧の印加によって前記プルアップトランジスタをオフとし、前記プルダウントランジスタをオンとする、項22記載の構造。
【発明の詳細な説明】
関連出願の相互参照
この出願は、参照文献としてここに組み込まれる、同一の所有者による米国出願“パワーダウン構造を有するCMOSバッファ回路”、1995年８月25日出願、出願番号第08/519、444号、代理人ドケット番号Ｍ−3180USに、関係している。
技術分野
この発明はバッファ回路に関し、特にスイッチング速度を増加させたCMOS回路に関する。
発明の背景
半導体産業において、性能を向上させる要求が常に存在する。特に、回路のデータ転送速度または計算実行速度が非常に重要であり、更にこれが往々にして回路の市場性と市場へのアピール度を決定する。その結果、高速で動作する全ての回路は、非常に価値がある。
図１を参照すると、CMOS・NORゲート11の一部として示される従来のCMOSバッファ回路10は、センスアンプとして構成されている。複数の入力信号線A0−Anはそれぞれ、ＮチャンネルMOSプルダウントランジスタMN0−MNnを介して入力ノードＡに接続されている。弱いＰチャンネルMOSプルアップトランジスタMP1が電源電圧VDDと入力ノード間に接続され、そのゲートを接地電位に接続して導電状態を保持している。バッファ／ドライバ12はノードＡにおいて信号を受信し、それに応答して出力端子Ｚを駆動する。コンデンサC0は出力端子Ｚにおいて回路10に接続された負荷の容量特性をモデル化したものである。
もし全ての入力信号A0−A1が論理的にロウレベルであると、プルダウントランジスタMNA0−MNAnのいずれも導通しない。トランジスタMP1を介して流れる電流は従ってノードＡをほぼVDDに充電し、それによってノードＡをハイレベルに引き上げる。その一方でもし、一個またはそれ以上の入力信号A0−A1が論理的にハイレベルであると、一個またはそれ以上の関連するプルダウントランジスタMNA0−MNAnが導通し、ノードＡを放電してこれをロウレベルに引き下げる。CMOSレベルと一致させかつバッファ回路10とその他のCMOS回路間の互換性を確保するために、出力端子Ｚ、従ってノードＡの信号の変動幅は、ほぼ接地電位からVDDでなければならない。なおVDDは3.3Vである。
論理的な遷移を実行するためのノードＡにおけるゼロと3.3V間の充電および放電によって、バッファ回路10はそのスイッチング速度が大きく制限される。更に、各プルダウントランジスタMNA0−MNAnはノードＡに容量を付加するので、プルダウントランジスタMNAを介して回路10に接続された入力信号Ａの数を増加させると、ノードＡと接地間の容量が増加し、その結果回路10のスイッチング速度が減少する。ノードＡにおける容量性負荷は、従って、速度と信号処理能力との間で望ましくないバランスを必要とする。
発明の開示
増速されたスイッチング速度で動作するのみならず、スイッチング速度がプルダウントランジスタと従ってそれに接続された入力信号の数に不必要に依存することを解消したバッファ回路を開示する。本発明の一実施例によれば、フィードバック信号が出力端子から制御トランジスタに供給される。このフィードバック信号は、入力信号のロウレベルからハイレベルへの遷移の間に、制御トランジスタをオンにする。一旦オンになると、この制御トランジスタは、入力ノードＡにおける電圧の変動幅を制限する。入力ノードに接続されたCMOSインバータは、入力ノードの２値状態に不活性なCMOSレベルの出力信号を形成する。従って、入力ノードにおける小さな電圧変化が結果として出力端子におけるCMOSレベル電圧に変動を生じるため、すなわち入力ノードは必ずしも完全にCMOSレベル間で充電され放電される必要がないので、論理的遷移の速度が上昇する。
本発明のその他の実施例では、バッファ回路はプルアップトランジスタと入力トランジスタ間に接続された制御トランジスタを含んでいる。ロウレベルからハイレベルへの信号遷移の間において、制御トランジスタは入力ノードにおける信号変動を制限し、それによって論理遷移の速度を上昇させる。制御トランジスタは同時に、入力ノードをプルアップトランジスタから切り離し、従って入力コンデンサをプルアップトランジスタから切り離す。その結果、プルアップトランジスタが出力をハイレベルに引き上げる速度が上昇する。バッファ回路に供給される入力信号の数が増加するに従って、論理遷移時間の短縮はより顕著となる。
更にその他の実施例では、ロウレベルからハイレベルへのスイッチング遷移の期間において出力をよりすばやく充電するために、プルアップトランジスタに並列に一個またはそれ以上の電流源が設けられる。入力がクロックサイクルのあらかじめ決められた部分においてのみ論理状態を変化させるような応用事例においては、パルス信号を用いて電流源のオン、オフ状態を制御して、電流源が、入力が変化するクロックサイクルの一部分の期間においてのみオンとなるようにする。これらの電流源は、入力が論理状態を変化させないクロックサイクルの一部分の期間において、オフとなるので、電力消費は最小となる。
好ましい実施例において、前述のバッファ回路は、プルアップトランジスタのゲートとパワーダウン端子にそのゲートを接続したプルダウントランジスタを含んでいる。適当な電圧がパワーダウン端子に印加されると、プルアップトランジスタはオフし、プルダウントランジスタはオンして、回路にDC電流が流れなくなる。
【図面の簡単な説明】
図１は、CMOS・NORゲートの一部として示される、従来のバッファ回路の回路図であり；
図２は、本発明の第１の実施例にかかるバッファ回路の回路図で有り；
図３は、本発明の第２の実施例にかかるバッファ回路の回路図で有り；
図４は、本発明の第３の実施例にかかるバッファ回路の回路図で有り；
図５は、本発明の各実施例の動作において使用される制御信号のタイミング図あり；
図６は、本発明の第４の実施例にかかるバッファ回路の回路図で有り；
図７は、本発明の第５の実施例にかかるバッファ回路の回路図であり；
図８は、本発明の第６の実施例にかかるバッファ回路の回路図であり；更に
図９および図10は本発明による実施例の異なる実施形態を示すものである。
実施例
図２は、本発明の第１の実施例にかかるCMOSバッファ回路20を示す。単純化のために図示してはいないが、入力ノードＡにはプルダウントランジスタを介してどのような数の入力信号を接続しても良い。バッファ回路20の目的とする応用に従って、このような入力信号をバッファ回路20に接続するプルダウントランジスタの特別な構成が変化することに注意すべきである。たとえば、ｎ入力のNOR回路の実施に当たって、回路20を用いようとする場合は、図１のプルダウントランジスタMNA0−MNAnの入力構成を使用することが可能である。
回路20は、弱いＰチャンネルプルアップトランジスタMP2のゲートとＮチャンネルプルダウントランジスタMN1のゲートに接続されたパワーダウン端子22を含んでいる。通常動作モードにおいては、論理的ロウレベルのパワーダウン信号PDが、パワーダウン端子22に供給され、その結果トランジスタMP2はオンとなり、トランジスタMN1はオフとなる。パワーダウンモードにおいて、PDは論理的にハイレベルであり、それによってトランジスタMP2はオフとなり、トランジスタMN1はオンとなる。このモードにおいて、トランジスタMP2を介したDC電流は流れない。回路20の全消費電力を減少させるのに加えて、この出願人による“パワーダウン構造を有するCMOSバッファ回路”と題された前述の出願において議論されているように、このパワーダウン特性は更に、回路20のIDDQテストを可能とする。
制御トランジスタMN2が、プルアップトランジスタMP2とプルダウントランジスタMN1間に直列に接続され、かつそのゲートは、ＰチャンネルトランジスタMP3とＮチャンネルトランジスタMN3によって形成されるCMOSインバータ24の出力に接続されている。インバータ24の入力端子は入力ノードＡに接続されている。トランジスタMN2およびMP2に共通なノードは、以降ノードＢとして言及される。ノードＢと出力端子Ｚ間には、CMOSインバータ26と28が接続され、インバータ26はＰチャンネルトランジスタMP4とＮチャンネルトランジスタMN4によって形成され、インバータ28はＰチャンネルトランジスタMP5とＮチャンネルトランジスタMN5によって形成される。コンデンサC0は、出力端子Ｚにおける負荷（図示せず）の容量特性をモデル化したものである。
回路20の以下の論議のために、ノードＡは初期状態でロウレベルであると仮定する。その論理的ロウ状態におけるノードＡの電圧は、何個の入力プルダウントランジスタ（図示せず）が導通しているか、すなわちノードＡをロウレベルに引っ張っているかに依存して、０と0.6V間で変化する。この状態でロウレベルに引かれた場合、ノードＡは約0.6Vとなると仮定する。ノードＡがロウレベルである場合、インバータ24の出力はハイレベル（ほぼVDD）となり、その結果制御トランジスタMN2を導通させる。
入力信号（図示せず）が、入力プルダウントランジスタ（図示せず）のいずれもがノードＡをロウレベルに引き下げない様なものである場合、トランジスタMP2とMN2はノードＡをVDDに向かって引き上げ始める。インバータ24のしきい値電圧はほぼ1.0Vにセットされており、そのためノードＡの電圧がほぼ1.0Vに達するとインバータ24の出力はロウレベルとなり、制御トランジスタMN2をオフとする。スイッチとして動作することによって、制御トランジスタMN2は、入力ノードＡをノードＢから切り離し、それによってノードＡをほぼ1.0Vにクランプする。回路20の入力容量、すなわち入力プルダウントランジスタ（図示せず）をノードＡに接続することによって生じるノードＡにおける容量性負荷が、効果的にノードＢから切り離される。この切り離しによって、トランジスタMP2がよりすばやくノードＢをVDDに引き上げる事を可能とする。この状態で、回路20にはDC電流が流れず、それによって電力消費が減少する。
一個またはそれ以上の入力信号がハイレベルに遷移すると、それらに関係するプルダウントランジスタはノードＡをすばやくロウレベルに引き下げる。ノードＡをノードＢから引き離すことによって、ノードＡがノードＢに接続されていた場合よりも早くノードＡをロウレベルに引き下げることが可能であることに注意すべきである。ノードＡが約1.0V以下に落ちる事に伴って、インバータ24の出力はハイレベルに遷移し、制御トランジスタMN2をオンしてその結果ノードＡとノードＢを再接続する。インバータ24のゲート遅延は、制御トランジスタMN2のターンオン時間と同様に、このノードＡとＢが制御トランジスタMN2を介して再接続される前に、ノードＡを都合よくインバータ24のしきい値電圧、すなわち約1.0V以下の電圧に、すばやく引き落とす事を可能にする。一旦ターンオンすると、制御トランジスタMN2は弱いプルアップトランジスタとして動作し、より強い入力プルダウントランジスタがノードＡを接地電位にまで引き下げる動作に対して抵抗する。ただ一個の入力プルダウントランジスタが導通している場合、制御トランジスタMN2は、ノードＡが0.6V以下に落ちることを防止する。導通している入力プルダウントランジスタの数を増やすことによって、勿論、ノードＡは接地電位近くに引き落とされる結果となる。
前述の実施例は、従来のCMOSバッファに比べて非常に速いスイッチング速度を達成する。制御トランジスタMN2は、好都合にもノードＡの変化を約1Vに制限する。既に述べたように、ノードＡは約1.0Vに引き上げられるので、バッファ回路20の入力容量はノードＢから分離される。この分離構造は、ノードＢを充電し放電するために必要な時間を短縮し、その結果バッファ回路20が論理状態間でより素早く遷移することを可能とする。プルダウントランジスタを介してバッファ回路20に供給される入力信号の数が増加するに従って、この分離構造による論理遷移時間の短縮はより顕著になる。
インバータ26および28は、出力端子ＺおよびノードＢ間でバッファとして動作し、出力端子Ｚにおける信号の変動がCMOS論理レベルと確実に両立するようにする。
図３は本発明の第２の実施例を示す。バッファ回路30（図３）の動作は、バッファ回路20（図２）のそれと一点を除いて同じである。同じ入力信号が与えられたとすると、バッファ回路30（図３）によって提供される出力信号は、バッファ回路20（図２）によって提供される出力信号と論理的に相補的な関係を有する。
図４は本発明の第３の実施例を示す。バッファ回路40はバッファ回路20（図２）の全ての構成を有し、更にバッファ回路20に関する前述の説明は等しくバッファ回路40に適用される。従って、図２および図４の実施例に共通なこれらの構成は、同じ記号で示される。
バッファ回路40は、効率を改善するためにノードＢとVDD間に接続された追加のＰチャンネルプルアップトランジスタMP6を使用している。トランジスタMP6のゲートは高出力制御端子23に接続されている。ロウレベルの高電力制御信号HPが端子23に印加されると、トランジスタMP6は導通し、電流源として働いてノードＢに追加的な電流を供給する。ロウレベルからハイレベルへの論理遷移の間に、トランジスタMP6に供給されるこの追加的な電流はノードＢを高速で充電し、その結果ロウからハイ論理レベルへの遷移速度を加速する。
トランジスタMP6によって供給される追加的な電流は、しかしながら、バッファ回路40の電力消費を増加させる。全体の電力消費は、しかしながら、トランジスタMP6が入力ノードＡが論理状態をスイッチングするクロックサイクルの部分においてのみ導通するように、端子23に供給されるHP制御信号をパルス化することによって、最小とすることが可能である。このようにして、入力ノードＡが論理状態をスイッチングしないクロックサイクル部分間で、トランジスタMP6はオフとなりバッファ回路40において電流量を減少し、それによって電力消費を減少する。クロックサイクルのこのような“非スイッチング”部分において、トランジスタMP2はオン状態を維持し、出力端子Ｚの現在の論理状態を維持するための最低の電流を供給する。
図５は、高電力制御信号HPのパルス化を入力ノードＡのスイッチング遷移と入力ノードＡのスイッチング遷移に関して示したタイミング図であり、Ｄはバッファ回路40の伝搬遅延を示す。ある実施例では、単安定マルチバイブレータ（図示せず）を、入力ノードＡがスイッチングするクロックサイクルの部分において端子23にロウレベルのパルスを印加するために使用する。このようなマルチバイブレータはこの技術分野では周知であり、従って以下において議論しない。その他の実施例では、入力ノードＡが論理状態をスイッチングしない場合にトランジスタMP6をオフとするために、通常のセルフタイム式のパルス発振器を使用することができる。
その他の実施例において、出力端子Ｚをインバータ26の出力に直接接続し、それによって出力がバッファ回路40の出力の論理的な相補形となるバッファ回路（図示せず）を結果として形成することにより、CMOSインバータ28をバッファ回路40から取り除くことも可能である。
図６は本発明の第４の実施例を示す。バッファ回路60はバッファ回路40（図４）の全ての構成を含み、更にバッファ回路40に関する上述の記載は等しくバッファ回路60に適用される。従って、図４および６の実施例に共通な構成は、同じ記号によって示される。
バッファ回路60（図６）は、VDDとトランジスタMP6間に直列に接続されたＰチャンネルトランジスタMP7を含んでいる。トランジスタMP7のゲートはパワーダウン端子22に接続されている。通常動作の期間において、バッファ回路60がバッファ回路40（図４）と同じ方法で動作するように、パワーダウン端子22はロウレベルに維持される。パワーダウンモードでは、PD信号はハイレベルとなり、トランジスタMP2およびMP7をオフとし、トランジスタMN1をオンとする。この状態で、バッファ回路60を介して流れるDC電流はゼロとなり、その結果すでに議論したように回路60の電力消費が減少し、IDDQテストが可能となる。
図７は本発明にかかる第５の実施例を示す。バッファ回路70は、上記で議論したパワーダウン構成を除いてはバッファ回路60（図６）の全ての構成を含む。従って、図６および７の実施例に共通な構成は、同じ記号で示されている。回路70のトランジスタMP2およびMP6は、独立して制御が可能な電流源として動作し、そのゲートを制御端子72と74にそれぞれ接続している。トランジスタMP2とMP6の導通状態は、パルス信号P1およびP2によってそれぞれ制御されている。従って、トランジスタMP2およびMP6を介してノードＢに供給される電流量は、パルス信号P1およびP2のデューティサイクルをそれぞれ調整することによって正確に制御することが可能であり、その結果、回路70の動作特性を容易に調整することが可能となる。例えば、パスル信号P1およびP2のデューティサイクルを減少することにより、結果としてトランジスタMP2およびMP6がノードＢにより多くの電流を供給するようになり、そのため回路70のスイッチング速度が上昇する。反対に、パルス信号P1およびP2のデューティサイクルを増加させることによって、結果としてノードＢにより多くの電流が供給され、それによって回路70の電力消費を減少させる（同時にスイッチング速度も減少する）。回路70の望ましい動作特性によって、パルス信号P1およびP2は同じかまたは異なるデューティサイクルを持つ。その他の実施例では、トランジスタMP2およびMP6に並列に付加的でかつ独立して制御が可能な電流源を追加することによって、回路70の動作特性に対するより大きな柔軟性および制御が可能となる。
その他の実施例では、入力信号がクロックサイクルの所定部分の期間においてスイッチする同期システムの一部として、バッファ回路70を使用することが可能である。このような実施例では、トランジスタMP6は好ましくはトランジスタMP2よりも数倍大きく、高電流源として働き、入力がスイッチ遷移時間を増加するようにスイッチするクロックサイクルの部分的な期間においてオンとなる。トランジスタMP6は、入力が電力消費を減少するために変化しないクロックサイクルの部分的な期間においてオフとなる。低電流源として働くトランジスタMP2は、入力信号が出力端子Ｚにおける電流の論理状態を維持するためにスイッチングしない場合、オンとなる。トランジスタMP2およびMP6の導電度は、単安定マルチバイブレータまたはその他の一般的な論理回路の何れかによって制御される。このロウ／ハイレベル電流スイッチング構造は、これによって回路70が高電流源のみを有する回路と同じ速度でスイッチングすることを可能とし、かつ同時にクロックサイクルの一部分においてノードＡに少ない電流を供給することによって電力消費をより少なくするので、効果がある。トランジスタMP2およびMP6は、静的な電力消費を除去するために、両者共にオフされる。
図８は本発明にかかる第６の実施例を示す。バッファ回路80の動作はバッファ回路20（図２）のそれと類似であり、従って回路80と回路20に共通な部品は同じ符号が付されている。バッファ回路80は、トランジスタMP2及びMN1のゲートに接続されたパワーダウン端子22を含み、従ってバッファ回路20（図２）について上記で議論されたパワーダウン構造と同じパワーダウン構造を有している。
回路80は更に、プルアップトランジスタMP2と接地間に直列に接続された制御トランジスタMP7を含んでいる。好ましくはＰチャンネルMOS素子である制御トランジスタMP7のゲートはCMOSインバータ26の出力に接続されている。以下の回路80の議論のために、入力信号はノードＡにおいて入力プルダウントランジスタ（図示せず）を介してバッファ回路80に接続されているものと仮定する。更にノードＡは、最初論理的ロウレベルにあると仮定する。この状態において、インバータ26の出力はハイであり、それによって制御トランジスタMP6を非導通状態に維持し、出力端子Ｚをほぼ接地電位にまで低下させる。
入力信号がこれらに関係する入力プルダウントランジスタの何れもが導通しない状態に遷移した場合、プルアップトランジスタMP2はノードＡをハイに引き上げ始める。インバータ26のしきい値電圧は、ノードＡが約1.0Vに近づくとインバータ26の出力がロウレベルとなりそれによって出力端子Ｚをハイレベルにするように、セットされる。インバータ26の出力におけるこのロウレベルの信号は、同時に制御トランジスタMP7をオンとする。導通すると、制御トランジスタMP7とプルアップトランジスタMP2は、ノードＡにおける電圧を約1.1Vを越える値からクランプする電圧分割器を構成し、それによってノードＡがVDDにまで充電するのを防止する。言い換えると、ノードＡが約1.1Vに近づくと、制御トランジスタMP7はオンし、弱いプルダウントランジスタとして動作し、ノードＡを接地に向かって引き下げる。
一個またはそれ以上の入力信号が論理状態を変化させる場合、入力プルダウントランジスタはノードＡのロウレベルへの引き下げを開始する。ノードＡが約1.0V以下に落ちると、インバータ26の出力はハイレベルとなり、制御トランジスタMP7をオフとし、出力端子Ｚをほぼ接地電位まで引き下げる。
ノードＡの電圧を上述した方法で1.1Vにクランプすることによって、ノードＡにおける信号変動が都合良く制限される。従って、ノードＡはVDDの一部分まで充電されかつ一部分から放電されるので、その結果回路80のスイッチング速度が上昇する。
バッファ回路20（図２）とは異なって、バッファ回路80は、ロウレベルからハイレベルへの遷移において、ノードＡに接続された入力プルダウントランジスタの入力容量を分離しない。その結果、多くの入力信号数を必要とする応用においては、バッファ回路80よりもむしろバッファ回路20を使用する方が効果がある。
しかしながら、比較的少ない入力信号数（即ち16以下）しか必要でない応用事例において、バッファ回路80はCMOSインバータ24を含まず、従ってそれに係わる遅延を持たないので、バッファ回路20に比べてバッファ回路80の方が有利である。図２および８に従って構成を最適に選択するためには、ノードＡの充電時間とインバータ24のゲート遅延間のバランスを取ることが必要である。
その他の実施例では、出力端子Ｚを直接インバータの出力と接続し、それによって結果的に出力がバッファ回路80の論理的な相補形であるバッファ回路を生じるようにすることにより、CMOSインバータ28を、バッファ回路80から取り除くことができる。もし、上述のパワーダウン構造が必要とされない場合、トランジスタMN1を取り除き、ノード22を接地しても良い。
上述のバッファ回路は種々の論理的な応用事例において使用することが可能である。例えば、上述したバッファ回路は、図９に示すようにｋ入力NORゲート90の一部として構成され、ここではブロックBCは、本発明にかかる上述の何れかのバッファ回路を示している。入力信号A1〜Akの何れかがハイレベル（即ちほぼVDD）であると、出力端子Ｚはロウレベル（即ちほぼVSS）になる。一方でもし、入力信号の全てがロウレベルであると、出力端子Ｚはハイレベルになる。パワーダウン端子22を静的な電力消費を除去するために上述したようにして使用することができる。
その他の実施例として、上述のバッファ回路は、図10に示すように、ｋビットの均等性検出器（equality detector）100の一部として使用することができる。もし、入力信号AiおよびBiの何れかの所定対に対して、Aiが論理的にBiに等しくない場合、ノードＡは、図２に関して上記議論したようにロウレベルに引き下げられ、出力端子Ｚをロウレベルにする。その一方で、１からｋの間の全てのｉの値に対してAiがBiに等しいと、ノードＡは上記議論したようにハイレベル（ほぼ1.0V）に引き上げられ、出力端子Ｚはハイレベルに引き上げられる。パワーダウン端子22は、静的な電力消費をオフにするために使用することができる。
上記実施例は、MOS部品として説明され図示されているけれども、その他の技術、例えばバイポーラ、CMOS、またはBiCMOSのような技術において実施することが可能である。
本発明の特定の実施例について図示しかつ説明したが、この技術分野の当業者にとって、この発明のより広い観点から離れることなく変更および修正が可能であることは、明白であり、従って添付の請求の範囲が、このような全ての変更および修正をこの発明の真の精神および範囲内において包含するものである。
【図１】
0003553967.tif 000002
【図９】
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【図２】
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【図１０】
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【図３】
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【図４】
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【図５】
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【図８】
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【図６】
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【図７】
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