(57)【特許請求の範囲】
【請求項１】
第１のビット線と、
第１強誘電体キャパシタと、前記第１強誘電体キャパシタの一方の電極と前記第１のビット線との間に設けられた第１のトランジスタとから構成され、データを格納するメモリセルと、
第２のビット線と、
前記第２のビット線に接続され、所定のデータに対応する電位を保持する第１のリファレンスセルと、
前記第１のリファレンスセルに接続され、前記第１のリファレンスセルに保持される電位を与える第１の信号線と、
第３のビット線と、
前記第３のビット線に接続され、所定のデータに対応する電位を保持する第２のリファレンスセルと、
前記第２のリファレンスセルに接続され、前記第２のリファレンスセルに保持される電位を与える第２の信号線と、
前記第２のビット線と前記第３のビット線との間に接続され、第１の制御信号に応答して前記第２のビット線と前記第３のビット線とを電気的に接続するスイッチ回路と、
第１電位レベルの第２の制御信号に応答して、前記第１の信号線を介して前記第１のリファレンスセルに第１のデータに対応する電位を供給し、前記第２の信号線を介して前記第２のリファレンスセルに第２のデータに対応する電位を供給する第１の状態と、第２電位レベルの前記第２の制御信号に応答して、前記第１の信号線を介して前記第１のリファレンスセルに前記第２のデータに対応する電位を供給し、前記第２の信号線を介して前記第２のリファレンスセルに前記第１のデータに対応する電位を供給する第２の状態とを有する電位供給回路と、
前記第２のビット線もしくは前記第３のビット線の一方と、前記第１のビット線とに接続され、前記第１及び第２のリファレンスセルに供給された前記第１及び第２のデータに対応する前記電位に基づいて、前記スイッチ回路が導通状態となることによって前記第２及び第３のビット線に発生した基準電位と、前記メモリセルに格納された前記データに対応して前記第１のビット線に発生した電位とを比較するデータ読み出し回路とを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記電位供給回路は、
ドレインが前記第１のデータに対応する電位に接続され、ソースが前記第１の信号線に接続される第１のｐＭＯＳトランジスタと、
ドレインが前記第１のデータに対応する電位に接続され、ソースが前記第１の信号線に接続される第１のｎＭＯＳトランジスタと、
ドレインが前記第１のデータに対応する電位に接続され、ソースが前記第２の信号線に接続される第２のｐＭＯＳトランジスタと、
ドレインが前記第１のデータに対応する電位に接続され、ソースが前記第２の信号線に接続される第２のｎＭＯＳトランジスタと、
ドレインが前記第２のデータに対応する電位に接続され、ソースが第１の信号線に接続される第３のｎＭＯＳトランジスタと、
ドレインが前記第２のデータに対応する電位に接続され、ソースが前記第２の信号線に接続される第４のｎＭＯＳトランジスタと、
前記電位供給回路を制御する前記第２の制御信号を反転させるインバータとから構成され、
前記第１のｐＭＯＳトランジスタと前記第２および第３のｎＭＯＳトランジスタとは前記第２の制御信号により動作し、
前記第２のｐＭＯＳトランジスタと前記第１および第４のｎＭＯＳトランジスタとは前記インバータにより反転された前記第２の制御信号により動作することを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２記載の半導体記憶装置において、
前記メモリセルの前記第１のトランジスタは第３の制御信号により動作して前記メモリセルからのデータの読み出しを行い、
前記第１のリファレンスセルは、第２強誘電体キャパシタと、前記第２強誘電体キャパシタの一方の電極と前記第２のビット線との間に設けられた第２のトランジスタとから構成され、前記第２のトランジスタは第４の制御信号により動作して前記第１のリファレンスセルからのデータの読み出しを行い、
前記第２のリファレンスセルは、第３強誘電体キャパシタと、前記第３強誘電体キャパシタの一方の電極と前記第３のビット線との間に設けられた第３のトランジスタとから構成され、前記第３のトランジスタは前記第４の制御信号により動作して前記第２のリファレンスセルからのデータの読み出しを行うことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置は、更に、
前記第１リファレンスセルと前記第１の信号線との間に接続され、前記第３の制御信号により動作して前記第１リファレンスセルにデータの書き込みを行う第４トランジスタと、
前記第２リファレンスセルと前記第２の信号線との間に接続され、前記第３の制御信号により動作して前記第２リファレンスセルにデータの書き込みを行う第５トランジスタとを有することを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置は、更に、
複数の前記メモリセルと、複数の前記第１および第２のリファレンスセルとを有し、
前記複数のメモリセルのうち、選択されたメモリセルに対応する前記リファレンスセルに接続された前記第４および第５トランジスタは動作し、非選択のメモリセルに対応する前記リファレンスセルに接続された前記第４および第５トランジスタは非動作とすることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置は、更に、
それぞれ異なる活性化信号により活性化される、複数の前記データ読み出し回路を有しており、
前記選択されたメモリセルに対応するリファレンスセルに接続された前記第４および第５トランジスタは、１つのメモリセルを選択するアドレス選択信号と前記選択されたメモリセルに接続されたデータ読み出し回路を活性化する前記活性化信号とにより動作することを特徴とする半導体記憶装置。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体記憶装置において、
前記基準電位は、前記第１のデータに対応する前記電位と前記第２のデータに対応する前記電位の中間電位であることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜７のいずれか一つに記載の半導体記憶装置において、
前記第１、第２および第３強誘電体キャパシタは、それぞれ略同等の素子特性を有していることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは強誘電体の分極を利用した半導体記憶装置に関し、特に、１つのトランジスタと１つの強誘電体キャパシタとで構成されるメモリセルのデータ状態を判定するために強誘電体メモリ回路において利用される基準電位発生回路に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを用いた半導体記憶装置は、キャパシタの容量絶縁膜として用いられる強誘電体が有する自発分極特性を利用した記憶装置である。このため、従来の半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では必要であったリフレッシュ動作が不要であり、また電源状態によらず、メモリセルに記憶されたデータが消失しないという特徴を有している。
【０００３】
強誘電体を用いるメモリセルには、従来ＤＲＡＭで採用されてきた１つのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと１つの強誘電体キャパシタ（１Ｔ／１Ｃ）で構成されるものや、２つのＭＯＳトランジスタと２つの強誘電体キャパシタ（２Ｔ／２Ｃ）とで構成されるものがあり、特に、近年における半導体装置の小型化や高集積化といった要求の高まりから、これらのメモリセル構成のうち、１Ｔ／１Ｃ構造のメモリセルに注目が集まっている。
【０００４】
しかしながら、１Ｔ／１Ｃ構造の強誘電体メモリセルを用いる半導体記憶装置の場合、各メモリセルの占有面積は小さくなり高集積化には適するものの、メモリセルに記憶されたデータを読み出す際に、メモリセルの信号を増幅するための基準電位を必要とする。つまり、基準電位を発生させる基準電位発生回路が必要となる。
【０００５】
従来の基準発生回路として、例えば、図６に示すようなものがある。
【０００６】
図６に従来例を示す。従来の基準発生回路は、互いに対をなすビット線ＢＬとビット相補線ＢＬｂ、ビット線ＢＬまたはビット相補線ＢＬｂのそれぞれに接続されるリファレンスセルＲＭＣ０〜ＲＭＣ３、リファレンスワード線ＲＷＬ、リファレンスプレート線ＲＰＬ、固定電位に接続されたリファレンス書き込み信号線ＲＷＳＬ０と電源電位Ｖｄｄが与えられるリファレンス書き込み信号線ＲＷＳＬ１とから構成される。
【０００７】
これらのリファレンスセルＲＭＣ０〜ＲＭＣ３は、各ビット線とリファレンスワード線との交点に配置されている。
【０００８】
リファレンスセルＲＭＣ０〜ＲＭＣ３のうち、リファレンスセルＲＭＣ０、ＲＭＣ２は、ビット線ＢＬ０、ＢＬ１に接続されており、リファレンスワード線ＲＷＬ１により動作する選択トランジスタＲＴ０、ＲＴ２と、一方の端子が選択トランジスタＲＴ０、ＲＴ２に接続され、他方がリファレンスプレート線ＲＰＬに接続される強誘電体キャパシタＨ０、Ｈ２とから構成されている。また、リファレンスセルＲＭＣ１、ＲＭＣ３は、ビット相補線ＢＬｂ０、ＢＬｂ１に接続されており、リファレンスワード線ＲＷＬ０により動作する選択トランジスタＲＴ１、ＲＴ３と、一方の端子が選択トランジスタＲＴ１、ＲＴ３に接続され、他方がリファレンスプレート線ＲＰＬに接続される強誘電体キャパシタＨ１、Ｈ３とから構成されている。
【０００９】
更に、これらのリファレンスセルＲＭＣ０〜ＲＭＣ３は、スイッチトランジスタＴ０〜Ｔ３を介して、接地電位Ｖｓｓに接続されたリファレンス書き込み信号線ＲＷＳＬ０または電源電位Ｖｄｄに接続されたリファレンス書き込み信号線ＲＷＳＬ１に接続されている。
【００１０】
また、リファレンスセルＲＭＣ１、ＲＭＣ３が接続された２本のビット線ＢＬ間にはスイッチトランジスタＴ４、リファレンスセルＲＭＣ０、ＲＭＣ２が接続された２本のビット相補線ＢＬｂ間にはスイッチトランジスタＴ５が、それぞれ接続されている。スイッチトランジスタＴ４、Ｔ５は、ビット線イコライズ信号ＥＱ０またはＥＱ１によって動作する。
【００１１】
従来の１Ｔ／１Ｃの構造を有する半導体記憶装置は、上述の基準電位発生回路に加え、基準電位発生回路のコントロール信号を生成するリファレンスコントロール回路、ワード線ＷＬ０、ＷＬ１およびプレート線ＰＬを有し、リファレンスセルＲＭＣ０〜ＲＭＣ３が接続されたビット線ＢＬまたはビット相補線ＢＬｂの１つの線と、メモリセルＭＣ０〜ＭＣ３が接続されたビット線ＢＬまたはビット相補線ＢＬｂの１つの線との間に接続され、各ビット線に発生した電位を比較してメモリセルの信号を増幅するセンスアンプ回路ＳＡとから構成されている。
【００１２】
次に、従来の１Ｔ／１Ｃの構造を有する半導体記憶装置における読み出し動作の説明を行う。ここでは、第１のデータ（データ１）を電源電位Ｖｄｄ、第２のデータ（データ０）を接地電位Ｖｓｓとして、例えば、データ１が書き込まれたＭＣ０のデータを読み出す動作を説明する。
【００１３】
ここで、ビット線ＢＬ０に接続されたＭＣ０のデータの読み出しを行う場合、基準電位が与えられるビット相補線ＢＬｂ０、およびＢＬｂ０とスイッチトランジスタＴ４により接続されているＢＬｂ１に接続されたリファレンスセル、例えばＲＭＣ１にはリファレンス書き込み信号線ＲＷＳＬ１を介してデータ１が、他方のＲＭＣ３にはリファレンス書き込み信号線ＲＷＳＬ０を介してデータ０が予め書き込まれている。
【００１４】
まず、ＭＣ０を含むメモリセルブロックが選択されると、ブロック選択信号がアクティブとなり、このブロック選択信号を受けてリファレンスコントロール回路が活性化される。
【００１５】
次に、ワード線ＷＬ０が立ち上がり、その後、プレート線ＰＬ０が立ち上がると、これらの線に接続されているメモリセルＭＣ０が選択され、ＭＣ０に書き込まれているデータに対応する電荷がＢＬ０に流れ出る。同時に、リファレンスワード線ＲＷＬ０とリファレンスプレート線ＲＰＬが立ち上がり、これらの線に接続されているＲＭＣ１に書き込まれているデータ１に対応する電荷がＢＬｂ０に、ＲＭＣ３に書き込まれているデータ０に対応する電荷がＢＬｂ１に流れ出る。
【００１６】
この後、ビット線イコライズ信号ＥＱ０を立ち上げ、スイッチトランジスタＴ４を動作させることで、ＢＬｂ０とＢＬｂ１とを接続する。つまり、ＢＬｂ０とＢＬｂ１とを短絡させる。このとき各ビット相補線ＢＬｂ０、ＢＬｂ１の電位は、ＢＬｂ０とＢＬｂ１の有する容量は略同一であるため、短絡前に各ビット相補線が有していた電位の中間電位となる。この中間電位が、メモリセルＭＣ０のデータ読み出しを行う際に使用される基準電位となる。
【００１７】
このようにして、ＢＬｂ０に基準電位を発生させた後、リファレンスコントロール回路はＥＱ０を非アクティブとし、ＢＬｂ０とＢＬｂ１とを切り離す。同時に、センスアンプ回路ＳＡ０００を活性化し、ＳＡ０００により増幅された、ＢＬ０に表れたＭＣ０に記憶されていたデータ１に対応する電位とＢＬｂ０に表れた基準電位とが、データとしてディジット線ＤＢ、ディジット相補線ＤＢｂに出力される。
【００１８】
【発明が解決しようとする課題】
しかしながら、従来の基準電位発生回路において、基準電位の発生を行うリファレンスセルには、データの記憶を行うメモリセルにも用いられている強誘電体メモリが使用されており、更に、１つのリファレンスセルには常に同じデータ、例えば、データ１→データ１→データ１→・・・（データ０→データ０→データ０→・・・）が書き込まれる回路構成となっている。そのため、メモリセルからのデータ読み出し動作を繰り返し行った場合、基準電位を発生させるリファレンスセルの強誘電体キャパシタの強誘電体膜には、常に同じ向きの分極が生じてしまうこととなり、結果として、強誘電体膜の分極状態を劣化させるインプリントが発生するといった問題が生じていた。
【００１９】
また、従来の基準電位発生回路では、１つのリファレンスセルコントロール回路に対して複数の基準発生回路が接続された構成となっているため、活性化されていないセンスアンプ回路に接続されたリファレンスセルに対しても、選択されるメモリセルを含むブロックが選択された場合にはデータの書き込みが行われる。
【００２０】
つまり、従来の基準電位を発生させるリファレンスセルにおいては、データの書き込みや読み出しが行われるメモリセルよりもアクセス回数が多くなるため、結果として、強誘電体膜の膜疲労が早まるといった問題が生じていた。
【００２１】
そこで、本発明では、半導体記憶装置の小型化や高集積化を維持しつつ、リファレンスセルの強誘電体膜のインプリントおよび膜疲労が軽減される基準電位発生回路を提供し、さらに、リファレンスセルの強誘電体膜の劣化を防止することにより、強誘電体キャパシを用いた半導体記憶装置の故障を低減し、より高い信頼性を有する半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る第１の半導体記憶装置は、第１のビット線と、第１のビット線に接続され、データを格納するメモリセルと、第２のビット線と、第２のビット線に接続され、所定のデータに対応する電位を保持する第１のリファレンスセルと、第１のリファレンスセルに接続され、第１のリファレンスセルに保持される電位を与える第１の信号線と、第３のビット線と、第３のビット線に接続され、所定のデータに対応する電位を保持する第２のリファレンスセルと、第２のリファレンスセルに接続され、第２のリファレンスセルに保持される電位を与える第２の信号線と、第２のビット線と第３のビット線との間に接続され、第１の制御信号に応答して第２のビット線と第３のビット線とを電気的に接続するスイッチ回路と、第１電位レベルの第２の制御信号に応答して、第１の信号線を介して第１のリファレンスセルに第１のデータに対応する電位を供給し、第２の信号線を介して第２のリファレンスセルに第２のデータに対応する電位を供給する第１の状態と、第２電位レベルの第２の制御信号に応答して、第１の信号線を介して第１のリファレンスセルに第２のデータに対応する電位を供給し、第２の信号線を介して第２のリファレンスセルに第１のデータに対応する電位を供給する第２の状態とを有する電位供給回路と、第２のビット線もしくは第３のビット線の一方と、第１のビット線とに接続され、第２のビット線もしくは第３のビット線に発生した電位と、第１のビット線に発生した電位とを比較するデータ読み出し回路とから構成されるものである。
【００２３】
また、本発明に係る第２の半導体記憶装置は、第１のビット線と、第１強誘電体キャパシタと、第１のビット線と第１強誘電体キャパシタの一方の電極との間に設けられ、第１の制御信号により動作して格納されたデータの読み出しを行う第１のトランジスタとから構成されるメモリセルと、第２のビット線と、第２のビット線に接続され、所定のデータに対応する電位を保持する第１のリファレンスセルと、第１のリファレンスセルに接続され、第１のリファレンスセルに保持される電位を与える第１の信号線と、第１のリファレンスセルと第１の信号線との間に接続され、第１の制御信号により動作して第１のリファレンスセルにデータの書き込みを行う第２のトランジスタと、第３のビット線と、第３のビット線に接続され、所定のデータに対応する電位を保持する第２のリファレンスセルと、第２のリファレンスセルに接続され、第２のリファレンスセルに保持される電位を与える第２の信号線と、第２のリファレンスセルと第２の信号線との間に接続され、第１の制御信号により動作して第２のリファレンスセルにデータの書き込みを行う第３のトランジスタと、第２のビット線と第３のビット線との間に接続され、第２の制御信号に応答して第２のビット線と第３のビット線とを電気的に接続するスイッチ回路と、第２のビット線もしくは第３のビット線の一方と、第１のビット線とに接続され、第２のビット線もしくは第３のビット線に発生した電位と、第１のビット線に発生した電位とを比較するデータ読み出し回路とから構成されるものである。
【００２４】
加えて、本発明に係る第３の半導体記憶装置は、複数の第１のビット線と、複数の第１のビット線のそれぞれに接続され、データを格納する複数のメモリセルと、複数の第２のビット線と、複数の第２のビット線のそれぞれに接続され、所定のデータに対応する電位を保持する複数の第１のリファレンスセルと、複数の第１のリファレンスセルに接続され、複数の第１のリファレンスセルに保持される電位を与える第１の信号線と、第１のリファレンスセルと第１の信号線との間に接続され、第１の制御信号により動作して第１のリファレンスセルにデータの書き込みを行う第１のトランジスタと、複数の第３のビット線と、複数の第３のビット線のそれぞれに接続され、所定のデータに対応する電位を保持する複数の第２のリファレンスセルと、複数の第２のリファレンスセルに接続され、複数の第２のリファレンスセルに保持される電位を与える第２の信号線と、第２のリファレンスセルと第２の信号線との間に接続され、第１の制御信号により動作して第２のリファレンスセルにデータの書き込みを行う第２のトランジスタと、第２のビット線と第３のビット線との間に接続され、第２の制御信号に応答して第２のビット線と第３のビット線とを電気的に接続する複数のスイッチ回路と、第２のビット線もしくは第３のビット線の一方と、第１のビット線とに接続され、第２のビット線もしくは第３のビット線に発生した電位と、第１のビット線に発生した電位とを比較する複数のデータ読み出し回路とを有し、複数のメモリセルのうち、選択されたメモリセルに対応するリファレンスセルに接続された第１および第２トランジスタは動作し、非選択のメモリセルに対応するリファレンスセルに接続された第１および第２トランジスタは非動作とするものである。
【００２５】
【発明の実施の形態】
以下、本発明の第１の実施形態について図面を参照して詳細に説明する。
【００２６】
図１には、第１の実施形態の半導体記憶装置における基準電位発生回路とその周辺回路の一部が図示されている。
【００２７】
第１の実施形態の半導体記憶装置は、図１に示されるような基準電位発生回路の他、基準電位発生回路のコントロール信号を生成するリファレンスコントロール回路、リファレンスセル書き込み信号線ＲＷＳＬに接続される電位供給回路であるデータ反転回路、およびデータ反転回路に入力される信号ＲＷＣ０、ＲＷＣ１を生成するＲＷＳコントロール回路とからなる周辺回路と、ビット線ＢＬとビット相補線ＢＬｂおよびワード線ＷＬ０、ＷＬ１との交点に配置されたデータを記憶するメモリセルＭＣ０〜ＭＣ３と、メモリセルＭＣ０〜ＭＣ３のいずれかが接続されたビット線ＢＬと対応するリファレンスセルが接続されたビット相補線ＢＬｂとの間に接続され、各ビット線ＢＬ、ＢＬｂに発生した電位を比較してメモリセルの信号を増幅するセンスアンプ回路ＳＡ（データ読み出し回路）とから構成されている。本実施形態では、反転したデータが供給されるＲＷＳＬ００／ＲＷＳＬ０１とＲＷＳＬ１０／ＲＷＳＬ１１のそれぞれにデータ反転回路０およびＲＷＳコントロール回路０、データ反転回路１およびＲＷＳコントロール回路１が設けられている。
【００２８】
第１の実施形態における基準発生回路では、それぞれにメモリセルが接続された互いに対をなすビット線ＢＬとビット相補線ＢＬｂ、リファレンスワード線ＲＷＬ、リファレンスプレート線ＲＰＬ、データ反転回路に接続されたリファレンス書き込み電位線ＲＷＳＬが設けられており、各ビット線とリファレンスワード線との交点には、リファレンスセルＲＭＣ０〜ＲＭＣ３が配置されている。
【００２９】
リファレンスセルＲＭＣ０〜ＲＭＣ３のうち、リファレンスセルＲＭＣ０、ＲＭＣ２はビット線ＢＬに接続されており、リファレンスワード線ＲＷＬ１により動作する選択トランジスタＲＴ０、ＲＴ２と、一方の端子が選択トランジスタＲＴ０、ＲＴ２に接続され、他方がリファレンスプレート線ＲＰＬに接続される強誘電体キャパシタＨ０、Ｈ２とから構成されている。また、リファレンスセルＲＭＣ１、ＲＭＣ３は、ビット相補線ＢＬｂに接続されており、リファレンスワード線ＲＷＬ０により動作する選択トランジスタＲＴ１、ＲＴ３と、一方の端子が選択トランジスタＲＴ１、ＲＴ３に接続され、他方がリファレンスプレート線ＲＰＬに接続される強誘電体キャパシタＨ１、Ｈ３とから構成されている。
【００３０】
これらのリファレンスセルＲＭＣ０〜ＲＭＣ３は、スイッチトランジスタＴ０〜Ｔ３を介して、接地電位Ｖｓｓまたは電源電位Ｖｄｄに接続されるリファレンス書き込み信号線ＲＷＳＬ０、ＲＷＳＬ１に接続されている。
【００３１】
また、リファレンスセルＲＭＣ０、ＲＭＣ２が接続された２本のビット線ＢＬ間にはスイッチトランジスタＴ４、リファレンスセルＲＭＣ１、ＲＭＣ３が接続された２本のビット相補線ＢＬｂ間にはスイッチトランジスタＴ５が、それぞれ接続されている。スイッチトランジスタＴ４、Ｔ５は、ビット線イコライズ信号ＥＱ０またはＥＱ１によって動作する。
【００３２】
本実施形態におけるデータ反転回路は、図２に示すような回路により構成される。以下、本実施形態のデータ反転回路０を例に挙げて説明する。
【００３３】
それぞれのデータ反転回路は、リファレンスセルにデータ１を書き込む為の信号ＲＷＳと、データ１が書き込まれるリファレンスセルに接続されるＲＷＳＬ００またはＲＷＳＬ０１とを接続するＮチャンネルトランジスタＴ７、Ｔ９およびＰチャンネルトランジスタＴ８、Ｔ１０を有し、接地電位Ｖｓｓとデータ０が書き込まれるリファレンスセルに接続されるＲＷＳＬ００またはＲＷＳＬ０１とを接続するＮチャンネルトランジスタＴ６、Ｔ１１から構成されている。更に、このデータ反転回路０は、ＲＷＳコントロール回路０で生成されたデータ反転回路０に入力される信号ＲＷＣを反転させるインバータＩＮＶ０を有している。
【００３４】
データ反転回路０を構成しているトランジスタのうち、ＮチャンネルトランジスタのＴ６、Ｔ９およびＰチャンネルトランジスタのＴ８はＲＷＣ信号によって制御され、ＮチャンネルトランジスタのＴ７、Ｔ１１およびＰチャンネルトランジスタのＴ１０はインバータＩＮＶによって反転されたＲＷＣ反転信号によって制御される。つまり、ＲＷＣがＨレベルの場合では、ＮチャンネルトランジスタのＴ６、Ｔ９およびＰチャネルトランジスタＴ１０がオンし、ＲＷＳＬ００にＶｓｓ、ＲＷＳＬ０１にＲＷＳを出力する。反対に、ＲＷＣがＬレベルの場合では、ＮチャンネルトランジスタのＴ７、Ｔ１１およびＰチャンネルトランジスタのＴ８がオンし、ＲＷＳＬ００にＲＷＳ、ＲＷＳＬ０１にＶｓｓを出力する。
【００３５】
このように、本実施形態におけるデータ反転回路においては、データ反転回路に入力する信号ＲＷＣを変更することで、データリファレンスセル書き込み信号線ＲＷＳＬの電位を変化させ、適宜反転させたデータをリファレンスセルに書き込むことを可能としている。
【００３６】
次に、図３を用いて、本実施形態の半導体記憶装置において、ビット線ＢＬ０（第１のビット線に対応）に接続されたメモリセルＭＣ０のデータ読み出し時に使用する基準電位を発生させる基準電位発生回路の動作を説明する。
【００３７】
以下、リファレンスセルＲＭＣ１（第１のリファレンスセルに対応）にはデータ０が、リファレンスセルＲＭＣ３（第２のリファレンスセルに対応）にはデータ１が予め書き込まれており、ＲＷＬ０、ＲＡ０、ＥＱ０が選択されることとして説明を行う。
【００３８】
時刻ｔ１では、ＲＷＬ０とＲＰＬがハイレベル（以下、「Ｈ」とする）に立ち上がることで、ＲＭＣ１、ＲＭＣ３が選択され、それぞれのリファレンスセルに記憶されていたデータに対応する電位がビット相補線ＢＬｂ０、ＢＬｂ１に出力される。また、このときＲＷＣ０がローレベル（以下、「Ｌ」とする）に立ち下がり、データ反転回路０を構成するトランジスタＴ７、Ｔ８およびＴ１１がＯＮ、Ｔ６、Ｔ９およびＴ１０がＯＦＦとなることで、ＲＷＳＬ００とＲＷＳ、ＲＷＳＬ０１とＶｓｓとがそれぞれ接続される。
【００３９】
次に、時刻ｔ２において、ＥＱ０がＨに立ち上がると、スイッチトランジスタＴ５がＯＮとなり、隣り合うビット相補線ＢＬｂ０、ＢＬｂ１とが接続される。これにより、各ビット相補線ＢＬｂ０、ＢＬｂ１には、それぞれのメモリセルに記憶されていたデータに対応する電位の基準電位が生成される。このとき各ビット相補線ＢＬｂ０、ＢＬｂ１に与えられる基準電位は、ＢＬｂ０とＢＬｂ１の有する容量が略同一であるため、短絡前に各ビット相補線が有していた電位の約１／２の中間電位となる。この中間電位が、メモリセルＭＣ０のデータ読み出しを行う際の基準電位として使用される。
【００４０】
この中間電位をメモリセルからのデータの読み出し時の基準電位として用いる。
【００４１】
時刻ｔ３では、ＢＬ０／ＢＬｂ０間、およびＢＬ１／ＢＬｂ１間に接続されたセンスアンプ回路ＳＡが活性化され、ビット相補線ＢＬｂ０またはＢＬｂ１の基準電位とビット相補線と対をなすビット線ＢＬ０、ＢＬ１に発生するメモリセルＭＣ０、ＭＣ２に記憶されたデータに対応する電位とを比較し、メモリセルの信号を増幅する。この増幅された信号が対応するディジット線ＤＢ、ＤＢｂに出力され、選択されたメモリセルのデータの読み出し動作が完了する。
【００４２】
読み出し動作完了後、次のデータの読み出し動作の際に必要となる基準電位の生成の準備、つまり、前回の読み出し動作時に記憶されていたデータの読み出しが行われたリファレンスセルＲＭＣ０、ＲＭＣ３へのデータの再書き込みを行う。
【００４３】
時刻ｔ５において、まず、ＲＷＳをＨに立ち上げ、ＲＷＳに接続されたＲＷＳＬ００にデータ１に対応する電位を与える。このとき、ＲＷＳＬ０１はデータ反転回路０を介して接地電位Ｖｓｓに接続されているため、ＲＷＳＬ０１には、データ０に対応する電位が与えられている。つまり、時刻ｔ５で、リファレンスセルＲＭＣ１、ＲＭＣ３に再書き込みされるデータが反転されることとなる。
【００４４】
同時に、時刻ｔ５では、スイッチトランジスタＴ１、Ｔ３をＯＮにする制御信号ＲＡ０がＨに立ち上げられ、データ０に対応する電位が与えられたリファレンス書き込み信号線ＲＷＳＬ０１と、リファレンスセルＲＭＣ３とが接続されてＲＭＣ３にデータ０が再書き込みされる。
【００４５】
そして、時刻ｔ６において、ＲＰＬがＬに立ち下がることで、リファレンスセルＲＭＣ１にデータ１が再書き込みされる。
【００４６】
時刻ｔ７において、ＲＷＳがＬに立ち下がることで、ＳＴｂ０、ＳＴｂ１がＬに下がる。その後、ＲＡ０がＬになり、ＲＭＣ１とＲＷＳＬ００、およびＲＭＣ３とＲＷＳＬ０１がスイッチトランジスタＴ１、Ｔ３により切り離される。
【００４７】
以上により、リファレンスセルＲＭＣ０、ＲＭＣ３へのデータの再書込みが完了する。
【００４８】
上記の説明では、ＲＭＣ１にデータ０→データ１、ＲＭＣ３にデータ１→データ０を再書き込みする例を示したが、ＲＷＣをＬからＨとすれば、データ反転回路０内のトランジスタＴ６、Ｔ９およびＴ１０はＯＮとなり、Ｔ７、Ｔ８およびＴ１１はＯＦＦとなるため、ＲＷＳＬ００は接地電位Ｖｓｓに、ＲＷＳＬ０１はＲＷＳにそれぞれ接続されることとなる。これにより、ＲＭＣ１にデータ０が、ＲＭＣ３にデータ１がそれぞれ書き込まれる。
【００４９】
また、ＲＷＳコントロール回路の制御により、ＲＭＣ１にデータ０→データ０→…→データ１→…、ＲＭＣ３にデータ１→データ１→…→データ０→…のように、所定回数まで同じ電位のデータの書き込みを行い、その後、データを反転させてリファレンスセルにデータの書き込みを行うようにしてもよい。
【００５０】
以上のように、第１の実施形態における基準電位発生回路を有する半導体記憶装置によれば、基準電位発生回路が有するリファレンスセル書込み信号線ＲＷＳＬに、データ反転回路およびそのコントロール回路を配置することで、１つのリファレンスセルに書き込むデータをデータ０→データ１→データ０→データ１→…や、データ０→データ０→データ１→データ１→データ０→…のように自由に制御することが可能となる。つまり、リファレンスセルの強誘電体キャパシタの特性に合った書き込みを行うことが可能となる。この結果、メモリセルよりも多い回数アクセスされるリファレンスセルの強誘電体キャパシタの疲労が抑制され、強誘電体膜の分極状態を劣化させるインプリントの発生を抑えることが可能となる。
【００５１】
また、本実施形態では、１つのデータ反転回路およびそのコントロール回路を複数の基準電位発生回路が接続された１対のＲＷＳＬに対して設けることにより、ＲＷＳＬ対に接続された全てのリファレンスセルへの書き込み制御を可能としている。つまり、本実施形態の基準電位発生回路では、占有面積をあまり増加させることなく、リファレンスセルにおける強誘電体膜のインプリントの発生を抑えることが可能となる。
【００５２】
更に、１つのリファレンスセルコントロール回路によって制御される複数の基準電位発生回路および、それらの基準電位発生回路により生成された基準電位を用いてデータの読み出しを行う複数のメモリセルからなるブロックが複数含まれる半導体記憶装置においては、１つのブロックに含まれるメモリセルに対して、例えば書き込み信号ＷＥ等を用いてデータの書き込みを行う場合、その書き込み信号ＷＥを用いることで、隣接するブロックに含まれるリファレンスセルへのデータの再書き込みを行うことも可能である。このように、メモリセルへの書き込み信号を隣接するブロックにおけるリファレンスセルの再書き込み信号として用いるようにすることにより、特別なタイミング合わせを必要とすること無く、リファレンスセルへの再書き込みを行うことが可能となる。
【００５３】
次に、本発明の第２の実施形態を説明する。
【００５４】
図４は、第２の実施形態の半導体装置における基準電位発生回路とその周辺回路を図示したものである。また、第１の実施形態で示した記号と同一記号は同一物、若しくは相当部分を示す。
【００５５】
第２の実施形態の半導体記憶装置は、先に説明した第１の実施形態と同様に、基準電位発生回路と、基準電位発生回路のコントロール信号を生成するリファレンスコントロール回路とからなる周辺回路と、ビット線ＢＬとビット相補線ＢＬｂおよびワード線ＷＬ０、ＷＬ１との交点に配置されたデータを記憶するメモリセルＭＣ０〜ＭＣ３と、ビット線ＢＬとビット相補線ＢＬｂとの間に接続されてメモリセルの信号を増幅するセンスアンプ回路ＳＡとを有し、更に、ブロック選択信号ＢＥと読み出し信号ＲＥを受けて基準電位発生回路のコントロール信号ＲＣＥを生成するリファレンスコントロールイネーブル回路とから構成されている。
【００５６】
第２の実施形態の半導体記憶装置におけるメモリセルのデータの読み出しおよび書き込み動作は、従来の半導体記憶装置と同じである。
【００５７】
但し、第２の実施形態の場合、リファレンスコントロール回路にリファレンスコントロールイネーブル回路が接続されているため、ブロック選択信号ＢＥを基準電位発生回路のコントロール信号とする従来の半導体記憶装置とは異なり、ブロック選択信号ＢＥと読み出し信号ＲＥとを受けて生成された信号ＲＣＥを基準電位発生回路のコントロール信号として用いる。
【００５８】
ブロック選択信号ＢＥのみを基準電位発生回路のコントロール信号として利用する従来の半導体記憶装置では、基準電位が必要なメモリセルからのデータ読み出し動作時だけでなく、データ書き込み動作においても基準電位発生回路は活性化され、ブロックが選択される度にリファレンスセルへのデータ書き込みが行われてしまう。
【００５９】
そこで、第２の実施形態における半導体記憶装置のように、ブロック選択信号ＢＥと読み出し信号ＲＥとを受けて生成された信号ＲＣＥを基準電位発生回路のコントロール信号として用いるようにすれば、基準電位の生成が必要なメモリセルのデータ読み出し時にはリファレンスセルへのアクセスおよび再書き込みを行い、本来基準電位を生成する必要のないメモリセルのデータ書き込み時にはリファレンスセルへの動作を行わないようにすることが可能となる。
【００６０】
つまり、リファレンスコントロール回路の活性化信号をブロック選択信号ＢＥと読み出し信号ＲＥとで生成する第２の実施形態では、メモリセルへのデータ書き込み動作時のリファレンスセルへのアクセス、および再書き込みを停止させることにより、リファレンスセルの強誘電体膜の疲労を低減させることが可能となる。
【００６１】
更に、インプリントによるリファレンスセルの強誘電体膜の劣化についても防止する場合には、本実施形態の半導体記憶装置に、先に説明したデータ反転回路を設けることも可能である。
【００６２】
最後に、本発明の第３の実施形態を説明する。
【００６３】
図５は、第３の実施形態の半導体装置における基準電位発生回路とその周辺回路を図示したものである。また、第１の実施形態で示した記号と同一記号は同一物、若しくは相当部分を示す。
【００６４】
第３の実施形態の半導体記憶装置についても、先に説明した第１の実施形態と同様に、基準電位発生回路と、基準電位発生回路のコントロール信号を生成するリファレンスコントロール回路とからなる周辺回路と、ビット線ＢＬとビット相補線ＢＬｂおよびワード線ＷＬ０、ＷＬ１との交点に配置されたデータを記憶するメモリセルＭＣ０〜ＭＣ３と、ビット線ＢＬとビット相補線ＢＬｂとの間に接続されてメモリセルの信号を増幅するセンスアンプ回路ＳＡとから構成されている。
【００６５】
１つのリファレンスコントロール回路に接続される１対のリファレンス書き込み信号線ＲＷＳＬには、複数の基準電位発生回路００〜１ｋおよびメモリセル００〜１ｋが接続され、これらの基準電位発生回路やメモリセルに含まれるビット線ＢＬ／ビット相補線ＢＬｂ間には複数のセンスアンプ回路ＳＡ０００〜ＳＡ０ｋ１、ＳＡ１００〜ＳＡ１ｋ１が接続されている。
【００６６】
第３の実施形態における半導体記憶装置では、更に、外部入力アドレスによりデータを読み出す単位毎（ブロック毎）に対応するセンスアンプ回路ＳＡを活性化させるＳＡ活性化信号０〜ｉを有している。
【００６７】
次に、第３の実施形態における基準電位発生回路のリファレンスセルへの再書き込み動作について、外部入力アドレスによりメモリセル００〜０ｋが選択された場合を例に挙げて説明を行う。
【００６８】
まず、メモリセル００〜０ｋが選択された場合、ＳＡ活性化信号０がアクティブとなり、ＳＡ０００〜ＳＡ０ｋ１が活性化される。このとき、リファレンスコントロール回路は、ブロック選択信号ＢＥ、ＳＡ活性化信号、メモリセル選択アドレスから、ＲＰＬ０〜ＲＰＬｉのうちＲＰＬ０を選択し、ＲＡ００〜ＲＡｉ１のうちＲＡ００またはＲＡ０１のどちらか一方、更に、ＲＷＬＳ００〜ＲＷＬＳｉ１のうちＲＷＬＳ００またはＲＷＬＳ０１のどちらか一方を選択する。
【００６９】
ここで、ＲＡ００とＲＷＬＳ００とが選択された場合、ＲＭＣ００１、ＲＭＣ００３〜ＲＭＣ０ｋ１、ＲＭＣ０ｋ３により基準電位が生成される。
【００７０】
このとき、ＲＡ００〜ＲＡｉ１のうち、ＲＡ００のみがアクティブとなるので、リファレンスセルのうち、ＲＭＣ００１、ＲＭＣ００３〜ＲＭＣ０ｋ１、ＲＭＣ０ｋ３のリファレンスセルにのみアクセスがされ、スイッチトランジスタＴ００１、Ｔ００３〜Ｔ０ｋ１、Ｔ０ｋ３により対応するリファレンスセルへの再書き込みが行われる。
【００７１】
同様に、メモリセル１０〜１ｋが選択された場合、ＳＡ活性化信号１がアクティブとなり、ＳＡ１００〜ＳＡ１ｋ１が活性化される。このとき、リファレンスコントロール回路は、ブロック選択信号ＢＥ、ＳＡ活性化信号、メモリセル選択アドレスから、ＲＰＬ０〜ＲＰＬｉのうちＲＰＬ１を選択し、ＲＡ００〜ＲＡｉ１のうちＲＡ１０またはＲＡ１１のどちらか一方、更に、ＲＷＬＳ００〜ＲＷＬＳｉ１のうちＲＷＬＳ１０またはＲＷＬＳ１１のどちらか一方を選択する。
【００７２】
ここで、ＲＡ１１とＲＷＬＳ１１とが選択された場合、ＲＭＣ１００、ＲＭＣ１０２〜ＲＭＣ１ｋ０、ＲＭＣ１ｋ２により基準電位が生成される。
【００７３】
このとき、ＲＡ００〜ＲＡｉ１のうち、ＲＡ１１のみがアクティブとなるので、リファレンスセルのうち、ＲＭＣ１００、ＲＭＣ１０２〜ＲＭＣ１ｋ０、ＲＭＣ１ｋ２のリファレンスセルにのみアクセスがされ、スイッチトランジスタＴ０００、Ｔ００２〜Ｔ０ｋ０、Ｔ０ｋ２により対応するリファレンスセルへの再書き込みが行われる。
【００７４】
以上のように第３の実施形態の基準電位発生回路を有する半導体記憶装置によれば、基準電位発生回路のスイッチトランジスタＴ０００〜Ｔ００３を動作させるイネーブル信号と、リファレンスセル選択トランジスタＲＴ０００〜ＲＴ００３と、リファレンスプレート線ＲＰＬとをデータを読み出す単位毎に分け、更に、ブロック選択信号、ＳＡ活性化信号０〜ｉおよびメモリセル選択アドレスを用いてリファレンスコントロール回路でそのイネーブル信号を制御することで、アクセスする必要の無いリファレンスセルへのアクセスを行わないようにする。その結果、リファレンスセルへの再書き込み回数を減らすことができるようになり、リファレンスセルの強誘電体膜の疲労を低減させることが可能となる。
【００７５】
また、本第３の実施形態においても、更に、インプリントによるリファレンスセルの強誘電体膜の劣化についても防止する場合、先に説明したデータ反転回路を設けることが可能である。
【００７６】
【発明の効果】
以上説明したように、基準電位発生回路が有するリファレンスセル書込み信号線ＲＷＳＬに、データ反転回路およびそのコントロール回路を配置する本発明によれば、半導体装置の小型化や高集積化を維持しつつ、１つのリファレンスセルに書き込むデータを自由に制御することが可能となり、強誘電体キャパシタの特性に合った書き込みを行うことが可能となる。その結果、メモリセルよりも多い回数アクセスされるリファレンスセルの強誘電体キャパシタの疲労が抑制され、強誘電体膜の分極状態を劣化させるインプリントの発生を抑えることが可能となる。
【００７７】
また、ブロック選択信号ＢＥと読み出し信号ＲＥとを受けて生成された信号ＲＣＥを基準電位発生回路のコントロール信号として用いる本発明によれば、基準電位の生成が必要なメモリセルのデータ読み出し時にはリファレンスセルへのアクセスおよび再書き込みを行い、本来基準電位を生成する必要のないメモリセルのデータ書き込み時にはリファレンスセルへの動作を行わないようにすることが可能となる。その結果、メモリセルへのデータ書き込み動作時のリファレンスセルへのアクセス、および再書き込みを停止させることが可能となり、リファレンスセルの強誘電体膜の疲労を低減させることが可能となる。
【００７８】
更に、データを読み出す単位毎に分けて、ブロック選択信号、ＳＡ活性化信号０〜ｉおよびメモリセル選択アドレスを用いてリファレンスコントロール回路を制御する本発明によれば、アクセスする必要の無いリファレンスセルへのアクセスを減らすことが可能となり、リファレンスセルへの再書き込み回数を減らすことができるようになる。その結果、リファレンスセルの強誘電体膜の疲労を低減させることが可能となる。
【図面の簡単な説明】
【図１】本発明における第１実施形態の半導体記憶装置の要部回路図である。
【図２】本発明における第１実施形態のデータ反転回路の一例を示す回路図である。
【図３】本発明における第１実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図４】本発明における第２実施形態の半導体記憶装置の要部回路図である。
【図５】本発明における第３実施形態の半導体記憶装置の要部回路図である。
【図６】従来における半導体記憶装置の要部回路図である。
【符号の説明】
ＢＬ                  ビット線
ＢＬｂ                ビット相補線
ＲＭＣ０〜ＲＭＣ３    リファレンスセル
ＲＷＬ                リファレンスワード線
ＲＰＬ                リファレンスプレート線
ＲＴ０〜ＲＴ３        選択トランジスタ
Ｈ０〜Ｈ３            強誘電体キャパシタ
Ｔ０〜Ｔ５            スイッチトランジスタ
Ｖｓｓ                接地電位
Ｖｄｄ                電源電位
ＲＷＳＬ              リファレンス書き込み信号線
ＥＱ０、ＥＱ１        ビット線イコライズ信号
【図１】
0003602108.tif 000002
【図２】
0003602108.tif 000003
【図３】
0003602108.tif 000004
【図４】
0003602108.tif 000005
【図５】
0003602108.tif 000006
【図６】
0003602108.tif 000007