(57)【特許請求の範囲】
【請求項１】
ロジック部と共に混載されたメモリマクロと、
このメモリマクロをテストするためのテスト用入力信号がコード化されて入力されるテスト用入力端子と、
前記メモリマクロのテスト動作により得られる出力信号が取り出されるテスト用出力端子と、
前記テスト用入力端子に供給されるコード化されたテスト用入力信号をデコードして前記メモリマクロを前記ロジック部を介さずテスト動作させるテスト回路と、を備え、
前記テスト回路は、
前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリ制御信号をデコードし、このデコードされたメモリ制御信号とコード化されていないアドレス信号及びデータ信号により前記メモリマクロを選択的にテスト動作させる信号発生回路と、
前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリマクロ活性化信号及びメモリマクロ選択信号をデコードして前記信号発生回路を選択的に活性化する制御回路と、
を備えたことを特徴とするメモリ混載半導体集積回路。
【請求項２】
ロジック部と共に混載された複数のメモリマクロと、
これらのメモリマクロをテストするためのテスト用入力信号が部分的にコード化されて入力され、各メモリマクロで共有されるテスト用入力端子と、
前記各メモリマクロのテスト動作により得られる出力信号が取り出され、各メモリマクロで共有されるテスト用出力端子と、
前記テスト用入力端子に供給されるコード化されたテスト用入力信号をデコードして前記各メモリマクロを前記ロジック部を介さずダイレクトアクセスしてテスト動作させる、各メモリマクロ毎に設けられたテスト回路と、を備え、
前記テスト回路は、
前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリ制御信号をデコードし、このデコードされたメモリ制御信号とコード化されていないアドレス信号及びデータ信号により前記メモリマクロを選択的にテスト動作させる信号発生回路と、
前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリマクロ活性化信号及びメモリマクロ選択信号をデコードして前記信号発生回路を選択的に活性化する制御回路と、
を備えたことを特徴とするメモリ混載半導体集積回路。
【請求項３】
前記制御回路は、
前記メモリマクロ活性化信号をデコードする制御用主デコーダと、
前記メモリマクロ選択信号をデコードする選択デコーダと、
これの制御用主デコーダ及び選択デコーダの出力により制御されて前記メモリマクロのテスト動作を可能とするテストイネーブル信号を出すラッチ回路と、
を有することを特徴とする請求項１又は２記載のメモリ混載半導体集積回路。
【請求項４】
前記制御回路は、
前記メモリマクロ活性化信号と、テスト動作の開始及び停止をそれぞれ指示するパスワード信号及びクリア信号とをデコードする制御用主デコーダと、
前記メモリマクロ選択信号をデコードする選択デコーダと、
これらの制御用主デコーダ及び選択デコーダの出力により制御されて前記メモリマクロのテスト動作を可能とするテストイネーブル信号を出すラッチ回路と、
前記制御用主デコーダから出力されるパスワード信号及びクリア信号により前記メモリマクロのテストモード制御を行うテスト動作判定回路と、
を有することを特徴とする請求項１又は２記載のメモリ混載半導体集積回路。
【請求項５】
前記信号発生回路は、
前記テスト用入力端子に供給されるテスト用入力信号を受信してこのテスト用入力信号のうちコード化されていないアドレス信号及びデータ信号をそのまま前記メモリマクロに転送するレシーバ回路と、
このレシーバ回路で受信したテスト用入力信号のうちコード化されているメモリ制御信号をデコードして前記メモリマクロに転送するコマンドデコーダ回路と、
このコマンドデコーダ回路の出力により制御されて前記メモリマクロのテスト動作をバイト単位で制御するバイト制御回路と、
を有することを特徴とする請求項１又は２記載のメモリ混載半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリマクロをロジック部と共に１つのチップに混載してなる半導体集積回路に係り、特にメモリマクロのテストを行うテスト回路を内蔵したメモリ混載半導体集積回路に関する。
【０００２】
【従来の技術】
近年、ＡＳＩＣやマイクロプロセッサ等に大規模メモリマクロを混載した半導体集積回路（ＬＳＩ）が種々提案されている。この種のメモリ混載ＬＳＩにおいて、メモリマクロの通常動作は、ロジック部からの信号により制御され、例えばロジック部から読み出し命令が出されると、メモリマクロは選択されたアドレスのデータをロジック部に出力する。同様に、ロジック部から書き込み命令が入力されると、命令と同時に入力されるデータが選択されたメモリマクロのアドレスに書き込まれる。
【０００３】
この種のメモリ混載ＬＳＩにおいて、メモリマクロのテストを行うには、二つの方法がある。一つは、専用のテスト回路を設けることなく、ロジック部を介してメモりマクロを動作制御してテストを行う方式であり、もう一つは専用のテスト回路を内蔵し、テスト用入出力端子を設けて、ロジック部とは無関係にテストを行う方式である。前者は、大規模メモリマクロではベクタ長が長くなることから、実用的ではなく、一般には後者のテスト方式が用いられる。
【０００４】
混載メモリのテスト回路は、ロジック部との間の通常動作信号と、テスト用入出力端子からのテスト信号とをテストモード信号により切り替えるマルチプレクサを主体として構成される。テスト用入出力端子としては、通常のメモリ動作におけると同様にアドレス信号、データ信号その他の制御信号を入出力する端子が設けられ、ダイレクトアクセスと呼ばれる方式でテストが行われる。このダイレクトアクセス方式では、テスト信号として、メモリマクロが仕様上定義される全ての信号が必要である。
【０００５】
【発明が解決しようとする課題】
上述した従来の混載メモリのテスト回路方式は、通常の汎用メモリと同様のテストができるという利点がある反面、メモリマクロの信号が増えるとテスト信号も増えることになり、テストバス幅の増大によるチップサイズへの影響、あるいは少数ピンＡＳＩＣへの不適合等が問題になる。また、近年の技術開発により混載されるメモリ容量は益々大きくなってきていることから、出荷試験でもコスト低減のため同時に多数個を試験する必要があるが、そのような試験に用いられるプローブカードを作製できない、或いは同時測定のメモリ個数を減らさなければならない、といた問題がある。
【０００６】
この発明は、上記事情を考慮してなされたもので、少ないテスト用端子で大規模メモリマクロのテストを可能とし、メモリ容量やデータのビット構成が変わった場合にも効率的なテストを行うことを可能として、ＡＳＩＣの多品種開発や量産を容易にするようなテスト回路を内蔵したメモリ混載半導体集積回路を提供することを目的とする
【０００７】
【課題を解決するための手段】
この発明に係るメモリ混載半導体集積回路は、ロジック部と共に混載されたメモリマクロと、このメモリマクロをテストするためのテスト用入力信号がコード化されて入力されるテスト用入力端子と、前記メモリマクロのテスト動作により得られる出力信号が取り出されるテスト用出力端子と、前記テスト用入力端子に供給されるコード化されたテスト用入力信号をデコードして前記メモリマクロを前記ロジック部を介さずテスト動作させるテスト回路と、を備え、前記テスト回路は、前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリ制御信号をデコードし、このデコードされたメモリ制御信号とコード化されていないアドレス信号及びデータ信号により前記メモリマクロを選択的にテスト動作させる信号発生回路と、前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリマクロ活性化信号及びメモリマクロ選択信号をデコードして前記信号発生回路を選択的に活性化する制御回路と、を備えたことを特徴とする。
【０００８】
この発明に係るメモリ混載半導体集積回路はまた、ロジック部と共に混載された複数のメモリマクロと、これらのメモリマクロをテストするためのテスト用入力信号が部分的にコード化されて入力され、各メモリマクロで共有されるテスト用入力端子と、前記各メモリマクロのテスト動作により得られる出力信号が取り出され、各メモリマクロで共有されるテスト用出力端子と、前記テスト用入力端子に供給されるコード化されたテスト用入力信号をデコードして前記各メモリマクロを前記ロジック部を介さずダイレクトアクセスしてテスト動作させる、各メモリマクロ毎に設けられたテスト回路と、を備え、前記テスト回路は、前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリ制御信号をデコードし、このデコードされたメモリ制御信号とコード化されていないアドレス信号及びデータ信号により前記メモリマクロを選択的にテスト動作させる信号発生回路と、前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリマクロ活性化信号及びメモリマクロ選択信号をデコードして前記信号発生回路を選択的に活性化する制御回路と、を備えたことを特徴とする。
【０００９】
この発明におけるテスト回路は、例えば、テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリ制御信号をデコードし、このデコードされたメモリ制御信号とコード化されていないアドレス信号及びデータ信号により前記メモリマクロを選択的にダイレクトアクセスしてテスト動作させる信号発生回路と、前記テスト用入力端子に供給されるテスト用入力信号のうちコード化されているメモリマクロ活性化信号及びメモリマクロ選択信号をデコードして前記信号発生回路を選択的に活性化する制御回路とを備えて構成される。
【００１０】
テスト回路における制御回路は、例えば、メモリマクロ活性化信号をデコードする制御用主デコーダと、メモリマクロ選択信号をデコードする選択デコーダと、これらの制御用主デコーダ及び選択デコーダの出力により制御されて前記メモリマクロのテスト動作を可能とするテストイネーブル信号を出すラッチ回路とを備えて構成される。
【００１１】
またテスト回路の制御回路は、更に好ましくは、制御用主デコーダから出力されるパスワード信号及びクリア信号により前記メモリマクロのテストモード制御を行うテスト動作判定回路を備える。
【００１２】
更に、テスト回路の信号発生回路は、好ましくは、テスト用入力端子に供給されるテスト用入力信号を受信してこのテスト用入力信号のうちコード化されていないアドレス信号及びデータ信号をそのまま前記メモリマクロに転送するレシーバ回路と、このレシーバ回路で受信したテスト用入力信号のうちコード化されているメモリ制御信号をデコードして前記メモリマクロに転送するコマンドデコーダ回路と、このコマンドデコーダ回路の出力により制御されて前記メモリマクロのテスト動作をバイト単位で制御するバイト制御回路とを備えて構成される。
【００１３】
この発明においては、混載メモリマクロをテストするために、ロジック部を介さずにメモリマクロをダイレクトアクセスする専用のテスト回路が設けられる。この場合、外部のテスト用入力端子へのテスト用入力信号は、テスト仕様に応じてコード化して与えるものとし、具体的には少なくともメモリマクロのアドレス信号及びデータ信号を除く他の各種制御信号をコード化して与えるものとして、テスト回路にはその各種制御信号をデコードするデコーダを内蔵する。これにより、テスト用入力端子の数を少ないものとすることができる。
【００１４】
この発明において、混載するメモリマクロが複数個の場合には、テスト回路は各メモリマクロにそれぞれ対応して設けられる。この様にすれば、テスト回路部分をひとかたまりとして回路及びレイアウト設計を行うことにより、搭載するメモリマクロの数を変更する場合の設計変更が極めて簡単になるという利点が得られる。テスト回路の規模は小さいもので済むから、メモリマクロ毎に設けるようにしても、ＬＳＩのチップサイズ増大への影響は小さい。
【００１５】
またテスト回路を、コード化されているメモリ制御信号をデコードし、このデコードされたメモリ制御信号とコード化されていないアドレス及びデータ信号によりメモリマクロを選択的にダイレクトアクセスする信号発生回路と、コード化されているメモリマクロ活性化信号及びメモリマクロ選択信号をデコードして信号発生回路を選択的に活性化する制御回路とから構成することにより、テスト端子数を少なくしたダイレクトアクセス方式で自由度の高いメモリマクロのテストが可能になる。
【００１６】
更にこの発明において、テスト回路の制御回路内に、制御用主デコーダから出力されるパスワード信号及びクリア信号によりメモリマクロのテストモード制御を行うテスト動作判定回路を備えることによって、電源投入後に予め決められたパスワード・コードを入力しないと動作しないという制御ができ、通常の動作状態においての誤動作を防止することができる。更に、テスト動作判定回路が非選択の場合には、メモリマクロを動作させないというノーオペレーション（ＮＯＰ）モードとすることが可能となる。
【００１７】
更にまたこの発明において、テスト回路の信号発生回路内に、メモリマクロのテスト動作をバイト単位で制御するバイト制御回路を設けることにより、バイト単位でのテスト動作が可能となる。通常混載メモリには、多ビット幅でかつバイト単位で書き込みを禁止するマスク機能があり、この多ビット対応としてテスト時はテスト可能なビット幅までマルチプレクスするのが一般的である。これに対してこの発明では、バイト制御回路を備えることにより、バイト単位でメモリマクロのデータ入出力を制御することが可能になる。これにより、読み出しデータについては、データのバス幅を減らした効率的な読出動作テストが可能になる。また、書き込み時には共通の書き込みデータ線とマスク機能を有効あるいは無効にするためのマスク信号をバイト選択信号で制御することにより、１バイト或いは数バイト単位の任意ビット幅での書き込み動作テストを行うことができる。
【００１８】
【発明の実施の形態】
以下、図面を参照しながらこの発明の実施例を詳細に説明する。
図１は、一実施例のメモリ混載ＬＳＩチップ１の概念的なレイアウトを示している。ＬＳＩチップ１にはロジック部１２と共に、この実施例では二つのメモリマクロ１１（１１ａ，１１ｂ）が搭載されている。メモリマクロ１１は例えばＤＲＡＭである。
【００１９】
各メモリマクロ１１にそれぞれ対応して、同じ構成のテスト回路２０（２０ａ，２０ｂ）が設けられている。ＬＳＩチップ１には、二つのテスト回路２０で共用される、テスト用入力信号ＴＥＳＴＩＮを入力する複数本のテスト用入力端子１７と、テスト出力信号ＴＥＳＴＯＵＴを取り出す複数本のテスト用出力端子１８が設けられている。二つのテスト回路２０は、入出力端子を共有していずれか一方のメモリマクロ１１をテストするために、後述するように選択デコーダを内蔵して、いずれか一方のみが活性化される。
【００２０】
チップ外部からのテスト用入力信号ＴＥＳＴＩＮは、図３に示すように、メモリマクロ１１のテストモードを制御するテストモード信号ＴＭと、制御回路１５および信号発生回路１６を制御するためのテスト制御信号Ｓ１〜Ｓｎを含む。ここでテスト制御信号Ｓ１〜Ｓｎは、具体的にはいずれか一つのメモリマクロ１１を選択的に活性化するための信号（メモリマクロ選択信号、メモリマクロ活性化信号等）、メモリマクロ１１の通常動作に用いられるアドレス信号、データ信号、その他の各種メモリ制御信号（リードイネーブル信号、ライトイネーブル信号、プリチャージ信号、アドレスストローブ信号、基準信号等）を含む。この実施例において重要なことは、これらのテスト制御信号Ｓ１〜Ｓｎのうち、メモリマクロ１１のアドレス信号及びデータ信号はそのままダイレクトにメモりマクロ１１に与えられ、それ以外の制御信号はコード化されて与えられるようにしていることである。
【００２１】
これにより、メモリマクロ１１をダイレクトアクセス可能としながら、テスト用入力端子１７の本数を、従来のダイレクトアクセス方式によるテストを行う場合に比べて、大幅に少ないものとしている。具体的には、アドレス信号及びデータ信号を除くテスト用入力信号のコード化により、従来１０本程度必要であったテスト用入力端子の数を５本程度と約半分にすることができる。
【００２２】
テスト回路２０は、メモリマクロ１１のテスト時にチップ外部からのテスト用入力信号ＴＥＳＴＩＮを受けるレシーバ回路１４（１４ａ，１４ｂ）と、このレシーバ回路１４からの出力信号ＳＣＭＤで動作し、メモリマクロ１１単位でのテスト回路２０を制御する制御回路１５（１５ａ，１５ｂ）と、この制御回路１５およびレシーバ回路１４からの出力信号で動作し、メモリマクロ１１がロジック部１２との入出力を行うための信号と同意義の信号（即ちアドレス信号、データ信号及びメモリ制御信号）を発生する信号発生回路１６（１６ａ，１６ｂ）と、メモリマクロ１１からのテスト出力データ信号ＱＭＣをチップ外部に転送するためのドライバ回路１３（１３ａ，１３ｂ）とを備えている。
【００２３】
この実施例において、メモリマクロ１１にそれぞれ対応して同じ構成のテスト回路２０を設けているのは、主として設計上の便宜のためである。設計思想としては、複数のメモリマクロ１１に対して一つのテスト回路２０を設けることも考えられる。しかしこの場合には、搭載するメモリマクロの数を変更する場合にテスト回路の設計変更が必要になる。これに対して、テスト回路２０をひと固まりの回路及びレイアウトとして設計しておき、メモリマクロの数を増やす場合には同じテスト回路をそのまま転写するようにすれば、簡単にＬＳＩの設計変更が可能となる。
【００２４】
図２は、混載されるメモリマクロ１１の概念構成を示している。図示のようにメモりマクロ１１は、メモリセルアレイ２０１、カラムデコーダ／センスアンプ２０２、ロウデコーダ２０３、プリデコーダ／制御回路２０４及びデータバッファ２０５を含むコア回路２１と、ロジック部１２との間で信号入出力を行う入出力バッファ２２を有する。更にメモりマクロ１１は、図１に示すテスト回路２０と本来の入出力回路２２との間でテスト信号の授受を行うためのテスト信号入出力回路２３を有する。この混載メモリマクロ１１は、通常の汎用メモリに比べてデータのビット幅が広く、例えば１２８ビット或いは２５６ビット程度に設定される。
【００２５】
図３は、テスト回路２０におけるレシーバ回路１４の具体的な回路例を示している。レシーバ回路１４は、図示のように、テストモード信号ＴＭその他のテスト制御信号Ｓ１〜Ｓｎが入力されるバッファ回路３１、３２（３２１  〜３２ｎ）と、バッファ回路３１に得られるテストモード信号ＴＭを一方の入力とし、バッファ回路３２の出力を他方の入力とするＡＮＤゲート３３（３３１  〜３３ｎ）とから構成されている。ＡＮＤゲート３３の論理結果として、テストモード時にのみ出力信号ＳＣＭＤ（ＳＣＭＤ１〜ＳＣＭＤｎ）が得られる。出力信号ＳＣＭＤは、テストモード信号ＴＭが論理的に“０”の場合は“０”となり、テストモード信号ＴＭが論理的に“１”の場合は、入力制御信号Ｓが同論理で信号ＳＣＭＤとして出力される。
【００２６】
この実施例では、テストモード信号ＴＭが“１”の時にメモリマクロ１１のテストを可能としているが、論理が“０”の時にメモリマクロ１１のテストを有効する場合はバッファ回路３１を反転バッファ（インバータ回路）に変更すればよい。
【００２７】
図４は、テスト回路２０におけるドライバ回路１３の具体的な回路例を示している。制御回路１５からは後述するようにメモりマクロ１１を選択的にテスト可能とするためのテストイネーブル信号ＭＣＥが得られ、テスト時メモリマクロ１１からはテスト出力信号ＱＭＣ（ＱＭＣ１〜ＱＭＣｍ）が得られる。ドライバ回路１３はメモリマクロ１１からのテスト出力信号ＱＭＣが入力される出力バッファ回路４１と、この出力バッファ回路４１の出力を、テストイネーブル信号ＭＣＥで制御して取り出すトライステート型バッファ回路４２（４２１  〜４２ｍ）とから構成される。
【００２８】
制御回路１５からのテストイネーブル信号ＭＣＥが活性の時は、ドライバ回路１３の出力信号ＯＵＴＭＣ（ＯＵＴＭＣ１〜ＯＵＴＭＣｍ）はメモリマクロ１１からのテスト出力信号ＱＭＣと同論理で出力され、これが外部に取り出されるテスト出力信号ＴＥＳＴＯＵＴとなる。テストイネーブル信号ＭＣＥが非活性状態では、バッファ回路４２の出力はハイ・インピーダンス状態となる。
【００２９】
図４では、テスト出力信号ＯＵＴＭＣを一般的にｍビットで示しているが、実際には後述するように、バイト単位（８ビット或いは１６ビット）で出力される。図１に示したように、各メモリマクロ１１のドライバ回路１３は、ロジック部１２で互いに出力が共通接続されてテスト出力端子１８に接続されており、出力信号ＯＵＴＭＣは、外部には１つのメモリマクロ分の出力信号として出力される。
【００３０】
図５は、テスト回路２０における制御回路１５の具体的回路例を示している。制御回路１５は、レシーバ回路１４からの出力信号ＳＣＭＤのうち、信号発生回路１６に直接送られるメモリマクロ制御用信号を除く信号のなかから、更にメモりマクロ１１を活性化するたのメモリマクロ活性化信号、クリア信号、パスワード信号等のコード化されている信号（図では、ＳＣＭＤ１，ＳＣＭＤ２の２ビットを例示している）をデコードする制御用主デコーダ回路５１と、やはりコード化されているメモリマクロ選択信号（図では、ＳＣＭＤ３，ＳＣＭＤ４の２ビットを例示している）をデコードするマクロ選択デコーダ５２を有する。
【００３１】
メモリマクロ活性化のコマンドが入力されたとき、制御用主デコーダ５１でデコードされるメモリマクロ活性化信号ＭＣは、ＡＮＤゲート５３によりゲート信号ＧＡＴＥ（例えばクロック信号）との積がとられ、メモリマクロ１１を選択的に活性化するためのラッチ回路５４１，５４２のゲートを有効にする。これらのラッチ回路５４１，５４２は、リセットあるいはプリセット機能を合わせ持つトランスペアレントラッチ回路である。
【００３２】
メモリマクロ選択信号が入力されたとき、マクロ選択デコーダ５２でデコーダされる信号Ｅ１，Ｅ２は、いずれか一方が有効となる相補信号であり、これがそれぞれラッチ回路５４１，５４２に入力される。これにより、ラッチ回路５４１，５４２は、いずれか一方が有効となるテストイネーブル信号ＭＣＥ１，ＭＣＥ２を出力する。
【００３３】
なお、図５ではマクロ選択デコーダ５２の入力をＳＣＭＤ１，ＳＣＭＤ２として例示しているが、メモリマクロ１１が二つの場合、デコードされるテストイネーブル信号もＭＣＥ１，ＭＣＥ２の二つであり、この例に合わせれば、マクロ選択デコーダ５２の入力は実際は１ビットである。
【００３４】
また制御回路１５には、ラッチ回路５５、インバータ５６及びＯＲゲート５７からなるテスト動作判定回路５８を有する。ラッチ回路５５は、セットリセット型であって、これは基本的にメモリマクロ１１の何も動作しないというノーオペレーション（ＮＯＰ）モードを制御する。即ちメモリマクロ１１からの出力信号で、メモリマクロ１１が動作可能（例えば電源オン）になったことを示すレディ信号ＭＣＲＤＹがラッチ回路５５のリセット端子に入っており、電源投入により動作可能になっても、パスワード信号ＰＷＤが入るまでは、リセット信号ＲＥＳＥＴが有効（ＲＥＳＥＴ＝“１”）であり、その間ラッチ回路５４１，５４２もリセットされて、メモリマクロ１１はＮＯＰモードに設定されている。
【００３５】
制御用主デコーダ５１がテスト動作開始を指示するパスワード信号コードをデコーダして、パスワード信号ＰＷＤが有効（ＰＷＤ＝“１”）になると、ラッチ回路５５がセットされて、リセット信号ＲＥＳＥＴが解除（ＲＥＳＥＴ＝“０”）される。またテスト動作停止を指示するリセット信号コマンドが制御用主デコーダ５１でデコードされてクリア信号ＣＬＲが有効（ＣＬＲ＝“１”）になると、これはオフゲート５７を介してリセット信号ＲＥＳＥＴＴが有効（ＲＥＳＥＴ＝“１”）となり、テストイネーブル用のラッチ回路５４１，５４２をリセットし、メモリマクロ１１をＮＯＰモードに設定する。即ちリセット信号ＲＥＳＥＴは、メモリマクロ１１からのレディ信号ＭＣＲＤＹが非選択状態においても有効となり、ラッチ回路５５は、セット端子Ｓが有効になるまで、リセット信号ＲＥＳＥＴを有効状態に保持することになる。
【００３６】
この実施例のテスト回路２０では高度で柔軟なメモリマクロテストを可能にするために多くのラッチ回路を持っているが、電源投入、ノイズの影響で誤信号がラッチされる可能性を持っている。上述のバスワード信号ＰＷＤは、この様な誤信号ラッチの防止機能の役目を持っており、メモリマクロ１１のテスト前に必ずパスワード信号ＰＷＤを有効にするコマンドをチップ外部からの入力信号で供給しなければならない。
【００３７】
図５に示した制御回路１５は、二つのメモリマクロ１１に対応して二つのラッチ回路５４１，５４２があり、テストイネーブル信号ＭＣＥ１，ＭＣＥ１のうちいずれか一方が有効となる。従ってこの一つの制御回路１５により二つのメモリマクロ１１のテスト制御が可能である。しかしこの実施例では、図１で説明したように、二つのメモリマクロ１１にそれぞれ制御回路１５を設けている。従って、実際の使用に当たっては、図５に示す二つあるラッチ回路５４１，５４２のうち、各メモリマクロ１１に応じて、有効になる一方だけが用いられ、もう一方は不使用のままとされる。
【００３８】
図６は、テスト回路２０における信号発生回路１６の具体的回路例を示している。信号発生回路１６は、レシーバ回路１４からの出力信号ＳＣＭＤと、制御回路１５からの出力信号であるリセット信号ＲＥＳＥＴ、テストイネーブル信号ＭＣＥ及びクロック信号ＣＬＫを入力とするマクロレシーバ回路６１と、このマクロレシーバ回路６１で波形整形された信号ＢＳＣＤＭのうちコード化されているメモリ制御信号をデコードするためのコマンドデコーダ６２と、このコマンドデコーダ６２の出力信号で制御されるコマンド発生回路６３及びバイト制御回路６４とから構成される。マクロレシーバ回路６１の出力信号は、コード化されているメモリ制御信号の他、コード化されていない、メモリマクロ１１へのマクロテスト信号としてのアドレス信号ＡＤＲＳおよび書き込みデータ信号ＤＡＴＡを含み、これらのアドレス信号及びデータ信号はそのままメモりマクロ１１に転送される。
【００３９】
マクロレシーバ回路６１に供給される信号のうち、レシーバ１４から直接入るマクロテスト信号ＳＣＭＤは、メモリマクロ１１をテストするための基幹信号である。制御回路１５から送られるリセット信号ＲＥＳＥＴ、テストイネーブル信号ＭＣＥは、メモリマクロ１１をテスト可能な状態にすることを意味する信号である。クロック信号ＣＬＫは同期型動作で必要な基本信号であり全ての動作はクロック信号に同期して動作する。
【００４０】
図７は、マクロレシーバ回路６１の具体回路例で、クロック信号ＣＬＫ及びマクロテスト信号ＳＣＭＤがそれぞれ入力されるＡＮＤゲート７１，７２と、リセット信号ＲＥＳＥＴ信号及びテストイネーブル信号ＭＣＥの組み合わせでＡＮＤゲート７１，７２を制御するためのインバータ７４及びＡＮＤゲート７３を有する。リセット信号ＲＥＳＥＴは、ここでは正論理として扱っており、任意の状態で保持された各マクロテスト信号を初期化する信号として用いられている。ＡＮＤゲート７３の出力は、対応するメモリマクロ１１がテスト可能でかつ初期化状態ではない時に有効となる。そして、ＡＮＤゲート７３の出力が有効になることにより、クロック信号ＣＬＫ及びマクロテスト信号ＢＳＣＭＤがそれぞれＡＮＤゲート７１，７２から出力される。ＡＮＤゲート７３の出力が無効の時は論理“０”に固定される。
【００４１】
この実施例では、ＮＯＰコマンドは外部テスト入力をすべて論理“０”とした時というように定義することで、テストイネーブル信号ＭＣＥが無効、あるいはリセット信号ＲＥＳＥＴが有効な場合は、ＮＯＰコマンドと等価になる。
【００４２】
コマンドデコーダ回路６２は、外部からのテスト入力信号がマクロレシーバ回路６１で論理合成されたテスト制御信号ＢＳＣＭＤを入力とする簡単なデコーダ回路であり、そのデコード出力信号は、コマンド発生回路６３およびバイト制御回路６４にそれぞれ入力される。バイト制御回路６４に入力される信号については、バイト単位でメモリマクロ１１のテスト読み出し／書き込みを制御するための基本制御信号となる。コマンド発生回路６３に入力される信号は、リアルタイムで変化を必要とするマクロテスト信号についてはバッファを介して、また状態を保持する必要がある信号についてはラッチ回路を介して、メモリ制御信号ＭＣＯＮＴとしてメモリマクロ１１へ供給される。ここでのラッチ回路は初期化のためのリセット信号ＲＥＳＥＴの機能を満たすためリセット機能付きのラッチ回路が必要であり、前述した制御回路１５中で用いたセットリセット型ラッチ回路でもよい。コマンド発生回路６３から得られるメモリ制御信号ＭＣＯＮＴは、具体的には例えば、メモリマクロ１１のリードイネーブル信号やライトイネーブル信号等である。
【００４３】
メモリマクロが同期型の場合、各動作はステートマシン化されており、種々の動作モードがコマンドで表現されている。この実施例で用いられるコードはこの動作体系に準じており、コードによってその動作を保持するために多くのラッチ回路をコマンド発生回路に有する。そしてこの実施例では、通常の動作状態においての誤動作を防止するために、テスト回路は電源投入後に設計時に決められたコードを入力しないと動作しないという特徴を持たせるとともに、コードを認識するデコーダ回路をセットリセット回路で構成されるテスト動作判定回路を併せ持つ。これにより、テスト動作判定回路が非選択の場合は、メモリマクロ１１のコマンドの１つである何も動作させないというＮＯＰコマンドを生成することができる。
【００４４】
前述のように、混載されるメモリマクロはビット幅が広く、１２８ビット或いは２５６ビット程度になる。しかし、テスト時は汎用メモリと同程度の８ビット或いは１６ビット単位で動作させることが、テスト用端子の数の制限から要求される。そこでこの実施例では、従来のように必要なビット幅までマルチプレクスするのではなく、バイト単位でのテストを行うために、図６に示すようにバイト制御回路６４が設けられている。
【００４５】
図８は、このバイト制御回路６４のブロック構成を示しており、アドレスデコーダ回路８１とアドレスレジスタ回路８２とから構成されている。アドレスデコーダ回路８１には、マクロレシーバ回路６１からの出力信号ＢＳＣＭＤとコマンドデコーダ回路６２からのデコーダ出力制御信号ＭＬＳＷが入力されて、例えば８個のデコード出力信号ＢＳＥＬ１〜８が得られる。アドレスレジスタ回路８２には、アドレスデコーダ回路８１からのデコード出力信号ＢＳＥＬと、コマンド発生回路６３からのレジスタ制御信号ＬＤＳＷ，インクリメント制御信号ＩＮＣ、リセット信号ＲＥＳＥＴ、及びクロック信号ＢＣＬＫが入力され、これにより例えば８個のバイト選択信号ＢＴＤＱ１〜８が出力される。
【００４６】
アドレスデコード回路８１は、図９に示すように、３ビットの信号ＢＳＣＭＤ１〜３の全ての組み合わせの一致検出を行うためのワイヤド論理回路９１とＡＮＤゲート９２により、８個のデコード出力ＳＤ１〜８のいずれか一つを有効とする読み出し制御用のデコード部分と、ワイヤド論理回路９３により２ビット信号ＢＳＣＭＤ１，ＢＳＣＭＤ２の繰り返しで４個ずつ交互に有効となるようなデコード出力ＭＤ１〜８を得る書き込み制御用のデコード部分を有する。読み出し時には、出力データ線を共有しているために１バイト単位でしか読み出させず、従って１バイト選択のために一つだけ有効になるデコード出力ＳＤ１〜８を用いる。書き込みは同時にいくつかのバイトを選択状態にできるので、４個ずつ有効になるデコード出力ＭＤ１〜８を用いるようにしている。これらを制御信号ＭＬＳＷで切り替えるために、マルチプレクサ９４が設けられ、バイト選択信号ＢＳＥＬ１〜８としてデコード出力される。
【００４７】
図１０は、図８におけるアドレスレジスタ８２の構成例であり、リセット機能付き且つマルチプレクサ機能付きのフリップフロップ２ＤＦＦ１〜８を８個接続したシフトレジスタ回路である。各フリップフロップ２ＤＦＦ１〜８には、アドレスデコーダ８１からのデコード出力ＢＳＥＬ１〜８がＡＩ端子に、前段からの出力がＤ端子にそれぞれ入力され、端子ＡＩ，Ｄのいずれを内部に転送するかの選択信号ＬＤＳＷにより制御されて、Ｑ端子にバイト選択信号ＢＴＤＱ１〜８が出力されるようになっている。また、読み出し制御のときはインクリメント制御信号ＩＮＣとクロックＢＣＬＫにより、データシフト制御がなされる。
【００４８】
即ち、図９に示すアドレスデコーダ８１において、デコード出力ＳＤ１〜８が選択された読み出し制御時は、８ビットの信号ＢＳＥＬ１〜８のうち一つが選択状態である。このときはインクリメント制御信号ＩＮＣが有効になって、クロック信号ＢＣＬＫに同期して、８ビットのバイト選択信号ＢＴＤＱ１〜８が順次選択状態になる。一方、図９に示すアドレスデコーダ８１において、デコード出力ＭＤ１〜８が選択された書き込み制御時は、８ビットの信号ＢＳＥＬ１〜８のうち任意個数（図９の例では４個）が同時に有効になる。このとき、インクリメント制御信号を非選択状態にすることにより、８ビットのバイト選択信号ＢＴＤＱ１〜８の任意個数が選択状態を保持する。
【００４９】
以上により、テスト読み出し時には、バイト単位での順次読み出し動作制御が行われる。また、テスト書き込み時には、１バイトから数バイト、或いは全バイトを自在に選択して書き込み動作制御を行うことができる。この様なバイト単位でのテスト動作を可能とすることにより、テスト入力信号のコード化と相俟って、少数ピンのＡＳＩＣへの適合も可能になるだけでなく、メモりマクロの容量やデータのビット構成が変更された場合にも効率的なテストが可能となり、ＡＳＩＣの多品種開発や量産を容易にすることができる。また、出荷時のテストについても、同時に多数個のテストを行うことが可能となり、テストコストの削減も図られる。
【００５０】
上述したバイト制御回路６４により、バイト単位でのテストデータ出力を行うメモリマクロ１１のデータ出力回路は、例えば図１１に示すように、バイト制御回路６４からの８個のバイト選択信号ＢＴＤＱ１〜８によりそれぞれ制御されるトライステートバッファＴＢＵＦ１〜８により構成される。これらのバッファＴＢＵＦ１〜８のうち選択状態にある一つのデータが、共通のテストデータ出力バスＴＱ０〜７に出力される。これが、図１におけるテスト出力信号ＱＭＣに対応する。一方、ロジック部１２には、メモリマクロ１１の出力データＲＤ０〜７，ＲＤ８〜１５，…，ＲＤｉ〜ｋがそのまま出力Ｑ０〜７，Ｑ８〜１５，…，Ｑｉ〜ｋとして取り出される。
【００５１】
図１２は、バイト制御回路６４により制御されてメモリマクロ１１にテストデータ入力を行うデータ入力回路の構成例である。混載されるメモリマクロ１１の用途としては画像データ処理関係が多いが、この様な用途では前述したバイト単位での書き込み禁止機能（マスク機能）が用いられる。図１２では、この様なマスク機能を持つ入力回路に、テストデータ信号を切り替えて入力する機能を持たせている。即ち、ロジック部１２から入力される通常の書き込みデータ信号Ｄ０〜ｋと書き込みマスク信号ＤＭ０〜ｋはそれぞれマルチプレクサＭＵＸＤ１〜８とＭＵＸＭ１〜８を経由してメモりマクロ内部に転送される。一方、マスク信号用のマルチプレクサＭＵＸＭ１〜８には、バイト制御回路６４からのバイト選択信号ＢＤＴＱ１〜８がそれぞれ入力され、データ入力用のマルチプレクサＭＵＸＤ１〜８には、テスト用データ信号ＴＤ０〜７が入力されるようにして、テストモード信号ＴＭによりテストモードと通常モードの切り替えがなされるようにしている。
【００５２】
これにより、テストモードでは、テスト用書き込みデータ信号ＴＤ０〜７が全てのバイトに同時に入力されが、バイト選択信号ＢＴＤＱ１〜８のうち選択状態にあるバイトについてのみ、マルチプレクサＭＵＸＤ１〜８の一つによってメモリマクロ内部に書き込みデータが転送されるという動作が行われる。
【００５３】
【発明の効果】
以上説明したようにこの発明によれば、テスト用入力信号をコード化して与えるようにし、またコード化されたテスト用入力信号をデコードしてメモリマクロをダイレクトアクセスする専用のテスト回路を備えることにより、１つのチップに混載したいくつかのメモリマクロを少ないテスト用入力端子で効率的なテストを行うことが可能になる。これにより、メモリ混載ＬＳＩの量産性、多品種展開をするための標準化を容易にすることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるメモリ混載ＬＳＩチップの概略的なチップレイアウトを示す。
【図２】同実施例におけるメモリマクロの概略構成を示す。
【図３】同実施例のテスト回路におけるレシーバ回路の構成例を示す。
【図４】同実施例のテスト回路におけるドライバ回路の構成を示す。
【図５】同実施例のテスト回路における制御回路の構成例を示す。
【図６】同実施例のテスト回路における信号発生回路の構成例を示す。
【図７】同信号発生回路におけるマクロレシーバ回路の構成例を示す。
【図８】同信号発生回路におけるバイト制御回路の構成例を示す。
【図９】同バイト制御回路におけるアドレスデコーダ回路の構成例を示す。
【図１０】同バイト制御回路におけるアドレスレジスタ回路の構成例を示す。
【図１１】同実施例のメモリマクロのデータ出力回路の構成例を示す。
【図１２】同実施例のメモリマクロのデータ入力回路の構成例を示す。
【符号の説明】
１…ＬＳＩチップ、１１ａ，１１ｂ…メモリマクロ、１２…ロジック部、２０ａ，２０ｂ…テスト回路、１３ａ，１３ｂ…ドライバ回路、１４ａ，１４ｂ…レシーバ回路、１５ａ，１５ｂ…制御回路、１６ａ，１６ｂ…信号発生回路、５１…制御用主デコーダ、５２…マクロ選択デコーダ、５４１，５４２…ラッチ回路、５８…テスト動作判定回路、６１…マクロレシーバ回路、６２…コマンドデコーダ回路、６３…コマンド発生回路、６４…バイト制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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