(57)【特許請求の範囲】
【請求項１】
第１導電体からなる第１の領域と、前記第１の領域上に設けられた第２導電体からなる第２の領域と、前記第２の領域上に設けられた第１導電体からなる第３の領域と、前記第３の領域上に設けられた第２導電体からなる第４の領域とを備えた半導体装置であって、
前記第２の領域は、前記第３の領域近傍に形成され短いライフタイムを有する空乏層形成補助層と、前記第１の領域近傍に形成され前記空乏層形成補助層よりも短いライフタイムを有するテール電流抑制層と、前記空乏層形成補助層及び前記テール電流抑制層との間に介在して形成され、空乏層形成補助層のライフタイムよりも大きなライフタイムを有する空乏層形成抑制層とを備えた半導体装置。
【請求項２】
空乏層形成抑制層のライフタイムは、第３の領域側のライフタイムが第１の領域側のライフタイムより短くなるよう形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
空乏層形成抑制層のライフタイムは、第３の領域側から第１の領域側に順に連続して長くなるよう形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
空乏層形成抑制層のライフタイムは、200〜500μｓであることを特徴とする請求項１記載の半導体装置。
【請求項５】
第２の領域における、空乏層形成抑制層の厚みの割合が、15〜40％であることを特徴とする請求項１記載の半導体装置。
【請求項６】
第２の領域における、空乏層形成抑制層の厚みの割合が、40〜65％であることを特徴とする請求項１記載の半導体装置。
【請求項７】
空乏層形成補助層の第３の領域側に前記空乏層形成補助層の第２の領域側のライフタイムよりもライフタイムの短い空乏層形成促進層を備えたことを特徴とする請求項１記載の半導体装置。
【請求項８】
第２の領域におけるテール電流抑制層と第１の領域間に、空乏層の形成速度を抑制して前記半導体装置のターンオフ動作時に発生するピーク電圧を抑制するピーク電圧抑制層を備えたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
技術分野
この発明は、４層構造（PNPN構造）を有するサイリスタなどの半導体装置に関する。
背景技術
大電力用半導体装置は、高耐圧化及び大電流化が進み、例えば、ゲート転流型サイリスタ素子（GCT素子）においては、スナバ回路を付加せずともDC3000Vの動作電圧で最大電流4000Aを実現可能になっている。
第６図はスナバ回路を付加している場合のGCT素子の基本適用回路を示す図である。第７図はスナバ回路を付加していない場合のGCT素子の基本適用回路を示す図である。第６図において、101は負荷及びフリーホイールダイオードの並列体と直列に電源と接続されたGCT素子、102はGCT素子101のアノード、カソード間に接続されたコンデンサ、ダイオード、抵抗からなるスナバ回路である。また、第７図において、103はGCT素子101のアノード、カソード間に接続されたダイオード、コンデンサからなる電圧クランプ回路、104は電圧クランプ回路103のダイオード、コンデンサ間の端子と電源の一端に接続された抵抗である。その他は、スナバ回路102を除いて第６図のものと同様であるので説明は省略する。
第６図に示したように、スナバ回路102を付加している場合のターンオフ動作においては、ターンオフ動作開始後にGCT素子101が電圧阻止特性を回復しだして電圧を阻止し始めると同時に、GCT素子101に並列に付加されているスナバ回路102に電流が流れはじめる。このように、GCT素子101に流れていた電流をスナバ回路102に流すことができるので、GCT素子101に流れる電流を減少させることができ、ターンオフ損失の小さなターンオフ動作をさせることが可能になる。
一方、第７図に示したように、スナバ回路102を付加しない場合のターンオフ動作においては、ターンオフ動作開始後にGCT素子101が電圧阻止特性を回復しだして電圧を阻止し始め、素子電圧が電源電圧に達する。そして、素子電圧が電源電圧に達すると始めて、GCT素子101に流れる電流が減少し始めることになる。そのため、素子電圧が電源電圧に達するまで素子に電流が流れ続けることになり、スナバ回路102を付加した場合に比べ、GCT素子自体のターンオフ損失が数十％以上増加してしまう。
そこで、スナバ回路を付加しない場合においても、ターンオフ損失を低減し、GCT素子の素子電圧が早く電源電圧に到達するとともに、早く電流を減少することができるGCT素子の提案がなされている。
第８図は従来のGCT素子を示す断面図である。第９図は従来のGCT素子をカソード側からみた上面図である。なお、第８図は第９図のAA断面での断面図である。図において、111は低濃度不純物を有するN-半導体基板からなるN-領域で、このN-領域111は、格子欠陥を形成することによりライフタイムが短くなるように形成された第１の層111aと、N-領域111におけるＮ領域112付近に局所的に形成され、第１の層111aよりもさらにライフタイムが短い第２の層111bとから構成されている。
112はN-領域111における第２の層111b側の面上に形成されたＮ型半導体からなるＮ領域、113はＮ領域112上に選択的に形成されたＰ型半導体からなる円状及び円環状のＰエミッタ領域、114はN-領域111における第１の層111a側の面上に形成されたＰ型半導体からなるＰベース領域、115はＰベース領域114上に選択的形成されたＮ型半導体からなるＮエミッタ領域である。
116はＮエミッタ領域115上に形成された例えばアルミニウム等の金属で形成されたカソード電極、117はＰベース領域114上のＮエミッタ領域115が形成されていない領域に形成されたゲート電極、118はＰエミッタ領域113上及びこのＰエミッタ領域113間の離間領域のＮ領域112上に形成されたアノード電極で、Ｐエミッタ領域113とＮ領域112とがアノード電極118でショートされるアノードショート構造になっている。
なお、第９図に示すように、カソード側では、Ｐベース領域114上にゲート電極117が形成され、このゲート電極117の中心部位から放射状に選択的にゲート電極117が形成されない楕円状の領域を４個設け、この楕円状の領域内に、ゲート電極117と接しないようにＮエミッタ領域115、及びこのＮエミッタ領域115上に楕円状のカソード電極116が形成されている。
第10図は第８図、第９図に示した半導体装置のN-領域111におけるライフタイムの分布を示す図である。第10図に示すように、ライフタイムの異なる層を形成するには、まず、電子線照射技術を用いてN-領域111に均一に格子欠陥を形成し、ライフタイムが短くなるようにする。次に、第２の層111bを形成する部位にプロトン等の比較的重いイオンを打ち込み、この部位に局所的に結晶欠陥を形成し、第２の層111bのライフタイムが第１の層111a（N-領域111における第２の層111bを除いた領域）のライフタイムよりもさらに短くなるようにする。このように、格子欠陥を形成することにより、N-領域111における第１の層111aのライフタイムが50〜200μｓに、第２の層111bのライフタイムが１〜100μｓになるようにライフタイムを制御している。
次に、上記従来の半導体装置の動作について説明する。
第８図、第９図に示した半導体装置を第７図に示したように、スナバ回路を付加しない回路に接続されるよう構成する。この状態でターンオフ動作が行われると、Ｐベース領域114とN-領域111間のPN接合からアノード側に空乏層が形成されていくが、N-領域111における第１の層111aのライフタイムが短く形成されているので、Ｐベース領域114とN-領域111間のPN接合付近に速やかに空乏層が形成されることになる。その後、さらにこの空乏層がアノード側に広がっていき、N-領域111における第２の層111bに達する。ここで、第２の層111bのライフタイムは第１の層111aよりもさらに短くなるよう形成されているので、この第２の層111bにおいて空乏層の広がり速度はさらに速くなる。すなわち、残留キャリアの消滅が早くなる。そのため、残留キャリアにより生じるテール電流を減少させることができる。
第11図は上記従来の半導体装置のターンオフ動作時の主電流及び主電圧を示す図である。第11図に示すように、ターンオフ動作時に主電流が減少していくにしたがって、空乏層の広がり速度が増加していき、電流の降下速度が増加する。そのため、この電流の降下速度の増加に伴い非常に高いスパイク電圧が発生する。
また、ターンオフ動作初期における空乏層の形成速度をさらに向上させるため、上記半導体装置のN-領域におけるカソード電極側の近傍位置にライフタイムの短い局所的な層をさらに形成している半導体装置が特開昭62−235782号公報に記載されている。
このように、従来の半導体装置では、ターンオフ動作時に空乏層が速やかに形成されるように、電子線技術を用いてN-領域のライフタイムを均一に短くしているが、ターンオフする電流が増加するにしたがって、電流の降下速度が増加し、スパイク電圧が非常に高くなってしまう。そのため、素子の持つ電圧阻止能力を超えたスパイク電圧が印加されることとなり、電圧破壊が生じるという問題があった。
また、上記のようにスパイク電圧が非常に高くなると、スパイク電圧発生時の瞬時ロスが非常に高く、瞬時ロスによる熱破壊に至る可能性が高くなる。そのため、この熱破壊を回避するために、ターンオフ動作時の可制御電流を低い値に制限しなければならないという問題点があった。
本発明は、上記問題点を解決するためになされたもので、ターンオフ動作時のスパイク電圧の抑制が可能な半導体装置を提供することを目的としている。
発明の開示
本発明に係る半導体装置は、第１導電体からなる第１の領域と、前記第１の領域上に設けられた第２導電体からなる第２の領域と、前記第２の領域上に設けられた第１導電体からなる第３の領域と、前記第３の領域上に設けられた第２導電体からなる第４の領域とを備えた半導体装置であって、前記第２の領域は、前記第３の領域近傍に形成された短いライフタイムを有する空乏層形成補助層と、前記第１の領域近傍に形成され前記空乏層形成補助層よりも短いライフタイムを有するテール電流抑制層と、前記空乏層形成補助層及び前記テール電流抑制層との間に介在して形成され、空乏層形成補助層のライフタイムよりも大きなライフタイムを有する空乏層形成抑制層とを備えている。そのため、スパイク電圧発生前の段階で、ターンオフ動作時にPN接合付近から形成されていく空乏層の形成速度を抑制することが可能となり、スパイク電圧の値を小さな値にすることができ、ターンオフ損失を小さくすることができる。
さらに、空乏層形成抑制層における第３の領域側のライフタイムが第１の領域側のライフタイムより短くなるよう形成されるようにしてもよい。この場合には、空乏層形成抑制層においても順に空乏層の広がりが抑制されるので、スパイク電圧の値をより小さな値にすることができる。
さらに、空乏層形成抑制層のライフタイムが、第３の領域側から第１の領域側に順に連続して長くなるよう形成されるようにしてもよい。この場合には、空乏層の広がりを徐々に穏やかにすることができ、スパイク電圧をより一層することができる。
また、空乏層形成抑制層のライフタイムが、200〜500μｓになるようにしてもよい。
また、第２の領域における、空乏層形成抑制層の厚みの割合が、15〜40％になるようにしてもよい。この場合には、テール電流抑制層の領域を広くとることができ、スパイク電圧発生後、速やかにテール電流を抑制させることができる。
さらにまた、第２の領域における、空乏層形成抑制層の厚みの割合が、40〜65％になるようにしてもよい。この場合には、空乏層形成抑制層の領域を広くとることができ、スパイク電圧をより抑制することが可能になる。
また、空乏層形成補助層の第３の領域側に前記空乏層形成補助層の第２の領域側のライフタイムよりもライフタイムの短い空乏層形成促進層を備えるようにしてもよい。この場合には、空乏層の形成をさらに速めることができ、ターンオフ初期のdi/di（電流降下速度）の低下を防ぐことができる。
また、第２の領域におけるテール電流抑制層と第１の領域間に、空乏層の形成速度を抑制して前記半導体装置のターンオフ動作時に発生するピーク電圧を抑制するピーク電圧抑制層を設けてもよい。この場合には、テール電流抑制層において形成速度が速くなった空乏層の広がり速度を再び抑制することができ、主電圧のピーク電圧値を抑制することができる。
【図面の簡単な説明】
第１図は本発明の実施の形態１の半導体装置を示す断面図である。
第２図は本発明の実施の形態１の半導体装置を示す上面図である。
第３図は本発明の実施の形態１の半導体装置のライフタイムの分布を示す図である。
第４図は本発明の実施の形態１の半導体装置におけるターンオフ動作時の主電流及び主電圧を示す図である。
第５図は本発明の実施の形態２の半導体装置のライフタイムの分布を示す図である。
第６図はスナバ回路を付加した場合の半導体装置の適用回路を示す図である。
第７図はスナバ回路を付加していない場合の半導体装置の適用回路を示す図である。
第８図は従来の半導体装置を示す断面図である。
第９図は従来の半導体装置を示す上面図である。
第10図は従来の半導体装置のライフタイムの分布を示す図である。
第11図は従来の半導体装置におけるターンオフ動作時の主電流及び主電圧を示す図である。
発明を実施するための最良の形態
本発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
実施の形態1.
第１図は本発明の実施の形態１に係る半導体装置の断面を示す断面図である。第２図は本発明の実施の形態１に係る半導体装置をカソード側からみた上面図である。なお、第１図は第２図に示したAA断面での断面図である。図においては、１はシリコン等のＮ型半導体基板に低濃度の不純物が導入された第２の領域であるN-領域で、このN-領域はアノード側から順に第１層1a、第２層1b、第３層1c、第４層1d、第５層1e、第６層1fとライフタイムの異なる６つの層から形成されている。
ここで、第３層1c、及び第４層1dはスパイク電圧を抑制するために設けられた空乏層形成抑制層で、この半導体装置のターンオフ動作時に発生するスパイク電圧を抑制可能に空乏層の形成速度が抑制されるよう形成されている。そして、第５層1eはこの層における空乏層の形成が促進されるよう、空乏層形成抑制層（第３層1c、及び第４層1d）のライフタイムよりもより短いライフタイムで形成され、第６層1fはさらに空乏層の形成が促進されるよう第５層1eのライフタイムよりも短いライフタイムで形成された空乏層形成抑制層で、これら第５層1e、第６層1fは空乏層形成抑制層を形成している。そして、第２層1bはＮ領域２の近傍部位にテール電流を抑制するために形成されたテール電流抑制層で、第１層1aはＮ領域２の隣接部位にピーク電圧を抑制するために形成されたピーク電圧抑制層である。
本実施の形態では、N-領域１における各層の割合を第１層1aが５％、第２層1bが10％、第３層1cが25％、第４層1dが25％、第５層1eが30％、第６層1fが５％になるように形成した。なお、各層の割合は、この値に特に限定するのものではなく、ライフタイム等、素子の状況に応じて変化するが、一般には、第１層1aの厚さが10〜40μｍ、第２層1bの厚さが40〜60μｍ、第３層1cの厚さが100〜200μｍ、第４層1dの厚さが100〜200μｍ、第５層1eの厚さが150〜250μｍ、第６層1fの厚さが10〜40μｍの範囲であればよく、空乏層形成抑制層である第３層1c、及び第４層1dのN-領域１における厚さの割合が40〜60％になるようすればよい。
２はN-領域１の一方の面に設けられたN-領域１よりも不純物濃度の高いＮ領域、３はＮ領域２におけるN-領域１と反対側の面に選択的に設けられた第１の領域であるＰ形半導体のＰエミッタ領域、４はN-領域１の他方の面に設けられた第３の領域であるＰ形半導体のＰベース領域、５はＰベース領域４上に選択的に設けられた第４の領域であるＮ形半導体のＮエミッタ領域である。
６はＮエミッタ領域５上に設けられた金属等のカソード電極、７はＰベース領域４上のＮエミッタ領域５を除く領域にＮエミッタ領域５を取り囲むように形成されたゲート電極、８はＰエミッタ領域３上及びこのＰエミッタ領域３間の離間領域のＮ領域２上に形成されたアノード電極で、Ｐエミッタ領域３とＮ領域２とがアノード電極８でショートされるアノードショート構造になっている。
なお、第２図に示すように、カソード側では、Ｐベース領域４上にゲート電極７が形成され、このゲート電極７の中心部位から放射状に選択的にゲート電極７が形成されない楕円状の領域を４個設け、この楕円状の領域内に、ゲート電極７と接しないようにＮエミッタ領域５、及びこのＮエミッタ領域５上に楕円状のカソード電極６が形成されている。ここでは、ゲート電極７の中心部位から放射状に選択的にゲート電極７が形成されない楕円状の領域を４個形成しているが、これは特に限定するものではなく、放射状の同一方向に複数設けてもよいし、放射状の他方向に複数設けるようにしてもよい。
次に、第１図、第２図に示した半導体装置におけるN-領域１のライフタイムの分布を説明する。第３図は第１図、第２図に示した半導体装置のN-領域１における各層のライフタイムの分布を示す図である。第３図に示すように、第１層1aのライフタイムはN-領域１中で最もライフタイムが長くなるように形成され、この第１層1aにおけるライフタイムは300〜800μｓになるように形成されている。そのため、ターンオフ動作時に、この第１層1aに形成される空乏層の広がりが抑えられピーク電圧を抑制することができるようになっている。
また、第２層1bのライフタイムはN-領域１中で最もライフタイムが短くなるように形成され、この第２層1bにおけるライフタイムは１〜100μｓになるように形成されている。そのため、ターンオフ動作時にこの第２層1bに形成される空乏層の広がりを促進しターンオフ動作時に生じるテール電流を低く抑制することができるようになっている。
さらに、第３層1c、第４層1dでは、ライフタイムが第５層1eのものよりも長くなるよう形成されるとともに、第４層1dから第３層1cに順に連続して長くなるよう形成され、この層に形成される空乏層の広がり速度が抑制されるようになっている。なお、第３層1cにおけるライフタイムは200〜500μｓ、第４層1dにおけるライフタイムは100〜300μｓになるように形成されるものとする。
また、第５層1eではライフタイムを第４層1dのものより短くし、ターンオフ動作後、空乏層が速やかに広がっていくようにし、第６層1fではライフタイムを第５層1eよりも、さらに短く、空乏層が速やかに形成されターンオフ動作初期のdi/dt（電流降下速度）の低下を防止するようにしている。なお、第５層1eにおけるライフタイムは50〜200μｓ、第６層1fにおけるライフタイムは10〜150μｓになるように形成されるものとする。
このように、第５層1eから順に第３層1cまで順にライフタイムを長くしていくことにより、これらの層に空乏層が形成されていくときの空乏層の広がり速度を抑制することができ、このときに生じるスパイク電圧を抑制することができるようになっている。
上記異なるライフタイムを有するように形成するには、アノード電極８の形成前に、アノード側からプロトン等の比較的重いイオンを照射して形成する。半導体基板にこれらイオンを照射すると、加速エネルギーで決定される飛程の位置でイオンが止まり、このイオンが通過した領域にもわずかの結晶欠陥が生じはするが、飛程に近づくに従って増加傾向をもった結晶欠陥が形成される。すなわち、イオンが止まった位置の近傍に局所的にかなりの結晶欠陥が形成され、局所的にライフタイムを短くすることができる。このような結晶欠陥の形成方法を利用することにより、飛程が各々、各層に該当するようにしてイオン照射することにより、上記所望のライフタイム分布を形成することができる。
なお、上記各層のライフタイムが連続的に増加または減少するようにし、さらに、各層間のライフタイムが連続的になるようにすることで、空乏層が連続して形成されることになる。
また、上記各層のライフタイムは連続的に増加または減少するようにしているが、これは特に限定するものではなく、階段状に増加または減少したり、あるいは、部分的に順次増加または減少するようにしてもよい。
次に、第１図、第２図に示した半導体装置のターンオフ動作時の動作について説明する。
第４図は第１図、第２図に示した半導体装置のターンオフ動作時の主電流及び主電圧を示す図である。
ターンオフ動作初期には、N-領域１とＰベース領域４間のPN接合付近にオン状態時に生じたキャリアの残留キャリアが残っているため、空乏層が瞬時には形成されにくい状態になっているが、PN接合付近の第６層1fのライフタイムが短く形成されているので、PN接合付近の第６層1fの残留キャリアが速やかに消滅し、空乏層が速やかに形成され始める。それにともない、主電流が急激に減少し始める。
そして、形成され始めた空乏層が第５層1eを介して第４層1dに広がっていく。このとき、第５層1eのライフタイムも空乏層が広がりやすいように比較的短く形成されているので、空乏層が次の第４層1dに至るまでは速やかに広がっていく。このときには、上記空乏層の広がりに応じて主電圧が回復していき、やがて素子電圧が電源電圧に達し、さらに素子電圧が高くなると、空乏層の広がりはライフタイムが長い第４層1d、第３層1cに到達する。
このように、空乏層が広がっていき、空乏層が第４層1d、さらに第３層1cに到達すると、上記主電流の電流降下が高くなることに起因するスパイク電圧が発生する。しかしながら、第４層1d、第３層1cのライフタイムは今までの第５層1eのものよりも長くなるようにしているので、これらの第４層1d、第３層1cでの空乏層の広がりは抑制される。そして、それに伴い、上記電流降下も低くすることができるので、第４図に示したように、スパイク電圧も従来のものに比し十分小さな値に抑えることができる。
その後、空乏層は第２層1b、第１層1aに広がっていくが、第２層1bのライフタイムはN-領域１において最も短いライフタイムになるように形成されているので、スパイク電圧発生後の空乏層の広がり速度を高めることができ、テール電流を低く抑制することが可能である。そして、さらに第１層1aのライフタイムをN-領域１において最も長くなるようにしているので、再び空乏層の広がりが抑制され主電圧のピーク電圧を抑制することが可能になる。
本実施の形態では、空乏層形成抑制層である第３層、４層のライフタイムが、第３層、４層及びＰベース領域間に形成された第５層のライフタイムよりも長くなるように形成されているので、ターンオフ動作時に発生するスパイク電圧の値を低く抑えることができ、ターンオフ損失を小さくすることができるとともに、高い可制御電流を用いることが可能になる。
さらに、空乏層形成抑制層におけるライフタイムがカソード側からアノード側に順に連続して長くなるように形成されているので、空乏層の広がりを徐々に緩やかにすることができ、スパイク電圧をより一層抑制することができる。
また、第５層とＰベース領域間に、第５層のライフタイムよりライフタイムが短い空乏層形成促進層である第６層を設けているので、空乏層の形成をさらに速めることができ、ターンオフ初期のdi/dt（電流降下速度）の低下を防ぐことができ、素子電圧が電源電圧に到達するまでの時間をさらに短縮することができ、ターンオフ損失を一層低減することができる。
また、第３層とＮ領域間に、ライフタイムが最も短いテール電流抑制層である第２層を設けているので、１度形成速度が緩やかになった空乏層の広がり速度を速めることができ、テール電流を抑制することができる。
また、テール電流抑制層である第３層とＮ領域間にピーク電圧を抑制するピーク電圧抑制層を設けているので、テール電流抑制層において形成速度が速くなった空乏層の広がり速度を再び抑制することができ、主電圧のピーク電圧値を抑制することができる。
実施の形態2.
この実施の形態２に係る半導体装置は実施の形態１に係る半導体装置の変形例で、第１図、第２図に示した半導体装置のN-領域におけるライフタイムの分布が異なっているものである。
第５図は本発明の実施の形態２に係る半導体装置のN-領域のライフタイムの分布を示す図である。なお、第３層1c以外のライフタイムは実施の形態１の第３図に示したものと同様であるので、説明は省略する。第５図に示すように、第３層1cのライフタイムは第２層1bよりも長いが、第４層1dに比べると短くなるように形成され、この層に形成される空乏層の広がり速度が速くなるようにしている。なお、本実施の形態における第３層1cにおけるライフタイムは50〜200μｓになるように形成されているものとする。また、空乏層形成抑制層である第４層1dのN-における厚さの割合は、15〜40％になるようにすればよい。
第３図に示したライフタイムの分布では、第３層1cまで空乏層形成抑制層が続き、第３層1cから第２層1bにライフタイムが急激に短くなっているのに対し、第５図に示したライフタイムの分布では、空乏層形成抑制層は第４層1dのみで、第４層1dから第２層1bまでの長い範囲で徐々に空乏層の広がり速度を速くしているので、テール電流をより抑制することができる。
なお、本実施の形態の場合には、空乏層が第４層1dに形成されるときにスパイク電圧が発生するように、各層のライフタイムを制御すると、スパイク電圧の抑制能力に関係なくテール電流抑制の向上が行える。
本実施の形態では、空乏層形成抑制層である第４層のライフタイムが、４層及びＰベース領域間に形成された第５層のライフタイムよりも長くなるように形成されているので、ターンオフ動作時に生じるスパイク電圧の値を低く抑えることができ、高い可制御電流を用いることが可能となりターンオフ損失を小さくすることができる。
さらに、第３層のライフタイムが第２層よりも長いが、第４層に比べると短くなるように形成されているので、空乏層の広がり速度をより速めることができ、テール電流をより抑制することができる。
産業上の利用可能性
以上のように、本発明にかかる半導体装置は、スナバ回路を付加せずに利用する、例えばGCT素子等の高耐圧化及び大電流用の大電力用半導体装置に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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