(57)【特許請求の範囲】
【請求項１】
フローティング・ゲートを持つＭＯＳトランジスタを用いた、不揮発性メモリーを有する半導体装置の製造方法において、
半導体基板上の第１の絶縁体膜を形成する工程と、
前記第１の絶縁体膜を介して半導体基板と絶縁されたフローティング・ゲートを形成する工程と、
前記フローティング・ゲートと、ソースまたはドレインとなる領域を覆う第２の絶縁体膜を形成する工程と、
前記フローティング・ゲートの片側の半導体基板表面近傍に、ソース領域またはドレイン領域となる高濃度拡散層を形成する工程と、
前記フローティング・ゲートと前記高濃度拡散層に対して、前記第２の絶縁体膜を介して接するコントロール・ゲート電極を、前記フローティング・ゲートの前記高濃度拡散層と相対しない側が露出するように形成する工程と、
前記コントロール・ゲート電極と自己整合的に、前記フローティング・ゲートの露出部分をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記コントロール・ゲート電極と、同一基板上に存在するフローティング・ゲートを持たないＭＯＳトランジスタのゲート電極とを同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にフロ−ティング・ゲ−トを持つＭＯＳトランジスタを用いた、不揮発性メモリ−を有する半導体装置、及びその製造方法に関する。
【０００２】
【従来の技術】
一般にＭＯＳ型半導体装置としてフローティング・ゲート型の不揮発性半導体記憶装置が知られている。例えば特公平５−３４３６９９や特公平６−０２９５４３に開示されているような不揮発性メモリは、シリコン基板上にフィールド酸化膜（ＬＯＣＯＳ膜）を形成した後、活性面にトンネル酸化膜、フローティング・ゲートを形成し、さらにフローティング・ゲート上に絶縁膜を介してコントロール・ゲート電極を積層する。また、このコントロール・ゲート電極は周辺回路のトランジスタのゲート電極としても用いられる。その後、エッチング処理してソース・ドレイン形成領域を形成し、これらの領域にヒ素などの不純物をイオン注入する工程が行われている。
【０００３】
【発明が解決しようとする課題】
半導体装置の微細化にはＭＯＳトランジスタの短チャネル効果の抑制が不可欠であるが、そのため周辺回路のトランジスタには例えば特開平６−１８８４１５で示されるような急峻なチャネルドープが必要となる。
【０００４】
また、フローティング・ゲート型の記憶素子においてはデータの書き込み・消去時に高い電圧を必要とするため、そのソースあるいはドレインの接合耐圧を高める必要がある。そのため、まず高耐圧のソースあるいはドレインをイオン注入などにより形成した後、高温・長時間の熱処理により不純物を拡散させて濃度勾配を緩やかにして耐圧を高めていた。
【０００５】
しかしながら、この熱処理時には既に周辺回路のトランジスタのチャネル・ドープは終了しているため、チャネル部分の不純物も同時に拡散してしまい、急峻なチャネルドープを得ることが困難であった。
【０００６】
本発明は、上記従来の問題点に着目し、工程数の増大を招くことなく短チャネル効果を抑制して微細で高速な不揮発性記憶素子を含んだ半導体装置、及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
フローティング・ゲートを持つＭＯＳトランジスタを用いた、不揮発性メモリーを有する半導体装置の製造方法において、半導体基板上の第１の絶縁体膜を形成する工程と、前記第１の絶縁体膜を介して半導体基板と絶縁されたフローティング・ゲートを形成する工程と、前記フローティング・ゲートと、ソースまたはドレインとなる領域を覆う第２の絶縁体膜を形成する工程と、前記フローティング・ゲートの片側の半導体基板表面近傍に、ソース領域またはドレイン領域となる高濃度拡散層を形成する工程と、前記フローティング・ゲートと前記高濃度拡散層に対して、前記第２の絶縁体膜を介して接するコントロール・ゲート電極を、前記フローティング・ゲートの前記高濃度拡散層と相対しない側が露出するように形成する工程と、前記コントロール・ゲート電極と自己整合的に、前記フローティング・ゲートの露出部分をエッチングする工程とを含むことを特徴とする。
【０００８】
また、前記コントロール・ゲート電極と、同一基板上に存在するフローティング・ゲートを持たないＭＯＳトランジスタのゲート電極とを同時に形成することを特徴とする。
【０００９】
【発明の実施の形態】
以下、ｐ型シリコン基板上に、フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタと、通常のロジック回路用ｎチャネル型ＭＯＳトランジスタを形成した、本発明の第一の実施形態を、図１および図２にしたがい説明する。
【００１０】
（図１（ａ））まず、ｐ型シリコン基板１０１上に熱酸化法により約５００Åのシリコン酸化膜１０２を形成し、化学気相成長（ＣＶＤ）法によりシリコン窒化膜１０３を約２０００Å形成する。次に、従来の技術であるフォト・リソグラフィによりシリコン窒化膜１０３をパターニングし、更にフィールドストッパを適切な領域に形成するためのフォトレジスト１０４を形成する。このとき、フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのソース領域の接合耐圧を高めるため、図１（ａ）に示すように、ソース領域となる領域近傍にはチャネルストッパができないようにフォトレジスト１０４をパターニングすると良い。その後、ホウ素３０ｋｅＶ、８×１０１３ｃｍ−２のイオン注入により、チャネルストッパ層１０５を得る。
【００１１】
（図１（ｂ））次に１０５０℃の水蒸気酸化によりシリコン基板１０１を約５０００Å酸化し、熱リン酸などでシリコン窒化膜１０３を剥離することにより、素子分離膜１０６を得る。その後、フッ酸等で素子分離領域以外のシリコン酸化膜を除去し、例えば９００℃の水蒸気酸化によりシリコン基板１０１を酸化し、約１１０Åのシリコン酸化膜１０７を形成する。なお、シリコン酸化膜１０７が本発明の特許請求の範囲で言う、第１の絶縁体膜となる。
【００１２】
その後、ポリシリコン膜１０８をＣＶＤ法で形成し、パターニングする。このとき、ｉｎ−ｓｉｔｕドーピング（ＣＶＤで成膜時にリンなどの不純物を導入すること）をすることが望ましい。なお、ポリシリコン膜１０８が、本発明の特許請求の範囲に言うフローティング・ゲートとなるが、ドレイン領域側は後にコントロールゲートと自己整合的にエッチングされるので、最終的なパターンより大きくしておく。
【００１３】
次に、例えば８７５℃の水蒸気酸化によりポリシリコン膜１０８の表面を約２００Å酸化し、その上に約１３０Åのシリコン窒化膜をＣＶＤにより堆積し、更に約８０Åのシリコン酸化膜をＣＶＤにより堆積する。このＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜）１０９が、本発明の特許請求の範囲に言う、第２の絶縁体膜あるいは第３の絶縁体膜となるので、それ以外の部分はエッチングにより除去する。
【００１４】
次に、図１（ｂ）に示すようにフローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのソース領域１１０を形成するためのフォトレジスト１０４を形成する。その後、ヒ素３５ｋｅＶ、４×１０１５ｃｍ−２とリン８０ｋｅＶ、５×１０１３ｃｍ−２のイオン注入により、ソース領域１１０が自己整合的に形成される。
さらに、例えば１０００℃、８０分の熱処理を行うことにより、ソース領域１１０の、特にリン原子がシリコン基板１０１に拡散し高耐圧のソース領域とすることができる。また、ヒ素をイオン注入した後同様な熱処理をし、さらにリンをイオン注入してもう一度熱処理をすれば、さらに高耐圧のソース領域を得ることができる。
【００１５】
（図１（ｃ））次に、水蒸気酸化によりシリコン基板１０１を約２００Åのシリコン酸化膜（犠牲酸化膜）を形成し、たとえば二フッ化ホウ素イオン８０ｋｅＶ、３×１０１２ｃｍ−２のイオン注入により通常のロジック回路用ｎチャネル型トランジスタのチャネル・ドープを行う。
【００１６】
その後、フッ酸などで犠牲酸化膜を除去し、再度水蒸気酸化により約１４０Åのゲート酸化膜１１１を形成する。さらに、ポリシリコン膜１１２をＣＶＤにより約５０００Å堆積し、図１（ｃ）に示すようにフローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのコントロール・ゲート電極と、通常のロジック回路用ｎチャネル型トランジスタのゲート電極となるよう、フォトレジスト１０４を形成する。
【００１７】
（図１（ｄ））次に、ポリシリコン膜１１２を、例えば反応性イオンエッチングによりエッチングし、フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのコントロール・ゲート電極１１３と、通常のロジック回路用ｎチャネル型トランジスタのゲート電極１１４を得る。その後、ポリシリコン膜１０８の一部をコントロール・ゲート電極１１３と自己整合的にエッチングするためのフォトレジスト１０４を、図１（ｄ）のように形成する。
【００１８】
（図２（ｅ））その状態で、ＯＮＯ膜１０９、さらにポリシリコン膜１０８をエッチングすることにより、最終的な形のフローティング・ゲート１１５を得る。このとき、素子分離膜１０６の表面が同時にエッチングされるが、特に問題とはならない。また、このままフォトレジスト１０４を剥離せずに、例えばヒ素４５ｋｅＶ、３×１０１５ｃｍ−２をイオン注入することにより、フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのドレイン領域１１６を得る。
【００１９】
（図２（ｆ））次に、通常のロジック回路用ｎチャネル型トランジスタの領域にリン６０ｋｅＶ、１×１０１３ｃｍ−２のイオン注入をすることにより、低濃度ソース領域１１７及び低濃度ドレイン領域１１８を得る。さらに、シリコン酸化膜約２０００ÅをＣＶＤにより堆積して全面エッチ・バックすることにより、側壁スペーサー１１９を形成し、再度通常のロジック回路用ｎチャネル型トランジスタの領域にヒ素４５ｋｅＶ、５×１０１５ｃｍ−２のイオン注入をすることにより、ソース領域１２０及びドレイン領域１２１を得る。
【００２０】
（図２（ｇ））その後、ドレイン領域１１６、ソース領域１２０及びドレイン領域１２１に注入された不純物を活性化するため、たとえば１０５０℃、６０秒のハロゲン・ランプ・アニールを行い、たとえばＣＶＤによりＢＰＳＧ（ホウ素リン入りシリケート・ガラス）膜１２２を１μｍ堆積し、９００℃、１５分の熱処理で平坦化する。
【００２１】
さらに必要な個所にコンタクト・ホールを開けて、タングステンをＣＶＤ／エッチバックすることにより、コンタクト・プラグ１２３を形成する。その後、アルミニウム配線層１２４をスパッタにより堆積し、パターニングする。
【００２２】
このような実施形態によれば、通常のロジック回路用ｎチャネル型トランジスタのチャネル・ドープ以後は、高温の熱処理はゲート酸化膜１１１を形成する工程、ハロゲン・ランプ・アニール、およびＢＰＳＧ膜１２２の平坦化のみで、何れも数十秒〜十数分と短時間であり、チャネル部分のプロファイルが崩れることはなく、ゲート寸法が約０．６μｍまで短チャネル効果が現れない。この時ソース領域１１０の接合耐圧は約１５Ｖ確保できる。従来の技術ではチャネル・ドープ以後ソース領域１１０の耐圧確保のため１０００℃、８０分の熱処理を行った場合、耐圧は同様に１５Ｖとなるものの、約０．８μｍで短チャネル効果が現れた。
【００２３】
また、本実施例の製造方法によれば、フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのドレイン領域１１６側のフローティング・ゲート１１５を自己整合的にエッチングできるので、より微細化が可能である。
【００２４】
次に、図３にしたがい、本発明の第二の実施形態について説明する。
【００２５】
（図３（ａ））まず、ｐ型シリコン基板２０１上に、第一の実施形態の図１（ａ）〜図１（ｄ）と同様にして、シリコン酸化膜２０２、シリコン窒化膜２０３、フォトレジスト２０４、チャネルストッパ層２０５、素子分離膜２０６、シリコン酸化膜２０７、ポリシリコン膜２０８、ＯＮＯ膜２０９、フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのソース領域２１０、ゲート酸化膜２１１、コントロール・ゲート電極２１３、ゲート電極２１４、及びフローティング・ゲート２１５を形成する。この時フローティング・ゲート２１５は最初から最終的な形にしておき、第一の実施形態のような、コントロール・ゲート電極１１３と自己整合的なエッチングは行わない。
【００２６】
（図３（ｂ））以後、第一の実施形態の図１（ｅ）〜図１（ｇ）と同様にして、フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのドレイン領域２１６、低濃度ソース領域２１７、低濃度ドレイン領域２１８、側壁スペーサー２１９、ソース領域２２０、ドレイン領域２２１、ＢＰＳＧ膜２２２、コンタクト・プラグ２２３、およびアルミニウム配線層２２４を形成する。
【００２７】
このように、第二の実施形態では第一の実施形態のような、コントロール・ゲート電極１１３と自己整合的なエッチングは行わないため、工程数を削減できる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、少なくともフローティング・ゲートを持つＭＯＳトランジスタを用いた、不揮発性メモリーを有する半導体装置において、フローティング・ゲートを持たないＭＯＳトランジスタのチャネル・ドープ以後に高温・長時間の熱処理を加えないよう構成しているので、短チャネル効果を抑制する効果が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置、及びその製造方法の第一の実施形態を示す主要工程断面図。
【図２】本発明の半導体装置、及びその製造方法の第一の実施形態を示す主要工程断面図。
【図３】本発明の半導体装置、及びその製造方法の第二の実施形態を示す主要工程断面図。
【符号の説明】
１０１・・・ｐ型シリコン基板
１０２・・・シリコン酸化膜
１０３・・・シリコン窒化膜
１０４・・・フォトレジスト
１０５・・・チャネルストッパ層
１０６・・・素子分離膜
１０７・・・シリコン酸化膜
１０８・・・ポリシリコン膜
１０９・・・ＯＮＯ膜
１１０・・・フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのソース領域
１１１・・・ゲート酸化膜
１１２・・・ポリシリコン膜
１１３・・・コントロール・ゲート電極
１１４・・・ゲート電極
１１５・・・フローティング・ゲート
１１６・・・フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのドレイン領域
１１７・・・低濃度ソース領域
１１８・・・低濃度ドレイン領域
１１９・・・側壁スペーサー
１２０・・・ソース領域
１２１・・・ドレイン領域
１２２・・・ＢＰＳＧ膜
１２３・・・コンタクト・プラグ
１２４・・・アルミニウム配線層
２０１・・・ｐ型シリコン基板
２０２・・・シリコン酸化膜
２０３・・・シリコン窒化膜
２０４・・・フォトレジスト
２０５・・・チャネルストッパ層
２０６・・・素子分離膜
２０７・・・シリコン酸化膜
２０８・・・ポリシリコン膜
２０９・・・ＯＮＯ膜
２１０・・・フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのソース領域
２１１・・・ゲート酸化膜
２１３・・・コントロール・ゲート電極
２１４・・・ゲート電極
２１５・・・フローティング・ゲート
２１６・・・フローティング・ゲート付きｎチャネル型ＭＯＳトランジスタのドレイン領域
２１７・・・低濃度ソース領域
２１８・・・低濃度ドレイン領域
２１９・・・側壁スペーサー
２２０・・・ソース領域
２２１・・・ドレイン領域
２２２・・・ＢＰＳＧ膜
２２３・・・コンタクト・プラグ
２２４・・・アルミニウム配線層
【図１】
0003567671.tif 000002
【図２】
0003567671.tif 000003
【図３】
0003567671.tif 000004