(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体基板表面下に設けた第２導電形のウェルと、該ウェル中のゲート端子下に相当する部分の前記半導体基板表面下のゲート領域と、前記ウェル中の前記半導体基板表面下に、前記ゲート領域を囲むように形成された第２導電形の拡散領域と、前記ゲート領域表面に部分的に形成されたコンタクト保護用の保護膜と、前記拡散領域表面上に端部がかかるようにして前記ゲート領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上のゲート端子と、を備えたＭＯＳキャパシタにおいて、
前記ゲート領域内における前記保護膜形成部分の前記半導体基板表面下を第１導電形にすることを特徴とするＭＯＳキャパシタ。
【請求項２】
第１導電形の半導体基板表面下に、ゲート端子下に相当する前記半導体基板表面下のゲート領域を囲むように形成された第２導電形の拡散領域と、前記ゲート領域表面に部分的に形成されたコンタクト保護用の保護膜と、前記拡散領域表面上に端部がかかるようにして前記ゲート領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上のゲート端子と、を備えたＭＯＳキャパシタにおいて、
前記保護膜形成部分を除いた前記ゲート領域内の前記半導体基板表面下に第２導電形不純物をドーピングして第２導電形としてあることを特徴とするＭＯＳキャパシタ。
【請求項３】
ゲート領域内の保護膜形成部分を除いて半導体基板表面下に第２導電形のウエルを形成し、このウエル中の前記半導体基板表面下に、前記ゲート領域を囲むようにした第２導電形の拡散領域を形成する請求項２記載のＭＯＳキャパシタ。
【請求項４】
第１導電形がＰ形で、第２導電形がＮ形である請求項１〜３のいずれか１項に記載のＭＯＳキャパシタ。
【請求項５】
保護膜が酸化膜である請求項１〜４のいずれか１項に記載のＭＯＳキャパシタ。
【請求項６】
ゲート絶縁膜がシリコン窒化膜である請求項５記載のＭＯＳキャパシタ。
【請求項７】
ゲート端子がポリシリコンゲートとされる請求項１〜６のいずれか１項に記載のＭＯＳキャパシタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のＭＯＳキャパシタに関する。
【０００２】
【従来の技術】
一般に、ＭＯＳキャパシタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃａｐａｃｉｔｏｒ）  における重点は、同一面積内で有効容量を増加させること、そして、印加電圧による電界で破壊されないゲート絶縁膜を有することである。現在、ＭＯＳ工程で形成されるＭＯＳキャパシタには２つの代表的構造があり、その１つを図１に示す。
【０００３】
図１中には、ＭＯＳキャパシタの等価回路図（左）、平面図（中央）、断面図（右）を示している。このＭＯＳキャパシタは、３価不純物をドーピングしたＰ形（第１導電形）とされ、接地電圧端子１から接地電圧を受ける半導体基板２と、半導体基板２の主表面下にゲート領域を囲むようにして５価不純物を拡散させたＮ形（第２導電形）の拡散領域９と、拡散領域９の間に形成したゲート領域の中央部分表面に形成され、酸化工程(Oxidation) による酸化膜としたコンタクト保護用の保護膜５と、拡散領域９の表面上部に端部がかかるようにして拡散領域９間のゲート領域表面上に形成されたシリコン窒化膜のゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたポリシリコンのゲート端子７と、をもち、アルミニウム配線の第１電極３が保護膜５の形成部分上でゲート端子７とコンタクトし、そして第２電極１０が拡散領域９とコンタクトする。拡散領域９は例えば平面図に示すようにゲート領域を囲うように形成してドレイン・ソース共通の１端子とする。
【０００４】
この図１のＭＯＳキャパシタでは、第１電極３に＋の電圧を印加し、第２電極１０に−の電圧を印加すると、拡散領域９間における半導体基板２のゲート領域表面にできる空乏層及びゲート絶縁膜１１で拡散領域９による電子が捕らえられ、これらが容量として働くことになる。このとき、第１電極３及び第２電極１０にかけられるバイアス電圧の変化に応じて容量が変わるという特性がある。図２に、図１のＭＯＳキャパシタの特性図を示し説明する。
【０００５】
図示のように、接地電圧０Ｖから電源電圧Ｖｃｃまでバイアス電圧を変えていくと、そのバイアス電圧の増加に従い容量も変化して増加している。つまり、通常の使用範囲においてバイアス電圧の印加条件に従い容量が異なってしまい、一定の容量を得ようとするには問題があるし、低電圧下では容量が小さいことになる。
【０００６】
この点を改良したもう１つのＭＯＳキャパシタ構造を図３に示す。このＭＯＳキャパシタは、拡散領域９及びこれに囲まれたゲート領域を共に低濃度のＮ形ウェル２０内に形成してある。即ち、基板表面下のＮ形ウェル２０により、バイアス電圧印加以前に既に空乏層がゲート領域表面にできているような状態がつくられるので、その分、低バイアス電圧下の容量が増す結果となり、従って、接地電圧から電源電圧までの一般的なバイアス使用範囲において容量が一定になる。これが、図４の特性図に示されている。
【０００７】
同図からわかるように図３のＭＯＳキャパシタでは、バイアス電圧が接地電圧０Ｖから電源電圧Ｖｃｃになる間で、最初から最大容量をもって一定に推移する。つまり、印加されるバイアス電圧が通常の使用範囲で変化しても容量が一定になり、その結果、同一面積で図１のＭＯＳキャパシタよりも大容量のＭＯＳキャパシタを提供することが可能となる。
【０００８】
しかしながら、図３のＭＯＳキャパシタには、その工程から発する次のような構造上の弱点が存在している。第１電極３の形成にあたってはポリシリコンのゲート端子７にコンタクトホールを開けることになるが、このゲート端子７の下にはゲート絶縁膜１１が薄く形成されているのみになるために、コンタクト保護用として、コンタクト部分について厚い保護膜５を形成するようにしている。従って、図３中の断面図からわかるように、この盛り上がった保護膜５の縁部分で段差が発生し、この部分のゲート絶縁膜１１が脆弱になる。この脆弱な部分に対し、第１電極３及び第２電極１０による高いバイアス電圧がかかると亀裂が誘発され、ＭＯＳキャパシタが破損してしまう。
【０００９】
図１の場合には、ゲート領域がアクセプタドープのＰ形基板２になっているので、ゲート絶縁膜１１の脆弱部分に実際にかかる電界はＰＮ接合の電位障壁分低められる結果となり、従って、図３の場合よりもゲート絶縁膜１１は強い。即ち、図１の場合にゲート絶縁膜１１へ印加される電圧は第１電極３及び第２電極１０によるバイアス電圧からＭＯＳキャパシタのしきい値電圧を引いた値となる。これに対して図３のＭＯＳキャパシタにおいては、ゲート端子７下部のゲート領域が全体的にＮ形ウェルとされており、ゲート絶縁膜１１に実際にかかる電界は第１電極３及び第２電極１０によるバイアス電圧そのままである。従って、図１のＭＯＳキャパシタよりもゲート絶縁膜１１にかかる電圧は大きくなり、脆弱部分に亀裂を生じやすい。
【００１０】
【発明が解決しようとする課題】
上記従来技術に鑑みて本発明の目的は、通常使用範囲における容量が一定で同一面積での容量増加が可能であり、尚且つゲート絶縁膜の破損し難いＭＯＳキャパシタを提供することにある。
【００１１】
【課題を解決するための手段】
この目的のために本発明では、第１導電形の半導体基板表面下に設けた第２導電形のウェルと、該ウェル中の前記半導体基板表面下に、ゲート端子下に相当する前記半導体基板表面下のゲート領域を囲むように形成された第２導電形の拡散領域と、前記ゲート領域表面に部分的に形成されたコンタクト保護用の保護膜と、前記拡散領域表面上に端部がかかるようにして前記ゲート領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上のゲート端子と、を備えたＭＯＳキャパシタにおいて、前記ゲート領域内における前記保護膜形成部分の前記半導体基板表面下を第１導電形にすることを特徴とする。
【００１２】
或いは、第１導電形の半導体基板表面下に、ゲート端子下に相当する前記半導体基板表面下のゲート領域を囲むように形成された第２導電形の拡散領域と、前記ゲート領域表面に部分的に形成されたコンタクト保護用の保護膜と、前記拡散領域表面上に端部がかかるようにして前記ゲート領域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上のゲート端子と、を備えたＭＯＳキャパシタにおいて、前記保護膜形成部分を除いた前記ゲート領域内の前記半導体基板表面下に第２導電形不純物をドーピングして第２導電形としてあることを特徴とする。この場合、ゲート領域内の保護膜形成部分を除いて半導体基板表面下に第２導電形のウエルを形成し、このウエル中の前記半導体基板表面下に、前記ゲート領域を囲むようにした第２導電形の拡散領域を形成するようにすると好ましい。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１４】
図５に、本発明によるＭＯＳキャパシタの一実施形態について、等価回路図（左）、平面図（中央）、断面図（右）でそれぞれ示している。
【００１５】
このＭＯＳキャパシタの構造は、基板表面下のＮ形ウェル２０内に高濃度のＮ形拡散領域９を形成する点は図３の場合と同じであるが、基板表面に保護膜５を形成した部分の基板表面下については、Ｎ形ウェル２０を形成せずにおいてＰ形半導体基板２で覆うようにしてある点で異なっている。即ち、ゲート端子７下に相当するゲート領域の大部分はＮ形ウェル２０としてあるが、保護膜５の形成部分だけは半導体基板２がそのまま残されている。
【００１６】
この構造によれば、ゲート領域に大部分形成されたＮ形ウェル２０により、ゲート領域の大部分はＮ形不純物をドーピングした状態となるので、図３の場合と同じように作用してバイアス電圧の変化に対し容量を一定とすることができ、同一面積でより大容量を実現することが可能である。且つ一方で、保護膜５による段差の部分に対しては拡散領域９と異なる導電形の半導体基板２が存在するので図１の場合と同じように作用して、ゲート絶縁膜１１の脆弱部分についてはＰＮ接合の電位障壁分の電圧降下によりバイアス電圧による影響が軽減され、当該部分の亀裂発生を抑制することができる。
【００１７】
特に、ゲート端子７にドナードープのＮ形ポリシリコンゲートが用いられる場合には保護膜５周辺をアクセプタドープのＰ形半導体基板２とし、反対に、ゲート端子７にＰ形ポリシリコンゲートが用いられる場合には保護膜５周辺をＮ形半導体基板２とするときに、いっそうの効果を期待できる。ゲート端子７としてはポリサイド、つまりポリ層にタングステンシリサイドなどのシリサイド層を加えて複合層としたポリシリコンゲートとすることも可能である。また、保護膜５の形成部分を除いてゲート領域にＮ形不純物がドーピングしてあれば容量増加に寄与するので、図示のようにウェル２０を用いた構造でなくともよいが、Ｎ形ウェル２０を設ける方が工程的には簡単であるので好ましい。
【００１８】
【発明の効果】
本発明によれば、バイアス電圧の高低による容量変化を解消してより大容量を実現すると共に、保護膜による段差が発生する脆弱な部分にかかる電圧は軽減してゲート絶縁膜の破損を防止することができるので、信頼性の高いＭＯＳキャパシタの提供に大きく寄与する。
【図面の簡単な説明】
【図１】従来技術によるＭＯＳキャパシタの一例を示す説明図。
【図２】図１のＭＯＳキャパシタの特性図。
【図３】従来技術によるＭＯＳキャパシタの他の例を示す説明図。
【図４】図３のＭＯＳキャパシタの特性図。
【図５】本発明によるＭＯＳキャパシタの説明図。
【符号の説明】
２  半導体基板
３  第１電極
５  保護膜
７  ゲート端子
９  拡散領域
１０  第２電極
２０  ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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