(57)【特許請求の範囲】
【請求項１】
出力端子に接続されザッピングパッドに加えられる電圧で選択的にショートされるザッピングダイオードと該ザッピングダイオードがショートすることによりショートされザッピングするザッピング抵抗を有するバンドギャップ回路を内蔵する半導体集積回路において、
バイアス回路は、電源電圧と前記バンドギャップ回路間に挿入された２個の直列接続されたダイオードと、前記電源電圧とアース間に挿入されたトランジスタ、高耐圧ダイオードおよびバイアス抵抗の直列回路とを有し、
一導電型の拡散抵抗たる前記ザッピング抵抗が形成された逆導電型の島領域には、前記バイアス回路の前記高耐圧ダイオードと前記バイアス抵抗の接続点が接続され、
通常動作時、前記島領域には、前記トランジスタと前記高耐圧ダイオードを介して前記電源電圧が印加されるとともに、前記バンドギャップ回路には、前記２個の前記ダイオードを介して前記電源電圧が印加され、
ザッピング時、前記ザッピングパッドに加えられる電圧が前記逆導電型の前記島領域に加わると、前記高耐圧ダイオードが導通しないことにより、前記島領域と前記バンドギャップ回路とが電気的に分離される、
ことを特徴とするバンドギャップ回路を内蔵する半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバンドギャップ回路を内蔵する半導体集積回路、特に、出力端子に接続されザッピングパッドに加えられる電圧で選択的にショートされるザッピングダイオードと該ザッピングダイオードがショートすることによりショートされザッピングするザッピング抵抗を有するバンドギャップ回路を内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】
一般にレギュレータ回路は製造過程でのバラツキのため、レギュレータ出力電圧に許容値以上のバラツキを生じた。そのためレギュレータ出力電圧の変動を検出するバンドギャップ回路のトランジスタのベースに接続された複数の抵抗を選択的にダイオードでショートし前記レギュレータ出力電圧を調整するいわゆるザッツピングが行われていた。
【０００３】
図３に示すように、起動回路１は抵抗Ｒ１、ダイオードＤ１、Ｄ２及び第１、第２トランジスタＱ３、Ｑ４より構成され、制御回路２は第３、第４トランジスタＱ５、Ｑ６より構成され、バンドキャップ回路３は第５、第６、第７トランジスタＱ７、Ｑ９、Ｑ１０及び抵抗Ｒ３、Ｒ４より構成されている。
【０００４】
今電圧源電圧Ｖａが加わると第１トランジスタＱ３が動作し第３トランジスタＱ５も動作され、出力トランジスタＱ１１を制御してレギュレータ出力端子Ａに一定のレギュレータ出力電圧Ｖｇが得られるようにしている。
【０００５】
即ち、電圧源電圧Ｖａが高くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が高くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが低下し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが低下し、該第３トランジスタＱ５のコレクタ・ベース電位を低下するので、出力トランジスタＱ１１のベース電位も低下しコレクタ・エミッタ間のインピダンスを高めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが高くなっても一定になる。
【０００６】
逆に電圧源電圧Ｖａが低くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が低くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが上昇し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが上昇し、該第３トランジスタＱ５のコレクタ・ベース電位を上昇するので、出力トランジスタＱ１１のベース電位も上昇しコレクタ・エミッタ間のインピダンスを低めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが低くなっても一定になる。
【０００７】
ところでレギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａに対して一定にしても、出力負荷変動によって変動する。しかし前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇが変動したときは、バンドギャップ回路２で調整しレギュレータ出力電圧Ｖｇを一定にする。
【０００８】
今レギュレータ出力電圧Ｖｇが低くなると、第６、第７トランジスタＱ９、Ｑ１０のベース電位が下がり、第４トランジスタＱ６のベース電位が上がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が上昇する。その結果出力トランジスタＱ１１のエミッタ電位が上がりレギュレータ出力電圧Ｖｇを一定にしている。
【０００９】
逆にレギュレータ出力電圧Ｖｇが上がったとする。この場合、第６、第７トランジスタＱ９、Ｑ１０のベース電位が上がり、第４トランジスタＱ６のベース電位が下がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が低下するため、出力トランジスタＱ１１のエミッタ電位が下がりレギュレータ出力電圧Ｖｇを一定にしている。
【００１０】
上述のようにしてレギュレータ出力電圧Ｖｇを一定にしているが、本回路を集積回路で量産化したとき製造工程のバラツキでがあるため、前記レギュレータ出力電圧は１．５Ｖ±３％程度のバラツキ幅となってしまう。しかし前記レギュレータ出力電圧Ｖｇのバラツキ幅を±１％以内に押さえる必要がある。
【００１１】
図４に示すように、従来は設計中心Ｂ点をレギュレータ出力電圧の必要とする１．５Ｖに設定し、例えば調整段階で１．５Ｖ＋１％を越える場合は、ザッピングパッドＰ１、Ｐ２、Ｐ３の何れかに高電圧を加えザッピングダイオードＤ１、Ｄ２、Ｄ３の何れかショートし、第６トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒａ、Ｒｂ、Ｒｃを選択的にショートする所謂ザッピングを行い、レギュレータ出力電圧が１．５Ｖ＋１％を越えないようにしている。
【００１２】
逆に調整段階で１．５Ｖ−１％を越える場合は、ザッピングパッドＰ４、Ｐ５、Ｐ６の何れかに高電圧を加えザッピングダイオードＤ４、Ｄ５、Ｄ６の何れかショートし、トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒｄ、Ｒｅ、Ｒｆを選択的にショートし、レギュレータ出力電圧が１．５Ｖ−１％を越えないようにしている。
【００１３】
図５に示すように、上述したバンドキャップ回路３を内蔵する半導体集積回路ではザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆを島領域にそれぞれ組み込んで形成する。ここでは、ザッピング抵抗Ｒａのみを例に説明するが、他のザッピング抵抗Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆも同様である。
【００１４】
すなわち、Ｐ型の半導体基板２１上にＮ型のエピタキシャル層２２を設け、Ｐ＋型の分離領域２３で電気的に分離した多くの島領域２４を形成する。この島領域２４の１つにザッピング抵抗Ｒａを形成する。この島領域２４の底面にはＮ＋型の埋め込み層２５が設けられ、島領域２４表面にベース拡散で形成するＰ型の抵抗領域２６でザッピング抵抗Ｒａが形成されている。なお、他の島領域２４にはＰ型のベース領域２７、Ｎ＋型のエミッタ領域２８、Ｎ＋型のコレクタコンタクト領域２９でＮＰＮトランジスタが形成されている。抵抗領域２６の両端にはザッピングダイオードＤ１が接続され、一端は出力端子Ａに接続され、他端はザッピングパッドＰ１に接続されている。さらに抵抗領域２６を形成した島領域２４はどこにも接続されないで、フローティングとなっている。
【００１５】
【発明が解決しようとする課題】
従来のバンドギャップ回路を内蔵する半導体集積回路では、バンドキャップ回路３に使用するザッピング抵抗は拡散抵抗を使用するので、ザッピング抵抗の精度を上げるにはバンドギャップ回路の動作電位に吊ることが望ましい。しかしザッピングを行う際にザッピングパッドＰ１に２０Ｖと高電圧を印可されるために、Ｐ型の抵抗領域２６とＮ型の島領域２４が順方向にバイアスされて近接のＮＰＮトランジスタとＰ＋型の分離領域２３とでＰＮＰＮの寄生サイリスタ素子が形成されて、矢印で示す大きなラッチアップ電流が流れる。このためにバンドギャップ回路３の低耐圧の他の回路素子が破壊されてしまうので、ザッピング抵抗の精度を犠牲にしてザッピング抵抗を形成した島領域２４をフローティングにしなくてはならない問題点があった。
【００１６】
【課題を解決するための手段】
本発明はかかる問題点に鑑みてなされ、出力端子に接続されザッピングパッドに加えられる電圧で選択的にショートされるザッピングダイオードと該ザッピングダイオードがショートすることによりショートされザッピングするザッピング抵抗を有するバンドギャップ回路を内蔵する半導体集積回路において、バイアス回路は、電源電圧と前記バンドギャップ回路間に挿入された２個の直列接続されたダイオードと、前記電源電圧とアース間に挿入されたトランジスタ、高耐圧ダイオードおよびバイアス抵抗の直列回路とを有し、一導電型の拡散抵抗たる前記ザッピング抵抗が形成された逆導電型の島領域には、前記バイアス回路の前記高耐圧ダイオードと前記バイアス抵抗の接続点が接続され、通常動作時、前記島領域には、前記トランジスタと前記高耐圧ダイオードを介して前記電源電圧が印加されるとともに、前記バンドギャップ回路には、前記２個の前記ダイオードを介して前記電源電圧が印加され、ザッピング時、前記ザッピングパッドに加えられる電圧が前記逆導電型の前記島領域に加わると、前記高耐圧ダイオードが導通しないことにより、前記島領域と前記バンドギャップ回路とが電気的に分離される、
ことを特徴とする。
【００１７】
【発明の実施の形態】
図１および図２を参照して、本発明の実施形態を説明する。なお、図１および図２の従来と同じ構成部分は同じ符号を付して説明する。
【００１８】
図１に、本発明を適用するレギュレータ回路を示す。レギュレータ回路は起動回路１，制御回路２、バンドギャップ回路３およびバイアス回路４から構成されている。
【００１９】
起動回路１は、ベースが抵抗Ｒ１を介して電圧源電圧Ｖａ加えられると共に、ダイオードＤ１、Ｄ２でアースされた第１トランジスタＱ３を有する。前記第１トランジスタＱ３のコレクタにはベース・コレクタが接続されたトランジスタＱ１が接続され、また第１トランジスタＱ３のコレクタ・エミッタには第２トランジスタＱ４のコレクタ・エミッタが接続されており、且つ共通接続された第１トランジスタＱ３と第２トランジスタＱ４のエミッタには抵抗Ｒ２が接続されている。さらに第２トランジスタＱ４のベースはレギュレータ出力端子Ａに接続されている。
【００２０】
制御回路２は、トランジスタＱ１のベースにベースが接続されミラー回路をなすトランジスタＱ２と、該トランジスタＱ２にコレクタ・ベースが接続された第３トランジスタＱ５と、該トランジスタＱ５のエミッタとアース間にエミッタ・コレクタが接続された第４トランジスタ６とよりなる。
【００２１】
バンドギャップ回路３は、第５、第６、第７、第８トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０及び抵抗Ｒ３、Ｒ４よりなり、前記第４トランジスタＱ６のベースは第５トランジスタＱ７のコレクタに接続され、第６トランジスタＱ８はコレクタに接続されたベースが前記第５トランジスタＱ７のベースに接続されると共に、第８トランジスタＱ１０のコレクタに接続されミラー回路を構成している。
【００２２】
前記第８トランジスタＱ１０のエミッタは抵抗Ｒ３を介して第７トランジスタＱ９のエミッタに接続されると共に抵抗Ｒ４を経てアースされている。Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆはレギュレータ出力端子Ａに直列接続されたザッピング抵抗で、ザッピング抵抗Ｒｃ、Ｒｄとの接続点は前記第７、第８トランジスタＱ９、Ｑ１０のベースに接続され、さらにザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆには並列にザッピングダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６が接続されている。
【００２３】
ザッピングダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６にはそれぞれザッピングパッドＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６が接続されており、ザッピングパッドＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６に高電圧を加えるとザッピングダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６がショートして、ザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆを選択的にショートできるようにしている。
【００２４】
本発明の特徴はバイアス回路４にある。バイアス回路４は電圧源電圧Ｖａとバンドギャップ回路３間に挿入された低電流源５とベースコレクタを接続した２個の直列接続したトランジスタＱ１２、Ｑ１３と、電圧源電圧Ｖａとアース間に挿入されたベースを低電流源５とトランジスタＱ１２の接続点に接続された低耐圧のトランジスタＱ１４、高耐圧ダイオードＤＨおよびバイアス抵抗Ｒ８とで構成されている。そして高耐圧ダイオードＤＨおよびバイアス抵抗Ｒ８の接続点Ｘがザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆの島領域を吊っている。図１ではこれを表現する上で、ザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆにコンデンサを付加するように示した。
【００２５】
図２に示すように、上述したバンドキャップ回路３を内蔵する半導体集積回路ではザッピング抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆを島領域にそれぞれ組み込んで形成する。ここでは、ザッピング抵抗Ｒａのみを例に説明するが、他のザッピング抵抗Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆも同様である。
【００２６】
すなわち、Ｐ型の半導体基板２１上にＮ型のエピタキシャル層２２を設け、Ｐ＋型の分離領域２３で電気的に分離した多くの島領域２４を形成する。この島領域２４の１つにザッピング抵抗Ｒａを形成する。この島領域２４の底面にはＮ＋型の埋め込み層２５が設けられ、島領域２４表面にベース拡散で形成するＰ型の抵抗領域２６でザッピング抵抗Ｒａが形成されている。なお、他の島領域２４にはＰ型のベース領域２７、Ｎ＋型のエミッタ領域２８、Ｎ＋型のコレクタコンタクト領域２９でＮＰＮトランジスタが形成されている。抵抗領域２６の両端にはザッピングダイオードＤ１が接続され、一端は出力端子Ａに接続され、他端はザッピングパッドＰ１に接続されている。さらに抵抗領域２６を形成した島領域２４はバイアス回路４のノードＸに接続されている。
【００２７】
従って、ザッピングを行う際にザッピングパッドＰ１に２０Ｖと高電圧を印可すると、Ｐ型の抵抗領域２６にザッピングの高電圧が順方向に接続されたＮ型の島領域２４にも加わる。しかし高耐圧ダイオードＤＨが逆バイアスされて導通せず、バンドキャップ回路３の電源電位とは分離される。このためにバンドキャップ回路３の低耐圧のトランジスタをザッピングの高電圧で破壊されることはない。
また、ザッピングを行う際にバンドキャップ回路３と抵抗領域２６を形成した島領域２４とは高耐圧ダイオードＤＨで電気的に分離されるので、近接したバンドキャップ回路３を構成するＮＰＮトランジスタとでＰＮＰＮの寄生サイリスタ素子が形成されて、大きなラッチアップ電流が流れることもない。
【００２８】
通常動作時は、トランジスタＱ１４および高耐圧ダイオードＤＨを介して抵抗領域２６を形成した島領域２４は吊られるので、バンドキャップ回路３が電圧源電圧Ｖａからベースコレクタを接続した２個の直列接続したトランジスタＱ１２、Ｑ１３を介して電源電位が供給されるので、バンドキャップ回路３の電源電位も
ノードＸの電位も電圧源電圧Ｖａからちょうど２つのベースエミッタＶＢＥを差し引いた電位となる。これは島領域２４がちょうどバンドキャップ回路３の電源電位と等しいことを意味し、バンドキャップ回路３に使用するザッピング抵抗の精度を上げることができる。
【００２９】
次に動作について説明する。
【００３０】
今電圧源電圧Ｖａが加わると第１トランジスタＱ３が動作し第３トランジスタＱ５も動作され、出力トランジスタＱ１１を制御してレギュレータ出力端子Ａに一定のレギュレータ出力電圧Ｖｇが得られるようにしている。
【００３１】
即ち、電圧源電圧Ｖａが高くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が高くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが低下し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが低下し、該第３トランジスタＱ５のコレクタ・ベース電位を低下するので、出力トランジスタＱ１１のベース電位も低下しコレクタ・エミッタ間のインピダンスを高めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが高くなっても一定になる。
【００３２】
逆に電圧源電圧Ｖａが低くなると、起動回路１の第１、第２トランジスタＱ３、Ｑ４のベース電位が低くなり、第１、第２トランジスタＱ３、Ｑ４のエミッタ・コレクタのインピーダンスが上昇し、第１、第２トランジスタＱ３、Ｑ４とミラー接続された第３トランジスタＱ５のベースが上昇し、該第３トランジスタＱ５のコレクタ・ベース電位を上昇するので、出力トランジスタＱ１１のベース電位も上昇しコレクタ・エミッタ間のインピダンスを低めるので、前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａが低くなっても一定になる。
【００３３】
ところでレギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇは電圧源電圧Ｖａに対して一定にしても、出力負荷変動によって変動する。しかし前記レギュレータ出力端子Ａのレギュレータ出力電圧Ｖｇが変動したときは、バンドギャップ回路２で調整しレギュレータ出力電圧Ｖｇを一定にする。
【００３４】
今レギュレータ出力電圧Ｖｇが低くなると、第６、第７トランジスタＱ９、Ｑ１０のベース電位が下がり、第４トランジスタＱ６のベース電位が上がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が上昇する。その結果出力トランジスタＱ１１のエミッタ電位が上がりレギュレータ出力電圧Ｖｇを一定にしている。
【００３５】
逆にレギュレータ出力電圧Ｖｇが上がったとする。この場合、第６、第７トランジスタＱ９、Ｑ１０のベース電位が上がり、第４トランジスタＱ６のベース電位が下がり、第４トランジスタＱ６のエミッタ及び第３トランジスタＱ５のベース電位が低下するため、出力トランジスタＱ１１のエミッタ電位が下がりレギュレータ出力電圧Ｖｇを一定にしている。
【００３６】
上述のようにしてレギュレータ出力電圧Ｖｇを一定にしているが、本回路を集積回路で量産化したとき製造工程のバラツキでがあるため、前記レギュレータ出力電圧は１．５Ｖ±３％程度のバラツキ幅となってしまう。しかし前記レギュレータ出力電圧Ｖｇのバラツキ幅を±１％以内に押さえる必要がある。
【００３７】
図４に示すように、従来は設計中心Ｂ点をレギュレータ出力電圧の必要とする１．５Ｖに設定し、例えば調整段階で１．５Ｖ＋１％を越える場合は、ザッピングパッドＰ１、Ｐ２、Ｐ３の何れかに高電圧を加えザッピングダイオードＤ１、Ｄ２、Ｄ３の何れかショートし、第６トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒａ、Ｒｂ、Ｒｃを選択的にショートする所謂ザッピングを行い、レギュレータ出力電圧が１．５Ｖ＋１％を越えないようにしている。
【００３８】
逆に調整段階で１．５Ｖ−１％を越える場合は、ザッピングパッドＰ４、Ｐ５、Ｐ６の何れかに高電圧を加えザッピングダイオードＤ４、Ｄ５、Ｄ６の何れかショートし、トランジスタＱ１０のベースに接続されたザッピング抵抗Ｒｄ、Ｒｅ、Ｒｆを選択的にショートし、レギュレータ出力電圧が１．５Ｖ−１％を越えないようにしている。
【００３９】
【発明の効果】
本発明によれば、ザッピング抵抗を形成する島領域を電源電圧とアース間に接続された高耐圧ダイオードとバイアス抵抗で構成されるバイアス回路の高耐圧ダイオードとバイアス抵抗の接続点の電位を印可し、通常動作時は島領域にザッピングを印可し、ザッピング時は高耐圧ダイオードにより島領域とバンドギャップ回路とを切り離すことにより、ザッピング時にはザッピングの低耐圧の回路素子をザッピングの高電圧から保護し、さらに寄生効果も防止できる。また通常動作時は、ザッピング抵抗を設けた島領域をバンドギャップ回路の電源電位と同じに吊れるので、精度の高いザッピング抵抗を実現できる。
【図面の簡単な説明】
【図１】本発明を適用するバンドギャップ回路を有するレギュレータ回路を説明する回路図である。
【図２】本発明のバンドギャップ回路を内蔵する半導体集積回路を説明する断面図である。
【図３】従来のバンドギャップ回路を有するレギュレータ回路を説明する回路図である。
【図４】従来のレギュレータ電圧の初期値設定を説明する波形図である。
【図５】従来のバンドギャップ回路を内蔵する半導体集積回路を説明する断面図である。
【符号の説明】
１    起動回路
２    制御回路
３    バンドギャップ回路
４    バイアス回路
５    低電流源
Ｑ３    第１トランジスタ
Ｑ４    第２トランジスタ
Ｑ５    第３トランジスタ
Ｑ６    第４トランジスタ
Ｑ７    第５トランジスタ
Ｑ８    第６トランジスタ
Ｑ９    第７トランジスタ
Ｑ１０  第８トランジスタ
Ｑ１１  出力トランジスタ
Ｑ１２、Ｑ１３、Ｑ１４    ダイオード
ＤＨ    高耐圧ダイオード
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６    ザッピングパッド
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６    ザッピングダイオード
Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ、Ｒｆ    ザッピング抵抗
【図１】
0003604995.tif 000002
【図２】
0003604995.tif 000003
【図３】
0003604995.tif 000004
【図４】
0003604995.tif 000005
【図５】
0003604995.tif 000006