(57)【特許請求の範囲】
【請求項１】
複数の論理ゲート回路からなるデジタル回路を含む半導体集積回路の電源電流波形を解析する方法であって、
前記デジタル回路を、該デジタル回路に含まれる論理ゲート回路のスイッチング動作分布に基づいて電源とグラウンド間に接続されて充電される寄生容量の時系列からなる寄生容量列および静的に充電状態にある寄生容量群として表現し、該寄生容量列の一方の電極、静的に充電状態にある容量群の一方の電極、電源経路の寄生インピーダンス成分を接続し、該寄生容量列の他方の電極、静的に充電状態にある容量群の他方の電極、グラウンド経路の寄生インピーダンス成分を接続して解析モデルを生成し、該解析モデルを用いて前記デジタル回路の電源電流波形を求めることを特徴とする電源電流波形の解析方法。
【請求項２】
前記寄生容量列および静的に充電状態にある寄生容量群を、デジタル回路内部の電源配線及びグラウンド配線の寄生インピーダンスが局所的に増大する部分を境としてデジタル回路を複数のセグメントに分割した場合の各セグメントに属する論理ゲート回路群ごとに生成することを特徴とする請求項１記載の電源電流波形の解析方法。
【請求項３】
前記寄生容量列の各寄生容量は所定の時間間隔毎に求められ、該時間間隔の長さは各寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度分布に応じて設定されることを特徴とする請求項１記載の電源電流波形の解析方法。
【請求項４】
前記時間間隔の長さは、各寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度が大きいほど短く設定されることを特徴とする請求項３記載の電源電流波形の解析方法。
【請求項５】
前記充電される寄生容量は、被解析デジタル回路に含まれる論理ゲートの入出力容量から求められることを特徴とする請求項１記載の電源電流波形の解析方法。
【請求項６】
半導体集積回路に生じる電源電流が電源経路及びグラウンド経路の寄生インピーダンスと相互作用して発生する電圧変動を半導体集積回路に発生する基板雑音とみなし、請求項１ないし請求項５のいずれか１つに記載の電源電流解析方法を用いて前記基板雑音を解析することを特徴とする基板雑音解析方法。
【請求項７】
アナログ回路及びデジタル回路を混在して含む半導体集積回路の設計方法において、
設計仕様を取得するステップと、
該設計仕様に基きアナログ回路及びデジタル回路を設計するステップと、
請求項６記載の基板雑音解析方法を用いて前記デジタル回路が発生する基板雑音を解析するステップと、
該基板雑音の解析結果に基いて前記設計仕様に適合するようにアナログ回路及びデジタル回路、またこれらの回路の配置やガードバンドの配置を再設計するステップと
からなることを特徴とする半導体集積回路の設計方法。
【請求項８】
複数の論理ゲート回路からなるデジタル回路を含む半導体集積回路の電源電流波形を解析する装置であって、
前記デジタル回路を、該デジタル回路に含まれる論理ゲート回路のスイッチング動作分布に基づいて電源とグラウンド間に接続されて充電される寄生容量の時系列からなる寄生容量列および静的に充電状態にある寄生容量群として表現し、該寄生容量列の一方の電極、静的に充電状態にある容量群の一方の電極、電源経路の寄生インピーダンス成分を接続し、該寄生容量列の他方の電極、静的に充電状態にある容量群の他方の電極、グラウンド経路の寄生インピーダンス成分を接続して解析モデルを生成する手段と、
該解析モデルを用いて前記デジタル回路の電源電流波形を求める手段とからなることを特徴とする電源電流波形の解析装置。
【請求項９】
前記寄生容量列および静的に充電状態にある寄生容量群を、デジタル回路内部の電源配線及びグラウンド配線の寄生インピーダンスが局所的に増大する部分を境としてデジタル回路を複数のセグメントに分割した場合の各セグメントに属する論理ゲート回路群ごとに生成することを特徴とする請求項８記載の電源電流波形の解析装置。
【請求項１０】
前記寄生容量列の各寄生容量は所定の時間間隔毎に求められ、該時間間隔の長さは各寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度分布に応じて設定されることを特徴とする請求項８記載の電源電流波形の解析装置。
【請求項１１】
前記時間間隔の長さは、各寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度が大きいほど短く設定されることを特徴とする請求項１０記載の電源電流波形の解析装置。
【請求項１２】
前記充電される寄生容量は、被解析デジタル回路に含まれる論理ゲートの入出力容量から求められることを特徴とする請求項８記載の電源電流波形の解析装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大規模半導体集積回路の設計技術に関し、特に、大規模半導体集積回路における論理回路の電源電流の解析手法及びそれを用いた回路設計技術に関する。
【０００２】
【従来の技術】
大規模半導体集積回路（以下「ＬＳＩ」という。）における電子素子の微細化に伴い、ＬＳＩ内部に搭載するデジタル回路の規模拡大と動作速度の向上がすすんでいる。近年、大規模デジタル回路の動作時に回路に流れる電源電流の変化により発生する雑音を起因とした、ＬＳＩおよびその応用システムの性能劣化が顕著な問題になっている。
【０００３】
図１０に、アナログ・デジタル混載半導体集積回路（以下「ＡＤ混載ＬＳＩ」という。）の一構成例を示す。チップ外部からのアナログ信号を高精度にデジタル値化するアナログ・デジタル変換回路（ＡＤＣ）、内部のデジタル回路に高速クロック信号を供給するクロック生成回路（ＰＬＬ）などのアナログ回路と、マイクロプロセッサ（ＣＰＵ）やデジタル信号処理プロセッサ（ＤＳＰ）など信号処理の主体となるデジタル回路とが１つの半導体チップ上に混載されている。
【０００４】
このようなＡＤ混載ＬＳＩでは、デジタル回路の発生する基板雑音が、シリコン基板内部あるいはＬＳＩチップを搭載するパッケージ、プリント基板の配線等を経由してアナログ回路に漏れ混み、アナログ回路動作に影響し、ＡＤＣの変換精度の劣化や、ＰＬＬのクロック周波数のゆらぎの増大を生じ、この結果チップ全体の動作性能の劣化や誤動作を引き起こすことが知られている。
【０００５】
この基板雑音の主たる発生要因は、デジタル回路の電源電流が、回路内部の電源配線と、グラウンド配線と、外部電源とＬＳＩチップを接続する電源経路及びグラウンド経路上に寄生するインピーダンスを流れる際に、物理法則に基いてＲｉやＬｄｉ／ｄｔ等の電源電流の変化に応じた電圧変動が生じることにある。
【０００６】
また、ＬＳＩの発生する電磁波雑音は、周囲の電子回路の動作と干渉し、その性能を劣化させる。電磁波雑音の発生は、デジタル回路の電源電流の変化を反映した電磁気学的相互作用に基づいている。
【０００７】
これらの雑音の発生量は、電源電流の変化量に強く依存することが明らかである。そこで、ＬＳＩ設計者が効果的に性能劣化回避策を施すための設計支援技術として、大規模デジタル回路ブロックにおける電源電流波形を高速かつ精度良く見積もるための解析手法が強く求められている。
【０００８】
従来の電源電流波形の解析手法には次のようなものがある。第１の方法は、デジタル回路全体をトランジスタレベルに展開して、回路シミュレータを用いて過渡解析を実施し、電源電流波形を求める方法である。第２の方法は、デジタル回路を構成する論理ゲートそれぞれの消費電流波形を、スイッチング動作時に発生する負荷容量の充放電電荷がスイッチング時間程度の時間で移動するとした三角波形で近似し、これをデジタル回路全体で重ね合わせて電源電流波形とする方法である。（Ｋ．  Ｓｈｉｍａｚａｋｉ，  Ｈ．  Ｔｓｕｊｉｋａｗａ，  Ｓ．  Ｋｏｊｉｍａ，  ａｎｄ  Ｓ．  Ｈｉｒａｎｏ，  ”ＬＥＭＩＮＧＳ：  ＬＳＩ’ｓ  ＥＭＩ−ＮｏｉｓｅＡｎａｌｙｓｉｓ  ｗｉｔｈ  Ｇａｔｅ  Ｌｅｖｅｌ  Ｓｉｍｕｌａｔｏｒ，”  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＥＥＥ−ＩＳＱＥＤ２０００）
【０００９】
【発明が解決しようとする課題】
上記の従来手法には次のような問題があった。第１の方法は高い解析精度を得られるが、大規模デジタル回路では回路シミュレーションの実行時間が非常に大きくなるため、低雑音化のための電源／グラウンド系の設計最適化など、設計条件ごとに本手法によるシミュレーションを繰り返して実行することが必要な用途には適していない。第２の方法は論理シミュレータを利用できるため高速化が期待できる。しかしながら、実際のデジタル回路内部では、論理ゲートのスイッチング動作の初期過程として、周辺寄生容量との電荷再分布による高速な充放電電荷の移動が生じ、この後に外部電源からスイッチング時間の数倍以上大きい時定数を伴った電荷供給が進行する。第２の手法にはこの過程が含まれていないため、精度の高い電源電流波形の再現が難しく、前述のように電源電流の時間変化に敏感な雑音解析には適していない。
【００１０】
本発明は、上記課題を解決すべくなされたものであり、その目的とするところは、デジタル回路内部の電荷再分布過程を考慮した高精度な電源電流波形解析を可能にし且つ高速に処理可能な電源電流の解析方法及び解析装置を提供することにある。さらに、本発明は、高精度かつ高速な電源電流波形解析方法を利用した基板雑音解析方法及びＬＳＩの低雑音化設計方法を提供することも目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る電源電流解析方法は、複数の論理ゲート回路からなるデジタル回路を含む半導体集積回路の電源電流波形を解析する方法であって、デジタル回路を、そのデジタル回路に含まれる論理ゲート回路のスイッチング動作分布に基づいて電源とグラウンド間に接続されて充電される寄生容量の時系列からなる寄生容量列および静的に充電状態にある寄生容量群として表現し、その寄生容量列の一方の電極、静的に充電状態にある容量群の一方の電極、電源経路の寄生インピーダンス成分を接続し、かつ寄生容量列の他方の電極、静的に充電状態にある容量群の他方の電極、グラウンド経路の寄生インピーダンス成分を接続して解析モデルを生成し、その解析モデルを用いてデジタル回路の電源電流波形を求める。
【００１２】
上記の電源電流解析方法において、寄生容量列および静的に充電状態にある寄生容量群を、例えば、配線幅の大きく異なる幹線／支線のつなぎ目や、配線層間のつなぎ目など、デジタル回路内部の電源配線及びグラウンド配線の寄生インピーダンスが局所的に大きく増大する部分を境としてデジタル回路を複数のセグメントに分割した場合の各セグメントに属する論理ゲート回路群ごとに生成してもよい。
【００１３】
上記の電源電流解析方法において、寄生容量列の各寄生容量は所定の時間間隔毎に求められ、時間間隔の長さは各寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度分布に応じて設定されてもよい。
【００１４】
例えば、時間間隔の長さは各寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度が大きいほど短くなるように設定されてもよい。
【００１５】
上記の電源電流解析方法において、充電される寄生容量は、被解析デジタル回路に含まれる論理ゲートの入出力容量から求めることができる。
【００１６】
本発明に係る基板雑音解析方法は、半導体集積回路に生じる電源電流が電源経路及びグラウンド経路の寄生インピーダンスと相互作用して発生する電圧変動を半導体集積回路に発生する基板雑音とみなし、上記の電源電流解析方法を用いて基板雑音を解析する。
【００１７】
本発明に係る設計方法は、アナログ回路及びデジタル回路を混在して含む半導体集積回路の設計方法において、設計仕様を取得するステップと、設計仕様に基きアナログ回路及びデジタル回路を設計するステップと、上記の基板雑音解析方法を用いてデジタル回路が発生する基板雑音を解析するステップと、基板雑音の解析結果に基いて設計仕様に適合するようにアナログ回路及びデジタル回路、またこれらの回路の配置やガードバンドの配置を再設計するステップとからなる。
【００１８】
本発明に係る電源電流解析装置は、複数の論理ゲート回路からなるデジタル回路を含む半導体集積回路の電源電流波形を解析する装置であって、デジタル回路を、そのデジタル回路に含まれる論理ゲート回路のスイッチング動作分布に基づいて電源とグラウンド間に接続されて充電される寄生容量の時系列からなる寄生容量列および静的に充電状態にある寄生容量群として表現し、その寄生容量列の一方の電極、静的に充電状態にある容量群の一方の電極、電源経路の寄生インピーダンス成分を接続し、かつ寄生容量列の他方の電極、静的に充電状態にある容量群の他方の電極、グラウンド経路の寄生インピーダンス成分を接続して解析モデルを生成する手段と、その解析モデルを用いてデジタル回路の電源電流波形を求める手段とからなる。
【００１９】
上記の電源電流解析装置において、寄生容量列および静的に充電状態にある寄生容量群を、例えば、配線幅の大きく異なる幹線／支線のつなぎ目や、配線層間のつなぎ目など、デジタル回路内部の電源配線及びグラウンド配線の寄生インピーダンスが局所的に大きく増大する部分を境としてデジタル回路を複数のセグメントに分割した場合の各セグメントに属する論理ゲート回路群ごとに生成してもよい。
【００２０】
上記の電源電流解析装置において、寄生容量列の各寄生容量は所定の時間間隔毎に求められ、時間間隔の長さは各寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度分布に応じて設定されてもよい。
【００２１】
例えば、時間間隔の長さは寄生容量が求められる時間領域における論理ゲート回路のスイッチング動作の発生頻度が大きいほど短くなるように設定されてもよい。
【００２２】
上記の電源電流解析装置において、充電される寄生容量は、被解析デジタル回路に含まれる論理ゲートの入出力容量から求めることができる。
【００２３】
【発明の実施の形態】
以下、本発明に係る電源電流波形の解析方法、解析装置の実施形態について、添付の図面を参照して説明する。
【００２４】
＜電源電流解析モデルの概念＞
最初に、本発明に係る電源電流波形の解析方法に用いる電源電流の解析モデルの概念について説明する。
【００２５】
本発明に係る電源電流波形の解析方法では、大規模デジタル回路における電源電流の形成にはデジタル回路内部の個々の論理ゲートのスイッチング動作における負荷容量の充電過程のみが主として寄与することに着目し、大規模デジタル回路を、内部論理ゲート回路のスイッチング動作分布に基づいて時系列的に電源とグラウンドとの間に接続される寄生容量列として表現し、これを充放電する電流として電源電流波形を求める。ここで、個々の論理ゲートのスイッチング動作における負荷容量の放電過程は、それ以前の充電過程による負荷容量の充電電荷を、論理ゲート内部の局所的な短絡電流により消失する過程であり、従って放電過程の電源電流への寄与は近似的に無視できると考えられる。
【００２６】
具体的には、図１に示すように、大規模デジタル回路を、電源配線及びグラウンド配線に対する接続関係が論理状態によってスイッチングされる負荷寄生容量の集合として扱う。大規模デジタル回路の内部動作は、その機能を無視して内部論理ゲートのスイッチング動作のみに着目すると、ある時間内に立ち上がり遷移する論理ゲートに寄生する容量群（ΣＣ↑）、立ち下がり遷移する論理ゲートに寄生する容量群（ΣＣ↓）及びその時間内には状態が変化しない論理ゲートに寄生する容量群（ΣＣｓｔ）の集合として等価回路化できる。図１に示すように等価回路において、各寄生容量に対し、その寄生容量の一端を電源配線又はグラウンド配線に接続又は遮断するスイッチ素子が設けられている。論理ゲートのスイッチング動作は、電源配線とグラウンド配線間の寄生容量の接続状態を切替えるスイッチ素子のスイッチング動作により適切に表現できる。
【００２７】
また、図１において、デカップリング容量やＣＭＯＳデバイスにおけるウェル容量等のブロック内部に静的に存在する寄生容量をＣｓ、電源経路とグラウンド系路上の寄生インピーダンスをそれぞれＺｄ、Ｚｇとしている。ここで、立ち上がり遷移とは、論理ゲートの出力がＬｏｗ（グラウンド配線の電位に等しい出力）からＨｉｇｈ（電源配線の電位に等しい出力）に変化しようとする動作を、立ち下がり遷移とは、論理ゲートの出力がＨｉｇｈからＬｏｗに変化しようとする動作を意味する。
【００２８】
上記の容量群はデジタル回路が形成されている半導体チップ内部で高密度に分布しているため、容量間を接続する電源配線やグラウンド配線のインピーダンスは小さく、無視できる。従って、活性な論理ゲートに寄生する容量Ｃ↑及びＣ↓と、静的な状態にある容量Ｃｓｔ及びＣｓとの間で高速な電荷再分布が生じ、この結果、論理ゲートの高速スイッチング動作が実現されている。ここで、静的な状態にある容量Ｃｓｔ及びＣｓは電荷再分布過程の電荷溜として機能している。他方、充電されるべき電荷量が最終的には外部電源から供給される。この過程において、充電は寄生インピーダンスＺｄ、Ｚｇを経由するため、以下に示す程度の時定数τを伴った電源電流が生じ、この結果、基板雑音はスイッチング動作に比べ数倍以上ゆっくりした変化を示す。
τ＝（Ｚｄ＋Ｚｇ）・（ΣＣ↑＋ΣＣ↓＋ΣＣｓｔ＋Ｃｓ）      …（１）
【００２９】
（寄生容量列の時分割化）
デジタル回路動作の進行に伴う電源電流の時間変化を求めるため、寄生容量列の各容量を時分割して時系列表現する。このため、図２（ａ）〜（ｃ）に示すように、前述の等価回路に周期Ｔと、時分割した区間（以下「時区間」という。）の番号ｎを導入する。また、立ち上がり遷移する論理ゲートに寄生する容量群ΣＣ↑（ｎＴ）及び立ち下がり遷移する論理ゲートに寄生する容量群ΣＣ↓（ｎＴ）を、それぞれ放電される容量群ΣＣｄｉｓ（ｎＴ）と充電される容量ΣＣｃｈ（ｎＴ）とに分類して総和をとる。なお、図２において、容量Ｃｘｘに対する表記「Ｃｘｘ（ｎＴ）」は、第ｎ番目の時区間における容量Ｃｘｘを表す。
【００３０】
図２（ａ）に示すように、第ｎ番目の時区間での立ち上がりスイッチング動作における寄生容量群ΣＣ↑（ｎＴ）は、放電される容量群ΣＣｄｉｓ（ｎＴ）と充電される容量群ΣＣｃｈ（ｎＴ）とに分類される。同様に図２（ｂ）に示すように、第ｎ番目の時区間での立ち下がりスイッチング動作における寄生容量群ΣＣ↓（ｎＴ）は、放電される容量群ΣＣｄｉｓ（ｎＴ）と充電される容量群ΣＣｃｈ（ｎＴ）とに分類される。図２（ａ）、（ｂ）において、放電される容量はスイッチング動作により短絡して放電され、他方、充電される容量はスイッチング動作により電源配線とグランド配線間に接続され充電される。
【００３１】
第ｎ番目の時区間で電荷再分布により移動する電荷量Ｑ（ｎＴ）は電源電圧をＶｄｄとして次のように表せる。
Ｑ（ｎＴ）＝（ΣＣ↑（ｎＴ）＋ΣＣ↓（ｎＴ））・Ｖｄｄ          …（２）
このうち放電電荷Ｑｄｉｓ（ｎＴ）、充電電荷Ｑｃｈ（ｎＴ）はそれぞれ次式で表される。
Ｑｄｉｓ（ｎＴ）＝（ΣＣｄｉｓ，↑（ｎＴ）＋ΣＣｄｉｓ，↓（ｎＴ））・Ｖｄｄ      …（３）
Ｑｃｈ（ｎＴ）＝（ΣＣｃｈ，↑（ｎＴ）＋ΣＣｃｈ，↓（ｎＴ））・Ｖｄｄ      …（４）
【００３２】
放電電荷Ｑｄｉｓ（ｎＴ）は主に各論理ゲートで短絡電流により消失し、他方、充電電荷Ｑｃｈ（ｎＴ）は電源から新たに供給され、デジタル回路内部に分散して蓄積される。ここで、外部電源の役割は常にＱｃｈ（ｎＴ）を供給することである。
【００３３】
すべてのエネルギーＥｃｈ（ｎＴ）（＝Ｑｃｈ（ｎＴ）・Ｖｄｄ）は、この過程で消費され、デジタル回路に蓄えられる静電エネルギー（＝Ｅｃｈ／２）が後の放電過程でどのように散逸するかには関係しない。従って、ある時区間（第ｎ番目の時区間）で充電される容量群ΣＣｃｈ，↑（ｎＴ）、ΣＣｃｈ，↓（ｎＴ）を電源配線とグラウンド配線間に接続し、次の時区間（第ｎ＋１番目の時区間）でこれらの容量を短絡放電することにより電源配線、グラウンド配線から切り放しても外部電源の役割に影響しない。この過程を時区間毎に次々に繰り返し、各時区間の充電過程で電源経路、グラウンド系路上の寄生インピーダンスの作用により定まる電流波形を線形に重ね合わせることで、デジタル回路の連続動作における電源電流波形が得られる。この結果、デジタル回路内の電荷再分布の効果がモデルに取り込まれ、実際のデジタル回路における電荷移動現象に忠実な電源電流波形解析が可能になる。
【００３４】
ここで時系列に充電される寄生容量の集合｛ΣＣｃｈ，↑（ｎＴ），ΣＣｃｈ，↓（ｎＴ）｝を、「時分割寄生容量列」と呼ぶ。図２の（ｃ）に、時分割寄生容量列の第ｎ番目の時区間における動作の様子を示す。ΣＣｃｈ，↑（ｎＴ）及びΣＣｃｈ，↓（ｎＴ）の容量が電源配線とグラウンド配線間に接続され、同時に第（ｎ−１）Ｔ番目の時区間に接続されていたΣＣｃｈ，↑（（ｎ−１）Ｔ）及びΣＣｃｈ，↓（（ｎ−１）Ｔ）の容量が短絡される。また、その他の時区間の容量は短絡状態にある。各容量成分は、論理合成後のデジタル回路のネット接続情報に基づいて、あらかじめ既知である論理ゲートの入出力容量及び仮想的な配線長から推定可能であり、さらに、レイアウト以後であれば、レイアウト・データから抽出した論理ゲート間信号配線の寄生容量も含めることで、より高精度に求めることができる。
【００３５】
なお、時系列分割する際の時間間隔Ｔ（＝Δｔ）は必ずしも全ての時間領域において均等に設定する必要はなく、論理ゲート回路のスイッチング動作の発生頻度分布に応じて変化させてもよい。例えば、スイッチング動作の発生頻度に応じて変化させてもよい。つまり、発生頻度が大きい時間領域ほど、時分割する際の時間間隔Ｔ（＝Δｔ）が小さくなるように連続的に最適に割り当ててもよく、これにより、解析に要する処理時間を短縮することができる。
【００３６】
なお、各時区間で充電される容量は、一般にデジタル回路全体の寄生容量の総和に比べて十分小さい。そこで、静的に充電状態にある寄生容量群を、デジタル回路全体の寄生容量の総和に等しいとして近似し、単一の容量にまとめて（図２（ｃ）のＣｓに相当）、電源経路およびグラウンド経路上間にその寄生インピーダンス成分よりもデジタル回路側に挿入する。
【００３７】
（セグメント化）
電源経路、グラウンド系路上の寄生インピーダンスＺｄ、Ｚｇの主成分は、小規模なデジタル回路ではＬＳＩチップの内部と外部電源とを接続するボンディングワイヤ、パッケージのリードフレーム及びプリント基板上の配線に寄生するインピーダンスが支配的であり、電源電流解析においてこれらのインピーダンス成分のみを考慮しても問題はない。これに対し、大規模なデジタル回路ではその電源配線、グラウンド配線の引き回し距離の増大により、チップ内部の金属配線に寄生するインピーダンスも考慮する必要が生じる。
【００３８】
そこで、本実施形態では、大規模デジタル回路の電源配線、グラウンド配線を、例えば、配線幅の大きく異なる幹線／支線のつなぎ目や、配線層間のつなぎ目など、その寄生インピーダンスが局所的に増大する部分を境としてセグメント分割し、それぞれのセグメントに接続されている論理ゲート群毎に時分割寄生容量列を求める。このセグメント分割の態様は電源配線、グラウンド配線のレイアウト上の引き回し方に依存するが、例えば、図３（ａ）に示すような標準的なセルベースＬＳＩ設計のように水平方向の論理セル列の電源配線４１、グラウンド配線４３が垂直方向配線５１、５３により束ねられている場合は、水平方向の電源配線４１及びグラウンド配線４３毎に（すなわち論理セル列毎に）一つのセグメントＭ１，Ｍ２，…として定義することで実現できる。各セグメントＭ１，Ｍ２，…は電源Ｖｄｄに対して図３（ｂ）に示すような接続関係を有する。
【００３９】
他方、セグメントについても静的に充電状態にある寄生容量群を、セグメント内部のデジタル回路全体の寄生容量の総和に等しいとして近似し、単一の容量にまとめて、電源経路およびグラウンド経路上間にその寄生インピーダンス成分よりもデジタル回路側に挿入する。
【００４０】
以上のように電源電流解析モデルは、大規模デジタル回路における電源電流の形成にはデジタル回路内部の個々の論理ゲートのスイッチング動作における負荷容量の充電過程のみが主として寄与することに着目し、大規模デジタル回路を、内部論理ゲート回路のスイッチング動作分布に基づいて時系列的に電源とグラウンドとの間に接続され充電される寄生容量列と、静的に充電状態にある寄生容量群として表現する時分割寄生容量列として求められる。より好ましくは、時分割寄生容量列は、寄生インピーダンスが局所的に増大する部分を境として分割されたセグメント毎に求められる。
【００４１】
＜解析精度の改善＞
上記の解析モデルにおいては、論理ゲート回路のスイッチング動作時に生じる電源−グラウンド間の直接短絡電流による電荷ロスを考慮していないが、この電荷ロスをも考慮することによって解析精度をより向上させることができる。
【００４２】
論理ゲート回路では、そのスイッチング動作時に、スイッチング時間（Ｔｓｗ）よりも小さい瞬間的な電源短絡経路及びグラウンド短絡経路が回路内部に形成される。ここで失われる電荷（Ｑｓｃ）（以下「短絡電荷」という。）は、ＣＭＯＳインバータ回路を例にすれば、回路を構成するＮ型およびＰ型ＭＯＳＦＥＴのしきい電圧およびベータ値をそれぞれ等しくＶｔｈ、Ｂｅｔａとし、また、回路の電源電圧をＶｄｄとして、近似的に次式で与えられる。
Ｑｓｃ  ＝  ｛  Ｂｅｔａ  ／  （２４・Ｖｄｄ）  ｝・（Ｖｄｄ  −  ２・Ｖｔｈ）３・Ｔｓｗ      （５）
【００４３】
この過程は、スイッチング動作による電荷Ｑｄｉｓの放電過程及び電荷Ｑｃｈの充電過程と並列に進行し、短絡電荷Ｑｓｃも電荷再分布過程により周辺の電荷溜から供給される。
【００４４】
しかしながら放電電荷Ｑｄｉｓとは異なり、外部電源は短絡電荷Ｑｓｃと等量の電荷を電荷Ｑｃｈに加えて供給しなければならないので、短絡電荷Ｑｓｃに相当する容量を充電容量に加えることでこの過程を等価的に表現できる。
【００４５】
すなわち、次式より求められる容量Ｃｓｃを各ゲート回路の立ち上がりおよび立ち下がり容量（負荷容量テーブル、表１）に補正値として加えることで、時分割寄生容量列モデルに短絡電荷Ｑｓｃの効果を取り込むことができ、これによって、より高い解析精度が得られる。
Ｑｓｃ  ＝  Ｃｓｃ  ・  Ｖｄｄ      （６）
【００４６】
一般にデジタル回路の設計において、スタンダードセルのＢｅｔａは基本値およびその整数倍程度に規格化されていること、また理想的にはスイッチング時間Ｔｓｗはほぼ一定になるようにスタンダードセルが選択されることから、容量Ｃｓｃは定数として求めておけばよい。
【００４７】
ＭＯＳＦＥＴの微細化につれて、回路のスイッチング性能が向上し、これによりスイッチング時間Ｔｓｗは低減し、同時にデバイス信頼性の確保から電源電圧Ｖｄｄは低く設定される。短絡電荷Ｑｓｃはスイッチング時間Ｔｓｗの１乗および電源電圧Ｖｄｄの２乗に比例するので、結局、短絡電荷Ｑｓｃが時分割寄生容量列モデルに与える誤差はＭＯＳＦＥＴの微細化とともに小さくなる。したがって、近年のデジタル回路の電源電流解析に本モデルを適用する上では、初期近似的には短絡容量を無視しても差し支えないと考えられる。
【００４８】
＜大規模デジタル回路の電源電流解析方法＞
次に、上記解析モデルを用いて大規模デジタル回路の電源電流解析を行なう方法を説明する。図４は、この電源電流波形の解析方法のフローチャートである。本解析方法は５つの処理Ｓ１〜Ｓ５から構成される。
【００４９】
入力処理Ｓ１においては、電源電流解析対象となる被解析デジタル回路についてのハードウェア記述言語（例えばＶｅｒｉｌｏｇ  ＨＤＬ）形式のゲートレベルのネットリスト又は回路記述言語（例えばＳＰＩＣＥ）形式のトランジスタレベルのネットリストを生成する。また、被解析デジタル回路を動作させるための入力信号を記述したテストベクタも生成する。また、図３に示したような電源配線４１及びグラウンド配線４３毎にセグメント分割を行うため、各セグメントごとに電源ノードとグラウンドノードの名称を割り当て、論理ゲート又は回路素子とセグメントとの接続関係をネットリスト中に明示的に与える。なお、セグメント化しない場合は論理ゲート又は回路素子とセグメントとの接続関係をネットリスト中に明示的に与えなくてもよい。また、デジタル回路内部の論理ゲートの動作遅延時間を正しく反映した解析を行うためには、レイアウトから抽出した信号配線遅延モデル又は信号配線寄生素子の情報をネットリストに含めるのが好ましい。
【００５０】
回路ノード接続解析処理Ｓ２においては、被解析デジタル回路のネットリストを解析してそのデジタル回路に対する負荷容量テーブルを生成する。負荷容量テーブルは、表１に示すように、被解析デジタル回路に含まれる各論理ゲートの出力ノードの立ち上がり遷移時の負荷容量値と、その立ち下がり遷移時の負荷容量値と、その論理ゲートの属するセグメントとを関連付けたテーブルである。このため、ネットリストから被解析デジタル回路に含まれる論理ゲートの出力ノードを抽出し、抽出した各出力ノードに対して、論理ゲートの立ち上がりスイッチング時及び立ち下がりスイッチング時のそれぞれにおいて充電される負荷容量値Ｃｃｈ↑、Ｃｃｈ↓を求める。負荷容量値は、あらかじめ抽出されている出力容量、後段論理ゲート群の入力容量成分及び配線容量成分から、立ち上がり及び立ち下がりスイッチング時に充電される容量成分を算出して得ることができる。
【表１】
＜負荷容量テーブル＞
0003569681.tif 000002
【００５１】
スイッチング動作記録処理Ｓ３においては、被解析テストベクタに対する、被解析デジタル回路の全論理ゲートの出力ノードのスイッチング動作状態を時間領域において解析し、記録する。具体的には、被解析テストベクタに対して、被解析デジタル回路の全論理ゲートの出力ノードのスイッチング動作が、ある時区間においてどのように遷移しているのかを解析する。このため、被解析デジタル回路に対し、そのネットリストの記述形式に対応した時間領域シミュレータを用いて、被解析テストベクタを用いて時間領域の動作シミュレーションを実行し、全出力ノードのスイッチング時刻とスイッチング方向とを記録する。ここで、スイッチング方向は、スイッチング動作が立ち上がり遷移か、立下り遷移かを示す。より具体的には、被解析テストベクタに対し、表２に示すように、所定の時区間毎に、各出力ノードＮ１、Ｎ２、…が立ち上がり遷移しているのか、立下り遷移しているのか、または、状態変化なしであるのかを解析し、記録する。
【表２】
＜スイッチング動作記録＞
0003569681.tif 000003
（↑…立ち上がり遷移、↓…立ち下がり遷移、−…状態変化なし）
【００５２】
時分割寄生容量列モデル生成処理Ｓ４では、前述のスイッチング動作記録処理Ｓ３で記録されたスイッチング動作のそれぞれについて、セグメント毎且つ時間軸方向の分割区間毎に、充電される負荷容量の総和を算出する。具体的には、表３に示すように、各セグメントに対して、充電される負荷容量の総和Ｃｘｙ（ｘ：対応するセグメント、ｙ：対応する時区間）を各時区間毎に求めた時分割寄生容量列テーブルを生成する。なお、表３中、ｉ，ｊはそのセグメントＭｘ、時区間Ｔｙに含まれる、立ち上がり、立ち上がりスイッチングノードの充電寄生容量を指す。以下のような時分割寄生容量列テーブルは、一の被解析デジタル回路に関してテストベクタ毎に作成される。
【表３】
＜時分割寄生容量列テーブル＞
0003569681.tif 000004
【００５３】
時分割寄生容量列テーブルにおいて、一のセグメントＭｘに対する一の時区間Ｔｙにおける負荷容量の総和Ｃｘｙは具体的に次のようにして求める。まず、セグメントＭｘに含まれる全ての出力ノードを負荷容量テーブル（表１）を参照して特定する。特定した各出力ノードに対し、スイッチング動作記録（表２）を参照し、時区間Ｔｙにおける動作状態（立ち上がり／立ち上がり／状態変化なし）を確認し、各出力ノードに対する、その動作状態に応じた負荷充電容量Ｃｃｈ↑，ｉ、Ｃｃｈ↓，ｊを負荷容量テーブル（表１）を参照して求める。このようにして求めた各出力ノードの動作状態に応じた負荷充電容量を合計して負荷容量の総和Ｃｘｙを求める。
【００５４】
その後、回路記述言語形式で、各電源配線とグラウンド配線毎に分割されたセグメントＭｉ（ｉ＝１，２…）ごとにサブサーキット化した時分割寄生容量列ネットリストを生成する。時分割寄生容量列ネットリストにおいて時分割寄生容量列の各容量は図２（ｃ）に示すようにスイッチ素子と組み合わせて記述される。スイッチ素子は、対をなす容量をある時区間（ｉ）において電源とグラウンド間に挿入して充電させ、次の時区間（ｉ＋１）では局所的に放電させるように時間軸上で動作する。
【００５５】
電源電流解析処理Ｓ５においては、上記のようにして求めた時分割寄生容量列ネットリストに対し、デジタル回路と外部電源との間、また、必要であれば、セグメント間に適切な配線インピーダンス成分を追加した後、そのネットリストに対して回路シミュレータの過渡解析機能により電源電流波形解析を行う。
【００５６】
以上述べたように、上記の電源電流解析方法によれば、時分割寄生容量列モデルにおいて大規模デジタル回路を、時間軸上で時区間ごとに充電される容量列として記述することにより、デジタル回路内部の電荷再分布過程を含んだ高精度な電源電流波形解析を高速に実行可能なシミュレーション手法を実現できる。時分割寄生容量列モデル生成のために、数十万から数百万論理ゲート規模の被デジタル回路について被動作テストベクトルごとに一度だけ高精度な時間領域動作シミュレーションの実行が必要である。これには時間がかかるが、一度モデルを生成してしまえば、以後はこのモデルを用いることにより、各時区間ごとに唯一の容量のみが解析対象となるため、極めて高速なシミュレーションが可能になる。従って、電源／グラウンド配線系のインピーダンスによる電源電流波形の影響評価や、雑音発生量評価、また低雑音化のためのデカップリング回路の最適設計、電磁波発生量評価等、異なる条件下での電源電流シミュレーションの繰り返し実行が要求される設計項目の高効率化が実現できる。
【００５７】
＜大規模デジタル回路の電源電流解析装置＞
図５に、上記の電源電流波形の解析方法を実施する電源電流解析装置の機能ブロック図を示す。本装置の各機能ブロック１１〜１５は前述の解析方法の各ステップに対応する。本装置の機能は例えばＣＰＵを備えたコンピュータシステムにおいて所定のプログラムを実行させることにより実現できる。
【００５８】
入力処理部１１においては、電源電流解析対象となる被解析デジタル回路についてのハードウェア記述言語形式のゲートレベルのネットリスト又は回路記述言語形式のトランジスタレベルのネットリストを入力する。また、被解析デジタル回路を動作させるための入力信号を記述したテストベクタも入力する。図３に示したような電源配線及びグラウンド配線毎にセグメント分割を行うため、各セグメントごとに電源ノードとグラウンドノードの名称を割り当て、論理ゲート又は回路素子とセグメントとの接続関係をネットリスト中に明示的に与える。なお、セグメント化しない場合は論理ゲート又は回路素子とセグメントとの接続関係をネットリスト中に与える必要はない。デジタル回路内部の論理ゲートの動作遅延時間を正しく反映した解析を行うためには、レイアウトから抽出した信号配線遅延モデル又は信号配線寄生素子の情報をネットリストに含めるのが好ましい。
【００５９】
回路ノード接続解析処理部１２においては、被解析デジタル回路のネットリストを解析してそのデジタル回路に対する負荷容量テーブル（表１参照）を生成する。負荷容量テーブルは記録手段２１に格納される。
【００６０】
スイッチング動作記録処理部１３においては、被解析テストベクタに対する、被解析デジタル回路の全論理ゲートの出力ノードのスイッチング動作状態を時間領域において解析し、記録する。具体的には、被解析テストベクタに対して、被解析デジタル回路の全論理ゲートの出力ノードのスイッチング動作が、ある時区間においてどのように遷移しているのかを解析する。このため、スイッチング動作記録処理部１３は、被解析デジタル回路に対し、被解析テストベクタを用いて時間領域の動作シミュレーションを実行し、全出力ノードのスイッチング時刻とスイッチング方向とをスイッチング動作記録（表２参照）として記録手段２３に記録する。
【００６１】
時分割寄生容量列モデル生成処理部１４では、スイッチング動作記録を参照し、スイッチング動作のそれぞれについて、セグメント毎且つ時間軸方向の分割区間毎に分類し、各セグメントに対して各時区間毎に、充電される負荷容量の総和を算出して時分割寄生容量列テーブル（表３参照）を作成する。その後、回路記述言語形式で、各電源配線とグラウンド配線毎に分割されたセグメントごとにサブサーキット化した時分割寄生容量列ネットリストを生成し、記録手段２５に記録する。
【００６２】
電源電流解析処理部１５においては、上記のようにして求めた時分割寄生容量列ネットリストに対し、デジタル回路と外部電源との間、また、必要であれば、セグメント間に、静的に充電状態にある容量と適切な配線インピーダンス成分を挿入する。電源電流解析処理部１５は回路の過渡解析機能を有するシミュレータ、例えば回路シミュレータを有しており、この過渡解析機能により最終的に得られたネットリストに対して電源電流波形解析を行う。
【００６３】
＜電源電流波形の解析方法の応用例＞
以下に上記の電源電流の解析方法の応用例をいくつか説明する。
【００６４】
（応用例１：基板雑音解析）
上記の電源電流解析方法を用いて、汎用的なデジタル回路であるシフトレジスタが発生する基板雑音の波形を解析した。ここでは、シフトレジスタの動作に起因する電源電流が電源経路及びグラウンド経路に挿入した線形抵抗器（１ｏｈｍ）に流れることで生じる電圧変動を半導体集積回路に発生する基板雑音とみなし、上述の電源電流解析方法を用いて基板雑音波形の解析を行なった。
【００６５】
試験回路は、８ビット・シフトレジスタ２個からなるブロックが１０個同じ入力に接続され且つ並列に動作する構造を有する。ここで、８ビット・シフトレジスタは、０．６μｍＣＭＯＳ技術で設計されたスタンダード・セルライブラリに含まれる標準的なＤ型フリップフロップ（ＤＦＦ）を８つ従属接続した構成であり、試験回路に含まれる総素子数は１０，０００個程度である。本試験回路について、０．６μｍＣＭＯＳ技術（Ｐ型基板−Ｎ型シングルウェル構造）におけるデバイス・パラメタを用いてフルトランジスタレベルで記述した回路ネットリストをもとに回路シミュレーションを実行し、時間間隔がＴ＝２５０ｐｓ及びＴ＝１０ｐｓの２つの場合について各区間内の充電容量値を抽出し、時分割寄生容量列を作成した。また、各区間で充電される容量値は、試験回路全体の電源配線とグラウンド配線間の寄生容量に比べて十分に小さいため、この試験回路の電源／グラウンド配線間に寄生する全容量成分の総和を、電荷溜として機能する静的状態にある容量成分Ｃｓとした。
【００６６】
図６に、電源配線とグラウンド配線の寄生インピーダンスを直列抵抗成分Ｒｐ＝１のみとした場合の解析結果を示す。この場合、基板雑音波形は電源電流そのものを示している。図中、左から、（ａ）フルトランジスタレベル記述ネットリスト（従来方法）、（ｂ）Ｔ＝１０ｐｓのモデル（本発明）、（ｃ）Ｔ＝２５０ｐｓのモデル（本発明）を用いた場合であり、またシフトレジスタの入力データが”００００００００”，”００１１００１１”，”０１０１０１０１”の３通りの場合の基板雑音波形が上段、中段、下段にそれぞれ示されている。フルトランジスタレベル記述ネットリストによる解析結果を基準波形としている。上記の３通りの入力パターンで回路内部の活性化の程度が異なるが、どちらのモデルでも（ａ）により得られる波形に良く一致した波形が得られており、本モデルにより正確に電源電流が解析されていることが明らかである。２００ｎｓの期間の解析に要したＣＰＵ時間を比較すると、（ａ）では２５００秒程度かかるのに対し、（ｂ）及び（ｃ）はともに１０秒以下であり、２５０倍以上の高速化が達成されている。
【００６７】
本試験回路および基板雑音検出回路を搭載したテストチップを、先に述べた０．６μｍＣＭＯＳ技術で試作した。本試験回路を、前述した時分割寄生容量列の作成時と同じように動作させた場合の、基板雑音の実測波形を図７に示す。一方、本試験回路に対して作成したＴ＝２５０ｐｓの時分割寄生容量列モデルを用いて、電源配線とグラウンド配線の寄生インピーダンスに直列インダクタ成分Ｌｐ＝１０ｎＨを含めた場合の基板雑音のシミュレーション波形を図８に示す。それぞれ、動作するシフトレジスタ対の数により活性化状態を変化した場合についての基板雑音波形も示している。図７、図８に示した実測及びシミュレーション波形はその周波数成分や振幅の相対的な大小関係が定性的によく一致しており、本モデルにより基板雑音の発生を精度良く再現できていることがわかる。なお、両者の基板雑音振幅の絶対値の相違は、実測波形には基板雑音が雑音発生点から基板中を伝搬して検出回路に至るまでの減衰効果が含まれることに因る。これは、本モデルを基板の抵抗メッシュモデル等と組み合わせて解析することで容易に再現でき、定量的な評価が可能になる。
【００６８】
この例では、試験回路が形成されているＰ型基板がそのグラウンド配線に低インピーダンスで接続されていることから、基板雑音発生の主要因がグラウンド配線上の電圧変動の基板への漏れ込みであるとして解析している。得られた結果は、本基板雑音解析手法により実用上十分な精度で基板雑音を再現できていることを示している。しかしながら、時分割寄生容量列モデルによる電源電流解析において無視できた寄生容量の放電電流について、その短絡経路に部分的に基板が含まれる可能性がある。この電流による基板電位変動を別に扱うことで、特に局所的な基板雑音成分をさらに高精度に解析することができる。
【００６９】
（応用例２：低雑音論理回路の設計最適化）
本発明に係る解析方法は、例えば特許第２９９７２４１号の低スイッチング雑音論理回路における電源電流波形および基板雑音の解析に適用可能であり、雑音低減化設計の最適化にも活用できる。ここで、この特許の低スイッチング雑音論理回路は、デジタル回路を構成するＣＭＯＳ論理回路の電源側、グランド側端子の少なくとも一方に静電容量を付加し、その静電容量（付加容量）が付加された端子と静電容量との間に抵抗要素（付加抵抗）を接続し、論理素子のオン、オフ時の充放電を緩慢化することでピーク電流による雑音を低減するものである。
【００７０】
具体的には、本解析方法により、付加抵抗で区分されたデジタルサブブロック領域（ＣＭＯＳ論理回路で構成されている）について時分割寄生容量列モデルを作成し、付加容量、付加抵抗及び本モデルからなる回路を回路シミュレーションすることで付加抵抗を流れる電源電流を解析する。また、デジタルブロック全体の電源電流はサブブロックの電源電流の総和として得られる。この総和の電源電流が電源配線インピーダンス及びグラウンド配線インピーダンスに流れることによる電位変動を解析することで、基板雑音を評価する。各サブブロックの電源電流量、ブロックの基板雑音発生量から、ブロック分割の最適化が可能になる。
【００７１】
（応用例３：電磁波雑音解析）
大規模かつ高速化の進んだ先端ＶＬＳＩにおいては、電源電流の変化が極めて大きくなり、この結果生じる電磁場環境の変動が周辺装置に影響し、誤動作を引き起こす。ＶＬＳＩにおいて電源配線上に形成される電源電流のループ状経路はアンテナとして作用し、これを通過する電源電流の変動により電磁波ノイズが放射される。電磁波ノイズの強度は、電流の時間変化量（ｄＩ／ｄｔ）の１乗以上に比例することが知られている。従って、電磁ノイズの予測には高精度な電源電流波形の予測が不可欠である。本発明の解析方法によれば、先の応用例に示した通りＬＳＩ内部の電源電源電流波形を高精度に解析できることから、電磁ノイズの予測にも適用できる。
【００７２】
（応用例４：ＡＤ混載ＬＳＩにおける対雑音設計最適化）
図１０に例示したＡＤ混載ＬＳＩの設計においては、各々個別に設計の完了したアナログ回路およびデジタル回路のレイアウトブロックを、同一チップ上に配置配線して統合する。このとき、各々の回路について個別に保証されていた回路性能はデジタル回路動作時の雑音の影響を受けて劣化する。このため、ＡＤ混載チップ上での各回路の動作時の実性能を予測し、チップ性能が設計仕様に適合するように雑音対策を施す設計手法が要求される。雑音の影響の低減手法としては、例えば、各回路間の電源配線とグラウンド配線の分離、デカップリング回路の導入、各回路間へのガードバンドの挿入、各回路の時間軸上での動作タイミングの分離、アナログ回路の耐雑音設計、デジタル回路の低スイッチング雑音化設計等があげられる。ＡＤ混載ＬＳＩにおいて低雑音化設計のためには、基板雑音解析を行ないながら、上記のような雑音低減手法を用いて回路の最適化を図ることが必要である。
【００７３】
以下に、本発明に基づく基板雑音解析を応用したＡＤ混載ＬＳＩにおける低雑音化設計フローを図９を用いて説明する。
【００７４】
図９のフローを説明する前にアナログ回路及びデジタル回路の設計時に参照されるライブラリについて説明する。一般に、ＡＤ混載ＬＳＩを設計する際には、既設計のアナログ回路の情報が登録されたライブラリと、既設計のデジタル回路の情報が登録されたライブラリとが利用される。特に、デジタル回路について言えば、ライブラリには、回路情報として回路のゲートレベル又は動作記述レベルのハードウェア記述モデル（ネットリスト）、レイアウト、テストベクタ等の設計データが登録されている。本例では、これらの情報に加えて、前述の基板雑音解析方法を利用するため、ライブラリに登録されるデジタル回路に関し、各機能動作毎のテストベクタに対して時分割寄生容量列モデルが作成され、ライブラリに登録されている。
【００７５】
図９を参照し、まず、ＡＤ混載ＬＳＩの設計仕様を取得する（Ｓ２１）。
【００７６】
その設計仕様に適合するように、アナログ回路及びデジタル回路の設計を行なう（Ｓ２２）。回路設計は、ライブラリに登録されたアナログ及びデジタル回路の中から設計仕様に適合するものをそれぞれ選定する。アナログ回路については、ライブラリに登録された回路中から選定した回路の全部あるいは一部を改良して利用する場合や、設計仕様に適合するように新規に設計して登録したものを利用する場合がある。デジタル回路の設計については、ライブラリに登録された既設計回路を利用する場合と、新規に設計して登録したものを利用する場合とがある。設計仕様に適合するように回路を新規に設計した場合は、新規設計した回路の情報をライブラリに登録した後に選定する。特に、デジタル回路について新規設計したときは、デジタル回路の設計過程で、各機能についてのゲートレベルでの動作検証時に種々のテストベクタに対して時分割寄生容量列を生成し、これをライブラリに登録する。
【００７７】
設計したアナログ回路およびデジタル回路をそれぞれブロックとして同一チップのレイアウト上で配置配線する（Ｓ２３）。それとともに、先に述べた雑音低減手法を導入する。ブロックレベルの配置配線後に、各ブロックの寄生容量値の総和と、電源配線及びグラウンド配線それぞれの寄生インピーダンス成分をレイアウトから抽出する。また、チップ実装時のパッケージや実装ボード上に寄生するインピーダンス成分の予測値を準備する。さらに、各回路やガードバンドの配置、電源配線、グラウンド配線およびウェル、基板コンタクト配置等のチップ表面のレイアウト構造を表現した等価回路と、これらを搭載する半導体基板の等価回路とを組み合わせたＬＳＩチップ全体のチップ等価回路を作成する。
【００７８】
その後、チップ全体の機能、性能を評価する。このために、チップ全体の動作解析を実施する（Ｓ２４）。このために、ハードウェア記述したデジタル回路と、回路記述あるいはハードウェア記述を含むアナログ回路とをアナログ・デジタル混載シミュレーションで解析する従来の方法を用いる。一方、チップ全体での基板雑音解析を実施し、各回路に到達する基板雑音を解析するとともに、雑音低減化手法を導入、最適化する（基板雑音解析は、ライブラリに登録された時分割寄生容量列モデルを用いて前述の方法により行なう。）。このために、被解析デジタル回路を上述の時分割寄生容量列モデルに置き換え、先に抽出した各ブロックの寄生容量値の総和に等しい静的な容量と、電源配線又はグラウンド配線の寄生インピーダンスと接続して雑音発生源として動作させる。
【００７９】
このように、アナログ回路と雑音発生源および先に生成したチップ等価回路を解析し、基板雑音によるアナログ回路の性能劣化を評価する。この結果を、チップ全体の動作解析に反映させることで、チップ全体の性能評価が可能になる。
【００８０】
以上の解析結果から、チップ全体の機能、性能が設計仕様に適合するか否かを判定する（Ｓ２５）。設計仕様に適合していなければ、再度回路設計ステップ（Ｓ２２）に戻り、予測された基板雑音に対してより効果的な雑音低減化が得られるように、アナログ回路の設計変更を行なう。例えば、ブロックレベルでの配置配線変更およびブロック間へのガードバンドの挿入あるいはアナログ回路ブロックの耐雑音性を高める設計変更などを施す。チップ全体の性能評価の結果が設計仕様に適合するようになるまで上記ステップ（Ｓ２２〜Ｓ２５）を繰り返す。性能が設計仕様に適合したときに、本処理を終了し、後段の設計処理に進む。
【００８１】
以上のように、ライブラリにおいて、デジタル回路に対するネットリスト等の回路情報とともに時分割寄生容量列モデルを設計データの一つとして予め登録しておくことにより、ＬＳＩ設計時においてデジタル回路に対する基板雑音解析が高速且つ正確に実行できる。これにより、ＡＤ混載ＬＳＩの設計時における対雑音設計の最適化が容易に実施できる。
【００８２】
【発明の効果】
本発明の電源電流解析方法によれば、電流解析において大規模デジタル回路を時間軸上で時区間ごとに充電される寄生容量列および静的に充電状態にある寄生容量群として記述した解析モデルを用いることにより、デジタル回路内部の電荷再分布過程を含んだ高精度な電源電流波形解析を高速に実行可能なシミュレーション手法を実現できる。
【００８３】
また、上記の電源電流解析方法において、寄生容量列および静的に充電状態にある寄生容量群を電源配線及びグラウンド配線の寄生インピーダンスが局所的に増大する部分を境として分割したセグメント毎に求めてもよく、これにより、さらに解析精度を向上できる。
【００８４】
また、上記の電源電流解析方法において、寄生容量の時系列を求める際の時間間隔を論理ゲート回路のスイッチング動作の発生頻度分布に応じて設定してもよい。これにより解析処理の高速化が図れる。
【００８５】
例えば、時間間隔の長さをスイッチング動作の発生頻度が大きいほど短くなるように設定することにより、解析処理の高速化を図るとともにより精度のよい解析結果が得られる。
【００８６】
また、上記の電源電流解析方法において、充電される寄生容量は被解析デジタル回路に含まれる論理ゲートの入出力容量から求めることができ、容易に寄生容量を求めることができる。
【００８７】
本発明の基板雑音解析方法によれば、上記の電源電流解析方法を用いるため、高精度且つ高速に基板雑音波形の解析結果が得られる。
【００８８】
本発明の半導体集積回路の設計方法によれば、上記の基板雑音解析方法を用いるため、より好適な低雑音化設計が可能となる。
【００８９】
本発明の電源電流解析装置によれば、電流解析において大規模デジタル回路を時間軸上で時区間ごとに充電される寄生容量列および静的に充電状態にある寄生容量群として記述した解析モデルを用いることにより、デジタル回路内部の電荷再分布過程を含んだ高精度な電源電流波形解析を高速に実行可能なシミュレーション手法を実現できる。
【００９０】
また、上記の電源電流解析装置において、寄生容量列および静的に充電状態にある寄生容量群を電源配線及びグラウンド配線の寄生インピーダンスが局所的に増大する部分を境として分割したセグメント毎に求めてもよく、これにより、さらに解析精度を向上できる。
【００９１】
また、上記の電源電流解析装置において、寄生容量の時系列を求める際の時間間隔を論理ゲート回路のスイッチング動作の発生頻度分布に応じて設定してもよい。これにより解析処理の高速化が図れる。
【００９２】
例えば、時間間隔の長さをスイッチング動作の発生頻度が大きいほど短くなるように設定することにより、解析処理の高速化を図るとともにより精度のよい解析結果が得られる。
【００９３】
また、上記の電源電流解析装置において、充電される寄生容量は被解析デジタル回路に含まれる論理ゲートの入出力容量から求めることができ、容易に寄生容量を求めることができる。
【図面の簡単な説明】
【図１】本発明の電源電流解析方法に用いる電源電流解析モデルを説明した図。
【図２】（ａ）立ち上がり遷移状態にある寄生容量を充電容量と放電容量へ分類した状態を説明した図、（ｂ）立ち下がり遷移状態にある寄生容量を充電容量と放電容量へ分類した状態を説明した図、（ｃ）時分割寄生容量列を説明した図。
【図３】（ａ）セグメントを説明するための図、（ｂ）セグメント化された寄生容量列の等価回路を示す図。
【図４】本発明に係る電源電流解析方法のフローチャート。
【図５】電源電流解析装置の機能ブロック図。
【図６】応用例１において、本発明の電源電流解析方法を用いたシフトレジスタの基板雑音の波形の解析結果を示した図（電源配線とグラウンド配線の寄生インピーダンスを直列抵抗成分のみとした場合）。
【図７】応用例１において、基板雑音の実測波形を示した図。
【図８】応用例１において、本発明の電源電流解析方法を用いたシフトレジスタの基板雑音の波形の解析結果を示した図（電源配線とグラウンド配線の寄生インピーダンスに直列インダクタ成分を含めた場合）。
【図９】本発明の電源電流解析を用いる基板雑音解析を応用した、ＡＤ混載ＬＳＩの対雑音設計最適化のためのフローチャート。
【図１０】ＡＤ混載ＬＳＩの一例を説明した図。
【符号の説明】
１１  入力部、  １２  回路ノード接続解析部、  １３  スイッチング動作記録部、  １４  時分割寄生容量列モデル生成部、  １５  電源電流解析部、  ２１  負荷容量テーブルの記録手段、  ２３  スイッチング動作記録の記録手段、２５  時分割寄生容量列テーブル／ネットリストの記録手段、  Ｃｃｈ，↑  立ち上がり遷移し且つ充電される容量、  Ｃｃｈ，↓  立ち下がり遷移し且つ充電される容量、  Ｚｄ  電源配線の寄生インピーダンス、  Ｚｇ  グラウンド配線の寄生インピーダンス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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