【手続補正書】
【提出日】平成29年3月6日(2017.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号を、可変サンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器を動作させる方法であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイであって、構成アナログ／デジタル変換器のそれぞれは、前記可変サンプルレートＲによって制約されない固定クロック周波数を持つアナログ／デジタル変換器動作クロックに基づいて動作するように適合され、且つ、構成アナログ／デジタル変換器の潜在時間Ｔの間にアナログ信号サンプルをデジタル化するように適合されている、構成アナログ／デジタル変換器のアレイと、
整数Ｎ個のサンプルホールドユニットであって、各サンプルホールドユニットがＮ個の構成アナログ／デジタル変換器のそれぞれの一つのアナログ入力に接続される、サンプルホールドユニットと、
タイミング回路（１２０）であって、
アナログ／デジタル変換器動作クロック信号と、
整数Ｍ個のタイミング信号であって、各タイミング信号が周期Ｍ／Ｒを有し、ＭはＮより小さいかＮと等しく、Ｍ／ＲはＴより大きいかＴと等しい、タイミング信号と、を発生させる、タイミング回路（１２０）と、を備え、
前記方法は、前記Ｎ個の構成アナログ／デジタル変換器の数Ｍのそれぞれについて（１５０）、前記Ｍ個の構成アナログ／デジタル変換器のそれぞれが、対応するサンプルホールドユニットと連携し、
前記対応するサンプルホールドユニットを前記Ｍ個のタイミング信号のそれぞれの一つでクロックして、前記構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供し、タイミング信号は、二つ以上の前記サンプルホールドユニットをクロックするのに用いない、工程（１６０）と、
前記構成アナログ／デジタル変換器を前記アナログ／デジタル変換器動作クロックに基づいて動作させ、前記構成アナログ／デジタル変換器の前記デジタル出力でデジタル信号を提供する工程（１７０）と、
前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記Ｍ個のタイミング信号の前記それぞれの一つに前記サンプルと整合させることによって前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて前記デジタル出力信号のサンプルとして提供する工程（１８０、１９０）と、を備えた、タイムインターリーブ型アナログ／デジタル変換器を動作させる方法。
【請求項２】
前記タイムインターリーブ型アナログ／デジタル変換器は、Ｎ個の入力およびＮ個の出力を有するタイムアライナを備え、各出力はそれぞれの入力と連携され、各入力は前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記デジタル出力に接続され、前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号の前記サンプルを、前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて前記デジタル出力信号のサンプルとして提供し、
前記タイムアライナを前記Ｍ個のタイミング信号の前記それぞれの一つでクロックする工程（１８０）と、
前記Ｍ個のタイミング信号の前記それぞれの一つで前記タイムアライナをクロックすることに応じて、前記デジタル信号を、前記構成アナログ／デジタル変換器の前記デジタル出力から、前記タイムアライナの対応する入力を介して前記タイムアライナの対応する出力に伝達する工程（１８０）と、を備え、前記タイムアライナの前記対応する出力の前記デジタル信号は、サンプルレートＲ／Ｍを有する、請求項１に記載の方法。
【請求項３】
前記タイムアライナの前記対応する出力の前記デジタル信号を多重化する工程（１９０）をさらに備えた、請求項２に記載の方法。
【請求項４】
前記整数Ｍは、Ｒが乗算されたＴがＭより小さいかまたはＭと等しいことを満たす最小の整数として決定される、請求項３に記載の方法。
【請求項５】
ＭはＮより小さく、前記方法は、前記Ｍ個の構成アナログ／デジタル変換器に含まれない構成アナログ／デジタル変換器を、低エネルギーモードに入らせる工程（１４０）をさらに備えた、請求項１乃至請求項４のいずれか一項に記載の方法。
【請求項６】
前記Ｎ個の構成アナログ／デジタル変換器のアレイから前記Ｍ個の構成アナログ／デジタル変換器を選択する工程（１３０）をさらに備えた、請求項５に記載の方法。
【請求項７】
コンピュータ可読媒体（５００）を備えたコンピュータプログラム製品であって、プログラム命令を備えるコンピュータプログラムを有し、前記コンピュータプログラムは、データ処理ユニット（５３０）にローディング可能であり、前記コンピュータプログラムが前記データ処理ユニットによって実行されるとき、請求項１乃至請求項６のいずれか一項に記載の方法を実施するよう適合された、コンピュータプログラム製品。
【請求項８】
アナログ入力信号を、可変サンプルレートＲを有するデジタル出力信号に変換するタイムインターリーブ型アナログ／デジタル変換器であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
整数Ｎ個の構成アナログ／デジタル変換器（２２１、２２２、２２３、３２１、３２２、３２３）のアレイであって、各構成アナログ／デジタル変換器はアナログ入力およびデジタル出力を有し、前記可変サンプルレートＲによって制約されない固定クロック周波数を持つアナログ／デジタル変換器動作クロックに基づいて動作し、且つ、構成アナログ／デジタル変換器の潜在時間Ｔの間にアナログ信号サンプルをデジタル化して、前記デジタル出力でデジタル信号を提供するよう適合された、構成アナログ／デジタル変換器（２２１、２２２、２２３、３２１、３２２、３２３）のアレイと、
整数Ｎ個のサンプルホールドユニット（２１１、２１２、２１３、３１１、３１２、３１３）であって、各サンプルホールドユニットは前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記アナログ入力に接続され、整数Ｍ個のタイミング信号のそれぞれの一つに基づいて動作して前記各構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供するよう適合され、二つ以上の前記サンプルホールドユニットをクロックするのにタイミング信号は用いられない、サンプルホールドユニット（２１１、２１２、２１３、３１１、３１２、３１３）と、
前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記Ｍ個のタイミング信号の前記それぞれの一つに前記サンプルと整合させることによって前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて前記デジタル出力信号のサンプルとして提供するよう適合された、一つ以上のデジタル出力処理ユニット（２３０ａ、２４０ａ、２３０ｂ、２４０ｂ、２３０ｃ、２４０ｃ、３３０）と、
タイミング回路（２６０、３６０）であって、
前記アナログ／デジタル変換器動作クロック信号（２６２、３６２）と、
Ｍ個のタイミング信号（２６５、３６５）であって、各タイミング信号がＭ／Ｒの周期を有し、ＭはＮより小さいかＮと等しく、Ｍ／ＲはＴより大きいかＴと等しい、タイミング信号（２６５、３６５）と、を発生させるよう適合された、タイミング回路（２６０、３６０）と、を備えた、タイムインターリーブ型アナログ／デジタル変換器。
【請求項９】
前記一つ以上のデジタル出力処理ユニットは、Ｎ個の入力とＮ個の出力を有するタイムアライナ（２３０ａ、３３０）を備え、前記タイムアライナの各出力は前記タイムアライナのそれぞれの入力と連携され、前記タイムアライナの各入力は前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記デジタル出力に接続され、前記タイムアライナは、前記タイムアライナの前記出力のそれぞれについて、前記タイムアライナが前記Ｍ個のタイミング信号の前記それぞれの一つでクロックされるのに応じて、前記デジタル信号を、前記各構成アナログ／デジタル変換器の前記デジタル出力から、前記タイムアライナの前記それぞれの入力を介して前記タイムアライナの前記出力に伝達するよう適合され、前記タイムアライナの前記出力の前記デジタル信号は、サンプルレートＲ／Ｍを有する、請求項８に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１０】
前記一つ以上のデジタル出力処理ユニットは、前記タイムアライナの前記出力の前記デジタル信号を多重化して、前記デジタル出力信号を生成するよう適合されたマルチプレクサ（２４０ａ、３４０）をさらに備えた、請求項９に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１１】
ＭはＮと等しい、請求項８乃至請求項１０のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１２】
ＭはＮより小さく、前記タイムインターリーブ型アナログ／デジタル変換器は、前記Ｎ個の構成アナログ／デジタル変換器のうちのＭ個を、前記アナログ／デジタル変換器動作クロックに基づいて動作させて、前記デジタル出力で前記デジタル信号を提供するよう、および前記Ｍ個の構成アナログ／デジタル変換器に含まれない構成アナログ／デジタル変換器を、低エネルギーモードに入らせるよう適合されたコントローラ（３５０）をさらに備えた、請求項８乃至請求項１０のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１３】
前記コントローラ（３５０）は、前記Ｎ個の構成アナログ／デジタル変換器のアレイから前記Ｍ個の構成アナログ／デジタル変換器を選択するようさらに適合された、請求項１２に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１４】
請求項８から請求項１３のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器を備えた集積回路。
【請求項１５】
請求項８乃至請求項１３のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器または請求項１４に記載の集積回路を備えた電子機器。