(57)【特許請求の範囲】
【請求項１】
単一の拡散層と、
前記単一の拡散層のピッチ方向の第１端部に設けられたドレインノードと、
前記単一の拡散層の前記ピッチ方向の第２端部に設けられたソースノードと、
前記単一の拡散層上に前記ピッチ方向に並列するように奇数本に分割されたゲート電極と
を備え、
前記単一の拡散層の前記第１端部の前記ピッチ方向と直交する向きの高さは、前記第２端部の前記高さよりも短く形成されている
半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
一対の前記半導体集積回路装置を備え、
前記一対の半導体集積回路装置は、前記一対の半導体集積回路装置の前記ソースノードの一部が共通化されるように、前記一対の半導体集積回路装置の前記拡散層が共通化されている
半導体集積回路装置。
【請求項３】
請求項１または２に記載の半導体集積回路装置において、
前記単一の拡散層の前記高さ方向の第３端部の前記ピッチは、前記第１端部側において、前記単一の拡散層の前記高さ方向の第４端部の前記ピッチに比べて短く形成されている
半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記単一の拡散層の前記第３端部の前記ピッチは、前記第１端部側において、前記奇数本に分割されたゲート電極のうちの１本が前記第３端部上を通ることが不可能な長さに形成されている
半導体集積回路装置。
【請求項５】
請求項３または４に記載の半導体集積回路装置において、
前記単一の拡散層には、
前記第４端部の前記ピッチが前記第３端部の前記ピッチよりも長い部分に相当する突出部と、
前記第３端部の前記ピッチが前記第４端部の前記ピッチに比べて不足している部分に相当する切欠き部が設けられている
半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
第１の前記半導体集積回路装置の前記切欠き部には、第２の前記半導体集積回路装置の前記突出部が位置するように設けられる
半導体集積回路装置。
【請求項７】
請求項５または６に記載の半導体集積回路装置において、
前記奇数本に分割されたゲート電極のうちの１本は、前記切欠き部上を通るように形成されている
半導体集積回路装置。
【請求項８】
請求項５または６に記載の半導体集積回路装置において、
前記奇数本に分割されたゲート電極のうちの１本は、前記切欠き部上を通らないように形成されている
半導体集積回路装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体集積回路装置において、
前記単一の拡散層内には、同じ拡散層幅を有する複数のトランジスタが繰り返しレイアウトされている
半導体集積回路装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体集積回路装置において、
前記ソースノードは、同じ電源に接続されているか、または接地されている
半導体集積回路装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体集積回路装置において、
前記半導体集積回路装置は、メモリセルアレイに付属し前記メモリセルアレイの大きさによって前記ピッチが制約される、センスアンプ、サブワードドライバ、メインワードドライバ、Ｙデコーダを含むアレイ回路に適用される
半導体集積回路装置。
【請求項１２】
単一の拡散層上にＮ本に分割されてなるゲート電極が形成され複数のトランジスタが設けられてなるレイアウトセルを設計する半導体集積回路装置の設計方法であって、
（ａ）  前記拡散層の上に位置していない前記ゲート電極と前記拡散層との間の間隔をａとし、前記ゲート電極の幅をｂとし、前記拡散層の上に形成されるコンタクトの径をｃとし、前記コンタクトと前記拡散層の端部との間隔をｄとし、前記コンタクトと前記ゲート電極の端部との間をｅとし、前記拡散層と隣接する拡散層との間をｆとするレイアウトルールを設定するステップと、
（ｂ）  前記（ａ）のレイアウトルールにおいて、下記式（１）で求められるＸαを求めるステップと、
Ｘα＝Ｎ・（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２．    …式（１）
ただし、前記式（１）の前記Ｎは奇数であり、
（ｃ）  前記（ｂ）のレイアウトルールにおいて、下記式（２）で求められるＸβを求めるステップと、
Ｘβ＝［２（Ｎ＋１）・ｂ＋２（Ｎ＋１）ｃ＋２｛２（２Ｎ＋１）−１｝ｅ・３ａ＋３ｄ］／２．    …式（２）
ただし、前記式（２）の前記Ｎは偶数であり、
（ｄ）  前記レイアウトセルをレイアウトすべきピッチが前記Ｘα以上前記Ｘβ未満であるかを判定するステップと、
（ｅ）  前記（ｄ）の判定の結果、前記ピッチが前記Ｘα以上前記Ｘβ未満であるときに、前記レイアウトセルの構成を特定半導体集積回路装置に設定するステップとを備え、
前記特定半導体集積回路装置は、
単一の拡散層と、
前記単一の拡散層のピッチ方向の第１端部に設けられたドレインノードと、
前記単一の拡散層の前記ピッチ方向の第２端部に設けられたソースノードと、
前記単一の拡散層上に前記ピッチ方向に並列するように前記式（１）の前記Ｎとして奇数本に分割されたゲート電極と
を備え、
前記単一の拡散層の前記第１端部の前記ピッチ方向と直交する向きの高さは、前記単一の拡散層の前記第２端部の前記高さよりも短く形成されている
半導体集積回路装置の設計方法。
【請求項１３】
（ａ）  レイアウトエリアが、第１のピッチ及び第１の高さであるとき複数本として分割されるゲート電極の分割数を奇数とするステップと、
（ｂ）  レイアウトエリアが、前記第１のピッチよりも狭い第２のピッチ及び前記第１の高さよりも高い第２の高さであるとき複数本として分割される前記ゲート電極のうちの一本が拡散層とオーバーラップする領域を、当該ゲート電極のうちの他の一本が前記拡散層とオーバーラップする領域に比べて狭くするステップと
を備えたことを特徴とする半導体集積回路装置の設計方法。
【請求項１４】
夫々が第１の部分及び前記第１の部分から延在した少なくとも一つ以上の第２の部分を有するゲート電極を備えるトランジスタを複数繰り返し配列する半導体集積回路装置の設計方法であって、
（ｄ）  レイアウトエリアが、第１のピッチ及び第１の高さであるとき前記複数のトランジスタの夫々の前記第２の部分の数を（２ｎ−１）（ｎは２以上の自然数）とするステップと、
（ｅ）  レイアウトエリアが、前記第１のピッチよりも狭い第２のピッチ及び前記第１の高さよりも高い第２の高さであるとき前記複数のトランジスタの夫々の活性領域の形状を第１の矩形部分及び前記第１の矩形部分から突出し前記第１の矩形領域よりも小さい第２の矩形領域から構成するステップと
を備えたことを特徴とする半導体集積回路装置の設計方法。
【請求項１５】
前記レイアウトエリアが前記第２のピッチ及び前記第２の高さであるとき、前記第２の部分の一部は、当該第２の部分の他の部分と比べ拡散層とオーバーラップする領域が狭い
ことを特徴とする請求項１４記載の半導体集積回路装置の設計方法。
【請求項１６】
前記レイアウトエリアが前記第２のピッチ及び前記第２の高さであるとき、互いに隣接するトランジスタの前記第２の矩形領域が前記第２の部分が延在する方向と平行な１本の仮想直線上にアレンジされている
ことを特徴とする請求項１５記載の半導体集積回路装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置および半導体集積回路装置の設計方法に関する。
【０００２】
【従来の技術】
半導体微細加工技術の進展に伴い、繰り返し使用される回路等のレイアウトの制約がますます厳しくなってきている。例えばＤＲＡＭでは、メモリセルアレイの大きさによって、繰り返し配置されるレイアウトセル（単位レイアウト）のピッチ（繰り返し周期幅）内に収めなければならない回路があり、センスアンプ、サブワードドライバ、メインワードドライバ、Ｙデコーダ等のメモリセルに付随するアレイ回路がこれに相当する。
【０００３】
この時、回路規模（トランジスタの幅、トランジスタ数）に応じて、レイアウトセルの面積（図１０（Ａ）、（Ｂ）、図１１（Ｃ）〜（Ｅ）において破線で囲まれた領域がレイアウトセルの面積に相当する）が決まるが、後述するように、制約からピッチの長さは決まっている（固定）ために、従来と同様の回路を収めるためには、ピッチ幅と直交する高さ方向にレイアウトセルの長さを伸ばすことになる。
【０００４】
図１０および図１１を参照して、従来の構成を説明する。
図１０および図１１の様に与えられたピッチＸ（Ｘａ〜Ｘｅ）内に、同じ拡散層幅Ｗをもつトランジスタを、繰り返しレイアウトする場合を考える。与えられた領域内で有効にレイアウトする場合、ゲートを分割したトランジスタを配置することが望ましい。ゲートの分割数は、ピッチの長さに応じて、折返し数を選択することによって、そのレイアウト面積内にトランジスタを最大数配置できる数に設定されている。
【０００５】
単位レイアウトの構成として、図１０（Ａ）、（Ｂ）、図１１（Ｃ）、（Ｄ）、（Ｅ）に示すものについて考える。図１０（Ａ）のピッチＸａが最も広く、次いで、図１０（Ｂ）のＸｂ、図１１（Ｃ）のＸｃ、（Ｄ）のＸｄ、（Ｅ）のＸｅの順番でピッチが狭くなっている。
【０００６】
図１０（Ｂ）のピッチＸｂよりも狭い条件になると、図１１（Ｃ）、（Ｄ）、または（Ｅ）の単位レイアウトが採用される。図１１（Ｃ）、（Ｄ）、または（Ｅ）が選択される基準は、その単位レイアウトが配置される環境に基づく。例えば、図１０（Ａ）、（Ｂ）、図１１（Ｃ）、（Ｄ）、（Ｅ）に示される単位レイアウトが上記アレイ回路に使用されるとする。
【０００７】
図１２（ｃ）および（ｄ）に示すように、アレイ回路１０１は、メモリアレイ１０２に接続される。メモリアレイ１０２の周辺のアレイ回路１０１の配置は、メモリアレイ１０２の大きさに制約される。
【０００８】
メモリアレイ１０２の大きさにより、アレイ回路１０１が占有する領域は、例えば、図１２（ｃ）のようにすることができる。図１２（ｃ）では、アレイ回路１０１とメモリアレイ１０２は、同じピッチであるため、図１２（ａ）の矢印に示すように、アレイ回路１０１の各単位レイアウトとメモリアレイ１０２とを接続する配線長が等しくなり、均一な信号伝搬が行われる。
【０００９】
図１２（ｃ）のアレイ回路１０１の領域に、図１１の（Ｃ）、（Ｄ）、（Ｅ）の各単位レイアウトを配置可能である場合に、時に、ピッチが小さい図１１（Ｄ）や（Ｅ）の単位レイアウトを配置した場合では、この記憶装置の特性を悪化させることがある。それは、メモリアレイ１０２との関係からピッチに余裕があるにも関わらず、図１１（Ｄ）や（Ｅ）の単位レイアウトを採用したとすると、図１２（ｄ）に示すような配置となる。この場合、図１２（ｂ）の矢印および図１２（ｄ）に示すように、アレイ回路１０１の各単位レイアウトとメモリアレイ１０２とを接続する配線が曲がり、均一な信号伝搬が行われないことがある。したがって、このようなケースでは、図１１（Ｃ）の単位レイアウトが採用される。
【００１０】
ところで、各トランジスタのソースが、同じ電源に接続されているかもしくは接地されている場合、そのノードは共有できる。各トランジスタのドレインからは、出力信号が出力されるため、ドレインのノードは共通化することができない。
【００１１】
図１０（Ａ）、図１１（Ｄ）の場合、ゲートの分割数が偶数回のため、符号ＫＳに示すように、全てのソースノードは共通化できる。
【００１２】
図１０（Ｂ）の場合、ゲートの分割数が３回（奇数回）のため、符号ＢＳに示すように、片側のソースノードのみしか共通化できず、符号ＢＦに示すように、ドレインノード同士は共有化することができないため、ドレインノードとドレインノードの拡散層間に余裕が必要である。すなわち、ゲートの分割数が奇数回のレイアウトセルを繰り返し配置する場合、ドレインノード同士は共有化することができないため、符号ＢＦの位置にてフィールドを分割する必要があり、フィールド間のスペース（拡散層間の余裕）が余分に必要となり、レイアウト効率が悪い。
【００１３】
上記のように、与えられたピッチが、図１０（Ｂ）のＸｂよりもさらに狭く、図１１（Ｃ）のピッチＸｃ程度である場合には、ゲートの分割数が３回では、拡散層間の余裕不足となるため、図１１（Ｃ）に示すようにゲート分割数を２回にする必要がある。このケースにおいて、図１１（Ｃ）に代えて、図１１（Ｄ）や（Ｅ）の単位レイアウトを採用できない場合があるのは前述の通りである。図１１（Ｃ）のレイアウトでは、拡散層両側が無駄な領域として残るため、レイアウト面積は図１０（Ｂ）と比較して減少せず、逆に増加する。
【００１４】
【発明が解決しようとする課題】
図１１（Ｃ）の単位レイアウトは、図１０（Ｂ）の単位レイアウトに比べて、アレイ回路の特性を維持するために、その高さが非常に高くなるという問題を有している。
【００１５】
繰り返し配置されるセルにおいて、所定のピッチ内に、ゲート分割数が奇数回（例えば図１０（Ｂ））ではレイアウトできない場合には、ゲート分割数を一つ減らして偶数回（例えば図１１（Ｃ））にしてレイアウトしていた。このように、奇数回のゲート分割数ではレイアウトできない場合に、ゲート分割数を一つ減らしてレイアウトすると、レイアウト効率が改善されない（悪い）という問題があった。
【００１６】
奇数回のゲート分割数ではレイアウトできないピッチに、繰り返し配置されるセルをレイアウトする場合に、レイアウト効率が良いことが望まれている。
メモリアレイの周囲のアレイ回路に適用され、繰り返し配置されるセルを、奇数回のゲート分割数ではレイアウトできないピッチに、レイアウトする場合に、レイアウト効率が良いことが望まれている。
【００１７】
なお、特開平１１−１６３６４２号公報には、次の半導体装置が開示されている。その半導体装置は、ソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板を含んでなり、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのゲート、互いに隣接する全てのドレインを、それぞれ結線したことを特徴としている。
【００１８】
本発明の目的は、奇数回のゲート分割数ではレイアウトできないピッチに、繰り返し配置される半導体集積回路装置をレイアウトする場合に、レイアウト効率が良い半導体集積回路装置を提供することである。
本発明の他の目的は、メモリアレイの周囲のアレイ回路に適用され、繰り返し配置される半導体集積回路装置を、奇数回のゲート分割数ではレイアウトできないピッチにレイアウトする場合に、レイアウト効率が良い半導体集積回路装置を提供することである。
本発明の更に他の目的は、奇数回のゲート分割数ではレイアウトできないピッチに、繰り返し配置される半導体集積回路装置をレイアウトする場合に、レイアウト効率が良い半導体集積回路装置を設計する半導体集積回路の設計方法を提供することである。
本発明の更に他の目的は、メモリアレイの周囲のアレイ回路に適用され、繰り返し配置される半導体集積回路装置を、奇数回のゲート分割数ではレイアウトできないピッチにレイアウトする場合に、レイアウト効率が良い半導体集積回路装置を設計する半導体集積回路の設計方法を提供することである。
本発明の更に他の目的は、メモリアレイの周囲のアレイ回路に適用され、繰り返し配置される半導体集積回路装置を、奇数回のゲート分割数ではレイアウトできないピッチにレイアウトする場合に、メモリアレイとの兼ね合いに基づく信号伝搬遅延の問題および高さの増大の問題を解決可能な半導体集積回路装置を設計する半導体集積回路の設計方法を提供することである。
【００１９】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明の半導体集積回路装置（１０）は、平面視して概ね矩形状に形成された単一の拡散層エリアと、前記単一の拡散層エリアのピッチ（Ｘ）方向の第１端辺部に設けられた複数のドレインノードと、前記単一の拡散層エリアの前記ピッチ（Ｘ）方向の第２端辺部に設けられた複数のソースノードと、前記単一の拡散層エリア上に前記ピッチ（Ｘ）方向に並列するように奇数本に分割されたゲート電極とを備え、前記単一の拡散層エリアの前記第１端辺部の前記ピッチ（Ｘ）方向と直交する向きの高さ（Ｙｃ’２）は、前記第２端辺部の前記高さ（Ｙｃ’１）よりも短く形成されている。
【００２１】
本発明の半導体集積回路装置（１０）において、一対の前記半導体集積回路装置を備え、前記一対の半導体集積回路装置は、前記一対の半導体集積回路装置の前記ソースノードの一部が共通化されるように、前記一対の半導体集積回路装置の前記拡散層が共通化されている。
【００２２】
本発明の半導体集積回路装置において、前記単一の拡散層の前記高さ（Ｙ）方向の第３端部の前記ピッチ（Ｘ）は、前記第１端部側において、前記単一の拡散層の前記高さ（Ｙ）方向の第４端部の前記ピッチ（Ｘ）に比べて短く形成されている。
【００２３】
本発明の半導体集積回路装置において、前記単一の拡散層の前記第３端部の前記ピッチ（Ｘ）は、前記第１端部側において、前記奇数本に分割されたゲート電極のうちの１本が前記第３端部上を通ることが不可能な程度の長さに形成されている。
【００２４】
本発明の半導体集積回路装置において、前記単一の拡散層には、前記第４端部の前記ピッチ（Ｘ）が前記第３端部の前記ピッチ（Ｘ）よりも長い部分に相当する突出部と、前記第３端部の前記ピッチ（Ｘ）が前記第４端部の前記ピッチ（Ｘ）に比べて不足している部分に相当する切欠き部が設けられている。
【００２５】
本発明の半導体集積回路装置において、第１の前記半導体集積回路装置の前記切欠き部には、第２の前記半導体集積回路装置の前記突出部が位置するように設けられる。
【００２６】
本発明の半導体集積回路装置において、前記奇数本に分割されたゲート電極のうちの１本は、前記切欠き部上を通るように形成されている。
【００２７】
本発明の半導体集積回路装置において、前記奇数本に分割されたゲート電極のうちの１本は、前記切欠き部上を実質的に通らないように形成されている。
【００２８】
本発明の半導体集積回路装置において、前記単一の拡散層内には、同じ拡散層幅（Ｗ）を有する複数のトランジスタが繰り返しレイアウトされている。
【００２９】
本発明の半導体集積回路装置において、前記ソースノードは、同じ電源に接続されているか、または接地されている。
【００３０】
本発明の半導体集積回路装置において、前記半導体集積回路装置は、メモリセルアレイに付属し前記メモリセルアレイの大きさによって前記ピッチが制約される、センスアンプ、サブワードドライバ、メインワードドライバ、Ｙデコーダを含むアレイ回路に適用される。
【００３１】
本発明の半導体集積回路装置の設計方法は、単一の拡散層上にＮ本に分割されてなるゲート電極が形成され複数のトランジスタが設けられてなるレイアウトセルを設計する半導体集積回路装置の設計方法であって、（ａ）  前記拡散層の上に位置していない前記ゲート電極と前記拡散層との間の間隔をａとし、前記ゲート電極の幅をｂとし、前記拡散層の上に形成されるコンタクトの径をｃとし、前記コンタクトと前記拡散層の端部との間隔をｄとし、前記コンタクトと前記ゲート電極の端部との間をｅとし、前記拡散層と隣接する拡散層との間をｆとするレイアウトルールを設定するステップと、（ｂ）  前記（ａ）のレイアウトルールにおいて、下記式（１）で求められるＸαを求めるステップと、
Ｘα＝Ｎ・（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２．    …式（１）
ただし、前記式（１）の前記Ｎは奇数であり、
（ｃ）  前記（ｂ）のレイアウトルールにおいて、下記式（２）で求められるＸβを求めるステップと、
Ｘβ＝［２（Ｎ＋１）・ｂ＋２（Ｎ＋１）ｃ＋２｛２（２Ｎ＋１）−１｝ｅ・３ａ＋３ｄ］／２．    …式（２）
ただし、前記式（２）の前記Ｎは偶数であり、
（ｄ）  前記レイアウトセルをレイアウトすべきピッチが前記Ｘα以上前記Ｘβ未満であるかを判定するステップと、（ｅ）  前記（ｄ）の判定の結果、前記ピッチが前記Ｘα以上前記Ｘβ未満であるときに、前記レイアウトセルの構成を特定半導体集積回路装置に設定するステップとを備え、前記特定半導体集積回路装置は、単一の拡散層と、前記単一の拡散層のピッチ（Ｘ）方向の第１端部に設けられたドレインノードと、前記単一の拡散層の前記ピッチ（Ｘ）方向の第２端部に設けられたソースノードと、前記単一の拡散層上に前記ピッチ（Ｘ）方向に並列するように前記式（１）の前記Ｎとして奇数本に分割されたゲート電極とを備え、前記単一の拡散層の前記第１端部の前記ピッチ（Ｘ）方向と直交する向きの高さ（Ｙｃ’２）は、前記単一の拡散層の前記第２端部の前記高さ（Ｙｃ’１）よりも短く形成されている。
【００３２】
本発明の半導体集積回路装置の設計方法は、（ａ）  レイアウトエリアが、第１のピッチ（Ｘｂ：２．２０）及び第１の高さ（Ｙｂ：３．３３）であるとき複数本として分割されるゲート電極の分割数を奇数とするステップ（図１０（Ｂ））と、
（ｂ）  レイアウトエリアが、前記第１のピッチ（Ｘｂ：２．２０）よりも狭い第２のピッチ（Ｘｃ’：２．００）及び前記第１の高さ（Ｙｂ：３．３３）よりも高い第２の高さ（Ｙｃ’１：４．０８）であるとき複数本として分割される前記ゲート電極（図１（Ｃ’１））のうちの一本（１２ｃ）が拡散層（１１）とオーバーラップする領域を、当該ゲート電極のうちの他の一本（１２ｂ）が前記拡散層（１１）とオーバーラップする領域に比べて狭くするステップとを備えている。
【００３３】
上記において、更に、（ｃ）  レイアウトエリアが、前記第２のピッチ（Ｘｃ’：２．００）よりも狭い第３のピッチ（Ｘｄ：１．２０）及び前記第２の高さ（Ｙｃ’１：４．０８）よりも高い第３の高さ（Ｙｄ：５．００）であるとき複数本として分割される前記ゲート電極の分割数を偶数とするステップ（図１１（Ｄ））を備えることができる。
【００３４】
本発明の半導体集積回路装置の設計方法は、夫々が第１の部分（１２Ｈ）及び前記第１の部分（１２Ｈ）から延在した少なくとも一つ以上の第２の部分（１２ａ、１２ｂ、１２ｃ）を有するゲート電極を備えるトランジスタを複数繰り返し配列する半導体集積回路装置の設計方法であって、（ｄ）  レイアウトエリアが、第１のピッチ（Ｘｂ：２．２０）及び第１の高さ（Ｙｂ：３．３３）であるとき前記複数のトランジスタの夫々の前記第２の部分の数を（２ｎ−１）（ｎは２以上の自然数）とするステップ（図１０（Ｂ））と、（ｅ）  レイアウトエリアが、前記第１のピッチ（Ｘｂ：２．２０）よりも狭い第２のピッチ（Ｘｃ’：２．００）及び前記第１の高さ（Ｙｂ：３．３３）よりも高い第２の高さ（Ｙｃ’１：４．０８）であるとき前記複数のトランジスタの夫々の活性領域（１１）の形状を第１の矩形部分及び前記第１の矩形部分から突出し前記第１の矩形領域よりも小さい第２の矩形領域（１１Ｔ）から構成するステップ（図１（Ｃ’１））とを備えている。
【００３５】
上記において、更に、（ｆ）  レイアウトエリアが、前記第２のピッチ（Ｘｃ’：２．００）よりも狭い第３のピッチ（Ｘｄ：１．２０）及び前記第２の高さ（Ｙｃ’１：４．０８）よりも高い第３の高さ（Ｙｄ：５．００）であるとき前記複数のトランジスタの夫々の前記第２の部分の数を（２ｎ−２）とするステップ（図１１（Ｄ））を備えることができる。
【００３６】
本発明の半導体集積回路装置の設計方法において、前記レイアウトエリアが前記第２のピッチ（Ｘｃ’：２．００）及び前記第２の高さ（Ｙｃ’１：４．０８）であるとき、前記第２の部分の一部は、当該第２の部分の他の部分と比べ拡散層（１１）とオーバーラップする領域が狭い。
【００３７】
本発明の半導体集積回路装置の設計方法において、前記レイアウトエリアが前記第２のピッチ（Ｘｃ’：２．００）及び前記第２の高さ（Ｙｃ’１：４．０８）であるとき、互いに隣接するトランジスタの前記第２の矩形領域（１１Ｔ）が前記第２の部分が延在する方向と概ね平行な１本の仮想直線上にアレンジされている。
【００３８】
本発明では、周期的に繰り返されるレイアウトでゲート分割数が奇数回の時、レイアウト面積を低減することができる。
従来は、周期的に繰り返されるレイアウトでゲート分割数が奇数回で配置できない時、ゲート分割数を一つ減らして偶数回にしてレイアウトしていたため、レイアウト面積が大きくなっていた。
これに対し、本発明では、周期的に繰り返されるレイアウトでゲート分割数が奇数回のとき、ピッチ長に応じて拡散層形状、ゲート分割数を選択することで、レイアウト面積を低減することができる。
【００３９】
【発明の実施の形態】
本発明の半導体集積回路装置の一実施形態を説明する。
【００４０】
（本実施形態にて提案する方式）
繰り返し配置されるセルのゲート分割数が奇数回（２ｎ＋１）で所定のピッチ内にレイアウトできない場合について考える。すなわち、図１０（Ｂ）に相当する場合で、所定の高さ寸法に対してピッチが小さくなってくると、符号ＢＦの位置でのフィールド間のスペースを必要寸法だけ確保することができなくなるケースが生じ、レイアウトルールを満たさなくなった場合には、このようなレイアウトをとることができない。
【００４１】
このように、ゲート分割数が奇数回で所定のピッチ内にレイアウトできない場合には、図１の（Ｃ’１）に示すようにゲート分割数が偶数回＋半分（２ｎ＋０．５）になるような拡散層形状を持つレイアウトをすることによって、効率的にレイアウトすることができる。
【００４２】
図１の（Ｃ’１）に示す構成では、図１０（Ｂ）のレイアウトと同様に、拡散層を片側のソースノードで共通化することができる（符号Ｌ参照）。これにより、従来の図１１の（Ｃ）の構成に比べて、セルの高さを低減でき、セルの単位面積を小さくすることができる。
【００４３】
（従来方式）
従来は、ゲート分割数を奇数回に分割して、所定のピッチ内にレイアウトできない場合、すなわち、フィールド間ＢＦのスペース幅（図１０（Ｂ）の符号ＢＦ）を確保できない場合には、図１１（Ｃ）に示すように、ゲート分割数が偶数回（２ｎ）になるような拡散層形状をレイアウトしていた。図１１（Ｃ）のレイアウトは、アレイ回路の特性を維持するために拡散層を共有することができないため、ピッチに余裕がある割にセルの高さを小さくすることができず、レイアウト効率は良くない。図１１（Ｃ）に示す構成では、図１の（Ｃ’１）や図１０（Ｂ）のレイアウトと異なり、拡散層を全く共有化することができない。
【００４４】
そこで、本実施形態では、図１の（Ｃ’１）に示すように、図１０（Ｂ）と同様、ソースノードを隣り合うトランジスタ間で共有しつつ（符号Ｌ参照）、ドレインノード側の拡散層を楔形の形状で配置する。隣接するＭＯＳトランジスタのドレイン拡散領域の一部をピッチからはみ出るようにレイアウトし、そのはみ出た部分を隣り合うように且つ重ならないように配置する（符号Ｍ参照）。これにより、幅（Ｗ）をそのはみ出た分稼ぐことができ、したがって、その特性を維持したまま単位レイアウトの高さを図１１（Ｃ）に比べて低減することが可能となる。
【００４５】
隣り合うトランジスタ間で、ドレインノード側の楔形状に形成された拡散層は、互い違いに配置される（符号Ｍ参照）。このとき、拡散層形状上のゲートは３回に分割されているが、そのうちの１本は拡散層上を概ね半分しか通過していないため、実質的には２回半（２．５回）分割に相当する。
【００４６】
図１の（Ｃ’１）に示す構成にすると、隣り合うトランジスタ間のドレインノード側の拡散層間のスペースを確保しつつ、所定のピッチ内の高さの増大を最大限に抑えながら効率良くレイアウトすることができる。
【００４７】
したがって、ゲート分割数が２回の図１１（Ｃ）に比べて、レイアウト面積を小さくすることができる。特に、メモリアレイに接続するような同じ回路が連続して配置されるときのレイアウト面積を小さくすることができる。
【００４８】
次に、図１の（Ｃ’１）の構成について詳細に説明する。
【００４９】
図１の（Ｃ’１）に示すように、本実施形態の単位レイアウト１０は、平面視して概ね多角形状に形成された単一の拡散層エリア１１に形成されている。拡散層エリア１１のピッチ方向の第１端辺部１１ａには、複数のドレインノードＤｎが設けられている。拡散層エリア１１のピッチ方向の第２端辺部１１ｂには、複数のソースノードＳｎが設けられている。
【００５０】
拡散層エリア１１上には、ゲート配線取出し部（第１の部分）１２Ｈから３本に分割されたゲート電極（第２の部分）１２ａ、１２ｂ、１２ｃがピッチ方向に並列するように設けられている。
拡散層エリア１１の第１端辺部１１ａのピッチ方向と直交する向きの高さＹｃ’２は、第２端辺部１１ｂの高さＹｃ’１よりも短く形成されている。
【００５１】
図１の符号Ｌに示すように、単位レイアウト１０が繰り返し配置される場合には、隣り合う単位レイアウト１０のソースノードＳｎの一部が共通化されるように、隣り合う単位レイアウト１０の拡散層１１が共通化されている。
【００５２】
拡散層１１の高さＹ方向の第３端辺部１１ｃのピッチは、第３端辺部１１ｃの第１端辺部１１ａ側において、拡散層１１の高さＹ方向の第４端辺部１１ｄのピッチに比べて短く形成されている。
【００５３】
拡散層１１の第３端辺部１１ｃのピッチは、第３端辺部１１ｃの第１端辺部１１ａ側において、前記３本に分割されたゲート電極１２ａ、１２ｂ、１２ｃのうちの１本１２ｃが第３端辺部１１ｃ上を通ることが不可能な程度に短く形成されている。
【００５４】
拡散層１１には、第４端辺部１１ｄのピッチが第３端辺部１１ｃのピッチよりも長い部分に相当する突出部１１Ｔと、第３端辺部１１ｃのピッチが第４端辺部１１ｄのピッチに比べて不足している部分に相当する切欠き部１１Ｋが設けられている。拡散層１１は、第１の矩形領域及び第１の矩形領域から突出し前記第１の矩形領域よりも小さい第２の矩形領域１１Ｔから構成されている。第１の矩形領域には、２本のゲート電極１２ａ、１２ｂのみが通り、第２の矩形領域１１Ｔには、１本のゲート電極１２ｃの一部のみが通る。
【００５５】
単位レイアウト１０の切欠き部１１Ｋには、隣り合う単位レイアウト１０の突出部１１Ｔが位置するように配置される。
【００５６】
図１の（Ｃ’１）に示すように、単位レイアウト１０の３本に分割されたゲート電極１２ａ、１２ｂ、１２ｃのうちの１本１２ｃは、切欠き部１１Ｋ上を通るように形成されている。
【００５７】
後述するように、ゲート分割数が奇数回の場合、ピッチの長さに応じて、図１（Ｃ’１）、図１０（Ｂ）の２種類を選択することにより、従来と比べてレイアウト面積を小さくすることができる。
【００５８】
次に、図２から図５を参照して、図１の（Ｃ’１）、図１０（Ｂ）の２種類の構成のうちのいずれを選択すべきかについて説明する。
【００５９】
上記２種類の構成は、半導体製造プロセスのルールで決定されるレイアウトルールの値に基づいて決定される。そのとき用いるパラメータは、図２に示すように、拡散層幅Ｗ、ゲート−拡散層間隔ａ、ゲート幅ｂ、コンタクト径ｃ、コンタクト−拡散層間隔ｄ、コンタクト−ゲートｅ、拡散層−拡散層間隔ｆである。
【００６０】
メモリセルアレイから決定されるピッチの長さと、レイアウトルールの各種パラメータに基づいて、ゲート分割数および拡散層の形状を選択する（図１（Ｃ’１）、図１０（Ｂ）の２種類の構成のうちのいずれにすべきかを含む）ことができる。
【００６１】
図３は、図２に示した代表的なレイアウトルール（各種パラメータ）の数値例を示す図である。
図４は、ピッチＸの長さに応じて、図１０（Ａ）〜図１１（Ｅ）および図１の（Ｃ’）の中から、いずれの拡散層の形状を選択すべきかを示す表である。
図５は、図３の数値例において、ピッチＸの長さに応じて、拡散層の形状が選択されたときの面積の変化を示す図である。
【００６２】
図３に示すように、ここでは、代表的なレイアウトルールは以下の通りとする。
ｗ：拡散層幅                １０．００（μｍ）．
ａ：ゲート−拡散層間隔      ０．１０（μｍ）．
ｂ：ゲート幅                ０．２０（μｍ）．
ｃ：コンタクト径            ０．２０（μｍ）．
ｄ：コンタクト−拡散層間隔  ０．１０（μｍ）．
ｅ：コンタクト−ゲート      ０．１０（μｍ）．
ｆ：拡散層−拡散層間隔      ０．４０（μｍ）．
【００６３】
図４に示すように、メモリセルアレイの大きさから決定（制約）されるピッチＸの長さが、▲１▼〜▲５▼の各ピッチＸの長さの範囲のいずれに属するかで、図１０（Ａ）〜図１１（Ｅ）および図１の（Ｃ’）の中から、いずれの拡散層の形状を選択すべきかが決定される。
【００６４】
図４に示すように、まず、メモリセルアレイから決定されるピッチＸの長さが、▲５▼Ｎ・（ｂ＋ｃ＋２ｅ）（Ｎ＝４）以上あるか否か（図３の数値例では図５に示すように２．４０（μｍ）以上あるか否か）が判定される。その判定の結果、ピッチＸが▲５▼Ｎ・（ｂ＋ｃ＋２ｅ）（Ｎ＝４）以上であれば、図１０（Ａ）に示すようなゲート分割数Ｎ＝４で単位レイアウトが構成される。その場合の高さＹａ＝Ｗ／４．（図３の数値例では図５に示すように２．５５）である。その場合の面積は、図３の数値例では図５に示すように、Ｘ・Ｙａ＝６．００（μｍ２）である。
【００６５】
上記判定の結果、ピッチＸが▲５▼Ｎ・（ｂ＋ｃ＋２ｅ）（Ｎ＝４）未満であれば、そのピッチＸが▲４▼Ｎ（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝３）以上あるか否か（図３の数値例では図５に示すように２．２０以上あるか否か）が判定される。その判定の結果、ピッチＸが▲４▼Ｎ（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝３）以上であれば、図１０（Ｂ）に示すようなゲート分割数Ｎ＝３で単位レイアウトが構成される。その場合の高さＹｂ＝Ｗ／３．（図３の数値例では図５に示すように３．３３）である。その場合の面積は、図３の数値例では図５に示すように、Ｘ・Ｙｂ＝７．３３である。
【００６６】
上記判定の結果、ピッチＸが▲４▼Ｎ（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝３）未満であれば、そのピッチＸが▲３▼［２（Ｎ＋１）・ｂ＋２（Ｎ＋１）ｃ＋２｛２（２Ｎ＋１）−１｝ｅ・３ａ＋３ｄ］／２（Ｎ＝２）以上あるか否か（図３の数値例では図５に示すように２．００以上あるか否か）が判定される。その判定の結果、ピッチＸが▲３▼［２（Ｎ＋１）・ｂ＋２（Ｎ＋１）ｃ＋２｛２（２Ｎ＋１）−１｝ｅ・３ａ＋３ｄ］／２（Ｎ＝２）以上であれば、図１（Ｃ’）に示すようなゲート分割数２．５で単位レイアウトが構成される。その場合の高さＹ＝（２Ｗ＋ｆ）／（２×２＋１）．（図３の数値例では図５に示すように４．０８）である。その場合の面積は、図３の数値例では図５に示すように、Ｘ・Ｙ＝８．１６である。
【００６７】
従来は、ピッチＸが、▲４▼Ｎ（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝３）未満であって、▲３▼［２（Ｎ＋１）・ｂ＋２（Ｎ＋１）ｃ＋２｛２（２Ｎ＋１）−１｝ｅ・３ａ＋３ｄ］／２（Ｎ＝２）以上である場合には、図１１（Ｃ）に示すようなゲート分割数を２回に減らしてレイアウトしていた。その場合の高さＹｃ＝Ｗ／２．（図３の数値例では図５に示すように５．００）である。その場合の面積は、図３の数値例では図５に示すように、Ｘ・Ｙｃ＝１０．００である。
【００６８】
これに対し、本実施形態では、ピッチＸが、▲４▼Ｎ（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝３）未満であって、▲３▼［２（Ｎ＋１）・ｂ＋２（Ｎ＋１）ｃ＋２｛２（２Ｎ＋１）−１｝ｅ・３ａ＋３ｄ］／２（Ｎ＝２）以上である場合には、ゲート分割数を奇数回のままで拡散層形状を変更（ゲート分割数２．５回）しレイアウトする。
【００６９】
上記判定の結果、ピッチＸが、▲３▼［２（Ｎ＋１）・ｂ＋２（Ｎ＋１）ｃ＋２｛２（２Ｎ＋１）−１｝ｅ・３ａ＋３ｄ］／２（Ｎ＝２）未満であるときには、そのピッチＸが▲２▼Ｎ・（ｂ＋ｃ＋２ｅ）（Ｎ＝２）以上あるか否か（図３の数値例では図５に示すように１．２０以上あるか否か）が判定される。その判定の結果、ピッチＸが▲２▼Ｎ・（ｂ＋ｃ＋２ｅ）（Ｎ＝２）以上であれば、図１１（Ｄ）に示すようなゲート分割数２で単位レイアウトが構成される。その場合の高さＹｄ＝Ｗ／２．（図３の数値例では図５に示すように５．００）である。その場合の面積は、図３の数値例では図５に示すように、Ｘ・Ｙｄ＝６．００である。
【００７０】
上記判定の結果、ピッチＸが、▲２▼Ｎ・（ｂ＋ｃ＋２ｅ）（Ｎ＝２）未満であるときには、そのピッチＸが▲１▼Ｎ・（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝１）以上あるか否か（図３の数値例では図５に示すように１．００以上あるか否か）が判定される。その判定の結果、ピッチＸが▲１▼Ｎ・（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝１）以上であれば、図１１（Ｅ）に示すようなゲート分割数１で単位レイアウトが構成される。その場合の高さＹｅ＝Ｗ／１．（図３の数値例では図５に示すように１０．００）である。その場合の面積は、図３の数値例では図５に示すように、Ｘ・Ｙｅ＝１０．００である。
【００７１】
以上述べたように、従来、ピッチの長さが▲５▼Ｎ・（ｂ＋ｃ＋２ｅ）（Ｎ＝４）から減少したとき、▲４▼Ｎ（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝３）の長さ未満になった時点でゲート分割数が３回でレイアウトできなくなり、ゲート分割数を２回に減らしてレイアウトしていた（図１１（Ｃ））。
【００７２】
今回の提案では、▲４▼Ｎ（ｂ＋ｃ＋２ｅ）＋ｃ／２＋ｄ＋ｆ／２（Ｎ＝３）の長さ未満になった時点でゲート分割数を３回のまま拡散層形状を変更（ゲート分割数２．５回）しレイアウトする。
なお、楔形状のドレインノード側の拡散層の高さは、最大でＹｃ’２＝（Ｙｃ’１−ｆ）／２．となる。
【００７３】
上記の結果、▲３▼のピッチ以上▲４▼のピッチ未満のとき、従来に比べてセルの高さを短くすることができ、レイアウト面積を小さくすることができる（図５参照）。即ち、この場合、図４の▲３▼’に示すように、高さを（２Ｗ＋ｆ）／（２Ｎ＋１）とすることができる。Ｗ＞＞ｆなので、
２Ｗ／（２Ｎ＋１）＝Ｗ／（Ｎ＋１／２）．
Ｎ＝２なので、Ｗ／（Ｎ＋１／２）＝Ｗ／２．５となる。
ここで、従来の▲３▼は、分割数Ｎに対して高さはＷ／Ｎで与えられる。本実施形態の▲３▼’は、その高さがＷ／２．５となるので、分割数は２．５に相当する。
【００７４】
次に、本発明の実施例について説明する。
【００７５】
図６は、メモリアレイＭＣＡ（５１２ＷＬ＊５１２ＷＬ）を示している。その周辺回路として、ワードドライバＷＤ、センスアンプＳＡ、ＹデコーダＹＤＥＣが配置されている。本実施形態のレイアウトは、このＹデコーダＹＤＥＣに採用される。
【００７６】
つまり、センスアンプＳＡ、ＹデコーダＹＤＥＣ、ワードドライバＷＤは、メモリアレイＭＣＡに付属する回路であるために、それらのレイアウトは、メモリアレイＭＣＡの大きさに制限される。メモリアレイＭＣＡの大きさをＸＹとすると、各回路は、センスアンプＳＡ＝Ｙ／２５６、ＹデコーダＹＤＥＣ＝Ｙ／１２８、ワードドライバＷＤ＝Ｘ／２５６のピッチ（幅）に収める必要がある。
【００７７】
なお、ビット線、ワード線は、メモリアレイＭＣＡの両端に引き出されるため、それぞれ２５６個になる。
【００７８】
ＹデコーダＹＤＥＣの出力は、２個のセンスアンプＳＡに対して共通なため、１２８個になる。１２８個のＹデコーダＹＤＥＣは、１６個のＹスイッチ群から構成されている。図６の斜線で示される部分は、その１つのＹスイッチ群であり、ＹデコーダＹＤＥＣの単位レイアウトに相当している。図７は、１つの単位レイアウト（Ｙスイッチ群）を示している。図６および図７に示すように、１つの単位レイアウト（Ｙスイッチ群）は、８つのＹスイッチ（図７のＹｓ０〜Ｙｓ７）を有している。即ち、ＹデコーダＹＤＥＣの構成は、８（単一の単位レイアウトに含まれるＹスイッチの数）×１６（単位レイアウトの数）＝１２８個となっている。なお、Ｙスイッチは、センスアンプＳＡにあるビット線ＢＬとＩ／Ｏ線を接続するＮＭＯＳである。
【００７９】
また、ＹデコーダＹＤＥＣは、各々のメモリセルが同一の条件であるために、そのレイアウトは均一である必要がある。また、ＹデコーダＹＤＥＣの面積を抑制するために、その配置上少しでも高さを小さくする必要がある。
【００８０】
図７および図８において、（ａ）は、８個のＹｓに対して共通な回路であり、（ｂ）は前段回路であり、（ｃ）は最終段インバータである。図７および図８において、入力されるＡＡ０、ＡＢ０、ＡＣ０…ＡＣ７は、Ｙアドレスであり、出力されるＹｓ０…Ｙｓ７は、Ｙスイッチである。
本発明（本実施形態）は、ＹデコーダＹＤＥＣの最終段（図７および図８の（ｃ））のインバータのレイアウトに採用された。
【００８１】
本実施形態によれば、ピッチの制限により、そのゲート分割数を奇数（例えば図１０の（Ｂ））を維持できずに偶数にしなけらばならないが、メモリアレイＭＣＡの兼ね合いに基づくＹスイッチの信号伝搬遅延の問題及び高さの増大の問題を解決することができる。
【００８２】
本実施形態は、トランジスタのＷとピッチに対して、ゲート分割数が奇数回になる時、拡散層を楔形に配置し省面積化するものである。
【００８３】
図９を参照して、本実施形態の変形例を説明する。
【００８４】
図１（Ｃ’１）の拡散層形状の他に、図９の（Ｃ’２）、（Ｃ’３）、（Ｃ’４）の形状が考えられる。図９の（Ｃ’２）は、図１の（Ｃ’１）のバリエーションの一つである。図９の（Ｃ’３）、（Ｃ’４）は、拡散層間にゲートが無く、ゲート配線の取り出し向きが互い違いになったレイアウトである。繰り返し配置される回路全体の構成や、レイアウトルールによって最適な形状を選択することができる。
【００８５】
図９の（Ｃ’３）、（Ｃ’４）に示すように、単位レイアウト１０の３本に分割されたゲート電極１２ａ、１２ｂ、１２ｃのうちの１本１２ｃは、実質的に切欠き部１１Ｋ上を通らないように形成されている。
【００８６】
【発明の効果】
本発明によれば、奇数回のゲート分割数ではレイアウトできないピッチに、繰り返し配置されるセルをレイアウトする場合に、レイアウト効率が良い。
【図面の簡単な説明】
【図１】図１は、本発明の半導体集積回路装置の一実施形態の構成と、それが繰り返し配置される場合を示した図である。
【図２】図２は、半導体製造プロセスのルールで決定されるレイアウトルールに用いるパラメータを示す図である。
【図３】図３は、図２に示したレイアウトルールに用いるパラメータの数値例を示す図である。
【図４】図４は、本発明の半導体集積回路装置の一実施形態において、どの単位レイアウトのパターン（拡散層の形状）を選択すべきかを示すピッチとゲート分割数と高さの関係を示す図である。
【図５】図５は、図４に示した、ピッチとゲート分割数と高さの数値例を示す図である。
【図６】図６は、メモリアレイとアレイ回路の位置関係を示した図である。
【図７】図７は、本発明の半導体集積回路装置の一実施形態が採用されたアレイ回路を示した図である。
【図８】図８は、本発明の半導体集積回路装置の一実施形態が採用されたアレイ回路を示した回路図である。
【図９】図９は、本発明の半導体集積回路装置の他の実施形態の構成と、それが繰り返し配置される場合を示した図である。
【図１０】図１０（Ａ）、（Ｂ）は、それぞれ従来の単位レイアウトの構成と、それが繰り返し配置される場合を示した図である。
【図１１】図１１（Ｃ）、（Ｄ）、（Ｅ）は、それぞれ従来の単位レイアウトの構成と、それが繰り返し配置される場合を示した図である。
【図１２】図１２（ａ）は、従来の単位レイアウトの構成と、それが繰り返し配置される場合を示す図であり、（ｂ）は、従来の単位レイアウトの構成と、それが繰り返し配置される場合を示す他の図であり、（ｃ）は、アレイ回路とメモリアレイとの位置関係を示す図であり、（ｄ）は、アレイ回路とメモリアレイとの位置関係を示す他の図である。
【符号の説明】
１０  単位レイアウト
１１  拡散層エリア
１１ａ  第１端辺部
１１ｂ  第２端辺部
１１ｃ  第３端辺部
１１ｄ  第４端辺部
１１Ｔ  突出部
１１Ｋ  切欠き部
１２ａ  ゲート電極
１２ｂ  ゲート電極
１２ｃ  ゲート電極
１２Ｈ  ゲート配線取出し部
Ｄｎ  ドレインノード
Ｓｎ  ソースノード
ａ  ゲート−拡散層間隔
ｂ  ゲート幅
ｃ  コンタクト径
ｄ  コンタクト−拡散層間隔
ｅ  コンタクト−ゲート間隔
ｆ  拡散層−拡散層間隔
ＭＣＡ  メモリアレイ
ＷＤ  ワードドライバ
ＳＡ  センスアンプ
ＹＤＥＣ  Ｙデコーダ
Ｎ  分割数
Ｗ  拡散層幅
Ｘ  ピッチ
Ｘａ  ピッチ
Ｘｂ  ピッチ
Ｘｃ  ピッチ
Ｘｄ  ピッチ
Ｘｅ  ピッチ
Ｙａ  高さ
Ｙｂ  高さ
Ｙｃ  高さ
Ｙｃ’１  高さ
Ｙｃ’２  高さ
Ｙｄ  高さ
Ｙｅ  高さ
１０１  アレイ回路
１０２  メモリアレイ
【図１】
0003571029.tif 000002
【図２】
0003571029.tif 000003
【図３】
0003571029.tif 000004
【図４】
0003571029.tif 000005
【図５】
0003571029.tif 000006
【図６】
0003571029.tif 000007
【図７】
0003571029.tif 000008
【図８】
0003571029.tif 000009
【図９】
0003571029.tif 000010
【図１０】
0003571029.tif 000011
【図１１】
0003571029.tif 000012
【図１２】
0003571029.tif 000013