(57)【特許請求の範囲】
【請求項１】
基板の表面近傍に形成された第１ウェル及び前記第１ウェルと電気的に分離された第２ウェルと、前記第１ウェル内に形成されたフォトダイオードと、前記第２ウェル内に形成され、前記フォトダイオードで光電変換された電荷を増幅するアンプ用トランジスタと、を含む画素がマトリクス状に複数配列されており、
更に、前記第１ウェルが接地され、かつ前記アンプ用トランジスタのソースと前記第２ウェルとが接続されて同電位になるようにしたことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記アンプ用トランジスタのしきい値電圧をキャンセルして、前記フォトダイオードの電荷変化に対応した電位を出力する相関二重サンプリング回路が、前記アンプ用トランジスタのソースに接続されていることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明のＣＭＯＳイメージセンサに係わり、特に低雑音化に好適なＣＭＯＳイメージセンサの素子構造に関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとして、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２種類のイメージセンサがある。
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は現在広く実用に供されているが、光電変換部と光電変換を駆動する駆動部（すなわち周辺回路部）とは、半導体素子構造が異なるので、別々の半導体集積回路の製造工程（プロセス）によって製造されている。
【０００３】
一方、ＣＭＯＳセンサ方式のイメージセンサ（以下、単にＣＭＯＳイメージセンサともいう）においては、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化されたイメージセンサを低コストで製造できるというメリットがある。
【０００４】
他方、ＣＭＯＳセンサにはＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。これに対しては、光電変換部の出力信号をノイズキャンセラである相関二重サンプリング回路（Ｃｏｒｒｅｌａｔｅ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ  回路、以下、単にＣＤＳ回路ともいう）を通すことによって、ノイズを低減している。
【０００５】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する。
図１は、従来例のＣＭＯＳイメージセンサの基本構成を示す図である。図１には、表示の簡便さのために２行２列分の画素構成を有するＣＭＯＳイメージセンサ１が表示されている。従って、実際には、例えばエリアセンサにおいては、縦横にそれぞれ所定数の画素が配列されており（すなわち、画素の所定数の行と列が形成されている）、また、例えばラインセンサにおいては、所定数の画素が１行、あるいは１列だけ配列されている。
【０００６】
各画素は、行選択トランジスタ６、リセット用トランジスタ７、アンプ用トランジスタ８及びフォトダイオード９より構成されている。フォトダイオード９のＰ側は接地されており、フォトダイオード９のＮ側は、リセット用トランジスタ７のソース電極（単に、ソースともいう）及びアンプ用トランジスタ８のゲート電極（単に、ゲートともいう）に接続されている。リセット用トランジスタ７のドレイン電極（単に、ドレインともいう）は、行選択トランジスタ６のドレイン及び基準電圧供給線１７に接続されている。基準電圧供給線１７は、図示しない基準電圧電源に接続されており、所定の電圧が供給されている。行選択トランジスタ６のソースは、アンプ用トランジスタ８のドレインに接続されている。
なお、後述するトランジスタも含めて、各トランジスタのゲート、ドレイン、ソースは、図中において、それぞれ、Ｇ，Ｄ，Ｓと表示されている。
【０００７】
各画素を駆動し、各画素（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ５、負荷トランジスタ２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ５には、所定行数の行信号出力線１５及びリセット信号出力線１６が接続されている。行信号出力線１５は、行選択トランジスタ６のゲートに接続されている。リセット信号出力線１６は、リセット用トランジスタ７のゲートに接続されている。
【０００８】
各画素列毎に負荷トランジスタ２が配置されている。図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線３に、負荷トランジスタ２のドレインが接続されている。負荷トランジスタ２のゲートは、負荷トランジスタ駆動線４に接続されている。
負荷トランジスタ２のソースは列信号出力線１０に接続されている。列信号出力線１０は、各画素列毎に配置されている。列信号出力線１０は、各画素アンプ用トランジスタ８のソースに接続されており、後述するノイズキャンセラに接続されている。
【０００９】
信号読出し用トランジスタ１４のドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されている。
【００１０】
次に、画素部の基本動作について説明する。
まず、垂直シフトレジスタ５より、ある行のリセット信号出力線１６を通してリセット用トランジスタ７のゲートに、ある電圧例えば、３．６Ｖが印加され、これによりリセット用トランジスタ７がオンする。
【００１１】
ここで、リセット用トランジスタ７のしきい値電圧が０．６Ｖとすると、フォトダイオード９のＮ型端子には、３Ｖ（＝３．６Ｖ−０．６Ｖ）の電圧がかかる。この電圧がフォトダイオード９の初期電圧となる。
【００１２】
次に、リセット信号出力線１６に印加された電圧がローレベルに切り替わり、リセット用トランジスタ７がオフになる。この状態で、光がフォトダイオード９に入射すると、フォトダイオード９には、光電効果により光の量に比例した電子ホール対が発生する。ホールはグランドの方へ逃げていき、電子がフォトダイオード９のＮ型へ行って、フォトダイオード９のＮ型端子電圧（すなわちアンプ用トランジスタ８のゲート電圧）が例えば２Ｖに下がる。
【００１３】
その後、垂直シフトレジスタ５から行信号出力線１５を通して所定の電圧が、行選択トランジスタ６のゲートに印加されて、行選択用トランジスタ６がオンし、この結果、基準電圧供給線１７を通して、行選択トランジスタ６のドレインに電圧が印加されているので、行選択トランジスタ６のソースを通して、アンプ用トランジスタ８のドレインに電圧がかかり、アンプ用トランジスタ８がオンする。
【００１４】
ここで、アンプ用トランジスタ８はソースフォロア回路になっており、列信号出力線１０の電位Ｖａｓ（＝アンプ用トランジスタ８のソース電位）が「ゲート電位（＝フォトダイオード９のＮ型端子電位）−アンプ用トランジスタ８のしきいち電圧」になるように電荷を増幅する。例えばしきいち電圧が０．６Ｖとすると、列信号出力線１０の電位は１．４Ｖになる。
【００１５】
ところで、上述のように、列信号出力線１０にかかる電位Ｖａｓはアンプ用トランジスタ８のしきい値電圧の影響を受ける。各画素のアンプ用トランジスタ８のしきい値電圧が変動しなければ、問題ないのであるが、実際にアンプ用トランジスタを構成するＭＯＳＦＥＴのしきい値電圧は、チップ内で３０ｍＶ程度ばらついているのが普通である。しきい値電圧のばらつきはそのまま列信号出力線１０の出力電圧（すなわち出力信号）のばらつき、つまりノイズになってしまう。信号のバラツキ３０ｍＶはフォトダイオード９の出力１Ｖに対して非常に大きなものになってしまう。ＣＭＯＳイメージセンサにおける固定パターン雑音のかなりの割合をこのしきい値電圧のばらつきが占めている。
【００１６】
したがって、上記のしきい値電圧のばらつきに起因する雑音を除去するために、相関２重サンプリング回路（単に、ＣＤＳ回路ともいう）を設ける。これらの方法は各種提案されており、以下にＣＤＳ回路の例をあげる。
【００１７】
図２は、相関二重サンプリング回路（ＣＤＳ回路）の一例を示す回路構成図である。入力は信号出力線１０を通して入力される。信号出力線１０は容量２２の一方に接続され、容量２２の端子Ｃ２ａは、スイッチ３２の一端ａとスイッチ３１の一端ｂに接続されている。スイッチ３２の一端ｂは、図示しない基準電圧源に接続する基準電圧供給線２３に接続されている。スイッチ３１の一端ａは容量２１の端子Ｃ１ｂとスイッチ３３の一端ｂに接続されている。容量２１の他方の端子は接地されている。スイッチ３３の端子ａは、信号読出し用トランジスタ１４のドレインに接続されており、出力が取り出される。
【００１８】
リセット用トランジスタ７をオンしてフォトダイオード９のＮ型端子を初期電圧３．０Ｖでリセットしたとき、行選択トランジスタ６もオンして、光による信号が入っていない初期信号を列信号出力線１０に出力する。このとき、列信号出力線１０の出力Ｖａｓは、３．０Ｖからアンプ用トランジスタのしきい値電圧０．６Ｖを引いた２．４Ｖとなる。
【００１９】
このときＣＤＳ回路のスイッチ３１、スイッチ３２は閉じており、スイッチ３３は開いている。基準電圧供給線２３には、例えば、３．０Ｖの基準電圧Ｖｒｅｆが供給されている。従って、この状態では、端子Ｃ２ａの電位は３．０Ｖであり、列信号線出力線１０は２．４Ｖであるから、容量２２には０．６Ｖの電位差がかかる。容量２１には、端子Ｃ１ｂの電位が３．０Ｖの基準電圧Ｖｒｅｆであるから、グランドの間に３．０Ｖがかかる。
【００２０】
次に、リセット用トランジスタ７及び行選択トランジスタ６をオフして、フォトダイオード９による電荷蓄積を行う。
電荷蓄積の後、再び行選択トランジスタ６をオンにし、これによりアンプ用トランジスタ８をオンにし、アンプ用トランジスタ８のソースより出力電圧を取り出す。このとき、ＣＤＳ回路中のスイッチ３２を開いてオフにし、スイッチ３１をオン、スイッチ３３をオフのままにする。上述したようにフォトダイオード９のＮ型端子での電位が１Ｖ下がって２．０Ｖになっていたとすると、列信号出力線１０への出力はアンプ用トランジスタ８のしきいち電圧０．６Ｖを引いた１．４Ｖとなる。
【００２１】
容量２２の列信号出力線１０側における電位の変化は、２．４Ｖ−１．４Ｖ＝１．０Ｖとなり、これはフォトダイオード９の電位変化分に等しい。このとき、容量２１の端子Ｃ１ｂにおける変化分（これは、容量２２の端子Ｃ２ａにおける変化と同じ）は、列信号出力線１０の電位の変化の（容量２２の容量Ｃ２）／（（容量２１の容量Ｃ１）＋（容量２２の容量Ｃ２））倍となる。例えば、Ｃ１＝Ｃ２＝１ｐＦとすると、変化分は０．５Ｖとなる。
【００２２】
したがって、このときの端子Ｃ１ｂの電位は３．０−０．５＝２．５Ｖとなる。フォトダイオード９のＮ型端子の変化分に比例した値のみ出しているので、アンプ用ＭＯＳＦＥＴのしきい値成分は除去されている。次に、スイッチ３１をオフ、スイッチ３３をオンにして（スイッチ３２はオフのまま）、信号読み出し用トランジスタ１４のソースにノイズがキャンセルされた信号を出力する。
【００２３】
このように、ＣＤＳ回路を通過後の信号は、フォトトランジスタの変化分に比例した成分のみであり、アンプ用トランジスタのしきいち電圧、熱雑音等が除去されており、したがって、固定パターン雑音が抑制されている。
【００２４】
【発明が解決しようとする課題】
ところで、ＣＤＳ回路でノイズをキャンセルするときに、アンプ用トランジスタのしきい値電圧は変化しないということで、上述の説明を行った。しかし現実には、ソースフォロア回路においては、トランジスタのウェルの電圧が一定で、ソースの電位が変化するために、しきいち電圧は基板バイアス効果により変化する。基板バイアス効果は、ソースとウェルの電位差が変化するときのしきい値電圧の変化として、次のような式で表わされる。
【００２５】
ΔＶｔｈ＝（２εｓ＊ｑ＊Ｎ＊ΔＶｓｂ）１／２／（εｏｘ／Ｔｏｘ）    （１）式
ここで、ΔＶｔｈ：しきい値の変化、εｓ：シリコンの誘電率、ｑ：電子の電荷、Ｎ：ウェルの不純物濃度、ΔＶｓｂ：ソースと基板間の電位差の変化、Ｔｏｘ：ゲート酸化膜厚、εｏｘ：シリコン酸化膜の誘電率をそれぞれ示す。
Ｔｏｘ＝９ｎｍ、Ｎ＝１×１０１７ｃｍ−３、ΔＶｓｂ＝１Ｖ、シリコンの比誘電率を１１．８、シリコン酸化膜の比誘電率を３．９８として、基板バイアスによる効果（しきい値電圧のソース基板間電圧依存性）を計算すると、次のようになる。
【００２６】
【表１】
0003596749.tif 000002
【００２７】
出力信号が２．５Ｖから１．５Ｖに変化すると、上の表より、基板バイアス効果によるしきい値電圧の変化分は、７５３ｍＶ−５８４ｍＶ＝１５１ｍＶとなる。
基板バイアス効果によるアンプ用トランジスタのしきいち電圧の変化分が、全ての画素のアンプ用トランジスタについて同じであれば問題はないが、実際にはしきいち電圧がばらつくのと同じ原因でこの変化分もばらつく。
【００２８】
例えばＴｏｘのプロセスに起因した妥当なバラツキは１．５％程度と考えられるが、Ｔｏｘが１．５％ばらつくとすると、ΔＶｔｈも１．５％、つまり１５１×０．０１５＝２．２６ｍＶがバラツキとなる。
このバラツキはノイズとして作用する。このときの列信号出力線上でのＳ／Ｎ比は、信号が１０００ｍＶ、ノイズが２．２６ｍＶであるから、５２．９ｄＢとなる。これはＣＣＤ方式のイメージセンサのＳ／Ｎ比（５５〜６０とｄＢ）と比較して低い値であり、この改善が課題であった。
【００２９】
そこで本発明は、上記課題を解決し、ＣＭＯＳイメージセンサにおいて、画素を構成するアンプ用トランジスタの基板バイアス効果によるしきい値の変動を抑え、雑音の少ないＣＭＯＳイメージセンサを提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するための手段として、本発明のＣＭＯＳイメージセンサは、基板の表面近傍に形成された第１ウェル及び前記第１ウェルと電気的に分離された第２ウェルと、前記第１ウェル内に形成されたフォトダイオードと、前記第２ウェル内に形成され、前記フォトダイオードで光電変換された電荷を増幅するアンプ用トランジスタと、を含む画素がマトリクス状に複数配列されており、
更に、前記第１ウェルが接地され、かつ前記アンプ用トランジスタのソースと前記第２ウェルとが接続されて同電位になるようにしたことを特徴とするＣＭＯＳイメージセンサを提供しようとするものである。
また、前記アンプ用トランジスタのしきい値電圧をキャンセルして、前記フォトダイオードの電荷変化に対応した電位を出力する相関二重サンプリング回路が、前記アンプ用トランジスタのソースに接続されていることを特徴とする請求項１記載のＣＭＯＳイメージセンサを提供しようとするものである。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
ここで、本発明は、以下の考察に基づいてなされたものである。すなわち、ＣＭＯＳイメージセンサの画素を構成するアンプ用トランジスタ（なお、以下に説明するトランジスタはＭＯＳＦＥＴで構成される。）の基板バイアス効果は、ソースとウェルの電位差により、しきい値電圧ΔＶｔｈが異なることによって発生するのである。したがって、アンプ用トランジスタのソースとウェルの電位差を常に同じにできれば、基板バイアス効果の発生を防止できる。もっとも安定には、アンプ用トランジスタのソースとウェルをつないで、電位差を０とするのがよい。
【００３２】
図３は、本発明によるＣＭＯＳイメージセンサの基本構成を説明するための一画素の構成を示す図である。
なお、本発明のＣＭＯＳイメージセンサは、従来例のＣＭＯＳイメージセンサと比較して、画素部分が異なるのみで、信号取り出しの原理、駆動回路の内容などは従来例として図１において説明したものと同様であるので、煩雑さを避けるため、その説明を省略する。
【００３３】
図３において、画素は、リセット用トランジスタ７、アンプ用トランジスタ８、行選択トランジスタ６及びフォトダイオード９から構成され、これらの各端子間の接続は、アンプ用トランジスタ８のソースがウェル１０１と接続されている以外は、従来例のＣＭＯＳイメージセンサ１を構成する画素と同一である。
【００３４】
本発明のＣＭＯＳイメージセンサにおいては、その画素を構成するアンプ用トランジスタのソースとウェルが接続されているので、出力信号には基板バイアス効果が含まれず、さらにＣＤＳ回路を通して信号出力を得るので、しきい値電圧がキャンセルされて、ＭＯＳＦＥＴの構造上の特性を信号中に含まない純粋な信号を取り出すことが可能になる。
【００３５】
図３に示すように、アンプ用トランジスタ８のウェル１０１をソースとつなぐと、ウェル１０１の電位がソース電位と一緒に動くので、アンプ用トランジスタ８のウェル１０１を、他の行選択トランジスタ６及びリセット用トランジスタ７のウェルと電気的に分離して、フローティングにする必要がある。それには特殊な方法が必要になる。
以下、具体的に、アンプ用トランジスタ８のソースとウェル１０１を接続し、フローティング構造とした内容について詳細に説明する。
【００３６】
（実施例１）
図４は、本発明によるＣＭＯＳイメージセンサの素子構造の第１実施例を示す断面図である。
図４に示すように、Ｎ−型の基板１０２には、Ｐ型のウェル１０３とＰ型のウェル１０４が、距離Ｌだけ分離されてそれぞれ形成されている。
【００３７】
Ｐ型ウェル１０３には、フォトダイオード９のＮ型端子（Ｎ＋）及び接地されるＰ型端子（Ｐ＋）、行選択トランジスタ６のソース（Ｎ＋）及びドレイン（Ｎ＋）、及びリセット用トランジスタ７のソース（Ｎ＋）及びドレイン（Ｎ＋）が形成されている。
Ｐ型ウェル１０４には、アンプ用トランジスタ８のソース（Ｎ＋）及びドレイン（Ｎ＋）、及びソースをウェル１０４に接続するための領域（Ｐ＋）が形成され、ソースとウェル１０４は同電位になるように配線されている。ソース及びウェル１０４は列信号出力線１０に接続されている。
【００３８】
各部分の具体的な数値は、以下に示すとおりである。Ｎ−基板濃度は約５×１０15ｃｍ-3である。Ｐ−ウェル１０３、１０４は、濃度が１×１０17ｃｍ-3、深さが３μｍである。Ｎ＋は、濃度が１×１０20ｃｍ-3、深さが０．２μｍである。Ｐ＋は、濃度が１×１０20ｃｍ-3、深さが０．２μｍである。
それぞれのトランジスタのサイズは、アンプ用トランジスタ８においては、ゲート長が０．５μｍ、ゲート幅が３μｍであり、リセット用トランジスタ７においては、ゲート長が０．５μｍ、ゲート幅が１μｍであり、行選択用トランジスタ６においては、ゲート長が０．５μｍ、ゲート幅が１μｍである。
【００３９】
フォトダイオード９、リセット用トランジスタ７及び行選択トランジスタ６があるＰウェル１０３と、アンプ用トランジスタ８があるＰウェル１０４は、距離Ｌだけ離れているが、そのＬの値は２μｍである。その表面には基板よりも濃いＮ領域を設け、分離幅を狭めることも可能で、その濃度は１×１０１７ｃｍ−３であり、深さは０．５μｍである。
【００４０】
（実施例２）
ウェルの分離方法を実施例１のようにした場合、Ｐウェル間の距離Ｌを十分にとる必要があリ、微細化に注目すると不利であり、微細化の観点よりは、以下の構造が好ましい。
【００４１】
図５は、本発明によるＣＭＯＳイメージセンサの素子構造の第２実施例を示す断面図である。
図５に示す構造をその製造方法とともに説明する。
まず、Ｎ−基板１０２の全面に窒化膜を形成し、次いで、フィールド酸化膜１１３を形成したい部分の窒化膜を除去する。ウェル形成部の窒化膜は残しておく。
【００４２】
次に、１０００℃のウエット酸化でフィールド酸化膜１１３を形成する。フィールド酸化膜１１３の膜厚は、例えば０．３５μｍである。このとき、フィールド酸化膜の下半分の０．１７５μｍは基板の中に形成され、上半分０．１７５μｍは基板１０２から浮き上がって形成される。この後窒化膜を除去する。
【００４３】
次に、アンプ用トランジスタ用のＰウェル１１２を形成する領域の表面にアクセプタ不純物のボロン、深い領域にドナー不純物のリンをイオン注入装置により打ち込む。このときに、フィールド酸化膜１１３の下（Ｎ型層１１１を形成する部分）は、アクセプタよりもドナーが濃くなるように注入する。その注入条件は、例えばボロンは１００Ｋｅｖで、リンは４００Ｋｅｖで行う。濃度はＰウェルが１×１０17ｃｍ-3、分離領域であるＮ型層１１１が２×１０17ｃｍ-3程度にする。
【００４４】
同様に、リセット用トランジスタ、行選択トランジスタ及びフォトダイオード用のＰウェル１０３を、ボロンのイオン注入によって形成する。注入電圧は２００ｋｅＶであり、濃度は、１×１０１７ｃｍ−３である。このとき例えばリセット用トランジスタの通常Ｐウェルの深さは約１μｍになる。
その後、まずゲート電極を形成し、次にこれらのウェル１１２、１０３に必要なソース、ドレインなどの領域を形成する。アンプ用トランジスタのソースとウェル１１２は接続されている。なお図５では、ウェルの分離の様子だけを図示してある。
【００４５】
この実施例では、ドナー、アクセプタそれぞれ１回の注入により作っているが、アンプ用トランジスタのＰウェル１１２、Ｎ型層１１１（分離領域である）ともに２回以上の注入により、濃度の分布を持たせるようにしてもよい。例えば、Ｎ型層１１１は、Ｐウェル１１２の下では、濃度を１×１０１７ｃｍ−３とＰウェルと同じ位にしておいて、フィールド酸化膜１１３の下では別に多く注入して、濃度を２×１０１７ｃｍ−３としておき、横方向の分離特性を縦方向よりよりよくすることもできる。
【００４６】
このように製造すれば、ウェル１１２の部分は、活性領域でフィールド酸化膜がなくなった分だけ奥に膨らんだような形状になり、その深さＤ２は基板表面を基準にしたフィールド酸化膜の深さＤ１の約３倍、多く見積もっても４倍以下になる。ウェル１１２の深さは深いリンの注入量を増やすに応じて浅くなっていくので、ウェル１１２の深さはフィールド酸化膜の深さＤ１の４倍以下の任意の深さにできる。
【００４７】
またイオン注入により作るので、熱酸化を用いる方法に比べて横方向広がりがなく、微細化に適したフローティングウェルが可能となる。
以上本実施例の構造の特徴は、次のとおりである。
（１）ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）分離を用いていること、
（２）アンプ用トランジスタの形成されるＰウェルの下に、周囲のＮ型よりも濃いＮ型領域を作って縦方向の分離も行っていること。
その結果、アンプ用トランジスタの形成されるＰウェルの深さが他のトランジスタ等用のウェルよりも浅くなっていること、その深さはフィールド酸化膜の深さの４倍以内となっている。
【００４８】
（実施例３）
上記の実施例２に示した素子構造においては、フィールド酸化膜による横方向分離はバーズビーク等により、横方向の必要な分離幅が大きくなる傾向がある。従って、一層微細化に好適な構造として、フィールド酸化による分離よりもより微細化できる素子分離方法としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を適用する構造が好適である。
【００４９】
図６は、本発明によるＣＭＯＳイメージセンサの素子構造の第３実施例を示す断面図である。
図６に示すように、Ｎ−基板１０２に、アンプ用トランジスタ形成用のＰウェル１２１と、リセット用トランジスタなどの他素子用のＰウェル１０３が形成されている。Ｐウェル１２１の下部には、このＰウェル１２１とＰウェル１０３を分離するためのＮ型分離層１２２が形成されている。また、Ｐウェル１２１とＰウェル１０３の境界には、シリコン酸化膜の形成されたトレンチ１２０が配置されており、Ｐウェル１０３，１２１間を分離している。
【００５０】
Ｐウェル１０３及びＰウェル１２１には、実施例１に示したアンプ用トランジスタ及びそれ以外のリセット用トランジスタなどがそれぞれ形成されている。また、アンプ用トランジスタのソースとウェルは接続されている。なお、図６では、ウェル１２１、１０３間の分離の様子のみを図示してある。
【００５１】
この構造の特徴は、（１）ＳＴＩを使っており、（２）Ｐウェル１２１の深さがトレンチ１２０の深さよりも浅くなっている、（３）Ｐウェル１２１とＮ型基板１０２のＰＮ接合部のＮ型領域１２２に基板よりも濃いＮ型不純物を配置して、縦方向の分離も行っている、ことである。
【００５２】
ここで、トレンチ１２０の分離幅は０．２μｍ、深さは０．６μｍである。トレンチ１２０の中はシリコン酸化膜で埋め込む。Ｐウェル１２１の深さは０．５μｍでトレンチ１２０の深さよりも浅く、濃度は１×１０１７ｃｍ−３であり、横方向は完全に分離されている。それよりも深いところには、基板１０２よりも濃い例えば２×１０１７ｃｍ−３のＮ型分離層１２２があり、縦方向の分離を行っている。不純物の導入はイオン注入で行い、例えばボロンを１００ＫｅＶ、リンを４００ＫｅＶで注入して形成する。
【００５３】
なお、以上、各実施例においては、Ｎ−基板にＰウェルを形成するように説明したが、Ｐ−基板にＮウェルを形成する場合でも同様の効果が得られることはいうまでもない。
【００５４】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサは、基板の表面近傍に形成された第１ウェル及び前記第１ウェルと電気的に分離された第２ウェルと、前記第１ウェル内に形成されたフォトダイオードと、前記第２ウェル内に形成され、前記フォトダイオードで光電変換された電荷を増幅するアンプ用トランジスタと、を含む画素がマトリクス状に複数配列されており、更に、前記第１ウェルが接地され、かつ前記アンプ用トランジスタのソースと前記第２ウェルとが接続されて同電位になるようにしたので、画素を構成するアンプ用トランジスタの基板バイアス効果によるしきい値の変動を抑え、雑音の少ないＣＭＯＳイメージセンサを提供することができるという効果がある。
【図面の簡単な説明】
【図１】従来例のＣＭＯＳイメージセンサの基本構成を示す図である。
【図２】二重相関サンプリング回路の一例を示す回路構成図である。
【図３】本発明によるＣＭＯＳイメージセンサの基本構成を説明するための一画素の構成を示す図である。
【図４】本発明によるＣＭＯＳイメージセンサの素子構造の第１実施例を示す断面図である。
【図５】本発明によるＣＭＯＳイメージセンサの素子構造の第２実施例を示す断面図である。
【図６】本発明によるＣＭＯＳイメージセンサの素子構造の第３実施例を示す断面図である。
【符号の説明】
１−ＣＭＯＳイメージセンサ、２−負荷トランジスタ、３−基準電圧供給線、４―負荷トランジスタ駆動線、５−垂直シフトレジスタ、６−行選択トランジスタ、７−リセット用トランジスタ、８−アンプ用トランジスタ、９−フォトダイオード、１０−列信号出力線、１１−ノイズキャンセラ、１２−信号出力線、１３−水平シフトレジスタ、１４―信号読み出し用トランジスタ、１５−行信号出力線、１６−リセット信号出力線、１７−基準電圧供給線、２０−ＣＤＳ回路、２１−容量１、２２−容量２、２３−基準電圧供給線、３１−スイッチ１、３２−スイッチ２、３３−スイッチ３、１００−画素、１０１−ウェルＰ＋、１０２−基板Ｎ−、１０３−ウェルＰ−、１０４−ウェルＰ−、１０５−Ｎ型層、１１１−Ｎ型層、１１２−ウェル、１１３−フィールド酸化膜、１２０−トレンチ、１２１−ウェル、１２２−Ｎ型分離層。
【図１】
0003596749.tif 000003
【図２】
0003596749.tif 000004
【図３】
0003596749.tif 000005
【図４】
0003596749.tif 000006
【図５】
0003596749.tif 000007
【図６】
0003596749.tif 000008