(57)【要約】      （修正有）【課題】信頼性が向上するフォトダイオードチップを提供する。【解決手段】チップ基板と、チップ基板の片側の表面に配置され、チップ基板の表面に位置する負電極ボスと、負電極ボスのチップ基板を向いている側とは反対側の表面に位置する正電極ボスと、を有し、負電極ボスのチップ基板を向いている側とは反対側の表面に正電極ボスが位置する第一領域と、第一領域を囲む第二領域と、が設けられるエピタキシャル機能層と、正電極ボスの負電極ボスを向いている側とは反対側の表面に位置する第一電極リング１３と、第二区域に位置する第二電極リング１２と、を備え、第一電極リングには一つのパッド１５が接続され、第二電極リングには二つのパッド１４、１６が接続されている。第二電極リングは、２本の並列金属線を介して他の素子と接続することができ、他の素子と接続すると、より低いインダクタンスを有し、２本の金属線による接続は、デバイス接続の信頼性を高めることができる。【選択図】図２
0003233263.tif 000002
【実用新案登録請求の範囲】
【請求項１】
フォトダイオードチップであって、
チップ基板と、
前記チップ基板の片側の表面に配置され、前記チップ基板の前記表面に位置する負電極ボスと、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に位置する正電極ボスと、を有し、前記負電極ボスの前記チップ基板を向いている側とは反対側の前記表面に前記正電極ボスが位置する第一領域と、前記第一領域を囲む第二領域と、が設けられるエピタキシャル機能層と、
前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面に位置する第一電極リングと、
前記第二領域に位置する第二電極リングと、を備え、
前記第一電極リングには一つのパッドが接続され、第二電極リングには二つのパッドが接続されている
ことを
特徴とするフォトダイオードチップ。
【請求項２】
前記正電極ボスの前記負電極ボスを向いている側とは反対側の前記表面は、光通過窓と、前記光通過窓を囲む周辺領域と、を有し、
前記第一電極リングは、前記周辺領域に位置し、前記光通過窓を囲み、
前記第二電極リングは、前記第二領域に位置し、前記正電極ボスを囲むことを
特徴とする請求項１に記載のフォトダイオードチップ。
【請求項３】
前記チップ基板の前記エピタキシャル機能層が配置される側の前記表面は、
第三領域と、前記第三領域を囲む第四領域と、を有し、
前記エピタキシャル機能層は、前記第三領域に位置し、
前記パッドは、いずれも前記第四領域に位置することを
特徴とする請求項２に記載のフォトダイオードチップ。
【請求項４】
前記第四領域、前記負電極ボス及び前記正電極ボスをカバーし、前記光通過窓、前記第一電極リング及び前記第二電極リングの位置に対応する開口を有する不動態化層をさらに備え、
すべての前記パッドは、前記不動態化層の前記チップ基板を向いている側とは反対側に位置することを
特徴とする請求項３に記載のフォトダイオードチップ。
【請求項５】
前記第二電極リングは、前記第一電極リングに接続される前記パッドを引き出すために使用される開口を有し、
前記第二電極リングは、中間部及び前記中間部の両端にそれぞれ接続される第一部及び第二部を備え、前記第一部と前記第二部との間に前記開口が設けられていることを
特徴とする請求項１に記載のフォトダイオードチップ。
【請求項６】
前記第一部の前記第二部と対向する一端に前記パッドが接続され、前記第二部の前記第一部と対向する一端に別の前記パッドが接続されており、前記第一電極リングに接続される前記パッドは、前記第二電極リングに接続される二つの前記パッドの間に位置し、
もしくは、前記中間部の前記開口を向いている側とは反対側に、二つの前記パッドが接続されていることを
特徴とする請求項５に記載のフォトダイオードチップ。
【請求項７】
前記チップ基板は、Ｆｅドープ半絶縁ＩｎＰ基板であり、
前記エピタキシャル機能層は、前記半絶縁ＩｎＰ基板格子にマッチングする多層サブ機能層を含み、
前記多層サブ機能層は、前記チップ基板の垂直な方向に積層されて設けられていることを
特徴とする請求項１から請求項６のいずれか１項に記載のフォトダイオードチップ。
【請求項８】
前記多層サブ機能層は、前記チップ基板の同じ側に順にエピタキシャル成長させた緩衝層、吸収層および表面に接触層が設けられる最上層を含み、
前記緩衝層は、前記負電極ボスを形成するために使用され、前記吸収層および前記最上層は、前記正電極ボスを形成するために使用され、
前記接触層は、前記第一電極リングと前記最上層との間に位置する、接触抵抗を低減するために使用される接触ユニットを含むことを
特徴とする請求項７に記載のフォトダイオードチップ。
【請求項９】
請求項１から請求項１１のいずれか１項に記載のフォトダイオードチップを製造するフォトダイオードチップの製造方法であって、
複数のチップ基板を含み、隣接する前記チップ基板の間にカッティングトレンチを有するウェハを提供するステップと、
前記ウェハの片側面にパターン化されたエピタキシャル機能層が形成され、前記エピタキシャル機能層は、各前記チップ基板の領域に対して、前記チップ基板の表面に位置する負電極ボスと、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に位置する正電極ボスと、を備え、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に前記正電極ボスが位置する第一領域と、前記第一領域を囲む第二領域と、を有するステップと、
前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面に位置する、一つのパッドが接続される第一電極リングと、前記第二区域に位置する、二つのパッドが接続される第二電極リングと、を備える電極構造を形成するステップと、
カッティングトレンチに基づいて分割し、複数の単一粒子フォトダイオードチップを形成するステップを含むことを
特徴とするフォトダイオードチップの製造方法。
【請求項１０】
前記電極構造を形成する方法は、
同じ導電層により、前記第一電極リング、第二電極リング及び全てのパッドを製作するステップを含み、
すべての前記パッドは同じ平面にあることを
特徴とする請求項９に記載の製造方法。
【請求項１１】
前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面は、光通過窓と、前記光通過窓を囲む周辺領域と、を有し、
前記電極構造を形成する方法は
前記光通過窓を囲む前記第一電極リングを前記周辺領域に形成するステップと、
前記正電極ボスを囲む前記第二電極リングを前記第二領域に形成するステップと、を含むことを
特徴とする請求項１０に記載の製造方法。
【請求項１２】
前記チップ基板の前記エピタキシャル機能層が配置される側の表面は、前記エピタキシャル機能層が位置する第三領域と前記第三領域を囲む第四領域と、を有し、
前記電極構造を形成する方法は、第四領域に全ての前記パッドを形成させるステップを含むことを
特徴とする請求項１１に記載の製造方法。
【請求項１３】
前記電極構造を形成する前に、
前記第四領域、前記負電極ボス及び前記正電極ボスをカバーし、前記光通過窓、前記第一電極リング及び前記第二電極リングの位置に対応する開口を有する不動態化層を形成するステップをさらに含み、
すべての前記パッドは、前記不動態化層の前記チップ基板を向いている側とは反対側に位置することを
特徴とする請求項１２に記載の製造方法。
【請求項１４】
前記第二電極リングは、前記第一電極リングに接続される前記パッドを引き出すために使用される開口を有し、前記第二電極リングは、中間部及び前記中間部の両端にそれぞれ接続される第一部及び第二部を備え、前記第一部と前記第二部との間に前記開口が設けられ、前記第一部の前記第二部と対向する一端に前記パッドが接続され、前記第二部の前記第一部と対向する一端に別の前記パッドが接続されており、前記第一電極リングに接続される前記パッドは、前記第二電極リングに接続される二つの前記パッドの間に位置し、
もしくは、前記中間部の前記開口を向いている側とは反対側に、二つの前記パッドが接続されていることを
特徴とする請求項９に記載の製造方法。
【請求項１５】
前記ウェハの片側面にパターン化された前記エピタキシャル機能層を形成するステップは、
エピタキシャル成長プロセスによってウェハの表面に緩衝層、吸収層および最上層を順次形成することと、
前記吸収層と最上層をエッチングして正電極ボスを形成し、前記緩衝層をエッチングして負電極ボスを形成することと、を含み、
前記最上層の表面に、前記第一電極リングと前記最上層との間に位置する、接触抵抗を低減するために使用される接触ユニットを有する接触層が設けられていることを
特徴とする請求項９に記載の製造方法。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、半導体デバイスの技術分野に関し、特にフォトダイオードチップとその製造方法に関する。
【背景技術】
【０００２】
科学技術の継続的な発展に伴い、フォトダイオードチップは、人々の日常生活と仕事で広く適用されている。例えば、光ファイバー通信、データセンター、光学探測などの多くの分野で広く適用されており、人々の日常生活や仕事に巨大な利便性をもたらし、今日の人々にとって不可欠で重要なツールとなっている。
【０００３】
フォトダイオードチップは、他の素子と接続して使用される必要があり、従来のフォトショットチップの構造では、接続後のインダクタンスが高くなり、接続時の信頼性が低い。
【考案の概要】
【考案が解決しようとする課題】
【０００４】
上記の問題を解決するために、本考案にかかる技術案は、フォトダイオードチップが他の素子と接続された後のインダクタンスを低減させ、フォトダイオードチップの信頼性を向上させることができるフォトダイオードチップとその製造方法を提供する。
【０００５】
上記の目的を達成するために、本考案は以下の技術案を提供する。
【課題を解決するための手段】
【０００６】
フォトダイオードチップであって、
チップ基板と、
前記チップ基板の片側の表面に配置され、前記チップ基板の前記表面に位置する負電極ボスと、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に位置する正電極ボスと、を有し、前記負電極ボスの前記チップ基板を向いている側とは反対側の前記表面に前記正電極ボスが位置する第一領域と、前記第一領域を囲む第二領域と、が設けられるエピタキシャル機能層と、
前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面に位置する第一電極リングと、
前記第二領域に位置する第二電極リングと、を備え、
前記第一電極リングには一つのパッドが接続され、前記第二電極リングには二つのパッドが接続されている。
【０００７】
好ましくは、上記フォトダイオードチップにおいて、全ての前記パッドが同一平面に配置されている。
【０００８】
好ましくは、上記フォトダイオードチップにおいて、前記正電極ボスの前記負電極ボスを向いている側とは反対側の前記表面は、光通過窓と、前記光通過窓を囲む周辺領域と、を有し、
前記第一電極リングは、前記周辺領域に位置し、前記光通過窓を囲み、
前記第二電極リングは、前記第二領域に位置し、前記正電極ボスを囲む。
【０００９】
好ましくは、上記フォトダイオードチップにおいて、前記チップ基板の前記エピタキシャル機能層が配置される側の前記表面は、第三領域と、前記第三領域を囲む第四領域と、を有し、
前記エピタキシャル機能層は、前記第三領域に位置し、
前記パッドは、いずれも前記第四領域に位置する。
【００１０】
好ましくは、上記フォトダイオードチップにおいて、前記第四領域、前記負電極ボス及び前記正電極ボスをカバーし、前記光通過窓、前記第一電極リング及び前記第二電極リングの位置に対応する開口を有する不動態化層をさらに備え、
すべての前記パッドは、前記不動態化層の前記チップ基板を向いている側とは反対側に位置する。
【００１１】
好ましくは、上記フォトダイオードチップにおいて、前記光通過窓および前記不動態化層をカバーする反射防止膜をさらに備える。
【００１２】
好ましくは、上記フォトダイオードチップにおいて、前記第二電極リングは、前記第一電極リングに接続される前記パッドを引き出すために使用される開口を有し、
前記第二電極リングは、中間部及び前記中間部の両端にそれぞれ接続される第一部及び第二部を備え、前記第一部と前記第二部との間に前記開口が設けられている。
【００１３】
好ましくは、上記フォトダイオードチップにおいて、前記第一部の前記第二部と対向する一端に前記パッドが接続され、前記第二部の前記第一部と対向する一端に別の前記パッドが接続されており、前記第一電極リングに接続される前記パッドは、前記第二電極リングに接続される二つの前記パッドの間に位置し、
もしくは、前記中間部の前記開口を向いている側とは反対側に、二つの前記パッドが接続されている。
【００１４】
好ましくは、上記フォトダイオードチップにおいて、前記第一電極リングは閉じた円形リングである。
【００１５】
好ましくは、上記フォトダイオードチップにおいて、前記チップ基板は、Ｆｅドープ半絶縁ＩｎＰ基板であり、
前記エピタキシャル機能層は、前記半絶縁ＩｎＰ基板格子にマッチングする多層サブ機能層を含み、
前記多層サブ機能層は、前記チップ基板の垂直な方向に積層されて設けられている。
【００１６】
好ましくは、上記のフォトダイオードチップにおいて、前記多層サブ機能層は、前記チップ基板の同じ側に順にエピタキシャル成長させた緩衝層、吸収層および表面に接触層が設けられる最上層を含み、
前記緩衝層は、前記負電極ボスを形成するために使用され、前記吸収層および前記最上層は、前記正電極ボスを形成するために使用され、
前記接触層は、前記第一電極リングと前記最上層との間に位置する、接触抵抗を低減するために使用される接触ユニットを含む。
【００１７】
本考案は上記のいずれか一項に記載のフォトダイオードチップを製造するフォトダイオードチップの製造方法を更に提供し、この方法は、
複数のチップ基板を含み、隣接する前記チップ基板の間にカッティングトレンチを有するウェハを提供するステップと、
前記ウェハの片側面にパターン化されたエピタキシャル機能層が形成され、前記エピタキシャル機能層は、各前記チップ基板の領域に対して、前記チップ基板の表面に位置する負電極ボスと、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に位置する正電極ボスと、を備え、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に前記正電極ボスが位置する第一領域と、前記第一領域を囲む第二領域と、を有するステップと、
前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面に位置する、一つのパッドに接続される前記第一電極リングと、前記第二区域に位置する、二つのパッドに接続される前記第二電極リングと、を備える電極構造を形成するステップと、
カッティングトレンチに基づいて分割し、複数の単一粒子フォトダイオードチップを形成するステップを含む。
【００１８】
好ましくは、上記製造方法において、前記電極構造を形成する方法は、
同じ導電層により、前記第一電極リング、第二電極リング及び全ての前記パッドを製造するステップを含み、
全ての前記パッドは同じ平面にある。
【００１９】
好ましくは、前記製造方法において、前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面は、光通過窓と、前記光通過窓を囲む周辺領域と、を有し、
前記電極構造を形成する方法は
前記光通過窓を囲む前記第一電極リングを前記周辺領域に形成するステップと、
前記正電極ボスを囲む前記第二電極リングを前記第二領域に形成するステップと、を含む。
【００２０】
好ましくは、上記製造方法において、前記チップ基板の前記エピタキシャル機能層が配置される側の表面は、前記エピタキシャル機能層が位置する第三領域と前記第三領域を囲む第四領域と、を有し、
前記電極構造を形成する方法は、前記第四領域に全ての前記パッドを形成させるステップを含む。
【００２１】
好ましくは、前記製造方法において、前記電極構造を形成する前に、
前記第四領域、前記負電極ボス及び前記正電極ボスをカバーし、前記光通過窓、前記第一電極リング及び前記第二電極リングの位置に対応する開口を有する不動態化層を形成するステップをさらに含み、
すべての前記パッドは、前記不動態化層の前記チップ基板を向いている側とは反対側に位置する。
【００２２】
好ましくは、上記製造方法において、前記第二電極リングは、前記第一電極リングに接続される前記パッドを引き出すために使用される開口を有し、前記第二電極リングは、中間部及び前記中間部の両端にそれぞれ接続される第一部及び第二部を備え、前記第一部と前記第二部との間に前記開口が設けられ、
前記第一部の前記第二部と対向する一端に前記パッドが接続され、前記第二部の前記第一部と対向する一端に別の前記パッドが接続されており、前記第一電極リングに接続される前記パッドは、前記第二電極リングに接続される二つの前記パッドの間に位置し、
もしくは、前記中間部の前記開口を向いている側とは反対側に、二つの前記パッドが接続されている。
【００２３】
好ましくは、上記製造方法において、前記ウェハの片側面にパターン化された前記エピタキシャル機能層を形成するステップは、
エピタキシャル成長プロセスによって前記ウェハの表面に緩衝層、吸収層および最上層を順次形成することと、
前記吸収層と最上層をエッチングして前記正電極ボスを形成し、前記緩衝層をエッチングして前記負電極ボスを形成することと、を含み、
前記最上層の表面に、前記第一電極リングと前記最上層との間に位置し、接触抵抗を低減するために使用される接触ユニットを有する接触層が設けられている。
【考案の効果】
【００２４】
上記の説明から分かるように、本考案の技術案によって提供されるフォトダイオードチップおよびその製造方法において、前記フォトダイオードチップは、チップ基板と、前記チップ基板の片側の表面に配置され、前記チップ基板の表面に位置する負電極ボスと、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に位置する正電極ボスと、を有し、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に前記正電極ボスが位置する第一領域と、前記第一領域を囲む第二領域と、が設けられるエピタキシャル機能層と、前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面に位置する第一電極リングと、前記第二区域に位置する第二電極リングと、を備え、前記第一電極リングには一つのパッドが接続され、第二電極リングには二つのパッドが接続されている。本考案の前記フォトダイオードチップにおいて、第二電極リングが二つのパッドを有するように設置される。第二電極リングは、２本の並列金属線を介して他の素子と接続することができ、他の素子と接続すると、より低いインダクタンスを有し、２本の金属線による接続は、デバイス接続の信頼性を高めることができる。
【図面の簡単な説明】
【００２５】
本考案の実施例または先行技術の技術的解決策をより明確に説明するために、以下は実施例または先行技術の説明において必要とされる図面を簡単に紹介する。明らかに、以下の説明における図面は、本考案の実施例だけであり、本技術分野の一般的な技術者にとって、他の図面は、創造的な作業なしに、提供された図面によって得ることができる。
【００２６】
【図１】従来のフォトダイオードチップの電極構造の平面図である。
【図２】本考案の実施例によって提供されるフォトダイオードチップの正面平面図である。
【図３】図２に示すフォトダイオードチップにおける負電極の構造図である。
【図４】図２に示すフォトダイオードチップがＡ-Ａ方向の断面図である。
【図５】本考案の実施例によって提供される他のフォトダイオードチップの正面平面図である。
【図６】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図７】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図８】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図９】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図１０】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図１１】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図１２】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図１３】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図１４】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【図１５】本考案の実施例によって提供される一つの製造方法のフローチャート概略図である。
【考案を実施するための形態】
【００２７】
以下、本考案の実施例における図面に基づいて、本考案の実施例における技術案を明確で、完全に説明する。説明した実施例は、全ての実施例ではなく、本考案の一部の実施例にすぎないことは明らかである。本考案の実施例に基づいて、当業者が創造的な労働がなされていない前提で得られた他のすべての実施例は、本考案の保護範囲に属する。
【００２８】
背景技術で述べたように、フォトダイオードチップは、他の素子と接続し合わせて使用される必要がある。例えば、フォトダイオードチップは一般的に、トランスインピーダンス増幅器と接続し合わせて使用される必要がある。フォトダイオードチップは、後の回路が増幅された電気信号に基づいて信号処理を行うために、弱い光信号を電気信号に変換し、トランスインピーダンス増幅器を介して一定強度の低雑音増幅を行う。
【００２９】
図１を参照すると、図１は従来のフォトダイオードチップの電極構造の平面図である。従来のフォトダイオードチップでは、正極４２はパッド４２１を有し、負極４１はパッド４１１を有する。パッド４１１およびパッド４２１は、それぞれ１本の金属線を介して他の素子の異なるパッドと電気的に接続される。前記金属線は直径が小さく、例えば２５μｍの金属線がよく使用され、接続後のインダクタンスが大きくなる。正極パッドと負極パッドはいずれも１本の金属線で接続されているため、信頼性が低い。
【００３０】
上記の問題を解決するために、本考案の実施例により提供されるフォトダイオードチップにおいて、負極には二つのパッドが設けられる。負極は、２本の平行な金属線を介して他の素子の異なるパッドと電気的に接続することができる。これにより、接続後のインダクタンスを低減させ、デバイス全体のパフォーマンスを高めることができる。また、２本の金属線を他の素子と並列に接続することで電気接続の信頼性を向上させることができる。一方の金属線に誤った溶接や破損などの故障が発生した場合、他方の金属線の接続が完全であり、二重保護の役割を果たすことができる。
【００３１】
本考案の上述目的、特徴及び利点をより明確に分かりやすくするために、以下、図面及び具体的な実施形態に基づいて本考案をより詳細に説明する。
【００３２】
図２〜図４を参照すると、図２は本考案の実施例によって提供されるフォトダイオードチップの正面平面図であり、図３は図２に示すフォトダイオードチップにおける負極の構造図であり、図４は図２に示すフォトダイオードチップがＡ-Ａ方向の断面図である。示されたフォトダイオードチップは、チップ基板１と、チップ基板１の片側の表面に配置されるエピタキシャル機能層１００とを含む。
【００３３】
前記エピタキシャル機能層１００は、前記チップ基板１の表面に位置する負電極ボス１０１と、前記負電極ボス１０１の前記チップ基板１を向いている側とは反対側の表面に位置する正電極ボス１０２と、を有し、前記負電極ボス１０１の前記チップ基板１を向いている側とは反対側の表面に前記正電極ボス１０２が位置する第一領域と、前記第一領域を囲む第二領域とが設けられる。
【００３４】
前記フォトダイオードチップは、前記正電極ボス１０２の前記負電極ボス１０１を向いている側とは反対側の表面に位置する第一電極リング１３と、前記第二区域に位置する第二電極リング１２とを更に備える。ここで、前記第一電極リング１３には一つのパッド１５が接続され、前記第二電極リング１２には二つのパッド１４、パッド１６が接続されている。第一電極リング１３は、接続されたパッド１５とチップの正極を構成し、第２電極リング１２は、接続されたパッド１４、１６とチップの負極を構成する。
【００３５】
上記から分かるように、本考案の実施例にかかる前記フォトダイオードチップは、従来のチップの電極構造とは異なる。本考案の実施例にかかるフォトダイオードチップにおいて、正極は第一電極リング１３及び一つのパッド１５を備え、負極は第二電極リング１２及び二つのパッド１４、１６を備える。従来のチップの正負極はいずれも一つのパッド構造であるのに対し、本考案にかかる実施例に提供されるフォトダイオードチップの負極は、２本の並列の金属線を介して他の素子の異なるパッドと電気的に接続されることができ、接続後のインダクタンスを低減させ、チップの信頼性を向上させることができる。ここで、前記他の要素は、トランスインピーダンス増幅器を含むが、これに限定されない。
【００３６】
前記フォトダイオードチップが他の素子と接続されやすいように、全ての前記パッドが同じ平面に配置される。
【００３７】
前記フォトダイオードチップにおいて、前記正電極ボス１０２の前記負電極ボス１０１を向いている側と反対側の表面は、光通過窓１７と、前記光通過窓１７を囲む周辺領域と、を有する。前記第一電極リング１３は前記周辺領域に位置し、光通過窓１７を囲み、前記第二電極リング１２は前記第二領域に位置し、前記正電極ボス１０２を囲む。
【００３８】
前記フォトダイオードチップにおいて、前記チップ基板１の前記エピタキシャル機能層１００が配置される側の表面は、第三領域と、前記第三領域を囲む第四領域と、を有する。前記エピタキシャル機能層１００は前記第三領域に位置し、前記パッドはいずれも前記第四領域に位置する。このように、全ての前記パッドが同じ平面上に配置されていることを保証できる。
【００３９】
前記フォトダイオードチップは、前記第四領域、前記負電極ボス１０１及び前記正電極ボス１０２をカバーし、前記光通過窓１７、前記第一電極リング１３及び前記第二電極リング１２の位置に対応する開口を有する不動態化層７をさらに備える。前記第一電極リング１３は、対応する開口部を介して最上層５と電気的に接続され、第二電極リング１２は、対応する開口部を介して緩衝層２と電気的に接続される。ここで、全ての前記パッドは、前記不動態化層７の前記前記チップ基板１を向いている側と反対側に位置している。
【００４０】
前記不動態化層７は少、なくとも１層のサブ層を有する。多層のサブ層を有する場合に、前記サブ層は積層されて設けられる。代替的な不動態化層７は、窒化ケイ素層と二酸化ケイ素層の二層のサブ層を含むことができる。窒化ケイ素層は、エピタキシャル機能層１００に向かう側に配置されてもよい。
【００４１】
図４に示すように、前記フォトダイオードチップは、前記光通過窓１７をカバーする反射防止膜９をさらに備える。前記反射防止膜９により、光通過窓１７の位置の光透過率を増加させ、フォトダイオードチップの光電変換効率を向上させることができる。
【００４２】
図３に示すように、前記第二電極リング１２は、前記第一電極リング１３に接続されるパッド１５を引き出すために使用される開口Ｋ１を有する。前記第二電極リング１２は、中間部１２１と、前記中間部１２１の両端にそれぞれ接続される第一部１２２及び第二部１２３と、を備え、前記第一部１２２と前記第二部１２３との間に前記開口Ｋ１が設けられている。前記第一部１２２の前記第二部１２３と対向する一端に前記パッド１４が接続され、前記第二部１２３の前記第一部１２２と対向する一端には別の前記パッド１６が接続されている。前記第一電極リング１３に接続される前記パッド１５は、前記第二電極リング１２に接続される二つの前記パッド１４とパッド１６の間に位置する。前記第一電極リング１３は、閉じた円形リングである。
【００４３】
本考案の実施例にかかる前記フォトダイオードチップにおいて、前記チップ基板１はＦｅドープ半絶縁ＩｎＰ基板であり、前記エピタキシャル機能層１００は、前記半絶縁ＩｎＰ基板格子にマッチングする多層サブ機能層を含む。前記多層サブ機能層は、前記チップ基板１の垂直な方向に積層されて設けられている。エピタキシャル成長プロセスによって、前記エピタキシャル機能層１００を形成することができる。前記エピタキシャル機能層は、ＭＯＣＶＤエピタキシャル成長装置によって製造することができる。
【００４４】
具体的には、前記多層サブ機能層は、前記チップ基板１の同じ側に順にエピタキシャル成長させた緩衝層２、吸収層３および表面に接触層６が設けられる最上層５を含み、前記緩衝層２は、前記負電極ボス１０１を形成するために使用され、前記吸収層３および前記最上層５は、前記正電極ボス１０２を形成するために使用され、前記接触層６は前記第一電極リング１３と前記最上層５との間に位置し、接触抵抗を低減するために使用される接触ユニットを含む。
【００４５】
上記のように、チップ基板１はＦｅドープの半絶縁ＩｎＰ基板であり、前記チップ基板の表面に、エピタキシャル成長プロセスによって、基板格子にマッチングするエピタキシャル機能層１００を形成することができる。また、受信速度が１０Ｇｂｐｓであるフォトダイオードチップを形成することができ、フォトダイオードチップが長距離（数キロメートル、さらに数十キロメートル）で１３１０ｎｍまたは１５５０ｎｍの光信号を受信できるようにする。フォトダイオードチップにおけるいくつかの設計パラメータを調整することにより、通信距離を調整することができる。
【００４６】
前記フォトダイオードチップにおいて、チップ基板１の厚さは２μｍより大きい。前記緩衝層２はドーピング濃度が１×１０１８ｃｍ−３を超えるＩｎＰ緩衝層であり、その厚さは２μｍより大きく、５μｍ未満である。前記吸収層３はドーピング濃度が５×１０１４ｃｍ-３より低いＩｎＧａＡｓ吸収層であり、その厚さは０．５μｍより大きく、３μｍ未満であり、この層のドーピング濃度は最も低い。この層のドーピング濃度は低いほどよく、ドーピング濃度が低すぎると、従来のプロセスが実現できなくなり、高すぎると、空乏層（図における吸収層３）が空乏状態になりにくいため、チップの静電容量が大きくなり、高速帯域幅の要求を満たすことができなくなる。本考案の実施例で提供された吸収層３の厚さは、ドーピング濃度が高すぎて高速帯域幅の要件を満たすことができないという問題を回避するために、従来のプロセス条件下でドーピング濃度を低くすることができる。最上層５は０．５μｍより大きく２μｍ未満の厚さのＩｎＰ最上層である。接触層６はＩｎＧａＡｓ接触層であり、厚さは０．１より大きく、０．５μｍ未満である。
【００４７】
アクティブ領域４は、Ｚｎ拡散技術によって最上層５内に形成され、拡散深さは、最上層５の厚さよりも大きいので、その一部が前記吸収層３内に位置するようになる。アクティブ領域４の拡散深さは１μｍ〜１．５μｍである。アクティブ領域４の拡散深さは、最上層５と吸収層３の厚さの合計より小さい。アクティブ領域７は、直径範囲が２０μｍ〜４０μｍの円形エリアである。
【００４８】
前記フォトダイオードチップにおいて、前記チップ基板１の前記エピタキシャル機能層１００を向いている側と反対側の表面に溶接層１８が更に設けられる。前記溶接層１８は、Ａｕ層であってもよい。前記溶接層１８は、前記フォトダイオードチップをプリセットのキャリアプレートに固定するために使用される。前記溶接層１８は、溶接層を備えるセラミックボード等であってもよい。
【００４９】
図４に示すように、本考案の実施例にかかる前記フォトダイオードチップにおいて、エピタキシャル機能層１００が形成された後、エピタキシャル機能層１００の前記チップ基板１を向いている側と反対側の表面に接触層６が形成される。接触層はパターン化され、第一電極リング１３に対応する接触ユニットが形成され、この接触ユニット上で第一電極リング１３が形成されるのを容易にする。その後、エッチングして、正電極ボス１０２及び負電極ボス１０１を形成し、不動態化層７および反射防止膜９を更に形成する。不動態層７には開口が設けられている。前記開口には、第一電極リング１３を接続するための通孔８と、第二電極リング１２を接続するための通孔１０と、前記光通過窓１７を露出するための通孔と、を備えられる。第一電極リング１３が接触ユニットとの電気的な接触を容易にするために、前記通孔８は、接触ユニットの露出に使用される。また、第二電極リング１２が当該部分の緩衝層２との電気的な接触を容易にするために、前記通孔１０は、部分緩衝層２の露出に使用される。第一電極リング１３が接触ユニットとの電気的な接触を容易にするため、反射防止膜９は、通孔８に対応する位置に通孔を有する。
【００５０】
他の素子と接続される時の金属線が増加したインダクタンスを低減させるために、本考案の実施例にかかる前記フォトダイオードチップにおいて、第一電極リング１３にパッド１５が接続され、第二電極リング１２に第一パッド１４と第二パッド１６が接続されるように配置される。第一電極リングと第二電極リングがいずれもパッドである従来構造に対し、本考案の実施例にかかる前記フォトダイオードチップは、フォトダイオードチップがトランスインピーダンス増幅器と接続される時のインダクタンスを低減させることができる。第二電極リング１２には二つのパッド１４、１６が接続されているので、トランスインピーダンス増幅器と接続する際に、当該二つのパッド１４、１６は、それぞれ１本の金属線を介してトランスインピーダンス増幅器におけるパッドと対応して接続することができ、２本の金属線は並行して、従来の１本の金属線を採用する方式に比べて、インダクタンスを大幅に低減させることができる。一般的に、トランスインピーダンス増幅器はフォトダイオードチップと電気的に接続するための三つのパッドを備え、第二電極リング１２には二つのパッドが設けられ、第一電極リング１３には一つのパッドが設けられることで、パッドの配置をより容易に引き出す。
【００５１】
具体的には、第二電極リング１２の二つのパッドは、それぞれ1本の直径２５μｍの金属線を介して、トランスインピーダンス増幅器の二つのパッドに接続することができる。2本の金属線は並列に接続されているので、インダクタンスＬは次式のように表すことができる。
0003233263.tif 000003
【００５２】
ここで、ｌは金属線の長さであり、ｄは金属線の直径であり、二者の単位はいずれもｃｍである。接続後、金属線によって導入されるインダクタ値Ｌにおいて、従来の構造では負極に一つのパッドが接続されて１本の金属線を利用する方式に対し、本考案の実施形態では、負極は二つのパッドを有しており、２本の金属線を利用して、それぞれトランスインピーダンス増幅器の二つのパッドと接続する。これは、金属線の直径を２倍にし、インダクタンス値を約１倍に減少したことに相当する。
【００５３】
本考案の実施例では、前記第二電極リング１２に接続された二つのパッド、パッド１４とパッド１６の配置位置は、図２および３に示す方式に限定されず、本考案の図５に示すようであってもよい。図５は、本考案の実施例にかかる他のフォトダイオードチップの正面平面図である。この方式の図２及び図３に示す方式との異なる点は、前記第二電極リング１２において、前記中間１２１部の前記開口Ｋ１を向いている側と反対側に、前記二つのパッド１４、１６が接続されている。
【００５４】
上記のフォトダイオードチップの実施例に基づいて、本考案の他の実施例は、図６〜図１５に示すように、上記実施例に記載のフォトダイオードチップを製造するための方法を更に提供する。図６〜図１５は、本考案の実施例にかかる製造方法の概略フローチャートであり、当該製造方法は以下のステップを含む。
【００５５】
ステップＳ１１：図６および図７に示すように、複数のチップ基板１を含み、隣接する前記チップ基板１の間にカッティングトレンチ５１を有するウェハ５０を提供する。
【００５６】
ここで、図６はウェハ５０の平面図であり、図７は図３がＰ−Ｐ’方向の断面図である。前記ウェハ５０は、Ｆｅドープ半絶縁ＩｎＰウェハである。ウェハ５０の厚さは２μｍより大きい。このように、各前記チップ基板１は、いずれもＦｅドープ半絶縁ＩｎＰ基板である。
【００５７】
ステップＳ１２：図８および図９に示すように、前記ウェハ５０の片側の表面にパターン化された前記エピタキシャル機能層１００が形成される。
【００５８】
前記エピタキシャル機能層１００は、各前記チップ基板１の領域ごとに、前記チップ基板１の表面に位置する負電極ボス１０１と、前記負電極ボス１０１の前記チップ基板を向いている側とは反対側の表面に位置する正電極ボス１０２と、を有する。そして、前記負電極ボス１０１の前記チップ基板１を向いている側とは反対側の表面に前記正電極ボス１０２が位置する第一領域と、前記第一領域を囲む第二領域と、が設けられる。
【００５９】
このステップでは、前記ウェハ５０の片側の表面にパターン化された前記エピタキシャル機能層１００を形成するように、以下のことを含む。
【００６０】
まず、図８に示すように、エピタキシャル成長プロセスによって、前記ウェハ５０の表面に順に、緩衝層２、吸収層３および表面に接触層６が設けられる最上層５が形成される。同様に、接触層６もエピタキシャル成長プロセスによって形成されることができる。接触層６が形成された後、円形のアクティブ領域７がＺｎ拡散技術によって形成される。ここで、緩衝層２、吸収層３、最上層５、接触層６およびアクティブ領域７の実現方式は、上記の実施例と同様であるため、ここでは説明を省略する。
【００６１】
次に、図９に示すように、前記吸収層３と最上層５をエッチングして正電極ボス１０２を形成し、前記緩衝層２をエッチングして負電極ボス１０１を形成する。正電極ボス１０２を形成する前に、接触層６をエッチングし、接触層６をパターン化する。パターン化された接触層６は、第一電極リング１３と最上層５との間に位置し、接触抵抗を低減するために使用される接触ユニットを含む。
【００６２】
フォトリソグラフィーおよびウェットエッチングによって、前記接触層６をパターン化し、チップ基板１と１対１で対応する複数の接触ユニットを形成することができる。他の方法では、前記接触層６は、ＲＩＥ（反応性イオンエッチング）によってパターン化されることもできる。各前記チップ基板にはそれぞれ前記接触ユニットが対応して設けられており、前記接触ユニットはリング状であり、当該リング状の中央領域は光通過窓１７である。
【００６３】
前記接触層６をパターン化した後、フォトリソグラフィーおよびウェットエッチングを使用して前記吸収層３、および前記最上層５をパターン化して正電極ボス１０２を形成することができる。他の方法では、またＲＩＥによって前記吸収層３および前記最上層５をパターン化して、前記正電極ボス１０２を形成することもできる。正電極ボス１０２のチップ基板１を向いている側とは反対側の表面は円形であり、当該円形の直径は４０μｍ〜７０μｍである。当該直径は小さすぎると、製造プロセスが困難であり、後続のデバイスレベルの結合効率に影響を与える。その直径は大きすぎると、チップの帯域幅に影響を与え、通信速度が１０Ｇｂｐｓに満たない。
【００６４】
前記正電極ボス１０２が形成された後、同じプロセスで前記緩衝層２をパターン化し、負電極ボス１０１を形成することができる。正電極ボス１０２と負電極ボス１０１は、チップ基板１と平行する界面はいずれも円形である。負電極ボス１０１の高さは、緩衝層２の厚さによる。
【００６５】
ステップＳ１３：図１０〜１２に示すように、電極構造を形成する。
【００６６】
前記電極構造を形成する前に、前記第四領域、前記負電極ボス及び前記正電極ボスをカバーし、前記光通過窓１７、前記第一電極リング１３及び前記第二電極リング１２の位置に対応する開口を有する不動態化層７を形成する。ここで、全ての前記パッドは、前記不動態化層７の前記チップ基板を向いている側とは反対側に位置する。
【００６７】
前記電極構造は、前記正電極ボス１０２の前記負電極ボス１０１を向いている側とは反対側の表面に位置する第一電極リング１３と、前記第二区域に位置する第二電極リング１２と、を備える。ここで、電極構造の上面図は、上記図２及び図５に示すように、前記第一電極リング１３にはパッド１５が接続され、前記第二電極リングには二つのパッド１４、１６が接続されている。
【００６８】
このステップでは、前記電極構造を形成する方法は、同じ導電層により、前記第一電極リング１３、第二電極リング１２及び全ての前記パッドを製造することを含む。ここで、全ての前記パッドは、同じ平面にある。
【００６９】
前記正電極ボス１０２の前記負電極ボス１０１を向いている側とは反対側の表面は、光通過窓１７と、前記光通過窓を囲む周辺領域と、を有する。このステップにおいて、前記電極構造を形成する方法は、前記光通過窓１７を囲む前記第一電極リング１３を前記周辺領域に形成することと、前記正電極ボス１０２を囲む前記第二電極リング１２を前記第二領域に形成することと、を含む。
【００７０】
前記チップ基板１の前記エピタキシャル機能層１００が配置される側の表面は、第三領域と、前記第三領域を囲む第四領域と、を有する。前記エピタキシャル機能層１００は、第三領域に位置する。前記電極構造を形成する方法は、前記第四領域において全ての前記パッドを形成するステップを含む。
【００７１】
このステップでは、電極構造を形成する方法以下のことを含む。
【００７２】
まず、前記エピタキシャル機能層をカバーする不動態層７が形成される。ＰＥＣＶＤ装置によりパターン化された後のエピタキシャル機能層１００表面に、順に窒化ケイ素層及びシリカ層を堆積して、不動態化層７を形成する。不動態化層７の厚さは０．１μｍより大きく、１μｍ未満である。
【００７３】
次に、図１０に示すように、不動態化層７がパターン化される。不動態化層７の表面には前記光通過窓１７を露出するための開口を形成し、それに、第一電極リング１３を接続するための通孔８を形成する。フォトリソグラフィー剥離及び蒸発プロセスにより、オーム接触層を通孔８内に形成し、接触抵抗をさらに低減することができる。
【００７４】
最後に、図１１及び図１２に示すように、パターン化された前記不動態層７の表面において、前記第一電極リング１３及び前記第二電極リング１２を製造する。
【００７５】
このステップでは、電極構造を形成する前に、前記光通過窓１７をカバーする反射防止膜９を形成することを含む。前記反射防止膜９は、更に前記不動態化層７をカバーする。反射防止膜９はＰＥＣＶＤ装置により形成され、厚さは０．１μｍより大きく、０．５μｍ未満である。
【００７６】
反射防止膜９は、第一電極リング１３を配置するための通孔１１と、第二電極リング１２を配置するための通孔１０と、を有する。通孔１０は、不動態化層７および反射防止フィルム９を貫通している。第一電極リング１３は、通孔１１および通孔８を介して接触層６と電気的に接続されている。反射防止膜９が形成された後、通孔１０を形成すると同時に、その後のウェハ５０分割を容易にさせるため、隣接するチップ基板１間の反射防止膜９を分離する。
【００７７】
まず、スパッタリング法またはｅ−ｂｅａｍ（電子ビーム）蒸着およびフォトリソグラフィー剥離法により、通孔１１および通孔１０内にオーム接触層を形成する。次に、スパッタリング法またはｅ−ｂｅａｍ（電子ビーム）蒸着およびフォトリソグラフィー剥離法により、第一電極リング１３と第二電極リング１２を形成する。
【００７８】
同じ導電層により、正電極ボス１０２上に第一電極リング１３を製造し、負電極ボス１０１上に第二電極リング１２及び二つの電極が接続されたパッドを製造する。第一電極リング１３は、通孔８及び通孔１１を介して接触層６と電気的に接触する。第二電極リング１２は、通孔１０を介して緩衝層２と電気的に接触する。電極構造を形成する導電層は、順に積層して設けられたＴｉ層、Ｐｔ層、及び最も外側に位置するＡｕ層を含む。Ｔｉ層は下部材料との結合安定性を増加させることができる。Ｐｔは遷移層であり、ＴｉとＡｕの間の拡散を増大させ、電極の信頼性を向上させることにより、Ａｕ拡散後のエピタキシャル機能層１００の汚染を回避することができる。この導電層構造を採用することで、接触抵抗を効果的に低減することができ、チップの帯域幅の向上に寄与する。
【００７９】
ここで、Ｔｉ層の厚さは３００Å〜７００Åであり、Ｐｔ層の厚さは５００Å〜１０００Åであり、Ａｕ層の厚さは１５００Å〜３０００Åである。Ｔｉ層とＰｔ層は、Ａｕ層のチップ内への拡散に一定の阻止作用を持ち、熱処理中のＡｕとチップ基板１の相互拡散問題を効果的に防ぐことができる。
【００８０】
ステップＳ１４：図１３〜１５に示すように、カッティングトレンチ５１に基づいて分割が実行され、複数の単一粒子フォトダイオードチップが形成される。
【００８１】
このステップでは、図１３及び図１４に示すように、前記ウェハを分割する前、前記ウェハ５０の前記エピタキシャル機能層１００を向いている側とは反対側の表面にパターン化された溶接層１８が設けられている。
【００８２】
まず、図１３に示すように、ウェハ５０の表面をカバーする溶接層１８が形成され、図１４に示すように、後のウェハ５０に対し分割処理を行うために、隣接するチップ基板１間の溶接層１８を分離する。スパッタリング法またはｅ−ｂｅａｍ（電子ビーム）蒸着によって溶接層１８を形成し、スパッタリング剥離法によって隣接するチップ基板１間の溶接層１８を分離することができる。熱抵抗蒸発プロセスにより、ウェハ５０の表面においてＡｕ層を溶接層１８として蒸着する。
【００８３】
溶接層１８を形成する前に、まず、ウェハ５０のエピタキシャル機能層１００を向いている側とは反対側の表面を薄くする処理を行い、チップ全体の厚さを１２０μｍ±１０μｍまで薄めることができる。
【００８４】
次に、図１５に示すように、カッティングプロセスにより、ウェハ５０を分割し、複数の単一粒子フォトダイオードチップを形成する。
【００８５】
以上の説明から分かるように、本考案の実施例における製造方法を用いて、上記の実施例に記載の前記フォトダイオードチップを製造することができる。製造方法が簡単で、コストが低い。製造したフォトダイオードチップには、第二電極リング１２は二つのパッドを有し、２本の並列金属線を介して他の素子と接続することができ、他の素子と接続すると、より低いインダクタンスを有し、結束後のデバイス全体のパフォーマンスを向上させ、金属溶接線接続の信頼性を向上させることができる。
【００８６】
本明細書における各実施例は、漸進的に記載されている。各実施例には、主に他の実施例との相違点が記述され、各実施例の間の類似部分を相互参照すれば良い。
【００８７】
開示された実施例の上述説明により、当業者が本考案を実現または使用することができる。これらの実施例の様々な修正は、当業者にとっては明らかである。本明細書で定義された一般的な原理は、本考案の精神または範囲を逸脱しない限り、他の実施例においても実現され得る。したがって、本考案は、本明細書で示した実施例に限定されるものではなく、本明細書で開示された原理および新規な特徴と一致する最も広い範囲に適合すべきである。
【図１】
0003233263.tif 000004
【図２】
0003233263.tif 000005
【図３】
0003233263.tif 000006
【図４】
0003233263.tif 000007
【図５】
0003233263.tif 000008
【図６】
0003233263.tif 000009
【図７】
0003233263.tif 000010
【図８】
0003233263.tif 000011
【図９】
0003233263.tif 000012
【図１０】
0003233263.tif 000013
【図１１】
0003233263.tif 000014
【図１２】
0003233263.tif 000015
【図１３】
0003233263.tif 000016
【図１４】
0003233263.tif 000017
【図１５】
0003233263.tif 000018
【手続補正書】
【提出日】令和3年2月1日(2021.2.1)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【実用新案登録請求の範囲】
【請求項１】
フォトダイオードチップであって、
チップ基板と、
前記チップ基板の片側の表面に配置され、前記チップ基板の前記表面に位置する負電極ボスと、前記負電極ボスの前記チップ基板を向いている側とは反対側の表面に位置する正電極ボスと、を有し、前記負電極ボスの前記チップ基板を向いている側とは反対側の前記表面に前記正電極ボスが位置する第一領域と、前記第一領域を囲む第二領域と、が設けられるエピタキシャル機能層と、
前記正電極ボスの前記負電極ボスを向いている側とは反対側の表面に位置する第一電極リングと、
前記第二領域に位置する第二電極リングと、を備え、
前記第一電極リングには一つのパッドが接続され、第二電極リングには二つのパッドが接続されている
ことを
特徴とするフォトダイオードチップ。
【請求項２】
前記正電極ボスの前記負電極ボスを向いている側とは反対側の前記表面は、光通過窓と、前記光通過窓を囲む周辺領域と、を有し、
前記第一電極リングは、前記周辺領域に位置し、前記光通過窓を囲み、
前記第二電極リングは、前記第二領域に位置し、前記正電極ボスを囲むことを
特徴とする請求項１に記載のフォトダイオードチップ。
【請求項３】
前記チップ基板の前記エピタキシャル機能層が配置される側の前記表面は、
第三領域と、前記第三領域を囲む第四領域と、を有し、
前記エピタキシャル機能層は、前記第三領域に位置し、
前記パッドは、いずれも前記第四領域に位置することを
特徴とする請求項２に記載のフォトダイオードチップ。
【請求項４】
前記第四領域、前記負電極ボス及び前記正電極ボスをカバーし、前記光通過窓、前記第一電極リング及び前記第二電極リングの位置に対応する開口を有する不動態化層をさらに備え、
すべての前記パッドは、前記不動態化層の前記チップ基板を向いている側とは反対側に位置することを
特徴とする請求項３に記載のフォトダイオードチップ。
【請求項５】
前記第二電極リングは、前記第一電極リングに接続される前記パッドを引き出すために使用される開口を有し、
前記第二電極リングは、中間部及び前記中間部の両端にそれぞれ接続される第一部及び第二部を備え、前記第一部と前記第二部との間に前記開口が設けられていることを
特徴とする請求項１ないし４のいずれか１項に記載のフォトダイオードチップ。
【請求項６】
前記第一部の前記第二部と対向する一端に前記パッドが接続され、前記第二部の前記第一部と対向する一端に別の前記パッドが接続されており、前記第一電極リングに接続される前記パッドは、前記第二電極リングに接続される二つの前記パッドの間に位置し、
もしくは、前記中間部の前記開口を向いている側とは反対側に、二つの前記パッドが接続されていることを
特徴とする請求項５に記載のフォトダイオードチップ。
【請求項７】
前記チップ基板は、Ｆｅドープ半絶縁ＩｎＰ基板であり、
前記エピタキシャル機能層は、前記半絶縁ＩｎＰ基板格子にマッチングする多層サブ機能層を含み、
前記多層サブ機能層は、前記チップ基板の垂直な方向に積層されて設けられていることを
特徴とする請求項１から請求項６のいずれか１項に記載のフォトダイオードチップ。
【請求項８】
前記多層サブ機能層は、前記チップ基板の同じ側に順にエピタキシャル成長させた緩衝層、吸収層および表面に接触層が設けられる最上層を含み、
前記緩衝層は、前記負電極ボスを形成するために使用され、前記吸収層および前記最上層は、前記正電極ボスを形成するために使用され、
前記接触層は、前記第一電極リングと前記最上層との間に位置する、接触抵抗を低減するために使用される接触ユニットを含むことを
特徴とする請求項７に記載のフォトダイオードチップ。
【請求項９】
前記チップ基板の前記エピタキシャル機能層が配置される側の前記表面は、
第三領域と、前記第三領域を囲む第四領域と、を有し、
前記エピタキシャル機能層は、前記第三領域に位置し、
前記パッドは、いずれも前記第四領域に位置することを
特徴とする請求項１に記載のフォトダイオードチップ。