(57)【要約】  本開示の非同期インタフェースは、Ｗｂｉｔのデータを１ワードとして、１ワードごとにデータを送信すると共に、データを１ワード送信するごとに１ｂｉｔずつ値を異ならせたＲＥＱ信号を送信する送信回路と、受信バッファワード数がｎ（ｎは４以上の整数）の受信バッファを有し、１ワードごとにデータを受信し、データを１ワード受信するごとに１ｂｉｔずつ値を異ならせたＡＣＫ信号を送信する受信回路と、ｂｉｔ幅がＷであり、データを送信回路から受信回路へと伝送するデータ信号線と、ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、ＲＥＱ信号を送信回路から受信回路へと伝送するＲＥＱ信号線と、ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、ＡＣＫ信号を受信回路から送信回路へと伝送するＡＣＫ信号線とを備える。
2016158063.tif 000002
【特許請求の範囲】
【請求項１】
Ｗｂｉｔ（Ｗは１以上の整数）のデータを１ワードとして、１ワードごとに前記データを送信すると共に、前記データを１ワード送信するごとに１ｂｉｔずつ値を異ならせたＲＥＱ信号を送信する送信回路と、
受信バッファワード数がｎ（ｎは４以上の整数）の受信バッファを有し、１ワードごとに前記データを受信し、前記データを１ワード受信するごとに１ｂｉｔずつ値を異ならせたＡＣＫ信号を送信する受信回路と、
ｂｉｔ幅がＷであり、前記データを前記送信回路から前記受信回路へと伝送するデータ信号線と、
ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、前記ＲＥＱ信号を前記送信回路から前記受信回路へと伝送するＲＥＱ信号線と、
ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、前記ＡＣＫ信号を前記受信回路から前記送信回路へと伝送するＡＣＫ信号線と
を備える非同期インタフェース。
【請求項２】
前記送信回路は、連続したｎ回のデータ送信について、互いに値の異なる前記ＲＥＱ信号をｎ回送信し、
前記受信回路は、連続したｎ回のデータ受信について、互いに値の異なる前記ＡＣＫ信号をｎ回送信する
請求項１に記載の非同期インタフェース。
【請求項３】
前記受信回路は、前記ＲＥＱ信号を書き込みアドレスとして用いて、受信した前記データを１ワードごとに前記受信バッファに書き込むと共に、前記ＡＣＫ信号を読み出しアドレスとして用いて、前記受信バッファ内の前記データを１ワードごとに読み出す
請求項１に記載の非同期インタフェース。
【請求項４】
前記送信回路が前記データの送信に要する最小周期、または前記受信回路が前記データの受信に要する最小周期に対し、前記ＲＥＱ信号が前記ＲＥＱ信号線を伝搬する信号伝搬時間と前記ＡＣＫ信号が前記ＡＣＫ信号線を伝搬する信号伝搬時間との和の方が大きい
請求項１に記載の非同期インタフェース。
【請求項５】
前記送信回路が１ワードの前記データおよび前記ＲＥＱ信号を送信し、それに対する応答として前記受信回路が前記ＡＣＫ信号を送信し、そのＡＣＫ信号を前記送信回路が受信して、前記送信回路が次のデータ送信が可能か否かを判定するまでに要する時間をＴａとし、
前記送信回路の送信クロック周期および前記受信回路の受信クロック周期のうち周期の大きい方をＴｂとしたとき、
ｎ×Ｔｂ≧Ｔａ
の関係を満足する
請求項４に記載の非同期インタフェース。
【請求項６】
１ワードのｂｉｔ幅を持つ前記データ信号線を２系統以上有し、
前記送信回路は、複数ワードの前記データを、２系統以上の前記データ信号線に、送信タイミングが互いに異なるように１ワードずつ振り分けて送信する
請求項１に記載の非同期インタフェース。
【請求項７】
前記受信バッファワード数ｎが２の累乗数で８以上であり、
前記ＲＥＱ信号線および前記ＡＣＫ信号線のそれぞれのｂｉｔ幅がｌｏｇ2（ｎ）である
請求項１に記載の非同期インタフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ハンドシェイクプロトコルを用いた非同期インタフェースに関する。
【背景技術】
【０００２】
ハンドシェイクプロトコルを用いた非同期ブロック間のデータ伝送を行うとき、ハンドシェイクは１回のデータ伝送ごとに往復通信となる。そのため、伝送距離が長くハンドシェイクの伝送遅延が大きいと最大伝送レートが低下する。特許文献１，２および非特許文献１には、そのような伝送レートの低下を防ぐ方法が提案されている。伝送レートの低下を防ぐ方法としては、例えば以下のような方法が知られている。
方法１．単純なハンドシェイク方式で、データ信号線を複数並列に使う。例えば非特許文献１のＦｉｇ．１下段に記載の構成を複数使う。
方法２．バケツリレー式非同期ＦＩＦＯ（First-In First-Out）を非同期ブロック間に均等配置する（非特許文献１のＦｉｇ．１上段、特許文献２参照）。
方法３．ＦＩＦＯを２個使ってハンドシェイクの伝搬遅延を隠蔽する（非特許文献１のＦｉｇ．６、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７４１７９９３号明細書
【特許文献２】米国特許出願公開第２０１４／００６４０９６号明細書
【非特許文献】
【０００４】
【非特許文献１】“SAS: Source Asynchronous Signaling Protocol for Asynchronous Handshake Communication Free from Wire Delay Overhead”、IEEE Asynchronous Circuits and Systems(ASYNC),2013 IEEE 19th International Symposium on 19-22 May 2013 (pages 107-114)
【発明の概要】
【０００５】
しかしながら、上記方法１では、配線数や回路が並列数に比例して増加する。
【０００６】
上記方法２では、タイミング制約を守るための回路の最適配置と配線の設計工数が大きい。さらに伝送距離に対してＦＩＦＯ段数が少ないと、ＦＩＦＯ内各部のハンドシェイク通信距離が伸びて最大伝送レートが低下する。
【０００７】
上記方法３では、ＦＩＦＯ回路が２個必要となり回路が増加する。さらに２個のＦＩＦＯが宇宙線（α線）等の影響を受けて送受信間でつじつまの合わない状態になると、送信側と受信側との両方が待ち状態となる、ハンドシェイクのデッドロック状態が発生し正常動作に復帰しなくなる可能性がある。例えば、動画データ転送をしている場合を想定すると、データ側で発生したエラーは周期的な画像フレーム更新により影響が消えてユーザー視点では一瞬の画像乱れですむが、転送制御のデッドロックが起こると画像が静止する等の重い症状となり、復帰には機器のリセットや電源再投入が必要になることが多い。
【０００８】
従って、伝送レートの低下を防ぐことができるようにした非同期インタフェースを提供することが望ましい。
【０００９】
本開示の一実施の形態に係る非同期インタフェースは、Ｗｂｉｔ（Ｗは１以上の整数）のデータを１ワードとして、１ワードごとにデータを送信すると共に、データを１ワード送信するごとに１ｂｉｔずつ値を異ならせたＲＥＱ信号を送信する送信回路と、受信バッファワード数がｎ（ｎは４以上の整数）の受信バッファを有し、１ワードごとにデータを受信し、データを１ワード受信するごとに１ｂｉｔずつ値を異ならせたＡＣＫ信号を送信する受信回路と、ｂｉｔ幅がＷであり、データを送信回路から受信回路へと伝送するデータ信号線と、ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、ＲＥＱ信号を送信回路から受信回路へと伝送するＲＥＱ信号線と、ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、ＡＣＫ信号を受信回路から送信回路へと伝送するＡＣＫ信号線とを備えたものである。
【００１０】
本開示の一実施の形態に係る非同期インタフェースでは、送信回路が、Ｗｂｉｔのデータを１ワードとして、１ワードごとにデータを送信すると共に、データを１ワード送信するごとに１ｂｉｔずつ値を異ならせたＲＥＱ信号を送信する。受信回路は、受信バッファワード数がｎの受信バッファを有し、１ワードごとにデータを受信し、データを１ワード受信するごとに１ｂｉｔずつ値を異ならせたＡＣＫ信号を送信する。
【００１１】
本開示の一実施の形態に係る非同期インタフェースによれば、受信回路が複数ワードをバッファ可能な受信バッファを有し、ハンドシェイクに要する時間に律速されないデータ伝送が可能となるような構成にしたので、伝送レートの低下を防ぐことができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であっても良い。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１の実施の形態に係る非同期インタフェースの一構成例を示す回路図である。
【図２】グレイコードを用いたＲＥＱ信号およびＡＣＫ信号の信号値の遷移の一例を示す説明図である。
【図３】第２の実施の形態に係る非同期インタフェースの一構成例を示す回路図である。
【図４】第２の実施の形態に係る非同期インタフェースにおける送信回路側のタイミングチャートである。
【図５】第２の実施の形態に係る非同期インタフェースにおける受信回路側のタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（図１、図２）
１．１  構成
１．２  動作
１．３  効果
２．第２の実施の形態（図３〜図５）
２．１  構成
２．２  動作
２．３  効果
３．その他の実施の形態
【００１４】
＜１．第１の実施の形態＞
［１．１  構成］
図１は、本開示の第１の実施の形態に係る非同期インタフェースの一構成例を示している。本実施の形態は、ＲＥＱ（request）信号とＡＣＫ（acknowledge）信号とを用いたハンドシェイクプロトコルによってデータ（ＤＡＴＡ）を伝送する非同期インタフェースに関する。
【００１５】
本実施の形態に係る非同期インタフェースは、データを送信する送信回路Ｔｘと、データを受信する受信回路Ｒｘと、それらの間を接続する信号線とを備えている。信号線は、データを伝送するデータ信号線１１と、ハンドシェイク線とを含んでいる。ハンドシェイク線は、ＲＥＱ信号を伝送するＲＥＱ信号線１２と、ＡＣＫ信号を伝送するＡＣＫ信号線１３とからなる。
【００１６】
送信回路Ｔｘは、送信データＷＤＡＴＡと送信要求信号ＷＶＡＬＩＤとを外部からもらい、ＲＥＱ信号およびＡＣＫ信号を用いたハンドシェイクプロトコルに従ってデータを受信回路Ｒｘへと送信するようになっている。送信回路Ｔｘは、Ｄ型フリップフロップ（ＤＦＦ）２０、ＤＦＦ２１およびＤＦＦ２２と、送信制御回路２３と、グレイコードカウンタ２４とを有している。
【００１７】
ＤＦＦ２０のＤ端子には外部からの送信データＷＤＡＴＡが入力されるようになっている。受信回路Ｒｘへと送信するデータは、ＤＦＦ２０のＱ端子から出力されるようになっている。ＤＦＦ２０、ＤＦＦ２１およびＤＦＦ２２のＣＫ端子には送信クロック信号ＷＣＬＫが入力されるようになっている。ＡＣＫ信号は、ＤＦＦ２１およびＤＦＦ２２を介して送信制御回路２３に入力されるようになっている。
【００１８】
送信制御回路２３には、外部から、送信クロック信号ＷＣＬＫと、リセット信号ＲＥＳＥＴと、送信要求信号ＷＶＡＬＩＤとが入力されるようになっている。また、送信制御回路２３は、外部に送信レディ信号ＷＲＥＡＤＹを出力するようになっている。また、送信制御回路２３には、ＤＦＦ２１およびＤＦＦ２２を介して、ＡＣＫ信号がＡＣＫＴｘ信号として入力されるようになっている。また、送信制御回路２３は、グレイコードカウンタ２４を介してＲＥＱ信号を送信するようになっている。
【００１９】
受信回路Ｒｘは、ＤＦＦ３０、ＤＦＦ３１およびＤＦＦ３２と、受信制御回路３３と、グレイコードカウンタ３４と、デコーダ３５と、デコーダ３６と、セレクタ３７と、セレクタ３８と、受信バッファ３９とを有している。
【００２０】
ＤＦＦ３０のＤ端子には、セレクタ３８を介して読み出された受信バッファ３９内のデータが入力されるようになっている。ＤＦＦ３０のＣＫ端子には受信制御回路３３からのクロック信号が入力されるようになっている。受信バッファ３９内のデータは、セレクタ３８、およびＤＦＦ３０を介して、受信データＲＤＡＴＡとして外部に出力されるようになっている。
【００２１】
受信制御回路３３には、外部から、受信クロック信号ＲＣＬＫと、リセット信号ＲＥＳＥＴと、受信レディ信号ＲＲＥＡＤＹとが入力されるようになっている。また、受信制御回路３３は、外部に受信要求信号ＲＶＡＬＩＤを出力するようになっている。また、受信制御回路３３には、ＤＦＦ３１およびＤＦＦ３２を介して、ＲＥＱ信号が入力されるようになっている。また、送信制御回路２３は、グレイコードカウンタ２４を介してＡＣＫ信号を送信するようになっている。
【００２２】
デコーダ３５には、ＲＥＱ信号が入力されるようになっている。デコーダ３５は、ＲＥＱ信号を書き込みアドレス信号ＥＮ〜ＥＮｎ−１としてセレクタ３７に出力するようになっている。セレクタ３７は、書き込みアドレス信号ＥＮ〜ＥＮｎ−１に基づいて受信バッファ３９にデータを書き込むようになっている。
【００２３】
デコーダ３６には、ＡＣＫ信号が入力されるようになっている。デコーダ３６は、ＡＣＫ信号を読み出しアドレス信号としてセレクタ３８に出力するようになっている。セレクタ３８は、読み出しアドレス信号に基づいて受信バッファ３９内のデータを読み出すようになっている。
【００２４】
送信回路Ｔｘは、Ｗｂｉｔ（Ｗは１以上の整数）のデータを１ワードとして、１ワードごとにデータを送信するようになっている。送信回路Ｔｘはまた、データを１ワード送信するごとに１ｂｉｔずつ値を異ならせたＲＥＱ信号を送信するようになっている。送信回路Ｔｘは、連続したｎ回のデータ送信について、互いに値の異なるＲＥＱ信号をｎ回送信するようになっている。
【００２５】
受信バッファ３９は、受信バッファワード数がｎ（ｎは４以上の整数）のバッファ（バッファ段数がｎのバッファ）となっている。受信バッファ３９は、例えばｎ×Ｗｂｉｔのリングバッファで構成されている。受信回路Ｒｘは、１ワードごとにデータを受信し、データを１ワード受信するごとに１ｂｉｔずつ値を異ならせたＡＣＫ信号を送信するようになっている。受信回路Ｒｘは、連続したｎ回のデータ受信について、互いに値の異なるＡＣＫ信号をｎ回送信するようになっている。
【００２６】
データ信号線１１は、Ｗ本の信号線（ｂｉｔ幅がＷ）で構成され、データを送信回路Ｔｘから受信回路Ｒｘへと伝送するものである。
【００２７】
ＲＥＱ信号線１２は、ｌｏｇ2（ｎ）本以上の信号線（ｂｉｔ幅がｌｏｇ2（ｎ）以上）で構成され、ＲＥＱ信号を送信回路Ｔｘから受信回路Ｒｘへと伝送するものである。
【００２８】
ＡＣＫ信号線１３は、ｌｏｇ2（ｎ）本以上の信号線（ｂｉｔ幅がｌｏｇ2（ｎ）以上）で構成され、ＡＣＫ信号を受信回路Ｒｘから送信回路Ｔｘへと伝送するものである。
【００２９】
なお、受信バッファワード数ｎは２の累乗数で８以上であり、ＲＥＱ信号線１２およびＡＣＫ信号線１３のそれぞれのｂｉｔ幅はｌｏｇ2（ｎ）であることが好ましい。
【００３０】
［１．２  動作］
本実施の形態に係る非同期インタフェースは、例えば、信号線が広域配線であり、そのために、受信回路Ｒｘまたは送信回路Ｔｘのクロック周期を超えるような大きな伝搬遅延が生じる場合のデータ伝送に好適である。例えば、送信回路Ｔｘがデータの送信に要する最小周期、または受信回路Ｒｘがデータの受信に要する最小周期に対し、ＲＥＱ信号がＲＥＱ信号線１２を伝搬する信号伝搬時間とＡＣＫ信号がＡＣＫ信号線１３を伝搬する信号伝搬時間との和の方が大きい場合のデータ伝送に好適である。
【００３１】
送信回路Ｔｘと受信回路Ｒｘとのクロックが非同期、またはクロック分配遅延のばらつきや変動が大きく、非同期とみなす必要がある場合にはＲＥＱ信号とＡＣＫ信号は同期化のために例えばＤＦＦの２段シフタ経由で受け取る必要がある。その他に、送信回路Ｔｘと受信回路Ｒｘとのブロック内での送信動作および受信動作に必要な時間やＲＥＱ信号およびＡＣＫ信号の伝送遅延があり、これらの遅延を全部足したものが１ワードのデータ転送ごとのハンドシェイクにかかる時間となる。
【００３２】
このハンドシェイクにかかる時間による伝送レートを低下させないようにするには、１回のハンドシェイクにかかる時間をＴａとし、送信回路Ｔｘの送信クロック周期および受信回路Ｒｘの受信クロック周期のうち周期の大きい方をＴｂとしたとき、
ｎ×Ｔｂ≧Ｔａ
の関係を満足するように受信バッファワード数ｎを決めると良い。
Ｔａは、より詳しくは、送信回路Ｔｘが１ワードのデータおよびＲＥＱ信号を送信し、それに対する応答として受信回路ＲｘがＡＣＫ信号を送信し、そのＡＣＫ信号を送信回路Ｔｘが受信して、送信回路Ｔｘが次のデータ送信が可能か否かを判定するまでに要する時間となる。
【００３３】
例として、図２を参照して、受信バッファワード数ｎ＝８、ＲＥＱ信号線１２のｂｉｔ幅＝ＡＣＫ信号線１３のｂｉｔ幅＝ｌｏｇ2（８）＝３ｂｉｔとし、グレイコードカウンタ２４，３４を用いて、ＲＥＱ信号とＡＣＫ信号とをそれぞれ１度に１ｂｉｔのみ変化させる動作を説明する。
【００３４】
グレイコードカウンタ２４，３４では、例えば図２のような３ビットの値を右回りに出力する。グレイコードカウンタ２４，３４によって、ＲＥＱ信号およびＡＣＫ信号を、１ワードの伝送ごとに１ｂｉｔのみ変化させる。
【００３５】
送信制御回路２３および受信制御回路３３は、リセット信号ＲＥＳＥＴが発行されたら、グレイコードカウンタ２４，３４において、ＲＥＱ信号の値＝ＡＣＫ信号の値＝０００となるように初期化する。
【００３６】
送信回路Ｔｘでは、送信要求信号ＷＶＡＬＩＤが発行され、かつ、「ＲＥＱ信号の次の値≠ＡＣＫ信号の値」の場合は、新しいデータを出力し、それに同期して、ＲＥＱ信号を次の値に更新する。受信回路Ｒｘでは、ＲＥＱ信号をアドレスとして用いて受信バッファ３９にデータを書き込む。
【００３７】
受信バッファ３９の記憶素子にスルーラッチを用いた場合は、ＲＥＱ信号をインバータやＮＡＮＤ等の論理ゲートでデコードした信号をそのままスルーラッチのイネーブル端子に入力すれば良い。受信バッファ３９の記憶素子にＤＦＦを用いた場合も、ＲＥＱ信号をインバータやＮＡＮＤ等の論理ゲートでデコードした信号をそのままクロック端子に入力すれば良い。どちらの場合でもＲＥＱ信号は１ビットずつ変化するので、デコードした信号に誤動作の原因となる不要な髭パルスが出ないようなデコード回路は容易に設計可能である。
【００３８】
受信回路Ｒｘでは、受信レディ信号ＲＲＥＡＤＹが発行され、かつ、「ＡＣＫ信号の値≠ＲＥＱ信号の値」の場合は、ＡＣＫ信号を読み出しアドレスとして用いて受信バッファ３９内のデータを受信データＲＤＡＴＡとして外部に出力する。さらに、それに同期して、ＡＣＫ信号を次の値に更新することで送信回路Ｔｘ側に読み出し完了アドレスを通知する。
【００３９】
以上のように、受信回路Ｒｘでは、ＲＥＱ信号を書き込みアドレスとして用いて、受信したデータを１ワードごとに受信バッファ３９に書き込むと共に、ＡＣＫ信号を読み出しアドレスとして用いて、受信バッファ３９内のデータを１ワードごとに読み出す。送信回路Ｔｘでは、ＲＥＱ信号によって、受信回路Ｒｘにデータの受信タイミングを知らせる。受信回路Ｒｘでは、ＲＥＱ信号のタイミングで受信バッファ３９にデータを書き込む。受信回路Ｒｘでは、ＲＥＱ信号、およびＡＣＫ信号を受信バッファ３９のポインタとして用いる。
【００４０】
以上の動作により、受信回路Ｒｘ側からのＡＣＫ信号が遅延しても、その状態で保証される受信バッファ３９の空きワード数分について送信回路Ｔｘ側はＡＣＫ信号を待たずに送信できる。
【００４１】
ところで、一般的に非同期信号の同期化手法として受信側のクロックを用いたＤＦＦによるシフタが良く使われる。このＤＦＦによる叩き直しを複数ビットに対して行うと、クロックタイミングに依存して送信側が意図しない値を受信側が受け取り誤動作する可能性がある。例えば、送信側が０００から１１１に信号変化させたとき、受信側では変化途中の信号をサンプリングして０１０や１１０といった値を受け取る可能性がある。しかしながら、本実施の形態では、複数ビットのＲＥＱ信号およびＡＣＫ信号の同期化をＤＦＦのシフト動作で行っても、変化が１度に１ビットと制限されているため、後段の論理回路で誤動作が起きない。また、受信回路Ｒｘ側でＲＥＱ信号をデコードした信号でデータを受信バッファ３９に書き込む際、変化は１ビットずつのため、ＤＦＦ以外の論理ゲートのみでデータの書込み制御信号を生成しても誤動作しないようにできる。
【００４２】
［１．３  効果］
以上のように、本実施の形態によれば、受信回路Ｒｘが複数ワードをバッファ可能な受信バッファ３９を有し、ハンドシェイクに要する時間に律速されないデータ伝送が可能となるような構成にしたので、伝送レートの低下を防ぐことができる。
【００４３】
本実施の形態では、受信バッファワード数をｎとし、ＲＥＱ信号線１２およびＡＣＫ信号線１３のそれぞれのｂｉｔ幅をｌｏｇ2（ｎ）本以上としている。そして、ＲＥＱ信号とＡＣＫ信号とを受信バッファ３９の書き込みおよび読み出しの際のポインタとして用いてるので、ＲＥＱ信号とＡＣＫ信号との値を比較することで次のデータ伝送が可能か否かを判定できる。そのため、非同期ブロック間のデータ伝送を行う際に、ブロック間の信号伝送時間が長い場合でも、上記した、ｎ×Ｔｂ≧Ｔａの関係を満足するように受信バッファワード数ｎを決めることで、ハンドシェイクにかかる時間に律速されずに高速なデータ伝送が可能となる。
【００４４】
また、本実施の形態によれば、送信回路Ｔｘがデータの送信に要する最小周期（最小データ送信周期）、または受信回路Ｒｘがデータの受信に要する最小周期に対し、ＲＥＱ信号がＲＥＱ信号線１２を伝搬する信号伝搬時間とＡＣＫ信号がＡＣＫ信号線１３を伝搬する信号伝搬時間との和の方が大きい条件下でのデータ伝送であっても、伝送レートの低下を防ぐことができる。ここで、少なくとも受信回路Ｒｘがクロックを用いない非同期回路であるか、または送信回路Ｔｘの送信に要する最小周期に対し十分小さなクロック周期で動作する受信回路Ｒｘである場合を考える。そのような回路ではハンドシェイク信号の同期化のためのＤＦＦシフタが不要か、またはＤＦＦシフタを用いた同期化のための遅延が送信周期に対して小さくなる。そのような回路でＲＥＱ信号およびＡＣＫ信号の伝送遅延が小さければ、ＲＥＱ信号線１２とＡＣＫ信号線１３との信号線数をそれぞれ１本とした単純なハンドシェイクによる伝送でもハンドシェイクにかかる時間が伝送レートを律速しないケースが有りうる。しかしながら、上記条件下でのデータ伝送であれば受信回路Ｒｘがクロックを用いない非同期回路であるか、または送信回路Ｔｘの最小データ送信周期に対し十分小さなクロック周期で動作する受信回路Ｒｘであっても単純なハンドシェイクによる伝送では伝送レートの低下が起こる。そのような場合であっても、本実施の形態によれば伝送レートの低下を防ぐことができる。
【００４５】
ＲＥＱ信号線１２およびＡＣＫ信号線１３のｂｉｔ幅をそれぞれ、ｌｏｇ2（ｎ）とし、ＲＥＱ信号およびＡＣＫ信号の値を生成する順序回路中のＤＦＦの数を同じくｌｏｇ2（ｎ）とすればその順序回路は余剰ステート（すなわち正常動作時には使われない状態）を持たない回路にできる。そのため、本実施の形態によれば、宇宙線等によるソフトエラーが起きてもハンドシェイク制御はデッドロック状態にならない。そのため、医療用機器や宇宙探査関連機器などの高信頼性システムで優位となる。また民生機器でも航空機内や高山での使用時等宇宙線の影響が大きい場合の信頼性が向上する。
【００４６】
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があっても良い。以降の他の実施の形態についても同様である。
【００４７】
＜２．第２の実施の形態＞
次に、本開示の第２の実施の形態について説明する。以下では、上記第１の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
【００４８】
［２．１  構成］
図３は、本開示の第２の実施の形態に係る非同期インタフェースの一構成例を示している。
【００４９】
本実施の形態に係る非同期インタフェースは、２つのデータ信号線１１Ａ，１１Ｂを有している。２つのデータ信号線１１Ａ，１１Ｂはそれぞれ、Ｗ本の信号線（ｂｉｔ幅がＷ）で構成され、データ（ＤＡＴＡ０），データ（ＤＡＴＡ１）を伝送する。
【００５０】
送信回路Ｔｘは、図１の構成に対して、ＤＦＦ２０に代えて、ＤＦＦ２０ＡおよびＤＦＦ２０Ｂを有している。また、送信回路Ｔｘは、図１の構成に対してデコーダ２５が追加されている。
【００５１】
ＤＦＦ２０ＡおよびＤＦＦ２０ＢのＤ端子には外部からの送信データＷＤＡＴＡが入力されるようになっている。ＤＦＦ２０ＡおよびＤＦＦ２０ＢのＥＮ端子には、デコーダ２５を介してＲＥＱ信号に基づく制御信号が入力されるようになっている。
【００５２】
その他の構成は、図１と略同様であっても良い。
【００５３】
［２．２  動作］
図４は、本実施の形態における送信回路Ｔｘ側のタイミングチャートを示している。図５は、本実施の形態における受信回路Ｒｘ側のタイミングチャートを示している。
【００５４】
クロック周波数が高い場合や、伝送遅延ばらつきが大きく、データとＲＥＱ信号との伝送遅延差によって受信回路Ｒｘ側で正常にデータが受け取れない場合は、データ信号線１１の本数を増やしてより広いデータ安定期間を確保すれば良い。
【００５５】
本実施の形態では、図３および図４に示したように、送信回路Ｔｘから、複数ワードのデータを、２つのデータ信号線１１Ａ，１１Ｂに、送信タイミングが互いに異なるように１ワードずつ振り分けて送信する。この際、送信回路Ｔｘでは、ＲＥＱ信号の値に従って、２つのデータ信号線１１Ａ，１１Ｂに、ＤＡＴＡ０とＤＡＴＡ１とを交互に振り分けて送信する。これにより、図３に示したように、データの安定期間を送信回路Ｔｘのクロックの周期Ｔｃｌｋ×２倍とし、許容遅延差を、おおよそ±Ｔｃｌｋのクロック周期に拡大することができる。
【００５６】
なお、本実施の形態では、２つのデータ信号線１１Ａ，１１Ｂ（２系統のデータ信号線）を備えた場合について説明したが、３系統以上のデータ信号線を備え、データを３系統以上のデータ信号線に振り分けて伝送するようにしても良い。
【００５７】
［２．３  効果］
本実施の形態によれば、受信回路Ｒｘで確実にデータが受信できるようにするために、データ伝送とＲＥＱ信号との伝送の相対遅延差を十分に小さくすることが困難な場合に有効である。データ信号線１１を増やし送信回路Ｔｘ側でＲＥＱ信号の値に応じてデータを振り分け、受信回路Ｒｘ側でＲＥＱ信号の値に応じてデータをラッチすることで相対遅延差の許容範囲を広げることができる。そのようなタイミング制約の緩和が、ＲＥＱ信号をデコードして送信データ線を選択する論理回路の追加のみで可能となる。
【００５８】
＜３．その他の実施の形態＞
本開示による技術は、上記各実施の形態の説明に限定されず種々の変形実施が可能である。
【００５９】
例えば、本技術は以下のような構成を取ることができる。
（１）
Ｗｂｉｔ（Ｗは１以上の整数）のデータを１ワードとして、１ワードごとに前記データを送信すると共に、前記データを１ワード送信するごとに１ｂｉｔずつ値を異ならせたＲＥＱ信号を送信する送信回路と、
受信バッファワード数がｎ（ｎは４以上の整数）の受信バッファを有し、１ワードごとに前記データを受信し、前記データを１ワード受信するごとに１ｂｉｔずつ値を異ならせたＡＣＫ信号を送信する受信回路Ｒｘと、
ｂｉｔ幅がＷであり、前記データを前記送信回路から前記受信回路へと伝送するデータ信号線と、
ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、前記ＲＥＱ信号を前記送信回路から前記受信回路へと伝送するＲＥＱ信号線と、
ｂｉｔ幅がｌｏｇ2（ｎ）以上であり、前記ＡＣＫ信号を前記受信回路から前記送信回路へと伝送するＡＣＫ信号線と
を備える非同期インタフェース。
（２）
前記送信回路は、連続したｎ回のデータ送信について、互いに値の異なる前記ＲＥＱ信号をｎ回送信し、
前記受信回路は、連続したｎ回のデータ受信について、互いに値の異なる前記ＡＣＫ信号をｎ回送信する
上記（１）に記載の非同期インタフェース。
（３）
前記受信回路は、前記ＲＥＱ信号を書き込みアドレスとして用いて、受信した前記データを１ワードごとに前記受信バッファに書き込むと共に、前記ＡＣＫ信号を読み出しアドレスとして用いて、前記受信バッファ内の前記データを１ワードごとに読み出す
上記（１）または（２）に記載の非同期インタフェース。
（４）
前記送信回路が前記データの送信に要する最小周期、または前記受信回路が前記データの受信に要する最小周期に対し、前記ＲＥＱ信号が前記ＲＥＱ信号線を伝搬する信号伝搬時間と前記ＡＣＫ信号が前記ＡＣＫ信号線を伝搬する信号伝搬時間との和の方が大きい
上記（１）ないし（３）のいずれか１つに記載の非同期インタフェース。
（５）
前記送信回路が１ワードの前記データおよび前記ＲＥＱ信号を送信し、それに対する応答として前記受信回路が前記ＡＣＫ信号を送信し、前記ＡＣＫ信号を前記送信回路が受信して、前記送信回路が次のデータ送信が可能か否かを判定するまでに要する時間をＴａとし、
前記送信回路の送信クロック周期および前記受信回路の受信クロック周期のうち周期の大きい方をＴｂとしたとき、
ｎ×Ｔｂ≧Ｔａ
の関係を満足する
上記（１）ないし（４）のいずれか１つに記載の非同期インタフェース。
（６）
１ワードのｂｉｔ幅を持つ前記データ信号線を２系統以上有し、
前記送信回路は、複数ワードの前記データを、２系統以上の前記データ信号線に、送信タイミングが互いに異なるように１ワードずつ振り分けて送信する
上記（１）ないし（５）のいずれか１つに記載の非同期インタフェース。
（７）
前記受信バッファワード数ｎが２の累乗数で８以上であり、
前記ＲＥＱ信号線および前記ＡＣＫ信号線のそれぞれのｂｉｔ幅がｌｏｇ2（ｎ）である
上記（１）ないし（６）のいずれか１つに記載の非同期インタフェース。
【００６０】
本出願は、日本国特許庁において２０１５年３月３０日に出願された日本特許出願番号第２０１５−０６９１０９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【００６１】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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