(57)【要約】      （修正有）【課題】各受動素子が電気的に個別に回路基板に接続される積層型受動素子パッケージを提供する。【解決手段】第１の表面２１とその反対面である第２の表面２２を有するインターポーザ２と、第１の表面２１に設けられている第１の受動素子３と、第２の表面２２に設けられている第２の受動素子４とを備え、インターポーザ２には、互いに電気的に離間している２つの電気経路２４が設けられ、各電気経路２４は、第１の表面２１に設けられている第１の端子パッド２４１と、第２の表面２２に設けられて第１の端子パッド２４１と電気的に連結されている第２の端子パッド２４２とを含み、第１の受動素子３は各第１の端子パッド２４１に電気的に連結されており、第２の受動素子４は、電気抵抗層と、電気抵抗層を介して連結されている２つの電極層４１とを有し、電極層４１は電気経路２４の第２の端子パッド２４２と電気的に離間している。【選択図】図１
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【実用新案登録請求の範囲】
【請求項１】
第１の表面と前記第１の表面の反対面である第２の表面とを有するインターポーザと、前記第１の表面に設けられている第１の受動素子と、前記第２の表面に設けられている第２の受動素子とを備え、
前記インターポーザには、前記第１の表面と前記第２の表面とをそれぞれ繋ぐように形成されて且つ互いに電気的に離間している２つの電気経路が設けられ、各前記電気経路は、前記第１の表面に設けられている第１の端子パッドと、前記第２の表面に設けられていて前記第１の端子パッドと電気的に連結されている第２の端子パッドとを含み、
前記第１の受動素子は、各前記第１の端子パッドに電気的に連結されており、
前記第２の受動素子は、電気抵抗層と、互いに離間していて前記電気抵抗層を介して連結されている２つの電極層とを有し、前記電極層は前記電気経路の前記第２の端子パッドと電気的に離間している
ことを特徴とする、積層型受動素子パッケージ。
【請求項２】
前記インターポーザには、それぞれ前記インターポーザを貫通し前記第１の表面と前記第２の表面とに開口する２つの貫通孔が設けられていて、
各前記電気経路は、前記第１の端子パッドと前記第２の端子パッドとを電気的に連結するように前記貫通孔に設けられている連結部材を更に含む、請求項１に記載の積層型受動素子パッケージ。
【請求項３】
前記インターポーザは、前記第１の表面と前記第２の表面とを繋ぐ側面を更に有し、
各前記電気経路は、前記側面に設けられている上、前記第１の端子パッドと前記第２の端子パッドとを電気的に連結する連結部材を更に含む、請求項１に記載の積層型受動素子パッケージ。
【請求項４】
各前記電気経路は、前記インターポーザと前記連結部材との間に形成されている導電層を更に含む、請求項２または請求項３に記載の積層型受動素子パッケージ。
【請求項５】
前記第１の受動素子は、チップキャパシタとチップインダクタとのいずれかであり、前記第２の受動素子は、チップレジスタである、請求項１〜４のいずれか一項に記載の積層型受動素子パッケージ。
【請求項６】
前記第２の受動素子の前記電気抵抗層を覆う保護層を更に備える、請求項１〜５のいずれか一項に記載の積層型受動素子パッケージ。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は受動素子に関し、特には積層型受動素子パッケージに関する。
【背景技術】
【０００２】
集積回路基板には、チップレジスタ、チップキャパシタ、チップインダクタなどの受動素子が多く配置される。複数の受動素子を回路基板に配置するため、受動素子を直接基板に埋め込む方法が有るが、この方法だと個々の受動素子が損壊した際に、個別に交換することができず、回路基板全体を交換しなくてはならない。また、受動素子を基板にはんだ付けする際には、フラックスが基板を這うように広がり、広がったフラックスが回路基板の集積度向上の妨げとなる。
【０００３】
受動素子を、個別に交換可能で且つできるだけ小さな占有面積（フットプリント）で回路基板に配置するため、複数の受動素子（サブパッケージ）を積層するように重ねて１つのパッケージとした上で、サブパッケージが積層してなったパッケージを回路基板上に実装できるようにした積層型受動素子パッケージが用いられている。
【０００４】
このような積層型受動素子パッケージとしては、従来、複数の受動素子を直並列に連結して積層したものが一般である。
【考案の概要】
【考案が解決しようとする課題】
【０００５】
しかしながら、上記従来の積層型受動素子パッケージでは、パッケージ内で受動素子同士が直列或いは並列に連結されているので、設計段階において電気的接続のフレームワークが予め決定されてしまい、適用性が限定される。
【０００６】
そこで、本考案は、受動素子を積層して回路基板における占有面積を減らすことができるだけでなく、各受動素子が電気的に個別に回路基板に接続されるように構成されて回路基板に対する適用性が向上された積層型受動素子パッケージの提供をその目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための手段として、本考案は、以下の手段を提供する。
【０００８】
即ち、第１の表面と前記第１の表面の反対面である第２の表面を有するインターポーザと、前記第１の表面に設けられている第１の受動素子と、前記第２の表面に設けられている第２の受動素子とを備え、
前記インターポーザには、前記第１の表面と前記第２の表面をそれぞれ繋ぐように形成されて且つ互いに電気的に離間している２つの電気経路が設けられ、各前記電気経路は、前記第１の表面に設けられている第１の端子パッドと、前記第２の表面に設けられていて前記第１の端子パッドと電気的に連結されている第２の端子パッドとを含み、
前記第１の受動素子は、各前記第１の端子パッドに電気的に連結されており、
前記第２の受動素子は、電気抵抗層と、互いに離間していて前記電気抵抗層を介して連結されている２つの電極層とを有し、前記電極層は前記電気経路の前記第２の端子パッドと電気的に離間していることを特徴とする積層型受動素子パッケージを提供する。
【考案の効果】
【０００９】
上記手段によれば、受動素子がそれぞれ相反する前記第１の表面と前記第２の表面とにそれぞれ設けられるので、２つの受動素子が積層されて回路基板における占有面積を減らすことができる上に、各受動素子が電気的に個別に設けられるように構成されているので、２つの受動素子それぞれを個別に直列あるいは並列で他の受動素子と接続することも可能となり、適用性が向上される。
【図面の簡単な説明】
【００１０】
【図１】本考案に係る積層型受動素子パッケージの第１の実施形態を側面から見た説明図である。
【図２】本考案に係る積層型受動素子パッケージの第１の実施形態を一部省略して上面から見た説明図である。
【図３】本考案に係る積層型受動素子パッケージの第２の実施形態を側面から見た説明図である。
【考案を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本考案に係る積層型受動素子パッケージの具体的な実施形態を説明する。
【００１２】
＜第１の実施形態＞
図１および図２には、本考案に係る積層型受動素子パッケージ２０の第１の実施形態が示されている。本実施形態において、積層型受動素子パッケージ２０は、第１の表面２１（図示上面）とその反対面である第２の表面２２（図示下面）とを有するインターポーザ２と、第１の表面２１に設けられている第１の受動素子３と、第２の表面２２に設けられている第２の受動素子４と、第２の表面２２側に設けられて第２の受動素子４の一部を覆う保護層５とを備える。
【００１３】
インターポーザ２には、それぞれインターポーザ２を貫通し第１の表面２１と第２の表面２２とに開口する２つの貫通孔２３と、第１の表面２１と第２の表面２２とをそれぞれ繋ぐように形成されて且つ互いに電気的に離間している２つの電気経路２４と、が設けられている。
【００１４】
電気経路２４はそれぞれ、インターポーザ２の第１の表面２１に設けられている第１の端子パッド２４１と、第２の表面２２に設けられている第２の端子パッド２４２と、第１の端子パッド２４１と第２の端子パッド２４２とを電気的に連結するようにインターポーザ２の貫通孔２３に設けられている連結部材２４３と、を含む。
【００１５】
第１の受動素子３は、インターポーザ２の第１の表面２１において２つの電気経路２４それぞれの第１の端子パッド２４１に電気的に連結されている。
【００１６】
第２の受動素子４は、インターポーザ２の第２の表面２２において、図２に示されているように、電気抵抗層４２と、互いに離間していて電気抵抗層４２を介して連結されている２つの電極層４１とを有する。これら電極層４１は、電気経路２４の第２の端子パッド２４２と電気的に離間している。
【００１７】
保護層５は、インターポーザ２の第２の表面２２において、第２の受動素子４の電気抵抗層４２を覆うように設けられている。なお、第２の受動素子４の電極層４１および電気経路２４の第２の端子パッド２４２は保護層５に覆われず露出している。保護層５の設置は、電気抵抗層４２を外部環境から保護すると共に酸化を防ぐためである。
【００１８】
例として、インターポーザ２はセラミックスにより構成することができる。また、第１の受動素子３としては例えばチップキャパシタやチップインダクタが用いられる。第２の受動素子４は、本実施形態においてチップレジスタである。
【００１９】
貫通孔２３は、インターポーザ２にレーザー穿孔を施すことにより形成することができる。第１の端子パッド２４１、第２の端子パッド２４２、電極層４１、電気抵抗層４２はそれぞれ、インターポーザ２の第１の表面２１または第２の表面２２に印刷により形成することができる。
【００２０】
また、連結部材２４３を貫通孔２３内に設ける方法としては充填印刷を用いることができる。例えば、銀ペーストや銀パラジウムペーストといった導体ペースト材料を貫通孔２３に注入すればその注入した材料により連結部材２４３を形成できる。あるいは、貫通孔２３を画成するインターポーザ２の内壁面に、銅をターゲットとしたスパッタリングによって種晶層となる導電層（図示せず）を形成し、更に電気めっきや化学めっきによって貫通孔２３内の上記導電層に積層するように銅、ニッケル、パラジウム、金などの金属層を設けることによって該金属層を連結部材２４３とすることもできる。いずれの方法にしろ、連結部材２４３は第１の端子パッド２４１と第２の端子パッド２４２との電気的連結を確保するように設けられればよい。
【００２１】
上記の構成により、本実施形態によれば、インターポーザ２の第１の表面２１に設けられた第１の受動素子３は、２つの電気経路２４（第１の端子パッド２４１、連結部材２４３、第２の端子パッド２４２）を通して、第２の表面２２における各第２の端子パッド２４２を端子として、外部に接続することが可能となる。
【００２２】
従って、本考案に係る積層型受動素子パッケージ２０を用いる際には、第１の受動素子３の端子となる２つの第２の端子パッド２４２と、第２の受動素子４の２つの電極層４１とが、同じ側の表面（インターポーザ２の第２の表面２２）にそれぞれ設けられているので、例えば各第２の端子パッド２４２と各電極層４１の表面にそれぞれはんだ２００を設ければプリント回路基板１００に直接接続することができるようになる。
【００２３】
そして上述のように、電極層４１と第２の端子パッド２４２とは電気的に離間しているので、積層型受動素子パッケージ２０がプリント回路基板１００に接続された際に、第１の受動素子３と第２の受動素子４とは電気的に個別にプリント回路基板１００に接続される。よって、それぞれ独立した作動が可能となる。
【００２４】
以上のように、本考案に係る積層型受動素子パッケージ２０によれば、受動素子を積層して回路基板における占有面積を減らすことができるだけでなく、各受動素子が電気的に個別に回路基板に接続されるように構成されるので回路基板に対する適用性が向上される。
【００２５】
また、はんだ２００の設置箇所を各第２の端子パッド２４２と各電極層４１の表面のみに限定することで、一般に受動素子を回路基板にはんだ付けする過程ではんだが露出してしまい回路基板においてスペースを余計に取ってしまうといったことがなくなる。
【００２６】
＜第２の実施形態＞
図３には、本考案に係る積層型受動素子パッケージ２０の第２の実施形態が示されている。本実施形態の、第１の実施形態との相違は、インターポーザ２に貫通孔２３が設けられていない点と、連結部材２４３の構成が異なる点にある。以下、相違点のみ説明する。
【００２７】
インターポーザ２は第１の表面２１と第２の表面２２とを繋ぐ側面２５を更に有する。
【００２８】
各電気経路２４の連結部材２４３は、側面２５にそれぞれ設けられていて、第１の端子パッド２４１と第２の端子パッド２４２とを電気的に連結している。
【００２９】
本実施形態における各電気経路２４は以下のように形成することができる。まず、第１の端子パッド２４１と第２の端子パッド２４２とをそれぞれインターポーザ２に設けた後に、インターポーザ２の相対する両方の側面２５（第１の表面２１と第２の表面２２との側面２５に近接する一部を含む）にスパッタリングにより例えばニッケルクロム合金からなる導電層２６を形成し、形成された導電層２６上に更に電気めっきによって銅、ニッケル、スズなどの導体材料からなる連結部材２４３を形成する。なお、導電層２６を設けるのは、インターポーザ２の側面２５に電気めっきにより連結部材２４３を形成しやすくするためである。
【００３０】
以上総括すると、本考案に係る積層型受動素子パッケージ２０によれば、相反する両面（第１の表面２１と第２の表面２２）にそれぞれ設けられた第１の受動素子３と第２の受動素子４とが、各電気経路２４を介することにより、電気的に個別に回路基板に接続されることが可能となる。よって、第１の受動素子３と第２の受動素子４それぞれを直列あるいは並列で他の受動素子と接続することも可能となる。即ち、本考案に係る積層型受動素子パッケージは、受動素子を積層して回路基板における占有面積を減らすことができるだけでなく、各受動素子が電気的に個別に回路基板に接続されるように構成されて回路基板に対する適用性が向上される。
【００３１】
以上、本考案の好ましい実施形態を説明したが、本考案はこれに限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能である。
【産業上の利用可能性】
【００３２】
本考案に係る積層型受動素子パッケージは、チップレジスタ、チップキャパシタ、チップインダクタなどの受動素子を積層して回路基板に実装するためのパッケージとして利用することができる。
【符号の説明】
【００３３】
２０  積層型受動素子パッケージ
２  インターポーザ
２１  第１の表面
２２  第２の表面
２３  貫通孔
２４  電気経路
２４１  第１の端子パッド
２４２  第２の端子パッド
２４３  連結部材
２５  側面
２６  導電層
３  第１の受動素子
４  第２の受動素子
４１  電極層
４２  電気抵抗層
５  保護層
１００  プリント回路基板
２００  はんだ
【図１】
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【図２】
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【図３】
0003201107.tif 000005