【事件の表示】
　特許第５８０２２３１号発明「半導体装置及びその製造方法」の特許異議申立事件について，次のとおり決定する。
【結　論】
　特許第５８０２２３１号の明細書，特許請求の範囲を訂正請求書に添付された訂正明細書，特許請求の範囲のとおり，訂正後の請求項〔２−６〕について訂正することを認める。
　特許第５８０２２３１号の請求項２ないし４及び６に係る特許を維持する。
【理　由】
第１　手続の経緯 
　特許第５８０２２３１号の請求項２ないし４及び６に係る特許についての出願（以下「本件出願」という。）は，平成２５年３月２２日に特許出願され，平成２７年９月４日にその特許権の設定登録がされ，その後，その特許について，特許異議申立人森田裕（以下「特許異議申立人」という。）により特許異議の申立てがされ，平成２８年９月１２日付けで取消理由が通知され，その指定期間内である平成２８年１１月１１日に意見書の提出及び訂正の請求があり，その訂正の請求に対して特許異議申立人から平成２９年１月１０日付けで意見書が提出されたものである。 
第２　訂正の適否についての判断
　１　訂正の内容
　（１）訂正事項１
　訂正前の特許請求の範囲の請求項２を，
「第１電極と，
　前記第１電極に接続された第１導電形の第１半導体層と，
　前記第１半導体層に接した第２導電形の第２半導体層と，
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第２半導体層の不純物濃度よりも低く，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，
　前記第２半導体層，並びに，その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と，
　前記ゲート絶縁膜上に設けられたゲート電極と，
　前記第３半導体層に接続された第２電極と，
　を備えた半導体装置。」
の記載から，
「第１電極と，
　前記第１電極に接続された第１導電形の第１半導体層と，
　前記第１半導体層に接した第２導電形の第２半導体層と，
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第２半導体層の不純物濃度よりも低く，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，
　前記第２半導体層，並びに，その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と，
　前記ゲート絶縁膜上に設けられたゲート電極と，
　前記第３半導体層に接続された第２電極と，
　を備え，
　前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し，
　前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸している半導体装置。」
に訂正する。
　（２）訂正事項２
　訂正前の特許請求の範囲の請求項３を，
「第１電極と，
　前記第１電極に接続された第１導電形の第１半導体層と，
　前記第１半導体層に接した第２導電形の第２半導体層と，
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第１半導体層の不純物濃度と等しく，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，
　前記第２半導体層上，並びに，その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜と，
　前記ゲート絶縁膜上に設けられたゲート電極と，
　前記第３半導体層に接続された第２電極と，
　を備えた半導体装置。」
の記載から，
「第１電極と，
　前記第１電極に接続された第１導電形の第１半導体層と，
　前記第１半導体層に接した第２導電形の第２半導体層と，
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第１半導体層の不純物濃度と等しく，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，
　前記第２半導体層上，並びに，その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜と，
　前記ゲート絶縁膜上に設けられたゲート電極と，
　前記第３半導体層に接続された第２電極と，
　を備え，
　前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し，
　前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸している半導体装置。」
に訂正する。
　（３）訂正事項３
　訂正前の特許請求の範囲の請求項６を，
「前記第１半導体層，前記第２半導体層及び前記第３半導体層は，炭化珪素により形成されている請求項２〜５のいずれか１つに記載の半導体装置。」」
の記載から，
「前記第１半導体層，前記第２半導体層及び前記第３半導体層は，炭化珪素により形成されている請求項２〜５のいずれか１つに記載の半導体装置。」に訂正する。
　（４）訂正事項４
　訂正前の明細書の段落【０００５】を，
「実施形態に係る半導体装置は，第１電極と，前記第１電極に接続された第１導電形の第１半導体層と，前記第１半導体層に接した第２導電形の第２半導体層と，前記第２半導体層に接し，第１導電形であり，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，前記第２半導体層，並びに，その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極と，前記第３半導体層に接続された第２電極と，を備える。前記第３半導体層の不純物濃度は，前記第２半導体層の不純物濃度よりも低い。」
の記載から，
「実施形態に係る半導体装置は，第１電極と，前記第１電極に接続された第１導電形の第１半導体層と，前記第１半導体層に接した第２導電形の第２半導体層と，前記第２半導体層に接し，第１導電形であり，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，前記第２半導体層，並びに，その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と，前記ゲート絶縁膜上に設けられたゲート電極と，前記第３半導体層に接続された第２電極と，を備える。前記第３半導体層の不純物濃度は，前記第２半導体層の不純物濃度よりも低い。前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し，前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸している。」
に訂正する。
　２　訂正の適否
　（１）訂正事項１
　　ア　訂正の目的について
　訂正事項１は，「第２半導体層」について，「前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し」と限定し，「第３半導体層」について，「前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸し」と限定するものであるから，特許法第１２０条の５第２項ただし書き第１号に規定する特許請求の範囲の減縮を目的とするものである。
　　イ　新規事項の有無について
　本件図面の図１（ｂ）には，ウェル１３がドリフト層１２の上面からドリフト層１２中に延伸した構成が記載され，ソース層１４がウェル１３の上面からウェル１３中に延伸した構成が記載されているので，訂正事項１は，図１（ｂ）の記載に基づくものである。
　したがって，訂正事項１は，願書に添付した明細書，特許請求の範囲又は図面（以下「願書に添付した明細書等」という。）の記載に基づくものであるから，願書に添付した明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく，願書に添付した明細書等に記載した事項の範囲内においてされたものであるから，特許法第１２０条の５第９項で準用する第１２６条第５項に適合するものである。
　　ウ　特許請求の範囲の拡張又は変更について
　訂正事項１は，上記アに記載したように，特許請求の範囲の減縮を目的とするものであり，訂正の前後で特許請求の範囲に記載された発明の拡張又は変更はないから，実質上特許請求の範囲の拡張し，又は変更するものに該当せず，特許法第１２０条の５第９項で準用する第１２６条第６項に適合するものである。
　（２）訂正事項２について
　　ア　訂正の目的について
　訂正事項２は，「第２半導体層」について，「前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し」と限定し，「第３半導体層」について，「前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸し」と限定するものであるから，特許法第１２０条の５第２項ただし書き第１号に規定する特許請求の範囲の減縮を目的とするものである。
　　イ　新規事項の有無について
　本件図面の図１（ｂ）には，ウェル１３がドリフト層１２の上面からドリフト層１２中に延伸した構成が記載され，ソース層１４がウェル１３の上面からウェル１３中に延伸した構成が記載されているので，訂正事項２は，図１（ｂ）の記載に基づくものである。
　したがって，訂正事項２は，願書に添付した明細書，特許請求の範囲又は図面（以下「願書に添付した明細書等」という。）の記載に基づくものであるから，願書に添付した明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく，願書に添付した明細書等に記載した事項の範囲内においてされたものであるから，特許法第１２０条の５第９項で準用する第１２６条第５項に適合するものである。
　　ウ　特許請求の範囲の拡張又は変更について
　訂正事項２は，上記アに記載したように，特許請求の範囲の減縮を目的とするものであり，訂正の前後で特許請求の範囲に記載された発明の拡張又は変更はないから，実質上特許請求の範囲の拡張し，又は変更するものに該当せず，特許法第１２０条の５第９項で準用する第１２６条第６項に適合するものである。
　（３）訂正事項３について
　　ア　訂正の目的について
　訂正事項３は，訂正前の請求項６の文末の誤記である「」」を削除するものであるから，当該訂正事項３は，特許法第１２０条の５第２項ただし書き第２号に規定する誤記の訂正を目的とするものである。
　　イ　新規事項の有無について
　訂正事項３は，本来不要な記号「」」を削除するものであるから，願書に添付した明細書等の記載に基づくものであるから，願書に添付した明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではなく，願書に添付した明細書等に記載した事項の範囲内においてされたものであるから，特許法第１２０条の５第９項で準用する第１２６条第５項に適合するものである。
　　ウ　特許請求の範囲の拡張又は変更について
　訂正事項３は，誤記を訂正するものであるから，実質上特許請求の範囲の拡張し，又は変更するものに該当せず，特許法第１２０条の５第９項で準用する第１２６条第６項に適合するものである。
　（４）訂正事項４について
　　ア　訂正の目的について
　訂正事項４は，訂正事項１と整合させるための明細書の訂正であるから，特許法第１２０条の５第２項ただし書き第３号に規定する明瞭でない記載の釈明を目的とするものである。
　　イ　新規事項の有無について
　訂正事項１は，上記（１）イのとおり願書に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内のものであるから，訂正事項１と整合させるための訂正事項４も同様に，願書に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内のものであり，特許法第１２０条の５第９項の規定によって準用する第１２６条第５項に適合するものである。
　　ウ　特許請求の範囲の拡張又は変更について
　訂正事項４は，上記アのとおりであるから，実質上特許請求の範囲を拡張し，又は変更するものではなく，特許法第１２０条の５第９項の規定によって準用する第１２６条第６項に適合するものである。
　（５）一群の請求項について
　訂正事項１〜３は，それぞれ訂正前の請求項２，３，６を訂正するものであり，訂正前の請求項４〜６は請求項２又は３を直接的又は間接的に引用するため，請求項２〜６は一群の請求項である。
　また，訂正事項４は，本件特許明細書に係る訂正であって，訂正事項１及び２に関連する請求項は，訂正前の請求項２〜６と認められる。
　よって，本件訂正請求は，一群の請求項〔２〜６〕について請求するものと認められる。
　３　小括
　以上のとおりであるから，本件訂正請求による訂正は特許法第１２０条の５第２項第１号ないし第３号に掲げる事項を目的とするものであり，かつ，同条第４項，及び，同条第９項において準用する同法第１２６条第４項から第６項までの規定に適合するので，訂正後の請求項〔２〜６〕について訂正を認める。
第３　特許異議の申立てについて
　１　本件特許発明
　本件訂正請求により訂正された訂正請求項２ないし４及び６に係る発明（以下「本件特許発明２ないし４及び６」という。）は，その特許請求の範囲の請求項１ないし４及び６に記載された次の事項により特定されるとおりのものである。
（１）本件特許発明２
「第１電極と，
　前記第１電極に接続された第１導電形の第１半導体層と，
　前記第１半導体層に接した第２導電形の第２半導体層と，
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第２半導体層の不純物濃度よりも低く，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，
　前記第２半導体層，並びに，その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と，
　前記ゲート絶縁膜上に設けられたゲート電極と，
　前記第３半導体層に接続された第２電極と，
　を備え，
　前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し，
　前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸している半導体装置。」
（２）本件特許発明３
「第１電極と，
　前記第１電極に接続された第１導電形の第１半導体層と，
　前記第１半導体層に接した第２導電形の第２半導体層と，
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第１半導体層の不純物濃度と等しく，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，
　前記第２半導体層上，並びに，その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜と，
　前記ゲート絶縁膜上に設けられたゲート電極と，
　前記第３半導体層に接続された第２電極と，
　を備え，
　前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し，
　前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸している半導体装置。」
（３）本件特許発明４
「前記第２半導体層は，
　　前記第３半導体層の直下域に配置された第１領域と，
　　前記第３半導体層を囲む第２領域と，
　を有した請求項２または３に記載の半導体装置。」
（４）本件特許発明６
「前記第１半導体層，前記第２半導体層及び前記第３半導体層は，炭化珪素により形成されている請求項２〜５のいずれか１つに記載の半導体装置。」
　２　取消理由の概要
　訂正前の請求項２ないし４，及び６に係る特許に対して平成２８年９月１２日付けで特許権者に通知した取消理由の要旨は，次のとおりである。
　Ａ　本件特許の請求項２ないし４，及び６に係る発明は，本件特許の出願前日本国内において頒布された甲第１号証（特開２００７−１３０５８号公報）に記載された発明であって，特許法第２９条第１項第３号に該当し，特許を受けることができないから，それら発明に係る特許は取り消すべきものである。 
　Ｂ　本件特許の請求項２ないし４，及び６に係る発明は，本件特許の出願前日本国内において頒布された甲第１号証（特開２００７−１３０５８号公報）に記載された発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであって，特許法第２９条第２項の規定により特許を受けることができないから，その発明に係る特許は取り消すべきものである。 
　３　甲第１号証の記載
　（１）甲第１号証の記載事項
　甲第１号証（特開２００７−１３０５８号公報）には，下記の事項が記載されている。 
　　ア　「【０００６】
　本発明は、高い絶縁耐圧を有し、オン抵抗を低減した炭化珪素の半導体装置を提供する。
　・・・中略・・・
【００２０】 
　次に，本発明の第２の具体例について説明する。  
　図２は，本発明の第２の具体例にかかる半導体装置の模式断面図である。すなわち，同図は，プレーナ型ＭＯＳＦＥＴの模式断面構造を表わす。  
　本具体例においても，炭化珪素（ＳｉＣ）のｎ＋型ドレイン層（基板）３６の上に，それぞれ炭化珪素からなるｎ−型ドリフト層３４，ｐ型ボディ層３２が形成されている。ここで，素子の耐圧を例えば１２００ボルトとして設計すると，ｎ−型ドリフト層３４の厚みＷ１は約１０マイクロメータ，ｐ型ボディ層３２の厚みは約１ミクロメータ程度である。ＭＯＳＦＥＴのｎ＋型ソース層（主電極層）２２がｐ型ボディ層３２の上部に部分的に設けられ，ｎ＋型ドレイン層（基板）３６側に設けられているドレインへの電流経路を構成するｎ型層３０が，ｎ−型ドリフト層３４と接続するように設けられている。これら各層は，それぞれ炭化珪素により形成することができる。ここで，ｎ−型ドリフト層３４，ｐ型ボディ層３２は，エピタキシャル成長法で形成すると結晶性が良く漏れ電流を小さくできる。 
【００２１】 
　第１具体例と同様に，ｎ＋型層３０の幅Ｋ１としては，例えば１〜１０マイクロメータとすることができる。本具体例においても，シリコンの約十倍のアバランシェ破壊電界を有する炭化珪素材料を用いているために，ｎ−型ドリフト層３４の厚みＷ１を狭くかつ濃度を高くできる。この結果として，シリコンを用いたＭＯＳＦＥＴと比較して，オン電圧を１／１００程度に充分に低くすることができる。不純物濃度は，例えば，ｎ＋型ドレイン層（基板）３６において１×１０１９／ｃｍ３，ｐ型ボディ層３２において１×１０１７〜５×１０１７／ｃｍ３，ｎ＋型ソース層２２において１×１０１８〜１０×１０１８／ｃｍ３，ｎ型蓄積チャネル層２４において１×１０１６〜１０×１０１６／ｃｍ３とすることができる。ｎ−型ドリフト層３４においては，耐圧によって適正な濃度に設定する必要がある。 
【００２２】 
　そして，本具体例においては，ｎ＋型ソース層２２とｎ型層３０との間の領域において，ゲート酸化膜２６との界面にｎ型蓄積チャネル層２４とｐ型層２５とが設けられている。ｐ型層２５のチャネルに沿う長さＬ１は，ｎ型蓄積チャネル層２４のチャネルに沿う長さ（Ｌ２−Ｌ１）より小さく，例えば，１マイクロメータ以下とし，オン電圧の上昇を抑制することが望ましい。また，その位置は，ｎ＋型ソース領域２２とｎ型層３０の間において適宜選択できる。つまり，図２においては，ｐ型層２５がｎ＋型ソース領域２２とｎ型層３０とのほぼ中央付近に設けられた具体例を表したが，ｐ型層２５は，例えば，図３に例示した如くｎ＋型ソース領域２２に隣接させてもよく，または図４に例示した如くｎ型層３０に隣接させて設けてもよい。 
【００２３】 
　ｎ型蓄積チャネル層２４，ｐ型層２５及びｎ型層３０の上はゲート酸化膜２６で覆われており，さらにゲート酸化膜２６の上部には例えばｐ型ポリシリコンなどからなるゲート電極２８が設けられている。なお，図２では，ｎ型層３０の上はゲート酸化膜２６で覆われているが，ｎ型であるのでチャネルを形成する必要がなく，プロセスの容易性からこのような形態としたに過ぎない。ｎ型層３０の上のゲート酸化膜２６を削除するとプロセスは若干複雑になるが，ゲート−ドレイン間の静電容量を低減でき高速化が図れるというメリットがある。 
【００２４】 
　ゲート電極２８にしきい値以上の電圧を印加すると，後に詳述するように，チャネル領域が形成され，図２に破線Ｊ１で表したように電子が流れる。つまり，オン状態において，電子は，ｎ＋型ソース層２２から，ｎ型蓄積チャネル層２４，ｐ型層２５と酸化膜の界面，ｎ型蓄積チャネル層２４を経由してｎ型層３０へと流れる。 
【００２５】 
　本具体例においても，第１具体例に関して前述したものと同様の理由により，ｎ型蓄積チャネル層２４をエピタキシャル成長で形成することにより，炭化珪素の酸化膜界面におけるトラップを減少させ，オン抵抗を大幅に下げることができる。 
　・・・中略・・・ 
【００３０】 
　本具体例においても，プレーナ型構造であるために，ゲート端面における電界集中を低減できるので，より高い絶縁耐圧が実現できる。また，ｎ型蓄積チャネル層２４を設けることにより，低オン抵抗を実現できる。さらに，ｐ型層２５を設けることにより，ゲート閾値電圧を５ボルト以上とできるのでノイズによる誤動作を抑制でき，より高い信頼性を有するＭＯＳＦＥＴ半導体装置を実現できる。」 
　　イ　「【００３１】 
　図６は，本発明の第３の具体例にかかるプレーナ型ＭＯＳＦＥＴとしての半導体装置の模式断面図である。同図については，図１乃至図５に関して前述したものと同様な要素には同一の番号を付して詳細な説明を省略する。  
　本具体例においては，ｎ＋型ソース層２２とｎ型層３０との間の領域において，ゲート酸化膜２６に対向してｎ型蓄積チャネル層２４が選択的に設けられている。 
【００３２】 
　さらに，第２の具体例におけるｐ型層２５は設けられず，ｐ型ボディ層３２がゲート酸化膜２６と対向している領域が，ｐ型層２５と同様の作用をする。また，ｐ型ボディ層３２は，ゲート酸化膜２６との界面に反転層チャネル領域を形成する。このようにすればｎ型蓄積チャネル層２４におけるゲート閾値電圧が，反転層チャネル領域におけるゲート閾値電圧より低くなっても全体としてのゲート閾値電圧は充分に高くできる。電子流Ｊ２は，ｎ型蓄積チャネル層２４の中のｐ型ボディ層３２との界面の付近と，ゲート絶縁膜２６と対向してｐ型ボディ層３２に形成される反転層チャネル領域を経て，ドレイン電極３８へと流れる。 
【００３３】 
　この結果，第３の具体例においても，より高い絶縁耐圧，ノイズに対して安定動作が可能な，低オン抵抗ＭＯＳＦＥＴ半導体装置が実現できる。なお，本具体例においても，第２具体例に関して前述したものと同様に，ｎ型蓄積チャネル層２４は，ソース層２２とｎ型層３０との間の任意の位置に設けることができる。つまり，ｎ型蓄積チャネル層２４は，ソース層２２とｎ型層３０との中央付近に設けてもよく，またはｎ型層３０に隣接して設けてもよい。  
　なお，第３の具体例にかかるプレーナ型のＭＯＳＦＥＴは，第１の具体例にかかるプレーナ型のＭＯＳＦＥＴと比較してｐボディ層３２の表面の一部にｎ型蓄積チャネル層２４を形成したものであり，より界面移動度の影響を受けにくい点で有利である。さらになお，第３の具体例にかかるプレーナ型のＭＯＳＦＥＴは，第２の具体例にかかるプレーナ型のＭＯＳＦＥＴと比較してｐ型層２５が不要であり，プロセスが簡略化できる点も有利である。」
　　ウ　「【００３４】 
　図７は，本発明の第４の具体例にかかるプレーナ型のＭＯＳＦＥＴとしての半導体装置の模式断面図である。同図についても，図１乃至図６に関して前述したものと同様な要素には同一の番号を付して詳細な説明を省略する。　本具体例においては，ｎ−型ドリフト層３４の表面にｐ型ボディ層３２が選択的に形成されている。そして，これらｐ型ボディ層３２の表面にｎ＋型ソース層２２が選択的に形成されている。ｎ＋型ソース層２２からｐ型ボディ層３２を経てｎ−型ドリフト層３４に至る領域の上にはゲート絶縁膜２６を介してゲート電極２８が設けられている。そして，このゲート電極２８に対向するように，半導体層の表面にｎ型蓄積チャネル層２４が形成されている。またさらに，このチャネル層２４による電子の導通経路の途中において，ｐ型ボディ層３２の表面にｐ型層２７が設けられている。  
　ここで，ｐ型ボディ層３２の端部間隔Ｋ３は，例えば１〜１０マイクロメータとすることができる。  
　電子流Ｊ３は，ｎ＋型ソース層２２から，ｎ型蓄積チャネル層２４，及びｐ型層２７に形成される反転層チャネル領域を通り，ｎ−型ドリフト層３４を経由してドレイン電極３８へと流れ込む。この場合においても，電子流の経路上にｐ型層２７を設けることにより，しきい値を望ましい範囲まで上昇させ，高絶縁耐圧，ノイズに対して誤動作が低減され，低オン抵抗であるプレーナ型ＭＯＳＦＥＴ半導体装置が実現できる。つまり，第４の具体例にかかるプレーナ型のＭＯＳＦＥＴは，第１の具体例にかかるプレーナ型のＭＯＳＦＥＴと比較してｎ型蓄積チャネル層２４を設けることにより，界面移動度の影響をより受けにくくなり，さらに，ｐ型層２７を設けることにより，しきい値を上昇させて絶縁耐圧や耐ノイズ性をさらに向上させることができる。 
【００３５】 
　なお，本具体例においても，ｐ型層２７の位置は，ｐ型ボディ層３２の端部には限定されない。これ以外にも，例えばｐ型層２７をソース層２２に隣接させて設けてもよい。 
【００３６】 
　また，第１乃至第３の具体例にかかるプレーナ型のＭＯＳＦＥＴの形成方法としては，たとえば，ｐ型ボディ層３２をエピタキシャル法でｎ−型ドリフト層３４の上面に形成し，その後にｎ型層３０を形成することが可能である。第１乃至第３の具体例にかかるプレーナ型のＭＯＳＦＥＴでは，結晶性のよいエピタキシャル層をｐ型ボディ層３２に適用できる点が効果であり，第４の具体例にかかるプレーナ型のＭＯＳＦＥＴでは，イオン注入と拡散によりｐ型ボディ層３２を形成しており，これにより濃度の制御性が良くなることが特徴である。そして，ｐボディ層３２が拡散で形成した場合であっても，界面の主要部にｎ型蓄積チャネル層２４を形成してあり，拡散による結晶欠陥の影響は受けにくい構造になっていることが特徴のひとつである。」　　エ　図６には，ドレイン電極３８の上に，ｎ＋型ドレイン層３６，ｎ−型ドリフト層３４，ｐ型ボディ層３２の順に形成され，ｐ型ボディ層３２，ｎ型蓄積チャネル層２４及びｎ型層３０のそれぞれの上面はゲート酸化膜２６で覆われ，ｎ型層３０がｐ型ボディ層３２とは側面において接し，ｎ型蓄積チャネル層２４がｐ型ボディ層３２とは下面及び一方の側面において接し，ｎ＋型ソース層２２とは他方の側面において接して形成され，ソース層２２の上にソース電極２０が設けられた構造が記載されている。また，オン状態において，電子は，ｎ＋型ソース層２２から，ｎ型蓄積チャネル層２４，ｐ型ボディ層３２と酸化膜の界面を経由してｎ型層３０，ｎ−型ドリフト層３４へと流れることが破線Ｊ２で示されている。
　　オ　図２には，ドレイン電極３８の上に，ｎ＋型ドレイン層３６，ｎ−型ドリフト層３４，ｐ型ボディ層３２の順に形成され，ｐ型層２５，ｎ型蓄積チャネル層２４及びｎ型層３０のそれぞれの上面はゲート酸化膜２６で覆われ，ｐ型層２５がｐ型ボディ層３２の上面において，ｎ＋型ソース層２２とｎ型層３０との間に設けられ，一方のｎ型蓄積チャネル層２４がｐ型ボディ層３２の上面において，ｎ型層３０の側面とｐ型層２５の一方の側面との間に形成され，他方のｎ型蓄積チャネル層２４がｐ型ボディ層３２の上面において，ｎ＋型ソース層２２の側面とｐ型層２５の他方の側面との間に形成され，ソース層２２の上にソース電極２０が設けられた構造が記載されている。また，オン状態において，電子は，ｎ＋型ソース層２２から，ｎ型蓄積チャネル層２４，ｐ型層２５と酸化膜の界面，ｎ型蓄積チャネル層２４，ｎ型層３０を経由してｎ−型ドリフト層３４へと流れることが破線Ｊ１で示されている。
　　カ　図７には，ドレイン電極３８の上に，ｎ＋型ドレイン層３６，ｎ−型ドリフト層３４が順に形成され，ｐ型ボディ層３２の上面に形成されたｎ型蓄積チャネル層２４は一方の側面がｎ＋型ソース層２２に接し他方の側面がｐ型層２７の一方の側面に接し，ｎ−型ドリフト層３４の上面に形成されたｎ型蓄積チャネル層２４は，一方の側面がｐ型層２７の他方の側面に接し，
ｐ型層２７はｐ型ボディ層３２の上面とｎ−型ドリフト層３４の上面に形成され，ｐ型層２７及びｎ型蓄積チャネル層２４のそれぞれの上面はゲート酸化膜２６で覆われ，ｎ＋型ソース層２２の上にソース電極２０が設けられた構造が記載されている。また，電子流Ｊ３は，ｎ＋型ソース層２２から，ｐ型ボディ層３２の上面のｎ型蓄積チャネル層２４，ｐ型層２７に形成される反転層チャネル領域，ｎ−型ドリフト層３４の上面のｎ型蓄積チャネル層２４を経由してｎ−型ドリフト層３４へと流れることが破線Ｊ３で示されている。
　（２）甲第１号証に記載された発明
　上記の甲第１号証の記載から，甲第１号証には以下の３つの発明が記載されていると認められる。
　　ア　甲１発明Ａ
　上記（１）のア，イ，エに記載された事項から，甲第１号証には下記の発明（以下「甲１発明Ａ」という。）が記載されていると認められる。
「ドレイン電極３８と， 
　前記ドレイン電極３８の上に形成された炭化珪素（ＳｉＣ）のｎ＋型ドレイン層３６と， 
　前記ｎ＋型ドレイン層３６の上に形成された炭化珪素からなるｎ−型ドリフト層３４と， 
　前記ｎ−型ドリフト層３４の上に形成された炭化珪素からなるｐ型ボディ層３２と， 
　前記ｐ型ボディ層３２の上部に部分的に設けられたＭＯＳＦＥＴの炭化珪素からなるｎ＋型ソース層２２と， 
　前記ｐ型ボディ層３２とは側面において接し，前記ｎ−型ドリフト層３４と接続するように設けられ，ｎ＋型ドレイン層３６側に設けられているドレインへの電流経路を構成する炭化珪素からなるｎ型層３０と， 
　前記ｐ型ボディ層３２とは下面及び一方の側面において接し，前記ｎ＋型ソース層２２とは他方の側面において接し，ゲート酸化膜２６に対向して設けられたｎ型蓄積チャネル層２４と， 
　前記ｐ型ボディ層３２，前記ｎ型層３０，及び前記ｎ型蓄積チャネル層２４のそれぞれの上面を覆うゲート酸化膜２６と，
　前記ゲート酸化膜２６の上部に設けられたゲート電極２８と， 
　前記ｎ＋型ソース層２２の上に設けられたソース電極２０とを備えた半導体装置であって， 
　前記ｐ型ボディ層３２の不純物濃度は１×１０１７〜５×１０１７／ｃｍ３であり，前記ｎ＋型ソース層２２の不純物濃度は１×１０１８〜１０×１０１８／ｃｍ３であり，エピタキシャル成長で形成された前記ｎ型蓄積チャネル層２４の不純物濃度は１×１０１６〜１０×１０１６／ｃｍ３である，半導体装置。」 
　　イ　甲１発明Ｂ
　上記（１）のア，オに記載された事項から，甲第１号証には下記の発明（以下「甲１発明Ｂ」という。）が記載されていると認められる。
「ドレイン電極３８と， 
　前記ドレイン電極３８の上に形成された炭化珪素（ＳｉＣ）のｎ＋型ドレイン層３６と， 
　前記ｎ＋型ドレイン層３６の上に形成された炭化珪素からなるｎ−型ドリフト層３４と， 
　前記ｎ−型ドリフト層３４の上に形成された炭化珪素からなるｐ型ボディ層３２と， 
　前記ｐ型ボディ層３２の上部に部分的に設けられたＭＯＳＦＥＴの炭化珪素からなるｎ＋型ソース層２２と， 
　前記ｐ型ボディ層３２とは側面において接し，前記ｎ−型ドリフト層３４と接続するように設けられ，ｎ＋型ドレイン層３６側に設けられているドレインへの電流経路を構成する炭化珪素からなるｎ型層３０と， 
　前記ｐ型ボディ層３２の上面において，前記ｎ＋型ソース層２２と前記ｎ型層３０との間に設けられたｐ型層２５と，
　前記ｐ型ボディ層３２の上面において，前記ｎ型層３０の側面と前記ｐ型層２５の一方の側面との間に設けられた一方のｎ型蓄積チャネル層２４と
　前記ｐ型ボディ層３２の上面において，前記ｎ＋型ソース層２２の側面と前記ｐ型層２５の他方の側面との間に設けられた他方のｎ型蓄積チャネル層２４と， 
　前記ｐ型層２５，前記ｎ型層３０，及び前記一方及び他方のｎ型蓄積チャネル層２４のそれぞれの上面を覆うゲート酸化膜２６と， 
　前記ゲート酸化膜２６の上部に設けられたゲート電極２８と， 
　前記ｎ＋型ソース層２２の上に設けられたソース電極２０と， 
を備えた半導体装置。」 
　　ウ　甲１発明Ｃ
　上記（１）のア，ウ，カに記載された事項から，甲第１号証には下記の発明（以下「甲１発明Ｃ」という。）が記載されていると認められる。
「ドレイン電極３８と， 
　前記ドレイン電極３８の上に形成された炭化珪素（ＳｉＣ）のｎ＋型ドレイン層３６と， 
　前記ｎ＋型ドレイン層３６の上に形成された炭化珪素からなるｎ−型ドリフト層３４と， 
　前記ｎ−型ドリフト層３４の表面に選択的に形成された炭化珪素からなるｐ型ボディ層３２と， 
　前記ｐ型ボディ層３２の表面に選択的に形成された炭化珪素からなるｎ＋型ソース層２２と， 
　前記ｎ−型ドリフト層３４の上面において、ｐ型層２７の一方の側面と接した一方のｎ型蓄積チャネル層２４と
　前記ｐ型ボディ層３２の上面において、前記ｐ型層２７の他方の側面と前記ｎ＋型ソース層２２の側面との間に設けられた他方のｎ型蓄積チャネル層２４と， 
　前記ｐ型ボディ層３２の上面と前記ｎ−型ドリフト層３４の上面に形成された前記ｐ型層２７と，
　前記ｐ型層２７、前記一方のｎ型蓄積チャネル層２４、及び他方のｎ型蓄積チャネル層２４のそれぞれの上面を覆うゲート酸化膜２６と， 
　前記ゲート酸化膜２６の上部に設けられたゲート電極２８と， 
　前記ｎ＋型ソース層２２の上に設けられたソース電極２０と， 
を備えた半導体装置。」 
　４　取消理由通知に記載した取消理由について
　取消理由では，本件特許発明２は甲１発明Ａにより新規性及び進歩性が判断され，本件特許発明３は甲１発明Ｂまたは甲１発明Ｃより新規性及び進歩性が判断された。
　そこで，ここでは，甲１発明Ａによる本件特許発明２の新規性及び進歩性，甲１発明Ｂによる本件特許発明３の新規性及び進歩性，甲１発明Ｃによる本件特許発明３の新規性及び進歩性について，以下に検討する。
　（１）甲１発明Ａによる本件特許発明２の新規性及び進歩性
　　ア　本件特許発明２と甲１発明Ａの対比　 
　　（ア）本件特許発明２の「第１電極」について 
　甲１発明Ａの「ドレイン電極３８」は，本件特許発明２の「第１電極」に相当する。 
　　（イ）本件特許発明２の「第１半導体層」について 
　甲第１号証の図６には，オン状態において，電子は，ｎ＋型ソース層２２から，ｎ型蓄積チャネル層２４，ｐ型ボディ層３２と酸化膜の界面を経由してｎ型層３０，ｎ−型ドリフト層３４へと流れることが破線Ｊ２で示されていることから，甲１発明Ａのｎ型層３０はドレインへの電流経路を構成しているので，ドレイン電極３８に電気的に接続されたｎ型の半導体層といえる。 
　よって，上記（ア）の事項を踏まえると，甲１発明Ａの「ｎ型層３０」は，本件特許発明２の「前記第１電極に接続された第１導電形の第１半導体層」に相当する。 
　　（ウ）本件特許発明２の「第２半導体層」について 
　甲１発明Ａのｐ型ボディ層３２は，「ｎ−型ドリフト層３４の上に形成された炭化珪素からなる」ものである。
　よって，上記（イ）の事項を踏まえると，甲１発明Ａの「ｐ型ボディ層３２」は，本件特許発明２の「前記第１半導体層に接した第２導電形の第２半導体層」に相当する。 
　　（エ）本件特許発明２の「第３半導体層」について 
　甲１発明Ａでは，ｎ型蓄積チャネル層２４は，ｐ型ボディ層３２とは接しているもののｎ型層３０とは隣接しておらず，ｎ型層３０はｐ型ボディ層３２とは接していることから，ｎ型蓄積チャネル層２４は，ｐ型ボディ層３２によってｎ型層３０から区画されているといえる。
　また，甲１発明Ａの「エピタキシャル成長で形成された前記ｎ型蓄積チャネル層２４の不純物濃度は１×１０１６〜１０×１０１６／ｃｍ３」であり，甲１発明Ａのｐ型ボディ層３２の不純物濃度は，「１×１０１７〜５×１０１７／ｃｍ３」であるから，甲１発明Ａのｎ型蓄積チャネル層２４の不純物濃度は，ｐ型ボディ層３２の不純物濃度より低い場合が含まれる。
　そうすると，甲１発明Ａの「ｎ型蓄積チャネル層２４」は，本件特許発明２の「前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第２半導体層の不純物濃度よりも低く，前記第２半導体層によって前記第１半導体層から区画された第３半導体層」に相当するものと認められる。　　（オ）本件特許発明２の「ゲート絶縁膜」について 
　甲１発明Ａでは，ゲート酸化膜２６が「前記ｐ型ボディ層３２，前記ｎ型層３０，及び前記ｎ型蓄積チャネル層２４のそれぞれの上面を覆」うものであり，また，上記（エ）から，ｎ型蓄積チャネル層２４は，ｐ型ボディ層３２によってｎ型層３０から区画されたものであるから，ｐ型ボディ層３２はゲート酸化膜２６と接する上部において，両側にｎ型層３０とｎ型蓄積チャネル層２４が配置された構成となっている。 
　よって，甲１発明Ａの「ゲート酸化膜２６」は，本件特許発明２の「前記第２半導体層，並びに，その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜」に相当するものと認められる。 
　　（カ）本件特許発明２の「ゲート電極」について　 
　甲１発明Ａのゲート電極２８は，「前記ゲート酸化膜２６の上部に設けられた」ものなので，本件特許発明２の「前記ゲート絶縁膜上に設けられたゲート電極」に相当する。 
　　（キ）本件特許発明２の「第２電極」について 
　甲１発明Ａでは，ｎ型蓄積チャネル層２４は，「ｎ＋型ソース層２２とは他方の側面において接」しており，ソース電極２０は，「ｎ＋型ソース層２２の上に設けら」ているので，　甲１発明Ａのソース電極２０はｎ型蓄積チャネル層２４に電気的に接続されているといえる。 
　よって，甲１発明Ａの「ソース電極２０」は，本件特許発明２の「前記第３半導体層に接続された第２電極」に相当する。 
　　（ク）第３半導体層と第２半導体層の関係について
　甲１発明Ａでは，ｐ型ボディ層３２とｎ型蓄積チャネル層２４のそれぞれの上面はゲート酸化膜２６に覆われており，かつ，ｎ型蓄積チャネル層２４は，「ｐ型ボディ層３２とは下面及び一方の側面において接」していることから，ｎ型蓄積チャネル層２４は，ゲート酸化膜２６に覆われた上面から，ｐ型ボディ層３２の内部側に伸びた構成となっている。
　よって，甲１発明Ａにおいても，本件特許発明２の「前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸している」構成を有しているといえる。
　　（ケ）以上の対応関係から，本件特許発明２と甲１発明Ａとは，下記の（コ）点で一致し，（サ）の点で相違する。 
　　（コ）一致点 
「第１電極と， 
　前記第１電極に接続された第１導電形の第１半導体層と， 
　前記第１半導体層に接した第２導電形の第２半導体層と， 
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第２半導体層の不純物濃度よりも低く，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と， 
　前記第２半導体層，並びに，その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と， 
　前記ゲート絶縁膜上に設けられたゲート電極と， 
　前記第３半導体層に接続された第２電極と， 
　を備え，
　前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸している半導体装置。」 
　　（サ）相違点
　本件特許発明２では，「第２半導体層」は，「前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し」た構成であるのに対し，甲１発明Ａの「ｐ型ボディ層３２」は，ｎ型層３０の側面に隣接しているものの，ｎ型層３０の上面から前記ｎ型層３０中に延伸した構成とはなっていない点。
　　イ　新規性の判断　
　甲１発明Ａにおいて，ｐ型ボディ層３２は，下面においてｎ−型ドリフト層３４と接し側面においてｎ型層３０に接しているところ，ｎ型層３０がｎ−型ドリフト層３４と実質的に同一な層ではないからｎ型層３０とｎ−型ドリフト層３４とを一体の層とみなすことはできないので，上記相違点は実質的な相違点であるから，本件特許発明２は甲１発明Ａではない。
　　ウ　進歩性の判断
　甲第１号証には，段落【０００６】に，高い絶縁耐圧を有し、オン抵抗を低減した炭化珪素の半導体装置を提供するが課題であることが記載されているので，甲１発明Ａにおいては高い絶縁耐圧とオン抵抗低減が求められているものである。
　そして，一般に，半導体の不純物の濃度が高い場合には抵抗が小さくなり，ドリフト層の不純物の濃度が低い場合には半導体装置の耐圧が高くなるものであり，甲１発明Ａにおいては，ｎ型層３０はドレインへの電流経路を構成し，ｎ−型ドリフト層３４の濃度は耐圧によって設定されるものであることを踏まえると，ｎ型層３０はオン抵抗の低減を図るために不純物濃度がｎ−型ドリフト層３４より高く設定されるものであり，ｎ−型ドリフト層３４は高い絶縁耐圧を実現するため不純物濃度がｎ型層３０より低く設定されるものであると認められる。
　そうすると，ｎ型層３０とｎ−型ドリフト層３４とを一体の層で形成した場合には，甲１発明Ａが課題としている高い絶縁耐圧とオン抵抗低減のどちらかまたは両方の効果の妨げになるため，ｎ型層３０とｎ−型ドリフト層３４とを一体の層で形成することには阻害要因があると認められる。
　よって，甲１発明Ａにおいて，「ｎ型層３０」を「ｎ−型ドリフト層３４」と「一体に形成した層」とし，「ｐ型ボディ層３２」を該「一体に形成した層」中に延伸して，相違点に係る構成とすることには，当業者が容易に想到し得たとはいえない。
　　エ　小括 
　以上から，本件特許発明２は，甲１発明Ａではない。
　また，本件特許発明２は，甲１発明Ａから当業者が容易に発明をすることができたものとはいえない。
　（２）甲１発明Ｂによる本件特許発明３の新規性及び進歩性
　　ア　本件特許発明３と甲１発明Ｂの対比　 
　　（ア）本件特許発明３の「第１電極」について 
　上記（１）ア（ア）と同様，甲１発明Ｂの「ドレイン電極３８」は，本件特許発明３の「第１電極」に相当する。 
　　（イ）本件特許発明３の「第１半導体層」について 
　甲第１号証の図２には，オン状態において，電子は，ｎ＋型ソース層２２から，他方のｎ型蓄積チャネル層２４，ｐ型層２５と酸化膜の界面，一方のｎ型蓄積チャネル層２４，ｎ型層３０を経由してｎ−型ドリフト層３４へと流れることが破線Ｊ１で示されていることから，甲１発明Ｂの一方のｎ型蓄積チャネル層２４は，ドレイン電極への電流経路を構成しているので，ドレイン電極３８に電気的に接続されたｎ型の半導体層といえる。 
　よって，上記（ア）の事項を踏まえると，甲１発明Ｂの「一方のｎ型蓄積チャネル層２４」は，本件特許発明３の「前記第１電極に接続された第１導電形の第１半導体層」に相当する。 
　　（ウ）本件特許発明３の「第２半導体層」について 
　甲１発明Ｂでは，ｐ型層２５の一方の側面は一方のｎ型蓄積チャネル層２４は接しているので，ｐ型層２５は一方のｎ型蓄積チャネル層２４に接したｐ型の半導体層といえる。 
　よって，上記（イ）の事項を踏まえると，甲１発明Ｂの「ｐ型層２５」は，本件特許発明３の「前記第１半導体層に接した第２導電形の第２半導体層」に相当する。 
　　（エ）本件特許発明３の「第３半導体層」について 
　甲１発明Ｂのｎ＋型ソース層２２の側面とｐ型層２５の他方の側面との間に設けられたｎ型蓄積チャネル層２４は，ｐ型層２５に接したｎ型の半導体層といえる。 
　また、甲第１号証の段落【００２５】には，「ｎ型蓄積チャネル層２４をエピタキシャル成長で形成する」ことが記載されているので，甲１発明Ｂの一方のｎ型蓄積チャネル層２４の不純物濃度と，他方のｎ型蓄積チャネル層２４の不純物濃度とは同じであると認められる。 
　そして、甲１発明Ｂの他方のｎ型蓄積チャネル層２４は、ｐ型層２５に接しているものの、該ｐ型層２５が存在しているため一方のｎ型蓄積チャネル層２４とは接していないので、他方のｎ型蓄積チャネル層２４は、ｐ型層２５によって、一方のｎ型蓄積チャネル層２４から区画されているといえる。
　上記の事項から，甲１発明Ｂの「他方のｎ型蓄積チャネル層２４」は、本件特許発明３の「前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第１半導体層の不純物濃度と等しく，前記第２半導体層によって前記第１半導体層から区画された第３半導体層」に相当するものと認められる。 
　　（オ）本件特許発明３の「ゲート絶縁膜」について 
　甲１発明Ｂでは，ゲート酸化膜２６は、前記ｐ型層２５，前記ｎ型層３０，及び前記一方及び他方のｎ型蓄積チャネル層２４のそれぞれの上面を覆う」ものであり、ｐ型層２５は、一方の側面で一方のｎ型蓄積チャネル層２４と接し，他方の側面で他方のｎ型蓄積チャネル層２４と接している。
　よって、甲１発明Ｂの「ゲート酸化膜２６」は，本件特許発明３の「前記第２半導体層上，並びに，その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜」に相当するものと認められる。 
　　（カ）本件特許発明３の「ゲート電極」について　 
　甲１発明Ｂの「ゲート電極２８」は，「前記ゲート酸化膜２６の上部に設けられた」ものなので，本件特許発明３の「前記ゲート絶縁膜上に設けられたゲート電極」に相当する。 
　　（キ）本件特許発明３の「第２電極」について 
　甲１発明Ｂでは，他方のｎ型蓄積チャネル層２４が設けられているので，甲１発明Ｂのソース電極２０は他方のｎ型蓄積チャネル層２４に電気的に接続されているといえる。 
　よって，甲１発明Ｂの「ソース電極２０」は，本件特許発明３の「前記第３半導体層に接続された第２電極」に相当する。 
　　（ク）以上の対応関係から，本件特許発明３と甲１発明Ｂとは，下記の（ケ）の点で一致し，（コ）及び「サ」の点で相違する。 
　　（ケ）一致点 
「第１電極と， 
　前記第１電極に接続された第１導電形の第１半導体層と， 
　前記第１半導体層に接した第２導電形の第２半導体層と， 
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第１半導体層の不純物濃度と等しく，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と， 
　前記第２半導体層上，並びに，その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜と， 
　前記ゲート絶縁膜上に設けられたゲート電極と， 
　前記第３半導体層に接続された第２電極と， 
　を備えた半導体装置。」 
　　（コ）相違点１
　本件特許発明３では，「第２半導体層」は，「前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し」た構成であるのに対し，甲１発明Ｂの「第２半導体層」に対応する層は，そのような構成とはなっていない点。
　　（サ）相違点２
　本件特許発明３では，「第３半導体層」は，「前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸し」た構成であるのに対し，甲１発明Ｂの「第３半導体層」に対応する層は，そのような構成とはなっていない点。
　　イ　新規性の判断　
　甲第１号証には、ｐ型層２５とｐ型ボディ層３２とが同一な層であること、一方のｎ型蓄積チャネル層２４とｎ型層３０及びｎ−型ドリフト層３４とが同一な層であることは記載されておらず、甲１発明Ｂにおいては，ｐ型層２５と一方のｎ型蓄積チャネル層２４の下面はｐ型ボディ層３２に接するものとなっている。
　そうすると、甲１発明Ｂでは，ｐ型層２５は一方のｎ型蓄積チャネル層２４中に延伸した構成とはならず、他方のｎ型蓄積チャネル層２４はｐ型層２５中に延伸した構成とはならいので、上記相違点１及び２は実質的な相違点であり，本件特許発明３は甲１発明Ｂではない。
　　ウ　進歩性の判断
　相違点１について検討する。
　甲第１号証には，一方及び他方の「ｎ型蓄積チャネル層２４をエピタキシャル成長で形成することにより、炭化珪素の酸化膜界面におけるトラップを減少させ、オン抵抗を大幅に下げる」ものであることが段落【００２５】に記載され、また，ｎ型蓄積チャネル層２４の不純物濃度を「１×１０１６〜１０×１０１６／ｃｍ３」とし、ｎ−型ドリフト層３４の不純物濃度を「耐圧によって適正な濃度に設定する」ことが段落【００２１】に記載されているので、甲１発明Ｂの一方及び他方の「ｎ型蓄積チャネル層２４」と「ｎ−型ドリフト層３４」とは、それぞれ異なる機能を果たすものであり、かつ、一方及び他方のｎ型蓄積チャネル層２４はｐ型ボディ層３２上に「エピタキシャル成長により形成する」ものなので、必ずｎ−型ドリフト層３４の後に形成されるものとなる。
　さらに、上記（１）ウに記載したように、ｎ型層３０とｎ−型ドリフト層３４とを一体の層で形成することには阻害要因があると認められる。
　そうすると、「ｎ型」の半導体層であるからといって、一方の「ｎ型蓄積チャネル層２４」、「ｎ型層３０」、及び「ｎ−型ドリフト層３４」を一体の層で形成することは，あり得ないものと認められる。
　よって，甲１発明Ｂにおいて，一方の「ｎ型蓄積チャネル層２４」、「ｎ型層３０」、及び「ｎ−型ドリフト層３４」を「一体の層」とし，「ｐ型層２５」を該「一体の層」中に延伸して，相違点１に係る構成とすることは，当業者が容易に想到し得たとはいえない。
　　エ　小括 
　以上から，本件特許発明３は，甲１発明Ｂではない。
　また，本件特許発明３は，相違点２について検討するまでもなく、甲１発明Ｂから当業者が容易に発明をすることができたものとはいえない。
　（３）甲１発明Ｃによる本件特許発明３の新規性及び進歩性
　　ア　本件特許発明３と甲１発明Ｃの対比と判断　 
　　（ア）本件特許発明３の「第１電極」について 
　甲１発明Ｃの「ドレイン電極３８」は，本件特許発明３の「第１電極」に相当する。 
　　（イ）本件特許発明３の「第１半導体層」について 
　甲第１号証の図７には，電子流Ｊ３が，ｎ＋型ソース層２２から，他方のｎ型蓄積チャネル層２４，ｐ型層２７に形成される反転層チャネル領域，一方のｎ型蓄積チャネル層２４を通り，ｎ−型ドリフト層３４を経由することが図示されているので，甲１発明Ｃの一方のｎ型蓄積チャネル層２４は，ドレインへの電流経路を構成しているので，ドレイン電極３８に電気的に接続されたｎ型の半導体層といえる。
　よって，上記（ア）の事項を踏まえると，甲１発明Ｃの「一方のｎ型蓄積チャネル層２４」は，本件特許発明３の「前記第１電極に接続された第１導電形の第１半導体層」に相当する。 
　　（ウ）本件特許発明３の「第２半導体層」について 
　甲１発明Ｃのｐ型層２７は，一方の側面において一方のｎ型蓄積チャネル層２４と接している。 
　よって，上記（イ）の事項を踏まえると，甲１発明Ｃの「ｐ型層２７」は，本件特許発明３の「前記第１半導体層に接した第２導電形の第２半導体層」に相当する。 
　　（エ）本件特許発明３の「第３半導体層」について 
　甲１発明Ｃの他方のｎ型蓄積チャネル層２４は，ｐ型層２７の他方の側面とｎ＋型ソース層２２の側面との間に設けられているので、ｐ型層２７に接したｎ型の半導体層といえる。 
　また，甲第１号証では、図７には、一方と他方のｎ型蓄積チャネル層２４に同じ「２４」の番号が付されていることから、同じ半導体層であるものと認められる。
　そして，甲１発明Ｃでは，他方のｎ型蓄積チャネル層２４と一方のｎ型蓄積チャネル層２４との間にはｐ型層２７が形成されており，かつ，該ｐ型層２７はｐ型ボディ層３２の上面とｎ−型ドリフト層３４の上面に形成されているので，他方のｎ型蓄積チャネル層２４は，ｐ型層２７によって一方のｎ型蓄積チャネル層２４から区画されているといえる。 
　そうるすと，甲１発明Ｃの「他方のｎ型蓄積チャネル層２４」は，本件特許発明３の「前記第２半導体層に接し，第１導電形であり，前記第２半導体層によって前記第１半導体層から区画された第３半導体層」に相当するものと認められる。 
　　（オ）本件特許発明３の「ゲート絶縁膜」について 
　甲１発明Ｃでは，ｐ型層２７は一方のｎ型蓄積チャネル層２４と他方のｎ型蓄積チャネル層２４との間に形成されているので，ｐ型層２７の両側には，一方のｎ型蓄積チャネル層２４と他方のｎ型蓄積チャネル層２４とが配置されているといえる。 
　また，甲１発明Ｃのゲート酸化膜２６は，ｐ型層２７、一方のｎ型蓄積チャネル層２４、及び他方のｎ型蓄積チャネル層２４のそれぞれの上面を覆うものである。 
　よって，甲１発明Ｃの「ゲート酸化膜２６」は，本件特許発明３の「前記第２半導体層上，並びに，その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜」に相当するものと認められる。
　　（カ）本件特許発明３の「ゲート電極」について　 
　甲１発明Ｃの「ゲート電極２８」は，ゲート酸化膜２６の上部に設けられたものなので，本件特許発明３の「前記ゲート絶縁膜上に設けられたゲート電極」に相当する。 
　　（キ）本件特許発明３の「第２電極」について 
　甲１発明Ｃでは，ソース電極２０はｎ＋型ソース層２２の上に設けられており，該ｎ＋型ソース層２２は他方のｎ型蓄積チャネル層２４に接していることから，ソース電極２０は他方のｎ型蓄積チャネル層２４に電気的に接続されているといえる。 
　よって，甲１発明Ｃの「ソース電極２０」は，本件特許発明３の「前記第３半導体層に接続された第２電極」に相当する。 
　　（ク）以上の対応関係から，本件特許発明３と甲１発明Ｃとは，下記の（ケ）の点で一致し，（コ）ないし（シ）の点で相違する。 
　　（ケ）一致点 
「第１電極と， 
　前記第１電極に接続された第１導電形の第１半導体層と， 
　前記第１半導体層に接した第２導電形の第２半導体層と， 
　前記第２半導体層に接し，第１導電形であり，その不純物濃度が前記第１半導体層の不純物濃度と等しく，前記第２半導体層によって前記第１半導体層から区画された第３半導体層と，
　前記第２半導体層上，並びに，その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜と， 
　前記ゲート絶縁膜上に設けられたゲート電極と， 
　前記第３半導体層に接続された第２電極と， 
　を備えた半導体装置。」 
　　（コ）相違点１
　本件特許発明３では，「第２半導体層」は，「前記第２半導体層は，前記第１半導体層の上面から前記第１半導体層中に延伸し」た構成であるのに対し，甲１発明Ｃの「第２半導体層」に対応する層は，そのような構成とはなっていない点。
　　（シ）相違点２
　本件特許発明３では，「第３半導体層」は，「前記第３半導体層は，前記第２半導体層の上面から前記第２半導体層中に延伸し」た構成であるのに対し，甲１発明Ｃの「第３半導体層」に対応する層は，そのような構成とはなっていない点。
　　イ　新規性の判断　
　甲第１号証には、ｐ型層２７とｐ型ボディ層３２とが同一な層であること、一方のｎ型蓄積チャネル層２４とｎ−型ドリフト層３４とが同一な層であることは記載されていない。また，甲１発明Ｃにおいては，ｐ型層２７はｐ型ボディ層３２及びｎ−型ドリフト層３４の上面に形成され，ｎ型蓄積チャネル層２４はｎ−型ドリフト層３４の上面に形成されている。
　そうすると，甲１発明Ｃの「ｐ型層２７」は，「一方のｎ型蓄積チャネル層２４」中に延伸した構成とはならず、「他方のｎ型蓄積チャネル層２４」は「ｐ型層２７」中に延伸した構成とはならいので、上記相違点１及び２は実質的な相違点であり，本件特許発明３は甲１発明Ｃではない。
　　ウ　進歩性の判断
　相違点１について検討する。
　甲１発明Ｃでは、一方のｎ型蓄積チャネル層２４はｎ−型ドリフト層３４の上面に設けられ、他方のｎ型蓄積チャネル層２４はｐ型ボディ層３２の上面に設けられていること，甲第１号証の段落【００２５】にはｎ型蓄積チャネル層２４をエピタキシャル成長で形成することが記載されていることから、甲１発明Ｃの一方と他方のｎ型蓄積チャネル層２４も、エピタキシャル成長で形成したものと認められる。
　そうすると，上記（２）ウの記載と同様に、一方のｎ型蓄積チャネル層２４とｎ−型ドリフト層３４を一体の層で形成することはあり得ないものと認められる。
　よって，甲１発明Ｃにおいて，一方の「ｎ型蓄積チャネル層２４」及び「ｎ−型ドリフト層３４」を「一体の層」とし，「ｐ型層２７」を該「一体の層」中に延伸して，相違点１に係る構成とすることは，当業者が容易に想到し得たとはいえない。
　　エ　小括 
　以上から，本件特許発明３は，甲１発明Ｃではない。
　また，本件特許発明３は，相違点２について検討するまでもなく、甲１発明Ｃから当業者が容易に発明をすることができたものではない。
　（４）本件特許発明４及び６について
　本件特許発明４及び６は，本件特許発明２または３を更に減縮したものである。 
　そうすると，上記本件特許発明２または３についての判断と同様の理由により，当業者が甲１発明に基いて容易に発明をすることができたとはいえない。 
　（５）特許異議申立人の意見について
　　ア　本件特許発明２
　特許異議申立人は，平成２９年１月１０日付け意見書「１　本件発明２」欄（２頁２行ないし６頁３行）において、甲第１号証の図６に記載されたｎ型層３０及びｎ−型ドリフト層３４構成を，「ドレイン電極（３８）に接続されたｎ型のｎ−型ドリフト層（３４）及びｎ型層（３０）からなるｎ型一体層（以下「ｎ型一体層Ａ」という。）」と認定している。
　しかしながら，上記４（１）イ及びウに記載したように，ｎ型層３０とｎ−型ドリフト層３４は異なる半導体層であるから，「ｎ型一体層」と認定することはできず，また，ｎ型層３０とｎ−型ドリフト層３４とを一体の層で形成することには阻害要因がある認められることから，上記認定を前提とする特許異議申立人の主張を採用することはできない。。
　　イ　本件特許発明３（その１）
　特許異議申立人は，平成２９年１月１０日付け意見書「２　本件発明３」欄の「（２）甲１（図７）」（７頁１行ないし９頁１１行）において、甲第１号証の図７に記載された中心側のｎ型蓄積チャネル層２４及びｎ−型ドリフト層３４構成を，「ドレイン電極（３８）に接続されたｎ型の「中心側のｎ型蓄積チャネル層（２４）及びｎ−型ドリフト層（３４）を一体としたｎ型一体層」（以下「ｎ型一体層Ｂ」という。）」と認定している。
　しかしながら，上記４（３）イ及びウに記載したように，中心側のｎ型蓄積チャネル層（２４）とｎ−型ドリフト層（３４）とは異なる半導体層であるから「一体としたｎ型一体層」として認定することはできず、また、中心側のｎ型蓄積チャネル層２４とｎ−型ドリフト層３４を一体の層で形成することはあり得ないものと認められるので、上記認定を前提とする特許異議申立人の新規性及び進歩性の主張を採用することはできない。
　　ウ　本件特許発明３（その２）
　特許異議申立人は，平成２９年１月１０日付け意見書「２　本件発明３」欄の「（３）甲１（図２）」（９頁１２行ないし１２頁９行）において、甲第１号証の図２に記載された，ｎ型層３０側のｎ型蓄積チャネル層２４，ｎ型層３０及びｎ−型ドリフト層３４からなる構成を，「ｎ型層側のｎ型蓄積チャネル層（２４），ｎ型層（３０）及びｎ−型ドリフト層（３４）（以下「ｎ型一体層Ｃ」という。）」と認定している。
　しかしながら，上記４（２）イ及びウに記載したように，ｎ型層３０側のｎ型蓄積チャネル層２４，ｎ型層３０及びｎ−型ドリフト層３４はそれぞれ異なる半導体層であるから「ｎ型一体層」として認定することはできず、また、ｎ型層３０側のｎ型蓄積チャネル層２４，ｎ型層３０及びｎ−型ドリフト層３４を一体の層で形成することはあり得ないものと認められるので、上記認定を前提とする特許異議申立人の新規性及び進歩性の主張を採用することはできない。
　　エ　小括
　よって、特許異議申立人の上記各認定を認めることはできず，これらの認定を前提とした上記特許異議申立人の主張は採用することができない。 
第４　むすび
　以上のとおりであるから，取消理由通知に記載した取消理由によっては，本件請求項２ないし４及び６に係る特許を取り消すことはできない。
　また，他に本件請求項２ないし４及び６に係る特許を取り消すべき理由を発見しない。
　よって，結論のとおり決定する。
【異議決定日】
平成２９年４月１２日（２０１７．４．１２）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
半導体装置及びその製造方法
　【技術分野】
　【０００１】
　実施形態は、半導体装置及びその製造方法に関する。
　【背景技術】
　【０００２】
　従来より、電力用のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）として、縦型ＭＯＳＦＥＴが使用されている。しかしながら、近年、縦型ＭＯＳＦＥＴが微細化されるにつれて、ゲート長のばらつきが相対的に大きくなり、特性が安定しにくくなるという問題がある。
　【先行技術文献】
　【特許文献】
　【０００３】
　【特許文献１】特開２００９−２７７８３９号公報
　【発明の概要】
　【発明が解決しようとする課題】
　【０００４】
　実施形態の目的は、ゲート長のばらつきが小さい半導体装置及びその製造方法を提供することである。
　【課題を解決するための手段】
　【０００５】
　実施形態に係る半導体装置は、第１電極と、前記第１電極に接続された第１導電形の第１半導体層と、前記第１半導体層に接した第２導電形の第２半導体層と、前記第２半導体層に接し、第１導電形であり、前記第２半導体層によって前記第１半導体層から区画された第３半導体層と、前記第２半導体層、並びに、その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第３半導体層に接続された第２電極と、を備える。前記第３半導体層の不純物濃度は、前記第２半導体層の不純物濃度よりも低い。
前記第２半導体層は、前記第１半導体層の上面から前記第１半導体層中に延伸し、前記第３半導体層は、前記第２半導体層の上面から前記第２半導体層中に延伸している。
　【０００６】
　実施形態に係る半導体装置の製造方法は、第１導電形層内に第２導電形の埋込領域を形成する工程と、前記第１導電形層における前記埋込領域の直上域の周辺部に不純物を注入することにより、下端が前記埋込領域に達し、上端が前記第１導電形層の上面に達し、前記第１導電形層における前記埋込領域の直上域の中央部を囲む第２導電形の枠状領域を形成し、前記埋込領域及び前記枠状領域により前記中央部を前記第１導電形層における残部から区画する工程と、前記枠状領域、並びに、その両側に配置された前記残部及び前記中央部を覆うようにゲート絶縁膜を形成する工程と、前記残部に接続される第１電極を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成すると共に、前記中央部に接続される第２電極を形成する工程と、を備える。
　【図面の簡単な説明】
　【０００７】
　【図１】（ａ）は、実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
　【図２】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
　【図３】実施形態に係る半導体装置の動作を例示する断面図である。
　【図４】（ａ）は、比較例に係る半導体装置を例示する断面図であり、（ｂ）は（ａ）に示す領域Ｂを示す一部拡大断面図である。
　【発明を実施するための形態】
　【０００８】
　以下、図面を参照しつつ、本発明の実施形態について説明する。
　図１（ａ）は、本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
　なお、図を見やすくするために、図１（ａ）においては、ゲート絶縁膜２１及びゲート電極２２の図示を省略している。
　【０００９】
　図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、導電形がｎ＋形のドレイン層１１が設けられており、その上に、導電形がｎ−形のドリフト層１２が設けられている。なお、「ｎ＋形」とは、ｎ形であって実効的な不純物濃度が「ｎ−形」よりも高いことを示す。「ｐ＋形」及び「ｐ−形」についても同様である。「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。
　【００１０】
　ドリフト層１２の上層部分には、導電形がｐ−形のウェル１３が設けられている。ウェル１３は、ドリフト層１２内に埋め込まれた埋込領域３１と、埋込領域３１の直上域の一部に枠状に設けられた枠状領域３２とにより構成されていて、その形状は、上方が開口した箱形である。また、ウェル１３によって３次元的に囲まれる領域には、導電形がｎ−形のソース層１４が設けられている。上方から見て、ソース層１４の形状は、一方向に延びる帯状である。ソース層１４はウェル１３によってドリフト層１２から区画されている。後述するように、半導体装置１の製造プロセスの途中までは、ソース層１４はドリフト層１２と同一の半導体層を構成しており、例えば、ソース層１４の不純物濃度はドリフト層１２の不純物濃度と同じである。また、ソース層１４の不純物濃度は、ウェル１３の不純物濃度よりも低い。これにより、ソース層１４からウェル１３への不純物の拡散が抑えられる。この結果、ソース層１４の配列周期を短くし、ユニットセルの微細化を図ることができる。なお、ここでいう「不純物濃度」とは、上述の「実効的な不純物濃度」ではなく、相殺分を除かず、含有している不純物の濃度（原子％）を単純に合計した値である。
　【００１１】
　ウェル１３上であって、ソース層１４が設けられていない領域の一部には、導電形がｎ＋形のｎ＋形コンタクト層１５が設けられている。ｎ＋形コンタクト層１５はソース層１４の長手方向両側に配置されており、ソース層１４及びウェル１３に接し、ドリフト層１２には接していない。また、ウェル１３上であって、ソース層１４の幅方向においてｎ＋形コンタクト層１５を挟む位置には、導電形がｐ＋形のｐ＋形コンタクト層１６が設けられている。ｐ＋形コンタクト層１６はウェル１３及びｎ＋形コンタクト層１５に接し、ドリフト層１２に接していない。
　【００１２】
　ドレイン層１１、ドリフト層１２、ウェル１３、ソース層１４、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６により、半導体基板１０が構成されている。半導体基板１０は、例えば、単結晶の炭化珪素（ＳｉＣ）により形成されている。
　【００１３】
　半導体基板１０上には、ゲート絶縁膜２１が設けられている。ゲート絶縁膜２１は、半導体基板１０の上面におけるウェル１３の一部、並びに、その両側に配置されたドリフト層１２の一部及びソース層１４を覆っている。ゲート絶縁膜２１上にはゲート電極２２が設けられている。ゲート電極２２は、例えば不純物が導入されたポリシリコンによって形成されている。
　【００１４】
　また、半導体基板１０上におけるゲート絶縁膜２１が設けられていない領域の一部には、ソース電極２３が設けられている。ソース電極２３は、例えば金属からなり、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６に接している。ソース電極２３は、ｎ＋形コンタクト層１５を介してソース層１４に接続されると共に、ｐ＋形コンタクト層１６を介してウェル１３に接続されている。更に、半導体基板１０の下面上には、ドレイン電極２４が設けられている。ドレイン電極２４は例えば金属からなり、ドレイン層１１に接している。ドレイン電極２４はドレイン層１１を介してドリフト層１２に接続されている。
　【００１５】
　このようにして、本実施形態に係る半導体装置１には、縦型ＭＯＳＦＥＴが形成されている。半導体装置１においては、ソース層１４の幅方向に沿って、複数の縦型ＭＯＳＦＥＴが配列されていてもよい。
　【００１６】
　次に、本実施形態に係る半導体装置の製造方法について説明する。
　図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
　【００１７】
　先ず、図２（ａ）に示すように、ｎ＋形のドレイン層１１（図１（ｂ）参照）上にｎ−形のドリフト層１２が設けられた半導体基板１０を準備する。半導体基板１０は、例えばＳｉＣにより形成する。なお、図２（ａ）〜（ｃ）においては、ドレイン層１１は図示を省略する。次に、ドリフト層１２上にレジストマスク４１を形成する。
　【００１８】
　次に、図２（ｂ）に示すように、レジストマスク４１をマスクとして、ドリフト層１２に対してアクセプタとなる不純物、例えばアルミニウム（Ａｌ）をイオン注入する。これにより、ドリフト層１２の内部に導電形がｐ−形の埋込領域３１が形成される。埋込領域３１は、ドリフト層１２の表面には露出しない。その後、レジストマスク４１を除去する。
　【００１９】
　次に、図２（ｃ）に示すように、ドリフト層１２上にレジストマスク４２を形成する。そして、レジストマスク４２をマスクとして、ドリフト層１２に対してアクセプタとなる不純物をイオン注入する。例えば、図２（ｂ）に示すイオン注入と同じ種類の不純物を注入する。但し、このイオン注入における加速電圧は、図２（ｂ）に示すイオン注入の加速電圧よりも低くする。これにより、ドリフト層１２における埋込領域３１の直上域の周辺部に不純物を注入する。
　【００２０】
　この結果、ドリフト層１２内に導電形がｐ−形の枠状領域３２が形成される。枠状領域３２の下端は埋込領域３１に達し、上端はドリフト層１２の上面に達する。そして、枠状領域３２は、ドリフト層１２における埋込領域３１の直上域の中央部を囲む。この枠状領域３２によって囲まれる領域、すなわち、ドリフト層１２における埋込領域３１の直上域の中央部をソース層１４とする。ソース層１４の下面は埋込領域３１によって覆われ、ソース層１４の周囲は枠状領域３２によって囲まれ、ソース層１４の上面はドリフト層１２の上面において露出する。上方から見て、ソース層１４の形状は一方向に延びる帯状である。
　【００２１】
　埋込領域３１及び枠状領域３２により、導電形がｐ−形のウェル１３が形成される。これにより、ソース層１４は、ウェル１３によって、ドリフト層１２におけるソース層１４にならなかった残部から区画される。以後、この残部のみをドリフト層１２という。換言すれば、ソース層１４とドリフト層１２との間には、必ずウェル１３が介在する。その後、レジストマスク４２を除去する。このように、本実施形態においては、ソース層１４には積極的にアルミニウムを注入しないため、ウェル１３を形成する前のドリフト層１２の不純物濃度が均一であった場合、ソース層１４の合計の不純物濃度はウェル１３の合計の不純物濃度よりも低くなる。
　【００２２】
　次に、図１（ａ）及び（ｂ）に示すように、半導体基板１０の上面のうち、ソース層１４の長手方向両側であって、ウェル１３及びソース層１４に接しドリフト層１２には接しない領域に、ドナーとなる不純物をイオン注入する。これにより、この領域にｎ＋形コンタクト層１５を形成する。また、ソース層１４の幅方向においてｎ＋形コンタクト層１５を挟む領域であって、ウェル１３及びｎ＋形コンタクト層１５に接しドリフト層１２には接しない領域に、アクセプタとなる不純物をイオン注入する。これにより、この領域にｐ＋形コンタクト層１６を形成する。
　【００２３】
　次に、半導体基板１０上に、枠状領域３２の一部、例えば、最も細い部分と、その両側に配置されたドリフト層１２及びソース層１４を覆うように、ゲート絶縁膜２１を形成し、その上にゲート電極２２を形成する。また、半導体基板１０上に、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６に接し、ドリフト層１２に接しないように、ソース電極２３を形成する。更に、半導体基板１０の下に、ドレイン層１１に接するように、ドレイン電極２４を形成する。これにより、半導体装置１が製造される。
　【００２４】
　次に、本実施形態に係る半導体装置の動作について説明する。
　図３は、本実施形態に係る半導体装置の動作を例示する断面図である。
　図１（ａ）及び（ｂ）に示すように、ゲート電極２２とソース電極２３に同電位、例えば、接地電位が印加されているときは、ドレイン電極２４に正電位が印加されても、ｎ−形のドリフト層１２とｐ−形のウェル１３との界面を起点として空乏層（図示せず）が拡がり、ソース・ドレイン間に電流が流れない。
　【００２５】
　これに対して、図３に示すように、ゲート電極２２に正電位が印加されると、半導体基板１０におけるゲート絶縁膜２１の近傍に電子が集まる。これにより、ｐ−形のウェル１３におけるゲート絶縁膜２１に接する部分に擬似的にｎ形の反転層３６が形成される。この結果、ソース層１４とドリフト層１２とが、反転層３６を介して導通する。また、ドリフト層１２及びソース層１４におけるゲート絶縁膜２１に接する部分には、それぞれ擬似的にｎ＋形の蓄積層３７及び３８が形成される。これにより、ソース・ドレイン間のオン抵抗が低減される。このようにして、ソース・ドレイン間に電流が流れる。このとき、ウェル１３の枠状領域３２におけるソース層１４とドリフト層１２によって挟まれた部分の幅が、ゲート長Ｌとなる。
　【００２６】
　次に、本実施形態の効果について説明する。
　上述の如く、本実施形態においては、枠状領域３２の幅が縦型ＭＯＳＦＥＴのゲート長Ｌとなる。そして、枠状領域３２の幅は、図２（ｃ）に示す１回のイオン注入により、決定することができる。このため、ゲート長Ｌの長さを精度よく制御することができる。この結果、本実施形態に係る半導体装置は、微細化してもゲート長の相対的な変動量が小さく、特性が安定する。例えば、ゲート長が短くなることによりリーク電流が増加したり、ゲート長が長くなることによりオン抵抗が増加したりすることを抑制できる。
　【００２７】
　また、本実施形態においては、ドリフト層１２、ウェル１３、ソース層１４が配列されたユニットセルには、ｎ＋形コンタクト層１５及びｐ＋形コンタクト層１６が配置されていない。これにより、ユニットセルの微細化を図ることができ、チャネル密度を増加させることができる。
　【００２８】
　なお、本実施形態においては、半導体基板１０を炭化珪素（ＳｉＣ）により形成する例を示したが、これには限定されず、例えば、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）により形成してもよい。
　【００２９】
　次に、比較例について説明する。
　図４（ａ）は、比較例に係る半導体装置を例示する断面図であり、（ｂ）は（ａ）に示す領域Ｂを示す一部拡大断面図である。
　【００３０】
　図４（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１においては、ｎ−形のドリフト層１１２の上層部の一部にアクセプタとなる不純物を注入することにより、ｐ−形のウェル１１３を形成し、ウェル１１３の上層部の一部にドナーとなる不純物を注入することにより、ｎ＋形のソース層１１４を形成している。この場合、ウェル１１３を形成する工程において、ソース層１１４となる予定の領域内にもアクセプタとなる不純物を注入しているため、半導体装置１０１の完成後において、ソース層１１４の合計の不純物濃度は、ウェル１１３の合計の不純物濃度よりも高くなる。
　【００３１】
　また、ウェル１１３の上層部におけるソース層１１４に接する領域に、ｐ形コンタクト層１１６を形成している。そして、ウェル１１３におけるドリフト層１１２とソース層１１４とに挟まれた部分、並びにその両側に配置されたドリフト層１１２の一部及びソース層１１４の一部を覆うように、ゲート絶縁膜１２１を形成し、その上にゲート電極１２２を形成している。また、ソース層１１４及びｐ形コンタクト層１１６に接するようにソース電極１２３を形成し、ドレイン層（図示せず）に接するようにドレイン電極（図示せず）を形成している。
　【００３２】
　本比較例においては、ウェル１１３におけるドリフト層１１２とソース層１１４とに挟まれた部分がチャネル領域となり、この部分の幅がゲート長Ｌ２となる。ゲート長Ｌ２は、ｐ−形のウェル１１３を形成するためのイオン注入と、ｎ＋形のソース層１１４を形成するためのイオン注入によって決定される。すなわち、ゲート長Ｌ２を決定するためには、２回のイオン注入が必要となる。このため、２回のイオン注入間の合わせずれに起因して、ゲート長Ｌ２が変動しやすい。従って、半導体装置１０１を微細化すると、ゲート長の変動量が相対的に大きくなり、半導体装置１０１の特性がばらつきやすくなる。
　【００３３】
　以上説明した実施形態によれば、ゲート長のばらつきが小さい半導体装置及びその製造方法を実現することができる。
　【００３４】
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
　【符号の説明】
　【００３５】
１：半導体装置、１０：半導体基板、１１：ドレイン層、１２：ドリフト層、１３：ウェル、１４：ソース層、１５：ｎ＋形コンタクト層、１６：ｐ＋形コンタクト層、２１：ゲート絶縁膜、２２：ゲート電極、２３：ソース電極、２４：ドレイン電極、３１：埋込領域、３２：枠状領域、３６：反転層、３７、３８：蓄積層、４１、４２：レジストマスク、１０１：半導体装置、１１２：ドリフト層、１１３：ウェル、１１４：ソース層、１１６：ｐ形コンタクト層、１２１：ゲート絶縁膜、１２２：ゲート電極、１２３：ソース電極、Ｌ、Ｌ２：ゲート長
（５７）【特許請求の範囲】
　【請求項１】
　第１導電形層内に第２導電形の第１領域を形成する工程と、
　前記第１導電形層における前記第１領域の直上域の周辺部に不純物を注入することにより、下端が前記第１領域に達し、上端が前記第１導電形層の上面に達し、前記第１導電形層における前記第１領域の直上域の中央部に位置しその形状が上方から見て帯状である第１部分を囲む第２導電形の第２領域を形成する工程と、
　前記第１部分の長手方向両側に位置し、前記第１部分及び前記第２領域に接し、前記第１導電形層の前記第１部分を除く第２部分に接しない領域に、その実効的な不純物濃度が前記第１導電形層の実効的な不純物濃度よりも高い第１導電形のコンタクト層を形成する工程と、
　前記第２領域上、並びに、その両側に配置された前記第１部分上及び前記第２部分上にゲート絶縁膜を形成する工程と、
　前記第２部分に接続される第１電極を形成する工程と、
　前記ゲート絶縁膜上にゲート電極を形成すると共に、前記第１部分及び前記コンタクト層に接続される第２電極を形成する工程と、
　を備えた半導体装置の製造方法。
　【請求項２】
　第１電極と、
　前記第１電極に接続された第１導電形の第１半導体層と、
　前記第１半導体層に接した第２導電形の第２半導体層と、
　前記第２半導体層に接し、第１導電形であり、その不純物濃度が前記第２半導体層の不純物濃度よりも低く、前記第２半導体層によって前記第１半導体層から区画された第３半導体層と、
　前記第２半導体層、並びに、その両側に配置された前記第１半導体層及び前記第３半導体層を覆うゲート絶縁膜と、
　前記ゲート絶縁膜上に設けられたゲート電極と、
　前記第３半導体層に接続された第２電極と、
　を備え
、
　前記第２半導体層は、前記第１半導体層の上面から前記第１半導体層中に延伸し、
　前記第３半導体層は、前記第２半導体層の上面から前記第２半導体層中に延伸している
　【請求項３】
　第１電極と、
　前記第１電極に接続された第１導電形の第１半導体層と、
　前記第１半導体層に接した第２導電形の第２半導体層と、
　前記第２半導体層に接し、第１導電形であり、その不純物濃度が前記第１半導体層の不純物濃度と等しく、前記第２半導体層によって前記第１半導体層から区画された第３半導体層と、
　前記第２半導体層上、並びに、その両側に配置された前記第１半導体層上及び前記第３半導体層上に設けられたゲート絶縁膜と、
　前記ゲート絶縁膜上に設けられたゲート電極と、
　前記第３半導体層に接続された第２電極と、
　を備え
、
　前記第２半導体層は、前記第１半導体層の上面から前記第１半導体層中に延伸し、
　前記第３半導体層は、前記第２半導体層の上面から前記第２半導体層中に延伸している
　【請求項４】
　前記第２半導体層は、
　前記第３半導体層の直下域に配置された第１領域と、
　前記第３半導体層を囲む第２領域と、
　を有した請求項２または３に記載の半導体装置。
　【請求項５】
　第１導電形であり、その実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも高く、前記第３半導体層、前記第２半導体層及び前記第２電極に接し、前記第１半導体層に接していないコンタクト層をさらに備え、
　上方から見て、前記第３半導体層の形状は帯状であり、
　前記コンタクト層は、前記第３半導体層の長手方向両側に配置されている請求項４記載の半導体装置。
　【請求項６】
　前記第１半導体層、前記第２半導体層及び前記第３半導体層は、炭化珪素により形成されている請求項２〜５のいずれか１つに記載の半導体装置
。