(57)【要約】  本願の発明に係る半導体装置は、セル部と、セル部を囲む終端部と、を備えた基板と、基板の上に設けられた表面構造と、基板の裏面に設けられた裏面電極と、を備え、表面構造は、セル部の上部に、上方に突出した凸部を有し、セル部の少なくとも一部は、終端部よりも薄い。
2018016029.tif 000002
【特許請求の範囲】
【請求項１】
セル部と、前記セル部を囲む終端部と、を備えた基板と、
前記基板の上に設けられた表面構造と、
前記基板の裏面に設けられた裏面電極と、
を備え、
前記表面構造は、前記セル部の上部に、上方に突出した凸部を有し、
前記セル部の少なくとも一部は、前記終端部よりも薄いことを特徴とする半導体装置。
【請求項２】
前記セル部の下の前記裏面電極と、前記終端部の下の前記裏面電極は凹形状を形成し、
前記セル部の下の前記裏面電極の下面と、前記終端部の下の前記裏面電極の下面は滑らかに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記表面構造は、前記基板の上に設けられた表面電極を備え、
前記凸部は、前記表面電極の一部であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記表面構造は、前記終端部の上部において前記表面電極の上に設けられた絶縁膜を備え、
前記絶縁膜と、前記凸部との間には隙間が設けられることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記セル部には、ＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣接して設けられたダイオード領域と、が設けられ、
前記凸部は、前記ＩＧＢＴ領域の上部に設けられ、
前記ＩＧＢＴ領域は、前記ダイオード領域よりも薄いことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記セル部には、ＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣接して設けられたダイオード領域と、が設けられ、
前記凸部は、前記ダイオード領域の上部に設けられ、
前記ダイオード領域は、前記ＩＧＢＴ領域よりも薄いことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項７】
前記基板はＮ型であり、
前記基板は、前記ＩＧＢＴ領域の裏面側にＮ型のバッファ層と、Ｐ型のコレクタと、を備え、前記ダイオード領域の裏面側に前記バッファ層を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記凸部は、前記基板よりも薄いことを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
セル部と、前記セル部を囲む終端部と、を備えた基板の表面側に、表面層を形成する表面工程と、
前記表面工程の実施後に、前記セル部の上に上方に突出した凸部を有する表面構造を形成する表面構造工程と、
前記表面構造を覆うように保護膜を貼り付ける工程と、
前記保護膜を貼り付けた状態で、前記基板の裏面を研磨する研磨工程と、
前記基板の裏面側に裏面半導体層を形成する裏面工程と、
前記研磨工程の実施後に、前記裏面半導体層の裏面に裏面電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記凸部は、前記基板の上に設けられた表面電極の一部であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記表面構造工程では、前記終端部の上部において前記表面電極の上に絶縁膜を設ける工程を備え、
前記絶縁膜は、前記凸部との間に隙間を設けて形成されることを特徴とする請求項１２に半導体装置の製造方法。
【請求項１４】
前記表面工程では、前記セル部にベースと、エミッタと、前記ベースに隣接したアノードと、を形成し、
前記表面構造工程では、前記ベースおよび前記エミッタの上部に前記凸部を形成し、
前記裏面工程では、前記基板にバッファ層を形成し、前記バッファ層の裏面にコレクタと、カソードと、を形成し、
前記研磨工程は、前記裏面工程に先んじて実施されることを特徴とする請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記表面工程では、前記セル部にベースと、エミッタと、前記ベースに隣接したアノードと、を形成し、
前記表面構造工程では、前記アノードの上部に前記凸部を形成し、
前記裏面工程では、前記基板にバッファ層を形成し、前記バッファ層の裏面にコレクタを形成し、
前記研磨工程は、前記裏面工程の後に実施されることを特徴とする請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
前記凸部は、前記基板よりも薄く形成されることを特徴とする請求項１１〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１１〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、大電力用途に用いられる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、半導体装置が開示されている。この半導体装置では、低抵抗化のために、基板の中央部を薄くしている。また、強度を保持するために基板の外周部を中央部に比べて厚くしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本特開２００３−３０３９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に示される半導体装置では、基板の中央部を薄く形成するためにエッチング等の工程を追加している。従って、製造工程が複雑化する。【０００５】
本発明は上述の問題を解決するためになされたものであり、その目的は、容易な方法で低抵抗化および強度の保持が可能な半導体装置およびその製造方法を得ることである。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体装置は、主電流が流れるセル部と、前記セル部を囲む終端部と、を備えた基板と、前記基板の上に設けられた表面構造と、前記基板の裏面に設けられた裏面電極と、を備え、前記表面構造は、前記セル部の上部に、上方に突出した凸部を有し、前記セル部の少なくとも一部は、前記終端部よりも薄い。【０００７】
本願の発明に係る半導体装置の製造方法は、セル部と、前記セル部を囲む終端部と、を備えた基板の表面側に、表面層を形成する表面工程と、前記表面工程の実施後に、前記セル部の上に上方に突出した凸部を有する表面構造を形成する表面構造工程と、前記表面構造を覆うように保護膜を貼り付ける工程と、前記保護膜を貼り付けた状態で、前記基板の裏面を研磨する研磨工程と、前記基板の裏面側に裏面半導体層を形成する裏面工程と、前記研磨工程の実施後に、前記裏面半導体層の裏面に裏面電極を形成する工程と、を備える。
【発明の効果】
【０００８】
この発明に係る半導体装置は表面側に凸部を備える。この状態で、基板の裏面を研磨することにより、基板の凸部に対向した位置を薄く形成する事が出来る。このため、工程を追加せずに終端部よりもセル部を薄く形成することが可能になる。従って、本発明に係る半導体装置は、低抵抗化および強度の保持が可能であり、簡単な製造方法で得ることが出来る。【０００９】
この発明に係る半導体装置の製造方法によれば、半導体装置の表面側に凸部を形成する。この状態で、基板の裏面を研磨することにより、基板の凸部に対向した位置を薄く形成する事が出来る。このため、工程を追加せずに終端部よりもセル部を薄く形成することが出来る。従って、本発明に係る半導体装置の製造方法では、低抵抗化および強度の保持が可能な半導体装置を簡単な工程で得ることが可能になる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図８】比較例に係る半導体装置の断面図である。
【図９】本発明の実施の形態１の変形例に係る半導体装置の断面図である。
【図１０】本発明の実施の形態１の変形例に係る半導体装置の断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の平面図である。
【図１２】本発明の実施の形態２に係る半導体装置の断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を示す図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を示す図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を示す図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を示す図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を示す図である。
【図１８】本発明の実施の形態３に係る半導体装置の平面図である。
【図１９】本発明の実施の形態３に係る半導体装置の断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を示す図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を示す図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法を示す図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法を示す図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法を示す図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体装置およびその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の断面図である。本実施の形態に係る半導体装置１００は、基板３０を備える。基板３０は、セル部１０を備える。セル部１０は、基板３０において主電流が流れるセルが形成される領域である。また、基板３０は、セル部１０を囲む終端部２０を備える。終端部２０は、基板３０において、エッジターミネーション構造が形成される領域である。エッジターミネーション構造は、半導体装置１００の端部での電界集中を抑制するために設けられる。
【００１３】
本実施の形態に係る半導体装置１００は、トレンチＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。基板３０はＮ型のドリフト層３１を備える。セル部１０において、ドリフト層３１の表面には、Ｐ−型のベース３２、Ｎ＋型のエミッタ３３およびゲート３４が形成される。ゲート３４はトレンチゲートである。また、終端部２０において、ドリフト層３１の表面には、ＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｌｉｎｇ）構造３７が形成される。ドリフト層３１の裏面には、Ｎ型のバッファ層３５が形成される。バッファ層３５の裏面には、Ｐ型のコレクタ３６が形成される。
【００１４】
本実施の形態では、基板３０は、ドリフト層３１と、表面層３８と、裏面半導体層３９を備える。表面層３８は、基板３０の表面側に形成された層であり、ベース３２、エミッタ３３、ゲート３４およびＦＬＲ構造３７を含む。また、裏面半導体層３９は、基板３０の裏面側に形成された層であり、バッファ層３５およびコレクタ３６を含む。
【００１５】
ゲート３４の上には絶縁層４６が設けられる。また、絶縁層４６および基板３０の上には、アルミ電極４１が設けられる。セル部１０の上部において、アルミ電極４１上にメタル電極４２が設けられる。メタル電極４２は、セル部１０の上部の全域に形成される。アルミ電極４１と、メタル電極４２は表面電極４４を形成する。
【００１６】
終端部２０の上部において、表面電極４４の上には絶縁膜５０が設けられる。絶縁膜５０は、酸化膜および窒化膜に代表される所謂ガラスである。絶縁層４６と、表面電極４４と、絶縁膜５０は表面構造６０を構成する。メタル電極４２の上面は、絶縁膜５０の上面よりも高い。このため、表面構造６０は、セル部１０の上部に、上方に突出した凸部６１を備えることとなる。
【００１７】
基板３０の裏面において、コレクタ３６と接するように裏面電極４３が設けられる。また、基板３０の裏面側には、メタル電極４２と対向する位置に凹部１９が形成される。基板３０の裏面側に凹部１９が設けられることで、終端部２０と比較して、セル部１０は薄くなる。
【００１８】
次に、本実施の形態に係る半導体装置１００の製造方法を説明する。図２〜図７は、本発明の実施の形態１に係る半導体装置の製造方法を示す図である。まず、表面工程を実施する。表面工程では、図２に示すように、基板３０に注入および拡散を行い、ドリフト層３１および表面層３８を形成する。次に、表面構造工程を実施する。表面構造工程では、まず、ゲート３４の上に絶縁層４６を形成する。次に、基板３０および絶縁層４６の上にアルミ電極４１を形成する。次に、終端部２０の上部において、アルミ電極４１の上に絶縁膜５０を形成する。絶縁膜５０はガラスコーティングにより形成する。
【００１９】
次に、図３に示すように、セル部１０の上部の全域を覆うように、アルミ電極４１上にメタル電極４２を形成する。メタル電極４２は、上面が絶縁膜５０の上面よりも高い位置に配置されるように形成する。以上から、基板３０の上に表面構造６０が形成される。表面構造６０は、セル部１０の上に、上方に突出した凸部６１を有する。ここで、絶縁膜５０の上にパッド電極が設けられる場合は、パッド電極の上面よりもメタル電極４２の上面が高い位置に配置されるように、メタル電極４２を形成する。メタル電極４２は、表面構造６０の形状が凸型となるように形成する。
【００２０】
次に、図４に示すように、表面構造６０を覆うように保護膜８０を貼る。保護膜８０は、ウエハ研磨時にウエハ表面を保護するための粘着シートである。次に、図５に示すように、研磨工程を実施する。研磨工程では、まず、保護膜８０を貼り付けた状態のウエハを、基板３０の裏面が上を向くように、ステージ７０に置く。この時、保護膜８０とステージ７０が接する。次に、グラインダーで基板３０の裏面を研磨する。
【００２１】
ここで、表面に凹凸があるウエハにおいて、ウエハ表面に保護膜を貼り付けた状態で、ウエハ裏面を研磨すると、ウエハ裏面にウエハ表面の凹凸が転写される。これは、ウエハ表面の凹凸によって、研磨時にウエハに加わる圧力がウエハ面内で不均一となる為である。ウエハ表面に凸部がある部分では研磨時に圧力が強く働き、ウエハは深く研磨される。また、ウエハ表面に凹部が形成される部分では、ステージとの間に隙間が生じる。このため、研磨時に加わる圧力が弱くなり、ウエハは浅く研磨される。
【００２２】
従って、本実施の形態では、基板３０の裏面において、凸部６１と対向する位置は、深く研磨される。また、表面構造６０はセル部１０の上部に凸部６１を備えるため、終端部２０の上部では、保護膜８０とステージ７０との間には隙間７２が形成される。従って、研磨時に終端部２０に加わる圧力は弱くなる。このため、終端部２０は、セル部１０よりも浅く研磨されることとなる。以上から、セル部１０は、終端部２０よりも薄くなる。
【００２３】
ここで、本実施の形態では、研磨時にウエハ表面の凹凸が裏面に転写され易いように、保護膜８０を設ける。ウエハ表面の凹凸が裏面に転写されるためには、凸部６１の形状が保護膜８０の表面に現れることが必要となる。このため、保護膜８０は表面構造６０に密着させる。また、保護膜８０は薄いものを用いる。また、保護膜が柔らかいと、ウエハ表面の凹凸を保護膜が打ち消す可能性がある。このため、保護膜８０は剛性が高いものを用いる。以上から、ウエハ表面の凹凸が裏面に転写され易くなる。また、本実施の形態では、基板３０の研磨にグラインダーを用いたが、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いて研磨を行っても良い。
【００２４】
図６は、研磨工程の実施後に保護膜８０を取り除いた状態を示す。本実施の形態では、表面構造６０が凸部６１を備える。研磨工程によって凸部６１の形状が基板３０の裏面に転写される。従って、セル部１０は終端部２０よりも薄く形成される。
【００２５】
次に、図７に示すように、裏面工程を実施する。裏面工程では、基板３０の裏面側に、注入および拡散を行い、裏面半導体層３９を形成する。次に、裏面半導体層３９の裏面に裏面電極４３を形成する。以上で、本実施の形態に係る半導体装置１００が形成される。
【００２６】
図８は、比較例に係る半導体装置の断面図である。比較例に係る半導体装置１１０はメタル電極４２を備えない。従って、基板３０の裏面を研磨すると、セル部１０とともに終端部も薄く形成される。もしくは、半導体装置１１０の表面の凹凸が転写され、終端部２０と比較して、セル部１０が厚くなる可能性がある。
【００２７】
一般に、基板が薄くなると半導体装置は低抵抗となる。一方で、基板が薄くなると、強度が低下する。従って、比較例に係る半導体装置１１０は、基板３０の研磨によって低抵抗化される一方で、強度が低下する。これに対し、基板の中央部のみを薄くし、外周部は厚く残す構造が考えられる。この構造の半導体装置は、基板の中央部が薄いことで低抵抗となり、外周部が厚いことで強度が保持される。
【００２８】
ここで、基板の中央部のみを薄くする方法として、写真製版処理でマスクを形成し、その後、ドライエッチングまたはサンドブラストを実施することが考えられる。しかし、この方法では、基板の中央部を薄くするために、写真製版処理およびドライエッチングまたはサンドブラストの工程を追加する必要がある。従って、製造工程が複雑化する。
【００２９】
これに対し、本実施の形態では、表面構造６０は凸部６１を備える。研磨工程では、凸部６１の形状が基板３０の裏面に転写される。この結果、セル部１０が終端部２０よりも薄く形成される。ここで、基板３０の研磨工程は、従来からウエハの薄化、酸化膜の除去またはポリシリコンの除去の目的で実施されている工程である。従って、本実施の形態では、工程を追加せずに、セル部１０を終端部２０よりも薄く出来る。このため、低抵抗化および強度の保持が可能な半導体装置１００を、簡単な製造工程で得ることが出来る。
【００３０】
また、本実施の形態では、セル部１０の上部の全域を覆うように、凸部６１が形成される。このため、主電流が流れる領域となるセル部１０の全域が薄く形成される。このため、基板３０を薄くすることによる低抵抗化の効果を高く得ることができる。
【００３１】
また、本実施の形態では、終端部２０はセル部１０よりも厚く設けられる。このため、半導体装置１００の外周部に基板３０が厚い領域が設けられる。従って、半導体装置１００の強度を保持することが出来る。また、終端部２０は、半導体装置１００の耐圧を向上するための構造が設けられる領域である。一般に、終端部が厚いほど耐圧は向上する傾向にある。従って、本実施の形態では、終端部２０がセル部１０よりも厚く設けられることで、終端部２０がセル部１０よりも高い耐圧を保持することが可能になる。
【００３２】
また、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチングまたはサンドブラストを用いて基板の裏面側に凹部を形成すると、凹部によって形成される段差に角が形成される場合がある。このとき、段差の角の部分に電界が集中することがある。
【００３３】
これに対し、本実施の形態では、ウエハ表面の凸部６１を研磨工程によって裏面に転写するため、ドリフト層３１には角が形成されない。このため、裏面半導体層３９および裏面電極４３にも角が形成されない。従って、ドライエッチングまたはサンドブラストを用いる場合と比較して、電界が緩和され易くなる。このため、耐圧を向上できる。本実施の形態では、セル部１０の下の裏面電極４３と、終端部２０の下の裏面電極４３は凹形状を形成する。セル部１０の下の裏面電極４３の下面と、終端部２０の下の裏面電極４３の下面は滑らかに接続されている。
【００３４】
また、本実施の形態では、アルミ電極４１上にメタル電極４２が設けられる。メタル電極４２は、表面構造６０に凸部６１を形成するように、厚く形成される。厚いメタル電極４２を設けることで、ワイヤボンディングに対する強度を高めることが出来る。また、ダイレクトリードボンディング時の端子とメタル電極４２の接合の信頼性を高めることが出来る。
【００３５】
また、スイッチング素子では、スイッチング動作の過渡期間に、基板内部の電界が強まることがある。基板内部の電界は、基板が薄いほど強くなる。このようなスイッチング素子に５μｍ程度の厚さのアルミ電極を形成した構造では、電界が強まることにより電流が集中することがある。電流の集中によって温度が上昇する。このため、スイッチング素子の電流に対する耐性が低下することがある。つまり、スイッチング素子の破壊耐量が低下する場合がある。ここで、本実施の形態ではアルミ電極４１上にメタル電極４２が設けられる。厚いメタル電極４２が設けられることで、表面電極４４の広がり抵抗を低下させることが出来る。表面電極４４の広がり抵抗が低下すると、電流の集中が抑制される。このため、電流に対する耐性が向上する。この結果、半導体装置１００の破壊耐量を向上出来る。
【００３６】
本実施の形態に係る半導体装置１００は縦型のトレンチＩＧＢＴである。この変形例として、半導体装置１００は、縦型のパワーデバイスであれば良い。例えば、半導体装置１００は、ＩＧＢＴ、パワーＭＯＳＦＥＴ、ダイオードであってもよい。また、本実施の形態では、セル部１０の上部の全域を覆うように、凸部６１が形成される。これに対し、凸部６１は、セル部１０の上部の一部に形成されても良い。この場合、セル部１０の一部が終端部２０よりも薄く形成されることとなる。
【００３７】
図９は、本発明の実施の形態１の変形例に係る半導体装置の断面図である。変形例に係る半導体装置４００は、メタル電極４４２を備える。その他の構造は、半導体装置１００と同様である。半導体装置４００では、絶縁膜５０と、メタル電極４４２との間に隙間４５１が形成される。
【００３８】
メタル電極４４２は、半導体装置４００の上面において上方に突出している。このため、基板３０の裏面を研磨する際に、メタル電極４４２に強い応力が加わる場合がある。本実施の形態では、絶縁膜５０と、メタル電極４４２との間に隙間４５１が形成される。これにより、研磨工程においてメタル電極４４２に加わる応力が絶縁膜５０に伝わることが抑制される。従って、ガラスである絶縁膜５０が割れることを防止する事が出来る。
【００３９】
図１０は、本発明の実施の形態１の他の変形例に係る半導体装置５００の断面図である。変形例に係る半導体装置５００は、メタル電極５４２を備える。メタル電極５４２によって形成される凸部５６１の厚さＡは、基板３０の厚さＢよりも薄い。これにより、基板３０の裏面を研磨する際に、研磨部分が基板３０を貫通することを防止できる。また、基板３０が薄くなることによる基板３０の割れを防止する事が出来る。
【００４０】
基板３０はワイドバンドギャップ半導体で形成されても良い。ワイドバンドギャップ半導体を用いることで、耐圧および電流に対する耐性を向上出来る。つまり、半導体装置１００の破壊耐量を向上出来る。ワイドバンドギャップ半導体として、炭化珪素、窒化ガリウム系材料およびダイヤモンドを用いることが出来る。
【００４１】
これらの変形は以下の実施の形態に係る半導体装置およびその製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置およびその製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
【００４２】
実施の形態２．
図１１は、本発明の実施の形態２に係る半導体装置の平面図である。本実施の形態に係る半導体装置２００は、ＩＧＢＴ２９２とダイオード２９１が形成されている。ダイオード２９１はＩＧＢＴ２９２に隣接して形成される。ＩＧＢＴ２９２とダイオード２９１は、終端部２０に囲まれる。終端部２０での基板２３０の構造は、実施の形態１と同様である。また、ＩＧＢＴ２９２の端部には、ＩＧＢＴ２９２のゲート２３４にゲート電圧を印加するためのゲートパッド２１３が形成されている。
【００４３】
図１２は、発明の実施の形態２に係る半導体装置の断面図である。図１２は、図１１に示す半導体装置２００をI-II直線で切断することで得られる断面図である。半導体装置２００は、基板２３０と、基板２３０の上に設けられた表面構造２６０と、基板２３０の裏面に設けられた裏面電極２４３を備える。基板２３０は、セル部２１０とセル部２１０を囲む終端部２０を備える。
【００４４】
セル部２１０には、ＩＧＢＴ領域２１２と、ＩＧＢＴ領域２１２に隣接して設けられたダイオード領域２１１と、が設けられる。ＩＧＢＴ領域２１２は、セル部２１０のＩＧＢＴ２９２が形成される領域である。また、ダイオード領域２１１は、セル部２１０のダイオード２９１が形成される領域である。
【００４５】
基板２３０は、Ｎ型のドリフト層２３１、表面層２３８および裏面半導体層２３９を備える。ＩＧＢＴ領域２１２において、ドリフト層２３１の表面には、Ｐ−型のベース２３２、Ｎ＋型のエミッタ２３３およびトレンチゲートであるゲート２３４が設けられる。ダイオード領域２１１において、ドリフト層２３１の表面には、Ｐ−型のアノード２５２およびゲート２３４が設けられる。ここで、ベース２３２はアノード２５２と同じ層である。また、ダイオード領域２１１は、ゲート２３４を備えなくても良い。
【００４６】
ドリフト層２３１の裏面には、Ｎ型のバッファ層２３５が形成される。バッファ層２３５の裏面には、Ｐ型のコレクタ２３６が形成される。また、ダイオード領域２１１において、コレクタ２３６の一部がＮ型のカソード２５６に置き換わっている。本実施の形態では、表面層２３８は、ベース２３２、アノード２５２、エミッタ２３３、ゲート２３４およびＦＬＲ構造３７を含む。また、裏面半導体層２３９は、バッファ層２３５、コレクタ２３６およびカソード２５６を含む。
【００４７】
ゲート２３４の上には、絶縁層２４６が設けられる。また、絶縁層２４６および基板２３０の上には、アルミ電極２４１が設けられる。ＩＧＢＴ領域２１２の上部において、アルミ電極２４１上にメタル電極２４２が設けられる。メタル電極２４２は、ＩＧＢＴ領域２１２の上部の全域に形成される。アルミ電極２４１と、メタル電極２４２は表面電極２４４を形成する。絶縁層２４６、表面電極２４４および絶縁膜５０は表面構造２６０を構成する。メタル電極２４２の上面は、絶縁膜５０の上面よりも高い。このため、表面構造２６０は、ＩＧＢＴ領域２１２の上部に、上方に突出した凸部２６１を備えることとなる。
【００４８】
基板２３０の裏面には、コレクタ２３６およびカソード２５６と接するように裏面電極２４３が設けられる。以上から、半導体装置２００には、トレンチＩＧＢＴであるＩＧＢＴ２９２と、ダイオード２９１が形成される。従って、半導体装置２００は、ＲＣ（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴとなる。ダイオード２９１は、Ｐ型のコレクタ２３６の一部をＮ型のカソード２５６に置きかえることで形成される。また、基板２３０の裏面側には、メタル電極２４２と対向する位置に凹部２１９が形成される。基板２３０の裏面側に凹部２１９が設けられることで、ダイオード領域２１１と比較して、ＩＧＢＴ領域２１２は薄くなる。
【００４９】
次に、本実施の形態に係る半導体装置２００の製造方法を説明する。図１３〜図１７は、本発明の実施の形態２に係る半導体装置の製造方法を示す図である。まず、表面工程を実施する。表面工程では、図１３に示すように、基板２３０にドリフト層２３１と表面層２３８を形成する。次に、表面構造工程を実施する。表面構造工程では、まず、ゲート２３４の上に絶縁層２４６を形成する。次に、基板２３０および絶縁層２４６の上にアルミ電極２４１を形成する。次に、終端部２０の上部において、アルミ電極２４１の上に絶縁膜５０を形成する。
【００５０】
次に、図１４に示すように、ＩＧＢＴ領域２１２の上部において、アルミ電極２４１上にメタル電極２４２を形成する。メタル電極２４２は、ＩＧＢＴ領域２１２の上部の全域を覆うように形成する。実施の形態１と同様に、メタル電極２４２は、上面が絶縁膜５０の上面よりも高い位置に配置されるように形成する。これにより、凸部２６１を備えた表面構造２６０が形成される。
【００５１】
次に、図１５に示すように、表面構造２６０の上に、保護膜２８０を貼る。次に、研磨工程を実施し、基板２３０の裏面を研磨する。本実施の形態では、ＩＧＢＴ領域２１２の上部に凸部２６１が形成されている。従って、基板２３０の裏面を研磨することで、凸部２６１と対向する部分が深く研磨される。このため、図１６に示すように、基板２３０のＩＧＢＴ領域２１２が薄く形成される。
【００５２】
次に、図１７に示すように、裏面工程を実施する。裏面工程では、基板２３０の裏面側に、バッファ層２３５を形成する。次に、バッファ層２３５の裏面にカソード２５６を形成する。次に、写真製版処理によるレジスト注入により、コレクタ２３６を形成する。次に、コレクタ２３６およびカソード２５６の裏面に裏面電極２４３を形成する。以上で、本実施の形態に係る半導体装置２００が形成される。
【００５３】
本実施の形態に係る半導体装置２００では、ＩＧＢＴ領域２１２の上部に凸部２６１が形成される。従って、研磨工程によって基板２３０のＩＧＢＴ領域２１２がダイオード領域２１１よりも薄く形成される。このため、主電流が流れるＩＧＢＴ領域２１２を低抵抗化することが可能になる。また、終端部２０およびダイオード領域２１１はＩＧＢＴ領域２１２に比べて厚い。従って、強度および耐圧を保持することができる。
【００５４】
また、ダイオードでは、順バイアス状態からバイアス方向が切り替わった際に、逆方向に電流が流れる期間がある。逆方向に電流が流れる期間であるリカバリー時のサージ電圧は一般に基板が厚いほど発振しにくくなる。本実施の形態では、基板２３０のダイオード領域２１１はＩＧＢＴ領域に比べて厚く形成される。従って、実施の形態１と比較してリカバリー耐量の向上が期待できる。
【００５５】
実施の形態３．
図１８は、本発明の実施の形態３に係る半導体装置の平面図である。本実施の形態に係る半導体装置３００には、ＩＧＢＴ３９２とダイオード３９１が形成されている。ダイオード３９１はＩＧＢＴ３９２に隣接して形成される。ＩＧＢＴ３９２とダイオード３９１は、終端部２０に囲まれる。終端部２０の構造は、実施の形態１と同様である。また、ＩＧＢＴ３９２の端部には、ＩＧＢＴ３９２のゲート２３４に電力を供給するためのゲートパッド３１３が形成されている。
【００５６】
図１９は、発明の実施の形態３に係る半導体装置の断面図である。図１９は、図１８に示す半導体装置３００をI-II直線で切断することで得られる断面図である。半導体装置３００は、基板３３０と、基板３３０の上に設けられた表面構造３６０と、基板３３０の裏面に設けられた裏面電極３４３を備える。基板３３０は、セル部３１０とセル部３１０を囲む終端部２０を備える。
【００５７】
セル部３１０は、ＩＧＢＴ領域３１２と、ＩＧＢＴ領域３１２に隣接して設けられたダイオード領域３１１と、が設けられる。ＩＧＢＴ領域３１２は、セル部３１０のＩＧＢＴ３９２が形成される領域である。また、ダイオード領域３１１は、セル部３１０のダイオード３９１が形成される領域である。
【００５８】
本実施の形態では、基板３３０は、ドリフト層３３１、表面層２３８および裏面半導体層３３９を備える。表面層２３８の構造は、実施の形態２と同様である。ＩＧＢＴ領域３１２において、ドリフト層３３１の裏面には、Ｎ型のバッファ層３３５が形成される。バッファ層３３５の裏面には、Ｐ型のコレクタ３３６が形成される。また、ダイオード領域３１１において、ドリフト層３３１の裏面には、バッファ層３３５が形成される。バッファ層３３５は、ダイオード領域３１１においてコレクタ３３６から露出している。裏面半導体層３３９は、バッファ層３３５およびコレクタ３３６を含む。
【００５９】
本実施の形態に係る絶縁層２４６およびアルミ電極２４１の構造は、実施の形態２と同様である。本実施の形態では、ダイオード領域３１１の上部において、アルミ電極２４１上にメタル電極３４２が設けられる。メタル電極３４２は、ダイオード領域３１１の上部の全域に形成される。アルミ電極２４１と、メタル電極３４２は表面電極３４４を形成する。絶縁層２４６、表面電極３４４および絶縁膜５０は表面構造３６０を構成する。メタル電極３４２の上面は、絶縁膜５０の上面よりも高い。このため、表面構造３６０は、ダイオード領域３１１の上部に、上方に突出した凸部３６１を備えることとなる。
【００６０】
基板３３０の裏面には、裏面電極３４３が設けられる。ここで、バッファ層３３５は、ダイオード領域３１１においてコレクタ３３６から露出している。従って、ダイオード領域３１１では、バッファ層３３５は裏面電極３４３と接触する。本実施の形態では、Ｎ型のバッファ層３３５と裏面電極３４３を接触させることでダイオード３９１を形成している。以上から、半導体装置３００には、トレンチＩＧＢＴであるＩＧＢＴ３９２と、ダイオード３９１が形成される。従って、半導体装置３００は、半導体装置２００と同様にＲＣ−ＩＧＢＴとなる。
【００６１】
次に、本実施の形態に係る半導体装置３００の製造方法を説明する。図２０〜図２５は、本発明の実施の形態３に係る半導体装置の製造方法を示す図である。図２０に示すように、半導体装置３００の製造方法は、絶縁膜５０を形成する工程までは実施の形態２と同様である。
【００６２】
次に、図２１に示すように、ダイオード領域３１１の上部の全域を覆うように、アルミ電極２４１上にメタル電極３４２を形成する。実施の形態１と同様に、メタル電極３４２は、上面が絶縁膜５０の上面よりも高い位置に配置されるように形成する。
【００６３】
次に、図２２に示すように、裏面工程を実施する。裏面工程では、裏面半導体層３３９を形成する。まず、基板３３０の裏面側に、バッファ層３３５を形成する。次に、バッファ層３３５の裏面にコレクタ３３６を形成する。
【００６４】
次に、図２３に示すように、表面構造３６０の上に、保護膜３８０を貼る。次に、研磨工程を実施する。本実施の形態では、裏面工程の後に研磨工程を実施する。したがって、研磨工程では、裏面半導体層３３９が研磨される。本実施の形態では、ダイオード領域３１１の上部において、表面電極３４４が凸部３６１を備える。従って、裏面半導体層３３９の裏面において、凸部３６１と対向する位置が深く研磨される。従って、図２４に示すように、基板３３０のダイオード領域３１１が薄く形成される。研磨工程では、ダイオード領域３１１におけるコレクタ３３６が除去され、バッファ層３３５が露出する様に研磨を行う。
【００６５】
次に、図２５に示すように、コレクタ３３６の裏面に、裏面電極３４３を形成する。裏面電極３４３は、コレクタ３３６が除去され、バッファ層３３５が露出した部分において、バッファ層３３５と接するように設けられる。以上で、本実施の形態に係る半導体装置３００が形成される。
【００６６】
実施の形態２では、写真製版処置およびイオン注入を実施して、Ｐ型のコレクタ２３６の一部をＮ型のカソード２５６と置き換えることでダイオード２９１を形成した。これに対し、本実施の形態では、研磨工程でコレクタ３３６の一部を除去することでダイオード３９１を形成する。従って、本実施の形態では、写真製版処理およびエッチングの工程を追加せずに、ダイオード３９１を形成することができる。このため、簡単な工程でＲＣ−ＩＧＢＴを得ることができる。また、セル部３１０の一部が薄くなるため、低抵抗化の効果を得ることができる。
【００６７】
本実施の形態では、研磨工程でバッファ層３３５を露出させた。この変形例として、研磨工程でドリフト層３３１を露出させても良い。この場合、Ｎ型のドリフト層３３１と裏面電極３４３が接触するように裏面電極３４３を形成する。なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
【符号の説明】
【００６８】
１００、２００、３００、４００、５００  半導体装置、  １０、２１０、３１０  セル部、  ２０  終端部、  ３０、２３０、３３０  基板、  ６０、２６０、３６０  表面構造、  ６１、２６１、３６１、５６１  凸部、  ４４、２４４、３４４  表面電極、  ４３、２４３、３４３  裏面電極、  ２１２、３１２  ＩＧＢＴ領域、  ２１１、３１１  ダイオード領域、  ５０  絶縁膜、  ４５１  隙間、  ８０、２８０、３８０  保護膜、  ３８、２３８  表面層、  ３９、２３９、３３９  裏面半導体層、  ３２、２３２  ベース、  ３３、２３３  エミッタ、  ３４、２３４  ゲート、  ３５、２３５、３３５  バッファ層、  ３６、２３６、３３６  コレクタ、  ２５６  カソード、  ２５２  アノード
【図１】
2018016029.tif 000003
【図２】
2018016029.tif 000004
【図３】
2018016029.tif 000005
【図４】
2018016029.tif 000006
【図５】
2018016029.tif 000007
【図６】
2018016029.tif 000008
【図７】
2018016029.tif 000009
【図８】
2018016029.tif 000010
【図９】
2018016029.tif 000011
【図１０】
2018016029.tif 000012
【図１１】
2018016029.tif 000013
【図１２】
2018016029.tif 000014
【図１３】
2018016029.tif 000015
【図１４】
2018016029.tif 000016
【図１５】
2018016029.tif 000017
【図１６】
2018016029.tif 000018
【図１７】
2018016029.tif 000019
【図１８】
2018016029.tif 000020
【図１９】
2018016029.tif 000021
【図２０】
2018016029.tif 000022
【図２１】
2018016029.tif 000023
【図２２】
2018016029.tif 000024
【図２３】
2018016029.tif 000025
【図２４】
2018016029.tif 000026
【図２５】
2018016029.tif 000027
【手続補正書】
【提出日】平成28年11月25日(2016.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セル部と、前記セル部を囲む終端部と、を備えた基板と、
前記基板の上に設けられた表面構造と、
前記基板の裏面に設けられた裏面電極と、
を備え、
前記表面構造は、前記セル部の上部に、上方に突出した凸部を有し、
前記セル部の少なくとも一部は、前記終端部よりも薄く、
前記セル部の下の前記裏面電極と、前記終端部の下の前記裏面電極は凹形状を形成し、
前記セル部の下の前記裏面電極の下面と、前記終端部の下の前記裏面電極の下面は滑らかに接続され、
前記表面構造は、前記基板の上に設けられた表面電極を備え、
前記凸部は、前記表面電極の一部であることを特徴とする半導体装置。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
前記表面構造は、前記終端部の上部において前記表面電極の上に設けられた絶縁膜を備え、
前記絶縁膜と、前記凸部との間には隙間が設けられることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記セル部には、ＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣接して設けられたダイオード領域と、が設けられ、
前記凸部は、前記ＩＧＢＴ領域の上部に設けられ、
前記ＩＧＢＴ領域は、前記ダイオード領域よりも薄いことを特徴とする請求項１または４に記載の半導体装置。
【請求項６】
前記セル部には、ＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣接して設けられたダイオード領域と、が設けられ、
前記凸部は、前記ダイオード領域の上部に設けられ、
前記ダイオード領域は、前記ＩＧＢＴ領域よりも薄いことを特徴とする請求項１または４に記載の半導体装置。
【請求項７】
前記基板はＮ型であり、
前記基板は、前記ＩＧＢＴ領域の裏面側にＮ型のバッファ層と、Ｐ型のコレクタと、を備え、前記ダイオード領域の裏面側に前記バッファ層を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記凸部は、前記基板よりも薄いことを特徴とする請求項１、４、５、６、７の何れか１項に記載の半導体装置。
【請求項９】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１、４、５、６、７、８の何れか１項に記載の半導体装置。
【請求項１０】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
セル部と、前記セル部を囲む終端部と、を備えた基板の表面側に、表面層を形成する表面工程と、
前記表面工程の実施後に、前記セル部の上に上方に突出した凸部を有する表面構造を形成する表面構造工程と、
前記表面構造を覆うように保護膜を貼り付ける工程と、
前記保護膜を貼り付けた状態で、前記基板の裏面を研磨する研磨工程と、
前記基板の裏面側に裏面半導体層を形成する裏面工程と、
前記研磨工程の実施後に、前記裏面半導体層の裏面に裏面電極を形成する工程と、
を備え、
前記凸部は、前記基板の上に設けられた表面電極の一部であることを特徴とする半導体装置の製造方法。
【請求項１２】
（削除）
【請求項１３】
前記表面構造工程では、前記終端部の上部において前記表面電極の上に絶縁膜を設ける工程を備え、
前記絶縁膜は、前記凸部との間に隙間を設けて形成されることを特徴とする請求項１１に半導体装置の製造方法。
【請求項１４】
前記表面工程では、前記セル部にベースと、エミッタと、前記ベースに隣接したアノードと、を形成し、
前記表面構造工程では、前記ベースおよび前記エミッタの上部に前記凸部を形成し、
前記裏面工程では、前記基板にバッファ層を形成し、前記バッファ層の裏面にコレクタと、カソードと、を形成し、
前記研磨工程は、前記裏面工程に先んじて実施されることを特徴とする請求項１１または１３に記載の半導体装置の製造方法。
【請求項１５】
前記表面工程では、前記セル部にベースと、エミッタと、前記ベースに隣接したアノードと、を形成し、
前記表面構造工程では、前記アノードの上部に前記凸部を形成し、
前記裏面工程では、前記基板にバッファ層を形成し、前記バッファ層の裏面にコレクタを形成し、
前記研磨工程は、前記裏面工程の後に実施されることを特徴とする請求項１１または１３に記載の半導体装置の製造方法。
【請求項１６】
前記凸部は、前記基板よりも薄く形成されることを特徴とする請求項１１、１３、１４、１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１１、１３、１４、１５、１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【手続補正書】
【提出日】平成30年8月2日(2018.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セル部と、前記セル部を囲む終端部と、を備えた基板と、
前記基板の上に設けられた表面構造と、
前記基板の裏面に設けられた裏面電極と、
を備え、
前記表面構造は、前記セル部の上部に、上方に突出した凸部を有し、
前記セル部の少なくとも一部は、前記終端部よりも薄く、
前記セル部の下の前記裏面電極と、前記終端部の下の前記裏面電極は凹形状を形成し、
前記セル部の下の前記裏面電極の下面と、前記終端部の下の前記裏面電極の下面は滑らかに接続され、
前記表面構造は、前記基板の上に設けられた表面電極を備え、
前記凸部は、前記表面電極の一部であることを特徴とする半導体装置。
【請求項２】
前記表面構造は、前記終端部の上部において前記表面電極の上に設けられた絶縁膜を備え、
前記絶縁膜と、前記凸部との間には隙間が設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記セル部には、ＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣接して設けられたダイオード領域と、が設けられ、
前記凸部は、前記ＩＧＢＴ領域の上部に設けられ、
前記ＩＧＢＴ領域は、前記ダイオード領域よりも薄いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記セル部には、ＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣接して設けられたダイオード領域と、が設けられ、
前記凸部は、前記ダイオード領域の上部に設けられ、
前記ダイオード領域は、前記ＩＧＢＴ領域よりも薄いことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記基板はＮ型であり、
前記基板は、前記ＩＧＢＴ領域の裏面側にＮ型のバッファ層と、Ｐ型のコレクタと、を備え、前記ダイオード領域の裏面側に前記バッファ層を備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記凸部は、前記基板よりも薄いことを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
セル部と、前記セル部を囲む終端部と、を備えた基板の表面側に、表面層を形成する表面工程と、
前記表面工程の実施後に、前記セル部の上に上方に突出した凸部を有する表面構造を形成する表面構造工程と、
前記表面構造を覆うように保護膜を貼り付ける工程と、
前記保護膜を貼り付けた状態で、前記基板の裏面を研磨する研磨工程と、
前記基板の裏面側に裏面半導体層を形成する裏面工程と、
前記研磨工程の実施後に、前記裏面半導体層の裏面に裏面電極を形成する工程と、
を備え、
前記凸部は、前記基板の上に設けられた表面電極の一部であることを特徴とする半導体装置の製造方法。
【請求項１０】
前記表面構造工程では、前記終端部の上部において前記表面電極の上に絶縁膜を設ける工程を備え、
前記絶縁膜は、前記凸部との間に隙間を設けて形成されることを特徴とする請求項９に半導体装置の製造方法。
【請求項１１】
前記表面工程では、前記セル部にベースと、エミッタと、前記ベースに隣接したアノードと、を形成し、
前記表面構造工程では、前記ベースおよび前記エミッタの上部に前記凸部を形成し、
前記裏面工程では、前記基板にバッファ層を形成し、前記バッファ層の裏面にコレクタと、カソードと、を形成し、
前記研磨工程は、前記裏面工程に先んじて実施されることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記表面工程では、前記セル部にベースと、エミッタと、前記ベースに隣接したアノードと、を形成し、
前記表面構造工程では、前記アノードの上部に前記凸部を形成し、
前記裏面工程では、前記基板にバッファ層を形成し、前記バッファ層の裏面にコレクタを形成し、
前記研磨工程は、前記裏面工程の後に実施されることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１３】
前記凸部は、前記基板よりも薄く形成されることを特徴とする請求項９〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記基板は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項９〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１４に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本願の発明に係る半導体装置は、主電流が流れるセル部と、前記セル部を囲む終端部と、を備えた基板と、前記基板の上に設けられた表面構造と、前記基板の裏面に設けられた裏面電極と、を備え、前記表面構造は、前記セル部の上部に、上方に突出した凸部を有し、前記セル部の少なくとも一部は、前記終端部よりも薄く、前記セル部の下の前記裏面電極と、前記終端部の下の前記裏面電極は凹形状を形成し、前記セル部の下の前記裏面電極の下面と、前記終端部の下の前記裏面電極の下面は滑らかに接続され、前記表面構造は、前記基板の上に設けられた表面電極を備え、前記凸部は、前記表面電極の一部である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本願の発明に係る半導体装置の製造方法は、セル部と、前記セル部を囲む終端部と、を備えた基板の表面側に、表面層を形成する表面工程と、前記表面工程の実施後に、前記セル部の上に上方に突出した凸部を有する表面構造を形成する表面構造工程と、前記表面構造を覆うように保護膜を貼り付ける工程と、前記保護膜を貼り付けた状態で、前記基板の裏面を研磨する研磨工程と、前記基板の裏面側に裏面半導体層を形成する裏面工程と、前記研磨工程の実施後に、前記裏面半導体層の裏面に裏面電極を形成する工程と、を備え、前記凸部は、前記基板の上に設けられた表面電極の一部である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本実施の形態に係る半導体装置１００は、トレンチＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。基板３０はＮ型のドリフト層３１を備える。セル部１０において、ドリフト層３１の表面には、Ｐ−型のベース３２、Ｎ＋型のエミッタ３３およびゲート３４が形成される。ゲート３４はトレンチゲートである。また、終端部２０において、ドリフト層３１の表面には、ＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造３７が形成される。ドリフト層３１の裏面には、Ｎ型のバッファ層３５が形成される。バッファ層３５の裏面には、Ｐ型のコレクタ３６が形成される。
【国際調査報告】
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