(57)【要約】  電荷量の変動に起因した終端領域における耐圧変動を抑えることのできる、炭化珪素を用いた半導体装置を提供する。上記課題を解決するために、本発明による半導体装置は、アクティブ領域と、アクティブ領域の周囲に形成された終端領域とを備え、終端領域が、アクティブ領域から基板の端部に向かって、ｐ＋型半導体領域、ｐ型終端領域、ｎ型終端領域およびｎ＋型半導体領域が形成された終端構造を有する。そして、ｐ型終端領域からｎ＋型半導体領域との間において、ｎ＋型半導体領域に接する領域の単位面積当たりの不純物濃度を、ｐ型終端領域に接する領域の単位面積当たりの不純物濃度よりも高くすることにより、ｎ−型ＳｉＣドリフト層と絶縁膜との界面付近に蓄積された電荷量の変動に起因した終端領域における耐圧変動を抑える。
2016194216.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の基板と、
前記基板の第１主面上に形成された前記第１導電型のドリフト層と、
平面視において前記ドリフト層の中央部に形成されたアクティブ領域と、
平面視において前記アクティブ領域の周囲の前記ドリフト層に形成された終端領域と、
を備える半導体装置であって、
前記終端領域は、
前記アクティブ領域の周囲に形成された前記第１導電型と異なる第２導電型の第１半導体領域と、
前記第１半導体領域よりも前記基板の端部側に、前記第１半導体領域と接して、前記第１半導体領域の周囲に形成された前記第２導電型の第２半導体領域と、
前記第２半導体領域よりも前記基板の端部側に、前記第２半導体領域と離間して、前記第２半導体領域の周囲に形成された前記第１導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間に、互いに離間して形成された複数の前記第１導電型の第４半導体領域と、
を有し、
前記第２半導体領域と前記第３半導体領域との間において、
前記第３半導体領域に接する領域の単位面積当たりの前記第１導電型の不純物濃度が、前記第２半導体領域に接する領域の単位面積当たりの前記第１導電型の不純物濃度よりも高い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２半導体領域から前記第３半導体領域に向かって、単位面積当たりの前記第１導電型の不純物濃度が増加する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第４半導体領域にイオン注入される前記第１導電型の不純物のドーズ量は、１．２５×１０１３ｃｍ−２以上である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１半導体領域および前記第２半導体領域はアルミニウムを含有する、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも低く、
前記第４半導体領域の不純物濃度は、前記ドリフト層の不純物濃度よりも高く、かつ、前記第３半導体領域の不純物濃度よりも低い、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記アクティブ領域には、ダイオード、ＭＯＳＦＥＴ，ＪＦＥＴまたはＩＧＢＴが形成されている、半導体装置。
【請求項７】
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、前記第１導電型のドリフト層を形成する工程、
（ｂ）前記ドリフト層の第１外周部の上面に、前記第１導電型とは異なる第２導電型の第１終端領域を形成する工程、
（ｃ）前記ドリフト層の前記第１外周部の周囲に位置する第２外周部の上面に、前記第１導電型の第２終端領域を形成する工程、
を含み、
前記（ｃ）工程は、
（ｃ１）前記ドリフト層の上面上に、前記第２外周部に複数の開口部を有する第１マスクパターンを形成する工程、
（ｃ２）前記第１マスクパターンを介して前記第１導電型の第１不純物を前記第２外周部の前記ドリフト層へイオン注入する工程、
を含み、
前記第１外周部から前記基板の端部に向かって、前記複数の開口部の開口面積が増加する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｃ２）工程においてイオン注入される前記第１不純物のドーズ量は、１．２５×１０１３ｃｍ−２以上である、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記ドリフト層の上面上に、前記第１外周部に開口部を有する第２マスクパターンを形成する工程、
（ｂ２）前記第２マスクパターンを介して前記第２導電型の第２不純物を前記第１外周部の前記ドリフト層へイオン注入する工程、
を含み、
前記（ｂ２）工程においてイオン注入される前記第２不純物は、アルミニウムである、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置を備える、パワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体装置およびその製造方法、並びにパワーモジュールに関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２００８−２２７２３６号公報（特許文献１）および梶直樹、他３名、「空間変調型ＪＴＥを有する２０ｋＶ級ＳｉＣＰｉＮダイオードの設計と作製」、第７３回応用物理学会学術講演会、講演予稿集（２０１２年秋）、１５−２８２頁（非特許文献１）がある。【０００３】
特許文献１には、中心領域とその中心領域の周囲に形成された終端領域とを備える半導体装置が記載されており、終端領域は、中心領域から終端領域に亘って連続しているｎ−型のドリフト領域と、ｐ型のガードリングと、終端領域の周縁に設けられているｎ＋型のチャネルストッパ領域と、隣接するガードリングの間の少なくとも一部に設けられたｎ型の第１表面半導体領域とを備えている。【０００４】
また、非特許文献１には、２ゾーンＪＴＥ（Junction Termination Extension：接合終端部）と空間変調型ＪＴＥとを組み合わせたＪＴＥ構造を有するＳｉＣＰｉＮダイオードが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２７２３６号公報
【非特許文献】
【０００６】
【非特許文献１】梶直樹、他３名、「空間変調型ＪＴＥを有する２０ｋＶ級ＳｉＣＰｉＮダイオードの設計と作製」、第７３回応用物理学会学術講演会、講演予稿集（２０１２年秋）、１５−２８２頁
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高電圧または大電流で使用される半導体装置では、アクティブ領域（活性領域）の周囲に形成された終端領域において、半導体と半導体の上面を保護する絶縁膜との界面付近に電荷が蓄積する可能性がある。しかし、当該界面付近に電荷が蓄積して、終端領域の電界分布が変動しても、安定的な耐圧特性が得られる半導体装置が要求されている。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明による半導体装置は、アクティブ領域と、アクティブ領域の周囲に形成された終端領域とを備え、終端領域が、アクティブ領域から基板の端部に向かって、ｐ＋型半導体領域、ｐ型終端領域、ｎ型終端領域およびｎ＋型半導体領域が形成された終端構造を有している。そして、ｐ型終端領域とｎ＋型半導体領域との間において、ｎ＋型半導体領域に接する領域の単位面積当たりのｎ型不純物の不純物濃度が、ｐ型終端領域に接する領域の単位面積当たりのｎ型不純物の不純物濃度よりも高くなっている。
【発明の効果】
【０００９】
本発明によれば、電荷量の変動に起因した終端領域における耐圧変動を抑えることのできる、炭化珪素を用いた半導体装置を提供することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】実施例１による半導体装置の終端部の構造を説明する要部断面図である。
【図２】実施例１による半導体装置の製造工程を示す要部断面図である。
【図３】図２に続く、半導体装置の製造工程を示す要部断面図である。
【図４】（ａ）および（ｂ）はそれぞれ、実施例１によるアクティブ領域を形成する際に用いられるマスク材料の平面形状の第１例および第２例を説明する要部平面図である。
【図５】（ａ）、（ｂ）および（ｃ）はそれぞれ、実施例１によるアクティブ領域を形成する際に用いられるマスク材料の平面形状の第３例、第４例および第５例を説明する要部平面図である。
【図６】図３に続く、半導体装置の製造工程を示す要部断面図である。
【図７】図６に続く、半導体装置の製造工程を示す要部断面図である。
【図８】図７に続く、半導体装置の製造工程を示す要部断面図である。
【図９】実施例１による半導体装置の終端部の構造の第１変形例を説明する要部断面図である。
【図１０】実施例１による半導体装置の終端部の構造の第１変形例を説明する要部上面図である。
【図１１】（ａ）、（ｂ）、（ｃ）および（ｄ）は、実施例１による半導体装置のｐ型終端領域の種々の例を示した要部上面図（図１０に一点破線で示す領域Ｂに該当する領域を拡大した要部上面図）である。
【図１２】（ａ）、（ｂ）、（ｃ）および（ｄ）は、実施例１による半導体装置のｎ型終端領域の種々の例を示した要部上面図（図１０に一点破線で示す領域Ｂに該当する領域を拡大した要部上面図）である。
【図１３】実施例１による半導体装置の終端部の構造の第２変形例を説明する要部断面図である。
【図１４】図１１（ｂ）に示すＡ−Ａ線に沿った半導体装置の終端部のシートキャリア濃度の分布を示す模式図（ｎ−型ＳｉＣドリフト層と絶縁膜との界面付近に電荷が無い場合）である。
【図１５】図１１（ｂ）に示すＡ−Ａ線に沿った半導体装置の終端部のシートキャリア濃度の分布を示す模式図（ｎ−型ＳｉＣドリフト層と絶縁膜との界面付近に電荷が有る場合）である。
【図１６】実施例２による半導体装置の終端部の構造を説明する要部断面図である。
【図１７】実施例３によるパワーモジュール、およびパワーモジュールを含む電力変換装置の構成を説明する概略図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
高電圧または大電流で使用される半導体装置は、主に電流が流れるアクティブ領域と、アクティブ領域の周囲に形成された終端領域とから構成される。そして、終端領域には、電界が集中しないようにする終端構造が形成される。しかし、半導体装置を高電圧で保持する場合、終端領域に高電界が掛かることから、半導体と半導体の上面を保護する絶縁膜との界面付近に電荷が蓄積する可能性がある。当該界面付近に電荷が蓄積すると終端領域の電界分布が変動するため、半導体装置の耐圧特性が変動することがある。
【００１７】
ところで、近年、炭化珪素（ＳｉＣ）半導体は、シリコン（Ｓｉ）半導体と比べてバンドギャップが大きく、絶縁破壊電界強度が１桁程度大きいという特徴を持つことから、ＳｉＣ半導体を用いた半導体装置が、低損失の半導体装置として有望視されている。しかし、ＳｉＣ半導体は、半導体内部の絶縁破壊電界強度が高くなることから、終端領域に掛かる電界強度もＳｉ半導体と比べて大きくなる。このため、半導体装置を高電圧で保持する場合、ＳｉＣ半導体は、Ｓｉ半導体と比べて、多量の電荷が半導体と半導体の上面を保護する絶縁膜との界面付近に蓄積される可能性がある。
【００１８】
上述した電荷の蓄積による半導体装置の耐圧特性の変動を改善する方法としては、例えば特許文献１および非特許文献１に記載された技術がある。特許文献１に開示された終端領域の構造を適用することにより、電荷量が−４×１０１１〜４×１０１１ｃｍ−２程度の範囲で、安定的な耐圧特性を得ることができる。また、非特許文献１に開示された周辺領域の構造を適用することにより、電荷量が１×１０１２〜１×１０１３ｃｍ−３程度の範囲で、安定的な耐圧特性を得ることができる。
【００１９】
しかし、ＳｉＣ半導体を用いた半導体装置では、電荷量が−１×１０１３〜１×１０１３ｃｍ−２程度の範囲で、安定的な耐圧特性が必要となる。このため、さらなる終端領域の構造の検討が必要であった。
【実施例１】
【００２０】
＜半導体装置の構造＞【００２１】
本実施例１による半導体装置の構造を、図１を用いて説明する。図１は、本実施例１による半導体装置の終端部の構造を説明する要部断面図である。【００２２】
本実施例１による半導体装置（１つの半導体チップ）はダイオードである。図１に示すように、具体的には、ｎ＋型ＳｉＣ基板１の第１面上にｎ−型ＳｉＣドリフト層２が形成されており、ｎ−型ＳｉＣドリフト層２の上面には、平面視において半導体チップの中央部に位置するアクティブ領域に、ｐ＋型半導体領域３が形成されている。【００２３】
さらに、ｎ−型ＳｉＣドリフト層２の上面には、平面視において半導体チップの外周部に位置する終端領域に、ｐ＋型半導体領域３、ｐ型終端領域４、ｎ型終端領域６およびｎ＋型半導体領域５からなる終端構造１０が形成されている。すなわち、ｐ＋型半導体領域３を囲むように、ｐ型終端領域４と、ｐ型終端領域４と離間して、ｐ型終端領域４よりも半導体チップの外周（端部）側に配置されたｎ＋型半導体領域（チャネルストッパ領域）５と、ｐ型終端領域４とｎ＋型半導体領域５との間に形成された複数のｎ型終端領域６と、が形成されている。【００２４】
ここで、ｐ型終端領域４とｎ＋型半導体領域５との間において、終端構造１０の外側（半導体チップの外周（端部））に近づくに従い、単位面積あたりのｎ型不純物の不純物濃度が徐々に高くなるように、複数のｎ型終端領域６のそれぞれの平面形状が設定されている。具体的には、ｐ型終端領域４とｎ＋型半導体領域５との間に複数の環状のｎ型終端領域６が互いに離間して形成されており、終端構造１０の外側（半導体チップの外周（端部））に近づくに従い、ｎ型終端領域６の幅が順次広くなっている。【００２５】
すなわち、ｐ型終端領域４とｎ＋型半導体領域５との間において、ｎ＋型半導体領域５に接する領域における単位面積当たりのｎ型不純物の不純物濃度が、ｐ型終端領域４に接する領域における単位面積当たりのｎ型不純物の不純物濃度よりも高くなっている。【００２６】
さらに、ｐ＋型半導体領域３に接続するアノード電極（表面電極）７ａ、およびｎ＋型半導体領域５に接続する外周電極（チャネルストッパ電極）７ｂが形成され、ｎ＋型ＳｉＣ基板１の第１面と反対側の第２面に接続するカソード電極（裏面電極）８が形成されている。ｎ−型ＳｉＣドリフト層２の上面上には絶縁膜９が形成されており、絶縁膜９に形成された開口部を介してアノード電極７ａの一部が露出している。【００２７】
アノード電極７ａは、ショットキー接触またはオーミック接触のどちらでもよい。また、ダイオードのアクティブ領域もショットキーダイオード、ＰＮダイオード、接合障壁ショットキー（Junction Barrier Schottky：ＪＢＳ）ダイオードなど、どの構造であってもよい。なお、ここでアクティブ領域とは、通電時に電流が流れる活性領域を言う。また、ｐ型終端領域４は、１段または多段の濃度分布を有する接合終端構造（Junction Termination Extension：ＪＴＥ）からなる。【００２８】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。
＜半導体装置の製造方法＞【００２９】
本実施例１による半導体装置の製造方法を、図２〜図８を用いて工程順に説明する。図２、図３、図６〜図８は、本実施例１による半導体装置の製造工程を示す要部断面図である。図４（ａ）および（ｂ）はそれぞれ、本実施例１によるアクティブ領域を形成する際に用いられるマスク材料の平面形状の第１例および第２例を説明する要部平面図、図５（ａ）、（ｂ）および（ｃ）はそれぞれ、本実施例１によるアクティブ領域を形成する際に用いられるマスク材料の平面形状の第３例、第４例および第５例を説明する要部平面図である。【００３０】
まず、図２に示すように、ｎ＋型ＳｉＣ基板１の第１主面上にｎ−型ＳｉＣドリフト層２をエピタキシャル成長法により形成したＳｉＣ基板を準備する。【００３１】
ｎ＋型ＳｉＣ基板１の不純物濃度は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。ｎ＋型ＳｉＣ基板１の主面は、（０００１）面、（０００−１）面または（１１−２０）面などが用いられる。【００３２】
ｎ−型ＳｉＣドリフト層２の仕様は、設定する耐圧仕様によって異なるが、ｎ−型ＳｉＣドリフト層２の不純物濃度は、例えば１×１０１４〜１×１０１６ｃｍ−３程度、その厚さは、例えば３〜１５０μｍ程度である。【００３３】
次に、図３に示すように、ｎ−型ＳｉＣドリフト層２の上面にマスク材料１１Ａを形成し、フォトリソグラフィ技術によりマスク材料１１Ａをパターニングする。マスク材料１１Ａは、例えばＣＶＤ（Chemical Vapor Deposition）法により形成した酸化シリコン（ＳｉＯ２）を用いる。【００３４】
図４（ａ）および（ｂ）並びに図５（ａ）、（ｂ）および（ｃ）に、マスク材料１１Ａの種々の平面形状の一例を示す。図中、符号ＳＣは半導体チップを示す。【００３５】
マスク材料１１Ａは、アクティブ領域全開パターン（図４（ａ））、アクティブ領域の外周部のみ開口するリング状パターン（図４（ｂ））、縞状パターン（図５（ａ））、島状パターン（図５（ｂ））または格子状パターン（図５（ｃ））などに加工される。本実施例１は、半導体装置の終端構造に関するものであるため、アクティブ領域の平面形状は、特に限定されるものではない。【００３６】
続いて、パターニングされたマスク材料１１Ａから露出するｎ−型ＳｉＣドリフト層２の上面にｐ型不純物をイオン注入することにより、終端領域の一部に掛かるように、ｎ−型ＳｉＣドリフト層２の上面のアクティブ領域にｐ＋型半導体領域３を形成する。ｐ＋型半導体領域３の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３程度であり、その接合深さは、例えば０．３〜２．０μｍ程度である。ｐ型不純物としては、アルミニウム（Ａｌ）またはボロン（Ｂ）などを用いる。ここでは、ｐ型不純物としてアルミニウム（Ａｌ）を用い、加速エネルギーを変えた多段でイオン注入を行い、ｎ−型ＳｉＣドリフト層２の上面付近の不純物濃度が９×１０１８ｃｍ−３程度、接合深さが０．７μｍ程度となるように、ｐ＋型半導体領域３を形成した。【００３７】
次に、図６に示すように、マスク材料１１Ａを除去した後、ｎ−型ＳｉＣドリフト層２の上面にマスク材料１１Ｂを形成し、フォトリソグラフィ技術によりマスク材料１１Ｂをパターニングする。マスク材料１１Ｂは、例えばＣＶＤ法により形成した酸化シリコン（ＳｉＯ２）を用い、ｐ＋型半導体領域３の周囲にリング状パターンの開口部を有するように加工される。【００３８】
続いて、パターニングされたマスク材料１１Ｂから露出するｎ−型ＳｉＣドリフト層２の上面にｐ型不純物をイオン注入することにより、ｎ−型ＳｉＣドリフト層２の上面のｐ＋型半導体領域３の外周に接して、ｐ＋型半導体領域３を囲むように、ｐ型の環状の半導体領域からなるｐ型終端領域４を形成する。ｐ型終端領域４の不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３程度であり、その接合深さは、例えば０．３〜２．０μｍ程度である。ｐ型不純物としては、アルミニウム（Ａｌ）またはボロン（Ｂ）などを用いる。ここでは、ｐ型不純物としてアルミニウム（Ａｌ）を用い、加速エネルギーを変えた多段でイオン注入を行い、ｎ−型ＳｉＣドリフト層２の上面付近の不純物濃度が４×１０１７ｃｍ−３程度、接合深さが０．９μｍ程度となるように、ｐ型終端領域４を形成した。この工程により、ｐ＋型半導体領域３はｐ型終端領域４と接する構造となる。【００３９】
次に、図７に示すように、マスク材料１１Ｂを除去した後、ｎ−型ＳｉＣドリフト層２の上面にマスク材料１１Ｃを形成し、フォトリソグラフィ技術によりマスク材料１１Ｃをパターニングする。マスク材料１１Ｃは、例えばＣＶＤ法により形成した酸化シリコン（ＳｉＯ２）を用い、ｐ型終端領域４の周囲にリング状パターンの開口部を有するように加工される。【００４０】
続いて、パターニングされたマスク材料１１Ｃから露出するｎ−型ＳｉＣドリフト層２の上面にｎ型不純物をイオン注入することにより、ｎ−型ＳｉＣドリフト層２の上面のｐ型終端領域４の周囲に、ｐ型終端領域４と離間して、ｐ型終端領域４を囲むように、ｎ型の環状の半導体領域からなるｎ＋型半導体領域（チャネルストッパ領域）５を形成する。ｎ＋型半導体領域５の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３程度であり、その接合深さは、例えば０．３〜１．０μｍ程度である。ｎ型不純物としては、窒素（Ｎ）またはリン（Ｐ）などを用いる。ここでは、ｎ型不純物として窒素（Ｎ）を用い、加速エネルギーを変えた多段でイオン注入を行い、ｎ−型ＳｉＣドリフト層２の上面付近の不純物濃度が１×１０２０ｃｍ−３程度、接合深さが０．６μｍ程度となるように、ｎ＋型半導体領域５を形成した。【００４１】
次に、図８に示すように、マスク材料１１Ｃを除去した後、ｎ−型ＳｉＣドリフト層２の上面にマスク材料１１Ｄを形成し、フォトリソグラフィ技術によりマスク材料１１Ｄをパターニングする。マスク材料１１Ｄは、例えばＣＶＤ法により形成した酸化シリコン（ＳｉＯ２）を用い、ｐ型終端領域４とｎ＋型半導体領域５との間に、互いに離間する複数のリング状パターンの開口部を有するよう加工される。【００４２】
続いて、パターニングされたマスク材料１１Ｄから露出するｎ−型ＳｉＣドリフト層２の上面にｎ型不純物をイオン注入することにより、ｎ−型ＳｉＣドリフト層２の上面のｐ型終端領域４とｎ＋型半導体領域５との間に、ｐ型終端領域４を囲むように、互いに離間して複数のｎ型の環状の半導体領域からなるｎ型終端領域６を形成する。ｎ型終端領域６の不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３程度であり、その接合深さは、例えば０．３〜２．０μｍ程度である。ｎ型不純物としては、窒素（Ｎ）またはリン（Ｐ）などを用いる。ここでは、ｎ型不純物として窒素（Ｎ）を用い、加速エネルギーを変えた多段でイオン注入を行い、ｎ−型ＳｉＣドリフト層２の上面付近の不純物濃度が５×１０１７ｃｍ−３程度、接合深さが０．４μｍ程度となるように、ｎ型終端領域６を形成した。この工程により、最も外側に位置する環状のｎ型終端領域６はｎ＋型半導体領域５と接する構造となる。但し、この構造は必須ではなく、最も外側に位置する環状のｎ型終端領域６がｎ＋型半導体領域５と接しない構造であってもよい。
次に、マスク材料１１Ｄを除去した後、イオン注入した不純物の活性化アニールを行う。【００４３】
上記工程により、図１に示したように、ｐ＋型半導体領域３、ｐ型終端領域４、ｎ型終端領域６およびｎ＋型半導体領域５からなる終端構造１０が形成される。【００４４】
次に、図１に示したように、ｎ＋型ＳｉＣ基板１の第２主面上に、オーミック接触のカソード電極８を形成し、ｎ−型ＳｉＣドリフト層２の上面上に、アノード電極７ａおよび外周電極７ｂを形成する。ここで、平面視においてアノード電極７ａの端部はｐ＋型半導体領域３と重なるように形成される。【００４５】
その後、ｎ−型ＳｉＣドリフト層２の上面上を覆うように絶縁膜９を形成した後、アノード電極７ａの上面の一部が露出するように、絶縁膜９に開口部を形成する。以上の工程により、本実施例１による半導体装置が略完成する。
＜半導体装置および半導体装置の製造方法の変形例＞
次に、本実施例１による半導体装置および半導体装置の製造方法の変形例について説明する。【００４６】
（１）本実施例１では、ｎ−型ＳｉＣドリフト層２は、ｎ＋型ＳｉＣ基板１の第１主面上に形成される単層のＳｉＣ層で形成したが、表面付近の不純物濃度が高くなるようにｎ型不純物の濃度分布を設定した複数層のＳｉＣ層で形成してもよい。【００４７】
（２）また、本実施例１では、マスク材料１１Ａ，１１Ｂ，１１Ｃ，１１Ｄに酸化シリコン（ＳｉＯ２）を適用したが、例えば窒化シリコン（Ｓｉ３Ｎ４）またはレジスト材料でもよく、イオン注入時においてマスクとなる材料であれば、その他の材料でも適用することができる。【００４８】
（３）また、本実施例１では、ｐ型終端領域４は、１回の不純物のイオン注入により形成された１段の濃度分布を有するＪＴＥ構造としたが、複数回のマスクパターンの形成と複数回の不純物のイオン注入により形成された多段の濃度分布を有するＪＴＥ構造としてもよい。【００４９】
図９に、２段の濃度分布を有するＪＴＥ構造を備える、半導体装置の終端部の構造を説明する要部断面図を示す。また、図１０に、２段の濃度分布を有するＪＴＥ構造を備える、半導体装置の要部上面図を示す。なお、図１０では、例えば図９に示すアノード電極７ａ、外周電極７ｂおよび絶縁膜９は省略している。【００５０】
図９および図１０に示すように、ＪＴＥ構造は、第１ｐ型終端領域４ａと第２ｐ型終端領域４ｂとから構成され、第１ｐ型終端領域４ａの不純物濃度が第２ｐ型終端領域４ｂの不純物濃度よりも高く設定されている。そして、第１ｐ型終端領域４ａはｐ＋型半導体領域３の外周に接して、ｐ＋型半導体領域３を囲むように環状に形成され、第２ｐ型終端領域４ｂは第１ｐ型終端領域４ａの外側（ｐ＋型半導体領域３と反対側）に、第１ｐ型終端領域４ａの外周に接して、第１ｐ型終端領域４ａを囲むように環状に形成される。【００５１】
このとき、第１ｐ型終端領域４ａと第２ｐ型終端領域４ｂとは、一部の領域で互いに重なるように形成してもよい。また、マスクパターンの形成の回数と不純物のイオン注入の回数を増やすことにより、任意の段数の濃度分布を有するＪＴＥ構造を形成してもよい。【００５２】
また、第１ｐ型終端領域４ａおよび第２ｐ型終端領域４ｂをリング状パターンとして形成したが、これに限定されるものではない。例えば格子状パターン、島状パターン、ドットパターンまたはこれらの組み合わせなどでもよく、半導体チップＳＣの外周（端部）に近づくに従い、イオン注入の総ドーズ量（単位面積あたりの不純物濃度）が徐々に低くなる構造となれば、どのような形状にパターニングされていてもよい。【００５３】
第１ｐ型終端領域４ａおよび第２ｐ型終端領域４ｂのパターンの種々の例を示した要部上面図を、図１１（ａ）、（ｂ）、（ｃ）および（ｄ）に示す。図１１（ａ）、（ｂ）、（ｃ）および（ｄ）は、図１０に一点破線で示す領域Ｂに該当する領域を拡大した要部上面図である。【００５４】
ここでは、第１ｐ型終端領域４ａと第２ｐ型終端領域４ｂとの２段の濃度分布を有するＪＴＥ構造を示したが、任意の段数の濃度分布を組み合わせてもよく、半導体チップＳＣの外周（端部）に近づくに従い、イオン注入の総ドーズ量（単位面積あたりの不純物濃度）が徐々に低くなる構造となればよい。【００５５】
（４）また、本実施例１では、ｐ＋型半導体領域３とｐ型終端領域４とは互いに重ならずに、互いが接するように、これらを形成する例を示したが、マスクの合わせずれの影響が少なくなるように、マスクパターンを重ねるように設計してもよい。【００５６】
（５）また、本実施例１では、ｎ型終端領域６を複数のリング状パターンとして形成したが、これに限定されるものではない。例えば格子状パターン、島状パターン、ドットパターンまたはこれらの組み合わせなどでもよく、半導体チップＳＣの外周（端部）に近づくに従い、イオン注入における注入面積の割合（単位面積あたりの不純物濃度）が徐々に高くなる構造となれば、どのような形状にパターニングされているもよい。【００５７】
ｎ型終端領域６のパターンの種々の例を示した要部上面図を、図１２（ａ）、（ｂ）、（ｃ）および（ｄ）に示す。図１２（ａ）、（ｂ）、（ｃ）および（ｄ）は、図１０に一点破線で示す領域Ｂに該当する領域を拡大した要部上面図である。【００５８】
（６）また、本実施例１では、ｐ型終端領域４とｎ型終端領域６とは、互いに離間して形成したが、一部の領域において互いに重なってもよい。【００５９】
（７）また、本実施例１では、ｐ＋型半導体領域３、ｐ型終端領域４、ｎ＋型半導体領域５、ｎ型終端領域６の順にそれぞれ不純物をイオン注入することにより形成したが、活性化アニールの前にこれらのイオン注入が終了していればよく、これらの形成の順番が変わってもよい。【００６０】
（８）また、本実施例１では、ｎ−型ＳｉＣドリフト層２の上面にイオン注入により不純物を導入して、アクティブ領域および終端領域のそれぞれの構造を形成したが、ｎ＋型ＳｉＣ基板１とカソード電極８との間の接触抵抗を低減する目的で、ｎ＋型ＳｉＣ基板１の第２主面に不純物をイオン注入してもよい。例えば不純物として窒素（Ｎ）を用い、加速エネルギーを変えた多段でイオン注入を行い、第２主面付近の不純物濃度が１×１０２０ｃｍ−３程度、ｎ＋型ＳｉＣ基板１の不純物濃度と比べて不純物濃度が高くなる領域の深さが０．５μｍ程度となるように、不純物を添加する。【００６１】
（９）また、本実施例１では、イオン注入した不純物の活性化アニールを行った後、すぐにアノード電極７ａ、外周電極７ｂおよびカソード電極８を形成したが、イオン注入した不純物の活性化アニールを行った後に酸化処理を行い、ｎ−型ＳｉＣドリフト層２の上面に入ったダメージ層を除去する犠牲酸化を行ってもよい。【００６２】
（１０）また、本実施例１では、イオン注入した不純物の活性化アニールを行った後、すぐにアノード電極７ａ、外周電極７ｂおよびカソード電極８を形成したが、ｎ−型ＳｉＣドリフト層２の上面にＣＶＤ法により酸化シリコン（ＳｉＯ２）などの表面保護膜を形成して、ｎ−型ＳｉＣドリフト層２の上面を保護してもよい。【００６３】
図１３は、本実施例１による表面保護膜を形成した半導体装置の終端部の構造を説明する要部断面図である。【００６４】
この場合、図１３に示すように、ｎ−型ＳｉＣドリフト層２の上面上に表面保護膜１２を形成した後、アノード電極７ａおよび外周電極７ｂが形成される領域の表面保護膜１２に開口部を形成する。その後、アノード電極７ａおよび外周電極７ｂを表面保護膜１２の一部に乗り上がるように形成する。また、前述の犠牲酸化を行った後に、表面保護膜１２を形成してもよい。
＜効果＞
次に、本実施例１による効果を、図１４および図１５を用いて説明する。【００６５】
図１４は、前述の図１１（ｂ）に示すＡ−Ａ線に沿った半導体装置の終端部のシートキャリア濃度の分布を示す模式図である。図１４では、イオン注入した不純物のうち活性化アニールによって活性化したシートキャリア濃度の分布を示しており、ｎ−型ＳｉＣドリフト層２と絶縁膜９との界面付近に蓄積される電荷が無い場合を想定している。【００６６】
図１４に示すように、ｎ型終端領域６の幅と間隔との比（幅／（幅＋間隔））は、終端構造１０の外側（半導体チップの外周（端部））に近づくに従い大きくなっており、ｎ型終端領域６の平均シートキャリア濃度Ｓａ（＝シートキャリア濃度×幅／（幅＋間隔））も高くなっている。このため、高電圧を印加して保持する際、局所的に電界が集中する領域はなく、また、ｎ−型ＳｉＣドリフト層２と第１ｐ型終端領域４ａおよび第２ｐ型終端領域４ｂ（またはｐ型終端領域４）との間の空乏層は、半導体チップの外周（端部）に近づくに従い延びにくくなるため、不純物濃度の高いｎ＋型半導体領域５まで到達することはないので、高耐圧を得ることができる。【００６７】
図１５は、前述の図１１（ｂ）に示すＡ−Ａ線に沿った半導体装置の終端部のシートキャリア濃度の分布を示す模式図である。図１５では、イオン注入した不純物のうち活性化アニールによって活性化したシートキャリア濃度の分布を示しており、ｎ−型ＳｉＣドリフト層２と絶縁膜９との界面付近に蓄積される負の電荷が有る場合を想定している。【００６８】
図１５に示すように、ｎ−型ＳｉＣドリフト層２と絶縁膜９との界面付近に負の電荷が蓄積した場合、ｎ−型ＳｉＣドリフト層２の上面には同等量の正の電荷が補償のため誘起され、第１ｐ型終端領域４ａおよび第２ｐ型終端領域４ｂ（またはｐ型終端領域４）では実効的に正のキャリアが増加し、ｎ型終端領域６では実効的に負のキャリアが減少する。これにより、ｎ−型ＳｉＣドリフト層２と絶縁膜９との界面付近に電荷が蓄積されていない場合（図１４参照）と比較して、ｐｎ接合位置が半導体チップの外周（端部）に近づくことになる。【００６９】
このとき、ｎ型終端領域６に注入した不純物のドーズ量のうち、活性化アニールによって活性化したシートキャリア濃度を、想定する負の電荷量１×１０１３ｃｍ−２よりも大きくすることにより、ｎ型終端領域６が負の電荷によって実効的に消滅することを防ぎ、終端領域として電界集中を防ぐことができる。一般的に、不純物の活性化率は８０〜１００％程度であることから、１．２５×１０１３ｃｍ−２よりも高いドーズ量でｎ型終端領域６を形成すれば、負の電荷量の変動に起因した終端領域における耐圧変動を抑えることができる。
【実施例２】
【００７０】
本実施例２による半導体装置の構造を、図１６を用いて説明する。図１６は、本実施例２による半導体装置の終端部の構造を説明する要部断面図である。【００７１】
本実施例２による半導体装置（１つの半導体チップ）は、アクティブ領域に電界効果トランジスタ、いわゆるプレーナ型のＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成した例である。【００７２】
図１６に示すように、ｎ＋型ＳｉＣ基板１の第１主面上に、ｎ−型ＳｉＣドリフト層２が形成されており、アクティブ領域のｎ−型ＳｉＣドリフト層２内には、ｎ−型ＳｉＣドリフト層２の上面から第１深さを有して、複数のｐ型半導体領域（ボディ領域、ウェル領域）１４が互いに離間して形成されている。【００７３】
ｐ型半導体領域１４内には、ｎ−型ＳｉＣドリフト層２の上面から第１深さよりも浅い第２深さを有して、ｎ＋型半導体領域（ソース領域）１５が形成されている。また、ｐ型半導体領域１４内には、ｐ型半導体領域１４の電位を固定する複数のｐ＋型電位固定領域（図示は省略）が形成されている。互いに隣り合うｐ型半導体領域１４に挟まれた領域は、ＪＦＥＴ領域１３として機能する部位である。【００７４】
また、ｐ型半導体領域１４の端部側面（ＪＦＥＴ領域１３とｐ型半導体領域１４との界面）とｎ＋型半導体領域１５の端部側面（ｐ型半導体領域１４とｎ＋型半導体領域１５との界面）との間に位置するｐ型半導体領域１４がチャネル領域として機能する部位である。また、ｎ＋型ＳｉＣ基板１が、ドレイン層として機能する部位である。【００７５】
ＪＦＥＴ領域１３上およびチャネル領域上にはゲート絶縁膜１６が形成され、ゲート絶縁膜１６上にはゲート電極７ｃが形成されている。ゲート絶縁膜１６およびゲート電極７ｃは絶縁膜（図示は省略）により覆われている。絶縁膜には複数の接続孔が形成されており、接続孔の底面に露出するｎ＋型半導体領域１５の一部およびｐ＋型電位固定領域が、金属シリサイド層を介してソース配線用電極（図示は省略）と電気的に接続されている。【００７６】
また、ｎ＋型ＳｉＣ基板１の第２主面は、ドレイン配線用電極（裏面電極）８Ａと電気的に接続されている。同様に、ゲート電極７ｃは、ゲート配線用電極（図示は省略）に電気的に接続されている。ソース配線用電極には外部からソース電位が印加され、ドレイン配線用電極８Ａには外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。【００７７】
さらに、前述の実施例１と同様に、本実施例２による半導体装置は、ｐ型終端領域４とｎ＋型半導体領域５との間に複数のｎ型終端領域６を有しており、終端構造１０の外側（半導体チップの外周（端部））に近づくに従い、単位面積あたりのｎ型不純物の不純物濃度が徐々に高くなるように、複数のｎ型終端領域６のそれぞれの平面形状が設定されている。【００７８】
このように、本実施例２によれば、アクティブ領域にＭＯＳＦＥＴを形成した場合でも、前述の実施例１と同様の効果を得ることができる。すなわち、終端構造１０の外側（半導体チップの外周（端部））に近づくに従い、ｎ型終端領域６の平均シートキャリア濃度Ｓａが高くなっている。これにより、ｎ−型ＳｉＣドリフト層２と絶縁膜９との界面付近に負の電荷が蓄積した場合であっても、高電圧を印加して保持する際、局所的に電界が集中する領域はなく、また、ｎ−型ＳｉＣドリフト層２とｐ型終端領域４との間の空乏層は、半導体チップの外周（端部）に近づくに従い延びにくくなるため、不純物濃度の高いｎ＋型半導体領域５まで到達することはない。その結果、負の電荷量の変動に起因した終端領域における耐圧変動を抑えることができる。【００７９】
なお、本実施例２では、アクティブ領域にＭＯＳＦＥＴを形成したが、接合型ＦＥＴ（Junction Field Effect Transistor：ＪＦＥＴ）または絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor ：ＩＧＢＴ）などのトランジスタを形成してもよい。これらの場合も、同様に、負の電荷量の変動に起因した終端領域における耐圧変動を抑えることができる。
【実施例３】
【００８０】
前述の実施例１において説明したダイオードおよび前述の実施例２において説明したトランジスタの少なくとも一方を、パワーモジュールの中に組み込み、さらに、このパワーモジュールを複数個使用して、電力変換装置を構成することができる。【００８１】
図１７に、本実施例３によるパワーモジュール、およびパワーモジュールを含む電力変換装置の構成を説明する概略図を示す。【００８２】
図１７に示すように、パワーモジュール１７の内部において、スイッチング素子（例えばＩＧＢＴ）２４とダイオード２１とが逆並列に接続される。また、パワーモジュール１７には、少なくとも３つの端子がある。１つ目のＣ端子はＩＧＢＴのコレクタ電極２７およびダイオード２１のカソード電極２３に接続され、２つ目のＥ端子はＩＧＢＴのエミッタ電極２６およびダイオード２１のアノード電極２２に接続され、３つ目のＧ端子はＩＧＢＴのゲート電極２５に接続される。【００８３】
各単相において、電源電位（Ｖｃｃ）と負荷１８（例えばモータ）の入力電位との間にパワーモジュール１７が接続され、負荷１８の入力電位と接地電位（ＧＮＤ）との間にパワーモジュール１７が接続されている。つまり、負荷１８は、各単相に２つのパワーモジュール１７が接続されており、３相で６つのパワーモジュール１７が接続される。電力変換装置２０は、これら６つのパワーモジュール１７により構成されている。そして、各々のパワーモジュール１７のＧ端子には制御回路１９が接続されており、この制御回路１９によってスイッチング素子２４が制御される。【００８４】
従って、制御回路１９によって電力変換装置２０を構成するスイッチング素子２４を流れる電流を制御することにより、負荷１８を駆動することができる。【００８５】
本実施例３によれば、パワーモジュール１７を構成するダイオード２１およびスイッチング素子２４の両方、またはいずれか一方に、前述の実施例１に示したダイオードまたは前述の実施例２に示したトランジスタを採用することにより、負の電荷用の変動に起因した耐圧変動が抑制された、安定したパワーモジュール１７を実現することができる。さらに、低損失な電力変換装置２０を実現することができる。【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８７】
１  ｎ＋型ＳｉＣ基板
２  ｎ−型ＳｉＣドリフト層
３  ｐ＋型半導体領域
４  ｐ型終端領域
４ａ  第１ｐ型終端領域
４ｂ  第２ｐ型終端領域
５  ｎ＋型半導体領域（チャネルストッパ領域）
６  ｎ型終端領域
７ａ  アノード電極（表面電極）
７ｂ  外周電極（チャネルストッパ電極）
７ｃ  ゲート電極
８  カソード電極（裏面電極）
８Ａ  ドレイン配線用電極（裏面電極）
９  絶縁膜
１０  終端構造
１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ  マスク材料
１２  表面保護膜
１３  ＪＦＥＴ領域
１４  ｐ型半導体領域（ボディ領域、ウエル領域）
１５  ｎ＋型半導体領域（ソース領域）
１６  ゲート絶縁膜
１７  パワーモジュール
１８  負荷
１９  制御回路
２０  電力変換装置
２１  ダイオード
２２  アノード電極
２３  カソード電極
２４  スイッチング素子
２５  ゲート電極
２６  エミッタ電極
２７  コレクタ電極
Ｓａ  平均シートキャリア濃度
ＳＣ  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016194216.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2016194216.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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2016194216.tif 000021
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