(57)【要約】  半導体基板（ＳＢ１）は、炭化ケイ素からなる基体（１１）と、基体（１１）上に形成され、炭化ケイ素からなるｐ型半導体層（１２）と、ｐ型半導体層（１２）上に形成され、炭化ケイ素からなるｎ型半導体層（１３）と、ｎ型半導体層（１３）上に形成され、炭化ケイ素からなるｐ型半導体層（１４）と、を有する。
2017033233.tif 000002
【特許請求の範囲】
【請求項１】
炭化ケイ素からなる基体と、
前記基体上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、
を有する、半導体基板。
【請求項２】
請求項１記載の半導体基板において、
前記基体上に形成され、炭化ケイ素からなるｎ型の第４半導体層を有し、
前記第１半導体層は、前記基体上に、前記第４半導体層を介して形成されている、半導体基板。
【請求項３】
請求項１記載の半導体基板において、
前記第２半導体層は、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第５半導体層と、
前記第５半導体層上に形成され、炭化ケイ素からなるｎ型の第６半導体層と、
を含み、
前記第６半導体層におけるｎ型の不純物濃度は、前記第５半導体層におけるｎ型の不純物濃度よりも低い、半導体基板。
【請求項４】
請求項１記載の半導体基板において、
前記第３半導体層は、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第７半導体層と、
前記第７半導体層上に形成され、炭化ケイ素からなるｐ型の第８半導体層と、
を含み、
前記第８半導体層におけるｐ型の不純物濃度は、前記第７半導体層におけるｐ型の不純物濃度よりも低い、半導体基板。
【請求項５】
請求項１記載の半導体基板において、
前記第１半導体層の厚さは、０．１〜３０μｍである、半導体基板。
【請求項６】
（ａ）第１面、および、前記第１面と反対側の第２面を有し、炭化ケイ素からなる基体と、前記基体の前記第１面上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、を有する半導体基板を用意する工程、
（ｂ）前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する工程、
を有し、
前記（ｂ）工程では、前記基体が除去される前に前記半導体基板の断面の画像を走査型電子顕微鏡により撮像し、撮像された画像における前記第１半導体層と前記第２半導体層との輝度差に基づいて、前記半導体基板を研削する研削量を決定し、決定された研削量で前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する、半導体基板の研削方法。
【請求項７】
請求項６記載の半導体基板の研削方法において、
前記半導体基板は、前記基体上に形成され、炭化ケイ素からなるｎ型の第４半導体層を有し、
前記第１半導体層は、前記基体上に、前記第４半導体層を介して形成されており、
前記（ｂ）工程では、前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体、前記第４半導体層および前記第１半導体層を除去する、半導体基板の研削方法。
【請求項８】
請求項６記載の半導体基板の研削方法において、
前記第２半導体層は、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第５半導体層と、
前記第５半導体層上に形成され、炭化ケイ素からなるｎ型の第６半導体層と、
を含み、
前記第６半導体層におけるｎ型の不純物濃度は、前記第５半導体層におけるｎ型の不純物濃度よりも低い、半導体基板の研削方法。
【請求項９】
請求項６記載の半導体基板の研削方法において、
前記第３半導体層は、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第７半導体層と、
前記第７半導体層上に形成され、炭化ケイ素からなるｐ型の第８半導体層と、
を含み、
前記第８半導体層におけるｐ型の不純物濃度は、前記第７半導体層におけるｐ型の不純物濃度よりも低い、半導体基板の研削方法。
【請求項１０】
（ａ）第１面、および、前記第１面と反対側の第２面を有し、炭化ケイ素からなる基体と、前記基体の前記第１面上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、を有する半導体基板を用意する工程、
（ｂ）前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する工程、
（ｃ）前記第２半導体層および前記第３半導体層に、半導体素子を形成する工程、
を有し、
前記（ｂ）工程では、前記基体が除去される前に前記半導体基板の断面の画像を走査型電子顕微鏡により撮像し、撮像された画像における前記第１半導体層と前記第２半導体層との輝度差に基づいて、前記半導体基板を研削する研削量を決定し、決定された研削量で前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記半導体基板は、前記基体上に形成され、炭化ケイ素からなるｎ型の第４半導体層を有し、
前記第１半導体層は、前記基体上に、前記第４半導体層を介して形成されており、
前記（ｂ）工程では、前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体、前記第４半導体層および前記第１半導体層を除去する、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体基板の製造方法において、
前記第２半導体層は、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第５半導体層と、
前記第５半導体層上に形成され、炭化ケイ素からなるｎ型の第６半導体層と、
を含み、
前記第６半導体層におけるｎ型の不純物濃度は、前記第５半導体層におけるｎ型の不純物濃度よりも低く、
前記半導体素子は、ダイオードであり、
前記ダイオードは、
前記第６半導体層と電気的に接続されたアノードと、
前記第２半導体層と電気的に接続されたカソードと、
を含む、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体基板の製造方法において、
前記第３半導体層は、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第７半導体層と、
前記第７半導体層上に形成され、炭化ケイ素からなるｐ型の第８半導体層と、
を含み、
前記第８半導体層におけるｐ型の不純物濃度は、前記第７半導体層におけるｐ型の不純物濃度よりも低く、
前記半導体素子は、絶縁ゲートバイポーラトランジスタであり、
前記絶縁ゲートバイポーラトランジスタは、
前記第８半導体層の上層部に形成された、ｎ型の第１半導体領域と、
前記第１半導体領域の上層部に形成された、ｐ型の第２半導体領域と、
前記第２半導体領域と前記第８半導体層とに挟まれた部分の前記第１半導体領域の表面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１半導体領域および前記第２半導体領域と電気的に接続されたエミッタ電極と、
前記第２半導体層と電気的に接続されたコレクタ電極と、
を含む、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｂ）工程の後、前記半導体素子を形成する、半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記（ｂ）工程の前に、前記第３半導体層に、前記半導体素子の第１部分を形成する工程、
（ｃ２）前記（ｂ）工程の後、前記第２半導体層に、前記半導体素子の第２部分を形成する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体基板の研削方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）のバンドギャップは、シリコン（Ｓｉ）のバンドギャップよりも大きく、ＳｉＣが絶縁破壊する電界強度は、Ｓｉが絶縁破壊する電界強度に対して１０倍程度高い。そのため、ＳｉＣからなる半導体素子は、大電力用途の半導体素子を有する半導体装置、すなわちパワー半導体装置を中心として、さまざまな半導体装置に適用されている。【０００３】
ＳｉＣからなる半導体素子として、ユニポーラ素子であるショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）およびＭＯＳＦＥＴ（Metal Oxide Field Effect Transistor）、ならびに、バイポーラ素子であるｐｎダイオード（ＰＮＤ）および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）などが挙げられる。【０００４】
このようなＳｉＣからなる半導体素子を備えた半導体装置の製造方法として、ＳｉＣからなる単結晶基板としての半導体基板上に半導体素子を形成する際に、半導体基板の上面（表面）側または下面（裏面）側で研磨または研削を行う場合がある。【０００５】
米国特許出願公開第２０１０／００９３１１６号明細書（特許文献１）には、炭化ケイ素基板上の半導体素子の寸法プロファイリング方法において、半導体素子中に同位体元素を含有させる特徴を組み入れ、組み入れられた特徴の寸法を測定することにより、ＣＭＰ（Chemical Mechanical Polishing）工程の終点検出を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１０／００９３１１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したパワー半導体装置としての半導体装置に含まれる半導体素子においては、オン状態における損失、すなわち導通損失、および、オン状態とオフ状態との間で切り替わる際の損失、すなわちスイッチング損失を適切な範囲に調整することが望ましい。そのためには、半導体素子に含まれる半導体層に注入されるキャリアの注入量を容易に調整できることが望ましく、例えば半導体素子に含まれる半導体層に注入されるキャリアの注入量を容易に増加させられることが望ましい。【０００８】
ところが、半導体素子が、ＳｉＣからなる単結晶基板としてのｎ型の基体を含む場合、ｎ型の基体における不純物濃度は、単結晶基板としての基体の仕様により一定の値に固定されている。そのため、ｎ型の基体、および、そのｎ型の基体上に形成された半導体層を含む半導体素子では、その半導体層にｎ型の基体から注入されるキャリアの注入量を容易に増加させることができない。【０００９】
一方、基体と、その基体上に形成され、その基体におけるｎ型の不純物濃度よりも高いｎ型の不純物濃度を有するｎ型半導体層と、を含む半導体基板を用いて製造された半導体素子であって、ｎ型半導体層、および、そのｎ型半導体層上に形成された半導体層を含む半導体素子が考えられる。このような半導体素子では、そのｎ型半導体層上に形成された半導体層にｎ型半導体層から注入されるキャリアの注入量を容易に増加させることができる。【００１０】
このような半導体素子を含む半導体装置の製造工程では、半導体基板の下面（裏面）側から基体を研削して除去する必要がある。しかし、研削量が正確に決定されていない場合には、ｎ型半導体層が除去されるおそれがあるか、または、ｎ型半導体層が半導体基板の下面に露出しないおそれがある。【００１１】
本発明の目的は、半導体素子に注入されるキャリアの注入量を容易に調整できる半導体装置の製造工程において、半導体基板を下面側から研削する際に、研削量を正確に決定することができる、半導体基板を提供することにある。そして、本発明の目的は、半導体基板を下面側から研削する際に、研削量を正確に決定することができる、半導体基板の研削方法、および、半導体装置の製造方法を提供することにある。【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１４】
代表的な実施の形態による半導体基板は、炭化ケイ素からなる基体と、基体上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、を有する。【００１５】
また、代表的な実施の形態による半導体基板の研削方法は、半導体基板を用意する工程を有する。当該半導体基板は、第１面、および、第１面と反対側の第２面を有し、炭化ケイ素からなる基体と、基体の第１面上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、を有する。また、当該半導体基板の研削方法は、基体が除去される前に半導体基板の断面の画像を走査型電子顕微鏡により撮像し、撮像された画像における第１半導体層と第２半導体層との輝度差に基づいて、半導体基板を研削する研削量を決定し、決定された研削量で半導体基板を基体の第２面側から研削することにより、基体および第１半導体層を除去する工程を有する。【００１６】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板を用意する工程を有する。当該半導体基板は、第１面、および、第１面と反対側の第２面を有し、炭化ケイ素からなる基体と、基体の第１面上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、を有する。また、当該半導体装置の製造方法は、第２半導体層および第３半導体層に、半導体素子を形成する工程を有する。また、当該半導体装置の製造方法は、基体が除去される前に半導体基板の断面の画像を走査型電子顕微鏡により撮像し、撮像された画像における第１半導体層と第２半導体層との輝度差に基づいて、半導体基板を研削する研削量を決定し、決定された研削量で半導体基板を基体の第２面側から研削することにより、基体および第１半導体層を除去する工程を有する。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００１８】
代表的な実施の形態によれば、半導体素子に注入されるキャリアの注入量を容易に調整できる半導体装置の製造工程において、半導体基板を下面側から研削する際に、研削量を正確に決定することができる。
【図面の簡単な説明】
【００１９】
【図１】比較例１の半導体装置の要部断面図である。
【図２】比較例１の半導体装置における導通損失とスイッチング損失との関係を模式的に示すグラフである。
【図３】ｐｎダイオードのオン状態でのｎ−型ドリフト層における厚さ方向の位置とキャリア密度との関係を模式的に示すグラフである。
【図４】比較例２の半導体装置の要部断面図である。
【図５】比較例２の半導体基板の要部断面図である。
【図６】比較例２の半導体装置の製造工程中の要部断面図である。
【図７】比較例２の半導体装置の製造工程中の要部断面図である。
【図８】比較例２の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体基板の要部断面図である。
【図１０】実施の形態１の半導体基板の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の平面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の変形例の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の変形例の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態２の半導体基板の要部断面図である。
【図１９】比較例３の半導体装置の要部断面図である。
【図２０】比較例４の半導体装置の要部断面図である。
【図２１】比較例４の半導体基板の要部断面図である。
【図２２】比較例４の半導体装置の製造工程中の要部断面図である。
【図２３】比較例４の半導体装置の製造工程中の要部断面図である。
【図２４】比較例４の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態３の半導体基板の要部断面図である。
【図２６】実施の形態３の半導体基板の要部断面図である。
【図２７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図２９】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態３の変形例の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態３の変形例の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態４の半導体基板の要部断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２６】
なお、以下の実施の形態においてＡ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
【００２７】
（実施の形態１）
本発明の一実施の形態である実施の形態１の半導体装置、半導体基板、および、半導体装置の製造方法を、比較例１および比較例２の半導体装置、ならびに、比較例２の半導体装置の製造方法と対比しながら、説明する。なお、実施の形態１では、半導体素子としてｐｎダイオードが形成される例について説明する。
【００２８】
＜比較例１の半導体装置＞
図１は、比較例１の半導体装置の要部断面図である。図２は、比較例１の半導体装置における導通損失とスイッチング損失との関係を模式的に示すグラフである。図３は、ｐｎダイオードのオン状態でのｎ−型ドリフト層における厚さ方向の位置とキャリア密度との関係を模式的に示すグラフである。
【００２９】
図１に示すように、比較例１の半導体装置は、ｎ型の基体１１１と、ｎ−型ドリフト層１１３ｂと、ｐ型半導体層１１４と、アノード１１５と、カソード１１６と、を有する。比較例１の半導体装置は、２端子素子である半導体素子として、アノード１１５およびカソード１１６を有する、整流素子としてのｐｎダイオードを備えている。なお、ｎ型の基体１１１と、ｎ−型ドリフト層１１３ｂと、ｐ型半導体層１１４と、により半導体基板ＳＢ１０１が形成されている。
【００３０】
基体１１１は、上面１１１ａ、および、上面１１１ａと反対側の下面１１１ｂ、を有する。基体１１１の上面１１１ａ上にｎ−型ドリフト層１１３ｂが形成され、ｎ−型ドリフト層１１３ｂ上にｐ型半導体層１１４が形成されている。ｐ型半導体層１１４上にアノード１１５が形成されている。基体１１１の下面１１１ｂにカソード１１６が形成されている。
【００３１】
基体１１１は、ｎ型の炭化ケイ素（ＳｉＣ）単結晶からなるバルク基板である。ｎ−型ドリフト層１１３ｂは、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ−型ドリフト層１１３ｂは、基体１１１上に、例えばエピタキシャル成長法により形成されている。ｐ型半導体層１１４は、ｐ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ型半導体層１１４は、ｎ−型ドリフト層１１３ｂ上に、例えばエピタキシャル成長法により形成されている。
【００３２】
比較例１の半導体装置において、アノード１１５とカソード１１６との間に、アノード１１５の電位がカソード１１６の電位に対して低くなるように、電圧が印加された場合、すなわち、ｐ型半導体層１１４とｎ−型ドリフト層１１３ｂとの間のｐｎ接合に逆方向に電圧が印加された場合を考える。このような場合には、ｐ型半導体層１１４とｎ−型ドリフト層１１３ｂとの間に形成される空乏層、および、その空乏層中に形成される電界により、耐圧が確保される。
【００３３】
一方、比較例１の半導体装置において、アノード１１５とカソード１１６との間に、アノード１１５の電位がカソード１１６の電位に対して高くなるように、電圧が印加された場合、すなわち、ｐ型半導体層１１４とｎ−型ドリフト層１１３ｂとの間のｐｎ接合に順方向に電圧が印加された場合を考える。このような場合には、電圧がｐ型半導体層１１４とｎ−型ドリフト層１１３ｂとの間のｐｎ接合の内蔵電位に等しい電圧、すなわちビルトイン電圧を超えたときに、ｐｎダイオードがオン状態になる。
【００３４】
このとき、ｎ−型ドリフト層１１３ｂに対してアノード１１５側に配置されたｐ型半導体層１１４から、ｎ−型ドリフト層１１３ｂに正孔が流入し、ｎ−型ドリフト層１１３ｂに対してカソード１１６側に配置された基体１１１からは、ｎ−型ドリフト層１１３ｂに電子が流入する。この結果、ｎ−型ドリフト層１１３ｂには、ｎ−型ドリフト層１１３ｂにおける不純物濃度により決定されるキャリア密度よりも高い密度で電子および正孔が蓄積、すなわち注入されるので、ｐｎダイオードがオン状態のときには、ｎ−型ドリフト層１１３ｂの抵抗が低くなる。この、不純物濃度により決定されるキャリア密度よりも高い密度で電子および正孔が蓄積、すなわち注入される効果は、少数キャリア蓄積効果、または、伝導度変調効果と称される。このような伝導度変調効果により、ｐｎダイオードにおけるオン抵抗は、ＳＢＤにおけるオン抵抗よりも低い。
【００３５】
このような伝導度変調効果を利用するｐｎダイオードでは、ｎ−型ドリフト層１１３ｂにおける電子および正孔の蓄積量、すなわち注入量を制御し、オン状態における損失、すなわち導通損失、および、オン状態とオフ状態との間で切り替わる際の損失、すなわちスイッチングの際のスイッチング損失を適切な範囲に調整することが望ましい。したがって、導通損失、および、スイッチング損失が適切な範囲に調整できるように、ｎ−型ドリフト層１１３ｂに電子および正孔が流入する流入量、および、ｎ−型ドリフト層１１３ｂから電子および正孔が流出する流出量を、設計する必要がある。
【００３６】
例えばｎ−型ドリフト層１１３ｂに蓄積される電子および正孔の蓄積量、すなわちキャリアの注入量が多すぎる場合、ｎ−型ドリフト層１１３ｂの抵抗が低くなり、導通損失は小さいものの、スイッチングの際にｎ−型ドリフト層１１３ｂに蓄積された電荷を排出する必要が生じるため、図２に示すように、スイッチング損失は大きい。一方、ｎ−型ドリフト層１１３ｂに蓄積される電子および正孔の蓄積量、すなわちキャリアの注入量が少なすぎる場合、スイッチング損失は小さいものの、図２に示すように、導通損失は大きい。すなわち、導通損失とスイッチング損失との間には、図２に示すように、トレードオフの関係がある。
【００３７】
比較例１の半導体装置では、ｐ型半導体層１１４における不純物濃度、および、ｐ型半導体層１１４の厚さを調整することができる。これにより、図３に示すように、ｐｎダイオードのオン状態で、ｎ−型ドリフト層１１３ｂのうちｐ型半導体層１１４側の部分におけるキャリア密度を、例えば仕様Ａにおけるキャリア密度から仕様Ｂにおけるキャリア密度に、増加させることができる。
【００３８】
しかし、基体１１１における不純物濃度は、ｎ型のバルク基板である基体１１１の仕様により一定の値に固定されている。そのため、図３に示すように、ｐｎダイオードのオン状態で、ｎ−型ドリフト層１１３ｂのうち基体１１１側の部分におけるキャリア密度を、仕様Ａにおけるキャリア密度と仕様Ｂにおけるキャリア密度との間で、変更することができない。
【００３９】
すなわち、比較例１の半導体装置では、ｐｎダイオードにカソード側から注入されるキャリアの注入量が少ないという問題がある。また、エピタキシャル成長した各半導体層における不純物濃度と異なり、ｎ型のバルク基板としての基体１１１における不純物濃度の上限値は、１×１０１８ｃｍ−３程度であるため、ｎ−型ドリフト層１１３ｂにカソード側から注入されるキャリアの注入量を容易に調整することができない。
【００４０】
＜比較例２の半導体装置＞
一方、ｎ−型ドリフト層１１３ｂのうちｐ型半導体層１１４側と反対側の部分におけるキャリア密度を、容易に調整することができる半導体装置として、比較例２の半導体装置が考えられる。図４は、比較例２の半導体装置の要部断面図である。
【００４１】
比較例２の半導体装置は、ｎ型の基体１１１（図１参照）に代え、ｎ型半導体層１１３ａを有する点で、比較例１の半導体装置と異なる。比較例２の半導体装置では、ｎ型半導体層１１３ａにおける不純物濃度、および、ｎ型半導体層１１３ａの厚さを調整することにより、ｐｎダイオードのオン状態で、ｎ−型ドリフト層１１３ｂのうちｎ型半導体層１１３ａ側の部分におけるキャリア密度を、容易に調整することができる。
【００４２】
なお、ｎ型半導体層１１３ａと、ｎ−型ドリフト層１１３ｂと、によりｎ型半導体層１１３が形成されている。また、比較例２の半導体装置は、後述する図１０を用いて説明する実施の形態１の半導体装置の構成と同様の構成を有する。
【００４３】
＜比較例２の半導体装置の製造方法＞
図５は、比較例２の半導体基板の要部断面図である。図６〜図８は、比較例２の半導体装置の製造工程中の要部断面図である。
【００４４】
比較例２の半導体装置の製造工程では、まず、図５に示すように、ｎ型のバルク基板である基体１１１を含む半導体基板ＳＢ１０１を用意する。基体１１１は、上面１１１ａ、および、上面１１１ａと反対側の下面１１１ｂ、を含む。また、半導体基板ＳＢ１０１は、基体１１１上に形成されたｎ型半導体層１１３ａと、ｎ型半導体層１１３ａ上に形成されたｎ−型ドリフト層１１３ｂと、ｎ−型ドリフト層１１３ｂ上に形成されたｐ型半導体層１１４と、を有する。ｎ型半導体層１１３ａにおける不純物濃度は、基体１１１における不純物濃度よりも高い。
【００４５】
比較例２の半導体装置の製造工程では、次に、図６に示すように、半導体基板ＳＢ１０１を基体１１１（図５参照）の下面１１１ｂ（図５参照）側から研削することにより、基体１１１を除去する。このとき、半導体基板ＳＢ１０１を研削する研削量を決定し、決定された研削量で半導体基板ＳＢ１０１を研削することになる。
【００４６】
ここで、半導体基板ＳＢ１０１を研削する研削量が正確に決定されない場合であって、かつ、ｎ型半導体層１１３ａの厚さが十分に厚くない場合を考える。このような場合には、図７に示すように、決定された研削量が適切な研削量よりも多くなって、ｎ型半導体層１１３ａが除去されるおそれがある。あるいは、図８に示すように、決定された研削量が適切な研削量よりも少なくなって、ｎ型半導体層１１３ａ（図４参照）が半導体基板ＳＢ１０１の下面（裏面）に露出しないおそれがある。また、基体１１１の上面１１１ａ（図５参照）内におけるｎ−型ドリフト層１１３ｂまたは基体１１１の厚さの均一性が低下した場合には、基体１１１の上面１１１ａ内で、ｎ型半導体層１１３ａが除去される部分と、ｎ型半導体層１１３ａが半導体基板ＳＢ１０１の下面に露出しない部分とが、混在するおそれがある。
【００４７】
半導体基板ＳＢ１０１を研削する研削量が正確に決定されない場合であっても、ｎ型半導体層１１３ａの厚さが十分に厚い場合には、ｎ型半導体層１１３ａが除去されず、かつ、ｎ型半導体層１１３ａが半導体基板ＳＢ１０１の下面に露出するように、適切に研削することができる。しかし、ｎ型半導体層１１３ａの厚さが厚すぎる場合には、半導体基板ＳＢ１０１の製造コストが増大するおそれがある。
【００４８】
すなわち、比較例２の半導体装置では、ｐｎダイオードにカソード側から注入されるキャリアの注入量を多くするなど容易に調整できるものの、半導体基板ＳＢ１０１を研削する研削量を正確に決定することが困難であるという問題がある。
【００４９】
＜実施の形態１の半導体基板＞
次に、本発明の一実施の形態である実施の形態１の半導体基板を、図面を参照して説明する。本実施の形態１の半導体基板は、比較例１および比較例２において上記した問題を解決するために、ｐｎダイオードを形成するために用いられる半導体基板であって、ｎ型の炭化ケイ素からなる基体上に、第１のｐ型半導体層と、ｎ型半導体層と、第２のｐ型半導体層とが積層された半導体基板である。
【００５０】
なお、以下では、ｐｎダイオードを形成するために用いられる半導体基板を例示して説明する。しかし、本発明の実施の形態としての半導体基板は、例えば実施の形態２でＩＧＢＴを形成するために用いられる半導体基板を例示して説明するように、必ずしもｐｎダイオードを形成するために用いられる半導体基板に限定されるものではない。
【００５１】
図９は、実施の形態１の半導体基板の要部断面図である。
【００５２】
図９に示すように、本実施の形態１の半導体基板ＳＢ１は、ｎ型の基体１１と、ｐ型半導体層１２と、ｎ型半導体層１３ａと、ｎ−型ドリフト層１３ｂと、ｐ型半導体層１４と、を有する。
【００５３】
基体１１は、第１面としての上面１１ａ、および、上面１１ａと反対側の第２面としての下面１１ｂ、を有する。基体１１の上面１１ａ上にｐ型半導体層１２が形成され、ｐ型半導体層１２上にｎ型半導体層１３ａが形成され、ｎ型半導体層１３ａ上にｎ−型ドリフト層１３ｂが形成され、ｎ−型ドリフト層１３ｂ上にｐ型半導体層１４が形成されている。
【００５４】
基体１１は、例えばｎ型の半導体としての炭化ケイ素（ＳｉＣ）単結晶からなるバルク基板である。基体１１は、例えば昇華法などにより形成されている。基体１１は、窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物を含有する。基体１１におけるｎ型の不純物濃度を、例えば１×１０１６〜２×１０１９ｃｍ−３程度とすることができる。また、基体１１の厚さを、１００〜１０００μｍ程度とすることができる。
【００５５】
ｐ型半導体層１２は、例えばｐ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ型半導体層１２は、基体１１の上面１１ａ上に、例えばエピタキシャル成長法により形成されている。ｐ型半導体層１２は、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型の不純物を含有する。ｐ型半導体層１２におけるｐ型の不純物濃度を、例えば１×１０１４〜５×１０１９ｃｍ−３程度とすることができる。また、ｐ型半導体層１２の厚さを、例えば０．１〜３０μｍ程度とすることができる。
【００５６】
後述する図１１を用いて説明するように、ｐ型半導体層１２は、半導体基板ＳＢ１を基体１１の下面１１ｂ側から研削することにより基体１１およびｐ型半導体層１２を除去する際に、半導体基板ＳＢ１の断面の画像を走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）で撮像して適切な研削量を決定するためのマーカーである。そのため、ｐ型半導体層１２の厚さが０．１μｍ未満の場合、ｐ型半導体層１２の厚さが薄すぎて、走査型電子顕微鏡でｐ型半導体層１２を観察できないおそれがある。一方、ｐ型半導体層１２の厚さが３０μｍを超える場合、ｐ型半導体層１２の厚さが厚すぎて、ｐ型半導体層１２の結晶性などの品質が低下するか、または、ｐ型半導体層１２をエピタキシャル成長させる時間が長くなり、半導体基板ＳＢ１の製造時間が長くなるおそれがある。
【００５７】
ｎ型半導体層１３ａは、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ型半導体層１３ａは、ｐ型半導体層１２上に、例えばエピタキシャル成長法により形成されている。ｎ型半導体層１３ａは、窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物を含有する。ｎ型半導体層１３におけるｎ型の不純物濃度を、例えば１×１０１７〜４×１０２０ｃｍ−３程度とすることができる。また、ｎ型半導体層１３ａの厚さを、例えば０．５〜３０μｍ程度とすることができる。
【００５８】
後述する図１０を用いて説明するように、ｎ型半導体層１３ａは、半導体基板ＳＢ１を用いて形成されるｐｎダイオードに含まれ、ｐｎダイオードがオン状態の時に、ｎ−型ドリフト層１３ｂに電子を供給する。
【００５９】
ｎ−型ドリフト層１３ｂは、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ−型ドリフト層１３ｂは、ｎ型半導体層１３ａ上に、例えばエピタキシャル成長法により形成されている。ｎ−型ドリフト層１３ｂは、窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物を含有する。ｎ−型ドリフト層１３ｂにおけるｎ型の不純物濃度を、ｎ型半導体層１３ａにおけるｎ型の不純物濃度よりも低くすることができ、例えば５×１０１３〜５×１０１６ｃｍ−３程度とすることができる。また、ｎ−型ドリフト層１３ｂの厚さを、例えば１０〜３００μｍ程度とすることができる。
【００６０】
後述する図１０を用いて説明するように、ｎ−型ドリフト層１３ｂは、半導体基板ＳＢ１を用いて形成されるｐｎダイオードに含まれ、ｐｎダイオードがオン状態の時に、電子と正孔とが流れる層である。
【００６１】
ｐ型半導体層１４は、ｐ型の半導体からなる層である。ｐ型半導体層１４は、ｎ−型ドリフト層１３ｂ上に、例えばエピタキシャル成長法により形成されている。ｐ型半導体層１４は、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型の不純物を含有する。ｐ型半導体層１４におけるｐ型の不純物濃度を、例えば５×１０１６〜５×１０１９ｃｍ−３程度とすることができる。また、ｐ型半導体層１４の厚さを、例えば０．２〜２０μｍ程度とすることができる。
【００６２】
後述する図１０を用いて説明するように、ｐ型半導体層１４は、半導体基板ＳＢ１を用いて形成されるｐｎダイオードに含まれ、ｐｎダイオードがオン状態の時に、ｎ−型ドリフト層１３ｂに正孔を供給する。
【００６３】
なお、ｎ型半導体層１３ａと、ｎ−型ドリフト層１３ｂと、によりｎ型半導体層１３が形成されているものとする。このとき、本実施の形態１の半導体基板ＳＢ１は、基体１１と、基体１１の上面１１ａ上に形成されたｐ型半導体層１２と、ｐ型半導体層１２上に形成されたｎ型半導体層１３と、ｎ型半導体層１３上に形成されたｐ型半導体層１４と、を有することになる。ｎ型半導体層１３ａとｎ−型ドリフト層１３ｂとを含むｎ型半導体層１３は、ｐ型半導体層１２上に形成され、炭化ケイ素からなる。
【００６４】
また、炭化ケイ素（ＳｉＣ）として、３Ｃ−ＳｉＣ、４ｈ−ＳｉＣ、６ｈ−ＳｉＣなど、互いに異なる結晶構造を有する複数の種類のＳｉＣ、すなわち結晶多形が知られている。このうち、４ｈ−ＳｉＣのバンドギャップは、約３．２ｅＶであって、他の結晶構造を有するＳｉＣのバンドギャップよりも大きい。また、４ｈ−ＳｉＣからなる単結晶基板は、他の結晶構造を有するＳｉＣからなる単結晶基板よりも容易に製造することができる。そのため、本実施の形態１では、ＳｉＣは、４ｈ−ＳｉＣであることが望ましいものの、他の結晶構造を有するものであってもよい（以下の実施の形態においても同様）。
【００６５】
また、本実施の形態１では、基体１１、ｐ型半導体層１２、ｎ型半導体層１３ａ、ｎ−型ドリフト層１３ｂおよびｐ型半導体層１４のいずれもがＳｉＣからなる例について説明した。しかし、基体１１、ｐ型半導体層１２、ｎ型半導体層１３ａ、ｎ−型ドリフト層１３ｂおよびｐ型半導体層１４のいずれかまたは全てが、窒化ガリウム（ＧａＮ）またはガリウムヒ素（ＧａＡｓ）など、ＳｉＣ以外の化合物半導体からなるものでもよい（以下の実施の形態においても同様）。
【００６６】
＜実施の形態１の半導体装置＞
図１０は、実施の形態１の半導体基板の要部断面図である。なお、図１０では、半導体装置の耐圧を確保するためにｐｎダイオードの両側に形成されるターミネーションなどの、半導体装置の周辺部分の構造、および、アノードと電気的に接続された電極パッドの構造、の図示を省略する。
【００６７】
図１０に示すように、実施の形態１の半導体装置は、ｎ型半導体層１３ａと、ｎ−型ドリフト層１３ｂと、ｐ型半導体層１４と、アノード１５と、カソード１６と、を有する。実施の形態１の半導体装置は、２端子素子である半導体素子として、アノード１５およびカソード１６を有する、整流素子としてのｐｎダイオードを備えている。また、ｎ型半導体層１３ａと、ｎ−型ドリフト層１３ｂと、によりｎ型半導体層１３が形成され、ｎ型半導体層１３と、ｐ型半導体層１４と、により半導体基板ＳＢ１が形成されている。
【００６８】
ｎ型半導体層１３ａは、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ−型ドリフト層１３ｂは、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ−型ドリフト層１３ｂは、ｎ型半導体層３上に形成されている。ｐ型半導体層１４は、ｐ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ型半導体層１４は、ｎ−型ドリフト層１３ｂ上に形成されている。
【００６９】
図９を用いて説明したように、ｎ型半導体層１３ａは、ｐｎダイオードがオン状態の時に、ｎ−型ドリフト層１３ｂに電子を供給する。また、ｎ−型ドリフト層１３ｂは、ｐｎダイオードがオン状態の時に、電子と正孔とが流れる層である。また、ｐ型半導体層１４は、ｐｎダイオードがオン状態の時に、ｎ−型ドリフト層１３ｂに正孔を供給する。
【００７０】
アノード１５は、ｐ型半導体層１４上に形成されている。アノード１５は、例えばチタン（Ｔｉ）またはアルミニウム（Ａｌ）などからなる。
【００７１】
カソード１６は、ｎ型半導体層１３ａ下、すなわちｎ型半導体層１３ａを挟んでｎ−型ドリフト層１３ｂと反対側に形成されている。カソード１６は、例えばアルミニウム（Ａｌ）などからなる。
【００７２】
本実施の形態１の半導体装置では、ｎ型半導体層１３ａにおける不純物濃度、および、ｎ型半導体層１３ａの厚さを調整することができる。これにより、ｐｎダイオードのオン状態で、ｎ−型ドリフト層１３ｂのうちｎ型半導体層１３ａ側の部分におけるキャリア密度を、容易に調整することができる。
【００７３】
なお、本実施の形態１の半導体装置は、前述した図４を用いて説明した比較例２の半導体装置の構成と同様の構成を有する。
【００７４】
パワー半導体装置としての半導体装置に含まれる半導体素子においては、オン状態における損失、すなわち導通損失、および、オン状態とオフ状態との間で切り替わる際の損失、すなわちスイッチング損失を適切な範囲に調整することが望ましい。そして、例えば、Ｓｉからなる半導体素子を、異なる耐圧の範囲ごとに、ＳｉＣからなるバイポーラ素子としてのｐｎダイオードで置き換えることにより、パワー半導体装置の導通損失およびスイッチング損失を低減することができる。
【００７５】
耐圧が４．５ｋＶ未満の範囲では、ＳｉＣからなるｐｎダイオードは、Ｓｉからなるバイポーラ素子の内蔵電位（ビルトイン電圧）に対して約３倍の、２．７Ｖ程度の内蔵電位を有する。そのため、ＳｉＣからなるｐｎダイオードの導通損失は、Ｓｉからなるｐｎダイオードの導通損失よりも高い。しかし耐圧が６．５ｋＶを超える範囲では、耐圧が上昇してもｎ−型ドリフト層１３ｂの抵抗はあまり増加しないために、ＳｉＣからなるｐｎダイオードの導通損失は、Ｓｉからなるｐｎダイオードの導通損失、および、ＳｉＣからなるＳＢＤの導通損失のいずれよりも低くなることが期待される。このような耐圧が６．５ｋＶを超える範囲では、本実施の形態１のパワー半導体装置としての半導体装置は、高速鉄道における変圧器もしくは送電網またはＳＳＴ（Solid State Transformer）などでの利用が期待される。
【００７６】
＜実施の形態１の半導体装置の製造方法＞
図１１および図１３〜図１５は、実施の形態１の半導体装置の製造工程中の要部断面図である。図１２は、実施の形態１の半導体装置の製造工程中の平面図である。
【００７７】
なお、以下では、半導体基板ＳＢ１の下面（裏面）を研削した後、半導体基板ＳＢ１に、半導体素子としてのｐｎダイオードを形成する製造工程について説明する。
【００７８】
本実施の形態１の半導体装置の製造工程では、まず、図９に示したように、ｎ型のバルク基板である基体１１を含む半導体基板ＳＢ１を用意する。半導体基板ＳＢ１は、基体１１と、ｐ型半導体層１２と、ｎ型半導体層１３ａと、ｎ−型ドリフト層１３ｂと、ｐ型半導体層１４と、を有する。
【００７９】
本実施の形態１の半導体装置の製造工程では、次に、図１１に示すように、半導体基板ＳＢ１を基体１１（図９参照）の下面１１ｂ（図９参照）側から研削することにより、基体１１およびｐ型半導体層１２（図９参照）を除去する。
【００８０】
この半導体基板ＳＢ１を研削する工程では、半導体基板ＳＢ１の研削を開始する前に、まず、図１２に示すように、半導体基板ＳＢ１の一部である部分ＰＴ１を切断線ＬＮ１で切断して試験片を作製する。そして、図１３に示すように、作製された試験片の断面を走査型電子顕微鏡により観察する。
【００８１】
このとき、ｐ型半導体層１２などのｐ型の半導体領域は負に帯電し、ｎ型の基体１１およびｎ型半導体層１３ａなどのｎ型の半導体領域は正に帯電するので、二次電子像で観察すると、電位コントラストによって、例えばｐ型の半導体領域は明るく見え、ｎ型の半導体領域は暗く見える。言い換えれば、ｐ型の半導体領域から放出される二次電子の量と、ｎ型の半導体領域から放出される二次電子の量とが異なるため、ｐ型の半導体領域における明るさと、ｎ型の半導体領域における明るさが異なる。これにより、基体１１とｐ型半導体層１２とを明瞭に区別することができ、ｐ型半導体層１２とｎ型半導体層１３ａとを明瞭に区別することができる。
【００８２】
そのため、基体１１およびｐ型半導体層１２の各々の厚さの和である厚さＴＨ１１を正確に測定することができ、ｎ型半導体層１３ａ、ｎ−型ドリフト層１３ｂおよびｐ型半導体層１４の各々の厚さの和である厚さＴＨ１２を正確に測定することができる。そして、半導体基板ＳＢ１を研削する所望の研削量（厚さＴＨ１１に等しい）を正確に決定することができる。
【００８３】
すなわち、本実施の形態１の半導体基板の研削方法においては、半導体基板ＳＢ１の研削を開始する前に、半導体基板ＳＢ１の断面の画像を走査型電子顕微鏡により撮像する。そして、撮像された画像におけるｐ型半導体層１２とｎ型半導体層１３ａとの輝度差（コントラスト）、すなわちｐ型半導体層１２とｎ型半導体層１３ａとの間の明るさの差に基づいて、半導体基板ＳＢ１を研削する研削量を決定する。
【００８４】
なお、少なくともｐ型半導体層１２とｎ型半導体層１３ａとを明瞭に区別することができればよいので、基体１１がｎ型の半導体でなくてもよく、例えばｐ型の半導体としての炭化ケイ素（ＳｉＣ）単結晶からなるバルク基板であってもよい。
【００８５】
この半導体基板ＳＢ１を研削する工程では、次に、決定された研削量で半導体基板ＳＢ１を基体１１の下面１１ｂ側から研削することにより、基体１１およびｐ型半導体層１２を除去する。
【００８６】
比較例２の半導体装置の製造工程を説明する際に前述したのと同様に、半導体基板ＳＢ１を研削する研削量が正確に決定されない場合であって、かつ、ｎ型半導体層１３ａの厚さが十分に厚くない場合を考える。このような場合には、半導体基板ＳＢ１を基体１１の下面１１ｂ側から研削する際に、ｎ型半導体層１３ａが除去されるか、または、ｎ型半導体層１３ａが半導体基板ＳＢ１の下面（裏面）に露出しないおそれがある。
【００８７】
しかし、本実施の形態１の半導体装置の製造工程によれば、半導体素子に注入されるキャリアの注入量を容易に調整できる半導体装置の製造工程において、半導体基板ＳＢ１を研削する研削量を正確に決定することができる。そのため、ｎ型半導体層１３ａが除去されず、かつ、ｎ型半導体層１３ａが半導体基板ＳＢ１の下面（裏面）に露出するように、半導体基板ＳＢ１を基体１１の下面１１ｂ側から正確な研削量で研削することができる。
【００８８】
また、基体１１の上面１１ａ内におけるｎ−型ドリフト層１３ｂまたは基体１１の厚さの均一性が低下した場合でも、基体１１の上面１１ａ内で、ｎ型半導体層１３ａが除去される部分と、ｎ型半導体層１３ａが半導体基板ＳＢ１の下面に露出しない部分とが、混在することを防止または抑制することができる。これにより、ｎ型半導体層１３ａ、ｎ−型ドリフト層１３ｂおよびｐ型半導体層１４に形成される半導体素子としてｐｎダイオードの特性が、基体１１の上面１１ａ内で変動することを、防止または抑制することができる。
【００８９】
さらに、ｎ型半導体層１３ａの厚さを厚くする必要もないので、半導体基板ＳＢ１の製造コストを低減することができる。
【００９０】
以上説明した方法では、半導体基板ＳＢ１の研削を開始する前に、半導体基板ＳＢ１の断面の画像を走査型電子顕微鏡により撮像した。しかし、半導体基板ＳＢ１の研削を開始した後、図１４に示すように、基体１１の一部がまだ残っている状態で、半導体基板ＳＢ１の断面の画像を走査型電子顕微鏡により撮像してもよい。このような場合でも、基体１１とｐ型半導体層１２とを明瞭に区別することができ、ｐ型半導体層１２とｎ型半導体層１３ａとを明瞭に区別することができる。そのため、基体１１のうち残っている部分、および、ｐ型半導体層１２の各々の厚さの和である厚さＴＨ１３を正確に測定することができる。そして、基体１１のうち残っている部分、および、ｐ型半導体層１２を研削するための所望の研削量（厚さＴＨ１３に等しい）を、正確に決定することができる。
【００９１】
研削量の精度は、研削量を決定した後、半導体基板ＳＢ１が研削される研削量の絶対値が小さいほど、向上する。したがって、半導体基板ＳＢ１の研削を開始した後、例えば、実際の研削量が適切な研削量の８０％程度になるまで研削を行った後、半導体基板ＳＢ１の断面の画像を走査型電子顕微鏡により撮像することにより、研削量の精度をさらに向上させることができる。
【００９２】
すなわち、本実施の形態１の半導体基板の研削方法においては、基体１１が除去される前に、半導体基板ＳＢ１の断面の画像を走査型電子顕微鏡により撮像すればよい。そして、撮像された画像におけるｐ型半導体層１２とｎ型半導体層１３ａとの輝度差（コントラスト）、すなわちｐ型半導体層１２とｎ型半導体層１３ａとの間の明るさの差に基づいて、半導体基板ＳＢ１を研削する研削量を決定すればよい。
【００９３】
このとき、本実施の形態１の半導体基板の厚さの測定方法においては、基体１１が除去される前に、半導体基板ＳＢ１の断面の画像を走査型電子顕微鏡により撮像することになる。そして、撮像された画像におけるｐ型半導体層１２とｎ型半導体層１３ａとの輝度差（コントラスト）、すなわちｐ型半導体層１２とｎ型半導体層１３ａとの間の明るさの差に基づいて、基体１１およびｐ型半導体層１２の各々の厚さの和を測定することになる。
【００９４】
実施の形態１の半導体装置の製造工程では、次に、半導体素子としてのｐｎダイオードを形成する。
【００９５】
このｐｎダイオードを形成する工程では、まず、図１５に示すように、ｐ型半導体層１４上にアノード１５を形成する。アノード１５は、例えばチタン（Ｔｉ）またはアルミニウム（Ａｌ）などからなるアノード１５を、ｐ型半導体層１４上に、例えば蒸着法またはスパッタ法などにより形成する。これにより、ｐ型半導体層１４と電気的に接続されたアノード１５が形成される。
【００９６】
なお、図１５では図示は省略するが、半導体装置の耐圧を確保するためにｐｎダイオードの両側に形成されるターミネーションなどの、半導体装置の周辺部分、および、アノードと電気的に接続された電極パッド、を形成してもよい。
【００９７】
また、図１５に示すように、ｎ型半導体層１３ａの下面（裏面）、すなわちｎ型半導体層１３ａのうちｎ−型ドリフト層１３ｂと反対側の部分に、不純物を例えばイオン注入法により注入し、注入された不純物を活性化するために熱処理を行って、ｎ型半導体層１６ａを形成してもよい。ｎ型半導体層１６ａは、ｎ型半導体層１３ａとカソード１６（図１０参照）との間のコンタクト抵抗を低減する。
【００９８】
次に、図１０に示すように、ｎ型半導体層１３ａ下、すなわちｎ型半導体層１３ａを挟んでｎ−型ドリフト層１３ｂと反対側に、カソード１６を形成する。例えばアルミニウム（Ａｌ）などからなるカソード１６を、ｎ型半導体層１３ａの下面に、例えば蒸着法またはスパッタ法などにより形成する。これにより、ｎ型半導体層１３ａと電気的に接続されたカソード１６が形成され、半導体基板ＳＢ１のｎ型半導体層１３およびｐ型半導体層１４に、半導体素子としてのｐｎダイオードが形成される。以上のようにして、本実施の形態１の半導体装置を製造することができる。
【００９９】
以上説明した製造工程により本実施の形態１の半導体装置を製造する場合には、ｎ型半導体層１３ａにおける不純物濃度を、例えばｎ型の基体１１における不純物濃度よりも高くすることができる。このとき、ｐｎダイオードにカソード側から注入されるキャリア、すなわち電子の注入量を、容易に増加させることができ、比較例１の半導体装置に比べ、導通損失を低減することができる。
【０１００】
あるいは、以上説明した製造工程により本実施の形態１の半導体装置を製造する場合には、ｎ型半導体層１３ａにおける不純物濃度を、例えばｎ型の基体１１における不純物濃度よりも低くすることもできる。このとき、ｐｎダイオードにカソード側から注入されるキャリア、すなわち電子の注入量を、容易に減少させることができ、比較例１の半導体装置に比べ、スイッチング損失を低減することができる。
【０１０１】
なお、上記特許文献１に開示された技術では、半導体基板の上面（表面）をＣＭＰ法により研磨して平坦化する。一方、本実施の形態１では、半導体基板の下面（裏面）を研削する。また、本実施の形態１で、半導体基板の下面を研削する研削量は、上記特許文献１に開示された技術において、半導体基板の上面を研磨する研磨量に比べて、極めて多い。さらに、上記特許文献１に開示された技術では、半導体素子中に同位体元素を含有させるため、半導体装置の製造工程が複雑になる。したがって、本実施の形態１の半導体装置の製造工程を行う場合、上記特許文献１に開示された技術を用いる場合に比べ、半導体基板の下面を研削する際の終点検出を容易に行うことができる（以下の実施の形態においても同様）。
【０１０２】
＜実施の形態１の半導体装置の製造方法の変形例＞
上記した製造工程では、半導体基板ＳＢ１の下面（裏面）を研削した後、半導体基板ＳＢ１に、ｐｎダイオードを形成した。一方、以下に説明する変形例の製造工程では、半導体基板ＳＢ１の上面（表面）に、ｐｎダイオードのうちカソード１６以外の部分を形成した後、半導体基板ＳＢ１の下面（裏面）を研削する。
【０１０３】
図１６および図１７は、実施の形態１の変形例の半導体装置の製造工程中の要部断面図である。
【０１０４】
本変形例の製造工程でも、まず、実施の形態１の製造工程と同様に、図９に示したように、ｎ型のバルク基板である基体１１を含む半導体基板ＳＢ１を用意する。
【０１０５】
本変形例の製造工程では、次に、実施の形態１と異なり、図１６に示すように、半導体素子としてのｐｎダイオードのうち、半導体基板ＳＢ１の上面側の部分を形成する。具体的には、ｐ型半導体層１４上に、アノード１５を形成する。このアノード１５を形成する工程については、実施の形態１の製造工程におけるアノード１５を形成する工程と同様に行うことができる。これにより、ｐ型半導体層１４に、ｐｎダイオードのうち、半導体基板ＳＢ１の上面側の部分が形成される。
【０１０６】
本変形例の製造工程では、次に、図１７に示すように、半導体基板ＳＢ１を基体１１（図１６参照）の下面１１ｂ（図１６参照）側から研削することにより、基体１１およびｐ型半導体層１２（図１６参照）を除去する。この半導体基板ＳＢ１を研削する工程については、実施の形態１の製造工程における半導体基板ＳＢ１を研削する工程と同様に行うことができる。
【０１０７】
本変形例の製造工程では、次に、図１０に示すように、ｎ型半導体層１３ａ下、すなわちｎ型半導体層１３ａを挟んでｎ−型ドリフト層１３ｂと反対側に、カソード１６を形成する。このカソード１６を形成する工程については、実施の形態１の製造工程におけるカソード１６を形成する工程と同様に行うことができる。これにより、ｎ型半導体層１３ａに、ｐｎダイオードのうち、半導体基板ＳＢ１の下面側の部分が形成される。以上のようにして、実施の形態１の半導体装置と同様の半導体装置を製造することができる。
【０１０８】
本変形例の製造工程では、半導体基板ＳＢ１の上面（表面）に、ｐｎダイオードのうちカソード１６以外の部分を形成した後、半導体基板ＳＢ１の下面（裏面）を研削する。これにより、研削される前の厚い半導体基板ＳＢ１を用いて、ｐｎダイオードのうちカソード１６以外の部分を形成することができる。したがって、ｐｎダイオードのうちカソード１６以外の部分を形成する際に、半導体基板ＳＢ１が破損することをより確実に防止することができる。
【０１０９】
（実施の形態２）
実施の形態１では、半導体基板ＳＢ１として、ｐ型半導体層１２が、基体１１上に直接形成された例について説明した。一方、実施の形態２では、半導体基板ＳＢ１として、ｐ型半導体層１２が、基体１１上にバッファ層を介して形成された例について説明する。
【０１１０】
なお、本実施の形態２の半導体基板、半導体装置および半導体基板の製造方法については、ｐ型半導体層１２が、基体１１上にバッファ層を介して形成されている点を除き、実施の形態１の半導体基板、半導体装置および半導体基板の製造方法と同様にすることができ、これらの実施の形態１と同様の部分の説明を省略する。
【０１１１】
図１８は、実施の形態２の半導体基板の要部断面図である。
【０１１２】
図１８に示すように、本実施の形態２でも、実施の形態１と同様に、半導体基板ＳＢ１は、ｎ型の基体１１と、ｐ型半導体層１２と、ｎ型半導体層１３ａと、ｎ−型ドリフト層１３ｂと、ｐ型半導体層１４と、を有する。
【０１１３】
一方、本実施の形態２では、実施の形態１と異なり、基体１１とｐ型半導体層１２との間に、バッファ層としてのｎ型半導体層２５が介在する。すなわち、ｎ型半導体層２５は、基体１１上に形成され、ｐ型半導体層１２は、基体１１上に、ｎ型半導体層２５を介して形成されている。ｎ型半導体層２５は、炭化ケイ素（ＳｉＣ）からなる基体１１に形成している基底面転位などの結晶欠陥が、ｐ型半導体層１２に連続して形成されることを防止または抑制する。そのため、ｎ型半導体層２５が形成されることにより、ｎ型半導体層１３ａ、ｎ−型ドリフト層１３ｂおよびｐ型半導体層１４に形成される半導体素子としてｐｎダイオードの特性を向上させることができる。
【０１１４】
ｎ型半導体層２５は、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ型半導体層２５は、基体１１上に、例えばエピタキシャル成長法により形成されている。ｎ型半導体層２５は、窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物を含有する。ｎ型半導体層２５におけるｎ型の不純物濃度を、例えば１×１０１６〜１×１０１９ｃｍ−３程度とすることができる。また、ｎ型半導体層２５の厚さを、例えば０．５〜３０μｍ程度とすることができる。
【０１１５】
なお、本実施の形態２では、半導体装置の製造工程において、半導体基板ＳＢ１を基体１１の下面１１ｂ側から研削することにより、基体１１およびｐ型半導体層１２を除去する際に、ｎ型半導体層２５も除去される。
【０１１６】
（実施の形態３）
本発明の一実施の形態である実施の形態３の半導体装置、半導体基板、および、半導体装置の製造方法を、比較例３および比較例４の半導体装置、ならびに、比較例４の半導体装置の製造方法と対比しながら、説明する。なお、本実施の形態３では、半導体素子としてＩＧＢＴが形成される例について説明する。
【０１１７】
＜比較例３の半導体装置＞
図１９は、比較例３の半導体装置の要部断面図である。
【０１１８】
図１９に示すように、比較例３の半導体装置は、ｎ型の基体１３１と、ｐ型半導体層１３４ａと、ｐ−型ドリフト層１３４ｂと、ｎ型半導体領域１３５と、ｐ型半導体領域１３６と、ゲート絶縁膜１３７と、ゲート電極１３８と、層間絶縁膜１３９と、開口部１４０と、エミッタ電極１４１と、コレクタ電極１４２と、を有する。比較例３の半導体装置は、３端子素子としての半導体素子として、ゲート電極１３８、エミッタ電極１４１およびコレクタ電極１４２を有するｐチャネル型のＩＧＢＴを備えている。なお、ｎ型の基体１３１と、ｐ型半導体層１３４ａと、ｐ−型ドリフト層１３４ｂと、により半導体基板ＳＢ１０３が形成されている。
【０１１９】
基体１３１は、上面１３１ａ、および、上面１３１ａと反対側の下面１３１ｂ、を有する。基体１３１の上面１３１ａ上にｐ型半導体層１３４ａが形成され、ｐ型半導体層１３４ａ上にｐ−型ドリフト層１３４ｂが形成されている。ｐ−型ドリフト層１３４ｂの上層部にｎ型半導体領域１３５が形成され、ｎ型半導体領域１３５の上層部にｐ型半導体領域１３６が形成され、ｐ−型ドリフト層１３４ｂとｐ型半導体領域１３６とに挟まれた部分のｎ型半導体領域１３５上に、ゲート絶縁膜１３７を介してゲート電極１３８が形成されている。半導体基板ＳＢ１０３上に、ゲート電極１３８を覆う層間絶縁膜１３９が形成され、層間絶縁膜１３９に、層間絶縁膜１３９を貫通してｎ型半導体領域１３５およびｐ型半導体領域１３６に達する開口部１４０が形成され、開口部１４０内および層間絶縁膜１３９上に、ｎ型半導体領域１３５およびｐ型半導体領域１３６と接触したエミッタ電極１４１が形成されている。基体１３１の下面１３１ｂにコレクタ電極１４２が形成されている。
【０１２０】
基体１３１は、ｎ型の炭化ケイ素（ＳｉＣ）単結晶からなるバルク基板である。ｐ型半導体層１３４ａは、ｐ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ型半導体層１３４ａは、基体１３１上に、例えばエピタキシャル成長法により形成されている。ｐ−型ドリフト層１３４ｂは、ｐ型半導体層１３４ａ上に、例えばエピタキシャル成長法により形成されている。
【０１２１】
このようなＩＧＢＴにおいて、コレクタ電極１４２とエミッタ電極１４１との間に電圧を印加した状態で、必要な電圧をゲート電極１３８に印加してＩＧＢＴをオン状態にする。このとき、ゲート絶縁膜１３７近傍のｎ型半導体領域１３５に反転層が形成され、正孔が反転層を通してｐ型半導体領域１３６からｐ−型ドリフト層１３４ｂに流入する。このとき、電子がｎ型の基体１３１からｐ−型ドリフト層１３４ｂに流入する。この結果、ｐ−型ドリフト層１３４ｂには、前述した伝導度変調効果により、ｐ−型ドリフト層１３４ｂにおける不純物濃度により決定されるキャリア密度よりも高い密度で電子および正孔が蓄積されるので、ＩＧＢＴがオン状態のときには、ｎ−型ドリフト層１１３ｂの抵抗が低くなる。
【０１２２】
このようなＩＧＢＴでも、ｐ−型ドリフト層１３４ｂに蓄積される電子および正孔の蓄積量、すなわちキャリアの注入量によって、スイッチング損失と導通損失が変化し、導通損失とスイッチング損失との間にトレードオフの関係があることは、実施の形態１で図２および図３を用いて説明したｐｎダイオードの場合と同様である。
【０１２３】
比較例３の半導体装置では、例えばｐ型半導体領域１３６およびｎ型半導体領域１３５における不純物濃度を調整することにより、ＩＧＢＴのオン状態で、ｐ−型ドリフト層１３４ｂにおけるキャリア密度を容易に調整することができる。しかし、基体１３１における不純物濃度は、ｎ型のバルク基板である基体１３１の仕様により一定の値に固定されているため、ｐ−型ドリフト層１３４ｂにおけるキャリア密度を容易に調整することができない。
【０１２４】
すなわち、比較例３の半導体装置では、ＩＧＢＴにコレクタ側から注入されるキャリアの注入量が少ないという問題がある。また、ｎ型のバルク基板としての基体１３１における不純物濃度の上限値は、１×１０１８ｃｍ−３程度であるため、ｐ−型ドリフト層１３４ｂにコレクタ側から注入されるキャリアの注入量を容易に調整することができない。
【０１２５】
＜比較例４の半導体装置＞
一方、ｐ−型ドリフト層１３４ｂにおけるキャリア密度を、容易に調整することができる半導体装置として、比較例４の半導体装置が考えられる。図２０は、比較例４の半導体装置の要部断面図である。
【０１２６】
比較例４の半導体装置は、ｎ型の基体１３１（図１９参照）に代え、ｎ型半導体層１３３を有する点で、比較例３の半導体装置と異なる。比較例４の半導体装置では、ｎ型半導体層１３３における不純物濃度、および、ｎ型半導体層１３３の厚さを調整することにより、ＩＧＢＴのオン状態で、ｐ−型ドリフト層１３４ｂにおけるキャリア密度を、容易に調整することができる。
【０１２７】
なお、ｐ型半導体層１３４ａと、ｐ−型ドリフト層１３４ｂと、によりｐ型半導体層１３４が形成されている。また、比較例４の半導体装置は、後述する図２６を用いて説明する実施の形態３の半導体装置の構成と同様の構成を有する。
【０１２８】
＜比較例４の半導体装置の製造方法＞
図２１は、比較例４の半導体基板の要部断面図である。図２２〜図２４は、比較例４の半導体装置の製造工程中の要部断面図である。
【０１２９】
比較例４の半導体装置の製造工程では、まず、図２１に示すように、ｎ型のバルク基板である基体１３１を含む半導体基板ＳＢ１０３を用意する。基体１３１は、上面１３１ａ、および、上面１３１ａと反対側の下面１３１ｂ、を含む。また、半導体基板ＳＢ１０３は、基体１３１上に形成されたｎ型半導体層１３３と、ｎ型半導体層１３３上に形成されたｐ型半導体層１３４ａと、ｐ型半導体層１３４ａ上に形成されたｐ−型ドリフト層１３４ｂと、を有する。ｎ型半導体層１３３における不純物濃度は、基体１３１における不純物濃度よりも高い。
【０１３０】
比較例４の半導体装置の製造工程では、次に、図２２に示すように、半導体基板ＳＢ１０３を基体１３１（図２１参照）の下面１３１ｂ（図２１参照）側から研削することにより、基体１３１を除去する。このとき、半導体基板ＳＢ１０３を研削する研削量を決定し、決定された研削量で半導体基板ＳＢ１０３を研削することになる。
【０１３１】
ここで、半導体基板ＳＢ１０３を研削する研削量が正確に決定されない場合であって、かつ、ｎ型半導体層１３３の厚さが十分に厚くない場合を考える。このような場合には、図２３に示すように、決定された研削量が適切な研削量よりも多くなって、ｎ型半導体層１３３が除去されるおそれがある。あるいは、図２４に示すように、決定された研削量が適切な研削量よりも少なくなって、ｎ型半導体層１３３（図２１参照）が半導体基板ＳＢ１０３の下面（裏面）に露出しないおそれがある。また、基体１３１（図２１参照）の上面１３１ａ（図２１参照）内におけるｐ型半導体層１３４または基体１３１の厚さの均一性が低下した場合には、基体１３１の上面１３１ａ内で、ｎ型半導体層１３３が除去される部分と、ｎ型半導体層１３３が半導体基板ＳＢ１０３の下面に露出しない部分とが、混在するおそれがある。
【０１３２】
半導体基板ＳＢ１０３を研削する研削量が正確に決定されない場合であっても、ｎ型半導体層１３３の厚さが十分に厚い場合には、ｎ型半導体層１３３が除去されず、かつ、ｎ型半導体層１３３が半導体基板ＳＢ１０３の下面に露出するように、適切に研削することができる。しかし、ｎ型半導体層１３３の厚さが厚すぎる場合には、半導体基板ＳＢ１０３の製造コストが増大するおそれがある。
【０１３３】
すなわち、比較例４の半導体装置では、ＩＧＢＴにコレクタ側から注入されるキャリアの注入量を多くするなど容易に調整できるものの、半導体基板ＳＢ１０３を研削する研削量を正確に決定することが困難であるという問題がある。
【０１３４】
＜実施の形態３の半導体基板＞
次に、本発明の一実施の形態である実施の形態３の半導体基板を、図面を参照して説明する。本実施の形態３の半導体基板は、比較例３および比較例４において上記した問題を解決するために、ＩＧＢＴを形成するために用いられる半導体基板であって、ｎ型の炭化ケイ素からなる基体上に、第１のｐ型半導体層と、ｎ型半導体層と、第２のｐ型半導体層とが積層された半導体基板である。
【０１３５】
図２５は、実施の形態３の半導体基板の要部断面図である。
【０１３６】
図２５に示すように、本実施の形態３の半導体基板ＳＢ３は、ｎ型の基体３１と、ｐ型半導体層３２と、ｎ型半導体層３３と、ｐ型半導体層３４ａと、ｐ−型ドリフト層３４ｂと、を有する。
【０１３７】
基体３１は、第１面としての上面３１ａ、および、上面３１ａと反対側の第２面としての下面３１ｂ、を有する。基体３１の上面３１ａ上にｐ型半導体層３２が形成され、ｐ型半導体層３２上にｎ型半導体層３３が形成され、ｎ型半導体層３３上にｐ型半導体層３４ａが形成され、ｐ型半導体層３４ａ上にｐ−型ドリフト層３４ｂが形成されている。
【０１３８】
基体３１は、例えばｎ型の半導体としての炭化ケイ素（ＳｉＣ）単結晶からなるバルク基板である。基体３１は、例えば昇華法などにより形成されている。基体３１は、窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物を含有する。基体３１におけるｎ型の不純物濃度を、例えば１×１０１６〜２×１０１９ｃｍ−３程度とすることができる。また、基体３１の厚さを、１００〜１０００μｍ程度とすることができる。
【０１３９】
ｐ型半導体層３２は、例えばｐ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ型半導体層３２は、基体３１の上面３１ａ上に、例えばエピタキシャル成長法により形成されている。ｐ型半導体層３２は、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型の不純物を含有する。ｐ型半導体層３２におけるｐ型の不純物濃度を、例えば１×１０１４〜５×１０１９ｃｍ−３程度とすることができる。また、ｐ型半導体層３２の厚さを、例えば０．１〜３０μｍ程度とすることができる。
【０１４０】
後述する図２７を用いて説明するように、ｐ型半導体層３２は、半導体基板ＳＢ３を基体３１の下面３１ｂ側から研削することにより基体３１およびｐ型半導体層３２を除去する際に、半導体基板ＳＢ３の断面の画像を走査型電子顕微鏡で撮像して適切な研削量を決定するためのマーカーである。そのため、ｐ型半導体層３２の厚さが０．１μｍ未満の場合、ｐ型半導体層３２の厚さが薄すぎて、走査型電子顕微鏡でｐ型半導体層３２を観察できないおそれがある。一方、ｐ型半導体層３２の厚さが３０μｍを超える場合、ｐ型半導体層３２の厚さが厚すぎて、ｐ型半導体層３２の結晶性などの品質が低下するか、または、ｐ型半導体層３２をエピタキシャル成長させる時間が長くなり、半導体基板ＳＢ３の製造時間が長くなるおそれがある。
【０１４１】
ｎ型半導体層３３は、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ型半導体層３３は、ｐ型半導体層３２上に、例えばエピタキシャル成長法により形成されている。ｎ型半導体層３３は、窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物を含有する。ｎ型半導体層３３におけるｎ型の不純物濃度を、例えば１×１０１７〜４×１０２０ｃｍ−３程度とすることができる。また、ｎ型半導体層３３の厚さを、例えば０．５〜３０μｍ程度とすることができる。
【０１４２】
後述する図２６を用いて説明するように、ｎ型半導体層３３は、半導体基板ＳＢ３を用いて形成されるＩＧＢＴに含まれ、ＩＧＢＴがオン状態の時に、ｐ−型ドリフト層３４ｂに電子を供給する。
【０１４３】
ｐ型半導体層３４ａは、ｐ型の半導体からなる層である。ｐ型半導体層３４ａは、ｎ型半導体層３３上に、例えばエピタキシャル成長法により形成されている。ｐ型半導体層３４ａは、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型の不純物を含有する。ｐ型半導体層３４ａにおけるｐ型の不純物濃度を、例えば４×１０１５〜１×１０１９ｃｍ−３程度とすることができる。また、ｐ型半導体層３４ａの厚さを、例えば０．５〜２０μｍ程度とすることができる。
【０１４４】
後述する図２６を用いて説明するように、ｐ型半導体層３４ａは、半導体基板ＳＢ３を用いて形成されるＩＧＢＴに含まれ、ＩＧＢＴに耐圧相当の電圧を印加したときに、ｐ−型ドリフト層３４ｂから延びた空乏層を終端させる。ｐ型半導体層３４ａは、フィールドストップ層とも称される。
【０１４５】
ｐ−型ドリフト層３４ｂは、ｐ型の半導体からなる層である。ｐ−型ドリフト層３４ｂは、ｐ型半導体層３４ａ上に、例えばエピタキシャル成長法により形成されている。ｐ−型ドリフト層３４ｂは、アルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型の不純物を含有する。ｐ−型ドリフト層３４ｂにおけるｐ型の不純物濃度を、例えば５×１０１３〜１×１０１６ｃｍ−３程度であって、かつ、ｐ型半導体層３４ａにおけるｐ型の不純物濃度よりも低くすることができる。また、ｐ−型ドリフト層３４ｂの厚さを、例えば１０〜３００μｍ程度とすることができる。
【０１４６】
後述する図２６を用いて説明するように、ｐ−型ドリフト層３４ｂは、半導体基板ＳＢ３を用いて形成されるＩＧＢＴに含まれ、ＩＧＢＴがオン状態の時に、電子と正孔とが流れる層であり、実施の形態１におけるｐ−型ドリフト層１３ｂと同様な機能を有する。
【０１４７】
なお、ｐ型半導体層３４ａと、ｐ−型ドリフト層３４ｂと、によりｐ型半導体層３４が形成されているものとする。このとき、本実施の形態３の半導体基板ＳＢ３は、基体３１と、基体３１の上面３１ａ上に形成されたｐ型半導体層３２と、ｐ型半導体層３２上に形成されたｎ型半導体層３３と、ｎ型半導体層３３上に形成されたｐ型半導体層３４と、を有することになる。ｐ型半導体層３４ａとｐ−型ドリフト層３４ｂとを含むｐ型半導体層３４は、ｎ型半導体層３３上に形成され、炭化ケイ素からなる。
【０１４８】
＜実施の形態３の半導体装置＞
図２６は、実施の形態３の半導体基板の要部断面図である。
【０１４９】
図２６に示すように、本実施の形態３の半導体装置は、ｎ型半導体層３３と、ｐ型半導体層３４ａと、ｐ−型ドリフト層３４ｂと、ｎ型半導体領域３５と、ｐ型半導体領域３６と、ゲート絶縁膜３７と、ゲート電極３８と、層間絶縁膜３９と、開口部４０と、エミッタ電極４１と、コレクタ電極４２と、を有する。
【０１５０】
実施の形態３の半導体装置は、３端子素子としての半導体素子として、ゲート電極３８、エミッタ電極４１およびコレクタ電極４２を有するｐチャネル型のＩＧＢＴを備えている。ＩＧＢＴは、ゲート電極３８に印加する電圧を制御してオン状態とオフ状態とを切り替えることにより、エミッタ電極４１とコレクタ電極４２との間を流れる電流を制御する。また、ｐ型半導体層３４ａと、ｐ−型ドリフト層３４ｂと、によりｐ型半導体層３４が形成され、ｎ型半導体層３３と、ｐ型半導体層３４ａと、ｐ−型ドリフト層３４ｂと、により半導体基板ＳＢ３が形成されている。
【０１５１】
ｎ型半導体層３３は、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ型半導体層３４ａは、ｐ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ型半導体層３４ａは、ｎ型半導体層３３上に形成されている。ｐ−型ドリフト層３４ｂは、ｐ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｐ−型ドリフト層３４ｂは、ｐ型半導体層３４ａ上に形成されている。
【０１５２】
図２５を用いて説明したように、ｎ型半導体層３３は、ＩＧＢＴがオン状態の時に、ｐ−型ドリフト層３４ｂに電子を供給する。また、ｐ型半導体層３４ａは、フィールドストップ層とも称され、ＩＧＢＴに耐圧相当の電圧を印加したときに、ｐ−型ドリフト層３４ｂから延びた空乏層を終端させる。また、ｐ−型ドリフト層３４ｂは、ＩＧＢＴがオン状態の時に、電子と正孔とが流れる層である。
【０１５３】
ｐ−型ドリフト層３４ｂの上層部にｎ型半導体領域３５が形成され、ｎ型半導体領域３５の上層部にｐ型半導体領域３６が形成され、ｐ−型ドリフト層３４ｂとｐ型半導体領域３６とに挟まれた部分のｎ型半導体領域３５上に、ゲート絶縁膜３７を介してゲート電極３８が形成されている。ゲート絶縁膜３７は、例えば酸化シリコン（ＳｉＯ２）膜などからなる。ゲート電極３８は、例えばホウ素（Ｂ）などのｐ型の不純物が高濃度で拡散されたポリシリコン膜などからなる。
【０１５４】
半導体基板ＳＢ３上に、ゲート電極３８を覆う層間絶縁膜３９が形成されている。層間絶縁膜３９は、例えば酸化シリコン（ＳｉＯ２）膜などからなる。
【０１５５】
層間絶縁膜３９に、層間絶縁膜３９を貫通してｎ型半導体領域３５およびｐ型半導体領域３６に達する開口部４０が形成され、開口部４０内および層間絶縁膜３９上に、ｎ型半導体領域３５およびｐ型半導体領域３６と接触したエミッタ電極４１が形成されている。エミッタ電極４１は、例えばチタン（Ｔｉ）またはアルミニウム（Ａｌ）などからなる。
【０１５６】
基体３１の下面３１ｂにコレクタ電極４２が形成されている。コレクタ電極４２は、例えばアルミニウム（Ａｌ）などからなる。
【０１５７】
本実施の形態３の半導体装置では、ｎ型半導体層３３における不純物濃度、および、ｎ型半導体層３３の厚さを調整することができる。これにより、ＩＧＢＴのオン状態で、ｐ−型ドリフト層３４ｂにおけるキャリア密度を、容易に調整することができる。
【０１５８】
なお、本実施の形態３の半導体装置は、前述した図２１を用いて説明した比較例４の半導体装置の構成と同様の構成を有する。
【０１５９】
また、本実施の形態３の半導体装置に備えられたＩＧＢＴは、ｐ−型ドリフト層３４ｂとｐ型半導体領域３６とに挟まれた部分のｎ型半導体領域３５上に、ゲート絶縁膜３７を介してゲート電極３８が形成された、いわゆるプレーナ型のＩＧＢＴである。しかし、本実施の形態３の半導体装置では、ｐ−型ドリフト層３４ｂとｐ型半導体領域３６とに挟まれた部分のｎ型半導体領域３５の表面に、ゲート絶縁膜３７を介してゲート電極３８が形成されていればよい。したがって、本実施の形態３の半導体装置に備えられたＩＧＢＴは、ｐ−型ドリフト層３４ｂとｐ型半導体領域３６とに挟まれた部分のｎ型半導体領域３５の側面に、ゲート絶縁膜３７を介してゲート電極３８が形成された、いわゆるトレンチゲート型のＩＧＢＴであってもよい。
【０１６０】
実施の形態１で前述したように、パワー半導体装置としての半導体装置に含まれる半導体素子においては、導通損失およびスイッチング損失を適切な範囲に調整することが望ましい。そして、例えば、Ｓｉからなる半導体素子を、異なる耐圧の範囲ごとに、ＳｉＣからなるバイポーラ素子としてのＩＧＢＴで置き換えることにより、パワー半導体装置の導通損失およびスイッチング損失を低減することができる。
【０１６１】
また、実施の形態１で前述したように、耐圧が６．５ｋＶを超える範囲では、ＳｉＣからなるＩＧＢＴの導通損失は、ＳｉからなるＩＧＢＴの導通損失、および、ＳｉＣからなるＭＯＳＦＥＴの導通損失のいずれよりも低くなることが期待される。このような耐圧が６．５ｋＶを超える範囲では、本実施の形態３のパワー半導体装置としての半導体装置は、高速鉄道における変圧器もしくは送電網またはＳＳＴなどでの利用が期待される。
【０１６２】
＜実施の形態３の半導体装置の製造方法＞
図２７〜図３０は、実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１６３】
なお、以下では、半導体基板ＳＢ１の下面（裏面）を研削した後、半導体基板ＳＢ１に、半導体素子としてのＩＧＢＴを形成する製造工程について説明する。
【０１６４】
本実施の形態３の半導体装置の製造工程では、まず、図２５に示したように、ｎ型のバルク基板である基体３１を含む半導体基板ＳＢ３を用意する。半導体基板ＳＢ３は、基体３１と、ｐ型半導体層３２と、ｎ型半導体層３３と、ｐ型半導体層３４ａと、ｐ−型ドリフト層３４ｂと、を有する。
【０１６５】
本実施の形態３の半導体装置の製造工程では、次に、図２７に示すように、半導体基板ＳＢ３を基体３１（図２５参照）の下面３１ｂ（図２５参照）側から研削することにより、基体３１およびｐ型半導体層３２（図２５参照）を除去する。
【０１６６】
この半導体基板ＳＢ３を研削する工程では、半導体基板ＳＢ３の研削を開始する前に、まず、図１２に示すように、半導体基板ＳＢ３の一部である部分ＰＴ３を切断線ＬＮ３で切断して試験片を作製する。そして、図２８に示すように、作製された試験片の断面を走査型電子顕微鏡により観察する。
【０１６７】
このとき、ｐ型半導体層３２などのｐ型の半導体領域は負に帯電し、ｎ型の基体３１およびｎ型半導体層３３などのｎ型の半導体領域は正に帯電するので、二次電子像で観察すると、電位コントラストによって、例えばｐ型の半導体領域は明るく見え、ｎ型の半導体領域は暗く見える。これにより、基体３１とｐ型半導体層３２とを明瞭に区別することができ、ｐ型半導体層３２とｎ型半導体層３３とを明瞭に区別することができる。
【０１６８】
そのため、基体３１およびｐ型半導体層３２の各々の厚さの和である厚さＴＨ３１を正確に測定することができ、ｎ型半導体層３３、ｐ型半導体層３４ａおよびｐ−型ドリフト層３４ｂの各々の厚さの和である厚さＴＨ３２を正確に測定することができる。そして、半導体基板ＳＢ３を研削する所望の研削量（厚さＴＨ３１に等しい）を正確に決定することができる。
【０１６９】
すなわち、本実施の形態３の半導体基板の研削方法においては、半導体基板ＳＢ３の研削を開始する前に、半導体基板ＳＢ３の断面の画像を走査型電子顕微鏡により撮像する。そして、撮像された画像におけるｐ型半導体層３２とｎ型半導体層３３との輝度差（コントラスト）、すなわちｐ型半導体層３２とｎ型半導体層３３との間の明るさの差に基づいて、半導体基板ＳＢ３を研削する研削量を決定する。
【０１７０】
なお、少なくともｐ型半導体層３２とｎ型半導体層３３とを明瞭に区別することができればよいので、基体３１がｎ型の半導体でなくてもよく、例えばｐ型の半導体としての炭化ケイ素（ＳｉＣ）単結晶からなるバルク基板であってもよい。
【０１７１】
この半導体基板ＳＢ３を研削する工程では、次に、決定された研削量で半導体基板ＳＢ３を基体３１の下面３１ｂ側から研削することにより、基体３１およびｐ型半導体層３２を除去する。
【０１７２】
比較例４の半導体装置の製造工程を説明する際に前述したのと同様に、半導体基板ＳＢ３を研削する研削量が正確に決定されない場合であって、かつ、ｎ型半導体層３３の厚さが十分に厚くない場合を考える。このような場合には、半導体基板ＳＢ３を基体３１の下面３１ｂ側から研削する際に、ｎ型半導体層３３が除去されるか、または、ｎ型半導体層３３が半導体基板ＳＢ３の下面（裏面）に露出しないおそれがある。
【０１７３】
しかし、本実施の形態３の半導体装置の製造工程によれば、半導体素子に注入されるキャリアの注入量を容易に調整できる半導体装置の製造工程において、半導体基板ＳＢ３を研削する研削量を正確に決定することができる。そのため、ｎ型半導体層３３が除去されず、かつ、ｎ型半導体層３３が半導体基板ＳＢ３の下面（裏面）に露出するように、半導体基板ＳＢ３を基体３１の下面３１ｂ側から正確な研削量で研削することができる。
【０１７４】
また、基体３１の上面３１ａ内におけるｐ型半導体層３４または基体３１の厚さの均一性が低下した場合でも、基体３１の上面３１ａ内で、ｎ型半導体層３３が除去される部分と、ｎ型半導体層３３が半導体基板ＳＢ３の下面に露出しない部分とが、混在することを防止または抑制することができる。これにより、ｎ型半導体層３３、ｐ型半導体層３４ａおよびｐ−型ドリフト層３４ｂに形成される半導体素子としてのＩＧＢＴの特性が、基体３１の上面３１ａ内で変動することを、防止または抑制することができる。
【０１７５】
また、ｎ型半導体層３３の厚さを厚くする必要もないので、半導体基板ＳＢ３の製造コストを低減することができる。
【０１７６】
以上説明した方法では、半導体基板ＳＢ３の研削を開始する前に、半導体基板ＳＢ３の断面の画像を走査型電子顕微鏡により撮像した。しかし、半導体基板ＳＢ３の研削を開始した後、図２９に示すように、基体３１の一部がまだ残っている状態で、半導体基板ＳＢ３の断面の画像を走査型電子顕微鏡により撮像してもよい。このような場合でも、基体３１とｐ型半導体層３２とを明瞭に区別することができ、ｐ型半導体層３２とｎ型半導体層３３とを明瞭に区別することができる。そのため、基体３１のうち残っている部分、および、ｐ型半導体層３２の各々の厚さの和である厚さＴＨ３３を正確に測定することができる。そして、基体１１のうち残っている部分、および、ｐ型半導体層３２を研削するための所望の研削量（厚さＴＨ３３に等しい）を、正確に決定することができる。
【０１７７】
研削量の精度は、研削量を決定した後、半導体基板ＳＢ１が研削される研削量の絶対値が小さいほど、向上する。したがって、半導体基板ＳＢ３の研削を開始した後、例えば、実際の研削量が適切な研削量の８０％程度になるまで研削を行った後、半導体基板ＳＢ３の断面の画像を走査型電子顕微鏡により撮像することにより、研削量の精度をさらに向上させることができる。
【０１７８】
すなわち、本実施の形態３の半導体基板の研削方法においては、基体３１が除去される前に、半導体基板ＳＢ３の断面の画像を走査型電子顕微鏡により撮像すればよい。そして、撮像された画像におけるｐ型半導体層３２とｎ型半導体層３３との輝度差（コントラスト）、すなわちｐ型半導体層３２とｎ型半導体層３３との間の明るさの差に基づいて、半導体基板ＳＢ３を研削する研削量を決定すればよい。
【０１７９】
このとき、本実施の形態３の半導体基板の厚さの測定方法においては、基体３１が除去される前に、半導体基板ＳＢ３の断面の画像を走査型電子顕微鏡により撮像することになる。そして、撮像された画像におけるｐ型半導体層３２とｎ型半導体層３３との輝度差（コントラスト）、すなわちｐ型半導体層３２とｎ型半導体層３３との間の明るさの差に基づいて、基体３１およびｐ型半導体層３２の各々の厚さの和を測定することになる。
実施の形態３の半導体装置の製造工程では、次に、半導体素子としてのＩＧＢＴを形成する。
【０１８０】
このＩＧＢＴを形成する工程では、まず、図３０に示すように、ｎ型半導体領域３５を形成する。例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物を、ｐ−型ドリフト層３４ｂの上層部に、例えばパターニングされたレジスト膜をマスクとして用いたイオン注入法などにより導入する。これにより、ｐ−型ドリフト層３４ｂの上層部に、ｎ型半導体領域３５が形成される。
【０１８１】
次に、図３０に示すように、ｐ型半導体領域３６を形成する。例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を、ｎ型半導体領域３５の上層部に、例えばパターニングされたレジスト膜をマスクとして用いたイオン注入法などにより導入する。これにより、ｎ型半導体領域３５の上層部に、ｐ型半導体領域３６が形成される。
【０１８２】
次に、図３０に示すように、ゲート絶縁膜３７およびゲート電極３８を形成する。例えば酸化シリコン（ＳｉＯ２）などからなるゲート絶縁膜３７を、半導体基板ＳＢ３上に、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。また、例えば多結晶シリコン（ポリシリコン）からなるゲート電極３８を、ゲート絶縁膜３７上に、例えばＣＶＤ法により形成する。そして、ゲート電極３８およびゲート絶縁膜３７をパターニングする。これにより、ｐ型半導体領域３６とｐ−型ドリフト層３４ｂとに挟まれた部分のｎ型半導体領域３５上に、ゲート絶縁膜３７を介してゲート電極３８を形成する。
【０１８３】
なお、図３０に示すプレーナ型のＩＧＢＴを形成する場合のみならず、トレンチゲート型のＩＧＢＴを形成する場合も含めると、ｐ型半導体領域３６とｐ−型ドリフト層３４ｂとに挟まれた部分のｎ型半導体領域３５の表面に、ゲート絶縁膜３７を介してゲート電極３８を形成すればよい。
【０１８４】
次に、図３０に示すように、層間絶縁膜３９を形成する。例えば酸化シリコン（ＳｉＯ２）などからなる層間絶縁膜３９を、半導体基板ＳＢ３上に、ゲート電極３８を覆うように、例えばＣＶＤ法により形成する。
【０１８５】
次に、図３０に示すように、開口部４０を形成する。層間絶縁膜３９に、層間絶縁膜３９を貫通してｎ型半導体領域３５およびｐ型半導体領域３６に達する開口部４０を形成する。開口部４０の底部には、ｎ型半導体領域３５およびｐ型半導体領域３６が露出する。
【０１８６】
次に、図３２に示すように、エミッタ電極４１を形成する。例えばチタン（Ｔｉ）またはアルミニウム（Ａｌ）などからなるエミッタ電極４１を、開口部４０の内部、および、層間絶縁膜３９上に、例えば蒸着法またはスパッタ法などにより堆積することにより、エミッタ電極４１を形成する。これにより、ｎ型半導体領域３５およびｐ型半導体領域３６と電気的に接続されたエミッタ電極４１が形成される。
【０１８７】
また、図３０に示すように、ｎ型半導体層３３の下面（裏面）、すなわちｎ型半導体層３３のうちｐ型半導体層３４ａと反対側の部分に、不純物を例えばイオン注入法により注入し、注入された不純物を活性化するために熱処理を行って、ｎ型半導体層４２ａを形成してもよい。ｎ型半導体層４２ａは、ｎ型半導体層３３とコレクタ電極４２（図２６参照）との間のコンタクト抵抗を低減する。
【０１８８】
次に、図２６に示すように、ｎ型半導体層３３下、すなわちｎ型半導体層３３を挟んでｐ型半導体層３４ａと反対側にコレクタ電極４２を形成する。例えばアルミニウム（Ａｌ）などからなるコレクタ電極４２を、ｎ型半導体層３３の下面に、例えば蒸着法またはスパッタ法などにより形成する。これにより、ｎ型半導体層３３と電気的に接続されたコレクタ電極４２が形成され、半導体基板ＳＢ３に半導体素子としてのＩＧＢＴが形成される。以上のようにして、本実施の形態３の半導体装置を製造することができる。
【０１８９】
以上説明した製造工程により本実施の形態３の半導体装置を製造する場合には、ｎ型半導体層３３における不純物濃度を、例えばｎ型の基体３１における不純物濃度よりも高くすることができる。このとき、ＩＧＢＴにコレクタ側から注入されるキャリア、すなわち電子の注入量を、容易に増加させることができ、比較例３の半導体装置に比べ、導通損失を低減することができる。
【０１９０】
あるいは、以上説明した製造工程により本実施の形態３の半導体装置を製造する場合には、ｎ型半導体層３３における不純物濃度を、例えばｎ型の基体１１における不純物濃度よりも低くすることができる。このとき、ＩＧＢＴにコレクタ側から注入されるキャリア、すなわち電子の注入量を、容易に減少させることができ、比較例３の半導体装置に比べ、スイッチング損失を低減することができる。
【０１９１】
＜実施の形態３の半導体装置の製造方法の変形例＞
上記した製造工程では、半導体基板ＳＢ３の下面（裏面）を研削した後、半導体基板ＳＢ３に、ＩＧＢＴを形成した。一方、以下に説明する変形例の製造工程では、半導体基板ＳＢ３の上面（表面）に、ＩＧＢＴのうちコレクタ電極４２以外の部分を形成した後、半導体基板ＳＢ３の下面（裏面）を研削する。
【０１９２】
図３１および図３２は、実施の形態３の変形例の半導体装置の製造工程中の要部断面図である。
【０１９３】
本変形例の製造工程でも、まず、実施の形態３の製造工程と同様に、図２５に示したように、ｎ型のバルク基板である基体３１を含む半導体基板ＳＢ３を用意する。
【０１９４】
本変形例の製造工程では、次に、実施の形態３と異なり、図３１に示すように、半導体素子としてのＩＧＢＴのうち、半導体基板ＳＢ３の上面側の部分を形成する。具体的には、ｎ型半導体領域３５、ｐ型半導体領域３６、ゲート絶縁膜３７、ゲート電極３８、層間絶縁膜３９、開口部４０およびエミッタ電極４１の各部分を形成する。各部分を形成する工程については、実施の形態３の製造工程における各部分を形成する工程と同様に行うことができる。これにより、ｐ型半導体層３４に、ＩＧＢＴのうち、半導体基板ＳＢ３の上面側の部分が形成される。
【０１９５】
本変形例の製造工程では、次に、図３２に示すように、半導体基板ＳＢ１を基体３１（図３１参照）の下面３１ｂ（図３１参照）側から研削することにより、基体３１およびｐ型半導体層３２（図３１参照）を除去する。この半導体基板ＳＢ３を研削する工程については、実施の形態３の製造工程における半導体基板ＳＢ３を研削する工程と同様に行うことができる。
【０１９６】
本変形例の製造工程では、次に、図２６に示すように、ｎ型半導体層３３下、すなわちｎ型半導体層３３を挟んでｐ型半導体層３４ａと反対側に、コレクタ電極４２を形成する。このコレクタ電極４２を形成する工程については、実施の形態３の製造工程におけるコレクタ電極４２を形成する工程と同様に行うことができる。これにより、ｎ型半導体層３３に、ＩＧＢＴのうち、半導体基板ＳＢ３の下面側の部分が形成される。以上のようにして、実施の形態３の半導体装置と同様の半導体装置を製造することができる。
【０１９７】
本変形例の製造工程では、半導体基板ＳＢ３の上面（表面）に、ＩＧＢＴのうちコレクタ電極４２以外の部分を形成した後、半導体基板ＳＢ３の下面（裏面）を研削する。これにより、研削される前の厚い半導体基板ＳＢ３を用いて、ＩＧＢＴのうちコレクタ電極４２以外の部分を形成することができる。したがって、ＩＧＢＴのうちコレクタ電極４２以外の部分を形成する際に、半導体基板ＳＢ３が破損することをより確実に防止することができる。
【０１９８】
（実施の形態４）
実施の形態３では、半導体基板ＳＢ３として、ｐ型半導体層３２が、基体３１上に直接形成された例について説明した。一方、実施の形態４では、半導体基板ＳＢ３として、ｐ型半導体層３２が、基体３１上にバッファ層を介して形成された例について説明する。
【０１９９】
なお、本実施の形態４の半導体基板、半導体装置および半導体基板の製造方法については、ｐ型半導体層３２が、基体３１上にバッファ層を介して形成されている点を除き、実施の形態３の半導体基板、半導体装置および半導体基板の製造方法と同様にすることができ、これらの実施の形態３と同様の部分の説明を省略する。
【０２００】
図３３は、実施の形態４の半導体基板の要部断面図である。
【０２０１】
図３３に示すように、本実施の形態４でも、実施の形態３と同様に、半導体基板ＳＢ３は、ｎ型の基体３１と、ｐ型半導体層３２と、ｎ型半導体層３３と、ｐ型半導体層３４と、ｐ−型ドリフト層３４ｂと、を有する。
【０２０２】
一方、本実施の形態４では、実施の形態３と異なり、基体３１とｐ型半導体層３２との間に、バッファ層としてのｎ型半導体層４５が介在する。すなわち、ｎ型半導体層４５は、基体３１上に形成され、ｐ型半導体層３２は、基体３１上に、ｎ型半導体層４５を介して形成されている。ｎ型半導体層４５は、炭化ケイ素（ＳｉＣ）からなる基体３１に形成している基底面転位などの結晶欠陥が、ｐ型半導体層３２に連続して形成されることを防止または抑制する。そのため、ｎ型半導体層４５が形成されることにより、ｎ型半導体層３３、ｐ型半導体層３４ａおよびｐ−型ドリフト層３４ｂに形成される半導体素子としてのＩＧＢＴの特性を向上させることができる。
【０２０３】
ｎ型半導体層４５は、ｎ型の半導体としての炭化ケイ素（ＳｉＣ）からなる。ｎ型半導体層４５は、基体３１上に、例えばエピタキシャル成長法により形成されている。ｎ型半導体層４５は、窒素（Ｎ）またはリン（Ｐ）などのｎ型の不純物を含有する。ｎ型半導体層４５におけるｎ型の不純物濃度を、例えば１×１０１６〜１×１０１９ｃｍ−３程度とすることができる。また、ｎ型半導体層２５の厚さを、例えば０．５〜３０μｍ程度とすることができる。
【０２０４】
なお、本実施の形態４では、半導体装置の製造工程において、半導体基板ＳＢ３を基体３１の下面３１ｂ側から研削することにより、基体３１およびｐ型半導体層３２を除去する際に、ｎ型半導体層４５も除去される。
【０２０５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２０６】
本発明は、半導体基板、半導体基板の研削方法および半導体装置の製造方法に適用して有効である。
【符号の説明】
【０２０７】
１１  基体
１１ａ  上面
１１ｂ  下面
１２  ｐ型半導体層
１３、１３ａ  ｎ型半導体層
１３ｂ  ｎ−型ドリフト層
１４  ｐ型半導体層
１５  アノード
１６  カソード
１６ａ  ｎ型半導体層
３１  基体
３１ａ  上面
３１ｂ  下面
３２  ｐ型半導体層
３３  ｎ型半導体層
３４、３４ａ  ｐ型半導体層
３４ｂ  ｐ−型ドリフト層
３５  ｎ型半導体領域
３６  ｐ型半導体領域
３７  ゲート絶縁膜
３８  ゲート電極
３９  層間絶縁膜
４０  開口部
４１  エミッタ電極
４２  コレクタ電極
４２ａ  ｎ型半導体層
ＬＮ１、ＬＮ３  切断線
ＰＴ１、ＰＴ３  部分
ＳＢ１、ＳＢ３  半導体基板
ＴＨ１１、ＴＨ１２、ＴＨ１３  厚さ
ＴＨ３１、ＴＨ３２、ＴＨ３３  厚さ
【図１】
2017033233.tif 000003
【図２】
2017033233.tif 000004
【図３】
2017033233.tif 000005
【図４】
2017033233.tif 000006
【図５】
2017033233.tif 000007
【図６】
2017033233.tif 000008
【図７】
2017033233.tif 000009
【図８】
2017033233.tif 000010
【図９】
2017033233.tif 000011
【図１０】
2017033233.tif 000012
【図１１】
2017033233.tif 000013
【図１２】
2017033233.tif 000014
【図１３】
2017033233.tif 000015
【図１４】
2017033233.tif 000016
【図１５】
2017033233.tif 000017
【図１６】
2017033233.tif 000018
【図１７】
2017033233.tif 000019
【図１８】
2017033233.tif 000020
【図１９】
2017033233.tif 000021
【図２０】
2017033233.tif 000022
【図２１】
2017033233.tif 000023
【図２２】
2017033233.tif 000024
【図２３】
2017033233.tif 000025
【図２４】
2017033233.tif 000026
【図２５】
2017033233.tif 000027
【図２６】
2017033233.tif 000028
【図２７】
2017033233.tif 000029
【図２８】
2017033233.tif 000030
【図２９】
2017033233.tif 000031
【図３０】
2017033233.tif 000032
【図３１】
2017033233.tif 000033
【図３２】
2017033233.tif 000034
【図３３】
2017033233.tif 000035
【手続補正書】
【提出日】平成29年12月11日(2017.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化ケイ素からなる基体と、
前記基体上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、
を有し、
前記第２半導体層は、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第５半導体層と、
前記第５半導体層上に形成され、炭化ケイ素からなるｎ型の第６半導体層と、
を含み、
前記第６半導体層におけるｎ型の不純物濃度は、前記第５半導体層におけるｎ型の不純物濃度よりも低い、半導体基板。
【請求項２】
炭化ケイ素からなる基体と、
前記基体上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、
を有し、
前記第３半導体層は、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第７半導体層と、
前記第７半導体層上に形成され、炭化ケイ素からなるｐ型の第８半導体層と、
を含み、
前記第８半導体層におけるｐ型の不純物濃度は、前記第７半導体層におけるｐ型の不純物濃度よりも低い、半導体基板。
【請求項３】
請求項１又は２記載の半導体基板において、
前記基体上に形成され、炭化ケイ素からなるｎ型の第４半導体層を有し、
前記第１半導体層は、前記基体上に、前記第４半導体層を介して形成されている、半導体基板。
【請求項４】
請求項１又は２記載の半導体基板において、
前記第１半導体層の厚さは、０．１〜３０μｍである、半導体基板。
【請求項５】
（ａ）第１面、および、前記第１面と反対側の第２面を有し、炭化ケイ素からなる基体と、前記基体の前記第１面上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、を有する半導体基板を用意する工程、
（ｂ）前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する工程、
を有し、
前記（ｂ）工程では、前記基体が除去される前に前記半導体基板の断面の画像を走査型電子顕微鏡により撮像し、撮像された画像における前記第１半導体層と前記第２半導体層との輝度差に基づいて、前記半導体基板を研削する研削量を決定し、決定された研削量で前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する、半導体基板の研削方法。
【請求項６】
請求項５記載の半導体基板の研削方法において、
前記半導体基板は、前記基体上に形成され、炭化ケイ素からなるｎ型の第４半導体層を有し、
前記第１半導体層は、前記基体上に、前記第４半導体層を介して形成されており、
前記（ｂ）工程では、前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体、前記第４半導体層および前記第１半導体層を除去する、半導体基板の研削方法。
【請求項７】
請求項５記載の半導体基板の研削方法において、
前記第２半導体層は、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第５半導体層と、
前記第５半導体層上に形成され、炭化ケイ素からなるｎ型の第６半導体層と、
を含み、
前記第６半導体層におけるｎ型の不純物濃度は、前記第５半導体層におけるｎ型の不純物濃度よりも低い、半導体基板の研削方法。
【請求項８】
請求項５記載の半導体基板の研削方法において、
前記第３半導体層は、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第７半導体層と、
前記第７半導体層上に形成され、炭化ケイ素からなるｐ型の第８半導体層と、
を含み、
前記第８半導体層におけるｐ型の不純物濃度は、前記第７半導体層におけるｐ型の不純物濃度よりも低い、半導体基板の研削方法。
【請求項９】
（ａ）第１面、および、前記第１面と反対側の第２面を有し、炭化ケイ素からなる基体と、前記基体の前記第１面上に形成され、炭化ケイ素からなるｐ型の第１半導体層と、前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第２半導体層と、前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第３半導体層と、を有する半導体基板を用意する工程、
（ｂ）前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する工程、
（ｃ）前記第２半導体層および前記第３半導体層に、半導体素子を形成する工程、
を有し、
前記（ｂ）工程では、前記基体が除去される前に前記半導体基板の断面の画像を走査型電子顕微鏡により撮像し、撮像された画像における前記第１半導体層と前記第２半導体層との輝度差に基づいて、前記半導体基板を研削する研削量を決定し、決定された研削量で前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体および前記第１半導体層を除去する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記半導体基板は、前記基体上に形成され、炭化ケイ素からなるｎ型の第４半導体層を有し、
前記第１半導体層は、前記基体上に、前記第４半導体層を介して形成されており、
前記（ｂ）工程では、前記半導体基板を前記基体の前記第２面側から研削することにより、前記基体、前記第４半導体層および前記第１半導体層を除去する、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記第２半導体層は、
前記第１半導体層上に形成され、炭化ケイ素からなるｎ型の第５半導体層と、
前記第５半導体層上に形成され、炭化ケイ素からなるｎ型の第６半導体層と、
を含み、
前記第６半導体層におけるｎ型の不純物濃度は、前記第５半導体層におけるｎ型の不純物濃度よりも低く、
前記半導体素子は、ダイオードであり、
前記ダイオードは、
前記第６半導体層と電気的に接続されたアノードと、
前記第２半導体層と電気的に接続されたカソードと、
を含む、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記第３半導体層は、
前記第２半導体層上に形成され、炭化ケイ素からなるｐ型の第７半導体層と、
前記第７半導体層上に形成され、炭化ケイ素からなるｐ型の第８半導体層と、
を含み、
前記第８半導体層におけるｐ型の不純物濃度は、前記第７半導体層におけるｐ型の不純物濃度よりも低く、
前記半導体素子は、絶縁ゲートバイポーラトランジスタであり、
前記絶縁ゲートバイポーラトランジスタは、
前記第８半導体層の上層部に形成された、ｎ型の第１半導体領域と、
前記第１半導体領域の上層部に形成された、ｐ型の第２半導体領域と、
前記第２半導体領域と前記第８半導体層とに挟まれた部分の前記第１半導体領域の表面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１半導体領域および前記第２半導体領域と電気的に接続されたエミッタ電極と、
前記第２半導体層と電気的に接続されたコレクタ電極と、
を含む、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｂ）工程の後、前記半導体素子を形成する、半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記（ｂ）工程の前に、前記第３半導体層に、前記半導体素子の第１部分を形成する工程、
（ｃ２）前記（ｂ）工程の後、前記第２半導体層に、前記半導体素子の第２部分を形成する工程、
を含む、半導体装置の製造方法。
【国際調査報告】
2017033233.tif 000036
2017033233.tif 000037
2017033233.tif 000038
2017033233.tif 000039