(57)【要約】  実施形態に係る半導体装置は、基板と、積層体と、柱状部と、を含む。積層体は、基板上に設けられ、複数の第１導電層と複数の第１絶縁層とを有する。第１方向に沿って第１導電層と第１絶縁層とが交互に設けられている。柱状部は、積層体中を第１方向に延びており、ブロック層と、電荷蓄積層と、トンネル層と、半導体層と、を含む。第１方向と交差する第２方向において、ブロック層は、複数の第１導電層上および複数の第１絶縁層上に設けられ、電荷蓄積層は、ブロック層上に設けられ、トンネル層は、電荷蓄積層上に設けられ、半導体層は、トンネル層上に設けられている。柱状部は、第１部分と、第１部分に対して基板側に設けられた第２部分と、を含む。第２部分の第２方向における寸法は、第１部分の第２方向における寸法よりも小さい。ブロック層の第２部分に設けられた部分は、ブロック層の第１部分に設けられた部分よりも厚い。
2017099220.tif 000002
【特許請求の範囲】
【請求項１】
基板と、  前記基板上に設けられ、複数の第１導電層と複数の第１絶縁層とを有し、第１方向に沿って前記第１導電層と前記第１絶縁層とが交互に設けられた積層体と、  前記積層体中を前記第１方向に延び、    前記第１方向と交差する第２方向において、複数の前記第１導電層上および複数の前記第１絶縁層上に設けられたブロック層と、    前記第２方向において、前記ブロック層上に設けられた電荷蓄積層と、    前記第２方向において、前記電荷蓄積層上に設けられたトンネル層と、    前記第２方向において、前記トンネル層上に設けられた半導体層と、  を有する柱状部と、  を備え、  前記柱状部は、第１部分と、前記第１部分に対して前記基板側に設けられた第２部分と、を含み、  前記第２部分の前記第２方向における寸法は、前記第１部分の前記第２方向における寸法よりも小さく、  前記ブロック層の前記第２部分に設けられた部分は、前記ブロック層の前記第１部分に設けられた部分よりも厚い半導体装置。
【請求項２】
前記第１導電層よりも厚い第２導電層と、  前記第２導電層上に設けられた第２絶縁層と、  第３絶縁層と、  前記第３絶縁層上に設けられ、前記第１導電層よりも厚い第３導電層と、  をさらに備え、  前記積層体は、前記第２絶縁層と前記第３絶縁層の間に設けられ、  前記柱状部は、前記第２絶縁層および前記第３絶縁層を貫通し、  前記ブロック層の前記第２絶縁層上に設けられた部分は、前記ブロック層の前記第３絶縁層上に設けられた部分よりも厚い請求項１記載の半導体装置。
【請求項３】
一部が前記第２導電層と前記柱状部の間に設けられた連結部をさらに備え、  前記柱状部は、１つの前記連結部に対して複数設けられ、  前記ブロック層は、前記接続部において前記第２導電層上に設けられ、  前記電荷蓄積層は、前記接続部において前記ブロック層上に設けられ、  前記トンネル層は、前記接続部において前記電荷蓄積層上に設けられ、  前記半導体層は、前記接続部において前記トンネル層上に設けられ、  前記ブロック層の前記接続部に設けられた部分は、前記ブロック層の前記第１部分に設けられた部分よりも厚い請求項２記載の半導体装置。
【請求項４】
前記第１方向に延びる絶縁部をさらに備え、  前記絶縁部は、１つの前記連結部に対して設けられた複数の前記柱状部の間に設けられた請求項３記載の半導体装置。
【請求項５】
前記ブロック層は、酸化シリコンまたは高誘電率材料を含む請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記ブロック層は、第１絶縁材料を含む第１層と、第２絶縁材料を含む第２層と、を有し、  前記第１層は、前記第１部分に設けられ、  前記第２層は、前記第１部分および前記第２部分に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１絶縁材料は、前記第２絶縁材料と同じ請求項６記載の半導体装置。
【請求項８】
基板と、  前記基板上に設けられ、複数の第１導電層と複数の第１絶縁層とを有し、第１方向に沿って前記第１導電層と前記第１絶縁層とが交互に設けられた積層体と、  前記積層体中を前記第１方向に延び、    前記第１方向と交差する第２方向において、複数の前記第１導電層上および複数の前記第１絶縁層上に設けられたブロック層と、    前記第２方向において、前記ブロック層上に設けられた電荷蓄積層と、    前記第２方向において、前記電荷蓄積層上に設けられたトンネル層と、    前記第２方向において、前記トンネル層上に設けられた半導体層と、  を有する柱状部と、  を備え、  前記ブロック層は、第３部分と、前記第３部分と前記基板との間に位置する第４部分と、を含み、  前記第３部分は、前記複数の導電層の一部と前記第２方向において重なり、  前記第４部分は、前記複数の導電層の他の一部と前記第２方向において重なり、  前記第４部分の前記第２方向における寸法は、前記第３部分の前記第２方向における寸法よりも小さく、  前記第４部分の前記第２方向における厚さは、前記第３部分の前記第２方向における厚さよりも大きい半導体装置。
【請求項９】
第２導電層と、  前記第２方向において、前記第２導電層と前記複数の第１導電層との間および前記第２導電層と前記複数の第１絶縁層との間に設けられた第２絶縁層と、  をさらに備え、  前記第４部分と前記第２導電層との間の前記第２方向における距離は、前記第３部分と前記第２導電層との間の前記第２方向における距離よりも長い請求項８記載の半導体装置。
【請求項１０】
前記ブロック層は、前記複数の第１導電層および前記複数の第１絶縁層に面する第１面を有し、  前記第１面は、前記第３部分および前記第４部分において、前記半導体層に向けて窪んでいる請求項８または９に記載の半導体装置。
【請求項１１】
前記第１面は、前記第４部分において、前記第３部分よりも大きく窪んでいる請求項１０記載の半導体装置。
【請求項１２】
前記ブロック層は、第５部分と、前記第５部分と前記基板との間に位置する第６部分と、を含み、  前記第５部分は、前記複数の第１絶縁層の一部と前記第２方向において重なり、  前記第６部分は、前記複数の第１絶縁層の他の一部と前記第２方向において重なり、  前記第６部分の前記第２方向における寸法は、前記第５部分の前記第２方向における寸法よりも小さく、  前記第６部分の前記第２方向における厚さは、前記第５部分の前記第２方向における厚さと実質的に等しい請求項８〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記第６部分の前記第２方向における厚さは、前記第４部分の前記第２方向における厚さよりも大きい請求項１２記載の半導体装置。
【請求項１４】
基板上に、導電層と第１絶縁層とを交互に、それぞれ複数形成する工程と、  複数の前記導電層と複数の前記第１絶縁層とを有する積層体に対して、積層方向に延びる孔を形成することで、複数の前記導電層の側面を露出させる工程と、  複数の前記導電層の側面上にブロック層を形成する工程と、  前記積層方向に対して交差する第１方向において、前記ブロック層上に電荷蓄積層を形成する工程と、  前記第１方向において、前記電荷蓄積層上にトンネル層を形成する工程と、  前記第１方向において、前記トンネル層上に半導体層を形成する工程と、  を備え、  前記孔を形成する工程において、前記積層体の第１部分における前記孔の前記第１方向の寸法が、前記第１部分に対して前記基板側に設けられた前記積層体の第２部分における前記孔の前記第１方向の寸法よりも大きくなるように、前記孔を形成し、  前記ブロック層を形成する工程において、前記積層体の前記第２部分に形成される前記ブロック層の厚さが、前記積層体の前記第１部分に形成される前記ブロック層の厚さよりも厚くなるように、前記ブロック層を形成する半導体装置の製造方法。
【請求項１５】
前記ブロック層を形成する工程は、  複数の前記導電層の側面上に絶縁材料を含む第１層を形成する工程と、  前記第１層のうち前記積層体の前記第１部分に形成された部分を除去することで、複数の前記導電層の側面を露出させる工程と、  前記積層体の前記第２部分に形成された前記第１層上、および前記積層体の前記第１部分における前記導電層の前記側面上に、絶縁材料を含む第２層を形成する工程と、  を有し、  前記ブロック層は、前記第１層と前記第２層を含む請求項１４記載の半導体装置の製造方法。
【請求項１６】
基板上に、導電層と第１犠牲層とを交互に、それぞれ複数形成することで、複数の前記導電層が所定の間隔を隔てて設けられた積層体を形成する工程と、  前記積層体に、積層方向に延びる第１孔を形成する工程と、  前記第１孔内に第１絶縁層を形成する工程と、  前記積層体の、前記第１孔が形成された場所以外の場所に、前記積層方向に延びる第２孔を形成することで、複数の前記導電層の側面を露出させる工程と、  前記第２孔を通して複数の前記第１犠牲層を除去する工程と、  複数の前記第１犠牲層が除去された前記積層体の、複数の前記導電層の間および複数の前記導電層の側面上に、ブロック層を形成する工程と、  前記積層方向に対して交差する第１方向において、前記ブロック層上に電荷蓄積層を形成する工程と、  前記第１方向において、前記電荷蓄積層上にトンネル層を形成する工程と、  前記第１方向において、前記トンネル層上に半導体層を形成する工程と、  を備え、  前記第２孔を形成する工程において、前記第２孔を、前記積層体の第１部分における径が、前記第１部分に対して前記基板側に設けられた前記第１積層体の第２部分における径よりも大きくなるように形成し、  前記ブロック層を形成する工程において、前記ブロック層を、前記第２部分に形成される厚さが、前記第１部分に形成される厚さよりも厚くなるように形成する半導体装置の製造方法。
【請求項１７】
前記ブロック層を形成する工程は、  複数の前記導電層の前記側面上に、絶縁材料を含む第１層を形成する工程と、  前記第１層のうち、前記積層体の前記第１部分に形成された部分を除去することで、前記第１部分における前記導電層の前記側面を露出させる工程と、  前記積層体の前記第２部分に形成された前記第１層上、および前記積層体の前記第１部分における前記導電層の前記側面上に、絶縁材料を含む第２層を形成する工程と、  を有し、  前記ブロック層は、前記第１層と前記第２層を含む請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第２層に含まれる絶縁材料は、前記第１層に含まれる絶縁材料と同じである請求項１５または１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】  近年、メモリセルを三次元的に集積した半導体装置が提案されている。このような半導体装置では、絶縁層と導電層が交互に積層された積層体に貫通孔を形成し、貫通孔の内面上に電荷を蓄積可能なメモリ層およびシリコン層を形成することにより、シリコン層と導電層との間にメモリセルが形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４５３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】  本発明の目的は、メモリ層に電荷を蓄積する際に、メモリ層の劣化を抑制することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】  実施形態に係る半導体装置は、基板と、積層体と、柱状部と、を含む。  前記積層体は、前記基板上に設けられている。前記積層体は、複数の第１導電層と複数の第１絶縁層とを有する。第１方向に沿って前記第１導電層と前記第１絶縁層とが交互に設けられている。  前記柱状部は、前記積層体中を前記第１方向に延びている。前記柱状部は、ブロック層と、電荷蓄積層と、トンネル層と、半導体層と、を含む。  前記ブロック層は、前記第１方向と交差する第２方向において、複数の前記第１導電層上および複数の前記第１絶縁層上に設けられている。  前記電荷蓄積層は、前記第２方向において、前記ブロック層上に設けられている。  前記トンネル層は、前記第２方向において、前記電荷蓄積層上に設けられている。  前記半導体層は、前記第２方向において、前記トンネル層上に設けられている。  前記柱状部は、第１部分と、前記第１部分に対して前記基板側に設けられた第２部分と、を含む。  前記第２部分の前記第２方向における寸法は、前記第１部分の前記第２方向における寸法よりも小さい。  前記ブロック層の前記第２部分に設けられた部分は、前記ブロック層の前記第１部分に設けられた部分よりも厚い。
【図面の簡単な説明】
【０００６】
【図１】実施形態の一例に係る半導体装置の断面図である。
【図２】実施形態の一例に係る半導体装置の斜視図である。
【図３】実施形態の一例に係る半導体装置の部分拡大断面図である。
【図４】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図５】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図６】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図７】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図８】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図９】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図１０】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図１１】実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図１２】実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図１３】実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図１４】実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図１５】実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図１６】実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図１７】実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図１８】実施形態の他の一例に係る半導体装置の断面図である。
【図１９】他の実施形態の一例に係る半導体装置の斜視図である。
【図２０】他の実施形態の一例に係る半導体装置の断面図である。
【図２１】図２０一部を拡大した断面図である。
【図２２】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図２３】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図２４】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図２５】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図２６】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図２７】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図２８】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図２９】他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図３０】他の実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図３１】他の実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【発明を実施するための形態】
【０００７】  以下に、本発明の各実施形態について図面を参照しつつ説明する。  なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。  各実施形態の説明には、ＸＹＺ直交座標系を用いる。基板の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【０００８】  まず、図１〜図３を用いて、実施形態に係る半導体装置１について説明する。
【０００９】  半導体装置１は、例えば、データの消去・書き込みを電気的に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。  図１は、実施形態の一例に係る半導体装置１の断面図である。  図２は、実施形態の一例に係る半導体装置１の斜視図である。  図３は、実施形態の一例に係る半導体装置１の部分拡大断面図である。  なお、図２においては、図を見易くするために、絶縁部分について図示を省略している。
【００１０】  図１に表すように、基板１０上には、絶縁層４０が設けられている。  絶縁層４０上には、バックゲートＢＧが設けられている。  バックゲートＢＧは、導電層であり、例えば不純物が添加されたシリコン層である。
【００１１】  バックゲートＢＧ上には、絶縁層４１が設けられている。  絶縁層４１上には、導電層ＷＬと絶縁層４２が交互に複数積層された積層体ＬＳ１が設けられている。積層体ＬＳ１は、絶縁部７２により複数に分断されている。  導電層ＷＬと絶縁層４２を含む積層体ＬＳ１上には、絶縁層４３が設けられている。  図１に示す導電層ＷＬの層数は一例であって、導電層ＷＬの層数は任意である。
【００１２】  導電層ＷＬは、不純物として例えばボロンが添加された多結晶シリコン層（第１のシリコン層）であり、メモリセルのゲート電極として機能するのに十分な導電性を有する。  絶縁層４１、４２、および４３は、例えば、主としてシリコン酸化物を含む層である。あるいは、これらの絶縁層は、主としてシリコン窒化物を含む層であってもよい。
【００１３】  図２に表すように、半導体装置１は、複数のメモリストリングＭＳを有する。  １つのメモリストリングＭＳは、２つの柱状部ＣＬと、２つの柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有する。
【００１４】  柱状部ＣＬは、複数の導電層ＷＬ、複数の絶縁層４２、絶縁層４１、および絶縁層４３を貫通するように、複数の導電層ＷＬと複数の絶縁層４２の積層方向（Ｚ方向）に延びている。  柱状部ＣＬは、例えば、Ｚ方向から見た場合に円形を有する。  連結部ＪＰは、バックゲートＢＧと柱状部ＣＬの間に位置するように設けられている。より詳細には、連結部ＪＰの一部は、バックゲートＢＧの一部と柱状部ＣＬの間に設けられている。連結部ＪＰの他の一部は、バックゲートＢＧの一部と他の柱状部ＣＬの間に設けられている。連結部ＪＰのさらに他の一部は、バックゲートＢＧの一部と、絶縁層４１の一部との間に設けられている。  なお、メモリストリングＭＳは、柱状部ＣＬのみから構成され、Ｉ字状を有していてもよい。この場合、柱状部ＣＬは、その下端がバックゲートＢＧ中に位置するように設けることができる。  また、メモリストリングＭＳが柱状部ＣＬのみから構成され、Ｉ字状を有している場合、柱状部ＣＬが基板１０に導通するように、半導体装置が構成されていてもよい。
【００１５】  図１に表すように、絶縁層４３上には、導電層である選択ゲート層が設けられている。選択ゲート層は、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む。  メモリストリングＭＳの２つの柱状部ＣＬのうち一方の柱状部ＣＬの上端部は、ドレイン側選択ゲートＳＧＤに接続されている。他方の柱状部ＣＬの上端部は、ソース側選択ゲートＳＧＳに接続されている。
【００１６】  選択ゲート層は、不純物として例えばボロンが添加された多結晶シリコン層であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。選択ゲート層の厚さは、例えば、導電層ＷＬの各々の厚さよりも厚い。
【００１７】  ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁層７４によって、Ｘ方向に分断されている。
【００１８】  ソース側選択ゲートＳＧＳ上には、絶縁層４４が設けられている。絶縁層４４上には、図２に表すソース線ＳＬが設けられている。ソース線ＳＬは、例えば、金属層である。  ソース線ＳＬは、メモリストリングＭＳの２つの柱状部ＣＬのうち、ソース側選択ゲートＳＧＳが接続された柱状部ＣＬの上端に電気的に接続されている。
【００１９】  ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、不図示の絶縁層を介して、複数のビット線ＢＬが設けられている。ビット線ＢＬは、例えば、金属層である。  ビット線ＢＬは、メモリストリングＭＳの２つの柱状部ＣＬのうち、ドレイン側選択ゲートＳＧＤが接続された柱状部ＣＬの上端に電気的に接続されている。
【００２０】  メモリストリングＭＳは、チャネルボディ２０を有する。  チャネルボディ２０は、メモリホールＭＨ内に設けられている。メモリホールＭＨは、バックゲートＢＧ、複数の導電層ＷＬ、絶縁層４１〜４４、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳを含む積層構造に形成され、Ｕ字形状を有する。
【００２１】  チャネルボディ２０は、例えばノンドープシリコン層からなる半導体層を含む。ここで、ノンドープとは、シリコン層に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
【００２２】  メモリホールＭＨの内壁とチャネルボディ２０の間には、メモリ層３０が設けられている。すなわち、チャネルボディ２０は、メモリ層３０を介在させて、メモリホールＭＨ内に設けられている。
【００２３】  ここで、図３を用いて、メモリストリングＭＳの詳細な構造について説明する。  図３（ａ）は、柱状部ＣＬの上部を表す拡大断面図である。図３（ｂ）は、柱状部ＣＬの下部および連結部ＪＰの一部を表す拡大断面図である。  なお、本明細書において、柱状部ＣＬの下部（第２部分）とは、柱状部ＣＬの上部（第１部分）に対して、基板１０側に設けられた部分を意味している。
【００２４】  柱状部ＣＬは、メモリ層３０の一部とチャネルボディ２０の一部を有する。  連結部ＪＰも同様に、メモリ層３０の一部とチャネルボディ２０の一部を有する。  メモリ層３０は、ブロック層３１と電荷蓄積層３２とトンネル層３３とを有する。
【００２５】  ブロック層３１は、Ｚ方向と交差する方向において、複数の導電層ＷＬ上、絶縁層４１上、絶縁層４２上、および絶縁層４３上に設けられている。すなわち、ブロック層３１は、複数の導電層ＷＬの側面上、複数の絶縁層４２の側面上、絶縁層４１の側面上、および絶縁層４３の側面上に設けられている。
【００２６】  ブロック層３１は、第１ブロック層３１ａ、または第１ブロック層３１ａおよび第２ブロック層３１ｂ、を有する。  ブロック層３１は、連結部ＪＰにおいて、一部が、バックゲートＢＧ上に設けられ、他の一部が、絶縁層４１の下面上に設けられている。
【００２７】  電荷蓄積層３２は、柱状部ＣＬおよび連結部ＪＰにおいて、ブロック層３１上に設けられている。  トンネル層３３は、柱状部ＣＬおよび連結部ＪＰにおいて、電荷蓄積層３２上に設けられている。  チャネルボディ２０は、柱状部ＣＬおよび連結部ＪＰにおいて、トンネル層３３上に設けられている。  すなわち、電荷蓄積層３２は、ブロック層３１とトンネル層３３との間に設けられ、トンネル層３３は、電荷蓄積層３２とチャネルボディ２０との間に設けられている。
【００２８】  図３に表す例では、チャネルボディ２０の内側（メモリホールＭＨの中心軸側）に空洞部が形成されている。  ただし、メモリ層３０の内側は、全てチャネルボディ２０で埋め込まれていてもよい。あるいは、チャネルボディ２０内側の空洞部に絶縁物が埋め込まれた構造であってもよい。
【００２９】  柱状部ＣＬは、不揮発性半導体記憶装置としてのメモリセルを含む。メモリセルは、例えばチャージトラップ型のメモリセルである。
【００３０】  チャネルボディ２０は、チャネルが形成される領域として機能する。  導電層ＷＬは、メモリセルのコントロールゲートとして機能する。  電荷蓄積層３２は、チャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。  すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３１】  ブロック層３１は、絶縁層であり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。ブロック層３１を構成する第１ブロック層３１ａおよび第２ブロック層３１ｂは、例えばシリコン酸化層である。
【００３２】  第１ブロック層３１ａおよび第２ブロック層３１ｂは、酸化シリコンよりも高い誘電率を有する材料を含む層であってもよい。高誘電率材料としては、例えば、窒化シリコンを用いることができる。
【００３３】  第１ブロック層３１ａに含まれる絶縁材料は、第２ブロック層３１ｂに含まれる絶縁材料と異なっていてもよい。  ただし、柱状部ＣＬの上部におけるメモリセルの特性と、柱状部ＣＬの下部におけるメモリセルの特性と、の間の特性のばらつきを抑制するためには、第１ブロック層３１ａに含まれる絶縁材料が、第２ブロック層３１ｂに含まれる絶縁材料と同じであることが望ましい。
【００３４】  電荷蓄積層３２は、電荷を捕獲するトラップサイトを多数有する。電荷蓄積層３２は、例えばシリコン窒化層である。
【００３５】  トンネル層３３は、絶縁層である。トンネル層３３は、電荷蓄積層３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁として機能する。トンネル層３３は、例えばシリコン酸化層である。
【００３６】  図３（ｂ）に表すように、柱状部ＣＬの下部および連結部ＪＰにおいて、ブロック層３１は、第１ブロック層３１ａと第２ブロック層３１ｂとを有する。  これに対して、図３（ａ）に表すように、柱状部ＣＬの上部のブロック層３１は、第２ブロック層３１ｂのみを有する。
【００３７】  従って、ブロック層３１は、柱状部ＣＬの下部に設けられた部分の厚さが、柱状部ＣＬの上部に設けられた部分の厚さよりも厚い。すなわち、ブロック層３１のうち、柱状部ＣＬの下部に設けられた部分の、電荷蓄積層３２から積層体ＬＳ１に向かう方向の厚さは、ブロック層３１のうち、柱状部ＣＬの上部に設けられた部分の、電荷蓄積層３２から積層体ＬＳ１に向かう方向の厚さよりも、厚い。
【００３８】  ブロック層３１は、絶縁層４１上に設けられた部分の厚さが、絶縁層４３上に設けられた部分の厚さよりも、厚い。他の表現によると、ブロック層３１のうち絶縁層４１上に設けられた部分の、電荷蓄積層３２から積層体ＬＳ１に向かう方向の厚さは、ブロック層３１のうち絶縁層４３上に設けられた部分の、電荷蓄積層３２から積層体ＬＳ１に向かう方向の厚さよりも、厚い。
【００３９】  ブロック層３１のうち連結部ＪＰに含まれる部分の厚さは、ブロック層３１のうち柱状部ＣＬの上部に設けられた部分の厚さよりも厚い。他の表現によると、ブロック層３１のうち連結部ＪＰに含まれる部分の、電荷蓄積層３２からバックゲートＢＧに向かう方向の厚さは、ブロック層３１のうち柱状部ＣＬの上部に設けられた部分の、電荷蓄積層３２から積層体ＬＳ１に向かう方向の厚さよりも、厚い。
【００４０】  メモリホールＭＨの内壁は、Ｚ方向に対して傾斜している。このため、柱状部ＣＬの下部のＸ方向における寸法は、柱状部ＣＬの上部のＸ方向における寸法よりも小さい。  また、本実施形態では、柱状部ＣＬの下部のＹ方向における寸法も同様に、柱状部ＣＬの上部のＹ方向における寸法よりも小さい。
【００４１】  図２に表すように、ドレイン側選択ゲートＳＧＤ、チャネルボディ２０の一部、およびメモリ層３０の一部は、ドレイン側選択トランジスタＳＴＤを構成している。ドレイン側選択ゲートＳＧＤの上方において、チャネルボディ２０は、導体６１ａを介してビット線ＢＬと接続されている。導体６１ａは、例えばリン（Ｐ）がドープされたシリコン層である。
【００４２】  ソース側選択ゲートＳＧＳ、チャネルボディ２０の一部、およびメモリ層３０の一部は、ソース側選択トランジスタＳＴＳを構成している。ソース側選択ゲートＳＧＳの上方において、チャネルボディ２０は、導体６１ａを介してソース線ＳＬと接続されている。
【００４３】  バックゲートＢＧ、チャネルボディ２０のバックゲートＢＧ内に設けられた部分、およびメモリ層３０のバックゲートＢＧ内に設けられた部分は、バックゲートトランジスタＢＧＴを構成している。
【００４４】  ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。
【００４５】  それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、１つのメモリストリングＭＳを構成している。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４６】  （製造方法の一例）  次に、図４〜図１１を参照して、本実施形態に係る半導体装置の製造方法の一例について説明する。  図４〜図１１は、実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。図４〜図１１は、図１と同様、Ｘ方向に沿った断面を表している。
【００４７】  まず、基板１０上に、絶縁層４０およびバックゲートＢＧを形成する。絶縁層４０は、酸化シリコンである。バックゲートＢＧは、例えばボロン（Ｂ）が添加された多結晶シリコン層である。
【００４８】  次に、図４（ａ）に表すように、バックゲートＢＧ上に、フォトリソグラフィ法を用いて、レジストマスクＲＭ１を形成する。
【００４９】  次に、図４（ｂ）に表すように、バックゲートＢＧに、溝５１を形成する。溝５１は、レジストマスクＲＭ１を用いて、バックゲートＢＧを加工することで形成される。
【００５０】  次に、図４（ｃ）に表すように、溝５１内に犠牲層４６を埋め込む。犠牲層４６は、例えばノンドープシリコン層である。
【００５１】  次に、バックゲートＢＧ上および犠牲層４６上に、絶縁層４１を形成する。  そして、絶縁層４１上に、導電層ＷＬと、絶縁層４２と、を交互に積層する。この工程により、絶縁層４１上に、積層体ＬＳ１が形成される。  このときの様子を、図５（ａ）に表す。  なお、図５〜図１１において、基板１０及び絶縁層４０は省略されている。
【００５２】  絶縁層４０、バックゲートＢＧ、絶縁層４１、導電層ＷＬ、および絶縁層４２は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。  導電層ＷＬは、不純物として、例えばボロン（Ｂ）が添加された多結晶シリコン層である。  絶縁層４２は、例えば酸化シリコン層である。
【００５３】  次に、複数の導電層ＷＬおよび複数の絶縁層４２からなる積層体に溝を形成する。続いて、この溝の内部に絶縁材料を堆積させることで、絶縁部７２を形成する。続いて、最上層の導電層ＷＬ上に、絶縁層４３を形成する。  次に、絶縁層４３上に、選択ゲートＳＧを形成する。最終的に、選択ゲートＳＧの一部は、ドレイン側選択ゲートＳＧＤとなり、選択ゲートＳＧの他の一部は、ソース側選択ゲートＳＧＳとなる。  続いて、選択ゲートＳＧ上に、絶縁層４４を形成する。  このときの様子を、図５（ｂ）に表す。
【００５４】  次に、図６（ａ）に表すように、前記工程までで得られた積層構造に、複数の開口５３を形成する。この工程により、積層体ＬＳ１を貫通する孔が形成される。開口５３は、図示しないマスクを用いた、例えばＲＩＥ（Reactive Ion Etching）法で形成される。
【００５５】  このとき、開口５３の底部は犠牲層４６に達している。すなわち、開口５３を通して、犠牲層４６が露出している。このとき、１つの犠牲層４６上には、２つの開口５３が形成される。  また、開口５３の形成により、導電層ＷＬの側面および絶縁層４２の側面が露出する。
【００５６】  開口５３は、テーパ状に形成されており、下部におけるＸ方向およびＹ方向の寸法が、上部におけるＸ方向およびＹ方向の寸法よりも小さい。  このため、積層体ＬＳ１の上部に位置する導電層ＷＬに形成された開口の、Ｘ方向およびＹ方向の寸法は、積層体ＬＳ１の下部に位置する導電層ＷＬに形成された開口の、Ｘ方向およびＹ方向の寸法よりも大きい。
【００５７】  開口５３を形成した後、例えばウェットエッチングにより、犠牲層４６を除去する。エッチング液として、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いることができる。
【００５８】  アルカリ薬液に対するシリコン層のエッチングレートは、シリコン層中にドープされた不純物の濃度に依存する。例えば、不純物としてボロンの濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
【００５９】  実施形態によれば、バックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧのボロン濃度は、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。アルカリ薬液を使ったウェットエッチングにおいて、ボロン濃度が１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）のシリコン層の、ノンドープシリコン層に対するエッチング選択比は、１／１０００〜１／１００である。
【００６０】  従って、ノンドープシリコン層である犠牲層４６は、図６（ｂ）に表すように、開口５３を通じてウェットエッチングにより選択的に除去される。  犠牲層４６の除去により、先の工程でバックゲートＢＧに形成された溝５１が再び現れる。この工程により、１つの犠牲層４６上に形成された２つの開口５３が１つの共通の溝５１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００６１】  次に、図７（ａ）に表すように、メモリホールＭＨの内壁、すなわち導電層ＷＬの側面上、絶縁層４２の側面上、および溝５１の内壁上に第１ブロック層３１ａを形成する。第１ブロック層３１ａは、例えば酸化シリコンである。ここでは、例えば、第１ブロック層３１ａは、原子層堆積（Atomic Layer Deposition:ＡＬＤ）法、または化学気相成長（chemical vapor deposition :ＣＶＤ）法によって形成することができる。
【００６２】  次に、第１ブロック層３１ａが形成されたメモリホールＭＨ内に、フォトレジストを埋め込む。その後、メモリホールＭＨ内のフォトレジストの上部を除去し、図７（ｂ）に表すような、メモリホールＭＨ内の下部のみに設けられたレジストマスクＲＭ２を形成する。  フォトレジストの上部の除去は、例えば酸素プラズマを用いて行われる。
【００６３】  このときレジストマスクＲＭ２は、溝５１内部と、開口５３内の下部と、に設けられている。すなわち、第１ブロック層３１ａのうち、導電層ＷＬと絶縁層４２を含む積層体ＬＳ１の上部に設けられた部分は、レジストマスクＲＭ２に覆われておらず、露出している。
【００６４】  なお、図７（ｂ）に表すレジストマスクＲＭ２の上端の位置は、一例である。レジストマスクＲＭ２の上端の位置は、積層体ＬＳ１に設けられた開口の、上部におけるＸ方向およびＹ方向の寸法と、下部におけるＸ方向およびＹ方向の寸法と、の差に応じて適宜設定可能である。あるいは、レジストマスクＲＭ２の上端の位置は、積層体ＬＳ１の開口における、上部のテーパ角と下部のテーパ角との差などに応じても変更可能である。
【００６５】  次に、図８（ａ）に表すように、ブロック層３１ａのうち、レジストマスクＲＭ２で覆われていない部分を、例えばＣＤＥ（Chemical Dry Etching）法により除去する。ＣＤＥ法に用いられる反応性ガスとして、例えばＣＦ４（フルオロカーボン）を用いることができる。
【００６６】  この工程により、導電層ＷＬと絶縁層４２を含む積層体ＬＳ１のうち、その下部のみを覆うブロック層３１ａが形成される。また、このとき、積層体ＬＳ１の上部における導電層ＷＬの側面および絶縁層４２の側面が再び露出する。
【００６７】  次に、図８（ｂ）に表すように、レジストマスクＲＭ２を除去する。レジストマスクＲＭ２の除去は、酸素プラズマを用いて行われる。
【００６８】  次に、図９（ａ）に表すように、メモリホールＭＨ内に第２ブロック層３１ｂを形成する。積層体ＬＳ１の下部において、第２ブロック層３１ｂは、第１ブロック層３１ａ上に形成される。積層体ＬＳ１の上部において、第２ブロック層３１ｂは、開口５３の内壁上、すなわち第１ブロック層３１ａが除去されて露出した導電層ＷＬの側面上、に形成される。第２ブロック層３１ｂは、例えば酸化シリコンである。ここでは、例えば、第２ブロック層３１ｂは、ＡＬＤ法、またはＣＶＤ法によって形成することができる。
【００６９】  この工程により、積層体ＬＳ１の下部に形成された部分の厚さが、積層体ＬＳ１の上部に形成された部分の厚さよりも厚い、ブロック層３１が形成される。
【００７０】  次に、図９（ｂ）に表すように、第２ブロック層３１ｂ上に、電荷蓄積層３２およびトンネル層３３を順次形成することで、メモリホールＭＨ内壁上にメモリ層３０が形成される。
【００７１】  次に、図１０（ａ）に表すように、開口５３内および溝５１内におけるメモリ層３０の内側に、ノンドープシリコン層を形成することでチャネルボディ２０を形成する。  このとき、開口５３内および溝５１内は、例えば、図３に表すように、チャネルボディ２０で埋まらず、ホール中心軸側に隙間（空洞）が形成されてもよい。
【００７２】  次に、チャネルボディ２０を形成した後、開口５３内のチャネルボディ２０の上部をエッチバックにより除去する。  そして、図１０（ｂ）に表すように、チャネルボディ２０上および絶縁層４４上に、不純物がドープされた多結晶シリコン層６１を形成する。多結晶シリコン層６１には、不純物として、例えばリン（Ｐ）がドープされている。  このとき、多結晶シリコン層６１の一部は、チャネルボディ２０の上部に、導体６１ａとして埋め込まれる。
【００７３】  次に、図１１に表すように、絶縁層４４上の多結晶シリコン層６１を除去する。このとき、多結晶シリコン層６１は、導体６１ａを残すように、除去される。
【００７４】  その後、図２に表すソース線ＳＬおよびビット線ＢＬを絶縁層４４上に形成することで、半導体装置１が得られる。  チャネルボディ２０は、導体６１ａを通じて、ビット線ＢＬまたはソース線ＳＬと接続され、メモリセルのチャネルとして機能する。
【００７５】  なお、上述した製造方法の一例において、第１ブロック層３１ａの上部のみを除去するために、レジストマスクＲＭ２を用いた。しかし、これに限らず、第１ブロック層３１ａを形成した後に、レジストマスクＲＭ２を形成せずにＣＤＥ法を実施することで、第１ブロック層３１ａの上部のみを除去してもよい。
【００７６】  この場合、ＣＤＥ法を行う際のプロセスチャンバ内の圧力などを調整することで、第１ブロック層３１ａのうち、積層体ＬＳ１の上部に設けられた部分を除去することが可能である。
【００７７】  （製造方法の他の一例）  次に、図１２〜図１８を参照して、実施形態に係る半導体装置の製造方法の他の一例について説明する。
【００７８】  図１２〜図１７は、実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。図１８は、実施形態の他の一例に係る半導体装置１ａの断面図である。図１２〜図１８は、Ｘ方向に沿った断面を表している。  なお、前述した製造方法と同一の符号が付された要素に対して、同様のプロセスを適用可能な工程については、説明を適宜省略する。
【００７９】  まず、図４（ａ）〜（ｃ）に表す工程と同様の工程を実施する。  次に、バックゲートＢＧ上および犠牲層４６上に、絶縁層４１を形成する。  続いて、絶縁層４１上に、導電層ＷＬと、ノンドープシリコン層４７と、を交互に積層する。この工程により、複数の導電層が所定の間隔を隔てて設けられた積層体ＬＳ２が形成される。  このときの様子を、図１２（ａ）に表す。
【００８０】  絶縁層４０、バックゲートＢＧ、絶縁層４１、導電層ＷＬ、およびノンドープシリコン層４７は、例えばＣＶＤ法で形成される。  導電層ＷＬは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン層である。  ノンドープシリコン層４７は、シリコン層に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まない。
【００８１】  ノンドープシリコン層４７は、犠牲層として機能し、後述する工程で最終的には絶縁層４２に置き換えられる。ノンドープシリコン層４７の厚さは、絶縁層４２が、各導電層ＷＬ間の耐圧確保に十分な厚さを有するように、決定される。
【００８２】  図１２（ａ）に表す積層構造を形成した後、フォトリソグラフィ法およびＲＩＥ法を用いて、絶縁層４１に達する溝を形成する。  そして、その溝内に、図１２（ｂ）に表すように絶縁部７２を形成する。絶縁部７２は、例えば酸化シリコンまたは窒化シリコンを含む。
【００８３】  次に、最上層の導電層ＷＬ上に、絶縁層４３、選択ゲートＳＧ、および絶縁層４４を順次形成する。  このときの様子を、図１３（ａ）に表す。
【００８４】  次に、図１３（ｂ）に表すように、前記工程までで得られた積層構造に、ＲＩＥ法を用いて、複数の開口５３を形成する。このとき、１つの犠牲層４６上には、２つの開口５３が形成される。  開口５３は、１つの犠牲層４６に対応して設けられた２つの開口５３の間に絶縁部７２が位置するように、形成される。このとき、開口５３の側壁には、導電層ＷＬおよびノンドープシリコン層４７の側面が露出する。
【００８５】  開口５３を形成した後、例えばウェットエッチングにより、犠牲層４６及びノンドープシリコン層４７を除去する。このときのエッチング液としては、例えばＫＯＨ溶液等のアルカリ薬液を用いる。  このときの様子を図１４（ａ）に表す。
【００８６】  このとき、導電層ＷＬは、Ｚ方向において、空隙４８を介して設けられ、絶縁部７２によって支えられている。すなわち、積層体ＬＳ２は、絶縁部７２によって支持されている。
【００８７】  次に、図１４（ｂ）に表すように、隣り合う導電層ＷＬの間、導電層ＷＬの側面上、および溝５１の内壁上に、第１ブロック層３１ａを形成する。ここでは、例えば、第１ブロック層３１ａは、ＡＬＤ法、またはＣＶＤ法によって形成することができる。
【００８８】  次に、第１ブロック層３１ａが形成されたメモリホールＭＨ内に、フォトレジストを形成する。その後、図１５（ａ）に表すように、レジストマスクＲＭ２を形成する。
【００８９】  次に、図１５（ｂ）に表すように、ブロック層３１ａのうち、レジストマスクＲＭ２で覆われていない部分を、例えばＣＤＥ法により除去する。  この工程により、積層体ＬＳ２の下部の導電層の側面のみを覆うブロック層３１ａが形成される。このとき、積層体ＬＳ２の上部の導電層ＷＬの側面が再び露出する。また、積層体ＬＳ２の上部の導電層ＷＬの間に設けられたブロック層３１ａも除去され、空隙４８が再び現れる。
【００９０】  次に、図１６（ａ）に表すように、レジストマスクＲＭ２を除去する。
【００９１】  次に、図１６（ｂ）に表すように、メモリホールＭＨ内に第２ブロック層３１ｂを形成する。第２ブロック層３１ｂは、一部が第１ブロック層３１ａ上に形成される。第２ブロック層３１ｂの他の一部は、隣り合う導電層ＷＬの間、および第１ブロック層３１ａが除去されて露出した導電層ＷＬの側面上、に形成される。ここでは、例えば、第２ブロック層３１ｂは、ＡＬＤ法、またはＣＶＤ法によって形成することができる。
【００９２】  この工程により、積層体ＬＳ２の上部に設けられた導電層ＷＬの側面上に形成された部分における厚さが、積層体ＬＳ２の下部に設けられた導電層ＷＬの側面上に形成された部分の厚さよりも厚い、ブロック層３１が形成される。
【００９３】  次に、図１７（ａ）に表すように、ブロック層３１上に、電荷蓄積層３２とトンネル層３３が形成されることで、メモリ層３０が形成される。
【００９４】  なお、空隙４８の間には、ブロック層３１以外に、電荷蓄積層３２やトンネル層３３が設けられていてもよい。  空隙４８の高さや、メモリ層３０を構成する各層の厚さに応じて、空隙４８がブロック層３１のみで埋まる場合もあるし、空隙４８にブロック層３１と電荷蓄積層３２を含む積層膜、あるいはブロック層３１と電荷蓄積層３２とトンネル層３３とを含む積層膜が絶縁層４２として埋め込まれる場合もある。  積層体Ｌ２の下部における空隙４８についても、第１ブロック層３１ａに加え、第２ブロック層３１ｂや第２ブロック層３１ｂと電荷蓄積層３２の積層膜などで埋め込まれてもよい。
【００９５】  その後は、図１０および図１１に表す工程と同様の工程を実施し、チャネルボディ２０、導体６１ａ、ソース線ＳＬ、およびビット線ＢＬを形成することで、図１８に表す半導体装置１ａが得られる。
【００９６】  なお、ここで述べた製造方法の例では、絶縁部７２が形成されるため、本製造方法で作製された半導体装置１ａは、先に述べた製造方法により作製された半導体装置１と、絶縁部７２を有する点で相違する。  絶縁部７２は、図１８に表すように、１つの連結部ＪＰに対して設けられた複数の柱状部ＣＬの間に位置する。
【００９７】  次に、本実施形態に係る半導体装置の作用および効果について説明する。  本実施形態に係る半導体装置では、柱状部ＣＬは、Ｚ方向から見ると、例えば円形であり、柱状部ＣＬの下部におけるＸ方向あるいはＹ方向における寸法（以下、単に寸法という）が、柱状部ＣＬの上部における寸法よりも小さい。そして、この半導体装置において、ブロック層３１は、柱状部ＣＬの下部に設けられた部分の厚さが、柱状部ＣＬの上部に設けられた部分の厚さよりも厚い。
【００９８】  ここで、本実施形態に係る半導体装置１の比較例として、柱状部ＣＬの下部における寸法が、柱状部ＣＬの上部における寸法よりも小さく、柱状部ＣＬの下部に設けられたブロック層３１の厚さが、柱状部ＣＬの上部に設けられたブロック層３１の厚さと等しい半導体装置を考える。なお、比較例に係る半導体装置においても、柱状部ＣＬは、Ｚ方向から見た場合、円形であるものとする。
【００９９】  この比較例の半導体装置において、各導電層ＷＬとチャネルボディ２０の間に電圧を加えて電荷蓄積層３２に情報の記憶（電荷の蓄積）を行う場合、柱状部ＣＬの下部における寸法は、柱状部ＣＬの上部における寸法よりも小さいため、柱状部ＣＬの下部に印加される電界強度が、柱状部ＣＬの上部に印加される電界強度よりも大きくなる。
【０１００】  電荷の蓄積に必要な電界強度を超えた電界が印加されると、メモリ層３０の劣化、例えばトンネル層３３の絶縁破壊など、が生じやすくなる。その結果、半導体装置１の動作不良が生じやすくなり、信頼性が低下してしまう。  すなわち、上述の比較例における半導体装置においては、柱状部ＣＬの下部において、情報の記憶に必要な電界強度を超えた電界が印加されるため、メモリ層３０の劣化などが生じる可能性が高くなる。
【０１０１】  これに対して、柱状部ＣＬの下部に設けられたブロック層３１の厚さを、柱状部ＣＬの上部に設けられたブロック層３１の厚さよりも厚くすることで、柱状部ＣＬの下部における電界強度を弱めることが可能となる。  従って、本実施形態によれば、メモリ層３０の電荷蓄積層３２へ電荷の蓄積を行う際に、メモリ層３０の劣化を抑制することが可能となる。
【０１０２】  なお、柱状部ＣＬの下部に印加される電界強度を低減するために、柱状部ＣＬの下部において、ブロック層３１に代えてトンネル層３３の厚さを厚くすることも考えられる。
【０１０３】  しかし、導電層ＷＬに電圧が印加された際の、トンネル層３３を通過する電子の量は、トンネル層３３の厚さに大きく影響される。このため、柱状部ＣＬの上部のメモリセルと、柱状部ＣＬの下部のメモリセルと、の間の特性のばらつきを抑えるためには、柱状部ＣＬの下部において、トンネル層３３では無く、ブロック層３１の厚さを厚くすることが望ましい。
【０１０４】  図１９〜図２１を用いて、他の実施形態に係る半導体装置１ｂについて説明する。  図１９は、他の実施形態の一例に係る半導体装置の斜視図である。  図２０は、他の実施形態の一例に係る半導体装置の断面図である。  図２１は、図２０一部を拡大した断面図である。
【０１０５】  図１９〜図２１に表すように、本実施形態に係る半導体装置１ｂは、基板１０、積層体１５、ソース電極層１７、絶縁層１８、絶縁部材１９、導体６１ａおよび６１ｂ、柱状部ＣＬ、ソース線ＳＬ、およびビット線ＢＬを含む。
【０１０６】  基板１０の上に設けられた積層体１５は、シリコン酸化層１１、シリコン酸化層１２、および導電層１３を含む。シリコン酸化層１２及び導電層１３は、シリコン酸化層１１の上において、Ｚ方向に沿って交互に設けられている。ソース電極層１７の下端は基板１０に接続されている。積層体１５およびソース電極層１７は、Ｙ方向において交互に設けられている。
【０１０７】  積層体１５とソース電極層１７との間には、図２０に表すように、絶縁層１８が設けられている。絶縁層１８は、例えば、シリコン酸化物から構成されている。柱状部ＣＬは、積層体１５中をＺ方向に延びている。柱状部ＣＬのチャネルボディ２０の下端は、基板１０に接続されている。チャネルボディ２０の上端は、積層体１５の上面に露出している。
【０１０８】  ソース線ＳＬおよびビット線ＢＬは、積層体１５の上に設けられている。ビット線ＢＬは、Ｘ方向において複数設けられている。ソース線ＳＬおよび複数のビットＢＬは、Ｙ方向に延びている。ソース線ＳＬは、ビット線ＢＬよりも上方に位置している。
【０１０９】  ソース線ＳＬは、導体６１ｂを介してソース電極層１７の上端に接続されている。ビット線ＢＬは、導体６１ａを介してチャネルボディ２０の上端に接続されている。これにより、ビット線ＢＬとソース線ＳＬとの間に、導体６１ａ、チャネルボディ２０、基板１０、ソース電極層１７、および導体６１ｂを介して、電流が流れうる。それぞれのチャネルボディ２０は、ビット線ＢＬとソース線ＳＬとの間に接続される。
【０１１０】  積層体１５において、上から１又は複数の導電層１３は、上部選択ゲート線ＳＧＤとして機能する。上部選択ゲート線ＳＧＤと柱状部ＣＬとの交差部分のそれぞれに、上部選択ゲートトランジスタＳＴＤが構成される。
【０１１１】  下から１又は複数の導電層１３は、下部選択ゲート線ＳＧＳとして機能する。下部選択ゲート線ＳＧＳと柱状部ＣＬとの交差部分のそれぞれに、下部選択ゲートトランジスタＳＴＳが構成される。
【０１１２】  下部選択ゲート線ＳＧＳ及び上部選択ゲート線ＳＧＤ以外の導電層１３は、ワード線ＷＬとして機能する。ワード線ＷＬと柱状部ＣＬとの交差部分のそれぞれに、メモリセルトランジスタＭＣが構成される。それぞれのチャネルボディ２０に沿って複数のメモリセルトランジスタＭＣが直列に接続され、その両端には下部選択ゲートトランジスタＳＴＳ及び上部選択ゲートトランジスタＳＴＤが接続される。これにより、ＮＡＮＤストリングが構成される。
【０１１３】  絶縁部材１９の一部は、積層体１５の上部中に設けられ、Ｘ方向に延びている。絶縁部材１９の当該一部は、Ｙ方向において、導電層１３同士の間に位置している。絶縁部材１９は、例えば、シリコン酸化物からなる。絶縁部材１９は、ワード線ＷＬとして機能する導電層１３には到達していない。このため、ある１本のワード線ＷＬ上には、同じ高さに配列された２本の上部選択ゲート線ＳＧＤが配置されている。換言すれば、絶縁部材１９は、同じ高さに配列された２本の上部選択ゲート線ＳＧＤの間に設けられている。
【０１１４】  図２１（ａ）は、柱状部ＣＬの上部を拡大した断面図を表し、図２１（ｂ）は、柱状部ＣＬの下部を拡大した断面図を表している。
【０１１５】  メモリ層３０は、半導体装置１ｂにおいて、半導体装置１と同様に、ブロック層３１、電荷蓄積層３２、およびトンネル層３３を含む。
【０１１６】  図２０に表すように、柱状部ＣＬの下部の幅は、柱状部ＣＬの上部の幅よりも狭い。すなわち、図２１（ａ）および図２１（ｂ）に表すように、ブロック層３１の下部の幅は、ブロック層３１の上部の幅よりも狭い。ここでは、幅は、Ｘ方向における寸法またはＹ方向における寸法を意味している。
【０１１７】  また、図２０に表すように、ある１つの柱状部ＣＬの上部と金属層１７との間のＹ方向における距離Ｄ１は、当該１つの柱状部ＣＬの下部と絶縁層１８との間のＹ方向における距離Ｄ２よりも長い。すなわち、ある１つのブロック層３１の上部と絶縁層１８との間のＹ方向における距離は、当該１つのブロック層３１の下部と絶縁層１８との間のＹ方向における距離よりも長い。
【０１１８】  図２１（ａ）に表すように、柱状部ＣＬの上部において、ブロック層３１の外周面は、導電層１３が設けられた位置において、柱状部ＣＬの内側に向けて窪んでいる。換言すると、柱状部ＣＬの上部において、Ｘ方向およびＹ方向において導電層１３と重なる位置におけるブロック層３１の厚さＴ１は、Ｘ方向およびＹ方向においてシリコン酸化層１２と重なる位置におけるブロック層３１の厚さＴ２よりも、薄い。
【０１１９】  図２１（ｂ）に表すように、柱状部ＣＬの下部においても同様に、ブロック層３１の外周面は、導電層１３が設けられた位置において、柱状部ＣＬの内側に向けて窪んでいる。換言すると、柱状部ＣＬの下部において、Ｘ方向およびＹ方向において導電層１３と重なる位置におけるブロック層３１の厚さＴ３は、Ｘ方向およびＹ方向においてシリコン酸化層１２と重なる位置におけるブロック層３１の厚さＴ４よりも薄い。
【０１２０】  厚さＴ２は、実質的に、厚さＴ４と同じである。柱状部ＣＬの上部のブロック層３１の窪みは、柱状部ＣＬの下部のブロック層３１の窪みよりも大きい。すなわち、厚さＴ３は、厚さＴ１よりも厚い。
【０１２１】  図２２〜図２９は、他の実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。  図２２〜図２６、図２８、および図２９は、図２０に相当する断面を示す。  図２７（ａ）は、図２６の領域Ｃを拡大した断面図を表し、図２７（ｂ）は、図２６の領域Ｄを拡大した断面図を表す。
【０１２２】  基板１０の上にシリコン酸化層１１を形成する。シリコン酸化層１２及びシリコン窒化層５１をシリコン酸化層１１の上に交互に形成し、図２２に表すように、積層体１５を形成する。
【０１２３】  積層体１５上にリソグラフィ法により不図示のレジストマスク（図示せず）を形成する。このレジストマスクを用いて、ＲＩＥ等の異方性エッチングを施す。これにより、図２３に表すように、積層体１５にメモリホール５５を形成する。メモリホール５５の形状はＺ方向に延びる略円柱形である。メモリホール５５のＸ方向における寸法およびＹ方向における寸法は、積層体１５の上部から下部に向かって漸減している。メモリホール５５の底面に、基板１０が露出している。
【０１２４】  メモリホール５５の内壁面に、ブロック層３１、電荷蓄積層３２、およびトンネル層３３を順次形成する。トンネル層３３の内側に、シリコン層を堆積させ、チャネルボディ２０を形成する。これにより、図２４に表すように、メモリホール５５内に、チャネルボディ２０およびメモリ層３０を含む柱状部ＣＬが形成される。
【０１２５】  図２５に表すように、積層体１５に、スリット５６を形成する。スリット５６は、柱状部ＣＬが設けられた位置以外に形成される。スリット５６は、Ｘ方向およびＺ方向に延びている。
【０１２６】  柱状部ＣＬの下部の幅は、柱状部ＣＬの上部の幅よりも広い。このため、柱状部ＣＬの下部とスリット５６との間のＹ方向における距離は、柱状部ＣＬの上部とスリット５６との間のＹ方向における距離よりも長い。
【０１２７】  スリット５６の形状は、図２５に表される例に限定されない。スリット５６の下部の幅は、スリット５６の上部の幅よりも狭くてもよい。この場合、柱状部ＣＬの下部とスリット５６との間のＹ方向における距離は、より一層、柱状部ＣＬの上部とスリット５６との間のＹ方向における距離よりも長くなる。
【０１２８】  図２６に表すように、例えば熱燐酸を用いたウェットエッチングを行うことで、スリット５６を通してシリコン窒化層５１を除去する。これにより、シリコン窒化層５１同士の間に、スペース５９が形成される。
【０１２９】  柱状部ＣＬの上部は、柱状部ＣＬの下部よりもスリット５６に近い。このため、ウェットエッチングにおいて、柱状部ＣＬの上部は、柱状部ＣＬの下部よりも早く熱燐酸に浸される。このときの具体的な様子を、図２７に表す。
【０１３０】  図２７（ａ）に表すように積層体１５の上部のシリコン窒化層５１が除去されたとき、図２７（ｂ）に表すように積層体１５の下部のシリコン窒化層５１は、完全には除去されていない。これは、柱状部ＣＬの下部とスリット５６との間のＹ方向におけるシリコン窒化層５１の厚さが、柱状部ＣＬの上部とスリット５６との間のＹ方向におけるシリコン窒化層５１の厚さよりも、大きいためである。
【０１３１】  積層体１５の上部のシリコン窒化層５１が除去されてから、積層体１５の下部のシリコン窒化層５１が除去されるまでの間、柱状部ＣＬの上部のブロック層３１の外周面は、熱燐酸に浸され、エッチングされる。この結果、図２１（ａ）および図２１（ｂ）に表すように、柱状部ＣＬの下部のブロック層３１の一部の厚さが、柱状部ＣＬの上部のブロック層３１の一部の厚さよりも大きくなる。
【０１３２】  スリット５６を通して、ＣＶＤによりスペース５９にタングステンを堆積させる。タングステンとメモリ層３０との間およびタングステンとシリコン酸化層１２との間にバリアメタル等が形成されてもよい。スペース５９にタングステンを堆積させる際に、スリット５６に堆積したタングステンを、除去する。これにより、図２８に表すように、シリコン酸化層１２同士の間に、導電層１３が形成される。
【０１３３】  シリコン酸化物を堆積させて、スリット５６の側面上に絶縁層１８を形成する。図２９に表すように、タングステン等の導電材料をスリット５６内に堆積させて、ソース電極層１７を形成する。
【０１３４】  図１９に表したように、柱状部ＣＬ上に導体６１ａを形成すると共に、ソース電極層１７上に導体６１ｂを形成する。Ｙ方向に延びるビット線ＢＬを形成し、導体６１ａに接続させる。Ｙ方向に延びるソース線ＳＬを形成し、導体６１ｂに接続させる。以上の工程により、本実施形態に係る半導体装置１ｂが製造される。
【０１３５】  上述したように、本実施形態では、導電層１３と重なる位置において、柱状部ＣＬの下部のブロック層３１の厚さが、柱状部ＣＬの上部のブロック層３１の厚さよりも大きい。このため、本実施形態においても、電荷蓄積層３２に情報の記憶を行う際に、柱状部ＣＬの下部における電界強度を弱めることが可能となる。
【０１３６】  また、本実施形態によれば、上部と柱状部ＣＬの下部との間の電界強度の差を小さくすることができる。このため、柱状部ＣＬ上部の電荷蓄積層３２への書き込み電圧と柱状部ＣＬ下部の電荷蓄積層３２への書き込み電圧との差を小さくし、書き込み速度を向上させることができる。
【０１３７】  本実施形態に係る半導体装置１ｂでは、柱状部ＣＬの幅が、上方から下方に向けて漸減し、同様に、導電層１３と重なる柱状部ＣＬのブロック層３１の厚みが、上方から下方に向けて漸増している。このため、本実施形態に係る半導体装置１ｂによれば、半導体装置１に比べて、柱状部ＣＬの各部における電界強度のばらつきをさらに低減させることができる。
【０１３８】  図３０および図３１は、他の実施形態に係る半導体装置の製造工程の他の一例を表す工程断面図である。  図３０〜図３１は、図２０に相当する断面を示す。
【０１３９】  図２２〜図２５に表す工程と同様の工程を行い、積層体１５にスリット５６を形成する。図２９に表すように、スリット５６内にシリコン窒化層５７を形成し、スリット５６を埋め込む。
【０１４０】  スリット５６の形状は、図２９に表される例に限定されない。スリット５６の上部の幅は、スリット５６の下部の幅よりも広くてもよい。この場合、柱状部ＣＬの下部とスリット５６との間のＹ方向における距離を、より一層、柱状部ＣＬの上部とスリット５６との間のＹ方向における距離よりも長くすることができる。
【０１４１】  例えば熱燐酸を用いたウェットエッチングを行うことで、シリコン窒化層５２およびシリコン窒化層５７を除去する。積層体１５がエッチング液に浸されると、シリコン窒化層５７の上部からエッチングが進行する。エッチングの進行に伴い、先に形成されたスリット５６が現れ、エッチング液に対してシリコン窒化層５２が露出する。露出したシリコン窒化層５２は、スリット５６を通してエッチングされる。すなわち、上方に位置するシリコン窒化層５２から順に、スリット５６を通してエッチングされていく。
【０１４２】  図３０は、積層体１５の上部のシリコン窒化層５２が除去されたときの様子を表す。このとき、積層体１５の下部では、シリコン窒化層５２が残存している。図３０の状態の後、積層体１５の下部でシリコン窒化層５２がエッチングされている間、柱状部ＣＬ上部のメモリ層３０（ブロック層３１）が熱燐酸によってエッチングされていく。これにより、柱状部ＣＬ上部のブロック層３１の一部の厚みが、柱状部ＣＬ下部のブロック層３１の一部の厚みよりも小さくなる。
【０１４３】  積層体１５下部のシリコン窒化層５２を除去した後は、先に説明した製造方法と同様に、導電層１３、絶縁層１８、ソース電極層１７、導体６１ａ、導体６１ｂ、ビット線ＢＬ、およびソース線ＳＬを形成することで、半導体装置１ｂが製造される。
【０１４４】  上述した製造方法によれば、柱状部ＣＬ下部のブロック層３１の電極層１３と重なる部分の厚さを、柱状部ＣＬ上部のブロック層３１の電極層１３と重なる部分の厚さよりも、さらに大きくすることができる。このため、ウェットエッチング時の、ブロック層３１に対するシリコン窒化層５２の選択比が大きい場合であっても、柱状部ＣＬ上部のブロック層３１のエッチング量を大きくすることができる。この結果、容易に、柱状部ＣＬ下部のブロック層３１の電極層１３と重なる部分の厚さを、柱状部ＣＬ上部のブロック層３１の電極層１３と重なる部分の厚さよりも、大きくすることができる。
【０１４５】  以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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