(57)【要約】  撮像装置は、複数の画素と、基準電流生成回路と、差分電流生成回路と、基準電圧生成回路と、変換回路と、出力回路とを有する。前記差分電流生成回路は、画素電流と基準電流との差分に応じた差分電流を生成する。前記変換回路は、第１の基準電圧に基づいて前記差分電流を出力電圧に変換する。前記複数の画素のリセット時における前記出力電圧が前記複数の画素の露光時における前記出力電圧よりも大きい場合、前記第２の基準電圧は前記第１の基準電圧よりも大きい。前記複数の画素のリセット時における前記出力電圧が前記複数の画素の露光時における前記出力電圧よりも小さい場合、前記第２の基準電圧は前記第１の基準電圧よりも小さい。
2017022119.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じた画素電流を出力する複数の画素と、
基準電流を生成する基準電流生成回路と、
前記画素電流と前記基準電流とが入力され、かつ前記画素電流と前記基準電流との差分に応じた差分電流を生成する差分電流生成回路と、
第１の基準電圧と第２の基準電圧とを生成する基準電圧生成回路と、
前記差分電流と前記第１の基準電圧とが入力され、かつ前記第１の基準電圧に基づいて前記差分電流を出力電圧に変換する変換回路と、
前記出力電圧と前記第２の基準電圧とが入力され、かつ前記出力電圧と前記第２の基準電圧とを出力する出力回路と、
を有し、
前記複数の画素のリセット時における前記出力電圧が前記複数の画素の露光時における前記出力電圧よりも大きい場合、前記第２の基準電圧は前記第１の基準電圧よりも大きく、
前記複数の画素のリセット時における前記出力電圧が前記複数の画素の露光時における前記出力電圧よりも小さい場合、前記第２の基準電圧は前記第１の基準電圧よりも小さい
撮像装置。
【請求項２】
前記出力回路は、前記出力電圧と前記第２の基準電圧とを交互に出力する
請求項１に記載の撮像装置。
【請求項３】
前記複数の画素の各々は、
前記入射光に応じた信号電荷を生成する光電変換部と、
前記光電変換部で生成された前記信号電荷を転送する電荷転送部と、
前記電荷転送部によって転送された前記信号電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部の電圧に応じた前記画素電流を生成する信号生成部と、
を有し、
前記信号生成部は、第１のＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタは、第１のドレイン端子と第１のソース端子とを有し、かつ前記第１のドレイン端子と前記第１のソース端子との間に前記画素電流が流れ、
前記基準電流生成回路は、第２のＭＯＳトランジスタを有し、
前記第２のＭＯＳトランジスタは、ゲート端子と第２のドレイン端子と第２のソース端子とを有し、かつ前記第２のドレイン端子と前記第２のソース端子との間に前記基準電流が流れ、
前記ゲート端子と前記第２のドレイン端子とは、電気的に接続されている
請求項１に記載の撮像装置。
【請求項４】
前記複数の画素の各々は、
前記入射光に応じた信号電荷を生成する光電変換部と、
前記光電変換部で生成された前記信号電荷を転送する電荷転送部と、
前記電荷転送部によって転送された前記信号電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部の電圧に応じた前記画素電流を生成する信号生成部と、
を有し、
前記信号生成部は、第１のＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタは、第１のドレイン端子と第１のソース端子とを有し、かつ前記第１のドレイン端子と前記第１のソース端子との間に前記画素電流が流れ、
前記基準電流生成回路は、
第２のＭＯＳトランジスタと、
スイッチと、
容量素子と、
を有し、
前記第２のＭＯＳトランジスタは、ゲート端子と第２のドレイン端子と第２のソース端子とを有し、かつ前記第２のドレイン端子と前記第２のソース端子との間に前記基準電流が流れ、
前記スイッチは、前記ゲート端子に接続された第１の端子と、前記第２のドレイン端子に接続された第２の端子とを有し、
前記容量素子は、前記ゲート端子に接続されている
請求項１に記載の撮像装置。
【請求項５】
前記複数の画素の各々は、
前記入射光に応じた第１の信号電荷を生成する光電変換部と、
前記光電変換部で生成された前記第１の信号電荷を転送する電荷転送部と、
前記電荷転送部によって転送された前記第１の信号電荷を蓄積する第１の電荷蓄積部と、
前記第１の電荷蓄積部の電圧に応じた前記画素電流を生成する信号生成部と、
を有し、
前記信号生成部は、第１のＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタは、第１のドレイン端子と第１のソース端子とを有し、かつ前記第１のドレイン端子と前記第１のソース端子との間に前記画素電流が流れ、
前記基準電流生成回路は、
第２の信号電荷を蓄積する複数の第２の電荷蓄積部と、
複数の第２のＭＯＳトランジスタと、
を有し、
前記複数の第２のＭＯＳトランジスタの各々は、ゲート端子と第２のドレイン端子と第２のソース端子とを有し、かつ前記第２のドレイン端子と前記第２のソース端子との間に前記基準電流が流れ、
前記複数の第２の電荷蓄積部の各々は、前記複数の第２のＭＯＳトランジスタの各々の前記ゲート端子に接続され、
前記複数の第２のＭＯＳトランジスタの各々の前記ゲート端子は互いに接続されている
請求項１に記載の撮像装置。
【請求項６】
請求項１から請求項５のいずれか一項に記載の撮像装置を有する内視鏡システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および内視鏡システムに関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型およびＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅｓ）型など様々な方式の撮像装置が提案され、かつ実用化されている。ＭＯＳ型の撮像装置として、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）構成の画素を備えた（Ｃ）ＭＯＳ型撮像装置がある。ＡＰＳ構成の画素は、光電変換部で生成された信号電荷に応じた画素信号を増幅し、かつ増幅された画素信号を出力する。【０００３】
例えば、（Ｃ）ＭＯＳ型撮像装置は、特許文献１に開示されている。従来技術の（Ｃ）ＭＯＳ型撮像装置の構成について説明する。図９は、従来技術の撮像装置１００１の構成を示している。図９に示すように、撮像装置１００１は、撮像部１００２と、垂直選択部１００４と、スイッチ部１００５と、水平選択部１００６と、出力部１００７とを有する。【０００４】
撮像部１００２は、行列状に配置された複数の画素１００３を有する。複数の画素１００３は、ｍ行かつｎ列の配列を構成する。ｍとｎとは、２以上の整数である。複数の画素１００３の各々は、光電変換部ＰＤと、転送トランジスタＴｘと、電荷蓄積部ＦＤと、リセットトランジスタＲｓｔと、増幅トランジスタＤｒｖと、選択トランジスタＳｅｌとを有する。【０００５】
例えば、光電変換部ＰＤは、フォトダイオードである。転送トランジスタＴｘは、垂直選択部１００４から出力される転送パルスφＴｘにより制御される。リセットトランジスタＲｓｔは、垂直選択部１００４から出力されるリセットパルスφＲｓｔにより制御される。選択トランジスタＳｅｌは、垂直選択部１００４から出力される選択パルスφＳｅｌにより制御される。【０００６】
光電変換部ＰＤは、入射光の大きさに応じた信号電荷を生成する。転送トランジスタＴｘは、光電変換部ＰＤで生成された信号電荷を電荷蓄積部ＦＤに転送する。例えば、電荷蓄積部ＦＤは、フローティングディフュージョンである。電荷蓄積部ＦＤは、転送トランジスタＴｘによって転送された信号電荷を蓄積する。リセットトランジスタＲｓｔは、電荷蓄積部ＦＤを所定の電圧にリセットする。増幅トランジスタＤｒｖは、電荷蓄積部ＦＤの電圧に応じた信号を増幅することにより、画素信号を生成する。選択トランジスタＳｅｌは、垂直信号線１０３０に画素信号を出力する。垂直信号線１０３０は、複数の画素１００３の配列における列毎に配置されている。画素信号としてリセットレベルと信号レベルとが画素１００３から出力される。【０００７】
垂直選択部１００４は、複数の画素１００３の配列における行方向に配置された複数の画素１００３を選択する。垂直選択部１００４は、選択された画素１００３の動作を制御する。垂直選択部１００４は、複数の画素１００３を制御するための制御信号を複数の画素１００３の配列における行毎に出力する。垂直選択部１００４から出力される制御信号は、転送パルスφＴｘと、リセットパルスφＲｓｔと、選択パルスφＳｅｌとを含む。【０００８】
スイッチ部１００５は、複数の画素１００３の配列における列毎に配置されたスイッチトランジスタＳＷを有する。スイッチトランジスタＳＷは、垂直信号線１０３０と水平信号線１０３１とに接続されている。水平信号線１０３１は、複数の画素１００３の配列における行方向に配置されている。スイッチトランジスタＳＷは、垂直信号線１０３０に出力された画素信号を水平信号線１０３１に出力する。ｉ列目のスイッチトランジスタＳＷは、水平選択部１００６から出力される選択パルスＨＳＲ［ｉ］により制御される。ｉは、１以上かつｎ以下の整数である。【０００９】
水平信号線１０３１は、出力部１００７に接続されている。水平選択部１００６は、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］によりスイッチトランジスタＳＷを順次選択し、かつ画素信号を出力部１００７に転送する。この画素信号は電流として出力部１００７に入力される。出力部１００７は、画素信号を出力電圧に変換し、かつ出力電圧を出力信号Ａｏｕｔとして後段回路１２００（図１１）に出力する。【００１０】
図１０は、出力部１００７の構成を示している。図１０に示すように、出力部１００７は、カレントミラー部ＣＭ１と変換部Ｉ／Ｖ１とを有する。【００１１】
カレントミラー部ＣＭ１は、トランジスタＮ１とトランジスタＮ２とを有する。トランジスタＮ１とトランジスタＮ２とは、ＮＭＯＳトランジスタである。トランジスタＮ１のドレイン端子は、水平信号線１０３１に接続されている。トランジスタＮ１のソース端子は、グランドに接続されている。トランジスタＮ１のゲート端子は、トランジスタＮ１のドレイン端子に接続されている。トランジスタＮ２のドレイン端子は、変換部Ｉ／Ｖ１に接続されている。トランジスタＮ２のソース端子は、グランドに接続されている。トランジスタＮ２のゲート端子は、トランジスタＮ１のゲート端子に接続されている。【００１２】
変換部Ｉ／Ｖ１は、電流を出力電圧に変換して出力するための電流電圧変換用アンプである。変換部Ｉ／Ｖ１は、抵抗Ｒ１とオペアンプＯＰ１とを有する。抵抗Ｒ１の第１の端子は、トランジスタＮ２のドレイン端子とオペアンプＯＰ１の反転入力端子とに接続されている。抵抗Ｒ１の第２の端子は、オペアンプＯＰ１の出力端子に接続されている。オペアンプＯＰ１の非反転入力端子は、基準電圧を出力する電源に接続されている。【００１３】
図１０では、撮像部１００２の一部の画素１００３における増幅トランジスタＤｒｖと選択トランジスタＳｅｌとが示されている。また、図１０では、スイッチ部１００５の一部のスイッチトランジスタＳＷが示されている。【００１４】
画素１００３から出力された画素信号に基づく電流がカレントミラー部ＣＭ１に入力される。カレントミラー部ＣＭ１は、トランジスタＮ１とトランジスタＮ２とにより電流を折り返す。つまり、ミラー比が１：１であれば、カレントミラー部ＣＭ１は、画素３から出力された電流と同一の電流を生成する。カレントミラー部ＣＭ１によって生成された電流は、変換部Ｉ／Ｖ１に出力される。変換部Ｉ／Ｖ１は、電流を出力電圧に変換し、かつ出力電圧を出力信号Ａｏｕｔとして後段回路１２００に出力する。【００１５】
式（１）は、変換部Ｉ／Ｖ１の出力信号Ａｏｕｔの電圧値ＶＯＵＴを示している。
ＶＯＵＴ＝ＶＲＥＦ＋Ｒ１×ＩＰＩＸ  ・・・（１）【００１６】
式（１）において、電圧値ＶＲＥＦは、基準電圧の値である。抵抗値Ｒ１は、抵抗Ｒ１の値である。電流値ＩＰＩＸは、カレントミラー部ＣＭ１によって生成される電流の値である。式（１）に示すように、変換部Ｉ／Ｖ１は、電流（ＩＰＩＸ）を、基準電圧（ＶＲＥＦ）を基準とする出力電圧（ＶＯＵＴ）に変換する。【００１７】
後段回路１２００は、減算（ＣＤＳ処理）を行うことにより、リセットレベルと信号レベルとの差分である信号成分を取得する。図１１は、後段回路１２００の構成を示している。図１１に示すように、後段回路１２００は、ＡＤ変換回路１２０１と、ラインメモリ１２０２と、減算器１２０３とを有する。【００１８】
出力部１００７からの出力信号ＡｏｕｔがＡＤ変換回路１２０１に入力される。ＡＤ変換回路１２０１は、出力信号Ａｏｕｔをデジタル値に変換する。ラインメモリ１２０２は、リセットレベルの出力電圧のデジタル値を保持する。減算器１２０３は、ＡＤ変換回路１２０１から出力された信号レベルの出力電圧のデジタル値から、ラインメモリ１２０２に保持されたリセットレベルの出力電圧のデジタル値を減算する。減算器１２０３は、信号成分のデジタル値Ａｓｕｂを出力する。【００１９】
従来技術の（Ｃ）ＭＯＳ型撮像装置の動作について説明する。図１２は、撮像装置１００１の動作を示している。以下では、撮像装置１００１による画素信号の読み出し動作を説明する。【００２０】
図１２では、選択パルスφＳｅｌと、リセットパルスφＲｓｔと、転送パルスφＴｘと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］と、出力信号Ａｏｕｔとの波形が示されている。図１２における横方向は時間を示し、縦方向は電圧を示している。【００２１】
画素信号の読み出し動作が開始される前、選択パルスφＳｅｌと、リセットパルスφＲｓｔと、転送パルスφＴｘと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］とは、Ｌ（Ｌｏｗ）状態である。画素信号の読み出し動作が開始される前、出力信号Ａｏｕｔは、グランドレベル（ＧＮＤ）である。【００２２】
垂直選択部１００４から所定の行の画素１００３に出力される選択パルスφＳｅｌがＬ状態からＨ（Ｈｉｇｈ）状態になることにより選択トランジスタＳｅｌがオン（導通状態）になる。これによって、所定の行の画素１００３が選択される。【００２３】
（リセットレベルの読み出し）
垂直選択部１００４から所定の行の画素１００３に出力されるリセットパルスφＲｓｔがＬ状態からＨ状態になることによりリセットトランジスタＲｓｔがオンになる。これによって、電荷蓄積部ＦＤがリセットされ、かつリセットレベルの画素信号が垂直信号線１０３０に出力される。その後、リセットパルスφＲｓｔがＨ状態からＬ状態になることによりリセットトランジスタＲｓｔがオフになる。【００２４】
その後、水平選択部１００６から１列目のスイッチトランジスタＳＷに出力される選択パルスＨＳＲ［１］がＬ状態からＨ状態になることによりスイッチトランジスタＳＷがオンになる。これによって、所定の行における１列目の画素１００３のリセットレベルの画素信号が垂直信号線１０３０から水平信号線１０３１に出力される。このとき、リセットレベルの読み出しが開始される。水平信号線１０３１に出力されたリセットレベルの画素信号は、出力部１００７に入力される。出力部１００７は、電流として入力されるリセットレベルの画素信号を出力電圧に変換し、かつ出力電圧を出力信号Ａｏｕｔとして後段回路１２００に出力する。その後、選択パルスＨＳＲ［１］がＨ状態からＬ状態になることによりスイッチトランジスタＳＷがオフになる。【００２５】
同様に、選択パルスＨＳＲ［２］から選択パルスＨＳＲ［ｎ］が順次Ｈ状態になることにより、所定の行における各々の列の画素１００３から出力部１００７にリセットレベルの画素信号が転送される。出力部１００７は、順次入力されるリセットレベルの画素信号を出力電圧に変換し、かつ出力電圧を出力信号Ａｏｕｔとして後段回路１２００に出力する。選択パルスＨＳＲ［ｎ］がＬ状態になることによりリセットレベルの読み出しが終了する。【００２６】
選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］がＨ状態である各々の期間において、後段回路１２００のＡＤ変換回路１２０１は、リセットレベルの出力電圧をデジタル値に変換する。ラインメモリ１２０２は、リセットレベルの出力電圧のデジタル値を保持する。【００２７】
（信号レベルの読み出し）
その後、垂直選択部１００４から所定の行の画素１００３に出力される転送パルスφＴｘがＬ状態からＨ状態になることにより転送トランジスタＴｘがオンになる。これによって、光電変換部ＰＤの信号電荷が電荷蓄積部ＦＤに転送され、かつ信号レベルの画素信号が垂直信号線１０３０に出力される。その後、転送パルスφＴｘがＨ状態からＬ状態になることにより転送トランジスタＴｘがオフになる。【００２８】
その後、水平選択部１００６から１列目のスイッチトランジスタＳＷに出力される選択パルスＨＳＲ［１］がＬ状態からＨ状態になることによりスイッチトランジスタＳＷがオンになる。これによって、所定の行における１列目の画素１００３の信号レベルの画素信号が垂直信号線１０３０から水平信号線１０３１に出力される。このとき、信号レベルの読み出しが開始される。水平信号線１０３１に出力された信号レベルの画素信号は、出力部１００７に入力される。出力部１００７は、電流として入力される信号レベルの画素信号を出力電圧に変換し、かつ出力電圧を出力信号Ａｏｕｔとして後段回路１２００に出力する。その後、選択パルスＨＳＲ［１］がＨ状態からＬ状態になることによりスイッチトランジスタＳＷがオフになる。【００２９】
同様に、選択パルスＨＳＲ［２］から選択パルスＨＳＲ［ｎ］が順次Ｈ状態になることにより、所定の行における各々の列の画素１００３から出力部１００７に信号レベルの画素信号が転送される。出力部１００７は、順次入力される信号レベルの画素信号を出力電圧に変換し、かつ出力電圧を出力信号Ａｏｕｔとして後段回路１２００に出力する。選択パルスＨＳＲ［ｎ］がＬ状態になることにより信号レベルの読み出しが終了する。【００３０】
選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］がＨ状態である各々の期間において、後段回路１２００のＡＤ変換回路１２０１は、信号レベルの出力電圧をデジタル値に変換する。減算器１２０３は、信号レベルの出力電圧のデジタル値から、ラインメモリ１２０２に保持されたリセットレベルの出力電圧のデジタル値を減算する。【００３１】
上記の動作が行毎に行われることにより、全ての行の画素１００３から画素信号が読み出される。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】日本国特開２０１３−９００３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
しかしながら、上述した従来技術の撮像装置１００１には、基準電圧と画素信号との電位差に関する問題がある。内視鏡システムのような撮像システムでは、後段回路のダイナミックレンジを確保するという要求がある。例えば、基準電圧と信号電圧との差を所望の値に設定することにより、ＡＦＥ（Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ）回路のダイナミックレンジが確保できる。【００３４】
入射光量がほぼゼロである暗時の画素１００３から出力される画素信号の電圧は、リセットレベルとほぼ等しい。このときの画素信号の電圧と基準電圧との差分の値ＶＯＦＦＳＥＴを精度良く確保することが重要である。しかし、従来技術の撮像装置１００１では、基準電圧と信号電圧との差を精度良く確保することが考慮されていない。そのため、従来技術の撮像装置１００１を用いた内視鏡システムは、信号処理を高精度に行うことができない場合がある。例えば、基準電圧にノイズ（長周期ノイズ等）が重畳した場合、後段回路１２００が減算（ＣＤＳ処理）を行った後の信号成分においてノイズ成分が抑圧されない可能性がある。【００３５】
内視鏡システムでは、先端部に撮像装置が設けられる。先端部の撮像装置とプロセッサ等の制御装置とが伝送ケーブルを介して接続される。伝送ケーブルの長さは、数ｍである。そのため、撮像装置が設けられた内視鏡システムは、伝送ケーブルを介して画素信号を長距離伝送する。したがって、画素信号の伝送中にノイズが画素信号に混入する可能性が高い。そのため、内視鏡システムが画素信号の伝送中に混入するノイズを除去することが困難である可能性がある。【００３６】
本発明は、電圧差の精度が向上する撮像装置および内視鏡システムを提供することを目的とする。
【課題を解決するための手段】
【００３７】
本発明の第１の態様によれば、撮像装置は、複数の画素と、基準電流生成回路と、差分電流生成回路と、基準電圧生成回路と、変換回路と、出力回路とを有する。前記複数の画素は、入射光に応じた画素電流を出力する。前記基準電流生成回路は、基準電流を生成する。前記差分電流生成回路は、前記画素電流と前記基準電流とが入力され、かつ前記画素電流と前記基準電流との差分に応じた差分電流を生成する。前記基準電圧生成回路は、第１の基準電圧と第２の基準電圧とを生成する。前記変換回路は、前記差分電流と前記第１の基準電圧とが入力され、かつ前記第１の基準電圧に基づいて前記差分電流を出力電圧に変換する。前記出力回路は、前記出力電圧と前記第２の基準電圧とが入力され、かつ前記出力電圧と前記第２の基準電圧とを出力する。前記複数の画素のリセット時における前記出力電圧が前記複数の画素の露光時における前記出力電圧よりも大きい場合、前記第２の基準電圧は前記第１の基準電圧よりも大きい。前記複数の画素のリセット時における前記出力電圧が前記複数の画素の露光時における前記出力電圧よりも小さい場合、前記第２の基準電圧は前記第１の基準電圧よりも小さい。【００３８】
本発明の第２の態様によれば、第１の態様において、前記出力回路は、前記出力電圧と前記第２の基準電圧とを交互に出力してもよい。【００３９】
本発明の第３の態様によれば、第１の態様において、前記複数の画素の各々は、光電変換部と、電荷転送部と、電荷蓄積部と、信号生成部とを有してもよい。前記光電変換部は、前記入射光に応じた信号電荷を生成してもよい。前記電荷転送部は、前記光電変換部で生成された前記信号電荷を転送してもよい。前記電荷蓄積部は、前記電荷転送部によって転送された前記信号電荷を蓄積してもよい。前記信号生成部は、前記電荷蓄積部の電圧に応じた前記画素電流を生成してもよい。前記信号生成部は、第１のＭＯＳトランジスタであってもよい。前記第１のＭＯＳトランジスタは、第１のドレイン端子と第１のソース端子とを有し、かつ前記第１のドレイン端子と前記第１のソース端子との間に前記画素電流が流れてもよい。前記基準電流生成回路は、第２のＭＯＳトランジスタを有してもよい。前記第２のＭＯＳトランジスタは、ゲート端子と第２のドレイン端子と第２のソース端子とを有し、かつ前記第２のドレイン端子と前記第２のソース端子との間に前記基準電流が流れてもよい。前記ゲート端子と前記第２のドレイン端子とは、電気的に接続されてもよい。【００４０】
本発明の第４の態様によれば、第１の態様において、前記複数の画素の各々は、光電変換部と、電荷転送部と、電荷蓄積部と、信号生成部とを有してもよい。前記光電変換部は、前記入射光に応じた信号電荷を生成してもよい。前記電荷転送部は、前記光電変換部で生成された前記信号電荷を転送してもよい。前記電荷蓄積部は、前記電荷転送部によって転送された前記信号電荷を蓄積してもよい。前記信号生成部は、前記電荷蓄積部の電圧に応じた前記画素電流を生成してもよい。前記信号生成部は、第１のＭＯＳトランジスタであってもよい。前記第１のＭＯＳトランジスタは、第１のドレイン端子と第１のソース端子とを有し、かつ前記第１のドレイン端子と前記第１のソース端子との間に前記画素電流が流れてもよい。前記基準電流生成回路は、第２のＭＯＳトランジスタと、スイッチと、容量素子とを有してもよい。前記第２のＭＯＳトランジスタは、ゲート端子と第２のドレイン端子と第２のソース端子とを有し、かつ前記第２のドレイン端子と前記第２のソース端子との間に前記基準電流が流れてもよい。前記スイッチは、前記ゲート端子に接続された第１の端子と、前記第２のドレイン端子に接続された第２の端子とを有してもよい。前記容量素子は、前記ゲート端子に接続されてもよい。【００４１】
本発明の第５の態様によれば、第１の態様において、前記複数の画素の各々は、光電変換部と、電荷転送部と、第１の電荷蓄積部と、信号生成部とを有してもよい。前記光電変換部は、前記入射光に応じた第１の信号電荷を生成してもよい。前記電荷転送部は、前記光電変換部で生成された前記第１の信号電荷を転送してもよい。前記第１の電荷蓄積部は、前記電荷転送部によって転送された前記第１の信号電荷を蓄積してもよい。前記信号生成部は、前記第１の電荷蓄積部の電圧に応じた前記画素電流を生成してもよい。前記信号生成部は、第１のＭＯＳトランジスタであってもよい。前記第１のＭＯＳトランジスタは、第１のドレイン端子と第１のソース端子とを有し、かつ前記第１のドレイン端子と前記第１のソース端子との間に前記画素電流が流れてもよい。前記基準電流生成回路は、第２の信号電荷を蓄積する複数の第２の電荷蓄積部と、複数の第２のＭＯＳトランジスタとを有してもよい。前記複数の第２のＭＯＳトランジスタの各々は、ゲート端子と第２のドレイン端子と第２のソース端子とを有し、かつ前記第２のドレイン端子と前記第２のソース端子との間に前記基準電流が流れてもよい。前記複数の第２の電荷蓄積部の各々は、前記複数の第２のＭＯＳトランジスタの各々の前記ゲート端子に接続されてもよい。前記複数の第２のＭＯＳトランジスタの各々の前記ゲート端子は互いに接続されてもよい。【００４２】
本発明の第６の態様によれば、内視鏡システムは、第１から第５の態様のいずれか１つの前記撮像装置を有する。
【発明の効果】
【００４３】
上記の各態様によれば、複数の画素のリセット時における出力電圧が複数の画素の露光時における出力電圧よりも大きい場合、第２の基準電圧は第１の基準電圧よりも大きい。複数の画素のリセット時における出力電圧が複数の画素の露光時における出力電圧よりも小さい場合、第２の基準電圧は第１の基準電圧よりも小さい。これによって、電圧差の精度が向上する。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態の撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態の撮像装置における出力部と基準電流生成部と基準電圧生成部との構成を示す回路図である。
【図３】本発明の第１の実施形態の後段回路の構成を示すブロック図である。
【図４】本発明の第１の実施形態の撮像装置の動作を示すタイミングチャートである。
【図５】本発明の第１の実施形態の撮像装置の動作を示すタイミングチャートである。
【図６】本発明の第２の実施形態の撮像装置における出力部と基準電流生成部と基準電圧生成部との構成を示す回路図である。
【図７】本発明の第３の実施形態の撮像装置における撮像部とスイッチ部と基準電流生成部との構成を示す回路図である。
【図８】本発明の第４の実施形態の内視鏡システムの構成を示すブロック図である。
【図９】従来技術の撮像装置の構成を示すブロック図である。
【図１０】従来技術の撮像装置における出力部の構成を示す回路図である。
【図１１】従来技術の後段回路の構成を示すブロック図である。
【図１２】従来技術の撮像装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００４５】
図面を参照し、本発明の実施形態を説明する。
【００４６】
（第１の実施形態）
図１は、本発明の第１の実施形態の撮像装置１の構成を示している。図１に示すように、撮像装置１は、撮像部２と、垂直選択部４と、スイッチ部５と、水平選択部６と、出力部７と、基準電流生成部８（基準電流生成回路）と、基準電圧生成部９（基準電圧生成回路）とを有する。例えば、撮像部２と、垂直選択部４と、スイッチ部５と、水平選択部６と、出力部７と、基準電流生成部８と、基準電圧生成部９とは、同一の基板またはチップに配置されている。
【００４７】
撮像部２は、行列状に配置された複数の画素３を有する。複数の画素３は、ｍ行かつｎ列の配列を構成する。ｍとｎとは、２以上の整数である。行数と列数とが同一でなくてもよい。複数の画素３の各々は、光電変換部ＰＤと、転送トランジスタＴｘ（電荷転送部）と、電荷蓄積部ＦＤと、リセットトランジスタＲｓｔと、増幅トランジスタＤｒｖ（信号生成部）と、選択トランジスタＳｅｌとを有する。例えば、転送トランジスタＴｘと、リセットトランジスタＲｓｔと、増幅トランジスタＤｒｖと、選択トランジスタＳｅｌとの各々は、ＮＭＯＳトランジスタである。転送トランジスタＴｘと、リセットトランジスタＲｓｔと、増幅トランジスタＤｒｖと、選択トランジスタＳｅｌとの各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。
【００４８】
例えば、光電変換部ＰＤは、フォトダイオードである。光電変換部ＰＤの第１の端子はグランドに接続されている。光電変換部ＰＤの第２の端子は転送トランジスタＴｘに接続されている。
【００４９】
転送トランジスタＴｘのドレイン端子は、光電変換部ＰＤの第２の端子に接続されている。転送トランジスタＴｘのソース端子は、電荷蓄積部ＦＤに接続されている。転送トランジスタＴｘのゲート端子は、制御信号線３４に接続されている。制御信号線３４は、垂直選択部４から複数の画素３の配列における行方向に伸びる。制御信号線３４は、転送パルスφＴｘを伝送する。
【００５０】
リセットトランジスタＲｓｔのドレイン端子は、電源線３２に接続されている。電源線３２は、電源電圧ＶＤＤを出力する電源に接続されている。リセットトランジスタＲｓｔのソース端子は、電荷蓄積部ＦＤに接続されている。リセットトランジスタＲｓｔのゲート端子は、制御信号線３３に接続されている。制御信号線３３は、垂直選択部４から複数の画素３の配列における行方向に伸びる。制御信号線３３は、リセットパルスφＲｓｔを伝送する。
【００５１】
増幅トランジスタＤｒｖのドレイン端子は、電源線３２に接続されている。増幅トランジスタＤｒｖのソース端子は、選択トランジスタＳｅｌに接続されている。増幅トランジスタＤｒｖのゲート端子は、電荷蓄積部ＦＤに接続されている。
【００５２】
選択トランジスタＳｅｌのドレイン端子は、増幅トランジスタＤｒｖのソース端子に接続されている。選択トランジスタＳｅｌのソース端子は、垂直信号線３０に接続されている。選択トランジスタＳｅｌのゲート端子は、制御信号線３５に接続されている。制御信号線３５は、垂直選択部４から複数の画素３の配列における行方向に伸びる。制御信号線３５は、選択パルスφＳｅｌを伝送する。
【００５３】
転送トランジスタＴｘは、垂直選択部４から出力される転送パルスφＴｘにより制御される。リセットトランジスタＲｓｔは、垂直選択部４から出力されるリセットパルスφＲｓｔにより制御される。選択トランジスタＳｅｌは、垂直選択部４から出力される選択パルスφＳｅｌにより制御される。
【００５４】
光電変換部ＰＤは、入射光の大きさに応じた信号電荷を生成する。転送トランジスタＴｘは、光電変換部ＰＤで生成された信号電荷を電荷蓄積部ＦＤに転送する。例えば、電荷蓄積部ＦＤは、フローティングディフュージョンである。電荷蓄積部ＦＤは、転送トランジスタＴｘによって転送された信号電荷を蓄積する。リセットトランジスタＲｓｔは、電荷蓄積部ＦＤを所定の電圧にリセットする。増幅トランジスタＤｒｖは、電荷蓄積部ＦＤの電圧に応じた信号を増幅することにより、画素信号を生成する。選択トランジスタＳｅｌは、垂直信号線３０に画素信号を出力する。垂直信号線３０は、複数の画素３の配列における列毎に配置されている。画素信号としてリセットレベルと信号レベルとが画素３から出力される。
【００５５】
上記の構成により、複数の画素３は、入射光に応じた画素信号（画素電流）を出力する。画素信号は、入射光に応じた電流値を有する。
【００５６】
垂直選択部４は、複数の画素３の配列における行方向に配置された複数の画素３を選択する。垂直選択部４は、選択された画素３の動作を制御する。垂直選択部４は、複数の画素３を制御するための制御信号を複数の画素３の配列における行毎に出力する。垂直選択部４から出力される制御信号は、転送パルスφＴｘと、リセットパルスφＲｓｔと、選択パルスφＳｅｌとを含む。
【００５７】
スイッチ部５は、複数の画素３の配列における列毎に配置されたスイッチトランジスタＳＷを有する。スイッチトランジスタＳＷは、垂直信号線３０と水平信号線３１とに接続されている。水平信号線３１は、複数の画素３の配列における行方向に配置されている。例えば、スイッチトランジスタＳＷは、ＮＭＯＳトランジスタである。スイッチトランジスタＳＷは、ゲート端子と、ソース端子と、ドレイン端子とを有する。スイッチトランジスタＳＷのドレイン端子は、垂直信号線３０に接続されている。スイッチトランジスタＳＷのソース端子は、水平信号線３１に接続されている。スイッチトランジスタＳＷのゲート端子は、制御信号線３６に接続されている。制御信号線３６は、水平選択部６から複数の画素３の配列における列方向に伸びる。制御信号線３６は、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］を伝送する。ｉ列目のスイッチトランジスタＳＷは、水平選択部６から出力される選択パルスＨＳＲ［ｉ］により制御される。ｉは、１以上かつｎ以下の整数である。スイッチトランジスタＳＷは、垂直信号線３０に出力された画素信号を水平信号線３１に出力する。
【００５８】
水平信号線３１は、出力部７に接続されている。水平選択部６は、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］によりスイッチトランジスタＳＷを順次選択し、かつ画素信号を出力部７に転送する。この画素信号は電流として出力部７に入力される。出力部７は、画素信号を出力電圧に変換し、かつ出力電圧を出力信号Ａｏｕｔとして後段回路２００（図３）に出力する。基準電流生成部８は、基準電流を生成し、かつ基準電流を出力部７に出力する。基準電圧生成部９は、基準電圧を生成し、かつ基準電圧を出力部７に出力する。
【００５９】
図２は、出力部７と基準電流生成部８と基準電圧生成部９との構成を示している。図２に示すように、基準電流生成部８は、トランジスタＮｒｅｆ１と、選択トランジスタＳｅｌ１とを有する。例えば、トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とは、ＮＭＯＳトランジスタである。トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とは、ゲート端子と、ソース端子と、ドレイン端子とを有する。
【００６０】
トランジスタＮｒｅｆ１のドレイン端子は、電源電圧ＶＤＤを出力する電源に接続されている。トランジスタＮｒｅｆ１のソース端子は、選択トランジスタＳｅｌ１に接続されている。トランジスタＮｒｅｆ１のゲート端子は、トランジスタＮｒｅｆ１のドレイン端子に接続されている。トランジスタＮｒｅｆ１は、基準電流をソース端子から出力する。例えば、基準電流の電流値は、入射光量がほぼゼロである暗時における画素信号の電流値と同一である。
【００６１】
選択トランジスタＳｅｌ１のドレイン端子は、トランジスタＮｒｅｆ１のソース端子に接続されている。選択トランジスタＳｅｌ１のソース端子は、スイッチ部５に接続されている。選択トランジスタＳｅｌ１のゲート端子は、電源電圧ＶＤＤを出力する電源に接続されている。選択トランジスタＳｅｌ１のドレイン端子と選択トランジスタＳｅｌ１のソース端子との間に基準電流が流れる。選択トランジスタＳｅｌ１は、トランジスタＮｒｅｆ１から出力された基準電流をソース端子から出力する。
【００６２】
基準電流生成部８の構成は、上記の構成に限らない。基準電流生成部８は、画素３と同様に構成されてもよい。例えば、トランジスタＮｒｅｆ１は、増幅トランジスタＤｒｖと同様に構成されてもよい。例えば、選択トランジスタＳｅｌ１は、選択トランジスタＳｅｌと同様に構成されてもよい。図２では、トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とが撮像部２の一部である。しかし、トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とは、撮像部２とは独立して構成されてもよい。トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とは、ＰＭＯＳトランジスタであってもよい。
【００６３】
図２では、撮像部２の一部の画素３における増幅トランジスタＤｒｖと選択トランジスタＳｅｌとが示されている。また、図２では、スイッチ部５の一部のスイッチトランジスタＳＷが示されている。
【００６４】
上記のように、複数の画素３の各々は、光電変換部ＰＤと、転送トランジスタＴｘ（電荷転送部）と、電荷蓄積部ＦＤと、信号生成部とを有する。光電変換部ＰＤは、入射光に応じた信号電荷を生成する。転送トランジスタＴｘは、光電変換部ＰＤで生成された信号電荷を転送する。電荷蓄積部ＦＤは、転送トランジスタＴｘによって転送された信号電荷を蓄積する。信号生成部は、電荷蓄積部ＦＤの電圧に応じた画素電流を生成する。信号生成部は、増幅トランジスタＤｒｖ（第１のＭＯＳトランジスタ）である。増幅トランジスタＤｒｖは、ドレイン端子（第１のドレイン端子）とソース端子（第１のソース端子）とを有する。増幅トランジスタＤｒｖのドレイン端子と増幅トランジスタＤｒｖのソース端子との間に画素電流が流れる。
【００６５】
上記のように、基準電流生成部８（基準電流生成回路）は、トランジスタＮｒｅｆ１（第２のＭＯＳトランジスタ）を有する。トランジスタＮｒｅｆ１は、ゲート端子とドレイン端子（第２のドレイン端子）とソース端子（第２のソース端子）とを有する。トランジスタＮｒｅｆ１のドレイン端子とトランジスタＮｒｅｆ１のソース端子との間に基準電流が流れる。トランジスタＮｒｅｆ１のゲート端子とトランジスタＮｒｅｆ１のドレイン端子とは、電気的に接続されている。
【００６６】
スイッチ部５は、複数のスイッチトランジスタＳＷに加えてスイッチトランジスタＳＷ１を有する。例えば、スイッチトランジスタＳＷ１は、ＮＭＯＳトランジスタである。スイッチトランジスタＳＷ１は、ゲート端子と、ソース端子と、ドレイン端子とを有する。スイッチトランジスタＳＷ１のドレイン端子は、選択トランジスタＳｅｌ１のソース端子に接続されている。スイッチトランジスタＳＷ１のソース端子は、出力部７に接続されている。スイッチトランジスタＳＷ１のゲート端子は、電源電圧ＶＤＤを出力する電源に接続されている。図１では、スイッチトランジスタＳＷ１は省略されている。
【００６７】
図２に示すように、出力部７は、カレントミラー部ＣＭ１（差分電流生成回路）と、変換部Ｉ／Ｖ１と、出力回路ＯＵＴとを有する。
【００６８】
カレントミラー部ＣＭ１は、トランジスタＮ１とトランジスタＮ２とを有する。トランジスタＮ１とトランジスタＮ２とは、ＮＭＯＳトランジスタである。トランジスタＮ１とトランジスタＮ２との各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＮ１のドレイン端子は、水平信号線３１に接続されている。トランジスタＮ１のソース端子は、グランドに接続されている。トランジスタＮ１のゲート端子は、トランジスタＮ１のドレイン端子に接続されている。トランジスタＮ２のドレイン端子は、スイッチトランジスタＳＷ１のソース端子と変換部Ｉ／Ｖ１とに接続されている。トランジスタＮ２のソース端子は、グランドに接続されている。トランジスタＮ２のゲート端子とトランジスタＮ１のゲート端子とは、電気的に接続されている。
【００６９】
変換部Ｉ／Ｖ１は、電流を出力電圧に変換して出力するための電流電圧変換用アンプである。変換部Ｉ／Ｖ１は、抵抗Ｒ１とオペアンプＯＰ１とを有する。抵抗Ｒ１は、第１の端子と第２の端子とを有する。オペアンプＯＰ１は、非反転入力端子と、反転入力端子と、出力端子とを有する。抵抗Ｒ１の第１の端子は、トランジスタＮ２のドレイン端子とオペアンプＯＰ１の反転入力端子とに接続されている。抵抗Ｒ１の第２の端子は、オペアンプＯＰ１の出力端子に接続されている。オペアンプＯＰ１の非反転入力端子は、基準電圧生成部９に接続されている。基準電圧生成部９によって生成された第１の基準電圧がオペアンプＯＰ１の非反転入力端子に入力される。
【００７０】
画素３から出力された画素信号に基づく画素電流と、基準電流生成部８によって生成された基準電流とがカレントミラー部ＣＭ１に入力される。画素電流は、トランジスタＮ１に入力される。画素電流は、トランジスタＮ１のドレイン端子とトランジスタＮ１のソース端子との間に流れる。カレントミラー部ＣＭ１は、トランジスタＮ１とトランジスタＮ２とにより電流を折り返す。つまり、ミラー比が１：１であれば、カレントミラー部ＣＭ１は、画素電流と同一の電流を生成する。この電流は、トランジスタＮ２のドレイン端子とトランジスタＮ２のソース端子との間に流れる。基準電流生成部８からの基準電流と、トランジスタＮ２に流れる電流との差分がカレントミラー部ＣＭ１から出力される。これによって、カレントミラー部ＣＭ１は、画素電流と基準電流との差分に応じた差分電流を生成する。カレントミラー部ＣＭ１は、生成された差分電流を変換部Ｉ／Ｖ１に出力する。
【００７１】
カレントミラー部ＣＭ１の構成は、上記の構成に限らない。例えば、カレントミラー部ＣＭ１は、画素３から出力された電流を所定の比率で増幅し、かつ折り返してもよい。
【００７２】
カレントミラー部ＣＭ１によって生成された差分電流と、基準電圧生成部９によって生成された第１の基準電圧とが変換部Ｉ／Ｖ１に入力される。差分電流は、オペアンプＯＰ１の反転入力端子に入力される。第１の基準電圧は、オペアンプＯＰ１の非反転入力端子に入力される。変換部Ｉ／Ｖ１は、第１の基準電圧に基づいて差分電流を出力電圧に変換する。変換部Ｉ／Ｖ１は、生成された出力電圧を出力回路ＯＵＴに出力する。
【００７３】
出力回路ＯＵＴは、選択回路ＭＵＸを有する。選択回路ＭＵＸは、選択信号ＳＥＬによって制御される。変換部Ｉ／Ｖ１によって生成された出力電圧と、基準電圧生成部９によって生成された第２の基準電圧とが出力回路ＯＵＴすなわち選択回路ＭＵＸに入力される。出力回路ＯＵＴすなわち選択回路ＭＵＸは、出力電圧と第２の基準電圧とを出力信号Ａｏｕｔとして交互に出力する。つまり、出力回路ＯＵＴすなわち選択回路ＭＵＸは、第１の期間において第２の基準電圧を出力し、かつ第２の期間において出力電圧を出力する。複数の画素３の配列における１列の画素信号が出力される期間は、第１の期間と第２の期間とを含む。第２の期間は、第１の期間よりも後である。出力信号Ａｏｕｔは、後段回路２００に出力される。
【００７４】
出力回路ＯＵＴは、出力電圧と第２の基準電圧とを同時に出力してもよい。例えば、出力回路ＯＵＴは、出力電圧を出力する電極または端子と、第２の基準電圧を出力する電極または端子とを有していてもよい。したがって、出力回路ＯＵＴが選択回路ＭＵＸを有していなくてもよい。
【００７５】
基準電圧生成部９は、抵抗Ｒ２と、抵抗Ｒ３と、スイッチＳＨ１と、容量素子Ｃ１と、ソースフォロワ回路ＳＦ１とを有する。
【００７６】
抵抗Ｒ２と抵抗Ｒ３との各々は、第１の端子と第２の端子とを有する。抵抗Ｒ２の第１の端子は、電源電圧ＶＤＤを出力する電源に接続されている。抵抗Ｒ３の第１の端子は、抵抗Ｒ２の第２の端子に接続されている。抵抗Ｒ３の第２の端子は、グランドに接続されている。
【００７７】
スイッチＳＨ１と容量素子Ｃ１との各々は、第１の端子と第２の端子とを有する。スイッチＳＨ１の第１の端子は、抵抗Ｒ２の第２の端子と抵抗Ｒ３の第１の端子とに接続されている。容量素子Ｃ１の第１の端子は、スイッチＳＨ１の第２の端子に接続されている。容量素子Ｃ１の第２の端子は、グランドに接続されている。
【００７８】
スイッチＳＨ１は、オンとオフとを切り替えることができる素子である。例えば、スイッチＳＨ１は、トランジスタである。スイッチＳＨ１がオンである場合、容量素子Ｃ１の第１の端子は抵抗Ｒ２の第２の端子と抵抗Ｒ３の第１の端子とに電気的に接続される。スイッチＳＨ１がオフである場合、容量素子Ｃ１の第１の端子は、抵抗Ｒ２の第２の端子と抵抗Ｒ３の第１の端子とから電気的に絶縁される。
【００７９】
スイッチＳＨ１と容量素子Ｃ１とは、サンプルホールド回路を構成する。スイッチＳＨ１は、電源電圧ＶＤＤの電圧値と、抵抗Ｒ２および抵抗Ｒ３の抵抗値とに応じた電圧をサンプリングする。容量素子Ｃ１は、スイッチＳＨ１によってサンプリングされた電圧を保持する。つまり、容量素子Ｃ１は、サンプリング容量である。電源電圧ＶＤＤに応じた電圧がサンプリングされることによって、電源電圧ＶＤＤに重畳するノイズの影響が低減される。この結果、第１の基準電圧と第２の基準電圧との電圧値がほぼ一定になる。
【００８０】
ソースフォロワ回路ＳＦ１は、トランジスタＮ３と、レベルシフト素子Ｚ１と、定電流源Ｓ１とを有する。例えば、トランジスタＮ３は、ＮＭＯＳトランジスタである。トランジスタＮ３は、ゲート端子と、ソース端子と、ドレイン端子とを有する。トランジスタＮ３のドレイン端子は、電源電圧ＶＤＤを出力する電源に接続されている。トランジスタＮ３のゲート端子は、容量素子Ｃ１の第１の端子に接続されている。
【００８１】
例えば、レベルシフト素子Ｚ１は、抵抗である。レベルシフト素子Ｚ１は、第１の端子と第２の端子とを有する。レベルシフト素子Ｚ１の第１の端子は、トランジスタＮ３のソース端子に接続されている。定電流源Ｓ１は、レベルシフト素子Ｚ１の第２の端子とグランドとに接続されている。例えば、定電流源Ｓ１は、ゲート電圧が一定に制御されたトランジスタである。
【００８２】
第１の基準電圧がレベルシフト素子Ｚ１の第２の端子から出力され、かつ第２の基準電圧がレベルシフト素子Ｚ１の第１の端子から出力される。これによって、基準電圧生成部９は、第１の基準電圧と、第１の基準電圧のレベルをシフトした第２の基準電圧とを生成する。レベルシフト量は、レベルシフト素子Ｚ１の抵抗値と定電流源Ｓ１の電流値とに応じて設定できる。基準電圧生成部９は、電源電圧ＶＤＤに応じた電圧をサンプルホールドし、かつ保持された電圧に基づいて第１の基準電圧と第２の基準電圧とを生成する。
【００８３】
基準電圧生成部９の構成は、上記の構成に限らない。基準電圧生成部９は、電源電圧ＶＤＤに応じた電圧をサンプルホールドすることなく第１の基準電圧と第２の基準電圧とを生成してもよい。
【００８４】
式（２）は、差分電流の電流値ＩＤＩＦＦを示している。
ＩＤＩＦＦ＝ＩＲＥＦ−ＩＰＩＸ  ・・・（２）
【００８５】
式（２）において、電流値ＩＲＥＦは、基準電流生成部８によって生成される基準電流の値である。電流値ＩＰＩＸは、画素３によって生成される画素電流の値である。式（２）に示すように、カレントミラー部ＣＭ１は、画素電流（ＩＰＩＸ）と基準電流（ＩＲＥＦ）との差分に応じた差分電流を生成する。
【００８６】
式（３）は、変換部Ｉ／Ｖ１の出力信号Ａｏｕｔの電圧値ＶＯＵＴを示している。
ＶＯＵＴ＝ＶＲＥＦ１−Ｒ１×ＩＤＩＦＦ  ・・・（３）
【００８７】
式（３）において、電圧値ＶＲＥＦ１は、第１の基準電圧の値である。抵抗値Ｒ１は、抵抗Ｒ１の値である。電流値ＩＤＩＦＦは、カレントミラー部ＣＭ１によって生成される差分電流の値である。式（３）に示すように、変換部Ｉ／Ｖ１は、差分電流（ＩＤＩＦＦ）を、第１の基準電圧（ＶＲＥＦ１）を基準とする出力電圧（ＶＯＵＴ）に変換する。
【００８８】
例えば、入射光量がほぼゼロである暗時における画素電流と基準電流との電流値は同一である。このとき、式（２）により差分電流の電流値ＩＤＩＦＦは、ほぼゼロである。式（４）は、第２の基準電圧と、暗時における出力電圧との差分の電圧値ＶＯＦＦＳＥＴを示している。
ＶＯＦＦＳＥＴ＝ＶＲＥＦ２−ＶＲＥＦ１  ・・・（４）
【００８９】
式（４）において、電圧値ＶＲＥＦ２は、第２の基準電圧の値である。電圧値ＶＲＥＦ１は、第１の基準電圧の値である。式（４）に示すように、第２の基準電圧と、暗時における出力電圧との差分は、第１の基準電圧と第２の基準電圧とのみに基づく。このため、撮像装置１は、出力電圧と第２の基準電圧との差分の値ＶＯＦＦＳＥＴを精度良く確保することができる。
【００９０】
撮像装置１は、ノイズ低減のための容量素子をカラム部に有していなくてよい。このため、カラム部の面積は増加しない。カラム部は、複数の画素３の配列における各列に対応する領域である。例えば、スイッチ部５はカラム部に配置されている。
【００９１】
後段回路２００は、減算（ＣＤＳ処理）を行うことにより、リセットレベルと信号レベルとの差分である信号成分を取得する。図３は、後段回路２００の構成を示している。図３に示すように、後段回路２００は、ＡＦＥ回路２０１と、ラインメモリ２０２と、減算器２０３とを有する。例えば、ＡＦＥ回路２０１と、ラインメモリ２０２と、減算器２０３とは、撮像装置１が配置された基板またはチップとは異なる基板またはチップに配置されている。
【００９２】
出力部７からの出力信号ＡｏｕｔがＡＦＥ回路２０１に入力される。つまり、出力電圧と第２の基準電圧とがＡＦＥ回路２０１に交互に入力される。ＡＦＥ回路２０１は、出力信号Ａｏｕｔをデジタル値に変換する。つまり、ＡＦＥ回路２０１は、出力電圧と第２の基準電圧との差分信号をデジタル値に変換する。出力電圧は、リセットレベルまたは信号レベルの画素信号の電圧である。ラインメモリ２０２は、リセットレベルの出力電圧と第２の基準電圧との差分信号のデジタル値を保持する。減算器２０３は、ＡＦＥ回路２０１から出力された信号レベルの出力電圧と第２の基準電圧との差分信号のデジタル値からラインメモリ２０２に保持されたリセットレベルの出力電圧と第２の基準電圧との差分信号のデジタル値を減算する。減算器２０５は、信号成分のデジタル値Ａｓｕｂを出力する。
【００９３】
出力回路ＯＵＴが選択回路ＭＵＸを有していない場合、後段回路２００が選択回路ＭＵＸを有してもよい。例えば、出力電圧と第２の基準電圧とが同時に選択回路ＭＵＸに入力され、かつ選択回路ＭＵＸは出力電圧と第２の基準電圧とを交互にＡＦＥ回路２０１に出力してもよい。
【００９４】
撮像装置１の動作について説明する。図４は、撮像装置１の動作を示している。以下では、撮像装置１による画素信号の読み出し動作を説明する。
【００９５】
図４では、選択パルスφＳｅｌと、リセットパルスφＲｓｔと、転送パルスφＴｘと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］と、選択信号ＳＥＬと、出力信号Ａｏｕｔとの波形が示されている。図４における横方向は時間を示し、縦方向は電圧を示している。
【００９６】
画素信号の読み出し動作が開始される前、選択パルスφＳｅｌと、リセットパルスφＲｓｔと、転送パルスφＴｘと、選択信号ＳＥＬと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］とは、Ｌ（Ｌｏｗ）状態である。画素信号の読み出し動作が開始される前、出力信号Ａｏｕｔは、グランドレベル（ＧＮＤ）である。
【００９７】
垂直選択部４から所定の行の画素３に出力される選択パルスφＳｅｌがＬ状態からＨ（Ｈｉｇｈ）状態になることにより選択トランジスタＳｅｌがオン（導通状態）になる。これによって、所定の行の画素３が選択される。
【００９８】
（リセットレベルの読み出し）
垂直選択部４から所定の行の画素３に出力されるリセットパルスφＲｓｔがＬ状態からＨ状態になることによりリセットトランジスタＲｓｔがオンになる。これによって、電荷蓄積部ＦＤがリセットされ、かつリセットレベルの画素信号が垂直信号線３０に出力される。その後、リセットパルスφＲｓｔがＨ状態からＬ状態になることによりリセットトランジスタＲｓｔがオフになる。
【００９９】
その後、水平選択部６から１列目のスイッチトランジスタＳＷに出力される選択パルスＨＳＲ［１］がＬ状態からＨ状態になることによりスイッチトランジスタＳＷがオンになる。これによって、所定の行における１列目の画素３のリセットレベルの画素信号が垂直信号線３０から水平信号線３１に出力される。このとき、リセットレベルの読み出しが開始される。水平信号線３１に出力されたリセットレベルの画素信号は、出力部７に入力される。出力部７は、電流として入力されるリセットレベルの画素信号を出力電圧に変換する。選択信号ＳＥＬがＬ状態であるとき、出力部７は第２の基準電圧を出力信号Ａｏｕｔとして後段回路２００に出力する。選択信号ＳＥＬがＬ状態からＨ状態になることにより、出力部７は出力電圧を出力信号Ａｏｕｔとして後段回路２００に出力する。その後、選択パルスＨＳＲ［１］がＨ状態からＬ状態になることによりスイッチトランジスタＳＷがオフになる。同時に、選択信号ＳＥＬがＨ状態からＬ状態になる。
【０１００】
選択パルスＨＳＲ［１］がＨ状態である期間において、後段回路２００のＡＦＥ回路２０１は、第２の基準電圧とリセットレベルの出力電圧との差分電圧をデジタル値に変換する。ラインメモリ２０２は、デジタル値を保持する。
【０１０１】
同様に、選択パルスＨＳＲ［２］から選択パルスＨＳＲ［ｎ］が順次Ｈ状態になることにより、所定の行における各々の列の画素３から出力部７にリセットレベルの画素信号が転送される。出力部７は、順次入力されるリセットレベルの画素信号を出力電圧に変換し、かつ第２の基準電圧と出力電圧とを出力信号Ａｏｕｔとして交互に後段回路２００に出力する。選択パルスＨＳＲ［ｎ］がＬ状態になることによりリセットレベルの読み出しが終了する。
【０１０２】
電源電圧ＶＤＤがスイッチトランジスタＳＷ１のゲート端子に入力されるため、スイッチトランジスタＳＷ１はオンである。これによって、基準電流生成部８から出力部７に基準電流が転送される。
【０１０３】
選択パルスＨＳＲ［２］から選択パルスＨＳＲ［ｎ］がＨ状態である各々の期間において、後段回路２００のＡＦＥ回路２０１は、第２の基準電圧とリセットレベルの出力電圧との差分電圧をデジタル値に変換する。ラインメモリ２０２は、デジタル値を保持する。
【０１０４】
（信号レベルの読み出し）
その後、垂直選択部４から所定の行の画素３に出力される転送パルスφＴｘがＬ状態からＨ状態になることにより転送トランジスタＴｘがオンになる。これによって、光電変換部ＰＤの信号電荷が電荷蓄積部ＦＤに転送され、かつ信号レベルの画素信号が垂直信号線３０に出力される。その後、転送パルスφＴｘがＨ状態からＬ状態になることにより転送トランジスタＴｘがオフになる。
【０１０５】
その後、水平選択部６から１列目のスイッチトランジスタＳＷに出力される選択パルスＨＳＲ［１］がＬ状態からＨ状態になることによりスイッチトランジスタＳＷがオンになる。これによって、所定の行における１列目の画素３の信号レベルの画素信号が垂直信号線３０から水平信号線３１に出力される。このとき、信号レベルの読み出しが開始される。水平信号線３１に出力された信号レベルの画素信号は、出力部７に入力される。出力部７は、電流として入力される信号レベルの画素信号を出力電圧に変換する。選択信号ＳＥＬがＬ状態であるとき、出力部７は第２の基準電圧を出力信号Ａｏｕｔとして後段回路２００に出力する。選択信号ＳＥＬがＬ状態からＨ状態になることにより、出力部７は出力電圧を出力信号Ａｏｕｔとして後段回路２００に出力する。その後、選択パルスＨＳＲ［１］がＨ状態からＬ状態になることによりスイッチトランジスタＳＷがオフになる。
【０１０６】
選択パルスＨＳＲ［１］がＨ状態である期間において、後段回路２００のＡＦＥ回路２０１は、第２の基準電圧と信号レベルの出力電圧との差分電圧をデジタル値に変換する。減算器２０３は、第２の基準電圧と信号レベルの出力電圧との差分電圧のデジタル値から、ラインメモリ２０２に保持された第２の基準電圧とリセットレベルの出力電圧との差分電圧のデジタル値を減算する。
【０１０７】
同様に、選択パルスＨＳＲ［２］から選択パルスＨＳＲ［ｎ］が順次Ｈ状態になることにより、所定の行における各々の列の画素３から出力部７に信号レベルの画素信号が転送される。出力部７は、順次入力される信号レベルの画素信号を出力電圧に変換し、かつ第２の基準電圧と出力電圧とを出力信号Ａｏｕｔとして交互に後段回路２００に出力する。選択パルスＨＳＲ［ｎ］がＬ状態になることにより信号レベルの読み出しが終了する。
【０１０８】
電源電圧ＶＤＤがスイッチトランジスタＳＷ１のゲート端子に入力されるため、スイッチトランジスタＳＷ１はオンである。これによって、基準電流生成部８から出力部７に基準電流が転送される。
【０１０９】
選択パルスＨＳＲ［２］から選択パルスＨＳＲ［ｎ］がＨ状態である各々の期間において、後段回路２００のＡＦＥ回路２０１は、第２の基準電圧と信号レベルの出力電圧との差分電圧をデジタル値に変換する。減算器２０３は、第２の基準電圧と信号レベルの出力電圧との差分電圧のデジタル値から、ラインメモリ２０２に保持された第２の基準電圧とリセットレベルの出力電圧との差分電圧のデジタル値を減算する。
【０１１０】
上記の動作が行毎に行われることにより、全ての行の画素３から画素信号が読み出される。
【０１１１】
第１の基準電圧の電圧値ＶＲＥＦ１と、第２の基準電圧の電圧値ＶＲＥＦ２とが図４に示されている。式（４）に示すように、第２の基準電圧と、暗時における出力電圧との差分の電圧値ＶＯＦＦＳＥＴは、第２の基準電圧の電圧値ＶＲＥＦ２と第１の基準電圧の電圧値ＶＲＥＦ１との差分である。図４に示すように、複数の画素３のリセット時における出力電圧Ｖｒｅｓ１の電圧値は、ＶＲＥＦ１である。複数の画素３のリセット時における出力電圧Ｖｒｅｓ１は、複数の画素３の露光時における出力電圧Ｖｓｉｇ１よりも大きい。第２の基準電圧（ＶＲＥＦ２）は、第１の基準電圧（ＶＲＥＦ１）よりも大きい電圧に設定される。第２の基準電圧が第１の基準電圧よりも大きいため、第２の基準電圧は出力電圧よりも常に大きいことが保証される。第２の基準電圧と出力電圧との差分は、暗時に最小である。式（４）に示すように、暗時であっても、第２の基準電圧と暗時における出力電圧との差分が高精度に確保される。
【０１１２】
図２に示す出力部７と図１０に示す出力部１００７との違いを説明する。図１０に示す出力部１００７において、出力信号Ａｏｕｔの電圧値ＶＯＵＴは式（１）で示される。電流値ＩＰＩＸは、明時（飽和時）に最小であるが、ゼロではない。このため、出力信号Ａｏｕｔの電圧値ＶＯＵＴは、電流値ＩＰＩＸの最小値に基づくオフセット成分を常に含む。この結果、出力部１００７に含まれるオペアンプＯＰ１の入力電圧と出力電圧との特性が線形である範囲がオフセット成分により制限される。一方、図２に示す出力部７において、出力信号Ａｏｕｔの電圧値ＶＯＵＴは式（３）で示される。暗時における差分電流の電流値ＩＤＩＦＦは、ほぼゼロであるため、出力信号Ａｏｕｔの電圧値ＶＯＵＴは、上記のオフセット成分を含まない。この結果、撮像装置１は、出力部７に含まれるオペアンプＯＰ１の入力電圧と出力電圧との特性が線形である範囲を有効に利用することができる。
【０１１３】
画素３に含まれるトランジスタと、スイッチ部５に含まれるスイッチトランジスタＳＷとは、ＰＭＯＳトランジスタであってもよい。トランジスタの導電型が変更される場合、差分電流の向きが変わる。画素３とスイッチ部５とにＰＭＯＳトランジスタが使用される場合の電圧について説明する。
【０１１４】
式（５）は、変換部Ｉ／Ｖ１の出力信号Ａｏｕｔの電圧値ＶＯＵＴを示している。
ＶＯＵＴ＝ＶＲＥＦ１＋Ｒ１×ＩＤＩＦＦ  ・・・（５）
【０１１５】
式（５）において、電圧値ＶＲＥＦ１は、第１の基準電圧の値である。抵抗値Ｒ１は、抵抗Ｒ１の値である。電流値ＩＤＩＦＦは、カレントミラー部ＣＭ１によって生成される差分電流の値である。
【０１１６】
例えば、入射光量がほぼゼロである暗時における画素電流と基準電流との電流値は同一である。このとき、式（５）により差分電流の電流値ＩＤＩＦＦは、ほぼゼロである。式（６）は、第２の基準電圧と、暗時における出力電圧との差分の電圧値ＶＯＦＦＳＥＴを示している。
ＶＯＦＦＳＥＴ＝ＶＲＥＦ１−ＶＲＥＦ２  ・・・（６）
【０１１７】
式（６）において、電圧値ＶＲＥＦ１は、第１の基準電圧の値である。電圧値ＶＲＥＦ２は、第２の基準電圧の値である。式（６）に示すように、第２の基準電圧と、暗時における出力電圧との差分は、第１の基準電圧と第２の基準電圧とのみに基づく。このため、撮像装置１は、出力電圧と第２の基準電圧との差分の値ＶＯＦＦＳＥＴを精度良く確保することができる。
【０１１８】
図５は、撮像装置１の動作を示している。図５では、選択パルスφＳｅｌと、リセットパルスφＲｓｔと、転送パルスφＴｘと、選択パルスＨＳＲ［１］から選択パルスＨＳＲ［ｎ］と、選択信号ＳＥＬと、出力信号Ａｏｕｔとの波形が示されている。図５における横方向は時間を示し、縦方向は電圧を示している。
【０１１９】
図５について、図４と異なる点を説明する。図５では、各々のパルスの状態が、図４に示す各々のパルスの状態と逆である。選択パルスφＳｅｌがＨ状態であるとき、選択トランジスタＳｅｌはオフであり、かつ選択パルスφＳｅｌがＬ状態であるとき、選択トランジスタＳｅｌはオンである。リセットパルスφＲｓｔがＨ状態であるとき、リセットトランジスタＲｓｔはオフであり、かつリセットパルスφＲｓｔがＬ状態であるとき、リセットトランジスタＲｓｔはオンである。選択パルスＨＳＲ［ｉ］がＨ状態であるとき、スイッチトランジスタＳＷはオフであり、かつ選択パルスＨＳＲ［ｉ］がＬ状態であるとき、スイッチトランジスタＳＷはオンである。ｉは１からｎの整数である。
【０１２０】
図５において、撮像装置１による画素信号の読み出し動作は、図４に示す動作と同様である。第１の基準電圧の電圧値ＶＲＥＦ１と、第２の基準電圧の電圧値ＶＲＥＦ２とが図５に示されている。式（６）に示すように、第２の基準電圧と、暗時における出力電圧との差分の電圧値ＶＯＦＦＳＥＴは、第１の基準電圧の電圧値ＶＲＥＦ１と第２の基準電圧の電圧値ＶＲＥＦ２との差分である。図５に示すように、複数の画素３のリセット時における出力電圧Ｖｒｅｓ１の電圧値は、ＶＲＥＦ１である。複数の画素３のリセット時における出力電圧Ｖｒｅｓ１は、複数の画素３の露光時における出力電圧Ｖｓｉｇ１よりも小さい。第２の基準電圧（ＶＲＥＦ２）は、第１の基準電圧（ＶＲＥＦ１）よりも小さい電圧に設定される。第２の基準電圧が第１の基準電圧よりも小さいため、第２の基準電圧は出力電圧よりも常に小さいことが保証される。第２の基準電圧と出力電圧との差分は、暗時に最小である。式（６）に示すように、暗時であっても、第２の基準電圧と暗時における出力電圧との差分が高精度に確保される。
【０１２１】
本発明の各態様の撮像装置は、垂直選択部４と、スイッチ部５と、水平選択部６との少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の撮像装置は、画素３の要素のうち選択トランジスタＳｅｌに対応する構成を有していなくてもよい。本発明の各態様の撮像装置は、基準電流生成部８の要素のうち選択トランジスタＳｅｌ１に対応する構成を有していなくてもよい。
【０１２２】
上記のように、撮像装置１は、複数の画素３と、基準電流生成部８（基準電流生成回路）と、カレントミラー部ＣＭ１（差分電流生成回路）と、基準電圧生成部９（基準電圧生成回路）と、変換部Ｉ／Ｖ１（変換回路）と、出力回路ＯＵＴとを有する。複数の画素３は、入射光に応じた画素電流を出力する。基準電流生成部８は、基準電流を生成する。画素電流と基準電流とがカレントミラー部ＣＭ１に入力される。カレントミラー部ＣＭ１は、画素電流と基準電流との差分に応じた差分電流を生成する。基準電圧生成部９は、第１の基準電圧と第２の基準電圧とを生成する。差分電流と第１の基準電圧とが変換部Ｉ／Ｖ１に入力される。変換部Ｉ／Ｖ１は、第１の基準電圧に基づいて差分電流を出力電圧に変換する。出力電圧と第２の基準電圧とが出力回路ＯＵＴに入力される。出力回路ＯＵＴは、出力電圧と第２の基準電圧とを出力する。複数の画素３のリセット時における出力電圧が複数の画素３の露光時における出力電圧よりも大きい場合、第２の基準電圧は第１の基準電圧よりも大きい。複数の画素３のリセット時における出力電圧が複数の画素３の露光時における出力電圧よりも小さい場合、第２の基準電圧は第１の基準電圧よりも小さい。
【０１２３】
第１の実施形態では、第１の基準電圧と第２の基準電圧とが上記の関係を満たすことにより、電圧差の精度が向上する。このため、後段回路２００は、信号処理を高精度に行うことができる。
【０１２４】
第１の実施形態では、出力回路ＯＵＴは、出力電圧と第２の基準電圧とを交互に出力する。減算器２０３は、出力部７から連続的に出力された出力電圧と第２の基準電圧との組み合わせについて減算を行う。長周期ノイズが信号に重畳する場合、連続的に出力された出力電圧と第２の基準電圧との各々に重畳する長周期ノイズの量は、ほぼ同一である。このため、基準電圧に長周期ノイズが重畳した場合であっても、減算によりノイズ成分が抑圧される。
【０１２５】
第１の実施形態では、基準電流生成部８は、ゲート端子とドレイン端子とが電気的に接続されたトランジスタＮｒｅｆ１を有する。このため、基準電流生成部８は、簡単な構成で基準電流を生成することができる。
【０１２６】
（第２の実施形態）
本発明の第２の実施形態では、第１の実施形態における基準電流生成部８が、図６に示す基準電流生成部８ａに変更される。
【０１２７】
図６は、出力部７と基準電流生成部８ａと基準電圧生成部９との構成を示している。図６に示す構成について、図２に示す構成と異なる点を説明する。図６に示すように、基準電流生成部８ａは、トランジスタＮｒｅｆ１と、選択トランジスタＳｅｌ１と、スイッチＳＷ２と、容量素子Ｃｒｅｆとを有する。例えば、トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とは、ＮＭＯＳトランジスタである。トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とは、ゲート端子と、ソース端子と、ドレイン端子とを有する。スイッチＳＷ２は、トランジスタであってもよい。
【０１２８】
トランジスタＮｒｅｆ１のドレイン端子は、電源電圧ＶＤＤを出力する電源に接続されている。トランジスタＮｒｅｆ１のソース端子は、選択トランジスタＳｅｌ１に接続されている。トランジスタＮｒｅｆ１は、基準電流をソース端子から出力する。例えば、基準電流の電流値は、入射光量がほぼゼロである暗時における画素信号の電流値と同一である。
【０１２９】
選択トランジスタＳｅｌ１のドレイン端子は、トランジスタＮｒｅｆ１のソース端子に接続されている。選択トランジスタＳｅｌ１のソース端子は、スイッチ部５に接続されている。選択トランジスタＳｅｌ１のゲート端子は、電源電圧ＶＤＤを出力する電源に接続されている。選択トランジスタＳｅｌ１のドレイン端子と選択トランジスタＳｅｌ１のソース端子との間に基準電流が流れる。選択トランジスタＳｅｌ１は、トランジスタＮｒｅｆ１から出力された基準電流をソース端子から出力する。
【０１３０】
スイッチＳＷ２は、第１の端子と第２の端子とを有する。スイッチＳＷ２の第１の端子は、トランジスタＮｒｅｆ１のゲート端子に接続されている。スイッチＳＷ２の第２の端子は、電源電圧ＶＤＤを出力する電源に接続されている。
【０１３１】
容量素子Ｃｒｅｆは、第１の端子と第２の端子とを有する。容量素子Ｃｒｅｆの第１の端子は、トランジスタＮｒｅｆ１のゲート端子とスイッチＳＷ２の第１の端子とに接続されている。容量素子Ｃｒｅｆの第２の端子は、グランドに接続されている。
【０１３２】
スイッチＳＷ２は、オンとオフとを切り替えることができる素子である。スイッチＳＷ２がオンである場合、容量素子Ｃｒｅｆの第１の端子は電源に電気的に接続される。スイッチＳＷ２がオフである場合、容量素子Ｃｒｅｆの第１の端子は、電源から電気的に絶縁される。
【０１３３】
スイッチＳＷ２と容量素子Ｃｒｅｆとは、サンプルホールド回路を構成する。スイッチＳＷ２は、電源電圧ＶＤＤをサンプリングする。容量素子Ｃｒｅｆは、スイッチＳＷ２によってサンプリングされた電圧を保持する。つまり、容量素子Ｃｒｅｆは、サンプリング容量である。電源電圧ＶＤＤがサンプリングされることによって、電源電圧ＶＤＤに重畳するノイズの影響が低減される。この結果、基準電流の電流値ＩＲＥＦがほぼ一定になる。
【０１３４】
基準電流生成部８ａの構成は、上記の構成に限らない。基準電流生成部８ａの一部は、画素３と同様に構成されてもよい。例えば、トランジスタＮｒｅｆ１は、増幅トランジスタＤｒｖと同様に構成されてもよい。例えば、選択トランジスタＳｅｌ１は、選択トランジスタＳｅｌと同様に構成されてもよい。図６では、トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とスイッチＳＷ２とが撮像部２の一部である。しかし、トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とスイッチＳＷ２とは、撮像部２とは独立して構成されてもよい。トランジスタＮｒｅｆ１と選択トランジスタＳｅｌ１とは、ＰＭＯＳトランジスタであってもよい。
【０１３５】
上記以外の点については、図６に示す構成は図２に示す構成と同様である。
【０１３６】
上記のように、複数の画素３の各々は、光電変換部ＰＤと、転送トランジスタＴｘ（電荷転送部）と、電荷蓄積部ＦＤと、信号生成部とを有する。光電変換部ＰＤは、入射光に応じた信号電荷を生成する。転送トランジスタＴｘは、光電変換部ＰＤで生成された信号電荷を転送する。電荷蓄積部ＦＤは、転送トランジスタＴｘによって転送された信号電荷を蓄積する。信号生成部は、電荷蓄積部ＦＤの電圧に応じた画素電流を生成する。信号生成部は、増幅トランジスタＤｒｖ（第１のＭＯＳトランジスタ）である。増幅トランジスタＤｒｖは、ドレイン端子（第１のドレイン端子）とソース端子（第１のソース端子）とを有する。増幅トランジスタＤｒｖのドレイン端子と増幅トランジスタＤｒｖのソース端子との間に画素電流が流れる。
【０１３７】
上記のように、基準電流生成部８ａは、トランジスタＮｒｅｆ１（第２のＭＯＳトランジスタ）と、スイッチＳＷ２と、容量素子Ｃｒｅｆとを有する。トランジスタＮｒｅｆ１は、ゲート端子とドレイン端子（第２のドレイン端子）とソース端子（第２のソース端子）とを有する。トランジスタＮｒｅｆ１のドレイン端子とトランジスタＮｒｅｆ１のソース端子との間に基準電流が流れる。スイッチＳＷ２は、トランジスタＮｒｅｆ１のゲート端子に接続された第１の端子と、トランジスタＮｒｅｆ１のドレイン端子に接続された第２の端子とを有する。容量素子Ｃｒｅｆは、トランジスタＮｒｅｆ１のゲート端子に接続されている。
【０１３８】
本発明の各態様の撮像装置は、基準電流生成部８ａの要素のうち選択トランジスタＳｅｌ１に対応する構成を有していなくてもよい。
【０１３９】
第２の実施形態では、第１の基準電圧と第２の基準電圧との関係により、電圧差の精度が向上する。このため、後段回路２００は、信号処理を高精度に行うことができる。
【０１４０】
第２の実施形態では、基準電流生成部８ａはスイッチＳＷ２と容量素子Ｃｒｅｆとを有する。このため、基準電流生成部８ａは、電源電圧ＶＤＤの揺れに対する耐性が高い基準電流を生成することができる。この結果、基準電流生成部８ａのＰＳＲＲ（電源電圧変動除去比）が向上する。
【０１４１】
（第３の実施形態）
本発明の第３の実施形態では、第１の実施形態における基準電流生成部８が、図７に示す基準電流生成部８ｂに変更される。
【０１４２】
図７は、撮像部２とスイッチ部５と基準電流生成部８ｂとの構成を示している。基準電流生成部８ｂについて、図２に示す基準電流生成部８と異なる点を説明する。図７では、撮像部２が有する複数の画素３のうち２行の画素３が示され、かつ他の行の画素３は省略されている。図７に示すように、基準電流生成部８ｂは、複数の転送トランジスタＴｘ１と、複数の電荷蓄積部ＦＤ１と、複数のリセットトランジスタＲｓｔ１と、複数の増幅トランジスタＤｒｖ１と、複数の選択トランジスタＳｅｌ１とを有する。図７では、基準電流生成部８ｂは、２つの転送トランジスタＴｘ１と、２つの電荷蓄積部ＦＤ１と、２つのリセットトランジスタＲｓｔ１と、２つの増幅トランジスタＤｒｖ１と、２つの選択トランジスタＳｅｌ１とを有する。例えば、転送トランジスタＴｘ１と、リセットトランジスタＲｓｔ１と、増幅トランジスタＤｒｖ１と、選択トランジスタＳｅｌ１との各々は、ＮＭＯＳトランジスタである。転送トランジスタＴｘ１と、リセットトランジスタＲｓｔ１と、増幅トランジスタＤｒｖ１と、選択トランジスタＳｅｌ１との各々は、ゲート端子と、ソース端子と、ドレイン端子とを有する。
【０１４３】
転送トランジスタＴｘ１のドレイン端子は、電源線３２に接続されている。転送トランジスタＴｘ１のソース端子は、電荷蓄積部ＦＤ１に接続されている。転送トランジスタＴｘ１のゲート端子は、グランドに接続されている。
【０１４４】
リセットトランジスタＲｓｔ１のドレイン端子は、電源線３２に接続されている。リセットトランジスタＲｓｔ１のソース端子は、電荷蓄積部ＦＤ１に接続されている。リセットトランジスタＲｓｔ１のゲート端子は、制御信号線３３に接続されている。
【０１４５】
増幅トランジスタＤｒｖ１のドレイン端子は、電源線３２に接続されている。増幅トランジスタＤｒｖ１のソース端子は、選択トランジスタＳｅｌ１に接続されている。増幅トランジスタＤｒｖ１のゲート端子は、電荷蓄積部ＦＤ１に接続されている。増幅トランジスタＤｒｖ１は、基準電流をソース端子から出力する。例えば、基準電流の電流値は、入射光量がほぼゼロである暗時における画素信号の電流値と同一である。
【０１４６】
複数の電荷蓄積部ＦＤ１の各々は、信号線３８に接続されている。信号線３８は、複数の増幅トランジスタＤｒｖ１の各々のゲート端子に接続されている。これによって、複数の増幅トランジスタＤｒｖ１の各々のゲート端子は互いに接続されている。図７では、２つの増幅トランジスタＤｒｖ１の各々のゲート端子が互いに接続されている。上記の構成により、複数の電荷蓄積部ＦＤ１の各々は、互いに電気的に接続されている。つまり、複数の電荷蓄積部ＦＤ１により容量素子が構成される。
【０１４７】
選択トランジスタＳｅｌ１のドレイン端子は、増幅トランジスタＤｒｖ１のソース端子に接続されている。選択トランジスタＳｅｌ１のソース端子は、垂直信号線３７に接続されている。複数の選択トランジスタＳｅｌ１のうちの１つのゲート端子は、電源線３２に接続されている。残りの選択トランジスタＳｅｌ１のゲート端子は、グランドに接続されている。垂直信号線３７は、スイッチトランジスタＳＷ１に接続されている。ゲート端子が電源線３２に接続された選択トランジスタＳｅｌ１のドレイン端子とその選択トランジスタＳｅｌ１のソース端子との間に基準電流が流れる。ゲート端子が電源線３２に接続された選択トランジスタＳｅｌ１は、増幅トランジスタＤｒｖ１から出力された基準電流をソース端子から出力する。
【０１４８】
転送トランジスタＴｘ１は、ゲート端子に印加されるグランド電圧により、オフである。リセットトランジスタＲｓｔ１は、垂直選択部４から出力されるリセットパルスφＲｓｔにより制御される。複数の選択トランジスタＳｅｌ１のうちの１つは、ゲート端子に印加される電源電圧ＶＤＤにより、オンである。残りの選択トランジスタＳｅｌ１は、ゲート端子に印加されるグランド電圧により、オフである。
【０１４９】
画素３における電荷蓄積部ＦＤがリセットされたとき、電荷蓄積部ＦＤ１がリセットされる。このとき、電荷蓄積部ＦＤ１の電圧に基づく信号が垂直信号線３７に出力される。つまり、基準電流が垂直信号線３７に出力される。電荷蓄積部ＦＤ１の容量が大きい場合、電荷蓄積部ＦＤ１の電圧に重畳するノイズの影響が低減される。２つの電荷蓄積部ＦＤ１により容量素子が構成されるため、電荷蓄積部ＦＤ１の電圧に重畳するノイズの影響が低減される。
【０１５０】
基準電流生成部８ｂは、光電変換部を有していない。このため、基準電流生成部８ｂの面積が低減される。
【０１５１】
基準電流生成部８ｂの構成は、上記の構成に限らない。図７では、転送トランジスタＴｘ１と電荷蓄積部ＦＤ１とリセットトランジスタＲｓｔ１と増幅トランジスタＤｒｖ１と選択トランジスタＳｅｌ１とが撮像部２の一部である。しかし、転送トランジスタＴｘ１と電荷蓄積部ＦＤ１とリセットトランジスタＲｓｔ１と増幅トランジスタＤｒｖ１と選択トランジスタＳｅｌ１とは、撮像部２とは独立して構成されてもよい。転送トランジスタＴｘ１とリセットトランジスタＲｓｔ１と増幅トランジスタＤｒｖ１と選択トランジスタＳｅｌ１とは、ＰＭＯＳトランジスタであってもよい。３つ以上の電荷蓄積部ＦＤ１の各々が３つ以上の増幅トランジスタＤｒｖ１の各々のゲート端子に接続され、かつ３つ以上の増幅トランジスタＤｒｖ１の各々のゲート端子が互いに接続されてもよい。
【０１５２】
上記のように、複数の画素３の各々は、光電変換部ＰＤと、転送トランジスタＴｘ（電荷転送部）と、電荷蓄積部ＦＤ（第１の電荷蓄積部）と、信号生成部とを有する。光電変換部ＰＤは、入射光に応じた第１の信号電荷を生成する。転送トランジスタＴｘは、光電変換部ＰＤで生成された第１の信号電荷を転送する。電荷蓄積部ＦＤは、転送トランジスタＴｘによって転送された第１の信号電荷を蓄積する。信号生成部は、電荷蓄積部ＦＤの電圧に応じた画素電流を生成する。信号生成部は、増幅トランジスタＤｒｖ（第１のＭＯＳトランジスタ）である。増幅トランジスタＤｒｖは、ドレイン端子（第１のドレイン端子）とソース端子（第１のソース端子）とを有する。増幅トランジスタＤｒｖのドレイン端子と増幅トランジスタＤｒｖのソース端子との間に画素電流が流れる。
【０１５３】
上記のように、基準電流生成部８ｂ（基準電流生成回路）は、第２の信号電荷を蓄積する複数の電荷蓄積部ＦＤ１（第２の電荷蓄積部）と、複数の増幅トランジスタＤｒｖ１（第２のＭＯＳトランジスタ）とを有する。複数の増幅トランジスタＤｒｖ１の各々は、ゲート端子とドレイン端子（第２のドレイン端子）とソース端子（第２のソース端子）とを有する。増幅トランジスタＤｒｖ１のドレイン端子と増幅トランジスタＤｒｖ１のソース端子との間に基準電流が流れる。複数の電荷蓄積部ＦＤ１の各々は、複数の増幅トランジスタＤｒｖ１の各々のゲート端子に接続されている。複数の増幅トランジスタＤｒｖ１の各々のゲート端子は互いに接続されている。
【０１５４】
本発明の各態様の撮像装置は、基準電流生成部８ｂの要素のうち転送トランジスタＴｘ１とリセットトランジスタＲｓｔ１と選択トランジスタＳｅｌ１との少なくとも１つに対応する構成を有していなくてもよい。
【０１５５】
第３の実施形態では、第１の基準電圧と第２の基準電圧との関係により、電圧差の精度が向上する。このため、後段回路２００は、信号処理を高精度に行うことができる。
【０１５６】
第３の実施形態では、複数の電荷蓄積部ＦＤ１により容量素子が構成されるため、複数の電荷蓄積部ＦＤ１の電圧に重畳するノイズの影響が低減される。つまり、基準電流に対するノイズの影響が低減される。
【０１５７】
（第４の実施形態）
図８は、本発明の第４の実施形態の内視鏡システム１００の構成を示している。内視鏡システム１００は、第１から第３の実施形態のいずれか１つの撮像装置１を有する。図８に示すように、内視鏡システム１００は、スコープ１０２と、筐体１０７とを有する。スコープ１０２は、撮像装置１と、レンズ１０３と、レンズ１０４と、ファイバー１０６とを有する。筐体１０７は、画像処理部１０８と、光源装置１０９と、設定部１１０とを有する。
【０１５８】
撮像装置１は、第１から第３の実施形態のいずれか１つの撮像装置１である。レンズ１０３は、被写体１２０からの反射光を撮像装置１に結像する。ファイバー１０６は、被写体１２０に照射される照明光を伝送する。レンズ１０４は、ファイバー１０６によって伝送された照明光を被写体１２０に照射する。光源装置１０９は、被写体１２０に照射される照明光を生成する光源を有する。画像処理部１０８は、撮像装置１から出力される信号に所定の処理を行うことにより撮影画像を生成する。画像処理部１０８は、後段回路２００に対応する回路を含む。設定部１１０は、内視鏡システム１００の撮影モードを制御する。
【０１５９】
内視鏡システム１００の構成は、上記の構成に限らない。本発明の各態様の内視鏡システムは、レンズ１０３と、レンズ１０４と、ファイバー１０６と、画像処理部１０８と、光源装置１０９と、設定部１１０との少なくとも１つに対応する構成を有していなくてもよい。
【０１６０】
第４の実施形態では、第１から第３の実施形態のいずれか１つの撮像装置１が適用されることにより、電圧差の精度が向上する。このため、画像処理部１０８は、信号処理を高精度に行うことができる。
【０１６１】
撮像装置１におけるカラム部の面積の増加が回避されるので、スコープ１０２を細く構成することが可能である。
【０１６２】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０１６３】
本発明の各実施形態によれば、電圧差の精度が向上する。
【符号の説明】
【０１６４】
１  撮像装置
２  撮像部
３  画素
４  垂直選択部
５  スイッチ部
６  水平選択部
７  出力部
８，８ａ，８ｂ  基準電流生成部
９  基準電圧生成部
１００  内視鏡システム
１０２  スコープ
１０３，１０４  レンズ
１０６  ファイバー
１０７  筐体
１０８  画像処理部
１０９  光源装置
１１０  設定部
２００  後段回路
２０１  ＡＦＥ回路
２０２  ラインメモリ
２０３  減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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