(57)【要約】  本発明のＭＯＳＦＥＴ１００は、リアクトルと、電源と、ＭＯＳＦＥＴと、整流素子とを備える電力変換回路に用いるＭＯＳＦＥＴであって、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備え、ｎ型コラム領域及びｐ型コラム領域は、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも高くなるように形成され、ＭＯＳＦＥＴをターンオフしたとき、ドレイン電流が減少し始めてからドレイン電流が最初に０となるまでの間に、ドレイン電流が減少する第１期間と、ドレイン電流が増加する第２期間と、ドレイン電流が再び減少する第３期間とがこの順番に出現するように動作することを特徴とする。  本発明のＭＯＳＦＥＴによれば、ＭＯＳＦＥＴをターンオフしたときに、サージ電圧を従来よりも小さくすることができるため、様々な電力変換回路に適用することができる。
2018042632.tif 000002
【特許請求の範囲】
【請求項１】
リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御するＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備える電力変換回路に用いる前記ＭＯＳＦＥＴであって、
ｎ型コラム領域と、ｐ型コラム領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備え、
前記ｎ型コラム領域及び前記ｐ型コラム領域は、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量よりも高くなるように形成され、
前記ＭＯＳＦＥＴをターンオフしたとき、ドレイン電流が減少し始めてから前記ドレイン電流が最初に０となるまでの間に、前記ドレイン電流が減少する第１期間と、前記ドレイン電流が増加する第２期間と、前記ドレイン電流が再び減少する第３期間とがこの順番に出現するように動作することを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ｎ型コラム領域の不純物総量は、前記ｐ型コラム領域の不純物総量の１．０５倍〜１．１５倍の範囲内にあることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記第３期間における単位時間当たりの前記ドレイン電流の減少量は、前記第１期間における単位時間当たりの前記ドレイン電流の減少量よりも小さいことを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項４】
前記ＭＯＳＦＥＴは、前記ＭＯＳＦＥＴをターンオフしたとき、ミラー期間終了後にゲート・ソース間電圧が一時的に上昇する期間が出現するように動作することを特徴とする請求項１〜３のいずれかに記載のＭＯＳＦＥＴ。
【請求項５】
前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ＭＯＳＦＥＴは、
平面的に見て前記ｎ型コラム領域が位置する領域内に、前記ベース領域の最深部よりも深い深さ位置まで形成され、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチと、
前記トレンチの内周面に形成されたゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＭＯＳＦＥＴであることを特徴とする請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。
【請求項６】
前記半導体基体は、前記ｎ型コラム領域の一部及び前記ｐ型コラム領域の全部の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ＭＯＳＦＥＴは、
前記ソース領域と前記ｎ型コラム領域とに挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＭＯＳＦＥＴであることを特徴とする請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。
【請求項７】
前記半導体基体は、前記ｎ型コラム領域の表面のうち前記ベース領域が形成されていない部分に形成されたｎ型の表面高濃度拡散領域をさらに有することを特徴とする請求項６に記載のＭＯＳＦＥＴ。
【請求項８】
前記ｐ型コラム領域においては、前記ｐ型コラム領域の深さ方向において、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の幅が広くなっていることを特徴とする請求項１〜７のいずれかに記載のＭＯＳＦＥＴ。
【請求項９】
前記ｐ型コラム領域においては、前記ｐ型コラム領域の深さ方向において、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の不純物濃度が高くなっていることを特徴とする請求項１〜７のいずれかに記載のＭＯＳＦＥＴ。
【請求項１０】
リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項１〜９のいずれかに記載のＭＯＳＦＥＴと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
【請求項１１】
前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項１０に記載の電力変換回路。
【請求項１２】
前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項１０に記載の電力変換回路。
【請求項１３】
前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項１０に記載の電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ及び電力変換回路に関する。
【背景技術】
【０００２】
従来、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。【０００３】
なお、本明細書中、スーパージャンクション構造とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造をいう。【０００４】
従来のＭＯＳＦＥＴ９００は、図１６に示すように、ｎ型コラム領域９１４及びｐ型コラム領域９１６、ｎ型コラム領域９１４及びｐ型コラム領域９１６の表面に形成されたｐ型のベース領域９１８、並びに、ベース領域９１８の表面に形成されたｎ型のソース領域９２０を有し、ｎ型コラム領域９１４及びｐ型コラム領域９１６でスーパージャンクション構造が構成されている半導体基体９１０と、平面的に見てｎ型コラム領域９１４が位置する領域内に、ベース領域９１８の最深部よりも深い深さ位置まで形成され、かつ、ソース領域９２０の一部が内周面に露出するように形成されたトレンチ９２２と、トレンチ９２２の内周面に形成されたゲート絶縁膜９２４を介してトレンチ９２２の内部に埋め込まれてなるゲート電極９２６とを備える。【０００５】
従来のＭＯＳＦＥＴ９００において、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、ｎ型コラム領域９１４の不純物総量がｐ型コラム領域９１６の不純物総量と等しくなるように形成されている。すなわち、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、チャージバランスが取れている。【０００６】
従来のＭＯＳＦＥＴ９００は、ｎ型コラム領域９１４及びｐ型コラム領域９１６でスーパージャンクション構造が構成されている半導体基体９１０を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−６４６６０号公報
【特許文献２】特開２０１２−１４３０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、従来のＭＯＳＦＥＴ９００は、上記したように低オン抵抗、かつ、高耐圧のスイッチング素子となるため、電力変換回路に用いられることが考えられる（例えば、特許文献２参照。）。しかしながら、従来のＭＯＳＦＥＴを電力変換回路に用いた場合には、ＭＯＳＦＥＴをターンオフしたときに、サージ電圧が大きくなる傾向にあるため、電力変換回路に要求されるサージ電圧の規格を満たし難く、様々な電力変換回路に適用することが難しいという問題がある。【０００９】
そこで、本発明は、上記した問題を解決するためになされたものであり、様々な電力変換回路に適用することが可能なＭＯＳＦＥＴ及びこれを用いた電力変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
［１］本発明のＭＯＳＦＥＴは、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御するＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備える電力変換回路に用いる前記ＭＯＳＦＥＴであって、ｎ型コラム領域と、ｐ型コラム領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備え、前記ｎ型コラム領域及び前記ｐ型コラム領域は、前記ｎ型コラム領域の不純物総量が前記ｐ型コラム領域の不純物総量よりも高くなるように形成され、前記ＭＯＳＦＥＴをターンオフしたとき、ドレイン電流が減少し始めてから前記ドレイン電流が最初に０となるまでの間に、前記ドレイン電流が減少する第１期間と、前記ドレイン電流が増加する第２期間と、前記ドレイン電流が再び減少する第３期間とがこの順番に出現するように動作することを特徴とする。【００１１】
なお、本明細書中、「不純物総量」とは、ＭＯＳＦＥＴ内の構成要素（ｎ型コラム領域又はｐ型コラム領域）の不純物の総量をいう。【００１２】
［２］本発明のＭＯＳＦＥＴによれば、前記ｎ型コラム領域の不純物総量は、前記ｐ型コラム領域の不純物総量の１．０５倍〜１．１５倍の範囲内にあることが好ましい。【００１３】
［３］本発明のＭＯＳＦＥＴによれば、前記第３期間における単位時間当たりの前記ドレイン電流の減少量は、前記第１期間における単位時間当たりの前記ドレイン電流の減少量よりも小さいことが好ましい。【００１４】
［４］本発明のＭＯＳＦＥＴによれば、前記ＭＯＳＦＥＴは、前記ＭＯＳＦＥＴをターンオフしたとき、ミラー期間終了後にゲート・ソース間電圧が一時的に上昇する期間が出現するように動作することが好ましい。【００１５】
［５］本発明のＭＯＳＦＥＴによれば、前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ＭＯＳＦＥＴは、平面的に見て前記ｎ型コラム領域が位置する領域内に、前記ベース領域の最深部よりも深い深さ位置まで形成され、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチと、前記トレンチの内周面に形成されたゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＭＯＳＦＥＴであることが好ましい。【００１６】
［６］本発明のＭＯＳＦＥＴによれば、前記半導体基体は、前記ｎ型コラム領域の一部及び前記ｐ型コラム領域の全部の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ＭＯＳＦＥＴは、前記ソース領域と前記ｎ型コラム領域とに挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＭＯＳＦＥＴであることが好ましい。【００１７】
［７］本発明のＭＯＳＦＥＴによれば、前記半導体基体は、前記ｎ型コラム領域の表面のうち前記ベース領域が形成されていない部分に形成されたｎ型の表面高濃度拡散領域をさらに有することが好ましい。【００１８】
［８］本発明のＭＯＳＦＥＴによれば、前記ｐ型コラム領域においては、前記ｐ型コラム領域の深さ方向において、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の幅が広くなっている(すなわち、ｐ型コラム領域は、ｐ型コラム領域の深部から表面に向かうに従ってｐ型コラム領域の幅が徐々に広くなっていくような構造を有する）ことが好ましい。【００１９】
［９］本発明のＭＯＳＦＥＴによれば、前記ｐ型コラム領域においては、前記ｐ型コラム領域の深さ方向において、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の不純物濃度が高くなっている(すなわち、ｐ型コラム領域は、ｐ型コラム領域の深部から表面に向かうに従ってｐ型コラム領域の不純物濃度が徐々に高くなっていくような構造を有する）ことが好ましい。【００２０】
［１０］本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する［１］〜［９］のいずれかに記載のＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。【００２１】
［１１］本発明の電力変換回路によれば、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。【００２２】
［１２］本発明の電力変換回路によれば、前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることが好ましい。【００２３】
［１３］本発明の電力変換回路によれば、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
【発明の効果】
【００２４】
本発明のＭＯＳＦＥＴ及び電力変換回路によれば、ｎ型コラム領域及びｐ型コラム領域は、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも高くなるように形成され、ＭＯＳＦＥＴをターンオフしたとき、ドレイン電流が減少し始めてからドレイン電流が最初に０となるまでの間に、ドレイン電流が減少する第１期間と、ドレイン電流が増加する第２期間と、ドレイン電流が再び減少する第３期間とがこの順番に出現するように動作するため、従来のＭＯＳＦＥＴ９００と比較して、ドレイン電流の電流値が０になるまでの時間を長くすることができ、かつ、第３期間における単位時間当たりのドレイン電流の減少量を小さくすることができる（図３及び図４の実施例のＩｄ参照。）。従って、ＭＯＳＦＥＴのサージ電圧を従来のＭＯＳＦＥＴ９００よりも小さくすることができるため、電力変換回路に要求されるサージ電圧の規格を満たし易くなり、その結果、様々な電力変換回路に適用することが可能となる。【００２５】
また、本発明のＭＯＳＦＥＴ及び電力変換回路によれば、上記したように、従来のＭＯＳＦＥＴ９００と比較して、ドレイン・ソース間電圧Ｖｄｓが最大になるまでの時間を長くすることができ、かつ、ドレイン・ソース間電圧Ｖｄｓが最大になるまでのドレイン・ソース間電圧Ｖｄｓの単位時間当たりの増加量を小さくすることができるため、従来のＭＯＳＦＥＴ９００よりも発振が起こり難くなる。【００２６】
さらにまた、本発明のＭＯＳＦＥＴによれば、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【図面の簡単な説明】
【００２７】
【図１】実施形態１に係る電力変換回路１を示す回路図である。
【図２】実施形態１に係るＭＯＳＦＥＴ１００を示す断面図である。
【図３】実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴをターンオフしたときのドレイン電流Ｉｄ、ドレイン・ソース間電圧Ｖｄｓ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。図３（ａ）はＭＯＳＦＥＴをターンオフしたときのドレイン電流Ｉｄ及びドレイン・ソース間電圧Ｖｄｓの時間推移シミュレーション結果を示すグラフであり、図３（ｂ）はＭＯＳＦＥＴをターンオフしたときのゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。なお、実施例に係るＭＯＳＦＥＴは、実施形態１に係るＭＯＳＦＥＴ１００であり、比較例に係るＭＯＳＦＥＴは、ｐ型コラム領域の不純物総量をｎ型コラム領域の不純物総量の１．１０倍としたＭＯＳＦＥＴである（図４及び図６において同じ。）。また、電源電圧は３００Ｖである。
【図４】図３の要部を拡大したグラフである。図４（ａ）は図３（ａ）の要部を拡大したグラフであり、図４（ｂ）は図３（ｂ）の要部を拡大したグラフである。
【図５】実施形態１に係るＭＯＳＦＥＴ１００を用いた場合において、ＭＯＳＦＥＴをターンオフしたときのドレイン電流Ｉｄ、ドレイン電流Ｉｄの電子電流成分及びホール電流成分の時間推移シミュレーション結果を示すグラフである。
【図６】ＭＯＳＦＥＴをターンオフしたときのｎ型コラム領域１１４の深さ方向の静電ポテンシャルの変化のシミュレーション結果を示すグラフである。図６（ａ）は実施例に係るＭＯＳＦＥＴを用いた場合において、ＭＯＳＦＥＴをターンオフしたときのｎ型コラム領域１１４の深さ方向の静電ポテンシャルの変化のシミュレーション結果を示すグラフであり、図６（ｂ）は比較例に係るＭＯＳＦＥＴを用いた場合において、ＭＯＳＦＥＴをターンオフしたときのｎ型コラム領域の深さ方向の静電ポテンシャルの変化のシミュレーション結果を示すグラフである。なお、図６は、図２におけるＡ１−Ａ２で示す破線部分の静電ポテンシャルの変化のシミュレーション結果を示しており、ゲート電極１２６の最下部の深さ位置（ゲート電極１２６とゲート絶縁膜１２４の界面）を０μｍとしている。また、図６における符号（Ａ）〜（Ｅ）は、図５における（Ａ）〜（Ｅ）のそれぞれの時点での静電ポテンシャルを示している。
【図７】ＭＯＳＦＥＴ１００がオン状態のときの、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。図７（ａ）は電力変換回路１の動作状況を示す回路図であり、図７（ｂ）はＭＯＳＦＥＴ１００の動作状況を示す図であり、図７（ｃ）は整流素子３０の動作状況を示す図である（以下、図８〜図１１について同じ。）
【図８】第１期間における、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。
【図９】第２期間における、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。
【図１０】第３期間における、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。
【図１１】ＭＯＳＦＥＴ１００がオフ状態のときの、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。
【図１２】変形例１に係る電力変換回路２を示す回路図である。図１２中、符号４０は負荷を示し、符号５０はコンデンサを示す。
【図１３】変形例２に係る電力変換回路３を示す回路図である。図１３中、符号４０は負荷を示し、符号５０はコンデンサを示す。
【図１４】実施形態２に係るＭＯＳＦＥＴ１０２を示す断面図である。
【図１５】実施形態３に係る電力変換回路４を示す回路図である。
【図１６】従来のＭＯＳＦＥＴ９００を示す断面図である。なお、符号９１２は低抵抗半導体層を示す。
【発明を実施するための形態】
【００２８】
以下、本発明のＭＯＳＦＥＴ及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
【００２９】
［実施形態１］
１．実施形態１に係る電力変換回路１の構成及び動作について
実施形態１に係る電力変換回路１は、ＤＣ−ＤＣコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態１に係る電力変換回路１は、図１に示すように、リアクトル１０と、電源２０と、実施形態１に係るＭＯＳＦＥＴ１００と、整流素子３０とを備える。
【００３０】
リアクトル１０は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
電源２０は、リアクトル１０に電流を供給する直流電源である。ＭＯＳＦＥＴ１００は、電源２０からリアクトル１０に供給する電流を制御する。具体的には、ＭＯＳＦＥＴ１００は、ドライブ回路（図示せず）からＭＯＳＦＥＴ１００のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル１０と電源２０の負極との間を導通させる。ＭＯＳＦＥＴ１００の具体的な構成については、後述する。
整流素子３０は、電源２０からリアクトル１０に供給する電流の整流動作を行う、シリコンのファスト・リカバリー・ダイオード（Ｓｉ−ＦＲＤ）である。具体的には、整流素子３０は、ライフタイムコントロールされたｐｉｎダイオードである。
【００３１】
電源２０の陽極（＋）は、リアクトル１０の一方端１２及び整流素子３０のカソード電極と電気的に接続されており、電源２０の負極（−）は、ＭＯＳＦＥＴ１００のソース電極と電気的に接続されている。また、ＭＯＳＦＥＴ１００のドレイン電極は、リアクトル１０の他方端１４及び整流素子３０のアノード電極と電気的に接続されている。
【００３２】
このような電力変換回路１において、ＭＯＳＦＥＴ１００がオン状態のときは、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され、当該電流経路に電流が流れる（図７（ａ）参照。）。このとき、リアクトル１０には電源２０の電気エネルギーが蓄積される。
そして、ＭＯＳＦＥＴ１００をターンオフしたときには、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路を流れる電流が減少し、やがて０になる（図１１（ａ）参照。）。一方、リアクトル１０は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる（リアクトル１０に蓄積された電気エネルギーが放出される）。リアクトル１０の起電力により発生した電流は整流素子３０に向かい、整流素子３０に順方向電流が流れる（図１１（ａ）参照。）。
なお、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、リアクトル１０に流れる電流量に等しい。そして、ＭＯＳＦＥＴ１００のスイッチング期間は短い（長く見積もっても１００ナノ秒）ため、その期間内においてリアクトル１０を流れる電流量はほとんど変化しない。従って、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
【００３３】
ところで、このような電力変換回路１において、ＭＯＳＦＥＴとして、従来のＭＯＳＦＥＴ９００や、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも高いＭＯＳＦＥＴ（比較例に係るＭＯＳＦＥＴ）を用いた場合には、ＭＯＳＦＥＴをターンオフしたときに、ＭＯＳＦＥＴのドレイン電流Ｉｄが急激に減少するとともにドレイン・ソース間電圧Ｖｄｓが急激に大きくなるため、サージ電圧が大きくなる（図３（ａ）及び図４（ａ）の比較例のＶｄｓ参照。）。
【００３４】
そこで、本発明においては、ＭＯＳＦＥＴとして、下記の実施形態１に係るＭＯＳＦＥＴ１００を用いる。
【００３５】
２．実施形態１に係るＭＯＳＦＥＴ１００の構成について
実施形態１に係るＭＯＳＦＥＴ１００は、図２に示すように、半導体基体１１０と、トレンチ１２２と、ゲート電極１２６と、層間絶縁膜１２８と、ソース電極１３０と、ドレイン電極１３２とを備えるトレンチゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
【００３６】
半導体基体１１０は、ｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に形成され低抵抗半導体層１１２よりも不純物濃度が低いｎ型のバッファ層１１３、バッファ層１１３上に水平方向に沿って交互に配列されたｎ型コラム領域１１４及びｐ型コラム領域１１６、ｎ型コラム領域１１４及びｐ型コラム領域１１６の表面に形成されたｐ型のベース領域１１８、並びに、ベース領域１１８の表面に形成されたｎ型のソース領域１２０を有し、ｎ型コラム領域１１４及びｐ型コラム領域１１６とでスーパージャンクション構造が構成されている。なお、バッファ層１１３及びｎ型コラム領域１１４は一体的に形成されており、バッファ層１１３とｎ型コラム領域１１４とでｎ型半導体層１１５を構成している。
【００３７】
半導体基体１１０において、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量よりも高くなるように形成されており、具体的には、ｎ型コラム領域１１４の不純物総量は、ｐ型コラム領域１１６の不純物総量の１．０５倍〜１．１５倍の範囲内にあり、例えば、１．１０倍である。
【００３８】
ｐ型コラム領域１１６においては、ｐ型コラム領域１１６の深さ方向において、ｐ型コラム領域１１６の深部から表面に向かうに従ってｐ型コラム領域１１６の幅が徐々に広くなっている。ｐ型コラム領域１１６の不純物濃度は、深さによらず一定になっている。
【００３９】
ｎ型コラム領域１１４、ｐ型コラム領域１１６、ソース領域１２０、トレンチ１２２及びゲート電極１２６はいずれも、平面的に見てストライプ状に形成されている。
【００４０】
低抵抗半導体層１１２の厚さは、例えば１００μｍ〜４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ｎ型半導体層１１５の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。ｎ型半導体層１１５の不純物濃度は例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ｐ型コラム領域１１６の不純物濃度は例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ベース領域１１８の最深部の深さ位置は、例えば０．５μｍ〜２．０μｍの範囲内にあり、ベース領域１１８の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。ソース領域１２０の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内にあり、ソース領域１２０の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。
【００４１】
トレンチ１２２は、平面的に見てｎ型コラム領域１１４が位置する領域内に、ベース領域１１８の最深部よりも深い深さ位置まで形成され、かつ、ソース領域１２０の一部が内周面に露出するように形成されている。トレンチ１２２の深さは、例えば３μｍである。
【００４２】
ゲート電極１２６は、トレンチ１２２の内周面に形成されたゲート絶縁膜１２４を介してトレンチ１２２の内部に埋め込まれてなる。ゲート絶縁膜１２４は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１２６は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
【００４３】
層間絶縁膜１２８は、ソース領域１２０の一部、ゲート絶縁膜１２４及びゲート電極１２６を覆うように形成されている。層間絶縁膜１２８は、ＣＶＤ法により形成された厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
【００４４】
ソース電極１３０は、ベース領域１１８、ソース領域１２０の一部、及び、層間絶縁膜１２８を覆うように形成され、ソース領域１２０と電気的に接続されている。ドレイン電極１３２は、低抵抗半導体層１１２の表面上に形成されている。ソース電極１３０は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。ドレイン電極１３２は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
【００４５】
３．ターンオフしたときのＭＯＳＦＥＴ１００の波形・動作について
実施形態１に係るＭＯＳＦＥＴ１００を説明するために、まず比較例に係るＭＯＳＦＥＴを説明する。
比較例に係るＭＯＳＦＥＴは、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、ｎ型コラム領域及びｐ型コラム領域の不純物総量が実施形態１に係るＭＯＳＦＥＴ１００と異なる。すなわち、比較例に係るＭＯＳＦＥＴにおいて、ｐ型コラム領域の不純物総量は、ｎ型コラム領域の不純物総量の１．１０倍である。
【００４６】
実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴ１００の代わりに比較例に係るＭＯＳＦＥＴを用いた場合、比較例に係るＭＯＳＦＥＴは、ＭＯＳＦＥＴをターンオフしたときに、ドレイン電流Ｉｄが急激に減少するように動作する（図３（ａ）及び図４（ａ）の点線参照。）。また、ドレイン・ソース間電圧Ｖｄｓが短期間に急激に上昇して約３７０Ｖまで増加し、その後振動をしながら電源電圧（３００Ｖ）で安定するように動作する。ゲート・ソース間電圧Ｖｇｓは、ミラー期間後に単調に減少するように動作する（図３（ｂ）及び図４（ｂ）の点線参照。）。
【００４７】
これに対して、実施形態１に係るＭＯＳＦＥＴ１００を用いた実施形態１に係る電力変換回路１においては、ＭＯＳＦＥＴ１００は、ＭＯＳＦＥＴをターンオフしたときに、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、ドレイン電流Ｉｄが減少する第１期間と、ドレイン電流Ｉｄが増加する第２期間と、ドレイン電流Ｉｄが再び減少する第３期間とがこの順番に出現するように動作する（図３（ａ）及び図４（ａ）の実線参照。）。また、ドレイン・ソース間電圧Ｖｄｓの傾きが第２期間で小さくなった後、第３期間において第１期間よりも小さい傾きで緩やかに約３５０Ｖまで増加し、比較例に係るＭＯＳＦＥＴよりも振幅が小さい振動をして電源電圧（３００Ｖ）で安定するように動作する。ゲート・ソース間電圧Ｖｇｓは、ミラー期間終了後に一時的に上昇する期間が出現するように動作する（図３（ｂ）及び図４（ｂ）の実線参照。）。
【００４８】
なお、第３期間における単位時間当たりのドレイン電流Ｉｄの減少量は、第１期間における単位時間当たりのドレイン電流Ｉｄの減少量よりも小さくなる（図３（ａ）及び図４（ａ）参照。）。
【００４９】
また、ＭＯＳＦＥＴ１００においては、ミラー期間末期（図５の符号（Ｂ）参照。）にドレイン電流Ｉｄの電子電流成分が減少するとともにホール電流成分が増加する。その後、ホール電流成分がなくなるため、ドレイン電流Ｉｄが減少を始めるが（第１期間）、一時的に電子電流成分が増加してドレイン電流Ｉｄが増加する（第２期間）。その後、電子電流成分の減少とともにドレイン電流Ｉｄも減少して０になる（第３期間）。
【００５０】
さらにまた、比較例に係るＭＯＳＦＥＴにおいては、ＭＯＳＦＥＴをターンオフしたとき、ゲート周辺のｎ型コラム領域の静電ポテンシャル（例えば、ゲート電極１２６の最下部の深さ位置（ゲート電極１２６とゲート絶縁膜１２４の界面）からの深さが０．５μｍの位置における静電ポテンシャル）が、ミラー期間（図６（ｂ）の符号（Ａ）参照。）における０．５Ｖ未満から、ミラー期間末期（図６（ｂ）の符号（Ｂ）参照。）に約６Ｖ程度に上がる。しかし、その後、ターンオフ期間においても時間が経過しても（ドレイン電位が高くなっても）当該静電ポテンシャルは約７Ｖ程度までしか上がらない（図６（ｂ）の符号（Ｃ）、（Ｄ）及び（Ｅ）参照。）。
【００５１】
これに対して、実施例に係るＭＯＳＦＥＴにおいては、ＭＯＳＦＥＴをターンオフしたとき、ゲート周辺のｎ型コラム領域の静電ポテンシャル（例えば、ゲート電極１２６の最下部の深さ位置（ゲート電極１２６とゲート絶縁膜１２４の界面）からの深さが０．５μｍの位置における静電ポテンシャル）が、ミラー期間（図６（ａ）の符号（Ａ）参照。）における０．５Ｖ未満から、ミラー期間末期（図６（ａ）の符号（Ｂ）参照。）に約６Ｖ程度に上がる。その後も、第１期間末期（図６（ａ）の符号（Ｃ）参照。）には約８．５Ｖに上がり、第２期間末期（図６（ａ）の符号（Ｄ）参照。）には約１０．５Ｖまで上がる。
【００５２】
このように、ＭＯＳＦＥＴをターンオフしたときに、ゲート周辺のｎ型コラム領域の静電ポテンシャルが高くなるため、ゲート・ドレイン間容量Ｃｇｄを介してゲート電極１２６の電位が高くなり、ゲート・ソース間電圧Ｖｇｓが高くなる。その結果、チャネルが再び広がり、ドレイン電流が増加する第２期間が出現する。
【００５３】
４．電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作について
（１）オン状態
ＭＯＳＦＥＴ１００がオン状態のときは、電力変換回路１においては、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成される（図７（ａ）参照。）。このとき、リアクトル１０には電源２０の電気エネルギーが蓄積される。
ＭＯＳＦＥＴ１００においては、ベース領域１１８にチャネルが形成され、ドレイン電極１３２とソース電極１３０とが導通する（図７（ｂ）参照。）。
整流素子３０においては、整流素子３０に電流が流れておらず、アノード電極側のｐ型領域３２とカソード電極側のｎ型領域３４とのｐｎ接合面から生じる空乏層が広がっている（図７（ｃ）参照。）。
【００５４】
（２）ターンオフ期間
電力変換回路１においては、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路を流れる電流が減少（図８（ａ）参照。）し、やがて０になる。一方、リアクトル１０は、自己を流れる電流を維持するために起電力を発生する。発生した起電力は整流素子３０に印加している逆バイアスを順バイアスに変化させ整流素子３０に順方向電流が流れる。
（２−１）第１期間
ＭＯＳＦＥＴ１００においては、ゲート電位が大きく低下し、ベース領域１１８に形成されていたチャネルが狭くなる（図８（ｂ）参照。）。従って、ソース電極１３０から半導体基体１１０中に電子が流入し難くなりドレイン電流Ｉｄが低下する。
整流素子３０においては、逆バイアスが減少し、ｐｎ接合面から広がっていた空乏層に向かってキャリアが移動する（ｐ型領域３２からはホールが空乏層に向かい、ｎ型領域３４からは電子が空乏層に向かう）。これにより、空乏層が徐々に狭くなっていくとともに、整流素子３０に変位電流が流れる（図８（ｃ）参照。）。
【００５５】
第１期間においては、ドレイン電位が時間経過とともに高くなっており、ゲート周辺のｎ型コラム領域１１４の電位（静電ポテンシャル）も時間経過とともに高くなる。そして、低下したゲート電極１２６の電位がゲート・ドレイン間容量Ｃｇｄを介して高くなり、チャネルが広くなるとドレイン電流Ｉｄが増加し、第２期間に移行する。
【００５６】
（２−２）第２期間
電力変換回路１においては、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路を流れる電流が一時的に大きくなる。一方、リアクトル１０から整流素子３０へ流れる電流が一時的に小さくなる（図９（ａ）参照。）。
ＭＯＳＦＥＴ１００においては、ゲート電極の電位が高くなり、ひいては、ゲート・ソース間電圧Ｖｇｓが高くなることにより、ベース領域１１８のチャネルが一時的に広くなる（図９（ｂ）参照。）。これにより、ソース電極１３０から電子が流入し、一時的にドレイン電極１３２からソース電極１３０へと流れる電流が増加する。
整流素子３０においては、空乏層からアノード電極側に向かって一部のホールｈが移動するとともに、空乏層からカソード電極側に向かって一部の電子ｅが移動する。これにより空乏層が第１期間の時よりも広がる。従って、整流素子３０の逆方向に流れる電流成分が発生するため、整流素子３０を流れる電流量が減少する（図９（ｃ）参照。）。
【００５７】
（２−３）第３期間
電力変換回路１においては、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路に流れる電流が小さくなる（図１０（ａ）参照。）。一方、リアクトル１０は、自己を流れる電流を維持するために起電力を発生する。発生した起電力は整流素子３０に印加している逆バイアスを減少させる。
ＭＯＳＦＥＴ１００においては、ゲート・ソース間電圧Ｖｇｓが再び低下し始め、第１期間の場合と同様に、ベース領域１１８に形成されていたチャネルが狭くなり、ドレイン電極１３２とソース電極１３０との間に流れる電流が減少する（図１０（ｂ）参照。）。そして、ゲート・ソース間電圧Ｖｇｓがゲート閾値電圧未満になるとチャネルが消滅しドレイン電流Ｉｄが０になる（オフ状態）。
整流素子３０においては、空乏層が再び狭くなっていくとともに、整流素子３０に変位電流が流れる（図１０（ｃ）参照。）。
【００５８】
（３）オフ状態
電力変換回路１においては、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路に流れる電流が０になる（図１１（ａ）参照。）。一方、整流素子３０には、オン状態でＭＯＳＦＥＴに流れていた電流量と同じ電流量の電流が流れる。
ＭＯＳＦＥＴ１００においては、ゲート・ソース間電圧Ｖｇｓがゲート閾値電圧未満になるため、チャネルが消滅しておりドレイン電流Ｉｄが０になる（図１１（ｂ）参照。）。
整流素子３０においては、ｐｎ接合面から広がる空乏層がなくなり、電子及びホールがそれぞれ直接流れる（図１１（ｃ）参照。）。
【００５９】
なお、整流素子として、シリコンカーバイド・ショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）を用いた場合であっても、ＭＯＳＦＥＴ１００のターンオフ時における動作は、整流素子として、シリコンのファスト・リカバリ・ダイオード（Ｓｉ−ＦＲＤ）を用いた場合（上記実施形態１に係る電力変換回路１の場合）とほとんど変わらず、ターンオフ期間において第１期間〜第３期間が現れる。
これは、以下の理由による。すなわち、整流素子として、ＳｉＣ−ＳＢＤを用いた場合には、逆バイアス時に、半導体内の空乏層を誘電体とし、ショットキー電極と、半導体基体のうち空乏化されていない部分との間に容量を生じ、ショットキー接合部分に接合容量を持つこととなる（この接合容量は、Ｓｉ−ＦＲＤの場合と同等か、むしろ大きい場合もある。）。従って、ＳｉＣ−ＳＢＤにおいても、バイアス電圧の変化によって変位電流が流れることとなる。
従って、整流素子として、Ｓｉ−ＦＲＤを用いた場合（上記実施形態１に係る電力変換回路１の場合）の上記動作説明において、ｐｎ接合の容量を、ショットキー接合の容量に置き換えると、変位電流の振る舞いを含めた動作メカニズムは、整流素子として、ＳｉＣ−ＳＢＤを用いた場合の動作メカニズムがそのまま当てはまることとなる。その結果、整流素子として、ＳｉＣ−ＳＢＤを用いた場合であっても、ＭＯＳＦＥＴ１００のターンオフ時における動作は、整流素子として、Ｓｉ−ＦＲＤを用いた場合（上記実施形態１に係る電力変換回路の場合）とほとんど変わらず、ターンオフ期間において第１期間〜第３期間が現れることとなる。
【００６０】
５．実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１の効果について
実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量よりも高くなるように形成され、ＭＯＳＦＥＴ１００をターンオフしたとき、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、ドレイン電流Ｉｄが減少する第１期間と、ドレイン電流が増加する第２期間と、ドレイン電流が再び減少する第３期間とがこの順番に出現するように動作するため、従来のＭＯＳＦＥＴ９００と比較して、ドレイン電流Ｉｄの電流値が０になるまでの時間を長くすることができ、かつ、第３期間における単位時間当たりのドレイン電流Ｉｄの減少量を小さくすることができる（図３（ａ）及び図４（ａ）の実線参照。）。従って、ＭＯＳＦＥＴのサージ電圧を従来のＭＯＳＦＥＴ９００よりも小さくすることができるため、電力変換回路に要求されるサージ電圧の規格を満たし易くなり、その結果、様々な電力変換回路に適用することが可能となる。
【００６１】
また、実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、上記したように、従来のＭＯＳＦＥＴ９００と比較して、ドレイン・ソース間電圧Ｖｄｓが最大になるまでの時間を長くでき、かつ、ドレイン・ソース間電圧Ｖｄｓが最大になるまでのドレイン・ソース間電圧Ｖｄｓの単位時間当たりの増加量を小さくすることができるため、従来のＭＯＳＦＥＴ９００よりも発振が起こり難くなる。
なお、回路における発振は、サージ電圧が高い場合に、電流が最初に０になった後に電流と電圧が波打つ（リンギング）現象である。したがって、本発明の第１期間から第３期間における電流の増減は発振には該当しない。
【００６２】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を備えるため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【００６３】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域の不純物総量は、ｐ型コラム領域の不純物総量の１．０５倍〜１．１５倍となるため、ＭＯＳＦＥＴ１００をターンオフしたときに、ゲート周辺のｎ型コラム領域１１４が空乏化され難くなる。従って、ドレイン電位が高くなるに従ってゲート周辺のｎ型コラム領域１１４の電位が上がり易くなる。その結果、ゲート・ドレイン間容量Ｃｇｄを介してゲート電極１２６の電位が高くなり易くなり、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間にドレイン電流Ｉｄが増加する第２期間が出現し易くなり、かつ、ドレイン・ソース間耐圧を高くすることができる。
【００６４】
なお、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量の１．０５倍〜１．１５倍となるように形成されているのは、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量の１．０５倍未満である場合には、ＭＯＳＦＥＴをターンオフしたときに、ゲート周辺のｎ型コラム領域１１４が空乏化され易くなるため、当該領域の電位が上がり難くなり、かつ、ゲート・ドレイン間容量Ｃｇｄが小さくなるため、ゲート電位を高くすることが難しいからであり、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量の１．１５倍を超える場合には、ＭＯＳＦＥＴをターンオフしたときに、ＭＯＳＦＥＴのドレイン・ソース間耐圧を高くすることが難しく、第２期間が出現しにくいからである。この観点からいえば、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量の１．０５倍〜１．１２倍の範囲内にあることが好ましい。
【００６５】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、第３期間における単位時間当たりのドレイン電流Ｉｄの減少量は、第１期間における単位時間当たりのドレイン電流Ｉｄの減少量よりも小さいため、ＭＯＳＦＥＴ１００をターンオフしたとき、ＭＯＳＦＥＴ１００のサージ電圧をより一層小さくすることができ、その結果、電力変換回路に要求されるサージ電圧の規格をより確実に満たし易くなり、より様々な電力変換回路に適用することが可能となる。
【００６６】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴ１００をターンオフしたとき、ミラー期間終了後にゲート・ソース間電圧Ｖｇｓが一時的に増加するように動作するため、従来のＭＯＳＦＥＴ９００と比較して、ドレイン電流Ｉｄの電流値が０になるまでの時間を確実に長くでき、かつ、第３期間における単位時間当たりのドレイン電流Ｉｄの減少量を確実に小さくすることができる。従って、ＭＯＳＦＥＴ１００のサージ電圧を確実に小さくすることができ、電力変換回路に要求されるサージ電圧の規格をより確実に満たし易くなり、様々な電力変換回路に適用することが可能となる。
【００６７】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴ１００は、平面的に見てｎ型コラム領域１１４が位置する領域内に、ベース領域１１８の最深部よりも深い深さ位置まで形成されたトレンチ１２２と、トレンチ１２２の内周面に形成されたゲート絶縁膜１２４を介してトレンチ１２２の内部に埋め込まれてなるゲート電極１２６を備えるトレンチゲート型のＭＯＳＦＥＴであるため、（１）ゲート電極１２６の下部においては、側面側及び底部側をｎ型コラム領域１１４に囲まれており、ＭＯＳＦＥＴ１００をターンオフしたとき、ｎ型コラム領域１１４の電位が上がるとゲート・ドレイン間容量Ｃｇｄを介してゲート電位が上がり易くなり、また、（２）プレーナーゲート型のＭＯＳＦＥＴの場合と比較して、ゲート電極とドレイン電極が近くなるため、ゲート周辺のｎ型コラム領域１１４の電位が上がり易くなる。従って、ＭＯＳＦＥＴ１００のサージ電圧をより一層小さくすることができ、その結果、電力変換回路１に要求されるサージ電圧の規格をより一層満たし易くなり、より様々な電力変換回路に適用することが可能となる。
【００６８】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｐ型コラム領域１１６においては、ｐ型コラム領域１１６の深さ方向において、ｐ型コラム領域１１６の深部から表面に向かうに従ってｐ型コラム領域１１６の幅が広くなっているため、ＭＯＳＦＥＴをターンオフしたときにゲート周辺のホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量を大きくすることができる。
【００６９】
また、実施形態１に係る電力変換回路１によれば、整流素子３０は、ファスト・リカバリー・ダイオードであるため、ターンオン時において、逆回復電流に起因した損失を小さくすることができる。
【００７０】
［変形例］
第１変形例に係る電力変換回路２及び第２変形例に係る電力変換回路３は、基本的には実施形態１に係る電力変換回路１と同様の構成を有するが、各構成要素の位置関係が実施形態１に係る電力変換回路１の場合とは異なる。すなわち、第１変形例に係る電力変換回路２は、図１２に示すように、降圧チョッパ回路であり、第２変形例に係る電力変換回路３は、図１３に示すように、昇圧チョッパ回路である。
【００７１】
このように、第１変形例に係る電力変換回路２及び第２変形例に係る電力変換回路３は、各構成要素の位置関係が実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量よりも高くなるように形成され、ＭＯＳＦＥＴ１００をターンオフしたとき、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、ドレイン電流Ｉｄが減少する第１期間と、ドレイン電流Ｉｄが増加する第２期間と、ドレイン電流Ｉｄが再び減少する第３期間とがこの順番に出現するように動作するため、ドレイン電流Ｉｄの電流値が０になるまでの時間を比較的長くすることができ、かつ、第３期間における単位時間当たりのドレイン電流Ｉｄの減少量を比較的小さくすることができる（図３（ａ）及び図４（ａ）の実線参照。）。従って、ＭＯＳＦＥＴのサージ電圧を比較的小さくすることができるため、電力変換回路に要求されるサージ電圧の規格を満たし易くなり、その結果、様々な電力変換回路に適用することが可能となる。
【００７２】
［実施形態２］
実施形態２に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナーゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０２においては、図１４に示すように、半導体基体１１０は、ｎ型コラム領域１１４の一部及びｐ型コラム領域１１６の全部の表面に形成されたｐ型のベース領域１１８と、ベース領域１１８の表面に形成されたｎ型のソース領域１２０とをさらに有し、実施形態２に係るＭＯＳＦＥＴ１０２は、ソース領域１２０とｎ型コラム領域１１４とに挟まれたベース領域１１８上にゲート絶縁膜１３４を介して形成されたゲート電極１３６をさらに備えるプレーナーゲート型のＭＯＳＦＥＴである。
【００７３】
実施形態２に係るＭＯＳＦＥＴ１０２において、半導体基体１１０は、ｎ型コラム領域１１４の表面のうちベース領域１１８が形成されていない部分に形成されたｎ型の表面高濃度拡散領域１４０をさらに有する。表面高濃度拡散領域１４０の不純物濃度は、ｎ型コラム領域１１４の不純物濃度よりも高い。
【００７４】
このように、実施形態２に係るＭＯＳＦＥＴ１０２は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナーゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量よりも高くなるように形成され、ＭＯＳＦＥＴ１００をターンオフしたとき、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、ドレイン電流Ｉｄが減少する第１期間と、ドレイン電流Ｉｄが増加する第２期間と、ドレイン電流Ｉｄが再び減少する第３期間とがこの順番に出現するように動作するため、従来のＭＯＳＦＥＴ９００と比較して、ドレイン電流Ｉｄの電流値が０になるまでの時間を長くすることができ、かつ、第３期間における単位時間当たりのドレイン電流Ｉｄの減少量を小さくすることができる（図３（ａ）及び図４（ａ）の実線参照。）。従って、ＭＯＳＦＥＴのサージ電圧を従来のＭＯＳＦＥＴ９００よりも小さくすることができるため、電力変換回路に要求されるサージ電圧の規格を満たし易くなり、その結果、様々な電力変換回路に適用することが可能となる。
【００７５】
また、実施形態２に係るＭＯＳＦＥＴ１０２によれば、半導体基体１１０は、ｎ型コラム領域１１４の表面のうちベース領域１１８が形成されていない部分に形成されたｎ型の表面高濃度拡散領域１４０を有するため、ＭＯＳＦＥＴをターンオフしたときに、表面高濃度拡散領域１４０が空乏化され難く、ドレイン電位が高くなるに従ってゲート周辺のｎ型コラム領域１１４の電位が上がり易くなる。従って、ゲート・ドレイン間容量Ｃｇｄを介してゲート電極１３６の電位が上がり易くなり、その結果、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０になるまでの間に、ドレイン電流Ｉｄが増加する第２期間が出現し易くなる。
【００７６】
なお、実施形態２に係るＭＯＳＦＥＴ１０２は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナーゲート型のＭＯＳＦＥＴである点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
【００７７】
［実施形態３］
実施形態３に係る電力変換回路４は、基本的には実施形態１に係る電力変換回路１と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態３に係る電力変換回路４は、図１５に示すように、ＭＯＳＦＥＴとして、４つのＭＯＳＦＥＴ１００を備え、整流素子として、各ＭＯＳＦＥＴの内蔵ダイオードを備える。
【００７８】
このように、実施形態３に係る電力変換回路４は、電力変換回路がフルブリッジ回路である点で実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｎ型コラム領域１１４の不純物総量がｐ型コラム領域１１６の不純物総量よりも高くなるように形成され、ＭＯＳＦＥＴ１００をターンオフしたとき、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、ドレイン電流Ｉｄが減少する第１期間と、ドレイン電流Ｉｄが増加する第２期間と、ドレイン電流Ｉｄが再び減少する第３期間とがこの順番に出現するように動作するため、従来のＭＯＳＦＥＴ９００と比較して、ドレイン電流Ｉｄの電流値が０になるまでの時間を長くすることができ、かつ、第３期間における単位時間当たりのドレイン電流Ｉｄの減少量を小さくすることができる（図３（ａ）及び図４（ａ）の実線参照。）。従って、ＭＯＳＦＥＴのサージ電圧を従来のＭＯＳＦＥＴ９００よりも小さくすることができるため、電力変換回路に要求されるサージ電圧の規格を満たし易くなり、その結果、様々な電力変換回路に適用することが可能となる。
【００７９】
また、実施形態３に係る電力変換回路４によれば、整流素子が、ＭＯＳＦＥＴの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
【００８０】
なお、実施形態３に係る電力変換回路４は、電力変換回路がフルブリッジ回路である点以外の点においては実施形態１に係る電力変換回路１と同様の構成を有するため、実施形態１に係る電力変換回路１が有する効果のうち該当する効果を有する。
【００８１】
なお、フルブリッジ回路においては、フォールス・ターンオン（誤オン）と呼ばれる現象が生じ、回路損失が増大する場合がある。この動作メカニズムを説明する。
図１５において、ＭＯＳＦＥＴ１００ａ、１００ｂがともにオフ状態で、リアクトル１０を電流が左から右に流れている状態を想定する。
リアクトル１０に左から流れ込む電流は、整流素子３０ｂを下から上に流れている。
次に、ＭＯＳＦＥＴ１００ａがターンオンするとき、ＭＯＳＦＥＴ１００ａのソース電位が急に高くなり、これと同時にＭＯＳＦＥＴ１００ｂのドレイン電位も急に高くなる。このとき、ＭＯＳＦＥＴ１００ｂのゲート電位が、ドレイン電位に引っ張られると、ＭＯＳＦＥＴ１００ｂのゲート・ソース間に実効的にプラスバイアスが印加されてしまい、ＭＯＳＦＥＴ１００ｂが誤ってターンオンする。その結果、ＭＯＳＦＥＴ１００ａとＭＯＳＦＥＴ１００ｂが同時にオンした状態となる。上下アームのＭＯＳＦＥＴが同時にオンすると、電源２０の正極から負極にかけて、短絡ループが形成されるため、貫通電流が流れ、回路損失が増大する。
もうひとつの例として、ＭＯＳＦＥＴ１００ａ、１００ｂがともにオフ状態で、リアクトル１０を電流が右から左に流れている状態を想定する。リアクトル１０から左に流れ出す電流は、整流素子３０ａを下から上に流れている。
次に、ＭＯＳＦＥＴ１００ｂがターンオンするとき、ＭＯＳＦＥＴ１００ｂのドレイン電位が急に低くなり、これと同時にＭＯＳＦＥＴ１００ａのソース電位も急に低くなる。
このとき、ＭＯＳＦＥＴ１００ａのゲート電位が、ソース電位と同時に下がらなかった場合、ＭＯＳＦＥＴ１００ａのゲート・ソース電極間に、実効的にプラスバイアスが印加されてしまい、ＭＯＳＦＥＴ１００ａが誤ってターンオンする。この場合も、ＭＯＳＦＥＴ１００ａとＭＯＳＦＥＴ１００ｂが同時にオンした状態となる。
以上が、フォールス・ターンオン(誤オン)と呼ばれる現象の説明である。すなわち、フォールス・ターンオンは、上下アームにそれぞれＭＯＳＦＥＴが接続されている回路において、どちらか一方のＭＯＳＦＥＴがターンオンするとき、電位変化によって、もう一方のＭＯＳＦＥＴも誤ってターンオンする現象である。
【００８２】
本発明の動作メカニズムでは、ＭＯＳＦＥＴをターンオフしたときに、一時的に自発的にターンオンに近い状態が生じる。つまり、ターンオフ時において得られる効果である。従って、ＭＯＳＦＥＴをターンオンしたときに発生するフォールス・ターンオンとは原理的に異なる。
従って、本発明においては、貫通電流が流れて回路損失が増大することはない。
実施形態１、変形例１及び変形例２（図１、図１２及び図１３参照。）に示したチョッパ回路において、同期整流を導入するために整流素子３０の整流機能をＭＯＳＦＥＴ１００とは別のＭＯＳＦＥＴの内蔵ダイオードで置き換える場合がある。この場合、２つのＭＯＳＦＥＴが直列に接続されることになり、フォールス・ターンオンが発生する場合がある。
しかし、このときも、フォールス・ターンオンは当該２つのＭＯＳＦＥＴのうちのいずれかのＭＯＳＦＥＴのターンオンをきっかけとして発生するものであるから、本発明におけるターンオフ時に得られる効果とは原理的に異なる。
【００８３】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【００８４】
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【００８５】
（２）上記各実施形態においては、ｐ型コラム領域１１６の深さ方向において、ｐ型コラム領域１１６の深部から表面に向かうに従ってｐ型コラム領域１１６の幅を広くしたが、本発明はこれに限定されるものではない。ｐ型コラム領域１１６の深さ方向に沿って、ｐ型コラム領域１１６の幅を一定にしてもよい。
【００８６】
（３）上記各実施形態においては、ｐ型コラム領域１１６の不純物濃度を深さによらず一定としたが、本発明はこれに限定されるものではない。ｐ型コラム領域１１６の深さ方向において、ｐ型コラム領域１１６の深部から表面に向かうに従ってｐ型コラム領域の不純物濃度を徐々に高くしてもよい。このような構成とすることにより、Ｌ負荷アバランシェ破壊耐量を大きくすることができる、という効果を得ることができる。
【００８７】
（４）上記各実施形態においては、ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２、ゲート電極１２６を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２、ゲート電極１２６を平面的に見て、円状（立体的に見て柱状）、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
【００８８】
（５）上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
【００８９】
（６）上記実施形態１〜３においては、電力変換回路として、チョッパ回路を用い、実施形態４においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、ＲＣＣ回路、フォワードコンバータ、フライバックコンバータその他の回路を用いてもよい。
【００９０】
（７）上記実施形態１及び２においては、整流素子として、ｐｉｎダイオードを用い、実施形態３においては、ＭＯＳＦＥＴの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、ＪＢＳ、ＭＰＳその他のファスト・リカバリー・ダイオード、ＳｉＣショットキーバリアダイオードその他のダイオードを用いてもよい。
【００９１】
（８）上記実施形態３においては、整流素子として、ＭＯＳＦＥＴの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる場合は、ＭＯＳＦＥＴと並列に別途整流素子を接続してもよい。
【符号の説明】
【００９２】
１，２，３，４…電力変換回路、１０…リアクトル、１２…第１端子、１４…第２端子、２０…電源、３０…整流素子、４０…負荷、５０…コンデンサ、１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１０２…ＭＯＳＦＥＴ、１１０…半導体基体、１１２…低抵抗半導体層、１１３…バッファ層、１１４…ｎ型コラム領域、１１５…ｎ型半導体層、１１６…ｐ型コラム領域、１１８…ベース領域、１２０…ソース領域、１２２…トレンチ、１２４，１３４…ゲート絶縁膜、１２６，１３６…ゲート電極、１２８，１３８…層間絶縁膜、１３０…ソース電極、１３２…ドレイン電極、１４０…表面高濃度拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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