(57)【要約】  ＴＦＴ２１のドレイン電極２５は、ゲート線２３と一体に形成されたゲート電極と重なる。画素電極２２は、ゲート線２３の第１側に形成された本体部と、データ線２４の延伸方向に延伸し、ゲート電極とドレイン電極２５の重なり部分を覆う拡張部とを有する。ドレイン電極２５はゲート線２３の第２側には形成されず、画素電極２２の拡張部はゲート線２３の第２側にも形成される。画素電極２２の位置がデータ線２４の延伸方向にずれた場合でも、画素電極２２の拡張部がゲート線２３と重なる部分の面積が変化しないので、ＴＦＴ２１のドレイン−ソース間の寄生容量は一定に保たれる。これにより、ＴＦＴ２１のゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止する。
2016194804.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延伸する複数のゲート線と、
第２方向に延伸する複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれが薄膜トランジスタおよび画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記薄膜トランジスタ、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを備え、
前記薄膜トランジスタは、前記ゲート線と一体に形成されたゲート電極と、前記データ線と一体に形成されたソース電極と、前記画素電極に直接接続され、前記ゲート電極と重なる部分を有するドレイン電極とを有し、
前記画素電極は、前記ゲート線の第１側に形成された本体部と、前記第２方向に延伸し、前記ゲート電極と前記ドレイン電極の重なり部分を覆う拡張部とを有し、
前記ドレイン電極は、前記ゲート線の第２側には形成されておらず、
前記画素電極の拡張部は、前記ゲート線の第２側にも形成されていることを特徴とする、アクティブマトリクス基板。
【請求項２】
前記ドレイン電極は、前記ゲート線および前記ゲート電極が形成された領域の内部に形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記薄膜トランジスタの半導体層は、前記ゲート線および前記ゲート電極が形成された領域の内部に形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記ゲート線は、前記画素回路内を貫通し、
前記画素電極は、前記ゲート線の第２側に形成された第２本体部をさらに有し、
前記画素電極の拡張部は、前記画素電極の本体部と第２本体部を接続することを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項５】
前記共通電極は、前記本体部および前記第２本体部に対応する領域に１以上のスリットを有し、
前記スリットのうち少なくとも１つは、前記ゲート線上には形成されていないことを特徴とする、請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記薄膜トランジスタは、前記データ線の両側に交互に形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項７】
前記共通電極は、前記画素回路に対応して１以上のスリットを有することを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項８】
前記データ線、前記ソース電極、および、前記ドレイン電極の下層には、半導体層が形成されていることを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項９】
請求項１〜８のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向する対向基板とを備えた、液晶パネル。
【請求項１０】
それぞれが薄膜トランジスタおよび画素電極を有する複数の画素回路を含むアクティブマトリクス基板の製造方法であって、
第１方向に延伸する複数のゲート線を形成すると共に、前記ゲート線と一体に前記薄膜トランジスタのゲート電極を形成するステップと、
前記薄膜トランジスタの半導体層を形成する半導体層形成ステップと、
第２方向に延伸する複数のデータ線の主導体部を形成すると共に、前記主導体部と一体に、前記薄膜トランジスタのドレイン電極とソース電極の元になる導体部を形成するソース層形成ステップと、
前記画素電極と、前記データ線の副導体部とを形成すると共に、前記導体部をパターニングすることにより、前記薄膜トランジスタのドレイン電極とソース電極を形成する画素電極層形成ステップと、
前記画素電極の上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に共通電極を形成するステップとを備え、
前記ソース層形成ステップと前記画素電極層形成ステップは、前記ドレイン電極を前記ゲート電極と重なる部分を有するように形成し、
前記画素電極層形成ステップは、前記画素電極として、前記ゲート線の第１側に形成された本体部と、前記第２方向に延伸し、前記ゲート電極と前記ドレイン電極の重なり部分を覆う拡張部とを有する電極を、前記ドレイン電極に直接接続して形成し、
前記ソース層形成ステップと前記画素電極層形成ステップは、前記ドレイン電極を前記ゲート線の第２側には形成せず、
前記画素電極層形成ステップは、前記画素電極の拡張部を前記ゲート線の第２側にも形成することを特徴とする、アクティブマトリクス基板の製造方法。
【請求項１１】
前記半導体層形成ステップは、半導体膜を成膜し、前記半導体膜をパターニングすることを特徴とする、請求項１０に記載のアクティブマトリクス基板の製造方法。
【請求項１２】
前記半導体層形成ステップは、半導体膜を成膜し、
前記ソース層形成ステップは、前記主導体部と前記導体部とを形成すると共に、前記半導体膜をパターニングすることを特徴とする、請求項１０に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、アクティブマトリクス基板、これを備えた液晶パネル、および、アクティブマトリクス基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型、軽量、低消費電力の表示装置として広く利用されている。液晶表示装置に含まれる液晶パネルは、アクティブマトリクス基板と対向基板を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。アクティブマトリクス基板には、複数のゲート線と、複数のデータ線と、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）および画素電極を含む複数の画素回路とが形成される。【０００３】
液晶パネルの液晶層に電界を印加する方式として、縦電界方式と横電界方式が知られている。縦電界方式の液晶パネルでは、画素電極と対向基板に形成された共通電極とを用いて液晶層に概ね縦方向の電界が印加される。横電界方式の液晶パネルでは、共通電極は画素電極と共にアクティブマトリクス基板に形成され、画素電極と共通電極を用いて液晶層に概ね横方向の電界が印加される。横電界方式の液晶パネルは、縦電界方式の液晶パネルよりも視野角が広いという利点を有する。【０００４】
横電界方式として、ＩＰＳ（In-Plane Switching）モードとＦＦＳ（Fringe Field Switching）モードが知られている。ＩＰＳモードの液晶パネルでは、画素電極と共通電極はそれぞれ櫛歯状に形成され、平面視で重ならないように配置される。ＦＦＳモードの液晶パネルでは、共通電極および画素電極のいずれか一方にスリットが形成され、画素電極と共通電極は保護絶縁膜を介して平面視で重なるように配置される。ＦＦＳモードの液晶パネルは、ＩＰＳモードの液晶パネルよりも開口率が高いという利点を有する。【０００５】
横電界方式の液晶パネルは、例えば、特許文献１および２に記載されている。特許文献１および２に記載された液晶パネルでは、表示領域のほぼ全面にわたって（ただし、スリットなどを除く）、共通電極が形成されている。共通電極は、データ線よりも上層に絶縁膜を介して形成されている。画素電極とＴＦＴのドレイン電極は、絶縁膜に形成したコンタクトホールを介さずに直接接続されている。特許文献１および２には、画素電極を形成しながらＴＦＴのチャネル領域を形成する工程を含む、アクティブマトリクス基板の製造方法も記載されている。【０００６】
図２０は、特許文献１の図８に記載されたレイアウト図である。図２１は、特許文献２の図２に記載されたレイアウト図である。図２０および図２１において、左下がり斜線部はゲート層パターンを表し、右下がり斜線部はソース層パターンを表し、太線Ｅｘは画素電極の端を表す。なお、本願の図面との対比を容易にするために、図２０および図２１の記載方法は元の図面から変更されている。【０００７】
図２０において、データ線９２は、ソース電極として機能する部分（図面で右方向に突出した部分）を有する。ソース電極に対向するドレイン電極９３などを設けることにより、ＴＦＴが形成される。画素電極９４は拡張部（図面で下方向に突出した部分）を有し、画素電極９４の拡張部はゲート線９１と重なる。図２１において、データ線９６は、ソース電極として機能する部分（図面で右方向に突出した部分）を有する。ソース電極に対向するドレイン電極９７などを設けることにより、ＴＦＴが形成される。画素電極９８は拡張部（図面で下方向に突出した部分）を有し、画素電極９８の拡張部はゲート線９５と重なる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００８／３０３０２４号明細書
【特許文献２】日本国特開２０１０−１９１４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
液晶表示装置では、画素回路に電圧を書き込むときに、ゲート線（ＴＦＴのゲート電極）の電位がハイレベルからローレベルに変化することに起因して、画素電極の電位が引き込み電圧分だけ低下する。引き込み電圧は、ＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄが大きいほど大きくなる。図２０では、ＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄは、ゲート線９１と画素電極９４の拡張部とが重なる部分の面積が大きいほど大きくなる。図２１でも、これと同様である。【００１０】
液晶パネルの製造時には、ある層のパターンの位置が正しい位置（あるいは、他の層のパターンの位置）からずれる現象（以下、パターンずれという）が発生することがある。パターンずれは、ゲート線の延伸方向（図面では水平方向）のパターンずれと、データ線の延伸方向（図面では垂直方向）のパターンずれとに分解できる。以下、データ線の延伸方向（ゲート線に直交する方向）のパターンずれに着目する。【００１１】
図２０において、画素電極層パターンの位置が上方向にずれた場合、ゲート線９１と画素電極９４の拡張部とが重なる部分の面積は減少する。この場合、ＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄは減少し、引き込み電圧は小さくなる。これに対して、画素電極層パターンの位置が下方向にずれた場合、ゲート線９１と画素電極９４の拡張部とが重なる部分の面積は増加する。この場合、ＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄは増加し、引き込み電圧は大きくなる。図２１でも、これと同様である。このように特許文献１および２に記載の液晶パネルでは、画素電極層パターンの位置がデータ線の延伸方向にずれた場合、引き込み電圧が変動する。【００１２】
引き込み電圧が変動すると、正しい輝度で表示することができなかったり、フリッカが発生したりする。これらの表示不良は、共通電極の電位を調整する方法や、画素電極に書き込む電位を予め補正する方法などによって、抑制することができる。しかし、個々の画素回路に対して上記の調整や補正を個別に行うことが困難な場合がある。このため、引き込み電圧の変動量が画素回路間で異なると、液晶表示装置の表示品位が低下する。例えば、画素電極を形成する工程においてステップアンドリピート方式を用いて複数のブロックに対して順に露光を行う場合に、複数回の露光の間で露光部分にずれが生じ、ブロックごとに異なるパターンずれが発生することがある。このとき、液晶表示装置の表示画面にはブロック状の表示むらが発生する。また、画素電極を形成する工程においてスキャン露光方式を用いる場合に、露光装置のステージ移動に伴い露光部分に微小なずれが生じ、ラインごとに異なるパターンずれが発生することがある。このとき、液晶表示装置の表示画面には帯状の表示むらやフリッカが発生する。このように従来の液晶表示装置には、画素回路内のＴＦＴのゲート−ドレイン間の寄生容量のばらつきによって表示品位が低下するという問題がある。【００１３】
それ故に、本発明は、画素回路内のＴＦＴのゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止したアクティブマトリクス基板、液晶表示装置、および、アクティブマトリクス基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の局面は、アクティブマトリクス基板であって、
第１方向に延伸する複数のゲート線と、
第２方向に延伸する複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれが薄膜トランジスタおよび画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記薄膜トランジスタ、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを備え、
前記薄膜トランジスタは、前記ゲート線と一体に形成されたゲート電極と、前記データ線と一体に形成されたソース電極と、前記画素電極に直接接続され、前記ゲート電極と重なる部分を有するドレイン電極とを有し、
前記画素電極は、前記ゲート線の第１側に形成された本体部と、前記第２方向に延伸し、前記ゲート電極と前記ドレイン電極の重なり部分を覆う拡張部とを有し、
前記ドレイン電極は、前記ゲート線の第２側には形成されておらず、
前記画素電極の拡張部は、前記ゲート線の第２側にも形成されていることを特徴とする。【００１５】
本発明の第２の局面は、本発明の第１の局面において、
前記ドレイン電極は、前記ゲート線および前記ゲート電極が形成された領域の内部に形成されていることを特徴とする。【００１６】
本発明の第３の局面は、本発明の第１の局面において、
前記薄膜トランジスタの半導体層は、前記ゲート線および前記ゲート電極が形成された領域の内部に形成されていることを特徴とする。【００１７】
本発明の第４の局面は、本発明の第１の局面において、
前記ゲート線は、前記画素回路内を貫通し、
前記画素電極は、前記ゲート線の第２側に形成された第２本体部をさらに有し、
前記画素電極の拡張部は、前記画素電極の本体部と第２本体部を接続することを特徴とする。【００１８】
本発明の第５の局面は、本発明の第４の局面において、
前記共通電極は、前記本体部および前記第２本体部に対応する領域に１以上のスリットを有し、
前記スリットのうち少なくとも１つは、前記ゲート線上には形成されていないことを特徴とする。【００１９】
本発明の第６の局面は、本発明の第１の局面において、
前記薄膜トランジスタは、前記データ線の両側に交互に形成されていることを特徴とする。【００２０】
本発明の第７の局面は、本発明の第１の局面において、
前記共通電極は、前記画素回路に対応して１以上のスリットを有することを特徴とする。【００２１】
本発明の第８の局面は、本発明の第１の局面において、
前記データ線、前記ソース電極、および、前記ドレイン電極の下層には、半導体層が形成されていることを特徴とする。【００２２】
本発明の第９の局面は、本発明の第１〜第８のいずれかの局面に係るアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向する対向基板とを備えた、液晶パネルである。【００２３】
本発明の第１０の局面は、それぞれが薄膜トランジスタおよび画素電極を有する複数の画素回路を含むアクティブマトリクス基板の製造方法であって、
第１方向に延伸する複数のゲート線を形成すると共に、前記ゲート線と一体に前記薄膜トランジスタのゲート電極を形成するステップと、
前記薄膜トランジスタの半導体層を形成する半導体層形成ステップと、
第２方向に延伸する複数のデータ線の主導体部を形成すると共に、前記主導体部と一体に、前記薄膜トランジスタのドレイン電極とソース電極の元になる導体部を形成するソース層形成ステップと、
前記画素電極と、前記データ線の副導体部とを形成すると共に、前記導体部をパターニングすることにより、前記薄膜トランジスタのドレイン電極とソース電極を形成する画素電極層形成ステップと、
前記画素電極の上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に共通電極を形成するステップとを備え、
前記ソース層形成ステップと前記画素電極層形成ステップは、前記ドレイン電極を前記ゲート電極と重なる部分を有するように形成し、
前記画素電極層形成ステップは、前記画素電極として、前記ゲート線の第１側に形成された本体部と、前記第２方向に延伸し、前記ゲート電極と前記ドレイン電極の重なり部分を覆う拡張部とを有する電極を、前記ドレイン電極に直接接続して形成し、
前記ソース層形成ステップと前記画素電極層形成ステップは、前記ドレイン電極を前記ゲート線の第２側には形成せず、
前記画素電極層形成ステップは、前記画素電極の拡張部を前記ゲート線の第２側にも形成することを特徴とする。【００２４】
本発明の第１１の局面は、本発明の第１０の局面において、
前記半導体層形成ステップは、半導体膜を成膜し、前記半導体膜をパターニングすることを特徴とする。【００２５】
本発明の第１２の局面は、本発明の第１０の局面において、
前記半導体層形成ステップは、半導体膜を成膜し、
前記ソース層形成ステップは、前記主導体部と前記導体部とを形成すると共に、前記半導体膜をパターニングすることを特徴とする。
【発明の効果】
【００２６】
本発明の第１の局面によれば、画素電極の拡張部をゲート線の第２側（画素電極の本体部が配置された側の反対側）にも形成することにより、画素電極とドレイン電極の位置が第２方向にある程度ずれた場合でも、ゲート線と画素電極の拡張部とが重なる部分の面積は変化しない。このため、画素回路間で、薄膜トランジスタのゲート−ドレイン間の寄生容量はほぼ等しくなり、引き込み電圧もほぼ等しくなる。したがって、薄膜トランジスタのゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止することができる。また、ドレイン電極はゲート線の第２側には形成されていないので、ラビング処理の不具合、開口率の変動、および、バックライト光の影響による表示不良を防止することができる。【００２７】
本発明の第２の局面によれば、アクティブマトリクス基板と対向基板の間で貼り合わせずれが発生したときでも、ドレイン電極と対向基板に形成されるブラックマトリクスの開口とが重なることを防止し、開口率の低下を防止することができる。また、バックライト光の影響による表示不良をより効果的に防止することができる。【００２８】
本発明の第３の局面によれば、ゲート線とゲート電極が形成された領域の内部に半導体層を形成することにより、バックライト光の影響よる表示不良を防止することができる。【００２９】
本発明の第４の局面によれば、画素電極の位置が第２方向にある程度ずれた場合でも、ゲート線と画素電極の間に発生する寄生容量の大きさをほぼ一定に保つことができる。【００３０】
本発明の第５の局面によれば、画素電極の本体部および第２本体部に対応する領域において、共通電極にスリットを設けることにより、アクティブマトリクス基板を含む液晶パネルの視野角を広くするための横電界を発生させることができる。また、ゲート線上にはスリットを設けないことにより、ゲート線に印加される電圧による電界が液晶の配向に影響を及ぼすことを防止しながら、横電界を発生させることができる。【００３１】
本発明の第６の局面によれば、データ線の負荷を大きくせずに、ドット反転駆動を行う表示装置に好適に使用することができる。【００３２】
本発明の第７の局面によれば、共通電極にスリットを設けることにより、アクティブマトリクス基板を含む液晶パネルの視野角を広くするための横電界を発生させることができる。【００３３】
本発明の第８の局面によれば、ソース層パターンの下層に半導体層を有するアクティブマトリクス基板を容易に製造することができる。【００３４】
本発明の第９の局面によれば、薄膜トランジスタのゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止した液晶パネルを構成することができる。【００３５】
本発明の第１０および第１１の局面によれば、薄膜トランジスタのゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止したアクティブマトリクス基板を製造することができる。また、画素電極層形成ステップにおいて薄膜トランジスタのドレイン電極を形成することにより、ドレイン電極を必要以上に大きくせず、薄膜トランジスタのゲート−ドレイン間の寄生容量の増加を抑制することができる。【００３６】
本発明の第１２の局面によれば、ソース層形成ステップにおいて半導体層をパターニングすることにより、少ない枚数のフォトマスクを用いてアクティブマトリクス基板を製造することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。
【図２】図１に示すアクティブマトリクス基板の平面図である。
【図３】図１に示す液晶パネルのレイアウト図である。
【図４】図１に示すアクティブマトリクス基板の共通電極以外のパターンを示す図である。
【図５】図１に示すアクティブマトリクス基板の共通電極のパターンを示す図である。
【図６】図１に示す対向基板のパターンを示す図である。
【図７】図４の拡大図である。
【図８】図７に示すゲート線、ドレイン電極、および、画素電極の位置を示す図である。
【図９Ａ】図１に示すアクティブマトリクス基板の製造方法を示す図である。
【図９Ｂ】図９Ａの続図である。
【図９Ｃ】図９Ｂの続図である。
【図９Ｄ】図９Ｃの続図である。
【図９Ｅ】図９Ｄの続図である。
【図９Ｆ】図９Ｅの続図である。
【図９Ｇ】図９Ｆの続図である。
【図９Ｈ】図９Ｇの続図である。
【図９Ｉ】図９Ｈの続図である。
【図１０】図１に示す液晶パネルの断面図である。
【図１１】比較例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。
【図１２】第１の実施形態の第１変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。
【図１３】第１の実施形態の第２変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。
【図１４】第１の実施形態の第３変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。
【図１５】図１４の拡大図である。
【図１６】第１の実施形態の第４変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。
【図１７】本発明の第２の実施形態に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。
【図１８Ａ】第２の実施形態に係るアクティブマトリクス基板の製造方法を示す図である。
【図１８Ｂ】図１８Ａの続図である。
【図１８Ｃ】図１８Ｂの続図である。
【図１８Ｄ】図１８Ｃの続図である。
【図１８Ｅ】第２の実施形態に係るアクティブマトリクス基板に形成される要素の断面図である。
【図１９】第２の実施形態に係るアクティブマトリクス基板を備えた液晶パネルの断面図である。
【図２０】従来のアクティブマトリクス基板のレイアウト図である。
【図２１】従来のアクティブマトリクス基板のレイアウト図である。
【発明を実施するための形態】
【００３８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１は、液晶パネル２、表示制御回路３、ゲート線駆動回路４、データ線駆動回路５、および、バックライト６を備えている。以下、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。
【００３９】
液晶パネル２は、アクティブマトリクス基板１０と対向基板４０を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。対向基板４０には、ブラックマトリクス（図示せず）などが形成される。アクティブマトリクス基板１０には、ｍ本のゲート線Ｇ１〜Ｇｍ、ｎ本のデータ線Ｓ１〜Ｓｎ、（ｍ×ｎ）個の画素回路２０、および、共通電極３０（点模様部）などが形成される。アクティブマトリクス基板１０には、ゲート線駆動回路４が画素回路２０などと共に一体に形成され、データ線駆動回路５として機能する半導体チップが実装される。なお、図１は液晶表示装置１の構成を模式的に示すものであり、図１に記載された要素の形状は正確ではない。
【００４０】
以下、ゲート線が延伸する方向（図面では水平方向）を行方向、データ線が延伸する方向（図面では垂直方向）を列方向という。ゲート線Ｇ１〜Ｇｍは、行方向に延伸し、互いに平行に配置される。データ線Ｓ１〜Ｓｎは、列方向に延伸し、互いに平行に配置される。ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路２０は、ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎの交差点に対応して２次元状に配置される。
【００４１】
画素回路２０は、Ｎチャネル型のＴＦＴ２１と画素電極２２を含んでいる。ｉ行ｊ列目の画素回路２０に含まれるＴＦＴ２１のゲート電極はゲート線Ｇｉに接続され、ソース電極はデータ線Ｓｊに接続され、ドレイン電極は画素電極２２に接続される。ゲート線Ｇ１〜Ｇｍ、データ線Ｓ１〜Ｓｎ、ＴＦＴ２１、および、画素電極２２よりも上層に、保護絶縁膜（図示せず）が形成される。共通電極３０は、保護絶縁膜の上層に形成される。画素電極２２と共通電極３０は、保護絶縁膜を挟んで対向する。バックライト６は、液晶パネル２の背面側に配置され、液晶パネル２の背面に光を照射する。アクティブマトリクス基板１０の面のうち液晶層と反対側の面、および、対向基板４０の面のうち液晶層と反対側の面には、偏光板（図示せず）が配置される。
【００４２】
表示制御回路３は、ゲート線駆動回路４に対して制御信号Ｃ１を出力し、データ線駆動回路５に対して制御信号Ｃ２とデータ信号Ｄ１を出力する。ゲート線駆動回路４は、制御信号Ｃ１に基づきゲート線Ｇ１〜Ｇｍを駆動する。データ線駆動回路５は、制御信号Ｃ２とデータ信号Ｄ１に基づき、データ線Ｓ１〜Ｓｎを駆動する。より詳細には、ゲート線駆動回路４は、各水平期間（ライン期間）において、ゲート線Ｇ１〜Ｇｍの中から１本のゲート線を選択し、選択したゲート線にハイレベル電圧を印加する。データ線駆動回路５は、各水平期間において、データ線Ｓ１〜Ｓｎに対してデータ信号Ｄ１に応じたｎ個のデータ電圧をそれぞれ印加する。これにより１水平期間内にｎ個の画素回路２０が選択され、選択されたｎ個の画素回路２０にｎ個のデータ電圧がそれぞれ書き込まれる。
【００４３】
図２は、アクティブマトリクス基板１０の平面図である。図２に示すように、アクティブマトリクス基板１０は、対向基板４０に対向する対向領域１１と対向基板４０に対向しない非対向領域１２とに分けられる。対向領域１１には、画素回路２０を配置するための表示領域１３が設定される。対向領域１１から表示領域１３を除いた部分を額縁領域１４という。額縁領域１４は、対向基板４０に形成されるブラックマトリクス（図示せず）によって遮光される。
【００４４】
表示領域１３には、ｍ本のゲート線２３、ｎ本のデータ線２４、および、（ｍ×ｎ）個の画素回路（図示せず）が形成される。ｍ本のゲート線２３は、表示領域１３内を行方向に延伸する。ｎ本のデータ線２４は、表示領域１３内を列方向に延伸する。ゲート線２３とデータ線２４は、異なる配線層に形成される。（ｍ×ｎ）個の画素回路は、表示領域１３内に２次元状に配置される。
【００４５】
ゲート線駆動回路４は、額縁領域１４に２個の部分に分けて形成される。より詳細には、ゲート線駆動回路４の一部（以下、第１ゲート線駆動部４ａという）は表示領域１３の列方向の一辺（図２では左辺）に沿って配置され、ゲート線駆動回路４の残部（以下、第２ゲート線駆動部４ｂという）は表示領域１３の列方向の他辺（図２では右辺）に沿って配置される。奇数番目のゲート線２３の一端（図２では左端）は第１ゲート線駆動部４ａに接続され、偶数番目のゲート線２３の一端（図２では右端）は第２ゲート線駆動部４ｂに接続される。表示制御回路３から出力された制御信号Ｃ１に基づき、第１ゲート線駆動部４ａは奇数番目のゲート線２３を駆動し、第２ゲート線駆動部４ｂは偶数番目のゲート線２３を駆動する。
【００４６】
非対向領域１２には、データ線駆動回路５を実装するための実装領域１５が設定される。非対向領域１２の実装領域１５以外の部分には、外部回路（例えば、フレキシブルプリント基板）に接続するための複数の外部端子１６が形成される。外部端子１６は、配線１７を介してゲート線駆動回路４に接続される。
【００４７】
図３は、液晶パネル２のレイアウト図である。図３には、アクティブマトリクス基板１０のパターンと対向基板４０のパターンとが重ねて記載されている。図３を３枚の図面に分けて説明する。図４は、アクティブマトリクス基板１０の共通電極３０以外のパターンを示す図である。図５は、アクティブマトリクス基板１０の共通電極３０のパターンを示す図である。図６は、対向基板４０のパターンを示す図である。なお、図面の理解を容易にするために、図３では、図４に示すパターンは細線で、図６に示すパターンは太線で、図５に示すパターンは中間の太さの線で記載されている。
【００４８】
図４に示すように、ゲート線２３（左下がり斜線部）は、行方向に延伸する。データ線２４（右下がり斜線部）は、ゲート線２３との交点近傍で屈折しながら列方向に延伸する。ゲート線２３は、ゲート線２３とデータ線２４の交点近傍に、ＴＦＴ２１のゲート電極として機能する部分（図面で上方向に突出した部分）を有する。データ線２４は、ゲート線２３とデータ線２４の交点近傍に、ＴＦＴ２１のソース電極として機能する部分（図面で右方向に突出した部分）を有する。さらに、ゲート線２３とデータ線２４の交点近傍には、ドレイン電極２５と半導体層２６が形成される。これにより、ゲート線２３とデータ線２４の交点に対応して、ＴＦＴ２１が形成される。ゲート線２３とデータ線２４によって仕切られた領域には、画素電極２２が形成される。ドレイン電極２５は、画素電極２２に絶縁膜に形成したコンタクトホールを介さずに直接接続される。このようにアクティブマトリクス基板１０は、ゲート線２３とデータ線２４の交点に対応して配置された複数の画素回路２０を備えている。
【００４９】
共通電極３０は、ＴＦＴ２１、画素電極２２、ゲート線２３、データ線２４、ドレイン電極２５、および、半導体層２６よりも上層（すなわち、液晶層に近い側）に形成された保護絶縁膜のさらに上層に形成される。図５に示すように、共通電極３０は、スリット３１と切り欠き３２の配置位置を除いて、表示領域１３の全面を覆うように形成される。共通電極３０は、画素電極２２と共に液晶層に印加する横電界を発生させるために、画素電極２２に対応して複数のスリット３１を有する。図５では、共通電極３０は、１個の画素電極２２に対応して２個のスリット３１を有する。スリット３１の幅は例えば２〜４μｍであり、２個のスリット３１の間隔は例えば２〜４μｍである。共通電極３０にスリット３１を形成することにより、液晶パネル２の視野角を広くするための横電界を発生させることができる。共通電極３０は、ＴＦＴ２１に対応して切り欠き３２を有する。共通電極３０に切り欠き３２を形成することにより、共通電極３０がＴＦＴ２１の動作に影響を及ぼすことを防止することができる。
【００５０】
対向基板４０は、アクティブマトリクス基板１０に対向して配置される。図６に示すように、対向基板４０には、画素電極２２に対向する位置に開口４２を有するブラックマトリクス４１が形成される。ブラックマトリクス４１は、ＴＦＴ２１、ゲート線２３、および、データ線２４を含む領域に対向する位置に形成される。
【００５１】
図７は、図３の拡大図である。図７には、ＴＦＴ２１近傍のレイアウトが記載されている。図８は、図７に示すゲート線２３、ドレイン電極２５、および、画素電極２２の位置を示す図である。図８に示す３個の要素は、実際には重なる。ドレイン電極２５はゲート線２３よりも上層に形成され、画素電極２２はドレイン電極２５よりも上層に形成される。図８では、３個の要素を行方向に移動させて重ならないように記載した。
【００５２】
上述したように、ゲート線２３はＴＦＴ２１のゲート電極として機能する部分を有し、データ線２４はＴＦＴ２１のソース電極として機能する部分を有する。言い換えると、ＴＦＴ２１のゲート電極はゲート線２３と一体に形成され、ＴＦＴ２１のソース電極はデータ線２４と一体に形成される。ドレイン電極２５は、ソース電極に対向する本体部（列方向に延伸する部分）と、画素電極２２に接続するための接続部（行方向に延伸する部分）とを有する。ドレイン電極２５の本体部は、ゲート電極と重なる部分を有する。画素電極２２は、ドレイン電極２５の接続部を覆い、共通電極３０と共通電極３０に形成されたスリット３１とに対向する本体部と、列方向に延伸し、ゲート電極とドレイン電極２５の重なり部分を覆う拡張部（図面では下方向に突出した部分）とを有する。画素電極２２において、バックライト光を透過し実質的に表示に寄与する部分は、本体部に含まれる。画素電極２２と共通電極３０は、ＩＺＯ（酸化インジウム亜鉛）やＩＴＯ（酸化インジウムスズ）などの透明導電膜で形成することが好ましい。
【００５３】
図８に示すように、ゲート線２３が有する、行方向に延伸する端のうち、画素電極２２の本体部に最も近いものを近方端Ｅｎ、画素電極２２の本体部から最も遠いものを遠方端Ｅｆという。ドレイン電極２５の本体部は、近方端Ｅｎとは交差するが、遠方端Ｅｆとは交差しない。ドレイン電極２５の本体部は、遠方端Ｅｆには到達せず、遠方端Ｅｆより距離Ｌ１だけ手前（画素電極２２の本体部側）で終了する。これに対して、画素電極２２の拡張部は、近方端Ｅｎと遠方端Ｅｆの両方と交差する。画素電極２２の拡張部は、遠方端Ｅｆを超えて、遠方端Ｅｆよりも距離Ｌ２だけ向こう（画素電極２２の本体部とは反対側）で終了する。
【００５４】
ゲート線２３を基準として、画素電極２２の本体部が配置された側を第１側、反対側を第２側としたとき、画素電極２２の本体部はゲート線２３の第１側に形成される。ドレイン電極２５は、ゲート線２３の第１側には形成されるが、ゲート線２３の第２側には形成されない。画素電極２２の拡張部は、ゲート線２３の第１側に形成され、ゲート線２３の第２側にも形成される。
【００５５】
以下、図９Ａ〜図９Ｉを参照して、アクティブマトリクス基板１０の製造方法を説明する。図９Ａ〜図９Ｉの（ａ）〜（ｃ）には、それぞれ、ゲート線２３、データ線２４、および、ＴＦＴ２１を形成する過程が記載されている。なお、以下の説明において、基板上に形成される各種の膜の厚さは、膜の機能や材質などに応じて好適に決定される。膜の厚さは、例えば、１０ｎｍ〜１μｍ程度である。以下、膜厚の一例を示す。例えば、第１工程では、厚さ２５〜３５ｎｍのＴｉ膜と、厚さ１８０〜２２０ｎｍのＡｌ膜と、厚さ９０〜１１０ｎｍのＴｉ膜とを順次成膜する。第２工程では、厚さ３６０〜４５０ｎｍのＳｉＮｘ膜１２１と、厚さ１００〜２００ｎｍのアモルファスＳｉ膜１２２と、厚さ３０〜８０ｎｍのｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第３工程では厚さ１８０〜２２０ｎｍのＭｏＮｂ膜を成膜し、第４工程では厚さ５０〜８０ｎｍのＩＺＯ膜１４１を成膜する。第５工程では厚さ２２０〜２８０ｎｍの下層ＳｉＮｘ膜１５１と、厚さ４５０〜５５０ｎｍの上層ＳｉＮｘ膜１５２とを成膜し、第６工程では厚さ１１０〜１４０ｎｍのＩＺＯ膜を成膜する。
【００５６】
（第１工程）ゲート層パターンの形成（図９Ａ）
ガラス基板１０１上にスパッタリング法によって、Ｔｉ（チタン）、Ａｌ（アルミニウム）、および、Ｔｉを順次成膜する。続いて、フォトリソグラフィ法とエッチングを用いてゲート層をパターニングし、ゲート線２３、ＴＦＴ２１のゲート電極１１１などを形成する。ここで、フォトリソグラフィ法とエッチングを用いたパターニングとは、以下の処理をいう。まず、基板にフォトレジストを塗布する。次に、所望のパターンを有するフォトマスクを被せて基板を露光することにより、基板上にフォトマスクと同じパターンにフォトレジストを残す。次に、残したフォトレジストをマスクとして基板をエッチングすることにより、基板の表面にパターンを形成する。最後に、フォトレジストを剥離する。
【００５７】
（第２工程）半導体層の形成（図９Ｂ）
図９Ａに示す基板にＣＶＤ（Chemical Vapor Deposition ）法によって、ゲート絶縁膜となるＳｉＮｘ（窒化シリコン）膜１２１と、アモルファスＳｉ（アモルファスシリコン）膜１２２と、リンがドープされたｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。続いて、フォトリソグラフィ法とエッチングを用いて半導体層をパターニングし、ＴＦＴ２１のゲート電極１１１上に島状にアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３からなる半導体層を形成する。
【００５８】
（第３工程）ソース層パターンの形成（図９Ｃ）
図９Ｂに示す基板にスパッタリング法によって、ＭｏＮｂ（モリブデンニオブ）膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層をパターニングし、データ線２４の主導体部１３１、ＴＦＴ２１の導体部１３２などを形成する。ＴＦＴ２１の導体部１３２は、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第３工程完了時点では、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域は、データ線２４の主導体部１３１と一体に形成されている。
【００５９】
（第４工程）画素電極の形成（図９Ｄ〜図９Ｇ）
図９Ｃに示す基板にスパッタリング法によって、画素電極２２となるＩＺＯ膜１４１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて画素電極層をパターニングする。第４工程では、画素電極２２の位置とソース層パターンの位置（ただし、ＴＦＴ２１のチャネル領域の位置を除く）にフォトレジスト１４２を残すフォトマスクが使用される。このため露光後には、画素電極２２の位置、および、ソース層パターンの位置からＴＦＴ２１のチャネル領域の位置を除いた位置にフォトレジスト１４２が残る（図９Ｄ）。フォトレジスト１４２をマスクとして、まずウェットエッチングによってＩＺＯ膜１４１とＴＦＴ２１のチャネル領域の位置に存在する導体部１３２とをエッチングし、続いてドライエッチングによってＴＦＴ２１のチャネル領域の位置に存在するｎ＋アモルファスＳｉ膜１２３をエッチングする（図９Ｅ、図９Ｆ）。図９Ｅには、導体部１３２のエッチングが完了した時点の基板が記載されている。図９Ｆには、ｎ＋アモルファスＳｉ膜１２３のエッチングが完了した時点の基板が記載されている。図９Ｆに示すように、ドライエッチングによって、ＴＦＴ２１のチャネル領域に存在するアモルファスＳｉ膜１２２の膜厚は薄くなる。最後にフォトレジスト１４２を剥離することにより、図９Ｇに示す基板が得られる。図９Ｇに示す基板では、ＴＦＴ２１のチャネル領域が形成され、ＴＦＴ２１のソース電極１４３とドレイン電極２５は分離された状態になる。データ線２４の主導体部１３１、ＴＦＴ２１のソース電極１４３、および、ＴＦＴ２１のドレイン電極２５の上層には、ＩＺＯ膜１４１が残る。主導体部１３１とその上層のＩＺＯ膜１４１とによって、データ線２４が形成される。
【００６０】
（第５工程）保護絶縁膜の形成（図９Ｈ）
図９Ｇに示す基板にＣＶＤ法によって、保護絶縁膜となる２層のＳｉＮｘ膜１５１、１５２を順次成膜する。下層ＳｉＮｘ膜１５１の成膜条件と上層ＳｉＮｘ膜１５２の成膜条件は異なる。例えば、下層ＳｉＮｘ膜１５１には高温条件で成膜した膜密度が高い薄膜が使用され、上層ＳｉＮｘ膜１５２には低温条件で成膜した膜密度が低い厚膜が使用される。続いて、フォトリソグラフィ法とエッチングを用いて、第５工程で成膜された２層のＳｉＮｘ膜１５１、１５２、および、第２工程で成膜されたＳｉＮｘ膜１２１をパターニングする。なお、図９Ｈ（ａ）から（ｃ）において、保護絶縁膜にはコンタクトホールなどの特定のパターニングは行われていない。保護絶縁膜のパターニングは、額縁領域１４や非対向領域１２において、ゲート層またはソース層と共通電極層とを接続するためのコンタクトホールなどを形成するために行われる。
【００６１】
（第６工程）共通電極の形成（図９Ｉ）
図９Ｈに示す基板にスパッタリング法によって、共通電極３０となるＩＺＯ膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて共通電極層をパターニングし、共通電極３０を形成する。
【００６２】
以上に述べた第１〜第６工程を実行することにより、図９Ｉに示す断面構造を有するアクティブマトリクス基板１０を製造することができる。本実施形態に係る製造方法では、第１〜第６工程において、異なるフォトマスクを用いてフォトリソグラフィ法が実行される。本実施形態に係る製造方法で使用されるフォトマスクは、全部で６枚である。図７に示す画素電極２２、ゲート線２３（ゲート電極を含む）、データ線２４（ソース電極を含む）、ドレイン電極２５、および、半導体層２６の形状は、第１〜第４工程で使用されるフォトマスクによって決定される。したがって、図７に示すレイアウトパターンに応じたフォトマスクを用いることにより、ドレイン電極２５をゲート線２３の第２側には形成せず、画素電極２２の拡張部をゲート線２３の第２側にも形成することができる。
【００６３】
なお、第１工程でゲート線２３を形成するとき、および、第３工程でデータ線２４の主導体部１３１を形成するときに、上記の材料に代えて、Ｃｕ（銅）、Ｍｏ（モリブデン）、Ａｌ、Ｔｉ、ＴｉＮ（窒化チタン）、これらの合金、あるいは、これら金属の積層膜を用いてもよい。例えば、ゲート線２３やデータ線２４の主導体部１３１の配線材料として、ＭｏＮｂの上層にＡｌ合金を積層し、さらにＡｌ合金の上層にＭｏＮｂを積層した３層膜を用いてもよい。また、第４工程で画素電極２２を形成するとき、および、第６工程で共通電極３０を形成するときに、ＩＺＯに代えてＩＴＯなど他の透明導電膜を用いてもよい。また、第５工程で保護絶縁膜を形成するときに、２層のＳｉＮｘ膜に代えて１層のＳｉＮｘ膜を成膜してもよい。また、ＳｉＮｘ膜に代えて、ＳｉＯｘ（酸化シリコン）膜、ＳｉＯＮ（窒化酸化シリコン）膜、あるいは、これらの積層膜を用いてもよい。
【００６４】
対向基板４０は、開口４２を有するブラックマトリクス４１をガラス基板上に形成し、その上にカラーフィルタ層とオーバーコート層を形成し、所定の位置に柱スペーサ（図示せず）を設けることにより形成される。さらに、アクティブマトリクス基板１０の液晶層側の表面上と、対向基板４０の液晶層側の表面上には、それぞれ水平配向膜（図示せず）が設けられ、液晶分子の初期配向の方向を設定するための表面処理が施される。アクティブマトリクス基板１０と対向基板４０を対向して配置し、２枚の基板の間に液晶層を設けることにより、液晶パネル２を構成することができる。
【００６５】
図１０は、液晶パネル２の断面図である。図１０には、図７のＡ−Ａ’線断面が記載されている。アクティブマトリクス基板１０は、Ａ−Ａ’線上では以下の構成を有する。ガラス基板１０１上の所定位置には、ＴＦＴ２１のゲート電極１１１が形成される。ガラス基板１０１とゲート電極１１１の上層には、ゲート絶縁膜として機能するＳｉＮｘ膜１２１が形成される。ＳｉＮｘ膜１２１上でゲート電極１１１のＡ側（図面では左側）には、主導体部１３１とＩＺＯ膜１４１を含むデータ線２４が形成される。ＩＺＯ膜１４１は、画素電極２２と共に上記第４工程において、主導体部１３１の上層に形成される。ＳｉＮｘ膜１２１上の所定位置には半導体層２６が形成され、半導体層２６上の所定位置にはソース電極１４３とドレイン電極２５が形成される。画素電極２２は、ドレイン電極２５を覆うように形成される。画素電極２２とデータ線２４の上層には、保護絶縁膜として機能する２層のＳｉＮｘ膜１５１、１５２が形成される。上層ＳｉＮｘ膜１５２上の所定位置には、共通電極３０が形成される。
【００６６】
上述したように、ドレイン電極２５はゲート線２３の第２側には形成されておらず、画素電極２２の拡張部はゲート線２３の第２側にも形成される。図１０では、ドレイン電極２５の終端（右端）は、平面視でゲート電極１１１の範囲内（ゲート電極１１１の右端の左側）にある。画素電極２２の終端（右端）は、平面視でゲート電極１１１の範囲外（ゲート電極１１１の右端の右側）にある。
【００６７】
対向基板４０のガラス基板１０２の一方の面には、ブラックマトリクス４１が形成される。ガラス基板１０２のブラックマトリクス４１を形成した側の面には、カラーフィルタ層４３とオーバーコート層４４が形成される。アクティブマトリクス基板１０と対向基板４０は対向して配置され、２枚の基板の間には液晶層４５が設けられる。なお、図１０では、水平配向膜は省略されている。
【００６８】
以下、本実施形態に係るアクティブマトリクス基板１０の効果を説明する。図１１は、比較例に係るアクティブマトリクス基板を備えた液晶表示装置のレイアウト図である。図１１において、ゲート線２３、データ線２４、ドレイン電極２５、および、半導体層２６の形状は図７と同じであり、画素電極８２の形状は図７とは異なる。図１１では、画素電極８２の拡張部は、ドレイン電極２５の本体部と同じ位置で終了する。
【００６９】
比較例に係るアクティブマトリクス基板では、画素電極８２の拡張部は、ゲート線２３の第２側には形成されない。このため、画素電極８２とドレイン電極２５の位置が少しでも上方向にずれると、ゲート線２３とドレイン電極２５の本体部とが重なる部分の面積は減少し、ＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄは減少し、引き込み電圧は小さくなる。また、画素電極８２とドレイン電極２５の位置が少しでも下方向にずれると、ゲート線２３とドレイン電極２５の本体部とが重なる部分の面積は増加し、ＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄは増加し、引き込み電圧は大きくなる。
【００７０】
比較例に係るアクティブマトリクス基板を備えた液晶表示装置では、パターンずれによってＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄにばらつきが発生するので、引き込み電圧の変動量が画素回路間で異なると、表示品位が低下する。例えば、ステップアンドリピート方式を用いて画素電極やゲート線を形成した場合には、表示画面にブロック状の表示むらが発生し、スキャン露光方式を用いて画素電極やゲート線を形成した場合には、表示画面に帯状の表示むらやフリッカが発生する。
【００７１】
これに対してアクティブマトリクス基板１０では、画素電極２２の拡張部は、ゲート線２３の第２側にも形成される。このため、画素電極２２とドレイン電極２５の位置が上方向または下方向に所定量以下だけずれた場合、ゲート線２３とドレイン電極２５の本体部とが重なる部分の面積は変化しても、ゲート線２３と画素電極２２の拡張部とが重なる部分の面積は変化しない。このため、画素回路２０間で、ＴＦＴ２１のゲート−ドレイン間の寄生容量Ｃｇｄはほぼ等しくなり、引き込み電圧はほぼ等しくなる。したがって、アクティブマトリクス基板１０を備えた液晶表示装置によれば、ＴＦＴ２１のゲート−ドレイン間の寄生容量Ｃｇｄのばらつきによる表示品位の低下を防止することができる。
【００７２】
また、アクティブマトリクス基板１０では、画素電極２２の拡張部はゲート線２３の第２側にも形成されるが、ドレイン電極２５はゲート線２３の第２側には形成されない。このため、以下に示すように、ラビング処理の不具合、開口率の変動、および、バックライト光の影響による表示不良を防止することができる。
【００７３】
液晶表示装置の製造時には、液晶分子の初期配向を設定するためにラビング処理が行われる。液晶が負の誘電率異方性を有する場合には、ラビング処理は、共通電極のスリットが延伸する方向に対してほぼ直交する方向（図３では水平方向。ゲート線２３の延伸方向）に液晶分子の長軸が配列するように行われる。液晶が正の誘電率異方性を有する場合には、ラビング処理は、共通電極のスリットが延伸する方向（図３では垂直方向。データ線２４の延伸方向）に液晶分子の長軸が配列するように行われる。ＴＦＴの近傍で段差が大きいと、ラビング処理の不具合が発生しやすい。アクティブマトリクス基板１０では、ＴＦＴ２１の近傍で段差が小さいので、ラビング処理の不具合が発生しにくい。
【００７４】
また、液晶表示装置の製造時には、アクティブマトリクス基板と対向基板を貼り合わせるときにずれが発生し、ブラックマトリクスの位置がずれることがある。ドレイン電極２５をゲート線２３の第２側にまで形成した場合、基板の貼り合わせずれが発生したときに、ドレイン電極２５の本体部とブラックマトリクス４１の開口４２とが重なり、開口率が低下することがある。その理由は、ドレイン電極２５がＭｏＮｂなどの不透明な金属材料で形成されるからである。アクティブマトリクス基板１０では、不透明なドレイン電極２５はゲート線２３の第２側には形成されず、ゲート線２３の第２側にはＩＺＯなどの透明導電膜が形成されるので、基板の貼り合わせずれが発生したときでも開口率が変動しにくい。また、液晶表示装置１を屋外などで使用した場合に、外光がドレイン電極２５で反射することによる表示不具合が発生しにくい。
【００７５】
また、液晶表示装置では、バックライト光が、ドレイン電極の背面（バックライトを配置した側）に反射し、ＴＦＴのチャネル領域に入射することがある。バックライト光がＴＦＴのチャネル領域に入射すると、液晶層に印加した電圧を保持すべき期間内にＴＦＴを経由して電荷が抜け、表示不良が発生することがある。アクティブマトリクス基板１０では、ドレイン電極２５はゲート線２３の第２側には形成されないので、バックライト光の影響による表示不良を防止することができる。
【００７６】
アクティブマトリクス基板１０の製造時には、第４工程において、画素電極２２を形成するためのフォトマスクを使用して、ＴＦＴ２１の導体部１３２と半導体層をパターニングしてＴＦＴ２１のチャネル領域を形成することが好ましい。画素電極とＴＦＴのチャネル領域とを別の工程で形成する場合、画素電極層のパターンとＴＦＴのチャネル領域を形成するためのパターンとの間に、設計マージン（フォトリソグラフィ工程における位置ずれや、エッチング工程における仕上がり幅のばらつきに対するマージン）を設ける必要がある。このため、ドレイン電極の面積を必要以上に大きくする（例えば、一辺あたり１〜２μｍ大きくする）必要が生じ、ＴＦＴのゲート−ドレイン間の寄生容量Ｃｇｄが増加し、ゲート線の負荷（容量）が大きくなる。
【００７７】
本実施形態に係る製造方法では、第３工程において、後にドレイン電極２５になる部分（ＴＦＴ２１の導体部１３２）のパターンを大きくしておく必要があるが、ドレイン電極２５のサイズは最終的に第４工程で決定される。したがって、本実施形態に係る製造方法によれば、ドレイン電極２５を必要以上に大きくせず、ＴＦＴ２１のゲート−ドレイン間の寄生容量Ｃｇｄの増加を抑制することができる。
【００７８】
以上に示すように、本実施形態に係るアクティブマトリクス基板１０は、第１方向（行方向）に延伸する複数のゲート線２３と、第２方向（列方向）に延伸する複数のデータ線２４と、ゲート線２３とデータ線２４の交点に対応して配置され、それぞれが薄膜トランジスタ（ＴＦＴ２１）および画素電極２２を含む複数の画素回路２０と、ゲート線２３、データ線２４、薄膜トランジスタ、および、画素電極２２よりも上層に形成された保護絶縁膜（ＳｉＮｘ膜１５１、１５２）と、保護絶縁膜の上層に形成された共通電極３０とを備えている。薄膜トランジスタは、ゲート線２３と一体に形成されたゲート電極と、データ線２４と一体に形成されたソース電極と、画素電極２２に直接接続され、ゲート電極と重なる部分を有するドレイン電極２５とを有する。画素電極２２は、ゲート線２３の第１側（上側）に形成された本体部と、第２方向に延伸し、ゲート電極とドレイン電極２５の重なり部分を覆う拡張部とを有する。ドレイン電極２５はゲート線２３の第２側（下側）には形成されておらず、画素電極２２の拡張部はゲート線２３の第２側にも形成されている。
【００７９】
本実施形態に係るアクティブマトリクス基板１０によれば、画素電極２２の拡張部をゲート線２３の第２側にも形成することにより、画素電極２２とドレイン電極２５の位置が第２方向にある程度だけずれた場合でも、ゲート線２３と画素電極２２の拡張部とが重なる部分の面積は変化しない。このため、画素回路２０間で、薄膜トランジスタのゲート−ドレイン間の寄生容量Ｃｇｄはほぼ等しくなり、引き込み電圧はほぼ等しくなる。したがって、薄膜トランジスタのゲート−ドレイン間の寄生容量Ｃｇｄのばらつきによる表示品位の低下を防止することができる。また、ドレイン電極２５はゲート線２３の第２側には形成されていないので、ラビング処理の不具合、開口率の変動、および、バックライト光の影響による表示不良を防止することができる。
【００８０】
また、共通電極３０は、画素回路２０に対応して１以上（２個）のスリット３１を有する。これにより、アクティブマトリクス基板１０を含む液晶パネル２の視野角を広くするための横電界を発生させることができる。また、本実施形態に係る液晶パネル２は、アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向する対向基板４０とを備えている。これにより、薄膜トランジスタのゲート−ドレイン間の寄生容量Ｃｇｄのばらつきによる表示品位の低下を防止した液晶パネルを構成することができる。
【００８１】
また、上記アクティブマトリクス基板１０の製造方法は、第１方向（行方向）に延伸する複数のゲート線２３を形成すると共に、ゲート線２３と一体に薄膜トランジスタ（ＴＦＴ２１）のゲート電極を形成するステップ（第１工程）と、薄膜トランジスタの半導体層２６を形成する半導体層形成ステップ（第２工程）と、第２方向（列方向）に延伸する複数のデータ線２４の主導体部１３１を形成すると共に、主導体部１３１と一体に、薄膜トランジスタのドレイン電極２５とソース電極の元になる導体部１３２を形成するソース層形成ステップ（第３工程）と、画素電極２２と、データ線２４の副導体部（主導体部１３１の上層のＩＺＯ膜１４１）とを形成すると共に、導体部１３２をパターニングすることにより、薄膜トランジスタのドレイン電極２５とソース電極を形成する画素電極層形成ステップ（第４工程）と、画素電極２２の上層に保護絶縁膜（ＳｉＮｘ膜１５１、１５２）を形成するステップ（第５工程）と、保護絶縁膜の上層に共通電極３０を形成するステップ（第６工程）とを備えている。ソース層形成ステップと画素電極層形成ステップは、ドレイン電極２５をゲート電極と重なる部分を有するように形成する。画素電極層形成ステップは、ゲート線２３の第１側（上側）に形成された本体部と、第２方向に延伸し、ゲート電極とドレイン電極２５の重なり部分を覆う拡張部とを有する画素電極２２を、ドレイン電極２５に直接接続して形成する。ソース層形成ステップと画素電極層形成ステップは、ドレイン電極２５をゲート線２３の第２側には形成せず、画素電極層形成ステップは、画素電極２２の拡張部をゲート線２３の第２側にも形成する。半導体層形成ステップは、半導体膜（アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）を成膜し、半導体膜をパターニングする。これにより、薄膜トランジスタのゲート−ドレイン間の寄生容量Ｃｇｄのばらつきによる表示品位の低下を防止したアクティブマトリクス基板１０を製造することができる。また、画素電極層形成ステップにおいて薄膜トランジスタのドレイン電極２５を形成することにより、ドレイン電極２５を必要以上に大きくせず、薄膜トランジスタのゲート−ドレイン間の寄生容量の増加を抑制することができる。
【００８２】
本実施形態に係るアクティブマトリクス基板１０については、以下の変形例を構成することができる。図１２は、第１変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。図１２では、図４に示すドレイン電極２５に代えて、本体部を有し、接続部を有しないドレイン電極５１が使用される。ドレイン電極５１は、ゲート線２３の近方端Ｅｎと遠方端Ｅｆの両方と交差しない。ドレイン電極５１は、ゲート線２３の第１側にも第２側にも形成されておらず、ゲート線２３とゲート電極が形成された領域の内部に形成される。第１変形例に係るアクティブマトリクス基板によれば、基板の貼り合わせずれが発生し、ブラックマトリクスの開口がＴＦＴに近づいて形成されたときでも、ドレイン電極とブラックマトリクスの開口とが重なることを防止し、開口率の低下を防止することができる。また、バックライト光の影響による表示不良をより効果的に防止することができる。
【００８３】
図１３は、第２変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。図１３では、図４に示す半導体層２６に代えて、半導体層２６よりも小さい半導体層５２が使用される。半導体層５２は、ゲート線２３とゲート電極が形成された領域の内部に形成される。これにより、バックライト光の影響よる表示不良を防止することができる。ただし、第２変形例に係るアクティブマトリクス基板では、第２工程において半導体層を形成するときの位置ずれがＴＦＴの特性に与える影響が大きいので、ゲート電極の面積を予め大きくしておく必要がある。そこで、アクティブマトリクス基板を設計するときに、露光装置の精度、バックライトの輝度、画素回路の設計（確保できる補助容量の大きさなど）、駆動回路の出力電圧などを考慮して、図４に示すレイアウトと図１２に示すレイアウトのいずれを選択するかを決定すればよい。
【００８４】
図１４は、第３変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。第３変形例に係るアクティブマトリクス基板では、図４、図１２および図１３に示すアクティブマトリクス基板と比べて、画素サイズが大きい。例えば、図４、図１２および図１３における画素サイズが２１×６３μｍである場合、図１４における画素サイズは４２×１２６μｍである。図１５は、図１４の拡大図である。図１５には、第３変形例に係るアクティブマトリクス基板の共通電極以外のパターンが記載されている。
【００８５】
図１４に示すように、ゲート線５３は画素回路内を貫通し、画素回路はゲート線５３によって２分割される。図１４においてゲート線５３の上側を第１側、ゲート線５３の下側を第２側としたとき、画素電極５４は、第１側に形成された第１本体部５４ａと、第２側に形成された第２本体部５４ｂと、列方向に延伸し、ゲート電極とドレイン電極５１の重なり部分を覆い、第１本体部５４ａと第２本体部５４ｂを接続する拡張部５４ｃとを有する（図１５を参照）。共通電極は、１個の画素回路に対応して、第１側に形成された５個のスリット５５ａと、第２側に形成された５個のスリット５５ｂとを有する。ブラックマトリクスは、１個の画素回路に対応して、第１側に形成された開口５６ａと、第２側に形成された開口５６ｂとを有する。
【００８６】
ここで、スリット５５ａとスリット５５ｂとを一続きのスリットとする形成も可能である。しかし、この構成では、スリットがゲート線５３上にも形成されるので、ゲート線５３に印加される電圧による電界が液晶の配向に影響を及ぼすおそれがある。このため、図１４に示すように、ゲート線５３上にはスリットを形成しない構成のほうが好ましい。共通電極が第１本体部５４ａと第２本体部５４ｂに対応する領域に１以上のスリットを有する場合、スリットのうち少なくとも１つはゲート線５３上には形成しないことが好ましい。これにより、ゲート線５３に印加される電圧による電界が液晶の配向に影響を及ぼすことを防止しながら、アクティブマトリクス基板を含む液晶パネルの視野角を広くするための横電界を発生させることができる。
【００８７】
図１４および図１５に示すようにゲート線５３と画素電極５４は重ならないが、ゲート線５３と画素電極５４の間には斜め電界による寄生容量が発生する。各画素回路においてゲート線５３と画素電極５４の間に発生する寄生容量は、ゲート線５３と第１本体部５４ａの間に発生する第１容量（図１５のＰａ部に発生する容量）と、ゲート線５３と第２本体部５４ｂの間に発生する第２容量（図１５のＰｂ部に発生する容量）との合計である。
【００８８】
第３変形例に係るアクティブマトリクス基板において、画素電極５４の位置が上方向にずれた場合、第１本体部５４ａはゲート線５３から遠くなり、第２本体部５４ｂはゲート線５３に近くなるので、第１容量は小さく、第２容量は大きくなる。逆に画素電極５４の位置が下方向にずれた場合、第１本体部５４ａはゲート線５３に近くなり、第２本体部５４ｂはゲート線５３から遠くなるので、第１容量は大きく、第２容量は小さくなる。したがって、第３変形例に係るアクティブマトリクス基板では、画素電極５４の位置がゲート線５３の位置からずれた場合でも、ゲート線５３と画素電極５４の間に発生する寄生容量の大きさをほぼ一定に保つことができる。ただし、第３変形例に係るアクティブマトリクス基板では、第２側に第２本体部を形成しない構成と比べて、ゲート線５３と画素電極５４との間に生じる寄生容量が大きい。そこで、アクティブマトリクス基板を設計するときに、露光装置の精度などを考慮して、図１４に示すレイアウトを選択するか否かを決定すればよい。
【００８９】
図１６は、第４変形例に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。図１６では、データ線５７は、ゲート線２３とデータ線５７の交点近傍に、ＴＦＴのソース電極として機能する部分を有する。ただし、ソース電極は、データ線５７の両側に交互に形成される。このため、ＴＦＴは、データ線５７の両側に交互に形成される。第４変形例に係るアクティブマトリクス基板でも、第１の実施形態に係るアクティブマトリクス基板１０と同じ効果が得られる。第４変形例に係るアクティブマトリクス基板は、データ線５７の負荷を大きくせずに、ドット反転駆動を行う液晶表示装置に好適に使用することができる。
【００９０】
（第２の実施形態）
第２の実施形態では、第１の実施形態とは異なる方法で製造されたアクティブマトリクス基板について説明する。図１７は、本発明の第２の実施形態に係るアクティブマトリクス基板を備えた液晶パネルのレイアウト図である。図１７において、画素電極２２、ゲート線２３、データ線２４、および、ドレイン電極５１の形状は図１２と同じであり、半導体層６１の形状は図１２とは異なる。半導体層６１は、データ線２４と一体に形成されたソース電極と、ドレイン電極５１との間に形成されている。これに加えて、半導体層６１は、ソース層パターンの下層にソース層パターンとほぼ同じ形状で形成されている。具体的には、半導体層６１は、データ線２４、ＴＦＴのソース電極、および、ドレイン電極５１の下層にも形成される。
【００９１】
本実施形態に係る製造方法では、第１の実施形態で説明した第１工程を実行し、次に以下に示す第２および第３工程を実行し、次に第１の実施形態で説明した第４〜第６工程を実行する。以下、図１８Ａ〜図１８Ｄを参照して、本実施形態に係る製造方法の第２および第３工程を説明する。なお、第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。
【００９２】
（第２工程）半導体層の形成（図１８Ａ）
図９Ａに示す基板にＣＶＤ法によって、ゲート絶縁膜となるＳｉＮｘ膜１２１と、アモルファスＳｉ膜１２２と、リンがドープされたｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第１の実施形態とは異なり、本実施形態では半導体層のパターニングを行わない。半導体層のパターニングは、ソース層のパターニングと共に第３工程で行われる。
【００９３】
（第３工程）ソース層パターンの形成（図１８Ｂ〜図１８Ｄ）
図１８Ａに示す基板にスパッタリング法によって、ＭｏＮｂ膜１７１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層と半導体層をパターニングし、データ線２４の主導体部１３１、および、ＴＦＴ２１の導体部１３２などを形成する。ＴＦＴ２１の導体部１３２は、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第３工程では、主導体部１３１および導体部１３２などの位置にフォトレジスト１７２を残すフォトマスクが使用される。このため露光後には、主導体部１３１および導体部１３２などの位置にフォトレジスト１７２が残る（図１８Ｂ）。フォトレジスト１７２をマスクとして、まず第３工程で成膜したＭｏＮｂ膜１７１をエッチングし、次に第２工程で成膜したｎ＋アモルファスＳｉ膜１２３とアモルファスＳｉ膜１２２とを連続してエッチングする（図１８Ｃ）。これにより、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３は、ソース層とほぼ同じ形状にパターニングされる。最後にフォトレジスト１７２を剥離することにより、図１８Ｄに示す基板が得られる。図１８Ｄに示す基板では、エッチングされずに残ったＭｏＮｂ膜１７１が、データ線２４の主導体部１３１、ＴＦＴ２１の導体部１３２などになる。図１８Ｄに示す基板は、図９Ｃに示す基板に対応する。図１８Ｄに示す基板は、データ線２４の主導体部１３１の下層にアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３が存在する点で、図９Ｃに示す基板と相違する。
【００９４】
図１８Ｄに示す基板に対して、第１の実施形態で述べた第４〜第６工程を実行することにより、図１８Ｅに示す断面構造を有するアクティブマトリクス基板を製造することができる。このアクティブマトリクス基板と対向基板４０を対向して配置し、２枚の基板の間に液晶層を設けることにより、本実施形態に係る液晶パネルを構成することができる。
【００９５】
なお、本実施形態に係るアクティブマトリクス基板の製造方法において、第１工程でゲート線２３を形成するとき、および、第３工程でデータ線２４の主導体部１３１を形成するときに、Ｃｕ、Ｍｏ、Ａｌ、Ｔｉ、これらの合金、あるいは、これら金属の積層膜を用いてもよい。また、第４工程で画素電極２２を形成するとき、および、第６工程で共通電極３０を形成するときに、ＩＴＯなどの透明導電膜を用いてもよい。また、第５工程で保護絶縁膜を形成するときに、１層のＳｉＮｘ膜を成膜してもよく、ＳｉＯｘ膜、ＳｉＯＮ膜、あるいは、これらの積層膜を用いてもよい。
【００９６】
図１９は、本実施形態に係る液晶パネルの断面図である。図１９には、図１７のＢ−Ｂ’線断面が記載されている。本実施形態に係るアクティブマトリクス基板７０は、データ線２４の主導体部１３１の下層に、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３からなる半導体層２６が存在する点で、第１の実施形態に係るアクティブマトリクス基板１０と相違する。このため、アクティブマトリクス基板７０では、データ線２４の厚さが、半導体層２６の分だけ厚くなる。
【００９７】
本実施形態に係る製造方法では、第１および第３〜第６工程において異なるフォトマスクを用いてフォトリソグラフィ法が実行され、第２工程ではフォトリソグラフィ法は実行されない。本実施形態に係る製造方法で使用されるフォトマスクは、全部で５枚である。したがって、本実施形態に係る製造方法によれば、第１の実施形態に係る製造方法よりも使用するフォトマスクを１枚削減し、製造コストを削減することができる。
【００９８】
以上に示すように、上記アクティブマトリクス基板７０の製造方法では、半導体層形成ステップ（第２工程）は、半導体膜（アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）を成膜し、ソース層形成ステップ（第３工程）は、データ線２４の主導体部１３１と薄膜トランジスタのドレイン電極２５とソース電極となる導体部１３２とを形成すると共に、半導体膜をパターニングする。このようにソース層形成ステップにおいて半導体層をパターニングすることにより、少ない枚数のフォトマスクを用いてアクティブマトリクス基板７０を製造することができる。
【００９９】
また、本実施形態に係るアクティブマトリクス基板７０では、データ線２４、薄膜トランジスタのソース電極、および、ドレイン電極２５の下層には、半導体層６１が形成されている。このようなアクティブマトリクス基板７０は、上記の製造方法を用いて容易に製造することができる。
【０１００】
なお、ここでは、第１の実施形態の第２変形例に係るアクティブマトリクス基板（図１３）とほぼ同じレイアウト構成を有するアクティブマトリクス基板７０を５枚のフォトマスクを用いて製造する場合について説明した。同様に、第１の実施形態、あるいは、第１の実施形態の他の変形例に係るアクティブマトリクス基板とほぼ同じレイアウト構成を有するアクティブマトリクス基板を５枚のフォトマスクを用いて製造してもよい。
【０１０１】
また、以上の説明では、特定のレイアウト構成を有するアクティブマトリクス基板について説明したが、本発明は他のレイアウト構成を有するアクティブマトリクス基板にも適用できる。例えば、アクティブマトリクス基板に含まれるＴＦＴのゲート電極、ドレイン電極、ソース電極、および、半導体層の形状や、ゲート線およびデータ線の形状や、共通電極のスリットが延伸する方向などは、以上に述べたものに限定されない。
【０１０２】
以上に示すように、本発明のアクティブマトリクス基板によれば、ドレイン電極をゲート線の第２側（画素電極の本体部が配置された側の反対側）には形成せず、画素電極の拡張部をゲート線の第２側にも形成することにより、画素回路内のＴＦＴのゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止することができる。
【産業上の利用可能性】
【０１０３】
本発明のアクティブマトリクス基板は、画素回路内のＴＦＴのゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止できるという特徴を有するので、液晶パネルなどを構成して、各種の電子機器の表示部などに利用することができる。
【符号の説明】
【０１０４】
１…液晶表示装置
２…液晶パネル
３…表示制御回路
４…ゲート線駆動回路
５…データ線駆動回路
６…バックライト
１０、７０…アクティブマトリクス基板
１１…対向領域
１２…非対向領域
２０…画素回路
２１…ＴＦＴ
２２、５４…画素電極
２３、５３…ゲート線
２４、５７…データ線
２５、５１…ドレイン電極
２６、５２、６１…半導体層
３０…共通電極
３１、５５…スリット
４０…対向基板
【図１】
2016194804.tif 000003
【図２】
2016194804.tif 000004
【図３】
2016194804.tif 000005
【図４】
2016194804.tif 000006
【図５】
2016194804.tif 000007
【図６】
2016194804.tif 000008
【図７】
2016194804.tif 000009
【図８】
2016194804.tif 000010
【図９Ａ】
2016194804.tif 000011
【図９Ｂ】
2016194804.tif 000012
【図９Ｃ】
2016194804.tif 000013
【図９Ｄ】
2016194804.tif 000014
【図９Ｅ】
2016194804.tif 000015
【図９Ｆ】
2016194804.tif 000016
【図９Ｇ】
2016194804.tif 000017
【図９Ｈ】
2016194804.tif 000018
【図９Ｉ】
2016194804.tif 000019
【図１０】
2016194804.tif 000020
【図１１】
2016194804.tif 000021
【図１２】
2016194804.tif 000022
【図１３】
2016194804.tif 000023
【図１４】
2016194804.tif 000024
【図１５】
2016194804.tif 000025
【図１６】
2016194804.tif 000026
【図１７】
2016194804.tif 000027
【図１８Ａ】
2016194804.tif 000028
【図１８Ｂ】
2016194804.tif 000029
【図１８Ｃ】
2016194804.tif 000030
【図１８Ｄ】
2016194804.tif 000031
【図１８Ｅ】
2016194804.tif 000032
【図１９】
2016194804.tif 000033
【図２０】
2016194804.tif 000034
【図２１】
2016194804.tif 000035
【手続補正書】
【提出日】平成29年11月28日(2017.11.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
それ故に、本発明は、画素回路内のＴＦＴのゲート−ドレイン間の寄生容量のばらつきによる表示品位の低下を防止したアクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法を提供することを目的とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
図１４および図１５に示すようにゲート線５３と画素電極５４の本体部は重ならないが、ゲート線５３と画素電極５４の間には斜め電界による寄生容量が発生する。各画素回路においてゲート線５３と画素電極５４の間に発生する寄生容量は、ゲート線５３と第１本体部５４ａの間に発生する第１容量（図１５のＰａ部に発生する容量）と、ゲート線５３と第２本体部５４ｂの間に発生する第２容量（図１５のＰｂ部に発生する容量）との合計である。
【国際調査報告】
2016194804.tif 000036
2016194804.tif 000037