(57)【要約】  半導体モジュールは、一端が第１配線に接続され、他端が第２配線に接続され、第１配線から第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、一端が第３配線に接続され、他端が第４配線に接続され、第３配線から第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、を備え、第１電子素子と第２電子素子とは、第１電流方向に流れる第１素子電流により生成される第１磁束の少なくとも一部が、第２電流方向に流れる第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている。
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【特許請求の範囲】
【請求項１】
一端が第１配線に接続され、他端が第２配線に接続され、前記第１配線から前記第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、  一端が第３配線に接続され、他端が第４配線に接続され、前記第３配線から前記第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、を備え、  前記第１電子素子と前記第２電子素子とは、前記第１電流方向に流れる前記第１素子電流により生成される第１磁束の少なくとも一部が、前記第２電流方向に流れる前記第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている  ことを特徴とする半導体モジュール。
【請求項２】
前記第１素子電流が流れる前記第１電流方向と前記第２素子電流が流れる前記第２電流方向とが平行であることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１素子電流の値と前記第２素子電流の値が同じであることを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記第１素子電流および第２素子電流とは異なる調整電流が流れる調整配線をさらに備え、  前記調整配線は、前記調整配線に流れる前記調整電流により生成される磁束の少なくとも一部が、前記第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている  ことを特徴とする請求項１に記載の半導体モジュール。
【請求項５】
一端が第５配線に接続され、他端が第６配線に接続され、前記第５配線から前記第６配線へ向かう第３電流方向に第３素子電流が流れる第３電子素子と、  一端が第７配線に接続され、他端が第８配線に接続され、前記第７配線から前記第８配線へ向かう第４電流方向に第４素子電流が流れる第４電子素子と、をさらに備え、  前記第３電子素子と前記第４電子素子とは、前記第３電流方向に流れる前記第４素子電流により生成される第３磁束の少なくとも一部が、前記第４電流方向に流れる前記第４素子電流により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている  ことを特徴とする請求項１に記載の半導体モジュール。
【請求項６】
前記第３素子電流が流れる前記第３電流方向と前記第４素子電流が流れる前記第４電流方向とが平行であることを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
前記第３素子電流の値と前記第４素子電流の値が同じであることを特徴とする請求項  ６に記載の半導体モジュール。
【請求項８】
前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、  前記第２電子素子は、一端が第２出力端子に接続され、他端が第２電源端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、  前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、  前記第４電子素子は、一端が前記第１電源端子に接続され、他端が前記第２出力端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、  前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される  ことを特徴とする請求項５に記載の半導体モジュール。
【請求項９】
前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、  前記第２電子素子は、一端が前記第１電源端子に接続され、他端が前記第１出力端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、  前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、  前記第４電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、  前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される  ことを特徴とする請求項５に記載の半導体モジュール。
【請求項１０】
第１配線基板と、  前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、  前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、  前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、  前記第２電子素子Ｔ２の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子Ｔ２の他端に電気的に接続された第２接続配線層と、  第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、  前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、  第３電子素子及び第４電子素子の上方に設けられ、第３電子素子の他端及び第４電子素子の他端に電気的に接続された第２配線基板と、を備え、  前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、  前記第２電子素子の他端から一端へ向かう第２電流方向に第２素子電流が流れ、  前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、  前記第４電子素子の他端から一端へ向かう第４電流方向に第４素子電流が流れ、   前記第１及び第３素子電流により生成される磁束の少なくとも一部が、前記第２及び第４の素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている  ことを特徴とする半導体モジュール。
【請求項１１】
第１配線基板と、  前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、  前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、  前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、  前記第２電子素子の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子の他端に電気的に接続された第２接続配線層と、  前記第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、  前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、  前記第３電子素子及び前記第４電子素子の上方に設けられた第２配線基板と、  前記第１配線基板と前記第２配線基板との間に延在して設けられた調整配線と、を備え、  前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、  前記第２電子素子の一端から他端へ向かう第２電流方向に第２素子電流が流れ、  前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、  前記第４電子素子の一端から他端へ向かう第４電流方向に第４素子電流が流れ、   前記調整配線の前記第２配線基板から前記第１配線基板に向かう第５の電流方向に、前記第１から第４素子電流とは異なる調整電流が流れ、  前記調整電流により生成される磁束の少なくとも一部が、前記第１から第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている  ことを特徴とする半導体モジュール。
【請求項１２】
前記調整配線は、前記第１及び第３電子素子に近接して配置され、第１調整電流が流れる第１調整配線と、前記第２及び第４電子素子に近接して配置され、第２調整電流が流れる第２調整配線と、を含み、  前記第１調整電流により生成される磁束の少なくとも一部が、前記第１および第３素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっており、  前記第２調整電流により生成される磁束の少なくとも一部が、前記第２および第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている  ことを特徴とする請求項１１に記載の半導体モジュール。
【請求項１３】
前記第１電子素子は、スイッチ素子又は整流素子であり、  前記第２電子素子は、スイッチ素子又は整流素子であることを特徴とする請求項１に記載の半導体モジュール。
【請求項１４】
前記スイッチ素子は、トランジスタであることを特徴とする請求項１３に記載の半導体モジュール。
【請求項１５】
前記整流素子は、ダイオードであることを特徴とする請求項１３に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、複数の電子素子を備えた半導体モジュールに関するものである。
【背景技術】
【０００２】  従来、整流素子やスイッチングデバイス等の電子素子を実装した半導体モジュールが知られている（例えば特許文献１参照）。【０００３】  このような整流素子およびスイッチングデバイスを実装した半導体モジュールは、動作させると、当該半導体モジュールの寄生インダクタンスにより、サージ電圧が発生し、動作不良等が発生していた。【０００４】  一方、半導体モジュールに実装するチップサイズの小型化により、レイアウトの制限がある。このため、例えば、フルブリッジ構成の素子において、片方のアームに流れる電流に対して逆方向に電流を流すレイアウトが困難であり、半導体モジュール内の寄生インダクタンスを適切に低減することができない。【０００５】  このように、従来の半導体モジュールでは、寄生インダクタンスを低減させることが困難である問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−２２５９８８号
【発明の概要】
【発明が解決しようとする課題】
【０００７】  以上のような点に鑑み、本発明は、寄生インダクタンスを低減させることが可能な半導体モジュールを提供する。
【課題を解決するための手段】
【０００８】  本発明の一態様に係る半導体モジュールは、  一端が第１配線に接続され、他端が第２配線に接続され、前記第１配線から前記第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、  一端が第３配線に接続され、他端が第４配線に接続され、前記第３配線から前記第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、を備え、  前記第１電子素子と前記第２電子素子とは、前記第１電流方向に流れる前記第１素子電流により生成される第１磁束の少なくとも一部が、前記第２電流方向に流れる前記第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている  ことを特徴とする。【０００９】  前記半導体モジュールにおいて、  前記第１素子電流が流れる前記第１電流方向と前記第２素子電流が流れる前記第２電流方向とが平行であることを特徴とする。【００１０】  前記半導体モジュールにおいて、  前記第１素子電流の値と前記第２素子電流の値が同じであることを特徴とする。【００１１】  前記半導体モジュールにおいて、  前記第１素子電流および第２素子電流とは異なる調整電流が流れる調整配線をさらに備え、  前記調整配線は、前記調整配線に流れる前記調整電流により生成される磁束の少なくとも一部が、前記第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている  ことを特徴とする。【００１２】  前記半導体モジュールにおいて、  一端が第５配線に接続され、他端が第６配線に接続され、前記第５配線から前記第６配線へ向かう第３電流方向に第３素子電流が流れる第３電子素子と、  一端が第７配線に接続され、他端が第８配線に接続され、前記第７配線から前記第８配線へ向かう第４電流方向に第４素子電流が流れる第４電子素子と、をさらに備え、  前記第３電子素子と前記第４電子素子とは、前記第３電流方向に流れる前記第４素子電流により生成される第３磁束の少なくとも一部が、前記第４電流方向に流れる前記第４素子電流により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている  ことを特徴とする。【００１３】  前記半導体モジュールにおいて、  前記第３素子電流が流れる前記第３電流方向と前記第４素子電流が流れる前記第４電流方向とが平行であることを特徴とする。【００１４】  前記半導体モジュールにおいて、  前記第３素子電流の値と前記第４素子電流の値が同じであることを特徴とする。【００１５】  前記半導体モジュールにおいて、  前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、  前記第２電子素子は、一端が第２出力端子に接続され、他端が第２電源端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、  前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、  前記第４電子素子は、一端が前記第１電源端子に接続され、他端が前記第２出力端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、  前記第１スイッ���素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される  ことを特徴とする。【００１６】  前記半導体モジュールにおいて、  前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、  前記第２電子素子は、一端が前記第１電源端子に接続され、他端が前記第１出力端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、  前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、  前記第４電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、  前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される  ことを特徴とする。【００１７】  本発明の一態様に係る半導体モジュールは、  第１配線基板と、  前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、  前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、  前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、  前記第２電子素子Ｔ２の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子Ｔ２の他端に電気的に接続された第２接続配線層と、  第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、  前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、  第３電子素子及び第４電子素子の上方に設けられ、第３電子素子の他端及び第４電子素子の他端に電気的に接続された第２配線基板と、を備え、  前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、  前記第２電子素子の他端から一端へ向かう第２電流方向に第２素子電流が流れ、  前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、  前記第４電子素子の他端から一端へ向かう第４電流方向に第４素子電流が流れ、   前記第１及び第３素子電流により生成される磁束の少なくとも一部が、前記第２及び第４の素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている  ことを特徴とする。【００１８】  本発明の一態様に係る半導体モジュールは、  第１配線基板と、  前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、  前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、  前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、  前記第２電子素子の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子の他端に電気的に接続された第２接続配線層と、  前記第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、  前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、  前記第３電子素子及び前記第４電子素子の上方に設けられた第２配線基板と、  前記第１配線基板と前記第２配線基板との間に延在して設けられた調整配線と、を備え、  前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、  前記第２電子素子の一端から他端へ向かう第２電流方向に第２素子電流が流れ、  前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、  前記第４電子素子の一端から他端へ向かう第４電流方向に第４素子電流が流れ、   前記調整配線の前記第２配線基板から前記第１配線基板に向かう第５の電流方向に、前記第１から第４素子電流とは異なる調整電流が流れ、  前記調整電流により生成される磁束の少なくとも一部が、前記第１から第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている  ことを特徴とする。【００１９】  前記半導体モジュールにおいて、  前記調整配線は、前記第１及び第３電子素子に近接して配置され、第１調整電流が流れる第１調整配線と、前記第２及び第４電子素子に近接して配置され、第２調整電流が流れる第２調整配線と、を含み、  前記第１調整電流により生成される磁束の少なくとも一部が、前記第１および第３素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっており、  前記第２調整電流により生成される磁束の少なくとも一部が、前記第２および第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている  ことを特徴とする。【００２０】  前記半導体モジュールにおいて、  前記第１電子素子は、スイッチ素子又は整流素子であり、  前記第２電子素子は、スイッチ素子又は整流素子であることを特徴とする。【００２１】  前記半導体モジュールにおいて、  前記スイッチ素子は、トランジスタであることを特徴とする。【００２２】  前記半導体モジュールにおいて、  前記整流素子は、ダイオードであることを特徴とする。
【発明の効果】
【００２３】  本発明によれば、寄生インダクタンスを低減させることが可能な半導体モジュールを提供することができる。
【図面の簡単な説明】
【００２４】
【図１Ａ】図１Ａは、一般的なＭＯＳＦＥＴの半導体モジュールＭの構成の一例を示す回路図である。
【図１Ｂ】図１Ｂは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ１の構成の一例を示す回路図である。
【図１Ｃ】図１Ｃは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ２の構成の他の例を示す回路図である。
【図２Ａ】図２Ａは、図１Ａに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。
【図２Ｂ】図２Ｂは、図１Ｂに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。
【図３】図３は、本発明の一態様である第１の実施形態に係るハーフブリッジ回路である半導体モジュールＭＨ１の構成の一例を示す回路図である。
【図４】図４は、本発明の一態様である第１の実施形態に係るフルブリッジ回路を有する半導体モジュールＭＦ１の構成の一例を示す回路図である。
【図５Ａ】図５Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。
【図５Ｂ】図５Ｂは、図５Ａに示す半導体モジュールの構成の一例を示す斜視図である。
【図６Ａ】図６Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図６Ｂ】図６Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図７Ａ】図７Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図７Ｂ】図７Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図８Ａ】図８Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図８Ｂ】図８Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図９Ａ】図９Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図９Ｂ】図９Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１０Ａ】図１０Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１０Ｂ】図１０Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１１Ａ】図１１Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１１Ｂ】図１１Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１２Ａ】図１２Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａに示す半導体モジュールの構成の一例を示す斜視図である。
【図１３Ａ】図１３Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１３Ｂ】図１３Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１４Ａ】図１４Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１４Ｂ】図１４Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１５Ａ】図１５Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１５Ｂ】図１５Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１６Ａ】図１６Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１６Ｂ】図１６Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１７Ａ】図１７Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１７Ｂ】図１７Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【図１８Ａ】図１８Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。
【図１８Ｂ】図１８Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【発明を実施するための形態】
【００２５】  以下、図面を参照しつつ、本発明の実施の形態について説明する。
【第１の実施形態】
【００２６】  図１Ａは、一般的なＭＯＳＦＥＴの半導体モジュールＭの構成の一例を示す回路図である。また、図１Ｂは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ１の構成の一例を示す回路図である。また、図１Ｃは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ２の構成の他の例を示す回路図である。また、図２Ａは、図１Ａに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。また、図２Ｂは、図１Ｂに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。
【００２７】  例えば、一般的なディスクリートパッケージの半導体モジュールＭは、電子素子Ｔを備える（図１Ａ、図２Ａ）。この電子素子Ｔは、一端（ドレイン）が配線ＬＸに接続され、他端（ソース）が配線ＬＹに接続されている。この電子素子Ｔは、オフすることにより、電流を制限し、一方、オンすることにより、配線ＬＸから配線ＬＹへ向かう電流方向に素子電流Ｉが流れるようになっている。この素子電流Ｉと図示しない寄生インダクタンスにより、既述のようなサージ電圧が発生し、動作不良等が発生していた。
【００２８】  そこで、ディスクリートパッケージにおいて１素子の定格と同等となるように、チップサイズが、例えば、1/2の素子を電流の向きが逆方向となるように実装した本実施形態に係る半導体モジュールＭ１の基本原理について説明する。
【００２９】  この半導体モジュールＭ１は、例えば、図１Ｂ、図２Ｂに示すように、第１電子素子（ＭＯＳＦＥＴ）Ｔ１と、第２電子素子（ＭＯＳＦＥＴ）Ｔ２と、を備える。
【００３０】  第１電子素子Ｔ１は、一端（ドレイン）が第１配線Ｌ１に接続され、他端（ソース）が第２配線Ｌ２に接続されている。この第１電子素子Ｔ１は、オフすることにより、電流を制限し、一方、オンすることにより、第１配線Ｌ１から第２配線Ｌ２へ向かう第１電流方向に第１素子電流Ｉ１が流れるようになっている。
【００３１】  また、第２電子素子Ｔ２は、一端が第３配線Ｌ３に接続され、他端が第４配線Ｌ４に接続されている。この第２電子素子Ｔ２は、オフすることにより、電流を制限し、一方、オンすることにより、第３配線Ｌ３から第４配線Ｌ４へ向かう第２電流方向に第２素子電流Ｉ２が流れるようになっている。
【００３２】  この第２電子素子Ｔ２は、上記第１電子素子Ｔ１と同期してオン又はオフに制御される。すなわち、第１電子素子Ｔ１と第２電子素子Ｔ２とは、同じタイミングで、第１、第２の素子電流Ｉ１、Ｉ２が流れる。
【００３３】  ここで、第１電子素子Ｔ１と第２電子素子Ｔ２とは、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束の少なくとも一部が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている。
【００３４】  好ましくは、第１素子電流Ｉ１が流れる第１電流方向と第２素子電流Ｉ２が流れる第２電流方向とが“平行”になるように設定されている。なお、実施形態において、“平行”とは、第１素子電流Ｉ１の第１電流方向の角度と第２素子電流Ｉ２の第２電流方向の角度とが完全に一致している場合だけではなく、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を打ち消す効果が得られる程度に、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが略平行である場合も含むものとする（以下同様）。
【００３５】  これにより、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を打ち消す割合が高くなり、相互インダクタンスをより低減することができる。
【００３６】  さらに、より好ましくは、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが“同じ”になるように設定されている。なお、実施形態において、この“同じ”とは、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが完全に一致している場合だけではなく、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を打ち消す割合が高くなる程度に、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが略同じである場合も含むものとする（以下同様）。
【００３７】  すなわち、ディスクリートパッケージにおいて１素子の定格と同等となるように、チップサイズが、例えば、1/2の素子を電流の向きが逆方向となるように実装する。
【００３８】  これにより、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
【００３９】  このようにして、半導体モジュールＭ１の寄生インダクタンスが低減されることにより、電圧・電流サージが大幅に低減されることとなる。
【００４０】  なお、例えば、図１Ｃに示すように、半導体モジュールＭ１は、第１素子電流Ｉ１および第２素子電流Ｉ２とは異なる調整電流ＩＡが流れる調整配線ＬＡをさらに備えるようにしてもよい。
【００４１】  この調整配線ＬＡは、この調整配線ＬＡに流れる調整電流ＩＡにより生成される磁束の少なくとも一部が、第１素子電流Ｉ１により生成される第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている。
【００４２】  これにより、図１Ｂに示す例と比較して、調整電流ＩＡを制御することで、精度よく相互インダクタンスを低減することが可能となる。
【００４３】  なお、図１Ｂ、図１Ｃに示す例では、第１、第２電子素子Ｔ１、Ｔ２がスイッチ素子（ＭＯＳＦＥＴ）である場合について説明したが、このスイッチ素子は、バイポーラトランジスタ、ＧａＮＦＥＴ、ＩＧＢＴや他のトランジスタ等であってもよい。すなわち、このスイッチ素子としては、例えば、ＧａＮ、Ｓｉ、ＳｉＣ、ＧａＡｓ等で構成されるトランジスタが適用される（以下同様）。さらに、第１、第２電子素子Ｔ１、Ｔ２は、ダイオード等の整流素子であってもよい。
【００４４】（変形例１）  ここで、既述のような半導体モジュールをハーフブリッジ回路に適用した変形例について説明する。
【００４５】  図３は、本発明の一態様である第１の実施形態に係るハーフブリッジ回路である半導体モジュールＭＨ１の構成の一例を示す回路図である。なお、この図３において、図１Ｂ、図１Ｃと同じ符号は、同様の構成を示し、説明を省略する。
【００４６】  この変形例１に係るハーフブリッジ回路を有する半導体モジュールＭＨ１は、例えば、図３に示すように、第１電子素子（ＭＯＳＦＥＴ）Ｔ１と、第２電子素子（ＭＯＳＦＥＴ）Ｔ２と、第３電子素子（ＭＯＳＦＥＴ）Ｔ３と、第４電子素子Ｔ（ＭＯＳＦＥＴ）４と、を備える。なお、この図３Ｂに示す例では、半導体モジュールＭＨ１の第１出力端子ＴＯ１と第２電源端子ＴＤ２との間に、トランスの一次側コイルＹが接続されている。また、第１電源端子ＴＤ１に例えば、バッテリ（図示せず）の正極が接続され、第２電源端子ＴＤ２に当該バッテリの負極が接続される。
【００４７】  ここで、第１電子素子Ｔ１は、一端（ソース）が第１配線Ｌ１を介して第１電源端子ＴＤ１に接続され、他端（ドレイン）が第２配線Ｌ２を介して第１出力端子ＴＯ１に接続された第１スイッチ素子（ＭＯＳＦＥＴ）である。
【００４８】  第２電子素子Ｔ２は、一端（ソース）が第３配線Ｌ３を介して第１電源端子ＴＤ１に接続され、他端（ドレイン）が第４配線Ｌ４を介して第１出力端子ＴＯ１に接続されている第２スイッチ素子（ＭＯＳＦＥＴ）である。この第２スイッチ素子Ｔ２は、上記第１スイッチ素子Ｔ１と同期してオン又はオフに制御される。
【００４９】  また、第３電子素子Ｔ３は、一端が第５配線Ｌ５に接続され、他端が第６配線Ｌ６に接続されている。この第３電子素子Ｔ３は、この第３電子素子Ｔ３は、オフすることにより、電流を制限し、一方、オンすることにより、第５配線Ｌ５から第６配線Ｌ６へ向かう第３電流方向に第３素子電流Ｉ３が流れるようになっている。
【００５０】  この第３電子素子Ｔ３は、一端が第５配線Ｌ５を介して第１出力端子ＴＯ１に接続され、他端が第６配線Ｌ６を介して第２電源端子ＴＤ２に接続された第３スイッチ素子である。
【００５１】  また、第４電子素子Ｔ４は、一端が第７配線Ｌ７に接続され、他端が第８配線Ｌ８に接続されている。この第４電子素子Ｔ４は、この第４電子素子Ｔ４は、オフすることにより、電流を制限し、一方、オンすることにより、第７配線Ｌ７から第８配線Ｌ８へ向かう第４電流方向に第４素子電流Ｉ４が流れるようになっている。
【００５２】  第４電子素子Ｔ４は、一端が第７配線Ｌ７を介して第１出力端子ＴＯ１に接続され、他端が第８配線Ｌ８を介して第２電源端子ＴＤ２に接続され、第３スイッチ素子Ｔ３と同期してオン又はオフに制御される第４スイッチ素子Ｔ４である。
【００５３】  そして、第１スイッチ素子Ｔ１と第３スイッチ素子Ｔ３とは、相補的にオン又はオフするように制御されるようになっている。
【００５４】  ここで、既述の第１電子素子Ｔ１と第２電子素子Ｔ２との配置関係と同様に、第３電子素子Ｔ３と第４電子素子Ｔ４とは、第３電流方向に流れる第４素子電流Ｉ４により生成される第３磁束の少なくとも一部が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている。
【００５５】  好ましくは、第３素子電流Ｉ３が流れる第３電流方向と第４素子電流Ｉ４が流れる第４電流方向とが平行である。
【００５６】  これにより、第３電流方向に流れる第３素子電流Ｉ３により生成される第３磁束が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束を打ち消す割合が高くなり、相互インダクタンスをより低減することができる。
【００５７】  さらに、より好ましくは、第３素子電流Ｉ３の値と第４素子電流Ｉ４の値が同じになるように設定されている。
【００５８】  これにより、第３電流方向に流れる第３素子電流Ｉ３により生成される第３磁束が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
【００５９】  なお、既述の図１Ｃに示す例と同様に、第３および第４素子電流Ｉ３、Ｉ４と異なる調整電流が流れる調整配線（図示せず）をさらに備えるようにしてもよい。この場合、調整配線は、当該調整配線に流れる調整電流により生成される磁束の少なくとも一部が、第３、第４素子電流Ｉ３、Ｉ４により発生する第３及び第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置される。これにより、当該調整電流を制御することで、精度よく相互インダクタンスを低減することが可能となる。
【００６０】  このように、ハーフブリッジ回路である半導体モジュールＭＨ１において、アームに流れる電流に対して逆方向の電流が流れるように構成することで寄生インダクタンスを低減することができる。そして、寄生インダクタンスの低減により、電圧・電流サージが大幅に低減可能である。
【００６１】  なお、半導体モジュールＭＨ１においては、既述の図１Ｃの例に示す調整配線を適用して、相互インダクタンスを低減するようにしてもよい。
【００６２】  なお、このハーフブリッジを構成する半導体モジュールＭＨ１においては、第２、第４電子素子Ｔ２、Ｔ４をハーフブリッジの構成要素としてその接続関係を説明したが、第２、第４電子素子Ｔ２、Ｔ４を別の回路構成としてもよい。
【００６３】（変形例２）  次に、既述のような半導体モジュールをフルブリッジ回路に適用した変形例について説明する。
【００６４】  図４は、本発明の一態様である第１の実施形態に係るフルブリッジ回路を有する半導体モジュールＭＦ１の構成の一例を示す回路図である。なお、この図４において、図４と同じ符号は、同様の構成を示し、説明を省略する。
【００６５】  この変形例２に係るフルブリッジ回路を有する半導体モジュールＭＦ１は、例えば、図４に示すように、第１電子素子（ＭＯＳＦＥＴ）Ｔ１と、第２電子素子（ＭＯＳＦＥＴ）Ｔ２と、第３電子素子（ＭＯＳＦＥＴ）Ｔ３と、第４電子素子Ｔ（ＭＯＳＦＥＴ）４と、を備える。なお、この図４に示す例では、第１出力端子ＴＯ１と第２出力端子ＴＯ２との間に、トランスの一次側コイルＹが接続されている。また、第１電源端子ＴＤ１に、例えば、バッテリ（図示せず）の正極が接続され、第２電源端子ＴＤ２に当該バッテリの負極が接続される。
【００６６】  ここで、第１電子素子Ｔ１は、一端が第１電源端子ＴＤ１に接続され、他端が第１出力端子ＴＯ１に接続された第１スイッチ素子である。
【００６７】  また、第２電子素子Ｔ２は、一端が第２出力端子ＴＯ２に接続され、他端が第２電源端子ＴＤ２に接続され第２スイッチ素子である。この第２スイッチ素子Ｔ２は、上記第１スイッチ素子Ｔ１と同期してオン又はオフに制御される。
【００６８】  すなわち、第１スイッチ素子Ｔ１と第２スイッチ素子Ｔ２とは、同じタイミングで、第１、第２の素子電流Ｉ１、Ｉ２が流れる。
【００６９】  また、第３電子素子Ｔ３は、一端が第１出力端子ＴＯ１に接続され、他端が第２電源端子ＴＤ２に接続された第３スイッチ素子Ｔ３である。
【００７０】  また、第４電子素子Ｔ４は、一端が第１電源端子ＴＤ１に接続され、他端が前記第２出力端子ＴＯ２に接続された第４スイッチ素子Ｔ４である。この第４スイッチ素子Ｔ４は、第３スイッチ素子Ｔ３と同期してオン又はオフに制御される。
【００７１】  すなわち、第３スイッチ素子Ｔ３と第４スイッチ素子Ｔ４とは、同じタイミングで、第３、第４の素子電流Ｉ３、Ｉ４が流れる。
【００７２】  さらに、第１スイッチ素子Ｔ１と第３スイッチ素子Ｔ２とは、相補的にオン又はオフするように制御される。
【００７３】  ここで、変形例１と同様に、変形例２に係るフルブリッジ回路である半導体モジュールＭＦ１においても、第１電子素子Ｔ１と第２電子素子Ｔ２とは、相互インダクタンスが低減すように、配置されている。
【００７４】  すなわち、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
【００７５】  さらに、第３電子素子Ｔ３と第４電子素子Ｔ４とは、相互インダクタンスが低減すように、配置されている。
【００７６】  これにより、第３電流方向に流れる第３素子電流Ｉ３により生成される第３磁束が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
【００７７】  このように、フルブリッジ回路である半導体モジュールＭＦ１においても、寄生インダクタンスを低減することができる。そして、寄生インダクタンスの低減により、電圧・電流サージが大幅に低減可能である。
【００７８】  なお、半導体モジュールＭＦ１においても、既述の図１Ｃの例に示す調整配線を適用して、相互インダクタンスを低減するようにしてもよい。
【００７９】  以上のように、本実施の形態に係る半導体モジュールによれば、寄生インダクタンスを低減させることができる。
【００８０】  特に、半導体モジュール内の既存の電流を用いて寄生インダクタンスを大幅に低減可能となる。そして、この寄生インダクタンスの低減により、半導体モジュールの電圧・電流サージが大幅に低減可能となる。これにより、小型化を維持しつつ、複数素子を実装した状態で大幅なサージ低減が可能となる。
【第２の実施形態】
【００８１】  本第２の実施形態では、スタック構造を有する半導体モジュールの構成の一例について説明する。この第２の実施形態は、例えば、既述の図４に示すフルブリッジ回路を有する半導体モジュールＭＦ１が適用される。なお、本実施形態では、第１から第４電子素子がスイッチ素子（ＭＯＳＦＥＴ）である場合について説明するが、バイポーラトランジスタや他のトランジスタ等のスイッチ素子であっても同様に説明される。さらに、第１から第４の電子素子は、ダイオード等の整流素子であってもよい。
【００８２】  ここで、図５Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。また、図５Ｂは、図５Ａに示す半導体モジュールの構成の一例を示す斜視図である。また、図６Ａ〜図１１Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。また、図６Ｂ〜図１１Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【００８３】  なお、図５Ａ、図５Ｂにおいて、第２の配線基板Ｂ２が透けており、その下側が見えるようになっている。また、図５Ａ、図５Ｂにおいては、便宜上、第１から第４素子電流Ｉ１〜Ｉ４は、半導体モジュールＭＦ１の外側に表記している。また、図５Ａ、図５Ｂにおいて、図４と同じ符号は、第１の実施形態と同様の構成を示す。
【００８４】  例えば、スタック構造を有する半導体モジュールＭＦ１は、図５Ａ〜図１１Ａ、図５Ｂ〜図１１Ｂに示すように、第１配線基板Ｂ１と、第１電子素子Ｔ１と、第２電子素子Ｔ２と、第２接続配線層ＳＣ２と、第３電子素子Ｔ３と、第４電子素子Ｔ４と、第２配線基板Ｂ２と、端子ＴＥと、を備える。
【００８５】  第１配線基板Ｂ１は、各端子や配線と電気的に接続するための配線パターン（電極）Ｂ１ａや導体層Ｂ１ｂが設けられている（図５Ａ、図５Ｂ、図６Ａ、図６Ｂ）。
【００８６】  また、第１電子素子Ｔ１は、第１配線基板Ｂ１の上方に配置されている（図５Ａ、図５Ｂ、図７Ａ、図７Ｂ）。この第１電子素子Ｔ１は、一端（下側のドレイン）が第１配線基板Ｂ１に電気的に接続されている。
【００８７】  この第１電子素子Ｔ１の一端（下側のドレイン）から他端（上側のソース）へ向かう第１電流方向に第１素子電流Ｉ１が流れるようになっている。
【００８８】  また、第２電子素子Ｔ２は、第１配線基板Ｂ１の上方に、第１電子素子Ｔ１に近接して配置されている。この第２電子素子Ｔ２は、一端（下側のソース）が第１配線基板Ｂ１に電気的に接続されている（図５Ａ、図５Ｂ、図７Ａ、図７Ｂ）。
【００８９】  この第２電子素子Ｔ２の他端（上側のドレイン）から一端（下側のソース）へ向かう第２電流方向に第２素子電流Ｉ２が流れるようになっている。
【００９０】  また、第１接続配線層ＳＣ１は、第１電子素子Ｔ１の上方に設けられている（図５Ａ、図５Ｂ、図８Ａ、図８Ｂ）。この第１接続配線層ＳＣ１は、第１電子素子Ｔ１の他端（上側のソース）に電気的に接続されている。
【００９１】  また、第２接続配線層ＳＣ２は、第２電子素子Ｔ２の上方に、第１接続配線層ＳＣ１に近接して設けられ、第２電子素子Ｔ２の他端（上側のドレイン）に電気的に接続されている（図５Ａ、図５Ｂ、図８Ａ、図８Ｂ）。
【００９２】  また、第３電子素子Ｔ３は、第１接続配線層ＳＣ１の上方に設けられている（図５Ａ、図５Ｂ、図９Ａ、図９Ｂ）。この第３電子素子Ｔ３は、一端（下側のドレイン）が第１接続配線層ＳＣ１に電気的に接続されている。
【００９３】  この第３電子素子Ｔ３の一端（下側のドレイン）から他端（上側のソース）へ向かう第３電流方向に第３素子電流Ｉ３が流れるようになっている。
【００９４】  また、第４電子素子Ｔ４は、第２接続配線層ＳＣ２の上方に、第３電子素子Ｔ３に近接して設けられている（図５Ａ、図５Ｂ、図９Ａ、図９Ｂ）。この第４電子素子Ｔ４は、一端（下側のソース）が第２接続配線層ＳＣ２に電気的に接続されている。
【００９５】  この第４電子素子Ｔ４の他端（上側のドレイン）から一端（下側のソース）へ向かう第４電流方向に第４素子電流Ｉ４が流れるようになっている。
【００９６】  なお、図１０Ａ、図１０Ｂに示すように、第４電子素子Ｔ４の他端（上側のドレイン）には導体層Ｔ４ａが設けられている。
【００９７】  なお、第１から第４電子素子Ｔ１〜Ｔ４には、必要に応じて各端子や配線と電気的に接続するための配線や導体層が接続されている。
【００９８】  また、第２配線基板Ｂ２は、第３電子素子Ｔ３及び第４電子素子Ｔ４の上方に設けられている（図５Ａ、図５Ｂ、図１１Ａ、図１１Ｂ）。そして、第２配線基板Ｂ２には、各端子や配線と電気的に接続するための配線パターンや導体層が設けられている。この第２配線基板Ｂ２は、第３電子素子Ｔ３の他端（上側のソース）及び第４電子素子Ｔ４の他端（上側のドレイン）に電気的に接続されている。
【００９９】  なお、第１配線基板Ｂ１と第２配線基板Ｂ２との間には封止材（図示せず）が設けられる。
【０１００】  ここで、以上のような構成を有する半導体モジュールＭＦ１の特性について説明する。
【０１０１】  既述のように、第１電子素子Ｔ１の一端（下側のドレイン）から他端（上側のソース）へ向かう第１電流方向に第１素子電流Ｉ１が流れる。また、第２電子素子Ｔ２の他端（上側のドレイン）から一端（下側のソース）へ向かう第２電流方向に第２素子電流Ｉ２が流れる。さらに、第３電子素子Ｔ３の一端（下側のドレイン）から他端（上側のソース）へ向かう第３電流方向に第３素子電流Ｉ３が流れる。また、第４電子素子Ｔ４の他端（上側のドレイン）から一端（下側のソース）へ向かう第４電流方向に第４素子電流Ｉ４が流れる。
【０１０２】  そして、第１及び第３電子素子Ｔ１、Ｔ３に流れる第１及び第３素子電流Ｉ１、Ｉ３により生成される磁束の少なくとも一部が、第２及び第４電子素子Ｔ２、Ｔ４に流れる第２及び第４の素子電流Ｉ２、Ｉ４により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
【０１０３】  すなわち、半導体モジュールＭＦ１では、スタックモジュール構造にし、半導体モジュールＭＦ１の小型化を維持しつつ、変面方向ではなく、立体構造において片方のアームに流れる電流に対して逆方向の電流が流れるように構成している。これにより、大幅に寄生インダクタンスを低減することができる。
【０１０４】  なお、このようなスタック構造の場合、複数個の構成でもノイズキャンセラー構造が容易となる。
【０１０５】  この半導体モジュールＭＦ１のその他の構成は、第１の実施形態に係る半導体モジュールと同様である。
【０１０６】  すなわち、本第２の実施形態に係る半導体モジュールによれば、寄生インダクタンスを低減させることができる。
【０１０７】  特に、半導体モジュール内の既存の電流を用いて寄生インダクタンスを大幅に低減可能となる。そして、この寄生インダクタンスの低減により、半導体モジュールの電圧・電流サージが大幅に低減可能となる。これにより、小型化を維持しつつ、複数素子を実装した状態で大幅なサージ低減が可能となる。
【第３の実施形態】
【０１０８】  本第３の実施形態では、スタック構造を有する半導体モジュールの構成の他の例について説明する。この第３の実施形態は、第２の実施形態と同様に、既述の図４に示すフルブリッジ回路を有する半導体モジュールＭＦ１が適用される。なお、本実施形態では、第１から第４電子素子がスイッチ素子（ＭＯＳＦＥＴ）である場合について説明するが、バイポーラトランジスタや他のトランジスタ等のスイッチ素子であっても同様に説明される。さらに、第１から第４の電子素子は、ダイオード等の整流素子であってもよい。
【０１０９】  ここで、図１２Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。また、図１２Ｂは、図１２Ａに示す半導体モジュールの構成の一例を示す斜視図である。また、図１３Ａ〜図１８Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。また、図１３Ｂ〜図１８Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
【０１１０】  なお、図１２Ａ、図１２Ｂにおいて、第２の配線基板Ｂ２が透けており、その下側が見えるようになっている。また、図１２Ａ、図１２Ｂにおいては、便宜上、第１から第４素子電流Ｉ１〜Ｉ４、調整電流ＬＡは、半導体モジュールＭＦ１の外側に表記している。また、図１２Ａ、図１２Ｂにおいて、図５Ａ、図５Ｂと同じ符号は、第２の実施形態と同様の構成を示す。
【０１１１】  例えば、スタック構造を有する半導体モジュールＭＦ１は、図１２Ａ〜図１８Ａ、図１２Ｂ〜図１８Ｂに示すように、第１配線基板Ｂ１と、第１電子素子Ｔ１と、第２電子素子Ｔ２と、第２接続配線層ＳＣ２と、第３電子素子Ｔ３と、第４電子素子Ｔ４と、第２配線基板Ｂ２と、端子ＴＥと、調整配線ＬＡと、を備える。
【０１１２】  ここで、第１配線基板Ｂ１は、各端子や配線と電気的に接続するための配線パターン（電極）Ｂ１ａや導体層Ｂ１ｂが設けられている（図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ）。
【０１１３】  また、第１電子素子Ｔ１は、第１配線基板Ｂ１の上方に配置されている（図１２Ａ、図１２Ｂ、図１４Ａ、図１４Ｂ）。この第１電子素子Ｔ１は、一端（下側のドレイン）が第１配線基板Ｂ１に電気的に接続されている。
【０１１４】  この第１電子素子Ｔ１の一端（下側のドレイン）から他端（上側のソース）へ向かう第１電流方向に第１素子電流Ｉ１が流れるようになっている。
【０１１５】  また、第２電子素子Ｔ２は、第１配線基板Ｂ１の上方に、第１電子素子Ｔ１に近接して配置されている。この第２電子素子Ｔ２は、一端（下側のドレイン）が第１配線基板Ｂ１に電気的に接続されている（図１２Ａ、図１２Ｂ、図１４Ａ、図１４Ｂ）。
【０１１６】  この第２電子素子Ｔ２の一端（下側のドレイン）から他端（上側のソース）へ向かう第２電流方向に第２素子電流Ｉ２が流れるようになっている。
【０１１７】  また、第１接続配線層ＳＣ１は、第１電子素子Ｔ１の上方に設けられている（図１２Ａ、図１２Ｂ、図１５Ａ、図１５Ｂ）。この第１接続配線層ＳＣ１は、第１電子素子Ｔ１の他端（上側のソース）に電気的に接続されている。
【０１１８】  また、第２接続配線層ＳＣ２は、第２電子素子Ｔ２の上方に、第１接続配線層ＳＣ１に近接して設けられ、第２電子素子Ｔ２の他端（上側のソース）に電気的に接続されている（図１２Ａ、図１２Ｂ、図１５Ａ、図１５Ｂ）。
【０１１９】  また、第３電子素子Ｔ３は、第１接続配線層ＳＣ１の上方に設けられている（図１２Ａ、図１２Ｂ、図１６Ａ、図１６Ｂ）。この第３電子素子Ｔ３は、一端（下側のドレイン）が第１接続配線層ＳＣ１に電気的に接続されている。
【０１２０】  この第３電子素子Ｔ３の一端（下側のドレイン）から他端（上側のソース）へ向かう第３電流方向に第３素子電流Ｉ３が流れるようになっている。
【０１２１】  また、第４電子素子Ｔ４は、第２接続配線層ＳＣ２の上方に、第３電子素子Ｔ３に近接して設けられている（図１２Ａ、図１２Ｂ、図１６Ａ、図１６Ｂ）。この第４電子素子Ｔ４は、一端（下側のドレイン）が第２接続配線層ＳＣ２に電気的に接続されている。
【０１２２】  この第４電子素子Ｔ４の一端（下側のドレイン）から他端（上側のソース）へ向かう第４電流方向に第４素子電流Ｉ４が流れるようになっている。
【０１２３】  なお、図１７Ａ、図１７Ｂに示すように、第３、第４電子素子Ｔ３、Ｔ４の他端（上側のソース）には導体層Ｔ３ａ、Ｔ４ａが設けられている。
【０１２４】  なお、第２の実施形態と同様に、第１から第４電子素子Ｔ１〜Ｔ４には、必要に応じて各端子や配線と電気的に接続するための配線や導体層が接続されている。
【０１２５】  また、第２配線基板Ｂ２は、第３電子素子Ｔ３及び第４電子素子Ｔ４の上方に設けられている（図１２Ａ、図１２Ｂ、図１８Ａ、図１８Ｂ）。そして、第２配線基板Ｂ２には、各端子や配線と電気的に接続するための配線パターンや導体層が設けられている。この第２配線基板Ｂ２は、第３電子素子Ｔ３の他端（上側のソース）及び第４電子素子Ｔ４の他端（上側のソース）に電気的に接続されている。
【０１２６】  なお、第２の実施形態と同様に、第１配線基板Ｂ１と第２配線基板Ｂ２との間には封止材（図示せず）が設けられる。
【０１２７】  ここで、調整配線ＬＡは、半導体モジュールＭＦ１の無効領域において、第１配線基板Ｂ１と第２配線基板Ｂ２との間に延在して設けられている。 
【０１２８】  この調整配線ＬＡの第２配線基板Ｂ２から第１配線基板Ｂ１に向かう第５の電流方向（第１から第４電流方向とは逆方向）に、第１から第４素子電流Ｉ１〜Ｉ４とは異なる調整電流ＬＡが流れるようになっている。
【０１２９】  この調整配線ＬＡは、第１及び第３電子素子Ｔ１、Ｔ３に近接して配置され、第１調整電流ＩＡが流れる第１調整配線ＬＡ１と、第２及び第４電子素子Ｔ２、Ｔ４に近接して配置され、第２調整電流ＩＡ２が流れる第２調整配線ＬＡ２と、を含む。
【０１３０】  そして、第１調整電流ＩＡを制御１により生成される磁束の少なくとも一部が、第１および第３素子電流Ｉ１、Ｉ３により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
【０１３１】  さらに、第２調整電流ＩＡ２により生成される磁束の少なくとも一部が、第２および第４素子電流Ｉ２、Ｉ４により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
【０１３２】  このように、調整電流ＩＡにより生成される磁束の少なくとも一部が、第１から第４素子電流Ｉ１〜Ｉ４により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
【０１３３】  なお、この調整配線ＩＡは、半導体モジュールＭＦ１において第１配線基板Ｂ１と第２配線基板Ｂ２との間に延在する配線（例えば、電源に接続された配線等）のレイアウトを変更することで構成することが可能である。
【０１３４】  このように、半導体モジュールＭＦ１のスタックモジュール構造において、素子電流が流れる向きに対して、逆方向に電流を流す電流経路を無効領域に設けることでインダクタンスを相殺させ大幅なサージ低減を図ることができる。
【０１３５】  なお、この半導体モジュールＭＨ１のその他の構成・機能は、第２の実施形態に示す半導体モジュールと同様である。
【０１３６】  すなわち、本第３の実施形態に係る半導体モジュールによれば、第２の実施形態と同様に、寄生インダクタンスを低減させることができる。
【０１３７】  特に、半導体モジュール内の既存の電流を用いて寄生インダクタンスを大幅に低減可能となる。そして、この寄生インダクタンスの低減により、半導体モジュールの電圧・電流サージが大幅に低減可能となる。これにより、小型化を維持しつつ、複数素子を実装した状態で大幅なサージ低減が可能となる。
【０１３８】  以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１３９】Ｍ１、ＭＨ１、ＭＦ１  半導体モジュールＴ１  第１電子素子Ｔ２  第２電子素子Ｔ３  第３電子素子Ｔ４  第４電子素子Ｉ１  第１素子電流Ｉ２  第２素子電流Ｉ３  第３素子電流Ｉ４  第４素子電流
【図１Ａ】
2018011969.tif 000003
【図１Ｂ】
2018011969.tif 000004
【図１Ｃ】
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【図２Ａ】
2018011969.tif 000006
【図２Ｂ】
2018011969.tif 000007
【図３】
2018011969.tif 000008
【図４】
2018011969.tif 000009
【図５Ａ】
2018011969.tif 000010
【図５Ｂ】
2018011969.tif 000011
【図６Ａ】
2018011969.tif 000012
【図６Ｂ】
2018011969.tif 000013
【図７Ａ】
2018011969.tif 000014
【図７Ｂ】
2018011969.tif 000015
【図８Ａ】
2018011969.tif 000016
【図８Ｂ】
2018011969.tif 000017
【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
2018011969.tif 000020
【図１０Ｂ】
2018011969.tif 000021
【図１１Ａ】
2018011969.tif 000022
【図１１Ｂ】
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【図１２Ａ】
2018011969.tif 000024
【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
2018011969.tif 000027
【図１４Ａ】
2018011969.tif 000028
【図１４Ｂ】
2018011969.tif 000029
【図１５Ａ】
2018011969.tif 000030
【図１５Ｂ】
2018011969.tif 000031
【図１６Ａ】
2018011969.tif 000032
【図１６Ｂ】
2018011969.tif 000033
【図１７Ａ】
2018011969.tif 000034
【図１７Ｂ】
2018011969.tif 000035
【図１８Ａ】
2018011969.tif 000036
【図１８Ｂ】
2018011969.tif 000037
【手続補正書】
【提出日】平成28年11月10日(2016.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一端が第１配線に接続され、他端が第２配線に接続され、前記第１配線から前記第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、
一端が第３配線に接続され、他端が第４配線に接続され、前記第３配線から前記第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、
前記第１素子電流および第２素子電流とは異なる調整電流が流れる調整配線と、を備え、
前記第１電子素子と前記第２電子素子とは、前記第１電流方向に流れる前記第１素子電流により生成される第１磁束の少なくとも一部が、前記第２電流方向に流れる前記第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減するように、配置され、
前記調整配線は、前記調整配線に流れる前記調整電流により生成される磁束の少なくとも一部が、前記第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減するように、配置されている
ことを特徴とする半導体モジュール。
【請求項２】
前記第１素子電流が流れる前記第１電流方向と前記第２素子電流が流れる前記第２電流方向とが平行であることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１素子電流の値と前記第２素子電流の値が同じであることを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
一端が第５配線に接続され、他端が第６配線に接続され、前記第５配線から前記第６配線へ向かう第３電流方向に第３素子電流が流れる第３電子素子と、
一端が第７配線に接続され、他端が第８配線に接続され、前記第７配線から前記第８配線へ向かう第４電流方向に第４素子電流が流れる第４電子素子と、をさらに備え、
前記第３電子素子と前記第４電子素子とは、前記第３電流方向に流れる前記第４素子電流により生成される第３磁束の少なくとも一部が、前記第４電流方向に流れる前記第４素子電流により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減するように、配置されている
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項５】
前記第３素子電流が流れる前記第３電流方向と前記第４素子電流が流れる前記第４電流方向とが平行であることを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
前記第３素子電流の値と前記第４素子電流の値が同じであることを特徴とする請求項  ５に記載の半導体モジュール。
【請求項７】
前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
前記第２電子素子は、一端が第２出力端子に接続され、他端が第２電源端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、
前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、
前記第４電子素子は、一端が前記第１電源端子に接続され、他端が前記第２出力端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
ことを特徴とする請求項４に記載の半導体モジュール。
【請求項８】
前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
前記第２電子素子は、一端が前記第１電源端子に接続され、他端が前記第１出力端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、
前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、
前記第４電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
ことを特徴とする請求項４に記載の半導体モジュール。
【請求項９】
第１配線基板と、
前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
前記第２電子素子Ｔ２の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子Ｔ２の他端に電気的に接続された第２接続配線層と、
第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、
前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、
第３電子素子及び第４電子素子の上方に設けられ、第３電子素子の他端及び第４電子素子の他端に電気的に接続された第２配線基板と、を備え、
前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
前記第２電子素子の他端から一端へ向かう第２電流方向に第２素子電流が流れ、
前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
前記第４電子素子の他端から一端へ向かう第４電流方向に第４素子電流が流れ、 
前記第１及び第３素子電流により生成される磁束の少なくとも一部が、前記第２及び第４の素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
ことを特徴とする半導体モジュール。
【請求項１０】
第１配線基板と、
前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
前記第２電子素子の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子の他端に電気的に接続された第２接続配線層と、
前記第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、
前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、
前記第３電子素子及び前記第４電子素子の上方に設けられた第２配線基板と、
前記第１配線基板と前記第２配線基板との間に延在して設けられた調整配線と、を備え、
前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
前記第２電子素子の一端から他端へ向かう第２電流方向に第２素子電流が流れ、
前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
前記第４電子素子の一端から他端へ向かう第４電流方向に第４素子電流が流れ、 
前記調整配線の前記第２配線基板から前記第１配線基板に向かう第５の電流方向に、前記第１から第４素子電流とは異なる調整電流が流れ、
前記調整電流により生成される磁束の少なくとも一部が、前記第１から第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
ことを特徴とする半導体モジュール。
【請求項１１】
前記調整配線は、前記第１及び第３電子素子に近接して配置され、第１調整電流が流れる第１調整配線と、前記第２及び第４電子素子に近接して配置され、第２調整電流が流れる第２調整配線と、を含み、
前記第１調整電流により生成される磁束の少なくとも一部が、前記第１および第３素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっており、
前記第２調整電流により生成される磁束の少なくとも一部が、前記第２および第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
ことを特徴とする請求項１０に記載の半導体モジュール。
【請求項１２】
前記第１電子素子は、スイッチ素子又は整流素子であり、
前記第２電子素子は、スイッチ素子又は整流素子であることを特徴とする請求項１に記載の半導体モジュール。
【請求項１３】
前記スイッチ素子は、トランジスタであることを特徴とする請求項１２に記載の半導体モジュール。
【請求項１４】
前記整流素子は、ダイオードであることを特徴とする請求項１２に記載の半導体モジュール。
【手続補正書】
【提出日】平成29年10月4日(2017.10.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一端が第１配線に接続され、他端が第２配線に接続され、前記第１配線から前記第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、
一端が第３配線に接続され、他端が第４配線に接続され、前記第３配線から前記第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、
前記第１素子電流および第２素子電流とは異なる調整電流が流れる調整配線と、を備え、
前記第１電子素子と前記第２電子素子とは、前記第１電流方向に流れる前記第１素子電流により生成される第１磁束の少なくとも一部が、前記第２電流方向に流れる前記第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減するように、配置され、
前記調整配線は、前記調整配線に流れる前記調整電流により生成される磁束の少なくとも一部が、前記第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減するように、配置されている
ことを特徴とする半導体モジュール。
【請求項２】
前記第１素子電流が流れる前記第１電流方向と前記第２素子電流が流れる前記第２電流方向とが平行であることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１素子電流の値と前記第２素子電流の値が同じであることを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
一端が第５配線に接続され、他端が第６配線に接続され、前記第５配線から前記第６配線へ向かう第３電流方向に第３素子電流が流れる第３電子素子と、
一端が第７配線に接続され、他端が第８配線に接続され、前記第７配線から前記第８配線へ向かう第４電流方向に第４素子電流が流れる第４電子素子と、をさらに備え、
前記第３電子素子と前記第４電子素子とは、前記第３電流方向に流れる前記第４素子電流により生成される第３磁束の少なくとも一部が、前記第４電流方向に流れる前記第４素子電流により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減するように、配置されている
ことを特徴とする請求項１に記載の半導体モジュール。
【請求項５】
前記第３素子電流が流れる前記第３電流方向と前記第４素子電流が流れる前記第４電流方向とが平行であることを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
前記第３素子電流の値と前記第４素子電流の値が同じであることを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
前記第２電子素子は、一端が第２出力端子に接続され、他端が第２電源端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、  前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、
前記第４電子素子は、一端が前記第１電源端子に接続され、他端が前記第２出力端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
ことを特徴とする請求項４に記載の半導体モジュール。
【請求項８】
前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
前記第２電子素子は、一端が前記第１電源端子に接続され、他端が前記第１出力端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、
前記第３電子素子は、一端が前記第１出力端子に接続され、他端が第２電源端子に接続された第３スイッチ素子であり、
前記第４電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
ことを特徴とする請求項４に記載の半導体モジュール。
【請求項９】
第１配線基板と、
前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
前記第２電子素子の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子の他端に電気的に接続された第２接続配線層と、
第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された第３電子素子と、
前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された第４電子素子と、
第３電子素子及び第４電子素子の上方に設けられ、第３電子素子の他端及び第４電子素子の他端に電気的に接続された第２配線基板と、を備え、
前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
前記第２電子素子の他端から一端へ向かう第２電流方向に第２素子電流が流れ、
前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
前記第４電子素子の他端から一端へ向かう第４電流方向に第４素子電流が流れ、
前記第１及び第３素子電流により生成される磁束の少なくとも一部が、前記第２及び第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
ことを特徴とする半導体モジュール。
【請求項１０】
第１配線基板と、
前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
前記第２電子素子の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子の他端に電気的に接続された第２接続配線層と、
前記第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された第３電子素子と、
前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された第４電子素子と、
前記第３電子素子及び前記第４電子素子の上方に設けられた第２配線基板と、
前記第１配線基板と前記第２配線基板との間に延在して設けられた調整配線と、を備え、
前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
前記第２電子素子の一端から他端へ向かう第２電流方向に第２素子電流が流れ、
前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
前記第４電子素子の一端から他端へ向かう第４電流方向に第４素子電流が流れ、
前記調整配線の前記第２配線基板から前記第１配線基板に向かう第５の電流方向に、前記第１から第４素子電流とは異なる調整電流が流れ、
前記調整電流により生成される磁束の少なくとも一部が、前記第１から第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
ことを特徴とする半導体モジュール。
【請求項１１】
前記調整配線は、前記第１及び第３電子素子に近接して配置され、第１調整電流が流れる第１調整配線と、前記第２及び第４電子素子に近接して配置され、第２調整電流が流れる第２調整配線と、を含み、
前記第１調整電流により生成される磁束の少なくとも一部が、前記第１および第３素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっており、
前記第２調整電流により生成される磁束の少なくとも一部が、前記第２および第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
ことを特徴とする請求項１０に記載の半導体モジュール。
【請求項１２】
前記第１電子素子は、スイッチ素子又は整流素子であり、
前記第２電子素子は、スイッチ素子又は整流素子であることを特徴とする請求項１に記載の半導体モジュール。
【請求項１３】
前記スイッチ素子は、トランジスタであることを特徴とする請求項１２に記載の半導体モジュール。
【請求項１４】
前記整流素子は、ダイオードであることを特徴とする請求項１２に記載の半導体モジュール。
【国際調査報告】
2018011969.tif 000038
2018011969.tif 000039
2018011969.tif 000040
2018011969.tif 000041