(57)【要約】      （修正有）【課題】ディスプレイ装置の電気パフォーマンスを維持し或いは向上させ得るアレイ基板構造、および、接触構造を提供する。【解決手段】接触構造は、基板２００と、基板上に位置するアクティブ層２０４と、アクティブ層上に位置する絶縁層２０６と、絶縁層上に位置する層間誘電層２１０と、層間誘電層と絶縁層の一部を貫通すると共に、アクティブ層の一部を露出させ、第一凹口部を有し、第一凹口部が、層間誘電層の底面、絶縁層の側壁、及びアクティブ層の頂面から定められる接触開口２１８と、接触開口を充填すると共に、アクティブ層と電気的に接続する導電層２２０と、を有する。【選択図】図２Ｄ
0003198627.tif 000002
【実用新案登録請求の範囲】
【請求項１】
接触構造であって、
基板と、
該基板上に位置するアクティブ層と、
該アクティブ層上に位置する絶縁層と、
該絶縁層上に位置する層間誘電層と、
該層間誘電層と前記絶縁層の一部を貫通し、前記アクティブ層の一部を露出させ、第一凹口部を有し、前記第一凹口部は、前記層間誘電層の底面、前記絶縁層の一側壁、及び前記アクティブ層の頂面により定められる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する導電層と、を有することを特徴とする、
接触構造。
【請求項２】
更に、前記基板と前記アクティブ層の間に位置するバッファ層を有し、前記接触開口は、更に、前記アクティブ層と前記バッファ層の一部を貫通して、前記アクティブ層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記バッファ層の一側壁、及び前記基板の頂面により定められ、前記導電層は、前記接触開口が露出する前記バッファ層と前記基板の上に設置されることを特徴とする、請求項１に記載の接触構造。
【請求項３】
前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の一側壁は第一距離で、前記バッファ層の前記側壁から前記接触開口が露出する前記アクティブ層の前記側壁は第二距離で、前記第一距離は、前記第二距離より大きいことを特徴とする、請求項２に記載の接触構造。
【請求項４】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項３に記載の接触構造。
【請求項５】
前記アクティブ層は半導体材料を含むことを特徴とする、請求項１に記載の接触構造。
【請求項６】
接触構造であって、
基板と、
該基板上に位置する絶縁層と、
該絶縁層の一部上に位置するアクティブ層と、
該アクティブ層上に位置する第一層間誘電層と、
該第一層間誘電層と前記絶縁層上間に位置する第二層間誘電層と、
該第二層間誘電層と前記第一層間誘電層の一部を貫通すると共に、前記アクティブ層の一部を露出させ、第一凹口部を有し、前記第一凹口が、前記第二層間誘電層の底面、前記第一層間誘電層の一側壁、及び前記アクティブ層の頂面により定義されてなる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する導電層と、を有することを特徴とする、
接触構造。
【請求項７】
更に、前記基板と前記絶縁層の間に位置するバッファ層を有し、前記接触開口は、更に、前記アクティブ層、前記絶縁層と前記バッファ層の一部を貫通すると共に、前記アクティブ層、前記絶縁層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記絶縁層の一側壁、及び前記バッファ層の頂面により定められることを特徴とする、請求項６に記載の接触構造。
【請求項８】
前記第一層間誘電層の前記側壁から、前記接触開口が露出する前記アクティブ層の一側壁までは第一距離であり、前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の前記側壁までは第二距離であり、前記第一距離は前記第二距離より大きいことを特徴とする、請求項７に記載の接触構造。
【請求項９】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項８に記載の接触構造。
【請求項１０】
記アクティブ層は半導体材料を含むことを特徴とする、請求項６に記載の接触構造。
【請求項１１】
アレイ基板構造であって、
基板と、
該基板の一部上に位置するアクティブ層と、
該アクティブ層と前記バッファ層上に位置する絶縁層と、
該絶縁層の上及び前記アクティブ層の一部の上に位置する第一導電層と、
該第一導電層と前記絶縁層上に設置される層間誘電層と、
該層間誘電層と前記絶縁層の一部を貫通すると共に、前記アクティブ層の一部を露出させ、第一凹口部を有し、前記第一凹口部は、前記層間誘電層の底面、前記絶縁層の一側壁、及び前記アクティブ層の頂面により定められる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する第二導電層と、を有することを特徴とする、
アレイ基板構造。
【請求項１２】
更に、前記基板と前記アクティブ層の間に位置するバッファ層を有し、前記接触開口は、更に、前記アクティブ層と前記バッファ層の一部を貫通して、前記アクティブ層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記バッファ層の一側壁、及び前記基板の頂面により定められ、前記導電層は、さらに、前記接触開口が露出する前記バッファ層と前記基板の上に設置されることを特徴とする、請求項１１に記載のアレイ基板構造。
【請求項１３】
前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の一側壁までは第一距離、前記バッファ層の前記側壁から、前記接触開口が露出する前記アクティブ層の前記側壁までは第二距離であり、前記第一距離は、前記第二距離より大きいことを特徴とする、請求項１２に記載のアレイ基板構造。
【請求項１４】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項１３に記載のアレイ基板構造。
【請求項１５】
前記アクティブ層は半導体材料を含むことを特徴とする、請求項１１に記載のアレイ基板構造。
【請求項１６】
アレイ基板構造であって、
基板と、
該基板の一部上に位置する第一導電層と、
該第一導電層上に位置する絶縁層と、
該絶縁層の一部上、ならびに、前記第一導電層の上に位置するアクティブ層と、
該アクティブ層上に設置される第一層間誘電層と、
該第一層間誘電層と前記絶縁層上に設置される第二層間誘電層と、
該第二層間誘電層と前記第一層間誘電層の一部を貫通すると共に、前記アクティブ層の一部を露出させ、主体部と第一凹口部を有し、前記第一凹口部が、前記第二層間誘電層の底面、前記第一層間誘電層の一側壁、及び前記アクティブ層の頂面により定められる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する第二導電層と、を有することを特徴とする、
アレイ基板構造。
【請求項１７】
更に、前記基板と前記絶縁層の間に位置するバッファ層を有し、前記接触開口は、更に、前記アクティブ層、前記絶縁層と前記バッファ層の一部を貫通して、前記アクティブ層、前記絶縁層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記絶縁層の一側壁、及び前記バッファ層の頂面により定められることを特徴とする、請求項１６に記載のアレイ基板構造。
【請求項１８】
前記第一層間誘電層の前記側壁から、前記接触開口が露出する前記アクティブ層の一側壁までは第一距離、前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の前記側壁までは第二距離であり、前記第一距離は前記第二距離より大きいことを特徴とする、請求項１７に記載のアレイ基板構造。
【請求項１９】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項１８に記載のアレイ基板構造。
【請求項２０】
前記アクティブ層は半導体材料を含むことを特徴とする、請求項１６に記載のアレイ基板構造。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、ディスプレイ装置に関するものであって、特に、ディスプレイ装置に用いるアレイ基板構造、および、接触構造に関するものである。
【背景技術】
【０００２】
高速画像処理と高品質の表示画像を実現するため、近年、カラー液晶ディスプレイ装置などのフラットパネルディスプレイが幅広く使用されている。液晶ディスプレイ装置では、通常、二個の上下基板を有して、粘着させるか、または、パッケージ材料を一緒に接合している。液晶材料が二個の基板に充填される間、二基板間を一定の距離に保つため、一定粒径の顆粒が、両基板間に設置される。
【０００３】
通常、下基板表面は、スイッチ素子となる薄膜トランジスタを形成し、この薄膜トランジスタは、走査線(scanning  line)に接続されるゲート電極(gate  electrode)、信号線(signal  line)に接続されるドレイン電極(drain  electrode)、および、画素電極(pixel electrode)に接続されるソース電極(source  electrode)を有する。上基板は下基板上方に設置され、この上基板表面は、フィルターと複数の遮光材料(たとえば、レジンブラックマトリクス (Resin  BM)から構成)を形成している。この二基板の周辺は、パッケージ材料を粘着固定し、二基板間は液晶材料を有する。下基板はアレイ基板(array  substrate)とも称され、その上に形成される、たとえば、薄膜トランジスタ、コンタクト等の数個の素子は、通常、数回のリソグラフィプロセスにより製作される。
【０００４】
しかし、ディスプレイ装置のイメージの解像度増加の趨勢に伴い、下基板上に、薄膜トランジスタ、コンタクト等の尺寸が更に縮小した数個の素子を形成する時、ディスプレイ装置の電気パフォーマンスを維持し或いは向上させ得る基板構造とコンタクト構造等の素子構造を提供する必要がある。
【考案の概要】
【考案が解決しようとする課題】
【０００５】
本考案は、アレイ基板構造、および、接触構造を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一実施態様によると、本考案は接触構造を提供し、接触構造は、基板と、基板上に位置するアクティブ層と、アクティブ層上に位置する絶縁層と、前記絶縁層上に位置する層間誘電層と、層間誘電層と絶縁層の一部を貫通し、アクティブ層の一部を露出し、第一凹口部を有し、第一凹口部が、層間誘電層の底面、絶縁層の一側壁、および、アクティブ層の頂面から定義されてなる接触開口と、接触開口を充填すると共に、アクティブ層と電気的に接続する導電層と、を有する。
【０００７】
別の実施態様によると、本考案は接触構造を提供し、接触構造は、基板と、基板上に位置する絶縁層と、絶縁層の一部上に位置するアクティブ層と、アクティブ層上に位置する第一層間誘電層と、第一層間誘電層と絶縁層上に位置する第二層間誘電層と、第二層間誘電層と第一層間誘電層の一部を貫通すると共に、アクティブ層の一部を露出し、第一凹口部を有し、第一凹口部が、層間誘電層の底面、絶縁層の一側壁、および、アクティブ層の頂面から定義されてなる接触開口と、接触開口を充填すると共に、アクティブ層と電気的に接続する導電層と、を有する。
【０００８】
さらに別の実施態様によると、本考案はアレイ基板構造を提供し、アレイ基板構造は、基板と、基板の一部上に位置するアクティブ層と、アクティブ層とバッファ層上に位置する絶縁層と、絶縁層上、且つ、アクティブ層の一部上に位置する第一導電層と、第一導電層と絶縁層上に設置される層間誘電層と、層間誘電層と絶縁層の一部を貫通し、アクティブ層の一部を露出し、第一凹口部を有し、第一凹口部が、層間誘電層の底面、絶縁層の一側壁、および、アクティブ層の頂面により定義されてなる接触開口と、接触開口を充填すると共に、アクティブ層と電気的に接続される第二導電層と、を有する。
【０００９】
別の実施態様によると、本考案はアレイ基板構造を提供し、アレイ基板構造は、基板と、基板の一部上に位置する第一導電層と、第一導電層上に位置する絶縁層と、絶縁層の一部上、ならびに、第一導電層上に位置する一アクティブ層と、アクティブ層上に設置される第一層間誘電層と、第一層間誘電層と絶縁層上に設置される第二層間誘電層と、第二層間誘電層と第一層間誘電層の一部を貫通すると共に、アクティブ層の一部を露出し、主体部と第一凹口部を有し、第一凹口部が、第二層間誘電層の底面、第一層間誘電層の一側壁、および、アクティブ層の頂面により定義されてなる接触開口と、接触開口を充填すると共に、アクティブ層と電気的に接続される第二導電層と、を有する。
【００１０】
本考案の本質及び範囲の理解を更に完全にするために、次の詳細な説明を添付に図面と併せて参考にすることができる。
【考案の効果】
【００１１】
アレイ基板構造の相関する電気パフォーマンスを維持し或いは改善する。
【図面の簡単な説明】
【００１２】
【図１】本考案の一実施態様によるアレイ基板構造の断面図である。
【図２Ａ】本考案の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図２Ｂ】本考案の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図２Ｃ】本考案の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図２Ｄ】本考案の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図３Ａ】本考案の別の実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図３Ｂ】本考案の別の実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図３Ｃ】本考案の別の実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図４Ａ】本考案の更に別の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図４Ｂ】本考案の更に別の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図４Ｃ】本考案の更に別の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図４Ｄ】本考案の更に別の一実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図５Ａ】本考案の別の実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図５Ｂ】本考案の別の実施態様によるアレイ基板構造の製造方法を示す断面図である。
【図５Ｃ】本考案の別の実施態様によるアレイ基板構造の製造方法を示す断面図である。
【考案を実施するための形態】
【００１３】
図１は、本考案の一実施態様によるアレイ基板構造Ａの断面図であり、カラー液晶ディスプレイ装置などのフラットディスプレイ装置に適用する。ここで、図１に示されるアレイ基板構造Ａは、本考案のアレイ基板構造であると共に、アレイ基板構造上に形成される薄膜トランジスタ、コンタクト等の素子の尺寸が縮小する時、接触抵抗値が増加する等の望まれない電気パフォーマンスが生じる状況を説明する。
【００１４】
図１を参照すると、アレイ基板構造Ａは、基板１００と、基板１００上に設置されるバッファ層１０２と、バッファ層１０２の一部上に設置されるアクティブ層１０４と、アクティブ層１０４とバッファ層１０２上に設置される絶縁層１０６と、絶縁層１０６上、且つ、アクティブ層１０４の一部上に設置される導電層１０８と、第一導電層１０８と絶縁層１０６上に設置される層間誘電層１１０と、層間誘電層１１０と絶縁層１０６の一部を貫通すると共に、アクティブ層１０４の一部を露出する接触開口１１２と、層間誘電層１１０の一部上に共形で設置され、および、接触開口１１２が露出する層間誘電層１１０、絶縁層１０２とアクティブ層１０４の上にある別の導電層１１４と、を有する。本実施態様において、導電層１０８、絶縁層１０６、及びアクティブ層１０４は、薄膜トランジスタ(thin film  transistor，ＴＦＴ)を形成し、アクティブ層１０４は、アモルファスシリコン、ポリシリコンや金属酸化物などの半導体材料を含み、且つ、適当なドーパントをドープする一対のソース／ドレイン領域１０４Ａ、および、その間に設置される未ドープの一チャネル領域１０４Ｂを含む。
【００１５】
図１に示されるように、接触開口１１２は、ドライエッチング等のエッチングプロセスにより形成され、接触開口１１２内に形成される導電層１１４は、この薄膜トランジスタ素子内のソース／ドレイン領域１０４Ａと後続工程で形成される導電素子(図示しない)を電気的に接続する導電性コンタクト(conductive  contact)となる。
【００１６】
しかし、このアレイ基板構造Ａ上に形成される薄膜トランジスタ、および、導電性コンタクト等の素子の尺寸の縮小に伴い、導電性コンタクトとなる導電層１１４と薄膜トランジスタのソース／ドレイン領域１０４Ａの間の接触面積も、それに伴って縮小する。よって、導電層１１４とソース／ドレイン領域１０４Ａの間の接触抵抗(contact  resistance)を増加させ、アレイ基板構造Ａの電気パフォーマンスに影響する。
【００１７】
よって、本考案は、アレイ基板構造と接触構造の複数の実施態様を提供して、アレイ基板構造上の薄膜トランジスタ、および、導電性コンタクト等の素子の尺寸が縮小するとき、これらの導電性コンタクトと薄膜トランジスタ内のソース／ドレイン領域の間の接触抵抗を維持し或いは減少させて、アレイ基板構造の相関する電気パフォーマンスを維持し或いは改善する。
【００１８】
図２Ａ〜図２Ｄは、本考案の一実施態様によるアレイ基板構造Ｂの製造方法を示す断面図である。
【００１９】
図２Ａを参照すると、まず、透明基板等の基板２００を提供する。続いて、この基板２００上に、窒化ケイ素、酸化ケイ素、または、それらの組み合わせなどの誘電材料のバッファ層(buffer  layer)２０２を形成する。続いて、アモルファスシリコン、ポリシリコンや金属酸化物の半導体材料を順に蒸着、および、パターン化することにより、バッファ層２０２の一部上に、アクティブ層(active  layer)２０４を形成する。続いて、基板２００上に、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、酸窒化ハフニウム(hafnium  oxynitride)などの誘電材料の絶縁層２０６を形成し、バッファ層２０２とアクティブ層２０４を被覆する。続いて、基板２００上に形成された、たとえば、モリブデン、または、アルミニウムなどの導電材料の膜層を順に蒸着させ且つパターン化させることにより、パターン化された導電層２０８を形成し、導電層２０８はアクティブ層２０４の一部上に位置する。続いて、基板２００に、イオン注入プロセス(図示しない)を実行して、適当なドーパントを、一部のアクティブ層２０４内にドープすると共に、導電層２０８をイオン注入マスクとする。これにより、アクティブ層２０４内に、適当なドーパントをドープした一対のソース／ドレイン領域２０４Ａ、および、その間に設置される未ドープのチャネル領域２０４Ｂを形成する。導電層２０８は、薄膜トランジスタのゲート電極となる。
【００２０】
図２Ｂを参照すると、続いて、基板２００上に、酸化ケイ素、窒化ケイ素や酸窒化ケイ素等の誘電材料の層間誘電層２１０を形成すると共に、ドライエッチングなどのエッチングプロセス、および、適当なパターン化マスクの使用により、この層間誘電層２１０をパターン化すると共に、その中に、複数の開口２１２を形成する。図２Ｂを参照すると、これらの開口２１２は、それぞれ、層間誘電層２１０と絶縁層２０６の一部を貫通して、これらのソース／ドレイン領域２０４Ａの一部分の頂面を露出する。
【００２１】
図２Ｃを参照すると、続いて、エッチングプロセス２１４、たとえば、等方性ウェットエッチングプロセスを実行して、開口２１２を選択的に陥凹(recess)させて、絶縁層２０６の一部を露出させ、開口２１２に隣接する絶縁層２０６の一部内に、凹部２１６を形成する。この凹部２１６は、開口２１２内に位置する層間誘電層２１０の底面の一部、絶縁層２０６の一側壁、および、アクティブ層２０４内のこれらのソース／ドレイン領域２０４Ａの一部の頂面により定められて形成される。よって、開口２１２と凹部２１６の結合は接触開口２１８を形成し、開口２１２は接触開口２１８の主体部(main  portion)で、凹部２１６は接触開口２１８の凹口部(recess  portion)である。一実施態様において、絶縁層２０６の材料は酸化ケイ素、層間誘電層２１０の材料は窒化ケイ素で、酸化ケイ素と窒化ケイ素の間は、2:1〜8:1のエッチング選択比を有して、凹部２１６形成時、層間誘電層２１０を過度にエッチングして、そのプロファイルが変化するのを防止する。
【００２２】
図２Ｄを参照すると、続いて、一層の導電材料を形成すると共に、パターン化により、層間誘電層２１０の一部の頂面上、および、接触開口２１８により露出される層間誘電層２１０、絶縁層２０６、および、アクティブ層２０４の表面上に、導電層２２０を形成する。この導電層２２０は、さらに、凹部２１６内に充填されると共に、凹部２１６内で露出する層間誘電層２１０、絶縁層２０６、および、ソース／ドレイン領域２０４Ａの露出表面を被覆して、ソース／ドレイン領域２０４Ａ、および、後続工程で形成される電気素子(図示しない)を電気的に接続する導電性コンタクトとなる。この導電層２２０は、単一導電層、または、モリブデンーアルミニウムーモリブデン(Ｍｏ−Ａｌ−Ｍｏ)三重膜層の多膜層導電層である。その他の実施態様において、導電層２２０は、下方の導電層２０８材料と相同の材料を含んでもよい。
【００２３】
図２Ｄに示されるように、ここまでのプロセスで、アレイ基板構造Ｂの製作がほぼ完成する。一実施態様において、凹部２１６が露出する絶縁層２０６の側壁から、開口２１２が露出する層間誘電層２１０の側壁までの第一距離X1は、約０．０５〜０．５マイクロメートルである。接触開口２１８内の追加の数個の凹部２１６の設置により、これらの凹部２１６内の導電層２２０の追加設置を許す。よって、これらの凹部２１６内に設置される導電層２２０の部分は、導電層２２０とアクティブ層２０４内のソース／ドレイン領域２０４Ａの間の実質接触領域を増加させ、これにより、このアレイ基板構造Ｂ上に形成される薄膜トランジスタ、および、導電性コンタクト(すなわち、導電層２２０)等の素子の尺寸が縮小するとき、導電性コンタクト(すなわち、導電層２２０)と薄膜トランジスタ内のソース／ドレイン領域２０４Ａの間の接触抵抗を維持、または、減少させると共に、このアレイ基板構造Ｂの相関電気パフォーマンスを維持、または、さらに向上させる。
【００２４】
このほか、図３Ａ〜図３Ｃは、本考案の別の実施態様によるアレイ基板構造Ｂの製造方法を示す断面図である。図３Ａ〜図３Ｃの製造方法は、図２Ａ〜図２Ｄに示される製造方法を変化させることにより得られる。これにより、簡潔にするため、以下では、二実施態様の差異だけを示し、且つ、図３Ａ〜図３Ｃ中、相同の符号は相同の素子を示す。
【００２５】
図３Ａを参照すると、まず、図２Ｂに示される構造を提供し、図２Ｂに示されるプロセスと異なるのは、ここで、層間誘電層２１０と絶縁層２０６を貫通するドライエッチング等のエッチングプロセス時、アクティブ層２０４内のソース／ドレイン領域２０４Ａの一部とその下方のバッファ層２０２の一部をさらにエッチングすると共に、基板２００上で停止し、図３Ａに示されるような、上から下に、層間誘電層２１０、絶縁層２０６、ソース／ドレイン領域２０４Ａ、および、バッファ層２０２の一部を貫通する開口２１２’を形成する。
【００２６】
図３Ｂを参照すると、続いて、図２Ｃに示されるのと同様に、エッチングプロセス２１４、たとえば、等方性ウェットエッチングプロセスを実行して、開口２１２’を選択的に陥凹(recess)させて、絶縁層２０６とバッファ層２０２の一部を露出し、開口２１２’に隣接する絶縁層２０６の一部内に、凹部２１６を形成し、および、開口２１２’に隣接するバッファ層２０２の一部内に、別の凹部２１７を形成する。ここで、凹部２１６は、開口２１２’内に位置する層間誘電層２１０の底面の一部、絶縁層２０６の一側壁、および、アクティブ層２０４内のこれらのソース／ドレイン領域２０４Ａの一部の頂面により定義されて形成され、凹部２１７は、開口２１２’内に位置するアクティブ層２０４の底面の一部、バッファ層２０２の一側壁、および、基板２００の頂面により定められて形成される。よって、開口２１２’、凹部２１６、および、凹部２１７の結合は、接触開口２１８’を形成し、開口２１２’は接触開口２１８’の主体部(main  portion)、凹部２１６と凹部２１７は、それぞれ、接触開口２１８’の凹口部(recess  portion)になる。一実施態様において、バッファ層２０２と絶縁層２０６の材料は酸化ケイ素、層間誘電層２１０の材料は窒化ケイ素であり、この三膜層材料の間は、2:2:1〜8:8:1(バッファ層２０２:絶縁層２０６:層間誘電層２１０)のエッチング選択比を有して、凹部２１６と凹部２１７形成時、層間誘電層２１０を過度にエッチングして、プロファイルが変化するのを防止する。
【００２７】
図３Ｃを参照すると、続いて、一層の導電材料を形成すると共に、パターン化により、層間誘電層２１０の一部の頂面上、および、接触開口２１８’が露出する層間誘電層２１０、絶縁層２０６、アクティブ層２０４、バッファ層２０２、および、基板２００の表面上に、導電層２２０を形成する。この導電層２２０は、凹部２１６と凹部２１７内に充填されると共に、凹部２１６内で露出する層間誘電層２１０、絶縁層２０６、および、ソース／ドレイン領域２０４Ａの露出表面、および、凹部２１７内で露出するソース／ドレイン領域２０４Ａ、バッファ層２０２、および、基板２００の露出表面を被覆して、ソース／ドレイン領域２０４Ａ、および、後続プロセスで形成される電気素子(図示しない)を電気的に接続する導電性コンタクトとする。この導電層２２０は、単一導電層、または、モリブデンーアルミニウムーモリブデン(Ｍｏ−Ａｌ−Ｍｏ)三重膜層の多膜層導電層である。その他の実施態様において、導電層２２０は、下方の導電層２０８材料と同じ材料を含んでもよい。
【００２８】
図３Ｃに示されるように、ここまでのプロセスで、アレイ基板構造Ｃの製作がほぼ完成する。一実施態様において、凹部２１６が露出する絶縁層２０６の側壁から、開口２１２’が露出する層間誘電層２１０の側壁までの第一距離X1は、約０．０５〜０．５マイクロメートルであり、凹部２１７が露出するバッファ層２０２の側壁から、開口２１２’が露出する層間誘電層２１０の一側壁までの第二距離X2は、約０．０１〜０．５マイクロメートルであり、且つ、第一距離X1は、第二距離X2より大きい。接触開口２１８’内の追加の数個の凹部２１６と２１７の設置により、これらの凹部２１６と２１７内の導電層２２０の追加設置が許される。よって、これらの凹部２１６と２１７内に設置される導電層２２０部分は、導電層２２０とアクティブ層２０４内のソース／ドレイン領域２０４Ａの間の実質接触領域を増加させ、これにより、アレイ基板構造Ｃ上に形成される薄膜トランジスタ、および、導電性コンタクト(すなわち、導電層２２０)等の素子の尺寸が縮小する時、導電性コンタクトと薄膜トランジスタ内のソース／ドレイン領域２０４Ａの間の接触抵抗を維持し或いは更に減少させると共に、アレイ基板構造Ｃの相関電気パフォーマンスを維持し或いは向上させることができる。
【００２９】
図２Ｄに示されるアレイ基板構造Ｂ、および、図３Ｃに示されるアレイ基板構造Ｃにおいて、採用される薄膜トランジスタは、トップゲート(top-gate)を有する薄膜トランジスタの実施態様として示されている。しかし、図２Ｄに示されるアレイ基板構造Ｂと図３Ｃに示されるアレイ基板構造Ｃ中に示される接触開口の設置状況も、ボトムゲート(bottom-gate)を有する薄膜トランジスタのアレイ基板構造に適用することができ、図２Ｄと図３Ｃに示されるアレイ基板構造内のトップゲート形態の実施態様に限定されない。
【００３０】
図４Ａ〜図４Ｄは、本考案のさらに別の実施態様によるアレイ基板構造Ｄの製造方法を示す断面図である。
【００３１】
図４Ａを参照すると、まず、透明基板などの基板３００を提供する。続いて、基板３００上に、窒化ケイ素、酸化ケイ素、または、それらの組み合わせ等の誘電材料の一バッファ層(buffer layer)３０２を形成する。続いて、バッファ層３０２上に形成された、たとえば、モリブデン、または、アルミニウムの導電材料の膜層を順に蒸着、および、パターン化することにより、パターン化された導電層３０４を形成する。続いて、基板３００上に、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、酸窒化ハフニウム(hafnium  oxynitride)等の誘電材料の絶縁層３０６を形成し、バッファ層３０２、および、導電層３０４を被覆する。続いて、アモルファスシリコン、ポリシリコン、または、金属酸化物の一層の半導体材料、および、一層の誘電材料を順に蒸着させ且つパターン化させて、絶縁層３０６の一部上に、順に、アクティブ層３０８と層間誘電層３１０を形成し、このアクティブ層３０８と層間誘電層３１０は、導電層３０４の上に位置する。層間誘電層３１０の材質は、たとえば、酸化ケイ素、窒化ケイ素、または、酸窒化ケイ素の誘電材料である。続いて、適当なマスク(図示しない)の使用により、基板３００にイオン注入プロセス(図示しない)を実行して、適当なドーパントを一部のアクティブ層３０８内にドープし、アクティブ層３０８内に、適当なドーパントをドープした一対のソース／ドレイン領域３０８Ａ、および、その間に設置される未ドープの一チャネル領域３０８を形成する。ここで、導電層３０４は薄膜トランジスタのゲート電極となり、ここまでの製造プロセスで、薄膜トランジスタの製作がほぼ完成する。
【００３２】
図４Ｂを参照すると、続いて、基板３００上に、酸化ケイ素、窒化ケイ素、または、酸窒化ケイ素等の誘電材料の一層間誘電層３１２を形成すると共に、続いて、ドライエッチングなどのエッチングプロセス、および、適当なパターン化マスクの使用により、数個の開口３１４を形成する。図４Ｂを参照すると、これらの開口３１４は、それぞれ、層間誘電層３１２、および、層間誘電層３１０の一部を貫通し、それぞれ、これらのソース／ドレイン領域３０８Ａの一部分の頂面を露出する。
【００３３】
図４Ｃを参照すると、続いて、エッチングプロセス３１６、たとえば、等方性ウェットエッチングプロセスを実行して、開口３１４を選択的に陥凹(recess)させて、層間誘電層３１０の一部を露出させ、開口３１４に隣接する層間誘電層３１０の一部内に、凹部３１８を形成する。この凹部３１８は、開口３１４内に位置する層間誘電層３１２の底面の一部、層間誘電層３１０の一側壁、および、アクティブ層３０８内のこれらのソース／ドレイン領域３０８Ａの一部の頂面により定められて形成される。よって、開口３１４と凹部３１８の結合が接触開口３２０を形成し、開口３１４は接触開口３２０の主体部(main  portion)であり、凹部３１８は接触開口３２０の凹口部(recess  portion)である。一実施態様において、層間誘電層３１０の材料は酸化ケイ素、層間誘電層３１２の材料は窒化ケイ素であり、酸化ケイ素と窒化ケイ素の間は、2:1〜8:1のエッチング選択比であり、凹部３１８形成時、層間誘電層３１２を過度にエッチングして、プロファイルが変化するのを防止する。
【００３４】
図４Ｄを参照すると、続いて、一層の導電材料を形成すると共に、パターン化されて、層間誘電層３１２の一部の頂面、および、接触開口３２０が露出する層間誘電層３１２、層間誘電層３１０、および、アクティブ層３０８の表面上に、導電層３２２を形成する。この導電層３２２は、また、凹部３１８内に充填すると共に、凹部３１８内で露出する層間誘電層３１２、層間誘電層３１０、および、ソース／ドレイン領域３０８Ａの露出表面を被覆して、ソース／ドレイン領域３０８Ａ、および、後続プロセスで形成される電気素子(図示しない)を電気的に接続する導電性コンタクトとする。この導電層３２２は、単一導電層、または、モリブデンーアルミニウムーモリブデン(Ｍｏ−Ａｌ−Ｍｏ)三重膜層の多膜層導電層である。その他の実施態様において、導電層３２２は、下方の導電層３０４材料と同じ材料を含んでもよい。
【００３５】
図４Ｄに示されるように、ここまでのプロセスで、本実施態様によるアレイ基板構造Ｄの製作がほぼ完成する。一実施態様において、凹部３１８が露出する層間誘電層３１０の側壁から、開口３１４が露出する層間誘電層３１２の一側壁までの第一距離X3は約０．０５〜０．５マイクロメートルである。接触開口３２０内の追加の数個の凹部３１８の設置により、これらの凹部３１８内の導電層３２２の追加設置を許す。よって、これらの凹部３１８内に設置される導電層３２２部分は、導電層３２２とアクティブ層３０８内のソース／ドレイン領域３０８Ａとの間の実質接触領域を増加させ、これにより、このアレイ基板構造Ｄ上に形成される薄膜トランジスタ、および、導電性コンタクト(すなわち、導電層３２２)等の素子の尺寸が縮小するとき、導電性コンタクトと薄膜トランジスタ内のソース／ドレイン領域３０８Ａとの間の接触抵抗を維持し或いは減少させると共に、このアレイ基板構造Ｄの相関電気パフォーマンスを維持し或いは更に向上させる。
【００３６】
このほか、図５Ａ〜図５Ｃは、本考案の別の実施態様によるアレイ基板構造Ｅの製造方法を示す断面図である。図５Ａ〜図５Ｃの製造方法は、図４Ａ〜図４Ｄに示される製造方法を変化させることにより得られる。これにより、簡潔にするため、以下では、その間の差異だけを示し、且つ、図５Ａ〜図５Ｃ中、相同の符号は相同の素子を示す。
【００３７】
図５Ａを参照すると、まず、図４Ｂに示されるような構造を提供し、図４Ｂに示されるプロセスと異なり、ここで、層間誘電層３１２と層間誘電層３１０を形成するドライエッチング等のエッチングプロセス(図示しない)時、アクティブ層３０８内のソース／ドレイン領域３０８Ａの一部とその下方の絶縁層３０６とバッファ層３０２の一部を更にエッチングすると共に、基板３００上で停止し、図５Ａに示されるような、上から下に、層間誘電層３１２、層間誘電層３１０、アクティブ層３０８内のソース／ドレイン領域３０８Ａ、絶縁層３０６、および、バッファ層３０２を貫通する開口３１４’を形成する。
【００３８】
図５Ｂを参照すると、続いて、図４Ｃ内に示されるのと同じエッチングプロセス３１６、たとえば、等方性ウェットエッチングプロセスを実行して、選択的に開口３１４’を陥凹(recess)させて、層間誘電層３１０、および、絶縁層３０６の一部を露出し、開口３１４’に隣接する層間誘電層３１０の一部内に、凹部３１８を形成し、且つ、開口３１４’に隣接する絶縁層３０６内に、別の凹部３３０を形成する。ここで、凹部３１８は、開口３１４’に位置する層間誘電層３１２の底面の一部、層間誘電層３１０の一側壁、および、アクティブ層３０８内のこれらのソース／ドレイン領域３０８Ａの一部の頂面により定められて形成され、凹部３３０は、開口３１４’内に位置するアクティブ層３０８の底面の一部、絶縁層３０６の一側壁、および、バッファ層３０２の頂面により定義されて形成される。よって、開口３１４’、凹部３１８、および、凹部３３０の結合は接触開口３２０’を形成し、開口３１４’は接触開口３２０’の主体部であり、凹部３１８は接触開口３２０’の第一凹口部であり、凹部３３０は接触開口３２０’の第二凹口部である。一実施態様において、層間誘電層３１０と絶縁層３０６の材料は酸化ケイ素であり、層間誘電層３１２の材料は窒化ケイ素であり、この三膜層材料の間は2:2:1〜8:8:1(層間誘電層３１０:絶縁層３０６:層間誘電層３１２)のエッチング選択比を有して、凹部３１８と凹部３３０形成時、層間誘電層３１２を過度にエッチングして、プロファイルが変化するのを防止する。
【００３９】
図５Ｃを参照すると、続いて、一層の導電材料を形成すると共に、パターン化させて、層間誘電層３１２の一部の頂面、および、接触開口３２０’が露出する層間誘電層３１２、層間誘電層３１０、アクティブ層３０８、絶縁層３０６、バッファ層３０２、および、基板３００の表面上に、導電層３３２を形成する。この導電層３３２は、さらに、凹部３１８と３３０内に充填されると共に、凹部３１８内で露出する層間誘電層３１２、層間誘電層３１０、および、ソース／ドレイン領域３０８Ａの露出表面、および、凹部３３０内で露出するソース／ドレイン領域３０８Ａ、絶縁層３０６、バッファ層３０２、および、基板３００の露出表面を被覆して、ソース／ドレイン領域３０８Ａ、および、後続プロセスで形成される電気素子(図示しない)を電気的に接続する導電性コンタクトとなる。この導電層３３２は、単一導電層、または、モリブデンーアルミニウムーモリブデン(Ｍｏ−Ａｌ−Ｍｏ)三重膜層の多膜層導電層である。その他の実施態様において、導電層３３２は、さらに、下方の導電層３０４材料と同じ材料を含んでもよい。
【００４０】
図３Ｃに示されるように、ここまでのプロセスで、アレイ基板構造Ｅの製作がほぼ完成する。一実施態様において、凹部３１８が露出する層間誘電層３１０の側壁から、開口３１４’が露出する層間誘電層３１２の側壁までの第一距離X3は約０．０５〜０．５マイクロメートルであり、凹部３３０が露出する絶縁層３０６の側壁から、開口３１４’が露出する層間誘電層３１２の一側壁までの第二距離X4は約０．０１〜０．５マイクロメートルであり、第一距離X3は第二距離X4より大きい。接触開口３２０’内の追加の数個の凹部３１８と３３０の設置により、これらの凹部３１８と３３０内の導電層３３２の追加設置が許される。よって、これらの凹部３１８内に設置される導電層３３２部分は、導電層３３２とアクティブ層３０８内のソース／ドレイン領域３０８Ａとの間の実質接触領域を増加させ、これにより、このアレイ基板構造Ｅ上に形成される薄膜トランジスタ、および、導電性コンタクト(すなわち、導電層３３２)等の素子の尺寸が縮小する時、導電性コンタクトと薄膜トランジスタ内のソース／ドレイン領域３０８Ａの間の接触抵抗を維持し或いは減少させると共に、アレイ基板構造Ｅの相関電気パフォーマンスを維持し或いは更に向上させる。
【００４１】
本考案では好ましい実施例を前述の通り開示したが、これらは決して本考案に限定するものではなく、当該技術を熟知する者なら誰でも、本考案の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本考案の保護範囲は、実用新案請求の範囲で指定した内容を基準とする。
【符号の説明】
【００４２】
100  基板
102  バッファ層
104  アクティブ層
104A  ソース／ドレイン領域
104B  チャネル領域
106  絶縁層
108  第一導電層
110  層間誘電層
112  接触開口
114  第二導電層
200、300  基板
202、302  バッファ層
204、308  アクティブ層
204A、308A  ソース／ドレイン領域
204B、308B  チャネル領域
206、306  絶縁層
208、304  導電層
210、310、312  層間誘電層
212、314  開口
212’、314’  開口
214、316  エッチングプロセス
216、318  凹部
217、330  凹部
218、218’、320、320’  接触開口
220、322  導電層 
A、B、C、D、E  アレイ基板構造
X1、X3  第一距離
X2、X4  第二距離
【図１】
0003198627.tif 000003
【図２Ａ】
0003198627.tif 000004
【図２Ｂ】
0003198627.tif 000005
【図２Ｃ】
0003198627.tif 000006
【図２Ｄ】
0003198627.tif 000007
【図３Ａ】
0003198627.tif 000008
【図３Ｂ】
0003198627.tif 000009
【図３Ｃ】
0003198627.tif 000010
【図４Ａ】
0003198627.tif 000011
【図４Ｂ】
0003198627.tif 000012
【図４Ｃ】
0003198627.tif 000013
【図４Ｄ】
0003198627.tif 000014
【図５Ａ】
0003198627.tif 000015
【図５Ｂ】
0003198627.tif 000016
【図５Ｃ】
0003198627.tif 000017
【手続補正書】
【提出日】平成27年5月8日(2015.5.8)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【実用新案登録請求の範囲】
【請求項１】
接触構造であって、
基板と、
該基板上に位置するアクティブ層と、
該アクティブ層上に位置する絶縁層と、
該絶縁層上に位置する層間誘電層と、
該層間誘電層と前記絶縁層の一部を貫通し、前記アクティブ層の一部を露出させ、第一凹口部を有し、該第一凹口部は、
前記層間誘電層の底面、前記絶縁層の側壁、及び前記アクティブ層の頂面により定められる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する導電層と、を有することを特徴とする、
接触構造。
【請求項２】
更に、前記基板と前記アクティブ層の間に位置するバッファ層を有し、前記接触開口は、更に、前記アクティブ層と前記バッファ層の一部を貫通して、前記アクティブ層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記バッファ層の側壁、及び前記基板の頂面により定められ、前記導電層は、前記接触開口が露出する前記バッファ層と前記基板の上に設置されることを特徴とする、請求項１に記載の接触構造。
【請求項３】
前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の側壁は第一距離で、前記バッファ層の前記側壁から前記接触開口が露出する前記アクティブ層の前記側壁は第二距離で、前記第一距離は、前記第二距離より大きいことを特徴とする、請求項２に記載の接触構造。
【請求項４】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項３に記載の接触構造。
【請求項５】
前記アクティブ層は半導体材料を含むことを特徴とする、請求項１に記載の接触構造。
【請求項６】
接触構造であって、
基板と、
該基板上に位置する絶縁層と、
該絶縁層の一部上に位置するアクティブ層と、
該アクティブ層上に位置する第一層間誘電層と、
該第一層間誘電層と前記絶縁層上間に位置する第二層間誘電層と、
該第二層間誘電層と前記第一層間誘電層の一部を貫通すると共に、前記アクティブ層の一部を露出させ、第一凹口部を有し、前記第一凹口が、前記第二層間誘電層の底面、前記第一層間誘電層の側壁、及び前記アクティブ層の頂面により定義されてなる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する導電層と、を有することを特徴とする、
接触構造。
【請求項７】
更に、前記基板と前記絶縁層の間に位置するバッファ層を有し、前記接触開口は、更に、前記アクティブ層、前記絶縁層と前記バッファ層の一部を貫通すると共に、前記アクティブ層、前記絶縁層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記絶縁層の側壁、及び前記バッファ層の頂面により定められることを特徴とする、請求項６に記載の接触構造。
【請求項８】
前記第一層間誘電層の前記側壁から、前記接触開口が露出する前記アクティブ層の側壁までは第一距離であり、前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の前記側壁までは第二距離であり、前記第一距離は前記第二距離より大きいことを特徴とする、請求項７に記載の接触構造。
【請求項９】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項８に記載の接触構造。
【請求項１０】
記アクティブ層は半導体材料を含むことを特徴とする、請求項６に記載の接触構造。
【請求項１１】
アレイ基板構造であって、
基板と、
該基板の一部上に位置するアクティブ層と、
前記基板上に位置するとともに前記アクティブ層上に位置する絶縁層と、
該絶縁層の上及び前記アクティブ層の一部の上に位置する第一導電層と、
該第一導電層と前記絶縁層上に設置される層間誘電層と、
該層間誘電層と前記絶縁層の一部を貫通すると共に、前記アクティブ層の一部を露出させ、第一凹口部を有し、前記第一凹口部は、前記層間誘電層の底面、前記絶縁層の側壁、及び前記アクティブ層の頂面により定められる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する第二導電層と、を有することを特徴とする、
アレイ基板構造。
【請求項１２】
更に、前記基板と前記アクティブ層の間に位置するバッファ層を有し、前記接触開口は、更に、前記アクティブ層と前記バッファ層の一部を貫通して、前記アクティブ層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記バッファ層の側壁、及び前記基板の頂面により定められ、前記第二導電層は、さらに、前記接触開口が露出する前記バッファ層と前記基板の上に設置されることを特徴とする、請求項１１に記載のアレイ基板構造。
【請求項１３】
前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の側壁までは第一距離、前記バッファ層の前記側壁から、前記接触開口が露出する前記アクティブ層の前記側壁までは第二距離であり、前記第一距離は、前記第二距離より大きいことを特徴とする、請求項１２に記載のアレイ基板構造。
【請求項１４】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項１３に記載のアレイ基板構造。
【請求項１５】
前記アクティブ層は半導体材料を含むことを特徴とする、請求項１１に記載のアレイ基板構造。
【請求項１６】
アレイ基板構造であって、
基板と、
該基板の一部上に位置する第一導電層と、
該第一導電層上に位置する絶縁層と、
該絶縁層の一部上、ならびに、前記第一導電層の上に位置するアクティブ層と、
該アクティブ層上に設置される第一層間誘電層と、
該第一層間誘電層と前記絶縁層上に設置される第二層間誘電層と、
該第二層間誘電層と前記第一層間誘電層の一部を貫通すると共に、前記アクティブ層の一部を露出させ、主体部と第一凹口部を有し、前記第一凹口部が、前記第二層間誘電層の底面、前記第一層間誘電層の側壁、及び前記アクティブ層の頂面により定められる接触開口と、
前記接触開口を充填すると共に、前記アクティブ層と電気的に接続する第二導電層と、を有することを特徴とする、
アレイ基板構造。
【請求項１７】
更に、前記基板と前記絶縁層の間に位置するバッファ層を有し、前記第一導電層は、前記バッファ層の一部上に位置し、前記接触開口は、更に、前記アクティブ層、前記絶縁層と前記バッファ層の一部を貫通して、前記アクティブ層、前記絶縁層、前記バッファ層と前記基板の一部を露出させ、前記接触開口は、更に、第二凹口部を有し、前記第二凹口部は、前記アクティブ層の底面、前記絶縁層の側壁、及び前記バッファ層の頂面により定められることを特徴とする、請求項１６に記載のアレイ基板構造。
【請求項１８】
前記第一層間誘電層の前記側壁から、前記接触開口が露出する前記アクティブ層の側壁までは第一距離、前記絶縁層の前記側壁から、前記接触開口が露出する前記アクティブ層の前記側壁までは第二距離であり、前記第一距離は前記第二距離より大きいことを特徴とする、請求項１７に記載のアレイ基板構造。
【請求項１９】
前記第一距離は０．０５〜０．５マイクロメートルであり、前記第二距離は０．０１〜０．５マイクロメートルであることを特徴とする、請求項１８に記載のアレイ基板構造。
【請求項２０】
前記アクティブ層は半導体材料を含むことを特徴とする、請求項１６に記載のアレイ基板構造。