(57)【要約】  本発明の半導体デバイス１００は、フロントエンドと、複数の層を含むバックエンドＡ、Ｂとを備え、バックエンドＢの複数の層中の（ｉ）配線ピッチが１００ｎｍ以上である少なくとも一層にセキュリティ機能を有する回路２２、２３、２４を設けたこと、（ｉｉ）Ｍ５以上（Ｍ５、Ｍ６、Ｍ７、・・・）の配線層の少なくとも一層にセキュリティ機能を有する回路を設けたこと、（ｉｉｉ）液浸ＡｒＦ露光を用いる必要が無い少なくとも一層にセキュリティ機能を有する回路を設けたこと、あるいは（ｉｖ）２００ｎｍ以上の露光波長を用いて露光される少なくとも一層にセキュリティ機能を有する回路を設けたこと、を特徴とする。
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【特許請求の範囲】
【請求項１】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中の配線ピッチが１００ｎｍ以上である少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイス。
【請求項２】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中のＭ５以上（Ｍ５、Ｍ６、Ｍ７、・・・）の配線層の少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイス。
【請求項３】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中の液浸ＡｒＦ露光を用いる必要が無い少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイス。
【請求項４】
フロントエンドと、複数の層を含むバックエンドとを備え、
前記バックエンドの前記複数の層中の２００ｎｍ以上の露光波長を用いて露光される少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイス。
【請求項５】
前記少なくとも一層は多結晶半導体を含む、請求項１から４のいずれかに記載の半導体デバイス。
【請求項６】
前記多結晶半導体は、多結晶Ｓｉまたは多結晶Ｇｅを含む、請求項５に記載の半導体デバイス。
【請求項７】
前記セキュリティ機能は、半導体の特性ばらつきを利用する物理的に複製困難な関数（ＰＵＦ）を含む、請求項１から６のいずれかに記載の半導体デバイス。
【請求項８】
前記ＰＵＦは、Arbiter PUF、Ring Oscillator PUF、SRAM PUF、及びButterfly PUFの中から選択された少なくもと１つを含む、請求項７に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より具体的には、セキュリティ機能を有する回路を含む半導体デバイスに関する。
なお、本明細書で使用する「半導体デバイス」は、半導体で作られる１つのデバイス（素子、ＩＣチップ、モジュール等）を意味し、「半導体回路」、「半導体集積回路」、「半導体装置」等の用語と同様な意味で使用されるものである。
【背景技術】
【０００２】
ＬＳＩ等の半導体デバイスに、そのデバイスの模倣（複製）品を判別する等のために、デバイスの識別等の何らかのセキュリティ機能を組み込みたい要請がある。その場合、通常セキュリティ機能を持つ回路は、半導体ウェハ上のＦＥＴ等の素子が形成されるいわゆるフロントエンドオブライン（ＦＥＯＬ）に形成される。ＦＥＯＬでの素子（回路）形成は、最近の１０数ｎｍの配線幅に代表される配線ピッチの微細化、さらには半導体デバイスの設計、製造メーカのファブレス化に伴い、その微細化に対応した半導体製造プロセスを備える外部の特定の半導体受託製造メーカ（専業ＩＣファンドリー）で行われる場合が増えている。【０００３】
しかし、その場合、セキュリティ機能を持つ回路の設計情報が外部の半導体受託製造メーカに流れることになり、機密保持契約等を掻い潜った情報漏えい等により、そのセキュリティ機能がデバイス模倣者を含む第三者に知れてしまう恐れがある。また、ＦＥＯＬに設けられたセキュリティ機能を持つ回路は、その位置が特定されやすくかつその内容も解析されやすい傾向がある。【０００４】
一方、ＦＥＯＬの上部に形成されるバックエンドオブライン（ＢＥＯＬ）には、通常積層化された複数の配線層のみが設けられ、上部層へ行くにつれて外部端子との接続を可能にするためにその配線ピッチが広くなるので、上述したＦＥＯＬで求められる微細化プロセスは必要とされない。ただし、ＢＥＯＬには通常配線層以外の何らかの機能回路が設けられる場合はほとんど無い。【０００５】
特許文献１では、外部電気接続部にそれぞれ配線で接続された少なくとも２つの貫通シリコンビアを含むチップ識別構造体と、チップ識別構造体に結合されたチップ識別復号ロジックを有する垂直積層可能なダイ（チップ）を開示する。【０００６】
非特許文献１では、３次元積層ＩＣ構造のバックエンドに形成された薄いＭＯＳＦＥＴを開示する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開WO2011/044385
【非特許文献】
【０００８】
【非特許文献１】Chang-Hong Shen, et al. ”Monolithic 3D Chip Integrated with 500ns NVM, 3ps Logic Circuits and SRAM”, 9.3.1 - 9.3.4, Electron Devices Meeting (IEDM), 2013 IEEE International, 9-11 Dec. 2013
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の発明では、チップ識別構造体は、積層されたダイ（チップ）の各々を識別するものであって、かつＢＥＯＬ内の特定の層に設けられたものではない。また、非特許文献１に記載の発明では、ＢＥＯＬ内に形成された薄いＭＯＳＦＥＴを開示するが、セキュリティ機能を持つ回路については何ら開示が無い。
本発明の目的は、ＢＥＯＬ内において内蔵されるセキュリティ機能を有する回路の存在（その位置及び機能）が特定されにくい識別／追跡可能な半導体デバイスを提供することである。
【課題を解決するための手段】
【００１０】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中の配線ピッチが１００ｎｍ以上である少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。【００１１】
本発明の一態様の半導体デバイスによれば、半導体デバイスの設計／販売メーカ等が自前の汎用的な半導体製造プロセスを用いてセキュリティ機能を持つ回路をバックエンドの選択したいずれかの層に形成することができるので、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくすることができる。その結果、デバイス模倣者等に知れることなく、半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。【００１２】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中のＭ５以上（Ｍ５、Ｍ６、Ｍ７、・・・）の配線層の少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。【００１３】
本発明の一態様の半導体デバイスによれば、半導体デバイスの設計／販売メーカ等が自前の汎用的な半導体製造プロセスを用いてセキュリティ機能を持つ回路をバックエンドの選択したＭ５以上のいずれかの配線層に形成することができるので、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくでき、デバイス模倣者等に知れることなく半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。【００１４】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中の液浸ＡｒＦ露光を用いる必要が無い少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。【００１５】
本発明の一態様の半導体デバイスによれば、半導体デバイスの設計／販売メーカ等が高価な液浸ＡｒＦ露光装置（プロセス）を用いることなくセキュリティ機能を持つ回路をバックエンドの選択したいずれかの配線層に形成することができるので、比較的安価で、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくでき、デバイス模倣者等に知れることなく半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。【００１６】
本発明の一態様では、フロントエンドと、複数の層を含むバックエンドとを備え、バックエンドの複数の層中の２００ｎｍ以上の露光波長を用いて露光される少なくとも一層にセキュリティ機能を有する回路を設けたことを特徴とする、半導体デバイスを提供する。【００１７】
本発明の一態様の半導体デバイスによれば、高価な設備投資が必要となる露光プロセスに伴う２００ｎｍより短い波長の光源を用いることなくセキュリティ機能を持つ回路をバックエンドの選択したいずれかの配線層に形成することができるので、比較的安価で、その回路情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくくでき、デバイス模倣者等に知れることなく半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。【００１８】
本発明の一態様では、半導体デバイスのバックエンドの少なくとも一層は多結晶半導体（多結晶Ｓｉまたは多結晶Ｇｅ）を含むことができる。【００１９】
本発明の一態様の半導体デバイスによれば、多結晶Ｓｉまたは多結晶Ｇｅのような特性が比較的ばらつきやすい材料を用いることにより、その特性ばらつきを反映させたセキュリティ機能を持つ回路を形成することが可能となる。【００２０】
本発明の一態様では、半導体デバイスのセキュリティ機能は、半導体の特性ばらつきを利用する物理的に複製困難な関数（ＰＵＦ）、例えば、アービタ（Arbiter）PUF、リングオシレータ（Ring Oscillator）PUF、SRAM PUF、及びバタフライ（Butterfly）PUF等の中から選択された少なくもと１つを含むことができる。【００２１】
本発明の一態様の半導体デバイスによれば、製造後の内蔵するＰＵＦ回路の出力値としてその半導体デバイス固有の値を得ることができ、それにより半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態の半導体デバイスの構成を示す断面図である。
【図２】本発明の一実施形態のセキュリティ機能を持つ回路の形成領域を説明するための図である。
【図３】配線層と配線ピッチの関係を説明するための図である。
【図４】露光時の光源、波長、解像度の関係を説明するための図である。
【図５】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
【図６】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
【図７】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
【図８】本発明の一実施形態のセキュリティ機能を持つ回路の構成を示す図である。
【発明を実施するための形態】
【００２３】
図面を参照しながら本発明の実施形態について説明する。図１は、本発明の一実施形態の半導体デバイス１００の構成を示す断面図である。図１は、１つの半導体デバイスの断面、あるいは１つの半導体デバイスの一部の断面を示し、言い換えれば、半導体基板（半導体ウェハ）の分割前の一部断面、あるいは１つの半導体デバイス（チップ）用に分割後の断面を示す。図１の符号１０が基板（より正確にはその部分を）を示し、基板１０上に上面１２に向かって絶縁層１４中に積層された複数の配線層２０（導電ビアを含む）が形成されている。半導体基板としては、Ｓｉ、Ｇｅ等のＩＶ族半導体、ＧａＡｓ、ＧａＮなどのIII―Ｖ族化合物半導体、ＳｉＧｅ等の他の化合物半導体等を含む任意の半導体材料からなる基板を用いることができる。
【００２４】
基板１０及びそれに接続する近傍の領域は、いわゆるフロントエンドオブライン（ＦＥＯＬ）を示し、その領域にはＦＥＴ１６、１８等を含む複数の機能素子（回路素子）が形成されている。以下、フロントエンドオブライン（ＦＥＯＬ）は、単にフロントエンドと呼ぶ。フロントエンドでの素子（回路）形成は、最近の１０数ｎｍ（例えば１４ｎｍ）の配線幅に代表される微細な配線ピッチに基づいて形成することができる。その形成は、半導体ウェハの状態において、微細化に対応した半導体製造プロセスを備える外部の特定の半導体受託製造メーカ（専業ＩＣファンドリー）で行うことができる。
【００２５】
フロントエンド上の上面１２に到るまでの領域は、いわゆるバックエンドオブライン（ＢＥＯＬ）を示し、既に上述したように、通常積層化された複数の配線層のみが設けられ、上部層へ行くにつれて外部端子との接続を可能にするためにその配線ピッチが広くなる。以下、同様にバックエンドオブライン（ＢＥＯＬ）は、単にバックエンドとも呼ぶ。図１の本発明の一実施形態では、Ｍ１〜Ｍ４の配線レベルのバックエンドＡと、その上部のＭ５以上の配線レベル（Ｍ５、Ｍ６、Ｍ７、・・・）のバックエンドＢとに区別される。
【００２６】
本発明では、このバックエンドに着目し、バックエンド内、より具体的には図１のバックエンドＢ内にセキュリティ機能を持つ回路（以下、セキュリティ機能回路と呼ぶ）を設けることに１つの特徴がある。図１では、バックエンドＢ内の符号２２、２３、２４で指示される領域（層）にセキュリティ機能回路が配置される。層２２と２４は、配線層上に設ける場合の一例であり、層２３は絶縁層上に設ける場合の一例である。セキュリティ機能回路の出力は、接続するバックエンド内の配線を介して上面１２の端子等から取得することができる。セキュリティ機能回路は、バックエンドＢ内の選択された１つの層内に少なくとも１つあればよく、同一層中あるいは異なる層中に同一種類あるいは異なる種類のセキュリティ機能回路を２つ以上設けることもできる。
【００２７】
セキュリティ機能回路が設けられる層は、多結晶半導体、例えば多結晶Ｓｉ、多結晶Ｇｅ等を含むことができる。多結晶半導体を用いる理由は、詳細は後述するように、本発明の一実施形態のセキュリティ機能回路が、それが設けられる半導体層の製造後の特性ばらつきを利用することを意図しているからである。したがって、その意図に沿う材料であって、かつバックエンドで形成可能な材料であれば、他の半導体材料（例えば、アモルファスＳｉ等）を用いることもできる。セキュリティ機能回路は、その半導体材料を用いて、例えば薄膜トランジスタ（ＴＦＴ）等の機能素子、抵抗、コンデンサ等の素子を用いて、従来からある半導体製造技術を用いて製造することができる。
【００２８】
本発明の一実施形態のセキュリティ機能回路は、上述したようにＭ５以上の配線レベル（Ｍ５、Ｍ６、Ｍ７、・・・）内の少なくとも一層に設けることができる以外に、バックエンド内の配線ピッチが１００ｎｍ以上である少なくとも一層に設けることができる。また、本発明の一実施形態のセキュリティ機能回路は、バックエンド内の液浸ＡｒＦ露光を用いる必要が無い少なくとも一層に設けることができる。さらに、本発明の一実施形態のセキュリティ機能回路は、２００ｎｍ以上の露光波長を用いて露光される少なくとも一層に設けることができる。
【００２９】
本発明の一実施形態のセキュリティ機能回路を上記した少なくとも一層に設ける理由は、その一層における回路形成が、ＦＥＯＬで求められる微細化プロセスは必要とされないので、自前のいわば汎用的な半導体製造プロセスを用いて行うことが可能であるからである。より具体的には、外部の特定の半導体受託製造メーカで製造されたＦＥＯＬを含む半導体ウェハを取得した半導体デバイスの設計、製造メーカ等がそのＢＥＯＬ工程の一部として、セキュリティ機能回路を自前のいわば汎用的な半導体製造プロセスを用いて形成することが可能であるからである。
【００３０】
その結果、セキュリティ機能回路の設計情報が外部に漏れることが無く、かつ回路の特定及び解析がされにくいので、デバイス模倣者等に知れることなく、半導体デバイスの識別、追跡、模倣品の特定等を行うことが可能となる。
【００３１】
図２〜図４を参照しながら、本発明の一実施形態のセキュリティ機能回路が設けられるバックエンド内の少なくとも一層について説明する。図２は、本発明の一実施形態のセキュリティ機能を持つ回路の形成領域を説明するための図である。言い換えれば、図２は、配線層、配線ピッチ、露光用光源／技術の関係を示している。図３は、配線層（Ｌａｙｅｒ）と配線ピッチ（Ｐｉｔｃｈ）の関係を説明するための図である。図３は、インテル社が公表している最新のＦＥＯＬでの１４ｎｍピッチにおけるＢＥＯＬの配線デザインルールを示している。図３から最新の１４ｎｍピッチでもＭ５以上で１００ｎｍ以上の配線ピッチを有することがわかる。図４は、露光用の光源、波長、解像度（最小寸法）の関係を説明するための図である。
【００３２】
図２において、配線層のレベルがＭ０からＭ１１に向かうにつれて、配線ピッチ（ｎｍ）が大きくなり、かつ図４の露光用の光源と波長との関係から、露光用光源として比較的長い波長（２００ｎｍ以上）を有する光源（ｇ線、ｉ線、ＫｒＦ等）を用いることができることがわかる。本発明の一実施形態では、図２の３角形で囲まれる領域Ｒをセキュリティ機能回路を設ける領域として選択する。この領域Ｒ内の層は、既に上述した、配線層のレベルがＭ５以上、配線ピッチが１００ｎｍ以上、露光用光源／技術として液浸ＡｒＦを用いる必要が無い、さらには露光波長が約２００ｎｍ以上であるという特徴を備えている。
【００３３】
ここで、液浸ＡｒＦ露光は、従来のＡｒＦエキシマレーザ等を用いた露光のように光源を短波長化する代わりに、浸液した像空間で露光光（ＡｒＦエキシマレーザ光）が短波長化することを利用する技術である。液浸ＡｒＦ露光では、例えば１３４ｎｍ程度の波長光を得ることができる反面、浸液供給機構等を含む高価な露光装置が必要となる。この液浸ＡｒＦ露光を用いることの無い露光は、比較的安い汎用的な露光装置を用いて行うことができるので、半導体デバイスの設計、製造メーカ等が自前のいわば汎用的な半導体製造プロセスにおいて行うことが可能である。
【００３４】
次に、図５〜図８を参照しながら本発明の一実施形態のセキュリティ機能回路の例について説明する。図５〜図８は、いずれもセキュリティ機能回路として、半導体の特性ばらつきを利用する物理的に複製困難な関数（ＰＵＦ：Physically Unclonable Function）を利用する回路の例である。ここで、半導体の特性ばらつきを利用するとは、図１において例示した、例えば多結晶半導体層のような特性が比較的ばらつきやすい材料を用いてセキュリティ機能回路を形成することを意味する。
【００３５】
セキュリティ機能回路としてＰＵＦ回路を利用する場合は、そのＰＵＦ回路の出力が、それが設けられる半導体層の特性ばらつきを含む製造後（時）のデバイス特性のばらつきにより個々に（デバイス（チップ）毎に）変わってくることになる。本発明の一実施形態では、そのＰＵＦ回路の出力の変化（違い）をデバイスの識別に利用する。なお、図５〜図８の例はあくまで一例であって、他のＰＵＦ回路あるいは他の種類のセキュリティ機能回路を用いることもできる。
【００３６】
図５は、ＰＵＦ回路としてアービタ（Ａｒｂｉｔｅｒ）ＰＵＦを利用する例である。図５の例では、２つのセレクタ３０の列の出力の遅延量Δｔ＝ｔ１−ｔ２に応じてアービタ回路３２の出力が０（Ｌ）または１（Ｈ）で変化する。その遅延量Δｔ＝ｔ１−ｔ２は、この回路が設けられる半導体材料の特性を含むデバイス特性に応じて異なる。その結果、デバイスデバイス製造後にその出力値（０または１）を予め測定し記録しておくことで、例えば後からデバイスの模倣品等が出た場合に、その出力値を得ることができる真正品を特定すると同時に、その出力値を得ることができない模倣品を特定することが可能となる。
【００３７】
図６は、ＰＵＦ回路としてリングオシレータ（ＲＯ）ＰＵＦを利用する例である。図６のＰＵＦ回路は、複数のＲＯ３４と、セレクタ３６と、コンパレータ３８を含む。ＲＯ３４は、直列接続されたアンドゲート４０とインバータ４２を含む。図６において、セレクタ３６により選択された２つのＲＯ３４の出力のどちらが速いか（その差分）がコンパレータ３８によって決定され出力（０または１）される。ＲＯの発振周波数は、この回路が設けられる半導体材料の特性を含むデバイス特性に応じて異なる。その結果、デバイス製造後にその出力値（０または１）を予め測定し記録しておくことで、図５のＰＵＦ回路の場合と同様に、その後の真正品の追跡及び模倣品の特定が可能となる。
【００３８】
図７は、ＰＵＦ回路としてＳＲＡＭ  ＰＵＦを利用する例である。図７は典型的なＳＲＡＭ回路（セル）の構成を示している。電源投入時のＳＲＡＭセルの初期値、すなわちビットライン（ＢＬ、／ＢＬ）の出力値（０または１）をデバイスの識別子に利用する。電源投入後のＳＲＡＭセルの出力値が０または１のどちらになるかは、そのセルが設けられる半導体材料の特性を含むデバイス特性のばらつきによって決まり、製造前に予測することは困難である。ＳＲＡＭ回路（セル）製造後にその出力値（０または１）を予め測定し記録しておくことで、図５や図６のＰＵＦ回路の場合と同様に、その後の真正品の追跡及び模倣品の特定が可能となる。
【００３９】
図８は、ＰＵＦ回路としてとしてバタフライ（Ｂｕｔｔｅｒｆｌｙ）ＰＵＦを利用する例である。図８のＰＵＦ回路では、相互接続されたフリップフロップ（ＦＦ）４４、４６の初期値をデバイスの識別子に利用する。電源投入後やリセット後の出力（ＯＵＴ）が０または１のどちらになるかは、その回路が設けられる半導体材料の特性を含むデバイス特性のばらつきによって決まり、製造前に予測することは困難である。製造後にその出力値（０または１）を予め測定し記録しておくことで、図５から図７のＰＵＦ回路の場合と同様に、その後の真正品の追跡及び模倣品の特定が可能となる。
【００４０】
本発明の実施形態について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【産業上の利用可能性】
【００４１】
本発明の半導体デバイスは、セキュリティ機能を持つデバイスとして、汎用的なＩＣ（ＬＳＩ）、各種のカスタムＩＣ、例えば模倣品が出回りやすいゲーム用ＩＣ、不揮発性半導体メモリ等、基本的にあらゆる用途の半導体デバイスに利用することが可能である。
【符号の説明】
【００４２】
１０：半導体デバイスの下面（基板）
１２：半導体デバイスの上面
１４：複数の層（絶縁層）
１６、１８：機能素子（トランジスタ等）
２０：配線（配線層、導電ビア）
２２、２３、２４：セキュリティ機能回路（層）
３０、３６：セレクタ
３２：アービタ
３４：リングオシレータ（ＲＯ）
３８：コンパレータ
４０：ＡＮＤゲート
４２：インバータ
４４、４６：フリップフロップ（ＦＦ）
１００：半導体デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2017026350.tif 000011
2017026350.tif 000012
2017026350.tif 000013
2017026350.tif 000014