(57)【要約】  安定したオーミックコンタクトを実現することにより、パワー半導体装置の信頼性および歩留りを向上させる。上記課題を解決するために、本発明の半導体装置は、４Ｈ−ＳｉＣからなるｎ＋型ＳｉＣ基板の第１主面上に形成されたｎ−型エピタキシャル層内において、ｐ型ボディ領域と、ｐ型ボディ領域内に形成されたｎ＋型ソース領域と、ｎ＋型ソース領域内に形成されたｎ＋型３Ｃ−ＳｉＣ領域およびｐ＋型電位固定領域と、を有する。そして、ｎ＋型３Ｃ−ＳｉＣ領域およびｐ＋型電位固定領域と接してバリアメタル膜が形成され、このバリアメタル膜上にソース配線用電極が形成される。
2017042963.tif 000002
【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対側の第２主面を有し、炭化珪素からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された炭化珪素からなる前記第１導電型の半導体層と、
前記半導体層の上面から前記半導体層内に形成された前記第１導電型とは異なる第２導電型の複数の第１半導体領域と、
前記第１半導体領域の端部側面と離間して、前記半導体層の上面から前記第１半導体領域内に形成された前記第１導電型の第２半導体領域と、
前記第２半導体領域の端部側面と離間して、前記半導体層の上面から前記第２半導体領域内に、前記第１半導体領域に達して形成された前記第２導電型の第３半導体領域と、
前記第２半導体領域の端部側面と前記第３半導体領域の端部側面との間の前記第２半導体領域の上層部に、前記第２半導体領域の端部側面から離間して形成された前記第１導電型の３Ｃ結晶構造の炭化珪素からなる第４半導体領域と、
前記第１半導体領域の端部側面と前記第２半導体領域の端部側面との間の前記第１半導体領域の上層部に形成されたチャネル領域と、
前記チャネル領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記ゲート電極を覆い、前記第３半導体領域および前記第４半導体領域が露出する開口部を有する層間絶縁膜と、
前記開口部の底面において前記第３半導体領域および前記第４半導体領域と接し、前記開口部の内壁を含む前記層間絶縁膜上に形成されたバリアメタル膜と、
前記バリアメタル膜上に形成された第１電極と、
前記基板の前記第２主面上に形成された第２電極と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体層は、４Ｈ結晶構造または６Ｈ結晶構造の炭化珪素からなる、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第４半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第４不純物領域の不純物濃度は、１×１０２０〜１×１０２１ｃｍ−３である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２半導体領域の端部側面から前記第４半導体領域の端部側面までの距離は、０．３μｍ以上である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第３半導体領域の上層部には、前記第４半導体領域は形成されていない、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記バリアメタル膜は、Ｔｉ膜、Ｔａ膜、Ｗ膜、ＴｉＮ膜、ＴａＮ膜、Ｔｉを下層としたＴｉＮ／Ｔｉ積層膜、またはＴａを下層としたＴａＮ／Ｔａ積層膜である、半導体装置。
【請求項８】
以下の工程を含む半導体装置の製造方法：
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型の半導体層を形成する工程、
（ｂ）前記半導体層の上面から第１深さを有する、前記第１導電型とは異なる第２導電型の複数の第１半導体領域を、前記半導体層内に形成する工程、
（ｃ）前記半導体層の上面から前記第１深さよりも浅い第２深さを有する前記第１導電型の第２半導体領域を、前記第１半導体領域内に、前記第１半導体領域の端部側面と離間して形成する工程、
（ｄ）前記半導体層の上面から前記第１深さよりも浅い第３深さを有し、前記第１半導体領域に達する前記第２導電型の第３半導体領域を、前記第２半導体領域内に、前記第２半導体領域の端部側面と離間して形成する工程、
（ｅ）前記第１導電型の不純物をイオン注入することにより、前記半導体層の上面から前記第２深さよりも浅い第４深さを有する前記第１導電型のアモルファス領域を、前記第２半導体領域の上層部に、前記第２半導体領域の端部側面と離間して形成する工程、
（ｆ）前記（ｅ）工程の後に、熱処理を施して、前記アモルファス領域を３Ｃ結晶構造の炭化珪素からなる第４半導体領域とする工程、
（ｇ）前記第１半導体領域の端部側面と前記第２半導体領域の端部側面との間の前記第１半導体領域の上面上に、ゲート絶縁膜を介してゲート電極を形成する工程、
（ｈ）前記ゲート電極を覆う層間絶縁膜を前記半導体層の上面上に形成した後、前記層間絶縁膜に、前記第３半導体領域および前記第４半導体領域に達する開口部を形成する工程、
（ｉ）前記開口部の内壁を含む前記層間絶縁膜上に、前記開口部の底面で前記第３半導体領域および前記第４半導体領域と接するバリアメタル膜を形成する工程、
（ｊ）前記バリアメタル膜上に第１電極を形成する工程、
（ｋ）前記基板の前記第１主面と反対側の第２主面上に、第２電極を形成する工程。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記半導体層は、４Ｈ結晶構造または６Ｈ結晶構造の炭化珪素からなる、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記バリアメタル膜は、Ｔｉ膜、Ｔａ膜、Ｗ膜、ＴｉＮ膜、ＴａＮ膜、Ｔｉを下層としたＴｉＮ／Ｔｉ積層膜、またはＴａを下層としたＴａＮ／Ｔａ積層膜である、半導体装置の製造方法。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型の半導体層を形成する工程、
（ｂ）前記半導体層の上面から第１深さを有する、前記第１導電型とは異なる第２導電型の複数の第１半導体領域を、前記半導体層内に形成する工程、
（ｃ）前記半導体層の上面から前記第１深さよりも浅い第２深さを有する前記第２導電型の第２半導体領域を、前記第１半導体領域内に、前記第１半導体領域の端部側面と離間して形成する工程、
（ｄ）前記半導体層の上面上にマスクパターンを形成し、前記マスクパターンを介して前記半導体層の上面から前記第１半導体領域内に、前記第１導電型の不純物をイオン注入することにより、前記半導体層の上面から前記第１深さよりも浅い第３深さを有する前記第１導電型の第３半導体領域を、前記第１半導体領域内に、前記第１半導体領域の端部側面と離間して形成する工程、
（ｅ）前記マスクパターンの開口部の側壁にサイドウォールを形成し、前記マスクパターンおよび前記サイドウォールを介して前記半導体層の上面から前記第３半導体領域内に、前記第１導電型の不純物をイオン注入することにより、アモルファス領域を、前記第３半導体領域内に、前記第３半導体領域の端部側面と離間して形成する工程、
（ｆ）前記マスクパターンおよび前記サイドウォールを介して前記半導体層の上面から前記アモルファス領域下の前記第１半導体領域内に、前記第１導電型の不純物をイオン注入することにより、第４半導体領域を、前記アモルファス領域下の前記第１半導体領域内に形成する工程、
（ｇ）前記（ｆ）工程の後、前記マスクパターンおよび前記サイドウォールを除去した後、熱処理を施して、前記アモルファス領域を３Ｃ結晶構造の炭化珪素からなる第５半導体領域とする工程、
（ｈ）前記第１半導体領域の端部側面と前記第３半導体領域の端部側面との間の前記第１半導体領域の上面上に、ゲート絶縁膜を介してゲート電極を形成する工程、
（ｉ）前記ゲート電極を覆う層間絶縁膜を前記半導体層の上面上に形成した後、前記層間絶縁膜に、前記第２半導体領域および前記第５半導体領域に達する開口部を形成する工程、
（ｊ）前記開口部の内壁を含む前記層間絶縁膜上に、前記開口部の底面で前記第２半導体領域および前記第５半導体領域と接するバリアメタル膜を形成する工程、
（ｋ）前記バリアメタル膜上に第１電極を形成する工程、
（ｌ）前記基板の前記第１主面と反対側の第２主面上に、第２電極を形成する工程。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記半導体層は、４Ｈ結晶構造または６Ｈ結晶構造の炭化珪素からなる、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記バリアメタル膜は、Ｔｉ膜、Ｔａ膜、Ｗ膜、ＴｉＮ膜、ＴａＮ膜、Ｔｉを下層としたＴｉＮ／Ｔｉ積層膜、またはＴａを下層としたＴａＮ／Ｔａ積層膜である、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置から構成される、パワーモジュール。
【請求項１５】
請求項１４記載のパワーモジュールを備える、電力変換装置。
【請求項１６】
請求項１５記載の電力変換装置を備えた３相モータシステムで車輪を駆動する、鉄道車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、パワーモジュール、電力変換装置並びに鉄道車両に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２００３−９６８０２号公報（特許文献１）および特開２０１３−５８６０１号公報（特許文献２）がある。【０００３】
特許文献１には、表面チャネル層を４Ｈまたは６Ｈ−ＳｉＣで形成し、ｎ＋型ソース領域となる半導体層を３Ｃ−ＳｉＣで形成した炭化珪素半導体装置が記載されている。【０００４】
また、特許文献２には、ソース領域に３Ｃ−ＳｉＣ構造のＳｉＣを用いた半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−９６８０２号公報
【特許文献２】特開２０１３−５８６０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
鉄道用などの高耐圧電力変換装置用のパワー半導体装置として、Ｓｉ（珪素）よりも絶縁破壊電界の高いＳｉＣ（炭化珪素）を用いたＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの開発が行われている。【０００７】
ＳｉＣ−ＭＯＳＦＥＴでは、ソース領域と取り出し電極とのコンタクト抵抗を低減するため、両者間にＮｉシリサイドを形成している。しかし、Ｎｉシリサイドを形成するには、１,０００℃程度でＳｉＣ（炭化珪素）とＮｉ（ニッケル）とを反応させる必要があり、Ｎｉシリサイドを形成する工程においてＳｉＣ（炭化珪素）中に含まれる余剰Ｃ（炭素）の吐出しが起こる。このため、カーボンクラスタの析出を伴う複雑な反応によりオーミックコンタクトを形成することが困難となり、ＳｉＣ−ＭＯＳＦＥＴの信頼性の低下および歩留りの低下などの問題が生じている。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明による半導体装置は、ｎ＋型ＳｉＣ基板の第１主面上に形成されたｎ−型エピタキシャル層と、ｎ−型エピタキシャル層内に形成された複数のｐ型ボディ領域と、ｐ型ボディ領域の端部側面と離間して、ｎ−型エピタキシャル層の上面からｐ型ボディ領域内に形成されたｎ＋型ソース領域とを有する。さらに、ｎ＋型ソース領域の端部側面と離間して、ｎ−型エピタキシャル層の上面からｎ＋型ソース領域内に、ｐ型ボディ領域に達して形成されたｐ＋型電位固定領域と、ｎ＋型ソース領域の端部側面とｐ＋型電位固定領域の端部側面との間のｎ＋型ソース領域の上層部に、ｎ＋型ソース領域の端部側面から離間して形成されたｎ＋型３Ｃ−ＳｉＣ領域と、を有する。さらに、ｐ型ボディ領域の端部側面とｎ＋型ソース領域の端部側面との間のｐ型ボディ領域の上層部に形成されたチャネル領域と、チャネル領域に接して形成されたゲート絶縁膜と、ゲート絶縁膜に接して形成されたゲート電極と、を有する。さらに、ゲート電極を覆い、ｐ＋型電位固定領域およびｎ＋型３Ｃ−ＳｉＣ領域が露出する開口部を有する層間絶縁膜と、開口部の底面においてｐ＋型電位固定領域およびｎ＋型３Ｃ−ＳｉＣ領域と接し、開口部の内壁を含む層間絶縁膜上に形成されたバリアメタル膜と、バリアメタル膜上に形成された第１電極と、ｎ＋型ＳｉＣ基板の第２主面上に形成された第２電極と、を有する。
【発明の効果】
【０００９】
本発明によれば、パワー半導体装置の信頼性および歩留りが向上する。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】実施例１による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。
【図２】実施例１によるＳｉＣ−ＭＯＳＦＥＴを示す要部断面図（図１のＡ−Ａ線に沿った断面図）である。
【図３】ＳｉＣのバンド構造を示す模式図である。
【図４】実施例１の第１変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。
【図５】実施例１の第２変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。
【図６】実施例１の第３変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。
【図７】実施例１の第４変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。
【図８】実施例１の第５変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。
【図９】実施例１によるＳｉＣ−ＭＯＳＦＥＴの製造工程の一例を示す要部断面図である。
【図１０】図９に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図１１】図１０に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図１２】図１１に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図１３】図１２に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図１４】図１３に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図１５】実施例２による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。
【図１６】実施例２によるＳｉＣ−ＭＯＳＦＥＴを示す要部断面図（図１５のＢ−Ｂ線に沿った断面図）である。
【図１７】実施例２によるＳｉＣ−ＭＯＳＦＥＴの製造工程の一例を示す要部断面図である。
【図１８】図１７に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図１９】図１８に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図２０】図１９に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図２１】図２０に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図２２】図２１に続く、ＳｉＣ−ＭＯＳＦＥＴの製造工程を示す要部断面図である。
【図２３】実施例３による三相モータシステムの構成を示す図である。
【図２４】実施例４による鉄道車両の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【実施例１】
【００１６】
≪ＳｉＣ−ＭＯＳＦＥＴの構造≫【００１７】
本実施例１によるＳｉＣ−ＭＯＳＦＥＴの構造について図１および図２を用いて説明する。図１は、本実施例１による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。図２は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴを示す要部断面図（図１のＡ−Ａ線に沿った断面図）である。ＳｉＣ−ＭＯＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴである。【００１８】
図１および図２に示すように、４Ｈ−ＳｉＣからなるｎ＋型ＳｉＣ基板１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１よりも不純物濃度の低い４Ｈ−ＳｉＣからなるｎ−型エピタキシャル層２が形成されており、ｎ＋型ＳｉＣ基板１とｎ−型エピタキシャル層２とからＳｉＣエピタキシャル基板３が構成されている。ｎ−型エピタキシャル層２の厚さは、例えば５．０〜１００．０μｍ程度である。また、ｎ＋型ＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３程度、ｎ−型エピタキシャル層２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３程度である。本実施例１では、４Ｈ−ＳｉＣからなるｎ＋型ＳｉＣ基板１を用いたが、これに限定されるものではなく、６Ｈ−ＳｉＣからなるｎ＋型ＳｉＣ基板１を用いることもできる。【００１９】
ｎ−型エピタキシャル層２内には、ｎ−型エピタキシャル層２の上面から所定の深さを有して、複数のｐ型ボディ領域（ウェル領域）４が互いに離間して形成されている。ｐ型ボディ領域４のｎ−型エピタキシャル層２の上面からの深さは、例えば０．５〜１．０μｍ程度である。また、ｐ型ボディ領域４の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０１８ｃｍ−３程度である。【００２０】
ｐ型ボディ領域４内には、ｎ−型エピタキシャル層２の上面から所定の深さを有して、ｎ＋型ソース領域５が形成されている。ｎ＋型ソース領域５は、ｐ型ボディ領域４の端部側面と離間してｐ型ボディ領域４内に形成されており、ｎ＋型ソース領域５のｎ−型エピタキシャル層２の上面からの深さは、例えば０．３〜０．５μｍ程度である。また、ｎ＋型ソース領域５の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。【００２１】
また、ｎ＋型ソース領域５内には、ｎ−型エピタキシャル層２の上面から所定の深さを有して、ｐ型ボディ領域４の電位を固定するｐ＋型電位固定領域６が形成されている。ｐ＋型電位固定領域６のｎ−型エピタキシャル層２の上面からの深さは、例えば０．３〜０．５μｍ程度である。また、ｐ＋型電位固定領域６の不純物濃度の好ましい範囲は、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。【００２２】
互いに隣り合うｐ型ボディ領域４に挟まれた領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域７として機能する部位である。ＪＦＥＴ領域７の不純物濃度の好ましい範囲は、例えば３×１０１６ｃｍ−３程度である。また、ｐ型ボディ領域４の端部側面（ＪＦＥＴ領域７とｐ型ボディ領域４との界面）とｎ＋型ソース領域５の端部側面（ｐ型ボディ領域４とｎ＋型ソース領域５との界面）との間に位置するｐ型ボディ領域４がチャネル領域８として機能する部位である。【００２３】
ｎ−型エピタキシャル層２のうち、ｐ型ボディ領域４が形成されていない領域が、耐圧を確保する役目を担うドリフト層として機能する領域である。また、ｎ＋型ＳｉＣ基板１が、ドレイン層として機能する領域である。【００２４】
さらに、ｎ＋型ソース領域５の一部上層部には、ｎ−型エピタキシャル層２の上面から所定の深さを有して、３Ｃ−ＳｉＣからなるｎ＋型３Ｃ−ＳｉＣ領域９（図１では、相対的に間隔の狭いハッチングで示す領域）が形成されている。ｎ＋型３Ｃ−ＳｉＣ領域９は、ｎ＋型ソース領域５の端部側面から０．３μｍ以上離れている。このように、ｎ＋型３Ｃ−ＳｉＣ領域９をチャネル領域８から遠ざけるのは、３Ｃ−ＳｉＣを形成する際に生じる欠陥が、後述するゲート絶縁膜１０の信頼性に影響を及ぼさないようにするためである。また、ｎ＋型３Ｃ−ＳｉＣ領域９は、ｐ＋型電位固定領域６の上層部には形成されていない。ｎ＋型３Ｃ−ＳｉＣ領域９のｎ−型エピタキシャル層２の上面からの深さは、例えば０．０５〜０．２μｍ程度である。また、ｎ＋型３Ｃ−ＳｉＣ領域９の不純物濃度の好ましい範囲は、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。【００２５】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。【００２６】
チャネル領域８上にはゲート絶縁膜１０が形成され、ゲート絶縁膜１０上にはゲート電極１１（図１では、相対的に間隔の広いハッチングで示す領域）が形成されている。ゲート電極１１は、平面視において格子状に形成されており、ゲート電極１１で囲まれるように、ｐ型のボディ領域４が形成されている。【００２７】
これらゲート絶縁膜１０およびゲート電極１１は層間絶縁膜１２により覆われている。層間絶縁膜１２に形成された開口部１３の底面にはｎ＋型３Ｃ−ＳｉＣ領域９およびｐ＋型電位固定領域６が露出している。【００２８】
さらに、ｎ＋型３Ｃ−ＳｉＣ領域９およびｐ＋型電位固定領域６は、バリアメタル膜１４を介してソース配線用電極１５と電気的に接続されている。バリアメタル膜１４は、ソース配線用電極１５を構成する主導電材料の金属の拡散防止などのために設けられている。バリアメタル膜１４は、例えばＴｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）を下層とした窒化チタン／チタン（ＴｉＮ／Ｔｉ）積層、またはＴａ（タンタル）を下層とした窒化タンタル／タンタル（ＴａＮ／Ｔａ）積層などからなる。ソース配線用電極１５は、例えばＡｌ（アルミニウム）、Ｃｕ（銅）またはＡｌ（アルミニウム）−Ｃｕ（銅）合金などからなる。図示は省略するが、同様に、ゲート電極１１は、ゲート配線用電極に電気的に接続されている。【００２９】
ｎ＋型ＳｉＣ基板１の裏面（第２主面）には、ドレイン配線用電極１６が電気的に接続されている。なお、ｎ＋型ＳｉＣ基板１の裏面に金属シリサイド層を形成してもよい。ソース配線用電極１５には外部からソース電位が印加され、ドレイン配線用電極１６には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
≪ＳｉＣ−ＭＯＳＦＥＴの構造の特徴≫【００３０】
次に、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの構造の特徴について図２および図３を用いて説明する。図３は、ＳｉＣのバンド構造を示す模式図である。【００３１】
本実施例１によるＳｉＣ−ＭＯＳＦＥＴでは、ｎ＋型ソース領域５とバリアメタル膜１４との間にｎ＋型３Ｃ−ＳｉＣ領域９を形成することに特徴を有する。【００３２】
前述したように、ＳｉＣ−ＭＯＳＦＥＴでは、一般に、ソース領域（ｎ＋型ソース領域５）と取り出し電極（バリアメタル膜１４）とのコンタクト抵抗を低減するため、両者間にＮｉシリサイドを形成している。しかし、Ｎｉシリサイドを形成するには、１,０００℃程度でＳｉＣ（炭化珪素）とＮｉ（ニッケル）とを反応させる必要があり、Ｎｉシリサイドを形成する工程においてＳｉＣ（炭化珪素）中に含まれる余剰Ｃ（炭素）の吐出しが起こる。このため、カーボンクラスタの析出を伴う複雑な反応によりオーミックコンタクトを形成することが困難となる。【００３３】
しかし、本実施例１によるＳｉＣ−ＭＯＳＦＥＴでは、Ｎｉシリサイドを形成しない。このため、ソース領域（ｎ＋型ソース領域５）と取り出し電極（バリアメタル膜１４）とのコンタクト抵抗が高くなることが懸念される。しかし、ソース領域（ｎ＋型ソース領域５）と取り出し電極（バリアメタル膜１４）との間にｎ＋型３Ｃ−ＳｉＣ領域９を形成したことにより、コンタクト抵抗を低減することができる。
図３に、Ｔｉ（チタン）、３Ｃ−ＳｉＣおよび４Ｈ−ＳｉＣのバンド構造を示す。【００３４】
図３に示すように、３Ｃ−ＳｉＣと４Ｈ−ＳｉＣの価電子帯の準位（ＥＶ）は、ほぼ同じである。これに対して、３Ｃ−ＳｉＣの禁制帯幅（ＥＧ）および電子親和力（χ）はそれぞれ２．２３ｅＶおよび４．０ｅＶであり、４Ｈ−ＳｉＣの禁制帯幅（ＥＧ）および電子親和力（χ）はそれぞれ３．２６ｅＶおよび３．２ｅＶであり、それぞれ互いに異なる。バリアメタル膜としてＴｉ（チタン）を用いた場合を考えると、Ｔｉ（チタン）の仕事関数（φｍ）は４．３ｅＶであるので、Ｔｉ（チタン）のフェルミ準位（ＥＦ）と３Ｃ−ＳｉＣの伝導帯の準位（ＥＣ）との差は、Ｔｉ（チタン）のフェルミ準位（ＥＦ）と４Ｈ−ＳｉＣの伝導帯の準位（ＥＣ）との差よりも小さくなる。従って、ｎ型領域を３Ｃ−ＳｉＣにより構成した場合は、ｎ型領域を４Ｈ−ＳｉＣにより構成した場合に比べてコンタクト抵抗を低減することができる。【００３５】
本実施例１によるＳｉＣ−ＭＯＳＦＥＴでは、ゲート絶縁膜１０の信頼性に影響を及ぼさないようにするため、チャネル領域８から所定の距離、例えば０．３μｍ以上離して、ｎ＋ソース領域５の上層部にｎ＋型３Ｃ−ＳｉＣ領域９を形成する。一方、ｐ＋型電位固定領域６の上層部にはｎ＋型３Ｃ−ＳｉＣ領域９は形成しない。これは、ｐ＋型電位固定領域６の上層部にｎ＋型３Ｃ−ＳｉＣ領域９を形成してもコンタクト抵抗が低減しないからである。
≪実施例１の変形例≫【００３６】
素子形成領域におけるＳｉＣ−ＭＯＳＦＥＴのレイアウトは、図１に示したものに限定されるものではない。例えば図４および図５に示すレイアウトであってもよい。図４は、本実施例１の第１変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。図５は、本実施例１の第２変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。【００３７】
図１に示したＳｉＣ−ＭＯＳＦＥＴのレイアウトでは、Ｘ方向に沿って第１間隔で配置された複数のｐ型ボディ領域４が、Ｘ方向とＳｉＣエピタキシャル基板３の表面において直交するＹ方向に沿って第２間隔で配置されており、複数のｐ型ボディ領域４が、格子状に形成されたゲート電極１１に囲まれるように配置されている。【００３８】
これに対して、図４に示す第１変形例のＳｉＣ−ＭＯＳＦＥＴのレイアウトでは、Ｙ方向に沿って第２間隔で配置された複数のｐ型ボディ領域４が、第２間隔の半分の位置に、交互に位置するようにＸ方向に沿って第１間隔で配置されている。複数のｐ型ボディ領域４は、所謂千鳥配列となるように配置されている。【００３９】
また、図５に示す第２変形例のＳｉＣ−ＭＯＳＦＥＴのレイアウトでは、Ｙ方向に沿って延在する複数のｐ型ボディ領域４が、Ｘ方向に互いに離間して配置され、Ｙ方向に沿って延在する複数のゲート電極１１が、互いに隣り合うｐ型ボディ領域４の間に配置されている。【００４０】
また、ｎ＋型３Ｃ−ＳｉＣ領域９のレイアウトも、図１、図４および図５に示したものに限定されるものではない。例えば図６、図７および図８に示すレイアウトであってもよい。図６は、本実施例１の第３変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。図７は、本実施例１の第４変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。図８は、本実施例１の第５変形例による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。【００４１】
図１に示したＳｉＣ−ＭＯＳＦＥＴおよび図４に示した第１変形例のＳｉＣ−ＭＯＳＦＥＴのレイアウトでは、平面視においてｐ＋型電位固定領域６の周囲に、ゲート電極１１と離間して、一つに繋がった環状のｎ＋型３Ｃ−ＳｉＣ領域９が形成されている。【００４２】
これに対して、図６に示す第３変形例のＳｉＣ−ＭＯＳＦＥＴおよび図７に示す第４変形例のＳｉＣ−ＭＯＳＦＥＴのレイアウトでは、平面視においてｐ＋型電位固定領域６の周囲に、ゲート電極１１と離間して、複数のｎ＋型３Ｃ−ＳｉＣ領域９が形成されており、これらは互いに離間して形成されている。【００４３】
また、図５に示した第２変形例のＳｉＣ−ＭＯＳＦＥＴのレイアウトでは、第１方向Ｙに沿って延在するｐ＋型電位固定領域６の側面に並行して、一つに繋がったｎ＋型３Ｃ−ＳｉＣ領域９が形成されている。【００４４】
これに対して、図８に示す第５変形例のＳｉＣ−ＭＯＳＦＥＴのレイアウトでは、第１方向Ｙに沿って延在するｐ＋型電位固定領域６の側面に並行して、複数のｎ＋型３Ｃ−ＳｉＣ領域９が互いに離間して形成されている。
≪ＳｉＣ−ＭＯＳＦＥＴの製造方法≫【００４５】
本実施例１によるＳｉＣ−ＭＯＳＦＥＴの製造方法について図９〜図１４を用いて工程順に説明する。図９〜図１４は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの製造工程の一例を示す要部断面図である。【００４６】
まず、図９に示すように、４Ｈ−ＳｉＣからなるｎ＋型ＳｉＣ基板１を用意する。ｎ＋型ＳｉＣ基板１には、ｎ型不純物が導入されている。ｎ型不純物は、例えばＮ（窒素）であり、ｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。また、ｎ＋型ＳｉＣ基板１はＳｉ面とＣ面の両面を有するが、ｎ＋型ＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。【００４７】
次に、ｎ＋型ＳｉＣ基板１の表面にエピタキシャル成長法により４Ｈ−ＳｉＣからなるｎ−型エピタキシャル層２を形成する。ｎ−型エピタキシャル層２には、ｎ＋型ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型エピタキシャル層２の不純物濃度はＳｉＣ−ＭＯＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３程度である。また、ｎ−型エピタキシャル層２の厚さは、例えば５．０〜１００．０μｍ程度である。以上の工程により、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３が形成される。【００４８】
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばＡｌ（アルミニウム）原子を最大エネルギー５００ｋｅＶでイオン注入する。これにより、ｎ−型エピタキシャル層２の素子形成領域に複数のｐ型ボディ領域４を形成し、図示は省略するが、周辺形成領域にフローティング・フィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）構造を形成する。【００４９】
ｐ型ボディ領域４のｎ−型エピタキシャル層２の上面からの深さは、例えば０．５〜１．０μｍ程度である。また、ｐ型ボディ領域４の不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３程度である。周辺形成領域の終端部には、ＦＬＲ構造を形成したが、これに限定されるものではない。終端部の構造としては、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。【００５０】
次に、ｐ型ボディ領域４にｎ型不純物、例えばＮ（窒素）原子を最大エネルギー１２０ｋｅＶ、温度２５℃程度でイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面（ｎ−型エピタキシャル層２とｐ型ボディ領域４との界面）から離間してｎ＋型ソース領域５を形成する。ここで、ｎ＋型ソース領域５を完全にアモルファス化させないように、イオン注入を行う。ｎ＋型ソース領域５のｎ−型エピタキシャル層２の上面からの深さは、例えば０．３〜０．５μｍ程度である。また、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。【００５１】
次に、ｎ＋型ソース領域５にｐ型不純物、例えばＡｌ（アルミニウム）原子を最大エネルギー１５０ｋｅＶ、温度３５０〜７００℃程度でイオン注入して、ｐ型ボディ領域４の電位を固定する領域にｐ＋型電位固定領域６を形成する。ここで、ｐ＋型電位固定領域６を完全にアモルファス化させないように、イオン注入を行う。ｐ＋型電位固定領域６のｎ−型エピタキシャル層２の上面からの深さは、例えば０．３〜０．５μｍ程度である。また、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。【００５２】
次に、図１０に示すように、ｎ−型エピタキシャル層２の上面上に、レジスト膜からなるマスクパターン１７を形成する。マスクパターン１７には、ｎ＋型３Ｃ−ＳｉＣ領域９が形成される領域のみに開口部が設けられている。すなわち、ｎ＋型ソース領域５の端部側面（ｐ型ボディ領域４とｎ＋型ソース領域５との界面）からｐ＋型電位固定領域６側に０．３μｍ以上離れた位置からｐ＋型電位固定領域６の端部側面（ｎ＋型ソース領域５とｐ＋型電位固定領域６との界面）との間のｎ＋型ソース領域５が露出するように、マスクパターン１７に開口部が設けられている。【００５３】
次に、マスクパターン１７越しに、ｎ＋型ソース領域５にｎ型不純物、例えばＰ（リン）原子を最大エネルギー５０ｋｅＶ、温度２５℃程度でイオン注入する。これにより、ｎ＋型ソース領域５の端部側面からｐ＋型電位固定領域６側に０．３μｍ以上離れた位置からｐ＋型電位固定領域６の端部側面との間にｎ＋型アモルファス領域９ａを形成する。ここで、ｎ＋型アモルファス領域９ａを完全にアモルファス化するように、イオン注入を行う。ｎ＋型アモルファス領域９ａのｎ−型エピタキシャル層２の上面からの深さは、例えば０．０５〜０．２μｍ程度である。また、ｎ＋型アモルファス領域９ａの不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。【００５４】
次に、マスクパターン１７を除去した後、図示は省略するが、ｎ−型エピタキシャル層２の上面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によりＣ（炭素）膜を堆積する。Ｃ（炭素）膜の厚さは、例えば０．０３μｍ程度である。【００５５】
次に、図１１に示すように、ｎ−型エピタキシャル層２の上面にＣ（炭素）膜を被覆した状態で、ＳｉＣエピタキシャル基板３に１,７００℃程度の温度で２〜３分程度の熱処理を施す。これにより、ｎ−型エピタキシャル層２にイオン注入した各不純物の活性化を行う。ここで、ｎ＋型アモルファス領域９ａは３Ｃ−ＳｉＣを含むｎ＋型３Ｃ−ＳｉＣ領域９となる。熱処理後は、Ｃ（炭素）膜を、例えば酸素プラズマ処理により除去する。【００５６】
次に、図１２に示すように、ｎ−型エピタキシャル層２の上面上に、ＳｉＯＮ（酸窒化珪素）からなるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は、例えばＣＶＤ法によりＳｉＯ２（二酸化珪素）膜を形成した後、ＮＯ（一酸化窒素）またはＮ２Ｏ（一酸化二窒素）雰囲気で熱処理することにより形成される。ゲート絶縁膜１０の厚さは、例えば０．０５〜０．１５μｍ程度である。【００５７】
次に、ゲート絶縁膜１０上に多結晶Ｓｉ（多結晶珪素）膜を形成し、この多結晶Ｓｉ（多結晶珪素）膜をドライエッチング法により加工して、ゲート電極１１を形成する。ゲート電極１１の厚さは、例えば０．２〜０．５μｍ程度である。【００５８】
次に、ｎ−型エピタキシャル層２の上面上にゲート絶縁膜１０およびゲート電極１１を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１２を形成する。その後、層間絶縁膜１２をドライエッチング法により加工して、ｎ＋型３Ｃ−ＳｉＣ領域９の一部およびｐ＋型電位固定領域６に達する開口部１３、並びにゲート電極１１に達する開口部（図示は省略）を形成する。【００５９】
次に、図１３に示すように、開口部１３の内壁（底面および側面）を被覆するように層間絶縁膜１２上にバリアメタル膜１４を形成する。バリアメタル膜１４は、例えばＴｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）を下層とした窒化チタン／チタン（ＴｉＮ／Ｔｉ）積層、またはＴａ（タンタル）を下層とした窒化タンタル／タンタル（ＴａＮ／Ｔａ）積層などからなる。続いて、開口部１３の内部を埋め込むようにバリアメタル膜１４上に導電性膜（図示は省略）を形成する。導電性膜は、例えばＡｌ（アルミニウム）、Ｃｕ（銅）またはＡｌ（アルミニウム）−Ｃｕ（銅）合金などからなる。導電性膜の厚さは、例えば２．０μｍ以上が好ましい。【００６０】
次に、導電性膜およびバリアメタル膜１４をドライエッチング法により加工して、バリアメタル膜１４を下層に有する、導電性膜からなるソース配線用電極１５およびゲート配線用電極（図示は省略）を形成する。ソース配線用電極１５はｎ＋型３Ｃ−ＳｉＣ領域９およびｐ＋型電位固定領域６と電気的に接続し、ゲート配線用電極はゲート電極１１と電気的に接続する。【００６１】
その後、バリアメタル膜１４とｎ＋型３Ｃ−ＳｉＣ領域９との密着性を向上させるために、ＳｉＣエピタキシャル基板３に５００℃程度の温度で熱処理を施す。【００６２】
次に、ソース配線用電極１５およびゲート配線用電極を覆うように、パッシベーション膜（図示は省略）を形成する。パッシベーション膜のうち、ソース配線用電極１５およびゲート配線用電極を外部と電気的に接続するためのパッド領域が形成される部分に、開口部を形成する。【００６３】
次に、図１４に示すように、ｎ＋型ＳｉＣ基板１の裏面にドレイン配線用電極１６を形成する。ドレイン配線用電極１６の厚さは、例えば０．４μｍ程度である。【００６４】
以上の製造工程により、本実施例１によるＳｉＣ−ＭＯＳＦＥＴが略完成する。【００６５】
このように、本実施例１によるＳｉＣ−ＭＯＳＦＥＴでは、ｎ＋型ソース領域５とバリアメタル膜１４との間に、Ｎｉシリサイドは形成せず、ｎ＋型３Ｃ−ＳｉＣ領域９を形成することにより、オーミックコンタクトを形成することが可能となり、コンタクト抵抗を低減することができる。【００６６】
さらに、前述したように、Ｎｉシリサイドを形成するには、１,０００℃程度でＳｉＣ（炭化珪素）とＮｉ（ニッケル）とを反応させる必要があり、Ｎｉシリサイドを形成する工程においてＳｉＣ（炭化珪素）中に含まれる余剰Ｃ（炭素）の吐出しが起こる。このため、カーボンクラスタの析出を伴う複雑な反応によりオーミックコンタクトを形成することが困難となり、ＳｉＣ−ＭＯＳＦＥＴの信頼性の低下および歩留りの低下などの問題が生じる。【００６７】
しかし、本実施例１によるＳｉＣ−ＭＯＳＦＥＴでは、Ｎｉシリサイドを形成しないことから、安定したｎ＋型ソース領域５とバリアメタル膜１４との間のコンタクト抵抗が得られる。従って、上記コンタクト抵抗の変動などに起因するＳｉＣ−ＭＯＳＦＥＴの信頼性の低下および歩留りの低下などの問題を回避することができる。また、高温においても、安定したコンタクト抵抗が得られるので、複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域を有する半導体装置の高温動作における信頼性が向上する。
【実施例２】
【００６８】
≪ＳｉＣ−ＭＯＳＦＥＴの構造≫【００６９】
本実施例２によるＳｉＣ−ＭＯＳＦＥＴの構造について図１５および図１６を用いて説明する。図１５は、本実施例２による複数のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域の一部を示す要部平面図である。図１６は、本実施例２によるＳｉＣ−ＭＯＳＦＥＴを示す要部断面図（図１５のＢ−Ｂ線に沿った断面図）である。ＳｉＣ−ＭＯＳＦＥＴは、プレーナ型のＤＭＯＳ構造のＭＯＳＦＥＴである。【００７０】
前述の実施例１と相違する点は、ｎ＋型ソース領域５とｎ＋型３Ｃ−ＳｉＣ領域９の構造である。それ以外の構造は、前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴとほぼ同様であるため、相違点を中心に説明する。【００７１】
図１５および図１６に示すように、４Ｈ−ＳｉＣからなるｎ＋型ＳｉＣ基板１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１よりも不純物濃度の低い４Ｈ−ＳｉＣからなるｎ−型エピタキシャル層２が形成されており、ｎ＋型ＳｉＣ基板１とｎ−型エピタキシャル層２とからＳｉＣエピタキシャル基板３が構成されている。【００７２】
そして、ｎ−型エピタキシャル層２内に形成された複数のｐ型ボディ領域（ウェル領域）４のそれぞれには、ｎ＋型ソース領域５、ｐ＋型電位固定領域６およびｎ＋型３Ｃ−ＳｉＣ領域９が形成されている。【００７３】
しかし、ｎ＋型ソース領域５は、上部（ｎ−型エピタキシャル層２の上面側）に位置する第１ｎ＋型ソース領域５ａと下部（ｎ−型エピタキシャル層２の下面側）に位置する第２ｎ＋型ソース領域５ｂとから構成されており、平面視において第２ｎ＋型ソース領域５ｂが第１ｎ＋型ソース領域５ａに含まれるように両者は形成されている。言い換えると、平面視において第２ｎ＋型ソース領域５ｂの端部側面は、第１ｎ＋型ソース領域５ａの端部側面よりも内側に形成されている。具体的には、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、第１ｎ＋型ソース領域５ａの端部側面と、第１ｎ＋型ソース領域５ａの端部側面に対向するｐ型ボディ領域４の端部側面との距離（Ｌ１）は、第２ｎ＋型ソース領域５ｂの端部側面と、第２ｎ＋型ソース領域５ｂの端部側面に対向するｐ型ボディ領域４の端部側面との距離（Ｌ２）よりも短い。また、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、第１ｎ＋型ソース領域５ａの端部側面とｐ＋型電位固定領域６の端部側面とは接しているが、第２ｎ＋型ソース領域５ｂの端部側面とｐ＋型電位固定領域６の端部側面とは接しておらず、離れている。【００７４】
第２ｎ＋型ソース領域５ｂのｎ−型エピタキシャル層２の上面からの深さは、例えば０．３〜０．５μｍ程度である。また、第１ｎ＋型ソース領域５ａおよび第２ｎ＋型ソース領域５ｂの不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。【００７５】
さらに、ｎ＋型３Ｃ−ＳｉＣ領域９は、第２ｎ＋型ソース領域５ｂのほぼ真上に位置し、平面視において第２ｎ＋型ソース領域５ｂと重なるように形成されている。従って、平面視においてｎ＋型３Ｃ−ＳｉＣ領域９が第２ｎ＋型ソース領域５ｂに含まれるように両者は形成されている。言い換えると、平面視においてｎ＋型３Ｃ−ＳｉＣ領域９は、第２ｎ＋型ソース領域５ｂの端部側面よりも内側に形成されている。ｎ＋型３Ｃ−ＳｉＣ領域９のｎ−型エピタキシャル層２の上面からの深さは、例えば０．０５〜０．２μｍ程度である。また、ｎ＋型３Ｃ−ＳｉＣ領域９の不純物濃度の好ましい範囲は、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。【００７６】
ｎ＋型３Ｃ−ＳｉＣ領域９の端部側面と、ｎ＋型３Ｃ−ＳｉＣ領域９の端部側面に対向する第１ｎ＋型ソース領域５ａの端部側面との距離（Ｌ３）は、例えば０．５μｍ程度である。【００７７】
ｎ＋型３Ｃ−ＳｉＣ領域９およびｐ＋型電位固定領域６は、バリアメタル膜１４を介してソース配線用電極１５と電気的に接続されている。【００７８】
本実施例２によるＳｉＣ−ＭＯＳＦＥＴでは、前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴと同様に、ｎ＋型ソース領域５とバリアメタル膜１４との間にｎ＋型３Ｃ−ＳｉＣ領域９を形成することに特徴を有する。従って、Ｎｉシリサイドを形成しなくても、ｎ＋型ソース領域５とバリアメタル膜１４との間にｎ＋型３Ｃ−ＳｉＣ領域９を形成することにより、オーミックコンタクトを形成することが可能となり、コンタクト抵抗を低減することができる。
≪ＳｉＣ−ＭＯＳＦＥＴの製造方法≫【００７９】
本実施例２によるＳｉＣ−ＭＯＳＦＥＴの製造方法について図１７〜図２２を用いて工程順に説明する。図１７〜図２２は、本実施例２によるＳｉＣ−ＭＯＳＦＥＴの製造工程の一例を示す要部断面図である。【００８０】
まず、図１７に示すように、４Ｈ−ＳｉＣからなるｎ＋型ＳｉＣ基板１を用意する。ｎ＋型ＳｉＣ基板１には、ｎ型不純物が導入されている。ｎ型不純物は、例えばＮ（窒素）であり、ｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。また、ｎ＋型ＳｉＣ基板１はＳｉ面とＣ面の両面を有するが、ｎ＋型ＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。【００８１】
次に、ｎ＋型ＳｉＣ基板１の表面にエピタキシャル成長法により４Ｈ−ＳｉＣからなるｎ−型エピタキシャル層２を形成する。ｎ−型エピタキシャル層２には、ｎ＋型ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型エピタキシャル層２の不純物濃度はＳｉＣ−ＭＯＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３程度である。また、ｎ−型エピタキシャル層２の厚さは、例えば５．０〜１００．０μｍ程度である。以上の工程により、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３が形成される。【００８２】
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばＡｌ（アルミニウム）原子を最大エネルギー５００ｋｅＶでイオン注入する。これにより、ｎ−型エピタキシャル層２の素子形成領域に複数のｐ型ボディ領域４を形成し、図示は省略するが、周辺形成領域にＦＬＲ構造を形成する。【００８３】
ｐ型ボディ領域４のｎ−型エピタキシャル層２の上面からの深さは、例えば０．５〜１．０μｍ程度である。また、ｐ型ボディ領域４の不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３程度である。周辺形成領域の終端部には、ＦＬＲ構造を形成したが、これに限定されるものではない。終端部の構造としては、例えばＪＴＥ構造であってもよい。【００８４】
次に、ｐ型ボディ領域４にｐ型不純物、例えばＡｌ（アルミニウム）原子を最大エネルギー１５０ｋｅＶ、温度３５０〜７００℃程度でイオン注入して、ｐ型ボディ領域４の電位を固定する領域にｐ＋型電位固定領域６を形成する。ここで、ｐ＋型電位固定領域６を完全にアモルファス化させないように、イオン注入を行う。ｐ＋型電位固定領域６のｎ−型エピタキシャル層２の上面からの深さは、例えば０．３〜０．５μｍ程度である。また、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。【００８５】
次に、図１８に示すように、ｎ−型エピタキシャル層２の上面上に、例えばＳｉＯ２（二酸化珪素）からなるマスクパターン１８を形成する。マスクパターン１８には、第１ｎ＋型ソース領域５ａが形成される領域のみに開口部が設けられている。すなわち、ｐ型ボディ領域４の端部側面からｐ＋型電位固定領域６側に離れた位置とｐ＋型電位固定領域６の端部側面との間のｐ型ボディ領域４が露出するように、マスクパターン１８に開口部が設けられている。【００８６】
次に、マスクパターン１８越しに、ｐ型ボディ領域４にｎ型不純物、例えばＮ（窒素）原子を最大エネルギー５０ｋｅＶ、温度２５℃程度でイオン注入する。これにより、ｐ型ボディ領域４の端部側面からｐ＋型電位固定領域６側に離れた位置とｐ＋型電位固定領域６の端部側面との間のｐ型ボディ領域４に第１ｎ＋型ソース領域５ａを形成する。ここで、第１ｎ＋型ソース領域５ａを完全にアモルファス化しないように、イオン注入を行う。第１ｎ＋型ソース領域５ａの不純物濃度は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。【００８７】
次に、図１９に示すように、マスクパターン１８を覆うようにｎ−型エピタキシャル層２の上面上にＳｉＯ２（二酸化珪素）膜を形成した後、ＳｉＯ２（二酸化珪素）膜をエッチバックすることにより、マスクパターン１８の側面にサイドウォール１９を形成する。サイドウォール１９の幅（Ｗ）は、例えば０．５μｍ程度である。【００８８】
次に、マスクパターン１８およびサイドウォール１９越しに、ｎ＋型ソース領域５にｎ型不純物、例えばＰ（リン）原子を最大エネルギー５０ｋｅＶ、温度２５℃程度でイオン注入する。これにより、第１ｎ＋型ソース領域５ａの端部側面から離間してｎ＋型アモルファス領域９ａを形成する。ここで、ｎ＋型アモルファス領域９ａを完全にアモルファス化するように、イオン注入を行う。ｎ＋型アモルファス領域９ａのｎ−型エピタキシャル層２の上面からの深さは、例えば０．０５〜０．２μｍ程度である。また、ｎ＋型アモルファス領域９ａの不純物濃度は、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。【００８９】
次に、マスクパターン１８およびサイドウォール１９越しに、ｐ型ボディ領域４にｎ型不純物、例えばＮ（窒素）原子を最大エネルギー１２０ｋｅＶ、温度２５℃程度でイオン注入する。これにより、ｎ＋型アモルファス領域９ａよりも深くに第２ｎ＋型ソース領域５ｂを形成する。ここで、第２ｎ＋型ソース領域５ｂを完全にアモルファス化しないように、イオン注入を行う。第２ｎ＋型ソース領域５ｂのｎ−型エピタキシャル層２の上面からの深さは、例えば０．３〜０．５μｍ程度である。また、ｎ＋型ソース領域５ｂの不純物濃度は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。【００９０】
次に、図２０に示すように、マスクパターン１８およびサイドウォール１９をウエットエッチング法などにより除去した後、図示は省略するが、ｎ−型エピタキシャル層２の上面上に、例えばプラズマＣＶＤ法によりＣ（炭素）膜を堆積する。Ｃ（炭素）膜の厚さは、例えば０．０３μｍ程度である。【００９１】
次に、ｎ−型エピタキシャル層２の上面にＣ（炭素）膜を被覆した状態で、ＳｉＣエピタキシャル基板３に１,７００℃程度の温度で２〜３分程度の熱処理を施す。これにより、ｎ−型エピタキシャル層２にイオン注入した各不純物の活性化を行う。ここで、ｎ＋型アモルファス領域９ａは３Ｃ−ＳｉＣを含むｎ＋型３Ｃ−ＳｉＣ領域９となる。熱処理後は、Ｃ（炭素）膜を、例えば酸素プラズマ処理により除去する。【００９２】
このように、マスクパターン１８越しのイオン注入により第１ｎ＋型ソース領域５ａを形成し、続くマスクパターン１８およびサイドウォール１９越しのイオン注入によりｎ＋型アモルファス領域９ａを形成しているので、第１ｎ＋型ソース領域５ａの端部側面と、第１ｎ＋型ソース領域５ａの端部側面に対向するｎ＋型３Ｃ−ＳｉＣ領域９の端部側面との距離（Ｌ３）を所望する距離に設定することができる。従って、ｎ＋型アモルファス領域９ａを形成する際に生じる欠陥が、後の工程で形成されるゲート絶縁膜１０の信頼性に影響を及ぼさないようにすることができる。また、ｎ＋型３Ｃ−ＳｉＣ領域９が、ｐ＋型電位固定領域６の上層部には形成されないようにすることができる。【００９３】
次に、ｎ−型エピタキシャル層２の上面上に、ＳｉＯＮ（酸窒化珪素）からなるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は、例えばＣＶＤ法によりＳｉＯ２（二酸化珪素）膜を形成した後、ＮＯ（一酸化窒素）またはＮ２Ｏ（一酸化二窒素）雰囲気で熱処理することにより形成される。ゲート絶縁膜１０の厚さは、例えば０．０５〜０．１５μｍ程度である。【００９４】
次に、ゲート絶縁膜１０上に多結晶Ｓｉ（多結晶珪素）膜を形成し、この多結晶Ｓｉ（多結晶珪素）膜をドライエッチング法により加工して、ゲート電極１１を形成する。ゲート電極１１の厚さは、例えば０．２〜０．５μｍ程度である。【００９５】
次に、ｎ−型エピタキシャル層２の上面上にゲート絶縁膜１０およびゲート電極１１を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１２を形成する。その後、層間絶縁膜１２をドライエッチング法により加工して、第１ｎ＋型ソース領域５ａの一部、ｎ＋型３Ｃ−ＳｉＣ領域９の一部およびｐ＋型電位固定領域６に達する開口部１３、並びにゲート電極１１に達する開口部（図示は省略）を形成する。【００９６】
次に、図２１に示すように、開口部１３の内壁（底面および側面）を被覆するように層間絶縁膜１２上にバリアメタル膜１４を形成する。バリアメタル膜１４は、例えばＴｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）を下層とした窒化チタン／チタン（ＴｉＮ／Ｔｉ）積層、またはＴａ（タンタル）を下層とした窒化タンタル／タンタル（ＴａＮ／Ｔａ）積層などからなる。続いて、開口部１３の内部を埋め込むようにバリアメタル膜１４上に導電性膜（図示は省略）を形成する。導電性膜は、例えばＡｌ（アルミニウム）、Ｃｕ（銅）またはＡｌ（アルミニウム）−Ｃｕ（銅）合金などからなる。導電性膜の厚さは、例えば２．０μｍ以上が好ましい。【００９７】
次に、導電性膜およびバリアメタル膜１４をドライエッチング法により加工して、バリアメタル膜１４を下層に有する、導電性膜からなるソース配線用電極１５およびゲート配線用電極（図示は省略）を形成する。ソース配線用電極１５はｎ＋型ソース領域５、ｎ＋型３Ｃ−ＳｉＣ領域９およびｐ＋型電位固定領域６と電気的に接続し、ゲート配線用電極はゲート電極１１と電気的に接続する。【００９８】
その後、バリアメタル膜１４とｎ＋型３Ｃ−ＳｉＣ領域９との密着性を向上させるために、ＳｉＣエピタキシャル基板３に５００℃程度の温度で熱処理を施す。【００９９】
次に、ソース配線用電極１５およびゲート配線用電極を覆うように、パッシベーション膜（図示は省略）を形成する。パッシベーション膜のうち、ソース配線用電極１５およびゲート配線用電極を外部と電気的に接続するためのパッド領域が形成される部分に、開口部を形成する。【０１００】
次に、図２２に示すように、ｎ＋型ＳｉＣ基板１の裏面にドレイン配線用電極１６を形成する。ドレイン配線用電極１６の厚さは、例えば０．４μｍ程度である。【０１０１】
以上の製造工程により、本実施例２によるＳｉＣ−ＭＯＳＦＥＴが略完成する。【０１０２】
このように、本実施例２によれば、前述の実施例１とほぼ同様の効果を得ることができる。【０１０３】
さらに、ｎ＋型ソース領域５の端部側面と、ｎ＋型ソース領域５の端部側面に対向するｎ＋型３Ｃ−ＳｉＣ領域９の端部側面とを所望の距離を有して確実に離すことができるので、３Ｃ−ＳｉＣを形成する際に生じる欠陥が、ゲート絶縁膜１０の信頼性に影響を及ぼさないようにすることができる。また、ｎ＋型３Ｃ−ＳｉＣ領域９が、ｐ＋型電位固定領域６の上層部に形成されることを防ぐこともできる。これにより、本実施例２によるＳｉＣ−ＭＯＳＦＥＴは、前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴと比べて、より信頼性が向上する。
【実施例３】
【０１０４】
≪パワーモジュール、電力変換装置および三相モータシステム≫【０１０５】
本実施例３によるパワーモジュール、電力変換装置およびその電力変換装置を備えた三相モータシステムについて説明する。本実施例３のパワーモジュールは、前述の実施例１のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域を有する半導体装置を備えている。なお、本実施例３のパワーモジュールは、この半導体装置を三相インバータ回路に適用したものである。【０１０６】
図２３は、本実施例３による三相モータシステムの構成を示す図である。【０１０７】
図２３に示すように、三相モータシステム３０は、インバータ装置としての電力変換装置３１と、三相モータなどからなる負荷３２と、直流電源３３と、コンデンサなどからなる容量３４と、を備えている。電力変換装置３１は、三相インバータ回路としてのパワーモジュール３５と、制御回路３６と、を備えている。負荷３２は、パワーモジュール３５の三相の出力端子である、出力端子ＴＯ１、ＴＯ２およびＴＯ３に接続されている。また、直流電源３３および容量３４は、パワーモジュール３５の２つの入力端子である、入力端子ＴＩ１と入力端子ＴＩ２との間に、互いに並列に接続されている。【０１０８】
三相インバータ回路としてのパワーモジュール３５は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを有する。スイッチング素子３７ｕおよび３７ｘは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｖおよび３７ｙは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｗおよび３７ｚは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。【０１０９】
スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々は、ＭＯＳＦＥＴ３８と、ボディダイオード３９と、を含む。スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域を有する半導体装置を用いることができる。また、ボディダイオード３９として、ＳｉＣ−ＭＯＳＦＥＴに内蔵されたボディダイオードを用いることができる。【０１１０】
スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極は、パワーモジュール３５の６つの制御端子である、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６にそれぞれ接続されている。また、制御回路３６は、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６の各々に接続されている。従って、制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極に接続されている。制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを駆動する。【０１１１】
制御回路３６は、各スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのオン状態とオフ状態とが予め設定されたタイミングで交互に切り替わるように、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのそれぞれを駆動する。これにより、直流電圧から、Ｕ相、Ｖ相およびＷ相の三相の交流電圧を生成し、直流電力を三相の交流電力に変換する。負荷３２は、この三相の交流電力によって駆動される。
≪本実施例３の主要な特徴と効果≫【０１１２】
本実施例３の電力変換装置３１に含まれるパワーモジュール３５におけるスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域を有する半導体装置を用いることができる。【０１１３】
半導体装置は、高温においても、安定した動作状態が得られるＳｉＣ−ＭＯＳＦＥＴにより構成されているので、高温動作におけるパワーモジュール３５および電力変換装置３１の信頼性を向上させることができる。また、半導体装置を高い電流密度で動作させてもコンタクト抵抗に変動のない安定した動作状態が維持できるので、半導体装置を小型化することが可能となり、これに伴ってパワーモジュール３５および電力変換装置３１を小型化することが可能となる。
【実施例４】
【０１１４】
≪鉄道車両≫【０１１５】
本実施例４による鉄道車両について説明する。本実施例４の鉄道車両は、前述の実施例３の電力変換装置を含む鉄道車両である。【０１１６】
図２４は、本実施例４による鉄道車両の構成を示す図である。【０１１７】
図２４に示すように、鉄道車両６０は、集電装置としてのパンタグラフ６１と、変圧器６２と、電力変換装置６３と、交流電動機である負荷６４と、車輪６５と、を含む。電力変換装置６３は、コンバータ装置６６と、例えばコンデンサである容量６７と、インバータ装置６８と、を有する。【０１１８】
コンバータ装置６６は、スイッチング素子６９および７０を有する。スイッチング素子６９は、上アーム側、すなわち高電圧側に配置されており、スイッチング素子７０は、下アーム側、すなわち低電圧側に配置されている。なお、図２４では、スイッチング素子６９および７０については、Ｕ相、Ｖ相およびＷ相の三相のうち一相について示している。【０１１９】
インバータ装置６８は、スイッチング素子７１および７２を有する。スイッチング素子７１は、上アーム側、すなわち高電圧側に配置されており、スイッチング素子７２は、下アーム側、すなわち低電圧側に配置されている。なお、図２４では、スイッチング素子７１および７２については、Ｕ相、Ｖ相およびＷ相の三相のうち一相について示している。【０１２０】
変圧器６２の一次側の一端は、パンタグラフ６１を介して架線６１ａに接続されている。変圧器６２の一次側の他端は、車輪６５を介して線路６５ａに接続されている。変圧器６２の二次側の一端は、コンバータ装置６６の負荷６４と反対側であって上アーム側の端子に接続されている。変圧器６２の二次側の他端は、コンバータ装置６６の負荷６４と反対側であって下アーム側の端子に接続されている。【０１２１】
コンバータ装置６６の負荷６４側であって上アーム側の端子は、インバータ装置６８の負荷６４と反対側であって上アーム側の端子に接続されている。また、コンバータ装置６６の負荷６４側であって下アーム側の端子は、インバータ装置６８の負荷６４と反対側であって下アーム側の端子に接続されている。さらに、インバータ装置６８の負荷６４と反対側であって上アーム側の端子と、インバータ装置６８の負荷６４と反対側であって下アーム側の端子との間に、容量６７が接続されている。また、図２４では図示を省略するが、インバータ装置６８の出力側の３つの端子の各々は、Ｕ相、Ｖ相およびＷ相のそれぞれとして、負荷６４に接続されている。【０１２２】
本実施例４では、インバータ装置６８として、前述の実施例３の電力変換装置３１（図２３参照）を用いることができる。【０１２３】
架線６１ａからパンタグラフ６１により集電された交流電力は、その電圧が変圧器６２によって変圧された後、コンバータ装置６６により所望の直流電力に変換される。コンバータ装置６６により変換された直流電力は、その電圧が容量６７により平滑化される。容量６７により電圧が平滑化された直流電力は、インバータ装置６８により交流電力に変換される。インバータ装置６８により変換された交流電力は、負荷６４に供給される。交流電力が供給された負荷６４が車輪６５を回転駆動することで、鉄道車両が加速される。
≪本実施例４の主要な特徴と効果≫【０１２４】
本実施例４の鉄道車両６０のインバータ装置６８として、前述の実施例３の電力変換装置３１（図２３参照）を用いることができる。電力変換装置３１に備えられたスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域を有する半導体装置を用いることができる。【０１２５】
前述の実施例３と同様に、半導体装置は、高温においても、安定した動作状態が得られるＳｉＣ−ＭＯＳＦＥＴにより構成されているので、高温動作におけるパワーモジュール３５および電力変換装置３１の信頼性を向上させることができる。また、半導体装置を高い電流密度で動作させてもコンタクト抵抗に変動のない安定した動作状態が維持できるので、半導体装置を小型化することが可能となり、これに伴ってパワーモジュール３５および電力変換装置３１を小型化することが可能となる。【０１２６】
さらに、インバータ装置６８に備えられたスイッチング素子７１および７２として、前述の実施例１のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域を有する半導体装置を用いることができる。従って、インバータ装置６８の信頼性が向上し、小型化が可能となる。よって、このインバータ装置６８を含む鉄道車両６０において、鉄道を運行する際のエネルギー効率を向上させることができる。【０１２７】
同様に、コンバータ装置６６に備えられたスイッチング素子６９および７０として、前述の実施例１のＳｉＣ−ＭＯＳＦＥＴが配列された素子形成領域を有する半導体装置を用いることができる。この場合にも、コンバータ装置６６の信頼性が向上し、小型化が可能となる。よって、このコンバータ装置６６を含む鉄道車両６０において、鉄道を運行する際のエネルギー効率を向上させることができる。【０１２８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２９】
１  ｎ＋型ＳｉＣ基板
２  ｎ−型エピタキシャル層
３  ＳｉＣエピタキシャル基板
４  ｐ型ボディ領域（ウエル領域）
５  ｎ＋型ソース領域
５ａ  第１ｎ＋型ソース領域
５ｂ  第２ｎ＋型ソース領域
６  ｐ＋型電位固定領域
７  ＪＦＥＴ領域
８  チャネル領域
９  ｎ＋型３Ｃ−ＳｉＣ領域
９ａ  ｎ＋型アモルファス領域
１０  ゲート絶縁膜
１１  ゲート電極
１２  層間絶縁膜
１３  開口部
１４  バリアメタル膜
１５  ソース配線用電極
１６  ドレイン配線用電極
１７，１８  マスクパターン
１９  サイドウォール
３０  三相モータシステム
３１  電力変換装置
３２  負荷
３３  直流電源
３４  容量
３５  パワーモジュール
３６  制御回路
３７ｕ，３７ｖ，３７ｗ，３７ｘ，３７ｙ，３７ｚ  スイッチング素子
３８  ＭＯＳＦＥＴ
３９  ボディダイオード
６０  鉄道車両
６１  パンダグラフ
６１ａ  架線
６２  変圧器
６３  電力変換装置
６４  負荷
６５  車輪
６５ａ  線路
６６  コンバータ装置
６７  容量
６８  インバータ装置
６９，７０，７１，７２  スイッチング素子
Ｔ１１，Ｔ１２  入力端子
ＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４，ＴＣ５，ＴＣ６  制御端子
ＴＯ１，ＴＯ２，ＴＯ３  出力端子
【図１】
2017042963.tif 000003
【図２】
2017042963.tif 000004
【図３】
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【図４】
2017042963.tif 000006
【図５】
2017042963.tif 000007
【図６】
2017042963.tif 000008
【図７】
2017042963.tif 000009
【図８】
2017042963.tif 000010
【図９】
2017042963.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2017042963.tif 000016
【図１５】
2017042963.tif 000017
【図１６】
2017042963.tif 000018
【図１７】
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【図１８】
2017042963.tif 000020
【図１９】
2017042963.tif 000021
【図２０】
2017042963.tif 000022
【図２１】
2017042963.tif 000023
【図２２】
2017042963.tif 000024
【図２３】
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【図２４】
2017042963.tif 000026
【国際調査報告】
2017042963.tif 000027
2017042963.tif 000028
2017042963.tif 000029
2017042963.tif 000030