(57)【特許請求の範囲】
【請求項１】
強誘電体メモリセルのためのデジット線に第１の期間中に第１の供給電圧を印加することであって、前記強誘電体メモリセルは強誘電体コンデンサの第１の端子と選択コンポーネントの第１の端子との間の中間電極を含み、前記強誘電体コンデンサの第２の端子は前記デジット線と結合され、前記選択コンポーネントの第２の端子は前記強誘電体メモリセルのためのアクセス線と結合される、前記第１の供給電圧を印加することと、
前記第１の期間の後の第２の期間中にコンデンサを充電することであって、前記コンデンサの第１の端子は前記強誘電体メモリセルのための前記デジット線と結合され、前記充電することは、前記デジット線を前記第１の供給電圧から分離するために第１のスイッチングコンポーネントを開放することに基づくことと、
前記第２の期間の後、前記コンデンサの電荷に基づいて、前記強誘電体メモリセルの論理状態を判定することと
を含む、方法。
【請求項２】
前記強誘電体メモリセルの前記論理状態を判定することは、
前記コンデンサの第２の端子をラッチと結合するために第２のスイッチングコンポーネントを前記第２の期間の後の第３の期間中に閉鎖することであって、前記ラッチは、前記強誘電体メモリセルを含むメモリセルのグループに対する前記第１の供給電圧よりも低い第２の供給電圧と結合されること
を含む、請求項１に記載の方法。
【請求項３】
前記第３の期間中に前記コンデンサの前記第１の端子をグランドすること
を更に含む、請求項２に記載の方法。
【請求項４】
前記第２の期間中に前記強誘電体メモリセルの出力を増幅することであって、前記強誘電体メモリセルの前記論理状態は、増幅された前記出力に基づいて判定されること
を更に含む、請求項１に記載の方法。
【請求項５】
前記第１の期間中に付加的コンデンサを充電することであって、前記付加的コンデンサの第１の端子は前記デジット線と結合されること
を更に含む、請求項１に記載の方法。
【請求項６】
前記デジット線は、第２の強誘電体コンデンサの第１の端子と第２の選択コンポーネントの第１の端子との間の第２の中間電極を含む第２の強誘電体メモリセルと結合され、前記第２の強誘電体コンデンサの第２の端子は前記デジット線と結合され、前記第２の選択コンポーネントの第２の端子は第２のアクセス線と結合される、
請求項１に記載の方法。
【請求項７】
アクセス動作のためのメモリセルを選択することであって、前記メモリセルはデジット線と結合され、前記メモリセルは、強誘電体コンデンサの第１の端子と選択コンポーネントの第１の端子との間の中間電極を含み、前記強誘電体コンデンサの第２の端子は前記デジット線と結合され、前記選択コンポーネントの第２の端子はアクセス線と結合されることと、
第１の期間中に、前記デジット線を第１の供給電圧と結合する第１のスイッチングコンポーネントに基づいて前記デジット線に前記第１の供給電圧を印加することと、
前記デジット線を前記第１の供給電圧から分離するために前記第１のスイッチングコンポーネントを開放することに基づいてコンデンサを充電することであって、前記コンデンサの第１の端子は前記デジット線と結合され、前記コンデンサは、前記第１の期間の後である第２の期間中に充電され、前記メモリセルと前記コンデンサとの間で共有される電荷は、前記メモリセルの論理状態に基づくことと、
充電を停止するために前記コンデンサを前記第１の供給電圧から絶縁することであって、前記絶縁することは、前記コンデンサの第２の端子を前記第１の供給電圧から分離するために第２のスイッチングコンポーネントを開放することに基づくことと、
前記絶縁することの後に前記コンデンサの前記第２の端子をラッチと結合するために第３のスイッチングコンポーネントを閉鎖することであって、前記ラッチは、前記第１の供給電圧よりも低い第２の供給電圧と結合されることと、
前記コンデンサの前記第２の端子を前記ラッチと結合することからもたらされる前記ラッチの電圧に基づいて、前記メモリセルの前記論理状態を判定することと
を含む、方法。
【請求項８】
前記コンデンサを事実上グランドするために第４のスイッチングコンポーネントを閉鎖することであって、前記第４のスイッチングコンポーネントを閉鎖することは、前記コンデンサの前記第１の端子を事実上のグランドと結合すること
を更に含む、請求項７に記載の方法。
【請求項９】
前記コンデンサは第１のコンデンサであり、前記方法は、
第２のコンデンサを充電することであって、前記第２のコンデンサの第１の端子は前記第１のコンデンサの第１の端子と結合されること
を更に含む、請求項７に記載の方法。
【請求項１０】
前記第３のスイッチングコンポーネントを閉鎖することはまた、前記第２のコンデンサの第２の端子を前記ラッチと結合する、請求項９に記載の方法。
【請求項１１】
デジット線と結合された強誘電体メモリセルであって、前記強誘電体メモリセルは選択コンポーネントの第１の端子と強誘電体コンデンサの第１の端子との間の中間電極を含み、前記強誘電体コンデンサの第２の端子は前記デジット線と結合され、前記選択コンポーネントの第２の端子はアクセス線と結合される、前記強誘電体メモリセルと、
第１のコンデンサであって、前記第１のコンデンサの第１の端子は前記デジット線と結合される、前記第１のコンデンサと、
前記第１のコンデンサの前記第１の端子及び第１の電圧源と結合される第１のスイッチングコンポーネントを含む複数のスイッチングコンポーネントであって、前記第１のスイッチングコンポーネントは前記デジット線を前記第１の電圧源と結合するように動作可能である、前記複数のスイッチングコンポーネントと
を含む、装置。
【請求項１２】
前記強誘電体コンデンサの前記第２の端子と前記第１のコンデンサの前記第１の端子との間に配置されたアンプであって、前記アンプは、前記強誘電体メモリセルの出力信号を増幅するように構成される、前記アンプ
を更に含む、請求項１１に記載の装置。
【請求項１３】
前記強誘電体メモリセルは、複数の強誘電体メモリセルを含む３次元メモリアレイの一部である、請求項１２に記載の装置。
【請求項１４】
前記第１の電圧源よりも低い第２の電圧源と結合されるラッチと、
前記ラッチを前記第１のコンデンサの第２の端子と結合するように動作可能な前記複数のスイッチングコンポーネントの内の第２のスイッチングコンポーネントと
を更に含む、請求項１１に記載の装置。
【請求項１５】
前記第１のコンデンサの第２の端子を前記第１の電圧源と結合するように動作可能な前記複数のスイッチングコンポーネントの内の第３のスイッチングコンポーネント、
を更に含む、請求項１４に記載の装置。
【請求項１６】
第２のコンデンサであって、前記第２のコンデンサの第１の端子は、前記デジット線と結合され、及び前記第１のコンデンサの前記第１の端子と結合され、前記第２のコンデンサの第２の端子はラッチと結合され、前記ラッチは前記第１の電圧源よりも低い第２の電圧源と結合される、前記第２のコンデンサ
を更に含む、請求項１１に記載の装置。
【請求項１７】
３次元クロスポイントアレイのメモリセルと、
複数のスイッチングコンポーネントと、
前記メモリセル及び前記複数のスイッチングコンポーネントを制御するためのコントローラであって、前記コントローラは、
前記複数のスイッチングコンポーネントの内の第１のスイッチングコンポーネントを閉鎖することに基づいて強誘電体メモリセルのためのデジット線に第１の供給電圧を印加することであって、前記デジット線は前記３次元クロスポイントアレイ内にあり、前記強誘電体メモリセルは強誘電体コンデンサの第１の端子と選択コンポーネントの第１の端子との間の中間電極を含み、前記強誘電体コンデンサの第２の端子は前記デジット線と結合され、前記選択コンポーネントの第２の端子は前記強誘電体メモリセルのためのアクセス線と結合されることと、
コンデンサを充電することであって、前記コンデンサの第１の端子は前記デジット線と結合され、前記充電することは、前記第１の供給電圧を前記デジット線に印加した後に、前記デジット線を前記第１の供給電圧から分離するために前記第１のスイッチングコンポーネントを開放することに基づくことと、
前記コンデンサの電荷に基づいて、前記メモリセルの論理状態を判定することと
をするように動作可能である、前記コントローラと
を含む、メモリデバイス。
【請求項１８】
第１の期間中に、強誘電体メモリセルのためのデジット線に第１の供給電圧を印加するための手段であって、前記強誘電体メモリセルは強誘電体コンデンサの第１の端子と選択コンポーネントの第１の端子との間の中間電極を含み、前記強誘電体コンデンサの第２の端子は前記デジット線と結合され、前記選択コンポーネントの第２の端子は前記強誘電体メモリセルのためのアクセス線と結合される、前記印加するための手段と、
前記第１の期間の後の第２の期間中にコンデンサを充電するための手段であって、前記コンデンサの第１の端子は前記強誘電体メモリセルのための前記デジット線と結合され、前記充電することは、前記デジット線を前記第１の供給電圧から分離するために第１のスイッチングコンポーネントを開放することに基づく、前記充電するための手段と、
前記第２の期間の後に前記コンデンサの電荷に基づいて前記強誘電体メモリセルの論理状態を判定するための手段と
を含む、メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
＜相互参照＞
本出願は、その各々が本出願の譲受人に与えられ、その各々が参照によりその全体が本明細書に明確に組み込まれる、２０１６年８月２４日出願の名称が“Ｆｕｌｌ  Ｂｉａｓ
Ｓｅｎｓｉｎｇ  ｉｎ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙ”であるＤｉ  Ｖｉｎｃｅｎｚｏ等による米国特許出願番号１５／２４６，２４９に対する優先権を主張する２０１７年８月２２日出願の名称が“Ｆｕｌｌ  Ｂｉａｓ  Ｓｅｎｓｉｎｇ  ｉｎ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙ”である国際特許出願番号ＰＣＴ／ＵＳ２０１７／０４７９９１に対する優先権を主張する。
【０００２】
以下は、概して、メモリデバイスに関し、より具体的には、メモリアレイのフルバイアスセンシングに関する。
【背景技術】
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
【０００４】
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ（登録商標））、及びフ
ラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
【０００５】
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、他の不揮発性及び揮発性メモリデバイスと比較して改善した性能を有し得る。共通の導電線に沿った繰り返しのアクセス動作は、共通の導電線に接続された幾つものメモリセル上に貯留する（build up）不要な電荷を生じさせ得る。
【図面の簡単な説明】
【０００６】
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
【０００７】
【図１】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持するメモリアレイの一例を説明する。
【図２】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持するメモリアレイの一例を説明する。
【図３】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持する強誘電体メモリセルに対するヒステリシスプロットの例を説明する。
【図４】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持するメモリアレイの一例を説明する。
【図５】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持する放電回路の実装の一例を示す。
【図６】本開示の実施形態に従った対象メモリセルの第１の共通導電線及び第２の共通導電線上の電圧のタイムプロットの一例を示す。
【図７】本開示の実施形態に従った複数のスイッチングコンポーネントにおけるゲート電圧のタイムプロットの一例を示す。
【図８】本開示の実施形態に従ったコンデンサの端子における電圧のタイムプロットの一例を示す。
【図９】本開示の実施形態に従った電流のタイムプロットの一例を示す。
【図１０】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持する放電回路の別の実装の一例を示す。
【図１１】本開示の実施形態に従った電圧のタイムプロットの用例を示す。
【図１２】本開示の実施形態に従った複数のスイッチングコンポーネントにおけるゲート電圧のタイムプロットの用例を示す。
【図１３】本開示の実施形態に従ったコンデンサの端子における電圧のタイムプロットの用例を示す。
【図１４】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持するメモリアレイを説明する。
【図１５】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングを支持するメモリアレイを含むシステムのブロック図を説明する。
【図１６】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングのための例示的方法を説明する。
【図１７】本開示の実施形態に従ったメモリアレイのフルバイアスセンシングのための例示的方法を説明する。
【発明を実施するための形態】
【０００８】
対象メモリセル上でアクセス動作を実施する場合、アレイに存在する残留電荷は、共通導電線上の信号に寄与し得、該信号の信頼性に影響を及ぼし得る。例えば、読み出し動作中、残留電荷は、対象メモリセルにより出力される信号に寄与し得、対象メモリセル上の電荷をメモリアレイに誤って解釈させる。残留電荷により導かれ得るこれら及びその他の誤りを訂正するために、アクセス動作のステップは、残留電荷を消散又は放電することが可能なように時間設定され得る。該アレイは、アクセス動作を容易にし、残留電荷により生じた問題を緩和するように用意されたコンポーネント（例えば、スイッチ、コンデンサ、ラッチ等）をも含み得る。例えば、スイッチングコンポーネントとも称され得る、トランジスタ等のスイッチは、対象メモリセル上でアクセス動作を実施するよりも前に、残留電荷を共通導電線及びメモリセルから放電するように用意及び操作され得る。
【０００９】
例示として、幾つかのメモリアーキテクチャは、共通導電線（例えば、アクセス線、行線、ワード線、列線、デジット線、ビット線等）に接続された多数のメモリセルを有し得る。メモリセルは、こうした２つの共通導電線の交点に存在し得、各メモリセルは、その個別の２つの導電線を活性化することによってアクセスされ得る。この種の構成を有するメモリアレイは、クロスポイントアレイ又はクロスポイントアーキテクチャと称され得る。メモリセルは、２端子選択コンポーネントを含み得、又は２端子選択コンポーネントと結合され得、ここで、該選択コンポーネントは、２つの導電線間のメモリセルと一体化され得る。
【００１０】
メモリセルは、その（複数の）導電線の両方が通電された場合にアクセスされ得る。アクセスされているメモリセルは、対象メモリセル（target or targeted memory cell）と称され得る。３次元クロスポイントアーキテクチャを含む幾つかのメモリアーキテクチャでは、しかしながら、共通導電線に繰り返しアクセスすることは、導電線と電子通信する１つ以上のメモリセルをディスターブし得、例えば、対象セル以外の列線又は行線等の導電線に接続されたセルは、対象メモリセル上のアクセス動作によってディスターブされ得る。例えば、対象メモリセル上でアクセス動作を実施することは、その他の非対象のメモリセルの中間電極内に貯留する電荷を生じさせ得、非ゼロの電圧を作り出す。本明細書で使用されるように、メモリセルの中間電極は、コンデンサ等のメモリセルの蓄積デバイスと、メモリセルの選択コンポーネントとの間に配置されたメモリセルの部分若しくは端子を指し得る。残留電荷は、共通導電線上にも貯留され得る。
【００１１】
対象メモリセルのアクセス動作中、共通導電線は通電され、そのことは、共通導電線と、接続されたメモリセルとの上に存在する残留電荷を放電させ得る。メモリセル及び共通導電線上に存在する残留電荷は、アクセス動作中に対象メモリセルの信号を混乱又は破損するのに十分に大きいことがある。こうした状況では、セルから読み出されたデータ又はセルへ書き込まれたデータに誤りを導き得る。例えば、残留電荷のこうした放電は、対象メモリセルから読み出されている信号への不要な寄与の提供を、残留電荷に生じさせ得る。この影響を補償又は緩和するために、メモリセルの中間電極上に蓄積された残留電荷は、対象メモリセル上でアクセス動作を実施するよりも前に、又は該アクセス動作の最初の部分中で放電され得る。
【００１２】
本明細書に開示されるように、対象メモリセル上でアクセス動作を実施するよりも前に残留電荷を放電するためのデバイス及び方法が提供される。メモリアレイには複数のスイッチングコンポーネントが配置される。複数のスイッチングコンポーネントは、対象メモリセル上でアクセス動作を実施するよりも前に、共通導電線を通電するように構成され得る。この最初の通電中、残留電荷は、導電線、及び共通導電線と関連付けられたメモリセ
ルの中間電極から放電又は消散され得る。第１の期間が経過した後、スイッチングコンポーネントは、対象メモリセルをセンスコンデンサに接続するように構成され得る。第１の期間に後続する第２の期間中、センスコンデンサの電荷が対象メモリセルの論理状態を指し示すように、センスコンデンサは、対象メモリセルのコンデンサにより充電され得る。第２の期間が経過した後、スイッチングコンポーネントは、選択されたメモリセルからセンスコンデンサを切断し、センスコンデンサをラッチに接続するように構成され得る。第３の期間中、ラッチは、センスコンデンサ上に存在する電荷に少なくとも部分的に基づいて、選択されたメモリセルの論理状態を判定するように構成され得る。
【００１３】
本明細書に記述されるデバイス及び方法は、複数の便益及び利点を提供し得る。例えば、それらは、不必要な残留電荷を解決することによって完全な残留分極を生み出すように、強誘電体メモリセルから利用可能な信号を増加又は改善するフルバイアス実装を提供し得る。本明細書に記述されるように、読み出し動作に対して低電圧ラッチが用いられ得、それは、高電圧配備と比較して電力消費の削減又はよりよい性能（例えば、ゲイン又はミスマッチ）を可能にし得る。本明細書に記述される技術は、極めて複雑なリフレッシュ又はライトバックスキームなしに、残留電荷に起因する問題を回避又は緩和するセンシングをも可能にし得、該技術は、ダイのより効果的なその他のディスターブ緩和技術の領域を使用するデバイス上で用いられ得る。
【００１４】
上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。対象セル上でアクセス動作を実施するよりも前に、共通導電線上及び関連付けられたメモリセル上に存在する残留電荷を放電するための具体例が続いて記述される。開示のこれら及びその他の機構は、メモリアレイのフルバイアスセンシングに関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。
【００１５】
図１は、本開示の様々な実施形態に従ったメモリアレイのフルバイアスセンシングを支持する例示的メモリアレイ１００を説明する。図1の用例では、メモリアレイ１００は３
次元メモリアレイである。メモリアレイ１００は電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。ＤＲＡＭアーキテクチャは、こうした設計を一般的に使用し得、用いられるコンデンサは、線形の電気分極特性を有する誘電材料を含み得る。一方、強誘電体メモリセルは、誘電材料として強誘電体材料を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有する。メモリセル１０５は強誘電体メモリセルであり得、強誘電体メモリセルの幾つかの詳細及び利点は、以下で論じられる。
【００１６】
メモリアレイ１００は、２つ以上の２次元（２Ｄ）メモリアレイが互いの上に形成された３次元（３Ｄ）メモリアレイであり得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に形成され得るメモリセルの数を増加させ得、そして、それは、生産コストを削減し得、若しくはメモリアレイの性能を向上させ得、又はそれら両方をなし得る。図１に図示した例に従うと、メモリアレイ１００は、２つの水平面（level）のメモリセル１
０５を含み得、したがって、３次元メモリアレイとみなされ得るが、水平面の数は２つに限定されない。各水平面は、メモリセル１０５が各水平面に渡って互いにほぼ整列され得、メモリスタック１４５を形成するように、整列又は配置され得る。他の実施形態（図示せず）では、メモリアレイ１００は、単一の水平面のメモリ、例えば、２次元メモリアレイであってもよい。
【００１７】
読み出し及び書き込み等の動作は、例えば、ワード線１１０及びデジット線１１５等の共通導電線の適切な組み合わせを活性化又は選択することによって、メモリセル１０５上で実施され得る。ワード線１１０はアクセス線又は行線とも称され得、デジット線１１５はビット線又は列線とも称され得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線１１０及びビット線１１５は、アレイを作り出すために相互に直交（又はほぼ直交）し得る。
【００１８】
図１に示されるように、メモリスタック１４５中の２つのメモリセル１０５は、デジット線１１５等の共通導電線を共有し得る。すなわち、デジット線１１５は、上側メモリセル１０５の底部電極、及び下側メモリセル１０５の上部電極と電子通信し得る。上側メモリセル１０５は上部デッキ（deck）と称され得、下側メモリセル１０５は底部デッキと称され得る。その他の構成が可能であり、例えば、第３のレイヤは、下側のレイヤとワード線１１０を共有し得る。一般的に、１つのメモリセル１０５は、ワード線１１０及びデジット線１１５等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象メモリセル１０５は、通電されたワード線１１０及びデジット線１１５の交点に設置されたメモリセル１０５であり、すなわち、ワード線１１０及びデジット線１１５は、それらの交点のメモリセル１０５を読み出す又は書き込むために通電され得る。同じワード線１１０又はデジット線１１５と電子通信する（例えば、接続された）他のメモリセル１０５は、非対象のメモリセルと称され得る。
【００１９】
ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、又はその他の導電性材料等で作られてもよい。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出す又は書き込むことを含み得る。
【００２０】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えばコンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
【００２１】
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化し、該適切なワード線１１０は、以下で論じられるように、対象メモリセル１０５を含むデッキと関連付けられたワード線１１０であり得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、説明されるアレイの上部デッキに対してＷＬ＿Ｔ１〜ＷＬ＿ＴＭと名付けられ、説明されるアレイの底部デッキに対してＷＬ＿Ｂ１〜ＷＬ＿ＢＭと名付けられた多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎと名付けられた多数のデジット線１１５とを含み得、ここで、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿Ｔ２及びＤＬ＿２を活性化することによって、それらの交点における上部デッキのメモリセル１０５がアクセスされ得る。例えば
、ＷＬ＿Ｂ２及びＤＬ＿２を活性化することによって、それらの交点における底部デッキのメモリセル１０５がアクセスされ得る。
【００２２】
アクセスすると、強誘電体コンデンサを有し得るメモリセル１０５は、メモリセル１０５の蓄積された論理状態を判定するために、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧の変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理１であったと判定し得、逆もまた同様である。
【００２３】
センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、入力／出力１３５として、列デコーダ１３０を通じてその後出力され得る。用例では、センスコンポーネント１２５は放電回路１５０を含む。放電回路１５０は、対象メモリセル上でアクセス動作を実施するよりも前に、デジット線１１５、及びデジット線１１５と関連付けられたその他のメモリセルから１つ以上の残留電荷を放電するように構成されたスイッチ、コンデンサ、及びその他の電子コンポーネントの任意の配置を含み得る。放電回路１５０の素子又はコンポーネントは、センスコンポーネント１２５と同一場所に設置され得、相互に物理的に近接して設置され得、又はメモリアレイ１００全体を通じて分散され得る。センスコンポーネント１２５は、メモリアレイ１００のその他のコンポーネントよりも低電圧で動作し得る。例えば、センスコンポーネント１２５は、低電圧ラッチであり得、又は低電圧ラッチを含み得る。
【００２４】
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０５中に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力／出力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
【００２５】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、したがって、行中のメモリセル１０５の内の幾つか又は全ては、再書き込みされる必要があり得る。
【００２６】
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費
をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電源、発熱、材料限界等）を阻害し得る。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して改善した性能をもたらし得る有益な特性を有し得る。
【００２７】
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調節又は変更され得、メモリアレイ１００の動作中の様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
【００２８】
メモリコントローラ１４０は、強誘電体メモリセルと、該強誘電体メモリセルのアクセス線に結合される選択コンポーネントとの間の中間電極から残留電荷を第１の期間中に放電するために、トランジスタ等のスイッチングコンポーネントを制御するための手段を含み得、強誘電体メモリセルのデジット線と電子通信するコンデンサを第１の期間の後に充電し得、第１の期間の後、コンデンサの電荷に少なくとも部分的に基づいて強誘電体メモリセルの論理状態を判定し得る。
【００２９】
幾つかの例では、コンデンサを充電することは、コンデンサをデジット線を介して強誘電体メモリセルに結合するスイッチングコンポーネントを第２の期間中に活性化することであって、ここで、第２の期間は第１の期間の後であることを含み得る。幾つかの例では、強誘電体メモリセルの論理状態を判定することは、コンデンサをラッチに結合するスイッチングコンポーネントを第３の期間中に活性化することであって、ここで、第３の期間は第２の期間の後であり、ラッチは、強誘電体メモリセルを含むメモリセルのグループに対する供給電圧よりも低くてもよい供給電圧に結合され得ることを含み得る。
【００３０】
幾つかの実施形態では、メモリコントローラ１４０は、第３の期間中にコンデンサを強誘電体メモリセルから絶縁するために、スイッチングコンポーネントを制御するための手段を更に含む。メモリコントローラ１４０は、第２の期間中に強誘電体メモリセルの出力を増幅するために、スイッチングコンポーネントを制御するための手段であって、ここで、強誘電体メモリセルの論理状態は、増幅された出力に少なくとも部分的に基づいて判定され得る該手段を、幾つかの場合は更に含み得る。メモリコントローラ１４０は、デジット線と電子通信し得る付加的コンデンサを第１の期間中に充電するために、スイッチングコンポーネントを制御するための手段を幾つかの場合は更に含み得る。幾つかの例では、メモリコントローラ１４０は、デジット線と電子通信し得る別の強誘電体メモリセルと、別のアクセス線に結合される別の選択コンポーネントとの間に配置された別の中間電極から別の残留電荷を第１の期間中に放電するために、スイッチングコンポーネントを制御するための手段を更に含み得る。
【００３１】
メモリコントローラ１４０は、アクセス動作のためのメモリセルを選択することであって、ここで、該メモリセルはデジット線と電子通信することと、メモリセルと電子通信するコンデンサを充電することであって、ここで、該コンデンサは第１の期間の後である第２の期間中に充電され、メモリセルとコンデンサとの間で共有される電荷は、メモリセル
の論理状態に少なくとも部分的に基づくことと、第１の供給電圧よりも小さい第２の供給電圧に結合されたラッチにコンデンサを結合するためにスイッチングコンポーネントを活性化することと、コンデンサを放電することからもたらされるラッチの電圧に少なくとも部分的に基づいて、メモリセルの論理状態を判定することとをするために、トランジスタ等のスイッチングコンポーネントを制御するための手段をも含み得る。
【００３２】
幾つかの例では、コンデンサを充電することは、コンデサをデジット線を介してメモリセルに結合するスイッチングコンポーネントを第２の期間中に活性化することを含み得る。幾つかの例では、スイッチングコンポーネントを活性化することは、コンデンサを第１の供給電圧から絶縁することを含み得る。幾つかの例では、スイッチングコンポーネントは第１のスイッチングコンポーネントであり得、該コンポーネントを活性化することは、コンデンサをラッチに結合するために第１のスイッチングコンポーネントを活性化することと、コンデンサを事実上グランドするために第２のスイッチングコンポーネントを活性化することとを含み得る。
【００３３】
幾つかの例では、メモリセルは、複数のメモリセルの内の第１のメモリセルであり得、残留電荷は、第１のメモリセル又は複数のメモリセルの内の第２のメモリセルに対する以前のアクセス動作と関連付けられ得る。幾つかの例では、メモリセルは、中間電極を介して選択コンポーネントに結合され得、残留電荷は中間電極において蓄積され得る。
【００３４】
幾つかの例では、コンデンサは第１のコンデンサであり得、メモリコントローラ１４０は、第１のコンデンサ及びラッチと電子通信し得る第２のコンデンサを充電するために、スイッチングコンポーネントを制御するための手段を更に含み得る。幾つかの例では、第１のコンデンサを放電することは、第１のコンデンサ及び第２のコンデンサをラッチに結合するためにスイッチングコンポーネントを活性化することを含み得る。
【００３５】
幾つかの例では、メモリコントローラ１４０は、メモリセルを選択することに少なくとも部分的に基づいて、メモリセルと関連付けられた残留電荷を第１の期間中に放電するために、スイッチングコンポーネントを制御するための手段を更に含み得る。
【００３６】
図２は、本開示の様々な実施形態に従ったメモリアレイのフルバイアスセンシングを支持する例示的回路２００を説明する。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、センスコンポーネント１２５、及び放電回路１５０の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、センスコンポーネント１２５−ａ、及び放電回路１５０−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と第２のプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に配置された強誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の配向は、メモリセル１０５−ａの動作を変更することなく交換され得る。回路２００は、選択コンポーネント２２０及びリファレンス線２２５をも含む。セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。上述したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。
【００３７】
コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コン
ポーネント２２０の活性化は、メモリセル１０５−ａの選択と称され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。
【００３８】
その他の例では、選択コンポーネント２２０及びコンデンサ２０５の位置は、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように、切り替えられ得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
【００３９】
コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じられるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバイアスされ得、プレート線２１０に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、プレート線２１０及びワード線１１０−ａをバイアスするよりも前に、事実上グランドされ、事実上のグランドからその後絶縁され、それは、“フローティング”と称され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線２１０の電圧  −  デジット線１１５−ａの電圧）をもたらし得る。該電圧差は、コンデンサ２０５上の蓄積電荷に変化を生み出し得、ここで、蓄積電荷の変化の大きさは、コンデンサ２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を生じさせ得る。セルプレート２３０への電圧を変更することによるメモリセル１０５−ａの動作は、“セルプレートの移動”と称され得る。
【００４０】
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得る。すなわち、デジット線１１５−ａに電荷が流れると、幾つかの有限の電荷がデジット線１１５−ａ中に蓄積され得、もたらされる結果電圧は固有の静電容量に依存する。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａの結果電圧は、メモリセル１０５−ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによりリファレンス（例えば、リファレンス線２２５の電圧）とその後比較され得る。その他のセンシングプロセスが使用されてもよい。
【００４１】
センスコンポーネント１２５−ａは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、リファレンス電圧であり得るリファレンス線２２５の電圧とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に動かされ得る。実例として、デジット線１１５−ａがリファレンス線２２５よりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に動かされ得る。幾つかの場合、センスアンプは、デジット線１１５−ａを供給電圧に付加的に動かし得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又はデジット線１１５−ａの電圧をその後ラッチし得、それは、メモリセル１０５−ａ中の蓄積状態、例えば、論理１
を判定するために使用され得る。或いは、デジット線１１５−ａがリファレンス線２２５よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に動かされ得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ中の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する入力／出力１３５として、列デコーダ１３０を通じてその後出力され得る。また、センスコンポーネント１２５−ａは、対象メモリセル上でアクセス動作を実施するよりも前に残留電荷を放電するための放電回路１５０−ａをも含み得る。放電回路１５０−ａは、本明細書に記述される機能を実施するための様々なトランジスタ、アンプ、コンデンサ、電圧源、又はその他の電子コンポーネントを含み得る。
【００４２】
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、セルプレート２３０は高くされ得、すなわち、正の電圧がプレート線２１０に印加され得、セル底部２１５は低くされ得、例えば、デジット線１１５−ａを事実上グランドし、又は負の電圧をデジット線１１５−ａに印加する。論理１を書き込むために反対のプロセスが実施され、ここで、セルプレート２３０は低くされ、セル底部２１５は高くされる。
【００４３】
図３は、本開示の様々な実施形態に従って操作される強誘電体メモリセルに対するヒステリシス曲線３００−ａ及び３００−ｂを有する非線形電気特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
【００４４】
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上述したようなリフレッシュ動作を実施する必要性を削減し得る。
【００４５】
ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、セルプレート２３０）に正の電圧を印加し、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を
生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
【００４６】
ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適応するために、個別の電荷状態の論理値は逆にされてもよい。
【００４７】
論理０又は１は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧における電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５−ａ及び３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
【００４８】
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は最初の電荷状態に依存し、すなわち、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は３１０−ｂの何れが最初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。図２を参照しながら論じたように、コンデンサに渡って電圧３３５が印加され得る。その他の場合、セルプレートに固定電圧が印加されてもよく、正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが最初に蓄積された場合、その後、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
【００４９】
幾つかの場合、最終的な電荷は、メモリセルに接続されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントで測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、したがって、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの最初の状態に依存し得る。
【００５０】
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの最初の状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧、電圧３５０又は電圧３５５との差、すなわち、（電圧３３５  −  電圧３５０）又は（電圧３３５  −  電圧３５５）であり得る。蓄積された論理状態を判定するために、すなわち、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の２つの可能な電圧間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５  −  電圧３５０）及び（電圧３３５  −  電圧３５５）の平均であってもよい。センスコンポーネ
ントにより比較されると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（すなわち、論理０又は１）が判定され得る。共通導電線、及び共通導電性と関連付けられたメモリセル上に蓄積され得る残留電荷の影響を緩和することによって、対象メモリセルからより多くの電荷が抽出され得る。より多くの電荷が抽出されるので、対象セルからの電圧差は、より大きくなり得、アクセス動作中に誤りが導かれることをより少なくさせ得る。メモリセルの中間電極上に蓄積された残留電荷を解決しないと、対象セルから抽出される電荷は、そうでない場合よりも少なくなり得る。
【００５１】
上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に最初の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積された場合、電荷状態は、読み出し動作中、電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５を除去した後、電荷状態は、反対方向に経路３４０に従うことによって最初の電界状態３０５−ｂに戻り得る。
【００５２】
図４は、本開示の様々な実施形態に従ったメモリアレイのフルバイアスセンシングを支持するメモリアレイ４００の用例を示す。メモリアレイ４００は、図１を参照しながら記述したようなメモリアレイ１００の実施形態の一例であり得る。メモリアレイ４００は、強誘電体メモリセル１０５−ｂ、複数のワード線１１０−ｂ、及び複数のデジット線１１５−ｂを含み得る。メモリアレイ４００は、共通導電線４０５（例えば、デジット線１１５−ｂ）と、共通導電線４０５に結合されたメモリセルグループ４１０とを示す。グループ４１０の（複数の）メモリセルの内の少なくとも１つは、対象メモリセル４１５であり、グループ４１０の残りのメモリセルは、非対象のメモリセル４２０である。メモリアレイ１００の各メモリセル１０５−ｂは、強誘電体コンデンサ２０５−ａ及び選択コンポーネント２２０−ａを含む。図４の用例では、選択コンポーネント２２０−ａは、双方向ダイオードとして具体化され得る。双方向ダイオードは、第１の電圧差が双方向ダイオードの２端子間の第１の閾値電圧を超える場合に、第１の方向に電流を通し得、第２の電圧差が双方向ダイオードの２端子間の第２の閾値電圧を超える場合に、第２の方向に電流を通し得る。
【００５３】
メモリアレイ４００中の又はその他のアーキテクチャ中の他のコンポーネントと比べた、強誘電体コンデンサ２０５−ａ及び選択コンポーネント２２０−ａの高インピーダンスに起因して、強誘電体コンデンサ２０５−ａと選択コンポーネント２２０−ａとの間のメモリセルの部分は、電荷を蓄積することが可能であり得る。強誘電体コンデンサ２０５−ａと選択コンポーネント２２０−ａとの間のメモリセルの部分は、中間電極４２５と呼ばれることがある。
【００５４】
対象メモリセル４１５のアクセス動作中、非対象のメモリセル４２０の中間電極４２５は、アクセス動作中に共通導電線４０５に印加された電圧に基づいて残留電荷を蓄積し得る。その後、別のアクセス動作中、グループ４１０の（複数の）メモリセル１０５−ｂの内の何れかのそれらの個別の中間電極４２５中に蓄積された残留電荷は、共通導電線４０５上の信号に寄与し得、信号に誤りを生み出し得る。例えば、読み出し動作中、残留電荷は、読み出し動作中に対象メモリセル４１５により出力されている信号に寄与し得る。該寄与が十分大きい場合、メモリアレイ１００は、対象メモリセル４１５から読み出されている信号を誤って解釈し得る。
【００５５】
図５は、メモリアレイのフルバイアスセンシングのための放電回路５００の一例を説明する。放電回路５００は、先行する図を参照しながら記述した放電回路１５０の一例であり得る。放電回路５００は、対象メモリセル４１５−ａとラッチ５０５との間に配置され
得る。幾つかの例では、放電回路５００は、対象メモリセル４１５−ａ上でアクセス動作を実施するよりも前に、共通導電線４０５−ａ（例えば、デジット線）と、メモリセルの関連付けられたグループ４１０との上に存在し得る残留電荷を放電するように構成される。
【００５６】
放電回路５００は、複数のスイッチングコンポーネント５１０、少なくとも１つのコンデンサ（例えば、センスコンデンサ５１５）、アンプ５２０、及び複数の電圧源５２５（例えば、Ｖｄｄ、Ｖｓｓ等）を含み得る。複数のスイッチングコンポーネント５１０、センスコンデンサ５１５、アンプ５２０、及び電圧源５２５は、共通導電線４０５−ａと関連付けられた残留電荷（例えば、メモリセル１０５の中間電極４２５上に蓄積された残留電荷と、それ自身の共通導電線４０５上に蓄積され得る残留電荷）を放電することと、対象メモリセル４１５−ａ上に蓄積された電荷をセンスコンデンサ５１５へ転送することと、センスコンデンサ５１５上の電荷の表現をラッチ５０５へ提供することと、対象メモリセル４１５−ａの論理状態を判定することとをするように構成される。説明される実施形態では、放電回路５００は、ラッチ５０５よりも高電圧の電圧源を使用する。
【００５７】
複数のスイッチングコンポーネント５１０は、入力電圧によって動作可能な任意の種類のスイッチであり得る。例えば、スイッチングコンポーネント５１０は、トランジスタであってもよく、該トランジスタは、トランジスタのゲート電圧がある一定閾値を超えるか否かに依存して作動を実施する。他の例では、スイッチングコンポーネント５１０は、トグルスイッチ等の別の種類の電子スイッチであってもよい。放電回路５００のスイッチングコンポーネント５１０は、第１のスイッチングコンポーネント５３０、第２のスイッチングコンポーネント５３５、第３のスイッチングコンポーネント５４０、第４のスイッチングコンポーネント５４５、及び第５のスイッチングコンポーネント５５０を含む。特定のスイッチコンポーネントは、電子コンポーネントを選択的に互いに電子的に結合するように構成される。例えば、第１のスイッチングコンポーネント５３０は、センスコンデンサ５１５の第１の端子５５５を第１の電圧源Ｖｐｐに選択的に結合するように構成される。他の例では、第２のスイッチングコンポーネント５３５は、センスコンデンサ５１５の第２の端子５６０を第１の電圧源Ｖｐｐに選択的に結合するように構成される。放電回路５００のスイッチングコンポーネント５１０のゲート電圧は、図１、図１４、及び図１５に示されるメモリコントローラ１４０、１４１５、１５１５等のメモリデバイスのコントローラによって制御され得る。メモリコントローラ１４０、１４１５、１５１５は、メモリアレイ１００及びラッチ５０５をも制御（例えば、アクセス動作を制御）し得る。スイッチングコンポーネント５１０は、センスコンデンサ５１５及び第１の電圧源に結合され得、対象メモリセル４１５−ａと電子通信し得る。
【００５８】
センスコンデンサ５１５は、例えば、コンデンサ等の、電荷を蓄積可能な任意の種類の電子コンポーネントであり得る。幾つかの例では、センスコンデンサ５１５は、メモリアレイの対象メモリセル４１５−ａから電荷を受け取るように構成される。センスコンデンサ５１５は、共通導電線４０５−ａを介して対象メモリセル４１５−ａと電子通信し得る。幾つかの場合、センスコンデンサ５１５は、共通導電線４０５−ａに結合され且つ第１のスイッチングコンポーネント５３０を介して第１の電圧源に結合される第１の端子５５５と、第２のスイッチングコンポーネント５３５を介して第１の電圧源に結合される第２の端子５６０とを含む。幾つかの場合、第２の端子５６０は、第３のスイッチングコンポーネントを介してラッチ５０５に結合される。幾つかの場合、センスコンデンサ５１５の第２の端子５６０は、ラッチ５０５と電子通信する。対象強誘電体メモリセル４１５−ａは、共通導電線４０５−ａ（例えば、デジット線１１５）と電子通信し得る。
【００５９】
アンプ５２０はカスコード型の増幅デバイスであり得る。アンプは、共通導電線４０５−ａと放電回路５００のその他の電子コンポーネントとの間に配置される。アンプ５２０
は、読み出し動作中に、対象メモリセル４１５−ａにより送信された信号を増幅するように構成される。アンプ５２０は、対象メモリセル４１５−ａとセンスコンデンサ５１５との間に配置され得、ここで、アンプ５２０は、対象メモリセル４１５−ａの出力信号を増幅するように構成される。幾つかの場合、アンプ５２０は、カスコードを含む。
【００６０】
ラッチ５０５は、センスコンデンサ５１５上に蓄積された電荷に少なくとも部分的に基づいて、対象メモリセル４１５−ａの論理状態を判定することが可能な低電圧ラッチであり得る。説明される実施形態では、低電圧ラッチは、放電回路５００よりも低電圧を使用して動作する。例えば、低電圧ラッチは、約１ボルトを使用して動作し得る。ラッチ５０５は、センスコンデンサ５１５と電子通信し得、第１の電圧源よりも低い第２の電圧源と結合され得る。
【００６１】
図６〜図９は、時間の関数として電圧及び電流の複数のグラフ表現６００、７００、８００、９００を示し、先行する図に図示されたメモリアレイ１００上の動作を表し得る。グラフ表現６００、７００、８００、９００の各々は、タイミング図を含み、同じ期間に渡ってプロットされている。幾つかの例では、放電回路５００（又はメモリアレイ１００のその他のコンポーネント）は、３つの期間を使用してアクセス動作を実施する。（ｔ０からｔ１までの）第１の期間中、共通導電線４０５−ａ及びその関連付けられたメモリセル４１５−ａ、４２０−ａから１つ以上の残留電荷が放電され得る。（ｔ１からｔ２までの）第２の期間中、対象メモリセル４１５−ａ上に蓄積された電荷は、センスコンデンサ５１５へ転送され得る。（ｔ２からｔ３までの）第３の期間中、センスコンデンサ５１５上に存在する電圧は、ラッチ５０５に印加され得る。最後に、ｔ４において、センスコンデンサ５１５から受け取った電圧をリファレンス電圧と比較することによって、対象メモリセル４１５−ａの論理状態が（ラッチ５０５において、又はラッチ５０５を用いて）判定され得る。グラフ表現６００、７００、８００、９００により表されるメモリアレイ１００の機能及び動作は、メモリコントローラ１４０、１４１５、１５１５により制御され得る。
【００６２】
図６は、図５に示した放電回路５００を使用するアクセス動作中の対象メモリセルの第１の共通導電線及び第２の共通導電線上の電圧のグラフ表現６００を表す。（ｔ０からｔ１までの）第１の期間中、メモリブロックのデジット線に電圧が印加され得る。ｔ１において、デジット線と関連付けられた１つ以上のワード線の電圧が調節され得る。この方法では、デジット線と関連付けられた（複数の）メモリセルの内の１つが対象メモリセル４１５−ａとして選択される。用例では、ワード線に渡る電圧は削減される。この方法では、対象強誘電体メモリセル４１５−ａに渡る電圧差は、より大きく、対象メモリセルの論理状態は読み出され得、変化し得、又は幾つかのその他の方法では、影響を受け得る。
【００６３】
図７は、図５に示した放電回路５００のスイッチングコンポーネント５１０の各々におけるゲート電圧のグラフ表現７００を示す。説明される実施形態では、これらのゲート電圧は、メモリコントローラ１４０により制御される。他の実施形態では、ゲート電圧は、別のコントローラ又はコンピューティングデバイスにより制御され得る。グラフ表現７００は、特定のスイッチが開放された場合、及び対象メモリセル４１５−ａのアクセス動作中にそれらが閉鎖された場合を図示する。グラフ表現７００に使用されるように、用語“閉鎖”は、スイッチが、その導電線が電気を通すことを可能にしていることを意味し、用語“開放”は、スイッチが、その導電線が電気を通すことを不可能にしていることを意味する。
【００６４】
既に論じられたように、複数の異なる期間中に、アクセス動作の様々な機能が実施される。前述した期間の各々中のスイッチングコンポーネント及びその他の電子コンポーネントの具体的な動作は、図７、図８、及び図９を参照しながら記述されるであろう。図７は
、放電回路５００の複数のスイッチングコンポーネント５１０の動作を具体的に言及する。図８及び図９は、それらのスイッチングコンポーネントを動作した幾つかの結果を図示する。それ故、図８及び図９は、ここで紹介されるが、幾つかのスイッチングコンポーネントを開放及び閉鎖した結果を記述するために他の場所では使用される。図８は、図５に示すセンスコンデンサ５１５の端子における電圧のグラフ表現８００を示す。図９は、図５に示した電流のグラフ表現９００を示す。
【００６５】
（ｔ０からｔ１までの）第１の期間中、第１のスイッチングコンポーネント５３０、第２のスイッチングコンポーネント５３５、及び第５のスイッチングコンポーネント５５０は閉鎖され、第３のスイッチングコンポーネント５４０及び第４のスイッチングコンポーネント５４５は開放される。第１のスイッチングコンポーネント５３０は、共通導電線４０５−ａを第１の電圧源Ｖｐｐに接続する。第１の電圧源Ｖｐｐを共通導電線４０５−ａ（例えば、デジット線１１５−ｃ）に印加することによって、ｉ１、ｉ２、及びｉ３により表される複数の電流は、共通導電線４０５−ａに沿って、該共通導電線４０５−ａと関連付けられたメモリセル４１５−ａ、４２０−ａに誘導される。図９に示されるように、グラフ表現９００の領域９０５は、共通導電線４０５−ａへの電圧の印加によって、残留分極が消散及び／又は放電されていることを図示する。また、第２のスイッチングコンポーネント５３５は、センスコンデンサ５１５の第２の端子５６０を第１の電圧源Ｖｐｐに接続する。図８に示されるように、第１の端子５５５及び第２の端子５６０の両方が第１の電圧源Ｖｐｐに接続されるので、センスコンデンサ５１５は、Ｖｐｐにより決定される電圧レベルを有する。
【００６６】
図７に示されるように、（ｔ１からｔ２までの）第２の期間中、ｔ１で開始すると、第１のスイッチングコンポーネント５３０は開放位置に変更される。この方法では、共通導電線４０５−ａに印加された電圧は除去され、対象メモリセル４１５−ａの電荷に基づいてセンスコンデンサ５１５を充電するプロセスが開始する。図６に関連して前述したように、ｔ１において、（複数の）メモリセル１０５−ｂの内の１つが対象メモリセル４１５−ａとして選ばれるように、ワード線における電圧が調節される。図９に示されるように、グラフ表現９００の領域９１０は、対象メモリセル４１５−ａがその電荷をセンスコンデンサ５１５中へ放電することを表す。また、グラフ表現９００の領域９１５は、図６に示し記述したように、ｔ２においてワード線１１０上の電圧が調節された後のデジット線１１５上の電流の変化を表す。図８に示されるように、対象メモリセル４１５−ａ上に存在する電荷に従って第１の端子５５５における電圧が変化する一方で、端子５６０における電圧はＶｐｐで不変のままである。ｔ１とｔ２との間のある時、第２のスイッチングコンポーネント５３５は開放位置に変更される。こうした時間において、対象メモリセル４１５−ａからセンスコンデンサ５１５への電荷の転送の停止が開始し得る。
【００６７】
図７に示されるように、（ｔ２からｔ３までの）第３の期間中、ｔ２において、第４のスイッチングコンポーネント５４５は閉鎖位置に変更される。これは、センスコンデンサ５１５の第１の端子５５５を第２の電圧Ｖｓｓに接続する。これは、センスコンデンサ５１５の第１の端子５５５を事実上グランドする。ｔ３の直前、第５のスイッチングコンポーネント５５０は開放位置に変更され、それにより、リファレンス電圧をラッチ５０５から除去する。第３の期間中、センスコンデンサ５１５の第２の端子５６０は、フローティングのままにされる。それ故、センスコンデンサ５１５に渡って何ら電流が流れず、センスコンデンサ５１５はその電荷を維持するであろう。図８に示されるように、センスコンデンサ５１５はその電荷を維持するので、第１の端子５５５はＶｓｓ（例えば、事実上のグランド）に調節され、第２の端子５６０は、センスコンデンサ５１５上に存在する電荷を指し示す電圧に補償及び調節されるであろう。センスコンデンサ５１５上に存在する電荷は、対象メモリセル４１５−ａ上に存在する電荷に少なくとも部分的に基き得る。ラッチ５０５に印加されるリファレンス電圧（Ｖｒｅｆ）は、対象メモリセル４１５−ａの（
複数の）論理状態間を区別し得るように選択される。より具体的には、Ｖｒｅｆは、第１の論理状態（例えば、セル＝１）と関連付けられた第１の電圧よりも小さくなるように選択され、第２の論理状態（例えば、セル＝０）と関連付けられた第２の電圧よりも大きくなるように選択されるであろう。他の実施形態では、メモリセルは３つ以上の別々の論理状態を支持し得、Ｖｒｅｆは異なるように選択され得、又は２つ以上のＶｒｅｆがあり得る。ｔ２とｔ３との間のある時、第３のスイッチングコンポーネント５４０は閉鎖位置に変更され得る。この方法では、センスコンデンサ５１５の第２の端子５６０はラッチ５０５に印加される。ｔ３の直前、第３のスイッチングコンポーネント５４０は開放位置に戻される。この方法では、ラッチ５０５は、対象メモリセル４１５−ａの論理状態を判定するのに役立つ第２の端子５６０上の電圧をセンシングする。
【００６８】
図６〜図９には示されないが、ｔ４において、ラッチ５０５は活性化され得る。一旦活性化されると、ラッチ５０５は、第２の端子５６０において見られる電圧を蓄積し、該電圧をＶｒｅｆと比較し、対象メモリセル４１５−ａの論理状態を判定する。
【００６９】
図１０は、メモリアレイのフルバイアスセンシングのための放電回路１０００の別例を説明する。幾つかの場合、放電回路１０００は、放電回路１５０の一例として具体化され得る。放電回路１０００は、上述した放電回路５００と同じ素子及び機構の多くを含む。放電回路５００の素子と同様に符号が付されている回路１０００の素子は同様に具体化され得る。そのようなものとして、これらの共通の素子の全ての説明をここでは繰り返さない。
【００７０】
放電回路５００と同様に、放電回路１０００は、対象メモリセル４１５−ｂとラッチ５０５−ａとの間に配置される。放電回路１０００は、対象メモリセル４１５−ｂ上でアクセス動作（例えば、読み出し動作）を実施するよりも前に、共通導電線４０５−ｂ（例えば、デジット線）、及び関連付けられたメモリセル上に存在し得る残留電荷を放電するように構成される。
【００７１】
放電回路１０００は、複数のスイッチングコンポーネント５１０−ａ、センスコンデンサ５１５−ａ、アンプ５２０−ａ、複数の電圧源５２５−ａ、及びシフトコンデンサ１０６５を含み得る。上で論じたように、電子コンポーネント５１０−ａ、５１５−ａ、５２０−ａ、５２５−ａ、及びシフトコンデンサ１０６５は、共通導電線４０５−ｂと関連付けられた残留電荷（例えば、メモリセル１０５の中間電極４２５上に蓄積された残留電荷と、それ自身の共通導電線４０５上に蓄積され得る残留電荷）を放電することと、対象メモリセル４１５−ｂ上に蓄積された電荷をセンスコンデンサ５１５−ａへ転送することと、センスコンデンサ５１５−ａ上の電荷の表現をラッチ５０５−ａへ提供することと、対象メモリセル４１５−ｂの論理状態を判定することとをするように構成される。説明される実施形態では、放電回路１０００は、ラッチ５０５−ａよりも高い電圧源を使用する。
【００７２】
シフトコンデンサ１０６５は、ラッチ５０５−ａがセンスコンデンサ５１５−ａ上の電圧を読み出している場合に、センスコンデンサ５１５−ａにより出力された電圧を異なる値にシフトするように構成される。説明される実施形態では、シフトコンデンサは、ラッチ５０５−ａにより受け取られた出力電圧を第１の電圧レベル（Ｖｐｐ）から第２の電圧レベル（Ｖｄｄ）へシフトするように構成される。ラッチ５０５−ａにおいて見られる出力電圧のシフトは、該出力電圧がラッチ５０５−ａに対して適切なレベルであることを確保することによって、よりよく機能するラッチを提供し得る。シフトコンデンサ１０６５の付加に起因して、放電回路１０００は、放電回路５００とは異なる幾つかの機構及び細部を含む。放電回路１０００中に使用されている基本的な素子は、放電回路５００の素子と同様に具体化される（例えば、スイッチングコンポーネント５１０−ａはスイッチングコンポーネント５１０と同様に具体化される）。シフトコンデンサ１０６５は、例えば、
コンデンサ等の、電荷を蓄積することが可能な任意の種類の電子コンポーネントとして具体化され得る。シフトコンデンサ１０６５は、センスコンデンサ５１５−ａ及び共通導電線４０５−ｂに第１の端子１０５５において接続される。シフトコンデンサ１０６５は、ラッチ５０５−ａ及びセンスコンデンサ５１５−ａに第２の端子１０６０において選択的に結合される。シフトコンデンサ１０６５は、共通導電線４０５−ｂ（例えば、デジット線１１５）及びセンスコンデンサ５１５−ａと電子通信し得、ここで、シフトコンデンサ１０６５は、第１の電圧源よりも低い第２の電圧源と結合されるラッチ５０５−ａと電子通信する。幾つかの場合、シフトコンデンサ１０６５は、共通導電線４０５−ｂと結合される第１の端子１０５５を含み、シフトコンデンサ１０６５の第２の端子１０６０は、別のスイッチングコンポーネントを介して第１の電圧源と結合される。
【００７３】
図１１〜図１３は、図１０に図示されたメモリアレイ１００上に存在する、時間に渡る関数として電圧の複数の異なるグラフ表現１１００、１２００、１３００を示す。グラフ表現１１００、１２００、１３００の各々は、タイミング図として具体化され得、同じ期間に渡ってプロットされている。用例では、放電回路１０００は、複数の機能を実施するための２つの期間を使用してアクセス動作を実施する。（ｔ０からｔ１までの）第１の期間中、放電回路１０００は、共通導電線４０５−ｂと、その関連付けられたメモリセル４１５−ｂ、４２０−ｂとから１つ以上の残留電荷を放電する。第１の期間中、シフトコンデンサ１０６５は、第２の電圧レベルＶｄｄに等しくなるように充電される。（ｔ１からｔ２までの）第２の期間中、対象メモリセル４１５−ｂ上に蓄積された電荷はセンスコンデンサ５１５−ａへ転送される。また、第２の期間中、センスコンデンサ５１５−ａ及びシフトコンデンサ１０６５上に存在する電圧はラッチ５０５−ａによりセンシングされ得る。最後に、ｔ４において、ｔ２後暫くして、センスコンデンサ５１５−ａ及びシフトコンデンサ１０６５から受け取られた電圧をリファレンス電圧（Ｖｒｅｆ）と比較することによって、対象メモリセル４１５−ｂの論理状態が判定される。グラフ表現１１００、１２００、１３００により表されるメモリアレイ１００の機能及び動作はメモリコントローラ１４０により制御され得る。図１１は、図１０に示した放電回路１０００を使用するアクセス動作中の対象メモリセル４１５−ｂの第１の共通導電線及び第２の共通導電線上の電圧のグラフ表現１１００を示す。図１０に示される動作は、図６に図示された動作と同様である。そのようなものとして、ここでは全ての説明を繰り返さない。
【００７４】
図１２は、図１０に示した放電回路１０００のスイッチングコンポーネント５１０−ａの各々におけるゲート電圧のグラフ表現１２００を示す。説明される実施形態では、これらのゲート電圧はメモリコントローラ１４０により制御され得る。他の実施形態では、ゲート電圧は別のコントローラ又はコンピューティングデバイスにより制御され得る。グラフ表現１２００は、特定のスイッチが開放した場合、及び対象メモリセル４１５−ｂのアクセス動作中にそれらが閉鎖した場合を図示する。グラフ表現１２００に使用されるように、用語“閉鎖”は、スイッチがその導電線が電気を通すことを可能にしていることを意味し、用語“開放”は、スイッチがその導電線が電気を通すことを不可能にしていることを意味する。
【００７５】
既に論じられたように、アクセス動作の様々な機能は、複数の異なる期間中に実施される。前述した期間の各々中のスイッチングコンポーネント及びその他の電子コンポーネントの具体的な動作は、図１２及び図１３を参照しながら記述されるであろう。図１２は、放電回路１０００の複数のスイッチングコンポーネント５１０−ａの動作を特に言及する。図１３は、それらのスイッチングコンポーネントを動作した幾つかの結果を図示する、それ故、図１３は、ここで紹介されるが、幾つかのスイッチングコンポーネントを開放及び閉鎖した結果を記述するために他の場所では使用される。図１３は、図１０に示したシフトコンデンサ１０６５の端子における電圧のグラフ表現１３００を示す。
【００７６】
（ｔ０からｔ１までの）第１の期間中、第１のスイッチングコンポーネント１０３０、第２のスイッチングコンポーネント１０３５、及び第４のスイッチングコンポーネント１０４５が閉鎖される一方、第３のスイッチングコンポーネント１０４０は開放される。第１のスイッチングコンポーネント１０３０は、電圧レベルＶｐｐを有する第１の電圧源に第１の端子１０５５を接続する。それ故、共通導電線４０５−ｂに電圧（例えば、Ｖｐｐ）が印加され、共通導電線４０５−ｂ及びその関連付けられたメモリセル４１５−ｂ、４２０−ｂから１つ以上の残留電荷が放電される。また、第２のスイッチングコンポーネント１０３５は、第２の電圧レベルＶｄｄを有する第２の電圧源に第２の端子１０６０を接続し、ここで、第１の電圧レベルは第２の電圧レベルとは異なる。図８に示されるように、第１の期間中、センスコンデンサ５１５−ａ及びシフトコンデンサ１０６５は、第１の電圧源Ｖｐｐ及び第２の電圧源Ｖｄｄを使用して充電される。
【００７７】
図１２を参照すると、（ｔ１からｔ２までの）第２の期間中、ｔ１で開始すると、スイッチングコンポーネント５１０−ａの全てが変更される。第１のスイッチングコンポーネント１０３０、第２のスイッチングコンポーネント１０３５、及び第４のスイッチングコンポーネント１０４５が開放位置に変更される一方で、第３のスイッチングコンポーネント１０４０は閉鎖位置に変更される。同時に、対象メモリセル４１５−ｂのワード線が選択される。これを行うことによって、第１の端子１０５５及び第２の端子１０６０の両方から第１及び第２の電圧源が切断される一方で、ラッチ５０５−ａは、第２の端子１０６０にここで接続される。また、対象メモリセル４１５−ｂは第１の端子１０５５に接続される。図１３に示されるように、これによって、対象メモリセル４１５−ｂの強誘電体コンデンサ上に蓄積された電荷は、第１の端子１０５５及び第２の端子１０６０において見られる電圧に影響を与える。ラッチ５０５−ａに印加されるリファレンス電圧（Ｖｒｅｆ）は、対象メモリセル４１５−ｂの論理状態間を区別し得るように選択される。図１１〜図１３には示されていないが、ｔ２の後暫くして生じ得るｔ４において、ラッチ５０５−ａは活性化される。一旦活性化されると、ラッチ５０５−ａは、第２の端子１０６０において見られる電圧を蓄積し、該電圧をＶｒｅｆと比較し、対象メモリセル４１５−ｂの論理状態を判定する。また、第３のスイッチングコンポーネント１０４０は、ｔ２の後暫くして、開放位置から閉鎖位置へ変更され得る。
【００７８】
図１４は、本開示の様々な実施形態に従ったメモリアレイのフルバイアスセンシングを支持するメモリアレイ１４０５のブロック図１４００を示す。メモリアレイ１４０５は、電子メモリ装置と称され得、図１を参照しながら記述したようなメモリアレイ１００のコンポーネントの一例であり得る。
【００７９】
メモリアレイ１４０５は、１つ以上のメモリセル１４１０、メモリコントローラ１４１５、ワード線１４２０、プレート線１４２５、リファレンスコンポーネント１４３０、センスコンポーネント１４３５、デジット線１４４０、及びラッチ１４４５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書に記述される機能の内の１つ以上を実施し得る。幾つかの場合、メモリコントローラ１４１５は、バイアスコンポーネント１４５０及びタイミングコンポーネント１４５５を含み得る。
【００８０】
メモリセル１４１５は、図１及び図２を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線１４２０、デジット線１４４０、センスコンポーネント１４３５、及びプレート線１４２５と電子通信し得る。メモリアレイ１４０５はリファレンスコンポーネント１４３０及びラッチ１４４５をも含み得る。メモリアレイ１４０５のコンポーネントは、相互に電子通信し得、図１〜図４を参照しながら記述した機能の一部を実施し得る。幾つかの場合、リファレンスコンポーネント１４３０、センスコンポーネント１４３５、及びラッチ１４４５はメモリコントローラ１４１５のコンポーネントであり得る。他の場合、ラッチ１
４４５は、図５及び図１０を参照しながら記述したラッチ５０５の一例であり得る。
【００８１】
幾つかの例では、デジット線１４４０は、センスコンポーネント１４３５及び強誘電体メモリセル１４１０の強誘電体コンデンサと電子通信する。強誘電体メモリセル１４１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。ワード線１４２０は、メモリコントローラ１４１５及び強誘電体メモリセル１４１０の選択コンポーネントと電子通信し得る。プレート線１４２５は、メモリコントローラ１４１５及び強誘電体メモリセル１４１０の強誘電体コンデンサのプレートと電子通信し得る。センスコンポーネント１４３５は、メモリコントローラ１４１５、デジット線１４４０、ラッチ１４４５、及びリファレンス線１４６０と電子通信し得る。リファレンスコンポーネント１４３０は、リファレンス線１４６０を介してメモリコントローラ１４１５と電子通信し得る。センス制御線１４６５は、センスコンポーネント１４３５及びメモリコントローラ１４１５と電子通信し得る。これらのコンポーネントは、他のコンポーネント、接続、又はバスを介して、上に列挙されていないコンポーネントに加えて、メモリアレイ１４０５の内部又は外部の両方のその他のコンポーネントとも電子通信し得る。
【００８２】
メモリコントローラ１４１５は、ワード線１４２０、プレート線１４２５、又はデジット線１４４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント１４５０は、上述したようにメモリセル１４１０を読み出す又は書き込むために、メモリセル１４１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４１５は、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント１４５０はまた、センスコンポーネント１４３５に対するリファレンス信号を生成するための電位をリファレンスコンポーネント１４３０に提供し得る。また、バイアスコンポーネント１４５０は、センスコンポーネント１４３５の動作のための電位を提供し得る。
【００８３】
幾つかの場合、メモリコントローラ１４１５は、その動作をタイミングコンポーネント１４５５を使用して実施し得る。例えば、タイミングコンポーネント１４５５は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント１４５５はバイアスコンポーネント１４５０の動作を制御し得る。
【００８４】
リファレンスコンポーネント１４３０は、センスコンポーネント１４３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント１４３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント１４３０は、他の強誘電体メモリセル１０５を使用して実装され得る。センスコンポーネント１４３５は、（デジット線１４４０を通じた）メモリセル１４１０からの信号を、リファレンスコンポーネント１４３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ１４４５中にその後蓄積し得、ここで、該出力は、メモリアレイ１４０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント１４３５は、ラッチ及び強誘電体メモリセルと電子通信するセンスアンプを含み得る。
【００８５】
メモリコントローラ１４１５は、図１５を参照しながら記述するメモリコントローラ１５１５の実施形態の一例であり得る。
【００８６】
メモリコントローラ１４１５は、強誘電体メモリセルと、強誘電体メモリセルのアクセ
ス線に結合される選択コンポーネントとの間の中間電極から残留電荷を第１の期間中に放電し得、強誘電体メモリセルのデジット線と電子通信するコンデンサを第１の期間の後充電し得、第１の期間の後、該コンデンサの電荷に基づいて強誘電体メモリセルの論理状態を判定し得、アクセス動作のためのメモリセルを選択し得、ここで、メモリセルは、デジット線と電子通信し、メモリセルと電子通信するコンデンサを充電し得、ここで、コンデンサは、第１の期間の後である第２の期間中に充電され、メモリセルとコンデンサとの間で共有され得る電荷はメモリセルの論理状態に基づき、第１の供給電圧よりも小さい第２の供給電圧に結合されたラッチにコンデンサを結合するためのスイッチングコンポーネントを活性化し得、コンデンサの放電からもたらされるラッチの電圧に基づいて、メモリセルの論理状態を判定し得る。
【００８７】
幾つかの例では、メモリアレイ１４０５は、３次元クロスポイントアレイのメモリセル、メモリセルと電子通信する複数のスイッチングコンポーネント、メモリセル及び複数のスイッチングコンポーネントと電子通信するコントローラを含み得、ここで、コントローラは、メモリセルと、３次元クロスポイントアレイのアクセス線に結合される選択コンポーネントとの間の中間電極から残留電荷を放電することと、中間電極を放電した後に、３次元クロスポイントアレイのデジット線を介してメモリセルと電子通信するコンデンサを充電することと、コンデンサの電荷に少なくとも部分的に基づいてメモリセルの論理状態を判定することとをするように動作可能である。他の例では、メモリアレイ１４０５は２次元メモリアレイであり得る。
【００８８】
図１５は、本開示の様々な実施形態に従ったメモリアレイのフルバイアスセンシングを支持するデバイス１５０５を含むシステム１５００の図を示す。デバイス１５０５は、例えば、図１を参照しながら、上述したようなメモリアレイ１００のコンポーネントの一例であり得、又は該コンポーネントを含み得る。
【００８９】
デバイス１５０５は、通信を送受信するためのコンポーネントを含む、双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリコントローラ１５１５、メモリセル１５２０、ＢＩＯＳコンポーネント１５２５、プロセッサ１５３０、入出力制御コンポーネント１５３５、及び周辺コンポーネント１５４０を含む。
【００９０】
メモリコントローラ１５１５は、本明細書に記述されるような１つ以上のメモリセルを動作し得る。具体的には、メモリコントローラ１５１５は、メモリアレイのフルバイアスセンシングを支持するように構成され得る。幾つかの場合、メモリコントローラ１５１５は、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。
【００９１】
メモリセル１５２０は、本明細書に記述されるような（すなわち、論理状態の形式で）情報を蓄積し得る。
【００９２】
ＢＩＯＳコンポーネント１５２５は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１５２５は、プロセッサと様々な他のコンポーネント、例えば、周辺コンポーネント、入出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント１５２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
【００９３】
プロセッサ１５３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、中央処理装置（ＣＰＵ）、マイクロコン
トローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ１５３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラは、プロセッサ１５３０中に集積され得る。プロセッサ１５３０は、様々な機能（例えば、メモリアレイのフルバイアスセンシングを支持する機能又はタスク）を実施するために、メモリ中に蓄積されたコンピュータ可読命令を実行するように構成され得る。１５３０。
【００９４】
入出力制御コンポーネント１５３５は、デバイス１５０５に対する入力信号及び出力信号を管理し得る。入出力制御コンポーネント１５３５は、デバイス１５０５中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力制御コンポーネント１５３５は、外部周辺装置への物理的接続又はポートを表し得る。幾つかの場合、入出力制御コンポーネント１５３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）等のオペレーティングシステム、又は別の周知のオペレーティングシステムを利用し得る。
【００９５】
周辺コンポーネント１５４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネット（登録商標）コントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
【００９６】
入力１５４５は、デバイス１５０５又はそのコンポーネントへの入力を提供する、デバイス１５０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１５４５は、入出力制御コンポーネント１５３５により管理され得、周辺コンポーネント１５４０を介してデバイス１５０５と相互作用し得る。
【００９７】
出力１５５０は、デバイス１５０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス１５０５の外にあるデバイス又は信号を表し得る。出力１５５０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１５５０は、周辺コンポーネント１５４０を介してデバイス１５０５とインタフェースで連結する周辺装置であり得る。幾つかの場合、出力１５５０は、入出力制御コンポーネント１５３５により管理され得る。
【００９８】
デバイス１５０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
【００９９】
図１６は、本開示の様々な実施形態に従ったメモリアレイのフルバイアスセンシングのための方法１６００を説明するフローチャートを示す。方法１６００の動作は、本明細書に記述されるように、メモリアレイ１００又はそのコンポーネントにより実装され得る。例えば、方法１６００の動作は、図１、図１４、及び図１５を参照しながら記述したようなメモリコントローラにより実施され得る。幾つかの例では、メモリアレイ１００は、後述する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリアレイ１００は、以下に記述される機能の一
部を専用のハードウェアを使用して実施し得る。
【０１００】
ブロック１６０５において、方法１６００は、アクセス動作を実施するための対象メモリセルを選択することを含み得る。この最初の選択は、デジット線及びワード線に電圧を印加することより対象メモリセルを実際に選択することとは異なり得る。代わりに、この選択プロセスは、対象メモリセルを物理的に選択することよりも前に、メモリコントローラにより行われ得る。アクセス動作は、書き込み動作、読み出し動作、リフレッシュ動作、又はメモリセルを使用して実施され得るその他の任意の種類の動作を含み得る。幾つかの場合、アクセス動作のために選択されたメモリセルは、デジット線と電子通信する。ブロック１６０５での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１０１】
ブロック１６１０において、方法１６００は、強誘電体メモリセルと、強誘電体メモリセルのアクセス線に結合される選択コンポーネントとの間の中間電極から残留電荷を第１の期間中に放電し得る。メモリセル上でアクセス動作を実施することは、共通導電線、及び共通導電線と関連付けられたメモリセル上に貯留する残留電荷を生じさせ得る。対象メモリセル上でのアクセス動作中、それらの残留電荷は、対象メモリセルから出力された信号に寄与し得る。幾つかの実例では、残留電荷の寄与は、対象メモリセル上に蓄積されたデータに誤りを導き得、又は対象メモリセル上に蓄積された論理状態をメモリアレイ１００に誤って解釈させ得る。
【０１０２】
幾つかの場合、放電することは、共通導電線（例えば、デジット線）上、及び共通導電線に電子的に接続されたメモリセルの中間電極上に存在する複数の残留電荷を放電することを含み得る。幾つかの場合、方法１６００は、デジット線と電子通信する別の強誘電体メモリセルと、別のアクセス線に結合される別の選択コンポーネントとの間に配置された別の中間電極から別の残留電荷を第１の期間中に放電し得る。用語“アクセス線”は、用語“共通導電線”、“ワード線”、“デジット線”、“ビット線”、又はその他の同様の専門用語と相互に交換可能に使用され得る。幾つかの場合、メモリアレイは、第１の期間中に、メモリセルを選択することに少なくとも部分的に基づいて、メモリセルと関連付けられた残留電荷を放電し得る。幾つかの場合、メモリセルは、複数のメモリセルの内の第１のメモリセルであり、ここで、残留電荷は、第１のメモリセル又は複数のメモリセルの内の第２のメモリセルに対する以前のアクセス動作と関連付けられる。幾つかの場合、メモリセルは、中間電極を介して選択コンポーネントに結合され、ここで、残留電荷は中間電極において蓄積される。より具体的には、残留電荷は、共通導電線に結合されたメモリセルの中間電極中に貯留し得る。ブロック１６１０での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１０３】
ブロック１６１５において、方法１６００は、第１の期間が経過したか否かを判定し得る。第１の期間が経過していない場合、方法１６００は、ブロック１６１０に戻り得、残留電荷の放電を継続し得る。第１の期間が経過した場合、方法１６００はブロック１６２０を実施し得る。ブロック１６１５での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１０４】
ブロック１６２０において、方法１６００は、強誘電体メモリセルのデジット線と電子通信するコンデンサを第１の期間の後に充電し得る。幾つかの場合、第１のコンデンサはセンスコンデンサであり、それは、第２の期間中に充電される。充電することの一部として、メモリアレイは、デジット線を介して強誘電体メモリセルにコンデンサを結合するスイッチングコンポーネントを第２の期間中に活性化し得、ここで、第２の期間は第１の期間の後である。また、放電回路中のアンプは、第２の期間中に強誘電体メモリセルの出力を増幅し得、ここで、強誘電体メモリセルの論理状態は、増幅された出力に少なくとも部
分的に基づいて判定される。例えば、メモリセルの出力は、センスコンデンサに転送されると共に増幅される。
【０１０５】
幾つかの場合、方法１６００は、メモリセルと電子通信するコンデンサを充電し得、ここで、コンデンサは、第１の期間の後である第２の期間中に充電され、メモリセルとコンデンサとの間で共有される電荷は、メモリセルの論理状態に少なくとも部分的に基づく。第２の期間中、方法１６００は、デジット線を介してコンデンサをメモリセルに結合するスイッチングコンポーネントを第２の期間中に活性化し得る。幾つかの場合、方法１６００はまた、コンデンサを第１の電圧源から絶縁し得る。ブロック１６２０での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１０６】
ブロック１６２５において、方法１６００は、第２の期間が経過したか否かを判定し得る。第２の期間が経過していない場合、方法１６００は、ブロック１６２０に戻り得、センスコンデンサの充電を継続し得る。第２の期間が経過した場合、方法１６００はブロック１６３０を実施し得る。ブロック１６２５での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１０７】
ブロック１６３０において、方法１６００は、第１の供給電圧よりも小さい第２の共有電圧に結合されたラッチにコンデンサを結合するためのスイッチングコンポーネントを活性化し得る。より具体的には、方法１６００は、コンデンサをラッチに結合するための第１のスイッチングコンポーネントを活性化し得、コンデンサを事実上グランドするための第２のスイッチングコンポーネントを活性化し得る。この方法では、コンデンサの第１の端子は事実上グランドされ、コンデンサの第２の端子はフローティングのままである。この構成に起因して、第２の端子上で見られる電圧は、センスコンデンサの電荷を指し示し得、更に言うと、メモリセルの論理状態を指し示し得る。
【０１０８】
幾つかの場合、方法１６００は、コンデンサをラッチに結合するスイッチングコンポーネントを第３の期間中に活性化し得、ここで、第３の期間は第２の期間の後であり、ラッチは、強誘電体メモリセルを含むメモリセルのグループに対する供給電圧よりも低い供給電圧に結合される。幾つかの場合、方法１６００は、第３の期間中にコンデンサを強誘電体メモリセルから絶縁し得る。ブロック１６３０での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１０９】
ブロック１６３５において、方法１６００は、第３の期間が経過したか否かを判定し得る。第３の期間が経過していない場合、方法１６００は、ブロック１６３０に戻り得、センスコンデンサのラッチへの結合を継続し得る。第３の期間が経過した場合、方法１６００はブロック１６４０を実施し得る。ブロック１６３５での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１０】
ブロック１６４０において、方法１６００は、第１の期間の後、コンデンサ（例えば、センスコンデンサ）の電荷に少なくとも部分的に基づいて、強誘電体メモリの論理状態を判定し得る。幾つかの場合、方法１６００は、第３の期間中に論理状態を判定し得る。上で論じたように、センスコンデンサの第２の端子上の電圧は、対象メモリセル上に存在する電荷を指し示し得る。リファレンス電圧の電圧レベルは、メモリセルの論理状態に依存する第２の端子上の期待値に少なくとも部分的に基づいて選択される。方法１６００は、メモリセルの論理状態を判定するために、センスコンデンサの出力をリファレンス電圧と比較し得る。幾つかの場合、方法１６００は、コンデンサをラッチに結合することからもたらされるラッチの電圧に少なくとも部分的に基づいて、メモリセルの論理状態を判定し
得る。ブロック１６４０での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１１】
図１７は、本開示の様々な実施形態に従ったメモリアレイのフルバイアスセンシングのための方法１７００を説明するフローチャートを示す。方法１７００の動作は、本明細書に記述されるように、メモリアレイ１００又はそのコンポーネントにより実装され得る。例えば、方法１７００の動作は、図１、図１４、及び図１５を参照しながら記述したようなメモリコントローラにより実施され得る。幾つかの例では、メモリアレイ１００は、後述する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリアレイ１００は、以下に記述される機能の一部を専用のハードウェアを使用して実施し得る。
【０１１２】
ブロック１７０５において、方法１７００は、アクセス動作を実施するための対象メモリセルを選択し得る。この最初の選択は、デジット線及びワード線に電圧を印加することより対象メモリセルを実際に選択することとは異なり得る。代わりに、この選択プロセスは、対象メモリセルを物理的に選択することよりも前に、メモリコントローラにより行われ得る。アクセス動作は、書き込み動作、読み出し動作、リフレッシュ動作、又はメモリセルを使用して実施され得る任意のその他の種類の動作を含み得る。幾つかの場合、アクセス動作のために選択されたメモリセルは、デジット線と電子通信する。ブロック１７０５での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１３】
ブロック１７１０において、方法１７００は、強誘電体メモリセルと、強誘電体メモリセルのアクセス線に結合される選択コンポーネントとの間の中間電極から残留電荷を第１の期間中に放電し得る。メモリセル上でアクセス動作を実施することは、共通導電線、及び共通導電線と関連付けられたメモリセル上に貯留される残留電荷を生じさせ得る。対象メモリセル上でのアクセス動作中、それらの残留電荷は、対象メモリセルから出力された信号に寄与し得る。幾つかの実例では、残留電荷の寄与は、対象メモリセル上に蓄積されたデータに誤りを導き得、又は対象メモリセル上に蓄積された論理状態をメモリアレイ１００に誤って解釈させ得る。
【０１１４】
幾つかの場合、方法１７００は、デジット線と電子通信し得る付加的コンデンサを第１の期間中に充電し得る。これらの例では、付加的コンデンサは、シフトコンデンサであり得、ラッチにより見られるようなセンスコンデンサの出力電圧を変えるために使用される。用例では、シフトコンデンサは、ラッチ中に入力されるのにより適する電圧に変え得る。通常、センスコンデンサ上の電圧及び電荷は、放電回路の動作上の必要性により規定され得る。幾つかの場合、方法１７００は、第１のコンデンサ及びラッチと電子通信する第２のコンデンサを充電し得る。幾つかの場合、方法１７００は、第１のコンデンサ及び第２のコンデンサをラッチに結合するためのスイッチングコンポーネントを活性化し得る。ブロック１７１０での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１５】
ブロック１７１５において、方法１７００は、第１の期間が経過したか否かを判定し得る。第１の期間が経過していない場合、方法１７００は、ブロック１７１０に戻り得、残留電荷の放電及び／又は付加的コンデンサの充電を継続し得る。第１の期間が経過した場合、方法１７００はブロック１７２０を実施し得る。ブロック１７１５での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１６】
ブロック１７２０において、方法１７００は、シフトコンデンサ、センスコンデンサ、
及び対象メモリセルをラッチに結合するための１つ以上のスイッチングコンポーネントを活性化し得る。幾つかの場合、シフトコンデンサの第１の端子は第１の電圧源から切断され、シフトコンデンサの第２の端子は第２の電圧源から切断される。この方法では、対象メモリセル、センスコンデンサ、及びシフトコンデンサは第１の端子に全て接続され、シフトコンデンサの第２の端子はラッチに接続される。シフトコンデンサの第２の端子において見られる電圧は、対象メモリセル上に蓄積された論理状態を指し示し得る。ブロック１７２０での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１７】
ブロック１７２５において、方法１７００は、第２の期間が経過したか否かを判定し得る。第２の期間が経過していない場合、方法１７００は、ブロック１７２０に戻り得、電子コンポーネントのラッチへの結合を継続し得る。第２の期間が経過した場合、方法１７００はブロック１７３０を実施し得る。ブロック１７２５での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１８】
ブロック１７３０において、方法１７００は、第１の期間の後、センスコンデンサ及びシフトコンデンサの電荷に少なくとも部分的に基づいて、強誘電体メモリの論理状態を判定し得る。幾つかの場合、方法１７００は、第２の期間中に論理状態を判定し得る。上で論じられたように、シフトコンデンサの第２の端子上の電圧は、対象メモリセル上に存在する電荷を指し示し得る。リファレンス電圧の電圧レベルは、メモリセルの論理状態に依存する第２の端子上の期待値に少なくとも部分的に基づいて選択される。方法１７００は、対象メモリセルの論理状態を判定するために、シフトコンデンサ及びセンスコンデンサの出力をリファレンス電圧と比較し得る。ブロック１７３０での作動は、図１、図１４、及び図１５を参照しながら記述したような放電回路又はメモリコントローラにより実施され得る。
【０１１９】
したがって、方法１６００及び方法１７００は、メモリセルの論理値の破損を防止するため、又はメモリセル上に蓄積された論理値の解釈の破損を防止するためのメモリアレイのフルバイアスセンシングを提供し得る。方法１６００及び方法１７００は、したがって、選択コンポーネントと電子通信する強誘電体メモリセルを含むメモリアレイを動作する方法であり得、又は複数の強誘電体メモリセルを動作する方法であり得る。方法１６００及び方法１７００は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法１６００及び方法１７００からの一部は組み合わせられ得る。
【０１２０】
上述した方法は可能的実装を記述し、該動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。更に、（複数の）方法の内の２つ以上からの一部は組み合わせられ得る。
【０１２１】
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
【０１２２】
本明細書で使用されるように、用語“事実上のグランド（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに
戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする（virtual grounding）”又は“事実上グランドされる（virtually grounded）”は約０Ｖに
接続されることを意味する。
【０１２３】
用語“電子通信”並びに“結合する”又は“結合された”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作し得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。例えば、その他のコンポーネントを結合するスイッチは、結合されたコンポーネント間の電子通信を容易にし得る。
【０１２４】
用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。
【０１２５】
用語“短絡”は、当該２つのコンポーネント間の単一の介在コンポーネントの活性化を介して、コンポーネント間に導電経路を確立するコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉鎖された場合に第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。
【０１２６】
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
【０１２７】
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は
“不活性化”にされ得る。
【０１２８】
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語 “模範的
（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又
は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
【０１２９】
幾つかの場合、図１６及び図１７を参照しながら記述した方法の動作は装置により実施され得る。例えば、装置は、強誘電体メモリセルと、強誘電体メモリセルのアクセス線に結合される選択コンポーネントとの間の中間電極から残留電荷を第１の期間中に放電するための手段を含み得る。装置は、強誘電体メモリセルのデジット線と電子通信するコンデンサを第１の期間の後に充電するための手段をも含み得る。装置は、コンデンサの電荷に少なくとも部分的に基づいて、メモリセルの論理状態を判定するための手段をも含み得る。
【０１３０】
幾つかの例では、装置は、アクセス動作のためのメモリセルを選択するための手段であって、ここで、メモリセルはデジット線と電子通信する、該手段を含み得る。装置は、メモリセルと電子通信するコンデンサを充電するための手段であって、ここで、コンデンサは第１の期間の後である第２の期間中に充電され、メモリセルとコンデンサとの間で共有される電荷は、メモリセルの論理状態に少なくとも部分的に基づく、該手段をも含み得る。装置は、第１の供給電圧よりも小さい第２の供給電圧と電子通信するラッチにコンデンサを結合するためのスイッチングコンポーネントを活性化するための手段をも含み得る。装置は、コンデンサをラッチに結合することからもたらされるラッチの電圧に少なくとも部分的に基づいて、メモリセルの論理状態を判定するための手段を更に含み得る。
【０１３１】
添付の図において、同様のコンポーネント又は機構は、同様の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。
【０１３２】
本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書に記述される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。
【０１３３】
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能
は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを指し示す。
【０１３４】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
【０１３５】
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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