(57)【要約】  電圧駆動部（３）は、オン指令またはオフ指令に応じて電力用半導体素子（１００）の制御電極であるゲート（１０１）の電圧を遷移する。ゲート電圧検出部（４）は、ゲート電圧の検出信号（ＶＧ）を生成する。遅延信号生成部（５）は、検出信号（ＶＧ）に対して遅延時間を付与した遅延信号（ｄＶＧ）を生成する。差分演算部（６）は、検出信号（ＶＧ）および遅延信号（ｄＶＧ）の間の電圧差分信号（ＶＤ）を生成する。短絡状態検出部（７）は、電力用半導体素子（１００）のターンオン動作時において、電圧差分信号（ＶＤ）が基準電圧（ＶＲ１）を超えると、電力用半導体素子（１００）の短絡状態を検出する。
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【特許請求の範囲】
【請求項１】
制御電極を有する電力用半導体素子の駆動制御回路であって、
オン指令またはオフ指令に応じて前記制御電極の電圧を遷移するように作動する駆動部と、
前記制御電極の電気量を検出するように構成された検出部と、
前記検出部による前記電気量の検出信号に対して遅延時間を付与した遅延信号を生成するように構成された遅延信号生成部と、
前記検出信号および前記遅延信号の間の差分信号を生成するように構成された差分演算部と、
前記オン指令に応じた前記駆動部の作動時において、前記差分信号と基準値との比較結果に基づいて、前記電力用半導体素子の短絡状態を検出するように構成された短絡状態検出部とを備える、電力用半導体素子の駆動制御回路。
【請求項２】
前記短絡状態検出部は、前記差分信号の最大値が前記基準値を上回ったとき、または、前記差分信号の最小値が前記基準値を下回ったときに前記短絡状態を検出する、請求項１記載の電力用半導体素子の駆動制御回路。
【請求項３】
前記短絡状態検出部による前記短絡状態の検出に応答して、デフォルト状態である第１のレベルから第２のレベルに遷移した際、前記第２のレベルを保持した信号を出力するように構成された信号保持部をさらに備える、請求項１記載の電力用半導体素子の駆動制御回路。
【請求項４】
前記短絡状態検出部による前記短絡状態の検出に応答して、前記オフ指令を生成するように構成された短絡保護部をさらに備える、請求項１記載の電力用半導体素子の駆動制御回路。
【請求項５】
前記オフ指令に応じた前記駆動部による前記電気量の遷移速度を低下させるように構成された低速遮断部をさらに備え、
前記低速遮断部は、前記短絡状態検出部による前記短絡状態の検出に応答して作動する、請求項１記載の電力用半導体素子の駆動制御回路。
【請求項６】
前記電力用半導体素子は、１つの前記制御電極と２つの主電極とを有し、かつ、前記制御電極としてゲートを有する電圧駆動型素子であり、
前記駆動部は、前記ゲートの電圧を、前記オン指令に応じて第１の電圧に遷移する一方で、前記オフ指令に応じて第２の電圧に遷移するように構成され、
前記電気量は、ゲート電圧である、請求項１〜５のいずれか１項に記載の電力用半導体素子の駆動制御回路。
【請求項７】
前記遅延信号生成部における前記遅延時間は、非短絡状態において前記オン指令に応答して前記駆動部により前記ゲート電圧が前記第２の電圧から前記第１の電圧へ変化するまでの経過時間よりも短く設定される、請求項６記載の電力用半導体素子の駆動制御回路。
【請求項８】
前記電力用半導体素子は、１つの前記制御電極と２つの主電極とを有し、かつ、前記制御電極としてゲートを有する電圧駆動型素子であり、
前記駆動部は、前記ゲートの電圧を、前記オン指令に応じて第１の電圧に遷移する一方で、前記オフ指令に応じて第２の電圧に遷移するように作動し、
前記電気量は、ゲート電流である、請求項１〜５のいずれか１項に記載の電力用半導体素子の駆動制御回路。
【請求項９】
前記遅延信号生成部における前記遅延時間は、非短絡状態において前記駆動部が前記オン指令に応答して作動する際における、前記電力用半導体素子の前記主電極の間の電圧が所定の電圧まで低下するまでの、前記オン指令の生成時点からの経過時間よりも短くなるように設定される、請求項８記載の電力用半導体素子の駆動制御回路。
【請求項１０】
前記短絡状態検出部が前記短絡状態を検出する判定期間を設定する判定期間設定部をさらに備え、
前記判定期間設定部は、非短絡状態において前記オン指令が生成されてから、前記電力用半導体素子の前記主電極の間の電圧が所定の電圧まで低下するまでの期間を前記判定期間に設定する、請求項８記載の電力用半導体素子の駆動制御回路。
【請求項１１】
前記短絡状態検出部による判定結果を表す信号を出力する出力部と、
前記出力部からの信号を外部へ出力する出力端子とをさらに備える、請求項１〜５のいずれか１項に記載の電力用半導体素子の駆動制御回路。
【請求項１２】
前記差分演算部からの前記差分信号を受けて、当該差分信号の最大値または最小値であるピーク値を表す第１の信号を生成するための信号処理部と、
前記第１の信号と、前記短絡状態検出部による判定結果を表す第２の信号とのうちの少なくとも一方を出力対象として指定する信号を、前記駆動制御回路の外部から入力するためのセレクト端子と、
前記セレクト端子へ入力信号に応じて、前記第１および第２の信号のうちの前記出力対象に指定された少なく１つの信号を出力するように構成された出力部と、
前記出力部からの信号を前記駆動制御回路の外部へ出力する出力端子とをさらに備えた、請求項１〜５のいずれか１項に記載の電力用半導体素子の駆動制御回路。
【請求項１３】
前記第１の信号は、前記ピーク値をアナログデジタル変換した複数ビットを含むデジタル信号であり、
前記第２の信号は、前記判定結果を示すデジタル信号であり、
前記出力端子は、前記セレクト端子に対して前記第１および第２の信号を前記出力対象とする前記入力信号が入力された場合に、前記第１および第２の信号を含むシリアル信号を前記駆動制御回路の外部へ出力する、請求項１２記載の電力用半導体素子の駆動制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体素子の駆動制御回路に関し、特に、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）やＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）などの電力用半導体素子の短絡状態を検出する機能を備えた駆動制御回路に関する。
【背景技術】
【０００２】
ＩＧＢＴやＭＯＳＦＥＴなどの電力用半導体素子において短絡状態が発生すると、大電流が流れることから、電力用半導体素子が熱破壊する可能性がある。そのため、電力用半導体素子の短絡状態を検出、保護する機能が必要となる。【０００３】
特許文献１（特開２００１−１９７７２４号公報）に記載の電力用半導体素子の駆動回路は、電力用半導体素子の主端子間電圧（ＩＧＢＴに対してはコレクタ−エミッタ間電圧）を検出し、主端子間電圧が所定の判定値より大きい時、過電流状態や短絡状態であることを判定する。【０００４】
特許文献２（特開２００７−２５９５３３号公報）に記載の保護回路は、電力用半導体素子（ＩＧＢＴ）のコレクタ電流およびゲート電圧を検出する。短絡状態においてはゲート電圧がゲート駆動電源電圧まで一気に上昇し、また、大きなコレクタ電流が流れることから、ゲート電圧が予め設定された所定の電圧より高く、かつ、コレクタ電流値が予め設定された所定の電流値より高い時、短絡状態であると判定する。【０００５】
一方、特許文献３（特許第３８８３９２５号公報）には、電力用半導体素子（ＩＧＢＴ）のゲート電圧のみに基づいて短絡状態を検出する駆動回路の構成が記載されている。特に、短絡状態では、正常状態におけるいわゆるミラー期間が生じないことから、ミラー期間に相当する検出期間において、ゲート電圧が基準値を超えることに応じて短絡状態が検出される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１９７７２４号公報（段落［００２２］〜［００２８］、図１−図３）
【特許文献２】特開２００７−２５９５３３号公報（段落［００１３］〜［００１７］、図１）
【特許文献３】特許第３８８３９２５号公報（段落［００２３］〜［００２６］、［００３４］）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の駆動回路は、電力用半導体素子のコレクタ電圧を検出することにより、短絡状態であることを検出するが、正常状態と短絡状態とを区別するために、ターンオン動作指令後から一定期間は判定動作を行うことができない。そのため、短絡状態であることを検出するまでに長い時間を要するという問題がある。また、コレクタ電圧を検出する手段として高耐圧ダイオードを用いる必要があり、高コストになるという問題もある。【０００８】
特許文献２の保護回路は、コレクタ電流およびゲート電圧を用いることにより短絡状態であることを検出する。この結果、検出すべき制御量が２個になることから、装置が大型化し、高コストになるという問題がある。【０００９】
特許文献３の駆動回路は、短絡状態の誤検出防止のために、電力用半導体素子および駆動回路の物理定数に対応させて検出期間を設定することが必要となってしまう。このため、検出期間を適切に設定できなければ、短絡状態を誤検出する虞がある。【００１０】
この発明は上述のような課題を解決するためになされたもので、その目的は、低コストで、迅速かつ正確に電力用半導体素子の短絡状態を検出することが可能な駆動制御回路を提供することである。
【課題を解決するための手段】
【００１１】
この発明に係る電力用半導体素子の駆動制御回路は、制御電極を有する電力用半導体素子の駆動制御回路である。駆動制御回路は、駆動部と、検出部と、遅延信号生成部と、差分演算部と、短絡状態検出部とを備える。駆動部は、オン指令またはオフ指令に応じて制御電極の電圧を遷移するように作動する。検出部は、制御電極の電気量を検出するように構成される。遅延信号生成部は、検出部による電気量の検出信号に対して遅延時間を付与した遅延信号を生成するように構成される。差分演算部は、検出信号および遅延信号の間の差分信号を生成するように構成される。短絡状態検出部は、オン指令に応じた駆動部の作動時において、差分信号と基準値との比較結果に基づいて、電力用半導体素子の短絡状態を検出するように構成される。【００１２】
このような構成とすることにより、制御電極における単一の電気量の検出信号と遅延信号との差分信号のピーク値が基準電圧を超えるか否かに基づいて、時間的条件を組み合わせることなく、電力用半導体素子の短絡状態（アーム短絡）を検出することができる。したがって、低コストで正確に電力用半導体素子の短絡状態を検出することができる。さらに、差分信号のピーク値は、正常状態（非短絡状態）および短絡状態の間で電気量の挙動が大きく異なる、いわゆるミラー期間の開始直後のタイミングで生じるので、短絡状態の発生を、ターンオン指令後において迅速に検出することができる。
【発明の効果】
【００１３】
本発明によれば、低コストで、迅速かつ正確に電力用半導体素子の短絡状態を検出することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【図２】図１に示された遅延信号生成部の構成例を示す回路図である。
【図３】図１に示された差分演算部の構成例を示す回路図である。
【図４】電力用半導体素子の正常状態におけるターンオン時の電圧電流挙動を説明する概念的な波形図である。
【図５】電力用半導体素子の短絡状態におけるターンオン時の電圧電流挙動を説明する概念的な波形図である。
【図６】実施の形態１に従う駆動制御回路におけるゲート電圧およびその遅延電圧の挙動を説明するための波形図である。
【図７】実施の形態１に従う駆動制御回路における電圧差分信号の挙動を説明するための波形図である。
【図８】実施の形態１に従う駆動制御回路における判定結果を示す信号の波形図である。
【図９】図１に示された差分演算部の他の構成例を示す回路図である。
【図１０】本発明の実施の形態２に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【図１１】実施の形態２に従う駆動制御回路におけるゲート電流およびその遅延電流の挙動を説明するための波形図である。
【図１２】実施の形態２に従う駆動制御回路における電流差分信号の挙動を説明するための波形図である。
【図１３】本発明の実施の形態２の変形例１に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【図１４】図１３に示された判定期間設定部の動作を説明するための波形図である。
【図１５】本発明の実施の形態２の変形例２に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【図１６】本発明の実施の形態３に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【図１７】本発明の実施の形態３の変形例１に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【図１８】図１７に示した駆動制御回路におけるセレクト信号と出力端子からの出力データとの対応関係を示す図表である。
【図１９】図１７に示した駆動制御回路における出力端子からの出力データ（アナログ）の例を説明する図である。
【図２０】図１７に示した駆動制御回路におけるセレクト信号が「１０」のときの出力端子からの出力データ（デジタル）の例を説明する図である。
【図２１】図１７に示した駆動制御回路におけるセレクト信号が「１１」のときの出力端子からの出力データ（デジタル）の例を説明する図である。
【図２２】本発明の実施の形態３の変形例２に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を用いて説明する。
［実施の形態１］
図１は、本発明の実施の形態１に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【００１６】
図１を参照して、実施の形態１による駆動制御回路５１は、電力用半導体素子１００のオンオフを制御する。以下では、電力用半導体素子１００としてＩＧＢＴが例示される。したがって、電力用半導体素子１００は、「制御電極」であるゲート１０１の電圧に応じて、「主電極」であるコレクタ１０２およびエミッタ１０３間の電流経路を形成する「閉状態（オン）」および当該電流経路を遮断する「開状態（オフ）」が制御される。なお、電力用半導体素子１００は、ＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴなどの自己消弧型半導体素子であってもよい。
【００１７】
まず、駆動制御回路５１の構成のうちの、電力用半導体素子１００のオンオフを制御する回路部分の構成を説明する。駆動制御回路５１は、制御指令部１０と、電圧駆動部３と、ゲート抵抗２ａ，２ｂと、低速遮断部９とを含む。
【００１８】
制御指令部１０は、駆動制御回路５１の外部からのオンオフ指令に応じて制御信号Ｓｇを生成する。制御信号Ｓｇは、論理ハイレベル（以下、単に「Ｈレベル」とも称する）および、論理ローレベル（以下、単に「Ｌレベル」とも称する）のいずれかに設定される。
【００１９】
制御指令部１０は、電力用半導体素子１００のオフ指令時には、制御信号ＳｇをＨレベルからＬレベルに変化させる。一方で、電力用半導体素子１００のオン指令時には、制御信号Ｓｇは、ＬレベルからＨレベルに遷移される。
【００２０】
電圧駆動部３は、半導体スイッチ２１および２２を有する。半導体スイッチ２１は、エミッタ１０３に対してゲート１０１に正バイアス電圧Ｖｐを供給する電圧ノード１９と、ゲート抵抗２ａとの間に接続される。半導体スイッチ２２は、エミッタ１０３に対してゲート１０１に負バイアス電圧Ｖｎを供給する電圧ノード２０と、ゲート抵抗２ｂとの間に接続される。なお、一例として、エミッタ１０３を９（Ｖ）とし、電圧ノード１９を２４（Ｖ）、電圧ノード２０を０（Ｖ）とすることで、正バイアス電圧Ｖｐを１５（Ｖ）、負バイアス電圧Ｖｎを−９（Ｖ）とする。以下、各半導体スイッチは、バイポーラトランジスタあるいはＭＯＳＦＥＴといった半導体スイッチング素子を用いるものとする。
【００２１】
半導体スイッチ２１は、制御信号Ｓｇに応じてオンオフする。一方で、半導体スイッチ２２は、制御信号Ｓｇが入力されたインバータ２３の出力に応じてオンオフする。すなわち、半導体スイッチ２１および２２は、制御信号Ｓｇに応じて相補的にオンオフする。
【００２２】
制御信号ＳｇがＨレベルに設定されると、半導体スイッチ２１のオンにより、ゲート１０１は、ゲート抵抗２ａを経由して電圧ノード１９と接続される。これにより、ゲート１０１が正バイアス電圧Ｖｐに遷移されることによって、電力用半導体素子１００はオンされる。ターンオン時における、ゲート電圧の変化速度、すなわち、駆動速度は、ゲート抵抗値（ゲート抵抗２ａの抵抗値）に応じて変化する。
【００２３】
一方で、制御信号ＳｇがＬレベルに設定されると、半導体スイッチ２２のオンにより、ゲート１０１は、ゲート抵抗２ｂを経由して電圧ノード２０と接続される。これにより、ゲート１０１が負バイアス電圧Ｖｎに遷移されることによって、電力用半導体素子１００はオフされる。ターンオフ時における、ゲート電圧の変化速度、すなわち、駆動速度は、ゲート抵抗値に応じて変化する。以下では、電力用半導体素子１００のエミッタ１０３に対するゲート１０１の電圧（ゲートエミッタ間電圧Ｖｇｅ）を、単に「ゲート電圧Ｖｇ」とも称する。
【００２４】
低速遮断部９は、ゲート抵抗２ｂと並列に接続された、半導体スイッチ２４およびゲート抵抗２ｃを含む。半導体スイッチ２４は、後述する短絡保護部８からの保護信号Ｓ２に応じてオンオフされる。半導体スイッチ２４のオンオフにより、ターンオフ時におけるゲート抵抗値を変化させることができる。
【００２５】
具体的には、半導体スイッチ２４のオン時には、並列接続されたゲート抵抗２ｂおよび２ｃがゲート１０１の放電経路に含まれる一方で、半導体スイッチ２４のオフ時には、ゲート抵抗２ｂのみがゲート１０１の放電経路に含まれる。
【００２６】
したがって、半導体スイッチ２４のオフ時には、半導体スイッチ２４のオン時と比較して、ゲート抵抗値が増加する。これにより、ゲート１０１が負バイアス電圧Ｖｎへ向かって変化する速度（駆動速度）が低下するので、ターンオフ動作が緩やかになる。半導体スイッチ２４は、電力用半導体素子１００の正常時にはオンされる一方で、電力用半導体素子１００の短絡状態が検出された場合に、保護信号Ｓ２に応じてオフされる。
【００２７】
このように、オンオフ指令に従う制御信号Ｓｇに応じてゲート１０１の電圧を遷移することによって、電力用半導体素子１００のオンオフが制御される。制御指令部１０および電圧駆動部３によって、「駆動部」の一実施例を構成することができる。
【００２８】
次に、駆動制御回路５１のうちの電力用半導体素子１００の短絡状態の検出に関する回路部分の構成を説明する。駆動制御回路５１は、ゲート電圧検出部４と、遅延信号生成部５と、差分演算部６と、短絡状態検出部７と、信号保持部１８と、短絡保護部８とをさらに含む。
【００２９】
ゲート電圧検出部４は、ゲート電圧Ｖｇに従う検出信号ＶＧを生成する。検出信号ＶＧは、ゲート電圧Ｖｇに対応したアナログ電圧信号である。遅延信号生成部５は、検出信号ＶＧを所定の遅延時間だけ遅延させた遅延信号ｄＶＧを生成する。
【００３０】
図２は、遅延信号生成部５の構成例を示す回路図である。
図２を参照して、遅延信号生成部５は、抵抗素子１１およびキャパシタ１２によるＲＣフィルタによって構成することができる。当該ＲＣフィルタの入力を検出信号ＶＧとし、出力を遅延信号ｄＶＧとすることにより、抵抗素子１１の抵抗値およびキャパシタ１２の容量値の積に従うＲＣ時定数に応じた遅延時間を、検出信号ＶＧおよび遅延信号ｄＶＧの間に付与することができる。
【００３１】
再び図１を参照して、差分演算部６は、ゲート電圧検出部４からの検出信号ＶＧおよび遅延信号生成部５からの遅延信号ｄＶＧの電圧差を増幅した電圧差分信号ＶＤを出力する。
【００３２】
図３は、差分演算部６の構成例を説明する回路図である。
図３を参照して、差分演算部６は、抵抗素子Ｒ１〜Ｒ４およびオペアンプ１３による、差動増幅による減算回路によって構成することができる。抵抗素子Ｒ１〜Ｒ４の抵抗値をＲ１〜Ｒ４とすると、反転入力端子への入力電圧Ｖａ、非反転入力端子への入力電圧Ｖｂおよび、減算回路からの出力電圧Ｖｃの間には、下記（１）式が成立することが公知である。
【００３３】
【数１】
2016203937.tif 000003
【００３４】
（１）式において、Ｒ３＝Ｒ１かつＲ４＝Ｒ２とすると、下記（２）式が成立する。
【００３５】
【数２】
2016203937.tif 000004
【００３６】
したがって、検出信号ＶＧを非反転入力端子へ入力し（Ｖｂ＝ＶＧ）、遅延信号ｄＶＧを反転入力端子へ入力すると（Ｖａ＝ｄＶＧ）、差分演算部６からの電圧差分信号ＶＤは、下記（３）式で示される。式（３）において、ｋｇ＝（Ｒ２／Ｒ１）であり、減算回路での増幅ゲインに相当する。
【００３７】
ＶＤ＝ｋｇ・（ＶＧ−ｄＶＧ）    …（３）
再び図１を参照して、短絡状態検出部７は、電圧比較器（コンパレータ）によって構成される。短絡状態検出部７は、差分演算部６からの電圧差分信号ＶＤおよび、基準電圧発生部１７ａからの基準電圧ＶＲ１との比較に従って、判定信号Ｓ０を出力する。基準電圧発生部１７ａは、電圧ノード１９および駆動制御回路５１のグランド間に接続された分圧器、あるいは、３端子レギュレータ等によって構成されて、基準電圧ＶＲ１に相当する一定の直流電圧を出力する。
【００３８】
たとえば、ＶＤ＞ＶＲ１のとき判定信号Ｓ０はＨレベルに設定され、ＶＤ≦ＶＲ１のとき判定信号Ｓ０はＬレベルに設定される。信号保持部１８は、判定信号Ｓ０のＨレベルを保持する信号Ｓ１を出力する。短絡保護部８は、信号Ｓ１がＨに変化すると、短絡状態の発生時に電力用半導体素子１００の保護信号Ｓ２をＨレベルに設定する。
【００３９】
このように、実施の形態１に従う駆動制御回路５１では、ゲート電圧の検出信号と当該検出信号の遅延信号との差分信号の挙動に基づいて、電力用半導体素子１００が短絡状態であるか否かを判定する。以下、この判定手法について詳細に説明する。
【００４０】
図４は、電力用半導体素子の正常状態におけるターンオン時の電圧電流挙動を説明する概念的な波形図である。
【００４１】
図４を参照して、時刻ｔ０にオン指令に応じて、ゲート１０１が正バイアス電圧Ｖｐへ遷移される。これに応じて、ゲート電圧Ｖｇが上昇するとともに、電力用半導体素子１００がターンオンされる。これに伴い、コレクタ電流Ｉｃが上昇するとともに、コレクタ−ミッタ間電圧Ｖｃｅが低下する。
【００４２】
このとき、正常状態（すなわち、短絡の非発生状態）では、ゲート電圧Ｖｇが正バイアス電圧Ｖｐへ上昇するまでの途中で、一定値となる期間（いわゆる、ミラー期間）が存在することが知られている。
【００４３】
一方で、図５には、電力用半導体素子の短絡状態におけるターンオン時の電圧電流挙動を説明する概念的な波形図が示される。
【００４４】
図５を参照して、電力用半導体素子が短絡状態となるアーム短絡状態では、ミラー期間が存在することなく、ゲート電圧Ｖｇが正バイアス電圧Ｖｐまで急激に上昇するとともに、過大なコレクタ電流Ｉｃが流れる。
【００４５】
特許文献２では、２個の電気量（ゲート電圧およびコレクタ電流）を検出して、ゲート電圧Ｖｇが所定電圧値より高く、かつ、コレクタ電流Ｉｃが所定電流値より高い状態で、短絡状態であると判定している。一方で、特許文献３では、ゲート電圧のみに基づいて短絡状態を検出するために、正常時におけるミラー期間に対応させた判定期間の設定、すなわち、時間的条件の組み合わせが必要となるので、短絡状態の検出漏れ、ないし、誤検出が発生することが懸念される。
【００４６】
なお、一般的に、電力変換器の高効率化および小型化に有用であるパワーデバイスとして知られているＳｉＣ−ＭＯＳＦＥＴでは、ミラー期間におけるゲート電圧が、ＩＧＢＴでの特性（図５）と比較して、緩やかに上昇する傾向にあることが知られている。この結果、正常状態および短絡状態の間でのゲート電圧の差が小さくなるので、ゲート電圧のみに基づく短絡状態の検出は相対的に困難となることが懸念される。
【００４７】
図６は、実施の形態１に従う駆動制御回路におけるゲート電圧およびその遅延電圧の挙動を説明するための波形図が示される。図６には、電力用半導体素子（ＩＧＢＴ）１００の定格および駆動制御回路５１の各回路定数に基づくシミュレーション結果が、正常状態（非短絡状態）および短絡状態の間で比較される。
【００４８】
図６の横軸は時間軸を示し、１目盛が１（μｓ）であるものとする。図６には、ゲート電圧のシミュレーション結果として、正常状態でのゲート電圧Ｖｇおよび短絡状態でのゲート電圧Ｖｇ＊の波形が示される。ＶｇおよびＶｇ＊の比較から明らかなとおり、正常状態では時刻ｔａからミラー期間が発生している一方で、短絡状態ではミラー期間が生じることなく、電圧が急激に上昇している。
【００４９】
さらに、図６には、ゲート電圧Ｖｇ（正常状態）およびＶｇ＊（短絡状態）のそれぞれに対して、遅延信号生成部５（図２）での遅延時間が付与された遅延電圧ｄＶｇおよびｄＶｇ＊のシミュレーション結果がさらに示される。ここでは、遅延信号生成部５におけるＲＣ時定数を２（μｓ）としている。
【００５０】
また、図７には、実施の形態１に従う駆動制御回路における電圧差分信号の挙動を説明するための波形図が示される。図７には、差分演算部６が出力する電圧差分信号のシミュレーション結果が、正常状態および短絡状態の間で比較される。なお、図７および図６の時間軸は共通である。
【００５１】
図７を参照して、電圧差分信号ＶＤは、図６に示した正常状態におけるゲート電圧Ｖｇおよび遅延電圧ｄＶｇの差分（Ｖｇ−ｄＶｇ）によって求められている。一方で、電圧差分信号ＶＤ＊は、図６に示した短絡状態におけるＶｇ＊およびｄＶＧ＊の差分（Ｖｇ＊−ｄＶｇ＊）によって求められている。なお、図１に示した実際の回路では、ゲート電圧Ｖｇ，Ｖｇに対応した検出信号ＶＧおよび遅延電圧ｄＶｇ，ｄＶｇ＊に対応した遅延信号ｄＶＧから電圧差分信号ＶＤが求められる。
【００５２】
時刻ｔａ以降において、電圧差分信号ＶＤおよびＶＤ＊の間に挙動の差異が生じる。具体的には、正常状態での電圧差分信号ＶＤが時刻ｔａ以降では連続的に減少する一方で、短絡状態での電圧差分信号ＶＤ＊は、時刻ｔａ以降も上昇した後に時刻ｔｂ以降で低下に転じる。このため、時刻ｔａ〜ｔｂ間の電圧差分信号ＶＤ＊の領域には、ターンオン動作を通じて電圧差分信号ＶＤは達することがない。このように、ゲート電圧の電圧差分信号には、短絡状態時に到達する一方で正常状態時には到達することがない電圧領域が存在することが理解される。
【００５３】
この結果、判定時間を設けることなく、すなわち、時間的条件を組み合わせることなく、差分演算部６からの電圧差分信号の最大値（ピーク値）のみに基づいて、短絡状態が発生していると判定することが可能となる。たとえば、図７中に例示するように、電圧差分信号の時刻ｔａでの電圧値（ＶＤ＊＝ＶＤ）と時刻ｔｂでのピーク値（ＶＤ＊）との間に、短絡状態を検出するための基準電圧ＶＲを設定することができる。また、電圧差分信号が基準電圧ＶＲを超えるタイミングについても、ミラー期間の開始直後（時刻ｔａ直後）である。
【００５４】
なお、遅延信号生成部５における遅延時間については、正常状態および短絡状態の間で電圧差分信号の最大値（ピーク値）に差が生じるように適切に設定することが必要である。図６を参照して、ゲート電圧の遅延時間が小さ過ぎると検出信号および遅延信号の電圧差を確保できなくなることが理解される。一方で、正常状態時においてゲート電圧が負バイアス電圧Ｖｎから正バイアス電圧Ｖｐに立ち上がるまでの経過時間（図６中のＴｐ１。約５（μｓ））よりも遅延時間が長いと、短絡状態での電圧差分信号のレベルを確保できなくなる。
【００５５】
図６の例では、遅延信号生成部５をＲＣフィルタによる一次遅れ系で構成し、時定数＝２（μｓ）に対応した遅延時間とすることで、上記経過時間Ｔｐ１よりも短い遅延時間を設定している。これにより、図６および図７に示されるように、正常状態および短絡状態の間で電圧差分信号のピーク値に適切な差を生じさせている。なお、「主電極」間の電圧差であるコレクタ−エミッタ間電圧Ｖｃｅ（図４）に着目して、コレクタ−エミッタ間電圧Ｖｃｅが所定電圧よりも低くなるまでの経過時間よりも短くなるように、遅延信号生成部５での遅延時間を同程度に設定してもよい。
【００５６】
再び図１を参照して、実施の形態１に従う駆動制御回路５１では、電圧比較器で構成された短絡状態検出部７が、差分演算部６からの電圧差分信号ＶＤおよび基準電圧ＶＲ１との比較に従って、判定信号Ｓ０をＨレベルまたはＬレベルに設定する。基準電圧ＶＲ１は、差分演算部６での増幅ゲイン等を考慮して、基準電圧ＶＲ（図７）に従って設定される。
【００５７】
図８は、実施の形態１に従う駆動制御回路５１における判定結果の例を示す信号の波形図である。図８には、駆動制御回路５１における電力用半導体素子が短絡状態のときの信号の挙動が示される。
【００５８】
図８を参照して、短絡状態検出部７による判定信号Ｓ０は、電圧差分信号ＶＤが基準電圧ＶＲ１よりも高くなる期間においてＨレベルに設定される。この結果、短絡状態時には、図７における時刻ｔａ直後にＶＤ＊＞ＶＲ１となるタイミングで、判定信号Ｓ０がＬレベルからＨレベルに変化する。
【００５９】
判定信号Ｓ０がＨレベルに変化すると、以降では、信号保持部１８からの信号Ｓ１がＨレベルに保持される。これにより、電力用半導体素子１００における短絡状態の発生が記録される。短絡状態の発生が記録されると、短絡保護部８は、保護信号Ｓ２をＨレベルに設定する。
【００６０】
制御指令部１０は、外部からのオンオフ指令に加えて、保護信号Ｓ２がＨレベルに設定されると、制御信号ＳｇをＬレベルに変化させる。これにより、等価的にはオフ指令が発せられて、電力用半導体素子１００はターンオフする。これにより、電力用半導体素子１００をオフすることができる。
【００６１】
さらに、制御指令部１０は、保護信号Ｓ２がＨレベルの期間には、制御信号ＳｇをＬレベルに固定する。これにより、等価的にオン指令の生成が禁止されることによって、短絡状態が検出された電力用半導体素子１００がオンされて過電流が生じることを防止できる。
【００６２】
低速遮断部９の半導体スイッチ２４は、たとえばｐ型のＭＯＳＦＥＴを適用することにより、保護信号Ｓ２のＬレベル時にオンする一方でＨレベル時にオフするように構成される。これにより、短絡状態が検出された電力用半導体素子１００のターンオフ時には、ゲート電圧の変化速度を緩やかにすることによって、ターンオフの際に発生するコレクタ−エミッタ間のサージ電圧を抑制することができる。
【００６３】
このように、本実施の形態１に従う電力用半導体素子の駆動制御回路によれば、ゲート電圧を「制御電極の電気量」として検出し、当該電気量の検出信号および遅延信号の差分信号のピーク値に基づいて、正常状態でのミラー期間の開始直後のタイミングにおいて、電力用半導体素子の短絡状態（アーム短絡）を検出することが可能である。これにより、ゲート電圧のみの検出により、かつ、時間的条件を組み合わせることなく、電力用半導体素子の短絡状態（アーム短絡）の発生を、迅速かつ正確に検出することができる。
【００６４】
また、短絡状態検出部７による判定信号Ｓ０を保持する構成を設けるとともに、短絡状態の検出時には、電力用半導体素子１００を強制的にターンオフすることで、電力用半導体素子１００を過電流から保護することができる。また、低速遮断部９を作動させることで、ターンオフ時におけるサージ電圧を抑制することによって、電力用半導体素子１００を保護することができる。
【００６５】
［実施の形態１の変形例］
実施の形態１の変形例では、差分演算部６の他の構成例を説明する。
【００６６】
図９は、図１に示された差分演算部６の他の構成例を示す回路図である。
図９を参照して、差分演算部６は、抵抗素子Ｒ０，Ｒ５〜Ｒ７およびオペアンプ１４ａ〜１４ｃによる、いわゆるインスツルメンテーションアンプによって構成することができる。インスツルメンテーションアンプは、図３に示された差動増幅による減算回路と比較して、ノイズの多い環境下においても安定した動作が得られることから、工業用計測回路によく用いられている。
【００６７】
抵抗素子Ｒ０，Ｒ５〜Ｒ７の抵抗値をＲ０，Ｒ5〜Ｒ7とすると、オペアンプ１４ａの非反転入力端子への入力電圧Ｖａ、オペアンプ１４ｂの非反転入力端子への入力電圧Ｖｂおよび、差分演算部６からの出力電圧Ｖｃの間には、下記（４）式が成立する。
【００６８】
【数３】
2016203937.tif 000005
【００６９】
したがって、Ｖｂ＝ＶＧ、かつ、Ｖａ＝ｄＶＧとなるように、ゲート電圧検出部４および遅延信号生成部５からの出力を差分演算部６へ入力すると、上記式（３）と同様に、検出信号ＶＧおよび遅延信号ｄＶＧの電圧差に比例した電圧差分信号ＶＤを得ることができる。
【００７０】
この結果、図１の構成例において、差分演算部６として図９に示されたインスツルメンテーションアンプを適用しても、実施の形態１と同様に、ゲート電圧とゲート電圧の遅延信号との電圧差分信号のピーク値に基づいて、電力用半導体素子の短絡状態（アーム短絡）の発生を迅速かつ正確に検出することができる。
【００７１】
［実施の形態２］
実施の形態２では、ゲート電圧の差分信号に代えて、ゲート電流の差分信号（以下、「電流差分信号」とも称する）に基づいて電力用半導体素子の短絡状態（アーム短絡）を検出するための構成について説明する。
【００７２】
図１０は、本発明の実施の形態２に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【００７３】
図１０を図１と比較して、実施の形態２に従う駆動制御回路５２は、実施の形態１に従う駆動制御回路５１と比較して、ゲート電圧検出部４および基準電圧発生部１７ａに代えて、ゲート電流検出部１５および基準電圧発生部１７ｂをそれぞれ含む点で異なる。駆動制御回路５２のその他の部分の構成は、駆動制御回路５１と同様であるので詳細な説明は繰り返さない。すなわち、実施の形態２に従う駆動制御回路５２においても、電圧駆動部３によってゲート１０１の電圧が遷移されることによって、電力用半導体素子１００のオンオフが制御される。
【００７４】
ゲート電流検出部１５は、たとえば、カレントトランス（ＣＴ）やロゴスキーコイルによって構成することができる。ゲート電流検出部１５は、ゲート電流に比例した電圧値を有する検出信号Ｖｉｇを生成する。
【００７５】
遅延信号生成部５は、ゲート電流検出部１５からの検出信号Ｖｉｇを所定の遅延時間だけ遅延させた遅延信号ｄＶｉｇを生成する。遅延信号生成部５による遅延時間は、図２のＲＣフィルタの時定数によって調整される。そして、差分演算部６は、ゲート電流検出部１５からの検出信号Ｖｉｇおよび遅延信号生成部５からの遅延信号ｄＶｉｇの電圧差を増幅した電流差分信号ＶＤｉｇを出力する。差分演算部６は、図３または図９に示された回路構成を適用することができる。
【００７６】
電圧比較器によって構成される短絡状態検出部７は、差分演算部６からの電流差分信号ＶＤｉｇおよび、基準電圧発生部１７ｂからの基準電圧ＶＲ２との比較に従って、判定信号Ｓ０を出力する。基準電圧発生部１７ｂは、基準電圧発生部１７ａとは異なる基準電圧ＶＲ２を生成する。基準電圧発生部１７ｂは、基準電圧発生部１７ａと同様に、分圧器、あるいは、３端子レギュレータ等によって構成することができる。
【００７７】
次に、図１１および図１２を用いて電力用半導体素子（ＩＧＢＴ）１００におけるゲート電流の挙動を説明する。なお、図１１および図１２の横軸は、共通の時間軸であり、１目盛が１（μｓ）であるものとする。
【００７８】
また、図１１および図１２では、ゲート電流Ｉｇ、その遅延電流ｄＩｇおよび、両者の差分電流（Ｉｇ−ｄＩｇ）について、電流値ベースで表記する。すなわち、図１０に示した実際の回路では、これらの電流値に応じた電圧値である上述の検出信号Ｖｉｇ、遅延信号ｄＶｉｇおよび電流差分信号ＶＤｉｇに従って、短絡状態の検出動作が実行される。
【００７９】
図１１には、図６と同一のターンオン動作におけるゲート電流のシミュレーション結果が示されている。具体的には、正常状態でのゲート電流Ｉｇおよび短絡状態でのゲート電流Ｉｇ＊と、遅延電流ｄＩｇおよびｄＩｇ＊のシミュレーション波形がさらに示される。
【００８０】
ゲート電流ＩｇおよびＩｇ＊の比較から明らかなとおり、正常状態では時刻ｔｃからミラー期間が発生している一方で、短絡状態ではミラー期間が生じることなく、電流が連続的に低下している。なお、時刻ｔｃは、ゲート電圧波形（図６、図７）での時刻ｔａと同一タイミングである。
【００８１】
遅延電流ｄＩｇおよびｄＩｇ＊は、ゲート電流ＩｇおよびＩｇ＊を遅延信号生成部５に（図２）に入力したときのシミュレーション結果を示している。
【００８２】
実施の形態２についても、遅延信号生成部５における遅延時間については、正常状態および短絡状態の間で電流差分信号のピーク値に差が生じるように適切に設定することが必要である。具体的には、ゲート電流に関しては、正常状態時においてゲート電流Ｉｇが最大値に達してからゲート電流が略一定となるミラー期間が終了するまでの経過時間（図１１中のＴｐ２。約２．０（μｓ））よりも遅延時間が長いと、短絡状態での電流差分信号のレベルを確保できなくなる。
【００８３】
図１１および図１２の例では、遅延信号生成部５（図２）をＲＣフィルタによる一次遅れ系で構成し、時定数＝８００（ｎｓ）に対応した遅延時間とすることで、上記経過時間Ｔｐ２よりも短い遅延時間を設定している。これにより、図６および図７に示されるように、正常状態および短絡状態の間で電圧差分信号のピーク値に適切な差を生じさせている。
【００８４】
図１２を参照して、差分電流ＩＤは、図１１に示した正常状態におけるゲート電流Ｉｇおよび遅延電流ｄＩｇの差分（Ｉｇ−ｄＩｇ）によって求められている。一方で、差分電流ＩＤ＊は、図１１に示した短絡状態におけるゲート電流Ｉｇ＊および遅延電流ｄＩｇ＊の差分（Ｉｇ−ｄＩｇ＊）によって求められている。
【００８５】
時刻ｔｃ以降において、差分電流ＩＤおよびＩＤ＊の間に挙動の差異が生じる。具体的には、正常状態での差分電流ＩＤは時刻ｔｃ以降略一定となる一方で、短絡状態での差分電流ＩＤ＊は時刻ｔｃ以降さらに低下した後に上昇に転じる。このため、差分電流ＩＤ＊の負電流領域におけるピーク値（すなわち、最小値）は、ターンオン動作を通じて差分電流ＩＤが達することがない電流領域に存在することになる。
【００８６】
したがって、図１２中に例示するように、時刻ｔｃでの差分電流値（ＩＤ＊＝ＩＤ）とＩＤ＊のピーク値との間に、短絡状態を検出するための基準電流ＩＲを設定することができる。この結果、ゲート電流を検出しても、実施の形態１と同様に、時間的条件を組み合わせることなく、差分演算部６からの電流差分信号のピーク値のみに基づいて、短絡状態が発生していると判定することが可能となる。
【００８７】
再び図１０を参照して、短絡状態検出部７は、電流差分信号ＶＤｉｇが基準電圧ＶＲ２を下回ると、判定信号Ｓ０をＨレベルに設定する。基準電圧ＶＲ２は、差分演算部６での増幅ゲイン等を考慮して、基準電流ＩＲ（図１２）に従って設定される。
【００８８】
なお、図１２における差分電流のピーク値は負となっているが、図１０の構成では、差分演算部６（図３または図９）において、遅延信号ｄＶｉｇおよび電流差分信号ＶＤｉｇの入力先を入れ替えることで、ピーク値が正となるように、差分電流ＩＤに応じた電流差分信号ＶＤｉｇを生成することも可能である。この場合には、電流差分信号ＶＤｉｇおよび基準電圧ＶＲ２の短絡状態検出部７への入力先が入れ替えられる。また、基準電圧ＶＲ２についても正電圧に設定される。
【００８９】
したがって、短絡状態検出部７は、電流差分信号ＶＤｉｇの極性が図１２と同じであり基準電圧ＶＲ２が負電圧である場合には、ＶＤｉｇ＜ＶＲ２の期間において判定信号Ｓ０をＨレベルに設定する。一方で、電流差分信号ＶＤｉｇの極性が反転されて基準電圧ＶＲ２が正電圧である場合には、短絡状態検出部７は、ＶＤｉｇ＞ＶＲ２の期間において判定信号Ｓ０をＨレベルに設定する。短絡状態検出部７を構成する電圧比較器への入力の極性（＋／−端子）を適宜入れ替えることによって、実施の形態１と共通の極性で判定信号Ｓ０を生成することができる。
【００９０】
このように、本実施の形態２に従う電力用半導体素子の駆動制御回路によれば、ゲート電流を「制御電極の電気量」として検出しても、ゲート電圧を検出した実施の形態１と同様に、迅速かつ正確に電力用半導体素子の短絡状態（アーム短絡）の発生を検出することができる。すなわち、ゲート電流のみの検出によっても、時間的条件を組み合わせることなく、電力用半導体素子の短絡状態を検出できる。
【００９１】
さらに、判定信号Ｓ０に応じて、信号保持部１８および短絡保護部８が実施の形態１と同様に動作することにより、電力用半導体素子１００を低速遮断部９の作動を伴ってターンオフさせることにより、電力用半導体素子１００の保護を図ることができる。
【００９２】
［実施の形態２の変形例１］
図１３は、本発明の実施の形態２の変形例１に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【００９３】
図１３を図１０と比較して、実施の形態２の変形例１に従う駆動制御回路５３は、実施の形態２に従う駆動制御回路５２と比較して、判定期間設定部２５をさらに含む点で異なる。駆動制御回路５３のその他の部分の構成は、駆動制御回路５２と同様であるので詳細な説明は繰り返さない。
【００９４】
判定期間設定部２５は、短絡状態検出部７による判定期間を設定するための信号Ｓｗを生成する。短絡状態検出部７は、信号ＳｗのＨレベル期間では、実施の形態２で説明したように動作して、電流差分信号ＶＤｉｇが基準電圧ＶＲ２を超えると、判定信号Ｓ０をＨレベルに設定する。一方で、短絡状態検出部７は、信号ＳｗのＬレベル期間では、判定信号Ｓ０をＬレベルに固定する。
【００９５】
図１４は、判定期間設定部２５の動作を説明するための波形図である。図１４には、図１１および図１２と同様の電流挙動（ゲート電流、遅延電流、差分電流）と、判定期間設定部２５による信号Ｓｗとの対応関係が示される。
【００９６】
図１４を参照して、判定期間を設定する信号Ｓｗは、ターンオン指令が発生された時刻ｔｓから時刻ｔｘまでの間Ｈレベルに設定する一方で、時刻ｔｘ以降ではＬレベルに設定される。
【００９７】
時刻ｔｘは、正常状態でのゲート電流Ｉｇが略一定となるミラー期間の終了タイミングに対応して設定される。時刻ｔｘ以降では、差分電流ＩＤが時刻ｔｘ以前よりも低下するので、正常状態での差分電流ＩＤのピーク値と基準電流ＩＲとの差が縮小する。一方で、短絡状態での差分電流ＩＤ＊の負のピーク値（最小値）は、時刻ｔｘよりも前に発生する。なお、「主電極」間の電圧差であるコレクタ−エミッタ間電圧Ｖｃｅ（図４）に着目して、コレクタ−エミッタ間電圧Ｖｃｅが所定電圧よりも低くなるまでの経過時間よりも短くなるように、時刻ｔｘを同程度に設定してもよい。
【００９８】
したがって、時刻ｔｘ以降を判定期間から除外するように信号Ｓｗを設定することによって、短絡状態の誤検出の可能性を低下させることができる。
【００９９】
このように、本実施の形態２の変形例１による駆動制御回路によれば、判定期間を限定することによって、実施の形態２による駆動制御回路の効果に加えて、短絡状態の誤検出をさらに防止することが可能となる。
【０１００】
［実施の形態２の変形例２］
図１５は、本発明の実施の形態２の変形例２に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【０１０１】
図１５を図１０と比較して、実施の形態２の変形例２に従う駆動制御回路５４は、実施の形態２に従う駆動制御回路５２と比較して、ゲート電流検出部１５に代えて、ゲート抵抗両端電圧検出部１６を含む点で異なる。駆動制御回路５４のその他の部分の構成は、駆動制御回路５２と同様であるので詳細な説明は繰り返さない。
【０１０２】
ゲート抵抗両端電圧検出部１６は、ターンオン時に電流が流れるゲート抵抗２ａの両端の電位差を検出することによって、ゲート電流を等価的に検出する。したがって、ゲート抵抗両端電圧検出部１６は、電圧差を演算するための差分演算部６と同様に、図３に示された差動増幅による減算回路、あるいは、図６に示されたインスツルメンテーションアンプによって構成することができる。すなわち、図３または図６の構成において、入力電圧Ｖａとしてゲート抵抗２ａのゲート側の一端の電圧を入力し、入力電圧Ｖｂとしてゲート抵抗２ａの電圧駆動部３側の一端の電圧を入力することにより、出力電圧Ｖｃとして、ゲート電流に応じた検出信号Ｖｉｇを得ることが可能である。
【０１０３】
駆動制御回路５４では、ゲート抵抗両端電圧検出部１６による検出信号Ｖｉｇを用いて、実施の形態２に従う駆動制御回路５２と同様に、電力用半導体素子１００の短絡状態（アーム短絡）を検出することができる。
【０１０４】
なお、実施の形態２の変形例１および２を組み合わせて、駆動制御回路５４に、図１３に示した判定期間設定部２５を配置するとともに、短絡状態検出部７を信号ＳｗのＨレベル期間に限定して作動させることも可能である。
【０１０５】
［実施の形態３］
実施の形態３では、実施の形態１および２ならびにそれらの変形例に従う駆動制御回路から、電力用半導体素子の短絡状態の検出に関する情報を外部に出力するための構成について説明する。このような情報を駆動制御回路の外部に出力することによって、電力用半導体素子の故障原因の特定などに供することができる。
【０１０６】
図１６は、本発明の実施の形態３に従う電力用半導体素子およびその駆動制御回路の構成を示すブロック図である。
【０１０７】
図１６を参照して、実施の形態３に従う駆動制御回路６１は、実施の形態１に従う駆動制御回路５１（図１）と比較して、出力部９１と、出力端子ＰＤとをさらに含む。
【０１０８】
出力部９１は、信号保持部１８からの信号Ｓ１を出力する。図８に示されるように、信号Ｓ１は、電力用半導体素子１００の短絡状態が検出された後はＨレベルに固定される。出力端子ＰＤは、駆動制御回路６１の外部から電気的にコンタクト可能に構成される。
【０１０９】
したがって、実施の形態３に従う駆動制御回路によれば、駆動制御回路６１の外部から出力端子ＰＤの電圧を監視することによって、電力用半導体素子１００に短絡状態（アーム短絡）が発生したことを検出できる。
【０１１０】
出力部９１は、短絡状態の検出結果を示す信号Ｓ１をアナログ信号として出力してもよく、信号Ｓ１に応じたデジタル信号を出力してもよい。すなわち、出力部９１は、正常であることを表す「０」値、または短絡状態であることを表す「１」値を、出力端子ＰＤへ出力するように構成することも可能である。
【０１１１】
［実施の形態３の変形例１］
図１７は、本発明の実施の形態３の変形例１に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【０１１２】
図１７を参照して、実施の形態３の変形例１に従う駆動制御回路６２は、実施の形態１に従う駆動制御回路５１（図１）と比較して、信号処理部９２と、出力部９３と、出力端子ＰＤと、セレクト端子ＰＤＳとをさらに含む。すなわち、駆動制御回路６２は、駆動制御回路６１（図１６）と比較して、信号処理部９２およびセレクト端子ＰＤＳをさらに含む。
【０１１３】
セレクト端子ＰＤＳには、駆動制御回路６２の外部から（たとえば、図示しないコントローラから）、セレクト信号ＳＬが入力される。セレクト信号ＳＬは、出力端子ＰＤから出力されるデータを選択するための信号であり、たとえば、２ビットのデジタル信号によって構成される。
【０１１４】
信号処理部９２は、差分演算部６からの電圧差分信号ＶＤを受けて、そのピーク値を示す信号Ｓｘを出力する。信号Ｓｘは、たとえば、ピーク値（最大値または最小値）に応じた電圧を有するアナログ信号である。図７で説明したように、電圧差分信号ＶＤに対しては最大値をピーク値として抽出することにより、電力用半導体素子１００の短絡状態を検出することができる。たとえば、信号処理部９２は、ピークホールド回路によって構成することができる。
【０１１５】
図１８には、セレクト信号ＳＬと出力端子ＰＤからの出力データとの対応関係を示す図表である。
【０１１６】
図１８を参照して、出力部９３は、セレクト信号ＳＬが「００」の場合には、出力端子ＰＤに対してデータを出力しない。これに対して、出力部９３は、セレクト信号ＳＬが「０１」の場合には、信号保持部１８からの信号Ｓ１を出力端子ＰＤへ出力する。一方で、出力部９３は、セレクト信号ＳＬが「１０」の場合には、信号処理部９２からの信号Ｓｘを出力端子ＰＤへ出力する。さらに、出力部９３は、セレクト信号ＳＬが「１１」の場合には、信号Ｓ１および信号Ｓｘの両方をシリアルに出力端子ＰＤへ出力する。
【０１１７】
図１９には、実施の形態３の変形例１に従う駆動制御回路６２において出力端子ＰＤからアナログ信号の出力の例を説明する図が示される。
【０１１８】
図１９（ａ）を参照して、出力部９３は、セレクト信号が「０１」のときには、信号Ｓ１のレベルに応じて異なるデューティ比ＤＴ１を有するパルス信号１５１を出力する。すなわち、パルス信号１５１は、周期Ｔに対してＨレベル期間長ｔがＴ×ＤＴ１となるように生成される。
【０１１９】
図１９（ｂ）を参照して、出力部９３は、セレクト信号が「１０」のときには、電圧差分信号ＶＤのピーク値を示す信号Ｓｘに応じて変化するデューティ比ＤＴ２を有するパルス信号１５２を出力する。すなわち、パルス信号１５２は、周期Ｔに対してＨレベル期間長ｔがＴ×ＤＴ２となるように生成される。
【０１２０】
たとえば、デューティ比ＤＴ２は、ピーク値（Ｓｘ）を所定電圧Ｖｘで除算することによって得られる。たとえば、所定電圧Ｖｘは基準電圧ＶＲ１よりも高い電圧に設定することができる。
【０１２１】
図１９（ｃ）を参照して、出力部９３は、セレクト信号が「１１」のときには、パルス信号１５１を第１番目のパルスとして、パルス信号１５２を第２番目のパルスとする、シリアルなパルス信号を出力する。
【０１２２】
図２０には、セレクト信号が「１０」のときの出力端子ＰＤからの出力信号（デジタル）が示される。
【０１２３】
図２０を参照して、出力部９３は、セレクト信号ＳＬが「１０」の場合には、スタートビットと、信号処理部９２からの信号Ｓｘ（ピーク値）をＡ／Ｄ変換した複数ビットと、ストップビットとを含むシリアル信号を生成する。当該シリアル信号は、出力端子ＰＤから出力される。図２０の例では、信号Ｓｘは、６ビット（第０ビットｂ０〜第５ビットｂ５）のデジタル信号に変換される。
【０１２４】
なお、電圧差分信号ＶＤのピーク値のＡ／Ｄ変換は、信号処理部９２で実行されてもよい。この場合には、信号処理部９２は、ピーク値をＡ／Ｄ変換した複数ビットのデジタル信号として、信号Ｓｘを出力する。
【０１２５】
図２１には、セレクト信号が「１１」のときの出力端子ＰＤからの出力信号（デジタル）が示される。
【０１２６】
図２１を参照して、出力部９３は、セレクト信号ＳＬが「１１」の場合には、スタートビットと、信号保持部１８からの信号Ｓ１をＡ／Ｄ変換した１ビットのデジタル信号と、信号処理部９２からの信号Ｓｘ（ピーク値）を複数ビットにＡ／Ｄ変換したデジタル信号と、ストップビットとを含むシリアル信号を生成する。当該シリアル信号は、出力端子ＰＤから出力される。
【０１２７】
図２１の例では、信号Ｓ１は第６ビットｂ６を用いて出力され、信号Ｓｘは、図２０と同様に、６ビット（第０ビットｂ０〜第５ビットｂ５）を用いて出力される。
【０１２８】
一方で、出力部９３は、セレクト信号ＳＬが「００」の場合には、出力端子ＰＤに対して信号を出力しない。また、出力部９１は、セレクト信号ＳＬが「０１」の場合には、出力端子ＰＤに対して、スタートビットと、図２０での第６ビットｂ６に相当する１ビットのデジタル信号と、ストップビットとを含むシリアル信号を生成する。
【０１２９】
このように、実施の形態３の変形例１に従う駆動制御回路によれば、セレクト端子ＰＤＳに入力されたセレクト信号ＳＬによって、短絡状態の検出結果（Ｓ１）および／または差分信号のピーク値（Ｓｘ）を選択的に読み出すことができる。特に、短絡状態の有無（検出結果）のみでなく、電圧差分信号ＶＤのピーク値を外部から読み出すことによって、電力用半導体素子の故障態様の特定などに利用することができる。
【０１３０】
［実施の形態３の変形例２］
図２２は、本発明の実施の形態３の変形例２に従う電力用半導体素子の駆動制御回路の構成を示すブロック図である。
【０１３１】
図２２を参照して、実施の形態３の変形例２に従う駆動制御回路６３は、実施の形態１に従う駆動制御回路５１（図１）と比較して、信号処理部９２と、出力部９４と、出力端子ＰＤと、セレクト端子ＰＤＳと、セレクト端子ＰＳとをさらに含む。すなわち、駆動制御回路６３は、駆動制御回路６２（図１７）と比較して、セレクト端子ＰＳをさらに含む。
【０１３２】
セレクト端子ＰＳには、駆動制御回路６２の外部から、１ビットのセレクト信号ＳＥが入力される。セレクト端子ＰＤＳには、実施の形態３の変形例１と同様に、２ビットのセレクト信号ＳＬが入力される。
【０１３３】
セレクト信号ＳＥは、出力部９４からの出力信号として、アナログ信号（図１９）またはデジタル信号（図２０，図２１）を指定するための信号である。たとえば、セレクト信号ＳＥが「１」の場合には、出力部９４は、図１９に示された対応関係に従って、図１９に例示されたアナログ信号の形式で、短絡状態の検出結果（Ｓ１）および／または差分信号のピーク値（Ｓｘ）を出力する。
【０１３４】
一方で、セレクト信号ＳＥが「０」の場合には、出力部９４は、図１９に示された対応関係に従って、図２２および図２３等に例示されたデジタル信号の形式で、短絡状態の検出結果（Ｓ１）および／または差分信号のピーク値（Ｓｘ）を出力する。
【０１３５】
このように、実施の形態３の変形例２に従う駆動制御回路によれば、セレクト端子ＰＳに入力されたセレクト信号によって、短絡状態の検出結果（Ｓ１）および／または差分信号のピーク値（Ｓｘ）の出力形式を、アナログ信号およびはデジタル信号のいずれとすることも可能である。この結果、電力用半導体素子の故障解析における駆動制御回路の汎用性が向上する。
【０１３６】
なお、実施の形態３およびその変形例では、実施の形態１に従う駆動制御回路５１（図１）に対して、電力用半導体素子の短絡状態の検出に関する情報（信号Ｓ１および／またはＳｘ）を外部に出力するための構成について説明したが、これらの構成は、実施の形態１および２ならびにそれらの変形例で説明した駆動制御回路の各々に対して同様に適用することが可能である。
【０１３７】
また、各実施の形態およびその変形例において、低速遮断部９の作動（半導体スイッチ２４（図１）オフ）および電力用半導体素子１００のターンオフについては、駆動制御回路の外部から指令するように構成することも可能である。すなわち、駆動制御回路内部の短絡保護部８については、低速遮断部９の作動および電力用半導体素子１００のターンオフのいずれか一方のみを指示するように構成することも可能である。
【０１３８】
さらに、本実施の形態では、電力用半導体素子については、制御電極としてゲートを有する電圧駆動型素子（ＩＧＢＴ）を例示したが、バイポーラトランジスタ等の電流駆動型素子に対しても、各実施の形態およびその変形例に従う駆動制御回路を適用することが可能である。電流駆動型素子への適用においても、ターンオン時における制御電極（ベース）の電気量（たとえば、電圧または電流）の検出信号とその遅延信号との間の差分信号のピーク値に、正常状態（非短絡状態）および短絡状態（アーム短絡）との間で判別可能な差異が生じる素子であれば、本発明の適用が可能である。
【０１３９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４０】
２ａ，２ｂ，２ｃ  ゲート抵抗、３  電圧駆動部、４  ゲート電圧検出部、５  遅延信号生成部、６  差分演算部、７  短絡状態検出部、８  短絡保護部、９  低速遮断部、１０  制御指令部、１１  抵抗素子（信号遅延部）、１２  キャパシタ（信号遅延部）、１３，１４ａ〜１４ｃ  オペアンプ、１５  ゲート電流検出部、１６  ゲート抵抗両端電圧検出部、１７ａ，１７ｂ  基準電圧発生部、１８  信号保持部、１９，２０  電圧ノード、２１，２２，２４  半導体スイッチ、２３  インバータ、２５  判定期間設定部、５１〜５４，６１〜６３  駆動制御回路、９１，９３，９４  出力部、９２  信号処理部、１００  電力用半導体素子、１０１  ゲート、１０２  コレクタ、１０３  エミッタ、１５１，１５２  パルス信号、ＤＴ１，ＤＴ２  デューティ比（パルス信号）、ＩＤ  差分電流、ＩＲ  基準電流、Ｉｃ  コレクタ電流、Ｉｇ  ゲート電流、ＰＤ  出力端子、ＰＤＳ，ＰＳ  セレクト端子、Ｒ０〜Ｒ７  抵抗素子（差分演算部）、Ｓ０  判定信号、Ｓ１  信号（信号保持部）、Ｓ２  保護信号、ＳＥ，ＳＬ  セレクト信号、Ｓｇ  制御信号、Ｓｗ  信号（判定期間設定部）、Ｓｘ  信号（ピーク値）、Ｔ  周期、ＶＤ  電圧差分信号、ＶＤｉｇ  電流差分信号、ＶＧ，Ｖｉｇ  検出信号、ＶＲ１，ＶＲ２  基準電圧（短絡状態検出部）、Ｖａ，Ｖｂ  入力電圧（差分演算部）、Ｖｃ  出力電圧（差分演算部）、Ｖｃｅ  コレクタ−エミッタ間電圧、Ｖｇ  ゲート電圧、Ｖｎ  負バイアス電圧、Ｖｐ  正バイアス電圧、ｄＩｇ  遅延電流、ｄＶＧ，ｄＶｉｇ  遅延信号、ｄＶｇ  遅延電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成29年11月13日(2017.11.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図７を参照して、電圧差分信号ＶＤは、図６に示した正常状態におけるゲート電圧Ｖｇおよび遅延電圧ｄＶｇの差分（Ｖｇ−ｄＶｇ）によって求められている。一方で、電圧差分信号ＶＤ＊は、図６に示した短絡状態におけるＶｇ＊およびｄＶＧ＊の差分（Ｖｇ＊−ｄＶｇ＊）によって求められている。なお、図１に示した実際の回路では、ゲート電圧Ｖｇに対応した検出信号ＶＧおよび遅延電圧ｄＶｇに対応した遅延信号ｄＶＧから電圧差分信号ＶＤが求められる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
図１２を参照して、差分電流ＩＤは、図１１に示した正常状態におけるゲート電流Ｉｇおよび遅延電流ｄＩｇの差分（Ｉｇ−ｄＩｇ）によって求められている。一方で、差分電流ＩＤ＊は、図１１に示した短絡状態におけるゲート電流Ｉｇ＊および遅延電流ｄＩｇ＊の差分（Ｉｇ＊−ｄＩｇ＊）によって求められている。
【国際調査報告】
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