(57)【特許請求の範囲】
【請求項１】
回路レイアウト領域及びチップ実装エリアを有する基板と、
少なくとも１つの第一回路及び複数の第二回路を有し、前記第一回路は前記チップ実装エリアに設置され、各前記第二回路はインナーリード及びベースラインを含み、前記ベースラインは前記インナーリードに接続されると共に前記回路レイアウト領域に設けられ、前記インナーリードは第一広さを有し、前記インナーリードは縦軸の方向に沿って前記チップ実装エリアに設けられると共に前記第一回路と前記チップ実装エリアの周縁部との間に位置し、前記第一回路はメイン回路及び少なくとも１つの分岐リードを含み、前記メイン回路は、前記第一広さより小さくない第二広さを有し、前記縦軸と交差する第一軸の方向に沿って延長され、前記分岐リードは実装部と、接続部と、延長部とを有し、前記延長部は前記接続部と前記実装部との間に位置し、前記実装部はチップのバンプを接合するために用いられ、前記接続部は、前記第二広さより小さい第三広さを有し、前記接続部は前記縦軸と交差する第二軸の方向に沿って前記メイン回路に接続され、且つ前記延長部と前記メイン回路との間には第一ギャップを有し、前記実装部と前記メイン回路との間には第二ギャップを有し、前記実装部の自由端は前記メイン回路に接続されない回路層とを備えることを特徴とする回路基板。
【請求項２】
前記第二軸の方向は前記第一軸の方向と同じであることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記延長部は前記第一軸の方向に沿って延長していることを特徴とする請求項１に記載の回路基板。
【請求項４】
前記実装部は前記第一軸の方向に沿って延長していることを特徴とする請求項３に記載の回路基板。
【請求項５】
前記メイン回路は前記メイン回路の周縁部に凹設されるノッチを有し、
前記ノッチは第一側辺及び第二側辺を有し、
前記接続部は前記第一側辺に接続していることを特徴とする請求項１または３に記載の回路基板。
【請求項６】
前記延長部は前記ノッチ中に位置することを特徴とする請求項５に記載の回路基板。
【請求項７】
前記実装部は前記ノッチ中に位置し、且つ前記実装部と前記第二側辺との間には第三ギャップを有することを特徴とする請求項５に記載の回路基板。
【請求項８】
前記第二軸は前記第一軸と交差し、
前記接続部は前記第二軸の方向に沿って前記メイン回路の周縁部に接続され、
前記延長部及び前記実装部は前記メイン回路の外側に位置することを特徴とする請求項１に記載の回路基板。
【請求項９】
前記メイン回路は少なくとも１つの貫通孔及びサブ回路を有し、
前記サブ回路は前記接続部と前記貫通孔との間に位置し、且つ前記接続部は前記サブ回路に接続していることを特徴とする請求項８に記載の回路基板。
【請求項１０】
前記第一回路を被覆するはんだ層を更に備え、
前記はんだ層の厚さは０．３μｍを超えないことを特徴とする請求項１に記載の回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板に関し、より詳しくは、チップ実装エリアにメイン回路及び少なくとも１つの分岐リードが設けられる回路基板に関する。
【背景技術】
【０００２】
従来のフリップチップパッケージ技術は、熱圧着プロセス中に、チップ（図示省略）の複数のバンプ２１を基板１０のチップ実装エリア１１中の複数のインナーリード１２に熱圧着する（図１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記チップの電気的機能が増加するに連れて、これら前記インナーリード１２を電気的に接続するための前記チップのこれら前記バンプ２１の数量も増加するため、前記チップ実装エリアの面積を縮小する場合または改変しない場合、隣接するバンプにブリッジ接続のショートが発生しやすかった。
【０００４】
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明に至った。
【０００５】
本発明は、上記の従来技術の課題を解決する為になされたものであって、本発明の目的は、その為の回路基板を提供することである。本発明では、基板のチップ実装エリアに複数のインナーリード、メイン回路、及び少なくとも１つの分岐リードが設けられ、前記分岐リードはバンプの接合に用いられる。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の回路基板は、基板及び回路層を備えている。
前記基板は回路レイアウト領域及びチップ実装エリアを有する。
前記回路層は少なくとも１つの第一回路及び複数の第二回路を有する。
前記第一回路は前記チップ実装エリアに設置されている。
各前記第二回路はインナーリード及びベースラインを含む。
前記ベースラインは前記インナーリードに接続されると共に前記回路レイアウト領域に設けられている。
前記インナーリードは第一広さを有し、前記インナーリードは縦軸方向に沿って前記チップ実装エリアに設けられると共に前記第一回路と前記チップ実装エリアの周縁部との間に位置する。
前記第一回路はメイン回路及び少なくとも１つの分岐リードを含む。
前記メイン回路は前記第一広さより小さくない第二広さを有し、前記縦軸と交差する第一軸方向に沿って延長している。
前記分岐リードは実装部と、接続部と、延長部とを有する。
前記延長部は前記接続部と前記実装部との間に位置し、前記実装部はチップのバンプを接合するために用いられている。
前記接続部は前記第二広さより小さい第三広さを有し、前記接続部は前記縦軸と交差する第二軸方向に沿って前記メイン回路に接続されている。
前記延長部と前記メイン回路との間には第一ギャップを有し、前記実装部と前記メイン回路との間には第二ギャップを有し、前記実装部の自由端は前記メイン回路に接続されていない。
【発明の効果】
【０００７】
本発明では、前記チップ実装エリア中に設けられる前記分岐リードにより、前記バンプが電気的に接続され、前記チップに接合するための前記回路基板のガイドピンが増加する。このため、従来技術に存在する問題、すなわち（前記チップ実装エリアの面積を縮小する場合または改変しない場合）、隣接するバンプにブリッジ接続のショートが発生するという問題が解決される。
【０００８】
本発明ではまた、前記接続部の前記第三広さが前記メイン回路の前記第二広さより小さいため、前記延長部と前記メイン回路との間の前記第一ギャップ、前記実装部と前記メイン回路との間の前記第二ギャップ、及び前記実装部の前記自由端が前記メイン回路に接続されない。このため、熱圧着プロセス中に前記第一回路に形成されるはんだが前記メイン回路に沿って前記バンプの方向に流動し、前記バンプを接合する前記実装部または前記延長部の周囲のはんだが過量になって溢れ出す、という状況が回避される。
【図面の簡単な説明】
【０００９】
【図１】従来の回路基板の一部を示す平面図である。
【図２】本発明の第１実施形態による回路基板を示す平面図である。
【図３】本発明の第１実施形態による回路基板の一部を示す平面図である。
【図４】図３の部分拡大平面図である。
【図５】本発明の第２実施形態による回路基板の一部を示す平面図である。
【図６】図５の部分拡大平面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明に係る回路基板について具体的に説明する。
なお、本発明は、以下に説明する実施形態に限定されるものではない。
【００１１】
（第１実施形態）
以下、第１実施形態の回路基板１００を図２〜４に基づいて説明する。
前記回路基板１００は基板１１０及び回路層１２０を備えている。好ましくは、前記回路基板１００は前記回路層１２０を被覆するはんだ層１３０を更に備え、且つ前記はんだ層１３０の厚さは０．３μｍを超えない。
図２を参照すると、前記基板１１０は回路レイアウト領域１１１及びチップ実装エリア１１２を有し、前記チップ実装エリア１１２はチップ（図示省略）を設置するために用いられている。前記チップ実装エリア１１２は前記チップのバンプ実装エリアを前記基板１１０に投影したエリアであり、前記バンプ実装エリアには複数のバンプ３０が設けられている。
【００１２】
続いて図２、図３及び図４を参照すると、前記回路層１２０は少なくとも１つの第一回路１２１及び複数の第二回路１２２を有し、各前記第二回路１２２はインナーリード１２２ａ及びベースライン１２２ｂを備えている。前記ベースライン１２２ｂは前記インナーリード１２２ａに接続されると共に前記回路レイアウト領域１１１に設けられ、前記インナーリード１２２ａは縦軸Ｃ方向に沿って前記チップ実装エリア１１２に設けられている。前記インナーリード１２２ａは第一広さＷ１を有する。
【００１３】
同じく図２、図３及び図４を参照すると、前記第一回路１２１は前記チップ実装エリア１１２に設置され、これら前記インナーリード１２２ａが前記縦軸Ｃ方向に沿って前記第一回路１２１と前記チップ実装エリア１１２の周縁部１１２ａとの間に位置している。好ましくは、前記はんだ層１３０は前記第一回路１２１及び各前記第二回路１２２の前記インナーリード１２２ａを被覆し、前記第一回路１２１はメイン回路１２１ａ及び少なくとも１つの分岐リード１２１ｂを備え、前記分岐リード１２１ｂは前記メイン回路１２１ａに接続され、前記メイン回路１２１ａは前記第一広さＷ１より小さくない第二広さＷ２を有する。前記メイン回路１２１ａは前記縦軸Ｃと交差する第一軸Ａ方向に沿って延長している。
前記分岐リード１２１ｂは実装部１２１ｃと、接続部１２１ｄと、延長部１２１ｅと、を有し、前記延長部１２１ｅは前記接続部１２１ｄと前記実装部１２１ｃとの間に位置し、前記実装部１２１ｃは前記チップの前記バンプ３０を接合するために用いられている。前記縦軸Ｃと交差する第二軸Ｂ方向に沿って、前記接続部１２１ｄは前記メイン回路１２１ａに接続され、前記接続部１２１ｄは前記第二広さＷ２より小さい第三広さＷ３を有する。前記延長部１２１ｅと前記メイン回路１２１ａとの間には第一ギャップＧ１を有し、前記実装部１２１ｃと前記メイン回路１２１ａとの間には第二ギャップＧ２を有し、前記実装部１２１ｃの自由端１２１ｋは前記メイン回路１２１ａに接続されていない。
図３及び図４に示すように、 本実施形態では、前記第二軸Ｂ方向は前記第一軸Ａ方向と同じである。好ましくは、前記延長部１２１ｅは前記第一軸Ａ方向に沿って延長しており、より好ましくは、前記実装部１２１ｃは前記第一軸Ａ方向に沿って延長する。これにより、前記チップ実装エリア１１２に他の第一回路１２１が設置可能となり、前記回路基板１００に更に多くのバンプが接合可能となる。
【００１４】
図２及び図３を参照すると、前記チップ実装エリア１１２中に設置されている前記分岐リード１２１ｂにより前記バンプ３０が電気的に接続され、前記チップに接合するための前記回路基板１００のガイドピンが増加する。
【００１５】
続いて図３及び図４を参照すると、本実施形態では、前記メイン回路１２１ａは前記メイン回路１２１ａの周縁部１２１ｌに凹設されるノッチ１２１ｆを有し、前記ノッチ１２１ｆは第一側辺１２１ｇ及び第二側辺１２１ｈを有し、前記接続部１２１ｄは前記第一側辺１２１ｇに接続されている。
本実施形態では、前記接続部１２１ｄ、前記延長部１２１ｅ、及び前記実装部１２１ｃは前記ノッチ１２１ｆ中に位置し、且つ前記実装部１２１ｃと前記第二側辺１２１ｈとの間には第三ギャップＧ３を有する。然しながら、異なる実施形態では、回路設計の必要に応じて、前記接続部１２１ｄ、前記延長部１２１ｅ、または前記実装部１２１ｃのうちの少なくとも１つを前記ノッチ１２１ｆ中に位置させないようにしてもよい。
【００１６】
図２、図３及び図４を参照すると、前記接続部１２１ｄの前記第三広さＷ３が前記メイン回路１２１ａの前記第二広さＷ２より小さいため、前記延長部１２１ｅと前記メイン回路１２１ａとの間の前記第一ギャップＧ１、前記実装部１２１ｃと前記メイン回路１２１ａとの間の前記第二ギャップＧ２、及び前記実装部１２１ｃの前記自由端１２１ｋが前記メイン回路１２１ａに接続されない。このため、熱圧着プロセス中に、前記第一回路１２１に形成される前記はんだ層１３０が熱を受けて前記メイン回路１２１ａに沿って前記バンプ３０の方向に流動し、前記バンプ３０に接合されている前記実装部１２１ｃまたは前記延長部１２１ｅの周囲のはんだが過量になって溢れ出すということがなくなる。
【００１７】
（第２実施形態）
以下、第２実施形態の回路基板１００を図５及び図６に基づいて説明する。
本実施形態の第１実施形態との差異は、前記第二軸Ｂが前記第一軸Ａと交差し、前記接続部１２１ｄが前記第二軸Ｂ方向に沿って前記メイン回路１２１ａの前記周縁部１２１ｌに接続され、且つ前記延長部１２１ｅ及び前記実装部１２１ｃが前記メイン回路１２１ａの外側に位置する点である。
本実施形態では、前記メイン回路１２１ａには少なくとも１つの貫通孔１２１ｉが設けられ、前記メイン回路１２１ａに前記貫通孔１２１ｉの側辺に位置するサブ回路１２１ｊが形成され、前記サブ回路１２１ｊは前記接続部１２１ｄと前記貫通孔１２１ｉとの間に位置し、且つ前記接続部１２１ｄが前記サブ回路１２１ｊに接続されている。前記サブ回路１２１ｊは前記第二広さＷ２より小さい第四広さＷ４を有する。
【００１８】
図５及び図６を参照すると、前記接続部１２１ｄが、線幅が前記メイン回路１２１ａより小さい前記サブ回路１２１ｊに接続されるため、熱圧着プロセス中に、前記メイン回路１２１ａに形成される前記はんだ層１３０が熱を受けて前記サブ回路１２１ｊ及び前記分岐リード１２１ｂに沿って前記バンプ３０の方向に流動し、前記バンプ３０に接合されている前記実装部１２１ｃまたは前記延長部１２１ｅの周囲のはんだが過量となって溢れ出すことがなくなる。
【００１９】
以上の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明には、その趣旨を逸脱することなく変更または改良され得ると共に、その等価物も含まれる。
【符号の説明】
【００２０】
１０      基板
１１      チップ実装エリア
１２      インナーリード
２１      バンプ
３０      バンプ
１００      回路基板
１１０      基板
１１１      回路レイアウト領域
１１２      チップ実装エリア
１１２ａ      周縁部
１２０      回路層
１２１      第一回路
１２１ａ      メイン回路
１２１ｂ      分岐リード
１２１ｃ      実装部
１２１ｄ      接続部
１２１ｅ      延長部
１２１ｆ      ノッチ
１２１ｇ      第一側辺
１２１ｈ      第二側辺
１２１ｉ      貫通孔
１２１ｊ        サブ回路
１２１ｋ      自由端
１２１ｌ      周縁部
１２２      第二回路
１２２ａ      インナーリード
１２２ｂ      ベースライン
１３０      はんだ層
Ａ      第一軸
Ｂ      第二軸
Ｃ      縦軸
Ｇ１      第一ギャップ
Ｇ２      第二ギャップ
Ｇ３      第三ギャップ
Ｗ１      第一広さ
Ｗ２      第二広さ
Ｗ３      第三広さ
Ｗ４      第四広さ
【図１】
0006989657.tif 000002
【図２】
0006989657.tif 000003
【図３】
0006989657.tif 000004
【図４】
0006989657.tif 000005
【図５】
0006989657.tif 000006
【図６】
0006989657.tif 000007