(57)【要約】  本願明細書に開示される技術は、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における絶縁破壊を抑制することができる技術に関するものである。本願明細書に開示される技術に関する炭化珪素半導体装置は、第１の導電型のドリフト層（２）と、ドリフト層（２）を貫通して形成される貫通転位（ＴＤ）と、ドリフト層（２）の表層における貫通転位（ＴＤ）に対応する位置に設けられる、第２の導電型の電界緩和領域（１２）とを備える。ここで、電界緩和領域（１２）は、エピタキシャル層である。
2018016171.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型のドリフト層（２）と、
前記ドリフト層（２）を貫通して形成される貫通転位（ＴＤ）と、
前記ドリフト層（２）の表層における前記貫通転位（ＴＤ）に対応する位置に設けられる、第２の導電型の電界緩和領域（１２）とを備え、
前記電界緩和領域（１２）は、エピタキシャル層である、
炭化珪素半導体装置。
【請求項２】
前記電界緩和領域（１２）は、前記ドリフト層（２）の表層における前記貫通転位（ＴＤ）に対応する位置に少なくとも一部が埋設される、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素半導体装置は、さらに、
前記ドリフト層（２）の上面における前記貫通転位（ＴＤ）に対応する位置に設けられる絶縁膜（６）と、
前記絶縁膜（６）の上面における前記貫通転位（ＴＤ）に対応する位置に設けられる電極（７）とを備える、
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記炭化珪素半導体装置は、さらに、
前記ドリフト層（２）の表層に設けられる、複数の第２の導電型のウェル領域（３）と、
複数の前記ウェル領域（３）に挟まれて設けられるＪＦＥＴ領域（ＪＲ）と、
それぞれの前記ウェル領域（３）の表層における、前記ウェル領域（３）によって前記ＪＦＥＴ領域（ＪＲ）から隔てられた位置に設けられる、第１の導電型のソース領域（４）とを備え、
前記電極（７）は、
前記絶縁膜（６）の上面における前記ＪＦＥＴ領域（ＪＲ）に対応する位置、および、前記絶縁膜（６）の上面における前記ソース領域（４）とドリフト層（２）との間の部分に対応する位置に設けられる、
請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記電界緩和領域（１２）は、前記ＪＦＥＴ領域（ＪＲ）の表層に設けられる、
請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記電界緩和領域（１２）は、複数の前記ウェル領域（３）の少なくとも１つと接触して設けられる、
請求項４または請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記電界緩和領域（１２）の膜厚をｄ［ｍ］とし、
炭化珪素の比誘電率をεｒ［Ｆ／ｍ］とし、
真空誘電率をε０［Ｆ／ｍ］とし、
電子の電荷量をｅ［Ｃ］とし、
前記ドリフト層（２）の上面を原点として、前記ドリフト層（２）の下面へ向かう方向の座標をｘ［ｍ］とし、
前記ドリフト層（２）の上面を原点として、前記炭化珪素半導体装置のオフ状態において生じる空乏層の第１の端部までの距離をＷ１［ｍ］とし、
前記ドリフト層（２）の上面を原点として、前記炭化珪素半導体装置のオフ状態において生じる空乏層の第２の端部までの距離をＷ２［ｍ］とし、
前記第１の端部は、前記空乏層の前記ドリフト層（２）の下面側の端部であり、
前記第２の端部は、前記空乏層の前記ドリフト層（２）の上面側の端部であり、
座標ｘにおける第１の導電型の不純物濃度をＮＤ（ｘ）［ｍ−３］とし、
座標ｘにおける第２の導電型の不純物濃度をＮＡ（ｘ）［ｍ−３］とし、
座標ｘにおける電界強度をＥ（ｘ）［Ｖ／ｍ］とし、
前記炭化珪素半導体装置のオフ状態におけるドレイン−ソース間の電位差をＶ［Ｖ］とした場合、
前記電界緩和領域（１２）を含む前記ドリフト層（２）の上面から、前記ドリフト層（２）の下面に至る軸上において、
【数１】
2018016171.tif 000009
【数２】
2018016171.tif 000010
【数３】
2018016171.tif 000011
【数４】
2018016171.tif 000012
が満たされる、
請求項１から請求項６のうちのいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
下面から上面に達して形成される貫通転位（ＴＤ）を有する炭化珪素層（２）を用意し、
前記炭化珪素層（２）の上面における前記貫通転位（ＴＤ）に対応する位置に、くぼみ（ＰＴ）を形成し、
前記くぼみ（ＰＴ）が形成された後に、前記炭化珪素層（２）の上面に第２の導電型の炭化珪素エピタキシャル層（１１）をエピタキシャル成長させ、
前記炭化珪素エピタキシャル層（１１）を、前記くぼみ（ＰＴ）に埋め込まれた部分を残しつつ部分的に除去することによって、電界緩和領域（１２）を形成する、
炭化珪素半導体装置の製造方法。
【請求項９】
前記炭化珪素層（２）の上面に熱酸化膜（１０）を形成し、さらに、ウェットエッチング法により前記熱酸化膜（１０）を除去することによって、前記くぼみ（ＰＴ）を形成する、
請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
水素ガス中でのアニール処理で前記炭化珪素層（２）の上面をドライエッチングすることによって、前記くぼみ（ＰＴ）を形成する、
請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記炭化珪素エピタキシャル層（１１）の上面全体にエッチングマスクを形成し、さらに、前記エッチングマスクを介してドライエッチングを行うことによって、前記くぼみ（ＰＴ）に埋め込まれた部分を残しつつ前記電界緩和領域（１２）を形成する、
請求項８から請求項１０のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記炭化珪素エピタキシャル層（１１）の上面全体に酸化珪素膜を堆積させることによってエッチングマスクを形成し、さらに、前記エッチングマスクを介してドライエッチングを行うことによって、前記くぼみ（ＰＴ）に埋め込まれた部分を残しつつ前記電界緩和領域（１２）を形成する、
請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記炭化珪素エピタキシャル層（１１）を、前記くぼみ（ＰＴ）に埋め込まれた部分を残しつつ研磨法で部分的に除去することによって、前記電界緩和領域（１２）を形成する、
請求項８から請求項１０のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、炭化珪素半導体装置、および、炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素半導体装置、すなわち、炭化珪素（ＳｉＣ）層を有する半導体装置を、電力用半導体装置として用いるに際して、その信頼性を向上させるための検討が活発に行われている。【０００３】
ＳｉＣ自体は高い絶縁破壊強度を有することから、炭化珪素半導体装置における絶縁破壊は、ＳｉＣ層ではなく、その上面に設けられた絶縁膜において生じやすい。したがって、炭化珪素半導体装置の信頼性を確保するためには、絶縁膜の劣化を防止することが重要である。【０００４】
特に、金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）、および、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）などのように、絶縁ゲート構造を有する炭化珪素半導体装置においては、ゲート絶縁膜の絶縁破壊を防ぐことが望まれる。【０００５】
実用的な電力用半導体装置としてのＳｉＣ−ＭＯＳＦＥＴ、または、ＩＧＢＴは、通常、ｎ型のドリフト層を介して互いに隣り合うｐ型のウェル領域を有する。ドリフト層のうちウェル領域に挟まれた領域は、ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）領域とも称される。【０００６】
ＭＯＳＦＥＴ、または、ＩＧＢＴがオフ状態にある際には、ＪＦＥＴ領域の直上のゲート絶縁膜に高電界が印加される。このため、ゲート絶縁膜の絶縁破壊はＪＦＥＴ領域上において特に生じやすい。したがって、当該絶縁破壊を防ぐための検討がなされている。【０００７】
たとえば、特開２０１１−０６０９３０号公報（特許文献１）によれば、対向するｐウェル領域の間に、ｎ−層を介してｐ−領域が配置されている。すなわち、ＪＦＥＴ領域のゲート絶縁膜下にｐ−領域が形成されている。【０００８】
このため、ＭＯＳＦＥＴがオフ状態のときに、ＪＦＥＴ領域上部の空乏化が促進される。したがって、ＪＦＥＴ領域上部のゲート絶縁膜にかかる電界強度を、ｐ−領域が形成されない場合と比較して、低く抑えることが可能となる。したがって、素子に高電圧がかかった場合のゲート絶縁膜の破壊が抑制され、ゲート絶縁膜の信頼性が向上する。【０００９】
また、たとえば、特開２０１１−２１１０２０号公報（特許文献２）によれば、互いに隣り合うｐボディ領域に、電界緩和層としてのｐ−領域が配置されている。【００１０】
また、たとえば、特開２０１５−２１６３４８号公報（特許文献３）によれば、ＳｉＣ層のＪＦＥＴ領域に貫通転位が存在する場合に、絶縁破壊が特に起きやすいことが指摘されている。このため、ドリフト層の表面において貫通転位が存在する領域のみに、電界を緩和するためのｐ型の電界緩和領域が配置されている。これによって、最も破壊が懸念される部分の電界集中が積極的に緩和され、信頼性の向上が実現される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１１−０６０９３０号公報
【特許文献２】特開２０１１−２１１０２０号公報
【特許文献３】特開２０１５−２１６３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記の特許文献１、および、特許文献２に開示された技術では、ＪＦＥＴ領域の一部に形成されるｐ型の電界緩和領域の厚さは特に指定されていないが、仮に、０．１μｍ以上、かつ、０．４μｍ以下の厚さのｐ型の電界緩和領域が形成された場合、ＭＯＳＦＥＴのオン時においてキャリア電子の走行が阻害され、オン抵抗が著しく増大する。【００１３】
また、上記の特許文献３に開示された技術では、ｐ型の電界緩和領域を形成するに際し、Ａｌイオンを注入する。ここで、イオン注入法では、注入イオンが深い側にテールプロファイルを引くことが知られており、その影響は高エネルギーを用いた深注入になる程顕著となる。【００１４】
仮に、０．１μｍ以上、かつ、０．４μｍ以下の深さに濃度ピークを有するＡｌイオン注入を行った場合、そのテールプロファイルは、深さ１μｍ以上、かつ、２μｍ以下程度まで伸びる。【００１５】
貫通転位が存在しない領域のＡｌイオン注入層はすべて除去する必要があることから、エッチバック法などによって、上記の１μｍ以上、かつ、２μｍ以下の厚さのＳｉＣ層を除去する必要が生じる。すなわち、このセルフアラインプロセスを完遂するためには、エッチバック法などで除去されないように、貫通転位が存在する領域のくぼみ深さを２μｍ以上程度にする必要がある。【００１６】
貫通転位が存在する領域のくぼみ深さを上記のような範囲にするプロセスは極めて非効率であり、かつ、高い面内均一性を確保することも困難である。そのため、プロセススループット、または、歩留まりが著しく悪化する。【００１７】
より高耐圧のＳｉＣ−ＭＯＳＦＥＴ、または、ＩＧＢＴを作製する際には、この懸念はより深刻となる。なぜなら、さらなる高耐圧化を実現するためには、ドリフト層のドーピング濃度を下げる必要があるため、上記のテールプロファイルの影響が、より深い領域にまで及ぶことになるからである。【００１８】
したがって、エッチバック法によるＳｉＣ層の除去量をさらに厚く、加えて貫通転位領域のくぼみをさらに深くする必要が生じる。すなわち、Ａｌイオン注入法を用いる製造方法は、特に超高耐圧のＳｉＣ−ＭＯＳＦＥＴ、または、ＩＧＢＴに適用する上で極めて非効率であり、プロセススループット、または、歩留まりが著しく悪化する。【００１９】
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における絶縁破壊を抑制することができる技術に関するものである。
【課題を解決するための手段】
【００２０】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層を貫通して形成される貫通転位と、前記ドリフト層の表層における前記貫通転位に対応する位置に設けられる、第２の導電型の電界緩和領域とを備え、前記電界緩和領域は、エピタキシャル層である。【００２１】
また、本願明細書に開示される技術の第２の態様は、下面から上面に達して形成される貫通転位を有する炭化珪素層を用意し、前記炭化珪素層の上面における前記貫通転位に対応する位置に、くぼみを形成し、前記くぼみが形成された後に、前記炭化珪素層の上面に第２の導電型の炭化珪素エピタキシャル層をエピタキシャル成長させ、前記炭化珪素エピタキシャル層を、前記くぼみに埋め込まれた部分を残しつつ部分的に除去することによって、電界緩和領域を形成する。
【発明の効果】
【００２２】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層を貫通して形成される貫通転位と、前記ドリフト層の表層における前記貫通転位に対応する位置に設けられる、第２の導電型の電界緩和領域とを備え、前記電界緩和領域は、エピタキシャル層であるものである。このような構成によれば、第２の導電型の電界緩和領域がエピタキシャル層であるので、第２の導電型のドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における信頼性を向上させることができる。【００２３】
また、本願明細書に開示される技術の第２の態様は、下面から上面に達して形成される貫通転位を有する炭化珪素層を用意し、前記炭化珪素層の上面における前記貫通転位に対応する位置に、くぼみを形成し、前記くぼみが形成された後に、前記炭化珪素層の上面に第２の導電型の炭化珪素エピタキシャル層をエピタキシャル成長させ、前記炭化珪素エピタキシャル層を、前記くぼみに埋め込まれた部分を残しつつ部分的に除去することによって、電界緩和領域を形成する。このような構成によれば、第２の導電型の電界緩和領域をエピタキシャル成長法によって形成するので、第２の導電型のドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における信頼性を向上させることができる。【００２４】
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００２５】
【図１】本実施の形態に関する炭化珪素半導体装置、具体的には、ＭＯＳＦＥＴにおけるユニットセルの構成を部分的に例示する部分断面図である。特に、貫通転位が存在しない領域における構成を例示する図である。
【図２】本実施の形態に関する炭化珪素半導体装置、具体的には、ＭＯＳＦＥＴにおけるユニットセルの構成を部分的に例示する部分断面図である。特に、貫通転位が存在する領域における構成を例示する図である。
【図３】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図４】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図５】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図６】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図７】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図８】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図９】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図１０】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図１１】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図１２】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図１３】本実施の形態に関する、ＭＯＳＦＥＴの製造方法を説明するための部分断面図である。
【図１４】ｎ型のＭＯＳ構造の、空乏モードＴＤＤＢ特性の測定結果を例示する図である。
【図１５】図１４で空乏モードＴＤＤＢ測定を行った素子と同じｎ型のＭＯＳ構造を有する素子に対して、蓄積モードＴＤＤＢ特性を測定した場合の、測定結果を例示する図である。
【図１６】ＭＯＳ構造破壊後の発光解析と、溶融ＫＯＨを用いた貫通転位の観察結果とを例示する図である。
【図１７】ＮドーピングプロファイルｉＮＲ０、ｉＮＲ１、ｉＮＲ２、ｉＮＲ３、および、ｉＮＲ４の、Ｎ濃度を例示する図である。
【図１８】ｉＮＲ０、ｉＮＲ１、ｉＮＲ２、ｉＮＲ３、および、ｉＮＲ４における電界の深さ依存性を例示する図である。
【図１９】「ｇｒｏｕｐ  Ａ」のＦ＝６３％における寿命ｔＢＤのＥＯＸ依存性を例示する図である。
【図２０】Ｆ＝６３％における寿命ｔＢＤのＥＳｉＣ依存性を例示する図である。
【図２１】Ｆ＝６３％における寿命ｔＢＤのＥＳｉＣ依存性を例示する図である。
【図２２】Ｆ＝６３％における寿命ｔＢＤのＥＳｉＣ依存性を例示する図である。
【図２３】Ｆ＝６３％における寿命ｔＢＤのＥＳｉＣ依存性を例示する図である。
【図２４】Ｆ＝６３％における寿命ｔＢＤのＥＳｉＣ依存性を例示する図である。
【図２５】Ｆ＝６３％における寿命ｔＢＤのＥＳｉＣ依存性を例示する図である。
【図２６】イオン注入のプロファイルを例示する図である。
【図２７】図２６に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【図２８】イオン注入のプロファイルを例示する図である。
【図２９】図２８に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【図３０】イオン注入のプロファイルを例示する図である。
【図３１】図３０に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【図３２】ｐ型エピタキシャル層のＡｌドーピングプロファイルを例示する図である。
【図３３】図３２に例示されたプロファイルのｐ型エピタキシャル層埋め込みが行われた場合の電界緩和効果を例示する図である。
【図３４】ｐ型エピタキシャル層のＡｌドーピングプロファイルを例示する図である。
【図３５】図３４に例示されたプロファイルのｐ型エピタキシャル層埋め込みが行われた場合の電界緩和効果を例示する図である。
【図３６】本実施の形態に関する電界緩和領域のＡｌ濃度と、必要ピット深さとのトレードオフ関係を例示する図である。
【図３７】従来の構成による、電界緩和領域のＡｌ濃度と、必要ピット深さとのトレードオフ関係を例示する図である。
【図３８】ＪＦＥＴ抵抗と実使用寿命とのトレードオフ関係を例示する図である。
【発明を実施するための形態】
【００２６】
以下、添付される図面を参照しながら実施の形態について説明する。
【００２７】
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
【００２８】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
【００２９】
また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
【００３０】
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
【００３１】
＜実施の形態＞
以下、本実施の形態に関する炭化珪素半導体装置、および、炭化珪素半導体装置の製造方法について説明する。なお、以下の説明においては、第１の導電型がｎ型であり、第２の導電型がｐ型であるとする。
【００３２】
＜炭化珪素半導体装置の構成について＞
図１、および、図２は、本実施の形態に関する炭化珪素半導体装置、具体的には、ＭＯＳＦＥＴにおけるユニットセルの構成を部分的に例示する部分断面図である。このうち、図１は、貫通転位ＴＤが存在しない領域における構成を例示する図である。一方で、図２は、貫通転位ＴＤが存在する領域における構成を例示する図である。
【００３３】
図１、および、図２に例示されるように、ＭＯＳＦＥＴは、炭化珪素基板であるＳｉＣ基板１と、ＳｉＣ基板１の上面に形成されるＳｉＣ層３０と、ＳｉＣ層３０の上面に形成されるゲート絶縁膜６と、ゲート絶縁膜６の上面に形成されるゲート電極７と、ゲート絶縁膜６が形成されないＳｉＣ層３０の上面に形成されるソース電極８と、ＳｉＣ基板１の下面に形成されるドレイン電極９とを備える。
【００３４】
ここで、図２に例示されるように、ユニットセルのＪＦＥＴ領域ＪＲに貫通転位ＴＤが存在する場合は、貫通転位ＴＤの上端を含むように、上面Ｓ２に配置された電界緩和領域１２がドリフト層２の表層、すなわち、ＪＦＥＴ領域ＪＲの表層に設けられる。
【００３５】
ＳｉＣ基板１は、ＳｉＣから作られるｎ型（第１の導電型）の半導体基板である。ＳｉＣ基板１のｎ型不純物の濃度は、後述するドリフト層２の不純物濃度よりも高い。したがって、ＳｉＣ基板１の抵抗率はドリフト層２の抵抗率よりも低い。
【００３６】
ＳｉＣ基板１は、単結晶構造を有する。ＳｉＣ基板１の結晶構造は六方晶系であり、好ましくはポリタイプ４Ｈである。ＳｉＣ基板１の表面、すなわち、図１、および、図２におけるＳｉＣ基板１の上面の面方位は（０００１）、または、（０００−１）面である。
【００３７】
ＳｉＣ層３０は、ＳｉＣ基板１の上面に設けられている。ＳｉＣ層３０は、ＳｉＣ基板１に接触する下面Ｓ１と、上面Ｓ２とを有する。下面Ｓ１を第１の面とも称する。また、上面Ｓ２を、第１の面と反対の第２の面とも称する。
【００３８】
ＳｉＣ層３０は、ｎ型のドリフト層２と、ドリフト層２の表層に形成されるｐ型（第１の導電型と異なる第２の導電型）の複数のウェル領域３と、ウェル領域３の表層に形成されるｎ型の複数のソース領域４と、ウェル領域３の表層に形成されるｐ型の複数のコンタクト領域５と、貫通転位ＴＤの上端を含むようにドリフト層２の表層に形成されるｐ型の電界緩和領域１２とを備える。ＳｉＣ層３０の厚さは、たとえば、１μｍ以上、かつ、１００μｍ以下である。
【００３９】
ドリフト層２は、上面Ｓ２を部分的になしている。ドリフト層２は、互いに隣り合うウェル領域３に挟まれたＪＦＥＴ領域ＪＲを含む。ドリフト層２の最大厚さは、ＳｉＣ層３０の厚さに対応し、たとえば、１μｍ以上、かつ、１００μｍ以下である。
【００４０】
ウェル領域３は、下面Ｓ１から離れており、かつ、上面Ｓ２を部分的になしている。上面Ｓ２におけるウェル領域３は、ソース領域４とＪＦＥＴ領域ＪＲとの間で、ゲート絶縁膜６に直接接触している。
【００４１】
ＪＦＥＴ領域ＪＲは、上面Ｓ２において、ウェル領域３が互いに隣り合う方向、すなわち、図１および図２における横方向に沿って、幅ＷＪを有する。
【００４２】
ソース領域４は、ウェル領域３によってＪＦＥＴ領域ＪＲから隔てられて配置される。
【００４３】
コンタクト領域５は、上面Ｓ２においてソース領域４に接触している。コンタクト領域５は、上面Ｓ２からＳｉＣ層３０内へ延びることによってウェル領域３内に達している。すなわち、コンタクト領域５が形成される深さは、ウェル領域３が形成される深さよりも浅い。
【００４４】
ゲート絶縁膜６は、ＳｉＣ層３０の上面Ｓ２に設けられている。ゲート絶縁膜６は、ソース領域４の一部と、コンタクト領域５とを露出させる開口部を有する。ゲート絶縁膜６は、ドリフト層２を覆う部分、すなわち、図１および図２においてＪＦＥＴ領域ＪＲを覆う部分を有する。
【００４５】
ゲート電極７は、貫通転位ＴＤが形成される位置を含むゲート絶縁膜６上に設けられている。図１および図２に例示されるように、ゲート電極７は、ゲート絶縁膜６を介して、ウェル領域３のうちのＪＦＥＴ領域ＪＲとソース領域４との間の部分と、ＪＦＥＴ領域ＪＲとにそれぞれ対向するように配置されている。
【００４６】
ソース電極８は、ＳｉＣ層３０の上面Ｓ２において、ソース領域４の一部とコンタクト領域５とに接触している。ソース電極８は、ＳｉＣ層３０の上面Ｓ２に形成されたオーミック電極である。
【００４７】
ドレイン電極９は、ＳｉＣ基板１の下面に接触している。言い換えれば、ドレイン電極９は、ＳｉＣ層３０の下面Ｓ１に、ＳｉＣ基板１を介して配置されている。
【００４８】
ドレイン電極９は、ＳｉＣ基板１の下面に形成されたオーミック電極である。言い換えれば、ドレイン電極９は、ＳｉＣ基板１を介してＳｉＣ層３０にオーミック接合された電極である。
【００４９】
電界緩和領域１２は、ドリフト層２の表層における貫通転位ＴＤが形成された箇所に少なくとも一部が埋め込まれて形成される。
【００５０】
＜炭化珪素半導体装置の製造方法について＞
次に、本実施の形態に関するＭＯＳＦＥＴの製造方法について、図３から図１３を参照して説明する。なお、図３から図１３は、本実施の形態に関するＭＯＳＦＥＴの製造方法を説明するための部分断面図である。図３から図１３における部分断面図の視野は、図１および図２における視野に対応している。
【００５１】
まず、図３に例示されるように、（０００１）面、または、（０００−１）面である表面を有するＳｉＣ基板１が準備される。
【００５２】
次に、ＳｉＣ基板１の表面におけるエピタキシャル成長によって、ＳｉＣ層３０が形成される。これによって、ＳｉＣ基板１に面する下面Ｓ１と、上面Ｓ２とを有するＳｉＣ層３０が準備される。
【００５３】
ＳｉＣ層３０は、上面Ｓ２を少なくとも部分的になすドリフト層２を含む。図３においては、ＳｉＣ層３０は、ドリフト層２によって構成されている。言い換えれば、この工程はドリフト層２が準備される工程である。
【００５４】
ここで、ドリフト層２には、ドリフト層２の下面からドリフト層２の上面に達して貫通転位ＴＤが形成されるものとする。
【００５５】
エピタキシャル成長は、化学気相堆積（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法によって行い得る。ＳｉＣ層３０、図３においては特にドリフト層２のｎ型不純物濃度、すなわち、ドナー濃度は、たとえば、１×１０１５ｃｍ−３以上、かつ、１×１０１８ｃｍ−３以下である。
【００５６】
次に、図４に例示されるように、ＳｉＣ層３０の上面Ｓ２に熱酸化膜１０が形成される。具体的には、ＳｉＣ基板１に対して、たとえば、７００℃以上、かつ、１４００℃以下の範囲の温度で熱酸化処理が行われる。
【００５７】
熱酸化膜１０の厚さは、たとえば、１０ｎｍ以上、かつ、１０００ｎｍ以下である。このとき、貫通転位ＴＤの近傍の領域では増速酸化が起こるため、貫通転位ＴＤがない他の領域よりもドリフト層２内へ深く熱酸化膜１０が形成される。そのため、貫通転位ＴＤが存在する位置付近の熱酸化膜１０の厚さは、貫通転位ＴＤが存在しない位置の熱酸化膜１０の厚さに比べて大きくなる。
【００５８】
熱酸化膜１０は、ＳｉＣからなるドリフト層２を消費して形成される。すなわち、熱酸化膜１０が形成された後のドリフト層２と熱酸化膜１０との界面は、貫通転位ＴＤが存在する位置で凹形状となる。
【００５９】
次に、図５に例示されるように、ウェットエッチング法により熱酸化膜１０が除去される。これによって、貫通転位ＴＤに起因するくぼみＰＴがＳｉＣ層３０の上面Ｓ２に形成される。
【００６０】
ウェットエッチングは、たとえば、フッ化水素酸を用いて行い得る。図５の断面視において、くぼみＰＴの最も広いところの幅は、たとえば、５．０μｍ以下が好ましく、０．１μｍ以上、かつ、２．０μｍ以下がより好ましい。
【００６１】
なお、くぼみＰＴを形成する手法として、図３において例示されたドリフト層２を形成した後、連続して水素ガス中での高温アニールを行うことによって、ドリフト層２の上面Ｓ２を深さ１０ｎｍ以上、かつ、１０００ｎｍ以下でドライエッチングしてもよい。このとき、貫通転位ＴＤの近傍の領域では、ドリフト層２が、貫通転位ＴＤが存在しない領域よりも速くエッチングされる。そのため、貫通転位ＴＤに起因するくぼみＰＴが同様に形成される。水素ガス中での高温アニールは、たとえば、１３００℃以上、かつ、２０００℃以下の範囲の温度で行われる。この手法を用いた場合、図４に例示された熱酸化膜１０の形成工程、および、図５に例示された熱酸化膜１０の除去工程は、ともに不要となる。
【００６２】
次に、図６に例示されるように、ＳｉＣ層３０の上面Ｓ２上へアクセプター、すなわち、導電型不純物を含むエピタキシャル成長を行うことによって、上面Ｓ２に、ｐ型のＳｉＣエピタキシャル層１１が形成される。ｐ型のＳｉＣエピタキシャル層１１は、図２における電界緩和領域１２になる部分を含む。アクセプターのドーピングは、たとえば、アルミニウム（Ａｌ）を含むガスを導入するＣＶＤ法により行われる。
【００６３】
なお、ドーピングされるｐ型不純物の濃度、すなわち、アクセプター濃度は、たとえば、１×１０１５ｃｍ−３以上、かつ、１×１０２０ｃｍ−３以下の範囲内である。また、ｐ型のＳｉＣエピタキシャル層１１の厚さは、ドリフト層２の厚さを超えない、たとえば、０．１μｍ以上、かつ、１．０μｍ以下とされる。
【００６４】
また、このエピタキシャル成長プロセスは、くぼみＰＴをｐ型のエピタキシャル層で埋め込むことを目的としているため、できるだけ横方向のステップフロー成長を促進させることが好ましい。したがって、ＣＶＤプロセス時に用いる原料ガスの流量比として、たとえば、プロパン（Ｃ３Ｈ８）とモノシラン（ＳｉＨ４）の流量比に対応するＣ／Ｓｉ比は、通常よく用いられる１．５以上、かつ、２．５以下の範囲よりも低い範囲に設定されることが好ましい。ただし、Ｃ／Ｓｉ比が０．５以下になると、過剰なＳｉ原子が基板表面に凝集し、Ｓｉドロップレットと呼ばれる欠陥が形成され易くなるため好ましくない。具体的には、ｐ型のＳｉＣエピタキシャル層１１を形成するに際し、Ｃ／Ｓｉ比を０．５以上、かつ、１．５以下の範囲に設定することが好ましい。
【００６５】
次に、図７に例示されるように、エッチバック法、または、研磨法によって、電界緩和領域１２を残してｐ型のＳｉＣエピタキシャル層１１をすべてエッチングするとともに、くぼみＰＴを平坦化する。ここで、エッチバック法を採用する場合には、たとえば、上面Ｓ２全体に酸化珪素膜を堆積させることによってエッチングマスクを形成し、さらに、エッチングマスクを介してドライエッチングすることが考えられる。
【００６６】
次に、図８に例示されるように、幅ＷＪの間隔を空けて互いに隣り合うウェル領域３が形成される。ウェル領域３の形成のためには、まず、上面Ｓ２上にレジストマスク（ここでは、図示しない）が形成される。
【００６７】
次に、上面Ｓ２内へｐ型不純物、すなわち、アクセプターがイオン注入により添加される。その後、レジストマスクが除去される。このようにして、ドリフト層２の表層にウェル領域３が形成される。
【００６８】
アクセプターとしては、たとえば、アルミニウム、ホウ素、または、ガリウムが用いられる。注入されるｐ型不純物の濃度、すなわち、アクセプター濃度は、ドリフト層２のドナー濃度よりも高く、たとえば、１×１０１５ｃｍ−３以上、かつ、１×１０１９ｃｍ−３以内の範囲である。また、イオン注入の深さは、ドリフト層２の厚さを超えない、たとえば、０．５μｍ以上、かつ、３μｍ以下とされる。
【００６９】
次に、図９に例示されるように、それぞれのウェル領域３の表層にソース領域４が形成される。具体的には、まず、上面Ｓ２上にレジストマスク（ここでは、図示しない）が形成される。次に、上面Ｓ２中へｎ型不純物（ドナー）がイオン注入により添加される。その後、レジストマスクが除去される。これによって、ウェル領域３内にソース領域４が形成される。ソース領域４は、ウェル領域３よりも浅く形成される。
【００７０】
ドナーとしては、たとえば、窒素、リン、または、ヒ素が用いられる。ソース領域４のドナー濃度は、たとえば、１×１０１８ｃｍ−３以上、かつ、１×１０２０ｃｍ−３以下の範囲内である。また、イオン注入の深さは、ウェル領域３の深さよりも小さく、たとえば、０．１μｍ以上、かつ、２μｍ以下とされる。
【００７１】
次に、図１０に例示されるように、それぞれのウェル領域３の表層にコンタクト領域５が形成される。具体的には、まず、上面Ｓ２上にレジストマスク（ここでは、図示しない）が形成される。次に、上面Ｓ２中へｐ型不純物、すなわち、アクセプターがイオン注入により添加される。その後、レジストマスクが除去される。これによって、ウェル領域３内に、ソース領域４に隣接するコンタクト領域５が形成される。
【００７２】
アクセプターとしては、たとえば、アルミニウム、ホウ素、または、ガリウムが用いられる。注入されるｐ型不純物の濃度、すなわち、アクセプター濃度は、たとえば、１×１０１９ｃｍ−３以上、かつ、１×１０２１ｃｍ−３以下の範囲内である。また、イオン注入の深さは、０．１μｍ以上、かつ、２．１μｍ以下である。また、イオン注入の深さは、ソース領域４よりも深いものとされる。
【００７３】
次に、ウェル領域３、ソース領域４、および、コンタクト領域５が形成されたドリフト層２、すなわち、ＳｉＣ層３０が設けられたＳｉＣ基板１が、熱処理装置によって、たとえば、アルゴンなどの不活性ガス雰囲気中で、１３００℃以上、かつ、２１００℃以下の範囲でアニールされる。これによって、イオン注入されたホウ素、アルミニウム、または、窒素などの不純物が電気的に活性化される。
【００７４】
次に、図１１に例示されるように、上面Ｓ２における、７００℃以上、かつ、１４００℃以下の範囲の温度での熱酸化、または、ＣＶＤ法などの堆積法による積層プロセスによって、ＳｉＣ層３０の上面Ｓ２上にゲート絶縁膜６が形成される。ゲート絶縁膜６の膜厚は、たとえば、１０ｎｍ以上、かつ、２００ｎｍ以下の範囲内である。
【００７５】
次に、図１２に例示されるように、ゲート絶縁膜６の上面にゲート電極７が形成される。ゲート電極７は、断面視において、その一方の端部（図１２における、左端）が、互いに隣り合うソース領域４の一方（図１２における、左側のソース領域４）とゲート絶縁膜６を挟んで対向する位置に配置される。すなわち、平面視において、ゲート電極７の図１２における左端と、図１２における左側のソース領域４とは、重なって配置される。
【００７６】
同様に、ゲート電極７は、断面視において、その他方の端部（図１２における、右端）が、互いに隣り合うソース領域４の他方（図１２における、右側のソース領域４）とゲート絶縁膜６を挟んで対向する位置に配置される。すなわち、平面視において、ゲート電極７の図１２における右端と、図１２における右側のソース領域４とは、重なって配置される。
【００７７】
ゲート電極７の形成は、ＣＶＤ法による多結晶珪素膜の堆積と、フォトリソグラフィーおよびエッチング技術によるパターニングとによって形成され得る。
【００７８】
次に、図１３に例示されるように、ソース電極８が形成される。具体的には、まず、ゲート電極７が形成された部位、および、その周囲を残しつつ、ゲート絶縁膜６のうち、ソース領域４の表面の一部からコンタクト領域５の表面にまたがる部位が除去される。
【００７９】
そして、ＳｉＣ層３０の上面Ｓ２のうち、上記のゲート絶縁膜６の除去により露出した、ソース領域４の表面の一部からコンタクト領域５の表面の一部にまたがる部位に、ソース電極８が形成される。
【００８０】
ソース電極８の材料としては、たとえば、ニッケル、チタン、アルミニウム、モリブデン、クロム、白金、タングステン、タンタル、ニオブ、珪素、炭化チタン、これらの窒化物、または、これらの合金などが用いられる。
【００８１】
次に、図１および図２に例示されるように、ＳｉＣ基板１の下面にドレイン電極９が形成される。ドレイン電極９の材料としては、ソース電極８の材料と同様のものを用い得る。
【００８２】
次に、ソース電極８とソース電極８に接触している炭化珪素とを合金化させるために、アニールが行われる。同様に、ドレイン電極９とドレイン電極９に接触している炭化珪素とを合金化させるために、アニールが行われる。
【００８３】
上記のアニールは、たとえば、温度が９５０℃以上、かつ、１０００℃以下、処理時間が２０秒以上、かつ、６０秒以下、昇温速度が１０℃／秒以上、かつ、２５℃／秒以下のアニール条件が用いられ得る。
【００８４】
以上の製造方法によって、図１および図２に例示されるＭＯＳＦＥＴが製造される。
【００８５】
＜炭化珪素半導体装置の動作について＞
次に、本実施の形態に関するＭＯＳＦＥＴの、ドレイン電極９に正電圧を印加して実際に動作させた場合について説明する。
【００８６】
チャネルをオフにした状態では、たとえば、図２に例示されるように、ｐｎ接合の逆バイアスによって素子領域全体に空乏層１００が拡がる。ここで、図２に例示されるように、ドリフト層２の上面を原点とする座標ｘにおいて、空乏層１００の下面側の端部までの距離をＷ１とし、空乏層１００の上面側の端部までの距離をＷ２とする。このように空乏層１００が拡がるため、ソース電極８とドレイン電極９との間は電気的に絶縁される。
【００８７】
この時、ゲート電極７とドレイン電極９との間にも逆バイアスとほぼ同じ電圧が印加される。ＪＦＥＴ領域ＪＲではドリフト層２がゲート絶縁膜６に接触するため、ＪＦＥＴ領域ＪＲ上のゲート絶縁膜６にも高電界が印加されることになる。
【００８８】
すなわち、ＭＯＳＦＥＴのオフ状態では、ＪＦＥＴ領域ＪＲのｎ型のＭＯＳ構造は空乏状態となり、ゲート絶縁膜６に逆方向電界が印加された状態となる。
【００８９】
＜予備的試験＞
本発明者らは、従来のｎ型のＭＯＳ構造に逆バイアスが印加された空乏モードＴＤＤＢ（Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）特性を評価し、その結果から、オフ状態におけるゲート絶縁膜６の信頼性を改善する必要があることに着目した。このことについて、以下に詳しく説明する。
【００９０】
図１４は、ｎ型のＭＯＳ構造の、空乏モードＴＤＤＢ特性の測定結果を例示する図である。図１４において、横軸は寿命ｔＢＤであり、縦軸は関数Ｆによって表される値、
【数１】
2018016171.tif 000003
である。ここでｌｎは対数を表す。また、Ｆ＝ｉ／Ｎである。ここで、Ｎは評価サンプル数であり、ｉは寿命が短いサンプルから順に１、２、３・・・Ｎに対応する数である。測定条件は、ストレス温度２３０℃、逆方向電界強度ＥＯＸ＝６．０ＭＶ／ｃｍとした。
【００９１】
破壊までの寿命ｔＢＤのワイブル分布は、短寿命のグループである「ｇｒｏｕｐ  Ａ」と、長寿命のグループである「ｇｒｏｕｐ  Ｂ」とに明確に分類された。つまり破壊モードが２つのモードからなることが推測された。
【００９２】
具体的には、「ｇｒｏｕｐ  Ｂ」は外因によらない絶縁膜本来の寿命を有する真性破壊群であり、それよりも早く破壊に至る「ｇｒｏｕｐ  Ａ」は、絶縁膜本来の寿命とは異なる外因に起因する不良破壊群である。
【００９３】
「ｇｒｏｕｐ  Ａ」の不良破壊の原因となる外因には、一般には、プロセス起因のもの、ドリフト層内の欠陥、ゲート絶縁膜とドリフト層との界面の欠陥など、様々な要因が考えられる。
【００９４】
本発明者らは、空乏モードＴＤＤＢ測定後の貫通転位有無の調査によって、「ｇｒｏｕｐ  Ａ」に相当するすべての素子で、ゲート絶縁膜を介してゲート電極に対向するドリフト層の領域に貫通転位が存在することを発見した。
【００９５】
さらに、図１６上段に例示される発光解析と、図１６下段に例示される、溶融ＫＯＨを用いた貫通転位の観察とによって、「ｇｒｏｕｐ  Ａ」に相当する素子の破壊箇所と貫通転位ＴＤの箇所とが一致することを確認した。ここで、図１６は、ＭＯＳ構造破壊後の発光解析と、溶融ＫＯＨを用いた貫通転位の観察結果とを例示する図である。図１６において、上段は、左から順に、空乏モードの「ｇｒｏｕｐ  Ａ」の発光解析、空乏モードの「ｇｒｏｕｐ  Ｂ」の発光解析、蓄積モードの発光解析を例示する。また、図１６において、下段は、左から順に、空乏モードの「ｇｒｏｕｐ  Ａ」の溶融ＫＯＨを用いた貫通転位の様子、空乏モードの「ｇｒｏｕｐ  Ｂ」の溶融ＫＯＨを用いた貫通転位の様子、蓄積モードの溶融ＫＯＨを用いた貫通転位の様子を例示する。
【００９６】
すなわち、本発明者らは、貫通転位が、絶縁膜の空乏モードＴＤＤＢ寿命を低下させるという特性を有することを見出した。また、本発明者らは、貫通転位が存在する位置に形成された絶縁膜は、逆方向電界が印加されると局所的に破壊に至ることを見出した。
【００９７】
一方、ＭＯＳＦＥＴのオン状態では、ＪＦＥＴ領域のｎ型のＭＯＳ構造は蓄積状態となり、ゲート絶縁膜に順方向電界が印加された状態となる。ｎ型のＭＯＳ構造の一般的な絶縁膜信頼性評価として、蓄積モードＴＤＤＢ特性が報告されている。
【００９８】
図１５は、図１４で空乏モードＴＤＤＢ測定を行った素子と同じｎ型のＭＯＳ構造を有する素子に対して、蓄積モードＴＤＤＢ特性を測定した場合の、測定結果を例示する図である。図１５において、横軸は寿命ｔＢＤであり、縦軸は関数Ｆによって表される値、
【数２】
2018016171.tif 000004
である。測定条件は、ストレス温度２３０℃、順方向電界強度ＥＯＸ＝９．０ＭＶ／ｃｍとした。
【００９９】
蓄積モードＴＤＤＢ特性では、ワイブル分布は直線状となった。このため、蓄積モードＴＤＤＢ特性の破壊モードは真性破壊のみであると考えられる。すなわち、絶縁膜の蓄積モードＴＤＤＢ特性の破壊モードは、貫通転位ＴＤには依存しないと考えられる。
【０１００】
また、図１６の右列に例示されるように、蓄積モードＴＤＤＢ特性で破壊した素子の破壊箇所に貫通転位が存在しないことも確認した。
【０１０１】
以上のように、発明者らは、貫通転位が絶縁膜の空乏モードＴＤＤＢ特性のみを劣化させることを見出した。すなわち、オフ状態のＭＯＳＦＥＴにおいて、貫通転位が存在する位置のＪＦＥＴ領域上の絶縁膜は局所的に破壊しやすいことを見出した。これによって、ＭＯＳＦＥＴの絶縁膜信頼性を向上するためには、貫通転位箇所の上に形成されたゲート絶縁膜の空乏モードＴＤＤＢ特性を向上させることが重要であることが判明した。
【０１０２】
次に、ｎ型のＭＯＳ構造のＮドーピングプロファイルｉＮＲを条件振りすることによって、同一の逆方向電界強度ＥＯＸ設定時の、空乏層中でのＳｉＣ電界強度ＥＳｉＣを変調することができるＭＯＳ構造を用意し、空乏モードＴＤＤＢ評価を行った。
【０１０３】
図１７は、上記のＮドーピングプロファイルｉＮＲ０、ｉＮＲ１、ｉＮＲ２、ｉＮＲ３、および、ｉＮＲ４の、Ｎ濃度を例示する図である。図１７において、縦軸はＮ濃度（ｃｍ−３）を示し、横軸は深さ（μｍ）を示す。
【０１０４】
たとえば、ＥＯＸを６．０ＭＶ／ｃｍに設定した場合、ｉＮＲ０、ｉＮＲ１、ｉＮＲ２、ｉＮＲ３、および、ｉＮＲ４におけるＳｉＣ電界強度ＥＳｉＣの深さ依存性は、図１８のように計算される。ここで、図１８は、ｉＮＲ０、ｉＮＲ１、ｉＮＲ２、ｉＮＲ３、および、ｉＮＲ４における電界の深さ依存性を例示する図である。図１８において、縦軸は電界（ＭＶ／ｃｍ）を示し、横軸は深さ（μｍ）を示す。
【０１０５】
図１８に例示されるように、特にｉＮＲ４では、その高いドーピング濃度により空乏層が殆ど伸びないため、ＭＯＳ界面に近接する領域以外のＳｉＣ電界強度ＥＳｉＣは０ＭＶ／ｃｍである。
【０１０６】
図１９は、「ｇｒｏｕｐ  Ａ」のＦ＝６３％における寿命ｔＢＤのＥＯＸ依存性を例示する図である。図１９において、縦軸は寿命ｔＢＤ（ｓ）を示し、横軸はＥＯＸ（ＭＶ／ｃｍ）を示す。
【０１０７】
図１９に例示されるように、空乏モードＴＤＤＢで得られたｔＢＤ−ＥＯＸ特性はｉＮＲに強く依存する。特にｉＮＲ４では、蓄積モードＴＤＤＢで得られるｔＢＤ−ＥＯＸ特性と殆ど同等の特性が得られた。
【０１０８】
このことから、空乏モードＴＤＤＢにおける寿命ｔＢＤは、ＥＯＸだけではなくＥＳｉＣにも強く依存することが判明した。すなわち、ｉＮＲ４を除く空乏モードＴＤＤＢの寿命ｔＢＤが、同等のＥＯＸにおいて蓄積モードＴＤＤＢの寿命ｔＢＤよりも低い原因は、空乏層中のＳｉＣ電界強度ＥＳｉＣによりもたらされるストレス因子によることが分かった。
【０１０９】
図２０から図２５は、Ｆ＝６３％における寿命ｔＢＤのＥＳｉＣ依存性を例示する図である。それぞれの図において、縦軸は寿命ｔＢＤ（ｓ）を示し、横軸はＥＳｉＣ（ＭＶ／ｃｍ）を示す。
【０１１０】
ここで、図２０は、ＭＯＳ界面から深さ０．０μｍにおけるＥＳｉＣに対応する。また、図２１は、ＭＯＳ界面から深さ０．１μｍにおけるＥＳｉＣに対応する。
【０１１１】
また、図２２は、ＭＯＳ界面から深さ０．２μｍにおけるＥＳｉＣに対応する。また、図２３は、ＭＯＳ界面から深さ０．３μｍにおけるＥＳｉＣに対応する。
【０１１２】
また、図２４は、ＭＯＳ界面から深さ０．４μｍにおけるＥＳｉＣに対応する。また、図２５は、ＭＯＳ界面から深さ０．５μｍにおけるＥＳｉＣに対応する。
【０１１３】
寿命ｔＢＤは、ＭＯＳ界面からの深さが０．１μｍ以上、かつ、０．４μｍ以下におけるＥＳｉＣと相関関係がある。特に、深さ０．２μｍ以上、かつ、０．３μｍ以下におけるＥＳｉＣと最もよく相関した。
【０１１４】
したがって、ＭＯＳ界面からの深さが０．１μｍ以上、かつ、０．４μｍ以下におけるＥＳｉＣ、より厳密には、ＭＯＳ界面からの深さが０．２μｍ以上、かつ、０．３μｍ以下におけるＥＳｉＣが、寿命ｔＢＤを決める重要なファクターであることが見出された。
【０１１５】
ここまでの検討から、上記の破壊は以下のようなメカニズムで起こることが推定された。すなわち、空乏モードＴＤＤＢにおいて、ＭＯＳ界面の電位はゲート電極よりも高くなる。そのため、ゲート絶縁膜に電界が生じる。
【０１１６】
この電界によりゲート電極から僅かにトンネルリークしたキャリア電子が、ゲート絶縁膜内で高電界により加速され、さらにＳｉＣ側に注入される。その際、高エネルギーを得たキャリア電子はＳｉＣ内でインパクトイオン化を引き起こし、ＭＯＳ界面下にホールキャリアが発生する。
【０１１７】
このホールは、空乏層中のＳｉＣ電界により電界加速され、高エネルギーを得てＭＯＳ界面に衝突、または、ゲート絶縁膜内に再注入される。そのため、ゲート絶縁膜の経時劣化が生じる。
【０１１８】
このホールキャリアが得るエネルギーはＳｉＣ電界強度ＥＳｉＣにより決まるため、寿命ｔＢＤはＥＳｉＣに依存することとなる。上記の実験結果では、ＭＯＳ界面からの深さが０．１μｍ以上、かつ、０．４μｍ以下の領域、より詳しくは、ＭＯＳ界面からの深さが０．２μｍ以上、かつ、０．３μｍ以下におけるＥＳｉＣによりホールキャリアに与えられるエネルギーが、寿命ｔＢＤを決める重要なファクターであることが見出された。さらに、このホールは貫通転位に集まりやすいため、貫通転位直上のゲート絶縁膜が破壊しやすいと推測される。
【０１１９】
したがって、空乏モード、または、ＭＯＳＦＥＴのオフ状態ストレスに対する寿命向上を実現するには、貫通転位が存在する領域において、ＭＯＳ界面からの深さが０．１μｍ以上、かつ、０．４μｍ以下の領域のＥＳｉＣを低減する必要があることが示唆された。
【０１２０】
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下の説明においては、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
【０１２１】
従来のＭＯＳＦＥＴ構造では、ドリフト層とゲート絶縁膜とが接触する領域に貫通転位が存在する場合に、その近傍でストレスの集中が生じる。そして、ストレスの集中によって、ゲート絶縁膜が局所的に破壊に至るという問題があった。
【０１２２】
この問題を解決するために、ＪＦＥＴ領域内の一部に、ｐ型の電界緩和領域を設ける構造が提案されていた。ただし、当該構造では、ｐ型の電界緩和領域は、貫通転位の位置とは無関係にパターン設計に基づいて形成されていた。
【０１２３】
この場合、ＭＯＳＦＥＴのオン時に、キャリア電子がソース領域からＭＯＳチャネル領域を伝導してＪＦＥＴ領域に流れ込む際に、電界緩和領域がエネルギー障壁になる。この結果、電気伝導が抑制されるので、オン抵抗が増大してしまうという問題があった。
【０１２４】
また、貫通転位ＴＤが存在する位置のみに、Ａｌイオン注入によって、電界緩和領域が設けられたＭＯＳＦＥＴ構造も従来から提案されていた。ただし、注入イオンが深い側にテールプロファイルを引くこと、および、貫通転位が存在しない領域の注入層は後にすべて除去することを考慮して、注入深さはできるだけ浅くしたい。
【０１２５】
図２６、図２８、および、図３０は、イオン注入のプロファイルを例示する図である。それぞれの図において、縦軸はＡｌ濃度（ｃｍ−３）を示し、横軸は深さ（μｍ）を示す。
【０１２６】
また、図２７、図２９、および、図３１は、イオン注入が行われた場合の電界緩和効果を例示する図である。それぞれの図において、縦軸はＥＳｉＣ（ＭＶ／ｃｍ）を示し、横軸は深さ（μｍ）を示す。
【０１２７】
なお、図２７は、図２６に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【０１２８】
また、図２９は、図２８に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【０１２９】
また、図３１は、図３０に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【０１３０】
仮に、図２６に例示されるような、深さ０．０５μｍにピークを有する浅いイオン注入が行われた場合、図２７に例示されるような電界緩和効果は得られるものの、必要なドーズ量が高くなることから、図２６におけるＺに示されるように、結局深さ１μｍよりも深い位置にテールプロファイルを引くことになる。
【０１３１】
図２８、または、図３０に例示されるように、イオン注入エネルギーを高くすることで、対応する図２９、または、図３１に例示されるように、電界緩和効果を得るのに必要なドーズ量を低減することができる。しかしながら、図２８および図３０におけるＺに示されるように、やはりテールプロファイルは深さ１μｍ程度または２μｍ程度まで伸びてしまう。
【０１３２】
すなわち、このセルフアラインプロセスを完遂するためには、貫通転位が存在する領域のくぼみ深さを１μｍ以上、または、２μｍ以上にする必要がある。このプロセスは極めて非効率であり、かつ、高い面内均一性を確保することも困難であることから、スループットまたは歩留まりが著しく悪化する。
【０１３３】
図３２、および、図３４は、ｐ型エピタキシャル層のＡｌドーピングプロファイルを例示する図である。それぞれの図において、縦軸はＡｌ濃度（ｃｍ−３）を示し、横軸は深さ（μｍ）を示す。
【０１３４】
また、図３３、および、図３５は、ｐ型エピタキシャル層埋め込みが行われた場合の電界緩和効果を例示する図である。それぞれの図において、縦軸はＥＳｉＣ（ＭＶ／ｃｍ）を示し、横軸は深さ（μｍ）を示す。
【０１３５】
なお、図３３は、図３２に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【０１３６】
また、図３５は、図３４に例示されたプロファイルのイオン注入が行われた場合の電界緩和効果を例示する図である。
【０１３７】
上記の本実施の形態におけるｐ型エピタキシャル成長法を用いた手法では、図３２、または、図３４に例示されるように、ｐ型ドーパントがテールプロファイルを引かずに、上記と同等の電界緩和効果を得ることができる。図３２のイオン注入に対応する図３３、および、図３４のイオン注入に対応する図３５に例示されるとおりである。
【０１３８】
図３６は、本実施の形態に関する電界緩和領域のＡｌ濃度と、必要ピット深さとのトレードオフ関係を例示する図である。また、図３７は、従来の構成による、電界緩和領域のＡｌ濃度と、必要ピット深さとのトレードオフ関係を例示する図である。
【０１３９】
図３６に例示されるように、本実施の形態のｐ型エピタキシャル成長法によれば、電界緩和領域１２のＡｌ濃度（イオン注入の場合はピーク濃度）と、必要ピット深さとのトレードオフ関係は改善される。これによって、スループットまたは歩留まりを悪化させずに、貫通転位ＴＤが存在する位置のみに電界緩和領域１２を設けることができる。
【０１４０】
したがって、不要な箇所に設けられた電界緩和領域がオン抵抗を増大させることを防ぎつつ、オフ時のＪＦＥＴ領域上のゲート絶縁膜劣化を抑制することができる。そして、信頼性を向上させることができる。
【０１４１】
上記においては、電界緩和領域によって、ＪＦＥＴ領域に存在する貫通転位上に位置する、ゲート絶縁膜の信頼性を向上させる場合について述べられた。しかしながら、ＭＯＳＦＥＴの、たとえば、終端領域などにＭＯＳ構造がある場合に、当該ＭＯＳ構造において貫通転位が存在する位置に形成された絶縁膜の信頼性を向上する効果が得られるのは言うまでもない。
【０１４２】
ＳｉＣ−ＭＯＳＦＥＴのオン時抵抗は、主に、チャネル抵抗、ＪＦＥＴ抵抗、ドリフト層抵抗、および、ＳｉＣ基板抵抗の総和となる。その中でもＪＦＥＴ抵抗は、オン時において、ＪＦＥＴ領域と、隣り合うウェル領域との間に拡がる空乏領域が大きい程に高くなる。
【０１４３】
ＪＦＥＴ領域のｎ型ドーパント濃度を高くすることで、空乏領域幅を縮小でき、ＪＦＥＴ抵抗を低減することができる。しかしながら、これによって、オフ時にＪＦＥＴ領域上に位置するゲート絶縁膜に印加される電界が高くなるため、ＪＦＥＴ抵抗と素子信頼性寿命とはトレードオフの関係にあるといえる。
【０１４４】
本実施の形態における構成によって、寿命ｔＢＤを改善することができることは、すなわち、同等の素子寿命を確保するのに必要なＥＯＸを高く設定することができることを意味する。
【０１４５】
図３８は、ＪＦＥＴ抵抗と実使用寿命とのトレードオフ関係を例示する図である。図３８において、縦軸はＪＦＥＴ抵抗ＲＪＦＥＴを示し、横軸は実使用寿命を示す。
【０１４６】
図３８に例示されるように、本実施の形態における構成によれば、トレードオフの改善が可能となる。
【０１４７】
以上に記載された実施の形態によれば、炭化珪素半導体装置は、ｎ型のドリフト層２と、貫通転位ＴＤと、第２の導電型（ｐ型）の電界緩和領域１２とを備える。貫通転位ＴＤは、ドリフト層２を貫通して形成される。電界緩和領域１２は、ドリフト層２の表層における貫通転位ＴＤに対応する位置に設けられる。また、電界緩和領域１２は、エピタキシャル層である。
【０１４８】
このような構成によれば、ｐ型の電界緩和領域１２がエピタキシャル層であるので、ｐ型のドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における絶縁破壊を抑制することができる。さらに、炭化珪素半導体装置のオン特性と、炭化珪素半導体装置のオフ状態における信頼性寿命とはトレードオフ関係にあることから、これを大幅に改善することができる。
【０１４９】
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
【０１５０】
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
【０１５１】
また、以上に記載された実施の形態によれば、電界緩和領域１２は、ドリフト層２の表層における貫通転位ＴＤに対応する位置に少なくとも一部が埋設される。このような構成によれば、電界緩和領域１２がエピタキシャル層であるので、Ａｌドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における信頼性を向上させることができる。
【０１５２】
また、以上に記載された実施の形態によれば、炭化珪素半導体装置は、絶縁膜と、電極とを備える。ここで、絶縁膜は、たとえば、ゲート絶縁膜６に対応するものである。また、電極は、たとえば、ゲート電極７に対応するものである。ゲート絶縁膜６は、ドリフト層２の上面における貫通転位ＴＤに対応する位置に設けられる。ゲート電極７は、ゲート絶縁膜６の上面における貫通転位ＴＤに対応する位置に設けられる。このような構成によれば、電界緩和領域１２がエピタキシャル層であるので、Ａｌドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のゲート絶縁膜６の信頼性を向上させることができる。
【０１５３】
また、以上に記載された実施の形態によれば、炭化珪素半導体装置は、複数のｐ型のウェル領域３と、ＪＦＥＴ領域ＪＲと、ｎ型のソース領域４とを備える。ウェル領域３は、ドリフト層２の表層に設けられる。ＪＦＥＴ領域ＪＲは、複数のウェル領域３に挟まれて設けられる。ソース領域４は、それぞれのウェル領域３の表層における、ウェル領域３によってＪＦＥＴ領域ＪＲから隔てられた位置に設けられる。また、ゲート電極７は、ゲート絶縁膜６の上面におけるＪＦＥＴ領域ＪＲに対応する位置、および、ゲート絶縁膜６の上面におけるソース領域４とドリフト層２との間の部分に対応する位置に設けられる。このような構成によれば、電界緩和領域１２がエピタキシャル層であるので、Ａｌドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、チャネル領域およびＪＦＥＴ領域ＪＲにおけるゲート絶縁膜６の信頼性を向上させることができる。
【０１５４】
また、以上に記載された実施の形態によれば、電界緩和領域１２は、ＪＦＥＴ領域ＪＲの表層に設けられる。このような構成によれば、電界緩和領域１２がエピタキシャル層であるので、Ａｌドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、ＪＦＥＴ領域ＪＲにおけるゲート絶縁膜６の信頼性を向上させることができる。
【０１５５】
また、以上に記載された実施の形態によれば、電界緩和領域１２は、複数のウェル領域３の少なくとも１つと接触して設けられる。このような構成によれば、電界緩和領域１２の電位を安定させることができる。
【０１５６】
また、以上に記載された実施の形態によれば、電界緩和領域１２の膜厚をｄ［ｍ］とし、炭化珪素の比誘電率をεｒ［Ｆ／ｍ］とし、真空誘電率をε０［Ｆ／ｍ］とし、電子の電荷量をｅ［Ｃ］とし、ドリフト層２の上面を原点として、ドリフト層２の下面へ向かう方向の座標をｘ［ｍ］とし、ドリフト層２の上面を原点として、炭化珪素半導体装置のオフ状態において生じる空乏層の第１の端部までの距離をＷ１［ｍ］とし、ドリフト層２の上面を原点として、炭化珪素半導体装置のオフ状態において生じる空乏層の第２の端部までの距離をＷ２［ｍ］とし、第１の端部は、空乏層のドリフト層２の下面側の端部であり、第２の端部は、空乏層のドリフト層２の上面側の端部であり、座標ｘにおける第１の導電型の不純物濃度をＮＤ（ｘ）［ｍ−３］とし、座標ｘにおける第２の導電型の不純物濃度をＮＡ（ｘ）［ｍ−３］とし、座標ｘにおける電界強度をＥ（ｘ）［Ｖ／ｍ］とし、炭化珪素半導体装置のオフ状態におけるドレイン−ソース間の電位差をＶ［Ｖ］とした場合、
電界緩和領域１２を含むドリフト層２の上面から、ドリフト層２の下面に至る軸上において、
【数３】
2018016171.tif 000005
【数４】
2018016171.tif 000006
【数５】
2018016171.tif 000007
【数６】
2018016171.tif 000008
が満たされる。このような構成によれば、電界緩和領域１２がエピタキシャル層であるので、Ａｌドーパントのテールプロファイルが形成されない。
【０１５７】
また、以上に記載された実施の形態によれば、炭化珪素半導体装置の製造方法において、下面から上面に達して形成される貫通転位ＴＤを有する炭化珪素層を用意する。ここで、炭化珪素層は、たとえば、ドリフト層２に対応するものである。そして、ドリフト層２の上面における貫通転位ＴＤに対応する位置に、くぼみＰＴを形成する。そして、くぼみＰＴが形成された後に、ドリフト層２の上面にｐ型のＳｉＣエピタキシャル層１１をエピタキシャル成長させる。そして、ＳｉＣエピタキシャル層１１を、くぼみＰＴに埋め込まれた部分を残しつつ部分的に除去することによって、電界緩和領域１２を形成する。
【０１５８】
このような構成によれば、ｐ型の電界緩和領域１２をエピタキシャル成長法によって形成するので、ｐ型のドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における信頼性を向上させることができる。さらに、炭化珪素半導体装置のオン特性と、炭化珪素半導体装置のオフ状態における信頼性寿命とはトレードオフ関係にあることから、これを大幅に改善することができる。
【０１５９】
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
【０１６０】
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
【０１６１】
また、特に制限がない限り、それぞれの処理が行われる順序は変更することができる。
【０１６２】
また、以上に記載された実施の形態によれば、ドリフト層２の上面に熱酸化膜１０を形成し、さらに、ウェットエッチング法により熱酸化膜１０を除去することによって、くぼみＰＴを形成する。このような構成によれば、貫通転位ＴＤにおける増速酸化を利用して、貫通転位ＴＤが形成される箇所にくぼみＰＴを形成することができる。
【０１６３】
また、以上に記載された実施の形態によれば、水素ガス中でのアニール処理でドリフト層２の上面をドライエッチングすることによって、くぼみＰＴを形成する。このような構成によれば、簡易な手法で、くぼみＰＴを形成することができる。
【０１６４】
また、以上に記載された実施の形態によれば、ＳｉＣエピタキシャル層１１の上面全体にエッチングマスクを形成し、さらに、エッチングマスクを介してドライエッチングを行うことによって、くぼみＰＴに埋め込まれた部分を残しつつ電界緩和領域１２を形成する。このような構成によれば、ｐ型の電界緩和領域１２をエピタキシャル成長法によって形成するので、ｐ型のドーパントのテールプロファイルが形成されない。
【０１６５】
また、以上に記載された実施の形態によれば、ＳｉＣエピタキシャル層１１の上面全体に酸化珪素膜を堆積させることによってエッチングマスクを形成し、さらに、エッチングマスクを介してドライエッチングを行うことによって、くぼみＰＴに埋め込まれた部分を残しつつ電界緩和領域１２を形成する。このような構成によれば、ｐ型の電界緩和領域１２をエピタキシャル成長法によって形成するので、ｐ型のドーパントのテールプロファイルが形成されない。
【０１６６】
また、以上に記載された実施の形態によれば、ＳｉＣエピタキシャル層１１を、くぼみＰＴに埋め込まれた部分を残しつつ研磨法で部分的に除去することによって、電界緩和領域１２を形成する。このような構成によれば、ｐ型の電界緩和領域１２をエピタキシャル成長法によって形成するので、ｐ型のドーパントのテールプロファイルが形成されない。
【０１６７】
＜以上に記載された実施の形態における変形例について＞
上記の実施の形態においては、たとえば、図２に例示されるように、電界緩和領域１２がウェル領域３とつながっている。しかしながら、電界緩和領域の電位安定性が特に問題とならない場合には、電界緩和領域がウェル領域と離れて配置されていてもよい。
【０１６８】
また、炭化珪素基板の表面の面方位は（０００１）に限定されるものではなく、たとえば、（０００−１）、または、（１１−２０）とされてもよい。また、炭化珪素基板の表面は、これら面方位に対してオフ角を有していてもよい。
【０１６９】
また、選択的なイオン注入をする際に用いられるマスクは、レジストマスクに限定されるものではなく、酸化膜からなるマスクが用いられてもよい。
【０１７０】
また、上記の実施の形態では、ＭＯＳＦＥＴについて詳しく説明されたが、炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｉｔｏｒ）であってもよい。
【０１７１】
また、炭化珪素半導体装置はＭＩＳＦＥＴに限定されるものではなく、たとえば、ＩＧＢＴであってもよい。ＩＧＢＴを得るためには、たとえば、ＳｉＣ基板１の導電型を、ｎ型の代わりにｐ型とすればよい。
【０１７２】
また、ゲート絶縁膜を搭載したＭＯＳＦＥＴ、ＭＩＳＦＥＴ、または、ＩＧＢＴについて説明されたが、ゲート絶縁膜を搭載しない、たとえば、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ、すなわち、ＳＢＤ）であってもよい。この場合、ｐ型の電界緩和領域は、貫通転位ＴＤ近傍の領域におけるショットキーバリア界面の劣化を抑制することに作用する。
【０１７３】
また、上記の実施の形態では、第１の導電型がｎ型であり、第２の導電型がｐ型である場合について説明された。しかしながら、これらの導電型は互いに入れ替えられてもよく、この場合、ドナーおよびアクセプターも入れ替えられる。
【０１７４】
また、導電型不純物を添加するための複数のイオン注入工程の順番は入れ替えが可能である。これによって、たとえば、ｎチャネルＭＯＳＦＥＴに代わりｐチャネルＭＯＳＦＥＴが得られる。
【０１７５】
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
【０１７６】
したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。
【０１７７】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
【０１７８】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０１７９】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０１８０】
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１８１】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【符号の説明】
【０１８２】
１  ＳｉＣ基板、２  ドリフト層、３  ウェル領域、４  ソース領域、５  コンタクト領域、６  ゲート絶縁膜、７  ゲート電極、８  ソース電極、９  ドレイン電極、１０  熱酸化膜、１１  ＳｉＣエピタキシャル層、１２  電界緩和領域、３０  ＳｉＣ層、１００  空乏層、ＪＲ  ＪＦＥＴ領域、Ｓ１  下面、Ｓ２  上面、ＴＤ  貫通転位、ＷＪ  幅。
【図１】
2018016171.tif 000013
【図２】
2018016171.tif 000014
【図３】
2018016171.tif 000015
【図４】
2018016171.tif 000016
【図５】
2018016171.tif 000017
【図６】
2018016171.tif 000018
【図７】
2018016171.tif 000019
【図８】
2018016171.tif 000020
【図９】
2018016171.tif 000021
【図１０】
2018016171.tif 000022
【図１１】
2018016171.tif 000023
【図１２】
2018016171.tif 000024
【図１３】
2018016171.tif 000025
【図１４】
2018016171.tif 000026
【図１５】
2018016171.tif 000027
【図１６】
2018016171.tif 000028
【図１７】
2018016171.tif 000029
【図１８】
2018016171.tif 000030
【図１９】
2018016171.tif 000031
【図２０】
2018016171.tif 000032
【図２１】
2018016171.tif 000033
【図２２】
2018016171.tif 000034
【図２３】
2018016171.tif 000035
【図２４】
2018016171.tif 000036
【図２５】
2018016171.tif 000037
【図２６】
2018016171.tif 000038
【図２７】
2018016171.tif 000039
【図２８】
2018016171.tif 000040
【図２９】
2018016171.tif 000041
【図３０】
2018016171.tif 000042
【図３１】
2018016171.tif 000043
【図３２】
2018016171.tif 000044
【図３３】
2018016171.tif 000045
【図３４】
2018016171.tif 000046
【図３５】
2018016171.tif 000047
【図３６】
2018016171.tif 000048
【図３７】
2018016171.tif 000049
【図３８】
2018016171.tif 000050
【手続補正書】
【提出日】平成29年9月22日(2017.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型のドリフト層と、
前記ドリフト層を貫通して形成される貫通転位と、
前記ドリフト層の表層における前記貫通転位に対応する位置に設けられる、第２の導電型の電界緩和領域とを備え、
前記電界緩和領域は、第２の導電型のドーパント濃度が一定であって第２の導電型のドーパントのテールプロファイルが形成されないエピタキシャル層であり、かつ、前記ドリフト層の表層における前記貫通転位に対応する位置に少なくとも一部が埋設される、
炭化珪素半導体装置。
【請求項２】
前記炭化珪素半導体装置は、さらに、
前記ドリフト層の上面における前記貫通転位に対応する位置に設けられる絶縁膜と、
前記絶縁膜の上面における前記貫通転位に対応する位置に設けられる電極とを備える、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素半導体装置は、さらに、
前記ドリフト層の表層に設けられる、複数の第２の導電型のウェル領域と、
複数の前記ウェル領域に挟まれて設けられるＪＦＥＴ領域と、
それぞれの前記ウェル領域の表層における、前記ウェル領域によって前記ＪＦＥＴ領域から隔てられた位置に設けられる、第１の導電型のソース領域とを備え、
前記電極は、
前記絶縁膜の上面における前記ＪＦＥＴ領域に対応する位置、および、前記絶縁膜の上面における前記ソース領域とドリフト層との間の部分に対応する位置に設けられる、
請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記電界緩和領域は、前記ＪＦＥＴ領域の表層に設けられる、
請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記電界緩和領域は、複数の前記ウェル領域の少なくとも１つと接触して設けられる、
請求項３または請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記電界緩和領域の膜厚をｄ［ｍ］とし、
炭化珪素の比誘電率をεｒ［Ｆ／ｍ］とし、
真空誘電率をε０［Ｆ／ｍ］とし、
電子の電荷量をｅ［Ｃ］とし、
前記ドリフト層の上面を原点として、前記ドリフト層の下面へ向かう方向の座標をｘ［ｍ］とし、
前記ドリフト層の上面を原点として、前記炭化珪素半導体装置のオフ状態において生じる空乏層の第１の端部までの距離をＷ１［ｍ］とし、
前記ドリフト層の上面を原点として、前記炭化珪素半導体装置のオフ状態において生じる空乏層の第２の端部までの距離をＷ２［ｍ］とし、
前記第１の端部は、前記空乏層の前記ドリフト層の下面側の端部であり、
前記第２の端部は、前記空乏層の前記ドリフト層の上面側の端部であり、
座標ｘにおける第１の導電型の不純物濃度をＮＤ（ｘ）［ｍ−３］とし、
座標ｘにおける第２の導電型の不純物濃度をＮＡ（ｘ）［ｍ−３］とし、
座標ｘにおける電界強度をＥ（ｘ）［Ｖ／ｍ］とし、
前記炭化珪素半導体装置のオフ状態におけるドレイン−ソース間の電位差をＶ［Ｖ］とした場合、
前記電界緩和領域を含む前記ドリフト層の上面から、前記ドリフト層の下面に至る軸上において、
【数１】
2018016171.tif 000051
【数２】
2018016171.tif 000052
【数３】
2018016171.tif 000053
【数４】
2018016171.tif 000054
が満たされる、
請求項１から請求項５のうちのいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記電界緩和領域の第２の導電型のドーパント濃度は、１×１０１５ｃｍ−３以上、かつ、１×１０２０ｃｍ−３以下である、
請求項６に記載の炭化珪素半導体装置。
【請求項８】
下面から上面に達して形成される貫通転位を有する炭化珪素層を用意し、
前記炭化珪素層の上面における前記貫通転位に対応する位置に、くぼみを形成し、
前記くぼみが形成された後に、前記炭化珪素層の上面に第２の導電型の炭化珪素エピタキシャル層をエピタキシャル成長させ、
前記炭化珪素エピタキシャル層を、前記くぼみに埋め込まれた部分を残しつつ部分的に除去することによって、電界緩和領域を形成する、
炭化珪素半導体装置の製造方法。
【請求項９】
前記炭化珪素層の上面に熱酸化膜を形成し、さらに、ウェットエッチング法により前記熱酸化膜を除去することによって、前記くぼみを形成する、
請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
水素ガス中でのアニール処理で前記炭化珪素層の上面をドライエッチングすることによって、前記くぼみを形成する、
請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記炭化珪素エピタキシャル層の上面全体にエッチングマスクを形成し、さらに、前記エッチングマスクを介してドライエッチングを行うことによって、前記くぼみに埋め込まれた部分を残しつつ前記電界緩和領域を形成する、
請求項８から請求項１０のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記炭化珪素エピタキシャル層の上面全体に酸化珪素膜を堆積させることによってエッチングマスクを形成し、さらに、前記エッチングマスクを介してドライエッチングを行うことによって、前記くぼみに埋め込まれた部分を残しつつ前記電界緩和領域を形成する、
請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記炭化珪素エピタキシャル層を、前記くぼみに埋め込まれた部分を残しつつ研磨法で部分的に除去することによって、前記電界緩和領域を形成する、
請求項８から請求項１０のうちのいずれか１項に記載の炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層を貫通して形成される貫通転位と、前記ドリフト層の表層における前記貫通転位に対応する位置に設けられる、第２の導電型の電界緩和領域とを備え、前記電界緩和領域は、第２の導電型のドーパント濃度が一定であって第２の導電型のドーパントのテールプロファイルが形成されないエピタキシャル層であり、かつ、前記ドリフト層の表層における前記貫通転位に対応する位置に少なくとも一部が埋設される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本願明細書に開示される技術の第１の態様は、第１の導電型のドリフト層と、前記ドリフト層を貫通して形成される貫通転位と、前記ドリフト層の表層における前記貫通転位に対応する位置に設けられる、第２の導電型の電界緩和領域とを備え、前記電界緩和領域は、第２の導電型のドーパント濃度が一定であって第２の導電型のドーパントのテールプロファイルが形成されないエピタキシャル層であり、かつ、前記ドリフト層の表層における前記貫通転位に対応する位置に少なくとも一部が埋設されるものである。このような構成によれば、第２の導電型の電界緩和領域がエピタキシャル層であるので、第２の導電型のドーパントのテールプロファイルが形成されない。したがって、プロセススループット、または、歩留まりを悪化させずに、炭化珪素半導体装置のオフ状態における信頼性を向上させることができる。
【国際調査報告】
2018016171.tif 000055
2018016171.tif 000056