(57)【要約】  本実施形態は、増幅器の飽和防止を可能にする構造を有するプリアンプを備えたフォトン検出器に関する。プリアンプは、増幅器を有するとともに、該増幅器の入力端側と出力端側とを電気的に接続する複数配線上にそれぞれ配置された容量素子、ｎ型ＭＯＳＦＥＴ、およびｐ型ＭＯＳＦＥＴを更に有する。ｎ型ＭＯＳＦＥＴの制御電極は第１の固定電位Ｖ１に設定される一方、ｐ型ＭＯＳＦＥＴの制御電極は第２の固定電位Ｖ２に設定される。
2018097025.tif 000002
【特許請求の範囲】
【請求項１】
入射フォトンのエネルギーの大きさに応じた電子または正孔を出力するセンサ素子と、
前記センサ素子に電気的に接続されたプリアンプであって、前記センサ素子から出力される電子または正孔の電荷を入力し、前記電荷の積分値から変換された電圧信号を増幅するプリアンプと、
前記プリアンプに電気的に接続された波形整形回路であって、前記プリアンプからの出力信号を入力し、前記プリアンプからの出力信号の波形を整形する波形整形回路と、
前記波形整形回路に電気的に接続された比較器であって、前記波形整形回路からの出力信号を入力し、基準電圧を超える電圧レベルの前記波形整形回路からの出力信号の入力に応答してパルスを出力する比較器と、
を備え、
前記プリアンプは、
入力端と、出力端と、を有する第１増幅器と、
前記第１増幅器の前記入力端側に電気的に接続された第１端と、前記第１増幅器の前記出力端側に電気的に接続された第２端と、を有する容量素子と、
前記第１増幅器の出力電圧の絶対値の増大に伴って抵抗値が増大する第１のトランジスタであって、前記第１増幅器の前記入力端側に電気的に接続された第１電極と、前記第１増幅器の前記出力端側に電気的に接続された第２電極と、第１の固定電位に接続された制御電極と、を有する第１のトランジスタと、
前記第１のトランジスタとは異なる導電型を有するとともに前記第１増幅器の出力電圧の絶対値の増大に伴って抵抗値が減少する第２のトランジスタであって、前記第１増幅器の前記入力端側に電気的に接続された第１電極と、前記第１増幅器の前記出力端側に電気的に接続された第２電極と、第２の固定電位に接続された制御電極と、を有する第２のトランジスタと、
を含む、
フォトン検出器。
【請求項２】
前記第１増幅器の前記入力端に入力される信号を多段増幅するため、前記プリアンプは、前記第１増幅器の前記出力端側に直列に配置された１またはそれ以上の第２増幅器を更に備え、
前記容量素子の前記第２端、前記第１のトランジスタの前記第２電極、および前記第２のトランジスタの前記第２電極のそれぞれは、前記第１および第２増幅器の何れかの出力端と同電位に設定されている、
請求項１に記載のフォトン検出器。
【請求項３】
前記比較器から出力されるパルスの数をカウントするカウンタを更に備える、請求項１または２に記載のフォトン検出器。
【請求項４】
前記波形整形回路からの出力信号のピーク値をホールドし、前記比較器の出力信号により規定されるタイミングで前記ホールドされたピーク値に相当する電気信号を出力する、ピークホールド回路を更に備える、請求項１〜３の何れか一項に記載のフォトン検出器。
【請求項５】
前記センサ素子が、前記フォトンのエネルギーの大きさに応じた電子を出力する素子であり、
前記第１のトランジスタがｎ型ＭＯＳＦＥＴであり、
前記第２のトランジスタがｐ型ＭＯＳＦＥＴである、
請求項１〜４の何れか一項に記載のフォトン検出器。
【請求項６】
前記センサ素子が、前記フォトンのエネルギーの大きさに応じた正孔を出力する素子であり、
前記第１のトランジスタがｐ型ＭＯＳＦＥＴであり、
前記第２のトランジスタがｎ型ＭＯＳＦＥＴである、
請求項１〜４の何れか一項に記載のフォトン検出器。
【請求項７】
前記プリアンプと前記波形整形回路との間にポールゼロ補償回路を備える、請求項１〜６の何れか一項に記載のフォトン検出器。
【請求項８】
前記比較器は、ソースフォロワ回路と、前記ソースフォロワ回路の出力ノードに接続された可変電流源とを含む基準電圧発生回路を含む、請求項１〜７の何れか一項に記載のフォトン検出器。
【請求項９】
前記ソースフォロワ回路の一部を構成する入力ＭＯＳＦＥＴのバックゲートが、前記ソースフォロワ回路の出力ノードに接続されている、請求項８に記載のフォトン検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトン検出器に関するものである。
【背景技術】
【０００２】
従来からＸ線撮像装置等に用いられるフォトン検出器が知られている。例えば、特許文献１には、Ｘ線撮像装置に用いられるフォトン検出器の構成要素としての半導体Ｘ線検出器が記載されている。この半導体Ｘ線検出器は、Ｘ線を検出するセンサ素子と、積分回路と、により構成されている。また、積分回路は、オペアンプ等からなる増幅器、該増幅器に並列接続されたキャパシタ、および該増幅器に並列接続された抵抗素子により構成されている。このような半導体Ｘ線検出器においては、Ｘ線がセンサ素子に入射するごとに、キャパシタに所定量の電荷が蓄えられ、増幅器の出力電圧がステップ状に上昇する。増幅器の出力電圧は、次段に接続されるシェーピングアンプ等により微分され、カウントパルスとして出力され、このカウントパルスのカウント値からＸ線入射量の測定がなされる。特許文献１には、抵抗素子としてゲート（ベース）がドレイン（コレクタ）に接続されたトランジスタがキャパシタに並列接続された構成も開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１２９０７０号公報
【特許文献２】特開２０１５−１１５３５７号公報
【非特許文献】
【０００４】
【非特許文献１】Hirokazu Ikeda. “Electronics for Particle Measurement”, インターネット<URL:http://research.kek.jp/people/ikeda/KEK_REPORT2002-8/Electronics/day_5.pdf>, June 28, 2002
【非特許文献２】池田博一「高度センサー信号処理のためのAnalog-VLSI Open-I(9)」, インターネット <URL:http://research.kek.jp/people/ikeda/openIP/openIP_9.pdf>, pp.153-165, 平成16年8月22日
【非特許文献３】R.Ballabriga, et al., “The Medipix3RX: a high resolution, zero dead-time pixel detector readout chip allowing spectroscopic imaging”, PUBLISHED BY IPO PUBLISHING FOR SISSA MEDIALAB, 14th INTERNATIONAL WORDHOP ON RADIATION IMAGING DETECTORS, 1-5 JULY 2012.
【非特許文献４】Rafael Ballabriga Sune, ”The Design and Implementation in 0.13μm CMOS of an Algorithm Permitting Spectroscopic Imaging with High Spatial Resolution for Hybrid Pixel Detectors”, CERN-THESIS-2010-055. Page 126, November 24, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明者らは、従来のフォトン検出器について検討した結果、以下のような課題を発見した。すなわち、Ｘ線を検出するセンサ素子と、積分回路（オペアンプ等からなる増幅器、該増幅器に並列接続されたキャパシタ、および該増幅器に並列接続された抵抗素子により構成）と、で構成される半導体Ｘ線検出器は、特許文献１で想定されているような入射フォトンのエネルギーの大きさを弁別して数をカウントするタイプのフォトン検出器のみならず、入射フォトンのエネルギーの大きさを検知するタイプのフォトン検出器にも使用することが可能である。そして、それらのフォトン検出器の初段増幅までを担う。積分回路の部分はプリアンプとも称する。このようなプリアンプにおいて、キャパシタに並列接続される抵抗素子は、フォトンの入射に応じてプリアンプの出力信号が確実に立ち上がるとともに適切な時定数で立ち下がるような特性を得るために、数百キロオーム〜数十メガオームといった大きな抵抗値を有する必要がある。一方で、プリアンプ自体は高集積化のために小体積で構成されることが望ましい。また、このようなプリアンプには、単位時間当たりの入射フォトン数が増大した場合にも、増幅器が飽和しないような構造も求められる。【０００６】
本発明は、上述のような課題を解決するためになされたものであり、小体積でありながら大きな抵抗値を示す抵抗を有するとともに増幅器の飽和を防止することができるプリアンプ、を備えるフォトン検出器を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本実施形態に係るフォトン検出器は、センサ素子と、プリアンプと、波形整形回路と、比較器と、を少なくとも備える。センサ素子は、フォトンを検出する電子デバイスであって、入射フォトンのエネルギーの大きさに応じた電子または正孔を出力する。プリアンプは、センサ素子から出力される電子または正孔の電荷を積分し、得られた積分値を電圧信号へ変換し、そして、変換された電圧信号を増幅する。波形整形回路は、プリアンプからの出力波形を整形する。比較器は、波形整形回路からの出力信号を基準電圧と比較し、波形整形回路からの出力信号の電圧レベルが基準電圧を超えているときにパルスを出力する。特に、プリアンプは、第１増幅器と、容量素子と、第１のトランジスタと、第２のトランジスタと、を含む。第１増幅器は、入力端と、出力端と、を有する。容量素子は、第１増幅器の入力端に電気的に接続された第１端と、第１増幅器の出力端に電気的に接続された第２端と、を有する電子部品である。第１のトランジスタは、その抵抗値が第１増幅器の出力電圧の絶対値の増大に伴って増大する電子部品であって、第１増幅器の入力端側に電気的に接続された第１電極と、第１増幅器の出力端側に電気的に接続された第２電極と、第１の固定電位に電気的に接続された制御電極と、を有する。第２のトランジスタは、その抵抗値が第１増幅器の出力電圧の絶対値の増大に伴って減少する電子部品であって、第１のトランジスタとは異なる導電型を有する。また、第２のトランジスタは、第１増幅器の入力端側に電気的に接続された第１電極と、第１増幅器の出力端側に電気的に接続された第２電極と、第２の固定電位に電気的に接続された制御電極と、を有する。
【発明の効果】
【０００８】
本発明によれば、小体積でありながら大きな抵抗値を示す抵抗を有するとともに増幅器の飽和を防止することができるプリアンプ、を備えるフォトン検出器が実現可能になる。
【図面の簡単な説明】
【０００９】
【図１】は、第１実施形態に係るフォトン検出器の構成例を示すブロック図である。
【図２】は、第１実施形態に係るフォトン検出器が備えるプリアンプの構成例を示す回路図である。
【図３】は、プリアンプの変形例を示す図である。
【図４】は、第１実施形態に係るフォトン検出器が備えるポールゼロ補償回路の構成例を示す回路図である。
【図５】は、第１実施形態に係るフォトン検出器が備える波形整形回路の構成例を示す回路図である。
【図６】は、第１実施形態に係るフォトン検出器が備える比較器の構成例を示す回路図である。
【図７】は、一般的なＭＯＳＦＥＴの電圧電流特性と、第１実施形態に係るｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの動作を示す図である。
【図８】は、第１実施形態に係るプリアンプの動作を表す波形の模式図である。
【図９】は、第１実施形態に係る波形整形回路の動作を表す波形の模式図である。
【図１０】は、第１実施形態に係る比較器の動作を表す波形の模式図である。
【図１１】は、第１実施形態に係るプリアンプが有する第２のトランジスタとしてのｐ型ＭＯＳＦＥＴの効果を説明するための図であり、（ａ）は単位時間当たりに入射されるフォトンの数が少ないときの各部の波形図、（ｂ）はｐ型ＭＯＳＦＥＴを設けなかった場合に単位時間当たりに入射されるフォトンの数が増加したときの各部の波形図、（ｃ）はｐ型ＭＯＳＦＥＴを設けた場合に単位時間当たりに入射されるフォトンの数が増加したときの各部の波形図である。
【図１２】は、第２実施形態に係るフォトン検出器の構成例を示すブロック図である。
【発明を実施するための形態】
【００１０】
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容をそれぞれ個別に列挙して説明する。
【００１１】
（１）本実施形態に係るフォトン検出器は、その一態様として、センサ素子と、プリアンプと、波形整形回路と、比較器と、を少なくとも備える。センサ素子は、フォトンを検出する電子デバイスであって、入射フォトンのエネルギーの大きさに応じた電子または正孔を出力する。プリアンプは、センサ素子から出力される電子または正孔の電荷を積分し、得られた積分値を電圧信号へ変換し、そして、変換された電圧信号を増幅する。波形整形回路は、プリアンプからの出力波形を整形する。比較器は、波形整形回路からの出力信号を基準電圧と比較し、波形整形回路からの出力信号の電圧レベルが基準電圧を超えているときにパルスを出力する。特に、プリアンプは、第１増幅器と、容量素子と、第１のトランジスタと、第２のトランジスタと、を含む。第１増幅器は、入力端と、出力端と、を有する。容量素子は、第１増幅器の入力端に電気的に接続された第１端と、第１増幅器の出力端に電気的に接続された第２端と、を有する電子部品である。第１のトランジスタは、その抵抗値が第１増幅器の出力電圧の絶対値の増大に伴って増大する電子部品であって、第１増幅器の入力端側に電気的に接続された第１電極と、第１増幅器の出力端側に電気的に接続された第２電極と、第１の固定電位に電気的に接続された制御電極と、を有する。第２のトランジスタは、その抵抗値が第１増幅器の出力電圧の絶対値の増大に伴って減少する電子部品であって、第１のトランジスタとは異なる導電型を有する。また、第２のトランジスタは、第１増幅器の入力端側に電気的に接続された第１電極と、第１増幅器の出力端側に電気的に接続された第２電極と、第２の固定電位に電気的に接続された制御電極と、を有する。
【００１２】
なお、本実施形態の一態様として、第１増幅器の入力端に入力される信号を多段増幅するため構造を実現するため、プリアンプは、第１増幅器の出力端側に直列に配置された１またはそれ以上の第２増幅器を更に備えてもよい。この場合、容量素子の第２端、第１のトランジスタの第２電極、および第２のトランジスタの第２電極のそれぞれは、第１および第２増幅器の何れかの出力端と同電位に設定される。
【００１３】
当該フォトン検出器では、第１および第２のトランジスタを抵抗として機能させるので、小体積でありながら大きな抵抗値を示す抵抗を有するプリアンプを得ることができる。また、第１のトランジスタの抵抗値が無限大に近づくような増幅器出力の電圧範囲において、第２のトランジスタの抵抗値を低下させることができるので、増幅器出力の飽和を防止することもできる。さらに、第１のトランジスタが適度な抵抗として機能する電圧範囲と第２のトランジスタが適度な抵抗として機能する電圧範囲とを、第１の固定電位と第２の固定電位とによって個別に調整することができる。そのため、「特許文献１の抵抗素子としてゲート（ベース）がドレイン（コレクタ）に接続されたトランジスタを、キャパシタに並列接続した積分回路」（以下、単に「特許文献１の積分回路」という。）や、本実施形態の第１のトランジスタが取り除いて第２のトランジスタのみを有する回路に比べ、当該フォトン検出器のプリアンプは、広い電圧レンジの利用が可能で、飽和が起こりにくい回路となり得る。
【００１４】
（２）本実施形態の一態様として、当該フォトン検出器は、比較器から出力されるパルスの数をカウントするカウンタを更に備えていてもよい。この場合、当該フォトン検出器は、入射フォトンの数をカウントするタイプのフォトン検出器となり得る。
【００１５】
（３）本実施形態の一態様として、当該フォトン検出器は、ピークホールド回路を更に備えていてもよい。ピークホールド回路は、波形整形回路の出力信号のピーク値をホールドし、比較器からの出力信号により規定されるタイミングで該ホールドされたピーク値に相当する電気信号を出力する。この場合、当該フォトン検出器は、入射フォトンのエネルギーの大きさを検知するタイプのフォトン検出器となり得る。
【００１６】
（４）本実施形態の一態様として、センサ素子は、フォトンのエネルギーの大きさに応じた電子を出力する素子であってもよい。この場合、第１のトランジスタはｎ型ＭＯＳＦＥＴであり、第２のトランジスタはｐ型ＭＯＳＦＥＴであるのが好ましい。本態様の構成によれば、トランジスタとしてバイポーラトランジスタを使用した場合に比べて消費電力を低減することができる。すなわち、本態様の構成によれば、フォトン検出器の小型化が容易になるよう、上述の第１および第２のトランジスタが好適に実現され得る。
【００１７】
（５）本実施形態一態様として、センサ素子は、フォトンのエネルギーの大きさに応じた正孔を出力する素子であってもよい。この場合、第１のトランジスタはｐ型ＭＯＳＦＥＴであり、第２のトランジスタはｎ型ＭＯＳＦＥＴであるのが好ましい。本態様の構成によれば、トランジスタとしてバイポーラトランジスタを使用した場合に比べて消費電力を低減することができる。すなわち、本態様の構成によれば、フォトン検出器の小型化が容易になるよう、上述の第１および第２のトランジスタが好適に実現され得る。
【００１８】
（６）本実施形態の一態様として、当該フォトン検出器は、プリアンプと波形整形回路との間にポールゼロ補償回路を備えてもよい。本態様の構成によれば、プリアンプ出力の低周波数成分が波形整形回路の出力のベースラインを変動させることを抑制することができる。この場合、入射フォトンのエネルギーの大きさを比較器により１段階あるいは複数段階に弁別してカウントする際や入射フォトンのエネルギーの大きさを検知する際の精度が向上する。この点も、特許文献１の積分回路を備えた半導体Ｘ線検出器に対しての優位な効果である。すなわち、当該ポールゼロ補償回路は、特許文献１の積分回路の後段には採用が困難であった回路である。その採用が困難であったのは、特許文献１の積分回路においては、トランジスタの抵抗値を自由に調整することができず（抵抗値がソース（エミッタ）、ドレイン（コレクタ）の電位とトランジスタのサイズのみにより決まるため）、ポールゼロ補償回路との整合をとることが困難であったためである。本実施形態においては、第１の固定電位と第２の固定電位を任意に調整できるので、そのような困難はない。
【００１９】
（７）本実施形態の一態様として、比較器は、ソースフォロワ回路と、該ソースフォロワ回路の出力ノードに接続された可変電流源と、を含む基準電圧発生回路を含んでもよい。この場合、それぞれが１つのセンサ素子に対応する画素ごとの検出感度の調整を容易かつ高精度に行うことができる。また、本実施形態の一態様として、ソースフォロワ回路の一部を構成する入力ＭＯＳＦＥＴのバックゲートは、ソースフォロワ回路の出力ノードに接続されてもよい。この場合、可変電流源の電流変化に対するソースフォロワ回路の出力電圧変化の直線性を改善することができる。加えて、出力電圧の可変範囲を大きくすることができる。
【００２０】
以上、この[本願発明の実施形態の説明]の欄に列挙された各態様は、残りの全ての態様のそれぞれに対して、または、これら残りの態様の全ての組み合わせに対して適用可能である。
【００２１】
［本願発明の実施形態の詳細］
以下、本実施形態に係るフォトン検出器の具体的な構造を、添付図面を参照しながら詳細に説明する。なお、本発明はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。また、図面の説明において同一の要素には同一符号を付して重複する説明を省略する。
【００２２】
（第１実施形態）
（回路構成）
図１は、第１実施形態に係るフォトン検出器１００の構成例を示すブロック図である。本実施形態のフォトン検出器１００は、「フォトンカウンティング検出器」ともいい得るデバイスである。また、当該フォトン検出器１００は、図１に示されたように、センサ素子１１０と、プリアンプ１２０と、ポールゼロ補償回路１３０と、波形整形回路１４０と、比較器１５０と、カウンタ１６０と、を備えている。これらの回路要素は、この順で直列に接続されている。また、プリアンプ１２０と、ポールゼロ補償回路１３０と、波形整形回路１４０と、比較器１５０と、カウンタ１６０と、により一系統の信号処理系が構成されている。
【００２３】
センサ素子１１０は、入射されたフォトンのエネルギーの大きさに応じた電子を出力する素子（電子デバイス）である。センサ素子１１０は、例えば、化合物半導体の一方の面に配置された荷電電極に負の高電圧を印加する一方、他方の面に配置された集電電極からフォトンのエネルギーの大きさに応じた電子を取り出すよう構成された素子である。センサ素子１１０の具体的な構造については、上記特許文献２に開示されている。また、センサ素子１１０は、代表的には、以下に説明される一系統の信号処理系に一対一に対応する単一の素子（一画素を構成）である。なお、一系統の信号処理系に対して一対多の構成となるよう、複数のセンサ素子１１０により二次元状に配列されたセンサアレイの画素群が構成されてもよい。
【００２４】
プリアンプ１２０は、センサ素子１１０から出力される電子の電荷を積分し、得られた積分値を電圧信号に変換し、そして、変換された電圧信号を増幅する回路である。図２は、本実施形態のプリアンプ１２０の構成例を示す回路図である。図２に示されたように、プリアンプ１２０は、増幅器（第１増幅器）１２１を有するとともに、該増幅器１２１の入力端側と出力端側とを電気的に接続する複数配線上にそれぞれ配置された容量素子１２２、ｎ型ＭＯＳＦＥＴ１２３（第１のトランジスタ）、およびｐ型ＭＯＳＦＥＴ１２４（第２のトランジスタ）を有する。すなわち、増幅器１２１の入力端（入力電極を含む）、容量素子１２２の第１端、ｎ型ＭＯＳＦＥＴ１２３の第１電極（ソースＳ）、およびｐ型ＭＯＳＦＥＴ１２４の第１電極（ドレインＤ）が同電位となる。一方、増幅器１２１の出力端（出力電極を含む）、容量素子１２２の第２端、ｎ型ＭＯＳＦＥＴ１２３の第２電極（ドレインＤ）、およびｐ型ＭＯＳＦＥＴ１２４の第２電極（ソースＳ）が同電位となる。そして、ｎ型ＭＯＳＦＥＴ１２３およびｐ型ＭＯＳＦＥＴ１２４それぞれのゲートＧ（制御電極）１２３１、１２４１は、それぞれ、第１の固定電位Ｖ１および第２の固定電位Ｖ２を印加する配線に接続されている。
【００２５】
ここで、第１の固定電位Ｖ１は、ｎ型ＭＯＳＦＥＴ１２３を以下の（ａ）または（ｂ）に規定されるように動作させる値に設定される。
（ａ）増幅器１２１の出力電圧Ｖ０が比較的に小さい範囲においてはドレイン−ソース間の抵抗値が適度な値（例えば数百キロオーム〜数十メガオーム）となる。
（ｂ）増幅器１２１の出力電圧Ｖ０が大きくなると、ドレイン−ソース間の抵抗値が無限大に近づく。
【００２６】
また、第２の固定電位Ｖ２は、ｐ型ＭＯＳＦＥＴ１２４を以下の（ａ）または（ｂ）で規定されるように動作させる値に設定される。
（ａ）増幅器１２１の出力電圧Ｖ０が比較的に小さい範囲においてはドレイン−ソース間の抵抗値がほぼ無限大である。
（ｂ）増幅器１２１の出力電圧Ｖ０が大きくなると、ドレイン−ソース間の抵抗値が適度な値となる。
【００２７】
なお、増幅器１２１の出力電圧Ｖ０は、増幅器１２１の入力電極側の電位（基準電位）と出力電極側の電位との間の電位差である。
【００２８】
また、プリアンプ１２０は、増幅器１２１の入力端に入力される信号を多段増幅するため構造を備えてもよい。図３（ａ）〜図３（ｄ）に示された例では、増幅器１２１と、該増幅器１２１の出力端側に直列に配置された後段増幅器（第２増幅器）１２１Ａにより、多段増幅構造が構成されるとともに、容量素子１２２の第２端、ｎ型ＭＯＳＦＥＴ１２３の第２電極、およびｐ型ＭＯＳＦＥＴ１２４の第２電極のそれぞれが、増幅器１２１の出力端側に電気的に接続されている。なお、図３（ａ）〜図３（ｄ）の例では、１つの後段増幅器１２１Ａだけ示されているが、複数の後段増幅器１２１Ａが増幅器１２１の出力側に直列に配置されてもよい。
【００２９】
具体的に、図３（ａ）の例では、容量素子の第２端、ｎ型ＭＯＳＦＥＴ１２３の第２電極、およびｐ型ＭＯＳＦＥＴ１２４の第２電極のそれぞれが、後段増幅器１２１Ａの出力端から延びる配線に接続されることで、後段増幅器１２１Ａの出力端と同電位に設定されている。図３（ｂ）の例では、容量素子の第２端、ｎ型ＭＯＳＦＥＴ１２３の第２電極、およびｐ型ＭＯＳＦＥＴ１２４の第２電極のそれぞれが、増幅器１２１の出力端と後段増幅器１２１Ａの入力端を結ぶ配線に接続されることで、増幅器１２１の出力端と同電位に設定されている。図３（ｃ）の例では、容量素子の第２端が、後段増幅器１２１Ａの出力端から延びる配線に接続されることにより、後段増幅器１２１Ａの出力端と同電位に設定されている。一方、ｎ型ＭＯＳＦＥＴ１２３の第２電極およびｐ型ＭＯＳＦＥＴ１２４の第２電極のそれぞれは、増幅器１２１の出力端と後段増幅器１２１Ａの入力端を結ぶ配線に接続されることで、増幅器１２１の出力端と同電位に設定されている。更に、図３（ｄ）の例では、容量素子の第２端が、増幅器１２１の出力端と後段増幅器１２１Ａの入力端を結ぶ配線に接続されることで、増幅器１２１の出力端と同電位に設定されている。一方、ｎ型ＭＯＳＦＥＴ１２３の第２電極およびｐ型ＭＯＳＦＥＴ１２４の第２電極のそれぞれは、後段増幅器１２１Ａの出力端から延びる配線に接続されることにより、後段増幅器１２１Ａの出力端と同電位に設定されている。
【００３０】
図４（ａ）〜図４（ｃ）は、ポールゼロ補償回路１３０の構成例をそれぞれ示す回路図であり、図４（ｄ）は、図４（ａ）〜図４（ｃ）における抵抗素子１３２を構成する回路の一例である。図４（ａ）に示されたポールゼロ補償回路１３０Ａは、相互に並列接続された容量素子１３１および抵抗素子１３２を有する。図４（ｂ）に示されたポールゼロ補償回路１３０Ｂは、図４（ａ）のポールゼロ補償回路１３０Ａの構成に加え、容量素子１３１および抵抗素子１３２の出力側端子と基準電位線との間に配置された抵抗素子１３３を有する。図４（ｃ）に示されたポールゼロ補償回路１３０Ｃは、図４（ａ）のポールゼロ補償回路１３０Ａの構成に加え、容量素子１３１と直列に、かつ、抵抗素子１３２と並列に接続された抵抗素子１３４を有する。図４（ａ）〜図４（ｃ）における抵抗素子１３２は、通常の抵抗体で構成されてもよいし、１つのＭＯＳＦＥＴで構成されてもよい。更に、図４（ａ）〜図４（ｃ）における抵抗素子１３２は、図４（ｄ）に示されたように、ｎ型ＭＯＳＦＥＴ１３５とｐ型ＭＯＳＦＥＴ１３６が並列接続された回路で構成されるのが好ましい。ｎ型ＭＯＳＦＥＴ１３５とｐ型ＭＯＳＦＥＴ１３６のゲート１３５１、１３６１には、それぞれ適当な固定電位Ｖ１ａ、Ｖ２ａが接続される。いずれの回路構成が採用された場合においても、ポールゼロ補償回路１３０の時定数は、プリアンプ１２０の時定数（容量素子１２２の容量値とＭＯＳＦＥＴ１２３、１２４の抵抗値とにより決まる時定数）に整合する値に設定される。このとき、プリアンプ１２０と波形整形回路１４０における信号のゲインを大きくとるために、好ましくは、以下の設定が考慮される。
（ａ）プリアンプの容量素子１２２の容量値は、ポールゼロ補償回路１３０の容量素子１３１の容量値よりも小さい値に設定される。
（ｂ）プリアンプ１２０のＭＯＳＦＥＴ１２３、１２４による抵抗値は、ポールゼロ補償回路１３０の抵抗素子１３２あるいはｎ型ＭＯＳＦＥＴ１３５とｐ型ＭＯＳＦＥＴ１３６による抵抗値よりも、大きい値に設定される（固定電位Ｖ１ａ、Ｖ２ａの設定）。
【００３１】
波形整形回路１４０は、プリアンプ１２０の出力の波形を整形する回路である。図５は、波形整形回路１４０の構成例を示す回路図である。図５に示されたように、波形整形回路１４０は、図２に示されたプリアンプ１２０と同様の構成を有する回路である。すなわち、波形整形回路１４０は、増幅器１４１を有するとともに、該増幅器１４１の入力端側と出力端側とを電気的に接続する複数配線上にそれぞれ配置された容量素子１４２、ｎ型ＭＯＳＦＥＴ１４３、およびｐ型ＭＯＳＦＥＴ１４４を有する。ただし、容量素子１４２の容量値とＭＯＳＦＥＴ１４３、１４４のドレイン−ソース間の抵抗値とによって定まる時定数は、図２に示されたプリアンプ１２０における容量素子１２２の容量値とＭＯＳＦＥＴ１２３、１２４のドレイン−ソース間の抵抗値とによって定まる時定数よりも小さな値に設定される（固定電位Ｖ１ｂ、Ｖ２ｂの設定）。なお、波形整形回路１４０は、必ずしもｎ型ＭＯＳＦＥＴ１４３とｐ型ＭＯＳＦＥＴ１４４の両方を有する必要はない。具体的に波形整形回路１４０は、ｎ型ＭＯＳＦＥＴ１４３とｐ型ＭＯＳＦＥＴ１４４のうち、例えばｎ型ＭＯＳＦＥＴ１４３のみが、容量素子１４１とともに増幅器１４１の入力端側と出力端側とを電気的に接続する複数配線上にそれぞれ配置された回路であってもよい。
【００３２】
比較器１５０は、波形整形回路１４０の出力電圧を基準電圧Ｖｔｈと比較し、波形整形回路１４０の出力電圧が基準電圧Ｖｔｈを超える度にパルスを出力する回路である。図６（ａ）は、比較器１５０の一構成例を示す回路図であり、図６（ｂ）は比較器１５０の他の構成例を示す回路図である。図６（ａ）と図６（ｂ）とは、基準電圧発生回路の構成が相違している。図６（ａ）および図６（ｂ）に示されたように、比較器１５０は、コンパレータ１５１と、基準電圧発生回路１５２または１５３とを有する。コンパレータ１５１の一方の入力電極１５１１は波形整形回路１４０の出力端と接続され、他方の入力電極１５１２は基準電圧発生回路１５２または１５３の出力端と接続される。
【００３３】
基準電圧発生回路１５２は、互いに直列に接続された２つのｎ型ＭＯＳＦＥＴを含むソースフォロワ回路１５２１と、その出力ノード１５２２に接続された可変電流源１５２３とを含んでいる。出力ノード１５２２と可変電流源１５２３との間のノードＮ１は、コンパレータ１５１の他方の入力電極１５１２と接続されている。ソースフォロワ回路１５２１は、一方のｎ型ＭＯＳＦＥＴ（入力ＭＯＳＦＥＴ）１５２４と、カレントミラー抵抗を構成する他方のｎ型ＭＯＳＦＥＴにより構成されている。ソースフォロワ回路１５２１の一方のｎ型ＭＯＳＦＥＴ１５２４のバックゲート１５２５は、ソースフォロワ回路１５２１の出力ノード１５２２に接続（短絡）されている。なお、固定電位Ｖ１ｃは、出力ノード１５２２の電位よりも僅かに高い電位であり、固定電位Ｖ１ｃと出力ノード１５２２の電位差は、一方のｎ型ＭＯＳＦＥＴ１５２４の閾値以下に設定されている。また、他方のｎ型ＭＯＳＦＥＴにより構成されるカレントミラー抵抗は、該他方のｎ型ＭＯＳＦＥＴのゲートに接続される固定電位Ｖ２ｃにより規定される。
【００３４】
基準電圧発生回路１５３は、互いに直列に接続された２つのｐ型ＭＯＳＦＥＴを含むソースフォロワ回路１５３１と、その出力ノード１５３２に接続された可変電流源１５３３とを含んでいる。出力ノード１５３２と可変電流源１５３３との間のノードＮ２は、コンパレータ１５１の他方の入力電極１５１２と接続されている。ソースフォロワ回路１５３１は、一方のｐ型ＭＯＳＦＥＴ（入力ＭＯＳＦＥＴ）１５３４と、カレントミラー抵抗を構成する他方のｐ型ＭＯＳＦＥＴにより構成されている。ソースフォロワ回路１５３１の一方のｐ型ＭＯＳＦＥＴ１５３４のバックゲート１５３５は、ソースフォロワ回路１５３１の出力ノード１５３２に接続（短絡）されている。なお、固定電位Ｖ１ｄは、出力ノード１５３２の電位よりも僅かに低い電位であり、固定電位Ｖ１ｄと出力ノード１５３２の電位差は、一方のｐ型ＭＯＳＦＥＴ１５３４の閾値以下に設定されている。また、他方のｎ型ＭＯＳＦＥＴにより構成されるカレントミラー抵抗は、該他方のｎ型ＭＯＳＦＥＴのゲートに接続される固定電位Ｖ２ｃにより規定される。
【００３５】
カウンタ１６０は、比較器１５０から出力されるパルスの数をカウントする回路である。カウンタ１６０は、パルスの数をカウントする機能を有する回路であればどのような回路であってもよい。
【００３６】
（動作）
以上のように構成されたフォトン検出器１００は、以下のように動作する。
【００３７】
まず、センサ素子１１０にフォトンが入射すると、センサ素子１１０は、入射フォトンのエネルギーの大きさに対応した数の電子を出力する。出力された電子はプリアンプ１２０に入力される。センサ素子１１０から負の電荷を有する電子がプリアンプ１２０に入力されると、増幅器１２１の入力電極の電位は、基準電位（増幅器１２１の入力電極側の電位）のままで該増幅器１２１の出力側の電位が入力された電子の電荷量に比例した電圧分だけ上昇する。
【００３８】
ここで、容量素子１２２、ｎ型ＭＯＳＦＥＴ１２３、およびｐ型ＭＯＳＦＥＴ１２４の各両端の電位差は、増幅器１２１の出力電圧Ｖ０と等しい。ただし、ｎ型ＭＯＳＦＥＴ１２３は、増幅器１２１の出力電極に接続された側（第２電極）がドレインとなるのに対し、ｐ型ＭＯＳＦＥＴ１２４は増幅器１２１の出力電極に接続された側（第２電極）がソースとなる。そのため、ソースを基準に見たドレイン電圧Ｖｄｓは、ｎ型ＭＯＳＦＥＴ１２３では正の値となるのに対し、ｐ型ＭＯＳＦＥＴ１２４では負の値となる。
【００３９】
ｎ型ＭＯＳＦＥＴ１２３のゲート１２３１に接続される第１の固定電位Ｖ１を、例えば基準電位に対してｎ型ＭＯＳＦＥＴ１２３の閾値電圧以下の適切な値だけ高い値に設定すると、ｎ型ＭＯＳＦＥＴ１２３はサブスレッショールド領域（弱反転領域）内で動作する。そのため、該ｎ型ＭＯＳＦＥＴ１２３のドレイン−ソース間の抵抗値は、増幅器１２１の出力電圧Ｖ０が比較的小さい範囲においては数百キロオーム〜数十メガオームとなる。一方、この抵抗値は、増幅器１２１の出力電圧Ｖ０が大きくなると無限大に近づく。この様子は、図７の点Ａおよび点Ｂにより示される。すなわち、増幅器１２１の出力電圧Ｖ０が比較的小さい範囲においては、ｎ型ＭＯＳＦＥＴ１２３の動作点は例えば点Ａ近辺にあるが、増幅器１２１の出力電圧Ｖ０が大きくなると、その動作点は例えば点Ｂ近辺へ破線矢印に沿って移動する。
【００４０】
次に、ｐ型ＭＯＳＦＥＴ１２４について見ると、ソースを基準に見たドレイン電圧Ｖｄｓは、増幅器１２１の出力電圧Ｖ０の符号を反転させた値となる。また、ソースを基準に見たゲート電圧Ｖｇｓは、ドレイン電圧Ｖｄｓに、第２の固定電位Ｖ２と基準電位との差電圧（固定電圧）を加算した値となる。したがって、第２の固定電位Ｖ２を適切な値に設定すると、ｐ型ＭＯＳＦＥＴ１２４のドレイン−ソース間の抵抗値は、増幅器１２１の出力電圧Ｖ０が所定値よりも小さい範囲においてはほぼ無限大となる。一方、この抵抗値は、増幅器１２１の出力電圧Ｖ０が所定値を超えると、小さな値に変化する。この様子は、図７の点Ｃと点Ｄにより示される。すなわち、増幅器１２１の出力電圧Ｖ０が所定値よりも小さい範囲においてはｐ型ＭＯＳＦＥＴ１２４の動作点は例えば点Ｃ近辺にあるが、増幅器１２１の出力電圧Ｖ０が大きくなると、その動作点は例えば点Ｄ近辺へ破線矢印に沿って移動する。
【００４１】
ｎ型ＭＯＳＦＥＴ１２３およびｐ型ＭＯＳＦＥＴ１２４が上述のように動作するので、プリアンプ１２０の放電時定数は、増幅器１２１の出力電圧Ｖ０が小さいうちは比較的大きく、増幅器１２１の出力電圧Ｖ０が大きくなると小さくなる。
【００４２】
なお、図７において、縦軸のＩｄｓはドレイン−ソース間の電流値であり、横軸のＶｄｓはドレイン−ソース間の電圧値である。また、Ｖｇｓｎはｎ型ＭＯＳＦＥＴ１２３のゲート−ソース間電圧であり、Ｖｇｓｐはｐ型ＭＯＳＦＥＴ１２４のゲート−ソース間電圧である。ゲート−ソース間電圧Ｖｇｓｎ，Ｖｇｓｐの変化に応じて、図７に示されたように、ｎ型ＭＯＳＦＥＴ１２３およびｐ型ＭＯＳＦＥＴ１２４の電圧電流特性が変化する。
【００４３】
図８は、フォトンの入射タイミングとプリアンプ１２０の出力波形とを模式的に表した図である。図８に示されたように、プリアンプ１２０の出力電圧（増幅器１２１の出力電圧Ｖ０と同じ）が小さいうちはプリアンプ１２０の放電時定数は比較的大きい。そのため、該プリアンプ１２０の出力電圧は少ししか低下しない（フォトンが入射されるたびにプリアンプ１２０の出力電圧はほぼ階段状に上昇する）。しかしながら、プリアンプ１２０の出力電圧がある程度以上に大きくなると、プリアンプ１２０の放電時定数が小さくなる。この場合、プリアンプ１２０の出力電圧は急激に低下するようになり、その出力波形は鋸刃状になる。なお、図９は、波形整形回路１４０の動作を表す波形の模式図であり、図１０は、比較器１５０の動作を表す波形の模式図である。
【００４４】
プリアンプ１２０からの、図８に示されたような波形の出力信号は、ポールゼロ補償回路１３０を介して波形整形回路１４０に入力される。ポールゼロ補償回路１３０は、プリアンプ１２０出力の低周波数成分が波形整形回路１４０の出力信号のベースライン（図９の下側の波形における水平のライン）を変動させることを抑制するための回路である。例えば、プリアンプ１２０に入力がない期間がしばらく続いてプリアンプ１２０の出力が徐々に低下するような場合にも、ポールゼロ補償回路１３０は、波形整形回路１４０の出力のベースラインが変動することを抑制するように作用する。
【００４５】
波形整形回路１４０では、プリアンプ１２０からの図８の下側に示されたような波形、すなわち図９の上側に示される波形が、図９の下側に示されたような波形（次段の比較器１５０での比較に適した波形）に整形される。波形整形回路１４０の出力電圧は、比較器１５０において、基準電圧発生回路１５２から出力される基準電圧Ｖｔｈと比較される。図１０の下側に示されたように、比較器１５０からは、波形整形回路１４０の出力電圧が基準電圧Ｖｔｈを下回るたびにパルスが出力される。なお、基準電圧発生回路１５２から出力される基準電圧Ｖｔｈは、可変電流源１５２３の電流値を調整することによって調整される。比較器１５０から出力されたパルスは、カウンタ１６０によりカウントされ、そのカウント値が入射フォトンの数を表す数字として出力される。
【００４６】
（効果）
本実施形態によれば、ｎ型ＭＯＳＦＥＴ１２３とｐ型ＭＯＳＦＥＴ１２４とを抵抗として機能させるので、小体積でありながら大きな抵抗値を示す抵抗を有するプリアンプ１２０が得られる。
【００４７】
また、本実施形態によれば、ｎ型ＭＯＳＦＥＴ１２３の抵抗値が無限大に近づくような増幅器出力Ｖ０の電圧範囲において、ｐ型ＭＯＳＦＥＴ１２４の抵抗値を低下させることができる（増幅器出力Ｖ０の飽和を防止することができる）。この効果は、図１１（ａ）〜図１１（ｃ）に示される。図１１（ａ）は、単位時間当たりに入射されるフォトンの数が少ないときの各部の波形図である。この場合は、ｐ型ＭＯＳＦＥＴ１２４の有無は波形の違いに現われない。図１１（ｂ）は、ｐ型ＭＯＳＦＥＴ１２４を設けなかった場合に単位時間当たりに入射されるフォトンの数が増加したときの各部の波形図である。図１１（ｃ）は、ｐ型ＭＯＳＦＥＴ１２４を設けた場合に単位時間当たりに入射されるフォトンの数が増加したときの各部の波形図である。図１１（ａ）に示されたように、単位時間当たりに入射されるフォトンの数が少ないときには、ｐ型ＭＯＳＦＥＴ１２４の有無にかかわらず、プリアンプ１２０の出力はフォトンの入射タイミングに応じてステップ状に上昇し、波形整形回路１４０は、フォトンの入射タイミングに応じた波形を出力することができる。しかしながら、図１１（ｂ）に示されたように、ｐ型ＭＯＳＦＥＴ１２４を設けなかった場合に単位時間当たりに入射されるフォトンの数が増加すると、プリアンプ１２０の出力が飽和し、波形整形回路１４０は、波形を出力することができなくなる。これに対し、本実施の形態のようにｐ型ＭＯＳＦＥＴ１２４を設けた場合には、単位時間当たりに入射されるフォトンの数が増加してもプリアンプ１２０は飽和することがなく、波形整形回路１４０はフォトンの入射タイミングに応じた波形を出力することができる。
【００４８】
本実施形態によれば、ｎ型ＭＯＳＦＥＴ１２３が適度な抵抗として機能する電圧範囲とｐ型ＭＯＳＦＥＴ１２４が適度な抵抗として機能する電圧範囲とを、第１の固定電位Ｖ１と第２の固定電位Ｖ２とによって個別に調整することができる。したがって、特許文献１の積分回路や、本実施形態からｎ型ＭＯＳＦＥＴ１２３を取り除きｐ型ＭＯＳＦＥＴ１２４のみを抵抗として機能させるようにした回路に比べ、本実施形態のプリアンプ１２０は、広い電圧レンジの利用が可能であり、かつ、飽和が起こりにくい回路となり得る。
【００４９】
また、特許文献１のように、ゲート（ベース）がドレイン（コレクタ）に接続された１つのトランジスタを用いて適度な抵抗値を得ようとする場合には、調整可能なパラメータが１つのトランジスタの各種寸法や材料のみである。この場合、設計の自由度が低く、適度な抵抗値を得るための調整が困難となる可能性がある。これに対し、本実施形態においては、ｎ型ＭＯＳＦＥＴ１２３およびｐ型ＭＯＳＦＥＴ１２４の各種寸法（ゲート長、ゲート幅など）や材料に加えて、制御電極に供給する固定電位Ｖ１，Ｖ２をも調整可能である。したがって、本実施形態は、設計の自由度が高く、適度な抵抗値を得るための調整が容易である。
【００５０】
本実施形態では第１のトランジスタがｎ型ＭＯＳＦＥＴ１２３とされ、第２のトランジスタがｐ型ＭＯＳＦＥＴ１２４とされている。従って、第１および第２のトランジスタとしてバイポーラトランジスタを使用した場合に比べ、本実施形態は、消費電力を低減することができ、フォトン検出器の小型化が容易になる。
【００５１】
本実施形態では、プリアンプ１２０と波形整形回路１４０の間にポールゼロ補償回路１３０を備えている。この場合、プリアンプ１２０の出力の低周波数成分が波形整形回路１４０の出力のベースライン（図９の下側の波形における水平のライン）を変動させることを抑制することができ、入射フォトンのエネルギーの大きさを比較器１５０で弁別する際の精度が向上する。この点も、特許文献１の積分回路を備えた半導体Ｘ線検出器に対しての優位な効果である。すなわち、このポールゼロ補償回路１３０は、特許文献１の積分回路の後段には採用が困難であった回路である。その採用が困難であった理由は、特許文献１の積分回路においては、トランジスタの抵抗値を自由に調整することができず（抵抗値がソース（エミッタ）、ドレイン（コレクタ）の電位とトランジスタのサイズのみにより決まるため）、ポールゼロ補償回路との整合をとることが困難であったためである。本実施形態においては、第１の固定電位Ｖ１と第２の固定電位Ｖ２を任意に調整できるので、そのような困難はない。
【００５２】
本実施形態では、比較器１５０が、ソースフォロワ回路１５２１、１５３１と、その出力ノード１５２２、１５３２に接続された可変電流源１５２３、１５３３とを含む基準電圧発生回路１５２、１５３を有している。このような構成により、画素ごとにフォトン検出器が設けられる場合（センサ素子１１０と一系統の信号処理系が一対一に対応した構成）に、画素ごとの検出感度の調整が容易かつ高精度に行われ得る。また、ソースフォロワ回路１５２１、１５３１の入力ＭＯＳＦＥＴ１５２４、１５３４のバックゲート１５２５、１５３５は、ソースフォロワ回路１５２１、１５３１の出力ノード１５２２、１５３２に接続されている。これにより、可変電流源１５２３、１５３３の電流変化に対するソースフォロワ回路１５２１、１５３１の出力電圧Ｖｔｈの変化の直線性を改善することができるとともに、出力電圧Ｖｔｈの可変範囲を大きくすることができる。
【００５３】
（第２実施形態）
図１２は、第２実施形態に係るフォトン検出器２００の構成を示すブロック図である。図１と図１２を比べて分かるように、第２の実施形態のフォトン検出器２００は、主として、第１実施形態のカウンタ１６０の代わりにピークホールド回路２６０と、出力スイッチ２７０と、出力イネーブル信号生成回路２８０とを備えている点で、第１実施形態のフォトン検出器１００と相違している。ピークホールド回路２６０の具体的な構成については、上記非特許文献１（図６）および上記非特許文献２に開示されている。出力イネーブル信号生成回路２８０の具体的な構成については、上記非特許文献３および上記非特許文献４に開示されている。なお、第１実施形態（図１）はプリアンプ１２０と波形整形回路１４０との間にポールゼロ補償回路１３０が設けられており、第２実施形態も同様に、プリアンプ２２０と波形整形回路２４０との間にポールゼロ補償回路が設けられてもよい。他の構成については、第１実施形態と第２実施形態は共通する構成を有する。以下では、その第１実施形態と相違する部分を中心に説明する。
【００５４】
図１２に示されたように、本実施形態に係るフォトン検出器２００は、センサ素子２１０（センサ素子１１０と同一構造を有する）と、プリアンプ２２０（プリアンプ１２０と同一構造を有する）と、波形整形回路２４０（波形整形回路１４０と同一構造を有する）と、比較器２５０（比較器１５０と同一構造を有する）と、ピークホールド回路２６０と、出力スイッチ２７０と、出力イネーブル信号生成回路２８０とを備えている。これらの回路要素のうち、センサ素子２１０と、プリアンプ２２０と、波形整形回路２４０と、ピークホールド回路２６０と、出力スイッチ２７０とは、その順で直列に接続されている。また、比較器２５０は、その入力が波形整形回路２４０の出力に接続され、出力がピークホールド回路２６０と出力イネーブル信号生成回路２８０とに供給されている。プリアンプ２２０と、波形整形回路２４０と、比較器２５０と、ピークホールド回路２６０と、出力スイッチ２７０と、出力イネーブル信号生成回路２８０と、により、センサ素子２１０に一対一に対応して設けられた一系統の信号処理系が構成されている。
【００５５】
センサ素子２１０、プリアンプ２２０、波形整形回路２４０、比較器２５０は、それぞれ、第１実施形態に係るセンサ素子１１０、プリアンプ１２０、波形整形回路１４０、比較器１５０と同一構成であるので、ここでは説明を省略する。
【００５６】
ピークホールド回路２６０は、波形整形回路２４０の出力のピーク値をホールドし、そのホールドしたピーク値を出力スイッチ２７０経由でバスライン（共通信号線）へ出力する回路である。
【００５７】
出力イネーブル信号生成回路２８０は、バスラインがビジーか否か（他の画素回路からバスラインに信号が読みだされている状態か否か）を判別するバスラインモニタ信号と比較器２５０の出力とを基に、出力スイッチ２７０に対して出力イネーブル信号を出力する回路である。
【００５８】
出力スイッチ２７０は、出力イネーブル信号生成回路２８０からの出力イネーブル信号が出力イネーブルを表しているときに、ピークホールド回路２６０がホールドしたピーク値をバスライン（共通信号線）へ出力する回路である。
【００５９】
なお、波形整形回路２４０は、プリアンプ２２０の出力が共通に入力され独立した出力を有する２つの波形整形回路で構成されてもよい。その場合、一方の波形整形回路の出力が比較器２５０に供給され、他方の波形整形回路の出力がピークホールド回路２６０に接続される。
【００６０】
また、比較器２５０の出力は、ピークホールド回路２６０と出力イネーブル信号生成回路２８０以外の回路、例えば図１のカウンタ１６０に相当する回路にも供給されてもよい。
【００６１】
以上のように構成されたフォトン検出器２００の、ピークホールド回路２６０、出力スイッチ２７０、出力イネーブル信号生成回路２８０は、協働して、波形整形回路２４０の出力のピーク値をホールドし、ホールドしたピーク値を比較器２５０の出力により規定されるタイミングでバスラインへ出力するように動作する。これにより、フォトン検出器２００は、入射フォトンのエネルギーの大きさに比例した信号をバスラインへ出力することができる。
【００６２】
以上、本発明の第１実施形態と第２実施形態について説明したが、本発明は、上述した実施形態に限定されるものではない。例えば、上述の第１実施形態では、比較器１５０とカウンタ１６０がそれぞれ１つで、フォトンのエネルギーは１段階でしか弁別されていなかった。しかしながら、第１実施形態は、基準電圧が相互に異なる複数の比較器と、比較器に対応した複数のカウンタとを設けることにより、フォトンのエネルギーを複数段階に弁別してそれぞれカウントするよう攻勢されてもよい。この場合、より多くの情報を得ることができるＸ線撮像装置等を構成することができる。また、そのようにする場合には、ポールゼロ補償回路がより有効になる。
【００６３】
また、上述の第２実施形態ではポールゼロ補償回路が省略されているが、第２実施形態においても、プリアンプ２２０と波形整形回路２４０との間にポールゼロ補償回路１３０と同様のポールゼロ補償回路が設けられてもよい。この場合、入射フォトンのエネルギーの大きさを検知する精度が向上する。
【００６４】
上述の第１実施形態では、プリアンプ１２０と波形整形回路１４０との間にポールゼロ補償回路１３０を備えているが、種々の条件が許す場合には、ポールゼロ補償回路１３０は備えなくてもよい。
【００６５】
センサ素子として、上述の各実施形態では入射されたフォトンのエネルギーの大きさに応じた電子を出力するセンサ素子１１０を例示したが、本発明はそれに限定されない。センサ素子は、入射されたフォトンのエネルギーの大きさに応じた正孔を出力するセンサ素子であってもよい。
【００６６】
上述の各実施形態では、第１のトランジスタがｎ型ＭＯＳＦＥＴ１２３であり、第２のトランジスタがｐ型ＭＯＳＦＥＴ１２４であったが、本発明はそれに限定されない。例えば、センサ素子として正孔を出力するものを採用する場合には、第１のトランジスタをｐ型ＭＯＳＦＥＴとし、第２のトランジスタをｎ型ＭＯＳＦＥＴとすることが好ましい。また、第１および第２のトランジスタはＭＯＳＦＥＴに限られない。例えば、第１および第２のトランジスタはともにバイポーラトランジスタであってもよい。この場合には、ｎ型ＭＯＳＦＥＴに代えてｎｐｎ型のバイポーラトランジスタを用い、ｐ型ＭＯＳＦＥＴに代えてｐｎｐ型のバイポーラトランジスタを用いる。また、各バイポーラトランジスタのベース、エミッタ、コレクタは、それぞれ、各ＭＯＳＦＥＴのゲート、ソース、ドレイン、に対応させる。そうすれば、各バイポーラトランジスタは、各ＭＯＳＦＥＴと同様に動作する。
【００６７】
上述の各実施形態では、波形整形回路１４０は図５に示されたような回路構成を有する（図５のＭＯＳＦＥＴ１４３と１４４のいずれか一方がなくてもよいことは、上述したとおりである）が、本発明はそれに限定されない。例えば、図５に示されたＭＯＳＦＥＴ１４３および１４４の代わりに抵抗体で構成される抵抗素子等、任意の抵抗素子が用いられてもよい。
【００６８】
上述の各実施形態では、図１０に示されたように、波形整形回路１４０が反転出力タイプであり、比較器１５０は波形整形回路１４０の出力が基準電圧Ｖｔｈを下回るたびにパルスを出力する比較器であった。しかしながら、波形整形回路は非反転出力タイプであってもよく、比較器１５０は波形整形回路の出力が所定の基準電圧を上回るたびにパルスを出力する比較器であってもよい。
【００６９】
上述の各実施形態では、比較器１５０が、ソースフォロワ回路１５２１、１５３１とその出力ノード１５２２、１５３２に接続された可変電流源１５２３、１５３３とを含む基準電圧発生回路１５２、１５３を有していたが、本発明はそれに限定されない。例えば比較器は、自身では基準電圧発生回路を有さず、外部から基準電圧が供給されるように構成されていてもよいし、ソースフォロワ回路を含まない基準電圧発生回路を有するものであってもよい。
【００７０】
上述の各実施形態では、ソースフォロワ回路１５２１、１５３１の入力ＭＯＳＦＥＴ１５２４、１５３４のバックゲート１５２５、１５３５が、ソースフォロワ回路１５２１、１５３１の出力ノード１５２２、１５３２に接続されていたが、本発明はそれに限定されない。ソースフォロワ回路１５２１の入力ＭＯＳＦＥＴ１５２４のバックゲートは、ソースフォロワ回路１５２１、１５３１の出力ノード１５２２、１５３２に接続されていなくてもよい。
【００７１】
上述の各実施形態では、図１および図１２に示された各構成要素が、相前後する構成要素間で相互に直接接続されていたが、本発明はそれに限定されない。それらの各構成要素の間には、電流増幅器等の、上述の各実施形態に現われていない回路が介在していてもよい。
【符号の説明】
【００７２】
１００、２００…フォトン検出器、１１０、２１０…センサ素子、１２０、２２０…プリアンプ、１３０…ポールゼロ補償回路、１４０、２４０…波形整形回路、１５０、２５０…比較器、１６０…カウンタ、１２１…増幅器（第１増幅器）、１２１Ａ…後段増幅器（第２増幅器）、１２２…容量素子、１２３…ｎ型ＭＯＳＦＥＴ（第１のトランジスタ）、１２４…ｐ型ＭＯＳＦＥＴ（第２のトランジスタ）、１４２…容量素子、１４３、１４４…ＭＯＳＦＥＴ、１５１…コンパレータ、１５２…基準電圧発生回路、１２３１…ｎ型ＭＯＳＦＥＴ（第１のトランジスタ）のゲート（制御電極）、１２４１…ｐ型ＭＯＳＦＥＴ（第２のトランジスタ）のゲート（制御電極）、１５１１…コンパレータの一方の入力電極、１５１２…コンパレータの他方の入力電極、１５２１、１５３１…ソースフォロワ回路、１５２２、１５３２…ソースフォロワ回路の出力ノード、１５２３、１５３３…可変電流源、１５２４、１５３４…ソースフォロワ回路の入力ＭＯＳＦＥＴ、１５２５、１５３５…入力ＭＯＳＦＥＴのバックゲート、２６０…ピークホールド回路、２７０…出力スイッチ、２８０…出力イネーブル信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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