(57)【要約】  電流−電圧特性を改善した整流素子を提供する。整流素子は、第１電極および第２電極と、第１電極および第２電極の間に設けられた整流層と、第１電極と整流層の間に設けられた第１バッファ層と、第２電極と整流層の間に設けられた第２バッファ層と、を有し、第１バッファ層および第２バッファ層の仕事関数は第１電極および第２電極の仕事関数よりも小さく、第１バッファ層および第２バッファ層の比誘電率は整流層の比誘電率よりも大きい。
2016203751.tif 000002
【特許請求の範囲】
【請求項１】
第１電極および第２電極と、
前記第１電極および前記第２電極の間に設けられた整流層と、
前記第１電極と前記整流層の間に設けられた第１バッファ層と、
前記第２電極と前記整流層の間に設けられた第２バッファ層と、を有し、
前記第１バッファ層および前記第２バッファ層の仕事関数は前記第１電極および第２電極の仕事関数よりも小さく、前記第１バッファ層および前記第２バッファ層の比誘電率は前記整流層の比誘電率よりも大きい、整流素子。
【請求項２】
請求項１に記載の整流素子において、
前記第１バッファ層および前記第２バッファ層はシリコンまたはゲルマニウムを主成分として構成される、整流素子。
【請求項３】
請求項１または２に記載の整流素子において、
前記第１バッファ層および前記第２バッファ層は非晶質である、整流素子。
【請求項４】
請求項１から３のいずれか１項に記載の整流素子において、
前記第１バッファ層および前記第２バッファ層のバンドギャップは１．２ｅＶ以下である、整流素子。
【請求項５】
請求項１から４のいずれか１項に記載の整流素子において、
前記第１電極および前記第２電極はタンタルもしくはチタンまたはそれらの窒素化合物である、整流素子。
【請求項６】
請求項１から５のいずれか１項に記載の整流素子において、
前記整流層は酸化物または窒素物である、整流素子。
【請求項７】
請求項６に記載の整流素子において、
前記整流層は窒化シリコンである、整流素子。
【請求項８】
論理回路の信号経路中に設けられたスイッチング素子であって、
請求項１から７のいずれか１項に記載の整流素子と、
２つの抵抗変化素子と、を有し、
前記２つの抵抗変化素子のそれぞれが２つの端子を有し、
前記２つの抵抗変化素子の２端子のそれぞれの一方の端子が互いに相手と接続され、該２つの抵抗変化素子の２つの他方の端子の一方が前記信号の入力端子であり、他方が前記信号の出力端子であり、
前記整流素子の前記第１電極または前記第２電極のうち、一方の電極が前記２つの抵抗変化素子の２端子のそれぞれの一方の端子と接続され、他方の電極が制御端子である、スイッチング素子。
【請求項９】
基板上に第１電極を形成し、
水素化シランを原料としたプラズマＣＶＤ法を用いて第１バッファ層を前記第１電極上に形成し、
水素化シランと、窒素またはアンモニアを原料としてプラズマＣＶＤ法を用いて、整流層を前記第１バッファ層の上に形成し、
水素化シランを原料としたプラズマＣＶＤ法を用いて第２バッファ層を前記整流層の上に形成し、
前記第２バッファ層の上に第２電極を形成する、整流素子の製造方法。
【請求項１０】
請求項９に記載の整流素子の製造方法において、
前記第１バッファ層の形成、前記整流層の形成、および前記第２バッファ層の形成は、途中で前記基板が大気暴露されることなく連続的に行われる、整流素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流素子、スイッチング素子、および整流素子の製造方法に関する。
【背景技術】
【０００２】
半導体デバイス（特に、シリコンデバイス）は、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。【０００３】
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（Field Programmable Gate Array）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。ＦＰＧＡは、多層配線構造の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。【０００４】
抵抗変化素子としては、ＭＲＡＭ（磁気抵抗メモリ：Magneto-resistive Random Access Memory）、ＰＲＡＭ（相変化メモリ：Phase Change RAM）、ＲｅＲＡＭ（抵抗変化型メモリ：Resistance Random Access Memory）、ＣＢＲＡＭ（固体電解質のイオンによる導電性パスによるＲＡＭ：Conductive Bridging RAM）などがある。【０００５】
ＲｅＲＡＭは、外部から印加される電圧と電流により、抵抗変化膜内部に導電性パスが形成されてオン状態となるか、抵抗変化膜内部に形成されている導電性パスが消失してオフ状態となるかという、抵抗値が変化する特性を利用するものである。ＲｅＲＡＭセルでは、２つの電極の間に挟まれた抵抗変化膜を有する構造が用いられる。例えば、２つの電極間に電界を印加して、金属酸化物からなる抵抗変化膜内部にフィラメントを生成、または、２つの電極間に導電性パスを形成して、オン状態とする。その後、逆方向に電界を印加させることで、フィラメントを消失させ、または、２つの電極間に形成されていた導電性パスを消失させ、オフ状態とする。印加する電界の方向を反転させることで、２つの電極間の抵抗値が大きく異なる、オン状態とオフ状態との間のスイッチングがなされる。上記オン状態とオフ状態との間における抵抗値の相違に応じて、この記憶素子を介して流れる電流が異なることを利用して、データを記憶する。データ書き込み時は、記憶させるデータに対応して、オフ状態からオン状態への遷移、またはオン状態からオフ状態への遷移を引き起こす、電圧値、電流値およびパルス幅を選択し、データ記憶用のフィラメントの生成もしくは消失、または導電性パスの形成もしくは消失を行う。【０００６】
ＲｅＲＡＭの構成に利用される、抵抗変化素子の一種として、ＲｅＲＡＭのメモリセルの構成に利用する回路の自由度を向上させる可能性の高い素子が、非特許文献１に開示されている。非特許文献１の素子は、イオン伝導体中における金属イオン移動と、電気化学反応による「金属イオンの還元による金属の析出」と「金属の酸化による金属イオンの生成」を利用して、抵抗変化膜を挟む電極間の抵抗値を可逆的に変化させ、スイッチングを行う不揮発性スイッチング素子である。非特許文献１に開示された不揮発性スイッチング素子は、イオン伝導体からなる固体電解質と、固体電解質の２つの面のそれぞれに接して設けられた第１電極および第２電極とを有する構成である。第１電極は第１の金属で構成され、第２電極は第２の金属で構成されている。第１の金属と第２の金属は、金属を酸化して金属イオンを生成する過程の標準生成ギブズエネルギーΔＧが相違している。【０００７】
非特許文献１では、第１の金属と第２の金属の材料は、以下のように記載されている。【０００８】
オフ状態からオン状態への遷移を引き起こすバイアス電圧を第１電極と第２電極の間に印加する際、第１電極と固体電解質との界面において、印加されるバイアス電圧で誘起される電気化学反応によって、第１の金属が酸化される。これにより、金属イオンが生成され、固体電解質に金属イオンが供給される。このように、第１の金属として、印加されるバイアス電圧で誘起される電気化学反応によって酸化され、金属イオンを生成し、固体電解質に金属イオンを供給可能な金属が採用されている。【０００９】
オン状態からオフ状態への遷移を引き起こすバイアス電圧を第１電極と第２電極の間に印加する際、第２電極の表面に第１の金属が析出している場合、第２電極の表面に析出された第１の金属は、印加されるバイアス電圧で誘起される電気化学反応によって酸化され、金属イオンを生成し、固体電解質に金属イオンとして溶解する。これに対して、第２の金属には、金属イオンを生成する過程は誘起されない。つまり、第２の金属として、印加されるバイアス電圧によって酸化されず、金属イオンを生成する過程が誘起されない、金属が採用されている。【００１０】
ここで、金属架橋構造の形成と溶解によって、オン状態とオフ状態間を遷移可能な金属架橋型抵抗変化素子のスイッチング動作を簡単に説明する。【００１１】
オフ状態からオン状態への遷移過程（セット過程）では、第２電極を接地して、第１電極に正電圧を印加すると、第１電極と固体電解質の界面では、第１電極の金属が金属イオンになって固体電解質に溶解する。一方、第２電極側では、第２電極から供給される電子を利用して、固体電解質中の金属イオンが固体電解質中に金属になって析出する。固体電解質中に析出した金属により、金属架橋構造が形成され、最終的に、第１電極と第２電極を接続する金属架橋が形成される。金属架橋を介して第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。【００１２】
一方、オン状態からオフ状態への遷移過程（リセット過程）では、オン状態のスイッチに対して、第２電極を接地して第１電極に負電圧を印加すると、金属架橋を構成している、金属が金属イオンになって固体電解質に溶解する。溶解が進行すると、金属架橋を構成している金属架橋構造の一部が切れる。最終的に、第１電極と第２電極を接続する金属架橋が切断されると、電気的接続が切れ、スイッチがオフ状態になる。【００１３】
なお、金属の溶解が進行すると、導通経路を構成する金属架橋構造は細くなり、第１電極および第２電極間の抵抗が大きくなり、第１電極と固体電解質の界面では、溶解している金属イオンが還元され、金属として析出する。そのため、固体電解質中に含まれる金属イオン濃度が減少し、比誘電率が変化することに伴い、電極間容量が変化したりするなど、電気的接続が完全に切れる前の段階から電気特性が変化し、最終的に電気的接続が切れる。【００１４】
また、金属架橋型抵抗変化素子をオン状態からオフ状態に遷移させた（リセットした）後、再び第２電極を接地して第１電極に正電圧を印加すると、オフ状態からオン状態への遷移過程（セット過程）が進行する。すなわち、金属架橋型抵抗変化素子では、オフ状態からオン状態への遷移過程（セット過程）と、オン状態からオフ状態への遷移過程（リセット過程）を、可逆的に行うことが可能である。【００１５】
また、非特許文献１には、イオン伝導体を介して２個の電極が配置され、２個の電極の間の導通状態を制御する、２端子型スイッチング素子の構成、およびそのスイッチング動作が開示されている。【００１６】
抵抗変化素子の動作特性に注目すると、ユニポーラ型とバイポーラ型に抵抗変化素子を分類することができる。ユニポーラ型抵抗変化素子は、電圧極性に依存せず、印加電圧レベルで抵抗が変化する。バイポーラ型抵抗変化素子は、印加電圧レベルと電圧極性によって抵抗が変化する。【００１７】
イオンが電界等の印加によって自由に動くことのできる固体である固体電解質層を有する、固体電解質層型の抵抗変化素子について説明する。【００１８】
非特許文献１には、固体電解質層型の抵抗変化素子として、上記バイポーラ型抵抗変化素子の一例が開示されている。非特許文献１には、固体電解質層中における金属イオン移動と電気化学反応とを利用したスイッチング素子が開示されている。このスイッチング素子は、固体電解質層と、固体電解質層の一方の面に接する第１電極と、固体電解質層の他方の面に接する第２電極との３層を有する。このうち、第１電極は、固体電解質層に金属イオンを供給するための役割を果たす。第２電極は金属イオンを供給しない。【００１９】
このスイッチング素子の動作を簡単に説明する。【００２０】
第１電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになって固体電解質層に溶解する。そして、固体電解質層中の金属イオンが固体電解質層中に金属になって析出する。固体電解質層中に析出した金属により、第１電極と第２電極を接続する金属架橋が形成される。金属架橋により第１電極と第２電極が電気的に接続することで、スイッチング素子はオン状態になる。【００２１】
一方、上記オン状態で、第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチング素子はオフ状態になる。なお、電気的接続が完全に切れる前の段階から、第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりする等、その電気特性が変化し、最終的に電気的接続が切れる。【００２２】
また、上記オフ状態からオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。【００２３】
上記のように、非特許文献１には、固体電解質層型の抵抗変化素子として、固体電解質層を介して２つの電極間の導通状態を制御する２端子型のスイッチング素子の構成および動作が開示されている。【００２４】
このような固体電解質層型の抵抗変化素子によるスイッチング素子は、ＭＯＳＦＥＴ等の半導体スイッチよりもサイズが小さく、オン抵抗が小さいという特徴がある。このため、プログラマブルロジックデバイスへの適用に有望であると考えられている。【００２５】
また、このスイッチング素子においては、その導通状態（オンまたはオフ）は印加電圧をオフにしてもそのまま維持される。このため、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタ等の選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオンまたはオフの状態から情報「１」または「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる。【００２６】
不揮発性の抵抗変化素子の一例が、特許文献１に開示されている。特許文献１には、抵抗変化素子が第１電極と、第２電極と、第１電極および第２電極の双方に接続する可変抵抗体と、誘電層を介して可変抵抗体に接続する制御電極（第３電極）とを備え、誘電層が第２の可変抵抗体の側面に接する構成が開示されている。【００２７】
上述した２端子型の抵抗変化素子を半導体装置に搭載し、この抵抗変化素子をプログラミングする場合、抵抗変化素子１つにつき、１つの選択トランジスタ（アクセストランジスタ）を備えた構成が用いられる。この構成は一般に１Ｔ１Ｒと呼ばれている。このとき、選択トランジスタの占める面積が大きいため、スイッチング素子としての全体の面積が実効的に大きくなってしまう問題点を有していた。このため、選択トランジスタを整流素子に置き換えることで、回路の実装面積を小さくすることが検討されている。例えば、特許文献２には、抵抗変化素子の上部に２端子の整流素子を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開２０１０−１５３５９１号公報
【特許文献２】特許第５３８０６１２号公報
【非特許文献】
【００２９】
【非特許文献１】M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", IEEE TRANSACTION ON ELECTRON DEVICES, Vol. 58, No. 12, pp.4398-4405, (2011).
【発明の概要】
【発明が解決しようとする課題】
【００３０】
プログラミング対象の抵抗変化素子を選択可能にするための素子として、選択トランジスタを整流素子で代替する場合、整流特性が十分ではないという問題があった。プログラミング時にアレイ内のただ一つの抵抗変化素子を選択するために整流素子を動作させても、整流特性が十分でない場合、誤書き込みを発生し、これにより回路動作時に誤動作が生じてしまうおそれがある。【００３１】
本発明は上述したような技術が有する問題点を解決するためになされたものであり、電流−電圧特性を改善した整流素子、スイッチング素子および整流素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記目的を達成するための本発明の整流素子は、
第１電極および第２電極と、
前記第１電極および前記第２電極の間に設けられた整流層と、
前記第１電極と前記整流層の間に設けられた第１バッファ層と、
前記第２電極と前記整流層の間に設けられた第２バッファ層と、を有し、
前記第１バッファ層および前記第２バッファ層の仕事関数は前記第１電極および第２電極の仕事関数よりも小さく、前記第１バッファ層および前記第２バッファ層の比誘電率は前記整流層の比誘電率よりも大きい構成である。【００３３】
また、本発明のスイッチング素子は、論理回路の信号経路中に設けられたスイッチング素子であって、
上記本発明の整流素子と、
２つの抵抗変化素子と、を有し、
前記２つの抵抗変化素子のそれぞれが２つの端子を有し、
前記２つの抵抗変化素子の２端子のそれぞれの一方の端子が互いに相手と接続され、該２つの抵抗変化素子の２つの他方の端子の一方が前記信号の入力端子であり、他方が前記信号の出力端子であり、
前記整流素子の前記第１電極または前記第２電極のうち、一方の電極が前記２つの抵抗変化素子の２端子のそれぞれの一方の端子と接続され、他方の電極が制御端子である。【００３４】
また、本発明の整流素子の製造方法は、
基板上に第１電極を形成し、
水素化シランを原料としたプラズマＣＶＤ法を用いて第１バッファ層を前記第１電極上に形成し、
水素化シランと、窒素またはアンモニアを原料としてプラズマＣＶＤ法を用いて、整流層を前記第１バッファ層の上に形成し、
水素化シランを原料としたプラズマＣＶＤ法を用いて第２バッファ層を前記整流層の上に形成し、
前記第２バッファ層の上に第２電極を形成するものである。
【発明の効果】
【００３５】
本発明によれば、電流−電圧特性を改善することができる。
【図面の簡単な説明】
【００３６】
【図１】第１の実施形態の整流素子の一構成例を示す断面図である。
【図２Ａ】バイポーラ型抵抗変化素子の電流−電圧特性を示すグラフである。
【図２Ｂ】バイポーラ型整流素子の電流−電圧特性を示すグラフである。
【図３】第１の実施形態の整流素子を有するスイッチング素子の一構成例を示す回路図である。
【図４Ａ】比較例の実験サンプルのＩ−Ｖ特性を示すグラフである。
【図４Ｂ】第１の実施形態の整流素子のＩ−Ｖ特性を示すグラフである。
【図５】第２の実施形態のクロスバースイッチの一構成例を示すブロック図である。
【図６】実施例１の半導体装置の一構成例の要部を示す断面図である。
【図７】実施例１の半導体装置の別の構成例の要部を示す断面図である。
【図８Ａ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｂ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｃ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｄ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｅ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｆ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｇ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｈ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｉ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｊ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｋ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【図８Ｌ】図７に示した半導体装置の製造方法を模式的に示した工程断面図である。
【発明を実施するための形態】
【００３７】
（第１の実施形態）
本実施形態は、本発明の第１の側面として、電圧−電流特性に優れた整流素子に関するものである。
【００３８】
本実施形態の整流素子の構成を説明する。図１は本実施形態の整流素子の一構成例を示す断面図である。
【００３９】
図１に示すように、整流素子１０６は、第１電極１０１と、第２電極１０２と、第１電極１０１および第２電極１０２の間に設けられた整流層１０３とを有する。そして、本実施形態の整流素子１０６では、図１に示すように、第１電極１０１と整流層１０３の間に第１バッファ層１０４が設けられている。また、第２電極１０２と整流層１０３の間に第２バッファ層１０５が設けられている。第１バッファ層１０４は第１電極１０１および整流層１０３のそれぞれと接している。第２バッファ層１０５は第２電極１０２および整流層１０３のそれぞれと接している。
【００４０】
第１電極１０１および第２電極１０２は、タンタル、チタンまたはそれらの窒素化合物である。整流層１０３は酸化物または窒化物である。窒化物は、例えば、窒化シリコンである。これらの膜の形成方法は後述する。
【００４１】
第１電極１０１および第２電極１０２間に電圧を印加することで、整流素子の電導状態を非線形に変化させることができる。
【００４２】
本実施形態によれば、２つの電極間に第１バッファ層および第２バッファ層を挿入することによって、整流素子の電導状態を好適に変化させることができ、優れた整流特性が得られるようになる。本実施形態における「優れた整流特性」については後で説明する。
【００４３】
好適なバッファ層の構成としては、バッファ層の仕事関数が第１電極および第２電極の仕事関数よりも大きいことが好ましい。加えて、バッファ層の仕事関数は整流層の仕事関数より小さいことが好ましい。このような構成にすることによって、低電圧印加の電流を低く抑えることができる。
【００４４】
好適なバッファ層の比誘電率としては、整流層の比誘電率よりも大きいことが好ましい。これにより、高電圧印加時（すなわち抵抗変化素子のプログラミング時）において、電界印加におけるバッファ層の傾斜が急峻となるため、より大きな電流を得られることができるようになる。
【００４５】
上述の構成にすることで、後述するように、優れた整流特性が得られるようになる。
【００４６】
抵抗変化素子のプログラミングにおいては、特に、バイポーラ型の抵抗変化素子においては、整流素子の整流特性は対称であることが好ましい。そのため、第１電極と第２電極は同一の電気特性であることが好ましく、第１バッファ層と第２バッファ層は同一の電気特性であることが好ましい。本実施形態の整流素子との組み合わせには、バイポーラ型の抵抗変化素子を用いることが好ましい。
【００４７】
抵抗変化素子および整流素子の動作特性について、バイポーラ型を例に説明する。図２Ａはバイポーラ型抵抗変化素子の電流−電圧特性を示すグラフであり、図２Ｂはバイポーラ型整流素子の電流−電圧特性を示すグラフである。
【００４８】
はじめに、図２Ａを参照して、抵抗変化素子の電流−電圧特性を説明する。
【００４９】
抵抗変化素子は第１電極に正電圧を印加すると、次第にリーク電流が増加し（図に示すＡに相当）、閾値電圧Ｖ１を越えたところで、抵抗状態は高抵抗状態（オフ状態）から、低抵抗状態（オン状態）へ遷移する（図に示すＢに相当）。電圧を０Ｖまで戻した場合にも低抵抗状態は維持される（図に示すＣに相当）。続いて第１電極に負電圧を印加すると、所定のピーク電流に達したところで、抵抗状態は低抵抗状態（オン状態）から、高抵抗状態（オフ状態）へ遷移する（図に示すＤに相当）。さらに負電圧を印加しても、バイポーラ型の抵抗変化素子であるため抵抗状態は変化しない（図に示すＥに相当）。
【００５０】
次に、図２Ｂを参照して、整流素子の電流−電圧特性を説明する。
【００５１】
整流素子は、第１電極に正電圧を印加すると次第にリーク電流が増加し、閾値電圧Ｖ２を越えたところで抵抗状態は高抵抗状態（オフ状態）から、低抵抗状態（オン状態）へ遷移する（図に示すＦに相当）。電圧を０Ｖまで戻した場合には抵抗状態は揮発性であるために、閾値電圧よりも低い電圧となったところで、電流値は減少する（図に示すＧに相当）。一方、逆方向に電圧印加を行った場合には、同様に電圧印加すると次第にリーク電流が増加し、閾値電圧（−Ｖ２）を越えたところで抵抗状態は高抵抗状態（オフ状態）から、低抵抗状態（オン状態）へ遷移する（図に示すＨに相当）。電圧を０Ｖまで戻した場合には抵抗状態は揮発性であるために、閾値電圧よりも低い電圧となったところで、電流値は減少する（図に示すＩに相当）。
【００５２】
図３は本実施形態の整流素子を有するスイッチング素子の一構成例を示す回路図である。
【００５３】
図３に示すように、スイッチング素子は、図１に示した整流素子１０６に相当する整流素子１２１と、抵抗変化素子１３１、１３２とを有する。抵抗変化素子１３１、１３２はそれぞれの不活性電極同士が接続されている。抵抗変化素子１３１の活性電極を第１端子１１１とし、抵抗変化素子１３２の活性電極を第２端子１１２とする。整流素子１２１の２つの電極のうち、一方の電極が抵抗変化素子１３１、１３２の不活性電極に接続されている。整流素子１２１の２つの電極のうち、他方の電極（抵抗変化素子１３１、１３２の不活性電極と接続されていない方の電極）を第３端子１１３とする。
【００５４】
抵抗変化素子１３１、１３２は、活性電極と、不活性電極と、これら２つの電極に挟まれた抵抗変化膜とを有する。抵抗変化膜は固体電解質層で構成されている。活性電極は、電圧が印加されると、金属イオンを抵抗変化膜に供給する金属で構成されている。不活性電極は、電圧が印加されても、金属イオンを抵抗変化膜に供給しない金属で構成されている。
【００５５】
図３に示すスイッチング素子が論理回路の信号経路に設けられた場合について説明する。
【００５６】
第１端子１１１および第２端子１１２のうち、一方の端子が信号の入力端子としての役目を果たし、他方の端子が信号の出力端子としての役目を果たす。また、第３端子１１３は、抵抗変化素子１３１、１３２をオン状態またはオフ状態にプログラミングするための制御端子としての役目を果たす。
【００５７】
図３に示すスイッチング素子において、第１端子１１１と第３端子１１３との間に電圧を印加した場合を考える。
【００５８】
このとき、第１端子１１１と第３端子１１３との間に印加された電圧は、抵抗変化素子１３１と整流素子１２１とで電圧分配される。例えば、より小さい制御電圧で抵抗変化素子１３１の抵抗状態をオフ状態からオン状態へ変化させる（プログラミングする）ためには、印加した制御電圧の大半が抵抗変化素子に印加させることが好ましい。そのため、オフ状態におけるリーク電流レベルは、整流素子よりも抵抗変化素子の方が低いことが好ましい。
【００５９】
また、図３に示すスイッチング素子では、抵抗変化素子１３１、抵抗変化素子１３２および整流素子１２１の動作極性が同一であることが好ましい。すなわち、バイポーラ型の抵抗変化素子を用いる場合には、バイポーラ型の整流素子（双方向整流素子）を用いることが好ましく、ユニポーラ型の抵抗変化素子を用いる場合には、ユニポーラ型の整流素子（一方向整流素子）を用いることもできる。これはバイポーラ型の抵抗変化素子の場合には、電流の大きさと流れる方向でスイッチングするためであり、それにともなって整流素子も同極性の特性が必要になるためである。
【００６０】
本実施形態の整流素子では、低電圧域（０．２５〜０．５Ｖ）の範囲においてできるだけ低い電流値を示し、高電圧域（１〜３Ｖ）の範囲においてできるたけ高い電流値を示す「優れた整流特性」が得られる。
【００６１】
（比較例１）
本実施形態の整流素子の効果を確かめるための実験を行ったので説明する。
【００６２】
実験サンプルとして、本実施形態の整流素子に相当する、「バッファ層あり」の整流素子と、比較例として「バッファ層なし」の整流素子を準備した。本実施形態の整流素子の製造方法を説明する。ここでは、図１に示した整流素子１０６の場合で説明する。
【００６３】
半導体基板上に、第１電極１０１として膜厚１０ｎｍのＴｉＮ膜を堆積する。成膜方法には、Ｔｉターゲットを用いたＤＣスパッタリング法を用いた。例えば、１０−６Ｐａ程度の減圧された３００ｍｍウェハ用スパッタリングチャンバー内部に、ＡｒガスとＮ２ガスを導入し、５０Ｗ〜１ｋＷの電力を印加することで、シリコンウェハ上にＴｉＮ膜を堆積する。
【００６４】
続いて、第１電極１０１の上に第１バッファ層１０４を形成する。第１バッファ層１０４の形成には、水素化シランを原料ガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法で膜厚５ｎｍのアモルファス（非晶質）シリコン膜を堆積する。例えば、基板温度が３５０〜４００℃の範囲に保持された３００ｍｍウェハ用平行平板プラズマＣＶＤリアクターに、ＳｉＨ４ガスを１００〜３００ｓｃｃｍ導入し、Ａｒガスを１〜２ｓｌｐｍ、Ｈｅガスを１〜２ｓｌｐｍの範囲で導入し、圧力３００〜６００Ｐａ、５０〜２００ＷのＲＦ電力をシャワーヘッドに印加することでアモルファスシリコン膜を堆積することができる。
【００６５】
続いて、第１バッファ層１０４の上に整流層１０３を形成する。整流層１０３の形成には、水素化シランと、窒素ガスまたはアンモニアガスとを用いたプラズマＣＶＤ法で、膜厚８ｎｍの窒素化シリコン膜を堆積する。例えば、基板温度が３５０〜４００℃の範囲に保持された平行平板プラズマＣＶＤリアクターに、ＳｉＨ４ガスを２００ｓｃｃｍ、Ｎ２ガスを３００〜５００ｓｃｃｍ導入し、圧力６００Ｐａ、２００ＷのＲＦ電力をシャワーヘッドに印加することで窒素化シリコン膜を堆積することができる。
【００６６】
その後、整流層１０３の上に第２バッファ層１０５を第１バッファ層１０４と同様にして形成する。さらに、第２バッファ層１０５の上に第２電極１０２を第１電極１０１と同様にして形成する。
【００６７】
なお、上述したように、第１バッファ層および第２バッファ層がアモルファスシリコン膜であり、整流層が窒素化シリコンである場合、第１バッファ層の形成から第２バッファ層の形成まで、途中で基板を大気暴露することなく、プラズマＣＶＤリアクター内でこれらの膜を連続的に形成することができる。
【００６８】
比較例の実験サンプルの製造方法については、上述の製造工程のうち、第１バッファ層１０４および第２バッファ層１０５の形成工程が必要ないだけなので、その詳細な説明を省略する。ただし、比較例の実験サンプルについては、整流層となるＳｉＮの膜厚が５ｎｍ、１０ｎｍ、および１５ｎｍの３種類を準備した。
【００６９】
次に、上述のようにして作製した実験サンプルの測定結果を説明する。
【００７０】
図４Ａは、比較例の実験サンプルのＩ−Ｖ特性を示すグラフである。図４Ａは、バッファ層を有してないＭＩＭ（Metal Insulator Metal）構造における整流素子のＩ−Ｖ特性を示すグラフである。積層膜の構成は、ＴｉＮ／ＳｉＮ／ＴｉＮである。
【００７１】
図４Ｂは、第１の実施形態の整流素子のＩ−Ｖ特性を示すグラフである。図４Ｂは、バッファ層を有するＭＳＩＳＭ（Metal Semiconductor Insulator Semiconductor Metal）構造における整流素子のＩ−Ｖ特性を示すグラフである。積層膜の構成は、ＴｉＮ／α−Ｓｉ／ＳｉＮ／α−Ｓｉ／ＴｉＮである。
【００７２】
比較例の実験サンプルでは、上記のように、整流特性の変化を調べるため、整流層であるＳｉＮの膜厚を５ｎｍ、１０ｎｍおよび１５ｎｍの３種類を測定した。図４Ａを参照すると、ＳｉＮ膜厚が厚くなるほど低電圧印加時のリーク電流は低く抑えられるが、高電圧印加時の電流も低くなる。一方、ＳｉＮ膜の膜厚が薄くなるほど、高電圧印加時に高い電流が得られるが、低電圧印加時にも電流値が高くなる。すなわち、ＳｉＮ膜の膜厚の制御では整流特性にトレードオフが生じ、好ましい整流特性を得ることは難しいことがわかる。
【００７３】
これに対して、図４Ｂに示すように、第１の実施形態の整流素子においては、低電圧印加時には低い電流が得られ、高電圧印加時には高い電流が得られることから、優れた整流特性が得られることがわかる。これは電極と整流層との間に設けられたバッファ層の効果によるものである。このように、第１の実施形態の整流素子では、比較例に対して、整流特性が改善されている。
【００７４】
このとき、ＴｉＮ電極の仕事関数は４．７ｅＶであるのに対して、アモルファスシリコンの仕事関数は４．２ｅＶであることから、バッファ層の仕事関数は電極よりも小さい。ＳｉＮの比誘電率は６．５であるのに対して、アモルファスシリコンの比誘電率は９であり、バッファ層の比誘電率は整流層よりも大きい。また、アモルファスシリコン層のバンドギャップを測定したところ、単結晶シリコンよりもやや大きい１．２ｅＶであった。
【００７５】
変形例として、アモルファスシリコン層とＳｉＮ層との間に、シリコンリッチのＳｉＮ層（あるいは窒素を含んだアモルファスシリコン層）を形成したところ、整流特性のさらなる改善が確認された。この試料について、ブランケット膜を作成してＸＰＳでの深さ方向分析の結果、ＳｉＮ層に近いほど窒素量が多く、アモルファスシリコン層に近いほど窒素量が少ないことを確認した。
【００７６】
さらに変形例として、電極がＴａＮである場合にも比較を行ったところ、整流特性において同様の効果が得られることを確認した。また、アモルファスシリコンをアモルファスゲルマニウムに変えた場合においても、同様の効果が得られることを確認した。ゲルマニウムに変えた場合は、バンドギャップがアモルファスシリコンよりも小さいため、低電圧域での若干の電流増加が測定されたが、用いない場合に比べると低減していることを確認した。
【００７７】
上記整流層は、酸化物や窒化物を用いることができ、プール・フレンケル型の絶縁膜や、ショットキー型の絶縁膜、スレッショルドスイッチング型の揮発性抵抗変化膜、などを用いることができる。本発明の効果は、整流層にＳｉＯ２を用いた場合、ＴａＯｘを用いた場合、ＴｉＯｘを用いた場合にも同様に確認された。
【００７８】
したがって、整流素子に用いるバッファ層としては、仕事関数が電極よりも小さく、比誘電率は整流層より大きいことが好ましい。
【００７９】
（第２の実施形態）
本実施形態は、本発明の第２の側面として、第１の実施形態で説明した整流素子と抵抗変化素子を含むスイッチング素子を有するクロスバースイッチに関するものである。
【００８０】
本実施形態のクロスバースイッチの構成を説明する。
【００８１】
図５は本実施形態のクロスバースイッチの一構成例を示すブロック図である。
【００８２】
図５に示すように、クロスバースイッチは、複数のスイッチング素子１３０がアレイ状に設けられている。スイッチング素子１３０は、抵抗変化素子１３１、１３２と、整流素子１２１、１２２とを有する。
【００８３】
抵抗変化素子１３１、１３２はそれぞれの不活性電極同士が接続されている。抵抗変化素子１３１の活性電極は第１配線１４１に接続されている。抵抗変化素子１３２の活性電極は第２配線１４２に接続されている。整流素子１２１の２つの電極のうち、一方の電極が抵抗変化素子１３１の不活性電極に接続され、他方の電極が第３配線１４３に接続されている。整流素子１２２の２つの電極のうち、一方の電極が抵抗変化素子１３２の不活性電極に接続され、他方の電極が第４配線１４４に接続されている。
【００８４】
図５に示す例では、第１配線１４１と第３配線１４３が平行に配置され、第２配線１４２と第４配線１４４が平行に配置されている。第１配線１４１および第３配線１４３は、他の２つの配線（第２配線１４２および第４配線１４４）と直交している。
【００８５】
次に、図５に示したスイッチング素子１３０のプログラミングの方法を説明する。
【００８６】
抵抗変化素子１３１をＯＮ状態（低抵抗状態）へ遷移させる場合、第３配線１４３をグラウンドに接地し、第１配線１４１に閾値電圧（セット電圧）以上の正電圧を印加する。一方、抵抗変化素子１３１をＯＮ状態からＯＦＦ状態（高抵抗状態）へ遷移させる場合、第１配線１４１をグラウンドに接地し、第３配線１４３に閾値電圧（リセット電圧）以上の正電圧を印加する。
【００８７】
また、抵抗変化素子１３２をＯＮ状態へ遷移させる場合、第４配線１４４をグラウンドに接地し、第２配線１４２に閾値電圧（セット電圧）以上の正電圧を印加する。一方、抵抗変化素子１３２をＯＮ状態からＯＦＦ状態へ遷移させる場合、第２配線１４２をグラウンドに接地し、第４配線１４４に閾値電圧（リセット電圧）以上の正電圧を印加する。
【００８８】
このようにして、抵抗変化素子１３１のプログラミングは整流素子１２１を介して行い、抵抗変化素子１３２のプログラミングは整流素子１２２を介して行うことができる。
【００８９】
上述したように、第１の本実施形態の整流素子は「優れた整流特性」を有している。そのため、プログラミング対象の抵抗変化素子を選択するための整流素子として第１の実施形態の整流素子を用いることで、スイッチング素子の誤書き込みおよび誤動作を防止することが可能となる。その結果、スイッチング素子の高信頼性化を図ることができる。
【実施例１】
【００９０】
本実施例は、第１の実施形態で説明したスイッチング素子を半導体装置に設けたものである。【００９１】
図６は本実施例の半導体装置の構成の要部を示す断面図である。図７は本実施例の半導体装置の別の構成例の要部を示す断面図である。【００９２】
本実施例のスイッチング素子は、半導体基板上の多層配線構造の内部に設けられ、抵抗変化素子および整流素子を含む構成である。多層配線構造とは、複数の配線層と、これらの配線層の間に設けられた層間絶縁膜を含む絶縁膜とを含む積層構造をいう。【００９３】
図６および図７は、２つの整流素子と２つの抵抗変化素子が接続された回路構成に対応するスイッチング素子の構造を示している。抵抗変化素子と整流素子の数はこれらの図の場合に限定されず、接続される抵抗変化素子の数に応じて整流素子の数を増やしてもよい。【００９４】
図６は、２つの整流素子と２つの抵抗変化素子が２段設けられた構成である。１段目には、スイッチング素子２５ａ、２５ｂが設けられている。スイッチング素子２５ａは、第１電極（第１配線５ａ）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１とを有する。図６に示す積層体３０は抵抗変化膜９、第２電極１０および整流素子１１に相当する。スイッチング素子２５ｂは、第１電極（第１配線５ｂ）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１とを有する。【００９５】
抵抗変化膜９は、図３を参照して説明した抵抗変化素子１３１、１３２における固体電解質に相当する。第２電極１０は抵抗変化素子１３１、１３２の不活性電極に相当する。第１配線５ａ、５ｂは抵抗変化素子１３１、１３２の活性電極に相当する。整流素子１１は図３に示した整流素子１２１に相当する。【００９６】
１段目には、スイッチング素子２５ａ、２５ｂが設けられている。スイッチング素子２５ａは、第１電極（第１配線５ａ）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１とを有する。図６に示す積層体３０は抵抗変化膜９、第２電極１０および整流素子１１に相当する。スイッチング素子２５ｂは、第１電極（第１配線５ｂ）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１とを有する。【００９７】
２段目には、スイッチング素子２６ａ、２６ｂが設けられている。スイッチング素子２６ａは、第１電極（第２配線１８）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１とを有する。スイッチング素子２６ｂは、第１電極（第２配線１８）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１とを有する。【００９８】
図６において、２段目のスイッチング素子２６ａ、２６ｂの抵抗変化膜の第１電極に相当する第２配線１８と、第２配線１８に接続されるプラグ１９は、ハードマスク膜１６および層間絶縁膜１７の積層絶縁膜に設けられている。第２配線１８の側面およびプラグ１９の底面はバリアメタル２０で覆われている。【００９９】
２段目のスイッチング素子２６ａ、２６ｂの整流素子１１のそれぞれの一方の端子は抵抗変化素子の不活性電極と接続され、他方の端子はプラグ３１を介して第３配線３３と接続されている。第３配線３３およびプラグ３１は、ハードマスク膜３５および層間絶縁膜３４の積層絶縁膜に設けられている。第３配線３３の側面およびプラグ３１の底面はバリアメタル３２で覆われている。第３配線３３の上面はバリア絶縁膜３６で覆われている。【０１００】
プラグ３１、バリアメタル３２および第３配線３３のそれぞれの膜種は後述するプラグ１９、バリアメタル２０および第２配線１８のそれぞれと同様なため、その詳細な説明を省略する。また、層間絶縁膜３４、ハードマスク膜３５およびバリア絶縁膜３６のそれぞれの膜種は後述する層間絶縁膜１７、ハードマスク膜１６およびバリア絶縁膜２１のそれぞれと同様なため、その詳細な説明を省略する。【０１０１】
次に、図７に示した半導体装置について説明する。【０１０２】
図７に示す半導体装置は、スイッチング素子２２ａ、２２ｂを有する。【０１０３】
スイッチング素子２２ａは、第１電極（第１配線５ａ）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１と、第３電極１２とを有する。図７に示す積層体４０は抵抗変化膜９、第２電極１０、整流素子１１および第３電極１２に相当する。スイッチング素子２２ｂは、第１電極（第１配線５ｂ）、抵抗変化膜９および第２電極１０を含む抵抗変化素子と、整流素子１１と、第３電極１２とを有する。【０１０４】
抵抗変化素子２２ａ、２２ｂは、抵抗変化膜９、第２電極１０および整流素子１１を共用している構成である。また、スイッチング素子２２ａ、２２ｂのそれぞれに制御電極の役目を果たす第３電極１２が設けられている。スイッチング素子２２ａの第３電極１２はバリアメタル２０ａ、プラグ１９ａを介して第２配線１８ａと接続されている。スイッチング素子２２ｂの第３電極１２はバリアメタル２０ｂ、プラグ１９ｂを介して第２配線１８ｂと接続されている。【０１０５】
図７に示す構成について、詳しく説明する。【０１０６】
図７に示すように、多層配線構造は、半導体基板（不図示）上に、層間絶縁膜２、バリア絶縁膜３、層間絶縁膜４、絶縁性バリア膜７、保護絶縁膜１４、層間絶縁膜１７、ハードマスク膜１６、およびバリア絶縁膜２１の順に積層した絶縁積層体を有する。多層配線構造は、第１配線５ａ、５ｂと、第２配線１８ａ、１８ｂを有する。層間絶縁膜４およびバリア絶縁膜３に形成された配線溝にバリアメタル６ａ、６ｂを介して第１配線５ａ、５ｂが埋め込まれている。層間絶縁膜１７およびハードマスク膜１６に形成された配線溝に第２配線１８ａ、１８ｂおよびプラグ１９ａ、１９ｂが埋め込まれている。第２配線１８とプラグ１９とが一体となっており、第２配線１８およびプラグ１９の側面および底面がバリアメタル２０によって覆われている。【０１０７】
絶縁性バリア膜７に形成された開口部に抵抗変化素子２２ａ、２２ｂの下部電極となる第１配線５ａ、５ｂの上面の一部が露出している。絶縁性バリア膜７の開口部の壁面および絶縁性バリア膜７上に、抵抗変化膜９、第２電極１０、整流素子１１および第３電極１２が順に積層されている。スイッチング素子２２ａ、２２ｂは整流素子付き相補型抵抗変化素子を構成する。【０１０８】
第３電極１２上に保護絶縁膜１４が形成されており、抵抗変化膜９、第２電極１０、整流素子１１、第３電極１２からなる積層体の側面が保護絶縁膜１４で覆われている。第１配線５ａ、５ｂが抵抗変化素子２２の下部電極の役目を兼ねることで、製造工程数を簡略化し、かつ、電極抵抗を下げることができる。通常のＣｕダマシン配線プロセスに追加工程として、少なくとも２枚のマスクセットを作成するだけで、抵抗変化素子を搭載することができ、素子の低抵抗化と低コスト化を同時に達成することができる。【０１０９】
スイッチング素子２２ａ、２２ｂは、抵抗変化型不揮発素子であり、本実施例では、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。スイッチング素子２２ａ、２２ｂの抵抗変化素子は、下部電極となる第１配線５ａ、５ｂと、プラグ１９と電気的に接続された第２電極１０および第３電極１２との間に、整流素子１１が介在した構成となっている。各スイッチング素子の抵抗変化素子は、絶縁性バリア膜７に形成された開口部の領域に、抵抗変化膜９と第１配線５ａ、５ｂが直接接しており、第２電極１０上にてプラグ１９と第３電極１２とがバリアメタル２０を介して電気的に接続されている。抵抗変化素子は、電圧の印加、あるいは電流を流すことでオン／オフの制御を行う。抵抗変化素子は、例えば、抵抗変化膜９中への第１配線５ａ、５ｂに係る金属の電界拡散を利用してオン／オフの制御を行う。【０１１０】
図６および図７に示す膜の構成について説明する。ここでは、図７を参照して説明する。【０１１１】
図に示さない半導体基板は、半導体素子が形成された基板である。半導体基板には、例えば、シリコン基板、単結晶基板、ＳＯＩ（Silicon on Insulator）基板、ＴＦＴ（Thin Film Transistor）基板、液晶製造用基板等の基板を用いることができる。【０１１２】
層間絶縁膜２は、半導体基板上に形成された絶縁膜である。層間絶縁膜２には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。層間絶縁膜２は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜４には、層間絶縁膜２と同種の膜を用いることが可能である。【０１１３】
バリア絶縁膜３は、層間絶縁膜２および層間絶縁膜４の間に設けられた、バリア性を有する絶縁膜である。バリア絶縁膜３は、第１配線５ａ、５ｂを配線溝に形成する際にエッチングストップ層としての役割を有する。バリア絶縁膜３として、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を用いることが可能である。【０１１４】
絶縁性バリア膜７は層間絶縁膜４上に形成された絶縁膜である。絶縁性バリア膜７には、例えば、シリコン酸化膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）等を用いることができる。絶縁性バリア膜７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜２には、第１配線を埋め込むための配線溝が形成されており、当該配線溝にバリアメタル６ａ、６ｂを介して第１配線５ａ、５ｂが埋め込まれている。【０１１５】
第１配線５ａ、５ｂは、層間絶縁膜４およびバリア絶縁膜３に形成された配線溝にバリアメタル６ａ、６ｂを介して埋め込まれた配線である。第１配線５ａ、５ｂは、スイッチング素子２２ａ、２２ｂの抵抗変化素子の下部電極を兼ね、抵抗変化膜９と直接接している。なお、第１配線５ａ、５ｂと抵抗変化膜９との間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と抵抗変化膜９は連続工程にて堆積され、連続工程にて加工される。また、抵抗変化膜９の下部がコンタクトプラグを介して下層配線に接続されることはない。第１配線５ａ、５ｂには、抵抗変化膜９において拡散、イオン電導可能な金属が用いられ、例えば、Ｃｕ等を用いることができる。第１配線５ａ、５ｂは、ＡｌやＭｎと合金化されていてもよい。【０１１６】
バリアメタル６ａ、６ｂは、第１配線５ａ、５ｂに係る金属が層間絶縁膜２や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル６ａ、６ｂには、例えば、第１配線５ａ、５ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。【０１１７】
絶縁性バリア膜７は、第１配線５ａ、５ｂを含む層間絶縁膜４上に形成され、第１配線５ａ、５ｂに係る金属（例えば、Ｃｕ）の酸化を防いだり、層間絶縁膜４中への第１配線５ａ、５ｂに係る金属の拡散を防いだり、第３電極１２、整流素子１１、第２電極１０および抵抗変化膜９の加工時にエッチングストップ層としての役割を有する。絶縁性バリア膜７には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、およびそれらの積層構造等を用いることができる。絶縁性バリア膜７は、保護絶縁膜１４およびハードマスク膜１６と同一材料であることが好ましい。【０１１８】
絶縁性バリア膜７は、第１配線５ａ、５ｂ上にて開口部を有する。絶縁性バリア膜７の開口部においては、第１配線５ａ、５ｂと抵抗変化膜９が接している。絶縁性バリア膜７の開口部は、第１配線５ａ、５ｂの領域内に形成されている。このようにすることで、凹凸の小さい第１配線５ａ、５ｂの表面上に抵抗変化素子を形成することができるようになる。絶縁性バリア膜７の開口部の壁面は、第１配線５ａ、５ｂから離れるにしたがって広くなるテーパ面となっている。絶縁性バリア膜７の開口部のテーパ面は、第１配線５ａ、５ｂの上面に対し８５°以下に設定されている。このようにすることで、第１配線５ａ、５ｂと抵抗変化膜９の接続部の外周（絶縁性バリア膜７の開口部の外周部付近）における電界集中が緩和され、絶縁耐性を向上させることができる。【０１１９】
抵抗変化膜９は、抵抗が変化する膜である。抵抗変化膜９は、第１配線５ａ、５ｂ（下部電極）に係る金属の作用（拡散、イオン伝動など）により抵抗が変化する材料を用いることができ、抵抗変化素子の抵抗変化を金属イオンの析出によって行う場合には、イオン伝導可能な膜が用いられ、例えば、Ｔａを含む酸化物絶縁膜であって、Ｔａ２Ｏ５、ＴａＳｉＯ等を用いることができる。また、抵抗変化膜９は、下からＴａ２Ｏ５、ＴａＳｉＯの順に積層した積層構造とすることができる。このような積層構造とすることで、抵抗変化膜９を固体電解質として用いた場合には、低抵抗時（オン時）にイオン伝導層内部に形成される金属イオン（例えば、銅イオン）よる架橋を、Ｔａ２Ｏ５層で分断することで、オフ時に金属イオンを容易に回収することができるようになり、スイッチング特性を向上させることができる。抵抗変化膜９は、第１配線５ａ、５ｂ、絶縁性バリア膜７の開口部のテーパ面、および絶縁性バリア膜７上に形成されている。抵抗変化膜９は、第１配線５ａ、５ｂと抵抗変化膜９の接続部の外周部分が少なくとも絶縁性バリア膜７の開口部のテーパ面上に沿って設けられている。【０１２０】
第２電極１０のうち、抵抗変化膜９と直接接している下層側の電極には、第１配線５ａ、５ｂに係る金属よりもイオン化しにくく、抵抗変化膜９において拡散、イオン電導しにくい金属が用いられることが好ましい。例えば、Ｐｔ、Ｒｕ等を用いることができる。また、Ｐｔ、Ｒｕ等の金属材料を主成分としたＲｕＴａ、ＲｕＴｉなどを用いても良く、仕事関数の制御のために第２電極１０と整流素子との界面にＴａやＴｉなどを挿入してもよい。第２電極１０は一つの面で抵抗変化膜９と直接接しており、もう一つの面で整流素子１１に直接接している。この第２電極１０は積層構造としてもよい。例えば、抵抗変化膜９と直接接している下層側の電極と、整流素子１１と直接接している上層側の電極とによる積層構造としてもよい。例えば、下層側の電極としてＲｕＴａ、上層側の電極としてＴａを用いることができる。これは整流素子が酸化物である場合に、Ｒｕが酸素雰囲気に曝されることを防ぐことができる。【０１２１】
第２電極１０のうち、整流素子１１と直接接している上層側の電極には、整流素子１１と第２電極１０との仕事関数を考慮して、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮなどを用いてもよい。【０１２２】
整流素子１１は、図１に示した整流層１０３を有する。整流層１０３には、プール・フレンケル型の絶縁膜や、ショットキー型の絶縁膜、スレッショルドスイッチング型の揮発性抵抗変化膜、などを用いることができる。例えば、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化タングステン（ＷＯｘ）、酸化モリブデン（ＭｏＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコン（ＺｒＯｘ）、酸化イットリウム（Ｙ２Ｏ３）、酸化マンガン（ＭｎＯｘ）、酸化ニオブ（ＮｂＯｘ）、シリコン窒素膜（ＳｉＮ）、シリコン炭化窒素膜（ＳｉＣＮ）、シリコン酸化膜（ＳｉＯｘ）、あるいはシリコン、ゲルマニウムのいずれかを含む膜を用いることができる。あるいは、これらの積層膜を用いることができる。【０１２３】
特にＴａＯは電極にＴａを用いていることもあり、成膜や加工が他の材料を用いた場合に比べると利点がある。ＳｉＮも半導体装置に一般的に用いられている材料であり、成長やドライエッチングによる加工が容易である利点がある。【０１２４】
第３電極１２は、例えば、Ｔａ、Ｔｉ、Ｗ、Ａｌあるいはそれらの窒化物等を用いることができる。第３電極１２は、バリアメタル２０と同一材料であることが好ましい。第３電極１２は、バリアメタル２０ａ、２０ｂを介してプラグ１９ａ、１９ｂと電気的に接続されている。第３電極１２とプラグ１９ａ、１９ｂ（厳密にはバリアメタル２０ａ、２０ｂ）とが接する領域の円の直径Ｒ２（またはその領域の面積）は、第１配線５ａ、５ｂと抵抗変化膜９とが接する領域の円の直径Ｒ１（またはその領域の面積）よりも小さくなるように設定されている。このように設定することで、第３電極１２とプラグ１９ａ、１９ｂとの接続部となる層間絶縁膜１７に形成された下穴へのめっき（例えば、銅めっき）の埋め込み不良が抑制され、ボイドの発生を抑制することができるようになる。【０１２５】
保護絶縁膜１４と絶縁性バリア膜７とは、同一材料であることが好ましい。すなわち、抵抗変化素子の周囲を全て同一材料で囲むことで材料界面が一体化され、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの脱離を防ぐことができるようになる。【０１２６】
保護絶縁膜１４は、抵抗変化素子にダメージを与えることなく、さらに抵抗変化膜９からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜１４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることができる。保護絶縁膜１４は、ハードマスク膜１６および絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１４と絶縁性バリア膜７およびハードマスク膜１６とが一体化して、界面の密着性が向上し、抵抗変化素子２２をより保護することができるようになる。【０１２７】
層間絶縁膜１７は、保護絶縁膜１４上に形成された絶縁膜である。層間絶縁膜１７には、例えば、シリコン酸化膜（ＳｉＯｘ）、ＳｉＯＣ膜、シリコン酸化膜よりも比誘電率の低い低誘電率膜（例えば、ＳｉＯＣＨ膜）などを用いることができる。層間絶縁膜１７は、複数の絶縁膜を積層したものであってもよい。層間絶縁膜１７には、プラグ１９ａ、１９ｂを埋め込むための下穴と、第２配線１８ａ、１８ｂを埋め込むための配線溝が形成されている。これら下穴と配線溝にバリアメタル２０ａ、２０ｂを介して第２配線１８ａ、１８ｂが埋め込まれている。【０１２８】
第２配線１８ａ、１８ｂは、層間絶縁膜１７に形成された配線溝にバリアメタル２０ａ、２０ｂを介して埋め込まれた配線である。第２配線１８ａはプラグ１９ａと一体になっている。プラグ１９ａは、層間絶縁膜１７およびハードマスク膜１６に形成された下穴に、バリアメタル２０ａを介して埋め込まれている。プラグ１９ａは、整流素子１１を介して第２電極１０と電気的に接続されている。第２配線１８ａおよびプラグ１９ａには、例えば、Ｃｕを用いることができる。第２配線１８ｂおよびプラグ１９ｂは、第２配線１８ａおよびプラグ１９ａと同様な構成である。【０１２９】
バリアメタル２０ａ、２０ｂは、第２配線１８ａ、１８ｂ（プラグ１９ａ、１９ｂを含む）に係る金属が層間絶縁膜１７や下層へ拡散することを防止するために、第２配線１８ａ、１８ｂおよびプラグ１９ａ、１９ｂの側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル２０ａ、２０ｂには、例えば、第２配線１８ａ、１８ｂおよびプラグ１９ａ、１９ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル２０ａ、２０ｂは、第３電極１２と同一材料であることが好ましい。例えば、バリアメタル２０ａ、２０ｂがＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第３電極１２に用いることが好ましい。あるいは、バリアメタル２０ａ、２０ｂがＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２電極１０に用いることが好ましい。【０１３０】
バリア絶縁膜２１は、第２配線１８ａ、１８ｂを含む層間絶縁膜１７上に形成され、第２配線１８ａ、１８ｂに係る金属（例えば、Ｃｕ）の酸化を防ぎ、上層への第２配線１８ａ、１８ｂに係る金属の拡散を防ぐ役割を有する絶縁膜である。バリア絶縁膜２１には、例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、およびそれらの積層構造等を用いることができる。
【実施例２】
【０１３１】
本実施例では、実施例１で説明した半導体装置の製造方法を説明する。本実施例は、本発明の半導体装置の製造方法の一例であり、図７に示した半導体装置の場合で説明する。【０１３２】
図８Ａ〜図８Ｌは図７に示した半導体装置の製造方法を模式的に示した工程断面図である。【０１３３】
まず、半導体基板（例えば、半導体素子が形成された基板）上に、層間絶縁膜２を堆積する。層間絶縁膜２は、例えば、シリコン酸化膜であり、膜厚が３００ｎｍである。その後、層間絶縁膜２上にバリア絶縁膜３および層間絶縁膜４を順に堆積する。バリア絶縁膜３は、例えば、ＳｉＮ膜で、膜厚が３０ｎｍである。層間絶縁膜４は、例えば、シリコン酸化膜であり、膜厚が２００ｎｍである。その後、リソグラフィ法（フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む）を用いて、層間絶縁膜４およびバリア絶縁膜３に配線溝を形成する。その後、当該配線溝にバリアメタル６（例えば、ＴａＮ／Ｔａ、膜厚５ｎｍ／５ｎｍ）を介して第１配線５ａ、５ｂ（例えば、銅）を埋め込む。【０１３４】
層間絶縁膜２、４は、プラズマＣＶＤ法によって形成することができる。ここで、プラズマＣＶＤ法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。【０１３５】
また、第１配線５ａ、５ｂは、例えば、ＰＶＤ（Physical Vapor Deposition）法によってバリアメタル６（例えば、ＴａＮ／Ｔａの積層膜）を形成し、ＰＶＤ法によるＣｕシードの形成後、電解めっき法によって銅を配線溝内に埋設し、２００℃以上の温度で熱処理処理後、ＣＭＰ（Chemical Mechanical Polishing）法によって配線溝内以外の余剰の銅を除去することで形成することができる。このような一連の銅配線の形成方法は、当該技術分野における一般的な手法を用いることができる。ここで、ＣＭＰ法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨することで平坦化を行う（図８Ａ）。【０１３６】
次に、第１配線５ａ、５ｂを含む層間絶縁膜４上に絶縁性バリア膜７（例えば、ＳｉＣＮ膜、膜厚３０ｎｍ）を形成する（図８Ｂ）。ここで、絶縁性バリア膜７は、プラズマＣＶＤ法によって形成することができる。絶縁性バリア膜７の膜厚は、１０ｎｍ〜５０ｎｍ程度であることが好ましい。【０１３７】
次に、絶縁性バリア膜７上に第１ハードマスク膜８（例えば、シリコン酸化膜）を形成する（図８Ｃ）。このとき、ハードマスク膜８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、絶縁性バリア膜７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であってもよい。ハードマスク膜８には、例えば、シリコン酸化膜、シリコン窒化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ等を用いることができ、ＳｉＮ／ＳｉＯ２の積層体を用いることができる。【０１３８】
次に、第１ハードマスク膜８上にフォトレジスト（不図示）を用いて開口部をパターニングする。フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜８に開口部パターンを形成し、その後、酸素プラズマアッシング等によってフォトレジストを剥離する（図８Ｄ）。このとき、ドライエッチングは必ずしも絶縁性バリア膜７の上面で停止している必要はなく、絶縁性バリア膜７の内部にまで到達していてもよい。【０１３９】
次に、図８Ｄに示した開口部がパターニングされたハードマスク膜８をマスクとして、ハードマスク膜８の開口部から露出する絶縁性バリア膜７をエッチバック（ドライエッチング）することにより、絶縁性バリア膜７に開口部を形成して、絶縁性バリア膜７の開口部から第１配線５ａ、５ｂの上面の一部を露出させる。このとき、開口部は層間絶縁膜４の内部にまで達していてもよい。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５ａ、５ｂの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング複生成物などを除去する（図８Ｅ参照）。【０１４０】
図８Ｄに示したハードマスク膜８は、エッチバック中に完全に除去されることが好ましいが、絶縁材料である場合にはそのまま残存してもよい。また、絶縁性バリア膜７の開口部の形状は、円形、正方形、四角形とし、円の直径、あるいは四角形の一辺の長さは２０ｎｍから５００ｎｍとすることができる。【０１４１】
また、絶縁性バリア膜７をエッチバックでは、反応性ドライエッチングを用いることで、絶縁性バリア膜７の開口部の壁面をテーパ面とすることができる。反応性ドライエッチングでは、エッチングガスとしてフルオロカーボンを含むガスを用いることができる。【０１４２】
次に、第１配線５ａ、５ｂを含む絶縁性バリア膜７上に抵抗変化膜９を堆積する。抵抗変化膜は固体電解質であって、例えば、多孔質炭化水素膜、ＳｉＣＯＨ、ＴａＳｉＯ、Ｔａ２Ｏ５、ＺｒＯ、またはＨｆＯ、膜厚６ｎｍ）を用いることができる（図８Ｆ）。ここで、抵抗変化膜９は、ＰＶＤ法やＣＶＤ法を用いて形成することができる。【０１４３】
絶縁性バリア膜７の開口部は、有機剥離処理によって水分などが付着しているため、抵抗変化膜９の堆積前に２５０℃〜４００℃程度の温度にて、減圧下で熱処理を加えて脱ガスしておくことが好ましい。この際、銅表面を再度酸化させないよう、真空下、あるいは窒素雰囲気にするなどの注意が必要である。【０１４４】
また、抵抗変化膜９の堆積前に、絶縁性バリア膜７の開口部から露出する第１配線５ａ、５ｂに対して、Ｈ２ガスを用いた、ガスクリーニング、あるいはプラズマクリーニング処理を行ってもよい。このようにすることで、抵抗変化膜９を形成する際に第１配線５ａ、５ｂの酸化を抑制することができ、プロセス中の銅の熱拡散（物質移動）を抑制することができるようになる。【０１４５】
また、抵抗変化膜９の堆積前に、ＰＶＤ法を用いて薄膜のバルブメタル（膜厚２ｎｍ以下）（不図示）を堆積することで、第１配線５ａ、５ｂの酸化を抑制してもよい。バルブメタルは、Ｚｒ、Ｈｆ、Ｔｉ、Ａｌ、Ｔａなどの少なくとも一つからなり、Ｃｕよりも酸化の自由エネルギーは負に大きい材料から選択することができる。薄膜のバルブメタル層は抵抗変化膜９の形成中に酸化されて、酸化物となる。【０１４６】
また、抵抗変化膜９を段差のある開口部にカバレッジよく埋め込む必要があるため、プラズマＣＶＤ法を用いて行うことが好ましい。【０１４７】
次に、抵抗変化膜９上に積層構造の第２電極１０を形成する。第２電極１０は、抵抗変化膜９と直接接する下層側の電極（例えば、Ｒｕを主成分とする層、膜厚１０ｎｍ）と、上層側の電極（例えば、窒化チタン、膜厚１０ｎｍ）をわけて堆積することもできる。さらに、第２電極１０の上に整流素子１１および制御電極１２をこの順に形成する（図８Ｇ参照）。整流素子１１は比較例１で説明した製造方法で作製することができる。【０１４８】
制御電極１２上に第２ハードマスク膜（例えば、ＳｉＣＮ膜、膜厚３０ｎｍ）２３および第３ハードマスク膜（例えば、ＳｉＯ２膜、膜厚２００ｎｍ）２４を、この順に積層する（図８Ｈ）。【０１４９】
第２ハードマスク膜２３および第３ハードマスク膜２４は、プラズマＣＶＤ法を用いて成膜することができる。第２ハードマスク膜２３および第３ハードマスク膜２４を含むハードマスク膜は半導体装置の技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。また、第２ハードマスク膜２３と第３ハードマスク膜２４とは、異なる種類の膜であることが好ましく、例えば、第２ハードマスク膜２３をＳｉＣＮ膜とし、第３ハードマスク膜２４をＳｉＯ２膜とすることができる。このとき、第２ハードマスク膜２３は、保護絶縁膜１４および絶縁性バリア膜７と同一材料であることが好ましい。すなわち、抵抗変化素子の周囲を全て同一材料で囲むこと材料界面を一体化し、外部からの水分などの浸入を防ぐとともに、抵抗変化素子自身からの脱離防ぐことができるようになる。【０１５０】
また、第１ハードマスク膜８は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧化に維持する必要があり、このとき抵抗変化膜９から酸素が脱離し、酸素欠陥によって固体電解質のリーク電流が増加するという問題が生じる。それらを抑制するためには、成膜温度を４００℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって形成したＳｉＮ膜などを用いることが好ましい。【０１５１】
また、第１〜第３のハードマスク膜８、２３、２４等のハードマスクには、メタルハードマスクを用いることができ、例えば、ＴｉＮなどを用いることができる。【０１５２】
次に、第３ハードマスク膜２４上にスイッチング素子部をパターニングするためのフォトレジスト（不図示）を形成し、その後、当該フォトレジストをマスクとして、第２ハードマスク膜２３の上面が表れるまで第３ハードマスク膜２４をドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。（図８Ｉ参照）
次に、同じく第３ハードマスク膜２４上に整流素子部をパターニングするためのフォトレジスト（不図示）を形成し、その後、当該フォトレジストをマスクとして、第３ハードマスク膜２４内に整流素子パターンを転写するためにドライエッチングし、その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。これにより、第２ハードマスク膜２３と第３ハードマスク膜２４内に抵抗変化素子部と整流素子部がパターニングされる。（図８Ｊ参照）
次に、第２ハードマスク膜２３と第３ハードマスク膜２４をマスクとして、第２ハードマスク膜２３、第３電極１２、整流素子１１、第２電極１０、抵抗変化膜９を連続的にドライエッチングする。このとき、ハードマスク膜は、エッチバック中に完全に除去されることが好ましいが、そのまま残存してもよい。【０１５３】
例えば、第２電極１０がＴｉＮの場合にはＣｌ２系のＲＩＥ（Reactive Ion Etching）で加工することができ、第２電極１０がＲｕの場合にはＣｌ２／Ｏ２の混合ガスでＲＩＥ加工することができる。また、抵抗変化膜９のエッチングでは、下面の絶縁性バリア膜７上でドライエッチングを停止させる必要がある。このようなハードマスクＲＩＥ法を用いることで、抵抗変化素子部と整流素子部をレジスト除去のための酸素プラズマアッシングに曝すことなく、加工することができるようになる。【０１５４】
次に、第３電極１２、整流素子１１、第２電極１０、抵抗変化膜９を含む絶縁性バリア膜７上に保護絶縁膜１４（例えば、ＳｉＮ膜、膜厚３０ｎｍ）を堆積する（図８Ｌ参照）。このとき、第３電極１２上に残った第３ハードマスク膜２３も保護絶縁膜１４に覆われる。【０１５５】
保護絶縁膜１４は、プラズマＣＶＤ法によって形成することができるが、成膜前には反応室内で減圧化に維持する必要があり、このとき抵抗変化膜９の側面から酸素が脱離し、固体電解質のリーク電流が増加するという問題が生じる。それらを抑制するためには、保護絶縁膜１４の成膜温度を３５０℃以下とすることが好ましい。さらに、成膜前に減圧化で成膜ガスに曝されるため、還元性のガスを用いないことが好ましい。例えば、ＳｉＨ４／Ｎ２の混合ガスを高密度プラズマによって、基板温度２００℃で形成したＳｉＮ膜などを用いることが好ましい。【０１５６】
これ以降の工程は、図７を参照して説明する。【０１５７】
次に、保護絶縁膜１４上に層間絶縁膜１７（例えば、シリコン酸化膜）を形成し、その後、ＣＭＰによって層間絶縁膜１７を削り込んで平坦化する。平坦化された層間絶縁膜１７の上にハードマスク膜１６を堆積する。その後、第２配線１８ａ、１８ｂ用の配線溝およびプラグ１９ａ、１９ｂ用の下穴を形成し、銅デュアルダマシン配線プロセスを用いて、当該配線溝および当該下穴内にバリアメタル２０ａ、２０ｂ（例えば、ＴａＮ／Ｔａ）を介して第２配線１８ａ、１８ｂ（例えば、Ｃｕ）およびプラグ１９ａ、１９ｂ（例えば、Ｃｕ）を同時に形成する。その後、第２配線１８ａ、１８ｂを含むハードマスク膜１６上にバリア絶縁膜２１（例えば、ＳｉＮ膜）を堆積する。【０１５８】
第２配線１８ａ、１８ｂの形成は、下層配線（第１配線５ａ、５ｂ）の形成と同様のプロセスを用いることができる。このとき、バリアメタル２０ａ、２０ｂと第３電極１２を同一材料とすることでプラグ１９ａ、１９ｂと第３電極１２の間の接触抵抗を低減し、素子性能を向上（オン時の抵抗変化素子２２の抵抗を低減）させることができるようになる。【０１５９】
層間絶縁膜１７はプラズマＣＶＤ法で形成することができる。【０１６０】
本実施例の製造方法によれば、第１配線５ａ、５ｂを抵抗変化素子の下部電極とすることで、すなわち、第１配線５ａ、５ｂが抵抗変化素子の下部電極を兼ねている。そのため、抵抗変化素子の小型化による高密度化を実現するとともに、相補型の抵抗変化素子を形成することができ、信頼性を向上させることができる。抵抗変化素子の上面には整流素子１１が形成され、通常のＣｕダマシン配線プロセスに追加工程として、３枚のマスクセットを作成するだけで、抵抗変化素子を搭載することができる。その結果、半導体装置の低コスト化を同時に達成することができるようになる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子を搭載して、装置の性能を向上させることができる。【０１６１】
本発明の産業上の利用可能性について説明する。【０１６２】
例えば、本願発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する例について説明したが、本発明はそれに限定されるものではなく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（登録商標）（Ferro Electric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。【０１６３】
また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性、および整流素子を利用したメモリ素子などに用いることもできる。また、本発明では抵抗変化素子の実施例として、金属イオン析出型の抵抗変化素子の特性を中心に示したが、抵抗変化素子の動作原理は本発明の利用を限定するものではない。【０１６４】
特に抵抗変化素子が金属析出型の抵抗変化素子である場合、抵抗変化素子はバイポーラ特性を示すことから、双方の整流特性を有する本発明を用いることが好ましい。さらに抵抗変化素子を論理回路の信号線の中に配置するスイッチとして用いる場合、整流素子として要求される仕様は、整流特性に優れる（低電圧印加時には電流が小さく、高電圧印加時には電流が大きい）だけでなく、整流素子自体の寄生容量も小さいことが望まれる。本発明の整流素子はバッファ層（例えばアモルファスシリコン）を４００℃以下で形成できることから多層配線内部に形成することができるため、構造的に低容量を実現できる利点も有する。【０１６５】
また、できあがりからも本発明によるスイッチング素子を確認することができる。具体的には、デバイスの断面をＴＥＭ（透過型電子顕微鏡：Transmission Electron Microscope）観察することで、多層配線内部に抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねており、二つの異なる下層配線の間に開口部を有しているかを観察することで確認することができ、本発明に記載の構造であるかを確認できる。さらにＴＥＭに加えＥＤＸ（エネルギー分散型Ｘ線分光法：Energy Dispersive X-ray Spectroscopy）、ＥＥＬＳ（電子エネルギー損失分光法：Electron Energy-Loss Spectroscopy）などの組成分析を行うことで、本発明に記載された材料であるかの確認をすることができる。【０１６６】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【０１６７】
この出願は、２０１５年６月１８日に出願された日本出願特願２０１５−１２２８９２号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１６８】
２    層間絶縁膜
５ａ、５ｂ    第１配線
６ａ、６ｂ    バリアメタル
７    絶縁性バリア膜
８    第１ハードマスク膜
９    抵抗変化膜
１０    第２電極
１１    整流素子
１２    制御電極（第３電極）
１４    保護絶縁膜
１５    層間絶縁膜
１６    ハードマスク膜
１７    層間絶縁膜
１８ａ、１８ｂ    第２配線
１９ａ、１９ｂ    プラグ
２０ａ、２０ｂ    バリアメタル
２１    バリア絶縁膜
２２ａ、２２ｂ、２５ａ、２５ｂ、２６ａ、２６ｂ    スイッチング素子
１０１    第１電極
１０２    第２電極
１０３    第３電極
１０４    第１バッファ層
１０５    第２バッファ層
１０６    整流素子
【図１】
2016203751.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
2016203751.tif 000012
【図８Ｂ】
2016203751.tif 000013
【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
2016203751.tif 000016
【図８Ｆ】
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【図８Ｇ】
2016203751.tif 000018
【図８Ｈ】
2016203751.tif 000019
【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
2016203751.tif 000022
【図８Ｌ】
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【国際調査報告】
2016203751.tif 000024
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