(57)【要約】  主スイッチング素子（１）と駆動回路（２）とで構成されたスイッチング回路であって、主スイッチング素子（１）は、ゲート端子（Ｇ）と、ドレイン端子（Ｄ）と、主電流が流れる第１ソース端子（Ｓ）と、駆動回路（２）に接続されるゲート駆動用の第２ソース端子（ＳＳ）とを有し、駆動回路（２）は、負極端子が第２ソース端子（ＳＳ）に接続されたバイアスコンデンサ（１０）と、正極端子及びゲート端子（Ｇ）の間に、ハイサイドスイッチ（３）と抵抗（６）とコンデンサ（７）とが直列接続されて形成された第１直列回路と、ゲート端子（Ｇ）及び第２ソース端子（ＳＳ）の間に、コンデンサ（７）と抵抗（８）とローサイドスイッチ（４）とが直列接続されて形成された第２直列回路とを有し、ゲート充放電電流をそれぞれ調整し、さらにゲート電流電圧波形の振動を抑制する。
2017081856.tif 000002
【特許請求の範囲】
【請求項１】
主スイッチング素子と駆動回路とを有するスイッチング回路であって、
前記主スイッチング素子は、
ドレイン電極とゲート電極とソース電極とを有し、前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧が印加されたオン状態の時に、前記ドレイン電極と前記ソース電極の間に主電流が流れ、
前記主スイッチング素子は、さらに、
前記ゲート電極に接続されたゲート端子と、
前記ドレイン電極に接続されたドレイン端子と、
前記ソース電極に接続された、前記主電流が流れる第１ソース端子と、
前記ソース電極及び前記駆動回路に接続されたゲート駆動用の第２ソース端子と、を有し、
前記駆動回路は、
正極端子及び負極端子を有し、前記負極端子が前記第２ソース端子に接続されたバイアス電圧源と、
前記正極端子と前記ゲート端子との間に、第１スイッチ素子と第１抵抗とコンデンサとが直列接続されて形成された第１直列回路と、
前記ゲート端子と前記第２ソース端子との間に、前記コンデンサと第２抵抗と第２スイッチ素子とが直列接続されて形成された第２直列回路と、を有し、
前記第１スイッチ素子がオン状態であって、前記バイアス電圧源と前記第１直列回路と前記主スイッチング素子とで形成されるターンオンループに電流が流れる場合、前記ターンオンループに介在する第１の寄生インダクタンスにより前記ターンオンループに電圧降下が生じても、前記ゲート電極と前記ソース電極との間の電圧が前記閾値電圧以上の電圧に維持され、
前記第２スイッチ素子がオン状態であって、前記主スイッチング素子と前記第２直列回路とで形成されるターンオフループに電流が流れる場合、前記ターンオフループに介在する第２の寄生インダクタンスにより前記ターンオフループに電圧降下が生じても、前記ゲート電極と前記ソース電極との間の電圧が前記閾値電圧未満に維持される
スイッチング回路。
【請求項２】
前記主スイッチング素子は、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、それぞれ寄生容量を有し、
前記第１抵抗の抵抗値は、
前記第１の寄生インダクタンスのインダクタンス値を、前記コンデンサと前記寄生容量の和との直列容量値で除した値の平方根の２倍より大きい値である
請求項１に記載のスイッチング回路。
【請求項３】
前記主スイッチング素子は、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、それぞれ寄生容量を有し、
前記第２抵抗の抵抗値は、
前記第２の寄生インダクタンスのインダクタンス値を、前記コンデンサと前記寄生容量の和との直列容量値で除した値の平方根より大きい値である
請求項１に記載のスイッチング回路。
【請求項４】
前記コンデンサの容量値は、
前記主スイッチング素子のゲート充電電荷を、前記バイアス電圧源の電圧値と前記閾値電圧の差電圧で除した値より大きい値である
請求項１に記載のスイッチング回路。
【請求項５】
前記主スイッチング素子と前記駆動回路の少なくとも一部とを、同一チップまたは同一パッケージ内に実装した
請求項１に記載のスイッチング回路。
【請求項６】
前記主スイッチング素子は、
前記ゲート電極と前記ソース電極との間に電圧を印加した時にゲート電流が流れ、且つ前記ゲート電極と前記ソース電極との間がゲートクランプ電圧値の電圧にクランプされるダイオード特性を有し、
前記駆動回路は、前記第１スイッチ素子と前記ゲート端子との間に接続された第３抵抗を有する
請求項１に記載のスイッチング回路。
【請求項７】
前記コンデンサの容量値は、
前記主スイッチング素子のゲート充電電荷を、前記バイアス電圧源の電圧値と前記ゲートクランプ電圧値の差電圧で除した値より大きい値である
請求項６に記載のスイッチング回路。
【請求項８】
前記主スイッチング素子は、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、それぞれ寄生容量を有し、
前記第１抵抗の抵抗値は、
前記第１の寄生インダクタンスのインダクタンス値を、前記コンデンサと前記寄生容量の和との直列容量値で除した値の平方根の２倍より大きい値に設定され、且つ、前記バイアス電圧源の電圧値と前記ゲートクランプ電圧値との差電圧を前記ゲート電流の最大定格値で除した値より大きい値である
請求項６に記載のスイッチング回路。
【請求項９】
表面及び裏面に配線用導体を有する両面配線基板を有し、
前記表面に、前記主スイッチング素子と前記駆動回路とが配設され、
前記第２ソース端子、前記負極端子、及び前記第２スイッチ素子のソース端子のそれぞれの近傍から前記裏面に配設されたソース配線用導体にそれぞれ接続されるスルーホールが配設され、
前記ソース配線用導体は、
前記両面配線基板の表面側の前記ゲート端子と前記第２ソース端子と前記駆動回路とがそれぞれ前記両面配線基板の裏面に投影された領域を包含するように配設されている
請求項１に記載のスイッチング回路。
【請求項１０】
前記ソース配線用導体は、前記裏面に配設された前記ソース配線用導体以外の配線用導体から離間して配設されている
請求項９に記載のスイッチング回路。
【請求項１１】
配線用導体を有する配線基板を有し、
前記配線基板の表面に前記主スイッチング素子と前記駆動回路とが配設され、
前記主スイッチング素子と前記駆動回路とが有する部品を接続する全ての配線用導体が前記表面に配設され、
前記第２ソース端子、前記負極端子、及び前記第２スイッチ素子のソース端子が、それぞれが互いに実装部品を介さず隣り合うように配設されている
請求項１に記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、スイッチング素子及びその駆動回路からなるスイッチング回路に関する。
【背景技術】
【０００２】
スイッチング電源やインバータに代表される電力変換装置は、そのスイッチング周波数を高くするとＬＣ部品を小型化できることから、より高周波スイッチングが可能なスイッチング回路の開発が望まれている。【０００３】
近年、スイッチング素子としては、例えば、ワイドバンドギャップ型の化合物半導体であるＧａＮ（窒化ガリウム）を用い、ノーマリオフ動作と大電流及び低オン抵抗とを両立したＧａＮ−ＧＩＴ（Ｇａｌｌｉｕｍ  Ｎｉｔｒｉｄｅ  Ｇａｔｅ  Ｉｎｊｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）が注目されている。以降、本明細書では、ＧａＮ−ＧＩＴに代表される高速スイッチング素子をＧａＮトランジスタと記す。【０００４】
図６は、特許文献１に記載された半導体回路の回路図であり、上述のＧａＮトランジスタと類似した特性のノーマリオフの接合型ＦＥＴ及びその駆動回路からなるスイッチング回路が開示されている。ドレイン端子１０４とソース端子１０５ａ及び１０５ｂとの間にノーマリオフの接合型ＦＥＴ１０１が配置され、ゲート端子１０６とソース端子１０５ｂとの間にゲート駆動回路１０３が配置されている。ゲート駆動回路１０３は、ゲート抵抗１１１とゲート電源１１２とコンデンサ１１５とで構成される。ＦＥＴ１０１は、ゲート−ソース間の入力容量１０８と並列に寄生ダイオード１０９を有している。ＦＥＴ１０１をオンする閾値は２.５Ｖ程度であり、ＦＥＴ１０１のゲート端子１０６とソース端子１０５ｂとの間にダイオード１１３とツェナーダイオード１１４とが接続されることにより、ゲート−ソース間電圧が制御される。入力容量１０８の充放電電流は、ゲート抵抗１１１により調整されるとともに、コンデンサ１１５がゲート抵抗１１１と並列に接続されることにより、ゲート抵抗１１１とは別の経路で入力容量１０８の充電電流を流して高速なターンオンを実現している。一方、オフ時にはオン時に充電されたコンデンサ１１５の電圧がゲート−ソース間に負電圧として印加される。このことにより、ターンオフ時のドレイン端子１０４の電圧上昇に伴って流れる、ドレイン−ゲート間の寄生容量１０７の充電電流によりゲート電圧が上昇してオン動作する、という誤動作を防止することができる。【０００５】
さらに、接合型のＦＥＴ１０１のソース電極がソース端子１０５ａ及びソース端子１０５ｂにそれぞれ配線接続され、ゲート端子１０６及びソース端子１０５ｂがゲート駆動回路１０３と接続されることにより、ドレイン端子１０４からソース端子１０５ａに流れる主回路電流と、ゲート駆動回路１０３から流れるゲート電流の経路を分けることが可能となる。このため、ゲート端子１０６とソース端子１０５ｂとの間の配線に殆ど主回路の電流が流れないので、ソース配線のインダクタンス１１８による電圧の影響が抑制され、誤動作を引き起こしにくい構成となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−７７４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のスイッチング回路では、ゲート電源１１２とゲート端子１０６とをコンデンサ１１５で直結しているため、スイッチング速度を調整しつつ、安定な駆動電流を供給することは困難である。また、スイッチング素子のソース端子を分枝することにより、ソース配線の寄生インダクタンスの影響は除去できるが、ゲート電極とゲート端子との間、及び、ソース電極とソース端子との間にも寄生インダクタンスが存在するため、無調整で流れるコンデンサの充放電電流が寄生インダクタンスに電圧を発生させることによる誤動作の危険性がある。【０００８】
本発明は、上記課題に鑑みてなされたものであり、高速スイッチング素子に対し、スイッチング速度を調整し、且つ、駆動回路における寄生インダクタンスを低減、または寄生インダクタンスの影響を抑制することにより、安定に制御されたスイッチング動作が可能なスイッチング回路を提供することを目的とする。【０００９】
なお、以降では、本開示のスイッチング回路を構成するスイッチング素子を主スイッチング素子と称する。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本開示の一形態に係るスイッチング回路は、主スイッチング素子と駆動回路とを有するスイッチング回路であって、前記主スイッチング素子は、ドレイン電極とゲート電極とソース電極とを有し、前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧が印加されたオン状態の時に、前記ドレイン電極と前記ソース電極の間に主電流が流れ、前記主スイッチング素子は、さらに、前記ゲート電極に接続されたゲート端子と、前記ドレイン電極に接続されたドレイン端子と、前記ソース電極に接続された、前記主電流が流れる第１ソース端子と、前記ソース電極及び前記駆動回路に接続されたゲート駆動用の第２ソース端子と、を有し、前記駆動回路は、正極端子及び負極端子を有し、前記負極端子が前記第２ソース端子に接続されたバイアス電圧源と、前記正極端子と前記ゲート端子との間に、第１スイッチ素子と第１抵抗とコンデンサとが直列接続されて形成された第１直列回路と、前記ゲート端子と前記第２ソース端子との間に、前記コンデンサと第２抵抗と第２スイッチ素子とが直列接続されて形成された第２直列回路と、を有し、前記第１スイッチ素子がオン状態であって、前記バイアス電圧源と前記第１直列回路と前記主スイッチング素子とで形成されるターンオンループに電流が流れる場合、前記ターンオンループに介在する第１の寄生インダクタンスにより前記ターンオンループに電圧降下が生じても、前記ゲート電極と前記ソース電極との間の電圧が前記閾値電圧以上の電圧に維持され、前記第２スイッチ素子がオン状態であって、前記主スイッチング素子と前記第２直列回路とで形成されるターンオフループに電流が流れる場合、前記ターンオフループに介在する第２の寄生インダクタンスにより前記ターンオフループに電圧降下が生じても、前記ゲート電極と前記ソース電極との間の電圧が前記閾値電圧未満に維持される。【００１１】
上記構成によれば、ゲート充電電流及び放電電流を個別かつ最適に調整できるとともにターンオン時及びターンオフ時の誤動作を防ぐことが可能となる。よって、高速スイッチング素子に対し、スイッチング速度を調整し、かつ、駆動回路における寄生インダクタンスを低減、または寄生インダクタンスの影響を抑制することにより、安定に制御されたスイッチング回路を提供することが可能となる。【００１２】
また、前記主スイッチング素子は、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、それぞれ寄生容量を有し、前記第１抵抗の抵抗値は、前記第１の寄生インダクタンスのインダクタンス値を、前記コンデンサと前記寄生容量の和との直列容量値で除した値の平方根の２倍より大きい値であってもよい。【００１３】
また、前記主スイッチング素子は、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、それぞれ寄生容量を有し、前記第２抵抗の抵抗値は、前記第２の寄生インダクタンスのインダクタンス値を、前記コンデンサと前記寄生容量の和との直列容量値で除した値の平方根より大きい値であってもよい。【００１４】
これにより、ターンオン時及びターンオフ時のゲート電極とソース電極との間の電圧振動を抑制できるので、誤動作防止をより確実に達成できる。【００１５】
また、前記コンデンサの容量値は、前記主スイッチング素子のゲート充電電荷を、前記バイアス電圧源の電圧値と前記閾値電圧の差電圧で除した値より大きい値であってもよい。【００１６】
これにより、ターンオン時にゲート電極とソース電極との間の電圧が閾値電圧以上になるので、確実にターンオン動作することができる。【００１７】
また、前記主スイッチング素子と前記駆動回路の少なくとも一部とを、同一チップまたは同一パッケージ内に実装してもよい。【００１８】
これにより、主スイッチング素子を最適条件で駆動させるための駆動回路の部品の回路定数を設定することが可能となる。【００１９】
また、前記主スイッチング素子は、前記ゲート電極と前記ソース電極との間に電圧を印加した時にゲート電流が流れ、且つ前記ゲート電極と前記ソース電極との間がゲートクランプ電圧値の電圧にクランプされるダイオード特性を有し、前記駆動回路は、前記第１スイッチ素子と前記ゲート端子との間に接続された第３抵抗を有してもよい。【００２０】
これにより、ゲート電流がオン期間中に渡って供給されるので、主スイッチング素子を低抵抗に維持することができる。【００２１】
また、前記コンデンサの容量値は、前記主スイッチング素子のゲート充電電荷を、前記バイアス電圧源の電圧値と前記ゲートクランプ電圧値の差電圧で除した値より大きい値であってもよい。【００２２】
これにより、ターンオン時にゲート電極とソース電極との間に充分な電圧が印加され、確実にターンオン動作することができる。【００２３】
また、前記主スイッチング素子は、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、それぞれ寄生容量を有し、前記第１抵抗の抵抗値は、前記第１の寄生インダクタンスのインダクタンス値を、前記コンデンサと前記寄生容量の和との直列容量値で除した値の平方根の２倍より大きい値に設定され、且つ、前記バイアス電圧源の電圧値と前記ゲートクランプ電圧値との差電圧を前記ゲート電流の最大定格値で除した値より大きい値であってもよい。【００２４】
これにより、ターンオン時のゲート電極とソース電極との間の電圧、及び、流れるゲート電流の振動を抑制できるとともに、ゲート電流を最大定格電流より小さい値に調整することができる。【００２５】
また、表面及び裏面に配線用導体を有する両面配線基板を有し、前記表面に、前記主スイッチング素子と前記駆動回路とが配設され、前記第２ソース端子、前記負極端子、及び前記第２スイッチ素子のソース端子のそれぞれの近傍から前記裏面に配設されたソース配線用導体にそれぞれ接続されるスルーホールが配設され、前記ソース配線用導体は、前記両面配線基板の表面側の前記ゲート端子と前記第２ソース端子と前記駆動回路とがそれぞれ前記両面配線基板の裏面に投影された領域を包含するように配設されていてもよい。【００２６】
これにより、表面を流れる電流と裏面を流れる電流とが、発生する磁界を打ち消し合い、配線用導体上に介在する寄生インダクタに発生する電圧を低減することができる。【００２７】
また、前記ソース配線用導体は、前記裏面に配設された前記ソース配線用導体以外の配線用導体から離間して配設されていてもよい。【００２８】
これにより、ターンオン時及びターンオフ時に流れる急峻な電流に伴う電圧変動による他の回路への悪影響を防ぐことができる。【００２９】
また、配線用導体を有する配線基板を有し、前記配線基板の表面に前記主スイッチング素子と前記駆動回路とが配設され、前記主スイッチング素子と前記駆動回路とが有する部品を接続する全ての配線用導体が前記表面に配設され、前記第２ソース端子、前記負極端子、及び前記第２スイッチ素子のソース端子が、それぞれが互いに実装部品を介さず隣り合うように配設されていてもよい。【００３０】
これにより、ゲート駆動用ソース端子と負極端子と第２スイッチ素子のソース端子とを接続するソース配線用導体を短距離配線とすることができるので、配線用導体上に介在する寄生インダクタンスに発生する電圧を低減し、誤動作の無い安定に制御されたスイッチング動作が可能となる。
【発明の効果】
【００３１】
本発明に係るスイッチング回路によれば、高速スイッチング素子に対し、スイッチング速度を調整し、且つ、駆動回路における寄生インダクタンスを低減、または寄生インダクタンスの影響を抑制することにより、安定に制御されたスイッチング動作が可能なスイッチング回路を提供できる。
【図面の簡単な説明】
【００３２】
【図１】図１は、実施の形態１に係るスイッチング回路の回路構成図である。
【図２】図２は、実施の形態１に係るスイッチング回路の動作タイミングチャートである。
【図３】図３は、実施の形態２に係るスイッチング回路の回路構成図である。
【図４Ａ】図４Ａは、実施の形態２に係るスイッチング回路を実装する両面配線基板の表面レイアウト図である。
【図４Ｂ】図４Ｂは、実施の形態２に係るスイッチング回路を実装する両面配線基板の裏面レイアウト図である。
【図４Ｃ】図４Ｃは、実施の形態２に係るスイッチング回路を実装する両面配線基板の側面図である。
【図５】図５は、実施の形態３に係るスイッチング回路を実装する片面配線基板の実装面レイアウト図である。
【図６】図６は、特許文献１に記載された半導体回路の回路図である。
【発明を実施するための形態】
【００３３】
以下、本開示の実施の形態に係るスイッチング回路について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定するものではない。
【００３４】
（実施の形態１）
図１は、実施の形態１に係るスイッチング回路の回路構成図である。同図に示されたスイッチング回路は、主スイッチング素子１及びそれを駆動する駆動回路２から構成される。
【００３５】
図１において、主スイッチング素子１は、ノーマリオフ型のＧａＮトランジスタであり、ゲート電極とドレイン電極とソース電極とを有する半導体チップを内蔵し、ドレイン端子Ｄ、ゲート端子Ｇ、第１ソース端子Ｓ及び第２ソース端子ＳＳを有する。ゲート端子Ｇはゲート電極に接続され、ドレイン端子Ｄはドレイン電極に接続され、第１ソース端子Ｓ及び第２ソース端子ＳＳはソース電極に接続され、第１ソース端子Ｓには主スイッチング素子１の主電流が流れる。また、第２ソース端子ＳＳは、駆動回路２に接続されたゲート駆動用のソース端子である。以後、主スイッチング素子１の半導体チップ上のゲート電極をゲートと記してゲート端子Ｇと区別し、ソース電極をソースと記して第１ソース端子Ｓ及び第２ソース端子ＳＳと区別する。
【００３６】
主スイッチング素子１のゲート−ソース間電圧ＶＧＳが閾値電圧Ｖｔｈ以上になると、主スイッチング素子１はＯＮ状態となり、ドレイン−ソース間は低抵抗となり、ドレイン−ソース間に主電流が流れる。逆に、ゲート−ソース間電圧ＶＧＳが閾値電圧Ｖｔｈより低いと、主スイッチング素子１はＯＦＦ状態となり、ドレイン−ソース間は実質的に開放状態となる。閾値電圧Ｖｔｈは、ノーマリオフ型のＧａＮトランジスタの場合、１Ｖ〜２Ｖ程度である。また、ＧａＮトランジスタのゲート−ソース間にはダイオード特性があり、閾値電圧Ｖｔｈより高い３Ｖ〜５Ｖ程度の電圧ＶＧＳＦで電圧ＶＧＳはクランプされる。
【００３７】
なお、ゲートとゲート端子Ｇとは、ならびに、ソースと第１ソース端子Ｓ及び第２ソース端子ＳＳとは、電流の流れる動作中は、厳密には異なる電位となるが、その電圧差が問題になるような場合に限って区別するものとする。例えば、ゲート−ソース間電圧ＶＧＳは、本明細書での定義上では、ゲート電極とソース電極との間の電圧であるが、実際に観測されるゲート端子Ｇ−第２ソース端子ＳＳ間電圧で代用する。
【００３８】
また、主スイッチング素子１は、ドレイン−ゲート間に寄生容量Ｃｄｇと、ゲート−ソース間に寄生容量Ｃｇｓとを有し、駆動回路２にとってスイッチング動作とは、ゲート−ソース間に等価的に存在する入力容量Ｃｉｓｓ＝Ｃｄｇ＋Ｃｇｓを充放電する動作となる。
【００３９】
図１において、駆動回路２は、バイアスコンデンサ１０、インバータ２０、ハイサイドスイッチ３、ローサイドスイッチ４、抵抗５、抵抗６、コンデンサ７、抵抗８、抵抗９より構成される。
【００４０】
バイアスコンデンサ１０は、供給される電圧を平滑し、駆動回路２にバイアス電圧を供給するバイアス電圧源であり、正極端子よりバイアス電圧ＶＣＣを出力し、負極端子が主スイッチング素子１の第２ソース端子ＳＳに接続される。
【００４１】
インバータ２０は、入力駆動信号ＩＮを論理反転して出力する。
【００４２】
ハイサイドスイッチ３は、ＰＭＯＳトランジスタであり、ゲート端子、ソース端子及びドレイン端子ＤＨを有する第１スイッチ素子である。ハイサイドスイッチ３のゲート端子にはインバータ２０の出力が入力され、ソース端子にはバイアス電圧ＶＣＣが供給される。
【００４３】
ローサイドスイッチ４は、ＮＭＯＳトランジスタであり、ゲート端子、ソース端子及びドレイン端子ＤＬを有する第２スイッチ素子である。ローサイドスイッチ４のソース端子は、主スイッチング素子１の第２ソース端子ＳＳに接続され、ゲート端子にはインバータ２０の出力が入力される。
【００４４】
抵抗５は、一端がハイサイドスイッチ３のドレイン端子ＤＨに接続され、他端が主スイッチング素子１のゲート端子Ｇに接続された第３抵抗である。抵抗６は、一端がハイサイドスイッチ３のドレイン端子ＤＨに接続された第１抵抗である。コンデンサ７は、一端が抵抗６の他端に接続され、他端が主スイッチング素子１のゲート端子Ｇに接続される。抵抗８は、一端が抵抗６とコンデンサ７との接続点に接続され、他端がローサイドスイッチ４のドレイン端子ＤＬに接続された第２抵抗である。
【００４５】
上記接続構成により、正極端子（ＶＣＣ）とゲート端子Ｇとの間には、ハイサイドスイッチ３と抵抗６とコンデンサ７とが直列接続された第１直列回路が形成されている。また、ゲート端子Ｇと第２ソース端子ＳＳとの間には、コンデンサ７と抵抗８とローサイドスイッチ４とが直列接続された第２直列回路が形成されている。
【００４６】
抵抗９は、一端が主スイッチング素子１のゲート端子Ｇに接続され、他端が第２ソース端子ＳＳに接続される。なお、抵抗９は、スイッチング回路の停止時にリーク電流等でゲート端子電圧が上昇することによる誤動作を防止するために挿入されており、その抵抗値は、例えば１０ｋΩと高く、スイッチング動作への影響はほとんど無視できる。従って以後、抵抗９の説明は省略する。
【００４７】
図２は、実施の形態１に係るスイッチング回路の動作タイミングチャートである。より具体的には、図２は、図１のスイッチング回路における入力駆動信号ＩＮ、ゲート流入電流ＩＧ、ゲート−ソース間電圧ＶＧＳ、及びドレイン電圧ＶＤＳの波形図である。以下、図１のスイッチング回路のスイッチング動作を、図２を用いて説明する。
【００４８】
まず、入力駆動信号ＩＮが“Ｈ”（ハイレベル）のＯＮ期間、即ち主スイッチング素子１がＯＮ状態となる動作を説明する。入力駆動信号ＩＮが“Ｈ”であり、その反転信号が入力されるハイサイドスイッチ３のゲート端子は“Ｌ”となるので、ハイサイドスイッチ３のソース−ドレイン間が導通してドレイン端子ＤＨの電位がほぼバイアス電圧ＶＣＣの電圧値となる。
【００４９】
一方、ローサイドスイッチ４は、ゲート端子が“Ｌ”となるので、ドレイン−ソース間が非導通となってドレイン端子ＤＬは開放状態となる。
【００５０】
主スイッチング素子１のゲート端子Ｇには、ハイサイドスイッチ３のドレイン端子ＤＨから抵抗５を介した電流と、抵抗６及びコンデンサ７の直列回路を介した電流とが流入する。図２において、ゲート流入電流ＩＧは、時刻ｔ０から始まるＯＮ期間の初期においては、抵抗６及びコンデンサ７を介して流れる電流が支配的である。この電流がコンデンサ７と主スイッチング素子１の入力容量Ｃｉｓｓとを急速に充電してゲート−ソース間電圧ＶＧＳを上昇させる。時刻ｔ１において、ゲート−ソース間電圧ＶＧＳが閾値電圧Ｖｔｈを越えると、主スイッチング素子１のドレイン−ソース間のインピーダンスは急速に低下するので、ドレイン電圧ＶＤＳも低下し、ＯＮ状態に移行する。
【００５１】
抵抗６及びコンデンサ７を介して流れる電流は、コンデンサ７の充電と共に指数関数的に減少し、ゲート流入電流ＩＧは、やがて抵抗５を介して流れる電流Ｉ５が支配的となる。ノーマリオフ型のＧａＮトランジスタが低抵抗なＯＮ状態を維持するためには、数ｍＡ〜数十ｍＡのゲート流入電流ＩＧが必要であり、抵抗５を介して流れる電流Ｉ５がこれを担う。ＯＮ期間の後期には、ゲート−ソース間電圧ＶＧＳは、ゲートクランプ電圧ＶＧＳＦで安定する。
【００５２】
抵抗５の抵抗値Ｒ５は、ＯＮ状態を維持するためのゲート流入電流をＩｒｇとすると、バイアス電圧ＶＣＣ及びゲートクランプ電圧ＶＧＳＦから、Ｒ５＜（ＶＣＣ−ＶＧＳＦ）／Ｉｒｇの条件を満たす必要がある。例えば、ＶＣＣ＝１２Ｖ、ＶＧＳＦ＝４Ｖ、Ｉｒｇ＝１０ｍＡであれば、Ｒ５＜８００Ωとなるので、Ｒ５として６８０Ωを選定するとよい。
【００５３】
つまり、（１）主スイッチング素子１が、ゲート−ソース間電圧ＶＧＳを印加した時にゲート流入電流（Ｉｒｇ）が流れ、かつ、ゲート電極とソース電極との間がゲートクランプ電圧ＶＧＳＦでクランプされるダイオード特性を有していること、及び、（２）駆動回路２が、ハイサイドスイッチ３とゲート端子Ｇとの間に接続された抵抗５を有していること、により、ゲート電流がオン期間中に渡って供給されるので、主スイッチング素子１を低抵抗に維持することが可能となる。
【００５４】
一方、ＧａＮトランジスタに定常的に流れるゲート流入電流には最大定格値Ｉｇ＿ｍａｘが定義され、Ｒ５＞（ＶＣＣ−ＶＧＳＦ）／Ｉｇ＿ｍａｘという条件も必要となる。しかし、ゲート流入電流Ｉｒｇは、ＯＮ期間を通して流れるので、抵抗値Ｒ５を小さくし過ぎて必要以上の電流を流すと、駆動回路２の損失が増大する。このため、抵抗値Ｒ５は、上限値に近い値を選択するのが望ましい。
【００５５】
コンデンサ７の容量値Ｃ７は、ゲート−ソース間電圧ＶＧＳをゲートクランプ電圧ＶＧＳＦまで充電する充電電荷をＱｇとすると、Ｃ７＞Ｑｇ／（ＶＣＣ−ＶＧＳＦ）の条件を満たす必要がある。つまり、容量値Ｃ７は、充電電荷Ｑｇを、バイアス電圧源の電圧ＶＣＣとゲートクランプ電圧ＶＧＳＦの差電圧で除した値より大きい値である必要がある。例えば、Ｑｇ＝８ｎＣであれば、Ｃ７＞１０００ｐＦとなり、Ｃ７として１５００ｐＦを選定するとよい。これにより、ターンオン時にゲート電極とソース電極との間に充分な電圧が印加され、確実にターンオン動作することができる。
【００５６】
なお、主スイッチング素子１が、ＭＯＳＦＥＴのようにゲートクランプ電圧ＶＧＳＦもなく、ＯＮ状態を維持するためのゲート流入電流も必要無い場合には、抵抗５は必要無く、上記の条件式において、ゲートクランプ電圧ＶＧＳＦの代わりに閾値電圧Ｖｔｈを用いればよい。すなわち、コンデンサ７の容量値Ｃ７は、Ｃ７＞Ｑｇ／（ＶＣＣ−Ｖｔｈ）の条件を満たせばよい。つまり、容量値Ｃ７は、充電電荷Ｑｇを、バイアス電圧源の電圧値ＶＣＣと閾値電圧Ｖｔｈの差電圧で除した値より大きい値であればよい。これにより、ターンオン時にゲート−ソース間電圧ＶＧＳが閾値電圧Ｖｔｈ以上になるので、確実にターンオン動作することができる。
【００５７】
抵抗６は、ＯＮ期間初期のゲート流入電流ＩＧを調整するとともに、振動抑制も担う。まず、ゲート流入電流ＩＧの調整に関して説明する。主スイッチング素子１の入力容量Ｃｉｓｓへの充電電流を除くＧａＮトランジスタのゲート流入電流には、ピーク値の最大定格値Ｉｇｐがある。抵抗６の抵抗値Ｒ６は、Ｒ６＞（ＶＣＣ−ＶＧＳＦ）／Ｉｇｐの条件を満たす必要がある。すなわち、抵抗値Ｒ６は、バイアス電圧源の電圧ＶＣＣとゲートクランプ電圧ＶＧＳＦの差電圧をゲート流入電流の最大定格値Ｉｇｐで除した値以上である必要がある。例えば、Ｉｇｐ＝１．５Ａであれば、Ｒ６＞５．３Ωとなり、Ｒ６として６．２Ωを選定するとよい。これにより、ゲート電流を最大定格電流以下に調整することができる。なお、主スイッチング素子１が、ＭＯＳＦＥＴのようにゲート端子Ｇの入力インピーダンスが高くて流入電流に最大定格値が無い場合には、上記条件は考慮しなくてもよい。
【００５８】
次に、抵抗６の振動抑制機能に関して説明する。バイアスコンデンサ１０の正極（ＶＣＣ）−ハイサイドスイッチ３−抵抗６−コンデンサ７−主スイッチング素子１のゲート−第２ソース端子ＳＳ−バイアスコンデンサ１０の負極（ＧＮＤ）のターンオンループには第１の寄生インダクタンスが介在する。図１では、主スイッチング素子１のゲート電極−ゲート端子Ｇ間のＬｇ、主スイッチング素子１のソース電極−第２ソース端子ＳＳ間のＬｓを表記している。これらを含め、ターンオンループに介在する寄生インダクタンスの総和をＬ１とする。ＯＮ期間初期において、コンデンサ７と入力容量Ｃｉｓｓとの直列容量Ｃ＝Ｃ７×Ｃｉｓｓ／（Ｃ７＋Ｃｉｓｓ）と第１の寄生インダクタンスＬ１との振動が発生すると、ゲート電極とソース電極との間の電圧ＶＧＳを、閾値より低く引き下げてオフするという誤動作の原因となる。過制動となる振動抑制の条件は、他の回路定数の影響を無視すると、以下の式１で表される。
【００５９】
【数１】
2017081856.tif 000003
【００６０】
すなわち、式１では、抵抗６の抵抗値は、第１の寄生インダクタンスＬ１をコンデンサ７の容量値Ｃ７と入力容量Ｃｉｓｓとの直列容量値Ｃで除した値の平方根の２倍より大きい値であることを表している。
【００６１】
例えば、Ｃ＝５００ｐＦ、Ｌ１＝４ｎＨであれば、Ｒ６＞５．６６Ωとなり、前述のＲ６としては６．２Ωで構わない。
【００６２】
これにより、ターンオン時のゲート−ソース間電圧ＶＧＳの振動を抑制できるので、誤動作防止をより確実に達成できる。
【００６３】
つまり、ハイサイドスイッチ３がオン状態であって、バイアスコンデンサ１０と第１直列回路と主スイッチング素子１とで形成されるターンオンループに電流が流れる場合、当該ターンオンループに介在する第１の寄生インダクタンスＬ１により当該ターンオンループに電圧降下が生じても、ゲート−ソース間電圧ＶＧＳが閾値電圧Ｖｔｈ以上の電圧に維持される。
【００６４】
次に、時刻ｔ２から始まる入力駆動信号ＩＮが“Ｌ”（ローレベル）のＯＦＦ期間、即ち主スイッチング素子１がＯＦＦ状態となる動作を説明する。入力駆動信号ＩＮが“Ｌ”であり、その反転信号が入力されるハイサイドスイッチ３のゲート端子は“Ｈ”となるので、ハイサイドスイッチ３のソース−ドレイン間が非導通となってドレイン端子ＤＨは開放状態となる。
【００６５】
一方、ローサイドスイッチ４は、ゲート端子が“Ｈ”となるので、ドレイン−ソース間が導通状態となってドレイン端子ＤＬはＧＮＤ電位となる。
【００６６】
主スイッチング素子１のゲート端子Ｇには、ハイサイドスイッチ３のドレイン端子ＤＨからの流入電流は無くなり、逆に、コンデンサ７と抵抗８及びローサイドスイッチ４で構成される直列回路を介して電流が流出する。この電流が、コンデンサ７と主スイッチング素子１の入力容量Ｃｉｓｓとを急速に放電してゲート−ソース間電圧ＶＧＳを低下させる。時刻ｔ３において、ゲート−ソース間電圧ＶＧＳが閾値電圧Ｖｔｈを下回ると、主スイッチング素子１のドレイン−ソース間のインピーダンスは急速に増大し、ドレイン電圧ＶＤＳは上昇して、ＯＦＦ状態に移行する。
【００６７】
ＯＦＦ期間の初期において、抵抗５及び抵抗６と、後述する寄生インダクタンスとを無視し、コンデンサ７と主スイッチング素子１の入力容量Ｃｉｓｓとの直列容量値をＣとすると、ゲート−ソース間電圧ＶＧＳは、以下の式２で表される。
【００６８】
【数２】
2017081856.tif 000004
【００６９】
時定数Ｃ・Ｒ８は、数ｎｓｅｃに設定されるので、ゲート−ソース間電圧ＶＧＳは、１０ｎｓｅｃ前後で、以下の式３で表される値に至る。
【００７０】
【数３】
2017081856.tif 000005
【００７１】
例えば、Ｃｉｓｓ＝７５０ｐＦであれば、ゲート−ソース間電圧ＶＧＳは−４Ｖであり、主スイッチング素子１のターンオフ動作時に速やかに負電圧となる。その後、コンデンサ７及び入力容量Ｃｉｓｓは、ＯＦＦ期間を通じて抵抗５と抵抗６との直列抵抗及び抵抗９によって放電され、ＯＦＦ期間の終了時までにほぼ０Ｖに至る。
【００７２】
ところが、主スイッチング素子１のゲート−ゲート端子Ｇ−コンデンサ７−抵抗８−ローサイドスイッチ４−第２ソース端子ＳＳ−主スイッチング素子１のソースで形成されるターンオフループには第２の寄生インダクタンスが介在する。また、前述のＬｇ及びＬｓを含め、この寄生インダクタンスの総和をＬ２とする。上述のＯＦＦ期間の初期において、コンデンサ７及び入力容量Ｃｉｓｓとで構成される直列容量Ｃと第２の寄生インダクタンスＬ２との振動が発生すると、図２の破線のようにゲート流入電流ＩＧ（この場合ゲート流出電流ＩＧ）及びゲート−ソース間電圧ＶＧＳが振動を起こす。この振動はノイズ源になるだけでなく、ターンオフ中にゲート−ソース間電圧ＶＧＳを引き上げてオンさせるという誤動作の原因ともなり得る。抵抗８は、ゲート流出電流ＩＧのピーク値を制限するとともに、介在する寄生インダクタンスＬ２による振動を抑制する働きも担う。過制動となる振動抑制の条件は、他の回路定数の影響を無視すると、以下の式４で表される。
【００７３】
【数４】
2017081856.tif 000006
【００７４】
例えばＣ＝５００ｐＦ、Ｌ＝４ｎＨであれば、Ｒ８＞５．６６Ωとなる。なお、式４は振動を起こさない過制動の条件であって、スイッチング動作に支障をきたさない範囲に振動を抑制できればよい場合においてはこの限りではない。この条件は、以下の式５で表される。
【００７５】
【数５】
2017081856.tif 000007
【００７６】
式５に示されるように、スイッチング動作に支障をきたさない範囲に振動を抑制する場合には、Ｒ８を１Ω〜１０Ωの範囲内に緩和することが可能となる。
【００７７】
すなわち、式５では、抵抗８の抵抗値は、第２の寄生インダクタンスＬ２をコンデンサ７の容量値Ｃ７と入力容量Ｃｉｓｓとの直列容量値Ｃで除した値の平方根より大きい値であることを表している。
【００７８】
これにより、ターンオフ時のゲート−ソース間電圧ＶＧＳの振動を抑制できるので、誤動作防止をより確実に達成できる。
【００７９】
つまり、ローサイドスイッチ４がオン状態であって、主スイッチング素子１と第２直列回路とで形成されるターンオフループに電流が流れる場合、当該ターンオフループに介在する第２の寄生インダクタンスＬ２により当該ターンオフループに電圧降下が生じても、ゲート−ソース間電圧ＶＧＳが閾値電圧Ｖｔｈ未満に維持される。
【００８０】
本実施の形態に係るスイッチング回路において、主スイッチング素子１のスイッチング動作によって主スイッチング素子１のドレイン端子Ｄを流れるドレイン電流ＩＤは、ソース電極からソース電流ＩＳとして第１ソース端子Ｓを流れる。従って、ソース電極から分枝された第２ソース端子ＳＳは、ソース電流ＩＳの影響をほとんど受けない。上述した抵抗６及び抵抗８の設定において、ゲートループのみを考慮すればよいのは、このためである。
【００８１】
以上のように、本実施の形態に係るスイッチング回路は、主スイッチング素子１のソースを分枝した一方が駆動回路２に接続されるという構成により、ドレイン−ソース間を流れる主電流の影響を除くことが可能となる。さらに、ターンオン時及びターンオフ時のゲート電流経路を分離することにより、それぞれの電流を調整すること、及び、ゲート電流電圧波形の振動を抑制することが可能となる。
【００８２】
なお、実施の形態１では、インバータ２０とハイサイドスイッチ３とローサイドスイッチ４とは、駆動回路２に含まれる別個の部品として説明してきたが、これらが集積回路化されたドライバーＩＣを用いても構わない。また、主スイッチング素子１を選定すれば、抵抗５、６、８、及び９ならびにコンデンサ７のような部品は、主スイッチング素子１を最適条件で駆動する定数に設定できる。従って、主スイッチング素子１と、抵抗及びコンデンサのような駆動回路部品とを、同一チップあるいは同一パッケージ内に実装してもよい。
【００８３】
（実施の形態２）
図３は、実施の形態２に係るスイッチング回路の回路構成図である。本実施の形態に係るスイッチング回路は、実施の形態１に係るスイッチング回路と比較して、インバータ２０、ハイサイドスイッチ３、及びローサイドスイッチ４が集積化された駆動部１１、ならびに、表面及び裏面に配線用導体を有する両面配線基板を有する点である。図３には、ゲートターンオンループ（実線矢印）、及び、ゲートターンオフループ（破線矢印）が表されている。
【００８４】
また、図４Ａは、実施の形態２に係るスイッチング回路を実装する両面配線基板の表面レイアウト図である。図４Ｂは、実施の形態２に係るスイッチング回路を実装する両面配線基板の裏面レイアウト図である。なお、図４Ｂでは、表面と裏面との接続関係が分かりやすいように、裏面レイアウト図は表面側から観たように、実際のレイアウトを鏡像反転して表記している。図４Ｃは、実施の形態２に係るスイッチング回路を実装する両面配線基板の側面図である。図４Ａ〜図４Ｃには、図３に示されたターンオンループ（実線矢印）、及び、ターンオフループ（破線矢印）が示されている。なお、図４Ａ及び図４Ｂ中の◎（二重丸）はスルーホールを示し、表面配線導体と裏面配線導体とを接続している。
【００８５】
図４Ａに示すように、両面配線基板の表面には、駆動回路２の各部品及び主スイッチング素子１とそれらを接続する配線とが配設されている。また、図４Ｂに示すように、両面配線基板の裏面には、複数のスルーホールを介してソース配線用導体３１が設けられている。
【００８６】
スルーホールは、第２ソース端子ＳＳ、負極端子ＧＮＤ、及び駆動部１１に含まれるローサイドスイッチ４のソース端子と裏面のソース配線用導体３１とを接続している。
【００８７】
つまり、ソース配線用導体３１は、表面に配設された主スイッチング素子１のゲート端子Ｇと第２ソース端子ＳＳと駆動回路２を構成する各部品とを裏面に投影した領域を包含するように配設されている。
【００８８】
このように配設することにより、ターンオン時もターンオフ時も表面を流れる電流に対し、逆向きに同じ電流が裏面を流れる。よって、発生する磁界が打ち消し合い、配線用導体上に介在する寄生インダクタンスに発生する電圧を低減することができる。
【００８９】
また、このソース配線用導体３１は、同電位であっても、他の配線と共有せずに独立分離させておくことが望ましい。つまりソース配線用導体３１は、裏面に配設されたソース配線用導体３１以外の配線用導体から離間して配設されていることが望ましい。これにより、他の配線用導体、特に小信号回路の配線用導体と共用されないので、ターンオン及びターンオフの際に流れる急峻な電流に伴う電圧変動が、他の回路へ悪影響を及ぼすことを防ぐことが可能となる。
【００９０】
（実施の形態３）
図５は、実施の形態３に係るスイッチング回路を実装する片面配線基板の実装面を示す図である。本実施の形態に係るスイッチング回路は、実施の形態２に係るスイッチング回路と比較して、片面配線基板を用いている点が異なる。つまり、配線基板の表面に主スイッチング素子１と駆動回路２とが配設され、主スイッチング素子１と駆動回路２とが有する部品を接続する全ての配線用導体が当該表面に配設されている。このため、本実施の形態に係るスイッチング回路では、磁界を打ち消し合う配線形態をとることが困難である。
【００９１】
そこで、主スイッチング素子１とバイアスコンデンサ１０と駆動部１１とが隣り合うように配設され、さらに、これらの間には他の部品は配設されず、主スイッチング素子１の第２ソース端子ＳＳとバイアスコンデンサ１０の負極と駆動部１１内のローサイドスイッチ４のソース端子とを短距離で接続するソース配線用導体３２が配置されている。
【００９２】
このように配設されることにより、ゲートループのソース配線用導体３２に介在する寄生インダクタンスを低減することができ、ターンオン時やターンオフ時に寄生インダクタンスに発生する電圧を低減することができる。
【００９３】
なお、実施の形態２及び３において、各ループを短く、太く、かつ各ループを囲む面積を小さくすることは高周波大電流パターン設計の基本であることは言うまでもない。
【００９４】
（その他の実施の形態）
以上、本開示のスイッチング回路について、実施の形態に基づいて説明してきたが、本開示のスイッチング回路は、実施の形態１〜３に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示のスイッチング回路を内蔵した各種機器も本発明に含まれる。
【産業上の利用可能性】
【００９５】
本発明に係るスイッチング回路は、スイッチング電源やインバータ等に有用である。
【符号の説明】
【００９６】
１    主スイッチング素子
２    駆動回路
３    ハイサイドスイッチ
４    ローサイドスイッチ
５、６、８、９    抵抗
７    コンデンサ
１０    バイアスコンデンサ
１１    駆動部
２０    インバータ
３１、３２    ソース配線用導体
【図１】
2017081856.tif 000008
【図２】
2017081856.tif 000009
【図３】
2017081856.tif 000010
【図４Ａ】
2017081856.tif 000011
【図４Ｂ】
2017081856.tif 000012
【図４Ｃ】
2017081856.tif 000013
【図５】
2017081856.tif 000014
【図６】
2017081856.tif 000015
【国際調査報告】
2017081856.tif 000016
2017081856.tif 000017
2017081856.tif 000018
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