(57)【要約】  ドリフト層（１）の上に第１のｐ型アノード層（２）及び第２のｐ型アノード層（３）が互いに横並びに形成されている。ドリフト層（１）の下にｎ型カソード層（５）及びｐ型カソード層（６）が互いに横並びに形成されている。ドリフト層（１）とｎ型カソード層（５）及びｐ型カソード層（６）との間にｎ型バッファ層（７）が形成されている。第１のｐ型アノード層（２）の拡散深さは第２のｐ型アノード層（３）の拡散深さより深い。第１のｐ型アノード層（２）の不純物濃度は第２のｐ型アノード層（３）の不純物濃度より大きい。ｎ型カソード層（５）の拡散深さはｐ型カソード層（６）の拡散深さより深い。ｎ型カソード層（５）の不純物濃度はｐ型カソード層（６）の不純物濃度より大きい。
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【特許請求の範囲】
【請求項１】
ドリフト層と、
前記ドリフト層の上に互いに横並びに形成された第１及び第２のｐ型アノード層と、
前記ドリフト層の下に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
前記ドリフト層と前記ｎ型カソード層及び前記ｐ型カソード層との間に形成されたｎ型バッファ層とを備え、
前記第１のｐ型アノード層の拡散深さは前記第２のｐ型アノード層の拡散深さより深く、
前記第１のｐ型アノード層の不純物濃度は前記第２のｐ型アノード層の不純物濃度より大きく、
前記ｎ型カソード層の拡散深さは前記ｐ型カソード層の拡散深さより深く、
前記ｎ型カソード層の不純物濃度は前記ｐ型カソード層の不純物濃度より大きいことを特徴とする半導体装置。
【請求項２】
前記第１のｐ型アノード層のピッチは前記ｎ型カソード層のピッチよりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型カソード層の上の前記第１のｐ型アノード層のピッチは前記ｐ型カソード層の上の前記第１のｐ型アノード層のピッチよりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のｐ型アノード層と前記第２のｐ型アノード層からなる１周期のピッチが前記ｎ型カソード層と前記ｐ型カソード層からなる１周期のピッチよりも小さいことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体ダイオードが開発されている（例えば、特許文献１参照）。半導体ダイオードのＶＦ−ＥＲＥＣトレードオフ特性の制御手法として、伝統的に重金属拡散又は電子・イオン照射技術を用いたライフタイム制御を用いられてきた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本特開平２−８６１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、ライフタイム制御では、電子・イオン照射時の被照射体との照射角度又は温度等によってＶＦ−ＥＲＥＣのばらつきが大きい。また、チップ通電動作時の自己発熱による格子欠陥の変化による電気的特性の変動、格子欠陥起因のリーク電流が大きいことによる高温動作時の熱暴走等の問題があった。【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的はライフタイム制御に頼らずにＶＦ−ＥＲＥＣトレードオフ特性を調整することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、ドリフト層と、前記ドリフト層の上に互いに横並びに形成された第１及び第２のｐ型アノード層と、前記ドリフト層の下に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、前記ドリフト層と前記ｎ型カソード層及び前記ｐ型カソード層との間に形成されたｎ型バッファ層とを備え、前記第１のｐ型アノード層の拡散深さは前記第２のｐ型アノード層の拡散深さより深く、前記第１のｐ型アノード層の不純物濃度は前記第２のｐ型アノード層の不純物濃度より大きく、前記ｎ型カソード層の拡散深さは前記ｐ型カソード層の拡散深さより深く、前記ｎ型カソード層の不純物濃度は前記ｐ型カソード層の不純物濃度より大きいことを特徴とする。
【発明の効果】
【０００７】
本発明では、第１のｐ型アノード層の拡散深さは第２のｐ型アノード層の拡散深さより深く、第１のｐ型アノード層の不純物濃度は第２のｐ型アノード層の不純物濃度より大きく、ｎ型カソード層の拡散深さはｐ型カソード層の拡散深さより深く、ｎ型カソード層の不純物濃度はｐ型カソード層の不純物濃度より大きい。これにより、ライフタイム制御に頼らずに、広い範囲でＶＦ−ＥＲＥＣトレードオフ特性を調整することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図３】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図４】本発明の実施の形態４に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。ｎ−型ドリフト層１の上に第１及び第２のｐ型アノード層２，３が互いに横並びに形成されている。アノード電極４が第１及び第２のｐ型アノード層２，３にオーミック接触するように接続されている。
【００１１】
ｎ−型ドリフト層１の下にｎ型カソード層５及びｐ型カソード層６が互いに横並びに形成されている。ｎ−型ドリフト層１とｎ型カソード層５及びｐ型カソード層６との間にｎ型バッファ層７が形成されている。カソード電極８がｎ型カソード層５及びｐ型カソード層６にオーミック接触するように接続されている。ｎ型カソード層５及びｐ型カソード層６はカソード電極８を通じて短絡している。
【００１２】
本実施の形態では、第１のｐ型アノード層２の拡散深さｘｐ２は第２のｐ型アノード層３の拡散深さｘｐ３より深い（ｘｐ２＞ｘｐ３）。第１のｐ型アノード層２の不純物濃度ｃｐ２は第２のｐ型アノード層３の不純物濃度ｃｐ３より大きい（ｃｐ２＞ｃｐ３）。ｎ型カソード層５の拡散深さｘｎ２はｐ型カソード層６の拡散深さｘｐ１より深い（ｘｎ２＞ｘｐ１）。ｎ型カソード層５の不純物濃度ｃｎ２はｐ型カソード層６の不純物濃度ｃｐ１より大きい（ｃｎ２＞ｃｐ１）。
【００１３】
ここで、ｎ型カソード層５とｐ型カソード層６からなる１周期のピッチである裏面ｐ／ｎピッチを小さくすると、ＶＦが増加し、ＥＲＥＣは減少する。即ち、ＶＦ−ＥＲＥＣトレードオフカーブが高速側にシフトする。従って、各種用途に合わせたインバータへ組み込むフリーホイールダイオードとして、裏面ｐ／ｎピッチを変化させることでＶＦ−ＥＲＥＣトレードオフ特性を調整できることが望ましい。しかし、裏面ｐ／ｎピッチを小さく設計し過ぎるとスナップオフ耐量が低下し、逆に大きく設計し過ぎるとリカバリー耐量が低下する。これに対して、本実施の形態のように拡散深さと不純物濃度を設定することで上記背反を回避できる。
【００１４】
また、裏面ｐ／ｎピッチに対するｐ型カソード層６の占有率である裏面ｐ／ｎショート率を小さくすると、ＶＦが増加し、ＥＲＥＣは減少する。即ち、ＶＦ−ＥＲＥＣトレードオフカーブが高速側にシフトする。従って、各種用途に合わせたインバータへ組み込むフリーホイールダイオードとして、裏面ｐ／ｎショート率を変化させることでＶＦ−ＥＲＥＣトレードオフ特性を調整できることが望ましい。しかし、裏面ｐ／ｎショート率を小さく設計し過ぎると、スナップオフ耐量が低下し、クロスポイントが増加し、逆に大きく設計し過ぎるとリカバリー耐量が低下する。これに対して、本実施の形態のようにアノード構造を設計することで上記背反を回避できる。
【００１５】
また、ｐ型アノード層の濃度を下げると、ＶＦが増加し、ＥＲＥＣは減少する。即ち、ＶＦ−ＥＲＥＣトレードオフカーブが高速側にシフトする。また、副次的効果として、ＯＮ状態のアノード側のキャリア濃度が下がることでリカバリー波形のＩｒｒも下がり、相対的にカソード側のキャリア濃度が高まることで、スナップオフ耐量も向上させることができる。しかし、ｐ型アノード層の濃度を下げ過ぎると、耐圧が低下する。これに対して、本実施の形態のようにアノード構造を設計することで上記背反を回避できる。
【００１６】
よって、本実施の形態のように拡散深さと不純物濃度を設定することで、従来のライフタイム制御に頼らずに、広い範囲でＶＦ−ＥＲＥＣトレードオフ特性を調整することができる。このため、ターンオフ動作終焉で電圧が跳ね上がるスナップオフ現象及びそれをトリガーとする発振現象を抑制することができる。そして、可制御電流密度電流、許容遮断スピード等のターンオフ動作時の遮断能力を向上させることができる。
【００１７】
実施の形態２．
図２は、本発明の実施の形態２に係る半導体装置を示す断面図である。第１のｐ型アノード層２のピッチはｎ型カソード層５のピッチよりも小さい。
【００１８】
ここで、縦方向に寄生のバイポーラトランジスタ構造が有るダイオードでは、そのような構造が無いダイオードに比べて、リカバリー時の最大遮断電流密度が低下する。これに対して、本実施の形態のように第１のｐ型アノード層２のピッチを設定することで、縦方向の寄生のバイポーラトランジスタの動作を抑えることができるため、リカバリー時の最大可制御電流密度の低下を抑えることができる。その他、実施の形態１と同様の効果も得ることができる。
【００１９】
実施の形態３．
図３は、本発明の実施の形態３に係る半導体装置を示す断面図である。ｎ型カソード層５の上の第１のｐ型アノード層２ａのピッチはｐ型カソード層６の上の第１のｐ型アノード層２ｂのピッチよりも小さい。これにより、縦方向の寄生のバイポーラトランジスタの動作を抑えることができるため、リカバリー時の最大可制御電流密度の低下を抑えることができる。その他、実施の形態１と同様の効果も得ることができる。
【００２０】
実施の形態４．
図４は、本発明の実施の形態４に係る半導体装置を示す断面図である。第１のｐ型アノード層２と第２のｐ型アノード層３からなる１周期のピッチがｎ型カソード層５とｐ型カソード層６からなる１周期のピッチよりも小さい。これにより、縦方向の寄生のバイポーラトランジスタの動作を抑えることができるため、リカバリー時の最大可制御電流密度の低下を抑えることができる。その他、実施の形態１と同様の効果も得ることができる。
【００２１】
なお、実施の形態１〜４では高耐圧パワーモジュール（≧６００Ｖ）を形成するダイオードを例にとって説明したが、耐圧クラス、半導体材料に関係なく、ＲＣ−ＩＧＢＴ等のダイオード領域にも本発明を適用することができ、上記の効果を得ることができる。
【００２２】
また、半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００２３】
１  ｎ−型ドリフト層、２，２ａ，２ｂ  第１のｐ型アノード層、３  第２のｐ型アノード層、５  ｎ型カソード層、６  ｐ型カソード層、７  ｎ型バッファ層
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2017149607.tif 000008
2017149607.tif 000009
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