(57)【要約】  メイン半導体素子（１０）および温度センス部（２０）は同一の炭化珪素基体（１００）に配置されている。メイン半導体素子（１０）は縦型ＭＯＳＦＥＴであり、温度センス部（２０）は横型ダイオードである。温度センス部（２０）のアノード領域とメイン半導体素子（１０）のｎ+型ソース領域（４）およびｐ+型コンタクト領域（５）とは、炭化珪素基体（１００）のおもて面上でアノード電極（２３）により配線接続されている。温度センス部（２０）は、メイン半導体素子（１０）のオン時に、メイン半導体素子（１０）に流れるドリフト電流で順バイアスされ通電する。温度センス部（２０）は、例えば、炭化珪素基体（１００）のおもて面上に配置したｐ型ポリシリコン層（２１）およびｎ型ポリシリコン層（２２）からなるポリシリコンダイオードである。このようにすることで、信頼性の高い半導体装置を提供することができる。
2017208734.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板のおもて面側の部分である第１導電型の第１半導体層と、
前記第１半導体層の内部に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた、第１導電型の第２半導体領域と、
前記第１半導体領域の、前記第１半導体層と前記第２半導体領域との間の領域に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
前記第１半導体領域および前記第２半導体領域に接する第１電極層と、
前記半導体基板の裏面側の部分であり、前記第１半導体層に接し、前記第１半導体層よりも不純物濃度の高い第１導電型の第２半導体層と、
前記第２半導体層に接する第２電極層と、を有する半導体素子と、
前記半導体基板に配置され、前記半導体素子の温度を検出するダイオードと、
を備え、
前記ダイオードのアノード領域は、前記半導体基板のおもて面に配置された第３電極層を介して、前記第１半導体領域および前記第２半導体領域に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、
前記半導体基板のおもて面に設けられ、前記アノード領域となる第２導電型ポリシリコン層と、
前記半導体基板のおもて面に、前記第２導電型ポリシリコン層に接して設けられた第１導電型ポリシリコン層と、
前記第１半導体領域、前記第２半導体領域および前記第２導電型ポリシリコン層に接する前記第３電極層と、
前記第１導電型ポリシリコン層に接する第４電極層と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダイオードは、
前記第１半導体層の内部に選択的に設けられた第２導電型の第３半導体領域と、
前記第３半導体領域の内部に選択的に設けられ前記アノード領域となる、前記第３半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第３半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域と、
前記第１半導体領域、前記第２半導体領域および前記第４半導体領域に接する前記第３電極層と、
前記第５半導体領域に接する第４電極層と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３半導体領域と前記第４半導体領域および前記第５半導体領域との間に設けられた、前記第５半導体領域よりも不純物濃度の低い第１導電型の第６半導体領域をさらに備え、
前記第３半導体領域は、前記第１電極層と同電位に固定されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第６半導体領域、前記第３半導体領域および前記第１半導体層からなる寄生ｎｐｎバイポーラトランジスタは、前記半導体素子の前記第１電極層と前記第２電極層との間にかかる電圧で駆動する電圧駆動型であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ダイオードは、前記半導体素子のゲート電圧で駆動する電圧駆動型であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記半導体基板は、シリコンよりもバンドギャップの広い半導体からなることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。【０００４】
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照。）。【０００５】
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広い他の半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照。）。【０００６】
このような炭化珪素を用いた高耐圧半導体装置では、高耐圧半導体装置で発生する損失が少なくなった分、例えばインバータで用いる際、シリコンを用いた従来の半導体装置よりも１桁高いキャリア周波数で適用される。高耐圧半導体装置を高いキャリア周波数で適用する場合、高耐圧半導体装置を構成する半導体チップの発熱温度が高くなり、デバイスの信頼性に悪影響を及ぼす。すなわち、炭化珪素を用いた半導体装置（以下、炭化珪素半導体装置とする）では、半導体素子の動作温度に上限があるため、半導体素子の動作温度を監視するための構造が備えられている。【０００７】
半導体素子の温度を監視するための構造として、半導体素子の温度を検出する温度センス部となるダイオードを、当該半導体素子と同一の半導体基板に配置した構造が提案されている（例えば、下記特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−０９８３１６号公報
【特許文献２】特開２００５−１７５３５７号公報
【非特許文献】
【０００９】
【非特許文献１】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム  セミコンダクターズ  フォー  ハイパワー  エレクトロニクス（Ｏｐｔｉｍｕｍ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ｆｏｒ  Ｈｉｇｈ−Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー  トランザクションズ  オン  エレクトロン  デバイシズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３
【非特許文献２】ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ）著、シリコン  カーバイド  パワー  デバイシズ（Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ）、（米国）、ワールド  サイエンティフィック  パブリッシング  カンパニー（Ｗｏｒｌｄ  Ｓｃｉｅｎｔｉｆｉｃ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏ．）、２００６年３月３０日、ｐ．６１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１，２では、温度センス部となるダイオードを通電するための外部電流源が必要になる。このため、外部部品の数が増えてしまい、半導体装置の製品としての信頼性が低下するという問題がある。【００１１】
この発明は、上述した従来技術による問題点を解消するため、メイン半導体素子と同一の半導体基板に当該メイン半導体素子の温度を検出するための構造を備えた半導体装置であって、信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、同一の半導体基板に半導体素子およびダイオードを備え、次の特徴を有する。前記半導体素子は、第１，２導電型の第１，２半導体層、第２導電型の第１半導体領域、第１導電型の第２半導体領域、ゲート絶縁膜、ゲート電極および第１，２電極層を有する。前記第１半導体層は、第１導電型の半導体基板のおもて面側の部分である。前記第１半導体領域は、前記第１半導体層の内部に選択的に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記ゲート絶縁膜は、前記第１半導体領域の、前記第１半導体層と前記第２半導体領域との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記第１電極層は、前記第１半導体領域および前記第２半導体領域に接する。前記第２半導体層は、前記半導体基板の裏面側の部分であり、前記第１半導体層に接する。前記第２半導体層は、前記第１半導体層よりも不純物濃度が高い。前記第２電極層は、前記第２半導体層に接する。前記ダイオードは、前記半導体基板に配置され、前記半導体素子の温度を検出する。前記ダイオードのアノード領域は、前記半導体基板のおもて面に配置された第３電極層を介して、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードが第２導電型ポリシリコン層、第１導電型ポリシリコン層、前記第３電極層および第４電極層を有する。前記第２導電型ポリシリコン層は、前記半導体基板のおもて面に設けられ、前記アノード領域となる。前記第１導電型ポリシリコン層は、前記半導体基板のおもて面に設けられ、前記第２導電型ポリシリコン層に接する。前記第３電極層は、前記第１半導体領域、前記第２半導体領域および前記第２導電型ポリシリコン層に接する。前記第４電極層は、前記第１導電型ポリシリコン層に接することを特徴とする。【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードが第２導電型の第３，４半導体領域、第１導電型の第５半導体領域、前記第３電極層および第４電極層を有する。前記第３半導体領域は、前記第１半導体層の内部に選択的に設けられている。前記第４半導体領域は、前記第３半導体領域の内部に選択的に設けられ前記アノード領域となる。前記第４半導体領域は、前記第３半導体領域よりも不純物濃度が高い。前記第５半導体領域は、前記第３半導体領域の内部に選択的に設けられている。前記第３電極層は、前記第１半導体領域、前記第２半導体領域および前記第４半導体領域に接する。前記第４電極層は、前記第５半導体領域に接することを特徴とする。【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域と前記第４半導体領域および前記第５半導体領域との間に設けられた、前記第５半導体領域よりも不純物濃度の低い第１導電型の第６半導体領域をさらに備える。前記第３半導体領域は、前記第１電極層と同電位に固定されていることを特徴とする。【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域、前記第３半導体領域および前記第１半導体層からなる寄生ｎｐｎバイポーラトランジスタは、前記半導体素子の前記第１電極層と前記第２電極層との間にかかる電圧で駆動する電圧駆動型であることを特徴とする。【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードは、前記半導体素子のゲート電圧で駆動する電圧駆動型であることを特徴とする。【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、シリコンよりもバンドギャップの広い半導体からなることを特徴とする。【００１９】
また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする。【００２０】
上述した発明によれば、半導体素子のオン時に半導体素子に流れるドリフト電流が温度センス部となるダイオードの順方向電流となる。このため、温度センス部を通電させるための外部電流源を設ける必要がなく、外部部品の数を削減することができる。これにより、外部部品の数が増えることで生じる、半導体装置の製品としての信頼性低下を防止することができる。
【発明の効果】
【００２１】
本発明にかかる半導体装置によれば、メイン半導体素子と同一の半導体基板に当該メイン半導体素子の温度を検出するための構造を備えた半導体装置であって、信頼性の高い半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】図１は、実施の形態１にかかる半導体装置の平面レイアウトの一例を示す断面図である。
【図２】図２は、図１の切断線Ａ−Ａ’における断面構造を示す平面図である。
【図３】図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図４】図４は、実施の形態２にかかる半導体装置の断面構造を示す断面図である。
【図５】図５は、実施の形態２にかかる半導体装置の断面構造を示す断面図である。
【図６】図６は、実施の形態３にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図７】図７は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
【図８】図８は、図１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。
【図９】図９は、実施の形態４にかかる半導体装置の断面構造を示す断面図である。
【図１０】図１０は、実施の形態５にかかる半導体装置の断面構造を示す断面図である。
【発明を実施するための形態】
【００２３】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２４】
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトの一例を示す平面図である。図１には、活性領域１０１とエッジ終端領域１０２との境界付近の一部を示す（図６においても同様）。活性領域１０１は、オン状態のときに電流が流れる領域である。エッジ終端領域１０２は、活性領域の周囲を囲むように配置され、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
【００２５】
図１に示すように、実施の形態１にかかる半導体装置は、後述するメイン半導体素子１０および温度センス部２０（図２，３参照）を、炭化珪素からなる同一の半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）１００に備える。メイン半導体素子１０は、オン状態で縦方向（炭化珪素基体１００の深さ方向Ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、活性領域１０１に隣接して配置された複数（例えば数百〜数万個程度）の単位セル（機能単位）で構成され、主動作を行う。図２，３には、メイン半導体素子１０の複数の単位セルのうちの一部の単位セルを図示する（図４，５，７〜１０においても同様）。
【００２６】
温度センス部２０は、メイン半導体素子１０を保護するための回路部であり、ダイオードの温度特性を利用してメイン半導体素子１０の温度を検出する機能を有する。図示省略するが、炭化珪素基体１００には、さらに、メイン半導体素子１０を保護・制御するための他の回路部が配置されていてもよい。メイン半導体素子１０を保護・制御するための他の回路部としては、例えば、図示省略する過電圧保護部、電流センス部および演算回路部が挙げられる。過電圧保護部は、例えばサージ等の過電圧からメイン半導体素子１０を保護するダイオードである。
【００２７】
電流センス部は、メイン半導体素子１０に流れる電流を検出する縦型ＭＯＳＦＥＴである。演算回路部は、温度センス部２０、電流センス部および過電圧保護部を制御し、これらの出力信号に基づいてメイン半導体素子１０を制御する。これらメイン半導体素子１０の電極パッド（ソースパッド、ゲートパッド）、および、メイン半導体素子１０を保護・制御する回路部の各電極パッドは、炭化珪素基体１００上に所定の平面レイアウトに配置され、層間絶縁膜８により互いに電気的に絶縁されている。各電極パッドの平面レイアウトおよび平面形状は、種々変更可能である。
【００２８】
例えば、メイン半導体素子１０のソースパッドとなるソース電極（第１電極層）９は、活性領域１０１のほぼ全面を覆うように配置されている。ソース電極９は、メイン半導体素子１０を構成する単位セルのほぼすべての単位セルに深さ方向Ｚに対向する。温度センス部２０の電極パッド（アノードパッドおよびカソードパッド）となるアノード電極（第３電極層）２３およびカソード電極（第４電極層）２４は、活性領域１０１およびエッジ終端領域１０２のいずれの領域に配置されてもよい。アノード電極２３は、メイン半導体素子１０を構成する単位セルの一部に深さ方向Ｚに対向する。
【００２９】
図１には、アノード電極２３を、活性領域１０１とエッジ終端領域１０２との境界付近に配置した場合を示す。この場合、ソース電極９は、基体おもて面に平行な方向（以下、第１方向とする）Ｘ、または、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに、例えばアノード電極２３と対向する部分が凹んだ平面形状であってもよい。そして、アノード電極２３は、ソース電極９の凹部内に入り込むように配置され、メイン半導体素子１０を構成する単位セルの一部と接続されてもよい。カソード電極２４は、アノード電極２３よりも外側（チップ端部側）に配置されてもよい。
【００３０】
図示省略するが、ソース電極９と炭化珪素基体１００とのコンタクト（電気的接触部）が形成される第１コンタクトホールは、例えば、メイン半導体素子１０を構成する単位セルのｎ+型ソース領域およびｐ+型コンタクト領域とほぼ同様の平面レイアウトに配置される。符号８ｂ，８ｃは、アノード電極２３とのコンタクトが形成される第２，３コンタクトホールの平面レイアウトの一例である。符号８ｄは、カソード電極２４とのコンタクトが形成される第４コンタクトホールの平面レイアウトの一例である。
【００３１】
次に、実施の形態１にかかる半導体装置の断面構造について、メイン半導体素子１０をプレーナゲート構造の縦型ＭＯＳＦＥＴとした場合を例に説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。メイン半導体素子１０は、活性領域１０１において炭化珪素基体１００のおもて面側に、ｐ型ベース領域（第１半導体領域）３、ｎ+型ソース領域（第２半導体領域）４、ｐ+型コンタクト領域５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造部を備える。１つのＭＯＳゲート構造部で１つの単位セルが構成される。
【００３２】
炭化珪素基体１００は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板（第２半導体層）とする）１のおもて面上に、炭化珪素からなるｎ-型半導体層（以下、ｎ-型炭化珪素層（第１半導体層）とする）２を積層してなる。ｎ+型炭化珪素基板１は、メイン半導体素子１０のドレイン領域として機能する。ｐ型ベース領域３は、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層に選択的に設けられている。ｎ-型炭化珪素層２の、ｐ型ベース領域３以外の部分がドリフト領域である。ドリフト領域の、隣り合うｐ型ベース領域３間に挟まれた部分がｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域である。
【００３３】
ｎ+型ソース領域４およびｐ+型コンタクト領域５は、ｐ型ベース領域３の内部にそれぞれ選択的に設けられている。ｎ+型ソース領域４は、ｐ+型コンタクト領域５よりもゲート電極７寄りに配置されている。各単位セルを構成する複数のｐ型ベース領域３のうち、最もエッジ終端領域１０２側に配置されたｐ型ベース領域（以下、最外ｐ型ベース領域とする）３ｂは、活性領域１０１から外側へ、後述する温度センス部２０と深さ方向Ｚに対向する位置まで延在している。符号３ａは、最外ｐ型ベース領域３ｂ以外のｐ型ベース領域３である。最外ｐ型ベース領域３ｂの内部において、ｐ+型コンタクト領域５は、ｎ+型ソース領域４よりも外側に配置され、活性領域１０１からエッジ終端領域１０２に延在している。
【００３４】
ｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型ＪＦＥＴ領域は、例えば、第１方向Ｘに延びるストライプ状の平面レイアウトに配置されてもよい。また、ｐ型ベース領域３は、例えば、マトリクス状の平面レイアウトに配置されてもよい。この場合、例えば、ｐ+型コンタクト領域５はｐ型ベース領域３の中央部付近に配置され、ｎ+型ソース領域４はｐ+型コンタクト領域５の周囲を囲む平面レイアウトに配置される。ｎ型ＪＦＥＴ領域は、隣り合うｐ型ベース領域３間を通る格子状の平面レイアウトに配置される。
【００３５】
また、ｎ+型炭化珪素基板１、ｎ-型炭化珪素層２、および、炭化珪素からなるｐ型半導体層（以下、ｐ型炭化珪素層とする）を順に積層して炭化珪素基体１００が構成されてもよい。この場合、炭化珪素基体１００の表面層となるｐ型炭化珪素層の内部に、ｎ+型ソース領域４およびｐ+型コンタクト領域５が配置される。かつ、ｐ型炭化珪素層を深さ方向Ｚに貫通してドリフト領域に接するｎ型ＪＦＥＴ領域が配置される。ｐ型炭化珪素層の、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型ＪＦＥＴ領域以外の部分はｐ型ベース領域３となる。
【００３６】
ｐ型ベース領域３の、ｎ+型ソース領域４とドリフト領域（ｎ-型炭化珪素層２またはｎ型ＪＦＥＴ領域）とに挟まれた部分の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。同一の単位セルを構成するドリフト領域の表面上にゲート絶縁膜６を延在させ、ゲート絶縁膜６を挟んでドリフト領域と深さ方向に対向するようにゲート電極７が設けられていてもよい。層間絶縁膜８は、炭化珪素基体１００のおもて面全面に、ゲート電極７を覆うように設けられている。層間絶縁膜８に開口された第１，２コンタクトホール８ａ，８ｂには、ｎ+型ソース領域４およびｐ+型コンタクト領域５が露出されている。
【００３７】
ソース電極９は、第１コンタクトホール８ａを介してｎ+型ソース領域４およびｐ+型コンタクト領域５に接するとともに、層間絶縁膜８によりゲート電極７と電気的に絶縁されている（図２，３）。ソース電極９は、最外ｐ型ベース領域３ｂの内部のｎ+型ソース領域４およびｐ+型コンタクト領域５に接する箇所で、外側の層間絶縁膜８上に延在していてもよい（図３）。ゲートパッド（電極パッド：不図示）には、メイン半導体素子１０を構成するすべての単位セルのゲート電極７が電気的に接続されている。炭化珪素基体１００の裏面（ｎ+型炭化珪素基板１の裏面）全面に、ドレイン電極（第２電極層）１１が設けられている。
【００３８】
エッジ終端領域１０２において、炭化珪素基体１００のおもて面は絶縁層１２で覆われている。絶縁層１２上には、ｐ型ポリシリコン層２１およびｎ型ポリシリコン層２２がそれぞれ選択的に設けられている。ｐ型ポリシリコン層２１およびｎ型ポリシリコン層２２は、深さ方向Ｚに絶縁層１２を挟んで、最外ｐ型ベース領域３ｂまたはその内部のｐ+型コンタクト領域５に対向する。ｐ型ポリシリコン層２１とｎ型ポリシリコン層２２との間のｐｎ接合で温度センス部２０となる横型ダイオード（ポリシリコンダイオード）が構成される。すなわち、ｐ型ポリシリコン層２１およびｎ型ポリシリコン層２２は、それぞれ、温度センス部２０のアノード領域およびカソード領域である。
【００３９】
絶縁層１２は、ゲート絶縁膜６と同じ厚さであってもよい。また、絶縁層１２を設けずに、最外ｐ型ベース領域３ｂの内部のｐ+型コンタクト領域５上に温度センス部２０が直に配置されていてもよいが、炭化珪素基体１００からポリシリコン層が剥離するなどの問題が生じる虞がある。また、炭化珪素基体１００から温度センス部２０へのリーク電流が生じる虞がある。このため、より信頼性を考慮して、温度センス部２０は、厚い絶縁層１２を介して炭化珪素基体１００のおもて面上に配置されることが好ましい。ｐ型ポリシリコン層２１およびｎ型ポリシリコン層２２は層間絶縁膜８で覆われ、その一部がそれぞれ層間絶縁膜８に開口された第３，４コンタクトホール８ｃ，８ｄに露出されている。
【００４０】
アノード電極２３は、第３コンタクトホール８ｃを介してｐ型ポリシリコン層２１に接する。アノード電極２３は、ｐ型ポリシリコン層２１少なくとも一部に接していればよく、第３コンタクトホール８ｃの平面形状は種々変更可能である。また、アノード電極２３は、第２コンタクトホール８ｂを介して、メイン半導体素子１０を構成する少なくとも１つの単位セルのｎ+型ソース領域４およびｐ+型コンタクト領域５に接する。図２には、アノード電極２３が最外ｐ型ベース領域３ｂの内部のｎ+型ソース領域４およびｐ+型コンタクト領域５に接する場合を示す（図４においても同様）。
【００４１】
すなわち、温度センス部２０のアノード領域と、メイン半導体素子１０のｎ+型ソース領域４およびｐ+型コンタクト領域５とは、アノード電極２３により配線接続されている。アノード電極２３は、メイン半導体素子１０の単位セルのｎ+型ソース領域４およびｐ+型コンタクト領域５の少なくとも一部に接していればよく、第２コンタクトホール８ｂの平面形状は種々変更可能である。カソード電極２４は、第４コンタクトホール８ｄを介してｎ型ポリシリコン層２２に接する。カソード電極２４は、ｎ型ポリシリコン層２２の全面に接していてもよいし、ｎ型ポリシリコン層２２の一部のみに接していてもよい。
【００４２】
上述したように温度センス部２０のアノード領域（ｐ型ポリシリコン層２１）がメイン半導体素子１０のｎ+型ソース領域４およびｐ+型コンタクト領域５に電気的に接続されていることで、メイン半導体素子１０のオン時、温度センス部２０が順バイアスされ通電する。具体的には、メイン半導体素子１０のソース電極９に対して正の電圧がドレイン電極１１に印加された状態で、ゲート電極７にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３の、ゲート電極７直下の部分（ゲート絶縁膜６を挟んで深さ方向に対向する表面領域）にｎ型の反転層（チャネル）が形成される。
【００４３】
そして、ｐ型ベース領域３の表面領域にチャネルが形成されることで、ｎ+型炭化珪素基板１、ｎ-型炭化珪素層２、ｐ型ベース領域３の表面領域およびｎ+型ソース領域４の経路で電流（ドリフト電流）３１が流れ、メイン半導体素子１０がオンする。メイン半導体素子１０のｎ+型ソース領域４にアノード電極２３が接しているため、このとき、さらに、ｎ+型ソース領域４からアノード電極２３、ｐ型ポリシリコン層２１、ｎ型ポリシリコン層２２およびカソード電極２４の経路で電流３２が流れる。この電流３２が温度センス部２０の順方向電流（ドリフト電流）となる。すなわち、温度センス部２０は、メイン半導体素子１０のゲート電圧で駆動する電圧駆動型となる。
【００４４】
一方、ゲート電極７にしきい値電圧以下の電圧が印加されているときには、ｐ型ベース領域３とドリフト領域（ｎ-型炭化珪素層２）との間のｐｎ接合が逆バイアスされた状態となる。このため、メイン半導体素子１０に電流３１は流れない。温度センス部２０にも電流３２は流れない。すなわち、メイン半導体素子１０はオフ状態を維持し、温度センス部２０は逆バイアスされ通電しない。このように、メイン半導体素子１０のゲート電圧を制御することによって、メイン半導体素子１０のオン・オフ（スイッチング動作）に連動させて、温度センス部２０をオン・オフさせることができる。
【００４５】
温度センス部２０の電流能力は、メイン半導体素子１０の単位セルの、深さ方向にアノード電極２３に対向する部分の電流能力で決まる。すなわち、温度センス部２０の電流能力は、アノード電極２３の大きさ（例えばアノード電極２３の第１方向Ｘの幅Ｗ：図１参照）や、アノード電極２３に接続されたメイン半導体素子１０の単位セルの個数を設計条件に応じて調整することで決定される。図１〜３には、アノード電極２３がメイン半導体素子１０の１つの単位セル（最外ｐ型ベース領域３ｂで構成される単位セル）に接続されている場合を示す。
【００４６】
例えば、メイン半導体素子１０の単位セルを第１方向Ｘに延びるストライプ状の平面レイアウトに配置した場合において、アノード電極２３をメイン半導体素子１０の２つの単位セルに接続するとする。この場合、アノード電極２３は、最外ｐ型ベース領域３ｂで構成される単位セルに接続される。かつ、アノード電極２３は、最外ｐ型ベース領域３ｂの第２方向Ｙの内側（チップ中央側）に隣り合うｐ型ベース領域３ａで構成されるもう１つの単位セルに接続される。温度センス部２０の電流能力は、例えば、メイン半導体素子１０の電流能力の１千分の１から１０分の１程度であってもよい。
【００４７】
次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのメイン半導体素子１０を作製する場合を例に説明する。まず、ｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１は、例えば、２．０×１０19／ｃｍ3の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶基板であってもよい。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。
【００４８】
次に、ｎ+型炭化珪素基板１のおもて面に、ｎ-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。ｎ-型炭化珪素層２は、例えば１．０×１０16／ｃｍ3の不純物濃度となるように窒素などのｎ型不純物をドーピングしてもよい。ここまでの工程で、ｎ+型炭化珪素基板１のおもて面上にｎ-型炭化珪素層２を積層してなる炭化珪素基体１００が作製される。次に、フォトリソグラフィおよびイオン注入により、ｎ-型炭化珪素層２の表面層にメイン半導体素子１０のｐ型ベース領域３を選択的に形成する。
【００４９】
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なるイオン注入条件で繰り返し行うことで、ｎ+型ソース領域４およびｐ+型コンタクト領域５を形成する。ｎ+型ソース領域４およびｐ+型コンタクト領域５を形成する順序は種々変更可能である。ｎ-型炭化珪素層２上にさらにｐ型ベース領域３となるｐ型炭化珪素層を積層して炭化珪素基体１００を構成する場合、このｐ型炭化珪素層の内部にｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型ＪＦＥＴ領域を形成すればよい。
【００５０】
次に、イオン注入により炭化珪素基体１００に形成した複数の領域を活性化させるための熱処理（アニール）を行う。この活性化熱処理は、例えば１６２０℃程度の温度で２分間程度行ってもよい。次に、熱処理により炭化珪素基体１００のおもて面を熱酸化し、例えば１００ｎｍ程度の厚さでゲート絶縁膜６を形成する。この熱酸化は、例えば、酸素（Ｏ2）ガスと水素（Ｈ2）ガスとの混合ガス雰囲気中において１０００℃程度の温度で行ってもよい。これにより、炭化珪素基体１００のおもて面全面がゲート絶縁膜６で覆われる。
【００５１】
エッジ終端領域１０２において炭化珪素基体１００のおもて面を覆うゲート絶縁膜６を、その厚さのままで絶縁層１２としてもよいし、さらに絶縁膜を堆積して厚さを増して絶縁層１２としてもよい。次に、ゲート絶縁膜６および絶縁層１２上に、ポリシリコン層を形成する。このポリシリコン層は、例えばリン（Ｐ）がドープされていてもよいし、ノンドープであってもよい。次に、ポリシリコン層をパターニングして選択的に除去し、メイン半導体素子１０のゲート電極７、および、温度センス部２０のｐ型ポリシリコン層２１およびｎ型ポリシリコン層２２になる部分として残す。
【００５２】
ゲート絶縁膜６および絶縁層１２上にリンドープのポリシリコン層を堆積した場合、絶縁層１２上に残したポリシリコン層のうち、ｐ型ポリシリコン層２１となる部分にｐ型不純物をイオン注入してｐ型に反転させればよい。また、ゲート絶縁膜６および絶縁層１２上にノンドープのポリシリコン層を堆積した場合、ゲート絶縁膜６および絶縁層１２上に残したポリシリコン層の、ゲート電極７、ｐ型ポリシリコン層２１およびｎ型ポリシリコン層２２にそれぞれ対応する部分を例えばイオン注入により所定の導電型にすればよい。
【００５３】
次に、炭化珪素基体１００のおもて面全面に、ゲート電極７、ｐ型ポリシリコン層２１およびｎ型ポリシリコン層２２を覆うように、層間絶縁膜８を例えば１．０μｍの厚さで成膜（形成）する。層間絶縁膜８は、例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などを材料としてもよい。次に、フォトリソグラフィおよびエッチングにより、層間絶縁膜８、ゲート絶縁膜６および絶縁層１２をパターニングして第１〜４コンタクトホール８ａ〜８ｄを形成する。次に、熱処理（リフロー）により層間絶縁膜８を平坦化する。
【００５４】
次に、例えばスパッタ法により、第１〜４コンタクトホール８ａ〜８ｄに埋め込むように、層間絶縁膜８上に金属膜を形成する。この金属膜は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）を材料としてもよい。また、金属膜は、材料の異なる複数の金属膜を積層してなる積層構造を有していてもよい。次に、フォトリソグラフィおよびエッチングにより金属膜をパターニングし、ソース電極９、ゲートパッド、アノード電極２３、カソード電極２４、および温度センス部２０以外の回路部の電極パッドとして残す。
【００５５】
次に、例えばスパッタ法により、炭化珪素基体１００の裏面（ｎ+型炭化珪素基板１の裏面）に、ドレイン電極１１となる例えばニッケル（Ｎｉ）膜を形成する。次に、例えば９７０℃の温度での熱処理により、ドレイン電極１１と炭化珪素基体１００とのオーミックコンタクトを形成する。また、ソース電極９の、炭化珪素基体１００との接触部がオーミックコンタクトを形成しやすい材料で構成されている場合、ドレイン電極１１と炭化珪素基体１００とのオーミックコンタクトと同時に、ソース電極９と炭化珪素基体１００とのオーミックコンタクトを形成してもよい。
【００５６】
次に、ドレイン電極１１として形成したニッケル膜の表面に、ドレイン電極１１となる例えばチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に形成する。次に、炭化珪素基体１００のおもて面に、パッシベーション膜等の保護膜（不図示）を形成する。その後、炭化珪素基体１００をチップ状に切断（ダイシング）して個片化することで、図１〜３に示す半導体装置が完成する。
【００５７】
以上、説明したように、実施の形態１によれば、温度センス部のアノード領域とメイン半導体素子のソース領域とを炭化珪素基体のおもて面上で配線接続することで、メイン半導体素子のオン時にメイン半導体素子に流れるドリフト電流が温度センス部となるダイオードの順方向電流となる。すなわち、温度センス部を駆動させるための電流源をメイン半導体素子と同一の炭化珪素基体に内蔵することができる。このため、温度センス部を駆動させるための外部電流源を設ける必要がなく、外部部品の数を削減することができる。これにより、外部部品の数が増えることで生じる、半導体装置の製品としての信頼性低下を防止することができる。したがって、メイン半導体素子の温度を高精度に検出することができる。
【００５８】
また、実施の形態１によれば、メイン半導体素子と同一の炭化珪素基体に、メイン半導体素子の保護回路である温度センス部および電流センス部を配置するにあたって、温度センス部と電流センス部とが配線（電極パッド）を共有する。このため、電極パッドの数を削減することができ、低コスト化を図ることができる。また、実施の形態１によれば、メイン半導体素子のＭＯＳゲート構造部、および、メイン半導体素子と同一の炭化珪素基体に設けたダイオードのみで半導体装置を構成可能であり、素子構造が簡略である。このため、さらに信頼性を向上させることができる。
【００５９】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図４，５は、実施の形態２にかかる半導体装置の断面構造を示す断面図である。実施の形態２にかかる半導体装置の電極パッドの平面レイアウトは、実施の形態１（図１参照）と同様である。図４には、図１の切断線Ａ−Ａ’における断面構造を示す。図５には、図１の切断線Ｂ−Ｂ’における断面構造を示す。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置は、温度センス部２０を炭化珪素基体１００内の拡散領域で形成した点である。
【００６０】
具体的には、温度センス部２０は、ｐ+型アノード領域４１およびｐ型ベース領域４３とｎ+型カソード領域４２との間のｐｎ接合で形成された横型ダイオード（拡散ダイオード）である。ｐ型ベース領域４３は、エッジ終端領域１０２における炭化珪素基体１００のおもて面の表面層に選択的に設けられている。また、ｐ型ベース領域４３は、最外ｐ型ベース領域１３よりも外側に、最外ｐ型ベース領域１３と離して配置されている。最外ｐ型ベース領域１３の外側の端部は、例えば、活性領域１０１とエッジ終端領域１０２との境界付近に位置する。
【００６１】
ｐ+型アノード領域４１およびｎ+型カソード領域４２は、ｐ型ベース領域４３の内部に互いに離して、それぞれ選択的に設けられている。エッジ終端領域１０２において、炭化珪素基体１００のおもて面は層間絶縁膜８で覆われており、層間絶縁膜８に開口された第３，４コンタクトホール８ｃ，８ｄにそれぞれｐ+型アノード領域４１およびｎ+型カソード領域４２が露出している。
【００６２】
アノード電極２３は、第３コンタクトホール８ｃを介してｐ+型アノード領域４１に接する。また、アノード電極２３は、実施の形態１と同様に、第２コンタクトホール８ｂを介して、メイン半導体素子１０を構成する少なくとも１つの単位セルのｎ+型ソース領域４およびｐ+型コンタクト領域５に接する。カソード電極２４は、第４コンタクトホール８ｄを介してｎ+型カソード領域４２に接する。
【００６３】
実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ポリシリコンダイオードを形成する工程に代えて、ｐ型ベース領域４３、ｐ+型アノード領域４１およびｎ+型カソード領域４２からなる拡散ダイオードを形成すればよい。ｐ型ベース領域４３、ｐ+型アノード領域４１およびｎ+型カソード領域４２は、例えば、それぞれ、メイン半導体素子１０のｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト領域５と同時に形成されてもよい。
【００６４】
以上、説明したように、実施の形態２によれば、温度センス部を拡散ダイオードで構成した場合においても、実施の形態１と同様の効果を得ることができる。
【００６５】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図６は、実施の形態３にかかる半導体装置の平面レイアウトの一例を示す平面図である。図７は、図６の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図８は、図６の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図６には、電極パッドの平面レイアウトの他に、後述するｐ+型コンタクト領域６６、ｐ+型アノード領域７１およびｎ+型カソード領域７２の平面レイアウトを破線で示す。電極パッド（ソース電極９、アノード電極７３およびカソード電極７４）の平面レイアウトは、実施の形態１と同様である。
【００６６】
実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側の表面に積層したｐ型炭化珪素層５０で、メイン半導体素子１０のｐ型ベース領域３や、温度センス部２０のｐ+型アノード領域７１およびｎ+型カソード領域７２を構成している点である。すなわち、実施の形態３にかかる半導体装置は、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層２およびｐ型炭化珪素層５０を順に積層してなる炭化珪素基体１００で構成されている。
【００６７】
具体的には、活性領域１０１において、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、第１ｐ型ベース領域５１が選択的に設けられている。ｎ-型炭化珪素層２の、第１ｐ型ベース領域５１および後述する第３ｐ型ベース領域６１以外の部分がドリフト領域である。ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、第１ｐ型ベース領域５１を覆うようにｐ型炭化珪素層５０が設けられている。ｐ型炭化珪素層５０の不純物濃度は、第１ｐ型ベース領域５１の不純物濃度よりも低くてもよい。
【００６８】
ｐ型炭化珪素層５０の内部には、深さ方向に第１ｐ型ベース領域５１に対向する部分に、ｎ+型ソース領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられている。また、ｐ型炭化珪素層５０の内部には、ｐ型炭化珪素層５０を深さ方向に貫通してドリフト領域に達するｎ型ＪＦＥＴ領域５２が設けられている。ｐ型炭化珪素層５０の、ｎ+型ソース領域４、ｐ+型コンタクト領域５、ｎ型ＪＦＥＴ領域５２および後述する第４ｐ型ベース領域６２以外の部分は、第２ｐ型ベース領域５３である。第１，２ｐ型ベース領域５１，５３は、実施の形態２のｐ型ベース領域３に相当する。
【００６９】
ゲート電極７は、実施の形態２と同様に、第２ｐ型ベース領域５３（ｐ型ベース領域３）の、ｎ型ＪＦＥＴ領域５２とｎ+型ソース領域４とに挟まれた部分の表面上にゲート絶縁膜６を介して設けられている。ソース電極９およびドレイン電極１１の構成は、実施の形態２と同様である。すなわち、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層２およびｐ型炭化珪素層５０を順に積層してなる炭化珪素基体１００を用いた場合においても、実施の形態２と同様に、活性領域１０１にメイン半導体素子１０が配置される。
【００７０】
エッジ終端領域１０２において、温度センス部２０は、炭化珪素基体１００のおもて面側に設けられたｐ型ベース領域６３に配置されている。具体的には、エッジ終端領域１０２において、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、第３ｐ型ベース領域６１が選択的に設けられている。第３ｐ型ベース領域６１は、活性領域１０１側から延在するｐ型炭化珪素層５０で覆われている。ｐ型炭化珪素層５０の、第３ｐ型ベース領域６１に深さ方向Ｚに対向する部分（以下、第４ｐ型ベース領域とする）６２の周囲を囲むようにｎ型領域６４が設けられている。ｎ型領域６４は、ｐ型炭化珪素層５０を深さ方向Ｚに貫通してドリフト領域に達する。
【００７１】
第３，４ｐ型ベース領域６１，６２は、上述したｐ型ベース領域６３である。ｐ型ベース領域６３は、メイン半導体素子１０のｐ型ベース領域３と離して配置されている。ｐ型ベース領域６３の内部には、第４ｐ型ベース領域６２を深さ方向Ｚに貫通して第３ｐ型ベース領域６１に達するｎ型分離領域６５およびｐ+型コンタクト領域６６がそれぞれ選択的に設けられている。ｎ型分離領域６５の深さは、例えば、第４ｐ型ベース領域６２の厚さよりも深く、ｐ型ベース領域６３の厚さよりも浅い。ｐ+型コンタクト領域６６は、ｎ型分離領域６５の周囲を囲む例えば矩形枠状の平面レイアウトに配置されている（図６）。
【００７２】
ｐ+型コンタクト領域６６には、第５コンタクトホール８ｅを介してメイン半導体素子１０のソース電極９が接する。また、メイン半導体素子１０のソース電位に固定されたコンタクト電極６７が第６コンタクトホール８ｆを介してｐ+型コンタクト領域６６に接していてもよい。コンタクト電極６７は、図示省略する部分で、メイン半導体素子１０のソース電極９に電気的に接続されていてもよい。図６〜８には、ソース電極９がｐ+型コンタクト領域６６に接し、かつメイン半導体素子１０のソース電位のコンタクト電極６７が設けられている場合を示す。
【００７３】
ｐ+型コンタクト領域６６をメイン半導体素子１０のソース電位に固定することで、メイン半導体素子１０の内蔵ダイオード１０ａの動作時に、メイン半導体素子１０のｐ型ベース領域３に蓄積される正電荷を引き抜くことができる。メイン半導体素子１０の内蔵ダイオード１０ａとは、ｐ型ベース領域３とドリフト領域（ｎ-型炭化珪素層２）との間のｐｎ接合で形成される寄生ダイオード（ボディダイオード）である。メイン半導体素子１０の内蔵ダイオード１０ａを動作させない場合、ｐ+型コンタクト領域６６は、ソース電極およびコンタクト電極６７ともに接触させずに、フローティング電位としてもよい。
【００７４】
ｎ型分離領域６５の内部には、ｐ+型アノード領域７１およびｎ+型カソード領域７２がそれぞれ選択的に設けられている。ｐ+型アノード領域７１とｎ+型カソード領域７２との間のｐｎ接合で温度センス部２０を構成する拡散ダイオードが形成されている。図７には、ｐ+型アノード領域７１よりも外側にｎ+型カソード領域７２を配置した場合を示すが、これに限らず、ｐ+型アノード領域７１およびｎ+型カソード領域７２の配置は種々変更可能である。温度センス部２０は、ｐ型ベース領域６３とｎ型分離領域６５との間のｐｎ接合で、メイン半導体素子１０と電気的に分離されている。
【００７５】
アノード電極７３は、実施の形態２と同様に、第３コンタクトホール８ｃを介してｐ+型アノード領域７１に接する。かつ、アノード電極７３は、実施の形態２と同様に、第２コンタクトホール８ｂを介してメイン半導体素子１０を構成する少なくとも１つの単位セルのｎ+型ソース領域４およびｐ+型コンタクト領域５に接する。カソード電極７４は、実施の形態２と同様に、第４コンタクトホール８ｄを介してｎ+型カソード領域７２に接する。コンタクト電極６７、アノード電極７３およびカソード電極７４は、実施の形態１と同様に、炭化珪素基体１００のおもて面上に配置された電極パッドである。
【００７６】
上述したように温度センス部２０のｐ+型アノード領域７１がメイン半導体素子１０のｎ+型ソース領域４およびｐ+型コンタクト領域５に電気的に接続されていることで、実施の形態１と同様に、メイン半導体素子１０のオン時に、温度センス部２０を順バイアスして通電させることができる。メイン半導体素子１０のオン時における温度センス部２０の動作は実施の形態１と同様である。また、メイン半導体素子１０のドレイン電極１１に対して正の電圧がソース電極９に印加され、メイン半導体素子１０の内蔵ダイオード１０ａが順バイアスされ通電（動作）されたとき、温度センス部２０は次のように動作する。
【００７７】
メイン半導体素子１０の内蔵ダイオード１０ａが通電されたとき、メイン半導体素子１０のソース電位に固定されたｐ型ベース領域６３と、ｎ-型炭化珪素層２との間のｐｎ接合で形成される寄生ダイオード１０ｃも順バイアスされ通電する。寄生ダイオード１０ｃが順バイアスされたことによるキャリアの移動がエッジ終端領域１０２の寄生ｎｐｎバイポーラトランジスタ１０ｂのベース電流となる。このため、ｎ+型カソード領域７２、ｎ型分離領域６５、ｐ型ベース領域６３、ドリフト領域およびｎ+型炭化珪素基板１の経路で電流３３が流れ、寄生ｎｐｎバイポーラトランジスタ１０ｂがオンする。寄生ｎｐｎバイポーラトランジスタ１０ｂとは、ｎ+型カソード領域７２、ｎ型分離領域６５、ｐ型ベース領域６３およびドリフト領域（ｎ-型炭化珪素層２）から寄生素子である。
【００７８】
すなわち、寄生ｎｐｎバイポーラトランジスタ１０ｂは、メイン半導体素子１０のソース−ドレイン間電圧で駆動する電圧駆動型となる。そして、寄生ｎｐｎバイポーラトランジスタ１０ｂを流れる電流３３が温度センス部２０の順方向電流３４となる。したがって、ｐ型ベース領域３、ｎ+型ソース領域４、アノード電極７３、ｐ+型アノード領域７１、ｎ+型カソード領域７２および寄生ｎｐｎバイポーラトランジスタ１０ｂの経路で電流３４，３３が流れ、メイン半導体素子１０のｐ型ベース領域３に蓄積された正電荷（ホール）が引き抜かれる。これにより、メイン半導体素子１０の内蔵ダイオード１０ａの劣化を防止することができる。
【００７９】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。実施の形態３によれば、メイン半導体素子１０の内蔵ダイオード１０ａを、例えばインバータにおいてモータなどの誘導負荷に流れる電流（負荷電流）を転流させるための保護ダイオードとして用いることができる。
【００８０】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図９は、実施の形態４にかかる半導体装置の断面構造を示す断面図である。実施の形態４にかかる半導体装置の電極パッドの平面レイアウトは、実施の形態３（図６参照）と同様である。図９には、図６の切断線Ｃ−Ｃ’における断面構造を示す。図６の切断線Ｄ−Ｄ’における断面構造は、図８の活性領域１０１の構成を図９の活性領域１０１に代えたものである（不図示）。
【００８１】
実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、メイン半導体素子１０のＭＯＳゲート構造部をトレンチゲート構造とした点である。エッジ終端領域１０２の構成は、実施の形態３と同様である。以下に、メイン半導体素子１０のＭＯＳゲート構造部について、実施の形態３と異なる部分のみを説明する。
【００８２】
第１ｐ型ベース領域８１は、活性領域１０１においてｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側の表面にほぼ一様に設けられる。ｐ型炭化珪素層５０および第１ｐ型ベース領域８１を貫通してドリフト領域に達するトレンチ８３が設けられている。トレンチ８３の内部には、ゲート絶縁膜８４を介してゲート電極８５が設けられている。隣り合うトレンチ８３間（メサ部）に、ｎ+型ソース領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられている。
【００８３】
ｎ+型ソース領域４は、トレンチ８３の側壁のゲート絶縁膜８４を挟んでゲート電極８５に対向する。ｐ型炭化珪素層５０の、ｎ+型ソース領域４およびｐ+型コンタクト領域５以外の部分は、第２ｐ型ベース領域８２である。第１，２ｐ型ベース領域８１，８２は、実施の形態２のｐ型ベース領域３に相当する。これらｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５、トレンチ８３、ゲート絶縁膜８４およびゲート電極８５でトレンチゲート構造が構成される。
【００８４】
以上、説明したように、実施の形態４によれば、メイン半導体素子をトレンチゲート構造の縦型ＭＯＳＦＥＴとした場合において、実施の形態１〜３と同様の効果を得ることができる。
【００８５】
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１０は、実施の形態５にかかる半導体装置の断面構造を示す断面図である。実施の形態５にかかる半導体装置の電極パッドの平面レイアウトは、実施の形態３（図６参照）と同様である。図１０には、図６の切断線Ｃ−Ｃ’における断面構造を示す。図６の切断線Ｄ−Ｄ’における断面構造は、図８の活性領域１０１の構成を図１０の活性領域１０１に代えたものである（不図示）。
【００８６】
実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、隣り合うトレンチ（以下、ゲートトレンチとする）８３間に、コンタクトトレンチ８６を設けた点である。コンタクトトレンチ８６とは、ソース電極９が埋め込まれたトレンチである。コンタクトトレンチ８６の内壁に露出する半導体領域とソース電極９とでコンタクトが形成される。以下に、メイン半導体素子１０のＭＯＳゲート構造部について、実施の形態４と異なる部分のみを説明する。
【００８７】
コンタクトトレンチ８６は、ｐ型炭化珪素層５０を深さ方向Ｚに貫通して第１ｐ型ベース領域８１に達する。ｎ+型ソース領域４は、ゲートトレンチ８３とコンタクトトレンチ８６との間に設けられている。ｎ+型ソース領域４は、ゲートトレンチ８３の側壁のゲート絶縁膜８４を挟んでゲート電極８５に対向するとともに、コンタクトトレンチ８６の側壁においてソース電極９に接する。ｐ+型コンタクト領域５は、第１ｐ型ベース領域８１に選択的に設けられている。
【００８８】
また、ｐ+型コンタクト領域５は、第１ｐ型ベース領域８１を深さ方向に貫通してドリフト領域に達する。ｐ+型コンタクト領域５は、コンタクトトレンチ８６の底面においてソース電極９に接する。隣り合うゲートトレンチ８３間においてドリフト領域には、ｐ+型コンタクト領域５よりも深い位置に、第５ｐ型ベース領域８７が設けられている。第５ｐ型ベース領域８７のドレイン側端部は、例えば、ゲートトレンチ８３の底面よりもドレイン側に位置する。
【００８９】
以上、説明したように、実施の形態５によれば、トレンチゲート構造のメイン半導体素子にソース電極とのコンタクトトレンチを設けた場合においても、実施の形態１〜４と同様の効果を得ることができる。
【００９０】
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、温度センス部のアノード領域とカソード領域とを第１方向に並べて配置しているが、温度センス部のアノード領域およびカソード領域は第２方向に並べて配置してもよい。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、窒化ガリウム（ＧａＮ）などの他のワイドバンドギャップ半導体を用いた半導体装置や、シリコンを用いた半導体装置においても同様の効果を奏する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００９１】
以上のように、本発明にかかる半導体装置は、スイッチングデバイスとして用いられる半導体装置に有用であり、特に炭化珪素を用いた半導体装置に適している。
【符号の説明】
【００９２】
１  ｎ+型炭化珪素基板
２  ｎ-型炭化珪素層
３，３ａ，５１，５３，６１，６２，６３，８１，８２，８７  ｐ型ベース領域
３ｂ，１３  最外ｐ型ベース領域
４  ｎ+型ソース領域
５，６６  ｐ+型コンタクト領域
６，８４  ゲート絶縁膜
７，８５  ゲート電極
８  層間絶縁膜
８ａ〜８ｄ  コンタクトホール
９  ソース電極
１０  メイン半導体素子
１０ａ  メイン半導体素子の内蔵ダイオード
１０ｂ  エッジ終端領域の寄生ｎｐｎバイポーラトランジスタ
１１  ドレイン電極
１２  絶縁層
２０  温度センス部
２１  ｐ型ポリシリコン層
２２  ｎ型ポリシリコン層
２３，７３  アノード電極
２４，７４  カソード電極
３１〜３４  電流
４１，７１  ｐ+型アノード領域
４２，７２  ｎ+型カソード領域
４３  ｐ型ベース領域
５０  ｐ型炭化珪素層
５２  ｎ型ＪＦＥＴ領域
６４  ｎ型領域
６５  ｎ型分離領域
６７  コンタクト電極
８３  トレンチ
８６  コンタクトトレンチ
１００  炭化珪素基体
１０１  活性領域
１０２  エッジ終端領域
Ｘ  基体おもて面に平行な方向（第１方向）
Ｙ  基体おもて面に平行な方向で、第１方向と直行する方向（第２方向）
Ｚ  深さ方向
【図１】
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【図２】
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【図３】
2017208734.tif 000005
【図４】
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【図５】
2017208734.tif 000007
【図６】
2017208734.tif 000008
【図７】
2017208734.tif 000009
【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成30年6月1日(2018.6.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
一方、ゲート電極７にしきい値電圧未満の電圧が印加されているときには、ｐ型ベース領域３とドリフト領域（ｎ-型炭化珪素層２）との間のｐｎ接合が逆バイアスされた状態となる。このため、メイン半導体素子１０に電流３１は流れない。温度センス部２０にも電流３２は流れない。すなわち、メイン半導体素子１０はオフ状態を維持し、温度センス部２０は逆バイアスされ通電しない。このように、メイン半導体素子１０のゲート電圧を制御することによって、メイン半導体素子１０のオン・オフ（スイッチング動作）に連動させて、温度センス部２０をオン・オフさせることができる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2017208734.tif 000013
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2017208734.tif 000014
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2017208734.tif 000015
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
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【国際調査報告】
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2017208734.tif 000018
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