(57)【要約】  配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を提供する。フィンガー１は、複数行および複数列で配置され、フィンガー１中、同一行または、隣接する２つの行のフィンガー１の各々のゲート電極（Ｇ）に接続され、かつ、上記行に沿って形成されたゲート配線（１８）の上記行方向における中間領域からゲート端子（３）を介して入力された信号が供給される。
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【特許請求の範囲】
【請求項１】
複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、
上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、
上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、
上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、
上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、
上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されることを特徴とする複合型半導体装置。
【請求項２】
上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの中央領域に配置されていることを特徴とする請求項１に記載の複合型半導体装置。
【請求項３】
上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの外部に配置されており、
上記ゲート配線の上記行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つの幹配線と、上記ゲート配線に沿って形成され、かつ、上記幹配線の上記列方向の中間領域と上記ゲート端子とを接続する接続線とを備えていることを特徴とする請求項１に記載の複合型半導体装置。
【請求項４】
上記接続線の上記列方向の幅は、上記ゲート配線の上記列方向の幅より広いことを特徴とする請求項３に記載の複合型半導体装置。
【請求項５】
上記接続線は、上記列方向の中間領域の行の上記複数のノーマリーオフ型の電界効果トランジスタの上記列方向の中央部に配置されていることを特徴とする請求項３または４に記載の複合型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のノーマリーオフ型電界効果トランジスタを備えた半導体装置と、ノーマリーオン型電界効果トランジスタとを含む複合型半導体装置に関する。
【背景技術】
【０００２】
現在の半導体装置において主に使用されているＳｉ（シリコン）系の電界効果トランジスタはノーマリーオフ型である。ノーマリーオフ型電界効果トランジスタは、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧を印加した場合に導通し、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧が印加されていない場合に非導通になるトランジスタである。このノーマリーオフ型電界効果トランジスタの実現方法の一つとして、横方向２重拡散ＭＯＳ電界効果トランジスタ（LDMOSFET：The Lateral Double-Diffused MOS field effect transistor）がある。この横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極（Ｓ）とドレイン電極（Ｄ）が半導体基板の同じ面に形成される特徴と、さらに、ソース電極（Ｓ）から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるという特徴がある。【０００３】
一方、高耐圧、低損失、高速スイッチングおよび高温動作などの特徴を有するために実用化の研究が進められているＧａＮなどのＩＩＩ−Ｎ系の電界効果トランジスタは、ノーマリーオン型である。ノーマリーオン型電界効果トランジスタは、負のしきい値電圧を有し、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも低い場合に非導通になり、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも高い場合に導通する。このようなノーマリーオン型電界効果トランジスタを半導体装置において使用すると、従来のゲート駆動回路を使用できないことなどの様々な問題が発生する。【０００４】
そこで、下記特許文献１には、ノーマリーオン型電界効果トランジスタとノーマリーオフ型の電界効果トランジスタを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案されている。また、下記特許文献２には、ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧が高くなって上記ノーマリーオフ型の電界効果トランジスタが破壊されるのを防止するため、上記ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間にツェナーダイオードを接続し、ドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧を上記ノーマリーオフ型の電界効果トランジスタの耐圧以下に制限する方法が提案されている。下記特許文献３には、ゲート電極シャント用基板配線と接続してゲート抵抗を低減する方法が提案されている。下記特許文献４には、パワーＭＯＳＦＥＴのゲート電極とｎ＋型ドレイン領域との間に介在するオフセットドレイン領域を二重オフセット構造とし、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくする構成について記載されている。下記特許文献５には、ソース／ドレインの配線抵抗の上昇を抑制し、ゲート配線の低抵抗化を図る方法について記載されている。下記特許文献６には、ゲート配線パターンを改良してチップ面積を有効に利用して有効セル数を増加するかあるいはチップ面積を小さくし得るようにした構成について記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本国公開特許公報「特開２００６−１５８１８５号公報（２００６年６月１５日公開）」
【特許文献２】日本国公開特許公報「特開２００６−３２４８３９号公報（２００６年１１月３０日公開）」
【特許文献３】日本国公開特許公報「特開２０１２−２４４０３９号公報（２０１２年１２月１０日公開）」
【特許文献４】日本国公開特許公報「特開２０１０−１７１４３３号公報（２０１０年８月５日公開）」
【特許文献５】日本国公開特許公報「特開２０１０−１２３７７４号公報（２０１０年６月３日公開）」
【特許文献６】日本国公開特許公報「平８−１８１３０７号公報（１９９６年７月１２日公開）」
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来のノーマリーオフ型の複合型半導体装置に備えられたノーマリーオフ型の半導体装置は、フィンガーと呼ばれる小さなノーマリーオフ型の電界効果トランジスタの集合体で構成される場合が多い。この各々のフィンガーのゲート電極（Ｇ）は、上記ノーマリーオフ型の半導体装置のゲート端子からメタル配線で接続される。したがって、上記ノーマリーオフ型の半導体装置のゲート端子の近くに配置されたフィンガーのゲート電極に伝達されるゲート信号に比べ、上記ノーマリーオフ型の半導体装置のゲート端子のある辺と反対側に配置されたフィンガーのゲート電極に伝達されるゲート信号は大きく遅れることとなる。これが原因で複合型半導体装置の応答性能の低下が生じていた。また、このような場合、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊が生じ易いので、複合型半導体装置としての信頼性にも問題があった。【０００７】
上記特許文献１および２に開示されている構成においては、これらの応答性能の低下の問題や信頼性の問題が生じてしまう。【０００８】
上記特許文献３〜６に開示されている構成においては、ゲート配線の抵抗を下げることには着目しているものの、ゲート端子に対するトランジスタの配置位置によって生じるゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することには特に着目していないので、応答性能の低下の問題や信頼性の問題は満足する程に改善できない。【０００９】
本発明の目的は、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の複合型半導体装置は、上記課題を解決するために、複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されることを特徴としている。【００１１】
上記構成によれば、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されるので、配線抵抗の影響により、上記複数のノーマリーオフ型の電界効果トランジスタの配置位置によって生じる上記ゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊を防げるので、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を実現できる。
【発明の効果】
【００１２】
本発明の一態様によれば、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を実現できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る複合型半導体装置に備えられたノーマリーオフ型のフィンガーを含む半導体装置の概略構成を示す回路図である。
【図２】図１に図示した半導体装置をゲート端子が形成されている面方向から見た図である。
【図３】図１に図示した半導体装置に備えられたノーマリーオフ型のフィンガーの概略構成を示す図であり、（ａ）はフィンガーの平面図であり、（ｂ）はフィンガーの断面図である。
【図４】図１に図示した半導体装置に備えられた複数の単位ブロックを示す図である。
【図５】図１に図示した半導体装置の動作を評価する評価回路の概略構成を示す回路図である。
【図６】図１に図示した半導体装置の動作タイミングを示す図である。
【図７】図１に図示したノーマリーオフ型のフィンガーを備えた半導体装置と、ノーマリーオン型電界効果トランジスタとを備えた複合型半導体装置の回路図である。
【図８】図７に図示した複合型半導体装置の概略構成を示す図である。
【図９】本発明の実施の形態２に係る複合型半導体装置に備えられた半導体装置をゲート端子が形成されている面方向から見た図である。
【図１０】本発明の実施の形態３に係る複合型半導体装置に備えられた半導体装置における複数のノーマリーオフ型のフィンガーから構成された単位ブロックの一部を示す図である。
【図１１】本発明の実施の形態４に係る複合型半導体装置に備えられた半導体装置における複数のノーマリーオフ型のフィンガーから構成された単位ブロックの一部を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成の寸法、材質、形状、相対配置、加工法などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。さらに図面は模式的なものであり、寸法の比率、形状は現実のものとは異なる。
【００１５】
本発明の実施の形態を図１〜図１１に基づいて説明すれば以下のとおりである。
【００１６】
〔実施の形態１〕
以下、本発明の一実施形態について、図１〜図８に基づいて説明する。
【００１７】
図１は、複合型半導体装置４０に備えられたノーマリーオフ型のフィンガー１を含む半導体装置３０の概略構成を示す回路図である。
【００１８】
図示されているように、ノーマリーオフ型の半導体装置（ノーマリーオフ型の横型電界効果トランジスタ）３０は、５行×２ｎ列に配置された小さな電界効果トランジスタである５×２ｎ個のノーマリーオフ型のフィンガー１と、ドレイン端子２と、ゲート端子３と、ソース端子４と、ツェナーダイオード５と、を含む。なお、上記ｎは２以上の自然数であればよいが、本実施の形態においては、ｎが１０００である場合を一例に挙げて説明する。
【００１９】
図２は、図１に図示したノーマリーオフ型の半導体装置３０をゲート端子３が形成されている面方向から見た図である。
【００２０】
図示されているように、ノーマリーオフ型の半導体装置３０においては、図中左側にフィンガー１の集合体であるブロック１７が配置されており、ツェナーダイオード５は、ブロック１７に隣接するように、図中右側に配置されている。
【００２１】
ブロック１７の最上部には露出するように、ドレイン端子２が形成されており、ドレイン端子２の中央部に設けられたドレイン端子開口部２０を介して、ゲート端子３が露出している。ドレイン端子２とゲート端子３とは、同一層によって形成され、ドレイン端子２とゲート端子３との電気的な絶縁は、ゲート端子３を囲むように形成された絶縁層（図示せず）の横方向の厚さで確保している。
【００２２】
（フィンガー）
図１に図示されているように、フィンガー１は、ノーマリーオフ型の半導体装置（ノーマリーオフ型の横型電界効果トランジスタ）３０がノーマリーオフ型であるため、ノーマリーオフ型の小さな電界効果トランジスタであり、ゲート電極（Ｇ）と、ドレイン電極（Ｄ）と、ソース電極（Ｓ）とを備えている。ノーマリーオフ型の半導体装置３０は、このフィンガー１と呼ばれる小さな電界効果トランジスタの集合体（ブロック１７）を備えている。なお、フィンガー１の個数ｎは、電流容量によって数千〜数万であり、数千〜数万個のフィンガーの集合体（ブロック）を構成するのが一般的である。
【００２３】
本実施の形態においては、ノーマリーオフ型の半導体装置３０が、行方向および列方向に沿って５行×２０００列に配置された５×２０００個のフィンガー１の集合体（ブロック１７）を備えている場合を一例に挙げて説明するが、上述したように、フィンガー１の個数はこれに限定されることはないが、ノーマリーオフ型の半導体装置３０は、ノーマリーオフ型の横型電界効果トランジスタであるため、行数よりは列数が大きい。
【００２４】
なお、（１、１）〜（５、２ｎ）のフィンガー１のソース電極（Ｓ）は、後述するように裏面に配されたソース端子４と接続する必要がある。したがって、フィンガー１は横方向２重拡散ＭＯＳ電界効果トランジスタ（LDMOSFET：The Lateral Double-Diffused MOS field effect transistor）の構造を有することが好ましく、本実施の形態においては、フィンガー１は横方向２重拡散ＭＯＳ電界効果トランジスタである。横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極とドレイン電極が半導体基板の同じ面に形成される特徴があるが、さらにソース電極から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるからである。
【００２５】
図３は、図１に図示した半導体装置３０に備えられたノーマリーオフ型のフィンガー１の概略構成を示す図であり、図３の（ａ）はフィンガー１の平面図であり、図３の（ｂ）はフィンガー１の図３の（ａ）におけるＡ−Ａ線の断面図である。
【００２６】
図３の（ａ）および図３の（ｂ）に図示されているように、ブロック１７に含まれる各々のフィンガー１は、例えば、以下のような構造を有することができる。
【００２７】
フィンガー１に備えられたＰ＋＋型Ｓｉ系基板（P++sub）の上面には、半導体領域としてＰ型エピキシャル層（P-epi）が形成されている。そして、Ｐ型エピキシャル層（P-epi）の上部には、離れた位置に、Ｐ型のボディ領域（ＰＢ）とｎ型の拡散層（ｎｈｖ）とが形成されており、Ｐ型のボディ領域（ＰＢ）とｎ＋層（n+）とでフィンガー１のソース領域を形成し、ｎ型の拡散層（ｎｈｖ）とｎ＋層（n+）とでフィンガー１のドレイン領域を形成している。
【００２８】
図３の（ｂ）に図示されているように、ソース電極（Ｓ）を含むソース配線２３は、貫通孔（スル―ホール）を介して、上記ソース領域およびＰ＋＋型Ｓｉ系基板（P++sub）と接続されているので、ソース配線２３はＰ＋＋型Ｓｉ系基板（P++sub）の下面に形成された基板電極であるソース端子４とも接続されていることとなる。一方、ドレイン電極（Ｄ）を含むドレイン配線２４は、貫通孔（スル―ホール）を介して、上記ドレイン領域と接続されているとともに、ドレインコンタクト（ドレイン貫通孔）２５を介して、ドレイン端子２（ドレインパッドとも言う）とも接続されている。そして、フィンガー１のポリシリコンゲート２２は、図３の（ａ）に図示されているように、ゲートコンタクト（ゲート貫通孔）２１を介して、ゲート電極（Ｇ）を含むゲート配線１８と接続されている。
【００２９】
なお、ゲート電極（Ｇ）を含むゲート配線１８とソース電極（Ｓ）を含むソース配線２３とドレイン電極（Ｄ）を含むドレイン配線２４とは同一層で形成されており、ドレイン端子２とここで図示していないゲート端子３とは同一層で形成され、ドレイン端子２のドレイン端子開口部２０内の一部にゲート端子３が存在する。そして、ここで図示していないゲート端子３と、ゲート配線１８または、後述するゲート配線の幹配線１９（図示せず）とは、図示していない貫通孔（スル―ホール）を介して、接続されている。
【００３０】
また、上記図１は、ゲート端子３と、フィンガー１のゲート電極（Ｇ）との相対的な位置関係およびその電気的な接続関係を図示するための回路図であるため、同一行の各々のフィンガー１のゲート電極（Ｇ）には、一つのゲート配線１８が接続するように簡略化して図示しているが、本実施の形態においては、図３の（ａ）に図示されているように、同一行の各々のフィンガー１のゲート電極（Ｇ）には、二つのゲート配線１８が接続され、これらのゲート配線１８は隣接する２行において共通のゲート配線となるようにしている。しかしながら、これに限定されることはなく、同一行の各々のフィンガー１のゲート電極（Ｇ）に、一つのゲート配線１８が接続するようにしてもよい。
【００３１】
（ノーマリーオフ型の半導体装置のゲート端子）
ノーマリーオフ型の半導体装置のゲート端子と、各々のフィンガーのゲート電極との間の配線距離を等距離にすることで配線抵抗のバラツキの影響によって生じる信号の伝達遅延のバラツキの問題は解消できるが、配線距離を等距離にするためには配線面積の増大を招き現実的ではない。
【００３２】
そこで、本実施の形態においては、ノーマリーオフ型の半導体装置のゲート端子３と、各々のフィンガー１のゲート電極（Ｇ）との間の配線距離のバラツキを最小にできるとともに、配線面積を増大させることなく、信号の伝達遅延のバラツキを抑制することができる以下で説明するような配置を採用した。
【００３３】
図１に図示されているように、ノーマリーオフ型の半導体装置３０のゲート端子３は、（１、１）〜（５、２ｎ）の各々のフィンガー１のゲート電極（Ｇ）に接続される。そして、例えば、ゲート端子３と（３、ｎ）のフィンガー１のゲート電極（Ｇ）との間の配線抵抗と、ゲート端子３と（１、１）のフィンガー１のゲート電極（Ｇ）との間の配線抵抗との差を小さくするため、図２および図３に図示されているように、本実施の形態においては、５行×２ｎ列に配置されたフィンガー１中、同一行のフィンガー１（例えば、（１、１）〜（１、２ｎ）のフィンガー１）または、隣接する２つの行のフィンガー１（例えば、（１、１）〜（２、２ｎ）のフィンガー１）の各々ゲート電極（Ｇ）に接続され、かつ、行方向に沿って形成された各々のゲート配線１８の上記行方向における中間領域からゲート端子３を介して入力された信号を供給できるように、ゲート端子３を５行×２ｎ列に配置されたフィンガー１の集合体（ブロック１７）の中央領域に配置するとともに、ゲート配線の幹配線１９を用いて、ゲート端子３と各ゲート配線１８の上記行方向における中間領域とを接続した。
【００３４】
ゲート端子３をフィンガー１の集合体（ブロック１７）の中央領域に配置することで、フィンガー１のゲート電極（Ｇ）とゲート端子３との間の距離の差によって生じる配線抵抗の差を抑制できる。また、ゲート配線１８の上記行方向における中間領域からゲート端子３を介して入力された信号を供給することによって、同一行における、フィンガー１のゲート電極（Ｇ）とゲート端子３を介して入力された信号の供給開始点との間の距離の差によって生じる信号の伝達遅延のバラツキを抑制できる。
【００３５】
なお、ゲート配線１８の上記行方向における中間領域とは、本実施の形態のように、１行に２０００個のフィンガー１が配置されている場合には、１０００番目のフィンガー１と１００１番目のフィンガー１との間、例えば、（１、ｎ）のフィンガー１と（１、ｎ＋１）のフィンガー１との間に存在するゲート配線１８を意味する。
【００３６】
また、５行×２ｎ列に配置されたフィンガー１の集合体（ブロック１７）の中央領域とは、本実施の形態のように、５行×２０００列にフィンガー１が配置されている場合には、（３、ｎ）のフィンガー１と（３、ｎ＋１）のフィンガー１との間の領域を意味する。
【００３７】
上記構成によれば、配線面積の増大を抑制しながら、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置３０および半導体装置３０を備えた複合型半導体装置４０を実現できる。
【００３８】
（ノーマリーオフ型の半導体装置のドレイン端子およびソース端子）
図１に図示されているように、（１、１）〜（５、２ｎ）の各々のフィンガー１のドレイン電極（Ｄ）は、ノーマリーオフ型の半導体装置３０のドレイン端子２に接続される。一方、（１、１）〜（５、２ｎ）の各々のフィンガー１のソース電極（Ｓ）は、ノーマリーオフ型の半導体装置３０のソース端子４に接続される。
【００３９】
（ツェナーダイオード）
図１に図示されているように、ノーマリーオフ型の半導体装置３０には、その耐圧以上の電圧が印加される場合があり、このような場合においてブレイクダウンを防ぐために、ノーマリーオフ型の半導体装置３０はツェナーダイオード５を備えている。ツェナーダイオード５のアノード電極（Ａ）はソース端子４に接続されており、カソード電極（Ｃ）はドレイン端子２に接続されている。ツェナーダイオード５は、上述した配線抵抗の影響が小さいため、その配置位置は特に考慮する必要はなく、本実施の形態においては、図２に図示されているように、フィンガー１の集合体（ブロック１７）の外側に配置した。
【００４０】
（ブロック）
図４は、５×２０００個のフィンガー１を集積化したブロック１７を構成する単位ブロック２９の一部を示す平面図である。
【００４１】
本実施の形態においては、単位ブロック２９は、１０００個のフィンガー１で構成されており、ブロック１７は、１０個の単位ブロック２９で構成されている。
【００４２】
以下、図５および図６に基づいて、ノーマリーオフ型の半導体装置３０の動作について説明する。
【００４３】
（評価回路）
図５は、図１に図示したノーマリーオフ型の半導体装置３０の動作を評価する評価回路の概略構成を示す回路図である。
【００４４】
図示されているように、評価回路は、ノーマリーオフ型の半導体装置３０と、パルスジェネレータ１３と、終端抵抗１４と、負荷抵抗１５と、電源１６とを含む。パルスジェネレータ１３の一方の端は接地されており、パルスジェネレータ１３の他方の端は、一端が接地された終端抵抗１４のもう一方の端に接続されているとともに、ノーマリーオフ型の半導体装置３０のゲート端子３に接続されている。ノーマリーオフ型の半導体装置３０のドレイン端子２は、負荷抵抗１５の一端に接続され、負荷抵抗１５のもう一方の端は−端子が接地された電源１６の＋端子に接続されている。ノーマリーオフ型の半導体装置３０のソース端子４は、接地されている。
【００４５】
（ノーマリーオフ型の半導体装置の動作について）
一般的に、ノーマリーオフ型の半導体装置においては、配線抵抗の影響によりオンの遅延時間（Ｖ（ゲート端子）がハイレベルになったタイミングからＶ（ドレイン端子）がローレベルになるタイミングまでの時間）に比べて、オフの遅延時間（Ｖ（ゲート端子）がローレベルになったタイミングからＶ（ドレイン端子）がハイレベルになるタイミングまでの時間）がより大きくなる傾向にある。
【００４６】
そして、フィンガーが数千〜数万で構成される一般的なノーマリーオフ型の半導体装置では配線抵抗の低減がオフの遅延時間の低減のためには必要であり、格段に配線抵抗の高い特定のフィンガーへの電流集中により、特定のフィンガーが破壊しないような対策が必要である。
【００４７】
そこで、本実施の形態のノーマリーオフ型の半導体装置３０においては、５行×２ｎ列に配置されたフィンガー１中、同一行のフィンガー１（例えば、（１、１）〜（１、２ｎ）のフィンガー１）または、隣接する２つの行のフィンガー１（例えば、（１、１）〜（２、２ｎ）のフィンガー１）の各々ゲート電極（Ｇ）に接続され、かつ、行方向に沿って形成された各々のゲート配線１８の上記行方向における中間領域からゲート端子３を介して入力された信号を供給できるように、ゲート端子３を５行×２ｎ列に配置されたフィンガー１の集合体（ブロック１７）の中央領域に配置するとともに、ゲート配線の幹配線１９を用いて、ゲート端子３と各ゲート配線１８の上記行方向における中間領域とを接続した。
【００４８】
図６は、図１に図示したノーマリーオフ型の半導体装置３０の動作タイミングを示す図である。
【００４９】
図６に図示されている各電圧は、図１に図示したノーマリーオフ型の半導体装置３０の点Ａ、点Ｆおよび点Ｇの電圧変化を示したものである。Ｖ（ゲート端子）はノーマリーオフ型の半導体装置３０のゲート端子３の電圧を、Ｖ（点Ａ）は図１中の点Ａの電圧を、Ｖ（点Ｆ）は図１中の点Ｆの電圧を、Ｖ（点Ｇ）は図１中の点Ｇの電圧を、Ｖ（ドレイン端子）はノーマリーオフ型の半導体装置３０のドレイン端子２の電圧を、それぞれ示している。
【００５０】
Ｖ（ゲート端子）に図示されているように、ゲート端子３にノーマリーオフ型の半導体装置３０がオンとなるゲート電圧以上の電圧（ハイレベル）が入力されると、先ず、Ｖ（点Ａ）に図示されているように、最も小さい配線抵抗の影響を受けて遅れて、ゲート端子３に最も近い（３、ｎ）のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が（３、ｎ）のフィンガー１のゲート電極（Ｇ）に入力されることとなる。ゲート端子３に最も近い（３、ｎ）のフィンガー１がオンになると、ノーマリーオフ型の半導体装置３０に電流が流れるため、それがＶ（ドレイン端子）に現れ、ゲート端子３に最も近い（３、ｎ）のフィンガー１がオンになるタイミングでＶ（ドレイン端子）はハイレベルからローレベルに変化する。
【００５１】
その後、ゲート端子３からの距離に応じた配線抵抗の影響を受けて順次に遅れて、該当するフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が該当するフィンガー１のゲート電極（Ｇ）に入力されることとなる。そして、Ｖ（点Ｆ）に図示されているように、（１、２）のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が（１、２）のフィンガー１のゲート電極（Ｇ）に入力された後に、Ｖ（点Ｇ）に図示されているように、最も大きい配線抵抗の影響を受けて遅れて、ゲート端子３から最も遠い（１、１）のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）が（１、１）のフィンガー１のゲート電極（Ｇ）に入力されることとなる。なお、これらの各タイミングにおいては、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、これらのタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。
【００５２】
なお、最も大きい配線抵抗の影響を受ける、ゲート端子３から最も遠い位置に配置されるフィンガー１として、（１、１）のフィンガー１を一例に挙げて説明したが、本実施の形態においては、（１、１）のフィンガー１、（１、２ｎ）のフィンガー１、（５、１）のフィンガー１および（５、２ｎ）のフィンガー１は、ゲート端子３からの距離が同じであるため、最も大きい配線抵抗の影響を受けることは言うまでもない。
【００５３】
Ｖ（ゲート端子）に図示されているように、ゲート端子３にノーマリーオフ型の半導体装置３０がオンとなるゲート電圧以上の電圧（ハイレベル）が一定期間入力された後、ローレベルに戻ると、Ｖ（点Ａ）に図示されているように、配線抵抗の影響で遅れて、（３、ｎ）のフィンガー１はオフとなるが、その電流の変化はまだ他のフィンガー１がオンしているためＶ（ドレイン端子）には現れない。時間の経過とともに同じく配線抵抗の影響で遅れて他のフィンガー１が順にオフとなり、（１、２）のフィンガー１がオフとなった後に、最後に（１、１）のフィンガー１がオフとなるが、（１、１）のフィンガー１がオフとなるまでＶ（ドレイン端子）はローレベルを維持し、（１、１）のフィンガー１がオフとなるタイミングでＶ（ドレイン端子）はハイレベルとなる。
【００５４】
上記構成によれば、配線面積を増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置３０を実現できる。
【００５５】
（ノーマリーオフ型の複合型半導体装置）
図７は、複合型半導体装置４０の概略構成を示す回路図である。
【００５６】
図示されているように、ノーマリーオフ型の複合型半導体装置４０は、ノーマリーオフ型の半導体装置３０と、ノーマリーオン型電界効果トランジスタ３１と、ドレイン端子３２と、ゲート端子３３と、ソース端子３４とを備えている。
【００５７】
ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）は複合型半導体装置４０のドレイン端子３２に、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）は複合型半導体装置４０のソース端子３４に、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は、横型電界効果トランジスタ２０のドレイン端子２に、それぞれ接続されている。
【００５８】
そして、ノーマリーオフ型の半導体装置３０のゲート端子３は複合型半導体装置４０のゲート端子３３に、ノーマリーオフ型の半導体装置３０のソース端子４は複合型半導体装置４０のソース端子３４に、それぞれ接続されている。なお、複合型半導体装置４０のソース端子３４は、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）およびノーマリーオフ型の半導体装置３０のソース端子４のそれぞれに接続されている。
【００５９】
複合型半導体装置４０では、耐圧制御はノーマリーオン型電界効果トランジスタ３１で行い、電流制御はノーマリーオフ型の電界効果トランジスタ、具体的には、ノーマリーオフ型の半導体装置３０で行うため、ノーマリーオフ型の半導体装置３０のオフの遅延時間は、複合型半導体装置４０でのオフの遅延時間を決定する最大の要因となる。
【００６０】
複合型半導体装置４０においては、配線面積を増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を抑制できる、応答性能および信頼性を改善した半導体装置３０を用いているので、応答性能および信頼性を改善した複合型半導体装置４０を実現できる。
【００６１】
図８は、パッケージ化された複合型半導体装置４０の概略構成を示す図である。
【００６２】
図示されているように、複合型半導体装置４０に備えられたダイパッド４１上には、Ｓｉ系基板上に形成されたノーマリーオフ型の半導体装置３０と、ＧａＮなどのＩＩＩ−Ｎ系基板上に形成されたノーマリーオン型電界効果トランジスタ３１とが、ダイボンドされている。
【００６３】
ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とその一端が複合型半導体装置４０のソース端子３４であるダイパッド４１とは第１ワイヤー４５で接続され、ノーマリーオフ型の半導体装置３０のゲート端子３と複合型半導体装置４０のゲート端子３３とは第２ワイヤー４６で接続され、ノーマリーオフ型の半導体装置３０のドレイン端子２とノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）とは第３ワイヤー４７で接続され、ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）と複合型半導体装置４０のドレイン端子３２とは第４ワイヤー４８で接続され、ノーマリーオフ型の半導体装置３０において、ソース配線とトレンチによって接続されたチップ裏面に形成された基板電極であるソース端子４（図示せず）は、ダイパッド４１と接続されている。
【００６４】
ドレイン端子３２、ゲート端子３３およびソース端子３４の３端子の一部をパッケージ４９で封止して複合型半導体装置４０は構成される。
【００６５】
なお、薄いメタル層にワイヤーボンドを行うと、メタル層が突き破れる恐れがあるため、本実施の形態においては、ノーマリーオフ型の半導体装置３０のドレイン端子２およびゲート端子３を含めたワイヤーボンドが必要な箇所のメタル層については、パワーメタルとも称される厚いメタル層で形成した。
【００６６】
なお、ノーマリーオン型電界効果トランジスタ３１に流れる電流は、第３ワイヤー４７と第４ワイヤー４８とを流れるため、ノーマリーオン型電界効果トランジスタ３１の裏面は主にチップを固定するために使用され、ダイパッド４１と導電性の材料で固定されるが、ダイパッド４１と絶縁物で固定されてもよい。
【００６７】
また、ＧａＮなどのＩＩＩ−Ｎ系の基板上に形成されたノーマリーオン型電界効果トランジスタ３１は、Ｓｉ系基板上に形成されたノーマリーオフ型の半導体装置３０に比べて面積当たりのオン抵抗が低いので、２つの電界効果トランジスタが同じサイズである場合、ノーマリーオフ型の半導体装置３０に比べてより大きな電流を流すことが可能である。
【００６８】
ノーマリーオン型電界効果トランジスタ３１とノーマリーオフ型の半導体装置３０の両チップをダイパッド４１にダイボンドするとともにワイヤーの形成スペースを確保しながら、Ｓｉ系基板上に形成されたノーマリーオフ型の半導体装置３０に大きな電流を流すことを可能にするためには、図８に図示されているように、両チップともに長方形の形状にするのが面積的に最も効率が良い。
【００６９】
複合型半導体装置４０は、長方形形状のノーマリーオン型電界効果トランジスタ３１およびノーマリーオフ型の半導体装置３０を備えているので、ノーマリーオフ型の半導体装置３０に大きな電流を流すことを可能であるとともに、面積的に効率の良い配置を実現できる。
【００７０】
また、複合型半導体装置４０は、ノーマリーオフ型の半導体装置３０にツェナーダイオード５を内蔵しているので、ノーマリーオフ型の半導体装置３０にその耐圧以上の電圧が印加される場合においてブレイクダウンを防ぐことができる。
【００７１】
本実施の形態においては、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とドレイン電極（Ｄ）とソース電極（Ｓ）とが同一面に形成されている場合を一例に挙げて説明したが、これに限定されることはなく、例えば、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）およびドレイン電極（Ｄ）が同一面（上面）に形成され、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は上記同一面の裏面（下面）に形成されてもよい。この場合においては、ノーマリーオフ型の半導体装置３０のゲート端子３およびソース端子４は、同一面(上面)に形成され、ドレイン端子２は、上記同一面の裏面（下面）に形成されることが好ましい。
【００７２】
なお、複合型半導体装置４０に高い耐圧を求める場合、複合型半導体装置４０に備えられたノーマリーオン型電界効果トランジスタ３１には、高い耐圧と低オン抵抗が必要となるため、ノーマリーオン型電界効果トランジスタ３１のサイズが大きくなる傾向にある。
【００７３】
また、ノーマリーオフ型の半導体装置３０には、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）と接続するため大きな面積のドレイン電極（Ｄ）が必要であるとともに、誤動作を防ぐために高スレッシュホールド電圧と低オン抵抗が必要となる。
【００７４】
一般的に、ノーマリーオフ型の半導体装置と、ノーマリーオン型電界効果トランジスタとを備えたノーマリーオフ型の複合型半導体装置では、ノーマリーオフ型の半導体装置のドレイン電極とソース電極間の電圧が高くなる現象があり、ノーマリーオフ型の電界効果トランジスタのみで構成された他のデバイスに比べてオンした時の電力がより高くなり、ノーマリーオフ型の半導体装置における各々のフィンガーの一部が先にオンすると、電力の集中による熱破壊が生じてしまう。
【００７５】
本実施の形態の複合型半導体装置４０においては、配線面積を増大させることなく、特定のフィンガー１への電力の集中による破壊を抑制できる信頼性を改善した半導体装置３０を用いているので、信頼性を改善した複合型半導体装置４０を実現できる。
【００７６】
なお、本実施の形態においては、横型電界効果トランジスタを例に挙げて説明を行ったが、本発明は横型電界効果トランジスタのみならず電界効果トランジスタ全般に適用可能である。
【００７７】
〔実施の形態２〕
次に、図９に基づいて、本発明の実施の形態２について説明する。本実施の形態におけるノーマリーオフ型の半導体装置３０ａにおいては、ゲート端子３がフロック１７の外側に配置されている点において、実施の形態１とは異なり、その他については実施の形態１において説明したとおりである。説明の便宜上、実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【００７８】
図９は、ノーマリーオフ型の半導体装置３０ａをゲート端子３が形成されている面方向から見た図である。
【００７９】
図示されているように、ノーマリーオフ型の半導体装置３０ａにおいては、ゲート端子３がフロック１７の外側に配置されている。そして、ノーマリーオフ型の半導体装置３０ａは、各々のゲート配線１８の行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つのゲート配線の幹配線１９ａと、ゲート配線１８に沿って形成され、かつ、ゲート配線の幹配線１９ａの上記列方向の中間領域とゲート端子３とを接続する接続線１９ｂとを備えている。
【００８０】
なお、ゲート配線１８とゲート配線の幹配線１９ａと接続線１９ｂとソース配線２３とドレイン配線２４とは、同一層のパターンニングよって形成することができ、ゲート端子３と接続線１９ｂとは、図示してない貫通孔（スル―ホール）を介して、接続されている。
【００８１】
そして、図示してないが、接続線１９ｂが形成される箇所においては、接続線１９ｂと、ソース配線２３およびドレイン配線２４とが、同一層で形成されているため、互いに重なってしまうのを避けるため、ソース配線２３およびドレイン配線２４は、接続線１９ｂと重ならないように、それぞれ２つに分けられている。
【００８２】
本実施の形態においては、ゲート端子３と、各々のゲート配線１８の行方向における中間領域とを、ゲート配線の幹配線１９ａと接続線１９ｂとを介して、接続させているので、例えば、ゲート端子３とゲート配線１８の端部とを接続させた場合に生じ得る配線抵抗のバラツキを抑制することができる。
【００８３】
本実施の形態においては、接続線１９ｂは、隣接するゲート配線１８との接触を避けて、ゲート配線の幹配線１９ａの上記列方向の中間領域に接続されればよい。なお、ゲート配線の幹配線１９ａの上記列方向の中間領域とは、本実施の形態のように、列方向に５個のフィンガー１が配置されている場合には、３列目のフィンガー１の間に存在するゲート配線の幹配線１９ａを意味する。
【００８４】
このようなノーマリーオフ型の半導体装置３０ａによれば、配線としては、ゲート配線の幹配線１９ａと接続線１９ｂを加えるのみであるため、配線面積を大幅に増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置３０ａおよび複合型半導体装置を実現できる。
【００８５】
なお、本実施の形態においては、ツェナーダイオード５がゲート端子３とブッロク１７との間に存在する場合において、接続線１９ｂの長さが長くなり生じ得る全体的な配線遅延の影響を排除するため、ツェナーダイオード５は、ノーマリーオフ型の半導体装置３０ａの一方の端部に、ゲート端子３は、ノーマリーオフ型の半導体装置３０ａの上記一方の端部と反対側の他方の端部に配置しているが、これに限定されることはなく、ツェナーダイオード５は、ゲート端子３とブッロク１７との間に存在していてもよい。
【００８６】
〔実施の形態３〕
次に、図１０に基づいて、本発明の実施の形態３について説明する。本実施の形態のノーマリーオフ型の半導体装置に備えられた接続線１９ｃは、該当する行のフィンガー１の中央を通るという点において実施の形態２とは異なり、その他については実施の形態２において説明したとおりである。説明の便宜上、実施の形態２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【００８７】
図１０は、接続線１９ｃが形成された単位ブロックの一部２９ａを示す図である。
【００８８】
接続線１９ｃは、ゲート配線１８に沿って形成され、かつ、図示していないゲート配線の幹配線１９ａの上記列方向の中間領域と図示していないゲート端子３とを接続する。
【００８９】
図示されているように、接続線１９ｃは、単位ブロックにおけるフィンガーの列方向の中央部すなわち、単位ブロックの列方向の中央部を通るように配置される。
【００９０】
そして、接続線１９ｃが形成される箇所においては、接続線１９ｃとソース配線２３およびドレイン配線２４とが、同一層で形成されているため、互いに重なってしまうのを避けるため、ソース配線２３およびドレイン配線２４は、接続線１９ｃと重ならないように、それぞれ２つに分けられている。
【００９１】
このような構成によれば、フィンガーで最もゲート抵抗が大きいフィンガーの列方向の中央部を、配線領域として用いるので、ゲート容量とで構成される最も大きな遅延要素が取り除かれ、接続線１９ｃを設けることによって生じ得るノーマリーオフ型の半導体装置の応答特性への影響を低減させることが可能となり、配線面積を大幅に増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置および複合型半導体装置を実現できる。
【００９２】
〔実施の形態４〕
次に、図１１に基づいて、本発明の実施の形態４について説明する。本実施の形態のノーマリーオフ型の半導体装置に備えられた接続線１９ｄの列方向の幅は、ゲート配線１８の列方向の幅より広いという点において実施の形態２および３とは異なり、その他については実施の形態２および３において説明したとおりである。説明の便宜上、実施の形態２および３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
【００９３】
図１１は、接続線１９ｄが形成された単位ブロックの一部２９ｂを示す図である。
【００９４】
接続線１９ｄは、ゲート配線１８に沿って形成され、かつ、図示していないゲート配線の幹配線１９ａの上記列方向の中間領域と図示していないゲート端子３とを接続する。
【００９５】
図示されているように、接続線１９ｄの列方向の幅は、ゲート配線１８の列方向の幅より広い。そして、接続線１９ｄが形成される箇所においては、接続線１９ｄとソース配線２３およびドレイン配線２４とが、同一層で形成されているため、互いに重なってしまうのを避けるため、ソース配線２３およびドレイン配線２４は、接続線１９ｄと重ならないように、それぞれ２つに分けられている。
【００９６】
以上のように、接続線１９ｄの列方向の幅を、ゲート配線１８の列方向の幅より広くすることによって、ゲート端子３を介して入力された信号が最も集中して流れる接続線１９ｄの配線抵抗を下げることが可能となる。その結果、配線面積を大幅に増大させることなく、配線抵抗の影響により複数のフィンガー１間に生じるゲート端子３を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のフィンガー１への電力の集中による破壊を防げるので、応答性能および信頼性を改善した半導体装置および複合型半導体装置を実現できる。
【００９７】
なお、本実施の形態においては、フィンガーで最もゲート抵抗が大きいフィンガーの列方向の中央部を、配線領域として用いることにより、ゲート容量とで構成される最も大きな遅延要素を取り除くため、接続線１９ｄをフィンガーの列方向の中央部に配置しているが、接続線１９ｄを図示していないゲート配線の幹配線１９ａの上記列方向の中間領域と接続できるのであれば、フィンガーの列方向の中央部に配置されなくてもよい。
【００９８】
〔まとめ〕
本発明の態様１における複合型半導体装置は、複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されることを特徴としている。
【００９９】
上記構成によれば、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線の上記行方向における中間領域から上記ゲート端子を介して入力された信号が供給されるので、配線抵抗の影響により、上記複数のノーマリーオフ型の電界効果トランジスタの配置位置によって生じる上記ゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊を防げるので、配線面積の増大を抑制しながら、応答性能および信頼性を改善した複合型半導体装置を実現できる。
【０１００】
本発明の態様２における複合型半導体装置は、上記態様１において、上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの中央領域に配置されていることが好ましい。
【０１０１】
上記構成によれば、各々のノーマリーオフ型の電界効果トランジスタのゲート電極とゲート端子との間の距離の差によって生じる配線抵抗の差を抑制できる。
【０１０２】
本発明の態様３における複合型半導体装置は、上記態様１において、上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの外部に配置されており、上記ゲート配線の上記行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つの幹配線と、上記ゲート配線に沿って形成され、かつ、上記幹配線の上記列方向の中間領域と上記ゲート端子とを接続する接続線とを備えていることが好ましい。
【０１０３】
上記構成によれば、配線としては、一つの幹配線と接続線を加えるのみであるため、配線面積を大幅に増大させることなく、配線抵抗の影響により、上記複数のノーマリーオフ型の電界効果トランジスタの配置位置によって生じる上記ゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊を防げるので、応答性能および信頼性を改善した複合型半導体装置を実現できる。
【０１０４】
本発明の態様４における複合型半導体装置は、上記態様３において、上記接続線の上記列方向の幅は、上記ゲート配線の上記列方向の幅より広いことが好ましい。
【０１０５】
上記構成によれば、ゲート端子を介して入力された信号が最も集中して流れる接続線の配線抵抗を下げることができる。
【０１０６】
本発明の態様５における複合型半導体装置は、上記態様３または４において、上記接続線は、上記列方向の中間領域の行の上記複数のノーマリーオフ型の電界効果トランジスタの上記列方向の中央部に配置されていることが好ましい。
【０１０７】
上記構成によれば、上記ノーマリーオフ型の電界効果トランジスタで最もゲート抵抗が大きい上記ノーマリーオフ型の電界効果トランジスタの列方向の中央部を、配線領域として用いるので、ゲート容量とで構成される最も大きな遅延要素が取り除かれ、接続線を設けることによって生じ得る複合型半導体装置の応答特性への影響を低減させることができる。
【０１０８】
本発明の態様６における複合型半導体装置は、上記態様１から５の何れかにおいて、上記ノーマリーオン型電界効果トランジスタは、ＧａＮまたはＳｉＣからなる半導体層を備えていることが好ましい。
【０１０９】
上記構成によれば、面積当たりのオン抵抗が低いノーマリーオン型電界効果トランジスタを実現できるので、より大きな電流を流すことができる。
【０１１０】
本発明の態様７における複合型半導体装置は、上記態様１、３、４および５の何れかにおいて、アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備えており、上記ツェナーダイオードは上記半導体装置の一方の端部に、上記ゲート端子は上記半導体装置の一方の端部と反対側の他方の端部に備えられていることが好ましい。
【０１１１】
上記構成によれば、ツェナーダイオードを備えているので、上記半導体装置に、その耐圧以上の電圧が印加された場合においても、ブレイクダウンを防ぐことができる。また、上記構成によれば、上記ツェナーダイオードは上記半導体装置の一方の端部に、上記ゲート端子は上記半導体装置の一方の端部と反対側の他方の端部に備えられているので、ツェナーダイオードがゲート端子とブッロクとの間に存在する場合に生じ得る信号遅延の影響を排除できる。
【０１１２】
本発明の態様８における複合型半導体装置は、上記態様１から７の何れかにおいて、上記第１面においては、上記ゲート端子は、上記ドレイン端子および上記ソース端子の何れか一方に形成された開口部を介して、上記半導体装置の外部に露出されていることが好ましい。
【０１１３】
上記構成によれば、上記第１面に、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とを同一層のパターンニングによって形成することができる。
【０１１４】
尚、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１５】
本発明は、半導体装置や複合型半導体装置に好適に用いることができる。
【符号の説明】
【０１１６】
１      フィンガー（ノーマリーオフ型の電界効果トランジスタ）
２      ドレイン端子
３      ゲート端子
４      ソース端子
５      ツェナーダイオード
１３    パルスジェネレータ
１４    終端抵抗
１５    負荷抵抗
１６    電源
１７    ブロック
１８    ゲート配線
１９    ゲート配線の幹配線（幹配線）
１９ａ  ゲート配線の幹配線（幹配線）
１９ｂ  接続線
１９ｃ  接続線
１９ｄ  接続線
２０    ドレイン端子開口部
２１    ゲートコンタクト
２２    ポリシリコンゲート
２３    ソース配線
２４    ドレイン配線
２５    ドレインコンタクト
２６    基板
２９    単位ブロック
２９ａ  単位ブロックの一部
２９ｂ  単位ブロックの一部
３０    半導体装置
３０ａ  半導体装置
３１    ノーマリーオン型電界効果トランジスタ
３２    複合型半導体装置のドレイン端子（第２ドレイン端子）
３３    複合型半導体装置のゲート端子（第２ゲート端子）
３４    複合型半導体装置のソース端子（第２ソース端子）
４０    複合型半導体装置
４１    ダイパッド
４５    第１ワイヤー
４６    第２ワイヤー
４７    第３ワイヤー
４８    第４ワイヤー
４９    パッケージ
Ｇ      フィンガーのゲート電極
Ｓ      フィンガーのソース電極
Ｄ      フィンガーのドレイン電極
Ａ      アノード電極
Ｃ      カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成29年10月17日(2017.10.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、
上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、
上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、
上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、
上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、
上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線を備えており、
上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの外部に配置されており、
上記ゲート配線の上記行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つの幹配線と、上記ゲート配線に沿って形成され、かつ、上記幹配線の上記列方向の中間領域と上記ゲート端子とを接続する接続線とを備えており、
上記ゲート配線の上記行方向における中間領域から上記ゲート端子、上記接続線及び上記幹配線を介して入力された信号が供給されることを特徴とする複合型半導体装置。
【請求項２】
上記接続線の上記列方向の幅は、上記ゲート配線の上記列方向の幅より広いことを特徴とする請求項１に記載の複合型半導体装置。
【請求項３】
上記接続線は、上記列方向の中間領域の行の上記複数のノーマリーオフ型の電界効果トランジスタの上記列方向の中央部に配置されていることを特徴とする請求項１または２に記載の複合型半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の複合型半導体装置は、上記課題を解決するために、複数のノーマリーオフ型の電界効果トランジスタを含み、かつ、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置と、ノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子とを含む複合型半導体装置であって、上記複数のノーマリーオフ型の電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、上記半導体装置においては、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１面に形成され、上記ドレイン端子および上記ソース端子の他方は、上記第１面の裏面である第２面に形成されており、上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されており、上記複数のノーマリーオフ型の電界効果トランジスタは、複数行および複数列で配置され、上記複数のノーマリーオフ型の電界効果トランジスタ中、同一行または、隣接する２つの行の電界効果トランジスタの各々のゲート電極に接続され、かつ、上記行に沿って形成されたゲート配線を備えており、上記ゲート端子は、上記複数行および複数列で配置されたノーマリーオフ型の電界効果トランジスタを含むブロックの外部に配置されており、上記ゲート配線の上記行方向における中間領域と接続され、かつ、上記列方向に沿って形成された一つの幹配線と、上記ゲート配線に沿って形成され、かつ、上記幹配線の上記列方向の中間領域と上記ゲート端子とを接続する接続線とを備えており、上記ゲート配線の上記行方向における中間領域から上記ゲート端子、上記接続線及び上記幹配線を介して入力された信号が供給されることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
上記構成によれば、配線としては、一つの幹配線と接続線を加えるのみであるため、配線面積を大幅に増大させることなく、配線抵抗の影響により、上記複数のノーマリーオフ型の電界効果トランジスタの配置位置によって生じる上記ゲート端子を介して入力された信号の伝達遅延のバラツキを抑制することができるとともに、特定のノーマリーオフ型の電界効果トランジスタへの電力の集中による破壊を防げるので、応答性能および信頼性を改善した複合型半導体装置を実現できる。
【国際調査報告】
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