(57)【要約】  基板（１）上に半導体層（２，３）が形成されている。半導体層（３）上にゲート電極（４）、ソース電極（５）及びドレイン電極（６）が形成されている。第１のパッシベーション膜（７）がゲート電極（４）及び半導体層（３）を覆っている。ソースフィールドプレート（９）が第１のパッシベーション膜（７）上に形成され、ソース電極（５）からゲート電極（４）とドレイン電極（６）との間まで延びている。第２のパッシベーション膜１０）が第１のパッシベーション膜（７）及びソースフィールドプレート（９）を覆っている。第１のパッシベーション膜（７）は、少なくともゲート電極（４）とドレイン電極（６）との間に形成された電気抵抗率が１．０Ω・ｃｍ〜１０１０Ω・ｃｍの準導電性薄膜（８）を有する。
2018078894.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極及び前記半導体層を覆う第１のパッシベーション膜と、
前記第１のパッシベーション膜上に形成され、前記ソース電極から前記ゲート電極と前記ドレイン電極との間まで延びたソースフィールドプレートと、
前記第１のパッシベーション膜及び前記ソースフィールドプレートを覆う第２のパッシベーション膜とを備え、
前記第１のパッシベーション膜は、少なくとも前記ゲート電極と前記ドレイン電極との間に形成された電気抵抗率が１．０Ω・ｃｍ〜１０１０Ω・ｃｍの準導電性薄膜を有することを特徴とする化合物半導体デバイス。
【請求項２】
前記準導電性薄膜は、Ｓｉ／Ｎ比率が０．７５より大きいＳｉリッチＳｉＮであることを特徴とする請求項１に記載の化合物半導体デバイス。
【請求項３】
前記第１のパッシベーション膜は、ラミネート状に積層された前記準導電性薄膜と絶縁膜を有することを特徴とする請求項１又は２に記載の化合物半導体デバイス。
【請求項４】
前記準導電性薄膜は、前記ゲート電極の前記ドレイン電極側の端部と前記ソースフィールドプレートの前記ドレイン電極側の端部の少なくとも一方に設けられていることを特徴とする請求項１〜３の何れか１項に記載の化合物半導体デバイス。
【請求項５】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極及び前記半導体層を覆う第１のパッシベーション膜と、
前記第１のパッシベーション膜上に形成され、前記ソース電極から前記ゲート電極と前記ドレイン電極との間まで延びたソースフィールドプレートと、
前記第１のパッシベーション膜及び前記ソースフィールドプレートを覆う第２のパッシベーション膜とを備え、
前記第１のパッシベーション膜は、少なくとも前記ゲート電極と前記ドレイン電極との間に形成された、強相関電子系材料を有することを特徴とする化合物半導体デバイス。
【請求項６】
前記強相関電子系材料は、前記ゲート電極の前記ドレイン電極側の端部と前記ソースフィールドプレートの前記ドレイン電極側の端部の少なくとも一方に設けられていることを特徴とする請求項５に記載の化合物半導体デバイス。
【請求項７】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極及び前記半導体層を覆う第１のパッシベーション膜と、
前記第１のパッシベーション膜上に形成され、前記ソース電極から前記ゲート電極と前記ドレイン電極との間まで延びたソースフィールドプレートと、
前記第１のパッシベーション膜及び前記ソースフィールドプレートを覆う第２のパッシベーション膜とを備え、
前記ソースフィールドプレートの厚さは５μｍから１００μｍであることを特徴とする化合物半導体デバイス。
【請求項８】
前記第２のパッシベーション膜上に形成され、厚さが５μｍから１００μｍであり、他の電極に電気的に接続されていない厚膜金属を更に備えることを特徴とする請求項７に記載の化合物半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高エネルギーの粒子に曝される過酷な環境下においても破壊及び劣化され難い化合物半導体デバイスに関する。
【背景技術】
【０００２】
ＭＥＳ−ＦＥＴ又はＨＥＭＴなどの電界効果トランジスタとして化合物半導体デバイスが用いられている（例えば、特許文献１〜６参照）。デバイスが過酷な環境下に曝され、高エネルギー粒子が入射して、パッシベーション膜、ソースフィールドプレート、デバイスの活性領域を通過し基板まで達する場合がある。この時、高エネルギー粒子が通過した軌跡周辺に多量の電子・正孔対が発生し、材料の易動度、再結合速度、印加電圧に応じて拡散、再結合する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本特開平０２−１１３５３８号公報
【特許文献２】日本特開２００６−２５３６５４号公報
【特許文献３】日本特開２００８−２４３９４３号公報
【特許文献４】日本特開２０１０−６７６９３号公報
【特許文献５】日本特開２０１１−２４３６３２号公報
【特許文献６】日本特開２０１５−１７０８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ソースフィールドプレートのドレイン電極側の端部とＡｌＧａＮチャネル層との間に高い電界がかかる。このため、高エネルギーの粒子が入射してパッシベーション膜内に多量の電子・正孔対が発生すると、その部分に導通パスが形成されて破壊に至る。または、半導体内に発生した電子・正孔対の拡散、再結合過程で半導体表面付近の正孔濃度が上昇し、電位の上昇又は正孔電流の増加を引き起こし破壊に至るか、又は劣化し易いという問題があった。同様に、ゲート電極のドレイン電極側の端部とＡｌＧａＮチャネル層との間にも高い電界がかかり、破壊又は劣化しやすいという問題があった。【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は高エネルギーの粒子に曝される過酷な環境下においても破壊及び劣化され難い化合物半導体デバイスを得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る化合物半導体デバイスは、基板と、前記基板上に形成された半導体層と、前記半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ゲート電極及び前記半導体層を覆う第１のパッシベーション膜と、前記第１のパッシベーション膜上に形成され、前記ソース電極から前記ゲート電極と前記ドレイン電極との間まで延びたソースフィールドプレートと、前記第１のパッシベーション膜及び前記ソースフィールドプレートを覆う第２のパッシベーション膜とを備え、前記第１のパッシベーション膜は、少なくとも前記ゲート電極と前記ドレイン電極との間に形成された電気抵抗率が１．０Ω・ｃｍ〜１０１０Ω・ｃｍの準導電性薄膜を有することを特徴とする。
【発明の効果】
【０００７】
本発明では、第１のパッシベーション膜は、少なくともゲート電極とドレイン電極との間に形成された電気抵抗率が１．０Ω・ｃｍ〜１０１０Ω・ｃｍの準導電性薄膜を有する特徴により、高エネルギーの粒子に曝される過酷な環境下においても破壊及び劣化され難いという効果が得られる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る化合物半導体デバイスを示す断面図である。
【図２】比較例に係る化合物半導体デバイスを示す断面図である。
【図３】本発明の実施の形態２に係る化合物半導体デバイスを示す断面図である。
【図４】本発明の実施の形態３に係る化合物半導体デバイスを示す断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る化合物半導体デバイスについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る化合物半導体デバイスを示す断面図である。ＳｉＣ基板１上にＧａＮバッファ層２が形成されている。ＧａＮバッファ層２上にＡｌＧａＮチャネル層３が形成されている。ＡｌＧａＮチャネル層３上にゲート電極４、ソース電極５及びドレイン電極６が形成されている。
【００１１】
第１のパッシベーション膜７がゲート電極４及びＡｌＧａＮチャネル層３を覆っている。第１のパッシベーション膜７は、少なくともゲート電極４とドレイン電極６との間に形成された電気抵抗率が１．０Ω・ｃｍ〜１０１０Ω・ｃｍの準導電性薄膜８を有する。
【００１２】
ソースフィールドプレート９が第１のパッシベーション膜７上に形成され、ソース電極５からゲート電極４とドレイン電極６との間まで延びている。ソースフィールドプレート９は、ゲート電極４とドレイン電極６との間の電界を緩和し高電圧動作を可能にし、さらに寄生容量を低減することで高周波特性を向上させる。デバイス全体を保護するために第２のパッシベーション膜１０が第１のパッシベーション膜７及びソースフィールドプレート９を覆っている。
【００１３】
ソース電極５とドレイン電極６との間に電圧を印加し、ゲート電極４に所望のバイアス電圧を印加した状態でゲート電極４に高周波を入力すると、二次元電子ガス１１内の電子が高速で移動し、ドレイン電極６から増幅された高周波電力が得られるアンプとして動作する。
【００１４】
通常、パッシベーション膜は窒化シリコン（ＳｉＮ）で形成され、その原子の組成比はほぼ化学量論的組成（Ｓｉ３Ｎ４）に近く形成されるため絶縁体である。酸化シリコン（ＳｉＯ）を用いた場合も同様である。パッシベーション膜はプラズマＣＶＤ法、Ｃａｔ−ＣＶＤ法（触媒化学気相堆積：Catalytic Chemical Vapor Deposition）、ＡＬＤ法（原子層堆積：Atomic Layer Deposition）、ＰＬＤ法（パルスレーザー堆積法：Pulsed Laser Deposition）などで成膜する場合が多い。プラズマＣＶＤ法で成膜に使用するガスはＳｉＨ４，ＮＨ３，Ｎ２を用いキャリアガスとしてＨ２などを用いる場合が多い。ＡＬＤ法では例えばethylmethylamino silaneなどの有機原料を用いる。ＰＬＤ法ではターゲットにＳｉ基板を用いる場合が多い。プラズマＣＶＤ法の場合、ＳｉＮの組成比はガスの濃度比、成膜時のガス圧力、基板温度、成膜速度、プラズマ強度などにより制御でき、通常はＳｉ３Ｎ４に近くなるように制御し絶縁性を確保している。ＡＬＤ法及びＰＬＤ法でも類似の成膜パラメータを変化させることで組成比を制御する。例えばプラズマＣＶＤ法でＳｉＨ４とＮＨ３の混合ガスを用いた場合、ＳｉＨ４の濃度比を故意に上げることによりＳｉの組成比が高いＳｉリッチなパッシベーション膜を作製することができる。ＳｉリッチなＳｉＮ膜はＳｉが過剰に含まれているため金属性が増し、僅かな導電性、即ち準導電性を示すことになる。これが準導電性薄膜８である。即ち、準導電性薄膜８はＳｉリッチＳｉＮであり、そのＳｉ／Ｎ比率は化学量論的組成比であるＳｉ３Ｎ４の場合の０．７５より大きい。
【００１５】
続いて、本実施の形態の効果を比較例と比較して説明する。図２は、比較例に係る化合物半導体デバイスを示す断面図である。比較例の第１のパッシベーション膜７は準導電性薄膜８を有しない。デバイスに高エネルギー粒子が入射すると第２のパッシベーション膜１０、ソースフィールドプレート９、第１のパッシベーション膜７、ＡｌＧａＮチャネル層３、ＧａＮバッファ層２を通過しＳｉＣ基板１まで達する場合がある。飛来する粒子は重粒子、プロトン、電子、中性子、ミュオンなどであり、１ｋｅＶから１００ＧｅＶ程度のエネルギーを持っている。高エネルギー粒子が通過した軌跡周辺では多量の電子・正孔対が発生する。第１のパッシベーション膜７内で発生した電子・正孔対の束がソースフィールドプレート９からＡｌＧａＮチャネル層３までつながった場合、絶縁性が低下し印加バイアスによりデバイスの破壊に至る。
【００１６】
また、ＡｌＧａＮチャネル層３又はＧａＮバッファ層２で発生した電子・正孔対の正孔は電子よりも易動度が低い。そして、ＡｌＧａＮチャネル層３のバンド構造が表面付近でピンニングされているため、正孔を表面に拡散させやすい。さらに、ソースフィールドプレート９のゼロ電位に引き寄せられ、表面付近に正孔が溜まりやすくなる。蓄積した正孔は過剰電荷収集効果でチャネルを開けるよう作用し、また自らゲート電位に引かれ表面を高密度でドリフトすることで半導体にダメージを与える。
【００１７】
これに対して、本実施の形態では、第１のパッシベーション膜７は、少なくともゲート電極４とドレイン電極６との間に形成された電気抵抗率が１．０Ω・ｃｍ〜１０１０Ω・ｃｍの準導電性薄膜８を有する。高エネルギー粒子の入射で発生した電子・正孔対を準導電性薄膜８により速やかに横方向に拡散させ、縦方向の電流パスの形成を低減して絶縁破壊によるデバイスの破壊を防止することができる。さらに、半導体表面に蓄積した正孔を準導電性薄膜８により広く拡散させ、正孔密度を下げ、ポテンシャルの増加と正孔電流の増加を抑制することができる。よって、本実施の形態に係る化合物半導体デバイスは、高エネルギーの粒子に曝される過酷な環境下においても破壊及び劣化され難い。
【００１８】
また、準導電性薄膜８は、ソースフィールドプレート９のドレイン電極６側の端部に設けられている。ゲート電極４のドレイン電極６側の端部に設けてもよい。これにより、特に電界が集中すると考えられる箇所の絶縁破壊を防止することができる。ただし、第１のパッシベーション膜７全体を準導電性薄膜８にしてもよい。
【００１９】
また、準導電性薄膜８は第１のパッシベーション膜７の膜厚方向に一様ではなく、準導電性薄膜８とＳｉＮ絶縁膜がラミネート状に積層されている。このため、横方向の導電性は有するが縦方向の導電性はないため、通常のデバイス動作には影響しない。なお、準導電性薄膜８の電気抵抗率が１０５Ω・ｃｍ以上と高い場合、縦方向のリーク成分が小さいため、ラミネート状にする必要はない。従って、膜全体を一様な準導電性薄膜８とすることで第１のパッシベーション膜７の製造が簡単になる。また、照射の瞬間は通常動作しないため、準導電性薄膜８部分でのリークは無視できる。高エネルギー粒子がデバイスの上面より入射する場合に限らず、斜めから入射した場合を含め全方位からの入射粒子に対して上記の効果を奏する。
【００２０】
実施の形態２．
図３は、本発明の実施の形態２に係る化合物半導体デバイスを示す断面図である。本実施の形態では、第１のパッシベーション膜７は、準導電性薄膜８の代わりに、少なくともゲート電極４とドレイン電極６との間に形成された強相関電子系材料１２を有する。強相関電子系材料１２の代表例は、ＶＯ２、ＳｒＴｉＯ３、ＬａＶＯ３、ＳｒＯなどであり、銅酸化物系、Ｆｅ系、Ｍｎ系、超伝導系など多くの強相関を示す材料が報告されている。強相関電子系材料１２は、通常の状態では電子で満たされているにも関わらず、電子同士の相関が強すぎるため自由に動くことができず絶縁性を示すＭＯＴＴ絶縁体である。強相関電子系材料１２に電圧、温度、光などの刺激を与えると導電性材料に相転移することが知られている。強相関電子系材料１２はＰＬＤ法などの通常半導体プロセスで用いる手法で形成、加工することができるため、既存の半導体製造プロセスに組込むことが容易である。
【００２１】
実施の形態１と同様に、高エネルギー粒子が入射するとデバイス内に多量の電子・正孔対が発生する。この時、高エネルギー粒子、発生した電子・正孔対、又はデバイス内の電位の変動の刺激を受けて強相関電子系材料１２が導電性に変化する。デバイス内で発生した電子・正孔対が、導電性に変化した強相関電子系材料１２を流れて拡散することで高密度の蓄積が抑制される。この結果、デバイスの破壊と劣化を防止することができる。
【００２２】
また、強相関電子系材料１２は高エネルギー粒子が入射した瞬間だけ導電性を示すため、通常動作には影響しない。照射の瞬間は通常動作しないため、強相関電子系材料１２部分でのリークは無視できる。
【００２３】
また、強相関電子系材料１２は、ゲート電極４のドレイン電極６側の端部とソースフィールドプレート９のドレイン電極６側の端部に設けられている。これにより、特に電界が集中すると考えられる箇所の絶縁破壊を防止することができる。ただし、第１のパッシベーション膜７全体を強相関電子系材料にしてもよい。また、強相関電子系材料１２の代わりに、ＲｅＲＡＭで用いられる金属酸化物を用いても同様の効果を得ることができる。
【００２４】
実施の形態３．
図４は、本発明の実施の形態３に係る化合物半導体デバイスを示す断面図である。本実施の形態では、ソースフィールドプレート９を厚さ５μｍから１００μｍに厚膜化している。ソースフィールドプレート９の厚さはデバイス特性の向上に無関係のため、通常は製造コストを削減するために厚さは数μｍ以下であり、故意に厚膜化した例はない。
【００２５】
また、厚さが５μｍから１００μｍの厚膜金属１３が第２のパッシベーション膜１０上に形成されている。ソースフィールドプレートを複数段重ねた構造は報告されているが、この厚膜金属１３は他の電極に電気的に接続されていない。なお、ソースフィールドプレート９及び厚膜金属１３の厚さは１０μｍから１００μｍであることが好ましい。
【００２６】
例えば宇宙環境など、高エネルギー粒子が照射される環境では、重粒子の中でも鉄の飛来が最も多く、５０ＭｅＶまでのエネルギーの粒子が多く照射される。このような粒子の飛程は、金などで形成されたソースフィールドプレート９及び厚膜金属１３内において４．２１μｍである。従って、ソースフィールドプレート９及び厚膜金属１３の厚さが５μｍ以上であれば、粒子の通過を防ぐことができる。また、デバイスに与える影響の大きい重粒子であるキセノン（Ｘｅ）を例に計算すると、１ＭｅＶでの飛程は約０．２μｍ、３５ＭｅＶで約５μｍ、４５０ＭｅＶで約２０μｍである。過酷な環境下ではエネルギーが高くなるにつれ照射確率が減ることが知られており、入射した高エネルギー粒子の大多数は厚さ数十μｍのソースフィールドプレート９又は厚膜金属１３内で停止する。一方、厚さが１００μより大きいと製造が難しくなる。
【００２７】
以上説明したように、本実施の形態では、高エネルギー粒子がソースフィールドプレート９又は厚膜金属１３内で停止して半導体に到達しないため、デバイスの破壊と劣化を防止することができる。また、電気的にアイソレーションされた厚膜金属１３内に高エネルギー粒子が入射してもデバイスには影響がない。ソース電極５を介してアースに接続されたソースフィールドプレート９内に高エネルギー粒子が入射しても電荷はアースに流れデバイスには影響がない。
【００２８】
なお、ソースフィールドプレート９の厚膜化と厚膜金属１３の追加はどちらか一方だけ形成してもよく、どちらかが通常の厚みの薄膜でもよい。また、それらの材質として一般的に金が用いられるが、銅、アルミ、ＷＳｉなど通常の半導体プロセスで使用される金属であれば同様の効果を奏する。金属でなくても原子阻止能の高い膜であれば絶縁膜でも有機膜でもよい。
【符号の説明】
【００２９】
１  ＳｉＣ基板、２  ＧａＮバッファ層、３  ＡｌＧａＮチャネル層、４  ゲート電極、５  ソース電極、６  ドレイン電極、７  第１のパッシベーション膜、８  準導電性薄膜、９  ソースフィールドプレート、１０  第２のパッシベーション膜、１２  強相関電子系材料、１３  厚膜金属
【図１】
2018078894.tif 000003
【図２】
2018078894.tif 000004
【図３】
2018078894.tif 000005
【図４】
2018078894.tif 000006
【手続補正書】
【提出日】平成29年4月20日(2017.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極及び前記半導体層を覆う第１のパッシベーション膜と、
前記第１のパッシベーション膜上に形成され、前記ソース電極から前記ゲート電極と前記ドレイン電極との間まで延びたソースフィールドプレートと、
前記第１のパッシベーション膜及び前記ソースフィールドプレートを覆う第２のパッシベーション膜とを備え、
前記第１のパッシベーション膜は、少なくとも前記ゲート電極と前記ドレイン電極との間に形成された、強相関電子系材料を有し、
前記強相関電子系材料は、高エネルギー粒子が入射した際に導電性材料に相転移することを特徴とする化合物半導体デバイス。
【請求項２】
前記強相関電子系材料は、前記ゲート電極の前記ドレイン電極側の端部と前記ソースフィールドプレートの前記ドレイン電極側の端部の少なくとも一方に設けられていることを特徴とする請求項１に記載の化合物半導体デバイス。
【請求項３】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極及び前記半導体層を覆う第１のパッシベーション膜と、
前記第１のパッシベーション膜上に形成され、前記ソース電極から前記ゲート電極と前記ドレイン電極との間まで延びたソースフィールドプレートと、
前記第１のパッシベーション膜及び前記ソースフィールドプレートを覆う第２のパッシベーション膜と、
前記第２のパッシベーション膜上に形成され、厚さが５μｍから１００μｍであり、他の電極に電気的に接続されていない厚膜金属とを備え、
前記ソースフィールドプレートの厚さは５μｍから１００μｍであることを特徴とする化合物半導体デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明に係る化合物半導体デバイスは、基板と、前記基板上に形成された半導体層と、前記半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ゲート電極及び前記半導体層を覆う第１のパッシベーション膜と、前記第１のパッシベーション膜上に形成され、前記ソース電極から前記ゲート電極と前記ドレイン電極との間まで延びたソースフィールドプレートと、前記第１のパッシベーション膜及び前記ソースフィールドプレートを覆う第２のパッシベーション膜とを備え、前記第１のパッシベーション膜は、少なくとも前記ゲート電極と前記ドレイン電極との間に形成された、強相関電子系材料を有し、前記強相関電子系材料は、高エネルギー粒子が入射した際に導電性材料に相転移することを特徴とする。
【国際調査報告】
2018078894.tif 000007
2018078894.tif 000008
2018078894.tif 000009
2018078894.tif 000010