(57)【要約】  本発明はトランジスタのバックゲート電圧を簡易な構成かつ抵コストで適切に制御するシフトレジスタ回路および表示パネルの提供を目的とする。シフトレジスタ回路１において、複数の単位シフトレジスタＳＲのそれぞれは、出力回路１００、充放電回路２００、充放電回路２００に定電圧を供給する第１の電源端子Ｓ２、少なくとも１つのバックゲート電圧生成回路３００を備え、出力回路１００又は充放電回路２００は、バックゲート電極を備えた少なくとも１つのトランジスタＱ１を備え、バックゲート電圧生成回路３００はバックゲート用ノードＮ２を備え、バックゲート用ノードＮ２は、トランジスタＱ１のバックゲート電極に接続され、バックゲート電圧生成回路３００は、トランジスタＱ１のゲート電極の電圧に応じてバックゲート用ノードＮ２の電圧を変化させ、バックゲート電圧生成回路３００には、第１の電源端子Ｓ２から駆動電圧が供給される。
2018016178.tif 000002
【特許請求の範囲】
【請求項１】
多段に縦続接続された複数の単位シフトレジスタ（ＳＲ）を備えるシフトレジスタ回路（１）であって、
前記複数の単位シフトレジスタ（ＳＲ）のそれぞれは、
制御ノード（Ｎ１）を備え、クロック端子（ＣＫ１，ＣＫ２）に入力されるクロック信号（ＣＬＫＡ，ＣＬＫＢ）に同期する出力信号を出力端子（ＯＵＴ）に出力する出力回路（１００）と、
前記出力回路（１００）の前記制御ノード（Ｎ１）を充放電する充放電回路（２００）と、
前記充放電回路（２００）に定電圧を供給する第１の電源端子（Ｓ２）と、
少なくとも１つのバックゲート電圧生成回路（３００）と、
を備え、
前記出力回路（１００）又は前記充放電回路（２００）は、バックゲート電極を備えた少なくとも１つのトランジスタ（Ｑ１）を備え、
前記バックゲート電圧生成回路（３００）はバックゲート用ノード（Ｎ２）を備え、
前記バックゲート用ノード（Ｎ２）は、前記トランジスタ（Ｑ１）の前記バックゲート電極に接続され、
前記バックゲート電圧生成回路（３００）は、前記トランジスタ（Ｑ１）のゲート電極の電圧に応じて前記バックゲート用ノード（Ｎ２）の電圧を変化させ、
前記バックゲート電圧生成回路（３００）には、前記第１の電源端子（Ｓ２）から駆動電圧が供給される、
シフトレジスタ回路（１）。
【請求項２】
前記充放電回路（２００）に高電位側の定電圧を供給する、前記第１の電源端子（Ｓ２）よりも電位の高い第２の電源端子（Ｓ１）をさらに備え、
前記バックゲート電圧生成回路（３００）には、前記第１又は第２の電源端子（Ｓ２，Ｓ１）から駆動電圧が供給される、
請求項１に記載のシフトレジスタ回路（１）。
【請求項３】
前記バックゲート電圧生成回路（３００）は、前記トランジスタ（Ｑ１）が選択されている間は前記バックゲート用ノード（Ｎ２）の電圧を上昇させ、前記トランジスタ（Ｑ１）が非選択されている間は前記バックゲート用ノード（Ｎ２）の電圧を低下させる、
請求項１又は請求項２に記載のシフトレジスタ回路（１）。
【請求項４】
前記バックゲート電圧生成回路（３００）は、
バックゲート用トランジスタ（Ｑ５）と、
バックゲート用容量素子（Ｃ２）と、
を備え、
前記バックゲート用トランジスタ（Ｑ５）のゲート電極と、前記バックゲート用トランジスタ（Ｑ５）のソース電極又はドレイン電極の間に前記バックゲート用容量素子（Ｃ２）が接続され、
前記バックゲート用トランジスタ（Ｑ５）の前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子（Ｃ２）が接続された電極が前記バックゲート用ノード（Ｎ２）と接続され、
前記バックゲート用トランジスタ（Ｑ５）の前記ソース電極又は前記ドレイン電極は、前記第１又は第２の電源端子（Ｓ２，Ｓ１）に接続されている、
請求項２に記載のシフトレジスタ回路（１）。
【請求項５】
前記バックゲート用トランジスタ（Ｑ５）のゲート電極は、前記トランジスタ（Ｑ１）のゲート電極に接続される、
請求項４に記載のシフトレジスタ回路（１）。
【請求項６】
前記バックゲート用トランジスタ（Ｑ５）はバックゲート電極を備え、
前記バックゲート用トランジスタ（Ｑ５）の前記バックゲート電極が前記バックゲート用ノード（Ｎ２）と接続されている、
請求項４又は請求項５に記載のシフトレジスタ回路（１）。
【請求項７】
前記バックゲート電圧生成回路（３００Ｂ）は、分圧用容量素子（Ｃ３）をさらに備え、
前記分圧用容量素子（Ｃ３）は、前記バックゲート用ノード（Ｎ２）と電圧源との間に接続される、
請求項４から請求項６のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項８】
前記バックゲート用トランジスタ（Ｑ５）は薄膜トランジスタであり、
前記バックゲート用トランジスタ（Ｑ５）のゲート電極（１１）は基板上に配置され、
前記バックゲート用トランジスタ（Ｑ５）の前記ドレイン電極（１８）および前記ソース電極（１９）は、前記ゲート電極（１１）の上層にゲート絶縁層を介して配置され、
前記バックゲート用容量素子（Ｃ２）は、前記ゲート電極（１１）と、前記ソース電極（１９）又は前記ドレイン電極（１８）とが平面視で重なる領域を含む、
請求項４から請求項７のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項９】
前記バックゲート用トランジスタ（Ｑ５）は薄膜トランジスタであり、
前記分圧用容量素子（Ｃ３）は、バックゲート電極（２１）と、前記バックゲート電極（２１）の上層に絶縁層（２２）を介して配置された最上層電極（２４）とが平面視で重なる領域を含む、
請求項７に記載のシフトレジスタ回路（１）。
【請求項１０】
前記最上層電極（２４）は前記第１又は第２の電源端子（Ｓ２，Ｓ１）に接続される、
請求項９に記載のシフトレジスタ回路（１）。
【請求項１１】
前記シフトレジスタ回路（１）の前記複数の単位シフトレジスタ（ＳＲ）の前記出力端子（ＯＵＴ）は、表示パネルに備わる複数のゲート線のそれぞれに接続され、
前記最上層電極（２４）は、前記表示パネルの補助容量電位が印加される配線に接続される、
請求項９に記載のシフトレジスタ回路（１）。
【請求項１２】
前記バックゲート電極を備える前記トランジスタの半導体層には、酸化物が含まれる、
請求項１から請求項１１のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項１３】
前段の前記単位シフトレジスタ（ＳＲ）の前記出力端子（ＯＵＴ）から出力される信号が入力される入力端子（ＩＮ１）をさらに備え、
前記少なくとも１つのトランジスタは第１のトランジスタ（Ｑ１）を含み、
前記充放電回路（２００）は、前記制御ノード（Ｎ１）を充電する前記第１のトランジスタ（Ｑ１）を備え、
前記第１のトランジスタ（Ｑ１）は前記第２の電源端子（Ｓ１）と前記制御ノード（Ｎ１）の間に接続され、
前記第１のトランジスタ（Ｑ１）のゲート電極は前記入力端子（ＩＮ１）に接続され、
前記第１のトランジスタ（Ｑ１）の前記バックゲート電極は前記バックゲート電圧生成回路（３０１Ａ）の前記バックゲート用ノード（Ｎ２ａ）に接続され、
前記バックゲート用トランジスタ（Ｑ５ａ）のゲート電極と、前記バックゲート用トランジスタ（Ｑ５ａ）のソース電極又はドレイン電極の間に前記バックゲート用容量素子（Ｃ２ａ）が接続され、
前記バックゲート用トランジスタ（Ｑ５ａ）の前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子（Ｃ２ａ）が接続された電極が前記バックゲート用ノード（Ｎ２ａ）と接続され、
前記バックゲート用トランジスタ（Ｑ５ａ）の前記ソース電極又は前記ドレイン電極は、前記第１の電源端子（Ｓ２）に接続されており、
前記バックゲート用トランジスタ（Ｑ５ａ）の前記ゲート電極は、前記第１のトランジスタ（Ｑ１）の前記ゲート電極に接続される、
請求項５から請求項１１のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項１４】
前記少なくとも１つのトランジスタは、第２のトランジスタ（Ｑ２）を含み、
前記出力回路は前記第２のトランジスタ（Ｑ２）を備え、
前記第２のトランジスタ（Ｑ２）は前記クロック端子（ＣＫ１）と前記出力端子（ＯＵＴ）の間に接続され、
前記第２のトランジスタ（Ｑ２）のゲート電極は前記制御ノード（Ｎ１）に接続され、
前記第２のトランジスタ（Ｑ２）のバックゲート電極は前記バックゲート電圧生成回路（３０２Ａ）の前記バックゲート用ノード（Ｎ２ｂ）に接続され、
前記バックゲート用トランジスタ（Ｑ５ｂ）のゲート電極と、前記バックゲート用トランジスタ（Ｑ５ｂ）のソース電極又はドレイン電極の間に前記バックゲート用容量素子（Ｃ２ｂ）が接続され、
前記バックゲート用トランジスタ（Ｑ５ｂ）の前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子（Ｃ２ｂ）が接続された電極が前記バックゲート用ノード（Ｎ２ｂ）と接続され、
前記バックゲート用トランジスタ（Ｑ５ｂ）の前記ソース電極又は前記ドレイン電極は、前記第２の電源端子（Ｓ１）に接続されており、
前記バックゲート用トランジスタ（Ｑ５ｂ）の前記ゲート電極は、前記第２のトランジスタ（Ｑ２）の前記ゲート電極に接続される、
請求項５から請求項１１のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項１５】
次段の前記単位シフトレジスタ（ＳＲ）の前記出力端子（ＯＵＴ）から出力される信号が入力されるリセット端子（ＲＳＴ）をさらに備え、
前記少なくとも１つのトランジスタは第３のトランジスタ（Ｑ３）を含み、
前記充放電回路（２００Ａ）は、前記制御ノード（Ｎ１）を放電する前記第３のトランジスタ（Ｑ３）を備え、
前記第３のトランジスタ（Ｑ３）は前記制御ノード（Ｎ１）と前記第１の電源端子（Ｓ２）の間に接続され、
前記第３のトランジスタ（Ｑ３）のゲート電極は前記リセット端子（ＲＳＴ）に接続され、
前記第３のトランジスタ（Ｑ３）のバックゲート電極は前記バックゲート電圧生成回路（３０３Ａ）の前記バックゲート用ノード（Ｎ２ｃ）に接続され、
前記バックゲート用トランジスタ（Ｑ５ｃ）のゲート電極と、前記バックゲート用トランジスタ（Ｑ５ｃ）のソース電極又はドレイン電極の間に前記バックゲート用容量素子（Ｃ２ｃ）が接続され、
前記バックゲート用トランジスタ（Ｑ５ｃ）の前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子（Ｃ２ｃ）が接続された電極が前記バックゲート用ノード（Ｎ２ｃ）と接続され、
前記バックゲート用トランジスタ（Ｑ５ｃ）の前記ソース電極又は前記ドレイン電極は、前記第１の電源端子（Ｓ２）に接続されており、
前記バックゲート用トランジスタ（Ｑ５ｃ）の前記ゲート電極は、前記第３のトランジスタ（Ｑ３）の前記ゲート電極に接続される、
請求項５から請求項１１のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項１６】
前記少なくとも１つのトランジスタは第４のトランジスタ（Ｑ４）を含み、
前記出力回路（１００Ａ）は、前記第４のトランジスタ（Ｑ４）をさらに備え、
前記第４のトランジスタ（Ｑ４）は前記出力端子（ＯＵＴ）と前記第１の電源端子（Ｓ２）の間に接続され、
前記第４のトランジスタ（Ｑ４）のゲート電極には、前記クロック端子（ＣＫ１）に入力される前記クロック信号とは逆位相のクロック信号が入力され、
前記第４のトランジスタ（Ｑ４）のバックゲート電極は前記バックゲート電圧生成回路（３０４Ａ）の前記バックゲート用ノード（Ｎ２ｄ）に接続され、
前記バックゲート用トランジスタ（Ｑ５ｄ）のゲート電極と、前記バックゲート用トランジスタ（Ｑ５ｄ）のソース電極又はドレイン電極の間に前記バックゲート用容量素子（Ｃ２ｄ）が接続され、
前記バックゲート用トランジスタ（Ｑ５ｄ）の前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子（Ｃ２ｄ）が接続された電極が前記バックゲート用ノード（Ｎ２ｄ）と接続され、
前記バックゲート用トランジスタ（Ｑ５ｄ）の前記ソース電極又は前記ドレイン電極は、前記第１の電源端子（Ｓ２）に接続されており、
前記バックゲート用トランジスタ（Ｑ５ｄ）のゲート電極は、前記第４のトランジスタ（Ｑ４）の前記ゲート電極に接続される、
請求項５から請求項１１のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項１７】
基板上にモノリシックに形成されている、
請求項１から請求項１６のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項１８】
前記出力回路（１００）、前記充放電回路（２００）および前記バックゲート電圧生成回路（３００）に備わるトランジスタは、同一の導電型である、
請求項１から請求項１７のいずれか一項に記載のシフトレジスタ回路（１）。
【請求項１９】
複数のソース線と、
前記複数のソース線と直交する複数のゲート線と、
前記複数のソース線と前記複数のゲート線の交点に配置された複数の画素用トランジスタと、
請求項１から請求項１８のいずれか一項に記載のシフトレジスタ回路（１）と、
を備え、
前記シフトレジスタ回路（１）の前記複数の単位シフトレジスタ（ＳＲ）の出力端子（ＯＵＴ）のそれぞれは、前記複数のゲート線のそれぞれに接続され、
前記ソース線、前記ゲート線、前記画素用トランジスタおよび前記シフトレジスタ回路（１）は、同一の基板上にモノリシックに形成されている、
表示パネル（２）。
【請求項２０】
前記出力回路（１００）、前記充放電回路（２００）および前記バックゲート電圧生成回路（３００）に備わるトランジスタは、前記画素用トランジスタと同一の導電型である、
請求項１９に記載の表示パネル（２）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシフトレジスタ回路および表示パネルに関し、特に多段に縦続接続された複数の単位シフトレジスタを備えるシフトレジスタ回路および表示パネルに関する。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置において、表示パネルを走査するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。当該シフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。【０００３】
ゲート線駆動回路のシフトレジスタをチャネル領域が非晶質半導体によって構成される薄膜トランジスタ（以下「ＴＦＴ」）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。【０００４】
しかしながら、チャネル領域が非晶質半導体によって構成されるＴＦＴを単極性の駆動回路に用いる場合、トランジスタがディプレション型（ノーマリーオンともいう）になることがある。これは、ＴＦＴの製造ばらつき、閾値電圧の変動等に起因する。トランジスタがディプレション型になることにより、ＴＦＴからのリーク電流が生じるため、消費電力の増大、及び出力信号の異常といった誤動作の原因になる。【０００５】
そこで、特許文献１にはシフトレジスタを構成するＴＦＴにバックゲート電極を形成し、バックゲート電極に負電圧を印加することによってＴＦＴの閾値電圧を制御する技術が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１２０２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の構成においては、バックゲート電極の電圧を制御するための信号源が必要になるため、電源回路の複雑化、ひいてはコストアップを招くという問題点があった。また、特許文献１に記載の構成においては、バックゲート電圧がシフトレジスタを構成する全てのＴＦＴに共通に入力されるため、あるＴＦＴの閾値電圧を制御するためにバックゲートに負電圧を印加するタイミングで、他のＴＦＴがオンすることによって、そのＴＦＴのオン抵抗が増大してしまうといった問題もあった。【０００８】
この発明は、以上のような課題を解決するためになされたものであり、トランジスタのバックゲート電圧を簡易な構成かつ抵コストで適切に制御するシフトレジスタ回路および表示パネルの提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るシフトレジスタ回路は、多段に縦続接続された複数の単位シフトレジスタを備えるシフトレジスタ回路であって、複数の単位シフトレジスタのそれぞれは、制御ノードを備え、クロック端子に入力されるクロック信号に同期する出力信号を出力端子に出力する出力回路と、出力回路の制御ノードを充放電する充放電回路と、充放電回路に定電圧を供給する第１の電源端子と、少なくとも１つのバックゲート電圧生成回路と、を備え、出力回路又は充放電回路は、バックゲート電極を備えた少なくとも１つのトランジスタを備え、バックゲート電圧生成回路はバックゲート用ノードを備え、バックゲート用ノードは、トランジスタのバックゲート電極に接続され、バックゲート電圧生成回路は、トランジスタのゲート電極の電圧に応じてバックゲート用ノードの電圧を変化させ、バックゲート電圧生成回路には、第１の電源端子から駆動電圧が供給される。
【発明の効果】
【００１０】
本発明に係るシフトレジスタ回路において、単位シフトレジスタに備わる少なくとも１つのトランジスタはバックゲート電極を備え、バックゲート電圧生成回路が、このトランジスタのゲート電極の電圧に応じてバックゲート電極の電圧を変化させる。これにより、トランジスタの閾値電圧のシフトを逆方向に補償して、トランジスタを適切なタイミングで安定してオン、オフさせることが可能となる。さらに、単位シフトレジスタが元々使用している電源を利用してバックゲート電圧生成回路が駆動されるため、バックゲート電圧生成回路用の電源の追加が不要である。よって、簡易な構成かつ抵コストでトランジスタのバックゲート電極の電圧を変化させることが可能である。【００１１】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによってより明白となる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る液晶表示装置の構成を示す図である。
【図２】実施の形態１に係るシフトレジスタ回路の構成を示す図である。
【図３】実施の形態１に係るシフトレジスタ回路の動作タイミングを示す図である。
【図４】実施の形態１に係る単位シフトレジスタの構成を示す図である。
【図５】比較例に係る単位シフトレジスタの構成を示す図である。
【図６】比較例に係る単位シフトレジスタの動作タイミングを示す図である。
【図７】実施の形態１に係る単位シフトレジスタの動作タイミングを示す図である。
【図８】実施の形態１に係る第１のトランジスタおよびバックゲート電圧生成回路の平面図である。
【図９】実施の形態１に係る第１のトランジスタおよびバックゲート電圧生成回路の断面図である。
【図１０】バックゲート用トランジスタがノーマリーオフとノーマリーオンの場合におけるドレイン-ソース間電流の特性を示す図である。
【図１１】実施の形態２に係る単位シフトレジスタの構成を示す図である。
【図１２】実施の形態２に係る単位シフトレジスタの動作タイミングを示す図である。
【図１３】実施の形態２に係る第１のトランジスタおよびバックゲート電圧生成回路の平面図である。
【図１４】実施の形態２に係る第１のトランジスタおよびバックゲート電圧生成回路の断面図である。
【図１５】実施の形態３に係る単位シフトレジスタの構成を示す図である。
【図１６】実施の形態３に係る第１のトランジスタおよびバックゲート電圧生成回路の平面図である。
【図１７】実施の形態３に係る第１のトランジスタおよびバックゲート電圧生成回路の断面図である。
【図１８】実施の形態４に係る単位シフトレジスタの構成を示す図である。
【図１９】実施の形態４に係る第１のトランジスタおよびバックゲート電圧生成回路の平面図である。
【図２０】実施の形態４に係る第１のトランジスタおよびバックゲート電圧生成回路の断面図である。
【図２１】実施の形態５に係る単位シフトレジスタの構成を示す図である。
【図２２】実施の形態５に係る単位シフトレジスタの動作タイミングを示す図である。
【図２３】実施の形態５に係る第１から第４のトランジスタおよび第１から第４のバックゲート電圧生成回路の平面図である。
【図２４】実施の形態６に係るシフトレジスタ回路の構成を示す図である。
【図２５】実施の形態６に係る単位シフトレジスタの構成を示す図である。
【図２６】実施の形態６に係る第１のトランジスタおよびバックゲート電圧生成回路の平面図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、本実施の形態１における液晶表示装置の構成を示す図である。図１に示すように、液晶表示装置は、表示パネル２、フレキシブルプリント基板３、コントロール基板４を備える。
【００１４】
表示パネル２はアクティブマトリクス型の表示パネルである。表示パネル２において、ガラス基板上にアモルファスシリコン、酸化物半導体などを用いて表示領域２ａ、複数のゲート線（走査信号線）、複数のソース線（データ信号線）、ゲート線駆動回路５、ソース線駆動回路６が作りこまれたアクティブマトリクス型の表示パネルである。
【００１５】
表示領域２ａにおいて、複数の画素ＰＩＸがマトリクス状に配置されている。画素ＰＩＸは、画素の選択素子であるＴＦＴ８、液晶容量、補助容量を備えている。ＴＦＴ８のゲートはゲート線に接続されており、ＴＦＴ８のソースはソース線に接続されている。液晶容量および補助容量はＴＦＴ８のドレインに接続されている。
【００１６】
ゲート線駆動回路５はシフトレジスタ回路１を備える。シフトレジスタ回路１は、複数のゲート線のそれぞれに出力信号Ｇ１，Ｇ２，…，Ｇｎを出力する。出力信号Ｇ１，Ｇ２，…，Ｇｎはゲートパルス（走査パルス）である。
【００１７】
また、ソース線駆動回路６は、複数のソース線のそれぞれに出力信号Ｓ１，Ｓ２，…，Ｓｍを出力する。出力信号Ｓ１，Ｓ２，…，Ｓｍはデータ信号である。また、画素ＰＩＸの各補助容量には、補助容量電圧Ｖｃｏｍを与える補助容量配線７が形成されている。
【００１８】
ゲート線駆動回路５は、表示パネル２上で表示領域２ａに対してゲート線の延びる方向の一方側に隣接する領域に設けられている。ソース線駆動回路６は、表示パネル２上で表示領域２ａに対して複数のソース線の延びる方向の一方側に隣接する領域に設けられている。
【００１９】
ゲート線駆動回路５は、アモルファスシリコンや酸化物半導体などを用いて、表示パネル２に表示領域２ａとモノリシックに作りこまれている。なお、ゲートモノリシック、ゲート線駆動回路レス、パネル内蔵ゲート線駆動回路、ゲートインパネルなどと称されるゲート線駆動回路は全てゲート線駆動回路５に含まれ得る。
【００２０】
ゲート線駆動回路５およびソース線駆動回路６は、フレキシブルプリント基板３を介してコントロール基板４に接続されている。コントロール基板４は、フレキシブルプリント基板３を介してゲート線駆動回路５およびソース線駆動回路６に必要な信号や電源を供給する。コントロール基板４においては、クロック信号ＣＬＫＡとクロック信号ＣＬＫＢとを、同じクロック信号からレベルシフタ回路によって個別に生成する。
【００２１】
＜シフトレジスタ回路の構成＞
図２は、シフトレジスタ回路１の構成を示す図である。図２に示すように、シフトレジスタ回路１は、多段に縦続接続されたｎ個の単位シフトレジスタＳＲ１，ＳＲ２，…，ＳＲｎと、最後段に配置されたダミー単位シフトレジスタＳＲＤを備える。単位シフトレジスタＳＲ１，ＳＲ２，…，ＳＲｎおよびダミー単位シフトレジスタＳＲＤの回路構成は同じであるため、これらを特に区別しない場合は単に単位シフトレジスタＳＲと記載する。また、第ｋ段目のシフトレジスタを特定する場合は、単位シフトレジスタＳＲｋと記載する。また、単位シフトレジスタＳＲｋの前段（第ｋ−１段目）のシフトレジスタを単位シフトレジスタＳＲｋ−１と記載する。また、単位シフトレジスタＳＲｋの次段（第ｋ＋１段目）のシフトレジスタを単位シフトレジスタＳＲｋ＋１と記載する。
【００２２】
図２に示すシフトレジスタ回路１の動作を説明する。図３は、シフトレジスタ回路１の動作タイミングを示す図である。
【００２３】
図３に示すように、第１段目の単位シフトレジスタＳＲ１の入力端子ＩＮ１にスタートパルスＳＴが入力されると、それをきっかけにして、出力信号Ｇがクロック信号ＣＬＫＡ，ＣＬＫＢに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ１，ＳＲ２，ＳＲ３，…，ＳＲｎと順番に伝達される。ゲート線駆動回路５においては、このように順番に出力される出力信号Ｇｋ１，Ｇｋ２，…，Ｇｋｎが表示パネルの水平（又は垂直）走査信号として用いられる。
【００２４】
以下では、第ｋ段目の単位シフトレジスタＳＲｋがＨ（ハイ）レベルの出力信号Ｇｋを出力する期間を、その単位シフトレジスタＳＲｋの「選択期間」と称する。また、単位シフトレジスタＳＲｋが出力信号Ｇｋを出力しない期間、又はＬ（ロー）レベルの出力信号Ｇｋを出力する期間を、その単位シフトレジスタＳＲｋの「非選択期間」と称する。また、あるトランジスタにおいてゲート電極にＨレベルの信号が入力されている期間をそのトランジスタの「選択期間」と称する。また、あるトランジスタにおいてゲート電極に信号が入力されていない期間、又はＬレベルの信号が入力されている期間をそのトランジスタの「非選択期間」と称する。
【００２５】
なお、ダミーの単位シフトレジスタＳＲＤは、最後段の単位シフトレジスタＳＲｎが出力信号Ｇｎを出力した直後に、その出力信号ＧＤによって単位シフトレジスタＳＲｎをリセット状態にするために設けられている。例えば、ゲート線駆動回路５であれば、最後段の単位シフトレジスタＳＲｎを出力信号Ｇｎの出力直後にリセット状態にしなければ、それに対応するゲート線（走査線）が不要にＨレベルとなり、表示の不具合が生じてしまう。
【００２６】
ダミーの単位シフトレジスタＳＲＤは、出力信号ＧＤを出力した後のタイミングでリセット端子ＲＳＴに入力されるエンドパルスＥＮによってリセット状態に切り替わる。ゲート線駆動回路５のように、信号のシフト動作が繰り返して行われる場合には、エンドパルスＥＮに代えて次のフレーム期間のスタートパルスＳＴを用いてもよい。
【００２７】
また、図２のように２相クロック（ＣＬＫＡ，ＣＬＫＢ）を用いてシフトレジスタ回路１を同期させる場合、複数の単位シフトレジスタＳＲのそれぞれは、自己の次段のシフトレジスタＳＲｋ＋１からの出力信号Ｇｋ＋１によってリセット状態にされるので、次段の単位シフトレジスタＳＲｋ＋１が少なくとも一度動作した後でなければ、図３に示すような通常動作を行うことができない。従って、通常動作に先立って、ダミーの信号を第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのリセット端子ＲＳＴと第２の電源端子Ｓ１（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にバックゲート用ノードＮ２をＨレベルにするリセット動作を行ってもよい。但し、その場合はリセット用の信号線が別途必要になる。
【００２８】
＜単位シフトレジスタの構成＞
図４は、第ｋ段目の単位シフトレジスタＳＲｋの構成を示す図である。図４に示すように、単位シフトレジスタＳＲｋは、出力端子ＯＵＴと、クロック端子ＣＫ１，ＣＫ２と、入力端子ＩＮ１と、リセット端子ＲＳＴと、第１、第２の電源端子Ｓ１，Ｓ２を備える。
【００２９】
クロック端子ＣＫ１，ＣＫ２には、クロック信号ＣＬＫＡ，ＣＬＫＢがそれぞれ入力される（例えば、図２における単位シフトレジスタＳＲ１，ＳＲ３などがこれに該当する）。ここで、クロック信号ＣＬＫＡ，ＣＬＫＢは互いに逆相である。つまり、クロック信号ＣＬＫＡがＨ（ハイ）レベルの状態においてクロック信号ＣＬＫＢはＬレベルであり、クロック信号ＣＬＫＡがＬ（ロー）レベルの状態においてクロック信号ＣＬＫＢはＨレベルである。
【００３０】
クロック信号ＣＬＫＡ，ＣＬＫＢのＨレベルの電位はＶＤＤ（高電位側電源電位）であり、Ｌレベルの電位はＶＳＳ（低電位側電源電位）である。
【００３１】
図２および図４に示すように、第ｋ段目の単位シフトレジスタＳＲｋの入力端子ＩＮ１には、前段の単位シフトレジスタＳＲｋ−１の出力端子ＯＵＴから出力される信号が入力される。なお、第１段目の単位シフトレジスタＳＲ１の入力端子ＩＮ１には、所定のスタートパルスＳＴが入力される。
【００３２】
また、ｋ段目の単位シフトレジスタＳＲｋにおいて、例えば、クロック端子ＣＫ１，ＣＬ２にはクロック信号ＣＬＫＡ，ＣＬＫＢがそれぞれ入力される。この場合、前段、次段の単位シフトレジスタＳＲｋ−１，ＳＲｋ＋１クロック端子ＣＫ１，ＣＬ２にはクロック信号ＣＬＫＢ，ＣＬＫＡがそれぞれ入力される。つまり、隣接する単位シフトレジスタＳＲにおいて、クロック端子には互いに異なる位相のクロック信号が入力される。
【００３３】
また、第ｋ段目の単位シフトレジスタＳＲｋのリセット端子ＲＳＴには、次段の単位シフトレジスタＳＲｋ＋１の出力端子ＯＵＴが接続される。ただし、第ｎ段目の単位シフトレジスタＳＲｎの次段に設けられたダミー単位シフトレジスタＳＲＤのリセット端子ＲＳＴには、所定のエンドパルスＥＮが入力される。
【００３４】
なお、ゲート線駆動回路５において、スタートパルスＳＴおよびエンドパルスＥＮは、それぞれ画像信号の各フレーム期間の先頭および末尾に対応するタイミングで入力される。
【００３５】
第２の電源端子Ｓ１は、後述する充放電回路２００およびバックゲート電圧生成回路３００に高電位側の定電圧ＶＤＤを供給する。また、第１の電源端子Ｓ２は、後述する充放電回路２００およびバックゲート電圧生成回路３００に低電位側の定電圧ＶＳＳを供給する。定電圧ＶＤＤは定電圧ＶＳＳよりも電位が高いとする。
【００３６】
図４に示すように、単位シフトレジスタＳＲｋは、出力回路１００と、充放電回路２００を備える。出力回路１００は、制御ノードＮ１を備える。出力回路１００は、クロック端子ＣＫ１に入力されるクロック信号ＣＬＫＡに同期する出力信号Ｇｋを出力端子ＧＯＵＴに出力する。
【００３７】
充放電回路２００は、入力端子ＩＮ１がＨレベルになることに応じて出力回路１００の制御ノードＮ１を充電する。また、充放電回路２００は、リセット端子ＲＳＴがＨレベルになることに応じて出力回路１００の制御ノードＮ１を放電する。
【００３８】
図４に示すように、出力回路１００は、第２、第４のトランジスタＱ２，Ｑ４と、容量素子Ｃ１を備える。第２のトランジスタＱ２は、クロック端子ＣＫ１と出力端子ＯＵＴとの間に接続される。即ち、第２のトランジスタＱ２のドレイン電極はクロック端子ＣＫ１に接続され、ソース電極は出力端子ＯＵＴに接続される。また、第２のトランジスタＱ２のゲート電極は制御ノードＮ１に接続される。
【００３９】
第４のトランジスタＱ４は、出力端子ＯＵＴと第１の電源端子Ｓ２との間に接続される。即ち、第４のトランジスタＱ４のドレイン電極は出力端子ＯＵＴに接続され、ソース電極は第１の電源端子Ｓ２に接続される。また、第４のトランジスタＱ４のゲート電極はクロック端子ＣＫ２に接続される。
【００４０】
容量素子Ｃ１の一端は制御ノードＮ１に接続され、容量素子Ｃ１の他端は第２のトランジスタＱ２のソース電極と第４のトランジスタのドレイン電極との接続点に接続される。容量素子Ｃ１は、出力端子ＯＵＴと制御ノードＮ１との間を容量結合させ、出力端子ＯＵＴのレベル上昇に応じて制御ノードＮ１を昇圧させる素子（ブートストラップ容量）である。ただし、容量素子Ｃ１は、第２のトランジスタＱ２のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００４１】
図４に示すように、充放電回路２００は、第１、第３のトランジスタＱ１，Ｑ３を備える。第１のトランジスタＱ１は、第２の電源端子Ｓ１と制御ノードＮ１との間に接続される。即ち、第１のトランジスタＱ１のドレイン電極は第２の電源端子Ｓ１に接続され、ソース電極は制御ノードＮ１に接続される。また、第１のトランジスタＱ１のゲート電極は入力端子ＩＮ１に接続される。また、本実施の形態１において、第１のトランジスタＱ１はバックゲート電極を備える。
【００４２】
第３のトランジスタＱ３は、制御ノードＮ１と第１の電源端子Ｓ２との間に接続される。即ち、第３のトランジスタＱ３のドレイン電極は制御ノードＮ１に接続され、ソース電極は第１の電源端子Ｓ２に接続される。また、第３のトランジスタＱ３のゲート電極はリセット端子ＲＳＴに接続される。
【００４３】
本実施の形態１における単位シフトレジスタＳＲは、バックゲート電圧生成回路３００を備える。バックゲート電圧生成回路３００は、バックゲート用ノードＮ２と、バックゲート用トランジスタＱ５と、バックゲート用容量素子Ｃ２を備える。バックゲート用ノードＮ２は、第１のトランジスタＱ１のバックゲート電極に接続される。つまり、第１のトランジスタＱ１のバックゲート電極が接続するノードが「バックゲート用ノードＮ２」として定義される。
【００４４】
バックゲート電圧生成回路３００は、第１のトランジスタＱ１のゲート電極の電圧に応じてバックゲート用ノードＮ２の電圧を変化させる。バックゲート電圧生成回路３００には、第１の電源端子Ｓ２から駆動電圧が供給される。
【００４５】
図４に示すように、バックゲート用容量素子Ｃ２は、バックゲート用トランジスタＱ５のゲート電極と、バックゲート用トランジスタＱ５のドレイン電極の間に接続される。また、バックゲート用トランジスタＱ５のソース電極又はドレイン電極のうち、バックゲート用容量素子Ｃ２が接続された電極、即ちドレイン電極がバックゲート用ノードＮ２と接続される。また、バックゲート用トランジスタＱ５のソース電極は、第１の電源端子Ｓ２に接続される。
【００４６】
また、図４に示すように、バックゲート用トランジスタＱ５のゲート電極は、第１のトランジスタＱ１のゲート電極に接続される。これにより、バックゲート電圧生成回路３００は、第１のトランジスタＱ１が選択されている間はバックゲート用ノードＮ２の電圧を上昇させ、第１のトランジスタＱ１が非選択されている間はバックゲート用ノードＮ２の電圧を低下させる。
【００４７】
＜比較例における単位シフトレジスタの動作＞
本実施の形態１における単位シフトレジスタＳＲの動作を説明する前に、実施の形態１における単位シフトレジスタＳＲと比較するための比較例における単位シフトレジスタＣＳＲについて説明する。図５は、比較例における単位シフトレジスタＣＳＲの構成を示す図である。
【００４８】
図５に示すように、比較例における単位シフトレジスタＣＳＲは、実施の形態１における単位シフトレジスタＳＲからバックゲート用電圧生成回路３００を取り除いた構成である。また、比較例における単位シフトレジスタＣＳＲにおいて、第１のトランジスタＱ１はバックゲート電極を備えないとする。その他の構成は実施の形態１における単位シフトレジスタＳＲと同じため説明を省略する。
【００４９】
図６は、比較例における第ｋ段目の単位シフトレジスタＣＳＲｋ（図５）の動作タイミングを示す図である。図６において、ＣＫ１［ｋ］、ＣＫ２［ｋ］などの「［ｋ］」とは、その信号が第ｋ段目の単位シフトレジスタＣＳＲｋに関わる信号であることを意味する。
【００５０】
まず、単位シフトレジスタＣＳＲｋの初期状態として、制御ノードＮ１がＬレベルの状態を仮定する（以下、制御ノードＮ１がＬレベルの状態を「リセット状態」と称す）。また、入力端子ＩＮ１（前段の出力信号Ｇｋ−１）、リセット端子ＲＳＴ（次段の出力信号Ｇｋ＋１）、クロック端子ＣＫ１（クロック信号ＣＬＫＡ）は何れもＬレベルであるとする。このとき、出力回路１００の第２、第４のトランジスタＱ２，Ｑ４は共にオフであるので出力端子ＯＵＴが高インピーダンス状態（フローティング状態）となっているが、当該初期状態では出力端子ＯＵＴ（出力信号Ｇｋ）もＬレベルであるとする。
【００５１】
時刻ｔ１において、クロック信号ＣＬＫＡがＨレベルからＬレベルに変化し、クロック信号ＣＬＫＢがＬレベルからＨレベルに変化すると共に、前段の単位シフトレジスタＣＳＲｋ−１の出力信号Ｇｋ−１（単位シフトレジスタＣＳＲｋが第１段目の場合はスタートパルスＳＴ）がＨレベルに変化する。すると、充放電回路２００の第１のトランジスタＱ１がオンになり、制御ノードＮ１が充電されるため、制御ノードＮ１がＨレベルになる。制御ノードＮ１がＨレベルの状態を「セット状態」と称す。このとき制御ノードＮ１の電位レベル（以下、単に「レベル」と称す）は、ＶＤＤ−Ｖｔｈ（Ｑ１）まで上昇する。ここで、Ｖｔｈ（Ｑ１）は第１のトランジスタＱ１の閾値電圧である。制御ノードＮ１のレベルが上昇することにより、出力回路１００の第２のトランジスタＱ２がオンになる。
【００５２】
そして、時刻ｔ２において、クロック信号ＣＬＫＢがＨレベルからＬレベルに変化し、クロック信号ＣＬＫＡがＬレベルからＨレベルに変化するのと共に、前段の単位シフトレジスタＣＳＲｋ−１の出力信号Ｇｋ−１がＬレベルになる。すると、充放電回路２００の第１のトランジスタＱ１がオフになり制御ノードＮ１がＨレベルのままフローティング状態になる。また、出力回路１００の第２のトランジスタＱ２がオンしているので、出力端子ＯＵＴのレベルがクロック信号ＣＬＫＡに追随して上昇する。
【００５３】
時刻ｔ２において、クロック端子ＣＫ１および出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１および第２のトランジスタＱ２のゲート・チャネル間容量を介する結合により、制御ノードＮ１のレベルが昇圧される。このときの昇圧量は、ほぼクロック信号ＣＬＫＡの振幅（ＶＤＤ）に相当するので、制御ノードＮ１はおよそ２×ＶＤＤ−Ｖｔｈ（Ｑ１）まで昇圧される。
【００５４】
その結果、出力信号ＧｋがＨレベルとなる間も、第２のトランジスタＱ２のゲート（制御ノードＮ１）・ソース（出力端子ＯＵＴ）間の電圧は大きく保たれる。つまり、第２のトランジスタＱ２のオン抵抗は低く保たれるので、出力信号Ｇｋはクロック信号ＣＬＫＡのＨレベルへの変化に追随して高速に立ち上がってＨレベルになる。また、このとき第２のトランジスタＱ２は線形領域（非飽和領域）で動作するので、出力信号Ｇｋのレベルはクロック信号ＣＬＫＡの振幅と同じＶＤＤまで上昇する。
【００５５】
さらに、時刻ｔ３においてクロック信号ＣＬＫＢがＨレベルからＬレベルに変化し、クロック信号ＣＬＫＢがＬレベルからＨレベルに変化するときも、第２のトランジスタＱ２のオン抵抗は低く保たれるので、出力信号Ｇｋはクロック信号ＣＬＫＡに追随して高速に立ち下がって、ＨレベルからＬレベルに低下する。
【００５６】
また、この時刻ｔ３においては、リセット端子ＲＳＴに入力される次段の単位シフトレジスタＣＳＲｋ＋１の出力信号Ｇｋ＋１およびクロック信号ＣＬＫＢがＨレベルになるので、充放電回路２００の第３のトランジスタＱ３および出力回路１００の第４のトランジスタＱ４がオンになる。それにより、出力端子ＯＵＴは第４のトランジスタＱ４を介して充分に放電され、確実にＬレベル（ＶＳＳ）になる。また、制御ノードＮ１は、第３のトランジスタＱ３により放電されてＬレベルになる。即ち、単位シフトレジスタＣＳＲｋはセット状態からリセット状態に変化する。
【００５７】
そして、時刻ｔ４で次段の単位シフトレジスタＳＲｋ＋１の出力信号Ｇｋ＋１がＬレベルに戻った後は、前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１が入力端子ＩＮ１に入力されるまで、単位シフトレジスタＣＳＲｋはリセット状態に維持される。出力信号ＧｋはＬレベルに保たれる。
【００５８】
以上の動作をまとめると、単位シフトレジスタＣＳＲｋは、入力端子ＩＮ１に信号（スタートパルスＳＰまたは前段の単位シフトレジスタＣＳＲｋ−１の出力信号Ｇｋ−１）が入力されない期間はリセット状態である。リセット状態において、出力回路１００の第２のトランジスタＱ２がオフを維持するため、出力端子ＯＵＴからの出力信号ＧｋはＬレベル（ＶＳＳ）に維持される。
【００５９】
そして、入力端子ＩＮ１に信号が入力されると、単位シフトレジスタＣＳＲｋはセット状態に切り替わる。セット状態においては出力回路１００の第２のトランジスタＱ２がオンになるため、クロック端子ＣＫ１の信号（クロック信号ＣＬＫＡ）がＨレベルになる間、出力端子ＯＵＴからの出力信号ＧｋがＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（次段の単位シフトレジスタＣＳＲｋ＋１の出力信号Ｇｋ＋１またはエンドパルスＥＮ）が入力されると、単位シフトレジスタＣＳＲｋはリセット状態に戻る。
【００６０】
ここで、トランジスタの閾値電圧の負方向シフトによってＴＦＴがデプレッション型（ノーマリオン）となった場合の問題を説明する。
【００６１】
図６のタイミング図から分かるように、ｋ段目の単位シフトレジスタＣＳＲｋの制御ノードＮ１は、前段の単位シフトレジスタＣＳＲｋ−１の出力信号Ｇｋ−１がＨレベルになるとＨレベル（ＶＤＤ−Ｖｔｈ（Ｑ１））に充電され（時刻ｔ１）、その後に前段の単位シフトレジスタＣＳＲｋ−１の出力信号Ｇｋ−１がＬレベルに戻っても（時刻ｔ２）、フローティング状態でＨレベルに維持される。しかも、出力信号ＧｋがＨレベルである間（選択期間：時刻ｔ２〜時刻ｔ３）、制御ノードＮ１は２×ＶＤＤ−Ｖｔｈ（Ｑ１）のレベルにまで昇圧される。
【００６２】
つまり、選択期間中において第１のトランジスタＱ１では、ドレイン（第１の電源端子Ｓ２）はＶＤＤ、ソース（制御ノードＮ１）は２×ＶＤＤ−Ｖｔｈ（Ｑ１）、ゲート（入力端子ＩＮ１）はＶＳＳのレベルとなる。つまり、ゲートがソースおよびドレインの両方に対して負にバイアスされた状態となる。
【００６３】
一般的にＴＦＴは、その閾値電圧が時間とともに負（マイナス）方向へシフトする。従って、単位シフトレジスタＣＳＲにおいては、その選択期間において第１のトランジスタＱ１に閾値電圧の負方向シフトが生じることとなる。
【００６４】
単位シフトレジスタＣＳＲにおいて、第１のトランジスタＱ１の閾値電圧が負方向にシフトすると、入力端子ＩＮ１がＬレベルのときでも第１のトランジスタＱ１に電流（リーク電流）が流れるようになり、非選択期間に制御ノードＮ１へ電荷が供給され、そのレベルが上昇する。そうなると、非選択期間であるにもかかわらず、単位シフトレジスタＳＲの第２のトランジスタＱ２がオンし、その出力端子ＯＵＴから誤信号としての出力信号Ｇが出力されるという誤動作が生じる原因となる。
【００６５】
そこで、本実施の形態１における単位シフトレジスタＳＲでは、第１のトランジスタＱ１にバックゲート電極を形成し、バックゲート電極にＶＳＳよりも低い電圧を印加する。これにより、第１のトランジスタＱ１の閾値電圧が正方向へシフトする。つまり、バックゲート電極が形成された第１のトランジスタＱ１の非選択期間において、バックゲート電極にＶＳＳよりも低い電圧が印加されれば、入力端子ＩＮ１がＬレベルのときにおいて第１のトランジスタＱ１のリーク電流を抑制することができる。
【００６６】
＜実施の形態１における単位シフトレジスタの動作＞
図７は、実施の形態１における単位シフトレジスタＳＲｋ（図４）の動作タイミングを示す図である。まず、単位シフトレジスタＳＲｋの初期状態として、制御ノードＮ１がＬレベルの状態を仮定する。また、入力端子ＩＮ１（前段の出力信号Ｇｋ−１）、リセット端子ＲＳＴ（次段の出力信号Ｇｋ＋１）、クロック端子ＣＫ１（クロック信号ＣＬＫＡ）、出力端子ＯＵＴ（出力信号Ｇｋ）は何れもＬレベルであるとする。
【００６７】
時刻ｔ１において、クロック信号ＣＬＫＡがＬレベル、クロック信号ＣＬＫＢがＨレベルに変化すると共に、前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１（第１段目の場合はスタートパルスＳＴ）がＨレベルになると、第１のトランジスタＱ１およびバックゲート用トランジスタＱ５が共にオンになる。これにより、バックゲート用ノードＮ２は第１のトランジスタＱ１のソース電極と同じ電位ＶＳＳになる。このとき、バックゲート用容量素子Ｃ２はＶＤＤとＶＳＳの電位差で充電される。
【００６８】
そして時刻ｔ２においてクロック信号ＣＬＫＢがＬレベル、クロック信号ＣＬＫＡがＨレベルに変化すると共に、前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１がＬレベルになると、第１のトランジスタＱ１およびバックゲート用トランジスタＱ５が共にオフになる。このとき、バックゲート用容量素子Ｃ２の放電によりバックゲート用ノードＮ２のレベルは図７に示すように電位ＶＳＳからＶＢＧに引き下げられる。そして、次に前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１がＨレベルになるまでこの電位ＶＢＧが維持される。
【００６９】
このように、第１のトランジスタＱ１の非選択期間のみ第１のトランジスタＱ１のバックゲート電極に負電圧が印加され、第１のトランジスタＱ３の選択期間には第１のトランジスタＱ１のバックゲート電極がＶＳＳと同電位となる。よって、第１のトランジスタＱ１の閾値電圧の負方向シフトを抑制して、第１のトランジスタＱ１の非選択期間のリーク電流の増大を抑制することが可能となる。また、第１のトランジスタＱ１の選択期間にはバックゲート電極はＶＳＳとなるため、選択期間にバックゲート電極に負電圧が印加されることによるオン抵抗の増大を抑制することが可能である。
【００７０】
なお、図４においてはバックゲート用トランジスタＱ５のソース電極にＶＳＳ、ゲート電極に前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１が入力されるように構成したが、この構成に限定されない。バックゲート用トランジスタＱ５の電位ＶＳＳを基準としたソース電極の電位に対し、ゲート電極に入力される信号の立ち上がり電位が大きくなるように構成すれば、第１のトランジスタＱ１の非選択期間においてバックゲート用ノードＮ２の電位をＶＳＳよりも小さくすることが可能である。
【００７１】
続いて、時刻ｔ３においてクロック信号ＣＬＫＡがＨレベルからＬレベルに変化し、クロック信号ＣＬＫＢがＬレベルからＨレベルに変化すると、単位シフトレジスタＳＲｋの出力信号ＧｋはＬレベルに戻る。それと共に次段の単位シフトレジスタＳＲｋ＋１の出力信号Ｇｋ＋１がＬレベルからＨレベルになるので、単位シフトレジスタＳＲｋの第３、第４のトランジスタＱ３，Ｑ４がオンになり、単位シフトレジスタＳＲｋはリセット状態に戻る。
【００７２】
そして、時刻ｔ４で次段の単位シフトレジスタＳＲｋ＋１の出力信号Ｇｋ＋１がＬレベルに戻った後は、前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１が入力端子ＩＮ１に入力されるまで、単位シフトレジスタＳＲｋはリセット状態に維持される。出力信号ＧｋはＬレベルに保たれる。
【００７３】
以上のように本実施の形態における単位シフトレジスタＳＲの信号のシフト動作は、ほぼ比較例（図５）と同様である。複数の単位シフトレジスタＳＲで構成された多段のシフトレジスタ回路１は、図３で説明したとおりに動作する。
【００７４】
図８は、第１のトランジスタＱ１およびバックゲート電圧生成回路３００の平面図である。また、図９は図８の線分Ａ−Ａにおける断面図である。
【００７５】
図８および図９に示すように、ガラス基板１０上に、第１のトランジスタＱ１およびバックゲート用トランジスタＱ５に共通のゲート電極１１が形成されている。また、ガラス基板１０と絶縁膜２２との間には液晶が封止されている。
【００７６】
第１のトランジスタＱ１およびバックゲート用トランジスタＱ５は、ゲート電極１１上にソース電極およびドレイン電極が配設された、いわゆる「ボトムゲート型トランジスタ」である。
【００７７】
第１のトランジスタＱ１において、ゲート電極１１上には絶縁膜１２を介して半導体層１４、ドレイン電極１７、ソース電極１６が形成されている。また、第１のトランジスタＱ１において、ドレイン電極１７およびソース電極１６と対向して液晶３０を介してバックゲート電極２１が形成されている。
【００７８】
バックゲート用トランジスタＱ５において、ゲート電極１１上には絶縁膜１２を介して半導体層１５、ドレイン電極１８、ソース電極１９が形成されている。
【００７９】
コンタクトホール２０において、第１のトランジスタＱ１のバックゲート電極２１とバックゲート用トランジスタＱ５のドレイン電極１８とが接続されている。バックゲート電極２１がバックゲート用ノードＮ２に対応する。また、ドレイン１８電極とゲート電極１１が平面視で重なる領域においてバックゲート用容量素子Ｃ２が形成されている。
【００８０】
図９に示すように、コンタクトホール２０はゲート電極１１が無い領域に形成されている。つまり、平面視においてコンタクトホール２０と重なる部分のゲート電極１１をくり抜いた構造になっている。このようにすることで、コンタクトホール２０を形成するプロセスにおいてドレイン電極１８へのダメージが進行した場合であっても、ドレイン電極１８とゲート電極１１が短絡するのを防止することができる。
【００８１】
また、バックゲート用容量素子Ｃ２は、電極間距離の小さいドレイン電極１８とゲート電極１１の間で形成されている。これにより、所定の静電容量を持つバックゲート用容量素子Ｃ２を最小の面積で形成することができる。
【００８２】
また、本実施の形態１においては半導体層１４、１５に酸化物半導体を用いた。アモルファスシリコンをＴＦＴに用いた場合、ゲートが負電圧になると、ホール伝導によるリーク電流が発生することが知られている。一方、酸化物はホールがほぼ存在しないため、リーク電流を大幅に低減することができる。半導体層１４に酸化物半導体を用いることによって、バックゲート電極に負電圧が印加されても、ホール伝導によるリーク電流の発生を抑制できるため、リーク電流による消費電力の抑制、およびバックゲート用ノードＮ２の負電位の維持がより容易となる。
【００８３】
以上により、本実施の形態１では、ＴＦＴの閾値電圧のシフト現象によりデプレッション型となったＴＦＴによる誤動作を防止することのできるシフトレジスタ回路１を実現することができる。
【００８４】
また、本実施の形態１において、各単位シフトレジスタＳＲの出力回路１００、充放電回路２００、バックゲート電圧生成回路３００に備わるトランジスタ（即ち、第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４およびバックゲート用トランジスタＱ５）は、表示パネル２の各画素に備わるトランジスタと同一の導電型の電界効果トランジスタであるとする。
【００８５】
また、本実施の形態１では、第１のトランジスタＱ１にバックゲート電極を形成し、バックゲート電圧生成回路３００を接続したが、バックゲート電圧生成回路３００を接続するトランジスタは第１のトランジスタＱ１に限定されない。バックゲート電圧生成回路３００は、閾値電圧のマイナスシフトによりデプレッション型となる任意のトランジスタに対して接続することができる。
【００８６】
なお、本実施の形態１では、第１のトランジスタＱ１がバックゲート電極を備え、第１のトランジスタＱ１のバックゲート電極にバックゲート電圧生成回路３００を接続する構成としたが、バックゲート電圧生成回路３００Ａが接続されるのは第１のトランジスタＱ１に限定されない。例えば、第２〜第４のトランジスタＱ１，Ｑ２，Ｑ３のいずれかがバックゲート電極を備え、そのトランジスタのバックゲート電極にバックゲート電圧生成回路３００を接続する構成としてもよい。
【００８７】
＜効果＞
本実施の形態１におけるシフトレジスタ回路１は、多段に縦続接続された複数の単位シフトレジスタＳＲを備えるシフトレジスタ回路であって、複数の単位シフトレジスタＳＲのそれぞれは、制御ノードＮ１を備え、クロック端子ＣＫ１，ＣＫ２に入力されるクロック信号ＣＬＫＡ，ＣＬＫＢに同期する出力信号Ｇｋを出力端子ＯＵＴに出力する出力回路１００と、出力回路１００の制御ノードＮ１を充放電する充放電回路２００と、充放電回路２００に高電位側の定電圧ＶＤＤを供給する第２の電源端子Ｓ１と、充放電回路２００に低電位側の定電圧ＶＳＳを供給する、第２の電源端子Ｓ１よりも電位の低い第１の電源端子Ｓ２と、少なくとも１つのバックゲート電圧生成回路３００と、を備え、出力回路１００又は充放電回路２００は、バックゲート電極を備えた少なくとも１つのトランジスタ（本実施の形態１では第１のトランジスタＱ１）を備え、バックゲート電圧生成回路３００はバックゲート用ノードＮ２を備え、バックゲート用ノードＮ２は、トランジスタのバックゲート電極に接続され、バックゲート電圧生成回路３００は、トランジスタのゲート電極の電圧に応じてバックゲート用ノードＮ２の電圧を変化させ、バックゲート電圧生成回路３００には、第１の電源端子Ｓ２又は第２の電源端子Ｓ１から駆動電圧が供給される。
【００８８】
本実施の形態１における単位シフトレジスタＳＲにおいては、単位シフトレジスタＳＲに備わる少なくとも１つのトランジスタはバックゲート電極を備え、バックゲート電圧生成回路３００が、このトランジスタのゲート電極の電圧に応じてバックゲート電極の電圧を変化させる。これにより、トランジスタの閾値電圧（Ｖｔｈ）のシフトを逆方向に補償して、トランジスタを適切なタイミングで安定してオン、オフさせることが可能となる。さらに、本実施の形態１において、単位シフトレジスタＳＲが元々使用している電源を利用してバックゲート電圧生成回路３００が駆動されるため、バックゲート電圧生成回路３００用の電源の追加が不要である。よって、簡易な構成かつ抵コストでトランジスタのバックゲート電極の電圧を変化させることが可能である。
【００８９】
また、本実施の形態１におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、バックゲート電圧生成回路３００は、トランジスタ（本実施の形態１では第１のトランジスタＱ１）が選択されている間はバックゲート用ノードＮ２の電圧を上昇させ、トランジスタが非選択されている間はバックゲート用ノードＮ２の電圧を低下させる。
【００９０】
本実施の形態１においては、第１のトランジスタＱ１の非選択期間のみ第１のトランジスタＱ１のバックゲート電極に負電圧が印加され、第１のトランジスタＱ３の選択期間には第１のトランジスタＱ１のバックゲート電極がＶＳＳと同電位となる。よって、第１のトランジスタＱ１の閾値電圧の負方向シフトを抑制して、第１のトランジスタＱ１の非選択期間のリーク電流の増大を抑制することが可能となる。また、第１のトランジスタＱ１の選択期間にはバックゲート電極はＶＳＳとなるため、選択期間にバックゲート電極に負電圧が印加されることによるオン抵抗の増大を抑制することが可能である。
【００９１】
また、本実施の形態１におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、バックゲート電圧生成回路３００は、バックゲート用トランジスタＱ５と、バックゲート用容量素子Ｃ２と、を備え、バックゲート用トランジスタＱ５のゲート電極と、バックゲート用トランジスタＱ５のソース電極又はドレイン電極の間にバックゲート用容量素子Ｃ２が接続され、バックゲート用トランジスタＱ５のソース電極又はドレイン電極のうち、バックゲート用容量素子Ｃ２が接続された電極がバックゲート用ノードＮ２と接続され、バックゲート用トランジスタＱ５のソース電極又はドレイン電極は、第１の電源端子Ｓ２又は第２の電源端子Ｓ１に接続されている。
【００９２】
従って、以上のようにバックゲート電圧生成回路３００を構成することにより、バックゲート用トランジスタＱ５のオン、オフに応じてバックゲート用容量素子Ｃ２が充放電されるため、バックゲート用ノードＮ２の電圧を変化させることが可能となる。
【００９３】
また、本実施の形態１におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、バックゲート用トランジスタＱ５のゲート電極は、トランジスタ（本実施の形態１では第１のトランジスタＱ１）のゲート電極に接続される。
【００９４】
これにより、バックゲート用トランジスタＱ５のゲート電極を、バックゲート電極を備えるトランジスタのゲート電極に接続することにより、トランジスタのオン、オフと同じタイミングでバックゲート用トランジスタＱ５をオン、オフさせることが可能となる。
【００９５】
また、本実施の形態１におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、バックゲート用トランジスタＱ５は薄膜トランジスタ（ＴＦＴ）であり、バックゲート用トランジスタＱ５のゲート電極１１は基板（即ちガラス基板１０）上に配置され、バックゲート用トランジスタＱ５のドレイン電極１８およびソース電極１９は、ゲート電極１１の上層にゲート絶縁層（即ち絶縁膜１２）を介して配置され、バックゲート用容量素子Ｃ２は、ゲート電極１１と、ソース電極１９又はドレイン電極１８とが平面視で重なる領域を含む。
【００９６】
本実施の形態１では、電極間距離の小さいドレイン電極１８とゲート電極１１の間でバックゲート用容量素子Ｃ２を形成する。これにより、所定の静電容量を持つバックゲート用容量素子Ｃ２を最小の面積で形成することができる。
【００９７】
＜実施の形態２＞
実施の形態１における単位シフトレジスタＳＲでは、第１のトランジスタＱ１およびバックゲート用トランジスタＱ５が初期状態ではノーマリーオフであるとした。一方、本実施の形態２における単位シフトレジスタＳＲでは、バックゲート用トランジスタＱ５が初期状態からノーマリーオンであるとする。
【００９８】
図１０は、バックゲート用トランジスタＱ５がノーマリーオフ（実施の形態１）とノーマリーオン（実施の形態２）の場合におけるドレイン-ソース間電流の特性を示す図である。図１０に示すように、バックゲート用トランジスタＱ５がノーマリーオフである場合、ゲート-ソース間が同電位のときはドレイン-ソース間電流がほとんど流れない。一方、バックゲート用トランジスタＱ５がノーマリーオンである場合、ゲート-ソース間が同電位であってもドレイン-ソース間電流が流れる。
【００９９】
特に、酸化物半導体を用いたＴＦＴにおいて、酸化物半導体の成膜条件や熱履歴、また、チャネル長を５μｍ以下の短チャネルにすることによってノーマリーオンになりやすい事が知られている。本実施の形態２におけるバックゲート用トランジスタＱ５は、酸化物半導体を用いたＴＦＴであって、チャネル長が４μｍで構成されているとする。
【０１００】
本実施の形態２において、液晶表示装置の構成およびシフトレジスタ回路１の構成は実施の形態１（図１、図２）と同じため説明を省略する。
【０１０１】
図１１は、本実施の形態２における単位シフトレジスタＳＲの構成を示す図である。図１１に示すように、本実施の形態２ではバックゲート電圧生成回路３００Ａにおいて、バックゲート用トランジスタＱ５はバックゲート電極を備える。バックゲート用トランジスタＱ５のバックゲート電極は、バックゲート用ノードＮ２に接続されている。本実施の形態２において、バックゲート電圧生成回路３００Ａ以外の単位シフトレジスタＳＲの構成は実施の形態１（図４）と同じため説明を省略する。
【０１０２】
図１２は、本実施の形態２における単位シフトレジスタＳＲの動作タイミングを示す図である。図１２のバックゲート用ノードＮ２の電位Ｎ２［ｋ］において、矢印Ｌ１を付した実線で示すように、本実施の形態２における単位シフトレジスタＳＲでは、バックゲート用トランジスタＱ５がノーマリーオンであっても、前段の単位シフトレジスタＳＲｋ−１からの出力信号Ｇｋ−１が立ち下がったタイミング（時刻ｔ２）で瞬間的にバックゲート用トランジスタＱ５のバックゲート電極の電圧が負電圧となるため、バックゲート用トランジスタＱ５がオフする。
【０１０３】
一方、実施の形態１の単位シフトレジスタＳＲ（図４）においてバックゲート用トランジスタＱ５がノーマリーオンである場合、前段の単位シフトレジスタＳＲｋ−１からの出力信号Ｇｋ−１が立ち下がったタイミング（時刻ｔ２）でバックゲート用トランジスタＱ５がオフしない。そのため、図１２のバックゲート用ノードＮ２の電位Ｎ２［ｋ］において、矢印Ｌ２を付した破線で示すように、バックゲート用ノードＮ２が負電圧に維持されず、ＶＳＳ電位に収束してしまう。
【０１０４】
なお、本実施の形態２の単位シフトレジスタＳＲの動作タイミングについては、実施の形態１で示した図７と同様のため、説明を省略する。
【０１０５】
次に、本実施の形態２の単位シフトレジスタＳＲの充放電回路２００に備わる第１のトランジスタＱ１およびバックゲート電圧生成回路３００Ａの構成を説明する。図１３は、第１のトランジスタＱ１およびバックゲート電圧生成回路３００Ａの平面図である。また、図１４は図１３の線分Ｂ−Ｂにおける断面図である。
【０１０６】
図１３および図１４に示すように、本実施の形態２では、第１のトランジスタＱ１のバックゲート電極２１をバックゲート用トランジスタＱ５の半導体層１５の直上まで延在させることにより、バックゲート用トランジスタＱ５のバックゲート電極を形成する。その他の構成は実施の形態１（図８および図９）と同じため、説明を省略する。
【０１０７】
このように、第１のトランジスタＱ１のバックゲート電極２１をバックゲート用トランジスタＱ５の半導体層１５の直上まで延在させて形成することにより、面積を増大させることなくバックゲート用トランジスタＱ５のバックゲート電極を形成することが可能である。
【０１０８】
なお、本実施の形態２では、第１のトランジスタＱ１がバックゲート電極を備え、第１のトランジスタＱ１のバックゲート電極にバックゲート電圧生成回路３００Ａを接続する構成としたが、バックゲート電圧生成回路３００Ａが接続されるのは第１のトランジスタＱ１に限定されない。例えば、第２〜第４のトランジスタＱ１，Ｑ２，Ｑ３のいずれかがバックゲート電極を備え、そのトランジスタのバックゲート電極にバックゲート電圧生成回路３００Ａを接続する構成としてもよい。
【０１０９】
＜効果＞
本実施の形態２におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、バックゲート用トランジスタＱ５はバックゲート電極を備え、バックゲート用トランジスタＱ５のバックゲート電極がバックゲート用ノードＮ２と接続されている。
【０１１０】
この構成により、バックゲート用トランジスタがノーマリーオンであっても、バックゲート用ノードの負電圧を安定して維持することが可能となる。
【０１１１】
＜実施の形態３＞
図１５は、本実施の形態３における単位シフトレジスタＳＲの構成を示す図である。実施の形態１、２のバックゲート電圧生成回路３００，３００Ａ（図４、１１）においては、バックゲート用ノードＮ２がバックゲート用容量素子Ｃ２のみと接続されている場合について示した。一方、本実施の形態３のバックゲート電圧生成回路３００Ｂは、分圧用容量素子Ｃ３をさらに備える。
【０１１２】
図１５に示すように、分圧用容量素子Ｃ３は、バックゲート用ノードＮ２と、電位ＶＳＳを有する第１の電源端子Ｓ２との間に接続される。バックゲート用ノードＮ２は、バックゲート用容量素子Ｃ２と分圧用容量素子Ｃ３との間に接続される。
【０１１３】
本実施の形態３において、液晶表示装置の構成およびシフトレジスタ回路１の構成は実施の形態１（図１、図２）と同じため説明を省略する。また、本実施の形態３において、バックゲート電圧生成回路３００Ｂ以外の単位シフトレジスタＳＲの構成は実施の形態１（図４）又は実施の形態２（図１１）と同じため説明を省略する。また、本実施の形態３における単位シフトレジスタＳＲの動作については、実施の形態１で示した図７と同様のため、説明を省略する。
【０１１４】
図１５に示すようにバックゲート電圧生成回路３００Ｂを構成することにより、バックゲート用ノードＮ２の電位は、バックゲート用容量素子Ｃ２と分圧用容量素子Ｃ３によって、式１に示されるように分圧される。従って、実施の形態１、２と比較して絶対値の小さい負電位がバックゲート用ノードＮ２に印加される。
【０１１５】
【数１】
2018016178.tif 000003
【０１１６】
ここで、ＶＮ２はバックゲート用ノードＮ２の電位を示す。ＶＩＮ１は入力端子ＩＮ１と第１の電源端子Ｓ２の電位差を示す。また、Ｃ２、Ｃ３はバックゲート用容量素子Ｃ２と分圧用容量素子Ｃ３の静電容量を示す。
【０１１７】
ＴＦＴにおいて、バックゲート電極に負電圧が印加され続けられると、閾値電圧が負方向にシフトする場合がある。本実施の形態３では、第１のトランジスタＱ１のバックゲート電極には、分圧用容量素子Ｃ３により分圧された負電圧が印加されるため、ＴＦＴの閾値電圧の負方向へのシフトを抑制することが可能である。
【０１１８】
次に、本実施の形態３の単位シフトレジスタＳＲの充放電回路２００に備わる第１のトランジスタＱ１およびバックゲート電圧生成回路３００Ｂの構成を説明する。図１６は、第１のトランジスタＱ１およびバックゲート電圧生成回路３００Ｂの平面図である。また、図１７は図１６の線分Ｃ−Ｃにおける断面図である。
【０１１９】
図１６および図１７に示すように、本実施の形態３では、実施の形態２（図１３および図１４）対して、バックゲート電極２１の上に絶縁膜２２を介して最上層電極２４がさらに形成されている。最上層電極２４はバックゲート電極２１と平面視で重なる領域に形成されている。
【０１２０】
最上層電極２４はコンタクトホール２３を介してバックゲート用トランジスタＱ５のソース電極１９と接続されている。分圧用容量素子Ｃ３は、バックゲート電極２１と最上層電極２４の間で形成されている。その他の構成は実施の形態２（図１３および図１４）と同じため、説明を省略する。
【０１２１】
このように、最上層電極２４はバックゲート電極２１と平面視で重なる領域内に形成されるため、最上層電極２４を追加してもＴＦＴの面積を増加させないことが可能である。
【０１２２】
このように、最上層電極２４をバックゲート電極２１と平面視で重なる領域に形成することにより、面積を増大させることなく分圧用容量素子Ｃ３を形成することが可能である。
【０１２３】
＜効果＞
本実施の形態３におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、バックゲート電圧生成回路３００Ｂは、分圧用容量素子Ｃ３をさらに備え、分圧用容量素子Ｃ３は、バックゲート用ノードＮ２と電圧源との間に接続される。
【０１２４】
本実施の形態３において、バックゲート用ノードＮ２の電位は、バックゲート用容量素子Ｃ２と分圧用容量素子Ｃ３によって分圧される。従って、実施の形態１、２と比較してバックゲート用ノードＮ２には絶対値の小さい負電位が印加される。よって、バックゲート用ノードＮ２にバックゲート電極が接続されるトランジスタの閾値電圧の負方向へのシフトを抑制することが可能である。
【０１２５】
また、本実施の形態３におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、バックゲート用トランジスタＱ５は薄膜トランジスタ（ＴＦＴ）であり、分圧用容量素子Ｃ３は、バックゲート電極２１と、バックゲート電極２１の上層に絶縁層２２を介して配置された最上層電極２４とが平面視で重なる領域を含む。
【０１２６】
本実施の形態３では、最上層電極２４をバックゲート電極２１と平面視で重なる領域に形成することにより、面積を増大させることなく分圧用容量素子Ｃ３を形成することが可能である。
【０１２７】
また、本実施の形態３におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、最上層電極２４は第１の電源端子Ｓ２又は第２の電源端子Ｓ１に接続される。
【０１２８】
本実施の形態３では、最上層電極２４を第１の電源端子Ｓ２に接続する。これにより、分圧用容量素子Ｃ３は、バックゲート用ノードＮ２と第１の電源端子Ｓ２との間に接続される。
【０１２９】
なお、本実施の形態３では、第１のトランジスタＱ１がバックゲート電極を備え、第１のトランジスタＱ１のバックゲート電極にバックゲート電圧生成回路３００Ｂを接続する構成としたが、バックゲート電圧生成回路３００Ｂが接続されるのは第１のトランジスタＱ１に限定されない。例えば、第２〜第４のトランジスタＱ２，Ｑ３，Ｑ４のいずれかがバックゲート電極を備え、そのトランジスタのバックゲート電極にバックゲート電圧生成回路３００Ｂを接続する構成としてもよい。
【０１３０】
＜実施の形態４＞
図１８は、本実施の形態４における単位シフトレジスタＳＲの構成を示す図である。本実施の形態４におけるバックゲート電圧生成回路３００Ｃは、実施の形態３（図１５）における分圧用容量素子Ｃ３の代わりに分圧用容量素子Ｃ４を備える。
【０１３１】
実施の形態３では、分圧用容量素子Ｃ３は電位ＶＳＳを有する第１の電源端子Ｓ２とバックゲート用ノードＮ２の間に接続されていた。一方、本実施の形態４では、分圧用容量素子Ｃ４が補助容量配線ＣＯＭとバックゲート用ノードＮ２の間に接続される。補助容量配線ＣＯＭには補助容量電位Ｖｃｏｍが供給されている。補助容量配線ＣＯＭは、表示パネルの各画素の補助容量に補助容量電位Ｖｃｏｍを印加するための配線である。
【０１３２】
本実施の形態４において、液晶表示装置の構成およびシフトレジスタ回路１の構成は実施の形態１（図１、図２）と同じため説明を省略する。また、本実施の形態４において、バックゲート電圧生成回路３００Ｃ以外の単位シフトレジスタＳＲの構成は実施の形態１（図４）又は実施の形態２（図１１）と同じため説明を省略する。また、本実施の形態４における単位シフトレジスタＳＲの動作については、実施の形態１で示した図７と同様のため、説明を省略する。
【０１３３】
本実施の形態４では、第１のトランジスタＱ１のバックゲート電極には、実施の形態３と同様、分圧用容量素子Ｃ４により分圧された負電圧が印加されるため、ＴＦＴの閾値電圧の負方向へのシフトを抑制することが可能である。
【０１３４】
次に、本実施の形態４の単位シフトレジスタＳＲの充放電回路２００に備わる第１のトランジスタＱ１およびバックゲート電圧生成回路３００Ｃの構成を説明する。図１９は、第１のトランジスタＱ１およびバックゲート電圧生成回路３００Ｂの平面図である。また、図２０は図１９の線分Ｄ−Ｄにおける断面図である。
【０１３５】
図１９および図２０に示すように、本実施の形態４では、実施の形態２（図１３および図１４）対して、バックゲート電極２１の上に絶縁膜２２を介して最上層電極２４がさらに形成されている。最上層電極２４はバックゲート電極２１と平面視で重なる領域に形成されている。
【０１３６】
図１９に示すように、最上層電極２４は補助容量配線ＣＯＭと接続されている。分圧用容量素子Ｃ４は、バックゲート電極２１と最上層電極２４の間で形成されている。
【０１３７】
図１９および図２０に示すように、最上層電極２４はメッシュ状に構成されている。このメッシュの形状を変化させることにより分圧用容量素子Ｃ４の静電容量を調整可能である。本実施の形態４では、例えば、分圧用容量素子Ｃ４の静電容量はバックゲート用容量素子Ｃ２の半分となるように設定されている。
【０１３８】
また、本実施の形態４では、最上層電極２４がバックゲート電極２１を覆うように配置されるため、バックゲート電極２１から発生する電界を最上層電極２４によって遮蔽することができる。これにより、バックゲート電極２１からの電界が表示パネルの表示領域２ａに漏れたときに発生する表示不良を抑制することができる。
【０１３９】
＜効果＞
本実施の形態４におけるシフトレジスタ回路１に備わる複数の単位シフトレジスタＳＲにおいて、出力端子ＯＵＴは、表示パネルに備わる複数のゲート線のそれぞれに接続され、最上層電極２４は、液晶パネルの補助容量電位Ｖｃｏｍが印加される配線に接続される。
【０１４０】
本実施の形態４において、バックゲート用ノードＮ２の電位は、バックゲート用容量素子Ｃ２と分圧用容量素子Ｃ４によって分圧される。従って、実施の形態１、２と比較してバックゲート用ノードＮ２には絶対値の小さい負電位が印加される。よって、バックゲート用ノードＮ２にバックゲート電極が接続されるトランジスタの閾値電圧の負方向へのシフトを抑制することが可能である。
【０１４１】
さらに、バックゲート電極２１から発生する電界を最上層電極２４によって遮蔽することができる。これにより、シフトレジスタ回路１が液晶を用いた表示パネルにモノリシックに作りこまれた場合において、バックゲート電極２１からの電界が表示パネルの表示領域２ａに漏れたときに発生する表示不良を抑制することができる。
【０１４２】
なお、本実施の形態４では、第１のトランジスタＱ１がバックゲート電極を備え、第１のトランジスタＱ１のバックゲート電極にバックゲート電圧生成回路３００Ｃを接続する構成としたが、バックゲート電圧生成回路３００Ｃが接続されるのは第１のトランジスタＱ１に限定されない。例えば、第２〜第４のトランジスタＱ２，Ｑ３，Ｑ４のいずれかがバックゲート電極を備え、そのトランジスタのバックゲート電極にバックゲート電圧生成回路３００Ｃを接続する構成としてもよい。
【０１４３】
＜実施の形態５＞
＜構成＞
実施の形態１から実施の形態４においては、第１から第４のトランジスタのうち、第１のトランジスタＱ１がバックゲート電極を備え、このバックゲート電極にバックゲート電圧生成回路３００，３００Ａ，３００Ｂ，３００Ｃのいずれかが接続される構成であった。
【０１４４】
一方、本実施の形態５においては、第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のそれぞれがバックゲート電極を備え、各バックゲート電極にバックゲート電圧が印加される構成とする。図２１は、本実施の形態５における単位シフトレジスタＳＲの構成を示す図である。
【０１４５】
図２１に示すように、本実施の形態５における単位シフトレジスタＳＲは、出力回路１００Ａと、充放電回路２００Ａを備える。出力回路１００Ａにおいて、第２、第４のトランジスタＱ２，Ｑ４のそれぞれはバックゲート電極を備える。出力回路１００Ａのその他の構成は実施の形態１（図４）の出力回路１００と同じため、説明を省略する。また、充放電回路２００Ａにおいて、第１のトランジスタＱ１だけでなく、第３のトランジスタＱ３もバックゲート電極を備える。充放電回路２００Ａのその他の構成は実施の形態１（図４）の充放電回路２００と同じため、説明を省略する。
【０１４６】
また、本実施の形態５における単位シフトレジスタＳＲは、第１から第４のバックゲート電圧生成回路３０１Ａ，３０２Ａ，３０３Ａ，３０４Ａ，３０５Ａを備える。
【０１４７】
図２１に示すように、第１のバックゲート電圧生成回路３０１Ａは、第１のバックゲート用ノードＮ２ａと、第１のバックゲート用トランジスタＱ５ａと、第１のバックゲート用容量素子Ｃ２ａを備える。
【０１４８】
第１のバックゲート用ノードＮ２ａは、第１のトランジスタＱ１のバックゲート電極に接続される。つまり、第１のトランジスタＱ１のバックゲート電極が接続するノードが「第１のバックゲート用ノードＮ２ａ」として定義される。
【０１４９】
第１のバックゲート用容量素子Ｃ２ａは、第１のバックゲート用トランジスタＱ５ａのゲート電極とドレイン電極の間に接続されている。また、第１のバックゲート用トランジスタＱ５ａのドレイン電極が、第１のトランジスタＱ１のバックゲート電極に接続されている。
【０１５０】
図２１に示すように、第１のバックゲート用トランジスタＱ５ａのソース電極は、第１の電源端子Ｓ２に接続されている。第１のバックゲート用トランジスタＱ５ａのゲート電極は、第１のトランジスタＱ１のゲート電極に接続されている。
【０１５１】
さらに、第１のバックゲート用トランジスタＱ５ａがバックゲート電極を備え、このバックゲート電極と第１のバックゲート用ノードＮ２ａが接続されていてもよい。
【０１５２】
図２１に示すように、第２のバックゲート電圧生成回路３０２Ａは、第２のバックゲート用ノードＮ２ｂと、第２のバックゲート用トランジスタＱ５ｂと、第２のバックゲート用容量素子Ｃ２ｂを備える。
【０１５３】
第２のバックゲート用ノードＮ２ｂは、第２のトランジスタＱ２のバックゲート電極に接続される。つまり、第２のトランジスタＱ２のバックゲート電極が接続するノードが「第２のバックゲート用ノードＮ２ｂ」として定義される。
【０１５４】
第２のバックゲート用容量素子Ｃ２ｂは、第２のバックゲート用トランジスタＱ５ｂのゲート電極とソース電極の間に接続されている。また、第２のバックゲート用トランジスタＱ５ｂのドレイン電極が、第２のトランジスタＱ２のバックゲート電極に接続されている。
【０１５５】
図２１に示すように、第２のバックゲート用トランジスタＱ５ｂのドレイン電極は、第２の電源端子Ｓ１に接続されている。第２のバックゲート用トランジスタＱ５ｂのゲート電極は、第２のトランジスタＱ２のゲート電極に接続されている。
【０１５６】
さらに、第２のバックゲート用トランジスタＱ５ｂがバックゲート電極を備え、このバックゲート電極と第２のバックゲート用ノードＮ２ｂが接続されていてもよい。
【０１５７】
図２１に示すように、第３のバックゲート電圧生成回路３０３Ａは、第３のバックゲート用ノードＮ２ｃと、第３のバックゲート用トランジスタＱ５ｃと、第３のバックゲート用容量素子Ｃ２ｃを備える。
【０１５８】
第３のバックゲート用ノードＮ２ｃは、第３のトランジスタＱ３のバックゲート電極に接続される。つまり、第３のトランジスタＱ３のバックゲート電極が接続するノードが「第３のバックゲート用ノードＮ２ｃ」として定義される。
【０１５９】
第３のバックゲート用容量素子Ｃ２ｃは、第３のバックゲート用トランジスタＱ５ｃのゲート電極とドレイン電極の間に接続されている。また、第３のバックゲート用トランジスタＱ５ｃのドレイン電極が、第３のトランジスタＱ３のバックゲート電極に接続されている。
【０１６０】
図２１に示すように、第３のバックゲート用トランジスタＱ５ｃのソース電極は、第１の電源端子Ｓ２に接続されている。第３のバックゲート用トランジスタＱ５ｃのゲート電極は、第３のトランジスタＱ３のゲート電極に接続されている。
【０１６１】
さらに、第３のバックゲート用トランジスタＱ５ｃがバックゲート電極を備え、このバックゲート電極と第３のバックゲート用ノードＮ２ｃが接続されていてもよい。
【０１６２】
図２１に示すように、第４のバックゲート電圧生成回路３０４Ａは、第４のバックゲート用ノードＮ２ｄと、第４のバックゲート用トランジスタＱ５ｄと、第４のバックゲート用容量素子Ｃ２ｄを備える。
【０１６３】
第４のバックゲート用ノードＮ２ｄは、第４のトランジスタＱ４のバックゲート電極に接続される。つまり、第４のトランジスタＱ４のバックゲート電極が接続するノードが「第４のバックゲート用ノードＮ２ｄ」として定義される。
【０１６４】
第４のバックゲート用容量素子Ｃ２ｄは、第４のバックゲート用トランジスタＱ５ｄのゲート電極とドレイン電極の間に接続されている。また、第４のバックゲート用トランジスタＱ５ｄのドレイン電極が、第４のトランジスタＱ４のバックゲート電極に接続されている。
【０１６５】
図２１に示すように、第４のバックゲート用トランジスタＱ５ｄのソース電極は、第１の電源端子Ｓ２に接続されている。第４のバックゲート用トランジスタＱ５ｄのゲート電極は、第４のトランジスタＱ４のゲート電極に接続されている。
【０１６６】
さらに、第４のバックゲート用トランジスタＱ５ｄがバックゲート電極を備え、このバックゲート電極と第４のバックゲート用ノードＮ２ｄが接続されていてもよい。
【０１６７】
本実施の形態５において、液晶表示装置の構成およびシフトレジスタ回路１の構成は実施の形態１（図１、図２）と同じため説明を省略する。
【０１６８】
図２２は、本実施の形態５における単位シフトレジスタＳＲ（図２１）の動作タイミングを示す図である。まず、単位シフトレジスタＳＲｋの初期状態として、制御ノードＮ１がＬレベルの状態を仮定する。また、入力端子ＩＮ１（前段の出力信号Ｇｋ−１）、リセット端子ＲＳＴ（次段の出力信号Ｇｋ＋１）、クロック端子ＣＫ１（クロック信号ＣＬＫＡ）、出力端子ＯＵＴ（出力信号Ｇｋ）は何れもＬレベルであるとする。
【０１６９】
時刻ｔ１において、クロック信号ＣＬＫＡがＬレベル、クロック信号ＣＬＫＢがＨレベルに変化すると共に、前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１（第１段目の場合はスタートパルスＳＴ）がＨレベルになると、第１のトランジスタＱ１および第１のバックゲート用トランジスタＱ５ａが共にオンになる。また、時刻ｔ１において、第２のバックゲート用トランジスタＱ５ｂのゲート電極の電位がＶＤＤ−Ｖｔｈ（Ｑ１）となることにより第２のバックゲート用トランジスタＱ５ｂがオンになり、第２のバックゲート用ノードＮ２ｂの電位はＶＤＤ−Ｖｔｈ（Ｑ１）―Ｖｔｈ（Ｑ５ｂ）となる。ここで、Ｖｔｈ（Ｑ５ｂ）は第２のバックゲート用トランジスタＱ５ｂの閾値電圧である。また、時刻ｔ１において、第４のバックゲート用トランジスタＱ５ｄもオンとなり、第１、第４のバックゲート用ノードＮ２ａ，Ｎ２ｄの電位はＶＳＳとなる。
【０１７０】
そして時刻ｔ２においてクロック信号ＣＬＫＢがＬレベル、クロック信号ＣＬＫＡがＨレベルに変化すると共に、前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１がＬレベルになると、第１のトランジスタＱ１および第１のバックゲート用トランジスタＱ５ａが共にオフになる。これにより、第１のトランジスタＱ１のバックゲート電極の電位は、第１のバックゲート用容量素子Ｃ２ａにより電位ＶＳＳよりも低い電位ＶＢＧａに引き下げられる。
【０１７１】
時刻ｔ２において第２のトランジスタＱ２がオンするため、出力端子ＯＵＴのレベルがクロック信号ＣＬＫＡに追随して上昇して、出力信号ＧｋがＨレベルとなる。クロック端子ＣＫ１および出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１および第２のトランジスタＱ２のゲート・チャネル間容量を介する結合により、制御ノードＮ１のレベルが昇圧される。つまり、第２のバックゲート用トランジスタＱ５ｂのゲート電極には、制御ノードＮ１によって更に高い電圧が入力されて、電位がＶＤＤとなる。
【０１７２】
また、時刻ｔ２において、第４のトランジスタＱ４および第４のバックゲート用トランジスタＱ５ｄがオフになる。これにより、第４のトランジスタＱ４のバックゲート電極の電位は、第４のバックゲート用容量素子Ｃ２ｄにより電位ＶＳＳよりも低い電位ＶＢＧｄに引き下げられる。
【０１７３】
時刻ｔ３においては、リセット端子ＲＳＴに入力される次段の単位シフトレジスタＳＲｋ＋１の出力信号Ｇｋ＋１およびクロック信号ＣＬＫＢがＨレベルになるので、充放電回路２００の第３のトランジスタＱ３および出力回路１００Ａの第４のトランジスタＱ４がオンになる。それにより、出力端子ＯＵＴは第４のトランジスタＱ４を介して充分に放電されるため、出力信号Ｇｋは確実にＬレベル（ＶＳＳ）になる。また、制御ノードＮ１は、第３のトランジスタＱ３により放電されてＬレベルになる。即ち、時刻ｔ３において、単位シフトレジスタＳＲｋはセット状態からリセット状態に変化する。
【０１７４】
時刻ｔ３において、第２のトランジスタＱ２および第２のバックゲート用トランジスタＱ５ｂがオフになる。これにより、第２のトランジスタＱ２のバックゲート電極の電位は、第２のバックゲート用容量素子Ｃ２ｂにより電位ＶＳＳよりも低い電位ＶＢＧｂに引き下げられる。
【０１７５】
そして、時刻ｔ４で次段の単位シフトレジスタＳＲｋ＋１の出力信号Ｇｋ＋１がＬレベルに戻った後は、前段の単位シフトレジスタＳＲｋ−１の出力信号Ｇｋ−１が入力端子ＩＮ１に入力されるまで、単位シフトレジスタＳＲｋはリセット状態に維持される。出力信号ＧｋはＬレベルに保たれる。
【０１７６】
時刻ｔ４において、第３のトランジスタＱ３および第３のバックゲート用トランジスタＱ５ｃがオフになる。これにより、第３のトランジスタＱ３のバックゲート電極の電位は、第３のバックゲート用容量素子Ｃ２ｃにより電位ＶＳＳよりも低い電位ＶＢＧｃに引き下げられる。
【０１７７】
以上で説明したように、第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のそれぞれは、非選択期間のみ、バックゲート電極に負電圧が印加される。また、第１、第３、第４のトランジスタＱ１，Ｑ３，Ｑ４の選択期間においては、それぞれのバックゲート電極がＶＳＳと同電位となる。第２のトランジスタＱ２の選択期間においては、バックゲート電極がＶＤＤと同電位となる。
【０１７８】
これにより、第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の閾値電圧の負方向シフトを抑制して、第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の非選択期間のリーク電流の増大を抑制することが可能となる。また、第１、第３、第４のトランジスタＱ１の選択期間にはそれぞれのバックゲート電極はＶＳＳとなるため、選択期間にバックゲート電極に負電圧が印加されることによるオン抵抗の増大を抑制することが可能である。また、第２のトランジスタＱ２の選択期間にはバックゲート電極の電位はＶＳＳより大きいＶＤＤとなるため、第２のトランジスタＱ２のオン抵抗の増大を抑制することが可能である。
【０１７９】
また、第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のそれぞれのゲート電極には所定の期間、正電圧が印加されると、ＴＦＴの閾値電圧が正方向へシフトすることになる。そこで、本実施の形態５のようにバックゲート電極に負電圧を印加する構成とすることによって、閾値電圧の正方向へのシフトを引き戻す方向に作用する。これにより、トランジスタの電気特性の劣化を抑制することができ、単位シフトレジスタＳＲおよびシフトレジスタ回路１の長寿命化が可能である。
【０１８０】
図２３は、本実施の形態における第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４および第１から第４のバックゲート電圧生成回路の平面図である。
【０１８１】
図２３に示すように、ガラス基板（図示せず）上に、第１のトランジスタＱ１および第１のバックゲート用トランジスタＱ５ａに共通のゲート電極１１ａが形成されている。第１のトランジスタＱ１において、ゲート電極１１ａ上には絶縁膜（図示せず）を介して半導体層１４ａ、ドレイン電極１７ａ、ソース電極１６ａが形成されている。また、第１のトランジスタＱ１において、ドレイン電極１７ａおよびソース電極１６ａと対向して液晶（図示せず）を介してバックゲート電極２１ａが形成されている。
【０１８２】
第１のバックゲート用トランジスタＱ５ａにおいて、ゲート電極１１上には絶縁膜（図示せず）を介して半導体層１５ａ、ドレイン電極１８ａ、ソース電極１９ａが形成されている。
【０１８３】
コンタクトホール２０ａにおいて、第１のトランジスタＱ１のバックゲート電極２１ａと第１のバックゲート用トランジスタＱ５ａのドレイン電極１８ａとが接続されている。バックゲート電極２１ａがバックゲート用ノードＮ２ａに対応する。また、ドレイン１８電極ａとゲート電極１１ａが平面視で重なる領域において第１のバックゲート用容量素子Ｃ２ａが形成されている。
【０１８４】
図２３に示すように、ガラス基板（図示せず）上に、第２のトランジスタＱ２および第２のバックゲート用トランジスタＱ５ｂに共通のゲート電極１１ｂが形成されている。第２のトランジスタＱ２において、ゲート電極１１ｂ上には絶縁膜（図示せず）を介して半導体層１４ｂ、ドレイン電極１７ｂ、ソース電極１６ｂが形成されている。また、第２のトランジスタＱ２において、ドレイン電極１７ｂおよびソース電極１６ｂと対向して液晶（図示せず）を介してバックゲート電極２１ｂが形成されている。
【０１８５】
第２のバックゲート用トランジスタＱ５ｂにおいて、ゲート電極１１ｂ上には絶縁膜（図示せず）を介して半導体層１５ｂ、ドレイン電極１８ｂ、ソース電極１９ｂが形成されている。
【０１８６】
コンタクトホール２０ｂにおいて、第２のトランジスタＱ２のバックゲート電極２１ｂと第２のバックゲート用トランジスタＱ５ｂのドレイン電極１８ｂとが接続されている。バックゲート電極２１ｂがバックゲート用ノードＮ２ｂに対応する。また、ドレイン１８ｂ電極とゲート電極１１ｂが平面視で重なる領域において第２のバックゲート用容量素子Ｃ２ｂが形成されている。
【０１８７】
図２３に示すように、ガラス基板（図示せず）上に、第３のトランジスタＱ３および第３のバックゲート用トランジスタＱ５ｃに共通のゲート電極１１ｃが形成されている。第３のトランジスタＱ３において、ゲート電極１１ｃ上には絶縁膜（図示せず）を介して半導体層１４ｃ、ドレイン電極１７ｃ、ソース電極１６ｃが形成されている。また、第３のトランジスタＱ３において、ドレイン電極１７ｃおよびソース電極１６ｃと対向して液晶（図示せず）を介してバックゲート電極２１ｃが形成されている。
【０１８８】
第３のバックゲート用トランジスタＱ５ｃにおいて、ゲート電極１１ｃ上には絶縁膜（図示せず）を介して半導体層１５ｃ、ドレイン電極１８ｃ、ソース電極１９ｃが形成されている。
【０１８９】
コンタクトホール２０ｃにおいて、第３のトランジスタＱ３のバックゲート電極２１ｃと第３のバックゲート用トランジスタＱ５ｃのドレイン電極１８ｃとが接続されている。バックゲート電極２１ｃがバックゲート用ノードＮ２ｃに対応する。また、ドレイン１８ｃ電極とゲート電極１１ｃが平面視で重なる領域において第３のバックゲート用容量素子Ｃ２ｃが形成されている。
【０１９０】
図２３に示すように、ガラス基板（図示せず）上に、第４のトランジスタＱ４および第４のバックゲート用トランジスタＱ５ｄに共通のゲート電極１１ｄが形成されている。第４のトランジスタＱ４において、ゲート電極１１ｄ上には絶縁膜（図示せず）を介して半導体層１４ｄ、ドレイン電極１７ｄ、ソース電極１６ｄが形成されている。また、第４のトランジスタＱ４において、ドレイン電極１７ｄおよびソース電極１６ｄと対向して液晶（図示せず）を介してバックゲート電極２１ｄが形成されている。
【０１９１】
第４のバックゲート用トランジスタＱ５ｄにおいて、ゲート電極１１ｄ上には絶縁膜（図示せず）を介して半導体層１５ｄ、ドレイン電極１８ｄ、ソース電極１９ｄが形成されている。
【０１９２】
コンタクトホール２０ｄにおいて、第４のトランジスタＱ４のバックゲート電極２１ｄと第４のバックゲート用トランジスタＱ５ｄのドレイン電極１８ｄとが接続されている。バックゲート電極２１ｄがバックゲート用ノードＮ２ｄに対応する。また、ドレイン１８ｄ電極とゲート電極１１ｄが平面視で重なる領域において第４のバックゲート用容量素子Ｃ２ｄが形成されている。
【０１９３】
また、第２のバックゲート用容量素子Ｃ２ｂは電位ＶＤＤを有する第２の電源端子Ｓ１と接続され、第１、第３、第４のバックゲート容量素子Ｃ２ａ，Ｃ２ｃ，Ｃ２ｄは電位ＶＳＳを有する第１の電源端子Ｓ２と接続されている。
【０１９４】
以上により、本実施の形態５では、第１〜第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４において、ＴＦＴがノーマリーオンとなった場合の誤動作を防止し、かつ、オン抵抗の増大も抑制されるため、安定した動作が可能な単位シフトレジスタＳＲおよびシフトレジスタ回路１を実現することができる。
【０１９５】
なお、本実施の形態５では第１から第４のバックゲート用トランジスタＱ５ａ，Ｑ５ｂ，Ｑ５ｃ，Ｑ５ｄのうち、第２のバックゲート用トランジスタＱ５ｂのみ、ソース電極に電位ＶＤＤが供給されるように構成したが、第１、第３、第４のトランジスタＱ５ａ，Ｑ５ｃ，Ｑ５ｄと同様に、ソース電極に電位ＶＳＳが供給されるように構成してもよい。このような構成においても同様に、第２のトランジスタＱ２がノーマリーオンのＴＦＴであってもリーク電流の発生を抑制することが可能である。
【０１９６】
＜効果＞
本実施の形態５におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲは、前段の単位シフトレジスタＳＲｋ−１の出力端子ＯＵＴから出力される信号が入力される入力端子ＩＮ１をさらに備え、少なくとも１つのトランジスタは第１のトランジスタＱ１を含み、充放電回路２００は、制御ノードＮ１を充電する第１のトランジスタＱ１を備え、第１のトランジスタＱ１は第２の電源端子Ｓ１と制御ノードＮ１の間に接続され、第１のトランジスタＱ１のゲート電極は入力端子ＩＮ１に接続され、第１のトランジスタＱ１のバックゲート電極はバックゲート電圧生成回路（即ち第１のバックゲート電圧生成回路３０１Ａ）のバックゲート用ノード（即ち第１のバックゲート用ノードＮ２ａ）に接続され、バックゲート用トランジスタ（即ち第１のバックゲート用トランジスタＱ５ａ）のゲート電極と、バックゲート用トランジスタのソース電極又はドレイン電極の間にバックゲート用容量素子（即ち第１のバックゲート用容量素子Ｃ２ａ）が接続され、バックゲート用トランジスタのソース電極又はドレイン電極のうち、バックゲート用容量素子が接続された電極がバックゲート用ノードと接続され、バックゲート用トランジスタのソース電極又はドレイン電極は、第１の電源端子Ｓ２に接続されており、バックゲート用トランジスタのゲート電極は、第１のトランジスタＱ１のゲート電極に接続される。
【０１９７】
本実施の形態５においては、第１のトランジスタＱ１のオフに連動して第１のバックゲート用トランジスタＱ５ａがオフする。これにより、第１のトランジスタＱ１のバックゲート電極の電位は、第１のバックゲート用容量素子Ｃ２ａにより、第１の電源端子Ｓ２の電位ＶＳＳよりも低い電位ＶＢＧａに引き下げられる。また、第１のトランジスタＱ１のオンに連動して第１のバックゲート用トランジスタＱ５ａがオンするため、第１のトランジスタＱ１のバックゲート電極が第１の電源端子Ｓ２の電位ＶＳＳと同電位となる。
【０１９８】
従って、第１のトランジスタＱ１の非選択期間におけるリーク電流の増大を抑制することが可能となる。また、第１のトランジスタＱ１の選択期間において、バックゲート電極に負電圧が印加されることによるオン抵抗の増大を抑制することが可能である。
【０１９９】
また、本実施の形態５におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、少なくとも１つのトランジスタは、第２のトランジスタＱ２を含み、出力回路１００Ａは第２のトランジスタＱ２を備え、第２のトランジスタＱ２はクロック端子ＣＫ１と出力端子ＯＵＴの間に接続され、第２のトランジスタＱ２のゲート電極は制御ノードＮ１に接続され、第２のトランジスタＱ２のバックゲート電極はバックゲート電圧生成回路（即ち第２のバックゲート電圧生成回路３０２Ａ）のバックゲート用ノードＮ２ｂに接続され、バックゲート用トランジスタ（即ち第２のバックゲート用トランジスタＱ５ｂ）のゲート電極と、バックゲート用トランジスタのソース電極又はドレイン電極の間にバックゲート用容量素子（即ち第２のバックゲート用容量素子Ｃ２ｂ）が接続され、バックゲート用トランジスタのソース電極又はドレイン電極のうち、第バックゲート用容量素子が接続された電極がバックゲート用ノード（即ち第２のバックゲート用ノードＮ２ｂ）と接続され、バックゲート用トランジスタのソース電極又はドレイン電極は、第２の電源端子Ｓ１に接続されており、バックゲート用トランジスタのゲート電極は、第２のトランジスタＱ２の前記ゲート電極に接続される。
【０２００】
本実施の形態５においては、第２のトランジスタＱ１のオフに連動して第２のバックゲート用トランジスタＱ５ｂがオフする。これにより、第２のトランジスタＱ２のバックゲート電極の電位は、第２のバックゲート用容量素子Ｃ２ｂにより、第１の電源端子Ｓ２の電位ＶＳＳよりも低い電位ＶＢＧｂに引き下げられる。また、第２のトランジスタＱ２のオンに連動して第２のバックゲート用トランジスタＱ５ｂがオンするため、第２のトランジスタＱ２のバックゲート電極が第２の電源端子Ｓ１の電位ＶＤＤと同電位となる。
【０２０１】
従って、第２のトランジスタＱ２の非選択期間におけるリーク電流の増大を抑制することが可能となる。また、第２のトランジスタＱ２の選択期間において、バックゲート電極に負電圧が印加されることによるオン抵抗の増大を抑制することが可能である。
【０２０２】
また、本実施の形態５におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲは、次段の単位シフトレジスタＳＲｋ＋１の出力端子ＯＵＴから出力される信号が入力されるリセット端子ＲＳＴをさらに備え、少なくとも１つのトランジスタは第３のトランジスタＱ３を含み、充放電回路２００Ａは、制御ノードＮ１を放電する第３のトランジスタＱ３を備え、第３のトランジスタＱ３は制御ノードＮ１と第１の電源端子Ｓ２の間に接続され、第３のトランジスタＱ３のゲート電極はリセット端子ＲＳＴに接続され、第３のトランジスタＱ３のバックゲート電極はバックゲート電圧生成回路（即ち第３のバックゲート電圧生成回路３０３Ａ）のバックゲート用ノード（即ち第３のバックゲート用ノードＮ２ｃ）に接続され、バックゲート用トランジスタ（即ち第３のバックゲート用トランジスタＱ５ｃ）のゲート電極と、バックゲート用トランジスタのソース電極又はドレイン電極の間にバックゲート用容量素子（即ち第３のバックゲート用容量素子Ｃ２ｃ）が接続され、バックゲート用トランジスタのソース電極又はドレイン電極のうち、バックゲート用容量素子が接続された電極がバックゲート用ノードと接続され、バックゲート用トランジスタのソース電極又はドレイン電極は、第１の電源端子Ｓ２に接続されており、バックゲート用トランジスタのゲート電極は、第３のトランジスタＱ３のゲート電極に接続される。
【０２０３】
本実施の形態５においては、第３のトランジスタＱ３のオフに連動して第３のバックゲート用トランジスタＱ５ｃがオフする。これにより、第３のトランジスタＱ３のバックゲート電極の電位は、第３のバックゲート用容量素子Ｃ２ｃにより、第１の電源端子Ｓ２の電位ＶＳＳよりも低い電位ＶＢＧｃに引き下げられる。また、第３のトランジスタＱ３のオンに連動して第３のバックゲート用トランジスタＱ５ｃがオンするため、第３のトランジスタＱ３のバックゲート電極が第１の電源端子Ｓ２の電位ＶＳＳと同電位となる。
【０２０４】
従って、第３のトランジスタＱ３の非選択期間におけるリーク電流の増大を抑制することが可能となる。また、第３のトランジスタＱ３の選択期間において、バックゲート電極に負電圧が印加されることによるオン抵抗の増大を抑制することが可能である。
【０２０５】
また、本実施の形態５におけるシフトレジスタ回路１に備わる単位シフトレジスタＳＲにおいて、少なくとも１つのトランジスタは第４のトランジスタＱ４を含み、出力回路１００Ａは、第４のトランジスタＱ４をさらに備え、第４のトランジスタＱ４は出力端子ＯＵＴと第１の電源端子Ｓ２の間に接続され、第４のトランジスタＱ４のゲート電極には、クロック端子ＣＫ１に入力されるクロック信号とは逆位相のクロック信号が入力され、第４のトランジスタＱ４のバックゲート電極はバックゲート電圧生成回路（即ち第４のバックゲート電圧生成回路３０４Ａ）のバックゲート用ノード（即ち第４のバックゲート用ノードＮ２ｄ）に接続され、バックゲート用トランジスタ（即ち第４のバックゲート用トランジスタＱ５ｄ）のゲート電極と、バックゲート用トランジスタのソース電極又はドレイン電極の間にバックゲート用容量素子（即ち第４のバックゲート用容量素子Ｃ２ｄ）が接続され、バックゲート用トランジスタのソース電極又はドレイン電極のうち、バックゲート用容量素子が接続された電極がバックゲート用ノードと接続され、バックゲート用トランジスタのソース電極又はドレイン電極は、第１の電源端子Ｓ２に接続されており、バックゲート用トランジスタのゲート電極は、第４のトランジスタＱ４のゲート電極に接続される。
【０２０６】
本実施の形態５においては、第４のトランジスタＱ４のオフに連動して第４のバックゲート用トランジスタＱ５ｄがオフする。これにより、第４のトランジスタＱ４のバックゲート電極の電位は、第４のバックゲート用容量素子Ｃ２ｄにより、第１の電源端子Ｓ２の電位ＶＳＳよりも低い電位ＶＢＧｄに引き下げられる。また、第４のトランジスタＱ４のオンに連動して第４のバックゲート用トランジスタＱ５ｄがオンするため、第４のトランジスタＱ４のバックゲート電極が第１の電源端子Ｓ２の電位ＶＳＳと同電位となる。
【０２０７】
従って、第４のトランジスタＱ４の非選択期間におけるリーク電流の増大を抑制することが可能となる。また、第４のトランジスタＱ４の選択期間において、バックゲート電極に負電圧が印加されることによるオン抵抗の増大を抑制することが可能である。
【０２０８】
＜実施の形態６＞
実施の形態１〜５における単位シフトレジスタＳＲにおいては、定電圧源として高電位側の第２の電源端子Ｓ１と低電位側の第１の電源端子Ｓ２を備えたシフトレジスタＳＲの例について説明した。本実施の形態６では、定電圧源として、高電位側の第２の電源端子Ｓ１を備えず、低電位側の第１の電源端子Ｓ２を備えたシフトレジスタＳＲについて説明する。
【０２０９】
図２４は、シフトレジスタ回路１の構成を示す図である。実施の形態１で説明した図２の構成に対して、高電位側の定電源ＶＤＤを供給する第２の電源端子Ｓ１が無い構成となっている。その他の構成については実施の形態１（図３）と同様のため、説明を省略する。
【０２１０】
図２５は、第ｋ段目の単位シフトレジスタＳＲｋの構成を示す図である。図２５に示すように、単位シフトレジスタＳＲｋは、出力端子ＯＵＴと、クロック端子ＣＫ１，ＣＫ２と、入力端子ＩＮ１と、リセット端子ＲＳＴと、第１の電源端子Ｓ２を備える。図４で示した構成に対し、電源端子Ｓ１が無い代わりに、入力端子ＩＮ１とトランジスタＱ１のドレインが接続されている。本実施の形態６の単位シフトレジスタＳＲの動作タイミングについては、実施の形態１で示した図７と同様のため、説明を省略する。
【０２１１】
次に、本実施の形態６の単位シフトレジスタＳＲの充放電回路２００に備わる第１のトランジスタＱ１およびバックゲート電圧生成回路３００の構成を説明する。図２６は、第１のトランジスタＱ１およびバックゲート電圧生成回路３００の平面図である。また、図２６中の線分Ｅ−Ｅにおける断面図は図９と同様であるため、断面図の説明は省略する。
【０２１２】
図２６に示すように、本実施の形態２では、第１のトランジスタＱ１のゲート電極１１とドレイン電極１７を、コンタクトホール２０ｅ，２０ｆによって電気的に接続している。その他の構成は実施の形態１（図８および図９）と同じため、説明を省略する。なお、実施の形態２〜５においても、本実施の形態６で示したように、第２の電源端子Ｓ１が無く、第１の電源端子Ｓ２を備える構成としてもよい。
【０２１３】
＜効果＞
本実施の形態６におけるシフトレジスタ回路１は、多段に縦続接続された複数の単位シフトレジスタＳＲを備えるシフトレジスタ回路であって、複数の単位シフトレジスタＳＲのそれぞれは、制御ノードＮ１を備え、クロック端子ＣＫ１，ＣＫ２に入力されるクロック信号ＣＬＫＡ，ＣＬＫＢに同期する出力信号Ｇｋを出力端子ＯＵＴに出力する出力回路１００と、出力回路１００の制御ノードＮ１を充放電する充放電回路２００と、充放電回路２００に定電圧ＶＳＳを供給する第１の電源端子Ｓ２と、少なくとも１つのバックゲート電圧生成回路３００と、を備え、出力回路１００又は充放電回路２００は、バックゲート電極を備えた少なくとも１つのトランジスタ（本実施の形態６では第１のトランジスタＱ１）を備え、バックゲート電圧生成回路３００はバックゲート用ノードＮ２を備え、バックゲート用ノードＮ２は、トランジスタのバックゲート電極に接続され、バックゲート電圧生成回路３００は、トランジスタのゲート電極の電圧に応じてバックゲート用ノードＮ２の電圧を変化させ、バックゲート電圧生成回路３００には、第１の電源端子Ｓ２から駆動電圧が供給される。
【０２１４】
このように、本実施の形態６におけるシフトレジスタ回路１においては、各単位シフトレジスタＳＲが第２の電源端子Ｓ１を備えない構成とする。これにより、実施の形態１と比較して単位シフトレジスタＳＲの構成を簡素化し、かつ電源回路の複雑化を防止することができる。
【０２１５】
なお、本実施の形態６では、第１のトランジスタＱ１がバックゲート電極を備え、第１のトランジスタＱ１のバックゲート電極にバックゲート電圧生成回路３００を接続する構成としたが、バックゲート電圧生成回路３００が接続されるのは第１のトランジスタＱ１に限定されない。例えば、第２〜第４のトランジスタＱ２，Ｑ３，Ｑ４のいずれかがバックゲート電極を備え、そのトランジスタのバックゲート電極にバックゲート電圧生成回路３００を接続する構成としてもよい。
【０２１６】
また、各実施の形態１〜６における単位シフトレジスタＳＲにおいて、バックゲート電極を備えるトランジスタの半導体層には、酸化物が含まれる。従って、半導体層に酸化物半導体を用いることによって、バックゲート電極に負電圧が印加されても、ホール伝導によるリーク電流の発生を抑制できるため、リーク電流による消費電力の抑制、およびバックゲート用ノードＮ２の負電位の維持がより容易となる。
【０２１７】
また、実施の形態１〜６のそれぞれにおける単位シフトレジスタＳＲは、基板（即ちガラス基板１０）上にモノリシックに形成されている。単位シフトレジスタＳＲをガラス基板１０上にモノリシックに形成することにより、バックゲート電極およびバックゲート電圧生成回路の追加による回路の面積の増大を抑制することが可能である。
【０２１８】
また、各実施の形態１〜６における単位シフトレジスタＳＲにおいて、出力回路１００，１００Ａ、充放電回路２００，２００Ａおよびバックゲート電圧生成回路３００，３００Ａ，３００Ｂ，３００Ｃ，３０１Ａ，３０２Ａ，３０３Ａ，３０４Ａに備わるトランジスタは、同一の導電型である。従って、単位シフトレジスタＳＲに備わるトランジスタを同一の導電型とすることにより、これらのトランジスタを同一の工程で一括して形成することが可能であり、製造工程数の増大を抑制可能である。
【０２１９】
また、各実施の形態１〜６において表示パネル２は、複数のソース線と、複数のソース線と直交する複数のゲート線と、複数のソース線と複数のゲート線の交点に配置された複数の画素用トランジスタと、実施の形態１〜５のいずれかのシフトレジスタ回路１と、を備え、シフトレジスタ回路１の複数の単位シフトレジスタＳＲの出力端子ＯＵＴのそれぞれは、複数のゲート線のそれぞれに接続され、ソース線、ゲート線、画素用トランジスタおよびシフトレジスタ回路１は、同一の基板上にモノリシックに形成されている。
【０２２０】
従って、ソース線、ゲート線、画素用トランジスタなどを基板上に形成する工程において、同時にシフトレジスタ回路の形成を行うことが可能である。よって、製造工程数の増大を抑制可能である。
【０２２１】
また、各実施の形態１〜６の表示パネル２において、出力回路１００，１００Ａ、充放電回路２００，２００Ａおよびバックゲート電圧生成回路３００，３００Ａ，３００Ｂ，３００Ｃ，３０１Ａ，３０２Ａ，３０３Ａ，３０４Ａに備わるトランジスタは、画素用トランジスタと同一の導電型である。
【０２２２】
従って、シフトレジスタ回路１に備わるトランジスタと、画素用トランジスタを同一の導電型とすることより、表示パネル２の製造において、シフトレジスタ回路１に備わるトランジスタと、画素用トランジスタを同一の工程で一括して形成することが可能であり、製造工程数の増大を抑制可能である。
【０２２３】
なお、本発明の各実施の形態１〜６では、出力回路１００，１００Ａを第２、第４トランジスタＱ２，Ｑ４の２つのＴＦＴと１つの容量素子Ｃ１によって構成した例について示したが、トランジスタと容量素子の数が異なる、他の構成であっても同様に本発明を適用することが可能である。また、実施の形態１〜５では、充放電回路２００，２００Ａを第１、第３トランジスタＱ１，Ｑ３の２つのＴＦＴによって構成した例について示したが、トランジスタの数が異なる、他の構成であっても同様に本発明を適用することが可能である。
【０２２４】
また、本発明において、各実施の形態１〜６を自由に組み合わせて単位シフトレジスタＳＲを構成することが可能である。例えば、実施の形態２では第１のトランジスタＱ１のみにバックゲート電極を形成して、バックゲート電圧生成回路３００と接続した。また、実施の形態５では第１から第４のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４にバックゲート電極を形成し、これらのそれぞれをバックゲート電圧生成回路３０１Ａ，３０１Ｂ，３０１Ｃ，３０１Ｄと接続した。本発明はこれらに限定されるものではなく、例えば、第２のトランジスタＱ２のみにバックゲート電極を形成して、バックゲート電圧生成回路と接続してもよい。また、第１、第４のトランジスタＱ１，Ｑ４のみにバックゲート電極を形成して、これらのそれぞれをバックゲート電圧生成回路と接続してもよい。このように、単位シフトレジスタＳＲに備わる任意のトランジスタに対してバックゲート電極を形成し、このバックゲート電極にバックゲート電圧生成回路を接続することが可能である。
【０２２５】
また、例えば実施の形態４では、バックゲート電圧生成回路３００Ｃにおいて分圧用容量素子Ｃ３を設けて、バックゲート用ノードＮ２に印加される電圧をバックゲート用容量素子Ｃ２と分圧用容量素子Ｃ３により分圧した。これと同様に、実施の形態５においても、各バックゲート電圧生成回路３０１Ａ，３０１Ｂ，３０１Ｃ，３０１Ｄに分圧用容量素子を設けてもよい。
【０２２６】
また、各実施の形態１〜６においては、シフトレジスタ回路１が液晶表示装置に適用される例について説明したが、シフトレジスタ回路１は、例えば有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）表示装置など、シフトレジスタを利用した表示装置に広く適用可能である。
【０２２７】
また、発明の詳細な説明においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
【０２２８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０２２９】
１  シフトレジスタ回路、２  表示パネル、２ａ  表示領域、３  フレキシブルプリント基板、４  コントロール基板、５  ゲート線駆動回路、６  ソース線駆動回路、７  補助容量配線、ＳＲ，ＳＲ１，ＳＲ２，ＳＲｎ，ＳＲｋ，ＳＲｋ−１，ＳＲｋ＋１  単位シフトレジスタ、Ｑ１  第１のトランジスタ、Ｑ２  第２のトランジスタ、Ｑ３  第３のトランジスタ、Ｑ４  第４のトランジスタ、Ｑ５  バックゲート用トランジスタ、Ｑ５ａ  第１のバックゲート用トランジスタ、Ｑ５ｂ  第２のバックゲート用トランジスタ、Ｑ５ｃ  第３のバックゲート用トランジスタ、Ｑ５ｄ  第４のバックゲート用トランジスタ、Ｃ１  容量素子、Ｃ２  バックゲート用容量素子、Ｃ２ａ  第１のバックゲート用容量素子、Ｃ２ｂ  第２のバックゲート用容量素子、Ｃ２ｃ  第３のバックゲート用容量素子、Ｃ２ｄ  第４のバックゲート用容量素子、Ｃ３，Ｃ４  分圧用容量素子、１００，１００Ａ  出力回路、２００，２００Ａ  充放電回路、３００，３００Ａ，３００Ｂ，３００Ｃ  バックゲート電圧生成回路、３０１Ａ  第１のバックゲート電圧生成回路、３０２Ａ  第２のバックゲート電圧生成回路、３０３Ａ  第３のバックゲート電圧生成回路、３０４Ａ  第４のバックゲート電圧生成回路、Ｓ１  第２の電源端子、Ｓ２  第１の電源端子、ＣＫ１，ＣＫ２  クロック端子、ＲＳＴ  リセット端子、ＯＵＴ  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成29年11月1日(2017.11.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
多段に縦続接続された複数の単位シフトレジスタを備えるシフトレジスタ回路であって、
前記複数の単位シフトレジスタのそれぞれは、
制御ノードを備え、クロック端子に入力されるクロック信号に同期する出力信号を出力端子に出力する出力回路と、
前記出力回路の前記制御ノードを充放電する充放電回路と、
前記充放電回路に定電圧を供給する第１の電源端子と、
少なくとも１つのバックゲート電圧生成回路と、
を備え、
前記出力回路又は前記充放電回路は、バックゲート電極を備えた少なくとも１つのトランジスタを備え、
前記バックゲート電圧生成回路はバックゲート用ノードを備え、
前記バックゲート用ノードは、前記トランジスタの前記バックゲート電極に接続され、
前記バックゲート電圧生成回路は、前記トランジスタのゲート電極の電圧に応じて前記バックゲート用ノードの電圧を変化させ、
前記バックゲート電圧生成回路には、前記第１の電源端子から駆動電圧が供給され、
前記充放電回路に高電位側の定電圧を供給する、前記第１の電源端子よりも電位の高い第２の電源端子をさらに備え、
前記バックゲート電圧生成回路には、前記第１又は第２の電源端子から駆動電圧が供給され、
前記バックゲート電圧生成回路は、
バックゲート用トランジスタと、
バックゲート用容量素子と、
を備え、
前記バックゲート用トランジスタのゲート電極と、前記バックゲート用トランジスタのソース電極又はドレイン電極の間に前記バックゲート用容量素子が接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子が接続された電極が前記バックゲート用ノードと接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極は、前記第１又は第２の電源端子に接続され、
前記バックゲート用トランジスタは薄膜トランジスタであり、
前記バックゲート用トランジスタのゲート電極は基板上に配置され、
前記バックゲート用トランジスタの前記ドレイン電極および前記ソース電極は、前記ゲート電極の上層にゲート絶縁層を介して配置され、
前記バックゲート用容量素子は、前記ゲート電極と、前記ソース電極又は前記ドレイン電極とが平面視で重なる領域を含む、
シフトレジスタ回路。
【請求項２】
多段に縦続接続された複数の単位シフトレジスタを備えるシフトレジスタ回路であって、
前記複数の単位シフトレジスタのそれぞれは、
制御ノードを備え、クロック端子に入力されるクロック信号に同期する出力信号を出力端子に出力する出力回路と、
前記出力回路の前記制御ノードを充放電する充放電回路と、
前記充放電回路に定電圧を供給する第１の電源端子と、
少なくとも１つのバックゲート電圧生成回路と、
を備え、
前記出力回路又は前記充放電回路は、バックゲート電極を備えた少なくとも１つのトランジスタを備え、
前記バックゲート電圧生成回路はバックゲート用ノードを備え、
前記バックゲート用ノードは、前記トランジスタの前記バックゲート電極に接続され、
前記バックゲート電圧生成回路は、前記トランジスタのゲート電極の電圧に応じて前記バックゲート用ノードの電圧を変化させ、
前記バックゲート電圧生成回路には、前記第１の電源端子から駆動電圧が供給され、
前記充放電回路に高電位側の定電圧を供給する、前記第１の電源端子よりも電位の高い第２の電源端子をさらに備え、
前記バックゲート電圧生成回路には、前記第１又は第２の電源端子から駆動電圧が供給され、
前記バックゲート電圧生成回路は、
バックゲート用トランジスタと、
バックゲート用容量素子と、
を備え、
前記バックゲート用トランジスタのゲート電極と、前記バックゲート用トランジスタのソース電極又はドレイン電極の間に前記バックゲート用容量素子が接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子が接続された電極が前記バックゲート用ノードと接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極は、前記第１又は第２の電源端子に接続され、
前記バックゲート電圧生成回路は、分圧用容量素子をさらに備え、
前記分圧用容量素子は、前記バックゲート用ノードと電圧源との間に接続され、
前記バックゲート用トランジスタは薄膜トランジスタであり、
前記分圧用容量素子は、バックゲート電極と、前記バックゲート電極の上層に絶縁層を介して配置された最上層電極とが平面視で重なる領域を含む、
シフトレジスタ回路。
【請求項３】
前記バックゲート電圧生成回路は、前記トランジスタが選択されている間は前記バックゲート用ノードの電圧を上昇させ、前記トランジスタが非選択されている間は前記バックゲート用ノードの電圧を低下させる、
請求項１又は請求項２に記載のシフトレジスタ回路。
【請求項４】
前記バックゲート用トランジスタのゲート電極は、前記トランジスタのゲート電極に接続される、
請求項１又は請求項２に記載のシフトレジスタ回路。
【請求項５】
前記バックゲート用トランジスタはバックゲート電極を備え、
前記バックゲート用トランジスタの前記バックゲート電極が前記バックゲート用ノードと接続されている、
請求項１、請求項２又は請求項４のいずれか一項に記載のシフトレジスタ回路。
【請求項６】
前記バックゲート電圧生成回路は、分圧用容量素子をさらに備え、
前記分圧用容量素子は、前記バックゲート用ノードと電圧源との間に接続される、
請求項１に記載のシフトレジスタ回路。
【請求項７】
前記最上層電極は前記第１又は第２の電源端子に接続される、
請求項２に記載のシフトレジスタ回路。
【請求項８】
前記シフトレジスタ回路の前記複数の単位シフトレジスタの前記出力端子は、表示パネルに備わる複数のゲート線のそれぞれに接続され、
前記最上層電極は、前記表示パネルの補助容量電位が印加される配線に接続される、
請求項２に記載のシフトレジスタ回路。
【請求項９】
前記バックゲート電極を備える前記トランジスタの半導体層には、酸化物が含まれる、
請求項１から請求項８のいずれか一項に記載のシフトレジスタ回路。
【請求項１０】
前段の前記単位シフトレジスタの前記出力端子から出力される信号が入力される入力端子をさらに備え、
前記少なくとも１つのトランジスタは第１のトランジスタを含み、
前記充放電回路は、前記制御ノードを充電する前記第１のトランジスタを備え、
前記第１のトランジスタは前記第２の電源端子と前記制御ノードの間に接続され、
前記第１のトランジスタのゲート電極は前記入力端子に接続され、
前記第１のトランジスタの前記バックゲート電極は前記バックゲート電圧生成回路の前記バックゲート用ノードに接続され、
前記バックゲート用トランジスタのゲート電極と、前記バックゲート用トランジスタのソース電極又はドレイン電極の間に前記バックゲート用容量素子が接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子が接続された電極が前記バックゲート用ノードと接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極は、前記第１の電源端子に接続されており、
前記バックゲート用トランジスタの前記ゲート電極は、前記第１のトランジスタの前記ゲート電極に接続される、
請求項４から請求項８のいずれか一項に記載のシフトレジスタ回路。
【請求項１１】
前記少なくとも１つのトランジスタは、第２のトランジスタを含み、
前記出力回路は前記第２のトランジスタを備え、
前記第２のトランジスタは前記クロック端子と前記出力端子の間に接続され、
前記第２のトランジスタのゲート電極は前記制御ノードに接続され、
前記第２のトランジスタのバックゲート電極は前記バックゲート電圧生成回路の前記バックゲート用ノードに接続され、
前記バックゲート用トランジスタのゲート電極と、前記バックゲート用トランジスタのソース電極又はドレイン電極の間に前記バックゲート用容量素子が接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子が接続された電極が前記バックゲート用ノードと接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極は、前記第２の電源端子に接続されており、
前記バックゲート用トランジスタの前記ゲート電極は、前記第２のトランジスタの前記ゲート電極に接続される、
請求項４から請求項８のいずれか一項に記載のシフトレジスタ回路。
【請求項１２】
次段の前記単位シフトレジスタの前記出力端子から出力される信号が入力されるリセット端子をさらに備え、
前記少なくとも１つのトランジスタは第３のトランジスタを含み、
前記充放電回路は、前記制御ノードを放電する前記第３のトランジスタを備え、
前記第３のトランジスタは前記制御ノードと前記第１の電源端子の間に接続され、
前記第３のトランジスタのゲート電極は前記リセット端子に接続され、
前記第３のトランジスタのバックゲート電極は前記バックゲート電圧生成回路の前記バックゲート用ノードに接続され、
前記バックゲート用トランジスタのゲート電極と、前記バックゲート用トランジスタのソース電極又はドレイン電極の間に前記バックゲート用容量素子が接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子が接続された電極が前記バックゲート用ノードと接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極は、前記第１の電源端子に接続されており、
前記バックゲート用トランジスタの前記ゲート電極は、前記第３のトランジスタの前記ゲート電極に接続される、
請求項４から請求項８のいずれか一項に記載のシフトレジスタ回路。
【請求項１３】
前記少なくとも１つのトランジスタは第４のトランジスタを含み、
前記出力回路は、前記第４のトランジスタをさらに備え、
前記第４のトランジスタは前記出力端子と前記第１の電源端子の間に接続され、
前記第４のトランジスタのゲート電極には、前記クロック端子に入力される前記クロック信号とは逆位相のクロック信号が入力され、
前記第４のトランジスタのバックゲート電極は前記バックゲート電圧生成回路の前記バックゲート用ノードに接続され、
前記バックゲート用トランジスタのゲート電極と、前記バックゲート用トランジスタのソース電極又はドレイン電極の間に前記バックゲート用容量素子が接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極のうち、前記バックゲート用容量素子が接続された電極が前記バックゲート用ノードと接続され、
前記バックゲート用トランジスタの前記ソース電極又は前記ドレイン電極は、前記第１の電源端子に接続されており、
前記バックゲート用トランジスタのゲート電極は、前記第４のトランジスタの前記ゲート電極に接続される、
請求項４から請求項８のいずれか一項に記載のシフトレジスタ回路。
【請求項１４】
基板上にモノリシックに形成されている、
請求項１から請求項１３のいずれか一項に記載のシフトレジスタ回路。
【請求項１５】
前記出力回路、前記充放電回路および前記バックゲート電圧生成回路に備わるトランジスタは、同一の導電型である、
請求項１から請求項１４のいずれか一項に記載のシフトレジスタ回路。
【請求項１６】
複数のソース線と、
前記複数のソース線と直交する複数のゲート線と、
前記複数のソース線と前記複数のゲート線の交点に配置された複数の画素用トランジスタと、
請求項１から請求項１５のいずれか一項に記載のシフトレジスタ回路と、
を備え、
前記シフトレジスタ回路の前記複数の単位シフトレジスタの出力端子のそれぞれは、前記複数のゲート線のそれぞれに接続され、
前記ソース線、前記ゲート線、前記画素用トランジスタおよび前記シフトレジスタ回路は、同一の基板上にモノリシックに形成されている、
表示パネル。
【請求項１７】
前記出力回路、前記充放電回路および前記バックゲート電圧生成回路に備わるトランジスタは、前記画素用トランジスタと同一の導電型である、
請求項１６に記載の表示パネル。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係るシフトレジスタ回路は、多段に縦続接続された複数の単位シフトレジスタを備えるシフトレジスタ回路であって、複数の単位シフトレジスタのそれぞれは、制御ノードを備え、クロック端子に入力されるクロック信号に同期する出力信号を出力端子に出力する出力回路と、出力回路の制御ノードを充放電する充放電回路と、充放電回路に定電圧を供給する第１の電源端子と、少なくとも１つのバックゲート電圧生成回路と、を備え、出力回路又は充放電回路は、バックゲート電極を備えた少なくとも１つのトランジスタを備え、バックゲート電圧生成回路はバックゲート用ノードを備え、バックゲート用ノードは、トランジスタのバックゲート電極に接続され、バックゲート電圧生成回路は、トランジスタのゲート電極の電圧に応じてバックゲート用ノードの電圧を変化させ、バックゲート電圧生成回路には、第１の電源端子から駆動電圧が供給され、充放電回路に高電位側の定電圧を供給する、第１の電源端子よりも電位の高い第２の電源端子をさらに備え、バックゲート電圧生成回路には、第１又は第２の電源端子から駆動電圧が供給され、バックゲート電圧生成回路は、バックゲート用トランジスタと、バックゲート用容量素子と、を備え、バックゲート用トランジスタのゲート電極と、バックゲート用トランジスタのソース電極又はドレイン電極の間にバックゲート用容量素子が接続され、バックゲート用トランジスタのソース電極又はドレイン電極のうち、バックゲート用容量素子が接続された電極がバックゲート用ノードと接続され、バックゲート用トランジスタのソース電極又はドレイン電極は、第１又は第２の電源端子に接続され、バックゲート用トランジスタは薄膜トランジスタであり、バックゲート用トランジスタのゲート電極は基板上に配置され、バックゲート用トランジスタのドレイン電極およびソース電極は、ゲート電極の上層にゲート絶縁層を介して配置され、バックゲート用容量素子は、ゲート電極と、ソース電極又はドレイン電極とが平面視で重なる領域を含む。
【国際調査報告】
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2018016178.tif 000031
2018016178.tif 000032
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