【事件の表示】
　特許第６０３１０６０号発明「半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法」の特許異議申立事件について、次のとおり決定する。
【結　論】
　特許第６０３１０６０号の請求項１ないし１４に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第６０３１０６０号に係る出願は、平成２６年３月３１日に出願され、平成２８年１０月２８日にその発明について特許の設定登録がなされたものであって、手続の概要は以下のとおりである。
　特許異議申立（全請求項　内野房子）：平成２９年　５月２３日
２．申立理由の概要
　本件特許の全請求項に係る発明は、甲第１号証に記載された発明、甲第２ないし７号証に記載された事項に基づいて、当業者が容易に発明をすることができたものであって、特許法第２９条第２項の規定により特許を受けることができないから、その発明に係る特許は取り消すべきものである。
甲第１号証：米国特許出願公開第２０１３／００４０４２３号明細書
甲第２号証：特開２００２−７６６３７号公報
甲第３号証：米国特許出願公開第２０１３／０２６４６８４号明細書
甲第４号証：米国特許第８４７６７７０号明細書
甲第５号証：特開２０１３−１７３９２０号公報
甲第６号証：再公表特許００／１０３６９号
甲第７号証：特開２００６−１２８４９３号公報
３．本件特許発明
　本件特許の請求項１ないし１４に係る発明（以下、「本件特許発明１」ないし「本件特許発明１４」という。）は、特許請求の範囲の請求項１ないし１４に記載された事項により特定される、次のとおりのものである。
「　【請求項１】
　半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線が貫通電極及びソルダーバンプに電気的に接続される半導体装置であって、
　前記半導体素子が載置された第一絶縁層と、前記半導体素子上に形成された第二絶縁層と、該第二絶縁層上に形成された第三絶縁層とを有し、
　前記金属配線が、前記第二絶縁層の上面で前記半導体素子上金属パッドを介して前記半導体素子に電気的に接続され、前記第二絶縁層の上面から前記第二絶縁層を貫通して前記第二絶縁層の下面で前記貫通電極に電気的に接続されたものであり、
　前記第一絶縁層と前記半導体素子の間に半導体素子下金属配線が配置され、該半導体素子下金属配線が、前記第二絶縁層の下面で前記金属配線と電気的に接続されたものであることを特徴とする半導体装置。
　　【請求項２】
　前記第一絶縁層が光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであり、前記第二絶縁層が前記光硬化性ドライフィルムによって形成されたものであり、前記第三絶縁層が前記光硬化性ドライフィルム又は光硬化性レジスト塗布膜によって形成されたものであることを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記半導体素子の高さが２０〜１００μｍであり、前記第一絶縁層の膜厚が１〜２０μｍであり、前記第二絶縁層の膜厚が５〜１００μｍであり、前記第三絶縁層の膜厚が５〜１００μｍであり、前記半導体装置の厚さが５０〜３００μｍであることを特徴とする請求項１又は請求項２に記載の半導体装置。
　　【請求項４】
　前記光硬化性ドライフィルムが、
（Ａ）下記一般式（１）で示される繰り返し単位を有する重量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
　　【化１】
（略）
（式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。ただし、ａ＋ｂ＋ｃ＋ｄ＝１である。さらに、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
　　【化２】
（略）
（式中、Ｚは
　　【化３】
（略）
のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
　　【化４】
（略）
（式中、Ｖは
　　【化５】
（略）
のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
　（Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
　（Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、及び
　（Ｄ）溶剤、
を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムであることを特徴とする請求項２又は請求項３に記載の半導体装置。
　　【請求項５】
　請求項１から請求項４のいずれか一項に記載の半導体装置がフリップチップ化されて複数積層されたものであることを特徴とする積層型半導体装置。
　　【請求項６】
　請求項５に記載の積層型半導体装置が電気回路を有する基板上に載置され、絶縁封止樹脂層で封止されたものであることを特徴とする封止後積層型半導体装置。
　　【請求項７】
　半導体装置の製造方法であって、
　（１）サポート基板に仮接着剤を塗布し、該仮接着剤上にレジスト組成物材料を光硬化性樹脂層として用いた膜厚１〜２０μｍの第一絶縁層を形成する工程と、
　（２）前記第一絶縁層に対してマスクを介したリソグラフィーによってパターニングを行って貫通電極となるホールパターンを形成後、ベークすることで前記第一絶縁層を硬化させる工程と、
　（３）前記第一絶縁層にスパッタリングによるシード層形成を行い、その後前記貫通電極となるホールパターンをメッキによって埋め、貫通電極と接続される金属配線を形成するとともに、半導体素子下金属配線を形成する工程と、
　（４）上部表面に電極パッドが露出した高さ２０〜１００μｍの半導体素子を、前記半導体素子下金属配線を形成した硬化後の第一絶縁層上へダイボンディング剤を用いてダイボンディングする工程と、
　（５）膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、該光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程と、
　（６）前記第一絶縁層上へダイボンディングされた半導体素子を覆うように前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで第二絶縁層を形成する工程と、
　（７）前記第二絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と、前記貫通電極と接続される金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口を同時に形成した後、ベークすることで前記第二絶縁層を硬化させる工程と、
　（８）硬化後、スパッタリングによるシード層形成を行い、その後前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成するとともに、前記メッキによって形成された前記半導体素子上金属パッドと前記第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ工程と、
　（９）金属配線の形成後、前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記光硬化性ドライフィルムに用いたレジスト組成物材料をスピンコートすることで第三絶縁層を形成する工程と、
　（１０）前記第三絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記貫通電極上部に開口を形成した後、ベークすることで前記第三絶縁層を硬化させる工程と、
　（１１）硬化後、前記貫通電極上部の開口にソルダーバンプを形成する工程、
を有することを特徴とする半導体装置の製造方法。
　　【請求項８】
　前記工程（５）で準備される光硬化性ドライフィルムを
（Ａ）下記一般式（１）で示される繰り返し単位を有する重量平均分子量が３，０００〜５００，０００のシリコーン骨格含有高分子化合物、
　　【化６】
（略）
（式中、Ｒ１〜Ｒ４は同一でも異なっていてもよい炭素数１〜８の１価炭化水素基を示す。ｍは１〜１００の整数である。ａ、ｂ、ｃ、ｄは０又は正数、かつａ、ｂ、ｃ、ｄは同時に０になることがない。但し、ａ＋ｂ＋ｃ＋ｄ＝１である。更に、Ｘは下記一般式（２）で示される有機基、Ｙは下記一般式（３）で示される有機基である。）
　　【化７】
（略）
（式中、Ｚは
　　【化８】
（略）
のいずれかより選ばれる２価の有機基であり、ｎは０又は１である。Ｒ５及びＲ６はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｋは０、１、２のいずれかである。）
　　【化９】
（略）
（式中、Ｖは
　　【化１０】
（略）
のいずれかより選ばれる２価の有機基であり、ｐは０又は１である。Ｒ７及びＲ８はそれぞれ炭素数１〜４のアルキル基又はアルコキシ基であり、相互に異なっていても同一でもよい。ｈは０、１、２のいずれかである。）
　（Ｂ）ホルムアルデヒド又はホルムアルデヒド−アルコールにより変性されたアミノ縮合物、１分子中に平均して２個以上のメチロール基又はアルコキシメチロール基を有するフェノール化合物から選ばれる１種又は２種以上の架橋剤、
　（Ｃ）波長１９０〜５００ｎｍの光によって分解し、酸を発生する光酸発生剤、及び
　（Ｄ）溶剤、
を含有してなる化学増幅型ネガ型レジスト組成物材料からなる光硬化性樹脂層を有する光硬化性ドライフィルムとすることを特徴とする請求項７に記載の半導体装置の製造方法。
　　【請求項９】
　前記工程（６）において、前記第二絶縁層を機械的にプレスする工程を含むことを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
　　【請求項１０】
　前記工程（１１）において、前記貫通電極上部の開口にメッキによって貫通電極上金属パッドを形成する工程と、
　前記貫通電極上金属パッド上にソルダーボールを形成し、ソルダーバンプとする工程、
を有することを特徴とする請求項７から請求項９のいずれか一項に記載の半導体装置の製
造方法。
　　【請求項１１】
　前記工程（８）のメッキによる前記貫通電極の形成において、ＳｎＡｇによるメッキを行う工程を含み、
　前記工程（１０）において、前記貫通電極上部に開口を形成するようにパターニングを行うことで、前記メッキされたＳｎＡｇを露出させる工程と、
　前記工程（１１）において、前記メッキされたＳｎＡｇを溶融することで前記貫通電極上部の開口において電極を隆起させてソルダーバンプを形成する工程、
を有することを特徴とする請求項７から請求項９のいずれか一項に記載の半導体装置の製造方法。
　　【請求項１２】
　前記工程（１１）の後に、前記工程（１）で第一絶縁層と仮接着したサポート基板を除去する工程と、
　前記基板を除去した後、ダイシングすることで個片化する工程、
を有することを特徴とする請求項７から請求項１１のいずれか一項に記載の半導体装置の製造方法。
　　【請求項１３】
　請求項１２に記載の製造方法でダイシングによって個片化された半導体装置の複数を、絶縁樹脂層を挟んで、前記ソルダーバンプによって電気的に接合し、積層することを特徴とする積層型半導体装置の製造方法。
　　【請求項１４】
　請求項１３に記載の製造方法で製造した積層型半導体装置を、電気回路を有した基板に載置する工程と、
　前記基板に載置された積層型半導体装置を絶縁封止樹脂層で封止する工程、
を有することを特徴とする封止後積層型半導体装置の製造方法。」
４．甲第１号証
　甲第１号証には、「METHOD OF MULTI-CHIP WAFER LEVEL PACKAGING」「（訳）マルチチップウエハレベルパッケージの方法」について、以下の記載がある。（下線は当審で付加した。）
（１）「[0012]  Referring initially to  FIG. 1 , a cross sectional view of a multi-chip semiconductor device is illustrated in accordance with an embodiment. The multi-chip semiconductor device  100  comprises a first semiconductor die  131 , a second semiconductor die  132  and a third semiconductor die  133 . As shown in  FIG. 1 , the first semiconductor die  131 , the second semiconductor die  132  and the third semiconductor die  133  are stacked together to form the multi-chip semiconductor device  100 . More particularly, the backside of the second semiconductor die  132  is attached to the front side of the first semiconductor die  131  using a first adhesive layer  126 . Likewise, the backside of the third semiconductor die  133  is attached to a photo-sensitive material layer  108  using a second adhesive layer  124 .」
「（訳）［００１２］　まず、図１を参照すると、１つの実施形態に係るマルチチップ型半導体装置の断面図が示されている。
マルチチップ型半導体装置１００
第３の半導体ダイ１３３の裏面は、第２の接着剤層１２４を用いて感光性材料層１０８に取り付けられている。
（２）「[0013]  The multi-chip semiconductor device  100  further comprises a plurality of solder balls  110  as input/output (I/O) pads mounted on the top side of the multi-chip semiconductor device  100  using a plurality of under bump metallization (UBM) structures  112 . In order to give a basic insight of the inventive aspects of various embodiments, the first semiconductor die  131 , the second semiconductor die  132  and the third semiconductor die  133  are drawn without details. However, it should be noted the first semiconductor die  131 , the second semiconductor die  132  and the third semiconductor die  133  may comprise basic semiconductor layers such as active circuit layers, substrate layers, inter-layer dielectric (ILD) layers and inter-metal dielectric (IMD) layers (not shown).」
「（訳）［００１３］　
マルチチップ型半導体装置１００は、さらに、複数のアンダー・バンプ・メタライゼーション（ＵＢＭ）構造１１２を用いて、マルチチップ型半導体装置１００の上面に搭載された入出力（Ｉ／Ｏ）パッドとしての複数のソルダーボール１１０を含む。
（３）「[0015]  The multi-chip semiconductor device  100  may comprise two photo-sensitive material layers  106  and  108 . The photo-sensitive material layer  106  is formed on top of the photo-sensitive material layer  108 . As shown in  FIG. 1 , the second semiconductor die  132  is embedded in the photo-sensitive material layer  108 . The third semiconductor die  133  is embedded in the photo-sensitive material layer  106 . The photo-sensitive material layer  106  may further comprise a plurality of through assembly vias (TAVs)  102 ,  104  and  116 . It should be noted, as shown in  FIG. 1 , both the TAVs  104  and the TAVs  116  are formed in the photo-sensitive material layer  106 . However, the TAVs  116  are formed between the third semiconductor die  133  and the sold ball side of the multi-chip semiconductor device  100 . In contrast, the TAVs  104  are formed through the photo-sensitive material layer  106  and further connected to a second redistribution layer  134  formed on top of the photo-sensitive material layer  108 . Likewise, the TAVs  102  are formed through the photo-sensitive material layer  106  and further connected to TAVs formed in the photo-sensitive material layer  108 . The formation processes of the photo-sensitive material layers  106 ,  108  and respective TAVs in each layer will be described in detail with respect to  FIGS. 2-4 .」
「（訳）［００１５］　
マルチチップ型半導体装置１００は、２つの感光性材料層１０６および１０８を備えていてもよい。感光性材料層１０６は、感光性材料層１０８の上に形成される。
第３の半導体ダイ１３３は、感光性材料層１０６に埋め込まれている。感光性材料層１０６は、さらに、複数のアセンブリ貫通ビア（ＴＡＶ）１０２、１０４および１１６を含んでいてもよい。
ＴＡＶ１１６は、第３の半導体ダイ１３３とマルチチップ型半導体装置１００のソルダーボール側との間に形成されている。
ＴＡＶ１０４は、感光性材料層１０６を貫通して形成され、さらに感光性材料層１０８の上に形成された第２の再配線層１３４に接続される。
ＴＡＶ１０２は、感光性材料層１０６を貫通して形成され
ている。
（４）「[0016]  The active circuit layer (not shown) of the first semiconductor die  131  is coupled to the solder balls  110  through the plurality of TAVs  102 ,  104  and redistribution layers  114  and  134 . More particularly, the second redistribution layer  134 , the TAVs  102 , the TAVs  104  and the first redistribution layer  114  may form various connection paths so that the active circuits of the first semiconductor die  131  can be connected with the solder balls  110 . Likewise, the first redistribution layer  114 , the second redistribution layer  134  and the TAVs  104 ,  116  may form various connection paths so that the active circuit (not shown) of the second semiconductor die  132  and the third semiconductor die  133  can be connected with the solder balls  110 .」
「（訳）［００１６］　第１の半導体ダイ１３１の能動回路層（図示せず）は、複数のＴＡＶ１０２、１０４および再配線層１１４、１３４を介してソルダーボール１１０に接続される。特に、第２の再配線層１３４、ＴＡＶ１０２、ＴＡＶ１０４および第１の再配線層１１４は、第１の半導体ダイ１３１の能動回路がソルダーボール１１０に接続できるように、様々な接続経路を形成することができる。同様に、
第１の再配線層１１４
およびＴＡＶ
１１６は、
第３の半導体ダイ１３３の能動回路
がソルダーボール１１０に接続できるように、
接続経路を形成することができる。
（５）「[0025]  FIG. 2E  illustrates the formation of a plurality of UBM structures and interconnection pads. The plurality of UBM structures  112  are formed on top of the redistribution layer  114 . The UBM structures  112  may help to prevent diffusion between the solder balls and the integrated circuits of the multi-chip semiconductor device, while providing a low resistance electrical connection. The interconnection pads provide an effective way to connect the multi-chip semiconductor device with external circuits (not shown). The interconnection pads are I/O pads of the multi-chip semiconductor device. In accordance with an embodiment, the interconnection pads may be a plurality of solder balls  110 . Alternatively, the interconnection pads may be a plurality of land grid array (LGA) pads.  FIG. 2E  further illustrates a process of separating the reconfigured wafer into a plurality of multi-die structures  212  using a dicing process. The dicing process is well known in the art, and hence is not discussed in detail herein.」
「（訳）　図２Ｅは、複数のＵＢＭ構造および相互接続パッドの形成を示す。
複数のＵＢＭ構造１１２は、再配線層１１４の上に形成される。
　上記摘示事項及び図面の記載から以下のことがいえる。
（ａ）甲第１号証には、「マルチチップ型半導体装置１００」が記載されている（摘示事項（１））。
（ｂ）第３の半導体ダイ１３３の裏面は、第２の接着剤層１２４を用いて感光性材料層１０８に取り付けられている（摘示事項（１））。
（ｃ）マルチチップ型半導体装置１００は、複数のアンダー・バンプ・メタライゼーション（ＵＢＭ）構造１１２を用いて、マルチチップ型半導体装置１００の上面に搭載された入出力（Ｉ／Ｏ）パッドとしての複数のソルダーボール１１０を含む（摘示事項（２））。
（ｄ）マルチチップ型半導体装置１００は、２つの感光性材料層１０６および１０８を備えている。感光性材料層１０６は、感光性材料層１０８の上に形成される。第３の半導体ダイ１３３は、感光性材料層１０６に埋め込まれている。感光性材料層１０６は、さらに、複数のアセンブリ貫通ビア（ＴＡＶ）１０２、１０４および１１６を含んでいる。ＴＡＶ１１６は、第３の半導体ダイ１３３とマルチチップ型半導体装置１００のソルダーボール側との間に形成されている。ＴＡＶ１０４は、感光性材料層１０６を貫通して形成され、さらに感光性材料層１０８の上に形成された第２の再配線層１３４に接続される。ＴＡＶ１０２は、感光性材料層１０６を貫通して形成されている（摘示事項（３））。ＴＡＶ１０２は、感光性材料層１０８の上に形成された第２の再配線層１３４に接続される（図１）。
（ｅ）第１の再配線層１１４およびＴＡＶ１１６は、第３の半導体ダイ１３３の能動回路がソルダーボール１１０に接続できるように、接続経路を形成する（摘示事項（４））。
（ｆ）第１の再配線層１１４は、感光性材料層１０６の上でＵＢＭ構造１１２に接続する（図１、摘示事項（５））。
（ｇ）感光性材料層１０６の上に別の層が形成される（図１）。
　以上を総合勘案すると、甲第１号証には、次の発明（以下「甲第１号証発明１」という。）が記載されているものと認める。
「マルチチップ型半導体装置１００であって、
　第３の半導体ダイ１３３の裏面は、第２の接着剤層１２４を用いて感光性材料層１０８に取り付けられており、
　複数のアンダー・バンプ・メタライゼーション（ＵＢＭ）構造１１２を用いて、マルチチップ型半導体装置１００の上面に搭載された入出力（Ｉ／Ｏ）パッドとしての複数のソルダーボール１１０を含み、
　２つの感光性材料層１０６および１０８を備えており、
　感光性材料層１０６は、感光性材料層１０８の上に形成され、
　第３の半導体ダイ１３３は、感光性材料層１０６に埋め込まれており、
　感光性材料層１０６は、複数のアセンブリ貫通ビア（ＴＡＶ）１０２、１０４および１１６を含んでおり、
　ＴＡＶ１１６は、第３の半導体ダイ１３３とマルチチップ型半導体装置１００のソルダーボール側との間に形成されており、
　ＴＡＶ１０４は、感光性材料層１０６を貫通して形成され、さらに感光性材料層１０８の上に形成された第２の再配線層１３４に接続され、
　ＴＡＶ１０２は、感光性材料層１０６を貫通して形成され、さらに感光性材料層１０８の上に形成された第２の再配線層１３４に接続され、
　第１の再配線層１１４およびＴＡＶ１１６は、第３の半導体ダイ１３３の能動回路がソルダーボール１１０に接続できるように、接続経路を形成し、
　第１の再配線層１１４は、感光性材料層１０６の上でＵＢＭ構造１１２に接続し、
　感光性材料層１０６の上に別の層が形成されるマルチチップ型半導体装置１００。」
　甲第１号証には、以下の記載もある。
（６）「[0023]  FIG. 2C  further illustrates a cross sectional view of forming a plurality of openings in the photo-sensitive material layer  106 . In consideration of electrical and thermal needs, selective areas of the photo-sensitive material layer  106  are exposed to light. The physical properties of the photo-sensitive regions exposed to light change as a result. According to an embodiment, the change of the physical properties of the exposed regions will cause the exposed regions to be etched away when a developer solution is applied to the photo-sensitive material layer  106 . As a result, a variety of openings  252  are formed. The formation of the openings  252  in the photo-sensitive material layer  106  involves lithography operations, which are well known, and hence are not discussed in further detail herein.」
「（訳）［００２３］　図２Ｃは、さらに、感光性材料層１０６に複数の開口を形成した断面図を示す。電気的および熱的な必要性を考慮して、感光性材料層１０６の選択領域が露光される。結果として、光に曝される感光領域の物理的特性が変化する。１つの実施形態によれば、露光された領域の物理特性の変化は、現像液が感光性材料層１０６に塗布されると露光された領域がエッチングされることになる。その結果、様々な開口部２５２が形成される。
感光性材料層１０６に開口部２５２を形成することは、周知のリソグラフィー操作を伴う
（７）「[0032]  FIGS. 4A-4H  are cross sectional views of intermediate stages in the making of a multi-chip semiconductor device in accordance with yet another embodiment.  FIG. 4A  illustrates a cross sectional view of a wafer plane  141 , which is similar to that of  FIG. 2A .  FIG. 4B  illustrates the process of stacking the second semiconductor die  132  on top of the wafer plane  141 . The backside of the second semiconductor die  132  is glued on the top side of the first semiconductor die  131  by employing the first adhesive  126 .」
「（訳）［００３２］　また、図４Ａ−４Ｈは、さらに別の実施形態に係る
マルチチップ型半導体デバイスの製造
（８）「[0033]  FIG. 4C  illustrates a cross sectional view of a photo-sensitive material layer  108 . The photo-sensitive material layer  108  is formed on top of the wafer plane  141 . As shown in  FIG. 4C , the second semiconductor die  132  is embedded in the photo-sensitive material layer  108 .  FIG. 4C  further illustrates a cross sectional view of forming a plurality of openings  452  in the photo-sensitive material layer  108 . The process of forming the plurality of openings  452  is similar to that of forming the openings  252  shown in  FIG. 2C , and hence are not discussed in further detail herein.」
「（訳）［００３３］　図４Ｃは、感光性材料層１０８の断面図を示す。
感光性材料層１０８は、ウエハ板１４１上に形成される。
感光性材料層１０８内に複数の開口部４５２を形成する
複数の開口部４５２を形成するプロセスは、図２Ｃに示す開口部２５２を形成するプロセスと同様である
（９）「[0034]  FIG. 4D  illustrates the formation of a plurality of TAVs and a second redistribution layer. Similar to the process shown in  FIG. 2D , a plurality of TAVs  102 ,  104  and the second redistribution layer  134  are formed by an electrochemical plating mechanism.  FIG. 4E  illustrates the process of stacking the third semiconductor die  133  on top of the photo-sensitive material layer  108 . The backside of the third semiconductor die  133  is glued on top of the photo-sensitive material layer  108  by employing a second adhesive  124 .」
「（訳）［００３４］　図４Ｄは、複数のＴＡＶおよび第２の再配線層の形成を示す。
図２Ｄに示すように、複数のＴＡＶ１０２、１０４および第２の再配線層１３４は、電気化学的めっき機構によって形成される。
第３の半導体ダイ１３３の裏面は、第２の接着剤１２４を用いることによって感光性材料層１０８上に接着される。
（１０）「[0035]  FIG. 4F  illustrates a cross sectional view of a photo-sensitive material layer  106 . The photo-sensitive material layer  106  is formed on top of the photo-sensitive material layer  108 . As shown in  FIG. 4F , the third semiconductor die  133  is embedded in the photo-sensitive material layer  106 . The process of forming a photo-sensitive material layer and openings has been described above with respect to  FIG. 2C , and hence is not discussed in detail in order to avoid repetition.  FIG. 4G  illustrates a cross sectional view of forming a plurality of TAVs in the photo-sensitive material layer  106 . The process of forming TAVs  102 ,  104 ,  106  is similar to that shown in  FIG. 2D .」
「（訳）［００３５］　図４Ｆは、感光性材料層１０６の断面図を示す。
感光性材料層１０６は、感光性材料層１０８上に形成される。
第３の半導体ダイ１３３は、感光性材料層１０６に埋め込まれている。感光性材料層および開口を形成するプロセスは、図２Ｃに関する説明で上述している
感光性材料層１０６内に複数のＴＡＶを形成する
ＴＡＶ１０２、１０４、１１６を形成するプロセスは、図２Ｄに示すプロセスと同様である。
（１１）「[0036]  FIG. 4H  illustrates the formation of a plurality of UBM structures and interconnection pads. The plurality of UBM structures are formed between the redistribution layer  114  and the solder balls  110 .  FIG. 4H  further illustrates a process of separating the reconfigured wafer into a plurality of multi-die structures  412  using a dicing process. The dicing process is well known in the art, and hence is not discussed in detail herein.」
「（訳）［００３６］　図４Ｈは、複数のＵＢＭ構造及び相互接続パッドの形成を示す。
複数のＵＢＭ構造は、再配線層１１４とソルダーボール１１０との間に形成される。
　上記摘示事項及び図面の記載から以下のことがいえる。
（ｈ）甲第１号証には、マルチチップ型半導体デバイスの製造方法が記載されている（摘示事項（７））。
（ｉ）感光性材料層１０８は、ウエハ板１４１上に形成される。感光性材料層１０８内に複数の開口部４５２を形成するプロセスは、周知のリソグラフィー操作を伴う（摘示事項（６）、（８））。
（ｊ）複数のＴＡＶ１０２、１０４および第２の再配線層１３４は、電気化学的めっき機構によって形成される。第３の半導体ダイ１３３の裏面は、第２の接着剤１２４を用いることによって感光性材料層１０８上に接着される（摘示事項（９））。
（ｋ）感光性材料層１０６は、感光性材料層１０８上に形成される。第３の半導体ダイ１３３は、感光性材料層１０６に埋め込まれる。感光性材料層１０６内に複数の開口部４５２を形成するプロセスは、周知のリソグラフィー操作を伴う。感光性材料層１０６内に複数のＴＡＶを形成する。ＴＡＶ１０２、１０４、１１６および第１の再配線層１１４は、電気化学的めっき機構によって形成される（摘示事項（６）、（９）、（１０）、図４Ｇ）。
（ｌ）感光性材料層１０６の上に別の層が形成される（図４Ｈ）。
（ｍ）複数のＵＢＭ構造は、再配線層１１４とソルダーボール１１０との間に形成される（摘示事項（１１））。
　以上を総合勘案すると、甲第１号証には、次の発明（以下「甲第１号証発明２」という。）が記載されているものと認める。
「マルチチップ型半導体デバイスの製造方法であって、
　感光性材料層１０８は、ウエハ板１４１上に形成され、
　感光性材料層１０８内に複数の開口部４５２を形成するプロセスは、周知のリソグラフィー操作を伴い、
　複数のＴＡＶ１０２、１０４および第２の再配線層１３４は、電気化学的めっき機構によって形成され、
　第３の半導体ダイ１３３の裏面は、第２の接着剤１２４を用いることによって感光性材料層１０８上に接着され、
　感光性材料層１０６は、感光性材料層１０８上に形成され、第３の半導体ダイ１３３は、感光性材料層１０６に埋め込まれ、
　感光性材料層１０６内に複数の開口部４５２を形成するプロセスは、周知のリソグラフィー操作を伴い、
　感光性材料層１０６内に複数のＴＡＶを形成し、ＴＡＶ１０２、１０４、１１６および第１の再配線層１１４は、電気化学的めっき機構によって形成され、
　感光性材料層１０６の上に別の層が形成され、
　複数のＵＢＭ構造は、再配線層１１４とソルダーボール１１０との間に形成されるマルチチップ型半導体デバイスの製造方法。」
５．対比
　そこで、まず、本件特許発明１と甲第１号証発明１とを対比する。
（１）半導体装置
　本件特許発明１と甲第１号証発明１とは、「半導体装置」である点で一致する。
（２）半導体装置の構造
　甲第１号証発明１の「第３の半導体ダイ１３３」は、「半導体素子」といえる。甲第１号証発明１の「ＴＡＶ１１６」は、第３の半導体ダイ１３３とマルチチップ型半導体装置１００のソルダーボール側との間に形成されているから、半導体素子に電気的に接続される「半導体素子上金属パッド」といえる。甲第１号証発明１の「第１の再配線層１１４」は、ＴＡＶ１１６とともに、第３の半導体ダイ１３３の能動回路がソルダーボール１１０に接続できるように、接続経路を形成するから、半導体素子に電気的に接続される「金属配線」といえる。甲第１号証発明１の「ソルダーボール１１０」は、「ソルダーバンプ」といえる。
　したがって、本件特許発明１と甲第１号証発明１とは、「半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線がソルダーバンプに電気的に接続される」点で一致する。
　もっとも、甲第１号証発明１の「ＴＡＶ１０４」および「ＴＡＶ１０２」は、感光性材料層１０６を貫通して形成されるから、仮に「ＴＡＶ１０４」もしくは「ＴＡＶ１０２」が「貫通電極」といえたとしても、「第１の再配線層１１４」が「ＴＡＶ１１６」と「ＴＡＶ１０４」もしくは「ＴＡＶ１０２」とを電気的に接続するとはいえない。
　したがって、本件特許発明１は、「該金属配線（該半導体素子に電気的に接続される金属配線）が貫通電極に電気的に接続される」のに対し、甲第１号証発明１は、そのような構成を有しない点で相違する。
（３）絶縁層
　甲第１号証発明１の「感光性材料層１０８」は、第３の半導体ダイ１３３の裏面が第２の接着剤層１２４を用いて取り付けられているから、本件特許発明１における「第一絶縁層」といえる。甲第１号証発明１の「感光性材料層１０６」は、第３の半導体ダイ１３３が埋め込まれているから、本件特許発明１における「第二絶縁層」といえる。甲第１号証発明１の感光性材料層１０６の上に形成される「別の層」は、本件特許発明１における「第三絶縁層」といえる。
　したがって、本件特許発明１と甲第１号証発明１とは、「前記半導体素子が載置された第一絶縁層と、前記半導体素子上に形成された第二絶縁層と、該第二絶縁層上に形成された第三絶縁層とを有」する点で一致する。
（４）金属配線
　甲第１号証発明１において、第１の再配線層１１４およびＴＡＶ１１６は、第３の半導体ダイ１３３の能動回路がソルダーボール１１０に接続できるように、接続経路を形成し、第１の再配線層１１４は、感光性材料層１０６の上にある。
　したがって、本件特許発明１と甲第１号証発明１とは、「前記金属配線は、前記第二絶縁層の上面で前記半導体素子上金属パッドを介して前記半導体素子に電気的に接続され」る点で一致する。
　もっとも、甲第１号証発明１の「ＴＡＶ１０４」は、感光性材料層１０６を貫通して形成され、さらに感光性材料層１０８の上に形成された第２の再配線層１３４に接続され、「ＴＡＶ１０２」は、感光性材料層１０６を貫通して形成され、さらに感光性材料層１０８の上に形成された第２の再配線層１３４に接続されるが、「第１の再配線層１１４」が「ＴＡＶ１１６」と「ＴＡＶ１０４」もしくは「ＴＡＶ１０２」とを電気的に接続するとはいえず、「第２の再配線層１３４」が「ＴＡＶ１０４」もしくは「ＴＡＶ１０２」と別の「ＴＡＶ１０４」もしくは「ＴＡＶ１０２」とを電気的に接続するともいえない。
　したがって、本件特許発明１は、「前記金属配線（該半導体素子に電気的に接続される金属配線）は、前記第二絶縁層の上面から前記第二絶縁層を貫通して前記第二絶縁層の下面で前記貫通電極に電気的に接続されたものであ」るのに対し、甲第１号証発明１は、そのような構成を有しない点で相違する。
（５）半導体素子下金属配線
　本件特許発明１は、「前記第一絶縁層と前記半導体素子の間に半導体素子下金属配線が配置され、該半導体素子下金属配線が、前記第二絶縁層の下面で前記金属配線（該半導体素子に電気的に接続される金属配線）と電気的に接続されたものである」のに対し、甲第１号証発明１は、そのような構成を有しない点で相違する。
　そうすると、本件特許発明１と甲第１号証発明１とは、次の点で一致する。
＜一致点＞
「半導体素子と、該半導体素子に電気的に接続される半導体素子上金属パッド及び金属配線を有し、該金属配線がソルダーバンプに電気的に接続される半導体装置であって、
　前記半導体素子が載置された第一絶縁層と、前記半導体素子上に形成された第二絶縁層と、該第二絶縁層上に形成された第三絶縁層とを有し、
　前記金属配線が、前記第二絶縁層の上面で前記半導体素子上金属パッドを介して前記半導体素子に電気的に接続されたものである半導体装置。」の点。
　そして、次の点で相違する。
＜相違点＞
（１）本件特許発明１は、「該金属配線（該半導体素子に電気的に接続される金属配線）が貫通電極に電気的に接続される」のに対し、甲第１号証発明１は、そのような構成を有しない点。
（２）本件特許発明１は、「前記金属配線（該半導体素子に電気的に接続される金属配線）は、前記第二絶縁層の上面から前記第二絶縁層を貫通して前記第二絶縁層の下面で前記貫通電極に電気的に接続されたものである」のに対し、甲第１号証発明１は、そのような構成を有しない点。
（３）本件特許発明１は、「前記第一絶縁層と前記半導体素子の間に半導体素子下金属配線が配置され、該半導体素子下金属配線が、前記第二絶縁層の下面で前記金属配線（該半導体素子に電気的に接続される金属配線）と電気的に接続されたものである」のに対し、甲第１号証発明１は、そのような構成を有しない点。
　次に、本件特許発明７と甲第１号証発明２とを対比する。
（６）半導体装置の製造方法
　本件特許発明７と甲第１号証発明２とは、「半導体装置の製造方法」である点で一致する。
（７）第一絶縁層を形成する工程
　甲第１号証発明２は、ウエハ板１４１上に感光性材料層１０８を形成するから、本件特許発明７と甲第１号証発明２とは、「第一絶縁層を形成する工程」を有する点で一致する。
　もっとも、「第一絶縁層を形成する工程」について、本件特許発明７は、「サポート基板に仮接着剤を塗布し、該仮接着剤上に」第一絶縁層を形成するのに対し、甲第１号証発明２は、そのようにしない点、および、本件特許発明７は、「レジスト組成物材料を光硬化性樹脂層として用いた膜厚１〜２０μｍの」第一絶縁層を形成するのに対し、甲第１号証発明２は、そのような特定がない点で相違する。
（８）ホールパターンを形成後、第一絶縁層を硬化させる工程
　甲第１号証発明２は、周知のリソグラフィー操作を伴って感光性材料層１０８内に複数の開口部４５２を形成するから、本件特許発明７と甲第１号証発明２とは、「前記第一絶縁層に対してマスクを介したリソグラフィーによってパターニングを行って貫通電極となるホールパターンを形成」する工程を有する点で一致する。
　もっとも、本件特許発明７は、「ホールパターンを形成後、ベークすることで前記第一絶縁層を硬化させる工程」を有するのに対し、甲第１号証発明２は、そのような特定がない点で相違する。
（９）ホールパターンをメッキによって埋め、金属配線を形成するとともに、半導体素子下金属配線を形成する工程
　甲第１号証発明２は、複数のＴＡＶ１０２、１０４および第２の再配線層１３４を電気化学的めっき機構によって形成するから、本件特許発明７と甲第１号証発明２とは、「前記貫通電極となるホールパターンをメッキによって埋め、貫通電極と接続される金属配線を形成する工程」を有する点で一致する。
　もっとも、「前記貫通電極となるホールパターンをメッキによって埋め、金属配線を形成する工程」について、本件特許発明７は、「前記第一絶縁層にスパッタリングによるシード層形成を行い、その後」行うのに対し、甲第１号証発明２は、そのような特定がない点、および、本件特許発明７は、「半導体素子下金属配線を形成する工程」を有するのに対し、甲第１号証発明２は、そのような工程を有しない点で相違する。
（１０）ダイボンディングする工程
　甲第１号証発明２の第３の半導体ダイ１３３の表面に電極パッドが露出していることは明らかであり、甲第１号証発明２は、第３の半導体ダイ１３３の裏面を第２の接着剤１２４を用いることによって感光性材料層１０８上に接着するから、本件特許発明７と甲第１号証発明２とは、「上部表面に電極パッドが露出した半導体素子を、第一絶縁層上へダイボンディング剤を用いてダイボンディングする工程」を有する点で一致する。
　もっとも、「半導体素子」について、本件特許発明７は、「高さ２０〜１００μｍ」であるのに対し、甲第１号証発明２は、そのような特定がない点で相違する。
（１１）光硬化性ドライフィルムを準備する工程
　本件特許発明７は、「膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、該光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程」を有するのに対し、甲第１号証発明２は、そのような工程について特定がない点で相違する。
（１２）第二絶縁層を形成する工程
　甲第１号証発明２は、感光性材料層１０６を感光性材料層１０８上に形成し、第３の半導体ダイ１３３を感光性材料層１０６に埋め込むから、本件特許発明７と甲第１号証発明とは、「前記第一絶縁層上へダイボンディングされた半導体素子を覆うように第二絶縁層を形成する工程」を有する点で一致する。
　もっとも、「第二絶縁層を形成する工程」について、本件特許発明７は、「前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで」行うのに対し、甲第１号証発明２は、そのような特定がない点で相違する。
（１３）開口を形成した後、第二絶縁層を硬化させる工程
　甲第１号証発明２は、周知のリソグラフィー操作を伴って感光性材料層１０６内に複数の開口部４５２を形成するから、本件特許発明７と甲第１号証発明２とは、「前記第二絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と、金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口を同時に形成」する工程を有する点で一致する。
　もっとも、本件特許発明７は、「前記貫通電極と接続される」金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口を形成するのに対し、甲第１号証発明２は、「前記貫通電極と接続されない」金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口を形成する点、および、本件特許発明７は、「開口を形成した後、ベークすることで前記第二絶縁層を硬化させる工程」を有するのに対し、甲第１号証発明２は、そのような特定がない点で相違する。
（１４）開口をメッキによって埋めるとともに、金属配線によってつなぐ工程
　甲第１号証発明２は、感光性材料層１０６内に複数のＴＡＶを形成し、ＴＡＶ１０２、１０４、１１６および第１の再配線層１１４を電気化学的めっき機構によって形成するから、本件特許発明７と甲第１号証発明２とは、「前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成する工程」を有する点で一致する。
　もっとも、「前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成する工程」について、本件特許発明７は、「スパッタリングによるシード層形成を行い、その後」行うのに対し、甲第１号証発明２は、そのような特定がない点、および、本件特許発明７は、「前記メッキによって形成された前記半導体素子上金属パッドと前記第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ」工程を有するのに対し、甲第１号証発明２は、そのような工程を有しない点で相違する。
（１５）第三絶縁層を形成する工程
　甲第１号証発明２は、感光性材料層１０６の上に別の層を形成するから、本件特許発明７と甲第１号証発明２とは、「金属配線の形成後、第三絶縁層を形成する工程」を有する点で一致する。
　もっとも、「第三絶縁層を形成する工程」について、本件特許発明７は、「前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記光硬化性ドライフィルムに用いたレジスト組成物材料をスピンコートすることで」行うのに対し、甲第１号証発明２は、そのような特定がない点で相違する。
（１６）開口を形成した後、第三絶縁層を硬化させる工程
　本件特許発明７は、「前記第三絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記貫通電極上部に開口を形成した後、ベークすることで前記第三絶縁層を硬化させる工程」を有するのに対し、甲第１号証発明２は、そのような特定がない点で相違する。
（１７）ソルダーバンプを形成する工程
　甲第１号証発明２は、再配線層１１４とソルダーボール１１０との間に複数のＵＢＭ構造を形成するから、本件特許発明７と甲第１号証発明２とは、「ソルダーバンプを形成する工程」を有する点で一致する。
　そうすると、本件特許発明７と甲第１号証発明２とは、次の点で一致する。
＜一致点＞
「半導体装置の製造方法であって、
　（１）第一絶縁層を形成する工程と、
　（２）前記第一絶縁層に対してマスクを介したリソグラフィーによってパターニングを行って貫通電極となるホールパターンを形成する工程と、
　（３）前記貫通電極となるホールパターンをメッキによって埋め、貫通電極と接続される金属配線を形成する工程と、
　（４）上部表面に電極パッドが露出した半導体素子を、前記第一絶縁層上へダイボンディング剤を用いてダイボンディングする工程と、
　（６）前記第一絶縁層上へダイボンディングされた半導体素子を覆うように第二絶縁層を形成する工程と、
　（７）前記第二絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記電極パッド上の開口と、金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口を同時に形成する工程と、
　（８）前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成する工程と、
　（９）金属配線の形成後、第三絶縁層を形成する工程と、
　（１１）ソルダーバンプを形成する工程、
を有する半導体装置の製造方法。」
　そして、次の点で相違する。
＜相違点＞
（４）「第一絶縁層を形成する工程」について、本件特許発明７は、「サポート基板に仮接着剤を塗布し、該仮接着剤上に」第一絶縁層を形成するのに対し、甲第１号証発明２は、そのようにしない点、および、本件特許発明７は、「レジスト組成物材料を光硬化性樹脂層として用いた膜厚１〜２０μｍの」第一絶縁層を形成するのに対し、甲第１号証発明２は、そのような特定がない点。
（５）本件特許発明７は、「ホールパターンを形成後、ベークすることで前記第一絶縁層を硬化させる工程」を有するのに対し、甲第１号証発明２は、そのような特定がない点。
（６）「前記貫通電極となるホールパターンをメッキによって埋め、金属配線を形成する工程」について、本件特許発明７は、「前記第一絶縁層にスパッタリングによるシード層形成を行い、その後」行うのに対し、甲第１号証発明２は、そのような特定がない点、および、本件特許発明７は、「半導体素子下金属配線を形成する工程」を有するのに対し、甲第１号証発明２は、そのような工程を有しない点。
（７）「半導体素子」について、本件特許発明７は、「高さ２０〜１００μｍ」であるのに対し、甲第１号証発明２は、そのような特定がない点。
（８）本件特許発明７は、「膜厚５〜１００μｍである光硬化性樹脂層が支持フィルムと保護フィルムで挟まれた構造を有し、該光硬化性樹脂層がレジスト組成物材料からなる光硬化性ドライフィルムを準備する工程」を有するのに対し、甲第１号証発明２は、そのような工程について特定がない点。
（９）「第二絶縁層を形成する工程」について、本件特許発明７は、「前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートすることで」行うのに対し、甲第１号証発明２は、そのような特定がない点。
（１０）本件特許発明７は、「前記貫通電極と接続される」金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口を形成するのに対し、甲第１号証発明２は、「前記貫通電極と接続されない」金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口を形成する点、および、本件特許発明７は、「開口を形成した後、ベークすることで前記第二絶縁層を硬化させる工程」を有するのに対し、甲第１号証発明２は、そのような特定がない点。
（１１）「前記電極パッド上の開口と、前記第二絶縁層を貫通する金属配線を形成するための開口と、前記貫通電極を形成するための開口をメッキによって埋めて、半導体素子上金属パッドと、前記第二絶縁層を貫通する金属配線と、貫通電極とを形成する工程」について、本件特許発明７は、「スパッタリングによるシード層形成を行い、その後」行うのに対し、甲第１号証発明２は、そのような特定がない点、および、本件特許発明７は、「前記メッキによって形成された前記半導体素子上金属パッドと前記第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ」工程を有するのに対し、甲第１号証発明２は、そのような工程を有しない点。
（１２）「第三絶縁層を形成する工程」について、本件特許発明７は、「前記光硬化性ドライフィルムの光硬化性樹脂層をラミネートする又は前記光硬化性ドライフィルムに用いたレジスト組成物材料をスピンコートすることで」行うのに対し、甲第１号証発明２は、そのような特定がない点。
（１３）本件特許発明７は、「前記第三絶縁層に対して、マスクを介したリソグラフィーによってパターニングを行い、前記貫通電極上部に開口を形成した後、ベークすることで前記第三絶縁層を硬化させる工程」を有するのに対し、甲第１号証発明２は、そのような特定がない点。
６．判断
　そこで、まず、上記相違点（１）および（２）について検討する。
　甲第１号証発明１においては、第３の半導体ダイ１３３の能動回路がＴＡＶ１１６、第１の再配線層１１４およびＵＢＭ構造１１２を順に介してソルダーボール１１０に接続されている。そして、そのような接続を変更して、第３の半導体ダイ１３３の能動回路がＴＡＶ１１６、第１の再配線層１１４、ＴＡＶ１０４もしくは１０２、第２の再配線層１３４、別のＴＡＶ１０４もしくは１０２およびＵＢＭ構造１１２を順に介してソルダーボール１１０に接続されるようにする動機付けとなる事項は、甲第１号証に記載ないし示唆されていない。
　甲第２号証には、基板１０１の上面において、チップ部品１０４がワイヤーボンド１０５もしくは半田１０６を介して基板１０１を貫通するビア接続部１０２に接続され、基板１０１の下面において、該ビア接続部１０２が配線部１０３を介して別のビア接続部１０２に接続される構成（【００６１】、図１）が記載されている。
　しかしながら、甲第１号証発明１において、「第３の半導体ダイ１３３の能動回路がＴＡＶ１１６、第１の再配線層１１４およびＵＢＭ構造１１２を順に介してソルダーボール１１０に接続されている」構成を、「第３の半導体ダイ１３３の能動回路がＴＡＶ１１６、第１の再配線層１１４、ＴＡＶ１０４もしくは１０２、第２の再配線層１３４、別のＴＡＶ１０４もしくは１０２およびＵＢＭ構造１１２を順に介してソルダーボール１１０に接続される」構成に変更する動機付けとなる事項は、甲第２号証にも記載ないし示唆されていない。
　したがって、仮に「ＴＡＶ１０４」もしくは「ＴＡＶ１０２」が「貫通電極」といえたとしても、甲第１号証発明１において、第３の半導体ダイ１３３の能動回路からソルダーボール１１０までの接続経路を変更して、本件特許発明１のようにすることは、当業者が容易に想到し得るとはいえない。
　甲第３号証は、本件特許発明２に対して引用されたものであり、甲第４号証は、本件特許発明３に対して引用されたものであり、甲第５号証は、本件特許発明４に対して引用されたものであり、いずれも、相違点（１）および（２）についての判断を左右するものではない。
　したがって、上記相違点（３）について検討するまでもなく、本件特許発明１は、甲第１号証発明１、もしくは、甲第１号証発明１および甲第２号証に記載された事項に基づいて、当業者が容易に発明をすることができたとはいえない。
　本件特許発明２ないし６は、本件特許発明１の発明特定事項をすべて含みさらに発明特定事項を付加したものであるから、上記本件特許発明１についての判断と同様の理由により、本件特許発明２ないし６は、甲第１号証発明１および甲第２ないし５号証に記載された事項に基づいて、当業者が容易に発明をすることができたとはいえない。
　次に、上記相違点（６）および（１１）について検討する。
　甲第１号証発明２によって、第３の半導体ダイ１３３の能動回路は、ＴＡＶ１１６、第１の再配線層１１４およびＵＢＭ構造１１２を順に介してソルダーボール１１０に接続される。そして、そのような接続を変更して、第３の半導体ダイ１３３の能動回路をＴＡＶ１１６、第１の再配線層１１４、ＴＡＶ１０４もしくは１０２、第２の再配線層１３４、別のＴＡＶ１０４もしくは１０２およびＵＢＭ構造１１２を順に介してソルダーボール１１０に接続する動機付けとなる事項は、甲第１号証に記載ないし示唆されていない。
　したがって、甲第１号証発明２において、第３の半導体ダイ１３３の能動回路からソルダーボール１１０までの接続経路を変更して、「前記貫通電極と接続される」金属配線上に前記第二絶縁層を貫通する金属配線を形成するための開口を形成するとともに、「前記メッキによって形成された前記半導体素子上金属パッドと前記第二絶縁層を貫通する金属配線をメッキによる金属配線によってつなぐ」工程を有するようにすることは、当業者が容易に想到し得るとはいえない。
　甲第５号証は、本件特許発明８に対して引用されたものであり、甲第６および７号証は、本件特許発明１１に対して引用されたものであり、いずれも、相違点（６）および（１１）についての判断を左右するものではない。
　したがって、上記相違点（４）、（５）、（７）ないし（１０）、（１２）および（１３）について検討するまでもなく、本件特許発明７は、甲第１号証発明２に基づいて、当業者が容易に発明をすることができたとはいえない。
　本件特許発明８ないし１４は、本件特許発明７の発明特定事項をすべて含みさらに発明特定事項を付加したものであるから、上記本件特許発明７についての判断と同様の理由により、本件特許発明８ないし１４は、甲第１号証発明２および甲第５ないし７号証に記載された事項に基づいて、当業者が容易に発明をすることができたとはいえない。
７．むすび
　以上のとおりであるから、申立理由及び証拠によっては、請求項１ないし１４に係る発明の特許を取り消すことはできない。
　また、ほかに請求項１ないし１４に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成２９年１１月７日（２０１７．１１．７）