(57)【要約】  基板１４内にコンデンサ２１を内蔵しているともに、該コンデンサ２１が、厚さ１５μｍ以下の誘電体磁器板２１ａと、該誘電体磁器板２１ａを挟持する電極２１ｂとを具備しているコンデンサ内蔵基板であり、このコンデンサ内蔵基板からなるインターポーザ１３である。また、配線基板１１にインターポーザ１３が実装され、このインターポーザ１３に半導体素子１５が実装されてなる実装基板である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板内にコンデンサを内蔵しているとともに、
該コンデンサが、厚さ１５μｍ以下の誘電体磁器板と、該誘電体磁器板を挟持する電極とを具備している、コンデンサ内蔵基板。
【請求項２】
前記コンデンサは、前記誘電体磁器板と前記電極とが交互に積層された積層コンデンサである、請求項１に記載のコンデンサ内蔵基板。
【請求項３】
前記誘電体磁器板の面積が４ｍｍ２以上である、請求項１または２に記載のコンデンサ内蔵基板。
【請求項４】
前記誘電体磁器板の比誘電率が、１０００以上である、請求項１乃至３のうちのいずれかに記載のコンデンサ内蔵基板。
【請求項５】
前記基板の厚さが、１ｍｍ以下である、請求項１乃至４のうちのいずれかに記載のコンデンサ内蔵基板。
【請求項６】
前記誘電体磁器板が、酸化チタンを主成分とし、ルチル型の結晶構造を有するとともに、
２価の元素、３価の元素、４価の元素および５価の元素のうち少なくともいずれかを含む、請求項１乃至５のうちいずれかに記載のコンデンサ内蔵基板。
【請求項７】
前記誘電体磁器板が、ＭｇおよびＮｉのうち少なくともいずれか一種である金属元素Ｍ１と、ＮｂおよびＴａのうち少なくともいずれか一種である金属元素Ｍ２と、を含み、
Ｔｉ、Ｍ１およびＭ２の総量に対して、Ｍ１のモル比率が０．００５〜０．０２５、Ｍ２のモル比率が０．０１〜０．０５０である、請求項６に記載のコンデンサ内蔵基板。
【請求項８】
請求項１乃至７のうちのいずれかに記載のコンデンサ内蔵基板からなるとともに、１個の前記コンデンサを内蔵する、インターポーザ。
【請求項９】
半導体素子の搭載領域を有し、平面視したときに、前記搭載領域の直下に前記コンデンサが位置するとともに、前記搭載領域の内側に前記コンデンサが位置する、請求項８に記載のインターポーザ。
【請求項１０】
前記半導体素子の搭載領域内に、厚さ方向に延び前記コンデンサの電極と接続される柱状導体が形成され、前記搭載領域の内側であって前記コンデンサの外側に、厚さ方向に延び上下面に引き出される柱状導体が形成されている、請求項９に記載のインターポーザ。
【請求項１１】
配線基板に、請求項８乃至１０のうちのいずれかに記載のインターポーザが実装され、このインターポーザに半導体素子が実装されてなる、実装基板。
【請求項１２】
平面視したときに、前記半導体素子の直下で前記半導体素子と前記コンデンサの電極とが電気的に接続されるとともに、前記半導体素子と前記配線基板とが、前記半導体素子の直下で、かつ前記コンデンサの外側に位置する前記インターポーザ内を介して電気的に接続されている、請求項１１に記載の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサ内蔵基板およびインターポーザ並びに実装基板に関する。
【背景技術】
【０００２】
近年においては、集積回路の高速動作に伴い諸問題が生じている。例えば、高周波ノイズが生じる問題があり、この高周波ノイズの除去をいわゆるデカップリングコンデンサにて行っている。このデカップリングコンデンサは、論理回路の切り替えが同時に発生したときに生ずる電源電圧の瞬間的な低下を、コンデンサに蓄積された電荷を瞬時に供給することにより低減する機能を有している。【０００３】
このデカップリングコンデンサに要求される性能は、クロック周波数と同等の負荷部の電流変動に応じて、いかにすばやく電流を供給できるかにある。従って、蓄積する電荷を十分に大きくするとともに、デカップリングコンデンサ自身の持つインダクタンスを減少させ、さらに、デカップリングコンデンサに接続する配線部のインダクタンスを減少させることが必要である。【０００４】
このような要求を得るために、従来、配線基板内にコンデンサを内蔵し、この配線基板に半導体素子を実装した実装基板が知られている。コンデンサは、配線基板内に内蔵されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１５６２１１号公報
【発明の概要】
【０００６】
本開示のコンデンサ内蔵基板は、基板内にコンデンサを内蔵しているとともに、該コンデンサが、厚さ１５μｍ以下の誘電体磁器板と、該誘電体磁器板を挟持する電極とを具備している。
【０００７】
本開示のインターポーザは、上記のコンデンサ内蔵基板からなるとともに、１個の前記コンデンサを内蔵する。
【０００８】
本開示の実装基板は、配線基板に、上記のインターポーザが実装され、このインターポーザに半導体素子が実装されてなる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実装基板の一実施形態を示すもので、（ａ）は断面図、（ｂ）は（ａ）の半導体素子を除去して、インターポーザの上方から見た平面図である。
【図２】配線基板にインターポーザを実装した状態の断面図である。
【図３】（ａ）はコンデンサの誘電体磁器板と電極との関係を示す斜視図、（ｂ）はインターポーザ内のコンデンサを示す断面図、（ｃ）は（ｂ）のコンデンサの平面図である。
【図４】インターポーザの製法を説明するための断面図である。
【図５】凹部内にコンデンサを収容して構成されたインターポーザの断面図である。
【発明を実施するための形態】
【００１０】
以下、基板の具体的な実施形態について、図１を参照しつつ説明する。なお、本開示は、以下の実施形態に限られるものではなく、本開示の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【００１１】
図１の実装基板は、配線基板１１上にインターポーザ（コンデンサ内蔵基板）１３が実装され、このインターポーザ１３には半導体素子１５が実装されて構成されている。なお、マザーボード上に配線基板１１が実装される場合があるが、この形態も含めて実装基板という。配線基板１１とインターポーザ１３は、図２に示すように、配線基板１１、インターポーザ１３、半導体素子１５に形成されたパッド１９を介して半田１７で接合され、これにより電気的に接続されている。なお、図１、２では、半田１７は一部しか記載していない。
【００１２】
配線基板１１には、図示しないが、内部に配線層が形成され、これらの配線層を電気的に接続するビアホール導体が形成されている。そして、インターポーザ１３と電気的に接続される配線基板１１の内部には、ビアホール導体が形成され、配線基板１１の表面に露出している。この露出したビアホール導体の表面には、図２に示すように、パッド１９が形成されている。
【００１３】
インターポーザ１３は、例えば樹脂製の基板１４と、この基板１４を上下に貫通するスルーホール導体２０とを有している。これらのスルーホール導体２０の露出部分にはパッド１９が形成されている。基板１４の厚みは、５ｍｍ以下、さらには２ｍｍ以下、特には１ｍｍ以下であることが望ましい。
【００１４】
そして、インターポーザ１３の基板１４下面のパッド１９と、配線基板１１上面のパッド１９とが、半田１７にて接合され、これによりインターポーザ１３と配線基板１１とが接続されている。
【００１５】
インターポーザ１３を構成する基板１４の内部には、１個のコンデンサ２１が内蔵されている。このコンデンサ２１の端子電極にはビアホール導体２３が接続され、インターポーザ１３上面のパッド１９と、ビアホール導体２３とが接続されている。
【００１６】
半導体素子１５は、インターポーザ１３のパッド１９に半田１７にて接続されている。半導体素子１５の直下のインターポーザ１３の内部には、薄くて所定面積を有するコンデンサ２１が内蔵されている。実装基板を平面視したときに、半導体素子１５の直下で半導体素子１５とコンデンサ２１の端子電極とが電気的に接続されるとともに、半導体素子１５と配線基板１１とが、半導体素子１５の直下で、かつコンデンサ２１の外側に位置するインターポーザ１３のスルーホール導体２０を介して電気的に接続されている。
【００１７】
すなわち、実装基板を平面視した時に、インターポーザ１３は、図１（ｂ）に一点鎖線で示すように、表面に半導体素子１５の搭載領域２５を有しており、この搭載領域２５はインターポーザ１３の表面の中央部に位置している。また、コンデンサ２１は、図１（ｂ）に鎖線で示すように、インターポーザ１３に内蔵され、かつ半導体素子１５の搭載領域２５の内側に位置している。なお、図１、２では、半導体素子１５よりも広い面積を有する大きなインターポーザ１３を用いたが、半導体素子１５とほぼ同一寸法のインターポーザを用いることができるのは勿論である。
【００１８】
そして、インターポーザ１３の半導体素子１５の搭載領域２５内には、厚さ方向に延びてコンデンサ２１の電極と電気的に接続される柱状導体が形成されている。インターポーザ１３の半導体素子１５の搭載領域２５内であって、コンデンサ２１の外側には、厚さ方向に延びて上下面に引き出される柱状導体が形成されている。
【００１９】
言い換えると、半導体素子１５の下面から、直下のインターポーザ１３におけるスルーホール導体２０を介して垂直方向にグランド配線が延びており、一方、半導体素子１５の下面から、直下のインターポーザ１３におけるビアホール導体２３を介して電源配線が延びている。本実施形態では、このようにグランド配線、電源配線の長さを短くすることができ、配線部によるインダクタンスを低減できる。
【００２０】
コンデンサ２１は、図３に示すように、厚さ１５μｍ以下の誘電体磁器板２１ａと、この誘電体磁器板２１ａを挟持する一対の電極２１ｂとを具備している。電極２１ｂは、例えば銅箔、蒸着膜からなり、その厚さは、例えば０．５〜３．０μｍとされている。図３のコンデンサ２１では、誘電体磁器板２１ａと電極２１ｂとが交互に積層され、誘電体磁器板２１ａを３層有している。誘電体磁器板２１ａの両側の電極２１ｂには、それぞれ異なる電圧が印加されるように、一対の端子電極２１ｃが接続されている。なお、電極２１ｂと端子電極２１ｃとを絶縁すべき部分では、例えば樹脂が配置され、絶縁体２１ｄを形成している。一対の端子電極２１ｃの上面には、上述したように、インターポーザ１３内のビアホール導体２３がそれぞれ接続されている。
【００２１】
一対の端子電極２１ｃには、図３（ｃ）に示すように、ビアホール導体２３が、それぞれ５本接続されており、分流効果によりコンデンサ２１のインダクタンスを低減できる。
【００２２】
コンデンサ２１は、例えば、厚さが１００μｍ以下で、平面視した時の主面の形状が長方形状（正方形も含む）をなしている。コンデンサ２１の主面の面積（誘電体磁器板２１ａの主面の面積）は、例えば、４ｍｍ２（２ｍｍ×２ｍｍ）以上、さらには２００ｍｍ２以上とできる。コンデンサ２１の主面の面積は、インターポーザ１３に用いる場合、４００ｍｍ２（２０ｍｍ×２０ｍｍ）以下とすることができる。
【００２３】
誘電体磁器板２１ａは、比誘電率が１０００以上とされ、厚さ１５μｍ以下、例えば３μｍの薄板でも十分な強度を有し、自立膜となっている。
【００２４】
このように、本実施形態のインターポーザ（コンデンサ内蔵基板）１３は、厚さ１５μｍ以下の誘電体磁器板２１ａと、この誘電体磁器板２１ａを挟持する一対の電極２１ｂとを具備するコンデンサ２１を内蔵しており、薄くて小型であることから、グランド配線や電源配線を短くすることができる。したがって、本実施形態のインターボーザを用いることで、配線部のインダクタンスを低減でき、高周波ノイズの除去機能に優れた実装基板を得ることができる。
【００２５】
誘電体磁器板２１ａとしては、例えば、酸化チタンを主成分とし、ルチル型の結晶構造を有する常誘電体を用いることができる。なお、Ｔｉ以外の金属元素として、２価の元素、３価の元素、４価の元素および５価の元素のうち少なくともいずれかを含んでいてもよい。例えば、２価の元素としてはＭｇ、Ｎｉ、Ｃｏ、Ｃａ、Ｚｎ、Ｃｕなどが挙げられる。３価の元素としては、Ａｌ、Ｆｅ、Ｉｎ、Ｇａなどが挙げられる。４価の元素としては、Ｚｒ、Ｓｎ、Ｍｎなどが挙げられる。５価の元素としては、Ｎｂ、Ｔａ、Ｓｂなどが挙げられる。これらの元素を、例えば２価の元素と５価の元素との組合せ、３価の元素と５価の元素との組合せで、ルチル型の結晶構造を維持できる範囲で含んでいてもよい。また、これらの組合せにさらに４価の元素を含んでいてもよい。このような組成を有する材料は、高い比誘電率と高い抗折強度を有しており、厚さ１５μｍ以下の薄板でも容易にハンドリングができる。また、誘電特性の周波数依存性が小さい常誘電体であることから、特に高周波対応コンデンサとして用いることができる。
【００２６】
特に、ＭｇおよびＮｉのうち少なくともいずれか一種であるＭ１と、ＮｂおよびＴａのうち少なくともいずれか一種であるＭ２とを含み、Ｔｉ、Ｍ１およびＭ２の総量に対して、Ｍ１のモル比率が０．００５〜０．０２５、Ｍ２のモル比率が０．０１〜０．０５０である材料を用いるのがよい。このような組成を有する材料は、非常に高い比誘電率を示す。
【００２７】
本発明者は、酸化チタン、炭酸マグネシウム、五酸化タンタルの粉末を、金属元素（Ｔｉ、Ｍｇ、Ｔａ）の総量に対するモル比率にして、Ｍｇが０．０１、Ｔａが０．０２、残部がＴｉとなるように各粉末を配合し、成形して、１３００℃で６時間焼成し、１０ｍｍ×２０ｍｍ（２００ｍｍ２）、厚さ１４μｍまたは３μｍの矩形の誘電体磁器板２１ａ、および１８ｍｍ×２０ｍｍ（３６０ｍｍ２）、厚さ１４μｍの矩形の誘電体磁器２１ａが得られ、その比誘電率（εｒ）は５３４０、抗折強度は２０９ＭＰａであることを確認している。また、金属元素の総量に対するモル比率にして、Ｍｇが０．０１３、Ｎｂが０．０２５、残部がＴｉとしたものでは、比誘電率（εｒ）が５６２０であることを確認している。
【００２８】
誘電体磁器板２１ａは、ハンドリング上の制約および特性の関係から、研削・研磨加工を施さないことが好ましい。したがって、誘電体磁器板２１ａは表面が焼き肌の状態であり、厚さは３〜１５μｍであることが望ましい。
【００２９】
次にコンデンサを内蔵したインターポーザの製法について、図４を用いて説明する。例えば、先ず、樹脂板表面に、下面に銅箔を貼付した誘電体磁器板２１ａを配置し、この誘電体磁器板２１ａの上面にさらに銅箔を貼付する。次に、誘電体磁器２１ａの上面に貼付した銅箔の上に、さらに誘電体磁器板２１ａを配置する。このように誘電体磁器板２１ａと銅箔とを交互に配置する工程を繰り返した後、端子電極２１ｃを形成し、図４（ａ）に示すように、樹脂板上にコンデンサ２１を作製する。この後、図４（ｂ）に示すように、コンデンサ２１を被覆するように樹脂を塗布し、樹脂を硬化させる。
【００３０】
この後、図４（ｃ）に示すように、樹脂製のインターポーザ１３の所定位置に、ビアホールおよびスルーホールを形成する。ビアホールは、コンデンサ２１の端子電極２１ｃに位置する部分に形成し、スルーホールは、コンデンサ２１の周囲に位置する部分に形成する。この後、ビアホールおよびスルーホールに導体ペーストを充填し、ビアホール導体２３およびスルーホール導体２０を形成し、インターポーザ１３を作製できる。
【００３１】
なお、図５に示すように、凹部を有する樹脂製の基板の前記凹部内に、予め作製したコンデンサ２１を収容し、樹脂で被覆することによってもインターポーザ１３を作製できる。
【００３２】
本実施形態のインターポーザ（配線基板）では、１５μｍ以下の厚みでも高い比誘電率と高い強度とを有する誘電体磁器板２１ａを用いることにより、薄層で小型、高容量のコンデンサ２１を容易に内蔵することができ、半導体素子１５の直下にコンデンサ２１を配置することが可能となり、電源配線の長さを短くでき、配線部のインダクタンスを低減できる。
【００３３】
また、所定の容量を得るための、薄くて小型、高容量のコンデンサ２１を、半導体素子１５の搭載領域２５の内側に配置でき、半導体素子１５の直下で、かつ、コンデンサ２１の周囲に、薄いインターポーザ１３を貫通するスルーホール導体２０を形成でき、半導体素子１５とインターポーザ１３との間のグランド配線を短くでき、配線部のインダクタンスを低減できる。
【００３４】
特に、近年においては、半導体素子の高集積化に伴い、半導体素子が小型化、かつ高周波化しており、従来のようなコンデンサでは、多数のコンデンサを所定間隔で配置する必要があるため、半導体素子の搭載領域よりもコンデンサの形成領域が広くなる傾向にある。本開示のコンデンサ内蔵基板１３では、多数のコンデンサ２１を必要としないため、小型、高周波対応のインターポーザ１３として好適に用いることができる。
【００３５】
さらに、本実施形態では、コンデンサ２１の端子電極２１ｃに複数のビアホール導体２３を接続しているため、コンデンサ２１自体のインダクタンスを低減することができる。
【００３６】
なお、上記形態では、誘電体磁器板２１ａを３層有するコンデンサ２１を用いたが、誘電体磁器板２１ａは２層以下であっても、また４層以上あっても良い。
【００３７】
また、上記形態では、チタニア系の誘電体磁器板２１ａを有するコンデンサ２１を用いたが、これに限定されるものではない。
【００３８】
さらに、インターポーザ１３は、１個のコンデンサ２１を内蔵する場合について説明したが、複数個内蔵していてもよい。
【符号の説明】
【００３９】
１１      配線基板
１３      インターポーザ
１４      基板
１５      半導体素子
２０      スルーホール導体
２１      コンデンサ
２１ａ      誘電体磁器板
２１ｂ      電極
２１ｃ      端子電極
２３      ビアホール導体
２５      半導体素子の搭載領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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