(57)【要約】窒化物半導体装置は、少なくともドレイン電極(１９)を覆う第２の絶縁膜(２２)と、負荷短絡時に、ドレイン電極(１９)と第２の絶縁膜(２２)との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部とを備える。熱応力低減部(１９ｂｆ)は、ドレイン電極(１９)の上部がソース電極(１８)に向かって延在してなるドレインフィールドプレート部(１９ｂｆ)である。
2017038139.tif 000002
【特許請求の範囲】
【請求項１】
少なくともチャネル層と障壁層を含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に形成されたゲート電極と、
上記窒化物半導体層上における上記ソース電極と上記ゲート電極との間および上記ゲート電極と上記ドレイン電極との間に、形成された第１の絶縁膜と、
少なくとも上記ドレイン電極を覆う第２の絶縁膜と、
負荷短絡時に、上記ドレイン電極と上記第２の絶縁膜との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部と
を備え、
上記熱応力低減部は、上記ドレイン電極の上部が上記ソース電極に向かって延在してなるドレインフィールドプレート部であることを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２６０ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項３】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が１７５ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項４】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３６０ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項５】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２４０ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項６】
請求項２に記載の窒化物半導体装置において、
上記障壁層の厚みが３５ｎｍ以下であり、且つ上記ゲート電極のゲート長が５μｍ以上であることを特徴とする窒化物半導体装置。
【請求項７】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３３０ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項８】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２２０ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項９】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が４５０ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項１０】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３００ｋＷ/ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項１１】
請求項１から請求項１０までの何れか一つに記載の窒化物半導体装置において、
上記ドレイン電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成された複数のドレイン電極であり、
上記ソース電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成されると共に、上記ドレイン電極の配列方向に上記ドレイン電極と交互に配列された複数のソース電極であり、
上記ゲート電極は、平面視において、上記窒化物半導体層上であって、互いに隣接して配置された上記ドレイン電極と上記ソース電極との間に形成されたフィンガー状の複数のゲート電極であり、
上記複数のドレイン電極と上記複数のソース電極と上記複数のゲート電極とは、同一チップ上に形成されており、
上記チップにおける中央部分に位置する上記ゲート電極のゲート長が、上記チップにおける周辺部分に位置する上記ゲート電極のゲート長よりも長くなっている
ことを特徴とする窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体装置に関し、詳しくは、窒化物半導体層上にソース電極,ドレイン電極およびゲート電極が形成された窒化物半導体装置に関する。
【背景技術】
【０００２】
従来の窒化物半導体装置としては、図１５に示すように、チャネル層１と障壁層２を含むヘテロ構造を有するIII族窒化物半導体電界効果トランジスタがある(特開２０１３‐２２９４９３公報(特許文献１))。このIII族窒化物半導体電界効果トランジスタは、トランジスタ素子の表面に絶縁膜３を有する電界効果トランジスタに関し、障壁層２の表面に絶縁膜３を堆積することによって、表面準位の値を減らしてヘテロ界面における分極効果を増大し、２次元電子ガス濃度を高くして、高い出力を得ることができるものである。【０００３】
尚、４はソース電極、５はゲート電極、６はドレイン電極である。【０００４】
また、他の従来の窒化物半導体装置として、図１６に示すような電界効果トランジスタがある(特許第４８８８１１５号(特許文献２))。この電界効果トランジスタにおいては、ドレイン電極７上に形成されたドレインフィールドプレート電極７ａを、ドレイン電極７とゲート電極９との間に形成されたＳｉＯＮ膜１０上に沿ってゲート電極９のフィールドプレート部９aに向かって延在させている。【０００５】
こうして、ドレインフィールドプレート長を伸ばして、ドレイン端での電界を緩和することによって、耐圧を向上させている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３‐２２９４９３公報
【特許文献２】特許第４８８８１１５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の窒化物半導体装置においては、以下のような問題がある。【０００８】
すなわち、上記特許文献１に開示されたIII族窒化物半導体電界効果トランジスタにおいては、上記トランジスタ素子に高電圧が印加された状態で、大電流が流れた(短絡した)場合、電圧×電流のエネルギーが掛かることによって上記トランジスタ素子が一気に発熱し、素子が劣化や破壊を起こしてしまうという問題がある。【０００９】
例えば、ノーマリオンのＧａＮ系ＨＦＥＴ(Hetero-junction Field Effect Transistor：ヘテロ接合電界効果トランジスタ)において、ゲート電極に−１０Ｖを印加し続けているオフ状態において、ソース電極に０Ｖを印加すると共にドレイン電極に高電圧(例えば４００Ｖ)を印加した際に、何らかの要因によってソース電極・ドレイン電極間で短絡して数Ａ〜数百Ａの大電流が上記トランジスタ素子に流れた場合には、その瞬間に数ｋＷ〜数百ｋＷのエネルギーが素子に掛ることによって一気に発熱を起こし、素子が破壊してしまう。【００１０】
一般的に、インバータ回路等においては、使用環境によって、負荷や電源の異常変動によってトランジスタ素子が短絡状態になることがある。その場合であっても、保護回路が働くまでの時間に、トランジスタ素子が壊れないことが求められている。【００１１】
Ｓｉデバイスにおいて、高電圧（例えば４００Ｖ）および大電流用途では、一般的にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラ・トランジスタ）等の縦型デバイスが使用される。この縦型デバイスにおいては、負荷短絡時の最大発熱箇所は、通常、電界強度が高いドレイン領域、つまりバルク領域になる。【００１２】
これに対し、ＧａＮ系ＨＦＥＴは、２次元電子ガス（以下、２ＤＥＧと言う）をキャリアとして動作する表面動作デバイスであり、上記Ｓｉデバイスの場合に比較して単位体積当たりのパワー密度が大きく、表面近傍の温度が高くなるという特性を有している。【００１３】
さらに、上記ＧａＮ系ＨＦＥＴにおいては、その材料物性の優位性から、上記Ｓｉデバイスの場合と比較して大幅な低抵抗化が可能である。そこで、この特性を生かしたチップ面積縮小に伴って、さらにパワー密度を大きくすることができる。また、耐圧を向上するためのエピタキシャル構造として超格子を使用する場合は、縦方向の熱伝導率が低く、さらに熱が籠りやすく、表面近傍の温度がさらに高くなるという特性を有している。【００１４】
その結果、上記ＧａＮデバイスは、Ｓｉデバイスと比較して表面近傍の温度が高くなるために、配線材料(ドレイン金属配線)とパシベーション膜や層間絶縁膜等の絶縁膜との熱応力差によって、上記絶縁膜へのストレスが非常に大きくなる。【００１５】
本発明者らは、短絡時における上記ＧａＮデバイスの破壊が、上記絶縁膜とドレイン金属配線との間の熱応力が最大となる位置(例えば、ドレイン金属配線の先端部)で生ずる絶縁膜のクラックおよびドレイン金属配線の溶出によることを発見した。そして、短絡耐量を改善するためには、上記絶縁膜と上記ドレイン金属配線との間の熱応力が最大となる位置での熱応力を低減させることが重要であることを明らかにした。【００１６】
また、上記特許文献２に開示された電界効果トランジスタにおいては、ドレインフィールドプレート電極７ａによって、ドレイン端の電界を緩和し、耐圧を向上させている。その場合、負荷短絡時に、後にドレインフィールドプレート電極７ａ上に形成されるパシベーション膜や層間絶縁膜等の絶縁膜とドレインフィールドプレート電極７ａとの間の応力が最大となる位置としては、図１６に示す領域Ａまたは領域Ｂの可能性がある。負荷短絡時に、領域Ａまたは領域Ｂにおいて、上記絶縁膜にクラックを発生させないためには、夫々の領域において負荷短絡時に発生する熱応力を、各領域での上記絶縁膜の引張強度よりも小さくする必要がある。ところが、上記特許文献２においては、負荷短絡時に発生する熱応力を低減する構成については、一切記載されてはいない。【００１７】
そこで、この発明の課題は、絶縁膜とドレイン金属配線との間の熱応力が最大となる位置での熱応力を低減させることにより、短絡時に発生する熱応力を低減させて、短絡してから破壊するまでの時間(以下、短絡耐量(破壊時間)と言う)を大幅に改善できる窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、この発明の窒化物半導体装置は、
少なくともチャネル層と障壁層を含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に形成されたゲート電極と、
上記窒化物半導体層上における上記ソース電極と上記ゲート電極との間および上記ゲート電極と上記ドレイン電極との間に、形成された第１の絶縁膜と、
少なくとも上記ドレイン電極を覆う第２の絶縁膜と、
負荷短絡時に、上記ドレイン電極と上記第２の絶縁膜との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部と
を備え、
上記熱応力低減部は、上記ドレイン電極の上部が上記ソース電極に向かって延在してなるドレインフィールドプレート部である
ことを特徴としている。【００１９】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２６０ｋＷ/ｃｍ２以下である。【００２０】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が１７５ｋＷ/ｃｍ2以下である。【００２１】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３６０ｋＷ/ｃｍ2以下である。【００２２】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２４０ｋＷ/ｃｍ2以下である。【００２３】
また、一実施の形態の窒化物半導体装置では、
上記障壁層の厚みが３５ｎｍ以下であり、且つ上記ゲート電極のゲート長が５μｍ以上である。【００２４】
また、一実施の形態の窒化物半導体装置では、
上記障壁層の厚みが２５ｎｍ以下であり、且つ上記ゲート電極のゲート長が８.５μｍ以上である。【００２５】
また、一実施の形態の窒化物半導体装置では、
上記障壁層の厚みが３５ｎｍ以下であり、且つ上記ゲート電極のゲート長が２μｍ以上である。【００２６】
また、一実施の形態の窒化物半導体装置では、
上記障壁層の厚みが２５ｎｍ以下であり、且つ上記ゲート電極のゲート長が５μｍ以上である。【００２７】
また、一実施の形態の窒化物半導体装置では、
上記熱応力低減部は、上記ドレインフィールドプレート部に加えて、上記窒化物半導体層を構成する各層が単一種類の結晶格子の重ね合わせ構造を含んでいる。【００２８】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３３０ｋＷ/ｃｍ２以下である。【００２９】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２２０ｋＷ/ｃｍ２以下である。【００３０】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が４５０ｋＷ/ｃｍ２以下である。【００３１】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部の長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３００ｋＷ/ｃｍ２以下である。【００３２】
また、一実施の形態の窒化物半導体装置では、
上記ドレイン電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成された複数のドレイン電極であり、
上記ソース電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成されると共に、上記ドレイン電極の配列方向に上記ドレイン電極と交互に配列された複数のソース電極であり、
上記ゲート電極は、平面視において、上記窒化物半導体層上であって、互いに隣接して配置された上記ドレイン電極と上記ソース電極との間に形成されたフィンガー状の複数のゲート電極であり、
上記複数のドレイン電極と上記複数のソース電極と上記複数のゲート電極とは、同一チップ上に形成されており、
上記チップにおける中央部分に位置する上記ゲート電極のゲート長が、上記チップにおける周辺部分に位置する上記ゲート電極のゲート長よりも長くなっている。
【発明の効果】
【００３３】
以上より明らかなように、この発明の窒化物半導体装置は、上記ドレイン電極と上記第２の絶縁膜との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部として、上記ドレイン電極の上部が上記ソース電極に向かって延在してなるドレインフィールドプレート部を有している。したがって、ドレインフィールドプレート部を有しない場合に比して、２次元電子ガス中における上記ドレインフィールドプレート部の先端部直下から上記ドレインフィールドプレート部の先端部に至るまでの距離が大きくなる。そのために、上記過渡熱抵抗を大きくできる。【００３４】
したがって、上記第２の絶縁膜と上記ドレイン電極との間に発生する熱応力が最大となる位置の温度を低下させることができ、上記第２の絶縁膜と上記ドレイン電極との間に発生する熱応力を低減することができる。その結果、上記第２の絶縁膜にクラックが生じ、このクラック内に上記ドレイン電極が溶出するのを防止でき、短絡耐量を改善することができる。
【図面の簡単な説明】
【００３５】
【図１】この発明の窒化物半導体装置としてのＧａＮ系ＨＦＥＴの断面図である。
【図２】ドレインフィールドプレート部が無いＧａＮ系ＨＦＥＴの断面図である。
【図３】短絡時の平均パワー密度と破壊時間との相関を示す図である。
【図４】ノーマリオン型のＧａＮ系ＨＦＥＴのＩ−Ｖ曲線を示す図である。
【図５】負荷短絡時にトランジスタ素子に流れる電流の経時変化を示す図である。
【図６】短絡耐量評価装置の等価回路概略図である。
【図７】負荷短絡時における実際の破壊痕を示す図である。
【図８】負荷短絡時のパワー密度のゲート長に対する依存性へのアンドープＡｌＧａＮ層の膜厚の影響を示す図である。
【図９】下地ドレイン金属配線の先端形状を示す図である。
【図１０】図１とは異なるＧａＮ系ＨＦＥＴの断面図である。
【図１１】図１０に示すＧａＮ系ＨＦＥＴにおける短絡時の平均パワー密度と破壊時間との相関を示す図である。
【図１２】図１および図１０とは異なるＧａＮ系ＨＦＥＴの平面図である。
【図１３】図１２とは異なるＧａＮ系ＨＦＥＴの平面図である。
【図１４】図１２および図１３とは異なるＧａＮ系ＨＦＥＴの平面図である。
【図１５】従来のIII族窒化物半導体電界効果トランジスタの断面図である。
【図１６】図１５とは異なる従来の電界効果トランジスタの断面図である。
【発明を実施するための形態】
【００３６】
〔はじめに〕
図４は、ノーマリオン型のＧａＮ系ＨＦＥＴにおける代表的なＩ−Ｖ曲線の模式図を示している。図４において、Ｉｄｍａｘはドレイン電極を流れる飽和電流を示す。
【００３７】
ここで、上記飽和電流Ｉｄｍａｘとは、後に示す第１実施形態で図１に示すＧａＮ系ＨＦＥＴにおいて、ドレイン電極１９への印加電圧Ｖｄ(約１０Ｖ以上)に対して、ゲート電極２５への印加電圧ＶgをＶg＝０Ｖ、ソース電極１８への印加電圧ＶsをＶs＝０Ｖ、基板電位を０Ｖとした場合に、ドレイン電極１９に流れる電流を示す。
【００３８】
図４に示すように、負荷短絡時、トランジスタの動作点は、トランジスタ素子がオフしている点Ａから、高電圧を維持したまま大電流が流れる点Ｂに移行する。その際に、電圧×電流のパワーが掛かることによってトランジスタ素子が一気に発熱し、素子の劣化や破壊を起こしてしまう。
【００３９】
図５に、負荷短絡時にトランジスタ素子に流れる電流の経時変化を示す。横軸は時間、縦軸はドレイン電流Ｉを示す。
【００４０】
負荷短絡時、トランジスタ素子に大電流が流れ、電圧×電流のエネルギーに伴う発熱によって時間と共にドレイン電流が減少し、ある一定時間ｔｐで素子が破壊する。一般的には、図６に示す短絡耐量評価装置の等価回路概略図に示すように、評価対象デバイスのドレインに高電圧を加えた状態で、ゲートをオン状態にすることで、短絡耐量を評価する。
【００４１】
尚、後述するように、ＧａＮ系ＨＦＥＴに対する負荷短絡破壊時の２次元電子ガスの面内平均温度は、図５に示すＩｄｍａｘ１およびＩｄｍａｘ２の情報と、同デバイスにおけるＩｄｍａｘの温度特性情報とから計算される。
【００４２】
上記ＧａＮ系ＨＦＥＴは、２次元電子ガスをキャリアとして動作する表面動作デバイスであるため、Ｓｉデバイスと比較して、単位体積当たりのパワー密度が大きく、表面近傍の温度が大きくなるという特性を有している。
【００４３】
一般的に、上記ＧａＮ系ＨＦＥＴは、ワイドギャップ半導体であるため、真性キャリア濃度が高温時でも十分に低い。そのために、理論的には、バルク領域としては１０００℃以上の温度でも半導体動作は失わない。
【００４４】
しかしながら、上記バルク領域上に、ゲート,ソース,ドレインを形成したＧａＮ系ＨＦＥＴにおいて、本発明者らは、実デバイスを評価した結果、負荷短絡破壊時の２次元電子ガス内の面内平均温度が４００℃程度であり、負荷短絡時の破壊が、ワイドギャップ半導体として半導体動作を失わない１０００℃よりもかなり低い温度で発生していることを発見した。
【００４５】
さらに、本発明者らは、実際の負荷短絡時の破壊痕を解析した結果、ドレイン金属配線の先端部において、絶縁膜クラックおよびドレイン金属配線(Ａｌ)の溶出を確認した(図７参照)。こうして、負荷短絡時の破壊は、ドレイン金属配線と接している絶縁膜のクラックおよびドレイン金属配線の溶出に起因していることを発見した。
【００４６】
尚、後述するが、２次元電子ガス内の面内平均温度が４００℃程度の場合、ドレイン金属配線の先端部の温度はチップ面内で平均的には２００℃程度であることを熱シミュレーションによって確認した。その際に、ドレイン金属配線(Ａｌ)が溶出していることから、負荷短絡時に温度が上昇し易いチップ中央部等で、局所的には２００℃よりもさらに高温になっており、例えばドレイン金属配線(Ａｌ)の融点温度６６０℃以上になっていると推定される。
【００４７】
以上のことより、本発明者らは、短絡耐量を改善するために、負荷短絡時において絶縁膜とドレイン金属配線との間の熱応力が最大となる位置の熱応力を低減することが重要である。そして、そのための手段として、ドレインフィールドプレート部を設けて、短絡時の熱応力の低減を図ることが有効であることを発見した。
【００４８】
以下、この発明の窒化物半導体装置を、図示の実施の形態により詳細に説明する。
【００４９】
尚、以下に示す各図は、この発明を理解するための概略図であり、形状や膜厚等は実際のデバイスと必ずしも一致しない。また、各実施形態において説明のために記載されている材料や膜厚等の数値に関しても、飽くまでも一例である。
【００５０】
〔第１実施形態〕
この発明の第１実施形態においては、熱応力の低減手段としてドレインフィールドプレート部を設けることに関して説明する。
【００５１】
図１は、この発明の第１実施形態の窒化物半導体装置の一例としてのノーマリーオンタイプのＧａＮ系ＨＦＥＴにおける断面図である。このＧａＮ系ＨＦＥＴはドレインフィールドプレート部１９ｂｆを備えている。
【００５２】
一方、図２は、参考例として、ドレインフィールドプレート部１９ｂｆが無いＧａＮ系ＨＦＥＴにおける断面図を示している。ここで、図２においては、図１と同じ部材には図１と同じ番号を付している。
【００５３】
尚、以下においては、ドレインフィールドプレート長を「ＤＦＰ」と表し、ドレインオーミック電極からソース電極側へ向かっての突出距離で定義する。
【００５４】
この第１実施形態におけるＧａＮ系ＨＦＥＴは、図１に示すように、Ｓｉ基板１１上に形成された例えば超格子等のバッファ層１２と、バッファ層１２上に形成されたチャネル層の一例としてのアンドープＧａＮ層１３と、アンドープＧａＮ層１３上に形成された障壁層の一例としてのアンドープＡｌＧａＮ層１４とを備えている。そして、バッファ層１２とアンドープＧａＮ層１３とアンドープＡｌＧａＮ層１４によって、窒化物半導体層１５を構成している。
【００５５】
ここで、上記アンドープＧａＮ層１３とアンドープＡｌＧａＮ層１４との界面に、２次元電子ガス１６が発生する。２次元電子ガス１６の濃度は、例えば３×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の範囲内で適宜設定される。
【００５６】
上記バッファ層１２は、例えばＡｌＧａＮとＡｌＮとを成長させた積層体を１周期とし、この積層体を複数周期に亘って積層して成る超格子の構造を有しており、膜厚は例えば２μｍである。上記膜厚は、０.５μｍ〜５μｍの範囲内で、設計に応じた好適な値にすることが可能である。
【００５７】
また、上記アンドープＧａＮ層１３の膜厚は、例えば２μｍである。この膜厚も、０.３μｍ〜５μｍの範囲内で、設計に応じた好適な値にすることが可能である。
【００５８】
また、上記アンドープＡｌＧａＮ層１４の膜厚は、１０ｎｍ〜５０ｎｍの範囲内で設計に応じた好適な値にすることが可能である。しかしながら、ＡｌＧａＮ層１４の膜厚は、薄い程閾値電圧が浅くなるため、飽和電流を低減することが可能である。そこで、例えば、３５ｎｍ以下で適宜設定される(後述)。
【００５９】
さらに、上記アンドープＡｌＧａＮ層１４上に、例えばプラズマＣＶＤ法を用いて形成された、例えばシリコン窒化膜等の第１絶縁膜１７ａ、および、第１絶縁膜１７ａ上にシリコン窒化膜等で形成された第２絶縁膜１７ｂを備えている。
【００６０】
また、上記第２絶縁膜１７ｂ,第１絶縁膜１７ａおよびアンドープＡｌＧａＮ層１４を貫通して、２次元電子ガス１６に到達するソースオーミック電極１８ａが形成されている。さらに、ソースオーミック電極１８ａ上にソース金属配線１８ｂが形成されている。そして、ソースオーミック電極１８ａとソース金属配線１８ｂとによって、ソース電極１８が構成されている。
【００６１】
同様に、上記第２絶縁膜１７ｂ,第１絶縁膜１７ａおよびアンドープＡｌＧａＮ層１４を貫通して、２次元電子ガス１６に到達するドレインオーミック電極１９ａと、ドレインオーミック電極１９ａ上に形成されたドレイン金属配線１９ｂとで、ドレイン電極１９が構成されている。
【００６２】
上記両オーミック電極１８ａ,１９ａは、チタン(Ｔｉ)とアルミニウム(Ａｌ)とから成る積層金属層で形成されている。また、ソース電極１８とドレイン電極１９とは、互いに間隔をあけて配置されている。
【００６３】
上記第２絶縁膜１７ｂ上には第３絶縁膜２０が形成され、この第３絶縁膜２０上には層間絶縁膜２１が形成されている。そして、ソース電極１８のソース金属配線１８ｂと、ドレイン電極１９のドレイン金属配線１９ｂとは、第３絶縁膜２０および層間絶縁膜２１を貫通すると共に、層間絶縁膜２１の表面に沿って互いに向き合う方向に延在している。このソース金属配線１８ｂのうち、ドレイン金属配線１９ｂに向かって延在している領域でソースフィールドプレート部１８ｂｆを構成する。一方、ドレイン金属配線１９ｂのうち、ソース金属配線１８ｂに向かって延在している領域でドレインフィールドプレート部１９ｂｆを構成している。
【００６４】
そして、上記ソース金属配線１８ｂおよびドレイン金属配線１９ｂ上を含む層間絶縁膜２１上の全体に、パシベーション膜２２および層間絶縁膜２３が順に形成されている。
【００６５】
上記ソースオーミック電極１８ａとドレインオーミック電極１９ａとの間におけるアンドープＡｌＧａＮ層１４上には、第１絶縁膜１７ａ,第２絶縁膜１７ｂおよび第３絶縁膜２０を貫通して層間絶縁膜２１に至るゲート電極２５が形成されている。ここで、ゲート電極２５は、Ｎｉ/Ａｕ等で構成されている。
【００６６】
すなわち、この第１実施形態においては、上記第１の絶縁膜を、第１〜第３絶縁膜１７ａ,１７ｂ,２０で構成している。一方、上記第２の絶縁膜を、パシベーション膜２２で構成している。
【００６７】
上記ゲート電極２５は、アンドープＡｌＧａＮ層１４上の第１絶縁膜１７ａの上に形成されたＭＩＳＨ(Metal Insulator Semiconductor Heterostructure：金属絶縁体半導体ヘテロ構造体)構造になっている。そして、ゲート電極２５は、基部２５ａとゲートフィールドプレート部２５ｂとで構成されている。基部２５ａは、窒化物半導体層１５におけるアンドープＡｌＧａＮ層(障壁層)１４に、ゲート絶縁膜２４を介して接合している。また、ゲートフィールドプレート部２５ｂは、基部２５ａの上部からソース電極１８側およびドレイン電極１９側に向かって第２絶縁膜１７ｂに沿って延在している。
【００６８】
一般的に、パワー半導体では、スイッチング動作時の損失である導通損失とスイッチング損失との和をできる限り低減することが求められる。高周波動作に強みを有するＧａＮ系ＨＦＥＴにおいては、特にスイッチング損失の低減が重要となる。
【００６９】
そして、上記ＧａＮ系ＨＦＥＴのスイッチング損失を低減するためには、ＧａＮ系ＨＦＥＴの出力容量をできる限り小さくする必要がある。そのため、ドレインコンタクト(ドレインオーミック電極１９ａ)からソース側へのドレイン金属配線１９ｂの延在距離、つまりドレインフィールドプレート長ＤＦＰを、例えば図２に示すようにできる限り小さく設定する。これは、図１に示すようにドレインフィールドプレート部１９ｂｆが有る場合は、図２に示すドレインフィールドプレート部１９ｂｆが無い場合と比較して、ドレイン電極１９とＳｉ基板１１との間の容量が大きくなり、その結果、出力容量が大きくなるためである。
【００７０】
また、上記ＧａＮ系ＨＦＥＴにおいて、負荷短絡時、ドレイン高電圧の下では、２次元電子ガス１６内に飽和電流に相当する大電流が流れる。そして、２次元電子ガス１６内のパワー密度分布は電流密度と電界との積に比例するため、通常、温度分布は、電界分布と同様の傾向を示す。また、ドレイン電圧が高電圧になるほど、電界はドレイン側で大きくなるため、２次元電子ガス１６内では特にドレインフィールドプレート部１９ｂｆの先端部直下に温度上昇が発生する。
【００７１】
その際に、上記絶縁膜(パシベーション膜２２)とドレイン金属配線１９ｂとの間の熱応力が最大となる位置は、図１および図２の場合には、ドレイン金属配線１９ｂの先端部(つまり、ドレインフィールドプレート部１９ｂｆの先端部)となる。以下、詳細に説明する。
【００７２】
上述したように、負荷短絡時には、２次元電子ガス１６内において、特にドレインフィールドプレート部１９ｂｆの先端部直下で高温になるのであるが、熱伝導によって近接するドレイン金属配線１９ｂの部分も高温になる。その結果、ドレイン金属配線１９ｂと絶縁膜(パシベーション膜２２)との間に熱応力が発生し、特にその先端部(ドレインフィールドプレート部１９ｂｆの先端部)で熱応力が最大となるのである。例えば、上述したように、図１６に示す特許文献２の構造の場合には、上記絶縁膜とドレイン金属配線間の熱応力が最大となる位置は、領域Ａと領域Ｂとの２箇所が考えられる。
【００７３】
そこで、上記絶縁膜(パシベーション膜２２)とドレイン金属配線１９ｂとの間の熱応力が最大となる位置(例えば、ドレイン金属配線１９ｂの先端部)までの熱伝導について考える。
【００７４】
上述したように、上記ドレインフィールドプレート部１９ｂｆの先端部直下の２次元電子ガス１６中で発生した熱は、図１に示すように、熱流束として、上記絶縁膜(第１絶縁膜１７ａ,第２絶縁膜１７ｂおよび第３絶縁膜２０)を通るパス１と、２次元電子ガス１６経由でドレイン金属配線１９ｂを通るパス２とが考えられる。しかしながら、上記絶縁膜の熱伝導率は、ＧａＮおよびＡｌの１/１００程度であるため、２次元電子ガス１６経由でドレイン金属配線１９ｂを通るパス２が支配的となる。
【００７５】
したがって、上記絶縁膜２２とドレイン金属配線１９ｂとの間の熱応力が最大となる位置、例えばドレイン金属配線１９ｂの先端部の温度は、２次元電子ガス１６内におけるドレインフィールドプレート部１９ｂｆの先端部直下の温度から、上記パス２に関する熱流束Ｐ［Ｗ］と過渡熱抵抗Ｒｔｈ［℃/Ｗ］との積の分だけ差し引いた値となる。そのため、例えば、過渡熱抵抗Ｒｔｈが低く、且つドレイン金属配線１９ｂの先端部の温度がある臨界温度を超えた場合には、ドレイン金属配線１９ｂの先端部近傍に位置する絶縁膜(パシベーション膜２２)のクラックおよび金属配線の溶出により、不可逆な破壊に至るのである。
【００７６】
本発明者らは、上述したように、実際に負荷短絡時の破壊痕を確認したところ、図７に示すように、ドレイン金属配線の先端部で絶縁膜にクラックが入り、さらにクラック部分にドレイン金属配線が溶出していることを発見した。
【００７７】
さらに、上述のごとく短絡破壊したデバイスと同構造のデバイスの熱シミュレーションを行い、２次元電子ガス中の温度分布を確認したところ、２次元電子ガス中の面内平均温度が４００℃程度であり、実測と同等であることを確認した。また、その際に、ドレイン金属配線の先端部の温度は、面内平均温度で２００℃程度になっていることも確認した。
【００７８】
以下、熱応力とパシベーション膜の引張り強度(破壊強度)とについて考察する。
【００７９】
一般的に、高電圧・大電流の横型電界効果トランジスタにおいては、大電流密度に耐えるために、厚く幅広いドレイン金属配線が必要である。そのため、短絡状態等の局所発熱によって、ドレイン金属配線とパッシベーション膜との間で、熱膨張係数の不整合によって、高い応力が発生する。
【００８０】
図１において、短絡時に大電流が流れて発熱した場合に、特にドレイン金属配線１９ｂの先端部とパシベーション膜２２(例えばＳｉＮ等)との間で発生する応力について説明する。ここで、ドレイン金属配線１９ｂの温度上昇をΔＴ、熱膨張係数の不整合によって発生する応力の増加量をΔσとし、配線アルミの熱膨張率をαＡｌ、例えばＳｉＮのパシベーション膜２２の熱膨張率をαＳｉＮ、ＳｉＮのヤング率をＥＳｉＮとすると、Δσは次式(１)で表わすことができる。
Δσ＝ＥＳｉＮ・(αＡｌ−αＳｉＮ)・ΔＴ      …（１）
【００８１】
短絡状態時、Ａｌの温度が、例えば２００℃となった場合を想定すると、式(１)より、
Δσ＝２００［ＧＰa］×２３×１０-6［℃-1］×２００［℃］＝９２０ＭＰa
となり、例えばＳｉＮ膜のパシベーション膜２２の引張強度から推定すると、十分にクラックが発生するレベルであることが分かる。
【００８２】
短絡時におけるドレイン金属配線１９ｂの先端部の温度がチップ面内で平均的に２００℃程度であっても、金属配線が溶出していることから、短絡時に温度上昇し易いチップ中央部等は局所的にさらに高温になっており、ドレイン金属配線(Ａｌ)１９ｂの融点温度６６０℃以上になっていると推定される。
【００８３】
つまり、短絡耐量の改善のためには、絶縁膜とドレイン金属配線との間の熱応力が最大となる位置、例えばドレイン金属配線の先端部の温度を低下させることが有効であり、熱流束Ｐ［Ｗ］と過渡熱抵抗Ｒｔｈ［℃/Ｗ］との積の分を増大させる手段、例えば過渡熱抵抗Ｒｔｈを増大させることが望ましい。
【００８４】
図１に示すように、上記ドレインフィールドプレート部１９ｂｆが存在する場合は、図２に示すドレインフィールドプレート部１９ｂｆが無い場合に比較して、２次元電子ガス１６中におけるドレインフィールドプレート部１９ｂｆの先端部直下からドレイン金属配線１９ｂの先端部に至るまでの距離が大きくなるため、過渡熱抵抗Ｒｔｈが大きくなる。
【００８５】
したがって、短絡耐量を改善するために、負荷短絡時において絶縁膜２２とドレイン金属配線１９ｂとの間の熱応力が最大となる位置での熱応力を低減する手段として、ドレインフィールドプレート部１９ｂｆを設けることが望ましいのである。
【００８６】
次に、本発明者らは、上記ドレインフィールドプレート長ＤＦＰが、例えばＤＦＰ＝５μｍである構造について短絡評価を実施した。その結果、図３に示すように、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積である平均パワー密度(以下、単に「パワー密度」という)と短絡耐量(破壊時間)との相関において、短絡耐量(破壊時間)ｔｐは、パワー密度に対して略「−２乗」に比例した１本の相関線上に乗り、同一の２次元電子ガス１６内の平均温度(例えば４００℃程度)で破壊することが分かった。ここで、パワー密度は、図５に示すＩｄｍａｘの積分値、つまり図中の面積Ａを時間ｔｐで割った積分平均値を後述する素子面積で割ることによって算出される。
【００８７】
理論的に、発熱に伴う２次元電子ガス１６内の面内平均温度上昇をΔＴｊ［℃］、素子の過渡熱抵抗をＺｔｈ［℃/Ｗ］、短絡時のエネルギーをＰｄ［Ｗ］とすると、ΔＴｊは、次式(２)によって表すことができる。
ΔＴｊ＝Ｚｔｈ×Ｐｄ            …（２）
【００８８】
ここで、素子が破壊する破壊時間をｔｐ［ｓｅｃ］とすると、マイクロ秒オーダーの十分短い時間では、過渡熱抵抗Ｚｔｈは破壊時間ｔｐの１/２乗に略比例するため、比例定数をＫとすると、式(２)は次の式(３)に変形できる。
ΔＴｊ≒Ｋ・(ｔｐ)０．５・Ｐｄ        …（３）
【００８９】
また、上記比例定数Ｋは、素子面積をＳ［ｃｍ2］、比例定数をＭとして、Ｋ＝(Ｍ/Ｓ)と表わすことができる。したがって、短絡時のドレイン電流をＩｄ［Ａ］、ドレイン電圧をＶｄ［Ｖ］とすると、式(３)は、以下のように表すことができる。
ΔＴｊ≒(Ｍ/Ｓ)・(ｔｐ)０．５・Ｐｄ
＝Ｍ・(ｔｐ)０．５・(Ｉｄ/Ｓ)・Ｖｄ    …（４）
【００９０】
尚、上記素子面積Ｓは、通常、ソース・ドレイン間のピッチをＬｓｄ［ｃｍ］、ゲート幅をＷ［ｃｍ］とした場合に、Ｓ＝Ｌｓｄ×Ｗ［ｃｍ２］で表わされる。したがって、上記式(４)より、短絡耐量(破壊時間)ｔｐは、次式(５)のように表すことができる。
ｔｐ＝(ΔＴｊ/Ｍ)２×((Ｉｄ/Ｓ)×Ｖｄ)−２    …（５）
【００９１】
短絡時、素子に大電流が流れ、電圧×電流のエネルギーに伴う発熱によって素子が破壊する場合、ある一定の臨界温度で破壊するものとする。そうすると、ΔＴｊ＝ΔＴｃ(一定)となり、上記式(５)は、次式(６)
ｔｐ＝(ΔＴｃ/Ｍ)２×((Ｉｄ/Ｓ)×Ｖｄ)−２  …（６）
となる。したがって、破壊時間ｔｐは、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の略「−２乗」に比例することになる。
【００９２】
上述したように、本発明者らは、図３に示すように、短絡時におけるパワー密度と短絡耐量(破壊時間)との相関において、上記短絡耐量(破壊時間)ｔｐは、パワー密度に対して略「−２乗」に比例した１本の相関線上に乗っていることを発見した。
【００９３】
さらに、本発明者らは、上記過渡熱抵抗Ｚｔｈを用いた理論的考察により、短絡時の破壊が、２次元電子ガス１６内がある一定の平均温度(例えば４００℃程度)になった場合に、発生することを明らかにした。
【００９４】
したがって、短絡耐量(破壊時間)を改善するためには、ドレインフィールドプレート部１９ｂｆを設け、さらに上記相関線に基づいてパワー密度を低減すれば良いことが分かる。
【００９５】
一方、出力側の負荷が短絡した場合の短絡耐量としては、ドレイン電圧として４００Ｖが印加された場合であっても、少なくとも２μｓｅｃの時間、好ましくは５μｓｅｃの時間、デバイスが破壊することなく耐え得ることが求められる。
【００９６】
したがって、上記ＧａＮ系ＨＦＥＴにおいて、例えばＤＦＰ＝５μｍの場合、ドレイン電圧４００Ｖ時の短絡耐量(短絡時間)の目標値を２μｓｅｃ以上とした場合には、図３に示すように、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は、３６０ｋＷ/ｃｍ２以下にすればよく、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すると、３.６×１０５/Ｖｄ［Ａ/ｃｍ２］以下にすることが望ましい。
【００９７】
さらに好ましくは、例えばドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を５μｓｅｃ以上とした場合に、図３に示すように、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は、２４０ｋＷ/ｃｍ２以下にすればよく、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すると、２.４×１０５/Ｖｄ［Ａ/ｃｍ２］以下にすることが望ましい。
【００９８】
上述した如く、上記ドレインフィールドプレート長ＤＦＰが短い方が出力容量が低減され、スイッチング損失の低減に有利である。以下、例えばＤＦＰ＝１μｍである構造について、パワー密度と短絡耐量(破壊時間)の相関関係について説明する。
【００９９】
図３に示すＤＦＰ＝５μｍの場合と比較して、ＤＦＰ＝１μｍの構造においては、上述したように、２次元電子ガス１６中のドレインフィールドプレート部１９ｂｆの先端部直下からドレイン金属配線１９ｂの先端部に至るまでの距離が小さくなり、過渡熱抵抗Ｒｔｈが小さくなる。そのため、ドレインフィールドプレート部１９ｂｆの先端部温度が高くなる。熱シミュレーションの結果、ＤＦＰ＝５μｍの場合と比較して、ＤＦＰ＝１μｍの構造の場合には、短絡耐量(破壊時間)が短くなり、例えば１/２程度となる。
【０１００】
したがって、上記ＧａＮ系ＨＦＥＴにおいて、例えばＤＦＰ＝１μｍの場合、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を２μｓｅｃ以上とした場合には、図３に示すように、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は、２６０ｋＷ/ｃｍ２以下にすればよく、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すると、２.６×１０５/Ｖｄ［Ａ/ｃｍ２］以下にすることが望ましい。
【０１０１】
さらに好ましくは、例えばドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を５μｓｅｃ以上とした場合に、図３に示すように、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は、１７５ｋＷ/ｃｍ２以下にすればよく、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すると、１.７５×１０５/Ｖｄ［Ａ/ｃｍ２］以下にすることが望ましい。
【０１０２】
以上のごとく、上記第１実施形態においては、ドレイン電極１９のドレインオーミック電極１９ａ上にドレイン金属配線１９ｂを形成し、ドレイン金属配線１９ｂの上部には、層間絶縁膜２１の表面に沿ってソース金属配線１８ｂに向かう方向に延在しているドレインフィールドプレート部１９ｂｆを形成している。
【０１０３】
したがって、上記ドレインフィールドプレート部１９ｂｆの先端部直下の２次元電子ガス１６中で発生した熱が２次元電子ガス１６経由でドレイン金属配線１９ｂを通るパス２の過渡熱抵抗Ｒｔｈを増大させることができる。すなわち、熱流束Ｐ［Ｗ］と過渡熱抵抗Ｒｔｈ［℃/Ｗ］との積を増大することができ、絶縁膜(パッシベーション膜２２)とドレイン金属配線１８ｂとの間の熱応力が最大となる位置、つまりドレインフィールドプレート部１９ｂｆの先端部の温度を低下させることができる。
【０１０４】
その結果、負荷短絡時において、上記絶縁膜２２とドレイン金属配線１９ｂとの間の熱応力が最大となる位置での熱応力を低減することができる。こうして、ドレイン金属配線１９ｂと接している絶縁膜２２にクラックが生じ、このクラック内にドレイン電極１９が溶出するのを防止でき、短絡耐量を改善することができるのである。
【０１０５】
また、上記式(６)から分かるように、素子が破壊するまでの破壊時間ｔｐは、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積で表わされるパワー密度の略「−２乗」に比例する。一方において、出力側の負荷が短絡した場合に、ドレイン電圧として４００Ｖが印加された場合であっても２μｓｅｃ以上の破壊時間が求められる。
【０１０６】
したがって、上記ＧａＮ系ＨＦＥＴにおいて、上記ドレインフィールドプレート長ＤＦＰを５μｍ以上とし、上記パワー密度を３６０ｋＷ/ｃｍ２以下とすることによって、２μｓｅｃ以上の短絡耐量(短絡時間)を得ることができる。また、上記ドレインフィールドプレート長ＤＦＰを短くしてスイッチング損失の低減を図るために、ドレインフィールドプレート長ＤＦＰを１μｍ以上にする場合には、上記パワー密度を２６０ｋＷ/ｃｍ２以下とすることによって、２μｓｅｃ以上の短絡耐量(短絡時間)を得ることができる。また、ドレインフィールドプレート長ＤＦＰを１μｍ以上にする場合には、２μｓｅｃ以上の短絡耐量(短絡時間)を確実に得る観点上、上記パワー密度を１７５ｋＷ/ｃｍ２以下とするのが好ましい。
【０１０７】
上記第１実施形態では、窒化物半導体層１５上に、ゲート絶縁膜２４を介して、ゲート電極２５を形成していたが、窒化物半導体層１５上にゲート電極２５を直接形成してもよい。すなわち、ゲート絶縁膜２４は形成されないようにしてもよい。
【０１０８】
〔第２実施形態〕
この発明の第２実施形態においては、上記ドレイン電流（飽和電流）を低減するため、すなわちパワー密度を低減するためのトランジスタ構造について説明する。
【０１０９】
この第２実施形態においても、上記第１実施形態の場合と同様に、この発明の窒化物半導体装置の一例としてノーマリーオンタイプのＧａＮ系ＨＦＥＴについて説明する。ここで、この第２実施形態におけるＧａＮ系ＨＦＥＴは、上記第１実施形態の場合におけるＧａＮ系ＨＦＥＴと全く同様の構造を有している。したがって、以下においては上記第１実施形態において図１に示す断面図を用いて説明を行う。
【０１１０】
上記ＧａＮ系ＨＦＥＴの構成において、ゲート長Ｌｇについては、図１に示すように、ゲート電極２５の基部２５ａの幅で定義される。このゲート長Ｌｇは、大きい程に飽和電流を低減できる。そのため、短絡耐量の改善のためには、オン抵抗とのトレードオフ関係を考慮しつつ、できる限り大きな値に設定することが望ましい。
【０１１１】
また、上記ドレイン電流（飽和電流）を低減するため、すなわちパワー密度を低減するために、ゲート長ＬｇおよびＡｌＧａＮ層（障壁層）１４の膜厚は、以下のように設計することが望ましい。
【０１１２】
図８に、上記アンドープＡｌＧａＮ層１４の膜厚が、例えば２５ｎｍの場合と３５ｎｍの場合とにおいて、ドレイン電圧４００Ｖ時における負荷短絡時のパワー密度に対するゲート長Ｌｇの依存性を示す。
【０１１３】
図８により、上記ドレインフィールドプレート長ＤＦＰが例えばＤＦＰ＝１μｍにおいて、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を２μｓｅｃ以上にした場合、パワー密度は２６０ｋＷ/ｃｍ２以下が必要であり、ＡｌＧａＮ層１４の膜厚を３５ｎｍ以下に設定し、さらにゲート長Ｌｇを５μｍ以上に設定することが望ましい。また、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を５μｓｅｃ以上にした場合には、パワー密度は１７５ｋＷ/ｃｍ２以下が必要であり、ＡｌＧａＮ層１４の膜厚を２５ｎｍ以下に設定し、さらにゲート長Ｌｇを８.５μｍ以上に設定することが望ましい。
【０１１４】
次に、上記ドレインフィールドプレート長ＤＦＰが例えばＤＦＰ＝５μｍにおいて、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を２μｓｅｃ以上にした場合、パワー密度は３６０ｋＷ/ｃｍ２以下が必要であり、ＡｌＧａＮ層１４の膜厚を３５ｎｍ以下に設定し、さらにゲート長Ｌｇを２μｍ以上に設定することが望ましい。また、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を５μｓｅｃ以上にした場合には、パワー密度は２４０ｋＷ/ｃｍ２以下が必要であり、ＡｌＧａＮ層１４の膜厚を２５ｎｍ以下に設定し、さらにゲート長Ｌｇを５μｍ以上に設定することが望ましい。
【０１１５】
また、上記ドレイン金属配線１９ｂの先端部、つまりドレインフィールドプレート部１９ｂｆの先端部における絶縁膜(パシベーション膜２２)の引張り強度は、下地ドレイン金属配線１９ｂの先端形状に大きく依存するため、図９に示すように、ドレイン金属配線１９ｂの先端部に、上面から仮面に向かって突出するような傾斜面を有することが望ましい。その場合、図９(b)のように直線的な傾斜面であってもよく、図９(c),図９(d)のように凹形状や凸形状の曲線的な傾斜面であってもよい。何れの場合にも、図９(a)における点Ａのごとく傾斜面を有しない場合と比較すると、上記絶縁膜の引張り強度の大幅な向上が可能となる。
【０１１６】
尚、上記第１実施形態と、この第２実施形態とにおいては、負荷短絡時の２次元電子ガス１６内の面内平均温度が、例えば４００℃程度において、素子が破壊するとしている。しかしながら、負荷短絡時の破壊温度はこれに限るものではなく、デバイス構造や負荷短絡時のドレイン電圧等の条件によって変わることは自明である。
【０１１７】
また、上記第１実施形態と、この第２実施形態とにおいては、負荷短絡時におけるドレイン金属配線１９ｂの先端部の面内平均温度が、例えば２００℃程度において、素子が破壊するとしている。しかしながら、ドレイン金属配線１９ｂの先端部の破壊温度は、これに限るものではなく、デバイス構造や負荷短絡時のドレイン電圧等の条件によって変わることは自明である。
【０１１８】
尚、上記基板１１は、Ｓｉに限定されるものではなく、サファイヤ基板やＳｉＣ基板を用いてもよい。また、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させたものでもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させたものでもよい。
【０１１９】
また、適宜、バッファ層を基板と各層間に形成してもよい。
【０１２０】
また、上記アンドープＧａＮ層１３とアンドープＡｌＧａＮ層１４との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。
【０１２１】
また、上記アンドープＡｌＧａＮ層１４上にＧａＮキャップ層を形成してもよい。
【０１２２】
以上のごとく、上記ＧａＮ系ＨＦＥＴの構成において、ゲート長Ｌｇは、大きい程に飽和電流を低減できるため、短絡耐量の改善には、オン抵抗とのトレードオフ関係を考慮しつつ、できる限り大きな値に設定することが望ましい。
【０１２３】
この第２実施形態においては、上記ドレインフィールドプレート長ＤＦＰを５μｍとし、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を２μｓｅｃ以上にすると、パワー密度は３６０ｋＷ/ｃｍ2以下が必要である。そのために、障壁層であるＡｌＧａＮ層１４の膜厚を３５ｎｍ以下に設定し、さらにゲート長Ｌｇを２μｍ以上に設定することが望ましい。
【０１２４】
すなわち、上記ゲート長Ｌｇを２μｍ以上に設定することができ、飽和電流を低減して短絡耐量の改善を図ることができるのである。
【０１２５】
〔第３実施形態〕
この発明の第３実施形態においては、短絡耐量を改善するために、負荷短絡時において上記絶縁膜と上記ドレイン金属配線との間の熱応力が最大となる位置の熱応力を低減する放熱性の改善方法について説明する。
【０１２６】
上記短絡耐量(破壊時間)を向上させるためには、上記第１実施形態において式(６)で示したように、素子破壊時における２次元電子ガス１６内の面内平均温度の臨界温度までの温度上昇をΔＴｃ［℃］、比例定数をＭとして、(ΔＴｃ/Ｍ)を増大させることが重要である。
【０１２７】
図１０は、この発明の第３実施形態におけるノーマリーオンタイプのＧａＮ系ＨＦＥＴの断面図を示す。このＧａＮ系ＨＦＥＴの構成は、上記第１実施形態の場合におけるＧａＮ系ＨＦＥＴと基本的には同様の構造を有している。したがって、図１０においては上記第１実施形態における図１と同じ部材には同じ番号を付して、詳細な説明は省略する。
【０１２８】
この第３実施形態におけるＧａＮ系ＨＦＥＴによれば、上記Ｍ値を低減、つまり短絡時の放熱性を改善(過渡熱抵抗Ｚｔｈを低減)させることができ、短絡耐量(破壊時間)を向上させることができる。
【０１２９】
以下、上記Ｍ値を低減、つまり短絡耐量(破壊時間)(数マイクロ秒〜数十マイクロ秒)において過渡熱抵抗Ｚｔｈを低減させる手段について詳細に説明する。
【０１３０】
この第３実施形態におけるＧａＮ系ＨＦＥＴは、図１０に示すように、超格子層、つまり上記第１実施形態の図１において、ＡｌＧａＮとＡｌＮとを成長させた積層体を複数繰返し積層して成るバッファ層１２を含んではいない。
【０１３１】
例えば、負荷短絡時に、図１０におけるドレイン金属配線１９ｂの先端部直下の２次元電子ガス１６内の領域Ａで発熱した場合、矢印で示すように、Ｓｉ基板１１側とドレインオーミック電極１９ａ内を上部側とに向かって熱伝導する。ところが、数マイクロ秒〜数十マイクロ秒の破壊時間では、熱伝導距離は数μｍ〜数十μｍであるため、特に熱伝導率が悪い超格子層構造のバッファ層１２が存在する場合には、Ｓｉ基板１１側への放熱が制限されてしまう。そのため、熱が籠り、発熱による破壊が顕著となってしまう。
【０１３２】
上記ドレインフィールドプレート長ＤＦＰがＤＦＰ＝５μｍの場合、２μｓｅｃ後の温度上昇について、熱シミュレーションを実施したところ、超格子層(バッファ層１２)が存在する場合には、上記超格子層が無い場合に比較して、０.７８倍にまで低減されることが判明した。
【０１３３】
したがって、この第３実施形態によれば、上記超格子層が存在する場合に比較して、Ｍ値が０.７８倍に低減できることになり、上記式(６)
ｔｐ＝(ΔＴｃ/Ｍ)２×((Ｉｄ/Ｓ)×Ｖｄ)−２
より、電流密度(Ｉｄ/Ｓ),ドレイン電圧ＶｄおよびΔＴｃが同じであれば、短絡耐量(破壊時間)ｔｐは(１/Ｍ)２に比例するため、短絡耐量(破壊時間)を(１/０.７８)２＝１.６倍に大幅な改善を行うことが可能になる。
【０１３４】
したがって、短絡時におけるドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積(パワー密度)に対して、短絡耐量(破壊時間)ｔｐをプロットすると、図１１に示すようになる。すなわち、例えばドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を２μｓｅｃ以上とした場合、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は、４５０ｋＷ/ｃｍ２以下にすれば良く、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すれば、４.５×１０５/Ｖｄ［Ａ/ｃｍ２］以下が望ましい。
【０１３５】
さらに好ましくは、例えばドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を５μｓｅｃ以上とした場合、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は、３００ｋＷ/ｃｍ２以下にすれば良く、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すれば、３.０×１０５/Ｖｄ［Ａ/ｃｍ２］以下が望ましい。
【０１３６】
上述したように、上記ドレインフィールドプレート長ＤＦＰが短い方が出力容量が低減され、スイッチング損失の低減に有利である。以下、例えばＤＦＰ＝１μｍの場合におけるパワー密度と短絡耐量(破壊時間)との相関関係について説明する。
【０１３７】
図１１において、ＤＦＰ＝５μｍの場合に比較して、ＤＦＰ＝１μｍの場合には、上述したように、２次元電子ガス１６中におけるドレインフィールドプレート部１９ｂｆの先端部直下からドレイン金属配線１９ｂの先端部までに至る距離が短くなって過渡熱抵抗Ｒｔｈが小さくなるため、ドレインフィールドプレート部１９ｂｆの先端部の温度が高くなる。熱シミュレーションの結果、ＤＦＰ＝５μｍの場合と比較して、ＤＦＰ＝１μｍの場合では、短絡耐量(破壊時間)が短くなり、例えば１/２程度となる。
【０１３８】
したがって、上記ＧａＮ系ＨＦＥＴにおいて、例えばＤＦＰ＝１μｍにおいて、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を２μｓｅｃ以上とした場合、図１１に示すように、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は３３０ｋＷ/ｃｍ２以下にすれば良く、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すると、３.３×１０５/Ｖｄ［Ａ/ｃｍ２］以下にすることが望ましい。
【０１３９】
さらに好ましくは、例えばドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を５μｓｅｃ以上とした場合、図１１に示すように、短絡時のドレイン電流密度(Ｉｄ/Ｓ)とドレイン電圧Ｖｄとの積の範囲は２２０ｋＷ/ｃｍ２以下にすれば良く、短絡時のドレイン電流密度(Ｉｄ/Ｓ)で表現すると、２.２×１０５/Ｖｄ［Ａ/ｃｍ２］以下にすることが望ましい。
【０１４０】
尚、この第３実施形態においては、超格子の層を含まない構造としているが、基板の放熱性が向上できればよく、例えば、Ａｌ組成傾斜バッファ層等を用いても良い。
【０１４１】
ここで、上記Ａｌ組成傾斜バッファ層とは、Ｓｉ基板と窒化物半導体との格子定数差や熱膨張係数差から生ずる、反りおよび欠陥を抑制するために用いられ、Ｓｉ基板側から第１,第２絶縁膜１７ａ,１７ｂ側に向かって、Ａｌ組成を段階的またはグレーディッドに変化するＡｌＧａＮ層のことであり、超格子層の場合に比較して熱伝導率が高い。
【０１４２】
負荷短絡時に、上記ドレイン金属配線１９ｂの先端部直下の２次元電子ガス１６内で発熱した場合、Ｓｉ基板１１側とドレインオーミック電極１９ａ内を上部側とに向かって熱伝導する。ところが、窒化物半導体層１５内に熱伝導率が悪い超格子層構造のバッファ層１２が存在する場合には、Ｓｉ基板１１側への放熱が制限されてしまう。
【０１４３】
以上のごとく、上記第３実施形態においては、窒化物半導体層１５内に、ＡｌＧａＮとＡｌＮとを成長させた積層体を複数繰返し積層して成る超格子のバッファ層１２を含んではいない。そのために、上記ドレインフィールドプレート長ＤＦＰを５μｍ以上とし、ドレイン電圧４００Ｖ時の短絡耐量(破壊時間)の目標値を２μｓｅｃ以上とした場合、短絡時の上記パワー密度を４５０ｋＷ/ｃｍ２以下にできる。
【０１４４】
したがって、上記窒化物半導体層１５が超格子層を含んでいる場合より大きな負荷短絡時のパワー密度であっても、２μｓｅｃ以上の破壊時間ｔｐを得ることができる。すなわち、上記窒化物半導体層１５が超格子層を含む構造の場合よりも、更なる短絡耐量の改善を図ることができるのである。
【０１４５】
〔第４実施形態〕
図１２は、この発明の第４実施形態における窒化物半導体装置の一例としてのノーマリーオンタイプのＧａＮ系ＨＦＥＴの平面概略図を示す。この第４実施形態においても、上記第１実施形態におけるＧａＮ系ＨＦＥＴの場合と略同様の断面構造を有している。したがって、以下の説明においては、上記第１実施形態の場合と同じ部材には同じ番号を付して、詳細な説明は省略する。
【０１４６】
尚、図１２(a)は、上記ＧａＮ系ＨＦＥＴがマトリクス状に配列されて成るＧａＮ系ＨＦＥＴチップ(以下、単にチップと言う)の平面図である。また、図１２(b)は、チップ中央部に位置するＧａＮ系ＨＦＥＴの拡大平面図である。また、図１２(c)は、チップ周辺部に位置するＧａＮ系ＨＦＥＴの拡大平面図である。
【０１４７】
この第４実施形態のＧａＮ系ＨＦＥＴにおいては、図１２(b),図１２(c)に示すように、平面視において、フィンガー状の複数本のドレイン電極１９とソース電極１８とが、交互に且つ互いに平行に配列されており、ゲート電極２５は、ドレイン電極１９とソース電極１８との間に位置すると共に、ドレイン電極１９の周囲を取り囲むように配置されている。つまり、ゲート電極２５は、長手方向に延在してドレイン電極１９およびソース電極１８と平行しているフィンガー内側部２５Ｘと、半円弧状に湾曲すると共にドレイン電極１９を介して互いに隣接するフィンガー内側部２５Ｘを接続しているフィンガー外端部２５Ｙとで構成されている。
【０１４８】
尚、上記ゲート電極２５においては、上記フィンガー外端部２５Ｙは必ずしも必要ではなく、フィンガー内側部２５Ｘのみで構成してもよい。
【０１４９】
上記フィンガー外端部２５Ｙは、平面視において、ドレイン電極１９の両端を夫々囲むように延在しており、ドレイン電極１９を挟んで隣り合う２つのフィンガー内側部２５Ｘの一端に連なって、レーストラック状のゲート電極２５を形成している。
【０１５０】
この第４実施形態および以下の各実施形態においては、上記レーストラック状に形成されたゲート電極２５を有すると共に、レーストラック状のゲート電極２５で囲まれたドレイン電極１９を共有する２つのＧａＮ系ＨＦＥＴで成る一組を以て、ＧａＮ系ＨＦＥＴを数える際の単位とする。
【０１５１】
この第４実施形態においては、上記チップ中央部に位置している一つのＧａＮ系ＨＦＥＴにおいて、フィンガー状のゲート電極２５,２５におけるゲート長Ｌg(d)を、チップ周辺部に位置するゲート電極２５,２５におけるゲート長Ｌg(e)よりも長くなるように形成している。
【０１５２】
尚、この第４実施形態のＧａＮ系ＨＦＥＴにおいては、ゲート電極２５の平面形状のみが異なり、断面形状については、上記第１〜第３実施形態の場合と全く同様である。
【０１５３】
上記第４実施形態によれば、上述したように、チップ中央部のフィンガー状のゲート電極２５におけるゲート長Ｌg(d)を、チップ周辺部のゲート電極２５におけるゲート長Ｌg(e)よりも長くなるように形成している。したがって、単位面積当たりのオン抵抗の増大を最小限にとどめ、短絡時に温度上昇し易いチップ中央部での飽和電流を低減することができ、熱の発生を低減することができる。
【０１５４】
これにより、リーク電流やオン抵抗の低減等というＨＦＥＴの特性を維持しつつ、素子の短絡耐量を向上させることができ、信頼性が改善された窒化物半導体装置を実現することができる。
【０１５５】
〔第５実施形態〕
図１３は、この発明の第５実施形態における窒化物半導体装置の一例としてのノーマリーオンタイプのＧａＮ系ＨＦＥＴの平面概略図を示す。但し、図１３(a)は、上記ＧａＮ系ＨＦＥＴがマトリクス状に配列されて成るＧａＮ系ＨＦＥＴチップ(以下、単にチップと言う)である。また、図１３(b)は、チップ中央部に位置するＧａＮ系ＨＦＥＴである。また、図１３(c)は、チップ周辺部に位置するＧａＮ系ＨＦＥＴである。
【０１５６】
尚、この第５実施形態においては、上記ＧａＮ系ＨＦＥＴの断面形状は、上記第１〜第３実施形態の場合と全く同様である。また、平面形状は、上記第４実施の形態の場合と全く同様である。
【０１５７】
但し、この第５実施形態においては、上記チップの中央部に位置している一列のＧａＮ系ＨＦＥＴ群において、さらに中央に位置している一つのＧａＮ系ＨＦＥＴのみのゲート長Ｌg(d)を、上記チップの周辺部に位置するＧａＮ系ＨＦＥＴのゲート長Ｌg(e)よりも長くしている。これに対し、本実施の形態においては、上記チップの中央部に位置している一列総てのＧａＮ系ＨＦＥＴのゲート長Ｌg(d)を、上記チップの周辺部に位置するＧａＮ系ＨＦＥＴのゲート長Ｌg(e)よりも長くしている点において異なる。
【０１５８】
本実施の形態によれば、短絡時に温度上昇し易いチップ中央部の列方向における飽和電流を低減することができ、上記第４実施の形態のごとく中央部のトランジスタのみのゲート長Ｌg(d)を大きくする場合よりも、さらに熱の発生を低減することができる。
【０１５９】
これにより、リーク電流やオン抵抗の低減等というＨＦＥＴの特性を維持しつつ、素子の短絡耐量を向上させることができ、信頼性が改善された窒化物半導体装置を実現することができる。
【０１６０】
〔第６実施形態〕
図１４は、この発明の第６実施形態における窒化物半導体装置の一例としてのノーマリーオンタイプのＧａＮ系ＨＦＥＴの平面概略図を示す。但し、図１４(a)は、上記ＧａＮ系ＨＦＥＴがマトリクス状に配列されて成るＧａＮ系ＨＦＥＴチップ(以下、単にチップと言う)である。また、図１４(b)は、チップ中央部に位置するＧａＮ系ＨＦＥＴである。また、図１４(c)は、チップ周辺部に位置するＧａＮ系ＨＦＥＴである。
【０１６１】
尚、この第６実施形態においては、上記ＧａＮ系ＨＦＥＴの断面形状は、上記第１〜第３実施形態の場合と全く同様である。また、平面形状は、上記第４,第５実施形態の場合と全く同様である。
【０１６２】
但し、この第６実施形態においては、上記チップの中央部に位置している複数列(図１４(a)においては３列)総てのＧａＮ系ＨＦＥＴのゲート長Ｌg(d)を、上記チップの周辺部に位置するＧａＮ系ＨＦＥＴのゲート長Ｌg(e)よりも長くしている点において、上記第５実施形態の場合とは異なる。
【０１６３】
この第６実施形態によれば、短絡時に温度上昇し易いチップ中央部の複数列における飽和電流を低減することができ、上記第５実施形態のごとく中央部の１列総てのトランジスタのゲート長Ｌg(d)を大きくする場合よりも、さらに熱の発生を低減することができる。
【０１６４】
これにより、リーク電流やオン抵抗の低減等というＨＦＥＴの特性を維持しつつ、素子の短絡耐量を向上させることができ、信頼性が改善された窒化物半導体装置を実現することができる。
【０１６５】
尚、上記第４〜第６実施形態においては、複数のゲート電極,ドレイン電極およびソース電極をマトリクス状に配置している半導体装置の一例として、ＧａＮ系ＨＦＥＴを３行×ｎ列のマトリクスに配列して成るＧａＮ系ＨＦＥＴチップを挙げている。しかしながら、特に３行に限定されるものではない。要は、上記チップの中央部に位置するＧａＮ系ＨＦＥＴのゲート長を大きくすれば飽和電流を低減することができ、同様の効果を有することができるのであるは言うまでもない。
【０１６６】
以下、この発明を纏めると、この発明の窒化物半導体装置は、
少なくともチャネル層１３と障壁層１４を含むヘテロ構造を有する窒化物半導体層１５と、
上記窒化物半導体層１５上にあるいは上記窒化物半導体層１５内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極１８およびドレイン電極１９と、
上記窒化物半導体層１５上における上記ソース電極１８と上記ドレイン電極１９との間に形成されると共に、ゲート絶縁膜２４を介して上記窒化物半導体層１５に接合しているゲート電極２５と、
上記窒化物半導体層１５上における上記ソース電極１８と上記ゲート電極２５の間および上記ゲート電極２５と上記ドレイン電極１９の間に、形成された第１の絶縁膜１７ａ,１７ｂ,２０と、
少なくとも、上記ドレイン電極１９および上記ソース電極１８を覆う第２の絶縁膜２２と、
負荷短絡時に、上記ドレイン電極１９と上記第２の絶縁膜２２との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部と
を備え、
上記熱応力低減部は、上記ドレイン電極１９の上部が上記ソース電極１８に向かって延在してなるドレインフィールドプレート部１９ｂｆであることを特徴としている。
【０１６７】
短絡耐量を改善するためには、上記第２の絶縁膜２２と上記ドレイン電極１９との間に発生する熱応力が最大となる位置、例えば上記ドレイン電極１９の先端部の温度を低下させることが有効であり、過渡熱抵抗Ｒｔｈを増大させることが望ましい。
【０１６８】
上記構成によれば、熱応力低減部として、上記ドレイン電極１９の上部が上記ソース電極１８に向かって延在してなるドレインフィールドプレート部１９ｂｆを有している。したがって、ドレインフィールドプレート部１９ｂｆを有しない場合に比して、２次元電子ガス１６中における上記ドレインフィールドプレート部１９ｂｆの先端部直下から上記ドレインフィールドプレート部１９ｂｆの先端部に至るまでの距離が大きくなる。そのために、上記過渡熱抵抗Ｒｔｈを大きくできる。
【０１６９】
したがって、上記第２の絶縁膜２２と上記ドレイン電極１９との間に発生する熱応力が最大となる位置の温度を低下させることができ、上記第２の絶縁膜２２と上記ドレイン電極１９との間に発生する熱応力を低減することができる。その結果、上記第２の絶縁膜２２にクラックが生じ、このクラック内に上記ドレイン電極１９が溶出するのを防止でき、短絡耐量を改善することができる。
【０１７０】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２６０ｋＷ/ｃｍ２以下である。
【０１７１】
この実施の形態によれば、長さが１μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度(短絡時のドレイン電流密度とドレイン電圧Ｖｄとの積)を２６０ｋＷ/ｃｍ２以下に設定している。
【０１７２】
したがって、図３から分かるように、負荷短絡時の破壊時間ｔｐを、一般的に上記窒化物半導体装置に求められる２μｓｅｃ以上にすることができ、有効な短絡耐量を得ることができる。
【０１７３】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が１７５ｋＷ/ｃｍ２以下である。
【０１７４】
この実施の形態によれば、長さが１μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度を１７５ｋＷ/ｃｍ２以下に設定している。
【０１７５】
したがって、図３から分かるように、負荷短絡時の破壊時間ｔｐを、一般的に上記窒化物半導体装置に求められる２μｓｅｃ以上の５μｓｅｃ以上にすることができ、さらに有効な短絡耐量を得ることができる。
【０１７６】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３６０ｋＷ/ｃｍ2以下である。
【０１７７】
この実施の形態によれば、長さが５μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度(短絡時のドレイン電流密度とドレイン電圧Ｖｄとの積)を３６０ｋＷ/ｃｍ2以下に設定している。
【０１７８】
したがって、図３から分かるように、負荷短絡時の破壊時間ｔｐを、一般的に上記窒化物半導体装置に求められる２μｓｅｃ以上にすることができ、有効な短絡耐量を得ることができる。
【０１７９】
その場合、上記ドレインフィールドプレート部１９ｂｆの長さが例えば１μｍ以上かつ５μｍ未満の場合と比較すると、１μｍ以上かつ５μｍ未満の場合よりも大きな負荷短絡時のパワー密度であっても、２μｓｅｃ以上の破壊時間ｔｐを得ることができる。換言すれば、同じ負荷短絡時のパワー密度における破壊時間ｔｐを、１μｍ以上かつ５μｍ未満の場合よりも長くすることができ、短絡耐量の改善の点では有利である。
【０１８０】
但し、上記ドレインフィールドプレート部１９ｂｆの長さは、短い方が出力容量を低減することができる。そのため、上記ドレインフィールドプレート部１９ｂｆの長さが１μｍ以上かつ５μｍ未満の方が、５μｍ以上の場合に比して、スイッチング損失の低減の点では有利である。
【０１８１】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが５μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２４０ｋＷ/ｃｍ２以下である。
【０１８２】
この実施の形態によれば、長さが５μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度を２４０ｋＷ/ｃｍ２以下に設定している。
【０１８３】
したがって、図３から分かるように、負荷短絡時の破壊時間ｔｐを、一般的に上記窒化物半導体装置に求められる２μｓｅｃ以上の５μｓｅｃ以上にすることができ、さらに有効な短絡耐量を得ることができる。
【０１８４】
その場合、上述した上記ドレインフィールドプレート部１９ｂｆの長さが例えば１μｍ以上かつ５μｍ未満の場合と比較すると、１μｍ以上かつ５μｍ未満の場合よりも大きな負荷短絡時のパワー密度であっても、５μｓｅｃ以上の破壊時間ｔｐを得ることができる。換言すれば、同じ負荷短絡時のパワー密度における破壊時間ｔｐを、１μｍ以上かつ５μｍ未満の場合よりも長くすることができ、短絡耐量の改善の点では有利である。但し、上記ドレインフィールドプレート部１９ｂｆの長さが１μｍ以上かつ５μｍ未満の方が、５μｍ以上の場合に比して、スイッチング損失の低減の点では有利である。
【０１８５】
また、一実施の形態の窒化物半導体装置では、
上記障壁層１４の厚みが３５ｎｍ以下であり、且つ上記ゲート電極２５のゲート長が５μｍ以上である。
【０１８６】
この実施の形態によれば、長さが１μｍ以下のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度(短絡時のドレイン電流密度とドレイン電圧Ｖｄとの積)を２６０ｋＷ/ｃｍ2以下に設定して、負荷短絡時の破壊時間ｔｐを２μｓｅｃ以上にする場合において、上記障壁層１４の厚みを３５ｎｍ以下にすることによって、上記ゲート電極２５のゲート長を５μｍ以上にすることができる。
【０１８７】
したがって、上記ゲート長を大きくして飽和電流の低減を図り、更なる短絡耐量の改善を図ることができる。
【０１８８】
また、一実施の形態の窒化物半導体装置では、
上記障壁層１４の厚みが２５ｎｍ以下であり、且つ上記ゲート電極２５のゲート長が８.５μｍ以上である。
【０１８９】
この実施の形態によれば、長さが１μｍ以下のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度を１７５ｋＷ/ｃｍ２以下に設定して、負荷短絡時の破壊時間ｔｐを５μｓｅｃ以上にする場合において、上記障壁層１４の厚みを２５ｎｍ以下にすることによって、上記ゲート電極２５のゲート長を８.５μｍ以上にすることができる。
【０１９０】
したがって、上記ゲート長を大きくして飽和電流の低減を図り、更なる短絡耐量の改善を図ることができる。
【０１９１】
その場合、上述した上記負荷短絡時の破壊時間ｔｐが２μｓｅｃ以上の場合と比較すると、２μｓｅｃ以上である５μｓｅｃ以上の十分な破壊時間ｔｐを得ることができる。したがって、上記障壁層１４の厚みを２５ｎｍを超える不必要な厚みにする必要がない。
【０１９２】
また、一実施の形態の窒化物半導体装置では、
上記障壁層１４の厚みが３５ｎｍ以下であり、且つ上記ゲート電極２５のゲート長が２μｍ以上である。
【０１９３】
この実施の形態によれば、長さが５μｍ以下のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度(短絡時のドレイン電流密度とドレイン電圧Ｖｄとの積)を３６０ｋＷ/ｃｍ2以下に設定して、負荷短絡時の破壊時間ｔｐを２μｓｅｃ以上にする場合において、上記障壁層１４の厚みを３５ｎｍ以下にすることによって、上記ゲート電極２５のゲート長を２μｍ以上にすることができる。
【０１９４】
したがって、上記ゲート長を大きくして飽和電流の低減を図り、更なる短絡耐量の改善を図ることができる。
【０１９５】
また、一実施の形態の窒化物半導体装置では、
上記障壁層１４の厚みが２５ｎｍ以下であり、且つ上記ゲート電極２５のゲート長が５μｍ以上である。
【０１９６】
この実施の形態によれば、長さが５μｍ以下のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度を２４０ｋＷ/ｃｍ2以下に設定して、負荷短絡時の破壊時間ｔｐを５μｓｅｃ以上にする場合において、上記障壁層１４の厚みを２５ｎｍ以下にすることによって、上記ゲート電極２５のゲート長を５μｍ以上にすることができる。
【０１９７】
したがって、上記ゲート長を大きくして飽和電流の低減を図り、更なる短絡耐量の改善を図ることができる。
【０１９８】
その場合、上述した上記負荷短絡時の破壊時間ｔｐが２μｓｅｃ以上の場合と比較すると、２μｓｅｃ以上である５μｓｅｃ以上の十分な破壊時間ｔｐを得ることができる。したがって、上記障壁層１４の厚みを２５ｎｍを超える不必要な厚みにする必要がない。
【０１９９】
また、一実施の形態の窒化物半導体装置では、
上記窒化物半導体層１５は、上記チャネル層１３と上記障壁層１４で構成され、基板１１上に直接形成されている。
【０２００】
この実施の形態によれば、上記窒化物半導体層１５を、超格子層１２を含まない構造とすることができる。したがって、上記ドレイン電極１９の先端部直下の２次元電子ガス１６内で発生した熱を、熱伝導率の悪い超格子層１２を介して、基板１１側に伝えなくて済む。すなわち、上記基板１１側と上記ドレイン電極１９内を上部側とに向かって放熱することができ、発熱による破壊を防止することができる。
【０２０１】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが１μｍ以上であり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３３０ｋＷ/ｃｍ２以下である。
【０２０２】
この実施の形態によれば、長さが１μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度(短絡時のドレイン電流密度とドレイン電圧Ｖｄとの積)を３３０ｋＷ/ｃｍ２以下に設定している。
【０２０３】
したがって、図１１から分かるように、上記窒化物半導体層１５を、超格子層１２を含まない構造とすることによって、超格子層１２を含む構造の場合よりも大きな負荷短絡時のパワー密度であっても、２μｓｅｃ以上の破壊時間ｔｐを得ることができる。すなわち、上記窒化物半導体層１５が超格子層１２を含む構造の場合よりも、更なる短絡耐量の改善を図ることができる。
【０２０４】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが１μｍ以上であり、
負荷短絡時のパワー密度が２２０ｋＷ/ｃｍ２以下である。
【０２０５】
この実施の形態によれば、長さが１μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度を２２０ｋＷ/ｃｍ２以下に設定している。
【０２０６】
したがって、図１１から分かるように、上記窒化物半導体層１５が超格子層１２を含んでいる場合より大きな負荷短絡時のパワー密度であっても、５μｓｅｃ以上の破壊時間ｔｐを得ることができる。すなわち、上記窒化物半導体層１５が超格子層１２を含む構造の場合よりも、更なる短絡耐量の改善を図ることができる。
【０２０７】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが５μｍ以上であり、
負荷短絡時のパワー密度が４５０ｋＷ/ｃｍ２以下である。
【０２０８】
この実施の形態によれば、長さが５μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度を４５０ｋＷ/ｃｍ２以下に設定している。
【０２０９】
したがって、図１１から分かるように、上記窒化物半導体層１５が超格子層１２を含んでいる場合より大きな負荷短絡時のパワー密度であっても、２μｓｅｃ以上の破壊時間ｔｐを得ることができる。すなわち、上記窒化物半導体層１５が超格子層１２を含む構造の場合よりも、更なる短絡耐量の改善を図ることができる。
【０２１０】
また、一実施の形態の窒化物半導体装置では、
上記ドレインフィールドプレート部１９ｂｆの長さが５μｍ以上であり、
負荷短絡時のパワー密度が３００ｋＷ/ｃｍ2以下である。
【０２１１】
この実施の形態によれば、長さが５μｍ以上のドレインフィールドプレート部１９ｂｆを設けると共に、ドレイン電圧Ｖｄが４００Ｖ時での負荷短絡時のパワー密度を３００ｋＷ/ｃｍ２以下に設定している。
【０２１２】
したがって、図１１から分かるように、上記窒化物半導体層１５が超格子層１２を含んでいる場合より大きな負荷短絡時のパワー密度であっても、５μｓｅｃ以上の破壊時間ｔｐを得ることができる。すなわち、上記窒化物半導体層１５が超格子層１２を含む構造の場合よりも、更なる短絡耐量の改善を図ることができるのである。
【０２１３】
また、一実施の形態の窒化物半導体装置では、
上記ドレイン電極１９は、平面視において、上記窒化物半導体層１５上にフィンガー状に互いに平行に形成された複数のドレイン電極１９であり、
上記ソース電極１８は、平面視において、上記窒化物半導体層１５上にフィンガー状に互いに平行に形成されると共に、上記ドレイン電極１９の配列方向に上記ドレイン電極１９と交互に配列された複数のソース電極１８であり、
上記ゲート電極２５は、平面視において、上記窒化物半導体層１５上であって、互いに隣接して配置された上記ドレイン電極１９と上記ソース電極１８との間に形成されたフィンガー状の複数のゲート電極２５であり、
上記複数のドレイン電極１９と上記複数のソース電極１８と上記複数のゲート電極２５とは、同一チップ上に形成されており、
上記チップにおける中央部分に位置する上記ゲート電極２５のゲート長Ｌg(d)が、上記チップにおける周辺部分に位置する上記ゲート電極２５のゲート長Ｌg(e)よりも長くなっている。
【０２１４】
この実施の形態によれば、同一チップ上に、フィンガー状の複数のソース電極１８と、フィンガー状の複数のドレイン電極１９と、フィンガー状の複数のゲート電極２５とが、緻密に形成された窒化物半導体装置チップにおいて、中央部分に位置する上記ゲート電極２５のゲート長Ｌg(d)を周辺部分に位置する上記ゲート電極２５のゲート長Ｌg(e)よりも長くしている。
【０２１５】
したがって、単位面積当たりのオン抵抗の増大を最小限にとどめ、短絡時に温度上昇し易いチップ中央部での飽和電流を低減することができる。こうして、熱の発生を低減することができ、素子の短絡耐量を向上させることができる。
【符号の説明】
【０２１６】
１１  Ｓｉ基板
１２  バッファ層(超格子層)
１３  アンドープＧａＮ層(チャネル層)
１４  アンドープＡｌＧａＮ層(障壁層)
１５  窒化物半導体層
１６  ２次元電子ガス
１７ａ  第１絶縁膜
１７ｂ  第２絶縁膜
１８  ソース電極
１８ａ  ソースオーミック電極
１８ｂ  ソース金属配線
１８ｂｆ  ソースフィールドプレート部
１９  ドレイン電極
１９ａ  ドレインオーミック電極
１９ｂ  ドレイン金属配線
１９ｂｆ  ドレインフィールドプレート部
２０  第３絶縁膜
２１,２３  層間絶縁膜
２２  パシベーション膜
２４  ゲート絶縁膜
２５  ゲート電極
２５ａ  基部
２５ｂ  ゲートフィールドプレート部
【図１】
2017038139.tif 000003
【図２】
2017038139.tif 000004
【図３】
2017038139.tif 000005
【図４】
2017038139.tif 000006
【図５】
2017038139.tif 000007
【図６】
2017038139.tif 000008
【図７】
2017038139.tif 000009
【図８】
2017038139.tif 000010
【図９】
2017038139.tif 000011
【図１０】
2017038139.tif 000012
【図１１】
2017038139.tif 000013
【図１２】
2017038139.tif 000014
【図１３】
2017038139.tif 000015
【図１４】
2017038139.tif 000016
【図１５】
2017038139.tif 000017
【図１６】
2017038139.tif 000018
【手続補正書】
【提出日】平成28年9月5日(2016.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくともチャネル層と障壁層を含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に形成されたゲート電極と、
上記窒化物半導体層上における上記ソース電極と上記ゲート電極との間および上記ゲート電極と上記ドレイン電極との間に、形成された第１の絶縁膜と、
少なくとも上記ドレイン電極を覆う第２の絶縁膜と、
負荷短絡時に、上記ドレイン電極と上記第２の絶縁膜との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部と
を備え、
上記熱応力低減部は、上記ドレイン電極の上部が上記ソース電極に向かって延在してなるドレインフィールドプレート部であり、上記ドレインフィールドプレート部の長さは１μｍから５μｍまでの範囲内にあることを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２６０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項３】
請求項１に記載の窒化物半導体装置において、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が１７５ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項４】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３６０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項５】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２４０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項６】
請求項２に記載の窒化物半導体装置において、
上記障壁層の厚みが３５ｎｍ以下であり、且つ上記ゲート電極のゲート長が５μｍ以上であることを特徴とする窒化物半導体装置。
【請求項７】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３３０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項８】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２２０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項９】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が４５０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項１０】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３００ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項１１】
請求項１から請求項１０までの何れか一つに記載の窒化物半導体装置において、
上記ドレイン電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成された複数のドレイン電極であり、
上記ソース電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成されると共に、上記ドレイン電極の配列方向に上記ドレイン電極と交互に配列された複数のソース電極であり、
上記ゲート電極は、平面視において、上記窒化物半導体層上であって、互いに隣接して配置された上記ドレイン電極と上記ソース電極との間に形成されたフィンガー状の複数のゲート電極であり、
上記複数のドレイン電極と上記複数のソース電極と上記複数のゲート電極とは、同一チップ上に形成されており、
上記チップにおける中央部分に位置する上記ゲート電極のゲート長が、上記チップにおける周辺部分に位置する上記ゲート電極のゲート長よりも長くなっている
ことを特徴とする窒化物半導体装置。
【手続補正書】
【提出日】平成29年1月16日(2017.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくともチャネル層と障壁層を含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に形成されたゲート電極と、
上記窒化物半導体層上における上記ソース電極と上記ゲート電極との間および上記ゲート電極と上記ドレイン電極との間に、形成された第１の絶縁膜と、
少なくとも上記ドレイン電極を覆う第２の絶縁膜と、
負荷短絡時に、上記ドレイン電極と上記第２の絶縁膜との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部と
を備え、
上記熱応力低減部は、上記ドレイン電極の上部が上記ソース電極に向かって延在してなるドレインフィールドプレート部であり、上記ドレインフィールドプレート部の長さは１μｍから５μｍまでの範囲内にあり、
短絡耐量がパワー密度の−２乗に比例する相関線に基づいて、パワー密度が設定されていることを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２６０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項３】
請求項１に記載の窒化物半導体装置において、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が１７５ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項４】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３６０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項５】
請求項１に記載の窒化物半導体装置において、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２４０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項６】
請求項２に記載の窒化物半導体装置において、
上記障壁層の厚みが３５ｎｍ以下であり、且つ上記ゲート電極のゲート長が５μｍ以上であることを特徴とする窒化物半導体装置。
【請求項７】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３３０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項８】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が２２０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項９】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が４５０ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項１０】
請求項１に記載の窒化物半導体装置において、
上記窒化物半導体層は、上記チャネル層と上記障壁層で構成され、基板上に直接形成されており、
上記ドレインフィールドプレート部の長さが５μｍであり、
ドレイン電圧が４００Ｖ時における負荷短絡時のパワー密度が３００ｋＷ／ｃｍ２以下であることを特徴とする窒化物半導体装置。
【請求項１１】
請求項１から請求項１０までの何れか一つに記載の窒化物半導体装置において、
上記ドレイン電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成された複数のドレイン電極であり、
上記ソース電極は、平面視において、上記窒化物半導体層上にフィンガー状に互いに平行に形成されると共に、上記ドレイン電極の配列方向に上記ドレイン電極と交互に配列された複数のソース電極であり、
上記ゲート電極は、平面視において、上記窒化物半導体層上であって、互いに隣接して配置された上記ドレイン電極と上記ソース電極との間に形成されたフィンガー状の複数のゲート電極であり、
上記複数のドレイン電極と上記複数のソース電極と上記複数のゲート電極とは、同一チップ上に形成されており、
上記チップにおける中央部分に位置する上記ゲート電極のゲート長が、上記チップにおける周辺部分に位置する上記ゲート電極のゲート長よりも長くなっている
ことを特徴とする窒化物半導体装置。
【請求項１２】
請求項１に記載の窒化物半導体装置において、
上記相関線は、以下の式で表されることを特徴とする窒化物半導体装置。
ｔｐ＝（ΔＴｃ／Ｍ）２×（（Ｉｄ／Ｓ）×Ｖｄ）−２
ここで、ｔｐ：素子の破壊時間（短絡耐量）、ΔＴｃ：短絡時、素子が破壊するときの臨界温度上昇（一定）、Ｍ：比例定数、Ｉｄ／Ｓ：ドレイン電流密度、Ｖｄ：ドレイン電圧、（Ｉｄ／Ｓ）×Ｖｄ：平均パワー密度。
【請求項１３】
少なくともチャネル層と障壁層を含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に形成されたゲート電極と、
上記窒化物半導体層上における上記ソース電極と上記ゲート電極との間および上記ゲート電極と上記ドレイン電極との間に、形成された第１の絶縁膜と、
少なくとも上記ドレイン電極を覆う第２の絶縁膜と、
負荷短絡時に、上記ドレイン電極と上記第２の絶縁膜との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部と
を備え、
上記熱応力低減部は、上記ドレイン電極の上部が上記ソース電極に向かって延在してなるドレインフィールドプレート部であり、
上記ドレインフィールドプレート部の長さは１μｍから５μｍまでの範囲内にあり、
短絡耐量がパワー密度の−２乗に比例する相関線に基づいて、パワー密度が設定されており、ドレインフィールドプレート部の１つの長さに対して１本の相関線が定まることを特徴とする窒化物半導体装置。
【請求項１４】
少なくともチャネル層と障壁層を含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上における上記ソース電極と上記ドレイン電極との間に形成されたゲート電極と、
上記窒化物半導体層上における上記ソース電極と上記ゲート電極との間および上記ゲート電極と上記ドレイン電極との間に形成された第１の絶縁膜と、
少なくとも上記ドレイン電極を覆う第２の絶縁膜と、
負荷短絡時に、上記ドレイン電極と上記第２の絶縁膜との間に発生する熱応力が最大となる位置における熱応力を低減する熱応力低減部と
を備え、
上記熱応力低減部は、上記ゲート電極とドレイン電極との間にある上記第１の絶縁膜の上を、上記ドレイン電極の上部が上記ソース電極に向かって延在してなるドレインフィールドプレート部であり、
上記ドレインフィールドプレート部の先端部は、上記窒化物半導体層の積層方向と交差する方向において、上記ドレイン電極の下部と上記ゲート電極との間に位置しており、
上記ドレインフィールドプレート部の長さは１μｍから５μｍまでの範囲内にあることを特徴とする窒化物半導体装置。
【国際調査報告】
2017038139.tif 000019
2017038139.tif 000020
2017038139.tif 000021
2017038139.tif 000022