(57)【要約】  チップ同士の伝送に優れた高密度の半導体装置を良好な歩留まり、かつ低コストで製造できる製造方法を提供する。半導体装置の製造方法は、溝部４を有する絶縁層３を基板１上に形成する絶縁層形成工程と、溝部４を埋めるように絶縁層３上に銅層５ａを形成する銅層形成工程と、溝部４内の銅層部分を残し、絶縁層３上の銅層５ａをフライカット法により除去する除去工程と、を備える。
2017038110.tif 000002
【特許請求の範囲】
【請求項１】
溝部を有する絶縁層を基板上に形成する絶縁層形成工程と、
前記溝部を埋めるように前記絶縁層上に銅層を形成する銅層形成工程と、
前記溝部内の銅層部分を残し、前記絶縁層上の前記銅層をフライカット法により除去する除去工程と、を備える半導体装置の製造方法。
【請求項２】
前記除去工程において、前記絶縁層の一部を含めて前記フライカット法により除去する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁層が、感光性樹脂材料を用いて形成されるものであって、
前記銅層形成工程の前に、前記絶縁層に対して露光及び現像を行うことによって、前記溝部を前記絶縁層に形成する溝部形成工程をさらに備える、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記溝部が、０．５〜５μｍのライン幅を有する、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記銅層形成工程において、前記絶縁層の少なくとも前記溝部に銅ペーストを塗布し、当該銅ペーストを焼結処理することによって前記銅層を形成する、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記焼結処理後の前記銅層の体積抵抗率が、３〜４０μΩ・ｃｍである、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記焼結処理においては、前記銅ペーストを酸存在下にて８０〜２００℃で加熱する、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記基板上に仮固定層を形成する仮固定層形成工程をさらに備え、
前記絶縁層形成工程において、前記仮固定層上に前記絶縁層を形成する、請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記仮固定層形成工程において、２００℃以上で体積膨張する粒子を含有する前記仮固定層を形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
基板上に設けられた配線体に半導体素子が搭載されてなる半導体装置であって、
前記配線体は、互いに積層された複数の配線層を有し、
前記複数の配線層の各々には、前記配線層の一面側に溝部を有する絶縁層と、前記溝部を埋めるように形成された銅配線とが設けられ、
前記一面側における前記絶縁層及び前記銅配線の表面粗さが、０．０３μｍ以上０．１μｍ以下となっている、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及びその製造方法に関する。より詳しくは、本開示は、微細化及び高密度化の要求が高い半導体装置を効率よく、低コストに製造するための製造方法と、当該製造方法によって製造される半導体装置とに関する。
【背景技術】
【０００２】
半導体パッケージの高密度化及び高性能化を目的に、異なる性能のチップを一つのパッケージに混載する実装形態が提案されている。この場合、コスト面に優れた、チップ間の高密度インターコネクト技術が重要になっている（例えば特許文献１参照）。【０００３】
パッケージ上に異なるパッケージをフリップチップ実装によって積層することで接続するパッケージ・オン・パッケージが、スマートフォン及びタブレット端末に広く採用されている（例えば非特許文献１及び非特許文献２参照）。【０００４】
さらに複数のチップを高密度で実装するための他の形態として、高密度配線を有する有機基板を用いたパッケージ技術（有機インターポーザ）、スルーモールドビア（ＴＭＶ）を有するファンアウト型のパッケージ技術（ＦＯ−ＷＬＰ）、シリコン又はガラスインターポーザを用いたパッケージ技術、シリコン貫通電極（ＴＳＶ）を用いたパッケージ技術、又は基板に埋め込まれたチップをチップ間伝送に用いるパッケージ技術等が提案されている。【０００５】
特に有機インターポーザ及びＦＯ−ＷＬＰでは、半導体チップ同士を並列して搭載する場合には、当該半導体チップ同士を高密度で導通させるために微細配線層が必要となる（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２０１２−５２９７７０号公報
【特許文献２】米国特許出願公開第２０１１／０２２１０７１号明細書
【非特許文献】
【０００７】
【非特許文献１】Ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  Ｔｈｒｏｕｇｈ  Ｍｏｌｄ  Ｖｉａ  （ＴＭＶ）  ａｓ  ＰｏＰ  Ｂａｓｅ  Ｐａｃｋａｇｅ，  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ  （ＥＣＴＣ），  ２００８
【非特許文献２】Ａｄｖａｎｃｅｄ  Ｌｏｗ  Ｐｒｏｆｉｌｅ  ＰｏＰ  Ｓｏｌｕｔｉｏｎ  ｗｉｔｈ  Ｅｍｂｅｄｄｅｄ  Ｗａｆｅｒ  Ｌｅｖｅｌ  ＰｏＰ  （ｅＷＬＢ−ＰｏＰ）  Ｔｅｃｈｎｏｌｏｇｙ，  ＥＣＴＣ，  ２０１２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
微細配線を形成するためには、通常、スパッタによるシード層形成、レジスト形成、電気めっき、レジスト除去、及び、不要なシード層の除去といった工程が必要となり、プロセスコストが課題であった。したがって、微細配線の形成においては、上記工程の簡略化による低コスト化が強く望まれている。【０００９】
本開示は、良好な歩留まりかつ低コストで製造できる、チップ同士の伝送に優れた高密度の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者らは上記の課題を解決すべく検討を進めた結果、優れる特性を有する製造方法を見出すに至った。【００１１】
本実施形態の第１の態様は、溝部を有する絶縁層を基板上に形成する絶縁層形成工程と、溝部を埋めるように絶縁層上に銅層を形成する銅層形成工程と、溝部内の銅層部分を残し、絶縁層上の銅層をフライカット法により除去する除去工程と、を備える半導体装置の製造方法である。【００１２】
本実施形態の第１の態様によれば、配線（溝部内の銅層部分）を形成する際に化学的機械研磨（ＣＭＰ）を必要とせず、従来のプロセスと比較して歩留まりを向上でき、かつ、配線（銅）のディッシングが発生しないことから、高密度に配線形成できるとともに、大幅に製造コストを低減することができる。【００１３】
本実施形態の第２の態様は、基板上に設けられた配線体に半導体素子が搭載されてなる半導体装置であって、配線体は、互いに積層された複数の配線層を有し、複数の配線層の各々には、配線層の一面側に溝部を有する絶縁層と、溝部を埋めるように形成された銅配線とが設けられ、一面側における絶縁層及び銅配線の表面粗さが、０．０３μｍ以上０．１μｍ以下となっている半導体装置である。【００１４】
本実施形態の第２の態様によれば、各配線層の一面側における絶縁層及び銅配線の表面粗さが、０．０３μｍ以上０．１μｍ以下となっている。この表面粗さは、ＣＭＰを用いて絶縁層及び銅配線を露出させた場合の表面粗さと比較して、大きい値となっている。このため、上記半導体装置を製造する際には、溝部内の銅配線の形成時にＣＭＰを用いなくともよいので、従来のプロセスと比較して歩留まりを向上でき、かつ、銅配線のディッシングが発生しないことから、高密度に配線形成できるとともに、大幅に製造コストを低減することができる。加えて、複数の配線層の各々の一面側における絶縁層及び銅配線が上記表面粗さを有することによって、当該一面側を介して接触する配線層同士の密着性を向上できる。これにより、配線層の剥離を抑制できる。
【発明の効果】
【００１５】
本実施形態によれば、チップ同士の伝送に優れた高密度の半導体装置を良好な歩留まり、かつ低コストで提供できる。
【図面の簡単な説明】
【００１６】
【図１】基板上に第１の銅配線を形成した状態を模式的に示す断面図である。
【図２】絶縁層に溝部を形成した状態を模式的に示す断面図である。
【図３】溝部に銅ペーストを塗布した後に焼結し、銅層を形成した状態を模式的に示す断面図である。
【図４】絶縁層の上部の銅層を除去し、第２の銅配線を形成した状態を模式的に示す断面図である。
【図５】別の第１の銅配線と、別の絶縁層と、別の第２の銅配線とを形成した状態を模式的に示す断面図である。
【図６】アンダーフィル材料を用いて半導体素子を高密度配線層に搭載した状態を模式的に示す断面図である。
【図７】キャリア上に仮固定層を形成した状態を模式的に示す断面図である。
【図８】第１の銅配線を形成した状態を模式的に示す断面図である。
【図９】絶縁層に溝部を形成した状態を模式的に示す断面図である。
【図１０】溝部に銅ペーストを塗布した後に焼結し、第１の銅層を形成した状態を模式的に示す断面図である。
【図１１】第１の絶縁層の上部の銅層を除去した状態を模式的に示す断面図である。
【図１２】別の第１の銅配線と、別の絶縁層と、別の第２の銅配線とを形成した状態を模式的に示す断面図である。
【図１３】アンダーフィル材料を用いて半導体素子を高密度配線層に搭載した状態を模式的に示す断面図である。
【図１４】半導体素子を絶縁材料で封止した状態を模式的に示す断面図である。
【図１５】配線層付き半導体素子からキャリア及び仮固定層を剥離した状態を模式的に示す断面図である。
【図１６】封止された配線層付き半導体素子を基板に搭載した状態を模式的に示す断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら本実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は図示の比率に限られるものではない。
【００１８】
記載及び請求項において「左」、「右」、「正面」、「裏面」、「上」、「下」、「上方」、「下方」、「第１」、「第２」等の用語が利用されている場合、これらは、説明を意図したものであり、必ずしも永久にこの相対位置である、という意味ではない。また、「層」との語は、平面図として観察したときに、全面に形成されている形状の構造に加え、一部に形成されている形状の構造も包含される。また、「工程」との語は、独立した工程だけでなく、他の工程と明確に区別できない場合であっても、その工程の所期の目的が達成されれば、本用語に含まれる。また、「〜」を用いて示された数値範囲は、「〜」の前後に記載される数値を、それぞれ最小値及び最大値として含む範囲を示す。また、本明細書中に段階的に記載されている数値範囲において、ある段階の数値範囲の上限値又は下限値は、他の段階の数値範囲の上限値又は下限値に置き換えてもよい。
【００１９】
本開示の一実施形態にかかる図６に示す半導体パッケージ（半導体装置）１０１、及び図１６に示す半導体パッケージ（半導体装置）１０３を製造する方法について説明する。なお、本開示の半導体装置の製造方法は、微細化及び多ピン化が必要とされる形態において特に好適である。特に、本開示の製造方法は、異種チップを混載するためのインターポーザが必要なパッケージ形態に用いられ得る。
【００２０】
図１から図６を参照しながら、半導体パッケージ１０１の製造方法について説明する。
【００２１】
図１に示すように、まず、第１の銅配線２を基板１上に形成する（銅配線形成工程）。これにより、基板１の上面の一部にパターニングされた第１の銅配線２が形成される。
【００２２】
基板１は、特に限定されないが、シリコン板、ガラス板、ＳＵＳ板、ガラスクロスを含む基板（例えばプリプレグ等）、又は半導体素子を封止する樹脂製の基板等である。基板１として、２５℃での貯蔵弾性率が１ＧＰａ以上の基板であってもよい。
【００２３】
基板１の厚みｔ０は、例えば０．２〜２．０ｍｍである。厚みｔ０が０．２ｍｍ以上である場合、基板１のハンドリング性が良好になる。厚みｔ０が２．０ｍｍ以下である場合、基板１の材料費を低く抑えることができる傾向にある。
【００２４】
基板１はウェハ状でもパネル状でも構わない。平面視における基板１のサイズは、特に限定されない。基板１がウェハ状である場合、基板１の直径は例えば２００ｍｍ、３００ｍｍ若しくは４５０ｍｍである。基板１がパネル状である場合、基板１は、例えば一辺が３００〜７００ｍｍの矩形パネルである。
【００２５】
第１の銅配線２は、例えばインクジェット法、スクリーン印刷法、又はスプレーコート法によって形成できる。例えば、印刷装置を用い、銅ペーストを基板１に塗布することによって第１の銅配線２を基板１上に形成することができる。また、銅箔のラミネート、スパッタ、又はめっき処理によって銅層を形成し、レジストパターンを介して当該エッチングすることで第１の銅配線２を形成することもできる。銅ペーストを用いて第１の銅配線２を形成することにより、配線形成のためのシード層を必要とせず、且つ、レジスト形成工程及びレジスト除去工程も省略することができる。このため、シード層を形成する従来のプロセスと比較して大幅に製造コストを低減することができる。
【００２６】
銅ペーストは、銅粒子を溶剤に分散した材料である。銅粒子を分散する溶剤は、特に限定されないが、アルコール基、エステル基、又はアミノ基等を有する化合物を含んだ溶剤を使用することができる。
【００２７】
銅粒子の平均粒径は、特に限定されないが、例えば１０〜５００ｎｍである。分散性の観点から、銅粒子の平均粒径は２０〜３００ｎｍであることが好ましい。また、焼結性の観点から、銅粒子の平均粒径は５０〜２００ｎｍであることがより好ましい。本明細書における銅粒子の平均粒径とは、無作為に選択される２００個の銅粒子を測定した長軸の長さの算術平均値である。なお、銅粒子の長軸の長さは、例えば、走査型電子顕微鏡を用いて測定できる。
【００２８】
銅ペーストの粘度は使用方法に応じて選択できる。例えば、スクリーン印刷法を用いて銅ペーストを基板１に塗布する場合、当該銅ペーストの粘度が０．１〜３０Ｐａ・ｓであればよい。また、インクジェット印刷法又はスプレーコート法を用いる場合、銅ペーストの粘度が０．１〜３０ｍＰａ・ｓであればよい。
【００２９】
次に、図２に示すように、第１の銅配線２を覆う絶縁層３を基板１上に形成する（絶縁層形成工程）。
【００３０】
絶縁層３は、例えば液状又はフィルム状の絶縁材料を用いて形成される。膜厚平坦性及びコストの観点から、フィルム状の絶縁材料を用いることが好ましい。また、絶縁層３にはフィラが含有されてもよい。このフィラの平均粒径は、微細な溝部４を形成する観点から、例えば５００ｎｍ以下である。絶縁材料の総量に対するフィラの含有量は、例えば１質量％未満であればよい。なお、絶縁層３にはフィラが含有されなくてもよい。
【００３１】
上記フィルム状の絶縁材料を用いて絶縁層３を形成する場合、例えばラミネート工程によって第１の銅配線２が形成された基板１上に当該絶縁材料を貼り付ける。このラミネート工程は、例えば温度を４０〜１２０℃に設定して行われる。このため、フィルム状の絶縁材料として、４０〜１２０℃でラミネート可能な感光性絶縁フィルムを用いることが好ましい。ラミネート可能な温度を４０℃以上にすることで、室温における、感光性絶縁フィルムのタック（粘着性）が強くなることを抑えると共に、感光性絶縁フィルムの良好な取り扱い性を維持することができる。感光性絶縁フィルムのラミネート可能な温度を１２０℃以下にすることで、ラミネート工程後の感光性絶縁フィルムに反りが発生することを抑止することができる。なお、「室温」とは、２５℃程度を示す。
【００３２】
絶縁層３の厚みは、後述する微細な溝部４を形成する観点から、例えば１０μｍ以下である。また、絶縁層３の厚みは、５μｍ以下であることが好ましく、３μｍ以下であることがより好ましい。また、絶縁層３の厚みは、電気的信頼性の観点から、例えば１μｍ以上である。
【００３３】
絶縁層３の硬化後の熱膨張係数は、絶縁層３の反り抑制の観点から、例えば８０ｐｐｍ／℃以下である。当該熱膨張係数は、リフロー工程及び温度サイクル試験での剥離又はクラックを抑制する観点から、７０ｐｐｍ／℃以下であることが好ましい。また、当該熱膨張係数は、絶縁層３の応力緩和性を向上すると共に微細な溝部４を形成しやすくする観点から、２０ｐｐｍ／℃以上であることがより好ましい。
【００３４】
絶縁層３を形成した後、当該絶縁層３に溝部４を形成する（溝部形成工程）。溝部４の両側壁は絶縁層３で形成される。第１の銅配線２の上面の一部は、一部の溝部４における両側壁の間から露出している。溝部４は、例えば０．５〜５μｍのライン幅を有する。
【００３５】
具体的には、溝部形成工程において、断面略矩形状を有する溝部４として、第１の銅配線２に重なるように形成された複数の第１の溝部４ａと、第１の銅配線２に重ならないように形成された複数の第２の溝部４ｂとを形成する。第１の溝部４ａは、第１の銅配線２の上面を露出するように設けられている。このため、第１の溝部４ａの両側面（両側壁）は絶縁層３によって構成されており、第１の溝部４ａの底面は第１の銅配線２によって構成されている。したがって、溝部形成工程の終了後の状態において、第１の銅配線２の上面の一部は、第１の溝部４ａの両側壁の間から露出する。一方、第２の溝部４ｂの両側面（両側壁）及び底面は、絶縁層３によって構成されている。なお、第１の溝部４ａの底面の少なくとも一部が第１の銅配線２によって構成されていればよく、第１の溝部４ａの底面の一部が絶縁層３によって構成されていてもよい。
【００３６】
溝部４の形成方法として、例えばレーザアブレーション、フォトリソグラフィー、又はインプリント等が挙げられる。溝部４の微細化及びコストの観点から、露光及び現像を行うフォトリソグラフィーが好ましい。フォトリソグラフィーを用いる場合、絶縁層３として絶縁性を有するフィルム状の感光性樹脂材料（感光性絶縁フィルム）を用いることが好ましい。
【００３７】
絶縁層３が感光性絶縁フィルムである場合、レジストマスクを用いることなく絶縁層３に対して直接露光及び現像を行い、溝部４を形成できる。この場合、レジスト形成工程及びレジスト除去工程を省略できるので、工程の簡略化が実現できる。なお、感光性樹脂材料はネガ型でもよいし、ポジ型でもよい。
【００３８】
上記フォトリソグラフィーにおいて感光性樹脂材料を露光する方法としては、公知の投影露光方式、コンタクト露光方式、又は直描露光方式等を用いることができる。また、感光性樹脂材料を現像するために、例えば炭酸ナトリウム、又はＴＭＡＨ等のアルカリ性水溶液を用いてもよい。
【００３９】
溝部形成工程においては、溝部４を形成した後に絶縁層３をさらに加熱硬化させてもよい。例えば、加熱温度を１００〜２００℃と設定し、加熱時間を３０分〜３時間と設定した上で、絶縁層３を加熱硬化する。
【００４０】
次に、図３に示すように、溝部４を覆うように、銅層５ａを形成する（銅層形成工程）。
【００４１】
具体的には、例えば、絶縁層３の上面に銅ペーストを塗布することにより、溝部４（第１の溝部４ａ及び第２の溝部４ｂ）を埋めるように絶縁層３上に当該銅ペーストを塗布する（塗布工程）。そして、塗布された銅ペーストを焼結処理し、焼結処理された銅層５ａを得る（焼結工程）。銅層５ａ（特に、溝部４内の銅層部分）は、溝部４から露出している第１の銅配線２に電気的に接続する。ここで、銅ペーストを焼結することで得られる銅層５ａと、従来のスパッタ、めっき等で得られる銅とは、密度等が異なると考えられる。そのため、例えば、断面図に基づいて、両者を判断できる。銅ペーストを用いて銅層５ａを形成することにより、後述する第２の銅配線５を形成するためのシード層を必要とせず、且つ、レジスト形成工程及びレジスト除去工程も省略することができる。このため、シード層を形成する従来のプロセスと比較して大幅に製造コストを低減することができる。
【００４２】
銅ペーストの塗布方法として、例えばインクジェット法、印刷法、スピンコート法、又はスプレーコート法等が挙げられる。
【００４３】
また、銅ペーストの焼結方法として、例えば加熱による焼結、又はキセノンフラッシュによる光焼結が挙げられる。加熱によって銅ペーストを焼結する場合、例えば窒素雰囲気下、水素存在下、又は酸存在下で銅ペーストの焼結工程が行われる。緻密かつ体積抵抗値が低い銅層を得る観点から、酸存在下で焼結工程を行うことが好ましい。酸存在下とは、気体中に揮発した酸が存在していることである。また、酸としては、蟻酸、酢酸等を用いることができ、蟻酸を用いることが好ましい。より短時間で緻密かつ体積抵抗値が低い銅層を得る観点から、窒素と蟻酸とが混在した雰囲気で焼結工程を行うことがより好ましい。窒素中の蟻酸含有量は、例えば０．００５〜１０体積％である。均質な銅層を得る観点から、窒素中の蟻酸含有量は０．０１〜５体積％であることが好ましい。
【００４４】
銅ペーストの焼結温度は、短時間で焼結でき、かつ、絶縁層の熱変性を抑制できる観点から、例えば８０〜２００℃に設定される。体積抵抗値を低下させる観点から、焼結温度を１２０〜２００℃に設定することが好ましい。また、より緻密な銅層を得る観点から、焼結温度を１２０〜１８０℃に設定することがより好ましい。
【００４５】
焼結した銅層の体積抵抗率は、伝送効率の観点から、例えば４０μΩ・ｃｍ以下である。発熱量を抑制する観点から、当該体積抵抗率は、３０μΩ・ｃｍ以下であることが好ましい。また、信頼性の観点から、当該体積抵抗率は、２０μΩ・ｃｍ以下であることがより好ましい。なお、当該体積抵抗率は、通常３μΩ・ｃｍ以上である。
【００４６】
次に、図４に示すように、絶縁層３の上部の銅層５ａを、フライカット法によって除去する（除去工程）。これにより、溝部４に埋められた銅層部分が露出し、第１の銅配線２と、絶縁層３と、当該絶縁層３上に埋められた銅層部分とを有する配線層３０が形成される。
【００４７】
具体的には、溝部４内の銅層部分を残し、絶縁層３上の銅層５ａをフライカット法により除去する。これにより、絶縁層３に設けられる溝部４内に塗布され、焼結された銅層部分が露出する。
【００４８】
なお、溝部４における第１の溝部４ａ内の銅層部分は、第１の銅配線２に電気的に接続した第２の銅配線５ともいえる。すなわち、上記除去工程では、銅層５ａの一部を除去して、第２の銅配線５を形成する。図３に示すように、銅層５ａは、絶縁層３及び溝部４の全面に形成されている。換言すると、第２の銅配線５が形成されるべき領域（溝部４）以外の領域にも、銅層５ａが形成されている。そのため、上記除去工程は、銅層５ａのうち、溝部４内以外の領域に形成されている銅層部分を除去する工程といえる。
【００４９】
フライカット法では、例えばダイヤモンドバイトによる研削装置を使用する。具体例としては、３００ｍｍウェハ対応のオートマチックサーフェースプレーナ（株式会社ディスコ製、商品名「ＤＡＳ８９３０」）を用いることができる。なお、フライカット法による銅層５ａの上記除去は、平坦化処理ともいえる。また、上記除去工程は、フライカット法に加えてエッチング等を組みあわせてもよい。
【００５０】
フライカット法による研削によって溝部４内の銅層部分を残し、絶縁層３上の銅層５ａを除去する際に、絶縁層３の一部を含めて除去してもよい。絶縁層３の一部とは、絶縁層３の上面及び当該上面近傍の領域である。絶縁層３の上面近傍の領域の厚みは、例えば絶縁層３の全体の厚みのうち１０％以内に設定される。このように絶縁層３の一部を除去することによって、銅により汚染を低減できるため信頼性が向上する。なお、絶縁層３の一部が除去されると同時に、溝部４内の第２の銅配線５の一部も除去される。
【００５１】
フライカット法によって研削された配線層３０において、基板１と反対側の面を構成する絶縁層３及び第２の銅配線５の表面粗さ（ＪＩＳ  Ｂ  ０６０１  ２００１で規定される算術平均粗さ（Ｒａ））は、例えば、それぞれ０．０３μｍ以上０．１μｍ以下である。これらの表面粗さを０．０３μｍ以上０．１μｍ以下とするためには、サーフェスプレーナーを用いて第２の銅配線５、絶縁層３、及び絶縁層３上部の銅層５ａを物理的に研削することが好ましい。サーフェスプレーナーとしては、例えばオートマチックサーフェスプレーナー（株式会社ディスコ製、商品名「ＤＡＳ８９３０」）が用いられる。例えば、送り速度１ｍｍ／ｓ、スピンドル回転数２０００ｒｐｍの条件下で、フライカット法による研削が行われる。研削後の絶縁層３及び第２の銅配線５の表面粗さは、例えば、レーザー顕微鏡（オリンパス株式会社製「ＬＥＸＴ  ＯＬＳ３０００」）を用いて、絶縁層３と第２の銅配線５を含む１００μｍ×１００μｍの範囲をスキャンして測定する。なお、例えばＣＭＰにより上部の銅層５ａを除去して絶縁層３及び第２の銅配線５を露出させた場合、絶縁層３及び第２の銅配線５のそれぞれの表面粗さは、２０ｎｍ以下（０．０２μｍ以下）になる。
【００５２】
次に、図５に示すように、上記銅配線形成工程、上記絶縁層形成工程、上記溝部形成工程、上記銅層形成工程、及び上記除去工程を繰り返すことで、基板１上に複数の配線層３０が積層されてなる高密度配線層（配線体）１００を形成する。なお、複数の配線層３０の基板１と反対側の表面は、それぞれフライカット法により研削されている。このため、複数の配線層３０の基板１と反対側の面の表面粗さは、０．０３μｍ以上０．１μｍ以下である。
【００５３】
具体的には、図５に示すように、第２の銅配線５を形成した後に、絶縁層３及び第２の銅配線５上に別の第１の銅配線２を形成する。ここでは、第２の銅配線５に電気的に接続するように別の第１の銅配線２を形成する。次に、別の第１の銅配線２を覆うように、別の溝部４を有する別の絶縁層３を形成する。別の溝部４は、溝部４と重なるように設けられてもよいし、溝部４と重ならないように設けられてもよい。次に、上記銅層形成工程及び上記除去工程と同様にして、別の第２の銅配線５を形成する。別の第２の銅配線５は、別の第１の銅配線２と第２の銅配線５とを介して第１の銅配線２に電気的に接続するように設けられる。
【００５４】
次に、図６に示すように、得られた高密度配線層１００に対して、アンダーフィル材料１０を用いて半導体素子７を搭載し、半導体パッケージ１０１を形成する。
【００５５】
高密度配線層１００への半導体素子７の搭載においては、半導体素子７を高密度配線層１００に搭載する前に、まず、高密度配線層１００上に、電極９を形成する。この高密度配線層１００の電極９は、例えば上述した銅配線形成工程と同様の方法を用いて形成される。
【００５６】
電極９は、高密度配線層１００において露出している別の第２の銅配線５に電気的に接続するように設けられる。また、電極９が上記銅配線形成工程と同様の方法を用いて形成される場合、当該電極９は銅により構成される。
【００５７】
次に、半導体素子７の電極８と、高密度配線層１００の電極９を金属接続させる。電極８と電極９とを金属接続させる方法としては、例えば、電極８と電極９との間にはんだ８ａを形成し、当該はんだ８ａの接合によって電極８と電極９とを互いに金属接続させることが挙げられる。このとき、加熱圧着によって電極８と電極９とをはんだ８ａを用いて金属接続させてもよい。はんだ８ａは、例えば、ボール状の形状である。はんだ８ａは、例えばめっき処理若しくは印刷法によって形成されてもよい。
【００５８】
半導体素子７を高密度配線層１００上に固定するためのアンダーフィル材料１０としては、例えばキャピラリーアンダーフィル（ＣＵＦ）、モールドアンダーフィル（ＭＵＦ）、ペーストアンダーフィル（ＮＣＰ）、フィルムアンダーフィル（ＮＣＦ）、又は感光性アンダーフィルを用いることができる。
【００５９】
半導体素子７としては、特に限定はしないが、例えば、グラフィック処理ユニット（ＧＰＵ）、ＤＲＡＭ若しくはＳＲＡＭ等の揮発性メモリ、フラッシュメモリ等の不揮発性メモリ、ＲＦチップの他、シリコンフォトニクスチップ、ＭＥＭＳ、センサーチップなどを用いることができる。また、ＴＳＶを有している半導体素子を使用することができる。
【００６０】
半導体素子７としては半導体素子が積層されたものも用いることができる。例えば、ＴＳＶを用いて積層した半導体素子を使用することができる。半導体素子７の厚みは、例えば２００μｍ以下である。半導体パッケージ１０１を薄型化する観点から、半導体素子７の厚みは１００μｍ以下であることが好ましい。また、半導体パッケージ１０１の取り扱い性の観点から、例えば半導体素子７の厚みは３０μｍ以上であればよい。
【００６１】
以下では、図７から図１６を参照しながら、半導体パッケージ１０３の製造方法について説明する。
【００６２】
図７に示すように、まず、仮固定層１１を仮基板であるキャリア１４上に形成する（仮固定層形成工程）。
【００６３】
仮固定層１１の形成方法は特に限定はしないが、例えばスピンコート、スプレーコート、又はラミネート等が挙げられる。仮固定層１１は、例えば、ポリイミド、ポリベンゾオキサゾール、シリコン、フッ素等の非極性成分を含有した樹脂、加熱若しくはＵＶ照射（紫外線照射）によって体積膨張若しくは発泡する成分を含有した樹脂、加熱若しくはＵＶ照射によって架橋反応が進行する成分を含有した樹脂、又は、光照射によって発熱する樹脂を有する。
【００６４】
仮固定層１１は、取り扱い性とキャリア１４からの剥離容易性とを高度に両立できる観点から、光又は熱等の外部刺激が加わることによって剥離しやすくなる性質を有することが好ましい。仮固定層１１が後述する半導体装置上に残存せずに当該仮固定層１１を容易に剥離可能とする観点から、仮固定層１１は、加熱処理によって体積膨張する粒子を含有することがより好ましい。加熱によって体積膨張若しくは発泡する成分（発泡剤）を含有する材料を仮固定層１１に用いる場合、後述する絶縁材料１２の硬化温度及び焼結温度の観点から、当該発泡剤は２００℃以上で急激に発泡又は体積膨張することが好ましい。
【００６５】
次に、図８に示すように、第１の銅配線２を仮固定層１１上に形成する（銅配線形成工程）。
【００６６】
第１の銅配線２は、後に他の基板に設けられる電極に接続される接続用電極部としてもよい。
【００６７】
次に、図９に示すように、第１の銅配線２を覆う絶縁層３を仮固定層１１上に形成する（絶縁層形成工程）。
【００６８】
そして、当該絶縁層３に溝部４を形成する（溝部形成工程）。
【００６９】
次に、図１０に示すように、溝部４に銅ペーストを塗布する。具体的には、絶縁層３の上面に銅ペーストを塗布することにより、溝部４を埋めるように絶縁層３上に銅ペーストを塗布する（塗布工程）。そして、塗布された銅ペーストを焼結処理し、焼結処理された銅層５ａを得る（焼結工程）。ここで、溝部４を有する絶縁層３と、溝部４内に形成された、銅ペーストの焼結体である銅層５ａと、を備え、絶縁層３の下層として仮固定層１１を有する、積層体５０を得る。
【００７０】
次に、図１１に示すように、絶縁層３の上部の銅層５ａを除去する（除去工程）。
【００７１】
除去工程では、例えばフライカット法を用いて、溝部４内の銅層部分を残し、絶縁層３上の銅層５ａを除去する。
【００７２】
次に、図１２に示すように、上記銅配線形成工程、上記絶縁層形成工程、上記溝部形成工程、上記塗布工程、上記焼結工程及び上記除去工程を繰り返すことで、仮固定層１１上に高密度配線層１００を形成する。
【００７３】
図１２においては、図５と同様に、絶縁層３及び第２の銅配線５上に別の第１の銅配線２、別の絶縁層３、及び別の第２の銅配線５を順に形成することにより、仮固定層１１上に高密度配線層１００を形成する。
【００７４】
次に、図１３に示すように、得られた高密度配線層１００に対して、アンダーフィル材料１０を用いて半導体素子７を搭載する。
【００７５】
なお高密度配線層１００には、上述した電極９が設けられており、当該電極９は半導体素子７の電極８とはんだ８ａとを介して電気的に接続されている。
【００７６】
次に、図１４に示すように、半導体素子７を絶縁材料１２で封止する（封止工程）。絶縁材料１２は、液状、固形、又は、シート状の材料を使用することができる。絶縁材料１２は、アンダーフィル材料１０と兼用することもできる。
【００７７】
次に、図１５に示すように、キャリア１４及び仮固定層１１を剥離し、配線層付き半導体素子１０２を得る。以上に説明した工程を経ることによって、チップ同士の伝送に優れた高密度の半導体装置を、より良好な歩留まりで、かつ、経済的恩恵を得やすく、作製できる。
【００７８】
高密度配線層１００からキャリア１４を剥離する方法としては、ピール剥離、スライド剥離、又は加熱剥離等が挙げられる。また、高密度配線層１００からキャリア１４を剥離した後に、溶剤又はプラズマ等で高密度配線層１００を洗浄し、残存した仮固定層１１を除去してもよい。
【００７９】
キャリア１４を剥離する前に、仮固定層１１の剥離容易性を高める処理として、加熱処理又は光照射等が実施されてもよい。
【００８０】
半導体装置の機能を阻害しない範囲であれば、仮固定層１１が高密度配線層１００に残っていてもよい。なお、剥離したキャリア１４は、リサイクルしてもよい。
【００８１】
キャリア１４及び仮固定層１１が剥離された配線層付き半導体素子１０２において第１の銅配線２が露出する面に、はんだ又は銅パッド等の接続用電極部を新たに形成してもよい。なお、伝送密度を向上する観点から、配線層（第１及び第２の銅配線）は複数であってもよい。また、経済的恩恵を得やすい観点から、半導体素子７は複数含まれてもよい。
【００８２】
新たな接続用電極部の形成方法は特に限定しないが、例えば前述した銅ペーストを塗布し、焼結処理する方法を用いることができる。その他に、溶融ハンダを用いる方法、又はレジストを形成して電気めっき若しくは無電解めっきを施す方法を用いて新たな接続用電極部を形成してもよい。新たな接続用電極部は、単一の金属から構成されていてもよく、複数の金属から構成されていてもよい。
【００８３】
新たな接続用電極部は、例えば金、銀、銅、ニッケル、インジウム、パラジウム、スズ、又はビスマス等の少なくとも何れかを含む。
【００８４】
次に、図１６に示すように、絶縁材料１２で封止された配線層付き半導体素子１０２を切断する。これによって、絶縁材料１２で封止された状態の配線層付き半導体素子１０２を個片化して複数得ることができるため、経済的恩恵をより得やすくなる。そして、封止された配線層付き半導体素子１０２を基板１３にそれぞれ搭載し、半導体パッケージ１０３を作製する。
【００８５】
基板１３は、例えば、配線２４を備える基板コア材料２１と、基板コア材料２１上に形成された絶縁層２２と、絶縁層２２の一部から露出し、配線２４に接続している基板接続材料２３とを有する。また、基板１３には、基板接続材料２３が露出するようにアンダーフィル材料２５が形成されている。アンダーフィル材料２５は、基板１３と配線層付き半導体素子１０２との間に設けられ、基板１３と配線層付き半導体素子１０２との間の応力を緩和させる機能を有する。
【００８６】
配線層付き半導体素子１０２の絶縁層３と、基板１３が有する絶縁層２２とは、互いに同一材料から構成されてもよいし、互いに異なる材料から構成されてもよい。同様に、アンダーフィル材料１０とアンダーフィル材料２５とは、互いに同一材料から構成されてもよいし、互いに異なる材料から構成されてもよい。基板１３の線膨張係数は、半導体パッケージ１０３の反りを抑制できる観点から、例えば３０ｐｐｍ／℃以下であればよい。当該熱膨張係数は、リフロー工程及び温度サイクル試験での剥離又はクラックを抑制する観点から、２０ｐｐｍ／℃以下であることが好ましい。
【００８７】
なお、従来の半導体装置を製造するプロセスにおいて、銅配線の材料として銅ペーストを用いる場合、有機材料（例えば、絶縁層３を形成する有機材料）と当該銅ペーストとの密着性が不十分となる場合、及び、銅ペーストの焼結体である銅配線の強度が不十分となる場合があった。しかしながら、上記実施形態に係る半導体装置の製造方法を用いることで、銅配線の耐リフロー性、耐温度サイクル性、及びフレキシブル性等を十分に発現でき、高い信頼性を有する銅配線を形成可能である。
【００８８】
以上、本開示の一実施形態に係る半導体装置の製造方法について説明したが、本開示は上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。
【００８９】
上記実施形態においては、銅層１５は銅ペーストを用いて形成されているが、これに限られない。例えば、スパッタ、電気めっき、及び無電解めっきの少なくとも何れかを用いて銅層１５を形成してもよい。若しくは、スパッタ、電気めっき、及び無電解めっきの少なくとも何れかと、銅ペーストの塗布工程及び焼結工程を組み合わせることによって銅層１５を形成してもよい。なお、銅ペーストを用いて得られる銅層と、従来のスパッタ又はめっき等で得られる銅層とは、互いに銅の密度等が異なると考えられる。そのため、例えば、断面図を観察することによって銅ペーストを用いて得られた銅層か否かを判断できる。
【００９０】
また、上記実施形態においては、絶縁層３に直接露光及び現像を行うことによって溝部４を形成しているが、これに限られない。例えば、絶縁層３のフォトリソグラフィーは、レジストマスクを用いて行ってもよい。
【符号の説明】
【００９１】
１，１３…基板、２…第１の銅配線、３，２２…絶縁層、４…溝部、５…第２の銅配線、７…半導体素子、８，９…電極、１０，２５…アンダーフィル材料、１１…仮固定層、１２…絶縁材料、１４…キャリア、２１…基板コア材料、２３…基板接続材料、２４…配線、３０…配線層、１００…高密度配線層（配線体）、１０１…半導体パッケージ（半導体装置）、１０２…配線層付き半導体素子、１０３…半導体パッケージ（半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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