(57)【要約】  本開示のパワーゲーティングの制御回路は、電源スイッチトランジスタを介して電源電圧が供給される論理回路に対してクロック信号のレベルに応じたパワーゲーティングを行うか否かを、クロック信号のクロック周波数に基づいて制御する制御部を備える。
2016158242.tif 000002
【特許請求の範囲】
【請求項１】
電源スイッチトランジスタを介して電源電圧が供給される論理回路に対してクロック信号のレベルに応じたパワーゲーティングを行うか否かを、前記クロック信号のクロック周波数に基づいて制御する制御部
を備えるパワーゲーティングの制御回路。
【請求項２】
前記制御部は、
前記クロック周波数が第１の周波数である場合には、前記クロック信号のレベルに応じてオン状態とオフ状態とが切り替わるように前記電源スイッチトランジスタを制御することで、前記論理回路に対して前記パワーゲーティングが行われるようにし、
前記クロック周波数が前記第１の周波数よりも高い第２の周波数である場合には、前記クロック信号のレベルに関わらず常時オン状態となるように前記電源スイッチトランジスタを制御することで、前記論理回路に対して前記パワーゲーティングが行われないようにする
請求項１に記載のパワーゲーティングの制御回路。
【請求項３】
クロック選択信号に基づいて、前記クロック周波数が前記第１の周波数と前記第２の周波数とのいずれか一方となる前記クロック信号を出力するクロック生成回路と、
前記クロック選択信号に基づいて、前記パワーゲーティングを行うか否かを制御する制御信号を生成して前記制御部に出力する制御信号生成回路と
をさらに備える
請求項２に記載のパワーゲーティングの制御回路。
【請求項４】
クロック選択信号に基づいて、前記クロック周波数が前記第１の周波数と前記第２の周波数とのいずれか一方となる前記クロック信号を出力するクロック生成回路、をさらに備え、
前記制御部には、前記パワーゲーティングを行うか否かを制御する制御信号として、前記クロック選択信号が入力される
請求項２に記載のパワーゲーティングの制御回路。
【請求項５】
前記クロック信号のクロック波形、前記電源電圧、前記論理回路の温度、前記論理回路の消費電流または消費電力、前記論理回路のリーク電流またはリーク電力、および前記論理回路のゲート遅延のうちの１つ以上の情報と、前記クロック周波数の情報とに基づいて、前記パワーゲーティングが可能であるか否か、かつ前記パワーゲーティングを行った場合に前記消費電力が減少するか否かを判定する判定回路、をさらに備える
請求項２に記載のパワーゲーティングの制御回路。
【請求項６】
前記判定回路は、前記パワーゲーティングが可能で、かつ前記消費電力が減少すると判定した場合に、前記パワーゲーティングを行うよう指示する制御信号を前記制御部に出力する
請求項５に記載のパワーゲーティングの制御回路。
【請求項７】
電源スイッチトランジスタと、
前記電源スイッチトランジスタを介して電源電圧が供給され、クロック信号のレベルに応じたパワーゲーティングが行われる論理回路と、
前記パワーゲーティングを行うか否かを、前記クロック信号のクロック周波数に基づいて制御する制御部と
を備える半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、パワーゲーティングの制御回路および半導体デバイスに関する。
【背景技術】
【０００２】
近年、論理回路を搭載した様々な電子機器のモバイル化に伴って、電子機器に用いられる論理回路の低消費電力化が要請されている。電子機器に用いられる論理回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ等の半導体集積回路により構成されることが多い。近年では、ゲート幅の縮小や酸化膜の薄膜化など、ＣＭＯＳの製造プロセスの微細化が進んでいる。このような製造プロセスの微細化に伴い、ＣＭОＳトランジスタでのリーク電流が大きくなり、これによる消費電力も無視しできなくなってきている。これに対する対策として、論理回路が動作していない期間では、論理回路への電源供給を遮断する、パワーゲーティングと呼ばれる手法がある。例えば、特許文献１ないし４には、パワーゲーティングによってリーク電流を低減する回路が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−６５０４４号公報
【特許文献２】特開２０１２−１４８４５号公報
【特許文献３】国際公開第９９／６６６４０号
【特許文献４】特開２００２−３１９８５２号公報
【発明の概要】
【０００４】
特許文献１には、クロック周波数が比較的低い論理回路に対してパワーゲーティングを行うに際し、パワーゲーティング用の電源スイッチトランジスタをクロック信号のレベルに応じてクロック周期ごとに制御することで、動作状態でのリーク対策を行う手法が提案されている。特許文献１で提案されている手法では、クロック周波数が比較的低い場合には消費電力を低減できるが、クロック周波数が変更できるシステムに適用すると、比較的高いクロック周波数で動作させた場合にパワーゲーティングの切り替えに伴うオーバヘッドで消費電力が逆に増加したり、動作可能な周波数が低下してしまう可能性がある。
【０００５】
特許文献２には、クロック信号のパルス波形をゲート遅延によって調整することで、リーク電流を低減する手法が提案されている。特許文献２に記載の手法でも、上記特許文献１に記載の手法と同様に、比較的高いクロック周波数で動作させた場合に十分な性能が得られない可能性がある。また、クロック信号のタイミング調整にゲート遅延を使っているため、ゲート数が多くなるだけでなく、タイミング調整を含む設計が通常の同期設計用ＣＡＤ（Computer Aided Design）ツールで扱いにくいため設計工数が多くなってしまう。
【０００６】
従って、クロック周波数に応じた最適なパワーゲーティングを行うことができるようにしたパワーゲーティングの制御回路および半導体デバイスを提供することが望ましい。
【０００７】
本開示の一実施の形態に係るパワーゲーティングの制御回路は、電源スイッチトランジスタを介して電源電圧が供給される論理回路に対してクロック信号のレベルに応じたパワーゲーティングを行うか否かを、クロック信号のクロック周波数に基づいて制御する制御部を備えたものである。
【０００８】
本開示の一実施の形態に係る半導体デバイスは、電源スイッチトランジスタと、電源スイッチトランジスタを介して電源電圧が供給され、クロック信号のレベルに応じたパワーゲーティングが行われる論理回路と、パワーゲーティングを行うか否かを、クロック信号のクロック周波数に基づいて制御する制御部とを備えたものである。
【０００９】
本開示の一実施の形態に係るパワーゲーティングの制御回路または半導体デバイスでは、クロック信号のレベルに応じたパワーゲーティングを行うか否かが、クロック信号のクロック周波数に基づいて制御される。
【００１０】
本開示の一実施の形態に係るパワーゲーティングの制御回路または半導体デバイスによれば、クロック信号のレベルに応じたパワーゲーティングを行うか否かを、クロック信号のクロック周波数に基づいて制御するようにしたので、クロック周波数に応じた最適なパワーゲーティングを行うことができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であっても良い。
【図面の簡単な説明】
【００１１】
【図１】本開示の一実施の形態に係るパワーゲーティングの制御回路を備えた半導体デバイスの一構成例を示す回路図である。
【図２】図１に示した半導体デバイスにおいて、クロックパワーゲーティング制御信号ＸＯＮがＨｉｇｈの場合の動作の一例を示すタイミングチャートである。
【図３】図１に示した半導体デバイスにおいて、クロックパワーゲーティング制御信号ＸＯＮがＬｏｗの場合の動作の一例を示すタイミングチャートである。
【図４】図１に示した半導体デバイスにおいて、クロックパワーゲーティング制御信号ＸＯＮの信号レベルが切り替わる場合の動作の一例を示すタイミングチャートである。
【図５】クロック信号およびクロックパワーゲーティング制御信号の生成手法の第１の例を示す回路図である。
【図６】クロック信号およびクロックパワーゲーティング制御信号の生成手法の第２の例を示す回路図である。
【図７】低速クロック信号と高速クロック信号との一例を示すタイミングチャートである。
【図８】クロック信号およびクロックパワーゲーティング制御信号の生成手法の第３の例を示す回路図である。
【図９】温度とリークによる消費電力との関係の一例を示す特性図である。
【図１０】電源オンと電源オフとの切り替えに伴う消費電力の推移の一例を示す特性図である。
【図１１】２５℃を基準にした温度と相対ＢＥＴとの関係の一例を示す特性図である。
【図１２】パワーゲーティングによって消費電力を低減可能な温度とクロック周波数との関係の一例を示す特性図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．パワーゲーティングの制御回路を備えた半導体デバイス
１．１  構成（図１）
１．２  動作（図２〜図４）
１．３  効果
２．クロック信号およびクロックパワーゲーティング制御信号の生成例
２．１  第１の例（図５）
２．２  第２の例（図６、図７）
２．３  第３の例（図８〜図１２）
３．その他の実施の形態
【００１３】
＜１．パワーゲーティングの制御回路を備えた半導体デバイス＞
［１．１  構成］
図１は、本開示の一実施の形態に係るパワーゲーティングの制御回路を備えた半導体デバイスの一構成例を示している。
【００１４】
本実施の形態に係る半導体デバイスは、論理回路としての論理ゲート回路網３１と、複数のＤ型フリップフロップ（ＤＦＦ）とを備えている。ＤＦＦとしては、論理ゲート回路網３１の前段に配置された複数のＤＦＦ１１，ＤＦＦ１２，ＤＦＦ１３，…と、論理ゲート回路網３１の後段に配置された複数のＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３，…とを備えている。なお、論理ゲート回路網３１には、ＪＫマスタスレーブ型フリップフロップ等が接続されても良い。
【００１５】
複数のＤＦＦ１１，ＤＦＦ１２，ＤＦＦ１３，…のＤ端子にはそれぞれ、外部からのデータＤ１１，Ｄ１２，Ｄ１３，…が入力され、クロック端子にはクロック信号ＣＫが入力される。複数のＤＦＦ１１，ＤＦＦ１２，ＤＦＦ１３，…のＱ端子からはそれぞれ、データＱ１１，Ｑ１２，Ｑ１３，…が出力される。複数のＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３，…のＤ端子にはそれぞれ、論理ゲート回路網３１からのデータＤ２１，Ｄ２２，Ｄ２３，…が入力され、クロック端子にはクロック信号ＣＫが入力される。複数のＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３，…のＱ端子からはそれぞれ、データＱ２１，Ｑ２２，Ｑ２３，…が出力される。
【００１６】
半導体デバイスは、さらに、論理ゲート回路網３１に対するパワーゲーティング用の電源スイッチトランジスタＰ１，Ｎ１を備えている。半導体デバイスは、さらに、ＡＮＤゲートＧ１およびＮＡＮＤゲートＧ２を備えている。
【００１７】
電源スイッチトランジスタＰ１は、ｐＭＯＳトランジスタで構成されている。電源スイッチトランジスタＰ１は、電源電圧ＶＤＤに接続されている。電源スイッチトランジスタＰ１は、ＡＮＤゲートＧ１を介してオン／オフ状態が制御されるようになっている。
【００１８】
電源スイッチトランジスタＮ１は、ｎＭＯＳトランジスタで構成されている。電源スイッチトランジスタＮ１は、グランド電圧ＧＮＤに接続されている。電源スイッチトランジスタＮ１は、ＮＡＮＤゲートＧ２を介してオン／オフ状態が制御されるようになっている。
【００１９】
ＤＦＦ１１，ＤＦＦ１２，ＤＦＦ１３，…と、ＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３，…とには、常時、電源電圧ＶＤＤが供給されている。論理ゲート回路網３１は、電源スイッチトランジスタＰ１，Ｎ１を介して、電源電圧ＶＤＤが供給可能とされている。
【００２０】
なお、図１の回路例では電源電圧ＶＤＤ側の電源スイッチトランジスタＰ１とグランド電圧ＧＮＤ側の電源スイッチトランジスタＮ１とを併用しているが、いずれか一方の電源スイッチトランジスタのみを使用し、他方を省いても良い。この場合、他方の電源スイッチトランジスタに接続されていたＡＮＤゲートＧ１またはＮＡＮＤゲートＧ２は不要となる。また、この場合、電源電圧ＶＤＤとグランド電圧ＧＮＤとのいずれか一方が、電源スイッチトランジスタなしで論理ゲート回路網３１に直結される。
【００２１】
ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２は、論理ゲート回路網３１に対してクロック信号ＣＫのレベルに応じたパワーゲーティングを行うか否かを、クロック信号ＣＫのクロック周波数に基づいて制御する制御部としての機能を有している。ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２とには、クロック信号ＣＫと、クロックパワーゲーティング制御信号ＸＯＮとが入力されるようになっている。
【００２２】
［１．２  動作］
図２〜図４を参照して、本実施の形態に係る半導体デバイスにおけるパワーゲーティングの制御動作を説明する。図２は、クロックパワーゲーティング制御信号ＸＯＮがＨｉｇｈの場合の動作の一例を示している。図３は、クロックパワーゲーティング制御信号ＸＯＮがＬｏｗの場合の動作の一例を示している。図４は、クロックパワーゲーティング制御信号ＸＯＮの信号レベルが切り替わる場合の動作の一例を示している。
【００２３】
図２〜図４において、Ｄ＊＊は図１の各ＤＦＦのＤ端子またはＱ端子における信号波形を示す。ＰＧは、ＡＮＤゲートＧ１から出力される信号の波形を示す。ＮＧは、ＮＡＮＤゲートＧ２は、から出力される信号の波形を示す。ＰＰは、パワーゲート期間（Power Gated Period）を示す。ＩＰはアイドル期間（Idle Period）を示す。Ｔｓｌｏｗは、クロック信号ＣＫのクロック周波数が低い第１の周波数のときのクロック周期を示す。Ｔｆａｓｔは、クロック周波数が第１の周波数よりも高い第２の周波数のときのクロック周期を示す。Ｄ＊＊において、メッシュ表示は、データの処理結果が不確定状態にあることを示す。
【００２４】
クロック信号ＣＫのクロック周波数が低い第１の周波数である場合には、ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２は、クロック信号ＣＫのレベルに応じてオン状態とオフ状態とが切り替わるように電源スイッチトランジスタＰ１，Ｎ１を制御することで、論理ゲート回路網３１に対してパワーゲーティングが行われるようにする。この場合、ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２とには、図２および図４に示したように、クロックパワーゲーティング制御信号ＸＯＮとして信号レベルがＨｉｇｈとなる信号が与えられる。
【００２５】
パワーゲーティングが行われる場合、論理ゲート回路網３１に対して電源電圧ＶＤＤが供給されるタイミングは、クロック信号ＣＫのレベルによって決まる。クロック信号ＣＫがＬレベルとなるＰＰの区間では電源スイッチトランジスタＰ１，Ｎ１がオンとなり論理ゲート回路網３１が動作し、その結果がＤＦＦに取り込まれる。クロック信号ＣＫがＨレベルとなるＩＰの区間では電源スイッチトランジスタＰ１，Ｎ１がオフとなり、リーク電流を低減する。
【００２６】
ＤＦＦ１１，ＤＦＦ１２，ＤＦＦ１３，…と、ＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３，…とでは、クロック信号ＣＫの立ち上り時点で、外部からのデータＤ１１，Ｄ１２，Ｄ１３，…や論理ゲート回路網３１からの処理結果のデータＤ２１，Ｄ２２，Ｄ２３，…が保持（取り込み）される。クロック信号ＣＫがＬレベルの期間では、論理ゲート回路網３１には電源電圧ＶＤＤが供給される。
【００２７】
パワーゲーティングが行われる場合、クロック信号ＣＫがＬレベルの期間では、電源スイッチトランジスタＰ１と電源スイッチトランジスタＮ１とが、オン状態となる。このとき、論理ゲート回路網３１では、前段のＤＦＦ１１，ＤＦＦ１２，ＤＦＦ１３，…から保持出力されているデータＤ１１，Ｄ１２，Ｄ１３，…が処理されているが、その処理結果はまた、クロック信号ＣＫの次の立上り時点で後段のＤＦＦ２１，ＤＦＦ２２，ＤＦＦ２３，…に保持される。
【００２８】
一方、クロック信号ＣＫのクロック周波数が第１の周波数よりも高い第２の周波数である場合には、ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２は、クロック信号ＣＫのレベルに関わらず常時オン状態となるように電源スイッチトランジスタＰ１，Ｎ１を制御することで、論理ゲート回路網３１に対してパワーゲーティングが行われないようにする。この場合、ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２とには、図３および図４に示したように、クロックパワーゲーティング制御信号ＸＯＮとして信号レベルがＬｏｗとなる信号が与えられる。
【００２９】
［１．３  効果］
以上のように、本実施の形態によれば、クロック信号ＣＫのレベルに応じたパワーゲーティングを行うか否かを、クロック信号ＣＫのクロック周波数に基づいて制御するようにしたので、クロック周波数に応じた最適なパワーゲーティングを行うことができる。
【００３０】
本実施の形態によれば、クロックパワーゲーティング制御信号ＸＯＮがＨｉｇｈの場合、動作可能なクロック信号ＣＫの周波数は低下するが、クロック周期ごとのパワーゲーティングが行われるためリーク電力の低減が可能となる。一方、クロックパワーゲーティング制御信号ＸＯＮがＬｏｗの場合、クロック周期ごとのパワーゲーティングは行われないため、消費電力の増加や動作可能周波数の低下を招くことなく、高いクロック周波数で動作可能となる。
【００３１】
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があっても良い。以降の説明についても同様である。
【００３２】
＜２．クロック信号およびクロックパワーゲーティング制御信号の生成例＞
次に、クロック信号ＣＫおよびクロックパワーゲーティング制御信号ＸＯＮの生成例について説明する。
【００３３】
［２．１  第１の例］
図５は、クロック信号ＣＫおよびクロックパワーゲーティング制御信号ＸＯＮの生成手法の第１の例を示している。
【００３４】
この第１の例では、クロック生成回路４１とＸＯＮ生成用デコード回路４２とによって、クロック信号ＣＫおよびクロックパワーゲーティング制御信号ＸＯＮを生成する。
ＸＯＮ生成用デコード回路４２は、本開示における「制御信号生成回路」の一具体例に相当する。
【００３５】
クロック生成回路４１では、クロック選択信号ＳＬに基づいて、外部から与えられた基準クロック信号ＯＳＣ＿ＣＫから、クロック周波数が第１の周波数と第２の周波数とのいずれか一方となるクロック信号ＣＫを生成して出力する。ＸＯＮ生成用デコード回路４２は、クロック選択信号ＳＬに基づいて、クロックパワーゲーティング制御信号ＸＯＮを生成して、ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２とに出力する。ＸＯＮ生成用デコード回路４２は、クロック選択信号ＳＬによって選択されたクロック周波数に対してあらかじめ決められたＨｉｇｈまたはＬｏｗの値をクロックパワーゲーティング制御信号ＸＯＮとして出力する。
【００３６】
［２．２  第２の例］
図６は、クロック信号ＣＫおよびクロックパワーゲーティング制御信号ＸＯＮの生成手法の第２の例を示している。
【００３７】
この第２の例では、波形生成回路５１とセレクタ５２とを有するクロック生成回路５０によって、クロック信号ＣＫを生成する。また、この第２の例では、クロック選択信号ＳＬをそのまま、クロックパワーゲーティング制御信号ＸＯＮとして、ＡＮＤゲートＧ１とＮＡＮＤゲートＧ２とに出力する。
【００３８】
波形生成回路５１は、ＰＬＬ（Phase Locked Loop）回路または分周回路で構成される。波形生成回路５１は、ＰＬＬ回路と分周回路とを併用した回路構成であっても良い。
【００３９】
クロック生成回路５０では、クロック選択信号ＳＬに基づいて、外部から与えられた基準クロック信号ＯＳＣ＿ＣＫから、クロック周波数が第１の周波数と第２の周波数とのいずれか一方となるクロック信号ＣＫを生成して出力する。波形生成回路５１では、基準クロック信号ＯＳＣ＿ＣＫを分周や波形整形して２種のクロック信号ＣＫを生成してセレクタ５２に出力する。２種のクロック信号ＣＫとしては、クロック周波数が第１の周波数となる低速クロック信号ＣＫｓｌｏｗと、クロック周波数が第２の周波数となる高速クロック信号ＣＫｆａｓｔとを生成する。クロック選択信号ＳＬがＬｏｗの場合はセレクタ５２で高速クロック信号ＣＫｆａｓｔを選択し、Ｈｉｇｈの場合は低速クロック信号ＣＫｓｌｏｗを選択してクロック信号ＣＫとして出力する。
【００４０】
図７は、低速クロック信号ＣＫｓｌｏｗと高速クロック信号ＣＫｆａｓｔとの一例を示している。高速クロック信号ＣＫｆａｓｔは、クロック周期ごとのパワーゲーティングを行わない場合に用いられる。低速クロック信号ＣＫｓｌｏｗは、クロック周期ごとのパワーゲーティングを行う場合に用いられる。クロック周期ごとに電源をオンまたはオフすると、その切り替えに伴って電源スイッチトランジスタＰ１，Ｎ１の駆動や、電源オン時の論理ゲート回路網３１内の貫通電流による消費電力のオーバーヘッドが生じる。パワーゲーティングを行うか否かの判断は、高速クロック信号ＣＫｆａｓｔのクロック周波数と低速クロック信号ＣＫｓｌｏｗのクロック周波数との周波数比が１００倍や１０００倍といった大きな値である場合に行われる可能性が高い。そのような場合に、高速クロック信号ＣＫｆａｓｔを一般的な分周回路で分周してデューティー比５０％前後の低速クロック信号ＣＫｓｌｏｗを生成して使用すると電源オンの期間（ＰＰの期間）が必要以上に長くなり、リーク電流低減の効果が不十分となる。そこで、低速クロック信号ＣＫｓｌｏｗで電源オンの期間（ＰＰの期間）を規定する側のパルス幅（Ｌレベルのパルス幅）を、電源オン後に論理ゲート回路網３１が動作して正しい結果を次段のＤＦＦが受け取れる時間幅より大きくかつ適切なマージンを含む時間幅になるような分周回路を用いることが好ましい。また、低速クロック信号ＣＫｓｌｏｗのＬレベルのパルス幅は、Ｈレベルのパルス幅よりも小さくすることが好ましい。
【００４１】
［２．３  第３の例］
図８は、クロック信号ＣＫおよびクロックパワーゲーティング制御信号ＸＯＮの生成手法の第３の例を示している。
【００４２】
この第３の例では、クロック信号ＣＫの生成は、例えば上記図６のクロック生成回路５０を用いても良い。また、この第３の例では、クロックパワーゲーティング制御信号ＸＯＮを、判定情報６０に基づいてクロックパワーゲーティング判定回路６１で生成する。
【００４３】
判定情報６０としては、クロック周波数の情報と、追加パラメータとを含んでいても良い。クロック信号ＣＫによるパワーゲーティングで回路の消費電力が減るかどうかは、クロック周波数だけでなく、クロック信号ＣＫのクロック波形、電源電圧、論理ゲート回路網３１の温度、論理ゲート回路網３１の消費電流または消費電力、論理ゲート回路網３１のリーク電流またはリーク電力、および論理ゲート回路網３１のゲート遅延等のパラメータによっても変化する。そこで、追加パラメータとして、クロック信号ＣＫのクロック波形、電源電圧、論理ゲート回路網３１の温度、論理ゲート回路網３１の消費電流または消費電力、論理ゲート回路網３１のリーク電流またはリーク電力、および論理ゲート回路網３１のゲート遅延のうちの１つ以上の設定値、測定値、または推定値の情報を判定情報６０に含めても良い。
【００４４】
クロックパワーゲーティング判定回路６１は、判定情報６０に基づいて、パワーゲーティングが可能であるか否か、かつパワーゲーティングを行った場合に消費電力が減少するか否かを判定する。クロックパワーゲーティング判定回路６１は、パワーゲーティングが可能で、かつ消費電力が減少すると判定した場合に、パワーゲーティングを行うよう指示するクロックパワーゲーティング制御信号ＸＯＮを出力する
【００４５】
なお、クロックパワーゲーティング判定回路６１における判定のアルゴリズムについては、クロックパワーゲーティングによる消費電力の減少値を計算により求めても良いし、シミュレーションや試作品測定により決定した、パラメータ値に対する判定値を記録した数値表をシステムに記憶させて利用しても良い。
【００４６】
以下、図９〜図１２を参照して、具体例として、温度とクロック周波数（クロック波形）をパラメータとした判定方法の例を説明する。図９は、２５℃の値を基準とした温度とリークによる消費電力との関係の一例を示している。図１０は、電源オンと電源オフとの切り替えに伴う消費電力の推移の一例を示している。図１１は、２５℃を基準にした温度と相対ＢＥＴ（Break Even Time）との関係の一例を示している。図１２は、パワーゲーティングによって消費電力を低減可能な温度とクロック周波数との関係の一例を示している。
【００４７】
図９に示したように、ＬＳＩ（Large Scale Integration）のリークによる消費電力は温度が上がるにつれてほぼエクスポーネンシャルに増加することが知られている。そのため論理ゲート回路網３１の電源をオフにした場合の消費電力低減の効果は回路の温度が高いほど大きい。
【００４８】
ここで、図２に示したようにパワーゲーティングを行って、論理ゲート回路網３１の電源をオン／オフ制御した場合の消費電流低減の効果について考える。電源をオンからオフにした直後には、図１の電源スイッチトランジスタＰ１，Ｎ１を駆動するために電力が消費される。図１０ではＡの面積がその消費電力を示している。また電源をオフからオンにした直後には電源スイッチトランジスタＰ１，Ｎ１を駆動するための電力に加えて、電源オン後に論理ゲート回路網３１が安定するまでの間の論理ゲート回路網３１内での充放電電流や貫通電流による消費電力が発生する。図１０ではＤの面積がその消費電力を示している。
【００４９】
Ａの面積＋Ｄの面積＝Ｂの面積となるように電源オフ期間のＢの境界を設定すると、ＢＥＴで示された期間のリーク電力の低減量が電源オン／オフによる消費電力増加分と等しくなる。従って、電源オフ期間がＢＥＴよりも長い場合に全体として消費電力の低減ができる。その低減量は、図１０のＣの面積で表され、１回の電源オフ期間が長いほど低減量が大きくなる。
【００５０】
このＢＥＴの温度に対する値は試作回路の消費電力測定で求めても良いし、シミュレーションやモデル式から求めても良い。モデル式については例えば、Ｕｓａｍｉ，ｅｔ  ａｌ，による「ＩＳＱＥＤ  ｓｙｍｐｏｓｉｕｍ  ２０１０」に提示されている。図１１にそのようなモデル式から求めた２５℃を１とした場合のＢＥＴのグラフ例を示す。
【００５１】
次に、ＢＥＴから境界条件となるクロック周波数を考える。
図２において電源オフの期間＝ＢＥＴとすると、クロック信号ＣＫの１周期はＢＥＴ＋ＰＰ（電源オン期間）となる。ＰＰは、図２の「電源オン後の再安定化時間＋論路回路が演算するのに必要な遅延時間」よりも大きくする必要があるが、温度に対する変化は相対的に小さい。そのため、ある程度のマージンを付加し周波数や温度によらず一定の幅にすることができる。そこで例としてクロック周期ごとのパワーゲーティングを行わないモードでの動作周波数を１ＧＨｚ、２５℃のときのＢＥＴ＝２５ｎｓｅｃ、ＰＰ＝４ｎｓと仮定して図１１のグラフから計算した温度と境界周波数のグラフを図１２に示す。この例では境界周波数より右下の領域で消費電力の低減ができる。
【００５２】
図８の回路でクロック波形（または周波数）と温度とによる判定を上記の例で行う場合、クロックパワーゲーティング判定回路６１は、図１２と等価かその近似となる判定式または数値テーブルを用いた判定回路とし、クロックパワーゲーティング制御信号ＸＯＮを生成すれば良い。
【００５３】
＜３．その他の実施の形態＞
本開示による技術は、上記実施の形態の説明に限定されず種々の変形実施が可能である。
【００５４】
例えば、本技術は以下のような構成を取ることができる。
（１）
電源スイッチトランジスタを介して電源電圧が供給される論理回路に対してクロック信号のレベルに応じたパワーゲーティングを行うか否かを、前記クロック信号のクロック周波数に基づいて制御する制御部
を備えるパワーゲーティングの制御回路。
（２）
前記制御部は、
前記クロック周波数が第１の周波数である場合には、前記クロック信号のレベルに応じてオン状態とオフ状態とが切り替わるように前記電源スイッチトランジスタを制御することで、前記論理回路に対して前記パワーゲーティングが行われるようにし、
前記クロック周波数が前記第１の周波数よりも高い第２の周波数である場合には、前記クロック信号のレベルに関わらず常時オン状態となるように前記電源スイッチトランジスタを制御することで、前記論理回路に対して前記パワーゲーティングが行われないようにする
上記（１）に記載のパワーゲーティングの制御回路。
（３）
クロック選択信号に基づいて、前記クロック周波数が前記第１の周波数と前記第２の周波数とのいずれか一方となる前記クロック信号を出力するクロック生成回路と、
前記クロック選択信号に基づいて、前記パワーゲーティングを行うか否かを制御する制御信号を生成して前記制御部に出力する制御信号生成回路と
をさらに備える
上記（２）に記載のパワーゲーティングの制御回路。
（４）
クロック選択信号に基づいて、前記クロック周波数が前記第１の周波数と前記第２の周波数とのいずれか一方となる前記クロック信号を出力するクロック生成回路、をさらに備え、
前記制御部には、前記パワーゲーティングを行うか否かを制御する制御信号として、前記クロック選択信号が入力される
上記（２）に記載のパワーゲーティングの制御回路。
（５）
前記クロック信号のクロック波形、前記電源電圧、前記論理回路の温度、前記論理回路の消費電流または消費電力、前記論理回路のリーク電流またはリーク電力、および前記論理回路のゲート遅延のうちの１つ以上の情報と、前記クロック周波数の情報とに基づいて、前記パワーゲーティングが可能であるか否か、かつ前記パワーゲーティングを行った場合に前記消費電力が減少するか否かを判定する判定回路、をさらに備える
上記（２）に記載のパワーゲーティングの制御回路。
（６）
前記判定回路は、前記パワーゲーティングが可能で、かつ前記消費電力が減少すると判定した場合に、前記パワーゲーティングを行うよう指示する制御信号を前記制御部に出力する
上記（５）に記載のパワーゲーティングの制御回路。
（７）
電源スイッチトランジスタと、
前記電源スイッチトランジスタを介して電源電圧が供給され、クロック信号のレベルに応じたパワーゲーティングが行われる論理回路と、
前記パワーゲーティングを行うか否かを、前記クロック信号のクロック周波数に基づいて制御する制御部と
を備える半導体デバイス。
【００５５】
本出願は、日本国特許庁において２０１５年３月３０日に出願された日本特許出願番号第２０１５−０６９１０８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【００５６】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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