(57)【要約】  炭化珪素半導体装置は、炭化珪素ドリフト層（２０）の表層部に距離Ｗ１離れて設けられ、ｐ型不純物濃度が炭化珪素ドリフト層（２０）のｎ型不純物濃度より高い一対の第１ウェル領域（３０）と、第１ウェル領域（３０）の底部に隣接して、距離Ｗ１より０．８μｍ以上大きな距離Ｗ２離れて設けられ、ｐ型不純物濃度が炭化珪素ドリフト層（２０）のｎ型不純物濃度より高く、第１ウェル領域（３０）の１．１倍以上４．２倍以下の一対の第２ウェル領域（３１）と、一対の第１ウェル領域（３０）および一対の第２ウェル領域（３１）のそれぞれの間に設けられ、ｎ型不純物濃度が炭化珪素ドリフト層（２０）より高く、第２ウェル領域（３１）のｐ型不純物濃度より低い高濃度ＪＦＥＴ領域（２２）と、を備える。オン電圧の上昇を抑制しつつリーク電流を低減することができる。
2017081935.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体基板と、
前記炭化珪素基板上に設けられた第１導電型の炭化珪素ドリフト層と、
前記炭化珪素ドリフト層の表層部に距離Ｗ１離れて設けられ、第２電型の不純物濃度ｐ１が、前記炭化珪素ドリフト層の第１導電型の不純物濃度ｎ１に対してｐ１＞ｎ１の関係を有する第２導電型の一対の第１ウェル領域と、
前記第１ウェル領域の底部に隣接して、前記距離Ｗ１より０．８μｍ以上大きな距離Ｗ２離れて設けられ、第２導電型の不純物濃度ｐ２が、前記炭化珪素ドリフト層の第１導電型の不純物濃度ｎ１に対してｐ２＞ｎ１の関係を有し、前記ｐ１に対して１．１×ｐ２≦ｐ１≦４．２×ｐ２の関係を有する第２導電型の一対の第２ウェル領域と、
前記一対の第１ウェル領域のそれぞれの表層部に設けられた一対の第１導電型のソース領域と、
前記一対の第１ウェル領域間および前記一対の第２ウェル領域間に設けられ、第１導電型の不純物濃度ｎ２が、前記ｎ１に対してｎ２＞ｎ１の関係を有し、前記ｐ２に対してｎ２＜ｐ２の関係を有し、前記第２ウェル領域よりも深く形成された第１導電型の高濃度ＪＦＥＴ領域と、
を備えた炭化珪素半導体装置。
【請求項２】
前記ｐ２が、前記ｐ１に対して１．８×ｐ２≦ｐ１≦３．６×ｐ２の関係を有する請求項１に記載の炭化珪素半導体装置。
【請求項３】
素子終端部に第２導電型の耐圧保持領域をさらに備え、前記耐圧保持領域の第２導電型の不純物濃度ｐ５は、前記ｐ２と等しい請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
平面視で、前記ソース領域の幅が、前記第２ウェル領域の幅の０．９倍以上１．１倍以下である請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記第２ウェル領域の底部に隣接して、前記距離Ｗ２より大きな距離Ｗ３離れて設けられ、第２導電型の不純物濃度ｐ４が、前記ｎ１に対してｐ４＞ｎ１の関係を有し、前記ｐ２に対してｐ４＞ｐ２の関係を有する第２導電型の一対の第３ウェル領域をさらに備えた請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
炭化珪素基板上に第１導電型の炭化珪素ドリフト層を結晶成長させる第１工程と、
前記炭化珪素ドリフト層上に第１の注入マスクを形成し、前記炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、前記炭化珪素ドリフト層の表層部に第２導電型の第１ウェル領域を形成する第２工程と、
前記炭化珪素ドリフト層上に前記第１の注入マスクより幅が大きい第２の注入マスクを形成し、前記炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、前記第１ウェル領域の底部に隣接する領域に第２導電型の第２ウェル領域を形成する第３工程と、
前記第１ウェル領域の表層部に、第１導電型の不純物イオンを注入して第１導電型のソース領域を形成する第４工程と、
前記炭化珪素ドリフト層の表面から前記第１ウェル領域の深さを超える領域に第１導電型の不純物イオンを注入して第１導電型の高濃度ＪＦＥＴ領域を形成する第５工程と、
を備える炭化珪素半導体装置の製造方法。
【請求項７】
前記ソース領域は前記炭化珪素ドリフト層上に前記第２の注入マスクが形成された状態で前記第１導電型の不純物イオンを注入して形成される請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第１の注入マスクは前記第２の注入マスクの幅を小さく加工して形成される請求項６または７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第３工程は、素子終端部にも第２導電型の不純物イオンを注入して、前記第２ウェル領域とともに前記素子終端部に第２導電型の耐圧保持領域を形成する請求項６から８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素などのワイドバンドギャップ半導体材料は、シリコンに比べ絶縁破壊耐量が高いので、シリコン材料を用いる場合よりも基板の不純物濃度を高めて、基板の抵抗を低減することが可能である。この基板の低抵抗化によって、パワー素子のスイッチング動作における損失を低減することができる。また、ワイドギャップ半導体材料は、シリコンに比べ熱伝導度が高く、機械的強度も優れているので、小型で低損失、且つ高効率のパワーデバイスを実現可能な材料として期待されている。【０００３】
炭化珪素を用いたパワー半導体装置（炭化珪素パワー半導体装置）には、例えば、金属／絶縁体／半導体接合の電界効果型トランジスタであるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。【０００４】
従来の炭化珪素半導体装置では、ｎ型の炭化珪素基板上にエピタキシャル成長させたｎ型炭化珪素ドリフト層内に、ｎ型のソース領域と、ソース領域の下側にｐ型不純物濃度を約１０１９ｃｍ−３にして形成した第１のｐウェル領域と、ソース領域の横方向のゲート接点側にｐ型不純物濃度を第１のウェル領域より２桁以上低い約１０１６〜約１０１７ｃｍ−３にして形成した第２のｐウェル領域と、ソース接点側にｐ型不純物濃度を約５×１０１８〜約１×１０２１ｃｍ−３にして形成し、ソース接点に接続されたウェルコンタクト領域であるｐ＋プラグ領域と、ソース領域の上側にｎ型不純物濃度を約１０１５〜１０１９ｃｍ−３にして形成した閾値調整領域を備えていた（例えば、特許文献１参照）。【０００５】
また、他の従来の炭化珪素半導体装置では、ｎ型の炭化珪素基板上にエピタキシャル成長させたｎ型の炭化珪素ドリフト層内に、ｎ型のソース領域と、ソース領域の下側にｐ型不純物濃度が１×１０１７〜５×１０１８ｃｍ−３の第１のｐウェル領域である第２ベース領域と、ソース領域の横方向のゲート電極側に、第２ベース領域よりｐ型不純物濃度が低く５×１０１５〜５×１０１８ｃｍ−１の第２のｐウェル領域である第１ベース領域と、第１ベース領域の底部に、炭化珪素ドリフト層よりもｎ型不純物濃度が高いｎ型の高濃度層とを備えていた（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１９３０２０号公報
【特許文献２】特開２０１１−４９２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、パワー半導体装置は一般に縦型構造をしており、ドリフト層で耐圧が保持される。炭化珪素半導体装置がＭＯＳＦＥＴである場合、オフ状態でドレイン電極に印加された高い電圧により、炭化珪素半導体装置内部のｐｎ接合面に大きなＰＮ接合電界が生じる。ＰＮ接合電界強度が大きい場合、ｐｎ接合の信頼性低下やリーク電流の増大といった問題点が生じる。従来の設計手法によりＰＮ接合電界強度を低減するには、隣接するウェル領域間の離間距離を短くする、ウェル領域を浅く形成する、隣接するウェル領域間の不純物濃度を低減するなどの方法が用いられてきた。これらの方法を用いてＰＮ接合電界強度を低減すると、オン状態のオン電圧が上昇するといった問題点が生じるため、炭化珪素半導体装置を設計する際には、ＰＮ接合電界強度とオン電圧とのトレードオフの関係から用途に適した条件を選択して設計しなければならず、オン電圧の上昇を抑制しつつＰＮ接合電界強度を低減することはできなかった。【０００８】
特許文献１に記された従来の炭化珪素半導体装置にあっては、ｐ型不純物の濃度が異なる２つのウェル領域をソース領域の下側と横方向のゲート電極側に設けていたが、特許文献１には、構造と製造方法が記述されているのみで、オン電圧の上昇を抑制しつつオフ状態のＰＮ接合電界強度を低減する具体的手法についての記述が無く、どのようにすればよいか不明であるといった問題点があった。【０００９】
また、特許文献２に記された従来の炭化珪素半導体装置にあっては、ｐ型不純物の濃度が異なる２つのウェル領域をソース領域の下側と横方向のゲート電極側に設け、ソース領域の下側のウェル領域の底部に、炭化珪素ドリフト層よりもｎ型不純物濃度が高いｎ型の高濃度層を形成して、炭化珪素ドリフト層のうち離間したウェル領域で挟まれた領域であるＪＦＥＴ領域の抵抗を低減していたが、特許文献２には、オン電圧の上昇を抑制しつつオフ状態のＰＮ接合電界強度を低減する具体的手法について記述が無く、どのようにすればよいか不明であるといった問題点があった。【００１０】
本発明は、上述のような問題を解決するためになされたもので、オン電圧の上昇を抑制しつつＰＮ接合電界強度を低減させてオフ時のリーク電流を低減することができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る炭化珪素半導体装置は、炭化珪素半導体基板と、炭化珪素基板上に設けられた第１導電型の炭化珪素ドリフト層と、炭化珪素ドリフト層の表層部に距離Ｗ１離れて設けられ、第２電型の不純物濃度ｐ１が、炭化珪素ドリフト層の第１導電型の不純物濃度ｎ１に対してｐ１＞ｎ１の関係を有する第２導電型の一対の第１ウェル領域と、第１ウェル領域の底部に隣接して、距離Ｗ１より０．８μｍ以上大きな距離Ｗ２離れて設けられ、第２導電型の不純物濃度ｐ２が、炭化珪素ドリフト層の第１導電型の不純物濃度ｎ１に対してｐ２＞ｎ１の関係を有し、前記ｐ１に対して１．１×ｐ２≦ｐ１≦４．２×ｐ２の関係を有する第２導電型の一対の第２ウェル領域と、一対の第１ウェル領域のそれぞれの表層部に設けられた一対の第１導電型のソース領域と、一対の第１ウェル領域間および一対の第２ウェル領域間に設けられ、第１導電型の不純物濃度ｎ２が、ｎ１に対してｎ２＞ｎ１の関係を有し、ｐ２に対してｎ２＜ｐ２の関係を有する第１導電型の高濃度ＪＦＥＴ領域と、を備える。【００１２】
また、本発明に係る炭化珪素半導体装置の製造方法は、炭化珪素基板上に第１導電型の炭化珪素ドリフト層を成長させる第１工程と、炭化珪素ドリフト層上に第１の注入マスクを形成し、炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、炭化珪素ドリフト層の表層部に第２導電型の第１ウェル領域を形成する第２工程と、炭化珪素ドリフト層上に第１の注入マスクより幅が大きい第２の注入マスクを形成し、炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、第１ウェル領域の底部に隣接する領域に第２導電型の第２ウェル領域を形成する第３工程と、第１ウェル領域の表層部に、第１導電型の不純物イオンを注入して第１導電型のソース領域を形成する第４工程と、炭化珪素ドリフト層の表面から第１ウェル領域の深さを超える領域に第１導電型の不純物イオンを注入して第１導電型の高濃度ＪＦＥＴ領域を形成する第５工程と、を備える。
【発明の効果】
【００１３】
本発明に係る炭化珪素半導体装置によれば、オン電圧の上昇を抑制しつつＰＮ接合電界強度を低減させてオフ時のリーク電流を低減することができる炭化珪素半導体装置を提供できる。【００１４】
また、本発明に係る炭化珪素半導体装置の製造方法によれば、オン電圧の上昇を抑制しつつＰＮ接合電界強度を低減させてオフ時のリーク電流を低減することができる炭化珪素半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構造を示す模式断面図である。
【図２】本発明の実施の形態１における炭化珪素半導体装置の製造方法を示す図である。
【図３】従来の炭化珪素半導体装置の構造を示す模式断面図である。
【図４】従来の炭化珪素半導体装置および本発明の炭化珪素半導体装置のＰＮ接合電界強度とオン電圧との関係を示す図である。
【図５】炭化珪素半導体装置のオフ状態でのＰＮ接合電界強度に対するリーク電流の測定結果を示す図である。
【図６】従来の炭化珪素半導体装置および本発明の炭化珪素半導体装置の断面の電界強度分布を示す等値線図である。
【図７】高濃度ＪＦＥＴ領域の深さの割合とＰＮ接合電界強度との関係を示す図である。
【図８】高濃度ＪＦＥＴ領域の深さの割合とオン電圧との関係を示す図である。
【図９】高濃度ＪＦＥＴ領域の深さの割合とＰＮ接合およびオン電圧のトレードオフ改善指標との関係を示す図である。
【図１０】本発明の実施の形態１における炭化珪素半導体装置の第１ウェル領域の端部と第２ウェル領域の端部との間の距離ｄ１−２とＰＮ接合電界強度との関係を示す図である。
【図１１】本発明の実施の形態１における炭化珪素半導体装置の第１ウェル領域の端部と第２ウェル領域の端部との間の距離ｄ１−２とオン状態でのオン電圧の関係を示す図である。
【図１２】本発明の炭化珪素半導体装置および従来の炭化珪素半導体装置のＰＮ接合電界強度とオン電圧との関係を示す図である。
【図１３】本発明の実施の形態１における炭化珪素半導体装置の第２ウェル領域のｐ型不純物濃度に対する第１ウェル領域のｐ型不純物濃度の比γとＰＮ接合電界強度との関係を示す図である。
【図１４】本発明の実施の形態１における炭化珪素半導体装置の第２ウェル領域のｐ型不純物濃度に対する第１ウェル領域のｐ型不純物濃度の比γとオン電圧との関係を示す図である。
【図１５】本発明の実施の形態１における炭化珪素半導体装置および従来の炭化ケイ素半導体装置の耐圧とオン電圧との関係を示す図である。
【図１６】本発明の実施の形態１における炭化珪素半導体装置および従来の炭化珪素半導体装置の耐圧とリーク電流との関係を示す図である。
【図１７】本発明の実施の形態２における炭化珪素半導体装置の構造を示す模式断面図である。
【図１８】本発明の実施の形態３における炭化珪素半導体装置の構造を示す模式断面図である。
【図１９】本発明の実施の形態４における炭化珪素半導体装置の構造を示す模式断面図である。
【図２０】本発明の実施の形態４における炭化珪素半導体装置の製造方法を示す図である。
【図２１】本発明の実施の形態５における炭化珪素半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
まず、本発明の実施の形態１における炭化珪素半導体装置の構成を説明する。なお、本発明においては、第１導電型をｎ型、第２導電型をｐ型として説明する。図１は、本発明の実施の形態１における炭化珪素半導体装置の構造を示す模式断面図である。本実施の形態１では炭化珪素半導体装置がＭＯＳＦＥＴである場合について説明する。なお、図１は炭化珪素半導体装置のユニットセルの構成であり、炭化珪素半導体装置は図１のユニットセルが横方向に複数並んで構成される。
【００１７】
本発明において、縦方向と言う場合には、炭化珪素半導体装置の炭化珪素基板１０の法線方向を指し、例えば図１においては紙面上下方向を言う。また、横方向と言う場合には炭化珪素基板１０の面方向を言い、例えば図１においては紙面左右方向を言う。さらに、深さおよび厚さは縦方向の距離を言い、幅は横方向の距離を言う。また、表面側とは例えば図１において紙面上側を指し、裏面側とは紙面下側を指す。また、平面視とは、縦方向から横方向に平行な面を見た場合を言う。
【００１８】
図１において、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板１０の第１の主面上に、ｎ型の炭化珪素ドリフト層２０がエピタキシャル成長により形成されている。炭化珪素基板１０は、第１の主面の面方位が（０００１）面でｃ軸方向に対して４°傾斜されている。
【００１９】
炭化珪素ドリフト層２０の表面側には、第１不純物であるアルミニウム（Ａｌ）をｐ型不純物として含有するｐ型の第１ウェル領域３０が形成され、第１ウェル領域３０より炭化珪素基板１０側に、第１ウェル領域３０に接してｐ型の第２ウェル領域３１が形成されている。第２ウェル領域は、第１ウェル領域３１と電気的に接続されている。第２ウェル領域３１は、第１ウェル領域３０よりもｐ型不純物濃度を低くして形成されている。図１に示すように第１ウェル領域３０と第２ウェル領域３１とは、炭化珪素半導体装置のユニットセル内において横方向に距離Ｗ１および距離Ｗ２離間して形成されており、離間した間隔は、第２ウェル領域３１の方が第１ウェル領域３０よりも大きくなっている。すなわち、距離Ｗ２＞距離Ｗ１である。なお、以下では、図１に示すように第１ウェル領域３０および第２ウェル領域３１の横方向に離間した間隔を離間距離と呼ぶ。また、ソース領域４０やウェルコンタクト領域３５についても同様に横方向に離間した間隔を離間距離と呼ぶ。
【００２０】
ＭＯＳＦＥＴでは炭化珪素ドリフト層２０のうち、ユニットセル内で離間したウェル領域の間の領域はＪＦＥＴ領域と呼ばれる。ＪＦＥＴ領域２１は表面側に、炭化珪素ドリフト層２０よりｎ型不純物濃度を高くして形成した高濃度ＪＦＥＴ領域２２を有している。従って、高濃度ＪＦＥＴ領域２２はＪＦＥＴ領域２１に含まれるものであり、ＪＦＥＴ領域２１の全てが高濃度ＪＦＥＴ領域２２であってもよい。高濃度ＪＦＥＴ領域２２は、少なくとも第１ウェル領域３０の離間距離Ｗ１と同等の幅で、第１ウェル領域３０の底部と同等の深さまで形成される。図１では、高濃度ＪＦＥＴ領域２２が第１ウェル領域３０の離間距離Ｗ１と同等の幅で、第２ウェル領域３１の底部を超えた一点鎖線で示した深さまで形成されているが、高濃度ＪＦＥＴ領域２２の幅は第２ウェル領域３１の離間距離Ｗ２と同等の幅である方がさらに好ましい。以下では、高濃度ＪＦＥＴ領域２２をＪＦＥＴ領域２１と区別する必要がない場合は、単にＪＦＥＴ領域２１と呼ぶことがある。
【００２１】
第１ウェル領域３０の表層部には、第２不純物である窒素（Ｎ）をｎ型不純物として含有するｎ型のソース領域４０が、第１ウェル領域３０より浅く形成されている。さらに、第１ウェル領域３０の表層部には、ソース領域４０に接してソース領域４０より深く、ｐ型のウェルコンタクト領域３５が形成されている。ウェルコンタクト領域３５は、第１ウェル領域３０と電気的に接続されている。
【００２２】
高濃度ＪＦＥＴ領域２２の表面、高濃度ＪＦＥＴ領域２２とソース領域４０とに挟まれた部分の第１ウェル領域３０の表面、およびソース領域４０の一部の表面に亘って酸化物絶縁体で構成されるゲート絶縁膜５０が形成されている。さらに、ゲート絶縁膜５０上には、高濃度ＪＦＥＴ領域２２および高濃度ＪＦＥＴ領域２２とソース領域４０とに挟まれた部分の第１ウェル領域３０に対向してゲート電極６０が形成されている。なお、第１ウェル領域３０のうちゲート絶縁膜５０を介してゲート電極６０と対向し、炭化珪素半導体装置がオン状態の場合に反転層が形成される領域をチャネル領域という。
【００２３】
ゲート電極６０上には、ゲート絶縁膜５０が存在する範囲に亘って、酸化物絶縁体で構成される層間絶縁膜５５が形成されている。ソース領域４０のうちゲート絶縁膜５０で覆われていない領域と、ウェルコンタクト領域３５のうちソース領域４０と接する側の一部とには、ソース電極８０と炭化珪素との接触抵抗を低減するための表面側オーミック電極７０が形成されている。表面側オーミック電極７０上と層間絶縁膜５５上とには、ソース電極８０が形成されている。また、炭化珪素基板１０の第１の主面と反対側の第２の主面、すなわち、裏面側には、裏面側オーミック電極７１が形成されており、裏面側オーミック電極７１上にドレイン電極８１が形成されている。
【００２４】
さらに、炭化珪素半導体装置のユニットセルが存在しない領域の一部において、ゲート電極６０は層間絶縁膜５５に開けられたゲートコンタクトホールを介して、ゲートパッドおよびゲート配線と電気的に短絡している（図示せず）。
【００２５】
以上のように、炭化珪素半導体装置は構成される。
【００２６】
次に、炭化珪素半導体装置の製造方法について説明する。図２は本発明の実施の形態１における炭化珪素半導体装置の製造方法を示す図である。
【００２７】
まず、図２（ａ）に示すように、第１の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板１０の表面上に、化学気相堆積（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりｎ型の炭化珪素ドリフト層２０をエピタキシャル成長させる。炭化珪素ドリフト層２０のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３であり、炭化珪素ドリフト層２０の厚さは、例えば、５μｍ〜５０μｍである。
【００２８】
次に、図２（ｂ）に示すように、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスク９０ａを形成し、ｐ型の第１不純物であるＡｌをイオン注入してｐ型の第１ウェル領域３０を形成する。Ａｌのイオン注入の深さは、炭化珪素ドリフト層２０の厚さを超えない深さとし、例えば、０．５μｍ〜３μｍとする。また、イオン注入されたＡｌの不純物濃度は、例えば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であって、炭化珪素ドリフト層２０のｎ型不純物濃度より高くする。Ａｌをイオン注入した後、注入マスク９０ａを除去する。
【００２９】
次に、図２（ｃ）に示すように、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスク９０ｂを形成し、ｐ型の第１不純物であるＡｌをイオン注入してｐ型の第２ウェル領域３１を形成する。注入マスク９０ｂの幅は、第１ウェル領域３０を形成した場合の注入マスク９０ａの幅より広くしておく。Ａｌのイオン注入の深さは、炭化珪素ドリフト層２０の厚さを超えない深さであって、第１ウェル領域３０の厚さよりも深い深さとし、例えば、０．６μｍ〜４μｍ程度をピークとする深さであってよい。また、イオン注入されたＡｌの不純物濃度は、炭化珪素ドリフト層２０のｎ型不純物濃度より高く、第１ウェル領域３０の不純物濃度未満とし、例えば、第１ウェル領域３０の不純物濃度の０．１倍以上１倍未満とする。Ａｌをイオン注入した後、注入マスク９０ｂを除去する。
【００３０】
次に、図２（ｄ）に示すように、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスク９０ｃを形成し、ｎ型の第２不純物であるＮをイオン注入してｎ型のソース領域４０を形成する。Ｎのイオン注入深さは、第１ウェル領域３０の厚さより浅くする。また、イオン注入したＮの不純物濃度は、例えば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３であって、第１ウェル領域３０のｐ型不純物濃度より高くする。Ｎをイオン注入した後、注入マスク９０ｃを除去する。
【００３１】
次に、図２（ｅ）に示すように、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスク９０ｄを形成し、ｐ型の第１不純物であるＡｌをイオン注入してｐ型のウェルコンタクト領域３５を形成する。図１に示すようにウェルコンタクト領域３５は、ソース領域４０の表層部から第１ウェル領域３０の内部に達する深さで形成される。ウェルコンタクト領域３５は、第１ウェル領域３０と、ソース電極８０に電気的に接続された表面側オーミック電極７０との良好な電気的接触を得るために設けるものである。ウェルコンタクト領域３５のｐ型不純物濃度は、第１ウェル領域３０のｐ型不純物濃度より高いことが好ましい。Ａｌをイオン注入する際には、ウェルコンタクト領域３５を低抵抗化するために、炭化珪素ドリフト層２０を形成した炭化珪素基板１０を１５０℃以上に加熱することが好ましい。Ａｌをイオン注入した後、注入マスク９０ｄを除去する。
【００３２】
次に、図２（ｆ）に示すように、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスク９０ｅを形成し、ｎ型の第２不純物であるＮをイオン注入し、ＪＦＥＴ領域２１のｎ型不純物濃度を炭化珪素ドリフト層２０のｎ型不純物濃度より高くして、ｎ型のＪＦＥＴ領域２１内にｎ型不純物の濃度が高い高濃度ＪＦＥＴ領域２２を形成する。図２（ｆ）では、高濃度ＪＦＥＴ領域２２の幅を第１ウェル領域３０の離間距離と同等に示したが、高濃度ＪＦＥＴ領域２２は第２ウェル領域３１の離間距離と同等の幅で形成する、あるいはＪＦＥＴ領域２１を包含するように形成するのがさらに好ましい。また、高濃度ＪＦＥＴ領域を形成する深さは、図１中および図２（ｆ）中に示した一点鎖線まで、すなわち第２ウェル領域３１の底部を超える深さまで形成するのが好ましい。イオン注入されるＮのｎ型不純物濃度は、第１ウェル領域３０および第２ウェル領域３１のｐ型不純物濃度より低くするのが好ましく、例えば、５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３であってよい。この理由は、第１ウェル領域３０および第２ウェル領域３１に対して高濃度ＪＦＥＴ領域２２の不純物濃度を相対的に低くすることで、第１ウェル領域３０および第２ウェル領域３１と高濃度ＪＦＥＴ領域２２との間に形成されるｐｎ接合に逆バイアスが印加された際に、高濃度ＪＦＥＴ領域２２側に空乏層が伸びるようにするためである。Ｎをイオン注入した後、注入マスク９０ｅを除去する。
【００３３】
次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００℃〜１９００℃、３０秒〜１時間のアニールを行い、イオン注入されたＮおよびＡｌを活性化させる。
【００３４】
次に、第１ウェル領域３０、ソース領域４０、ウェルコンタクト領域３５を含む炭化珪素ドリフト層２０の表面を熱酸化して、所望の厚みのゲート絶縁膜５０を形成する。続いて、ゲート絶縁膜５０上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターンニングすることによりゲート電極６０を形成する。
【００３５】
次に、層間絶縁膜５５を減圧ＣＶＤ法により形成する。続いて、層間絶縁膜５５とゲート絶縁膜５０を貫き、ウェルコンタクト領域３５とソース領域４０とに到達するコンタクトホールを形成する。
【００３６】
次に、スパッタ法などによりニッケル（Ｎｉ）を主成分とする金属膜を形成し、６００℃〜１１００℃の温度で熱処理を行い、Ｎｉを主成分とする金属膜と炭化珪素とを反応させて炭化珪素層と金属膜との間にシリサイドを形成する。続いて、層間絶縁膜５５上に残留したシリサイド以外の金属膜を硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。この処理により、表面側オーミック電極７０が形成される。
【００３７】
次に、炭化珪素基板１０の第２の主面である裏面に、Ｎｉを主成分とする金属膜を形成し、熱処理することにより、炭化珪素基板１０の裏面に裏面側オーミック電極７１を形成する。
【００３８】
その後、炭化珪素基板１０の表面側にスパッタ法または蒸着法によりＡｌ等の金属配線を形成し、フォトリソグラフィー技術により所定の形状に加工することで、表面側オーミック電極７０に接触するソース電極８０と、ゲート電極６０に接触するゲートパッドおよびゲート配線を形成する。さらに、炭化珪素基板１０の裏面の裏面側オーミック電極７１の表面上に金属膜を形成することによりドレイン電極８１を形成し、図２（ｇ）に示すように炭化珪素半導体装置が完成する。
【００３９】
以上に述べた工程により、炭化珪素半導体装置は製造される。
【００４０】
次に、本発明の実施の形態１の構成による炭化珪素半導体装置の効果について説明する。
【００４１】
本実施の形態１の炭化珪素半導体装置は、上述のように第１ウェル領域３０の下部に、第１ウェル領域３０よりｐ型不純物の濃度が低く、離間距離が大きい、すなわち幅が狭い第２ウェル領域３１を形成し、ＪＦＥＴ領域２１内にｎ型不純物の濃度を高くした高濃度ＪＦＥＴ領域２２を有している。このような第２ウェル領域３１と高濃度ＪＦＥＴ領域２２を有しない従来の炭化珪素半導体装置との比較により、本発明の実施の形態１の構成による炭化珪素半導体装置の効果について説明する。
【００４２】
図３は、従来の炭化珪素半導体装置の構造を示す模式断面図である。図３の炭化珪素半導体装置は、図１の本発明の炭化珪素半導体装置と同様、ＭＯＳＦＥＴである。図３の従来の炭化珪素半導体装置は、図１の本発明の炭化珪素半導体装置と比較して、第２ウェル領域が無い。
【００４３】
図３に示す従来の炭化珪素半導体装置では、ＭＯＳＦＥＴのオフ状態で、炭化珪素ドリフト層２０と第１ウェル領域３０とのＰＮ接合電界強度を低減するには、以下の３つの手段を用いるのが一般的な設計手法である。第１に、隣接する第１ウェル領域３０間の離間距離を小さくする。第２に、第１ウェル領域３０を浅く形成する。第３に、隣接する第１ウェル領域３０間の高濃度ＪＦＥＴ領域２２の不純物濃度を低下させる。しかし、上記いずれの場合もオフ状態でＰＮ接合電界強度を低下させるように設計すると、オン状態でのオン電圧が上昇してしまい、ＰＮ接合電界強度の低減とオン電圧の低減とはトレードオフの関係にあった。
【００４４】
ＪＦＥＴ領域２１におけるオン状態でのオン電圧による電圧降下は、特に６００Ｖ耐圧や１２００Ｖ耐圧などの低耐圧デバイスでは、全体の電圧降下に対する寄与が大きく損失増加の原因となる。また、３３００Ｖ耐圧以上の高耐圧デバイスではドリフト層の不純物濃度が低いため、ＪＦＥＴ領域における空乏層の広がりが大きくなり、電流経路が狭窄される影響で、電圧降下量の絶対値が大きくなる。
【００４５】
一方、本発明の実施の形態１に係る炭化珪素半導体装置では、ＪＦＥＴ領域２１にｎ型不純物濃度を炭化珪素ドリフト層２０より高くした高濃度ＪＦＥＴ領域２２を設け、第２ウェル領域３１を第１ウェル領域３０の下部に設けることにより、ゲート絶縁膜５０に印加される電界強度の上昇を抑制しながら、同じオン電圧あたりのオフ状態でのＰＮ接合電界強度を低減することができる。
【００４６】
本発明の効果についてデバイスシミュレーションを用いて定量的に検証した。デバイスシミュレーションに用いた本発明の炭化珪素半導体装置は図１に示した通りである。従来の炭化珪素半導体装置は図３に示した構造であるが、ＪＦＥＴ領域２１のｎ型不純物の濃度を増減でき、ＪＦＥＴ領域２１内に高濃度ＪＦＥＴ領域２２を有する場合があるものとした。デバイスシミュレーションでは、本発明の炭化珪素半導体装置および従来の炭化珪素半導体装置のゲート絶縁膜５０に印加される電界強度がともに等しく、一定値になるようにＪＦＥＴ領域２１のｎ型不純物濃度や第１あるいは第２ウェル領域の離間距離などのパラメータを調整した。以下の説明では、図３に示す従来の炭化珪素半導体装置を構造Ａ、図１に示す本発明の炭化珪素半導体装置を構造Ｂと呼ぶ。
【００４７】
まず、オフ状態でのＰＮ接合電界強度とオン状態でのオン電圧との関係について検証した。
【００４８】
構造Ａの従来の炭化珪素半導体装置では、ＰＮ接合電界強度を低減させるには上記のように第１ウェル領域３０を浅く形成するが、ゲート絶縁膜５０に印加される電界を一定に保つために、第１ウェル領域を形成する深さを低減させることに伴ってＪＦＥＴ領域２１のｎ型不純物の濃度を低減させた。すなわち、ゲート絶縁膜５０に印加される電界強度を一定に保った場合のＰＮ接合電界強度とオン電圧との関係を調べた。一方、構造Ｂの本発明の炭化珪素半導体装置では、第２ウェル領域３１を形成し、高濃度ＪＦＥＴ領域２２のｎ型不純物の濃度を炭化珪素ドリフト層２０より高くして、ゲート絶縁膜５０に印加される電界強度を一定に保った場合のＰＮ接合電界強度とオン電圧との関係を調べた。
【００４９】
構造Ａの従来の炭化珪素半導体装置、および構造Ｂの本発明の炭化珪素半導体装置ともに第１ウェル領域３０の離間距離を１．４μｍとし、ゲート絶縁膜５０に印加される電界強度がドレイン電圧６００Ｖの場合に２ＭＶ／ｃｍで一定となるようにした。また、構造Ｂの本発明の炭化珪素半導体装置では、第２ウェル領域３１の幅は第１ウェル領域３０の幅より狭く、すなわち離間距離は第２ウェル領域３１の方が大きく、第２ウェル領域３１を形成するための注入マスクの幅を、第１ウェル領域３０を形成するための注入マスクの幅より片側０．４μｍ〜０．７μｍ大きくした。すなわち、第２ウェル領域３１の離間距離を２．２μｍ〜２．８μｍの範囲で変化させた。
【００５０】
図４はデバイスシミュレーションにより計算した従来の炭化珪素半導体装置および本発明の炭化珪素半導体装置のＰＮ接合電界強度とオン電圧との関係を示す図である。図４では、構造Ａの従来の炭化珪素半導体装置の計算結果を三角形印で、構造Ｂの本発明の炭化珪素半導体装置の計算結果を四角形印で示した。図４から、構造Ａの従来の炭化珪素半導体装置では、第１ウェル領域３０を形成する深さを浅くしてＰＮ接合電界強度が低減するに従い、オン電圧が急激に上昇しているが、構造Ｂの本発明の炭化珪素半導体装置では、第２ウェル領域３１の離間距離を小さくしてＰＮ接合電界強度が低減するのに伴うオン電圧の上昇が、構造Ａの従来の炭化珪素半導体装置に比べ、緩やかであることが分かる。また、構造Ｂの本発明の炭化珪素半導体装置では、構造Ａの従来の炭化珪素半導体装置と同等のオン電圧を得る場合のＰＮ接合電界強度が０．３ＭＶ／ｃｍ程度低く抑えられていることが分かる。
【００５１】
図５は、炭化珪素半導体装置のオフ状態でのＰＮ接合電界強度に対するリーク電流の測定結果を示す図である。図５は、実際に試作した炭化珪素半導体装置を用いて測定した結果であり、横軸は設計に基づき計算したオフ状態でのＰＮ接合電界強度であり、縦軸は対数表示したオフ状態でのリーク電流の実測値である。図５から分かるように、ＰＮ接合電界強度の増加に対してリーク電流は対数的に増加し、０．３ＭＶ／ｃｍのＰＮ接合電界強度を低減すると、オフ状態でのリーク電流を約１桁低減することができる。すなわち、本発明の炭化珪素半導体装置は、オン電圧を従来の炭化珪素半導体装置と同等にした場合に、ＰＮ接合電界強度を０．３ＭＶ／ｃｍ程度低減することができるから、リーク電流を約１桁低減することができ、炭化珪素半導体装置の信頼性を大幅に向上させることができるといった効果が得られる。
【００５２】
図６は、従来の炭化珪素半導体装置および本発明の炭化珪素半導体装置の断面の電界強度分布を示す図である。図６（ａ）は構造Ａの従来の炭化珪素半導体装置、図６（ｂ）は構造Ｂの本発明の炭化珪素半導体装置であり、それぞれ構造Ａおよび構造Ｂのオフ状態のＭＯＳＦＥＴに１２００Ｖのドレイン電圧を印加した場合の電界強度分布をデバイスシミュレーションで計算した等値線図である。図６（ａ）と図６（ｂ）との比較から分かるように、図６（ａ）に示す従来の炭化珪素半導体装置では、電界強度が大きい領域が第１ウェル領域３０の端部に集中しているのに対し、図６（ｂ）に示す本発明の炭化珪素半導体装置では、第２ウェル領域３１を有しているので、電界強度が大きい領域が第１ウェル領域３０および第２ウェル領域３１の各々の端部に集中している。この結果、本発明の炭化珪素半導体装置では、ドレイン電圧が印加された場合のＰＮ接合電界強度の値が低減され、オフ状態でのリーク電流が低減される。
【００５３】
次に、ＪＦＥＴ領域２１中の高濃度ＪＦＥＴ領域２２の厚みがＰＮ接合電界強度およびオン電圧に与える影響について、デバイスシミュレーションを用いて計算した。図７は、高濃度ＪＦＥＴ領域の深さの割合とＰＮ接合電界強度の関係を示す計算結果であり、図８は高濃度ＪＦＥＴ領域の深さの割合とオン電圧の関係を示す計算結果である。図７および図８において、横軸は高濃度ＪＦＥＴ領域の深さの割合であり、高濃度ＪＦＥＴ領域２２の厚さを、第１ウェル領域３０の深さで除したものである。すなわち、第１ウェル領域３０の深さに対する高濃度ＪＦＥＴ領域２２の厚さを、高濃度ＪＦＥＴ領域２２の深さの割合と定義する。従って、図７および図８では、横軸が１より大きく２より小さい範囲についての計算結果を記しているので、高濃度ＪＦＥＴ領域２２の厚さが第１ウェル領域３０の深さの１倍より大きく２倍より小さい範囲の計算結果を記している。
【００５４】
なお、本検討では構造Ａの従来の炭化珪素半導体装置においても、ＪＦＥＴ領域２１のｎ型不純物濃度を高め高濃度ＪＦＥＴ領域２２としている。
【００５５】
また、図７および図８には、構造Ｂの本発明の炭化珪素半導体装置について、第１ウェル領域３０の深さに対する第２ウェル領域３１の深さの割合を、２通りに変化させた場合の計算結果も記した。図７および図８の凡例中の括弧内にその割合を示しており、具体的には、第２ウェル領域３１の深さを第１ウェル領域３０の深さで除した値が２．０の場合と、１．５の場合とについて計算した。
【００５６】
なお、ここで言う第１ウェル領域３０および第２ウェル領域３１の深さは、炭化珪素ドリフト層２０の表面からの深さである。第１ウェル領域３０の深さに対する第２ウェル領域３１の深さの割合が２．０の場合は、第１ウェル領域３０と第２ウェル領域３１とが同じ厚さであることを意味する。さらに、第１ウェル領域３０の深さに対する第２ウェル領域３１の深さの割合が２．０であって、図７および図８の横軸である高濃度ＪＦＥＴ領域２２の深さの割合が２の場合には、第１ウェル領域３０と第２ウェル領域３１とを合わせたウェル領域の厚さと高濃度ＪＦＥＴ領域２２の厚さとが同じであることを意味する。
【００５７】
また、図７および図８の結果を計算したデバイスシミュレーションでは、図１に示すように、第２ウェル領域３１の幅を第１ウェル領域３０の幅より小さくしており、すなわち第２ウェル領域３１の離間距離Ｗ２は、第１ウェル領域３０の離間距離Ｗ１より大きく、第２ウェル領域３１を形成するための注入マスクの幅を、第１ウェル領域３０を形成するための注入マスクの幅より片側０．５μｍ大きくした。
【００５８】
さらに、構造Ａの従来の炭化珪素半導体装置および構造Ｂの２通りの本発明の炭化珪素半導体装置の合計３つの炭化珪素半導体装置のそれぞれについて、オフ状態で６００Ｖのドレイン電圧を印加した場合のゲート絶縁膜５０にかかる電界強度が２ＭＶ／ｃｍで一定値となるように高濃度ＪＦＥＴ領域２２のｎ型不純物濃度を調整した。
【００５９】
図７に示すように、ＰＮ接合電界強度は、高濃度ＪＦＥＴ領域２２の深さの割合が大きくなるに伴い大きくなるが、構造Ｂの本発明の炭化珪素半導体装置は、構造Ａの従来の炭化珪素半導体装置に比べ、ＰＮ接合電界強度が小さく、特に第１ウェル領域３０の深さに対する第２ウェル領域３１の深さの割合が２．０の方が、１．５の場合よりもＰＮ接合電界強度を低減できている。すなわち、第１ウェル領域３０の深さに対する第２ウェル領域３１の深さの割合は大きい方が好適であることが分かる。
【００６０】
一方、図８に示すように、オン電圧は、高濃度ＪＦＥＴ領域２２の深さの割合が大きくなるに伴い小さくなっているが、構造Ａの従来の炭化珪素半導体装置と構造Ｂの本発明の炭化珪素半導体装置との差は小さく、ほとんど同じである。つまり、図７および図８の結果から、構造Ｂの本発明の炭化珪素半導体装置は、構造Ａの従来の半導体装置と比較して、オン電圧を増加させずにＰＮ接合電界強度を低減することができることが分かる。
【００６１】
図９は、高濃度ＪＦＥＴ領域の深さの割合とＰＮ接合電界およびオン電圧のトレードオフ改善指標との関係を示す図である。図９の縦軸のトレードオフ改善指標は、図７の縦軸のＰＮ接合電界強度と、図８の縦軸のオン電圧との積である。すなわち、図９においては、縦軸の値が小さいほどＰＮ接合電界強度およびオン電圧の低減効果が大きいことを示しており、炭化珪素半導体装置を設計する上での指標とすることができる。つまり、トレードオフ改善指標が低い構造を選択すれば、オン電圧を同じにする場合にはＰＮ接合電界強度をより低減でき、ＰＮ接合電界強度を同じにする場合にはオン電圧をより低減できる。
【００６２】
図９に示すように、トレードオフ改善指標は、菱形印で示した本発明の炭化珪素半導体装置の構造Ｂ（２．０）が最も小さく、ＰＮ接合電界強度およびオン電圧の低減効果が最も大きいことが分かる。次いで、四角形印で示した本発明の炭化珪素半導体装置の構造Ｂ（１．５）が小さく、三角形印で示した従来の炭化珪素半導体装置の構造Ａが最も大きくなっている。すなわち、構造Ｂの本発明の炭化珪素半導体装置は、第１ウェル領域３０の深さに対する高濃度ＪＦＥＴ領域２２の厚さが、１倍より大きく２倍より小さい範囲において、構造Ａの従来の炭化珪素半導体装置より、ＰＮ接合電界強度およびオン電圧の低減効果が大きく好適であることが分かる。また、第１ウェル領域３０の深さに対する第２ウェル領域３１の深さを大きくした方が、ＰＮ接合電界強度およびオン電圧の低減効果が大きく好適であることが分かる。
【００６３】
次に、第１ウェル領域３０の端部と第２ウェル領域３１の端部との間の距離ｄ１−２と、オフ状態のＰＮ接合電界強度およびオン状態のオン電圧との関係についてデバイスシミュレーションにより検討した。デバイスシミュレーションでは、図６に示したように、炭化珪素半導体装置は線対称の形状を呈するとして半分の領域について計算した。従って、第１ウェル領域３０の端部と第２ウェル領域３１の端部との間の距離ｄ１−２は、線対称の対称軸の両側で同じである。第１ウェル領域３０の端部と第２ウェル領域３１の端部との間の距離ｄ１−２として、第１ウェル領域３０を形成する場合の注入マスクの幅２ｄ１と、第２ウェル領域３１を形成する場合の注入マスクの幅２ｄ２との差の半分を距離ｄ１−２として用いた。すなわち、ｄ１−２＝ｄ１−ｄ２である。なお、ｄ１、ｄ２はそれぞれの注入マスクの幅の半分である。注入マスクの幅は、それぞれ隣接する第１ウェル領域３０および第２ウェル領域３１の離間距離にほぼ等しく、距離ｄ１−２は、第１ウェル領域３０および第２ウェル領域３１のそれぞれの離間距離の差の半分にほぼ等しい。
【００６４】
また、炭化珪素半導体装置は、図１および図３の断面構造が横方向に複数並んだ構造をしているので、第１ウェル領域３０を形成する場合の注入マスクの幅２ｄ１と、第２ウェル領域３１を形成する場合の注入マスクの幅２ｄ２との差の半分は、第１ウェル領域３０の幅と第２ウェル領域３１の幅の差に−１／２を乗じた値にほぼ等しい。従って、それぞれの注入マスクの幅の差２ｄ１−２ｄ２に−２を乗じた値を第１ウェル領域３０の端部と第２ウェル領域３１の端部との間の距離と定義してよい。
【００６５】
以下において、距離ｄ１−２が０の場合は、第１ウェル領域３０を形成するマスクの幅２ｄ１と第２ウェル領域３１を形成するマスクの幅２ｄ２とが等しいことを意味する。また、距離ｄ１−２が負の数値の場合は、第１ウェル領域３０を形成するマスクの幅２ｄ１が第２ウェル領域３１を形成するマスクの幅２ｄ２より小さいことを意味し、第１ウェル領域３０の離間距離Ｗ１が第２ウェル領域３１の離間距離Ｗ２より小さく、第１ウェル領域３０の幅が第２ウェル領域３１の幅より大きいことを意味する。
【００６６】
本検討では、オフ状態でドレイン電圧を６００Ｖとした場合に、ゲート絶縁膜５０に印加される電界強度が２ＭＶ／ｃｍで一定となるように、高濃度ＪＦＥＴ領域２２のｎ型不純物の濃度を調整した。
【００６７】
図１０は、構造Ｂの本発明の炭化珪素半導体装置における第１ウェル領域の端部と第２ウェル領域の端部との間の距離ｄ１−２とＰＮ接合電界強度との関係を示す図である。図１０において、横軸は第１ウェル領域３０を形成する場合の注入マスクの幅２ｄ１と、第２ウェル領域３１を形成する場合の注入マスクの幅２ｄ２との差の半分から求めた距離ｄ１−２であり、距離ｄ１−２は第１ウェル領域３０の離間距離Ｗ１と第２ウェル領域３１の離間距離Ｗ２との差の半分にほぼ等しいので離間距離の差とも言え、横軸の値に−２を乗じた値は、第１ウェル領域３０の幅と第２ウェル領域３１の幅との差とも言える。また、図１０の縦軸はオフ状態のＰＮ接合電界強度である。
【００６８】
図１０から分かるように、距離ｄ１−２が−０．４μｍ以上、すなわち−０．４μｍ〜０μｍでは、距離ｄ１−２の変化によるＰＮ接合電界強度の変化は小さく、第１ウェル領域３０の幅と第２ウェル領域３１の幅との差を変化させてＰＮ接合電界強度を調整する設計を行おうとしても、ＰＮ接合電界強度を大きく変化させることができず、設計自由度が小さいことが分かる。
【００６９】
一方、距離ｄ１−２が−０．４μｍ以下では、距離ｄ１−２が小さくなるに従い、すなわち第１ウェル領域３０の幅と第２ウェル領域３１の幅との差の絶対値が大きくなるに従い、ＰＮ接合電界強度が大きくなっているのが分かる。これはＰＮ接合電界強度を、第１ウェル領域３０の幅と第２ウェル領域３１の幅との差で調整可能なことを示しており、設計自由度が高まるので好ましい。
【００７０】
図１１は、構造Ｂの本発明の炭化珪素半導体装置における第１ウェル領域の端部と第２ウェル領域の端部との間の距離ｄ１−２とオン状態でのオン電圧の関係を示す図である。図１１の横軸は図１０と同じであり、同じ意味を有する。図１１から分かるように、距離ｄ１−２が小さいほど、すなわち距離ｄ１−２の絶対値が大きいほど、オン電圧は小さくなることが分かる。
【００７１】
図１２は、図１０および図１１の計算結果から得た、ＰＮ接合電界強度とオン電圧との関係を示す図である。図１２の横軸は、図１０の縦軸で示したＰＮ接合電界強度であり、図１２の縦軸は、図１１の縦軸で示したオン電圧である。図１２では、構造Ｂの本発明の炭化珪素半導体装置の計算結果を破線で示し、構造Ａの従来の炭化珪素半導体装置の計算結果を菱形印で示した。構造Ａの従来の炭化珪素半導体装置は、第２ウェル領域が無いため、第１ウェル領域の幅と第２ウェル領域の幅の差は０であり、計算ポイントは差が０の１点のみであるので、図１２においても１点しか示されていない。
【００７２】
図１２中に破線で示した構造Ｂの本発明の炭化珪素半導体装置の計算結果には、距離ｄ１−２がそれぞれ−０．３μｍ、−０．４μｍ、−０．５μｍの場合のポイントを指し示した。距離ｄ１−２が−０．３μｍより大きく、すなわち距離ｄ１−２の絶対値が小さくなるに従い、破線で示した計算結果は図１２の左上に向かい、距離ｄ１−２が−０．５μｍより小さく、すなわち距離ｄ１−２の絶対値が大きくなるに従い、破線で示した計算結果は図１２の右下に向かう。
【００７３】
図１２中の破線の計算結果が示すように、構造Ｂの本発明の炭化珪素半導体装置では、距離ｄ１−２が−０．４μｍの前後で特性が大きく変化していることが分かる。すなわち、距離ｄ１−２の絶対値が０．４μｍより小さい場合には、ＰＮ接合電界強度はほとんど変化しないにも関わらず、距離ｄ１−２の絶対値が小さくなるに従いオン電圧が大きくなっており、ＰＮ接合電界強度とオン電圧とのトレードオフの関係は無くなっていると言える。一方、距離ｄ１−２の絶対値が０．４μｍより大きい場合には、距離ｄ１−２の絶対値が大きくなるに従い、ＰＮ接合電界強度は大きくなるがオン電圧は小さくなっており、ＰＮ接合電界強度とオン電圧とのトレードオフの関係が維持されていることが分かる。
【００７４】
上述したように図４および図７〜図９の検討結果から、本発明の炭化珪素半導体装置は、ＰＮ接合電界強度とオン電圧とのトレードオフの関係を維持したまま、従来の炭化珪素半導体装置に比較して同じオン電圧に対するＰＮ接合電界強度を低減することができた。これは、図４および図７〜図９の検討では、本発明の炭化珪素半導体装置の第２ウェル領域３１の離間距離Ｗ２が第１ウェル領域３０の離間距離Ｗ１より０．８μｍ以上大きかったためである。
【００７５】
しかし、図１０〜図１２の検討結果が示すように、本発明の炭化珪素半導体装置では、第２ウェル領域３１の離間距離Ｗ２と第１ウェル領域３０の離間距離Ｗ１との差が０．８μｍ未満、すなわち距離ｄ１−２の絶対値が０．４μｍ未満になると、ＰＮ接合電界強度とオン電圧とのトレードオフの関係が無くなるので、例えば、オン電圧を所望の値以下に低減した設計ができないといった問題が生じる場合がある。すなわち、第１ウェル領域３０の離間距離Ｗ２を第２ウェル領域３１の離間距離Ｗ１よりも０．８μｍ以上小さくする、言い換えれば、第１ウェル領域３０の幅を第２ウェル領域３１の幅よりも０．８μｍ以上大きくすることにより、ＰＮ接合電界強度とオン電圧とのトレードオフの関係を維持したまま、ＰＮ接合電界強度とオン電圧との積で表されるトレードオフ改善指標を低く抑制した炭化珪素半導体装置の設計自由度を高くすることができる。
【００７６】
また、図１２中に示した構造Ａの従来の炭化珪素半導体装置の計算結果と、構造Ｂの本発明の炭化珪素半導体装置の計算結果を比較すると、同じオン電圧でも構造Ｂの本発明の炭化珪素半導体装置の方がＰＮ接合電界を約０．２３ＭＶ／ｃｍ低減することができており、図５で示したようにリーク電流を低減できることが分かる。
【００７７】
次に、第１ウェル領域３０のｐ型不純物の濃度と第２ウェル領域３１のｐ型不純物の濃度との関係、言い換えると、第１ウェル領域３０を形成する際のｐ型不純物の注入ドーズ量と第２ウェル領域３１を形成する際のｐ型不純物の注入ドーズ量との関係について検討を行った。第１ウェル領域３０のｐ型不純物の濃度を第２ウェル領域３１のｐ型不純物の濃度で除した値、すなわち第２ウェル領域３１のｐ型不純物の濃度に対する第１ウェル領域３０のｐ型不純物の濃度の比をγとして、γを変化させた場合のオフ状態のＰＮ接合電界およびオン状態のオン電圧をデバイスシミュレーションにより計算した。
【００７８】
図１３は、第２ウェル領域のｐ型不純物濃度に対する第１ウェル領域のｐ型不純物濃度の比γとＰＮ接合電界強度との関係を示す図である。また、図１４は、第２ウェル領域のｐ型不純物濃度に対する第１ウェル領域のｐ型不純物濃度の比γとオン電圧の関係を示す図である。
【００７９】
図１３に示すように、ＰＮ接合電界強度はγ＝３の付近で最小となっており、γ＝１．１〜４．２の範囲で２．５ＭＶ／ｃｍ以下となっている。一方、図１４に示すように、オン電圧はγ＝１．８付近で最小となっており、γ＝１．１〜５．３の範囲で小さくなっている。さらに、γ＝１．３〜４．２の範囲で十分に小さくなっている。
【００８０】
オン電圧が最小となるγ＝１．８のＰＮ接合電界強度は、図１３から２．４６ＭＶ／ｃｍであり、図１３からＰＮ接合電界が２．４６ＭＶ／ｃｍ以下となるγは、γ＝１．８〜３．６の範囲である。図１４に戻って、γ＝１．８〜３．６の範囲のオン電圧を見ると十分に小さいので好ましいことが分かる。
【００８１】
ＰＮ接合電界強度とオン電圧とは両方とも小さいことが好ましいので、上記のように、第２ウェル領域３１のｐ型不純物濃度に対する第１ウェル領域３０のｐ型不純物濃度の比γは、１．１≦γ≦４．２の範囲が好ましく、１．８≦γ≦３．６の範囲がさらに好ましい。第１ウェル領域３０に対して言い換えると、第１ウェル領域３０のｐ型不純物濃度に対する第２ウェル領域３１のｐ型不純物濃度の比１／γは、０．２３≦１／γ≦０．９１の範囲が好ましく、０．２７≦１／γ≦０．５６の範囲がさらに好ましい。すなわち、第２ウェル領域３１にイオン注入されるＡｌの不純物濃度は、第１ウェル領域３０の不純物濃度の０．２３倍以上０．９１倍以下の範囲が好ましく、０．２７倍以上０．５６倍以下の範囲がさらに好ましい。上記はデバイスシミュレーションの結果から求めた１／γの適切な範囲であるが、実際の炭化珪素半導体装置では製造誤差の影響を考慮して、第２ウェル領域３１にイオン注入されるＡｌの不純物濃度は、第１ウェル領域３０の不純物濃度の０．２倍以上０．９５倍以下の範囲が好ましく、０．２５倍以上０．６倍以下の範囲がさらに好ましい。
【００８２】
図１５は、本発明の実施の形態１における炭化珪素半導体装置および従来の炭化ケイ素半導体装置の耐圧とオン電圧との関係を示す図である。図１５において、三角形印で示した構造Ａは、作製した従来の炭化珪素半導体装置における測定結果であり、四角形印で示した構造Ｂは、作製した本発明の炭化珪素半導体装置における測定結果である。図１５に示すように、構造Ａの従来の炭化珪素半導体装置と、構造Ｂの本発明の炭化珪素半導体装置とは、耐圧およびオン電圧が同等になることが分かる。
【００８３】
図１６は、本発明の実施の形態１における炭化珪素半導体装置および従来の炭化珪素半導体装置の耐圧とリーク電流との関係を示す図である。図１６において、三角形印で示した構造Ａは、作製した従来の炭化珪素半導体装置における測定結果であり、四角形印で示した構造Ｂは、作製した本発明の炭化珪素半導体装置における測定結果である。図１６に示すように、構造Ｂの本発明の炭化珪素半導体装置は、構造Ａの従来の炭化珪素半導体装置に対して、同程度の耐圧を保持しつつ、リーク電流を低減できることが分かる。
【００８４】
すなわち、図１５および図１６の測定結果が示すように、本発明の炭化珪素半導体装置では、従来の炭化珪素半導体装置に比較して、同じオン電圧、同じ耐圧に対するＰＮ接合電界強度を低減し、リーク電流を低減することができる。
【００８５】
以上のように本発明の実施の形態１によれば、オフ状態のＰＮ接合電界強度とオン状態のオン電圧との積であるトレードオフ改善指標を低減できるので、ＰＮ接合電界強度およびオン電圧の一方あるいは両方を低減でき、リーク電流の低減や炭化珪素半導体素子の損失を低減できるといった効果を奏する。
【００８６】
また、第１ウェル領域３０の底部に隣接して第２ウェル領域３１を設けても、オフ状態のＰＮ接合電界強度とオン状態のオン電圧とのトレードオフの関係を維持できる条件を示したので、ＰＮ接合電界強度とオン電圧とのトレードオフの関係を利用して設計自由度の高い炭化珪素半導体装置を得ることができるといった効果を奏する。
【００８７】
実施の形態２．
図１７は、本発明の実施の形態２における炭化珪素半導体装置の構造を示す模式断面図である。図１７において、図１と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、ｐ型の第３ウェル領域をさらに備えた構成が相違している。
【００８８】
第３ウェル領域３２は、第２ウェル領域３１の下側に、第２ウェル領域３１と電気的に接続されて形成される。また、互いに隣接する第３ウェル領域３２の離間距離Ｗ３は、第２ウェル領域３１の離間距離Ｗ２よりも大きく、すなわち第３ウェル領域３２の幅は第２ウェル領域３１の幅より小さく形成される。さらに、第３ウェル領域のｐ型不純物濃度は、炭化珪素ドリフト層２０のｎ型不純物濃度より高く、第２ウェル領域３１のｐ型不純物濃度より低い。
【００８９】
以上のように、本実施の形態２に示すように、第３ウェル領域３２をさらに備えることによって、実施の形態１の炭化珪素半導体装置と同様に、オフ状態のＰＮ接合電界強度とオン状態でのオン電圧との積で表されるトレードオフ改善指標を低くすることができるといった効果が得られる。また、第３ウェル領域３２の下側に、さらに複数のウェル領域を設ける場合も同様である。
【００９０】
実施の形態３．
図１８は、本発明の実施の形態３における炭化珪素半導体装置の構造を示す模式断面図である。図１８において、図１と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、製造方法が異なり、第２ウェル領域を形成した後に第１ウェル領域を形成し、第２ウェル領域と同時に素子終端部の耐圧保持領域を形成する点が相違している。
【００９１】
まず、第１の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板１０の表面上に、化学気相堆積（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によりｎ型の炭化珪素ドリフト層２０をエピタキシャル成長させる。炭化珪素ドリフト層２０のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３であり、炭化珪素ドリフト層２０の厚さは、例えば、５μｍ〜５０μｍである。
【００９２】
次に、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の第１不純物であるＡｌをイオン注入する。注入マスクには、図１８に示す第２ウェル領域３１と素子終端部の耐圧保持領域３３との両方を形成できるようにパターンニングされた注入マスクを形成する。Ａｌのイオン注入の深さは炭化珪素ドリフト層２０の厚さを超えない０．６μｍ〜４μｍとし、イオン注入されるＡｌの不純物濃度は、第１ウェル領域３０の不純物濃度の０．１倍以上１倍未満の範囲で、炭化珪素ドリフト層２０のｎ型不純物の濃度より高くする。これにより、図１８に示すように第２ウェル領域３１と耐圧保持領域３３とが同じ注入マスクで同時に形成される。耐圧保持領域３３は素子終端部に形成される。その後、注入マスクを除去する。
【００９３】
次に、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の第１不純物であるＡｌをイオン注入することで、第１ウェル領域３０を形成する。Ａｌのイオン注入の深さは炭化珪素ドリフト層２０の厚さを超えない０．５μｍ〜３μｍとし、第２ウェル領域３１の深さより浅く形成し、第１ウェル領域３０と第２ウェル領域３１とは電気接続される。イオン注入するＡｌの不純物濃度は、炭化珪素ドリフト層のｎ型不純物濃度より高くし、第２ウェル領域３１のｐ型不純物濃度より高くする。第１ウェル領域３０のｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であってよい。第１ウェル領域３０を形成した後、注入マスクを除去する。
【００９４】
その後は、実施の形態１で説明した工程と同じ工程により炭化珪素半導体装置が製造される。
【００９５】
以上のように、本実施の形態３に示した炭化珪素半導体装置の製造方法によれば、第２ウェル領域３１と素子終端部の耐圧保持領域３３とを同時に形成することで、写真製版工程を１回減らすことが可能となり、炭化珪素半導体装置の製造コストを低減することができるといった効果が得られる。
【００９６】
実施の形態４．
図１９は、本発明の実施の形態４における炭化珪素半導体装置の構造を示す模式断面図である。また、図２０は、本実施の形態４における炭化珪素半導体装置の製造方法を示す図である。図１９および図２０において、図１および図２と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、製造方法が異なり、第２ウェル領域３１を形成するための注入マスクを用いてソース領域を形成する点が相違している。
【００９７】
まず、実施の形態１に記した方法により、炭化珪素基板１０の表面上に炭化珪素ドリフト層２０をエピタキシャル成長させる。炭化珪素ドリフト層２０のｎ型不純物濃度は、実施の形態１と同様、例えば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３であり、炭化珪素ドリフト層２０の厚さは、例えば、５μｍ〜５０μｍである。
【００９８】
次に、実施の形態１に記した方法により、炭化珪素ドリフト層２０の表面に第１ウェル領域３０を形成する。Ａｌのイオン注入の深さは炭化珪素ドリフト層２０の厚さを超えない０．５μｍ〜３μｍとし、イオン注入するＡｌの不純物濃度は、実施の形態１と同様、例えば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３とする。
【００９９】
次に、実施の形態１に記した方法により、図２０（ａ）に示すように、炭化珪素ドリフト層２０の表面に注入マスク９１を形成し、Ａｌをイオン注入して第２ウェル領域３１を離間距離Ｗ２で形成する。Ａｌのイオン注入の深さは炭化珪素ドリフト層２０の厚さを超えない０．６μｍ〜４μｍとし、イオン注入するＡｌの不純物濃度は、実施の形態１と同様、例えば、第１ウェル領域３０の不純物濃度の０．１倍以上１倍未満とする。本実施の形態３の製造方法では、Ａｌをイオン注入した後の工程が実施の形態１とは異なり、第２ウェル領域３１を形成するために用いた注入マスク９１を、第２ウェル領域３１を形成した後に除去せず、同じ注入マスク９１を用いてソース領域４０を形成する。
【０１００】
次に、図２０（ｂ）に示すように、第２ウェル領域３１を形成した際に用いた注入マスク９１を用いて、ｎ型の第２不純物であるＮをイオン注入してソース領域４０を形成する。Ｎのイオン注入の深さは第１ウェル領域３０の深さより浅くする。また、イオン注入するＮの不純物濃度は、第１ウェル領域３０のｐ型不純物濃度を超えるものとし、例えば、実施の形態１と同様、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３とする。ソース領域４０を形成した後、注入マスク９１を除去する。
【０１０１】
その後は、実施の形態１で説明した工程と同じ工程により炭化珪素半導体装置が製造される。この結果、図１９に示すように、ソース領域４０の端部と第２ウェル領域３１の端部とが、横方向のほぼ同じ位置に形成された炭化珪素半導体装置が製造される。すなわち、製造誤差により±１０％程度の差が生じるものの、ソース領域４０の離間距離は第２ウェル領域３１の離間距離Ｗ２の０．９倍以上１．１倍以下で形成される。
【０１０２】
以上のように、本実施の形態４に示した炭化珪素半導体装置の製造方法によれば、第２ウェル領域３１とソース領域４０とを同じ注入マスク９１で形成することで、写真製版工程を１回減らすことが可能となり、炭化珪素半導体装置の製造コストを低減することができるといった効果が得られる。
【０１０３】
実施の形態５．
図２１は本実施の形態５の炭化珪素半導体装置の製造方法を示す図である。本実施の形態５で説明する炭化珪素半導体装置は、実施の形態１で示した炭化珪素半導体装置と同様の構成である。本発明の実施の形態１とは、製造方法が異なり、第２ウェル領域を第１ウェル領域よりも先に形成し、第１ウェル領域３０の形成には第２ウェル領域３１の形成に用いた注入マスクを加工して利用する点が相違している。
【０１０４】
まず、実施の形態１に記した方法により、炭化珪素基板１０の表面上に炭化珪素ドリフト層２０をエピタキシャル成長させる。炭化珪素ドリフト層２０のｎ型不純物濃度は、実施の形態１と同様、例えば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３であり、炭化珪素ドリフト層２０の厚さは、例えば、５μｍ〜５０μｍである。
【０１０５】
次に、図２１（ａ）に示すように、炭化珪素ドリフト層２０の表面にフォトレジストなどにより注入マスク９２を形成し、ｐ型の第１不純物であるＡｌをイオン注入し、第２ウェル領域３１を形成する。Ａｌのイオン注入の深さは炭化珪素ドリフト層２０の厚さを超えない０．６μｍ〜４μｍとし、イオン注入されるＡｌの不純物濃度は、第１ウェル領域３０の不純物濃度の０．１倍以上１倍未満の範囲で、炭化珪素ドリフト層２０のｎ型不純物の濃度より高くする。
【０１０６】
次に、第２ウェル領域３１の形成に用いた注入マスク９２を、エッチング、キュア、あるいはアッシングなどの方法により加工して、注入マスク９２の幅を所定量削減し、図２１（ｂ）に示すように、第１ウェル領域３０を形成するための注入マスク９２ａを形成する。その後、ｐ型不純物であるＡｌをイオン注入することで、第１ウェル領域３０を形成する。Ａｌのイオン注入の深さは炭化珪素ドリフト層２０の厚さを超えない０．５μｍ〜３μｍとし、第２ウェル領域３１の深さより浅く形成し、第１ウェル領域３０と第２ウェル領域３１とを電気接続する。イオン注入するＡｌの不純物濃度は、炭化珪素ドリフト層のｎ型不純物濃度より高くし、第２ウェル領域３１のｐ型不純物濃度より高くする。第１ウェル領域３０のｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であってよい。第１ウェル領域３０を形成した後、注入マスク９２ａを除去する。
【０１０７】
その後は、実施の形態１で説明した工程と同じ工程により炭化珪素半導体装置が製造される。
【０１０８】
以上のように、本実施の形態５に示した炭化珪素半導体装置の製造方法によれば、第１ウェル領域３０と第２ウェル領域３１との写真製版ずれが回避され、同一の特性を持った炭化珪素半導体装置を再現性良く作製することが可能となり、炭化珪素半導体装置の製造歩留りを改善することができるといった効果が得られる。
【符号の説明】
【０１０９】
１０  炭化珪素基板
２０  炭化珪素ドリフト層、２１  ＪＦＥＴ領域、２２  高濃度ＪＦＥＴ領域
３０  第１ウェル領域、３１  第２ウェル領域、３５  コンタクト領域
４０  ソース領域
５０  ゲート絶縁膜、５５  層間絶縁膜
６０  ゲート電極
７０  表面側オーミック電極、７１  裏面側オーミック電極
８０  ソース電極、８１  ドレイン電極
【図１】
2017081935.tif 000003
【図２】
2017081935.tif 000004
【図３】
2017081935.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2017081935.tif 000009
【図８】
2017081935.tif 000010
【図９】
2017081935.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2017081935.tif 000016
【図１５】
2017081935.tif 000017
【図１６】
2017081935.tif 000018
【図１７】
2017081935.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成29年12月15日(2017.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素半導体基板と、
前記炭化珪素半導体基板上に設けられた第１導電型の炭化珪素ドリフト層と、
前記炭化珪素ドリフト層の表層部に複数設けられた第２導電型の第１ウェル領域と、
複数の前記第１ウェル領域のそれぞれの底部に隣接して設けられた第２導電型の第２ウェル領域と、
複数の前記第１ウェル領域のそれぞれの表層部に設けられた第１導電型のソース領域と、
複数の前記第１ウェル領域間および複数の前記第２ウェル領域間に、前記第２ウェル領域よりも深く形成され、第１導電型の不純物濃度が前記炭化珪素ドリフト層よりも大きい第１導電型の高濃度ＪＦＥＴ領域と、
前記高濃度ＪＦＥＴ領域の表面、前記第１ウェル領域の表面、および前記ソース領域の表面に、前記高濃度ＪＦＥＴ領域、前記第１ウェル領域、および前記ソース領域に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート絶縁膜に接して設けられたゲート電極と、
を備え、
複数の前記第２ウェル領域の間隔Ｗ２は、複数の第１ウェル領域の間隔Ｗ１よりも０．８μｍ以上大きく、
前記第１ウェル領域の第２導電型の不純物濃度は、前記第２ウェル領域の前記第２導電型の不純物濃度の１．１倍以上４．２倍以下である炭化珪素半導体装置。
【請求項２】
前記第１ウェル領域の第２導電型の不純物濃度は、前記第２ウェル領域の第２導電型の不純物濃度の１．８倍以上３．６倍以下である請求項１に記載の炭化珪素半導体装置。
【請求項３】
複数の前記ソース領域の間隔が、複数の前記第２ウェル領域の間隔の０．９倍以上１．１倍以下である請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記高濃度ＪＦＥＴ領域の幅は、前記第２ウェル領域が位置する深さにおいて前記間隔Ｗ２に等しい請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記第１ウェル領域の厚さは０．５μｍ以上３μｍ以下である請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記第２ウェル領域は、第２導電型の不純物濃度のピークが、前記炭化珪素ドリフト層の表面から０．６μｍ以上４μｍ以下に位置する請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記第２ウェル領域と第２導電型の不純物濃度が等しい第２導電型の耐圧保持領域を素子終端部に備えた請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
複数の前記第２ウェル領域の底部にそれぞれ隣接して設けられた第２導電型の第３ウェル領域をさらに備え、
複数の前記第３ウェル領域の間隔Ｗ３は、前記間隔Ｗ２より大きく、
前記第２ウェル領域の第２導電型の不純物濃度は、前記第３ウェル領域の第２導電型の不純物濃度よりも大きい請求項１から７のいずれか１項に記載の炭化珪素半導体装置。
【請求項９】
炭化珪素半導体基板上に第１導電型の炭化珪素ドリフト層を結晶成長させる第１工程と、
前記炭化珪素ドリフト層上に第１の注入マスクを形成し、前記炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、前記炭化珪素ドリフト層の表層部に第２導電型の第１ウェル領域を形成する第２工程と、
前記炭化珪素ドリフト層上に前記第１の注入マスクより幅が大きい第２の注入マスクを形成し、前記炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、前記第１ウェル領域の底部に隣接する領域に第２導電型の第２ウェル領域を形成する第３工程と、
前記第１ウェル領域の表層部に、第１導電型の不純物イオンを注入して第１導電型のソース領域を形成する第４工程と、
前記炭化珪素ドリフト層の表面から前記第１ウェル領域の深さを超える領域に第１導電型の不純物イオンを注入して第１導電型の高濃度ＪＦＥＴ領域を形成する第５工程と、
前記第１ウェル領域の表面、前記ソース領域の表面、および前記高濃度ＪＦＥＴ領域の表面にゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する第７工程と、
を備える炭化珪素半導体装置の製造方法。
【請求項１０】
前記ソース領域は前記炭化珪素ドリフト層上に前記第２の注入マスクが形成された状態で前記第１導電型の不純物イオンを注入して形成される請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記第１の注入マスクは前記第２の注入マスクの幅を小さく加工して形成される請求項９または１０に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記第３工程は、素子終端部にも第２導電型の不純物イオンを注入して、前記第２ウェル領域とともに前記素子終端部に第２導電型の耐圧保持領域を形成する請求項９から１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る炭化珪素半導体装置は、炭化珪素半導体基板と、炭化珪素半導体基板上に設けられた第１導電型の炭化珪素ドリフト層と、炭化珪素ドリフト層の表層部に複数設けられた第２導電型の第１ウェル領域と、複数の第１ウェル領域のそれぞれの底部に隣接して設けられた第２導電型の第２ウェル領域と、複数の第１ウェル領域のそれぞれの表層部に設けられた第１導電型のソース領域と、複数の第１ウェル領域間および複数の第２ウェル領域間に、第２ウェル領域よりも深く形成され、第１導電型の不純物濃度が炭化珪素ドリフト層よりも大きい第１導電型の高濃度ＪＦＥＴ領域と、高濃度ＪＦＥＴ領域の表面、第１ウェル領域の表面、およびソース領域の表面に、高濃度ＪＦＥＴ領域、第１ウェル領域、およびソース領域に接して設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート絶縁膜に接して設けられたゲート電極と、を備え、複数の第２ウェル領域の間隔Ｗ２は、複数の第１ウェル領域の間隔Ｗ１よりも０．８μｍ以上大きく、第１ウェル領域の第２導電型の不純物濃度は、第２ウェル領域の第２導電型の不純物濃度の１．１倍以上４．２倍以下である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本発明に係る炭化珪素半導体装置の製造方法は、炭化珪素半導体基板上に第１導電型の炭化珪素ドリフト層を成長させる第１工程と、炭化珪素ドリフト層上に第１の注入マスクを形成し、炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、炭化珪素ドリフト層の表層部に第２導電型の第１ウェル領域を形成する第２工程と、炭化珪素ドリフト層上に第１の注入マスクより幅が大きい第２の注入マスクを形成し、炭化珪素ドリフト層内に第２導電型の不純物イオンを注入して、第１ウェル領域の底部に隣接する領域に第２導電型の第２ウェル領域を形成する第３工程と、第１ウェル領域の表層部に、第１導電型の不純物イオンを注入して第１導電型のソース領域を形成する第４工程と、炭化珪素ドリフト層の表面から第１ウェル領域の深さを超える領域に第１導電型の不純物イオンを注入して第１導電型の高濃度ＪＦＥＴ領域を形成する第５工程と、第１ウェル領域の表面、ソース領域の表面、および高濃度ＪＦＥＴ領域の表面にゲート絶縁膜を形成する第６工程と、ゲート絶縁膜の表面にゲート電極を形成する第７工程と、を備える。
【国際調査報告】
2017081935.tif 000024
2017081935.tif 000025