(57)【要約】  ノイズ源となる配線が設けられた半導体装置において電磁ノイズを容易に低減する。  半導体装置は、第１および第２の基板を具備する。この半導体装置において第１の基板には、所定の方向に複数の第１信号線が配線される。また、所定の方向に複数の第１信号線が配線された半導体装置において第２の基板には、複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線される。
2017149845.tif 000002
【特許請求の範囲】
【請求項１】
所定の方向に複数の第１信号線が配線された第１の基板と、
前記複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線された第２の基板と
を具備する半導体装置。
【請求項２】
前記複数の第１信号線は、互いに直交する２つの方向のそれぞれに平行に配線される
請求項１記載の半導体装置。
【請求項３】
前記第２信号線は、前記２つの方向のいずれとも異なる特定の方向に沿って配線される
請求項２記載の半導体装置。
【請求項４】
前記第２信号線の一部は前記特定の方向に沿って配線され、前記第２信号線の残りは前記２つの方向の少なくとも一方に沿って配線される
請求項３記載の半導体装置。
【請求項５】
前記第２信号線は、前記２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線される
請求項２記載の半導体装置。
【請求項６】
前記第２信号線は、複数の屈曲点で屈曲する経路に沿って配線される
請求項１記載の半導体装置。
【請求項７】
前記第２の基板には所定数の前記第２信号線が配線され、
隣接する２つの前記第２信号線には、互いに異なる方向に電流が流れる
請求項１記載の半導体装置。
【請求項８】
前記第２の基板の両面の一方に前記第２信号線とともに回路が配置される
請求項１記載の半導体装置。
【請求項９】
前記第２の基板の両面の一方に回路が配置され、他方に前記第２信号線が配線される
請求項１記載の半導体装置。
【請求項１０】
前記第２信号線は、電源線である
請求項１記載の半導体装置。
【請求項１１】
前記第２の基板には、ＤＲＡＭ（Dynamic Random Access Memory）がさらに設けられる
請求項１記載の半導体装置。
【請求項１２】
前記第１の基板には、光を光電変換して画素信号を生成する画素回路がさらに設けられる
請求項１記載の半導体装置。
【請求項１３】
前記画素信号に対して所定の信号処理を行う信号処理回路が設けられた第３の基板をさらに具備する
請求項１２記載の半導体装置。
【請求項１４】
所定の方向に複数の第１信号線が配線された第１の基板と、
前記所定の方向と異なる方向に平行な所定の線分の両端と前記所定の線分上の前記両端のいずれとも異なる中間点とを通過する経路に沿って第２信号線が配線された第２の基板と
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置に関する。詳しくは、ノイズ源となりうる配線が設けられた半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体装置においては、ノイズ源からの磁界により電磁ノイズが発生することが知られている。例えば、電源線などの配線がノイズ源となって磁界を発生し、その配線の近傍の回路に電磁ノイズを発生させる。この電磁ノイズを低減するために、ノイズ源と、保護対象の回路との間に電磁シールドを挿入する半導体装置が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−５７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の従来技術では、電磁シールドを配置するために多額のコストや回路設計上の制約が生じるおそれがある。また、磁性体材料を電磁シールドとして用いる場合には、その磁性体に起因する工場内汚染が生じるおそれがある。また、電磁シールドを設けたことにより、半導体装置内のパッケージのサイズが大きくなるという問題がある。これらの理由により、電磁ノイズを低減することが困難である。【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、ノイズ源となる配線が設けられた半導体装置において電磁ノイズを容易に低減することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の方向に複数の第１信号線が配線された第１の基板と、上記複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線された第２の基板とを具備する半導体装置である。これにより、隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。【０００７】
また、この第１の側面において、上記複数の第１信号線は、互いに直交する２つの方向のそれぞれに平行に配線されてもよい。これにより、直交する２つの方向のそれぞれに平行に配線された信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。【０００８】
また、この第１の側面において、上記第２信号線は、上記２つの方向のいずれとも異なる特定の方向に沿って配線されてもよい。これにより、２つの方向のいずれとも異なる特定の方向に沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【０００９】
また、この第１の側面において、上記第２信号線の一部は上記特定の方向に沿って配線され、上記第２信号線の残りは上記２つの方向の少なくとも一方に沿って配線されてもよい。これにより、一部が特定の方向に沿って配線され、残りが２つの方向の少なくとも一方に沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１０】
また、この第１の側面において、上記第２信号線は、上記２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線されてもよい。これにより、２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１１】
また、この第１の側面において、上記第２信号線は、複数の屈曲点で屈曲する経路に沿って配線されてもよい。これにより、複数の屈曲点で屈曲する経路に沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１２】
また、この第１の側面において、上記第２の基板には所定数の上記第２信号線が配線され、隣接する２つの上記第２信号線には、互いに異なる方向に電流が流れてもよい。これにより、互いに異なる方向に電流が流れる２つの第２信号線によって隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１３】
また、この第１の側面において、上記第２の基板の両面の一方に上記第２信号線とともに回路が配置されてもよい。これにより、第２の基板の両面のうち回路が配置された面に配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１４】
また、この第１の側面において、上記第２の基板の両面の一方に回路が配置され、他方に上記第２信号線が配線されてもよい。これにより、第２の基板の両面のうち回路が配置されていない面に配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１５】
また、この第１の側面において、上記第２信号線は、電源線であってもよい。これにより電源線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１６】
また、この第１の側面において、上記第２の基板には、ＤＲＡＭ（Dynamic Random Access Memory）がさらに設けられてもよい。これにより、ＤＲＡＭが設けられた基板に配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１７】
また、この第１の側面において、上記第１の基板には、光を光電変換して画素信号を生成する画素回路がさらに設けられてもよい。これにより、画素回路が設けられた第１の基板において、方向が互いに異なる複数の磁界が生じるという作用をもたらす。【００１８】
また、この第１の側面において、上記画素信号に対して所定の信号処理を行う信号処理回路が設けられた第３の基板をさらに具備してもよい。これにより、画素信号に対して信号処理が行われるという作用をもたらす。【００１９】
また、本技術の第２の側面は、所定の方向に複数の第１信号線が配線された第１の基板と、前記所定の方向と異なる方向に平行な所定の線分の両端と前記所定の線分上の前記両端のいずれとも異なる中間点とを通過する経路に沿って第２信号線が配線された第２の基板とを具備する半導体装置である。これにより、隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。
【発明の効果】
【００２０】
本技術によれば、信号線が配線された半導体装置において電磁ノイズを容易に低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２１】
【図１】本技術の第１の実施の形態における撮像素子の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態における撮像素子の一構成例を示す斜視図である。
【図３】本技術の第１の実施の形態における表面が下方に向くように配置し、その裏面に電源線等を配線した撮像素子の一構成例を示す断面図である。
【図４】本技術の第１の実施の形態における画素アレイ部の磁束分布の一例を示す平面図である。
【図５】本技術の第１の実施の形態における画素アレイ部の画素毎の磁束の一例を示す図である。
【図６】比較例における画素アレイ部の磁束分布の一例を示す平面図である。
【図７】比較例における画素アレイ部の画素毎の磁束の一例を示す図である。
【図８】本技術の第１の実施の形態における電磁界の解析空間の一例を示す斜視図である。
【図９】本技術の第１の実施の形態におけるシミュレーション結果の一例を示す平面図である。
【図１０】本技術の第１の実施の形態における端子数を半分に調整したシミュレーション結果の一例を示す平面図である。
【図１１】比較例におけるシミュレーション結果の一例を示す平面図である。
【図１２】本技術の第１の実施の形態におけるシミュレーション結果をまとめた図である。
【図１３】本技術の第１の実施の形態の第１の変形例におけるメモリチップの一例を示す平面図である。
【図１４】本技術の第１の実施の形態の第２の変形例におけるメモリチップの一例を示す平面図である。
【図１５】本技術の第１の実施の形態の第３の変形例におけるメモリチップの一例を示す平面図である。
【図１６】本技術の第１の実施の形態の第４の変形例におけるメモリチップの一例を示す平面図である。
【図１７】本技術の第１の実施の形態の第５の変形例におけるメモリチップの一例を示す平面図である。
【図１８】本技術の第１の実施の形態の第６の変形例におけるメモリチップの一例を示す平面図である。
【図１９】本技術の第１の実施の形態の第７の変形例におけるメモリチップの一例を示す平面図である。
【図２０】本技術の第１の実施の形態の第８の変形例における表面が上方に向くように配置し、その裏面に電源線等を配線した撮像素子の一構成例を示す断面図である。
【図２１】本技術の第１の実施の形態の第８の変形例における表面が上方に向くように配置し、その表面に電源線等を配線した撮像素子の一構成例を示す断面図である。
【図２２】本技術の第１の実施の形態の第８の変形例における表面が下方に向くように配置し、その表面に電源線等を配線した撮像素子の一構成例を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（電源線を斜め方向に配線した例）
２．第１の変形例（電源線の一部を斜め方向に配線した例）
３．第２の変形例（３点で屈曲させた経路に沿って電源線を配線した例）
４．第３の変形例（階段状の経路に沿って電源線を配線した例）
５．第４の変形例（複数の斜め方向に沿って電源線を配線した例）
６．第５の変形例（電源線の一部を複数の斜め方向に沿って配線した例）
７．第６の変形例（電源線をＭの字に配線した例）
８．第７の変形例（３点で屈曲させた経路に沿って電源線を配線した例）
９．第８の変形例（表面を上方に向け、裏面において斜め方向に電源線を配線した例）
【００２３】
＜１．第１の実施の形態＞
［撮像素子の構成例］
図１は、第１の実施の形態における撮像素子１００の一構成例を示すブロック図である。この撮像素子１００は、画像データを撮像するものであり、画素チップ１１０、メモリチップ１５０およびロジックチップ１６０の３つの半導体チップを備える。
【００２４】
画素チップ１１０には、走査回路１２０および画素アレイ部１３０が設けられる。この画素アレイ部１３０には、二次元格子状に複数の画素回路１３１が配列される。以下、所定の方向に沿って配列された画素回路１３１の集合を「行」と称し、その行に垂直な方向に沿って配列された画素回路１３１の集合を「列」と称する。行数はＮ（Ｎは２以上の整数）であり、列数はＭ（Ｍは２以上の整数）である。なお、走査回路１２０および画素アレイ部１３０を両方とも画素チップ１１０に配置しているが、走査回路１２０をメモリチップ１５０に配置し、画素アレイ部１３０を画素チップ１１０に配置してもよい。もしくは、走査回路１２０をロジックチップ１６０に配置してもよい。
【００２５】
また、画素アレイ部１３０には、行方向に沿って水平信号線が行ごとに配線され、列方向に沿って垂直信号線が列ごとに配線される。ｎ（ｎは１乃至Ｎの整数）行に対応する水平信号線を１２９−ｎとし、ｍ（ｍは１乃至Ｍの整数）列に対応する垂直信号線を１３９−ｍとする。ｎ行およびｍ列の画素回路１３１は、水平信号線１２９−ｎおよび垂直信号線１３９−ｍに接続される。
【００２６】
なお、水平信号線１２９−ｎおよび垂直信号線１３９−ｍは、特許請求の範囲に記載の第１信号線の一例である。また、画素チップ１１０は、特許請求の範囲に記載の第１の基板の一例である。
【００２７】
走査回路１２０は、行を順に選択し、選択した行内の画素回路１３１を駆動して画素信号を出力させるものである。この走査回路１２０からの制御信号は、水平信号線１２９−ｎを介して画素回路１３１に送信される。
【００２８】
画素回路１３１は、走査回路１２０の制御に従って、光を光電変換して画素信号を生成するものである。この画素回路１３１は、生成した画素信号を垂直信号線１３９−ｍを介して前処理部１６２に供給する。
【００２９】
メモリチップ１５０は、メモリ１５２と、グランド線１５８と、電源線１５９とを備える。また、ロジックチップ１６０は、前処理部１６２、後処理部１６３およびインターフェース１６４を備える。メモリ１５２は、画素データを保持するものである。例えば、ＤＲＡＭがメモリ１５２として用いられる。なお、電源線１５９は、特許請求の範囲に記載の第２信号線の一例であり、メモリチップ１５０は、特許請求の範囲に記載の第２の基板の一例である。
【００３０】
前処理部１６２は、所定の信号処理を前処理として行うものである。例えば、画素回路１３１からの画素信号を画素データにＡＤ変換するＡＤ変換処理や、ＣＤＳ（Correlated Double Sampling）処理が前処理として実行される。このＣＤＳ処理において前処理部１６２は、リセット直後の画素データをメモリ１５２に保持させ、その保持させた画素データと露光終了時の画素データとの差分を、ＣＤＳ処理後の画素データとして取得する。前処理部１６２は、ＣＤＳ処理後の画素データを後処理部１６３に供給する。なお、前処理部１６２は、特許請求の範囲に記載の信号処理回路の一例であり、ロジックチップ１６０は、特許請求の範囲に記載の第３の基板の一例である。
【００３１】
後処理部１６３は、所定の画像処理を後処理として行うものである。例えば、デモザイク処理、ホワイトバランス処理やカラーバランス処理などが後処理として行われる。後処理部１６３は、メモリ１５２を用いて後処理を実行し、画像データを生成する。そして、後処理部１６３は、生成した画像データをインターフェース１６４に供給する。
【００３２】
インターフェース１６４は、撮像素子１００の外部の回路に画像データを出力するものである。
【００３３】
図２は、第１の実施の形態における撮像素子１００の一構成例を示す斜視図である。撮像素子１００において、ロジックチップ１６０にメモリチップ１５０が積層され、メモリチップ１５０に画素チップ１１０が積層される。以下、ロジックチップ１６０から画素チップ１１０への方向を＋Ｚ方向または上方向とし、その逆方向を−Ｚ方向または下方向とする。また、行方向をＸ方向とし、列方向をＹ方向とする。
【００３４】
メモリチップ１５０において所定数の電源線１５９およびグランド線１５８が配線され、それらは、ＸおよびＹ方向の何れとも異なる斜め方向に沿って配線される。この斜め方向がＸ方向となす角度は、０度および９０度のいずれにも該当しない角度であれば、どの角度であってもよいが、４５度が最も望ましい。また、隣接する２本の信号線（電源線１５９やグランド線１５８）には、互いに逆方向に電流が供給される。例えば、隣接する２本の電源線１５９の一方の両端の電源端子をＴ１およびＴ２とし、他方の両端の電源端子をＴ３およびＴ４とする。電源端子Ｔ１にＴ３が隣接し、Ｔ２にＴ４が隣接する場合、Ｔ１が＋端子、Ｔ２が−端子、Ｔ３が−端子、Ｔ４が＋端子である。
【００３５】
電源線１５９から生じた磁界により、画素回路１３１に電磁ノイズが発生することがある。このような電源線１５９などのノイズ源は、アグレッサー（aggressor）と呼ばれ、画素回路１３１などのノイズの影響を受ける回路は、ビクティム（victim）と呼ばれる。
【００３６】
ロジックチップ１６０の電源線やグランド線１５８は、斜め方向に沿って配線しなくてもよいが、ロジックチップ１６０の電源線やグランド線１５８がノイズ源となりうる場合は、それらの電源線等も斜め方向に沿って配線される。また、各々のチップにある電源線やグランド線は、必ずしも当該半導体チップ内で接続された同一の電源配線である必要はなく、当該半導体が搭載される基板上の配線を介して、各々が接続されることもある。
【００３７】
図３は、第１の実施の形態における撮像素子１００の一構成例を示す断面図である。画素チップ１１０は、シリコンウェハー１１１を備え、そのシリコンウェハー１１１の両面の一方に、画素回路１３１などの回路や水平信号線１２９−１などの信号線が配置される。このように、シリコンウェハー１１１において回路が配置される面は、一般的に「表面」と呼ばれる。
【００３８】
また、メモリチップ１５０は、シリコンウェハー１５１を備える。このシリコンウェハー１５１の表面には、メモリ１５２や信号線が配置される。一方、シリコンウェハー１５１の両面のうち表面に該当しない裏面には、電源線１５９やグランド線１５８が配線される。また、シリコンウェハー１５１の裏面は、シリコンウェハー１１１の表面と向かい合う位置に配置される。
【００３９】
ロジックチップは、シリコンウェハー１６１を備え、その表面に前処理部１６２などの回路や信号線１６９が配置される。
【００４０】
なお、撮像素子１００を基板を３つ積層した３層構造としているが、この構成に限定されない。例えば、２層構造であってもよい。この場合には、例えば、２層の半導体チップの一方に、走査回路１２０および画素アレイ部１３０が設けられ、他方にメモリ１５２や前処理部１６２が設けられる。また、上方から画素チップ１１０、メモリチップ１５０およびロジックチップ１６０の順に積層しているが、この順に限定されない。例えば、上方から、画素チップ１１０、ロジックチップ１６０およびメモリチップ１５０の順に積層してもよい。
【００４１】
また、ビクティム（水平信号線や垂直信号線など）を行方向や列方向に配線しているが、ビクティムを斜め方向に配線してもよい。この場合には、アグレッサー（電源線１５９など）を、その斜め方向と異なる方向に配線すればよい。
【００４２】
また、撮像素子１００において斜め方向に電源線やグランド線を配線しているが、外界から入力された信号を電気信号に変換する半導体装置であれば、撮像素子１００以外の半導体装置において斜め方向に電源線１５９などの信号線を配線してもよい。特にアナログ信号を扱う半導体装置では、有用性が高いと考えられる。適用対象の半導体装置としては、各種のセンサー、通信デバイス、各種アンテナやディスプレイ素子などが挙げられる。また、斜め方向に配線する基板は、半導体基板（半導体チップ）に限定されず、プリント基板などの半導体基板以外の基板であってもよい。なお、撮像素子１００は、特許請求の範囲に記載の半導体装置の一例である。
【００４３】
図４は、第１の実施の形態における画素アレイ部１３０の磁束分布の一例を示す平面図である。同図において、矢印は、画素アレイ部１３０の下方に配置された電源線１５９やグランド線１５８を流れる電流の向きを示す。右ネジの法則に従って、電源線１５９等の両側の一方には＋Ｚ方向の磁界が生じ、他方には−Ｚ方向の磁界が生じる。この磁界による画素回路１３１の電磁ノイズの強度を推測するには、画素回路１３１を通過する導体ループを想定すればよい。ここで、導体ループは、次に示す経路に沿って配線された信号線を意味する。
電源回路→走査回路１２０→画素回路１３１→ロジックチップ１６０→電源回路
【００４４】
この導体ループに囲まれる領域は、走査回路１２０から画素回路１３１までの水平信号線１２９−ｎと、画素回路１３１からロジックチップ１６０までの垂直信号線１３９−１とを２辺とする矩形領域により表される。この導体ループ内の矩形領域を通過する磁束が変動すると、電磁誘導の法則に従って、導体ループを流れる信号（画素信号など）に誘導起電力が生じる。この誘導起電力は、画素信号において、露光量に応じた信号と異なるオフセットとして扱われる。また、導体ループ（矩形領域）の寸法は、画素の位置により異なる。このため、誘導起電力によるオフセット成分が画素毎に同一になるとは限らない。そのオフセット成分の画素ごとの差分が大きいと、その差分は画像データにおいて電磁ノイズとして現れてしまう。したがって、この矩形領域内の磁束の量から、電磁ノイズの強さを推定することができる。
【００４５】
以下、矩形領域内において、画素Ａ１の対角を点Ｐ０とする。また、画素Ａ１を通過する水平信号線１２９−ｎと、画素アレイ部１３０の境界との交点をＰ２とし、画素Ａ１を通過する垂直信号線１３９−ｍと画素アレイ部１３０の境界との交点をＰ２とする。また、行方向において画素Ａ１に隣接する画素Ａ２を通過する垂直信号線１３９−（ｍ＋１）と画素アレイ部１３０の境界との交点をＰ４とする。列方向において画素回路Ａ１に隣接する画素Ａ３を通過する水平信号線１２９−（ｎ−１）と、画素アレイ部１３０の境界との交点をＰ１とする。
【００４６】
例えば、画素Ａ１の電磁ノイズの強さは、Ｐ０、Ｐ２、Ａ１、および、Ｐ３を頂点とする矩形領域内の磁束量に応じた値となる。また、画素Ａ２の電磁ノイズの強さは、Ｐ０、Ｐ２、Ａ２、および、Ｐ４を頂点とする矩形領域内の磁束量に応じた値となる。磁束の量は、例えば、＋Ｚ方向を示すマーク１つ当たりの磁束を「＋１」とし、−Ｚ方向を示すマーク１つ当たりの磁束を「−１」として計数される。
【００４７】
図５は、第１の実施の形態における画素アレイ部の画素毎の磁束の一例を示す図である。画素Ａ１に対応するＰ０、Ｐ２、Ａ１、および、Ｐ３を頂点とする領域内の磁束の合計は「０」である。また、画素Ａ２に対応するＰ０、Ｐ２、Ａ２、および、Ｐ４を頂点とする領域内の磁束の合計は「＋１」である。このように、互いに隣接する画素Ａ１およびＡ２のそれぞれに対応する磁束量にあまり差が生じない。これは、図４に例示したように、斜め方向の電源線１５９等の配線により、Ａ１を通過する垂直信号線とＡ２を通過する垂直信号線との間の領域内に＋Ｚ方向および−Ｚ方向の磁界が生じ、それらが打ち消しあうためである。これにより、隣接する画素のそれぞれにおいて、磁界により生じる誘導起電力の差が小さくなる。したがって、電磁ノイズを低減することができる。
【００４８】
図６は、比較例における画素アレイ部１３０の磁束分布の一例を示す平面図である。この比較例では、下方のメモリチップにおいてＹ（列）方向に沿って電源線１５９やグランド線１５８が配線された構成を想定する。同図において、矢印は、画素アレイ部の下方の電源線１５９等を流れる電流の向きを示す。
【００４９】
図７は、比較例における画素アレイ部の画素毎の磁束の一例を示す図である。画素Ａ１に対応するＰ０、Ｐ２、Ａ１、および、Ｐ３を頂点とする領域内の磁束の合計は「０」である。また、画素Ａ２に対応するＰ０、Ｐ２、Ａ２、および、Ｐ４を頂点とする領域内の磁束の合計は「＋６」である。このように、互いに隣接する画素Ａ１およびＡ２のそれぞれに対応する領域内の磁束量に大きな差が生じてしまう。これは、図６に例示したように、Ｙ方向の電源線１５９等の配線により、Ａ１を通過する垂直信号線とＡ２を通過する垂直信号線との間の領域内に＋Ｚ方向の磁界が集中して生じてしまうためである。これにより、隣接する画素のそれぞれにおいて、磁界により生じる誘導起電力の差が比較的大きくなる。この結果、画像データにおいてＹ方向に沿って筋状の電磁ノイズが生じてしまう。
【００５０】
これに対して、斜め方向に電源線１５９やグランド線１５８を配線すれば、図５および図６に例示したように、隣接する画素のそれぞれに生じる誘導起電力の差を小さくして、画像データに生じる電磁ノイズを抑制することができる。
【００５１】
図８は、第１の実施の形態における磁界の解析空間５１０の一例を示す斜視図である。解析空間５１０のＺ方向の長さは４ミリメートル（ｍｍ）であり、Ｙ方向の長さは、４ミリメートル（ｍｍ）である。Ｘ方向の長さは２０マイクロメートル（μｍ）の境界条件により決定される。解析空間５１０が小さいと、正確に解析することができないため、解析空間５１０はある程度大きめにとってある。
【００５２】
また、ビクティム（画素アレイ部１３０など）の平面５２０は、アグレッサー（電源線１５９など）から５マイクロメートル（μｍ）、上方の位置とする。電源線１５９やグランド線１５８の幅は、１０マイクロメートル（μｍ）とし、間隔は１０マイクロメートル（μｍ）とする。電源線１５９やグランド線１５８を流れる電流は、１本当たり１０ミリアンペア（ｍＡ）とし、画素信号の周波数は５メガヘルツ（ＭＨｚ）とする。また、画素数は、１００行×１００列とする。解析空間５１０において、例えば、配線の幅に応じた空間単位５３０ごとに解析が行われる。
【００５３】
上述の解析空間５１０において、ＡＮＳＹＳ社のＨＦＳＳ（High Frequency Structural Simulator（登録商標））を用いて、電磁界の分布をシミュレーションにより求めることができる。
【００５４】
図９は、第１の実施の形態におけるシミュレーション結果の一例を示す平面図である。このシミュレーション結果は、ＨＦＳＳ（登録商標）を用いて求めた分布データをさらに離散化してノイズシミュレーションを行った結果である。同図におけるａは、メモリチップ１５０の電源線１５９などの配線の一例を示す平面図である。電源線１５９等は、斜め方向に配線されている。同図におけるｂは、画素回路１３１とメモリチップ１５０の左上の点Ｐ２１とを頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｃは、画素回路１３１とメモリチップ１５０の左下の点Ｐ２２を頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｂおよびｃでは、誘導起電力の大きさを明るさにより表している。また、同図におけるｂとｃでは、ロジックチップ１６０に接続する端子の位置が異なる場合を想定している。
【００５５】
図９におけるｂおよびｃに例示するように、電源線１５９やグランド線１５８を斜め方向に沿って配線した場合には、起電力の分布が均一に近くなる。これにより、画像データに生じる電磁ノイズを抑制することができる。
【００５６】
図１０は、第１の実施の形態における端子数を半分に調整したシミュレーション結果の一例を示す平面図である。同図におけるａは、メモリチップ１５０の電源線１５９やグランド線１５８の配線の一例を示す平面図である。電源線１５９等は、斜め方向に配線されている。同図におけるｂは、画素回路１３１とメモリチップ１５０の左上の点Ｐ２１とを頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｃは、画素回路１３１とメモリチップ１５０の左下の点Ｐ２２を頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。
【００５７】
図１０では、後述する比較例の構成と端子数が同一になるように、端子数を図９と比較して半分に調整している。この場合においても、図１０におけるｂおよびｃに例示するように起電力の分布が均一に近くなり、電磁ノイズを抑制することができる。
【００５８】
図１１は、比較例におけるシミュレーション結果の一例を示す平面図である。この比較例では、メモリチップ１５０においてＸ（行）方向およびＹ（列）方向に沿って電源線１５９やグランド線１５８が配線された構成を想定する。同図におけるａは、メモリチップ１５０の電源線１５９等の配線の一例を示す平面図である。同図におけるｂは、画素回路１３１とメモリチップ１５０の左上の点Ｐ２１とを頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｃは、画素回路１３１とメモリチップ１５０の左下の点Ｐ２２を頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。
【００５９】
図１１におけるｂおよびｃに例示するように、電源線１５９やグランド線１５８をＸ方向およびＹ方向に沿って配線した場合には、起電力の分布が不均一となる。これにより、Ｘ方向およびＹ方向において筋状のノイズが生じてしまう。
【００６０】
図１２は、第１の実施の形態におけるシミュレーション結果をまとめた図である。斜め方向に電源線１５９やグランド線１５８を配線し、端子数をＫ（Ｋは整数）個としたシミュレーション条件を条件１とし、斜め方向に配線し、端子数をＫ／２個としたものを条件２とする。また、Ｘ方向およびＹ方向に電源線１５９やグランド線１５８を配線し、端子数をＫ／２個としたシミュレーション条件を条件３とする。
【００６１】
磁束の合計は、条件１と条件３とで殆ど同じになり、条件２では条件３より少なくなる。また、条件１および２では、画素チップ１１０における誘導起電力の最大値と最小値との差が比較的小さい。また、条件１および２では、誘導起電力のピークトゥピーク値が比較的小さい。ここで、誘導起電力の最大値と最小値との差や、ピークトゥピーク値が大きいほど、画素間の明るさと暗さの差が際立つため、目視において、より目立つノイズとなる。したがって、条件１および２では、ノイズが比較的小さい。例えば、条件１および条件２では、ＬＳＢ（Least Significant Bit）のノイズ量換算値は、条件３と比較して小さくなる。
【００６２】
このように、電源線１５９やグランド線１５８を斜めに配線することにより、その電源線１５９等からの磁界による電磁ノイズを低減することができる。この構成では、電磁シールドなどの余分なリソースを設ける必要が無く、必要な配線数も１層だけであるため、適用範囲も非常に広い。
【００６３】
なお、撮像素子１００では、電源線１５９やグランド線１５８をノイズ源として、その配線方向を斜めにしているが、電源線１５９やグランド線１５８以外の信号線がノイズ源として想定される場合には、その配線方向を斜めにしてもよい。例えば、メモリ１５２の内部のメモリセルに接続される信号線を斜め方向に配線してもよい。
【００６４】
このように、本技術の第１の実施の形態によれば、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるように斜め方向に電源線１５９やグランド線１５８を配線したため、その磁界により画素信号に生じる電磁ノイズを低減することができる。
【００６５】
［第１の変形例］
上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等の一部をＸ方向またはＹ方向に沿って配線し、残りを斜め方向に配線してもよい。この第１の実施の形態の撮像素子１００は、電源線１５９等の一部を斜め方向に配線した点において第１の実施の形態と異なる。
【００６６】
図１３は、第１の実施の形態の第１の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第１の変形例では、電源線１５９は、電源端子Ｔ１から屈曲点Ｐ５１まではＸ方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２までは斜め方向に配線される。そして、屈曲点Ｐ５２から電源端子Ｔ２まではＹ方向に配線される。このように、電源線１５９の屈曲点Ｐ５１から屈曲点Ｐ５２までの部分は斜め方向に配線され、残りは、Ｘ方向またはＹ方向に配線される。
【００６７】
このように、本技術の第１の実施の形態の第１の変形例によれば、電源線１５９やグランド線１５８の一部をＸ方向またはＹ方向に沿って配線し、残りを斜め方向に沿って配線したため、電磁ノイズを低減することができる。
【００６８】
［第２の変形例］
上述の第１の実施の形態では、電源線１５９やグランド線１５８を斜め方向に配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるのであれば、この構成に限定されない。このような磁界を生じさせるには、斜め方向に平行な線分の両端と、その両端の間の中間点との全てを通る経路に沿って電源線１５９等を配線すればよい。このような配線の方式としては、第１の実施の形態のように斜め方向に沿って電源線１５９等を配線する方式のほか、３点で屈曲する経路に沿って配線する方式が考えられる。このうち、斜め方向への配線は、半導体プロセスのデザインルールにおいて禁止されていることがある。この場合には３点で屈曲する経路に沿って配線すればよい。この第１の実施の形態の第２の変形例の撮像素子１００は、３点で屈曲する経路に沿って電源線１５９等を配線した点において第１の実施の形態と異なる。
【００６９】
図１４は、第１の実施の形態の第２の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第２の変形例では、電源線１５９は電源端子Ｔ１から屈曲点Ｐ５１まではＸ方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２まではＹ方向に配線される。そして、屈曲点Ｐ５２から屈曲点Ｐ５３までは電源線１５９はＸ方向に配線され、その屈曲点Ｐ５３から電源端子Ｔ２まではＹ方向に沿って配線される。このように配線することにより、電源線１５９は、点線で示す斜め方向の線分の両端と、その両端の間の中間点とを全て通る。
【００７０】
このように、本技術の第１の実施の形態の第２の変形例によれば、３点で屈曲する経路に沿って電源線１５９やグランド線１５８を配線したため、斜め方向への配線が禁止されている場合であっても電磁ノイズを低減することができる。
【００７１】
［第３の変形例］
上述の第１の実施の形態では、電源線１５９やグランド線１５８を斜め方向に配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、４個以上の屈曲点で屈曲する階段状の経路に沿って配線する方式が考えられる。この第１の実施の形態の第３の変形例の撮像素子１００は、階段状の経路に沿って電源線１５９等を配線した点において第１の実施の形態と異なる。
【００７２】
図１５は、第１の実施の形態の第３の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第３の変形例では、電源線１５９は、Ｘ座標およびＹ座標がいずれも異なる２つの電源端子Ｔ１からＴ２までを結ぶ階段状の経路に沿って配線される。この電源線１５９の経路は、巨視的には、斜め方向に配線されていると見ることができる。
【００７３】
このように、本技術の第１の実施の形態の第３の変形例によれば、４個以上の点で屈曲する階段状の経路に沿って電源線１５９やグランド線１５８を配線したため、巨視的に見て斜め方向に配線することができる。
【００７４】
［第４の変形例］
上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を同一角度で斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等の一部を角度Ｒ１（Ｒ１は実数）で斜め方向に配線し、残りを、その角度Ｒ１と異なる角度Ｒ２（Ｒ２は実数）で斜め方向に配線してもよい。この第１の実施の形態の第４の変形例の撮像素子１００は、電源線１５９等の一部と残りとのそれぞれを、互いに角度の異なる複数の斜め方向に沿って配線した点において第１の実施の形態と異なる。
【００７５】
図１６は、第１の実施の形態の第４の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第４の変形例では、電源線１５９の電源端子Ｔ１から屈曲点Ｐ５１までの部分は、Ｘ方向に対する角度がＲ１の斜め方向に沿って配線される。Ｒ１の値は、０度および９０度のいずれにも該当しない角度である。また、電源線１５９の屈曲点Ｐ５１から電源端子Ｔ２までの部分は、Ｘ方向に対する角度がＲ２の斜め方向に沿って配線される。Ｒ２の値は、０度および９０度のいずれにも該当しない角度である。このように配線することにより、電源線１５９の配線形状は、横にしたＶの字を描く。
【００７６】
このように、本技術の第１の実施の形態の第４の変形例によれば、互いに角度の異なる複数の斜め方向に沿って電源線１５９やグランド線１５８を配線したため、電磁ノイズを低減することができる。
【００７７】
［第５の変形例］
上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等の一部をＹ方向に沿って配線し、別の一部を角度Ｒ１の斜め方向に配線し、残りを角度Ｒ２の斜め方向に沿って配線してもよい。この第１の実施の形態の第５の変形例の撮像素子１００は、電源線１５９等の一部をＹ方向に沿って配線し、残りを互いに角度の異なる複数の斜め方向に沿って配線した点において第１の実施の形態と異なる。
【００７８】
図１７は、第１の実施の形態の第５の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第５の変形例では、電源線１５９は、電源端子Ｔ１から屈曲点Ｐ５１までは角度Ｒ１の斜め方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２まではＹ方向に配線される。そして、屈曲点Ｐ５２から電源端子Ｔ２までは角度Ｒ２の斜め方向に配線される。
【００７９】
このように、本技術の第１の実施の形態の第５の変形例によれば、電源線１５９やグランド線１５８の一部をＹ方向に沿って配線し、残りを互いに角度の異なる複数の斜め方向に沿って配線したため、電磁ノイズを低減することができる。
【００８０】
［第６の変形例］
上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等をＭの字型に配線することもできる。この第１の実施の形態の第６の変形例の撮像素子１００は、電源線１５９等をＭの字型に配線した点において第１の実施の形態と異なる。
【００８１】
図１８は、第１の実施の形態の第６の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第６の変形例では、電源線１５９は、電源端子Ｔ１から屈曲点Ｐ５１までは角度Ｒ１の斜め方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２までは角度Ｒ２の斜め方向に配線される。そして、屈曲点Ｐ５２から屈曲点Ｐ５３までは電源線１５９は角度Ｒ１の斜め方向に配線され、その屈曲点Ｐ５３から電源端子Ｔ２までは角度Ｒ２の斜め方向に沿って配線される。このように配線することにより、電源線１５９の配線形状は横にしたＭの字を描く。
【００８２】
このように、本技術の第１の実施の形態の第６の変形例によれば、電源線１５９やグランド線１５８をＭの字型に配線したため、電磁ノイズを低減することができる。
【００８３】
［第７の変形例］
上述の第１の実施の形態では、電源線１５９やグランド線１５８を斜め方向に配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび−Ｚ方向の磁界が生じるのであれば、この構成に限定されない。このような磁界を生じさせるには、斜め方向に平行な線分の両端と、その両端の間の中間点との全てを通る経路に沿って電源線１５９等を配線すればよい。このような配線の方式としては、第１の実施の形態のように斜め方向に沿って電源線１５９等を配線する方式のほか、３点で屈曲する経路に沿って配線する方式が考えられる。この第１の実施の形態の第７の変形例の撮像素子１００は、３点で屈曲する経路に沿って電源線１５９等を配線した点において第１の実施の形態と異なる。
【００８４】
図１９は、第１の実施の形態の第７の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第７の変形例では、電源線１５９は電源端子Ｔ１から屈曲点Ｐ５１まではＹ方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２まではＸ方向に配線される。そして、屈曲点Ｐ５２から屈曲点Ｐ５３までは電源線１５９はＹ方向に配線され、その屈曲点Ｐ５３から電源端子Ｔ２まではＸ方向に配線される。このように配線することにより、電源線１５９は、点線で示す斜め方向の線分の両端と、その両端の間の中間点とを全て通る。
【００８５】
このように、本技術の第１の実施の形態の第７の変形例によれば、３点で屈曲する経路に沿って電源線１５９やグランド線１５８を配線したため、斜め方向への配線が禁止されている場合であっても電磁ノイズを低減することができる。
【００８６】
［第８の変形例］
上述の第１の実施の形態では、シリコンウェハー１５１を、その表面が下方に向くように配置していたが、表面が上方を向くように配置してもよい。この第１の実施の形態の第８の変形例の撮像素子１００は、シリコンウェハー１５１を、その表面が上方に向くように配置した点において第１の実施の形態と異なる。
【００８７】
図２０は、第１の実施の形態の第８の変形例における撮像素子１００の一構成例を示す断面図である。この第１の実施の形態の第８の変形例の撮像素子１００は、シリコンウェハー１５１を、その表面が上方を向くように配置した点において第１の実施の形態と異なる。この場合には、ビクティム（画素アレイ部１３０）までの距離を遠くして電磁ノイズを低減する観点から、シリコンウェハー１５１の裏面に電源線１５９やグランド線１５８が配線される。
【００８８】
なお、図２１に例示するように、シリコンウェハー１５１を、表面が上方に向くように配置し、その表面に電源線１５９などを配線してもよい。あるいは、図２２に例示するように、シリコンウェハー１５１を、表面が下方に向くように配置し、その表面に電源線１５９などを配線してもよい。ビクティム（画素アレイ部１３０）までの距離を遠くするために、シリコンウェハー１５１の表面が上方に向く場合は裏面に電源線１５９等を配線する方が望ましく、その表面が下方を向く場合は表面に電源線１５９等を配線する方が望ましい。
【００８９】
このように、本技術の第１の実施の形態の第８の変形例によれば、シリコンウェハー１５１を、その表面が上方を向くように配置し、その裏面に電源線１５９やグランド線１５８を配置したため、表面が上方を向く場合であっても電磁ノイズを低減することができる。
【００９０】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００９１】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００９２】
なお、本技術は以下のような構成もとることができる。
（１）所定の方向に複数の第１信号線が配線された第１の基板と、
前記複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線された第２の基板と
を具備する半導体装置。
（２）前記複数の第１信号線は、互いに直交する２つの方向のそれぞれに平行に配線される
前記（１）記載の半導体装置。
（３）前記第２信号線は、前記２つの方向のいずれとも異なる特定の方向に沿って配線される
前記（２）記載の半導体装置。
（４）前記第２信号線の一部は前記特定の方向に沿って配線され、前記第２信号線の残りは前記２つの方向の少なくとも一方に沿って配線される
前記（３）記載の半導体装置。
（５）前記第２信号線は、前記２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線される
前記（２）記載の半導体装置。
（６）前記第２信号線は、複数の屈曲点で屈曲する経路に沿って配線される
前記（１）記載の半導体装置。
（７）前記第２の基板には所定数の前記第２信号線が配線され、
隣接する２つの前記第２信号線には、互いに異なる方向に電流が流れる
前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記第２の基板の両面の一方に前記第２信号線とともに回路が配置される
前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記第２の基板の両面の一方に回路が配置され、他方に前記第２信号線が配線される
前記（１）から（７）のいずれかに記載の半導体装置。
（１０）前記第２信号線は、電源線である
前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記第２の基板には、ＤＲＡＭ（Dynamic Random Access Memory）がさらに設けられる
前記（１）から（１０）のいずれかに記載の半導体装置。
（１２）前記第１の基板には、光を光電変換して画素信号を生成する画素回路がさらに設けられる
前記（１）から（１１）のいずれかに記載の半導体装置。
（１３）前記画素信号に対して所定の信号処理を行う信号処理回路が設けられた第３の基板をさらに具備する
前記（１２）記載の半導体装置。
（１４）所定の方向に複数の第１信号線が配線された第１の基板と、
前記所定の方向と異なる方向に平行な所定の線分の両端と前記所定の線分上の前記両端のいずれとも異なる中間点とを通過する経路に沿って第２信号線が配線された第２の基板と
を具備する半導体装置。
【符号の説明】
【００９３】
１００  撮像素子
１１０  画素チップ
１１１、１５１、１６１  シリコンウェハー
１２０  走査回路
１３０  画素アレイ部
１３１  画素回路
１５０  メモリチップ
１５２  メモリ
１６０  ロジックチップ
１６２  前処理部
１６３  後処理部
１６４  インターフェース
【図１】
2017149845.tif 000003
【図２】
2017149845.tif 000004
【図３】
2017149845.tif 000005
【図４】
2017149845.tif 000006
【図５】
2017149845.tif 000007
【図６】
2017149845.tif 000008
【図７】
2017149845.tif 000009
【図８】
2017149845.tif 000010
【図９】
2017149845.tif 000011
【図１０】
2017149845.tif 000012
【図１１】
2017149845.tif 000013
【図１２】
2017149845.tif 000014
【図１３】
2017149845.tif 000015
【図１４】
2017149845.tif 000016
【図１５】
2017149845.tif 000017
【図１６】
2017149845.tif 000018
【図１７】
2017149845.tif 000019
【図１８】
2017149845.tif 000020
【図１９】
2017149845.tif 000021
【図２０】
2017149845.tif 000022
【図２１】
2017149845.tif 000023
【図２２】
2017149845.tif 000024
【国際調査報告】
2017149845.tif 000025
2017149845.tif 000026
2017149845.tif 000027
2017149845.tif 000028
2017149845.tif 000029