【事件の表示】
　特許第５６９４１１９号発明「炭化珪素半導体装置」の特許異議申立事件について，次のとおり決定する。
【結　論】
　特許第５６９４１１９号の明細書，特許請求の範囲を訂正請求書に添付された訂正明細書，特許請求の範囲のとおり，訂正後の請求項〔１−１１〕について訂正することを認める。
　特許第５６９４１１９号の請求項１ないし１１に係る特許を維持する。
【理　由】
１　手続の経緯
　特許第５６９４１１９号の請求項１ないし１１に係る特許についての出願は，平成２３年１０月２４日（優先権主張　平成２２年１１月２５日）に特許出願がなされ，平成２７年２月１３日にその特許権の設定登録がなされ，その後，その特許について，特許異議申立人宮口聡により特許異議の申立てがなされ，平成２８年４月１９日付けで取消理由の通知がなされ，同年６月２０日付けで特許権者から意見書の提出及び訂正請求がなされ，その訂正の請求に対して特許異議申立人宮口聡から同年９月２７日付けで意見書の提出がなされ，平成２９年１月６日付けで特許権者に取消理由（決定の予告）の通知がなされ，同年３月１０日付けで特許権者から意見書の提出及び訂正請求（以下「本件訂正請求」という。）がなされ，当審から申立人に対し通知書を送付し期間を指定して意見書を提出する機会を与えたが，申立人からの意見書の提出はなかった。
２　訂正の適否についての判断
（１）訂正の内容
　本件訂正請求による訂正の内容は以下のアないしオのとおりである。
　　ア　訂正事項１
　特許請求の範囲の請求項１に，
「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在するバリアメタル層とを備えた炭化珪素半導体装置。」
と記載されているのを，
「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層とを備え，周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である炭化珪素半導体装置。」
に訂正する（請求項１の記載を引用する請求項２，３，５ないし９，１１も同様に訂正する）。
　　イ　訂正事項２
　特許請求の範囲の請求項２に，
「前記バリアメタル層は，少なくともＴｉを含む金属層である」
と記載されているのを，
「前記バリアメタル層は，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される」
に訂正する（請求項２の記載を引用する請求項３，５ないし９，１１も同様に訂正する）。
　　ウ　訂正事項３
　特許請求の範囲の請求項４に，
「前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと，前記ｐ型ポリシリコンに接続するアノード電極と，前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え，前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置。」
と記載されているのを，
「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと，前記ゲート電極上を覆う層間絶縁膜と，前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と，前記ゲート電極に接続するゲートパッドと，前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層とを備え，前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと，前記ｐ型ポリシリコンに接続するアノード電極と，前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え，前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている炭化珪素半導体装置。」
に訂正する（請求項４の記載を引用する請求項５ないし１１も同様に訂正する）。　
　　エ　訂正事項４
　発明の詳細な説明の段落【０００９】に，
「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，アルミニウムの拡散を抑制するバリアメタル層とを備えるものである。」
と記載されているのを，
「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層とを備え，周囲温度が１２５℃で前記ゲート電極と前記ソース電極の間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内であるものである。」
に訂正する。
　　オ　訂正事項５
　発明の詳細な説明の段落【００１０】に，
「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間に，アルミニウムの拡散を抑制するバリアメタル層を介在させることにより，」
と記載されているのを，
「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層を設け，周囲温度が１２５℃でゲート電極とソース電極の間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，ゲート電極とソース電極の間のしきい値電圧の初期値からの低下量が２Ｖ以内とすることにより，」
に訂正する。
（２）訂正の目的の適否，特許請求の範囲の拡張・変更の存否，新規事項の有無，及び一群の請求項について
　　ア　訂正事項１について
　訂正事項１は，請求項１の炭化珪素半導体装置について，「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」ことをさらに特定するものであるから，特許請求の範囲の減縮を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではない。また，上記特定された事項は，本件特許の願書に添付した明細書（以下「本件特許明細書」という。）の段落【００１７】及び【００１８】に記載されているから，訂正事項１は新規事項の追加に該当しない。
　　イ　訂正事項２にいついて
　訂正事項２は，請求項２の「バリアメタル層」について，「前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成され」た構成をさらに特定するものであるから，特許請求の範囲の減縮を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではない。また，上記特定された事項は，本件特許明細書の段落【００１５】及び図２（ａ）に記載されているから，訂正事項２は新規事項の追加に該当しない。
　　ウ　訂正事項３について
　訂正事項３は，請求項１を引用する請求項４を独立形式とし，引用しないものとすることを目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではなく，また，新規事項の追加にも該当しない。
　　エ　訂正事項４について
　訂正事項１に伴い，発明の詳細な説明の記載を整合させるものであるから，明瞭でない記載の釈明を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではなく，また，新規事項の追加にも該当しない。
　　オ　訂正事項５について
　訂正事項１に伴い，発明の詳細な説明の記載を整合させるものであるから，明瞭でない記載の釈明を目的とするものであって，実質上特許請求の範囲を拡張し，又は変更するものではなく，また，新規事項の追加にも該当しない。
　　カ　一群の請求項について
  本件訂正請求による訂正は，請求項１と，請求項１を直接あるいは間接に引用する全ての請求項である請求項２ないし１１を対象とするものであるから，上記訂正事項１ないし５に係る各訂正は，一群の請求項ごとに請求されたものである。 
（３）小括
　以上のとおりであるから，本件訂正請求による訂正は，特許法第１２０条の５第２項第１号，第３号及び第４号に掲げる事項を目的とするものであり，かつ，同条第４項，及び，同条第９項において準用する同法第１２６条第４項から第６項までの規定に適合するので，訂正後の請求項〔１−１１〕について訂正を認める。
３　特許異議の申立てについて
（１）本件特許発明
　本件訂正請求により訂正された請求項１ないし１１に係る発明（以下「本件特許発明１ないし本件特許発明１１」という。）は，本件訂正請求書に添付された訂正特許請求の範囲の請求項１ないし１１に記載された次の事項により特定されるとおりのものである。
「【請求項１】
　炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと，
　前記ゲート電極上を覆う層間絶縁膜と，
　前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と，
　前記ゲート電極に接続するゲートパッドと，
　前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層と
を備え，
　周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である
炭化珪素半導体装置。
【請求項２】
　前記バリアメタル層は，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される
請求項１記載の炭化珪素半導体装置。
【請求項３】
　前記主トランジスタセルと共通のゲート電極および前記主トランジスタセルとは個別のアルミニウムを含むソース電極を有する電流センスセルをさらに備え，
　前記バリアメタル層は，前記電流センスセルのソース電極と前記層間絶縁膜との間にも配設されている
請求項１または請求項２記載の炭化珪素半導体装置。
【請求項４】
　炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと，
　前記ゲート電極上を覆う層間絶縁膜と，
　前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と，
　前記ゲート電極に接続するゲートパッドと，
　前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層と
を備え，
　前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと，
　前記ｐ型ポリシリコンに接続するアノード電極と，
　前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え，
　前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている
炭化珪素半導体装置。
【請求項５】
　前記バリアメタル層は，厚さ４０ｎｍ以上のＴｉ層である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
【請求項６】
　前記バリアメタル層は，厚さ９０ｎｍ以上のＴｉＮ層である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
【請求項７】
　前記バリアメタル層は，厚さ１３０ｎｍ以上のＴｉＳｉ層である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
【請求項８】
　前記バリアメタル層は，ＴｉＳｉ層およびＴｉ層から成る二層構造である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
【請求項９】
　前記バリアメタル層は，ＴｉＮ層およびＴｉ層から成る二層構造である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
【請求項１０】
　前記バリアメタル層は，ＴｉＳｉ層，ＴｉＮ層，ＴｉＳｉ層とＴｉ層との二層構造，およびＴｉＮ層とＴｉ層との二層構造のいずれかである
請求項４記載の炭化珪素半導体装置。
【請求項１１】
　前記ソース領域における前記ソース電極との接続部分に形成された，前記半導体層と金属との化合物層をさらに備える
請求項１から請求項１０のいずれか一項記載の炭化珪素半導体装置。」
（２）取消理由の概要
　平成２９年１月６日付けで通知した取消理由（決定の予告）は，本件特許発明１，５及び１１は，刊行物である甲１に記載された発明であるから，本件発明１，５及び１１係る特許は，特許法第２９条第１項の規定に違反して特許されたものであって取り消されるべきものである。
　また，本件特許発明１，２，５ないし９及び１１は，刊行物である甲１に記載された発明及び刊行物である甲２ないし甲４の記載事項に基いて当業者が容易に発明をすることができたものであり，本件特許発明３は，刊行物である甲１に記載された発明及び刊行物である甲２ないし甲５の記載事項に基いて当業者が容易に発明をすることができたものであるから，本件特許発明１ないし３，５ないし９及び１１に係る特許は，特許法第２９条第２項の規定に違反して特許されたものであって取り消されるべきものである。
　　　甲１：ＥＣＳＴｒａｎｓａｃｔｉｏｎｓ，Ｖｏｌ．６　Ｎｏ．２ 
　　　　　　ｐｐ．２１３−２１９（２００７） 
　　　甲２：特開２００１−２３７１５９号公報 
　　　甲３：特開平６−２４４２８７号公報 
　　　甲４：特開平３−３２７０号公報 
　　　甲５：特開２０１０−２５８３２８号公報 
　　　甲６：特開２００３−６８７５９号公報 　 
（３）甲１ないし甲６の記載及び甲１発明について
　ア　甲１の記載事項
　甲１には，以下の記載がある。 
　（ア）「Actual ILD Penetration on 4H-SiC DMOS 
 Description and Analysis of Failure 
 Six vertically structured n＋ polycrystalline Si(poly-Si) gate n−channel power MOSFETs(DMOS) fabricated on 4H-SiC were subjected to a storage life test at 500℃ in an Ar ambient. As shown in Fig.1,the devices incorporated a 2-μm-thick Al interconnect with a 50-nm-thick Ti bottom layer and a 1-μm-thick layered SG/PSG ILD grown by APCVD(2). The notations SG and PSG stand for undoped and phosphorusdoped silicate glass, respectively. 」（第２１３頁２８行〜３５行） 
（当審訳：「４Ｈ−ＳｉＣ ＤＭＯＳ上の実際のＩＬＤ挿入 
　故障の説明及び分析 
　４Ｈ−ＳｉＣ で作成される六方晶構造ｎ＋多結晶Ｓｉ（ポリＳｉ）ゲートｎ−チャネルパワーＭＯＳＦＥＴ（ＤＭＯＳ）は，アルゴン雰囲気の５００℃，保管寿命試験を受けた。図１に示すように，デバイスは，厚さ５０ナノメートルのＴｉ最下層と相互接続された厚さ２−μｍのＡｌと，ＡＰＣＶＤ（２）によって成長した厚さ１−μｍの積層されたＳＧ／ＰＳＧ　ＩＬＤとが合体されている。ＳＧとＰＳＧの表記は，それぞれ，ドープされていないかリンでドープされていることを表す。」） 
　（イ）４Ｈ−ＳｉＣ 上のＤＭＯＳデバイスの構造が記載された図１には，図１（ａ）に保管寿命試験前の上面写真，図１（ｂ）に上面写真におけるＡ−Ａ’の断面図，図１（ｃ）に上面写真におけるＢ−Ｂ’の断面図，図１（ｄ）に上面写真におけるＣ−Ｃ’の断面図が記載されている。 
　（ウ）図１（ａ）のＤＭＯＳデバイスの上面写真には，左側にＤＭＯＳデバイスの略３分の１の面積を占める「Ｓ」と記載された領域が形成され，右側にＤＭＯＳデバイスの略３分の１の面積を占める「Ｇ」と記載された領域が形成された構成が記載されている。 
　（エ）図１（ｃ）の断面図には，中央部において，ＳｉＣ 上に，Ｇａｔｅ　ｏｘｉｄｅ（４０ｎｍ），Ｐｏｌｙ−Ｓｉ（３５０ｎｍ），ＩＬＤ（１μｍ），Ｔｉ／Ａｌ（５０／２０００ｎｍ）がこの順に積層され，右側部において，ＳｉＣ 上に，Ｇａｔｅ　ｏｘｉｄｅ，Ｐｏｌｙ−Ｓｉ，ＮｉＳｉｘ，Ｔｉ／Ａｌがこの順に積層され，左側部において，ＳｉＣ 上に，Ｆｉｅｌｄ　ｏｘｉｄｅ，ＩＬＤ，Ｔｉ／Ａｌがこの順に積層され，Ｔｉ／Ａｌは左側部と中央部は連続しているが，右側部は中央部から分離している構造が記載されている。 
　（オ）図１（ｄ）の断面図には，中央部において，ＳｉＣ 上に，ｎ＋領域，ＮｉＳｉｘ，Ｔｉ／Ａｌがこの順に積層され，左側部において，ＳｉＣ 上に，Ｆｉｅｌｄ　ｏｘｉｄｅ，ＩＬＤ，Ｔｉ／Ａｌがこの順に積層され，左側部のＴｉ／Ａｌは，ＩＬＤを上面から右側面にかけて覆い，中央部のＴｉ／Ａｌに連続して形成されているが，右側部のＴｉ／Ａｌとは分離している構造が記載されている。 
　（カ）図１（ｂ）の断面図には，ＳｉＣ 上に，Ｐｏｌｙ−Ｓｉ，ＩＬＤ，Ｔｉ／Ａｌがこの順に積層され，ＩＬＤの上面から側面にかけてＴｉ／Ａｌが形成された部分を「Ｅ」とした構造が記載され，図３（ａ）には，該「Ｅ」の部分として，ＩＬＤの上面とＩＬＤの側面がなす角は９０度より大きいため，ＩＬＤの側面がＩＬＤの上面に対して垂直面ではなく傾斜面になており，Ｔｉ／ＡｌがＩＬＤの上面からＩＬＤの該傾斜面となっている側面上に実際に積層されている走査電子顕微鏡写真が記載されている。 
　（キ）ここで，Ｔｉ／Ａｌの接続について検討すると，図１（ｄ）に記載された中央部のＴｉ／Ａｌは，ＮｉＳｉｘを介してＳｉＣ上部に形成されたｎ＋領域に接続され，図１（ｃ）に記載された右側部のＴｉ／Ａｌは，ＮｉＳｉｘを介してＰｏｌｙ−Ｓｉに接続され，図１（ｃ）に記載されたＩＬＤはＰｏｌｙ−Ｓｉを上面から側面にかけて覆う構成が記載されている。 
　イ　甲１発明
　上記アの記載事項から，甲１には，下記の発明（以下「甲１発明」という。）が記載されていると認められる。 
「ＳｉＣ上にＧａｔｅ　ｏｘｉｄｅ，Ｐｏｌｙ−Ｓｉが順に形成され，また，前記ＳｉＣ上部にｎ＋領域が形成されたＤＭＯＳデバイスであって， 
　前記Ｐｏｌｙ−Ｓｉ上面を覆うＩＬＤが形成され， 
　前記ＩＬＤ上に形成されたＴｉ／ＡｌはＮｉＳｉｘを介して前記ｎ＋領域に接続され， 
　前記Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／ＡｌはＮｉＳｉｘを介して前記Ｐｏｌｙ−Ｓｉに接続され， 
　前記ＩＬＤ上に形成されたＴｉ／Ａｌと前記Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌとは，厚さ５０ｎｍのＴｉ最下層と相互接続された厚さ２μｍのＡｌからなり，両Ｔｉ／Ａｌは分離している， 
ＤＭＯＳデバイス。」 
　ウ　甲２の記載事項
　甲２には，以下の記載がある。
「【０００３】配線金属層は，主にＡｌを主成分としたアルミ配線層が一般的である。アルミ配線層がトランジスタ素子を形成するＳｉと接続される部分では，下地にバリア層が必要である。このバリア層によりＡｌのスパイク現象やＳｉの析出防止ができる。また，配線金属層の最上面は反射防止膜を形成する必要がある。この反射防止膜によりリソグラフィ工程におけるハレーションの防止ができる。 
【０００４】前者のバリア層は，例えばＴｉＮ／Ｔｉ積層であり，後者の反射防止膜は，例えばＴｉＮ層である。このような積層構造の配線金属層をウェハ全面に形成しておき，長期間保管することになると，ＴｉＮ層の応力の集積が進む。」 
　エ　甲３の記載事項
　甲３には，以下の記載がある。 
「【００３０】バリアメタル層２３Ａは，アルミニウム合金層２３Ｂ下に形成されている。バリアメタル層２３Ａを形成することで第１の接続孔２４に，単結晶珪素の析出による接触抵抗値の増加が生じないようにすることができる。また，アルミニウム合金層２３ＢとＰ型半導体基板２１とのシリコンが相互拡散して第１の接続孔２４部分にアルミスパイクが発生しないように作用している。バリアメタル層２３Ａは，スパッタ法で堆積したチタン層と反応性スパッタ法で堆積した窒化チタン層の二層で構成している。チタン層の厚さは１０〜４０ｎｍ程度で，窒化チタン層の厚さは４０〜１５０ｎｍ程度である。」 
　オ　甲４の記載事項
　甲４には，以下の記載がある。 
「バリア性を改善して上記問題を解決する手段としてはチタン層３１をチタンシリサイド（ＴｉＳｉ２）に置き換えて，チタンシリサイド（ＴｉＳｉ２）／チタンナイトライド（ＴｉＮ）の積層膜をバリアメタル層として用いるものが知られている。」（第３頁左上欄１４行〜１９行） 
　カ　周知技術
　上記ウ及びオの記載事項から，下記の事項は周知技術であると認められる。
「半導体デバイスでは，配線金属としてアルミ配線が用いられるが，その際，Ａｌのスパイク現象等を防止するために下地としてバリア層が必要であること，及びバリア層としてＴｉＮ／Ｔｉ積層が利用されること。」
　キ　甲５の記載事項
　甲５には，以下の記載がある。
　（ア）「【０００８】 
 　ＳｉＣやＧａＮを用いたパワーＭＯＳＦＥＴではＭＯＳＦＥＴの移動度がシリコンと比較して低いために，さまざまな工夫をして，それを克服するような検討が重ねられている。 
　　　・・・中略・・・・ 
【０００９】 
　ところが，これらの手段は，そのどの方法においても，上述で議論した負荷短絡耐量において大きな問題が発生する。すなわち，上記のどの手段においてもＭＯＳＦＥＴの抵抗を小さくすることが，短絡電流値の増加を招くという点である。 
　　　・・・中略・・・ 
【００１０】 
　このような状況を回避するためには，上述のように電流制限機能を備えることが必須となる。図１１や図１２はその一例である電流制限の保護機能付ＭＯＳＦＥＴの回路図である。すなわち，図１１に示すように，主トランジスタ３とは別に主電流をモニタするセンストランジスタ４のソース側にセンス抵抗５を挿入する。 
　　　・・・中略・・・ 
【００１５】 
　以下に添付図面を参照して，この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図１は，本発明にかかる半導体装置の構成の一例を示す断面図である。この実施例では主トランジスタがトレンチＭＯＳＦＥＴの場合で，電流モニタする電流センスＭＯＳ３６が主トランジスタ３５と分離されて，同一半導体基板上に形成されている。」 
　（イ）図１１には，主トランジスタ３のゲートとセンストランジスタ４のゲートを接続して，共通のゲート電圧が供給される回路図が記載されている。 
　（ウ）以上の記載から，甲５には以下の事項が記載されていると認められる。 
「ＳｉＣを用いたパワーＭＯＳＦＥＴでは，電流制限機能を備えることが必須であり，そのために，主トランジスタの主電流をモニタする電流センストランジスタを主トランジスタと同一半導体基板上に形成し，主トランジスタのゲートと電流センストランジスタのゲートに共通のゲート電圧を印加すること。」 
　ク　甲６の記載事項
　甲６には，以下の記載がある。
　「【００３３】感温ダイオード８は，高不純物濃度のｎ型層２８の上に形成された層間膜２２の上において，多結晶シリコンからなるｎ型領域８ａおよびｐ型領域８ｂを接合して形成されたものであり，複数（本実施例では２つ）設けられている。このｎ型層２８は，ソース層１６と同様に第１不純物領域１４の上に形成されたものであるが，ソース層１６とは電気的，空間的に分離されている。複数の感温ダイオード８は，Ａｌ配線２６を介して，温度測定用端子Ｇ２からソース端子Ｓに向けて順方向に，直列に接続されている。」
（４）判断
　ア　本件特許発明１と甲１発明の対比
　（ア）甲１発明の「ＳｉＣ」，「Ｇａｔｅ　ｏｘｉｄｅ」，「Ｐｏｌｙ−Ｓｉ」，「ｎ＋領域」，「ＩＬＤ」は，本件特許発明４の「炭化珪素半導体である半導体層」，「ゲート絶縁膜」，「ゲート電極」，「半導体層の上部に形成された不純物領域であるソース領域」，「層間絶縁膜」に相当しており，甲１発明の「ＤＭＯＳデバイス」は，ＳｉＣ上に形成されたＤＭＯＳデバイスであるから，「炭化珪素半導体装置」と呼び得るものである。
　（イ）上記（ア）の記載事項から，甲１発明は，「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセル」を含むものであることは明らかである。 
　（ウ）甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」は，ソース領域である「ｎ＋領域」に接続され，アルミニウムを含むものであるから，本件特許発明１の「前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極」に相当する。 
　（エ）甲１発明の「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」は，Ｐｏｌｙ−Ｓｉに接続されており，導電膜といえるものでもある。また，本件特許発明１の「ゲートパッド」も導電膜といえるものでもある。よって，本件発明１と甲１発明とは，「前記ゲート電極に接続する導電膜」を有している点で共通している。 
　（オ）以上の対応関係から，本件特許発明１と甲１発明とは，下記（カ）の点で一致し，下記（キ）ないし（ケ）の点で相違する。 
　（カ）一致点 
「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと， 
　前記ゲート電極上を覆う層間絶縁膜と， 
　前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と， 
　前記ゲート電極に接続する導電膜と 
を備えた炭化珪素半導体装置。」 
　（キ）相違点１ 
　本件特許発明１は，「前記ゲート電極に接続するゲートパッド」を備えているのに対し，甲１発明は，Ｐｏｌｙ−Ｓｉに接続される「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」を備えている点。 
　（ク）相違点２ 
　本件特許発明１は，「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層」を備えているのに対し，甲１発明は，「ＩＬＤ上に形成されたＴｉ／Ａｌ」と「ＩＬＤ」の間，「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」と「Ｐｏｌｙ−Ｓｉ」の間にはバリアメタル層を備えていない点。 
　（ケ）相違点３ 
　本件特許発明１は，「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」のに対し，甲１発明はそのようものであるか定かではない点。
　イ　本件特許発明１ないし３，５ないし９，１１についての判断
　（ア）本件特許発明１について
　相違点３について検討する。
　甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」及び「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」は，「厚さ５０ｎｍのＴｉ最下層と相互接続された厚さ２μｍのＡｌ」からなるものであるから，甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」では，ＩＬＤとＡｌとの間に厚さ５０ｎｍの「Ｔｉ」の層が介在した積層構造であり，甲１発明の「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」では，Ｐｏｌｙ−ＳｉとＡｌとの間に厚さ５０ｎｍの「Ｔｉ」の層が介在したものといえることから，甲１発明においても，ＩＬＤとＡｌとの間に介在することになる「Ｔｉ」及びＰｏｌｙ−ＳｉとＡｌとの間に介在することになる「Ｔｉ」は，「アルミ（Ａｌ）の拡散を抑制するバリアメタル層」としての機能を有するものであると認められるところ，「ＨＴＧＢマイナス試験」の実施後における「しきい値電圧」の変動については，甲１ないし甲６には，記載も示唆もされていない。
　そうすると，相違点３は実質的な相違点であるから，本件特許発明１は，甲１に記載された発明ではない。
　そして，甲１発明において，ＩＬＤとＡｌとの間，「Ｔｉ」及びＰｏｌｙ−ＳｉとＡｌとの間に，「アルミ（Ａｌ）の拡散を抑制するバリアメタル層」を介在させていたとしても，甲１発明を「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」構成とすることは，当業者であっても甲１発明，甲１ないし甲６に記載された事項に基いて容易に発明できたとはいえない。
　（イ）本件特許発明１の構成を全て含む本件特許発明２，３，５ないし９，１１について
　本件特許発明５及び１１は，本件特許発明１を更に減縮したものであるから，上記本件特許発明１についての判断と同様の理由により，甲１に記載された発明ではなく，さらに，上記甲１発明，甲１ないし甲６に記載された事項に基いて当業者が容易になし得るものでもない。
　また，本件特許発明２，３，６ないし９も，本件特許発明１を更に減縮したものであるから，上記本件特許発明１についての判断と同様の理由により，上記甲１発明，甲１ないし甲６に記載された事項に基いて当業者が容易になし得るものではない。
　ウ　本件特許発明４と甲１発明の対比
　（ア）甲１発明の「ＳｉＣ」，「Ｇａｔｅ　ｏｘｉｄｅ」，「Ｐｏｌｙ−Ｓｉ」，「ｎ＋領域」，「ＩＬＤ」は，本件特許発明４の「炭化珪素半導体である半導体層」，「ゲート絶縁膜」，「ゲート電極」，「半導体層の上部に形成された不純物領域であるソース領域」，「層間絶縁膜」に相当しており，甲１発明の「ＤＭＯＳデバイス」は，ＳｉＣ上に形成されたＤＭＯＳデバイスであるから，「炭化珪素半導体装置」と呼び得るものである。
　（イ）上記（ア）の記載事項から，甲１発明は，「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセル」を含むものであることは明らかである。 
　（ウ）甲１発明の「ＩＬＤ上に形成されたＴｉ／Ａｌ」は，ソース領域である「ｎ＋領域」に接続され，アルミニウムを含むものであるから，本件特許発明４の「前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極」に相当する。 
　（エ）甲１発明の「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」は，Ｐｏｌｙ−Ｓｉに接続されており，導電膜といえるものでもある。また，本件特許発明４の「ゲートパッド」も導電膜といえるものでもある。よって，本件発明１と甲１発明とは，「前記ゲート電極に接続する導電膜」を有している点で共通している。 
　（オ）以上の対応関係から，本件特許発明４と甲１発明とは，下記（カ）の点で一致し，下記（キ）ないし（ケ）の点で相違する。 
　（カ）一致点 
「炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと， 
　前記ゲート電極上を覆う層間絶縁膜と， 
　前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と， 
　前記ゲート電極に接続する導電膜と 
を備えた炭化珪素半導体装置。」 
　（キ）相違点４ 
　本件特許発明４は，「前記ゲート電極に接続するゲートパッド」を備えているのに対し，甲１発明は，Ｐｏｌｙ−Ｓｉに接続される「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」を備えている点。 
　（ク）相違点５ 
　本件特許発明４は，「前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層」を備えているのに対し，甲１発明は，「ＩＬＤ上に形成されたＴｉ／Ａｌ」と「ＩＬＤ」の間，「Ｐｏｌｙ−Ｓｉ上に形成されたＴｉ／Ａｌ」と「Ｐｏｌｙ−Ｓｉ」の間にはバリアメタル層を備えていない点。 
　（ケ）相違点６ 
　本件特許発明４は，「前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと，前記ｐ型ポリシリコンに接続するアノード電極と，前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え，前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている」のに対して，甲１発明はそのような構成を備えていない点。
　エ　本件特許発明４ないし１１についての判断
　（ア）本件特許発明４について
　相違点６について検討する。
　パワー半導体デバイスにおいて，高温度による破壊から保護するために，ＦＥＴが形成される同一基板上にｎ型領域８ａとｐ型領域８ｂを接合した感温ダイオード８を形成し，Ａｌ配線で接続することは，甲６の段落【００３３】に記載されている。 
　しかしながら，甲６には，温度ダイオードのｐ型領域８ｂ上及びｎ型領域８ａ上にバリアメタル層を介してアノード電極及びカソード電極を形成することは，記載も示唆もされていない。また，上記相違点６に係る構成が，周知技術であるとも認められない。 
　そして，本件特許発明４は相違点６の構成により，本件特許明細書の段落【００６０】に記載された，「温度センスダイオード１２０のｐ型ポリシリコン１２３とアノード電極１２１との接続部分，並びに，ｎ型ポリシリコン１２４とカソード電極１２２との接続部分に，バリアメタル層９を介在させることにより，それらの接続部分における電気的コンタクトが改善される。その結果，温度センスダイオード１２０の温度特性が安定し，精度よくＭＯＳＦＥＴチップ１００の温度を検出でき，ＭＯＳＦＥＴの動作の安定化に寄与できる。」という格別の作用効果を奏するものである。 
　したがって，本件特許発明４は，甲１発明，甲１ないし甲６に記載された事項及び周知技術に基いて，当業者が容易に発明をすることができたものとはいえない。 
　（イ）本件特許発明４の構成を全て含む本件特許発明５ないし１１について
　本件特許発明５ないし１１は，本件特許発明４を更に減縮したものであるから，上記本件特許発明４についての判断と同様の理由により，上記甲１発明，甲１ないし甲６に記載された事項に基いて当業者が容易になし得るものでもない。
　オ　取消理由通知において採用しなかった特許異議申立理由  
　異議申立人の平成２８年９月２８日を受付日とする意見書では，取消理由通知に通知していない異議申立書の証拠方法に提示した「甲第５号証」（特開２０１０−２４４９７７号公報）に，取消理由通知に通知した甲６の感温ダイオードを組み合わせた場合に，「ポリシリコンとアルミ電極との間にもバリア導体層が形成されるのが自然であり，本願発明の構成要件Ｍ：前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設することは容易想到できる」と主張している。 
　しかしながら，トランジスタでは層間絶縁膜を貫通してＡｌスパイクによる短絡防止のためにバリアメタル層が形成されているところ，ダイオードでは，例えばｐ型ポリシリコンとアノード電極との間には層間絶縁膜は存在しておらず，トランジスタにおいて必要とされるバリアメタル層がダイオードにおいても必要であるとは認められない。また，甲６には「前記バリアメタル層は，前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設」することは開示も示唆もされていない。同様に，甲１ないし甲５，異議申立人が証拠方法として提示した「甲第４号証」（国際公開第２０１０／１１０２４６号パンフレット）及び「甲第５号証」（特開２０１０−２４４９７７号公報）にも，相違点６に係る構成は記載も示唆もされておらず，相違点６に係る構成が，周知技術であるとも認められない。 
　そして，本件特許発明４は，相違点６の構成により上記（ア）に記載した格別な作用効果を奏するものであり，この効果は，甲１発明，甲１ないし甲６，異議申立人が証拠方法として提示した「甲第４号証」及び「甲第５号証」に記載された事項から予測し得るものではないので，異議申立人の上記主張を採用することはできない。　 
　なお，上記意見書の参考資料３（特開２０１０−１２９７０７号公報）に基づく異議申立人の主張は，申立理由の要旨を変更するものであるから，これについても採用することはできない。 
　カ　小括 
　以上のとおり，本件特許発明１ないし１１は，甲１発明，甲１ないし甲６に記載された事項及び周知技術に基いて，当業者が容易に発明をすることができたものとはいえない。 
５　むすび
　以上のとおりであるから，取消理由通知に記載した取消理由及び特許異議申立書に記載した特許異議申立理由によっては，本件請求項１ないし１１に係る特許を取り消すことはできない。
　また，他に本件請求項１ないし１１に係る特許を取り消すべき理由を発見しない。
　よって，結論のとおり決定する。
【異議決定日】
平成２９年６月２７日（２０１７．６．２７）
【訂正の要旨】
審決（決定）の【理由】欄参照。
（５４）【発明の名称】
炭化珪素半導体装置
　【技術分野】
　【０００１】
　本発明は、炭化珪素半導体装置に関するものである。
　【背景技術】
　【０００２】
　高耐圧、低損失および高耐熱性を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いて形成した半導体素子（ＭＯＳＦＥＴ（Ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）など）が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。
　【０００３】
　従来のＳｉＣを用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）では、ソース領域上にオーミックコンタクトをとるためのシリサイド層を形成し、その上にアルミニウム（Ａｌ）のソース電極を成膜した構成を有するのが一般的であった（例えば下記の特許文献１）。特許文献１には、ソース領域のシリサイド層とアルミのソース電極との間にＴｉの金属層が介在する構成が開示されており、その金属層がＡｌの拡散を抑制するバリアメタルとして機能することが示されている。
　【先行技術文献】
　【特許文献】
　【０００４】
　【特許文献１】特開２００９−１９４１２７号公報
　【発明の概要】
　【発明が解決しようとする課題】
　【０００５】
　従来のＳｉＣ−ＭＯＳＦＥＴでは、ＨＴＧＢ（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｇａｔｅ　Ｂｉａｓ）試験など、ゲート・ソース間に連続的に電圧印加を実施する信頼性試験により、ゲート・ソース間しきい値電圧（ＶＧＳｔｈ）が経時的に低下する問題があった。
　【０００６】
　しきい値電圧が低下すると、ＭＯＳＦＥＴの伝達特性（入出力比）が大きくなるため、実使用時に過電流が流れ、当該ＭＯＳＦＥＴの破壊を引き起こす可能性がある。また、ターンオン時のスイッチング速度も速くなるため、複数のＭＯＳＦＥＴセルを備える半導体チップにおいて、ＭＯＳＦＥＴセルの動作が不均一になることに起因して破壊が生じる場合もある。試験の際には電気特性に問題がなくても、長期間に渡ってゲート・ソース間に電圧ストレスがかけられた結果しきい値電圧が低下し、上記と同様の問題を引き起こす可能性もある。
　【０００７】
　また、ＳｉＣデバイスは高温でも優れた電気特性を得ることができるため、高温条件下での活用も期待されている。しかし高温条件下では、ソース電極に使用されるＡｌが、ゲート・ソース間の絶縁を確保する層間絶縁膜を腐食させたり、ゲート配線を構成するポリシリコン内へ侵入する「Ａｌスパイク」を発生させたりして、ゲート・ソース間の短絡を引き起こす場合がある。
　【０００８】
　本発明は以上のような課題を解決するためになされたものであり、しきい値電圧の経時的な低下を抑制でき、またアルミ配線による絶縁膜の腐食やＡｌスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供することを目的とする。
　【課題を解決するための手段】
　【０００９】
　本発明に係る炭化珪素半導体装置は、炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたポリシリコンのゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、前記ゲート電極に接続するアルミニウムを含むゲートパッドと、前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、
少なくともＴｉを含む
、周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し、試験時間が２４０時間のＨＴＧＢマイナス試験において、前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内であ
　【発明の効果】
　【００１０】
　ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間
のそれぞれに介在し、少なくともＴｉを含む
設け、周囲温度が１２５℃でゲート電極とソース電極との間に−２０Ｖの電圧を印加し、試験時間が２４０時間のＨＴＧＢマイナス試験において、ゲート電極とソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内とす
　【図面の簡単な説明】
　【００１１】
　【図１】実施の形態１に係る半導体装置を備える半導体チップの上面図である。
　【図２】実施の形態１に係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。
　【図３】ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。
　【図４】Ｔｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。
　【図５】ＴｉＮのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。
　【図６】実施の形態２に係る半導体装置を備える半導体チップの上面図である。
　【図７】実施の形態２に係る半導体装置の電流センスセル部の断面図である。
　【図８】Ｔｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。
　【図９】ＴｉＳｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。
　【図１０】実施の形態５に係るに係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。
　【図１１】ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。
　【図１２】実施の形態６に係るに係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。
　【図１３】ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。
　【図１４】実施の形態７に係る半導体装置を備える半導体チップの上面図である。
　【図１５】実施の形態７に係る半導体装置の温度センスダイオード部の断面図である。
　【発明を実施するための形態】
　【００１２】
　＜実施の形態１＞
　図１は、本発明の実施の形態１に係る半導体装置を備える半導体チップの上面図である。ここでは半導体装置の一例としてＳｉＣ−ＭＯＳＦＥＴを示す。当該ＭＯＳＦＥＴが搭載されるＭＯＳＦＥＴチップ１００の上面には、ソース電極１０１とゲート電極に接続するゲートパッド１０２が配設される。またＭＯＳＦＥＴチップ１００の外周部には、終端構造としてフィールドリミッティングリング１０３が設けられている。
　【００１３】
　図２は、ＭＯＳＦＥＴチップ１００の断面図であり、図２（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図２（ｂ）はゲートパッド部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。ＭＯＳＦＥＴチップ１００には、図２（ａ）に示す構造のセルが並列に複数個設けられ、各セルのゲート電極はゲートパッド１０２に接続される。
　【００１４】
　当該ＭＯＳＦＥＴは、ｎ＋バッファ層１となるＳｉＣ基板と、その上にｎ−ドリフト層２となるエピタキシャル成長層とから成るエピタキシャル基板を用いて形成されている。図２の如く、ｎ−ドリフト層２の上部にはｐベース領域３が形成され、その表面部分にｎ＋ソース領域４およびｐ＋コンタクト層１３が形成されている。エピタキシャル成長層の上面には、ｎ＋ソース領域４、ｐベース領域３およびそれに隣接するｎ−ドリフト層２上に跨るように熱酸化膜のゲート絶縁膜５が形成され、その上にポリシリコンのゲート電極６が配設される。
　【００１５】
　ゲート電極６上には、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒｔｈｏｓｉｌｉｃａｔｅ）等の層間絶縁膜７が形成される。ただし図２（ａ）のように、ｎ＋ソース領域４およびｐベース領域３の一部（ゲート電極６が形成されていない部分）では層間絶縁膜７が除去されており、その部分にｎ＋ソース領域４およびｐベース領域３のｐ＋コンタクト層１３にオーミック接続するシリサイド層８（ＳｉＣと金属との化合物層、例えばニッケルシリサイド（ＮｉＳｉ））が形成される。層間絶縁膜７およびシリサイド層８上には、アルミ（Ａｌ）の拡散を抑制するバリアメタル層９が成膜され、その上にＡｌあるいはＡｌ合金（例えばＡｌＳｉ）のソース電極１０１が形成される。バリアメタル層９の材料は、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）である。またｎ＋バッファ層１の下面にはドレイン電極１０が形成される。
　【００１６】
　一方、ゲートパッド部では、図２（ｂ）のように、エピタキシャル成長層の上面にフィールド酸化膜１４が形成されており、ゲート電極６はフィールド酸化膜１４上に延在している。またゲートパッド部では、層間絶縁膜７が除去され、ゲート電極６が露出される。露出したゲート電極６の上面には、上述のバリアメタル層９が成膜され、その上にＡｌのゲートパッド１０２が形成される。なお、ソース電極１０１およびゲートパッド１０２は同一の工程で形成されるが、バリアメタル層９と共にパターニングされて、ソース電極１０１とゲートパッド１０２とに電気的に分離されている。
　【００１７】
　図３は、ＭＯＳＦＥＴのゲートに負極性の電圧を印加するＨＴＧＢ試験（ＨＴＧＢマイナス試験）の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合、バリアメタル層９としてＴｉを使用した場合、バリアメタル層９としてＴｉＮを使用した場合を示している。ＴｉＮは、所望の厚みのＴｉを成膜した後、窒素（Ｎ２）雰囲気下で８００℃、３０秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるＴｉＮの形成方法も同様でよい。例えば、厚み７５ｎｍのＴｉＮを形成する場合には、厚み７５ｎｍのＴｉを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層９の厚さは７５ｎｍとした。またＨＴＧＢ試験は、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。
　【００１８】
　図３に示すように、従来のＭＯＳＦＥＴは、２４０時間のＨＴＧＢ試験によってしきい値電圧が初期値から約５Ｖ低下した。一方、ＴｉＮのバリアメタル層９を備えるＭＯＳＦＥＴでは、しきい値電圧の低下は約２Ｖ程度に抑えられ、さらにＴｉのバリアメタル層９を備えるＭＯＳＦＥＴでは、しきい値電圧は殆ど低下しなかった。このように、本発明のＭＯＳＦＥＴでは、しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
　【００１９】
　また本実施の形態の半導体装置では、ＭＯＳＦＥＴセル部の層間絶縁膜７とソース電極１０１との間、並びに、ゲートパッド部のゲート電極６とゲートパッド１０２との間に、それぞれＡｌの拡散を抑制するバリアメタル層９が介在する。そのため、高温条件下においても、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。特に温度が３００℃を超える条件では、ゲート電極６にＡｌスパイクが生じると当該Ａｌスパイクがゲート電極６を突き抜けてゲート絶縁膜５に達してゲート絶縁膜５の耐圧信頼性が低下する問題が生じ得るが、本実施の形態ではこの問題の発生も防止される。
　【００２０】
　図４は、Ｔｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでは、バリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行った。
　【００２１】
　図３でも示したように、Ｔｉのバリアメタル層９の厚みが７５ｎｍの場合は、２４０時間のＨＴＧＢ試験を経てもしきい値電圧の低下は見られなかったが、それを３０ｎｍにするとしきい値電圧は約０．５Ｖ程低下した。バリアメタル層９の厚さが厚いほど、しきい値電圧の低下を抑える効果は高くなり、特に、その厚さを６０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき効果的である。
　【００２２】
　また図５は、ＴｉＮのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでもバリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行って得た結果を示す。
　【００２３】
　図３でも示したように、ＴｉＮのバリアメタル層９の厚みが７５ｎｍの場合は、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は概ね２Ｖであったが、それを３０ｎｍにするとしきい値電圧は約６．６Ｖ程低下した。バリアメタル層９をＴｉＮとする場合、その厚さを９０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき、効果的である。
　【００２４】
　＜実施の形態２＞
　ＭＯＳＦＥＴの中には、例えば過電流破壊保護のための過電流検出に使用する目的で、当該ＭＯＳＦＥＴを流れる電流を検出するための電流センスセルを備えたものがある。一般的に電流センスセルは、ゲートおよびドレインが通常のＭＯＳＦＥＴセル（主ＭＯＳＦＥＴセル）と共通しており、ＭＯＳＦＥＴを流れる主電流の一部を分流させ、主電流に比例した微小電流を得るものである。
　【００２５】
　図６は、実施の形態２に係るＭＯＳＦＥＴチップ１００の上面図である。ＭＯＳＦＥＴチップ１００の一部のＭＯＳＦＥＴセルが、電流センスセル１１０として使用されている。電流センスセル１１０のソース電極（電流センス電極）１１１は、主ＭＯＳＦＥＴセルのソース電極１０１とは分離されているが、ゲート電極は主ＭＯＳＦＥＴセルと共通でありゲートパッド１０２に接続される。
　【００２６】
　図７は、ＭＯＳＦＥＴチップ１００の電流センスセル１１０の断面図（図６のＣ−Ｃ線に沿った断面）である。主ＭＯＳＦＥＴセルの断面（図６のＡ−Ａ線に沿った断面）は、図２（ａ）と同じであり、ゲートパッド部の断面（図６のＢ−Ｂ線に沿った断面）は、図２（ｂ）と同じである。なお図６および図７においては、図１および図２に示したものと同様の要素には同一符号を付してあるため、それらの詳細な説明は省略する。
　【００２７】
　図７に示すように、電流センスセル１１０は、主ＭＯＳＦＥＴセル（図２（ａ））と同じ構造であり、層間絶縁膜７とソース電極（電流センス電極）１１１との間に、バリアメタル層９が設けられている。これにより、電流センスセル１１０においても主ＭＯＳＦＥＴセルと同様に、実施の形態１で説明した層間絶縁膜７の腐食防止、およびしきい値電圧（ＶＧＳｔｈ）の低下防止の効果が得られる。
　【００２８】
　主ＭＯＳＦＥＴセルと電流センスセル１１０とでしきい値電圧が異なると、正確な電流検出ができないため適切な過電流保護ができなくなるが、本実施の形態のように電流センスセル１１０および主ＭＯＳＦＥＴセルの両方にバリアメタル層９を設けることにより、電流センスセル１１０と主ＭＯＳＦＥＴセルとでしきい値電圧を揃えることができる。従って、正確な電流検出が可能になる。もちろんバリアメタル層９の膜厚は、主ＭＯＳＦＥＴセルと電流センスセル１１０とで同じことが望ましい。
　【００２９】
　本実施の形態でも実施の形態１と同様に、バリアメタル層９としてＴｉを使用する場合は、その厚みを６０ｎｍ以上とすることが好ましく、バリアメタル層９としてＴｉＮを使用する場合は、その厚みを９０ｎｍ以上とすることが好ましい。
　【００３０】
　＜実施の形態３＞
　実施の形態１では、バリアメタル層９がＴｉの場合において、バリアメタル層９の厚みが３０ｎｍの場合と７５ｎｍの場合で行ったＨＴＧＢ試験の結果（図４）から、その厚さを６０ｎｍ以上とすればしきい値電圧低下を概ね０．２Ｖ以内にできることを導き出した。
　【００３１】
　しかしその後の発明者の実験により、しきい値電圧低下を抑える効果は、Ｔｉのバリアメタル層９の厚みが７５ｎｍよりも小さい状態で既に飽和しており、バリアメタル層９の厚さが６０ｎｍよりも小さい場合でも、しきい値電圧低下を充分に抑えることができることが分かった。ここではその実験結果を示す。
　【００３２】
　図８は、Ｔｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでは、バリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴ、バリアメタル層９を５０ｎｍとしたＭＯＳＦＥＴおよびバリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴに対し、図３と同様のＨＴＧＢ試験を２４０時間行った。
　【００３３】
　その結果、Ｔｉのバリアメタル層９の厚みが５０ｎｍの場合でも、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は見られなかった。また図４にも示したように、バリアメタル層９の厚みを３０ｎｍにするとしきい値電圧は約０．５Ｖ程低下した。この結果から、バリアメタル層９の厚さを４０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき効果的であることが分かった。
　【００３４】
　また本実施の形態２の場合においても、バリアメタル層９をＴｉとする場合は、その厚みを４０ｎｍ以上とすることが好ましい。
　【００３５】
　＜実施の形態４＞
　実施の形態１〜３では、Ａｌの拡散を抑制するバリアメタル層９をＴｉまたはＴｉＮとしたが、ＴｉＳｉを使用しても同様の効果を得ることができる。
　【００３６】
　図９は、ＴｉＳｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ＴｉＳｉは、所望の厚みのＴｉを成膜した後、アルゴン（Ａｒ）雰囲気下で８００℃、３０秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるＴｉＳｉの形成方法も同様でよい。例えば、厚み７５ｎｍのＴｉＳｉを形成する場合には、厚み７５ｎｍのＴｉを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層９の厚みを７５ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を１５０ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行って得た結果を示す。
　【００３７】
　図９の如く、ＴｉＳｉのバリアメタル層９の厚みが１５０ｎｍの場合は、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は見られなかったが、それを７５ｎｍにするとしきい値電圧は約１．０Ｖ程低下した。バリアメタル層９をＴｉＳｉとする場合には、その厚さを１３０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき、効果的である。
　【００３８】
　よって、ＴｉＳｉのバリアメタル層９を用いる場合には、その厚さを１３０ｎｍ以上とすれば、しきい値電圧の低下を充分に抑えることができ、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
　【００３９】
　またバリアメタル層９がＴｉＳｉの場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。
　【００４０】
　ＴｉＳｉのバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９にＴｉＳｉを用いてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。その場合も、バリアメタル層９の厚みは１３０ｎｍ以上とすることが好ましい。
　【００４１】
　＜実施の形態５＞
　実施の形態５では、バリアメタル層９をＴｉＳｉ層とＴｉ層から成る二層構造とする例を示す。
　【００４２】
　図１０は、実施の形態５に係るＭＯＳＦＥＴチップ１００の断面図であり、図１０（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図１０（ｂ）はゲートパッド部の断面ＭＯＳＦＥＴセル部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。
　【００４３】
　図１０の如く、本実施の形態のＭＯＳＦＥＴチップ１００では、バリアメタル層９が、下層のＴｉＳｉ層９１と上層のＴｉ層９２とから成る二層構造となっている。その他の構成については、実施の形態１と同様であるので、ここでの説明は省略する。
　【００４４】
　図１１は、ＭＯＳＦＥＴに対するＨＴＧＢマイナス試験の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合と、ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９を有する場合とを示している。ここではＴｉＳｉ層９１およびＴｉ層９２の厚さをそれぞれ７５ｎｍとした（バリアメタル層９の厚さは１５０ｎｍ）。またＨＴＧＢ試験は、図３の場合と同様に、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。
　【００４５】
　図１１に示すように、ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９を備えるＭＯＳＦＥＴでは、２４０時間のＨＴＧＢ試験を経ても、しきい値電圧は殆ど低下しなかった。図３と比較して分かるように、その効果は、厚さ７５ｎｍのＴｉのバリアメタル層９と同等である。一方、従来のＭＯＳＦＥＴのしきい値電圧は、図３でも示したように初期値から約５Ｖ低下した。
　【００４６】
　このように、バリアメタル層９がＴｉＳｉ層９１およびＴｉ層９２から成る二層構造の場合でも、ＭＯＳＦＥＴのしきい値電圧の低下を抑制することができる。よって、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
　【００４７】
　またバリアメタル層９がＴｉＳｉ層９１およびＴｉ層９２から成る二層構造の場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。
　【００４８】
　ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９を上記二層構造にしてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。
　【００４９】
　＜実施の形態６＞
　実施の形態６では、バリアメタル層９をＴｉＮ層とＴｉ層から成る二層構造とする例を示す。
　【００５０】
　図１２は、実施の形態６に係るＭＯＳＦＥＴチップ１００の断面図であり、図１２（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図１２（ｂ）はゲートパッド部の断面ＭＯＳＦＥＴセル部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。
　【００５１】
　図１２の如く、本実施の形態のＭＯＳＦＥＴチップ１００では、バリアメタル層９が、下層のＴｉＮ層９３と上層のＴｉ層９４とから成る二層構造となっている。その他の構成については、実施の形態１と同様であるので、ここでの説明は省略する。
　【００５２】
　図１３は、ＭＯＳＦＥＴに対するＨＴＧＢマイナス試験の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合と、ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９を有する場合とを示している。ここではＴｉＮ層９３およびＴｉ層９４の厚さをそれぞれ７５ｎｍとした場合（バリアメタル層９の厚さは１５０ｎｍ）と、ＴｉＮ層９３の膜厚を２５ｎｍとしＴｉ層９４の厚さを７５ｎｍとした場合（バリアメタル層９の厚さは１００ｎｍ）と、ＴｉＮ層９３の膜厚を２５ｎｍとしＴｉ層９４の厚さを１５０ｎｍとした場合（バリアメタル層９の厚さは１７５ｎｍ）におけるＨＴＧＢ試験の結果を示している。また各ＨＴＧＢ試験は、図３の場合と同様に、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。
　【００５３】
　図１３に示すように、ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９を備えるＭＯＳＦＥＴでは、上記の３つの場合の全てにおいて、２４０時間のＨＴＧＢ試験を経ても、しきい値電圧は殆ど低下しなかった。図３と比較して分かるように、その効果は、厚さ７５ｎｍのＴｉのバリアメタル層９と同等である。一方、従来のＭＯＳＦＥＴのしきい値電圧は、図３でも示したように初期値から約５Ｖ低下した。
　【００５４】
　このように、バリアメタル層９がＴｉＮ層９３およびＴｉ層９４から成る二層構造の場合でも、ＭＯＳＦＥＴのしきい値電圧の低下を抑制することができる。よって、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
　【００５５】
　またバリアメタル層９がＴｉＮ層９３およびＴｉ層９４から成る二層構造の場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。
　【００５６】
　ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９を上記二層構造にしてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。
　【００５７】
　＜実施の形態７＞
　図１４は、実施の形態７に係るＭＯＳＦＥＴチップ１００の上面図である。当該ＭＯＳＦＥＴチップ１００は、チップの温度を検出する温度センサーとして、温度センスダイオード１２０を備えている。なお、ＭＯＳＦＥＴチップ１００のＭＯＳＦＥＴセル部およびゲートパッド部の構造は、実施の形態１（図２）と同様であるので、ここでの説明は省略する。また当該ＭＯＳＦＥＴチップ１００は、実施の形態２の電流センスセル１１０をさらに備えていてもよい。
　【００５８】
　図１５は、ＭＯＳＦＥＴチップ１００の温度センスダイオード１２０の断面図（図１４のＤ−Ｄ線に沿った断面）である。図１５の如く、温度センスダイオード１２０は、ｐ型ポリシリコン１２３とそれに隣接するｎ型ポリシリコン１２４とから成っており、ＭＯＳＦＥＴのｎ−ドリフト層２を構成するエピタキシャル成長層上に形成されたシリコン酸化膜１１上に配設されている。ｐ型ポリシリコン１２３上にはバリアメタル層９を介してアノード電極１２１が配設され、ｎ型ポリシリコン１２４上にはバリアメタル層９を介してカソード電極１２２が配設される。
　【００５９】
　温度センスダイオード１２０のバリアメタル層９は、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２の下に配設されるバリアメタル層９と同じ工程で形成され、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）により構成される。また、アノード電極１２１およびカソード電極１２２は、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２と同じ工程で形成され、ＡｌあるいはＡｌ合金（例えばＡｌＳｉ）により構成される。
　【００６０】
　このように、温度センスダイオード１２０のｐ型ポリシリコン１２３とアノード電極１２１との接続部分、並びに、ｎ型ポリシリコン１２４とカソード電極１２２との接続部分に、バリアメタル層９を介在させることにより、それらの接続部分における電気的コンタクトが改善される。その結果、温度センスダイオード１２０の温度特性が安定し、精度よくＭＯＳＦＥＴチップ１００の温度を検出でき、ＭＯＳＦＥＴの動作の安定化に寄与できる。
　【００６１】
　また本実施の形態のように、温度センスダイオード１２０のアノード電極１２１およびカソード電極１２２の下に設けるバリアメタル層９として、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２の下に配設されるバリアメタル層９と同じものを使用することにより、製造コストの上昇を抑えることができるという効果も得られる。
　【００６２】
　なお、上の説明では、バリアメタル層９を、実施の形態１と同様にＴｉまたはＴｉＮとしたが、実施の形態４のようにＴｉＳｉで構成してもよいし、実施の形態５のようにＴｉＳｉ層およびＴｉ層から成る二層構造としてもよいし、実施の形態６のようにＴｉＮ層およびＴｉ層から成る二層構造としてもよい。
　【００６３】
　特に、ｐ型ポリシリコン１２３およびｎ型ポリシリコン１２４上に、ＴｉＳｉまたはＴｉＮのバリアメタル層９、もしくはＴｉＳｉ層とＴｉ層から成る二層構造のバリアメタル層９、もしくはＴｉＮ層とＴｉ層から成る二層構造のバリアメタル層９を配設した場合、ｐ型ポリシリコン１２３およびｎ型ポリシリコン１２４とアノード電極１２１とカソード電極１２２との間の電気的コンタクトが更に改善され、より精度よくＭＯＳＦＥＴチップ１００の温度を検出できる。
　【００６４】
　以上の説明では、ドリフト層２とバッファ層１（基板）とが同じ導電型を有する構造のＭＯＳＦＥＴについて述べたが、本発明は、ドリフト層２と基板１とが異なる導電型を有する構造のＩＧＢＴに対しても適用可能である。例えば、図２（ａ）に示した構成に対し、バッファ層１をｐ型にすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域４およびソース電極１０１は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１０はコレクタ電極に対応することになる。
　【００６５】
　また、各実施の形態では、耐熱性の高いワイドバンドギャップ半導体であるＳｉＣを用いて形成した半導体装置について説明したが、他のワイドバンドギャップ半導体を用いた半導体装置も比較的耐熱性が高いため、本発明を適用するのに有効である。他のワイドバンドギャップ半導体としては、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。
　【００６６】
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　【符号の説明】
　【００６７】
　１　ｎ＋バッファ層、２　ｎ−ドリフト層、３　ｐベース領域、４　ｎ＋ソース領域、５　ゲート絶縁膜、６　ゲート電極、７　層間絶縁膜、８　シリサイド層、９　バリアメタル層９、１０　ドレイン電極、１３　ｐ＋コンタクト層、１４　フィールド酸化膜、１００　ＭＯＳＦＥＴチップ、１０１　ソース電極、１０２　ゲートパッド、１０３　フィールドリミッティングリング、１１０　電流センスセル、１１１　電流センス電極、９１　ＴｉＳｉ層、９２　Ｔｉ層、９３　ＴｉＮ層、９４　Ｔｉ層、１２０　温度センスダイオード、１２１　アノード電極、１２２　カソード電極、１１　シリコン酸化膜、１２３　ｐ型ポリシリコン、１２４　ｎ型ポリシリコン。
（５７）【特許請求の範囲】
　【請求項１】
　炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、
　前記ゲート電極上を覆う層間絶縁膜と、
　前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、
　前記ゲート電極に接続するゲートパッドと、
　前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在
し、少なくともＴｉを含む
を備え
、
　
周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し、試験時間が２４０時間のＨＴＧＢマイナス試験において、前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である
炭化珪素半導体装置。
　【請求項２】
　前記バリアメタル層は、
前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される
請求項１記載の炭化珪素半導体装置。
　【請求項３】
　前記主トランジスタセルと共通のゲート電極および前記主トランジスタセルとは個別のアルミニウムを含むソース電極を有する電流センスセルをさらに備え、
　前記バリアメタル層は、前記電流センスセルのソース電極と前記層間絶縁膜との間にも配設されている
請求項１または請求項２記載の炭化珪素半導体装置。
　【請求項４】
　
炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、
　
前記ゲート電極上を覆う層間絶縁膜と、
　
前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、
　
前記ゲート電極に接続するゲートパッドと、
　
前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、少なくともＴｉを含むバリアメタル層と
を備え、
　前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと、
　前記ｐ型ポリシリコンに接続するアノード電極と、
　前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え、
　前記バリアメタル層は、前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されてい
る
炭
　【請求項５】
　前記バリアメタル層は、厚さ４０ｎｍ以上のＴｉ層である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
　【請求項６】
　前記バリアメタル層は、厚さ９０ｎｍ以上のＴｉＮ層である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
　【請求項７】
　前記バリアメタル層は、厚さ１３０ｎｍ以上のＴｉＳｉ層である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
　【請求項８】
　前記バリアメタル層は、ＴｉＳｉ層およびＴｉ層から成る二層構造である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
　【請求項９】
　前記バリアメタル層は、ＴｉＮ層およびＴｉ層から成る二層構造である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
　【請求項１０】
　前記バリアメタル層は、ＴｉＳｉ層、ＴｉＮ層、ＴｉＳｉ層とＴｉ層との二層構造、およびＴｉＮ層とＴｉ層との二層構造のいずれかである
請求項４記載の炭化珪素半導体装置。
　【請求項１１】
　前記ソース領域における前記ソース電極との接続部分に形成された、前記半導体層と金属との化合物層をさらに備える
請求項１から請求項１０のいずれか一項記載の炭化珪素半導体装置。