(57)【要約】  利得制御部（９）が、Ｉ用ＶＧＡ（５）及びＱ用ＶＧＡ（６）の利得を制御することで、信号合成部（７）から出力される合成信号の振幅を変えずに、その合成信号の位相を調整し、バイアス制御部（１０）が、Ｉ用ＶＧＡ（５）及びＱ用ＶＧＡ（６）が有するゲート接地トランジスタ（１１ａ），（１１ｂ），（２１ａ），（２２ｂ）のバイアス電流を制御するように構成する。これにより、低雑音化や高利得化を図ることができるとともに、移相精度を高めることができる。
2017149698.tif 000002
【特許請求の範囲】
【請求項１】
インダクタ素子と容量素子を含むフィルタであり、入力信号から同相信号と直交信号を抽出するポリフェーズフィルタと、
前記ポリフェーズフィルタにより抽出された同相信号を入力する入力段のトランジスタを有しており、前記同相信号を増幅する第１の可変利得増幅器と、
前記ポリフェーズフィルタにより抽出された直交信号を入力する入力段のトランジスタを有しており、前記直交信号を増幅する第２の可変利得増幅器と、
前記第１の可変利得増幅器により増幅された同相信号と、前記第２の可変利得増幅器により増幅された直交信号とを合成して、前記同相信号と前記直交信号の合成信号を出力する信号合成部と、
前記第１及び第２の可変利得増幅器の利得を制御することで、前記信号合成部から出力される合成信号の振幅を変えずに、前記合成信号の位相を調整する利得制御部と、
前記第１及び第２の可変利得増幅器が有する入力段のトランジスタのバイアス電流を制御するバイアス制御部と
を備えたベクトル合成型移相器。
【請求項２】
前記ポリフェーズフィルタは、
インダクタ素子と容量素子を含む低域通過フィルタと、
インダクタ素子と容量素子を含む高域通過フィルタとを備え、
前記低域通過フィルタが前記入力信号から前記同相信号を抽出し、前記高域通過フィルタが前記入力信号から前記直交信号を抽出することを特徴とする請求項１記載のベクトル合成型移相器。
【請求項３】
前記ポリフェーズフィルタと前記第１の可変利得増幅器の間に接続され、前記第１の可変利得増幅器が有する入力段のトランジスタにおける入力側インピーダンスを高める第１の共振器と、
前記ポリフェーズフィルタと前記第２の可変利得増幅器の間に接続され、前記第２の可変利得増幅器が有する入力段のトランジスタにおける入力側インピーダンスを高める第２の共振器とを備えたことを特徴とする請求項１記載のベクトル合成型移相器。
【請求項４】
前記ポリフェーズフィルタは、
前記第１の可変利得増幅器が有する入力段のトランジスタにおける入力側インピーダンスを高める第１の共振器と、
前記第２の可変利得増幅器が有する入力段のトランジスタにおける入力側インピーダンスを高める第２の共振器とを含んでいることを特徴とする請求項１記載のベクトル合成型移相器。
【請求項５】
前記ポリフェーズフィルタ、前記第１の可変利得増幅器、前記第２の可変利得増幅器及び前記信号合成部が、差動の信号を扱う差動構成であることを特徴とする請求項１記載のベクトル合成型移相器。
【請求項６】
インダクタ素子と容量素子を含むフィルタであり、入力信号から同相信号と直交信号を抽出するポリフェーズフィルタと、
前記ポリフェーズフィルタにより抽出された同相信号を入力する入力段のトランジスタを有しており、前記同相信号を増幅する第１の可変利得増幅器と、
前記ポリフェーズフィルタにより抽出された直交信号を入力する入力段のトランジスタを有しており、前記直交信号を増幅する第２の可変利得増幅器と、
前記第１の可変利得増幅器により増幅された同相信号と、前記第２の可変利得増幅器により増幅された直交信号とを合成して、前記同相信号と前記直交信号の合成信号を出力する信号合成部と、
前記第１及び第２の可変利得増幅器の利得を制御することで、前記信号合成部から出力される合成信号の振幅を変えずに、前記合成信号の位相を調整する利得制御部と、
前記第１及び第２の可変利得増幅器が有する入力段のトランジスタのバイアス電流を制御するバイアス制御部と
を備えたベクトル合成型移相器を実装している無線通信機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力信号の位相をシフトするベクトル合成型移相器と、そのベクトル合成型移相器を実装している無線通信機とに関するものである。
【背景技術】
【０００２】
例えば、高周波信号であるＲＦ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）信号の位相をシフトするベクトル合成型移相器は、そのＲＦ信号からＩ信号（同相信号）とＱ信号（直交信号）を抽出するポリフェーズフィルタを備えており、そのポリフェーズフィルタは、一般的に抵抗と容量で実現されている。以下、抵抗と容量で実現されているポリフェーズフィルタをＲＣ型ポリフェーズフィルタと称する。Ｉ信号とＱ信号は、位相差が９０°で、振幅が等しいという性質を有している。
ＲＣ型ポリフェーズフィルタは、ベクトル合成型移相器の初段に配置されるが、ＲＣ型ポリフェーズフィルタは、信号の通過損失が大きく、１段当りで−３ｄＢ以上の通過損失を有しているため、ベクトル合成型移相器の雑音特性の劣化を招く原因となる。【０００３】
以下の非特許文献１には、ＲＣ型ポリフェーズフィルタではなく、インダクタ素子と容量素子で実現されているＬＣ型ポリフェーズフィルタを実装しているベクトル合成型移相器が開示されている。
ＬＣ型ポリフェーズフィルタの理想的な通過損失は０ｄＢであり、ＲＣ型ポリフェーズフィルタと比べて、低雑音化や高利得化を図ることができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】“An Improved Wideband All-Pass I/Q Network for Millimeter-Wave Phase Shifters”, Sang Young Kim, MTT, 2012, Vol.60
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のベクトル合成型移相器は以上のように構成されているので、ＬＣ型ポリフェーズフィルタを実装していれば、良好な雑音特性が得られるが、ＬＣ型ポリフェーズフィルタは、負荷となる可変利得回路の入力インピーダンスの変化に敏感であるため、直交性が劣化し易いという特徴がある。直交性の劣化は、ベクトル合成型移相器の移相精度の劣化に直結する。
ＬＣ型ポリフェーズフィルタの直交性の劣化は、ＬＣ型ポリフェーズフィルタの製造誤差だけではなく、温度や電源などの使用環境のほか、製造ばらつきに起因する可変利得回路の入力インピーダンスの変動によっても引き起こされる。このため、ＬＣ型ポリフェーズフィルタは、製造ばらつきや使用環境の変化に弱く、高い移相精度が求められるベクトル合成型移相器に適用することが困難であるという課題があった。
このため、ＬＣ型ポリフェーズフィルタを実装しているベクトル合成型移相器は、ＲＣ型ポリフェーズフィルタを実装しているベクトル合成型移相器と比べて、低雑音化や高利得化を図ることができるが、高い移相精度が要求される場合、歩留りが悪くなる。
なお、移相精度は、ベクトル合成型移相器における移相量の設定値と、ベクトル合成型移相器の出力信号から実際に観測される移相量との誤差に関する精度であり、設定可能な全ての設定値についての誤差の平均二乗誤差が移相精度と呼ばれる。【０００６】
この発明は上記のような課題を解決するためになされたもので、低雑音化や高利得化を図ることができるとともに、移相精度を高めることができるベクトル合成型移相器を得ることを目的とする。
また、この発明は、低雑音化や高利得化を図ることができるとともに、移相精度を高めることができるベクトル合成型移相器を実装している無線通信機を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るベクトル合成型移相器は、インダクタ素子と容量素子を含むフィルタであり、入力信号から同相信号と直交信号を抽出するポリフェーズフィルタと、ポリフェーズフィルタにより抽出された同相信号を入力する入力段のトランジスタを有しており、その同相信号を増幅する第１の可変利得増幅器と、ポリフェーズフィルタにより抽出された直交信号を入力する入力段のトランジスタを有しており、その直交信号を増幅する第２の可変利得増幅器と、第１の可変利得増幅器により増幅された同相信号と、第２の可変利得増幅器により増幅された直交信号とを合成して、その同相信号と直交信号の合成信号を出力する信号合成部とを設け、利得制御部が、第１及び第２の可変利得増幅器の利得を制御することで、信号合成部から出力される合成信号の振幅を変えずに、その合成信号の位相を調整し、バイアス制御部が、第１及び第２の可変利得増幅器が有する入力段のトランジスタのバイアス電流を制御するようにしたものである。
【発明の効果】
【０００８】
この発明によれば、利得制御部が、第１及び第２の可変利得増幅器の利得を制御することで、信号合成部から出力される合成信号の振幅を変えずに、その合成信号の位相を調整し、バイアス制御部が、第１及び第２の可変利得増幅器が有する入力段のトランジスタのバイアス電流を制御するように構成したので、低雑音化や高利得化を図ることができるとともに、移相精度を高めることができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１によるベクトル合成型移相器を示す構成図である。
【図２】この発明の実施の形態１によるベクトル合成型移相器のＩ用ＶＧＡ５を示す構成図である。
【図３】この発明の実施の形態１によるベクトル合成型移相器のＱ用ＶＧＡ６を示す構成図である。
【図４】Ｉ用ＶＧＡ５の可変電流源１３ａ，１３ｂの内部を示す構成図である。
【図５】Ｑ用ＶＧＡ６の可変電流源２３ａ，２３ｂの内部を示す構成図である。
【図６】この発明の実施の形態１によるベクトル合成型移相器のバイアス制御部１０を示す構成図である。
【図７】ＬＰＦ３及びＨＰＦ４の簡略化した回路を示す説明図である。
【図８】ＬＰＦ３及びＨＰＦ４の通過利得特性及び通過位相特性を示す説明図である。
【図９】ＬＰＦ３及びＨＰＦ４から出力されるＩ信号とＱ信号の直交性が、終端インピーダンス５１，５２を調整することで変化する様子を示す説明図である。
【図１０】終端インピーダンス５１，５２を９０％〜１１０％まで変化させた場合のＬＰＦ３とＨＰＦ４の通過位相差と、ＬＰＦ３とＨＰＦ４の通過利得差との回路シミュレーション結果を示す説明図である。
【図１１】ベクトル合成型移相器の通過位相を６０°及び１３５°に設定する場合のＩ用ＶＧＡ５及びＱ用ＶＧＡ６への設定利得のイメージを示す説明図である。
【図１２】Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６の可変利得部１８，２８の制御信号電圧と、可変利得部１８，２８の電流利得との関係を示す説明図である。
【図１３】テーブル部７９に記憶されているルックアップテーブルの一例を示す説明図である。
【図１４】この発明の実施の形態２によるベクトル合成型移相器を示す構成図である。
【図１５】この発明の実施の形態２によるベクトル合成型移相器のバイアス制御部１０を示す構成図である。
【図１６】この発明の実施の形態３によるベクトル合成型移相器を示す構成図である。
【図１７】この発明の実施の形態３によるベクトル合成型移相器のＩ用ＶＧＡ５及びＱ用ＶＧＡ６の内部の一部を示す構成図である。
【図１８】この発明の実施の形態４によるベクトル合成型移相器を示す構成図である。
【図１９】この発明の実施の形態４によるベクトル合成型移相器のＩ用ＶＧＡ５及びＱ用ＶＧＡ６の一部を示す構成図である。
【図２０】この発明の実施の形態５によるベクトル合成型移相器のＩ用ＶＧＡ５を示す構成図である。
【図２１】この発明の実施の形態５によるベクトル合成型移相器のＱ用ＶＧＡ６を示す構成図である。
【図２２】可変利得部１２１，１２２，１３１，１３２に実装されている単位セルを示す構成図である。
【発明を実施するための形態】
【００１０】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。
【００１１】
実施の形態１．
図１はこの発明の実施の形態１によるベクトル合成型移相器を示す構成図である。
図１のベクトル合成型移相器は、例えば、無線送信機や無線受信機などの無線通信機に実装されるものであり、ベクトル合成型移相器により位相がシフトされたＲＦ信号が、無線通信機によって送信される場合や、無線通信機によって受信されたＲＦ信号が、ベクトル合成型移相器によって位相がシフトされる場合などが想定される。
図１において、入力端子１ａ，１ｂはベクトル合成型移相器の入力信号である差動のＲＦ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）信号が入力される端子である。この実施の形態１では、ベクトル合成型移相器の入力信号がＲＦ信号である例を説明するが、入力信号がＲＦ信号に限るものではなく、無線周波数以外の周波数の信号が入力されるものであってもよい。
【００１２】
ポリフェーズフィルタ２は低域通過フィルタ（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）３と高域通過フィルタ（ＨＰＦ：Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ）４とを有しており、入力端子１ａ，１ｂより入力された差動のＲＦ信号から、同相信号であるＩ（Ｉｎ−ｐｈａｓｅ）信号と、直交信号であるＱ（Ｑｕａｄｒａｔｕｒｅ）信号を抽出する。
ＬＰＦ３はインダクタ素子３ａ，３ｂと容量素子３ｃ，３ｄを含んでおり、入力端子１ａ，１ｂより入力された差動のＲＦ信号からＩ信号を抽出する。
インダクタ素子３ａは入力端子１ａとＩ用ＶＧＡ（Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）５の入力端子５ａとを結ぶ信号線上に挿入されており、インダクタ素子３ｂは入力端子１ｂとＩ用ＶＧＡ５の入力端子５ｂとを結ぶ信号線上に挿入されている。
容量素子３ｃは入力端子１ａとＩ用ＶＧＡ５の入力端子５ａとを結ぶ信号線と、グランドとの間に接続され、容量素子３ｄは入力端子１ｂとＩ用ＶＧＡの入力端子５ｂとを結ぶ信号線と、グランドとの間に接続されている。
【００１３】
ＨＰＦ４は容量素子４ａ，４ｂとインダクタ素子４ｃ，４ｄを含んでおり、入力端子１ａ，１ｂより入力された差動のＲＦ信号からＱ信号を抽出する。
容量素子４ａは入力端子１ａとＱ用ＶＧＡ６の入力端子６ａとを結ぶ信号線上に挿入されており、容量素子４ｂは入力端子１ｂとＱ用ＶＧＡ６の入力端子６ｂとを結ぶ信号線上に挿入されている。
インダクタ素子４ｃは入力端子１ａとＱ用ＶＧＡ６の入力端子６ａとを結ぶ信号線と、グランドとの間に接続され、インダクタ素子４ｄは入力端子１ｂとＱ用ＶＧＡ６の入力端子６ｂとを結ぶ信号線と、グランドとの間に接続されている。
【００１４】
Ｉ用ＶＧＡ５はＬＰＦ３により抽出された差動のＩ信号を入力する入力段のトランジスタを有しており、差動のＩ信号を増幅する第１の可変利得増幅器である。
入力端子５ａ，５ｂはＬＰＦ３から出力された差動のＩ信号を入力する端子である。
出力端子５ｃ，５ｄはＩ用ＶＧＡ５により増幅された差動のＩ信号を出力する端子である。
利得制御端子５ｅは利得制御部９から出力された利得制御信号を入力する端子である。
バイアス制御端子５ｆはバイアス制御部１０から出力されたバイアス制御信号を入力する端子である。
【００１５】
Ｑ用ＶＧＡ６はＨＰＦ４により抽出された差動のＱ信号を入力する入力段のトランジスタを有しており、差動のＱ信号を増幅する第２の可変利得増幅器である。
入力端子６ａ，６ｂはＨＰＦ４から出力された差動のＱ信号を入力する端子である。
出力端子６ｃ，６ｄはＱ用ＶＧＡ６により増幅された差動のＱ信号を出力する端子である。
利得制御端子６ｅは利得制御部９から出力された利得制御信号を入力する端子である。
バイアス制御端子６ｆはバイアス制御部１０から出力されたバイアス制御信号を入力する端子である。
【００１６】
信号合成部７は負荷インピーダンス７ａ，７ｂを備えており、Ｉ用ＶＧＡ５により増幅された差動のＩ信号と、Ｑ用ＶＧＡ６により増幅された差動のＱ信号とを合成して、そのＩ信号とＱ信号の合成信号を出力する。
負荷インピーダンス７ａは一端がＩ用ＶＧＡ５の出力端子５ｃ及びＱ用ＶＧＡ６の出力端子６ｃと接続され、他端が電源端子７ｃと接続されている。
負荷インピーダンス７ｂは一端がＩ用ＶＧＡ５の出力端子５ｄ及びＱ用ＶＧＡ６の出力端子６ｄと接続され、他端が電源端子７ｄと接続されている。
出力端子８ａ，８ｂは信号合成部７により合成された差動の合成信号を出力する端子である。
【００１７】
利得制御部９はＩ用ＶＧＡ５及びＱ用ＶＧＡ６の利得を制御することで、信号合成部７から出力される合成信号の振幅を変えずに、その合成信号の位相を調整する。
バイアス制御部１０はＩ用ＶＧＡ５及びＱ用ＶＧＡ６が有する入力段のトランジスタのバイアス電流を制御する。
【００１８】
図２はこの発明の実施の形態１によるベクトル合成型移相器のＩ用ＶＧＡ５を示す構成図である。
図２において、ゲート接地トランジスタ１１ａ，１１ｂはコモンゲート構成のトランジスタであり、Ｉ用ＶＧＡ５における入力段のトランジスタを構成している。
ゲート接地トランジスタ１１ａ，１１ｂはソース端子が入力端子５ａ，５ｂと接続されており、ゲート端子にはバイアス電圧１２が印加されている。
可変電流源１３ａ，１３ｂはバイアス制御端子５ｆからバイアス制御部１０の出力信号であるバイアス制御信号が入力されると、そのバイアス制御信号にしたがってゲート接地トランジスタ１１ａ，１１ｂのソース端子に出力する電流、即ち、ゲート接地トランジスタ１１ａ，１１ｂのバイアス電流を調整する。
可変電流源１３ａ，１３ｂがゲート接地トランジスタ１１ａ，１１ｂのバイアス電流を調整することで、ゲート接地トランジスタ１１ａ，１１ｂの入力インピーダンスが調整される。
ゲート接地トランジスタ１１ａ，１１ｂの入力インピーダンスは、ゲート接地トランジスタ１１ａ，１１ｂのトランスコンダクタンスｇｍの逆数によって決定される。
【００１９】
可変利得部１４はカレントステアリング型の回路構成を備えており、利得制御端子５ｅから利得制御部９の出力信号である利得制御信号が入力されると、その利得制御信号にしたがってゲート接地トランジスタ１１ａ，１１ｂのドレイン端子から出力された差動のＩ信号の利得を調整し、出力端子５ｃ，５ｄから利得調整後のＩ信号を信号合成部７に出力する。
トランジスタ１５ａ，１５ｂはゲート端子が利得制御端子５ｅと接続され、ソース端子がゲート接地トランジスタ１１ａ，１１ｂのドレイン端子と接続され、ドレイン端子が電源端子１８ａ，１８ｂと接続されている。トランジスタ１５ａ，１５ｂは利得制御信号に応じて、ゲート接地トランジスタ１１ａ，１１ｂのドレイン端子から出力されたＩ信号である電流信号の一部を捨てる経路をなしている。
【００２０】
トランジスタ１６ａ，１６ｂはゲート端子が利得制御端子５ｅと接続され、ソース端子がゲート接地トランジスタ１１ａ，１１ｂのドレイン端子と接続され、ドレイン端子が出力端子５ｃ，５ｄと接続されている。トランジスタ１６ａ，１６ｂは正の極性での利得を実現するために、利得制御信号に応じて、ゲート接地トランジスタ１１ａ，１１ｂのドレイン端子から出力されたＩ信号である電流信号の一部を出力端子５ｃ，５ｄに渡す経路をなしている。
トランジスタ１７ａ，１７ｂはゲート端子が利得制御端子５ｅと接続され、ソース端子がゲート接地トランジスタ１１ａ，１１ｂのドレイン端子と接続され、ドレイン端子が出力端子５ｄ，５ｃと接続されている。トランジスタ１７ａ，１７ｂは負の極性での利得を実現するために、利得制御信号に応じて、ゲート接地トランジスタ１１ａ，１１ｂのドレイン端子から出力されたＩ信号である電流信号の一部を出力端子５ｄ，５ｃに渡す経路をなしている。
【００２１】
図３はこの発明の実施の形態１によるベクトル合成型移相器のＱ用ＶＧＡ６を示す構成図である。
図３において、ゲート接地トランジスタ２１ａ，２１ｂはコモンゲート構成のトランジスタであり、Ｑ用ＶＧＡ６における入力段のトランジスタを構成している。
ゲート接地トランジスタ２１ａ，２１ｂはソース端子が入力端子６ａ，６ｂと接続されており、ゲート端子にはバイアス電圧２２が印加されている。
可変電流源２３ａ，２３ｂはバイアス制御端子６ｆからバイアス制御部１０の出力信号であるバイアス制御信号が入力されると、そのバイアス制御信号にしたがってゲート接地トランジスタ２１ａ，２１ｂのソース端子に出力する電流、即ち、ゲート接地トランジスタ２１ａ，２１ｂのバイアス電流を調整する。
可変電流源２３ａ，２３ｂがゲート接地トランジスタ２１ａ，２１ｂのバイアス電流を調整することで、ゲート接地トランジスタ２１ａ，２１ｂの入力インピーダンスが調整される。
ゲート接地トランジスタ２１ａ，２１ｂの入力インピーダンスは、ゲート接地トランジスタ２１ａ，２１ｂのトランスコンダクタンスｇｍの逆数によって決定される。
【００２２】
可変利得部２４はカレントステアリング型の回路構成を備えており、利得制御端子６ｅから利得制御部９の出力信号である利得制御信号が入力されると、その利得制御信号にしたがってゲート接地トランジスタ２１ａ，２１ｂのドレイン端子から出力された差動のＱ信号の利得を調整し、出力端子６ｃ，６ｄから利得調整後のＱ信号を信号合成部７に出力する。
トランジスタ２５ａ，２５ｂはゲート端子が利得制御端子６ｅと接続され、ソース端子がゲート接地トランジスタ２１ａ，２１ｂのドレイン端子と接続され、ドレイン端子が電源端子２８ａ，２８ｂと接続されている。トランジスタ２５ａ，２５ｂは利得制御信号に応じて、ゲート接地トランジスタ２１ａ，２１ｂのドレイン端子から出力されたＱ信号である電流信号の一部を捨てる経路をなしている。
【００２３】
トランジスタ２６ａ，２６ｂはゲート端子が利得制御端子６ｅと接続され、ソース端子がゲート接地トランジスタ２１ａ，２１ｂのドレイン端子と接続され、ドレイン端子が出力端子６ｃ，６ｄと接続されている。トランジスタ２６ａ，２６ｂは正の極性での利得を実現するために、利得制御信号に応じて、ゲート接地トランジスタ２１ａ，２１ｂのドレイン端子から出力されたＱ信号である電流信号の一部を出力端子６ｃ，６ｄに渡す経路をなしている。
トランジスタ２７ａ，２７ｂはゲート端子が利得制御端子６ｅと接続され、ソース端子がゲート接地トランジスタ２１ａ，２１ｂのドレイン端子と接続され、ドレイン端子が出力端子６ｄ，６ｃと接続されている。トランジスタ２６ａ，２６ｂは負の極性での利得を実現するために、利得制御信号に応じて、ゲート接地トランジスタ２１ａ，２１ｂのドレイン端子から出力されたＱ信号である電流信号の一部を出力端子６ｄ，６ｃに渡す経路をなしている。
【００２４】
図４はＩ用ＶＧＡ５の可変電流源１３ａ，１３ｂの内部を示す構成図である。
図４において、トランジスタ３１，３２はゲート端子がバイアス制御端子５ｆと接続され、ドレイン端子がゲート接地トランジスタ１１ａ，１１ｂのソース端子と接続されている。
トランジスタ３３はドレイン端子及びゲート端子がバイアス制御端子５ｆと接続されており、ゲート端子がトランジスタ３１，３２のゲート端子と接続されている。
バイアス制御端子５ｆから入力されたバイアス制御信号がトランジスタ３１〜３３によって電流ミラーされて、ゲート接地トランジスタ１１ａ，１１ｂのバイアス電流が調整されることで、ゲート接地トランジスタ１１ａ，１１ｂの入力インピーダンスが調整される。即ち、入力端子５ａ，５ｂから見たＩ用ＶＧＡ５の入力インピーダンスが調整される。
入力端子５ａ，５ｂから見たＩ用ＶＧＡ５の入力インピーダンスは、ゲート接地トランジスタ１１ａ，１１ｂのトランスコンダクタンスｇｍの逆数であり、ゲート接地トランジスタ１１ａ，１１ｂのバイアス電流によって決定される。
【００２５】
図５はＱ用ＶＧＡ６の可変電流源２３ａ，２３ｂの内部を示す構成図である。
図５において、トランジスタ４１，４２はゲート端子がバイアス制御端子６ｆと接続され、ドレイン端子がゲート接地トランジスタ２１ａ，２１ｂのソース端子と接続されている。
トランジスタ４３はドレイン端子及びゲート端子がバイアス制御端子６ｆと接続されており、ゲート端子がトランジスタ４１，４２のゲート端子と接続されている。
バイアス制御端子６ｆから入力されたバイアス制御信号がトランジスタ４１〜４３によって電流ミラーされて、ゲート接地トランジスタ２１ａ，２１ｂのバイアス電流が調整されることで、ゲート接地トランジスタ２１ａ，２１ｂの入力インピーダンスが調整される。即ち、入力端子６ａ，６ｂから見たＱ用ＶＧＡ６の入力インピーダンスが調整される。
入力端子６ａ，６ｂから見たＱ用ＶＧＡ６の入力インピーダンスは、ゲート接地トランジスタ２１ａ，２１ｂのトランスコンダクタンスｇｍの逆数であり、ゲート接地トランジスタ２１ａ，２１ｂのバイアス電流によって決定される。
【００２６】
図６はこの発明の実施の形態１によるベクトル合成型移相器のバイアス制御部１０を示す構成図である。図６では、説明の簡単化のために、差動ではなく単相の構成を表記している。
図６のバイアス制御部１０は、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６が有する入力段のトランジスタのバイアス電流をリアルタイムに制御するものではなく、例えば、ベクトル合成型移相器の電源投入時や出荷時に、入力段のトランジスタのバイアス電流を制御するものである。
入力段のトランジスタのバイアス電流をリアルタイムに制御するバイアス制御部１０の構成は、実施の形態２で説明する。
【００２７】
図６において、移相器６０は図１のポリフェーズフィルタ２、Ｉ用ＶＧＡ５、Ｑ用ＶＧＡ６及び信号合成部７からなる。
移相量設定器７１は移相量を設定し、出力端子７２を介して、その移相量を示す移相量設定信号を移相器６０に出力する。移相量設定器７１から出力される移相量設定信号は、利得制御部９から出力される利得制御信号に相当するものである。
このため、入力段のトランジスタのバイアス電流を制御する際、利得制御部９が移相量を設定し、その移相量を示す移相量設定信号を利得制御信号として移相器６０に出力するようにしてもよい。この場合、バイアス制御部１０内の移相量設定器７１は不要になる。
具体的には、移相量設定器７１は、移相量がα１であることを示す移相量設定信号を移相器６０に出力したのち、移相量がα２であることを示す移相量設定信号を移相器６０に出力する。α１とα２はどのような値でもよいが、例えば、α１＝０、α２＝９０などが考えられる。
移相器６０は、移相量設定器７１から移相量がα１であることを示す移相量設定信号が利得制御信号として与えられると、信号合成部７から位相が（θ＋α１）の合成信号を出力し、移相量設定器７１から移相量がα２であることを示す移相量設定信号が利得制御信号として与えられると、信号合成部７から位相が（θ＋α２）の合成信号を出力する。θは、移相器６０により位相がシフトされる前のＲＦ信号の位相である。
【００２８】
入力端子７３は移相器６０の入力信号であるＲＦ信号を入力する端子である。
アナログデジタル変換器７４は入力端子７３から入力されたＲＦ信号をデジタル信号に変換して、デジタルＲＦ信号を乗算器７７に出力する。
入力端子７５は移相器６０の信号合成部７から出力された合成信号を入力する端子である。
アナログデジタル変換器７６は入力端子７５から入力された合成信号をデジタル信号に変換して、デジタル合成信号を乗算器７７に出力する。
【００２９】
乗算器７７はアナログデジタル変換器７４から出力されたデジタルＲＦ信号と、アナログデジタル変換器７６から出力されたデジタル合成信号とを乗算し、その乗算結果を示す信号を差分算出部７８に出力する。
乗算器７７の出力信号は、移相器６０の入力信号であるＲＦ信号と、移相器６０から出力された合成信号との位相差を示す情報を含んでいる。
【００３０】
差分算出部７８は移相量設定器７１から移相量がα１であることを示す移相量設定信号が出力された際の乗算器７７の出力信号と、移相量設定器７１から移相量がα２であることを示す移相量設定信号が出力された際の乗算器７７の出力信号とを記憶する。
また、差分算出部７８は移相量設定器７１から移相量がα１であることを示す移相量設定信号が出力された際の乗算器７７の出力信号が示す位相差（α１−θ）と、移相量設定器７１から移相量がα２であることを示す移相量設定信号が出力された際の乗算器７７の出力信号が示す位相差（α２−θ）との差分ΔＰｈを算出する。
差分算出部７８により算出される差分ΔＰｈは、Ｉ信号とＱ信号の直交性が保たれていれば、９０（＝α２−α１）になる。このため、ΔＰｈ＝９０でない場合、Ｉ信号とＱ信号の直交性が劣化していることを意味する。
テーブル部７９は位相差の差分ΔＰｈと、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６のゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２１ｂにおけるバイアス電流の調整量との関係を示すルックアップテーブルを記憶している。
【００３１】
バイアス制御信号生成部８０はテーブル部７９に記憶されているルックアップテーブルを参照して、差分算出部７８により算出された差分ΔＰｈに対応するバイアス電流の調整量を取得し、その調整量から、ゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２１ｂのバイアス電流を制御するバイアス制御信号を生成する。
図６では、説明の簡単化のために、Ｉ用ＶＧＡ５に与えるバイアス制御信号と、Ｑ用ＶＧＡ６に与えるバイアス制御信号とが同じである例を示している。
Ｉ用ＶＧＡ５に与えるバイアス制御信号と、Ｑ用ＶＧＡ６に与えるバイアス制御信号とが異なるように構成する場合、テーブル部７９が、Ｉ用ＶＧＡ５についてのルックアップテーブルと、Ｑ用ＶＧＡ６についてのルックアップテーブルとを別々に記憶し、バイアス制御信号生成部８０が、別々のルックアップテーブルを参照して、Ｉ用ＶＧＡ５に与えるバイアス制御信号と、Ｑ用ＶＧＡ６に与えるバイアス制御信号とを生成するようにすればよい。
デジタルアナログ変換器８１はバイアス制御信号生成部８０により生成されたバイアス制御信号をアナログ信号に変換し、出力端子８２を介して、アナログのバイアス制御信号を移相器６０のＩ用ＶＧＡ５及びＱ用ＶＧＡ６に出力する。
【００３２】
この実施の形態１では、ベクトル合成型移相器の全てのトランジスタがＮＭＯＳトランジスタで構成されているものを想定しているが、トランジスタがＮＭＯＳトランジスタで構成されているものに限るものではなく、例えば、ＰＭＯＳトランジスタ、あるいは、バイポーラトランジスタで構成されているものであってもよい。
【００３３】
次に動作について説明する。
入力端子１ａ，１ｂから入力された差動のＲＦ信号は、ポリフェーズフィルタ２のＬＰＦ３とＨＰＦ４に入力される。
ＬＰＦ３は、差動のＲＦ信号が入力されると、差動のＲＦ信号からＩ信号を抽出して、差動のＩ信号をＩ用ＶＧＡ５に出力する。
ＨＰＦ４は、差動のＲＦ信号が入力されると、差動のＲＦ信号からＱ信号を抽出して、差動のＱ信号をＱ用ＶＧＡ６に出力する。
【００３４】
ここで、図７はＬＰＦ３及びＨＰＦ４の簡略化した回路を示す説明図である。
図７では、説明の簡単化のために、差動ではなく単相の構成を表記している。
図７において、終端インピーダンス５１，５２は、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６の入力インピーダンスと等価である。
以下、後述するバイアス制御部１０によって、ゲート接地トランジスタ１１ａ，１１ｂのバイアス電流が調整されることで、Ｉ用ＶＧＡ５の入力インピーダンスに相当する終端インピーダンス５１が調整されたときのＬＰＦ３と、バイアス制御部１０によって、ゲート接地トランジスタ２１ａ，２１ｂのバイアス電流が調整されることで、Ｑ用ＶＧＡ６の入力インピーダンスに相当する終端インピーダンス５２が調整されたときのＨＰＦ４とについて説明する。
【００３５】
例えば、ＬＰＦ３及びＨＰＦ４が２次フィルタで構成されている場合、ＬＰＦ３の伝達関数ＨＬＰＦ（ｓ）及びＨＰＦ４の伝達関数ＨＨＰＦ（ｓ）は、下記の式（１）、式（２）のように表される。
2017149698.tif 000003
2017149698.tif 000004
2017149698.tif 000005
2017149698.tif 000006
【００３６】
式（１）〜（４）において、ＬＰＦ３におけるインダクタ素子及び容量素子の回路定数をＬＬ［Ｈ］、ＣＬ［Ｆ］で示し、ＨＰＦ４におけるインダクタ素子及び容量素子の回路定数をＬＨ［Ｈ］、ＣＨ［Ｆ］で示している。
また、終端インピーダンス５１，５２は同じ値でＲＬ［ｏｈｍ］とし、ラプラス演算子をｓ、動作角周波数をωｃ［ｒａｄ／ｓｅｃ］、フィルタのＱ値をＱと定義している。
式（３）中のαは、ＬＰＦ３及びＨＰＦ４のカットオフ周波数を調整する係数である。
ここでは、ＬＰＦ３及びＨＰＦ４が２次フィルタで構成されている例を示しているが、直交している２つの信号を生成することができればよく、フィルタ構成やフィルタ次数を限定するものではない。
また、ここでは、終端インピーダンス５１，５２がＲＬ［ｏｈｍ］で同じ値である例を示しているが、これは制御構成を簡単化するために同じ値にしているものであり、終端インピーダンス５１，５２を独立に制御することで更に調整の自由度を上げて、最終的な移相精度をより改善することも可能である。
【００３７】
図８はＬＰＦ３及びＨＰＦ４の通過利得特性及び通過位相特性を示す説明図である。
この実施の形態１では、ＬＰＦ３及びＨＰＦ４が２次フィルタで構成されているものとしており、カットオフ周波数で、ＬＰＦ３の通過位相とＨＰＦ４の通過位相との差が約９０°になっている。
この実施の形態１では、カットオフ周波数を調整する係数αによって、ＬＰＦ３の通過位相とＨＰＦ４の通過位相との位相差が９０°になるように調整されているものとする。
この位相差９０°は、ＬＰＦ３とＨＰＦ４の通過帯域をオーバーラップすることで実現でき、通常、係数αは１以下の値を取る。
【００３８】
図９はＬＰＦ３及びＨＰＦ４から出力されるＩ信号とＱ信号の直交性が、終端インピーダンス５１，５２を調整することで変化する様子を示す説明図である。
式（４）のＱ値を変化させた場合、図９示すＬＰＦ３の通過利得プロットのように、ＬＰＦ３の通過利得特性が変化する。
即ち、ＬＰＦ３は、Ｑ値が１であれば、特性カーブＡの通過利得特性を有し、Ｑ値が１より大きければ、特性カーブＢのようなリップル特性のある通過利得特性を有する。また、ＬＰＦ３は、Ｑ値が１より小さければ、特性カーブＣのようなダンピングされた通過利得特性を有する。
Ｑ値が変化することで、図９示すＬＰＦ３の通過位相プロットのように、ＬＰＦ３の通過位相特性も変動する。
即ち、ＬＰＦ３は、Ｑ値が１であれば、特性カーブＡの通過位相特性を有し、Ｑ値が１より大きければ、特性カーブＢの通過位相特性を有し、Ｑ値が１より小さければ、特性カーブＣの通過位相特性を有する。
【００３９】
また、式（４）のＱ値を変化させた場合、図９示すＨＰＦ４の通過利得プロットのように、ＨＰＦ４の通過利得特性が変化する。
即ち、ＨＰＦ４は、Ｑ値が１であれば、特性カーブＤの通過利得特性を有し、Ｑ値が１より大きければ、特性カーブＥのようなリップル特性のある通過利得特性を有する。また、ＨＰＦ４は、Ｑ値が１より小さければ、特性カーブＦのようなダンピングされた通過利得特性を有する。
Ｑ値が変化することで、図９に示すＨＰＦ４の通過位相プロットのように、ＨＰＦ４の通過位相特性も変動する。
即ち、ＨＰＦ４は、Ｑ値が１であれば、特性カーブＤの通過位相特性を有し、Ｑ値が１より大きければ、特性カーブＥの通過位相特性を有し、Ｑ値が１より小さければ、特性カーブＦの通過位相特性を有する。
【００４０】
ここで、ＬＰＦ３の通過利得特性及び通過位相特性と、ＨＰＦ４の通過利得特性及び通過位相特性とを比較すると、以下のことが分かる。
（１）Ｑ値と通過利得は、ＬＰＦ３とＨＰＦ４の両方において、正の相間関係がある。
即ち、Ｑ値が１より大きければ、ＬＰＦ３は、特性カーブＡより通過利得が大きい特性カーブＢの通過利得特性を有し、ＨＰＦ４についても、特性カーブＤより通過利得が大きい特性カーブＥの通過利得特性を有する。
また、Ｑ値が１より小さければ、ＬＰＦ３は、特性カーブＡより通過利得が小さい特性カーブＣの通過利得特性を有し、ＨＰＦ４についても、特性カーブＤより通過利得が小さい特性カーブＦの通過利得特性を有する。
（２）Ｑ値と通過位相は、ＬＰＦ３では正の相間関係があるが、ＨＰＦ４では負の相関関係がある。
即ち、Ｑ値が１より大きければ、ＬＰＦ３は、動作周波数での通過位相が、特性カーブＡよりもプラス方向である特性カーブＢの通過位相特性を有しているが、ＨＰＦ４は、動作周波数での通過位相が、特性カーブＤよりもマイナス方向である特性カーブＥの通過位相特性を有している。
また、Ｑ値が１より小さければ、ＬＰＦ３は、動作周波数での通過位相が、特性カーブＡよりもマイナス方向である特性カーブＣの通過位相特性を有しているが、ＨＰＦ４は、動作周波数での通過位相が、特性カーブＤよりもプラス方向である特性カーブＦの通過位相特性を有している。
したがって、（１）（２）より、終端インピーダンス５１，５２を調整したとき、ＬＰＦ３とＨＰＦ４との通過利得差はほとんど変化せずに、ＬＰＦ３とＨＰＦ４との通過位相差が変化する。
【００４１】
図１０は終端インピーダンス５１，５２を９０％〜１１０％まで変化させた場合のＬＰＦ３とＨＰＦ４の通過位相差と、ＬＰＦ３とＨＰＦ４の通過利得差との回路シミュレーション結果を示す説明図である。
図１０より、ＬＰＦ３とＨＰＦ４の通過利得差はほとんど変化せずに、通過位相差が変化することが確認される。
ただし、この回路シミュレーション結果は一例であり、Ｑ値や動作周波数の中心からのズレなどのフィルタ設計パラメータによって、回路シミュレーション結果は変化する。
【００４２】
Ｉ用ＶＧＡ５は、ＬＰＦ３が差動のＩ信号を出力すると、入力段のトランジスタであるゲート接地トランジスタ１１ａ，１１ｂが差動のＩ信号を入力する。
Ｉ用ＶＧＡ５の可変電流源１３ａ，１３ｂは、バイアス制御端子５ｆからバイアス制御部１０の出力信号であるバイアス制御信号が入力されると、そのバイアス制御信号にしたがってゲート接地トランジスタ１１ａ，１１ｂのバイアス電流を調整することで、ゲート接地トランジスタ１１ａ，１１ｂの入力インピーダンスを調整する。
Ｉ用ＶＧＡ５の可変利得部１４は、利得制御端子５ｅから利得制御部９の出力信号である利得制御信号が入力されると、その利得制御信号にしたがってゲート接地トランジスタ１１ａ，１１ｂのドレイン端子から出力された差動のＩ信号の利得を調整し、出力端子５ｃ，５ｄから利得調整後のＩ信号を信号合成部７に出力する。
【００４３】
Ｑ用ＶＧＡ６は、ＨＰＦ４が差動のＱ信号を出力すると、入力段のトランジスタであるゲート接地トランジスタ２１ａ，２１ｂが差動のＱ信号を入力する。
Ｑ用ＶＧＡ６の可変電流源２３ａ，２３ｂは、バイアス制御端子６ｆからバイアス制御部１０の出力信号であるバイアス制御信号が入力されると、そのバイアス制御信号にしたがってゲート接地トランジスタ２１ａ，２１ｂのバイアス電流を調整することで、ゲート接地トランジスタ２１ａ，２１ｂの入力インピーダンスを調整する。
Ｑ用ＶＧＡ６の可変利得部２４は、利得制御端子６ｅから利得制御部９の出力信号である利得制御信号が入力されると、その利得制御信号にしたがってゲート接地トランジスタ２１ａ，２１ｂのドレイン端子から出力された差動のＱ信号の利得を調整し、出力端子６ｃ，６ｄから利得調整後のＱ信号を信号合成部７に出力する。
【００４４】
信号合成部７は、Ｉ用ＶＧＡ５から差動のＩ信号を受けて、Ｑ用ＶＧＡ６から差動のＱ信号を受けると、そのＩ信号とＱ信号を合成し、差動の合成信号を出力端子８ａ，８ｂに出力する。
【００４５】
利得制御部９は、ベクトル合成型移相器の通過利得が一定で、通過位相のみが任意に変化するように、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６の利得を制御する。
図１１はベクトル合成型移相器の通過位相を６０°及び−１３５°に設定する場合のＩ用ＶＧＡ５及びＱ用ＶＧＡ６への設定利得のイメージを示す説明図である。
図１１において、「Gain for I」の点線矢印がＩ用ＶＧＡ５への設定利得を示し、「Gain for Q」の点線矢印がＱ用ＶＧＡ６への設定利得を示し、「Synthesized Gain」が合成利得を示している。
【００４６】
図１２はＩ用ＶＧＡ５及びＱ用ＶＧＡ６の可変利得部１４，２４の制御信号電圧と、可変利得部１４，２４の電流利得との関係を示す説明図である。
図１２には、正の極性の利得制御カーブＧと、負の極性の利得制御カーブＨとが示されている。
可変利得部１４，２４の制御信号電圧は、利得制御部９から出力される利得制御信号によって決定されるが、トランジスタ１５ａ，１５ｂ，２５ａ，２５ｂのゲート端子に与えられる制御信号電圧Ｖ１５，Ｖ２５と、トランジスタ１６ａ，１６ｂ，２６ａ，２６ｂのゲート端子に与えられる制御信号電圧Ｖ１６，Ｖ２６と、トランジスタ１７ａ，１７ｂ，２７ａ，２７ｂのゲート端子に与えられる制御信号電圧Ｖ１７，Ｖ２７とは異なる。
Ｖ１５＝トランジスタ１５ａ，１５ｂのゲート端子に与えられる制御信号電圧
Ｖ２５＝トランジスタ２５ａ，２５ｂのゲート端子に与えられる制御信号電圧
Ｖ１６＝トランジスタ１６ａ，１６ｂのゲート端子に与えられる制御信号電圧
Ｖ２６＝トランジスタ２６ａ，２６ｂのゲート端子に与えられる制御信号電圧
Ｖ１７＝トランジスタ１７ａ，１７ｂのゲート端子に与えられる制御信号電圧
Ｖ２７＝トランジスタ２７ａ，２７ｂのゲート端子に与えられる制御信号電圧
【００４７】
Ｉ用ＶＧＡ５において、正の極性の利得制御を実現するには、トランジスタ１７ａ，１７ｂが遮断状態となるように、利得制御部９が、利得制御信号によって、トランジスタ１７ａ，１７ｂのゲート端子に印加する制御信号電圧Ｖ１７を制御する。また、利得制御部９が、利得制御信号によって、トランジスタ１５ａ，１５ｂのゲート端子に印加する制御信号電圧Ｖ１５と、トランジスタ１６ａ，１６ｂのゲート端子に印加する制御信号電圧Ｖ１６との差であるゲート電位差ΔＶｐを制御する。
ΔＶｐ＝Ｖ１６−Ｖ１５
利得制御部９が、利得制御信号によって、ゲート電位差ΔＶｐを制御することで、ゲート接地トランジスタ１１ａ，１１ｂのドレイン端子から出力された差動のＩ信号のうち、所望の割合のＩ信号だけがトランジスタ１６ａ，１６ｂを通過して、出力端子５ｃ，５ｄに出力される。
これにより、Ｉ用ＶＧＡ５における可変利得部１４の電流利得である通過利得が、０〜１（真数）の間で変化する。
【００４８】
Ｉ用ＶＧＡ５において、負の極性の利得制御を実現するには、トランジスタ１６ａ，１６ｂが遮断状態となるように、利得制御部９が、利得制御信号によって、トランジスタ１６ａ，１６ｂのゲート端子に印加する制御信号電圧Ｖ１６を制御する。また、利得制御部９が、利得制御信号によって、トランジスタ１５ａ，１５ｂのゲート端子に印加する制御信号電圧Ｖ１５と、トランジスタ１７ａ，１７ｂのゲート端子に印加する制御信号電圧Ｖ１７との差であるゲート電位差ΔＶｍを制御する。
ΔＶｍ＝Ｖ１７−Ｖ１５
利得制御部９が、利得制御信号によって、ゲート電位差ΔＶｍを制御することで、ゲート接地トランジスタ１１ａ，１１ｂのドレイン端子から出力された差動のＩ信号のうち、所望の割合のＩ信号だけがトランジスタ１７ａ，１７ｂを通過して、出力端子５ｄ，５ｃに出力される。
これにより、Ｉ用ＶＧＡ５における可変利得部１４の電流利得である通過利得が、０〜−１（真数）の間で変化する。
【００４９】
Ｑ用ＶＧＡ６において、正の極性の利得制御を実現するには、トランジスタ２７ａ，２７ｂが遮断状態となるように、利得制御部９が、利得制御信号によって、トランジスタ２７ａ，２７ｂのゲート端子に印加する制御信号電圧Ｖ２７を制御する。また、利得制御部９が、利得制御信号によって、トランジスタ２５ａ，２５ｂのゲート端子に印加する制御信号電圧Ｖ２５と、トランジスタ２６ａ，２６ｂのゲート端子に印加する制御信号電圧Ｖ２６との差であるゲート電位差ΔＶｐを制御する。
ΔＶｐ＝Ｖ２６−Ｖ２５
利得制御部９が、利得制御信号によって、ゲート電位差ΔＶｐを制御することで、ゲート接地トランジスタ２１ａ，２１ｂのドレイン端子から出力された差動のＱ信号のうち、所望の割合のＱ信号だけがトランジスタ２６ａ，２６ｂを通過して、出力端子６ｃ，６ｄに出力される。
これにより、Ｑ用ＶＧＡ６における可変利得部２４の電流利得である通過利得が、０〜１（真数）の間で変化する。
【００５０】
Ｑ用ＶＧＡ６において、負の極性の利得制御を実現するには、トランジスタ２６ａ，２６ｂが遮断状態となるように、利得制御部９が、利得制御信号によって、トランジスタ２６ａ，２６ｂのゲート端子に印加する制御信号電圧Ｖ２６を制御する。また、利得制御部９が、利得制御信号によって、トランジスタ２５ａ，２５ｂのゲート端子に印加する制御信号電圧Ｖ２５と、トランジスタ２７ａ，２７ｂのゲート端子に印加する制御信号電圧Ｖ２７との差であるゲート電位差ΔＶｍを制御する。
ΔＶｍ＝Ｖ２７−Ｖ２５
利得制御部９が、利得制御信号によって、ゲート電位差ΔＶｍを制御することで、ゲート接地トランジスタ２１ａ，２１ｂのドレイン端子から出力された差動のＱ信号のうち、所望の割合のＱ信号だけがトランジスタ２７ａ，２７ｂを通過して、出力端子６ｄ，６ｃに出力される。
これにより、Ｑ用ＶＧＡ６における可変利得部２４の電流利得である通過利得が、０〜−１（真数）の間で変化する。
【００５１】
バイアス制御部１０は、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６が有する入力段のトランジスタであるゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２１ｂのバイアス電流を制御することで、Ｉ信号とＱ信号の直交性を高める。
以下、図６を参照しながら、バイアス制御部１０によるバイアス電流の制御内容を具体的に説明する。
【００５２】
バイアス制御部１０の移相量設定器７１は、例えば、ベクトル合成型移相器の電源投入時や出荷時に、移相量を設定し、出力端子７２を介して、その移相量を示す移相量設定信号を利得制御信号として、移相器６０におけるＩ用ＶＧＡ５の利得制御端子５ｅ及びＱ用ＶＧＡ６の利得制御端子６ｅに出力する。
即ち、移相量設定器７１は、移相量がα１であることを示す移相量設定信号をバイアス制御信号として、移相器６０の利得制御端子５ｅ，６ｅに出力し、その後、移相量がα２であることを示す移相量設定信号をバイアス制御信号として、移相器６０の利得制御端子５ｅ，６ｅに出力する。α１とα２はどのような値でもよいが、例えば、α１＝０、α２＝９０などが考えられる。
このとき、バイアス制御部１０のバイアス制御信号生成部８０は、事前に設定されている初期時のバイアス制御信号をデジタルアナログ変換器８１に出力し、デジタルアナログ変換器８１は、バイアス制御信号生成部８０から出力された初期時のバイアス制御信号をアナログ信号に変換し、出力端子８２を介して、アナログのバイアス制御信号を移相器６０のＩ用ＶＧＡ５及びＱ用ＶＧＡ６に出力する。
【００５３】
移相器６０は、移相量設定器７１から移相量がα１であることを示す移相量設定信号が与えられると、信号合成部７から位相が（θ＋α１）の合成信号を出力する。
また、移相器６０は、移相量設定器７１から移相量がα２であることを示す移相量設定信号が与えられると、信号合成部７から位相が（θ＋α２）の合成信号を出力する。
θは、移相器６０により位相がシフトされる前のＲＦ信号の位相である。
【００５４】
アナログデジタル変換器７４は、入力端子７３からＲＦ信号が入力されると、そのＲＦ信号をデジタル信号に変換して、デジタルＲＦ信号を乗算器７７に出力する。
アナログデジタル変換器７６は、移相量設定器７１から移相量がα１であることを示す移相量設定信号が出力されたとき、移相器６０の信号合成部７から出力された合成信号が、入力端子７５から入力されると、その合成信号をデジタル信号に変換して、デジタル合成信号を乗算器７７に出力する。
また、アナログデジタル変換器７６は、移相量設定器７１から移相量がα２であることを示す移相量設定信号が出力されたとき、移相器６０の信号合成部７から出力された合成信号が、入力端子７５から入力されると、その合成信号をデジタル信号に変換して、デジタル合成信号を乗算器７７に出力する。
【００５５】
乗算器７７は、アナログデジタル変換器７４からデジタルＲＦ信号を受け、アナログデジタル変換器７６からデジタル合成信号を受けると、そのデジタルＲＦ信号とデジタル合成信号とを乗算し、その乗算結果を示す信号を差分算出部７８に出力する。
乗算器７７の出力信号は、移相器６０の入力信号であるＲＦ信号と、移相器６０の出力信号である合成信号との位相差を示す情報を含んでいる。
【００５６】
差分算出部７８は、移相量設定器７１から移相量がα１であることを示す移相量設定信号が出力された際に、乗算器７７の出力信号を受けると、その出力信号を記憶する。
また、差分算出部７８は、移相量設定器７１から移相量がα２であることを示す移相量設定信号が出力された際に、乗算器７７の出力信号を受けると、その出力信号を記憶する。
そして、差分算出部７８は、移相量設定器７１から移相量がα１であることを示す移相量設定信号が出力された際の乗算器７７の出力信号が示す位相差（α１−θ）と、移相量設定器７１から移相量がα２であることを示す移相量設定信号が出力された際の乗算器７７の出力信号が示す位相差（α２−θ）との差分ΔＰｈを算出する。
このとき、差分算出部７８により算出される差分ΔＰｈは（α２−α１）となるが、例えば、α１＝０、α２＝９０の場合、Ｉ信号とＱ信号の直交性が保たれていれば、差分ΔＰｈは９０（＝（α２−α１））になる。このため、ΔＰｈ＝９０でない場合、Ｉ信号とＱ信号の直交性が劣化していることを意味する。即ち、ΔＰｈ−９０＝０でない場合、Ｉ信号とＱ信号の直交性が劣化していることを意味する。
【００５７】
テーブル部７９は、位相差の差分ΔＰｈ−９０と、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６のゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２１ｂにおけるバイアス電流の調整量との関係を示すルックアップテーブルを記憶している。
ここで、図１３はテーブル部７９に記憶されているルックアップテーブルの一例を示す説明図である。
図１３では、説明の簡単化のため、ルックアップテーブルがＩ用ＶＧＡ５とＱ用ＶＧＡ６で共通のテーブルになっている。
【００５８】
例えば、位相差の差分ΔＰｈ−９０が０であれば、Ｉ信号とＱ信号の直交性が保たれており、バイアス制御部１０から出力されている初期時のバイアス制御信号が適正である。このため、図１３のルックアップテーブルには、ΔＰｈ−９０＝０に対応する調整量として、初期時のバイアス制御信号を維持する旨を示す調整量［１００％］が記録されている。
一方、位相差の差分ΔＰｈ−９０が０でない場合には、Ｉ信号とＱ信号の直交性が劣化しており、バイアス制御部１０から出力されている初期時のバイアス制御信号が不適正になっている。このため、図１３のルックアップテーブルには、ΔＰｈ−９０≠０に対応する調整量として、初期時のバイアス制御信号を調整する旨を示す調整量が記録されている。
例えば、位相差の差分ΔＰｈ−９０が−３の場合、バイアス制御部１０から出力されている初期時のバイアス制御信号の９５％の信号を出力する旨を示す調整量［９５％］が記録されている。
また、位相差の差分ΔＰｈ−９０が＋６の場合、バイアス制御部１０から出力されている初期時のバイアス制御信号の１２０％の信号を出力する旨を示す調整量［１２０％］が記録されている。
【００５９】
バイアス制御信号生成部８０は、差分算出部７８が差分ΔＰｈを算出すると、テーブル部７９に記憶されているルックアップテーブルを参照して、その差分ΔＰｈ−９０に対応するバイアス電流の調整量を取得する。
例えば、位相差の差分ΔＰｈ−９０が＋３であれば、バイアス制御部１０から出力されている初期時のバイアス制御信号の１０５％の信号を出力する旨を示す調整量［１０５％］を取得する。
バイアス制御信号生成部８０は、バイアス電流の調整量を取得すると、その調整量から、ゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２１ｂのバイアス電流に対応するバイアス制御信号を生成する。
例えば、調整量［１０５％］であれば、バイアス制御部１０から出力されている初期時のバイアス制御信号の１．０５倍のバイアス制御信号を生成する。
【００６０】
デジタルアナログ変換器８１は、バイアス制御信号生成部８０がバイアス制御信号を生成すると、そのバイアス制御信号をアナログ信号に変換し、出力端子８２を介して、アナログのバイアス制御信号を移相器６０のＩ用ＶＧＡ５及びＱ用ＶＧＡ６に出力する。
これにより、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６のゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２１ｂのバイアス電流が、デジタルアナログ変換器８１から出力されたバイアス制御信号によって調整される。
その結果、Ｉ用ＶＧＡ５から出力されるＩ信号と、Ｑ用ＶＧＡ６から出力されるＱ信号との位相差が９０°に近づき、Ｉ信号とＱ信号の直交性が高められる。
【００６１】
以上で明らかなように、この実施の形態１によれば、利得制御部９が、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６の利得を制御することで、信号合成部７から出力される合成信号の振幅を変えずに、その合成信号の位相を調整し、バイアス制御部１０が、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６が有するゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２２ｂのバイアス電流を制御するように構成したので、低雑音化や高利得化を図ることができるとともに、移相精度を高めることができる効果を奏する。
【００６２】
実施の形態２．
上記実施の形態１では、バイアス制御部１０が、ベクトル合成型移相器の電源投入時や出荷時に、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６が有する入力段のトランジスタのバイアス電流を制御する例を説明したが、この実施の形態２では、バイアス制御部１０が、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６が有する入力段のトランジスタのバイアス電流をリアルタイムに制御する例を説明する。
【００６３】
図１４はこの発明の実施の形態２によるベクトル合成型移相器を示す構成図であり、図１４において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図１４のベクトル合成型移相器は、図１のベクトル合成型移相器とほぼ同様であるが、信号合成部７から出力された合成信号ではなく、Ｉ用ＶＧＡ５から出力されたＩ信号と、Ｑ用ＶＧＡ６から出力されたＱ信号とがバイアス制御部１０に入力される点で相違している。
図１５はこの発明の実施の形態２によるベクトル合成型移相器のバイアス制御部１０を示す構成図である。図１５では、説明の簡単化のために、差動ではなく単相の構成を表記している。図１５において、図６と同一符号は同一または相当部分を示すので説明を省略する。
【００６４】
入力端子８３は移相器６０のＩ用ＶＧＡ５から出力されたＩ信号を入力する端子である。
アナログデジタル変換器８４は入力端子８３から入力されたＩ信号をデジタル信号に変換して、デジタルＩ信号を乗算器８７に出力する。
入力端子８５は移相器６０のＱ用ＶＧＡ６から出力されたＱ信号を入力する端子である。
アナログデジタル変換器８６は入力端子８５から入力されたＱ信号をデジタル信号に変換して、デジタルＱ信号を乗算器８８に出力する。
【００６５】
乗算器８７はアナログデジタル変換器７４から出力されたデジタルＲＦ信号と、アナログデジタル変換器８４から出力されたデジタルＩ信号とを乗算し、その乗算結果を示す信号を差分算出部８９に出力する。
乗算器８７の出力信号は、移相器６０の入力信号であるＲＦ信号と、Ｉ用ＶＧＡ５から出力されたＩ信号との位相差を示す情報を含んでいる。
乗算器８８はアナログデジタル変換器７４から出力されたデジタルＲＦ信号と、アナログデジタル変換器８６から出力されたデジタルＱ信号とを乗算し、その乗算結果を示す信号を差分算出部８９に出力する。
乗算器８８の出力信号は、移相器６０の入力信号であるＲＦ信号と、Ｑ用ＶＧＡ６から出力されたＱ信号との位相差を示す情報を含んでいる。
差分算出部８９は乗算器８７の出力信号が示す位相差と、乗算器８８の出力信号が示す位相差との差分ΔＰｈを算出する。
【００６６】
次に動作について説明する。
バイアス制御部１０以外の動作は上記実施の形態１と同様であるため、ここでは、バイアス制御部１０の動作だけを説明する。
アナログデジタル変換器７４は、入力端子７３からＲＦ信号が入力されると、そのＲＦ信号をデジタル信号に変換して、デジタルＲＦ信号を乗算器８７，８８に出力する。
アナログデジタル変換器８４は、入力端子８３からＩ信号が入力されると、そのＩ信号をデジタル信号に変換して、デジタルＩ信号を乗算器８７に出力する。
アナログデジタル変換器８６は、入力端子８５からＱ信号が入力されると、そのＱ信号をデジタル信号に変換して、デジタルＱ信号を乗算器８８に出力する。
【００６７】
乗算器８７は、アナログデジタル変換器７４からデジタルＲＦ信号を受け、アナログデジタル変換器８４からデジタルＩ信号を受けると、そのデジタルＲＦ信号とデジタルＩ信号とを乗算し、その乗算結果を示す信号を差分算出部８９に出力する。
乗算器８８は、アナログデジタル変換器７４からデジタルＲＦ信号を受け、アナログデジタル変換器８６からデジタルＱ信号を受けると、そのデジタルＲＦ信号とデジタルＱ信号とを乗算し、その乗算結果を示す信号を差分算出部８９に出力する。
ここでは、ＲＦ信号の位相がθ、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６での移相量がβ、Ｉ信号とＱ信号の位相差がγであるものとする。この場合、Ｉ用ＶＧＡ５から出力されたＩ信号の位相が（θ＋β）であり、Ｑ用ＶＧＡ６から出力されたＱ信号の位相が（θ＋β＋γ）である。
【００６８】
差分算出部８９は、乗算器８７の出力信号が示す位相差（＝β）と、乗算器８８の出力信号が示す位相差（＝β＋γ）との差分ΔＰｈを算出する。
このとき、差分算出部８９により算出される差分ΔＰｈはγ（＝（β＋γ）−β）となるが、Ｉ信号とＱ信号の直交性が保たれていれば、γ＝９０であるため、ΔＰｈ＝９０になる。このため、ΔＰｈ＝９０でない場合、Ｉ信号とＱ信号の直交性が劣化していることを意味する。
バイアス制御信号生成部８０は、差分算出部８９が差分ΔＰｈを算出すると、上記実施の形態１と同様に、テーブル部７９に記憶されているルックアップテーブルを参照して、その差分ΔＰｈに対応するバイアス電流の調整量を取得する。
バイアス制御信号生成部８０は、バイアス電流の調整量を取得すると、その調整量から、ゲート接地トランジスタ１１ａ，１１ｂ，２１ａ，２１ｂのバイアス電流に対応するバイアス制御信号を生成する。
デジタルアナログ変換器８１は、バイアス制御信号生成部８０がバイアス制御信号を生成すると、そのバイアス制御信号をアナログ信号に変換し、出力端子８２を介して、アナログのバイアス制御信号を移相器６０のＩ用ＶＧＡ５及びＱ用ＶＧＡ６に出力する。
【００６９】
以上で明らかなように、この実施の形態２によれば、Ｉ用ＶＧＡ５から出力されたＩ信号をデジタル信号に変換して、デジタルＩ信号を乗算器８７に出力するアナログデジタル変換器８４と、Ｑ用ＶＧＡ６から出力されたＱ信号をデジタル信号に変換して、デジタルＱ信号を乗算器８８に出力するアナログデジタル変換器８６と、アナログデジタル変換器７４から出力されたデジタルＲＦ信号と、アナログデジタル変換器８４から出力されたデジタルＩ信号とを乗算し、その乗算結果を示す信号を差分算出部８９に出力する乗算器８７と、アナログデジタル変換器７４から出力されたデジタルＲＦ信号と、アナログデジタル変換器８６から出力されたデジタルＱ信号とを乗算し、その乗算結果を示す信号を差分算出部８９に出力する乗算器８８とを備えるように構成したので、Ｉ用ＶＧＡ５及びＱ用ＶＧＡ６が有する入力段のトランジスタのバイアス電流をリアルタイムに制御することができる効果を奏する。
【００７０】
実施の形態３．
上記実施の形態１，２では、ＬＰＦ３とＩ用ＶＧＡ５が接続され、ＨＰＦ４とＱ用ＶＧＡ６が接続されているものを示したが、この実施の形態３では、ＬＰＦ３とＩ用ＶＧＡ５の間に共振器を接続し、ＨＰＦ４とＱ用ＶＧＡ６の間に共振器を接続しているものを説明する。
【００７１】
図１６はこの発明の実施の形態３によるベクトル合成型移相器を示す構成図であり、図１６において、図１と同一符号は同一または相当部分を示すので説明を省略する。
共振器９１はＬＰＦ３とＩ用ＶＧＡ５の間に接続され、Ｉ用ＶＧＡ５が有する入力段のトランジスタであるゲート接地トランジスタ１１ａ，１１ｂのソース端子のインピーダンス（入力側インピーダンス）を高める第１の共振器である。
共振器９２はＨＰＦ４とＱ用ＶＧＡ６の間に接続され、Ｑ用ＶＧＡ６が有する入力段のトランジスタであるゲート接地トランジスタ２１ａ，２１ｂのソース端子のインピーダンス（入力側インピーダンス）を高める第２の共振器である。共振器９１，９２はインダクタ素子Ｌと容量素子Ｃを含んでいる。
図１６のベクトル合成型移相器は、上記実施の形態１における図１のベクトル合成型移相器に共振器９１，９２を適用する例を示しているが、上記実施の形態２における図１４のベクトル合成型移相器に共振器９１，９２を適用するものであってもよい。
【００７２】
図１７はこの発明の実施の形態３によるベクトル合成型移相器のＩ用ＶＧＡ５及びＱ用ＶＧＡ６の内部の一部を示す構成図である。図１７において、図２及び図３と同一符号は同一または相当部分を示すので説明を省略する。
図１７では、説明の簡単化のために、差動ではなく単相の構成を表記している。このため、入力端子１ａ，１ｂは入力端子１のように表記し、ゲート接地トランジスタ１１ａ，１１ｂはゲート接地トランジスタ１１のように表記し、ゲート接地トランジスタ２１ａ，２１ｂはゲート接地トランジスタ２１のように表記している。
また、可変利得部１４，２４の記載を省略しており、可変利得部１４はゲート接地トランジスタ１１のドレイン端子１０１に接続され、可変利得部２４はゲート接地トランジスタ２１のドレイン端子１０２に接続されている。
【００７３】
トランジスタ１０３はゲート端子がバイアス制御端子５ｆ及びゲート接地トランジスタ１１のゲート端子と接地されている。
バイアス制御端子５ｆから入力されたバイアス制御信号がゲート接地トランジスタ１１及びトランジスタ１０３によって電流ミラーされて、ゲート接地トランジスタ１１のバイアス電流が調整されることで、ゲート接地トランジスタ１１の入力インピーダンスが調整される。
トランジスタ１０４はゲート端子がバイアス制御端子６ｆ及びゲート接地トランジスタ２１のゲート端子と接地されている。
バイアス制御端子６ｆから入力されたバイアス制御信号がゲート接地トランジスタ２１及びトランジスタ１０４によって電流ミラーされて、ゲート接地トランジスタ２１のバイアス電流が調整されることで、ゲート接地トランジスタ２１の入力インピーダンスが調整される。
【００７４】
次に動作について説明する。
Ｉ用ＶＧＡ５のゲート接地トランジスタ１１は、ソース端子からＬＰＦ３の出力信号であるＩ信号を入力して、ドレイン端子１０１からＩ信号を可変利得部１４に出力する。
Ｑ用ＶＧＡ６のゲート接地トランジスタ２１は、ソース端子からＨＰＦ４の出力信号であるＱ信号を入力して、ドレイン端子１０２からＱ信号を可変利得部２４に出力する。
したがって、ゲート接地トランジスタ１１，２１が信号成分を漏れなく、ソース端子からドレイン端子１０１，１０２に伝えるためには、動作周波数において、ソース端子のインピーダンスを十分に高くする必要がある。
ゲート接地トランジスタ１１，２１のソース端子のインピーダンスが十分に高くない場合、ゲート接地トランジスタ１１，２１のソース端子における寄生容量の影響を受けて、ゲート接地トランジスタ１１，２１の利得特性が劣化し、その結果、Ｉ信号とＱ信号の直交性が劣化することがある。
【００７５】
そこで、この実施の形態３では、ゲート接地トランジスタ１１，２１のソース端子のインピーダンスを十分に高くするため、ＬＰＦ３とＩ用ＶＧＡ５の間に共振器９１を接続するとともに、ＨＰＦ４とＱ用ＶＧＡ６の間に共振器９２を接続している。
共振器９１，９２を接続することで、共振器９１，９２が有するインダクタ素子Ｌのリアクタンス成分によって、ゲート接地トランジスタ１１，２１のソース端子における寄生容量の成分を打ち消すことができる。
これにより、入力信号であるＲＦ信号の周波数が高い周波数であっても、Ｉ信号とＱ信号の直交性を高めて、移相精度を高めることができる効果を奏する。
【００７６】
実施の形態４．
上記実施の形態３では、ＬＰＦ３とＩ用ＶＧＡ５の間に共振器９１を接続するとともに、ＨＰＦ４とＱ用ＶＧＡ６の間に共振器９２を接続している例を示している。この実施の形態４では、ＬＰＦ３及びＨＰＦ４が共振器を含んでいる例を説明する。
【００７７】
図１８はこの発明の実施の形態４によるベクトル合成型移相器を示す構成図であり、図１８において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ＬＰＦ１１１はインダクタ素子１１１ａ，１１１ｂと容量素子１１１ｃ，１１１ｄを含んでおり、入力端子１ａ，１ｂより入力された差動のＲＦ信号からＩ信号を抽出する。
インダクタ素子１１１ａは入力端子１ａとＩ用ＶＧＡ５の入力端子５ａとを結ぶ信号線上に挿入されており、インダクタ素子１１１ｂは入力端子１ｂとＩ用ＶＧＡ５の入力端子５ｂとを結ぶ信号線上に挿入されている。
容量素子１１１ｃは入力端子１ａとＩ用ＶＧＡ５の入力端子５ａとを結ぶ信号線と、グランドとの間に接続され、容量素子１１１ｄは入力端子１ｂとＩ用ＶＧＡの入力端子５ｂとを結ぶ信号線と、グランドとの間に接続されている。
ＬＰＦ１１１は、ＲＦ信号からＩ信号を抽出する点で、図１、図１４や図１６に示しているＬＰＦ３と共通しているが、ＬＰＦ１１１は、図１、図１４や図１６に示しているＬＰＦ３と異なり、図１６に示している共振器９１の機能を兼ねている。
即ち、ＬＰＦ１１１のインダクタ素子１１１ａ，１１１ｂは、図１６に示している共振器９１が有しているインダクタ素子Ｌのリアクタンス成分を含み、ＬＰＦ１１１の容量素子１１１ｃ，１１１ｄは、共振器９１が有している容量素子Ｃのリアクタンス成分を含んでいる。
このため、ＬＰＦ１１１は、ＲＦ信号からＩ信号を抽出する機能と、共振器９１の機能を備えている。
【００７８】
ＨＰＦ１１２は容量素子１１２ａ，１１２ｂとインダクタ素子１１２ｃ，１１２ｄを含んでおり、入力端子１ａ，１ｂより入力された差動のＲＦ信号からＱ信号を抽出する。
容量素子１１２ａは入力端子１ａとＱ用ＶＧＡ６の入力端子６ａとを結ぶ信号線上に挿入されており、容量素子１１２ｂは入力端子１ｂとＱ用ＶＧＡ６の入力端子６ｂとを結ぶ信号線上に挿入されている。
インダクタ素子１１２ｃは入力端子１ａとＱ用ＶＧＡ６の入力端子６ａとを結ぶ信号線と、グランドとの間に接続され、インダクタ素子１１２ｄは入力端子１ｂとＱ用ＶＧＡ６の入力端子６ｂとを結ぶ信号線と、グランドとの間に接続されている。
ＨＰＦ１１２は、ＲＦ信号からＱ信号を抽出する点で、図１、図１４や図１６に示しているＨＰＦ４と共通しているが、共通しているが、ＨＰＦ１１２は、図１、図１４や図１６に示しているＨＰＦ４と異なり、図１６に示している共振器９２の機能を兼ねている。
即ち、ＨＰＦ１１２のインダクタ素子１１２ｃ，１１２ｄは、図１６に示している共振器９２が有しているインダクタ素子Ｌのリアクタンス成分を含み、ＨＰＦ１１２の容量素子１１２ａ，１１２ｂは、共振器９２が有している容量素子Ｃのリアクタンス成分を含んでいる。
このため、ＨＰＦ１１２は、ＲＦ信号からＱ信号を抽出する機能と、共振器９２の機能を備えている。
【００７９】
図１８のベクトル合成型移相器は、上記実施の形態１における図１のベクトル合成型移相器に共振器を適用する例を示しているが、上記実施の形態２における図１４のベクトル合成型移相器に共振器を適用するものであってもよい。
【００８０】
図１９はこの発明の実施の形態４によるベクトル合成型移相器のＩ用ＶＧＡ５及びＱ用ＶＧＡ６の一部を示す構成図である。図１９において、図２、図３及び図１７と同一符号は同一または相当部分を示すので説明を省略する。
図１９では、説明の簡単化のために、差動ではなく単相の構成を表記している。このため、入力端子１ａ，１ｂは入力端子１のように表記し、ゲート接地トランジスタ１１ａ，１１ｂはゲート接地トランジスタ１１のように表記し、ゲート接地トランジスタ２１ａ，２１ｂはゲート接地トランジスタ２１のように表記している。
また、可変利得部１４，２４の記載を省略しており、可変利得部１４はゲート接地トランジスタ１１のドレイン端子１０１に接続され、可変利得部２４はゲート接地トランジスタ２１のドレイン端子１０２に接続されている。
【００８１】
この実施の形態４のベクトル合成型移相器は、上記実施の形態３のベクトル合成型移相器と同様に動作する。このため、上記実施の形態３と同様に、入力信号であるＲＦ信号の周波数が高い周波数であっても、Ｉ信号とＱ信号の直交性を高めて、移相精度を高めることができる効果を奏する。
また、ＬＰＦ１１１は、ＬＰＦ３と共振器９１が一体化されたものであり、また、ＨＰＦ１１２は、ＨＰＦ４と共振器９２が一体化されたものであるため、上記実施の形態３と比べて、インダクタ素子や容量素子の個数を削減することができる。よって、回路の小型化を図ることができる。
【００８２】
実施の形態５．
上記実施の形態１では、Ｉ用ＶＧＡ５が、図２に示すようにゲート接地トランジスタ１１ａ，１１ｂと可変利得部１４が縦積みされ、Ｑ用ＶＧＡ６が、図３に示すようにゲート接地トランジスタ２１ａ，２１ｂと可変利得部２４が縦積みされている例を示している。この実施の形態５では、ゲート接地トランジスタと可変利得部が一体化されているＩ用ＶＧＡ５及びＱ用ＶＧＡ６について説明する。
【００８３】
図２０はこの発明の実施の形態５によるベクトル合成型移相器のＩ用ＶＧＡ５を示す構成図であり、図２１はこの発明の実施の形態５によるベクトル合成型移相器のＱ用ＶＧＡ６を示す構成図である。図２０及び図２１において、図２及び図３と同一符号は同一または相当部分を示すので説明を省略する。
図２０及び図２１では、説明の簡単化のために、差動ではなく単相の構成を表記している。このため、差動のＩ信号を入力するＩ用ＶＧＡ５の入力端子５ａ，５ｂは、入力端子５ｇのように表記し、差動のＩ信号を出力するＩ用ＶＧＡ５の出力端子５ｃ，５ｄは、出力端子５ｈのように表記している。
また、差動のＱ信号を入力するＱ用ＶＧＡ６の入力端子６ａ，６ｂは、入力端子６ｇのように表記し、差動のＱ信号を出力するＱ用ＶＧＡ６の出力端子６ｃ，６ｄは、出力端子６ｈのように表記している。
【００８４】
可変利得部１２１は電流利得を上げる役割を担うものであり、ゲート接地トランジスタを含む単位セルがＮ（Ｎは２以上の整数）個並列に接続されることで実現されている。可変利得部１２１はＮ個のゲート接地トランジスタのうち、利得制御端子５ｅから入力された利得制御信号に対応する個数のゲート接地トランジスタがオン状態になり、オン状態のトランジスタが、入力端子５ｇから入力されたＩ信号を、出力端子５ｈを介して、信号合成部７に出力する。
可変利得部１２２は電流利得を下げる役割を担うものであり、ゲート接地トランジスタを含む単位セルがＮ個並列に接続されることで実現されている。可変利得部１２２はＮ個のゲート接地トランジスタのうち、利得制御端子５ｅから入力された利得制御信号に対応する個数のゲート接地トランジスタがオフ状態になり、オフ状態になっていないオン状態のトランジスタが、入力端子５ｇから入力されたＩ信号を電源端子１２０に出力する。
【００８５】
トランジスタ１２３はゲート端子及びドレイン端子がバイアス制御端子５ｆと接続されて、ゲート端子が可変利得部１２１，１２２のＮ個の単位セルに含まれているゲート接地トランジスタのゲート端子と接続されている。
バイアス制御端子５ｆから入力されたバイアス制御信号がトランジスタ１２３によって電流ミラーされて、可変利得部１２１，１２２内のＮ個の単位セルに含まれているゲート接地トランジスタのバイアス電流が調整される。
可変利得部１２１，１２２によって、正の極性の利得制御が可能となるが、差動構成の場合、可変利得部１２１の出力信号と逆相の信号を出力する可変利得部を設ければ、負の極性の利得制御も可能である。
【００８６】
可変利得部１３１は電流利得を上げる役割を担うものであり、ゲート接地トランジスタを含む単位セルがＮ個並列に接続されることで実現されている。可変利得部１３１はＮ個のゲート接地トランジスタのうち、利得制御端子６ｅから入力された利得制御信号に対応する個数のゲート接地トランジスタがオン状態になり、オン状態のトランジスタが、入力端子６ｇから入力されたＱ信号を、出力端子６ｈを介して、信号合成部７に出力する。
可変利得部１３２は電流利得を下げる役割を担うものであり、ゲート接地トランジスタを含む単位セルがＮ個並列に接続されることで実現されている。可変利得部１３２はＮ個のゲート接地トランジスタのうち、利得制御端子６ｅから入力された利得制御信号に対応する個数のゲート接地トランジスタがオフ状態になり、オフ状態になっていないオン状態のトランジスタが、入力端子６ｇから入力されたＱ信号を電源端子１３０に出力する。
【００８７】
トランジスタ１３３はゲート端子及びドレイン端子がバイアス制御端子６ｆと接続されて、ゲート端子が可変利得部１３１，１３２のＮ個の単位セルに含まれているゲート接地トランジスタのゲート端子と接続されている。
バイアス制御端子６ｆから入力されたバイアス制御信号がトランジスタ１３３によって電流ミラーされて、可変利得部１３１，１２２内のＮ個の単位セルに含まれているゲート接地トランジスタのバイアス電流が調整される。
可変利得部１３１，１３２によって、正の極性の利得制御が可能となるが、差動構成の場合、可変利得部１３１の出力信号と逆相の信号を出力する可変利得部を設ければ、負の極性の利得制御も可能である。
【００８８】
図２２は可変利得部１２１，１２２，１３１，１３２に実装されている単位セルを示す構成図である。
図２２において、ゲート接地トランジスタ１４１は単位セルに含まれているトランジスタであり、ソース端子１４２がＩ用ＶＧＡ５の入力端子５ｇ又はＱ用ＶＧＡ６の入力端子６ｇと接続され、ドレイン端子１４３がＩ用ＶＧＡ５の出力端子５ｈ又はＱ用ＶＧＡ６の出力端子６ｈと接続されている。
ゲートバイアス入力端子１４４はバイアス制御端子５ｆ及びトランジスタ１２３のゲート端子と接続されている。
オンオフ制御端子１４５は例えばゲート接地トランジスタ１４１をオン状態にするときはオンオフ制御信号としてＨレベルの信号が入力され、ゲート接地トランジスタ１４１をオフ状態にするときはオンオフ制御信号としてＬレベルの信号が入力される。
ここでは、オン状態にするときはＨレベルの信号が入力され、オフ状態にするときはＬレベルの信号が入力される例を示しているが、オン状態にするときはＬレベルの信号が入力され、オフ状態にするときはＨレベルの信号が入力されるものであってもよい。
【００８９】
例えば、利得制御端子５ｅから入力される利得制御信号が、大きな電流利得を実現する旨を示していれば、オン状態のゲート接地トランジスタ１４１が増えるように、Ｈレベルの信号が入力される単位セルの個数が増加する。一方、利得制御端子５ｅから入力される利得制御信号が、小さな電流利得を実現する旨を示していれば、オン状態のゲート接地トランジスタ１４１が減るように、Ｈレベルの信号が入力される単位セルの個数が減少する。
この実施の形態５では、利得制御端子５ｅから入力される利得制御信号から、Ｎ個の単位セルに与えられるオンオフ制御信号を生成する回路については特に明記していないが、利得制御端子５ｅから入力される利得制御信号が示す電流利得と、Ｎ個の単位セルの中でＨレベルの信号が入力される単位セルの個数とが比例する関係にあることを想定しており、その利得制御信号が示す電流利得が大きいほど、Ｈレベルの信号となるオンオフ制御信号の個数が増加するものとする。
【００９０】
スイッチ１４６はオンオフ制御端子１４５からＨレベルの信号が入力されると、導通状態になり、オンオフ制御端子１４５からＬレベルの信号が入力されると、非導通状態になる。
ロジック反転回路であるインバータ１４７はオンオフ制御端子１４５からＨレベルの信号が入力されると、Ｌレベルの信号を出力し、オンオフ制御端子１４５からＬレベルの信号が入力されると、Ｈレベルの信号を出力する。
スイッチ１４８はインバータ１４７からＬレベルの信号が出力されると、非導通状態になり、インバータ１４７からＨレベルの信号が出力されると、導通状態になる。
【００９１】
次に動作について説明する。
利得制御端子５ｅ，６ｅから利得制御信号が入力されると、可変利得部１２１，１２２，１３１，１３２内のＮ個の単位セルには、オンオフ制御端子１４５から利得制御信号に対応するオンオフ制御信号が入力される。
利得制御信号が示す電流利得と、Ｈレベルの信号となるオンオフ制御信号の個数との関係は、上述した通りであるが、入力端子５ｇから見たＩ用ＶＧＡ５のインピーダンスが、電流利得の最小に関わらず、一定であることが望ましいため、Ｉ用ＶＧＡ５の可変利得部１２１，１２２における合計で２×Ｎ個の単位セルのうち、オン状態のゲート接地トランジスタ１４１を含む単位セルの合計数が一定値になるように、オンオフ制御信号がＨレベルの信号となる個数が決定される。
具体的には、例えば、可変利得部１２１内のＮ個の単位セルのうち、オンオフ制御信号としてＨレベルの信号を与える単位セルの個数が（Ｎ−３）個であれば、可変利得部１２２内のＮ個の単位セルのうち、オンオフ制御信号としてＨレベルの信号を与える単位セルの個数を３個とする。
例えば、可変利得部１２１内のＮ個の単位セルのうち、オンオフ制御信号としてＨレベルの信号を与える単位セルの個数が（Ｎ−５）個であれば、可変利得部１２２内のＮ個の単位セルのうち、オンオフ制御信号としてＨレベルの信号を与える単位セルの個数を５個とする。
【００９２】
入力端子６ｇから見たＱ用ＶＧＡ６のインピーダンスについても、電流利得の最小に関わらず、一定であることが望ましいため、Ｑ用ＶＧＡ６における可変利得部１３１，１３２内の２×Ｎ個の単位セルのうち、オン状態のゲート接地トランジスタ１４１を含む単位セルの合計数が一定値になるように、オンオフ制御信号がＨレベルの信号となる個数が決定される。
これにより、可変利得部１２１，１２２，１３１，１３２に流れるバイアス電流の合計値も一定となり、ソース端子から見た入力インピーダンスも一定となる。
【００９３】
可変利得部１２１，１２２，１３１，１３２内の単位セルは、オンオフ制御端子１４５から、オンオフ制御信号としてＨレベルの信号が入力されると、スイッチ１４６が導通状態になる。また、インバータ１４７によって、そのオンオフ制御信号の信号レベルが反転されるため、スイッチ１４８が非導通状態になる。
単位セルは、スイッチ１４６が導通状態になり、スイッチ１４８が非導通状態になると、トランジスタ１２３，１３３によって電流ミラーされたバイアス制御信号が、ゲート接地トランジスタ１４１のゲート端子が与えられて、ゲート接地トランジスタ１４１のバイアス電流が調整される。
【００９４】
可変利得部１２１，１２２，１３１，１３２内の単位セルは、オンオフ制御端子１４５から、オンオフ制御信号としてＬレベルの信号が入力されると、スイッチ１４６が非導通状態になる。また、インバータ１４７によって、そのオンオフ制御信号の信号レベルが反転されるため、スイッチ１４８が導通状態になる。
単位セルは、スイッチ１４６が非導通状態になり、スイッチ１４８が導通状態になると、ゲート接地トランジスタ１４１のゲート端子とソース端子間の電位が、ゲート接地トランジスタ１４１のスレッショルド電位以下になるように、ゲート接地トランジスタ１４１のゲート端子の電位が設定される。これにより、ゲート接地トランジスタ１４１はオフ状態になる。
【００９５】
可変利得部１２１，１３１内のＮ個の単位セルのうち、オンオフ制御信号としてＨレベルの信号が入力された単位セルは、バイアス電流が調整されたゲート接地トランジスタ１４１が、ソース端子１４２からＩ信号又はＱ信号が入力されると、ドレイン端子１４３から、そのＩ信号又はＱ信号を信号合成部７に出力することで、電流利得を上げる。
可変利得部１２２，１３２内のＮ個の単位セルのうち、オンオフ制御信号としてＨレベルの信号が入力された単位セルは、バイアス電流が調整されたゲート接地トランジスタ１４１が、ソース端子１４２からＩ信号又はＱ信号が入力されると、ドレイン端子１４３から、そのＩ信号又はＱ信号を電源端子１２０，１３０に出力することで、電流利得を下げる。
これにより、Ｉ信号及びＱ信号は、上記実施の形態１と同様に、利得制御部９から出力された利得制御信号が示す電流利得で増幅される。また、バイアス制御部１０から出力されたバイアス制御信号によってＩ信号とＱ信号の直交性が高められる。
なお、この実施の形態５では、ゲート接地トランジスタと可変利得部が一体化されているＩ用ＶＧＡ５及びＱ用ＶＧＡ６を実装しているので、上記実施の形態１と比べて、トランジスタの縦積み段数が削減されるため、線形性の向上や、寄生成分の低下による高周波特性の向上が実現される。
【００９６】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００９７】
この発明に係るベクトル合成型移相器は、入力信号の位相をシフトする無線通信機に適している。
【符号の説明】
【００９８】
１ａ，１ｂ  入力端子、２  ポリフェーズフィルタ、３  ＬＰＦ（低域通過フィルタ）、３ａ，３ｂ  インダクタ素子、３ｃ，３ｄ  容量素子、４  ＨＰＦ（高域通過フィルタ）、４ａ，４ｂ  容量素子、４ｃ，４ｄ  インダクタ素子、５  Ｉ用ＶＧＡ（第１の可変利得増幅器）、５ａ，５ｂ，５ｇ  入力端子、５ｃ，５ｄ，５ｈ  出力端子、５ｅ  利得制御端子、５ｆ  バイアス制御端子、６  Ｑ用ＶＧＡ（第２の可変利得増幅器）、６ａ，６ｂ，６ｇ  入力端子、６ｃ，６ｄ，６ｈ  出力端子、６ｅ  利得制御端子、６ｆ  バイアス制御端子、７  信号合成部、７ａ，７ｂ  負荷インピーダンス、７ｃ，７ｄ  電源端子、８ａ，８ｂ  出力端子、９  利得制御部、１０  バイアス制御部、１１ａ，１１ｂ  ゲート接地トランジスタ、１２  バイアス電圧、１３ａ，１３ｂ  可変電流源、１４  可変利得部、１５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ  トランジスタ、１８ａ，１８ｂ  電源端子、２１ａ，２１ｂ  ゲート接地トランジスタ、２２  バイアス電圧、２３ａ，２３ｂ  可変電流源、２４  可変利得部、２５ａ，２５ｂ，２６ａ，２６ｂ，２７ａ，２７ｂ  トランジスタ、２８ａ，２８ｂ  電源端子、３１，３２，３３  トランジスタ、４１，４２，４３  トランジスタ、５１，５２  終端インピーダンス、６０  移相器、７１  移相量設定器、７２  出力端子、７３  入力端子、７４  アナログデジタル変換器、７５  入力端子、７６  アナログデジタル変換器、７７  乗算器、７８  差分算出部、７９  テーブル部、８０  バイアス制御信号生成部、８１  デジタルアナログ変換器、８２  出力端子、８３  入力端子、８４  アナログデジタル変換器、８５  入力端子、８６  アナログデジタル変換器、８７，８８  乗算器、８９  差分算出部、９１  共振器（第１の共振器）、９２  共振器（第２の共振器）、１０１，１０２  ゲート接地トランジスタのドレイン端子、１０３，１０４  トランジスタ、１１１  ＬＰＦ（低域通過フィルタ）、１１１ａ，１１１ｂ  インダクタ素子、１１１ｃ，１１１ｄ  容量素子、１１２  ＨＰＦ（高域通過フィルタ）、１１２ａ，１１２ｂ  容量素子、１１２ｃ，１１２ｄ  インダクタ素子、１２０  電源端子、１２１，１２２  可変利得部、１２３  トランジスタ、１３０  電源端子、１３１，１３２  可変利得部、１３３  トランジスタ、１４１  ゲート接地トランジスタ、１４２  ソース端子、１４３  ドレイン端子、１４４  ゲートバイアス入力端子、１４５  オンオフ制御端子、１４６  スイッチ、１４７  インバータ、１４８  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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