(57)【要約】  ラッチアップ破壊耐量を向上させることが可能な技術を提供することを目的とする。半導体装置は、エミッタ領域と、ベースコンタクト領域と、埋め込み領域と、キャリアトラップ領域とを備える。エミッタ領域及びベースコンタクト領域は、互いに隣接された状態で、ベース領域の上面内に選択的に配設されている。埋め込み領域は、ベースコンタクト領域またはエミッタ領域の下方のドリフト領域内に配設されている。キャリアトラップ領域は、埋め込み領域とベース領域との間に配設され、キャリア寿命がドリフト領域よりも低い。
2018016208.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ電極と、
前記コレクタ電極上に配設された第１導電型のコレクタ領域と、
前記コレクタ領域上に配設された第２導電型のドリフト領域と、
前記ドリフト領域上に配設され、前記ドリフト領域よりも不純物濃度が高い第２導電型のキャリア蓄積領域と、
前記キャリア蓄積領域の上面内に選択的に配設された第１導電型のベース領域と、
前記ベース領域の上面内に選択的に配設された、互いに隣接する第２導電型のエミッタ領域及び第１導電型のベースコンタクト領域と、
前記ベース領域にチャネルを形成可能なゲート電極と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極と、
前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内に配設された第１導電型の埋め込み領域と、
前記埋め込み領域と前記ベース領域との間に配設され、キャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域と
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記キャリアトラップ領域は、前記ベース領域と直接接続されている、半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記キャリアトラップ領域は、
第２導電型を有し、かつ前記ドリフト領域よりも不純物濃度が高い、半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記キャリアトラップ領域は、第１導電型を有する、半導体装置。
【請求項５】
請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記埋め込み領域と前記コレクタ領域との間に配設され、キャリア寿命が前記ドリフト領域よりも高い第２導電型のキャリアトラップ低減領域をさらに備える、半導体装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
前記ベースコンタクト領域は、
前記埋め込み領域及び前記キャリアトラップ領域が下方に配設された第１ベースコンタクト領域と、前記埋め込み領域及び前記キャリアトラップ領域が下方に配設されていない第２ベースコンタクト領域とを含む、半導体装置。
【請求項７】
請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
前記半導体装置の半導体材料はＳｉＣを含む、半導体装置。
【請求項８】
請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
前記ドリフト領域の不純物濃度は、１×１０１２ｃｍ−３以上１×１０１５ｃｍ−３以下である、半導体装置。
【請求項９】
第１導電型のコレクタ領域を、第２導電型のＳｉＣ基板上に形成する工程と、
前記コレクタ領域上の第２導電型のドリフト領域と、前記ドリフト領域上の前記ドリフト領域よりも不純物濃度が高い第２導電型のキャリア蓄積領域と、前記キャリア蓄積領域の上面内の第１導電型のベース領域と、前記ベース領域の上面内の互いに隣接する第２導電型のエミッタ領域及び第１導電型のベースコンタクト領域と、前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内の第１導電型の埋め込み領域と、前記埋め込み領域と前記ベース領域との間のキャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域とを形成する工程と、
前記ベース領域にチャネルを形成可能なゲート電極を形成する工程と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極を形成する工程と、
前記コレクタ領域と接続されたコレクタ電極を形成する工程と
を備え、
前記ＳｉＣ基板上に前記コレクタ領域から前記エミッタ電極までの構造を形成した後に、前記ＳｉＣ基板を除去し、当該除去によって露出された前記コレクタ領域下に前記コレクタ電極を形成する、半導体装置の製造方法。
【請求項１０】
第１導電型のコレクタ領域を、第２導電型のＳｉＣ基板上に形成する工程と、
前記コレクタ領域上の第２導電型のドリフト領域と、前記ドリフト領域上の前記ドリフト領域よりも不純物濃度が高い第２導電型のキャリア蓄積領域と、前記キャリア蓄積領域の上面内の第１導電型のベース領域と、前記ベース領域の上面内の互いに隣接する第２導電型のエミッタ領域及び第１導電型のベースコンタクト領域と、前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内の第１導電型の埋め込み領域と、前記埋め込み領域と前記ベース領域との間のキャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域とを形成する工程と、
前記ベース領域にチャネルを形成可能なゲート電極を形成する工程と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極を形成する工程と、
前記コレクタ領域と接続されたコレクタ電極を形成する工程と
を備え、
前記ＳｉＣ基板上に前記コレクタ領域及び前記ドリフト領域を順にエピタキシャル成長によって形成した後に、前記ＳｉＣ基板を除去し、当該除去によって露出された前記コレクタ領域下に前記コレクタ電極を形成する、半導体装置の製造方法。
【請求項１１】
第１導電型のコレクタ領域を、第２導電型のＳｉＣ基板上に形成する工程と、
前記コレクタ領域上の第２導電型のドリフト領域と、前記ドリフト領域上の前記ドリフト領域よりも不純物濃度が高い第２導電型のキャリア蓄積領域と、前記キャリア蓄積領域の上面内の第１導電型のベース領域と、前記ベース領域の上面内の互いに隣接する第２導電型のエミッタ領域及び第１導電型のベースコンタクト領域と、前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内の第１導電型の埋め込み領域と、前記埋め込み領域と前記ベース領域との間のキャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域とを形成する工程と、
前記ベース領域にチャネルを形成可能なゲート電極を形成する工程と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極を形成する工程と、
前記コレクタ領域と接続されたコレクタ電極を形成する工程と
を備え、
前記ＳｉＣ基板上に前記ドリフト領域をエピタキシャル成長によって形成した後に、前記ＳｉＣ基板を除去し、当該除去によって露出された前記ドリフト領域にイオン注入を行うことによって前記コレクタ領域を形成し、前記コレクタ領域下に前記コレクタ電極を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体材料として珪素（Ｓｉ）または炭化珪素（ＳｉＣ）を用いた、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下「ＩＧＢＴ」と記す）が知られている。【０００３】
ＩＧＢＴにおいては、オン時の抵抗、つまりオン抵抗を低減するために、種々の技術が提案されている。例えば、特許文献１の技術では、キャリア蓄積用のキャリア蓄積領域を形成することによってオン抵抗を低減している。また例えば、特許文献２の技術では、電流抑制層を形成することによってオン抵抗を低減している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４７２８９号公報
【特許文献２】特開２００８−２１１１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１及び２の技術によれば、ＩＧＢＴのオン抵抗を低減できる一方で、ラッチアップ破壊耐量が低下するという問題が生じる。なお、ラッチアップとは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）またはＩＧＢＴなどの入出力端子に、電源電圧以上、または、負の電圧が印加された時などに、デバイスの中に存在するｐｎｐｎ構造が寄生サイリスタとして動作し、電源を切るまで電流が流れ続ける状態である。【０００６】
具体的には、ＩＧＢＴにおけるコレクタ層・ドリフト層・ベース層・エミッタ層からなるｐｎｐｎ構造の寄生サイリスタでは、ＩＧＢＴのオフ動作時に、ドリフト層内に蓄積している電子がコレクタ電極に、正孔がエミッタ電極に流れる。この場合において、ゲート電圧により形成される電子の通路、つまりチャネルを、ゲート電圧を下げて遮断したとしても、ほとんどのコレクタ電流は、寄生サイリスタであるｐｎｐｎ構造部分に流れ続ける。【０００７】
この結果、ＩＧＢＴは、定格を超える大電流、高電圧、高温状態などで動作してしまう可能性がある。つまり、電源を切らない限り、大電流により発熱してラッチアップ破壊と呼ばれる破壊に至る可能性が想定される。このように、ラッチアップの発生は、デバイスの動作不良や破壊につながるため、ＩＣやＩＧＢＴでは不都合である。特に、この問題は、特許文献１及び２に開示されているような、オン抵抗を低減するためのキャリア蓄積領域及び電流抑制層を備える構造において顕著になることが想定される。【０００８】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ラッチアップ破壊耐量を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、コレクタ電極と、前記コレクタ電極上に配設された第１導電型のコレクタ領域と、前記コレクタ領域上に配設された第２導電型のドリフト領域と、前記ドリフト領域上に配設され、前記ドリフト領域よりも不純物濃度が高い第２導電型のキャリア蓄積領域と、前記キャリア蓄積領域の上面内に選択的に配設された第１導電型のベース領域と、前記ベース領域の上面内に選択的に配設された、互いに隣接する第２導電型のエミッタ領域及び第１導電型のベースコンタクト領域と、前記ベース領域にチャネルを形成可能なゲート電極と、前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極と、前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内に配設された第１導電型の埋め込み領域と、前記埋め込み領域と前記ベース領域との間に配設され、キャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域とを備える。
【発明の効果】
【００１０】
本発明によれば、ベースコンタクト領域またはエミッタ領域の下方のドリフト領域内に配設された埋め込み領域と、埋め込み領域とベース領域との間に配設され、キャリア寿命がドリフト領域よりも低いキャリアトラップ領域とを備える。これにより、ラッチアップ破壊耐量を向上させることができる。【００１１】
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１２】
【図１】第１関連半導体装置の構成を示す断面図である。
【図２】第２関連半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置の構成を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態２に係る半導体装置の構成を示す断面図である。
【図１２】実施の形態３に係る半導体装置の構成を示す断面図である。
【図１３】実施の形態４に係る半導体装置の構成を示す断面図である。
【図１４】実施の形態５に係る半導体装置の構成を示す平面図である。
【図１５】実施の形態５に係る半導体装置の構成を示す平面図である。
【図１６】実施の形態５に係る半導体装置の構成を示す平面図である。
【図１７】実施の形態５に係る半導体装置の構成を示す断面図である。
【図１８】実施の形態５に係る半導体装置の構成を示す断面図である。
【図１９】実施の形態５に係る半導体装置の構成を示す断面図である。
【図２０】実施の形態５に係る半導体装置の構成を示す断面図である。
【図２１】変形例に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、添付される図面を参照しながら実施の形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される構成要素の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下の説明における上、下、左、右の方向は、説明の便宜上の方向であって、実際の方向と異なることがある。
【００１４】
まず、本発明の実施の形態１に係る半導体装置及びその製造方法について説明する前に、これと関連する第１及び第２半導体装置（以下、「第１及び第２関連半導体装置」と記す）について説明する。
【００１５】
＜第１関連半導体装置＞
図１は、第１関連半導体装置の構成を示す断面図である。この第１関連半導体装置は、トレンチゲート型ＩＧＢＴである。具体的には、第１関連半導体装置は、キャリア蓄積用のキャリア蓄積領域を備えるキャリア蓄積型トレンチゲート型ＩＧＢＴである。
【００１６】
第１関連半導体装置は、コレクタ電極１０１と、コレクタ電極１０１上に配設されたｐ型の基板１０２と、基板１０２上に配設されたｎ＋型のバッファ層１０３と、バッファ層１０３上に配設されたｎ−型の半導体層１０４とを備える。
【００１７】
また、第１関連半導体装置は、半導体層１０４上に配設された、第１及び第２キャリア蓄積領域１０５ａ，１０５ｂを含むキャリア蓄積領域１０５と、キャリア蓄積領域１０５上に配設されたｐ型のベース領域１０６と、ベース領域１０６の上面内に選択的に配設されたｎ＋型のエミッタ領域１０７とを備える。
【００１８】
加えて、第１関連半導体装置は、エミッタ領域１０７からバッファ層１０３の上部まで設けられたトレンチ内に配設されたゲート酸化膜１０８及びゲート電極１０９と、ゲート電極１０９上に配設された層間絶縁膜１１０と、層間絶縁膜１１０上に配設され、エミッタ領域１０７と接続されたエミッタ電極１１１とを備える。
【００１９】
以上のように構成された第１関連半導体装置において、エミッタ電極１１１とコレクタ電極１０１との間に所定の正のコレクタ電圧ＶＣＥを印加した状態で、エミッタ電極１１１とゲート電極１０９との間に所定のゲート電圧ＶＧＥを印加すると、ゲートがオン状態となる。この時、ベース領域１０６のうちのゲート電極１０９近傍の領域であるチャネル領域がｐ型からｎ型に反転してチャネルが形成され、このチャネル及びエミッタ領域１０７などを通じて、電子が、エミッタ電極１１１からｎ−型の半導体層１０４に注入される。
【００２０】
この注入された電子により、コレクタであるｐ型の基板１０２とｎ−型の半導体層１０４との間が順バイアス状態となり、正孔が基板１０２から半導体層１０４に注入される。これにより、半導体層１０４の抵抗が大幅に下がり、ＩＧＢＴのオン抵抗が大幅に下がる。すなわち、基板１０２から正孔が注入されることにより、半導体層１０４の抵抗が下がる。さらに、ベース領域１０６下に配設されたキャリア蓄積用のキャリア蓄積領域１０５によって、基板１０２からの正孔がエミッタ電極１１１に到達することが防止されるとともに、このキャリア蓄積領域１０５に正孔が蓄積されることによって、オン抵抗をさらに低減することが可能となっている。
【００２１】
＜第２関連半導体装置＞
図２は、第２関連半導体装置の構成を示す断面図である。この第２関連半導体装置は、プレーナゲート型ＩＧＢＴである。
【００２２】
第２関連半導体装置は、コレクタ電極２０１と、コレクタ電極２０１上に配設されたｎ＋型の４Ｈ−ＳｉＣ基板２０２と、ＳｉＣ基板２０２上に配設されたｐ型のバッファ層２０３と、バッファ層２０３上に配設されたｐ−型のドリフト層２０４とを備える。
【００２３】
また、第２関連半導体装置は、ドリフト層２０４上に配設されたｐ型の電流抑制層２０５と、電流抑制層２０５の上面内に選択的に配設されたｎ＋型のベース領域２０６と、ベース領域２０６の上面内に選択的に配設された、互いに隣接するｐ＋型のエミッタ領域２０７及びｎ＋型のベースコンタクト領域２０８とを備える。
【００２４】
加えて、第２関連半導体装置は、エミッタ領域２０７及びベースコンタクト領域２０８と接続されたエミッタ電極２０９と、ベース領域２０６上に第１ゲート絶縁膜２１０を介して配設されたゲート電極２１１と、ゲート電極２１１を覆う第２ゲート絶縁膜２１２とを備える。
【００２５】
以上のように構成された第２関連半導体装置において、ゲート電極２１１にゲート電圧が印加されると、ベース領域２０６のうちゲート電極２１１近傍の領域であるチャネル領域がｎ型からｐ型に反転してチャネルが形成される。また、ｐ型の電流抑制層２０５は、ｎ＋型のベース領域２０６、ｐ−型のドリフト層２０４及びｎ＋型のＳｉＣ基板２０２によって形成されるバイポーラ接合トランジスタにおける電流の伝導を抑制する。これにより、上述のチャネル領域下に、正孔の蓄積が促進される。この結果、ＩＧＢＴデバイスのキャリア分布は、ＰｉＮダイオードのオン状態のキャリア分布に近づくので、ＩＧＢＴのオン抵抗を低減させることができる。
【００２６】
さて、第１及び第２関連半導体装置によれば、上述したようにＩＧＢＴのオン抵抗を低減できる。しかしながら、第１及び第２関連半導体装置は、ｐｎｐｎ構造を有しているので、ラッチアップ破壊耐量が低下するという問題が生じる。これに対して、本実施の形態１に係る半導体装置によれば、ラッチアップ破壊耐量を向上させることが可能となっている。
【００２７】
＜実施の形態１＞
図３は、本実施の形態１に係る半導体装置５１の構成を示す断面図である。この半導体装置５１は、半導体材料として炭化珪素（ＳｉＣ）を用いたプレーナゲート型ＳｉＣ−ＩＧＢＴである。なお、半導体装置５１は、半導体材料に炭化珪素を用いているので、高温下においても安定して動作することが可能となっている。
【００２８】
半導体装置５１は、コレクタ電極１と、第１導電型のコレクタ領域２と、第２導電型のドリフト領域３と、第１導電型の埋め込み領域４と、第２導電型のキャリアトラップ領域５と、第２導電型のキャリア蓄積領域６と、第１導電型のベース領域７と、第２導電型のエミッタ領域８と、第１導電型のベースコンタクト領域９と、ゲート電極１０と、ゲート酸化膜１１と、エミッタ電極１２とを備える。なお、本実施の形態１では、第１導電型がｐ型であり、第２導電型がｎ型であるものとして説明するが、互いに逆であってもよい。
【００２９】
コレクタ領域２はコレクタ電極１上に配設され、ドリフト領域３はコレクタ領域２上に配設されている。ドリフト領域３の不純物濃度は、コレクタ領域２の不純物濃度よりも低い。例えば、コレクタ領域２及びドリフト領域３の不純物濃度は、それぞれ１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３、１×１０１２ｃｍ−３〜１×１０１５ｃｍ−３の範囲内にあることが望ましい。また、コレクタ領域２及びドリフト領域３の厚み、つまり上下方向の最長の長さは、それぞれ２μｍ〜１００μｍ、５０μｍ〜３００μｍの範囲内にあることが望ましい。なお、コレクタ領域２とドリフト領域３との間に、ドリフト領域３よりも不純物濃度が高い、図示しない第１導電型または第２導電型のバッファ層が配設されてもよい。
【００３０】
埋め込み領域４及びキャリアトラップ領域５を説明する前に、キャリア蓄積領域６などについて説明する。キャリア蓄積領域６は、ドリフト領域３上に配設された、ドリフト領域３よりも不純物濃度の高い領域である。なお、キャリア蓄積領域６の不純物濃度は、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲内にあることが望ましい。キャリア蓄積領域６の厚みは、１μｍ〜１０μｍの範囲内にあることが望ましい。
【００３１】
ベース領域７は、キャリア蓄積領域６の上面内に選択的に配設されている。そして、互いに隣接するエミッタ領域８及びベースコンタクト領域９は、ベース領域７の上面内に選択的に配設されている。
【００３２】
ゲート電極１０は、ゲート絶縁膜１１を介してベース領域７上に配設されている。このような構成により、ゲート電極１０は、ベース領域７にチャネルを形成することが可能となっている。なお、本実施の形態１では、ゲート絶縁膜１１は、ゲート電極１０を覆う部分も有している。
【００３３】
エミッタ電極１２は、ゲート絶縁膜１１上に配設されるとともに、ゲート絶縁膜１１の孔内においてエミッタ領域８及びベースコンタクト領域９と接続されている。そして、エミッタ電極１２の一部は、エミッタ領域８及びベースコンタクト領域９上に配設されている。
【００３４】
次に、埋め込み領域４及びキャリアトラップ領域５について説明する。
【００３５】
埋め込み領域４は、ベースコンタクト領域９の下方のドリフト領域３内に配設されており、キャリア蓄積領域６から離間して配設されている。なお、埋め込み領域４の不純物濃度は、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の範囲内にあることが望ましい。埋め込み領域４の幅、つまり水平方向の長さは、ベースコンタクト領域９の幅以上であることが望ましく、例えば、１μｍ〜１０μｍの範囲内にあることが望ましい。そして、埋め込み領域４の水平方向の端部は、ベースコンタクト領域９の水平方向の端部よりもベースコンタクト領域９の水平方向の外側、つまり図３の中心側に位置することが望ましい。また、埋め込み領域４の厚みは、０．５μｍ〜５μｍの範囲内にあることが望ましい。
【００３６】
キャリアトラップ領域５は、埋め込み領域４とベース領域７との間に配設されている。本実施の形態１では、キャリアトラップ領域５は、埋め込み領域４とキャリア蓄積領域６との間に配設されているので、キャリアトラップ領域５及びキャリア蓄積領域６が、埋め込み領域４とベース領域７との間に配設されている。
【００３７】
ここで「キャリアトラップ」とは、ＩＧＢＴの電気的特性に寄与する電子及び正孔などのキャリアを捕獲（ｔｒａｐ）することを指し、より具体的には、キャリア寿命が低いことを指す。ここでは、キャリアトラップ領域５のキャリア寿命は、ドリフト領域３のキャリア寿命よりも低くなっている。なお、キャリアトラップ領域５及びドリフト領域３のキャリア寿命は、例えば半導体に欠陥を生じさせることにより調整することができ、それぞれ１ｎｓ〜１μｓ、１μｓ〜１ｍｓの範囲内にあることが望ましい。キャリアトラップ領域５の厚みは、０．５μｍ〜５μｍの範囲内にあることが望ましい。また、キャリアトラップ領域５の水平方向の端部は、埋め込み領域４の水平方向の端部よりも埋め込み領域４の水平方向の外側、つまり図３の中心側に位置することが望ましい。
【００３８】
＜製造方法＞
次に、図４〜図１０に示す工程断面図を用いて、プレーナゲート型ＳｉＣ−ＩＧＢＴである本実施の形態１に係る半導体装置５１の製造方法について説明する。はじめに、図４に示すように、第２導電型のＳｉＣ基板８０上に、コレクタ領域２をエピタキシャル成長により形成した後、コレクタ領域２上に、ドリフト領域３をエピタキシャル成長により形成する。この際、コレクタ領域２とドリフト領域３との間に、ドリフト領域３よりも不純物濃度の高い、図示しない第１導電型または第２導電型バッファ層を形成してもよい。
【００３９】
次に、ドリフト領域３の所定の領域に対して、イオン注入処理、及び、注入されたイオンを活性化させるための熱処理を施す。この一連の処理を複数行うことにより、図５に示すように、ドリフト領域３内の複数の領域に、埋め込み領域４、キャリア蓄積領域６、ベース領域７、エミッタ領域８、ベースコンタクト領域９が選択的に形成される。当該イオン注入処理は、単一注入エネルギーで行ってもよく、段階的に注入エネルギーを、例えば高から低へ変化させながら行ってもよい。また、当該イオン注入処理は、所定の領域にイオン注入を施すために、注入マスクを介して行う。注入マスクとしては、例えば写真製版用のフォトレジストや酸化膜を用いる。当該イオン注入処理時の注入面密度は、１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の範囲内にあることが望ましく、注入エネルギーは、１０ｋｅＶ〜１０ＭｅＶの範囲内にあることが望ましい。また、当該イオン注入処理におけるＳｉＣ基板８０の温度は、１０℃〜１０００℃の範囲内にあることが望ましい。
【００４０】
埋め込み領域４及びキャリア蓄積領域６の不純物濃度は、それぞれ、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲内にあることが望ましい。また、ベース領域７、エミッタ領域８、及び、ベースコンタクト領域９の不純物濃度は、それぞれ、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲内にあることが望ましい。
【００４１】
埋め込み領域４及びキャリア蓄積領域６の厚さは、それぞれ、０．５μｍ〜５μｍ、１μｍ〜１０μｍの範囲内にあることが望ましい。また、ベース領域７、エミッタ領域８、及び、ベースコンタクト領域９の厚さは、それぞれ、０．５μｍ〜３μｍ、０．２μｍ〜１μｍ、０．２μｍ〜１μｍの範囲内にあることが望ましい。
【００４２】
上述のイオン注入処理に用いられるドーパント原子としては、例えば、アルミニウム、ボロン、リン、窒素などが挙げられる。注入されたイオンを活性化させるための熱処理の温度は、１５００℃〜２０００℃の範囲内にあることが望ましい。なお、本実施の形態１では、埋め込み領域４、キャリア蓄積領域６、ベース領域７、エミッタ領域８、及び、ベースコンタクト領域９をイオン注入で形成する方法を示したが、これらの一部または全部をエピタキシャル成長及びエッチング技術を用いて形成してもよい。
【００４３】
次に、キャリア蓄積領域６、ベース領域７、エミッタ領域８、及び、ベースコンタクト領域９の上部を酸素雰囲気中で熱酸化することで、ゲート酸化膜を形成する。ゲート酸化膜の厚さは、例えば１０ｎｍ〜１００ｎｍの範囲にあることが望ましい。続いて、ゲート酸化膜の上側に、堆積膜としてゲート電極１０を形成する。ゲート電極１０の材料としては、例えばｐｏｌｙ−Ｓｉが用いられる。その後、ゲート電極１０を電気的に分離させるためのゲート絶縁膜１１を、ゲート電極１０を覆うように形成する。これにより、図６に示すように、ゲート絶縁膜１１を介してベース領域７上にゲート電極１０が形成される。なお、本実施の形態１では、ゲート酸化膜としてＳｉＣの熱酸化膜を用いたが、各種堆積膜を用いてもよい。
【００４４】
次に、図７に示すように、ゲート絶縁膜１１のうち、エミッタ領域８及びベースコンタクト領域９上の部分に穴を開口した後、エミッタ領域８及びベースコンタクト領域９とオーミック性接触させたエミッタ電極１２を形成する。これにより、ゲート絶縁膜１１によってゲート電極１０と絶縁され、エミッタ領域８及びベースコンタクト領域９と接続されたエミッタ電極１２が形成される。エミッタ電極１２には、例えば、アルミニウム、チタン、ニッケル、金、銀、銅などが用いられ、電子ビーム蒸着法やスパッタ法により形成される。
【００４５】
次に、ＳｉＣ基板８０の下面に対して、バックグラインディング、または、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、または、その他の方法による加工処理を実施する。これにより、図８に示すように、ＳｉＣ基板８０が除去され、コレクタ領域２が露出する。コレクタ領域２の厚みは、前記加工処理前後で同じであってもよく、異なっていてもよい。
【００４６】
次に、図９に示すように、露出されたコレクタ領域２下に、コレクタ電極１を形成する。つまり、コレクタ電極１をエミッタ電極１２と逆側に形成する。コレクタ電極１には、例えば、アルミニウム、チタン、ニッケル、金、銀、銅などが用いられ、電子ビーム蒸着法やスパッタ法により形成される。コレクタ電極１は、コレクタ領域２とオーミック性接触がとられている。
【００４７】
最後に、図１０に示すように、キャリアトラップ領域５を形成すべき領域の上方または下方以外を照射マスクで覆い、エミッタ電極１２側またはコレクタ電極１側から照射マスクを介して電子線照射を実施する。これにより点欠陥が形成され、埋め込み領域４とベース領域７との間にキャリアトラップ領域５が形成される。キャリアトラップ領域５の形成条件としては、電子線の照射量は１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の範囲内にあることが望ましく、照射エネルギーは１０ｋｅＶ〜１ＭｅＶの範囲内にあることが望ましい。
【００４８】
キャリアトラップ領域５の厚み及び基板表面からの厚み方向の深さは、電子線の照射エネルギーを適宜選択することで調整でき、キャリアトラップ領域５のキャリア寿命は、電子線の照射量を適宜選択することで調整できる。なお、本実施の形態１では、エミッタ電極１２及びコレクタ電極１を形成した後にキャリアトラップ領域５を形成する例を説明したが、注入イオンを活性化させるための熱処理を実施した後の任意のタイミングで、キャリアトラップ領域５を形成することが可能である。
【００４９】
また、本実施の形態１では、図４〜図７の工程によってＳｉＣ基板８０上にコレクタ領域２からエミッタ電極８までの構造を形成した後に、図８に示すようにＳｉＣ基板８０を除去し、図９に示すように当該除去によって露出されたコレクタ領域２下にコレクタ電極１を形成する例について説明した。しかしこれに限ったものではなく、ＳｉＣ基板８０を除去するタイミングは適宜変更が可能である。
【００５０】
例えば、ＳｉＣ基板８０上にコレクタ領域２及びドリフト領域３を順にエピタキシャル成長によって形成した後に、ＳｉＣ基板８０を除去し、当該除去によって露出されたコレクタ領域２下にコレクタ電極１を形成してもよい。
【００５１】
また、本実施の形態１では、コレクタ領域２をエピタキシャル成長により形成する例を説明したが、これに限ったものではない。例えば、ＳｉＣ基板８０上にドリフト領域３をエピタキシャル成長によって形成した後に、ＳｉＣ基板８０を除去し、当該除去によって露出されたドリフト領域３にイオン注入を行うことによってコレクタ領域２を形成してもよい。それから、コレクタ領域２下にコレクタ電極１を形成してもよい。
【００５２】
＜実施の形態１のまとめ＞
本実施の形態１に係る半導体装置５１によれば、ベースコンタクト領域９の下方に埋め込み領域４が形成されている。このため、第１導電型がｐ型であり、第２導電型がｎ型である場合には、ＳｉＣ−ＩＧＢＴのオフ動作時に、ドリフト領域３に蓄積された少数キャリアである正孔が、埋め込み領域４を優先的にバイパスしてベースコンタクト領域９に到達する。これは、埋め込み領域４が、ドリフト領域３の第２導電型と異なる第１導電型を有しており、埋め込み領域４が、正孔にとってドリフト領域３よりも低抵抗になるためである。したがって、エミッタ領域８へ到達する正孔を抑制することができるので、コレクタ領域２、ドリフト領域３、ベース領域７、エミッタ領域８からなるｐｎｐｎ構造の寄生サイリスタの動作を抑制することができ、ラッチアップ破壊耐量を向上させることができる。さらに、ベース領域７と埋め込み領域４との間にキャリアトラップ領域５が形成されているので、ＳｉＣ−ＩＧＢＴのオフ動作時に、埋め込み領域４をバイパスした正孔の再結合がキャリアトラップ領域５において促進される。したがって、埋め込み領域４、キャリア蓄積領域６、ベース領域７、エミッタ領域８からなるｐｎｐｎ構造の寄生サイリスタの動作を抑制することができ、ラッチアップ破壊耐量を向上させることができる。また、ＳｉＣ−ＩＧＢＴのオフ動作時に、少数キャリアである正孔の再結合がキャリアトラップ領域５において促進されることによって、スイッチング損失、つまりターンオフ損失も低減することができる。
【００５３】
なお、キャリアトラップ領域５は、埋め込み領域４上にのみ、ひいてはベースコンタクト領域９の下方においてのみに形成されてもよい。このように構成すれば、ＳｉＣ−ＩＧＢＴのオン動作時に生じるドリフト領域３の伝導度変調への影響を極めて小さくすることができ、オン抵抗の増大を極めて小さくすることができる。
【００５４】
また、キャリアトラップ領域５の第２導電型の不純物濃度を、ドリフト領域３の第２導電型の不純物濃度よりも高くしてもよい。この場合、第２導電型の不純物濃度は、１×１０１５ｃｍ−３〜１×１０２１ｃｍ−３の範囲内にあることが望ましい。このように構成すれば、ＳｉＣ−ＩＧＢＴのオン動作時にドリフト領域３への正孔の蓄積を促進することができ、オン抵抗をさらに低減することができる。したがって、そのような構成によれば、オン抵抗をさらに低減しつつ、ラッチアップ破壊耐量をさらに向上させることができる。
【００５５】
＜実施の形態２＞
本発明の実施の形態２に係る半導体装置について、実施の形態１と同様に、半導体材料として炭化珪素（ＳｉＣ）を用いたプレーナゲート型ＳｉＣ−ＩＧＢＴを例にして説明する。図１１は、本実施の形態２による半導体装置５２の構成を示す断面図である。本実施の形態２に係る半導体装置５２は、前述の実施の形態１で説明した図３の半導体装置５１に対して、キャリア蓄積領域６は、ベースコンタクト領域９の下方に配設されておらず、キャリアトラップ領域５は、ベース領域７と接続されている。
【００５６】
本実施の形態２に記載の半導体装置５２によれば、ＳｉＣ−ＩＧＢＴのオフ動作時に、ドリフト領域３に蓄積された少数キャリアである正孔が、埋め込み領域４を優先的にバイパスしてベースコンタクト領域９に到達する。この際、当該正孔はキャリア蓄積領域６をバイパスせずにベース領域７に直接到達する。したがって、実施の形態１に記載の半導体装置５１に比べて、埋め込み領域４からベース領域７までの抵抗が正孔にとって低抵抗になる。このため、エミッタ領域８へ到達する正孔をさらに抑制することができるので、ラッチアップ破壊耐量を向上させることができる。
【００５７】
＜実施の形態３＞
本発明の実施の形態３に係る半導体装置について、実施の形態１と同様に、半導体材料として炭化珪素（ＳｉＣ）を用いたプレーナゲート型ＳｉＣ−ＩＧＢＴを例にして説明する。図１２は、本実施の形態３による半導体装置５３の構成を示す断面図である。本実施の形態３に係る半導体装置５３は、前述の実施の形態１、２で示した半導体装置５１，５２に対して、キャリアトラップ領域５ａが、第２導電型ではなく第１導電型を有している。すなわち、埋め込み領域４とベース領域７との間に、第１導電型のキャリアトラップ領域５ａが配設されている。なお、キャリアトラップ領域５ａの第１導電型の不純物濃度は、１×１０１５ｃｍ−３〜１×１０２１ｃｍ−３の範囲内にあることが望ましい。
【００５８】
本実施の形態３に記載の半導体装置５３によれば、ＳｉＣ−ＩＧＢＴのオフ動作時に、ドリフト領域３に蓄積された少数キャリアである正孔が、埋め込み領域４を優先的にバイパスしてベースコンタクト領域９に到達する。この際、当該正孔は第１導電型のキャリアトラップ領域５ａを介してベース領域７に到達する。したがって、本実施の形態１に記載の半導体装置５１に比べて、埋め込み領域４からベース領域７までの抵抗が正孔にとって低抵抗になる。このため、エミッタ領域８へ到達する正孔をさらに抑制することができるので、ラッチアップ破壊耐量が向上する。
【００５９】
なお、以上の説明では、キャリアトラップ領域は、第１導電型または第２導電型を有していたが、これに限ったものではなく、第１導電型及び第２導電型のいずれも有しない真性半導体から構成されてもよい。
【００６０】
＜実施の形態４＞
本発明の実施の形態４に係る半導体装置について、実施の形態１と同様に、半導体材料として炭化珪素（ＳｉＣ）を用いたプレーナゲート型ＳｉＣ−ＩＧＢＴを例にして説明する。図１３は、本実施の形態４による半導体装置５４の構成を示す断面図である。本実施の形態４に係る半導体装置は、前述の実施の形態１〜３で示した半導体装置５１〜５３に対して、埋め込み領域４とコレクタ領域２との間、つまり埋め込み領域４下において、キャリア寿命がドリフト領域３よりも高い第２導電型のキャリアトラップ低減領域１３が配設されている。
【００６１】
ここで「キャリアトラップが低減する」とは、ＩＧＢＴの電気的特性に寄与する電子及び正孔などのキャリアを捕獲（ｔｒａｐ）する要因（例えば点欠陥に起因する深い準位など）が低減することを指し、具体的には、キャリア寿命が高いことを指す。上述したように、キャリアトラップ低減領域１３のキャリア寿命は、ドリフト領域３のキャリア寿命よりも高くなっている。なお、キャリアトラップ低減領域１３のキャリア寿命は、１０μｓ〜１０ｍｓの範囲内にあることが望ましい。
【００６２】
本実施の形態４に記載の半導体装置５４によれば、ＳｉＣ−ＩＧＢＴのオン動作時にキャリアトラップ低減領域１３への正孔の蓄積が促進される。これにより、ＳｉＣ−ＩＧＢＴのオフ動作時に埋め込み領域４を優先的にバイパスする正孔を増加させることができる。したがって、本実施の形態１〜３に記載の半導体装置５１〜５３に比べて、さらにオン抵抗を低減させることができ、ラッチアップ破壊耐量をさらに向上させることができる。
【００６３】
＜実施の形態５＞
本発明の実施の形態５に係る半導体装置について、実施の形態１と同様に、半導体材料として炭化珪素（ＳｉＣ）を用いたプレーナゲート型ＳｉＣ−ＩＧＢＴを例にして説明する。なお、上述した実施の形態１では、図１０の断面図を用いて半導体装置の構成を説明したが、本実施の形態５では、平面図である図１４〜図１６も用いて半導体装置の構成を説明する。図１０のＩＧＢＴの単位セル構造のような単位セル構造を実現する平面視での配置パターンとしては、図１４〜図１６に示す三つのパターンが想定される。
【００６４】
＜格子状にセルを配置するパターン（図１４）＞
図１７及び図１８は、本実施の形態５に係る半導体装置５５の構成を示す断面図であり、それぞれ図１４のＡ‐Ａ’断面と図１４のＢ‐Ｂ’断面とを示す。本実施の形態５に係るベースコンタクト領域９は、埋め込み領域４及びキャリアトラップ領域５が下方に配設された第１ベースコンタクト領域９ａと、埋め込み領域４及びキャリアトラップ領域５が下方に配設されていない第２ベースコンタクト領域９ｂとを含んでいる。つまり、埋め込み領域４及びキャリアトラップ領域５は、全てのベースコンタクト領域９の下方に配設されておらず、適宜間引かれている。
【００６５】
図１４では、９個の単位セルのうち１個の単位セル（図１４の真ん中の単位セル）のベースコンタクト領域９のみが、埋め込み領域４及びキャリアトラップ領域５が配設されていない第２ベースコンタクト領域９ｂとなっている。このようにすることで、ラッチアップ破壊耐量の低下を最小限に抑えつつ、オン抵抗の低減が見込める。埋め込み領域４及びキャリアトラップ領域５を間引く割合は、ＩＧＢＴに要求されるオン抵抗とラッチアップ破壊耐量とに基づいて、適宜調整が可能である。例えば、間引き率を上げるほど、ラッチアップ破壊耐量が低下し、オン抵抗が低減することを考慮して、上記調整が行われる。
【００６６】
＜櫛状にセルを配置するパターン（図１５）＞
図１７及び図１８は、本実施の形態５に係る半導体装置５５の構成を示す断面図であり、それぞれ図１５のＡ‐Ａ’断面と図１５のＢ‐Ｂ’断面とを示す。この図１５の構成においても図１４の構成と同様に、ベースコンタクト領域９は、上述した第１ベースコンタクト領域９ａと、上述した第２ベースコンタクト領域９ｂとを含んでいる。ここでは、紙面上下方向に延在かつ配列された複数の第１ベースコンタクト領域９ａ同士の間に第２ベースコンタクト領域９ｂが配設されている。つまり、埋め込み領域４及びキャリアトラップ領域５は、全てのベースコンタクト領域９の下方に配設されておらず、紙面上下方向において離間させて複数配設されている。このようにすることで、ラッチアップ破壊耐量の低下を最小限に抑えつつ、オン抵抗の低減が見込める。埋め込み領域４及びキャリアトラップ領域５の離間距離及び延在距離は、ＩＧＢＴに要求されるオン抵抗とラッチアップ破壊耐量とに基づいて、適宜調整が可能である。例えば、離間距離を大きくするほど、または、延在距離を小さくするほど、ラッチアップ破壊耐量が低下し、オン抵抗が低減することを考慮して、上記調整が行われる。
【００６７】
＜ストライプにセルを配置するパターン（図１６）＞
図１９及び図２０は、本実施の形態５に係る半導体装置５６の構成を示す断面図であり、それぞれ図１６のＣ‐Ｃ’断面と、図１６のＤ‐Ｄ’断面とを示す。これまで説明した埋め込み領域４及びキャリアトラップ領域５は、ベースコンタクト領域９の下方に配設されていた。これに対して、図１６，図１９及び図２０の構成では、埋め込み領域４ｂ及びキャリアトラップ領域５ｂは、ベースコンタクト領域９の下方に配設されずに、エミッタ領域８の下方に配設されている。つまり、図１９のＣ‐Ｃ’断面のように寄生サイリスタ（ｐｎｐｎ構造）が存在しない箇所ではラッチアップの懸念がないので、図２０のＤ‐Ｄ’断面のように寄生サイリスタ（ｐｎｐｎ構造）が存在する箇所でのみ埋め込み領域４ｂ及びキャリアトラップ領域５ｂが配設されている。このようにすることで、ラッチアップ破壊耐量の低下を最小限に抑えつつ、オン抵抗の低減が見込める。
【００６８】
なお、図１６では、全てのエミッタ領域８の下方に埋め込み領域４ｂ及びキャリアトラップ領域５ｂが配設されている例を示したが、これらは適宜間引かれてもよい。例えば、９個のエミッタ領域８のうち１個のエミッタ領域８の下方には、埋め込み領域４ｂ及びキャリアトラップ領域５ｂを配設しないように構成されてもよい。埋め込み領域４ｂ及びキャリアトラップ領域５ｂを間引く割合は、ＩＧＢＴに要求されるオン抵抗とラッチアップ破壊耐量とに基づいて、適宜調整が可能である。例えば、間引き率を上げるほど、ラッチアップ破壊耐量が低下し、オン抵抗が低減することを考慮して、上記調整が行われる。
【００６９】
以上、三つのパターンで説明したように、埋め込み領域及びキャリアトラップ領域を平面視で部分的に形成することで、ラッチアップ破壊耐量とオン抵抗の適宜調整が可能となる。
【００７０】
＜実施の形態１〜５の変形例＞
実施の形態１〜５に係る半導体装置５１〜５６は、プレーナゲート型ＳｉＣ−ＩＧＢＴであるものとして説明した。しかし本発明に係る半導体装置は、これに限ったものではなく、例えばトレンチゲート型ＳｉＣ−ＩＧＢＴであってもよい。つまり、図３のゲート電極１０の代わりに、図２１に示すようにトレンチ内に配設されたゲート酸化膜１６及びゲート電極１７を備える半導体装置５７であってもよい。このような半導体装置５７においても、オン抵抗を低減しつつ、ラッチアップ破壊耐量を向上させることができる。ＳｉＣの結晶型や導電型、各層の具体的な厚さ及び不純物濃度などの好適な数値範囲は、当業者によく知られているものであり、実施の形態で述べたこれらの数値は、適宜に変更が可能である。
【００７１】
以上で説明した半導体装置５１〜５７は、半導体材料としてＳｉＣを用いるものとして説明した。ＳｉＣはＳｉに比べて禁制帯幅が広いので、同じ耐圧設計において、ＳｉＣ−ＩＧＢＴのドリフト領域の不純物濃度を、Ｓｉ−ＩＧＢＴのドリフト領域の不純物濃度よりも一桁以上高くすることができる。しかし一方で、ドリフト領域の不純物濃度が高いことでラッチアップ破壊が生じやすくなる。したがって、ＩＧＢＴのオフ動作時にｐｎｐｎ構造の寄生サイリスタの動作を抑制し、ラッチアップを確実に防止するためには、以上で説明した半導体装置５１〜５７のように、埋め込み領域及びキャリアトラップ領域を設けることによって、エミッタ領域に到達する正孔を抑制すべきである。
【００７２】
また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【００７３】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００７４】
１  コレクタ電極、２  コレクタ領域、３  ドリフト領域、４，４ｂ  埋め込み領域、５，５ａ，５ｂ  キャリアトラップ領域、６  キャリア蓄積領域、７  ベース領域、８  エミッタ領域、９  ベースコンタクト領域、９ａ  第１ベースコンタクト領域、９ｂ  第２ベースコンタクト領域、１０  ゲート電極、１２  エミッタ電極、１３  キャリアトラップ低減領域、５１，５２，５３，５４，５５，５６，５７  半導体装置、８０  ＳｉＣ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2018016208.tif 000017
【図１６】
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【図１７】
2018016208.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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