(57)【要約】  対象物（４，５）のアナログ電気量を１つずつ独立にＡ／Ｄ変換器（１）へ出力する第１のモードと、対象物（４，５）のアナログ電気量を全て出力しない第２のモードと、対象物（４，５）のアナログ電気量を全て出力せず、かつＡ／Ｄ変換器（１）への出力をプルダウン抵抗（１０）によりプルダウンさせる第３のモードと、対象物（４，５）のアナログ電気量を複数同時にＡ／Ｄ変換器（１）へ出力する第４のモードと、を発生させ、前記第１のモードの時に対象物（４，５）のＡ／Ｄ変換値を個別に取得し、前記第２モードから第４モードの時に、Ａ／Ｄ変換器（１）自体、またはＡ／Ｄ変換器（１）に接続される装置の異常を検出する。
2017081759.tif 000002
【特許請求の範囲】
【請求項１】
検出すべき対象物のアナログ電気量をディジタル量に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に複数のアナログ電気量を接続するスイッチング回路と、前記スイッチング回路をそれぞれ独立に制御する制御部と、を備えたＡ／Ｄ変換装置において、
前記制御部は、
前記対象物のアナログ電気量を１つずつ独立に前記Ａ／Ｄ変換器へ出力する第１のモードと、前記対象物のアナログ電気量を全て出力しない第２のモードと、前記対象物のアナログ電気量を全て出力せず、かつ前記Ａ／Ｄ変換器への出力を抵抗によりプルダウンさせる第３のモードと、前記対象物のアナログ電気量を複数同時に前記Ａ／Ｄ変換器へ出力する第４のモードと、を発生させ、
前記第１のモードの時に前記対象物のＡ／Ｄ変換値を個別に取得し、前記第２モードから第４モードの時に、前記Ａ／Ｄ変換器自体、または前記Ａ／Ｄ変換器に接続される装置の異常を検出することを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記第２のモードでは前記Ａ／Ｄ変換器に接続される電源電圧を参照して前記Ａ／Ｄ変換装置の異常を検出し、前記第３モードでは前記Ａ／Ｄ変換値に基づいて前記Ａ／Ｄ変換器に接続されている部品の異常を検出し、前記第４モードでは前記Ａ／Ｄ変換値に基づいて前記Ａ／Ｄ変換器に接続されている装置の異常を検出することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記スイッチング回路が前記Ａ／Ｄ変換器に対してグランド側に接続されているとき、前記Ａ／Ｄ変換器に対して電源側にプルアップされた第１の抵抗と、前記第１の抵抗に直列接続された第２の抵抗を備え、前記第２の抵抗の前記第１の抵抗との接続部と反対側を前記Ａ／Ｄ変換装置に接続し、前記第３モードでは前記第２の抵抗をプルアップ、又はプルダウンするように駆動することを特徴とする請求項１または２に記載のＡ／Ｄ変換装置。
【請求項４】
前記スイッチング回路が前記Ａ／Ｄ変換器に対して電源側に接続されているとき、前記Ａ／Ｄ変換器に対してグランド側にプルダウンされた第１の抵抗と、前記第１の抵抗に直列接続された第２の抵抗を備え、前記第２の抵抗の前記第１の抵抗との接続部と反対側を前記Ａ／Ｄ変換装置に接続し、前記第３モードでは前記第２の抵抗をプルアップ、又はプルダウンするように駆動することを特徴とする請求項１または２に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ量からディジタル量に変換するＡ／Ｄ変換装置に関するものである。
【背景技術】
【０００２】
従来、アナログ量をＣＰＵ（Central  Processing  Unit）などが使用できる形式のディジタル量に変換するＡ／Ｄ変換器を複数保有したＣＰＵがあった。近年、１つのシステムでＣＰＵが入力するアナログ信号が増加しており、Ａ／Ｄ変換器（ＣＰＵではＡ／Ｄポート）の絶対数が不足している。そこで、例えば特開２００７−３３３５７４号公報（特許文献１）に開示されているように、Ａ／Ｄ変換器に入力される情報をインターフェース回路を用いることにより、選択的に切替えて使用する方法が取られている。【０００３】
特許文献１に開示されたＡ／Ｄ変換器の使用形態は、複数の入力すべき情報をスイッチにより選択的に切替えて、ＭＰＵ（Micro-processing  unit）に入力させている。この構成は、Ａ／Ｄ変換器の個数を増加させることなく、入力情報の数を増やすことができる。【０００４】
しかし、このような従来装置は単にＡ／Ｄ変換器の数を抑制するもので、そのシステムにおいては、入力情報を切り替えるスイッチが追加になっており、そのスイッチに対しての故障診断、機能も充実させることが必要であり、その場合は別途追加回路を設けることにより行わざるを得なかった。【０００５】
そこで、本発明者等は特開２０１３−２２５７８１号公報（特許文献２）に開示されているように、Ａ／Ｄ変換器の数を増やすことなく、かつ追加回路を設けることなく、故障診断機能を付加できるＡ／Ｄ変換装置を提案した。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３３３５７４号公報
【特許文献２】特開２０１３−２２５７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２に開示されたＡ／Ｄ変換装置においては、Ａ／Ｄ変換器の数は抑制できるが、このＡ／Ｄ変換器自体、およびＡ／Ｄ変換器に接続されている装置の異常を検出することができず、その必要性が生じてきた。【０００８】
この発明は、前記実情に鑑みてなされたもので、必要最小限の追加部品でＡ／Ｄ変換器の数を抑制すると共に、Ａ／Ｄ変換器自体、およびＡ／Ｄ変換器に接続されている装置の異常を検出するＡ／Ｄ変換装置の提供を目的とするものである。
【課題を解決するための手段】
【０００９】
この発明によるＡ／Ｄ変換装置は、検出すべき対象物のアナログ電気量をディジタル量に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に複数のアナログ電気量を接続するスイッチング回路と、前記スイッチング回路をそれぞれ独立に制御する制御部とを備えたＡ／Ｄ変換装置において、
前記制御部は、
前記対象物のアナログ電気量を１つずつ独立に前記Ａ／Ｄ変換器へ出力する第１のモードと、前記対象物のアナログ電気量を全て出力しない第２のモードと、前記対象物のアナログ電気量を全て出力せず、かつ前記Ａ／Ｄ変換器への出力を抵抗によりプルダウンさせる第３のモードと、前記対象物のアナログ電気量を複数同時に前記Ａ／Ｄ変換器へ出力する第４のモードと、を発生させ、
前記第１のモードの時に前記対象物のＡ／Ｄ変換値を個別に取得し、前記第２モードから第４モードの時に、前記Ａ／Ｄ変換器自体、または前記Ａ／Ｄ変換器に接続される装置の異常を検出することを特徴とするものである。
【発明の効果】
【００１０】
この発明によるＡ／Ｄ変換装置によれば、Ａ／Ｄ変換器の数を増やすことなく、多数の取り込み信号対象のアナログ電気信号を順次Ａ／Ｄ変換器でディジタル信号に変換して取り込むことができ、さらに簡単な追加回路で故障診断機能を付加できる効果がある。
この発明の前記以外の目的、特徴、観点および効果は、図面を参照する以下のこの発明の詳細な説明から、さらに明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１によるＡ／Ｄ変換装置のブロック図である。
【図２】この発明の実施の形態１によるＡ／Ｄ変換装置の回路図である。
【図３】この発明の実施の形態１によるＡ／Ｄ変換装置の動作を説明するタイムチャート図である。
【図４】この発明の実施の形態２によるＡ／Ｄ変換装置の回路図である。
【図５】この発明の実施の形態２によるＡ／Ｄ変換装置の動作を説明するタイムチャート図である。
【図６】この発明の実施の形態２によるＡ／Ｄ変換装置の動作を説明する別のタイムチャート図である。
【図７】この発明の実施の形態３によるＡ／Ｄ変換装置の回路図である。
【発明を実施するための形態】
【００１２】
以下、この発明によるＡ／Ｄ変換装置の好適な実施の形態について図面を参照して詳細に説明する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１によるＡ／Ｄ変換装置のブロック図である。図１において、Ａ／Ｄ変換装置１００Ａは、Ａ／Ｄ変換器１に対して、制御部２がスイッチング回路３を介して第１の対象物４と第２の対象物５のアナログ電気量をそれぞれ独立に制御して出力できるように構成されている。
【００１４】
図２は、Ａ／Ｄ変換装置１００Ａの回路図で、ＣＰＵ６が図１に示すＡ／Ｄ変換器１を内蔵した状態を示している。ＣＰＵ６は、Ａ／Ｄポート（Ａ／Ｄ＃１）６ａと通常の第１、第２、および第３の出力ポート（Ｐ１、Ｐ２、Ｐ３）６ｂ、６ｃ、６ｄを有している。Ａ／Ｄポート６ａには、第１の出力ポート６ｂおよび第２の出力ポート６ｃによりコントロールされる第１のスイッチング回路３ａおよび第２のスイッチング回路３ｂを介して、第１の対象物４および第２の対象物５の出力する電気信号がそれぞれ第１の直列抵抗７ａおよび第２の直列抵抗７ｂを通して出力される。なお、第１のスイッチング回路３ａおよび第２のスイッチング回路３ｂは、アナログスイッチで構成されている。
【００１５】
第１の対象物４および第２の対象物５は、各々独立に変化する電気信号を発生しており、それぞれ接続された第１のスイッチング回路３ａまたは第２のスイッチング回路３ｂのオン動作に応じて、それぞれの信号がＡ／Ｄポート６ａに伝達される。第１のスイッチング回路３ａおよび第２のスイッチング回路３ｂのコモン端子には、Ａ／Ｄポート６ａの他に、第１の抵抗８（以下、プルアップ抵抗８という。）およびコンデンサ９が各々電源Ｖｃｃとグランドに対して接続され、更に、第２の抵抗１０（以下、プルダウン抵抗１０という。）を介して第３のポート６ｄに接続されており、インターフェース回路が構成されている。
【００１６】
前記の回路図に示すように、実施の形態１によるＡ／Ｄ変換装置１００Ａは、１個のＡ／Ｄポート６ａに第１の対象物４および第２の対象物５が接続されて構成されている。次に、この実施の形態１によるＡ／Ｄ変換装置１００Ａの動作を説明する。
【００１７】
図３は、実施の形態１によるＡ／Ｄ変換装置１００Ａの動作を説明するタイムチャート図である。図３において、符号Ａ１は第２の出力ポート６ｃの動作状態を、符号Ｂ１は第１の出力ポート６ｂの動作状態を、符号Ｃ１は第３の出力ポート６ｄの動作状態を、それぞれ時間Ｔの経過に沿って示している。また、符号Ｄ１はＡ／Ｄポート６ａの入力状態を示している。
【００１８】
まず、第１のモードとして、図３の時間ｔ２からｔ３に注目すると、第２の出力ポート６ｃ＝Ｌｏｗ、第１の出力ポート６ｂ＝Ｈｉｇｈ、第３の出力ポート６ｄ＝Ｈｉｇｈ−Ｚ（Ｚはインピーダンス）となっている。これは第２の出力ポート６ｃに接続されている第２のスイッチング回路３ｂがオフ制御され、第３の出力ポート６ｄに接続されているプルダウン抵抗１０の経路がオープン状態、第１の出力ポート６ｂに接続された第１のスイッチング回路３ａがオン制御されているものである。第１のスイッチング回路３ａのみがオン制御されることにより、第１の対象物４の信号が、第１の直列抵抗７ａ、プルアップ抵抗８の成す分圧回路を経てＡ／Ｄポート６ａに入力され、第１の対象物４の信号のみがＣＰＵ６に取り込まれる。
【００１９】
次に、図３の時間ｔ３からｔ４に注目すると、前記と同様に、第２のスイッチング回路３ｂのみがオン制御されることにより、第２の対象物５の信号のみがＡ／Ｄポート６ａに入力され、第２の直列抵抗７ｂ、プルアップ抵抗８の成す分圧回路を経て第２の対象物５の信号のみがＣＰＵ６に取り込まれる。
【００２０】
この２つの制御により第１の対象物４、第２の対象物５の発する信号は、それぞれ１つのＡ／Ｄポート６ａに対して独立に入力され、その値をＣＰＵ６は取得することができる。以上は従来装置が実施している内容である。
【００２１】
次に、実施の形態１によるＡ／Ｄ変換装置１００Ａは、従来装置の入力に続いて、別の簡単な制御を追加することで故障診断も行うものである。
【００２２】
まず、第２のモードとして、図３の時間ｔ０からｔ１では、第１の出力ポート６ｂ、第２の出力ポート６ｃともＬｏｗ、第３の出力ポート６ｄはＨｉｇｈ−Ｚとして、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂともにオフ制御とし、プルダウン抵抗１０の経路をオープン状態として第１の対象物４および第２の対象物５からの信号をＡ／Ｄポート６ａに接続しない。この状態ではプルアップ抵抗８のみが接続されることになるので、プルアップ抵抗８のもう一方の接続先である電源Ｖｃｃの電圧とほぼ同一電圧がＡ／Ｄポート６ａに入力される。Ａ／Ｄ変換装置が正常であれば、電源Ｖｃｃの電圧が入力されるが、電源Ｖｃｃの電圧以外の電圧が入力されると、Ａ／Ｄ変換装置が異常状態と判断できる。
【００２３】
即ち、プルアップ抵抗８のオープン状態、第１のスイッチング回路３ａまたは第２のスイッチング回路３ｂのショート故障、第１の出力ポート６ｂ第２の出力ポート６ｃの少なくとも何れかがＨ固着不良、第３の出力ポート６ｄのＬ固着不良、もしくはＡ／Ｄ変換器１の異常である可能性があり故障検出状態である。
【００２４】
次に、第３のモードとして、図３の時間ｔ１からｔ２では、第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄの全てをＬｏｗとし、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂともオフとし、プルダウン抵抗１０の経路をオン状態としている。この場合は、プルアップ抵抗８、プルダウン抵抗１０により電源Ｖｃｃの分圧された電圧がＡ／Ｄポート６ａに入力されるが、前記で電源Ｖｃｃが正常であることが確認されており、かつ正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、プルアップ抵抗８もしくはプルダウン抵抗１０の抵抗値異常と判断できる。
【００２５】
最後に、第４のモードとして、図３の時間ｔ４からｔ５では、第１の出力ポート６ｂ、第２の出力ポート６ｃともＨｉｇｈとし、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂともオンに保ち、第１の対象物４、第２の対象物５からの信号入力を共にＡ／Ｄポート６ａに接続した状態としている（第３の出力ポート６ｄはＨｉｇｈ−Ｚとし、プルダウン抵抗１０の経路はオープン状態）。この場合は、プルアップ抵抗８、第１の対象物４と接続された第１の直列抵抗７ａ、同様に第２の対象物５と接続された第２の直列抵抗７ｂの成す合成分圧回路により、第１の対象物４および第２の対象物５からの信号の合成電圧がＡ／Ｄポート６ａに入力される。時間ｔ０からｔ５迄の切り替え操作が、第１の対象物４、第２の対象物５の発生する信号の変化に対して十分に高速であれば、時間ｔ２からｔ３および時間ｔ３からｔ４で第１の対象物４、第２の対象物５の信号を取り込んでおり、合成分圧回路の定数も既知であることから、合成電圧の妥当性が確認できる。
【００２６】
即ち、時間ｔ４からｔ５での電圧識別により、第１の直列抵抗７ａ、第２の直列抵抗７ｂのオープン／ショート／抵抗異常、第１のスイッチング回路３ａまたは第２のスイッチング回路３ｂのオープン故障、第１の出力ポート６ｂ、第２の出力ポート６ｃの少なくとも何れかがＬ固着不良、もしくはＡ／Ｄ変換器１の異常を故障として検出可能である。
【００２７】
つまり、図３の時間ｔ０からｔ１、時間ｔ１からｔ２でＡ／Ｄポート６ａに入力された電圧が、各々、電源Ｖｃｃの電圧あるいは電源Ｖｃｃの電圧のプルアップ抵抗８、プルダウン抵抗１０による抵抗分圧電圧以外の電圧であるとき、または時間ｔ４からｔ５でＡ／Ｄポート６ａに入力された電圧が、時間ｔ２からｔ３および時間ｔ３からｔ４での第１の対象物４と第２の対象物５の信号取り込み値に基く計算と整合しないときは、装置の異常と判断されることから、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂの構成を複雑化することなく、Ａ／Ｄ変換チャンネル数を増やすと同時に、切り替え回路並びにＡ／Ｄ変換器１の故障検知機能も具備することが出来、よって信号の変換結果の信頼度を向上することが出来るものである。
【００２８】
なお、前記においては検出対象物を２個、Ａ／Ｄポート１個について説明したが、これに限るものではなく、さらに多くの対象物を１つのＡ／Ｄポートと接続する場合についても同様な効果が得られる。
【００２９】
実施の形態２．
次に、この発明の実施の形態２によるＡ／Ｄ変換装置について説明する。図４は、実施の形態２によるＡ／Ｄ変換装置１００Ｂの回路図で、ＣＰＵ６が図１に示すＡ／Ｄ変換器１を内蔵した状態を示している。ＣＰＵ６は、Ａ／Ｄポート（Ａ／Ｄ＃１）６ａと通常の第１、第２、および第３の出力ポート（Ｐ１、Ｐ２、Ｐ３）６ｂ、６ｃ、６ｄを有している。Ａ／Ｄポート６ａには、第１のセンサ４０と第１のセンサ４０に類似の第２のセンサ４１が並列に接続されている。第１のセンサ４０および第２のセンサ４１は、その特性に応じてそれぞれの抵抗値Ｒｔ１、Ｒｔ２が変化するものである。例えば温度変化による抵抗変化を有するサーミスタ、ポテンショメータのように可動により抵抗値が変化するものなどである。
【００３０】
第１のセンサ４０および第２のセンサ４１は、電源Ｖｃｃにプルアップ抵抗８を介してプルアップされている。また、第１のセンサ４０および第２のセンサ４１には、バイポーラトランジスタからなる第１のスイッチング素子４２および第２のスイッチング素子４３がそれぞれ直列に接続されている。第１のスイッチング素子４２および第２のスイッチング素子４３は、それぞれ第１の出力ポート６ｂ、第２の出力ポート６ｃに接続されて制御される。なお、コンデンサ９はノイズ抑制のためにＡ／Ｄポート６ａに接続されている。また、Ａ/Ｄポート６ａにはプルダウン抵抗１０を介して第３の出力ポート６ｄに接続されている。
【００３１】
図５は、実施の形態２によるＡ／Ｄ変換装置１００Ｂの動作を説明するタイムチャート図である。図５において、符号Ａ２は第２の出力ポート６ｃの動作状態を、符号Ｂ２は第１の出力ポート６ｂの動作状態を、符号Ｃ２は第３の出力ポート６ｄの動作状態を、それぞれ時間Ｔの経過に沿って示している。また、符号Ｄ２はＡ／Ｄポート６ａの入力状況を示している。
【００３２】
まず、第１のモードとして、図５の時間ｔ２からｔ３に注目すると、第２の出力ポート６ｃ＝Ｌｏｗ、第１の出力ポート６ｂ＝Ｈｉｇｈ、第３の出力ポート６ｄ＝Ｈｉｇｈ−Ｚ（Ｚはインピーダンス）となっている。これは第２の出力ポート６ｃに接続されている第２のスイッチング素子４３がオフ制御、プルダウン抵抗１０の経路がオープン状態、第１の出力ポート６ｂに接続されている第１のスイッチング素子４２はオン制御されているものである。第１のスイッチング素子４２＝オンにより第１のセンサ４０のみが接続され、第２のセンサ４１はオープン状態である。そのためＡ／Ｄポート６ａには、第１のセンサ４０の抵抗値Ｒｔ１とプルアップ抵抗８の抵抗値との分圧比が入力される。
【００３３】
次に、図５の時間ｔ３からｔ４に注目すると、前記と同様に第２のセンサ４１のみが接続され、その結果Ａ／Ｄポート６ａには、第２のセンサ４１の抵抗値Ｒｔ２とプルアップ抵抗８の抵抗値との分圧比が入力される。この２つの制御により第１のセンサ４０および第２のセンサ４１の検出信号はそれぞれＡ／Ｄポート６ａに入力され、その値をＣＰＵ６は取得することができる。以上は従来装置が実施している内容である。
【００３４】
次に、実施の形態２によるＡ／Ｄ変換装置１００Ｂは、従来装置の入力に続いて、別の簡単な制御を追加することで故障判断も行うものである。
【００３５】
まず、第２のモードとして、図５の時間ｔ０からｔ１では第１の出力ポート６ｂ、第２の出力ポート６ｃともＬｏｗとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオフ制御とし、第１のセンサ４０および第２のセンサ４１を接続しない。また、第３の出力ポート６ｄはＨｉｇｈ−Ｚとし、プルダウン抵抗１０による経路はオープン状態とする。この状態ではプルアップ抵抗８のみが接続されることになるので、プルアップ抵抗８のもう一方の接続先である電源Ｖｃｃの電圧とほぼ同一電圧がＡ／Ｄポート６ａに入力される。装置が正常であれば、電源Ｖｃｃの電圧が入力されるが、電源Ｖｃｃの電圧以外の電圧が入力されると、プルアップ抵抗８、電源Ｖｃｃ、Ａ／Ｄポート６ａ、第１のスイッチング素子４２および第２のスイッチング素子４３の一方または両方、第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄの何れかの出力ポートが不良である可能性があり、第１のセンサ４０、第２のセンサ４１の入力値も真の値とは判断できないことになる。
【００３６】
次に、第３のモードとして、図５の時間ｔ１からｔ２では、第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄを全てＬｏｗとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオフとし、第１のセンサ４０および第２のセンサ４１を接続しない。プルダウン抵抗１０の経路はオン状態としている。この場合は、プルアップ抵抗８、プルダウン抵抗１０により、電源Ｖｃｃの電圧の分圧された電圧がＡ／Ｄポート６ａに入力されるが、前記で電源Ｖｃｃが正常であることが確認されており、かつ正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、プルアップ抵抗８もしくはプルダウン抵抗１０の抵抗値が異常と判断できる。
【００３７】
最後に、第４のモードとして、図５の時間ｔ４からｔ５では、第１の出力ポート６ｂ、第２の出力ポート６ｃともＨｉｇｈとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオン、第３の出力ポート６ｄはＨｉｇｈ−Ｚとし、第１のセンサ４０および第２のセンサ４１を接続した状態としている。つまり、第１のセンサ４０および第２のセンサ４１が並列接続された状態となる。そのため時間ｔ２からｔ４までに入力された第１のセンサ４０および第２のセンサ４１の値より低い値とならなければ、故障と判断できる。
【００３８】
ここで、図５の時間ｔ４からｔ５では、あらかじめ第１のセンサ４０および第２のセンサ４１を並列に接続した場合の電圧応答値が、第１のセンサ４０または第２のセンサ４１のみを個別に接続した場合の電圧応答値の何ボルトに相当するかという相関値を、ルックアップテーブルなどの換算手段にて比較し検出値の妥当性を判定することも可能である。
【００３９】
故障モードとしては、第１のセンサ４０および第２のセンサ４１の一方または両方の不良、第１のスイッチング素子４２、第２のスイッチング素子４３、または第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄの不良などが考えられるが、何れにしても、時間ｔ２からｔ４で入力した第１のセンサ４０、第２のセンサ４１の値は真の値とは判断できないことになる。
【００４０】
逆に、時間ｔ０からｔ２、および時間ｔ４からｔ５が正常値であれば、第１のセンサ４０、第２のセンサ４１の取得した値も正常と判断できることになる。このように、各々のセンサを独立に検出する前または後でそれらの制御内容とは異なったモードを追加することにより、同一回路を使用してフェールセーフ機能も追加できる効果がある。
【００４１】
図５に示したタイムチャートは動作の一例を示すものであり、各モードを順次実現できればスイッチングパターンの設定は自由である。例えば他のスイッチングパターンとして図６に示すようなタイムチャートを用いてもよく、信号の選択と故障検知機能を提供できることは図５のタイムチャートの場合と同様である。図６のＡ３、Ｂ３、Ｃ３、Ｄ３は、それぞれ、図５のＡ２、Ｂ２、Ｃ２、Ｄ２に相当する動作状態を示している。
【００４２】
なお、センサを２個、Ａ／Ｄポート１個について説明したが、これに限るものではなく、さらに多くのセンサを接続した場合についても同様な効果が得られる。
【００４３】
また、本実施の形態においては、スイッチング素子としてバイポーラトランジスタを例示したが、これに限るものではなく、例えばＭＯＳＦＥＴ、アナログスイッチＩＣ、機械式リレーなど、アプリケーション上のＡ／Ｄ変換の要求精度を勘案のうえ満足し得る導通／遮断特性を有する素子であれば自由に使用できることは言うまでもない。
【００４４】
実施の形態３．
次に、この発明の実施の形態３によるＡ／Ｄ変換装置について説明する。図７は、実施の形態３によるＡ／Ｄ変換装置１００Ｃの回路図である。実施の形態２では、第１のスイッチング素子４２、第２のスイッチング素子４３をグランド側に接続したが、図７に示すように電源Ｖｃｃ側であってもよい。この場合、図４のプルアップ抵抗８は、プルダウン抵抗１０としてグランド側に接続される。この構成の場合における動作を前記の第１のスイッチング素子４２、第２のスイッチング素子４３がグランド側に接続された場合との差異に着目して以下に説明する。
【００４５】
図７においては、チェック対象がプルダウン抵抗１０になるため、前記、第４のモードでは第１の出力ポート６ｂ、第２の出力ポート６ｃをＬｏｗ、第３の出力ポート６ｄをＨｉｇｈとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオフとし、第１のセンサ４０、第２のセンサ４１を接続しない。プルアップ抵抗８の経路はオン状態としている。この場合は、プルダウン抵抗１０、プルアップ抵抗８により第３の出力ポート６ｄの出力のＨｉｇｈ分圧された電圧がＡ／Ｄポート６ａに入力され、正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、プルダウン抵抗１０もしくはプルアップ抵抗８の抵抗値異常と判断できる。
【００４６】
前記にて説明した実施の形態１から３のＡ／Ｄ変換装置１００Ａ、１００Ｂ、１００Ｃにおいて、プルダウン抵抗１０のプルダウン先、またはプルアップ抵抗８のプルアップ先を必ずしも出力ポート６ｄとする必要はなく、電源Ｖｃｃまたはグランド側に第１のスイッチング素子４２、第２のスイッチング素子４３を接続しても同様の効果が得られる。
【００４７】
なお、前記においてはこの発明の実施の形態１から３によるＡ／Ｄ変換装置について説明したが、この発明は、その発明の範囲において、各実施の形態を組み合わせたり、各実施の形態を適宜、変更、省略することが可能である。
【図１】
2017081759.tif 000003
【図２】
2017081759.tif 000004
【図３】
2017081759.tif 000005
【図４】
2017081759.tif 000006
【図５】
2017081759.tif 000007
【図６】
2017081759.tif 000008
【図７】
2017081759.tif 000009
【手続補正書】
【提出日】平成30年1月30日(2018.1.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ量からディジタル量に変換するＡ／Ｄ変換装置に関するものである。
【背景技術】
【０００２】
従来、アナログ量をＣＰＵ（Central Processing Unit）などが使用できる形式のディジタル量に変換するＡ／Ｄ変換器を複数保有したＣＰＵがあった。近年、１つのシステムでＣＰＵが入力するアナログ信号が増加しており、Ａ／Ｄ変換器（ＣＰＵではＡ／Ｄポート）の絶対数が不足している。そこで、例えば特開２００７−３３３５７４号公報（特許文献１）に開示されているように、Ａ／Ｄ変換器に入力される情報をインターフェース回路を用いることにより、選択的に切替えて使用する方法が取られている。
【０００３】
特許文献１に開示されたＡ／Ｄ変換器の使用形態は、複数の入力すべき情報をスイッチにより選択的に切替えて、ＭＰＵ（Micro-processing unit）に入力させている。この構成は、Ａ／Ｄ変換器の個数を増加させることなく、入力情報の数を増やすことができる。
【０００４】
しかし、このような従来装置は単にＡ／Ｄ変換器の数を抑制するもので、そのシステムにおいては、入力情報を切り替えるスイッチが追加になっており、そのスイッチに対しての故障診断機能も充実させることが必要であり、その場合は別途追加回路を設けることにより行わざるを得なかった。
【０００５】
そこで、本発明者等は特開２０１３−２２５７８１号公報（特許文献２）に開示されているように、Ａ／Ｄ変換器の数を増やすことなく、かつ追加回路を設けることなく、故障診断機能を付加できるＡ／Ｄ変換装置を提案した。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３３３５７４号公報
【特許文献２】特開２０１３−２２５７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２に開示されたＡ／Ｄ変換装置においては、Ａ／Ｄ変換器の数は抑制できるが、このＡ／Ｄ変換器自体、およびＡ／Ｄ変換器に接続されている装置の異常を検出することができず、その必要性が生じてきた。
【０００８】
この発明は、前記実情に鑑みてなされたもので、必要最小限の追加部品でＡ／Ｄ変換器の数を抑制すると共に、Ａ／Ｄ変換器自体、およびＡ／Ｄ変換器に接続されている装置の異常を検出するＡ／Ｄ変換装置の提供を目的とするものである。
【課題を解決するための手段】
【０００９】
この発明によるＡ／Ｄ変換装置は、検出すべき対象物のアナログ電気量をディジタル量に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に複数のアナログ電気量を接続するスイッチング回路と、前記スイッチング回路をそれぞれ独立に制御する制御部とを備えたＡ／Ｄ変換装置において、
前記制御部は、
前記対象物のアナログ電気量を１つずつ独立に前記Ａ／Ｄ変換器へ出力する第１のモードと、前記対象物のアナログ電気量を全て出力しない第２のモードと、前記対象物のアナログ電気量を全て出力せず、かつ前記Ａ／Ｄ変換器への出力を抵抗によりプルダウンさせる第３のモードと、前記対象物のアナログ電気量を複数同時に前記Ａ／Ｄ変換器へ出力する第４のモードと、を発生させ、
前記第１のモードの時に前記対象物のＡ／Ｄ変換値を個別に取得し、前記第２のモードから前記第４のモードの時に、前記Ａ／Ｄ変換器自体、または前記Ａ／Ｄ変換器に接続される装置の異常を検出することを特徴とするものである。
【発明の効果】
【００１０】
この発明によるＡ／Ｄ変換装置によれば、Ａ／Ｄ変換器の数を増やすことなく、多数の取り込み信号対象のアナログ電気信号を順次Ａ／Ｄ変換器でディジタル信号に変換して取り込むことができ、さらに簡単な追加回路で故障診断機能を付加できる効果がある。
この発明の前記以外の目的、特徴、観点および効果は、図面を参照する以下のこの発明の詳細な説明から、さらに明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１によるＡ／Ｄ変換装置のブロック図である。
【図２】この発明の実施の形態１によるＡ／Ｄ変換装置の回路図である。
【図３】この発明の実施の形態１によるＡ／Ｄ変換装置の動作を説明するタイムチャート図である。
【図４】この発明の実施の形態２によるＡ／Ｄ変換装置の回路図である。
【図５】この発明の実施の形態２によるＡ／Ｄ変換装置の動作を説明するタイムチャート図である。
【図６】この発明の実施の形態２によるＡ／Ｄ変換装置の動作を説明する別のタイムチャート図である。
【図７】この発明の実施の形態３によるＡ／Ｄ変換装置の回路図である。
【発明を実施するための形態】
【００１２】
以下、この発明によるＡ／Ｄ変換装置の好適な実施の形態について図面を参照して詳細に説明する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１によるＡ／Ｄ変換装置のブロック図である。図１において、Ａ／Ｄ変換装置１００Ａは、Ａ／Ｄ変換器１に対して、制御部２がスイッチング回路３を介して第１の対象物４と第２の対象物５のアナログ電気量をそれぞれ独立に制御して出力できるように構成されている。
【００１４】
図２は、Ａ／Ｄ変換装置１００Ａの回路図で、ＣＰＵ６が図１に示すＡ／Ｄ変換器１を内蔵した状態を示している。ＣＰＵ６は、Ａ／Ｄポート（Ａ／Ｄ＃１）６ａと通常の第１、第２、および第３の出力ポート（Ｐ１、Ｐ２、Ｐ３）６ｂ、６ｃ、６ｄを有している。Ａ／Ｄポート６ａには、第１の出力ポート６ｂおよび第２の出力ポート６ｃによりコントロールされる第１のスイッチング回路３ａおよび第２のスイッチング回路３ｂを介して、第１の対象物４および第２の対象物５の出力する電気信号がそれぞれ第１の直列抵抗７ａおよび第２の直列抵抗７ｂを通して出力される。なお、第１のスイッチング回路３ａおよび第２のスイッチング回路３ｂは、アナログスイッチで構成されている。
【００１５】
第１の対象物４および第２の対象物５は、各々独立に変化する電気信号を発生しており、それぞれ接続された第１のスイッチング回路３ａまたは第２のスイッチング回路３ｂのオン動作に応じて、それぞれの信号がＡ／Ｄポート６ａに伝達される。第１のスイッチング回路３ａおよび第２のスイッチング回路３ｂのコモン端子には、Ａ／Ｄポート６ａの他に、プルアップ抵抗の第１の抵抗８およびコンデンサ９が各々電源Ｖｃｃとグランドに対して接続され、更に、プルダウン抵抗の第２の抵抗１０を介して第３のポート６ｄに接続されており、インターフェース回路が構成されている。
【００１６】
前記の回路図に示すように、実施の形態１によるＡ／Ｄ変換装置１００Ａは、１個のＡ／Ｄポート６ａに第１の対象物４および第２の対象物５が接続されて構成されている。次に、この実施の形態１によるＡ／Ｄ変換装置１００Ａの動作を説明する。
【００１７】
図３は、実施の形態１によるＡ／Ｄ変換装置１００Ａの動作を説明するタイムチャート図である。図３において、符号Ａ１は第２の出力ポート６ｃの動作状態を、符号Ｂ１は第１の出力ポート６ｂの動作状態を、符号Ｃ１は第３の出力ポート６ｄの動作状態を、それぞれ時間Ｔの経過に沿って示している。また、符号Ｄ１はＡ／Ｄポート６ａの入力状態を示している。
【００１８】
まず、第１のモードとして、図３の時間ｔ２からｔ３に注目すると、第２の出力ポート６ｃ＝Ｌｏｗ、第１の出力ポート６ｂ＝Ｈｉｇｈ、第３の出力ポート６ｄ＝Ｈｉｇｈ−Ｚ（Ｚはインピーダンス）となっている。これは第２の出力ポート６ｃに接続されている第２のスイッチング回路３ｂがオフ制御され、第３の出力ポート６ｄに接続されている第２の抵抗１０の経路がオープン状態、第１の出力ポート６ｂに接続された第１のスイッチング回路３ａがオン制御されているものである。第１のスイッチング回路３ａのみがオン制御されることにより、第１の対象物４の信号が、第１の直列抵抗７ａ、第１の抵抗８の成す分圧回路を経てＡ／Ｄポート６ａに入力され、第１の対象物４の信号のみがＣＰＵ６に取り込まれる。
【００１９】
次に、図３の時間ｔ３からｔ４に注目すると、前記と同様に、第２のスイッチング回路３ｂのみがオン制御されることにより、第２の対象物５の信号のみがＡ／Ｄポート６ａに入力され、第２の直列抵抗７ｂ、第１の抵抗８の成す分圧回路を経て第２の対象物５の信号のみがＣＰＵ６に取り込まれる。
【００２０】
この２つの制御により第１の対象物４、第２の対象物５の発する信号は、それぞれ１つのＡ／Ｄポート６ａに対して独立に入力され、その値をＣＰＵ６は取得することができる。以上は従来装置が実施している内容である。
【００２１】
次に、実施の形態１によるＡ／Ｄ変換装置１００Ａは、従来装置の入力に続いて、別の簡単な制御を追加することで故障診断も行うものである。
【００２２】
まず、第２のモードとして、図３の時間ｔ０からｔ１では、第１の出力ポート６ｂ、第２の出力ポート６ｃともＬｏｗ、第３の出力ポート６ｄはＨｉｇｈ−Ｚとして、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂともにオフ制御とし、第２の抵抗１０の経路をオープン状態として第１の対象物４および第２の対象物５からの信号をＡ／Ｄポート６ａに接続しない。この状態では第１の抵抗８のみが接続されることになるので、第１の抵抗８のもう一方の接続先である電源Ｖｃｃの電圧とほぼ同一電圧がＡ／Ｄポート６ａに入力される。Ａ／Ｄ変換装置が正常であれば、電源Ｖｃｃの電圧が入力されるが、電源Ｖｃｃの電圧以外の電圧が入力されると、Ａ／Ｄ変換装置が異常状態と判断できる。
【００２３】
即ち、第１の抵抗８のオープン状態、第１のスイッチング回路３ａまたは第２のスイッチング回路３ｂのショート故障、第１の出力ポート６ｂ第２の出力ポート６ｃの少なくとも何れかがＨ固着不良、第３の出力ポート６ｄのＬ固着不良、もしくはＡ／Ｄ変換器１の異常である可能性があり故障検出状態である。
【００２４】
次に、第３のモードとして、図３の時間ｔ１からｔ２では、第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄの全てをＬｏｗとし、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂともオフとし、第２の抵抗１０の経路をオン状態としている。この場合は、第１の抵抗８、第２の抵抗１０により電源Ｖｃｃの分圧された電圧がＡ／Ｄポート６ａに入力されるが、前記で電源Ｖｃｃが正常であることが確認されており、かつ正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、第１の抵抗８もしくは第２の抵抗１０の抵抗値異常と判断できる。
【００２５】
最後に、第４のモードとして、図３の時間ｔ４からｔ５では、第１の出力ポート６ｂ、第２の出力ポート６ｃともＨｉｇｈとし、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂともオンに保ち、第１の対象物４、第２の対象物５からの信号入力を共にＡ／Ｄポート６ａに接続した状態としている（第３の出力ポート６ｄはＨｉｇｈ−Ｚとし、第２の抵抗１０の経路はオープン状態）。この場合は、第１の抵抗８、第１の対象物４と接続された第１の直列抵抗７ａ、同様に第２の対象物５と接続された第２の直列抵抗７ｂの成す合成分圧回路により、第１の対象物４および第２の対象物５からの信号の合成電圧がＡ／Ｄポート６ａに入力される。時間ｔ０からｔ５迄の切り替え操作が、第１の対象物４、第２の対象物５の発生する信号の変化に対して十分に高速であれば、時間ｔ２からｔ３および時間ｔ３からｔ４で第１の対象物４、第２の対象物５の信号を取り込んでおり、合成分圧回路の定数も既知であることから、合成電圧の妥当性が確認できる。
【００２６】
即ち、時間ｔ４からｔ５での電圧識別により、第１の直列抵抗７ａ、第２の直列抵抗７ｂのオープン／ショート／抵抗異常、第１のスイッチング回路３ａまたは第２のスイッチング回路３ｂのオープン故障、第１の出力ポート６ｂ、第２の出力ポート６ｃの少なくとも何れかがＬ固着不良、もしくはＡ／Ｄ変換器１の異常を故障として検出可能である。
【００２７】
つまり、図３の時間ｔ０からｔ１、時間ｔ１からｔ２でＡ／Ｄポート６ａに入力された電圧が、各々、電源Ｖｃｃの電圧あるいは電源Ｖｃｃの電圧の第１の抵抗８、第２の抵抗１０による抵抗分圧電圧以外の電圧であるとき、または時間ｔ４からｔ５でＡ／Ｄポート６ａに入力された電圧が、時間ｔ２からｔ３および時間ｔ３からｔ４での第１の対象物４と第２の対象物５の信号取り込み値に基く計算と整合しないときは、装置の異常と判断されることから、第１のスイッチング回路３ａ、第２のスイッチング回路３ｂの構成を複雑化することなく、Ａ／Ｄ変換チャンネル数を増やすと同時に、切り替え回路並びにＡ／Ｄ変換器１の故障検知機能も具備することが出来、よって信号の変換結果の信頼度を向上することが出来るものである。
【００２８】
なお、前記においては検出対象物を２個、Ａ／Ｄポート１個について説明したが、これに限るものではなく、さらに多くの対象物を１つのＡ／Ｄポートと接続する場合についても同様な効果が得られる。
【００２９】
実施の形態２．
次に、この発明の実施の形態２によるＡ／Ｄ変換装置について説明する。図４は、実施の形態２によるＡ／Ｄ変換装置１００Ｂの回路図で、ＣＰＵ６が図１に示すＡ／Ｄ変換器１を内蔵した状態を示している。ＣＰＵ６は、Ａ／Ｄポート（Ａ／Ｄ＃１）６ａと通常の第１、第２、および第３の出力ポート（Ｐ１、Ｐ２、Ｐ３）６ｂ、６ｃ、６ｄを有している。Ａ／Ｄポート６ａには、第１のセンサ４０と第１のセンサ４０に類似の第２のセンサ４１が並列に接続されている。第１のセンサ４０および第２のセンサ４１は、その特性に応じてそれぞれの抵抗値Ｒｔ１、Ｒｔ２が変化するものである。例えば温度変化による抵抗変化を有するサーミスタ、ポテンショメータのように可動により抵抗値が変化するものなどである。
【００３０】
第１のセンサ４０および第２のセンサ４１は、電源Ｖｃｃに第１の抵抗８を介してプルアップされている。また、第１のセンサ４０および第２のセンサ４１には、バイポーラトランジスタからなる第１のスイッチング素子４２および第２のスイッチング素子４３がそれぞれ直列に接続されている。第１のスイッチング素子４２および第２のスイッチング素子４３は、それぞれ第１の出力ポート６ｂ、第２の出力ポート６ｃに接続されて制御される。なお、コンデンサ９は、ノイズ抑制のためにＡ／Ｄポート６ａに接続されている。また、Ａ/Ｄポート６ａは第２の抵抗１０を介して第３の出力ポート６ｄに接続されている。
【００３１】
図５は、実施の形態２によるＡ／Ｄ変換装置１００Ｂの動作を説明するタイムチャート図である。図５において、符号Ａ２は第２の出力ポート６ｃの動作状態を、符号Ｂ２は第１の出力ポート６ｂの動作状態を、符号Ｃ２は第３の出力ポート６ｄの動作状態を、それぞれ時間Ｔの経過に沿って示している。また、符号Ｄ２はＡ／Ｄポート６ａの入力状況を示している。
【００３２】
まず、第１のモードとして、図５の時間ｔ２からｔ３に注目すると、第２の出力ポート６ｃ＝Ｌｏｗ、第１の出力ポート６ｂ＝Ｈｉｇｈ、第３の出力ポート６ｄ＝Ｈｉｇｈ−Ｚ（Ｚはインピーダンス）となっている。これは第２の出力ポート６ｃに接続されている第２のスイッチング素子４３がオフ制御、第２の抵抗１０の経路がオープン状態、第１の出力ポート６ｂに接続されている第１のスイッチング素子４２はオン制御されているものである。第１のスイッチング素子４２＝オンにより第１のセンサ４０のみが接続され、第２のセンサ４１はオープン状態である。そのためＡ／Ｄポート６ａには、第１のセンサ４０の抵抗値Ｒｔ１と第１の抵抗８の抵抗値との分圧比が入力される。
【００３３】
次に、図５の時間ｔ３からｔ４に注目すると、前記と同様に第２のセンサ４１のみが接続され、その結果Ａ／Ｄポート６ａには、第２のセンサ４１の抵抗値Ｒｔ２と第１の抵抗８の抵抗値との分圧比が入力される。この２つの制御により第１のセンサ４０および第２のセンサ４１の検出信号はそれぞれＡ／Ｄポート６ａに入力され、その値をＣＰＵ６は取得することができる。以上は従来装置が実施している内容である。
【００３４】
次に、実施の形態２によるＡ／Ｄ変換装置１００Ｂは、従来装置の入力に続いて、別の簡単な制御を追加することで故障判断も行うものである。
【００３５】
まず、第２のモードとして、図５の時間ｔ０からｔ１では第１の出力ポート６ｂ、第２の出力ポート６ｃともＬｏｗとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオフ制御とし、第１のセンサ４０および第２のセンサ４１を接続しない。また、第３の出力ポート６ｄはＨｉｇｈ−Ｚとし、第２の抵抗１０による経路はオープン状態とする。この状態では第１の抵抗８のみが接続されることになるので、第１の抵抗８のもう一方の接続先である電源Ｖｃｃの電圧とほぼ同一電圧がＡ／Ｄポート６ａに入力される。装置が正常であれば、電源Ｖｃｃの電圧が入力されるが、電源Ｖｃｃの電圧以外の電圧が入力されると、第１の抵抗８、電源Ｖｃｃ、Ａ／Ｄポート６ａ、第１のスイッチング素子４２および第２のスイッチング素子４３の一方または両方、第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄの何れかの出力ポートが不良である可能性があり、第１のセンサ４０、第２のセンサ４１の入力値も真の値とは判断できないことになる。
【００３６】
次に、第３のモードとして、図５の時間ｔ１からｔ２では、第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄを全てＬｏｗとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオフとし、第１のセンサ４０および第２のセンサ４１を接続しない。第２の抵抗１０の経路はオン状態としている。この場合は、第１の抵抗８、第２の抵抗１０により、電源Ｖｃｃの電圧の分圧された電圧がＡ／Ｄポート６ａに入力されるが、前記で電源Ｖｃｃが正常であることが確認されており、かつ正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、第１の抵抗８もしくは第２の抵抗１０の抵抗値が異常と判断できる。
【００３７】
最後に、第４のモードとして、図５の時間ｔ４からｔ５では、第１の出力ポート６ｂ、第２の出力ポート６ｃともＨｉｇｈとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオン、第３の出力ポート６ｄはＨｉｇｈ−Ｚとし、第１のセンサ４０および第２のセンサ４１を接続した状態としている。つまり、第１のセンサ４０および第２のセンサ４１が並列接続された状態となる。そのため時間ｔ２からｔ４までに入力された第１のセンサ４０および第２のセンサ４１の値より低い値とならなければ、故障と判断できる。
【００３８】
ここで、図５の時間ｔ４からｔ５では、あらかじめ第１のセンサ４０および第２のセンサ４１を並列に接続した場合の電圧応答値が、第１のセンサ４０または第２のセンサ４１のみを個別に接続した場合の電圧応答値の何ボルトに相当するかという相関値を、ルックアップテーブルなどの換算手段にて比較し検出値の妥当性を判定することも可能である。
【００３９】
故障モードとしては、第１のセンサ４０および第２のセンサ４１の一方または両方の不良、第１のスイッチング素子４２、第２のスイッチング素子４３、または第１の出力ポート６ｂ、第２の出力ポート６ｃ、第３の出力ポート６ｄの不良などが考えられるが、何れにしても、時間ｔ２からｔ４で入力した第１のセンサ４０、第２のセンサ４１の値は真の値とは判断できないことになる。
【００４０】
逆に、時間ｔ０からｔ２、および時間ｔ４からｔ５が正常値であれば、第１のセンサ４０、第２のセンサ４１の取得した値も正常と判断できることになる。このように、各々のセンサを独立に検出する前または後でそれらの制御内容とは異なったモードを追加することにより、同一回路を使用してフェールセーフ機能も追加できる効果がある。
【００４１】
図５に示したタイムチャートは動作の一例を示すものであり、各モードを順次実現できればスイッチングパターンの設定は自由である。例えば他のスイッチングパターンとして図６に示すようなタイムチャートを用いてもよく、信号の選択と故障検知機能を提供できることは図５のタイムチャートの場合と同様である。図６のＡ３、Ｂ３、Ｃ３、Ｄ３は、それぞれ、図５のＡ２、Ｂ２、Ｃ２、Ｄ２に相当する動作状態を示している。
【００４２】
なお、センサを２個、Ａ／Ｄポート１個について説明したが、これに限るものではなく、さらに多くのセンサを接続した場合についても同様な効果が得られる。
【００４３】
また、本実施の形態においては、スイッチング素子としてバイポーラトランジスタを例示したが、これに限るものではなく、例えばＭＯＳＦＥＴ、アナログスイッチＩＣ、機械式リレーなど、アプリケーション上のＡ／Ｄ変換の要求精度を勘案のうえ満足し得る導通／遮断特性を有する素子であれば自由に使用できることは言うまでもない。
【００４４】
実施の形態３．
次に、この発明の実施の形態３によるＡ／Ｄ変換装置について説明する。図７は、実施の形態３によるＡ／Ｄ変換装置１００Ｃの回路図である。実施の形態２では、第１のスイッチング素子４２、第２のスイッチング素子４３をグランド側に接続したが、図７に示すように電源Ｖｃｃ側であってもよい。この場合、図４の第１の抵抗８は、プルダウン抵抗としてグランド側に接続される。この構成の場合における動作を前記の第１のスイッチング素子４２、第２のスイッチング素子４３がグランド側に接続された場合との差異に着目して以下に説明する。
【００４５】
図７においては、チェック対象が第１の抵抗８になるため、前記第３のモードでは第１の出力ポート６ｂ、第２の出力ポート６ｃをＬｏｗ、第３の出力ポート６ｄをＨｉｇｈとし、第１のスイッチング素子４２、第２のスイッチング素子４３ともオフとし、第１のセンサ４０、第２のセンサ４１を接続しない。第２の抵抗１０の経路はオン状態としている。この場合は、第１の抵抗８、第２の抵抗１０により第３の出力ポート６ｄの出力のＨｉｇｈ分圧された電圧がＡ／Ｄポート６ａに入力され、正常な抵抗値の場合に想定される電圧をはずれた電圧が入力されると、第１の抵抗８もしくは第２の抵抗１０の抵抗値異常と判断できる。
【００４６】
前記にて説明した実施の形態１から３のＡ／Ｄ変換装置１００Ａ、１００Ｂ、１００Ｃにおいて、Ａ／Ｄ変換装置１００Ａ、１００Ｂの第２の抵抗１０のプルダウン先、またはＡ／Ｄ変換装置１００Ｃの第２の抵抗１０のプルアップ先を必ずしも出力ポート６ｄとする必要はなく、電源Ｖｃｃまたはグランド側に第１のスイッチング素子４２、第２のスイッチング素子４３を接続しても同様の効果が得られる。
【００４７】
なお、前記においてはこの発明の実施の形態１から３によるＡ／Ｄ変換装置について説明したが、この発明は、その発明の範囲において、各実施の形態を組み合わせたり、各実施の形態を適宜、変更、省略することが可能である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2017081759.tif 000010
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2017081759.tif 000011
【国際調査報告】
2017081759.tif 000012
2017081759.tif 000013
2017081759.tif 000014
2017081759.tif 000015