(57)【要約】  本技術の一実施形態の積層体は、複数のトランジスタと、第１の基板と、第１の基板と積層されると共に、電気的に接続されている第２の基板とを備えたものであり、複数のトランジスタのうちの最も電圧の低い第１の駆動電圧で駆動する第１のトランジスタは、第１の基板および第２の基板のうち、第１の基板のみに設けられて第１の回路を形成している。
2017038403.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタと、
第１の基板と、
前記第１の基板と積層されると共に、前記第１の基板と電気的に接続されている第２の基板とを備え、
前記複数のトランジスタのうちの最も電圧の低い第１の駆動電圧で駆動する第１のトランジスタは、前記第１の基板および前記第２の基板のうち、前記第１の基板のみに設けられて第１の回路を形成している
積層体。
【請求項２】
前記第２の基板には、前記複数のトランジスタのうちの前記第１の駆動電圧よりも高い第２の駆動電圧で駆動する第２のトランジスタを含む第２の回路が形成されている、請求項１に記載の積層体。
【請求項３】
前記第１の回路は、前記第１の駆動電圧よりも高く前記第２の駆動電圧よりも低い第３の駆動電圧で駆動する第３のトランジスタをさらに含む、請求項２に記載の積層体。
【請求項４】
前記第１のトランジスタおよび前記第２のトランジスタは、それぞれゲート電極、一対のソース・ドレイン電極、チャネルを形成する半導体膜および前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜を有し、
前記ゲート絶縁膜の厚みは、前記第１のトランジスタよりも前記第２のトランジスタの方が厚い、請求項２に記載の積層体。
【請求項５】
前記第１のトランジスタの半導体層は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、化合物半導体およびグラフェンのうちのいずれかを含んで構成されている、請求項１に記載の積層体。
【請求項６】
前記第１のトランジスタは、高誘電率膜／金属ゲート（High-K/Metal Gate）技術が用いられたトランジスタ、完全空乏型のトランジスタおよびＴ−ＦＥＴのうちの少なくとも１種である、請求項１に記載の積層体。
【請求項７】
前記第１の回路はロジック回路であり、前記第２の回路はアナログ回路である、請求項２に記載の積層体。
【請求項８】
前記第１の基板と前記第２の基板とは、表面接合または貫通電極によって電気的に接続されている、請求項１に記載の積層体。
【請求項９】
前記第２の基板には、複数の周波数帯を送受信可能な通信機能を有する回路が１つ以上搭載されている、請求項１に記載の積層体。
【請求項１０】
前記複数の周波数帯を送受信可能な通信機能を有する回路は、送受信スイッチやパワーアンプを有するＲＦフロントエンド部および低ノイズアンプや送受信ミキサを有するＲＦ−ＩＣ部を有する、請求項９に記載の積層体。
【請求項１１】
前記ＲＦフロントエンド部および前記ＲＦ−ＩＣ部が、前記第２の基板に設けられている第２のトランジスタの駆動電圧よりも低く、前記第１のトランジスタの駆動電圧よりも高い駆動電圧を有する第３のトランジスタから構成される第３の回路を含む場合には、前記第３の回路は前記第１の基板に設けられている、請求項１０に記載の積層体。
【請求項１２】
前記第２の基板には、少なくとも、イメージセンサ機能を有する回路、温度センサ機能を有する回路、重力センサ機能を有する回路、位置センサ機能を有する回路が搭載されている、請求項１に記載の積層体。
【請求項１３】
前記第２の基板には、１種以上のインターフェース規格の回路が搭載され、
前記インターフェース規格はＭＩＰＩであり、前記ＭＩＰＩはデジタルコントローラ部およびＰＨＹ部を有し、前記デジタルコントローラ部は前記第１の基板に、前記ＰＨＹ部は前記第２の基板に搭載されている、請求項１に記載の積層体。
【請求項１４】
ロジック回路、アナログ回路および画素部を有し、前記アナログ回路は前記第２の基板に、前記ロジック回路は前記第１の基板に、前記画素部は第３の基板に搭載されている、請求項１に記載の積層体。
【請求項１５】
前記第２の基板はコア基板を有し、前記コア基板の第１面側に前記第２のトランジスタが、前記第１面に対向する第２面側に機能素子が形成され、前記機能素子は、インダクタ、キャパシタ、不揮発性素子およびアンテナのうち１種または２種以上である、請求項２に記載の積層体。
【請求項１６】
前記第１の基板と前記機能素子との間にシールド構造を有し、前記シールド構造は、前記第２の基板のコア基板の前記第２面に設けられた凹凸構造であるか、または、磁性材料によって構成されているシールド層である、請求項１５に記載の積層体。
【請求項１７】
前記第２の基板には、送受信スイッチやパワーアンプを有するＲＦフロントエンド部が搭載され、
前記アンテナは、前記ＲＦフロントエンド部との対向位置に設けられている、請求項１５に記載の積層体。
【請求項１８】
前記第１の基板はコア基板を有し、前記コア基板の第１面側に前記第１のトランジスタを有し、前記第１面に対向する第２面側に前記機能素子および前記不揮発性素子のうちの少なくとも１種が形成されている、請求項１５に記載の積層体。
【請求項１９】
前記第１の基板には、プログラム可能な回路または素子が搭載され、前記プログラム可能な回路には、ＦＰＧＡ（Field-Programmable Gate Array）およびＣＰＵ（Central Processing Unit）が搭載されている、請求項１に記載の積層体。
【請求項２０】
前記第１の基板の前記第２の基板と対向する面とは反対側の面に取り出し電極が設けられている、請求項１５に記載の積層体。
【請求項２１】
少なくとも前記第２の基板、または第４の基板のどちらか一方には、前記コア基板として化合物半導体基板が用いられている、請求項１５に記載の積層体。
【請求項２２】
前記化合物半導体基板には、絶縁層が接している、請求項２１に記載の積層体。
【請求項２３】
前記第１の基板には低ノイズアンプが搭載され、前記第４の基板にはパワーアンプが搭載されている請求項２１に記載の積層体。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、駆動電圧の異なる複数のトランジスタを有する複数の回路が搭載された積層体に関する。
【背景技術】
【０００２】
半導体集積回路装置は、ムーアのスケーリングルールに従って微細化および低電圧化が進められ、性能の向上および消費電力の低減が図られている。しかしながら、１４ｎｍ世代以降のデバイスでは、拡散層、ゲート、コンタクトおよび配線ビアの形成にリソグラフィーの限界を超える微細加工技術が用いられており、製造コストの増大の原因となっていた。【０００３】
特に、トランジスタ構造は、低電圧での動作を可能とするため、従来のシリコン（Ｓｉ）・プレーナ（Planer）構造からＦｉｎ−ＦＥＴに代表される３次元構造へ移行している。また、半導体材料は、Ｓｉ材料からゲルマニウム（Ｇｅ）やＩｎＧａＡｓ等の化合物系、さらにはグラフェン構造への進化のロードマップがひかれており、このようなデバイス構造を有するトランジスタを実現することが大きな課題となっていた。【０００４】
更に、近年、スマートフォン等の半導体集積回路装置では、様々な通信帯域に対応したチップが搭載される傾向にあり、それに応じたアナログチップおよびデータ処理用のロジックチップが増加して実装面積が増大するという問題があった。また、製造工程が非常に煩雑になり、さらに製造コストが増大するという問題があった。【０００５】
これに対して、例えば特許文献１では、半導体装置に搭載された回路のうち、高耐圧のトランジスタを含む回路（高耐圧トランジスタ系回路）を第１チップに、高耐圧トランジスタ系回路よりも低耐圧なトランジスタを含む回路（低耐圧トランジスタ）系回路を第２チップに分けて搭載した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１５９９５８号公報
【発明の概要】
【０００７】
しかしながら、特許文献１に記載の半導体装置では、実装面積は低減されるものの、製造工程の煩雑さおよび製造コストの増大が十分に解消されているとは言えなかった。
【０００８】
従って、実装面積を削減しつつ、より簡便に製造するのに適した構造を有する積層体を提供するが望ましい。
【０００９】
本技術の一実施形態の積層体は、複数のトランジスタと、第１の基板と、第１の基板と積層されると共に、第１の基板と電気的に接続されている第２の基板とを備えたものであり、複数のトランジスタのうちの最も電圧の低い第１の駆動電圧で駆動する第１のトランジスタは、第１の基板および第２の基板のうち、第１の基板のみに設けられて第１の回路を形成している。
【００１０】
本技術の一実施形態の積層体では、複数のトランジスタのうちの最も電圧の低い第１の駆動電圧で駆動する第１のトランジスタを、積層され、電気的に接続された第１の基板および第２の基板のうちの一方の基板（第１の基板）にのみに形成するようにした。これにより、プロセス技術の異なる複数のトランジスタが互いに異なる基板に振り分けられるので製造工程が簡略化される。
【００１１】
本技術の一実施形態の積層体によれば、複数のトランジスタのうちの最も電圧の低い第１の駆動電圧で駆動する第１のトランジスタを第１の基板にのみに形成するようにしたので、プロセス技術の異なるトランジスタが異なる基板に形成されることになり製造工程が簡略化される。即ち、実装面積を削減しつつ、より簡便に製造するのに適した構造を有する積層体を提供することが可能となる。なお、本技術の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１の実施の形態に係る積層体の概略図である。
【図２Ａ】図１に示した積層体の具体例としての半導体装置の回路構成の一例を表すブロック図である。
【図２Ｂ】図１に示した積層体の具体例としての半導体装置の回路構成の他の例を表すブロック図である。
【図２Ｃ】図１に示した積層体の具体例としての半導体装置の回路構成の他の例を表すブロック図である。
【図３】図２に示した半導体装置の構成の一例を表す断面図である。
【図４】図３に示したトランジスタ２０の構成を説明する断面図である。
【図５】図３に示したトランジスタ７０（Ｆｉｎ−ＦＥＴ）の構成を説明する断面図である。
【図６】図３に示したトランジスタ７０の他の例（Ｔｒｉ−Ｇａｔｅ）を表わす断面図である。
【図７】図３に示したトランジスタ７０の他の例（Ｎａｎｏ−Ｗｉｒｅ Ｔｒ）を表わす断面図である。
【図８】図３に示したトランジスタ７０の他の例（ＦＤ−ＳＯＩ）を表わす断面図である。
【図９】図３に示したトランジスタ７０の他の例（Ｔ−ＦＥＴ）を表わす断面図である。
【図１０Ａ】図２に示した半導体装置の回路構成の他の例を表すブロック図である。
【図１０Ｂ】図２に示した半導体装置の回路構成の他の例を表すブロック図である。
【図１１】一般的な半導体装置の回路構成を表すブロック図である。
【図１２】本開示の第２の実施の形態に係る半導体装置の他の例を表すブロック図である。
【図１３】本開示の第３の実施の形態に係る半導体装置の一例を表す断面図である。
【図１４】図１３に示した記憶素子の記憶部の構成を表す断面図である。
【図１５】図１４に示した記憶部の各層の構成の一例を表す断面図である。
【図１６】本開示の第４の実施の形態に係る半導体装置の他の例を表すブロック図である。
【図１７Ａ】本開示の第５の実施の形態に係る半導体装置の一例を表すブロック図である。
【図１７Ｂ】本開示の第５の実施の形態に係る半導体装置の他の例を表すブロック図である。
【図１８】図１７Ａに示した半導体装置の構成の一例を表す断面図である。
【図１９Ａ】本開示の第５の実施の形態に係る半導体装置の他の例を表すブロック図である。
【図１９Ｂ】本開示の第５の実施の形態に係る半導体装置の他の例を表すブロック図である。
【図２０】本開示の変形例１に係る半導体装置の構成を表す断面図である。
【図２１Ａ】本開示の第６の実施の形態に係る半導体装置の一例を表すブロック図である。
【図２１Ｂ】図２１Ａに示した半導体装置の構成の一例を表す断面図である。
【図２２】図２１Ｂに示したキャパシタの構造の他の例を表す断面図である。
【図２３】図２１Ｂに示したアンテナの一例を表す平面図である。
【図２４Ａ】図２１Ｂに示したシールド形状の一例を表す平面図である。
【図２４Ｂ】図２１Ｂに示したシールド形状の他の例を表す平面図である。
【図２４Ｃ】図２１Ｂに示したシールド形状の他の例を表す平面図である。
【図２４Ｄ】図２１Ｂに示したシールド形状の他の例を表す平面図である。
【図２５】図２１Ｂに示した半導体装置の製造工程を表す流れ図である。
【図２６Ａ】図２５に示した半導体装置の製造工程を説明する模式図である。
【図２６Ｂ】図２６Ａに続く工程を表す模式図である。
【図２７Ａ】図２６Ｂに続く工程を表す模式図である。
【図２７Ｂ】図２７Ａに続く工程を表す模式図である。
【図２８Ａ】本開示の変形例２に係る半導体装置の一例を表すブロック図である。
【図２８Ｂ】本開示の変形例２に係る半導体装置の他の例を表すブロック図である。
【図２９】図２８Ａ，２８Ｂに示した半導体装置の構成の一例を表す断面図である。
【図３０】図２９に示したトランジスタ６２０の構成を説明する断面図である。
【図３１Ａ】本開示の変形例３に係る半導体装置の一例を表すブロック図である。
【図３１Ｂ】本開示の変形例３に係る半導体装置の他の例を表すブロック図である。
【図３２】図３１に示した半導体装置の構成の一例を表す断面図である。
【発明を実施するための形態】
【００１３】
以下、本開示の一実施形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（第１基板にロジック回路、通信用のアナログ回路を有する半導体装置）
２．第２の実施の形態（第２基板にセンサを構成するアナログ回路を有する半導体装置）
３．第３の実施の形態（第２基板に記憶素子を有する半導体装置）
４．第４の実施の形態（第２基板にインターフェースの物理回路を、第１基板にデジタルコントローラ回路を有する半導体装置）
５．第５の実施の形態（３層構造を有する半導体装置）
６．変形例１（第１基板と第２基板とをＴＳＶで電気的に接続した半導体装置）
７．第６の実施の形態（第２基板の裏面に機能素子を有する半導体装置）
８．変形例２（３層構造を有する半導体装置）
９．変形例３（アナログ回路を有する第２基板上にロジック回路を有する第１基板を積層した例）
【００１４】
＜１．第１の実施の形態＞
（１−１．基本構成）
図１は、本開示の第１の実施の形態に係る積層体（積層体１）の概略構成を表したものである。積層体１は、半導体装置を構成するものであり、互いに電気的に接続された複数の基板（ここでは、第１基板１００および第２基板２００）が積層されてなるものである。積層体１には、駆動電圧の異なる複数のトランジスタが設けられており、これらは、アナログ回路（例えばＩ／Ｏ回路２１０）およびデジタル回路（例えばロジック回路１１０）を構成している。本実施の形態の積層体１は、駆動電圧の異なる複数のトランジスタのうち、最も低い電圧で駆動するトランジスタが１つの基板（ここでは、第１基板１００）にのみ形成された構成を有する。
【００１５】
第１基板１００には、上記のように、積層体１に設けられている複数のトランジスタのうち、最も低い電圧で駆動するトランジスタが設けられており、この最も駆動電圧の低いトランジスタを含む回路が搭載されている。この回路は、例えばロジック回路（ロジック回路１１０）であり、ロジック回路１１０には、この最も駆動電圧の低いトランジスタの他に、積層体１が有する複数のトランジスタのうちで比較的低い電圧で駆動するトランジスタ、換言すると、最も高い電圧で駆動するトランジスタ以外のトランジスタが設けられていてもよい。この比較的低い電圧で駆動するトランジスタとは、例えば２０ｎｍ世代以下のトランジスタであり、より好ましくは、１４ｎｍ世代以降のトランジスタである。ここで「ｎｍ世代」とは、当初はゲート長等の加工の難しい部分の最小サイズを指していたが、現在では、特定の部分のサイズを指すものではなく、世代が進むごとに約０．７掛けで小さくなっていく。
【００１６】
第１基板１００に設けられているトランジスタとしては、詳細は後述するが、例えば、高誘電率膜／金属ゲート（High-K/Metal Gate）技術が用いられたトランジスタおよび３次元構造を有するトランジスタが挙げられる。３次元構造のトランジスタとしては、例えばフィン電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）、Ｔｒｉ−Ｇａｔｅトランジスタ、ナノワイヤ（Ｎａｎｏ−Ｗｉｒｅ）トランジスタ、ＦＤ−ＳＯＩトランジスタおよびＴ−ＦＥＴ等が挙げられる。これらトランジスタは、半導体材料として、Ｓｉ以外に、Ｇｅ等の無機半導体や、例えばＩＩＩ−Ｖ族半導体およびＩＩ−ＶＩ族半導体等の化合物半導体を用いることができる。具体的には、ＩｎＧａＡｓ，ＩｎＧａＳｂ，ＳｉＧｅ，ＧａＡｓＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＧａｎＺｎＯ（ＩＧＺＯ），ＭｏＳ2，ＷＳ2，ＢｏｒｏｎＮｉｔｒｉｄｅおよびＳｉｌｉｃａｎｅ Ｇｅｒｍａｎｅｎｅが挙げられる。この他、グラフェンを用いられたグラフェントランジスタが挙げられる。
【００１７】
第２基板２００には、積層体１に設けられている複数のトランジスタのうち、最も高い電圧で駆動するトランジスタ、具体的には、一般にＳｉ基板を用いたプレーナ型トランジスタが設けられており、この最も駆動電圧の高いトランジスタを含む回路が搭載されている。この回路は、例えばアナログ回路であり、例えば入出力（Ｉ／Ｏ）回路２１０および各種アナログ回路２２０，２３０である。これらＩ／Ｏ回路２１０およびアナログ回路２２０，２３０には、最も駆動電圧の高いトランジスタの他に、積層体１が有する複数のトランジスタのうちで最も低い電圧で駆動するトランジスタ以外のトランジスタが設けられていてもよい。具体的には、第２基板２００に搭載されるトランジスタは、例えば、２０ｎｍ世代以上のトランジスタであることが好ましく、より好ましくは、２０ｎｍ世代より以前のトランジスタである。
【００１８】
（１−２．半導体装置の構成）
図２Ａは、本開示の第１の実施の形態としての半導体装置（半導体装置２Ａ）の構成を表すブロック図である。半導体装置２Ａは、近距離から遠距離まで様々は周波数帯に適用した通信用のプラットフォームが搭載されたものである。互いに電気的に接続された第１基板１００および第２基板２００のうち、第１基板１００にはロジック回路１１０およびベースバンド用のデータ処理部１２０が搭載され、第２基板２００には、Ｉ／Ｏ回路２１０の他に、アナログ回路として、例えば送受信スイッチやパワーアンプを有するＲＦフロントエンド部２２０Ａおよび低ノイズアンプや送受信ミキサを有するＲＦ−ＩＣ部２３０Ａが搭載されている。この他、第２基板２００には、ＡＤＣおよびＤＡＣ等の信号処理部および各周波数帯を切り替えるスイッチ処理部等を構成する回路が設けられていてもよい。
【００１９】
図３は、図２Ａに示した半導体装置２Ａの断面構成を表したものである。ここでは、Ｉ／Ｏ回路２１０、ＲＦフロントエンド部２２０ＡおよびＲＦ−ＩＣ部２３０Ａを構成するトランジスタとしてＳｉ・プレーナ構造を有するトランジスタ（Ｓｉ・プレーナ型のトランジスタ２０）が、ロジック回路１１０およびデータ処理部１２０を構成するトランジスタとしてＦｉｎ−ＦＥＴ構造を有するトランジスタ７０が、それぞれ第２基板２００および第１基板１００に設けられた例を示している。
【００２０】
第２基板２００は、例えば、半導体基板１０の主面（表面）に多層配線形成部４０および表面配線形成部５０がこの順に積層されたものである。半導体基板１０の主面１０Ａの近傍には、Ｓｉ・プレーナ型のトランジスタ２０が設けられ、半導体基板１０の裏面１０Ｂには絶縁層６０を介して導電層６１およびパッド（金属膜６２）が設けられている。なお、図２Ａでは、３つのトランジスタ２０を設けた場合を例示するが、半導体基板１０に設けられるトランジスタ２０の数は特に限定されない。１つでもよいし、２以上であってもよい。また、Ｓｉ・プレーナ型トランジスタ以外のトランジスタが設けられていてもよい。
【００２１】
半導体基板１０には、例えばＳＴＩ（Shallow Trench Isolation）により形成された素子分離層１１が設けられている。素子分離層１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、その一面が半導体基板１０の主面１０Ａに露出している。
【００２２】
半導体基板１０は、第１の半導体層１０Ｓ１（以下、半導体層１０Ｓ１という。）と、第２の半導体層１０Ｓ２（以下、半導体層１０Ｓ２という。）との積層構造を有する。半導体層１０Ｓ１は、例えば単結晶シリコンにトランジスタ２０の一部を構成するチャネル領域および一対の拡散層２２（後述）が形成されたものである。一方、半導体層１０Ｓ２は、半導体層１０Ｓ１と極性が異なるものであり、半導体層１０Ｓ１と素子分離層１１との双方を覆うように形成されている。半導体層１０Ｓ２は、例えば単結晶シリコンよりなる。
【００２３】
半導体層１０Ｓ２の表面、即ち、半導体基板１０の裏面１０Ｂは、絶縁層６０により覆われている。半導体層１０Ｓ２は開口１０Ｋを有し、この開口１０Ｋは、絶縁層６０によって埋め込まれている。更に、開口１０Ｋ部分には、例えば、絶縁層６０と素子分離層１１とが互いに連結する部分を貫通するように延伸されたコンタクトプラグＰ1が設けられている。コンタクトプラグＰ1は、例えばＣｕ（銅），Ｗ（タングステン）またはアルミニウム（Ａｌ）等の低抵抗金属を主体とする材料からなる。また、それらの低抵抗金属の周囲に、Ｔｉ（チタン）もしくはＴａ（タンタル）の単体、またはそれらの合金等からなるバリアメタル層を設けたものとしてもよい。コンタクトプラグＰ1は、その周囲は絶縁層６０により覆われており、半導体基板１０（半導体層１０Ｓ）と電気的に分離されている。
【００２４】
トランジスタ２０は、Ｓｉ・プレーナ型トランジスタであり、例えば、図４に示したように、ゲート電極２１と、ソース領域およびドレイン領域となる一対の拡散層２２（２２Ｓ，２２Ｄ）とを有している。
【００２５】
ゲート電極２１は、半導体基板１０の主面１０Ａに設けられている。但し、ゲート電極２１と半導体基板１０との間には、酸化シリコン膜等よりなるゲート絶縁膜２３が設けられている。なお、このゲート絶縁膜２３の厚みは、後述するＦｉｎ-ＦＥＴ等の３次元構造を有するトランジスタよりも厚い。ゲート電極２１の側面には、例えば酸化シリコン膜２４Ａと窒化シリコン膜２４Ｂとの積層膜よりなるサイドウォール２４が設けられている。
【００２６】
一対の拡散層２２は、例えばシリコンに不純物が拡散してなるものであり、半導体層１０Ｓ１を構成している。具体的には、一対の拡散層２２はソース領域に対応する拡散層２２Ｓと、ドレイン領域に対応する拡散層２２Ｄとからなり、それらは半導体層１０Ｓ１におけるゲート電極２１と対向するチャネル領域を挟んで設けられている。拡散層２２（２２Ｓ，２２Ｄ）の一部には、それぞれ、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）等の金属シリサイドよりなるシリサイド領域２５（２５Ｓ，２５Ｄ）が設けられている。シリサイド領域２５は、後述する接続部２８Ａ〜２８Ｃと拡散層２２との間の接触抵抗を低減するものである。シリサイド領域２５は、その一面が半導体基板１０の主面１０Ａに露出しているが、その反対側の面は半導体層１０Ｓ２によって覆われている。また、拡散層２２およびシリサイド領域２５の各々の厚さは、いずれも素子分離層１１の厚さよりも薄い。
【００２７】
層間絶縁膜２７には、金属膜Ｍ１が埋設されている。また、層間絶縁膜２６，２７を貫通するように、接続部２８Ａ〜２８Ｄが設けられている。ドレイン領域となる拡散層２２Ｄのシリサイド領域２５Ｄおよびソース領域となる拡散層２２Ｓのシリサイド領域２５Ｓは、それぞれ、接続部２８Ｂおよび接続部２８Ｃを経由して、後述の配線４０Ａの金属膜Ｍ１が接続されている。コンタクトプラグＰ1は、層間絶縁膜２６，２７を貫通し、その下端において、例えば選択線ＳＬと接している。したがって、コンタクトプラグＰ1は、絶縁層６０、素子分離層１１、層間絶縁膜２６、層間絶縁膜２７をすべて貫くように延伸している。コンタクトプラグＰ1は、例えば角錐台形状または円錐台形状を有しており、ここではそれらの占有面積が、主面１０Ａから裏面１０Ｂへ向かうほど（即ち、下端から上端へ向かうほど）増大するようになっている。
【００２８】
多層配線形成部４０は、例えばトランジスタ２０に近いほうから順に積層された層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に配線４０Ａ，４０Ｂが設けられたものである。配線４０Ａ，４０Ｂは、いずれも金属膜Ｍ１と金属膜Ｍ２と金属膜Ｍ３と金属膜Ｍ４と金属膜Ｍ５とが積層された構造を有する。ここで、金属膜Ｍ１、金属膜Ｍ２、金属膜Ｍ３、金属膜Ｍ４、金属膜Ｍ５は、それぞれ、層間絶縁膜２７、層間絶縁膜４１、層間絶縁膜４２、層間絶縁膜４３、層間絶縁膜４４に埋設されている。また、金属膜Ｍ１と金属膜Ｍ２とは、層間絶縁膜４１を貫通するビアＶ１により接続されている。同様に、金属膜Ｍ２と金属膜Ｍ３とは層間絶縁膜４２を貫通するビアＶ２により接続されている。金属膜Ｍ３と金属膜Ｍ４とは層間絶縁膜４３を貫通するビアＶ３により接続されている。金属膜Ｍ４と金属膜Ｍ５とは層間絶縁膜４４を貫通するビアＶ４により接続されている。上述したように、配線４０Ａは、その金属膜Ｍ１と接する接続部２８Ｂおよび接続部２８Ｃを介して、それぞれドレイン領域およびソース領域である拡散層２２に接続されている。なお、図２Ａに示した多層配線形成部４０の構成は一例であり、これに限定されるものではない。
【００２９】
多層配線形成部４０上には、第１基板１００と表面接合される表面配線形成部５０が設けられている。表面配線形成部５０は、絶縁膜５１の表面に、例えば銅（Ｃｕ）によって形成された金属膜５２が埋設される共に、金属膜５２は、絶縁膜５１を貫通するビアＶ５を介して多層配線形成部４０の金属膜Ｍ５に接続されている。
【００３０】
絶縁層６０は、上述したように、半導体基板１０を覆うように設けられている。絶縁層６０は、例えば多層構造を有し、例えば低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜と、ＳｉＯ2膜と、ＳｉＯ2よりも低い比誘電率を有する材料（Ｌｏｗ−Ｋ）とが積層されている。低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜は、例えばＨｆ酸化物，Ａｌ2Ｏ3，Ｒｕ（ルテニウム）酸化物，Ｔａ酸化物，Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化物，Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む窒化物またはＡｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化窒化物等が挙げられる。絶縁層６０の表面６０Ｓ（即ち、半導体基板１０と反対側の面）には、導電層６１が設けられている。導電層６１は、コンタクトプラグＰ1の上端と接していると共に、反対側の面では外部接続用のパッド（金属膜６２と）接している。
【００３１】
なお、半導体基板１０の裏面１０Ｂ上には、微細裏面コンタクトを形成するようにしてもよい。微細裏面コンタクトを半導体装置２Ａの最上層に出すことにより、どこからでも外部接続電極を構成することができ、多ピン接続を実現することができる。また、バンプ等の形成も容易となり、配線のＩＲドロップに対しても有利に作用する。更に、半導体基板１０の裏面１０Ｂ上には、第２基板２００を保護する保護回路や、保護ダイオードを設けるようにしてもよい。
【００３２】
第１基板１００には、ロジック回路１１０およびデータ処理部１２０を構成するトランジスタとしてＦｉｎ−ＦＥＴ構造を有するトランジスタ７０が設けられている。
【００３３】
Ｆｉｎ−ＦＥＴ構造を有するトランジスタ７０は、図５に示したように、例えば、Ｓｉよりなると共に、ソース領域７１Ｓおよびドレイン領域７１Ｄを有するフィン７１Ａと、ゲート絶縁膜７３と、ゲート電極７４とから構成されている。
【００３４】
フィン７１Ａは、平板状をなし、例えばＳｉよりなる半導体基板７１上に複数立設している。複数のフィン７１Ａは、例えばＸ方向にそれぞれ延在すると共にＹ軸方向に並んでいる。半導体基板７１上には、例えばＳｉＯ2によって構成され、フィン７１Ａの一部を埋め込む絶縁膜７２が設けられている。絶縁膜７２から露出するフィン７１Ａの側面および上面は、例えばＨｆＳｉＯ，ＨｆＳｉＯＮ，ＴａＯあるいはＴａＯＮ等によって構成されたゲート絶縁膜７３によって覆われている。ゲート電極７４は、フィン７１Ａの延伸方向（Ｘ方向）と交差するＺ方向にフィン７１Ａを跨ぐように延伸している。フィン７１Ａには、ゲート電極７４との交差部分にチャネル領域７１Ｃが形成され、このチャネル領域７１Ｃを挟んだ両端にソース領域７１Ｓおよびドレイン領域７１Ｄが形成されている。なお、図３に示したトランジスタ７０の断面構造は、図４におけるＩ−Ｉ線における断面を表したものである。
【００３５】
多層配線形成部８０は、例えばトランジスタ７０に近いほうから順に積層された層間絶縁膜８１、層間絶縁膜８２、層間絶縁膜８３、層間絶縁膜８４に配線８０Ａ，８０Ｂが設けられたものである。配線８０Ａ，８０Ｂは、いずれも金属膜Ｍ１’と金属膜Ｍ２’と金属膜Ｍ３’と金属膜Ｍ４’と金属膜Ｍ５’とが積層された構造を有する。ここで、金属膜Ｍ１’、金属膜Ｍ２’、金属膜Ｍ３’、金属膜Ｍ４’、金属膜Ｍ５’は、それぞれ、層間絶縁膜８１、層間絶縁膜８２、層間絶縁膜８３、層間絶縁膜８４に埋設されている。また、金属膜Ｍ１’と金属膜Ｍ２’とは、層間絶縁膜４１を貫通するビアＶ１’により接続されている。同様に、金属膜Ｍ２’と金属膜Ｍ３’とは層間絶縁膜８２を貫通するビアＶ２’により接続されている。金属膜Ｍ３’と金属膜Ｍ４’とは層間絶縁膜８３を貫通するビアＶ３’により接続されている。金属膜Ｍ４’と金属膜Ｍ５’とは層間絶縁膜８４を貫通するビアＶ４’により接続されている。なお、図２Ａに示した多層配線形成部８０の構成は一例であり、これに限定されるものではない。
【００３６】
多層配線形成部８０上には、第２基板２００と表面接合される表面配線形成部９０が設けられている。表面配線形成部９０は、絶縁膜９１の表面に、例えば銅（Ｃｕ）によって形成された金属膜９２が埋設される共に、金属膜９２は、絶縁膜９１を貫通するビアＶ５’を介して多層配線形成部９８０の金属膜Ｍ５’に接続されている。
【００３７】
第１基板１００および第２基板２００は、上記のように表面配線形成部５０および表面配線形成部９０に埋め込まれた複数の金属膜５２，９２を接合（表面接合）することによって電気的に接続されている。なお、金属膜５２，９２は、Ｃｕの他に、例えばアルミニウム（Ａｌ），金（Ａｕ）等が用い手もよく、配線４０Ａ，４０Ｂ，８０Ａ，８０Ｂと同じ材料を用いて形成することが好ましい。このように、第１基板１００および第２基板２００を表面接合によって貼り合わせることにより、微細なピッチの接合ができると共に、配線の引き回しの自由度が向上する。また、より狭い領域中により多くのトランジスタを配置することができ、高集積化を図ることができる。
【００３８】
なお、トランジスタ７０は、ここではＦｉｎ−ＦＥＴ構造を有するトランジスタとしたがこれに限らず、Ｆｉｎ−ＦＥＴ以外の完全空乏型のトランジスタであればよい。完全空乏型のトランジスタとしては、また、Ｔｒｉ−Ｇａｔｅトランジスタ７０Ａ（図６）、Ｎａｎｏ−Ｗｉｒｅトランジスタ７０Ｂ（図７）、ＦＤ−ＳＯＩトランジスタ７０Ｃ（図８）が挙げられる。この他、例えば、高誘電率膜／金属ゲート（High-K/Metal Gate）技術が用いられたトランジスタやＴｕｎｎｅｌ−ＦＥＴ（Ｔ−ＦＥＴ）７０Ｄ（図９）であってもよい。
【００３９】
高誘電率膜／金属ゲート技術が用いられたトランジスタは、トランジスタ２０と同じプレーナ型のトランジスタであるが、ゲート絶縁膜に高誘電体材料を、ゲート電極に低抵抗な金属を用いたものである。高誘電体材料としては、例えば、ハフニウム酸化物が挙げられる。このような構成を有するトランジスタでは、ゲート絶縁膜を薄くしつつ、ゲートリーク電流を低減させることができる。
【００４０】
図６はＴｒｉ−Ｇａｔｅトランジスタ７０Ａの構成を模式的に表したものである。Ｔｒｉ−Ｇａｔｅトランジスタ７０Ａは、図４に示したＦｉｎ−ＦＥＴ構造のトランジスタ７０と同様に、一方向に延伸するＳｉからなるフィン７１Ａと、フィン７１Ａに略直交するゲート電極７４が設けられており、このゲート電極７４とフィン７１Ａとの間には、Ｆｉｎ−ＦＥＴと同様にゲート絶縁膜７３が設けられている。ゲート電極７４は、フィン７１Ａを左右の両面と上面を囲んでおり、Ｆｉｎ−ＦＥＴと同様にそれぞれの面がゲートとして働く。フィン７１Ａには、ゲート電極７４との交差部分にチャネル領域７１Ｃが形成され、このチャネル領域７１Ｃを挟んだ両端にソース領域７１Ｓおよびドレイン領域７１Ｄが形成されている。なお、Ｆｉｎ−ＦＥＴとの違いは、Ｔｒｉ−Ｇａｔｅトランジスタ７０Ａでは、フィン７１Ａの側面に加えて上面もチャネルとして機能するところにある。
【００４１】
図７はＮａｎｏ−Ｗｉｒｅトランジスタ７０Ｂの構成を模式的に表したものである。Ｎａｎｏ−Ｗｉｒｅトランジスタ７０Ｂは、トランジスタ７０やＴｒｉ−Ｇａｔｅトランジスタ７０Ａと同様に３次元構造のトランジスタである。Ｎａｎｏ−Ｗｉｒｅトランジスタ７０Ｂでは、電流が流れるシリコンナノワイヤ７５Ａがゲート電極７４に覆われ、ゲート電極７４の両側にはゲート側壁７６を介してソース領域７５Ｓおよびドレイン領域７５Ｄが形成されている。Ｎａｎｏ−Ｗｉｒｅトランジスタ７０Ｂでは、ゲート電極７４によってシリコンナノワイヤ７５Ａの左右の側面および上面が覆われることにより、オフ電流の発生が抑制される。また、シリコンナノワイヤ７５Ａの直径を小さくすることでリーク電流の発生が抑制される。
【００４２】
図８は完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ）トランジスタ７０Ｃの断面構成を表したものである。ＦＤ−ＳＯＩトランジスタ７０Ｃは、トランジスタ２０と同様に、プレーナ型のトランジスタ構造を有する。ＦＤ−ＳＯＩトランジスタ７０Ｃは、半導体基板７１とチャネル領域７７Ｃ、ソース領域７７Ｓおよびドレイン領域７７Ｄを構成するシリサイド層７７との間に、埋め込み酸化膜と呼ばれる絶縁層７９が設けられたものである。ＦＤ−ＳＯＩトランジスタ７０Ｃでは、シリサイド層７７は、例えば１０ｎｍ以下と非常に薄く、チャネル・ドーピングが不要なため、ＦＤ−ＳＯＩトランジスタ７０Ｃを完全空乏型にすることができる。
【００４３】
図９はトンネル電界効果トランジスタ（Ｔ−ＦＥＴ）７０Ｄの断面構成を表わしたものである。Ｔ−ＦＥＴ７０Ｄも、トランジスタ２０と同様に、プレーナ型のトランジスタ構造を有するものであり、電子のバンド間トンネル現象を利用してオン／オフ制御を行うトランジスタである。Ｔ−ＦＥＴ７０Ｄでは、ソース領域７７Ｓおよびドレイン領域７７Ｄは、一方をｐ型導電型半導体によって、他方をｎ型半導体によって形成されている。
【００４４】
なお、図２Ａでは、第１基板１００にはロジック回路１１０とデータ処理部１２０が、第２基板２００にはＩ／Ｏ回路２１０の他にＲＦフロントエンド部２２０ＡおよびＲＦ−ＩＣ部２３０Ａを１つずつ搭載した例を示したがこれに限らない。例えば、様々な周波数の通信規格に対応するために、図１０Ａに示したように、例えば第２基板２００に複数種類のＲＦフロントエンド部２２０Ａ１〜２２０ＡｎおよびＲＦ−ＩＣ部２３０Ａ１〜２３０Ａｎを搭載してもよい。また、第１基板１００には、例えば半導体装置やソフトウエア、システム等の動作を必要に応じて変更したり、自動化することができるように、例えば、図２Ｂに示した半導体装置２Ｂのように、プログラム可能な回路（プログラマブル回路）を形成するようにしてもよい。プログラマブル回路には、例えば、ＦＰＧＡ（Field-Programmable Gate Array）およびＣＰＵ（Central Processing Unit）が搭載されている。
【００４５】
更に、例えば、ＲＦフロントエンド部２２０ＡおよびＲＦ−ＩＣ部２３０Ａに搭載されている回路が、例えば、フィン電界効果トランジスタのような駆動電圧の低いトランジスタで構成される場合には、例えば、図２Ｃに示した半導体装置２Ｃのように、その回路部分（例えば、ＬＮＡ回路１７０）を第１基板１００に設けるようにしてもよい。例えば、ＲＦ−ＩＣ部２３０Ａに含まれる低ノイズアンプ（ＬＮＡ）回路は、トランジスタ７０等の３次元構造のトランジスタを用いることによって特性（例えば、遮断周波数や最大発振周波数）が向上する。なお、ＲＦ−ＩＣ部２３０Ａに搭載されている回路のうち、第１基板１００に設けることが可能な回路は、上記ＬＮＡ回路１７０に限らない。ＲＦ−ＩＣ部２３０Ａのように、一般にアナログ回路と称される回路でも、トランジスタ７０等の３次元構造のトランジスタを用いて構成される回路は第１基板１００に設けることが好ましい。
【００４６】
また、アナログ回路として構成されている回路内に駆動電圧の異なるトランジスタが含まれている場合には、そのアナログ回路内で比較的低い電圧で駆動するトランジスタを第１基板１００側に設けるようにしてもよい。例えば、ＲＦ−ＩＣ部２３０Ａが互いに異なる電圧値で駆動するトランジスタが含まれている場合には、図１０Ｂに示したように、ＲＦ−ＩＣ部２３０Ａを構成するトランジスタの中で低電圧駆動するトランジスタから構成されている回路部分を第１基板１００に設けるようにしてもよい（ＲＦ−ＩＣ部１３０）。
【００４７】
（１−３．作用・効果）
前述したように、半導体装置回路は、ムーアのスケーリングルールに従って微細化および低電圧化が進められており、最近では、従来用いられてきたリソグラフィーの限界を超える微細な加工が必要となっている。特に、Ｆｉｎ−ＦＥＴ等に代表される３次元構造のトランジスタの製造には、従来のＳｉ・プレーナ型トランジスタよりも、より微細な加工技術が必要であり、製造コストの増大の原因となっていた。
【００４８】
また、近年、スマートフォン等の半導体集積回路装置では、様々な通信帯域に対応したチップが搭載されている。一般的な半導体集積回路装置（半導体装置２Ａ０００）では、例えば、図１１に示したように、様々な通信帯域に対応したチップ（Ｉ／Ｏ回路１１１０Ａ〜１１１０Ｄ）、これに応じたアナログチップ（アナログ回路１１３０，１１４０）およびデータ処理用のロジックチップ（ロジック回路１１５０）が１つの基板（基板１１００）に混載されている。このため、実装面積が増大する傾向にあった。また、これらＩ／Ｏ回路１１１０Ａ〜１１１０Ｄ、アナログ回路１１３０，１１４０には、駆動電圧が高い（例えば３．３Ｖ〜１．８Ｖ）トランジスタが含まれている。駆動電圧が高いトランジスタおよび低電圧で駆動可能なトランジスタは、プロセス技術が異なる。一般に、プレーナ型トランジスタは駆動電圧が高いトランジスタに、例えば、３次元構造を有する最先端トランジスタは低電圧で駆動可能なトランジスタに分類される。３次元構造を有する最先端トランジスタの１種であるＦｉｎ−ＦＥＴは、プレーナ型トランジスタのゲート絶縁膜の厚みを変更して形成する等のような簡単な変更では所望の特性を実現することが難しく、多くのプロセスを追加する必要がある。また、最先端トランジスタにはグラフェン等の新材料が用いられたものがあり、プレーナ型トランジスタと同一の材料で形成できない根本的な課題がある。このように、駆動電圧が高いトランジスタと低電圧で駆動可能なトランジスタとを同時に作り込むことは非常に難しく、同時に製造した場合には、製造工程が非常に煩雑になり、製造コストのさらなる増大の原因となっていた。
【００４９】
実装面積および製造コストの削減および製造工程の簡略化を実現する方法としては、前述したように、半導体装置に搭載され複数のトランジスタのうち、高耐圧トランジスタ系回路を第１チップに、高耐圧トランジスタ系回路と比較して低耐圧なトランジスタを含む低耐圧トランジスタ系回路を第２チップに分けて搭載する方法が考えられる。しかしながら、この方法では、実装面積は低減されるものの、製造工程の煩雑さおよび製造コスト増大を十分に解消することは難しかった。
【００５０】
これに対して本実施の形態では、半導体装置２Ａ（および半導体装置２Ｂ）に設けられた複数のトランジスタのうち、低電圧駆動が可能なトランジスタと、駆動電圧が高いトランジスタとを異なる基板に設けるようにした。具体的には、最も低い電圧で駆動するトランジスタ７０を第１基板１００にのみ形成するようにし、駆動電圧の高い、例えばＳｉ・プレーナ構造を有するトランジスタ２０は、第２基板２００に設けるようにした。これにより、先端プロセスが用いられるトランジスタ（ここでは、トランジスタ７０）と、従来の製造プロセスが用いられるトランジスタ（トランジスタ２０）とが異なる基板に形成されることになり、先端プロセスを用いるトランジスタの形成領域が縮小されると共に、製造工程が簡略化される。
【００５１】
以上、本実施の形態の半導体装置２Ａ（および半導体装置２Ｂ）では、半導体装置２Ａに搭載されている複数のトランジスタのうち最低電圧で駆動するトランジスタ７０と、駆動電圧がトランジスタ７０よりも高い、例えばＳｉ・プレーナ構造を有するトランジスタ２０とを異なる基板に設けるようにした。これにより、実装面積が低減されると共に、先端プロセスが用いられるトランジスタと、従来の製造プロセスが用いられるトランジスタとを異なる製造ラインで製造することが可能となる。即ち、トランジスタを含む回路基板の製造工程が簡略化され、製造コストを低減することが可能となる。また、製造工程が簡略化されるため、製造歩留まりを向上させることが可能となる。
【００５２】
また、本実施の形態では、近距離から遠距離まで様々な周波数帯に適用した通信用のプラットフォームを、低電圧駆動が可能なトランジスタで構成されているベースバンド用のデータ処理部１２０を第１基板１００に、送受信スイッチやパワーアンプを有するＲＦフロントエンド部２２０Ａおよび低ノイズアンプや送受信ミキサを有するＲＦ−ＩＣ部２３０Ａ等を第２基板２００に分けて搭載するようにした。近距離通信規格としては、例えば、ＮＦＣ、１．２ＧＨｚあるいは１．５ＧＨｚのＧＰＳ、２．４ＧＨｚあるいは５ＧＨｚのＷｉ−Ｆｉ、Ｗ−ＬＡＮ（Ｂｌｕｅｔｏｏｔｈ（登録商標））２．４５Ｇ、６０ＧＨｚあるいは９０ＧＨｚ以上のミリ波、２Ｇ−３Ｇ、ＬＴＥ、５Ｇ等が挙げられる。長距離通信規格としては、Ｚｉｇｂｅｅ、ＢｌｕｅｔｏｏｔｈおよびＷｉＭＡＸ等が挙げられる。これにより、実装面積を削減することが可能となる。
【００５３】
更に、アナログ回路が駆動電圧の異なるトランジスタが含まれている場合には、その駆動電圧の異なるトランジスタのうちの低電圧で駆動するトランジスタからなる回路部分を第１基板１００に設けるようにしてもよい。これにより、一般に実装面積が大きくなりやすいアナログ回路の実装面積をさらに削減することが可能となる。
【００５４】
次に、第２〜第５の実施の形態および変形例について説明する。なお、上記第１の実施の形態の半導体装置２Ａに対応する構成要素には同一の符号を付して説明する。
【００５５】
＜２．第２の実施の形態＞
図１２は、本開示の第２の実施の形態としての半導体装置３の概略構成を表したものである。本実施の形態の半導体装置２Ａは、第２基板２００に、アナログ回路であるＩ／Ｏ回路２１０の他に、イメージセンサ、温度センサ、重力センサおよび位置センサ等の各種センサ機能を有するアナログ回路（センサ回路２４０，センサ回路２５０）が搭載されたものである。
【００５６】
なお、上記第１の実施の形態と同様に、センサ機能を有するアナログ回路が駆動電圧の異なるトランジスタが含まれている場合には、その駆動電圧の異なるトランジスタのうちの低電圧で駆動するトランジスタからなる回路部分を分けて第１基板１００に設けるようにしてもよい。これにより、一般に実装面積が大きくなりやすいアナログ回路の実装面積をさらに削減することが可能となる。
【００５７】
＜３．第３の実施の形態＞
図１３は、本開示の第３の実施の形態としての半導体装置４の断面構成を表したものである。本実施の形態の半導体装置４は、第２基板２００に、アナログ回路であるＩ／Ｏ回路２１０の他に、メモリ機能を有するアナログ回路が搭載されていてもよい。半導体装置４は、半導体層１０Ｓ２の表面、即ち、半導体基板１０の裏面１０Ｂに、３層からなる絶縁層６０（６０ａ，６０ｂ，６０ｃ）を介して記憶素子３０が設けられている。絶縁層６０ａは、例えば、低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜、即ち、Ｈｆ酸化物、Ａｌ2Ｏ3、Ｒｕ（ルテニウム）酸化物、Ｔａ酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化物、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む窒化物、または、Ａｌ，Ｒｕ，ＴａもしくはＨｆとＳｉとを含む酸化窒化物等により構成される。絶縁層６０ｂ，６０ｃは、例えばＳｉＯ2からなる。あるいは、絶縁層６０ｃは、ＳｉＯ2よりも低い比誘電率を有する材料（Ｌｏｗ−Ｋ）からなることが望ましい。絶縁層６３の表面６３Ｓ（すなわち、半導体基板１０と反対側の面）には、導電層３１，３４が設けられている。導電層３１，３４は、ぞれぞれ、コンタクトプラグＰ1，Ｐ2の上端と接している。ここでは、記憶素子３０として磁気抵抗素子（Magnetic Tunnel Junction；ＭＴＪ）を例に説明する。
【００５８】
記憶素子３０は、例えば下部電極としての導電層３１と記憶部３２と上部電極としての導電層３３（ビット線ＢＬを兼ねる）とが順に積層されたものである。導電層３１は、コンタクトプラグＰ1、選択線ＳＬおよび接続部２８Ｂを経由してシリサイド領域２５に接続されている。
【００５９】
記憶部３２および導電層３１，３３，３４の周囲には、裏面層間膜（絶縁層６３Ａ）が設けられている。絶縁層６３Ａの材料は、ＳｉＯ2，Ｌｏｗ−Ｋ（低誘電率）膜等があげられる。また、導電層３４の上には柱状の導電層３５が設けられ、やはり絶縁層６３Ａに埋設されている。また、導電層３３および導電層３５は、それらを共通に覆う導電層３６によって電気的に接続されている。導電層３６の周囲は絶縁層６３Ｂによって埋められている。
【００６０】
記憶素子３０における記憶部３２は、例えば、スピン注入により後述する記憶層の磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ−ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。ＳＴＴ−ＭＴＪは高速書き込み読み出しが可能であることから、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。
【００６１】
導電層３１および導電層３３は、例えば、Ｃｕ，Ｔｉ，Ｗ，Ｒｕ等の金属層により構成されている。導電層３１および導電層３３は、後述する下地層３２Ａまたはキャップ層３２Ｅの構成材料以外の金属、主としてＣｕ，Ａｌ，Ｗにより構成されていることが好ましい。また、導電層３１および導電層３３は、Ｔｉ，ＴｉＮ（窒化チタン），Ｔａ，ＴａＮ（窒化タンタル），Ｗ，Ｃｕ，Ａｌおよびそれらの積層構造により構成することも可能である。
【００６２】
図１４は、記憶部３２の構成の一例を表したものである。記憶部３２は、例えば、導電層３１に近い方から順に、下地層３２Ａ，磁化固定層３２Ｂ，絶縁層３２Ｃ，記憶層３２Ｄ，キャした構成を有している。即ち、記憶素子３０は、積層方向の下から上に向かって磁化固定層３２Ｂ，絶縁層３２Ｃおよび記憶層３２Ｄをこの順に有するボトムピン構造を有している。一軸異方性を有する記憶層３２Ｄの磁化Ｍ３２Ｄの向きを変化させることにより情報の記憶が行われる。記憶層３２Ｄの磁化Ｍ３２Ｄと磁化固定層３２Ｂの磁化Ｍ３２Ｂとの相対的な角度（平行または反平行）によって情報の「０」または「１」が規定される。
【００６３】
下地層３２Ａおよびキャップ層３２Ｅは、Ｔａ，Ｒｕ等の金属膜またはその積層膜により構成されている。
【００６４】
磁化固定層３２Ｂは、記憶層３２Ｄの記憶情報（磁化方向）の基準とされるリファレンス層であり、磁化Ｍ３２Ｂの方向が膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。磁化固定層３２Ｂは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
【００６５】
磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向は、書込みや読出しによって変化することは望ましくないが、必ずしも特定の方向に固定されている必要はない。記憶層３２Ｄの磁化Ｍ３２Ｄの方向よりも磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向が動きにくくなるようにすればよいからである。例えば、磁化固定層３２Ｂが記憶層３２Ｄと比較して、より大きな保磁力を有し、より大きな磁気膜厚を有し、または、より大きな磁気ダンピング定数を有するようにすればよい。磁化Ｍ３２Ｂの方向を固定するには、例えばＰｔＭｎやＩｒＭｎ等の反強磁性体を、磁化固定層３２Ｂに接触させて設ければよい。あるいは、そのような反強磁性体に接触した磁性体を、Ｒｕ等の非磁性体を介して磁気的に磁化固定層３２Ｂと結合させることで、磁化Ｍ３２Ｂの方向を間接的に固定してもよい。
【００６６】
絶縁層３２Ｃは、トンネルバリア層（トンネル絶縁層）となる中間層であり、例えば、酸化アルミニウムまたは酸化マグネシウム（ＭｇＯ）により構成されている。中でも、絶縁層３２Ｃは酸化マグネシウムにより構成されていることが好ましい。磁気抵抗変化率（ＭＲ比）を高くすることが可能となり、スピン注入の効率を向上させて、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを反転させるための電流密度を低減することが可能となる。
【００６７】
記憶層３２Ｄは、磁化Ｍ３２Ｄの方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体により構成されている。記憶層３２Ｄは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
【００６８】
図１５は、記憶部３２の各層の構成の一例をさらに詳細に表したものである。下地層３２Ａは、例えば、第１電極（導電層３１）に近い方から順に、厚み３ｎｍのＴａ層と、厚み２５ｎｍのＲｕ膜とを積層した構成を有している。磁化固定層３２Ｂは、例えば、第１電極（導電層３１）に近い方から順に、厚み５ｎｍのＰｔ層と、厚み１．１ｎｍのＣｏ層と、厚み０．８ｎｍのＲｕ層と、厚み１ｎｍの（Ｃｏ20Ｆｅ80）80Ｂ20層とを積層した構成を有している。絶縁層３２Ｃは、例えば、第１電極（導電層３１）に近い方から順に、厚み０．１５ｎｍのＭｇ層と、厚み１ｎｍのＭｇＯ層と、厚み０．１５ｎｍのＭｇ層とを積層した構成を有している。記憶層３２Ｄは、例えば厚みｔが１．２〜１．７ｎｍであり、（Ｃｏ20Ｆｅ80）80Ｂ20層により構成されている。キャップ層３２Ｅは、例えば、第１電極（導電層３１）に近い方から順に、厚み１ｎｍのＴａ層と、厚み５ｎｍのＲｕ層と、厚み３ｎｍのＴａ層とを積層した構成を有している。
【００６９】
なお、本実施の形態では、記憶素子３０としてＭＴＪを例に説明したが、その他の不揮発性素子あるいは揮発性素子であってもよい。不揮発性素子としては、ＭＴＪの他に、例えばＲｅＲＡＭおよびＦＬＡＳＨ等の抵抗変化素子が、揮発性素子としては、例えばＤＲＡＭ，ＳＲＡＭ等が挙げられる。
【００７０】
また、上記第１の実施の形態と同様に、メモリ機能を有するアナログ回路に駆動電圧の異なるトランジスタが含まれている場合には、その駆動電圧の異なるトランジスタのうちの低電圧で駆動するトランジスタからなる回路部分を第１基板１００側に設けるようにしてもよい。あるいは、メモリ機能を有するアナログ回路を形成するトランジスタの全てが低電圧で駆動するトランジスタからなる場合には、記憶素子３０自体を第１基板１００側に設けるようにしてもよい。これにより、一般に実装面積が大きくなりやすいアナログ回路の実装面積をさらに削減することが可能となる。なお、ここでは、記憶素子３０を半導体基板１０の裏面１０Ｂ側に設けた例を示したが、これに限らず、例えば、多層配線形成部４０内に形成するようにしてもよい。
【００７１】
＜４．第４の実施の形態＞
図１６は、本開示の第５の実施の形態としての半導体装置４の概略構成を表したものである。本実施の形態の半導体装置５は、第２基板２００に、アナログ回路として、各種インターフェースが搭載されたものである。インターフェースの規格としては、例えば、ＭＩＰＩ（Mobile Industry Processor Interface），ＵＳＢ（Universal Serial Bus），ＨＤＭＩ（High-Definition Multimedia Interface（登録商標）），ＬＶＤＳ（Low voltage differential signaling），Ｔｈｕｎｄｅｒｂｏｌｔ等が挙げられる。このように、各種インターフェースを１つの基板に作り込み、これをインターフェースプラットフォームのチップとすることにより、チップ面積を削減することが可能となる。また、本実施の形態のように各種規格のインターフェースプラットフォームのチップを実装することによって、あらゆるインターフェース規格に対応可能な半導体装置を提供することが可能となる。
【００７２】
なお、第１の実施の形態と同様に、１つのプラットフォーム内に駆動電圧の異なるトランジスタが含まれている回路が混載されている場合には、上記第１の実施の形態で説明したように、駆動電圧の低いトランジスタから構成されている回路を第１基板１００に搭載することが好ましい。例えば、ＭＩＰＩは、アナログ回路としてＰＨＹ部およびデジタルコントローラ部を有するが、一般に、デジタルコントローラ部は、低電圧駆動が可能なトランジスタから構成されているため、第１基板１００にデジタルコントローラ部を、第２基板２００にＰＨＹ部を設けるように分けて搭載することが好ましい。また、ＰＨＹ部の中でも、低電圧駆動が可能なトランジスタによって構成されている回路ブロックは、第１基板１００側に設けるようにしてもよい。
【００７３】
＜５．第５の実施の形態＞
図１７Ａおよび図１７Ｂは、本開示の第５の実施の形態としての半導体装置６の概略構成の一例を表したものである。半導体装置６は、例えば積層型の撮像装置であり、ロジック回路１１０が搭載された第１基板１００と、各種アナログ回路が搭載された第２基板と、画素部３１０を有する第３基板とが積層された構成を有する。
【００７４】
第１基板１００には、上記実施の形態と同様に、制御回路等の低電圧駆動が可能なトランジスタから形成されたロジック回路に加えて、低電圧駆動が可能なトランジスタから形成された、例えば、第３の実施の形態で挙げた不揮発性素子を有するメモリ部１５０が搭載されている。第２基板２００には、例えば画像処理機能を有する回路２７０および画素部に設けられた単位画素から出力されるアナログ信号をデジタル信号に変換して出力するＡＤＣ（Analog digital converter）回路２８０Ａおよび、例えばＷｉ−Ｆｉ等の外部通信機能を有する回路２８０Ｂ等が搭載されていてもよい。なお、不揮発性素子は、必ずしも第１基板１００に搭載されている必要はなく、図１７Ｂに示したように、メモリ部２９０として一部が第２基板２００に設けられていてもよい。第３基板３００には、画素部３１０が設けられており、この画素部３１０には、単位画素が２次元配置され、例えば光電変換素子および光電変換によって得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタ、ＦＤ部の電位をリセットするリセットトランジスタやＦＤ部の電位に応じた信号を出力する増幅トランジスタ等が設けられている。このように、駆動電圧の高いトランジスタを第２基板２００と第３基板３００とを分けて形成するようにしてもよい。
【００７５】
図１８は、例えば図１７Ａに示した半導体装置６（撮像装置）の断面構成の一例を表したものである。この半導体装置６は、第２基板２００上に、裏面照射型の光電変換素子５０Ｘを積層してなるものである。本実施の形態では、第２基板２００の最上層に、例えばＣｕからなる導電層３６Ａ，３６Ｂを有し、光電変換素子５０Ｘを有する第３基板３００は、その最下層に、例えばＣｕからなる導電層５２Ｄを有している。ここで、第２基板２００と第３基板３００とは、導電層３６Ｂと導電層５２Ｄとは、光電変換素子５０Ｘの全部または一部を厚み方向に貫く接続部５２Ａ，５２Ｂと、光電変換素子５０Ｘの最上部に位置する導電層５２Ｃと、光電変換素子５０Ｘの最下層に位置する導電層５３とにより接続されている。光電変換素子５０Ｘが埋設された半導体基板５４の上には、例えば平坦化膜５５、カラーフィルタ層５６およびマイクロレンズ５７がこの順に設けられている。
【００７６】
積層型の撮像装置では、アナログ回路領域が増加する傾向にある。また、画像データを一時蓄積するメモリ容量も増加する傾向にあり、実装面積の確保が求められる。これに対して本実施の形態では、低電圧駆動が可能なトランジスタによって構成されているロジック回路１１０と駆動電圧が高いトランジスタを有するアナログ回路（画像処理機能を有するアナログ回路２７０，ＡＤＣ回路２８０）とを別の基板（第１基板１００と第２基板２００と）に分けて搭載すると共に、ロジック回路と同様に低電圧駆動が可能なトランジスタから構成されるメモリ部１３０を第１基板１００に搭載することにより、アナログ回路の実装面積は削減され、他の様々な機能を有する回路の実装面積を確保することが可能となる。なお、図１８では、第３基板３００と第２基板２００とを接続部５２Ａ，５２Ｂ等のＳｉ貫通電極（through-silicon via；ＴＳＶ）で接続した例を示したが、これに限らない。例えば、第１基板１００と第２基板２００との接続と同様に、金属配線同士の表面接合によって接続するようにしてもよい。
【００７７】
なお、本開示の半導体装置６には、図１９Ａ，図１９Ｂに示した半導体装置６Ｃ，６Ｄように、上記第１の実施の形態における半導体装置２Ｂと同様に、第１基板１００にプログラマブル回路を形成するようにしてもよい。これにより、撮像装置の動作を必要に応じて変更したり、自動化することが可能となる。
【００７８】
＜６．変形例１＞
図２０は、上記第１〜第５の実施の形態の変形例としての半導体装置（半導体装置７）の断面構成を表したものである。半導体装置７は、第１基板１００と第２基板２００とをＴＳＶ Ｈ１，Ｈ２を介して電気的に接続したものであり、上記第１〜第５の実施の形態で説明した半導体装置２Ａ〜５は、本変形例のようにＴＳＶ Ｈ１，Ｈ２を介して電気的に接続することができる。ＴＳＶ Ｈ１，Ｈ２は、例えば、ダマシン構造で形成されたものであり、ＴＳＶ Ｈ１，Ｈ２の側面は、例えばＳｉＯ2等の絶縁膜によって被覆されている。ＴＳＶ Ｈ１，Ｈ２の裏面に接続された導電層６１は、例えば電源として用いることができる。
【００７９】
本変形例では、第１基板１００および第２基板２００をＴＳＶ Ｈ１，Ｈ２を介して電気的に接続することで、上記実施の形態の効果に加えてより容易に第１基板１００および第２基板２００を積層することができるという効果を奏する。
【００８０】
＜７．第６の実施の形態＞
図２１Ａは、本開示の第６の実施の形態に係る半導体装置（半導体装置８）の概略構成の一例を表したものである。図２１Ｂは、図２１Ａに示した半導体装置８の断面構成を表したものである。本実施の形態の半導体装置８は、図２１Ａおよび図２１Ｂに示したように、第２基板２００を構成する半導体基板１０（コア基板）の第１面（面Ｓ１）に各種アナログ回路を構成するトランジスタ２０が、第２面（面Ｓ２）にパッシブ素子（例えば、キャパシタ４１０Ａ，記憶素子４２０およびインダクタ４３０）およびアンテナ４４０が設けられた構成を有する。このパッシブ素子およびアンテナ４４０が、本開示の機能素子の一具体例に相当する。ここで、半導体基板１０の第１面（面Ｓ１）は、第１基板１００との接合面５０Ａ側の面であり、第２面（面Ｓ２）は、第１面と対向する面である。
【００８１】
また、本実施の形態の半導体装置８には、第１基板１００に設けられているトランジスタ７０と、第２基板２００に設けられている機能素子との間にシールド構造（例えば、シールド層５０１Ａ，５０１Ｂ等）が形成されている。更に、第１基板１００を構成する半導体基板７１（コア基板）の第１面Ｓ３（第２基板２００との接合面側）と対向する第２面Ｓ４側に、取り出し電極（外部接続電極５１０Ａ）が設けられている。
【００８２】
（７−１．半導体装置の構成）
第２基板２００は、上記第１の実施の形態における半導体装置２と同様に、半導体基板１０の主面（面Ｓ１）には、多層配線形成部４０および表面配線形成部５０がこの順に積層されたものである。半導体基板１０の主面１０Ａの近傍には、Ｓｉ・プレーナ型のトランジスタ２０が設けられている。本実施の形態では、半導体基板１０の裏面（面Ｓ２）には、絶縁層６０，６３を介して、キャパシタ２１０Ａ、記憶素子４２０およびインダクタ４３０に代表されるパッシブ素子およびアンテナ４４０が形成されている。
【００８３】
キャパシタ４１０Ａは、例えば、いわゆるＭＩＭ(Metal-Insulator-Metal)キャパシタであり、絶縁層６０上に、金属膜４１１、絶縁膜４１２および金属膜４１３がこの順に積層されたものである。金属膜４１１，４１３の材料としては、例えばＴｉ，Ｔａ系、具体的には、ＴｉあるいはＴａを主元素とする金属材料が挙げられる。なお、この金属材料には、窒素（Ｎ）および酸素（Ｏ）が含まれていてもよい。更に、金属膜４１１，４１３上（絶縁膜４１２とは反対側）には、銅（Ｃｕ），Ａｌ，Ｗ等の配線として用いられる金属膜が設けられていてもよい。絶縁膜４１２の材料としては、例えば、ＴａＯ2系、ＨｆＯ2系およびＺＯ2系等の金属酸化物が挙げられる。
【００８４】
なお、キャパシタ４１０は、実際には、例えば、図２２に示した構成を有する。即ち、キャパシタ４１０は、キャパシタ４１０は、絶縁層６０上に、金属膜４１１、絶縁膜４１２および金属膜４１３がこの順に積層された構成を有し、金属膜４１１および金属膜４１３は、それぞれ、裏面微細コンタクトに電気的に接続されている。具体的には、例えば、金属膜４１１は、絶縁層６３Ａ，絶縁層６０，半導体基板１０および層間絶縁膜２６，２７を貫通すると共に、金属膜Ｍ１と導電層６４とを電気的に接続するコンタクトプラグＰ5に電気的に接続されている。金属膜４１３は、例えば、絶縁層６３Ａ，絶縁層６０，半導体基板１０および層間絶縁膜２６，２７を貫通すると共に、金属膜Ｍ１と導電層６４とを電気的に接続するコンタクトプラグＰ4に電気的に接続されている。絶縁膜４１２の周囲および金属膜４１１，４１３周囲には、絶縁層６３Ａが設けられている。また、金属膜４１３上には、導電層６４が設けられ、やはり絶縁層６３Ａに埋設されている。
【００８５】
記憶素子４２０は、例えば上記第３の実施の形態において説明した記憶素子３０（磁気抵抗素子）と同様の構成を有し、導電層６４上に設けられた下部電極としての導電層４２１と記憶部４２２と、上部電極としての導電層４２３とがこの順に積層されたものである。導電層４２１は、導電層６４およびコンタクトプラグＰ2および第３の実施の形態と同様に、選択線ＳＬおよび接続部２８Ｂを経由してシリサイド領域２５に接続されている。
【００８６】
記憶部４２２および導電層４２１，４２３の周囲には絶縁層６３Ｂが設けられている。導電層４２３上には導電層６５が設けられ、やはり絶縁層６３Ｂに埋設されている。
【００８７】
絶縁層６３Ｂ上には、インダクタ４３０が設けられている。インダクタ４３０は、例えばＣｕ線を巻いたコイル形状を有し、ここでは絶縁層６３Ｃによって埋設されている。
【００８８】
絶縁層６３Ｃ上には、アンテナ４４０が配置されている。このアンテナ４４０は、図示しないが、例えばＲＦフロントエンド部（例えば、図２Ａに示したＲＦフロントエンド部２２０Ａ）に設けられている送受信スイッチに適宜電気的に接続されている。アンテナ４４０の種類は特に限定されないが、例えばモノポールアンテナおよびダイポールアンテナ等の線状アンテナや、Ｌｏｗ−Ｋ膜を金属膜で挟んだマイクロストリップアンテナ等の平面アンテナが挙げられる。また、アンテナ４４０は、例えば図２３に示したように、複数のアンテナ４４０Ａ，４４０Ｂ・・・から構成されていてもよい。複数のアンテナアンテナ４４０Ａ，４４０Ｂ・・・を設け、それぞれから異なるデータを送受信することで通信の高速化を図ることができる（ＭＩＭＯテクノロジー）。アンテナ４４０の周囲には絶縁層６３Ｄが設けられている。なお、アンテナ４４０は、上記通信用のアナログ回路を構成する、例えばＲＦフロントエンド部２２０Ａと対向する位置に設けることが好ましい。
【００８９】
このように、トランジスタを半導体基板１０の表面（面Ｓ１）側に、キャパシタ４１０、記憶素子４２０およびインダクタ４３０等パッシブ素子およびアンテナ４４０のような小型化することが難しい機能素子を半導体基板１０の裏面（面Ｓ２）側に設けることによって、半導体装置内において大きな面積を占めるアナログ回路基板（第２基板２００）の実装面積を縮小化することが可能となる。
【００９０】
また、パッシブ素子およびアンテナ４４０を、回路を構成するトランジスタ２０とは異なる面に形成することにより、デザインの自由度が向上し、それぞれに適した膜厚や大きさ、あるいは材料を用いて形成することが可能となる。よって、パッシブ素子およびアンテナ４４０の素子特性を向上させることが可能となる。
【００９１】
更に、例えばＲＦフロントエンド部２２０Ａで受信される信号の強度は、アンテナとの距離に依存している。このため、アンテナが離れて配置されている場合、信号の強度が減衰して所望の信号処理が行われないことがある。特に、高周波ほどその影響は大きい。このため、本実施の形態のように、アンテナ４４０を半導体基板１０の裏面（面Ｓ２）側に設けることによって、アンテナ４４０とＲＦフロントエンド部２２０Ａとを最短距離に配置し、接続することが可能となる。
【００９２】
更にまた、上記パッシブ素子およびアンテナ４４０と対応するアナログ回路を、微細裏面コンタクトにより電気的に表裏接続することが可能となる。これにより、第２基板２００に搭載されている各種回路を、単体回路レベルで配置することが可能となる。
【００９３】
但し、インダクタ４３０やアンテナ４４０を裏面（Ｓ２）側に設けた場合には、半導体基板１０の主面近傍に設けられているトランジスタ２０や第１基板１００に設けられているトランジスタ７０が電磁ノイズの影響を受ける虞がある。このため、本実施の形態の半導体装置９では、以下に説明するシールド層（例えば、シールド層５０１Ａ，５０１Ｂ）等のシールド構造を設けることが好ましい。シールド構造を設けることにより、インダクタ４３０やアンテナ４４０由来の電磁ノイズを遮蔽することが可能となる。
【００９４】
シールド層を形成する位置としては、例えば、第１基板１００と第２基板２００との間（例えば、金属膜Ｍ４と金属膜５２との間（シールド層５０１Ａ，５０１Ｂ））、インダクタ４３０との対向領域（シールド層５０２）およびアンテナ４４０との対向領域（シールド層５０３）が挙げられる。
【００９５】
シールド層５０１Ａ，５０１Ｂ，５０２，５０３の材料としては、例えば、磁気異方性が非常に小さく、初透磁率の大きな磁性材料を用いることが好ましく、例えばパーマロイ材料が挙げられる。シールド層５０１Ａ，５０１Ｂ，５０２，５０３は、ベタ膜として形成してもよいが、層内に適宜スリットを形成するようにしてもよい。具体的には、例えば図２４Ａ〜図２４Ｃに示した形状が挙げられる。
【００９６】
また、電磁ノイズの影響は、シールドパターン構造や、基板に凹凸構造を形成することでも低減することができる。凹凸構造は、例えば半導体基板１０の裏面Ｓ２に設けることが好ましい。凹凸の形状は、特に問わないが、例えば１０ｎｍ〜３００ｎｍの段差を設けることが好ましい。なお、シールド層５０１Ａ，５０１Ｂ，５０２，５０３は、図示していないが、いずれかの配線と電気的に接続されている。
【００９７】
また、本実施の形態のように、半導体基板１０の裏面Ｓ２側にパッシブ素子やアンテナ４４０等を形成した場合には、外部と電気的に接続される電極取り出し口を、第１基板１００を構成する半導体基板７１の裏面（面Ｓ４）側に外部接続電極５１０Ａを設けるようにしてもよい。
【００９８】
外部接続電極５１０Ａは、半導体基板７１上に絶縁層７８を介して設けられた導電層７５である。導電層７５は、例えばＣｕで形成された導電層７９ＡとＡｌで形成された導電層７９Ｂがこの順に積層された構成を有する。導電層７５はコンタクトプラグＰ3を介して例えば、金属膜Ｍ１’と電気的に接続されている。導電層７５の周囲には絶縁層７９が設けられている。
【００９９】
これにより、半導体基板１０の裏面Ｓ２側にパッシブ素子やアンテナ４４０等を形成した場合でも、どこからでも電極取り出し口を構成することができ、多ピン接続を実現することができる。また、図２１に示したようにバンプ５１１等の形成も容易となり、配線のＩＲドロップに対しても有利に作用する。
【０１００】
なお、電極取り出し口は、第１基板１００側の半導体基板７１の裏面Ｓ４だけでなく、例えば、キャパシタ４１０Ａで挙げたように、第２基板２００の側面に電極となる金属層を露出させることで形成することができる（外部接続電極５１０Ｂ）。
【０１０１】
コンタクトプラグＰ3，Ｐ4は、コンタクトプラグＰ1，Ｐ2と同様に、例えばＣｕ，Ｗまたはアルミニウム等の低抵抗金属を主体とする材料からなる。また、それらの低抵抗金属の周囲に、ＴｉもしくはＴａの単体、またはそれらの合金等からなるバリアメタル層を設けたものとしてもよい。コンタクトプラグＰ3〜4は、その周囲は絶縁層（例えば絶縁層７６）により覆われており、周囲と電気的に分離されている。
【０１０２】
絶縁層６３を構成する絶縁層６３Ａ，６３Ｂ，６４Ｃ，６３Ｄの材料は、ＳｉＯ2，Ｌｏｗ−Ｋ（低誘電率）膜およびＨｉｇｈ−Ｋ（高誘電率）膜等が挙げられるが、Ｌｏｗ−Ｋ（低誘電率）膜が望ましい。絶縁層７８，７８Ａ，７９の材料は、ＳｉＯ2，ＳｉＮ，ＳｉＯＮおよびＬｏｗ−Ｋ（低誘電率）が挙げられる。このうち、絶縁層７８はＳｉＯ2を用いて形成することが好ましく、絶縁層７９は、上記材料のいずれを用いて形成してもよい。
【０１０３】
（７−２．製造方法）
本実施の形態の半導体装置９は、例えば図２５に示した流れ図に従って製造することができる。以下に、図２６Ａ〜図２７Ｂを用いてその製造工程を説明する。
【０１０４】
まず、図２６Ａに示したように第１基板１００（Ａ）および第２基板２００（Ｂ）を製造する（ステップＳ１０１ａ，Ｓ１０１ｂ）。続いて、図２６Ｂに示したように、例えば第２基板２００の上下を反転させて、第２基板２００の接合面５０Ａと、第１基板１００の接合面９０Ａとを接合する（ステップＳ１０２）。次に、図２７Ａに示したように、第２基板２００の半導体基板１０Ｓ2を薄膜化する（ステップＳ１０３）。このとき、第１基板１００の半導体基板７１も、例えば数μｍの厚みに薄膜化するようにしてもよい。特に、後述する変形例３のように、第１基板１００を第２基板２００上に積層すると共に、第１基板１００の裏面にアンテナ４４０等の機能素子や記憶素子４２０等の不揮発性素子を設ける場合には、第１基板１００の半導体基板７１を薄膜化することが好ましい。続いて、図２７Ｂに示したように、第１基板１００の裏面Ｓ４側に外部接続電極５１０Ａを形成する（ステップＳ１０４）。最後に、薄膜化した半導体基板１０Ｓ2上に絶縁層６０、キャパシタ４１０Ａ、記憶素子４２０、インダクタ４３０およびアンテナ４４０等を順次形成する（ステップＳ１０５）。これにより、図２１に示した半導体装置９が完成する。
【０１０５】
（７−３．作用・効果）
以上、本実施の形態では、第２基板２００を構成する半導体基板１０の裏面Ｓ２側に、小型化の難しいキャパシタ４１０Ａ，記憶素子４２０およびインダクタ４３０等のパッシブ素を設けるようにした。これにより、上記第１の実施の形態の効果に加えて、大きな工程数の増加なく、アナログ回路が設けられた第２基板２００の実装面積を縮小することが可能となるという効果を奏する。また、半導体基板１０の裏面Ｓ２側にアンテナ４４０を設けるようにしたので、通信用回路との距離が近くなり、信号の減衰を抑えることが可能となる、よって、信号処理の信頼性を向上させることが可能となるという効果を奏する。
【０１０６】
＜８．変形例２＞
図２８Ａは、上記第１の実施の形態の半導体装置（例えば、半導体装置２Ａ）の変形例としての半導体装置（半導体装置９Ａ）の概略構成の一例を表したブロック図である。図２９は、半導体装置９Ａの具体的な断面構成の一例を表したものである。
【０１０７】
例えば、図２Ａに示した近距離から遠距離まで様々は周波数帯に適用した通信用のプラットフォームが搭載された半導体装置２Ａは、コア基板として一般にシリコン（Ｓｉ）基板が用いられているが、一部に、化合物系半導体基板が用いられる場合がある。例えば、半導体装置２Ａにおいて第２基板２００に搭載されたＩ／Ｏ回路２１０、ＲＦフロントエンド部２２０ＡおよびＲＦ−ＩＣ部２３０Ａでは、Ｉ／Ｏ回路２１０およびＲＦ−ＩＣ部２３０ＡはＳｉ基板に、ＲＦフロントエンド部２２０Ａは、例えば窒化ガリウム（ＧａＮ）基板に設けられる場合がある。このような場合には、図２９に示したように、異なる材料からなる基板、ここではＧａＮ基板を用いて構成されているＲＦフロントエンド部２２０Ａを第３基板６００として、例えば、Ｉ／Ｏ回路２１０およびＲＦ−ＩＣ部２３０Ａが搭載された第２基板２００上に積層するようにしてもよい。本変形例では、第３基板６００における半導体基板１０にＧａＮ基板が用いられた構成を有する。
【０１０８】
半導体装置９Ａは、上記半導体装置２と同様に、第１基板１００と第２基板２００とは、それぞれ表面配線形成部５０，９０を介して接合されている。第１基板１００は、半導体基板７１の主面（面Ｓ３）には、例えば図５に示したようなＦｉｎ−ＦＥＴ型のトランジスタ７０が設けられており、半導体基板７１の裏面（面Ｓ４）側には外部接続電極５１０Ａを設けられている。第２基板２００は、上記半導体装置８と同様に、半導体基板１０の主面（面Ｓ１）１０Ａの近傍には、Ｓｉ・プレーナ型のトランジスタ２０が設けられている。半導体基板１０の裏面（面Ｓ２）には、絶縁層６０，６３を介して、例えば、キャパシタ２１０Ａ、記憶素子４２０およびインダクタ４３０が形成されている。キャパシタ４１０Ａ、記憶素子４２０およびインダクタ４３０上には、絶縁層６３（６３Ａ〜６３Ｃ）を介して表面配線形成部を構成する金属膜６２が形成されている。
【０１０９】
第３基板６００は、ＧａＮ基板６１０の主面（面Ｓ５）には、複数のトランジスタ６２０が設けられている。図３０は、トランジスタ６２０の断面構成を表したものである。このトランジスタ６２０は、例えば高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）である。ＨＥＭＴは、異種半導体からなるヘテロ接合界面に形成される２次元電子ガス（チャネル領域６２０Ｃ）を、電界効果によって制御するトランジスタである。ＧａＮ基板６１０上には、例えば、ＡｌＧａＮ層６１２（あるいはＡｌＩｎＮ層）が設けられており、これによってＡｌＧａＮ／ＧａＮヘテロ構造が形成されている。ＡｌＧａＮ層６１２上にはゲート絶縁膜６２２を介してゲート電極６２１が設けられている。また、ＡｌＧａＮ層６１２上には、ゲート電極６２１を間に、ソース電極６２３Ｓおよびドレイン電極６２３Ｄが設けられている。ソース電極６２３Ｓおよびドレイン電極６２３Ｄと接するＡｌＧａＮ層６１２には、ｎ型領域６１２がそれぞれ設けられている。各トランジスタ６２０の間には、素子分離層６１３が設けられている。ゲート電極６２１、ソース電極６２３Ｓおよびドレイン電極６２３Ｄの周囲には、層間絶縁膜６１４が形成されており、層間絶縁膜６１４上には、トランジスタ６２０に近い方から順に金属膜Ｍ１”と金属膜Ｍ２”とが積層された構造を有する多層配線形成部が設けられている。また、金属膜Ｍ１”および金属膜Ｍ２”は層間絶縁膜６１５に埋設されており、金属膜Ｍ１”と金属膜Ｍ２”とは、層間絶縁膜６１５を貫通するビアＶ１”により接続されている。多層配線形成部上には、第２基板２００の金属膜６２と表面接合される表面配線形成部６５０が設けられている。表面配線形成部６５０は、絶縁膜６５１の表面に、例えば銅（Ｃｕ）によって形成された金属膜６５２が埋設されると共に、金属膜６５２は、絶縁膜６５１を貫通するビアＶ２”を介して金属膜Ｍ２”に接続されている。
【０１１０】
ＧａＮ基板６１０の裏面（面Ｓ６）には、ベース基板としてのＳｉ基板６１１が設けられている。Ｓｉ基板６１１上には、絶縁層６６３Ａを介してシールド層５０３が設けられており、シールド層５０３上には、絶縁層６６３Ｂを介してアンテナ４４０が配設されている。アンテナ４４０の周囲には絶縁層６６３Ｃが設けられている。なお、Ｓｉ基板６１１は、半導体装置９Ａの製造工程における研削によって薄膜化あるいは除去されてＧａＮ基板６１０に絶縁層６６３Ａが直接積層されていてもよい。Ｓｉ基板６１１を薄膜化あるいは除去することによって、Ｓｉ基板６１１の寄生容量が低減され、第３基板６００に搭載された各種回路の応答性向上する。
【０１１１】
本変形例では、上記第１の実施の形態における効果に加えて、基板として化合物半導体基板、例えば、ＧａＮ基板を用い、このＧａＮ基板に、例えばアンプを含む増幅回路を設けた場合には、Ｓｉ基板と比較して歪みが抑えられるため、動作帯域幅を広げることが可能となる。また、例えばスイッチ素子を設けた場合には、高周波に対する応答性が向上する。
【０１１２】
なお、図２９では、第２基板２００の裏面Ｓ２側にキャパシタ２１０Ａ、記憶素子４２０およびインダクタ４３０を設けた例を示したが、これに限らず、アンテナ４４０と共に、第３基板６００の裏面Ｓ６側に設けるようにしてもよい。
【０１１３】
また、アンテナ４４０は、図示しないが、第６の実施の形態と同様に、例えばＲＦフロントエンド部（例えば、図２Ａに示したＲＦフロントエンド部２２０Ａ）に設けられている送受信スイッチに適宜電気的に接続されている。シールド層５０２，５０３もいずれかの配線と電気的に接続されている。
【０１１４】
更にまた、上記のように、例えば、ＲＦ−ＩＣ部２３０Ａに搭載されている回路（例えば、ＬＮＡ回路や送受信ミキサ）が、例えば、フィン電界効果トランジスタのような駆動電圧の低いトランジスタで構成される場合には、図２８Ｂに示した半導体装置９Ｂのように、図２Ｃと同様に、ＬＮＡ回路１７０を第１基板１００に設けるようにしてもよい。また、例えば、ＲＦ−ＩＣ部２３０Ａに搭載されている回路（例えば、ＬＮＡ回路や送受信ミキサ）やＲＦフロントエンド部２２０Ａに搭載されている回路（例えば、送受信スイッチやパワーアンプ）が、例えば、ＨＥＭＴで構成される場合には、第３基板６００に設けるようにしてもよい。
【０１１５】
＜９．変形例３＞
図３１Ａは、上記第１〜第６の実施の形態および変形例１，２の変形例としての半導体装置（半導体装置２Ｄ）の概略構成の一例を表すブロック図である。上記実施の形態等では、最も低い電圧で駆動するトランジスタが搭載された第１基板１００上に、最も高い電圧で駆動するトランジスタが搭載された第２基板２００が搭載された半導体装置２Ａ〜９を説明したが、この第１基板１００と第２基板２００との積層順は逆でもよい。本変形例では、図１に示した積層体を例に説明するが、例えば、Ｉ／Ｏ回路２１０およびアナログ回路２２０，２３０が搭載された第２基板２００上に、ロジック回路１１０が搭載された第１基板１００を積層した構成としてもよい。
【０１１６】
図３２は、半導体装置２Ｄまたは半導体装置２Ｅの具体的な断面構成の一例を表したものである。第１基板１００を第２基板２００上に設ける場合には、第１基板１００の半導体基板７１の裏面Ｓ4に上記機能素子や不揮発性素子等を設けるようにしてもよい。図３２では、第１基板１００の裏面Ｓ4側に機能素子の一例としてアンテナ４４０を設けた例を示している。なお、半導体基板７１の裏面Ｓ4に機能素子を設ける場合には、図３２に示したように、適宜シールド構造（例えば、シールド層５０３）を設けることが好ましい。図３２では、半導体基板７１の裏面Ｓ4に設けられたシールド層５０３は絶縁層６３Ｅに埋設され、絶縁層６３Ｅ上には、アンテナ４４０が配置されている。アンテナ４４０の周囲には、絶縁層６３Ｆが設けられている。絶縁層６３Ｅおよび絶縁層６３Ｆの材料は、上記第６の実施の形態の絶縁層６３と同様に、ＳｉＯ2，Ｌｏｗ−Ｋ（低誘電率）膜およびＨｉｇｈ−Ｋ（高誘電率）膜等が挙げられるが、Ｌｏｗ−Ｋ（低誘電率）膜が望ましい。
【０１１７】
なお、第１の実施の形態および変形例２と同様に、例えば、ＲＦ−ＩＣ部２３０Ａに搭載されている回路（例えば、ＬＮＡ回路や送受信ミキサ）が、例えば、フィン電界効果トランジスタのような駆動電圧の低いトランジスタで構成される場合には、図３１Ｂに示した半導体装置２Ｅのように、ＬＮＡ回路１７０を第１基板１００に設けるようにしてもよい。また、例えば、ＲＦ−ＩＣ部２３０Ａに搭載されている回路（例えば、ＬＮＡ回路や送受信ミキサ）やＲＦフロントエンド部２２０Ａに搭載されている回路（例えば、送受信スイッチやパワーアンプ）が、例えば、ＨＥＭＴで構成される場合には、第３基板６００に設けるようにしてもよい。
【０１１８】
なお、例えば、ＬＮＡ回路１７０を第１基板１００に、例えばパワーアンプを第３基板６００に搭載する場合には、データのやり取りを考慮した場合、ＬＮＡ回路１７０とパワーアンプとは、できるだけ近い位置に配置することが好ましい。このような場合には、本変形例のように、第１基板１００を上側に、第２基板２００を下側に配置された構成とすることにより、ＬＮＡ回路１７０とパワーアンプとを近い位置に配置することが可能となる。
【０１１９】
以上、第１〜第６の実施の形態および変形例１〜３を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態等では、ロジック回路が１つの基板（第１基板１００）に搭載された半導体装置２Ａ〜７を示したが、これに限らず、複数の基板から構成されていてもよい。また、最も駆動電圧の低いトランジスタを含む回路は、第１基板１００以外のその他の基板に形成されていてもよい。このとき、その他の基板には、半導体装置２Ａ〜７を構成する複数のトランジスタのうちで最も高い電圧で駆動するトランジスタは含まれないものとする。
【０１２０】
更に、上記第１〜第４の実施の形態では、第１基板１００と第２基板２００の２層からなる半導体装置２Ａ〜５を例示したが、第５の実施の形態のように３層構造を有する半導体装置であってもよく、さらに、複数の層が積層された構成であってもよい。
【０１２１】
また、上記実施の形態等においてトランジスタ２０，７０および記憶素子３０の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素をさらに備えていてもよい。
【０１２２】
更にまた、本開示の半導体装置は、上記第１〜第６の実施の形態で挙げた回路の他に、例えば、電源機能を有する回路およびオーディオ機能を有する回路を有していてもよく、これらは、例えば第２基板２００に搭載される。
【０１２３】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
複数のトランジスタと、
第１の基板と、
前記第１の基板と積層されると共に、前記第１の基板と電気的に接続されている第２の基板とを備え、
前記複数のトランジスタのうちの最も電圧の低い第１の駆動電圧で駆動する第１のトランジスタは、前記第１の基板および前記第２の基板のうち、前記第１の基板のみに設けられて第１の回路を形成している
積層体。
（２）
前記第２の基板には、前記複数のトランジスタのうちの前記第１の駆動電圧よりも高い第２の駆動電圧で駆動する第２のトランジスタを含む第２の回路が形成されている、前記（１）に記載の積層体。
（３）
前記第１の回路は、前記第１の駆動電圧よりも高く前記第２の駆動電圧よりも低い第３の駆動電圧で駆動する第３のトランジスタをさらに含む、前記（２）に記載の積層体。
（４）
前記第１のトランジスタおよび前記第２のトランジスタは、それぞれゲート電極、一対のソース・ドレイン電極、チャネルを形成する半導体膜および前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜を有し、
前記ゲート絶縁膜の厚みは、前記第１のトランジスタよりも前記第２のトランジスタの方が厚い、前記（２）または（３）に記載の積層体。
（５）
前記第１のトランジスタの半導体層は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、化合物半導体およびグラフェンのうちのいずれかを含んで構成されている、前記（１）乃至（４）のうちのいずれかに記載の積層体。
（６）
前記化合物半導体は、ＩＩＩ−Ｖ族半導体またはＩＩ−ＶＩ族半導体である、前記（５）に記載の積層体。
（７）
前記第１のトランジスタは、高誘電率膜／金属ゲート（High-K/Metal Gate）技術が用いられたトランジスタ、完全空乏型のトランジスタおよびＴ−ＦＥＴのうちの少なくとも１種である、前記（１）乃至（６）のうちのいずれかに記載の積層体。
（８）
前記完全空乏型のトランジスタは、Ｆｉｎ−ＦＥＴ、Ｔｒｉ−Ｇａｔｅトランジスタ、Ｎａｎｏ−ＷｉｒｅトランジスタおよびＦＤ−ＳＯＩトランジスタである、前記（７）に記載の積層体。
（９）
前記第１の回路はロジック回路であり、前記第２の回路はアナログ回路である、前記（２）乃至（８）のうちのいずれかに記載の積層体。
（１０）
前記第１の基板と前記第２の基板とは、表面接合または貫通電極によって電気的に接続されている、前記（１）乃至（９）のうちのいずれかに記載の積層体。
（１１）
前記第２の基板には、入出力回路および外部と接続されるパッド電極が設けられている、前記（１）乃至（１０）のうちのいずれかに記載の積層体。
（１２）
前記第２の基板には、複数の周波数帯を送受信可能な通信機能を有する回路が１つ以上搭載されている、前記（１）乃至（１１）のうちのいずれかに記載の積層体。
（１３）
前記複数の周波数帯を送受信可能な通信機能を有する回路は、送受信スイッチやパワーアンプを有するＲＦフロントエンド部および低ノイズアンプや送受信ミキサを有するＲＦ−ＩＣ部を有する、前記（１２）に記載の積層体。
（１４）
前記ＲＦフロントエンド部および前記ＲＦ−ＩＣ部が前記第３のトランジスタから構成される第３の回路を含む場合には、前記第３の回路は前記第１の基板に設けられている、前記（１３）に記載の積層体。
（１５）
前記第２の基板には、少なくとも、イメージセンサ機能を有する回路、温度センサ機能を有する回路、重力センサ機能を有する回路、位置センサ機能を有する回路が搭載されている、前記（１）乃至（１４）のうちのいずれかに記載の積層体。
（１６）
前記第２の基板には、メモリ機能を有する不揮発性素子を含む回路が搭載されている、前記（１）乃至（１５）のうちのいずれかに記載の積層体。
（１７）
前記第２の基板には、１種以上のインターフェース規格の回路が搭載されている、前記（１）乃至（１６）のうちのいずれかに記載の積層体。
（１８）
前記インターフェース規格はＭＩＰＩであり、前記ＭＩＰＩはデジタルコントローラ部およびＰＨＹ部を有し、前記デジタルコントローラ部は前記第１の基板に、前記ＰＨＹ部は前記第２の基板に搭載されている、前記（１７）に記載の積層体。
（１９）
前記ＰＨＹ部は、前記第２の回路および前記第３のトランジスタからなる第３の回路を有し、前記第３の回路は前記第１の基板に設けられている、前記（１８）に記載の積層体。
（２０）
ロジック回路、アナログ回路および画素部を有し、前記アナログ回路は前記第２の基板に、前記ロジック回路は前記第１の基板に、前記画素部は第３の基板に搭載されている、前記（１）乃至（２０）のうちのいずれかに記載の積層体。
（２１）
前記第２の基板はコア基板を有し、前記コア基板の第１面側に前記第２のトランジスタが、前記第１面に対向する第２面側に機能素子が形成されている、前記（２）乃至（２０）のうちのいずれかに記載の積層体。
（２２）
前記第２の基板の前記第１面側が、前記第１の基板と対向配置されている、前記（２１）に記載の積層体。
（２３）
前記機能素子は、インダクタ、キャパシタ、不揮発性素子およびアンテナのうち１種または２種以上である、前記（２１）または（２２）に記載の積層体。
（２４）
前記第１の基板と前記機能素子との間にシールド構造を有する、前記（２１）乃至（２３）のうちのいずれかに記載の積層体。
（２５）
前記シールド構造は、パーマロイ材料によって構成されているシールド層である、前記（２４）に記載の積層体。
（２６）
前記シールド層は、前記第１の基板に設けられている前記第１のトランジスタと、前記第２の基板に設けられている前記第２のトランジスタとの間に設けられている、前記（２５）に記載の積層体。
（２７）
前記シールド層はスリットを有する、前記（２５）または（２６）に記載の積層体。
（２８）
前記シールド構造は、前記第２の基板のコア基板の前記第２面に設けられた凹凸構造である、前記（２５）乃至（２７）のうちのいずれかに記載の積層体。
（２９）
前記第２の基板は、前記コア基板と前記機能素子との間に絶縁膜を有し、
前記絶縁膜はシリコン酸化物よりもＫ値の低い絶縁材料によって形成されている、前記（２１）乃至（２８）のうちのいずれかに記載の積層体。
（３０）
前記アンテナは、前記ＲＦフロントエンド部との対向位置に設けられている、前記（２３）乃至（２７）のうちのいずれかに記載の積層体。
（３１）
前記第２の基板は、周波数帯および通信規格の少なくとも一方が異なる複数の前記アンテナを有する、前記（２３）乃至（３０）のうちのいずれかに記載の積層体。
（３２）
前記アンテナは、モノポールアンテナ、ダイポールアンテナまたはマイクロストリップラインの少なくとも１種である、前記（２３）乃至（３１）のうちのいずれかに記載の積層体。
（３３）
前記キャパシタは、一対の電極を有し、前記一対の電極は、それぞれ異なる裏面微細コンタクトと電気的に接続されている、前記（２３）乃至（３２）のうちのいずれかに記載の積層体。
（３４）
前記キャパシタは、酸化タンタル（ＴａＯ2）系、酸化ハフニウム（ＨｆＯ2）系または酸化ジウコニウム（ＺｒＯ2）系によって形成されている、前記（２３）乃至（３３）のうちのいずれかに記載の積層体。
（３５）
前記第２の基板は、前記第１の基板の上に積層されている、前記（１）乃至（３４）のうちのいずれかに記載の積層体。
（３６）
前記第１の基板は、前記第２の基板の上に積層されている、前記（１）乃至（３４）のうちのいずれかに記載の積層体。
（３７）
前記第１の基板はコア基板を有し、前記コア基板の第１面側に前記第１のトランジスタを有し、前記第１面に対向する第２面側に前記機能素子および前記不揮発性素子のうちの少なくとも１種が形成されている、前記（２１）乃至（３６）のうちのいずれかに記載の積層体。
（３８）
前記第２の基板には、Ｉ／Ｏ接続用の回路が搭載されている、前記（１）乃至（３７）のうちのいずれかに記載の積層体。
（３９）
前記第１の基板には、プログラム可能な回路または素子が搭載されている、前記（１）乃至（３８）のうちのいずれかに記載の積層体。
（４０）
前記プログラム可能な回路には、ＦＰＧＡ（Field-Programmable Gate Array）およびＣＰＵ（Central Processing Unit）が搭載されている、前記（３９）に記載の積層体。
（４１）
前記第１の基板の前記第２の基板と対向する面とは反対側の面に取り出し電極が設けられている、前記（１）乃至（２１）のうちのいずれかに記載の積層体。
（４２）
前記第２の基板には、前記コア基板として化合物半導体基板が用いられている、前記（２１）乃至（４１）のうちのいずれかに記載の積層体。
（４３）
化合物半導体基板をコア基板とする第４の基板を有し、前記第４の基板は、前記第１の基板および前記第２の基板の少なくとも一方と電気的に接続されている、前記（１）乃至（４２）のうちのいずれか１に記載の積層体。
（４４）
前記化合物半導体基板には、絶縁層が接している、前記（４３）に記載の積層体。
（４５）
前記第１の基板には低ノイズアンプが搭載され、前記第４の基板にはパワーアンプが搭載されている、前記（４３）または（４４）に記載の積層体。
【０１２４】
本出願は、日本国特許庁において２０１５年９月１日に出願された日本特許出願番号２０１５−１７２２６４号および２０１６年３月４日に出願された日本特許出願番号２０１６−０４２６５３号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
【０１２５】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
2017038403.tif 000040
【図２８Ａ】
2017038403.tif 000041
【図２８Ｂ】
2017038403.tif 000042
【図２９】
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【図３０】
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【図３１Ａ】
2017038403.tif 000045
【図３１Ｂ】
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【図３２】
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【国際調査報告】
2017038403.tif 000048
2017038403.tif 000049
2017038403.tif 000050
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