(57)【要約】  本技術の一実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、カルコゲン元素を含んで構成されている。このスイッチ素子は、さらに、スイッチ層の表面のうち少なくとも一部に接すると共に、スイッチ層への酸素の拡散を抑制する拡散抑制層を備えている。
2016158430.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
を備えた
スイッチ素子。
【請求項２】
前記スイッチ層は、印加電圧を所定の閾値電圧以上に上げることにより低抵抗状態に変化し、前記閾値電圧より低い電圧に下げることにより高抵抗状態に変化する
請求項１に記載のスイッチ素子。
【請求項３】
前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間とは異なる位置に設けられており、絶縁性の窒化物、絶縁性の炭化物、または絶縁性のホウ化物によって構成されている
請求項１に記載のスイッチ素子。
【請求項４】
前記拡散抑制層は、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる少なくとも１種の単層もしくは２種以上の積層によって構成されている
請求項３に記載のスイッチ素子。
【請求項５】
前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間に設けられている
請求項１に記載のスイッチ素子。
【請求項６】
前記拡散抑制層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
請求項５に記載のスイッチ素子。
【請求項７】
前記拡散抑制層は、膜厚が０．１ｎｍから５ｎｍの窒化ケイ素（ＳｉＮ）膜である
請求項５に記載のスイッチ素子。
【請求項８】
前記第１電極、前記第２電極は、前記スイッチ層への酸素の拡散を抑制する金属材料によって構成されている
請求項１に記載のスイッチ素子。
【請求項９】
前記第１電極、前記第２電極は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、酸化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
請求項８に記載のスイッチ素子。
【請求項１０】
前記スイッチ層は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ａｂ）およびビスマス（Ｂｉ）から選ばれる少なくとも１種の元素をさらに含む
請求項１に記載のスイッチ素子。
【請求項１１】
前記スイッチ層は、ホウ素（Ｂ）、炭素（Ｃ）、ケイ素（Ｓｉ）および窒素（Ｎ）から選ばれる少なくとも１種の元素をさらに含む
請求項１に記載のスイッチ素子。
【請求項１２】
前記スイッチ層は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮおよびＢＣＳｉＴｅＮのうちのいずれかの組成を含む
請求項１１に記載のスイッチ素子。
【請求項１３】
前記スイッチ層の酸素含有量は、５ａｔ％以下となっている
請求項１に記載のスイッチ素子。
【請求項１４】
前記スイッチ層は、酸化物ではない層のみと接している
請求項１に記載のスイッチ素子。
【請求項１５】
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
を備えた
スイッチ素子。
【請求項１６】
複数のメモリセルを備え、
各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
を有する記憶装置。
【請求項１７】
複数のメモリセルを備え、
各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
を有する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電極間にカルコゲナイド層を有するスイッチ素子、およびそれを備えた記憶装置に関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。【０００３】
クロスポイント型のメモリセルには、メモリ素子のほかにセル選択用の選択素子（スイッチ素子）が設けられる。スイッチ素子としては、例えばＰＮダイオードやアバランシェダイオードあるいは金属酸化物を用いて構成されたスイッチ素子（例えば、非特許文献１，２参照）や、Ｍｏｔｔ遷移によってある閾値電圧でスイッチして急激に電流が増大するスイッチ素子（例えば、非特許文献３，４参照）が挙げられる。【０００４】
スイッチ素子としては、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch）素子）が挙げられる。ＯＴＳ素子は、例えば、特許文献１，２に記載されている。ＯＴＳ素子は、スイッチング閾値電圧以上で急激に電流が増大する特性を有するので、選択（オン）状態で比較的大きな電流密度を得ることができる。また、カルコゲナイド材料によって構成された層（ＯＴＳ層）では、その微細構造がアモルファスとなっている。そのため、ＯＴＳ層を、物理気相成長（ＰＶＤ；Physical Vapor deposition）法や化学気相成長（ＣＶＤ；Chemical Vapor Deposition）法等の室温条件で形成することができる。従って、ＯＴＳ素子は、メモリ素子の製造プロセスとの関係でプロセス親和性が高いという長所を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−８６５２６号公報
【特許文献２】特開２０１０−１５７３１６号公報
【非特許文献】
【０００６】
【非特許文献１】Ｊｉｕｎ−Ｊｉａ  Ｈｕａｎｇ他，2011 IEEE IEDM11-733〜736
【非特許文献２】Ｗｏｏｔａｅ  Ｌｅｅ他，2012 IEEE VLSI Technology symposium p.37〜38
【非特許文献３】Ｍｙｕｎｇｗｏｏ Ｓｏｎ他，IEEE ELECTRON DEVICE LETTERS, VOL. 32, NO. 11, NOVEMBER 2011
【非特許文献４】Ｓｅｏｎｇｈｙｕｎ Ｋｉｍ他、2012 VLSI p.155〜156
【発明の概要】
【０００７】
クロスポイント型のメモリセルアレイでは、クロスポイントの数を増やすことにより、大容量化を実現することができる。しかし、各ＯＴＳ素子における閾値電圧のばらつきが大きい場合には、メモリ素子とスイッチ素子を組み合わせたメモリセルにおける抵抗変化が生じる電圧にばらつきが大きくなり、設定可能なメモリセルの高抵抗状態と低抵抗状態の読み出し電圧の範囲（読み出しマージン）が小さくなる。その結果、クロスポイントの数を増やすことが容易ではないという問題があった。
【０００８】
したがって、各ＯＴＳ素子における動作閾値電圧のばらつきを抑えることの可能なスイッチ素子、およびそれを備えた記憶装置を提供することが望ましい。
【０００９】
本開示の第１の実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。このスイッチ素子は、さらに、スイッチ層の表面のうち少なくとも一部に接すると共に、スイッチ層への酸素の拡散を抑制する拡散抑制層を備えている。
【００１０】
本開示の第１の実施の形態の記憶装置は、複数のメモリセルを備えている。各メモリセルは、メモリ素子およびメモリ素子に直接接続されたスイッチ素子を含んでいる。各メモリセルに含まれるスイッチ素子は、上記第１の実施の形態のスイッチ素子と同一の構成となっている。
【００１１】
本開示の第１の実施の形態のスイッチ素子および本開示の第１の実施の形態の記憶装置では、スイッチ層の表面のうち少なくとも一部が、スイッチ層への酸素の拡散を抑制する拡散抑制層によって覆われている。これにより、スイッチ素子の製造プロセス中や、スイッチ素子の使用中において、スイッチ層に侵入する酸素の量を減らすことができる。ここで、スイッチ層に含まれる酸素の含有量が所定の大きさよりも大きくなっている場合には、スイッチ素子の動作閾値電圧のばらつきが大きくなる。しかし、スイッチ層に含まれる酸素の含有量が所定の大きさ以下となっている場合には、スイッチ素子の動作閾値電圧のばらつきが小さくなる。従って、スイッチ層の表面のうち少なくとも一部が、スイッチ層への酸素の拡散を抑制する拡散抑制層によって覆われていることにより、スイッチ層に含まれる酸素含有量が所定の大きさよりも小さくなり得る。これにより、スイッチ素子の動作閾値電圧のばらつきが小さくなり得る。
【００１２】
本開示の第２の実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっている。
【００１３】
本開示の第２の実施の形態の記憶装置は、複数のメモリセルを備えている。各メモリセルは、メモリ素子およびメモリ素子に直接接続されたスイッチ素子を含んでいる。各メモリセルに含まれるスイッチ素子は、上記第２の実施の形態のスイッチ素子と同一の構成となっている。
【００１４】
本開示の第２の実施の形態のスイッチ素子および本開示の第２の実施の形態の記憶装置では、スイッチ層の酸素含有量が５ａｔ％以下となっている。ここで、スイッチ層に含まれる酸素の含有量が５ａｔ％よりも大きくなっている場合には、スイッチ素子の動作閾値電圧のばらつきが大きくなる。しかし、スイッチ層に含まれる酸素の含有量が５ａｔ％以下となっている場合には、スイッチ素子の動作閾値電圧のばらつきが小さくなる。従って、本開示の第２の実施の形態のスイッチ素子では、スイッチ素子の動作閾値電圧のばらつきが小さくなり得る。
【００１５】
本開示の第１の実施の形態のスイッチ素子、本開示の第１の実施の形態の記憶装置、本開示の第２の実施の形態のスイッチ素子および本開示の第２の実施の形態の記憶装置によれば、スイッチ素子の動作閾値電圧のばらつきを小さくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本開示の一実施の形態に係るメモリセルアレイの概略構成の一例を表す図である。
【図２Ａ】図１のメモリセルの構成の一例を表す図である。
【図２Ｂ】図１のメモリセルの構成の一例を表す図である。
【図３】図１のスイッチ素子の一部とその周囲の断面構成の一例を表す図である。
【図４Ａ】図２Ａのスイッチ素子の一部とその周囲の断面構成の一例を表す図である。
【図４Ｂ】図４ＡのＡ−Ａ線での断面構成の一例を表す図である。
【図５Ａ】図２Ｂのスイッチ素子の一部とその周囲の断面構成の一例を表す図である。
【図５Ｂ】図５ＡのＡ−Ａ線での断面構成の一例を表す図である。
【図６】図１のスイッチ素子の断面構成の一変形例を表す図である。
【図７Ａ】図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。
【図７Ｂ】図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。
【図７Ｃ】図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。
【図８】図１のスイッチ素子におけるＩＶ特性の一例を表す図である。
【図９】図１のメモリ素子におけるＩＶ特性の一例を表す図である。
【図１０】図１のメモリセルにおけるＩＶ特性の一例を表す図である。
【図１１】図１のメモリセルにおけるＩＶ特性の一例を表す図である。
【図１２】図１の各メモリセルにおけるＩＶ特性の一例を重ねて表す図である。
【図１３】５つの試料０１〜０５の製造条件を表す図である。
【図１４】５つの試料０１〜０５の酸素含有量の計測値を表す図である。
【図１５】各試料０１〜０５に形成した１２０個全てのスイッチ素子のＩＶ特性を重ねて表す図である。
【図１６】試料０１〜０５ごとの、スイッチ素子の閾値電圧ばらつきを表す図である。
【図１７】試料０５のスイッチ素子のＴＥＭ写真である。
【図１８】スイッチ素子の周囲をＳｉＯ2膜またはＳｉＮ膜で覆ったときの、スイッチ素子の閾値電圧ばらつきを表す図である。
【図１９】スイッチ素子の周囲に酸化膜が存在しないスイッチ素子のＴＥＭ写真である。
【図２０】スイッチ素子の周囲に酸化膜が存在するスイッチ素子のＴＥＭ写真である。
【図２１】スイッチ素子の周囲に酸化膜が存在する試料と存在しない試料のスイッチ素子の閾値電圧ばらつきを表す図である。
【図２２】図１のメモリセルアレイの斜視構成の一変形例を表す図である。
【図２３】図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。
【発明を実施するための形態】
【００１７】
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
拡散抑制層をスイッチ素子の周囲に設けることにより、
スイッチ層の酸素含有量を低減する例
２．変形例
変形例Ａ：スイッチ素子がビット線またはワード線に沿って設けられている例
変形例Ｂ：拡散抑制層が省略されている例
変形例Ｃ：ビット線またはワード線が積層方向に延在している例
【００１８】
＜１．実施の形態＞
図１は、本開示の一実施の形態に係るメモリセルアレイ１の斜視構成の一例を表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図１に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。このように、本実施の形態のメモリセルアレイ１では、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置した構成とし、さらに、Ｚ軸方向に積層させた３次元構造とすることができる。これにより、より高密度且つ大容量な記憶装置を提供することができる。また、本実施の形態のメモリセルアレイ１では、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造とすることが可能である。
【００１９】
各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１に示したように、複数の階層に分かれて配置されている。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図１に示したように、複数の階層に分かれて配置されている。
【００２０】
複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイ１の積層方向において交互に配置されている。
【００２１】
メモリセルアレイ１は、基板上に２次元もしくは３次元配置された複数のメモリセル１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路などを有している。メモリセル１０は、メモリ素子３０と、メモリ素子３０に直接接続されたスイッチ素子２０とを含んで構成されている。スイッチ素子２０は、本開示の「スイッチ素子」の一具体例に相当する。メモリ素子３０、本開示の「メモリ素子」の一具体例に相当する。
【００２２】
メモリ素子３０は、例えば、ワード線ＷＬ寄りに配置され、スイッチ素子２０が、例えば、ビット線ＢＬ寄りに配置されている。なお、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されている場合に、その層に隣接する層内において、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されていてもよい。また、各層において、メモリ素子３０がスイッチ素子２０上に形成されていてもよいし、その逆に、スイッチ素子２０がメモリ素子３０上に形成されていてもよい。
【００２３】
（メモリ素子３０）
図２Ａ、図２Ｂは、メモリセルアレイ１におけるメモリセル１０の断面構成の一例を表したものである。メモリ素子３０は、中間電極２３と、中間電極２３に対向配置された第２電極３２と、中間電極２３および第２電極３２の間に設けられたメモリ層３１とを有している。メモリ層３１は、例えば、中間電極２３側から抵抗変化層およびイオン源層が積層された積層構造、あるいは、抵抗変化層の単層構造によって構成されている。
【００２４】
イオン源層は、電界の印加によって抵抗変化層内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族〜第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、またはタングステン(Ｗ)などが挙げられる。イオン源層は、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層は、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆe）、ニッケル（Ｎｉ）、または白金（Ｐｔ））、またはケイ素（Ｓｉ）等を含んでいてもかまわない。
【００２５】
抵抗変化層は、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、中間電極２３および第２電極３２の間に所定の電圧を印加した場合に抵抗変化層の抵抗値が変化するものである。例えば、中間電極２３および第２電極３２の間に電圧が印加されると、イオン源層に含まれる遷移金属元素が抵抗変化層内に移動して伝導パスが形成され、これにより抵抗変化層が低抵抗化する。また、抵抗変化層内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層が低抵抗化する。また、抵抗変化層が低抵抗化するときに印加される電圧の向きとは逆方向の電圧が印加されることによって、伝導パスが切断されるか、または導電性が変化し、抵抗変化層は高抵抗化する。
【００２６】
なお、抵抗変化層に含まれる金属元素および非金属元素は必ずしも全てが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層の初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ〜１０ｎｍ程度が好ましい。
【００２７】
また、本実施の形態のメモリセルアレイ１では、メモリ素子３０は上記の構成に限られるものではない。メモリ素子３０は、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリ等、いずれのメモリ形態を採ることが可能である。
【００２８】
中間電極２３は、スイッチ素子２０の電極を兼ねていてもよいし、スイッチ素子２０の電極とは別体で設けられていてもよい。第２電極３２は、ワード線ＷＬまたはビット線ＢＬを兼ねていてもよいし、ワード線ＷＬおよびビット線ＢＬとは別体で設けられていてもよい。第２電極３２がワード線ＷＬおよびビット線ＢＬとは別体で設けられている場合には、第２電極３２は、ワード線ＷＬまたはビット線ＢＬと電気的に接続されている。第２電極３２は、半導体プロセスに用いられる配線材料によって構成されている。第２電極３２は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等により構成されている。
【００２９】
中間電極２３は、例えば、電界の印加によってスイッチ層２２およびイオン源層に含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。これは、例えば、イオン源層にはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれているが、遷移金属元素が電界の印加によってスイッチ層２２に拡散するとスイッチ特性が劣化する虞があるためである。従って、中間電極２３は、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等が挙げられる。
【００３０】
（スイッチ素子２０）
スイッチ素子２０は、第１電極２１と、第１電極２１に対向配置された中間電極２３と、第１電極２１と中間電極２３との間に設けられたスイッチ層２２とを有している。第１電極２１および中間電極２３は、本開示の「第１電極」「第２電極」の一具体例に相当する。第１電極２１は、ビット線ＢＬを兼ねていてもよいし、ビット線ＢＬとは別体で設けられていてもよい。第１電極２１がビット線ＢＬとは別体で設けられている場合には、第１電極２１は、ビット線ＢＬと電気的に接続されている。なお、スイッチ素子２０がワード線ＷＬ寄りに設けられている場合には、第１電極２１は、ワード線ＷＬを兼ねていてもよいし、ワード線ＷＬとは別体で設けられていてもよい。ここで、第１電極２１がワード線ＷＬとは別体で設けられている場合には、第１電極２１は、ワード線ＷＬと電気的に接続されている。
【００３１】
中間電極２３は、メモリ素子３０の電極を兼ねていてもよいし、メモリ素子３０の電極とは別体で設けられていてもよい。中間電極２３がメモリ素子３０の電極とは別体で設けられている場合には、中間電極２３は、メモリ素子３０の電極と電気的に接続されている。第１電極２１は、半導体プロセスに用いられる配線材料によって構成されている。第１電極２１は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等により構成されている。第１電極２１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、Ｃｕ等よりなる第１電極２１の表面が、イオン伝導や熱拡散しにくいバリア性の材料で被覆されていてもよい。イオン伝導や熱拡散しにくいバリア性の材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、または窒化タンタル（ＴａＮ）等が挙げられる。
【００３２】
スイッチ層２２は、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層２２はアモルファス構造を安定して維持することが好ましく、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層２２は、上記カルコゲン元素のほかに、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ａｂ）およびビスマス（Ｂｉ）から選ばれる少なくとも１種の元素をさらに含んで構成されていることが好ましい。スイッチ層２２は、上記カルコゲン元素のほかに、ホウ素（Ｂ）、炭素（Ｃ）ケイ素（Ｓｉ）および窒素（Ｎ）から選ばれる少なくとも１種の元素をさらに含んで構成されていることがより好ましい。スイッチ層２２は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮ、ＢＣＳｉＴｅＮのうちのいずれかの組成を含んで構成されていることが好ましい。
【００３３】
比較的原子半径の大きな元素に比較的原子半径の小さな元素が添加されると、構成元素の原子半径の差が大きくなり、結晶構造を形成することが容易ではなくなるので、アモルファス構造が安定化しやすくなる。よって、スイッチ層２２のように、原子半径の比較的大きなＴｅ等のカルコゲン元素を含む層内に比較的原子半径の小さなホウ素（Ｂ）等の元素が添加されている場合には、層内には原子半径の異なる複数の元素が存在することとなり、アモルファス構造が安定化する。
【００３４】
ホウ素（Ｂ）では、半金属のなかでも特に単体でも導電性が低いので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２の抵抗値が高くなる。また、ホウ素（Ｂ）では、カルコゲン元素と比較して原子半径が小さいので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
【００３５】
炭素（Ｃ）は、グラファイト等で見られるｓｐ2軌道をとる構造以外では、スイッチ層２２を高抵抗化することができる。また、炭素（Ｃ）では、カルコゲン元素と比較してイオン半径が小さいので、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
【００３６】
窒素（Ｎ）は、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）と結合する。そのため、スイッチ層２２内に、窒素（Ｎ）と、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）とがスイッチ層２２に含まれることにより、スイッチ層２２の抵抗値が高くなる。例えば、窒素（Ｎ）とホウ素（Ｂ）とが結合したａ−ＢＮのバンドギャップは、アモルファス状態でも５．０５となっている。このように、スイッチ層２２内に、窒素（Ｎ）が含まれている場合には、スイッチ層２２内に窒素（Ｎ）が含まれていない場合と比べて、スイッチ層２２の抵抗値が大きいので、リーク電流が抑制される。また、窒素（Ｎ）と、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）との結合物がスイッチ層２２内に分散することにより、アモルファス構造が安定化する。
【００３７】
スイッチ層２２は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層２２は、図示しない電源回路（パルス印加手段）から第１電極２１および中間電極２３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層２２のアモルファス構造が安定して維持されるものである。また、スイッチ層２２は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
【００３８】
図３は、メモリセルアレイ１におけるスイッチ素子２０とその周囲の断面構成の一例を表したものである。メモリセル１０は、スイッチ素子２０およびメモリ素子３０の側面のうち、図３のように少なくともスイッチ層２２の側面に接する拡散抑制層１４を備えている。拡散抑制層１４は、第１電極２１または中間電極２３と、スイッチ層２２との間とは異なる位置に設けられている。拡散抑制層１４は、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。拡散抑制層１４は、絶縁性の窒化物、絶縁性の炭化物、または、絶縁性のホウ化物によって構成されている。拡散抑制層１４は、例えば、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる１種の単層もしくは２種以上の積層によって構成されている。拡散抑制層１４，２３，２４が、スイッチ層２２を覆っており、スイッチ層２２への酸素の拡散を抑制している。
【００３９】
図４Ａ、図４Ｂは、図２Ａのスイッチ素子２０の一部とその周囲の断面構成の一例を表したものである。図５Ａ、図５Ｂは、図２Ｂのスイッチ素子２０の一部とその周囲の断面構成の一例を表したものである。図４Ａ、図５Ａは、メモリセルアレイ１を、ビット線ＢＬまたはワード線ＷＬが奥行き方向となるように見たとき断面の一例を表したものである。図４Ｂは、図４ＡのＡ−Ａ線での断面の一例を表したものである。図５Ｂは、図５ＡのＡ−Ａ線での断面の一例を表したものである。図４Ａ、図４Ｂ、図５Ａ、図５Ｂにおいて、第１電極２１がビット線ＢＬまたはワード線ＷＬを兼ねており、第１電極２１の幅が、第１電極２１がスイッチ層２２の上面または下面の一部にしか接していない程度に細くなっているとする。この場合には、スイッチ層２２の上面または下面の一部が、第１電極２１とは異なる部材（例えば層間絶縁膜１３など）に接することになる。このとき、スイッチ層２２の上面または下面のうち、第１電極２１とは異なる部材に接している箇所を経由して、スイッチ層２２に酸素が拡散する虞がある。そこで、このようにスイッチ層２２と第１電極２１がお互いに接する際のそれぞれの面において、第１電極２１の面積がスイッチ層２２の面積より小さい場合、各メモリセル１０は、第１電極２１と接するスイッチ層２２の面において、第１電極２１に接していない箇所を覆うように設けられた拡散抑制層１５を有していることが好ましい。拡散抑制層１５は、スイッチ層２２の面において、第１電極２１に接していない箇所に接しており、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。拡散抑制層１５は、絶縁性の窒化物、または、絶縁性の炭化物によって構成されている。拡散抑制層１４は、例えば、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる１種の単層もしくは２種以上の積層によって構成されている。
【００４０】
図４Ａ、図５Ａにおいて、層間絶縁膜１３は、拡散抑制層１５と共通の材料で構成されていてもよい。また、スイッチ層２２と中間電極２３がお互いに接する際のそれぞれの面において、中間電極２３の面積がスイッチ層２２の面積より小さい場合、各メモリセル１０は、中間電極２３と接するスイッチ層２２の面において、中間電極２３に接していない箇所を覆うように設けられた拡散抑制層１５を有していることが好ましい。このとき、拡散抑制層１５は、スイッチ層２２の面において、中間電極２３に接していない箇所に接している。
【００４１】
第１電極２１および中間電極２３は、スイッチ層２２への酸素の拡散を抑制する金属材料によって構成されていることが好ましい。具体的には、第１電極２１および中間電極２３は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、酸化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されていることが好ましい。
【００４２】
図６は、スイッチ素子２０の断面構成の一変形例を表したものである。スイッチ素子２０は、さらに、スイッチ層２２を挟み込む拡散抑制層２４，２５を有している。拡散抑制層２４は、第１電極２１とスイッチ層２２との間に設けられており、スイッチ層２２の表面に接している。拡散抑制層２５は、中間電極２３とスイッチ層２２との間に設けられており、スイッチ層２２の表面に接している。拡散抑制層２４，２５は、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。拡散抑制層２４，２５は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている。拡散抑制層２４，２５の材料構成が互いに異なる場合、各々の拡散抑制層２４，２５の厚さが異なっていてもよい。第１電極２１および中間電極２３が拡散抑制層２４，２５とは異なる材料で構成されている場合、拡散抑制層２４，２５は、第１電極２１および中間電極２３よりも、スイッチ層２２への酸素の拡散を抑制する効果の高い材料で構成されていることが好ましい。第１電極２１および中間電極２３が拡散抑制層２４，２５と共通の材料で構成されていてもよい。この場合、拡散抑制層２４が第１電極２１の一部を構成し、拡散抑制層２５が中間電極２３の一部を構成していることになる。
【００４３】
第１電極２１および中間電極２３が拡散抑制層２４，２５とは異なる電極材料で構成されている場合、拡散抑制層２４，２５の膜厚は酸素拡散抑制の効果およびプロセスの観点から、０．１ｎｍから５００ｎｍの範囲となっていることが望ましい。拡散抑制層２４，２５は、例えば窒化ハフニウム（ＨｆＮ）や窒化ジルコニウム（ＺｒＮ）、窒化タンタル（ＴａＮ）のような比較的抵抗が高い材料で構成されている場合は、拡散抑制層２４，２５の膜厚は、例えば０．１ｎｍから１０ｎｍ程度に薄く調整されていることが好ましい。
【００４４】
拡散抑制層２４，２５は、例えば、窒化ケイ素（ＳｉＮ）のような絶縁性がある膜であってもよい。この場合、拡散抑制層２４，２５は、スイッチ素子２０のスイッチ特性に悪影響を及ぼさない程度に薄くなっていることが好ましい。拡散抑制層２４，２５は、例えば、膜厚が例えば０．１ｎｍから５ｎｍの窒化ケイ素（ＳｉＮ）膜となっていることが好ましい。
【００４５】
図７Ａ、図７Ｂ、図７Ｃは、メモリセルアレイ１の一部の断面構成の一変形例を表したものであり、これまで上記で挙げてきた構成を組み合わせた例を表したものである。図７Ａは、図４Ａの構成を有するスイッチ素子２０を備えたメモリセル１０およびその周囲の断面構成の一例を表したものである。図７Ｂは、図７Ａのメモリセルアレイ１において、拡散抑制層１４がメモリ素子３０の側壁まで覆っているときの、メモリセル１０およびその周囲の断面構成の一例を表したものである。図７Ｃは、図７Ｂのメモリセルアレイ１において、拡散抑制層１５が取り除かれたときの、メモリセル１０およびその周囲の断面構成の一例を表したものである。これらの例のように、拡散抑制層１４がスイッチ層２２と層間絶縁膜１３との間に配置されていることにより、層間絶縁膜１３からスイッチ層２２への酸素拡散が抑制される。特に層間絶縁膜１３がＳｉＯｘ等の酸化物からなる場合には、拡散抑制層１４がスイッチ層２２と層間絶縁膜１３との間に配置されていることにより、層間絶縁膜１３からスイッチ層２２への酸素拡散が抑制される。なお、スイッチ層２２への酸素拡散の抑制の観点からは、図７Ａ、図７Ｂに示したように、スイッチ層２２が、酸化物ではない層のみと接していることが好ましい。
【００４６】
（メモリセル１０のＩＶ特性）
次に、メモリセル１０のＩＶ特性について説明する。図８〜図１１は、メモリセル１０の書き込み時（例えば、順バイアス）および消去時（例えば、逆バイアス）における印加電圧と電極に流れる電流値との関係を表したものである。実線は電圧印加時におけるＩＶ特性を、点線は印加電圧を減少方向に掃引した際のＩＶ特性を表している。
【００４７】
図８は、スイッチ素子２０のＩＶ特性を表したものである。スイッチ素子２０に順バイアス（ここでは、書き込み電圧）が印加されると、スイッチ素子２０では、印加電圧の増加に伴って電流が上昇し、ある閾値電圧（スイッチング閾値電圧）を超えるとＯＴＳ動作により急激に電流が増大、あるいは抵抗が低くなり、オン状態となる。この後、印加電圧を減少させていくと、スイッチ素子２０の電極に流れる電流値は徐々に減少する。例えば、スイッチ素子２０を構成する材料および形成条件にもよるが、増加時とほぼ同等の閾値電圧で急激に抵抗が上昇してオフ状態となる。なお、図８中のＨ１がスイッチ素子２０の選択比である。
【００４８】
図９は、メモリ素子３０のＩＶ特性を表したものである。図９からわかるように、メモリ素子３０では、印加電圧の増加に伴って電流値が上昇し、ある閾値電圧においてメモリ層３１の抵抗変化層における伝導パスの形成による書き込み動作が行われ、メモリ層３１が低抵抗状態へと変化して電流が増大する。即ち、メモリ素子３０は、書き込み電圧の印加によって低抵抗状態となり、この低抵抗状態は印加電圧停止後も維持される。
【００４９】
図１０は、メモリセル１０のＩＶ特性を表したものである。メモリセル１０の書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、スイッチ素子２０およびメモリ素子３０のＩＶ曲線Ａ１，Ｂ１を合わせた図１０のＩＶ曲線Ｃ１となる。このようなメモリセル１０では、例えば、Ｖ／２バイアス方式において、メモリセル１０の読み出し電圧（Ｖread）がＩＶ曲線Ｃ１上の、２か所の急峻な抵抗変化を迎える電圧の間（図１０の矢印Ａの範囲）の電圧に設定され、Ｖread／２がＶreadの半分の電圧に設定される。これにより、ＶreadバイアスとＶread／２バイアスとの電流比で定義される選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１０のＩＶ曲線Ｃ１は、スイッチ素子２０のＩＶ曲線Ａ１と、メモリ素子３０のＩＶ曲線Ｂ１とを合わせたものであるので、スイッチ素子２０の閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくクロスポイントアレイサイズを大きくすることが可能となり、メモリセルアレイ１の更なる大容量化が可能となる。
【００５０】
これは、読み出し動作だけでなく、書き込み動作についても同様である。図１１は、図１０と同様に、メモリセル１０のＩＶ特性を表したものである。上述したように、クロスポイントアレイでは、対象のメモリセル１０と同じビット線ＢＬあるいはワード線ＷＬに多数のビットが接続されている。このため、図１１に示したように、Ｖwrite/２とＩＶ曲線Ｃ１の点線のＳｅｔ状態のＩＶループの交点で示される、Ｖwrite／２にバイアスされた非選択時のリーク電流が大きいと、非選択のメモリセル１０で誤書き込みを生じる虞がある。よって、書き込み動作では、メモリ素子３０を書き込む際に必要な電流が得られる電圧に書き込み電圧Ｖwriteが設定されたうえで、Ｖwrite／２にバイアスされた非選択のメモリセル１０が誤書き込みを生じない程度のリーク電流に抑えることが好ましい。即ち、Ｖwrite／２にバイアスされた非選択時のリーク電流が小さければ小さいほど、大規模なクロスポイントアレイを誤書き込みなく動作させることができる。従って、書き込み動作時もスイッチ素子２０のオン／オフ比を大きくすることが、メモリセルアレイ１の大容量化につながる。
【００５１】
一方、逆バイアス（ここでは消去電圧）が印加されると、スイッチ素子２０の消去電圧印加時における電流値の変化は、書き込み電圧を印加した際と同様の挙動を示す（図８のＩＶ曲線Ａ２）。これに対して、メモリ素子３０の消去電圧印加時における電流値の変化は、消去閾値電圧以上の電圧印加によって、低抵抗状態から高抵抗状態へと変化する（図９のＩＶ曲線Ｂ２）。更に、メモリセル１０の消去電圧印加時における電流値の変化は、書き込み電圧印加時と同様に、スイッチ素子２０のＩＶ曲線Ａ２とメモリ素子３０のＩＶ曲線Ｂ２とを合わせたものとなる（図１０または図１１のＩＶ曲線Ｃ２）。
【００５２】
なお、Ｖ／２バイアス方式では、例えば、読み出しバイアスが書き込み側に設定された場合でも、Ｖreset／２バイアスでの消去時のリーク電流が問題となる。即ち、リーク電流が大きい場合は、意図しない誤消去が生じる恐れがある。従って、正バイアスを印加する場合と同様に、スイッチ素子２０のオン／オフ比を大きく、オフ時のリーク電流を小さくするほど、クロスポイントアレイの大規模化に有利となる。即ち、メモリセルアレイ１の大容量化につながる。
【００５３】
ところで、図８〜図１１からわかるように、スイッチ素子２０、メモリ素子３０およびメモリセル１０は、消去電圧が印加されたときにも、書き込み電圧が印加されたときと同様のＩＶカーブが得られる。つまり、スイッチ素子２０、メモリ素子３０およびメモリセル１０は、双方向特性を有している。スイッチ素子２０、メモリ素子３０およびメモリセル１０のＩＶ特性は、実際には、素子ごとにばらつきを持っている。そのため、メモリセルアレイ１に含まれる複数の（例えば１２０個の）メモリセル１０は、例えば、図１２に模式的に示したような、閾値電圧ばらつきを有している。なお、図１２において、黒塗りした箇所は、素子ごとのＩＶカーブにばらつきが存在していることを示している。
【００５４】
図１２の書き込み時のＩＶ特性において、右側のＩＶカーブは、スイッチ素子２０がオフしているときのメモリセル１０のＩＶカーブである。そのため、右側のＩＶカーブのばらつきは、メモリ素子３０の閾値電圧ばらつきを表している。また、図１２の書き込み時のＩＶ特性において、左側のＩＶカーブは、メモリ素子３０がオンしているときのメモリセル１０のＩＶカーブである。そのため、左側のＩＶカーブのばらつきは、スイッチ素子２０の閾値電圧ばらつきを表している。図１２の書き込み時のＩＶ特性において、右側のＩＶカーブと、左側のＩＶカーブとの間の隙間が、読み出しマージンＲＭである。この読み出しマージンＲＭが広ければ広いほど、クロスポイントアレイの大規模化に有利となる。即ち、メモリセルアレイ１の大容量化につながる。
【００５５】
（スイッチ素子２０の閾値電圧ばらつき）
次に、スイッチ素子２０の閾値電圧ばらつきを検証するために行った種々の実験について説明する。
【００５６】
（実験その１）
実験その１では、５つの試料（試料０１〜０５）を作成した。各試料の表面に、多数のスイッチ素子２０を形成した。各試料を、以下のようにした形成した。まず、ＭＯＳトランジスタ回路とＴｉＮからなる第１電極２１を露出した状態で基板上に複数形成し、基板の表面を逆スパッタによってクリーニングする。次に、窒素をチャンバー内に流しながら、ＴｅターゲットおよびＢ4Ｃターゲットを同時にスパッタすることにより、ＴｉＮからなる第１電極２１の上に、ＢＣＴｅＮ層を２０ｎｍ成膜した。続いて、ＢＣＴｅＮ層の表面に、Ｗ層を３０ｎｍ成膜した。その後、パターニングを行うことにより、ＴｉＮからなる第１電極２１と、ＢＣＴｅＮ層からなるスイッチ層２２と、Ｗ層からなる中間電極２３が積層されたスイッチ素子２０を基板上に多数形成した。このようにして形成した試料に対して、３２０℃、２時間の熱処理を行った。実験その１において、チャンバー内の真空度を、図１３に示したように試料ごとに変えた。なお、チャンバー内の真空度を変えるために、試料ごとにスパッタ装置を変えた。
【００５７】
上記のようにして形成した各試料に対してＸＰＳ分析を行い、各試料におけるスイッチ素子２０の各元素の組成を導出し、その結果酸素以外の元素比がほぼ同一であることを確認した。図１４に、各試料におけるスイッチ素子２０の酸素含有量を示した。図１４から、チャンバー内の真空度が大きいほど、スイッチ素子２０の酸素含有量も大きくなることがわかった。
【００５８】
次に、試料ごとに、１２０個のスイッチ素子２０に対して最大電流が８０ｍＡとなるように、各試料に設けたトランジスタのゲート電圧を調整し、ソース−ドレイン電圧を０Ｖから６Ｖまで０．１Ｖずつ上昇させ、急峻に抵抗変化したときの電圧を測定した。図１５に、試料０５に設けた１２０個のスイッチ素子２０から得られた測定結果を示した。図１６から、スイッチ素子２０に印加する電圧がプラスであってもマイナスであっても、同様のＩＶカーブが得られており、スイッチ素子２０が双方向特性を有していることを確認することができた。また、スイッチ素子２０に印加する電圧がプラスであってもマイナスであっても、１２０個のスイッチ素子２０の閾値電圧には、ばらつきΔＶｔｈ１があることがわかった。
【００５９】
次に、試料ごとに得られた、１２０個のスイッチ素子２０の閾値電圧のばらつきの標準偏差を求めた。図１６に、求めた標準偏差を、横軸を酸素含有量、縦軸を閾値電圧のばらつきの標準偏差とするグラフ上に、試料ごとにプロットした。図１６から、酸素含有量が大きいほど、閾値電圧ばらつきが大きいことがわかった。つまり、成膜前のチャンバー内の真空度が悪いほど、スイッチ素子２０の酸素含有量が増加し、それに伴い、閾値電圧ばらつきが悪化することがわかった。特に、酸素量が５ａｔ％を境に、閾値電圧ばらつきが急峻に悪化していることがわかる。ある成膜装置においては、チャンバー内の真空度が１．０Ｅ−５Ｐａ台で成膜を行うが、この辺りの真空度で成膜を開始すると、酸素含有量が５ａｔ％を超えて、閾値電圧ばらつきが大きく悪化してしまう。そのため、より酸素含有量を減らして閾値電圧ばらつきを抑えるには、成膜前のチャンバー内の真空度を１．０Ｅ−６Ｐａ、または、それよりも良い状態にした上で、成膜を行うことが好ましい。そのようにすることにより、スイッチ層２２の酸素含有量が、５ａｔ％以下となり、スイッチ素子２０の閾値電圧のばらつきが低く抑えられる。また、成膜前に酸素含有量を減らすために使用するターゲットのプリスパッタの十分な実施や、酸素を吸着するゲッター材料の放電、チャンバーのベーキングの十分な実施等の方法が考えられる。
【００６０】
必ずしも明らかではないが、ＢＣＴｅＮのようなカルコゲナイド材料中に酸素が少量でも存在すると、酸素と、Ｔｅあるいは他の元素との結合により、結合した元素の部分的な偏析が生じ、それによって閾値電圧ばらつきが生じ始めるものと思われる。酸素含有量が５ａｔ％を超えると、Ｔｅ−Ｏや他の元素と酸素との結合の割合も増加して、カルコゲナイド材料内の広い範囲に大きな偏析が生じ、それによって閾値電圧ばらつきが急激に大きくなっていくと考えられる。実際に、図１７に示した、酸素含有量が７ａｔ％のＢＣＴｅＮ層のＴＥＭ写真によると、ＢＣＴｅＮ層のいたるところで偏析が生じていることがわかる。従って、酸素含有量は少なければ少ないほど、閾値電圧等のスイッチ素子特性が安定し、閾値電圧ばらつきが減少すると推定できる。
【００６１】
スイッチ特性は、カルコゲン元素（Ｔｅ）のＯＴＳ特性により得られている。そのため、Ｂ、ＣまたはＮと、他の元素との組み合わせだけではなく、カルコゲン元素と他の元素との組み合わせでもスイッチ素子特性は得られる。このことから、カルコゲン元素（Ｔｅ）に対する酸素の量が増えるに従い、閾値電圧ばらつきが大きくなることが理解できる。スイッチ素子材料を構成する元素としては、例えば、１３族（Ｂ、Ａｌ、Ｇａ）、１４族（Ｃ、Ｓｉ、Ｇｅ）、１５族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）等の元素が挙げられる。これらの元素を用いることにより、抵抗が大きく下がることがなく、さらに、カルコゲン元素と組み合わせて組成の調整を行うことで抵抗値が保持されることがないスイッチ素子特性を得ることができる。そのようなスイッチ素子特性を得ることのできるスイッチ素子材料としては、例えば、ＧａＴｅＮ、ＧｅＴｅＮ、ＡｓＧｅＳｉＮＴｅなどが挙げられる。また、スイッチ素子特性が損なわれない範囲であれば、例えば、Ｔｉ、Ｚｒ、Ｈｆ等の遷移金属元素や、Ｍｇ、Ｇｄ等の他の金属元素がカルコゲン元素に添加されても構わない。そのようなスイッチ素子材料として、例えば、ＭｇＢＴｅＮが挙げられる。これらの元素とカルコゲン元素を組み合わせたスイッチ素子材料中に含まれる酸素をできるだけ少なくすることで、閾値電圧ばらつきを小さくすることが可能である。
【００６２】
（実験その２）
実験その２では、２つの試料（試料０６、０７）を作成した。各試料の表面に、多数のスイッチ素子２０を形成した。各試料を、以下のようにした形成した。まず、試料０６について説明する。ＭＯＳトランジスタ回路とＴｉＮからなる第１電極２１を露出した状態で基板上に複数形成し、基板の表面を逆スパッタによってクリーニングした。次に、ＴｉＮからなる第１電極２１の上に、スパッタによりＳｉＮｘ層を成膜した。次に、試料０６を一旦、チャンバーから大気中に取り出したのち、試料０６をフォトリソグラフィ工程に投入し、ＳｉＮｘ層にコンタクトホールを形成した。次に、試料０６の表面を逆スパッタによりクリーニングしたのち、コンタクトホール内に１０ｎｍのＴｉＮ層を形成する。続いて、窒素をチャンバー内に流しながら、スパッタにより、ＴｉＮ層の表面に２０ｎｍのＢＣＴｅＮ層を形成し、さらに、ＢＣＴｅＮ層の表面に、３０ｎｍのＷ層を形成した。このときのＢＣＴｅＮ層の組成が、実験その１におけるＢＣＴｅＮ層の組成と同じである。その後、パターニングを行うことにより、ＴｉＮからなる第１電極２１と、ＢＣＴｅＮ層からなるスイッチ層２２と、Ｗ層からなる中間電極２３が積層されたスイッチ素子２０を基板上に多数形成した。このようにして、ＴｉＮからなる第１電極２１およびＷ層からなる中間電極２３に挟まれたＢＣＴｅＮと、それらの周囲をＳｉＮｘが覆う構造の試料０６を作成した。この試料０６に対して、３２０℃、２時間の熱処理を行った。なお、上記のプロセスにおいて、ＳｉＮｘ層の代わりに、ＳｉＯｘ層を形成することにより、試料０７を形成した。
【００６３】
次に、試料ごとに、１２０個のスイッチ素子２０に対して最大電流が８０ｍＡとなるように、各試料に設けたトランジスタのゲート電圧を調整し、ソース−ドレイン電圧を０Ｖから６Ｖまで０．１Ｖずつ上昇させ、急峻に抵抗変化したときの電圧を測定した。次に、試料ごとに得られた、１２０個のスイッチ素子２０の閾値電圧のばらつきの標準偏差を求めた。図１８に、求めた標準偏差を、試料ごとに示した。図１８から、スイッチ素子２０の周囲がＳｉＮｘ層で囲まれている場合、スイッチ素子２０の閾値電圧ばらつきが小さくなっているが、スイッチ素子２０の周囲がＳｉＯｘ層で囲まれている場合、スイッチ素子２０の閾値電圧ばらつきが大きくなっていることがわかった。
【００６４】
スイッチ素子材料を形成した際に、スイッチ素子２０と接する層に酸素が含まれている場合、成膜中やプロセス中の高温や熱処理によってスイッチ素子材料中へ酸素が拡散して酸素含有量が増加したと考えられる。実験その１によれば、スイッチ素子材料ＢＣＴｅＮ中の酸素含有量が５ａｔ％以下の場合は、閾値電圧ばらつきは０．１を下回る。一方、実験その２で層間膜としてＳｉＮｘ層を用いた場合は、スイッチ素子材料中の酸素含有量は膜中いずれの場所も５ａｔ％以下であると推定される。一方で実験その２で層間膜としてＳｉＯｘ層を用いた場合は、酸素が層間膜からスイッチ素子２０中へ拡散し、ＳｉＯｘと接するスイッチ素子材料の表面あるいはスイッチ素子材料全体の酸素含有量が５ａｔ％以上に増加する。その結果、Ｔｅやその他の元素との結合により偏析が生じやすくなり、閾値電圧ばらつきが生じるようになると考えられる。
【００６５】
（実験その３）
実験その３では、２つの試料（試料０８、０９）を作成した。各試料の表面に、多数のスイッチ素子２０を形成した。各試料を、以下のようにした形成した。まず、試料０８について説明する。ＭＯＳトランジスタ回路とＴｉＮからなる第１電極２１を露出した状態で基板上に複数形成し、基板の表面を逆スパッタによってクリーニングした。次に、窒素をチャンバー内に流しながら、ＴｉＮからなる第１電極２１の上にＢＣＴｅＮ層を成膜し、ＢＣＴｅＮ層の表面にＷ層を成膜した。その後、パターニングを行うことにより、ＴｉＮからなる第１電極２１と、ＢＣＴｅＮ層からなるスイッチ層２２と、Ｗ層からなる中間電極２３が積層されたスイッチ素子２０を基板上に多数形成した。最後に、各スイッチ素子２０全体をＳｉＮ層で覆った。これらの工程において、大気中や酸素にスイッチ層が一度も触れないようにプロセスを行った。このようにして形成した試料０８とは異なり、３２０℃、２時間の熱処理を行った。なお、上記のプロセスにおいて、基板上に形成した多数のスイッチ素子２０が大気暴露やアッシング等の酸素を利用した工程を経過した後に各スイッチ素子２０全体をＳｉＮｘ層で覆うことにより、試料０９を形成した。
【００６６】
図１９に、試料０８のＴＥＭ写真を示した。図２０に、試料０９のＴＥＭ写真を示した。図２１に、各試料のスイッチ素子２０の閾値電圧ばらつきを示した。図１９では、スイッチ素子２０の周囲に酸化膜が形成されていないが、図２０では、スイッチ素子２０の周囲に酸化膜が形成されていることがわかった。この酸化膜はＳｉやスイッチ素子２０に含まれる元素の酸化物である。これは層間絶縁膜１３としてＳｉＮｘを用いたとしても、途中のプロセスでスイッチ素子２０が大気暴露により酸素にさらされたり、レジストリムーブのためのアッシング工程で酸素にさらされたりすることで、スイッチ層２２と層間絶縁膜１３との間に酸化物が生成してしまうことを意味している。図２１から、試料０８のスイッチ素子２０の閾値電圧ばらつきは、試料０９のスイッチ素子２０の閾値電圧ばらつきよりも非常に小さくなっていることがわかった。このことから、実験２のように意図して酸化膜を形成した場合、あるいは実験その３のようにプロセスによって意図せずに酸化膜が形成された場合でも、結果としてスイッチ層２２の周囲に酸化膜が存在しスイッチ層２２と触れている場合、スイッチ素子２０の閾値電圧ばらつきが大きく悪化していると考えられる。したがって、スイッチ素子２０の周囲が酸化膜ではない層のみと接する素子構造を作成することで、閾値電圧ばらつきを小さくすることが可能である。
【００６７】
次に、本実施の形態のメモリセルアレイ１の効果について説明する。
【００６８】
実験その２より、スイッチ素子２０に接する層に酸化物が用いられている場合、スイッチ素子２０の酸素含有量が増加し、スイッチ素子２０の閾値電圧ばらつきが大きくなってしまう。従って、メモリセル１０を覆う絶縁層を形成する場合には、その絶縁層として、ＳｉＯｘなどの酸化層ではなく、ＳｉＮｘなどの窒化層を用いることで、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。また、層間絶縁膜１３が酸化物や酸素を多く含む場合、拡散抑制層１４をスイッチ素子２０の側面に設け、層間絶縁膜１３が直接、スイッチ素子２０の側面に接しないようにすることで、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
【００６９】
スイッチ層２２が、メモリ素子３０に酸素が使われるＲＲＡＭや、酸素が添加されたＰＣＭメモリ材料と組み合わせて使用される場合などには、スイッチ層２２の上下の電極（第１電極２１および中間電極２３）からの酸素の拡散によりスイッチ層２２の酸素含有量が増加することも考えられる。また、メモリセルアレイ１では、層間絶縁膜１３が使用されるので、同様に上下方向からの酸素の拡散が考えられる。しかし、そのような場合であっても、本実施の形態において、少なくともスイッチ層２２の上下の電極（第１電極２１および中間電極２３）が、スイッチ層２２への酸素の拡散を抑制する金属材料によって構成されているときには、スイッチ層２２への酸素の拡散を抑制することができる。その結果、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。また、本実施の形態において、スイッチ層２２と、第１電極２１および中間電極２３との間に拡散抑制層２４，２５が設けられている場合にも、スイッチ層２２への酸素の拡散を抑制することができる。その結果、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
【００７０】
また、第１電極２１および第２電極３２が層間絶縁膜１３に埋め込まれた構造となっている場合に、第１電極２１に直接、スイッチ層２２が接するとき、スイッチ層２２の上面または下面の一部が、第１電極２１で覆われないことがある。特に、第１電極２１の線幅が細くなっているときに、スイッチ層２２の上面または下面の一部が、第１電極２１で覆われないことがある。このような場合であっても、本実施の形態において、スイッチ層２２が直接、層間絶縁膜１３に接することがないように、スイッチ層２２と層間絶縁膜１３との間に拡散抑制層１５が設けられている場合には、スイッチ層２２への酸素の拡散を抑制することができる。その結果、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
【００７１】
＜２．変形例＞
以下に、上記実施の形態のメモリセルアレイ１の変形例について説明する。なお、以下では、上記実施の形態と共通の構成要素に対しては、上記実施の形態で付されていた符号と同一の符号が付される。また、上記実施の形態と異なる構成要素の説明を主に行い、上記実施の形態と共通の構成要素の説明については、適宜、省略するものとする。
【００７２】
［変形例Ａ］
図２２は、上記実施の形態のメモリセルアレイ１の一変形例を表したものである。本変形例では、メモリセルアレイ１において、スイッチ素子２０がビット線ＢＬに接して設けられており、さらに、クロスポイントだけでなく、ビット線ＢＬの延在方向に延在して設けられている。これにより、ビット線ＢＬあるいはワード線ＷＬとなる層と同時にスイッチ素子層あるいはメモリ素子層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができ、プロセス工程を削減可能となる。本変形例では、スイッチ層２２に直接、接している層（例えば、第１電極２１、中間電極２３および周囲の層間絶縁膜１３）が、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。これにより、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
【００７３】
［変形例Ｂ］
図２３は、上記実施の形態のメモリセルアレイ１の一変形例を表したものである。本変形例では、拡散抑制層１４，１５，２４，２５が設けられておらず、スイッチ層２２が直接、層間絶縁膜１３等に接している。本変形例では、スイッチ層２２に直接、接している層（例えば、第１電極２１、中間電極２３および層間絶縁膜１３）が、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。これにより、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。なお、本変形例において、スイッチ素子２０を形成する際に、上述の実験その１の試料０１〜０３と同様の製造プロセスを実行することが好ましい。このようにすることにより、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
【００７４】
［変形例Ｃ］
上記実施の形態および変形例Ａ，Ｂにおいて、ワード線ＷＬまたはビット線ＢＬがメモリセルアレイ１の積層方向に延在していてもよい。この場合、各ワード線ＷＬと、各ビット線ＢＬとは、メモリセルアレイ１の積層面内方向において互いに対向することになり、各メモリセル１０に含まれるスイッチ素子２０およびメモリ素子３０は、メモリセルアレイ１の積層面内方向に直列に接続されることになる。
【００７５】
以上、実施の形態およびその変形例Ａ〜Ｃを挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
【００７６】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
を備えた
スイッチ素子。
（２）
前記スイッチ層は、印加電圧を所定の閾値電圧以上に上げることにより低抵抗状態に変化し、前記閾値電圧より低い電圧に下げることにより高抵抗状態に変化する
（１）に記載のスイッチ素子。
（３）
前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間とは異なる位置に設けられており、絶縁性の窒化物、絶縁性の炭化物、または絶縁性のホウ化物によって構成されている
（１）または（２）に記載のスイッチ素子。
（４）
前記拡散抑制層は、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる少なくとも１種の単層もしくは２種以上の積層によって構成されている
（３）に記載のスイッチ素子。
（５）
前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間に設けられている
（１）または（２）に記載のスイッチ素子。
（６）
前記拡散抑制層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
（５）に記載のスイッチ素子。
（７）
前記拡散抑制層は、膜厚が０．１ｎｍから５ｎｍの窒化ケイ素（ＳｉＮ）膜である
（５）に記載のスイッチ素子。
（８）
前記第１電極、前記第２電極は、前記スイッチ層への酸素の拡散を抑制する金属材料によって構成されている
（１）ないし（７）のいずれか１つに記載のスイッチ素子。
（９）
前記第１電極、前記第２電極は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、酸化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
（８）に記載のスイッチ素子。
（１０）
前記スイッチ層は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ａｂ）およびビスマス（Ｂｉ）から選ばれる少なくとも１種の元素をさらに含む
（１）ないし（９）のいずれか１つに記載のスイッチ素子。
（１１）
前記スイッチ層は、ホウ素（Ｂ）、炭素（Ｃ）、ケイ素（Ｓｉ）および窒素（Ｎ）から選ばれる少なくとも１種の元素をさらに含む
（１）ないし（１０）のいずれか１つに記載のスイッチ素子。
（１２）
前記スイッチ層は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮおよびＢＣＳｉＴｅＮのうちのいずれかの組成を含む
（１１）に記載のスイッチ素子。
（１３）
前記スイッチ層の酸素含有量は、５ａｔ％以下となっている
（１）ないし（１２）のいずれか１つに記載のスイッチ素子。
（１４）
前記スイッチ層は、酸化物ではない層のみと接している
（１）ないし（１３）のいずれか１つに記載のスイッチ素子。
（１５）
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
を備えた
スイッチ素子。
（１６）
複数のメモリセルを備え、
各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子
を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
を有する記憶装置。
（１７）
複数のメモリセルを備え、
各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子
を含み、
前記スイッチ素子は、
第１電極と、
前記第１電極に対向配置された第２電極と、
前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
を有する記憶装置。
【００７７】
本出願は、日本国特許庁において２０１５年３月３１日に出願された日本特許出願番号第２０１５−０７３０５４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【００７８】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
2016158430.tif 000003
【図２Ａ】
2016158430.tif 000004
【図２Ｂ】
2016158430.tif 000005
【図３】
2016158430.tif 000006
【図４Ａ】
2016158430.tif 000007
【図４Ｂ】
2016158430.tif 000008
【図５Ａ】
2016158430.tif 000009
【図５Ｂ】
2016158430.tif 000010
【図６】
2016158430.tif 000011
【図７Ａ】
2016158430.tif 000012
【図７Ｂ】
2016158430.tif 000013
【図７Ｃ】
2016158430.tif 000014
【図８】
2016158430.tif 000015
【図９】
2016158430.tif 000016
【図１０】
2016158430.tif 000017
【図１１】
2016158430.tif 000018
【図１２】
2016158430.tif 000019
【図１３】
2016158430.tif 000020
【図１４】
2016158430.tif 000021
【図１５】
2016158430.tif 000022
【図１６】
2016158430.tif 000023
【図１７】
2016158430.tif 000024
【図１８】
2016158430.tif 000025
【図１９】
2016158430.tif 000026
【図２０】
2016158430.tif 000027
【図２１】
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【図２２】
2016158430.tif 000029
【図２３】
2016158430.tif 000030
【国際調査報告】
2016158430.tif 000031
2016158430.tif 000032
2016158430.tif 000033
2016158430.tif 000034