【事件の表示】
　特許第６００８１４５号発明「電力用半導体装置」の特許異議申立事件について，次のとおり決定する。
【結　論】
　特許第６００８１４５号の請求項１ないし８に係る特許を維持する。
【理　由】
第１　手続の経緯
　特許第６００８１４５号（以下，「本件特許」という。）の請求項１ないし８に係る特許についての出願は，平成２３年２月８日に出願された特願２０１２−５２２４２０号（国内優先権の優先日：平成２２年６月３０日）の一部について，平成２６年１１月１８日に新たに特願２０１４−２３３４０４号として特許出願され，平成２８年９月２３日に特許の設定登録がされ，その後，その特許について，特許異議申立人番場大円により特許異議の申立てがされたものである。
第２　本件発明
　本件特許の請求項１ないし８に係る発明（以下，それぞれ「本件発明１ないし８」という。）は，それぞれ，その特許請求の範囲の請求項１ないし８に記載された事項により特定されるものである。
第３　申立理由の概要
　特許異議申立人は，以下の証拠方法を提出し，各本件発明１ないし８について以下の様に主張している。
　１　本件発明１ないし５は，（１）甲第１号証と甲第３ないし甲第６号証に記載された発明により進歩性を有しない（取消理由１），（２）甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明により進歩性を有しない（取消理由２），(３）甲第７号証と甲第１ないし甲第６号証に記載された発明により進歩性を有しない（取消理由３）から，請求項１ないし５に係る特許は，特許法第２９条第２項の規定に違反し取り消されるべきものである。
　２　本件発明６は，（１）甲第１号証と甲第３ないし甲第６及び甲第８号証に記載された発明により進歩性を有しない（取消理由１），（２）甲第２号証と甲第１及び甲第３ないし甲第６及び甲第８号証に記載された発明により進歩性を有しない（取消理由２），（３）甲第７号証と甲第１ないし甲第６及び甲第８号証に記載された発明により進歩性を有しない（取消理由３）から，請求項６に係る特許は，特許法第２９条第２項の規定に違反し取り消されるべきものである。
　３　本件発明７は，（１）甲第１号証と甲第３ないし甲第７号証に記載された発明により進歩性を有しない（取消理由１），（２）甲第２号証と甲第１及び甲第３ないし甲第７号証に記載された発明により進歩性を有しない（取消理由２），（３）甲第７号証と甲第１ないし甲第６号証に記載された発明により進歩性を有しない（取消理由３）から，請求項７に係る特許は，特許法第２９条第２項の規定に違反し取り消されるべきものである。
　４　本件発明８は，（１）甲第１号証と甲第２ないし甲第６号証に記載された発明により進歩性を有しない（取消理由１），（２）甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明により進歩性を有しない（取消理由２），（３）甲第７号証と甲第１ないし甲第６号証に記載された発明により進歩性を有しない（取消理由３）から，請求項８に係る特許は，特許法第２９条第２項の規定に違反し取り消されるべきものである。
（証拠方法）
甲第１号証：特開２００１−９４０９５号公報
甲第２号証：特開平１１−７４５２４号公報
甲第３号証：特開平１１−３０７７６８号公報
甲第４号証：Ｋｅｖｉｎ　Ｍａｔｏｃｈａ，　Ｚａｃｈａｒｙ　Ｓｔｕｍ，　Ｓｔｅｖｅ　Ａｒｔｈｕｒ，　Ｇｒｅｇ　Ｄｕｎｎｅ，　ａｎｄ　Ｌｊｕｂｉｓａ　Ｓｔｅｖａｎｏｖｉｃ，　”　９５０　Ｖｏｌｔ　４Ｈ−ＳｉＣＭＯＳＦＥＴｓ：ＤＣ　ａｎｄ　Ｔｒａｎｓｉｅｎｔ　Ｐｅｒｆｏｒｍａｎｃｅ　ａｎｄ　Ｇａｔｅ　Ｏｘｉｄｅ　Ｒｅｌｉａｂｉｌｉｔｙ”，　Ｍａｔｅｒｉａｌｓ　Ｓｃｉｅｎｃｅ　Ｆｏｒｕｍ　Ｖｏｌｓ．６００−６０３（２００９），　ｐｐ.１１３１−１１３４
甲第５号証：特開２０１０−２５８３８６号公報
甲第６号証：特開２０１０−２５８３８５号公報
甲第７号証：特開２００３−６９０１６号公報
甲第８号証：特開２００４−３０４１７４号公報
第４　甲号証の記載
　１　甲第１号証の記載及び甲１発明
（１）　甲第１号証
甲第１号証には，図面と共に次の記載がある。（下線は当審において付加した。以下同じ。）
　ア　「【０００１】
【発明の属する技術分野】
本発明は，炭化珪素半導体装置
縦型パワーＭＯＳＦＥＴ
　イ　「【０００８】本発明は上記問題に鑑みてなされ，ガードリングのリング数が少なくしても高耐圧が得られるガードリング構造を備えた炭化珪素半導体装置及びその製造方法を提供することを目的とする。」
　ウ　「【００２５】
【発明の実施の形態】以下，本発明を図に示す実施形態について説明する。
（第１実施形態）本実施形態に示される
縦型パワーＭＯＳＦＥＴ
【００２６】縦型パワーＭＯＳＦＥＴは，
炭化珪素からなるｎ
＋
型基板１
ｎ
-
型炭化珪素エピタキシャル層（以下，ｎ
−
型エピ層という）２
【００２７】セル領域は，複数のＭＯＳＦＥＴで構成されている。本実施形態では，ＭＯＳＦＥＴとして，プレーナ型ＭＯＳＦＥＴを採用している。
【００２８】セル領域におけるｎ-型エピ層２の表層部には，炭化珪素からなる所定深さを有するｐ＋型ベース領域３が複数離間して形成されている。このうち，セル領域の最も外周に位置するｐ＋型ベース領域３ａ（以下，引き抜き用ベース領域３ａという）は，キャリア（正孔）引き抜き用のセルとして働くものであり，それより内周側に位置するものはＭＯＳＦＥＴとして働くものである。
【００２９】ｐ＋型ベース領域３のうちＭＯＳＦＥＴとして働くものには，表層部の所定領域に，該ベース領域３よりも浅い
ｎ
＋
型ソース領域４
【００３０】さらに
，ｐ
＋
型ベース領域３の上面およびｎ
＋
型ソース領域４の上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている
ゲート絶縁膜７の上にはポリシリコンからなるゲート電極層８が形成されており，このゲート電極層８はＬＴＯ（Ｌｏｗ　　Ｔｅｍｐｅｒａｔｕｒｅ　　Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され，ソース電極１０はｎ
＋
型ソース領域４およびｐ
＋
型ベース領域３と接している。また，ｎ
＋
型基板１の裏面には，ドレイン電極１１が形成されている。
【００３１】一方，外周部領域は，ｎ−型エピ層２の表層部においてセル領域を囲むように形成された接合用ｐ＋型層２０と，ｎ-型エピ層２の表層部において接合用ｐ＋型層２０を数周囲むように形成された複数のｐ＋型ウェル領域２１とを備えて構成されている。
【００３２】
接合用ｐ
＋
型領域２０は，引き抜き用ベース領域３ａから外側に所定長さ有して延設されており，図１とは別断面でソース電極１０と電気的に接続されている
この接合用ｐ
＋
型領域２０の上には，厚肉形成された絶縁膜２３を介してゲート電極層８が形成されている。そして，このゲート電極層８が絶縁膜９を介してゲート電極２４と電気的に接続されている。
【００３３】ｐ＋型ウェル領域２１はガードリングを構成するものであり，接合用ｐ＋型領域２０から所定間隔Ｄおきに複数個形成されている。そして，ｐ＋型ウェル領域２１のうち，最も外周に位置するもの（以下，最外周ｐ＋型ウェル領域という）２１ａは，それより内周に位置するｐ＋型ウェル領域２１よりも幅広に構成されていると共に，外周側が内周側よりも接合深さが深くされた段付き形状で構成されている。この最外周ｐ＋型ウェル領域２１ａは，外周側の接合深さが深い部分の方が内周側の浅い部分よりも低濃度となっている。」
　エ　「【００５４】続いて，フォトリソグラフィ工程を経て，接合用ｐ-型領域２０上に所定膜厚の酸化膜（ＳｉＯ2　）２３を形成する。
【００５５】〔図５（ｃ）に示す工程〕熱酸化によってウェハ全面に熱酸化膜７を形成する。この
熱酸化膜７がゲート酸化膜を構成
　オ　図１には，以下のものが記載されている。
「
炭化珪素よりなる半導体基板１と，
前記半導体基板１上の上面に形成されたｎ
−
型炭化珪素エピタキシャル成長層２と，
前記ｎ
−
型炭化珪素エピタキシャル成長層２の表層の一部に複数形成されたｐ
＋
型ベース領域３と，
前記ｐ
＋
型ベース領域３の各々の表層の一部に形成されたｎ
＋
型のソース領域４と，
前記ｎ
−
型炭化珪素エピタキシャル成長層２の表層のｐ
＋
型ベース領域３とは別の領域に形成された接合用ｐ
＋
型領域２０と，
複数の前記ｐ
＋
型ベース領域３とｎ
＋
型のソース領域４の上および接合用ｐ
＋
型領域２０上の前記ｐ
＋
型ベース領域３側に形成されたゲート絶縁膜７と，
接合用ｐ
＋
型領域２０上の前記ｐ
＋
型ベース領域３側とは反対側に厚肉形成された絶縁膜２３と，
前記絶縁膜２３及び前記ゲート絶縁膜７上に形成されたゲート電極層８と，
前記ｐ
＋
型ベース領域３上に形成されたソース電極１０とソース領域４と接続するソースコンタクトホールと，
ゲート電極層８と電気的に接続されたゲート電極２４と，
炭化珪素よりなる半導体基板１の裏面に設けられたドレイン電極１１と，
を備えた縦型パワーＭＯＳＦＥＴ。
（２）甲１発明
　前記（１）ウの「接合用ｐ＋型領域２０は，引き抜き用ベース領域３ａから外側に所定長さ有して延設されており，図１とは別断面でソース電極１０と電気的に接続されている。」（【００３２】参照）の記載と，前記（１）オの「前記ｐ＋型ベース領域３上に形成されたソース電極１０とソース領域４と接続するソースコンタクトホール」という記載は，「接合用ｐ＋型領域２０」と「ｐ＋型ベース領域３」がいずれも「ソース電極１０」に接続されていることから，「前記ｐ＋型ベース領域３上に形成されたソース領域４と接続するソースコンタクトホール，および，前記接合用ｐ＋型領域２０上に形成されたウェルコンタクトホールを介して，前記ｐ＋型ベース領域３と前記接合用ｐ＋型領域２０が電気的に接続するソース電極１０」が記載されている。
　したがって,甲第１号証には，次の発明（以下，「甲１発明」という。）が記載されていると認められる。
「炭化珪素よりなる半導体基板１と，
前記半導体基板上の上面に形成されたｎ−型炭化珪素エピタキシャル成長層２と，
前記炭化珪素エピタキシャル成長層２の表層の一部に複数形成されたｐ＋型ベース領域３と，
前記ｐ＋型ベース領域３の各々の表層の一部に形成されたｎ＋型のソース領域４と，
前記ｎ−型炭化エピタキシャル成長層２の表層のｐ＋型ベース領域３とは別の領域に形成された接合用ｐ＋型領域２０と，
複数の前記ｐ＋型ベース領域３とｎ＋型のソース領域４の上および接合用ｐ＋型領域２０上の前記ｐ＋型ベース領域３側に形成されたゲート絶縁膜７と，接合用ｐ＋型領域２０上の前記ｐ＋型ベース領域３側とは反対側に厚肉形成された絶縁膜２３と，
前記絶縁膜２３及び前記ゲート絶縁膜７上に形成されたゲート電極層８と，前記ｐ＋型ベース領域３上に形成されたソース領域４と接続するソースコンタクトホール，および，前記接合用ｐ＋型領域２０上に形成されたウェルコンタクトホールを介して，前記ｐ＋型ベース領域３と前記接合用ｐ＋型領域２０が電気的に接続するソース電極１０と，
ゲート電極層８と電気的に接続されたゲート電極２４と，
炭化珪素よりなる半導体基板の裏面に設けられたドレイン電極１１と，
を備えた縦型パワーＭＯＳＦＥＴ。」
　２　甲第２号証の記載と甲２発明
（１）甲第２号証
　甲第２号証には，次のとおりの記載がある。
　ア　「【請求項１９】　　第１導電型の低抵抗層（３０１）と，
この低抵抗層上に形成された第１導電型で該低抵抗層よりも高抵抗の第１の半導体層（３０２）と，
前記第１の半導体層の所定領域に形成されたユニットセルと，
前記ユニットセルが形成されたセル領域の周囲に設けられ，前記第１の半導体層（３０２）の表層部において該セル領域から離れる方向へ延設された素子分離用の第２導電型の素子分離層（３０７）と，
前記素子分離層上に絶縁膜（３０９）を介して配置され，該素子分離層よりも前記セル領域の外側に張り出して延設されたフィールドプレート（３２２）と，
前記ユニットセルと前記素子分離層とに電気的に接触する第１の電極（３１２）と，前記半導体基板の裏面側に電気的に接触する第２の電極（３１３）とを備えており，
前記フィールドプレートの下部に配置された前記絶縁膜と前記第１の半導体層との間には，前記第１の半導体層よりも高抵抗の第１導電型の半導体薄膜層（３０８）が形成されていることを特徴とする炭化珪素半導体装置。」
　イ　「【０００１】
【発明の属する技術分野】本発明は，半導体装置及びその製造方法に関し，特に，絶縁ゲート型電界効果トランジスタ（以下，パワーＭＯＳＦＥＴという）等，とりわけ
縦型パワーＭＯＳＦＥＴ
　ウ　「【００８５】図１７に示すように，本実施形態ではセル領域にプレーナ型のＭＯＳＦＥＴを形成している。プレーナ型ＭＯＳＦＥＴの全体的な構成は，図１に示した溝ゲート型のＭＯＳＦＥＴと比較すると，溝を形成せずにチャネル形成用の薄膜層３０４を形成している点で相違しているが，その他の点についてはほぼ同様であるため，相違点についてのみ具体的に説明し，同様の部分については省略する。
【００８６】プレーナ型ＭＯＳＦＥＴは，
ｎ
+
型炭化珪素半導体基板３０１とｎ
-
型炭化珪素半導体層３０２
ｎ
−
型炭化珪素半導体層３０２の表層部に形成された複数のｐ型炭化珪素半導体層（以下，ｐ型ベース領域という）３０３
ゲート電極３０６
３１３はドレイン電極
３２０は，ゲート電極層３０６と電気的に接続されたゲート電極
【００８７】セル領域の外周部領域には，ブレークダウン防止用のｐ型領域３０７と，フィールドプレートを成す電極３２２とが備えられている。
ｐ型領域３０７はｎ
-
型エピタキシャル層３０２の表層部に形成されており，絶縁膜３０９に形成されたコンタクトホールを介して電極３２２と接触している
【００８８】さらに，フィールドプレートを成す電極３２２の下部において，ｎ−型エピタキシャル層３０２の上部には，ｎ−型エピタキシャル層３０２よりも不純物濃度が低いｎ-型薄膜層（薄膜半導体層）３０８が備えられている。具体的には，ｎ−型エピタキシャル層３０２の不純物濃度は２×１０16ｃｍ-3であり，ｎ--型薄膜層３０８は不純物濃度が１×１０15ｃｍ-3，膜厚が０．３μｍで構成されている。また，ｎ-型薄膜層３０８のセル領域から離れる方向への幅は，ドレイン電極３１３とソース電極３１２の間に逆バイアスが印加されたときにおいても空乏層がｎ-型薄膜層３０８内で終端する程度になっている。」
　エ　「【００９４】〔図１９（ｂ）に示す工程〕ｎ-型炭化珪素半導体層３０２の表層部のうち，セル形成予定領域にイオン注入を行いｐ型ベース層３０３を形成する。
〔図１９（ｃ）に示す工程〕ｐ型ベース層３０３上を含むｎ−型炭化珪素半導体層３０２上にエピタキシャル成長法によって不純物濃度がｎ−型炭化珪素半導体層３０２よりも低いｎ-型薄膜層３５０を形成する。このｎ−型薄膜層３５０がチャネル形成用の表面チャネル層３０４を構成すると共に，上記したように熱酸化膜３０９の界面における電界強度を低減する役割を果たすｎ-型薄膜層３０８を構成する。
【００９５】このように，チャネル形成用の表面チャネル層３０４を形成する工程と，ｎ−型薄膜層３０８を形成する工程とを兼用することにより，従来に比して別途工程を増加させることなくｎ−型薄膜層３０８を形成することができる。
〔図２０（ａ）に示す工程〕ｎ型不純物をイオン注入し，
ｐ型ベース層３０３上の所定領域にｎ
＋
型ソース領域３０５
　オ　「【００９９】〔図２０（ｃ）に示す工程〕フォトリソグラフィ工程を経て，ｐ型領域３０７上に所定膜厚の酸化膜（ＳｉＯ2　）３６０を形成する。
〔図２１（ａ）に示す工程〕熱酸化によってウェハ全面に熱酸化膜３０９を形成する。この
熱酸化膜３０９がゲート酸化膜を構成
【０１００】〔図２１（ｂ）に示す工程〕熱酸化膜３０９上を含むウェハ上に層間絶縁膜３１８を形成する。この後，層間絶縁膜３１８にコンタクトホールを形成したのち，アルミ配線をパターニングし，ゲート電極３２０，ソース電極３１２及びフィールドプレートとなる電極３２２を形成する。そして，
ゲート電極３２０
ウェハの裏面にドレイン電極３１３を形成
　カ　図１７には，以下のものが記載されている。
「
ｎ
＋
型炭化珪素半導体基板３０１と，
前記半導体基板３０１上に形成されたｎ
−
型炭化珪素半導体層３０２と，
前記ｎ
−
型炭化珪素半導体層３０２の一部に複数形成されたｐ型ベース層３０３と，
複数の前記ｐ型ベース層３０３の各々の表層の一部に形成されたｎ
＋
型ソース層３０５と，
前記ｎ
−
型炭化珪素半導体層３０２の，前記ｐ型ベース層３０２とは別の領域に形成されたｐ型領域３０７と，
複数のｐ型ベース層３０３と前記ｎ
＋
型ソース層３０５の上及び前記ｐ型領域３０７上のｐ型ベース層３０３側に形成された酸化膜３０９と，
前記ｐ型領域３０７上の前記ｐ型ベース層３０３側とは反対側に形成された酸化膜３６０と，
前記酸化膜３６０上及び前記酸化膜３０９上に形成されたゲート電極層３０６と，
ｐ型ベース層３０３上に形成されたコンタクトホールと，
ゲート電極層３０６と電気的に接続されたゲート電極３２０と，
炭化珪素半導体基板の裏面に設けられたドレイン電極３１３と，
を備えた縦型パワーＭＯＳＦＥＴ。
（２）甲２発明
　したがって，甲第２号証には，次の発明（以下，「甲２発明」という。）が記載されているものと認められる。
「ｎ＋型炭化珪素半導体基板３０１と，
前記半導体基板３０１上に形成されたｎ−型炭化珪素半導体層３０２と，
前記ｎ−型炭化珪素半導体層３０２の一部に複数形成されたｐ型ベース層３０３と，
複数の前記ｐ型ベース層３０３の各々の表層の一部に形成されたｎ＋型ソース層３０５と，
前記ｎ−型炭化珪素半導体層３０２の，前記ｐ型ベース層３０２とは別の領域に形成されたｐ型領域３０７と，
複数のｐ型ベース層３０３と前記ｎ＋型ソース層３０５の上及び前記ｐ型領域３０７上のｐ型ベース層３０３側に形成された酸化膜３０９と
前記ｐ型領域３０７上の前記ｐ型ベース層３０３側とは反対側に形成された酸化膜３６０と，
前記酸化膜３６０上及び前記酸化膜３０９上に形成されたゲート電極層３０６と，
ｐ型ベース層３０３上に形成されたソースコンタクトホールと，
ゲート電極層３０６と電気的に接続されたゲート電極３２０と，
炭化珪素半導体基板の裏面に設けられたドレイン電極３１３と，
を備えた縦型パワーＭＯＳＦＥＴ。」
　３　甲第３号証の記載と甲３発明
（１）甲第３号証
　甲第３号証には，次のとおりの記載がある。
　ア　「【０００１】
【発明の属する技術分野】本発明は，
炭化珪素半導体装置
縦型パワーＭＯＳＦＥＴ
【０００２】
【従来の技術】本発明者らは，半導体装置のチップ外周領域における耐圧向上を図るべく特願平１０−６０１９０号を出願している。そして，この
特願平１０−６０１９０号
【０００３】図５に示すように，半導体装置は，セル領域と，セル領域の外周を囲むように形成された外周部領域とを有して構成されている。セル領域は，プレーナ型パワーＭＯＳＦＥＴで構成されており，ゲート電極１０１に所定の電圧を印加することによって，
ベース領域１０２
【０００４】セル領域の外周部領域には，セル領域を囲むように，ブレークダウン防止用の素子分離層を構成するｐ型領域１１０と，ガードリングを構成する所定幅のｐ型領域１１１とが備えられている。ｐ型領域１１０及びｐ型領域１１１は，ｎ−型炭化珪素半導体層１０４の表層部に形成されている。ｐ型領域１１１は複数個形成されており，ｐ型領域１１０からセル領域の外側に向かって所定間隔おきに配置されている。
【０００５】そして，ｐ型領域１１１のうち，最もセル領域から離れた位置にあるものは，フィールドプレートを構成する電極１１２に電気的に接続されている。さらに，ガードリング構造を構成する複数のｐ型領域１１１のそれぞれの間，ｐ型領域１１１とｐ型領域１１０との間，及びｐ型領域１１１のうち最外周に位置するものからさらにセル領域の外側（セル領域から離れる側）において，ｎ−型炭化珪素半導体層１０４の上部には，ｎ-型エピタキシャル層１０４よりも不純物濃度が低いｎ−型薄膜層１１３が備えられている。具体的には，ｎ-型薄膜層１１３は不純物濃度が１×１０16ｃｍ-3，膜厚が０．３μｍで構成されている。つまり，ｎ−型薄膜層１１３はｎ−型炭化珪素半導体層１０４よりも低濃度となっている。」
　イ　図５には，以下のものが記載されている。
　「
ソース領域１０３が形成されているｐ型のベース領域１０２上に形成されたソースコンタクトホール，およびｐ型領域１１０上に形成されたウェルコンタクトホール，およびｐ型領域１１０上に形成されたウェルコンタクトホールを介して，ｐ型領域とｐ型領域１１０とを電気的に接続するソース電極１０６，
を備えた炭化珪素半導体装置。」
（２）甲３発明
　甲第３号証には，次の発明（以下，「甲３発明」という。）が記載されていると認められる。
「ソース領域１０３が形成されているｐ型のベース領域１０２に形成されたソースコンタクトホール，およびｐ型領域１１０上に形成されたウェルコンタクトホール，およびｐ型領域１１０上に形成されたウェルコンタクトホールを介して，ｐ型領域とｐ型領域１１０とを電気的に接続するソース電極１０６を備えた炭化珪素半導体装置。」
　４　甲第４号証の記載と甲４発明
（１）甲第４号証
　甲第４号証には次の通りの記載がある。（翻訳は，特許異議申立書に添付された甲第４号証の抄訳文に基づいて当審が記載したものである。）
　ア　「Clamped　inductive　switching　was　performed　on　packaged　SiC　DMOSFETs　with　a　high-side　SiC　Shottky　diode　in　parallel　with　the　inductive　load.　Turn-on　and　turn-off　waveforms　are　shown　in　Figures　5　and　6,　respectively,　In　addition　to　supporting　a　DC　current　of　5　Amps(current　density　J=250　A/cm2),　these　devices　also　withstand　the　capacitive　surge　current　of　11　Amps(J=550　A/cm2)　during　turn-on.　In　these　devices,　
turn-on　and　turn　off　time　is　limited　to　20ns
（訳）クランプされた誘導性スイッチングが，誘導負荷と並列なハイサイドＳｉＣショットキーダイオードを有するパッケージされたＳｉＣ　ＤＭＯＳＮＦＥＴで実行される。スイッチのオン・オフの波形は図５及び図６に各々で示されている。５Ａ（電流密度Ｊ＝２５０Ａ／ｃｍ２）の直流電流をサポートすることに加え，これらのデバイスは，スイッチがオンされている間，１１Ａ（電流密度Ｊ＝５５０Ａ／ｃｍ２）の容量性サージ電流に耐えることもできる。これらのデバイスにおいて，外部１０Ωゲート抵抗を用いて，
スイッチのオン・オフ時間は２０ｎｓに限られる
　イ　「Figure　5　SiC　DMOSFET　turn-on　waveform　switching　5　Amps　at　
600　Volts.
(訳)　　図５　
６００Ｖ
　ウ　「Figure　6　SiC　DMOSFET　turn-off　waveform　switching　5　Amps　at　
600　Volts.
(訳)　図６　
６００Ｖ
（２）甲４発明
　前記（１）イ，ウより電源の変動は６００Ｖであり，前記（１）アよりスイッチのオン・オフ時間は２０ｎｓであるから，甲第４号証には，次の発明（以下，「甲４発明」という。）が記載されていると認められる。
「３０Ｖ／ｎｓのスイッチング速度で動作するＳｉＣ　ＭＯＳＦＥＴ。」
５　甲第５号証の記載と甲５発明
（１）甲第５号証
　　　甲第５号証には，次のとおりの記載がある。
「【００１３】
　　そして，ｐ型ベース層３３とｎ−型ドリフト層３２との間のｐｎ接合部における電界強度のピークが炭化珪素の絶縁破壊電界強度（例えば，約２ＭＶ／ｃｍ）に達する前に，ゲートトレンチ３５底部の
ゲート酸化膜３６が酸化膜の絶縁破壊電界強度（例えば，約１０ＭＶ／ｃｍ
（２）甲５発明
　甲第５号証には，次の発明（以下，「甲５発明」という。）が記載されていると認められる。
「ゲート酸化膜の絶縁破壊強度が１０ＭＶ／ｃｍであること。」
　６　甲第６号証の記載と甲６発明
（１）甲第６号証
　　　甲第６号証には，次のとおりの記載がある。
　「【００１５】
　図１３に示すように，ＵＭＯＳＦＥＴにおいては，ｐ型ベース領域３３とｎ−型ドリフト層３２との間のｐｎ接合部４１における電界強度のピークが炭化珪素の絶縁破壊電界強度（例えば，約２ＭＶ／ｃｍ）に達する前に，ゲートトレンチ３５底部の
ゲート酸化膜３６が酸化膜の絶縁破壊電界強度（例えば，約１０ＭＶ／ｃｍ）
【００１６】
　ここで，シリコン半導体を用いた場合，シリコンの絶縁破壊電界強度は約０．２ＭＶ／ｃｍであり，
酸化膜の絶縁破壊電界強度（例えば，約１０ＭＶ／ｃｍ）
（２）甲６発明
　甲第６号証には，次の発明（以下，「甲６発明」という。）が記載されていると認められる。
「ゲート酸化膜の絶縁破壊強度が１０ＭＶ／ｃｍであること。」
　７　甲第７号証の記載と甲７発明
（１）甲第７号証
　　　甲第７号証には，次のとおりの記載がある。
　ア　「【００２４】
【発明の実施の形態】（第１実施形態）図１に，本発明の第１実施形態における半導体装置を示す。図１（ａ）は半導体装置のレイアウト図（上面図），図１（ｂ）は図１（ａ）のＡ−Ａ断面図，図１（ｃ）は図１（ａ）のＢ−Ｂ断面図である。
【００２５】図１に示すように，
ｎ
＋
型基板１の上には，例えば不純物濃度が１×１０
17
ｃｍ
-3
以下とされたｎ
-
型層２が形成されている。
【００２６】セル部は次のように構成されている。
ｎ
−
型層２の表層部には，このｎ
−
型層２の表面で終端するｐ型チャネルウェル３が形成されている
【００２７】また，
ｐ型チャネルウェル３の表層部には，このｐ型チャネルウェル３の表面で終端するｎ
+
型ソース領域５が形成
【００２８】また，ｐ型チャネルウェル３の表層部のうちｎ+型ソース領域５を挟んでチャネル領域６が形成される部位の反対側には，ｐ+型コンタクト領域７が形成されている。
【００２９】また，半導体基板の表面のうち少なくともチャネル領域６の上には，
ゲート酸化膜８を介してＰｏｌｙ−Ｓｉゲート９が形成されている。
【００３０】さらに，
ｎ
+
型基板１の裏面側にはドレイン電極１３が形成されている。
【００３１】一方，外周部耐圧部は次のように構成されている。ｎ−型層２の表層部には，このｎ-型層２の表層部で終端する
外周部ｐ型ウェル領域１４
【００３２】また，ｐ+型ウェル領域１４の表面には，ゲート酸化膜８と共に厚さ１．２μｍの
フィールド酸化膜１６が形成されている
【００３３】そして，これらゲート絶縁膜８およびフィールド酸化膜１６を介してＰｏｌｙ−Ｓｉゲート９が延設され，Ｐｏｌｙ−Ｓｉゲート９を覆うように熱酸化膜１０および層間絶縁膜１１が形成されていると共に，層間絶縁膜１１の上に
ソース電極１２およびゲート電極１７
【００３４】さらに，ｐ+型ウェル領域１４よりも外周において，ｎ−型層２の表面にはｎ+型領域１８が形成され，このｎ+型領域１８の表面にはｎ+型領域１８と電気的に接続されたＥＱＲ１９が形成が形成されている。」
　イ　図１には，以下の内容が記載されている。
「
ｎ型基板１と，
　
ｎ型基板上の上面に形成されたｎ
−
型層２と，
　
ｎ
−
型層２の表層の一部に複数形成されたｐ型チャネルウェル３と，
　
前記複数のｐ型チャネルウェル３の各々の表層の一部に形成されたｎ
＋
型ソース領域５と，
　
前記ｐ型チャネルウェル３とは，別の領域に形成された外周部ｐ型ウェル領域１４と，
　
前記ｐ型チャネルウェル３とｎ
＋
型ソース領域５及び外周部ｐ型ウェル領域１４上の前記前記ｐ型チャネルウェル３側に形成されたゲート絶縁膜８と，
　
前記外周部ｐ型ウェル領域１４の前記ｐ型チャネルウェル３側と反対側に形成されたフィールド酸化膜１６と，
　
前記フィールド酸化膜１６及び前記ゲート絶縁膜上に形成されたＰｏｌｙ−Ｓｉゲート電極９と，
　
前記ｐ型チャネルウェル３内に形成されたコンタクトホール，及び前記外周部ｐ型ウェル領域１４上に形成されたコンタクホールを介して前記ｐ型チャネルウェル３と前記外周部ｐ型ウェル領域１４とを電気的に接続するソース電極１２と，
　
前記Ｐｏｌｙ−Ｓｉゲート電極９と電気的に接続されたゲート電極１７と，
ｎ型基板１の裏面に設けられたドレイン電極１３と，
　
を備えた縦型ＭＯＳ型パワー半導体装置。
（２）甲７発明
　一般に「ゲート酸化膜」と「フィールド酸化膜」の膜厚は，フィールド酸化膜のほうが膜厚が大きいという技術常識を考慮すると，甲第７号証には，次の発明（以下，「甲７発明」という。）が記載されていると認められる。
「ｎ型基板１と，
　ｎ型基板上の上面に形成されたｎ−型層２と，
　ｎ−型層２の表層の一部に複数形成されたｐ型チャネルウェル３と，
　前記複数のｐ型チャネルウェル３の各々の表層の一部に形成されたｎ＋型ソース領域５と，
　前記ｐ型チャネルウェル３とは，別の領域に形成された外周部ｐ型ウェル領域１４と，
　前記ｐ型チャネルウェル３とｎ＋型ソース領域５及び外周部ｐ型ウェル領域１４上の前記前記ｐ型チャネルウェル３側に形成されたゲート絶縁膜８と，
　前記外周部ｐ型ウェル領域１４の前記ｐ型チャネルウェル３側と反対側に形成されたフィールド酸化膜１６と，
　前記フィールド酸化膜１６及び前記ゲート絶縁膜８上に形成されたＰｏｌｙ−Ｓｉゲート電極９と，
　前記ｐ型チャネルウェル３内に形成されたコンタクトホール，及び前記外周部ｐ型ウェル領域１４上に形成されたコンタクホールを介して前記ｐ型チャネルウェル３と前記外周部ｐ型ウェル領域１４とを電気的に接続するソース電極１２と，
　前記Ｐｏｌｙ−Ｓｉゲート電極９と電気的に接続されたゲート電極１７と，
　ｎ型基板１の裏面に設けられたドレイン電極１３と，
　を備えた縦型ＭＯＳ型パワー半導体装置。」
　８　甲第８号証の記載と甲８発明
（１）甲第８号証
　　　甲第８号証には，次のとおりの記載がある。
「【００５２】
　ここで，第２のソース電極９を形成するフォトリソグラフィーの位置合わせ精度を考えると，第２のソース電極９は第１のソース電極８よりも少なくとも１μｍ以上広く作ることが好ましい。このようにすることによって，１μｍの位置合わせずれがあっても，第１のソース電極８の上面および側面を第２のソース電極９で覆うことができる。
【００５３】
　　次に，図２（ｇ）に示す工程で，塩素系ガスを用いたＲＩＥによってアルミニウム膜１６（図２（ｆ）に示す）をパターニングする。これにより，ゲート絶縁膜６の上にゲート電極１０を形成すると同時に，ゲート電極１０と同一材料のアルミニウムからなり，第１のソース電極８の上面および側面を完全に覆う第２のソース電極９を形成する。
【００５４】
　　次に，図２（ｈ）に示す工程で，基板上に，第２のソース電極９およびゲート電極１０を覆う厚さ１μｍのシリコン酸化膜からなる層間絶縁膜１１を形成する。その後，ＣＦ4やＣＨＦ3等のフッ化炭素系のガスを用いたＲＩＥを行うことにより，層間絶縁膜１１に第２のソース電極９およびゲート電極１０に到達するコンタクトホール１２を開口する。このとき，第２のソース電極９およびゲート電極１０の材料であるアルミニウムがエッチングストッパーの役目を果たす。」
（２）甲８発明
　前記（１）の【００５２】には，フォトリソグラフィーの位置合わせ精度誤差として１μｍであることが記載され，また，【００５４】には，層間絶縁膜１１の厚みが１μｍであることが記載されているから，甲第８号証には，次の発明（以下，「甲８発明」という。）が記載されていると認められる。
　「フォトリソグラフィーの位置合わせ精度誤差と層間絶縁膜の厚みが同程度であること。」
第５　申立理由についての判断
　１　本件発明１について
（１）取消理由１について
　前記第３の１（１）について，本件発明１は，甲第１号証と甲第３ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明１と甲１発明の対比　　
　まず，本件発明１と甲１発明とを対比する。
（ア）甲１発明の「炭化珪素よりなる半導体基板１」は，本件発明１の「炭化珪素半導体基板」に相当する。
（イ）甲１発明の「半導体基板上１の上面に形成されたｎ−型炭化エピタキシャル成長層２」は，縦型ＭＯＳＦＥＴがオン状態の際，キャリアである電子がドレインに印加された電圧によってドリフトして移動する半導体層として機能するから，前記（ア）を考慮すると，本件発明１の「前記炭化珪素半導体基板の第１の主面に形成された第１導電型の炭化珪素材料を用いたドリフト層」に相当する。
（ウ）甲１発明の「前記炭化珪素エピタキシャル層の表層の一部に複数形成されたｐ＋型ベース領域３」は，前記（イ）を考慮すると，本件発明１の「前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域」に相当する。
（エ）甲１発明の「前記ｐ＋型ベース領域３の各々の表層の一部に形成されたｎ＋型のソース領域４」は，前記（ウ）を考慮すると，本件発明１の「複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域」に相当する。
（オ）甲１発明の「前記ｎ−型炭化珪素エピタキシャル成長層２の表層のｐ＋型ベース領域３とは別の領域に形成された接合用ｐ＋型領域２０」は，前記（イ），（ウ）を考慮すると，本件発明の「前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域」に相当する。
（カ）甲１発明の「複数の前記ｐ＋型ベース領域３とｎ＋型のソース領域４の上および接合用ｐ＋型領域２０上の前記ｐ＋型ベース領域３側に形成されたゲート絶縁膜７」は，前記（ウ）ないし（オ）を考慮すると，本件発明１の「複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜」に相当する。
（キ）甲１発明の「接合用ｐ＋型領域２０上の前記ｐ＋型ベース領域３側とは反対側に厚肉形成された絶縁膜２３」は，絶縁膜として厚肉形成されているとの記載からゲート絶縁膜よりも膜厚が大きいものと認められるので，前記（ウ），（オ），（カ）を考慮すると，本件発明１の「前記第２のウェル領域の上の前記第１ウェル領域側とは反対型に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
（ク）甲１発明の「前記絶縁膜２３及び前記ゲート絶縁膜７上に形成されたゲート電極層８」は，前記カ，キを考慮すると，本件発明１の「前記フィールド絶縁膜上及び前記ゲート絶縁膜上に形成されたゲート電極」に相当する。
（ケ）甲１発明の「前記炭化珪素よりなる半導体基板１の裏面に設けられたドレイン電極１１」は，前記（ア）を考慮すると，本件発明１の「前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極」に相当する。
（コ）甲１発明の「縦型パワーＭＯＳＦＥＴ」は，本件発明１の「電力用半導体装置」に相当する。
　すると，本件発明１と甲１発明とは，下記（サ）の点で一致し，下記（シ）の点で相違する。
（サ）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
　を備えた電力用半導体装置。」
（シ）相違点
　相違点（１）
　本件発明１では，「前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし，直線ＰＱ上で前記ウェルコンタクトホールの位置（Ｑ）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ）までの距離をｘＲとして，ｄｏｘを前記ゲート絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態の前記ドレイン電極の電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数１である」のに対して，甲１発明では、前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明１では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲１発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明１では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲１発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　相違点（１）について検討する。
　本件発明１は，高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において，スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる，信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり（本件明細書【００１２】参照），当該絶縁破壊が起こるメカニズムとして，電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに，ＭＯＳＦＥＴのドレイン電圧，すなわち，ドレイン電極の電圧が急激に上昇し，このドレイン電圧の上昇により，オフ状態時になるとＰウェルとＮ−ドレイン層との間にできる空乏層容量を介して，ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している（本件明細書【０００６】）。そして，ゲートパッド下のＰウェルの面積は非常に大きいので，ゲートパッド下のＰウェルに変位電流が流れると，面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために，Ｐウェル内に無視し得ない値の電圧が発生し，その結果，Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位を発生し，ゲート電極とソース電極間の絶縁破壊を引き起こすことから（本件明細書【０００９】参照），第２ウェル領域内のウェルコンタクトホールからの距離が最も大きい位置とウェルコンタクホールを結ぶ直線領域において，ゲート絶縁膜の絶縁破壊を引き起こさないという技術的課題に対する解決手段を見いだしたのが本件発明１と解される。ここで，この技術的課題については，本件発明１が特定の構造を有する電力用半導体装置について変位電流の流れに着目して独自に見いだしたものであり，甲第１号証，甲第３ないし甲第６号証を含めて当該技術的課題は開示されておらず，また，一般に知られている公知の技術的課題とも認められない。
　そして，相違点（１）として記載された所定の数式関係は，本件発明１において見いだした独自の技術的課題に対する解決手段と位置づけられ，想到することは当業者にとって困難である。
　以上の検討から，本件発明１は，当業者が甲第１号証と甲第３ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　したがって，本件発明１は甲第１号証と甲第３ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明１に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
（２）取消理由２について
　前記第３の１（２）について，本件発明１は，甲第２号証と甲第１及び甲第３ないし甲第６号証により進歩性を有しないという点について検討する。
　ア　本件発明１と甲２発明の対比
　まず，本件発明１と甲２発明とを対比する。
（ア）甲２発明の「ｎ＋型炭化珪素半導体基板３０１」は，本件発明１の「炭化珪素半導体基板」に相当する。
　
（イ）甲２発明の「前記半導体基板３０１上に形成されたｎ−型炭化珪素半導体層３０２」は，前記（ア）を考慮すると，本件発明１の「前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層」に相当する。
（ウ）甲２発明の「前記ｎ−型炭化珪素半導体層３０２の一部に複数形成されたｐ型ベース層３０３」は，縦型ＭＯＳＦＥＴがオン状態の際，キャリアである電子がドレインに印加された電圧によってドリフトして移動する半導体層として機能するから，前記（ア），（イ）を考慮すると，本件発明１の「前記炭化珪素半導体基板の第１の主面に形成された第１導電型の炭化珪素材料を用いたドリフト層」に相当する。
（エ）甲２発明の「複数の前記ｐ型ベース層３０３の各々の表層の一部に形成されたｎ＋型ソース層３０５」は，前記（ウ）を考慮して，本件発明１の「前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域」に相当する。
（オ）甲２発明の「前記ｎ−型炭化珪素半導体層３０２の，前記ｐ型ベース層３０２とは別の領域に形成されたｐ型領域３０７」は，前記（イ），（ウ）を考慮して，本件発明１の「前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と」に相当する。
（カ）甲２発明の「複数のｐ型ベース層３０３と前記ｎ＋型ソース層３０５の上及び前記ｐ型領域３０７上のｐ型ベース層３０３側に形成された酸化膜３０９」は，ゲート酸化膜として機能するとの記載（前記第２の２（１）オ【００９９】参照）から，前記（ウ）ないし（オ）を考慮して，本件発明１の「複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜」に相当する。
（キ）甲２発明の「前記ｐ型領域３０７上の前記ｐ型ベース層３０３側とは反対側に形成された酸化膜３６０」は，所定の膜厚を有することが記載されており（前記第２の２（１）オ【００９９】参照），ゲート酸化膜は一般に薄膜層であることから，前記（ウ）を考慮して，本件発明１の「前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
（ク）甲２発明の「前記酸化膜３６０上及び前記酸化膜３０９上に形成されたゲート電極層３０６」は，前記（カ），（キ）を考慮して，本件発明１の「前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極」に相当する。
（ケ）甲２発明の「炭化珪素半導体基板の裏面に設けられたドレイン電極３１３」は，前記（ア）を考慮して，「前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極」に相当する。
（コ）甲２発明の「縦型パワーＭＯＳＦＥＴ」は，本件発明１の「電力用半導体装置」に相当する。
　すると，本件発明１と甲２発明とは，下記（サ）の点で一致し，下記（シ）の点で相違する。
（サ）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
　を備えた電力用半導体装置。」
（シ）相違点
　相違点（１）
　本件発明１では，「前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし，直線ＰＱ上で前記ウェルコンタクトホールの位置（Ｑ）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ）までの距離をｘＲとして，ｄｏｘを前記ゲート絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態の前記ドレイン電極の電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数１である」のに対して，甲２発明では、前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明１では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲２発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明１では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲２発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　前記相違点（１）について前記１（１）イと同様の理由により，本件発明１は，当業者が甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　したがって，本件発明１は甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明１に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
（３）取消理由３について
　前記第３の１（３）について，本件発明１は，甲第７号証と甲第１ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　
　ア　本件発明１と甲７発明の対比
　　　まず，本件発明１と甲７発明とを対比する。
（ア）甲７発明の「ｎ型基板１」は，下記相違点（２）を除いて，本件発明１の「半導体基板」に相当する。
（イ）甲７発明の「ｎ型基板１上の上面に形成されたｎ−型層２」は，縦型ＭＯＳＦＥＴがオン状態の際，キャリアである電子がドレインに印加された電圧によってドリフトして移動する半導体層として機能するから，前記（ア）を考慮すると，下記相違点（２）を除いて，本件発明１の「前記半導体基板の第１の主面に形成された，第１導電型のドリフト層」に相当する。
（ウ）甲７発明の「ｎ−型層２の表層の一部に複数形成されたｐ型チャネルウェル３」は，前記（イ）を考慮して，本件発明１の「前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域」に相当する。
（エ）甲７発明の「前記複数のｐ型チャネルウェル３の各々の表層の一部に形成されたｎ＋型ソース領域５」は，前記（ウ）を考慮すると，本件発明１の「複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域」に相当する。
（オ）甲７発明の「前記ｐ型チャネルウェル３とは，別の領域に形成された外周部ｐ型ウェル領域１４」は，前記（ウ）を考慮すると，本件発明１の「複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域」に相当する。
（カ）甲７発明の「前記ｐ型チャネルウェル３とｎ＋型ソース領域５及び外周部ｐ型ウェル領域１４上の前記前記ｐ型チャネルウェル３側に形成されたゲート絶縁膜８」は，本件発明１の「複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜」に相当する。
（キ）甲７発明の「前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜１６」は，本件発明１の「前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜」に相当する。
（ク）甲７発明の「前記フィールド酸化膜１６及び前記ゲート絶縁膜８上に形成されたＰｏｌｙ−Ｓｉゲート電極９」は，前記（カ），（キ）を考慮すると，本件発明１の「前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極」に対応する。
（ケ）甲７発明の「ｎ型基板１の裏面に設けられたドレイン電極１３」は，前記（ア）を考慮すると，下記相違点（２）を除いて，「前記半導体基板の第２の主面に設けられたドレイン電極」に相当する。
（コ）甲７発明の「縦型ＭＯＳ型パワー半導体装置」は，本件発明１の「電力用半導体装置」に相当する。
　すると，本件発明１と甲７発明とは，下記（サ）の点で一致し，下記（シ）の点で相違する。
（サ）一致点
　「半導体基板と，
　前記半導体基板の第１の主面に形成された，第１導電型のドリフト層と，前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
　複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記半導体基板の第２の主面に設けられたドレイン電極と，
　を備えた電力用半導体装置。」
（シ）相違点
　相違点（１）
　本件発明１では，「前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし，直線ＰＱ上で前記ウェルコンタクトホールの位置（Ｑ）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ）までの距離をｘＲとして，ｄｏｘを前記ゲート絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態の前記ドレイン電極の電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数１である」のに対して，甲７発明では、前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明１は，炭化珪素基板，炭化珪素材料を用いたドリフト層であるのに対して，甲７発明は，基板及びドリフト層について材料を明記していない点。
　相違点（３）
　本件発明１では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲７発明では，「ソースパッド」を有しない点。
　相違点（４）
　本件発明１では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲７発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　前記相違点（１）について前記１（１）イと同様の理由により，本件発明１は，当業者が甲第７号証と甲第１ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　したがって，本件発明１は甲第７号証と甲第１ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明１に係る特許は特許法第２９条第２項の規定に違反してされたものではない。
２　本件発明２について
（１）取消理由１について
　前記第３の１（１）について，本件発明２は，甲第１号証と甲第３ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
ア　本件発明２と甲１発明の対比　　
　まず，本件発明２と甲１発明とを対比する。
　本件発明２は，本件発明１と一部構成が重なることから，前記１（１）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明２と甲１発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
　複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
　を備える電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明２では，「前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で，Ｐ’Ｑ’間の距離をｘＰ’とし，前記ウェルコンタクトホールの位置（Ｑ’）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ’）までの距離をｘＲ’として，ｄｏｘを前記ゲート絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態の前記ドレイン電極の電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数２である」のに対して，甲１発明では，前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明２では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲１発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明２では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲１発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　相違点（１）について検討する。
　本件発明２は，本件発明１と同様に，高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において，スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる，信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり（本願明細書【００１２】参照），当該絶縁破壊が起こるメカニズムとして，電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに，ＭＯＳＦＥＴのドレイン電圧，すなわち，ドレイン電極の電圧が急激に上昇し，このドレイン電圧の上昇により，オフ状態時になるとＰウェルとＮ−ドレイン層との間にできる空乏層容量を介して，ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している（本願明細書【０００６】）。そして，ゲートパッド下のＰウェルの面積は非常に大きいので，ゲートパッド下のＰウェルに変位電流が流れると，面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために，Ｐウェル内に無視し得ない値の電圧が発生し，その結果，Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位を発生し，ゲート電極とソース電極間の絶縁破壊を引き起こすことから（本願明細書【０００９】参照），
フィールド絶縁膜の下部の第２ウェル領域のうち，第１ウェル領域から遠い側の第２ウェル領域の外周の各位置から最近接のウェルコンタクトホールを結ぶ直線領域において，ゲート絶縁膜の絶縁破壊を引き起こさないという技術的課題
　そして，相違点（１）として記載された所定の数式関係は，本件発明２において見いだした独自の技術的課題に対する解決手段と位置づけられ，想到することは当業者にとって困難である。
　以上の検討から，本件発明２は，当業者が甲第１号証と甲第３ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　したがって，本件発明２は甲第１号証と甲第３ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明２に係る特許は特許法第２９条第２項の規定に違反してされたものではない。
（２）取消理由２について
　前記第３の１（２）について，本件発明２は，甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明２と甲２発明の対比　　
　まず，本件発明２と甲２発明とを対比する。
　本件発明２は，本件発明１と一部構成が重なることから，前記１（２）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明２と甲２発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
　複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
　を備えた電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明２では，「前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で，Ｐ’Ｑ’間の距離をｘＰ’とし，前記ウェルコンタクトホールの位置（Ｑ’）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ’）までの距離をｘＲ’として，ｄｏｘを前記ゲート絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態の前記ドレイン電極の電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数２である」のに対して，甲２発明では，前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明２では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲２発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明２では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲２発明では，「ゲートパッド」を有しない点。　
イ　相違点についての判断
　前記相違点（１）について前記２（１）イと同様の理由により，本件発明２は，当業者が甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
ウ　小括
　本件発明２は，甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明２に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
（３）取消理由３について
　前記第３の１（３）について，本件発明２は，甲第７号証と甲第１ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明２と甲７発明の対比　　
　まず，本件発明２と甲７発明とを対比する。
　本件発明２は，本件発明１と一部構成が重なることから，前記１（３）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明２と甲７発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「半導体基板と，
　前記半導体基板の第１の主面に形成された，第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記半導体基板の第２の主面に設けられたドレイン電極と，
を備えた電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明２では，「前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で，Ｐ’Ｑ’間の距離をｘＰ’とし，前記ウェルコンタクトホールの位置（Ｑ’）から前記ゲート絶縁膜と前記フィールド絶縁膜との境界（Ｒ’）までの距離をｘＲ’として，ｄｏｘを前記ゲート絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態の前記ドレイン電極の電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数２である」のに対して，甲７発明では、前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明２は，炭化珪素基板，炭化珪素材料を用いたドリフト層であるのに対して，甲７発明は，基板及びドリフト層について材料を明記していない点。
　相違点（３）
　本件発明２では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲７発明では，「ソースパッド」を有しない点。
　相違点（４）
　本件発明２では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲７発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　前記相違点（１）について前記２（１）イと同様の理由により，本件発明２は，当業者が甲第７号証と甲第１ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　本件発明２は，甲第７号証と甲第１ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明２に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
　３　本件発明３について
（１）取消理由１について
　前記第３の１（１）について，本件発明３は，甲第１号証と甲第３ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明３と甲１発明の対比　　　
　まず，本件発明３と甲１発明とを対比する。
　本件発明３は，本件発明１と一部構成が重なることから，前記１（１）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明３と甲１発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
　複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
を備える電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明３では，「前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし，直線ＰＱ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ）から最も離れた位置に前記ゲート電極がある位置（Ｓ）と前記ウェルコンタクトホールの位置（Ｑ）との距離をｘＳとして，ｄＦＬを前記フィールド絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態のドレイン電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数３である」のに対して，甲１発明では，前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明３では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲１発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明３では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲１発明では，「ゲートパッド」を有しない点。
　
　イ　相違点に対する判断　
　相違点（１）について検討する。
　本件発明３は，本件発明１と同様に，高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において，スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる，信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり（本件明細書【００１２】参照），当該絶縁破壊が起こるメカニズムとして，電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに，ＭＯＳＦＥＴのドレイン電圧，すなわち，ドレイン電極の電圧が急激に上昇し，このドレイン電圧の上昇により，オフ状態時になるとＰウェルとＮ−ドレイン層との間にできる空乏層容量を介して，ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している（本件明細書【０００６】）。そして，ゲートパッド下のＰウェルの面積は非常に大きいので，ゲートパッド下のＰウェルに変位電流が流れると，面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために，Ｐウェル内に無視し得ない値の電圧が発生し，その結果，Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位を発生し，ゲート電極とソース電極間の絶縁破壊を引き起こすことから（本件明細書【０００９】参照），
第２ウェル領域内のウェルコンタクトホールまでの距離が最も大きい位置から最近接のウェルコンタクトホールを結ぶ直線領域において，フィールド絶縁膜の絶縁破壊を引き起こさないという技術的課題
　そして，相違点（１）として記載された所定の数式関係は，本件発明３において見いだした独自の技術的課題に対する解決手段と位置づけられ，想到することは当業者にとって困難である。
　以上の検討から，本件発明３は，当業者が甲第１号証と甲第３ないし甲第６号証に記載された発明によって容易に発明をすることができたものとは認められない。
　ウ　小括
　したがって，本件発明３は甲第１号証と甲第３ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明３に係る特許は特許法第２９条第２項の規定に違反してされたものではない。
（２）取消理由２について
　前記第３の１（２）について，本件発明３は，甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明３と甲２発明の対比　　
　まず，本件発明３と甲２発明とを対比する。
　本件発明３は，本件発明１と一部構成が重なることから，前記１（２）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明３と甲１発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
　複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
を備えた電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明３では，「前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし，直線ＰＱ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ）から最も離れた位置に前記ゲート電極がある位置（Ｓ）と前記ウェルコンタクトホールの位置（Ｑ）との距離をｘＳとして，ｄＦＬを前記フィールド絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態のドレイン電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数３である」のに対して，甲２発明では，前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明３では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲２発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明３では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲２発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　前記相違点（１）について前記３（１）イと同様の理由により，本件発明３は，当業者が甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　本件発明３は，甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明３に係る特許は特許法第２９条第２項の規定に違反してされたものではない。
　
（３）取消理由３について
　前記第３の１（３）について，本件発明３は，甲第７号証と甲第１ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明３と甲７発明の対比　　
　まず，本件発明３と甲７発明とを対比する。
　本件発明３は，本件発明１と一部構成が重なることから，前記１（３）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明３と甲７発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「半導体基板と，
　前記半導体基板の第１の主面に形成された，第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記半導体基板の第２の主面に設けられたドレイン電極と，
を備えた電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明３では，「前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし，直線ＰＱ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ）から最も離れた位置に前記ゲート電極がある位置（Ｓ）と前記ウェルコンタクトホールの位置（Ｑ）との距離をｘＳとして，ｄＦＬを前記フィールド絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態のドレイン電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数３である」のに対して，甲７発明では、前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明３は，炭化珪素基板，炭化珪素材料を用いたドリフト層であるのに対して，甲７発明は，基板及びドリフト層について材料を明記していない点。
　相違点（３）
　本件発明３では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲７発明では，「ソースパッド」を有しない点。
　相違点（４）
　本件発明３では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲７発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　前記相違点（１）について前記３（１）イと同様の理由により，本件発明３は，当業者が甲第７号証と甲第１ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　
　ウ　小括
　本件発明３は，甲第７号証と甲第１ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明３に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
　４　本件発明４について
（１）取消理由１について
　　前記第３の１（１）について，本件発明４は，甲第１号証と甲第３ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明４と甲１発明の対比　　　
　まず，本件発明４と甲１発明とを対比する。
　本件発明４は，本件発明１と一部構成が重なることから，前記１（１）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明４と甲１発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
　複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
を備える電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明４では，「前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で，Ｐ’Ｑ’間の距離をｘＰ’とし，前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ’）から最も離れた位置に前記ゲート電極がある位置（Ｓ’）までの距離をｘＳ’とし，ｄＦＬを前記フィールド絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態のドレイン電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数４である」のに対して，甲１発明では，前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明４では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲１発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明４では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲１発明では，「ゲートパッド」を有しない点。
　イ　相違点に対する判断　
　相違点（１）について検討する。
　本件発明４は，本件発明１と同様に，高速でスイッチングするＭＯＳＦＥＴを備えた電力用半導体装置において，スイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制できる，信頼性の高い電力用半導体装置およびその製造方法を提供することを目的とした発明であり（本件明細書【００１２】参照），当該絶縁破壊が起こるメカニズムとして，電力用半導体装置のＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに，ＭＯＳＦＥＴのドレイン電圧，すなわち，ドレイン電極の電圧が急激に上昇し，このドレイン電圧の上昇により，オフ状態時になるとＰウェルとＮ−ドレイン層との間にできる空乏層容量を介して，ドレイン電極側とソース電極側とにそれぞれ変位電流が発生する点に着目している（本件明細書【０００６】）。そして，ゲートパッド下のＰウェルの面積は非常に大きいので，ゲートパッド下のＰウェルに変位電流が流れると，面積が大きなＰウェル自体およびコンタクトホールにある程度大きな抵抗値の抵抗があるために，Ｐウェル内に無視し得ない値の電圧が発生し，その結果，Ｐウェルがフィールドプレートを介してソース電極（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなＰウェル内の位置では比較的大きな電位を発生し，ゲート電極とソース電極間の絶縁破壊を引き起こすことから（本件明細書【０００９】参照），
フィールド絶縁膜の下部の第２ウェル領域のうち最も第１ウェル領域側から遠い側の第ウェル領域の外周の各位置から最近接のウェルコンタクトホールを結ぶ直線領域において，フィールド絶縁膜の絶縁破壊を引き起こさないという技術的課題
　そして，相違点（１）として記載された所定の数式関係は，本件発明４において見いだした独自の技術的課題に対する解決手段と位置づけられ，想到することは当業者にとって困難である。
　以上の検討から，本件発明４は，当業者が甲第１号証と甲第３ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　本件発明４は，甲第７号証と甲第１ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明４に係る特許は特許法第２９条第２項の規定に違反してされたものではない。
（２）取消理由２について
　前記第３の１（２）について，本件発明４は，甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明４と甲２発明の対比　　
　まず，本件発明４と甲２発明とを対比する。
　本件発明４は，本件発明１と一部構成が重なることから，前記１（２）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明４と甲２発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「炭化珪素半導体基板と，
　前記炭化珪素半導体基板の第１の主面に形成された，第１導電型の炭化珪素材料を用いたドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
　複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記炭化珪素半導体基板の第２の主面に設けられたドレイン電極と，
を備えた電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明４では，「前記第２ウェル領域の内前記ウェルコンタクトホールまでの距離が最も大きい位置（Ｐ）から最近接の前記ウェルコンタクトホールの位置（Ｑ）までの距離をｘＰとし，直線ＰＱ上で前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ）から最も離れた位置に前記ゲート電極がある位置（Ｓ）と前記ウェルコンタクトホールの位置（Ｑ）との距離をｘＳとして，ｄＦＬを前記フィールド絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態のドレイン電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数３である」のに対して，甲２発明では，前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明４では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲２発明では，「ソースパッド」を有しない点。
　相違点（３）
　本件発明４では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲２発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　前記相違点（１）について前記４（１）イと同様の理由により，本件発明４は，当業者が甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　本件発明４は，甲第２号証と甲第１及び甲第３ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明４に係る特許は特許法第２９条第２項の規定に違反してされたものではない。
（３）取消理由３について
　前記第３の１（３）について，本件発明４は，甲第７号証と甲第１ないし甲第６号証に記載された発明により進歩性を有しないという点について検討する。
　ア　本件発明４と甲７発明の対比　　
　まず，本件発明４と甲７発明とを対比する。
　本件発明４は，本件発明１と一部構成が重なることから，前記１（３）ア（ア）ないし（コ）で検討した内容を参照すると，本件発明４と甲７発明とは，下記（ア）の点で一致し，下記（イ）の点で相違する。
（ア）一致点
　「半導体基板と，
　前記半導体基板の第１の主面に形成された，第１導電型のドリフト層と，
　前記ドリフト層の表層の一部に複数形成された第２導電型の第１ウェル領域と，
複数の前記第１ウェル領域の各々の表層の一部に形成された第１導電型のソース領域と，　　
　前記ドリフト層の表層の，前記第１ウェル領域とは別の領域に形成された第２導電型の第２ウェル領域と，
　複数の前記第１ウェル領域と前記ソース領域の上および前記第２ウェル領域上の前記第１ウェル領域側に形成されたゲート絶縁膜と，
　前記第２ウェル領域の上の前記第１ウェル領域側とは反対側に形成され前記ゲート絶縁膜より膜厚の大きなフィールド絶縁膜と，
　前記フィールド絶縁膜上および前記ゲート絶縁膜上に形成されたゲート電極と，
　前記半導体基板の第２の主面に設けられたドレイン電極と，
を備えた電力用半導体装置。」
（イ）相違点
　相違点（１）
　本件発明４では，「前記フィールド絶縁膜の下部の前記第２ウェル領域のうち最も前記第１ウェル領域から遠い側の前記第２ウェル領域の外周の各位置（Ｐ’）から最近接の前記ウェルコンタクトホールの位置（Ｑ’）を結ぶ直線上で，Ｐ’Ｑ’間の距離をｘＰ’とし，前記フィールド絶縁膜上で前記ウェルコンタクトホールの位置（Ｑ’）から最も離れた位置に前記ゲート電極がある位置（Ｓ’）までの距離をｘＳ’とし，ｄＦＬを前記フィールド絶縁膜の厚さ，ｔをオン状態からオフ状態に切り替わる時間，ＲＳＨを前記第２ウェル領域のシート抵抗，ε０を真空の誘電率，εＳを前記ドリフト層の比誘電率，ｑを素電荷，ＮＤを前記ドリフト層の実効第１導電型不純物濃度，ＶＯＦＦをオフ状態のドレイン電圧とし，Ｅｍａｘが１０ＭＶ／ｃｍであり，前記ドレイン電極の電圧ＶＯＦＦの時間微分を１０Ｖ／ｎｓｅｃとするとき，所定の数式関係を満たし，前記所定の数式が数４である」のに対して，甲７発明では、前記所定の数式関係について明記されていない点。
　相違点（２）
　本件発明４は，炭化珪素基板，炭化珪素材料を用いたドリフト層であるのに対して，甲７発明は，基板及びドリフト層について材料を明記していない点。
　相違点（３）
　本件発明４では，「前記第１ウェル領域上に形成されたソースコンタクトホール，および，前記第２ウェル領域上に形成されたウェルコンタクトホールを介して第１ウェル領域と第２ウェル領域とを電気的に接続するソースパッド」を備えるのに対して，甲７発明では，「ソースパッド」を有しない点。
　相違点（４）
　本件発明４では，「前記ゲート電極と電気的に接続するゲートパッド」を有するのに対して，甲７発明では，「ゲートパッド」を有しない点。
　イ　相違点についての判断
　前記相違点（１）について前記４（１）イと同様の理由により，本件発明４は，当業者が甲第７号証と甲第１ないし甲第６号証に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　ウ　小括
　本件発明４は，甲第７号証と甲第１ないし甲第６号証に記載された発明によって進歩性は否定されず，本件発明４に係る特許は特許法第２９条第２項の規定に違反してされたものではない。
　５　本件発明５について
　本件発明５は，本件発明１ないし４を引用し，さらに減縮したものであるから，本件発明１ないし４について取消理由１ないし３のいずれによっても進歩性が否定されない以上，甲第１ないし甲第７号証に記載された発明に基づいて本件発明５が進歩性を否定されることはない。
　したがって，本件発明５に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
　６　本件発明６について
　本件発明６は，本件発明１ないし５を引用し，さらに減縮したものであるから，本件発明１ないし５について取消理由１ないし３のいずれによっても進歩性が否定されない以上，甲第１ないし甲第８号証に記載された発明に基づいて本件発明６が進歩性を否定されることはない。なお，甲第８号証には，本件発明６の相違点に関する内容は記載されていない。
　したがって，本件発明６に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
　７　本件発明７について　　　　　　　　　　　　　　　　　　　　　　
　本件発明７は，本件発明１ないし６を引用し，さらに減縮したものであるから，本件発明１ないし６について取消理由１ないし３のいずれによっても進歩性が否定されない以上，甲第１ないし甲第７号証に記載された発明に基づいて本件発明７が進歩性を否定されることはない。
　したがって，本件発明７に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。
　８　本件発明８について
　本件発明８は，本件発明１ないし７を引用し，さらに減縮したものであるから，本件発明１ないし７について取消理由１ないし３のいずれによっても進歩性が否定されない以上，甲第１ないし甲第７号証に記載された発明に基づいて本件発明８が進歩性を否定されることはない。
　したがって，本件発明８に係る特許は，特許法第２９条第２項の規定に違反してされたものではない。　
第６　むすび
　　
　したがって，特許異議の申し立ての理由及び証拠によっては，請求項１ないし８に係る特許を取り消すことはできない。
　また，他に請求項１ないし８に係る特許を取り消すべき理由を発見しない。
　よって，結論のとおり決定する。
【異議決定日】
平成２９年６月１３日（２０１７．６．１３）