(57)【要約】  半導体装置（ＳｉＣ−ＩＧＢＴ）の、バッファ層ＢＵＦ上に形成されたｎ型のドリフト層ＤＲＬを、（ｃ１）バッファ層ＢＵＦ上に形成されたｎ型の第１ドリフト領域ＤＲＬ１と、（ｃ２）第１ドリフト領域ＤＲＬ１上に形成されたｎ型の第２ドリフト領域ＤＲＬ２と、を有するように構成し、（ｃ３）第１ドリフト領域ＤＲＬ１の不純物濃度を、バッファ層ＢＵＦの不純物濃度よりも低く、第２ドリフト領域ＤＲＬ２の不純物濃度よりも高くし、（ｃ４）第１ドリフト領域ＤＲＬ１を第２ドリフト領域ＤＲＬ２よりも薄くする。このように、ドリフト層ＤＲＬを、積層構造とすることにより、半導体装置のオフ時において、高電圧が印加された場合でも、エミッタ領域側の表面の電界を下げることができる。また、スイッチング時においては、キャリアが蓄積された領域を確保することができるため、ノイズを低減することができる。
2016194116.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲートバイポーラトランジスタを含み、
前記絶縁ゲートバイポーラトランジスタは、
（ａ）第１面、前記第１面とは反対側の第２面を有する第１導電型のコレクタ領域と、
（ｂ）前記コレクタ領域の前記第１面上に形成された第２導電型のバッファ層と、
（ｃ）前記バッファ層上に形成された第２導電型のドリフト層と、
（ｄ）前記ドリフト層内に形成された第１導電型の半導体領域と、
（ｅ）前記半導体領域内に形成された第２導電型のエミッタ領域と、
（ｆ）前記ドリフト層と、前記半導体領域と、前記エミッタ領域とにわたって接するように形成されたゲート絶縁膜と、
（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｈ）前記コレクタ領域の前記第２面上に形成されたコレクタ電極と、
を有し、
前記ドリフト層は、
（ｃ１）前記バッファ層上に形成された第２導電型の第１ドリフト領域と、
（ｃ２）前記第１ドリフト領域上に形成された第２導電型の第２ドリフト領域と、を有し、
（ｃ３）前記第１ドリフト領域の不純物濃度は、前記バッファ層の不純物濃度よりも低く、前記第２ドリフト領域の不純物濃度よりも高く、
（ｃ４）前記第１ドリフト領域の厚さは、前記第２ドリフト領域の厚さよりも薄い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記コレクタ領域と、前記バッファ層と、前記ドリフト層と、によって基板層が形成され、前記基板層は、シリコンよりもバンドギャップが大きな半導体を主材料とする、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記シリコンよりもバンドギャップが大きな半導体は、炭化シリコンである、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１導電型は、ｐ型であり、前記第２導電型は、ｎ型である、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ゲート電極は、前記第２ドリフト領域に形成された溝の内部に、前記ゲート絶縁膜を介して配置されている、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記コレクタ領域と、前記バッファ層と、前記ドリフト層と、によって基板層が形成され、前記基板層は、シリコンよりもバンドギャップが大きな半導体を主材料とする、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記シリコンよりもバンドギャップが大きな半導体は、炭化シリコンである、半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第１導電型は、ｐ型であり、前記第２導電型は、ｎ型である、半導体装置。
【請求項９】
基板層を有する基板であって、
前記基板層は、
（ａ）第１面、前記第１面とは反対側の第２面を有する第１導電型のコレクタ領域と、
（ｂ）前記コレクタ領域の前記第１面上に形成された第２導電型のバッファ層と、
（ｃ）前記バッファ層上に形成された第２導電型のドリフト層と、
を有し、
前記ドリフト層は、
（ｃ１）前記バッファ層上に形成された第２導電型の第１ドリフト領域と、
（ｃ２）前記第１ドリフト領域上に形成された第２導電型の第２ドリフト領域と、を有し、
（ｃ３）前記第１ドリフト領域の不純物濃度は、前記バッファ層の不純物濃度よりも低く、前記第２ドリフト領域の不純物濃度よりも高く、
（ｃ４）前記第１ドリフト領域の厚さは、前記第２ドリフト領域の厚さよりも薄く、
前記コレクタ領域と、前記バッファ層と、前記第１ドリフト領域と、前記第２ドリフト領域とは、エピタキシャル層である、基板。
【請求項１０】
請求項９に記載の基板において、
前記基板層は、シリコンよりもバンドギャップが大きな半導体を主材料とする、基板。
【請求項１１】
請求項１０に記載の基板において、
前記シリコンよりもバンドギャップが大きな半導体は、炭化シリコンである、基板。
【請求項１２】
請求項９に記載の基板において、
前記基板は、支持基板と、前記基板層とを有し、
前記支持基板は、前記基板層の前記コレクタ領域側に形成されている、基板。
【請求項１３】
請求項９に記載の基板において、
前記基板は、支持基板と、前記基板層とを有し、
前記支持基板は、前記基板層の前記第２ドリフト領域側に形成されている、基板。
【請求項１４】
請求項９に記載の基板において、
前記基板の前記基板層に、
（ｄ）前記ドリフト層内に形成された第１導電型の半導体領域と、
（ｅ）前記半導体領域内に形成された第２導電型のエミッタ領域と、
（ｆ）前記ドリフト層と、前記半導体領域と、前記エミッタ領域とにわたって接するように形成されたゲート絶縁膜と、
（ｇ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｈ）前記コレクタ領域の前記第２面上に形成されたコレクタ電極と、
を有する絶縁ゲートバイポーラトランジスタが形成される、基板。
【請求項１５】
請求項１記載の半導体装置を有する、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、基板および電力変換装置に関し、例えば、パワー半導体素子を含む半導体装置、パワー半導体素子用の基板およびパワー半導体素子を有する電力変換装置に適用して有効な技術に関する。
【背景技術】
【０００２】
家電製品などの小電力機器から電気自動車、鉄道、電力送配電系統などの大電力機器の電力変換装置には、パワー半導体素子の一種であるＩＧＢＴがスイッチング素子として広く用いられている。【０００３】
例えば、下記特許文献１には、第１低濃度領域と、高濃度領域と、第２低濃度領域よりなるドリフト領域を有するＩＧＢＴが開示されている。【０００４】
また、下記非特許文献１には、ＳｉＣを用いたＩＧＢＴ素子であって、１５ｋＶを超える耐圧を有するＩＧＢＴ素子が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５８２６２号公報
【非特許文献】
【０００６】
【非特許文献１】Woongje Sung, Jun Wang, Alex Q. Huang, B. Jayant Baliga, ISPSD 2009. 21st International Symposium on, pp.271-274 （2009）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
化合物半導体材料であるＳｉＣは、電子機器に広く用いられている半導体材料であるＳｉと比較して、約３倍のバンドギャップを有し、かつ、約１０倍の絶縁破壊電界強度を有している。【０００８】
このため、ＳｉＣを用いたＩＧＢＴ素子は、例えば、６．５ｋＶを超えるような超高耐圧での用途が見込めるが、追って詳細に説明するように、スイッチング時のノイズ発生と高電圧印加時におけるエミッタ領域側の高電界化の課題があり、これらはトレードオフの関係にある。【０００９】
このため、スイッチング時のノイズを抑えつつ、高電圧印加時におけるエミッタ領域側の電界を小さくすることの両立が望まれる。【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１２】
本願において開示される一実施の形態に示される半導体装置は、絶縁ゲートバイポーラトランジスタを含む。この絶縁ゲートバイポーラトランジスタは、ドリフト層を有する。このドリフト層は、（ｃ１）バッファ層上に形成された第２導電型の第１ドリフト領域と、（ｃ２）第１ドリフト領域上に形成された第２導電型の第２ドリフト領域と、を有する。そして、（ｃ３）第１ドリフト領域の不純物濃度は、バッファ層の不純物濃度よりも低く、第２ドリフト領域の不純物濃度よりも高く、（ｃ４）第１ドリフト領域が第２ドリフト領域よりも薄い。【００１３】
本願において開示される一実施の形態に示される基板は、基板層を有する基板である。この基板層は、（ａ）第１面、第１面とは反対側の第２面を有する第１導電型のコレクタ領域と、（ｂ）コレクタ領域の第１面上に形成された第２導電型のバッファ層と、（ｃ）バッファ層上に形成された第２導電型のドリフト層と、を有する。そして、ドリフト層は、（ｃ１）バッファ層上に形成された第２導電型の第１ドリフト領域と、（ｃ２）第１ドリフト領域上に形成された第２導電型の第２ドリフト領域と、を有する。そして、（ｃ３）第１ドリフト領域の不純物濃度は、バッファ層の不純物濃度よりも低く、第２ドリフト領域の不純物濃度よりも高く、（ｃ４）第１ドリフト領域が第２ドリフト領域よりも薄い。そして、コレクタ領域と、バッファ層と、第１ドリフト領域と、第２ドリフト領域とは、エピタキシャル層である。
【発明の効果】
【００１４】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。【００１５】
本願において開示される以下に示す代表的な実施の形態に示される基板によれば、この基板を用いて特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】Ｓｉ−ＩＧＢＴ、ＳｉＣ−ＭＯＳＦＥＴ、ＳｉＣ−ＩＧＢＴの導通時の静特性を示すグラフである。
【図３】実施の形態１の比較例の半導体装置の構成を示す断面図である。
【図４】比較例の半導体装置においてドリフト層を高濃度とした場合の、ドリフト層の内部電界を示す概念図である。
【図５】比較例の半導体装置においてドリフト層を高濃度とした場合の、コレクタ電流、コレクタ電圧の波形を示す概念図である。
【図６】比較例の半導体装置においてドリフト層を低濃度とした場合の、ドリフト層の内部電界を示す概念図である。
【図７】比較例の半導体装置においてドリフト層を低濃度とした場合の、コレクタ電流、コレクタ電圧の波形を示す概念図である。
【図８】ドリフト層の構成とドリフト層の内部電界との関係を示す概念図である。
【図９】ドリフト層の構成とドリフト層の内部電界との関係を示す概念図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の応用例の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の応用例の半導体装置の製造工程を示す断面図であって、図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の応用例の半導体装置の製造工程を示す断面図であって、図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の構成を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図であって、図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す断面図であって、図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す断面図であって、図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態２の応用例の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態２の応用例の半導体装置の製造工程を示す断面図であって、図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２の応用例の半導体装置の製造工程を示す断面図であって、図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】実施の形態３の半導体装置に用いられる基板層を示す断面図である。
【図３４】実施の形態３の半導体装置の製造用の基板の第１構成例を示す断面図である。
【図３５】実施の形態３の半導体装置の製造用の基板の他の例を示す断面図である。
【図３６】実施の形態３の半導体装置の製造用の基板の第２構成例を示す断面図である。
【図３７】実施の形態３の半導体装置の製造用の基板の他の例を示す断面図である。
【図３８】実施の形態４の鉄道車両の構成を示す模式図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。
【００１８】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。また、本願では、基板とその上に形成されたエピタキシャル層（基板層）とをまとめて基板と呼ぶ場合がある。なお、実施の形態の半導体装置において、基板、基板層、および半導体装置を構成する各層、各領域について、素子形成面側を上面（表面、第１面）とし、素子形成面と逆側を下面（裏面、第２面）とする。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）である。中でも、Ｓｉ（シリコン）よりもバンドギャップがＳｉ比で３倍程度大きく、絶縁破壊電界強度がＳｉより１０倍程度高いＳｉＣ（炭化シリコン、炭化ケイ素）を用いたものである。
【００２０】
このようなＳｉＣを用いたＩＧＢＴ（ＳｉＣ−ＩＧＢＴ）は、ＳｉＣを用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）やＳｉを用いたＩＧＢＴ（Ｓｉ−ＩＧＢＴ）と比較し、非常に有用な特性を有する。図２は、Ｓｉ−ＩＧＢＴ、ＳｉＣ−ＭＯＳＦＥＴ、ＳｉＣ−ＩＧＢＴの導通時の静特性を示すグラフである。縦軸は、コレクタ，ドレイン電流（ａ．ｕ．）であり、横軸は、コレクタ，ドレイン電圧（Ｖ）である。
【００２１】
ＳｉＣ−ＩＧＢＴとＳｉ−ＩＧＢＴとを比較する。ビルトイン電圧は、ＳｉＣ−ＩＧＢＴは３Ｖ程度で、Ｓｉ−ＩＧＢＴは０．８Ｖ程度である。このため、電流値（コレクタ，ドレイン電流の値）は、電圧値（コレクタ，ドレイン電圧の値）が４Ｖ程度までの範囲では、Ｓｉ−ＩＧＢＴの方が大きい。しかしながら、電圧値が４Ｖ以上の範囲では、ＳｉＣ−ＩＧＢＴが低抵抗化し、電流値が格段に大きくなる。これは同じバイポーラ素子でもＳｉＣ−ＩＧＢＴでは、Ｓｉ−ＩＧＢＴと比較し、ドリフト層の膜厚が小さく（例えば、１／１０程度）、ドリフト層の抵抗に大きな差が出るためである。例えば、６．５ｋＶ耐圧ではＳｉ−ＩＧＢＴでは、ドリフト層の膜厚は６５０μｍ程度であるが、ＳｉＣ−ＩＧＢＴでは６５μｍ程度である。また、ＳｉＣ−ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）とＳｉＣ−ＩＧＢＴとを比較する。この場合も、電圧値が４Ｖ以上の範囲では、ＳｉＣ−ＩＧＢＴが低抵抗化し、電流値が格段に大きくなる。これはＩＧＢＴの少数キャリア蓄積効果による抵抗低減効果による。このように、ＳｉＣ−ＩＧＢＴは、非常に有用な特性を有する。
【００２２】
［構造説明］
図１に示すように、本実施の形態の半導体装置は、上面（表面、第１面）と、上面とは反対側の下面（裏面、第２面）を有するｐ＋型半導体領域からなるコレクタ領域ＣＲを有している。このコレクタ領域ＣＲの上面上にｎ＋型半導体領域からなるバッファ層ＢＵＦが形成されている。そして、バッファ層ＢＵＦ上にｎ−型半導体領域からなるドリフト層ＤＲＬが形成されている。バッファ層ＢＵＦは、例えば、逆バイアスのもとでは、空乏ストップ層として働き、順方向の導通モードでは、裏側のアノードの注入効率を制御する。
【００２３】
このドリフト層ＤＲＬは、ｎ−第１ドリフト領域ＤＲＬ１とｎ−第２ドリフト領域ＤＲＬ２とを有する。ｎ−第１ドリフト領域ＤＲＬ１は、バッファ層ＢＵＦ上に形成され、ｎ−第２ドリフト領域ＤＲＬ２は、ｎ−第１ドリフト領域ＤＲＬ１上に形成されている。ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）は、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）より小さい（低い）。ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）は、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）より小さい。即ち、これらの濃度については、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）＞ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）＞ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）の関係がある。また、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）は、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）より大きい（厚い）。即ち、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）＞ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）の関係がある。
【００２４】
このドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）内にｐ型半導体領域からなるＰ型ボディ領域ＰＢ（Ｐ型ウエル領域ともいう）が形成されている。さらに、このＰ型ボディ領域ＰＢ中にｎ＋型半導体領域からなるＮ型エミッタ領域ＮＥが形成され、Ｎ型エミッタ領域ＮＥとＰ型ボディ領域ＰＢに接するようにＰ型エミッタ領域ＰＥが形成されている。
【００２５】
そして、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）と、Ｐ型ボディ領域ＰＢと、Ｎ型エミッタ領域ＮＥとにわたって接するようにゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上には、ゲート電極ＧＥが形成されている。また、Ｎ型エミッタ領域ＮＥとＰ型エミッタ領域ＰＥ上に、エミッタ電極ＥＥが形成されている。ゲート電極ＧＥとエミッタ電極ＥＥとの間には、層間絶縁膜ＩＬが形成されている。一方、コレクタ領域ＣＲの下面には、コレクタ電極ＣＥが形成されている。
【００２６】
ここで、本実施の形態では、コレクタ領域ＣＲと、バッファ層ＢＵＦと、ドリフト層ＤＲＬと、によって基板層が形成され、この基板層は、炭化シリコンを主材料としている。「主材料」とは、基板層を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「炭化シリコンを主材料としている」とは、基板層の材料が炭化シリコンを最も多く含んでいることを意味し、その他に不純物を含む場合を排除するものではないことを意味している。
【００２７】
コレクタ領域ＣＲやＰ型ボディ領域ＰＢは、炭化シリコンにｐ型不純物（例えば、アルミニウム（Ａｌ）やホウ素（Ｂ））が導入された半導体領域である。また、バッファ層ＢＵＦやドリフト層ＤＲＬやＮ型エミッタ領域ＮＥは、炭化シリコンにｎ型不純物（例えば、窒素（Ｎ）やリン（Ｐ）や砒素（Ａｓ））が導入された半導体領域である。
【００２８】
各半導体領域の不純物の濃度は、適宜設定可能であるが、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）は、例えば、１×１０１９ｃｍ−３未満である。ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）は、例えば、５×１０１５ｃｍ−３未満である。ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）は、例えば、２×１０１５ｃｍ−３未満である。また、Ｎ型エミッタ領域ＮＥ中のｎ型不純物の濃度は、例えば、１×１０１９ｃｍ−３以上である。
【００２９】
また、Ｐ型エミッタ領域ＰＥ中のｐ型不純物の濃度は、例えば、１×１０１９ｃｍ−３以上である。コレクタ領域ＣＲ中のｐ型不純物の濃度は、例えば、５×１０１７ｃｍ−３以上である。また、Ｐ型ボディ領域ＰＢ中のｐ型不純物の濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１９ｃｍ−３未満である。
【００３０】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜などの絶縁膜から形成され、ゲート電極ＧＥは、例えば、ポリシリコン膜などの導電性膜から形成される。また、エミッタ電極ＥＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）やニッケル（Ｎｉ）などの金属（導電性膜）から形成され、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥやＰ型エミッタ領域ＰＥと電気的に接続されるように構成されている。ゲート電極ＧＥとエミッタ電極ＥＥとの間の層間絶縁膜ＩＬは、例えば、酸化シリコン膜などの絶縁膜から形成される。
【００３１】
コレクタ電極ＣＥは、半導体チップをモジュールに実装する際の接触抵抗を低減するために設けられている。そして、コレクタ電極ＣＥは、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）や銀（Ａｇ）などの金属（導電性膜）から形成されている。なお、コレクタ電極ＣＥとして、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などの導電性の窒化物膜を用いてもよい。また、窒化物膜と金属膜との積層膜を用いてもよい。
【００３２】
このように、本実施の形態においては、ドリフト層ＤＲＬを、ｎ−第１ドリフト領域ＤＲＬ１とｎ−第２ドリフト領域ＤＲＬ２とを有する積層構成としたので、半導体装置（半導体素子）のオフ時において、高電圧が印加された場合でも、エミッタ領域側の表面の電界を下げることができる。また、スイッチング時においては、キャリアが蓄積された領域を確保することができるため、ノイズを低減することができる。
【００３３】
図３は、本実施の形態の比較例の半導体装置の構成を示す断面図である。図３に示す比較例の半導体装置においては、ドリフト層ＤＲＬが単層で構成されている。別の言い方をすれば、比較例の半導体装置は、図１の半導体装置において、ｎＤ１＝ｎＤ２とした半導体装置と対応する。
【００３４】
図４は、比較例の半導体装置においてドリフト層を高濃度とした場合の、ドリフト層の内部電界を示す概念図である。図５は、比較例の半導体装置においてドリフト層を高濃度とした場合の、コレクタ電流、コレクタ電圧の波形を示す概念図である。図６は、比較例の半導体装置においてドリフト層を低濃度とした場合の、ドリフト層の内部電界を示す概念図である。図７は、比較例の半導体装置においてドリフト層を低濃度とした場合の、コレクタ電流、コレクタ電圧の波形を示す概念図である。
【００３５】
図４および図６において、横軸は、ドリフト層深さ（ａ．ｕ．）を示し、縦軸は、ドリフト層電界（ａ．ｕ．）を示す。横軸において、左側はコレクタ端（コレクタ領域側）であり、右側はエミッタ端（エミッタ領域側）である。また、図５および図７において、横軸は、時間（ａ．ｕ．）を示し、縦軸は、Ｉｃ（コレクタ電流、ａ．ｕ．）およびＶｃ（コレクタ電圧、ａ．ｕ．）を示す。
【００３６】
また、図８および図９は、ドリフト層の構成とドリフト層の内部電界との関係を示す概念図である。図８は、高電圧印加時の内部電界の様子を示し、図９は、動作時のドリフト層の内部電界を示す。ここでの高電圧は、耐圧相当の電圧（例えば、動作時の電圧の２倍程度）、例えば、１５０００Ｖ（１５ｋＶ）であり、動作時の電圧は、６５００Ｖ（６．５ｋＶ）である。図８および図９において、横軸は、ドリフト層深さ（μｍ）を示し、縦軸は、ドリフト層電界（ＭＶ／ｃｍ）を示す。
【００３７】
前述したように、ｎＤ１は、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度であり、ｎＤ２は、ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度である。また、ＬＤ１は、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（厚さ）であり、ＬＤ２は、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（厚さ）である。図８および図９において、ＬＤ１＝５０μｍ、ＬＤ２＝９０μｍである。図８および図９において、（ｉ）のグラフ（一点鎖線）は、図１において、ｎＤ１＝ｎＤ２＝５×１０１４（５ｅ１４）ｃｍ−３とした場合、即ち、図３に示す単層のドリフト層ＤＲＬの不純物濃度を比較的高濃度（５×１０１４ｃｍ−３）とした場合のドリフト層の内部電界（ドリフト層電界）を示す。また、（ｉｉ）のグラフ（鎖線）は、図１において、ｎＤ１＝ｎＤ２＝２×１０１４（２ｅ１４）ｃｍ−３とした場合、即ち、図３に示す単層のドリフト層ＤＲＬの不純物濃度を比較的低濃度（２×１０１４ｃｍ−３）とした場合のドリフト層の内部電界（ドリフト層電界）を示す。また、（ｉｉｉ）のグラフ（実線）は、本実施の形態に係るグラフである。即ち、図１において、ｎＤ１＝１×１０１５（１ｅ１５）ｃｍ−３とし、ｎＤ２＝２×１０１４（２ｅ１４）ｃｍ−３とした場合、即ち、ドリフト層ＤＲＬを積層構成（ＤＲＬ１、ＤＲＬ２）とした場合のドリフト層の内部電界（ドリフト層電界）を示す。
【００３８】
（ｉ）のグラフ（一点鎖線）に示すように、単層のドリフト層ＤＲＬを用い、不純物濃度を比較的高濃度（ｎＤ１＝ｎＤ２＝５ｅ１４ｃｍ−３）とした場合において、６５００Ｖの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、ドリフト層に２０μｍほど電界の印加されない領域が残る（図９）。これにより、スイッチング時にテール電流が流れる。一方で、１５０００Ｖの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、約１．６９ＭＶ／ｃｍの高い電界がエミッタ領域側の表面に発生する（図８）。
【００３９】
このような、エミッタ領域側への高い電界の印加を解消する方法の一つとして、ドリフト層ＤＲＬの不純物濃度を低くするという方法がある。例えば、ｎＤ１＝ｎＤ２＝２ｅ１４とした場合、（ｉｉ）のグラフ（鎖線）に示すように、１５０００Ｖの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、エミッタ領域側の表面の電界は約１．４４ＭＶ／ｃｍまで低下する（図８）。しかしながら、この場合、６５００Ｖの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、ドリフト層に電界の印加されない領域が残らない（図９）。よって、スイッチング時にテール電流が流れない。
【００４０】
これに対し、本実施の形態のように、ドリフト層ＤＲＬを積層構成（ＤＲＬ１、ＤＲＬ２）とした場合、（ｉｉｉ）のグラフ（実線）に示すように、１５０００Ｖの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、エミッタ領域側のドリフト層の表面の電界は約１．４４ＭＶ／ｃｍまで低下する（図８）。一方で、６５００Ｖの電圧が半導体装置のコレクタ電極とエミッタ電極の間に印加されたときには、ドリフト層に２０μｍほど電界の印加されない領域が残る（図９）。これにより、スイッチング時にテール電流が流れる。
【００４１】
このように、本実施の形態によれば、高電圧の印加時には、エミッタ領域側のドリフト層の表面の電界を下げることができ、かつ、スイッチング時にはテール電流が流れることでノイズを低減することができる。
【００４２】
即ち、図４および図５に示すように、単層のドリフト層ＤＲＬにおいて、不純物濃度が比較的高濃度である場合には、エミッタ領域側の表面の電界が高くなるが（図４）、コレクタ電流において、テール電流が生じ、コレクタ電圧のリンギングを防止することができる。
【００４３】
即ち、図５に示すように、コレクタ電圧が０Ｖから電源電圧（閾値電圧）になってもテール電流と呼ばれるコレクタ電流が一定時間流れている。これは、ＩＧＢＴにおいては、電源電圧が印加されたときに、ドリフト層内部で空間電荷領域が終端し、キャリア蓄積領域が残り、この蓄積キャリアが流れ続けるためである。しかしながら、このような電源電圧の印加時に蓄積キャリアがドリフト層に残るようにするためにはドリフト層の濃度を一定以上に高くする必要がある。一方、ドリフト層の濃度を高くすると、半導体装置に耐圧相当の高電圧を印加した場合に、エミッタ領域側の電界が高くなってしまう。
【００４４】
Ｓｉ−ＩＧＢＴをＳｉＣ−ＩＧＢＴに置き換えるとＳｉＣ自体はＳｉの１０倍の絶縁破壊電界を持つが、エミッタ領域側の部位、例えば、ゲート絶縁膜などは、Ｓｉ−ＩＧＢＴの場合と類似の材料を用いているため、その絶縁破壊電界は変わらない。例えば、ＳｉＣ−ＩＧＢＴのドリフト層は、２．０ＭＶ／ｃｍの電界に耐えられるが、これに接するゲート絶縁膜（例えば、酸化シリコン膜）にはＳｉＣとの誘電率の違いから、約５．３ＭＶ／ｃｍの電界がかかり、絶縁破壊電界を越えてしまう。
【００４５】
一方で、図６および図７に示すように、単層のドリフト層ＤＲＬにおいて、不純物濃度が比較的低濃度である場合には、エミッタ領域側の表面の電界を低く抑えることができるが（図６）、コレクタ電流において、テール電流が生じず、コレクタ電圧のリンギング（ノイズ）が生じる。
【００４６】
即ち、耐圧相当の高電圧を印加したときにエミッタ領域側に高電界が発生する問題を解決するために、図６に示すようにドリフト層の濃度を下げると、電源電圧印加時のキャリアが蓄積された領域がなくなり、スイッチングの波形に乱れが生じ、ノイズ（高周波ノイズ）が発生し得る（図７）。
【００４７】
このように、スイッチング時のノイズの低減とエミッタ領域側の低電界化とは、トレードオフの関係にある。
【００４８】
これに対して、本実施の形態においては、ドリフト層ＤＲＬを積層構成（ＤＲＬ１、ＤＲＬ２）とすることで、前述したとおり、高電圧の印加時には、エミッタ領域側の電界を下げることができ、かつ、スイッチング時にはテール電流が流れることでノイズを低減することができる。
【００４９】
ドリフト層ＤＲＬの高濃度化により、高電圧の印加時のエミッタ領域側の電界を下げるため、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）とｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）について、ｎＤ１＞ｎＤ２とする必要がある。
【００５０】
また、ドリフト層ＤＲＬの高濃度化は、少数キャリア蓄積効果を妨げる働きがあるため、導通時の抵抗劣化を防ぐために、ｎ−第２ドリフト領域ＤＲＬ２は薄いほうが好ましい。このため、少なくとも、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）は、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）より小さく（薄く）する必要がある（ＬＤ１＜ＬＤ２）。
【００５１】
なお、図１に示す半導体装置においては、ｎ−第２ドリフト領域ＤＲＬ２を単層としたが、ｎ−第２ドリフト領域ＤＲＬ２を積層構成としてもよい。但し、ｎ−第２ドリフト領域ＤＲＬ２を構成する複数の半導体領域の膜厚の合計は、ｎ−第１ドリフト領域ＤＲＬ１の膜厚より大きく（厚く）、ｎ−第２ドリフト領域ＤＲＬ２において、ｎ−第１ドリフト領域ＤＲＬ１と接する半導体領域のｎ型不純物の濃度は、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）よりも小さく（低く）する必要がある。
【００５２】
また、図１に示す半導体装置においては、いわゆるｎ型のＳｉＣ−ＩＧＢＴを例に説明したが、ｐ型のＳｉＣ−ＩＧＢＴとしてもよい。さらに、図１に示す半導体装置においては、ワイドバンドギャップ半導体としてＳｉＣを用いたが、例えば、ＧａＮなどの他のワイドバンドギャップ半導体を用いてもよい。即ち、ＳｉＣ−ＩＧＢＴの他、ＧａＮ−ＩＧＢＴとしてもよい。
【００５３】
［動作説明］
本実施の形態の半導体装置（ＳｉＣ−ＩＧＢＴ）の動作について説明する。まず、ＩＧＢＴがターンオンする動作について説明する。図１において、ゲート電極ＧＥとエミッタ領域ＥＲとの間に充分な正の電圧を印加することにより、ＭＯＳＦＥＴがターンオンして、エミッタ領域ＥＲとドリフト層ＤＲＬとが、Ｐ型ボディ領域ＰＢに形成されるチャネルを介して導通することになる。この場合、コレクタ領域ＣＲとバッファ層ＢＵＦ（ドリフト層ＤＲＬ）の間が順バイアスされ、コレクタ領域ＣＲからバッファ層ＢＵＦを介してドリフト層ＤＲＬへ正孔注入が起こる。続いて、ドリフト層ＤＲＬに注入された正孔のプラス電荷と同じだけの電子がドリフト層ＤＲＬに集まる。これにより、ドリフト層ＤＲＬの抵抗低下が起こり（伝導度変調）、ＩＧＢＴはオン状態となる。
【００５４】
オン電圧には、コレクタ領域ＣＲとドリフト層ＤＲＬ（バッファ層ＢＵＦ）との接合電圧が加わるが、ドリフト層ＤＲＬの抵抗値が伝導度変調により１桁以上低下するため、ドリフト層ＤＲＬの抵抗値がオン抵抗の大半を占めるようなる高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴの方が低オン電圧となる。したがって、ＩＧＢＴは、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴにおいては、高耐圧化を図るために、ドリフト層ＤＲＬの厚さを厚くしても、ＩＧＢＴのオン動作時には伝導度変調が生じる。即ち、ＩＧＢＴのオン状態においては、コレクタ電極ＣＥに電圧を印加し、ｐｎ接合のビルトイン電圧以上にすると、コレクタ側から正孔が注入され、また、エミッタ領域側から電子が注入され、これによりドリフト層に電子と正孔がプラズマ状態となって蓄積する。この現象は少数キャリア蓄積効果と呼ばれ、この効果によりＩＧＢＴは、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴによれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができる。
【００５５】
続いて、ＩＧＢＴがターンオフする動作について説明する。ゲート電極ＧＥとエミッタ領域ＥＲとの間の電圧を低下させると、ＭＯＳＦＥＴがターンオフする。この場合、エミッタ電極ＥＥからドリフト層ＤＲＬへの電子注入が停止し、すでに注入された電子も寿命がつきて減少する。残留している電子と正孔は、それぞれコレクタ領域ＣＲとエミッタ電極ＥＥ側へ直接流出して、流出が完了した時点でＩＧＢＴはオフ状態となる。このようにしてＩＧＢＴをオン／オフ動作させることができる。このオフ動作時（スイッチング時）に流れる電流が、前述のテール電流である。このように、スイッチング時には、キャリアの蓄積ならびに排出が必要なためパワーＭＯＳＦＥＴに比べると損失が発生するが、この蓄積キャリアがテール電流となり、緩衝作用を成すために、スイッチング時のノイズの発生を抑えることができる。
【００５６】
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。
【００５７】
図１０〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００５８】
まず、図１０に示すように、ＳｉＣを主材料とする基板Ｓを用意する。この基板Ｓは、例えば、表面と、表面とは反対側の裏面とを有するｎ型またはｐ型半導体層からなる支持基板（基材部）ＳＳと、支持基板ＳＳの表面上に形成された基板層（エピタキシャル層）とを有する。基板層は、支持基板ＳＳの表面上に形成されたｐ型半導体領域からなるコレクタ領域ＣＲ、コレクタ領域ＣＲ上に形成されたｎ型半導体層からなるバッファ層ＢＵＦ、バッファ層ＢＵＦ上に形成されたｎ型半導体層からなるドリフト層ＤＲＬを有している。
【００５９】
このドリフト層ＤＲＬは、ｎ−第１ドリフト領域ＤＲＬ１とｎ−第２ドリフト領域ＤＲＬ２とを有する。そして、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）と、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）と、ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）については、ｎＤＢ＞ｎＤ１＞ｎＤ２の関係がある。また、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）とｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）については、ＬＤ１＜ＬＤ２の関係がある。このような基板Ｓを準備する。この基板Ｓの製造方法については、後述の実施の形態３において詳細に説明する。
【００６０】
次いで、図１１に示すように、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）の露出面側に、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥを形成する。Ｐ型ボディ領域ＰＢは、例えば、イオン注入法によって形成する。例えば、Ｐ型ボディ領域の形成領域に開口部を有するマスク膜（図示せず）をマスクとして、ドリフト層ＤＲＬ（ＳｉＣ）にｐ型不純物を導入することにより、Ｐ型ボディ領域ＰＢを形成する。マスク膜としては、例えばＳｉＯ２（酸化シリコン）膜やフォトレジスト膜などを用いる。Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥは、例えば、イオン注入法によって形成する。例えば、Ｐ型エミッタ領域の形成領域に開口部を有するマスク膜（図示せず）をマスクとして、ドリフト層ＤＲＬ（ＳｉＣ）にｐ型不純物を導入することにより、Ｐ型エミッタ領域ＰＥを形成する。また、例えば、Ｎ型エミッタ領域の形成領域に開口部を有するマスク膜（図示せず）をマスクとして、ドリフト層ＤＲＬ（ＳｉＣ）にｎ型不純物を導入することにより、Ｎ型エミッタ領域ＮＥを形成する。この後、各領域に注入した不純物を活性化するための熱処理を行う。熱処理としては、１５００度以上の温度で、０．５〜３分程度の熱処理を施す。
【００６１】
次いで、図１２に示すように、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥ、Ｐ型エミッタ領域ＰＥおよびドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）上に、ゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸとして、例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により形成する。ゲート絶縁膜ＧＯＸとして、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、ハフニウム酸化膜やアルミナ膜などの高誘電率膜を用いてもよい。これらの膜は、ＣＶＤ法により形成することができる。また、ＣＶＤ法の他、熱酸化法、ウェット酸化法、ドライ酸化法などを用いてゲート絶縁膜ＧＯＸを形成してもよい。
【００６２】
次いで、図１３に示すように、ゲート絶縁膜ＧＯＸ上に、ゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＯＸ上に、ポリシリコン膜をＣＶＤ法により形成する。なお、アモルファスシリコン膜を形成し、その後の熱処理により、ポリシリコン膜に変性させてもよい。次いで、ポリシリコン膜のパターニングを行うことにより、ゲート電極ＧＥを形成する。例えば、フォトリソグラフィにより、ポリシリコン膜上に、ゲート電極の形成領域を覆うフォトレジスト膜を形成する。このフォトレジスト膜をマスクとして、ポリシリコン膜をエッチングすることにより、ゲート電極ＧＥを形成する。この際、下層のゲート絶縁膜ＧＯＸを、ゲート電極ＧＥと同じ形状にパターニングしてもよい。このゲート電極ＧＥは、Ｎ型エミッタ領域ＮＥ、Ｐ型ボディ領域ＰＢおよびドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）上に、ゲート絶縁膜ＧＯＸを介して配置される。
【００６３】
次いで、ゲート電極ＧＥ、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥ上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬとして、例えば、酸化シリコン膜をＣＶＤ法により形成する。
【００６４】
次いで、図１４に示すように、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥ上の層間絶縁膜ＩＬをエッチングする。例えば、層間絶縁膜ＩＬ上に、エミッタ電極の接続領域に開口部を有するフォトレジスト膜を形成する。このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬをエッチングすることにより、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥを露出させる。このＮ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥの露出領域は、コンタクトホールとなる。
【００６５】
次いで、図１５に示すように、Ｎ型エミッタ領域ＮＥとＰ型エミッタ領域ＰＥの露出領域および層間絶縁膜ＩＬ上に、エミッタ電極ＥＥを形成する。例えば、エミッタ電極ＥＥとして、Ａｌ膜をスパッタリング法によって形成する。この後、必要に応じて、Ａｌ膜をパターニングする。
【００６６】
次いで、図１６に示すように、基板Ｓの支持基板ＳＳを除去する。これにより、コレクタ領域ＣＲが露出する。例えば、支持基板ＳＳの裏面側を上側とし、基板Ｓの支持基板ＳＳ側を研磨することにより、支持基板ＳＳを除去する。
【００６７】
次いで、図１７に示すように、コレクタ領域ＣＲの露出面（下面）に、コレクタ電極ＣＥを形成する。例えば、コレクタ領域ＣＲの露出面（下面）を上側とし、コレクタ領域ＣＲの露出面上に、スパッタリング法を用いてＮｉ膜を形成する。これにより、Ｎｉ膜よりなるコレクタ電極ＣＥが形成される。
【００６８】
（応用例）
上記製造工程においては、例えば、図１０に示す、支持基板ＳＳ上にコレクタ領域ＣＲ、バッファ層ＢＵＦおよびドリフト層ＤＲＬが順に積層された基板Ｓを用いたが、他の構成の基板を用いてもよい。図１８〜図２０は、本実施の形態の応用例の半導体装置の製造工程を示す断面図である。
【００６９】
例えば、図１８に示すように、ＳｉＣを主材料とする基板Ｓとして、ｎ型またはｐ型半導体層からなる支持基板（基材部）ＳＳ、支持基板ＳＳの表面上に形成されたｎ型半導体層からなるドリフト層ＤＲＬ、ドリフト層ＤＲＬ上に形成されたｎ型半導体層からなるバッファ層ＢＵＦ、バッファ層ＢＵＦ上に形成されたｐ型半導体領域からなるコレクタ領域ＣＲを有している。
【００７０】
このドリフト層ＤＲＬは、支持基板ＳＳ上に形成されたｎ−第１ドリフト領域ＤＲＬ１とその上に形成されたｎ−第２ドリフト領域ＤＲＬ２とを有する。そして、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）と、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）と、ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）については、ｎＤＢ＞ｎＤ１＞ｎＤ２の関係がある。また、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）とｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）については、ＬＤ１＜ＬＤ２の関係がある。このような基板Ｓを準備する。この基板Ｓの製造方法については、後述の実施の形態３において詳細に説明する。
【００７１】
次いで、支持基板ＳＳの裏面側を上側とし、基板Ｓの支持基板ＳＳ側を研磨することにより、支持基板ＳＳを除去する。これにより、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）の上面が露出する（図１９）。
【００７２】
次いで、図２０に示すように、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）の露出面側に、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥを形成する。これらの領域は、上記製造工程と同様に、例えば、イオン注入法によって形成することができる。この後、上記製造工程と同様にして、ドリフト層ＤＲＬ等の上に、ゲート絶縁膜ＧＯＸ、ゲート電極ＧＥ、層間絶縁膜ＩＬ、エミッタ電極ＥＥを順次形成し、さらに、コレクタ領域ＣＲの下に、コレクタ電極ＣＥを形成する。
【００７３】
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図２１は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ＩＧＢＴである。中でも、ＳｉよりもバンドギャップがＳｉ比で３倍程度大きく、絶縁破壊電界強度がＳｉより１０倍程度高いＳｉＣを用いたものである。そして、本実施の形態においては、いわゆる、トレンチ型のゲート電極を採用している。このような、トレンチ型のゲート電極を採用した場合においても、ＳｉＣ−ＩＧＢＴは、非常に有用な特性を有する。
【００７４】
［構造説明］
本実施の形態の半導体装置においては、ゲート電極ＧＥの構成以外は、実施の形態１の場合と同様である。
【００７５】
図２１に示すように、本実施の形態の半導体装置は、コレクタ領域ＣＲ、その上のバッファ層ＢＵＦおよびその上のドリフト層ＤＲＬが形成されている。そして、このコレクタ領域ＣＲと、バッファ層ＢＵＦと、ドリフト層ＤＲＬと、によって基板層が形成され、この基板層は、ＳｉＣを主材料としている。
【００７６】
加えて、このドリフト層ＤＲＬは、ｎ−第１ドリフト領域ＤＲＬ１とｎ−第２ドリフト領域ＤＲＬ２とを有する。ｎ−第１ドリフト領域ＤＲＬ１は、バッファ層ＢＵＦ上に形成され、ｎ−第２ドリフト領域ＤＲＬ２は、ｎ−第１ドリフト領域ＤＲＬ１上に形成されている。ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）は、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）より小さい（低い）。ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）は、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）より小さい。即ち、これらの濃度については、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）＞ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）＞ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）の関係がある。また、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）は、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）より大きい（厚い）。即ち、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）＞ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）の関係がある。
【００７７】
このドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）の上部にｐ型半導体領域からなるＰ型ボディ領域ＰＢ（Ｐ型ウエル領域ともいう）が形成されている。さらに、このＰ型ボディ領域ＰＢ上にｎ＋型半導体領域からなるＮ型エミッタ領域ＮＥが形成され、Ｎ型エミッタ領域ＮＥとＰ型ボディ領域ＰＢに接するようにＰ型エミッタ領域ＰＥが形成されている。
【００７８】
そして、Ｐ型ボディ領域ＰＢより深く、ドリフト層ＤＲＬに達するトレンチ（溝）Ｔが形成されている。このトレンチＴは、ドリフト層ＤＲＬの表面（基板表面）と垂直をなす面で、Ｎ型エミッタ領域ＮＥ、Ｐ型ボディ領域ＰＢおよびｎ−第２ドリフト領域ＤＲＬ２と接する。そして、トレンチＴの内壁にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してトレンチＴの内部を埋め込むようにゲート電極ＧＥが形成されている。
【００７９】
また、コレクタ領域ＣＲの下面には、コレクタ電極ＣＥが形成されている。
【００８０】
本実施の形態の半導体装置の各部位の構成材料は、実施の形態１と同様の材料を用いることができる。
【００８１】
このように、本実施の形態においては、ドリフト層ＤＲＬを、ｎ−第１ドリフト領域ＤＲＬ１とｎ−第２ドリフト領域ＤＲＬ２とを有する積層構成としたので、実施の形態１において詳細に説明したように、半導体装置（半導体素子）のオフ時において、高電圧が印加された場合でも、エミッタ領域側の表面の電界を下げることができる。また、スイッチング時においては、キャリアが蓄積された領域を確保することができるため、ノイズを低減することができる。
【００８２】
特に、トレンチ型のゲート電極を採用した場合、いわゆるプレーナ型のゲート電極を採用した場合と比較して、チャネル抵抗が小さくなる効果を有する。しかしながら、高電圧印加時においてトレンチの底部は、高電界にさらされる。このため、ドリフト層の不純物濃度を下げることで電界の緩和が可能となるが、ただ濃度を下げるだけでは、前述したように、スイッチング時にキャリアが蓄積された領域がなくなりノイズ発生が生じてしまう。
【００８３】
このように、トレンチ型のゲート電極を採用した場合、トレンチの底部が高電界にさらされるため、電解緩和の効果は大きい。例えば、図８の（ｉ）の場合、エミッタ領域側に、約１．６９ＭＶ／ｃｍの電界が発生する。このときゲート絶縁膜には、ゲート酸化膜とＳｉＣの誘電率に比に相当する２．６３倍の電界がかかるため、およそ４．５ＭＶ／ｃｍの電界が印加すると見積もられる。これは酸化膜の絶縁破壊電界である約５ＭＶ／ｃｍに近くトレンチの角部など電界の集中しやすい箇所においては、絶縁破壊が生じる恐れがある。一方、図８の（ｉｉｉ）の場合では、同様に演算しても、ゲート絶縁膜にかかる電界は３．９ＭＶ／ｃｍと見積もられる。このように、０．６ＭＶ／ｃｍの大幅な電界緩和効果が見込める。
【００８４】
［動作説明］
本実施の形態の半導体装置（ＳｉＣ−ＩＧＢＴ）の動作は、実施の形態１の場合と同様である。
【００８５】
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００８６】
図２２〜図２９は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００８７】
まず、図２２に示すように、ＳｉＣを主材料とする基板Ｓとして、ｎ型またはｐ型半導体層からなる支持基板（基材部）ＳＳと、支持基板ＳＳの表面上に形成された基板層（エピタキシャル層）とを有する基板Ｓを用意する。基板層は、支持基板ＳＳの表面上に形成されたｐ型半導体領域からなるコレクタ領域ＣＲ、コレクタ領域ＣＲ上に形成されたｎ型半導体層からなるバッファ層ＢＵＦ、バッファ層ＢＵＦ上に形成されたｎ型半導体層からなるドリフト層ＤＲＬを有している。
【００８８】
このドリフト層ＤＲＬは、支持基板ＳＳ上に形成されたｎ−第１ドリフト領域ＤＲＬ１とその上に形成されたｎ−第２ドリフト領域ＤＲＬ２とを有する。そして、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）と、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）と、ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）については、ｎＤＢ＞ｎＤ１＞ｎＤ２の関係がある。また、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）とｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）については、ＬＤ１＜ＬＤ２の関係がある。このような基板Ｓを準備する。この基板Ｓの製造方法については、後述の実施の形態３において詳細に説明する。
【００８９】
次いで、図２３に示すように、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）の露出面側に、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥを形成する。これらの領域は、実施の形態１と同様に、例えば、イオン注入法によって形成することができる。なお、ｎ−第２ドリフト領域ＤＲＬ２の両側に形成されたＰ型ボディ領域ＰＢおよびＮ型エミッタ領域ＮＥを、連続するように形成してもよい。即ち、ｎ−第２ドリフト領域ＤＲＬ２の中央部にも、Ｐ型ボディ領域ＰＢおよびＮ型エミッタ領域ＮＥを形成してもよい。
【００９０】
次いで、図２４に示すように、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）にトレンチＴを形成する。例えば、トレンチの形成領域に開口部を有するマスク膜を形成し、このマスク膜をマスクとしてドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）をエッチングすることにより、トレンチＴを形成する。次いで、マスク膜を除去し、トレンチＴの内部表面、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥ上に、ゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、実施の形態１の場合と同様にして形成することができる。
【００９１】
次いで、図２５に示すように、ゲート絶縁膜ＧＯＸ上に、ゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＯＸ上に、埋め込む程度の膜厚のポリシリコン膜をＣＶＤ法により形成する。なお、アモルファスシリコン膜を形成し、その後の熱処理により、ポリシリコン膜に変性させてもよい。次いで、実施の形態１の場合と同様に、ポリシリコン膜のパターニングを行うことにより、ゲート電極ＧＥを形成する。次いで、ゲート電極ＧＥ、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥ上に、実施の形態１の場合と同様に、層間絶縁膜ＩＬを形成する。
【００９２】
次いで、図２６に示すように、実施の形態１の場合と同様に、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥ上の層間絶縁膜ＩＬをエッチングし、Ｎ型エミッタ領域ＮＥとＰ型エミッタ領域ＰＥの露出領域および層間絶縁膜ＩＬ上に、エミッタ電極ＥＥを形成する（図２７）。
【００９３】
次いで、図２８に示すように、実施の形態１の場合と同様に、支持基板ＳＳの裏面側を上側とし、基板Ｓの支持基板ＳＳ側を研磨することにより、支持基板ＳＳを除去し、コレクタ領域ＣＲの露出面（下面）に、コレクタ電極ＣＥを形成する（図２９）。
【００９４】
（応用例）
上記製造工程においては、例えば、図２２に示す、支持基板ＳＳ上にコレクタ領域ＣＲ、バッファ層ＢＵＦおよびドリフト層ＤＲＬが順に積層された基板Ｓを用いたが、他の構成の基板を用いてもよい。図３０〜図３２は、本実施の形態の応用例の半導体装置の製造工程を示す断面図である。
【００９５】
例えば、図３０に示すように、ＳｉＣを主材料とする基板Ｓとして、ｎ型またはｐ型半導体層からなる支持基板（基材部）ＳＳ、支持基板ＳＳの表面上に形成されたｎ型半導体層からなるドリフト層ＤＲＬ、ドリフト層ＤＲＬ上に形成されたｎ型半導体層からなるバッファ層ＢＵＦ、バッファ層ＢＵＦ上に形成されたｐ型半導体領域からなるコレクタ領域ＣＲを有している。
【００９６】
このドリフト層ＤＲＬは、支持基板ＳＳ上に形成されたｎ−第１ドリフト領域ＤＲＬ１とその上に形成されたｎ−第２ドリフト領域ＤＲＬ２とを有する。そして、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）と、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）と、ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）については、ｎＤＢ＞ｎＤ１＞ｎＤ２の関係がある。また、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）とｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）については、ＬＤ１＜ＬＤ２の関係がある。このような基板Ｓを準備する。この基板Ｓの製造方法については、後述の実施の形態３において詳細に説明する。
【００９７】
次いで、支持基板ＳＳの裏面側を上側とし、基板Ｓの支持基板ＳＳ側を研磨することにより、支持基板ＳＳを除去する。これにより、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）の上面が露出する（図３１）。
【００９８】
次いで、図３２に示すように、ドリフト層ＤＲＬ（ｎ−第２ドリフト領域ＤＲＬ２）の露出面側に、Ｐ型ボディ領域ＰＢ、Ｎ型エミッタ領域ＮＥおよびＰ型エミッタ領域ＰＥを形成する。これらの領域は、上記製造工程と同様に、例えば、イオン注入法によって形成することができる。この後、上記製造工程と同様にして、ドリフト層ＤＲＬ等の上に、ゲート絶縁膜ＧＯＸ、ゲート電極ＧＥ、層間絶縁膜ＩＬ、エミッタ電極ＥＥを順次形成し、さらに、コレクタ領域ＣＲの下に、コレクタ電極ＣＥを形成する。
【００９９】
（実施の形態３）
本実施の形態においては、実施の形態１、２で説明した半導体装置に用いられる基板（基板層）について説明する。図３３は、本実施の形態の半導体装置に用いられる基板層を示す断面図である。
【０１００】
実施の形態１、２で説明した半導体装置は、基板層を用いて形成される。この基板層は、図３３に示すように、コレクタ領域ＣＲ、その上のバッファ層ＢＵＦおよびその上のドリフト層ＤＲＬを有している。そして、この基板層は、ＳｉＣを主材料としている。
【０１０１】
加えて、このドリフト層ＤＲＬは、ｎ−第１ドリフト領域ＤＲＬ１とｎ−第２ドリフト領域ＤＲＬ２とを有する。ｎ−第１ドリフト領域ＤＲＬ１は、バッファ層ＢＵＦ上に形成され、ｎ−第２ドリフト領域ＤＲＬ２は、ｎ−第１ドリフト領域ＤＲＬ１上に形成されている。ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）は、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）より小さい（低い）。ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）は、ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）より小さい。即ち、これらの濃度については、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）＞ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）＞ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）の関係がある。また、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）は、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）より大きい（厚い）。即ち、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）＞ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）の関係がある。
【０１０２】
このような基板層をあらかじめ準備しておくことで、実施の形態１、２において説明した特性の良好な半導体装置を容易に形成することができる。
【０１０３】
図３３に示す基板層は、例えば、実施の形態１、２の製造工程において説明したように、支持基板ＳＳ上に形成される。即ち、本実施の形態の半導体装置の製造用に用いられる基板は、支持基板ＳＳと図３３に示す基板層とを有する。
【０１０４】
以下、具体的に、本実施の形態の半導体装置の製造用の基板の構成例およびその製造方法例について以下に説明する。
【０１０５】
（第１構成例）
図３４は、本実施の形態の半導体装置の製造用の基板の第１構成例を示す断面図である。なお、基板は、この段階では、例えば、ウエハと称する平面略円形状の半導体の薄板である。
【０１０６】
本構成例の基板Ｓは、図３４に示すように、支持基板ＳＳ上に、基板層（コレクタ領域ＣＲ、バッファ層ＢＵＦ、ドリフト層ＤＲＬ）を有する。支持基板ＳＳとしては、例えば、ｎ型のバルク基板（例えば、ＳｉＣ基板）を用いることができる。このｎ型のバルク基板上に、p型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、ｐ＋型半導体領域であるコレクタ領域ＣＲを形成することができる。次いで、コレクタ領域ＣＲ上に、ｎ型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、ｎ＋型半導体領域であるバッファ層ＢＵＦを形成することができる。次いで、バッファ層ＢＵＦ上に、ｎ型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、ｎ−第１ドリフト領域ＤＲＬ１を形成することができる。さらに、ｎ−第１ドリフト領域ＤＲＬ１上に、ｎ型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、ｎ−第２ドリフト領域ＤＲＬ２を形成することができる。
【０１０７】
上記エピタキシャル成長の際、ｎ型不純物の濃度については、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）＞ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）＞ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）となるように、調整する。また、エピタキシャル成長の際、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）が、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）より大きく（厚く）なるように、調整する。
【０１０８】
このようにして、本構成例の基板Ｓを形成することができる。この後は、実施の形態１、２の「製法説明」の欄において説明した工程にしたがって、実施の形態１、２で説明した半導体装置を形成することができる。
【０１０９】
なお、上記実施の形態においては、ｎ型のバルク基板を用いたが、図３５に示すように、支持基板ＳＳとして、ｐ型のバルク基板を用いてもよい。図３５は、本実施の形態の半導体装置の製造用の基板の他の例を示す断面図である。
【０１１０】
本構成例の基板を用いて半導体装置を製造する場合、基板Ｓを研磨し、支持基板ＳＳを除去し、基板層（コレクタ領域ＣＲ、バッファ層ＢＵＦ、ドリフト層ＤＲＬ）のみの構成としてから、半導体装置の各構成部を形成してもよいし、半導体装置の各構成部を形成した後、基板Ｓを研磨し、支持基板ＳＳ部を除去してもよい。
【０１１１】
例えば、ＳｉＣ−ＩＧＢＴのドリフト層の膜厚は、１５ｋＶの耐圧で１４０μｍ程度、６．５ｋＶの耐圧で６０μｍ程度である。ドリフト層が多層になる場合、ウエハの端部において、エピタキシャル成長が不安定となり、ウエハの端部の強度が低下する恐れがある。このような場合には、基板層下に支持基板ＳＳが存在する状態で半導体装置の各構成部を形成することで、ウエハの割れ（破損）を低減することができる。
【０１１２】
（第２構成例）
図３６は、本実施の形態の半導体装置の製造用の基板の第２構成例を示す断面図である。なお、基板は、この段階では、例えば、ウエハと称する平面略円形状の半導体の薄板である。
【０１１３】
本構成例の基板Ｓは、図３６に示すように、支持基板ＳＳ上に、基板層（コレクタ領域ＣＲ、バッファ層ＢＵＦ、ドリフト層ＤＲＬ）を有する。しかしながら、上記第１構成例の場合と異なり、基板層（コレクタ領域ＣＲ、バッファ層ＢＵＦ、ドリフト層ＤＲＬ）のうち、ドリフト層ＤＲＬ側に支持基板ＳＳが配置されている。即ち、支持基板ＳＳ上に、ｎ−第２ドリフト領域ＤＲＬ２、ｎ−第１ドリフト領域ＤＲＬ１、バッファ層ＢＵＦ、コレクタ領域ＣＲが順に積層されている。
【０１１４】
この支持基板ＳＳとしては、例えば、ｎ型のバルク基板（例えば、ＳｉＣ基板）を用いることができる。このｎ型のバルク基板上に、ｎ型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、ｎ−第２ドリフト領域ＤＲＬ２を形成することができる。次いで、ｎ−第２ドリフト領域ＤＲＬ２上に、ｎ型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、ｎ−第１ドリフト領域ＤＲＬ１を形成することができる。次いで、ｎ−第１ドリフト領域ＤＲＬ１上に、ｎ型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、バッファ層ＢＵＦを形成することができる。さらに、バッファ層ＢＵＦ上に、p型不純物を導入しながらＳｉＣをエピタキシャル成長させることで、ｐ＋型半導体領域であるコレクタ領域ＣＲを形成することができる。
【０１１５】
上記エピタキシャル成長の際、ｎ型不純物の濃度については、バッファ層ＢＵＦ中のｎ型不純物の濃度（ｎＤＢ）＞ｎ−第１ドリフト領域ＤＲＬ１中のｎ型不純物の濃度（ｎＤ１）＞ｎ−第２ドリフト領域ＤＲＬ２中のｎ型不純物の濃度（ｎＤ２）となるように、調整する。また、エピタキシャル成長の際、ｎ−第２ドリフト領域ＤＲＬ２の膜厚（ＬＤ２）が、ｎ−第１ドリフト領域ＤＲＬ１の膜厚（ＬＤ１）より大きく（厚く）なるように、調整する。
【０１１６】
このようにして、本構成例の基板Ｓを形成することができる。この後は、実施の形態１、２の「製法説明」の欄において説明した工程にしたがって、実施の形態１、２で説明した半導体装置を形成することができる。
【０１１７】
なお、上記実施の形態においては、ｎ型のバルク基板を用いたが、図３７に示すように、支持基板ＳＳとして、ｐ型のバルク基板を用いてもよい。図３７は、本実施の形態の半導体装置の製造用の基板の他の例を示す断面図である。
【０１１８】
本構成例の基板を用いて半導体装置を製造する場合、基板Ｓを研磨し、支持基板ＳＳを除去し、基板層（コレクタ領域ＣＲ、バッファ層ＢＵＦ、ドリフト層ＤＲＬ）のみの構成としてから、ｎ−第２ドリフト領域ＤＲＬ２側を上面とし、半導体装置の各構成部を形成する。
【０１１９】
前述したように、ドリフト層の濃度を高くする場合、設計によっては少数キャリア蓄積効果が弱まり、導通損失が大きくなる可能性がある。しかしながら、ＳｉＣのエピタキシャル層は一般にＳｉ面に成長するので、エミッタ領域側のゲート絶縁膜下のチャネル部がＣ面を向いている。このようにＣ面を向いたチャネル部の抵抗は、Ｓｉ面より高くなる。これにより、エミッタ領域側からの電子の注入効率が高くなり、キャリア蓄積効果を高めることができる。これにより、設計の自由度を広げることが可能となる。
【０１２０】
なお、本実施の形態においては、基板層の各層（コレクタ領域ＣＲ、バッファ層ＢＵＦ、ドリフト層ＤＲＬ）を、不純物を導入しながらエピタキシャル成長させることで形成したが、イオン注入法などを用いて不純物を導入してもよい。例えば、ＳｉＣをエピタキシャル成長させた後、ＳｉＣ層にイオン注入法などにより不純物を導入する。
【０１２１】
（実施の形態４）
上記実施の形態１、２において説明した半導体装置（ＳｉＣ−ＩＧＢＴ）の適用箇所に制限はないが、例えば、上記半導体装置は、電力変換装置に適用することができる。
【０１２２】
ここでは、鉄道車両に用いられる電力変換装置を例に説明する。
【０１２３】
図３８は、本実施の形態の鉄道車両の構成を示す模式図である。図３８に示すように、鉄道車両は、集電装置としてのパンタグラフＰＧと、変圧器ＭＴＲと、電力変換装置ＤＣ／ＡＣと、交流電動機である３相モータＭ３と、車輪ＷＨＬとを含む。電力変換装置は、コンバータ装置ＡＣ／ＡＤと、例えばコンデンサである容量ＣＬと、インバータ装置ＤＣ／ＡＣとを有する。
【０１２４】
コンバータ装置ＡＣ／ＡＤは、スイッチング素子としてＩＧＢＴを有する。スイッチング素子ＩＧＢＴは、上アーム側、すなわち高電圧側と、下アーム側、すなわち低電圧側にそれぞれ配置されている。インバータ装置ＤＣ／ＡＣは、スイッチング素子としてＩＧＢＴを有する。スイッチング素子ＩＧＢＴは、上アーム側、すなわち高電圧側と、下アーム側、すなわち低電圧側にそれぞれ配置されている。なお、図３８では、スイッチング素子であるＩＧＢＴについては、Ｕ相、Ｖ相およびＷ相の３相のうち一相について示している。
【０１２５】
変圧器ＭＴＲの一次側の一端は、パンタグラフＰＧを介して架線ＲＴに接続されている。変圧器ＭＴＲの一次側の他端は、車輪ＷＨＬを介して線路に接続されている。変圧器ＭＴＲの二次側の一端は、コンバータ装置ＡＣ／ＡＤの上アーム側の端子に接続されている。変圧器ＭＴＲの二次側の他端は、コンバータ装置ＡＣ／ＡＤの下アーム側の端子に接続されている。
【０１２６】
コンバータ装置ＡＣ／ＡＤの上アーム側の端子は、インバータ装置ＤＣ／ＡＣの上アーム側の端子に接続されている。また、コンバータ装置ＡＣ／ＡＤの下アーム側の端子は、インバータ装置ＤＣ／ＡＣの下アーム側の端子に接続されている。さらに、インバータ装置ＤＣ／ＡＣの上アーム側の端子と、インバータ装置ＤＣ／ＡＣの下アーム側の端子との間に、容量ＣＬが接続されている。また、図３８では、インバータ装置ＤＣ／ＡＣの出力側の３つの端子の各々は、Ｕ相、Ｖ相およびＷ相のそれぞれとして、３相モータＭ３に接続されている。
【０１２７】
架線ＲＴからパンタグラフＰＧにより高圧交流電圧（例えば、２５ｋＶまたは１５ｋＶ）は、その電圧が変圧器ＭＴＲによって、例えば３．３ｋＶの交流電圧に変圧（降圧）された後、コンバータ装置ＡＣ／ＡＤにより所望の直流電力（例えば、３．３ｋＶ）に変換される。コンバータ装置ＡＣ／ＡＤにより変換された直流電力は、その電圧が容量ＣＬにより平滑化される。容量ＣＬにより電圧が平滑化された直流電力は、インバータ装置ＤＣ／ＡＣにより交流電圧に変換される。インバータ装置ＤＣ／ＡＣにより変換された交流電圧は、３相モータＭ３に供給される。交流電力が供給された３相モータＭ３が車輪ＷＨＬを回転駆動することで、鉄道車両が加速される。
【０１２８】
このように、鉄道車両のコンバータ装置ＡＣ／ＡＤおよびインバータ装置ＤＣ／ＡＣに、実施の形態１、２で説明したＳｉＣ−ＩＧＢＴを適用することができる。実施の形態１、２で説明したＳｉＣ−ＩＧＢＴを適用した場合、素子の耐圧特性が高いため、装置の故障頻度が低く鉄道システムのライフサイクルコストを低減することができる。また、スイッチング時に発生する高調波ノイズが少ないため、ノイズを除去するための回路の部品点数を削減することができる。また、鉄道車両に搭載する他の電子部品のノイズの影響を受け難く、ノイズによる悪影響を回避することができる。
【０１２９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３０】
ＡＣ／ＡＤ  コンバータ装置
ＢＵＦ  バッファ層
ＣＥ  コレクタ電極
ＣＬ  容量
ＣＲ  コレクタ領域
ＤＣ／ＡＣ  インバータ装置
ＤＲＬ  ドリフト層
ＤＲＬ１  第１ドリフト領域
ＤＲＬ２  第２ドリフト領域
ＥＥ  エミッタ電極
ＥＲ  エミッタ領域
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＩＬ  層間絶縁膜
ＬＤ１  膜厚
ＬＤ２  膜厚
Ｍ３  ３相モータ
ＭＴＲ  変圧器
ｎＤ１  ｎ型不純物の濃度
ｎＤ２  ｎ型不純物の濃度
ＮＥ  Ｎ型エミッタ領域
ＰＢ  Ｐ型ボディ領域
ＰＥ  Ｐ型エミッタ領域
ＰＧ  パンタグラフ
ＲＴ  架線
Ｓ  基板
ＳＳ  支持基板
Ｔ  トレンチ
ＷＨＬ  車輪
【図１】
2016194116.tif 000003
【図２】
2016194116.tif 000004
【図３】
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【図４】
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【図５】
2016194116.tif 000007
【図６】
2016194116.tif 000008
【図７】
2016194116.tif 000009
【図８】
2016194116.tif 000010
【図９】
2016194116.tif 000011
【図１０】
2016194116.tif 000012
【図１１】
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【図１２】
2016194116.tif 000014
【図１３】
2016194116.tif 000015
【図１４】
2016194116.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
2016194116.tif 000041
2016194116.tif 000042
2016194116.tif 000043
2016194116.tif 000044