(57)【要約】  チャネル領域が酸化物半導体で構成されたＴＦＴに関し、ソース電極およびドレイン電極の近傍で光励起されるホールに起因した閾値電圧シフトを抑制して、信頼性を向上させる。下層半導体層（１４０）が、酸化物半導体層（１３０）とゲート絶縁膜（１２０）との間に部分的に設けられている。下層半導体層（１４０）は、酸化物半導体層（１３０）がソース電極（１５１）に重なっているソース重なり領域（１７１）と、酸化物半導体層（１３０）がドレイン電極（１５２）に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在している。これに対し、ソース重なり領域（１７１）とドレイン重なり領域（１７２）との間には、下層半導体層（１４０）が存在しない領域が設けられている。
2017158967.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１３０）と、
前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層（１４０）と、
前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられている、
薄膜トランジスタ（１００）。
【請求項２】
前記酸化物半導体層の厚さと前記下層半導体層の厚さとの和が、光の侵入長とホールの拡散長との和よりも大きい、請求項１に記載の薄膜トランジスタ（１００）。
【請求項３】
前記下層半導体層のキャリア密度が、前記酸化物半導体層のキャリア密度よりも高い、請求項１または請求項２に記載の薄膜トランジスタ（１００）。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ（１００）を画素トランジスタ（８３）として備える薄膜トランジスタ基板（３０，３０Ｂ）であって、
前記薄膜トランジスタの前記ドレイン電極に電気的に接続されており、前記薄膜トランジスタの前記下層半導体層と同じ酸化物半導体で構成されている、画素電極（８４）を備える、薄膜トランジスタ基板（３０，３０Ｂ）。
【請求項５】
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１８０）と、
前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記酸化物半導体層は、
前記ソース電極と接しているソース接続領域（１８１）と、
前記ドレイン電極と接しているドレイン接続領域（１８２）と、
前記ソース接続領域と前記ドレイン接続領域との間の領域であり、前記ソース接続領域および前記ドレイン接続領域よりも薄い部分（１８４）を有する、チャネル領域（１８３）と
を含み、
前記チャネル領域の前記薄い部分は、前記ソース接続領域または前記ドレイン接続領域からホールの拡散長以上離れている、
薄膜トランジスタ（１００Ｃ）。
【請求項６】
請求項１から請求項３と請求項５とのうちのいずれか１項に記載の薄膜トランジスタ（１００，１００Ｃ）を含んだ薄膜トランジスタ基板（３０，３０Ｂ）と、
前記薄膜トランジスタ基板に対向している対向基板（４０）と、
前記薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層（５０）と
を備える、液晶表示装置（１０）。
【請求項７】
請求項４に記載の薄膜トランジスタ基板（３０，３０Ｂ）と、
前記薄膜トランジスタ基板に対向している対向基板（４０）と、
前記薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層（５０）と
を備える、液晶表示装置（１０）。
【請求項８】
（ａ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｂ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｃ）前記ゲート絶縁膜上に半導体膜（１４９）を形成し前記半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように下層半導体層（１４０）を形成する工程と、
（ｄ）前記下層半導体層と前記ゲート絶縁膜とを覆うように酸化物半導体膜（１３９）を形成し前記酸化物半導体膜をパターニングすることによって、前記下層半導体層上および前記ゲート絶縁膜上に延在するように酸化物半導体層（１３０）を形成する工程と、
（ｅ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｃ）では、前記酸化物半導体層が前記ソース電極に重なるソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なるドレイン重なり領域（１７２）と、のうちの少なくとも一方に前記下層半導体層を形成するが、前記ソース重なり領域と前記ドレイン重なり領域との間の領域であるソースドレイン間領域（１７３）の少なくとも一部には前記下層半導体層を形成しない、
薄膜トランジスタ（１００）の製造方法。
【請求項９】
前記工程（ｃ）では、前記半導体膜をパターニングすることによって、前記下層半導体層と共に画素電極（８４）を形成する、
請求項８に記載の薄膜トランジスタ（１００）の製造方法。
【請求項１０】
（ｆ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｇ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｈ）前記ゲート絶縁膜上に酸化物半導体膜（１８９）を形成し前記酸化物半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように酸化物半導体層（１８０）を形成する工程と、
（ｉ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｈ）では、前記酸化物半導体層が、前記ソース電極と接するソース接続領域（１８１）と、前記ドレイン電極と接するドレイン接続領域（１８２）と、前記ソース接続領域と前記ドレイン接続領域との間の領域であり前記ソース接続領域および前記ドレイン接続領域よりも薄い部分（１８４）を有するチャネル領域（１８３）とを含むように、且つ、前記薄い部分が、前記ソース接続領域または前記ドレイン接続領域からホールの拡散長以上離れるように、前記酸化物半導体膜をパターニングし、
前記工程（ｈ）では、前記酸化物半導体層用のパターニングマスク（２０５）を、前記薄い部分に対応する部分が他の部分よりも薄くなるように形成し、前記パターニングマスクを用いて前記酸化物半導体膜をエッチングする、
薄膜トランジスタ（１００Ｃ）の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
薄型パネルの一つとして、液晶表示装置（Liquid Crystal Display。以下、ＬＣＤと呼ぶ場合もある）が知られている。液晶表示装置は、低消費電力および小型軽量といったメリットを生かして、パーソナルコンピュータおよび携帯情報端末機器のモニタなどに広く用いられている。近年では、テレビジョン用途としても液晶表示装置が広く用いられている。【０００３】
ＬＣＤの液晶制御方式として、Twisted Nematic（ＴＮ）方式が知られている。さらに、In-Plane Switching方式およびFringe Field Switching（ＦＦＳ）方式に代表される横電界方式が知られている。横電界方式によれば、広視野角および高コントラストが得られる。【０００４】
In-Plane Switching方式は、対向する基板の間に設けられた液晶に横電界を印加して表示を行う表示方式である。In-Plane Switching方式では、横電界を印加する画素電極と共通電極とが同一層に設けられている。このため、画素電極の真上に位置する液晶分子を十分に駆動することができず、透過率は低くなる。【０００５】
一方、ＦＦＳ方式では、共通電極と画素電極とが層間絶縁膜を介して配置されており、これにより斜め電界（フリンジ電界）が発生する。このため、画素電極の真上に位置する液晶分子に対しても横方向の電界を印加することができ、画素電極の真上に位置する液晶分子を十分に駆動することができる。よって、広視野角と共に、In-Plane Switching方式よりも高い透過率を得ることができる。【０００６】
ＦＦＳ方式では、上層に設けられた液晶制御用スリット電極と、層間絶縁膜を介して液晶制御用スリット電極の下層に設けられた画素電極との間に、フリンジ電界を発生させる。この構造において画素電極および液晶制御用スリット電極を透明導電膜で形成することによって、画素開口率を低下させないようにすることができる。透明導電膜は、酸化インジウムおよび酸化スズを含むＩＴＯ（Indium Tin Oxide）、酸化インジウムおよび酸化亜鉛を含むＩｎＺｎＯ、等の酸化物系の材料によって形成される。【０００７】
また、ＦＦＳ方式では、画素電極と液晶制御用スリット電極とによって保持容量を形成する。このため、ＴＮ方式とは異なり、必ずしも画素内に保持容量用のパターンを別途形成する必要がない。この点も、高い画素開口率に寄与する。【０００８】
ＬＣＤのスイッチングデバイスとして、薄膜トランジスタ（Thin Film Transistor。以下、ＴＦＴと呼ぶ場合もある）が用いられている。なお、液晶層を介して対向する２枚の基板のうちで、ＴＦＴを搭載した基板はＴＦＴ基板と呼ばれる。従来から、ＴＦＴのチャネル層にはアモルファスシリコン（ａ−Ｓｉ）が用いられてきた。その理由として、アモルファスであるがゆえに、大面積基板上でも特性の均一性が良い膜を形成できることが挙げられる。また、他の理由として、比較的低温で成膜できるので、耐熱性に劣る安価なガラス基板を利用できることが挙げられる。安価なガラス基板を利用できることはコストを削減できるので、特に一般向けテレビジョン用の液晶表示装置にとって望ましい。【０００９】
ところが近年になって、酸化物半導体をチャネル層に用いたＴＦＴの開発が盛んになされている。酸化物半導体は、組成を適正化することによって均一性の良いアモルファス状態の膜が安定的に得られるという利点を有している。さらに、酸化物半導体はａ−Ｓｉよりも高い移動度を有するので、小型で高性能なＴＦＴを実現できるという利点もある。したがって、酸化物半導体膜をＦＦＳ方式の画素ＴＦＴ（すなわち画素用のＴＦＴ）に適用することによって、画素開口率のさらに高いＴＦＴ基板を実現することができる。【００１０】
従来から、画素ＴＦＴに駆動電圧を印加する駆動回路は、ＴＦＴ基板とは別個の回路基板に設けられて、ＴＦＴ基板に外付けされてきた。このような構造は、液晶表示装置に対する狭額縁化の要望と関係がある。具体的には、駆動回路のＴＦＴをＴＦＴ基板の額縁領域（すなわち表示領域の周辺の領域）に設けかつ当該ＴＦＴをａ−Ｓｉで形成した場合、ａ−Ｓｉの移動度が低いので、駆動回路のために比較的大きな回路面積が額縁領域に必要になる。このことは、額縁領域を拡大させることになり、よって狭額縁化の要望に応えられない。このため、駆動回路はＴＦＴ基板に外付けされてきたのである。【００１１】
しかし、移動度のより高い酸化物半導体で駆動回路のＴＦＴを形成すれば、比較的小さな回路面積で済む。このため、駆動回路をＴＦＴ基板の額縁領域に設けても、狭額縁化の要請に応えることが可能である。また、駆動回路を外付けする必要がなくなるので、低コストでＬＣＤを製造することができる。【００１２】
酸化物半導体をＴＦＴに用いた例が、特許文献１に開示されている。その開示によれば、第１のゲート絶縁膜上に第２のゲート絶縁膜が形成されており、第１および第２のゲート絶縁膜上に酸化物半導体膜が形成され、酸化物半導体膜上にソース電極およびドレイン電極が形成されている。ソース電極とドレイン電極との間の部分がチャネルとなる。第２のゲート絶縁膜はドレイン電極近傍のチャネル下に形成されている。この構造によれば、第２の絶縁膜上のチャネルの静電容量は、第１のゲート絶縁膜上のチャネルの静電容量よりも小さくなる。それによりドレイン電極近傍のチャネルが高抵抗になり、高耐圧のＴＦＴを製造することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１２−２５６８３８号公報
【非特許文献】
【００１４】
【非特許文献１】Tien-Yu Hsieh et al.、"Characterization and Investigation of a Hot-Carrier Effect in Via-Contact Type a-InGaZnO Thin-Film Transistors"、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.60, NO.5, MAY 2013、p.1681-1688
【非特許文献２】Kenji Nomura et al.、"Highly stable amorphous In-Ga-Zn-O thin-film transistors produced by eliminating deep subgap defects"、APPLIED PHYSICS LETTERS 99, (2011)、053505
【非特許文献３】Jaewook Jeong and Yongtaek Hong、"Debye Length and Active Layer Thickness-Dependent Performance Variations of Amorphous Oxide-Based TFTs"、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.59, NO.3, MARCH 2012、p.710-714
【非特許文献４】Su Hwa Ha et al.、"Channel Length Dependent Bias-Stability of Self-Aligned Coplanar a-IGZO TFTs"、JOURNAL OF DISPLAY TECHNOLOGY, VOL.9, NO.12, DECEMBER 2013、p.985-988
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１に開示された技術では、酸化物半導体の表面に形成された欠陥に光（例えばバックライト装置からの光）が照射されると、ホールが励起される。励起されたホールは、ゲート電界に引き寄せられ、酸化物半導体とゲート絶縁膜との界面にトラップされる。また、励起されたホールが、ゲート絶縁膜の中まで到達し、ゲート絶縁膜中にトラップされる場合もある。酸化物半導体とゲート絶縁膜との界面にトラップされたホール、および、ゲート絶縁膜中にトラップされたホールは、ＴＦＴの閾値電圧を負側にシフトさせる原因になる。【００１６】
ＴＦＴの閾値電圧が負側にシフトすることによってＴＦＴの設計上の特性が得られなくなり、その結果、信頼性の低下を招く。また、各画素ＴＦＴの特性がばらつくと、表示ムラが発生してしまう。【００１７】
本発明は、上記問題点を解決するためになされたものであり、チャネル領域が酸化物半導体で構成されたＴＦＴの信頼性を向上させる技術を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一態様に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆っているゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層と、前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層と、前記酸化物半導体層に接しているソース電極およびドレイン電極とを含んでいる。前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域と、のうちの少なくとも一方に存在している。前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられている。
【発明の効果】
【００１９】
上記一態様によれば、ソース重なり領域に下層半導体層が存在する場合には、ソース電極とゲート絶縁膜との間に存在する半導体層が厚くなる。このため、ソース電極近傍において酸化物半導体層の表面に光が照射された場合であっても、光励起されたホールがゲート絶縁膜に到達するのを抑制できる。その結果、光照射下でも閾値電圧が安定し、高い信頼性が得られる。【００２０】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１に係る液晶表示装置の構成の概略を説明する分解斜視図である。
【図２】実施の形態１に係る液晶パネルの構成の概略を説明する断面図である。
【図３】実施の形態１に係るＴＦＴ基板の構成の概略を説明する平面図である。
【図４】実施の形態１に係るＴＦＴの構成を説明する平面図である。
【図５】図４中のＶ−Ｖ線における断面図である。
【図６】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図７】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図８】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図９】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１０】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１１】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１２】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１３】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１４】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１５】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１６】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１７】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１８】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図１９】実施の形態１に係るＴＦＴの製造方法を説明する断面図である。
【図２０】比較例に係るＴＦＴの構成を説明する断面図である。
【図２１】実施の形態２に係るＴＦＴ基板の構成を説明する平面図である。
【図２２】図２１中のＸＸＩＩ−ＸＸＩＩ線における断面図である。
【図２３】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図２４】実施の形態２に係るＴＦＴ基板の製造方法を説明する断面図である。
【図２５】実施の形態３に係るＴＦＴ基板の構成を説明する断面図である。
【図２６】実施の形態３に係るＴＦＴの製造方法を説明する断面図である。
【図２７】実施の形態３に係るＴＦＴの製造方法を説明する断面図である。
【図２８】実施の形態３に係るＴＦＴの製造方法を説明する断面図である。
【発明を実施するための形態】
【００２２】
＜実施の形態１＞
＜液晶表示装置の構成＞
図１に、実施の形態１に係る液晶表示装置１０の構成の概略を説明する分解斜視図を示す。図１に示すように、液晶表示装置１０は、液晶パネル１１と、偏光板１２，１３と、バックライト装置１４とを含んでいる。
【００２３】
液晶パネル１１における液晶制御方式は、Twisted Nematic（ＴＮ）方式とIn-Plane Switching方式とFringe Field Switching（ＦＦＳ）方式とのいずれであってもよいし、更には他の方式であってもよい。
【００２４】
図２に、液晶パネル１１の構成の概略を説明する断面図を示す。図２に示すように、液晶パネル１１は、ＴＦＴ基板（すなわち薄膜トランジスタ基板）３０と、ＴＦＴ基板３０に対向している対向基板４０と、ＴＦＴ基板３０と対向基板４０との間に設けられた液晶層５０とを含んでいる。
【００２５】
より具体的には、ＴＦＴ基板３０と対向基板４０とは間隙を介して対向しており、その間隙は不図示のスペーサによって保たれている。また、ＴＦＴ基板３０と対向基板４０とは、図２には図示されていない周縁部において、封止材によって貼り合わされており、ＴＦＴ基板３０と対向基板４０と封止材とによって液晶を収容する容器が構成されている。すなわち、そのような容器内に充填された液晶が液晶層５０を構成する。
【００２６】
ＴＦＴ基板３０は、図２に示すように、基板３１と、ＴＦＴ側構造体３２とを含んでいる。基板３１は、ガラス等の透明性絶縁性の材料で構成されている。ＴＦＴ側構造体３２は、基板３１の主面のうちで内側主面（すなわち液晶層５０および対向基板４０に向いている方の主面）上に設けられている。図２では、ＴＦＴ側構造体３２の具体的構成の図示を省略し、ＴＦＴ側構造体３２を概念的に図示している。
【００２７】
ＴＦＴ側構造体３２は、後に具体例を示すが、各画素を駆動するための回路要素を含んでいる。回路要素は例えば、画素ＴＦＴ（換言すれば画素トランジスタ）、画素電極、ゲート配線、ソース配線、走査信号駆動回路および表示信号駆動回路を含んでいる。液晶パネル１１がIn-Plane Switching方式またはＦＦＳ方式の場合、回路要素は共通電極を含んでいる。また、ＴＦＴ側構造体３２は、液晶層５０に接している最上層に、液晶分子を配列させるための配向膜を含んでいる。配向膜は例えばポリイミドで構成されている。
【００２８】
対向基板４０は、図２に示すように、基板４１と、対向側構造体４２とを含んでいる。基板４１は、ガラス等の透明性絶縁性の材料で構成されている。対向側構造体４２は、基板４１の主面のうちで内側主面（すなわち液晶層５０およびＴＦＴ基板３０に向いている方の主面）上に設けられている。図２では、対向側構造体４２の具体的構成の図示を省略し、対向側構造体４２を概念的に図示している。
【００２９】
液晶パネル１１がカラー表示型である場合、対向側構造体４２は、各画素の光を所定の色に着色するためのカラーフィルターを含んでいる。また、液晶パネル１１がＴＮ方式の場合、対向側構造体４２は共通電極を含んでいる。また、ＴＦＴ側構造体３２と同様に、対向側構造体４２は、液晶層５０に接している最上層に配向膜を含んでいる。
【００３０】
図１に戻り、一方の偏光板１２はＴＦＴ基板３０の外側主面上に配置され、他方の偏光板１３は対向基板４０の外側主面上に配置されている。２つの偏光板１２，１３は、偏光方向が互いに直交するように、配置されている。なお、ＴＦＴ基板３０の外側主面は、基板３１の外側主面（すなわち液晶層５０および対向基板４０とは反対側の主面）である。同様に、対向基板４０の外側主面は、基板４１の外側主面（すなわち液晶層５０およびＴＦＴ基板３０とは反対側の主面）である。
【００３１】
バックライト装置１４は、偏光板１２を介して液晶パネル１１に対向しており、偏光板１２を介して液晶パネル１１にバックライトを照射する。
【００３２】
＜ＴＦＴ基板の構成＞
図３に、ＴＦＴ基板３０の構成の概略を説明する平面図を示す。ここで、液晶パネル１１は、複数の画素がマトリクス状に配列された表示領域７１と、表示領域７１を囲む額縁領域７２とに大きく分けられる。ＴＦＴ基板３０についても、図３に示すように、表示領域７１および額縁領域７２が規定される。
【００３３】
ＴＦＴ基板３０の表示領域７１には、複数のゲート配線８１と複数のソース配線８２とが互いに直交するように配置されている。より具体的には、各ゲート配線８１は一方向（図３では横方向）に延在しており、複数のゲート配線８１が延在方向と直交する方向（図３では縦方向）に間隔をあけて配列されている。他方、各ソース配線８２はゲート配線８１の延在方向と直交する方向（図３では縦方向）に延在しており、複数のソース配線８２が延在方向と直交する方向（図３では横方向）に間隔をあけて配列されている。なお、ゲート配線８１とソース配線８２とはＴＦＴ基板３０の平面視において交差するが、ゲート配線８１とソース配線８２との間には絶縁膜が存在する。
【００３４】
ゲート配線８１とソース配線８２との各交差部に対応して、画素（換言すれば画素領域）が設けられている。図３では、図面の煩雑化を避けるために、１つの画素についてのみ、画素ＴＦＴ８３と画素電極８４とによって画素を概念的に図示している。
【００３５】
額縁領域７２には、ゲート配線８１に駆動電圧を与える走査信号駆動回路９１と、ソース配線８２に駆動電圧を与える表示信号駆動回路９２とが配置されている。走査信号駆動回路９１は、ゲート配線８１を順に選択し、選択したゲート配線８１にゲートオン電圧を印加する。それにより、選択したゲート配線８１に接続されている画素ＴＦＴ８３が同時にオン状態になる。表示信号駆動回路９２は、オン状態の各画素ＴＦＴ８３に対して、ソース配線８２を介して、同時に電流を流す。それにより、画素ＴＦＴ８３を介して、各画素電極８４に電荷が蓄積される。表示信号駆動回路９２は、画素電極８４に供給する電流（換言すれば電荷）を、各画素の階調レベルに応じて制御する。
【００３６】
走査信号駆動回路９１は、図３中に付記しているように、駆動用ＴＦＴ（ここではＮＭＯＳトランジスタＴ１〜Ｔ３）を有した駆動電圧発生回路ＳＣを複数個含んでいる。なお、駆動用ＴＦＴに流れる電流は、ドレイン電極からソース電極に流れるものとする。
【００３７】
図３に示した駆動電圧発生回路ＳＣでは、クロック信号ＣＬＫがＮＭＯＳトランジスタＴ１のドレインに与えられる。ＮＭＯＳトランジスタＴ１のソースはＮＭＯＳトランジスタＴ２のドレインに接続され、ＮＭＯＳトランジスタＴ２のソースに接地電位ＶＳＳが与えられる。ＮＭＯＳトランジスタＴ１，Ｔ２間の接続ノードＮ１は、キャパシタＣ１を介して、ＮＭＯＳトランジスタＴ１のゲートおよびＮＭＯＳトランジスタＴ３のソースに接続されている。ＮＭＯＳトランジスタＴ３のドレインには電源電位ＶＤＤが与えられる。ＮＭＯＳトランジスタＴ１，Ｔ２間の上記接続ノードＮ１は、駆動電圧発生回路ＳＣの出力ノードであり、対応するゲート配線８１に駆動電圧を与える。
【００３８】
ＮＭＯＳトランジスタＴ３のゲートに与えられる信号によってＮＭＯＳトランジスタＴ３がオンすると、ＮＭＯＳトランジスタＴ１がオン状態となってクロック信号ＣＬＫが接続ノードＮ１から出力される。他方、ＮＭＯＳトランジスタＴ２のゲートに与えられる信号によってＮＭＯＳトランジスタＴ２がオンすると、接続ノードＮ１の電位は接地電位ＶＳＳに固定される。
【００３９】
表示信号駆動回路９２も複数の駆動電圧発生回路ＳＣを含んでおり、ＮＭＯＳトランジスタＴ１，Ｔ２間の上記接続ノードＮ１が、対応するソース配線８２に駆動電圧を与える。
【００４０】
＜ＴＦＴの構成＞
図４に実施の形態１に係るＴＦＴ１００の構成を説明する平面図を示し、図４中のＶ−Ｖ線における断面図を図５に示す。なお、図４および図５にはそれぞれＸＹＺ直交座標系を併せて示している。また、図４では、平面図を見やすくするために、一部の要素に対してハッチングを施している。
【００４１】
以下では、ＴＦＴ１００が画素ＴＦＴ８３（図３参照）である例を説明する。しかし、画素ＴＦＴ８３と共にまたは画素ＴＦＴ８３の代わりに、駆動回路のＴＦＴ（例えば駆動電圧発生回路ＳＣのトランジスタＴ１〜Ｔ３）をＴＦＴ１００で構成することも可能である。
【００４２】
図５に示すように、ＴＦＴ１００はＴＦＴ基板３０の基板３１の一方の主面（上記の内側主面）上に配置されている。なお、ＴＦＴ１００は上記のＴＦＴ側構造体３２（図２参照）に含まれる。
【００４３】
基板３１は上記のように、ガラス等の透明性絶縁性の材料で構成されている。基板３１の一方の主面上には、ゲート電極１１０が配置されている。ゲート電極１１０の厚さは例えば１００ｎｍである。ゲート電極１１０の材料は例えば、アルミニウム（Ａｌ）系合金、より具体的にはＡｌに３ｍｏｌ％のＮｉを添加した合金（Ａｌ−３ｍｏｌ％Ｎｉ）である。なお、「Ａｌ−３ｍｏｌ％Ｎｉ」とは、Ａｌに対し、Ｎｉを３％のモル分率で合金した材料を意味する。なお、ゲート電極１１０を他の金属または金属以外の導電性材料で構成してもよい。
【００４４】
図４および図５には図示されていないが、基板３１上にはゲート電極１１０と共に、ゲート配線８１（図３参照）も形成されており、ゲート電極１１０はゲート配線８１と電気的に接続されている。
【００４５】
ゲート電極１１０を基板３１とは反対側から覆うように、ゲート絶縁膜１２０が配置されている。図５では、ゲート絶縁膜１２０は、ゲート電極１１０上だけでなく、基板３１の上記一方の主面上にも広がっている。ゲート絶縁膜１２０は例えば、５０〜５００ｎｍの厚さのシリコン酸化膜（ＳｉＯ膜）である。
【００４６】
ゲート絶縁膜１２０を介してゲート電極１１０に対向するように、酸化物半導体層１３０および下層半導体層１４０が配置されている。より具体的には、下層半導体層１４０はソース側部分１４１およびドレイン側部分１４２を含んでおり、ソース側部分１４１とドレイン側部分１４２とは間を空けてゲート絶縁膜１２０上に配置されている。酸化物半導体層１３０は、ソース側部分１４１とドレイン側部分１４２との間においてはゲート絶縁膜１２０上に配置されており、さらにソース側部分１４１上およびドレイン側部分１４２上に乗り上げている。換言すれば、下層半導体層１４０のソース側部分１４１およびドレイン側部分１４２は、酸化物半導体層１３０とゲート絶縁膜１２０との間に部分的に設けられている。
【００４７】
酸化物半導体層１３０の材料は例えば、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体である。酸化物半導体層１３０を構成するＩｎＧａＺｎＯ膜は、非晶質構造であってもよい。
【００４８】
下層半導体層１４０の材料は例えば、ＩｎＧａＺｎＯ系の酸化物半導体で構成されている。下層半導体層１４０を構成するＩｎＧａＺｎＯ膜は、非晶質構造であってもよい。下層半導体層１４０のキャリア密度は、酸化物半導体層１３０のキャリア密度よりも高いことが、望ましい。
【００４９】
ここでは、下層半導体層１４０は、酸化物半導体層１３０は同じ酸化物半導体で構成されているものとする。但し、下層半導体層１４０は、酸化物半導体層１３０とは異なる酸化物半導体で構成することも可能である。
【００５０】
なお、２つの酸化物半導体（例えば上記のＩｎＧａＺｎＯ）において、構成原子が同じであっても、構成原子の組成比が異なれば、当該２つの酸化物半導体は異なるものとする。また、構成原子が同じであり且つ構成原子の組成比も同じであっても、キャリア密度が異なる２つの酸化物半導体は異なるものとする。また、構成原子が同じであり且つ構成原子の組成比が同じであり且つキャリア密度が同じであっても、非晶質構造の酸化物半導体は、結晶質構造の酸化物半導体とは異なるものとする。もちろん、構成原子が異なれば、それらの酸化物半導体は異なる。
【００５１】
あるいは、下層半導体層１４０は、酸化物半導体以外の半導体、例えばシリコン、ゲルマニウム、または、窒化物半導体で構成することも可能である。窒化物半導体として例えば、窒化物ガリウム（ＧａＮ）および窒化アルミニウム（ＡｌＮ）が挙げられる。シリコンを下層半導体層１４０に用いる場合、例えば１５族元素のリン（Ｐ）をシリコンに添加することによって、シリコンの電子キャリア密度を酸化物半導体層１３０よりも高くすることが望ましい。
【００５２】
酸化物半導体層１３０および下層半導体層１４０の厚さは、それぞれ例えば４０ｎｍである。但し、この例に限定されるものではない。例えば、酸化物半導体層１３０の厚さと下層半導体層１４０の厚さとの和が、光の侵入長（７５ｎｍ）とホールの拡散長（５５ｎｍ）との和（１３０ｎｍ）よりも大きいことが、望ましい。
【００５３】
酸化物半導体層１３０の上面（酸化物半導体層１３０から見て基板３１とは反対側の面）に接するように、ソース電極１５１およびドレイン電極１５２が配置されている。
【００５４】
より具体的には、ソース電極１５１は、酸化物半導体層１３０を介して下層半導体層１４０のソース側部分１４１に対向するように、酸化物半導体層１３０上に配置されている。また、ソース電極１５１は、下層半導体層１４０のドレイン側部分１４２とは反対側において酸化物半導体層１３０上からゲート絶縁膜１２０上に降り、ゲート絶縁膜１２０上に広がっている。図４および図５には図示されていないが、ソース電極１５１はソース配線８２（図３参照）と電気的に接続されている。
【００５５】
ドレイン電極１５２は、酸化物半導体層１３０を介して下層半導体層１４０のドレイン側部分１４２に対向するように、酸化物半導体層１３０上に配置されている。また、ドレイン電極１５２は、下層半導体層１４０のソース側部分１４１とは反対側において酸化物半導体層１３０上からゲート絶縁膜１２０上に降り、ゲート絶縁膜１２０上に広がっている。図４および図５には図示されていないが、ドレイン電極１５２は画素電極８４（図３参照）と電気的に接続されている。
【００５６】
ソース電極１５１およびドレイン電極１５２は例えば、モリブデン（Ｍｏ）膜とＡｌ−３ｍｏｌ％Ｎｉ膜との２層構造をしている。Ｍｏ膜およびＡｌ−３ｍｏｌ％Ｎｉ膜の厚さはそれぞれ例えば１０〜１００ｎｍである。なお、ソース電極１５１およびドレイン電極１５２を他の金属または金属以外の導電性材料で構成してもよい。
【００５７】
ソース電極１５１およびドレイン電極１５２を基板３１とは反対側から覆うように、ソース電極１５１およびドレイン電極１５２上に保護膜１６０が配置されている。図５では、保護膜１６０は、酸化物半導体層１３０のうちでソース電極１５１とドレイン電極１５２との間の部分上にも配置されている。図５には図示されていないが、保護膜１６０はソース電極１５１およびドレイン電極１５２の配置範囲を越えて、ゲート絶縁膜１２０上にも広がっている。保護膜１６０は例えば、５０〜５００ｎｍの厚さのシリコン酸化膜である。
【００５８】
ここで、図４および図５に示すように、下層半導体層１４０のソース側部分１４１は、酸化物半導体層１３０がソース電極１５１に重なっているソース重なり領域１７１に存在している。また、下層半導体層１４０のドレイン側部分１４２は、酸化物半導体層１３０がドレイン電極１５２に重なっているドレイン重なり領域１７２に存在している。これに対し、下層半導体層１４０は、ソース重なり領域１７１とドレイン重なり領域１７２との間の領域であるソースドレイン間領域１７３には存在していない。
【００５９】
なお、ソース側部分１４１またはドレイン側部分１４２が省略されてもよい。すなわち、下層半導体層１４０は、ソース側部分１４１とドレイン側部分１４２とのうちの少なくとも一方を含んで構成される。
【００６０】
また、図４の平面視では、下層半導体層１４０の全体（すなわちソース側部分１４１の全体およびドレイン側部分１４２の全体）が、ゲート電極１１０の配置範囲内に収まっている。しかし、ソース側部分１４１とドレイン側部分１４２との少なくとも一方が、ゲート電極１１０の配置範囲の外に、はみ出していてもよい。
【００６１】
また、下層半導体層１４０のソース側部分１４１は、平面視（図４参照）においてソース電極１５１と同じ形状であってもよいし、あるいは、ソース電極１５１の配置範囲からはみ出していてもよい。同様に、下層半導体層１４０のドレイン側部分１４２は、平面視（図４参照）においてドレイン電極１５２と同じ形状であってもよいし、あるいは、ドレイン電極１５２の配置範囲からはみ出していてもよい。
【００６２】
また、図４の平面視では、酸化物半導体層１３０の全体が、ゲート電極１１０の配置範囲内に収まっている。しかし、酸化物半導体層１３０は、ゲート電極１１０の配置範囲の外に、はみ出していてもよい。
【００６３】
また、図４に示すように、酸化物半導体層１３０のＹ方向の寸法（いわゆるゲート幅）は、下層半導体層１４０のＹ方向の寸法よりも短いことが、望ましい。
【００６４】
また、図４および図５では、下層半導体層１４０は、ソース重なり領域１７１とドレイン重なり領域１７２との間の領域であるソースドレイン間領域１７３には存在していない。但し、この例に限定されるものではない。すなわち、下層半導体層１４０のソース側部分１４１は、ドレイン側へはみ出してソースドレイン間領域１７３に侵入していてもよい。また、下層半導体層１４０のドレイン側部分１４２は、ソース側へはみ出してソースドレイン間領域１７３に侵入していてもよい。
【００６５】
＜ＴＦＴの製造方法＞
図６〜図１９に、ＴＦＴ１００の製造方法を説明する断面図を示す。まず、図６に示すように、ガラス等の透明性絶縁性の材料から成る基板３１を準備する。
【００６６】
そして、図７に示すように、基板３１の一方の主面上の全面に、ゲート電極１１０用の導電膜である第１導電膜１１９を形成する。第１導電膜１１９の厚さは例えば１００ｎｍである。第１導電膜１１９の材料は例えば、アルミニウム（Ａｌ）系合金、より具体的にはＡｌに３ｍｏｌ％のＮｉを添加した合金（Ａｌ−３ｍｏｌ％Ｎｉ）である。Ａｌ−３ｍｏｌ％Ｎｉ膜は、Ａｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法によって形成できる。スパッタリングガスとしてアルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガス、等を用いることができる。なお、第１導電膜１１９を他の金属または金属以外の導電性材料で形成してもよい。
【００６７】
次に、第１導電膜１１９上の全面にフォトレジストを塗布し、当該フォトレジストをフォトリソグラフィー技術によってパターニングする。これにより、図８に示すように、ゲート電極１１０用のパターニングマスク２０１を形成する。フォトレジストとして例えば、ノボラック系のポジ型の感光性樹脂を用いることができる。フォトレジストの厚さは例えば約１．５μｍである。
【００６８】
そして、パターニングマスク２０１まで形成された状態（図８参照）の基板３１に対して、リン酸（Phosphoric acid）と酢酸（Acetic acid）と硝酸（Nitric acid）とを含むＰＡＮ系の溶液を用いて、ウエットエッチングを施す。この際、パターニングマスク２０１がエッチングマスクとして働くことによって、第１導電膜１１９からゲート電極１１０が形成される。その後、パターニングマスク２０１をアミン系のレジスト剥離液を用いて除去する（図９参照）。
【００６９】
なお、パターニングマスク２０１を、ゲート電極１１０用のパターンだけでなく、ゲート配線８１（図３参照）用のパターンも有するように、形成してもよい。これによれば、第１導電膜１１９からゲート電極１１０とゲート配線８１とを同時に形成できる。
【００７０】
次に、図１０に示すように、ゲート電極１１０を覆うように基板３１上にゲート絶縁膜１２０を形成する。ゲート絶縁膜１２０は例えば、５０〜５００ｎｍの厚さのシリコン酸化膜である。シリコン酸化膜は例えば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法によって、形成できる。
【００７１】
次に、図１１に示すように、ゲート絶縁膜１２０上の全面に、下層半導体層１４０用の半導体膜１４９を形成する。半導体膜１４９の厚さは例えば４０ｎｍである。半導体膜１４９の材料は例えば、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体である。半導体膜１４９を構成するＩｎＧａＺｎＯ膜は、非晶質構造であってもよい。
【００７２】
例えば、原子組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏが１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２］を用いたＤＣスパッタリング法によって、半導体膜１４９を形成する。スパッタリングガスとしてＡｒガス、Ｋｒガス、等を用いることができる。このようなスパッタリング法によって形成されたＩｎＧａＺｎＯ膜では、通常、酸素の原子組成比が化学量論組成よりも少なくなっている。すなわち、酸素イオン欠損状態（上記の例ではＯの組成比が４未満の状態）の膜が形成される。このため、Ａｒガスに酸素（Ｏ２）ガスを混合してスパッタリングを行うことが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行った。
【００７３】
なお、半導体膜１４９として、酸化物半導体以外の半導体、例えばシリコン、ゲルマニウム、または、窒化物半導体を、公知の成膜技術を用いて形成してもよい。窒化物半導体として例えば、窒化物ガリウム（ＧａＮ）および窒化アルミニウム（ＡｌＮ）が挙げられる。
【００７４】
次に、半導体膜１４９上の全面にフォトレジストを塗布し、当該フォトレジストをフォトリソグラフィー技術によってパターニングする。これにより、図１２に示すように、下層半導体層１４０用のパターニングマスク２０２を形成する。フォトレジストとして例えば、ノボラック系のポジ型の感光性樹脂を用いることができる。フォトレジストの厚さは例えば約１．５μｍである。
【００７５】
そして、パターニングマスク２０２まで形成された状態（図１２参照）の基板３１に対して、硝酸またはシュウ酸を含む溶液を用いてウエットエッチングを施す。この際、パターニングマスク２０２がエッチングマスクとして働くことによって、半導体膜１４９から下層半導体層１４０が形成される。その後、パターニングマスク２０２をアミン系のレジスト剥離液を用いて除去する（図１３参照）。
【００７６】
次に、図１４に示すように、下層半導体層１４０を覆うようにゲート絶縁膜１２０上の全面に、酸化物半導体層１３０用の酸化物半導体膜１３９を形成する。酸化物半導体膜１３９の厚さは例えば４０ｎｍである。酸化物半導体膜１３９の材料は例えば、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体である。酸化物半導体膜１３９を構成するＩｎＧａＺｎＯ膜は、非晶質構造であってもよい。
【００７７】
例えば、原子組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏが１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２］を用いたＤＣスパッタリング法によって、酸化物半導体膜１３９を形成する。スパッタリングガスとしてＡｒガス、Ｋｒガス、等を用いることができる。上記のように、ＡｒガスにＯ２ガスを混合してスパッタリングを行うことが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いた。
【００７８】
ここでは、半導体膜１４９と酸化物半導体膜１３９とを同じ酸化物半導体で形成するものとする。但し、異なる酸化物半導体を採用してもよい。例えば、半導体膜１４９のキャリア密度が酸化物半導体膜１３９のキャリア密度よりも高いことが、望ましい。それによれば、下層半導体層１４０のキャリア密度を、酸化物半導体層１３０のキャリア密度よりも高くすることができる。
【００７９】
次に、酸化物半導体膜１３９上の全面にフォトレジストを塗布し、当該フォトレジストをフォトリソグラフィー技術によってパターニングする。これにより、図１５に示すように、酸化物半導体層１３０用のパターニングマスク２０３を形成する。フォトレジストとして例えば、ノボラック系のポジ型の感光性樹脂を用いることができる。フォトレジストの厚さは例えば約１．５μｍである。
【００８０】
そして、パターニングマスク２０３まで形成された状態（図１５参照）の基板３１に対して、硝酸またはシュウ酸を含む溶液を用いてウエットエッチングを施す。この際、パターニングマスク２０３がエッチングマスクとして働くことによって、酸化物半導体膜１３９から酸化物半導体層１３０が形成される。その後、パターニングマスク２０３をアミン系のレジスト剥離液を用いて除去する（図１６参照）。
【００８１】
次に、図１７に示すように、酸化物半導体層１３０を覆うようにゲート絶縁膜１２０上の全面に、ソース電極１５１およびドレイン電極１５２用の第２導電膜１５９を形成する。第２導電膜１５９は例えば、Ｍｏ膜とＡｌ−３ｍｏｌ％Ｎｉ膜との２層構造をしている。具体的には、Ｍｏターゲットを用いたＤＣスパッタリング法によってＭｏ膜を例えば１０〜１００ｎｍの厚さで形成し、続いてＡｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法によってＡｌ−３ｍｏｌ％Ｎｉ膜を例えば１０〜１００ｎｍの厚さで形成する。なお、第２導電膜１５９を他の金属または金属以外の導電性材料で構成してもよい。
【００８２】
次に、第２導電膜１５９上の全面にフォトレジストを塗布し、当該フォトレジストをフォトリソグラフィー技術によってパターニングする。これにより、図１８に示すように、ソース電極１５１およびドレイン電極１５２用のパターニングマスク２０４を形成する。フォトレジストとして例えば、ノボラック系のポジ型の感光性樹脂を用いることができる。フォトレジストの厚さは例えば約１．５μｍである。
【００８３】
そして、パターニングマスク２０４まで形成された状態（図１８参照）の基板３１に対して、ＰＡＮ系の溶液を用いてウエットエッチングを施す。この際、パターニングマスク２０４がエッチングマスクとして働くことによって、第２導電膜１５９からソース電極１５１およびドレイン電極１５２が形成される。その後、パターニングマスク２０４をアミン系のレジスト剥離液を用いて除去する（図１９参照）。
【００８４】
その後、ソース電極１５１とドレイン電極１５２と酸化物半導体層１３０とを覆うように、保護膜１６０を形成する（図５参照）。保護膜１６０は例えば、５０〜５００ｎｍの厚さのシリコン酸化膜である。シリコン酸化膜は例えば、ＳｉＨ４ガスとＮ２Ｏガスとを用いたプラズマＣＶＤ法によって、形成できる。
【００８５】
以上の工程によって、図５に示した構成のＴＦＴ１００が得られる。
【００８６】
ここで、上記のように、下層半導体層１４０においてソース側部分１４１またはドレイン側部分１４２が省略されてもよい。かかる点に鑑みると、下層半導体層１４０は、ソース側部分１４１の形成領域（ソース重なり領域１７１を含んでいる）と、ドレイン側部分１４２の形成領域（ドレイン重なり領域１７２を含んでいる）とのうちの少なくとも一方に、形成される。下層半導体層１４０のパターンの制御は、パターニングマスク２０２によって行うことができる。
【００８７】
なお、上記のように、下層半導体層１４０の平面視形状は、図４の例に限定されるものではない。すなわち、下層半導体層１４０を上記の各種形状で形成してもよい。酸化物半導体層１３０の平面視形状および寸法についても同様である。
【００８８】
＜液晶表示装置の製造方法＞
上記のＴＦＴ１００の製造方法を利用することによって、ＴＦＴ基板３０（図２および図３を参照）を製造できる。そして、ＴＦＴ基板３０を、別途に製造された対向基板４０（図２参照）と貼り合わせる。その際、ＴＦＴ基板３０と対向基板４０との間にスペーサを配置しておき、それによりＴＦＴ基板３０と対向基板４０との間に間隙を設ける。その間隙に液晶を注入し、液晶注入口を封止する。なお、滴下法によって液晶を配置してもよい。このようにして、液晶パネル１１（図１および図２参照）が製造される。
【００８９】
その後、液晶パネル１１に対して偏光板１２，１３およびバックライト装置１４を配置する（図１参照）。これにより、液晶表示装置１０が得られる。
【００９０】
＜効果＞
上記のように、ＴＦＴ１００は、ゲート電極１１０と、ゲート絶縁膜１２０と、酸化物半導体層１３０と、下層半導体層１４０と、ソース電極１５１と、ドレイン電極１５２とを含んでいる。より具体的には、ゲート絶縁膜１２０はゲート電極１１０を覆っている。酸化物半導体層１３０は、ゲート絶縁膜１２０を介してゲート電極１１０に対向している。下層半導体層１４０は、酸化物半導体層１３０とゲート絶縁膜１２０との間に部分的に設けられている。ソース電極１５１およびドレイン電極１５２は、酸化物半導体層１３０に接している。
【００９１】
下層半導体層１４０は、酸化物半導体層１３０がソース電極１５１に重なっているソース重なり領域１７１と、酸化物半導体層１３０がドレイン電極１５２に重なっているドレイン重なり領域１７２と、のうちの少なくとも一方に存在している。これに対し、ソース重なり領域１７１とドレイン重なり領域１７２との間には、下層半導体層１４０が存在しない領域が設けられている。
【００９２】
したがって、ソース重なり領域１７１に下層半導体層１４０が存在する場合には、ソース電極１５１とゲート絶縁膜１２０との間に存在する半導体層が厚くなる。このため、ソース電極１５１近傍において酸化物半導体層１３０の表面に光（例えばバックライト装置１４からの光）が照射された場合であっても、光励起されたホールがゲート絶縁膜１２０に到達するのを抑制できる。それにより、半導体層とゲート絶縁膜１２０との界面（具体的には、下層半導体層１４０とゲート絶縁膜１２０との界面）にトラップされるホール、および、ゲート絶縁膜１２０中にトラップされるホールを減らすことができる。トラップされたホールはＴＦＴの閾値電圧を負側にシフトさせる原因になるので、そのような閾値電圧シフトを抑制することができる。このことは、ドレイン重なり領域１７２に下層半導体層１４０が存在する場合についても同様である。その結果、光照射下でも閾値電圧が安定し、高い信頼性が得られる。
【００９３】
なお、非特許文献１には、Ｍｏから成るゲート電極と、ゲート絶縁膜と、ＩｎＧａＺｎＯから成るチャネル層と、ＳｉＯ膜と、ＩＴＯ（indium-tin-oxide）から成るトップゲートとが積層された構成のＴＦＴが記載されている。なお、チャネル層にはソース電極およびドレイン電極が接続されている。特に、トップゲートから電界を加えることによって、チャネル中央部の伝導帯ポテンシャルを変化させている。具体的には、トップゲートに負バイアスを加えると、チャネル中央部の伝導帯ポテンシャルが上昇し、閾値電圧が正側にシフトする。これに対し、トップゲートに正バイアスを加えても、閾値電圧は負側にシフトしない。これは、チャネル中央部の伝導帯ポテンシャルは下がるが、チャネルの端部となるソース電極およびドレイン電極の近傍の伝導帯ポテンシャルが変化しないからである。したがって、ソース電極およびドレイン電極の近傍のホールトラップを抑制すれば、閾値電圧が負側にシフトすることを抑制できる、と考えられる。
【００９４】
ここで、下層半導体層１４０は、シリコン、ゲルマニウム、窒化物半導体、または、酸化物半導体層１３０と同じもしくは異なる酸化物半導体で構成可能である。下層半導体層１４０がシリコンで構成されている場合、ゲート絶縁膜１２０を通って酸化物半導体層１３０に入射する光を、下層半導体層１４０に吸収させることができる。それにより酸化物半導体層１３０への光入射が抑制されるので、光励起されるホール自体を少なくすることができる。その結果、光照射下でも閾値電圧が安定し、高い信頼性が得られる。
【００９５】
一方、ソース重なり領域１７１とドレイン重なり領域１７２との間の領域であるソースドレイン間領域１７３には、下層半導体層１４０が存在しない領域が設けられている。このため、ソースドレイン間領域１７３において半導体層が厚くなるのを回避できる。その結果、ソースドレイン間領域１７３においても半導体層が厚い構成に比べて、オフ電流を低く抑えることができる。この点からも、高い信頼性が得られる。
【００９６】
なお、非特許文献３には、チャネル層を成す酸化物半導体膜（具体的にはＩｎＧａＺｎＯ膜）を厚くすると、ゲート電界が酸化物半導体膜の表面に印加されず、オフ電流が上昇することが、記載されている。このことを参考にすると、ＴＦＴ１００においてソースドレイン間領域１７３に、下層半導体層１４０が存在しない領域が在ること、についての有利性を理解できる。
【００９７】
ここで、上記のように、酸化物半導体層１３０の厚さと下層半導体層１４０の厚さとの和が、光の侵入長とホールの拡散長との和よりも大きいことが、望ましい。そのような寸法の関係によれば、ソース電極１５１またはドレイン電極１５２の近傍で光励起されたホールが、ゲート絶縁膜１２０に到達するのを、効果的に抑制できる。
【００９８】
なお、非特許文献２には、チャネル層を成す酸化物半導体膜（具体的にはＩｎＧａＺｎＯ膜）を厚くすると、光照射によって励起されたホールが酸化物半導体とゲート絶縁膜との界面に到達するのを抑制できることが、記載されている。この効果は、酸化物半導体層の厚さが、光の侵入長（７５ｎｍ）とホールの拡散長（５５ｎｍ）との和よりも大きい場合に、より顕著になる。非特許文献２のかかる内容を参考にすると、ＴＦＴ１００において酸化物半導体層１３０の厚さと下層半導体層１４０の厚さとの和が、光の侵入長とホールの拡散長との和よりも大きいこと、についての有利性を理解できる。
【００９９】
また、上記のように、下層半導体層１４０のキャリア密度が、酸化物半導体層１３０のキャリア密度よりも高いことが、望ましい。そのようなキャリア密度の関係によれば、ゲート電極１１０に正バイアスを印加した時に下層半導体層１４０に多くのキャリアが蓄積し、ＴＦＴ１００のオン電流を高くすることができる。
【０１００】
なお、非特許文献４には、コプレーナ構造においてキャリア密度の高い領域からキャリア密度の低いチャネル領域にキャリアが拡散することによって、正バイアス印加時の閾値電圧シフトが抑制されることが、示唆されている。このことを参考にすると、下層半導体層１４０から酸化物半導体層１３０にキャリアが拡散することによって、ＴＦＴ１００は高い信頼性を提供可能である。
【０１０１】
上記のように、液晶表示装置１０は、ＴＦＴ１００を有するＴＦＴ基板３０と、ＴＦＴ基板３０に対向している対向基板４０と、ＴＦＴ基板３０と対向基板４０との間に設けられた液晶層５０とを含んでいる。
【０１０２】
このため、液晶表示装置１０を高い信頼性で提供することができる。また、信頼性の高いＴＦＴ１００を画素ＴＦＴ８３に適用した場合、各画素ＴＦＴ８３の特性のばらつきが抑制され、それにより表示ムラを抑制することができる。
【０１０３】
また、ＴＦＴ１００のチャネル領域が、酸化物半導体層１３０によって構成されている。酸化物半導体は移動度が高いので、ＴＦＴ１００を小型化できる。このため、ＴＦＴ１００を画素ＴＦＴ８３に適用した場合、高精細な液晶表示装置１０を提供できる。
【０１０４】
また、ＴＦＴ１００を駆動回路のＴＦＴ（例えば駆動電圧発生回路ＳＣのトランジスタＴ１〜Ｔ３）に適用した場合、走査信号駆動回路９１および表示信号駆動回路９２を小型化できる。その結果、当該駆動回路９１，９２をＴＦＴ基板３０の額縁領域７２に配置することができる（図３参照）。さらに、駆動回路９１，９２を外付けする構成に比べて、駆動回路９１，９２に関するコストを下げることができる。また、小型の駆動回路９１，９２によれば、額縁領域７２の増大を抑制できるので、狭額縁化を実現することができる。
【０１０５】
さて、上記の製造方法によれば、ＴＦＴ１００の製造方法は、ゲート電極１１０の形成工程と、ゲート絶縁膜１２０の形成工程と、下層半導体層１４０の形成工程と、酸化物半導体層１３０の形成工程と、ソース電極１５１およびドレイン電極１５２の形成工程とを含んでいる。
【０１０６】
ゲート電極１１０の形成工程では、基板３１上に第１導電膜１１９を形成し第１導電膜１１９をパターニングすることによって、ゲート電極１１０を形成する。ゲート絶縁膜１２０の形成工程では、ゲート電極１１０を覆うようにゲート絶縁膜１２０を形成する。
【０１０７】
下層半導体層１４０の形成工程では、ゲート絶縁膜１２０上に半導体膜１４９を形成し半導体膜１４９をパターニングすることによって、ゲート絶縁膜１２０を介してゲート電極１１０に対向するように下層半導体層１４０を形成する。ここで、下層半導体層１４０の形成工程では、酸化物半導体層１３０がソース電極１５１に重なる（より具体的には、ソース電極１５１の形成後に、ソース電極１５１に重なることになる）ソース重なり領域１７１と、酸化物半導体層１３０がドレイン電極１５２に重なる（より具体的には、ドレイン電極１５２の形成後に、ドレイン電極１５２に重なることになる）ドレイン重なり領域１７２と、のうちの少なくとも一方に下層半導体層１４０を形成する。これに対し、ソース重なり領域１７１とドレイン重なり領域１７２との間の領域であるソースドレイン間領域１７３の少なくとも一部には、下層半導体層１４０を形成しない。
【０１０８】
酸化物半導体層１３０の形成工程では、下層半導体層１４０とゲート絶縁膜１２０とを覆うように酸化物半導体膜１３９を形成し酸化物半導体膜１３９をパターニングすることによって、下層半導体層１４０上およびゲート絶縁膜１２０上に延在するように酸化物半導体層１３０を形成する。
【０１０９】
ソース電極１５１およびドレイン電極１５２の形成工程では、酸化物半導体層１３０を覆うように第２導電膜１５９を形成し第２導電膜１５９をパターニングすることによって、酸化物半導体層１３０に接するようにソース電極１５１およびドレイン電極１５２を形成する。
【０１１０】
したがって、４回のパターニングによって、ＴＦＴ１００を製造できる。
【０１１１】
ここで、図２０に比較例に係るＴＦＴの構成を説明する断面図を示す。図２０の構成において酸化物半導体層１３０Ｚ、半導体層１４０Ｚ、ソース側部分１４１Ｚおよびドレイン側部分１４２Ｚが、上記した酸化物半導体層１３０、半導体層１４０、ソース側部分１４１およびドレイン側部分１４２にそれぞれ対応する。但し、半導体層１３０Ｚ，１４０Ｚの積層順序が、上記の半導体層１３０，１４０の積層順序（例えば図５参照）とは異なる。図２０の構成によっても、ソース電極１５１とゲート絶縁膜１２０との間に存在する半導体層を厚くすることができる。
【０１１２】
しかしながら、図２０の構成によれば、以下のような問題がある。
【０１１３】
すなわち、下層の酸化物半導体層１３０Ｚを均一に残すように、上層の半導体層１４０Ｚのソース側部分１４１Ｚおよびドレイン側部分１４２Ｚをパターニングすることが難しくなる。特に酸化物半導体層１３０Ｚと半導体層１４０Ｚとを同じ酸化物半導体で形成しようとする場合、ソース側部分１４１Ｚおよびドレイン側部分１４２Ｚを形成するためのエッチングを、半導体層１３０Ｚ，１４０Ｚの界面の位置で且つ当該界面全体において正確に終了させることは難しい。このため、酸化物半導体層１３０Ｚおよび半導体層１４０Ｚの材料選定について制約が大きくなる。
【０１１４】
また、上層の半導体層１４０Ｚの形成工程（成膜、エッチング等の工程）は、下層の酸化物半導体層１３０Ｚ、換言すればＴＦＴのチャネル領域にダメージを与えてしまう。それにより、ＴＦＴの特性を劣化させる可能性がある。
【０１１５】
したがって、実施の形態１に係る上記構成のように、酸化物半導体層１３０の下層に半導体層１４０を配置することが好ましい。
【０１１６】
＜実施の形態２＞
＜ＴＦＴ基板の構成＞
図２１に実施の形態２に係るＴＦＴ基板３０Ｂの構成を説明する平面図を示し、図２１中のＸＸＩＩ−ＸＸＩＩ線における断面図を図２２に示す。なお、図２１および図２２にはそれぞれＸＹＺ直交座標系を併せて示している。また、図２１では、平面図を見やすくするために、ハッチングを施している。以下では、実施の形態１で説明した要素には実施の形態１で用いた参照符号を付して、重複する説明は省略する。
【０１１７】
図２１および図２２に示すように、ＴＦＴ基板３０Ｂでは、画素ＴＦＴ８３がＴＦＴ１００によって構成されており、ＴＦＴ１００のドレイン電極１５２が画素電極８４に電気的に接続されている。画素電極８４は、ゲート絶縁膜１２０上に配置されており、すなわち下層半導体層１４０と同じ層に配置されている。
【０１１８】
画素電極８４は、下層半導体層１４０と同じ酸化物半導体で構成されている。ここでは、画素電極８４および下層半導体層１４０が、低抵抗化された酸化物半導体で構成されるものとする。但し、この例に限定されるものではない。
【０１１９】
なお、駆動回路のＴＦＴ（例えば図３の駆動電圧発生回路ＳＣのトランジスタＴ１〜Ｔ３）をＴＦＴ１００で構成する場合、当該ＴＦＴ１００の下層半導体層１４０を、低抵抗化された酸化物半導体で構成してもよい。
【０１２０】
ＴＦＴ基板３０Ｂは、ＴＦＴ基板３０の代わりに、液晶パネル１１および液晶表示装置１０を構成することができる。ＴＦＴ基板３０Ｂは、ＴＮ方式とIn-Plane Switching方式とＦＦＳ方式とのいずれにも適用可能であるし、更には他の方式にも適用可能である。
【０１２１】
＜ＴＦＴ基板の製造方法＞
図２３および図２４に、ＴＦＴ基板３０Ｂの製造方法を説明する断面図を示す。まず、例えば実施の形態１と同様の製造方法によって、既述の図１１の構成を得る。
【０１２２】
その後、半導体膜１４９上の全面にフォトレジストを塗布し、当該フォトレジストをフォトリソグラフィー技術によってパターニングする。これにより、図２３に示すように、下層半導体層１４０用のパターンと画素電極８４用のパターンを有するパターニングマスク２０２Ｂを形成する。フォトレジストとして例えば、ノボラック系のポジ型の感光性樹脂を用いることができる。フォトレジストの厚さは例えば約１．５μｍである。
【０１２３】
そして、パターニングマスク２０２Ｂまで形成された状態（図２３参照）の基板３１に対して、硝酸またはシュウ酸を含む溶液を用いてウエットエッチングを施す。この際、パターニングマスク２０２Ｂがエッチングマスクとして働くことによって、半導体膜１４９から下層半導体層１４０と画素電極８４とが同時に形成される（図２４参照）。その後、パターニングマスク２０２Ｂをアミン系のレジスト剥離液を用いて除去する（図２４参照）。
【０１２４】
次に、下層半導体層１４０および画素電極８４に対して、低抵抗化処理を施す。低抵抗化処理として紫外線照射処理を行う。例えば、波長が４５０ｎｍ以下で強度が１ｍＷ／ｃｍ２以上の光を、６０ｓｅｃ以上照射する。あるいは、低抵抗化処理として、ドライエッチング処理を利用してもよい。
【０１２５】
ここで、下層半導体層１４０および画素電極８４用の半導体膜１４９（具体的には酸化物半導体膜）を形成する際に酸素分圧を低くすれば、半導体膜１４９の抵抗を低くすることが可能である。この場合、別途の低抵抗化処理を行う必要がない。
【０１２６】
その後、実施の形態１と同様の工程（図１４〜図１９参照）を利用することによって、図２２に示した構成のＴＦＴ基板３０Ｂが得られる。
【０１２７】
＜効果＞
ＴＦＴ基板３０ＢはＴＦＴ１００を含んでいるので、実施の形態１と同様の効果を得ることができる。
【０１２８】
特にＴＦＴ基板３０Ｂは、ＴＦＴ１００を画素ＴＦＴ８３として含んでいる。さらに、ＴＦＴ基板３０Ｂでは、画素電極８４は、ＴＦＴ１００のドレイン電極１５２に電気的に接続されており、ＴＦＴ１００の下層半導体層１４０と同じ酸化物半導体で構成されている。
【０１２９】
また、上記のように、下層半導体層１４０の形成工程では、半導体膜１４９をパターニングすることによって、下層半導体層１４０と共に画素電極８４を形成する。
【０１３０】
このように、画素電極８４を下層半導体層１４０と同じ材料で構成することによって、画素電極８４を下層半導体層１４０と同時にパターニングすることが可能になる。それにより、パターニング工程を削減でき、製造コストを下げることができる、その結果、ＴＦＴ基板３０Ｂおよび液晶表示装置１０を安価に提供することができる。
【０１３１】
＜実施の形態３＞
＜ＴＦＴの構成＞
図２５に、実施の形態３に係るＴＦＴ１００Ｃの構成を説明する断面図を示す。なお、図２５にはＸＹＺ直交座標系を併せて示している。以下では、実施の形態１，２で説明した要素には実施の形態１，２で用いた参照符号を付して、重複する説明は省略する。
【０１３２】
ＴＦＴ１００Ｃは、既述のＴＦＴ基板３０に適用され、それにより液晶パネル１１および液晶表示装置１０を構成することができる。なお、ＴＦＴ１００Ｃは、画素ＴＦＴ８３（図３参照）と、駆動回路のＴＦＴ（例えば駆動電圧発生回路ＳＣのトランジスタＴ１〜Ｔ３）とのいずれにも適用可能である。
【０１３３】
図２５に示すように、ＴＦＴ１００Ｃは酸化物半導体層１８０を含んでいる。酸化物半導体層１８０は、図５のＴＦＴ１００において酸化物半導体層１３０および下層半導体層１４０の代わりに、配置されている。ＴＦＴ１００Ｃのその他の構成は、ＴＦＴ１００と同様である。
【０１３４】
酸化物半導体層１８０は例えば、酸化物半導体層１３０（図５参照）と同様に、ＩｎＧａＺｎＯ系の酸化物半導体で構成されている。酸化物半導体層１８０を構成するＩｎＧａＺｎＯ膜は、非晶質構造であってもよい。
【０１３５】
図２５に示すように、酸化物半導体層１８０は、ソース電極１５１と接しているソース接続領域１８１と、ドレイン電極１５２と接しているドレイン接続領域１８２と、ソース接続領域１８１とドレイン接続領域１８２との間の領域であるチャネル領域１８３とを含んでいる。
【０１３６】
特に、チャネル領域１８３は、ソース接続領域１８１およびドレイン接続領域１８２よりも薄い部分１８４を有している。例えば、ソース接続領域１８１およびドレイン接続領域１８２の厚さは８０ｎｍであり、チャネル領域１８３の薄い部分１８４の厚さは４０ｎｍである。但し、この例に限定されるものではない。例えば、ソース接続領域１８１の厚さは、光の侵入長（７５ｎｍ）とホールの拡散長（５５ｎｍ）との和（１３０ｎｍ）よりも大きいことが、望ましい。ドレイン接続領域１８２の厚さについても同様である。なお、ソース接続領域１８１の厚さは、ドレイン接続領域１８２の厚さと異なっていてもよい。
【０１３７】
図２５中のＸ方向において、薄い部分１８４の寸法はチャネル領域１８３全体の寸法よりも短い。図２５では、薄い部分１８４はチャネル領域１８３の中央に位置している。すなわち、薄い部分１８４とソース電極１５１との間の距離をｄ１４とし、薄い部分１８４とドレイン電極１５２との間の距離をｄ２４とした場合、ｄ１４＝ｄ２４である。これに対し、ｄ１４≠ｄ２４であってもよい。なお、ｄ１４とｄ２４とのうちの少なくとも一方は、ホールの拡散長以上であることが望ましい。その場合、チャネル領域１８３の薄い部分１８４は、ソース接続領域１８１からホールの拡散長以上離れている。あるいは、薄い部分１８４は、ドレイン接続領域１８２からホールの拡散長以上離れている。
【０１３８】
＜ＴＦＴの製造方法＞
図２６〜図２８に、ＴＦＴ１００Ｃの製造方法を説明する断面図を示す。まず、例えば実施の形態１と同様の製造方法によって、既述の図１０の構成を得る。
【０１３９】
その後、図２６に示すように、ゲート絶縁膜１２０上の全面に、酸化物半導体層１８０用の酸化物半導体膜１８９を形成する。酸化物半導体膜１８９の厚さは例えば８０ｎｍである。酸化物半導体膜１８９は例えば、ＩｎＧａＺｎＯ系の酸化物半導体の膜である。酸化物半導体膜１８９を構成するＩｎＧａＺｎＯ膜は、非晶質構造であってもよい。
【０１４０】
例えば、原子組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏが１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２］を用いたＤＣスパッタリング法によって、酸化物半導体膜１８９を形成する。実施の形態１で説明したように、スパッタリングガスとして例えば、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いることが望ましい。
【０１４１】
次に、酸化物半導体膜１８９上の全面にフォトレジストを塗布し、当該フォトレジストをフォトリソグラフィー技術によってパターニングする。これにより、図２７に示すように、酸化物半導体層１８０用のパターニングマスク２０５を形成する。フォトレジストとして例えば、ノボラック系のポジ型の感光性樹脂を用いることができる。フォトレジストの厚さは例えば約１．５μｍである。
【０１４２】
例えばハーフトーン法でフォトレジストを露光することによって、２段階の厚さを有するパターニングマスク２０５を形成できる。具体的には、図２７に示すように、パターニングマスク２０５において、チャネル領域１８３の薄い部分１８４に対応する部分を、他の部分よりも薄く形成する。
【０１４３】
そして、パターニングマスク２０５まで形成された状態（図２７参照）の基板３１に対して、硝酸またはシュウ酸を含む溶液を用いてウエットエッチングを施す。この際、パターニングマスク２０５がエッチングマスクとして働くことによって、酸化物半導体膜１８９から酸化物半導体層１８０が形成される。ここで、酸化物半導体層１８０の厚さは、パターニングマスク２０５の厚さに依存する。このため、チャネル領域１８３に薄い部分１８４が形成される（図２８参照）。
【０１４４】
その後、パターニングマスク２０５をアミン系のレジスト剥離液を用いて除去する（図２８参照）。
【０１４５】
その後、実施の形態１と同様の工程（図１７〜図１９参照）を利用することによって、図２５に示した構成のＴＦＴ１００Ｃが得られる。
【０１４６】
＜効果＞
上記のように、ＴＦＴ１００Ｃは、ゲート電極１１０と、ゲート絶縁膜１２０と、酸化物半導体層１８０と、ソース電極１５１と、ドレイン電極１５２とを含んでいる。より具体的には、ゲート絶縁膜１２０はゲート電極１１０を覆っている。酸化物半導体層１８０は、ゲート絶縁膜１２０を介してゲート電極１１０に対向している。ソース電極１５１およびドレイン電極１５２は、酸化物半導体層１８０に接している。
【０１４７】
酸化物半導体層１８０は、ソース電極１５１と接しているソース接続領域１８１と、ドレイン電極１５２と接しているドレイン接続領域１８２と、ソース接続領域１８１とドレイン接続領域１８２との間の領域であるチャネル領域１８３とを含んでいる。チャネル領域１８３は、ソース接続領域１８１およびドレイン接続領域１８２よりも薄い部分１８４を有している。チャネル領域１８３の薄い部分１８４は、ソース接続領域１８１またはドレイン接続領域１８２からホールの拡散長以上離れている。
【０１４８】
したがって、酸化物半導体層１８０において、ソース接続領域１８１とドレイン接続領域１８２とのうちの少なくとも一方は、チャネル領域１８３の薄い部分１８４よりも厚い。例えばソース接続領域１８１が薄い部分１８４よりも厚い場合を考える。ソース電極１５１近傍において酸化物半導体層１８０の表面に光（例えばバックライト装置１４からの光）が照射された場合であっても、光励起されたホールがゲート絶縁膜１２０に到達するのを抑制できる。それにより、酸化物半導体層１８０とゲート絶縁膜１２０との界面にトラップされるホール、および、ゲート絶縁膜１２０中にトラップされるホールを減らすことができる。トラップされたホールはＴＦＴの閾値電圧を負側にシフトさせる原因になるので、そのような閾値電圧シフトを抑制することができる。このことは、ドレイン接続領域１８２が薄い部分１８４よりも厚い場合についても同様である。その結果、光照射下でも閾値電圧が安定し、高い信頼性が得られる。
【０１４９】
一方、チャネル領域１８３は薄い部分１８４を有しているので、薄い部分１８４が存在しない構成に比べて、オフ電流を低く抑えることができる。この点からも、高い信頼性が得られる。
【０１５０】
また、実施の形態３によれば、液晶表示装置１０は、ＴＦＴ１００Ｃを有するＴＦＴ基板３０と、ＴＦＴ基板３０に対向している対向基板４０と、ＴＦＴ基板３０と対向基板４０との間に設けられた液晶層５０とを含んでいる。すなわち、上記のように信頼性の高いＴＦＴ１００Ｃが適用されているので、液晶表示装置１０は実施の形態１と同様に、高い信頼性、高精細、狭額縁、等を提供することができる。
【０１５１】
さて、上記の製造方法によれば、ＴＦＴ１００Ｃの製造方法は、ゲート電極１１０の形成工程と、ゲート絶縁膜１２０の形成工程と、酸化物半導体層１８０の形成工程と、ソース電極１５１およびドレイン電極１５２の形成工程とを含んでいる。
【０１５２】
ゲート電極１１０の形成工程では、基板３１上に第１導電膜１１９を形成し第１導電膜１１９をパターニングすることによって、ゲート電極１１０を形成する。ゲート絶縁膜１２０の形成工程では、ゲート電極１１０を覆うようにゲート絶縁膜１２０を形成する。
【０１５３】
酸化物半導体層１８０の形成工程では、ゲート絶縁膜１２０上に酸化物半導体膜１８９を形成し酸化物半導体膜１８９をパターニングすることによって、ゲート絶縁膜１２０を介してゲート電極１１０に対向するように酸化物半導体層１８０を形成する。
【０１５４】
ここで、酸化物半導体層１８０の形成工程では、酸化物半導体層１８０が、ソース電極１５１と接する（より具体的には、ソース電極１５１の形成後に、ソース電極１５１と接することになる）ソース接続領域１８１と、ドレイン電極１５２と接する（より具体的には、ドレイン電極１５２の形成後に、ドレイン電極１５２と接することになる）ドレイン接続領域１８２と、ソース接続領域１８１とドレイン接続領域１８２との間の領域でありソース接続領域１８１およびドレイン接続領域１８２よりも薄い部分１８４を有するチャネル領域１８３とを含むように、酸化物半導体膜１８９をパターニングする。しかもその際、チャネル領域１８３の薄い部分１８４が、ソース接続領域１８１またはドレイン接続領域１８２からホールの拡散長以上離れるように、酸化物半導体膜１８９をパターニングする。
【０１５５】
また、酸化物半導体層１８０の形成工程では、酸化物半導体層１８０用のパターニングマスク２０５を、チャネル領域１８３の薄い部分１８４に対応する部分が他の部分よりも薄くなるように形成する。そして、当該パターニングマスク２０５を用いて酸化物半導体膜１８９をエッチングする。
【０１５６】
ソース電極１５１およびドレイン電極１５２の形成工程では、酸化物半導体層１８０を覆うように第２導電膜１５９を形成し第２導電膜１５９をパターニングすることによって、酸化物半導体層１８０に接するようにソース電極１５１およびドレイン電極１５２を形成する。
【０１５７】
したがって、３回のパターニングによって、ＴＦＴ１００Ｃを製造できる。
【０１５８】
ここで、酸化物半導体層１８０は、実施の形態１に係る、下層半導体層１４０と酸化物半導体層１３０との積層体に相当する。かかる点に鑑みると、実施の形態３によれば、１回のパターニングによって、上記積層体に相当する構成を形成できる。また、実施の形態１では下層半導体層１４０の形成工程と酸化物半導体層１３０の形成工程との間において下層半導体層１４０が空気に暴露される可能性がある。これに対し、実施の形態３によれば、そのような空気暴露を回避して、酸化物半導体層１８０を形成可能である。このため、空気暴露によって欠陥が導入されるのを防ぐことができる。
【０１５９】
なお、実施の形態３に実施の形態１，２の各種技術を導入してもよい。それによれば、導入した技術に係る効果を得ることできる。
【０１６０】
＜付記＞
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【０１６１】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１６２】
１０  液晶表示装置、３０，３０Ｂ  ＴＦＴ基板、３１  基板、４０  対向基板、５０  液晶層、８３  画素ＴＦＴ、８４  画素電極、１００，１００Ｃ  ＴＦＴ、１１０  ゲート電極、１１９  第１導電膜、１２０  ゲート絶縁膜、１３０，１８０  酸化物半導体層、１３９，１８９  酸化物半導体膜、１４０  下層半導体層、１４９  半導体膜、１５１  ソース電極、１５２  ドレイン電極、１７１  ソース重なり領域、１７２  ドレイン重なり領域、１７３  ソースドレイン間領域、１８１  ソース接続領域、１８２  ドレイン接続領域、１８３  チャネル領域、１８４  薄い部分、２０５  パターニングマスク。
【図１】
2017158967.tif 000003
【図２】
2017158967.tif 000004
【図３】
2017158967.tif 000005
【図４】
2017158967.tif 000006
【図５】
2017158967.tif 000007
【図６】
2017158967.tif 000008
【図７】
2017158967.tif 000009
【図８】
2017158967.tif 000010
【図９】
2017158967.tif 000011
【図１０】
2017158967.tif 000012
【図１１】
2017158967.tif 000013
【図１２】
2017158967.tif 000014
【図１３】
2017158967.tif 000015
【図１４】
2017158967.tif 000016
【図１５】
2017158967.tif 000017
【図１６】
2017158967.tif 000018
【図１７】
2017158967.tif 000019
【図１８】
2017158967.tif 000020
【図１９】
2017158967.tif 000021
【図２０】
2017158967.tif 000022
【図２１】
2017158967.tif 000023
【図２２】
2017158967.tif 000024
【図２３】
2017158967.tif 000025
【図２４】
2017158967.tif 000026
【図２５】
2017158967.tif 000027
【図２６】
2017158967.tif 000028
【図２７】
2017158967.tif 000029
【図２８】
2017158967.tif 000030
【手続補正書】
【提出日】平成29年5月10日(2017.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜の上方に設けられ、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１３０）と、
前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層（１４０）と、
前記酸化物半導体層の上方に設けられ、前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられている、
薄膜トランジスタ（１００）。
【請求項２】
前記酸化物半導体層の厚さと前記下層半導体層の厚さとの和が、光の侵入長とホールの拡散長との和よりも大きい、請求項１に記載の薄膜トランジスタ（１００）。
【請求項３】
前記下層半導体層のキャリア密度が、前記酸化物半導体層のキャリア密度よりも高い、請求項１または請求項２に記載の薄膜トランジスタ（１００）。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ（１００）を画素トランジスタ（８３）として備える薄膜トランジスタ基板（３０，３０Ｂ）であって、
前記薄膜トランジスタの前記ドレイン電極に電気的に接続されており、前記薄膜トランジスタの前記下層半導体層と同じ酸化物半導体で構成されている、画素電極（８４）を備える、薄膜トランジスタ基板（３０，３０Ｂ）。
【請求項５】
薄膜トランジスタ（１００）を画素トランジスタ（８３）として備える薄膜トランジスタ基板（３０，３０Ｂ）であって、
前記薄膜トランジスタ（１００）は、
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１３０）と、
前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層（１４０）と、
前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられており、
前記薄膜トランジスタ基板（３０，３０Ｂ）は、
前記薄膜トランジスタの前記ドレイン電極に電気的に接続されており、前記薄膜トランジスタの前記下層半導体層と同じ酸化物半導体で構成されている、画素電極（８４）
を備える、薄膜トランジスタ基板（３０，３０Ｂ）。
【請求項６】
請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ（１００，１００Ｃ）を含んだ薄膜トランジスタ基板（３０，３０Ｂ）と、
前記薄膜トランジスタ基板に対向している対向基板（４０）と、
前記薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層（５０）と
を備える、液晶表示装置（１０）。
【請求項７】
請求項４または請求項５に記載の薄膜トランジスタ基板（３０，３０Ｂ）と、
前記薄膜トランジスタ基板に対向している対向基板（４０）と、
前記薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層（５０）と
を備える、液晶表示装置（１０）。
【請求項８】
（ａ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｂ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｃ）前記ゲート絶縁膜上に半導体膜（１４９）を形成し前記半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように下層半導体層（１４０）を形成する工程と、
（ｄ）前記下層半導体層と前記ゲート絶縁膜とを覆うように酸化物半導体膜（１３９）を形成し前記酸化物半導体膜をパターニングすることによって、前記下層半導体層上および前記ゲート絶縁膜上に延在するように酸化物半導体層（１３０）を形成する工程と、
（ｅ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｃ）では、前記酸化物半導体層が前記ソース電極に重なるソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なるドレイン重なり領域（１７２）と、のうちの少なくとも一方に前記下層半導体層を形成するが、前記ソース重なり領域と前記ドレイン重なり領域との間の領域であるソースドレイン間領域（１７３）の少なくとも一部には前記下層半導体層を形成しない、
薄膜トランジスタ（１００）の製造方法。
【請求項９】
前記工程（ｃ）では、前記半導体膜をパターニングすることによって、前記下層半導体層と共に画素電極（８４）を形成する、
請求項８に記載の薄膜トランジスタ（１００）の製造方法。
【請求項１０】
（ｆ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｇ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｈ）前記ゲート絶縁膜上に酸化物半導体膜（１８９）を形成し前記酸化物半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように酸化物半導体層（１８０）を形成する工程と、
（ｉ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｈ）では、前記酸化物半導体層が、前記ソース電極と接するソース接続領域（１８１）と、前記ドレイン電極と接するドレイン接続領域（１８２）と、前記ソース接続領域と前記ドレイン接続領域との間の領域であり前記ソース接続領域および前記ドレイン接続領域よりも薄い部分（１８４）を有するチャネル領域（１８３）とを含むように、且つ、前記薄い部分が、前記ソース接続領域または前記ドレイン接続領域からホールの拡散長以上離れるように、前記酸化物半導体膜をパターニングし、
前記工程（ｈ）では、前記酸化物半導体層用のパターニングマスク（２０５）を、前記薄い部分に対応する部分が他の部分よりも薄くなるように形成し、前記パターニングマスクを用いて前記酸化物半導体膜をエッチングする、
薄膜トランジスタ（１００Ｃ）の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の一態様に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆っているゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられ、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層と、前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層と、前記酸化物半導体層の上方に設けられ、前記酸化物半導体層に接しているソース電極およびドレイン電極とを含んでいる。前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域と、のうちの少なくとも一方に存在している。前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられている。
【手続補正書】
【提出日】平成29年8月23日(2017.8.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜の上方に設けられ、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１３０）と、
前記ゲート電極に対向するように前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層（１４０）と、
前記酸化物半導体層の上方に設けられ、前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられている、
薄膜トランジスタ（１００）。
【請求項２】
前記酸化物半導体層の厚さと前記下層半導体層の厚さとの和が、光の侵入長とホールの拡散長との和よりも大きい、請求項１に記載の薄膜トランジスタ（１００）。
【請求項３】
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜の上方に設けられ、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１３０）と、
前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層（１４０）と、
前記酸化物半導体層の上方に設けられ、前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられており、
前記酸化物半導体層の厚さと前記下層半導体層の厚さとの和が、光の侵入長とホールの拡散長との和よりも大きい、
薄膜トランジスタ（１００）。
【請求項４】
前記下層半導体層のキャリア密度が、前記酸化物半導体層のキャリア密度よりも高い、請求項１から請求項３のうちのいずれか１項に記載の薄膜トランジスタ（１００）。
【請求項５】
請求項１から請求項４のうちのいずれか１項に記載の薄膜トランジスタ（１００）を画素トランジスタ（８３）として備える薄膜トランジスタ基板（３０，３０Ｂ）であって、
前記薄膜トランジスタの前記ドレイン電極に電気的に接続されており、前記薄膜トランジスタの前記下層半導体層と同じ酸化物半導体で構成されている、画素電極（８４）を備える、薄膜トランジスタ基板（３０，３０Ｂ）。
【請求項６】
薄膜トランジスタ（１００）を画素トランジスタ（８３）として備える薄膜トランジスタ基板（３０，３０Ｂ）であって、
前記薄膜トランジスタは、
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜の上方に設けられ、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１３０）と、
前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層（１４０）と、
前記酸化物半導体層の上方に設けられ、前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられており、
前記薄膜トランジスタ基板（３０，３０Ｂ）は、
前記薄膜トランジスタの前記ドレイン電極に電気的に接続されており、前記薄膜トランジスタの前記下層半導体層と同じ酸化物半導体で構成されている、画素電極（８４）を備える、薄膜トランジスタ基板（３０，３０Ｂ）。
【請求項７】
薄膜トランジスタ（１００）を画素トランジスタ（８３）として備える薄膜トランジスタ基板（３０，３０Ｂ）であって、
前記薄膜トランジスタ（１００）は、
ゲート電極（１１０）と、
前記ゲート電極を覆っているゲート絶縁膜（１２０）と、
前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層（１３０）と、
前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層（１４０）と、
前記酸化物半導体層に接しているソース電極（１５１）およびドレイン電極（１５２）と
を備え、
前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域（１７２）と、のうちの少なくとも一方に存在するが、前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられており、
前記薄膜トランジスタ基板（３０，３０Ｂ）は、
前記薄膜トランジスタの前記ドレイン電極に電気的に接続されており、前記薄膜トランジスタの前記下層半導体層と同じ酸化物半導体で構成されている、画素電極（８４）
を備える、薄膜トランジスタ基板（３０，３０Ｂ）。
【請求項８】
請求項１から請求項４のうちのいずれか１項に記載の薄膜トランジスタ（１００）を含んだ薄膜トランジスタ基板（３０，３０Ｂ）と、
前記薄膜トランジスタ基板に対向している対向基板（４０）と、
前記薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層（５０）と
を備える、液晶表示装置（１０）。
【請求項９】
請求項５から請求項７のうちのいずれか１項に記載の薄膜トランジスタ基板（３０，３０Ｂ）と、
前記薄膜トランジスタ基板に対向している対向基板（４０）と、
前記薄膜トランジスタ基板と前記対向基板との間に設けられた液晶層（５０）と
を備える、液晶表示装置（１０）。
【請求項１０】
（ａ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｂ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｃ）前記ゲート絶縁膜上に半導体膜（１４９）を形成し前記半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように下層半導体層（１４０）を形成する工程と、
（ｄ）前記下層半導体層と前記ゲート絶縁膜とを覆うように酸化物半導体膜（１３９）を形成し前記酸化物半導体膜をパターニングすることによって、前記下層半導体層上および前記ゲート絶縁膜上に延在するように酸化物半導体層（１３０）を形成する工程と、
（ｅ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｃ）では、前記酸化物半導体層が前記ソース電極に重なるソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なるドレイン重なり領域（１７２）と、のうちの少なくとも一方に前記下層半導体層を形成するが、前記ソース重なり領域と前記ドレイン重なり領域との間の領域であるソースドレイン間領域（１７３）の少なくとも一部には前記下層半導体層を形成しない、
薄膜トランジスタ（１００）の製造方法。
【請求項１１】
（ａ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｂ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｃ）前記ゲート絶縁膜上に半導体膜（１４９）を形成し前記半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように下層半導体層（１４０）を形成する工程と、
（ｄ）前記下層半導体層と前記ゲート絶縁膜とを覆うように酸化物半導体膜（１３９）を形成し前記酸化物半導体膜をパターニングすることによって、前記下層半導体層上および前記ゲート絶縁膜上に延在するように酸化物半導体層（１３０）を形成する工程と、
（ｅ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｃ）では、前記酸化物半導体層が前記ソース電極に重なるソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なるドレイン重なり領域（１７２）と、のうちの少なくとも一方に前記下層半導体層を形成するが、前記ソース重なり領域と前記ドレイン重なり領域との間の領域であるソースドレイン間領域（１７３）の少なくとも一部には前記下層半導体層を形成せず、
前記工程（ｃ）では、前記半導体膜をパターニングすることによって、前記下層半導体層と共に画素電極（８４）を形成する、
薄膜トランジスタ（１００）の製造方法。
【請求項１２】
（ａ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｂ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｃ）前記ゲート絶縁膜上に半導体膜（１４９）を形成し前記半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように下層半導体層（１４０）を形成する工程と、
（ｄ）前記下層半導体層と前記ゲート絶縁膜とを覆うように酸化物半導体膜（１３９）を形成し前記酸化物半導体膜をパターニングすることによって、前記下層半導体層上および前記ゲート絶縁膜上に延在するように酸化物半導体層（１３０）を形成する工程と、
（ｅ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｃ）では、前記酸化物半導体層が前記ソース電極に重なるソース重なり領域（１７１）と、前記酸化物半導体層が前記ドレイン電極に重なるドレイン重なり領域（１７２）と、のうちの少なくとも一方に前記下層半導体層を形成するが、前記ソース重なり領域と前記ドレイン重なり領域との間の領域であるソースドレイン間領域（１７３）の少なくとも一部には前記下層半導体層を形成せず、
前記酸化物半導体層の厚さと前記下層半導体層の厚さとの和が、光の侵入長とホールの拡散長との和よりも大きくなるように、前記酸化物半導体層と前記下層半導体層とを形成する、
薄膜トランジスタ（１００）の製造方法。
【請求項１３】
（ｆ）基板（３１）上に第１導電膜（１１９）を形成し前記第１導電膜をパターニングすることによって、ゲート電極（１１０）を形成する工程と、
（ｇ）前記ゲート電極を覆うようにゲート絶縁膜（１２０）を形成する工程と、
（ｈ）前記ゲート絶縁膜上に酸化物半導体膜（１８９）を形成し前記酸化物半導体膜をパターニングすることによって、前記ゲート絶縁膜を介して前記ゲート電極に対向するように酸化物半導体層（１８０）を形成する工程と、
（ｉ）前記酸化物半導体層を覆うように第２導電膜（１５９）を形成し前記第２導電膜をパターニングすることによって、前記酸化物半導体層に接するようにソース電極（１５１）およびドレイン電極（１５２）を形成する工程と
を備え、
前記工程（ｈ）では、前記酸化物半導体層が、前記ソース電極と接するソース接続領域（１８１）と、前記ドレイン電極と接するドレイン接続領域（１８２）と、前記ソース接続領域と前記ドレイン接続領域との間の領域であり前記ソース接続領域および前記ドレイン接続領域よりも薄い部分（１８４）を有するチャネル領域（１８３）とを含むように、且つ、前記薄い部分が、前記ソース接続領域または前記ドレイン接続領域からホールの拡散長以上離れるように、前記酸化物半導体膜をパターニングし、
前記工程（ｈ）では、前記酸化物半導体層用のパターニングマスク（２０５）を、前記薄い部分に対応する部分が他の部分よりも薄くなるように形成し、前記パターニングマスクを用いて前記酸化物半導体膜をエッチングする、
薄膜トランジスタ（１００Ｃ）の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の一態様に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆っているゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられ、前記ゲート絶縁膜を介して前記ゲート電極に対向している酸化物半導体層と、前記ゲート電極に対向するように前記酸化物半導体層と前記ゲート絶縁膜との間に部分的に設けられた下層半導体層と、前記酸化物半導体層の上方に設けられ、前記酸化物半導体層に接しているソース電極およびドレイン電極とを含んでいる。前記下層半導体層は、前記酸化物半導体層が前記ソース電極に重なっているソース重なり領域と、前記酸化物半導体層が前記ドレイン電極に重なっているドレイン重なり領域と、のうちの少なくとも一方に存在している。前記ソース重なり領域と前記ドレイン重なり領域との間には、前記下層半導体層が存在しない領域が設けられている。
【国際調査報告】
2017158967.tif 000031
2017158967.tif 000032
2017158967.tif 000033
2017158967.tif 000034