(57)【特許請求の範囲】
【請求項１】
リングオシレータ回路に電流を供給する電流源に接続され前記電流を検出する電流検出回路と、
前記リングオシレータ回路に接続され、前記リングオシレータ回路における負荷容量の変動量を検出する容量変化検出回路と、
前記電流検出回路および前記電流源に接続され、前記電流検出回路が検出した前記電流と、間接的に取得した前記容量変化検出回路が検出した前記変動量とに基づいて、前記電流源の電流を補正する電流補正回路と、
を備える制御回路。
【請求項２】
前記容量変化検出回路および前記電流補正回路に接続され、前記容量変化検出回路が検出した前記変動量を、電流に換算する電流換算回路、
を備え、
前記電流補正回路は、
前記電流換算回路により換算された前記電流に基づいて、前記電流源の電流を補正する、
請求項１に記載の制御回路。
【請求項３】
前記電流補正回路は、
前記電流源の電流を温度変動が生じる前の電流値に補正し、さらに、前記温度変動によって前記負荷容量が変化した倍率の逆数倍に前記電流値を補正する、
請求項１または請求項２に記載の制御回路。
【請求項４】
前記電流源は、
カレントミラーを介して前記リングオシレータ回路に流す電流を決定する、
請求項１から請求項３の何れか一項に記載の制御回路。
【請求項５】
請求項１から請求項４の何れか一項に記載の制御回路と、
前記制御回路によって流す電流が決定されるリングオシレータ回路と、
を備える発振回路。
【請求項６】
リングオシレータ回路に流す電流を決定する電流源の電流を検出することと、
前記リングオシレータ回路における負荷容量の変動量を検出することと、
検出した前記電流と、検出した前記変動量とに基づいて、前記電流源の電流を補正することと、
を含む制御方法。
【請求項７】
コンピュータに、
リングオシレータ回路に流す電流を決定する電流源の電流を検出することと、
前記リングオシレータ回路における負荷容量の変動量を検出することと、
検出した前記電流と、検出した前記変動量とに基づいて、前記電流源の電流を補正することと、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路、発振回路、制御方法及びプログラムに関する。
【背景技術】
【０００２】
発振回路は、基準クロック信号の生成など、さまざまな装置において使用されている。
特許文献１には、関連する技術として、リングオシレータ回路に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−１６９２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、リングオシレータ回路などの発振回路は、回路を構成する素子の温度依存性などにより、温度変動が生じた場合、発振周波数が不安定になる可能性がある。
そこで、温度変動が生じた場合であっても、安定した発振周波数の信号を生成することのできる技術が求められている。
【０００５】
本発明の各態様は、上記の課題を解決することのできる制御回路、発振回路、制御方法及びプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様によれば、制御回路は、リングオシレータ回路に電流を供給する電流源に接続され前記電流を検出する電流検出回路と、前記リングオシレータ回路に接続され、前記リングオシレータ回路における負荷容量の変動量を検出する容量変化検出回路と、前記電流検出回路および前記電流源に接続され、前記電流検出回路が検出した前記電流と、間接的に取得した前記容量変化検出回路が検出した前記変動量とに基づいて、前記電流源の電流を補正する電流補正回路と、を備える。
【０００７】
上記目的を達成するために、本発明の別の態様によれば、発振回路は、前記制御回路と、前記制御回路によって流す電流が決定されるリングオシレータ回路と、を備える。
【０００８】
上記目的を達成するために、本発明の別の態様によれば、制御方法は、リングオシレータ回路に流す電流を決定する電流源の電流を検出することと、前記リングオシレータ回路における負荷容量の変動量を検出することと、検出した前記電流と、検出した前記変動量とに基づいて、前記電流源の電流を補正することと、を含む。
【０００９】
上記目的を達成するために、本発明の別の態様によれば、プログラムはコンピュータに、リングオシレータ回路に流す電流を決定する電流源の電流を検出することと、前記リングオシレータ回路における負荷容量の変動量を検出することと、検出した前記電流と、検出した前記変動量とに基づいて、前記電流源の電流を補正することと、を実行させる。
【発明の効果】
【００１０】
本発明の各態様によれば、温度変動が生じた場合であっても、安定した発振周波数の信号を生成することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による発振回路の構成の一例を示す図である。
【図２】本発明の一実施形態による発振回路の処理フローの一例を示す図である。
【図３】本発明の実施形態による制御回路の最小構成を示す図である。
【図４】本発明の実施形態による最小構成の制御回路の処理フローの一例を示す図である。
【図５】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本発明の一実施形態による発振回路１は、温度変動に対して安定した発振周波数を出力する回路である。発振回路１は、図１に示すように、リングオシレータ回路１０、制御回路６０を備える。
制御回路６０は、図１に示すように、リファレンス電流生成回路２０、容量変化検出回路３０、電流換算回路４０、電流補正回路５０を備える。
【００１３】
リングオシレータ回路１０は、Ｎ個のインバータ、すなわち、インバータ１０ａ１、１０ａ２、１０ａ３、・・・、１０ａＮを備える。以下、インバータ１０ａ１、１０ａ２、１０ａ３、・・・、１０ａＮを総称して、インバータ１０ａと呼ぶ。
【００１４】
インバータ１０ａのそれぞれは、ｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１０１、１０２、ｎチャネルＭＯＳＦＥＴ１０３、１０４を備える。以下、ｐチャネルＭＯＳＦＥＴをｐＭＯＳ、ｎチャネルＭＯＳＦＥＴをｎＭＯＳと記載する。
【００１５】
インバータ１０ａのそれぞれにおいて、ｐＭＯＳ１０１のドレイン端子は、ｐＭＯＳ１０２のソース端子に接続されている。ｐＭＯＳ１０２のドレイン端子は、ｎＭＯＳ１０３のドレイン端子に接続されている。ｐＭＯＳ１０２のゲート端子は、ｎＭＯＳ１０３のゲート端子に接続されている。ｎＭＯＳ１０３のソース端子は、ｎＭＯＳ１０４のドレイン端子に接続されている。なお、各インバータ１０ａにおいて、ｐＭＯＳ１０２のゲート端子は、インバータ１０ａの入力端子である。また、各インバータ１０ａにおいて、ｐＭＯＳ１０２のドレイン端子は、インバータ１０ａの出力端子である。
【００１６】
各インバータ１０ａのｐＭＯＳ１０１のソース端子は、電源ＶＤＤに接続される。各インバータ１０ａのｎＭＯＳ１０４のソース端子は、グラウンドＧＮＤに接続される。各インバータ１０ａのｐＭＯＳ１０１のゲート端子は、リファレンス電流生成回路２０に接続される。各インバータ１０ａのｎＭＯＳ１０４のゲート端子は、リファレンス電流生成回路２０に接続される。
【００１７】
インバータ１０ａ１の出力端子は、インバータ１０ａ２の入力端子に接続される。インバータ１０ａ２の出力端子は、インバータ１０ａ３の入力端子に接続される。同様に、インバータ１０ａ３の出力端子は、インバータ１０ａ４の入力端子に接続される。また、インバータ１０ａ（Ｎ−１）の出力端子は、インバータ１０ａＮの入力端子に接続される。なお、インバータ１０ａＮの出力端子は、インバータ１０ａ１の入力端子に接続される。これにより、インバータ１０ａは、リング状に接続される。また、各インバータ１０ａ１の出力端子は、容量変化検出回路３０に接続される。
【００１８】
リファレンス電流生成回路２０は、電流源２０１、２０４、ｎＭＯＳ２０２、ｐＭＯＳ２０３、電流検出回路２０５を備える。
【００１９】
電流源２０１、２０４のそれぞれは、電流補正回路５０による制御に応じて、流す電流の値を変更可能な電流源である。
【００２０】
ｎＭＯＳ２０２は、各インバータ１０ａのｎＭＯＳ１０４に流れる電流の値を設定するためのトランジスタである。
【００２１】
具体的には、ｎＭＯＳ２０２は、各インバータ１０ａのｎＭＯＳ１０４と共にカレントミラーを構成する。ｎＭＯＳ２０２において、ゲート端子はドレイン端子に接続される。これにより、ｎＭＯＳ２０２は、ダイオード接続となる。電流源２０１が流す電流は、電流検出回路２０５を介して、ｎＭＯＳ２０２に流れる。このとき、ｎＭＯＳ２０２のゲート端子の電位は、電流源２０１が流す電流の値に応じた電位になる。ｎＭＯＳ２０２のゲート端子の電位は、カレントミラーの基準電位となり、各インバータ１０ａのｎＭＯＳ１０４のゲート端子に印加される。これにより、各インバータ１０ａのｎＭＯＳ１０４には、自身のトランジスタサイズとｎＭＯＳ２０２のトランジスタサイズとの比によって決定される電流を流す。
【００２２】
例えば、電流源２０１が流すリファレンス電流をＩＯＬとし、各インバータ１０ａのｎＭＯＳ１０４のトランジスタサイズが、ｎＭＯＳ２０２のトランジスタサイズのＭＮ倍であると仮定する。この場合、各インバータ１０ａのｎＭＯＳ１０４に流れる電流ＩＨＬは、（ＭＮ×ＩＯＬ）となる。
【００２３】
電流源２０１、２０４のそれぞれは、電流補正回路５０による制御に応じて、流す電流の値を変更可能な電流源である。
【００２４】
ｐＭＯＳ２０３は、各インバータ１０ａのｐＭＯＳ１０１に流れる電流の値を設定するためのトランジスタである。
【００２５】
具体的には、ｐＭＯＳ２０３は、各インバータ１０ａのｐＭＯＳ１０１と共にカレントミラーを構成する。ｐＭＯＳ２０３において、ゲート端子はドレイン端子に接続される。これにより、ｐＭＯＳ２０３は、ダイオード接続となる。電流源２０４が流す電流は、電流検出回路２０５を介して、ｐＭＯＳ２０３に流れる。このとき、ｐＭＯＳ２０３のゲート端子の電位は、電流源２０４が流す電流の値に応じた電位になる。ｐＭＯＳ２０３のゲート端子の電位は、カレントミラーの基準電位となり、各インバータ１０ａのｐＭＯＳ１０１のゲート端子に印加される。これにより、各インバータ１０ａのｐＭＯＳ１０１には、自身のトランジスタサイズとｐＭＯＳ２０３のトランジスタサイズとの比によって決定される電流を流す。
【００２６】
例えば、電流源２０４が流すリファレンス電流をＩＯＨとし、各インバータ１０ａのｐＭＯＳ１０１のトランジスタサイズが、ｐＭＯＳ２０３のトランジスタサイズのＭＰ倍であると仮定する。この場合、各インバータ１０ａのｐＭＯＳ１０１に流れる電流ＩＬＨは、（ＭＰ×ＩＯＨ）となる。
【００２７】
電流検出回路２０５は、電流源２０１が流すリファレンス電流ＩＯＬ、及び、電流源２０４が流すリファレンス電流ＩＯＨを検出する。
【００２８】
容量変化検出回路３０は、各インバータ１０ａの出力端子から負荷容量の変動量を検出する。なお、図１において、各インバータ１０ａの負荷容量は、符号１１ａ１、１１ａ２、１１ａ３、・・・で示されている。
【００２９】
電流換算回路４０は、容量変化検出回路３０が検出した負荷容量の変動量を電流値に換算する。
【００３０】
電流補正回路５０は、電流検出回路２０５が検出したリファレンス電流ＩＯＬ、ＩＯＨ、及び、電流換算回路４０による換算後の電流値に基づいて、リファレンス電流ＩＯＬ、ＩＯＨを補正する。
【００３１】
次に、発振回路１の動作について説明する。ここでは、図２に示す発振回路１の処理フローについて説明する。
なお、リングオシレータ回路１０の発振周波数Ｆは、次の式（１）によって示される。
【００３２】
【数１】
0006989165.tif 000002
【００３３】
ここで、ＶＤＤはインバータ１０ａの出力におけるＨｉｇｈレベルの電位、ＩＯＨは電流源２０４が流すリファレンス電流の値、ＭＰはｐＭＯＳ２０３のトランジスタサイズを１倍としたときのｐＭＯＳ１０１のトランジスタサイズの倍率、ＩＯＬは電流源２０１が流すリファレンス電流の値、ＭＮはｎＭＯＳ２０２のトランジスタサイズを１倍としたときのｎＭＯＳ１０４のトランジスタサイズの倍率、ＶＲはリングオシレータ回路１０の論理閾値電位、Ｃｌｏａｄは各インバータ１０ａの出力ノードにおける負荷容量、Ｎはインバータの接続段数である。
【００３４】
式（１）において、温度変動に対して値が変動する要素は、負荷容量Ｃｌｏａｄ、電流源２０１が流すリファレンス電流ＩＯＬ、及び、電流源２０４が流すリファレンス電流ＩＯＨである。そのため、温度変動によって負荷容量Ｃｌｏａｄがα倍となった場合、式（１）における｛ＶＤＤ／（ＩＯＨ×ＭＰ）＋（１／（ＩＯＬ×ＭＮ）−１／（ＩＯＨ×ＭＰ））×ＶＲ｝の項を（１／α）倍とすることで、リングオシレータ回路１０の発振周波数Ｆは一定に保たれる。
よって、負荷容量Ｃｌｏａｄがα倍となった場合のリファレンス電流ＩＯＨは、負荷容量Ｃｌｏａｄがα倍になる前のリファレンス電流ＩＯＨの（１／α）倍にする必要がある。また、負荷容量Ｃｌｏａｄがα倍となった場合のリファレンス電流ＩＯＬは、負荷容量Ｃｌｏａｄがα倍になる前のリファレンス電流ＩＯＬの（１／α）倍にする必要がある。
【００３５】
電流検出回路２０５は、電流源２０１が流すリファレンス電流ＩＯＬ、及び、電流源２０４が流すリファレンス電流ＩＯＨを検出する（ステップＳ１）。電流検出回路２０５は、検出したリファレンス電流ＩＯＬ及びリファレンス電流ＩＯＨの値を電流補正回路５０に出力する。
【００３６】
電流補正回路５０は、電流検出回路２０５からリファレンス電流ＩＯＬ及びリファレンス電流ＩＯＨの値を受ける。そして、電流補正回路５０は、リファレンス電流ＩＯＬ及びリファレンス電流ＩＯＨの値を、基準の温度におけるリファレンス電流ＩＯＬ及びリファレンス電流ＩＯＨの値にするための制御信号を電流源２０１、２０４のそれぞれに出力する（ステップＳ２）。
例えば、電流補正回路５０は、基準の温度におけるリファレンス電流ＩＯＬを電流検出回路２０５から受けたリファレンス電流ＩＯＬで除算する。そして、電流補正回路５０は、乗算結果が示す倍率までリファレンス電流ＩＯＬを変更する制御信号を、電流源２０１に出力する。また、電流補正回路５０は、基準の温度におけるリファレンス電流ＩＯＨを電流検出回路２０５から受けたリファレンス電流ＩＯＨで除算する。そして、電流補正回路５０は、乗算結果が示す倍率までリファレンス電流ＩＯＨを変更する制御信号を、電流源２０４に出力する。
【００３７】
次に、容量変化検出回路３０は、各インバータ１０ａの出力端子から負荷容量の変動量を検出する（ステップＳ３）。容量変化検出回路３０は、負荷容量の変動量の検出結果を電流換算回路４０に出力する。
【００３８】
電流換算回路４０は、容量変化検出回路３０から負荷容量の変動量の検出結果を受ける。電流換算回路４０は、負荷容量の変動量から負荷容量が何倍に変化したかを算出する（ステップＳ４）。電流換算回路４０は、算出した倍率の逆数倍の電流を生成させる制御信号を生成する（ステップＳ５）。
【００３９】
例えば、電流検出回路２０５と電流補正回路５０との間で電流Ｉが一巡するため、電流換算回路４０は、Ｃ＝ＩＴ／Ｖの関係を用いて負荷容量が何倍に変化したかを算出し、算出した倍率の逆数倍の電流を生成させる制御信号を生成する。ここでＣは負荷容量、Ｔは時間、Ｖは負荷容量の両端間の電圧である。
容量の倍率計算の具体例としては、例えば、次のような方法によって、デジタル信号処理で実施する。
電流換算回路４０は、ＡＤＣ（アナログ−デジタル変換器）、容量変化特定部、信号生成部を備える。ＡＤＣは、元の電圧値（Ｃ＝ＩＴ／Ｖの“Ｖ”の値）をデジタルコードでメモリ等に記憶させる。また、ＡＤＣは、容量変化後の電圧値についても同様にデジタルコードに変換する。容量変化特定部は、容量変化前後の２つのデジタルコードが示す電圧値の差電圧に相当する容量変化を特定する。例えば、容量変化と、容量変化前後の電圧値の差電圧との関係を予め第１データテーブルとしてメモリなどに記憶しておく。容量変化特定部は、容量変化前後の２つのデジタルコードが示す電圧値の差電圧に相当する容量変化を、第１データテーブルを用いて特定すればよい。そして、信号生成部は、容量変化に応じた制御信号を生成する。例えば、容量変化と制御信号とを予め関連付けて第２データテーブルとしてメモリに記憶しておき、信号生成部は、容量変化特定部が特定した容量変化に相当する容量変化を第２データテーブルにおいて特定し、特定した容量変化に関連付けられている信号を生成すればよい。
なお、ここで示した具体例は、電流Ｉが一定（既知）であることを前提としたものである。そのため、例えば、電流換算回路４０では、温度変化等に対する電流Ｉのおおもとの電流であるリファレンス電流の変化を、電流検出回路を用いて検出し、電流補正回路を用いて検出したリファレンス電流を補正するなどして、電流Ｉを一定にする処理が行われる。
【００４０】
そして、電流換算回路４０は、生成した制御信号を電流補正回路５０に出力する。
【００４１】
電流補正回路５０は、電流換算回路４０から制御信号を受ける。電流補正回路５０は、受けた制御信号を電流源２０１、２０４のそれぞれに出力する（ステップＳ６）。
【００４２】
以上、本発明の一実施形態による発振回路１について説明した。
発振回路１が備える制御回路６０において、容量変化検出回路３０は、リングオシレータ回路１０における負荷容量の変動量を検出する。電流補正回路５０は、前記容量変化検出回路３０が検出した負荷容量の変動量に基づいて、リングオシレータ回路１０に流す電流を制御する。
こうすることにより、発振回路１は、このような制御回路６０を用いることにより、温度変動が生じた場合であっても、安定した発振周波数の信号を生成することができる。
なお、本発明の実施形態による制御回路６０を用いた場合、リングオシレータ回路１０における負荷容量の変動量を考慮してリングオシレータ回路１０に流す電流を制御する。そのため、発振回路１の発振周波数は、リングオシレータ回路１０における負荷容量の変動量を考慮していない特許文献１に記載の技術を用いた場合の発振周波数に比べてより安定させることができる。
【００４３】
図３は、本発明の実施形態による制御回路６０の最小構成を示す図である。
制御回路６０は、電流検出回路２０５、容量変化検出回路３０、電流補正回路５０を備える。
電流検出回路２０５は、リングオシレータ回路に流す電流を決定する電流源の電流を検出する。
容量変化検出回路３０は、前記リングオシレータ回路における負荷容量の変動量を検出する。
電流補正回路５０は、前記電流検出回路２０５が検出した前記電流と、前記容量変化検出回路３０が検出した前記変動量とに基づいて、前記電流源の電流を補正する。
【００４４】
次に、本発明の実施形態による最小構成の制御回路６０による処理について説明する。
ここでは、図４に示す処理フローについて説明する。
電流検出回路２０５は、リングオシレータ回路に流す電流を決定する電流源の電流を検出する（ステップＳ１１）。
容量変化検出回路３０は、前記リングオシレータ回路における負荷容量の変動量を検出する（ステップＳ１２）。
電流補正回路５０は、前記電流検出回路２０５が検出した前記電流と、前記容量変化検出回路３０が検出した前記変動量とに基づいて、前記電流源の電流を補正する（ステップＳ１３）。
【００４５】
以上、本発明の実施形態による最小構成の制御回路６０について説明した。
この制御回路６０により、温度変動が生じた場合であっても、安定した発振周波数の信号を出力することができる。
【００４６】
なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。
【００４７】
本発明の実施形態について説明したが、上述の発振回路１、制御回路６０、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図５は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図５に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述の発振回路１、制御回路６０、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。
【００４８】
ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＤＶＤ−ＲＯＭ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。
【００４９】
また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。
【符号の説明】
【００５１】
１・・・発振回路
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・リングオシレータ回路
１１ａ１、１１ａ２、１１ａ３・・・負荷容量
２０・・・リファレンス電流生成回路
３０・・・容量変化検出回路
４０・・・電流換算回路
５０・・・電流補正回路
１０ａ、１０ａ１、１０ａ２、１０ａ３、１０ａＮ・・・インバータ
１０１、１０２、２０３・・・ｐチャネルＭＯＳＦＥＴ
１０３、１０４、２０２・・・ｎチャネルＭＯＳＦＥＴ
２０１、２０４・・・電流源
２０５・・・電流検出回路
【図１】
0006989165.tif 000003
【図２】
0006989165.tif 000004
【図３】
0006989165.tif 000005
【図４】
0006989165.tif 000006
【図５】
0006989165.tif 000007