(57)【要約】      （修正有）【課題】半導体素子の試験を行う自動試験装置（ＡＴＥ）をアップグレードすることができる集積回路テストインターフェースを提供する。【解決手段】半導体素子を試験するための自動試験装置（ＡＴＥ）２０をアップグレードすることができる集積回路（ＩＣ）テストインターフェース２０２は、少なくとも１つのテスト信号を受信し、あるいは自動試験装置のテスター２００に送信するように構成された少なくとも１つのピンと、デジタル信号を生成するため、少なくとも１つのピンに結合された複数のデジタイザーと、デジタル信号を処理するため、複数のデジタイザーに結合された処理手段と、処理手段からコンピューティングデバイスに出力信号を送信するため、コンピューティングデバイス２１６と処理手段を接続するための接続ユニットとを含み、ＩＣテストインターフェースは自動試験装置のテスターとプローバ２０８との間に配置される。【選択図】図２
0003195366.tif 000002
【実用新案登録請求の範囲】
【請求項１】
半導体素子を試験するための自動試験装置（ＡＴＥ）をアップグレードすることができる集積回路（ＩＣ）テストインターフェースであって、
少なくとも１つのテスト信号を受信し、あるいは前記自動試験装置のテスターに送信するように構成された、少なくとも１つのピンと、
デジタル信号を生成するため、前記少なくとも１つのピンに結合された複数のデジタイザーと、
前記デジタル信号を処理するため、前記複数のデジタイザーに結合された処理手段と、
前記処理手段からコンピューティングデバイスに出力信号を送信するため、前記処理手段を前記コンピューティングデバイスと接続するように構成された接続ユニットと、
を含み、
前記ＩＣテストインターフェースは前記自動試験装置の前記テスターとプローバとの間に配置される、
ＩＣテストインターフェース。
【請求項２】
前記処理手段は前記デジタル信号を変換又はソートし、前記デジタル信号のオフセットをキャリブレーションし、あるいは前記デジタル信号に対する算術演算を行う、請求項１に記載のＩＣテストインターフェース。
【請求項３】
前記ＩＣテストインターフェースは前記ＡＴＥに組み込まれるようにプローブインターフェースボード、負荷ボード又はプローブボードを一体化する、請求項１に記載のＩＣテストインターフェース。
【請求項４】
各前記複数のデジタイザーは、
オペアンプと、
前記オペアンプに結合されたアナログ−デジタル変換器（ＡＤＣ）と、
を含む、請求項１に記載のＩＣテストインターフェース。
【請求項５】
前記処理手段はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロプロセッサ又はマイクロコントローラである、請求項１に記載のＩＣテストインターフェース。
【請求項６】
前記少なくとも１つのピンは、第１ピン、第２ピン、第３ピンを含み、
前記第１ピンは前記少なくとも１つのテスト信号の第１テスト信号を前記ＡＴＥの前記テスターに送信するように構成され、前記第１テスト信号は、試験データの読み取り又は書き込みを行うための許可信号を含み、
前記第２ピンは前記少なくとも１つのテスト信号の第２テスト信号を前記ＡＴＥの前記テスターに送信するように構成され、前記第２テスト信号は前記半導体素子のサンプリング番号を決定するためのサンプリング信号を含み、
前記第３ピンは前記少なくとも１つのテスト信号の第３テスト信号を前記ＡＴＥの前記テスターに送信するように構成され、前記第３テスト信号は試験結果を含む、
請求項１に記載のＩＣテストインターフェース。
【請求項７】
前記ＩＣテストインターフェースは取り外し可能なインターフェースである、請求項１に記載のＩＣテストインターフェース。
【請求項８】
前記半導体素子は液晶ディスプレイドライバＩＣである、請求項１に記載のＩＣテストインターフェース。
【請求項９】
前記接続ユニットはユニバーサルシリアルバス（ＵＳＢ）を含む、請求項１に記載のＩＣテストインターフェース。
【請求項１０】
半導体素子を試験するための自動試験装置（ＡＴＥ）であって、
テスターと、
前記半導体素子を載せるように構成されたプローバと、
前記半導体素子をプローブするために前記テスターに結合されたプローブカードと、
前記テスターに結合され、前記テスターの外部に組み込まれた集積回路（ＩＣ）テストインターフェースと、
を含み、
前記ＩＣテストインターフェースは、
少なくとも１つのテスト信号を受信し、あるいは前記テスターに送信するように構成された、少なくとも１つのピンと、
デジタル信号を生成するため、前記少なくとも１つのピンに結合された複数のデジタイザーと、
前記デジタル信号を処理するため、前記複数のデジタイザーに結合された処理手段と、
前記処理手段からコンピューティングデバイスに出力信号を送信するため、前記処理手段を前記コンピューティングデバイスと接続するように構成された接続ユニットと、を含み、
前記ＩＣテストインターフェースは前記ＡＴＥの前記テスターと前記プローバとの間に配置される、
ＡＴＥ。
【請求項１１】
前記処理手段は前記デジタル信号を変換又はソートし、前記デジタル信号のオフセットをキャリブレーションし、あるいは前記デジタル信号に対する算術演算を行う、請求項１０に記載のＡＴＥ。
【請求項１２】
前記ＩＣテストインターフェースは前記ＡＴＥに組み込まれるようにプローブインターフェースボード、負荷ボード又はプローブボードを一体化する、請求項１０に記載のＡＴＥ。
【請求項１３】
各前記複数のデジタイザーは、
オペアンプと、
前記オペアンプに結合されたアナログ−デジタル変換器（ＡＤＣ）と、
を含む、請求項１０に記載のＡＴＥ。
【請求項１４】
前記処理手段はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロプロセッサ又はマイクロコントローラである、請求項１０に記載のＡＴＥ。
【請求項１５】
前記少なくとも１つのピンは、第１ピン、第２ピン、第３ピンを含み、
前記第１ピンは前記少なくとも１つのテスト信号の第１テスト信号を前記ＡＴＥの前記テスターに送信するように構成され、前記第１テスト信号は、試験データを読み取り又は書き込みを行うための許可信号を含み、
前記第２ピンは前記少なくとも１つのテスト信号の第２テスト信号を前記ＡＴＥの前記テスターに送信するように構成され、前記第２テスト信号は前記半導体素子のサンプリング番号を決定するためのサンプリング信号を含み、
前記第３ピンは前記少なくとも１つのテスト信号の第３テスト信号を前記ＡＴＥの前記テスターに送信するように構成され、前記第３テスト信号は試験結果を含む、
請求項１０に記載のＡＴＥ。
【請求項１６】
前記ＩＣテストインターフェースは取り外し可能なインターフェースである、請求項１０に記載のＡＴＥ。
【請求項１７】
前記半導体素子は液晶ディスプレイドライバＩＣである、請求項１０に記載のＡＴＥ。
【請求項１８】
前記接続ユニットはユニバーサルシリアルバス（ＵＳＢ）を含む、請求項１０に記載のＡＴＥ。
【考案の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２０１４年１月２４日に出願した、「自動試験装置におけるＬＣＤドライバ試験のための低コストデジタイザー及びＤＳＰ」と題した米国仮出願第６１／９３０，９７０号に利益を主張し、その内容全体が本明細書に組み込まれる。
【０００２】
本考案は集積回路（ＩＣ）テストインターフェースに関する。特に、半導体素子の試験を行うための自動試験装置（ＡＴＥ）をアップグレードすることができるＩＣテストインターフェースに関する。
【背景技術】
【０００３】
液晶ディスプレイ（ＬＣＤ）の価格は低下し、その品質は向上しているため、ＬＣＤはパーソナルコンピュータ、ノート型パソコン、携帯情報端末（ＰＤＡ）、携帯電話、テレビ、時計といったＩＴ製品において広く使用されてきた。
【０００４】
ＬＣＤは、１つ以上のソースドライバ（列ドライバ）、１つ以上のゲートドライバ（行ドライバ）、パネルを主に含み、液晶の入力電圧と透過電圧との間の応答特性は非線形である。図１はＬＣＤの従来の出力電圧特性を示す。ＬＣＤの従来の応用において、大きい順で（あるいは、負極性から正極性へという小さい順で）正極性及び負極性を有する内部基準電圧ＶＬ０−ＶＬ６、ＶＨ０−ＶＨ６は、入力データから生成された出力電圧曲線（ガンマ曲線）に対応している。従って、デジタル−アナログ変換回路におけるガンマ補正は、非線形の特性を補償することが求められる。
【０００５】
ソースドライバは表示用のＬＣＤパネルの画素を駆動するため、複数の外部基準電圧を受け取り、入力デジタル信号を対応するアナログ信号に変換し、補正電圧をデータ線に出力することが求められるので、ＬＣＤドライバＩＣの主な機能は、デジタル−アナログ変換である。従って、従来の技術ではテスター又はテストボードのデジタイザーを利用し、ＬＣＤ  ＩＣの試験を行う。
【０００６】
産業は常に集積回路のよりよい性能及びより速い試験速度を追い求めてきた。成長の著しい電子産業の時代において、集積回路の技術は日々向上している。複雑度の高いアーキテクチャだけでなく高周波回路の需要にも応じるため、自動試験装置のライフサイクルは、例えば５年というように以前より短くなってきている。Ｔｅｒａｄｙｎｅ  Ｊ７５０、ＳＣ３１２、横河ＴＳ６７００といったレガシーＡＴＥの機能仕様は、カラーＬＣＤよりはむしろ単にモノクロＬＣＤのＬＣＤドライバＩＣに適合しているに過ぎない。従って、このような旧式の試験装置の大部分が廃れてきている。
【０００７】
ＩＣチップの価格低下に伴い、集積回路試験の費用も最小限に抑えられるべきである。集積回路試験の主要な費用は、自動試験装置（ＡＴＥ）の消耗及びアップグレードから生じる。しかし、自動試験装置のライフサイクルが約５年又はそれ未満の場合、集積回路試験の費用を削減することは不可能である。
【０００８】
従って、ＩＣ価格を引き下げるため、低コストの自動試験装置の開発方法が課題として取り上げられ、議論される。
【考案の概要】
【０００９】
本考案の目的は、ＡＴＥの試験性能をアップグレードするため、既存のＡＴＥに利用することができる低価格なＩＣテストインターフェースを提供することであり、これによってＩＣ試験費用を削減する。
【００１０】
本考案は半導体素子を試験するための自動試験装置（ＡＴＥ）をアップグレードすることができる集積回路（ＩＣ）テストインターフェースを開示する。ＩＣテストインターフェースは、少なくとも１つのテスト信号を受信し、あるいは自動試験装置のテスターに送信するように構成された少なくとも１つのピンと、デジタル信号を生成するため、少なくとも１つのピンに結合された複数のデジタイザーと、デジタル信号を処理するため、複数のデジタイザーに結合された処理手段と、そして処理手段からコンピューティングデバイスに出力信号を送信するため、処理手段をコンピューティングデバイスと接続するように構成された接続ユニットとを含み、ＩＣテストインターフェースは自動試験装置のテスターとプローバとの間に配置される。
【００１１】
本考案は半導体素子を試験するための自動試験装置（ＡＴＥ）を更に開示する。ＡＴＥは、テスターと、半導体素子を載せるように構成されたプローバと、半導体素子をプローブするためにテスターに結合されたプローブカードと、テスターに結合され、テスターの外部に組み込まれた集積回路（ＩＣ）テストインターフェースとを含む。ＩＣテストインターフェースは、少なくとも１つのテスト信号を受信し、あるいはテスターに送信するように構成された少なくとも１つのピンと、デジタル信号を生成するため、少なくとも１つのピンに結合された複数のデジタイザーと、デジタル信号を処理するため、複数のデジタイザーに結合された処理手段と、そして処理手段からコンピューティングデバイスに出力信号を送信するため、処理手段をコンピューティングデバイスと接続するように構成された接続ユニットとを含み、ＩＣテストインターフェースはＡＴＥのテスターとプローバとの間に配置される。
【図面の簡単な説明】
【００１２】
本考案の上記及びその他の目的が、以下のさまざまな図形及び図面で示した好ましい実施形態の詳細な説明を読むと、当業者に明白なことは言うまでもない。
【図１】従来のＬＣＤの出力電圧特性を示す図である。
【図２】本考案の一実施例に従った、自動試験装置の概略図である。
【図３】本考案の一実施例に従った、集積回路テストインターフェースの概略図である。
【図４】本考案の他の実施例に従った、集積回路テストインターフェースの概略図である。
【図５】本考案の一実施例に従った、テスターと集積回路テストインターフェースとの間のピンエレクトロニクスを示す図である。
【図６】本考案の一実施例に従った、集積回路テストインターフェースと被測定素子（ＤＵＴ）との間の電流の流れを示す図である。
【図７】本考案の一実施例に従った、集積回路試験装置のシステムブロック図である。
【図８】図７に示した集積回路テストインターフェースにおける一連のＬＣＤの出力チャネルに関する概略図である。
【図９】図７に示した処理手段及びアナログ‐デジタル変換器（ＡＤＣ）の実施例の図である。
【図１０】本考案の一実施例に従った、ＦＰＧＡのデジタル信号処理の概略図である。
【図１１】図１０に示した最大／最小ユニットアルゴリズムの図である。
【図１２】図１０に示したデジタル信号処理の出力電圧特性を表す概略図である。
【図１３】図１０に示した平均化ユニットのアルゴリズムの概略図である。
【図１４】図１０に示したキャリブレーションユニットのアルゴリズムの概略図である。
【図１５】図２に示した集積回路テストインターフェースにおけるピンの信号タイミングチャートの概略図である。
【考案を実施するための形態】
【００１３】
図２は、本考案の一実施例に従った、自動試験装置（ＡＴＥ）２０の概略図である。ＡＴＥ２０は、テスター２００、集積回路テストインターフェース２０２、プローブタワー２０４、プローブカード２０６、プローバ２０８、そして、被測定素子（ＤＵＴ）２２（例えば、ウエハ、ＬＣＤドライバＩＣ）の機能、パラメータ、特性を試験するためのコンピューティングデバイス２１６を含む。ＡＴＥ２０のテスター２００、プローブタワー２０４、プローブカード２０６、プローバ２０８、そしてコンピューティングデバイス２１６は、レガシーＡＴＥ（例えば、Ｔｅｒａｄｙｎｅ  Ｊ７５０、ＳＣ３１２、横河ＴＳ６７００など）の機器でよい。集積回路テストインターフェース２０２はプローブインターフェースボード、負荷ボード又はプローブボードを一体化し、ＡＴＥ２０のテスター２００とプローバ２０８との間に配置され得る。集積回路テストインターフェース２０２はＡＴＥ２０に組み込まれる。
【００１４】
集積回路テストインターフェース２０２は、取り外し可能なインターフェースであることが好ましい。集積回路テストインターフェース２０２はピン２１２Ａ−２１２Ｃ、複数のデジタイザー、処理手段及びコネクタ２１４を含む。集積回路テストインターフェース２０２は、ＬＣＤドライバＩＣのアナログテスト信号をデジタル信号に変換するため、テスト信号を受信し、あるいはピン２１２Ａ−２１２Ｃを介してテスター２００に送信する。集積回路テストインターフェース２０２は、デジタル信号処理するため、複数のデジタイザーに結合された１つ以上の処理手段を更に含む。集積回路テストインターフェース２０２のデジタイザー及び処理手段によって処理された信号は、試験結果に従ったフォローアップ手順を保存し、決定し、そして分析するため、出力信号をコネクタ２１４を介してコンピューティングデバイス２１６に送信する。ＡＴＥ２０のテスター２００、プローブタワー２０４、プローブカード２０６、プローバ２０８及びコンピューティングデバイス２１６は、レガシーＡＴＥの当初のコンポーネントから再利用され得るので、異なる仕様又はより高い仕様のＤＵＴ２２を試験するために、レガシーＡＴＥをアップグレードしている間、適切な集積回路テストインターフェース２０２を採用し、デジタイザー及び処理手段を構成することが要求されるのみである。集積回路試験の費用は有意に削減され、新たなＡＴＥを購入する必要がないため、競争力が高まる。
【００１５】
図３を参照すると、集積回路テストインターフェース３０は、図２に示した集積回路テストインターフェース２０２とＡＴＥ２０との間の接続を行うため、負荷ボード３１０を一体化し、横河ＴＳ６７００といったＡＴＥに接続する。図３で示したように、デジタイザー３００及び処理手段３０２Ａ、３０２Ｂ及び３０２Ｃは、負荷ボード３１０の機能に影響が及ばないように負荷ボード３１０のより広い領域に配置される。デジタイザー３００及び処理手段３０２Ａ、３０２Ｂ及び３０２Ｃによって処理されたテスト信号は、試験データに関する出力信号をコネクタ３０４を介してＡＴＥ２０のコンピューティングデバイス２１６に送信する。コネクタ３０４は、試験データをコンピューティングデバイス２１６に伝送するため、ユニバーサルシリアルバス（ＵＳＢ）又はＩＥＥＥ１３９４シリアルバスのような他のものを含んでよい。
【００１６】
図４は、本考案の他の実施形態に従った集積回路テストインターフェース４０の図である。集積回路テストインターフェース４０はプローブインターフェースボード４１０を一体化し、図２に示した集積回路テストインターフェース２０２とＡＴＥ２０との間の接続を実現するため、Ｔｅｒａｄｙｎｅ  Ｊ７５０などのＡＴＥに接続される。図４に示すように、デジタイザー４００及び処理手段４０２Ａ、４０２Ｂ及び４０２Ｃは、プローブインターフェースボード４１０の機能に影響が及ばないように、プローブインターフェースボード４１０の中央及びより広い領域に配置される。デジタイザー４００及び処理手段４０２Ａ、４０２Ｂ及び４０２Ｃによって処理されたテスト信号は、試験データに関する出力信号をコネクタ４０４を介してＡＴＥ２０のコンピューティングデバイス２１６（図２に図示）に送信することができる。集積回路テストインターフェース３０と同様に、コネクタ４０４は試験データをコンピューティングデバイス２１６に伝送するため、ＵＳＢ又はＩＥＥＥ１３９４シリアルバスのような他のものを含んでよい。
【００１７】
一部の実施形態において、横河ＴＳ６７００といった一部のＡＴＥのテスターは、専用のＬＣＤチャネルを有する。このような状態で、本考案の集積回路テストインターフェースは、パラメトリック測定ユニット（ＰＭＵ）を利用することによって直接、テスターの専用のＬＣＤチャネルに接続され得る。図５は、テスターのＬＣＤチャネル６００及び集積回路テストインターフェース６０２のピンエレクトロニクスの図である。ＬＣＤチャネル６００は図２に示したテスター２００の専用のＬＣＤチャネルでよい。集積回路テストインターフェース６０２は図２に示した集積回路テストインターフェース２０２でよい（あるいは、図３に示した集積回路テストインターフェース３０でよい）。複数のデジタイザー６０４は図３に示したデジタイザー３００でよい。処理手段６０６は図３に示した処理手段３０２Ａ、３０２Ｂ及び３０２Ｃでよい。２つのデジタイザー６２０を含むＬＣＤチャネル６００は、ＬＣＤのソースドライバを試験するために用いられる。集積回路テストインターフェース６０２の複数のデジタイザー６０４は、ＬＣＤチャネル６００に結合され、結合部はＬＣＤチャネル６００のパラメトリック測定ユニット６２２と測距回路（Ｒ／Ｃ）６２４との間に位置する。さらに、特定の測定要件に従うため、パラメトリック測定ユニット６２２を試験に利用するかどうかを決めるためにスイッチが用いられる。
【００１８】
一部の実施形態において、レガシーＡＴＥ（例えば、Ｔｅｒａｄｙｎｅ  Ｊ７５０）は、専用のＬＣＤチャネルを有さない。このような条件で、集積回路テストインターフェースのデジタイザーは、図６に示すようなレガシーＡＴＥの一般的なＬＣＤチャネルに接続され得る。結果として、ＡＴＥがオープン／ショート試験を進めると、テスターのＰＭＵは＋／−２Ｖ以内でＤＵＴ２２の出力ピンを固定し（つまり、一般的なＬＣＤチャネルを利用し、２Ｖ又は−２Ｖのクランプ電圧を提供する）、これにより、電流はＤＵＴ２２のダイオードに流れ、アナログ−デジタル変換器（ＡＤＣ）はＤＵＴ２２の出力データを取得する。
【００１９】
ひときわ、上記の実施形態では、複数のデジタイザー（又はＡＤＣ）は専用のＬＣＤチャネルのＰＭＵに結合されるか、あるいは一般的なＬＣＤチャネルのＰＭＵに結合され得ることを説明している。本考案の範囲はこれに限らない。一部の実施形態において、ＬＣＤチャネル又はテスターに加えて、２つのＰＭＵがクランプ電圧＋２Ｖ又は−２Ｖを発生させるために設けられ得る。ＰＭＵは、追加的なテスト信号パスを提供し、試験効率を上げるため、複数のデジタイザーに結合され得る。追加的に設けられたＰＭＵはプローブインターフェースボード、負荷ボード又はプローブボード、あるいはテスター付近の他の機器上に一体化され得る。
【００２０】
図７は、本考案の一実施例に従った集積回路テストインターフェース８０のシステムブロック図である。集積回路テストインターフェース８０は図２に示した集積回路テストインターフェース２０２又は図３に示した集積回路テストインターフェース３０を実現するために用いられる。集積回路テストインターフェース８０において、デジタイザーはＯＰＡ（オペアンプ）８０２及びＡＤＣ（アナログ−デジタル変換器）８０４を少なくとも含む。テスト信号ＳＩＧ１、ＳＩＧ２は、ＤＵＴ２２を介して集積回路テストインターフェース２０２に直接送られるか、あるいはテスト信号ＳＩＧ１、ＳＩＧ２は、図２のテスター２００から取得することができる。処理手段８００は図３に示した処理手段３０２Ａ、３０２Ｂ、３０２Ｃを実現するために用いられる。処理手段８００は１つ以上のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、１つ以上の特定用途向け集積回路（ＡＳＩＣ）又は１つ以上のＭＰＵ（マイクロプロセッサ）を含むことができるが、本明細書ではこれらに限らない。処理手段８００はＡＤＣ８０４から出力された信号ＢＡＤＣ１、ＢＡＤＣ２を収集又は制御することができ、変換、ソート及びキャリブレーションを進めることができる。処理手段８００は図２に示したコンピューティングデバイス２１６のストレージデバイスと接続するため、ＲＳ−２３２又はＵＳＢといった１つ以上のデータ伝送インターフェースに結合することができる。
【００２１】
例えば、本考案はレガシーＡＴＥである横河ＴＳ６７００を利用して７３６のＬＣＤ出力チャネルを試験する。この場合、９２の８−多重化ＡＤＣ及び１８４のクワッド（ｑｕａｄ）−ＯＰＡ（４ＯＰＡ）は図７に示したＯＰＡ８０２及びＡＤＣ８０４を実現するために利用され得る。更に、１１２のデジタルピン、７３６のＬＣＤピン、電源供給及びデバイス制御回路（例えば、ボタン又はＬＣＤモジュール）は、負荷ボード上に規定され得る。
【００２２】
他の実施形態において、本考案はレガシーＡＴＥであるＴｅｒａｄｙｎｅ  Ｊ７５０を利用し、２２０８のＬＣＤ出力チャネルを試験することができる。この場合、１３８の８−多重化ＡＤＣ及び２７６のクワッド（ｑｕａｄ）−ＯＰＡ（４ＯＰＡ）は、図７に示したＯＰＡ８０２及びＡＤＣ８０４を実現するために利用され得る。デュアルＬＣＤ出力チャネルの仕様に従う場合、２２０８のＬＣＤ出力チャネルを支持するために、追加の２７６のクワッド−単極双投（ｑｕａｄ−Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）（４−ＳＰＤＴ）スイッチが加えられ、集積回路テストインターフェースを完成させる。
【００２３】
液晶偏光を防ぐため、ＬＣＤのソースドライバＩＣはバイポーラ入力範囲を必要とする。図８は、図７の集積回路テストインターフェース８０のＬＣＤ出力チャネルの１つを示す。ＡＤＣ８０４はシリアルペリフェラルインターフェース（ＳＰＩ）の同期シリアルデータプロトコルを採用することができる。ＳＰＩはＡＤＣ８０４のパッケージ領域を削減し、ＡＤＣ８０４と処理手段８００との間のレイアウトルーティングを単純化させるため、クロック、データイン（ＤＩＮ）、データアウト（ＤＯＵＴ）及びチップセレクト（ＣＳ）によって規定された、４つのピンを有する。ただし、ＡＤＣ８０４と処理手段８００との間の伝送プロトコルはＳＰＩに限らない。例えば、Ｉ２Ｃ（内部集積回路）又はＬＶＤＳ（低電圧差動信号）は、ＡＤＣ８０４と処理手段８００との間のインターフェースプロトコルとして用いることが出来る。
【００２４】
集積回路テストインターフェースは、３．３Ｖ、１．２Ｖ及び２．５Ｖの調整器を含む。３．３Ｖの調整器は処理手段８００のＩ／Ｏ電力及びＡＤＣ８０４のデジタル電力として用いられ得る。１．２Ｖの調整器は処理手段８００のコア電力として使用され得る。２．５Ｖの調整器は処理手段８００のＰＬＬ（位相ロックループ）への電力供給として用いられ得る。
【００２５】
デジタル信号ＢＡＤＣに変換するため、集積回路テストインターフェース９０のデジタイザーにテスト信号ＳＩＧが送信された後、処理手段８００（例えば、１つ以上のＦＰＧＡ）はデジタル信号処理を行い、テスト信号ＳＩＧのキャリブレーションを行う。キャリブレーション手順は全てのＬＣＤ出力チャネルに対するゲイン及びオフセットを決定する工程を含む。一実施形態において、キャリブレーションの式は以下の通りである。
ｙ＝Ｍｘ＋Ｃ                （１）
ここで、Ｃはオフセットを表し、Ｍはスケールファクタマルチプレクサであり、ｘはプレキャリブレーションデータであり、ｙはキャリブレーションされた出力データである。
【００２６】
ゼロオフセット誤差を減らすため、レガシーＡＴＥである横河ＴＳ６７００のＬＣＤ  ＰＭＵは最小値、つまり、デジタイザーの入力下限に調整され、実際の入力バイナリコードを測定し、続いて理想値と比較する。差分値はゼロオフセット誤差Ｃである。一方、ゲイン誤差を減らすため、レガシーＡＴＥである横河ＴＳ６７００のＬＣＤ  ＰＭＵは最大値、つまり、デジタイザーの入力上限に調整され、続いて理想値と比較する。差分値はゲイン誤差である。スケールファクタマルチプレクサであるＭはこのようにして得られる。
【００２７】
集積回路テストインターフェースの処理手段は、よりよい操作のため、２つ以上の処理ユニットに分けられる。図９において、ＦＰＧＡ（ＦＰＧＡ＿Ａ、ＦＰＧＡ＿Ｂ、ＦＰＧＡ＿Ｃ）は、図７の処理手段８００を実現するために用いられる。ＦＰＧＡ＿Ａ及びＦＰＧＡ＿Ｂはそれぞれ２組のＡＤＣ８０４に接続され、ＦＰＧＡ＿Ａ及びＦＰＧＡ＿Ｂによって処理されたデータは、更なる算出のため、ＦＰＧＡ＿Ｃへ伝送される。
【００２８】
ＦＰＧＡはＡＤＣ８０４のＳＰＩ（シリアルペリフェラルインターフェース）を処理する必要があり、つまり、シリアルデータを取得するため、ＡＤＣ８０４のレジスタを構成する必要がある。例えば、９２の８−多重化ＡＤＣ及び１８４の４ＯＰＡを利用して、７３６のＬＣＤ出力チャネルを試験する場合、これはＡＤＣ８０４のＳＰＩが４６８のＩＯ（入力出力）ユニットを有することを意味する。このような条件において、８ビットのデータバスはＦＰＧＡ＿ＣとＦＰＧＡ＿Ａ、ＦＰＧＡ＿Ｂとの間のデータ伝送のために用いられ得る。ＦＰＧＡ＿Ａ、ＦＰＧＡ＿Ｂは、ＡＤＣのＳＰＩを処理するため、４６の８−多重化ＡＤＣに接続され得る。ＦＰＧＡ＿Ａ及びＦＰＧＡ＿ＢはＡＤＣ出力のシリアルデータを並列データに変換することができ、更なる算出のため、続いて並列データをＦＰＧＡ＿Ｃへと伝送する。次に、ＦＰＧＡ＿Ｃは測定からのオリジナルデータをキャリブレートし、算出して試験結果（例えば、試験の合否）を得る。
【００２９】
ＦＰＧＡ＿Ｃは高速並列デジタル加算器、マルチプレクサ及び除算器を含むことができる。ＬＣＤの非線形特性のため、ＬＣＤドライバＩＣが試験に合格するか否かを試験する必要があり、最大／最小及び平均値を抽出する必要がある。図１０は、ＦＰＧＡのデジタル信号処理手順１１の図である。デジタル信号処理手順１１は図９のＦＰＧＡ＿Ｃによって達成され得る。図１０において、６ビット単一チップＬＣＤドライバＩＣはＤＵＴの例として用いられる。ＡＤＣ８０４によって変換されたデジタル信号ＢＡＤＣ１及びＢＡＤＣ２は、まず、ＦＰＧＡ＿Ａ及びＦＰＧＡ＿Ｂによって処理され、デジタル信号Ｓ＿ＤＳＰを生成する。デジタル信号Ｓ＿ＤＳＰはＦＰＧＡ＿Ｃに伝送され、キャリブレーションユニット１１０を用いてＬＣＤ出力チャネルのゲイン及びオフセットを決定する。続いて、キャリブレーションユニット１１０を介してテスト信号ＳＩＧの平均値及び従った最大／最小を算出する。全てのＬＣＤチャネルの平均値及び最大／最小を導出した後、試験結果ＲＳＴがデマルチプレクサ１１６と論理ゲート１１８及び１２０の処理を介して得られる。試験結果ＲＳＴはＤＵＴが試験に合格するか否かを決定するために用いられる。
【００３０】
図１１は、図１０に示された最大／最小ユニット１１２のアルゴリズムの図である。最大／最小の算出に関するＨＤＬ（ハードウェア記述言語）は、下記の通りである。
ｐｏｓ＿ｄｅｖ＿ｍｉｎ＜＝ＡＤＣ＿ｏｕｔｐｕｔ−Ｐｏｓ＿ｍｉｎ；
ｐｏｓ＿ｄｅｖ＿ｍａｘ＜＝Ｐｏｓ＿ｍａｘ−ＡＤＣ＿ｏｕｔｐｕｔ；
ｎｅｇ＿ｄｅｖ＿ｍｉｎ＜＝ＡＤＣ＿ｏｕｔｐｕｔ−Ｎｅｇ＿ｍｉｎ；
ｎｅｇ＿ｄｅｖ＿ｍａｘ＜＝Ｎｅｇ＿ｍａｘ−ＡＤＣ＿ｏｕｔｐｕｔ；
ｉｆ（ｐｏｓ＿ｄｅｖ＿ｍｉｎ［ＭＳＢ］｜ｐｏｓ＿ｄｅｖ＿ｍａｘ［ＭＳＢ］｜ｎｅｇ＿ｄｅｖ＿ｍｉｎ［ＭＳＢ］｜ｎｅｇ＿ｄｅｖ＿ｍａｘ［ＭＳＢ］）
ｐａｓｓ＿ｆａｉｌ＝０；／／ｆａｉｌ
ｅｌｓｅ
ｐａｓｓ＿ｆａｉｌ＝１；／／ｐａｓｓ
【００３１】
上記の算出により導出した出力電圧曲線が図１２に示される。ＶＲＰ及びＶＲＮは、ＬＣＤドライバＩＣの正及び負の６４のグレースケール出力を表す。Ｐｏｓ＿ｍａｘ及びＰｏｓ＿ｍｉｎは正の最大及び最小限界を表し、これはＬＣＤドライバＩＣが正の出力条件を合格するか否かを決定するために用いられる。Ｎｅｇ＿ｍａｘ及びＮｅｇ＿ｍｉｎは、ＬＤＣドライバＩＣが負の出力条件を合格するか否かを決定するために用いられる負の最大及び最小限界を表す。
【００３２】
図１３は、図１０に示した平均化ユニット１１４のアルゴリズムの図を示す。平均値算出に関するＨＤＬ（ハードウェア記述言語）は下記の通りである。
ｐｏｓ＿ｓｕｍ＜＝ＡＤＣ＿ｏｕｔｐｕｔ＋ｐｏｓ＿ｓｕｍ；
ｎｅｇ＿ｓｕｍ＜＝ＡＤＣ＿ｏｕｔｐｕｔ＋ｎｅｇ＿ｓｕｍ；
ｄｉｖ１８＿５ｂｉｔ＿ａｄｄｅｒ＿ｐｏｓ＿ａｖｇ（
・ｄｅｎｏｍ（３６８），／／Ｔｏｔａｌ  ＬＣＤ  ｏｕｔｐｕｔ  ｐｉｎｓ
・ｎｕｍｅｒ（ｐｏｓ＿ｓｕｍ），
・ｑｕｏｔｉｅｎｔ（ａｖｅｒａｇｅ＿ｐｏｓ），
・ｒｅｍａｉｎ（ｐｏｓ＿ａｖｇ＿ｒｅｍａｉｎ））；
ｄｉｖ１８＿５ｂｉｔ＿ａｄｄｅｒ＿ｎｅｇ＿ａｖｇ（
・ｄｅｎｏｍ（３６８），／／Ｔｏｔａｌ  ＬＣＤ  ｏｕｔｐｕｔ  ｐｉｎｓ
・ｎｕｍｅｒ（ｎｅｇ＿ｓｕｍ），
・ｑｕｏｔｉｅｎｔ（ａｖｅｒａｇｅ＿ｎｅｇ），
・ｒｅｍａｉｎ（ｎｅｇ＿ａｖｇ＿ｒｅｍａｉｎ））；
【００３３】
ＯＰＡ及びＡＤＣはオフセット電圧を有しているので、異なるＡＤＣ入力の最大値は異なるデジタル出力値に対応され得る。ゼロオフセット誤差及びゲイン誤差を低減させるため、まずＦＰＧＡにおけるキャリブレーションが要求される。上記で説明したように、キャリブレーションの式は、ｙ＝Ｍｘ＋Ｃで表される。Ｍ値及びＣ値を得るため、理想値ｙ２、ｙ１をまず入力することが要求され、続いて、Ｍ値及びＣ値を得るため下記の算出を用いる。
Ｍ＝（ｙ２−ｙ１）／（ｘ２−ｘ１）；              （２）
Ｃ＝ｙ１；                                      （３）
ｘ２及びｘ１はＡＤＣの理想値ｙ２、ｙ１の対応する最大及び最小値である。ＦＰＧＡにおいて、ｙ１及びｘ１は固定配列として設定され得る。Ｍ値が０．９から１．１の範囲内にあるか確認する必要があり、かつ、Ｃ値が＋／−２０ＬＳＢの範囲内にあるか確認する必要がある。上記の式に従って、ＦＰＧＡは、Ｃ値の正確な算出とキャリブレーションを行うため、正／負符号のオペレーションを支持する機能を有する除算器及び減算器を必要とする。次に、式（１）に従って、マルチプレクサ、加算器及び減算器は、ＦＰＧＡで用いられ、キャリブレーションされた出力を得ることができる。
【００３４】
一実施形態において、ＡＤＣのＬＳＢ（最下位ビット）の最大値は７で、集積回路テストインターフェース全体の実際のオフセット誤差は１５ＬＳＢを超えない。ＡＤＣは１３ビットを有し、全範囲は８１９１である。データを保存するために１５ビット必要とするため、ＦＰＧＡは２組の８８，３２０バイト（１５ビット×６４スケール×９２ＡＤＣ）ＲＡＭ（ランダムアクセスメモリ）を、設定する必要がある。他の実施形態において、ＦＰＧＡは、記憶容量を確保するため、マルチプレクサ、除算器、加算器及び減算器を含むように設計される。
【００３５】
図１４は、図１０のキャリブレーションユニット１１０のアルゴリズムの図である。キャリブレーションに関するＨＤＬ（ハードウェア記述言語）は、下記の通りである。
／／ｙ＝（｜（ｙ２−ｙ１）｜＊ｘ）／｜（ｘ２−ｘ１）｜＋ｙ１；
Ｄｉｆｆ＿ｘ＜＝ＡＤＣ＿Ｍａｘ［ｉ］−ＡＤＣ＿Ｍｉｎ［ｉ］；／／ｘ２−ｘ１
Ｄｉｆｆ＿ｙ＜＝ｉｄｅａｌ＿Ｍａｘ［ｉ］−ｉｄｅａｌ＿Ｍｉｎ［ｉ］；／／ｙ２−ｙ１
Ｍｕｌｔｉ＿ｙ＜＝Ｄｉｆｆ＿ｙ＊ＡＤＣ＿ｏｕｔｐｕｔ；／／（ｙ２−ｙ１）＊ｘ
ｄｉｖｉｄｅ２７＿ｍｅｇａｆｕｎｃｔｉｏｎ  ｄｉｖｉｄｅ２７＿ｍｅｇａｆｕｎｃｔｉｏｎ（
・ｄｅｎｏｍ（Ｄｉｆｆ＿ｘ），／／ｄｉｖｉｓｏｒ
・ｎｕｍｅｒ（Ｍｕｌｔｉ＿ｙ），／／ｄｉｖｉｄｅｎｄ
・ｑｕｏｔｉｅｎｔ（ｃａｌ＿ｏｕｔ１），
・ｒｅｍａｉｎ（ｒｅｍｉｎｄｅｒ））；
Ｃａｌ＿ｏｕｔ＜＝ｃａｌ＿ｏｕｔ１＋ｉｄｅａｌ＿Ｍｉｎ［ｉ］；
【００３６】
試験オペレーションにおいて、集積回路テストインターフェースがスレーブとして設定されている間、テスターはマスターコントローラとして設定され得る。マスターとしてのテスターはサンプリング開始時間、番号、ピンを介したＡＴＥ全体の終了時間を制御する。スレーブとしての集積回路テストインターフェースは、テスターからの命令に従って試験及び算出を進めることが出来き、続いて、試験結果（つまり、ＤＵＴの試験の合否）を出力する。一実施形態において、テスターと集積回路テストインターフェースとの間の通信は、図２に示した３つのピン２１２Ａ、２１２Ｂ、２１２Ｃによって行われる。例えば、集積回路テストインターフェースの処理手段（上述のＦＰＧＡ＿Ｃ）は、ピン２１２Ａ、２１２Ｂ、２１２Ｃを接続する３つのＩ／Ｏポートを有する。信号タイミングチャートを図１５に示す。第１Ｉ／Ｏポートはピン２１２Ａを介して第１テスト信号をＡＴＥ２０のテスター２００に送信する。第１テスト信号は許可信号ＥＮＢを含み、試験の開始又は終了を規定し、テスター２００に出力試験データを設定し、ノイズを低減するために出力を接地する。第２Ｉ／Ｏポートは第２テスト信号をピン２１２Ｂを介してＡＴＥ２０のテスター２００に送信する。第２テスト信号はサンプリング信号ＳＡＰを含み、サンプリング番号を決定し、テスター２００の構成された値を出力し、ノイズを低減するために出力を接地する。第３Ｉ／Ｏポートは第３テスト信号をピン２１２Ｃを介してＡＴＥ２０のテスター２００に送信する。第３テスト信号はＦＰＧＡから算出された試験結果ＲＳＴを含む。試験開始の間、集積回路テストインターフェースの処理手段はテスト結果ＲＳＴを０に設定する。試験終了の後、試験結果が１である場合、ＤＵＴは試験に合格したと理解される。
【００３７】
上述の実施形態では、３つのピンを用いて集積回路テストインターフェースの処理手段の出力データを区別するが、それに限らない。他の実施形態において、ピンの数は１つ又は複数でよく、集積回路テストインターフェースとテスターとの間の通信要件を調整する。
【００３８】
集積回路テストインターフェースのピン（例えば、試験結果ＲＳＴを伝送するために用いられる第３のピン２１２Ｃ）から試験結果ＲＳＴを読み取ることに加え、試験結果はオリジナルの試験生データと組みあわされ、保存又は更なる分析のため、シリアルバスを介してコンピューティングデバイス２１６に伝送される。
【００３９】
総括すると、本考案の集積回路テストインターフェースは、複数のデジタイザー及び処理手段を利用し、プローブインターフェースボード、負荷ボード又はプローブボードを一体化し、テスター外で変換、ソート、オフセットキャリブレーション又は算出処理を行い、これによって、レガシーＡＴＥはアップグレードされ得る。更に、本考案の集積回路テストインターフェースを利用することによって、試験時間は有意に削減され得る。既存のＡＴＥ、つまり、同じＤＵＴ仕様の試験を支持する従来のＡＴＥと比較すると、本考案のＡＴＥ（自動試験装置）はより速い試験速度を有する。従って、試験の費用及び時間を大きく削減でき、これによって製品の競争力を高めることができる。
【００４０】
当業者は、本考案の教示を保持する過程で、装置及び方法の多くの変更及び変形を行うことができるということに容易に気づくだろう。従って、上記の開示は、添付された請求項の境界及び範囲（ｍｅｔｅｓ  ａｎｄ  ｂｏｕｎｄｓ）にのみ限定されるものとして理解されるべきである。
【図１】
0003195366.tif 000003
【図２】
0003195366.tif 000004
【図３】
0003195366.tif 000005
【図４】
0003195366.tif 000006
【図５】
0003195366.tif 000007
【図６】
0003195366.tif 000008
【図７】
0003195366.tif 000009
【図８】
0003195366.tif 000010
【図９】
0003195366.tif 000011
【図１０】
0003195366.tif 000012
【図１１】
0003195366.tif 000013
【図１２】
0003195366.tif 000014
【図１３】
0003195366.tif 000015
【図１４】
0003195366.tif 000016
【図１５】
0003195366.tif 000017