(57)【要約】コンデンサの寄生インダクタンスまたは実装基板の配線のインダクタンスである等価直列インダクタンスを低減し得る電子回路基板を提供する。電子回路基板１は、ＤＣ電源層とグランド層を有する実装基板１１１とコンデンサ１０４とを有し、コンデンサ１０４が、ＤＣ電源層とグランド層に配線１０３ａ、１０３ｂを介して接続されて実装基板１１１に実装され、コンデンサ１０４の寄生インダクタ成分である第１のインダクタと、配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタとが直列に接続され、第１のインダクタおよび第２のインダクタの少なくとも一方と磁気結合する閉導体ループを有することを特徴とする。
2017033950.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ電源層とグランド層を有する実装基板とコンデンサとを有し、
前記コンデンサが、前記ＤＣ電源層と前記グランド層に配線を介して接続されて前記実装基板に実装され、
前記コンデンサの寄生インダクタ成分である第１のインダクタと、前記配線のインダクタ成分である第２のインダクタとが直列に接続され、
前記第１のインダクタおよび前記第２のインダクタの少なくとも一方と磁気結合する閉導体ループを有することを特徴とする電子回路基板。
【請求項２】
前記閉導体ループは、前記実装基板の内部または前記実装基板の表面に形成された配線パターンによって構成されることを特徴とする請求項１に記載の電子回路基板。
【請求項３】
前記閉導体ループの一部は、前記ＤＣ電源層または前記グランド層のどちらか一方であることを特徴とする請求項１または２に記載の電子回路基板。
【請求項４】
導体パターンを有する部品が前記実装基板に実装され、前記閉導体ループの少なくとも一部は、前記導体パターンであることを特徴とする請求項１ないし３のいずれか一項に記載の電子回路基板。
【請求項５】
前記コンデンサと前記部品とが一体で形成されていることを特徴とする請求項４に記載の電子回路基板。
【請求項６】
前記閉導体ループを複数有することを特徴とする請求項１ないし５のいずれか一項に記載の電子回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路基板に関するものである。
【背景技術】
【０００２】
近年、情報処理装置に用いられるＣＰＵ（主演算処理装置）は、処理スピードの向上及び高集積化によって、動作周波数が高くなると共に消費電流が著しく増加している。そしてこれに伴い、消費電力を低減化するために動作電圧が減少する傾向にあった。従って、ＣＰＵへの電力供給用の電源においては、より高速で大きな電流変動（ノイズ電流）が生じるようになり、この電流変動に伴う電圧変動を電源の許容値内に抑えることが非常に困難になった。この為、平滑用コンデンサとしての積層コンデンサが電源に接続される形でＣＰＵの周辺に配置され、電源の安定化対策に頻繁に使用されるようになった。つまり、電流の高速で過渡的な変動時に素早い充放電によって、この積層コンデンサからＣＰＵに電流を供給して、電源の電圧変動を抑えるようにしていた。【０００３】
ＣＰＵの動作周波数の一層の高周波数化及び動作電圧の一層の低電圧化に伴って、電流変動はより高速且つ大きなものとなり、積層コンデンサ自身が有している等価直列インダクタンス（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が電源の電圧変動に大きく影響するようになった。この結果、電流の変動が生じるのに合わせてこのＥＳＬが積層コンデンサの充放電を阻害する為、電源の電圧変動が大きくなり易く、今後のＣＰＵの高速化には適応できなくなりつつあった。【０００４】
これに対し、例えば、特許文献１、特許文献２または特許文献３に示されるような、隣り合う端子電極において流れる電流が相互に逆向きになるように、内部電極および側面端子を配置することで、相互インダクタンスを負にし、コンデンサが持つ寄生のインダクタ成分を減らし、低ＥＳＬを実現した積層コンデンサが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２８４１７０公報
【特許文献２】特開２００１−２８４１７１公報
【特許文献３】特開２００３−１６８６２１公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１、特許文献２および特許文献３に記載の技術は、コンデンサ素子単体の寄生インダクタンスを低減させるものであるが、実際にはコンデンサ以外に実装基板の配線のインダクタンスも電源の電圧変動の抑制を阻害する要因になる。本発明は上記事実を考慮し、コンデンサの寄生インダクタンスまたは実装基板の配線のインダクタンスである等価直列インダクタンスを低減し得る電子回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電子回路基板は、ＤＣ電源層とグランド層を有する実装基板とコンデンサとを有し、前記コンデンサが、前記ＤＣ電源層と前記グランド層に配線を介して接続されて前記実装基板に実装され、前記コンデンサの寄生インダクタ成分である第１のインダクタと、前記配線のインダクタ成分である第２のインダクタとが直列に接続され、前記第１のインダクタおよび前記第２のインダクタの少なくとも一方と磁気結合する閉導体ループを有することを特徴とする。【０００８】
上記特徴の電子回路基板によれば、第１のインダクタおよび第２のインダクタの少なくとも一方と閉導体ループが磁気的に結合することによって、ファラデーの法則により、第１のインダクタおよび第２のインダクタの少なくとも一方のインダクタンスに対応する磁束の時間変動を妨げるように閉導体ループに逆起電力が発生する。これにより、コンデンサの寄生インダクタンス又は実装基板の配線のインダクタンスである等価直列インダクタンスを減少させることができる。【０００９】
さらに、本発明の電子回路基板は、前記閉導体ループは、前記実装基板の内部または前記実装基板の表面に形成された配線パターンによって構成されることが好ましい。【００１０】
上記特徴の電子回路基板によれば、閉導体ループを実装基板内の配線パターンで構成することによって、主に、配線のインダクタ成分である第２のインダクタのインダクタンスに対応する磁束の時間変動を妨げ、実装基板の配線のインダクタンス（等価直列インダクタンス）を主に減らすことができる。【００１１】
さらに、本発明の電子回路基板は、前記閉導体ループの一部は、前記ＤＣ電源層または前記グランド層のどちらか一方であることが好ましい。【００１２】
上記特徴の電子回路基板によれば、閉導体ループの一部として、ＤＣ電源層またはグランド層のどちらか一方を用いることで、不要な配線を減らすことができる。【００１３】
さらに、本発明の電子回路基板は、導体パターンを有する部品が前記実装基板に実装され、前記閉導体ループの少なくとも一部は、前記導体パターンであることが好ましい。【００１４】
上記特徴の電子回路基板によれば、閉導体ループの少なくとも一部が、実装基板に実装された部品の導体パターンであることによって、主に、コンデンサの寄生インダクタ成分である第１のインダクタのインダクタンスに対応する磁束の時間変動を妨げ、コンデンサの寄生インダクタンス（等価直列インダクタンス）を主に減らすことができる。【００１５】
さらに、本発明の電子回路基板は、前記コンデンサと前記部品とが一体で形成されていることが好ましい。【００１６】
上記特徴の電子回路基板によれば、コンデンサと閉導体ループの少なくとも一部である導体パターンを有する部品とが一体で形成されていることによって、コンデンサの寄生インダクタ成分である第１のインダクタが、閉導体ループと磁気的に大きな結合係数で結合することができる。これによって、コンデンサの寄生インダクタンス（等価直列インダクタンス）を大きく減らすことができる。【００１７】
さらに、本発明の電子回路基板は、前記閉導体ループを複数有することが好ましい。【００１８】
上記特徴の電子回路基板によれば、閉導体ループを複数有することによって、より大きな等価直列インダクタンスの減少効果を得ることができる。
【発明の効果】
【００１９】
本発明によれば、コンデンサまたは実装基板の配線の等価直列インダクタンスを低減し得る電子回路基板を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態に係る電子回路基板の斜視図である。
【図２】図１においてＡ−Ａ線で切断した断面図である。
【図３】図１においてＢ−Ｂ線で切断した断面図または図８においてＤ−Ｄ線で切断した断面図である。
【図４】ファラデーの法則によって、磁束の変動に対して発生する渦電流の説明図である。
【図５】本発明の第１の実施の形態に係る電子回路基板の等価回路例を示す図である。
【図６】図５に示す等価回路例の回路シミュレータによる計算結果を示すグラフである。
【図７】本発明の第１の実施の形態の変形例に係る電子回路基板の断面図である。
【図８】本発明の第２の実施の形態に係る電子回路基板の斜視図である。
【図９】図８においてＣ−Ｃ線で切断した断面図である。
【図１０】本発明の第２の実施の形態に係る電子回路基板の等価回路例を示す図である。
【図１１】本発明の第３の実施の形態に係る電子回路基板の斜視図である。
【図１２】本発明の第３の実施の形態に係る電子回路基板の部品内で積層される各内部電極を示す分解斜視図である。
【図１３】図１１においてＥ−Ｅ線で切断した部品の断面図である。
【図１４】図１１においてＦ−Ｆ線で切断した部品の断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下の説明は本発明の実施形態の一部を例示するものであり、本発明はこれら実施形態に限定されるものではなく、形態が本発明の技術的思想を有するものである限り、本発明の範囲に含まれる。各実施形態における各構成及びそれらの組み合わせなどは一例であり、本発明の趣旨から逸脱しない範囲内で、構成の付加、省略、置換、およびその他の変更が可能である。
【００２２】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る電子回路基板１の構成例を示す斜視図であり、図２は、図１のＡ−Ａ線に沿った断面図である。図３は、図１のＢ−Ｂ線に沿った断面図である。図１〜３に示すように、電子回路基板１は、グランド層１０１およびＤＣ電源層１０２を有する実装基板１１１とコンデンサ１０４とを有しており、コンデンサ１０４が、グランド層１０１とＤＣ電源層１０２に実装基板１１１の配線１０３ａ、１０３ｂを介して接続されて実装基板１１１の表面に実装されている。
【００２３】
コンデンサ１０４は複数の第１の内部電極１０４１と複数の第２の内部電極１０４２を有し、各々の第１の内部電極１０４１と各々の第２の内部電極１０４２は誘電体１０４３を介して積層されている。コンデンサ１０４は、第１の端子電極１０４４と第２の端子電極１０４５とを有し、複数の第１の内部電極１０４１は第１の端子電極１０４４に接続され、複数の第２の内部電極１０４２は第２の端子電極１０４５に接続されている。第１の端子電極１０４４が配線１０３ａを介してグランド層１０１に接続され、第２の端子電極１０４５が配線１０３ｂを介して、ＤＣ電源層１０２に接続されている。これによって、図５の等価回路図に示すように、ＤＣ電源層１０２とグランド層１０１の間に、コンデンサ１０４（の容量成分）とコンデンサ１０４の寄生インダクタ成分である第１のインダクタ３０１と配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２とが直列に接続されている。尚、図３においては、第１の内部電極１０４１と第２の内部電極１０４２は略して１つずつのみを描いている。
【００２４】
図１、２に示すように、電子回路基板１は、実装基板１１１の表面に形成された配線パターン１０５を有している。電子回路基板１は、配線パターン１０５の両端が実装基板１１１の内部に形成された配線１０３ｃ、１０３ｄを介してＤＣ電源層１０２に接続されることによって形成される閉導体ループ１１０を有している。この閉導体ループ１１０の等価回路は、図５に示すように、閉導体ループ１１０のインダクタ成分であるインダクタ３０３と抵抗成分である抵抗３０４を直列にループ状に接続することで表される。
【００２５】
本実施形態では、閉導体ループ１１０は、主に実装基板１１１内に形成されるため、閉導体ループ１１０のインダクタ３０３は、主に、配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２と、発生する磁界を介して結合する。この結合によって、ファラデーの法則により、配線１０３ａ、１０３ｂを通るノイズ電流によって発生する磁束の時間変動を妨げるように、閉導体ループ１１０に逆起電力が発生する（この逆起電力により閉回路ループ１１０に発生する渦電流による磁束が、配線１０３ａ、１０３ｂを通るノイズ電流によって発生する磁束の時間変動を妨げるように発生する）。これにより、配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２のインダクタンス（等価直列インダクタス）を主に減らすことができる。
【００２６】
この原理について、以下に詳しく説明する。インダクタンスＬは、電流Ｉ、磁束密度Ｂ、面積Ｓおよび時間ｔを用いて以下の数式（１）で定義される。この定義に従って考えると、インダクタンスは磁束Ｂ・ｄＳの時間変動に比例する。従って、発生する磁束の時間変動を抑えればインダクタンスを低減できる。
【数１】
2017033950.tif 000003
【００２７】
図４に閉じた導体であるループ導体２０１を示す。ループ導体２０１のループの内部を貫く磁束２０２が発生すると、ファラデーの法則により、その発生した磁束２０２を打ち消す方向に起電力が発生し、ループ導体２０１に渦電流２０４が流れ、磁束２０２とは逆向きの磁束２０３が発生し、磁束の時間変動が抑制される。
【００２８】
図３において、ＤＣ電源層１０２にノイズが発生すると、配線１０３ａ、１０３ｂを介して、コンデンサ１０４を通過してグランド層１０１にノイズ電流１０８が流れる。その時、断面（図３における紙面）に垂直な方向の磁束が発生する。
【００２９】
図２に示すように、配線パターン１０５の両端が配線１０３ｃ、１０３ｄを介してＤＣ電源層１０２に接続されることで、閉導体ループ１１０が形成されている。ファラデーの法則によって、ノイズ電流１０８が流れることによって発生する磁束の増加を妨げる方向の起電力が発生し、ノイズ電流１０８とは逆向きの渦電流１０７がこの閉導体ループ１１０に流れ、ノイズ電流１０８により発生する磁束の時間変動を妨げる。渦電流１０７により発生した磁束は、ノイズ電流１０８により発生する実装基板１１１内部の磁束を打ち消すため、実装基板１１１の配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２の等価直列インダクタンスを低減することができる。
【００３０】
このように、電子回路基板１は、ＤＣ電源層１０２とグランド層１０１を有する実装基板１１１とコンデンサ１０４とを有し、コンデンサ１０４が、ＤＣ電源層１０２とグランド層１０１に配線１０３ａ、１０３ｂを介して接続されて実装基板１１１に実装され、コンデンサ１０４の寄生インダクタ成分である第１のインダクタ３０１と、配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２とが直列に接続され、第２のインダクタ３０２と磁気結合する閉導体ループ１１０を有するので、第２のインダクタ３０２と閉導体ループ１１０が磁気的に結合することによって、ファラデーの法則により、第２のインダクタ３０２のインダクタンスに対応する磁束の時間変動を妨げるように閉導体ループ１１０に逆起電力が発生する。これにより、実装基板１１１の配線１０３ａ、１０３ｂのインダクタンスである等価直列インダクタンスを減少させることができる。
【００３１】
さらに、電子回路基板１は、閉導体ループ１１０は、実装基板１１１の内部または実装基板１１１の表面に形成された配線パターン（配線１０３ｃ、１０３ｄ、配線パターン１０５およびＤＣ電源層１０２）によって構成されているので、主に、配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２のインダクタンスに対応する磁束の時間変動を妨げ、実装基板１１１の配線１０３ａ、１０３ｂのインダクタンス（等価直列インダクタンス）を主に減らすことができる。
【００３２】
電子回路基板１は、閉導体ループ１１０の一部は、ＤＣ電源層１０２であるので、閉導体ループ１１０の一部として、ＤＣ電極層１０２を用いることで、不要な配線を減らすことができる。
【００３３】
図５は電子回路基板１について、閉導体ループ１１０と配線１０３ａ、１０３ｂによる第２のインダクタ３０２とが磁気的に結合した場合の等価回路例を示している。この等価回路例は、ＤＣ電源層１０２とグランド層１０１の間に直列に接続されるコンデンサ１０４と、コンデンサ１０４の寄生インダクタである第１のインダクタ３０１と、実装基板１１１の配線１０３ａ、１０３ｂの等価直列インダクタ成分である第２のインダクタ３０２とが直列に接続された回路と、配線パターン１０５、実装基板１１１の配線１０３ｃ、１０３ｄ及びＤＣ電源層１０２で形成される閉導体ループ１１０の抵抗成分である抵抗３０４と閉導体ループ１１０のインダクタ成分であるインダクタ３０３とが直列に接続された回路とを含み、第２のインダクタ３０２と閉導体ループ１１０のインダクタ３０３が結合係数ｋで結合しているものである。この等価回路例において、コンデンサ１０４のキャパシタンスを１μＦ、第１のインダクタ３０１のインダクタンスを１００ｐＨ、第２のインダクタ３０２のインダクタンスを１００ｐＨ、閉導体ループ１１０のインダクタ３０３のインダクタンスを１ｐＨ、抵抗３０４の抵抗値を０．１μΩとしたときの、等価回路のＤＣ電源層１０２とグランド層１０１の間のインピーダンスの回路シミュレータによる計算結果を図６に示す。結合係数ｋが０、０．８、１と増加するに従って、ＤＣ電源層１０２とグランド層１０１の間の等価直列インダクタ成分のインダクタンスが減少することが図６よりわかる。ｋ＝０の場合は、閉導体ループ１１０が存在しない場合と等価であり、閉導体ループ１１０の存在により、ＤＣ電源層１０２とグランド層１０１の間の等価直列インダクタ成分のインダクタンスが減少することがわかる。
【００３４】
第１の実施の形態では、実装基板１１１の表面に形成された配線パターン１０５が閉導体ループ１１０の一部を構成していたが、配線パターン１０５が実装基板１１１の内部に形成されていても良い。また、第１の実施の形態では、配線パターン１０５の両端がＤＣ電源層１０２に配線１０３ｃ、１０３ｄを介して接続されて閉導体ループ１１０が形成されていたが、閉導体ループ１１０は、配線パターン１０５の両端が実装基板１１１の内部に形成された配線を介してグランド層１０１に接続されることによって形成されるものであっても良い。この場合でも第１の実施形態の電子回路基板１と同様の効果が得られる。また、図７に示す電子回路基板２のように、閉導体ループ１１０は、配線パターン１０５の両端が、実装基板１１１の内部に形成された配線１０３ｅ、１０３ｆを介して、グランド層１０１やＤＣ電源層１０２に接続されていない独立した配線パターン１０９に接続されることによって形成されるものであっても良い。図７は、図２に示す電子回路基板１の断面図に対応した、電子回路基板２の断面図である。閉導体ループが形成されてさえいれば、ファラデーの法則によって発生する渦電流１０７によって、実装基板の配線のインダクタンスである等価直列インダクタンスを減らす事ができる。
【００３５】
また、第１の実施形態では、閉導体ループ１１０を１つ有する電子回路基板１で説明しているが、第２のインダクタ３０２と発生する磁界を介して結合する閉導体ループは複数あってもよい。例えば、２つの閉導体ループがコンデンサ１０４が実装された箇所を挟むように形成されていても良い。
＜第２の実施の形態＞
【００３６】
図８は、本発明の第２の実施の形態に係る電子回路基板３の全体構成例を示す斜視図である。電子回路基板３について、第１の実施の形態の電子デバイス１と異なる点について主に説明し、共通する事項は適宜説明を省略する。第１の実施の形態の電子デバイス１と共通している要素は同じ符号を用いており、共通している要素の説明は省略する。電子回路基板３は、第１の実施の形態と同様に、コンデンサ１０４が、実装基板１１１の配線１０３ａ、１０３ｂを介してグランド層１０１と電源層１０２に接続されて実装基板１１１の表面に実装されている。さらに電子回路基板３は、導体パターン３０５を有する部品１１２が実装基板１１１の表面に実装されている。電子回路基板３では、２つの部品１１２がコンデンサ１０４を挟んで実装基板１１１の表面に実装されている。
【００３７】
図９は、図８のＣ−Ｃ線に沿った断面図である。部品１１２は、図８、９に示すような導体パターン３０５を有している。導体パターン３０５の周囲には誘電体３０４３が形成されている。図８、９に示すように、電子回路基板３は、導体パターン３０５の両端が実装基板１１１の配線１０３ｇ、１０３ｈを介して、ＤＣ電源層１０２に接続されることによって形成される閉導体ループ３１０を２つ有している。この閉導体ループ３１０の等価回路は、図１０に示すように、閉導体ループ３１０のインダクタ成分であるインダクタ３１３と抵抗成分である抵抗３０４を直列にループ状に接続することで表される。この閉導体ループ３１０は、コンデンサ１０４の寄生インダクタである第１のインダクタ３０１および、そのコンデンサ１０４に接続される実装基板１１１の配線１０３ａ、１０３ｂの等価直列インダクタである第２のインダクタ３０２と発生する磁界を介して結合する。
【００３８】
図８のＤ−Ｄ線に沿った断面図は第１の実施の形態と同様に図３で表すことができる。第１の実施の形態と同様に、ＤＣ電源層１０２にノイズが発生すると、配線１０３ａ、１０３ｂを介して、コンデンサ１０４を通過してグランド層１０１にノイズ電流１０８が流れ、断面（図３における紙面）に垂直な方向の磁束が発生する。ファラデーの法則によって、ノイズ電流１０８が流れることによって発生する磁束の増加を妨げる方向の起電力が発生し、ノイズ電流１０８とは逆向きの渦電流１０７が閉導体ループ３１０に流れ、ノイズ電流１０８により発生する磁束の時間変動を妨げる。渦電流１０７により発生した磁束は、ノイズ電流１０８により発生するコンデンサ１０４の内部及び実装基板１１１の内部の磁束を打ち消すため、コンデンサ１０４の寄生インダクタである第１のインダクタ３０１及び、実装基板１１１の配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２の等価直列インダクタンスの両方を低減することができる。
【００３９】
図１０は電子回路基板３についての等価回路例を示している。この等価回路例は、ＤＣ電源層１０２とグランド層１０１の間に直列に接続されるコンデンサ１０４と、コンデンサ１０４の寄生インダクタである第１のインダクタ３０１と、実装基板１１１の配線１０３ａ、１０３ｂの等価直列インダクタ成分である第２のインダクタ３０２とが直列に接続された回路と、導体パターン３０５、実装基板１１１の配線１０３ｇ、１０３ｈ及びＤＣ電源層１０２で形成される閉導体ループ３１０の抵抗成分である抵抗３０４と閉導体ループ３１０のインダクタ成分であるインダクタ３０３とが直列に接続された２つの回路とを含み、閉導体ループ３１０のインダクタ３１３が、第１のインダクタ３０１および第２のインダクタ３０２の両方と結合しているものである。閉導体ループ３１０のインダクタ成分であるインダクタ３１３は、第１のインダクタ３０１および第２のインダクタ３０２の両方と結合しているため、コンデンサ１０４の寄生インダクタ成分である第１のインダクタ３０１及び、配線１０３ａ、１０３ｂのインダクタ成分である第２のインダクタ３０２の両方のインダクタンスを低減させることができる。
【００４０】
また、電子回路基板３は、閉導体ループ３１０が複数形成されているので、等価直列インダクタンスのより大きな減少効果を得ることができる。第１の実施形態に示したシミュレーションの計算結果からわかるように、閉導体ループ３１０と第１のインダクタ３０１または第２のインダクタ３０２との結合係数が大きい（１に近い）ほど、等価直列インダクタンスを低減する効果が大きくなるが、現実には、結合係数を１にするのは困難である。複数の閉導体ループ３１０を有することで、各々の閉導体ループ３１０と第１のインダクタ３０１または第２のインダクタ３０１との結合係数が１よりも小さくても、各々の閉導体ループ３１０に発生する逆起電力による効果が足し合されることにより、等価直列インダクタンスのより大きな減少効果を得ることができる。
【００４１】
閉導体ループ３１０は、導体パターン３０５の両端が実装基板１１１の内部に形成された配線を介してグランド層１０１に接続されることによって形成されるものであっても良い。また、閉導体ループ３１０は、導体パターン３０５の両端が、実装基板１１１の内部に形成された配線を介して、グランド層１０１やＤＣ電源層１０２に接続されていない独立した配線パターンに接続されることによって形成されるものであっても良い。
【００４２】
また、閉導体ループ３１０が、配線パターン３０５の両端が、グランド層１０１やＤＣ電源層１０２に接続されていない独立した配線パターンに接続されることによって形成され、その独立した配線パターンが、実装基板１１１の表面または部品１１２の内部に形成されているものでも良い。この場合は、コンデンサ１０４の寄生インダクタンス（等価直列インダクタンス）を主に減らすことができる。
【００４３】
＜第３の実施の形態＞
図１１は、本発明の第３の実施の形態に係る電子回路基板４の構成例を示す斜視図である。電子回路基板４について、第２の実施の形態の電子回路基板３と異なる点について主に説明し、共通する事項は適宜説明を省略する。第２の実施の形態の電子回路基板３と共通している要素は同じ符号を用いており、共通している要素の説明は省略する。電子回路基板４では、第２の実施の形態の電子回路基板３におけるコンデンサ１０４および、導体パターン３０５を有する２つの部品１１２にかえて、導体パターン３０５を有する部品とコンデンサ１０４とが一体で形成された部品４１１が実装基板１１１の表面に実装されている。図１１に示す電子回路基板４では、部品４１１が導体パターン３０５を１つ有する例で示している。
【００４４】
図１２は、部品４１１の分解斜視図であり、図１３は、図１１においてＥ−Ｅ線で切断した部品４１１の断面図であり、図１４は、図１１においてＦ−Ｆ線で切断した部品４１１の断面図である。図１２〜１４に示すように、第１の内部電極１０４１と第２の内部電極１０４２が誘電体１０４３を挟んで交互に積層され、導体パターン３０５は、誘電体１０４３を介して第１の内部電極１０４１および第２の内部電極１０４２から離間して配置されている。第１の内部電極１０４１と第２の内部電極１０４２の積層方向から見て、導体パターン３０５は、その少なくとも一部が第１の内部電極１０４１および第２の内部電極１０４２と重なるように配置されている。その他の点は、第２の実施の形態の電子回路基板３と同じである。
【００４５】
電子回路基板４は、コンデンサ１０４と閉導体ループ３１０の一部である導体パターン３０５を有する部品とが一体で形成された部品４１１が実装基板１１１に形成されていることによって、コンデンサ１０４の寄生インダクタ成分である第１のインダクタ３０１が、閉導体ループ３１０と磁気的に大きな結合係数で結合することができる。これによって、コンデンサ１０４の寄生インダクタンス（等価直列インダクタンス）を大きく減らすことができる。
【００４６】
以上説明した第１〜第３の実施の形態の電子回路基板は、ＤＣ−ＤＣコンバーター等の電源モジュール基板として用いられても良いし、スマートフォン、ＰＣ、ノートＰＣ等のセットで使われている基板として用いられても良いし、グラフィックボード、マイコンボード、メモリボード、ＰＣＩＥｘｐｒｅｓｓボード等の基板として用いられても良い。
【符号の説明】
【００４７】
１０１  グランド層
１０２  電源層
１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆ，１０３ｇ，１０３ｈ  配線
１０４  コンデンサ
１０５  配線パターン
１０７  渦電流
１０８  ノイズ電流
１０９  配線パターン
１１０  閉導体ループ
１１１  実装基板
１１２  部品
２０１  閉導体ループ
２０２  磁束
２０３  磁束
２０４  渦電流
３０１  第１のインダクタ
３０２  第２のインダクタ
３０３  インダクタ
３０４  抵抗
３０５  導体パターン
３１０  閉導体ループ
３１３  インダクタ
４１１  部品
１０４１  第１の内部電極
１０４２  第２の内部電極
１０４３  誘電体
１０４４  第１の端子電極
１０４５  第２の端子電極
３０４３  誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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