(57)【要約】  本開示は、アンダーフィルの実装信頼性を保持することができるようにする半導体装置、電子機器、並びに製造方法に関する。チップは、第１の基板であるSi基板の上に撮像素子の回路が作成され、その回路上に形成された接着剤の上に、第２の基板が作成されて、形成されている。その際、チップにおいては、実装基板にソルダーボールで実装後、または、チップの状態で、チップの周囲に感光性材料が形成されてから、アンダーフィルが形成された後、感光性材料のみが溶解される。本開示は、例えば、カメラなどの撮像装置に用いられるCMOS固体撮像装置に適用することができる。
2016203967.tif 000002
【特許請求の範囲】
【請求項１】
回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）と、
前記CSPを実装するための実装基板と
を備え、
前記CSPは、前記実装基板に実装する際に用いられるアンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている
半導体装置。
【請求項２】
前記CSPは、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている
請求項１に記載の半導体装置。
【請求項３】
前記CSPは、前記CSPの側壁の一部または略全部に形成された感光性材料を除去することで、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている
請求項２に記載の半導体装置。
【請求項４】
前記CSPは、前記CSPの側壁の一部または略全部に疎水性材料を形成することで、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている
請求項２に記載の半導体装置。
【請求項５】
前記第１の基板の側壁の一部に凹凸を１つまたは複数形成することで、前記CSPは、前記アンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている
請求項１に記載の半導体装置。
【請求項６】
前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、這い上がり防止パターンを形成し、絶縁膜部の形成後に、前記這い上がり防止パターンを除去して、前記絶縁膜部に凹部を形成することで、前記第１の基板の側壁の一部または略全部に凹凸を１つまたは複数形成する
請求項５に記載の半導体装置。
【請求項７】
前記這い上がり防止パターンは、個片化する箇所を跨いで配置されている
請求項６に記載の半導体装置。
【請求項８】
前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、絶縁膜部の形成し、前記第１の基板を開口した後に、前記第１の基板を後退させる処理を行うことで、前記第１の基板の側壁の一部または略全部に凹凸を１つまたは複数形成する
請求項５に記載の半導体装置。
【請求項９】
前記第１の基板の後退された部分は、個片化する箇所を跨いで配置されている
請求項８に記載の半導体装置。
【請求項１０】
前記第１の基板には、前記回路として、撮像素子とロジック回路が形成されており、
前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、絶縁膜部を形成し、前記ロジック回路の層間絶縁膜を開口した後に、前記ロジック回路の層間絶縁膜をキャップ膜より後退させる処理を行うことで、前記ロジック回路の配線層の側壁の一部または略全部に凹凸を１つまたは複数形成する
請求項５に記載の半導体装置。
【請求項１１】
前記ロジック回路の層間絶縁膜の後退された部分は、個片化する箇所を跨いで配置されている
請求項１０に記載の半導体装置。
【請求項１２】
製造装置が、
回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）を、前記CSPを実装するための実装基板に実装する際に用いられるアンダーフィルが、前記第２の基板の側壁に接着させない構造に形成する
製造方法。
【請求項１３】
回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）と、
前記CSPを実装するための実装基板と
を備え、
前記CSPは、前記実装基板に実装する際に用いられるアンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、電子機器、並びに製造方法に関し、特に、アンダーフィルの実装信頼性を保持することができるようにした半導体装置、電子機器、並びに製造方法に関する。
【背景技術】
【０００２】
フリップチップの実装工程において、実装信頼性を向上化させるために、チップと基板の間にアンダーフィル樹脂（UF樹脂）を充填させる。UF樹脂は、通常、チップの側面に這い上がるため、チップ端の破損を起こす恐れがあった。【０００３】
そこで、従来、側面に弾性体を付加することにより、応力を調整し、チップ端の破損を防いでいた（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１４１４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、CIS(CMOS Image Sensor)のCSP(Chip Size Package)においては、例えば、樹脂で接着されたガラスとSiが端面に出ており、弾性体が樹脂を含んだ構造を壊してしまう恐れがあった。【０００６】
また、CIS CSPにおいてはフラットな面が出ておらず、弾性体が剥離してしまう恐れがあった。【０００７】
本開示は、このような状況に鑑みてなされたものであり、アンダーフィルの実装信頼性を保持することができるものである。
【課題を解決するための手段】
【０００８】
本技術の一側面の半導体装置は、回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）と、前記CSPを実装するための実装基板とを備え、前記CSPは、前記実装基板に実装する際に用いられるアンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている。【０００９】
前記CSPは、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている。【００１０】
前記CSPは、前記CSPの側壁の一部または全部に形成された感光性材料を除去することで、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている。【００１１】
前記CSPは、前記CSPの側壁の一部または略全部に疎水性材料を形成することで、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている。【００１２】
前記第１の基板の側壁の一部に凹凸を１つまたは複数形成することで、前記CSPは、前記アンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている。【００１３】
前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、這い上がり防止パターンを形成し、絶縁膜部の形成後に、前記這い上がり防止パターンを除去して、前記絶縁膜部に凹部を形成することで、前記第１の基板の側壁の一部または略全部に凹凸を１つまたは複数形成する。【００１４】
前記這い上がり防止パターンは、個片化する箇所を跨いで配置されている。【００１５】
前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、絶縁膜部の形成し、前記第１の基板を開口した後に、前記第１の基板を後退させる処理を行うことで、前記第１の基板の側壁の一部または略全部に凹凸を１つまたは複数形成する。【００１６】
前記第１の基板の後退された部分は、個片化する箇所を跨いで配置されている。【００１７】
前記第１の基板には、前記回路として、撮像素子とロジック回路が形成されており、前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、絶縁膜部を形成し、前記ロジック回路の層間絶縁膜を開口した後に、前記ロジック回路の層間絶縁膜をキャップ膜より後退させる処理を行うことで、前記ロジック回路の配線層の側壁の一部または略全部に凹凸を１つまたは複数形成する。【００１８】
前記ロジック回路の層間絶縁膜の後退された部分は、個片化する箇所を跨いで配置されている。【００１９】
本技術の一側面の製造方法は、製造装置が、回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）を、前記CSPを実装するための実装基板に実装する際に用いられるアンダーフィルが、前記第２の基板の側壁に接着させない構造に形成する。【００２０】
本技術の一側面の電子機器は、回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）と、前記CSPを実装するための実装基板とを備え、前記CSPは、前記実装基板に実装する際に用いられるアンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。【００２１】
本技術の一側面においては、回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）が、前記CSPを実装するための実装基板に実装する際に用いられるアンダーフィルと、前記第２の基板の側壁に接着させない構造に形成される。
【発明の効果】
【００２２】
本技術によれば、アンダーフィルの実装信頼性を保持することができる。【００２３】
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
【図面の簡単な説明】
【００２４】
【図１】本技術を適用した固体撮像装置の概略構成例を示すブロック図である。
【図２】本技術の撮像素子のCPSの構造例を示す断面図である。
【図３】図２のCPSの製造処理について説明するフローチャートである。
【図４】図２のCPSの製造処理について説明するフローチャートである。
【図５】図２のCPSの製造処理の工程例を示す図である。
【図６】図２のCPSの製造処理の工程例を示す図である。
【図７】図２のCPSの製造処理の工程例を示す図である。
【図８】図２のCPSの製造処理の工程例を示す図である。
【図９】図２のCPSの他の構造例を示す断面図である。
【図１０】図９のCPSの製造処理について説明するフローチャートである。
【図１１】図９のCPSの製造処理について説明するフローチャートである。
【図１２】図９のCPSの製造処理の工程例を示す図である。
【図１３】本技術の撮像素子のCPSの他の構造例を示す断面図である。
【図１４】図１３のCPSの製造処理について説明するフローチャートである。
【図１５】図１３のCPSの製造処理について説明するフローチャートである。
【図１６】図１３のCPSの製造処理の工程例を示す図である。
【図１７】図１３のCPSの製造処理の工程例を示す図である。
【図１８】図１３のCPSの製造処理の工程例を示す図である。
【図１９】図１３のCPSの製造処理の工程例を示す図である。
【図２０】図１３のCPSの製造処理の工程例を示す図である。
【図２１】図１３のCPSの他の構造例を示す断面図である。
【図２２】図２１のCPSの製造処理について説明するフローチャートである。
【図２３】図２１のCPSの製造処理の工程例を示す図である。
【図２４】図２１のCPSの製造処理の工程例を示す図である。
【図２５】図２１のCPSの製造処理の工程例を示す図である。
【図２６】図２１のCPSの製造処理の工程例を示す図である。
【図２７】積層型の撮像素子のCPSの製造処理について説明するフローチャートである。
【図２８】積層型の撮像素子のCPSの製造処理の工程例を示す図である。
【図２９】積層型の撮像素子のCPSの製造処理の工程例を示す図である。
【図３０】本技術を適用した固体撮像装置の構造を示す図である。
【図３１】本技術を適用した電子機器の構成例を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態（イメージセンサの使用例）
４．第４の実施の形態（電子機器の例）
【００２６】
＜１．第１の実施の形態＞
＜固体撮像装置の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像装置の一例の概略構成例を示している。
【００２７】
図１に示されるように、固体撮像装置（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
【００２８】
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
【００２９】
また、画素２は、画素共有構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。フォトダイオードは、光電変換素子である。
【００３０】
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
【００３１】
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
【００３２】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
【００３３】
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３４】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３５】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
【００３６】
入出力端子１２は、外部と信号のやりとりをするために設けられる。
【００３７】
＜本技術のCPS構造＞
図２は、本技術の撮像素子のCPS(Chip Scale Packege)の構造例を示す断面図である。
【００３８】
CPS１５においては、実装基板２１にチップ（半導体素子）２６がソルダーボール２７で実装された後、チップ２６と実装基板２１との間にアンダーフィル２５が充填されている。そして、チップ２６の端とアンダーフィル２５の間に、空間２８が形成されている。
【００３９】
チップ２６は、第１の基板であるSi基板２２の上に、例えば、撮像素子の回路が作成され、その回路上に形成された接着剤２３の上に、第２の基板２４が作成されて、形成されている。なお、回路は、撮像素子以外の回路であってもよい。
【００４０】
その際、チップ２６においては、実装基板２１にソルダーボール２７で実装後、または、チップ２６の状態で、チップ２６の周囲に感光性材料（図６のＢの感光性材料３１）が形成されてから、アンダーフィル２５の形成後、感光性材料のみが溶解される。
【００４１】
これにより、チップ２６の端部とアンダーフィル２５との間に、アンダーフィル２５が形成できない空間２８が形成されるので、接着するアンダーフィル２５がチップ２６端に形成されない。すなわち、CPS１５の側壁に、アンダーフィル２５がほぼ接着されない。したがって、実装基板２１に接着されているアンダーフィル２５の伸縮の影響をチップ２６端に与えないようにすることができる。
【００４２】
＜本技術のCPS製造処理＞
次に、図３および図４のフローチャートを参照して、図２のCPS１５の製造処理について説明する。なお、この説明おいては、図５乃至図８の工程図も参照される。
【００４３】
ステップＳ１１において、製造装置は、Si基板２２（図５のＡ）を準備し、Si基板２２の上に所定の回路（撮像素子の回路など）を作成する。
【００４４】
ステップＳ１２において、製造装置は、作成した回路上に接着剤２３（図５のＢ）を形成する。接着剤２３は、アクリル系、エポキシ系、シリコン系などの樹脂、またはそれの複合系などであり、種類は限定されない。膜厚は、5乃至100um程度がよい。薄すぎると接着強度やSi基板のTTV(total thickness variation)を包含できず、また、厚すぎるとウェハ反りやその後に接合する第２の基板のあおりなどの制御が難しくなる。
【００４５】
ステップＳ１３において、製造装置は、図５のＣに示されるように、接着剤２３の上に、第２の基板２４（例えば、ガラス、その他のアクリル透明硬化樹脂、クオーツ、Siなど）が形成される。ステップＳ１４において、製造装置は、図示しないが、TSV(Through-Silicon Via)をSi基板２２の裏面に形成し、配線層を形成して、Si基板２２上に形成した回路と電気的に接続する。
【００４６】
ステップＳ１５において、製造装置は、Si基板２２の裏面のスクライブラインにダイシングにより切り込み３０（図６のＡ）を入れる。通常は、ブレードを用いたダイシングで行われる。ダイシングは物理的にスクライブラインに空間（切り込み３０）を設けるためであり、スクライブラインに空間を設ける方法は、他に、ドライエッチング、ウエットエッチング、レーザーアブレーションなどがあり、これに限定されない。ダイシング幅はスクライブラインの幅に依存し、通常は、40乃至200umである。
【００４７】
また、ダイシングの深さは、第１の基板（Si基板２２）と第２の基板２４がハンドリングで、ウェハレベルで破損しない程度がよい。製造装置は、通常第２の基板２４を100乃至300um残し、もしくは、第２の基板２４上にさらにサポート基板（図示せず）を仮に貼り付けて、第２の基板２４をフルカットする。
【００４８】
ステップＳ１６において、製造装置は、図６のＢに示されるように、Si基板２２上において、感光性材料３１（例えば、感光性レジスト、感光性絶縁材、感光性樹脂など）をコーティング、真空埋め込みなどの方法により、スクライブラインの切り込み３０内に埋め込む。感光性材料３１は、Si基板２２上にも形成される。
【００４９】
ステップＳ１７において、製造装置は、スクライブライン上に感光性材料３１を残すために、リソグラフィ３２（図６のＣ）により、図７のＡに示されるように、選択的に感光性材料３１を除去する。なお、ステップＳ１５において、感光性材料３１を用いたが、薬液に溶解する樹脂などでもよく、その場合は、第２の基板２４の表面をリソグラフィではなく、プラズマ処理などで全面に除去することも可能である。
【００５０】
なお、ステップＳ１７においては、リソグラフィ３２でスクライブラインに選択的に感光性材料３１を残すか、プラズマ処理で選択的に残すかなどの手法は問わない。スクライブライン上にのみ、感光性材料３１を残すことが重要である。
【００５１】
ステップＳ１８において、製造装置は、Si基板２２上に接続端子であるソルダーボール２７（図７のＢ）を形成する。なお、感光性材料３１を後のウエット洗浄またはドライ洗浄で除去するため、その感光性材料３１がソルダーボール２７形成時に変質しない温度印加が必要である。例えば、250度以下とされる。感光性材料３１の耐熱温度によっては、その限りではない。
【００５２】
ステップＳ１９において、製造装置は、Si基板２２の裏面のスクライブライン（の切り込み３０）に、ダイシングにより再び切り込みを入れる。通常はブレードを用いたダイシングが行われる。ダイシングは、各チップを分離させるためのもので、方法はこれに限定されず、例えば、他に、ドライエッチング、ウエットエッチング、レーザーアブレーションなどが用いられる。
【００５３】
ダイシング幅はスクライブラインの幅に依存し、限定されないが、通常は、40乃至200umである。図７のＣに示されるように、このダイシングにより第２の基板２４もチップ２６毎に完全に分離される。その際、チップ２６側壁の感光性材料３１は残される。
【００５４】
ステップＳ２０において、製造装置は、図８のＡに示されるように、実装基板２１に、チップ２６をリフロにより接続する。なお、感光性材料３１を後のウエット洗浄またはドライ洗浄で除去するため、ソルダーボール２７形成時と同様に、その感光性材料３１がリフロ時に変質しない温度印加が必要である。
【００５５】
ステップＳ２１において、製造装置は、チップ２６を安定的に実装基板２１に固定するために、アンダーフィル２５（図８のＢ）を形成する。アンダーフィル２５は、第２の基板２４の表面にかからないような条件で形成される。なお、感光性材料３１を後のウエット洗浄またはドライ洗浄で除去するため、ソルダーボール２７形成時と同様に、その感光性材料３１がアンダーフィル２５形成時に変質しない温度印加が必要である。
【００５６】
ステップＳ２２において、製造装置は、チップ２６の側壁に形成した感光性材料３１を溶剤やプラズマ処理により除去する。
【００５７】
これにより、図８のＣに示されるように、チップ２６の側壁部に、アンダーフィル２５が形成できない空間２８が形成され、かつ、チップ２６の底面（ソルダーボール２７面）は安定的に固定されるため、アンダーフィル２５本来の機能を損なうことがなく、チップ２６側壁の剥離を抑制することができる。
【００５８】
＜本技術のCPS構造＞
図９は、図２の撮像素子のCPS(Chip Scale Packege)の他の構造例を示す断面図である。なお、図９の例においては、図２の例と対応する部には対応する符号が付されている。
【００５９】
CPS５１においては、実装基板２１にチップ２６がソルダーボール２７で実装された後、または、チップ２６の状態で、チップ２６側壁に疎水性材料６１が形成されている。そして、チップ２６の底面（ソルダーボール２７面）と実装基板２１の間に、アンダーフィル２５が形成されている。
【００６０】
チップ２６は、図２のCPS１５と同様に、第１の基板であるSi基板２２の上に撮像素子の回路が作成され、その回路上に形成された接着剤２３の上に、第２の基板２４が作成されて、形成されている。
【００６１】
その際、チップ２６においては、実装基板２１にソルダーボール２７で実装後、または、チップ２６の状態で、チップ２６の周囲に疎水性材料６１が形成されてから、チップ２６の底面に、アンダーフィル２５が形成される。
【００６２】
これにより、チップ２６の端部には、疎水性材料６１が形成されるので、接着するアンダーフィル２５がチップ端に形成されない。すなわち、CPS５１の側壁に、アンダーフィル２５がほぼ接着されない。したがって、基板に接着されているアンダーフィル２５の伸縮の影響をチップ端に与えないようにすることができる。
【００６３】
＜本技術のCPS製造処理＞
次に、図１０および図１１のフローチャートを参照して、図８のCPS５１の製造処理について説明する。なお、この説明おいては、図１２の工程図も参照される。また、図１０および図１１のステップＳ５１乃至Ｓ６０は、感光性材料３１が疎水性材料６１に入れ替わった以外は、図３および図４のステップＳ１１乃至Ｓ２０と基本的に同様であるため、その説明は繰り返しになるので省略される。
【００６４】
ステップＳ６０において、製造装置は、図１２のＡに示されるように、実装基板２１に、チップ２６をリフロにより接続する。
【００６５】
ステップＳ６１において、製造装置はチップ２６を安定的に実装基板２１に固定するために、アンダーフィル２５（図１２のＢ）を形成する。
【００６６】
なお、この例においては、チップ２６の側壁には、疎水性材料６１が用いられる。疎水性材料６１には、例えば、フッ化物材料が用いられる。フッ化物材料には、UF材料エポキシ、シリコン、フェノール樹脂など、疎水性材料が多いため、チップ２６の側壁にまでアンダーフィル２５が上がってこない。
【００６７】
これにより、チップ２６の側壁部にアンダーフィル２５が這い上がってこず、形成できない空間が形成され、かつ、チップ２６の底面（ソルダーボール２７の面）は、安定的に固定される。すなわち、CPS１５の側壁に、アンダーフィル２５がほぼ接着されない。したがって、アンダーフィル２５本来の機能を損なうことなく、チップ側壁の剥離を抑制することができる。
【００６８】
以上のように、本技術においては、複数種の材料が、チップ端に出ているCPS構造において、物理的に、接着するアンダーフィル用の樹脂がチップ端に形成されない。よって、実装基板に接着されているアンダーフィルの伸縮の影響をチップ端に与えることはない。
【００６９】
その際、アンダーフィルは、チップ底部には接着されているので、アンダーフィル本来の機能である実装信頼性は保持される。
【００７０】
＜２．第２の実施の形態＞
＜本技術のCPS構造＞
図１３は、本技術の撮像素子のCPS(Chip Scale Packege)の構造例を示す断面図である。
【００７１】
図１３の例のCPS１１１においては、実装基板１２６にチップ１２０がソルダーボール１２４で実装された後、チップ１２０と実装基板１２６との間にアンダーフィル１２５が充填されている。
【００７２】
チップ１２０は、撮像素子１２１上に形成された接合樹脂１２３の上に、ガラス基板１２２が作成されて、形成されている。
【００７３】
撮像素子１２１は、矢印の先に示されるように、上から順に、その上に撮像素子の回路が形成されるSi基板１３１、絶縁膜１３２、および再配線形成後に形成される絶縁膜１３３で構成されており、絶縁膜１３３の端面（側壁）には、チップ１２０の上下面と平行方向に凹部１３４が形成されている。
【００７４】
この構造により、アンダーフィル１２５の高さは、撮像素子１２１以下、すなわち、図１３に示される点線以下となり、接合樹脂１２３の側面に到達することはない。よって、アンダーフィル１２５は、接合樹脂１２３の側面に接着することがない。これにより、アンダーフィル１２５の側面の這い上がりを抑制することができ、実装信頼性を向上させることができる。
【００７５】
＜本技術のCPS製造処理＞
次に、図１４および図１５のフローチャートを参照して、図１３のCPS１１１の製造処理について説明する。なお、この説明おいては、図１６乃至図２０の工程図も参照される。
【００７６】
ステップＳ１１１において、製造装置は、撮像素子１２１とガラス基板１２２を接合樹脂１２３で貼り合わせた半導体素子（チップ）１２０のCPS１１１に対して、受光面（図中上）の反対面のSi基板１３１の面を露出して、薄膜化し、素子の接続パッドと接続させるため貫通孔１４４を開口する。
【００７７】
ステップＳ１１２において、製造装置は、Si基板１３１と絶縁するための絶縁膜１３２を堆積し、エッチバックなどの手法を用いて、接続パッド１４１を露出し、その後、再配線１４３を形成する（図１６のＡ）。
【００７８】
ステップＳ１１３において、製造装置は、アンダーフィルの這い上がりを防止すべく、這い上がり防止パターン１５１（図１６のＢ）を形成する。這い上がり防止パターン１５１には、例えば、Si02やSiCなどの絶縁膜、AL、Ti、Wなどの金属膜類があげられる。後の処理で除去されるので、除去するプロセスおよび形成するプロセスに容易な材料であれば、特にこれに限らない。そして、製造装置は、後工程で個片化する箇所を跨いで配置する。
【００７９】
ステップＳ１１４において、製造装置は、その後絶縁膜１３３（図１７のＡ）を形成する。例えば、製造装置は、ソルダーマスクレジストを用いて、リソグラフィ処理でパターニングした後に、熱処理を行い形成する。
【００８０】
ステップＳ１１５において、製造装置は、リソグラフィでパターニングする際、スリット開口１６２も形成し、這い上がり防止パターン１５１を露出させる。
【００８１】
ステップＳ１１６において、製造装置は、這い上がり防止パターン１５１を除去し、WETエッチングなどの手法を用いて除去し、絶縁膜１３２の側面より後退させた凹部１３４を形成する（図１７のＢ）。これは、絶縁膜１３２の端面よりも後退している。
【００８２】
製造装置は、ステップＳ１１７において、個片化する箇所を跨ぎ、撮像素子１２１にスリット１８１（図１８のＡ）を形成し、ステップＳ１１８において、外部端子であるソルダーボール１２４を形成する。
【００８３】
ステップＳ１１９において、製造装置は、ダイシングなどの手法を用いて、チップ１２０として個辺化する。
【００８４】
その後、ステップＳ１２０において、製造装置は、チップ１２０を実装基板１２６に実装し、アンダーフィル１２５を充填する。
【００８５】
以上のようにして、撮像素子１２１（の絶縁膜１３２）の端面（側部）に凹部１３４が形成されるので、アンダーフィル１２５の這い上がりを防止することができる。これにより、アンダーフィル１２５の高さが撮像素子１２１の高さ以下となり、ガラス基板１２２の側面にアンダーフィルが形成されない。
【００８６】
なお、上記説明においては、這い上がり防止パターンを再配線形成後に作成するようにしたが、再配線形成前に作成するなど、作成工程の順は、これに限ったものではない。
【００８７】
＜本技術のCPS構造＞
図２１は、図１３の撮像素子のCPS(Chip Scale Packege)の他の構造例を示す断面図である。なお、図２１の例においては、図１３の例と対応する部には対応する符号が付されている。
【００８８】
図２１の例のCPS１１１においては、実装基板１２６にチップ１２０がソルダーボール１２４で実装された後、チップ１２０と実装基板１２６との間にアンダーフィル１２５が充填されている。
【００８９】
チップ１２０は、撮像素子２２１上に形成された接合樹脂１２３の上に、ガラス基板１２２が作成されて、形成されている。
【００９０】
撮像素子２２１は、矢印の先に示されるように、上から順に、絶縁膜１４０、その上に撮像素子の回路が形成されるSi基板１３１、絶縁膜１３２、および再配線形成後に形成される絶縁膜１３３で構成されており、Si基板１３１の端面（側壁）には、チップ１２０の上下面と平行方向に凹部２２２が形成されている。
【００９１】
この構造により、アンダーフィル１２５の高さは、撮像素子２２１以下、すなわち、図２１に示される点線以下となり、接合樹脂１２３の側面に到達することはない。これにより、アンダーフィル１２５の側面の這い上がりを抑制することができ、実装信頼性を向上させることができる。
【００９２】
＜本技術のCPS製造処理＞
次に、図２２のフローチャートを参照して、図２１のCPS２１１の製造処理について説明する。なお、この説明おいては、図２３乃至図２６の工程図も参照される。
【００９３】
ステップＳ２１１において、製造装置は、撮像素子２２１とガラス基板１２２を接合樹脂１２３で貼り合わせた半導体素子（チップ）１２０のCPS２１１に対して、受光面（図中上）の反対面のSi基板１３１の面を露出して、薄膜化し、素子の接続パッドと接続させるため貫通孔１４４を開口する。
【００９４】
ステップＳ２１２において、製造装置は、Si基板１３１と絶縁するための絶縁膜１３２を堆積し、エッチバックなどの手法を用いて、接続パッド１４１を露出し、その後、再配線１４３を形成する。
【００９５】
ステップＳ２１３において、製造装置は、絶縁膜１３３（図２３のＡ）を形成する。例えば、製造装置は、ソルダーマスクレジストを用いて、リソグラフィ処理でパターニングした後に、熱処理を行い形成する。また、リソグラフィでパターニングする際、スリットを形成する箇所であるスリット開口２３１を予め開口する。
【００９６】
ステップＳ２１４において、製造装置は、リソグラフィ、ドライ加工技術などを用いて、スリット２３２（図２３のＢ）を開口する。
【００９７】
ステップＳ２１５において、製造装置は、撮像素子２２１の端面に凸凹構造を形成するために、等方的にドライエッチング処理、もしくはWETエッチング処理などの技術を用いて、Si後退処理を行う。これにより、図２４のＡに示されるように、Si基板１３１には、凹部２２２が形成され、Si基板１３１の端面は、絶縁膜１４０および絶縁膜１３３より後退する。なお、Si後退処理の箇所は、後工程で個片化する箇所を跨いでいる。
【００９８】
製造装置は、ステップＳ２１６において、外部端子であるソルダーボール１２４（図２４のＢ）を形成する。
【００９９】
ステップＳ２１７において、製造装置は、ダイシングなどの手法を用いて、図２５に示されるように、チップ１２０として個片化する。
【０１００】
その後、ステップＳ２１８において、製造装置は、図２６に示されるように、チップ１２０を実装基板１２６に実装し、アンダーフィル１２５を充填する。
【０１０１】
以上のようにして、撮像素子２２１の端面（側部）に凹部２２２が形成されるので、アンダーフィル１２５の這い上がりを防止することができる。これにより、アンダーフィル１２５の高さが撮像素子２２１の高さ以下となり、ガラス基板１２２の側面にアンダーフィルが形成されない。
【０１０２】
なお、撮像素子１２１における絶縁膜１３２に、凹部１３４が形成される例と、および撮像素子２２１におけるSi基板１３１に凹部２２２が形成される例を説明したが、それら２つの例を組み合わせて、複数の凹部（凹部１３４および２２２）を形成するようにしてもよい。複数の場合、１つ目の凹部でアンダーフィルの流出防止が十分にできずに、這い上がりが発生したとしても、２つ目の凹部で抑制することが可能となり、より効果がある。
【０１０３】
また、上述した例においては、Si基板に凹部２２２を形成する例を説明したが、絶縁膜１３３と、Si基板１３１に対して、絶縁膜１４０に凹部を形成するようにしてもよい。撮像素子１２１（２２１）の端面に、チップ１２０の上下面と平行方向に凹凸が設けられている構造であればよく、特に限定されない。
【０１０４】
上記説明においては、非積層構造の撮像素子の例を説明してきた。しかしながら、近年、半導体素子の性能向上のため、例えば、撮像素子とロジック回路を積層した構造が提案されている。次に、積層型の撮像素子を用いた例を説明する。
【０１０５】
＜本技術のCPS製造処理＞
次に、図２７のフローチャートを参照して、積層型の撮像素子のCPSの製造処理について説明する。なお、この説明おいては、図２８および図２９の工程図も参照される。
【０１０６】
ステップＳ３１１において、製造装置は、図２８に示されるように、撮像素子３２５およびロジック回路３２４を積層した半導体素子３２１と、ガラス基板１２２とを接合樹脂１２３で貼り合わせた半導体素子（チップ）のCPS３１１に対して、受光面（図中上）の反対面のSi基板１３１の面を露出して、薄膜化し、素子の接続パッドと接続させるため貫通孔１４４を開口する。
【０１０７】
ステップＳ３１２において、製造装置は、Si基板１３１と絶縁するための絶縁膜１３２を堆積し、エッチバックなどの手法を用いて、接続パッド１４１を露出し、その後、再配線１４３を形成する。
【０１０８】
ステップＳ３１３において、製造装置は、絶縁膜１３３を形成する。例えば、製造装置は、ソルダーマスクレジストを用いて、リソグラフィ処理でパターニングした後に、熱処理を行い形成する。また、リソグラフィでパターニングする際、スリットを形成する箇所を予め開口する。
【０１０９】
ステップＳ３１４において、製造装置は、リソグラフィ、ドライ加工技術などを用いて、スリット３２２(図２８)を開口する。
【０１１０】
図２８は、積層型の撮像素子のCPSの構造例を示す断面図である。なお、図２７の例においては、図１３または図２１の例と対応する部には対応する符号が付されている。また、図２７の例においては、凹部が形成される前の構造が示されている。
【０１１１】
CPS３１１において、撮像素子３２５とロジック回路３２４を積層した半導体素子３２１は、上から順に、接合部３３１により撮像素子３２５が接合されている配線層３２３、絶縁膜１４０、Si基板１３１、絶縁膜１３２、および再配線形成後に形成される絶縁膜１３３で構成されている。
【０１１２】
図２８においては、ロジック回路３２４は、配線層３２３、絶縁膜１４０、Si基板１３１を含むように構成されている。配線層３２３は、下層がCu配線を用いることが一般的であり、Cuダマシン配線の層間膜３３２は、SiO、SiOCなどの絶縁膜が用いられて、Cu配線のキャップ膜３３３として、SiC、SiN、SiCNなどが用いられて構成されている。図２７の例においては、配線層数が、Cu配線とAl配線とを合わせて４層の場合の層間膜構成が示されているが、配線層数は限定されない。
【０１１３】
ステップＳ３１５において、製造装置は、ロジック回路３２４の配線層３２３の端面に凸凹構造を形成するために、等方的にドライエッチング処理、もしくはWETエッチング処理などの技術を用いて、層間膜後退処理を行う。層間膜とキャップ膜とのエッチングレート差があるため、この層間膜後退処理により、ロジック回路３２４の配線層３２３に凸凹構造が形成される。
【０１１４】
すなわち、図２９に示されるように、絶縁膜１４０と、配線層３２３における層間膜３３２とが後退して、後退した箇所が凹部となる。なお、層間幕後退処理の箇所は、後工程で個片化する箇所を跨いでいる。
【０１１５】
また、層間絶縁膜は、配線層によって成膜条件、材料等が異なるので、層間膜ごとに後退量が異なってもかまわない。そして、撮像素子にも凹凸が形成される場合も含まれる。
【０１１６】
図２７に戻って、製造装置は、ステップＳ３１６において、外部端子であるソルダーボールを形成する。
【０１１７】
ステップＳ３１７において、製造装置は、ダイシングなどの手法を用いて、チップとして個片化する。ステップＳ３１８において、製造装置は、チップを実装基板に実装し、アンダーフィルを充填する。
【０１１８】
以上のようにして、ロジック回路の端面（側部）に凹凸構造が形成されるので、アンダーフィルの這い上がりを防止することができる。これにより、アンダーフィルの高さが撮像素子の高さ以下となり、ガラス基板の側面にアンダーフィルが形成されない。
【０１１９】
上記説明した本技術は、いずれも組み合わせることが可能である。
【０１２０】
以上のように、本技術によれば、アンダーフィルの這い上がりを抑制し、アンダーフィル剤は撮像素子のみで接するため、ガラスとSiとの熱膨張係数差によるそりの影響を小さくすることが可能になり、実装信頼性を向上することが可能になる。
【０１２１】
なお、以上においては、本技術を、CMOS固体撮像装置に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像装置といった固体撮像装置に適用するようにしてもよい。また、固体撮像装置に限らず、本技術は、半導体装置に適用することができる。
【０１２２】
＜３．第３の実施の形態（イメージセンサの使用例）＞
図３０は、上述の固体撮像装置を使用する使用例を示す図である。
【０１２３】
上述した固体撮像装置（イメージセンサ）は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１２４】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１２５】
＜４．第４の実施の形態（電子機器の例）＞
＜電子機器の構成例＞
【０１２６】
さらに、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
【０１２７】
ここで、図３１を参照して、本技術の電子機器の構成例について説明する。
【０１２８】
図３１に示される電子機器５００は、固体撮像装置（素子チップ）５０１、光学レンズ５０２、シャッタ装置５０３、駆動回路５０４、および信号処理回路５０５を備えている。固体撮像装置５０１としては、上述した本技術の第１の実施の形態および第２の実施の形態のチップ（撮像素子が形成される半導体素子）が設けられる。これにより、電子機器５００の固体撮像装置５０１の信頼性を向上することができる。
【０１２９】
光学レンズ５０２は、被写体からの像光（入射光）を固体撮像装置５０１の撮像面上に結像させる。これにより、固体撮像装置５０１内に一定期間信号電荷が蓄積される。シャッタ装置５０３は、固体撮像装置５０１に対する光照射期間および遮光期間を制御する。
【０１３０】
駆動回路５０４は、固体撮像装置５０１の信号転送動作およびシャッタ装置５０３のシャッタ動作を制御する駆動信号を供給する。駆動回路５０４から供給される駆動信号（タイミング信号）により、固体撮像装置５０１は信号転送を行う。信号処理回路５０５は、固体撮像装置５０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
【０１３１】
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１３２】
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３３】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３４】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１３５】
なお、本技術は以下のような構成も取ることができる。
（１）  回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）と、
前記CSPを実装するための実装基板と
を備え、
前記CSPは、前記実装基板に実装する際に用いられるアンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている
半導体装置。
（２）  前記CSPは、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている
前記（１）に記載の半導体装置。
（３）  前記CSPは、前記CSPの側壁の一部または全部に形成された感光性材料を除去することで、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている
前記（１）または（２）に記載の半導体装置。
（４）  前記CSPは、前記CSPの側壁の一部または略全部に疎水性材料を形成することで、前記アンダーフィルを、前記CSPの側壁の一部または略全部に接着させない構造に形成されている
前記（１）または（２）に記載の半導体装置。
（５）  前記第１の基板の側壁の一部に凹凸を１つまたは複数形成することで、前記CSPは、前記アンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている
前記（１）に記載の半導体装置。
（６）  前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、這い上がり防止パターンを形成し、絶縁膜部の形成後に、前記這い上がり防止パターンを除去して、前記絶縁膜部に凹部を形成することで、前記第１の基板の側壁の一部または略全部に凹凸を１つまたは複数形成する
前記（５）に記載の半導体装置。
（７）  前記這い上がり防止パターンは、個片化する箇所を跨いで配置されている
前記（６）に記載の半導体装置。
（８）  前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、絶縁膜部の形成し、前記第１の基板を開口した後に、前記第１の基板を後退させる処理を行うことで、前記第１の基板の側壁の一部または略全部に凹凸を１つまたは複数形成する
前記（５）に記載の半導体装置。
（９）  前記第１の基板の後退された部分は、個片化する箇所を跨いで配置されている
前記（８）に記載の半導体装置。
（１０）  前記第１の基板には、前記回路として、撮像素子とロジック回路が形成されており、
前記第１の基板の底面を露出し、前記回路の接続パッドと接続するための貫通孔を開口し、前記第１の基板の絶縁膜を堆積後、前記接続パッドを露出させ、再配線を形成後、絶縁膜部を形成し、前記ロジック回路の層間絶縁膜を開口した後に、前記ロジック回路の層間絶縁膜をキャップ膜より後退させる処理を行うことで、前記ロジック回路の配線層の側壁の一部または略全部に凹凸を１つまたは複数形成する
前記（５）に記載の半導体装置。
（１１）  前記ロジック回路の層間絶縁膜の後退された部分は、個片化する箇所を跨いで配置されている
前記（１０）に記載の半導体装置。
（１２）  製造装置が、
回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）を、前記CSPを実装するための実装基板に実装する際に用いられるアンダーフィルが、前記第２の基板の側壁に接着させない構造に形成する
製造方法。
（１３）  回路が形成される第１の基板と、前記第１の基板と異なる材料からなる第２の基板と、前記第１の基板の上に、前記第２の基板を接合する接合部とからなるCSP（Chip Size Package）と、
前記CSPを実装するための実装基板と
を備え、
前記CSPは、前記実装基板に実装する際に用いられるアンダーフィルを、前記第２の基板の側壁に接着させない構造に形成されている固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。
【符号の説明】
【０１３６】
１  固体撮像装置，  １５  CPS，  ２１  実装基板，  ２２  Si基板，  ２３  接着剤，  ２４  第２の基板，  ２５  アンダーフィル，  ２６  チップ，  ２７  ソルダーボール，  ２８  空間，  ３０  切り込み，  ３１  感光材材料，  ３２  リソグラフィ，  ５１  CPS,  ６１  疎水性材料，  １１１  CPS，  １２０  チップ，  １２１  撮像素子，  １２２  ガラス基板，  １２３  接合樹脂，  １２４  ソルダーボール，  １２５  アンダーフィル，  １２６  実装基板，  １３１  Si基板，  １３２  絶縁膜，  １３３  絶縁膜，  １３４  凹部，  １４０  絶縁膜，  １４１  接続パッド，  １４３  再配線，  １５１  這い上がり防止パターン，  １６２  スリット開口，  １８１  スリット，  ２１１  CPS，  ２２１  撮像素子，  ２２２  凹部，  ２３１  スリット開口，  ２３２  スリット，  ３１１  CPS，  ３２１  半導体素子，  ３２２  スリット，  ３２３  配線層，  ３２４  ロジック回路，  ３２５  撮像素子，  ３３１  接合部，  ３３２  層間膜，  ３３３  キャップ膜，  ５００  電子機器、  ５０１  固体撮像装置，  ５０２  光学レンズ，  ５０３  シャッタ装置，  ５０４  駆動回路，  ５０５  信号処理回路
【図１】
2016203967.tif 000003
【図２】
2016203967.tif 000004
【図３】
2016203967.tif 000005
【図４】
2016203967.tif 000006
【図５】
2016203967.tif 000007
【図６】
2016203967.tif 000008
【図７】
2016203967.tif 000009
【図８】
2016203967.tif 000010
【図９】
2016203967.tif 000011
【図１０】
2016203967.tif 000012
【図１１】
2016203967.tif 000013
【図１２】
2016203967.tif 000014
【図１３】
2016203967.tif 000015
【図１４】
2016203967.tif 000016
【図１５】
2016203967.tif 000017
【図１６】
2016203967.tif 000018
【図１７】
2016203967.tif 000019
【図１８】
2016203967.tif 000020
【図１９】
2016203967.tif 000021
【図２０】
2016203967.tif 000022
【図２１】
2016203967.tif 000023
【図２２】
2016203967.tif 000024
【図２３】
2016203967.tif 000025
【図２４】
2016203967.tif 000026
【図２５】
2016203967.tif 000027
【図２６】
2016203967.tif 000028
【図２７】
2016203967.tif 000029
【図２８】
2016203967.tif 000030
【図２９】
2016203967.tif 000031
【図３０】
2016203967.tif 000032
【図３１】
2016203967.tif 000033
【国際調査報告】
2016203967.tif 000034
2016203967.tif 000035
2016203967.tif 000036
2016203967.tif 000037