(57)【要約】表示品位の高い表示装置を提供する。スイッチングトランジスタと、駆動トランジスタと、発光素子と、容量素子と、電流供給線と、を有する表示装置。駆動トランジスタのソースまたはドレインの一方は、発光素子と電気的に接続され、ソースまたはドレインの他方は、電流供給線と電気的に接続される。駆動トランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、半導体膜は、上記領域の一部でソース電極と重なり、且つ、上記領域の別の一部でドレイン電極と重なる。また、スイッチングトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、半導体膜は、上記領域でソース電極と重ならず、且つ、上記領域でドレイン電極と重ならない。
2016181261.tif 000002
【特許請求の範囲】
【請求項１】
駆動トランジスタと、スイッチングトランジスタと、発光素子と、容量素子と、電流供給線と、を有し、
前記駆動トランジスタのソースまたはドレインの一方は、前記発光素子と電気的に接続され、
前記駆動トランジスタのソースまたはドレインの他方は、前記電流供給線と電気的に接続され、
前記駆動トランジスタは、第１のトランジスタであり、
前記スイッチングトランジスタは、第２のトランジスタであり、
前記第１のトランジスタおよび前記第２のトランジスタは、第１のゲート電極と、第１のゲート絶縁膜と、半導体膜と、ソース電極と、ドレイン電極と、を有し、
前記半導体膜は、前記ソース電極と電気的に接続し、
前記半導体膜は、前記ドレイン電極と電気的に接続し、
前記第１のゲート絶縁膜は、前記半導体膜と前記第１のゲート電極の間に設けられ、
前記第１のトランジスタにおいて、
前記半導体膜は、前記第１のゲート電極と重なる領域を有し、
前記半導体膜は、前記領域の一部で前記ソース電極と重なり、且つ、前記領域の別の一部で前記ドレイン電極と重なり、
前記第２のトランジスタにおいて、
前記半導体膜は、前記第１のゲート電極と重なる領域を有し、
前記半導体膜は、前記領域で前記ソース電極と重ならず、且つ、前記領域で前記ドレイン電極と重ならない、
表示装置。
【請求項２】
請求項１において
複数の前記スイッチングトランジスタを有し、
前記スイッチングトランジスタのうち少なくとも一つは、前記第２のトランジスタである、
表示装置。
【請求項３】
請求項１において
複数の前記スイッチングトランジスタを有し、
前記スイッチングトランジスタは、全て前記第２のトランジスタである、
表示装置。
【請求項４】
請求項１において、
走査線と、データ線と、を有し、
前記スイッチングトランジスタのうち一つは、選択トランジスタであり、
前記選択トランジスタのゲートは、前記走査線と電気的に接続され、
前記選択トランジスタのソースまたはドレインの一方は、前記データ線と電気的に接続され、
前記選択トランジスタは前記第２のトランジスタである、
表示装置。
【請求項５】
請求項１において、
前記第１のトランジスタは、第２のゲート電極と、第２のゲート絶縁膜を有し、
前記第１のトランジスタにおいて、
前記第２のゲート絶縁膜は、前記半導体膜と前記第２のゲート電極の間に設けられ、
前記半導体膜は前記第１のゲート電極と前記第２のゲート電極の間に設けられ、
前記第１のゲート電極、前記第１のゲート絶縁膜、および前記半導体膜で形成される容量素子における単位面積当たりの容量が、前記第２のゲート電極、前記第２のゲート絶縁膜、および前記半導体膜で形成される容量素子より大きい、
表示装置。
【請求項６】
請求項１において、
前記第２のトランジスタは、第２のゲート電極と、第２のゲート絶縁膜を有し、
前記第２のトランジスタにおいて、
前記第２のゲート絶縁膜は、前記半導体膜と前記第２のゲート電極の間に設けられ、
前記半導体膜は前記第１のゲート電極と前記第２のゲート電極の間に設けられ、
前記第１のゲート電極、前記第１のゲート絶縁膜、および前記半導体膜で形成される容量素子における単位面積当たりの容量が、前記第２のゲート電極、前記第２のゲート絶縁膜、および前記半導体膜で形成される容量素子より大きい、
表示装置。
【請求項７】
請求項６において、
前記第２のトランジスタにおいて、
前記半導体膜は、前記第２のゲート電極と重なる第２の領域を有し、
前記半導体膜は、前記第２の領域で前記ソース電極と重ならず、且つ、前記第２の領域で前記ドレイン電極と重ならない、
表示装置。
【請求項８】
請求項１において、
前記半導体膜は酸化物半導体膜であり、
前記酸化物半導体膜は、
前記第１のゲート電極側の第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、
前記第１の酸化物半導体膜は、
Ｉｎの原子数比がＭ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子数比より多く、
前記第２の酸化物半導体膜は、
前記第１の酸化物半導体膜よりも前記Ｉｎの原子数比が少ない、
表示装置。
【請求項９】
請求項８において、
前記酸化物半導体膜は、
前記Ｉｎと、前記Ｍと、さらにＺｎを有し、
前記Ｍは、Ｇａである、
表示装置。
【請求項１０】
請求項８において、
前記酸化物半導体膜は、
結晶部を有し、
前記結晶部は、前記結晶部のｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルに平行である部分を有する、
表示装置。
【請求項１１】
請求項８において、
前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも前記結晶部の占める割合が高い部分を有する、
表示装置。
【請求項１２】
請求項８において、
前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも水素濃度が少ない部分を有する、
表示装置。
【請求項１３】
請求項１において、
前記発光素子は有機エレクトロルミネッセンス素子である、
表示装置。
【請求項１４】
請求項１において、
走査線と、データ線と、を有し、
前記走査線と前記データ線が交わる領域において、前記走査線と前記データ線の間に、前記第１のトランジスタまたは前記第２のトランジスタの前記第１のゲート絶縁膜または前記第２のゲート絶縁膜より膜厚の厚い絶縁膜を有する、
表示装置。
【請求項１５】
請求項１に記載の表示装置と、
タッチセンサと、
を有する、
表示モジュール。
【請求項１６】
請求項１５に記載の表示モジュールと、
操作キーまたはバッテリと、を有する、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】本発明の一態様は、表示装置、表示モジュール、電子機器に関する。【０００２】なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法に関する。【０００３】なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
【背景技術】
【０００４】絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トランジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。【０００５】上記トランジスタはアクティブマトリックス方式の有機エレクトロルミネッセンス（ＥＬ）ディスプレイなどの表示装置に用いられる。表示装置の各画素には、有機ＥＬ素子を駆動するためのトランジスタが設けられているが、上記トランジスタの閾値電圧が製造工程に依存してばらつくとディスプレイの表示品位が低下する。表示品位の低下を防ぐため、画素に閾値ばらつきを補正する回路を設けた発光装置が開示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００６】特開２０１３−２１０６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】酸化物半導体膜を活性層として用いるトランジスタとして、ゲート電極とソース電極およびゲート電極とドレイン電極が一部重なる構造のトランジスタが作製されることが多い。しかし、上記トランジスタを有機ＥＬディスプレイの画素のトランジスタに用いた場合、ゲート電極とソース電極およびゲート電極とドレイン電極の間に寄生容量が発生する。寄生容量は、走査線やデータ線の負荷容量が増大させるため、高い周波数を必要とする高精細パネル作製の妨げになる。また、有機ＥＬディスプレイの画素に、有機ＥＬ素子を駆動するトランジスタの閾値電圧のばらつきを補正するための回路を設けることが有効であるが、寄生容量が大きいと補正の精度が低減してしまう。【０００８】一方、ゲート電極とソース電極またはゲート電極とドレイン電極が重ならない構造のトランジスタでは、半導体膜がゲート電極およびソース電極と重ならない領域、または半導体膜がゲート電極およびドレイン電極と重ならない領域、の電気抵抗を下げることが難しいため、トランジスタの電界効果移動度または電流駆動能力が低下してしまう場合がある。【０００９】上記問題に鑑み、本発明の一態様は、表示品位の高い表示装置を提供することを課題の１つとする。また、本発明の一態様は、高速駆動の表示装置を提供することを課題の１つとする。また、本発明の一態様は、高精細な表示装置を提供することを課題の１つとする。また、本発明の一態様は、消費電力の低い表示装置を提供することを課題の１つとする。また、本発明の一態様は、新規な表示装置を提供することを課題の１つとする。【００１０】なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】本発明の一態様は、駆動トランジスタと、スイッチングトランジスタと、発光素子と、容量素子と、電流供給線と、を有する表示装置である。駆動トランジスタのソースまたはドレインの一方は、発光素子と電気的に接続され、ソースまたはドレインの他方は、電流供給線と電気的に接続される。駆動トランジスタは、第１のトランジスタであり、スイッチングトランジスタは、第２のトランジスタである。【００１２】第１のトランジスタおよび第２のトランジスタは、第１のゲート電極と、第１のゲート絶縁膜と、半導体膜と、ソース電極と、ドレイン電極と、を有し、半導体膜は、ソース電極と電気的に接続し、半導体膜は、ドレイン電極と電気的に接続し、第１のゲート絶縁膜は、半導体膜と第１のゲート電極の間に設けられる。【００１３】第１のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、半導体膜は、上記領域の一部でソース電極と重なり、且つ、上記領域の別の一部でドレイン電極と重なる。第２のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、半導体膜は、上記領域でソース電極と重ならず、且つ、上記領域でドレイン電極と重ならない。【００１４】上記構成において、複数のスイッチングトランジスタを有し、スイッチングトランジスタのうち少なくとも一つは、第２のトランジスタである、ことが好ましい。【００１５】また、上記構成において、複数のスイッチングトランジスタを有し、スイッチングトランジスタは、全て第２のトランジスタである、ことが好ましい。【００１６】また、上記各構成において、表示装置は、走査線と、データ線と、を有し、スイッチングトランジスタのうち一つは、選択トランジスタであり、選択トランジスタのゲートは走査線と電気的に接続され、選択トランジスタのソースまたはドレインの一方は、データ線と電気的に接続され、選択トランジスタは、第２のトランジスタである、ことが好ましい。【００１７】また、上記各構成において、第１のトランジスタは第２のゲート電極と、第２のゲート絶縁膜を有し、第１のトランジスタにおいて、第２のゲート絶縁膜は半導体膜と第２のゲート電極の間に設けられ、半導体膜は第１のゲート電極と第２のゲート電極の間に設けられ、第１のゲート電極、第１のゲート絶縁膜、および半導体膜で形成される容量素子における単位面積当たりの容量が、第２のゲート電極、第２のゲート絶縁膜、および半導体膜で形成される容量素子より大きい、ことが好ましい。【００１８】また、上記各構成において、第２のトランジスタは、第２のゲート電極と、第２のゲート絶縁膜を有し、第２のトランジスタにおいて、第２のゲート絶縁膜は半導体膜と第２のゲート電極の間に設けられ、半導体膜は第１のゲート電極と第２のゲート電極の間に設けられ、第１のゲート電極、第１のゲート絶縁膜、および半導体膜で形成される容量素子における単位面積当たりの容量が、第２のゲート電極、第２のゲート絶縁膜、および半導体膜で形成される容量素子より大きい、ことが好ましい。【００１９】また、上記構成の第２のトランジスタにおいて、半導体膜は、第２のゲート電極と重なる第２の領域を有し、半導体膜は、上記第２の領域でソース電極と重ならず、且つ、上記第２の領域でドレイン電極と重ならない、ことが好ましい。【００２０】また、上記各構成において、半導体膜は酸化物半導体膜であり、上記酸化物半導体膜は、ゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、第１の酸化物半導体膜は、Ｉｎの原子数比がＭ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が少ない、ことが好ましい。【００２１】また、酸化物半導体膜は、Ｉｎと、Ｍと、さらにＺｎを有し、Ｍは、Ｇａである、ことが好ましい。また、酸化物半導体膜は、結晶部を有し、結晶部は、結晶部のｃ軸が酸化物半導体膜の被形成面の法線ベクトルに平行である部分を有することが好ましい。また、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも結晶部の占める割合が高い部分を有することが好ましい。また、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも水素濃度が少ない部分を有することが好ましい。【００２２】また、上記各構成において、発光素子は有機エレクトロルミネッセンス素子であることが好ましい。【００２３】また、上記各構成において、表示装置は、走査線と、データ線と、を有し、走査線とデータ線が交わる領域において、走査線とデータ線の間に、第１のトランジスタまたは第２のトランジスタの第１のゲート絶縁膜または第２のゲート絶縁膜より膜厚の厚い絶縁膜を有する構成としてもよい。【００２４】また、本発明の他の一態様は、上記表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各構成にいずれか一つに記載の画素、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。
【発明の効果】
【００２５】本発明の一態様により、本発明の一態様により、表示品位の高い表示装置を提供することができる。また、本発明の一態様により、高速駆動の表示装置を提供することができる。また、本発明の一態様により、高精細な表示装置を提供することができる。また、本発明の一態様により、消費電力の低い表示装置を提供することができる。また、本発明の一態様により、新規な表示装置を提供することができる。【００２６】  なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２７】
【図１】画素の回路図。
【図２】画素のタイミングチャート。
【図３】画素の動作を模式的に示す図。
【図４】画素の動作を模式的に示す図。
【図５】画素と選択回路の接続構成を示す図。
【図６】画素の回路図。
【図７】画素の回路図。
【図８】画素のタイミングチャート。
【図９】画素の動作を模式的に示す図。
【図１０】画素の回路図。
【図１１】画素の回路図。
【図１２】画素のタイミングチャート。
【図１３】画素の動作を模式的に示す図。
【図１４】画素の動作を模式的に示す図。
【図１５】画素の動作を模式的に示す図。
【図１６】画素の回路図。
【図１７】画素の回路図。
【図１８】画素の回路図およびタイミングチャート。
【図１９】トランジスタの一態様を示す上面図及び断面図。
【図２０】トランジスタの一態様を示す上面図及び断面図。
【図２１】トランジスタの一態様を示す上面図及び断面図。
【図２２】トランジスタの一態様を示す上面図及び断面図。
【図２３】トランジスタの一態様を示す上面図及び断面図。
【図２４】トランジスタの一態様を示す上面図及び断面図。
【図２５】トランジスタの一態様を示す上面図及び断面図。
【図２６】トランジスタの一態様を示す上面図及び断面図。
【図２７】トランジスタの一態様を示す上面図及び断面図。
【図２８】トランジスタの作製工程の一例を示す断面図。
【図２９】トランジスタの作製工程の一例を示す断面図。
【図３０】トランジスタの作製工程の一例を示す断面図。
【図３１】トランジスタの作製工程の一例を示す断面図。
【図３２】トランジスタの作製工程の一例を示す断面図。
【図３３】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図３４】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図３５】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図３６】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図３７】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図３８】ＣＡＡＣ−ＯＳの成膜方法を説明する図。
【図３９】ＩｎＭＺｎＯ４の結晶を説明する図。
【図４０】ＣＡＡＣ−ＯＳの成膜方法を説明する図。
【図４１】ＣＡＡＣ−ＯＳの成膜方法を説明する図。
【図４２】ｎｃ−ＯＳの成膜方法を説明する図。
【図４３】表示装置の一態様を示す上面図。
【図４４】表示装置の一態様を示す断面図。
【図４５】表示装置を説明するブロック図及び回路図。
【図４６】トランジスタの一態様を示す上面図及び断面図。
【図４７】表示モジュールを説明する図。
【図４８】電子機器を説明する図。
【図４９】電子機器を説明する図。
【図５０】画素の回路図。
【図５１】画素の回路図。
【図５２】画素の回路図。
【図５３】画素の回路図。
【図５４】画素の回路図。
【図５５】画素の回路図。
【図５６】画素の回路図。
【図５７】画素の回路図。
【図５８】画素の回路図。
【図５９】画素の回路図。
【図６０】画素の回路図。
【図６１】画素の回路図。
【図６２】画素の回路図。
【図６３】トランジスタの一態様を示す上面図及び断面図。
【図６４】トランジスタの一態様を示す上面図及び断面図。
【発明を実施するための形態】
【００２８】  以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２９】  また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
【００３０】  また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３１】  また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３２】  また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【００３３】  また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００３４】なお、トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００３５】  また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００３６】  また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【００３７】  また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００３８】  また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【００３９】  また、本明細書等において、「膜」という用語と、「層」という用語とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４０】また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００４１】（実施の形態１）
本実施の形態では、本発明の一態様の表示装置が有する画素について、図１乃至図１８を参照して説明する。画素は、駆動トランジスタとスイッチングトランジスタと容量素子と発光素子を有する。また、表示装置は電流供給線を有する。また、駆動トランジスタのソースまたはドレインの一方は、発光素子と電気的に接続され、駆動トランジスタのソースまたはドレインの他方は、電流供給線と電気的に接続される。駆動トランジスタは、第１のトランジスタであり、スイッチングトランジスタは、第２のトランジスタである。
【００４２】第１のトランジスタおよび第２のトランジスタは、第１のゲート電極、第１の絶縁膜、半導体膜、ソース電極およびドレイン電極、を有する。半導体膜はソース電極と電気的に接続する。また、半導体膜はドレイン電極と電気的に接続する。また、第１のゲート絶縁膜は半導体膜と第１のゲート電極の間に設けられる。
【００４３】第１のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、上記領域の一部においてソース電極と重なり、且つ、上記領域の別の一部においてドレイン電極と重なる。また、第２のトランジスタにおいて、半導体膜は、第１のゲート電極と重なる領域を有し、上記領域においてソース電極と重ならず、且つ、上記領域においてドレイン電極と重ならない。
【００４４】また、表示装置は、複数のスイッチングトランジスタを有する場合、上記スイッチングトランジスタのうち少なくとも一つは、第２のトランジスタである。また、表示装置は、複数のスイッチングトランジスタを有する場合、上記スイッチングトランジスタは、全て第２のトランジスタである、ことが好ましい。また、表示装置は走査線と、データ線と、を有し、スイッチングトランジスタの一つは、選択トランジスタであり、選択トランジスタのゲートは走査線と電気的に接続され、ソースまたはドレインの一方は、データ線と電気的に接続され、選択トランジスタは、第２のトランジスタである、ことが好ましい。
【００４５】本明細書中において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域の一部においてソース電極と重なり、且つ、上記領域の別の一部においてドレイン電極と重なる構造をＬｏｖ構造とする。また、Ｌｏｖ構造を有するトランジスタをＬｏｖ型のトランジスタと呼ぶ。従って、第１のトランジスタはＬｏｖ型のトランジスタである。また、本明細書中において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域においてソース電極と重ならず、且つ、上記領域においてドレイン電極と重ならない構造をＬｏｆｆ構造とする。また、Ｌｏｆｆ構造を有するトランジスタをＬｏｆｆ型のトランジスタと呼ぶ。従って、第２のトランジスタは、Ｌｏｆｆ型のトランジスタである。なお、本明細書中において、半導体膜の中で第１のゲート電極、ソース電極、およびドレイン電極と重ならない領域のことをＬｏｆｆ領域と呼ぶ。
【００４６】また、第１のトランジスタおよび第２のトランジスタは、２つのゲート電極を有する構成としてもよい。その場合、第１のトランジスタおよび第２のトランジスタは、第１のゲート電極、第１の絶縁膜、第２のゲート電極、第２の絶縁膜、半導体膜、ソース電極およびドレイン電極、を有する。半導体膜はソース電極と電気的に接続する。また、半導体膜はドレイン電極と電気的に接続する。また、第１のゲート絶縁膜は半導体膜と第１のゲート電極の間に設けられる。また、第２のゲート絶縁膜は半導体膜と第２のゲート電極の間に設けられる。また、半導体膜は第１のゲート電極と第２のゲート電極の間に設けられる。
【００４７】本明細書中では、２つのゲート電極を有する構成において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域の一部においてソース電極と重なり、且つ、上記領域の別の一部においてドレイン電極と重なる構造をＬｏｖ型のトランジスタとする。
【００４８】また、本明細書中では、２つのゲート電極を有する構成において、半導体膜が、第１のゲート電極と重なる領域を有し、上記領域においてソース電極と重ならず、且つ、上記領域においてドレイン電極と重ならない構造をＬｏｆｆ型のトランジスタとする。上記の構造であれば、半導体膜が、第２のゲート電極と重なる第２の領域を有し、上記第２の領域の一部においてソース電極と重なる、または、上記第２の領域の一部においてドレイン電極と重なる、構造であってもよい。なお、２つのゲート電極を有するＬｏｆｆ型のトランジスタにおいて、半導体膜が、第２のゲート電極と重なる第２の領域を有し、上記第２の領域においてソース電極と重ならず、且つ、上記第２の領域においてドレイン電極と重ならない、ことが好ましい。
【００４９】また、本明細書中では、２つのゲート電極が存在する場合、ゲート電極、ゲート絶縁膜、半導体膜で形成される容量素子における、単位面積当たりの容量が大きい方のゲート電極を、第１のゲート電極、という。また、半導体膜を挟んで第１のゲート電極と向かい合うゲート電極を第２のゲート電極、という。なお、半導体膜はゲート電極に印加された電圧によりキャリア濃度が増え、容量素子の電極として機能する場合がある。従って、ゲート電極、ゲート絶縁膜、半導体膜は、ゲート電極、半導体膜を電極とし、ゲート絶縁膜を絶縁体とする容量素子と見なすことが出来る。また、ゲート電極、ゲート絶縁膜、半導体膜で形成される容量素子の容量は、ゲート酸化膜容量またはゲート容量という場合がある。
【００５０】本発明の一態様の画素において、スイッチングトランジスタまたは選択トランジスタを寄生容量の少ないＬｏｆｆ構造とすることにより、駆動に伴う負荷が軽減する。それにより、例えば高精細パネルの作製が可能となる。また、パネルの高速駆動が可能となる。
【００５１】また、表示装置の駆動時において、容量素子にデータを書き込まれた後、選択トランジスタがオフする際に、トランジスタの寄生容量に貯められた電荷が容量素子に流れ、容量素子に貯められたデータ電圧が減少する場合がある。この場合、電圧の減少分を考慮して予めデータ電圧を高くする必要があるが、データ電圧が高くなると表示装置全体の消費電力が高くなってしまう。選択トランジスタを寄生容量の少ないＬｏｆｆ構造とした場合、データ電圧上昇に起因する消費電力の上昇を低減させることが出来る。
【００５２】また、駆動トランジスタが発光素子に電流を供給する際に、駆動トランジスタの閾値電圧がばらついていると、表示品位が低下してしまう。そのため、閾値のばらつきを補正するための回路や駆動方法が必要となる。ただし、画素に設けられた閾値を補正する回路（閾値補正回路ともいう）は、選択トランジスタまたはスイッチングトランジスタの寄生容量により、補正の精度が低下してしまう場合がある。このとき、スイッチングトランジスタまたは選択トランジスタとして、寄生容量の少ないＬｏｆｆ型のトランジスタを用いる事で、閾値ばらつきの補正精度を向上させることが出来る。
【００５３】ただし、Ｌｏｆｆ型のトランジスタにおけるＬｏｆｆ領域は、低抵抗化のための処理を行わない場合、抵抗が高い場合が多い。この抵抗の高いＬｏｆｆ領域は、Ｌｏｆｆ型のトランジスタの電界効果移動度または電流駆動能力を低下させてしまう。また、Ｌｏｆｆ領域の範囲は作製工程時にばらついてしまうため、抵抗もばらついてしまい、結果として電界効果移動度または電流駆動能力が低下する程度もばらつく場合がある。発光素子の輝度は駆動トランジスタにより供給される電流に依存して変化する。そのため、駆動トランジスタには、電界効果移動度または電流駆動能力が高いこと、電界効果移動度または電流駆動能力の均一性が良いこと、が要求される。そこで、本構成では駆動トランジスタとしてＬｏｖ型のトランジスタを用いる。Ｌｏｖ型のトランジスタは寄生容量を持つが、ソース電極およびドレイン電極と半導体膜の活性領域の間にＬｏｆｆ領域を持たないため、Ｌｏｆｆ領域による電界効果移動度または電流駆動能力の低下が無い。そのため、Ｌｏｖ型のトランジスタは電界効果移動度または電流駆動能力が高く、且つ電界効果移動度または電流駆動能力の均一性もよい。
【００５４】上記の様にトランジスタが作り分けられた画素を用いることにより、高精細で高速な表示装置を作製することが出来る。
【００５５】画素はその機能に応じて、様々な回路構成を取ることが出来る。以下に、本発明の５つの画素の構成を説明する。なお、構成例１、２、３、５に関しては、上述した駆動トランジスタの閾値ばらつきを補正する駆動方法の例について説明する。
【００５６】＜画素の構成例１＞
図１に、画素１０の回路図の一例を示す。画素１０は、トランジスタ１１と、トランジスタ２１乃至２５と、容量素子１２と、発光素子１４を有する。
【００５７】ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ２１は選択トランジスタ、トランジスタ２２乃至トランジスタ２５はスイッチングトランジスタである。
【００５８】本構成例において、配線２６乃至配線２８は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。また、配線ＭＬはモニター線としての機能を有する。
【００５９】トランジスタ１１のソースまたはドレインの一方は、トランジスタ２４を間に介して、発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ２１のゲートは走査線として機能する配線２６と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
【００６０】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ２１、スイッチングトランジスタであるトランジスタ２２乃至トランジスタ２５は全て、Ｌｏｆｆ型のトランジスタである。なお、図１において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【００６１】発光素子１４の画素電極は、画素１０に入力される画像信号Ｓｉｇに従ってその電位が制御される。また、発光素子１４の輝度は、画素電極と共通電極の間の電位差によって定まる。例えば、有機エレクトロルミネッセンス素子を発光素子１４として用いる場合、陽極と陰極のいずれか一方が画素電極として機能し、他方が共通電極として機能する。図１では、発光素子１４の陽極を画素電極として用い、発光素子１４の陰極を共通電極として用いた画素１０の構成を例示している。なお、発光素子１４は他の構成例においても同等の機能を有する。
【００６２】トランジスタ２１は、配線ＳＬと、容量素子１２の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうちの他方は、トランジスタ１１のソースまたはドレインの一方に接続される。トランジスタ２２は、配線２９と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ２３は、容量素子１２の一対の電極のうちの一方と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ２４は、トランジスタ１１のソースまたはドレインの一方と、発光素子１４の陽極との間の導通状態を制御する機能を有する。トランジスタ２５は、トランジスタ１１のソースまたはドレインの一方と、配線ＭＬとの間の導通状態を制御する機能を有する。
【００６３】さらに、図１では、トランジスタ１１のソースまたはドレインの他方は配線ＶＬに接続されている。
【００６４】また、トランジスタ２１におけるオンまたはオフの選択は、トランジスタ２１のゲートに接続された配線２６の電位に従って行われる。トランジスタ２２におけるオンまたはオフの選択は、トランジスタ２２のゲートに接続された配線２６の電位に従って行われる。トランジスタ２３におけるオンまたはオフの選択は、トランジスタ２３のゲートに接続された配線２７の電位に従って行われる。トランジスタ２４におけるオンまたはオフの選択は、トランジスタ２４のゲートに接続された配線２７の電位に従って行われる。トランジスタ２５におけるオンまたはオフの選択は、トランジスタ２５のゲートに接続された配線２８の電位に従って行われる。
【００６５】次いで、図１に示す画素１０の動作の一例について説明する。
【００６６】図２に、図１に示す画素１０に接続される配線２６、配線２７、配線２８の電位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図２に示すタイミングチャートは、図１に示す画素１０に含まれるトランジスタが全てｎチャネル型である場合を例示するものである。また、図３乃至図５に、各期間における、画素１０の動作を模式的に示す。ただし、図３乃至図５では、画素１０の動作を分かりやすく示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。
【００６７】まず、期間ｔ１１では、配線２６にローレベルの電位が与えられ、配線２７にハイレベルの電位が与えられ、配線２８にハイレベルの電位が与えられる。よって、図３（Ａ）に示すように、トランジスタ２３、トランジスタ２４、トランジスタ２５がオンとなり、トランジスタ２１、トランジスタ２２はオフとなる。トランジスタ２４およびトランジスタ２５がオンになることで、トランジスタ１１のソースまたはドレインの一方および容量素子１２の一対の電極のうちの他方（ノードＡとして図示する）に、配線ＭＬの電位Ｖ０が与えられる。
【００６８】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、電位Ｖ０に発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも高くすることが望ましい。また、電位Ｖ０は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも、低いことが望ましい。電位Ｖ０を上記値に設定することで、期間ｔ１１において発光素子１４に電流が流れるのを防ぐことができる。
【００６９】次いで、配線２７にローレベルの電位が与えられることで、トランジスタ２３及びトランジスタ２４がオフになり、ノードＡは電位Ｖ０に保持される。
【００７０】次いで、期間ｔ１２では、配線２６にハイレベルの電位が与えられ、配線２７にローレベルの電位が与えられ、配線２８にローレベルの電位が与えられる。よって、図３（Ｂ）に示すように、トランジスタ２１およびトランジスタ２２がオンとなり、トランジスタ２３、トランジスタ２４及びトランジスタ２５がオフとなる。
【００７１】なお、期間ｔ１１から期間ｔ１２に移行する際、配線２６に与える電位をローレベルからハイレベルに切り替えた後に、配線２８に与える電位をハイレベルからローレベルに切り替えることが望ましい。このような動作を行うことによって、配線２６に与えられる電位の切り替えによる、ノードＡの電位の変動を低減させることができる。
【００７２】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。そして、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、配線２９には電位Ｖ１が与えられる。電位Ｖ１は、電位Ｖ０にトランジスタ１１の閾値電圧Ｖｔｈを加算した電位よりも高く、電位Ｖａｎｏにトランジスタ１１の閾値電圧Ｖｔｈを加算した電位より低いことが望ましい。
【００７３】なお、図１に示す画素構成では、電位Ｖ１を、発光素子１４の閾値電圧Ｖｔｈｅを電位Ｖｃａｔに加算した値より高くしても、トランジスタ２４がオフである限り、発光素子１４は発光しない。そのため、電位Ｖ０として設定できる値の幅を広げることが可能となり、Ｖ１−Ｖ０として取りうる値の幅も広げることが可能となる。したがって、Ｖ１−Ｖ０の値の設定の自由度が上がるため、トランジスタ１１の閾値電圧の取得に要する時間を短縮した場合、または閾値電圧の取得期間に制限がある場合においても、正確にトランジスタ１１の閾値電圧の取得を行うことができる。
【００７４】上記動作により、トランジスタ１１のゲート（ノードＢとして図示する）に、ノードＡの電位にトランジスタの閾値電圧Ｖｔｈを加算した電位よりも、高い電位Ｖ１が入力され、トランジスタ１１がオンとなる。よって、トランジスタ１１を介して容量素子１２の電荷が放出され、電位Ｖ０だったノードＡの電位が上昇を始める。そして、最終的にはノードＡの電位がＶ１−Ｖｔｈに収束し、トランジスタ１１のゲート―ソース間電圧が閾値電圧Ｖｔｈに収束すると、トランジスタ１１がオフになる。
【００７５】また、容量素子１２の一対の電極のうちの一方（ノードＣとして図示する）には、配線ＳＬに与えられた画像信号Ｓｉｇの電位Ｖｄａｔａが、トランジスタ２１を介して与えられる。
【００７６】次いで、期間ｔ１３では、配線２６にローレベルの電位が与えられ、配線２７にハイレベルの電位が与えられ、配線２８にローレベルの電位が与えられる。よって、図４（Ａ）に示すように、トランジスタ２３及びトランジスタ２４がオンとなり、トランジスタ２１、トランジスタ２２及びトランジスタ２５がオフとなる。
【００７７】なお、期間ｔ１２から期間ｔ１３に移行する際、配線２６に与える電位がハイレベルからローレベルに切り替えられてから、配線２７に与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線２６に与える電位の切り替えによるノードＡにおける電位の変動を低減させることができる。
【００７８】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【００７９】上記動作により、ノードＢに電位Ｖｄａｔａが与えられるため、トランジスタ１１のゲート―ソース間電圧がＶｄａｔａ−Ｖ１＋Ｖｔｈとなる。よって、トランジスタ１１のゲート―ソース間電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１１の閾値電圧Ｖｔｈのばらつきを補正することができる。よって、発光素子１４に供給する電流値のばらつきを抑えることができ、表示装置の輝度ムラを低減することができる。
【００８０】但し、トランジスタ２１乃至トランジスタ２５に寄生容量が存在する場合、トランジスタ２１乃至トランジスタ２５をオンからオフまたはオフからオンに変化させる時に、寄生容量に蓄積された電荷の放出、或いは寄生容量への電荷の蓄積が起きる。これにより、容量素子１２に印加される電圧またはトランジスタ１１のゲート―ソース間電圧が本構成例の駆動方法の説明で示した値からずれる場合がある。
【００８１】例えば、期間ｔ１２において、トランジスタ２１はオンしているため、トランジスタ２１の寄生容量には電荷が蓄積されている。しかし、次の期間ｔ１３において、トランジスタ２１はオフするために寄生容量に蓄えられていた電荷は放出される。同様に、期間ｔ１２から期間ｔ１３に移る際に、トランジスタ２２はオンからオフに変化するため、トランジスタ２２の寄生容量から電荷の放出が起きる。一方、トランジスタ２３およびトランジスタ２４は期間ｔ１２から期間ｔ１３に移る際に、オフからオンへ変化するため、寄生容量への電荷の蓄積が起きる。これらの電荷の放出または蓄積により、容量素子１２に印加される電圧またはトランジスタ１１のゲート―ソース間電圧が本構成例の駆動方法にて示した値からずれる。
【００８２】上記のずれが、トランジスタ１１の閾値電圧ばらつきの補正に影響を与える。本発明の構成では、画素１０に含まれるトランジスタ２１乃至トランジスタ２５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、閾値電圧ばらつきの補正を精度良く行う事が出来る。
【００８３】なお、配線２７に与える電位の変動を大きくしておくことで、トランジスタ２４の閾値電圧のばらつきが発光素子１４に供給する電流値に与える影響を小さくすることができる。トランジスタ２４のゲートにハイレベルの電位が与えられた際に、トランジスタ２４の閾値電圧のばらつきにより、トランジスタ２４のソース―ドレイン間の抵抗もばらついてしまう。しかし、配線２７に与えるハイレベルの電位をトランジスタ２４の閾値電圧Ｖｔｈよりも十分大きくすることで、閾値電圧Ｖｔｈに関わらずトランジスタ２４のソース―ドレイン間の抵抗が発光素子１４などに比べて十分に小さくなる。従って、トランジスタ２４の閾値電圧のばらつきが発光素子１４の電流値に与える影響は小さくなる。また、配線２７に与えるハイレベルの電位をトランジスタ２４の閾値電圧よりも十分大きくし、配線２７に与えるローレベルの電位をトランジスタ２４の閾値電圧よりも十分小さくしてやることで、トランジスタ２４のオンとオフの切り替えを確実に行うことができる。
【００８４】次いで、期間ｔ１４では、配線２６にローレベルの電位が与えられ、配線２７にローレベルの電位が与えられ、配線２８にハイレベルの電位が与えられる。よって、図４（Ｂ）に示すように、トランジスタ２５がオンとなり、トランジスタ２１、トランジスタ２２、トランジスタ２３及びトランジスタ２４がオフとなる。
【００８５】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＭＬは、モニター回路に接続される。
【００８６】上記動作により、トランジスタ１１のドレイン電流Ｉｄが、発光素子１４ではなく、トランジスタ２５を介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。このドレイン電流Ｉｄは、トランジスタ１１の電界効果移動度やトランジスタ１１のサイズ（チャネル長、チャネル幅）などに依存した大きさとなっている。そして、本発明の一態様にかかる表示装置では、上記信号を用いて、画素１０に供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正することができる。つまり、トランジスタ１１の電界効果移動度のばらつきの影響を低減することが出来る。
【００８７】ただし、期間ｔ１３から期間ｔ１４に移る際に、トランジスタ２４はオンからオフに、トランジスタ２５はオフからオンに変化する。その際に、トランジスタ２４の寄生容量からの電荷放出、およびトランジスタ２５への電荷の蓄積、が起きる。それにより、ノードＡの電位が変化し、容量素子の１２に印加された電圧またはトランジスタ１１のゲート―ソース間電圧が変化してしまう場合がある。そうすると、画像信号Ｓｉｇの電位Ｖｄａｔａの補正がずれてしまう。本構成例では、トランジスタ２４、および２５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、補正のずれを低減することが出来る。
【００８８】なお、図１に示す画素１０を有する表示装置では、期間ｔ１３の動作の後に期間ｔ１４の動作を常に行う必要はない。例えば、表示装置において、期間ｔ１１乃至期間ｔ１３の動作を複数回繰り返した後に、期間ｔ１４の動作を行うようにしても良い。また、一行の画素１０において期間ｔ１４の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０に書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０において、期間ｔ１４の動作を行うようにしても良い。
【００８９】なお、トランジスタ１１の特性だけでなく、発光素子１４の特性もモニターしてもよい。その場合の動作の例を、図５に示す。このとき、画像信号Ｓｉｇの電位Ｖｄａｔａを制御することなどにより、トランジスタ１１には、電流が流れないようにしておくことが望ましい。これにより、発光素子１４の電流を取り出すことが出来る。その結果、発光素子１４の電流特性の劣化やばらつきの状態を取得することが出来る。この場合もトランジスタ２５をＬｏｆｆ型のトランジスタにすることにより、精度よくモニターすることが可能となる。
【００９０】［画素の構成例１の変形例１］
ここで、図１の画素１０の変形例について図６を用いて説明する。図６に示す画素１０＿２において、トランジスタ１１は駆動トランジスタであり、トランジスタ２１は選択トランジスタ、トランジスタ２２乃至トランジスタ２５はスイッチングトランジスタである。
【００９１】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ２１、および、スイッチングトランジスタのうち、トランジスタ２２およびトランジスタ２３はＬｏｆｆ型のトランジスタである。また、スイッチングトランジスタのうち、トランジスタ２４およびトランジスタ２５はＬｏｖ型のトランジスタである。なお、図６において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【００９２】高精細パネルまたは大型のパネルなどにおいて、トランジスタ２４には高い電界効果移動度または電流駆動能力が要求される場合がある。従って、トランジスタ２４をＬｏｖ型のトランジスタとすることで、高精細パネルまたは大型のパネルの作製が可能となる。他方、トランジスタ２１乃至トランジスタ２３をＬｏｆｆ型のトランジスタとすることで、配線の負荷容量低減や、閾値ばらつき補正の精度向上、などが実現する。
【００９３】［画素の構成例１の変形例２］
図１に示す画素１０の別の変形例を図５０乃至図５２に示す。画素１０内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。なお、本明細書中において、デュアルゲート構造の一方の電極を第１のゲート電極、または第２のゲート電極という場合がある。この時、デュアルゲート構造の他方の電極は第１のゲート電極、または第２のゲート電極のうち、デュアルゲート構造の一方の電極でない方の電極である。
【００９４】図５０に、画素１０内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０＿３を示す。また、図５１に、画素１０内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０＿４を示す。なお、トランジスタのゲートの他方を、図５１に示したソースまたはドレインとは反対の端子と電気的に接続させる構成としてもよい。換言すれば、図５１においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続させる構成としてもよい。
【００９５】また、図５２に、画素１０内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０＿５を示す。図５２において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ２１のゲートの他方は配線２１Ｌと電気的に接続し、トランジスタ２２のゲートの他方は配線２２Ｌと電気的に接続し、トランジスタ２３のゲートの他方は配線２３Ｌと電気的に接続し、トランジスタ２４のゲートの他方は配線２４Ｌと電気的に接続し、トランジスタ２５のゲートの他方は配線２５Ｌと電気的に接続している。なお、配線１１Ｌ、配線２１Ｌ乃至配線２５Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線２１Ｌ乃至配線２５Ｌは一部または全部が互いに電気的に接続していてもよい。
【００９６】図１、図５０乃至図５２に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。また、図６に示す画素１０＿２内のトランジスタも同様にデュアルゲート構造とすることが出来る。画素１０＿２内のトランジスタをデュアルゲート構造にする場合には、２つのゲートの接続を、例えば、図５０乃至図５２内のトランジスタと同じにすることが出来る。
【００９７】＜画素の構成例２＞
図７に、画素１０Ａの回路図の別の一例を示す。画素１０Ａは、トランジスタ１１と、トランジスタ３１乃至トランジスタ３４と、容量素子１２と、発光素子１４とを有する。
【００９８】ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ３１は選択トランジスタ、トランジスタ３２乃至トランジスタ３４はスイッチングトランジスタである。
【００９９】本構成例において、配線３６乃至配線３８は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。
【０１００】トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、トランジスタ１１のソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ３１のゲートは、走査線として機能する配線３６と電気的に接続し、トランジスタ３１のソースまたはドレインの一方は、データ線として機能する配線ＳＬと電気的に接続する。
【０１０１】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ３１、スイッチングトランジスタであるトランジスタ３２乃至トランジスタ３４は全て、Ｌｏｆｆ型のトランジスタである。なお、図７において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【０１０２】トランジスタ３１は、配線ＳＬと、容量素子１２の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうちの他方は、トランジスタ１１のソースまたはドレインの一方に接続される。トランジスタ３２は、配線３９と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ３３は、容量素子１２の一対の電極のうちの一方と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ３４は、トランジスタ１１のソースまたはドレインの一方と、発光素子１４の陽極との間の導通状態を制御する機能を有する。
【０１０３】さらに、図７では、トランジスタ１１のソースまたはドレインの他方は配線ＶＬに接続されている。
【０１０４】また、トランジスタ３１におけるオンまたはオフの選択は、トランジスタ３１のゲートに接続された配線３６の電位により定まる。トランジスタ３２におけるオンまたはオフの選択は、トランジスタ３２のゲートに接続された配線３６の電位により定まる。トランジスタ３３におけるオンまたはオフの選択は、トランジスタ３３のゲートに接続された配線３７の電位により定まる。トランジスタ３４におけるオンまたはオフの選択は、トランジスタ３４のゲートに接続された配線３８の電位により定まる。
【０１０５】次いで、図７に示す画素１０Ａの動作の一例について説明する。
【０１０６】図８に、図７に示す画素１０Ａに接続される、配線３６乃至配線３８の電位と、配線ＳＬに供給される電位Ｖｄａｔａとを、タイミングチャートで例示する。なお、図８に示すタイミングチャートは、トランジスタ１１と、トランジスタ３１乃至トランジスタ３４がｎチャネル型である場合を例示している。また、図９に、各期間における、画素１０Ａの動作を模式的に示す。ただし、図９では、画素１０Ａの動作を分かりやすく示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。
【０１０７】まず、期間ｔ２１では、配線３６にローレベルの電位が与えられ、配線３７にローレベルの電位が与えられ、配線３８にハイレベルの電位が与えられる。よって、図９（Ａ）に示すように、トランジスタ３４がオンとなり、トランジスタ１１と、トランジスタ３１乃至トランジスタ３３がオフとなる。
【０１０８】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、発光素子１４の閾値電圧Ｖｔｈｅを電位Ｖｃａｔに加算した電位よりも高いものとする。なお、本構成例の説明では、発光素子１４の閾値電圧Ｖｔｈｅは０であるものと仮定する。
【０１０９】上記動作により、トランジスタ１１のソースまたはドレインの一方（ノードＡとして図示する）が、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位となる。図９（Ａ）では、閾値電圧Ｖｔｈｅが０であるものと仮定しているので、ノードＡの電位は電位Ｖｃａｔとなる。
【０１１０】次いで、期間ｔ２２では、配線３６にハイレベルの電位が与えられ、配線３７にローレベルの電位が与えられ、配線３８にローレベルの電位が与えられる。よって、トランジスタ３１及びトランジスタ３２がオンとなり、トランジスタ３３及びトランジスタ３４がオフとなる。
【０１１１】なお、期間ｔ２１から期間ｔ２２に移行する際、配線３６に与える電位がローレベルからハイレベルに切り替えられてから、配線３８に与える電位をハイレベルからローレベルに切り替えることが望ましい。上記構成により、配線３６に与える電位の切り替えによって、ノードＡにおける電位の変動を低減させることができる。
【０１１２】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。そして、配線３９には電位Ｖ２が与えられ、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられる。なお、電位Ｖ２は、電位Ｖｃａｔにトランジスタ１１の閾値電圧Ｖｔｈ及び発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも高く、電位Ｖａｎｏにトランジスタ１１の閾値電圧Ｖｔｈを加算した電位より低いことが望ましい。
【０１１３】上記動作により、トランジスタ１１のゲート（ノードＢとして図示する）に電位Ｖ２が与えられるため、トランジスタ１１がオンになる。よって、トランジスタ１１を介して容量素子１２の電荷が放出され、電位ＶｃａｔだったノードＡの電位が上昇を始める。そして、最終的には、ノードＡＭの電位が電位Ｖ２−Ｖｔｈとなると、すなわちトランジスタ１１のゲート―ソース間電圧が閾値電圧Ｖｔｈまで小さくなると、トランジスタ１１がオフになる。また、容量素子１２の一方の電極（ノードＣとして図示する）には、電位Ｖｄａｔａが与えられる。
【０１１４】次いで、期間ｔ２３では、配線３６にローレベルの電位が与えられ、配線３７にハイレベルの電位が与えられ、配線３８にハイレベルの電位が与えられる。よって、トランジスタ３３及びトランジスタ３４がオンとなり、トランジスタ３１及びトランジスタ３２がオフとなる。
【０１１５】なお、期間ｔ２２から期間ｔ２３に移行する際、配線３６に与える電位がハイレベルからローレベルに切り替えられてから、配線３７及び配線３８に与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線３６に与える電位の切り替えによって、ノードＡにおける電位の変動を低減させることができる。
【０１１６】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１１７】図９（Ｃ）に、期間ｔ２３における画素１０Ａの動作を示す。期間ｔ２３では、上記動作により、ノードＢに電位Ｖｄａｔａが与えられるため、トランジスタ１１のゲート―ソース間電圧がＶｄａｔａ−Ｖ２＋Ｖｔｈとなる。よって、トランジスタ１１のゲート―ソース間電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１１の閾値電圧Ｖｔｈのばらつきが、発光素子１７に供給する電流値に影響を及ぼすのを防ぐことができる。または、トランジスタ１１が劣化して、閾値電圧Ｖｔｈが変化しても、上記変化が発光素子１４に供給する電流値に影響を及ぼすのを防ぐことができる。よって、表示ムラを低減でき、高い画質の表示を行うことができる。
【０１１８】但し、トランジスタ３１乃至トランジスタ３４に寄生容量が存在する場合、トランジスタ３１乃至トランジスタ３４をオンからオフまたはオフからオンに変化させる時に、寄生容量に蓄積された電荷の放出、或いは寄生容量への電荷の蓄積が起きるため、容量素子１２の一方、または他方の電極、またはトランジスタ１１のゲートに電荷が流れる場合がある。これにより、容量素子１２に印加される電圧またはトランジスタ１１のゲート―ソース間電圧が本構成例の駆動方法にて示した値からずれる。
【０１１９】例えば、期間ｔ２２において、トランジスタ３１はオンしているため、トランジスタ３１の寄生容量には電荷が蓄積されている。次に、期間ｔ２３において、トランジスタ３１はオフするために寄生容量に蓄えられていた電荷は放出される。同様に、期間ｔ２２から期間ｔ２３に移る際に、トランジスタ３２はオンからオフに変化するため、トランジスタ３２の寄生容量から電荷の放出が起きる。一方、トランジスタ３３およびトランジスタ３４はオフからオンへ変化するため、寄生容量への電荷の蓄積が起きる。
【０１２０】これらの電荷の放出または蓄積により、容量素子１２に印加される電圧またはトランジスタ１１のゲート―ソース間電圧が本構成例の駆動方法にて示した値からずれる。上記のずれにより、トランジスタ１１における閾値電圧ばらつきの補正精度が悪くなる場合がある。本発明の構成において、画素１０Ａに含まれるトランジスタ３１乃至トランジスタ３４は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、閾値電圧ばらつきの補正を精度良く行う事が出来る。
【０１２１】［画素の構成例２の変形例１］
ここで、図７の画素１０Ａの変形例について図１０を用いて説明する。図１０に示す画素１０Ａ＿２において、トランジスタ１１は駆動トランジスタであり、トランジスタ３１は選択トランジスタ、トランジスタ３２乃至トランジスタ３４はスイッチングトランジスタである。
【０１２２】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ３１、スイッチングトランジスタのうち、トランジスタ３２およびトランジスタ３３はＬｏｆｆ型のトランジスタである。また、スイッチングトランジスタのうち、トランジスタ３４はＬｏｖ型のトランジスタである。なお、図１０において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【０１２３】高精細パネルまたは大型パネルにおいて、トランジスタ３４には高い電界効果移動度または電流駆動能力が要求される場合がある。従って、トランジスタ３４をＬｏｖ型のトランジスタとすることで、高精細パネルまたは大型パネルの作製が可能となる。他方、トランジスタ３１乃至トランジスタ３３をＬｏｆｆ型のトランジスタとすることで、配線の負荷容量低減や、閾値ばらつき補正の精度向上、などが実現する。
【０１２４】［画素の構成例２の変形例２］
図７に示す画素１０Ａの別の変形例を図５３乃至図５５に示す。画素１０Ａ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
【０１２５】図５３に、画素１０Ａ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ａ＿３を示す。また、図５４に、画素１０Ａ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ａ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ａ＿４を示す。なお、トランジスタのゲートの他方が、図５４に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図５４においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
【０１２６】また、図５５に、画素１０Ａ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ａ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ａ＿５を示す。図５５において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ３１のゲートの他方は配線３１Ｌと電気的に接続し、トランジスタ３２のゲートの他方は配線３２Ｌと電気的に接続し、トランジスタ３３のゲートの他方は配線３３Ｌと電気的に接続し、トランジスタ３４のゲートの他方は配線３４Ｌと電気的に接続している。なお、配線１１Ｌ、配線３１Ｌ乃至配線３４Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線３１Ｌ乃至配線３４Ｌは一部または全部が互いに電気的に接続していてもよい。
【０１２７】図７、図５３乃至図５５に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。また、図１０に示す画素１０Ａ＿２内のトランジスタも同様にデュアルゲート構造とすることが出来る。画素１０Ａ＿２内のトランジスタをデュアルゲート構造にする場合には、２つのゲートの接続を、例えば、図５３乃至図５５内のトランジスタと同じにすることが出来る。
【０１２８】＜画素の構成例３＞
図１１に、画素１０Ｂの回路図の一例を示す。画素１０Ｂは、トランジスタ１１と、トランジスタ４１乃至トランジスタ４５と、容量素子１２と、容量素子１３と、発光素子１４と、を有する。
【０１２９】ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ４１は選択トランジスタ、トランジスタ４２乃至トランジスタ４５はスイッチングトランジスタである。
【０１３０】本構成例において、配線４６乃至配線４９は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。また、配線ＭＬはモニター線としての機能を有する。
【０１３１】トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ４１のゲートは走査線として機能する配線４８と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
【０１３２】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ４１、スイッチングトランジスタであるトランジスタ４２乃至トランジスタ４５は全て、Ｌｏｆｆ型のトランジスタである。なお、図１１において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【０１３３】トランジスタ４１は、配線ＳＬと、容量素子１２の一対の電極のうちの一方との間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうちの他方は、トランジスタ１１のゲートに接続されている。トランジスタ４２は、配線５０と、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ４３は、容量素子１２の一対の電極のうちの一方と、トランジスタ１１のソースまたはドレインの一方との間の導通状態を制御する機能を有する。トランジスタ４４は、トランジスタ１１のソースまたはドレインの一方と、発光素子１４の陽極との間の導通状態を制御する機能を有する。トランジスタ４５は、トランジスタ１１のソースまたはドレインの一方と、配線ＭＬとの間の導通状態を制御する機能を有する。
【０１３４】さらに、図１１では、トランジスタ１１のソースまたはドレインの他方は配線ＶＬに接続されている。容量素子１３が有する一対の電極は、一方が、容量素子１２の一対の電極のうちの一方に接続され、他方が、トランジスタ１１のソースまたはドレインの一方に接続されている。
【０１３５】また、トランジスタ４１におけるオンまたはオフの選択は、トランジスタ４１のゲートに接続された配線４８の電位に従って行われる。トランジスタ４２におけるオンまたはオフの選択は、トランジスタ４２のゲートに接続された配線４７の電位に従って行われる。トランジスタ４３におけるオンまたはオフの選択は、トランジスタ４３のゲートに接続された配線４７の電位に従って行われる。トランジスタ４４におけるオンまたはオフの選択は、トランジスタ４４のゲートに接続された配線４９の電位に従って行われる。トランジスタ４５におけるオンまたはオフの選択は、トランジスタ４５のゲートに接続された配線４６の電位に従って行われる。
【０１３６】次いで、図１１に示す画素１０Ｂの動作の一例について説明する。
【０１３７】図１２に、図１１に示す画素１０Ｂに接続される配線４６乃至配線４９の電位と、配線ＳＬに供給される画像信号Ｓｉｇの電位のタイミングチャートを例示する。なお、図１２に示すタイミングチャートは、図１１に示す画素１０Ｂに含まれるトランジスタが全てｎチャネル型である場合を例示するものである。また、図１３乃至図１５に、各期間における、画素１０Ｂの動作を模式的に示す。ただし、図１３乃至図１５では、画素１０Ｂの動作を分かりやすく示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。
【０１３８】まず、期間ｔ３１では、配線４６にハイレベルの電位が与えられ、配線４７にハイレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１３（Ａ）に示すように、トランジスタ４２、トランジスタ４３、トランジスタ４５がオンとなり、トランジスタ４１、トランジスタ４４はオフとなる。上記動作により、トランジスタ１１のゲート（ノードＢとして図示する）には、配線５０の電位Ｖｉ２が与えられ、トランジスタ１１のソースまたはドレインの一方（ノードＡとして図示する）には、配線ＭＬの電位Ｖｉ１が与えられる。
【０１３９】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１４０】なお、電位Ｖｉ１は、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した電位よりも低いことが望ましい。また、電位Ｖｉ２は、トランジスタ１１の閾値電圧Ｖｔｈを電位Ｖｉ１に加算した電位よりも、高いことが望ましい。よって、トランジスタ１１のゲート―ソース間電圧はＶｉ２−Ｖｉ１となり、トランジスタ１１はオンになる。また、電位Ｖｉ２は、トランジスタ１１の閾値電圧Ｖｔｈを配線ＶＬの電位Ｖａｎｏに加算した電位よりも、低いことが望ましい。
【０１４１】次いで、期間ｔ３２では、配線４６にローレベルの電位が与えられ、配線４７にハイレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１３（Ｂ）に示すように、トランジスタ４２、トランジスタ４３がオンとなり、トランジスタ４１、トランジスタ４４、トランジスタ４５はオフとなる。上記動作により、トランジスタ１１のゲートに、電位Ｖｉ２が保持される。また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１４２】上記動作により、オンであるトランジスタ１１を介して容量素子１２の電荷が放出され、電位Ｖｉ１だった、ノードＡの電位が上昇を始める。そして、最終的には、ノードＡの電位がＶｉ２−Ｖｔｈに収束し、トランジスタ１１のゲート―ソース間電圧が閾値電圧Ｖｔｈに収束すると、トランジスタ１１がオフになる。
【０１４３】なお、図１１に示す画素構成では、電位Ｖｉ２を、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅを加算した値より高くしても、トランジスタ４４がオフである限り、発光素子１４は発光しない。そのため、電位Ｖｉ１として設定できる値の幅を広げることが可能となり、Ｖｉ２−Ｖｉ１として取りうる値の幅も広げることが可能となる。したがって、Ｖｉ２−Ｖｉ１の値の設定の自由度が上がるため、トランジスタ１１の閾値電圧の取得に要する時間を短縮した場合、または閾値電圧の取得期間に制限がある場合においても、正確にトランジスタ１１の閾値電圧の取得を行うことができる。
【０１４４】次いで、期間ｔ３３では、配線４６にハイレベルの電位が与えられ、配線４７にローレベルの電位が与えられ、配線４８にハイレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１４（Ａ）に示すように、トランジスタ４１、トランジスタ４５がオンとなり、トランジスタ４２、トランジスタ４３、トランジスタ４４はオフとなる。そして、配線ＳＬには画像信号Ｓｉｇの電位Ｖｄａｔａが与えられ、上記電位Ｖｄａｔａは、トランジスタ４１を介して、容量素子１２の一対の電極のうちの一方（ノードＣとして図示する）に与えられる。
【０１４５】トランジスタ４２がオフであるため、ノードＢはフローティングの状態にある。また、容量素子１２には閾値電圧Ｖｔｈが保持されているため、容量素子１２の一対の電極のうちの一方（ノードＣ）に電位Ｖｄａｔａが与えられると、電荷保存の法則に従い、容量素子１２の一対の電極のうちの他方に接続された、ノードＢの電位は、Ｖｄａｔａ＋Ｖｔｈとなる。また、配線ＭＬの電位Ｖｉ１が、トランジスタ４５を介してノードＡに与えられる。よって、容量素子１３には電圧Ｖｄａｔａ−Ｖｉ１が印加され、トランジスタ１１のゲート―ソース間電圧は、Ｖｔｈ＋Ｖｄａｔａ−Ｖｉ１となる。
【０１４６】なお、期間ｔ３２から期間ｔ３３に移行する際、配線４７に与える電位がハイレベルからローレベルに切り替えられてから、配線４８に与える電位をローレベルからハイレベルに切り替えることが望ましい。上記構成により、配線４８に与える電位の切り替えによって、ノードＢにおける電位の変動を防ぐことができる。
【０１４７】次いで、期間ｔ３４では、配線４６にローレベルの電位が与えられ、配線４７にローレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にハイレベルの電位が与えられる。よって、図１４（Ｂ）に示すように、トランジスタ４４がオンとなり、トランジスタ４１、トランジスタ４２、トランジスタ４３及びトランジスタ４５がオフとなる。
【０１４８】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＣＬには電位Ｖｃａｔが与えられる。
【０１４９】上記動作により、容量素子１２に閾値電圧Ｖｔｈが保持され、容量素子１３に電圧Ｖｄａｔａ−Ｖｉ１が保持され、トランジスタ１１のゲート―ソース間電圧はＶｄａｔａ＋Ｖｔｈ−Ｖｉ１となる。
【０１５０】また、発光素子１４の陽極は電位Ｖｅｌとなり、ノードＢの電位は電位Ｖｄａｔａ＋Ｖｔｈ＋Ｖｅｌ−Ｖｉ１となる。なお、電位Ｖｅｌは、トランジスタ１１を介して、発光素子１４に電流を流す際に設定される電位である。具体的には、電位Ｖａｎｏと電位Ｖｃａｔの間の電位に設定されることとなる。
【０１５１】よって、トランジスタ１１のゲート―ソース間電圧を、閾値電圧Ｖｔｈが加味された値に設定することができる。上記構成により、トランジスタ１１の閾値電圧Ｖｔｈのばらつきを抑制することができるので、発光素子１４に供給する電流値のばらつきを抑え、表示装置の輝度ムラを低減することができる。
【０１５２】但し、トランジスタ４１乃至トランジスタ４５に寄生容量が存在する場合、トランジスタ４１乃至トランジスタ４５をオンからオフまたはオフからオンに変化させる時に、寄生容量に蓄積された電荷の放出、或いは寄生容量への電荷の蓄積が起きる。これにより、容量素子１２または容量素子１３に印加される電圧またはトランジスタ１１のゲート―ソース間電圧が本構成例の駆動方法にて示した値からずれる場合がある。
【０１５３】例えば、期間ｔ３２において、トランジスタ４１はオフしているため、トランジスタ４１の寄生容量には電荷が蓄積されていない。次に、期間ｔ３３において、トランジスタ４１はオンするために寄生容量に電荷が蓄えられる。同様に、期間ｔ３２から期間ｔ３３に移る際に、トランジスタ４５はオフからオンに変化するため、トランジスタ４５の寄生容量への電荷の蓄積が起きる。また、期間ｔ３２から期間ｔ３３に移る際に、トランジスタ４３およびトランジスタ４４はオンからオフへ変化する。
【０１５４】また、期間ｔ３３から期間ｔ３４に移る際に、トランジスタ４１およびトランジスタ４５はオンからオフへ変化する。また、トランジスタ４４はオフからオンへ変化する。
【０１５５】これらの電荷の放出及び蓄積により、容量素子１２に印加される電圧またはトランジスタ１１のゲート―ソース間電圧が本構成例の駆動方法にて示した値からずれる。上記のずれが、トランジスタ１１の閾値電圧ばらつきの補正に影響を与える。本発明の構成において、画素１０Ｂに含まれるトランジスタ４１乃至トランジスタ４５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、閾値電圧ばらつきの補正を精度良く行う事が出来る。
【０１５６】なお、配線４９に与える電位の変動を大きくしておくことで、トランジスタ４４の閾値電圧のばらつきが発光素子１４に供給する電流値に与える影響を小さくすることができる。トランジスタ４４のゲートにハイレベルの電位が与えられた際に、トランジスタ４４の閾値電圧のばらつきにより、トランジスタ４４のソース―ドレイン間の抵抗もばらついてしまう。しかし、配線４９に与えるハイレベルの電位をトランジスタ４４の閾値電圧Ｖｔｈよりも十分大きくすることで、閾値電圧Ｖｔｈに関わらずトランジスタ４４のソース―ドレイン間の抵抗が発光素子１４などに比べて十分に小さくなる。そのため、トランジスタ４４の閾値電圧のばらつきが発光素子１４の電流値に与える影響は小さくなる。また、配線４９に与えるハイレベルの電位をトランジスタ４４の閾値電圧よりも十分大きくし、配線４９に与えるローレベルの電位をトランジスタ４４の閾値電圧よりも十分小さくしてやることで、トランジスタ４４のオンとオフの切り替えを確実に行うことができる。
【０１５７】次いで、期間ｔ３５では、配線４６にハイレベルの電位が与えられ、配線４７にローレベルの電位が与えられ、配線４８にローレベルの電位が与えられ、配線４９にローレベルの電位が与えられる。よって、図１５に示すように、トランジスタ４５がオンとなり、トランジスタ４１、トランジスタ４２、トランジスタ４３及びトランジスタ４４がオフとなる。
【０１５８】また、配線ＶＬには電位Ｖａｎｏが与えられ、配線ＭＬは、モニター回路に接続される。
【０１５９】上記動作により、トランジスタ１１のドレイン電流Ｉｄが、発光素子１４ではなく、トランジスタ４５を介して配線ＭＬに流れる。モニター回路は、配線ＭＬに流れたドレイン電流Ｉｄを用いて、当該ドレイン電流Ｉｄの値を情報として含む信号を生成する。そして、本発明の一態様にかかる表示装置では、上記信号を用いて、画素１０Ｂに供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正することができる。
【０１６０】ただし、期間ｔ３４から期間ｔ３５に移る際に、トランジスタ４４はオンからオフに、トランジスタ４５はオフからオンに変化する。その際に、トランジスタ４４の寄生容量からの電荷放出、およびトランジスタ４５への電荷の蓄積、が起きる。それにより、ノードＡの電位が変化し、容量素子１２または容量素子１３に印加された電圧、またはトランジスタ１１のゲート―ソース間電圧が変化してしまう場合がある。そうすると、画像信号Ｓｉｇの電位Ｖｄａｔａの補正がずれてしまう。本構成例では、トランジスタ４４、および４５は寄生容量の少ないＬｏｆｆ型のトランジスタであるため、補正のずれを低減することが出来る。
【０１６１】なお、図１１に示す画素１０Ｂを有する表示装置では、期間ｔ３４の動作の後に期間ｔ３４の動作を常に行う必要はない。例えば、表示装置において、期間ｔ３１乃至期間ｔ３４の動作を複数回繰り返した後に、期間ｔ３５の動作を行うようにしても良い。また、一行の画素１０Ｂにおいて期間ｔ３５の動作を行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０Ｂに書き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０Ｂにおいて、期間ｔ３４の動作を行うようにしても良い。
【０１６２】［画素の構成例３の変形例１］
ここで、図１１の画素１０Ｂの変形例について図１６を用いて説明する。図１６に示す画素１０Ｂ＿２において、トランジスタ１１は駆動トランジスタであり、トランジスタ４１は選択トランジスタ、トランジスタ４２乃至トランジスタ４５はスイッチングトランジスタである。
【０１６３】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ４１、スイッチングトランジスタのうち、トランジスタ４２およびトランジスタ４３はＬｏｆｆ型のトランジスタである。また、スイッチングトランジスタのうちトランジスタ４４およびトランジスタ４５はＬｏｖ型のトランジスタである。なお、図１６において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【０１６４】高精細パネルまたは大型パネルにおいて、トランジスタ４４に高い電界効果移動度または電流駆動能力が要求される場合がある。従って、トランジスタ４４をＬｏｖ型のトランジスタとすることで、高精細パネルまたは大型パネルの作製が可能となる。他方、トランジスタ４１乃至トランジスタ４３をＬｏｆｆ型のトランジスタとすることで、配線の負荷容量低減や、閾値ばらつき補正回路の精度向上、などが実現する。
【０１６５】［画素の構成例３の変形例２］
図１１に示す画素１０Ｂの別の変形例を図５６乃至図５８に示す。画素１０Ｂ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
【０１６６】図５６に、画素１０Ｂ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ｂ＿３を示す。また、図５７に、画素１０Ｂ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｂ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ｂ＿４を示す。なお、トランジスタのゲートの他方が、図５７に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図５７においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
【０１６７】また、図５８に、画素１０Ｂ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｂ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ｂ＿５を示す。図５８において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ４１のゲートの他方は配線４１Ｌと電気的に接続し、トランジスタ４２のゲートの他方は配線４２Ｌと電気的に接続し、トランジスタ４３のゲートの他方は配線４３Ｌと電気的に接続し、トランジスタ４４のゲートの他方は配線４４Ｌと電気的に接続し、トランジスタ４５のゲートの他方は配線４５Ｌと電気的に接続している。なお、配線１１Ｌ、配線４１Ｌ乃至配線４５Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線４１Ｌ乃至配線４５Ｌは一部または全部が互いに電気的に接続していてもよい。
【０１６８】図１１、図５６乃至図５８に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。また、図１６に示す画素１０Ｂ＿２内のトランジスタも同様にデュアルゲート構造とすることが出来る。画素１０Ｂ＿２内のトランジスタをデュアルゲート構造にする場合には、２つのゲートの接続を、例えば、図５６乃至図５８内のトランジスタと同じにすることが出来る。
【０１６９】＜画素の構成例４＞
図１７に、画素１０Ｃの回路図の一例を示す。図１７に示す画素１０Ｃは、トランジスタ６１と、トランジスタ６２と、トランジスタ１１と、容量素子１２と、発光素子１４と、を有する。
【０１７０】ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ６１は選択トランジスタ、トランジスタ６２はスイッチングトランジスタである。
【０１７１】本構成例において、配線６６および配線６７は走査線またはゲート線としての機能を有する。また、配線ＳＬはデータ線としての機能を有する。また、配線ＶＬは電流供給線としての機能を有する。また、配線ＣＬはカソード線としての機能を有する。また、配線ＭＬはモニター線としての機能を有する。
【０１７２】トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ６１のゲートは走査線として機能する配線６６と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
【０１７３】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ６１およびスイッチングトランジスタであるトランジスタ６２は、Ｌｏｆｆ型のトランジスタである。なお、図１７において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【０１７４】トランジスタ６１は、配線ＳＬと、トランジスタ１１のゲートとの間の導通状態を制御する機能を有する。トランジスタ１１は、ソースまたはドレインの一方が、発光素子１４の陽極に電気的に接続され、ソースまたはドレインの他方が配線ＶＬに電気的に接続される。トランジスタ６２は、配線ＭＬと、トランジスタ１１のソースまたはドレインの一方の間の導通状態を制御する機能を有する。容量素子１２の一対の電極のうち一方は、トランジスタ１１のゲートに電気的に接続され、他方は発光素子１４の陽極に電気的に接続される。
【０１７５】また、トランジスタ６１におけるオンまたはオフの選択は、トランジスタ６１のゲートに電気的に接続された配線６６の電位にしたがって行われる。また、トランジスタ６２のスイッチングは、トランジスタ６２のゲートに電気的に接続された配線６７の電位にしたがって行われる。
【０１７６】トランジスタ６１、トランジスタ６２をＬｏｆｆ型のトランジスタとすることにより、寄生容量が少なくなるため、配線の容量負荷が軽減する。そのため、例えば高精細なパネルの作製、パネルの高速駆動等が可能となる。
【０１７７】また、トランジスタ６２をオンにすることにより、トランジスタ１１のドレイン電流を、配線ＭＬを介してモニター回路に供給することが出来る。モニター回路は、配線ＭＬに流れたドレイン電流を用いて、当該ドレイン電流の値を情報として含む信号を生成する。また、上記信号を用いて、画素１０Ｃに供給される画像信号Ｓｉｇの電位Ｖｄａｔａの値を、補正することができる。この際、トランジスタ６２としてＬｏｆｆ型のトランジスタを用いる事により、トランジスタの寄生容量が低減するため、補正の精度が向上する。
【０１７８】また、画素の構成例５にて説明する駆動方法を用いて、トランジスタ１１の閾値電圧および電界効果移動度のばらつきの補正を行う事が出来る。例えば、トランジスタ６２をオフにすることで、画素の構成例５で示す画素と同等の構成となるため、同じ駆動方法を用いる事が出来る。ただし、駆動方法の中でトランジスタ６２をオンにしてもよい場合がある。例えば、発光素子１４とつながるトランジスタ１１の端子の電位を初期化する際に、トランジスタ６２をオンにして、配線ＭＬの電位を与えることにより、上記端子の電位を初期化する事が出来る。この場合、初期化の際に配線ＶＬの電位を変化させる必要がなくなる。画素の構成例５で説明する駆動方法、もしくは、それを応用した駆動方法を用いる時、トランジスタ６１として、Ｌｏｆｆ型のトランジスタを用いる事により、トランジスタの寄生容量が低減するため、補正の精度が向上する。
【０１７９】［画素の構成例４の変形例］
図１７に示す画素１０Ｃの別の変形例を図５９および図６０に示す。画素１０Ｃ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
【０１８０】図５９（Ａ）に、画素１０Ｃ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ｃ＿３を示す。また、図５９（Ｂ）に、画素１０Ｃ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｃ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方と、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ｃ＿４を示す。なお、トランジスタのゲートの他方が、図５９（Ｂ）に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図５９（Ｂ）においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
【０１８１】また、図６０に、画素１０Ｃ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｃ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ｃ＿５を示す。図６０において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ６１のゲートの他方は配線６１Ｌと電気的に接続し、トランジスタ６２のゲートの他方は配線６２Ｌと電気的に接続している。なお、配線１１Ｌ、配線６１Ｌおよび配線６２Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌ、配線６１Ｌおよび配線６２Ｌは一部または全部が互いに電気的に接続していてもよい。
【０１８２】図１７、図５９乃至図６０に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。
【０１８３】＜画素の構成例５＞
図１８には、本発明の一態様である表示装置の画素１０Ｄの構成例を示す。画素１０Ｄは、トランジスタ１１、トランジスタ７１、容量素子１２、および発光素子１４を有する。
【０１８４】ここで、トランジスタ１１は駆動トランジスタであり、トランジスタ７１は選択トランジスタである。
【０１８５】トランジスタ１１のソースまたはドレインの一方は発光素子１４と電気的に接続し、ソースまたはドレインの他方は電流供給線として機能する配線ＶＬと電気的に接続する。また、トランジスタ７１のゲートは走査線として機能する配線７６と電気的に接続し、ソースまたはドレインの一方はデータ線として機能する配線ＳＬと電気的に接続する。
【０１８６】駆動トランジスタであるトランジスタ１１は、Ｌｏｖ型のトランジスタである。また、選択トランジスタであるトランジスタ７１は、Ｌｏｆｆ型のトランジスタである。なお、図１８（Ａ）において、Ｌｏｆｆ型のトランジスタには「Ｌｏｆｆ」、Ｌｏｖ型のトランジスタには「Ｌｏｖ」と記している。
【０１８７】図１８（Ａ）の画素１０Ｄでは、トランジスタ１１と１１発光素子１４との間のノードをノードＡとして示している。また、図１８（Ａ）の画素１０Ｄでは、トランジスタ１１のゲートをノードＢとして示している。
【０１８８】トランジスタ７１のゲートは、配線７６に接続される。トランジスタ７１のソースまたはドレインの一方は、配線ＳＬに接続される。トランジスタ７１のソースまたはドレインの他方は、ノードＢに接続される。
【０１８９】配線７６は、スイッチとして機能するトランジスタ７１のオンまたはオフを制御する信号を与える（または伝える）機能を有する配線である。例えばトランジスタ７１がｎチャネル型の場合、配線７６がＨレベルでオン状態、Ｌレベルでオフ状態である。
【０１９０】配線ＳＬは、初期化期間および閾値電圧取得期間において、初期化電位を与える（または伝える）機能を有する配線である。また配線ＳＬは、一例としては、ビデオ信号書き込み期間および電界効果移動度補正期間において、画素１０Ｄにビデオ信号（又は映像信号電圧、データ電圧などともいう）を与える（または伝える）機能を有する配線である。
【０１９１】ビデオ信号は、発光素子１４を所望の階調値で発光させるための電圧である。ビデオ信号は、ＶＩＮで表す場合がある。
【０１９２】配線ＳＬに与える初期化電位は、容量素子１２の一方の電極の電位を初期化するための機能を有する電位である。配線ＳＬの電位が、Ｌレベルの際の電位を初期化電位とすることができる。
【０１９３】トランジスタ１１のゲートは、ノードＢに接続される。トランジスタ１１のソースまたはドレインの一方ほ、ノードＡに接続される。トランジスタ１１のソースまたはドレインの他方は、配線ＶＬに接続される。
【０１９４】なお以下の説明においてトランジスタ７１およびトランジスタ１１は、ｎチャネル型であるとして説明する。また以下の説明においては、一例として、トランジスタ１１の閾値電圧をＶＴＨとして表す。
【０１９５】配線ＶＬは、例えば、初期化期間において、容量素子１２の他方の電極の電位を初期化するための初期化電位を与える機能を有する配線である。また、配線ＶＬは、閾値電圧取得期間、ビデオ信号書き込み期間、電界効果移動度補正期間および発光期間において、トランジスタ１１のゲート―ソース間電圧（ＶＧＳ）に従って電流を流すための電位を与える機能を有する配線である。
【０１９６】配線ＶＬに与える初期化電位は、容量素子１２の他方の電極の電位を初期化するための電位である。配線ＶＬの電位が、Ｌレベルの際の電位を初期化電位とすることができる。
【０１９７】配線ＶＬに与える、トランジスタ１１のＶＧＳに従って電流を流すための電位は、容量素子１２の両端の電極に保持される電圧をトランジスタ１１の閾値電圧にするため、トランジスタ１１に電流を流して電界効果移動度を補正するため、および発光素子１４を発光させるため、の電位である。配線ＶＬの電位が、Ｈレベルの際の電位をトランジスタ１１のＶＧＳに従って電流を流すための電位とすることができる。
【０１９８】配線７６は走査線としての機能を有する、という事も出来る。また、配線ＳＬはデータ線としての機能を有する、という事も出来る。また、配線ＶＬは電流供給線としての機能を有する、という事も出来る。また、配線ＣＬはカソード線としての機能を有する。
【０１９９】容量素子１２の一方の電極は、ノードＢに接続される。容量素子１２の他方の電極は、ノードＡに接続される。
【０２００】発光素子１４の一方の電極は、ノードＡに接続される。発光素子１４の他方の電極は、配線ＣＬに接続される。
【０２０１】次いで、図１８（Ａ）の画素１０Ｄの動作の一例について説明する。
【０２０２】図１８（Ｂ）には、画素１０Ｄの動作を説明するタイミングチャートを示す。
【０２０３】図１８（Ｂ）のタイミングチャートは、発光期間ｔ５１、初期化期間ｔ５２、閾値電圧取得期間ｔ５３、ビデオ信号書き込み期間及び電界効果移動度補正期間ｔ５４に分けて示している。
【０２０４】図１８（Ｂ）のタイミングチャートは、配線ＶＬ、配線ＳＬ、ノードＡ、ノードＢ、配線７６の電位の変化の一例を表している。
【０２０５】また図１８（Ｂ）中では、トランジスタ１１の閾値電圧であるＶＴＨ、ビデオ信号の電圧ＶＩＮ、トランジスタ１１の電界効果移動度補正用の電圧ΔＶを図示している。
【０２０６】まず初期化期間ｔ５２では、前の発光期間ｔ５１にノードＢに保持された電位を初期化する動作を行う。まず例えば、配線７６をＨレベルとして、配線ＳＬの電位を初期化電位とする。トランジスタ７１をオン状態とすることで配線ＳＬの電位がノードＢに伝わり、ノードＢの電位が低下する。また、追従してノードＡの電位も低下する。
【０２０７】また初期化期間ｔ５２では、ノードＡに保持された電圧を初期化する動作を行う。まず例えば、配線ＶＬの電位を初期化電位とする。配線ＶＬの電位が低下することに伴い、トランジスタ１１に電流が流れ、ノードＡの電位がさらに低下する。その結果、容量素子１２の両端の電位が初期化される。初期化期間ｔ５２が完了する。
【０２０８】次いで閾値電圧取得期間ｔ５３では、容量素子１２の両端の電極にＶＴＨを保持させるため、トランジスタ１１に電流を流し、ノードＡの電位を上昇させる動作を行う。まず、配線ＶＬの電位は、トランジスタ１１のＶＧＳに従って電流を流すための電位とする。配線ＶＬの電位の上昇によってトランジスタ１１に電流が流れ、ノードＡの電位が上昇する。つまり、容量素子１２に蓄積されている電荷が放電される。
【０２０９】このとき、配線７６をＨレベル、つまりトランジスタ７１はオン状態のため、ノードＢの電位は変化しない。ノードＡの電位の上昇は、トランジスタ１１のＶＧＳがＶＴＨとなることでトランジスタ１１を流れる電流が小さくなって、電流が止まる。つまりノードＡの電位は、ノードＢの電位からＶＴＨだけ低下した電位となる。つまり、トランジスタ１１のＶＴＨを取得できたこととなる。
【０２１０】次いでビデオ信号書き込み期間及び電界効果移動度補正期間ｔ５４では、配線７６をＨレベル、つまりトランジスタ７１をオン状態として配線ＳＬをＶＩＮとする。ノードＢの電位は、ＶＩＮに変化する。容量素子１２の両端の電圧は、ＶＴＨにＶＩＮが足しあわされるように作用する。ノードＡの電位は、トランジスタ１１に電流が流れることで、発光素子１４の寄生容量に電荷が蓄積されるため、ΔＶだけ上昇する。つまり、容量素子１２の両端の電圧がＶＩＮ＋ＶＴＨ−ΔＶとなる。
【０２１１】ノードＡの電位の変化ΔＶは、トランジスタ１１に流れる電流が大きいほど変化が大きくなる。トランジスタ１１を流れる電流の大きさは、トランジスタ１１の電界効果移動度に比例する。そのため、ノードＡの電位を変化させることで、画素ごとのトランジスタの１０２の電界効果移動度のばらつきの影響を抑えることができる。
【０２１２】なおビデオ信号書き込み期間及び電界効果移動度補正期間ｔ５４において、電界効果移動度の補正を行わない構成としてもよい。この場合、トランジスタ１１を介してノードＡの電位を上昇させる必要がなくなる。従って、ノードＡの電位を上昇させる期間を省略できるため、意図しない発光素子１４の発光を抑制することができる。
【０２１３】電界効果移動度の補正を行わない構成とする場合、配線ＶＬの電位は、トランジスタ１１のＶＧＳに従って電流を流すための電位としなくてもよい。一例としては、配線ＶＬの電位をノードＡの電位が上昇しないような電位、例えば配線ＣＬと同じ電位あるいはそれ以下の電位とする構成とすることが好ましい。当該構成とすることで、ビデオ信号を書き込む際に、意図しない発光素子の発光を抑制することができる。
【０２１４】また別の一例としては、配線ＶＬとトランジスタ１１の間を電気的に浮遊状態とすることも有効である。このような構成は、例えば、トランジスタ１１と配線ＶＬの間にスイッチを設け、ビデオ信号書き込み期間にスイッチをオフにすることで実現できる。当該構成とすることで、ビデオ信号を書き込む際に、意図しない発光素子の発光を抑制することができる。
【０２１５】次いで発光期間ｔ５１は、配線７６をＬレベル、つまりトランジスタ７１をオフにする。ノードＢが電気的に浮遊状態となる。前の期間に引き続き、トランジスタ１１に電流が流れるため、ノードＡの電位が上昇する。ノードＢが電気的に浮遊状態のため、容量素子１２の両端の電圧がＶＩＮ＋ＶＴＨ−ΔＶを保ったまま、ノードＡの電位の上昇につれてノードＢの電位も上昇する。そのため、発光素子１４には、ＶＴＨ、ΔＶの大きさに応じた電流が流れる。つまり、発光素子１４に流れる電流は、ＶＴＨ、ΔＶのばらつきの影響を低減できたこととなる。
【０２１６】以上説明した構成では、発光素子１４に流れる電流は、トランジスタ１１の閾値電圧、及びトランジスタ１１の電界効果移動度を含む大きさとすることができる。このようにすることで、トランジスタの電気特性のばらつきの影響を低減し、画素ごとの発光素子の輝度のばらつきを抑制することができる。
【０２１７】但し、トランジスタ７１に寄生容量が存在する場合、トランジスタ７１をオンからオフまたはオフからオンに変化させる時に寄生容量に蓄積された電荷が放出、或いは寄生容量への電荷の蓄積が起きるため、容量素子１２の一方、または他方の電極、またはトランジスタ１１のゲートに流れる。これにより、容量素子１２に印加される電圧またはトランジスタ１１のゲート―ソース間電圧が本構成例の駆動方法にて示した値からずれる場合がある。このずれが、閾値の補正に影響を与える。本構成例においてトランジスタ７１はＬｏｆｆ型のトランジスタであり、寄生容量は少ないため、閾値補正に与える影響は少なくなる。
【０２１８】また、トランジスタ７１をＬｏｆｆ型のトランジスタとすることにより、寄生容量が少なくなるため、配線の容量負荷が軽減する。そのため、例えば高精細なパネルの作製、パネルの高速駆動等が可能となる。
【０２１９】［画素の構成例５の変形例］
図１８に示す画素１０Ｄの別の変形例を図６１および図６２に示す。画素１０Ｄ内のトランジスタは２つのゲート電極を有するデュアルゲート構造であってもよい。デュアルゲート構造において、半導体膜はトランジスタのゲート電極の一方と上記トランジスタのゲート電極の他方の間に設けられる。
【０２２０】図６１（Ａ）に、画素１０Ｄ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方と上記トランジスタのゲートの他方を電気的に接続させた画素１０Ｄ＿３を示す。また、図６１（Ｂ）に、画素１０Ｄ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｄ内のトランジスタのゲートと同じように接続し、トランジスタのゲートの他方を上記トランジスタのソースまたはドレインの一方、または上記トランジスタのソースまたはドレインの他方と電気的に接続させた画素１０Ｄ＿４を示す。なお、トランジスタのゲートの他方が、図６１（Ｂ）に示したソースまたはドレインと反対の端子と電気的に接続する構成としてもよい。換言すれば、図６１（Ｂ）においてトランジスタのゲートの他方と電気的に接続している端子が、ソースであればドレインと、ドレインであればソースと電気的に接続する構成としてもよい。
【０２２１】また、図６１（Ｃ）に、画素１０Ｄ内のトランジスタをデュアルゲート構造とし、トランジスタのゲートの一方を画素１０Ｄ内のトランジスタのゲートと同じように接続し、上記トランジスタのゲートの他方を配線と電気的に接続した構成の画素１０Ｄ＿５を示す。図６１（Ｃ）において、トランジスタ１１のゲートの他方は配線１１Ｌと電気的に接続し、トランジスタ７１のゲートの他方は配線７１Ｌと電気的に接続している。なお、配線１１Ｌおよび配線７１Ｌは他のどのような配線と電気的に接続してもよい。また、配線１１Ｌおよび配線７１Ｌは互いに電気的に接続していてもよい。
【０２２２】また、図６２（Ａ）に、画素１０Ｄ内のトランジスタ１１をｐチャネル型のトランジスタとした画素１０Ｄ＿６を示す。また、図６２（Ｂ）に、画素１０Ｄ内の発光素子１４の陽極と陰極の向きを入れ替えた画素１０Ｄ＿７を示す。また、図６２（Ｃ）に、画素１０Ｄ内のトランジスタ１１をｐチャネル型のトランジスタとし、画素１０Ｄ内の発光素子１４の陽極と陰極の向きを入れ替えた画素１０Ｄ＿８を示す。また、図６２（Ｂ）、（Ｃ）の構成において、配線ＡＬは陽極線またはアノード線としての機能を有し、発光素子１４が発光する際、配線ＡＬの電位は配線ＶＬの電位よりも高くなる。また、画素の構成例１乃至構成例５またはそれらの変形例で示した画素において、トランジスタ１１をｐチャネル型のトランジスタとする構成にしてもよい。また、画素の構成例１乃至構成例５またはそれらの変形例で示した画素において、発光素子１４の陽極と陰極の向きを入れ替える構成にしてもよい。また、画素の構成例１乃至構成例５またはそれらの変形例で示した画素において、発光素子１４の陽極と陰極の向きを入れ替え、トランジスタ１１をｐチャネル型のトランジスタとする構成にしてもよい。
【０２２３】図１８、図６１および図６２に示す画素内のトランジスタの構成は、トランジスタ毎に置き換えてもよい。
【０２２４】本実施の形態において、様々な画素の構成と駆動方法について説明を行ったが、画素の構成および駆動方法はこれらに限定されない。
【０２２５】また、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０２２６】（実施の形態２）
本実施の形態では、実施の形態１に記載のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタの構成及び作製方法について、図１９乃至図３２を参照して説明する。また、本実施の形態では、トランジスタの構成として、ゲート電極が半導体膜の下側にある構造（ボトムゲート構造ともいう）のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて説明を行う。また、ゲート電極が半導体膜の上側と下側にある構造（デュアルゲート構造ともいう）のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて説明を行う。また、ゲート電極が半導体膜の上側にある構造（トップゲート構造ともいう）のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて説明を行う。
【０２２７】なお、以下ではトランジスタの半導体膜として酸化物半導体膜を用い、且つ酸化物半導体膜が２層積層された例を示すが、半導体膜の種類及び積層構造はこれに限らない。半導体膜に用いる材料としてアモルファスシリコン、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いてもよい。また、半導体膜に用いる材料として、砒化ガリウムや窒化ガリウム等の化合物半導体を用いてもよい。また、半導体膜は、１層でもよいし、３層以上でもよい。
【０２２８】＜トランジスタの構成例１＞
本構成例では、ボトムゲート構造のＬｏｆｆ型のトランジスタ、およびＬｏｖ型のトランジスタについて説明する。
【０２２９】はじめに、Ｌｏｆｆ型のトランジスタの構成について説明する。
【０２３０】図１９（Ａ）はＬｏｆｆ型のトランジスタであるトランジスタ１００の上面図であり、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１９（Ｃ）は、図１９（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１９（Ａ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１９（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
【０２３１】トランジスタ１００は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、を有する。なお、絶縁膜１０６上および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
【０２３２】また、トランジスタ１００上、より詳しくは、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ１００の保護絶縁膜としての機能を有する。
【０２３３】トランジスタ１００において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。なお、酸化物半導体膜１０８が導電膜１０４、導電膜１１２ａ、および導電膜１１２ｂと重ならない領域をＬｏｆｆ領域と呼ぶ。Ｌｏｆｆ領域は領域１２２に該当する。
【０２３４】Ｌｏｆｆ型のトランジスタにすることにより、第１のゲート電極とソース電極および第１のゲート電極とドレイン電極の間の寄生容量を低減することが出来る。
【０２３５】Ｌｏｆｆ型のトランジスタであるトランジスタ１００は、実施の形態１にて示したように表示装置に用いる事が出来る画素中の回路におけるスイッチングトランジスタまたは選択トランジスタとして用いることができる。トランジスタ１００は寄生容量が少ないため、駆動時の負荷が軽減する。それにより、高精細パネルの作製やパネルの高速駆動が可能となる。また、画素の中に駆動トランジスタの閾値ばらつきを補正する回路を設ける場合、寄生容量の少ないトランジスタ１００をスイッチングトランジスタまたは選択トランジスタとして用いる事で補正の精度が向上する。
【０２３６】次に、Ｌｏｖ型のトランジスタについて説明する。
【０２３７】  図２０（Ａ）はＬｏｖ型のトランジスタであるトランジスタ２００の上面図であり、図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２０（Ｃ）は、図２０（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。
【０２３８】  トランジスタ２００は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、を有する。なお、絶縁膜１０６上および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
【０２３９】また、トランジスタ２００上、より詳しくは、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ２００の保護絶縁膜としての機能を有する。絶縁膜１０６上および絶縁膜１０７は第１のゲート絶縁膜として機能する。
【０２４０】トランジスタ２００において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域の一部において導電膜１１２ａと重なり、且つ、上記領域の別の一部において導電膜１１２ｂと重なる。
【０２４１】Ｌｏｖ型のトランジスタであるトランジスタ２００は、実施の形態１にて示したように画素の回路における駆動トランジスタとして用いることができる。また、例えば、トランジスタ２００を、ゲート信号を生成するゲートドライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。
【０２４２】次に、活性層として用いる酸化物半導体膜について説明する。
【０２４３】  酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４側の第１の酸化物半導体膜１０８ａと、第１の酸化物半導体膜１０８ａ上の第２の酸化物半導体膜１０８ｂと、を有する。また、絶縁膜１０６及び絶縁膜１０７は、トランジスタ１００、２００の第１のゲート絶縁膜としての機能を有する。
【０２４４】  酸化物半導体膜１０８としては、Ｉｎ−Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。とくに、酸化物半導体膜１０８としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。
【０２４５】  また、第１の酸化物半導体膜１０８ａは、Ｉｎの原子数比がＭの原子数比より多い第１の領域を有する。また、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりもＩｎの原子数比が少ない第２の領域を有する。また、第２の領域は、第１の領域よりも薄い部分を有する。
【０２４６】  第１の酸化物半導体膜１０８ａにＩｎの原子数比がＭの原子数比より多い第１の領域を有することで、トランジスタ１００、２００の電界効果移動度（単に移動度、またはμＦＥという場合がある）を高くすることができる。
【０２４７】Ｌｏｆｆ型のトランジスタはＬｏｆｆ領域が直列抵抗になるため、Ｌｏｖ型のトランジスタと比べて、トランジスタをオンにした時の電流（オン電流）が低下する傾向にある。オン電流が小さいと、表示装置用のトランジスタをして使用できなくなる場合がある。しかし、第１の酸化物半導体膜１０８ａのＩｎの原子数比をＭの原子数比より多くすることで、Ｌｏｆｆ領域の抵抗を下げることが出来る。これにより、オン電流の低下を抑えることが出来るため、Ｌｏｆｆ型のトランジスタを様々な半導体装置、表示装置に適用することが可能となる。
【０２４８】一方で、Ｉｎの原子数比がＭの原子数比より多い第１の領域を有する第１の酸化物半導体膜１０８ａとすることで、光照射時にトランジスタ１００、２００の電気特性が変動しやすくなる。しかしながら、本発明の一態様のトランジスタにおいては、第１の酸化物半導体膜１０８ａ上に第２の酸化物半導体膜１０８ｂが形成されている。また、第２の酸化物半導体膜１０８ｂのチャネル領域の膜厚が第１の酸化物半導体膜１０８ａの膜厚よりも小さい、ことが好ましい。
【０２４９】また、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりもＩｎの原子数比が少ない第２の領域を有するため、第１の酸化物半導体膜１０８ａよりもバンドギャップ（Ｅｇ、エネルギーギャップ、ともいう）が大きくなる。したがって、第１の酸化物半導体膜１０８ａと、第２の酸化物半導体膜１０８ｂとの積層構造である酸化物半導体膜１０８は、光負バイアスストレス試験による耐性が高くなる。
【０２５０】上記構成の酸化物半導体膜とすることで、光照射時における酸化物半導体膜１０８の光吸収量を低減させることができる。したがって、光照射時におけるトランジスタ１００、２００の電気特性の変動を抑制することができる。また、本発明の一態様のトランジスタにおいては、絶縁膜１１４または絶縁膜１１６中に過剰の酸素を含有する構成のため、光照射におけるトランジスタ１００、２００の電気特性の変動をさらに、抑制することができる。
【０２５１】以下に、本実施の形態のトランジスタに含まれるその他の構成要素について、詳細に説明する。
【０２５２】＜基板＞
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
【０２５３】また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００、２００を形成してもよい。または、基板１０２とトランジスタ１００、２００の間に剥離層を設けてもよい。剥離層は、その上にトランジスタを一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００、２００は耐熱性の劣る基板や可撓性の基板にも転載できる。
【０２５４】＜第１のゲート電極、ソース電極、及びドレイン電極として機能する導電膜＞
第１のゲート電極として機能する導電膜１０４、及びソース電極として機能する導電膜１１２ａ、及びドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
【０２５５】また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２５６】また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
【０２５７】また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
【０２５８】＜第１のゲート絶縁膜として機能する絶縁膜＞
トランジスタ１００、２００の第１のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜を用いてもよい。
【０２５９】また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
【０２６０】なお、トランジスタ１００，２００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
【０２６１】また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１０７の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０２６２】なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１００、２００の第１のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化することができる。よって、トランジスタ１００、２００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１００，２００の静電破壊を抑制することができる。
【０２６３】＜酸化物半導体膜＞
酸化物半導体膜１０８としては、先に示す材料を用いることができる。酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。また、酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜１０８を形成しやすくなる。なお、成膜される酸化物半導体膜１０８の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０８の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０２６４】例えば、第１の酸化物半導体膜１０８ａとしては、上述のＩｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等のスパッタリングターゲットを用いて形成すればよい。また、第２の酸化物半導体膜１０８ｂとしては、上述のＩｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２等を用いて形成すればよい。なお、第２の酸化物半導体膜１０８ｂに用いるスパッタリングターゲットの金属元素の原子数比としては、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たす必要はなく、Ｉｎ≧Ｍ、Ｚｎ＜Ｍを満たす組成でもよい。具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２等が挙げられる。
【０２６５】また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００、２００のオフ電流を低減することができる。とくに、第１の酸化物半導体膜１０８ａには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、第２の酸化物半導体膜１０８ｂには、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。また、第１の酸化物半導体膜１０８ａよりも第２の酸化物半導体膜１０８ｂのエネルギーギャップが大きい方が好ましい。また、酸化物半導体膜１０８ｂが、酸化物半導体膜１０８ａよりも伝導帯下端のエネルギー準位が真空準位に近い構成である、ことが好ましい。このような構成を有することで、酸化物半導体膜１０８ａが主な電流経路となる。すなわち、酸化物半導体膜１０８ａが、チャネル領域としての機能を有し、酸化物半導体膜１０８ｂが、酸化物絶縁膜としての機能を有する、場合がある。
【０２６６】また、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂの厚さは、それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。なお、先に記載の膜厚の関係を満たすと好ましい。
【０２６７】また、第２の酸化物半導体膜１０８ｂとしては、キャリア密度の低い酸化物半導体膜を用いる。例えば、第２の酸化物半導体膜１０８ｂは、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下とする。
【０２６８】しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な原子数比のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０２６９】なお、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂとしては、それぞれ不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
【０２７０】したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
【０２７１】酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリオン特性となりやすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
【０２７２】また、第１の酸化物半導体膜１０８ａは、第２の酸化物半導体膜１０８ｂよりも水素濃度が少ない部分を有すると好ましい。第１の酸化物半導体膜１０８ａの方が、第２の酸化物半導体膜１０８ｂよりも水素濃度が少ない部分を有すことにより、信頼性の高いトランジスタとすることができる。
【０２７３】また、第１酸化物半導体膜１０８ａにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、第１の酸化物半導体膜１０８ａにおいて酸素欠損が増加し、ｎ型化してしまう。このため、第１の酸化物半導体膜１０８ａにおけるシリコンや炭素の濃度と、第１の酸化物半導体膜１０８ａとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２７４】また、第１の酸化物半導体膜１０８ａにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、第１の酸化物半導体膜１０８ａのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
【０２７５】また、第１の酸化物半導体膜１０８ａに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０２７６】また、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂは、それぞれ非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【０２７７】＜トランジスタの保護絶縁膜として機能する絶縁膜＞
絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。また、絶縁膜１１８は、トランジスタ１００、２００の保護絶縁膜としての機能を有する。また、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
【０２７８】絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
【０２７９】また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまう。
【０２８０】なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる。
【０２８１】また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
【０２８２】なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
【０２８３】窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
【０２８４】また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
【０２８５】絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０２８６】なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
【０２８７】なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
【０２８８】また、窒素酸化物に起因する準位密度が低い酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
【０２８９】基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
【０２９０】絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０２９１】絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
【０２９２】また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
【０２９３】また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
【０２９４】絶縁膜１１８は、窒素を有する。また、絶縁膜１１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２９５】なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。
【０２９６】熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２９７】熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２９８】また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２９９】ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０３００】例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
【０３０１】例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０３０２】例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０３０３】例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０３０４】例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜を成膜する揚合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスにかえて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いても良い。
【０３０５】図１９、図２０と異なるボトムゲート構造のトランジスタの例を図２１、図２２に示す。本構成のＬｏｆｆ型のトランジスタは、図２１（Ａ−１）の上面図に示すトランジスタ１５０のように、内側に導電膜１１２ａ、外側に導電膜１１２ｂが配置される構造でもあってもよい。なお、図２１（Ａ−２）は図２１（Ａ−１）状の一点鎖線Ｘ１−Ｘ２−Ｘ３間における切断面の断面図に相当する。また、Ｌｏｖ型のトランジスタは、図２２（Ａ−１）の上面図に示すトランジスタ１５３のように、内側に導電膜１１２ａ、外側に導電膜１１２ｂが配置される構造でもあってもよい。なお、図２２（Ａ−２）は図２２（Ａ−１）状の一点鎖線Ｘ１−Ｘ２−Ｘ３間における切断面の断面図に相当する。また、図２１（Ａ−１）、（Ａ−２）、図２２（Ａ−１）、（Ａ−２）において、導電膜１１２ａ、導電膜１１２ｂが入れ替わった構造であってもよい。
【０３０６】また、図１９に示すトランジスタ１００は酸化物半導体膜１０８ｂが膜減りしている構造であるが、図２１（Ｂ）に示すトランジスタ１５１のように膜減りがない、または極めて少ない構造であってもよい。また、図２１（Ｃ）に示すトランジスタ１５２の様に、チャネル保護層１２５を有する構造であってもよい。また、図２２（Ｂ）に示すトランジスタ１５４の様に、Ｌｏｖ型のトランジスタにおいて、酸化物半導体膜１０８ｂの膜減りがない、または極めて少ない構造であってもよい。また、図２２（Ｃ）に示すトランジスタ１５５の様に、Ｌｏｖ型のトランジスタがチャネル保護層１２５を有する構造であってもよい。
【０３０７】＜トランジスタの構成例２＞
次に、デュアルゲート構造のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて、図２３乃至図２５を用いて説明する。
【０３０８】まず、Ｌｏｆｆ型のトランジスタについて説明する。
【０３０９】図２３（Ａ）は、本発明の一態様のトランジスタであるトランジスタ１７０の上面図であり、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２３（Ｃ）は、図２３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０３１０】トランジスタ１７０は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２および導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１２０ｂと、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
【０３１１】また、絶縁膜１１４、１１６、１１８は、トランジスタ１７０の第２のゲート絶縁膜として機能する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、トランジスタ１７０において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ１７０において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。従って、第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８は、酸化物半導体膜１０８と第２のゲート電極として機能する導電膜１２０ｂの間に設けられている。また、酸化物半導体膜１０８は導電膜１０４と導電膜１２０ｂの間に設けられている。
【０３１２】トランジスタ１７０において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。また、酸化物半導体膜１０８は導電膜１２０ｂと重なる第２の領域を有し、上記第２の領域において導電膜１１２ａと重ならず、且つ、上記第２の領域において導電膜１１２ｂと重ならない。なお、Ｌｏｆｆ領域は領域１２２に該当する。
【０３１３】図２３（Ｂ）では導電膜１０４と導電膜１１２ｂが同じ幅で描かれているが、幅や形状などは、導電膜１１２ｂと導電膜１０４で同じであってもよいし、異なっていてもよい。
【０３１４】Ｌｏｆｆ構造のトランジスタの別の構成について図２４を用いて説明する。
【０３１５】トランジスタ１７１は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２および導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１２０ｂと、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
【０３１６】また、絶縁膜１１４、１１６、１１８は、トランジスタ１７１の第２のゲート絶縁膜として機能する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、トランジスタ１７１において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ１７１において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。従って、第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８は、酸化物半導体膜１０８と第２のゲート電極として機能する導電膜１２０ｂの間に設けられている。また、酸化物半導体膜１０８は導電膜１０４と導電膜１２０ｂの間に設けられている。
【０３１７】トランジスタ１７１において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。また、酸化物半導体膜１０８は導電膜１２０ｂと重なる第２の領域を有し、上記第２の領域の一部において導電膜１１２ａと重なり、且つ、上記第２の領域の別の一部において導電膜１１２ｂと重なる。
【０３１８】また、本明細書中では、２つゲート電極がある場合、ゲート電極、ゲート絶縁膜、および半導体膜で形成される容量素子において、単位面積当たりの容量が大きい方のゲート電極を第１のゲート電極、とし、半導体膜を挟んで反対側のゲート電極を第２のゲート電極、とする。なお、ゲート電極、および半導体膜は容量素子の電極、ゲート絶縁膜は容量素子の絶縁体として機能する、場合がある。
【０３１９】例えば、図２４において、絶縁膜１０６は厚さ４００ｎｍの窒化シリコン膜、絶縁膜１０７は５０ｎｍの酸化シリコン膜、絶縁膜１１４、絶縁膜１１６は２層合わせて厚さ４００ｎｍの酸化シリコン膜、絶縁膜１１８は５０ｎｍの窒化シリコン膜であるとする。また、酸化シリコン膜の比誘電率を３．９、窒化シリコン膜の比誘電率を７とする。このとき、単位面積当たりの容量は、導電膜１０４、酸化物半導体膜１０８を電極とし、絶縁膜１０６、絶縁膜１０７を絶縁体とする容量素子の方が、導電膜１１２ｂ、酸化物半導体膜１０８を電極とし、絶縁膜１０６、絶縁膜１０７を絶縁体とする容量素子よりも、大きい。従って、導電膜１０４は第１のゲート電極であるといえる。また、絶縁膜１０６、絶縁膜１０７が、第１のゲート絶縁膜であるといえる。従って、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域において導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならないため、上記膜構成の場合、トランジスタ１７１はＬｏｆｆ型のトランジスタである。
【０３２０】次にＬｏｖ構造のトランジスタ１７２について図２５を用いて説明する。
【０３２１】トランジスタ１７２は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２および導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１２０ｂと、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６上および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
【０３２２】また、絶縁膜１１４、１１６、１１８は、トランジスタ１７２の第２のゲート絶縁膜としての機能を有する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また、トランジスタ１７２において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ１７２において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。従って、第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８は、酸化物半導体膜１０８と第２のゲート電極として機能する導電膜１２０ｂの間に設けられている。また、酸化物半導体膜１０８は導電膜１０４と導電膜１２０ｂの間に設けられる。
【０３２３】トランジスタ１７２において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域の一部において導電膜１１２ａと重なり、且つ、上記領域の別の一部において導電膜１１２ｂと重なる。また、酸化物半導体膜１０８は導電膜１２０ｂと重なる第２の領域を有し、上記第２の領域の一部において導電膜１１２ａと重なり、且つ、上記第２の領域の別の一部において導電膜１１２ｂと重なる。
【０３２４】また、図２３（Ｃ）、図２４（Ｃ）、図２５（Ｃ）に示すように導電膜１２０ｂは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて、第１のゲート電極として機能する導電膜１０４に接続される。よって、導電膜１２０ｂと導電膜１０４とは、同じ電位が与えられる。
【０３２５】なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電膜１２０ｂと導電膜１０４を接続する構成について例示したが、これに限定されない。例えば、開口部１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電膜１２０ｂと導電膜１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導電膜１２０ｂと導電膜１０４を接続しない構成としてもよい。なお、導電膜１２０ｂと導電膜１０４を接続しない構成の場合、導電膜１２０ｂと導電膜１０４には、それぞれ異なる電位を与えることができる。
【０３２６】また、図２３（Ｂ）、図２４（Ｂ）、図２５（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４と、第２のゲート電極として機能する導電膜１２０ｂのそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電極として機能する導電膜１２０ｂのチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６、１１８を介して導電膜１２０ｂに覆われている。また、第２のゲート電極として機能する導電膜１２０ｂと第１のゲート電極として機能する導電膜１０４とは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１６、１１８を介して第２のゲート電極として機能する導電膜１２０ｂと対向している。
【０３２７】別言すると、トランジスタ１７０のチャネル幅方向において、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂは、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８に設けられる開口部において接続すると共に、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８を介して酸化物半導体膜１０８を囲む構成である。
【０３２８】このような構成を有することで、トランジスタ１７０に含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１７０のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
【０３２９】トランジスタ１７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１７０の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１７０を微細化することが可能となる。また、トランジスタ１７０は、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂによって囲まれた構造を有するため、トランジスタ１７０の機械的強度を高めることができる。
【０３３０】なお、トランジスタ１７０、トランジスタ１７１またはトランジスタ１７２の構成要素については、先に示すトランジスタ１００の説明で示したものを用いることが出来る。
【０３３１】＜トランジスタの構成例３＞
次に、トップゲート構造のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて、図２６および図２７を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【０３３２】図２６（Ａ）は、Ｌｏｆｆ型のトランジスタであるトランジスタ１６０の上面図であり、図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２６（Ｃ）は、図２６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０３３３】トランジスタ１６０は、基板１０２上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１０７と、絶縁膜１０７上の絶縁膜１０６と、絶縁膜１０７上の第１のゲート電極として機能する導電膜１０４と、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
【０３３４】また、トランジスタ１６０上、より詳しくは、絶縁膜１０７、導電膜１１２ａ、１１２ｂ及び、導電膜１０４上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ１６０の保護絶縁膜としての機能を有する。
【０３３５】トランジスタ１６０において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域おいて導電膜１１２ａと重ならず、且つ、上記領域において導電膜１１２ｂと重ならない。なお、Ｌｏｆｆ領域は領域１２２に該当する。
【０３３６】上記の構成にすることにより、第１のゲート電極とソース電極および第１のゲート電極とドレイン電極の間の寄生容量を低減することが出来る。
【０３３７】また、図２７（Ａ）は、Ｌｏｖ型のトランジスタであるトランジスタ１６１の上面図であり、図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２７（Ｃ）は、図２７（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０３３８】トランジスタ１６１は、基板１０２上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１０７と、絶縁膜１０７上の絶縁膜１０６と、絶縁膜１０７上の第１のゲート電極として機能する導電膜１０４と、を有する。なお、絶縁膜１０６および絶縁膜１０７は第１のゲート絶縁膜として機能する。従って、第１のゲート絶縁膜として機能する絶縁膜１０６および絶縁膜１０７は、酸化物半導体膜１０８と第１のゲート電極として機能する導電膜１０４の間に設けられている。
【０３３９】また、トランジスタ１６１上、より詳しくは、絶縁膜１０７、導電膜１１２ａ、１１２ｂ及び、導電膜１０４上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ１６１の保護絶縁膜としての機能を有する。
【０３４０】トランジスタ１６１において、酸化物半導体膜１０８は、導電膜１０４と重なる領域を有し、上記領域の一部において導電膜１１２ａと重なり、且つ、上記領域の別の一部において導電膜１１２ｂと重なる。
【０３４１】なお、トランジスタ１６０またはトランジスタ１６１の構成要素については、先に示すトランジスタ１００の説明で示したものを用いることが出来る。
【０３４２】＜トランジスタの構成例４＞
次に、半導体膜として多結晶シリコン膜を用いた、トップゲート構造のＬｏｆｆ型のトランジスタ及びＬｏｖ型のトランジスタについて、図６３および図６４を用いて説明する。なお、以下で説明する半導体膜として多結晶シリコン膜を用いたトランジスタは、トップゲート構造ではなく、ボトムゲート構造、或いはデュアルゲート構造であってもよい。
【０３４３】図６３（Ａ）は、Ｌｏｆｆ型のトランジスタであるトランジスタ１８０の上面図であり、図６３（Ｂ）は、図６３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６３（Ｃ）は、図６３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、図６４（Ａ）は、Ｌｏｖ型のトランジスタであるトランジスタ１８１の上面図であり、図６４（Ｂ）は、図６４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６４（Ｃ）は、図６４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０３４４】トランジスタ１８０およびトランジスタ１８１は、基板１０２上の多結晶シリコン膜３０８、多結晶シリコン膜３０８と電気的に接続するソース電極として機能する導電膜３１２ａ、多結晶シリコン膜３０８と電気的に接続するドレイン電極として機能する導電膜３１２ｂと、導電膜３１２ａ、導電膜３１２ｂおよび多結晶シリコン膜３０８上の第１のゲート絶縁膜として機能する絶縁膜３０６と、絶縁膜３０６上の第１のゲート電極として機能する導電膜３０４と、を有する。従って、第１のゲート絶縁膜として機能する絶縁膜３０６は、半導体膜として機能する多結晶シリコン膜３０８と第１のゲート電極として機能する導電膜３０４の間に設けられている。また、絶縁膜３０６、及び、導電膜３０４上には絶縁膜３１４が設けられる。また、導電膜３１６ａは、絶縁膜３０６および絶縁膜３１４に設けられる開口部３１８ａを介して、導電膜３１２ａと電気的に接続する。また、導電膜３１６ｂは、絶縁膜３０６および絶縁膜３１４に設けられる開口部３１８ｂを介して、導電膜３１２ｂと電気的に接続する。
【０３４５】トランジスタ１８０において、多結晶シリコン膜３０８は、導電膜３０４と重なる領域を有し、上記領域おいて導電膜３１２ａと重ならず、且つ、上記領域において導電膜３１２ｂと重ならない。トランジスタ１８１において、多結晶シリコン膜３０８は、導電膜３０４と重なる領域を有し、上記領域の一部において導電膜３１２ａと重なり、且つ、上記領域の別の一部において導電膜３１２ｂと重なる。
【０３４６】多結晶シリコン膜３０８は、様々な方法により多結晶化されたシリコン膜を用いる事が出来る。結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法などがある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板１０２として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。
【０３４７】導電膜３１６ａおよび導電膜３１６ｂは、例えば、多結晶シリコン膜に不純物をドーピングすることにより形成される。ｐチャネル型のトランジスタであれば、ｐ型の導電性を付与する不純物、ｎチャネル型のトランジスタであれば、ｎ型の導電性を付与する不純物がドーピングされている。上記の様に不純物がドーピングされた多結晶シリコン膜は導電膜としての機能を有する。ｐ型の導電性を付与する不純物元素として、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などがある。また、ｎ型の導電性を付与する不純物元素として、例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、などがある。なお、導電膜３１６ａおよび導電膜３１６ｂは、低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）が設けられていてもよい。低濃度不純物領域は半導体膜と接するように設けられることが好ましい。なお、本明細書中においては、ｎ型或いはｐ型の不純物がドーピングされていても、トランジスタの活性層としての機能を有する膜であれば、多結晶シリコン膜３０８である、という場合がある。
【０３４８】また、導電膜３０４、導電膜３１２ａまたは導電膜３１２ｂとして、導電膜１０４、導電膜１１２ａまたは導電膜１１２ｂに用いられる材料などを用いることが出来る。また、絶縁膜３０６または絶縁膜３１４の材料として、絶縁膜１０６、絶縁膜１０７、絶縁膜１１４、絶縁膜１１６、または絶縁膜１１８に用いられる材料などを用いることが出来る。なお、各絶縁膜、各導電膜などの材料は本実施の形態に示したものに限定されない。
【０３４９】＜トランジスタの作製方法１＞
次に、ボトムゲート構造のＬｏｆｆ型のトランジスタ１００及びＬｏｖ型のトランジスタ２００の作製方法について、図２８乃至図３０を用いて以下詳細に説明する。なお、図２８乃至図３０は、トランジスタの作製方法を説明する断面図である。
【０３５０】なお、ボトムゲート構造のＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、酸化物半導体、ソース電極またはドレイン電極のパターンを変えることにより作り分けることが可能である。従って、同じ作製方法を用いて、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタを作製することができる。そのため、以下で説明する作製工程は以下ではＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタの両方に適用できる。以下では、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタの違いとして断面形状の違いのみを示す。図２８乃至図３０の左側に示す図がＬｏｆｆ型のトランジスタの断面図、右側に示す図がＬｏｖ型のトランジスタの断面図である。また、Ｌｏｆｆ型のトランジスタの断面図には（Ｍ−１）、Ｌｏｖ型のトランジスタの断面図には（Ｍ−２）という符号が用いられている。Ｍは文字Ａ，Ｂ、ＣまたはＤのいずれかである。
【０３５１】なお、トランジスタ１００，２００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
【０３５２】  熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０３５３】また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
【０３５４】このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
【０３５５】まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図２８（Ａ−１）、（Ａ−２）参照）。
【０３５６】第１のゲート電極として機能する導電膜１０４は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、を用いて形成することができる。または、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、先に説明した有機金属化学気相堆積（ＭＯＣＶＤ）法等の熱ＣＶＤ法、又は原子層堆積（ＡＬＤ）法を用いてもよい。
【０３５７】本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能する導電膜１０４として厚さ１００ｎｍのタングステン膜をスパッタリング法で形成する。
【０３５８】第１のゲート絶縁膜として機能する絶縁膜１０６、１０７は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。本実施の形態では、ＰＥＣＶＤ法により、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜を形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜を形成する。
【０３５９】なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下のように形成することができる。
【０３６０】第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
【０３６１】第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
【０３６２】第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
【０３６３】なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃とすることができる。
【０３６４】絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
【０３６５】第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、第１のゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
【０３６６】絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、第１の酸化物半導体膜１０８ａ）との界面特性を向上させるため、酸素を含む絶縁膜で形成されると好ましい。
【０３６７】次に、絶縁膜１０７上に、第１の酸化物半導体膜１０８ａを形成する。その後、第１の酸化物半導体膜１０８ａ上に、第２の酸化物半導体膜１０８ｂを形成する（図２８（Ｂ−１）、（Ｂ−２）参照）。
【０３６８】本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１（原子数比））を用いて、スパッタリング法により第１の酸化物半導体膜を成膜し、その後真空中で連続して、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２（原子数比））を用いて、スパッタリング法により第２の酸化物半導体膜を成膜することで、積層の酸化物半導体膜を形成する。次に、該先層の酸化物半導体膜上にリソグラフィ工程によりマスクを形成し、該積層の酸化物半導体膜を所望の領域に加工することで島状の酸化物半導体膜１０８を形成する。
【０３６９】なお、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパックリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。
【０３７０】また、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
【０３７１】次に、絶縁膜１０７及び酸化物半導体膜１０８ａ上にソース電極及びドレイン電極として機能する導電膜１１２を形成する（図２８（Ｃ−１）、（Ｃ−２）参照）。
【０３７２】本実施の形態では、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜との積層膜をスパッタリング法により成膜する。なお、本実施の形態においては、導電膜１１２の２層の積層構造としたが、これに限定されない。例えば、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜との３層の積層構造としてもよい。
【０３７３】次に、導電膜１１２上の所望の領域にマスク１４０ａ、１４０ｂを形成する（図２８（Ｄ−１）、（Ｄ−２）参照）。
【０３７４】本実施の形態においては、マスク１４０ａ、１４０ｂとしては、感光性の樹脂膜を塗布し、該感光性の樹脂膜をリソグラフィ工程によりパターニングすることで形成する。
【０３７５】次に、導電膜１１２、及びマスク１４０ａ、１４０ｂ上からエッチングガス１３８を用いて、導電膜１１２及び第２の酸化物半導体膜１０８ｂを加工する（図２９（Ａ−１）、（Ａ−２）参照）。
【０３７６】本実施の形態においては、ドライエッチング装置を用い、導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工する。ただし、導電膜１１２の形成方法としては、これに限定されず、例えば、エッチングガス１３８に薬液を用いることで、ウエットエッチング装置を用いて、導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工してもよい。ただし、ウエットエッチング装置を用いて、導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工するよりも、ドライエッチング装置を用いて導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工した方が、より微細なパターンを形成することができるため、好適である。
【０３７７】次に、マスク１４０ａ、１４０ｂを除去することで、第２の酸化物半導体膜１０８ｂ上のソース電極として機能する導電膜１１２ａと、第２の酸化物半導体膜１０８上のドレイン電極として機能する導電膜１１２ｂと、が形成される。また、酸化物半導体膜１０８は、第１の酸化物半導体膜１０８ａと、凹部を有する第２の酸化物半導体膜１０８ｂとが形成される（図２９（Ｂ−１）、（Ｂ−２）参照）。
【０３７８】また、第２の酸化物半導体膜１０８ｂ、及び導電膜１１２ａ、１１２ｂ上から、薬液を塗布し、第２の酸化物半導体膜１０８ｂの表面（バックチャネル側）を洗浄してもよい。
該洗浄の方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いて洗浄を行うことで、第２の酸化物半導体膜１０８ｂの表面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、該洗浄は、必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
【０３７９】また、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりも膜厚の薄い第２の領域を有する。
【０３８０】次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、１１６を形成する（図２９（Ｃ−１）、（Ｃ−２）参照）。
【０３８１】なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁膜１１４と絶縁膜１１６の界面において大気成分由来の不純物濃度を低減することができるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
【０３８２】例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ欠陥量の少ない絶縁膜となる。
【０３８３】本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
【０３８４】絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
【０３８５】絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
【０３８６】また、絶縁膜１１６を形成する工程は、ＰＥＣＶＤ装置にて１８０℃以上３５０℃以下の温度で実施され、トランジスタ１００、２００の作製工程中において、絶縁膜１１６を形成する工程の温度が最も高くなると好ましい。例えば、絶縁膜１１６を形成する温度を３５０℃で実施することで、トランジスタ１００、２００を直接フレキシブル基板等への形成が可能となる。
【０３８７】なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１６を形成することができる。
【０３８８】なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁層を形成することができる。この結果トランジスタの信頼性を高めることができる。
【０３８９】また、絶縁膜１１４、１１６を形成した後、加熱処理を行ってもよい。該加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。また、上記加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。
【０３９０】絶縁膜１１４、１１６への加熱処理の温度は、代表的には、１５０℃以上３５０℃以下、以下とする。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる。
【０３９１】本実施の形態では、窒素雰囲気で、３５０℃、１時間の加熱処理を行う。なお、トランジスタ１００、２００を形成する工程において、絶縁膜１１６を形成する温度が最も高くなればよく、絶縁膜１１６の形成する温度と同等の温度を異なる工程で行ってもよい。
【０３９２】次に、絶縁膜１１６上に酸化物導電膜１３１を形成する（図２９（Ｄ−１）、（Ｄ−２）参照）。
【０３９３】酸化物導電膜１３１は、酸素と、金属（インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも１以上）と、を有する。
【０３９４】酸化物導電膜１３１の一例としては、酸化窒化タンタル膜、酸化チタン膜、インジウム錫酸化物（以下ＩＴＯともいう）膜、酸化アルミニウム膜、酸化物半導体膜（例えば、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（原子数比））等）を用いることができる。また、酸化物導電膜１３１としては、スパッタリング法を用いて形成することができる。また、酸化物導電膜１３１の厚さとしては、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１０ｎｍ以下とすると好ましい。本実施の形態では、酸化物導電膜１３１として、厚さ５ｎｍの酸化シリコンを添加したインジウム錫酸化物（以下ＩＴＳＯと呼ぶ）を用いる。
【０３９５】次に、酸化物導電膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１３９を添加する。（図３０（Ａ−１）、（Ａ−２）参照）。
【０３９６】酸化物導電膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１３９を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、酸素１３９を添加する際に、基板側にバイアスを印加することで効果的に酸素１３９を絶縁膜１１４、１１６及び酸化物半導体膜１０８に添加することができる。上記バイアスとしては、例えば、電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。絶縁膜１１６上に酸化物導電膜１３１を設けて酸素を添加することで、酸化物導電膜１３１が絶縁膜１１６から酸素が脱離することを抑制する保護膜として機能する。このため、絶縁膜１１４、１１６及び酸化物半導体膜１０８により多くの酸素を添加することができる。
【０３９７】次に、エッチャント１４２により、酸化物導電膜１３１を除去する（図３０（Ｂ−１）、（Ｂ−２）参照）。
【０３９８】酸化物導電膜１３１の除去方法としては、ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる。なお、ドライエッチング法の場合には、エッチャント１４２は、エッチングガスであり、ウエットエッチング法の場合には、エッチャント１４２は、薬液である。本実施の形態においては、ウエットエッチング法を用いて、酸化物導電膜１３１を除去する。
【０３９９】次に、絶縁膜１１６上に絶縁膜１１８を形成する（図３０（Ｃ−１）、（Ｃ−２）参照）。
【０４００】なお、絶縁膜１１８の形成前、または絶縁膜１１８の形成後に加熱処理を行って、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。あるいは、絶縁膜１１８を加熱成膜とすることで、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
【０４０１】絶縁膜１１８をＰＥＣＶＤ法で形成する場合、基板温度は１８０℃以上３５０℃以下にすることで、緻密な膜を形成できるため好ましい。
【０４０２】例えば、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、１０以上５０以下とすることが好ましい。
【０４０３】本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
【０４０４】以上の工程で図１９に示すトランジスタ１００及び図２０に示すトランジスタ２００を形成することができる。
【０４０５】＜トランジスタの作製方法２＞
次に、本発明の一態様であるデュアルゲート構造のトランジスタ１７０の作製方法について、図３１を用いて以下詳細に説明する。なお、図３１は、トランジスタの作製方法を説明する断面図である。また、図３１（Ａ）（Ｃ）（Ｅ）（Ｇ）は、トランジスタ１７０の作製途中のチャネル長方向の断面図であり、図３１（Ｂ）（Ｄ）（Ｆ）（Ｈ）は、トランジスタ１７０の作製途中のチャネル幅方向の断面図である。
【０４０６】なお、デュアルゲート構造のＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、第２のゲート電極、酸化物半導体、ソース電極、ドレイン電極などのパターンを変えることにより作り分けることが可能である。従って、同じ作製方法を用いて、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタを作製することができる。そのため、以下で説明する作製工程は以下ではＬｏｆｆ型のトランジスタとＬｏｖ型のトランジスタの両方に適用できる。
【０４０７】  まず、先に示すトランジスタ１００、２００の作製方法と同様の工程（図２８乃至図３０に示す工程）を行い、基板１０２上に導電膜１０４、絶縁膜１０６、１０７、酸化物半導体膜１０８、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１４、１１６、１１８を形成する（図３１（Ａ）（Ｂ）参照）。
【０４０８】次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６、１１８の所望の領域に開口部１４２ｃを形成する。また、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６、１１８の所望の領域に開口部１４２ａ、１４２ｂを形成する。なお、開口部１４２ｃは、導電膜１１２ｂに達するように形成される。また、開口部１４２ａ、１４２ｂは、それぞれ導電膜１０４に達するように形成される（図３１（Ｃ）（Ｄ）参照）。
【０４０９】なお、開口部１４２ａ、１４２ｂと開口部１４２ｃは、同じ工程で形成してもよく、異なる工程で形成してもよい。開口部１４２ａ、１４２ｂと開口部１４２ｃを同じ工程で形成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成することができる。また、開口部１４２ａ、１４２ｂを複数回に分けて形成してもよい。例えば、絶縁膜１０６、１０７を加工し、その後、絶縁膜１１４、１１６、１１８を加工する。
【０４１０】次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜１２０を形成する（図３１（Ｅ）（Ｆ）参照）。
【０４１１】導電膜１２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いることができる。とくに、導電膜１２０としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物（ＩＴＳＯ）などの透光性を有する導電性材料を用いることができる。また、導電膜１２０としては、例えば、スパッタリング法を用いて形成することができる。本実施の形態においては、膜厚１１０ｎｍのＩＴＳＯ膜をスパッタリング法で形成する。
【０４１２】次に、導電膜１２０上にリソグラフィ工程によりマスクを形成し、導電膜１１２を所望の形状に加工することで、導電膜１２０ａ、１２０ｂを形成する（図３１（Ｇ）（Ｈ）参照）。
【０４１３】導電膜１２０ａ、１２０ｂの形成方法については、ドライエッチング法、ウエットエッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる。本実施の形態においては、ウエットエッチング法を用いて、導電膜１２０を導電膜１２０ａ、１２０ｂへと加工する。
【０４１４】以上の工程で図２３に示すトランジスタ１７０を作製することができる。
【０４１５】また、同様の工程を用いて、図２４に示すトランジスタ１７１を作成することができる。図２３と図２４は第２のゲート電極として機能する導電膜１２０ｂの形状が異なる。
【０４１６】また、同様の工程を用いて、図２５に示すＬｏｖ型のトランジスタであるトランジスタ１７２を作成することができる。図２３に示すトランジスタ１７０と図２５に示すトランジスタ１７２は第１のゲート電極として機能する導電膜１０４、および第２のゲート電極として機能する導電膜１２０ｂの形状が異なる。図２３に示すトランジスタ１７０の作製方法について図３１を用いて説明したが、図２５に示すトランジスタ１７２の作製方法に関して、図３１に対応する図は図３２である。
【０４１７】以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０４１８】（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタに含まれる酸化物半導体の構造について、詳細に説明を行う。
【０４１９】＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０４２０】酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０４２１】また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０４２２】非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０４２３】逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０４２４】＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０４２５】ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０４２６】ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０４２７】一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３３（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０４２８】次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３３（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３３（Ｅ）に示す。図３３（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３３（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３３（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０４２９】また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０４３０】図３４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０４３１】図３４（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０４３２】また、図３４（Ｂ）および図３４（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３４（Ｄ）および図３４（Ｅ）は、それぞれ図３４（Ｂ）および図３４（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３４（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０４３３】図３４（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０４３４】図３４（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０４３５】以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）と称することもできる。
【０４３６】ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０４３７】なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０４３８】酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０４３９】不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０４４０】＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０４４１】ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０４４２】また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３５（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３５（Ｂ）に示す。図３５（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０４４３】また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３５（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４４４】図３５（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４４５】このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４４６】なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４４７】ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４４８】＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４４９】図３６に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３６（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３６（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図３６（Ａ）および図３６（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０４５０】鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４５１】試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４５２】まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０４５３】なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０４５４】図３７は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３７より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３７より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３７より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０４５５】このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０４５６】また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０４５７】例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０４５８】なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０４５９】以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４６０】＜成膜方法＞
以下では、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
【０４６１】図３８（Ａ）は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。
【０４６２】図３８（Ａ）に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
【０４６３】基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
【０４６４】ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図３９に、ターゲット５２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばアルミニウム、ガリウム、イットリウムまたはスズ）の結晶構造を示す。なお、図３９は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の間に劈開面を有する。
【０４６５】高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５２００が剥離する（図３８（Ａ）参照。）。ペレット５２００は、図３９に示す二つの劈開面に挟まれた部分である。よって、ペレット５２００のみ抜き出すと、その断面は図３８（Ｂ）のようになり、上面は図３８（Ｃ）のようになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ  ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
【０４６６】ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
【０４６７】ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そうすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＭ−Ｚｎ−Ｏ層の３層を有するペレット５２００が剥離する。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ  ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
【０４６８】ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある。
【０４６９】プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
【０４７０】次に、基板５２２０の表面におけるペレット５２００および粒子５２０３の堆積について図４０を用いて説明する。
【０４７１】まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板状であるため、平面側を基板５２２０の表面に向けて堆積する（図４０（Ａ）参照。）。このとき、ペレット５２００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。
【０４７２】次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、一つ目のペレット５２００の表面、および二つ目のペレット５２００の表面が電荷を帯びているため、互いに反発し合う力が生じる（図４０（Ｂ）参照。）。
【０４７３】その結果、二つ目のペレット５２００は、一つ目のペレット５２００上を避け、基板５２２０の表面の少し離れた場所に堆積する（図４０（Ｃ）参照。）。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２００が一層分の厚みだけ堆積する。また、ペレット５２００と別のペレット５２００との間には、ペレット５２００の堆積していない領域が生じる。
【０４７４】次に、粒子５２０３が基板５２２０の表面に達する（図４０（Ｄ）参照。）。
【０４７５】粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができない。そのため、ペレット５２００の堆積していない領域を埋めるように堆積する。そして、ペレット５２００間で粒子５２０３が横方向に成長（ラテラル成長ともいう。）することで、ペレット５２００間を連結させる。このように、ペレット５２００の堆積していない領域を埋めるまで粒子５２０３が堆積する。このメカニズムは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニズムに類似する。
【０４７６】なお、ペレット５２００間で粒子５２０３がラテラル成長するメカニズムは複数の可能性がある。例えば、図４０（Ｅ）に示すように、一層目のＭ−Ｚｎ−Ｏ層の側面から連結するメカニズムがある。この場合、一層目のＭ−Ｚｎ−Ｏ層が形成された後で、Ｉｎ−Ｏ層、二層目のＭ−Ｚｎ−Ｏ層の順に、一層ずつ連結していく（第１のメカニズム）。
【０４７７】または、例えば、図４１（Ａ）に示すように、まず一層目のＭ−Ｚｎ−Ｏ層の一側面につき粒子５２０３の一つが結合する。次に、図４１（Ｂ）に示すようにＩｎ−Ｏ層の一側面につき一つの粒子５２０３が結合する。次に、図４１（Ｃ）に示すように二層目のＭ−Ｚｎ−Ｏ層の一側面につき一つの粒子５２０３が結合することで連結する場合もある（第２のメカニズム）。なお、図４１（Ａ）、図４１（Ｂ）および図４１（Ｃ）が同時に起こることで連結する場合もある（第３のメカニズム）。
【０４７８】以上に示したように、ペレット５２００間における粒子５２０３のラテラル成長のメカニズムとしては、上記３種類が考えられる。ただし、そのほかのメカニズムによってペレット５２００間で粒子５２０３がラテラル成長する可能性もある。
【０４７９】したがって、複数のペレット５２００がそれぞれ異なる方向を向いている場合でも、複数のペレット５２００間を粒子５２０３がラテラル成長しながら埋めることにより、結晶粒界の形成が抑制される。また、複数のペレット５２００間を、粒子５２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。
【０４８０】粒子５２０３が、ペレット５２００間を埋め終わると、ペレット５２００と同程度の厚さを有する第１の層が形成される。第１の層の上には新たな一つ目のペレット５２００が堆積する。そして、第２の層が形成される。さらに、これが繰り返されることで、積層体を有する薄膜構造が形成される（図３８（Ｄ）参照。）。
【０４８１】なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００と別のペレット５２００とが、粒子５２０３を介さずに連結する割合が増加するため、配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、反りなどはほとんど生じないことがわかる。
【０４８２】一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとなる（図４２参照。）。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は一定間隔を空けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
【０４８３】また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
【０４８４】以上のようなモデルにより、ペレット５２００が基板５２２０の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５２２０の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
【０４８５】また、被形成面である基板５２２０の表面に凹凸がある場合でも、その形状に沿ってペレット５２００が配列することがわかる。
【０４８６】  本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４８７】（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図４３および図４４を用いて以下説明を行う。
【０４８８】図４３は、表示装置の一例を示す上面図である。図４３に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図４３には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
【０４８９】また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６とそれぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
【０４９０】また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
【０４９１】また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様のトランジスタを適用することができる。
【０４９２】また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、液晶素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子、など、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０４９３】なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【０４９４】また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
【０４９５】本実施の形態においては、表示素子としてＥＬ素子を用いる構成について、図４４を用いて説明する。なお、図４４は、図４３に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
【０４９６】まず、図４４に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
【０４９７】図４４に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
【０４９８】トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタを用いることができる。
【０４９９】本実施の形態で用いるトランジスタとして、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有するトランジスタを用いる事が出来る。該トランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０５００】また、画素部のトランジスタには先の実施の形態で例示したトランジスタを用いる事が出来る。一方、駆動回路部に用いるトランジスタとしては、より電界効果移動度の大きいＬｏｖ型のトランジスタを用いる事が好ましい。ただし、駆動回路部にＬｏｆｆ型のトランジスタを用いてもよいし、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタを混在させてもよい。
【０５０１】例えば、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、第２のゲート電極、半導体膜、ソース電極またはドレイン電極等のパターンを変えることにより作り分けることが可能であるため、画素部の、駆動トランジスタ、選択トランジスタ、スイッチングトランジスタ、および駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、表示装置の部品点数を削減することができる。また、画素部のスイッチとして機能するスイッチングトランジスタまたは選択トランジスタとしてＬｏｆｆ型のトランジスタを用いる事により、寄生容量を少なくすることが出来るため、画素部のスイッチング動作時における時定数を小さくすることが出来る。これにより、パネルサイズが大きい、または高精細な表示装置を作製することが出来る。
【０５０２】容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素子７９０の一方の電極としては、トランジスタ７５０の第１のゲート電極として機能する導電膜と同一工程で形成された導電膜を用い、容量素子７９０の他方の電極としては、トランジスタ７５０のソース電極及びドレイン電極として機能する導電膜を用いる。また、一対の電極間に挟持される誘電体としては、トランジスタ７５０の第１のゲート絶縁膜として機能する絶縁膜を用いる。
【０５０３】また、図４４において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に、絶縁膜７６４、７６６、７６８、酸化物半導体膜７６７、及び平坦化絶縁膜７７０が設けられている。
【０５０４】絶縁膜７６４、７６６、７６８としては、それぞれ先の実施の形態に示す絶縁膜１１４、１１６、１１８と、同様の材料及び作製方法により形成することができる。また、酸化物半導体膜７６７としては、先の実施の形態に示す酸化物半導体膜１１７と同様の材料及び作製方法により形成することができる。また、平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
【０５０５】また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。なお、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えば第１のゲート電極として機能する導電膜としてもよい。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
【０５０６】また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
【０５０７】また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
【０５０８】また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。また、本実施の形態においては、構造体７７８を第１の基板７０１側に設ける構成について例示したが、これに限定されない。例えば、第２の基板７０５側に構造体７７８を設ける構成、または第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構成としてもよい。
【０５０９】また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
【０５１０】図４４に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を有する。図４４に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。
【０５１１】また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
【０５１２】また、図４４に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出するボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
【０５１３】また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図４４に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
【０５１４】なお、画素部７０２を構成する画素として、実施の形態１に記載の画素を用いる事が出来る。また、図４４において、発光素子７８２の導電膜７８４がソース電極またはドレイン電極の一方に接続されるトランジスタ７５０としてＬｏｆｆ型のトランジスタが例示されているが、トランジスタ７５０としてＬｏｖ型のトランジスタを用いてもよい。例えば、実施の形態１の画素の構成例１、２，３では、発光素子とＬｏｆｆ型のトランジスタが接続されているが、実施の形態１の画素の構成例１、２，３の変形例１、および、構成例４，５では発光素子とＬｏｖ型のトランジスタが接続されている
【０５１５】本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５１６】（実施の形態５）
本実施の形態では、本発明の一態様の画素を有する表示装置について、図４５を用いて説明を行う。
【０５１７】図４５（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
【０５１８】画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための画素５０１を有する。また、実施の形態１で説明した画素を画素５０１として用いる事が出来る。
【０５１９】＜駆動回路部＞
駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
【０５２０】駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）によって、実装することができる。
【０５２１】ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
【０５２２】なお、図４５（Ａ）には１つの画素と２本の配線が電気的に接続している例を示しているが、１つの画素と電気的に接続する配線は何本でもよい。例えば、３本の配線、３本の配線、５本の配線、または６本の配線が電気的に接続する構成でもよい。また、１つの画素に対して、７本以上の配線が電気的に接続する構成としてもよい。１つの画素と電気的に接続する配線の数は画素の構成によって異なる。
【０５２３】ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
【０５２４】ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
【０５２５】複数の画素５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また。複数の画素５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
【０５２６】＜保護回路＞
図４５（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
【０５２７】保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
【０５２８】図４５（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
【０５２９】また、図４５（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
【０５３０】また、図４５（Ａ）に示す画素５０１は、実施の形態１で例示した画素を用いる事が出来る。なお、ゲートドライバ５０４ａまたはソースドライバ５０４ｂと画素を電気的に接続する配線の数は各画素の構成に伴い変化する。
【０５３１】また、画素５０１は図４５（Ｂ）に示す構成とすることができる。
【０５３２】図４５（Ｂ）に示す画素５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。例えば、トランジスタ５５２にＬｏｆｆ型のトランジスタ、トランジスタ５５４にＬｏｖ型のトランジスタを適用することができる。また、トランジスタ５５２を選択トランジスタ、トランジスタ５５４を駆動トランジスタという事が出来る。
【０５３３】トランジスタ５５２のソース電極またはドレイン電極の一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
【０５３４】トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【０５３５】容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。なお、電位供給線ＶＬ＿ａは電流供給線という場合がある。
【０５３６】容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
【０５３７】発光素子５７２のアノードまたはカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の一方に電気的に接続される。
【０５３８】トランジスタ５５４のソース電極またはドレイン電極の他方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
【０５３９】発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
【０５４０】なお、電位供給線ＶＬ＿ａまたは電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
【０５４１】図４５（Ｂ）の画素５０１を有する表示装置では、例えば、図４５（Ａ）に示すゲートドライバ５０４ａにより各行の画素５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
【０５４２】データが書き込まれた画素５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【０５４３】図４５（Ｂ）に示すＧＬ＿ｍ線とＤＬ＿ｎ線が重なる領域５８０において、寄生容量ＣＧＤが生じる。トランジスタの寄生容量と同様に、寄生容量ＣＧＤが大きいと立ち上がり時間が遅くなるため、パネルの高精細化などが難しくなる。従って、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の容量を低減させることが好ましい。
【０５４４】ＧＬ＿ｍ線は導電膜１０４と同じ層で形成され、ＤＬ＿ｎ線が導電膜１１２ａおよび導電膜１１２ｂと同じ層で形成される場合、ＧＬ＿ｍ線とＤＬ＿ｎ線の間に、絶縁膜１０６と同じ層の絶縁膜１０６Ａ、および、絶縁膜１０７と同じ層の絶縁膜１０７Ａが存在する。ＧＬ＿ｍ線とＤＬ＿ｎ線の間にさらに絶縁膜を挿入することはトランジスタの寄生容量を低減させることが出来るため好ましい。
【０５４５】図４６（Ａ）に図４５（Ｂ）の領域５８０付近の上面図を示す。また、図４６（Ａ）のＺ１−Ｚ２断面図を図４６（Ｂ）に示す。例えば、図４６（Ａ）、（Ｂ）に示すように、ＧＬ＿ｍ線とＤＬ＿ｎ線の間を絶縁膜１０６Ａ、絶縁膜１０７Ａおよび絶縁膜１２１の積層構造とすると、ＧＬ＿ｍ線とＤＬ＿ｎ線の間が絶縁膜１０６Ａおよび絶縁膜１０７Ａだけの場合よりも、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の絶縁膜の厚さが厚くなり、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の寄生容量ＣＧＤが小さくなる。また、寄生容量ＣＧＤを小さくするためには、絶縁膜１２１として誘電率の低い材料を用いることが好ましい。
【０５４６】絶縁膜１２１は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いる事が出来る。
【０５４７】絶縁膜１２１はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０５４８】また、絶縁膜１２１としてシリコン炭窒化膜（ＳｉＣＮ膜）を用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
【０５４９】なお、絶縁膜１２１は２層以上の積層としてもよい。例えば、窒素およびシリコンを有する絶縁膜の上にＵＳＧを積層してもよい。
【０５５０】本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５５１】（実施の形態６）
本実施の形態では、本発明の一態様の表示装置を有する表示モジュール及び電子機器について、図４７、図４８及び図４９を用いて説明を行う。
【０５５２】図４７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１０、バッテリ８０１１を有する。
【０５５３】本発明の一態様の表示装置は、例えば、表示パネル８００６に用いることができる。
【０５５４】上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０５５５】タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
【０５５６】バックライト８００７は、光源８００８を有する。なお、図４７において、バックライト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
【０５５７】フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０５５８】プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は、商用電源を用いる場合には、省略可能である。
【０５５９】また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０５６０】図４８（Ａ）乃至図４８（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有することができる。
【０５６１】図４８（Ａ）乃至図４８（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図４８（Ａ）乃至図４８（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図４８（Ａ）乃至図４８（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
【０５６２】図４８（Ａ）乃至図４８（Ｇ）に示す電子機器の詳細について、以下説明を行う。
【０５６３】図４８（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が有する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に沿って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部９００１に表示されたアイコンに触れることで、アプリケーションを起動することができる。
【０５６４】図４８（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図４８（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
【０５６５】図４８（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
【０５６６】図４８（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
【０５６７】図４８（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図４８（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図４８（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図４８（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
【０５６８】図４９（Ａ）乃至図４９（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０５６９】図４９（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図４９（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４９（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図４９（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図４９（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図４９（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４９（Ｇ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
【０５７０】図４９（Ａ）乃至図４９（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図４９（Ａ）乃至図４９（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０５７１】本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。該表示部に、実施の形態４、５で示した表示装置を適用することができる。
【０５７２】本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
【０５７３】本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【符号の説明】
【０５７４】ＡＬ    配線
ＣＬ    配線
ＭＬ    配線
ＳＬ    配線
ｔ１１    期間
ｔ１２    期間
ｔ１３    期間
ｔ１４    期間
ｔ２１    期間
ｔ２２    期間
ｔ２３    期間
ｔ３１    期間
ｔ３２    期間
ｔ３３    期間
ｔ３４    期間
ｔ３５    期間
ｔ５１    発光期間
ｔ５２    初期化期間
ｔ５３    閾値電圧取得期間
ｔ５４    ビデオ信号書き込み期間及び電界効果移動度補正期間
ＶＬ    配線
１０    画素
１０＿２    画素
１０＿３    画素
１０＿４    画素
１０＿５    画素
１０Ａ    画素
１０Ａ＿２    画素
１０Ａ＿３    画素
１０Ａ＿４    画素
１０Ａ＿５    画素
１０Ｂ    画素
１０Ｂ＿２    画素
１０Ｂ＿３    画素
１０Ｂ＿４    画素
１０Ｂ＿５    画素
１０Ｃ    画素
１０Ｃ＿３    画素
１０Ｃ＿４    画素
１０Ｃ＿５    画素
１０Ｄ    画素
１０Ｄ＿３    画素
１０Ｄ＿４    画素
１０Ｄ＿５    画素
１０Ｄ＿６    画素
１０Ｄ＿７    画素
１０Ｄ＿８    画素
１１    トランジスタ
１１Ｌ    配線
１２    容量素子
１３    容量素子
１４    発光素子
１７    発光素子
２１    トランジスタ
２１Ｌ    配線
２２    トランジスタ
２２Ｌ    配線
２３    トランジスタ
２３Ｌ    配線
２４    トランジスタ
２４Ｌ    配線
２５    トランジスタ
２５Ｌ    配線
２６    配線
２７    配線
２８    配線
２９    配線
３１    トランジスタ
３１Ｌ    配線
３２    トランジスタ
３２Ｌ    配線
３３    トランジスタ
３３Ｌ    配線
３４    トランジスタ
３４Ｌ    配線
３６    配線
３７    配線
３８    配線
３９    配線
４１    トランジスタ
４１Ｌ    配線
４２    トランジスタ
４２Ｌ    配線
４３    トランジスタ
４３Ｌ    配線
４４    トランジスタ
４４Ｌ    配線
４５    トランジスタ
４５Ｌ    配線
４６    配線
４７    配線
４８    配線
４９    配線
５０    配線
６１    トランジスタ
６１Ｌ    配線
６２    トランジスタ
６２Ｌ    配線
６６    配線
６７    配線
７１    トランジスタ
７１Ｌ    配線
７６    配線
１００    トランジスタ
１０２    基板
１０４    導電膜
１０６    絶縁膜
１０６Ａ    絶縁膜
１０７    絶縁膜
１０７Ａ    絶縁膜
１０８    酸化物半導体膜
１０８ａ    酸化物半導体膜
１０８ｂ    酸化物半導体膜
１１２    導電膜
１１２ａ    導電膜
１１２ｂ    導電膜
１１４    絶縁膜
１１６    絶縁膜
１１７    酸化物半導体膜
１１８    絶縁膜
１２０    導電膜
１２０ａ    導電膜
１２０ｂ    導電膜
１２１    絶縁膜
１２２    領域
１２５    チャネル保護層
１３１    酸化物導電膜
１３８    エッチングガス
１３９    酸素
１４０ａ    マスク
１４０ｂ    マスク
１４２    エッチャント
１４２ａ    開口部
１４２ｂ    開口部
１４２ｃ    開口部
１５０    トランジスタ
１５１    トランジスタ
１５２    トランジスタ
１５３    トランジスタ
１５４    トランジスタ
１５５    トランジスタ
１６０    トランジスタ
１６１    トランジスタ
１７０    トランジスタ
１７１    トランジスタ
１７２    トランジスタ
１８０    トランジスタ
１８１    トランジスタ
２００    トランジスタ
３０４    導電膜
３０６    絶縁膜
３０８    多結晶シリコン膜
３１２ａ    導電膜
３１２ｂ    導電膜
３１４    絶縁膜
３１６ａ    導電膜
３１６ｂ    導電膜
３１８ａ    開口部
３１８ｂ    開口部
５０１    画素
５０２    画素部
５０４    駆動回路部
５０４ａ    ゲートドライバ
５０４ｂ    ソースドライバ
５０６    保護回路
５０７    端子部
５５２    トランジスタ
５５４    トランジスタ
５６２    容量素子
５７２    発光素子
５８０    領域
７００    表示装置
７０１    基板
７０２    画素部
７０４    ソースドライバ回路部
７０５    基板
７０６    ゲートドライバ回路部
７０８    ＦＰＣ端子部
７１０    信号線
７１１    配線部
７１２    シール材
７１６    ＦＰＣ
７３０    絶縁膜
７３２    封止膜
７３４    絶縁膜
７３６    着色膜
７３８    遮光膜
７５０    トランジスタ
７５２    トランジスタ
７６０    接続電極
７６４    絶縁膜
７６６    絶縁膜
７６７    酸化物半導体膜
７６８    絶縁膜
７７０    平坦化絶縁膜
７７８    構造体
７８０    異方性導電膜
７８２    発光素子
７８４    導電膜
７８６    ＥＬ層
７８８    導電膜
７９０    容量素子
５０００    筐体
５００１    表示部
５００２    表示部
５００３    スピーカ
５００４    ＬＥＤランプ
５００５    操作キー
５００６    接続端子
５００７    センサ
５００８    マイクロフォン
５００９    スイッチ
５０１０    赤外線ポート
５０１１    記録媒体読込部
５０１２    支持部
５０１３    イヤホン
５０１４    アンテナ
５０１５    シャッターボタン
５０１６    受像部
５０１７    充電器
５２００    ペレット
５２０１    イオン
５２０３    粒子
５２２０    基板
５２３０    ターゲット
５２４０    プラズマ
５２６０    加熱機構
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライト
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリ
９０００    筐体
９００１    表示部
９００３    スピーカ
９００５    操作キー
９００６    接続端子
９００７    センサ
９００８    マイクロフォン
９０５０    操作ボタン
９０５１    情報
９０５２    情報
９０５３    情報
９０５４    情報
９０５５    ヒンジ
９１００    携帯情報端末
９１０１    携帯情報端末
９１０２    携帯情報端末
９２００    携帯情報端末
９２０１    携帯情報端末
【図１】
2016181261.tif 000003
【図２】
2016181261.tif 000004
【図３】
2016181261.tif 000005
【図４】
2016181261.tif 000006
【図５】
2016181261.tif 000007
【図６】
2016181261.tif 000008
【図７】
2016181261.tif 000009
【図８】
2016181261.tif 000010
【図９】
2016181261.tif 000011
【図１０】
2016181261.tif 000012
【図１１】
2016181261.tif 000013
【図１２】
2016181261.tif 000014
【図１３】
2016181261.tif 000015
【図１４】
2016181261.tif 000016
【図１５】
2016181261.tif 000017
【図１６】
2016181261.tif 000018
【図１７】
2016181261.tif 000019
【図１８】
2016181261.tif 000020
【図１９】
2016181261.tif 000021
【図２０】
2016181261.tif 000022
【図２１】
2016181261.tif 000023
【図２２】
2016181261.tif 000024
【図２３】
2016181261.tif 000025
【図２４】
2016181261.tif 000026
【図２５】
2016181261.tif 000027
【図２６】
2016181261.tif 000028
【図２７】
2016181261.tif 000029
【図２８】
2016181261.tif 000030
【図２９】
2016181261.tif 000031
【図３０】
2016181261.tif 000032
【図３１】
2016181261.tif 000033
【図３２】
2016181261.tif 000034
【図３３】
2016181261.tif 000035
【図３４】
2016181261.tif 000036
【図３５】
2016181261.tif 000037
【図３６】
2016181261.tif 000038
【図３７】
2016181261.tif 000039
【図３８】
2016181261.tif 000040
【図３９】
2016181261.tif 000041
【図４０】
2016181261.tif 000042
【図４１】
2016181261.tif 000043
【図４２】
2016181261.tif 000044
【図４３】
2016181261.tif 000045
【図４４】
2016181261.tif 000046
【図４５】
2016181261.tif 000047
【図４６】
2016181261.tif 000048
【図４７】
2016181261.tif 000049
【図４８】
2016181261.tif 000050
【図４９】
2016181261.tif 000051
【図５０】
2016181261.tif 000052
【図５１】
2016181261.tif 000053
【図５２】
2016181261.tif 000054
【図５３】
2016181261.tif 000055
【図５４】
2016181261.tif 000056
【図５５】
2016181261.tif 000057
【図５６】
2016181261.tif 000058
【図５７】
2016181261.tif 000059
【図５８】
2016181261.tif 000060
【図５９】
2016181261.tif 000061
【図６０】
2016181261.tif 000062
【図６１】
2016181261.tif 000063
【図６２】
2016181261.tif 000064
【図６３】
2016181261.tif 000065
【図６４】
2016181261.tif 000066
【国際調査報告】
2016181261.tif 000067
2016181261.tif 000068
2016181261.tif 000069
2016181261.tif 000070