(57)【要約】  本発明は、Ｓｉを含む基板上に形成されるシリサイド合金膜において、仕事関数が４．６ｅＶ以上５．７ｅＶ以下の金属Ｍ１と、仕事関数が２．５ｅＶ以下４．０ｅＶ以上の金属Ｍ２と、Ｓｉとからなり、４．３ｅＶ以上４．９ｅＶ以下の仕事関数を有することを特徴とするシリサイド合金膜に関する。ここで金属Ｍ１としては、Ｐｔ、Ｐｄ、Ｍｏ、Ｉｒ，Ｗ、Ｒｕが、金属Ｍ２としては、Ｈｆ、Ｌａ、Ｅｒ、Ｈｏ、Ｅｒ、Ｅｕ、Ｐｒ、Ｓｍの適用が好ましい。本発明のシリサイド合金膜は、耐熱性に優れると共に、電気特性も良好な薄膜である。
2016208704.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉを含む基板上に形成されるシリサイド合金膜において、
仕事関数が４．６ｅＶ以上５．７ｅＶ以下の金属Ｍ１と、仕事関数が２．５ｅＶ以下４．０ｅＶ以上の金属Ｍ２と、Ｓｉとからなり、
４．３ｅＶ以上４．９ｅＶ以下の仕事関数を有することを特徴とするシリサイド合金膜。
【請求項２】
金属Ｍ１は、Ｐｔ、Ｐｄ、Ｍｏ、Ｉｒ、Ｗ、又はＲｕの少なくともいずれかである請求項１記載のシリサイド合金膜。
【請求項３】
金属Ｍ２は、Ｈｆ、Ｌａ、Ｅｒ、Ｈｏ、Ｅｒ、Ｅｕ、Ｐｒ、又はＳｍの少なくともいずれかである請求項１又は請求項２記載のシリサイド合金膜。
【請求項４】
Ｓｉ含有量が３３ａｔ％以上５０ａｔ％以下である請求項１〜請求項３のいずれかに記載のシリサイド合金膜。
【請求項５】
Ｘ線回折分析により観察される、金属Ｍ１と金属Ｍ２とＳｉとからなる混晶体（Ｍ１ｘＭ２ｙＳｉ）の回折ピークのピーク強度（Ｘ）と、金属Ｍ１のシリサイド（Ｍ１aＳｉ）の回折ピークのピーク強度（Ｙ）と、金属Ｍ２のシリサイド（Ｍ２ｂＳｉ）の回折ピークのピーク強度（Ｚ）と、の関係について、
Ｘに対する、ＹとＺとの和の比率（（Ｙ＋Ｚ）／Ｘ）が０．１以下である請求項１〜請求項４のいずれかに記載のシリサイド合金膜。
【請求項６】
不純物であるＣ、Ｏの濃度が合計で５質量％以下である請求項１〜請求項５のいずれかに記載のシリサイド合金膜。
【請求項７】
自乗平均表面粗さ（ＲＭＳ）が５ｎｍ以下である請求項１〜請求項６のいずれかに記載のシリサイド合金膜。
【請求項８】
請求項１〜請求項７のいずれかに記載のシリサイド合金膜の製造方法であって、
Ｓｉ基板の上に金属Ｍ１と金属Ｍ２とからなる薄膜を形成した後、
前記Ｓｉ基板を熱処理して金属Ｍ１及び金属Ｍ２をシリサイド化するシリサイド合金膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスのソース／ドレイン電極等に適用されるシリサイド合金膜に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ等の半導体デバイスでは、シリコン基板上のソース／ドレイン領域において、金属／半導体接合を形成するために基板に金属とシリコンとの合金（シリサイド）からなる薄膜を形成する。シリサイド合金膜は、基板にスパッタリング法等で金属薄膜を蒸着した後、熱処理をしてシリコンを金属薄膜に拡散させてシリサイド化することで形成される。【０００３】
かかるシリサイド合金膜の構成に関しては、かつてはチタンシリサイド（Ｃ５４  ＴｉＳｉ２）やコバルトシリサイド（ＣｏＳｉ２）が一般に知られていた。しかし、これらのシリサイドは、１の金属原子に対して２つのＳｉ原子が結合するダイシリサイドであり、Ｓｉ消費量が比較的多いシリサイドである。近年、ＭＯＳＦＥＴ等の半導体素子においては、更なる微細化、薄型化に対応するため、ソース／ドレイン領域における接合深さの極浅化が検討されている。この要求に対応するため、シリサイド化の際のＳｉ消費量の少ないシリサイドの適用が有力とされている。【０００４】
上記要求に応えることのできるシリサイドとして、ニッケルシリサイド（ＮｉＳｉ）が用いられている。ＮｉＳｉは、形成時のＳｉ消費量が少ないモノシリサイドであり、比抵抗が低いという利点があることから、今後もシリサイドの主流になると期待されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４４０９５７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリサイド合金膜として最も有用性が認められているＮｉＳｉであるが課題もある。即ち、ＮｉＳｉは耐熱性に劣る面があり、高温域で安定相であるＮｉＳｉ２へ転移し易いという問題がある。ＮｉＳｉ２への相転移は、Ｓｉ消費量が増大することに加え、シリサイド領域の高抵抗化や界面ラフネスを悪化させるという問題がある。そのためシリサイド化の際の熱処理条件をシビアに管理する必要があり、製造効率に影響を及ぼす。【０００７】
本発明は、上記のような背景を考慮し、耐熱性に優れ熱変態の影響が少なく、金属／半導体接合状態における電気特性にも優れたシリサイド合金膜を提供することを目的とし、その材料設計方針及び具体的な製造方法を明らかにする。
【課題を解決するための手段】
【０００８】
本発明者等は、上記課題を解決する上で、熱的安定性の高い金属をベースとするシリサイド開発を行った。このベースとなる金属としては、例えば、白金（Ｐｔ）が挙げられる。Ｐｔは貴金属として良く知られた金属であり、熱的安定性や化学的安定性の高い金属である。そして、そのシリサイドであるＰｔＳｉは、Ｐｔの高耐熱性に起因して耐熱性に優れ高温下でも相構造に変化が生じないという利点がある。また、ＰｔＳｉはＮｉＳｉと同様のモノシリサイドでありＳｉ消費量が少ない。【０００９】
本発明者等の検討によれば、この種の熱的安定性が高い金属は仕事関数が高い傾向にあり、その影響を受けて形成されるシリサイドの仕事関数も比較的高いものとなる。このことは半導体デバイス電極のシリサイドとしては不都合といえる。シリサイドは、寄生抵抗を抑制するために、基板を構成するＳｉ（ｎ−Ｓｉ又はｐ−Ｓｉ）に対して仕事関数が近く障壁高さが小さいものが好ましいからである。ここで、Ｓｉの仕事関数は、ｎ−Ｓｉで４．０５ｅＶでありｐ−Ｓｉで５．１２ｅＶである。上記のＰｔを例としてみると、Ｐｔの仕事関数は５．６５ｅＶであり、そのシリサイド（ＰｔＳｉ）のｎ−Ｓｉに対する障壁高さは、０．８５〜０．９ｅＶとかなり高くなる。【００１０】
上記の通り、好ましいシリサイド合金膜は、Ｓｉ（ｎ−Ｓｉ、ｐ−Ｓｉ）に対してｍｉｄｇａｐ付近の仕事関数を有するものである。そこで本発明者等は、Ｐｔ等の仕事関数の高い金属（Ｍ１）のシリサイドについて、仕事関数の低い金属（Ｍ２）の合金化による仕事関数の調整の可否を検討したところ、その有効性を確認することができた。【００１１】
即ち、本発明は、Ｓｉを含む基板上に形成されるシリサイド合金膜において、仕事関数が４．６ｅＶ以上５．７ｅＶ以下の金属Ｍ１と、仕事関数が２．５ｅＶ以下４．０ｅＶ以上の金属Ｍ２と、Ｓｉとからなり、４．３ｅＶ以上４．９ｅＶ以下の仕事関数を有することを特徴とするシリサイド合金膜である。【００１２】
以上の通り、本発明はシリサイド合金膜に関するものであり、仕事関数の高い金属（Ｍ１）と仕事関数の低い金属（Ｍ２）とシリコン（Ｓｉ）とからなるものである。以下、本発明の構成について説明する。【００１３】
仕事関数の高い金属（Ｍ１）とは、仕事関数が４．６ｅＶ以上の金属であり、具体的には、Ｐｔ、Ｐｄ、Ｍｏ、Ｉｒ、Ｗ、Ｒｕ等の少なくともいずれかである。これらの金属は、比較的化学的に安定であり、シリサイド合金膜を形成したときの耐熱性を確保する作用を有する。【００１４】
一方、仕事関数の低い金属（Ｍ２）とは、仕事関数が４．０ｅＶ以下の金属であり、具体的には、Ｈｆ、Ｌａ、Ｅｒ、Ｈｏ、Ｙｂ、Ｅｕ、Ｐｒ、Ｓｍ等の少なくともいずれかである。これらの金属は、シリサイド合金膜の仕事関数を調整する作用を有し、基板となるＳｉ（ｎ、ｐ）に対してｍｉｄｇａｐ付近の仕事関数とする。つまり、金属Ｍ２はシリサイド合金膜の電極としての電気的特性を確保する金属である。  【００１５】
本発明に係るシリサイド合金膜は、Ｍ１とＭ２とＳｉとで構成される。ここで、Ｓｉの含有量は、３３ａｔ％以上５０ａｔ％以下である。残部が金属部（Ｍ１、Ｍ２）になるが、これら金属Ｍ１と金属Ｍ２の構成比については、要求されるシリサイドの仕事関数により調整される。シリサイドの仕事関数は、Ｓｉ（ｎ−Ｓｉ、ｐ−Ｓｉ）に対してｍｉｄｇａｐ付近の仕事関数とするものであり、具体的な目安としてｎ−Ｓｉに対して４．３ｅＶ以上４．６ｅＶ以下となるようにし、ｐ−Ｓｉに対して４．６ｅＶ以上４．９ｅＶ以下となるようにする。これらの仕事関数にするため、Ｍ１とＭ２との構成比（Ｍ１：Ｍ２（原子比））は、１：９〜９：１の間で調整される。【００１６】
本発明に係るシリサイド合金膜を構成する合金結晶の構造は、金属Ｍ１と金属Ｍ２とＳｉとが一体となった混晶体（実質的に固溶体と同義である）を主体とする。本発明に係るシリサイド合金膜は、このような混晶体（固溶体）を主要な構成とすることで、Ｓｉに対してｍｉｄｇａｐ付近の仕事関数を有する。よって、本発明に係るシリサイド膜は、金属Ｍ１のシリサイド及び金属Ｍ２のシリサイドを含まないことが重要であり、含まれる場合にはその量が制限されるべきである。  尚、本願では、この金属Ｍ１と金属Ｍ２とＳｉとからなる混晶体を、Ｍ１ｘＭ２ｙＳｉ（ｘ，ｙ：正数）と称することがある。また、金属Ｍ１のシリサイド及び金属Ｍ２のシリサイドを、それぞれＭ１aＳｉ、Ｍ２ｂＳｉ（ａ，ｂ：正数）と称するときがある。【００１７】
ここで、本発明に係るシリサイド合金膜では、金属Ｍ１、Ｍ２のそれぞれのシリサイド（Ｍ１aＳｉ、Ｍ２ｂＳｉ）の制限に関して、Ｘ線回折分析における各シリサイド由来の回折ピークのピーク強度に基づいて規定されているものが好ましい。具体的には、混晶体（Ｍ１ｘＭ２ｙＳｉ）のピーク強度（Ｘ）に対する、金属Ｍ１のシリサイド（Ｍ１aＳｉ）のピーク強度（Ｙ）と金属Ｍ２のシリサイド（Ｍ２ｂＳｉ）のピーク強度（Ｚ）との和の比率（（Ｙ＋Ｚ）／Ｘ）が０．１以下であるものが好ましい。例えば、Ｍ１がＰｔでありＭ２がＨｆであるシリサイド膜のＸ線回折分析では、ＰｔＨｆＳｉ（２２０）面のピーク強度（Ｘ）に対し、ＰｔＳｉ（０１１）面のピーク強度（Ｙ）とＨｆＳｉ（０１１）面のピーク強度（Ｚ）との比で規定できる。尚、ピーク強度比（（Ｙ＋Ｚ）／Ｘ）は、より好ましくは０．０５以下である。また、その下限値については０が好ましい。【００１８】
尚、このＸ線回折のピーク強度比に基づく評価を行う際、各シリサイドの結晶面（ミラー指数）は限定されず、分析によって観察可能な結晶面のピーク強度を参照することが好ましい。また、各シリサイドが複数種類生成している場合、即ち、Ｍ１ｘＭ２ｙＳｉにおけるｘとｙとの組み合わせ、若しくは、Ｍ１aＳｉ、Ｍ２ｂＳｉのａ又はｂが複数存在する場合には、それぞれのピーク強度を合算した後にピーク強度比を算出してその値を評価するのが好ましい。【００１９】
また、本発明に係るシリサイド合金膜は、不純物であるＣ、Ｏの濃度が５ｗｔ％以下であるものが好ましい。不純物の濃度が５ｗｔ％を超えると、シリサイド合金膜の抵抗が向上し、コンタクト抵抗及びショットキー障壁高さが上昇するからである。不純物濃度は、３ｗｔ％以下がより好ましい。【００２０】
更に、シリサイド合金膜は、自乗平均面粗さ（ＲＭＳ）が５ｎｍ以下であるものが好ましい。より好ましくは、３ｎｍ以下とすることが重要である。半導体デバイスの拡散層領域の漏れ電流を低減する必要があるためである。【００２１】
次に、本発明に係るシリサイド合金膜の製造方法について説明する。本発明はシリサイド薄膜に関するものであり、その製造に際してはＳｉ基板の上に金属Ｍ１と金属Ｍ２とからなる薄膜を形成し、熱処理してＳｉ基板から薄膜にＳｉを拡散させつつ、金属Ｍ１及び金属Ｍ２をシリサイド化させる工程を基本とする。【００２２】
Ｓｉ基板は、通常、半導体デバイスの基板が相当するが、デバイスの基板の上に別途形成されたＳｉ層をＳｉ基板としても良い。Ｓｉ基板は、ｎ−Ｓｉ又はｐ−Ｓｉいずれでも良い。【００２３】
Ｓｉ基板上に形成する金属Ｍ１と金属Ｍ２とからなる薄膜は、各金属が層状に積層した状態でも良く、は双方の金属が合金化したものでも良い。薄膜形成の方法は特に限定されるものではなく、スパッタリング法や真空蒸着法等の物理的方法や、化学気相蒸着法（ＣＶＤ法)等の化学的方法のいずれも適用できるが、好ましくはスパッタリング法である。【００２４】
スパッタリングにより薄膜を製造するに際し、金属Ｍ１と金属Ｍ２とを別々に積層させる場合、それぞれの金属からなるターゲットを使用して順次スパッタリングすることで積層状態の薄膜を形成することができる。また、金属Ｍ１と金属Ｍ２との合金薄膜を形成する場合、使用するターゲットは金属Ｍ１と金属Ｍ２との合金からなるものが好ましい。ターゲットの組成は、製造目的となるシリサイドにおける金属Ｍ１と金属Ｍ２との構成比とすれば良い。ここで使用される合金ターゲットとしては、粉末冶金法により製造されたものが挙げられる。粉末冶金法は、各金属の微粉末又は合金の微粉末を成形・焼結して製造される。【００２５】
薄膜形成におけるスパッタリング形式については特に制限は無く、マグネトロンスパッタ、イオンビームスパッタ、電子サイクロトロン共鳴（ＥＣＲ）スパッタ、ミラートロンスパッタ、高周波（ＲＦ）スパッタ、直流（ＤＣ）スパッタ等で薄膜形成を行う。【００２６】
金属Ｍ１と金属Ｍ２とからなる薄膜を形成した後、熱処理によりシリサイド化してシリサイド合金膜を製造する。このときの熱処理は、６００℃以下で行うのが好ましい。半導体デバイスの拡散層の接合深さに影響を及ぼさない温度とする必要があるからである。熱処理雰囲気は、非酸化性雰囲気（真空雰囲気、不活性ガス雰囲気、還元雰囲気）とするのが好ましい。【００２７】
尚、金属Ｍ１と金属Ｍ２とからなる薄膜をシリサイド化する熱処理において、薄膜の酸化抑制のために保護層を形成し、その後熱処理しても良い（以下、この保護層について、キャップ層と称するときがある）。金属Ｍ１又は金属Ｍ２の少なくともいずれかが酸化耐性が低い金属である場合には、キャップ層の設定が有用となる。キャップ層は、金属Ｍ１又は金属Ｍ２と同一又は異なる金属の化合物からなる薄膜が適用できる。例えば、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）等のＴｉ化合物の薄膜や、ハフニウム（Ｈｆ）の化合物であるＨｆＮ、ＨｆＷ、ＨｆＢ等が有用である。キャップ層の厚さは、１０ｎｍ以上１００ｎｍ以下が好ましく、１０ｎｍ以上３０ｎｍ以下がより好ましい。尚、このキャップ層は、シリサイド合金膜形成の際の薄膜の保護層であるので、熱処理後には除去するのが好ましい。
【発明の効果】
【００２８】
本発明は仕事関数の高低に差異がある金属Ｍ１、金属Ｍ２をシリサイド化してなる合金膜に関する。本発明のように合金をシリサイド化することで、熱的安定性が高いが仕事関数の高い金属（Ｍ１）であっても、仕事関数の低い金属（Ｍ２）の作用によりＳｉ（ｎ−Ｓｉ、ｐ−Ｓｉ）に対してｍｉｄｇａｐ付近の仕事関数を有するシリサイドを得ることができる。このシリサイド合金膜は、耐熱性と電気特性の双方を具備する。
【図面の簡単な説明】
【００２９】
【図１】第１実施形態におけるデバイス製造工程を説明する図。
【図２】第１実施形態で製造したデバイス（ＰｔＨｆシリサイド合金膜）のＪ−Ｖ特性を示す図。
【図３】比較例１のデバイス（Ｐｔシリサイド膜）のＪ−Ｖ特性を示す図。
【図４】第１実施形態のＰｔＨｆシリサイド合金膜のＸＰＳによる分析結果を示す図。
【図５】第１実施形態のＰｔＨｆシリサイド合金膜のＸＲＤによる分析結果を示す図。
【図６】シリサイド化の熱処理温度を変化させたときのシリサイド電極のシート抵抗の測定結果を示す図。
【図７】ＣＢＫＲ構造の形成工程を説明する図。
【図８】ＣＢＫＲ法によるＰｔＨｆシリサイド合金膜のコンタクト抵抗の測定結果を示す図。
【図９】第４実施形態で製造したデバイス（ＩｒＹｂシリサイド合金膜）のＪ−Ｖ特性を示す図。
【図１０】比較例２のデバイス（Ｉｒシリサイド膜）のＪ−Ｖ特性を示す図。
【図１１】第４実施形態のＩｒＹｂシリサイド合金膜のＸＲＤによる分析結果を示す図。
【図１２】第５実施形態で製造したデバイス（ＰｄＹｂシリサイド合金膜）のＪ−Ｖ特性を示す図。
【図１３】比較例３のデバイス（Ｐｄシリサイド膜）のＪ−Ｖ特性を示す図。
【図１４】第５実施形態のＰｄＹｂシリサイド合金膜のＸＲＤによる分析結果を示す図。
【図１５】第６実施形態のＰｄＥｒシリサイド合金膜のＸＲＤによる分析結果を示す図。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態について説明する。
第１実施形態：本実施形態では、金属Ｍ１としてＰｔを金属Ｍ２としてＨｆを適用する、ＰｔＨｆシリサイド（ＰｔｘＨｆｙＳｉ）合金膜を製造した。ここでは、Ｓｉ基板にＰｔＨｆシリサイド薄膜を形成してショットキーダイオードを製造し、このデバイスの電気特性を評価した。
【００３１】
図１に本実施形態におけるデバイス製造工程を示す。本実施形態では、Ｓｉ基板（ｎ−Ｓｉ（１００））を洗浄した後（図１（ａ））、ウェット酸化してＳｉＯ２層を形成しエッチング処理してパターニングを行う（図１（ｂ））。そして、その内部にＰｔＨｆ合金薄膜を形成する（図１（ｃ））。
【００３２】
ＰｔＨｆ合金薄膜の形成は、ＰｔＨｆ合金からなる焼結ターゲットを使用した。この焼結ターゲットは、ＰｔＨｆ合金の微粉末を焼結したものである。ＰｔＨｆ合金粉末は、高純度のＰｔ及びＨｆの地金をアーク溶解で溶融・合金化しボタン状のインゴットを製造し、これを機械粉砕して粉末として製造されたものである。ここでの合金組成は、Ｐｔ：Ｈｆ＝５：２（ａｔ％）である。そして、この合金粉末をＨＩＰ装置にて、１０００ｋｇｆ／ｃｍ２、１５００℃、１時間の条件で焼結して合金ターゲットとした（寸法：直径７６．２ｍｍ、厚さ２．０ｍｍ）。
【００３３】
ＰｔＨｆ合金薄膜の形成に際して、まず、基板表面を予備スパッタ（出力１００Ｗ、５分間）してクリーニングした。その後、ＰｔＨｆ合金をスパッタリングした。このときの条件は、室温、出力４０Ｗとし、合金薄膜を２０ｎｍ成膜した。尚、本実施形態ではスパッタリングにおけるガスイオンとして、Ａｒ、Ｋｒを用いた（いずれも装置内の圧力０．７Ｐａとした）。
【００３４】
ＰｔＨｆ合金薄膜の形成後は、熱処理によりシリサイド化を行った。シリサイド化の条件は、処理温度として４５０℃、５００℃、６００℃の３つの条件を設定した。処理雰囲気は窒素ガス中とし、処理時間を５分間とした。
【００３５】
ＰｔＨｆのシリサイド化後、エッチングにより未反応金属を除去し、Ａｌ電極を形成してデバイスとした（図１（ｄ））。エッチングはバッファードフッ酸（ＢＨＦ）と希釈王水（ＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１、温度４０℃）により行った。
【００３６】
比較例１：第１実施形態に対する比較例として、ＰｔＨｆに替えてＰｔ薄膜を形成し、これをシリサイド化してデバイスを製造した。シリサイド化の条件等は、基本的に第１実施形態と同様とした（Ａｒスパッタのみ実施）。
【００３７】
以上で製造したデバイスについて電気特性を評価した。評価試験では、半導体パラメータ解析装置により電流密度−電圧特性（Ｊ−Ｖ特性）を測定することで行った。
【００３８】
図２は、本実施形態で製造したデバイス（ＰｔＨｆシリサイド合金膜）のＪ−Ｖ特性を示す。この結果から、本実施形態で製造したデバイスは、順方向・逆方向（プラス方向・マイナス方向）のいずれの電圧印加に対してもリニアな電流密度の上昇が見られた。本実施形態では、基板がｎ−Ｓｉでありマイナス電位における挙動が重要であるが、本実施形態のデバイスは良好な特性を示したといえる。一方、比較例１のＪ−Ｖ特性を図３に示すが、比較例１の場合、マイナス電位印加における電流密度の増加が見られなかった。
【００３９】
本実施形態に係るＰｔＨｆシリサイド合金膜において、シリサイド化の温度に関しては、いずれの処理温度でもデバイスの挙動が好適なものを得ることができた。尚、Ａｒスパッタ処理したものでは、電流密度は４５０℃で処理したものが高かった。また、Ｋｒスパッタ処理したものも、電流密度は４５０℃で処理したものが高かった。
【００４０】
測定されたＪ−Ｖ特性から、各シリサイド合金膜のショットキー障壁高さを算出し、下記の表１にまとめた。表１から、本実施形態のＰｔＨｆシリサイドのショットキー障壁高さは、０．４７〜０．５１ｅＶであるのに対して、比較例のＰｔシリサイドは、０．８５ｅＶ（Ａｒスパッタ）であった。これらシリサイドのショットキー障壁高さの相違は、シリサイド化される金属の仕事関数によるものであり、比較例ではＰｔの仕事関数が高いためにショットキー障壁高さが高くなったといえる。
【００４１】
【表１】
2016208704.tif 000003
【００４２】
ここで、ＰｔＨｆシリサイド合金膜（熱処理温度４５０℃）について、ＸＰＳを用いて組成分析を行った。この測定結果を図４に示す。分析結果について、各元素に帰属するピーク面積より組成比を算出したところ、Ｐｔ：Ｈｆ：Ｓｉ＝３０：２０：５０（原子比）であることが確認できた。また、不純物の含有量は、酸素２．０５ｗｔ％、炭素０．１４ｗｔ％以下（検出限界以下）であることが確認できた。尚、シリサイド膜におけるＰｔとＨｆの比率が、ターゲットであるＰｔＨｆ合金の組成（Ｐｔ：Ｈｆ＝５：２）と相違しているのは、ＰｔとＨｆの蒸気圧の相違や、Ｓｉ基板へのＰｔとＨｆの拡散速度の違いにより形成されるシリサイドの組成ずれが考えられる。
【００４３】
また、本実施形態のＰｔＨｆシリサイド合金膜（熱処理温度４５０℃）のＸ線回折分析（ＸＲＤ）の結果を図５に示した。このシリサイド合金膜は、混晶体（ＰｔｘＨｆｙＳｉ）のピークが明確に現れている一方でＰｔ、Ｈｆの各金属の個別のシリサイド（ＰｔＳｉ、ＨｆＳｉ）のピークは殆どみられない。各シリサイドのピーク強度比（（Ｙ＋Ｚ）／Ｘ）は、約０．０５程度であった。
【００４４】
更に、ＰｔＨｆシリサイド合金膜（熱処理温度４５０℃）について、ＡＦＭ（原子間力顕微鏡）により自乗平均表面粗さ（ＲＭＳ）を測定したところ（走査幅３μｍ）、Ａｒスパッタにより成膜した表面は、２．１６ｎｍであった。また、Ｋｒスパッタにより成膜した表面は、０．４５ｎｍであった。いずれも良好な表面形態を示した。尚、比較例であるＰｔシリサイド膜のＲＭＳは６．４０ｎｍであった。
【００４５】
第２実施形態：ＰｔＨｆ合金薄膜のシリサイド化の条件について、高温処理を適用する場合の耐熱性を評価する試験を行った。洗浄処理したｎ−Ｓｉ（１１１）基板を用意し、第１実施形態と同様の条件でＰｔＨｆ合金薄膜を形成した（予備スパッタ有り、膜厚２０ｎｍ）。これを４００℃、５００℃、６００℃のそれぞれの温度で熱処理し、希釈王水でエッチングして試料を作製した。そして、これらの試料についてシート抵抗を四探針測定法で測定した。
【００４６】
この測定結果を図６に示す。成膜直後のＰｔＨｆ合金薄膜は、シート抵抗が高い状態にあるが、シリサイド化によりシート抵抗は低下する。シリサイドのシート抵抗は、６００℃と高温で処理したものでも低い状態を保っている。このように、ＰｔＨｆは熱安定性が良好であり、高温でも抵抗が上昇することがないことが確認できた。
【００４７】
第３実施形態：ここでは、ＰｔＨｆシリサイド合金膜について、半導体デバイス実装時により近い状態を再現・評価するため、クロスブリッジケルビン抵抗法（ｃｒｏｓｓ-ｂｒｉｄｇｅ Ｋｅｌｖｉｎ ｒｅｓｉｓｔａｎｃｅ：以下、ＣＢＫＲ法と称する）による４端子ケルビンテスト構造におけるコンタクト抵抗（界面接触抵抗）を評価した。図７は、ＣＢＫＲ構造の形成工程を概略説明するものである。
【００４８】
図８は、ＣＢＫＲ法によるＰｔＨｆシリサイド合金膜のコンタクト面積によるコンタクト抵抗の測定結果を示すものである。この評価結果から、２μｍ角におけるＰｔＨｆシリサイド合金膜のコンタクト抵抗は８×１０−８Ωｃｍと低抵抗を達成していることがわかる。実デバイスへの適用にも期待が持てることが確認できた。
【００４９】
第４実施形態：この実施形態では、金属Ｍ１としてＩｒ（仕事関数：５．２７ｅＶ）を、金属Ｍ２としてＹｂ（仕事関数：２．６ｅＶ）を適用したＩｒＹｂシリサイド合金膜（ＩｒｘＹｂｙＳｉ）を製造した。具体的には、第１実施形態と同様、Ｓｉ基板にＩｒＹｂシリサイド薄膜からなる電極を備えるショットキーダイオードを製造し、このデバイスの電気特性を評価した。
【００５０】
デバイスの製造工程は、基本的には第１実施形態（図１）と同様である。Ｓｉ基板（ｎ−Ｓｉ（１００））の洗浄後、ＳｉＯ２層形成及びエッチング処理してパターニングを行った。そして、その内部にＹｂ薄膜を成膜した後にＩｒ薄膜を成膜し、熱処理してＩｒＹｂシリサイド合金膜を形成した。
【００５１】
Ｙｂ薄膜、Ｉｒ薄膜の形成は、Ｉｒ、Ｙｂそれぞれの金属からなるターゲットを使用した。薄膜の製造に際し、Ｙｂの鋳造インゴットを冷間圧延、焼鈍、機械加工して最終仕上げ加工したＹｂ溶解ターゲット（寸法：直径７６．１ｍｍ、厚さ２ｍｍ）を用意した。また、プラズマ溶解により得たＩｒ鋳造インゴットを熱間鍛造、熱間圧延し、レーザー切断後に、切削・研磨により最終仕上げしＩｒ溶解ターゲットを用意した。
【００５２】
Ｙｂ薄膜及びＩｒ薄膜の形成に際して、まず、基板表面を予備スパッタ（出力１００Ｗ、５分間）してクリーニングした。そして、Ｙｂ薄膜及びＩｒ薄膜をＲＦマグネトロスパッタリングによりＫｒガス圧力０．６５Ｐａで成膜した。Ｙｂ薄膜の成膜条件は、室温、出力１８０Ｗとして膜厚６ｎｍのＹｂを成膜した。Ｙｂ成膜に続くＩｒ薄膜の成膜条件は、室温、出力８０Ｗとして１４ｎｍ成膜した。
【００５３】
本実施形態では、Ｙｂ薄膜及びＩｒ薄膜の形成後、薄膜上にＨｆＮ薄膜からなるキャップ層を形成し、その後熱処理を行いシリサイド合金膜を形成した。キャップ層の形成は、Ｈｆターゲットを用い、成膜雰囲気をＫｒ／Ｎ２とする反応性スパッタリング（ＲＦマグネトロスパッタリング、室温、出力２００Ｗ）にて成膜した（膜厚１０ｎｍ）。そして、シリサイド化の条件は、処理温度として５００℃、処理雰囲気は窒素ガス中とし、処理時間を１分間とした。シリサイド化後、エッチングによりキャップ層と未反応金属を除去し、Ａｌ電極を形成してデバイスとした。
【００５４】
比較例２：第４実施形態に対する比較例として、Ｉｒ薄膜のみを形成し、これをシリサイド化してデバイスを製造した。Ｉｒ薄膜の成膜条件及びシリサイド化の条件等は、第４実施形態と同様とした。
【００５５】
図９は、第４実施形態で製造したデバイス（ＩｒＹｂシリサイド合金膜）のＪ−Ｖ特性を示す。順方向・逆方向（プラス方向・マイナス方向）のいずれの電圧印加に対してもリニアな電流密度の上昇が見られた。一方、比較例２のデバイスのＪ−Ｖ特性を図１０に示すが、マイナス電位印加における電流密度の増加が見られなかった。
【００５６】
測定されたＪ−Ｖ特性から、第４実施形態のシリサイド合金膜（ＩｒＹｂシリサイド合金膜）のショットキー障壁高さは０．４７ｅＶであった。一方、比較例２のシリサイド合金膜（Ｉｒシリサイド合金膜）のショットキー障壁高さは０．８９ｅＶであった。比較例２のＩｒシリサイド膜は、Ｉｒの仕事関数が高いためにショットキー障壁高さが高い、ＩｒにＹｂを合金化する第４実施形態でショットキー障壁高さが低下することが確認された。
【００５７】
また、第４実施形態及び比較例２のシリサイド膜のシート抵抗を四探針測定法で測定したところ、第４実施形態が６３．０Ω／ｓｑであり、比較例２で６３．６Ω／ｓｑであったので、第４実施形態のシート抵抗はわずかながら低下することを確認した。
【００５８】
次に、第４実施形態のＩｒＹｂシリサイド合金膜のＸＲＤの結果を図１１に示す。このシリサイド合金膜は、混晶体であるＩｒｘＹｂｙＳｉ（ｙ＝ｚでありｘ＝１−ｚである）のピークの他、ＹｂとＩｒとの合金のピークが観察される。また、かすかにＹｂのシリサイド（Ｙｂ５Ｓｉ３）のピークも記録されているようである。本実施形態では、各シリサイドのピーク強度比（（Ｙ＋Ｚ）／Ｘ）は、０．０５程度であった。
【００５９】
尚、このＸＲＤで観察されたＩｒｘＹｂｙＳｉ混晶体は、Ｉｒのシリサイド（ＩｒＳｉ）の一部のＩｒサイトにＹｂが置換して形成された混晶体（Ｉｒ１−ｚＹｂｚＳｉ）であった。ここで、この混晶体がＩｒＳｉ斜方晶と同様の構造を有すると想定すると、合金膜の組成は、Ｉｒ：Ｙｂ：Ｓｉ＝４３．８：６．２:５０（原子比）であると推定された。
【００６０】
第５実施形態：この実施形態では、金属Ｍ１としてＰｄ（仕事関数：４．９ｅＶ）を、金属Ｍ２としてＹｂ（仕事関数：２．６ｅＶ）を適用したＰｄＹｂシリサイド合金膜（ＰｄｘＹｂｙＳｉ）を有するデバイスを製造した。第４実施形態と同様にして用意したＳｉ基板に、Ｙｂ薄膜を成膜した後にＰｄ薄膜を成膜し、熱処理してＰｄＹｂシリサイド合金膜を形成した。
【００６１】
Ｙｂ薄膜、Ｐｄ薄膜の形成は、Ｐｄ、Ｙｂそれぞれの金属からなるターゲットを使用した。Ｙｂターゲットは第４実施形態と同じものを使用した。また、大気溶解により得たＰｄ鋳造インゴットを熱間鍛造、熱間圧延し、レーザー切断後に、切削・研磨により最終仕上げしＰｄ溶解ターゲットを用意した。Ｙｂ薄膜及びＰｄ薄膜は、ＲＦマグネトロスパッタリングによりＫｒガス圧力０．６５Ｐａで成膜した。Ｙｂ薄膜の成膜条件は、室温、出力１８０Ｗとして膜厚６ｎｍのＹｂを成膜した。Ｙｂ成膜に続くＰｄ薄膜の成膜条件は、室温、出力８０Ｗとして１４ｎｍ成膜した。
【００６２】
第４実施形態と同様、Ｙｂ薄膜及びＰｄ薄膜の形成及びキャップ層の形成後、熱処理によりシリサイド化を行った。シリサイド化の条件は、処理温度として５００℃、処理雰囲気は窒素ガス中とし、処理時間を１分間とした。シリサイド化後、エッチングによりキャップ層と未反応金属を除去し、Ａｌ電極を形成してデバイスとした。
【００６３】
比較例３：第５実施形態に対する比較例として、Ｐｄ薄膜のみを形成し、これをシリサイド化してデバイスを製造した。Ｐｄ薄膜の成膜条件及びシリサイド化の条件等は、第５実施形態と同様とした。
【００６４】
図１２は、第５実施形態で製造したデバイス（ＰｄＹｂシリサイド合金膜）のＪ−Ｖ特性を示す。また、図１３は、比較例３のデバイスのＪ−Ｖ特性を示す。本実施形態のデバイスも、順方向・逆方向（プラス方向・マイナス方向）のいずれの電圧印加に対してもリニアな電流密度の上昇が見られた。これに対して比較例３のデバイスは、マイナス電位印加における電流密度の増加が見られなかった。
【００６５】
測定されたＪ−Ｖ特性から、第５実施形態のシリサイド合金膜（ＰｄＹｂシリサイド合金膜）のショットキー障壁高さは０．４ｅＶであった。一方、比較例３のシリサイド合金膜（Ｐｄシリサイド合金膜）のショットキー障壁高さは０．７３ｅＶであった。比較例３のＰｄシリサイド膜は、Ｐｄの仕事関数が高いためにショットキー障壁高さが高い、ＰｄにＹｂを合金化する第５実施形態でショットキー障壁高さが低下することが確認された。
【００６６】
また、第５実施形態及び比較例３のシリサイド膜のシート抵抗を四探針測定法で測定したところ、第５実施形態が２０．９Ω／ｓｑであり、比較例２で２７Ω／ｓｑであったので、第５実施形態のシート抵抗の低下が確認された。
【００６７】
次に、第５実施形態のＰｄＹｂシリサイド合金膜のＸＲＤの結果を図１４に示す。このシリサイド合金膜に、混晶体であるＰｄｘＹｂｙＳｉ（ｙ＝ｚでありｘ＝２−ｚである）のピークが観察された。かすかにＰｄのシリサイド（Ｐｄ２Ｓｉ）のピークも記録されているようである。本実施形態では、各シリサイドのピーク強度比（（Ｙ＋Ｚ）／Ｘ）は、０．０５程度であった。
【００６８】
尚、このＸＲＤで観察されたＰｄｘＹｂｙＳｉ混晶体は、Ｐｄのシリサイド（Ｐｄ２Ｓｉ）の一部のＰｄサイトにＹｂが置換して形成された混晶体（Ｐｄ２−ｚＹｂｚＳｉ）であった。ここで、この混晶体がＰｄ２Ｓｉ六方晶と同様の構造を有すると想定すると、合金膜の組成は、Ｐｄ：Ｙｂ：Ｓｉ＝５７．８：８．９:３３．３（原子比）であると推定された。
【００６９】
第６実施形態：本実施形態では、金属Ｍ１としてＰｄ（仕事関数：４．９ｅＶ）を、金属Ｍ２としてＥｒ（仕事関数：３．２ｅＶ）を適用したＰｄＥｒシリサイド合金膜（ＰｄｘＥｒｙＳｉ）を製造した。ここでは、ＰｄＥｒ合金からなる焼結ターゲットを使用し、ＰｄＥｒ合金薄膜を成膜した後、シリサイド化のための熱処理を行い、シリサイド化の成否を確認した。
【００７０】
ＰｄＥｒ合金からなる焼結ターゲットは、ＰｄＥｒ合金の微粉末を焼結したものである。ＰｄＥｒ合金粉末は、高純度のＰｄ及びＥｒの地金をアーク溶解で溶融・合金化しボタン状のインゴットを製造し、これを機械粉砕して粉末として製造されたものである。ここでの合金組成は、Ｐｄ：Ｅｒ＝３：２（ａｔ％）である。そして、この合金粉末をＨＩＰ装置にて、２５５ｋｇｆ／ｃｍ２、１１４０℃、１時間の条件で焼結して合金ターゲットとした（寸法：直径７６．０ｍｍ、厚さ３．０ｍｍ）。
【００７１】
ＰｄＥｒ合金薄膜の形成に際して、まず、ｎ−Ｓｉ（１００）基板について、表面を予備スパッタ（出力２００Ｗ、３０分間）してクリーニングし、洗浄した。その後、ＰｄＥｒ合金膜をスパッタリングした。このときの条件は、室温、出力８０Ｗ、０．６５Ｐａとし、スパッタリングガスをＫｒガスとした。そして、ＰｄＥｒ合金薄膜を２０ｎｍ成膜した。
【００７２】
ＰｄＥｒ合金薄膜の形成後、ＨｆＮキャップ層を形成し、熱処理してシリサイド化を行った。キャップ層の形成は、Ｈｆターゲットを用い、成膜雰囲気をＫｒ／Ｎ２とする反応性スパッタリング（ＲＦマグネトロスパッタリング、室温、出力２００Ｗ）にて成膜した（膜厚２０ｎｍ）。そして、シリサイド化は、処理温度として５５０℃とし、処理雰囲気は窒素ガス中とし、処理時間を３０分間とした。シリサイド化の処理後、エッチングによりキャップ層と未反応金属を除去した。
【００７３】
上記工程で製造されたＰｄＥｒシリサイド合金膜のＸＲＤの結果を図１５に示す。このシリサイド合金膜では、混晶体であるＰｄｘＥｒｙＳｉ（ｙ＝ｚでありｘ＝２−ｚである）の強いピークが観察された。また、ＰｄシリサイドとＥｒシリサイドのピークは極めて微弱であった。本実施形態では、各シリサイドのピーク強度比（（Ｙ＋Ｚ）／Ｘ）は、０．０１未満であった。尚、このＸＲＤで観察されたＰｄｘＥｒｙＳｉ混晶体は、Ｐｄのシリサイド（Ｐｄ２Ｓｉ）の一部のＰｄサイトにＥｒが置換して形成された混晶体（Ｐｄ２−ｚＥｒｚＳｉ）であった。ここで、この混晶体がＰｄ２Ｓｉ六方晶と同様の構造を有すると想定すると、合金膜の組成は、Ｐｄ：Ｅｒ：Ｓｉ＝４０：２６．７:３３．３（原子比）と推定された。
【産業上の利用可能性】
【００７４】
本発明に係るシリサイド合金膜は、仕事関数の相違する金属Ｍ１と金属Ｍ２とのシリサイドからなるものであり、熱的安定性が良好である上に、Ｓｉ基板に対してｍｉｄｇａｐ付近の仕事関数を有する。本発明は、ＭＯＳＦＥＴ等の各種半導体デバイスにおけるシリサイド電極の構成材料として好適である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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