(57)【要約】  本発明のＭＯＳＦＥＴ１００は、リアクトルと、電源と、ＭＯＳＦＥＴ１００と、整流素子とを備える電力変換回路に用いるＭＯＳＦＥＴであって、ｎ型コラム領域１１４及びｐ型コラム領域１１６を有し、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を備え、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量よりも高くなるように形成され、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域１１４の中央に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域が出現するように動作する。  本発明のＭＯＳＦＥＴによれば、ＭＯＳＦＥＴをターンオンしたときに、ＭＯＳＦＥＴに発振を生じ難くすることができ、かつ、整流素子のサージ電圧を低減することができる。
2018051512.tif 000002
【特許請求の範囲】
【請求項１】
リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御するＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備える電力変換回路に用いる前記ＭＯＳＦＥＴであって、
ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備え、
前記ｎ型コラム領域及び前記ｐ型コラム領域は、前記ｐ型コラム領域の不純物総量が前記ｎ型コラム領域の不純物総量よりも高くなるように形成され、
前記ＭＯＳＦＥＴをターンオンしたとき、平面的に見て前記ｎ型コラム領域の中央に、前記ｎ型コラム領域の中央以外の領域よりも電界強度が低い低電界領域が出現するように動作することを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ｐ型コラム領域の不純物総量は、前記ｎ型コラム領域の不純物総量の１．０５倍〜１．１５倍の範囲内にあることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記半導体基体は、前記ｎ型コラム領域の一部及び前記ｐ型コラム領域の全部の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ＭＯＳＦＥＴは、前記ソース領域と前記ｎ型コラム領域とに挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＭＯＳＦＥＴであることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項４】
前記半導体基体は、前記ｎ型コラム領域の表面のうち前記ベース領域が形成されていない部分に形成されたｎ型の表面高濃度拡散領域をさらに有することを特徴とする請求項３に記載のＭＯＳＦＥＴ。
【請求項５】
前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ＭＯＳＦＥＴは、
平面的に見て前記ｎ型コラム領域が位置する領域内に、前記ベース領域の最深部よりも深い深さ位置まで、前記ソース領域の一部が内周面に露出するように形成されたトレンチと、
前記トレンチの内周面に形成されたゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＭＯＳＦＥＴであることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項６】
前記半導体基体は、前記ベース領域の最底部よりも深く、かつ、前記トレンチの最底部よりも浅い領域に形成されたｎ型の高濃度不純物領域を有することを特徴とする請求項５に記載のＭＯＳＦＥＴ。
【請求項７】
前記ｐ型コラム領域は、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の幅が徐々に広くなっている構造を有することを特徴とする請求項１〜６のいずれかに記載のＭＯＳＦＥＴ。
【請求項８】
前記ｐ型コラム領域は、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の不純物濃度が徐々に高くなっている構造を有することを特徴とする請求項１〜６のいずれかに記載のＭＯＳＦＥＴ。
【請求項９】
リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する、請求項１〜８のいずれかに記載のＭＯＳＦＥＴと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
【請求項１０】
前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項９に記載の電力変換回路。
【請求項１１】
前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項９に記載の電力変換回路。
【請求項１２】
前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項９に記載の電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ及び電力変換回路に関する。
【背景技術】
【０００２】
従来、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。【０００３】
なお、本明細書中、スーパージャンクション構造とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造をいう。【０００４】
従来のＭＯＳＦＥＴ９００は、図１４に示すように、ｎ型コラム領域９１４及びｐ型コラム領域９１６、ｎ型コラム領域９１４の一部及びｐ型コラム領域９１６の全部の表面に形成されたｐ型のベース領域９１８、並びに、ベース領域９１８の表面に形成されたｎ型のソース領域９２０を有し、ｎ型コラム領域９１４及びｐ型コラム領域９１６でスーパージャンクション構造が構成されている半導体基体９１０と、ソース領域９２０とｎ型コラム領域９１４とに挟まれたベース領域９１８上にゲート絶縁膜９２４を介して形成されたゲート電極９２６とを備える。なお、図１４中、符号９３０はソース電極を示し、符号９３２はドレイン電極を示す。【０００５】
従来のＭＯＳＦＥＴ９００において、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、ｎ型コラム領域９１４の不純物総量がｐ型コラム領域９１６の不純物総量と等しくなるように形成されている。すなわち、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、チャージバランスが取れている。【０００６】
従来のＭＯＳＦＥＴ９００によれば、ｎ型コラム領域９１４及びｐ型コラム領域９１６でスーパージャンクション構造が構成されている半導体基体９１０を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２７３３５５号公報
【特許文献２】特開２０１２−１４３０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、従来のＭＯＳＦＥＴ９００は、上記したように低オン抵抗、かつ、高耐圧のスイッチング素子であるため、電力変換回路に用いられることが考えられる（例えば、特許文献２参照。）。しかしながら、従来のＭＯＳＦＥＴ９００を電力変換回路に用いると、ＭＯＳＦＥＴをターンオンしたときに、整流素子からＭＯＳＦＥＴに流入する逆回復電流に起因して、ＭＯＳＦＥＴに発振が生じ易くなったり、整流素子のサージ電圧が大きくなったりするおそれがあるという問題がある。【０００９】
そこで、本発明は、上記した問題を解決するためになされたものであり、ＭＯＳＦＥＴをターンオンしたときに、従来よりもＭＯＳＦＥＴに発振が生じ難くすることができ、かつ、従来よりも整流素子のサージ電圧を低減することができるＭＯＳＦＥＴを提供することを目的とする。また、このようなＭＯＳＦＥＴを用いた電力変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
［１］本発明のＭＯＳＦＥＴは、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御するＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備える電力変換回路に用いる前記ＭＯＳＦＥＴであって、ｎ型コラム領域及びｐ型コラム領域を有し、前記ｎ型コラム領域及び前記ｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備え、前記ｎ型コラム領域及び前記ｐ型コラム領域は、前記ｐ型コラム領域の不純物総量が前記ｎ型コラム領域の不純物総量よりも高くなるように形成され、前記ＭＯＳＦＥＴをターンオンしたとき、平面的に見て前記ｎ型コラム領域の中央に、前記ｎ型コラム領域の中央以外の領域よりも電界強度が低い低電界領域が出現するように動作することを特徴とする。【００１１】
なお、本明細書中において、「ｎ型コラム領域の中央」とは、平面的に見て、ｎ型コラム領域における向かい合う側壁の中間位置及びその周辺の領域のことをいう。
また、「ｎ型コラム領域及びｐ型コラム領域は、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも高くなるように形成され」とは、ｎ型コラム領域及びｐ型コラム領域は、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも高くなっていることを示し、言い換えると、ｎ型コラム領域及びｐ型コラム領域は、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも高くなっている構造を有することを示している。
さらにまた、「ＭＯＳＦＥＴをターンオンしたとき、（ＭＯＳＦＥＴが）平面的に見てｎ型コラム領域の中央に、ｎ型コラム領域の中央以外の領域よりも電界強度が低い低電界領域が出現するように動作する」とは、ＭＯＳＦＥＴをターンオンしたとき、（ＭＯＳＦＥＴが）平面的に見てｎ型コラム領域の中央に、ｎ型コラム領域の中央以外の領域よりも電界強度が低い低電界領域が出現するように（例えば、ｎ型コラム領域及びｐ型コラム領域の構造、大きさ、形状、不純物濃度等が）構成されていることを示している。
なお、本明細書においては、ｎ型コラム領域及びｐ型コラム領域の表面に他の構造（領域）が形成されていたとしても、当該他の構造（例えば、ベース領域、ソース領域、表面高濃度拡散領域等）が形成された部分もｎ型コラム領域及びｐ型コラム領域であるものとする。【００１２】
［２］本発明のＭＯＳＦＥＴにおいては、前記ｐ型コラム領域の不純物総量は、前記ｎ型コラム領域の不純物総量の１．０５倍〜１．１５倍の範囲内にあることが好ましい。【００１３】
［３］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記ｎ型コラム領域の一部及び前記ｐ型コラム領域の全部の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ＭＯＳＦＥＴは、前記ソース領域と前記ｎ型コラム領域とに挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極をさらに備えるプレーナーゲート型のＭＯＳＦＥＴであることが好ましい。【００１４】
［４］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記ｎ型コラム領域の表面のうち前記ベース領域が形成されていない部分に形成されたｎ型の表面高濃度拡散領域をさらに有することが好ましい。【００１５】
［５］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ＭＯＳＦＥＴは、平面的に見て前記ｎ型コラム領域が位置する領域内に、前記ベース領域の最深部よりも深い深さ位置まで、前記ソース領域の一部が内周面に露出するように形成されたトレンチと、前記トレンチの内周面に形成されたゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極とをさらに備えるトレンチゲート型のＭＯＳＦＥＴであることが好ましい。【００１６】
［６］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記ベース領域の最底部よりも深く、かつ、前記トレンチの最底部よりも浅い領域に形成されたｎ型の高濃度不純物領域を有することが好ましい。【００１７】
［７］本発明のＭＯＳＦＥＴにおいては、前記ｐ型コラム領域は、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の幅が徐々に広くなっている構造を有することが好ましい。【００１８】
［８］本発明のＭＯＳＦＥＴにおいては、前記ｐ型コラム領域は、前記ｐ型コラム領域の深部から表面に向かうに従って前記ｐ型コラム領域の不純物濃度が徐々に高くなっている構造を有することが好ましい。【００１９】
［９］本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する、請求項１〜８のいずれかに記載のＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。【００２０】
［１０］本発明の電力変換回路においては、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。【００２１】
［１１］本発明の電力変換回路においては、前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることが好ましい。【００２２】
［１２］本発明の電力変換回路においては、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
【発明の効果】
【００２３】
本発明のＭＯＳＦＥＴ及び電力変換回路によれば、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域の中央に、ｎ型コラム領域の中央以外の領域よりも電界強度が低い低電界領域が出現するように動作するため(後述する図４(ａ)参照。)、当該低電界領域の電子が移動し難くなり、単位時間当たりのドレイン電流の増加量を小さくすることができる。その結果、整流素子からの逆回復電流がＭＯＳＦＥＴに流入しても、ＭＯＳＦＥＴに発振を生じ難くすることができ、かつ、整流素子のサージ電圧を低減することができる。【００２４】
また、本発明のＭＯＳＦＥＴ及び電力変換回路によれば、ｎ型コラム領域及びｐ型コラム領域は、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも高くなるように形成されていることから、ＭＯＳＦＥＴをターンオフしたときに、（１）ｎ型コラム領域が空乏化し易くなるのでターンオフにかかる時間を短くすることができ、その結果、ターンオフ損失を小さくすることができ、また、（２）ｎ型コラム領域のホールをソース電極に引き抜き易くなるためアバランシェ破壊を起こり難くすることができる。【００２５】
さらにまた、本発明のＭＯＳＦＥＴ及び電力変換回路によれば、ｎ型コラム領域及びｐ型コラム領域が交互に配列されたスーパージャンクション構造を有するため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【図面の簡単な説明】
【００２６】
【図１】実施形態１に係る電力変換回路１を示す回路図である。
【図２】実施形態１に係るＭＯＳＦＥＴ１００を示す断面図である。
【図３】実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴをターンオンしたときのドレイン電流Ｉｄ、ドレイン・ソース間電圧Ｖｄｓ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。図３（ａ）はＭＯＳＦＥＴをターンオンしたときのドレイン電流Ｉｄ及びドレイン・ソース間電圧Ｖｄｓの時間推移シミュレーション結果を示すグラフであり、図３（ｂ）はＭＯＳＦＥＴをターンオンしたときのゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。なお、実施例に係るＭＯＳＦＥＴは、実施形態１に係るＭＯＳＦＥＴ１００であり、比較例に係るＭＯＳＦＥＴは、従来のＭＯＳＦＥＴ９００と同様に、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量と等しいＭＯＳＦＥＴである。電力変換回路１の電源電圧は３００Ｖである。
【図４】ＭＯＳＦＥＴをターンオンしたときのｎ型コラム領域１１４の電界強度を示す図である。図４（ａ）は図３（ａ）の（Ａ）の時点でのｎ型コラム領域１１４の電界強度を示す図であり、図４（ｂ）は図３（ａ）の（Ｂ）の時点でのｎ型コラム領域１１４の電界強度を示す図であり、図４（ｃ）は図３（ａ）の（Ｃ）の時点でのｎ型コラム領域１１４の電界強度を示す図である。なお、図４の下端は、低抵抗半導体層１１２とバッファ層１１３との境界面であり、図４の左右端は、ｐ型コラム領域１１６の向かい合う側壁の中間位置である。また、図４中、黒点線はｐ型コラム領域１１６及びベース領域１１８とｎ型コラム領域との境界を示し、白点線はキャリアが通常時の５％以下となる領域とそれ以外の領域との境界を示し、黒一点鎖線で囲まれた領域は低電界領域１３６を示す（図５において同じ。）。
【図５】ＭＯＳＦＥＴをターンオンしたときのｎ型コラム領域１１４の電子密度を示す図である。図５（ａ）は図３（ａ）の（Ａ）の時点でのｎ型コラム領域１１４の電子密度を示す図であり、図５（ｃ）は図３（ａ）の（Ｂ）の時点でのｎ型コラム領域１１４の電子密度を示す図であり、図５（ｄ）は図３（ａ）の（Ｃ）の時点でのｎ型コラム領域１１４の電子密度を示す図である。
【図６】ＭＯＳＦＥＴ１００がオフ状態のときの、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。図６（ａ）は電力変換回路１の動作状況を示す回路図であり、図６（ｂ）はＭＯＳＦＥＴ１００の動作状況を示す図であり、図６（ｃ）は整流素子３０の動作状況を示す図である（以下、図７〜図９について同じ。）。
【図７】ＭＯＳＦＥＴをターンオンしたときのターンオン期間前半の、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。
【図８】ＭＯＳＦＥＴをターンオンしたときのターンオン期間後半の、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。
【図９】ＭＯＳＦＥＴがオン状態のときの、電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作状況を示す図である。
【図１０】変形例１に係る電力変換回路２を示す回路図である。図１０中、符号４０は負荷を示し、符号５０はコンデンサを示す。
【図１１】変形例２に係る電力変換回路３を示す回路図である。図１１中、符号４０は負荷を示し、符号５０はコンデンサを示す。
【図１２】実施形態２に係るＭＯＳＦＥＴ１０２を示す断面図である。
【図１３】実施形態３に係る電力変換回路４を示す回路図である。
【図１４】従来のＭＯＳＦＥＴ９００を示す断面図である。なお、符号９１２は低抵抗半導体層を示す。
【発明を実施するための形態】
【００２７】
以下、本発明のＭＯＳＦＥＴ及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
【００２８】
［実施形態１］
１．実施形態１に係る電力変換回路１の構成及び動作について
実施形態１に係る電力変換回路１は、ＤＣ−ＤＣコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態１に係る電力変換回路１は、図１に示すように、リアクトル１０と、電源２０と、ＭＯＳＦＥＴ１００と、整流素子３０とを備える。ＭＯＳＦＥＴ１００は実施形態１に係るＭＯＳＦＥＴ１００である。
【００２９】
リアクトル１０は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
電源２０は、リアクトル１０に電流を供給する直流電源である。
ＭＯＳＦＥＴ１００は、電源２０からリアクトル１０に供給する電流を制御する。具体的には、ＭＯＳＦＥＴ１００は、ドライブ回路（図示せず）からＭＯＳＦＥＴ１００のゲート電極に印加される信号（例えばクロック信号）に応答してスイッチングし、オン状態になると、リアクトル１０と電源２０の負極との間を導通させる。ＭＯＳＦＥＴ１００の具体的な構成については、後述する。
整流素子３０は、電源２０からリアクトル１０に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子３０は、ライフタイムコントロールされたｐｉｎダイオードである。
【００３０】
電源２０の陽極（＋）は、リアクトル１０の一方端１２及び整流素子３０のカソード電極と電気的に接続されており、電源２０の負極（−）は、ＭＯＳＦＥＴ１００のソース電極と電気的に接続されている。また、ＭＯＳＦＥＴ１００のドレイン電極は、リアクトル１０の他方端１４及び整流素子３０のアノード電極と電気的に接続されている。
【００３１】
このような電力変換回路１において、ＭＯＳＦＥＴ１００がオフ状態のときには、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路を流れる電流が０になる（図６（ａ）参照。）。一方、リアクトル１０は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる（リアクトル１０に蓄積された電気エネルギーが放出される）。リアクトル１０の起電力により発生した電流は整流素子３０に向かい、整流素子３０に順方向電流が流れる（図６（ａ）参照。）。
また、ＭＯＳＦＥＴ１００がオン状態のときは、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され、当該電流経路に電流が流れる（図９（ａ）参照。）。このとき、リアクトル１０には電源２０の電気エネルギーが蓄積される。
なお、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、リアクトル１０に流れる電流量に等しい。そして、ＭＯＳＦＥＴ１００のスイッチング期間は短い（長く見積もっても１００ナノ秒）ため、その期間内においてリアクトル１０を流れる電流量はほとんど変化しない。従って、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、オフ状態、ターンオン期間、オン状態のいずれの場合でもほとんど変化しない。
【００３２】
２．実施形態１に係るＭＯＳＦＥＴ１００の構成について
実施形態１に係るＭＯＳＦＥＴ１００は、図２に示すように、半導体基体１１０と、ゲート絶縁膜１２４と、ゲート電極１２６と、層間絶縁膜１２８と、ソース電極１３０と、ドレイン電極１３２とを備えるプレーナーゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
【００３３】
半導体基体１１０は、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成され低抵抗半導体層１１２よりも不純物濃度が低いｎ型のバッファ層１１３、バッファ層１１３上に水平方向に沿って交互に配列されたｎ型コラム領域１１４及びｐ型コラム領域１１６と、ｎ型コラム領域１１４の一部及びｐ型コラム領域１１６の全部の表面に形成されたｐ型のベース領域１１８と、ベース領域１１８の表面に形成されたｎ型のソース領域１２０と、ｎ型コラム領域１１４の表面のうちベース領域１１８が形成されていない部分に形成されたｎ型の表面高濃度拡散領域１３４とを有し、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている。なお、バッファ層１１３及びｎ型コラム領域１１４は一体的に形成されており、バッファ層１１３とｎ型コラム領域１１４とでｎ型半導体層１１５を構成している。
【００３４】
半導体基体１１０において、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量よりも高くなるように形成されている。具体的には、ｐ型コラム領域１１６の不純物総量は、ｎ型コラム領域１１４の不純物総量の１．０５倍〜１．１５倍の範囲内にあり、例えば、１．１０倍である。
【００３５】
なお、「不純物総量」とは、ＭＯＳＦＥＴ内の構成要素（ｎ型コラム領域又はｐ型コラム領域）の不純物（ｎ型不純物又はｐ型不純物）の総量をいう。
【００３６】
ｐ型コラム領域１１６は、ｐ型コラム領域１１６の深部から表面に向かうに従ってｐ型コラム領域１１６の幅が徐々に広くなっている構造を有する。ｐ型コラム領域の不純物濃度は、深さによらず一定になっている。
【００３７】
ｎ型コラム領域１１４、ｐ型コラム領域１１６、ソース領域１２０及びゲート電極１２６はいずれも、平面的に見てストライプ状に形成されている。
【００３８】
低抵抗半導体層１１２の厚さは、例えば１００μｍ〜４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ｎ型半導体層１１５の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。ｎ型半導体層１１５の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ｐ型コラム領域１１６の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ベース領域１１８の最深部の深さ位置は、例えば１．０μｍ〜３．０μｍの範囲内にあり、ベース領域１１８の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。ソース領域１２０の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内にあり、ソース領域１２０の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。表面高濃度拡散領域１３４の最深部の深さ位置は、例えば１．０μｍ〜３．０μｍの範囲内にあり、表面高濃度拡散領域１３４の不純物濃度は、例えば１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。なお、ｎ型半導体層１１５及びｐ型コラム領域１１６は半導体基体１１０の表面が上端になっている。
【００３９】
ゲート電極１２６は、ソース領域１２０とｎ型コラム領域１１４とに挟まれたベース領域１１８上にゲート絶縁膜１２４を介して形成されている。ゲート絶縁膜１２４は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１２６は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
【００４０】
層間絶縁膜１２８は、ゲート電極１２６を覆うように形成されている。層間絶縁膜１２８は、ＣＶＤ法により形成されたＰＳＧ膜からなる。
【００４１】
ソース電極１３０は、ベース領域１１８、ソース領域１２０の一部、及び、層間絶縁膜１２８を覆うように形成され、ベース領域１１８及びソース領域１２０と電気的に接続されている。ドレイン電極１３２は、低抵抗半導体層１１２の表面上に形成されている。ソース電極１３０は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。ドレイン電極１３２は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
【００４２】
実施形態１に係るＭＯＳＦＥＴは、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域１１４の中央に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現するように（例えば、ｎ型コラム領域１１４及びｐ型コラム領域１１６の不純物濃度等が）構成されている。
【００４３】
低電界領域１３６は、平面的に見てゲート電極１２６直下（ゲート電極１２６の中央直下）に出現する。また、低電界領域１３６は、平面的に見て隣接するベース領域１１８の中間位置に位置する。低電界領域１３６においては、電子が滞留し、電子が拡散によってドレイン電極側へ移動する。
【００４４】
３．ＭＯＳＦＥＴをターンオンしたときのＭＯＳＦＥＴ１００の波形・動作について
実施形態１に係るＭＯＳＦＥＴを説明するために、まず比較例に係るＭＯＳＦＥＴを説明する。
比較例に係るＭＯＳＦＥＴは、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、ｎ型コラム領域及びｐ型コラム領域は、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量と等しくなるように形成されている点で実施形態１に係るＭＯＳＦＥＴ１００と異なる。
【００４５】
実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴ１００の代わりに比較例に係るＭＯＳＦＥＴを用いた場合、比較例に係るＭＯＳＦＥＴは、ＭＯＳＦＥＴをターンオンしたときに、ドレイン電流Ｉｄが比較的短期間（約０．０５ｕｓｅｃ）で約８．５Ａまで増加するように動作する（すなわち、ドレイン電流Ｉｄが急激に増加するように動作する。図３（ａ）の太点線参照。）。そして、比較例に係るＭＯＳＦＥＴは、ドレイン電流Ｉｄがピークに達した後にまず比較的大きい振幅で振動し、その後減衰しながら約６Ａで安定するように動作する。
また、比較例に係るＭＯＳＦＥＴは、ドレイン・ソース間電圧Ｖｄｓが３００Ｖから約５０Ｖ以下になるまで急激に低下するように動作する（図３（ａ）の細点線参照。）。
さらにまた、比較例に係るＭＯＳＦＥＴは、ゲート・ソース間電圧Ｖｇｓが、単調に増加し約６Ｖで安定するように動作する（図３（ｂ）の太点線参照。）。
【００４６】
これに対して、実施形態１に係るＭＯＳＦＥＴ１００（以下、実施例に係るＭＯＳＦＥＴという）を用いた実施形態１に係る電力変換回路１において、実施例に係るＭＯＳＦＥＴは、ＭＯＳＦＥＴをターンオンしたときに、ドレイン電流Ｉｄが、比較例に係るＭＯＳＦＥＴを用いた場合よりも比較的長期間（約０．０８ｕｓｅｃ）で約８Ａまで増加するように動作する（すなわち、ドレイン電流Ｉｄが緩やかに増加するように動作する。図３（ａ）の太実線参照。）。そして、実施例に係るＭＯＳＦＥＴは、ドレイン電流Ｉｄがピークに達した後にまず比較例に係るＭＯＳＦＥＴよりも小さい振幅で振動し、その後減衰しながら約６Ａで安定するように動作する。
また、実施例に係るＭＯＳＦＥＴは、ドレイン・ソース間電圧Ｖｄｓが、比較例に係るＭＯＳＦＥＴの場合よりも遅いタイミングで約５０Ｖ以下になるまで急激に低下するように動作する（図３（ａ）の細実線参照。）。
さらにまた、実施例に係るＭＯＳＦＥＴは、ゲート・ソース間電圧Ｖｇｓが、比較例に係るＭＯＳＦＥＴの場合と同様に、単調に増加し約６Ｖで安定するように動作する（図３（ｂ）の太実線参照。）。
【００４７】
実施例に係るＭＯＳＦＥＴは、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域１１４の中央（断面でみるとｎ型コラム領域１１４の中央における、ｎ型コラム領域１１４の表面付近）に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現するように動作する（図４（ａ）参照。）。低電界領域１３６は、ターンオン期間前半において、電子を滞留させ、電流の立ち上がりを抑える役割をする。ターンオン期間後半になると、ＭＯＳＦＥＴのドレイン・ソース間の電位差が減少するため、全体的に電界強度も小さくなるが、低電界領域１３６は周囲よりもなお電界強度が低い領域として、ターンオン期間前半とほぼ同じ位置に残り（図４（ｂ）参照。）、単位時間当たりの電流の増加率を抑える役割を続ける。
やがてターンオン期間が完了し定常状態になると（このとき、ドレイン電流Ｉｄがリンギングをした後、定常状態となる。）、ｎ型コラム領域１１４の上部中央に、周囲と比較して特に電界強度が小さい低電界領域はみられず、低電界領域１３６はターンオンの完了とほぼ同時に消滅する。なお、図４（ｃ）はターンオン期間末期の状態であるが、ドレイン・ソース間電圧が約２０Ｖ残っており、定常的なオン状態に入る直前である。低電界領域１３６は、周囲の電界強度に比べて差が小さくなり、消滅しつつあるが少し残っている。
【００４８】
実施例に係るＭＯＳＦＥＴは、上記したように、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域１１４の中央（断面でみるとｎ型コラム領域１１４の中央における、ｎ型コラム領域１１４の表面付近）に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現するように動作する（図４（ａ）参照。）。低電界領域１３６においては電子に働くクーロン力が小さいため、ソース電極から流入する電子は低電界領域１３６に滞留する（図５（ａ）参照。）。低電界領域１３６に滞留した電子は、電子密度の勾配によって拡散電流として流れることしかできず、低電界領域１３６のうち、ドレイン電極１３２に近い側（図４及び図５において下側）に、拡散によって少しずつ流出する。低電界領域１３６の外に出た電子は、そこに存在する電界によってドレイン電極１３２の方向に加速され、ドリフト電流として流れ、ドレイン電極１３２に達する。
ターンオン期間後半になると、低電界領域１３６に滞留する電子密度がさらに高くなり、電子密度の勾配も大きくなるため、低電界領域１３６から下方向（ドレイン電極の方向）に流出する拡散電流の量もターンオフ期間前半と比較して増える。低電界領域１３６の外に出た電子は、そこに存在する電界によって加速され、ドリフト電流として流れ、ドレイン電極１３２に達する。こうして、ｎ型コラム領域１１４においては、上部中央に低電界領域１３６が形成され、低電界領域１３６の下端からドレイン電極１３２にかけては、ドリフト電流の経路が形成される。（図５（ｂ）参照。）。なお、図４（ｂ）及び図５（ｂ）において、白点線の領域が、低電界領域１３６の下側（ドレイン電極側）に拡大しているのは、電流の増加によって、電子密度が通常時（無バイアス時）の５％を超える領域が広がったためである。
やがてターンオンが完了し定常状態になると、ドレイン・ソース間の電位差はＭＯＳＦＥＴのオン電圧に一致する。そして、ドレイン電極側からソース電極側に至るまで、ほぼ平均電界強度（オン電圧をｎ型コラム領域１１４の領域の深さで割り算したもの）に等しい均一な電界が生じ、電子はソース電極からドレイン電極までドリフト電流として流れることになる。
ターンオンが完了したオン状態においては、ターンオン期間と比較すると、ドレイン・ソース間の電位差が小さいため、平均電界強度も小さくなる。そして、ｎ型コラム領域１１４の上部中央に、周囲と比較して特に電界強度が小さい低電界領域はみられず、低電界領域１３６はターンオンの完了とほぼ同時に消滅する。ソース電極とドレイン電極１３２とがオン状態で導通するときには、電子が経路の全域にわたってドリフト電流として流れており、ｎ型コラム領域１１４の幅方向にも電子密度が高い領域が広がっている。なお、図５（ｃ）において、電子電流はｎ型コラム領域１１４の幅を広く使って流れており、定常的なオン状態に近づいている（図５（ｃ）参照。）。
【００４９】
４．電力変換回路１、ＭＯＳＦＥＴ１００及び整流素子３０の動作について
（１）オフ状態
電力変換回路１においては、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路に流れる電流が０になっている（図６（ａ）参照。）。一方、整流素子３０には、リアクトル１０の起電力により発生した電流が整流素子３０に向かい、整流素子３０に順方向電流が流れる。
ＭＯＳＦＥＴ１００においては、ゲート・ソース間電圧Ｖｇｓがゲート閾値電圧未満になるため、チャネルが消滅しておりドレイン電流Ｉｄが０になっている（図６（ｂ）参照。）。
整流素子３０においては、ホールがアノード電極側のｐ型半導体領域３２からカソード電極側のｎ型半導体領域３４へ移動し、電子がカソード電極側のｎ型半導体領域３４からアノード電極側のｐ型半導体領域３２へ移動する（図６（ｃ）参照。）。
【００５０】
（２）ターンオン期間前半
ＭＯＳＦＥＴをターンオンすると、電力変換回路１においては、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され、当該電流経路に電流が流れ始める（図７（ａ）参照。）。このとき、ＭＯＳＦＥＴ１００に流れる電流と同じ電流量だけ、整流素子３０に流れる順方向電流が減少し始める。ＭＯＳＦＥＴ１００を流れる電流と、整流素子３０を流れる電流の和は一定に保たれる。
ＭＯＳＦＥＴ１００においては、電子がソース電極１３０からソース領域１２０を経由してｎ型コラム領域１１４へと流入する。ここで、ＭＯＳＦＥＴ１００においては、平面的に見てｎ型コラム領域１１４の中央に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現しているため、ソース電極１３０側から流入した電子が低電界領域１３６で動き難くなり、低電界領域１３６に電子が滞留する(図７(ｂ)参照。)。ＭＯＳＦＥＴに流れる電流（ドレイン・ソース間電流）は、電子電流が担うため、上記のように電子の滞留が発生すると、ソースからドレインに達する電流に寄与する電子の個数が減る。その結果、時間当たりの電流の立ち上がりが悪くなる。すなわち、図３（ａ）に示す、本実施例のＩｄの単位時間当たりの増加率は、比較例のＩｄの単位時間当たりの増加率に比べて、小さくなる（図３（ａ）の太実線参照。）。
整流素子３０においては、ｐｎ接合を介して順方向に電流が流れていたが、アノード電極からカソード電極に拡散したホールの一部が、アノード電極に戻りはじめる。一方、カソード電極からアノード電極に拡散した電子の一部が、カソード電極に戻りはじめる。これらのキャリア(電子およびホール)の動きにより、順方向電流が減少する(図７(ｃ)参照。)。
【００５１】
（３）ターンオン期間後半
ターンオン期間後半になっても、電力変換回路１においては、ターンオン期間前半と同様に、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され続け、当該電流経路を流れる電流量がターンオン期間前半よりも増加する（図８（ａ）参照。）。
ＭＯＳＦＥＴ１００においては、ソース電極１３０から電子が流入し続け、低電界領域１３６に滞留している電子の電子密度が高くなる。そして、低電界領域１３６に滞留している電子が電子密度勾配により、低電界領域１３６の下側に流出し、低電界領域１３６から流出したあとは、電界によってドリフト電流としてドレイン電極側に向かって流れる（図８（ｂ）参照。）。
整流素子３０においては、ｐｎ接合面から空乏層が広がり始め、ホールがアノード電極からカソード電極へ移動できなくなるとともに電子がカソード電極からアノード電極へ移動できなくなる（図８（ｃ）参照。）。このとき、ホールがアノード電極側に移動するとともに電子がカソード電極側に移動し、逆回復電流が発生する（図８（ｃ）参照。）。
なお、比較例のＭＯＳＦＥＴの場合には、通常、ドレイン・ソース間の電位差によって、ドレイン・ソース間に、電界がほぼ一様に形成され、この電界によって電子がクーロン力を受け、電子がドリフト電流として流れる。これに対して、実施形態１に係るＭＯＳＦＥＴ１００の場合には、電子が低電界領域１３６に滞留し、電子が拡散電流として低電界領域１３６からドレイン電極に向かって流れ出し、低電界領域１３６を脱した後に電子がクーロン力を受け、電子がドリフト電流として流れる。従って、実施形態１に係るＭＯＳＦＥＴ１００の場合と比較例のＭＯＳＦＥＴの場合とは電流の流れ方が異なる。
【００５２】
（４）オン状態
ＭＯＳＦＥＴがオン状態となると、電力変換回路１においては、ターンオン期間後半と同様に、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され、当該電流経路に電流が流れ続ける（図９（ａ）参照。）。一方、整流素子３０には電流が流れない。
ＭＯＳＦＥＴ１００においては、低電界領域１３６に滞留した電子がドレイン電極に到達した状態となっており、ソース電極・ドレイン電極間が定常的に導通した状態となっている（図９（ｂ）参照。）。
整流素子３０においては、ターンオン期間後半と同様に、ｐｎ接合面から空乏層が広がり電流が流れない（図９（ｃ）参照。）。
【００５３】
５．実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１の効果について
実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域１１４の中央に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現するように動作するため、当該低電界領域１３６の電子が移動し難くなり、単位時間当たりのドレイン電流Ｉｄの増加量を小さくすることができる。その結果、整流素子３０からの逆回復電流がＭＯＳＦＥＴ１００に流入しても、ＭＯＳＦＥＴ１００に発振を生じ難くすることができ、かつ、整流素子３０のサージ電圧を低減することができる。
【００５４】
なお、実施形態１に係るＭＯＳＦＥＴ１００において、整流素子３０のサージ電圧を低減することができるのは以下の理由による。
ＭＯＳＦＥＴをターンオンしたときには、電力変換回路の配線部分の寄生インダクタンスに起因したサージ電圧が整流素子３０にかかるが、実施形態１に係るＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴをターンオンしたときに、上記したように単位時間当たりのドレイン電流Ｉｄの増加量が小さくなるため、整流素子３０にかかる電圧も比較的穏やかに増加するようになり、その結果、整流素子３０のサージ電圧を低減することができるからである。
これにより、実施形態１における整流素子３０は、電力変換回路に要求される整流素子のサージ電圧の規格を満たし易くなり、その結果、実施形態１に係るＭＯＳＦＥＴ１００及び実施形態１における整流素子３０は、様々な電力変換回路に適用可能なＭＯＳＦＥＴ及び整流素子となる。
【００５５】
また、実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、半導体基体１１０が、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量よりも高くなるように形成されている（ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量よりも高くなっている）ことから、ＭＯＳＦＥＴをターンオフしたときに、（１）ｎ型コラム領域１１４が空乏化し易くなるのでターンオフにかかる時間を短くすることができ、その結果、ターンオフ損失を小さくすることができ、また、（２）ｎ型コラム領域１１４のホールをソース電極１３０に引き抜き易くなるためアバランシェ破壊を起こり難くすることができる。
【００５６】
また、実施形態１に係るＭＯＳＦＥＴ及び電力変換回路によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を備えるため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【００５７】
また、実施形態１に係るＭＯＳＦＥＴには、ｐ型コラム領域１１６の不純物総量は、ｎ型コラム領域１１４の不純物総量の１．０５倍〜１．１５倍の範囲内にある。このような構成とすることにより、ＭＯＳＦＥＴをターンオンしたときに、ｎ型コラム領域１１４が空乏化し易くなるため、平面的に見てｎ型コラム領域１１４の中央にｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現し易くなり、かつ、ＭＯＳＦＥＴをターンオフしたときに、ＭＯＳＦＥＴの耐圧が高くなる。
【００５８】
なお、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域の不純物総量の１．０５倍〜１．１５倍となるように形成されているのは、以下の理由による。すなわち、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量の１．０５倍未満である場合には、ＭＯＳＦＥＴをターンオンしたときに、平面的に見てｎ型コラム領域１１４の中央に低電界領域１３６が出現し難くなるからであり、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量の１．１５倍を超える場合には、ＭＯＳＦＥＴをターンオフしたときに、ＭＯＳＦＥＴの耐圧を高くすることが難しいからである。この観点からいえば、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量の１．０５倍〜１．１２倍の範囲内にあることが好ましい。
【００５９】
また、実施形態１に係るＭＯＳＦＥＴによれば、ＭＯＳＦＥＴが、プレーナーゲート型のＭＯＳＦＥＴであるため、ＭＯＳＦＥＴをターンオンしたときに、低電界領域１３６がドレイン電極１３２から比較的遠い位置に出現するように動作する。このため、低電界領域１３６に滞留した電子が拡散によってドレイン電極１３２に到達するまでに時間がかかるため、ドレイン電流Ｉｄの増加率をより一層小さくすることができる。その結果、整流素子３０からの逆回復電流がＭＯＳＦＥＴ１００に流入しても、より確実にＭＯＳＦＥＴ１００に発振を生じ難くすることができ、かつ、整流素子３０のサージ電圧をより一層低減することができる。
【００６０】
また、実施形態１に係るＭＯＳＦＥＴによれば、半導体基体１１０は、ｎ型コラム領域１１４の表面のうちベース領域１１８が形成されていない部分に形成されたｎ型の表面高濃度拡散領域１３４を有するため、ＭＯＳＦＥＴをターンオンしたときに、ｎ型コラム領域１１４とベース領域１１８とのｐｎ接合面から形成されている空乏層が消滅し難くなる。このため、ｎ型コラム領域１１４に低電界領域１３６が形成され易くなる。
【００６１】
また、実施形態１に係るＭＯＳＦＥＴによれば、ｐ型コラム領域１１６においては、ｐ型コラム領域１１６の深さ方向において、ｐ型コラム領域１１６の深部から表面に向かうに従ってｐ型コラム領域１１６の幅が広くなっているため、ＭＯＳＦＥＴをターンオフしたときにゲート周辺のホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量を大きくすることができる。
【００６２】
実施形態１に係る電力変換回路１によれば、整流素子３０は、ファスト・リカバリー・ダイオードであるため、ターンオン時において、逆回復電流に起因した損失を小さくすることができる。
【００６３】
［変形例］
第１変形例に係る電力変換回路２及び第２変形例に係る電力変換回路３は、基本的には実施形態に係る電力変換回路１と同様の構成を有するが、各構成要素の位置関係が実施形態１に係る電力変換回路１の場合とは異なる。すなわち、第１変形例に係る電力変換回路２は、図１０に示すように、降圧チョッパ回路であり、第２変形例に係る電力変換回路３は、図１１に示すように、昇圧チョッパ回路である。
【００６４】
このように、第１変形例に係る電力変換回路２及び第２変形例に係る電力変換回路３は、各構成要素の位置関係が実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、ＭＯＳＦＥＴをターンオンしたときに、平面的に見てｎ型コラム領域１１４の中央に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現するように動作するため、低電界領域１３６の電子が移動し難くなり、単位時間当たりのドレイン電流Ｉｄの増加量を小さくすることができる。その結果、整流素子３０からの逆回復電流がＭＯＳＦＥＴ１００に流入しても、ＭＯＳＦＥＴ１００に発振を生じ難くすることができ、かつ、整流素子３０のサージ電圧を低減することができる。
【００６５】
［実施形態２］
実施形態２に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、プレーナーゲート型のＭＯＳＦＥＴではなく、トレンチゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０２においては、図１２に示すように、半導体基体１１０は、ｎ型コラム領域１１４及びｐ型コラム領域１１６の表面に形成されたｐ型のベース領域１１８と、ベース領域１１８の表面に形成されたｎ型のソース領域１２０とを有し、実施形態２に係るＭＯＳＦＥＴ１０２は、平面的に見てｎ型コラム領域１１４が位置する領域内に、ベース領域１１８の最深部よりも深い深さ位置まで、ソース領域１２０の一部が内周面に露出するように形成されたトレンチ１３８と、トレンチ１３８の内周面に形成されたゲート絶縁膜１４０を介してトレンチ１３８の内部に埋め込まれてなるゲート電極１４２とをさらに備えるトレンチゲート型のＭＯＳＦＥＴである。
【００６６】
実施形態２に係るＭＯＳＦＥＴ１０２において、半導体基体１１０は、ベース領域１１８の最底部よりも深く、かつ、トレンチ１３８の最底部よりも浅い領域に形成された高濃度不純物領域１４４をさらに有する。高濃度不純物領域１４４の不純物濃度は、ｎ型コラム領域１１４の不純物濃度よりも高い。
【００６７】
実施形態２に係るＭＯＳＦＥＴ１０２において、ＭＯＳＦＥＴをターンオンしたときに、低電界領域１３６は、トレンチ１３８の下側に出現する。
【００６８】
このように、実施形態２に係るＭＯＳＦＥＴ１０２は、プレーナーゲート型のＭＯＳＦＥＴではなく、トレンチゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域１１４の中央に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現するように動作するため、低電界領域１３６の電子が移動し難くなり、単位時間当たりのドレイン電流Ｉｄの増加量を小さくすることができる。その結果、整流素子３０からの逆回復電流がＭＯＳＦＥＴ１００に流入しても、ＭＯＳＦＥＴ１００に発振を生じ難くすることができ、かつ、整流素子３０のサージ電圧を低減することができる。
【００６９】
また、実施形態２に係るＭＯＳＦＥＴ１０２によれば、半導体基体１１０は、ベース領域１１８の最底部よりも深く、かつ、トレンチ１３８の最底部よりも浅い領域に形成された高濃度不純物領域１４４を有するため、ＭＯＳＦＥＴをターンオンしたときに、ｎ型コラム領域１１４とベース領域１１８とのｐｎ接合面から形成されている空乏層が消滅し難くなる。このため、ｎ型コラム領域１１４に低電界領域１３６が出現し易くなる。
【００７０】
なお、実施形態２に係るＭＯＳＦＥＴ１０２は、プレーナーゲート型のＭＯＳＦＥＴではなく、トレンチゲート型のＭＯＳＦＥＴである点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
【００７１】
［実施形態３］
実施形態３に係る電力変換回路４は、基本的には実施形態１に係る電力変換回路１と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態３に係る電力変換回路４は、図１３に示すように、ＭＯＳＦＥＴとして、４つのＭＯＳＦＥＴ１００を備え、整流素子として、各ＭＯＳＦＥＴの内蔵ダイオードを備えるフルブリッジ回路である。
【００７２】
このように、実施形態３に係る電力変換回路４は、電力変換回路がフルブリッジ回路である点で実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、ＭＯＳＦＥＴをターンオンしたとき、平面的に見てｎ型コラム領域１１４の中央に、ｎ型コラム領域１１４の中央以外の領域よりも電界強度が低い低電界領域１３６が出現するように動作するため、低電界領域１３６の電子が移動し難くなり、単位時間当たりのドレイン電流Ｉｄの増加量を小さくすることができる。その結果、整流素子３０からの逆回復電流がＭＯＳＦＥＴ１００に流入しても、ＭＯＳＦＥＴ１００に発振を生じ難くすることができ、かつ、整流素子３０のサージ電圧を低減することができる。
【００７３】
また、実施形態３に係る電力変換回路４によれば、整流素子が、ＭＯＳＦＥＴの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
【００７４】
なお、実施形態３に係る電力変換回路４は、電力変換回路がフルブリッジ回路である点以外の点においては実施形態１に係る電力変換回路１と同様の構成を有するため、実施形態１に係る電力変換回路１が有する効果のうち該当する効果を有する。
【００７５】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【００７６】
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【００７７】
（２）上記各実施形態においては、ｐ型コラム領域１１６を、ｐ型コラム領域１１６の深部から表面に向かうに従ってｐ型コラム領域１１６の幅が徐々に広くなっている構造としたが、本発明はこれに限定されるものではない。ｐ型コラム領域１１６を、ｐ型コラム領域１１６の深さ方向に沿ってｐ型コラム領域１１６の幅が一定となる構造としてもよい。
【００７８】
（３）上記各実施形態においては、ｐ型コラム領域１１６においては、ｐ型コラム領域１１６の不純物濃度を深さによらず一定としたが、本発明はこれに限定されるものではない。ｐ型コラム領域においては、ｐ型コラム領域の深部から表面に向かうに従ってｐ型コラム領域の不純物濃度を徐々に高くしてもよい。このような構成とすることにより、Ｌ負荷アバランシェ破壊耐量を大きくすることができる、という効果を得ることができる。
【００７９】
（４）上記各実施形態においては、ｎ型コラム領域１１４、ｐ型コラム領域１１６、ゲート電極１２６を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４、ｐ型コラム領域１１６、ゲート電極１２６を平面的に見て、円状（立体的に見て柱状）、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
【００８０】
（５）上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
【００８１】
（６）上記実施形態１〜３においては、電力変換回路として、チョッパ回路を用い、実施形態４においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、ＲＣＣ回路、フォワードコンバータ、フライバックコンバータその他の回路を用いてもよい。
【００８２】
（７）上記実施形態１及び２においては、整流素子として、ｐｉｎダイオードを用い、実施形態３においては、ＭＯＳＦＥＴの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、ＪＢＳ、ＭＰＳその他のファスト・リカバリー・ダイオード、シリコンカーバイド・ショットキーバリアダイオードその他のダイオードを用いてもよい。
【００８３】
（８）上記実施形態３においては、整流素子として、ＭＯＳＦＥＴの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる等の場合には、ＭＯＳＦＥＴと並列に別途整流素子を接続してもよい。
【符号の説明】
【００８４】
１，２，３，４…電力変換回路、１０…リアクトル、１２…第１端子、１４…第２端子、２０…電源、３０…整流素子、４０…負荷、５０…コンデンサ、１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１０２…ＭＯＳＦＥＴ、１１０…半導体基体、１１２…低抵抗半導体層、１１３…バッファ層、１１４…ｎ型コラム領域、１１５…ｎ型半導体層、１１６…ｐ型コラム領域、１１８…ベース領域、１２０…ソース領域、１２２…トレンチ、１２４，１４０…ゲート絶縁膜、１２６，１４２…ゲート電極、１２８…層間絶縁膜、１３０…ソース電極、１３２…ドレイン電極、１３４…表面高濃度拡散領域、１３６…低電界領域、１３８…トレンチ、１４４…高濃度不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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