(57)【要約】  半導体装置において、ノーマリオフ動作にて十分に大きなドレイン電流を得ることが可能な技術を提供することを目的とする。半導体装置は、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層３ａと、チャネル層３ａの表面側に互いに離間して形成されたソース電極５およびドレイン電極６と、チャネル層３ａの表面のうちの少なくともソース電極５およびドレイン電極６の下方部分からチャネル層３ａ内部に向けて互いに離間して形成された高濃度ｎ型不純物領域７，８と、高濃度ｎ型不純物領域７，８間におけるチャネル層３ａの表面を覆うように形成されたゲート絶縁膜層９ａと、ゲート絶縁膜層９ａの表面に形成されたゲート電極１０とを備え、オン時のソース電極５およびドレイン電極６間の電流密度が１０ｍＡ／ｍｍ以上である。
2018037530.tif 000002
【特許請求の範囲】
【請求項１】
Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層と、
前記チャネル層の表面側に互いに離間して形成された第１，第２電極と、
前記チャネル層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、
前記ゲート絶縁膜層の表面に形成されたゲート電極と、
を備え、
オン時の前記第１，第２電極間の電流密度が１０ｍＡ／ｍｍ以上である、半導体装置。
【請求項２】
Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層と、
前記チャネル層の表面側と裏面側に互いに離間して形成された第１，第２電極と、
前記チャネル層の表面のうちの少なくとも前記第１電極の下方部分から前記チャネル層内部に向けて形成された第１ｎ型不純物領域と、
前記チャネル層の表面のうちの前記第１ｎ型不純物領域に隣接する部分を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、
前記ゲート絶縁膜層の表面に形成されたゲート電極と、
を備え、
オン時の前記第１，第２電極間の電流密度が１０ｍＡ／ｍｍ以上である、半導体装置。
【請求項３】
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦x2≦１、０≦y2≦１）からなるバリア層をさらに備え、
前記ゲート絶縁膜層は、前記バリア層を介して前記チャネル層の表面を覆い、かつ、前記バリア層のバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなる、請求項１記載の半導体装置。
【請求項４】
前記第１，第２ｎ型不純物領域のうちの少なくとも前記バリア層よりも厚い表面側の領域は、前記バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなる、請求項３記載の半導体装置。
【請求項５】
前記バリア層の厚さは２ｎｍ以下である、請求項３または請求項４記載の半導体装置。
【請求項６】
前記第１，第２ｎ型不純物領域の表面側の領域は、前記バリア層と前記チャネル層との相互拡散層からなる、請求項３記載の半導体装置。
【請求項７】
前記第１，第２電極および前記ゲート電極に電圧が印加されていない状態において、前記第１，第２ｎ型不純物領域間における前記チャネル層と前記バリア層とのヘテロ界面における伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態である、請求項３から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項３から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
基板上にＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層を生成するチャネル層生成工程と、
前記チャネル層の表面から前記チャネル層内部に向けて互いに離間して第１，第２ｎ型不純物領域を形成する第１，第２ｎ型不純物領域形成工程と、
前記第１，第２ｎ型不純物領域の表面に第１，第２電極をそれぞれ形成する第１，第２電極生成工程と、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層を形成するゲート絶縁膜層形成工程と、
前記ゲート絶縁膜層の表面にゲート電極を生成するゲート電極生成工程と、
前記ゲート絶縁膜層形成工程または前記ゲート電極生成工程の後、前記ゲート絶縁膜層に対して熱処理を実施する熱処理工程と、
を備えた、半導体装置の製造方法。
【請求項１０】
前記半導体装置の製造方法は、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層を生成するバリア層生成工程をさらに備え、
前記ゲート絶縁膜層は、前記バリア層を介して前記チャネル層の表面を覆い、かつ、前記バリア層のバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなる、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１，第２ｎ型不純物領域形成工程において、前記第１，第２ｎ型不純物領域はイオン注入法により形成された、請求項９から請求項１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物を含む半導体からなる電界効果型トランジスタなどの半導体装置の構造、およびその製造方法に関するものである。
【背景技術】
【０００２】
従来の窒化物を含む半導体からなる電界効果型トランジスタでは、基板上にＧａＮチャネル層、ＡｌＧａＮバリア層が順に形成され、その上にソース電極、ドレイン電極、およびゲート電極が形成されている。ソース電極およびドレイン電極の下側に位置する、チャネル層およびバリア層には高濃度ｎ型不純物領域が形成されている。その高濃度ｎ型不純物領域に挟まれた高濃度ｎ型不純物領域が形成されていないＡｌＮバリア層上には、その領域を覆うようにＡｌＧａxＯyからなるゲート絶縁膜が形成され、さらに絶縁膜上にゲート電極が形成されている。例えば、特許文献１に記載の窒化物半導体からなるヘテロ接合電界効果型トランジスタが、上記の構造である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３０５８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物半導体からなるヘテロ接合電界効果型トランジスタをスイッチング素子等に用いる場合には、ノーマリオフ動作することが望ましい。特許文献１に記載された構造でも、ゲート電極の下側のＡｌＧａＮバリア層とＧａＮチャネル層のヘテロ界面に、二次元電子ガスが発生しないようにすることができれば、ノーマリオフ動作にて十分なドレイン電流を得ることが可能となる。つまり、ゲート電極の下側のチャネル層とバリア層とのヘテロ界面における伝導帯下端のエネルギーがフェルミエネルギーよりも高い状態になるように設計した上で、ＡｌＧａxＯy等からなるゲート絶縁膜とＡｌＧａＮバリア層との界面に界面トラップが存在しない理想的な界面を形成できれば、ノーマリオフ動作にて十分なドレイン電流を得ることが可能となる。【０００５】
しかしながら、特許文献１に記載されたように、ＡｌＧａＮバリア層上にゲート絶縁膜を堆積しただけの単純なプロセスでトランジスタを作製した場合には、ゲート絶縁膜とバリア層との界面に高濃度の界面トラップ準位が形成される。これにより、ゲート電圧によるドレイン電流の制御性が落ちることから、ノーマリオフ動作にて十分なドレイン電流が得られないという問題がある。【０００６】
そこで、本発明は、半導体装置において、ノーマリオフ動作にて十分に大きなドレイン電流を得ることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層と、前記チャネル層の表面側に互いに離間して形成された第１，第２電極と、前記チャネル層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、前記第１，第２ｎ型不純物領域間における前記チャネル層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、前記ゲート絶縁膜層の表面に形成されたゲート電極とを備え、オン時の前記第１，第２電極間の電流密度が１０ｍＡ／ｍｍ以上である。
【発明の効果】
【０００８】
本発明によれば、オン時の第１，第２電極間の電流密度が１０ｍＡ／ｍｍ以上であるため、ゲート電極によるドレイン電流の制御性が向上し、ノーマリオフ動作にて十分なドレイン電流を得ることが可能となる。【０００９】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の構造の一例を示す図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す図である。
【図８】熱処理を実施せずに作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。
【図９】ゲート絶縁膜を堆積した後に、７００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。
【図１０】ゲート電極の形成後に、７００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。
【図１１】０℃〜８００℃の温度にて熱処理を実施して作製された半導体装置におけるドレイン電流の熱処理温度依存性を示すグラフである。
【図１２】オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、熱処理を実施せずに作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。
【図１３】オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、５００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。
【図１４】オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、ゲート電極の形成後に、５００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。
【図１５】オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、０℃〜８００℃の温度にて熱処理を実施して作製された半導体装置におけるドレイン電流の熱処理温度依存性を示すグラフである。
【図１６】実施の形態２に係る半導体装置の構造の一例を示す図である。
【図１７】実施の形態３に係る半導体装置の構造の一例を示す図である。
【図１８】実施の形態４に係る半導体装置の構造の一例を示す図である。
【図１９】実施の形態６に係る半導体装置の構造の一例を示す図である。
【図２０】実施の形態６に係る半導体装置の構造の他の例を示す図である。
【図２１】実施の形態７に係る半導体装置の構造の一例を示す図である。
【図２２】実施の形態７に係る半導体装置の構造の他の例を示す図である。
【図２３】実施の形態８に係る半導体装置の構造の一例を示す図である。
【図２４】実施の形態８に係る半導体装置の構造の他の例を示す図である。
【図２５】実施の形態８に係る半導体装置の構造の他の例を示す図である。
【図２６】実施の形態９に係る半導体装置の構造の一例を示す図である。
【図２７】実施の形態１０に係る半導体装置の構造の一例を示す図である。
【図２８】実施の形態１０に係る半導体装置の構造の他の例を示す図である。
【図２９】実施の形態１１に係る半導体装置の構造の一例を示す図である。
【図３０】実施の形態１１に係る半導体装置の構造の他の例を示す図である。
【図３１】実施の形態１１に係る半導体装置の構造の他の例を示す図である。
【図３２】実施の形態１２に係る半導体装置の構造の一例を示す図である。
【図３３】実施の形態１２に係る半導体装置の構造の他の例を示す図である。
【図３４】実施の形態１２に係る半導体装置の構造の他の例を示す図である。
【図３５】変形例に係る半導体装置の構造の一例を示す図である。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置の構造の一例を示す図である。半導体装置は、例えば、窒化物半導体からなるヘテロ接合電界効果型トランジスタである。
【００１２】
図１に示すように、半導体装置は、基板１、バッファ層２、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層３ａ、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦x2≦１、０≦y2≦１）からなるバリア層４ａ、第１電極としてのソース電極５、第２電極としてのドレイン電極６、第１ｎ型不純物領域としての高濃度ｎ型不純物領域７、第２ｎ型不純物領域としての高濃度ｎ型不純物領域８、ゲート絶縁膜層９ａ、ゲート電極１０、および素子分離領域１１を備えている。
【００１３】
最下層は基板１であり、基板１の表面にバッファ層２を介して、ノンドープのＧａＮからなるチャネル層３ａと、チャネル層３ａとヘテロ接合を形成するノンドープのＡｌＮからなるバリア層４ａが形成されている。なお、ＧａＮは、Ａｌx1Ｇａ1-x1Ｎにおいてx1＝０、y1＝０としたものである。ＡｌＮは、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ｎにおいてx2＝１、y2＝０としたものである。
【００１４】
チャネル層３ａの表面側に互いに離間してソース電極５およびドレイン電極６が形成されている。より具体的には、チャネル層３ａの表面側における、図１の紙面に向かって左側部分にソース電極５が形成されている。また、チャネル層３ａの表面側における、図１の紙面に向かって右側部分にドレイン電極６が形成されている。また、図１の紙面に向かって中央部分にゲート電極１０が形成されている。
【００１５】
ソース電極５およびドレイン電極６の下側には、Ｓｉが高濃度で含まれる高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８がそれぞれバリア層４ａよりも深い位置まで形成されている。すなわち、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８は、チャネル層３ａの表面のうちの少なくともソース電極５およびドレイン電極６の下方部分からチャネル層３ａの内部に向けて互いに離間して形成されている。バリア層４ａは、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８との間におけるチャネル層３ａの表面に形成されている。
【００１６】
素子分離領域１１は、基板１の表面にバッファ層２を介して、図１の紙面に向かって左右両端部に形成されている。ゲート絶縁膜層９ａは、ＡｌＯaからなり、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８との間におけるチャネル層３ａの表面を覆うように形成されている。本構造において、ゲート絶縁膜層９ａは、チャネル層３ａの表面全体および素子分離領域１１の表面を覆うように形成されている。また、ゲート電極１０は、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８との間に挟まれたバリア層４ａの表面全体を覆うように形成されている。
【００１７】
また、平衡状態における、ゲート電極１０の下側のチャネル層３ａとバリア層４ａとのヘテロ界面における伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態となっている。ここで、平衡状態とは、各電極に電圧が印加されていない状態である。また、各電極とは、ソース電極５、ドレイン電極６、およびゲート電極１０である。図１に示す構造では、例えば、ノンドープのＡｌＮからなるバリア層４ａの厚さを１ｎｍとすれば、平衡状態において、ゲート電極１０の下側のチャネル層３ａとバリア層４ａとのヘテロ界面における伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態となる。
【００１８】
本構造において、チャネル領域におけるバリア層４ａとゲート絶縁膜層９ａとの界面の界面トラップ準位の濃度が低い理想的な状態である場合には、このような構造にすることによって、ノーマリオフ動作が実現される。この界面トラップ準位の濃度が低ければ低いほど、ゲート電圧によるドレイン電流の制御性が向上し、大きなドレイン電流が得られる。ここで、チャネル領域とは、ゲート電極１０の下側の高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８との間に挟まれた領域である。
【００１９】
次に、実施の形態１に係る半導体装置の製造方法について説明する。図２〜図７は、実施の形態１に係る半導体装置の製造方法を示す図である。
【００２０】
最初に、図２に示すように、基板１の表面にＭＯＣＶＤ法またはＭＢＥ法などのエピタキシャル成長法を用いることで、バッファ層２、チャネル層３ａ、およびバリア層４ａをそれぞれ下から順に成長させる。なお、図２に示すチャネル層３ａを成長させる工程をチャネル層生成工程、バリア層４ａを成長させる工程をバリア層生成工程という。
【００２１】
図３に示すように、レジストパターン等をマスクとして、イオン注入法を用いて、注入ドーズ量１×１０15（ｃｍ-2）、注入エネルギー５０（ｋｅＶ）の条件で、Ｓｉイオンを所望の領域に打ち込む。その後、ＲＴＡ(Rapid Thermal Annealing)法を用いて１１５０℃の温度で熱処理を行ない、ドーピングしたＳｉイオンを活性化させて、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８を形成する。なお、図３に示す工程を第１，第２ｎ型不純物領域形成工程という。
【００２２】
図４に示すように、蒸着/リフトオフ法を用いて金属の多層膜からなるソース電極５およびドレイン電極６を高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８の表面にそれぞれ形成する。なお、図４に示す工程を第１，第２電極生成工程という。
【００２３】
図５に示すように、トランジスタを作製する領域外のチャネル層３ａおよびバリア層４ａに、イオン注入法を用いて素子分離領域１１を形成する。
【００２４】
図６に示すように、酸素プラズマを酸素供給源とした原子層堆積法を用いてＡｌＯaからなるゲート絶縁膜層９ａを堆積する。なお、図６に示す工程をゲート絶縁膜層形成工程という。
【００２５】
図７に示すように、蒸着/リフトオフ法を用いて金属膜からなるゲート電極１０を形成する。なお、図７に示す工程をゲート電極生成工程という。以上の説明では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、フィールドプレート電極、配線、エアブリッジ、およびバイアホール等の形成プロセスを経てデバイスとして用いられる。また、図１に示す半導体装置を作製するためにさらに熱処理が実施されるが、その詳細については後述する。
【００２６】
次に、熱処理を実施しない場合と実施した場合に作製された半導体装置におけるドレイン電流−ゲート電圧特性、およびドレイン電流の熱処理温度依存性について説明する。図８は、熱処理を実施せずに作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。なお、作製された素子は単フィンガー型であり、ゲート電極幅およびチャネル長はそれぞれ１００μｍ、１μｍである。また、チャネル長とは、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８との間の距離である。
【００２７】
図８に示すように、この製造プロセスにて作製された半導体装置では、ノーマリオフ型の動作はするものの、得られたドレイン電流は５０μＡ／ｍｍにも満たない非常に小さな値であった。これは、バリア層４ａとゲート絶縁膜層９ａとの界面に高濃度の界面トラップ準位が形成されているために、十分に高いゲート電圧によるドレイン電流の制御性が得られていないためと考えられる。
【００２８】
本実施の形態に係る半導体装置の製造方法は、図６に示すゲート絶縁膜層９ａを堆積後にＲＴＡ法等の熱処理を行うことを特徴とする。すなわち、ゲート絶縁膜層９ａの堆積後またはゲート電極１０の形成後に熱処理を実施する。なお、この工程を熱処理工程という。以下、熱処理工程の詳細について説明する。
【００２９】
図９は、ゲート絶縁膜層９ａを堆積した後に、７００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。なお、ゲート電極幅とチャネル長は、図８の場合と同じである。
【００３０】
図９に示すように、ゲート絶縁膜層９ａの堆積後に７００℃の熱処理を実施することによって、１０ｍＡ／ｍｍを超えるドレイン電流が得られた。なお、この場合もノーマリオフ動作している。このようにドレイン電流が増加した要因として、チャネル領域におけるバリア層４ａとゲート絶縁膜層９ａとの界面に形成された界面トラップ準位が熱処理によって低減されたことが挙げられる。界面トラップ準位が界面のダングリングボンドによって形成されていると仮定すると、熱処理によってダングリングボンドが再結合化し、それによって界面トラップ準位が減少したと説明できる。
【００３１】
図１０は、ゲート電極１０の形成後に、７００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。図１１は、０℃〜８００℃の温度にて熱処理を実施して作製された半導体装置におけるドレイン電流の熱処理温度依存性を示すグラフである。なお、図１０と図１１において、ゲート電極幅とチャネル長は、図８の場合と同じである。
【００３２】
図１０に示すように、ゲート電極１０の形成後に７００℃の熱処理を実施することによって、ドレイン電流はさらに増加し、０．４Ａ／ｍｍという十分に高い電流値が得られた。なお、この場合もノーマリオフ動作している。また、このように十分に高いドレイン電流が得られるのは、６５０℃よりも高温で熱処理した場合であり、さらに７５０℃よりも高温では十分に高いドレイン電流は得られなかった。このように６５０℃〜７５０℃の熱処理によってドレイン電流が増加した要因としては、上記のゲート絶縁膜層９ａ堆積後の熱処理の場合と同様に界面トラップ準位の減少で説明できる。ゲート電極１０の形成後の熱処理の方がドレイン電流の増加量が大きいのは、減少した界面トラップ準位の量が多いためと言える。
【００３３】
ゲート電極１０を形成することによって、ゲート電極１０の下側のバリア層４ａおよびゲート絶縁膜層９ａのエネルギーバンド構造が変化し、ダングリングボンドの再結合化が促進されたために、界面トラップ準位の減少量が増えたと考えられる。なお、７５０℃よりも高温で熱処理した場合にドレイン電流が減少した要因としては、ゲート絶縁膜層９ａおよびバリア層４ａ間の界面だけではなく、これらのバルク間で相互反応が起きたことで逆に界面およびバルク中のトラップ準位が増加したことが考えられる。一般的に、ＳｉまたはＧａＡｓを用いた半導体装置では、図１に示すようなゲート電極と半導体層との間に絶縁膜を挟んだ構造とした場合に、５００℃を超えるような高温で熱処理を実施すると、絶縁膜と半導体層が相互に反応し、それによってゲートリーク電流の増加といった悪影響が生じる。そのため、絶縁膜を堆積した後に５００℃を超えるような高温での熱処理が実施されることは少ない。
【００３４】
しかしながら、本構造では、６５０℃〜７５０℃の熱処理では、ドレイン電流が向上したことを除き、その他の特性に大きな変化は見られなかった。これは窒化物半導体のようなワイドギャップ半導体では、原子間の結合力が強く、熱処理による状態の変化が、界面準位が形成される絶縁膜と半導体の界面近傍でのみ生じているためと考えられる。つまり、このような熱処理の効果は、窒化物半導体に特有であると言える。
【００３５】
なお、上記ではゲート絶縁膜層９ａの堆積後またはゲート電極１０の形成後のいずれかに熱処理を行う場合について示したが、ゲート絶縁膜層９ａの堆積後およびゲート電極１０の形成後の両方で熱処理を行ってもよい。
【００３６】
熱処理によるドレイン電流の増加は、オゾンを酸素供給源とした原子堆積法を用いてＡｌＯxを堆積した場合にも、以下に示すように得られた。図１２は、オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、熱処理を実施せずに作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。なお、ゲート電極幅とチャネル長は、図８の場合と同じである。図１２に示すように、図８に示した特性と比べると、電流値は多いものの、得られた電流値は３ｍＡ／ｍｍに満たない小さな値であった。
【００３７】
図１３は、オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、５００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。なお、ゲート電極幅とチャネル長は、図８の場合と同じである。酸素プラズマを酸素供給源とした場合と同様に、熱処理を実施することによってドレイン電流は増加し、６０ｍＡ／ｍｍ程度の値が得られた。
【００３８】
さらに、図１４は、オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、ゲート電極１０の形成後に、５００℃の温度にて熱処理を実施して作製された半導体装置における、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を示すグラフである。また、図１５は、オゾンを酸素供給源とした原子堆積法にてＡｌＯxの堆積を実施した後、０℃〜８００℃の温度にて熱処理を実施して作製された半導体装置におけるドレイン電流の熱処理温度依存性を示すグラフである。なお、図１４と図１５において、ゲート電極幅とチャネル長は、図８の場合と同じである。
【００３９】
図１４と図１５に示すように、酸素プラズマを酸素供給源とした場合と同様に、ゲート電極１０の形成後に熱処理を実施することによってドレイン電流はさらに増加し、０．３Ａ／ｍｍ程度の十分に高い値が得られた。また、ドレイン電流が増加する温度範囲は異なるものの、オゾンを酸素供給源とした場合にも、４００℃〜５００℃の温度にて熱処理することによってドレイン電流が増加する結果が得られている。異なる２つの堆積法にて作製した２種類の半導体装置において、４００℃以上の高温の熱処理によってドレイン電流が増加していることから、本熱処理の効果は堆積法に依らない普遍的な効果と言える。
【００４０】
なお、平衡状態における、ゲート電極１０の下側のチャネル層３ａとバリア層４ａのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも低い状態としたノーマリオン動作する構造においては、ドレイン電流を担うヘテロ界面に発生する二次元電子ガスが高濃度で存在する。そのため、ドレイン電流量は、バリア層４ａとゲート絶縁膜層９との間の界面トラップ準位の量にはほとんど依存しない。従って、上記のゲート絶縁膜層９の堆積後、またはゲート電極１０の形成後に実施される熱処理は、平衡状態における、ゲート電極１０の下側のチャネル層３ａとバリア層４ａのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高いノーマリオフ動作する構造におけるドレイン電流の増加に対して、極めて効果的であると言える。
【００４１】
以上のように、実施の形態１に係る半導体装置の製造方法は、チャネル層生成工程と、第１，第２ｎ型不純物領域形成工程と、第１，第２電極生成工程と、ゲート絶縁膜層形成工程と、ゲート電極生成工程と、ゲート絶縁膜層形成工程またはゲート電極生成工程の後、ゲート絶縁膜層に対して熱処理を実施する熱処理工程とを備えた。そして、上記の工程を経て得られた実施の形態１に係る半導体装置では、オン時のソース電極５とドレイン電極６との間の電流密度が１０ｍＡ／ｍｍ以上である。
【００４２】
このように、チャネル層３ａとゲート絶縁膜層９との間に形成される界面トラップ準位が低減されるため、ゲート電極１０によるドレイン電流の制御性が向上し、ノーマリオフ動作にて十分なドレイン電流を得ることが可能となる。
【００４３】
また、半導体装置はワイドギャップ半導体を用いて構成されたため、半導体装置の小型化およびエネルギー消費量の削減を図ることが可能となる。
【００４４】
ソース電極５、ドレイン電極６、およびゲート電極１０に電圧が印加されていない状態において、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８との間におけるチャネル層３ａとバリア層４ａのヘテロ界面における伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態であるため、半導体装置をノーマリオフ動作させることができる。
【００４５】
チャネル層３ａはＧａＮからなり、バリア層４ａはＡｌＮからなり、ゲート絶縁膜層９はＡｌＯからなるため、半導体装置を高電圧で動作できるようになり、また、ドレイン電流を増加させることができる。
【００４６】
第１，第２ｎ型不純物領域形成工程において、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８はイオン注入法により形成されたため、チャネル層３ａの表面に簡易に均一な厚さの高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８を形成することができる。
【００４７】
＜実施の形態２＞
次に、実施の形態２に係る半導体装置について説明する。図１６は、実施の形態２に係る半導体装置の構造の一例を示す図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００４８】
実施の形態１において示した、ゲート絶縁膜層９ａの堆積後、またはゲート電極１０の形成後に実施する熱処理の効果は、図１に示した半導体装置以外にも、ゲート電極の下側にゲート絶縁膜と窒化物半導体からなる層の界面が形成されている構造であれば、同様に得られると考えられる。
【００４９】
図１６に示すように、実施の形態２に係る半導体装置は、図１に示したＧａＮからなるチャネル層３ａとＡｌＮからなるバリア層４ａに代えて、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎからなるチャネル層３とＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層４を備えている。なお、バリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎは、チャネル層３を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎよりもバンドギャップが大きいものとする。
【００５０】
また、実施の形態２に係る半導体装置は、図１に示したＡｌＯaからなるゲート絶縁膜層９ａに代えて、バリア層４を構成する材料であるＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層９を備えている。
【００５１】
実施の形態２に係る半導体装置の構造においても、平衡状態における、ゲート電極１０の下側のチャネル層３とバリア層４とのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い状態となっていれば、ノーマリオフ動作は実現され、バリア層４とゲート絶縁膜層９との間の界面トラップ準位が十分に低ければ、十分に大きなドレイン電流が得られる。
【００５２】
また、このような構造においても、バリア層４とゲート絶縁膜層９との間には界面トラップ準位は形成されると考えられるため、実施の形態１に示したゲート絶縁膜層９の堆積後、またはゲート電極１０の形成後に実施する熱処理の効果は得られる。
【００５３】
実施の形態２に係る半導体装置は、実施の形態１の図２に示したバッファ層２、チャネル層３、およびバリア層４の成長時に、ＩｎzＡｌxＧａ1-x-zＮ（０＜x≦１、０＜z≦１）の原料ガスとなるトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウム、アンモニア等の流量、圧力、および温度などの成長条件を調整して、バッファ層２、チャネル層３、およびバリア層４を所望の組成とすることで作製できる。
【００５４】
以上のように、実施の形態２に係る半導体装置は、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８との間におけるチャネル層３ａの表面に形成され、かつ、チャネル層３ａを構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層４ａをさらに備え、ゲート絶縁膜層９は、バリア層４ａを介してチャネル層３ａの表面を覆い、かつ、バリア層４ａのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなる。従って、チャネル層３ａとゲート絶縁膜層９との間に形成される界面トラップ準位が低減され、十分に大きなドレイン電流が得られる。
【００５５】
＜実施の形態３＞
次に、実施の形態３に係る半導体装置について説明する。図１７は、実施の形態３に係る半導体装置の構造の一例を示す図である。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００５６】
図１７に示すように、実施の形態３に係る半導体装置は、図１６に示したＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層４を備えていない構造となっている。
【００５７】
実施の形態３に係る半導体装置の構造においても、平衡状態でチャネル層３とゲート絶縁膜層９の界面に電子が発生しなければ、ノーマリオフ動作は実現され、チャネル層３とゲート絶縁膜層９との間の界面トラップ準位が十分に低ければ、十分に大きなドレイン電流が得られる。このような構造においても、チャネル層３とゲート絶縁膜層９との間には界面トラップ準位は形成されると考えられるため、実施の形態１に示したゲート絶縁膜層９の堆積後、またはゲート電極１０の形成後に実施する熱処理の効果は得られる。
【００５８】
ただし、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層４を形成した場合と比べると、ヘテロ界面に形成されるチャネルにおける電子の移動度が低下し、ドレイン電流は減少することが懸念される。従って、図１〜図７、および図１６に示したバリア層４，４ａが形成された構造の方が大きなドレイン電流が得られやすく、適した構造と言える。実施の形態３に係る半導体装置は、実施の形態１の図２に示したバリア層４を成長させなければ作製できる。
【００５９】
＜実施の形態４＞
次に、実施の形態４に係る半導体装置について説明する。図１８は、実施の形態４に係る半導体装置の構造の一例を示す図である。なお、実施の形態４において、実施の形態１〜３で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００６０】
図１８に示すように、実施の形態４に係る半導体装置は、図１６に示した高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８に代えて、ゲート電極１０の下側のバリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも小さなバンドギャップを有するＡｌx3Ｉｎy3Ｇａ1-x3-y3Ｎ（０≦x3≦１、０≦y3≦１）からなる高濃度ｎ型不純物領域７ａおよび高濃度ｎ型不純物領域８ａを備えている。
【００６１】
このような構造にすることによって、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８を構成する窒化物半導体がバリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップと同等、または大きい場合に比べて、チャネル層３とソース電極５およびドレイン電極６の間の抵抗が低減され、ノーマリオフ動作においても、十分に大きなドレイン電流が得られる。
【００６２】
なお、平衡状態において、ゲート電極１０の下側のチャネル層３とバリア層４のヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも低い状態としたノーマリオン動作する構造においては、このヘテロ界面に高濃度の二次元電子ガスが発生するため、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８を、ゲート電極１０の下側と同様にチャネル層３とバリア層４とのヘテロ界面をそのまま残した構造としても、この領域のヘテロ界面にも高濃度の二次元電子ガスが発生する。従って、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８においては、ドーピングしたｎ型の不純物に加えて、二次元電子ガスもキャリアとして働くため、チャネル領域とソース電極およびドレイン電極の間の抵抗が、十分に大きなドレイン電流が得られなくなるほど高くなることはない。
【００６３】
しかしながら、平衡状態において、チャネル層３とバリア層４とのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い状態としたノーマリオフ動作する実施の形態１〜４に係る半導体装置の構造においては、このヘテロ界面に二次元電子ガスが発生しない。そのため、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８を、上記のようにゲート電極１０の下側と同様にチャネル層３とバリア層４からなるヘテロ界面をそのまま残した構造でも、この領域のヘテロ界面に二次元電子ガスは発生しない。よって、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８においては、ドーピングしたｎ型不純物のみがキャリアとして働くことになる。従って、二次元電子ガスがヘテロ界面に発生する構造と比べて、この領域、つまり、チャネル層３とソース電極５およびドレイン電極６との間の低抵抗化が困難となり、十分に大きなドレイン電流が得られにくい。そのため、高濃度ｎ型不純物領域７ａおよび高濃度ｎ型不純物領域８ａを、ゲート電極１０の下側のバリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも小さなバンドギャップを有するＡｌx3Ｉｎy3Ｇａ1-x3-y3Ｎで構成する、実施の形態４に係る半導体装置による低抵抗化の効果は、平衡状態において、チャネル層３とバリア層４とのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い状態としたノーマリオフ動作する場合において、さらに大きくなる。
【００６４】
また、高濃度ｎ型不純物領域７と高濃度ｎ型不純物領域８を、ゲート電極１０の下側のバリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも小さなバンドギャップを有するＡｌx3Ｉｎy3Ｇａ1-x3-y3Ｎで構成する、実施の形態４に係る半導体装置による低抵抗化の効果は、バリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップが大きいほど大きくなる。これはバンドギャップが大きいほど、ドーピングしたｎ型不純物の活性化率が低くなり、その領域の抵抗化が困難になるためである。
【００６５】
なお、高濃度ｎ型不純物領域７ａおよび高濃度ｎ型不純物領域８ａのうち、少なくともバリア層４よりも厚い表面側の領域が、バリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも小さなバンドギャップを有するＡｌx3Ｉｎy3Ｇａ1-x3-y3Ｎで構成されていれば、上記の効果は得られるため、バリア層４の厚さよりも深い領域の高濃度ｎ型不純物領域７ａおよび高濃度ｎ型不純物領域８ａには、バリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも大きなバンドギャップを有する窒化物半導体が存在しても構わない。これにより、高濃度ｎ型不純物領域７ａおよび高濃度ｎ型不純物領域８ａの抵抗が低減され、大きなドレイン電流が得られる。
【００６６】
＜実施の形態５＞
次に、実施の形態５に係る半導体装置について説明する。なお、実施の形態５において、実施の形態１〜４で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００６７】
実施の形態５においては、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８の表面側の領域は、バリア層４とチャネル層３との相互拡散層からなっている。このことについて詳細に説明する。
【００６８】
実施の形態４の図１８に示した半導体装置は、実施の形態１の図２〜図７に示した製造方法において、バリア層４の厚さが、図２のイオン注入工程におけるイオン注入のエネルギーによって、消滅する程度に薄い場合に、作製することができる。例えば１ｎｍの厚さの窒化物半導体からなる層は、非特許文献Jpn. J. Appl. Phys. 50, 064101 (2011).に記載のようにイオン注入によって消滅する。なお、実際にはバリア層４が完全に消滅しているわけではなく、イオン注入時の注入エネルギーによってバリア層４とチャネル層３との間で構成元素が相互拡散することでイオン注入した領域、すなわち、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８のバリア層３側で相互拡散層が形成される。なお、相互拡散層はミキシング層ともいう。結果として、この領域、すなわち、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８のバリア層３側における窒化物半導体のバンドギャップが、ゲート電極の下側のバリア層４を構成する窒化物半導体よりもバンドギャップよりも小さくなり、図１８に示す構造と同様の半導体装置が作製される。従って、イオン注入によって図１８に示す構造と同様の半導体装置を作製できるバリア層４の厚さは、イオン注入時のエネルギーとバリア層４とチャネル層３を構成する元素の結合エネルギーによって決まり、図３に示したイオン注入条件では、２ｎｍよりも薄い場合と言える。
【００６９】
バリア層４の厚さは２ｎｍ以下であり、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８の表面側の領域は、バリア層４とチャネル層３との相互拡散層からなる。従って、高濃度ｎ型不純物領域７および高濃度ｎ型不純物領域８の抵抗が低減され、大きなドレイン電流が得られる。
【００７０】
なお、この相互拡散層では、表面側でバンドギャップが大きく、深さ方向に深いほどバンドギャップが小さくなるように、バンドギャップが分布していることになる。例えば、バリア層４がＡｌＮからなり、チャネル層３がＧａＮからなる構造の場合には、表面側では比較的Ａｌ組成が高いＡｌＧａＮから構成され、深さ方向に深くなるに従って、Ａｌ組成が低くなるようにＡｌ組成が分布した構造となっていることになる。
【００７１】
＜実施の形態６＞
次に、実施の形態６に係る半導体装置について説明する。図１９は、実施の形態６に係る半導体装置の構造の一例を示す図である。図２０は、実施の形態６に係る半導体装置の構造の他の例を示す図である。なお、実施の形態６において、実施の形態１〜５で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００７２】
図１６に示した半導体装置では、ソース電極５の下側の高濃度ｎ型不純物領域７の一部の領域が、ゲート電極１０と重なり合う構造となっているが、図１９に示すように、実施の形態６に係る半導体装置では、ソース電極５の下側の高濃度ｎ型不純物領域７は、ゲート電極１０と重なり合わない構造となっている。
【００７３】
このような構造においても、平衡状態における、ゲート電極１０の下側のチャネル層３とバリア層４とのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い状態となっていれば、ノーマリオフ動作は実現され、バリア層４とゲート絶縁膜層９との間の界面トラップ準位が十分に低ければ、ドレイン電流は得られる。従って、このような構造においても、実施の形態１において示したゲート絶縁膜層９の堆積後、またはゲート電極１０の形成後に実施する熱処理の効果は得られる。
【００７４】
また、このような構造においても、ソース電極５の下側の高濃度ｎ型不純物領域７は、実施の形態４で示したように、ゲート電極１０の下側のバリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも小さなバンドギャップを有するＡｌx3Ｉｎy3Ｇａ1-x3-y3Ｎから構成されれば、バリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップと同等、または大きい場合に比べて、この高濃度ｎ型不純物領域７の抵抗が低減され、大きなドレイン電流が得られる。
【００７５】
ただし、この場合、ソース電極５の下側の高濃度ｎ型不純物領域７とゲート電極１０の間の領域はキャリアが存在しないために高抵抗領域となり、この距離が長くなればなるほど、抵抗が高くなり、ドレイン電流が減少する。従って、図１６に示した構造の方が図１９に示す構造に比べると大きなドレイン電流が得られる。
【００７６】
なお、図１６に示した構造では、ゲート電極１０が、高濃度ｎ型不純物領域７の一部を覆う構造となっており、このように高濃度ｎ型不純物領域７とゲート電極１０が重なる場合には、この領域に寄生容量が発生し、高周波動作の妨げになる。従って、重なる領域は極力少なくした方が好ましく、最適な構造は、ゲート電極１０の端が、高濃度ｎ型不純物領域７の端と一致する図２０に示す構造である。図１９と図２０に示す半導体装置は、実施の形態１の図３に示したイオン注入時のマスクパターンを変えることにより作製できる。
【００７７】
＜実施の形態７＞
次に、実施の形態７に係る半導体装置について説明する。図２１は、実施の形態７に係る半導体装置の構造の一例を示す図である。図２２は、実施の形態７に係る半導体装置の構造の他の例を示す図である。なお、実施の形態７において、実施の形態１〜６で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００７８】
図１６に示した半導体装置では、ドレイン電極６の下側の高濃度ｎ型不純物領域８の一部の領域が、ゲート電極１０と重なり合う構造となっているが、図２１に示すように、実施の形態７に係る半導体装置では、ドレイン電極６の下側の高濃度ｎ型不純物領域８は、ゲート電極１０と重なり合わない構造となっている。
【００７９】
このような構造においても、平衡状態における、ゲート電極１０の下側のチャネル層３とバリア層４とのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い状態となっていれば、ノーマリオフ動作は実現され、バリア層４とゲート絶縁膜層９との間の界面トラップ準位が十分に低ければ、ドレイン電流は得られる。従って、このような構造においても、実施の形態１において示したゲート絶縁膜層９の堆積後、またはゲート電極１０の形成後に実施する熱処理の効果は得られる。
【００８０】
また、このような構造においても、ソース電極５の下側の高濃度ｎ型不純物領域７は、実施の形態４で示したように、ゲート電極１０の下側のバリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも小さなバンドギャップを有するＡｌx3Ｉｎy3Ｇａ1-x3-y3Ｎから構成されれば、バリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップと同等、または大きい場合に比べて、この高濃度ｎ型不純物領域７の抵抗が低減され、大きなドレイン電流が得られる。
【００８１】
ただし、この場合、ドレイン電極６の下側の高濃度ｎ型不純物領域８とゲート電極１０との間の領域はキャリアが存在しないために高抵抗領域となり、この距離が長くなればなるほど、抵抗が高くなり、ドレイン電流が減少する。従って、図１６に示した構造の方が図２１に示す構造に比べると大きなドレイン電流が得られる。
【００８２】
なお、図１６に示した構造では、ゲート電極１０が、高濃度ｎ型不純物領域８の一部を覆う構造となっており、このように高濃度ｎ型不純物領域８とゲート電極１０が重なる場合には、この領域に寄生容量が発生し、高周波動作の妨げになる。従って、重なる領域は極力少なくした方が好ましく、最適な構造は、ゲート電極１０の端が、高濃度ｎ型不純物領域８の端と一致する図２２に示す構造である。
【００８３】
図２１と図２２に示す構造の半導体装置は、実施の形態１の図３に示したイオン注入時のマスクパターンを変えることにより作製できる。
【００８４】
＜実施の形態８＞
次に、実施の形態８に係る半導体装置について説明する。図２３は、実施の形態８に係る半導体装置の構造の一例を示す図である。図２４は、実施の形態８に係る半導体装置の構造の他の例を示す図である。図２５は、実施の形態８に係る半導体装置の構造の他の例を示す図である。なお、実施の形態８において、実施の形態１〜７で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００８５】
図２３〜図２５に示すように、実施の形態８に係る半導体装置は、図１６、図２１および図２２に示した構造に対して、ドレイン電極６の下側の高濃度ｎ型不純物領域８とゲート電極１０の下側のチャネル層３とバリア層４の領域との間に、高濃度ｎ型不純物領域８よりもｎ型不純物濃度が低い、低濃度ｎ型不純物領域１２を形成した構造となっている。このような構造にすることによって、ドレイン電極６に高電圧を印加した際に、ゲート電極１０とドレイン電極６の下側の高濃度ｎ型不純物領域８との間に発生する電界が緩和され、ドレイン電極６により高い電圧を印加できるようになる。
【００８６】
このような構造においても、平衡状態における、ゲート電極１０の下側のチャネル層３とバリア層４とのヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い状態となっていれば、ノーマリオフ動作は実現され、バリア層４とゲート絶縁膜層９との間の界面トラップ準位が十分に低ければ、ドレイン電流は得られる。従って、このような構造においても、実施の形態１において示したゲート絶縁膜層９の堆積後、またはゲート電極１０の形成後に実施する熱処理の効果は得られる。
【００８７】
また、このような構造においても、ソース電極５の下側の高濃度ｎ型不純物領域７は、実施の形態４で示したように、ゲート電極１０の下側のバリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも小さなバンドギャップを有するＡｌx3Ｉｎy3Ｇａ1-x3-y3Ｎから構成されれば、バリア層４を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップと同等、または大きい場合に比べて、この高濃度ｎ型不純物領域７の抵抗が低減され、大きなドレイン電流が得られる。
【００８８】
なお、図２４に示す構造では、低濃度ｎ型不純物領域１２とゲート電極１０が重なる領域がない。この場合には、ゲート電極１０と低濃度ｎ型不純物領域が重ならない領域の寄生抵抗が高くなるため、十分に大きなドレイン電流を得るためには、ゲート電極１０と低濃度ｎ型不純物領域１２が重なる図２３に示す構造の方が、寄生抵抗を低減できるために好ましい。さらに、図２３に示す構造では、ゲート電極１０が、低濃度ｎ型不純物領域１２の一部を覆っているが、このように低濃度ｎ型不純物領域１２とゲート電極１０が重なる場合には、この領域に寄生容量が発生し、高周波動作の妨げになるため、重なる領域は極力少なくした方が好ましい。よって、最適な構造は、ゲート電極１０の端が低濃度ｎ型不純物領域１２の端と一致する図２５に示す構造である。
【００８９】
図２３〜図２５に示す構造の半導体装置は、実施の形態１の図３に示したイオン注入を、イオン注入条件およびマスクパターンを変えて、２回にわたり実施することにより作製できる。
【００９０】
＜実施の形態９＞
次に、実施の形態９に係る半導体装置について説明する。図２６は、実施の形態９に係る半導体装置の構造の一例を示す図である。なお、実施の形態９において、実施の形態１〜８で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００９１】
図２６に示すように、実施の形態９に係る半導体装置は、基板１に代えて、ｎ型Ａｌx3Ｉｎy3Ｇａ1-x3-y3Ｎからなる基板１ａを備えている。基板１ａの表面には、基板１ａに比べて低濃度のｎ型Ａｌx4Ｉｎy4Ｇａ1-x4-y4Ｎ（０≦x4≦１、０≦y4≦１）からなるドリフト層１３が形成されている。ドリフト層１３の表面には、基板１ａに比べて低濃度のｐ型Ａｌx5Ｉｎy5Ｇａ1-x5-y5Ｎ（０≦x5≦１、０≦y5≦１）からなる狭窄層１４が形成されている。
【００９２】
また、ドレイン電極６は基板１ａの下側に形成されている。すなわち、ドレイン電極６は、チャネル層３の裏面側に形成されている。さらに、ソース電極５の下側には、窒化物半導体に対してｐ型となる不純物が含まれるｐ型不純物領域１５が狭窄層１４に至る深さまで形成されている。また、本構造において、低濃度ｎ型不純物領域１２は、バリア層４からドリフト層１３に至る深さまで形成されている。また、ゲート絶縁膜層９とゲート電極１０は、高濃度ｎ型不純物領域７と低濃度ｎ型不純物領域１２に挟まれたチャネル領域を覆うように形成されている。
【００９３】
本構造において、ドレイン電流はソース電極５から、高濃度ｎ型不純物領域７、高濃度ｎ型不純物領域７と低濃度ｎ型不純物領域１２に挟まれたチャネル領域、低濃度ｎ型不純物領域１２、ドリフト層１３、基板１ａを介して、ドレイン電極６に流れる。従って、本構造は縦型トランジスタと言える。このような縦型のトランジスタ構造とすることによって、各構成要素の配置を工夫することによって、面積当たりのドレイン電流を大きくすることが可能となる。
【００９４】
このような縦型トランジスタにおいても、高濃度ｎ型不純物領域７と低濃度ｎ型不純物領域１２に挟まれたチャネル領域は、実施の形態１〜８に示した構造と同等であり、これらと同様の効果を得ることができる。
【００９５】
なお、図２６に示す実施の形態９に係る半導体装置の構造においても、高濃度ｎ型不純物領域７とゲート電極１０の位置関係は実施の形態２の図１６、実施の形態６の図１９および図２０に示した位置関係と同様であり、低濃度ｎ型不純物領域１２とゲート電極１０の位置関係は、実施の形態８の図２３〜図２５に示した位置関係と同様であり、これらのどの位置関係となっても構わない。
【００９６】
＜実施の形態１０＞
次に、実施の形態１０に係る半導体装置について説明する。図２７は、実施の形態１０に係る半導体装置の構造の一例を示す図である。図２８は、実施の形態１０に係る半導体装置の構造の他の例を示す図である。なお、実施の形態１０において、実施の形態１〜９で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【００９７】
図２７に示すように、実施の形態１０に係る半導体装置は、図２３におけるＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎからなるチャネル層３に代えて、Ａｌx1Ｇａ1-x1Ｎからなるチャネル層３ｂを備えている。なお、Ａｌx1Ｇａ1-x1Ｎは、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎにおいてy1＝０としたものである。このようにＡｌx1Ｇａ1-x1Ｎからなるチャネル層３ｂを採用することによって、４元素からなるＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎと比較して合金散乱が抑制されるため、ヘテロ界面に形成されるチャネルにおける電子の移動度が向上し、ドレイン電流の増加を図ることができる。さらに、比較的Ａｌ組成が大きい材料を用いれば、バンドギャップが大きくなるため、高電圧を印加しても壊れにくくなり、高電圧動作が可能となる。
【００９８】
さらに、図２８に示す半導体装置は、図２７に示したＡｌx1Ｇａ1-x1Ｎからなるチャネル層３ｂに代えて、ＧａＮからなるチャネル層３ａを備えている。なお、ＧａＮは、Ａｌx1Ｇａ1-x1Ｎにおいてx1＝０、y1＝０としたものである。このようにチャネル層３ａをＧａＮとすることによって、３元素からなるＡｌx1Ｇａ1-x1Ｎと比較して、さらに合金散乱が抑制されるため、ヘテロ界面に形成されるチャネルにおける電子の移動度がさらに向上し、更なるドレイン電流の増加を図ることができる。さらに、結晶成長も容易となり、チャネル層３ａに意図せずに混入する不純物も低減できるため、これらの不純物による電子トラップが要因となって生じる電流コラプスを抑制することが可能となる。
【００９９】
なお、本実施の形態では、図２３と、図２７および図２８とを対比するようにチャネル層３ａ，３ｂを構成する材料について記載したが、本実施の形態に記載の内容と同様の効果は、他の実施の形態に記載された全ての構造に対して及ぶものである。
【０１００】
このような構造の半導体装置は、実施の形態１の図２に示したチャネル層３の成長時に、ＩｎzＡｌxＧａ1-x-zＮ（０＜x≦１、０＜z≦１）の原料ガスとなるトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウム、アンモニア等の流量、圧力、および温度などの成長条件を調整して、チャネル層３を所望の組成とすることで作製できる。
【０１０１】
＜実施の形態１１＞
次に、実施の形態１１に係る半導体装置について説明する。図２９は、実施の形態１１に係る半導体装置の構造の一例を示す図である。図３０は、実施の形態１１に係る半導体装置の構造の他の例を示す図である。図３１は、実施の形態１１に係る半導体装置の構造の他の例を示す図である。なお、実施の形態１１において、実施の形態１〜１０で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【０１０２】
図２９に示すように、実施の形態１１に係る半導体装置は、図２３に示したＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層４に代えて、Ａｌx2Ｇａ1-x2Ｎからなるバリア層４ｂを備えている。なお、Ａｌx2Ｇａ1-x2Ｎは、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ｎにおいてy2＝０としたものである。このように、バリア層４ｂをＡｌx2Ｇａ1-x2Ｎとすることによって、チャネル層３とバリア層４ｂとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少するため、移動度が向上し、ドレイン電流の増加を図ることができる。
【０１０３】
また、図３０に示す半導体装置は、図２３に示したＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層４に代えて、Ｉｎy2Ａｌy2Ｎからなるバリア層４ｃを備えている。なお、Ｉｎy2Ａｌy2Ｎは、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ｎにおいてx2＋y2＝１としたものである。このように、バリア層４ｃをＩｎy2Ａｌy2Ｎとすることによっても、チャネル層３とバリア層４ｃとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少するため、移動度が向上し、ドレイン電流の増加を図ることができる。
【０１０４】
さらに、図３１に示す半導体装置は、図２３に示したＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層４に代えて、ＡｌＮからなるバリア層４ａを備えている。なお、ＡｌＮは、Ａｌx2Ｉｎy2Ｇａ1-x2-y2Ｎにおいてx2＝１、y2＝０としたものである。このように、バリア層４ａをＡｌＮとすることによって、チャネル層３とバリア層４ａとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱がさらに減少するため、移動度がさらに向上し、さらなるドレイン電流の増加を図ることができる。
【０１０５】
なお、本実施の形態では、図２３と、図２９〜図３１とを対比するようにバリア層４ａ，４ｂ、４ｃを構成する材料について記載したが、本実施の形態に記載の内容と同様の効果は、他の実施の形態に記載された全ての構造に対して及ぶものである。
【０１０６】
このような構造の半導体装置は、実施の形態１の図２に示したバリア層４の成長時に、ＩｎzＡｌxＧａ1-x-zＮ（０＜x≦１、０＜z≦１）の原料ガスとなるトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウム、アンモニア等の流量、圧力、および温度などの成長条件を調整して、バリア層４を所望の組成とすることで作製できる。
【０１０７】
＜実施の形態１２＞
次に、実施の形態１２に係る半導体装置について説明する。図３２は、実施の形態１２に係る半導体装置の構造の一例を示す図である。図３３は、実施の形態１２に係る半導体装置の構造の他の例を示す図である。図３４は、実施の形態１２に係る半導体装置の構造の他の例を示す図である。なお、実施の形態１２において、実施の形態１〜１１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
【０１０８】
図３２に示すように、実施の形態１２に係る半導体装置は、図２３に示したＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層９に代えて、ＡｌＧａcＯaＮbからなるゲート絶縁膜層９ｂを備えている。ＡｌＧａcＯaＮb は、酸素を除きバリア層４を構成する半導体の構成元素と同じであるため、構成元素が異なるＳｉＯ2のような材料と比べて、バリア層４とゲート絶縁膜層９ｂとの界面に発生する界面トラップ準位を低減しやすく、大きなドレイン電流が得られやすい。
【０１０９】
さらに、図３３に示す半導体装置は、図３２に示すＡｌＧａcＯaＮbからなるゲート絶縁膜層９ｂに代えて、ＡｌＯaＮbからなるゲート絶縁膜層９ｃを備えている。ＡｌＯaＮbはＡｌＧａcＯaＮbよりもバンドギャップが大きいため、このような構造とすることによって、ゲート電極にさらに大きな正の電圧を印加できるようになり、さらに大きなドレイン電流が得られるようになる。
【０１１０】
さらに、図３４に示す半導体装置は、図３３に示すＡｌＯaＮbからなるゲート絶縁膜層９ｃに代えて、ＡｌＯaからなるゲート絶縁膜層９aを備えている。ＡｌＯaはＡｌＯaＮbよりもさらにバンドギャップが大きいため、このような構造とすることによって、ゲート電極にさらに大きな正の電圧を印加できるようになり、さらに大きなドレイン電流が得られるようになる。
【０１１１】
なお、本実施の形態では、図２３と、図３２〜図３４とを対比するようにゲート絶縁膜層９ａ，９ｂ、９ｃを構成する材料について記載したが、本実施の形態に記載の内容と同様の効果は、他の実施の形態に記載された全ての構造に対して及ぶものである。
【０１１２】
このような構造の半導体装置は、実施の形態２の図６に示したゲート絶縁膜層９の堆積時に、ゲート絶縁膜の原料ガスとなる、トリメチルアルミニウム、トリメチルガリウム、酸素、オゾン、窒素等の流量、圧力、および温度などの成長条件を調整して、ゲート絶縁膜層９を所望の組成とすることで作製できる。
【０１１３】
＜その他の変形例＞
実施の形態１〜１２に係る半導体装置の構造を、以下に示すような構造としてもよく、必ずしも実施の形態１〜１２に係る半導体装置の構造と同じである必要はない。
【０１１４】
基板としてチャネル層と異なるＳｉＣまたはＳｉを用いる場合には、バッファ層２が必要となるが、基板として、チャネル層と同一材料のＧａＮ、ＡｌＧａＮ、またはＩｎＡｌＧａＮを用いる場合には、バッファ層２は必ずしも必要ではない。また、必ずしもノンドープとする必要はない。ただし、実施の形態９に示すような縦型の構造とする場合には、基板はｎ型とすることが望ましい。
【０１１５】
また、基板上にチャネル層、バリア層、およびゲート絶縁膜層の３層が形成されていれば、チャネル層とバリア層との界面にトランジスタを動作させる際のチャネルが形成され、トランジスタとして動作する。上記には、そのトランジスタとして動作する最小限の半導体層しか記載していないが、トランジスタとして動作すれば、上記の３層に加えて複数の他の層が形成されていても構わない。例えば、チャネル層の下側にチャネル層およびバリア層とは組成が異なる窒化物半導体層が形成されていても構わない。また、チャネル層およびバリア層を含むこれらの窒化物半導体層は、必ずしもノンドープである必要はなく、トランジスタ動作に支障がない量であればＳｉ、Ｍｇ、Ｆｅ、Ｃ、またはＧｅなどの不純物が含まれていても構わない。
【０１１６】
また、高濃度ｎ型不純物領域、低濃度ｎ型不純物領域、ｎ型ドリフト層、ｎ型基板にドーピングするｎ型不純物としては、Ｓｉ、Ｇｅ、酸素、または窒素空孔などの窒化物半導体においてｎ型のドーパントとして振舞う不純物であればよい。
【０１１７】
また、ｐ型不純物領域、ｐ型狭窄層にドーピングするｐ型不純物としては、Ｍｇ、Ｆｅなどの窒化物半導体においてｐ型のドーパントとして振舞う不純物であればよい。
【０１１８】
また、ゲート絶縁膜層は、上記では、半導体装置の表面全面に堆積された構造としているが、少なくともバリア層とゲート電極との間に形成されていれば、上記の効果が得られるため、必ずしも全面に堆積された構造とする必要はない。例えば、図３５に示すように、ゲート絶縁膜層９は、ゲート電極１０とソース電極５との間、ゲート電極１０とドレイン電極６との間には堆積されていない構造としてもよい。また、ゲート絶縁膜層９は必ずしも１層からなる必要はなく、ＡｌＧａcＯaＮb、ＡｌＯaＮb、ＡｌＯa、ＳｉＯ2、Ｓｉ3Ｎ4等の複数の層で構成されていても構わない。図３５は、変形例に係る半導体装置の構造の一例を示す図である。
【０１１９】
また、実施の形態１〜１２では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、フィールドプレート電極、配線、エアブリッジ、およびバイアホール等が形成された構造においてデバイスとして用いられる。
【０１２０】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１２１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１２２】
３，３ａ  チャネル層、４，４ａ，４ｂ，４ｃ  バリア層、５  ソース電極、６  ドレイン電極、７，７ａ，８，８ａ  高濃度ｎ型不純物領域、９，９ａ，９ｂ，９ｃ  ゲート絶縁膜層、１０  ゲート電極。
【図１】
2018037530.tif 000003
【図２】
2018037530.tif 000004
【図３】
2018037530.tif 000005
【図４】
2018037530.tif 000006
【図５】
2018037530.tif 000007
【図６】
2018037530.tif 000008
【図７】
2018037530.tif 000009
【図８】
2018037530.tif 000010
【図９】
2018037530.tif 000011
【図１０】
2018037530.tif 000012
【図１１】
2018037530.tif 000013
【図１２】
2018037530.tif 000014
【図１３】
2018037530.tif 000015
【図１４】
2018037530.tif 000016
【図１５】
2018037530.tif 000017
【図１６】
2018037530.tif 000018
【図１７】
2018037530.tif 000019
【図１８】
2018037530.tif 000020
【図１９】
2018037530.tif 000021
【図２０】
2018037530.tif 000022
【図２１】
2018037530.tif 000023
【図２２】
2018037530.tif 000024
【図２３】
2018037530.tif 000025
【図２４】
2018037530.tif 000026
【図２５】
2018037530.tif 000027
【図２６】
2018037530.tif 000028
【図２７】
2018037530.tif 000029
【図２８】
2018037530.tif 000030
【図２９】
2018037530.tif 000031
【図３０】
2018037530.tif 000032
【図３１】
2018037530.tif 000033
【図３２】
2018037530.tif 000034
【図３３】
2018037530.tif 000035
【図３４】
2018037530.tif 000036
【図３５】
2018037530.tif 000037
【手続補正書】
【提出日】平成29年2月9日(2017.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）からなるチャネル層と、
前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦ｘ２≦１、０≦ｙ２≦１）からなるバリア層と、
前記バリア層の表面側に互いに離間して形成された第１，第２電極と、
前記バリア層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、
前記第１，第２ｎ型不純物領域間における前記バリア層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、
前記ゲート絶縁膜層の表面に形成されたゲート電極と、
を備え、
前記第１，第２ｎ型不純物領域のうちの少なくとも前記バリア層よりも厚い表面側の領域は、前記バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなる、半導体装置。
【請求項２】
前記バリア層の厚さは２ｎｍ以下である、請求項１記載の半導体装置。
【請求項３】
前記第１，第２ｎ型不純物領域の表面側の領域は、前記バリア層と前記チャネル層との相互拡散層からなる、請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１，第２電極および前記ゲート電極に電圧が印加されていない状態において、前記第１，第２ｎ型不純物領域間における前記チャネル層と前記バリア層とのヘテロ界面における伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態である、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
基板上にＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）からなるチャネル層を生成するチャネル層生成工程と、
前記チャネル層の表面から前記チャネル層内部に向けて互いに離間して第１，第２ｎ型不純物領域を形成する第１，第２ｎ型不純物領域形成工程と、
前記第１，第２ｎ型不純物領域の表面に第１，第２電極をそれぞれ形成する第１，第２電極生成工程と、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層を形成するゲート絶縁膜層形成工程と、
前記ゲート絶縁膜層の表面にゲート電極を生成するゲート電極生成工程と、
前記ゲート絶縁膜層形成工程の後、熱処理を実施する熱処理工程と、
を備えた、半導体装置の製造方法。
【請求項７】
基板上にＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）からなるチャネル層を生成するチャネル層生成工程と、
前記チャネル層の表面から前記チャネル層内部に向けて互いに離間して第１，第２ｎ型不純物領域を形成する第１，第２ｎ型不純物領域形成工程と、
前記第１，第２ｎ型不純物領域の表面に第１，第２電極をそれぞれ形成する第１，第２電極生成工程と、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層を形成するゲート絶縁膜層形成工程と、
前記ゲート絶縁膜層の表面にゲート電極を生成するゲート電極生成工程と、
前記ゲート電極生成工程の後、熱処理を実施する熱処理工程と、
を備えた、半導体装置の製造方法。
【請求項８】
前記半導体装置の製造方法は、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層を生成するバリア層生成工程をさらに備え、
前記ゲート絶縁膜層は、前記バリア層を介して前記チャネル層の表面を覆い、かつ、前記バリア層のバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなる、請求項６または請求項７記載の半導体装置の製造方法。
【請求項９】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項６から請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１，第２ｎ型不純物領域形成工程において、前記第１，第２ｎ型不純物領域はイオン注入法により形成された、請求項６から請求項９のいずれか１項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明に係る半導体装置は、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）からなるチャネル層と、前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦ｘ２≦１、０≦ｙ２≦１）からなるバリア層と、前記バリア層の表面側に互いに離間して形成された第１，第２電極と、前記バリア層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、前記第１，第２ｎ型不純物領域間における前記バリア層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、前記ゲート絶縁膜層の表面に形成されたゲート電極とを備え、前記第１，第２ｎ型不純物領域のうちの少なくとも前記バリア層よりも厚い表面側の領域は、前記バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明によれば、第１，第２ｎ型不純物領域のうちの少なくともバリア層よりも厚い表面側の領域は、バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなるため、チャネル層と第１電極および第２電極の間の抵抗が低減され、ノーマリオフ動作においても、十分に大きなドレイン電流が得られる。
【手続補正書】
【提出日】平成29年6月2日(2017.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層と、
前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦x2≦１、０≦y2≦１）からなるバリア層と、
前記バリア層の表面側に互いに離間して形成された第１，第２電極と、
前記バリア層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、
前記第１，第２ｎ型不純物領域間における前記バリア層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、
前記ゲート絶縁膜層の表面に形成されたゲート電極と、
を備え、
前記第１，第２ｎ型不純物領域のうちの前記バリア層内の領域は、前記第１，第２ｎ型不純物領域間における前記バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなる、半導体装置。
【請求項２】
前記バリア層の厚さは２ｎｍ以下である、請求項１記載の半導体装置。
【請求項３】
前記第１，第２ｎ型不純物領域の表面側の領域は、前記バリア層と前記チャネル層との相互拡散層からなる、請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１，第２電極および前記ゲート電極に電圧が印加されていない状態において、前記第１，第２ｎ型不純物領域間における前記チャネル層と前記バリア層とのヘテロ界面における伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態である、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
基板上にＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層を生成するチャネル層生成工程と、
前記チャネル層の表面から前記チャネル層内部に向けて互いに離間して第１，第２ｎ型不純物領域を形成する第１，第２ｎ型不純物領域形成工程と、
前記第１，第２ｎ型不純物領域の表面に第１，第２電極をそれぞれ形成する第１，第２電極生成工程と、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層を形成するゲート絶縁膜層形成工程と、
前記ゲート絶縁膜層の表面にゲート電極を生成するゲート電極生成工程と、
前記ゲート絶縁膜層形成工程の後、４００℃〜８００℃にて熱処理を実施する熱処理工程と、
を備えた、半導体装置の製造方法。
【請求項７】
基板上にＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層を生成するチャネル層生成工程と、
前記チャネル層の表面から前記チャネル層内部に向けて互いに離間して第１，第２ｎ型不純物領域を形成する第１，第２ｎ型不純物領域形成工程と、
前記第１，第２ｎ型不純物領域の表面に第１，第２電極をそれぞれ形成する第１，第２電極生成工程と、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層を形成するゲート絶縁膜層形成工程と、
前記ゲート絶縁膜層の表面にゲート電極を生成するゲート電極生成工程と、
前記ゲート電極生成工程の後、４００℃〜８００℃にて熱処理を実施する熱処理工程と、
を備えた、半導体装置の製造方法。
【請求項８】
前記半導体装置の製造方法は、
前記第１，第２ｎ型不純物領域間における前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎからなるバリア層を生成するバリア層生成工程をさらに備え、
前記ゲート絶縁膜層は、前記バリア層を介して前記チャネル層の表面を覆い、かつ、前記バリア層のバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなる、請求項６または請求項７記載の半導体装置の製造方法。
【請求項９】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項６から請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１，第２ｎ型不純物領域形成工程において、前記第１，第２ｎ型不純物領域はイオン注入法により形成された、請求項６から請求項９のいずれか１項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明に係る半導体装置は、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層と、前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦x2≦１、０≦y2≦１）からなるバリア層と、前記バリア層の表面側に互いに離間して形成された第１，第２電極と、前記バリア層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、前記第１，第２ｎ型不純物領域間における前記バリア層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、前記ゲート絶縁膜層の表面に形成されたゲート電極とを備え、前記第１，第２ｎ型不純物領域のうちの前記バリア層内の領域は、前記第１，第２ｎ型不純物領域間における前記バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明によれば、第１，第２ｎ型不純物領域のうちのバリア層内の領域は、第１，第２ｎ型不純物領域間におけるバリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなるため、チャネル層と第１電極および第２電極の間の抵抗が低減され、ノーマリオフ動作においても、十分に大きなドレイン電流が得られる。
【手続補正書】
【提出日】平成29年11月1日(2017.11.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層と、
前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦x2≦１、０≦y2≦１）からなるバリア層と、
前記バリア層の表面側に互いに離間して形成された第１，第２電極と、
前記バリア層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、
前記第１，第２ｎ型不純物領域間における前記バリア層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、
前記ゲート絶縁膜層の表面に形成されたゲート電極と、
を備え、
前記第１，第２ｎ型不純物領域のうちの前記バリア層内のすべての領域は、前記第１，第２ｎ型不純物領域間における前記バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなる、半導体装置。
【請求項２】
前記バリア層の厚さは２ｎｍ以下である、請求項１記載の半導体装置。
【請求項３】
前記第１，第２ｎ型不純物領域の表面側の領域は、前記バリア層と前記チャネル層との相互拡散層からなる、請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１，第２電極および前記ゲート電極に電圧が印加されていない状態において、前記第１，第２ｎ型不純物領域間における前記チャネル層と前記バリア層とのヘテロ界面における伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態である、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
基板上にＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層を生成するチャネル層生成工程と、
前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦x2≦１、０≦y2≦１）からなるバリア層を生成するバリア層生成工程と、
前記バリア層の表面から前記チャネル層内部に向けて互いに離間して第１，第２ｎ型不純物領域を形成する第１，第２ｎ型不純物領域形成工程と、
前記第１，第２ｎ型不純物領域の表面に第１，第２電極をそれぞれ形成する第１，第２電極生成工程と、
前記第１，第２ｎ型不純物領域間における前記バリア層の表面を覆うように形成され、かつ、前記バリア層を構成するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層を形成するゲート絶縁膜層形成工程と、
前記ゲート絶縁膜層の表面にゲート電極を生成するゲート電極生成工程と、
前記ゲート電極生成工程の後、４００℃〜８００℃にて熱処理を実施する熱処理工程と、
を備えた、半導体装置の製造方法。
【請求項７】
前記チャネル層はＧａＮからなり、
前記バリア層はＡｌＮからなり、
前記ゲート絶縁膜層はＡｌＯからなる、請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１，第２ｎ型不純物領域形成工程において、前記第１，第２ｎ型不純物領域はイオン注入法により形成された、請求項６または請求項７記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明に係る半導体装置は、Ａｌx1Ｉｎy1Ｇａ1-x1-y1Ｎ（０≦x1≦１、０≦y1≦１）からなるチャネル層と、前記チャネル層の表面に形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有するＡｌx2Ｉｎy2Ｇａ1-x2-y2Ｎ（０≦x2≦１、０≦y2≦１）からなるバリア層と、前記バリア層の表面側に互いに離間して形成された第１，第２電極と、前記バリア層の表面のうちの少なくとも前記第１，第２電極の下方部分から前記チャネル層内部に向けて互いに離間して形成された第１，第２ｎ型不純物領域と、前記第１，第２ｎ型不純物領域間における前記バリア層の表面を覆うように形成され、かつ、前記チャネル層を構成するＡｌx1Ｉｎy1Ｇａ1-x1-y1Ｎのバンドギャップよりも大きなバンドギャップを有する絶縁体または半導体からなるゲート絶縁膜層と、前記ゲート絶縁膜層の表面に形成されたゲート電極とを備え、前記第１，第２ｎ型不純物領域のうちの前記バリア層内のすべての領域は、前記第１，第２ｎ型不純物領域間における前記バリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明によれば、第１，第２ｎ型不純物領域のうちのバリア層内のすべての領域は、第１，第２ｎ型不純物領域間におけるバリア層のバンドギャップよりも小さなバンドギャップを有する窒化物半導体からなるため、チャネル層と第１電極および第２電極の間の抵抗が低減され、ノーマリオフ動作においても、十分に大きなドレイン電流が得られる。
【国際調査報告】
2018037530.tif 000038
2018037530.tif 000039
2018037530.tif 000040
2018037530.tif 000041
2018037530.tif 000042