(57)【要約】積層体（１０）の表面に設けられた第一Ｉ／Ｏ端子（３３）、第二Ｉ／Ｏ端子（４３）及びＧＮＤ端子（５０）と、積層体（１０）に内蔵されており、一端が第一Ｉ／Ｏ端子（３３）、他端が第二Ｉ／Ｏ端子（４３）に接続されたコイル素子（Ｌ３）、及び、一端がコイル素子（Ｌ３）、他端がＧＮＤ端子（５０）に接続されたコンデンサ素子（Ｃ３）を含むフィルタ回路（２３）と、を備える表面実装型フィルタ（３）であって、第一Ｉ／Ｏ端子（３３）、第二Ｉ／Ｏ端子（４３）及びＧＮＤ端子（５０）は、積層体（１０）の実装面（１７）に設けられた平面電極端子であり、コイル素子（Ｌ３）が実装面（１７）側に、コンデンサ素子（Ｃ３）が天面（１５）側にそれぞれ配置されており、コンデンサ素子（Ｃ３）は、積層体（１０）の側面（１６）に設けられた側面電極（５１及び５２）、又は、ビアホール電極（５２２）を介してＧＮＤ端子（５０）に接続されている。
2017010265.tif 000002
【特許請求の範囲】
【請求項１】
複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、
前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備える表面実装型フィルタであって、
前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、
前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、
前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、
前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、
前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続されている
表面実装型フィルタ。
【請求項２】
前記コイル素子は前記複数の基材層のうち、磁性体を主成分として含む基材層に設けられている
請求項１に記載の表面実装型フィルタ。
【請求項３】
前記コイル素子は、前記第一Ｉ／Ｏ端子に接続された第一コイルパターンと、前記第二Ｉ／Ｏ端子及び前記第一コイルパターンに接続され、かつ、前記積層体における積層方向からの平面視で前記第一コイルパターンに隣接配置された第二コイルパターンと、を含み、前記コンデンサ素子の前記一端は、前記第一コイルパターンと前記第二コイルパターンとの接続部に接続される
請求項１又は２に記載の表面実装型フィルタ。
【請求項４】
前記ＧＮＤ端子は直線状の形状を有し、前記第一Ｉ／Ｏ端子と前記第二Ｉ／Ｏ端子とは、前記ＧＮＤ端子に関して線対称に配置される
請求項１〜３のいずれか１項に記載の表面実装型フィルタ。
【請求項５】
複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、
前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備え、
前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、
前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、
前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、
前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、
前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続され、
前記積層体には、複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路が設けられ、
複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路は、前記積層体の長手方向に配列されている
表面実装型フィルタアレイ。
【請求項６】
複数の前記コンデンサ素子の各々の電極のうち、前記ＧＮＤ端子に接続される電極は、複数の前記コンデンサ素子に共通の電極である
請求項５に記載の表面実装型フィルタアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層体に内蔵されたコイル素子及びコンデンサ素子を備える表面実装型フィルタ及び表面実装型フィルタアレイに関する。
【背景技術】
【０００２】
従来、複数の基材層を積層してなる積層体に内蔵されたコイル素子及びコンデンサ素子を備える表面実装型フィルタが知られている（特許文献１及び特許文献２など参照）。当該コイル素子は、複数の基材層にループ状面内導体を配置し、当該ループ状面内導体を、基材層を貫通するビアホール電極で接続することによって形成される。また、当該コンデンサ素子は、コンデンサ電極が形成された複数の絶縁体からなる基材層を積層することによって形成される。【０００３】
特許文献１及び特許文献２に開示された表面実装型フィルタでは、積層体における外部基板との実装面だけでなく、実装面の反対側の面である天面、及び、当該天面と、実装面とを結ぶ側面にも入出力端子が設けられている。これらの端子は実装面との接続だけでなく、実装面側に設けられたコンデンサ素子と、当該コンデンサ素子より天面側に設けられたコイル素子との接続、又は、コイル素子と実装面との接続にも用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２２９２１９号公報
【特許文献２】特開２００５−２２９４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表面実装型フィルタが用いられる携帯型端末では、近年、さらなる小型化及び薄型化が求められている。一方で、携帯型端末の高機能化に伴い、携帯型端末内の実装基板に実装される部品点数も増大している。そのため、携帯型端末内の実装基板において高密度実装化が求められている。ところが、特許文献１及び特許文献２に開示された表面実装型フィルタでは、上述のとおり、入出力端子が、積層体の実装面だけでなく、側面及び天面にも設けられている。そのため、特許文献１及び特許文献２に開示された表面実装型フィルタを、高密度実装化された携帯型端末に用いる場合には、当該入出力端子が周辺の部品の導体と短絡するおそれがある。【０００６】
表面実装型フィルタの入出力端子と周辺の導体との短絡の発生を抑制するために、入出力端子を表面電極端子とする構成（すなわち、実装面のみに平面状の入出力端子を設ける構成）の採用が考えられる。しかしながら、入出力端子を表面電極端子とする場合には、積層体の天面側に設けられたコイル素子と、入出力端子とを接続するビアホール電極を設ける必要がある。当該ビアホール電極を用いる場合、コイル素子及びコンデンサ素子を、当該ビアホール電極を避けて形成する必要がある。そのため、特許文献１及び特許文献２に開示された表面実装型フィルタに比べて、コイル素子のインダクタンス及びコンデンサ素子の容量が減少する。つまり、積層体の内部のうち、ビアホール電極及びその周辺の部分を有効利用できない。【０００７】
そこで、本発明は、周辺の導体との短絡の発生を抑制でき、かつ、積層体の内部に形成されるビアホール電極数を低減できる表面実装型フィルタ及び表面実装型フィルタアレイを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る表面実装型フィルタは、複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備える表面実装型フィルタであって、前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続されている。【０００９】
このように、第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子は、実装面のみに設けられる。このため、表面実装型フィルタでは、周辺に配置された部品などとの短絡の発生を抑制できる。また、コイル素子を実装面側に設けることにより、コイル素子と第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子との間に設けられるビアホール電極を削減できるため、積層体の内部に形成されるビアホール電極数を低減できる。このため、積層体の内部を有効利用して、コイル素子及びコンデンサ素子を形成することができる。【００１０】
上記表面実装型フィルタは、例えば、電子機器のプリント配線板に実装される。また、上記表面実装型フィルタは、例えば、プリント配線板に実装された後、電磁波を遮蔽するための金属ケースで覆われる。このような金属ケースで覆われる場合に、上記表面実装型フィルタにおいては、天面に端子が配置されていないため、仮に金属ケースが上記表面実装型フィルタの天面と接触しても、上記表面実装型フィルタの端子と金属ケースとが短絡することがない。したがって、上記表面実装型フィルタを用いることによって、天面に端子が配置された表面実装型フィルタを用いる場合より、金属ケースと上記表面実装型フィルタとの間のクリアランス量を低減することができる。このため、上記表面実装型フィルタは、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。【００１１】
また、本発明の一態様に係る表面実装型フィルタにおいて、前記コイル素子は前記複数の基材層のうち、磁性体を主成分として含む基材層に設けられていてもよい。【００１２】
これにより、非磁性体を主成分として含む基材層に各コイル素子を設ける場合より、各コイル素子のインダクタンスを増大させることができる。【００１３】
また、本発明の一態様に係る表面実装型フィルタにおいて、前記コイル素子は、前記第一Ｉ／Ｏ端子に接続された第一コイルパターンと、前記第二Ｉ／Ｏ端子及び前記第一コイルパターンに接続され、かつ、前記積層体における積層方向からの平面視で前記第一コイルパターンに隣接配置された第二コイルパターンと、を含み、前記コンデンサ素子の前記一端は、前記第一コイルパターンと前記第二コイルパターンとの接続部に接続されてもよい。【００１４】
これにより、二つのコイル素子とそれら間に接続されたコンデンサ素子とを備えるフィルタ回路を有する表面実装型フィルタを実現できる。【００１５】
また、本発明の一態様に係る表面実装型フィルタにおいて、前記ＧＮＤ端子は直線状の形状を有し、前記第一Ｉ／Ｏ端子と前記第二Ｉ／Ｏ端子とは、前記ＧＮＤ端子に関して線対称に配置されてもよい。【００１６】
これにより、第一Ｉ／Ｏ端子と第二Ｉ／Ｏ端子との間にＧＮＤ端子が配置されるため、第一Ｉ／Ｏ端子と第二Ｉ／Ｏ端子と間のアイソレーションを向上させることができる。【００１７】
また、上記目的を達成するために、本発明の一態様に係る表面実装型フィルタアレイは、複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備え、前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続され、前記積層体には、複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路が設けられ、複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路は、前記積層体の長手方向に配列されている。【００１８】
これにより、上記表面実装型フィルタと同様の効果を奏することができる。【００１９】
また、本発明の一態様に係る表面実装型フィルタアレイにおいて、複数の前記コンデンサ素子の各々の電極のうち、前記ＧＮＤ端子に接続される電極は、複数の前記コンデンサ素子に共通の電極であってもよい。【００２０】
これにより、コンデンサ素子の電極のうちＧＮＤ端子に接続される電極と、ＧＮＤ端子との間を接続する導体の構成を簡素化することができる。またコンデンサ素子の電極のうち、ＧＮＤ端子に接続される電極をコンデンサ素子毎に分離しなくてよいため、当該電極の構造を単純化することができる。
【発明の効果】
【００２１】
本発明によれば、周辺の導体との短絡の発生を抑制でき、かつ、積層体の内部に形成されるビアホール電極数を低減できる表面実装型フィルタ及び表面実装型フィルタアレイを提供できる。
【図面の簡単な説明】
【００２２】
【図１】図１は、実施の形態１に係る表面実装型フィルタアレイの外観を示す斜視図である。
【図２】図２は、実施の形態１に係る表面実装型フィルタアレイの実装面を示す平面図である。
【図３】図３は、実施の形態１に係る表面実装型フィルタアレイ及び表面実装型フィルタの等価回路を示す回路図である。
【図４Ａ】図４Ａは、実施の形態１に係る表面実装型フィルタアレイを構成する各基材層及び各基材層に設けられた導体パターンの配置の一例を示す平面図である。
【図４Ｂ】図４Ｂは、実施の形態１に係る表面実装型フィルタアレイを構成する各基材層及び各基材層に設けられた導体パターンの配置の一例を示す平面図である。
【図５】図５は、実施の形態１に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。
【図６】図６は、実施の形態１に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。
【図７】図７は、実施の形態１に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。
【図８】図８は、比較例の表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。
【図９】図９は、実施の形態２に係る表面実装型フィルタアレイの外観を示す斜視図である。
【図１０】図１０は、実施の形態２に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、製造工程、及び製造工程の順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ又は大きさの比は、必ずしも厳密ではない。
【００２４】
（実施の形態１）
［１．表面実装型フィルタアレイの概略構成］
まず、実施の形態１に係る表面実装型フィルタアレイの概略構成について図１及び図２を用いて説明する。
【００２５】
図１は、本実施の形態に係る表面実装型フィルタアレイ１の外観を示す斜視図である。
【００２６】
図２は、本実施の形態に係る表面実装型フィルタアレイ１の実装面１７を示す平面図である。
【００２７】
図１及び図２に示されるように、表面実装型フィルタアレイ１は、積層体１０の表面に設けられた第一Ｉ／Ｏ端子３１〜３５、第二Ｉ／Ｏ端子４１〜４５及びＧＮＤ端子５０を備える。第一Ｉ／Ｏ端子、３１〜３５、第二Ｉ／Ｏ端子４１〜４５及びＧＮＤ端子５０は、積層体１０の実装面１７に設けられた平面電極端子（つまり、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型電極端子）である。
【００２８】
図２に示されるように、ＧＮＤ端子５０は直線状の形状を有し、第一Ｉ／Ｏ端子３１〜３５と第二Ｉ／Ｏ端子４１〜４５とは、ＧＮＤ端子５０に関して線対称に配置される。これにより、各第一Ｉ／Ｏ端子と各第二Ｉ／Ｏ端子との間にＧＮＤ端子５０が配置されるため、アイソレーションを向上させることができる。
【００２９】
積層体１０は、図４Ａ及び図４Ｂに示される複数の基材層２０１〜２１４を積層してなる直方体の積層基板である。各基材層の詳細な構成については後述する。
【００３０】
図１及び図２に示されるように、積層体１０の表面は、実装面１７（図１及び図２におけるｚ軸方向負側の端面）と、実装面１７の反対側（つまり、積層体１０の裏側）の面である天面１５と、実装面１７と天面１５とを結ぶ側面１６と、を含む。
【００３１】
図１に示されるように、積層体１０の側面１６には、側面電極５２が設けられている。なお、図１及び図２には、示されないが、積層体１０の側面電極５２が設けられた側面１６の反対側（つまり、図１のｘ軸方向負側）の側面にも側面電極が設けられている。各側面電極は、積層体１０の内部でＧＮＤ端子５０と接続されている。
【００３２】
なお、図１及び図２では、表面実装型フィルタアレイ１の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子の個数をそれぞれ五つとしたが、当該個数は五つに限定されない。たとえば、第一Ｉ／Ｏ端子と第二Ｉ／Ｏ端子とを一つずつ備える表面実装型フィルタも本実施の形態の一態様に含まれる。
【００３３】
［２．表面実装型フィルタアレイの回路構成］
続いて、本実施の形態に係る表面実装型フィルタアレイ１及び表面実装型フィルタの回路構成について図３を用いて説明する。
【００３４】
図３は、本実施の形態に係る表面実装型フィルタアレイ１及び表面実装型フィルタ３の等価回路を示す回路図である。
【００３５】
また、図３に示されるように、表面実装型フィルタアレイ１は、積層体１０に内蔵されたフィルタ回路２１〜２５を備える。フィルタ回路２１〜２５は、それぞれ、コイル素子Ｌ１〜Ｌ５、及び、コンデンサ素子Ｃ１〜Ｃ５を含む。コイル素子Ｌ１〜Ｌ５は、それぞれ、一端が第一Ｉ／Ｏ端子３１〜３５、他端が第二Ｉ／Ｏ端子４１〜４５に接続されている。また、コンデンサ素子Ｃ１〜Ｃ５は、それぞれ、一端がコイル素子Ｌ１〜Ｌ５に、他端がＧＮＤ端子５０に接続されている。より詳細には、コイル素子Ｌ１〜Ｌ５は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４とを含む。第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３は、それぞれ、第一Ｉ／Ｏ端子３１〜３５に接続される。第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４は、それぞれ、第二Ｉ／Ｏ端子４１〜４５及び第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３に接続される。コンデンサ素子Ｃ１〜Ｃ５のコイル素子Ｌ１〜Ｌ５に接続される一端は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４との接続部に接続される。
【００３６】
図３に示される各コイル素子及び各コンデンサ素子は、積層体１０を構成する各基材層に設けられた導体によって形成される。当該導体については、後述する。
【００３７】
なお、図３では、表面実装型フィルタアレイ１が第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びフィルタ回路をそれぞれ五つずつ備える構成としたが、第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びフィルタ回路の個数は、五つに限定されない。たとえば、図３に示される第一Ｉ／Ｏ端子３３、第二Ｉ／Ｏ端子４３及びフィルタ回路２３を一つずつ備える表面実装型フィルタ３も本実施の形態の一態様に含まれる。
【００３８】
［３．各基材層の導体パターン構成］
続いて、本実施の形態に係る積層体１０を構成する各基材層の導体パターンの構成について図４Ａ及び図４Ｂを用いて説明する。
【００３９】
図４Ａ及び図４Ｂは、本実施の形態に係る表面実装型フィルタアレイ１を構成する各基材層及び各基材層に設けられた導体パターンの配置の一例を示す平面図である。図４Ａ及び図４Ｂは、各基材層を実装面１７側から見た平面図である。
【００４０】
積層体１０は、図４Ａ及び図４Ｂの各平面図に示される基材層２０１〜２１４から構成される。図４Ａ及び図４Ｂでは、積層体１０の実装面１７側から積層順に、基材層２０１〜２１４が示されている。
【００４１】
図４Ａの平面図（ａ）〜（ｆ）に示される基材層２０１〜２０６は、磁性体を主成分として含む。基材層２０１〜２０６は、例えば、磁性セラミックスなどで形成される。磁性セラミックスとしては、例えば、磁性フェライトセラミックスが用いられる。具体的には、酸化鉄を主成分とし、亜鉛、ニッケル及び銅のうち少なくとも１つ以上を含むフェライトが用いられ得る。
【００４２】
図４Ｂの平面図（ｇ）〜（ｐ）に示される基材層２０７〜２１４は、非磁性体を主成分として含む。基材層２０７〜２１４は、例えば、低透磁率又は非磁性のセラミックスなどで形成される。非磁性のセラミックスとしては、例えば、非磁性フェライトセラミックスやアルミナを主成分とするアルミナセラミックスが用いられ得る。
【００４３】
各基材層には、導体が設けられている。なお、図４Ａ及び図４Ｂにおいて、ハッチングされた部分が、導体が設けられた部分を示す。当該導体によって、フィルタ回路２０を構成する各コイル素子及び各コンデンサ素子が形成される。なお、図４Ａ及び図４Ｂに示される実線及び点線の円は、ビアホール電極が設けられた位置を示す。ビアホール電極は、基材層を貫通する電極である。
【００４４】
導体パターンの材料としては、特に銀を主成分とする金属または合金が好ましい。銀を主成分とする金属または合金は、基材層としてＬＴＣＣセラミックス（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ）を用いることにより、積層された基材層を比較的低い焼成温度で焼結できるため、融点が比較的低い銀を主成分とする金属または合金を用いることができる。また、導体パターンとして銀を主成分とする金属または合金を用いることにより、導体抵抗を低減することができ、例えば信号伝搬遅延などの特性を改善することができる。また、ビアホール電極の材料としては、例えば、導体パターンと同一の材料を用いることができる。
【００４５】
フィルタ回路２１〜２５におけるコイル素子及びコンデンサ素子は、それぞれ異なる基材層に設けられていて、コイル素子が実装面１７側に、コンデンサ素子がコイル素子より天面１５側にそれぞれ配置されている。本実施の形態では、各コイル素子は、磁性体を主成分として含む基材層２０２〜２０６に設けられる。これにより、非磁性体を主成分として含む基材層に各コイル素子を設ける場合より、各コイル素子のインダクタンスを増大させることができる。一方、各コンデンサ素子は、非磁性体を主成分として含む基材層２０７〜２１３に設けられる。
【００４６】
以下、積層体１０を構成する各基材層について図４Ａ及び図４Ｂを用いて説明する。
【００４７】
図４Ａの平面図（ａ）に示されるように、基材層２０１には、各電極端子が形成される。各電極端子は、ビアホール電極によって基材層２０２の各導体パターンに接続される。
【００４８】
図４Ａの平面図（ｂ）に示されるように、基材層２０２には、導体パターン５５及び２２１〜２３０が設けられている。
【００４９】
導体パターン５５は、ＧＮＤ端子５０に接続される導体パターンであり、その長手方向（図４Ａのｘ軸方向）の端部５５１及び５５２が基材層２０２の長手方向（図４Ａのｘ軸方向）の端部に配置されている。端部５５１及び５５２は、それぞれ、積層体１０の側面１６に設けられた側面電極５１及び５２に接続される（側面電極５１及び５２については、図１及び後述の図６を参照）。
【００５０】
導体パターン２２１〜２２５は、それぞれ、コイル素子Ｌ１〜Ｌ５の各一端を形成する導体である。導体パターン２２１〜２２５は、それぞれ、第一Ｉ／Ｏ端子３１〜３５に接続される。また、導体パターン２２１〜２２５は、それぞれ、ビアホール電極によって、基材層２０３の導体パターン２３１〜２３５に接続される。
【００５１】
導体パターン２２６〜２３０は、それぞれ、コイル素子Ｌ１〜Ｌ５の各他端を形成する導体である。導体パターン２２６〜２３０は、それぞれ、第二Ｉ／Ｏ端子４１〜４５に接続される。また、導体パターン２２６〜２３０は、それぞれ、ビアホール電極によって、基材層２０３の導体パターン２３６〜２４０に接続される。
【００５２】
図４Ａの平面図（ｃ）〜（ｅ）に示されるように、基材層２０３〜２０５には、各コイル素子を構成するループ状の導体パターンが形成されている。例えば、コイル素子Ｌ１については、基材層２０３の導体パターン２３１、基材層２０４の導体パターン２４１、及び、基材層２０５の導体パターン２５１が、コイル素子Ｌ１の第一コイルパターンＬ１３を構成する。また、基材層２０３の導体パターン２３６、基材層２０４の導体パターン２４６、及び、基材層２０５の導体パターン２５６が、コイル素子Ｌ１の第二コイルパターンＬ１４を構成する。なお、各導体パターン間は、ビアホール電極で接続される。
【００５３】
その他のコイル素子Ｌ２〜Ｌ５についても同様に構成される。すなわち、基材層２０３の導体パターン２３２〜２３５、基材層２０４の導体パターン２４２〜２４５、及び、基材層２０５の導体パターン２５２〜２５５が、それぞれ、コイル素子Ｌ２〜Ｌ５の第一コイルパターンＬ２３、Ｌ３３、Ｌ４３及びＬ５３を構成する。また、基材層２０３の導体パターン２３７〜２４０、基材層２０４の導体パターン２４７〜２５０、及び、基材層２０５の導体パターン２５７〜２６０が、それぞれ、コイル素子Ｌ２〜Ｌ５の第二コイルパターンＬ２４、Ｌ３４、Ｌ４４及びＬ５４を構成する。
【００５４】
図４Ａの平面図（ｃ）〜（ｅ）に示されるように、各コイル素子の第一コイルパターン及び第二コイルパターンを構成する導体パターンは、図４Ａのｙ軸方向に隣接配置されている。つまり、各コイル素子は、第一コイルパターンと、積層体１０における積層方向からの平面視で当該第一コイルパターンに隣接配置された第二コイルパターンと、を含む。
【００５５】
図４Ａの平面図（ｆ）に示されるように、基材層２０６には、各第一コイルパターンと各第二コイルパターンとの接続部を構成する導体パターン２６１〜２６５が形成されている。基材層２０６に形成された導体パターン２６１〜２６５は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４との接続部を構成する。
【００５６】
図４Ｂの平面図（ｇ）に示されるように、基材層２０７には、ビアホール電極２７１〜２７５が形成されている。ビアホール電極２７１〜２７５は、それぞれ、コンデンサ素子Ｃ１〜Ｃ５の一端を構成する導体である。ビアホール電極２７１〜２７５は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４との接続部を構成する導体パターン２６１〜２６５に接続される。
【００５７】
図４Ｂの平面図（ｈ）〜（ｎ）に示される基材層２０８〜２１３には、各コンデンサ素子の電極を構成する導体パターンが形成されている。基材層２０８、２１０及び２１２に形成された導体パターンは、各コイル素子に接続される電極を構成する。一方、基材層２０９、２１１及び２１３に形成された導体パターンは、ＧＮＤ端子５０に接続される電極を構成する。なお、基材層２０９、２１１及び２１３に形成された導体パターンは、積層体１０の側面１６に形成された側面電極５１及び５２を介してＧＮＤ端子５０に接続される。
【００５８】
基材層２０８の導体パターン２８１〜２８５は、それぞれ、基材層２０９のビアホール電極２９６〜３００を介して、基材層２１０の導体パターン３０１〜３０５に接続される。基材層２１０の導体パターン３０１〜３０５は、それぞれ、基材層２１１のビアホール電極３１６〜３２０を介して、基材層２１２の導体パターン３２１〜３２５に接続される。
【００５９】
また、基材層２０９の導体パターン２９１は、基材層２１０のビアホール電極３０６〜３０９を介して、基材層２１１の導体パターン３１１に接続される。基材層２１１の導体パターン３１１は、基材層２１２のビアホール電極３２６〜３２９を介して、基材層２１３の導体パターン３３１に接続される。
【００６０】
導体パターン３３１は、側面電極５１及び５２を介してＧＮＤ端子５０に接続される導体パターンであり、その長手方向（図４Ｂのｘ軸方向）の端部３３１１及び３３１２が基材層２１３の長手方向（図４Ｂのｘ軸方向）の端部に配置されている。端部３３１１及び３３１２は、それぞれ、積層体１０の側面１６に設けられた側面電極５１及び５２に接続される。
【００６１】
図４Ｂに示されるように、例えば、コンデンサ素子Ｃ１の電極のうちコイル素子Ｌ１に接続される電極は、基材層２０８の導体パターン２８１、基材層２１０の導体パターン３０１、及び、基材層２１２の導体パターン３２１から構成される。一方、コンデンサ素子Ｃ１の電極のうちＧＮＤ端子５０に接続される電極は、基材層２０９の導体パターン２９１、基材層２１１の導体パターン３１１、及び、基材層２１３の導体パターン３３１から構成される。
【００６２】
その他のコンデンサ素子Ｃ２〜Ｃ５についても同様に構成される。すなわち、コンデンサ素子Ｃ２〜Ｃ５の電極のうちコイル素子Ｌ２〜Ｌ５に接続される電極は、基材層２０８の導体パターン２８２〜２８５、基材層２１０の導体パターン３０２〜３０５、及び、基材層２１２の導体パターン３２２〜３２５から構成される。また、コンデンサ素子Ｃ２〜Ｃ５の電極のうちＧＮＤ端子５０に接続される電極は、基材層２０９の導体パターン２９１、基材層２１１の導体パターン３１１、及び、基材層２１３の導体パターン３３１から構成される。このように、コンデンサ素子Ｃ１〜Ｃ５の電極のうちＧＮＤ端子５０に接続される電極を構成する導体パターンは、コンデンサ素子Ｃ１〜Ｃ５に共通の電極である。
【００６３】
図４Ｂの平面図（ｐ）に示される基材層２１４は、積層体１０の天面を構成する基材層であり、導体パターンは形成されない。
【００６４】
以上のような基材層を積層してなる積層体１０は、図４Ａ及び図４Ｂの配置に従って、導体が形成される予定位置に導体ペーストを配置した非磁性又は磁性の複数のセラミックグリーンシートを準備し、積層の順に重ねて未焼成積層体ブロックに一体化し、当該未焼成積層体ブロックを一括して焼成することにより形成される。なお、未焼成積層体ブロックの状態において、積層体１０の側面１６に対応する位置に、側面電極５１及び５２を形成する導体が設けられる。また、未焼成積層体ブロックの状態において、焼成する前に転写シートから各第一Ｉ／Ｏ端子、各第二Ｉ／Ｏ端子及びＧＮＤ端子５０を形成する導体を転写してもよい。
【００６５】
［４．表面実装型フィルタアレイの断面構造］
続いて、上述のように各基材層を積層してなる積層体１０の内部構造の概要について、図５〜７を用いて説明する。
【００６６】
図５〜７は、本実施の形態に係る表面実装型フィルタアレイ１の断面構造の一例を概念的に示す図である。図５〜７は、それぞれ、図１に示されるＶ−Ｖ断面、ＶＩ−ＶＩ断面及びＶＩＩ−ＶＩＩ断面の構造を示す。なお、各図は、表面実装型フィルタアレイ１の断面構造をあくまで概念的に示す図であり、実際の断面構造を必ずしも正確に示す図ではない。
【００６７】
図５に示されるように、第一Ｉ／Ｏ端子３１〜３５、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３、並びに、コンデンサ素子Ｃ１〜Ｃ５は、積層体１０の長手方向に配列される。また、図示されないが、同様に、第二Ｉ／Ｏ端子４１〜４５、並びに、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４も、積層体１０の長手方向に配列される。つまり、積層体１０には、五組の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子、並びに、フィルタ回路が設けられ、当該複数組の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子、並びに、フィルタ回路は、積層体１０の長手方向に配列される。
【００６８】
図５〜７に示されるように、各コイル素子及び各コンデンサ素子はそれぞれ積層体１０を構成する基材層のうち異なる基材層に設けられている。各コイル素子は、積層体１０のうち、磁性体を主成分として含む積層体部分１０１に設けられ、各コンデンサ素子は、積層体１０のうち、非磁性体を主成分として含む積層体部分１０２に設けられる。
【００６９】
図６に示されるように、各コンデンサ素子の電極のうちＧＮＤ端子５０に接続される電極を構成する導体パターン３３１は、積層体１０の側面１６に設けられた側面電極５１及び５２を介してＧＮＤ端子５０に接続される。より詳細には、導体パターン３３１は、積層体１０の側面１６に設けられた側面電極５１及び５２、導体パターン５５、並びに、ビアホール電極５０２を介して、ＧＮＤ端子５０に接続される。
【００７０】
これにより、本実施の形態に係る表面実装型フィルタアレイ１では、各コンデンサ素子とＧＮＤ端子５０とを接続するために、各コイル素子及び各コンデンサ素子が設けられた基材層を貫通するビアホール電極を用いなくてもよい。このため、各コイル素子及び各コンデンサ素子が設けられた基材層を有効利用して、それぞれ、最大限のインダクタンス及び容量を得ることができる。さらに、本実施の形態では、実装面１７以外に設けられる表面電極は、ＧＮＤ端子５０に接続される側面電極５１及び５２のみであり、各第一Ｉ／Ｏ端子、各第二Ｉ／Ｏ端子及びＧＮＤ端子５０は、実装面１７のみに設けられる。さらに、側面１６のうち側面電極５１及び５２の占める部分は一部だけでよい。このため、表面実装型フィルタアレイ１では、周辺に配置された部品などとの短絡の発生を抑制できる。
【００７１】
また表面実装型フィルタアレイ１は、例えば、電子機器のプリント配線板に実装される。また、表面実装型フィルタアレイ１は、例えば、プリント配線板に実装された後、電磁波を遮蔽するための金属ケースで覆われる。このような金属ケースで覆われる場合に、表面実装型フィルタアレイ１においては、天面に端子が配置されていないため、仮に金属ケースが上記表面実装型フィルタの天面と接触しても、表面実装型フィルタアレイ１の端子と金属ケースとが短絡することがない。したがって、表面実装型フィルタアレイ１を用いることによって、天面に端子が配置された表面実装型フィルタアレイを用いる場合より、金属ケースと表面実装型フィルタアレイ１との間のクリアランス量を低減することができる。このため、表面実装型フィルタアレイ１は、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
【００７２】
図７に示されるように、第一コイルパターンＬ３３及び第二コイルパターンＬ３４は、それぞれ、積層体１０の内部に設けられたビアホール電極５０３及び５０４を介して第一Ｉ／Ｏ端子３３及び第二Ｉ／Ｏ端子３４に接続されている。ここで、ビアホール電極５０３及び５０４は、各基材層で導体パターンと導通させる電極である。つまり、導体パターンを形成する際に、ビアホール電極５０３及び５０４を回避する必要がない。そのため、ビアホール電極５０３及び５０４は、各コイル素子のインダクタンスを制限しない。このように、本実施の形態に係る表面実装型フィルタアレイ１では、各コイル素子が形成される積層体部分１０１において、導体パターンの形状を制限するビアホール電極が存在しない。したがって、表面実装型フィルタアレイ１では、積層体１０内部を最大限に有効利用して、コイル素子を形成することができる。つまり、表面実装型フィルタアレイ１では、積層体１０内部で取り得る最大のインダクタンスを有するコイル素子を形成できる。
【００７３】
なお、図７に示されるように、表面実装型フィルタアレイ１は、非磁性体を主成分として含む積層体部分１０２において、二つのビアホール電極５０６及び５０８を備える。なお、図４Ｂに示される基材層を用いる表面実装型フィルタアレイ１では、コンデンサ素子一つ当たりのビアホール電極の個数は、必ずしも二つではない。ここでは、本実施の形態の概念を説明するために、コンデンサ素子一つ当たりのビアホール電極の個数が二つである例を示す。
【００７４】
これらのビアホール電極５０６及び５０８は、コンデンサ素子Ｃ３の電極を形成する導体パターン間を接続するための電極である。そのため、これらのビアホール電極５０６及び５０８は、コンデンサ素子Ｃ３の電極を形成する導体パターン間を積層体１０の内部で接続する場合には、最低限必要とされるビアホール電極である。つまり、表面実装型フィルタアレイ１では、積層体部分１０２において形成されるビアホール電極数は、最低限に抑制されている。これにより、表面実装型フィルタアレイ１では、積層体１０の内部を最大限に有効利用してコンデンサ素子を形成することができる。つまり、表面実装型フィルタアレイ１では、積層体１０内部で取り得る最大の容量を有するコンデンサ素子を形成できる。
【００７５】
ここで、本実施の形態に係る表面実装型フィルタアレイ１の効果を説明するために、比較例の表面実装型フィルタアレイについて図８を用いて説明する。
【００７６】
図８は、比較例の表面実装型フィルタアレイ１ｐの断面構造の一例を概念的に示す図である。図８に示される断面構造は、図７に示される本実施の形態に係る表面実装型フィルタアレイ１の断面構造に対応する。
【００７７】
図８に示されるように、比較例の表面実装型フィルタアレイ１ｐは、本実施の形態に係る表面実装型フィルタアレイ１と同様に、積層体１０ｐの実装面１７ｐに設けられた、第一Ｉ／Ｏ端子３３ｐ、第二Ｉ／Ｏ端子４３ｐ及びＧＮＤ端子５０ｐを備える。また、表面実装型フィルタアレイ１ｐは、積層体１０ｐに内蔵されたコイル素子Ｌ３ｐ及びコンデンサ素子Ｃ３ｐを含むフィルタ回路を備える。ここで、コイル素子Ｌ３ｐは、第一コイルパターンＬ３３ｐ及び第二コイルパターンＬ３４ｐを備える。なお、図示されないが、表面実装型フィルタアレイ１ｐには、本実施の形態に係る表面実装型フィルタアレイ１と同様に、五つのフィルタ回路が設けられる。
【００７８】
図８に示されるように、表面実装型フィルタアレイ１ｐでは、積層体１０ｐのうち非磁性体を主に含む積層体部分１０２ｐが実装面１７ｐ側に設けられ、磁性体を主に含む積層体部分１０１ｐが天面１５ｐ側に配置されている。これに伴い、表面実装型フィルタアレイ１ｐでは、各コンデンサ素子は実装面１７ｐ側に配置され、各コイル素子は天面１５ｐ側に配置されている。
【００７９】
図８に示されるように、表面実装型フィルタアレイ１ｐでは、以上のような構成を有することに伴い、少なくとも五つのビアホール電極５１１〜５１５を備える。ビアホール電極５１１及び５１２は、それぞれ、第一コイルパターンＬ３３ｐ及び第二コイルパターンＬ３４ｐと第一Ｉ／Ｏ端子３３ｐ及び第二Ｉ／Ｏ端子４３ｐとを接続する電極である。ビアホール電極５１３及び５１４は、それぞれ、コンデンサ素子Ｃ３ｐの各電極を構成する導体パターン間を接続する電極である。ビアホール電極５１５は、コイル素子Ｌ３ｐとコンデンサ素子Ｃ３ｐとを接続する電極である。
【００８０】
ビアホール電極５１１〜５１５は、導体パターンと導通させることなく、当該導体パターンが形成された基材層を貫通するビアホール電極である。つまり、表面実装型フィルタアレイ１ｐでは、各基材層に導体パターンを形成する場合に、ビアホール電極５１１〜５１５を避けて形成する必要がある。このため、ビアホール電極５１１〜５１５を備えることに起因して、各コイル素子のインダクタンス、及び、各コンデンサ素子の容量が制限される。
【００８１】
一方、本実施の形態に係る表面実装型フィルタアレイ１では、図７に示されるように、導体パターンと導通させることなく、当該導体パターンが形成された基材層を貫通するビアホール電極として、二つのビアホール電極５０６及び５０８だけを備える。
【００８２】
本実施の形態に係る表面実装型フィルタアレイ１においては、各コイル素子を実装面１７側に設けること、及び、側面電極５１及び５２を設けることにより、ビアホール電極数の削減を実現している。つまり、各コイル素子を実装面１７側に設けることにより、各コイル素子と各第一Ｉ／Ｏ端子及び各第二Ｉ／Ｏ端子との間に設けられるビアホール電極を削減している。また、側面電極５１及び５２を設けることにより、各コンデンサ素子とＧＮＤ端子５０とを接続するビアホール電極を削減している。
【００８３】
（実施の形態２）
次に、実施の形態２に係る表面実装型フィルタアレイについて説明する。本実施の形態では、表面実装型フィルタアレイと周辺に配置された部品などとの短絡の発生をさらに低減するために、積層体の実装面以外に電極を設けない例を示す。以下、本実施の形態に係る表面実装型フィルタアレイと、実施の形態１に係る表面実装型フィルタアレイ１との相違点を中心に説明する。
【００８４】
図９は、本実施の形態に係る表面実装型フィルタアレイ１ａの外観を示す斜視図である。
【００８５】
図１０は、本実施の形態に係る表面実装型フィルタアレイ１ａの断面構造の一例を概念的に示す図である。図１０は、図９に示されるＸ−Ｘ断面の構造を示す。なお、図９は、表面実装型フィルタアレイ１ａの断面構造をあくまで概念的に示す図であり、実際の断面構造を必ずしも正確に示す図ではない。
【００８６】
図１０に示されるように、本実施の形態に係る表面実装型フィルタアレイ１ａは、実施の形態１に係る表面実装型フィルタアレイ１と同様に、積層体１０ａの実装面１７ａに設けられたＧＮＤ端子５０ａを備える。なお、図示されないが、表面実装型フィルタアレイ１ａの実装面１７ａには、表面実装型フィルタアレイ１と同様に、五組の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子が設けられる。
【００８７】
表面実装型フィルタアレイ１ａは、表面実装型フィルタアレイ１と同様に、積層体１０ａの内蔵されたコンデンサ素子Ｃ１ａ〜Ｃ５ａを備える。コンデンサ素子Ｃ１ａ〜Ｃ５ａは、積層体１０ａの天面１５ａ側の非磁性体を主成分として含む積層体部分１０２ａに配置されている。また、図示されないが、表面実装型フィルタアレイ１ａは、表面実装型フィルタアレイ１と同様に、積層体１０ａの内蔵された五つのコイル素子を備える。当該五つのコイル素子は、積層体１０ａの実装面１７ａ側の磁性体を主成分として含む積層体部分１０１ａに配置されている。このように、表面実装型フィルタアレイ１ａには、本実施の形態に係る表面実装型フィルタアレイ１と同様に、コイル素子及びコンデンサ素子を含む五つのフィルタ回路が設けられる。
【００８８】
本実施の形態に係る表面実装型フィルタアレイ１ａは、図９に示されるように、積層体１０ａの側面１６ａに側面電極が形成されていない点、及び、積層体１０ａの内部にビアホール電極５２２が設けられている点において、実施の形態１に係る表面実装型フィルタアレイ１と相違する。
【００８９】
本実施の形態では、積層体１０ａの実装面１７ａ以外の表面に電極が設けられないため、表面実装型フィルタアレイ１ａと周辺に配置された部品などとの短絡の発生をさらに低減することができる。
【００９０】
なお、本実施の形態に係る表面実装型フィルタアレイ１ａは、実施の形態１に係る表面実装型フィルタアレイ１と比べて、ビアホール電極が一つ多いが、それでもなお、図８に示される比較例の表面実装型フィルタアレイ１ｐより、ビアホール電極の個数は少ない。このように、本実施の形態に係る表面実装型フィルタアレイ１ａにおいても、積層体１０ａの内部を有効利用してコイル素子及びコンデンサ素子を形成することができる。
【００９１】
（変形例）
以上、本発明の実施の形態に係る表面実装型フィルタアレイについて説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
【００９２】
例えば、上記各実施の形態では、各コイル素子は第一コイルパターン及び第二コイルパターンを含むが、各コイル素子は、一つのコイルパターンだけを含む構成でもよい。この構成においては、各コンデンサ素子は、対応するコイル素子の一方端に接続されてもよいし、コイルパターンの途中に接続されてもよい。
【００９３】
また、上記各実施の形態においては、ＧＮＤ端子５０は直線状の形状を有し、各第一Ｉ／Ｏ端子と各第二Ｉ／Ｏ端子とは、ＧＮＤ端子に関して線対称に配置されたが、各端子の配置及び形状はこれに限定されない。各端子の配置及び形状は任意に定められてよい。
【００９４】
また、上記各実施の形態において、コンデンサ素子の各々の電極のうち、ＧＮＤ端子に接続される電極は、複数のコンデンサ素子に共通の電極であったが、必ずしも共通の電極でなくてもよい。
【産業上の利用可能性】
【００９５】
本発明は、コイル素子及びコンデンサ素子を内蔵した表面実装型フィルタ又は表面実装型フィルタアレイとして、電子機器に広く利用できる。本発明の表面実装型フィルタ又は表面実装型フィルタアレイは、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
【符号の説明】
【００９６】
１、１ａ、１ｐ    表面実装型フィルタアレイ
３    表面実装型フィルタ
１０、１０ａ、１０ｐ    積層体
１５、１５ａ、１５ｐ    天面
１６、１６ａ    側面
１７、１７ａ、１７ｐ    実装面
２１〜２５    フィルタ回路
３１〜３５、３３ｐ    第一Ｉ／Ｏ端子
４１〜４５、４３ｐ    第二Ｉ／Ｏ端子
５０、５０ａ、５０ｐ    ＧＮＤ端子
５１、５２    側面電極
５５、２２１〜２６５、２８１〜２８５、２９１、３０１〜３０５、３１１、３２１〜３２５、３３１    導体パターン
５６、２７１〜２７５、２９６〜３００、３０６〜３０９、３１６〜３２０、３２６〜３２９、５０２〜５０４、５０６、５０８、５１１〜５１５、５２２    ビアホール電極
１０１、１０１ａ、１０１ｐ、１０２、１０２ａ、１０２ｐ    積層体部分
２０１〜２１４    基材層
５５１、５５２、３３１１、３３１２  端部
Ｃ１〜Ｃ５、Ｃ１ａ〜Ｃ５ａ、Ｃ３ｐ    コンデンサ素子
Ｌ１〜Ｌ５、Ｌ３ｐ    コイル素子
Ｌ１３、Ｌ２３、Ｌ３３、Ｌ３３ｐ、Ｌ４３、Ｌ５３    第一コイルパターン
Ｌ１４、Ｌ２４、Ｌ３４、Ｌ３４ｐ、Ｌ４４、Ｌ５４    第二コイルパターン
【図１】
2017010265.tif 000003
【図２】
2017010265.tif 000004
【図３】
2017010265.tif 000005
【図４Ａ】
2017010265.tif 000006
【図４Ｂ】
2017010265.tif 000007
【図５】
2017010265.tif 000008
【図６】
2017010265.tif 000009
【図７】
2017010265.tif 000010
【図８】
2017010265.tif 000011
【図９】
2017010265.tif 000012
【図１０】
2017010265.tif 000013
【手続補正書】
【提出日】平成29年10月18日(2017.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、
前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備え、
前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、
前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、
前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、
前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、
前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続され、
前記積層体には、複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路が設けられ、
複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路は、前記積層体の長手方向に配列され、
前記複数組のフィルタ回路が備える前記コイル素子の少なくとも一つは、他の前記コイル素子と逆方向に巻回されている
表面実装型フィルタアレイ。
【請求項２】
前記コイル素子は前記複数の基材層のうち、磁性体を主成分として含む基材層に設けられている
請求項１に記載の表面実装型フィルタアレイ。
【請求項３】
前記コイル素子は、前記第一Ｉ／Ｏ端子に接続された第一コイルパターンと、前記第二Ｉ／Ｏ端子及び前記第一コイルパターンに接続され、かつ、前記積層体における積層方向からの平面視で前記第一コイルパターンに隣接配置された第二コイルパターンと、を含み、前記コンデンサ素子の前記一端は、前記第一コイルパターンと前記第二コイルパターンとの接続部に接続される
請求項１又は２に記載の表面実装型フィルタアレイ。
【請求項４】
前記ＧＮＤ端子は直線状の形状を有し、前記第一Ｉ／Ｏ端子と前記第二Ｉ／Ｏ端子とは、前記ＧＮＤ端子に関して線対称に配置される
請求項１〜３のいずれか１項に記載の表面実装型フィルタアレイ。
【請求項５】
複数の前記コンデンサ素子の各々の電極のうち、前記ＧＮＤ端子に接続される電極は、複数の前記コンデンサ素子に共通の電極である
請求項１〜４のいずれか１項に記載の表面実装型フィルタアレイ。
【請求項６】
前記コンデンサ素子の最も前記天面側に配置された導体パターンは、前記側面電極によって、前記コイル素子の最も前記実装面側に配置された導体パターンよりもさらに前記実装面側に配置された導体パターンと接続され、
前記側面電極は、前記コイル素子及び前記コンデンサ素子の積層方向における高さの和以上の高さを有する
請求項１〜５のいずれか１項に記載の表面実装型フィルタアレイ。
【請求項７】
前記側面電極は、前記積層体の前記天面および前記実装面から間隔をあけて配置される
請求項１〜６のいずれか１項に記載の表面実装型フィルタアレイ。
【国際調査報告】
2017010265.tif 000014
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