(57)【要約】  特性のばらつきを低減させることができる薄膜トランジスタの製造方法、及び薄膜トランジスタを提供する。  非晶質シリコンでなる第１シリコン層１４を形成し、ＴＦＴ（薄膜トランジスタ）の構成物となる所定領域内の一部又は全部から所定領域の外部にかけてエネルギービームを照射して、エネルギービームを照射した部分を多結晶シリコンに変化させる。また、所定領域を残すように第１シリコン層１４をエッチングし、エッチング後の第１シリコン層１４を覆うように、非晶質シリコンでなる第２シリコン層１５を形成する。第１シリコン層１４及び第２シリコン層１５はＴＦＴのチャネル層となる。照射位置のばらつきに起因して多結晶シリコンの位置がばらつくことが無く、チャネル層内での多結晶シリコンの位置のばらつきが低減され、ＴＦＴの特性のばらつきが低減される。
2017046948.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法において、
基板の表面にゲート電極を形成する工程と、
ゲート電極が形成された前記基板の表面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後に、非晶質シリコンからなる第１シリコン層を形成する工程と、
前記第１シリコン層上で、所定の面積を有する所定領域内の一部又は全部から前記所定領域の外部にかけてエネルギービームを照射して、前記第１シリコン層中の前記エネルギービームを照射した部分を多結晶シリコンに変化させる工程と、
前記所定領域を残すように前記第１シリコン層をエッチングする第１エッチング工程と、
エッチング後の第１シリコン層を覆って、非晶質シリコンからなる第２シリコン層を、前記第１シリコン層よりも広い範囲に形成する工程と、
前記第１シリコン層を覆っており前記第１シリコン層よりも広い部分を残すように、前記第２シリコン層をエッチングする第２エッチング工程と、
前記第１シリコン層及び前記第２シリコン層をチャネル層にしたソース電極及びドレイン電極を形成する電極形成工程とを含むこと
を特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記電極形成工程は、前記第１シリコン層中の多結晶シリコンの部分と前記ソース電極及び前記ドレイン電極の少なくとも一方とを前記基板に射影した位置が重なるように、前記ソース電極及び前記ドレイン電極を形成すること
を特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記第１エッチング工程は、
前記第１シリコン層上の前記所定の領域及び前記所定の領域に隣接する領域を保護し、前記所定の領域に隣接する領域を保護する部分の厚さが前記所定の領域を保護する部分の厚さよりも薄くなっているフォトレジストを、多階調のフォトマスクを用いて形成する工程と、
アッシングにより、前記フォトレジストから、前記所定の領域に隣接する領域を保護する部分を除去する工程と、
前記第１シリコン層から、前記フォトレジストの残存部分で保護されていない部分を除去する工程とを含み、
前記第２エッチング工程は、
前記第１エッチング工程と同一のフォトマスクを用いて、前記第２シリコン層上の前記第１シリコン層を覆った領域及び該領域に隣接する領域を保護するフォトレジストを形成する工程と、
前記第２シリコン層から、前記フォトレジストで保護されていない部分を除去する工程とを含むこと
を特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記第１エッチング工程及び前記第２エッチング工程は、
同一のフォトマスクを用いてフォトレジストを形成する工程を含んでおり、
エッチング後の第１シリコン層の面積よりもエッチング後の第２シリコン層の面積の方が広くなるように、エッチングの条件を異ならせてあること
を特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項５】
基板と、該基板の表面に形成されたゲート電極と、該ゲート電極の上側に形成された第１シリコン層と、該第１シリコン層の上側に形成された第２シリコン層と、該第２シリコン層の上側に一部が形成されたソース電極及びドレイン電極とを備える薄膜トランジスタにおいて、
前記第１シリコン層の一部又は全部は、非晶質シリコンへのエネルギービームの照射により生成された多結晶シリコンで構成されており、
前記第２シリコン層は、非晶質シリコンで構成され、前記第１シリコン層の表面及び側面を覆っており、前記第１シリコン層よりも広い範囲に形成されていること
を特徴とする薄膜トランジスタ。
【請求項６】
前記第１シリコン層中の多結晶シリコンの部分と前記ソース電極及び前記ドレイン電極の少なくとも一方とを前記基板に射影した位置が重なっていること
を特徴とする請求項５に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法及び薄膜トランジスタに関する。
【背景技術】
【０００２】
液晶ディスプレイパネルには、画素を表示するための画素電極を駆動させるアクティブ素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が使用されていることが多い。ＴＦＴには、半導体に非晶質シリコンを用いたものと、多結晶シリコンを用いたものとがある。多結晶シリコンは、非晶質シリコンに比べて移動度が大きい。このため、多結晶シリコンを用いたＴＦＴは高速動作が可能である。逆に、非晶質シリコンを用いたＴＦＴは、移動度がより小さいので、非動作時の漏れ電流を低減させることができる。【０００３】
特許文献１には、非晶質シリコン及び多結晶シリコンの両方の特性を利用したＴＦＴが開示されている。このＴＦＴでは、絶縁性の基板上にゲート電極が形成され、基板及びゲート電極を覆う絶縁層が形成され、絶縁層上に多結晶シリコン層が形成され、多結晶シリコン層上に非晶質シリコン層が形成され、非晶質シリコン層上にソース電極及びドレイン電極が形成されている。多結晶シリコン層は、非晶質シリコン層を一旦形成し、非晶質シリコン層にレーザ光を照射して非晶質シリコンを多結晶シリコンへ変化させることにより形成する。多結晶シリコン層及び非晶質シリコン層がチャネル層として機能する。移動度等のＴＦＴの特性は、チャネル層が多結晶シリコン層である場合とチャネル層が非晶質シリコン層である場合との中間の特性となる。【０００４】
また、非晶質シリコン層の全体を多結晶シリコンへ変化させるのではなく、非晶質シリコン層に部分的にレーザ光を照射して、非晶質シリコン層の一部を多結晶シリコンへ変化させる技術が開発されている。非晶質シリコン層の一部を多結晶シリコンへ変化させる量を制御することにより、ＴＦＴの特性を適切に調整することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１１４１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
レーザ光の照射により非晶質シリコン層の一部を多結晶シリコンへ変化させる技術では、レーザ光を照射する位置にばらつきが生じる。このため、非晶質シリコン層内に多結晶シリコンが生じる位置がばらつき、ＴＦＴでの移動度及び漏れ電流等の特性がばらつくことになる。特性が変化する原因として、多結晶シリコンの領域とソース電極及びドレイン電極とを基板に射影した位置が重なる部分の面積が変化し、この部分の寄生容量が変化することが考えられる。また、多結晶シリコンの領域とソース電極及びドレイン電極の夫々とを基板に射影した位置が重なる部分の面積及び形状が変化することで、各電極の電位が変化し、移動度が変化することも考えられる。【０００７】
本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、チャネル層内の多結晶シリコンの位置のばらつきを低減することにより、特性のばらつきを低減させることができる薄膜トランジスタの製造方法、及び薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る薄膜トランジスタの製造方法は、基板の表面にゲート電極を形成する工程と、ゲート電極が形成された前記基板の表面に絶縁膜を形成する工程と、前記絶縁膜を形成した後に、非晶質シリコンからなる第１シリコン層を形成する工程と、前記第１シリコン層上で、所定の面積を有する所定領域内の一部又は全部から前記所定領域の外部にかけてエネルギービームを照射して、前記第１シリコン層中の前記エネルギービームを照射した部分を多結晶シリコンに変化させる工程と、前記所定領域を残すように前記第１シリコン層をエッチングする第１エッチング工程と、エッチング後の第１シリコン層を覆って、非晶質シリコンからなる第２シリコン層を、前記第１シリコン層よりも広い範囲に形成する工程と、前記第１シリコン層を覆っており前記第１シリコン層よりも広い部分を残すように、前記第２シリコン層をエッチングする第２エッチング工程と、前記第１シリコン層及び前記第２シリコン層をチャネル層にしたソース電極及びドレイン電極を形成する電極形成工程とを含むことを特徴とする。【０００９】
本発明に係る薄膜トランジスタの製造方法は、前記電極形成工程は、前記第１シリコン層中の多結晶シリコンの部分と前記ソース電極及び前記ドレイン電極の少なくとも一方とを前記基板に射影した位置が重なるように、前記ソース電極及び前記ドレイン電極を形成することを特徴とする。【００１０】
本発明に係る薄膜トランジスタの製造方法は、前記第１エッチング工程は、前記第１シリコン層上の前記所定の領域及び前記所定の領域に隣接する領域を保護し、前記所定の領域に隣接する領域を保護する部分の厚さが前記所定の領域を保護する部分の厚さよりも薄くなっているフォトレジストを、多階調のフォトマスクを用いて形成する工程と、アッシングにより、前記フォトレジストから、前記所定の領域に隣接する領域を保護する部分を除去する工程と、前記第１シリコン層から、前記フォトレジストの残存部分で保護されていない部分を除去する工程とを含み、前記第２エッチング工程は、前記第１エッチング工程と同一のフォトマスクを用いて、前記第２シリコン層上の前記第１シリコン層を覆った領域及び該領域に隣接する領域を保護するフォトレジストを形成する工程と、前記第２シリコン層から、前記フォトレジストで保護されていない部分を除去する工程とを含むことを特徴とする。【００１１】
本発明に係る薄膜トランジスタの製造方法は、前記第１エッチング工程及び前記第２エッチング工程は、同一のフォトマスクを用いてフォトレジストを形成する工程を含んでおり、エッチング後の第１シリコン層の面積よりもエッチング後の第２シリコン層の面積の方が広くなるように、エッチングの条件を異ならせてあることを特徴とする。【００１２】
本発明に係る薄膜トランジスタは、基板と、該基板の表面に形成されたゲート電極と、該ゲート電極の上側に形成された第１シリコン層と、該第１シリコン層の上側に形成された第２シリコン層と、該第２シリコン層の上側に一部が形成されたソース電極及びドレイン電極とを備える薄膜トランジスタにおいて、前記第１シリコン層の一部又は全部は、非晶質シリコンへのエネルギービームの照射により生成された多結晶シリコンで構成されており、前記第２シリコン層は、非晶質シリコンで構成され、前記第１シリコン層の表面及び側面を覆っており、前記第１シリコン層よりも広い範囲に形成されていることを特徴とする。【００１３】
本発明に係る薄膜トランジスタは、前記第１シリコン層中の多結晶シリコンの部分と前記ソース電極及び前記ドレイン電極の少なくとも一方とを前記基板に射影した位置が重なっていることを特徴とする。【００１４】
本発明においては、ＴＦＴ（薄膜トランジスタ）は、第１シリコン層及び第２シリコン層を含んでいる。ＴＦＴの製造方法では、非晶質シリコンでなる第１シリコン層を形成し、第１シリコン層の内でＴＦＴの構成物となる所定領域内の一部又は全部から所定領域の外部にかけてエネルギービームを照射して、エネルギービームを照射した部分を多結晶シリコンに変化させる。また、所定領域を残すように第１シリコン層をエッチングし、エッチング後の第１シリコン層を覆うように、非晶質シリコンでなる第２シリコン層を第１シリコン層よりも広く形成する。第１シリコン層及び第２シリコン層は、ＴＦＴのチャネル層となる。チャネル層内の多結晶シリコンの部分の位置が移動度等のＴＦＴの特性に影響する。第１シリコン層中でエネルギービームの照射により生成した多結晶シリコンの部分の内、必要な部分以外がエッチングで除去されるので、多結晶シリコンの位置は、エネルギービームの照射によって決定されることなく、エッチングによって決定される。このため、エネルギービームの照射位置のばらつきに起因して多結晶シリコンの位置がばらつくことが無く、ＴＦＴのチャネル層内での多結晶シリコンの位置のばらつきが低減される。【００１５】
また、本発明においては、第１シリコン層中の多結晶シリコンの部分とソース電極及びドレイン電極の少なくとも一方とを基板に射影した位置が重なる。多結晶シリコンの部分とソース電極及びドレイン電極の夫々とを基板に射影した位置が重なる面積及び形状は、ＴＦＴの特性に影響する。この面積及び形状のばらつきが低減され、ＴＦＴの特性のばらつきが低減される。【００１６】
また、本発明においては、第１シリコン層のエッチングのためのフォトレジストを形成する際に、多階調のフォトマスクを用いて、部分的に厚さが薄くなっているフォトレジストを形成し、フォトレジストから厚さの薄い部分を除去する。第２シリコン層のエッチングのためのフォトマスクを形成する際には、同一のフォトマスクを用いてフォトレジストを形成し、厚さの薄い部分の除去は行わない。第１シリコン層の所定領域を保護するフォトレジストと、第２シリコン層の第１シリコン層よりも広い領域を保護するフォトレジストとを同一のフォトマスクを用いて形成することができる。【００１７】
また、本発明においては、第１シリコン層のエッチングと第２シリコン層のエッチングとで、フォトリソグラフィでの露光量等のエッチングの条件を調整することにより、第１シリコン層とよりサイズの大きい第２シリコン層とを形成する。これにより、バイナリのフォトマスクを用いた場合でも、第１シリコン層及び第２シリコン層を同一のフォトマスクにより形成することができる。
【発明の効果】
【００１８】
本発明にあっては、ＴＦＴのチャネル層中の多結晶シリコンの位置のばらつきが低減され、ＴＦＴの特性のばらつきが低減される。従って、ＴＦＴの特性を精度良く調整することが可能となる等、本発明は優れた効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】従来のＴＦＴの要部の模式的断面図である。
【図２】従来のＴＦＴの要部の模式的平面図である。
【図３】従来のＴＦＴの製造工程を示す模式的断面図である。
【図４】実施形態１に係るＴＦＴの要部の模式的断面図である。
【図５】実施形態１に係るＴＦＴの要部の模式的平面図である。
【図６】実施形態１に係るＴＦＴの製造方法を示す工程図である。
【図７Ａ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図７Ｂ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図７Ｃ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図７Ｄ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図７Ｅ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図７Ｆ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図７Ｇ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図７Ｈ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図８Ａ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図８Ｂ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図８Ｃ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図８Ｄ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図８Ｅ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図８Ｆ】実施形態１に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図９】実施形態２に係るＴＦＴの製造方法を示す工程図である。
【図１０Ａ】実施形態２に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図１０Ｂ】実施形態２に係るＴＦＴの製造工程の一部を示す模式的断面図である。
【図１１】実施形態３に係るＴＦＴの要部の模式的平面図である。
【図１２】図１１に示すＸＩＩ−ＸＩＩ線に沿ったＴＦＴの模式的断面図である。
【図１３Ａ】実施形態３に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図１３Ｂ】実施形態３に係るＴＦＴの製造工程の一部を示す模式的平面図である。
【図１４】実施形態３に係るＴＦＴの他の例を示す模式的平面図である。
【図１５Ａ】実施形態３に係るＴＦＴの他の例の製造工程の一部を示す模式的平面図である。
【図１５Ｂ】実施形態３に係るＴＦＴの他の例の製造工程の一部を示す模式的平面図である。
【発明を実施するための形態】
【００２０】
以下本発明をその実施の形態を示す図面に基づき具体的に説明する。
＜実施形態１＞
まず、従来のＴＦＴ及びその製造方法について説明する。図１は、従来のＴＦＴの要部の模式的断面図である。ガラス基板等の絶縁性の基板５１の表面にゲート電極５２が形成されており、ゲート電極５２を覆って基板５１上にゲート絶縁膜５３が形成されている。ゲート絶縁膜５３の表面の内でゲート電極５２の上側には、第１の半導体層５４が形成されている。第１の半導体層５４は、多結晶シリコンでなる多結晶シリコン部５４１と非晶質シリコンでなる非晶質シリコン部５４２とを含んでいる。非晶質シリコン部５４２は、多結晶シリコン部５４１の周囲に配置されている。第１の半導体層５４の表面には、非晶質シリコンでなる第２の半導体層５５が形成されている。
【００２１】
第２の半導体層５５の表面の所要位置には、ｎ＋Ｓｉ層５６が形成されている。ｎ＋Ｓｉ層５６は、不純物を含んだｎ型のシリコンで構成されている。ｎ＋Ｓｉ層５６の表面、第１の半導体層５４及び第２の半導体層５５の側面、並びにゲート絶縁膜５３の表面には、所要のパターンを有するソース電極５７及びドレイン電極５８が形成されている。ｎ＋Ｓｉ層５６は、ソース電極５７及びドレイン電極５８とのコンタクト層である。また、第１の半導体層５４及び第２の半導体層５５はチャネル層である。
【００２２】
図２は、従来のＴＦＴの要部の模式的平面図である。図２には、第１の半導体層５４、ソース電極５７及びドレイン電極５８の平面視における位置関係を示しており、ＴＦＴのその他の構造は省略している。平面視で、多結晶シリコン部５４１は矩形に形成されており、多結晶シリコン部５４１の周囲に非晶質シリコン部５４２が形成されている。図２に示すように、ソース電極５７及び多結晶シリコン部５４１の一部を基板５１の表面に射影した位置が重なっており、同様に、ドレイン電極５８及び多結晶シリコン部５４１の一部を基板５１の表面に射影した位置が重なっている。
【００２３】
図３は、従来のＴＦＴの製造工程を示す模式的断面図である。図３の一番目の図に示すように、基板５１上にゲート電極５２を形成し、ゲート電極５２を覆って基板５１の表面にゲート絶縁膜５３を形成し、ゲート絶縁膜５３の表面に第１の半導体層５４を形成する。この段階では、第１の半導体層５４は全て非晶質シリコン部５４２である。次に、図３の二番目の図に示すように、第１の半導体層５４の一部を多結晶シリコン部５４１へ変化させる。この工程では、第１の半導体層５４の一部へレーザ光を照射し、レーザ光の熱によってシリコンの温度を上昇させ、レーザ光の照射を停止して放熱させるアニール処理を行う。アニール処理によって、レーザ光を照射した部分で非晶質シリコンが多結晶シリコンへ変化し、多結晶シリコン部５４１が生成される。レーザ光を照射していない部分は、非晶質シリコン部５４２である。次に、図３の三番目の図に示すように、第１の半導体層５４を覆って第２の半導体層５５を形成し、第２の半導体層５５の表面にｎ＋Ｓｉ層５６を形成する。次に、図３の四番目の図に示すように、ｎ＋Ｓｉ層５６に所要のパターンを形成し、形成したパターンに従って第１の半導体層５４、第２の半導体層５５及びｎ＋Ｓｉ層５６をエッチングする。次に、図１に示すように、エッチング後のｎ＋Ｓｉ層５６上にソース電極５７及びドレイン電極５８を形成する。
【００２４】
多結晶シリコン部５４１は、第１の半導体層５４上のレーザ光を照射された位置に形成される。レーザ光を照射する位置にはばらつきが生じるので、多結晶シリコン部５４１の位置にもばらつきが生じる。このため、従来のＴＦＴでは、多結晶シリコン部５４１とソース電極５７及びドレイン電極５８の夫々とを基板５１の表面に射影した位置が重なる面積及び形状にばらつきが生じ、ＴＦＴの特性がばらつくことになる。
【００２５】
以下、本実施形態に係るＴＦＴを説明する。図４は、実施形態１に係るＴＦＴの要部の模式的断面図である。ガラス基板等の絶縁性の基板１１の表面にゲート電極１２が形成されており、ゲート電極１２を覆って基板１１上にゲート絶縁膜１３が形成されている。ゲート絶縁膜１３は、例えば窒化シリコンの層である。ゲート絶縁膜１３の表面の内でゲート電極１２の上側には、第１シリコン層１４が形成されている。第１シリコン層１４は、多結晶シリコンで構成されている。更に、第１シリコン層１４を覆って第２シリコン層１５が形成されている。第２シリコン層１５は非晶質シリコンで構成されている。第２シリコン層１５は、第１シリコン層１４に加えて、第１シリコン層１４の周囲のゲート絶縁膜１３の一部をも覆っている。即ち、第２シリコン層１５は、第１シリコン層１４の表面及び側面を覆っている。
【００２６】
第２シリコン層１５の表面の所要位置には、ｎ＋Ｓｉ層１６が形成されている。ｎ＋Ｓｉ層１６は、リン又はヒ素等の不純物濃度が高いｎ型のシリコンで構成されている。ｎ＋Ｓｉ層１６の表面、第２シリコン層１５の側面、及びゲート絶縁膜１３の表面には、所要のパターンを有するソース電極１７及びドレイン電極１８が形成されている。ｎ＋Ｓｉ層１６は、ソース電極１７及びドレイン電極１８とのコンタクト層である。また、第１シリコン層１４及び第２シリコン層１５はチャネル層である。
【００２７】
図５は、実施形態１に係るＴＦＴの要部の模式的平面図である。図５には、第１シリコン層１４、第２シリコン層１５、ソース電極１７及びドレイン電極１８の平面視における位置関係を示しており、ＴＦＴのその他の構造は省略している。平面視で、第１シリコン層１４は矩形に形成されており、第２シリコン層１５に覆われている。図５中では、第２シリコン層１５に覆われた第１シリコン層１４を破線で示している。図５に示すように、ソース電極１７及び第１シリコン層１４の一部を基板１１の表面に射影した位置が重なっており、同様に、ドレイン電極１８及び第１シリコン層１４の一部を基板１１の表面に射影した位置が重なっている。多結晶シリコンでなる第１シリコン層１４によって移動度が上昇し、非晶質シリコンでなる第２シリコン層１５によって漏れ電流が低減される。
【００２８】
図６は、実施形態１に係るＴＦＴの製造方法を示す工程図である。図７Ａ〜図７Ｈは、実施形態１に係るＴＦＴの製造工程の一部を示す模式的断面図である。図８Ａ〜図８Ｆは、実施形態１に係るＴＦＴの製造工程の一部を示す模式的平面図である。図７Ａに示すように、基板１１上にゲート電極１２を形成し（Ｓ１０１）、ゲート電極１２を覆って基板１１の表面にゲート絶縁膜１３を形成し（Ｓ１０２）、ゲート絶縁膜１３の表面に非晶質シリコンからなる第１シリコン層１４を形成する（Ｓ１０３）。
【００２９】
次に、アニール処理により、第１シリコン層１４の一部を多結晶シリコンへ変化させる（Ｓ１０４）。Ｓ１０４のアニール処理では、第１シリコン層１４の一部へレーザ光（エネルギービーム）を照射し、レーザ光の熱によってシリコンの温度を上昇させ、レーザ光の照射を停止して放熱させる。アニール処理によって、レーザ光を照射した部分で非晶質シリコンが多結晶シリコンへ変化する。図７Ｂ及び図８Ａは、第１シリコン層１４の一部が多結晶シリコンへ変化した状態を示す。形成された第１シリコン層１４の内、完成したＴＦＴの構成物となる領域を第１領域１４１とする。第１領域１４１は、ゲート電極１２の上側にあり、所定の面積を有している。図７Ｂ及び図８Ａには、第１領域１４１を破線で示している。例えば、第１領域１４１を基板１１へ射影した形状は矩形である。
【００３０】
Ｓ１０４のアニール処理では、第１シリコン層１４上で、第１領域１４１を含み第１領域１４１よりも広い範囲にレーザ光を照射する。即ち、第１シリコン層１４上で、第１領域１４１内から第１領域１４１の外部へかけてレーザ光を照射する。例えば、第１シリコン層１４上の第１領域１４１を含む所要箇所へ、マルチレンズアレイを介してレーザ光を照射する。レーザには、例えば、非晶質シリコンの吸収の大きい紫外光のエキシマレーザを用いることができる。第１シリコン層１４内のレーザ光を照射された部分では、非晶質シリコンが多結晶シリコンへ変化し、多結晶シリコン部１４２が生成される。図７Ｂ及び図８Ａに示すように、第１領域１４１は多結晶シリコン部１４２となっており、第１領域１４１に隣接する部分も多結晶シリコン部１４２となっている。
【００３１】
次に、フォトリソグラフィにより、第１シリコン層１４の所要部分を保護するフォトレジスト２を形成する（Ｓ１０５）。図７Ｃ及び図８Ｂは、フォトレジスト２を形成した状態を示す。Ｓ１０５の工程では、ハーフトーンのフォトマスクを用いて、二種類の厚さを有するフォトレジスト２を形成する。図７Ｃに示すように、フォトマスク２は、第１シリコン層１４の内、第１領域１４１と第１領域１４１に隣接する領域とを保護する位置に形成される。フォトマスク２は、第１領域１４１を保護する中央部分２１と、第１領域１４１に隣接する領域を保護する周縁部分２２とからなる。周縁部分２２の厚さは、中央部分２１の厚さよりも薄くなっている。
【００３２】
次に、フォトレジスト２から周縁部分２２を除去するアッシングを行う（Ｓ１０６）。Ｓ１０６の工程では、フォトレジスト２の内、比較的薄い周縁部分２２が除去され、比較的厚い中央部分２１が残存するようにアッシングの条件を調整する。図７Ｄ及び図８Ｃは、アッシング後の状態を示す。アッシングにより、第１シリコン層１４の第１領域１４１を保護するフォトレジスト３が得られる。次に、ウェットエッチング又はドライエッチングにより、第１シリコン層１４の内、フォトレジスト３で保護された第１領域１４１以外の部分を除去する（Ｓ１０７）。Ｓ１０５〜Ｓ１０７の工程は、第１エッチング工程に対応する。エッチングの後、フォトレジスト３を除去し、洗浄を行う。図７Ｅ及び図８Ｄは、エッチング後の状態を示す。ゲート絶縁膜１３上には、第１シリコン層１４の、ＴＦＴの構成物となる部分が残存している。残存した第１シリコン層１４は多結晶シリコンで構成されている。
【００３３】
次に、第１シリコン層１４を覆って、非晶質シリコンからなる第２シリコン層１５を形成する（Ｓ１０８）。Ｓ１０８の工程では、第２シリコン層１５を第１シリコン層１４よりも広い範囲に形成する。次に、第２シリコン層１５の表面にｎ＋Ｓｉ層１６を形成する（Ｓ１０９）。図７Ｆは、ｎ＋Ｓｉ層１６を形成した状態を示す。第２シリコン層１５及びｎ＋Ｓｉ層１６が第１シリコン層１４を覆っている。
【００３４】
次に、フォトリソグラフィにより、第２シリコン層１５及びｎ＋Ｓｉ層１６の所要部分を保護するフォトレジスト２３を形成する（Ｓ１１０）。図７Ｇ及び図８Ｅは、フォトレジスト２３を形成した状態を示す。Ｓ１１０の工程では、Ｓ１０５の工程と同じフォトマスクを用いて、同じ位置にフォトレジスト２３を形成する。Ｓ１０５の工程と同じフォトマスクを用いることで、Ｓ１０５の工程中に使用したアライメントマークを再度利用することができる。フォトレジスト２３は、第２シリコン層１５及びｎ＋Ｓｉ層１６の内、第１シリコン層１４を覆った領域とこの領域に隣接する領域とを保護する。第２シリコン層１５及びｎ＋Ｓｉ層１６の内でフォトレジスト２３に保護される部分を第２領域１５１とする。図７Ｇには、第２領域１５１を破線で示している。第２シリコン層１５の第２領域１５１は、ゲート電極１２の上側にあり、第１シリコン層１４を覆っており、基板１１に射影した面積は第１シリコン層１４（第１領域１４１）よりも広くなっている。第２シリコン層１５の第２領域１５１は、完成したＴＦＴの構成物となる領域である。
【００３５】
次に、ウェットエッチング又はドライエッチングにより、第２シリコン層１５及びｎ＋Ｓｉ層１６の内、フォトレジスト２３で保護された第２領域１５１以外の部分を除去する（Ｓ１１１）。Ｓ１１０〜Ｓ１１１の工程は、第２エッチング工程に対応する。エッチングの後、フォトレジスト２３を除去し、洗浄を行う。図７Ｈ及び図８Ｆは、エッチング後の状態を示す。ゲート絶縁膜１３上には、第１シリコン層１４と、第１シリコン層１４を覆い、ゲート絶縁膜１３の内で第１シリコン層１４の周囲の一部分をも覆う第２シリコン層１５と、第２シリコン層１５を覆うｎ＋Ｓｉ層１６が形成されている。図８Ｆには、第１シリコン層１４及び第２シリコン層１５の平面視における位置関係を示し、ｎ＋Ｓｉ層１６は省略しており、第１シリコン層１４を破線で示している。
【００３６】
次に、ｎ＋Ｓｉ層１６上にフォトリソグラフィによりソース電極１７及びドレイン電極１８のパターンを形成し、形成したパターンをマスクにして、平面視でソース電極１７とドレイン電極１８との間に位置するｎ＋Ｓｉ層１６及び第２シリコン層１５の一部をエッチングすることにより、図４に示す如きソース電極１７及びドレイン電極１８を形成する（Ｓ１１２）。
【００３７】
以上詳述した如く、本実施形態においては、非晶質シリコンでなる第１シリコン層１４の第１領域１４１よりも広い範囲にレーザ光を照射してアニール処理を行い、エッチングで第１領域１４１以外の部分を除去することにより、多結晶シリコンでなる第１シリコン層１４を生成する。レーザ光が照射された部分の内でエッチングにより必要な部分以外が除去されることで第１シリコン層１４が生成されるので、多結晶シリコンでなる第１シリコン層１４の位置は、レーザ光の照射によって決定されることなく、エッチングによって決定される。このため、レーザ光を照射する位置のばらつきに起因して第１シリコン層１４の位置がばらつくことは無い。第１シリコン層１４の位置がばらつく原因の一つが無くなったので、ＴＦＴのチャネル層内での多結晶シリコンの位置のばらつきが低減される。従って、チャネル層内の多結晶シリコンの部分（第１シリコン層１４）とソース電極１７及びドレイン電極１８の夫々とを基板１１に射影した位置が重なる面積及び形状のばらつきが低減され、移動度等のＴＦＴの特性のばらつきが低減される。ＴＦＴの特性のばらつきが低減されるので、本実施形態に係る製造方法を用いることにより、ＴＦＴの特性を従来よりも精度良く調整することが可能となる。
【００３８】
また、本実施形態においては、ハーフトーンのフォトマスクを用いることにより、第１シリコン層１４の第１領域１４１を保護するフォトレジスト３と、より広い第２シリコン層１５の第２領域１５１を保護するフォトレジスト２３とを、同一のフォトマスクにより形成することができる。フォトマスクの数が増えることが無く、製造コストの増大が抑制される。また、同一のフォトマスクを用いることにより、第１領域１４１を保護するフォトレジスト３と第２領域１５１を保護するフォトレジスト２３とを形成する際に同一のアライメントマークを利用することができる。このため、ＴＦＴ内で第１シリコン層１４に対する第２シリコン層１５の位置のばらつきが可及的に抑制される。なお、本実施形態では、ハーフトーンのフォトマスクよりも階調数の多いフォトマスクを用いてもよい。
【００３９】
また、図１に示す従来のＴＦＴでは、第１の半導体層５４及び第２の半導体層５５の間の界面がソース電極５７及びドレイン電極５８の間を繋いでおり、この界面を通じた漏れ電流が発生する。本実施形態に係るＴＦＴでは、図４に示すように、第２シリコン層１５が第１シリコン層１４の表面及び側面を覆っているので、第１シリコン層１４及び第２シリコン層１５の間の界面はソース電極１７及びドレイン電極１８の間を繋いではいない。このため、第１シリコン層１４及び第２シリコン層１５の間の界面を通じた漏れ電流は発生しない。従って、本実施形態に係るＴＦＴは、漏れ電流を低減される。
【００４０】
＜実施形態２＞
実施形態２に係るＴＦＴの構造は、実施形態１と同様である。図９は、実施形態２に係るＴＦＴの製造方法を示す工程図である。図１０Ａ及び図１０Ｂは、実施形態２に係るＴＦＴの製造工程の一部を示す模式的断面図である。実施形態１と同様、図７Ａに示すように、基板１１上にゲート電極１２を形成し（Ｓ２０１）、ゲート電極１２を覆って基板１１の表面にゲート絶縁膜１３を形成し（Ｓ２０２）、ゲート絶縁膜１３の表面に非晶質シリコンからなる第１シリコン層１４を形成する（Ｓ２０３）。次に、実施形態１と同様、図７Ｂに示すように、アニール処理により、第１シリコン層１４の内、第１領域１４１を含み第１領域１４１よりも広い範囲を多結晶シリコンへ変化させ、多結晶シリコン部１４２を生成する（Ｓ２０４）。
【００４１】
次に、フォトリソグラフィにより、第１シリコン層１４の第１領域１４１を保護するフォトレジスト４１を形成する（Ｓ２０５）。図１０Ａは、フォトレジスト４１を形成した状態を示す。Ｓ２０５の工程では、バイナリのフォトマスクを用いてフォトレジスト４１を形成する。次に、ウェットエッチング又はドライエッチングにより、第１シリコン層１４の内、フォトレジスト４１で保護された第１領域１４１以外の部分を除去する（Ｓ２０６）。Ｓ２０５〜Ｓ２０６の工程は、第１エッチング工程に対応する。エッチングの後、フォトレジスト４１を除去し、洗浄を行う。エッチング後は、実施形態１と同様に、図７Ｅに示した状態となり、残存した第１シリコン層１４は多結晶シリコンで構成されている。次に、実施形態１と同様、図７Ｆに示すように、第１シリコン層１４を覆って、非晶質シリコンからなる第２シリコン層１５を形成し（Ｓ２０７）、ｎ＋Ｓｉ層１６を形成する（Ｓ２０８）。
【００４２】
次に、フォトリソグラフィにより、第２シリコン層１５及びｎ＋Ｓｉ層１６の第２領域１５１を保護するフォトレジスト４２を形成する（Ｓ２０９）。図１０Ｂは、フォトレジスト４２を形成した状態を示す。第２シリコン層１５の第２領域１５１は、第１シリコン層１４を覆っており、基板１１に射影した面積は第１シリコン層１４（第１領域１４１）よりも広くなっている。Ｓ２０９の工程では、Ｓ２０５の工程と同じフォトマスクを用いて、同じ位置にフォトレジスト４２を形成する。但し、フォトリソグラフィの条件をＳ２０５とＳ２０９とで異ならせ、基板１１に射影した面積がフォトレジスト４２はフォトレジスト４１よりも広くなるようにしてある。例えば、Ｓ２０５の工程では、ポジ型のフォトレジスト及びフォトマスクを用いて、オーバー露光により小さめのフォトレジスト４１を形成し、Ｓ２０９の工程では、同一のフォトマスクを用いて、アンダー露光により大きめのフォトレジスト４２を形成する。
【００４３】
次に、ウェットエッチング又はドライエッチングにより、第２シリコン層１５及びｎ＋Ｓｉ層１６の内、フォトレジスト４２で保護された第２領域１５１以外の部分を除去する（Ｓ２１０）。Ｓ２０９〜Ｓ２１０の工程は、第２エッチング工程に対応する。エッチングの後、フォトレジスト４２を除去し、洗浄を行う。エッチング後は、実施形態１と同様に、図７Ｈに示した状態となる。次に、実施形態１と同様に、ｎ＋Ｓｉ層１６上にフォトリソグラフィによりソース電極１７及びドレイン電極１８のパターンを形成し、形成したパターンをマスクにして、平面視でソース電極１７とドレイン電極１８との間に位置するｎ＋Ｓｉ層１６及び第２シリコン層１５の一部をエッチングすることにより、図４に示す如きソース電極１７及びドレイン電極１８を形成する（Ｓ２１１）。
【００４４】
なお、本実施形態では、フォトリソグラフィの条件以外のエッチングの条件をＳ２０６とＳ２１０とで異ならせ、Ｓ２１０で残存する第２シリコン層１５の基板１１に射影した面積が第１シリコン層１４よりも広くなるようにしてもよい。例えば、Ｓ２０５とＳ２０９とでフォトレジストの大きさを同一にし、Ｓ２０６ではエッチングの時間を長めにして第１シリコン層１４の残存する領域がフォトレジストよりも小さくなるようにし、Ｓ２１０ではエッチングの時間を短めにして第２シリコン層１５の残存する領域がより大きくなるようにする。この方法によっても、同一のフォトマスクを用いて、エッチング後の第２シリコン層１５の面積がエッチング後の第１シリコン層１４よりも大きくなるようにすることができる。
【００４５】
以上詳述した如く、本実施形態においても、多結晶シリコンでなる第１シリコン層１４の位置は、レーザ光の照射によって決定されることなく、エッチングによって決定される。このため、レーザ光を照射する位置のばらつきに起因して第１シリコン層１４の位置がばらつくことは無く、ＴＦＴのチャネル層内での多結晶シリコンの位置のばらつきが低減される。従って、移動度等のＴＦＴの特性のばらつきが低減され、本実施形態に係る製造方法によってＴＦＴの特性を精度良く調整することが可能となる。
【００４６】
また、本実施形態においては、フォトリソグラフィの条件等のエッチングの条件を調整することにより、第１シリコン層１４とよりサイズの大きい第２シリコン層１５とを同一のフォトマスクにより形成することができる。従って、実施形態１と同様に、フォトマスクの数が増えることが無く、製造コストの増大が抑制される。また、同一のフォトマスクを用いることにより、フォトレジストの形成時に同一のアライメントマークを利用することができ、第１シリコン層１４に対する第２シリコン層１５の位置のばらつきが抑制される。
【００４７】
＜実施形態３＞
実施形態１及び２では、ＴＦＴ中の第１シリコン層１４が多結晶シリコンで構成された形態を示したが、実施形態３では、第１シリコン層１４中に非晶質シリコン及び多結晶シリコンが混在した形態を示す。
【００４８】
図１１は、実施形態３に係るＴＦＴの要部の模式的平面図である。図１２は、図１１に示すＸＩＩ−ＸＩＩ線に沿ったＴＦＴの模式的断面図である。また、図１１に示すＩＶ−ＩＶ線に沿ったＴＦＴの模式的断面図は、図４に示す実施形態１と同様である。実施形態１及び２と同様に、ＴＦＴは、基板１１、ゲート電極１２、ゲート絶縁膜１３、第１シリコン層１４、第２シリコン層１５、ｎ＋Ｓｉ層１６、ソース電極１７及びドレイン電極１８を含んでいる。図１１には、第１シリコン層１４、第２シリコン層１５、ソース電極１７及びドレイン電極１８の平面視における位置関係を示しており、ＴＦＴのその他の構造は省略している。平面視で、第１シリコン層１４は矩形に形成されており、第２シリコン層１５に覆われている。図１１中では、第２シリコン層１５に覆われた第１シリコン層１４を破線で示している。本実施形態では、第１シリコン層１４は、多結晶シリコンでなる多結晶シリコン部１４２と、非晶質シリコンでなる非晶質シリコン部１４３とを含んでいる。
【００４９】
図１１に示すように、平面視で、多結晶シリコン部１４２は、ソース電極１７及びドレイン電極１８が並んだ方向に、第１シリコン層１４全体と同じ長さを有する。また、ソース電極１７及びドレイン電極１８が並んだ方向と交差する方向には、多結晶シリコン部１４２の長さは第１シリコン層１４全体よりも短い。また、ソース電極１７及び多結晶シリコン部１４２の一部を基板１１の表面に射影した位置が重なっており、同様に、ドレイン電極１８及び多結晶シリコン部１４２の一部を基板１１の表面に射影した位置が重なっている。第１シリコン層１４の他の部分は非晶質シリコン部１４３になっている。
【００５０】
ＴＦＴは、実施形態１又は２と同様の製造方法で製造される。図１３Ａ及び図１３Ｂは、実施形態３に係るＴＦＴの製造工程の一部を示す模式的平面図である。実施形態１及び２と同様に、基板１１上にゲート電極１２を形成し、ゲート絶縁膜１３を形成し、ゲート絶縁膜１３の表面に非晶質シリコンからなる第１シリコン層１４を形成する。次に、アニール処理により、第１シリコン層１４の一部を多結晶シリコンへ変化させる。アニール処理では、第１シリコン層１４の内、第１領域１４１の一部から第１領域１４１の外部にかけてレーザ光を照射する。このとき、第１領域１４１内の多結晶シリコン部１４２にすべき部分にレーザ光を照射し、非晶質シリコン部１４３にすべき部分にはレーザ光を照射しない。レーザ光を照射された部分では、非晶質シリコンが多結晶シリコンへ変化し、多結晶シリコン部１４２が生成される。図１３Ａには、第１シリコン層１４の一部が多結晶シリコンへ変化した状態を示す。第１領域１４１内の一部と、第１領域１４１外の一部とが多結晶シリコン部１４２になっており、多結晶シリコン部１４２は第１領域１４１の内部と外部とで連続している。
【００５１】
次に、実施形態１又は２と同様の方法で、第１シリコン層１４をエッチングする。図１３Ｂは、エッチング後の状態を示す。ゲート絶縁膜１３上には、第１シリコン層１４の、ＴＦＴの構成物となる部分が残存している。残存した第１シリコン層１４は、多結晶シリコン部１４２及び非晶質シリコン部１４３を含んでいる。ＴＦＴの以降の製造工程は、実施形態１又は２と同様である。
【００５２】
なお、図１１に示したＴＦＴは一例であり、第１シリコン層１４が多結晶シリコン部１４２及び非晶質シリコン部１４３を含んでいるのであれば、多結晶シリコン部１４２の第１シリコン層１４内での位置、形状及びサイズは図１１に示した例以外の形態をとり得る。図１４は、実施形態３に係るＴＦＴの他の例を示す模式的平面図である。第１シリコン層１４、第２シリコン層１５、ソース電極１７及びドレイン電極１８の平面視における位置関係を示しており、ＴＦＴのその他の構造は省略している。平面視で、非晶質シリコン部１４３は、ソース電極１７及びドレイン電極１８が並んだ方向と交差する方向に、第１シリコン層１４全体と同じ長さを有する。また、ソース電極１７及びドレイン電極１８が並んだ方向には、非晶質シリコン部１４３の長さは第１シリコン層１４全体よりも短い。また、ソース電極１７及びドレイン電極１８と非晶質シリコン部１４３とを基板１１の表面に射影した位置は重なっていない。第１シリコン層１４の他の部分は多結晶シリコン部１４２になっている。即ち、多結晶シリコン部１４２は、ソース電極１７及びドレイン電極１８の中間に位置する非晶質シリコン部１４３によって分断されている。ソース電極１７及びドレイン電極１８と多結晶シリコン部１４２との一部を基板１１の表面に射影した位置が重なっている。
【００５３】
図１５Ａ及び図１５Ｂは、実施形態３に係るＴＦＴの他の例の製造工程の一部を示す模式的平面図である。図１５Ａは、アニール処理により第１シリコン層１４の一部が多結晶シリコンへ変化した状態を示す。第１領域１４１内の一部と、第１領域１４１外の一部とが多結晶シリコン部１４２になっており、多結晶シリコン部１４２は第１領域１４１の内部と外部とで連続している。図１５Ｂは、エッチング後の第１シリコン層１４を示す。エッチング後の第１シリコン層１４は、多結晶シリコン部１４２及び非晶質シリコン部１４３を含んでいる。最終的に、図１４に示すＴＦＴが製造される。
【００５４】
以上詳述した如く、本実施の形態においては、ＴＦＴのチャネル層に含まれる第１シリコン層１４には、多結晶シリコン部１４２及び非晶質シリコン部１４３が含まれている。第１シリコン層１４の一部を多結晶シリコン部１４２とすることにより、第１シリコン層１４の全てが多結晶シリコンになっている場合に比べて、移動度等のＴＦＴの特性をより細かく調整することができる。本実施の形態では、第１シリコン層１４の位置は、レーザ光の照射によって決定されることなく、エッチングによって決定され、多結晶シリコン部１４２の位置もエッチングによって決定される。このため、レーザ光を照射する位置のばらつきに起因して多結晶シリコン部１４２の位置がばらつくことは無く、ＴＦＴのチャネル層内での多結晶シリコンの位置のばらつきが低減される。従って、チャネル層内の多結晶シリコン部１４２とソース電極１７及びドレイン電極１８の夫々とを基板１１に射影した位置が重なる面積及び形状のばらつきが低減され、ＴＦＴの特性のばらつきが低減される。本実施形態に係る製造方法を用いることにより、ＴＦＴの特性を精度良く調整することが可能となる。
【００５５】
なお、本実施の形態においては、多結晶シリコン部１４２とソース電極１７及びドレイン電極１８の夫々とを基板１１に射影した位置が重なる形態を示したが、ＴＦＴは、多結晶シリコン部１４２とソース電極１７及びドレイン電極１８とを基板１１に射影した位置が重ならない形態であってもよい。また、ＴＦＴは、ソース電極１７及びドレイン電極１８の一方と多結晶シリコン部１４２とを基板１１に射影した位置が重なっており、ソース電極１７及びドレイン電極１８の他方と多結晶シリコン部１４２とを基板１１に射影した位置は重なっていない形態であってもよい。また、以上の実施形態１〜３においては、アニール処理においてレーザ光を用いる例を示したが、本発明では、アニール処理においてレーザ光以外のエネルギービームを用いてもよい。
【符号の説明】
【００５６】
１１  基板
１２  ゲート電極
１３  ゲート絶縁膜
１４  第１シリコン層
１４１  第１領域
１４２  多結晶シリコン部
１４３  非晶質シリコン部
１５  第２シリコン層
１５１  第２領域
１６  ｎ＋Ｓｉ層
１７  ソース電極
１８  ドレイン電極
２、２３、３、４１、４２  フォトレジスト
【図１】
2017046948.tif 000003
【図２】
2017046948.tif 000004
【図３】
2017046948.tif 000005
【図４】
2017046948.tif 000006
【図５】
2017046948.tif 000007
【図６】
2017046948.tif 000008
【図７Ａ】
2017046948.tif 000009
【図７Ｂ】
2017046948.tif 000010
【図７Ｃ】
2017046948.tif 000011
【図７Ｄ】
2017046948.tif 000012
【図７Ｅ】
2017046948.tif 000013
【図７Ｆ】
2017046948.tif 000014
【図７Ｇ】
2017046948.tif 000015
【図７Ｈ】
2017046948.tif 000016
【図８Ａ】
2017046948.tif 000017
【図８Ｂ】
2017046948.tif 000018
【図８Ｃ】
2017046948.tif 000019
【図８Ｄ】
2017046948.tif 000020
【図８Ｅ】
2017046948.tif 000021
【図８Ｆ】
2017046948.tif 000022
【図９】
2017046948.tif 000023
【図１０Ａ】
2017046948.tif 000024
【図１０Ｂ】
2017046948.tif 000025
【図１１】
2017046948.tif 000026
【図１２】
2017046948.tif 000027
【図１３Ａ】
2017046948.tif 000028
【図１３Ｂ】
2017046948.tif 000029
【図１４】
2017046948.tif 000030
【図１５Ａ】
2017046948.tif 000031
【図１５Ｂ】
2017046948.tif 000032
【手続補正書】
【提出日】平成30年3月16日(2018.3.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法において、
基板の表面にゲート電極を形成する工程と、
ゲート電極が形成された前記基板の表面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後に、非晶質シリコンからなる第１シリコン層を形成する工程と、
前記第１シリコン層上で、所定の面積を有する所定領域内の一部又は全部から前記所定領域の外部にかけてエネルギービームを照射して、前記第１シリコン層中の前記エネルギービームを照射した部分を多結晶シリコンに変化させる工程と、
前記所定領域を残すように前記第１シリコン層をエッチングする第１エッチング工程と、
前記第１シリコン層の前記所定領域を覆って、非晶質シリコンからなる第２シリコン層を、前記第１シリコン層の前記所定領域よりも広い範囲に形成する工程と、
前記第１シリコン層の前記所定領域を覆っており前記第１シリコン層の前記所定領域よりも広い部分を残すように、前記第２シリコン層をエッチングする第２エッチング工程と、
エッチング後の前記第１シリコン層及び前記第２シリコン層をチャネル層にしたソース電極及びドレイン電極を形成する電極形成工程とを含むこと
を特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記電極形成工程は、前記第１シリコン層中の多結晶シリコンの部分と前記ソース電極及び前記ドレイン電極の少なくとも一方とを前記基板に射影した位置が重なるように、前記ソース電極及び前記ドレイン電極を形成すること
を特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記第１エッチング工程は、
前記第１シリコン層の前記所定領域及び前記所定領域に隣接する領域を保護し、前記所定領域に隣接する領域を保護する部分の厚さが前記所定領域を保護する部分の厚さよりも薄くなっている第１フォトレジストを、多階調のフォトマスクを用いて形成する工程と、
アッシングにより、前記第１フォトレジストから、前記所定領域に隣接する領域を保護する部分を除去する工程と、
前記第１シリコン層から、前記第１フォトレジストの残存部分で保護されていない部分を除去する工程とを含み、
前記第２エッチング工程は、
前記第１エッチング工程と同一のフォトマスクを用いて、前記第２シリコン層上の前記第１シリコン層の前記所定領域を覆った領域及び該領域に隣接する領域を保護する第２フォトレジストを形成する工程と、
前記第２シリコン層から、前記第２フォトレジストで保護されていない部分を除去する工程とを含むこと
を特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記第１エッチング工程及び前記第２エッチング工程は、
同一のフォトマスクを用いてフォトレジストを形成する工程を含んでおり、
エッチング後の第１シリコン層の面積よりもエッチング後の第２シリコン層の面積の方が広くなるように、エッチングの条件を異ならせてあること
を特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
【国際調査報告】
2017046948.tif 000033
2017046948.tif 000034
2017046948.tif 000035
2017046948.tif 000036