(57)【要約】  半導体装置は、誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、これら複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって第１の送受信コイルと結合する第２の送受信コイルを複数のメモリチップ毎に備えたインターポーザとを有する。第１の送受信コイルおよび第２の送受信コイルのサイズは、メモリチップとインターポーザとの間の通信距離が大きいものほど大きい。第１の送受信コイルおよび第２の送受信コイルは、インターポーザとメモリチップとの間の通信でメモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められたサイズとすることができる。
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【特許請求の範囲】
【請求項１】
誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、
前記複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって前記第１の送受信コイルと結合する第２の送受信コイルを前記複数のメモリチップ毎に備えたインターポーザとを有し、
前記第１の送受信コイルおよび前記第２の送受信コイルのサイズは、前記メモリチップと前記インターポーザとの間の通信距離が大きいものほど大きい半導体装置。
【請求項２】
前記第１の送受信コイルおよび前記第２の送受信コイルは、前記インターポーザと前記メモリチップとの間の通信で前記メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められたサイズである請求項１に記載の半導体装置。
【請求項３】
前記インターポーザは、積層された前記複数のメモリチップのうちで積層方向の一端に位置するメモリチップである請求項１に記載の半導体装置。
【請求項４】
前記メモリチップには、前記第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、前記識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、前記アドレスの信号線は全ての前記メモリチップ間で共通する請求項１に記載の半導体装置。
【請求項５】
前記インターポーザは前記アドレスを生成して出力する請求項４に記載の半導体装置。
【請求項６】
前記サイズの指標は、前記第１の送受信コイルおよび前記第２の送受信コイルの半径である請求項１に記載の半導体装置。
【請求項７】
誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、
前記複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって前記第１の送受信コイルと結合する第２の送受信コイルを前記複数のメモリチップ毎に備えたインターポーザとを有し、
前記第１の送受信コイルおよび前記第２の送受信コイルの巻き数は、前記メモリチップと前記インターポーザとの間の通信距離が大きいものほど多い半導体装置。
【請求項８】
前記第１の送受信コイルおよび前記第２の送受信コイルは、前記インターポーザと前記メモリチップとの間の通信で前記メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められた巻き数である請求項７に記載の半導体装置。
【請求項９】
前記インターポーザは、積層された前記複数のメモリチップのうちで積層方向の一端に位置するメモリチップである請求項７に記載の半導体装置。
【請求項１０】
前記メモリチップには、前記第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、前記識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、前記アドレスの信号線は全ての前記メモリチップ間で共通する請求項７に記載の半導体装置。
【請求項１１】
前記インターポーザは前記アドレスを生成して出力する請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、半導体チップが積層された積層型の半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路を小型化しつつ集積度を上げるため、半導体チップを垂直方向に積層する方法が知られている。【０００３】
積層された半導体チップ間のデータ通信方法としては、有線方式によるものと無線方式によるものがある。さらに、前者にはマイクロバンプ技術と貫通シリコンビア技術（Through-Silicon-Via, TSV）があり、後者には容量結合による技術と誘導結合による技術（ThruChip Interface, TCI）がある。【０００４】
マイクロバンプや容量結合を利用する技術では、シリコンチップを貫通して通信することができないため、通信させるチップ同士の回路を向き合わせて貼り合わせるface-to-face方式での積層となる。一方、ＴＳＶやＴＣＩによれば、シリコンチップを貫通して通信できるので、チップを同方向に積層して貼り合わせるface-to-back方式で積層できる。したがって、ＴＳＶやＴＣＩによれば、３枚以上の積層されたチップ間での通信が可能である。【０００５】
ＴＳＶでは、チップに微小な孔を設けて貫通電極を形成し、チップ同志を上下に配線接続する。しかし、ＴＳＶは、機械加工技術を必要とするため１チップあたりの製造コストが高く、また、応力や熱などに起因する機械的接続不良などの問題がある。【０００６】
一方、ＴＣＩでは、送信コイルと受信コイル間での誘導結合を利用して、積層されたチップ間でデータ通信が行われる（例えば、特許文献１参照。）。積層されたチップ間での誘導結合インターフェースは、通信コイル間の誘導結合と、データ通信を処理する送受信回路によって構成される。送信回路は送信データを電流に変換し、変換された送信電流が送信コイルに流れると、送信電流の変化に応じて受信コイルに受信電圧が誘導される。すると、受信回路で誘導電圧が検出されて送信データが復元される。【０００７】
ＴＣＩにおける送信コイルや受信コイルは、半導体集積回路の製造プロセスの中で金属配線によって作成され、機械加工技術を必要としない。このため、ＴＣＩは、ＴＳＶと比較するとコスト的に優位であり、また、機械的接続に起因する信頼性の問題も解消できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２８９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
磁界はシリコンチップを貫通できるので、上述したように、ＴＣＩによれば、３枚以上の積層されたチップ間での通信を実現できる。このとき、送信コイルと受信コイルを大きくすれば、通信距離を延ばすことが可能である。しかしながら、これらのコイルを大きくすると、チップ上に実装可能なコイルの数が減少するという問題を生じる。【００１０】
本発明は、かかる点に鑑みてなされたものである。すなわち、本発明の目的は、チップ上に実装可能なコイル数の減少を最小限にして、必要な距離でのチップ間通信を可能とする半導体装置を提供することにある。【００１１】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１２】
（１）本発明の一態様は、誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、これら複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって第１の送受信コイルと結合する第２の送受信コイルを複数のメモリチップ毎に備えたインターポーザとを有し、第１の送受信コイルおよび第２の送受信コイルのサイズが、メモリチップとインターポーザとの間の通信距離が大きいものほど大きい半導体装置に関する。【００１３】
（２）本発明の他の態様は、第１の送受信コイルおよび第２の送受信コイルが、インターポーザとメモリチップとの間の通信でメモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められたサイズである（１）に記載の半導体装置に関する。【００１４】
（３）本発明の他の態様は、インターポーザが、積層された複数のメモリチップのうちで積層方向の一端に位置するメモリチップである（１）に記載の半導体装置に関する。【００１５】
（４）本発明の他の態様は、メモリチップには、第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全ての前記メモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、この識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、アドレスの信号線が全てのメモリチップ間で共通する（１）に記載の半導体装置に関する。【００１６】
（５）本発明の他の態様は、インターポーザがアドレスを生成して出力する（４）に記載の半導体装置に関する。【００１７】
（６）本発明の他の態様は、サイズの指標が、第１の送受信コイルおよび第２の送受信コイルの半径である（１）に記載の半導体装置に関する。【００１８】
（７）本発明の一態様は、誘導結合による通信用の第１の送受信コイルを備えた複数のメモリチップと、これら複数のメモリチップが積層された積層方向の一端に配置されて、誘導結合によって第１の送受信コイルと結合する第２の送受信コイルを複数のメモリチップ毎に備えたインターポーザとを有し、第１の送受信コイルおよび第２の送受信コイルの巻き数が、メモリチップとインターポーザとの間の通信距離が大きいものほど多い半導体装置に関する。【００１９】
（８）本発明の他の態様は、第１の送受信コイルおよび第２の送受信コイルは、インターポーザとメモリチップとの間の通信でメモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように定められた巻き数である（７）に記載の半導体装置に関する。【００２０】
（９）本発明の他の態様は、インターポーザが、積層された複数のメモリチップのうちで積層方向の一端に位置するメモリチップである（７）に記載の半導体装置に関する。【００２１】
（１０）本発明の他の態様は、メモリチップには、第１の送受信コイルのサイズが同一であるものが複数あり、これらのメモリチップを含む全てのメモリチップは、それぞれ、互いに異なる識別番号を出力する演算回路と、この識別番号をメモリチップ選択用のアドレスと比較して一致するか否かを検知する比較回路とを有し、アドレスの信号線が全てのメモリチップ間で共通する（７）に記載の半導体装置に関する。【００２２】
（１１）本発明の他の態様は、インターポーザがアドレスを生成して出力する（１０）に記載の半導体装置に関する。
【発明の効果】
【００２３】
本発明の一態様によれば、第１の送受信コイルおよび第２の送受信コイルのサイズが、メモリチップとインターポーザとの間の通信距離が大きいものほど大きいので、メモリチップ上に実装可能なコイル数の減少を最小限にして、必要な距離でのチップ間通信を可能とする半導体装置が提供される。【００２４】
本発明の一態様によれば、第１の送受信コイルおよび第２の送受信コイルの巻き数が、メモリチップとインターポーザとの間の通信距離が大きいものほど多いので、メモリチップ上に実装可能なコイル数の減少を最小限にして、必要な距離でのチップ間通信を可能とする半導体装置が提供される。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１による半導体装置の一例を示す一部断面図である。
【図２】実施の形態１におけるインターポーザと積層ＤＲＡＭの断面模式図である。
【図３】送受信コイルの模式的な平面図の一例である。
【図４】実施の形態２による半導体装置の一例を示す一部断面図である。
【図５】実施の形態２における積層ＤＲＡＭの断面模式図である。
【図６】実施の形態３におけるインターポーザと積層ＤＲＡＭの断面模式図である。
【図７】実施の形態３におけるチップ選択回路の構成図である。
【発明を実施するための形態】
【００２６】
実施の形態１．
図１は、本実施の形態による半導体装置の一例を示す一部断面図である。図１の半導体装置１では、基板５の上にはんだボール６を介してプロセッサ２が実装されている。また、基板５の上には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが基板５に対して垂直方向に積層された積層構造（積層ＤＲＡＭ４）が設けられている。積層ＤＲＡＭ４におけるメモリチップの積層方向の一端には、インターポーザ３が配置されている。プロセッサ２とＤＲＡＭの各メモリチップとは、インターポーザ３を介して電気的に接続される。インターポーザ３を設けることで、プロセッサ２で発した熱がＤＲＡＭの動作に悪影響を与えるのを防止できる。尚、半導体装置１は、例えば、プロセッサ２の周囲に、インターポーザ３と積層ＤＲＡＭ４とからなる構造体が複数配置された構造とすることができる。積層は、フュージョンボンディング（Fusion Bonding）によって実現されている。積層は、接着剤を使用した手法や、表面活性化常温接合等の他の手法を利用してもよい。
【００２７】
図２は、インターポーザ３と積層ＤＲＡＭ４の断面模式図である。この図において、積層ＤＲＡＭ４は、４枚のＤＲＡＭのメモリチップ１１〜１４が積層されてなる。各メモリチップ１１〜１４は、それぞれ、送受信コイルＣ１１〜Ｃ１４を有する。また、インターポーザ３は、メモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４に対応する送受信コイルＣ１〜Ｃ４を有する。送受信コイルＣ１１〜Ｃ１４は、本発明の第１の送受信コイルの好適な一例である。送受信コイルＣ１〜Ｃ４は、本発明の第２の送受信コイルの好適な一例である。尚、本実施の形態において、メモリチップの積層数は図２の例に限られるものではない。
【００２８】
本明細書では、送信コイルと受信コイルを併せて送受信コイルと称する。送受信コイルは、例えば、送信コイルの中心と受信コイルの中心とが同軸に位置するよう配置された構造とすることができる。送受信コイルの巻き数は、複数の配線層と接続ビアを用いることによって任意の値とすることができる。尚、送受信コイルの構造はこの例に限られるものではなく、例えば、一層の配線で一巻きの送信コイルと受信コイルを形成してこれらを連結し、複数の配線層と接続ビアによって巻き数を増やした構造としてもよい。実際の半導体装置では、ＤＲＡＭのメモリチップ１つあたりに、例えば１０００個程度の送受信コイルが配置される。各送受信コイル間の距離は、送受信コイルのサイズの２分の１程度とすることができる。
【００２９】
図１に戻り、インターポーザ３は、上方に配置されたプロセッサ２のチップから送られたデータを受信し、下方に配置された積層ＤＲＡＭ４のうちの所望のメモリチップへデータを送信する。これにより、データの書き込みが行われる。一方、データの読み込みは、インターポーザ３が、下方に配置された積層ＤＲＡＭ４のうちの所望のメモリチップから送られたデータを受信し、上方に配置されたプロセッサ２のチップへデータを送信することによって行われる。尚、半導体装置１では、例えば、プロセッサ２から図示されない他の１以上の素子へデータが送信され、それらの素子のいずれかからインターポーザ３へデータが送信されてもよい。また、メモリチップ１１〜１４から受信したデータをインターポーザ３は、プロセッサ２へ送信してもよく、あるいは、図示されない他の素子へ送信してもよい。
【００３０】
図３は、インターポーザ３の送受信コイルＣ１と、メモリチップ１１の送受信コイルＣ１１の模式的な平面図の例である。カッコ内の符号は、送受信コイルＣ１１に対応している。インターポーザ３の他の送受信コイルＣ２〜Ｃ４、および他のメモリチップ１２〜１４の送受信コイルＣ１２〜Ｃ１４についても、同様の構造とすることができる。但し、本実施の形態における送受信コイルの平面形状は、図３に示すような四角形に限られるものではなく、他の多角形、円形、または楕円形などであってもよい。
【００３１】
図３の例において、送受信コイルＣ１は、送信コイルＣ１Ｔの外側に受信コイルＣ１Ｒが設けられ、さらに、送信コイルＣ１Ｔと受信コイルＣ１Ｒとが同心に配置された二重コイルとなっている。送受信コイルＣ１１についても同様である。
【００３２】
送信コイルＣ１Ｔは、送信器Ｔ１と電気的に接続している。送信器Ｔ１は、例えば、メモリチップ１１に送信するデータに応じて重畳した電流を送信コイルＣ１Ｔに出力する。送信コイルＣ１Ｔに送信電流が流れると、送信コイルＣ１Ｔに鎖交する磁束が生じる。生じた磁束はメモリチップ１１における送受信コイルＣ１１の受信コイルＣ１１Ｒにも鎖交するため、受信コイルＣ１１Ｒに誘導起電力が生じて受信電流が流れる。受信コイルＣ１１Ｒに受信電流が流れると、受信コイルＣ１１Ｒに電気的に接続する受信器Ｒ１１が、生じた誘導起電力に応じたデータを再生する。以上のようにして、プロセッサ２から出力されたデータは、インターポーザ３を介して積層ＤＲＡＭ４のメモリチップ１１に伝送される。
【００３３】
一方、メモリチップ１１からデータを読み出す場合には、メモリチップ１１の送信器Ｔ１１が、インターポーザ３に送信するデータに応じて重畳した電流を送信コイルＣ１１Ｔに出力する。送信コイルＣ１１Ｔに送信電流が流れると、送信コイルＣ１１Ｔに鎖交する磁束が生じる。生じた磁束はインターポーザ３における送受信コイルＣ１の受信コイルＣ１Ｒにも鎖交するため、受信コイルＣ１Ｒに誘導起電力が生じて受信電流が流れる。受信コイルＣ１Ｒに受信電流が流れると、受信コイルＣ１Ｒに電気的に接続する受信器Ｒ１が、生じた誘導起電力に応じたデータを再生する。以上のようにして、積層ＤＲＡＭ４のメモリチップ１１から出力されたデータは、インターポーザ３に伝送される。
【００３４】
送受信コイルＣ２と送受信コイル１２の間、送受信コイルＣ３と送受信コイル１３の間、送受信コイルＣ４と送受信コイル１４の間においても、それぞれ上記と同様にしてデータの送受信が行われる。
【００３５】
一般に、データの通信距離ｘと、コイルの半径ｒおよびコイルの巻き数ｎとの間には、式（１）の関係が成立する。尚、ＶＲＸは受信信号強度、ｒＴＸは送信コイルの半径、ｒＲＸは受信コイルの半径、ｎＴＸは送信コイルの巻き数、ｎＲＸは受信コイルの巻き数、μ０は真空の透磁率、ｊは虚数単位、ＩＴＸは送信コイルに流す電流、ωは周波数をそれぞれ表す。
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【００３６】
式（１）より、受信信号強度（ＶＲＸ）および送信コイルに流す電流（ＩＴＸ）が同じであれば、コイルの半径（ｒＴＸ，ｒＲＸ）が大きくなるほど、また、コイルの巻き数（ｎＴＸ，ｎＲＸ）が多くなるほど、通信距離（ｘ）は長くなる。ここで、多角形のコイルの半径は、コイルに内接（または外接）する円の半径として定義できる。例えば、図３において、四角形の送信コイルＣ１Ｔ（Ｃ１１Ｔ）の半径は、点線で示した円の半径とすることができる。
【００３７】
ここで、比較のための一例として、インターポーザ３の送受信コイルＣ１〜Ｃ４の半径および巻き数と、メモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４の半径および巻き数とが、全て同じであるとし、さらに、このときの通信距離がインターポーザ３とメモリチップ１１との間の通信距離に等しいとする。この場合、インターポーザ３からメモリチップ１２までデータを転送するには、インターポーザ３からメモリチップ１１へ転送し、次いで、メモリチップ１１からメモリチップ１２へ転送することになる。メモリチップ１３，１４へデータを転送する場合も同様であり、隣接するチップへの転送を繰り返すことによって、所望とするチップまでデータが転送される。
【００３８】
上記の比較例では、積層ＤＲＡＭ４を構成するメモリチップの積層数が多くなるほど、データ転送の回数が多くなり、転送に要する電力が増大する。コイルの半径を大きくしたり、コイルの巻き数を多くしたりすれば、通信距離を長くできるので、データ転送の回数を減らすことができる。しかし、この場合、一チップあたりに設けられるコイルの総数が少なくなるので通信速度が減少するという問題を生じる。
【００３９】
そこで、本実施の形態では、インターポーザに配置する送受信コイルの半径と、これと送受信するメモリチップの送受信コイルの半径とを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくする。尚、本明細書において、「送受信コイルの半径を大きくする」とは、「送信コイルの半径と受信コイルの半径の双方を大きくする」の意である。具体的には、通信距離が最も小さい送受信コイルＣ１，Ｃ１１の半径を最も小さくし、送受信コイルＣ２，Ｃ１２，送受信コイルＣ３，Ｃ１３の順に徐々に半径が大きくなるようにし、通信距離が最も大きい送受信コイルＣ４，Ｃ１４の半径が最大となるようにする。例えば、送受信コイルＣ１，Ｃ１１の半径を５０μｍ、送受信コイルＣ２，Ｃ１２の半径を８０μｍ、送受信コイルＣ３，Ｃ１３の半径を１２０μｍ、送受信コイルＣ４，Ｃ１４の半径を１５０μｍとすることができる。
【００４０】
尚、本実施の形態においては、インターポーザに配置する送受信コイルのサイズと、これと送受信するメモリチップの送受信コイルのサイズとを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくすればよく、サイズの指標はコイルの半径に限られない。例えば、コイルの断面積としてもよく、また、コイルの平面形状が多角形であれば、多角形の一片の長さとしてもよい。いずれを指標とした場合にも、半径と同様に考えることができる。
【００４１】
また、図２に示すように、インターポーザ３の送受信コイルＣ１は、メモリチップ１１の送受信コイルＣ１１と中心軸が一致するように配置される。同様に、インターポーザ３の送受信コイルＣ２も、メモリチップ１２の送受信コイルＣ１２と中心軸が一致するように配置される。また、インターポーザ３の送受信コイルＣ３は、メモリチップ１３の送受信コイルＣ１３と中心軸が一致するように配置される。さらに、インターポーザ３の送受信コイルＣ４は、メモリチップ１４の送受信コイルＣ１４と中心軸が一致するように配置される。このようにすることで、送受信コイルＣ１と送受信コイルＣ１１の間、送受信コイルＣ２と送受信コイルＣ１２の間、送受信コイルＣ３と送受信コイルＣ１３の間、送受信コイルＣ４と送受信コイルＣ１４の間で、それぞれ、矢印Ｍ１〜Ｍ４で示すような磁束によって電磁的な結合が生じる。
【００４２】
本実施の形態において、各送受信コイルの半径は、インターポーザ３から各メモリチップ１１〜１４へデータが転送されるとき、各メモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４に生じる誘導起電力が実質的に同じとなるようにすることが好ましい。具体的には、仕様上許容可能な誘導起電力の範囲を定め、各送受信コイルの誘導起電力がこの範囲内にあるように、コイルの半径を定める。すなわち、インターポーザ３から各メモリチップ１１〜１４にデータが転送されるとき、送受信コイルＣ１１〜Ｃ１４のそれぞれに生じる誘導起電力が実質的に同じとなるように、換言すると、予め定めた所定範囲内の値となるように、送受信コイルＣ１〜Ｃ４，Ｃ１１〜Ｃ１４の半径を定める。このようにすることで、例えば、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。尚、電源はＴＳＶで供給することができる。メモリチップ間はＴＣＩで通信するので、ビアの長さを最小限にすることができ、また、電源は信号線ほどの高精度での加工を必要としないからである。
【００４３】
例えば、図２において、送受信コイルＣ１，Ｃ１１より半径の大きい送受信コイルによれば、インターポーザ３とメモリチップ１１との距離より離れた距離でのデータ通信が可能である。インターポーザ３から、各メモリチップ１１〜１４までの距離は、半導体装置１の仕様などによって定められている。また、コイルの信号の振幅は、インターポーザ３から離れるにしたがって次第に減衰していく。したがって、例えば、インターポーザ３から送信されたデータをメモリチップ１２まで伝送可能とするには、送受信コイルＣ２，Ｃ１２の半径がある値以上の大きさであることが必要となる。一方、コイルの半径が大きくなると誘導起電力も大きくなるので、送受信コイルＣ１２の半径が大きくなり過ぎると、送受信コイルＣ１１で生じる誘導起電力との差が大きくなってしまう。したがって、インターポーザ３から送信されたデータをメモリチップ１２まで伝送可能とするとともに、メモリチップ１１で生じる誘導起電力と同等の誘導起電力を生じる最適な半径が存在する。かかる半径となるように、送受信コイルＣ２，Ｃ１２が設計される。
【００４４】
送受信コイルＣ３，Ｃ１３と、送受信コイルＣ４，Ｃ１４についても、上記と同様にして設計される。
【００４５】
本実施の形態によれば、インターポーザに配置する送受信コイルのサイズと、これと送受信するメモリチップの送受信コイルのサイズとを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくすることにより、一チップあたりに設けられるコイルの総数が少なくなるのを最小限にしながら、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。本実施の形態の構成によれば、多数の送受信コイルをインターポーザやメモリチップ上に効率よく配置することができる。また、各送受信コイルのサイズを、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。
【００４６】
本実施の形態では、送受信コイルのサイズに代えて、インターポーザに配置する送受信コイルの巻き数と、これと送受信するメモリチップの送受信コイルの巻き数とを、インターポーザとメモリチップの間の通信距離が大きくなるほど多くしてもよい。この場合、各送受信コイルの巻き数は、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることが好ましい。
【００４７】
例えば、第１のメモリチップ、第２のメモリチップ、第３のメモリチップ、および第４のメモリチップがこの順に積層されてなる積層ＤＲＡＭに対し、インターポーザが第１のメモリチップの上に積層されているとする。このとき、インターポーザから送信されたデータを第２のメモリチップまで伝送可能とするとともに、第１のメモリチップで生じる誘導起電力と同等の誘導起電力を生じる最適な巻き数が存在するので、かかる巻き数となるように、第２のメモリチップの送受信コイルとこれと送受信するインターポーザの送受信コイルの巻き数が設計される。第３のメモリチップの送受信コイルとこれと送受信するインターポーザの送受信コイルの巻き数、および第４のメモリチップの送受信コイルとこれと送受信するインターポーザの送受信コイルの巻き数についても、それぞれ同様にして設計される。尚、第１のメモリチップ、第２のメモリチップ、第３のメモリチップ、および第４のメモリチップの各送受信コイルは、本発明の第１の送受信コイルの好適な一例である。また、インターポーザの各送受信コイルは、本発明の第２の送受信コイルの好適な一例である。
【００４８】
上記のように巻き数を変えることによっても、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。また、各送受信コイルの巻き数を、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるように巻き数を設定することにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、これらの回路をメモリチップ間で共通する電源に接続することができる。
【００４９】
さらに、本実施の形態では、送受信コイルのサイズおよび巻き数の双方を調整してもよい。この場合も、インターポーザと各メモリチップの送受信コイルの半径および巻き数は、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるような値とすることが好ましい。かかる構成によっても、上記と同様の効果が得られる。
【００５０】
実施の形態２．
図４は、本実施の形態による半導体装置の一例を示す一部断面図である。図４の半導体装置１０１では、基板１０５の上に、はんだボール１０６を介してプロセッサ１０２が実装されており、また、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが基板１０５に対して垂直方向に積層された積層ＤＲＡＭ１０４が設けられている。
【００５１】
図５は、積層ＤＲＡＭ１０４の断面模式図である。この図において、図２と同じ符号を示したものは同様の構造であることを意味する。尚、積層ＤＲＡＭ１０４は、メモリチップ１１１の下方に４枚のメモリチップ１１〜１４が積層されてなるが、メモリチップ１１１の下方に積層されるチップ数はこれに限られるものではない。
【００５２】
積層ＤＲＡＭ１０４の最上層のメモリチップ１１１は、メモリチップとしての本来的な機能と、インターポーザとしての機能とを併せ持つ。この構造によれば、インターポーザを積層ＤＲＡＭと別個のものとして設ける必要がないので、基板１０５の上に設けられる積層体全体の厚みを小さくすることができる。
【００５３】
メモリチップ１１１がインターポーザとして機能するために、メモリチップ１１１は、各ＤＲＡＭのメモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４に対応する送受信コイルＣ１〜Ｃ４を有する。ここで、送受信コイルＣ１１〜Ｃ１４は、本発明の第１の送受信コイルの好適な一例である。送受信コイルＣ１〜Ｃ４は、本発明の第２の送受信コイルの好適な一例である。
【００５４】
メモリチップ１１１に配置する送受信コイルＣ１〜Ｃ４の半径と、メモリチップ１１１と送受信するメモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４の半径とは、メモリチップ間の通信距離が大きいものほど大きい。このような構成によれば、一チップあたりに設けられるコイルの総数が少なくなるのを最小限にしながら、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。
【００５５】
送受信コイル（Ｃ１〜Ｃ４，Ｃ１１〜Ｃ１４）の半径は、メモリチップ１１１からメモリチップ１１〜１４のそれぞれへデータが転送されるとき、送受信コイルＣ１１〜Ｃ１４に生じる誘導起電力がコイル間で実質的に同じとなる値に設定されることが好ましい。すなわち、誘導起電力がコイル間で予め定めた所定範囲内の値となるように、送受信コイル（Ｃ１〜Ｃ４，Ｃ１１〜Ｃ１４）の半径が定められることが好ましい。
【００５６】
メモリチップのそれぞれに生じる誘導起電力が共通する所定範囲内の値となるように送受信コイルの半径を定めることで、例えば、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。尚、電源はＴＳＶで供給することができる。メモリチップ間はＴＣＩで通信するので、ビアの長さを最小限にすることができ、また、電源は信号線ほどの高精度での加工を必要としないからである。
【００５７】
尚、送受信コイルの平面形状は、四角形などの多角形、円形、または楕円形とすることができる。多角形とした場合、コイルの半径は、実施の形態１と同様に、コイルに内接（または外接）する円の半径と定義できる。
【００５８】
また、本実施の形態においては、メモリチップ１１１に配置する送受信コイルＣ１〜Ｃ４のサイズと、メモリチップ１１１と送受信するメモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４のサイズとを、メモリチップ間の通信距離が大きくなるほど大きくすればよく、サイズの指標はコイルの半径に限られない。例えば、コイルの断面積としてもよく、また、コイルの平面形状が多角形であれば、多角形の一片の長さとしてもよい。
【００５９】
さらに、本実施の形態では、インターポーザとして機能するメモリチップに配置する送受信コイルの巻き数と、これと送受信するメモリチップの送受信コイルの巻き数とを、チップ間の通信距離が大きくなるほど多くしてもよい。この場合、各送受信コイルの巻き数は、各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることが好ましい。
【００６０】
例えば、第１のメモリチップ、第２のメモリチップ、第３のメモリチップ、第４のメモリチップ、および第５のメモリチップがこの順に積層されてなる積層ＤＲＡＭにおいて、最上層の第１のメモリチップがインターポーザとしても機能するとする。このとき、第１のメモリチップから送信されたデータを第３のメモリチップまで伝送可能とし、且つ、第２のメモリチップで生じる誘導起電力と同等の誘導起電力を生じる最適な巻き数が存在するので、かかる巻き数となるように、第３のメモリチップの送受信コイルとこれと送受信する第１のメモリチップの送受信コイルの巻き数が設計される。第４のメモリチップの送受信コイルとこれと送受信する第１のメモリチップの送受信コイルの巻き数、および第５のメモリチップの送受信コイルとこれと送受信する第１のメモリチップの送受信コイルの巻き数についても、同様にして設計される。尚、第２のメモリチップ、第３のメモリチップ、第４のメモリチップ、および第５のメモリチップの各送受信コイルは、本発明の第１の送受信コイルの好適な一例である。また、第１のメモリチップの各送受信コイルは、本発明の第２の送受信コイルの好適な一例である。
【００６１】
上記構成によっても、多数の送受信コイルをメモリチップ上に効率よく配置することができる。また、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。さらに、各送受信コイルの巻き数を、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、これらの回路をメモリチップ間で共通する電源に接続することができる。
【００６２】
さらに、本実施の形態では、送受信コイルの半径および巻き数の双方を調整してもよい。例えば、図５において、各送受信コイル（Ｃ１〜Ｃ４，Ｃ１１〜Ｃ１４）の半径および巻き数は、メモリチップ１１１から各メモリチップ１１〜１４へデータが転送されるとき、各メモリチップ１１〜１４の送受信コイルＣ１１〜Ｃ１４に生じる誘導起電力が実質的に同じとなるような値とする。この場合にも、上記と同様の効果が得られる。
【００６３】
実施の形態３．
本実施の形態の半導体装置は、実施の形態１で述べた図１と同様の構造とすることができる。すなわち、基板の上には、はんだボールを介してプロセッサが実装される。また、この基板の上には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが基板に対して垂直方向に積層された積層構造（積層ＤＲＡＭ）が設けられる。積層ＤＲＡＭにおけるメモリチップの積層方向の一端には、インターポーザが配置される。プロセッサとＤＲＡＭとは、インターポーザを介して電気的に接続される。
【００６４】
図６は、インターポーザ２０とメモリチップ２１〜２８の断面模式図である。この図において、積層ＤＲＡＭ２０４は、８枚のＤＲＡＭのメモリチップ２１〜２８によって構成されているが、メモリチップの積層数はこれに限られるものではない。
【００６５】
図６において、インターポーザ２０は、各ＤＲＡＭのメモリチップ２１〜２８の送受信コイルＣ２２１〜Ｃ２２８に対応する送受信コイルＣ２１〜Ｃ２４を有する。送受信コイルＣ２２１〜Ｃ２２８は、本発明の第１の送受信コイルの好適な一例である。送受信コイルＣ２１〜Ｃ２４は、本発明の第２の送受信コイルの好適な一例である。
【００６６】
インターポーザ２０の送受信コイルＣ２１は、その中心軸が、メモリチップ２１の送受信コイルＣ２２１とメモリチップ２２の送受信コイルＣ２２２の各中心軸と一致するように配置される。
【００６７】
同様に、インターポーザ２０の送受信コイルＣ２２の中心軸は、メモリチップ２３の送受信コイルＣ２２３とメモリチップ２４の送受信コイルＣ２２４の各中心軸と一致している。また、インターポーザ２０の送受信コイルＣ２３の中心軸は、メモリチップ２５の送受信コイルＣ２２５とメモリチップ２６の送受信コイルＣ２２６の各中心軸と一致している。さらに、インターポーザ２０の送受信コイルＣ２４の中心軸は、メモリチップ２７の送受信コイルＣ２２７とメモリチップ２８の送受信コイルＣ２２８の各中心軸と一致している。
【００６８】
上記のように各送受信コイルが配置されることで、送受信コイルＣ２１と送受信コイルＣ２２１の間、送受信コイルＣ２１と送受信コイルＣ２２２の間、送受信コイルＣ２２と送受信コイルＣ２２３の間、送受信コイルＣ２２と送受信コイルＣ２２４の間、送受信コイルＣ２３と送受信コイルＣ２２５の間、送受信コイルＣ２３と送受信コイルＣ２２６の間、送受信コイルＣ２４と送受信コイルＣ２２７の間、および送受信コイルＣ２４と送受信コイルＣ２２８の間に、それぞれ図６の矢印で示す磁束Ｍ２１〜Ｍ２８によって電磁的な結合を生じることができる。
【００６９】
インターポーザ２０は、プロセッサのチップから送られたデータを受信し、所望のメモリチップへデータを送信する。これにより、データの書き込みが行われる。一方、データの読み込みは、インターポーザ２０が、所望のメモリチップから送られたデータを受信し、プロセッサのチップへデータを送信することによって行われる。尚、プロセッサから他の１以上の素子へデータが送信され、それらの素子のいずれかからインターポーザへデータが送信されてもよい。また、メモリチップから受信したデータをインターポーザは、プロセッサへ送信してもよく、あるいは、他の素子へ送信してもよい。
【００７０】
本実施の形態においても、実施の形態１と同様に、インターポーザに配置する送受信コイルの半径と、これと送受信するメモリチップの送受信コイルの半径とを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくする。さらに、本実施の形態では、送受信コイルの半径が同一であるメモリチップが複数存在する。これらのメモリチップは、容量および構成も同一である。
【００７１】
図６において、送受信コイルＣ２１，Ｃ２２１，Ｃ２２２の半径は、いずれも半径が同一であり、その値は他の送受信コイルと比較して最も小さい。送受信コイルＣ２２、Ｃ２２３，Ｃ２２４の半径は、次に大きな値であり、送受信コイルＣ２３，Ｃ２２５，Ｃ２２６の半径は、その次に大きな値である。そして、送受信コイルＣ２４，Ｃ２２７，Ｃ２２８の半径の値は最大である。例えば、送受信コイルＣ２１，Ｃ２２１，Ｃ２２２の半径を５０μｍ、送受信コイルＣ２２、Ｃ２２３，Ｃ２２４の半径を８０μｍ、送受信コイルＣ２３，Ｃ２２５，Ｃ２２６の半径を１２０μｍ、送受信コイルＣ２４，Ｃ２２７，Ｃ２２８の半径を１５０μｍとすることができる。
【００７２】
本実施の形態では、半径が同一の送受信コイルを有する複数のメモリチップの中から、特定のメモリチップを選択して、インターポーザ２０との間で通信を行う。そのため、各メモリチップ２１〜２８は、それぞれ、メモリ回路に加えて、図７に示すようなチップ選択回路３１〜３８を備えている。
【００７３】
図７に示すように、チップ選択回路３１〜３８は互いに接続しており、それぞれ、対応するメモリチップに付与する識別番号Ｓ１を生成する。また、チップ選択回路３１〜３８は、外部からインターポーザ２０を経由し共通の信号線６０を介して入力されたチップ選択用のアドレスＳ２を、チップの識別番号Ｓ１と比較して、チップ選択信号Ｓ３を出力する。尚、インターポーザ２０がアドレスＳ２を生成して出力する機能を有していてもよい。
【００７４】
チップ選択回路３１〜３８は、メモリチップ２１〜２８に対し、それぞれ互いに異なる識別番号Ｓ１を出力する演算回路と、識別番号Ｓ１とアドレスＳ２を比較してチップ選択信号Ｓ３を出力する比較回路３９〜４６を有する。図７において、演算回路は、入力値に１を加えるインクリメント演算を行う３ビットのインクリメント回路４７〜５４である。
【００７５】
チップ選択回路３１では、識別番号ＳＮを構成する３ビットα１、α２、α３がいずれもグランドに接続されている。したがって、インクリメント回路４７には０が入力され、メモリチップ２１の識別番号Ｓ１として０が付与される。チップ選択回路３２へは、インクリメント回路４７から０に１を加えた値が入力されるので、メモリチップ２２の識別番号は１になる。インクリメント回路４８には１が入力されて、１を加えた数、すなわち２が出力される。以下、同様にして、メモリチップ２３〜２８に対して、それぞれ、２〜７の識別番号が付与される。
【００７６】
インクリメント回路４７〜５４は、３ビットのインクリメント演算を行うために、３つの１ビットインクリメント回路を有する。チップ識別番号を構成する３ビットα１、α２、α３が各１ビットインクリメント回路に入力され、各１ビットインクリメント回路から３ビットβ１、β２、β３が出力される。
【００７７】
比較回路３３は、３つのＥＸＯＲ回路と、１つのＡＮＤ回路とを有する。ＥＸＯＲ回路の１つには、識別番号Ｓ１のビットα１と、アドレスＳ２のビットβ１が入力される。ＥＸＯＲ回路の他の１つには、識別番号Ｓ１のビットα２とアドレスＳ２のビットβ２が入力される。ＥＸＯＲ回路の残りの１つには、識別番号Ｓ１のビットα３とアドレスＳ２のビットβ３が入力される。各ＥＸＯＲ回路は、入力されたビットが一致しないときは０を出力し、ビットが一致するときは１を出力する。ＡＮＤ回路には、３つのＥＸＯＲ回路からの出力値が入力される。３つのＥＸＯＲ回路の全ての一致が検知されると、ＡＮＤ回路は１を出力し、チップ選択信号Ｓ３はハイとなる。一方、３つのＥＸＯＲ回路のいずれかで不一致が検知されると、ＡＮＤ回路は０を出力し、チップ選択信号Ｓ３はロウになる。
【００７８】
以上の構成によれば、同一の半径の送受信コイルを有するメモリチップが複数あっても、所望のメモリチップを選択して、インターポーザとの間でデータ通信をすることができる。尚、チップ選択回路は、図７の構成に限られるものではなく、同一の容量および構成のメモリチップの中から特定のメモリチップを選択できるものであれば、他の公知の構成としてもよい。
【００７９】
本実施の形態によれば、インターポーザに配置する送受信コイルの半径と、これと送受信するメモリチップの送受信コイルの半径とを、インターポーザとメモリチップの間の通信距離が大きくなるほど大きくすることにより、一チップあたりに設けられるコイルの総数が少なくなるのを最小限にし、多数の送受信コイルをメモリチップ上に効率よく配置することができる。この構成によれば、データ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。また、複数のメモリチップの送受信コイルに同一の半径を付与するので、メモリチップ毎に異なる半径の送受信コイルを設ける必要がない。したがって、ＤＲＡＭのメモリチップを４枚積層した製品と８枚積層した製品との間での切り替えを容易にし、半導体装置の製造プロセスを簡略化することが可能となる。
【００８０】
各送受信コイル（Ｃ２１〜Ｃ２４，Ｃ２２１〜Ｃ２２８）の半径は、インターポーザ２０から各メモリチップ２１〜２８へデータが転送されるとき、各メモリチップ２１〜２８の送受信コイルＣ２２１〜Ｃ２２８に生じる誘導起電力が実質的に同じとなるようにすることが好ましい。具体的には、仕様上許容可能な誘導起電力の範囲を定め、各送受信コイルの誘導起電力がこの範囲内にあるように、コイルの半径を定める。
【００８１】
より具体的には、インターポーザ２０から各メモリチップ２１〜２８にデータが転送されるとき、送受信コイルＣ２２１〜Ｃ２２８のそれぞれに生じる誘導起電力が実質的に同じとなるように、換言すると、予め定めた所定範囲内の値となるように、送受信コイルＣ２１〜Ｃ２４，Ｃ２２１〜Ｃ２２８の半径を定める。このようにすることで、例えば、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、また、これらの回路をメモリチップ間で共通する電源に接続することができる。尚、電源はＴＳＶで供給することができる。メモリチップ間はＴＣＩで通信するので、ビアの長さを最小限にすることができ、また、電源は信号線ほどの高精度での加工を必要としないからである。
【００８２】
尚、送受信コイルの平面形状は、四角形などの多角形、円形、または楕円形とすることができる。多角形とした場合、コイルの半径は、実施の形態１と同様に、コイルに内接（または外接）する円の半径と定義できる。
【００８３】
また、本実施の形態においては、インターポーザ２０に配置する送受信コイルＣ２１〜Ｃ２４のサイズと、インターポーザ２０と送受信するメモリチップ２１〜２８の送受信コイルＣ２２１〜Ｃ２２８のサイズとを、インターポーザ２０とメモリチップ２１〜２８の間の通信距離が大きくなるほど大きくすればよく、サイズの指標はコイルの半径に限られない。例えば、コイルの断面積としてもよく、また、コイルの平面形状が多角形であれば、多角形の一片の長さとしてもよい。
【００８４】
本実施の形態では、インターポーザに配置する送受信コイルの巻き数と、これと送受信するメモリチップの送受信コイルの巻き数とを、インターポーザとメモリチップの間の通信距離が大きくなるほど多くしてもよい。この場合、各送受信コイルの巻き数は、インターポーザから各メモリチップへデータが転送されるとき、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることが好ましい。
【００８５】
送受信コイルの巻き数を変えることによっても、通信距離を長くしてデータ転送の回数を減らすことができるので、転送に要する電力を減少させることが可能となる。また、各送受信コイルの巻き数を、各メモリチップの送受信コイルに生じる誘導起電力が実質的に同じとなるようにすることにより、各メモリチップにおける送信回路や受信回路のオン・オフ動作の閾値を同じとし、これらの回路をメモリチップ間で共通する電源に接続することができる。
【００８６】
さらに、本実施の形態では、送受信コイルの半径および巻き数の双方を調整してもよい。例えば、図６において、各送受信コイル（Ｃ２１〜Ｃ２４，Ｃ２２１〜Ｃ２２８）の半径および巻き数は、インターポーザ２０から各メモリチップ２１〜２８へデータが転送されるとき、各メモリチップ２１〜２８の送受信コイルＣ２２１〜Ｃ２２８に生じる誘導起電力が実質的に同じとなるような値とする。この場合にも、上記と同様の効果が得られる。
【００８７】
尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々変形して実施することができる。
【００８８】
また、上記各実施の形態では、装置構成や制御手法等、本発明の説明に直接必要としない部分についての記載を省略したが、半導体装置に必要とされる装置構成や制御手法を適宜選択して用いることができることは言うまでもない。その他、本発明の要素を具備し、当業者が適宜設計変更し得る全ての半導体装置は、本発明の範囲に包含される。
【符号の説明】
【００８９】
１，１０１  半導体装置
２，１０２  プロセッサ
３，２０  インターポーザ
４，１０４，２０４  積層ＤＲＡＭ
５，１０５  基板
６，１０６  はんだボール
１１〜１４，２１〜２８  メモリチップ
【図１】
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【図２】
2017126018.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
2017126018.tif 000011
2017126018.tif 000012
2017126018.tif 000013
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