(57)【要約】  ｉ層（１ａ）上に、ＳｉＯ２層（２２１〜２２６）、Ｓｉ３Ｎ４層（３２１〜３２６）、及びＳｉＯ２層（４２１〜４２６）からなる領域と、Ｙ−Ｙ’方向の両端がＳｉＯ２層（４２１、４２３、４２４、４２６）上にあり、且つ、Ｘ−Ｘ’方向の両端が矩形状ＳｉＯ２層（４２１〜４２６）と一致している、Ｃ層（６ｂｃ、６ｂｄ）及びＳｉＯ２層（７ｂｃ、７ｂｄ）とを形成し、ＳｉＯ２層（４２１、４２３、４２４、４２６、７ｂｃ、７ｂｄ）をマスクにｉ層をエッチングしてｉ層（１２ｃ、１２ｄ）を形成し、Ｃ層（６ｂｃ、６ｂｄ）、ＳｉＯ２層（７ｂｃ、７ｂｄ）を除去した後、Ｓｉ３Ｎ４層（３２１〜３２６）をマスクに等方エッチングにより円形状に形成したＳｉＯ２層（２２１〜２２６）をマスクにして、Ｓｉ柱台上にＳｉ柱を形成する。
2018070034.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に、平面視において第１方向に帯状に延びた第１材料層と、前記第１材料層上に前記第１材料層と重なった第２材料層を形成する工程と、
前記第２材料層と前記半導体層との上に、平面視において前記第１方向とは異なる第２方向に帯状に延びた第３材料層を形成する工程と、
前記第３材料層をマスクにして、前記第１材料層と前記第２材料層とをエッチングして、平面視において重なった前記第１材料層と前記第２材料層を含む第１材料層・第２材料層重なり部を形成する工程と、
前記第３材料層をエッチングして、平面視において、前記第１方向又は前記第２方向に一列に２つ以上並んだ前記第１材料層・第２材料層重なり部の両端にある前記第１材料層・第２材料層重なり部の前記第２材料層上に両端を有する第４材料層を形成する工程と、
前記第４材料層と、平面視において前記第４材料層の両端に重なっている前記第１材料層・第２材料層重なり部と、をエッチングマスクにして、前記半導体層をエッチングして、第１の半導体柱台を形成する工程と、
前記第４材料層を除去する工程と、
前記第１材料層・第２材料層重なり部の前記第２材料層をエッチングマスクにして、前記第１材料層・第２材料層重なり部の前記第１材料層を等方エッチングして、縮小第１材料層を形成する工程と、
前記第１材料層・第２材料層重なり部の前記第２材料層を除去する工程と、
を有し、
（ａ）前記縮小第１材料層をエッチングマスクにして、前記第１の半導体柱台をエッチングして、半導体柱を形成する工程、又は、
（ｂ）前記第１の半導体柱台と前記縮小第１材料層との間に、平面視において、前記縮小第１材料層と同じ形状で重なった第５材料層を形成する工程、及び、少なくとも、前記第５材料層をエッチングマスクにして、前記第１の半導体柱台をエッチングして、半導体柱を形成する工程、
をさらに有し、
前記半導体柱を形成する工程において、前記第１の半導体柱台のエッチングを、前記第１の半導体柱台の底部より上方で止めて、前記半導体柱の下に第２の半導体柱台を形成する、
ことを特徴とする、柱状半導体装置の製造方法。
【請求項２】
前記第４材料層を形成する工程において、前記第１材料層・第２材料層重なり部上に、前記第３材料層を形成しない領域を設ける、
ことを特徴とする、請求項１に係る柱状半導体装置の製造方法。
【請求項３】
前記第４材料層を形成する工程において、前記第３材料層は、平面視において個別の前記第１材料層・第２材料層重なり部の１つの一端が収まる窓を備える、
ことを特徴とする、請求項１に係る柱状半導体装置の製造方法。
【請求項４】
前記第１材料層・第２材料層重なり部がない領域を形成し、そして、前記領域に前記第４材料層を形成する、
ことを特徴とする、請求項１に係る柱状半導体装置の製造方法。
【請求項５】
前記第１の半導体柱台形成の後に、平面視において、前記第１の半導体柱台の外周部の前記半導体層の表層にドナーまたはアクセプタ不純物を含む不純物領域を形成する工程と、
熱処理を行い、前記ドナーまたはアクセプタ不純物を前記第１の半導体柱台の側面から内部に拡散させて、側面不純物領域を形成する工程とを含み、
前記縮小第１材料層をエッチングマスクにして、前記第１の半導体柱台をエッチングして、前記半導体柱を形成する工程において、平面視において、前記半導体柱の外周が、前記側面不純物領域より内側にある、
ことを特徴とする、請求項１に係る柱状半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は柱状半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子としてますますその用途が拡大しつつある。これに伴い、ＳＧＴを有する半導体装置の更なる高密度化・高性能化が求められている。【０００３】
プレナー型ＭＯＳトランジスタでは、チャネルは基板表面に沿ってソースとドレインの間に存在する。これに対して、ＳＧＴのチャネルは半導体基板表面に対して垂直方向にある（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴは、プレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。【０００４】
図５に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型導電性又はｉ型（真性型）導電性を有するＳｉ柱Ｐａ（以下、シリコン半導体柱を「Ｓｉ柱」という。）の上下の位置に、一方がソースとなり他方がドレインとなるＮ＋領域１００ａ、１００ｂ（ドナー不純物を高濃度で含む領域を、以降、「Ｎ＋領域」と呼ぶ。）が形成されている。Ｎ＋領域１００ａ、１００ｂ間のＳｉ柱Ｐａがチャネル領域１０１となる。このチャネル領域１０１を囲むようにゲート絶縁層１０２が形成され、ゲート絶縁層１０２を囲むようにゲート導体層１０３が形成されている。ＳＧＴではソース、ドレインとなるＮ＋領域１００ａ、１００ｂ、チャネル領域１０１、ゲート絶縁層１０２、ゲート導体層１０３が、単一のＳｉ柱Ｐａに形成される。ここで、Ｓｉ柱Ｐａの水平断面形状は円形であることが望ましい。これによって、ＳＧＴの表面占有面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当したものになる。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、チップサイズの更なる縮小化が可能になり、この結果、半導体装置の高密度化が実現される。【０００５】
図６に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２を参照）。
絶縁基板１０５上にＳｉ柱を支えるＳｉ柱台として働くｉ層１０６（「ｉ層」は真性型Ｓｉ層を示す。以下、「ｉ層」と呼ぶ。）が形成され、ｉ層１０６上にＰチャネルＳＧＴ用Ｓｉ柱Ｐｂ１、Ｐｂ２とＮチャネルＳＧＴ用Ｓｉ柱Ｐｂ３とが形成される（ここでは、並列に接続された２個のＰチャネルＳＧＴが負荷トランジスタとなり、１個のＮチャネルＳＧＴが駆動用トランジスタとなって、インバータ回路が形成される）。ｉ層１０６はＣＭＯＳインバータ回路が形成される領域を定める領域である。ｉ層１０６は隣接する回路とは絶縁基板１０５上で分離されている。
ＰチャネルＳＧＴ用Ｓｉ柱Ｐｂ１、Ｐｂ２の下部に繋がるｉ層１０６と同層に、ＰチャネルＳＧＴのドレインＰ＋領域１０９ａ（アクセプタ不純物を高濃度で含む領域を、以降「Ｐ＋領域」と呼ぶ。）が、Ｓｉ柱Ｐｂ１、Ｐｂ２の下部を囲むように形成されている。また、ｉ層１０６と同層に、ＮチャネルＳＧＴのドレインＮ＋領域１１０ａが、Ｓｉ柱Ｐｂ３の下部を囲むように形成されている。
さらに、ＰチャネルＳＧＴ用Ｓｉ柱Ｐｂ１、Ｐｂ２の頂部にＰチャネルＳＧＴのソースＰ＋領域１０９ｂａ、１０９ｂｂが形成され、ＮチャネルＳＧＴ用Ｓｉ柱Ｐｂ３の頂部にＮチャネルＳＧＴのソースＮ＋領域１１０ｂが形成されている。【０００６】
そして、図６に示すように、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３を囲むようにゲート絶縁層１０７ａ、１０７ｂ、１０７ｃが形成され、ゲート絶縁層１０７ａ、１０７ｂ、１０７ｃを囲むように、ＰチャネルＳＧＴのゲート導体層１０８ａとＮチャネルＳＧＴのゲート導体層１０８ｂとが形成されている。
また、ゲート導体層１０８ａ、１０８ｂと、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３の頂部のＰ＋領域１０９ｂａ、１０９ｂｂ、Ｎ＋領域１１０ｂを囲むように、絶縁層（サイドウオール窒化膜）１１１ａ、１１１ｂが形成されている。そして、ＰチャネルＳＧＴのドレインＰ＋領域１０９ａは、シリサイド層１１３を介して、ＮチャネルＳＧＴのドレインＮ＋領域１１０ａと接続されている。【０００７】
以上のＳＧＴを以下のように配線することでＣＭＯＳインバータ回路が形成される。絶縁基板１０５、ｉ層１０６、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３を覆うＳｉＯ２層１１２を貫通して、ゲート導体層１０８ａ、Ｐ＋領域１０９ｂａ、Ｐ＋領域１０９ｂｂ、シリサイド層１１３、Ｎ＋領域１１０ｂ、ゲート導体層１０８ｂ上に、それぞれ、コンタクトホール１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅ、１１４ｆが形成されている。
ここで、図６に示すように、コンタクトホール１１４ｂ、１１４ｃを介して、ＳｉＯ２層１１２上に形成した電源配線金属層ＶｃｃがＰチャネルＳＧＴのソースＰ＋領域１０９ｂａ、１０９ｂｂに接続されている。また、コンタクトホール１１４ｄ及びシリサイド層１１３を介して、ＳｉＯ２層１１２上に形成された出力配線金属層ＶｏｕｔがＰチャネルＳＧＴのドレインＰ＋領域１０９ａ、ＮチャネルＳＧＴのドレインＮ＋領域１１０ａにそれぞれ接続されている。また、コンタクトホール１１４ａ、１１４ｆを介して、ＳｉＯ２層１１２上に形成した入力配線金属層Ｖｉｎ１、Ｖｉｎ２がＮチャネル、ＰチャネルＳＧＴのゲート導体層１０８ａ、１０８ｂに接続されている。また、コンタクトホール１１４ｅを介して、ＳｉＯ２層１１２上に形成したグランド配線金属層ＶｓｓがＮチャネルＳＧＴのソースＮ＋領域１１０ｂに接続されている。
このＳＧＴを有するＣＭＯＳインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３内に形成されるため、垂直方向からみた場合の回路面積が縮小され、従来例のプレナー型ＭＯＳトランジスタを有するインバータ回路と比較してさらに回路の縮小化が可能となる。【０００８】
以上のように、ＳＧＴを有するＣＭＯＳインバータ回路では、ｉ層１０６上にＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３が形成される。このＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３は、平面視でｉ層１０６の外周からはみ出ることがないよう、高い位置精度で形成せねばならない。【０００９】
以下、図７Ａ〜図７Ｃを用いて、ｉ層１０６上に、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３を形成する方法について説明する。これら各図において、（ａ）は平面図を示し、（ｂ）は、（ａ）のＸ−Ｘ’線方向の断面図を示す。【００１０】
まず、図７Ａに示すように、絶縁基板１０５（図６における絶縁基板１０５に対応している。）上にｉ層１１６を形成する。さらに、ｉ層１１６上に熱酸化法により、ＳｉＯ２層１１７を形成する。【００１１】
次に、図７Ｂに示すように、リソグラフィ法と、ＳｉＯ２膜エッチング法とを用い、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３の頂部に対応する平面視円形状ＳｉＯ２層１１８ａ、１１８ｂ、１１８ｃをＳｉＯ２層１１７から形成する。そして、これら平面視円形状ＳｉＯ２層１１８ａ、１１８ｂ、１１８ｃをマスクとして用い、ｉ層１１６をエッチングすることでＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３（図６のＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３に対応する。）を形成する。このエッチングでは、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３と絶縁基板１０５との間に、ｉ層１１６ａを残存させる。【００１２】
次に、図７Ｃに示すように、マスク合わせを伴うリソグラフィ法と、Ｓｉエッチング法とにより、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３の位置に合わせて、平面視においてＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３を囲む部分を除いてｉ層１１６ａをエッチングすることで、Ｓｉ柱台１０６（図６のｉ層１０６に対応する。）を形成する。このようにして、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３が、ｉ層１０６上に形成される。【００１３】
以上のように、従来の製造方法では、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３が形成された後に、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３にマスク合わせを伴うリソグラフィ法を用いてＣＭＯＳ回路領域を定めるＳｉ柱台１０６を形成する。ここで、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３は、平面視でＳｉ柱台１０６の外周からはみ出ることなく、高い位置精度で形成されることが必要である。この位置精度が高いほど、ＳＧＴを有するＣＭＯＳインバータ回路の縮小化が進む。【００１４】
また、Ｓｉ柱台１０６とＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３の形成順番は逆にすることもできる（例えば、特許文献３を参照）。まず、Ｓｉ柱台１０６の外形を形成するためのエッチングマスクを積層し、ｉ層１１６をエッチングする。次に、Ｓｉ柱台１０６上に残存するｉ層１１６上にＳｉＯ２層と窒化シリコン（Ｓｉ３Ｎ４）層をこの順番に積層する。その後、残存ｉ層１１６上に、Ｓｉ柱台１０６が延びる方向と直交する方向に沿って３列のマスクを形成し、ＳｉＯ２層とＳｉ３Ｎ４層を矩形状にエッチングする。そして、矩形状Ｓｉ３Ｎ４層をエッチングマスクにして、矩形状ＳｉＯ２層を等方エッチングすることで、平面視円形状ＳｉＯ２層１１８ａ、１１８ｂ、１１８ｃを形成する。最後に、矩形状Ｓｉ３Ｎ４層を除去した後に、平面視円形状ＳｉＯ２層１１８ａ、１１８ｂ、１１８ｃをエッチングマスクとして、Ｓｉ柱台１０６上に残存するｉ層１１６をエッチングして、Ｓｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３を形成する。この方法では、Ｓｉ柱台１０６が延びる方向と直交する方向での位置精度は改善されるものの、矩形状のＳｉＯ２層とＳｉ３Ｎ４層を作るためのマスクとＳｉ柱台１０６との位置関係に依存してＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３とＳｉ柱台１０６との位置関係がＳｉ柱台１０６の延びる方向にずれ得るので、依然として、Ｓｉ柱台１０６が延びる方向での位置合わせに精度が必要とされる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平２−１８８９６６号公報
【特許文献２】米国特許出願公開第２０１２／０２７０３７４号明細書
【特許文献３】米国特許第９２２４８３５号明細書
【非特許文献】
【００１６】
【非特許文献１】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol. 38, No. 3, pp. 573-578 (1991)
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ＳＧＴを有するＣＭＯＳインバータ回路の高集積化を実現するには、ＳＧＴを形成する水平断面が平面視円形状の半導体柱（図６のＳｉ柱Ｐｂ１、Ｐｂ２、Ｐｂ３に対応する。）が、回路形成領域（図６のｉ層１０６に対応する。）に、高い位置精度で形成されることが必要である。
【課題を解決するための手段】
【００１８】
本発明の第１の観点に係る柱状半導体装置の製造方法は、
半導体層上に、平面視において第１方向に帯状に延びた第１材料層と、前記第１材料層上に前記第１材料層と重なった第２材料層を形成する工程と、
前記第２材料層と前記半導体層との上に、平面視において前記第１方向とは異なる第２方向に帯状に延びた第３材料層を形成する工程と、
前記第３材料層をマスクにして、前記第１材料層と前記第２材料層とをエッチングして、平面視において重なった前記第１材料層と前記第２材料層を含む第１材料層・第２材料層重なり部を形成する工程と、
前記第３材料層をエッチングして、平面視において、前記第１方向又は前記第２方向に一列に２つ以上並んだ前記第１材料層・第２材料層重なり部の両端にある前記第１材料層・第２材料層重なり部の前記第２材料層上に両端を有する第４材料層を形成する工程と、
前記第４材料層と、平面視において前記第４材料層の両端に重なっている前記第１材料層・第２材料層重なり部と、をエッチングマスクにして、前記半導体層をエッチングして、第１の半導体柱台を形成する工程と、
前記第４材料層を除去する工程と、
前記第１材料層・第２材料層重なり部の前記第２材料層をエッチングマスクにして、前記第１材料層・第２材料層重なり部の前記第１材料層を等方エッチングして、縮小第１材料層を形成する工程と、
前記第１材料層・第２材料層重なり部の前記第２材料層を除去する工程と、
を有し、
（ａ）前記縮小第１材料層をエッチングマスクにして、前記第１の半導体柱台をエッチングして、半導体柱を形成する工程、又は、
（ｂ）前記第１の半導体柱台と前記縮小第１材料層との間に、平面視において、前記縮小第１材料層と同じ形状で重なった第５材料層を形成する工程、及び、少なくとも、前記第５材料層をエッチングマスクにして、前記第１の半導体柱台をエッチングして、半導体柱を形成する工程、
をさらに有し、
前記半導体柱を形成する工程において、前記第１の半導体柱台のエッチングを、前記第１の半導体柱台の底部より上方で止めて、前記半導体柱の下に第２の半導体柱台を形成する、
ことを特徴とする。【００１９】
前記第４材料層を形成する工程において、前記第１材料層・第２材料層重なり部上に、前記第３材料層を形成しない領域を設ける、
ことが望ましい。【００２０】
前記第４材料層を形成する工程において、前記第３材料層は、平面視において個別の前記第１材料層・第２材料層重なり部の１つの一端が収まる窓を備える、
ことが望ましい。【００２１】
前記第１材料層・第２材料層重なり部がない領域を形成し、そして、前記領域に前記第４材料層を形成する、
ことが望ましい。【００２２】
前記第１の半導体柱台形成の後に、平面視において、前記第１の半導体柱台の外周部の前記半導体層の表層にドナーまたはアクセプタ不純物を含む不純物領域を形成する工程と、
熱処理を行い、前記ドナーまたはアクセプタ不純物を前記第１の半導体柱台の側面から内部に拡散させて、側面不純物領域を形成する工程とを含み、
前記縮小第１材料層をエッチングマスクにして、前記第１の半導体柱台をエッチングして、前記半導体柱を形成する工程において、平面視において、前記半導体柱の外周が、前記側面不純物領域より内側にある、
ことが望ましい。
【発明の効果】
【００２３】
本発明によれば、回路形成領域に、ＳＧＴを構成する半導体柱と半導体柱台の位置関係と形状が高い位置精度で形成され、これによりＳＧＴ回路の高密度化・高性能化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１Ａ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｂ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｃ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｄ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｅ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｆ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｇ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｈ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｉ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｊ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｋ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｌ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図１Ｍ】第１実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳ型ＳＲＡＭセル回路の平面図と断面図である。
【図２Ａ】第２実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図２Ｂ】第２実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図２Ｃ】第２実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図２Ｄ】第２実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図３Ａ】第３実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図３Ｂ】第３実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図３Ｃ】第３実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図４Ａ】第４実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図４Ｂ】第４実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図４Ｃ】第４実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図４Ｄ】第４実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明するための平面図と断面図である。
【図５】従来例の、ＳＧＴを示す模式構造図である。
【図６】従来例の、ＳＧＴを有するＣＭＯＳインバータ回路のＳｉ柱配置図である。
【図７Ａ】従来例の、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を説明するための平面図と断面図である。
【図７Ｂ】従来例の、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を説明するための平面図と断面図である。
【図７Ｃ】従来例の、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を説明するための平面図と断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置の製造方法について、図面を参照しながら説明する。
【００２６】
（第１実施形態）
以下、図１Ａ〜図１Ｍを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳ型ＳＲＡＭ(Static Random Access Memory)セル回路の製造方法について説明する。図１Ａ〜図１Ｍにおいて、（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線方向の断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線方向の断面図である。
【００２７】
まず、図１Ａに示すように、Ｐ層基板１上に、ｉ層１ａを形成する。そして、ｉ層１ａ上に、下からＳｉＯ２層（図示せず）、窒化シリコン（Ｓｉ３Ｎ４）層（図示せず）、ＳｉＯ２層（図示せず）を形成する。そして、平面視において、第１方向（Ｙ−Ｙ’方向）に延び、かつ、第１方向と直交する第２方向（Ｘ−Ｘ’方向）に並んだ帯状レジスト層５ａ〜５ｆを積層し、これらをエッチングマスクにして、前述のＳｉＯ２層、Ｓｉ３Ｎ４層、ＳｉＯ２層をＲＩＥ（Reactive Ion Etching）によりエッチングして、レジスト層５ａ〜５ｆの下に、それぞれ、下から順番に、ＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆを形成する。そして、レジスト層５ａ〜５ｆを除去する。
【００２８】
次に、図１Ｂに示すように、全体に下から順番に炭素（Ｃ）層（図示せず）、ＳｉＯ２層（図示せず）を積層する。そして、平面視において、第２方向に延び、かつ、第１方向に並んだ帯状レジスト層８ａ〜８ｄを積層し、これらをエッチングマスクにして、前述の炭素（Ｃ）層、ＳｉＯ２層をＲＩＥによりエッチングして、レジスト層８ａ〜８ｄの下に、それぞれ、下から順番に、Ｃ層６ａ〜６ｄ、ＳｉＯ２層７ａ〜７ｄを形成する。
【００２９】
次に、図１Ｃに示すように、レジスト層８ａ〜８ｄ、Ｃ層６ａ〜６ｄ、ＳｉＯ２層７ａ〜７ｄをマスクにして、ＲＩＥによりＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆをエッチングする。このレジスト層８ａ〜８ｄの幅は、レジスト層５ａ〜５ｆの幅と同じであることが望ましい。これにより、レジスト層８ａとＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆとが重なる領域の下に、それぞれ、ＳｉＯ２層２１１〜２１６、Ｓｉ３Ｎ４層３１１〜３１６、ＳｉＯ２層４１１〜４１６が形成される。レジスト層８ｂとＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆとが重なる領域の下に、それぞれ、ＳｉＯ２層２２１〜２２６、Ｓｉ３Ｎ４層３２１〜３２６、ＳｉＯ２層４２１〜４２６が形成される。レジスト層８ｃとＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆとが重なる領域の下に、それぞれ、ＳｉＯ２層２３１〜２３６、Ｓｉ３Ｎ４層３３１〜３３６、ＳｉＯ２層４３１〜４３６が形成される。レジスト層８ｄとＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆとが重なる領域の下に、それぞれ、ＳｉＯ２層２４１〜２４６、Ｓｉ３Ｎ４層３４１〜３４６、ＳｉＯ２層４４１〜４４６が形成される。以上の各層の形状は任意であり、略矩形状、略円形状、略長円状、略楕円状などであってもよい。
【００３０】
次に、図１Ｄに示すように、平面視において、第１方向に延びるレジスト層１０ａ、１０ｂを形成する。レジスト層１０ａの第２方向の一方の端は、ＳｉＯ２層４１１、４２１、４３１、４４１上にあり、他方の端はＳｉＯ２層４１３、４２３、４３３、４４３上にある。そして、レジスト層１０ｂの第２方向の一方の端は、ＳｉＯ２層４１４、４２４、４３４、４４４上にあり、他方の端はＳｉＯ２層４１６、４２６、４３６、４４６上にある。そして、レジスト層１０ａ、１０ｂをエッチングマスクにして、ＳｉＯ２層７ａ、７ｂ、７ｃ、７ｄとＣ層６ａ、６ｂ、６ｃ、６ｄをエッチングする。こうして、レジスト層１０ａとＳｉＯ２層７ａ、７ｂ、７ｃ、７ｄとが重なる領域の下に、下から順番に、Ｃ層６ａａ、６ｂｃ、６ｃｅ、６ｄｇと、ＳｉＯ２層７ａａ、７ｂｃ、７ｃｅ、７ｄｇとが形成される。レジスト層１０ｂとＳｉＯ２層７ａ、７ｂ、７ｃ、７ｄとが重なる領域の下に、下から順番に、Ｃ層６ａｂ、６ｂｄ、６ｂｆ、６ｂｈと、ＳｉＯ２層７ａｂ、７ｂｄ、７ｃｆ、７ｄｈとが形成される。そして、レジスト層１０ａ、１０ｂを除去する。
【００３１】
次に、図１Ｅに示すように、（ａ）図のＸ−Ｘ’線に沿った領域で見ると、左側では、ｉ層１ａの上面はＳｉＯ２層４２１、７ｂｃ、４２３で覆われている。右側では、ＳｉＯ２層４２４、７ｂｄ、４２６で覆われている。他の領域においても同様である。そして、ＳｉＯ２層４２１、７ｂｃ、４２３をエッチングマスクにして、ｉ層１ａをＲＩＥによりエッチングして、帯状Ｓｉ柱台１２ｃを形成する。そして、ＳｉＯ２層４２４、７ｂｄ、４２６をエッチングマスクにして、帯状Ｓｉ柱台１２ｄを形成する。他の領域においても同様にして、ＳｉＯ２層７ａａ、７ｂｃ、７ａｂ、７ｂｄ、７ｃｆ、７ｄｈとその両端の下にあるＳｉＯ２層の下に、それぞれ、帯状Ｓｉ柱台１２ａ、１２ｂ、１２ｅ、１２ｆ、１２ｇ、１２ｈが形成される。帯状Ｓｉ柱台１２ｃを見ると、平面視における、第２方向の一方の端は、ＳｉＯ２層４２１の左端に一致しており、他方の端はＳｉＯ２層４２３の右端に一致している。そして、帯状Ｓｉ柱台１２ｃを見ると、平面視における垂直方向の両端は、ＳｉＯ２層４２１、４２２、４２３の両端に一致している。この関係は、他の帯状Ｓｉ柱台１２ａ、１２ｂ、１２ｄ〜１２ｈにおいても同様である。
【００３２】
次に、図１Ｆに示すように、ｉ層１ａ上方からヒ素（Ａｓ）原子を帯状Ｓｉ柱台１２ａ〜１２ｈの外周部のｉ層１ａ表層にイオン注入して、その後に熱処理を行い、Ａｓ原子を帯状Ｓｉ柱台１２ａ〜１２ｈ内に熱拡散させて、帯状Ｓｉ柱台１２ａ〜１２ｈの外周部と、これに繋がる帯状Ｓｉ柱台１２ａ〜１２ｈの下部表面から内側に、それぞれ、Ｎ層１３ａ〜１３ｈ（１３ａ、１３ｃ、１３ｄ、１３ｅ、１３ｇのみ図示）を形成する。そして、ｉ層１ａ上方からボロン（Ｂ）原子を帯状Ｓｉ柱台１２ａ〜１２ｈの外周部のｉ層１ａ表層にイオン注入してＰ＋層１４を形成する。
【００３３】
次に、図１Ｇに示すように、ＲＩＥ法により、ＳｉＯ２層７ａａ〜７ｄｈを除去して、次に燃焼（Ashing)法によりＣ層６ａａ〜６ｄｈを除去する。そして、ＲＩＥ法によりＳｉＯ２層４１１〜４１６、４２１〜４２６、４３１〜４３６、４４１〜４４６を除去する。そして、Ｓｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６をマスクにして、例えばプラズマエッチング法により、ＳｉＯ２層２１１〜２１６、２２１〜２２６、２３１〜２３６、２４１〜２４６をその側面から等方エッチングして、平面視において円形状のＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａを形成する。
【００３４】
次に、図１Ｈに示すように、Ｓｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６を除去する。そして、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａをマスクにして、ＲＩＥ法により帯状Ｓｉ柱台１２ａ〜１２ｈの底部を帯状Ｓｉ柱台１２ａａ〜１２ｈａが残存するようエッチングしてＳｉ柱Ｐａ１〜Ｐｈ３を形成する。そして、全体に薄いＳｉ３Ｎ４層（図示せず）を堆積する。そして、全体にＣＶＤ（Chemical Vapor Deposition)法によりＳｉＯ２層（図示せず）を堆積する。そして、ＣＭＰ（Chemical Mechanical Polishing)法によりＳｉＯ２層表面を平坦にした後、ＲＩＥを用いたエッチバック法によりＳｉＯ２層を、帯状Ｓｉ柱台１２ａａ〜１２ｈａ上表面の高さまでエッチングして、帯状Ｓｉ柱台１２ａａ〜１２ｈａ外側領域にＳｉＯ２層１６を形成する。
【００３５】
同じ構造の繰り返しなので、以降、Ｓｉ柱台１２ｃａ、１２ｅａの周辺に着目して説明する。そのため、図１Ｉ〜１Ｍは、図１Ｈ（ａ）における点線で囲んだ領域Ｂの拡大図を示す。図１Ｉに示すように、Ｓｉ柱Ｐｃ１〜Ｐｃ３、Ｐｅ１〜Ｐｅ３が帯状Ｓｉ柱台１２ｃａ、１２ｅａ上に形成されている。そして、Ｓｉ柱Ｐｃ１〜Ｐｃ３、Ｐｅ１〜Ｐｅ３上には、それぞれ、ＳｉＯ２層２２１ａ〜２２３ａ、２３１ａ〜２３３ａがある。そして、帯状Ｓｉ柱台１２ｃａ、１２ｅａを取り囲んでｉ層１ａ表層にＰ＋層１４が形成されている。そして、帯状Ｓｉ柱台１２ｃａ、１２ｅａの外周部にＮ層１３ｃ、１３ｅが形成されている。平面視において、帯状Ｓｉ柱台１２ｃａ、１２ｅａ内のＮ層１３ｃ、１３ｅの先端の位置（（ａ）図の点線Ｃ１、Ｃ２で示した位置）は、Ｓｉ柱Ｐｃ１〜Ｐｃ３、Ｐｅ１〜Ｐｅ３の外側にあることが望ましい。図１Ｆで示したＡｓ及びＢのイオン注入において、ｉ層１ａ表面で反射されたＡｓ及びＢ原子が帯状Ｓｉ柱台１２ａ〜１２ｈの側面に注入される可能性があるが、図１Ｈで示したＳｉ柱Ｐａ１〜Ｐｈ３形成時のＲＩＥ法によりこうした側面部分は除去される。また、全体に薄いＳｉ３Ｎ４層１７が形成されている。そして、帯状Ｓｉ柱台１２ｃａ、１２ｅａ外側領域にＳｉＯ２層１６が形成されている。
【００３６】
次に、図１Ｊに示すように、リソグラフィ法によって、Ｓｉ柱Ｐｃ２、Ｐｅ２を覆い且つＹ−Ｙ‘線方向に延びるレジスト層１９を形成する。続いて、レジスト層１９とＳｉＯ２層１６、２２１ａ、２２３ａ、２３１ａ、２３２ａとをマスクにして、Ａｓイオン注入法により、Ｓｉ柱Ｐｃ１、Ｐｅ１、Ｐｃ３、Ｐｅ３の外周部の帯状Ｓｉ柱台１２ｃａ、１２ｅａ表層にＮ＋領域２０ａ、２０ｂ、２０ｃ、２０ｄを形成する。その後、レジスト層１９を除去する。
【００３７】
次に、図１Ｋに示すように、リソグラフィ法により、Ｓｉ柱Ｐｃ１、Ｐｅ１を覆ったレジスト層２０ａと、Ｓｉ柱Ｐｃ３、Ｐｅ３を覆ったレジスト層２０ｂとを形成する。そして、Ｓｉ柱Ｐｃ２、Ｐｅ２の外周部であってＮ＋領域２０ａ、２０ｂの間と、Ｎ＋領域２０ｃ、２０ｄの間との帯状Ｓｉ柱台１２ｃａ、１２ｅａ表層に、Ｂイオン注入法により、Ｐ＋領域２１ａ、２１ｂを形成する。続いて、エッチングによって、Ｓｉ柱Ｐｃ１〜Ｐｃ３、Ｐｅ１〜Ｐｅ３を囲んだＳｉ３Ｎ４層１７と、Ｓｉ柱Ｐｃ１〜Ｐｃ３、Ｐｅ１〜Ｐｅ３の頂部のＳｉＯ２層２２１ａ〜２２３ａ、２３１ａ〜２３３ａを除去する。
【００３８】
次に、図１Ｌに示すように、熱処理を行い、Ｐ＋層１４を帯状Ｓｉ柱台１２ｃ、１２ｅの外周部まで拡張させてＰ＋領域１４ａを形成し、Ｎ層１３ｃ、１３ｆを帯状Ｓｉ柱台１２ｃ、１２ｅの中心部まで拡張させてＮ領域１３ｃａ、１３ｆａを形成し、Ｎ＋領域２０ａ、２０ｂ、２０ｃ、２０ｄをＳｉ柱Ｐｃ１、Ｐｃ３、Ｐｅ１、Ｐｅ３の下まで拡張させてＮ＋領域２０ａａ、２０ｂａ、２０ｃａ、２０ｄａを形成し、Ｐ＋領域２１ａ、２１ｂをＳｉ柱Ｐｃ２、Ｐｅ２の下まで拡張させてＰ＋領域２１ａａ、２１ｂａを形成する。そして、ＡＬＤ（Atomic Layer Deposition）法によって、全体を、酸化ハフニウム（ＨｆＯ２）層２４と、窒化チタン（ＴｉＮ）層（図示せず）とで覆う。そして、リソグラフィ法とＲＩＥにより、Ｓｉ柱Ｐｃ１及びＰｃ２を囲んだＴｉＮ層２５ａと、Ｓｉ柱Ｐｃ３を囲んだＴｉＮ層２５ｂと、Ｓｉ柱Ｐｅ１を囲んだＴｉＮ層２５ｃと、Ｓｉ柱Ｐｅ２及びＰｅ３を囲んだＴｉＮ層２５ｄとを形成する。そして、全体を覆ってＣＶＤ法によりＳｉＯ２層（図示せず）を形成する。そして、ＣＭＰ法とＲＩＥエッチバック法により、上部表面の位置がＳｉ柱Ｐｃ１〜Ｐｃ３、Ｐｅ１〜Ｐｅ３の頂部よりも低い位置にあるＳｉＯ２層２３を形成する。そして、ＳｉＯ２層２３をマスクとして用い、Ｓｉ柱Ｐｃ１〜Ｐｃ３、Ｐｅ１〜Ｐｅ３の頂部のＴｉＮ層、ＨｆＯ２層をエッチングすることで除去する。そして、リソグラフィ法とイオン注入法によって、Ｓｉ柱Ｐｃ１、Ｐｃ３、Ｐｅ２、Ｐｅ３の頂部に、Ｎ＋領域２６ａ、２６ｃ、２６ｄ、２６ｆを形成し、Ｓｉ柱Ｐｃ２、Ｐｅ２の頂部にＰ＋領域２６ｂ、２６ｅを形成する。
【００３９】
次に、図１Ｍに示すように、ＣＶＤ法によってＳｉＯ２層２８を堆積した後、ＳｉＯ２層２８の表面をＣＭＰ法によって平坦化する。そして、Ｓｉ柱Ｐｃ１上にコンタクトホール２９ａを、Ｓｉ柱Ｐｅ３上にコンタクトホール２９ｌを、それぞれ形成する。また、ＴｉＮ層２５ｃ上にコンタクトホール２９ｆを、ＴｉＮ層２５ｂ上にコンタクトホール２９ｇを、それぞれ形成する。そして、コンタクトホール２９ａ、２９ｌを介して、Ｎ＋領域２６ａ、２６ｃに接続されるグランド配線金属層ＶＳＳ１、ＶＳＳ２と、コンタクトホール２９ｆ、２９ｇを介して、ＴｉＮ層２５ｂ、２５ｃに接続されるワード配線金属層ＷＬと、を形成する。
そして、ＣＶＤ法によってＳｉＯ２層３１を形成した後、ＳｉＯ２層３１の表面をＣＭＰ法によって平坦化する。続いて、ＴｉＮ層２５ａ、２５ｄ上にコンタクトホール２９ｂ、２９ｋを形成し、Ｐ＋領域２６ｂ、２６ｅ上にコンタクトホール２９ｃ、２９ｊを形成し、Ｐ＋領域２１ａａとＮ＋領域２０ｂａの境界上にコンタクトホール２９ｄを形成し、Ｐ＋領域２１ｂｂとＮ＋領域２０ｃａの境界上にコンタクトホール２９ｉを形成する。
そして、コンタクトホール２９ｈを介してＮ＋領域２６ｄに接続される反転ビット配線金属層ＢＬＢと、コンタクトホール２９ｃ、２９ｊを介してＰ＋領域２６ｂ、２６ｅに接続される電源配線金属層ＶＤＤと、コンタクトホール２９ｂ、２９ｊを介して、ＴｉＮ層２５ａとＮ＋領域２０ｃａ、Ｐ＋領域２１ｂｂに接続される配線金属層２２ａと、ＴｉＮ層２５ｄとＮ＋領域２０ｂａ、Ｐ＋領域２１ａａに接続される配線金属層２２ｂと、コンタクトホール２９ｈを介して、Ｎ＋領域２６ｄに接続される反転ビット配線金属層ＢＬＢと、コンタクトホール２９ｅを介してＮ＋領域２６ｃに接続されるビット配線金属層ＢＬを形成する。これによって、ＳＧＴを有するＳＲＡＭセル回路が形成される。
【００４０】
本発明の第１実施形態によれば、以下の効果が得られる。
１．Ｓｉ柱Ｐａ１〜Ｐｈ３の位置及び形状は、平面視において互いに直交する帯状レジスト層５ａと帯状レジスト層８ａ〜８ｄが重なった領域の位置で決められている。Ｓｉ柱Ｐａ１〜Ｐｈ３は、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａをエッチングマスクにして、ＲＩＥにより帯状Ｓｉ柱台１２ａ〜１２ｈの底部に帯状Ｓｉ柱台１２ａａ〜１２ｈａを残してエッチングして形成した。ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａは、Ｓｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６をエッチングマスクにして、等方プラズマエッチングによりＳｉＯ２層２１１〜２１６、２２１〜２２６、２３１〜２３６、２４１〜２４６を外周側面よりエッチングして形成した。Ｓｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６は、平面視において、第１方向（Ｙ−Ｙ’方向）に延び、かつ、第２方向（Ｘ−Ｘ’方向）に並んだ帯状レジスト層５ａ〜５ｆと、これと直交して第１方向に並んだ帯状レジスト層８ａ〜８ｄとが、重なった領域に形成されている。帯状レジスト層５ａ〜５ｆと帯状レジスト層８ａ〜８ｄとは、リソグラフィ法における第１および第２方向における高いマスク合わせ精度がもとめられない。加えて、帯状レジスト層５ａ〜５ｆと帯状レジスト層８ａ〜８ｄは、ｉ層１ａをエッチングする前の、平坦なｉ層１ａ上に形成されるため、高精度の帯状レジスト層５ａ〜５ｆと帯状レジスト層８ａ〜８ｄが形成される。このように、Ｓｉ柱Ｐａ１〜Ｐｈ３の形成は、リソグラフィ法を用いない等方プラズマエッチング、高いマスク合わせ精度を要しない直交する帯状レジスト層５ａ〜５ｆ、８ａ〜８ｄ形成、平坦なｉ層１ａ上での直交する帯状レジスト層５ａ〜５ｆ、８ａ〜８ｄ形成により、高精度のＳｉ柱Ｐａ１〜Ｐｈ３が容易に形成できる特徴を有する。
２．そして、Ｓｉ柱Ｐａ１〜Ｐｈ３と帯状Ｓｉ柱台１２ａａ〜１２ｈａの位置関係及び形状は、平面視において互いに直交する帯状レジスト層５ａと帯状レジスト層８ａ〜８ｄの重なる領域の位置で決められている。帯状Ｓｉ柱台１２ａａ〜１２ｈａは、平面視で見ると、図１Ｅで示した、Ｓｉ柱台１２ａ〜１２ｈと一致している。例えば、図１Ｅ（ａ）の点線で囲んだ領域Ａでみると、帯状Ｓｉ柱台１２ｃの第２方向の一方の端は、ＳｉＯ２層４２１の左端に一致しており、他方の端はＳｉＯ２層４２３の右端に一致している。これは、図１Ｄ、図１Ｅで示したように、レジスト層１０ａの第２方向の両端を、ＳｉＯ２層４２１、４２３上になるように形成し、その後に、レジスト層１０ａをマスクにして、ＳｉＯ２層７ｂ、Ｃ層６ｂをエッチングすることにより、上面がＳｉエッチングに対するマスク材となるＳｉＯ２層４２１、７ｂｃ、４２３が形成されるためである。このレジスト層１０ａの第２方向の両端は、ＳｉＯ２層４２１、４２３上にあればよいので、高いマスク合わせ精度を必要としない。そして、平面視における第１方向の両端は、Ｓｉ柱Ｐｃ１、Ｐｃ２、Ｐｃ３を形成するのに用いたＳｉ３Ｎ４層３２１、３２２、３２３下の同じ形状の、ＳｉＯ２層４２１、４２２、４２３の両端に一致している。これは、Ｓｉ柱Ｐａ１〜Ｐｈ３と底部の帯状Ｓｉ柱台１２ａａ〜１２ｈａとの位置関係と形状が、高精度で且つ容易に形成されることを意味している。これは高密度かつ高性能のＳＧＴ回路形成に繋る。
３．本実施形態の説明は６個のＳＧＴよりなるＳＲＡＭセル形成に本発明を適用する場合であるが、図１Ｄで示した工程において、レジスト層１０ａ、１０ｂが被覆する重なり領域の数を調節することで、ＳＲＡＭセルを構成するＳＧＴの数を調節できる。例えば、８個のＳＧＴよりなるＳＲＡＭセルでは、図１Ｄにおけるレジスト層１０ａ、１０ｂを、ＳｉＯ２層４１１〜４４６の内の第２方向（Ｘ−Ｘ’方向）に並んだ４個を覆うようにすればよい。また、インバータ回路形成では、第２方向に並んだ２個を覆うようにすればよい。このように、本実施形態の製造方法では、同じ回路上に、第２方向に任意に２個以上のＳｉ柱を、帯状Ｓｉ柱台上に、高精度かつ高密度で容易に形成することができる。
４．本実施形態の説明は、第２方向に任意に２個以上のＳｉ柱を、帯状Ｓｉ柱台上に形成した場合である。これに対し、図１Ａ、図１Ｂに示した帯状レジスト層５ａ〜５ｆと帯状レジスト層８ａ〜８ｄとの関係を９０度回転させることによって、同じ回路上に、第１方向（Ｙ−Ｙ’方向）に任意に２個以上のＳｉ柱を、帯状Ｓｉ柱台上に、高精度かつ高密度で容易に形成することができる。これにより、回路設計に応じて、第１方向と第２方向に任意に２個以上並んだＳｉ柱を、帯状Ｓｉ柱台上に形成させた回路を同一基板上に配置させることができる。これは、回路の高密度化及び高性能化に繋がる。
【００４１】
（第２実施形態）
以下、図２Ａ〜図２Ｄを参照しながら、本発明の第２実施形態に係る柱状半導体装置の製造方法を示す。（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線方向の断面図であり、（ｃ）は（ａ）のＹ１−Ｙ１’線方向の断面図である。
【００４２】
図２Ａにおいて、（ａ）図の左半分の領域は、図１Ｄに示した構造と同様である。帯状レジスト層１０ａの第２方向の一方の端は、ＳｉＯ２層４１１、４２１、４３１、４４１上にあり、他方の端はＳｉＯ２層４１３、４２３、４３３、４４３上にある。（ａ）図の右半分の領域は、帯状レジスト層１０ｂが形成されていないことを除き、図１Ｄに示した構造と同様である。そして、レジスト層１０ａをマスクにして、ＳｉＯ２層７ａ、７ｂ、７ｃ、７ｄとＣ層６ａ、６ｂ、６ｃ、６ｄをエッチングする。（ａ）図の左半分の領域では、図１Ｄと同様に、ＳｉＯ２層７ａａ、７ｂｃ、７ｃｅ、７ｄｇ、Ｃ層６ａａ、６ｂｃ、６ｃｅ、６ｄｇが形成される。一方、（ａ）図の右半分の領域では、図１Ｄと異なり、ＳｉＯ２層７ａｂ、７ｂｄ、７ｃｆ、７ｄｆ、Ｃ層６ａｂ、６ｂｄ、６ｃｆ、６ｄｈが形成されない。（ａ）図の右半分の領域では、平面視において、ＳｉＯ２層４１４〜４１６、４２４〜４２６、４３４〜４３６、４４４〜４４６の上表面の全体が露出される。そして、帯状レジスト層１０ａを除去する。
【００４３】
次に、図２Ｂに示すように、ＲＩＥ法によりｉ層１ａのエッチングを行う。（ａ）図の左半分の領域は、図１Ｅに示した構造と同様である。一方、（ａ）図の右半分の領域では、ＳｉＯ２層４１４〜４１６、４２４〜４２６、４３４〜４３６、４４４〜４４６をエッチングマスクに、これらの下にそれぞれ、ｉ層４０ａａ〜４０ａｃ（４０ａａのみ図示）、４０ｂａ〜４０ｂｃ、４０ｃａ〜４０ｃｃ（４０ｃａのみ図示）、４０ｄａ〜４０ｄｃ（４０ｄａのみ図示）が形成される。
【００４４】
次に、図２Ｃに示すように、ＳｉＯ２層７ａａ、７ｂｃ、７ｃｅ、７ｄｇ、Ｃ層６ａａ、６ｂｃ、６ｃｅ、６ｄｇを除去する。そして、ＲＩＥ法によりＳｉＯ２層４１１〜４１６、４２１〜４２６、４３１〜４３６、４４１〜４４６を除去する。そして、Ｓｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６をマスクにして、例えばプラズマエッチング法により、ＳｉＯ２層２１１〜２１６、２２１〜２２６、２３１〜２３６、２４１〜２４６をその側面から等方エッチングして、平面視において円形状のＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａを形成する。
【００４５】
次に、図２Ｄに示すように、Ｓｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６を除去する。そして、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａをエッチングマスクにして、ＲＩＥにより、帯状Ｓｉ柱台１２ａ、１２ｃ、１２ｅ、１２ｇと、ｉ層４０ａａ〜４０ａｃ（４０ａａのみ図示）、４０ｂａ〜４０ｂｃ、４０ｃａ〜４０ｃｃ（４０ｃａのみ図示）、４０ｄａ〜４０ｄｃ（４０ｄａのみ図示）と、をエッチングして、Ｓｉ柱Ｐａ１〜Ｐｈ３を形成する。これにより、（ａ）図の左半分の領域は、図１Ｈに示した構造と同様であるが、（ａ）図の右半分の領域は、平面視において、Ｓｉ３Ｎ４層３１４〜３１６、３２４〜３２６、３３４〜３３６、３４４〜３４６と同じ形状のＳｉ柱台４１ａａ〜４１ａｃ（４１ａａのみ図示）、４１ｂａ〜４１ｂｃ、４１ｃａ〜４１ｃｃ（４１ｃａのみ図示）、４１ｄａ〜４１ｄｃ（４１ｄａのみ図示）上に、Ｓｉ柱Ｐｂ１〜Ｐｂ３、Ｐｄ１〜Ｐｄ３、Ｐｆ１〜Ｐｆ３、Ｐｈ１〜Ｐｈ３が形成される。そして、図１Ｉ〜図１Ｍと同じ工程を行って、Ｓｉ柱Ｐｂ１〜Ｐｂ３、Ｐｄ１〜Ｐｄ３、Ｐｆ１〜Ｐｆ３、Ｐｈ１〜Ｐｈ３にＳＧＴが形成される。
【００４６】
本発明の第２実施形態によれば、以下のような特徴を供する。第１実施形態では、平面視において、第１または第２方向に２個以上並んだＳｉ柱（３個の場合は図１ＨにおけるＳｉ柱Ｐａ１〜Ｐｈａ）が、それぞれのＳｉ柱台（３個の場合は図１Ｈにおける帯状Ｓｉ柱台１２ａａ〜１２ｄａ）上に形成される。これに対し、本実施形態では、同じＳＧＴ回路基板上に、Ｓｉ柱Ｐｂ１〜Ｐｂ３、Ｐｄ１〜Ｐｄ３、Ｐｆ１〜Ｐｆ３、Ｐｈ１〜Ｐｈ３が、平面視においてＳｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６と同じ形状のＳｉ柱台４１ａａ〜４１ａｃ、４１ｂａ〜４１ｂｃ、４１ｃａ〜４１ｃｃ、４１ｄａ〜４１ｄｃ上に形成される。これにより、回路設計に応じて、１個または複数個のＳｉ柱を、Ｓｉ柱台上に形成することができる。これは、回路の高密度化、高性能化に繋がる。
【００４７】
（第３実施形態）
以下、図３Ａ〜図３Ｃを参照しながら、本発明の第３実施形態に係る、柱状半導体装置の製造方法を示す。
【００４８】
図３Ａに図１Ｂに対応する平面図と断面図を示す。（ａ）は平面図であり、（ｂ）は（ａ）のＸ２−Ｘ２’線方向の断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線方向の断面図である。それまでの工程は、第１実施形態と同じである。ｉ層１ａ上に、下からＳｉＯ２層（図示せず）、Ｓｉ３Ｎ４層（図示せず）、ＳｉＯ２層（図示せず）を形成する。そして、リソグラフィ法とＲＩＥ法により、第１実施形態と同様に、平面視において、第１方向（Ｙ−Ｙ’方向）に延び、かつ、第２方向（Ｘ−Ｘ’方向）に並んだＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆを形成する。ただし、この後で形成するレジスト層８ｂと重なる部分（図３ＡでＸ２−Ｘ２’線とＹ−Ｙ’線とが交差する部分）には、ＳｉＯ２層２ｃ、Ｓｉ３Ｎ４層３ｃ、ＳｉＯ２層４ｃを積層せず、ｉ層１ａを露出させたままにしておく。以降、ＳｉＯ２層２ｃ、Ｓｉ３Ｎ４層３ｃ、ＳｉＯ２層４ｃのうち、レジスト層８ａと重なる部分をＳｉＯ２層２ｃａ、Ｓｉ３Ｎ４層３ｃａ、ＳｉＯ２層４ｃａと呼び、レジスト層８ｃ、８ｄと重なる部分をＳｉＯ２層２ｃｂ、Ｓｉ３Ｎ４層３ｃｂ、ＳｉＯ２層４ｃｂと呼ぶ。そして、全体に、炭素（Ｃ）層（図示せず）、ＳｉＯ２層（図示せず）を、この順番に積層する。そして、第１実施形態と同じく、平面視において、第２方向に延び、かつ、第１方向に並んだ帯状レジスト層８ａ〜８ｄをマスクにして、前述のＳｉＯ２層、炭素（Ｃ）層をＲＩＥ法によりエッチングして、レジスト層８ａ〜８ｄの下に、Ｃ層６ａ〜６ｄ、ＳｉＯ２層７ａ〜７ｄを形成する。
【００４９】
次に、図３Ｂに図１Ｄに対応する平面図と断面図を示す。（ａ）は平面図であり、（ｂ）は（ａ）のＸ１−Ｘ１’線方向の断面図であり、（ｃ）は（ａ）のＸ２−Ｘ２’線方向の断面図であり、（ｄ）は（ａ）のＸ３−Ｘ３’線方向の断面図であり、（ｅ）は（ａ）のＸ４−Ｘ４’線方向の断面図であり、（ｆ）は（ａ）のＹ−Ｙ’線方向の断面図である。
【００５０】
図３Ｂ（ａ）に示すように、レジスト層４０にリソグラフィ法により、レジスト層窓Ｗ１〜Ｗ１０を開ける。そして、レジスト層窓Ｗ１〜Ｗ１０をエッチングマスクにして、ＲＩＥ法により、ＳｉＯ２層７ａ〜７ｄ、Ｃ層６ａ〜６ｄをエッチングする。
【００５１】
図３Ｂ（ａ）、（ｂ）に示すように、Ｘ１−Ｘ１’線に沿って、レジスト層窓Ｗ１の右端はＳｉＯ２層４１１上にある。そして、レジスト層窓Ｗ２の左端はＳｉＯ２層４１３上にあり、右端はＳｉＯ２層４１４上にある。そして、レジスト層窓Ｗ３の右端はＳｉＯ２層４１６上にある。この部分は、第１実施形態と同じ構造が得られている。
【００５２】
図３Ｂ（ａ）、（ｃ）に示すように、Ｘ２−Ｘ２’線に沿って、レジスト層窓Ｗ４の左端はＳｉＯ２層４２１上にあり、右端はＳｉＯ２層４２２上にある。そして、レジスト層窓Ｗ５の左端はＳｉＯ２層４２４上にあり、右端は直接ｉ層１ａ上にある。そして、レジスト層窓Ｗ６の右端はＳｉＯ２層４２６上にある。
【００５３】
図３Ｂ（ａ）、（ｄ）に示すように、Ｘ３−Ｘ３’線に沿って、レジスト層窓Ｗ７の右端はＳｉＯ２層４３１上にある。そして、レジスト層窓Ｗ８の左端はＳｉＯ２層４３２上にあり、右端はＳｉＯ２層４３４上にある。そして、レジスト層窓Ｗ３の右端はＳｉＯ２層４３６上にある。
【００５４】
図３Ｂ（ａ）、（ｅ）に示すように、Ｘ４−Ｘ４’線に沿って、ＳｉＯ２層４４１〜４４６の上にレジスト層窓Ｗ１０が設けられており（即ち、これらのＳｉＯ２層上にはレジスト層がなく）、ＳｉＯ２層７ｄ、Ｃ層６ｄはエッチングされて、除去されている。この部分は第２実施形態の図２Ａ（ａ）の左半分の領域と同じ構造が得られている。
【００５５】
そして、図１Ｅ〜図１Ｈで示した工程を行うことにより、Ｓｉ柱Ｐａ１〜Ｐｈ３（Ｐｃ３はない）がＳｉ柱台４２ａ〜４２ｎ上に形成される。そして、Ｓｉ柱台４２ａ〜４２ｎの外側のｉ層１ａ表層にＰ＋層１４が形成され、Ｓｉ柱台４２ａ〜４２ｎの側面内側にＮ層４１ａ〜４１ｎ（４１ａ、４１ｄ、４１ｅ、４１ｇ、４１ｌのみを図示）が形成され、Ｓｉ柱台４２ａ〜４２ｈの外側を囲みＳｉＯ２層１６が形成される。
【００５６】
Ｘ１−Ｘ１’線に沿っては、第１実施形態と同じく、Ｓｉ柱台４２ａ、４２ｂ上のそれぞれに、Ｓｉ柱Ｐａ１〜Ｐａ３と、Ｓｉ柱Ｐｂ１〜Ｐｂ３とが形成される。これにより、第１実施形態と同じＳＧＴ回路が形成される。
【００５７】
そして、Ｘ２−Ｘ２’線に沿っては、Ｓｉ柱台４２ｃ、４２ｄ、４２ｅ上のそれぞれに、Ｓｉ柱Ｐｃ１と、Ｓｉ柱Ｐｃ２と、Ｓｉ柱Ｐｄ１〜Ｐｄ３とが形成される。Ｓｉ柱台４２ｄでは、第１実施形態で存在していたＳｉ柱Ｐｃ３がない構造になっている。
【００５８】
そして、Ｘ３−Ｘ３’線に沿っては、Ｓｉ柱台４２ｆ、４２ｇ、４２ｈ上のそれぞれに、Ｓｉ柱Ｐｅ１、Ｐｅ２と、Ｓｉ柱Ｐｅ３と、Ｓｉ柱Ｐｆ１〜Ｐｆ３とが形成される。Ｓｉ柱Ｐｅ１、Ｐｅ２、Ｐｆ１〜Ｐｆ３は、第１実施形態と同様なＳＧＴ回路が形成される。そして、Ｓｉ柱Ｐｅ３は第２実施形態と同じＳＧＴ回路が形成される。
【００５９】
そして、Ｘ４−Ｘ４’線に沿っては、Ｓｉ柱台４２ｊ〜４２ｎ上のそれぞれに、Ｓｉ柱Ｐｇ１〜Ｐｈ３が形成される。これにより、第２実施形態と同じＳＧＴ回路が形成される。
【００６０】
本発明の第３実施形態によれば、以下の効果が得られる。
１．第１実施形態では、図１Ｄに示すように、Ｓｉ柱Ｐａ１〜Ｐｈ３とＳｉ柱台１２ａａ〜１２ｈａとの位置関係と形状を決めるレジスト層１０ａ、１０ｂは、平面視において第１方向に帯状に延びて、形成されている。これに対し、本実施形態では、図３Ｂに示すように、レジスト層１０ａ、１０ｂに替え、レジスト層窓Ｗ１〜Ｗ１０を持つレジスト層４０が形成されている。レジスト層窓Ｗ５を除いて、レジスト層窓Ｗ１〜Ｗ１０を用いることによっても、Ｓｉ柱Ｐａ１〜Ｐｈ３（Ｐｃ２を除く）とＳｉ柱台４２ａ〜４２ｎ（４２ｄを除く）の位置関係と形状は第１実施形態または第２実施形態と同じ効果が得られている。そして、本実施形態によれば、行毎に、第２方向に、異なるＳｉ柱Ｐａ１〜Ｐｈ３とＳｉ柱台４２ａ〜４２ｎの配置関係を持つ回路を回路設計に応じて形成できる。また、第１実施形態と同じく、領域によって、Ｓｉ柱とＳｉ柱台を９０度回転させて形成することができるので、この特徴を利用して、高密度かつ高性能なＳＧＴ回路を形成できる。
２．レジスト層窓Ｗ５の領域では、ＳｉＯ２層２ｃ、Ｓｉ３Ｎ４層３ｃ、ＳｉＯ２層４ｃが形成されないことによって、平面視においてＳｉ柱台４２ｄは、Ｓｉ柱Ｐｃ２下から右方向に延びた構造にできる。回路設計に応じて、この延びたＳｉ柱台４２ｄ上に、例えばコンタクトホールを形成して、このコンタクトホールを介して、Ｓｉ柱台４２ｄと上部金属配線との接続を行うことができる。このＳｉ柱がないＳｉ柱台の延長は、図３Ａで示したＳｉＯ２層２ｃ、Ｓｉ３Ｎ４層３ｃ、ＳｉＯ２層４ｃが分離されて形成された、ＳｉＯ２層２ｃａ、２ｃｂ、Ｓｉ３Ｎ４層３ｃａ、３ｃｂ、ＳｉＯ２層４ｃａ、４ｃｂと同様な構造を回路設計に応じて設けることによって、左右、上下（この場合はＳｉ柱とＳｉ柱台との形成を９０度回転させる）に延ばすことができる。この特徴を利用して、高密度・高性能なＳＧＴ回路を形成できる。
３．レジスト層窓Ｗ８は、平面視において、ＳｉＯ２層４３３の全体を囲み、且つ左端がＳｉＯ２層４３２上にあり、右端がＳｉＯ２層４３４上に形成されている。これにより、帯状Ｓｉ柱台４２ｆ、４２ｈの間に、最少面積のＳｉ柱台４２ｇ上にＳｉ柱Ｐｅ３が形成されている。これを利用して、回路設計に応じて、最少面積Ｓｉ柱台上に立つＳｉ柱を随所に形成することができる。
【００６１】
（第４実施形態）
以下、図４Ａ〜図４Ｄを参照しながら、本発明の第４実施形態に係る柱状半導体装置の製造方法を示す。（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線方向の断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線方向の断面図である。
【００６２】
まず、図４Ａに示すように、Ｐ層基板１上に、ｉ層１ａを形成する。そして、ｉ層１ａ上に、下から、ＳｉＯ２層４５、Ｓｉ３Ｎ４層４６、ＳｉＯ２層（図示せず）、窒化シリコン（Ｓｉ３Ｎ４）層（図示せず）、ＳｉＯ２層（図示せず）を形成する。そして、平面視において、第１方向（Ｙ−Ｙ’方向）に延び、かつ、第１方向と直交する第２方向（Ｘ−Ｘ’方向）に並んだ帯状レジスト層５ａ〜５ｆを積層し、これらをエッチングマスクにして、Ｓｉ３Ｎ４層４６上に存在する前述のＳｉＯ２層、Ｓｉ３Ｎ４層、ＳｉＯ２層をＲＩＥ（Reactive Ion Etching）によりエッチングして、レジスト層５ａ〜５ｆの下に、それぞれ、下から順番に、ＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆを形成する。これにより、ＳｉＯ２層４５、Ｓｉ３Ｎ４層４６が、ｉ層１ａとＳｉＯ２層４ａ〜４ｆとの間に存在する以外、図１Ａに示す構造と同様の、図４Ａに示す構造が得られる。そして、レジスト層５ａ〜５ｆを除去する。
【００６３】
次に、図１Ｂ〜図１Ｇに示したものと同様な工程を行う。これにより、図４Ｂに示すように、帯状Ｓｉ柱台１２ａ〜１２ｈ上に、下から順番に、ＳｉＯ２層４５ａ〜４５ｈ、Ｓｉ３Ｎ４層４６ａ〜４６ｈが形成される。また、Ｓｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６をマスクにして、例えばプラズマエッチング法により、ＳｉＯ２層２１１〜２１６、２２１〜２２６、２３１〜２３６、２４１〜２４６（図１Ｇを参照）をその側面から等方エッチングして、平面視において円形状のＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａが形成される。ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａは、側面から等方エッチングされるので、断面を拡大して見ると、下辺が長く、上辺が短い台形状になっている。
【００６４】
次に、図４Ｃに示すように、最上部のＳｉ３Ｎ４層３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６を、例えばＲＩＥ法により除去する。そして、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａをマスクにして、Ｓｉ３Ｎ４層をエッチングするエッチング種を用いてＳｉ３Ｎ４層４６をＲＩＥエッチングしてＳｉ３Ｎ４層４６ａａ〜４６ｈｃ（４６ａｃ、４６ｅｃ、４６ｇｃ、４６ｃａ〜４６ｄｃのみを図示）を形成する。ＳｉＯ２層２１１ａ、２１２ａ、２１３ａ、２１４ａ、２１５ａ、２１６ａの下に、それぞれ、Ｓｉ３Ｎ４層４６ａａ、４６ａｂ、４６ａｃ、４６ｂａ、４６ｂｂ、４６ｂｃが形成される。同様に、ＳｉＯ２層２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａの下に、Ｓｉ３Ｎ４層４６ｃａ〜４６ｈｃが形成される。そして、Ｓｉ３Ｎ４層４６ａａ〜４６ｈｃをマスクにして、ＳｉＯ２層４５をエッチングするエッチング種を用いてＳｉＯ２層４５をＲＩＥエッチングしてＳｉ３Ｎ４層４６ａａ〜４６ｈｃの下にそれぞれＳｉＯ２層４５ａａ〜４５ｈｃ（４５ａｃ、４５ｅｃ、４５ｇｃ、４５ｃａ〜４５ｄｃのみを図示）を形成する。ここで、Ｓｉ３Ｎ４層４６ａａ〜４６ｈｃの断面は、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａをマスクに、非等方エッチング法であるＲＩＥエッチングされるので、Ｘ−Ｘ’断面において矩形状に形成される。同じくＳｉＯ２層４５ａａ〜４５ｈｃもＸ−Ｘ’断面において矩形状に形成される。
【００６５】
次に、図４Ｄに示すように、断面が矩形状のＳｉ３Ｎ４層４６ａａ〜４６ｈｃ、ＳｉＯ２層４５ａａ〜４５ｈｃをマスクにして、ＲＩＥ法により帯状Ｓｉ柱台１２ａ〜１２ｈの底部を帯状Ｓｉ柱台１２ａａ〜１２ｈａが残存するようエッチングしてＳｉ柱Ｐａ１〜Ｐｈ３を形成する。これにより、図１Ｈと同様に、帯状Ｓｉ柱台１２ａａ〜１２ｈａ上にＳｉ柱Ｐａ１〜Ｐｈ３が形成される。以後、図１Ｈ〜図１Ｍと同様な工程を行うことにより、ＳＲＡＭセル回路が形成される。
【００６６】
本発明の第４実施形態によれば、以下の効果が得られる。
第１実施形態においては、拡大して見ると断面が台形状になっているＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａをマスクにして、ＲＩＥ法により帯状Ｓｉ柱台１２ａ〜１２ｈの底部を帯状Ｓｉ柱台１２ａａ〜１２ｈａが残存するようエッチングしてＳｉ柱Ｐａ１〜Ｐｈ３を形成した。この帯状Ｓｉ柱台１２ａ〜１２ｈのＲＩＥエッチングにおいて、エッチングマスクであるＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａは少しずつではあるが上面よりエッチングされる。これにより、台形断面形状をもつＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａは外周部から除去されていく。このため、平面視において円形状のＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａが同心円状に縮小されていく。これにより、Ｓｉ柱Ｐａ１〜Ｐｈ３の断面は下辺が長く、上辺が短い台形状になる。これは、高さ方向におけるソース、ドレインを入れ替えたＳＧＴの電気特性の違いを発生させる。これはＳＧＴを用いた回路設計の困難さに繋がる。これに対して、本実施形態では、断面が矩形状のＳｉ３Ｎ４層４６ａａ〜４６ｈｃ、ＳｉＯ２層４５ａａ〜４５ｈｃをマスクにして、ＲＩＥエッチングにより、Ｓｉ柱Ｐａ１〜Ｐｈ３を形成する（ＳｉＯ２層４５ａａ〜４５ｈｃだけをマスクにしてもよい）。これにより、形成されたＳｉ柱Ｐａ１〜Ｐｈ３の断面はより矩形状に形成することができる。
【００６７】
なお、上記各実施形態では、半導体柱としてＳｉ柱を用いたＳＧＴについて説明したが、半導体柱の材料はＳｉに限られず、半導体柱の一部または全体を他の材料から構成してもよい。
【００６８】
また、上記各実施形態では、Ｐ層基板１の代わりに、他の導電性を持つ半導体基板、または絶縁基板を有するＳＯＩ基板を用いることができる。
【００６９】
また、第１実施形態では、図１Ｄに示すように、ＳｉＯ２層２１１〜２４６、Ｓｉ３Ｎ４層３１１〜３４６、ＳｉＯ２層４１１〜４４６を形成した。ＳｉＯ２層２１１〜２４６は、図１Ｅで示すように、ｉ層１ａをエッチングする場合のエッチングマスクの役割を持つ。そして、Ｓｉ３Ｎ４層３１１〜３４６は、図１Ｇで示すように、ＳｉＯ２層４１１〜４４６に等方プラズマエッチングを行い、ＳｉＯ２層２１１ａ〜２４６ａを形成するためのエッチングマスクの役割をもつ。そして、ＳｉＯ２層２１１ａ〜２４６ａは、図１Ｈで示すように、ｉ層１ａをエッチングして、Ｓｉ柱Ｐａ１〜Ｐｈ３を形成するためのエッチングマスクの役割をもつ。ＳｉＯ２層２１１〜２４６、Ｓｉ３Ｎ４層３１１〜３４６、ＳｉＯ２層４１１〜４４６のそれぞれは、上記の役割を実現できるものであれば、単層または複数層の他の材料層であってもよい。このことは、他の実施形態においても適用される。
【００７０】
また、第１実施形態では、ＳｉＯ２層２１１〜２４６は、図１Ｅで示すように、ｉ層１ａをエッチングする場合のエッチングマスクの役割を持つ。Ｓｉ３Ｎ４層３１１〜３４６に替えて、ＳｉＯ２層４１１〜４４６に等方プラズマエッチングを行い、ＳｉＯ２層２１１ａ〜２４６ａを形成するためのエッチングマスクの役割を持ち、且つｉ層１ａをエッチングする場合のエッチングマスクの役割を持つ単層または複数層の他の材料層を用いる場合は、Ｓｉ３Ｎ４層３１１〜３４６はなくてもよい。このことは、他の実施形態においても適用される。
【００７１】
また、第１実施形態では、図１Ｄに示すように、ＳｉＯ２層７ａａ、７ｂｃ、７ｃｅ、７ｄｇ、７ｂａ（図示せず）、７ｂｄ、７ｂｆ（図示せず）、７ｂｈ（図示せず）、Ｃ層６ａａ、６ｂｃ、６ｃｅ、６ｄｇ、６ｂａ（図示せず）、６ｂｄ、６ｂｆ（図示せず）、６ｂｈ（図示せず）を形成した。ＳｉＯ２層７ａａ〜７ｂｈは、Ｃ層６ａａ〜６ｂｈを形成するためのエッチングマスクとしての役割と、ｉ層１ａをエッチングする場合のエッチングマスクの役割を持つ。Ｃ層６ａａ〜６ｂｈは、レジスト層１０ａ、１０ｂをエッチングマスクにして、ＳｉＯ２層７ａａ〜７ｂｈを形成するときの、下部ＳｉＯ２層４１１〜４４６を保護するためのエッチングストッパー層としての役割と、その後にＣ層６ａａ〜６ｂｈを除去するときに、ｉ層１ａ表面がエッチングされないものとして用いられている。ＳｉＯ２層７ａａ〜７ｂｈ及びＣ層６ａａ〜６ｂｈのそれぞれは、上記の役割を実現できるものであれば、単層または複数層の他の材料層であってもよい。また、ＳｉＯ２層７ａａ〜７ｂｈと、Ｃ層６ａａ〜６ｂｈとの両方の役割を得られるものであれば単層の他の材料層であってもよい。このことは、他の実施形態においても適用される。
【００７２】
また、第１実施形態では、図１Ａにおいて示したように、帯状レジスト層５ａ〜５ｆを積層し、これらをエッチングマスクにして、前述のＳｉＯ２層、Ｓｉ３Ｎ４層、ＳｉＯ２層をＲＩＥ（Reactive Ion Etching）によりエッチングして、レジスト層５ａ〜５ｆの下に、それぞれ、下から順番に、ＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆを形成した。この場合、帯状レジスト層５ａ〜５ｆを形成するリソグラフィ法において、レジスト・ベーキング温度、時間、現像条件などを調整して、帯状レジスト層５ａ〜５ｆの幅を細くする工程を行ってもよい。これにより、ＳｉＯ２層２１１〜２１６、２２１〜２２６、２３１〜２３６、２４１〜２４６をその側面から等方エッチング時間を少なくして、所定の円形状のＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａを容易に形成することができる。これは、図１Ｂに示した帯状レジスト層８ａ〜８ｄの形成においても同様である。このことは、他の実施形態においても同様である。
【００７３】
また、第１実施形態における帯状レジスト層５ａ〜５ｆ、８ａ〜８ｄは、有機材料層と無機材料層の複数層より構成されるものであってもよい。このことは、他の実施形態においても同様である。
【００７４】
また、第１実施形態では、図１Ａにおいて示したように、帯状レジスト層５ａ〜５ｆを積層し、これらをエッチングマスクにして、前述のＳｉＯ２層、Ｓｉ３Ｎ４層、ＳｉＯ２層をＲＩＥ（Reactive Ion Etching）によりエッチングして、レジスト層５ａ〜５ｆの下に、それぞれ、下から順番に、ＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆを形成した。それに対して、帯状レジスト層５ａ〜５ｆと最上層のＳｉＯ２層の間に、材料層を設けて、帯状レジスト層５ａ〜５ｆをマスクにして、この材料層をエッチングし、そして、この材料層をマスクにして、例えばＲＩＥエッチングにより、ＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆを形成してもよい。所定の形状にＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆを形成できるマスク材料層であれば、単層または複数層よりなる他の材料層であってもよい。また、帯状レジスト層５ａ〜５ｆをマスクにして、下の材料層を等方エッチングして、前述の帯状レジスト層５ａ〜５ｆの幅を細くさせたのと同じ効果を得てもよい。これは、図１Ｂに示した帯状レジスト層８ａ〜８ｄの形成においても同様である。このことは、他の実施形態においても同様である。
【００７５】
また、第１実施形態での、図１Ｆに示した工程の後に、全体に例えばＡＬＤ法により薄いＳｉＮ層を被覆する。そして、全体にＳｉＯ２膜をスピン法またはＣＶＤ法により塗布し、その後ＣＭＰ法により帯状Ｓｉ柱台の外周部の溝にＳｉＯ２層を形成する。そして、このＳｉＯ２層を残した状態で図１Ｈに示したＳｉ柱Ｐａ１〜Ｐｈ３の形成を行う。これにより、帯状Ｓｉ柱台の外周部の溝にあるＳｉＯ２層が、細いＳｉ柱Ｐａ１〜Ｐｈ３の、例えば洗浄工程時における転倒を防止することができる。これは、これにより更に細いＳｉ柱Ｐａ１〜Ｐｈ３を形成することができることを示している。このように高密度ＳＧＴ回路の製造を容易にする工程を追加できる。このことは、他の実施形態においても同様である。
【００７６】
また、第１実施形態では、等方プラズマエッチング法によって、Ｓｉ３Ｎ４層３１１〜３４６をエッチングマスクとして用い、平面視円形状のＳｉＯ２層２２１ａ〜２４６ａを形成した。しかしこれに限られず、ＳｉＯ２層２２１〜２４６がＳｉ３Ｎ４層３１１〜３４６の外周から内側にエッチングされる方法であれば、プラズマエッチング法以外の等方エッチングであってもよい。このことは、他の実施形態においても同様である。
【００７７】
また、第１から第３実施形態では、第１または第２方向に延びた帯状のＳｉＯ２層２１１〜２４６、Ｓｉ３Ｎ４層３１１〜３４６、ＳｉＯ２層４１１〜４４６を形成し、その後に、帯状のＳｉＯ２層２１１〜２４６、Ｓｉ３Ｎ４層３１１〜３４６、ＳｉＯ２層４１１〜４４６と直交した帯状のＣ層６ａ〜６ｄ、ＳｉＯ２層７ａ〜７ｄを形成した。両者で異なるのは、図１Ｄ、図２Ａ、図３Ｂに示されるように、平面視における、帯状のＣ層６ａ〜６ｄ、ＳｉＯ２層７ａ〜７ｄのエッチング形状である。この帯状のＣ層６ａ〜６ｄ、ＳｉＯ２層７ａ〜７ｄのエッチング形状は、リソグラフィ法で形成するレジスト層１０ａ、１０ｂ、レジスト層窓Ｗ１〜Ｗ１０を持つレジスト層４０の形状で決まっている。これより、第１から第３実施形態のうち１種、２種、又は全種の構成を同じ基板上に作成できる。
【００７８】
また、第３実施形態では、レジスト層窓Ｗ２、Ｗ５、Ｗ８、Ｗ１０を独立した矩形形状で説明した。これに対し、レジスト層窓Ｗ２、Ｗ５を繋げた第１方向に長方形のレジスト層窓を形成しても、なんらＳｉ柱Ｐａ１〜Ｐｈ３、Ｓｉ柱台４２ａ〜４２ｎの加工精度を悪くしない。同様にレジスト層窓Ｗ５、Ｗ８を繋げたＬ型のレジスト層窓を形成しても同様な効果を得ることができる。また、レジスト層窓Ｗ８、Ｗ１０を繋げてＴ型レジスト層窓を形成しても同様な効果を得ることができる。
【００７９】
また、第１から第４実施形態において、帯状のＳｉＯ２層２１１〜２４６、Ｓｉ３Ｎ４層３１１〜３４６、ＳｉＯ２層４１１〜４４６を形成した後の構造体上全体に、帯状のＣ層６ａ〜６ｄ、ＳｉＯ２層７ａ〜７ｄを形成する前に、薄いエッチングマスク層を形成してもよい。これにより、続く工程でのエッチング処理からｉ層１ａを保護することができる。
【００８０】
また、各実施形態におけるエッチングマスク材料層と、このエッチングマスク材料層に対してエッチングされる被エッチング材料層においては、上記要求が満足される限り、任意の材料を選択して用いることができると同様に、ＲＩＥ、等方プラズマエッチングなどのエッチング方法も、上記要求が満足される限り、任意の方法を選択して用いることができる。
【００８１】
また、第１実施形態では、ゲート絶縁層としてＨｆＯ２層２４、ゲート導体層としてＴｉＮ層２５ａ、２５ｂ、２５ｃ、２５ｄを用いたが、単層または複数層の、他の材料層であってもよい。また、ソース・ドレイン不純物領域としてイオン注入によりＮ＋領域２０ａａ、２０ｂａ、２０ｃａ、２０ｄａ、２６ａ、２６ｃ、２６ｄ、２６ｆ、Ｐ＋領域２１ａａ、２１ｂｂ、２６ｂ、２６ｅを形成したが、他の方法であってもよい。そして、ウエル構造に係るＮ領域１３ｃａ、１３ｆａ、Ｐ＋領域１４ａの形成に関しても同様である。このことは、他の実施形態においても同様である。
【００８２】
また、第４実施形態では、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａと帯状Ｓｉ柱台１２ａ〜１２ｈの間に、Ｘ−Ｘ’断面において矩形状のＳｉ３Ｎ４層４６ａａ〜４６ｈｃ、ＳｉＯ２層４５ａａ〜４５ｈｃを設けた。そして、Ｓｉ柱Ｐａ１〜Ｐｈ３形成のためのエッチングマスクとして、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａに依らないで、これらＳｉ３Ｎ４層４６ａａ〜４６ｈｃ、ＳｉＯ２層４５ａａ〜４５ｈｃを用いて行った。Ｓｉ３Ｎ４層４６ａａ〜４６ｈｃ、ＳｉＯ２層４５ａａ〜４５ｈｃは、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａをマスクにして、Ｘ−Ｘ’断面において矩形状に形成され、且つ、帯状Ｓｉ柱台１２ａ〜１２ｈをエッチングしてＳｉ柱Ｐａ１〜Ｐｈ３を形成できる材料層であれば、他の材料よりなる材料層であってもよい。そして、Ｓｉ３Ｎ４層４６ａａ〜４６ｈｃ、ＳｉＯ２層４５ａａ〜４５ｈｃは、同じ効果が得られるものであれば、単層、または複数層よりなる材料層であってもよい。
【００８３】
また、第４実施形態では、ＳｉＯ２層２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａは、Ｓｉ柱Ｐａ１〜Ｐｈ３の平面視における形状を定めていることについては、他の実施形態と同じである。これにより、第４実施形態は、他の実施形態にも同様に適用することができる。
【００８４】
各実施形態に係るＳＧＴを含む回路の製造法は、ＣＭＯＳ型ＳＲＡＭ回路のみならず、その他のＳＧＴを有する回路を形成する場合にも適用可能である。
【００８５】
各実施形態では、Ｓｉ柱Ｐａ１〜Ｐｈａに１個のＳＧＴを形成する場合について説明したが、１個のＳｉ柱に２個以上のＳＧＴを形成してもよい。
【００８６】
ＳＧＴは、半導体柱の外周にゲート絶縁膜が形成され、さらにこのゲート絶縁膜の外周にゲート導体層が形成されている構造を有する。このようなゲート導体層とゲート絶縁層との間に電気的に浮遊した導体層を有するフラッシュメモリ素子であっても、ＳＧＴの一類型であるので、本発明の技術思想が適用できる。
【００８７】
各実施形態では、一つの半導体柱にＳＧＴが形成された場合について説明したが、本発明の技術思想は、ＳＧＴとそれ以外の素子（例えば、フォトダイオードなど）が組み込まれた半導体装置の製造方法にも適用することができる。
【００８８】
各実施形態では、第１方向と第２方向が直交する場合について説明した。これに対し、リソグラフィ法のマスク合わせにおいて発生する、第１方向と第２方向の交差角度の多少のずれは許容される。また、第１方向に延びるＳｉＯ２層２ａ〜２ｆ、Ｓｉ３Ｎ４層３ａ〜３ｆ、ＳｉＯ２層４ａ〜４ｆと第２方向に延びる帯状レジスト層８ａ〜８ｄとが重なる領域が、Ｓｉ柱形成用のマスク層を等方エッチングで削り出せる程度の大きさを持つのであれば、第１方向と第２方向とは直交していなくともよい。
【００８９】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記各実施形態及びそれらの変形例は任意に組み合わせることができる。さらに、必要に応じて本発明の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
【産業上の利用可能性】
【００９０】
本発明によれば、高密度化された、ＳＧＴを有する半導体装置が実現される。
【符号の説明】
【００９１】
１  Ｐ層基板
１ａ、４０ａａ〜４０ｄｃ  ｉ層
２ａ〜２ｆ、４ａ〜４ｆ、７ａ〜７ｄ、２１１〜２１６、２２１〜２２６、２３１〜２３６、２４１〜２４６、４１１〜４１６、４２１〜４２６、４３１〜４３６、４４１〜４４６、７ａａ〜７ｄｈ、２１１ａ〜２１６ａ、２２１ａ〜２２６ａ、２３１ａ〜２３６ａ、２４１ａ〜２４６ａ、１６、２３、２８、３１、２ｃａ、２ｃｂ、４ｃａ、４ｃｂ、４５、４５ａａ〜４５ｈｃ  ＳｉＯ２層
３ａ〜３ｆ、３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６、１７、３ｃａ、３ｃｂ、４６、４６ａａ〜４６ｈｃ    Ｓｉ３Ｎ４層
５ａ〜５ｆ、８ａ〜８ｄ、１０ａ、１０ｂ、１９、２０ａ、２０ｂ、４０    レジスト層
６ａ〜６ｄ、６ａａ〜６ｄｈ  Ｃ層
１４  Ｐ＋層
１３ａ〜１３ｈ、４１ａ〜４１ｎ  Ｎ層
１２ａ〜１２ｈ、１２ａａ〜１２ｈａ、４１ａａ〜４１ｄｃ、４２ａ〜４２ｎ  Ｓｉ柱台
Ｐａ１〜Ｐｈ３  Ｓｉ柱
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ａａ、２０ｂａ、２０ｃａ、２０ｄａ、２６ａ、２６ｃ、２６ｄ、２６ｆ  Ｎ＋領域
２１ａ、２１ｂ、２１ａａ、２１ｂｂ、２１ｂａ、１４ａ、２６ｂ、２６ｅ  Ｐ＋領域
１３ｃａ、１３ｆａ  Ｎ領域
２９ａ〜２９ｌ  コンタクトホール
ＶＳＳ１、ＶＳＳ２  グランド配線金属層
ＷＬ  ワード配線金属層
２２ａ、２２ｂ  配線金属層
ＢＬ  ビット配線金属層
ＢＬＢ  反転ビット配線金属層
Ｗ１〜Ｗ１０  レジスト層窓
ＶＤＤ  電源配線金属層
２４  ＨｆＯ２層
２５ａ〜２５ｄ  ＴｉＮ層
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【国際調査報告】
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