(57)【要約】本発明は、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することを目的とする。本発明の論理集積回路は、直列に接続する第１抵抗変化スイッチと第２抵抗変化スイッチとを有する３端子抵抗変化スイッチと、前記第１抵抗変化スイッチの抵抗状態に基づく第１データと前記第２抵抗変化スイッチの抵抗状態に基づく第２データとを読み出す読み出し回路と、前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路と、を有する。
2017126451.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続する第１抵抗変化スイッチと第２抵抗変化スイッチとを有する３端子抵抗変化スイッチと、
前記第１抵抗変化スイッチの抵抗状態に基づく第１データと前記第２抵抗変化スイッチの抵抗状態に基づく第２データとを読み出す読み出し回路と、
前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路と、を有する論理集積回路。
【請求項２】
前記第１エラー検出回路は、前記第１データと前記第２データが異なる場合にエラーと判定する、請求項１記載の論理集積回路。
【請求項３】
前記第１データと前記第２データは、各々、０または１を有する、請求項１または２記載の論理集積回路。
【請求項４】
複数の前記３端子抵抗変化スイッチを有するスイッチセルアレイと、
前記スイッチセルアレイの前記３端子抵抗変化スイッチを選択する選択回路と、を有する、請求項３記載の論理集積回路。
【請求項５】
前記スイッチセルアレイは、列方向に延伸する第１配線のＮ本（Ｎは２以上の整数）の群と、行方向に延伸する第２配線のＭ本（Ｍは２以上の整数）の群と、前記第１配線と前記第２配線の交点に設けられ前記第１配線と前記第２配線の接続と非接続とを切り替える前記３端子抵抗変化スイッチとを有する、請求項４記載の論理集積回路。
【請求項６】
前記第２配線上の前記３端子抵抗変化スイッチの前記第１データと前記第２データの内、
１の数が所定の数Ｌ（Ｌは２の正の整数倍数）よりも小さい場合、前記第１エラー検出回路がエラーと判定した前記３端子抵抗変化スイッチの前記第１データと前記第２データの内の０をエラーと判定し、
１の数が所定の数Ｌよりも大きい場合、前記第１エラー検出回路がエラーと判定した前記３端子抵抗変化スイッチの前記第１データと前記第２データの内の１をエラーと判定する、第２エラー検出器を有する、請求項５記載の論理集積回路。
【請求項７】
前記第２エラー検出器がエラーと判定した０を１に、または１を０に、反転させる書き込み回路を有する、請求項６記載の論理集積回路。
【請求項８】
前記３端子抵抗変化スイッチは、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとを直列に接続する共通端子を有し、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとはバイポーラ型を有し、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとは、前記共通端子に対して対称な極性を有する、請求項１から７の内の１項記載の論理集積回路。
【請求項９】
セル用トランジスタと、ビット線と、ロウ選択線とを有し、
前記共通端子はセル用トランジスタを介して前記ビット線に接続し、
前記セル用トランジスタのゲートは前記ロウ選択線に接続する、請求項８記載の論理集積回路。
【請求項１０】
第１トランジスタと、第２トランジスタと、第３トランジスタと、配線ＰＶと、配線ＰＨと、配線ＰＢと、カラム選択線とを有し、
前記第１配線は、前記第１トランジスタを介して前記配線ＰＶに接続し、
前記第１トランジスタのゲートは前記カラム選択線に接続し、
前記第２配線は、前記第２トランジスタを介して前記配線ＰＨに接続し、
前記第２トランジスタのゲートは前記ロウ選択線に接続し、
前記ビット線は、前記第３トランジスタを介して前記配線ＰＢに接続し、
前記第３トランジスタのゲートは前記カラム選択線に接続する、請求項９記載の論理集積回路。
【請求項１１】
カラム選択回路と、ロウ選択回路とを有し、
前記カラム選択回路は、前記カラム選択線を用いて前記第１トランジスタを導通させて前記配線ＰＶと前記第１配線とを接続し、
前記ロウ選択回路は、前記ロウ選択線を用いて前記第２トランジスタを導通させて前記配線ＰＨと前記第２配線とを接続し、
前記カラム選択回路は、前記カラム選択線を用いて前記第３トランジスタを導通させて前記配線ＰＢと前記ビット線とを接続する、請求項１０記載の論理集積回路。
【請求項１２】
前記第１抵抗変化スイッチは、第１端子と第１抵抗変化素子と前記共通端子とを有し、
前記第２抵抗変化スイッチは、第２端子と第２抵抗変化素子と前記共通端子とを有し、
前記第１抵抗変化素子は、前記第１端子に接続する第１電極と、第１抵抗変化層と、前記共通端子に接続する第２電極との直列接続を有し、
前記第２抵抗変化素子は、前記第２端子に接続する第３電極と、第２抵抗変化層と、前記共通端子に接続する第４電極との直列接続を有し、
前記第１電極と前記第３電極とは活性電極、前記第２電極と前記第４電極とは不活性電極を、もしくは、前記第１電極と前記第３電極とは不活性電極、前記第２電極と前記第４電極とは活性電極を、有する、請求項８から１１の内の１項記載の論理集積回路。
【請求項１３】
前記第１抵抗変化素子と前記第２抵抗変化素子とは、金属架橋型を有する、請求項１２記載の論理集積回路。
【請求項１４】
前記第１抵抗変化層と前記第２抵抗変化層とは、イオン導電体を有する、請求項１２または１３記載の論理集積回路。
【請求項１５】
請求項１から１４の内の１項記載の論理集積回路を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化スイッチを用いた再構成可能なプログラマブル論理集積回路技術に関する。
【背景技術】
【０００２】
プログラマブル論理集積回路は、論理回路の構成情報に応じて回路の一部を再構成可能な集積回路である。これにより、少量多品種な製品の開発に要するコストを、専用設計を有するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に比べて低く抑えられる。さらに、デバイス完成後に回路を修正できるという設計の自由度を提供できる。【０００３】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いたプログラマブル論理集積回路は、ＳＲＡＭセルが論理回路の構成情報を記憶する。ＳＲＡＭセルは、論理集積回路全体に配置され、トランジスタと組み合わせて用いられる。ＳＲＡＭセルに記憶された構成情報にエラーが生じると、論理集積回路は所望の論理演算を実行しない場合がある。さらには、意図しないトランジスタがＯＮし、そのトランジスタを介した信号の衝突により大電流が流れ、回路が破壊する場合がある。よって、回路の信頼性の観点から、ＳＲＡＭセルに記憶された構成情報はエラーなく保持される必要がある。【０００４】
しかしながら、ＳＲＡＭセルには、ＳＥＵ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｕｐｓｅｔ）と呼ばれるソフトエラーが発生する。ＳＥＵの原因の一つは宇宙線由来の中性子線である。中性子線に起因した二次粒子がＳＲＡＭセルのデータを反転させるのに十分なエネルギーをＳＲＡＭセルに付与した場合、データ反転が生じてエラーが発生する場合がある。【０００５】
信頼性を向上させる方法として、非特許文献１には、アンチフューズを用いたプログラマブル論理集積回路が開示されている。アンチフューズは、ＳＲＡＭと異なり、データを抵抗で保持するためＳＥＵ耐性が高い。さらに、電源投入時の外部の不揮発メモリからデータを転送する必要がなく、転送中の電気信号を測定することにより構成情報を盗まれる恐れがない。つまり、耐タンパ性が高いという利点を有する。しかしながら、アンチフューズは、一度プログラムするとデータの書き換えができないワンタイムメモリであるという欠点がある。【０００６】
信頼性を向上させる方法として、非特許文献２には、抵抗変化スイッチを用いたプログラマブル論理集積回路が開示されている。抵抗変化スイッチは、アンチフューズと同様に、データを抵抗で保持するためＳＥＵ耐性が高い。また、データの書き換えが可能であり、さらにサイズが小さいという利点を有する。さらに、アンチフューズと同様に、耐タンパ性が高いという利点を有する。【０００７】
図７Ａに抵抗変化スイッチの構造を、図７Ｂに抵抗変化スイッチの電流電圧特性を示す。抵抗変化スイッチ５００は、第１電極５０１と抵抗変化層５０３と第２電極５０２とを有する。抵抗変化スイッチ５００は、電圧の印加により、低抵抗な状態（ＯＮ状態と呼ぶ）と高抵抗な状態（ＯＦＦ状態と呼ぶ）との間で遷移する。【０００８】
図７Ｂに示すように、第２電極５０２を接地し、第１電極５０１に正電圧を印加すると、ある閾値電圧でＯＦＦ状態からＯＮ状態へ遷移する。ＯＦＦ状態からＯＮ状態へ遷移させる動作をセット動作、セット動作が起こる電圧をセット電圧と呼ぶ。ＯＮ状態で第１電極５０１に電圧を印加した場合には、電圧に応じた線形な電流−電圧特性が得られる。一方、第１電極５０１に負電圧を印加すると、ある閾値電圧でＯＮ状態からＯＦＦ状態へ遷移する。ＯＮ状態からＯＦＦ状態へ遷移させる動作をリセット動作、リセット動作が起こる電圧をリセット電圧と呼ぶ。ＯＦＦ状態で第１電極５０１に電圧を印加した場合には、電流は流れない。このように、印加する電圧の極性によってＯＮ状態とＯＦＦ状態で遷移する抵抗変化スイッチを、バイポーラ型抵抗変化スイッチと呼ぶ。【０００９】
非特許文献２には、バイポーラ型抵抗変化スイッチの例として、イオンが電界によって動く固体であるイオン伝導体を用い、イオン伝導体中における金属イオン移動と電気化学反応とを利用した抵抗変化スイッチが開示されている。非特許文献２に開示されたスイッチは、イオン伝導層と、イオン伝導層を挟んで対向して設けられた２つの電極とを有する。２つの電極の内の一方は、イオン伝導層に金属イオンを供給する活性電極と呼ばれる。もう一方の電極は、イオン伝導層に金属イオンを供給しない不活性電極と呼ばれる。図７Ｂのスイッチの電流電圧特性に対応させると、第１電極５０１が活性電極、第２電極５０２が不活性電極に相当する。【００１０】
イオン伝導体を用いた抵抗変化スイッチでは、不活性電極の第２電極５０２を接地し、活性電極の第１電極５０１に正電圧を印加すると、活性電極の金属が金属イオンとなりイオン伝導層の抵抗変化層５０３に溶解する。イオン伝導層中の金属イオンはイオン伝導層中で金属となって析出し、析出した金属は不活性電極と活性電極とを接続する金属架橋を形成する。この金属架橋により両電極が電気的に接続し、スイッチはＯＮ状態になる。一方、ＯＮ状態で不活性電極を接地し活性電極に負電圧を印加すると、金属架橋が抵抗変化層５０３に溶解し、金属架橋の一部が切れる。これにより両電極間の電気的接続が切れ、スイッチはＯＦＦ状態になる。ＯＦＦ状態から再びＯＮ状態にするには、再び不活性電極を接地し活性電極に正電圧を印加すればよい。【００１１】
抵抗変化スイッチを、プログラマブル論理集積回路の信号線の接続または非接続の設定に用いる場合、ＯＮ状態とＯＦＦ状態の保持年数としては、フラッシュメモリ等の不揮発メモリと同様の１０年以上が要求される。信号線がスイッチへ及ぼす影響であるディスターブの要因は、ＯＮ状態では信号線を流れる電流、ＯＦＦ状態では信号線に印加される電圧が、スイッチに加わることである。ディスターブにより状態が遷移する不具合は、ディスターブ不良と呼ばれる。【００１２】
非特許文献３は、ＯＦＦ状態のディスターブ不良を抑制する方法を開示している。図８Ａ、Ｂは、非特許文献３が開示する、２つのバイポーラ型の抵抗変化スイッチを直列に接続した組を１つのスイッチとする３端子抵抗変化スイッチ５０Ａ、５０Ｂの構造を示す。３端子抵抗変化スイッチ５０Ａは、抵抗変化スイッチ５１０Ａ、５２０Ａを有する。各々の抵抗変化スイッチ５１０Ａ、５２０Ａの抵抗変化層５１３Ａ、５２３Ａの活性電極である第１電極５１１Ａ、５２１Ａ同士を接続し、この接続部を共通ノード５３Ａとする。不活性電極である第２電極５１２Ａと第２電極５２２Ａを、各々第１ノード５１Ａと第２ノード５２Ａとする。【００１３】
また、３端子抵抗変化スイッチ５０Ｂは、抵抗変化スイッチ５１０Ｂ、５２０Ｂを有する。各々の抵抗変化スイッチ５１０Ｂ、５２０Ｂの抵抗変化層５１３Ｂ、５２３Ｂの不活性電極である第２電極５１２Ｂ、５２２Ｂ同士を接続し、この接続部を共通ノード５３Ｂとする。抵抗変化層５１３Ｂ、５２３Ｂの活性電極である第１電極５１１Ｂと第１電極５２１Ｂを、各々第１ノード５１Ｂと第２ノード５２Ｂとする。【００１４】
非特許文献３の開示する３端子抵抗変化スイッチ５０Ａ、５０Ｂでは、ＯＮ状態は２つの抵抗変化スイッチを共にＯＮ状態とした状態、ＯＦＦ状態は２つの抵抗変化スイッチのいずれか一方をＯＦＦ状態とした状態としている。【００１５】
共通ノード５３Ａ、５３Ｂは、スイッチの切り替え動作時以外はフローティングとするため、ＯＦＦ状態でのディスターブ要因は、第１ノード５１Ａ、５１Ｂと第２ノード５２Ａ、５２Ｂの間に印加される電圧である。この電圧をＶＤとすると、ＶＤは直列に接続した２つの抵抗変化スイッチで分圧される。このため、３端子抵抗変化スイッチ５０Ａ、５０Ｂでは、１つの抵抗変化スイッチからなる２端子抵抗変化スイッチと比較して、各抵抗変化スイッチに印加される電圧が小さくなる。さらに、２つの抵抗変化スイッチの内の一方は、ＶＤの極性がスイッチをリセットする極性と一致するため、ＯＦＦ状態を維持する。以上のように、３端子抵抗変化スイッチ５０Ａ、５０Ｂでは、ディスターブ不良を抑制することができるため、エラー耐性が高くデータ信頼性の高いスイッチと言える。【００１６】
また、信頼性を向上させる方法として、スイッチの構造ではなく、回路技術による方法が開示されている。特許文献１には、ＣＲＣ（Ｃｙｃｌｉｃａｌ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋｉｎｇ）を用いたプログラマブル論理集積回路が開示されている。特許文献１によれば、ＳＲＡＭセルの構成情報を読み出し、ＣＲＣ値を計算してエラーを検出する。このとき、エラーを発生したセルの特定は行われない。【００１７】
特許文献２には、ＭＡＣ（Ｍｅｓｓａｇｅ  Ａｕｔｈｅｎｔｉｃａｔｉｏｎ  Ｃｏｄｅ）を用いたプログラマブル論理集積回路が開示されている。特許文献２によれば、ＳＲＡＭセルの構成情報を読み出し、ＭＡＣ値を計算してエラーを検出する。このとき、エラーを発生したセルの特定は行われない。【００１８】
非特許文献４には、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）を用いたプログラマブル論理集積回路が開示されている。非特許文献４によれば、ＥＣＣとしてパリティビットを付加したハミングコードを用い、１ビットまでのエラー訂正や２ビットまでのエラー検出を可能としている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】米国特許出願公開第２００１／００３７４８２号明細書
【特許文献２】米国特許出願公開第２０１４／００４３０５９号明細書
【非特許文献】
【００２０】
【非特許文献１】Ｍｉｃｒｏｓｅｍｉ  Ｃｏｒｐｏｒａｔｉｏｎ，  “ＲＴＡＸ−Ｓ／ＳＬ  ａｎｄ  ＲＴＡＸ−ＤＳＰ  Ｒａｄｉａｔｉｏｎ−Ｔｏｌｅｒａｎｔ  ＦＰＧＡｓ”  Ｒｅｖｉｓｉｏｎ１７．
【非特許文献２】Ｍ.  Ｍｉｙａｍｕｒａ，ｅｔ  ａｌ．，“Ｐｒｏｇｒａｍｍａｂｌｅ  ｃｅｌｌ  ａｒｒａｙ  ｕｓｉｎｇ  ｒｅｗｒｉｔａｂｌｅ  ｓｏｌｉｄ−ｅｌｅｃｔｒｏｌｙｔｅ  ｓｗｉｔｃｈ  ｉｎｔｅｇｒａｔｅｄ  ｉｎ  ９０ｎｍＣＭＯＳ”，Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ（ＩＳＳＣＣ），２０１１  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．２２８−２２９，Ｆｅｂｒｕａｒｙ  ２０１１．
【非特許文献３】Ｍ.  Ｔａｄａ，ｅｔ  ａｌ．，“Ｈｉｇｈｌｙ  ｒｅｌｉａｂｌｅ，ｃｏｍｐｌｅｍｅｎｔａｒｙ  ａｔｏｍｓｗｉｔｃｈ  （ＣＡＳ）ｗｉｔｈ  ｌｏｗ  ｐｒｏｇｒａｍｍｉｎｇ  ｖｏｌｔａｇｅ  ｅｍｂｅｄｄｅｄ  ｉｎ  Ｃｕ  ＢＥＯＬ  ｆｏｒ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ２０１１  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．３０．２．１−３０．２．４，Ｄｅｃｅｍｂｅｒ  ２０１１．
【非特許文献４】Ｘｉｌｉｎｘ  Ｉｎｃ．，“Ｖｉｒｔｅｘ−４  ＦＰＧＡ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  Ｕｓｅｒ  Ｇｕｉｄｅ”ＵＧ０７１（ｖ１．１１）  Ｊｕｎｅ  ９，２００９．
【発明の概要】
【発明が解決しようとする課題】
【００２１】
特許文献１や特許文献２に開示された技術の場合、どのＳＲＡＭセルにエラーが発生したかを特定できない。そのため、エラー検出した場合は、例えば、外部の不揮発性メモリに保存した構成情報を転送し、エラー箇所を特定してからエラー訂正することになる。この構成情報を転送している間に、攻撃者が転送中の電気信号を測定して構成情報を盗み出すことが可能となる。すなわち、耐タンパ性が低下するという課題がある。【００２２】
また、非特許文献４に開示されたＥＣＣを用いる方法では、エラー検出および訂正に際して冗長なパリティビットを備える必要があり、チップ面積が増加するという課題がある。【００２３】
また、非特許文献３に記載の技術を用いた場合であっても、ディスターブ不良を完全に無くすることはできないため、プログラマブル論理集積回路は所望の論理演算を実行しない可能性があるという課題がある。【００２４】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の論理集積回路は、直列に接続する第１抵抗変化スイッチと第２抵抗変化スイッチとを有する３端子抵抗変化スイッチと、前記第１抵抗変化スイッチの抵抗状態に基づく第１データと前記第２抵抗変化スイッチの抵抗状態に基づく第２データとを読み出す読み出し回路と、前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路と、を有する。【００２６】
本発明の半導体装置は、直列に接続する第１抵抗変化スイッチと第２抵抗変化スイッチとを有する３端子抵抗変化スイッチと、前記第１抵抗変化スイッチの抵抗状態に基づく第１データと前記第２抵抗変化スイッチの抵抗状態に基づく第２データとを読み出す読み出し回路と、前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路と、を有する論理集積回路を有する。
【発明の効果】
【００２７】
本発明によれば、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態のプログラマブル論理集積回路の構成を示すブロック図である。
【図２】本発明の第２の実施形態のプログラマブル論理集積回路の構成を示すブロック図である。
【図３】本発明の第２の実施形態のプログラマブル論理集積回路のプログラマブルロジックコアの回路構成を示す模式図である。
【図４】本発明の第２の実施形態の半導体装置の構成を示すブロック図である。
【図５】本発明の第３の実施形態のプログラマブル論理集積回路のプログラマブルロジックコアの回路構成を示す模式図である。
【図６】本発明の第４の実施形態のプログラマブル論理集積回路のプログラマブルロジックコアの回路構成を示す模式図である。
【図７Ａ】抵抗変化スイッチの構成を示す図である。
【図７Ｂ】抵抗変化スイッチの動作を示す図である。
【図８Ａ】３端子抵抗変化スイッチの構成を示す図である。
【図８Ｂ】３端子抵抗変化スイッチの構成を示す図である。
【発明を実施するための形態】
【００２９】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態のプログラマブル論理集積回路の構成を示すブロック図である。本実施形態のプログラマブル論理集積回路１は、直列に接続する第１抵抗変化スイッチ１１と第２抵抗変化スイッチ１２とを有する３端子抵抗変化スイッチ１３を有する。さらに、前記第１抵抗変化スイッチ１１の抵抗状態に対応する第１データと前記第２抵抗変化スイッチ１２の抵抗状態に対応する第２データとを読み出す読み出し回路１４を有する。さらに、前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路１５を有する。
【００３０】
以上のように、プログラマブル論理集積回路１は、構成情報に基づいて論理回路を構成するスイッチにエラー耐性の高い３端子抵抗変化スイッチを用い、さらに回路内でのエラー検出を可能としている。
【００３１】
よって、本実施形態によれば、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することができる。
（第２の実施形態）
図２は、本発明の第２の実施形態のプログラマブル論理集積回路の構成を示すブロック図である。本実施形態のプログラマブル論理集積回路２は、プログラマブルロジックコア２１と、構成用回路２２と、汎用ポート２３と、構成用ポート２４とを含む。
【００３２】
プログラマブルロジックコア２１は、抵抗変化スイッチを含む。抵抗変化スイッチは、論理回路の構成情報に基づいて配線を接続または非接続する。これにより、プログラマブルロジックコア２１の論理の構成や再構成を可能とする。プログラマブルロジックコア２１は、汎用ポート２３からの入力データを、構成情報に基づいて構成された論理回路へ入力し、論理演算結果を汎用ポートへ出力する。
【００３３】
構成用回路２２は、構成用ポート２４から入力される構成情報を含む信号を受け、プログラマブルロジックコア２１へ制御信号を出力するとともに、データを入出力する。抵抗変化スイッチの書き込み時、構成用回路２２は、書き込みイネーブル信号ＷＥをハイレベルにすることで、アドレスＡの抵抗変化スイッチに、入力データＤを書き込む。抵抗変化スイッチの読み出し時、構成用回路２２は、読み出しイネーブル信号ＲＥをハイレベルにすることで、アドレスＡの抵抗変化スイッチから読み出されたデータとして、データ出力Ｑを受け取る。
【００３４】
図３は、本実施形態のプログラマブル論理集積回路２のプログラマブルロジックコア２１の回路構成を示す模式図である。プログラマブルロジックコア２１は、制御回路２１１と、カラムドライバ２１２と、ロウドライバ２１３と、カラム選択回路２１４と、ロウ選択回路２１５と、読み出し回路２１６と、第１エラー検出回路２１７と、スイッチセルアレイ２１８とを含む。
【００３５】
なお、プログラマブルロジックコア２１は、スイッチセルアレイ２１８と組み合わされて所望の論理演算を行うルックアップテーブルやフリップフロップ等の各種論理回路を含む。本実施形態においては、これらの論理回路は任意であるため、図３での記載を省略している。
【００３６】
スイッチセルアレイ２１８は、列方向に延伸したＮ本（Ｎは２以上の整数）の垂直線の群と、行方向に延伸したＭ本（Ｍは２以上の整数）の水平線の群とを有する。さらに、スイッチセルアレイ２１８は、垂直線と水平線の交差する部分に設けられ、垂直線と水平線の接続と非接続とを切り替える最大Ｎ×Ｍ個のスイッチセルを有する。図３は、スイッチセルアレイの構成の一例を示し、行方向に延伸した２本の水平線ＨＬ０、ＨＬ１と、列方向に延伸した２本の垂直線ＶＬ０、ＶＬ１と、垂直線と水平線の交差する各部分に配置されるスイッチセルＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１を含む。
【００３７】
スイッチセルアレイ２１８は、さらに、列方向に延伸したカラム選択線ＣＳＥＬ０、ＣＳＥＬ１と、行方向に延伸したロウ選択線ＲＳＥＬ０、ＲＳＥＬ１と、列方向に延伸した配線ＰＨと、行方向に延伸した配線ＰＶ、ＰＢとを含む。さらに、行方向に配置されたＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＮＶ０、ＮＶ１、ＮＢ０、ＮＢ１、列方向に配置されたＮＭＯＳトランジスタＮＨ０、ＮＨ１を含む。
【００３８】
スイッチセルＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１は、各々、第１抵抗変化スイッチＵ００、Ｕ０１、Ｕ１０、Ｕ１１と、第２抵抗変化スイッチＬ００、Ｌ０１、Ｌ１０、Ｌ１１と、ＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ１０、Ｎ１１とを含む。
【００３９】
まず、制御回路２１１と各回路部品の接続関係について説明する。制御回路２１１は、アドレスＡ、データ入力Ｄ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥを入力信号として受け取り、データ出力Ｑを出力する。制御回路２１１は、アドレスＡに基づいて、アドレスプリデコード信号をカラム選択回路２１４と、ロウ選択回路２１５へ出力する。制御回路２１１は、書き込みイネーブル信号ＷＥがハイレベルの時、入力データを書き込むためのドライバ設定信号をカラムドライバ２１２と、ロウドライバ２１３へ出力する。
【００４０】
制御回路２１１は、読み出しイネーブル信号ＲＥがハイレベルの時、読み出すためのドライバ設定信号をカラムドライバ２１２と、ロウドライバ２１３へ出力するとともに、読み出し回路制御信号を読み出し回路２１６へ出力する。そして、制御回路２１１は、読み出し回路２１６からのデータ出力ＩＱを受け取り、外部へデータ出力Ｑを出力する。さらに、制御回路２１１は、第１エラー検出回路２１７へエラー検出回路制御信号を出力し、第１エラー検出回路２１７から第１エラー情報を受け取る。
【００４１】
次に、各回路部品の接続関係について説明する。カラム選択回路２１４は、アドレスプリデコード信号に基づき所望のカラム選択線（ＣＳＥＬ０又はＣＳＥＬ１）を選択する。さらにカラム選択回路２１４は、配線ＰＨを選択するためのデコード信号をカラムドライバ２１２へ出力する。ロウ選択回路２１５は、アドレスプリデコード信号に基づき所望のロウ選択線（ＲＳＥＬ０又はＲＳＥＬ１）を選択する。さらにロウ選択回路２１５は、配線ＰＶ、ＰＢを選択するためのデコード信号をロウドライバ２１３へ出力する。
【００４２】
カラムドライバ２１２は、配線ＰＨを介して、書き込み電圧または読み出し電圧をスイッチセルへ供給する。ロウドライバ２１３は、配線ＰＶを介して、書き込み電圧または読み出し電圧をスイッチセルへ供給する。ロウドライバ２１３は、配線ＰＢを介して、書き込み電圧を供給する。
【００４３】
読み出し回路２１６は、配線ＰＢを介して、スイッチセルの抵抗状態をセンスする。第１エラー検出回路２１７は、読み出し回路２１６からの出力データＩＱを基に、スイッチセルにエラーがあるか否かを判定し、判定結果を第１エラー情報として、制御回路２１１へ出力する。
【００４４】
次に、スイッチセルアレイ２１８の接続関係について説明する。垂直線ＶＬ０は、ＮＭＯＳトランジスタＮＶ０を介して、配線ＰＶに接続する。ＮＭＯＳトランジスタＮＶ０のゲートはカラム選択線ＣＳＥＬ０に接続する。垂直線ＶＬ１は、ＮＭＯＳトランジスタＮＶ１を介して、配線ＰＶに接続する。ＮＭＯＳトランジスタＮＶ１のゲートはカラム選択線ＣＳＥＬ１に接続する。カラム選択回路２１４は、カラム選択線（ＣＳＥＬ０又はＣＳＥＬ１）を用いて、所望のＮＭＯＳトランジスタ（ＮＶ０又はＮＶ１）を導通させ、配線ＰＶと垂直線（ＶＬ０又はＶＬ１）を接続する。
【００４５】
水平線ＨＬ０は、ＮＭＯＳトランジスタＮＨ０を介して、配線ＰＨに接続する。ＮＭＯＳトランジスタＮＨ０のゲートはロウ選択線ＲＳＥＬ０に接続する。水平線ＨＬ１は、ＮＭＯＳトランジスタＮＨ１を介して、配線ＰＨに接続する。ＮＭＯＳトランジスタＮＨ１のゲートはロウ選択線ＲＳＥＬ１に接続する。ロウ選択回路２１５は、ロウ選択線（ＲＳＥＬ０又はＲＳＥＬ１）を用いて、所望のＮＭＯＳトランジスタ（ＮＨ０又はＮＨ１）を導通させ、配線ＰＨと水平線（ＨＬ０又はＨＬ１）を接続する。
【００４６】
ビット線ＢＬ０は、ＮＭＯＳトランジスタＮＢ０を介して、配線ＰＢに接続する。ＮＭＯＳトランジスタＮＢ０のゲートはカラム選択線ＣＳＥＬ０に接続する。ビット線ＢＬ１は、ＮＭＯＳトランジスタＮＢ１を介して、配線ＰＢに接続する。ＮＭＯＳトランジスタＮＢ１のゲートはカラム選択線ＣＳＥＬ１に接続する。カラム選択回路２１４は、カラム選択線（ＣＳＥＬ０又はＣＳＥＬ１）を用いて、所望のＮＭＯＳトランジスタ（ＮＢ０又はＮＢ１）を導通させ、配線ＰＢとビット線（ＢＬ０又はＢＬ１）を接続する。
【００４７】
次に、スイッチセルの接続関係について説明する。ここではスイッチセルＳＣ００を例に説明する。スイッチセルＳＣ０１、スイッチセルＳＣ１０、スイッチセルＳＣ１１の構成はスイッチセルＳＣ００と同様である。スイッチセルＳＣ００は、第１抵抗変化スイッチＵ００と、第２抵抗変化スイッチＬ００と、ＮＭＯＳトランジスタＮ００とを含む。
【００４８】
第１抵抗変化スイッチＵ００の一方の端子は水平線ＨＬ０に接続する。他方の端子は第２抵抗変化スイッチＬ００の一方の端子に接続し、共有ノードを形成する。第２抵抗変化スイッチＬ００の他方の端子は垂直線ＶＬ０に接続する。共通ノードはＮＭＯＳトランジスタＮ００のソースもしくはドレインに接続し、ＮＭＯＳトランジスタＮ００のドレインもしくはソースはビット線ＢＬ０に接続する。ＮＭＯＳトランジスタのゲートはロウ選択線ＲＳＥＬ０に接続する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いてＮＭＯＳトランジスタＮ００を導通させ、共通ノードとビット線ＢＬ０を接続する。直列に接続された第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００は、３端子抵抗変化スイッチとして機能する。
【００４９】
第１、第２抵抗変化スイッチＵ００、Ｌ００には、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に用いられる抵抗変化性不揮発メモリ素子を利用することができる。ＣＢＲＡＭのメモリ素子は、図７Ａに示す、抵抗変化層にイオン伝導体を用いた金属架橋型のバイポーラ型抵抗変化素子とすることができる。
【００５０】
イオン伝導体を用いた抵抗変化スイッチでは、不活性電極の第２電極５０２を接地し、活性電極の第１電極５０１に正電圧を印加すると、活性電極の金属が金属イオンとなりイオン伝導層の抵抗変化層５０３に溶解する。イオン伝導層中の金属イオンはイオン伝導層中で金属となって析出し、析出した金属は不活性電極と活性電極とを接続する金属架橋を形成する。この金属架橋により両電極が接続して低抵抗状態となる。一方、低抵抗状態で不活性電極を接地し活性電極に負電圧を印加すると、金属架橋が抵抗変化層５０３に溶解し、金属架橋の一部が切れる。これにより両電極間の接続が切れて高抵抗状態となる。高抵抗状態から再び低抵抗状態にするには、再び不活性電極を接地し活性電極に正電圧を印加すればよい。上記の低抵抗状態と高抵抗状態とを用いて、抵抗変化スイッチでは、スイッチのＯＮ状態とＯＦＦ状態とを実現することができる。
【００５１】
なお、金属架橋により接続する前の段階で、両電極間の抵抗が次第に小さくなったり電極間の容量が変化したりするなどの過渡的な状態が生じ、最終的に両電極間が接続して低抵抗状態となる。また、金属架橋による接続が切れる前の段階で、両電極間の抵抗が次第に大きくなったり電極間の容量が変化したりするなどの過渡的な状態が生じ、最終的に両電極間の接続が切れて高抵抗状態となる。上記の過渡的な状態を用いて、低抵抗状態と高抵抗状態との間の中間状態を設けることも可能である。
【００５２】
また、第１、第２抵抗変化スイッチＵ００、Ｌ００には、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに用いられる抵抗変化性不揮発メモリ素子を利用することもできる。
【００５３】
第１、第２抵抗変化スイッチＵ００、Ｌ００は、低抵抗状態と高抵抗状態との２つの抵抗状態を有する。低抵抗状態をＯＮ状態、高抵抗状態をＯＦＦ状態と定義する。抵抗変化スイッチがＯＮ状態の時、電圧レベルで与えられる信号は抵抗変化スイッチを通過する。一方、抵抗変化スイッチがＯＦＦ状態の時、信号は抵抗変化スイッチによって遮断され、通過しない。
【００５４】
さらに、第１、第２抵抗変化スイッチＵ００、Ｌ００の抵抗状態を構成情報の１と０のデータ（各々、データ１、データ０と呼ぶ）と対応付け、低抵抗状態をデータ１、高抵抗状態をデータ０と定義する。
【００５５】
図３に示すスイッチセルＳＣ００は、図８Ａに示す３端子抵抗変化スイッチ５０Ａに示す構成を用いた場合を示している。第１抵抗変化スイッチＵ００（５１０Ａに相当）の第１電極（５１１Ａに相当）と第２抵抗変化スイッチＬ００（５２０Ａに相当）の第１電極（５２１Ａに相当）とは接続し、共通ノード（５３Ａに相当）を形成している。すなわち、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００とは、共通ノードに対して対称な極性を有する。
【００５６】
さらに、第１抵抗変化スイッチＵ００の第２電極（５１２Ａに相当）は水平線ＨＬ０に接続している。第２抵抗変化スイッチＬ００の第２電極（５２２Ａに相当）は垂直線ＶＬ０に接続している。
【００５７】
スイッチセルＳＣ００は、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００とがＯＮ状態のときにＯＮとし、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００とがＯＦＦ状態のときにＯＦＦとする。
【００５８】
なお、図８Ｂに示す３端子型抵抗変化スイッチ５０Ｂに示す構成を用いることもできる。この場合は、以下に説明するスイッチセルの書き込みにおいては、抵抗変化スイッチの極性に対応した電圧を設定すればよい。
【００５９】
次に、スイッチセルの書き込み方法について説明する。ここではスイッチセルＳＣ００をＯＦＦからＯＮにセットする場合を例に説明する。まず、第１抵抗変化スイッチＵ００をＯＦＦ状態からＯＮ状態へセットする。カラムドライバ２１２は配線ＰＨに低電圧（ＶＬ）を印加する。ロウドライバ２１３は配線ＰＢにセット電圧以上の高電圧（ＶＨ）を印加する。そして、ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、水平線ＨＬ０に低電圧ＶＬを印加する。カラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＢ０を導通させ、ビット線ＢＬ０に高電圧ＶＨを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第１抵抗変化スイッチＵ００の第１電極（共通ノード）に高電圧ＶＨを印加する。その結果、第１抵抗変化スイッチＵ００はＯＮ状態になる。
【００６０】
なお、ロウドライバ２１３は配線ＰＶを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときカラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＶ０を導通させ、配線ＰＶと垂直線ＶＬ０を接続する。第２抵抗スイッチＬ００にはセット電圧以下の電圧が印加されるため、Ｌ００はＯＦＦ状態のまま変化しない。
【００６１】
続いて、第２抵抗変化スイッチＬ００をＯＦＦ状態からＯＮ状態へセットする。ロウドライバ２１３は配線ＰＶに低電圧（ＶＬ）を、配線ＰＢにセット電圧以上の高電圧（ＶＨ）を印加する。そして、カラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＶ０とＮＢ０を導通させ、垂直線ＶＬ０に低電圧ＶＬを、ビット線ＢＬ０に高電圧ＶＨを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第２抵抗変化スイッチＬ００の第１電極（共通ノード）に高電圧ＶＨを印加する。その結果、第２抵抗変化スイッチＬ００はＯＮ状態になる。
【００６２】
なお、カラムドライバ２１２は配線ＰＨを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、配線ＰＨと水平線ＨＬ０を接続する。第１抵抗スイッチＵ００にはセット電圧以下の電圧が印加される。Ｕ００はＯＮ状態のまま変化しない。
【００６３】
以上の操作により、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００はセットされ、スイッチセルＳＣ００はＯＮになる。
【００６４】
スイッチセルＳＣ００をＯＮからＯＦＦにリセットする場合を次に説明する。まず、第１抵抗変化スイッチＵ００をＯＮ状態からＯＦＦ状態へリセットする。カラムドライバ２１２は配線ＰＨにリセット電圧以上の高電圧（ＶＨ）を印加する。ロウドライバ２１３は配線ＰＢに低電圧（ＶＬ）を印加する。そして、ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、水平線ＨＬ０に高電圧ＶＨを印加する。カラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＢ０を導通させ、ビット線ＢＬ０に低電圧ＶＬを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第１抵抗変化スイッチＵ００の第１電極（共通ノード）に低電圧ＶＬを印加する。その結果、第１抵抗変化スイッチＵ００はＯＦＦ状態になる。
【００６５】
なお、ロウドライバ２１３は配線ＰＶを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときカラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＶ０を導通させ、配線ＰＶと垂直線ＶＬ０を接続する。第２抵抗変化スイッチＬ００にはリセット電圧以下の電圧が印加されるため、Ｌ００はＯＮ状態のまま変化しない。
【００６６】
続いて、第２抵抗変化スイッチＬ００をＯＮ状態からＯＦＦ状態へリセットする。ロウドライバ２１３は配線ＰＶにリセット電圧以上の高電圧（ＶＨ）を、配線ＰＢに低電圧（ＶＬ）を印加する。そして、カラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＶ０とＮＢ０を導通させ、垂直線ＶＬ０に高電圧ＶＨを、ビット線ＢＬ０に高電圧ＶＬを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第２抵抗変化スイッチＬ００の第１電極（共通ノード）に低電圧ＶＬを印加する。その結果、第２抵抗変化スイッチＬ００はＯＦＦ状態になる。
【００６７】
なお、カラムドライバ２１２は配線ＰＨを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。このときロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、配線ＰＨと水平線ＨＬ０を接続する。第１抵抗スイッチＵ００にはリセット電圧以下の電圧が印加される。Ｕ００はＯＦＦ状態のまま変化しない。
【００６８】
以上の操作により、第１抵抗変化スイッチＵ００と第２抵抗変化スイッチＬ００はリセットされ、スイッチセルＳＣ００はＯＦＦになる。
【００６９】
次に、スイッチセルの読み出し方法について説明する。ここではスイッチセルＳＣ００の状態を読み出す場合を例に説明する。まず、第１抵抗変化スイッチＵ００の抵抗状態を読み出す。このためにカラムドライバ２１２は配線ＰＨに低電圧（ＶＬ）を印加する。読み出し回路２１６は配線ＰＢにセンス電圧ＶＳを印加する。ロウドライバ２１３は配線ＰＶをハイインピーダンスにする。そして、ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＨ０を導通させ、水平線ＨＬ０に低電圧ＶＬを印加する。カラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＢ０を導通させ、ビット線ＢＬ０にセンス電圧ＶＳを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第１抵抗変化スイッチＵ００の第１電極（共通ノード）にセンス電圧ＶＳを印加する。その結果、第１抵抗変化スイッチＵ００の抵抗状態に応じて、センス電流が流れる。
【００７０】
読み出し回路２１６は、例えば、センス電流を電圧に変換後、基準電圧と比較して、第１抵抗変化スイッチＵ００の抵抗状態を判定する。抵抗値が所定の値より小さい場合はデータ１、所定の値より大きい場合はデータ０を出力データＩＱとして出力する。
【００７１】
続いて、第２抵抗変化スイッチＬ００の抵抗状態を読み出す。ロウドライバ２１３は配線ＰＶに低電圧ＶＬを印加する。読み出し回路２１６は配線ＰＢにセンス電圧ＶＳを印加する。カラムドライバ２１２は配線ＰＨをハイインピーダンスにする。そして、カラム選択回路２１４は、カラム選択線ＣＳＥＬ０を用いて、ＮＭＯＳトランジスタＮＶ０とＮＢ０を導通させ、垂直線ＶＬ０に低電圧ＶＬを、ビット線ＢＬ０にセンス電圧ＶＳを印加する。ロウ選択回路２１５は、ロウ選択線ＲＳＥＬ０を用いて、ＮＭＯＳトランジスタＮ００を導通させ、第２抵抗変化スイッチＬ００の第１電極（共通ノード）にセンス電圧ＶＳを印加する。その結果、第２抵抗変化スイッチＬ００の抵抗状態に応じて、センス電流が流れる。
【００７２】
読み出し回路２１６は、例えば、センス電流を電圧に変換後、基準電圧と比較して、第２抵抗変化スイッチＬ００の抵抗状態を判定する。抵抗値が所定の値より小さい場合はデータ１、所定の値より大きい場合はデータ０を出力データＩＱとして出力する。
【００７３】
次に、スイッチセルのエラー検出方法について説明する。第１エラー検出回路２１７は、スイッチセルにおいては第１抵抗変化スイッチと第２抵抗変化スイッチのデータ０、１の組み合わせの内で１と１もしくは０と０の組み合わせのみを使用することを利用して、以下のようにエラーを検出する。ここではスイッチセルＳＣ００のエラーを検出する場合を例に説明する。
【００７４】
読み出し回路２１６は、第１抵抗変化スイッチＵ００の抵抗状態を判定し、出力データＩＱ（Ｕ００）を出力する。読み出し回路２１６は、第２抵抗変化スイッチＬ００の抵抗状態を判定し、出力データＩＱ（Ｌ００）を出力する。
【００７５】
第１エラー検出回路２１７は、出力データＩＱ（Ｕ００）とＩＱ（Ｌ００）をエラー検出回路制御信号によりラッチする。そして、第１エラー検出回路２１７は、出力データＩＱ（Ｕ００）とＩＱ（Ｌ００）を比較し、２つのデータが同じ場合はスイッチセルＳＣ００にエラーはないと判定し、２つのデータが異なる場合はスイッチセルＳＣ００にエラーがあると判定する。
【００７６】
すなわち、エラー検出回路２１７は、前記の比較の結果に基づく第１エラー情報を出力する。エラー検出回路２１７は、第１エラー情報として、エラーの有無にそれぞれ対応した信号を出力してもよい。また、エラーが有る場合にのみ信号を出力してもよい。また、エラーが無い場合にのみ信号を出力してもよい。
【００７７】
制御回路２１１は、エラーアドレス記憶部を備え、第１エラー情報を基にエラーアドレス記憶部にエラーアドレスを記憶してもよい。そして、制御回路２１１は、エラーがある場合には、外部の不揮発性メモリから正しいデータを取得し、書き込み回路としてロウ選択回路２１５と、ロウドライバ２１３と、カラム選択回路２１４と、カラムドライバ２１２とを用いて、スイッチセルＳＣ００へ書き込んでもよい。もしくは、他のエラー検出方法と組み合わせて、Ｕ００とＬ００のどちらにエラーがあるかを特定し、エラーがある抵抗変化素子のデータを反転してもよい。
【００７８】
図４は、本実施形態の半導体装置の構成を示すブロック図である。半導体装置１０は、本実施形態のプログラマブル論理集積回路２を備えている半導体装置である。半導体装置１０は、回路を保護するパッケージを備えていてもよい。
【００７９】
以上のように、本実施形態のプログラマブル論理集積回路２は、プログラマブルロジックコアを構成するスイッチにエラー耐性の高い３端子抵抗変化スイッチを用いることから、エラーの発生を低減できる。さらに、スイッチセルを構成する第１抵抗変化スイッチと第２抵抗変化スイッチのデータ０、データ１の組み合わせに基づいてエラー検出する。これにより、エラー検出のためのパリティビットの追加が不要となり、チップ面積を増加させずに済む。
【００８０】
よって、本実施形態によれば、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することができる。
（第３の実施形態）
本発明の第３の実施形態のプログラマブル論理集積回路の構成は、図２に示す本発明の第２の実施形態のプログラマブル論理集積回路の構成と同様であるが、プログラマブルロジックコアの構成が異なる。図５は、本実施形態のプログラマブル論理集積回路のプログラマブルロジックコアの回路構成を示す模式図である。
【００８１】
プログラマブルロジックコア３１は、制御回路３１１と、カラムドライバ３１２と、ロウドライバ３１３と、カラム選択回路３１４と、ロウ選択回路３１５とを含む。さらに、読み出し回路３１６と、第１エラー検出回路３１７と、スイッチセルアレイ３１８と、第２エラー検出回路３１９とを含む。
【００８２】
プログラマブルロジックコア３１は、第２エラー検出回路３１９を含むことが第２の実施形態のプログラマブルロジックコア２１と異なる。その他はプログラマブルロジックコア２１と同様であるため、重複する部分の説明は省略する。第２エラー検出回路３１９は、制御回路３１１からエラー検出回路制御信号を、読み出し回路３１６から出力データＩＱを、第１エラー検出回路３１７から第１エラー情報を受け取る。そして、エラーを生じたスイッチセルを特定し、結果を第２エラー情報として、制御回路３１１へ出力する。
【００８３】
スイッチセルアレイ３１８は、第２の実施形態のスイッチセルアレイ２１８と同様に、列方向に延伸したＮ本（Ｎは２以上の整数）の垂直線の群と、行方向に延伸したＭ本（Ｍは２以上の整数）の水平線の群とを有する。さらに、スイッチセルアレイ３１８は、垂直線と水平線の交差する部分に設けられ、垂直線と水平線の接続と非接続とを切り替える最大Ｎ×Ｍ個のスイッチセルを有する。図５は、スイッチセルアレイの構成の一例を示し、行方向に延伸した２本の水平線ＨＬ０、ＨＬ１と、列方向に延伸した２本の垂直線ＶＬ０、ＶＬ１と、垂直線と水平線の交差する各部分に配置されるスイッチセルＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１を含む。スイッチセルアレイ３１８のその他の構成も、第２の実施形態のスイッチセルアレイ２１８と同様である。
【００８４】
本実施形態では、スイッチセルアレイ３１８を、論理回路を構成するためのクロスバースイッチとして使用することができる。スイッチセルアレイ３１８をクロスバースイッチとして使用する場合、カラム選択回路３１４は、カラム選択線ＣＳＥＬ０、ＣＳＥＬ１を用いて、ＮＭＯＳトランジスタＮＶ０、ＮＶ１、ＮＢ０、ＮＢ１を非導通状態にする。ロウ選択回路３１５は、ロウ選択線ＲＳＥＬ０、ＲＳＥＬ１を用いて、ＮＭＯＳトランジスタＮＨ０、ＮＨ１、Ｎ００、Ｎ０１、Ｎ１０、Ｎ１１を非導通状態にする。
【００８５】
クロスバースイッチの入力信号が垂直線ＶＬへ与えられ、クロスバースイッチの出力信号が水平線ＨＬから出力する場合について説明する。ここで、水平線ＨＬ０上のスイッチセルＳＣ００、ＳＣ０１を第０グループＧ０とする。水平線ＨＬ１上のスイッチセルＳＣ１０、ＳＣ１１を第１グループＧ１とする。クロスバースイッチでは、各グループのスイッチセルの内、通常１つのみがＯＮに設定される。理由は、２つ以上のスイッチセルがＯＮに設定された場合、ＯＮのスイッチセルに接続された垂直線に各々異なる信号が与えられた場合に、信号同士の衝突が生じるためである。
【００８６】
また、２つ以上のスイッチセルがＯＮに設定される場合としては、信号を多重化する場合が挙げられる。ＯＮのスイッチセルの一つにエラーが発生してＯＦＦになった場合、多重化しておくことによりクロスバースイッチとしては信号を正しく機能させることができる。よって、グループ内で幾つのスイッチをＯＮとするかは、スイッチセルのデータ保持の信頼性と、信頼性を担保するための多重化でチップ面積の増加をどれだけ許容できるかと、で決定することとなる。
【００８７】
以上より、グループ内でＯＮとするスイッチセルの数をＬ（Ｌは正の整数）とした場合、ＯＮであるスイッチセルの数がＬに一致しなければエラーがあると判定できる。また、各スイッチセルは２つの抵抗変化スイッチを有することから、抵抗変化スイッチに換算すると、ＯＮである抵抗変化スイッチの数が２Ｌに一致しなければエラーがあると判定できる。ここでは、Ｌが１の場合、すなわち、各グループのスイッチセルの内、１つのスイッチセルがＯＮに設定されるとした場合の、スイッチアレイ３１８のエラー検出方法について説明する。
【００８８】
まず、グループＧ０のスイッチセルＳＣ００がＯＮ、スイッチセルＳＣ０１がＯＦＦにプログラムされた後、エラーが発生していない場合について説明する。読み出し回路３１６は、グループＧ０の第１抵抗変化スイッチＵ００、Ｕ０１と第２抵抗変化スイッチＬ００、Ｌ０１の抵抗状態を判定し、出力データＩＱ（Ｕ００）、ＩＱ（Ｌ００）、ＩＱ（Ｕ０１）、ＩＱ（Ｌ０１）を出力する。第２エラー検出回路３１９は、出力データＩＱ（Ｕ００）、ＩＱ（Ｌ００）、ＩＱ（Ｕ０１）、ＩＱ（Ｌ０１）をエラー検出回路制御信号によりラッチする。
【００８９】
第２エラー検出回路３１９は、グループＧ０のデータ１の数をカウントし、データ１のカウント数の期待値と比較する。ここで期待値は、グループ内でＯＮとなるスイッチセルが１つであることから、各スイッチセルを構成する２つの抵抗変化スイッチがデータ１となるので、２となる。ここではＩＱ（Ｕ００）とＩＱ（Ｌ００）の２つがデータ１なので、データ１のカウント数は期待値の２と等しくなる。この場合、第２エラー検出回路３１９は、エラーがないと判定する。第２エラー検出回路３１９は、第２エラー情報として、グループＧ０内のエラーの有無、エラーアドレス、データ１のカウント数等を出力する。
【００９０】
次に、グループＧ０のスイッチセルＳＣ００がＯＮ、スイッチセルＳＣ０１がＯＦＦにプログラムされた後、第１抵抗変化スイッチＵ００がＯＦＦ状態となるエラーが発生した場合について説明する。読み出し回路３１６は、グループＧ０の第１抵抗変化スイッチＵ００、Ｕ０１と第２抵抗変化スイッチＬ００、Ｌ０１の抵抗状態を判定し、出力データＩＱ（Ｕ００）、ＩＱ（Ｌ００）、ＩＱ（Ｕ０１）、ＩＱ（Ｌ０１）を出力する。第２エラー検出回路３１９は、出力データＩＱ（Ｕ００）、ＩＱ（Ｌ００）、ＩＱ（Ｕ０１）、ＩＱ（Ｌ０１）をエラー検出回路制御信号によりラッチする。
【００９１】
第２エラー検出回路３１９は、グループＧ０のデータ１の数をカウントし、データ１のカウント数の期待値の２と比較する。ＩＱ（Ｌ００）がデータ１なので、データ１のカウント数は１となり期待値の２より小さい。したがって、第２エラー検出回路３１９は、データ１からデータ０へ変化したエラーが発生したと判定する。
【００９２】
一方、第１エラー検出回路３１７は、ＩＱ（Ｕ００）とＩＱ（Ｌ００）の値が異なるためスイッチセルＳＣ００でエラーが発生したことを、第１エラー情報として第２エラー検出回路３１９に出力する。第２エラー検出回路３１９は、データ１からデータ０へ変化したエラーが発生したと判定しているので、第１エラー情報を受け取り、スイッチセルＳＣ００を構成するＵ００とＬ００のうち、データが０である抵抗変化スイッチを調べる。この例の場合、ＩＱ（Ｕ００）がデータ０なので、Ｕ００にエラーが発生したと判定する。第２エラー検出回路３１９は、第２エラー情報として、グループＧ０内のエラーの有無、エラーアドレス、データ１のカウント数等を出力する。
【００９３】
次に、グループＧ０のスイッチセルＳＣ００がＯＮ、スイッチセルＳＣ０１がＯＦＦにプログラムされた後、第１抵抗変化スイッチＵ０１がＯＮ状態となるエラーが発生した場合について説明する。読み出し回路３１６は、グループＧ０の第１抵抗変化スイッチＵ００、Ｕ０１と第２抵抗変化スイッチＬ００、Ｌ０１の抵抗状態を判定し、出力データＩＱ（Ｕ００）、ＩＱ（Ｌ００）、ＩＱ（Ｕ０１）、ＩＱ（Ｌ０１）を出力する。第２エラー検出回路３１９は、出力データＩＱ（Ｕ００）、ＩＱ（Ｌ００）、ＩＱ（Ｕ０１）、ＩＱ（Ｌ０１）をラッチする。
【００９４】
第２エラー検出回路３１９は、グループＧ０のデータ１の数をカウントし、データ１のカウント数の期待値の２と比較する。ＩＱ（Ｕ００）、ＩＱ（Ｌ００）、ＩＱ（Ｕ０１）がデータ１なので、データ１のカウント数は３となり期待値の２より大きい。したがって、第２エラー検出回路３１９は、データ０からデータ１へ変化したエラーが発生したと判定する。
【００９５】
一方、第１エラー検出回路３１７は、ＩＱ（Ｕ０１）とＩＱ（Ｌ０１）の値が異なるため、スイッチセルＳＣ０１でエラーが発生したことを第１エラー情報として第２エラー検出回路３１９に出力する。第２エラー検出回路３１９は、データ０からデータ１へ変化したエラーが発生したと判定しているので、第１エラー情報を受け取り、スイッチセルＳＣ０１を構成するＵ０１とＬ０１のうち、データが１である抵抗変化スイッチを調べる。この例の場合、ＩＱ（Ｕ０１）がデータ１なので、Ｕ０１にエラーが発生したと判定する。第２エラー検出回路３１９は、第２エラー情報として、グループＧ０内のエラーの有無、エラーアドレス、データ１のカウント数等を出力する。
【００９６】
制御回路３１１は、エラーアドレス記憶部を備え、第２エラー情報を基にエラーアドレス記憶部にエラーアドレスを記憶してもよい。そして、制御回路３１１は、エラーがある場合には、書き込み回路としてロウ選択回路３１５と、ロウドライバ３１３と、カラム選択回路３１４と、カラムドライバ３１２とを用いて、エラービットのデータを反転するようにしてもよい。
【００９７】
以上のように、第１エラー検出回路３１７は、スイッチセル内の第１抵抗変化スイッチのデータと第２抵抗変化スイッチのデータとを比較し、両者が異なる場合にエラーと判定する。さらに、第２エラー検出回路３１９は、グループ内のデータ１とデータ０の内、データ１の数が所定の数２Ｌよりも小さい場合、第１エラー検出回路３１７がエラーと判定したスイッチセルのデータ１とデータ０の内のデータ０をエラーと判定する。また、データ１の数が所定の数２Ｌよりも大きい場合、第１エラー検出回路３１７がエラーと判定したスイッチセルのデータ１とデータ０の内のデータ１をエラーと判定する。
【００９８】
以上のように、本実施形態のプログラマブル論理集積回路は、プログラマブルロジックコアを構成するスイッチにエラー耐性の高い３端子抵抗変化スイッチを用いることから、エラーの発生を低減できる。また、パリティビットの追加なしに、エラーを生じたスイッチの特定と訂正が可能となる。さらに、エラー箇所の特定とエラー訂正はプログラマブル論理集積回路内で行えるため、高い耐タンパ性を有する。
【００９９】
よって、本実施形態によれば、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することができる。
（第４の実施形態）
本発明の第４の実施形態のプログラマブル論理集積回路の構成は、図２に示す本発明の第２の実施形態のプログラマブル論理集積回路の構成と同様であるが、プログラマブルロジックコアの構成が異なる。図６は、本実施形態のプログラマブル論理集積回路のプログラマブルロジックコアの回路構成を示す模式図である。
【０１００】
プログラマブルロジックコア４１は、制御回路４１１と、カラムドライバ４１２と、ロウドライバ４１３と、カラム選択回路４１４と、ロウ選択回路４１５とを含む。さらに、読み出し回路４１６と、第１エラー検出回路４１７と、スイッチセルアレイ４１８と、第２エラー検出回路４１９とを含む。
【０１０１】
本実施形態のプログラマブルロジックコア４１は、配線ＰＶが配線ＰＶＨと配線ＰＶＬとに分かれていることが、第３の実施形態のプログラマブルロジックコア３１と異なる。その他は第３の実施形態のプログラマブルロジックコア３１と同様であるため、重複する部分の説明は省略する。
【０１０２】
スイッチセルアレイ４１８は、列方向に延伸したＮ本（Ｎは２以上の整数）の垂直線の群と、行方向に延伸したＭ本（Ｍは２以上の整数）の水平線の群とを有する。さらに、スイッチセルアレイ４１８は、垂直線と水平線の交差する部分に設けられ、垂直線と水平線の接続と非接続とを切り替える最大Ｎ×Ｍ個のスイッチセルを有する。図６は、スイッチセルアレイの構成の一例を示し、行方向に延伸した２本の水平線ＨＬ０、ＨＬ１と、列方向に延伸した２本の垂直線ＶＬ０、ＶＬ１と、垂直線と水平線の交差する各部分に配置されるスイッチセルＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１を含む。
【０１０３】
スイッチセルアレイ４１８の接続関係について説明する。垂直線ＶＬ０は、ＮＭＯＳトランジスタＮＶ０を介して、配線ＰＶＨに接続する。ＮＭＯＳトランジスタＮＶ０のゲートはカラム選択線ＣＳＥＬ０に接続する。垂直線ＶＬ１は、ＮＭＯＳトランジスタＮＶ１を介して、配線ＰＶＬに接続する。ＮＭＯＳトランジスタＮＶ１のゲートはカラム選択線ＣＳＥＬ１に接続する。
【０１０４】
スイッチセルの書き込み方法と読み出し方法は、１組のＰＶＨとＰＶＬをＰＶと同様に操作することで、第３の実施形態のスイッチセルアレイ３１８と同様に実施できる。
【０１０５】
本実施形態では、スイッチセルアレイ４１８を、プログラマブル論理集積回路のＬＵＴ（Ｌｏｏｋｕｐ  Ｔａｂｌｅ）などの設定を行う設定用メモリとして使用することができる。スイッチセルアレイ４１８を設定用メモリとして使用する場合、カラム選択回路４１４はカラム選択線ＣＳＥＬ０、ＣＳＥＬ１を用いて、ＮＭＯＳトランジスタＮＶ０、ＮＶ１、ＮＢ０、ＮＢ１を導通状態にする。ロウ選択回路４１５は、ロウ選択線ＲＳＥＬ０、ＲＳＥＬ１を用いて、ＮＭＯＳトランジスタＮＨ０、ＮＨ１、Ｎ００、Ｎ０１、Ｎ１０、Ｎ１１を非導通状態にする。ロウドライバ４１３は、配線ＰＶＨに論理値１に対応する高電圧ＶＨ、配線ＰＶＬに論理値０に対応する低電圧ＶＬを印加する。ロウドライバ４１３は、配線ＰＢに例えば低電圧ＶＬを印加する。
【０１０６】
これにより、垂直配線ＶＬ０には、ＮＭＯＳトランジスタＮＶ０を介して、高電圧ＶＨが印加される。垂直配線ＶＬ１にはＮＭＯＳトランジスタＮＶ１を介して、低電圧ＶＬが印加される。各水平線ＨＬ０、ＨＬ１には設定用メモリの値として、高電圧ＶＨ、低電圧ＶＬ、または、ハイインピーダンスが設定される。
【０１０７】
ここで、水平線ＨＬ０上のスイッチセルＳＣ００、ＳＣ０１を第０グループＧ０とする。水平線ＨＬ１上のスイッチセルＳＣ１０、ＳＣ１１を第１グループＧ１とする。各グループのスイッチセルの内、通常１つのみＯＮに設定される。理由は、２つ以上のスイッチセルがＯＮに設定された場合、ＯＮのスイッチセルに接続された垂直線に各々異なる信号が与えられた場合に、信号同士の衝突が生じるためである。
【０１０８】
また、２つ以上のスイッチセルがＯＮに設定される場合としては、信号を多重化する場合が挙げられる。ＯＮのスイッチセルの一つにエラーが発生してＯＦＦになった場合、多重化しておくことによりクロスバースイッチとしては信号を正しく機能させることができる。よって、グループ内で幾つのスイッチをＯＮとするかは、スイッチセルのデータ保持の信頼性と、信頼性を担保するための多重化でチップ面積の増加をどれだけ許容できるかと、で決定することとなる。
【０１０９】
以上より、グループ内でＯＮとするスイッチセルの数をＬ（Ｌは正の整数）とした場合、ＯＮであるスイッチセルの数がＬに一致しなければエラーがあると判定できる。また、各スイッチセルは２つの抵抗変化スイッチを有することから、抵抗変化スイッチに換算すると、ＯＮである抵抗変化スイッチの数が２Ｌに一致しなければエラーがあると判定できる。したがって、プログラマブルロジックコア４１は、第１エラー検出回路４１７と第２エラー検出回路４１９とを用いて、第３の実施形態のプログラマブルロジックコア３１と同様に抵抗変化スイッチのエラーを検出することができる。
【０１１０】
すなわち、第１エラー検出回路４１７は、スイッチセル内の第１抵抗変化スイッチのデータと第２抵抗変化スイッチのデータとを比較し、両者が異なる場合にエラーと判定する。さらに、第２エラー検出回路４１９は、グループ内のデータ１とデータ０の内、データ１の数が所定の数２Ｌよりも小さい場合、第１エラー検出回路４１７がエラーと判定したスイッチセルのデータ１とデータ０の内のデータ０をエラーと判定する。また、データ１の数が所定の数２Ｌよりも大きい場合、第１エラー検出回路４１７がエラーと判定したスイッチセルのデータ１とデータ０の内のデータ１をエラーと判定する。
【０１１１】
以上のように、本実施形態のプログラマブル論理集積回路は、プログラマブルロジックコアを構成するスイッチにエラー耐性の高い３端子抵抗変化スイッチを用いることから、エラーの発生を低減できる。また、パリティビットの追加なしに、エラーを生じたスイッチの特定と訂正が可能となる。さらに、エラー箇所の特定とエラー訂正はプログラマブル論理集積回路内で行えるため、高い耐タンパ性を有する。
【０１１２】
よって、本実施形態によれば、高い耐タンパ性と小さいチップ面積を保ちつつ、スイッチに保持されている構成情報の信頼性を高めた論理集積回路を提供することができる。
【０１１３】
本発明は上記実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
【０１１４】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
直列に接続する第１抵抗変化スイッチと第２抵抗変化スイッチとを有する３端子抵抗変化スイッチと、
前記第１抵抗変化スイッチの抵抗状態に基づく第１データと前記第２抵抗変化スイッチの抵抗状態に基づく第２データとを読み出す読み出し回路と、
前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路と、を有する論理集積回路。
（付記２）
前記第１エラー検出回路は、前記第１データと前記第２データが異なる場合にエラーと判定する、付記１記載の論理集積回路。
（付記３）
前記第１データと前記第２データは、各々、０または１を有する、付記１または２記載の論理集積回路。
（付記４）
複数の前記３端子抵抗変化スイッチを有するスイッチセルアレイと、
前記スイッチセルアレイの前記３端子抵抗変化スイッチを選択する選択回路と、を有する、付記３記載の論理集積回路。
（付記５）
前記スイッチセルアレイは、列方向に延伸する第１配線のＮ本（Ｎは２以上の整数）の群と、行方向に延伸する第２配線のＭ本（Ｍは２以上の整数）の群と、前記第１配線と前記第２配線の交点に設けられ前記第１配線と前記第２配線の接続と非接続とを切り替える前記３端子抵抗変化スイッチとを有する、付記４記載の論理集積回路。
（付記６）
前記第２配線上の前記３端子抵抗変化スイッチの前記第１データと前記第２データの内、
１の数が所定の数Ｌ（Ｌは２の正の整数倍数）よりも小さい場合、前記第１エラー検出回路がエラーと判定した前記３端子抵抗変化スイッチの前記第１データと前記第２データの内の０をエラーと判定し、
１の数が所定の数Ｌよりも大きい場合、前記第１エラー検出回路がエラーと判定した前記３端子抵抗変化スイッチの前記第１データと前記第２データの内の１をエラーと判定する、第２エラー検出器を有する、付記５記載の論理集積回路。
（付記７）
前記第２エラー検出器がエラーと判定した０を１に、または１を０に、反転させる書き込み回路を有する、付記６記載の論理集積回路。
（付記８）
前記３端子抵抗変化スイッチは、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとを直列に接続する共通端子を有し、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとはバイポーラ型を有し、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとは、前記共通端子に対して対称な極性を有する、付記１から７の内の１項記載の論理集積回路。
（付記９）
セル用トランジスタと、ビット線と、ロウ選択線とを有し、
前記共通端子はセル用トランジスタを介して前記ビット線に接続し、
前記セル用トランジスタのゲートは前記ロウ選択線に接続する、付記８記載の論理集積回路。
（付記１０）
第１トランジスタと、第２トランジスタと、第３トランジスタと、配線ＰＶと、配線ＰＨと、配線ＰＢと、カラム選択線とを有し、
前記第１配線は、前記第１トランジスタを介して前記配線ＰＶに接続し、
前記第１トランジスタのゲートは前記カラム選択線に接続し、
前記第２配線は、前記第２トランジスタを介して前記配線ＰＨに接続し、
前記第２トランジスタのゲートは前記ロウ選択線に接続し、
前記ビット線は、前記第３トランジスタを介して前記配線ＰＢに接続し、
前記第３トランジスタのゲートは前記カラム選択線に接続する、付記９記載の論理集積回路。
（付記１１）
カラム選択回路と、ロウ選択回路とを有し、
前記カラム選択回路は、前記カラム選択線を用いて前記第１トランジスタを導通させて前記配線ＰＶと前記第１配線とを接続し、
前記ロウ選択回路は、前記ロウ選択線を用いて前記第２トランジスタを導通させて前記配線ＰＨと前記第２配線とを接続し、
前記カラム選択回路は、前記カラム選択線を用いて前記第３トランジスタを導通させて前記配線ＰＢと前記ビット線とを接続する、付記１０記載の論理集積回路。
（付記１２）
前記第１抵抗変化スイッチは、第１端子と第１抵抗変化素子と前記共通端子とを有し、
前記第２抵抗変化スイッチは、第２端子と第２抵抗変化素子と前記共通端子とを有し、
前記第１抵抗変化素子は、前記第１端子に接続する第１電極と、第１抵抗変化層と、前記共通端子に接続する第２電極との直列接続を有し、
前記第２抵抗変化素子は、前記第２端子に接続する第３電極と、第２抵抗変化層と、前記共通端子に接続する第４電極との直列接続を有し、
前記第１電極と前記第３電極とは活性電極、前記第２電極と前記第４電極とは不活性電極を、もしくは、前記第１電極と前記第３電極とは不活性電極、前記第２電極と前記第４電極とは活性電極を、有する、付記８から１１の内の１項記載の論理集積回路。
（付記１３）
前記第１抵抗変化素子と前記第２抵抗変化素子とは、金属架橋型を有する、付記１２記載の論理集積回路。
（付記１４）
前記第１抵抗変化層と前記第２抵抗変化層とは、イオン導電体を有する、付記１２または１３記載の論理集積回路。
（付記１５）
付記１から１４の内の１項記載の論理集積回路を有する半導体装置。
【０１１５】
この出願は、２０１６年１月１８日に出願された日本出願特願２０１６−００６７９０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１１６】
１、２    プログラマブル論理集積回路
１１    第１抵抗変化スイッチ
１２    第２抵抗変化スイッチ
１３    ３端子抵抗変化スイッチ
１４    読み出し回路
１５    第１エラー検出回路
２１、３１、４１    プログラマブルロジックコア
２２    構成用回路
２３    汎用ポート
２４    構成用ポート
２１１、３１１、４１１    制御回路
２１２、３１２、４１２    カラムドライバ
２１３、３１３、４１３    ロウドライバ
２１４、３１４、４１４    カラム選択回路
２１５、３１５、４１５    ロウ選択回路
２１６、３１６、４１６    読み出し回路
２１７、３１７、４１７    第１エラー検出回路
２１８、３１８、４１８    スイッチセルアレイ
３１９、４１９    第２エラー検出回路
５０Ａ、５０Ｂ    ３端子抵抗変化スイッチ
５００、５１０Ａ、５１０Ｂ、５２０Ａ、５２０Ｂ    抵抗変化スイッチ
５０１、５１１Ａ、５１１Ｂ、５２１Ａ、５２１Ｂ    第１電極
５０２、５１２Ａ、５１２Ｂ、５２２Ａ、５２２Ｂ    第２電極
５０３、５１３Ａ、５１３Ｂ、５２３Ａ、５２３Ｂ    抵抗変化層
【図１】
2017126451.tif 000003
【図２】
2017126451.tif 000004
【図３】
2017126451.tif 000005
【図４】
2017126451.tif 000006
【図５】
2017126451.tif 000007
【図６】
2017126451.tif 000008
【図７Ａ】
2017126451.tif 000009
【図７Ｂ】
2017126451.tif 000010
【図８Ａ】
2017126451.tif 000011
【図８Ｂ】
2017126451.tif 000012
【手続補正書】
【提出日】平成30年6月12日(2018.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列に接続する第１抵抗変化スイッチと第２抵抗変化スイッチとを有する３端子抵抗変化スイッチと、
前記第１抵抗変化スイッチの抵抗状態に基づく第１データと前記第２抵抗変化スイッチの抵抗状態に基づく第２データとを読み出す読み出し回路と、
前記第１データと前記第２データを比較し、前記比較の結果に基づく出力をする第１エラー検出回路と、を有する論理集積回路。
【請求項２】
前記第１エラー検出回路は、前記第１データと前記第２データが異なる場合にエラーと判定する、請求項１記載の論理集積回路。
【請求項３】
前記第１データと前記第２データは、各々、０または１を有する、請求項１または２記載の論理集積回路。
【請求項４】
複数の前記３端子抵抗変化スイッチを有するスイッチセルアレイと、
前記スイッチセルアレイの前記３端子抵抗変化スイッチを選択する選択回路と、を有する、請求項３記載の論理集積回路。
【請求項５】
前記スイッチセルアレイは、列方向に延伸する第１配線のＮ本（Ｎは２以上の整数）の群と、行方向に延伸する第２配線のＭ本（Ｍは２以上の整数）の群と、前記第１配線と前記第２配線の交点に設けられ前記第１配線と前記第２配線の接続と非接続とを切り替える前記３端子抵抗変化スイッチとを有する、請求項４記載の論理集積回路。
【請求項６】
前記第２配線上の前記３端子抵抗変化スイッチの前記第１データと前記第２データの内、
１の数が所定の数Ｌ（Ｌは２の正の整数倍数）よりも小さい場合、前記第１エラー検出回路がエラーと判定した前記３端子抵抗変化スイッチの前記第１データと前記第２データの内の０をエラーと判定し、
１の数が所定の数Ｌよりも大きい場合、前記第１エラー検出回路がエラーと判定した前記３端子抵抗変化スイッチの前記第１データと前記第２データの内の１をエラーと判定する、第２エラー検出器を有する、請求項５記載の論理集積回路。
【請求項７】
前記第２エラー検出器がエラーと判定した０を１に、または１を０に、反転させる書き込み回路を有する、請求項６記載の論理集積回路。
【請求項８】
前記３端子抵抗変化スイッチは、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとを直列に接続する共通端子を有し、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとはバイポーラ型を有し、前記第１抵抗変化スイッチと前記第２抵抗変化スイッチとは、前記共通端子に対して対称な極性を有する、請求項１から７の内の１項記載の論理集積回路。
【請求項９】
セル用トランジスタと、ビット線と、ロウ選択線とを有し、
前記共通端子はセル用トランジスタを介して前記ビット線に接続し、
前記セル用トランジスタのゲートは前記ロウ選択線に接続する、請求項８記載の論理集積回路。
【請求項１０】
請求項１から９の内の１項記載の論理集積回路を有する半導体装置。
【国際調査報告】
2017126451.tif 000013
2017126451.tif 000014
2017126451.tif 000015
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