(57)【要約】  オフ電流を低減することができる薄膜トランジスタ及び該薄膜トランジスタを備える表示パネルを提供する。  薄膜トランジスタは、基板の表面に形成されたゲート電極と、ゲート電極の上側に形成された第１のアモルファスシリコン層と、第１のアモルファスシリコン層により分離され、所要の離隔寸法を有してゲート電極の上側に形成された複数のポリシリコン層と、複数のポリシリコン層及び第１のアモルファスシリコン層の上側に形成された第２のアモルファスシリコン層及びｎ＋シリコン層と、ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備える。
2016157351.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタにおいて、
基板の表面に形成されたゲート電極と、
該ゲート電極の上側に形成された第１のアモルファスシリコン層と、
該第１のアモルファスシリコン層により分離され、所要の離隔寸法を有して前記ゲート電極の上側に形成された複数のポリシリコン層と、
該複数のポリシリコン層及び前記第１のアモルファスシリコン層の上側に形成された第２のアモルファスシリコン層及びｎ＋シリコン層と、
該ｎ＋シリコン層上に形成されたソース電極及びドレイン電極と
を備えることを特徴とする薄膜トランジスタ。
【請求項２】
前記離隔寸法は、０．１μｍから５μｍの範囲内であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記離隔寸法は、さらに、１μｍから２μｍの範囲内であることを特徴とする請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第１のアモルファスシリコン層は、前記複数のポリシリコン層と同程度の厚みを有することを特徴とする請求項１から請求項３までのいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記複数のポリシリコン層と第１のアモルファスシリコン層との境界面は、前記基板の表面に対して略垂直をなすことを特徴とする請求項１から請求項４までのいずれか１項に記載の薄膜トランジスタ。
【請求項６】
請求項１から請求項５までのいずれか１項に記載の薄膜トランジスタを備えることを特徴とする表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び該薄膜トランジスタを備える表示パネルに関する。
【背景技術】
【０００２】
ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）方式の液晶ディスプレイは、ＴＦＴ基板とＲ（赤）、Ｇ（緑）、Ｂ（青）の色を有するカラーフィルタ基板とを所要の隙間を設けて貼り合わせ、ＴＦＴ基板とカラーフィルタ基板との間に液晶を注入し、液晶分子による光の透過率を画素毎に制御することにより、映像を表示することができる。【０００３】
ＴＦＴ基板には、データ線及び走査線が縦横方向に格子状に配線され、データ線と走査線とが交差する箇所にＴＦＴで構成される画素を形成してある。また、複数の画素で構成される表示領域の周囲には、ＴＦＴで構成されデータ線及び走査線を駆動する駆動回路を形成してある。【０００４】
ＴＦＴには半導体（シリコン）の結晶状態により、非結晶状態のａ−Ｓｉ（amorphous Silicon：アモルファスシリコン）ＴＦＴと多結晶状態のｐ−Ｓｉ（polycrystalline Silicon：ポリシリコン）ＴＦＴの２種類がある。ａ−ＳｉＴＦＴは、抵抗が高く漏れ電流（リーク電流）が小さい。また、ｐ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴに比べて電子の移動度が格段に大きい。このため、表示領域を構成する各画素には、漏れ電流の小さいａ−ＳｉＴＦＴを使用し、駆動回路には電子の移動度が大きいｐ−ＳｉＴＦＴが使用される。【０００５】
一方で、ＴＦＴを構造面から見ると、一般的には、ａ−ＳｉＴＦＴでは、ゲート電極を最下層に配置したボトムゲートの構造が用いられ、ｐ−ＳｉＴＦＴでは、半導体膜の上側にゲート電極を配置するトップゲートの構造が用いられる。しかし、１枚の基板に構造の異なるＴＦＴを形成すると製造プロセスが複雑になる。【０００６】
そこで、ボトムゲート構造のＴＦＴにおいて、ｐ−Ｓｉ層を覆ってａ−Ｓｉ層を形成し、ｐ−Ｓｉ層とソース電極及びドレイン電極とが直接接触しない構造とした液晶表示装置が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５２２６２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の液晶表示装置にあっては、予め基板全体にａ−Ｓｉ層を形成しておき、基板全体にレーザーを照射してａ−Ｓｉ層を多結晶状態のｐ−Ｓｉ層に変化させている。そして結晶化後に、露光、現像、エッチング工程を経てソース電極とドレイン電極との間のチャネル領域全体にｐ−Ｓｉ層を形成している。しかし、ｐ−Ｓｉ層は電子の移動度が大きい半面、オフ電流（漏れ電流とも称する）が増加するという問題がある。トップゲート構造のＴＦＴでは、オフ電流を低減する方法として、例えば、ＬＤＤ（Light Doped Drain）などの構造を採用することができるものの、製造工程数が増加し、コストアップとなる課題がある。【０００９】
本発明は斯かる事情に鑑みてなされたものであり、オフ電流を低減することができる薄膜トランジスタ及び該薄膜トランジスタを備える表示パネルを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る薄膜トランジスタは、薄膜トランジスタにおいて、基板の表面に形成されたゲート電極と、該ゲート電極の上側に形成された第１のアモルファスシリコン層と、該第１のアモルファスシリコン層により分離され、所要の離隔寸法を有して前記ゲート電極の上側に形成された複数のポリシリコン層と、該複数のポリシリコン層及び前記第１のアモルファスシリコン層の上側に形成された第２のアモルファスシリコン層及びｎ＋シリコン層と、該ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備えることを特徴とする。【００１１】
本発明にあっては、薄膜トランジスタは、基板の表面に形成されたゲート電極と、ゲート電極の上側に形成された第１のアモルファスシリコン層（ａ−Ｓｉ膜とも称する）と、第１のアモルファスシリコン層により分離され、所要の離隔寸法を有してゲート電極の上側に形成された複数のポリシリコン層（ｐ−Ｓｉ膜とも称する）と、複数のポリシリコン層及び第１のアモルファスシリコン層の上側に形成された第２のアモルファスシリコン層（ａ−Ｓｉ膜）及びｎ＋シリコン層と、ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備える。【００１２】
すなわち、ソース電極とドレイン電極との間のチャネル領域は、複数（例えば、２つ）のポリシリコン層と、当該複数のポリシリコン層を所要の離隔寸法を有するように分離させる第１のアモルファスシリコン層とで構成されている。なお、ソース電極と一方のポリシリコン層を基板の表面に射影した場合、双方の一部が重なるようにしてある。また、ドレイン電極と他方のポリシリコン層を基板の表面に射影した場合、双方の一部が重なるようにしてある。【００１３】
第２のアモルファスシリコン層は、ソース電極及びドレイン電極とチャネル領域とが直接接触しないようにするためのもので、オフ電流が小さい特性を用いている。ソース電極とドレイン電極との間のチャネル領域が、第１のアモルファスシリコン層でポリシリコン層を分離した構造をなすので、チャネル領域全体をポリシリコン層とする場合に比べて、オフ電流を小さくすることができる。【００１４】
本発明に係る薄膜トランジスタは、前記離隔寸法は、０．１μｍから５μｍの範囲内であることを特徴とする。【００１５】
本発明にあっては、離隔寸法は、０．１μｍから５μｍの範囲内である。従来の薄膜トランジスタのように、ａ−Ｓｉ層が形成された基板全体にレーザーを照射してａ−Ｓｉ層を多結晶状態のｐ−Ｓｉ層に変化させ、結晶化後に、露光、現像、エッチング工程を用いてｐ−Ｓｉ層を形成するプロセスでは、隣り合うポリシリコン層の離隔寸法を５μｍ未満にすることが非常に困難である。一方、レーザー光源からのレーザー光を、例えば、マルチレンズアレイへ入射させて、レンズ毎に異なる光路を経由して部分照射する手法（部分レーザーアニールとも称する）を用いることにより、隣り合うポリシリコン層の離隔寸法を０．１μｍ程度まで小さくすることができる。すなわち、部分レーザーアニールを用いることにより、チャネル領域での第１のアモルファスシリコン層により分離されたポリシリコン層の離隔寸法を０．１μｍから５μｍの範囲内とすることができる。【００１６】
本発明に係る薄膜トランジスタは、前記離隔寸法は、さらに、１μｍから２μｍの範囲内であることを特徴とする。【００１７】
本発明にあっては、離隔寸法は、さらに、１μｍから２μｍの範囲内である。離隔寸法を２μｍより大きくすると、チャネル領域の長さに対するアモルファスシリコン層の長さの割合が大きくなり、チャネル領域の電子の移動度が低下する。一方、離隔寸法を１μｍより小さくすると、チャネル領域の長さに対するアモルファスシリコン層の長さの割合が小さくなり、オフ電流が許容値（例えば、１ｐＡ程度）を越える。そこで、離隔寸法を、１μｍから２μｍの範囲内にすることで、チャネル領域での電子の移動度を低下させることなくオフ電流を小さくすることができる。【００１８】
本発明に係る薄膜トランジスタは、前記第１のアモルファスシリコン層は、前記複数のポリシリコン層と同程度の厚みを有することを特徴とする。【００１９】
本発明にあっては、第１のアモルファスシリコン層は、複数のポリシリコン層と同程度の厚みを有する。複数のポリシリコン層は、ゲート電極の上側に形成された第１のアモルファスシリコン層のうち、チャネル領域の一部に相当する領域だけを多結晶状態であるポリシリコン層に変化させたものであり、チャネル領域を形成するために、露光、現像及びエッチング処理の各処理を行っていないことが分かる。【００２０】
本発明に係る薄膜トランジスタは、前記複数のポリシリコン層と第１のアモルファスシリコン層との境界面は、前記基板の表面に対して略垂直をなすことを特徴とする。【００２１】
本発明にあっては、複数のポリシリコン層と第１のアモルファスシリコン層との境界面は、基板の表面に対して略垂直をなす。部分レーザーアニールで複数のポリシリコン層を形成するので、複数のポリシリコン層それぞれと第１のアモルファスシリコン層との境界面は、基板の表面に対して略垂直となる。すなわち、ポリシリコン層のゲート電極側の線幅が、ソース電極及びドレイン電極側の線幅よりも拡幅とならないので、複数のポリシリコン層間の離隔寸法を精度良く設定することができる。【００２２】
本発明に係る表示パネルは、前述の発明のいずれか１つに係る薄膜トランジスタを備えることを特徴とする。【００２３】
本発明にあっては、オフ電流を低減することができる表示パネルを提供することができる。
【発明の効果】
【００２４】
本発明によれば、オフ電流を低減することができる。
【図面の簡単な説明】
【００２５】
【図１】本実施の形態の薄膜トランジスタの構造の第１実施例を示す要部平面模式図である。
【図２】図１のＩＩ−ＩＩ線から見た要部断面模式図である。
【図３】本実施の形態の薄膜トランジスタの製造方法の一例を示す製造工程図である。
【図４】部分照射型レーザーの構成の一例を示す模式図である。
【図５】本実施の形態の薄膜トランジスタのチャネル領域付近の要部断面図である。
【図６】本実施の形態の薄膜トランジスタの構造の第２実施例を示す要部平面模式図である。
【図７】図６のＶＩＩ−ＶＩＩ線から見た要部断面模式図である。
【図８】本実施の形態の薄膜トランジスタの構造の第３実施例を示す要部平面模式図である。
【図９】本実施の形態の薄膜トランジスタの構造の第４実施例を示す要部平面模式図である。
【図１０】本実施の形態の薄膜トランジスタの構造の第５実施例を示す要部平面模式図である。
【図１１】本実施の形態の薄膜トランジスタの移動度及びオフ電流の一例を示す模式図である。
【図１２】従来の薄膜トランジスタの構造を示す要部断面模式図である。
【図１３】従来の薄膜トランジスタの構造を示す要部平面模式図である。
【図１４】従来の薄膜トランジスタの製造方法を示す製造工程図である。
【図１５】従来の全面照射型レーザーの構成の一例を示す模式図である。
【発明を実施するための形態】
【００２６】
以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は本実施の形態の薄膜トランジスタの構造の第１実施例を示す要部平面模式図であり、図２は図１のＩＩ−ＩＩ線から見た要部断面模式図である。図２に示すように、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、ＴＦＴ基板とも称する）は、ガラス基板１（基板とも称する）の表面にゲート電極２を形成してあり、ゲート電極２を覆ってゲート絶縁膜３（例えば、有機膜であればＴＥＯＳ、無機膜であればＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ膜積層、ＳｉＮ膜、ＳｉＯＮ膜など）を形成してある。
【００２７】
また、図１、図２に示すように、ゲート絶縁膜３の表面であってゲート電極２の上側には、第１のアモルファスシリコン層（ａ−Ｓｉ膜とも称する）４、第１のアモルファスシリコン層４により分離され、所要の離隔寸法（図１中符号Ｘで示す）を有する複数のポリシリコン層５１、５２（ｐ−Ｓｉ膜とも称する。またここではポリシリコン層には多結晶だけでなく、多結晶よりも比較的結晶粒径の小さい微結晶、あるいは、より結晶性の高い単結晶も含む）を形成してある。また、ポリシリコン層５１、５２及び第１のアモルファスシリコン層４の上側には、第２のアモルファスシリコン層６（ａ−Ｓｉ膜）を形成してある。第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６を纏めて単にアモルファスシリコン層と称する。なお、図１では、簡便のため、ゲート電極２、第２のアモルファスシリコン層６等を省略している。
【００２８】
第２のアモルファスシリコン層６の表面の所要位置には、ｎ＋シリコン層（ｎ＋Ｓｉ膜）７を形成してある。ｎ＋シリコン層７は、ソース電極８及びドレイン電極９とのコンタクト層であり、リンやヒ素などの不純物濃度が高い半導体層である。
【００２９】
ｎ＋シリコン層７の表面、第２のアモルファスシリコン層６及び第１のアモルファスシリコン層４の側面、ゲート絶縁膜３の表面には、所要のパターンを有するソース電極８及びドレイン電極９を形成してある。
【００３０】
図１に示すように、ソース電極８と一方のポリシリコン層５１を基板１の表面に射影した場合、ソース電極８及びポリシリコン層５１双方の一部が重なるようにしてある。また、ドレイン電極９と他方のポリシリコン層５２を基板１の表面に射影した場合、ドレイン電極９及びポリシリコン層５２双方の一部が重なるようにしてある。
【００３１】
また、ソース電極８とドレイン電極９との間のチャネル領域は、分離して形成された２つのポリシリコン層５１、５２と、２つのポリシリコン層５１、５２を所要の離隔寸法Ｘを有するように分離させる第１のアモルファスシリコン層４とで構成されている。
【００３２】
第２のアモルファスシリコン層６は、ソース電極８及びドレイン電極９とチャネル領域とが直接接触しないようにするためのもので、オフ電流が小さい特性を用いている。ソース電極８とドレイン電極９との間のチャネル領域が、第１のアモルファスシリコン層４でポリシリコン層５１、５２を分離した構造をなすので、チャネル領域全体をポリシリコン層とする場合に比べて、オフ電流を小さくすることができる。
【００３３】
本実施の形態では、チャネル領域が第１のアモルファスシリコン層４、ポリシリコン層５１、５２で構成され、第１のアモルファスシリコン層４が、ポリシリコン層５１、５２が離隔するように分離した構成をなす。ここで、ポリシリコン層５１、５２の間の第１のアモルファスシリコン層４は、レーザーアニールが全く行われておらず、結晶化率で規定すると、結晶化率は０ということができる。
【００３４】
図１５に示すような、全面照射型レーザーを用いてチャネル領域全体をポリシリコン層で構成する場合に、オフ電流を低減させる目的で、ポリシリコン層のチャネル領域の長さ方向の結晶化率を変化させる手法を採用することも可能である。例えば、ソース電極及びドレイン電極近傍のチャネル領域の結晶化率を大きくし、チャネル領域中央付近の結晶化率を小さくする構成が考えられる。しかし、チャネル領域全体にレーザーアニールを実施するため、結晶化率０のアモルファスシリコン層を残すことは非常に困難である。また、チャネル領域全体の結晶化率を向上させるべく結晶化率を大きくするので、チャネル領域の中央付近の結晶化率を０にすることはできない。
【００３５】
また、図１５に示すような、全面照射型レーザーを用いてチャネル領域全体をポリシリコン層で構成する場合に、結晶化率を制御するには、基板の移動速度を制御する等の手法を用いる必要があり、結晶化率を所要の値に設定するのは困難であるのに対し、本実施の形態では、図４に示すような、部分照射型レーザーを用いるので、ポリシリコン層５１、５２間の離隔寸法Ｘを所要の値に自在に制御することができる。
【００３６】
前述のとおり、ポリシリコン層５１、５２及びポリシリコン層５１、５２間の第１のアモルファスシリコン層４は、チャネル領域に相当する。なお、第１のアモルファスシリコン層４、第２のアモルファスシリコン層６及びポリシリコン層５を纏めて半導体層とも称する。図２に示す、ゲート電極２、半導体層、ソース電極８及びドレイン電極９等で構成されるＴＦＴは、画素を駆動するための駆動回路用のＴＦＴを示す。駆動回路用のＴＦＴは、高速動作を要求されるため、チャネル領域に電子移動度の大きいポリシリコン層５１、５２を使用している。また、オフ電流を低減すべく、ポリシリコン層５１、５２は、第１のアモルファスシリコン層４により分離されている。
【００３７】
ソース電極８及びドレイン電極９を覆うようにして、ＴＦＴ基板全体には、例えば、ＳｉＮで構成されるパッシベーション膜１０を形成してあり、パッシベーション膜１０の表面には有機膜１１を形成して表面を平坦化している。パッシベーション膜１０及び有機膜１１の所要の位置には、スルーホールを形成してあり、当該スルーホールを通して画素電極１２とドレイン電極９（及びソース電極８）とが導通するようにしてある。画素電極１２は、透明導電膜（例えば、ＩＴＯ又はＩＺＯ）により形成されている。
【００３８】
図３は本実施の形態の薄膜トランジスタの製造方法の一例を示す製造工程図である。以下、本実施の形態の薄膜トランジスタの製造工程について説明する。図３に示すように、ガラス基板１上にゲート電極２を形成し（Ｓ１１）、ゲート電極２を覆ってガラス基板１の表面にゲート絶縁膜３を形成する（Ｓ１２）。
【００３９】
ゲート絶縁膜３が形成されたガラス基板１の表面に第１のアモルファスシリコン層としてのａ−Ｓｉ膜４を形成する（Ｓ１３）。ａ−Ｓｉ膜４をレーザーアニールするために、脱水素アニール処理を行い（Ｓ１４）、レーザー前洗浄を行う（Ｓ１５）。
【００４０】
次に、部分照射型レーザーによるａ−Ｓｉ膜４の結晶化を行う（Ｓ１６）。結晶化の工程は、アニール工程（レーザーアニール工程とも称する）であり、例えば、ａ−Ｓｉ膜４の所要箇所にマルチレンズアレイを介してエネルギービームを照射して当該所要箇所をポリシリコン層（ｐｏｌｙ−Ｓｉ膜）５１、５２に変化させる。所要箇所は、ゲート電極２の上側にあり、ソース・ドレイン間のチャネル領域の一部である。より具体的には、チャネル領域の中央部の第１のａ−Ｓｉ膜４を間にして分離、離隔された２つのポリシリコン層５１、５２に相当する領域へエネルギービームを照射する。エネルギービームは、例えば、アモルファスシリコン層（ａ−Ｓｉ膜）の吸収の大きい紫外光のエキシマレーザー、あるいはグリーン波長以下の固体レーザーを用いることができる。
【００４１】
図４は部分照射型レーザーの構成の一例を示す模式図である。図４に示すように、ａ−Ｓｉ膜４が表面に形成されたガラス基板１は不図示の載置台に載置され、図４中の矢印の方向に所要の速度で平行移動するようにしてある。ガラス基板１の上方には、ガラス基板１の移動方向と交差する方向に沿って個々のレンズが適長離隔して並んだマルチレンズアレイを配置してある。レーザー光源（不図示）からのレーザー光をマルチレンズアレイへ入射することにより、レーザー光は、レンズ毎に異なる光路を経由して離隔した複数の所要箇所に対して部分照射される。すなわち、部分レーザーアニールを行うことができる。これにより、ａ−Ｓｉ膜４のうち、チャネル領域の所要の領域だけを選択的にポリシリコン層（ｐｏｌｙ−Ｓｉ膜）５１、５２に変化させる。
【００４２】
次に、成膜前洗浄を行い（Ｓ１７）、アニール工程により多結晶状態となったポリシリコン層５１、５２及び第１のａ−Ｓｉ膜４を覆って第２のアモルファスシリコン層としてのａ−Ｓｉ膜６を形成する（Ｓ１８）。ａ−Ｓｉ膜６の表面にｎ＋Ｓｉ膜（ｎ＋シリコン層）７を形成する（Ｓ１９）。ｎ＋Ｓｉ膜７は、ソース電極８及びドレイン電極９とのコンタクト層であり、リンやヒ素などの不純物濃度が高い半導体層である。
【００４３】
次に、露光処理、現像処理を行い（Ｓ２０）、ｎ＋Ｓｉ膜（ｎ＋シリコン層）７に所要のパターンを形成する。所要のパターンは、ソース電極８、ドレイン電極９及び半導体層の配置又は構造に応じて適宜定めることができる。そして、半導体層を所要の構造とするために、ａ−Ｓｉ膜４、６及びｎ＋Ｓｉ膜７をエッチングし（Ｓ２１）、エッチング後のｎ＋Ｓｉ膜７上にソース電極８及びドレイン電極９を形成する（Ｓ２２）。
【００４４】
本実施の形態の製造方法によれば、基板全面にエネルギービーム（例えば、レーザー）を照射するのではなく、第１アモルファスシリコン層４のうち、チャネル領域の中央部の第１アモルファスシリコン層４をそのままにしつつ、当該第１アモルファスシリコン層４を間にして分離、離隔した複数のポリシリコン層５１、５２となる領域だけにエネルギービームを部分的に照射するので、アニール工程だけでチャネル領域を形成することができる。このため、チャネル領域を形成するため、基板表面全体に結晶化されたポリシリコン層に対して露光処理、現像処理及びエッチング処理の各工程が不要となり、製造工程を短縮することができる。
【００４５】
図５は本実施の形態の薄膜トランジスタのチャネル領域付近の要部断面図である。図５に示すように、本実施の形態では、部分レーザーアニールでポリシリコン層５１、５２を形成するので、ポリシリコン層５１、５２それぞれと第１のアモルファスシリコン層４との境界面（図５の符号Ａで示す）は、基板の表面に対して略垂直とすることができる。すなわち、ポリシリコン層５１、５２のゲート電極側の線幅が、ソース電極及びドレイン電極側の線幅よりも拡幅とならないので、ポリシリコン層５１、５２の間の離隔寸法を精度良く設定することができる。
【００４６】
また、第１のアモルファスシリコン層４は、複数のポリシリコン層５１、５２と同程度の厚みを有する。複数のポリシリコン層５１、５２は、ゲート電極２の上側に形成された第１のアモルファスシリコン層４のうち、チャネル領域の一部に相当する領域だけを多結晶状態に変化させたものであり、チャネル領域を形成するために、露光、現像及びエッチング処理の各処理を行っていないことが分かる。
【００４７】
図６は本実施の形態の薄膜トランジスタの構造の第２実施例を示す要部平面模式図であり、図７は図６のＶＩＩ−ＶＩＩ線から見た要部断面模式図である。図６及び図７に示すように、第２実施例では、ポリシリコン層５１、５２の平面視の形状が第１実施例の場合と異なる。図６に示すように、ソース電極８及びドレイン電極９のチャネル領域の長さ方向に交差する幅方向の寸法をＷで表す。また、ポリシリコン層５１がソース電極８と重なる部分の幅方向の寸法、及びポリシリコン層５２がドレイン電極９と重なる部分の幅方向の寸法をｄで表す。この場合、Ｗ＞ｄの関係となるように、ポリシリコン層５１、５２を形成する。これにより、ソース電極８とポリシリコン層５１との間のオフ電流、及びドレイン電極９とポリシリコン層５２との間のオフ電流をさらに小さくすることができる。なお、第２実施例では、ポリシリコン層５１がソース電極８と重なる部分の幅方向の寸法は一定であり、また、ポリシリコン層５２がドレイン電極９と重なる部分の幅方向の寸法は一定である。
【００４８】
図８は本実施の形態の薄膜トランジスタの構造の第３実施例を示す要部平面模式図である。図８に示すように、第３実施例では、第２実施例と異なり、ポリシリコン層５１がソース電極８と重なる部分の幅方向の寸法が、先端に向かって小さくなるようにしてある。また、ポリシリコン層５２がドレイン電極９と重なる部分の幅方向の寸法が、先端に向かって小さくなるようにしてある。これにより、第２実施例と同様に、ソース電極８とポリシリコン層５１との間のオフ電流、及びドレイン電極９とポリシリコン層５２との間のオフ電流をさらに小さくすることができる。
【００４９】
図９は本実施の形態の薄膜トランジスタの構造の第４実施例を示す要部平面模式図である。図９に示すように、第４実施例では、ポリシリコン層５１、５２の幅方向の寸法は、ソース電極８及びドレイン電極９の幅方向の寸法と略寸法である。そして、ポリシリコン層５１の幅寸法は、途中からソース電極８の方へ向かって小さくなるようにしてある。また、ポリシリコン層５２の幅寸法は、途中からドレイン電極９の方へ向かって小さくなるようにしてある。これにより、第３実施例と同様に、ソース電極８とポリシリコン層５１との間のオフ電流、及びドレイン電極９とポリシリコン層５２との間のオフ電流をさらに小さくすることができる。
【００５０】
図１０は本実施の形態の薄膜トランジスタの構造の第５実施例を示す要部平面模式図である。図１０に示すように、第５実施例では、チャネル領域が、３つのポリシリコン層５１、５２、５３で構成されるとともに、ポリシリコン層５１、５２の間を第１のアモルファスシリコン層４で分離、離隔するとともに、ポリシリコン層５２、５３の間を第１のアモルファスシリコン層４で分離、離隔してある。これにより、チャネル領域全体をポリシリコン層とする場合に比べて、オフ電流を小さくすることができる。また、第１実施例と同様に、ソース電極８とポリシリコン層５１とを基板１の表面に射影した場合、ソース電極８及びポリシリコン層５１双方の一部が重なるようにしてある。また、ドレイン電極９とポリシリコン層５２とを基板１の表面に射影した場合、ドレイン電極９及びポリシリコン層５２双方の一部が重なるようにしてある。なお、ポリシリコン層５１、５３の間の離隔寸法と、ポリシリコン層５３、５２の間の離隔寸法との合計を、第１実施例の離隔寸法Ｘと同程度にすることもできる。
【００５１】
なお、図示していないが、第６実施例として、第１実施例のポリシリコン層５１、５１の幅方向の寸法を、ソース電極８及びドレイン電極９の幅方向の寸法より小さくするようにしてもよい。
【００５２】
図１１は本実施の形態の薄膜トランジスタの移動度及びオフ電流の一例を示す模式図である。図１１において、横軸は、ポリシリコン層５１、５２間の離隔寸法Ｘを示し、縦軸は、移動度及びオフ電流を示す。図１１に示すように、薄膜トランジスタの移動度は、離隔寸法Ｘが増加するのに応じて減少する特性を有する。また、薄膜トランジスタのオフ電流も、離隔寸法Ｘが増加するのに応じて減少する特性を有する。なお、図１１中の移動度及びオフ電流を示す直線は、簡便のため模式的に表したものであり、実際の特性とは異なる場合もある。
【００５３】
チャネル領域でのポリシリコン層５１、５２間の離隔寸法Ｘは、０．１μｍから５μｍの範囲内である。従来の薄膜トランジスタのように、ａ−Ｓｉ層が形成された基板全体にレーザーを照射してａ−Ｓｉ層を多結晶状態のｐ−Ｓｉ層に変化させ、結晶化後に、露光、現像、エッチング工程を用いてｐ−Ｓｉ層を形成するプロセスでは、隣り合うポリシリコン層の離隔寸法を５μｍ未満にすることが非常に困難である。一方、レーザー光源からのレーザー光を、例えば、図４に示すような、マルチレンズアレイへ入射させて、レンズ毎に異なる光路を経由して部分照射する手法（部分レーザーアニール）を用いることにより、隣り合うポリシリコン層の離隔寸法を０．１μｍ程度まで小さくすることができる。すなわち、部分レーザーアニールを用いることにより、チャネル領域での第１のアモルファスシリコン層により分離されたポリシリコン層の離隔寸法を０．１μｍから５μｍの範囲内とすることができる。
【００５４】
また、チャネル領域でのポリシリコン層５１、５２間の離隔寸法Ｘは、さらに、１μｍから２μｍの範囲内とすることができる。離隔寸法を２μｍより大きくすると、チャネル領域の長さに対するアモルファスシリコン層４の長さの割合が大きくなり、チャネル領域の電子の移動度が低下する。例えば、図１１に示すように、離隔寸法Ｘが２．５μｍ付近で移動度が許容値以下となる場合には、離隔寸法Ｘを２．５μｍ以下、誤差を考慮して好ましくは２μｍ以下とすることができる。
【００５５】
一方、離隔寸法Ｘを１μｍより小さくすると、チャネル領域の長さに対するアモルファスシリコン層４の長さの割合が小さくなり、オフ電流が許容値（例えば、１ｐＡ程度）を越える。例えば、図１１に示すように、離隔寸法Ｘが０．５μｍ付近を超えるとオフ電流が許容値を超える場合、離隔寸法Ｘを０．５μｍ以上、誤差を考慮して好ましくは１μｍ以上とすることができる。
【００５６】
そこで、離隔寸法Ｘを、例えば、１μｍから２μｍの範囲内にすることで、チャネル領域での電子の移動度を低下させることなくオフ電流を小さくすることができる。
【００５７】
次に、比較例として従来のＴＦＴについて説明する。図１２は従来の薄膜トランジスタの構造を示す要部断面模式図であり、図１３は従来の薄膜トランジスタの構造を示す要部平面模式図である。従来の薄膜トランジスタは、ガラス基板１００の表面にゲート電極１０２を形成してあり、ゲート電極１０２を覆ってゲート絶縁膜１０３を形成してある。ゲート絶縁膜１０３の表面であってゲート電極１０２の上側には、ポリシリコン層（ｐｏｌｙ−Ｓｉ膜）１０４を形成してある。
【００５８】
ポリシリコン層１０４を覆うようしてアモルファスシリコン層（ａ−Ｓｉ膜）１０５を形成してある。アモルファスシリコン層１０５の表面の所要位置には、ｎ＋シリコン層（ｎ＋Ｓｉ膜）１０６を形成してある。ｎ＋シリコン層１０６の表面、アモルファスシリコン層１０５の側面、ゲート絶縁膜１０３の表面には、所要のパターンを有するソース電極１０７及びドレイン電極１０８を形成してある。また、図１２に示すように、チャネル領域全体がポリシリコン層１０４で形成されている。このため、電子の移動度は大きいが、オフ電流が大きくなってしまうという問題がある。
【００５９】
また、図１２に示す従来の薄膜トランジスタでは、ポリシリコン層１０４は、フォト・エッチングで形成しているので、図１２の符号Ｃで示すように、ポリシリコン層１０４とアモルファスシリコン層１０５との境界面は、基板の表面と平行な面（符号Ｄで示す）と略垂直にはならず、テーパー状となる。このため、ポリシリコン層１０４の上面側と下面側とで線幅が異なり、下面側の線幅が広くなる。したがって、従来の薄膜トランジスタでは、ポリシリコン層１０４の長さや幅を所要の値に設定するのが困難となる。
【００６０】
図１４は従来の薄膜トランジスタの製造方法を示す製造工程図である。図１４に示すように、ガラス基板１０１上にゲート電極１０２を形成し（Ｓ１０１）、ゲート電極１０２を覆ってガラス基板１０１の表面にゲート絶縁膜１０３を形成する（Ｓ１０２）。
【００６１】
ゲート絶縁膜１０３が形成されたガラス基板１０１の表面にａ−Ｓｉ膜を形成する（Ｓ１０３）。ａ−Ｓｉ膜をレーザーアニールするために、脱水素アニール処理を行い（Ｓ１０４）、レーザー前洗浄を行う（Ｓ１０５）。
【００６２】
次に、全面照射型レーザーによるａ−Ｓｉ膜の結晶化を行う（Ｓ１０６）。
【００６３】
図１５は従来の全面照射型レーザーの構成の一例を示す模式図である。図１５に示すように、ａ−Ｓｉ膜が表面に形成されたガラス基板１０１は不図示の載置台に載置され、図１５中の矢印の方向に所要の速度で平行移動するようにしてある。ガラス基板１０１の上方には、ガラス基板１０１の幅方向（平行移動の方向と交差する方向）と略同寸法の長さを有するミラーを配置してある。レーザー光源（不図示）からのレーザー光をミラーへ入射することにより、レーザー光は、ガラス基板１０１表面の全面に照射される。これにより、ａ−Ｓｉ膜がすべてポリシリコン層（ｐ−Ｓｉ膜）に変化する。
【００６４】
次に、ガラス基板１０１表面の全体に形成されたポリシリコン層（ｐ−Ｓｉ膜）に対して露光処理及び現像処理を行い（Ｓ１０７）、さらにエッチング処理を行う（Ｓ１０８）。これにより、チャネル領域としてのポリシリコン層１０４を形成する。
【００６５】
次に、成膜前洗浄を行い（Ｓ１０９）、ポリシリコン層１０４を覆ってａ−Ｓｉ膜１０５を形成する（Ｓ１１０）。ａ−Ｓｉ膜１０５の表面にｎ＋Ｓｉ膜（ｎ＋シリコン層）１０６を形成する（Ｓ１１１）。
【００６６】
次に、露光処理、現像処理を行い（Ｓ１１２）、半導体層を所要の構造とするために、ａ−Ｓｉ膜１０５及びｎ＋Ｓｉ膜１０６をエッチングし（Ｓ１１３）、エッチング後のｎ＋Ｓｉ膜１０６上にソース電極１０７及びドレイン電極１０８を形成する（Ｓ１１４）。
【００６７】
図１４に示すように、基板表面の全体に形成されたアモルファスシリコン層に対してエネルギービーム（例えば、レーザー）を基板全面に照射してポリシリコン層に変化させた後、ポリシリコン層に対して露光、現像及びエッチング処理の各工程を行ってチャネル領域を形成する従来の場合に比べて、本実施の形態の製造方法によれば、基板全面にエネルギービーム（例えば、レーザー）を照射するのではなく、第１アモルファスシリコン層のうち、チャネル領域の所要の領域だけにエネルギービームを部分的に照射するので、アニール工程だけでチャネル領域内のポリシリコン層を形成することができる。このため、チャネル領域を形成するための露光、現像及びエッチング処理の各工程（図１４で示すステップＳ１０７及びＳ１０８の工程）が不要となり、製造工程を短縮することができる。
【００６８】
本実施の形態の薄膜トランジスタは、表示パネルに用いることができる。すなわち、本実施の形態の薄膜トランジスタ（ＴＦＴ基板）と、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の色を有するカラーフィルタ基板とを所要の隙間を設けて貼り合わせ、ＴＦＴ基板とカラーフィルタ基板との間に液晶を注入することにより、ＴＦＴ方式の液晶表示パネル（液晶ディスプレイ）を製造することができる。これにより、オフ電流の少ない表示パネルを提供することができる。
【符号の説明】
【００６９】
１  ガラス基板（基板）
２  ゲート電極
３  ゲート絶縁膜
４  第１のアモルファスシリコン層
５１、５２、５３  ポリシリコン層
６  第２のアモルファスシリコン層
７  ｎ＋シリコン層
８  ソース電極
９  ドレイン電極
【図１】
2016157351.tif 000003
【図２】
2016157351.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2016157351.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成29年9月19日(2017.9.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明に係る薄膜トランジスタは、薄膜トランジスタにおいて、基板の表面に形成されたゲート電極と、該ゲート電極の上側に形成された第１のアモルファスシリコン層と、該第１のアモルファスシリコン層により分離され、所要の離隔寸法を有して前記ゲート電極の上側に形成された複数のポリシリコン層と、該複数のポリシリコン層及び前記第１のアモルファスシリコン層の上側に形成された第２のアモルファスシリコン層及びｎ＋シリコン層と、該ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備え、前記基板の法線方向から見たとき、前記ソース電極の一部と一のポリシリコン層の一部とが重なり、前記ドレイン電極の一部と他のポリシリコン層の一部とが重なることを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図１０は本実施の形態の薄膜トランジスタの構造の第５実施例を示す要部平面模式図である。図１０に示すように、第５実施例では、チャネル領域が、３つのポリシリコン層５１、５２、５３で構成されるとともに、ポリシリコン層５１、５３の間を第１のアモルファスシリコン層４で分離、離隔するとともに、ポリシリコン層５２、５３の間を第１のアモルファスシリコン層４で分離、離隔してある。これにより、チャネル領域全体をポリシリコン層とする場合に比べて、オフ電流を小さくすることができる。また、第１実施例と同様に、ソース電極８とポリシリコン層５１とを基板１の表面に射影した場合、ソース電極８及びポリシリコン層５１双方の一部が重なるようにしてある。また、ドレイン電極９とポリシリコン層５２とを基板１の表面に射影した場合、ドレイン電極９及びポリシリコン層５２双方の一部が重なるようにしてある。なお、ポリシリコン層５１、５３の間の離隔寸法と、ポリシリコン層５３、５２の間の離隔寸法との合計を、第１実施例の離隔寸法Ｘと同程度にすることもできる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
なお、図示していないが、第６実施例として、第１実施例のポリシリコン層５１、５２の幅方向の寸法を、ソース電極８及びドレイン電極９の幅方向の寸法より小さくするようにしてもよい。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタにおいて、
基板の表面に形成されたゲート電極と、
該ゲート電極の上側に形成された第１のアモルファスシリコン層と、
該第１のアモルファスシリコン層により分離され、所要の離隔寸法を有して前記ゲート電極の上側に形成された複数のポリシリコン層と、
該複数のポリシリコン層及び前記第１のアモルファスシリコン層の上側に形成された第２のアモルファスシリコン層及びｎ＋シリコン層と、
該ｎ＋シリコン層上に形成されたソース電極及びドレイン電極と
を備え、
前記基板の法線方向から見たとき、前記ソース電極の一部と一のポリシリコン層の一部とが重なり、前記ドレイン電極の一部と他のポリシリコン層の一部とが重なることを特徴とする薄膜トランジスタ。
【請求項２】
前記離隔寸法は、０．１μｍから５μｍの範囲内であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記離隔寸法は、さらに、１μｍから２μｍの範囲内であることを特徴とする請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第１のアモルファスシリコン層は、前記複数のポリシリコン層と同程度の厚みを有することを特徴とする請求項１から請求項３までのいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記複数のポリシリコン層と第１のアモルファスシリコン層との境界面は、前記基板の表面に対して略垂直をなすことを特徴とする請求項１から請求項４までのいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記ソース電極の前記ドレイン電極側の端部の下方に前記一のポリシリコン層の一部が配置され、
前記ドレイン電極の前記ソース電極側の端部の下方に前記他のポリシリコン層の一部が配置されていることを特徴とする請求項１から請求項５までのいずれか一項に記載の薄膜トランジスタ。
【請求項７】
前記一のポリシリコン層の前記ソース電極と重なる部分の幅は、前記ソース電極の幅より小さく、
前記他のポリシリコン層の前記ドレイン電極と重なる部分の幅は、前記ドレイン電極の幅より小さいことを特徴とする請求項１から請求項５までのいずれか一項に記載の薄膜トランジスタ。
【請求項８】
前記一のポリシリコン層の前記ソース電極と重なる部分の幅は、先端に向かって小さくなり、
前記他のポリシリコン層の前記ドレイン電極と重なる部分の幅は、先端に向かって小さくなることを特徴とする請求項１から請求項５までのいずれか一項に記載の薄膜トランジスタ。
【請求項９】
請求項１から請求項８までのいずれか１項に記載の薄膜トランジスタを備えることを特徴とする表示パネル。
【国際調査報告】
2016157351.tif 000018
2016157351.tif 000019
2016157351.tif 000020
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