(57)【要約】  本発明は、それぞれの構成要素を複数の半導体基板に分けて配置して積層する構成の個体撮像装置において、投影面積を小型化することを目的とする。  入射した光を画素信号に変換する画素（１１）が２次元の行列状に複数配置された画素アレイ部（１０）を有する第１の半導体基板（１００）と、第１の半導体基板に光が入射する側の面と反対側の面に積層され、各画素からの画素信号の読み出しを制御するための画素制御信号を出力する画素制御回路（３０）、および読み出された画素信号のそれぞれを処理した各出力信号を出力する読み出し回路（４０）を配置した第２の半導体基板（２００）と、画素制御信号のそれぞれを伝送する画素制御信号線（Ｐｃｎｔ）のそれぞれに対応し、対応する画素制御信号線を、第１の半導体基板と第２の半導体基板との間で電気的に接続する複数の接続電極（３２０）と、を備え、画素制御回路および読み出し回路は、光が入射する側から見たときに、第１の半導体基板において画素アレイ部が配置された領域に重複する画素直下領域内に、概ね全ての回路要素が配置され、接続電極のそれぞれは、画素直下領域内で、第１の半導体基板に配線された画素制御信号線である第１の画素制御信号線（ＨＰｃｎｔ）と、第２の半導体基板に配線された画素制御信号線である第２の画素制御信号線（ＶＰｃｎｔ）とを電気的に接続し、画素制御回路は、画素直下領域において、画素アレイ部に配置された画素の行方向、および列方向のいずれか一方の辺に沿って配置される。
2017077620.tif 000002
【特許請求の範囲】
【請求項１】
入射した光を画素信号に変換する画素が２次元の行列状に複数配置された画素アレイ部を有する第１の半導体基板と、
前記第１の半導体基板に前記光が入射する側の面と反対側の面に積層され、前記各画素からの前記画素信号の読み出しを制御するための画素制御信号を出力する画素制御回路、および読み出された前記画素信号のそれぞれを処理した各出力信号を出力する読み出し回路を配置した第２の半導体基板と、
前記画素制御信号のそれぞれを伝送する画素制御信号線のそれぞれに対応し、対応する前記画素制御信号線を、前記第１の半導体基板と前記第２の半導体基板との間で電気的に接続する複数の接続電極と、
を備え、
前記画素制御回路および前記読み出し回路は、
前記光が入射する側から見たときに、前記第１の半導体基板において前記画素アレイ部が配置された領域に重複する画素直下領域内に、概ね全ての回路要素が配置され、
前記接続電極のそれぞれは、
前記画素直下領域内で、前記第１の半導体基板に配線された前記画素制御信号線である第１の画素制御信号線と、前記第２の半導体基板に配線された前記画素制御信号線である第２の画素制御信号線とを電気的に接続し、
前記画素制御回路は、
前記画素直下領域において、前記画素アレイ部に配置された前記画素の行方向、および列方向のいずれか一方の辺に沿って配置される、
固体撮像装置。
【請求項２】
前記画素制御回路は、
前記画素アレイ部に配置された前記画素のそれぞれの行ごとに対応し、対応する行のそれぞれの前記画素から前記画素信号を読み出すための前記画素制御信号を出力する複数の画素制御回路ユニット、
を備える、
請求項１に記載の固体撮像装置。
【請求項３】
前記画素制御回路ユニットのそれぞれは、
前記行方向に沿った領域内に、対応する前記画素の行の順番に順次並べられて配置され、
前記第１の画素制御信号線は、
同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、
前記第２の画素制御信号線は、
対応する前記画素制御回路ユニットが配置された位置から前記列方向に沿って配線され、
前記接続電極のそれぞれは、
対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置される、
請求項２に記載の固体撮像装置。
【請求項４】
前記画素制御回路ユニットのそれぞれは、
互いに異なるアドレス値が予め定められており、入力されたアドレス信号をデコードし、前記アドレス信号が予め定められた前記アドレス値を表している場合に前記画素制御信号を出力するアドレスデコーダで構成されている、
請求項２に記載の固体撮像装置。
【請求項５】
前記画素制御回路ユニットのそれぞれは、
前記行方向に沿った領域内に、隣接する行の前記画素に対応する前記画素制御回路ユニット同士が互いに隣接しないように並べられて配置され、
前記第１の画素制御信号線は、
同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、
前記第２の画素制御信号線は、
対応する前記画素制御回路ユニットが配置された位置から前記列方向に沿って配線され、
前記接続電極のそれぞれは、
対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置される、
請求項４に記載の固体撮像装置。
【請求項６】
前記第２の画素制御信号線は、
対応する前記第１の画素制御信号線と交差する位置から、前記行方向に沿って対応する前記接続電極を配置する位置を移動させるように配線された第３の画素制御信号線を含み、
前記接続電極のそれぞれは、
前記第３の画素制御信号線によって移動された位置で、対応する前記第１の画素制御信号線と電気的に接続する、
請求項５に記載の固体撮像装置。
【請求項７】
前記画素制御回路ユニットのそれぞれは、
前記画素アレイ部の行方向の幅よりも狭い幅の領域内に並べられて配置される、
請求項６に記載の固体撮像装置。
【請求項８】
前記画素制御回路ユニットのそれぞれが配置される狭い幅の前記領域は、
前記行方向におけるいずれか一方または両方の端に寄せて配置される、
請求項７に記載の固体撮像装置。
【請求項９】
前記画素制御回路ユニットのそれぞれは、
前記列方向に沿った、前記列方向の幅よりも狭い幅の領域内に、対応する前記画素の行の順番に順次並べられて配置され、
前記第１の画素制御信号線は、
同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、
前記第２の画素制御信号線は、
前記画素制御回路ユニットが配置された位置から前記画素制御信号を前記行方向に沿って伝送するように配線された第３の画素制御信号線に接続され、前記第３の画素制御信号線に接続された位置から前記列方向に沿って配線され、
前記接続電極のそれぞれは、
対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置される、
請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラ、デジタルビデオカメラや、内視鏡などの撮像装置に搭載する固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）トランジスタを用いたＣＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）が実用化されている。この固体撮像装置では、２次元の行列状に複数の画素が配置された画素アレイ部の１列（カラム）ごとに、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：ＣＤＳ）の処理や、アナログデジタル変換の処理などを行う列信号処理回路を内蔵した構成のものも開発され、製品化されている。【０００３】
一般的なモノリシック構造（単一の半導体基板で製造された構造）の固体撮像装置では、種々の周辺回路が画素アレイ部の周囲に配置されている。この周辺回路には、上述した列信号処理回路の他にも、制御信号生成回路、画素制御回路（垂直走査回路ともいわれる）、水平読み出し制御回路（水平走査回路ともいわれる）、出力回路などのロジック回路がある。【０００４】
ところで、近年の固体撮像装置では、多画素化も進んでいる。しかしながら、列信号処理回路を備えた固体撮像装置を多画素化に対応させる場合、モノリシック構造では、半導体基板の面積（チップ面積）が増大し、固体撮像装置が大型化してしまう。また、近年の固体撮像装置には、サイズ（投影面積）の小型化も要求されている。【０００５】
そこで、近年では、固体撮像装置のそれぞれの構成要素を複数の半導体基板に分けて配置し、それぞれの半導体基板を積層するとによって小型化を実現する積層型の固体撮像装置の技術が提案されている。【０００６】
例えば、特許文献１に開示された技術では、複数の画素が配置された画素アレイ部および画素制御回路を第１の半導体基板に配置し、画素制御回路以外の周辺回路を第２の半導体基板に配置し、それぞれの半導体基板を積層している。このとき、特許文献１では、画素アレイ部を配置する第１の半導体基板の領域に対応する第２の半導体基板の領域、つまり、画素アレイ部の下の領域に、画素アレイ部に配置されたそれぞれの列の画素に対応する列信号処理回路のそれぞれを配置している。そして、特許文献１では、画素アレイ部に対応する領域内で、それぞれの列の画素と対応する列信号処理回路とを接続している。この構成によって、特許文献１では、固体撮像装置のチップ面積を削減、より具体的には、モノリシック構造である場合において列信号処理回路を配置するために要する分の面積を削減している。【０００７】
また、例えば、特許文献２に開示された技術では、画素アレイ部を第１の半導体基板に配置し、周辺回路を第２の半導体基板に配置し、それぞれの半導体基板を積層している。このとき、特許文献２では、第２の半導体基板において画素アレイ部の下になる領域に画素制御回路を配置している。そして、特許文献２では、第２の半導体基板に配置された画素制御回路が出力する駆動信号のそれぞれの画素への接続を、マイクロバンプを介して行い、遅延の影響を低減した駆動信号を画素アレイ部に配置されたそれぞれの画素に供給している。この特許文献２に開示された構成によっても、モノリシック構造の固体撮像装置よりもチップ面積を削減、より具体的には、画素制御回路を配置するために要する分の面積を削減することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本国特開２０１２−１０４６８４号公報
【特許文献２】日本国特開２０１０−２２５９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、固体撮像装置では、固体撮像装置を構成するそれぞれの構成要素を接続する信号線の引き回しの観点から、一般的にそれぞれの構成要素を配置する領域の形状が、ある程度決まってきてしまう。より具体的には、列信号処理回路は、画素アレイ部に配置されたそれぞれの画素の列ごとに処理をすることから、画素アレイ部の行方向（水平方向）に沿った形状（例えば、画素アレイ部の行方向の幅を持った、横に長い形状）の領域に配置される。また、画素制御回路は、画素アレイ部に配置されたそれぞれの画素を行ごとに駆動することから、画素アレイ部の列方向（垂直方向）に沿った形状（例えば、画素アレイ部の列方向の幅を持った、縦に長い形状）の領域に配置される。【００１０】
このため、特許文献１および特許文献２に開示された技術においても、第１の半導体基板に配置された画素アレイ部の下になる第２の半導体基板の領域には、列信号処理回路または画素制御回路のいずれか一方の構成要素のみが配置されている。より具体的には、特許文献１に開示された技術においては、列信号処理回路のみが画素アレイ部の下になる第２の半導体基板の領域に配置され、画素制御回路は画素アレイ部の領域の外側の領域に配置されている。また、特許文献２に開示された技術においては、画素制御回路のみが画素アレイ部の下になる第２の半導体基板の領域に配置され、列信号処理回路は画素アレイ部の領域の外側の領域に配置されている。【００１１】
このように、列信号処理回路を備えた固体撮像装置では、それぞれの構成要素を複数の半導体基板に分けて配置して積層する技術を適用した場合であっても、それぞれの構成要素を配置する領域の形状が、小型化を実現する際の制約となっている。このため、それぞれの構成要素を複数の半導体基板に分けて配置する対応のみでは、列信号処理回路を備えた固体撮像装置の小型化の実現に限界があり、固体撮像装置に対するサイズ（投影面積）のさらなる小型化の要求に応えることができない。【００１２】
本発明は、上記の課題に基づいてなされたものであり、それぞれの構成要素を複数の半導体基板に分けて配置して積層する構成の固体撮像装置において、投影面積を小型化することを目的としている。
【課題を解決するための手段】
【００１３】
本発明の第１の態様によれば、固体撮像装置は、入射した光を画素信号に変換する画素が２次元の行列状に複数配置された画素アレイ部を有する第１の半導体基板と、前記第１の半導体基板に前記光が入射する側の面と反対側の面に積層され、前記各画素からの前記画素信号の読み出しを制御するための画素制御信号を出力する画素制御回路、および読み出された前記画素信号のそれぞれを処理した各出力信号を出力する読み出し回路を配置した第２の半導体基板と、前記画素制御信号のそれぞれを伝送する画素制御信号線のそれぞれに対応し、対応する前記画素制御信号線を、前記第１の半導体基板と前記第２の半導体基板との間で電気的に接続する複数の接続電極と、を備え、前記画素制御回路および前記読み出し回路は、前記光が入射する側から見たときに、前記第１の半導体基板において前記画素アレイ部が配置された領域に重複する画素直下領域内に、概ね全ての回路要素が配置され、前記接続電極のそれぞれは、前記画素直下領域内で、前記第１の半導体基板に配線された前記画素制御信号線である第１の画素制御信号線と、前記第２の半導体基板に配線された前記画素制御信号線である第２の画素制御信号線とを電気的に接続し、前記画素制御回路は、前記画素直下領域において、前記画素アレイ部に配置された前記画素の行方向、および列方向のいずれか一方の辺に沿って配置される。【００１４】
本発明の第２の態様によれば、上記第１の態様の固体撮像装置において、前記画素制御回路は、前記画素アレイ部に配置された前記画素のそれぞれの行ごとに対応し、対応する行のそれぞれの前記画素から前記画素信号を読み出すための前記画素制御信号を出力する複数の画素制御回路ユニット、を備えてもよい。【００１５】
本発明の第３の態様によれば、上記第２の態様の固体撮像装置において、前記画素制御回路ユニットのそれぞれは、前記行方向に沿った領域内に、対応する前記画素の行の順番に順次並べられて配置され、前記第１の画素制御信号線は、同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、前記第２の画素制御信号線は、対応する前記画素制御回路ユニットが配置された位置から前記列方向に沿って配線され、前記接続電極のそれぞれは、対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置されてもよい。【００１６】
本発明の第４の態様によれば、上記第２の態様の固体撮像装置において、前記画素制御回路ユニットのそれぞれは、互いに異なるアドレス値が予め定められており、入力されたアドレス信号をデコードし、前記アドレス信号が予め定められた前記アドレス値を表している場合に前記画素制御信号を出力するアドレスデコーダで構成されていてもよい。【００１７】
本発明の第５の態様によれば、上記第４の態様の固体撮像装置において、前記画素制御回路ユニットのそれぞれは、前記行方向に沿った領域内に、隣接する行の前記画素に対応する前記画素制御回路ユニット同士が互いに隣接しないように並べられて配置され、前記第１の画素制御信号線は、同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、前記第２の画素制御信号線は、対応する前記画素制御回路ユニットが配置された位置から前記列方向に沿って配線され、前記接続電極のそれぞれは、対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置されてもよい。【００１８】
本発明の第６の態様によれば、上記第５の態様の固体撮像装置において、前記第２の画素制御信号線は、対応する前記第１の画素制御信号線と交差する位置から、前記行方向に沿って対応する前記接続電極を配置する位置を移動させるように配線された第３の画素制御信号線を含み、前記接続電極のそれぞれは、前記第３の画素制御信号線によって移動された位置で、対応する前記第１の画素制御信号線と電気的に接続してもよい。【００１９】
本発明の第７の態様によれば、上記第６の態様の固体撮像装置において、前記画素制御回路ユニットのそれぞれは、前記画素アレイ部の行方向の幅よりも狭い幅の領域内に並べられて配置されてもよい。【００２０】
本発明の第８の態様によれば、上記第７の態様の固体撮像装置において、前記画素制御回路ユニットのそれぞれが配置される狭い幅の前記領域は、前記行方向におけるいずれか一方または両方の端に寄せて配置されてもよい。【００２１】
本発明の第９の態様によれば、上記第２の態様の固体撮像装置において、前記画素制御回路ユニットのそれぞれは、前記列方向に沿った、前記列方向の幅よりも狭い幅の領域内に、対応する前記画素の行の順番に順次並べられて配置され、前記第１の画素制御信号線は、同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、前記第２の画素制御信号線は、前記画素制御回路ユニットが配置された位置から前記画素制御信号を前記行方向に沿って伝送するように配線された第３の画素制御信号線に接続され、前記第３の画素制御信号線に接続された位置から前記列方向に沿って配線され、前記接続電極のそれぞれは、対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置されてもよい。
【発明の効果】
【００２２】
上記各態様によれば、それぞれの構成要素を複数の半導体基板に分けて配置して積層する構成の固体撮像装置において、投影面積を小型化することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態における固体撮像装置の概略構成を示したブロック図である。
【図２】本発明の第１の実施形態における固体撮像装置の概略構成を示した概観図である。
【図３】本発明の第１の実施形態の固体撮像装置における画素の構成の一例を示した回路図である。
【図４】本発明の第１の実施形態の固体撮像装置に備える構成要素のそれぞれの半導体基板への配置の一例を模式的に示した図である。
【図５】本発明の第１の実施形態の固体撮像装置の第２の半導体基板におけるチップ接続電極の配置の一例を模式的に示した図である。
【図６】本発明の第２の実施形態の固体撮像装置の第２の半導体基板におけるチップ接続電極の配置の一例を模式的に示した図である。
【図７】本発明の第２の実施形態の固体撮像装置におけるチップ接続電極の周辺の構造の一例を模式的に示した図である。
【図８】本発明の第２の実施形態の固体撮像装置の第２の半導体基板におけるチップ接続電極の配置の別の一例を模式的に示した図である。
【図９】本発明の第２の実施形態の固体撮像装置の第２の半導体基板におけるチップ接続電極の配置のさらに別の一例を模式的に示した図である。
【図１０】本発明の第３の実施形態の固体撮像装置に備える構成要素の第２の半導体基板への配置の一例を模式的に示した図である。
【図１１】本発明の第３の実施形態の固体撮像装置の第２の半導体基板におけるチップ接続電極の配置の一例を模式的に示した図である。
【発明を実施するための形態】
【００２４】
（第１の実施形態）
以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の第１の実施形態における固体撮像装置の概略構成を示したブロック図である。本発明の第１の実施形態における固体撮像装置は、入射した光を電気信号に変換して出力するＣＭＯＳ型固体撮像装置である。図１において、固体撮像装置１は、複数の画素１１が配置された画素アレイ部１０と、制御信号生成回路２０と、画素制御回路３０と、水平読み出し制御回路４０と、列信号処理回路５０と、出力回路６０とを備えている。なお、図１に示した固体撮像装置１では、複数の画素１１が、７行８列に２次元の行列状に配置された画素アレイ部１０の一例を示している。
【００２５】
制御信号生成回路２０は、画素制御回路３０、水平読み出し制御回路４０、および列信号処理回路５０を制御する。
【００２６】
画素制御回路３０は、制御信号生成回路２０からの制御に応じて、画素アレイ部１０内のそれぞれの画素１１を制御し、各画素１１の画素信号を画素信号出力線ＶＰｉｘに出力させる（読み出させる）、垂直走査回路ともいわれる駆動回路である。画素制御回路３０は、画素１１を制御（駆動）するための画素制御信号を、画素アレイ部１０に備えた画素１１の行ごとに出力する。なお、画素制御回路３０が画素１１を制御（駆動）するための画素制御信号に関する説明は、後述する。
【００２７】
画素アレイ部１０内に配置されたそれぞれの画素１１は、入射した光を画素信号に変換し、画素制御回路３０から入力された画素制御信号に応じて、入射した光の量（光量）に応じた画素信号を、対応する画素信号出力線ＶＰｉｘに出力する。なお、画素１１の構成に関する詳細な説明は、後述する。
【００２８】
列信号処理回路５０は、画素アレイ部１０のそれぞれの列に対応して配置され、制御信号生成回路２０からの制御に応じて、対応する列の画素１１から対応する画素信号出力線ＶＰｉｘに出力された画素信号に対してノイズ抑圧などの回路処理を行う、例えば、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）によるノイズ抑圧、信号増幅、ＡＤ変換などの処理を行う処理回路である。列信号処理回路５０は、水平読み出し制御回路４０からの制御に応じて処理を行った画素信号を、出力信号として水平信号線ＨＳｉｇに出力する。
【００２９】
水平読み出し制御回路４０は、画素アレイ部１０のそれぞれの列に対応して配置された列信号処理回路５０から出力される処理後の画素信号（出力信号）を、水平信号線ＨＳｉｇに順次読み出させる、水平走査回路ともいわれる駆動回路である。
【００３０】
出力回路６０は、水平読み出し制御回路４０によって水平信号線ＨＳｉｇに読み出された列信号処理回路５０からの出力信号を固体撮像装置１の外部に出力する、例えば、出力アンプなどの回路である。
【００３１】
次に、固体撮像装置１の概観について説明する。固体撮像装置１は、複数の半導体基板を積層（接合）して構成する。図２は、本発明の第１の実施形態における固体撮像装置１の概略構成を示した概観図である。図２には、固体撮像装置１の機能を実現するためのそれぞれの回路要素を第１の半導体基板１００と第２の半導体基板２００との２つの半導体基板に分けて配置し、第１の半導体基板１００と第２の半導体基板２００とを、チップ接続電極３００によって接合する構成の固体撮像装置１の一例を示している。
【００３２】
固体撮像装置１では、それぞれの回路要素が、光が入射する第１の半導体基板１００、または第１の半導体基板１００に光が入射する側の面と反対側の面に積層される第２の半導体基板２００のいずれか一方の半導体基板に配置される。そして、固体撮像装置１では、それぞれの半導体基板に配置されたそれぞれの回路要素の信号線が、チップ接続電極３００によって電気的に接続される。チップ接続電極３００としては、例えば、蒸着法、めっき法で作製（形成）されるマイクロバンプなどを用いる。そして、固体撮像装置１では、第１の半導体基板１００に配置した回路要素と第２の半導体基板２００に配置した回路要素とが、チップ接続電極３００を介して信号の送受信を行う。
【００３３】
次に、固体撮像装置１に備える画素アレイ部１０に配置された画素１１について説明する。図３は、本発明の第１の実施形態の固体撮像装置１における画素アレイ部１０に配置された画素１１の構成の一例を示した回路図である。図３には、画素アレイ部１０内に４つの画素１１が、２行２列に２次元の行列状に配置されている状態の一例を示している。
【００３４】
それぞれの画素１１は、光電変換素子ＰＤと、転送トランジスタＭ１と、画素リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを備えている。画素１１は、画素制御回路３０から入力されたそれぞれの画素制御信号に応じて、入射した光を電気信号に変換した画素信号を、対応する画素信号出力線ＶＰｉｘに出力する。
【００３５】
図３においては、それぞれの画素制御信号の信号名に続く「−」の後に、対応する画素１１の行を表す数字を示している。例えば、１行目のそれぞれの画素１１を制御するための画素制御信号のそれぞれには、信号名に続く「−」の後に、１行目の画素１１を表す「１」を示している。また、図３においては、画素信号出力線ＶＰｉｘに続く「−」の後に、対応する画素１１の列を表す数字を示している。例えば、２列目のそれぞれの画素１１に対応する画素信号出力線ＶＰｉｘには、「−」の後に、２列目の画素１１を表す「２」を示している。以下の説明においては、それぞれの画素１１を代表して、画素アレイ部１０の１行目に配置された、１列目の画素１１について説明する。
【００３６】
光電変換素子ＰＤは、入射してきた光を光電変換して電荷信号を発生させ、発生させた電荷信号を蓄積するフォトダイオードである。
【００３７】
転送トランジスタＭ１は、画素制御回路３０から入力された画素制御信号φＴＸ−１に応じて、光電変換素子ＰＤが発生して蓄積した電荷信号を、増幅トランジスタＭ３のゲート端子に転送する。これにより、転送トランジスタＭ１によって転送された電荷信号が、増幅トランジスタＭ３のゲート端子に接続されたノードに付随する容量である不図示のノード容量に蓄積される。
【００３８】
増幅トランジスタＭ３は、転送トランジスタＭ１によってゲート端子に転送された電荷信号、すなわち、不図示のノード容量に蓄積された電荷信号に応じた信号電圧を、選択トランジスタＭ４に出力する。
【００３９】
画素リセットトランジスタＭ２は、画素制御回路３０から入力された画素制御信号φＲＳＴ−１に応じて、画素１１内の電荷信号を、電源電圧ＶＤＤにリセットする。
【００４０】
選択トランジスタＭ４は、画素制御回路３０から入力された画素制御信号φＳＥＬ−１に応じて、増幅トランジスタＭ３から出力される信号電圧を、画素１１の画素信号として画素信号出力線ＶＰｉｘに出力する。これにより、画素１１に備えた光電変換素子ＰＤが発生した電荷信号に応じた画素信号が、画素信号出力線ＶＰｉｘに読み出される。
【００４１】
このような構成によって、画素１１では、光電変換素子ＰＤが入射した光を光電変換した電荷信号に応じたそれぞれの信号電圧を、画素信号として画素信号出力線ＶＰｉｘに読み出す。より具体的には、固体撮像装置１では、画素制御回路３０が、画素アレイ部１０に備えたそれぞれの画素１１を行ごとに制御（駆動）し、それぞれの画素１１の画素信号を、対応する画素信号出力線ＶＰｉｘに読み出させる。
【００４２】
（回路要素の配置例）
次に、固体撮像装置１におけるそれぞれの回路要素の配置例（以下、「第１の配置例」という）について説明する。上述したように、固体撮像装置１では、それぞれの回路要素を、第１の半導体基板１００または第２の半導体基板２００のいずれか一方の半導体基板に配置する。図４は、本発明の第１の実施形態の固体撮像装置１に備える構成要素（回路要素）のそれぞれの半導体基板（第１の半導体基板１００および第２の半導体基板２００）への配置の一例（第１の配置例）を模式的に示した図である。図４の（ａ）には、第１の半導体基板１００に配置するそれぞれの構成要素（回路要素）を示し、図４の（ｂ）には、第２の半導体基板２００に配置するそれぞれの構成要素（回路要素）を示している。
【００４３】
図４の（ａ）に示したように、固体撮像装置１では、第１の半導体基板１００に、画素アレイ部１０を配置する。そして、第１の半導体基板１００では、図４の（ａ）に示したように、画素アレイ部１０内には、画素１１を２次元の行列状に複数配置する。なお、  図４の（ａ）には、複数の画素１１が、１０行１２列に２次元の行列状に配置されている画素アレイ部１０の一例を示している。
【００４４】
第１の半導体基板１００では、図４の（ａ）に示したように、それぞれの画素１１に、画素制御回路３０から出力される３つの画素制御信号（画素制御信号φＴＸ、画素制御信号φＲＳＴ、画素制御信号φＳＥＬ）を伝送するそれぞれの信号線（以下、「画素制御信号線Ｐｃｎｔ」という）が、行ごとに接続されている。つまり、第１の半導体基板１００では、同じ行に配置されたそれぞれの画素１１に共通する３つの画素制御信号線Ｐｃｎｔが、画素アレイ部１０の行方向（水平方向）に沿って配線されている。
【００４５】
また、第１の半導体基板１００では、図４の（ａ）に示したように、それぞれの画素１１には、対応する列信号処理回路５０に画素信号を出力するためのそれぞれの画素信号出力線ＶＰｉｘが、列ごとに接続されている。つまり、第１の半導体基板１００では、同じ列に配置されたそれぞれの画素１１に共通する画素信号出力線ＶＰｉｘが、画素アレイ部１０の列方向（垂直方向）に沿って配線されている。そして、それぞれの画素信号出力線ＶＰｉｘは、画素信号線接続領域ＦＰｓｉｇ内に形成された、第１の半導体基板１００と第２の半導体基板２００との間で画素信号出力線ＶＰｉｘを接続するためのチップ接続電極３００（以下、「画素信号線接続電極３１０」という）によって、電気的に接続する。これにより、画素アレイ部１０内のそれぞれの列に配置された画素１１が出力した画素信号が、対応する画素信号線接続電極３１０を介して第２の半導体基板２００に伝送され、対応する列信号処理回路５０に入力される。
【００４６】
また、図４の（ｂ）に示したように、固体撮像装置１では、第２の半導体基板２００に、制御信号生成回路２０、画素制御回路３０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０のそれぞれを配置する。このとき、固体撮像装置１では、第１の半導体基板１００において画素アレイ部１０が配置された領域の下側となる第２の半導体基板２００の領域、つまり、図２に示したように固体撮像装置１を構成して光が入射する側から見たときに、第１の半導体基板１００に配置された画素アレイ部１０の領域に重複する第２の半導体基板２００の領域（以下、「画素アレイ部直下領域ＦＰｄｏｗｎ」という）に、それぞれの構成要素を配置する。
【００４７】
そして、第１の配置例では、画素アレイ部直下領域ＦＰｄｏｗｎ内において画素制御回路３０を配置する領域を、画素アレイ部１０の行方向（水平方向）に沿った形状の領域とする。図４の（ｂ）に示した一例では、画素制御回路３０を配置する領域を、画素信号線接続領域ＦＰｓｉｇと反対側の位置において、画素アレイ部１０の行方向の幅を持った横に長い形状の領域にしている場合を示している。つまり、画素制御回路３０を配置する領域を、画素アレイ部直下領域ＦＰｄｏｗｎにおいて、画素信号線接続領域ＦＰｓｉｇと反対側で、画素アレイ部１０の行方向の辺に沿った領域にしている場合を示している。
【００４８】
なお、第２の半導体基板２００に配置するその他の構成要素、つまり、制御信号生成回路２０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０のそれぞれは、第２の半導体基板２００内でそれぞれの構成要素を接続する信号線の引き回しが容易になるような位置で、適切な形状の領域に配置する。
【００４９】
また、第１の配置例では、第２の半導体基板２００において、画素アレイ部１０の行方向（水平方向）に沿った形状の領域に配置した画素制御回路３０が出力するそれぞれの画素制御信号の信号線（画素制御信号線Ｐｃｎｔ）を、画素アレイ部１０の列方向（垂直方向）に沿って配線する。以下の説明においては、第１の半導体基板１００においてそれぞれの画素１１に画素制御信号を伝送するために行方向（水平方向）に沿って配線された画素制御信号線Ｐｃｎｔを、「水平画素制御信号線ＨＰｃｎｔ」といい、第２の半導体基板２００において画素制御回路３０から出力されたに画素制御信号を伝送するために列方向（垂直方向）に沿って配線された画素制御信号線Ｐｃｎｔを、「垂直画素制御信号線ＶＰｃｎｔ」といって区別する。なお、第２の半導体基板２００内でのそれぞれの画素制御信号線Ｐｃｎｔの配線に関する説明は、後述する。
【００５０】
そして、第１の配置例では、対応する水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとを、画素アレイ部直下領域ＦＰｄｏｗｎ内に形成された、第１の半導体基板１００と第２の半導体基板２００との間で画素制御信号を接続するためのチップ接続電極３００（以下、「画素制御信号線接続電極３２０」という）によって、電気的に接続する。つまり、第１の配置例では、それぞれの画素制御信号に対応する画素制御信号線接続電極３２０を、画素制御信号線接続領域内に配置する。
【００５１】
これにより、第１の配置例では、同じ行に配置されたそれぞれの画素１１を行ごとに制御（駆動）するために画素制御回路３０が出力した３つの画素制御信号（画素制御信号φＴＸ、画素制御信号φＲＳＴ、および画素制御信号φＳＥＬ）のそれぞれが、垂直画素制御信号線ＶＰｃｎｔ、画素制御信号線接続電極３２０、および水平画素制御信号線ＨＰｃｎｔによって伝送され、画素アレイ部１０内のそれぞれの画素１１に入力される。つまり、第１の配置例では、第２の半導体基板２００に配置された画素制御回路３０が出力した３つの画素制御信号のそれぞれが、垂直画素制御信号線ＶＰｃｎｔおよび画素制御信号線接続電極３２０によって第１の半導体基板１００に伝送され、さらに、水平画素制御信号線ＨＰｃｎｔによって第１の半導体基板１００内を伝送されてそれぞれの画素１１に入力される。
【００５２】
ここで、固体撮像装置１の第１の配置例における画素制御信号線接続電極３２０の配置について説明する。図５は、本発明の第１の実施形態の固体撮像装置１の第２の半導体基板２００におけるチップ接続電極（画素制御信号線接続電極３２０）の配置の一例を模式的に示した図である。図５には、図４の（ｂ）に示したように固体撮像装置１の構成要素（回路要素）を配置した第２の半導体基板２００における画素制御信号線接続電極３２０の配置の一例を示している。なお、図５には、図４の（ａ）に示したように画素アレイ部１０を配置した場合において、それぞれの画素１１に画素制御信号を伝送するために、第１の半導体基板１００内で画素アレイ部１０の行方向（水平方向）に沿って配線される水平画素制御信号線ＨＰｃｎｔを、点線で示している。
【００５３】
また、図５には、画素制御回路３０に備えられ、対応する行の画素１１に出力する画素制御信号を生成する複数の画素制御回路ユニット３０１を示している。それぞれの画素制御回路ユニット３０１は、画素１１から画素信号を読み出すタイミングを表す読み出しタイミング信号が入力されると、対応する行の画素１１の画素信号を画素信号出力線ＶＰｉｘに出力する（読み出す）ための３つの画素制御信号（画素制御信号φＴＸ、画素制御信号φＲＳＴ、画素制御信号φＳＥＬ）を生成して出力する。
【００５４】
図５に示した画素制御回路３０は、画素アレイ部１０に配置されたそれぞれの行の画素１１に対応する画素制御回路ユニット３０１が、画素１１の行の順番に順次並べられた構成である。そして、図５に示した構成の画素制御回路３０では、制御信号生成回路２０からの制御として、読み出しタイミング信号が初段の画素制御回路ユニット３０１に入力される。初段の画素制御回路ユニット３０１は、読み出しタイミング信号に応じて対応する行の画素１１を制御するための画素制御信号を生成して出力すると、入力された読み出しタイミング信号を、次の段の画素制御回路ユニット３０１に出力する。これにより、次段の画素制御回路ユニット３０１は、初段の画素制御回路ユニット３０１から入力された読み出しタイミング信号に応じて対応する行の画素１１を制御するための画素制御信号を生成して出力し、読み出しタイミング信号をさらに次の段の画素制御回路ユニット３０１に出力する。以降、後段の画素制御回路ユニット３０１は、前段の画素制御回路ユニット３０１から入力された読み出しタイミング信号に応じて対応する行の画素１１を制御するための画素制御信号を生成して出力すると共に、読み出しタイミング信号をさらに後段の画素制御回路ユニット３０１に出力する。
【００５５】
このような構成および動作によって、図５に示した画素制御回路３０は、画素１１からの画素信号の画素信号出力線ＶＰｉｘへの出力（読み出し）の制御を、画素アレイ部１０に配置された画素１１の行ごとに行う。言い換えれば、図５に示した画素制御回路３０の構成は、読み出しタイミング信号を後段の画素制御回路ユニット３０１に順次伝達（シフト）していく、いわゆる、シフトレジスタの構成である。
【００５６】
上述したように、画素制御回路３０から出力するそれぞれの画素制御信号を伝送する垂直画素制御信号線ＶＰｃｎｔは、第２の半導体基板２００内の画素アレイ部直下領域ＦＰｄｏｗｎ内において、画素アレイ部１０の列方向（垂直方向）に沿って配線される。つまり、図５に示したように、それぞれの画素制御回路ユニット３０１が生成した３つの画素制御信号のそれぞれは、対応する垂直画素制御信号線ＶＰｃｎｔによって、画素アレイ部１０の列方向（垂直方向）に沿って伝送される。
【００５７】
そして、第１の配置例では、図５に示したように、それぞれの垂直画素制御信号線ＶＰｃｎｔが対応する水平画素制御信号線ＨＰｃｎｔと交差する位置に、画素制御信号線接続電極３２０を配置する。これにより、固体撮像装置１では、それぞれの画素制御信号線接続電極３２０によって、対応する垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが電気的に接続される。
【００５８】
より具体的には、図５に示した構成の画素制御回路３０が、左側から右側に向かって順番に１行目、２行目、・・・・、１０行目に対応する画素制御回路ユニット３０１が並べられている構成であるとする。また、第１の半導体基板１００では、画素アレイ部１０に配置されたそれぞれの画素１１の行が、下側から上側に向かって１行目、２行目、・・・・、１０行目となっているものとする。
【００５９】
この構成の場合、１行目に対応する画素制御回路ユニット３０１が生成して出力した３つの画素制御信号のそれぞれに対応する垂直画素制御信号線ＶＰｃｎｔと、１行目の画素１１に対応する水平画素制御信号線ＨＰｃｎｔとが交差する位置に、１行目に対応する画素制御信号線接続電極３２０を配置（形成）する。この１行目に対応する画素制御信号線接続電極３２０によって、１行目に対応する垂直画素制御信号線ＶＰｃｎｔと、１行目に対応する水平画素制御信号線ＨＰｃｎｔとが電気的に接続される。
【００６０】
また、２行目に対応する画素制御回路ユニット３０１が生成して出力した３つの画素制御信号のそれぞれに対応する垂直画素制御信号線ＶＰｃｎｔと、２行目の画素１１に対応する水平画素制御信号線ＨＰｃｎｔとが交差する位置に、２行目に対応する画素制御信号線接続電極３２０を配置（形成）する。この２行目に対応する画素制御信号線接続電極３２０によって、２行目に対応する垂直画素制御信号線ＶＰｃｎｔと、２行目に対応する水平画素制御信号線ＨＰｃｎｔとが電気的に接続される。
【００６１】
以降、同様に、それぞれの行に対応する垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが交差する位置に、それぞれの行に対応する画素制御信号線接続電極３２０を配置（形成）することによって、それぞれの行に対応する垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが電気的に接続される。
【００６２】
これにより、第１の配置例では、図５に示したように、それぞれの行に対応する画素制御信号線接続電極３２０が、右斜め上方向にずれながら配置（形成）され、それぞれの行に対応する垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが電気的に接続される。
【００６３】
このように、固体撮像装置１では、それぞれの画素制御回路ユニット３０１が生成して出力し、対応する垂直画素制御信号線ＶＰｃｎｔによって伝送された３つの画素制御信号のそれぞれが、対応するそれぞれの画素制御信号線接続電極３２０を介して対応する水平画素制御信号線ＨＰｃｎｔに伝送されて、対応する画素１１に入力される。これにより、固体撮像装置１では、それぞれの行に配置された画素１１が、画素制御回路３０から出力されたそれぞれの画素制御信号に応じて画素信号を画素信号出力線ＶＰｉｘに出力し、画素信号線接続領域ＦＰｓｉｇ内に配置された画素信号線接続電極３１０を介して、対応する列信号処理回路５０に入力される。そして、水平読み出し制御回路４０がそれぞれの列信号処理回路５０がノイズ抑圧やＡＤ変換などの処理を行って出力する処理後の画素信号（出力信号）を列ごとに読み出し、それぞれの列の出力信号が順次、出力回路６０から固体撮像装置１の外部に出力される。
【００６４】
本発明の第１の実施形態によれば、入射した光を画素信号に変換する画素（画素１１）が２次元の行列状に複数配置された画素アレイ部（画素アレイ部１０）を有する第１の半導体基板（第１の半導体基板１００）と、第１の半導体基板１００に光が入射する側の面と反対側の面に積層され、各画素１１からの画素信号の読み出しを制御するための画素制御信号（例えば、画素制御信号φＴＸ、画素制御信号φＲＳＴ、画素制御信号φＳＥＬ）を出力する画素制御回路（画素制御回路３０）、および読み出された画素信号のそれぞれを処理した各出力信号（例えば、ノイズ抑圧、信号増幅、ＡＤ変換などの処理を行った画素信号）を出力する読み出し回路（水平読み出し制御回路４０と、列信号処理回路５０と、出力回路６０など）を配置した第２の半導体基板（第２の半導体基板２００）と、画素制御信号のそれぞれを伝送する画素制御信号線（画素制御信号線Ｐｃｎｔ）のそれぞれに対応し、対応する画素制御信号線Ｐｃｎｔを、第１の半導体基板１００と第２の半導体基板２００との間で電気的に接続する複数の接続電極（チップ接続電極３００、特に、画素制御信号線接続電極３２０）と、を備え、画素制御回路３０および読み出し回路（少なくとも、水平読み出し制御回路４０と列信号処理回路５０）は、光が入射する側から見たときに、第１の半導体基板１００において画素アレイ部１０が配置された領域に重複する画素直下領域（画素アレイ部直下領域ＦＰｄｏｗｎ）内に、概ね全ての回路要素が配置され、画素制御信号線接続電極３２０のそれぞれは、画素アレイ部直下領域ＦＰｄｏｗｎ内で、第１の半導体基板１００に配線された画素制御信号線Ｐｃｎｔである第１の画素制御信号線（水平画素制御信号線ＨＰｃｎｔ）と、第２の半導体基板２００に配線された画素制御信号線Ｐｃｎｔである第２の画素制御信号線（垂直画素制御信号線ＶＰｃｎｔ）とを電気的に接続し、画素制御回路３０は、画素アレイ部直下領域ＦＰｄｏｗｎにおいて、画素アレイ部１０に配置された画素１１の行方向の辺に沿って配置される、固体撮像装置（固体撮像装置１）が構成される。
【００６５】
また、本発明の第１の実施形態によれば、画素制御回路３０は、画素アレイ部１０に配置された画素１１のそれぞれの行ごとに対応し、対応する行のそれぞれの画素１１から画素信号を読み出すための画素制御信号を出力する複数の画素制御回路ユニット（画素制御回路ユニット３０１）、を備える、固体撮像装置１が構成される。
【００６６】
また、本発明の第１の実施形態によれば、画素制御回路ユニット３０１のそれぞれは、画素アレイ部１０に配置された画素１１の行方向に沿った領域内に、対応する画素１１の行の順番に順次並べられて配置され、水平画素制御信号線ＨＰｃｎｔは、同じ行に配置されたそれぞれの画素１１に共通して、画素アレイ部１０に配置された画素１１の行方向に沿って配線され、垂直画素制御信号線ＶＰｃｎｔは、対応する画素制御回路ユニット３０１が配置された位置から画素アレイ部１０に配置された画素１１の列方向に沿って配線され、画素制御信号線接続電極３２０のそれぞれは、対応する水平画素制御信号線ＨＰｃｎｔと対応する垂直画素制御信号線ＶＰｃｎｔとが交差する位置に配置される、固体撮像装置１が構成される。
【００６７】
上述したように、第１の実施形態の固体撮像装置１では、第１の配置例において示したように、画素アレイ部１０を第１の半導体基板１００に配置し、制御信号生成回路２０、画素制御回路３０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０を、第１の半導体基板１００に配置された画素アレイ部１０の下側となる第２の半導体基板２００の画素アレイ部直下領域ＦＰｄｏｗｎ内に配置する。このとき、第１の実施形態の固体撮像装置１では、第１の配置例において示したように、画素制御回路３０を配置する領域を、画素アレイ部１０の行方向（水平方向）に沿った形状の領域とし、画素制御回路３０が出力するそれぞれの画素制御信号に対応する垂直画素制御信号線ＶＰｃｎｔを、画素アレイ部１０の列方向（垂直方向）に沿って配線する。そして、第１の実施形態の固体撮像装置１では、第１の配置例において示したように、画素アレイ部直下領域ＦＰｄｏｗｎ内で、第１の半導体基板１００において画素アレイ部１０の行方向（水平方向）に沿って配線された水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとが交差する位置に配置（形成）した画素制御信号線接続電極３２０によって、垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとを電気的に接続する。
【００６８】
これにより、第１の実施形態の固体撮像装置１では、従来の固体撮像装置においていずれか一方のみしか配置することができなかった画素制御回路３０と列信号処理回路５０との両方を画素アレイ部１０の下側となる画素アレイ部直下領域ＦＰｄｏｗｎ内に配置すると共に、第２の半導体基板２００に配置した画素制御回路３０が出力したそれぞれの画素制御信号を、第１の半導体基板１００に配置された対応する画素１１に入力させることができる。このことにより、固体撮像装置１では、固体撮像装置１の投影面積を小型化することができる。より具体的には、固体撮像装置１の投影面積を、第１の半導体基板１００に配置した画素アレイ部１０の領域の大きさとほぼ同じ大きさにまで小型化することができる。
【００６９】
なお、図５に示した固体撮像装置１の第１の配置例におけるチップ接続電極（画素制御信号線接続電極３２０）の配置の一例では、それぞれの行に対応する画素制御信号線接続電極３２０を、右斜め上方向に移動する（ずれていく）ように配置（形成）する場合を示した。しかし、固体撮像装置１における画素制御信号線接続電極３２０の配置は、図５に示した配置に限定されるものではない。例えば、固体撮像装置１において、画素制御信号線接続電極３２０を、右斜め下方向に移動する（ずれていく）ように配置（形成）してもよい。
【００７０】
また、図５に示した固体撮像装置１の第１の配置例においては、各画素制御回路ユニット３０１に対する負荷が同じになるようにするために、垂直画素制御信号線ＶＰｃｎｔの配線の長さを同じ長さにしている場合を示した。しかし、固体撮像装置１における垂直画素制御信号線ＶＰｃｎｔの配線の長さは、図５に示した長さに限定されるものではなく、例えば、各画素制御回路ユニット３０１の垂直画素制御信号線ＶＰｃｎｔの配線の長さを、画素制御信号線接続電極３２０までの長さにしてもよい。この場合、各画素制御回路ユニット３０１ごとに垂直画素制御信号線ＶＰｃｎｔの負荷が変わることになるが、それぞれの画素制御回路ユニット３０１における出力駆動能力を垂直画素制御信号線ＶＰｃｎｔの配線の長さ（配線長）に合わせて調整してもよい。
【００７１】
また、図５に示した固体撮像装置１の第１の配置例における画素制御回路３０は、制御信号生成回路２０が出力した読み出しタイミング信号を後段の画素制御回路ユニット３０１に順次伝達（シフト）していくことによって、画素１１からの画素信号の画素信号出力線ＶＰｉｘへの読み出しを行ごとに制御する構成を示した。しかし、画素制御回路３０が画素１１を行ごとに制御する構成は、図５に示した構成、つまり、シフトレジスタの構成と異なる構成であってもよい。
【００７２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。なお、本発明の第２の実施形態における固体撮像装置（以下、「固体撮像装置２」という）の概観や概略構成、および画素の構成は、図１〜図３に示した第１の実施形態における固体撮像装置１の概観や概略構成、および画素の構成と同様である。従って、以下の説明においては、固体撮像装置２の構成要素において、第１の実施形態の固体撮像装置１の構成要素と同様の構成要素には、同一の符号を用い、それぞれの構成要素や動作に関する詳細な説明は省略する。
【００７３】
（回路要素の配置例）
次に、固体撮像装置２におけるそれぞれの回路要素の配置例（以下、「第２の配置例」という）について説明する。固体撮像装置２においても、第１の実施形態の固体撮像装置１と同様に、それぞれの回路要素を、第１の半導体基板１００または第２の半導体基板２００のいずれか一方の半導体基板に配置する。
【００７４】
なお、第２の配置例において第１の半導体基板１００に配置するそれぞれの構成要素（回路要素）およびそれぞれの信号線の配線は、図４の（ａ）に示した第１の実施形態の固体撮像装置１における第１の配置例と同様である。つまり、第２の配置例においても、第１の半導体基板１００には、画素アレイ部１０を配置し、水平画素制御信号線ＨＰｃｎｔおよび画素信号出力線ＶＰｉｘを同様に配線する。また、第２の配置例において第２の半導体基板２００に配置するそれぞれの構成要素（回路要素）およびそれぞれの信号線の配線は、図４の（ｂ）に示した第１の実施形態の固体撮像装置１における第１の配置例と同様である。つまり、第２の配置例においても、第２の半導体基板２００には、画素アレイ部直下領域ＦＰｄｏｗｎ内に制御信号生成回路２０、画素制御回路３０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０のそれぞれを配置し、垂直画素制御信号線ＶＰｃｎｔを同様に配線する。このとき、第２の配置例においても、画素制御回路３０は、図４の（ｂ）に示した第１の実施形態の固体撮像装置１における第１の配置例と同様に、画素アレイ部直下領域ＦＰｄｏｗｎにおいて、画素信号線接続領域ＦＰｓｉｇと反対側で、画素アレイ部１０の行方向の辺に沿った、画素アレイ部１０の行方向の幅を持った横に長い形状の領域に配置する。
【００７５】
また、第２の配置例においても、第１の実施形態の固体撮像装置１における第１の配置例と同様に、画素信号線接続領域ＦＰｓｉｇに形成された画素信号線接続電極３１０によって、第１の半導体基板１００と第２の半導体基板２００との間で画素信号出力線ＶＰｉｘを接続する。また、第２の配置例においても、第１の実施形態の固体撮像装置１における第１の配置例と同様に、画素アレイ部直下領域ＦＰｄｏｗｎ内に形成された画素制御信号線接続電極３２０によって、第２の半導体基板２００に配置された画素制御回路３０が出力した３つの画素制御信号のそれぞれを、第１の半導体基板１００に配置された対応する画素１１のそれぞれに接続する。
【００７６】
従って、固体撮像装置２における第２の配置例の説明においては、第１の半導体基板１００および第２の半導体基板２００のそれぞれにおける構成要素（回路要素）の配置、およびそれぞれの信号線の配線に関する詳細な説明は省略する。
【００７７】
固体撮像装置２における第２の配置例では、第１の半導体基板１００と第２の半導体基板２００との間で水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとを電気的に接続する画素制御信号線接続電極３２０の配置が、図５に示した第１の実施形態の固体撮像装置１における第１の配置例と異なる。従って、第２の配置例の説明においては、画素制御信号線接続電極３２０の配置について説明する。
【００７８】
図６は、本発明の第２の実施形態の固体撮像装置２の第２の半導体基板２００におけるチップ接続電極（画素制御信号線接続電極３２０）の配置の一例を模式的に示した図である。図６には、図５に示した第１の実施形態の固体撮像装置１における第１の配置例と同様に、第２の半導体基板２００における画素制御信号線接続電極３２０の配置の一例を示している。なお、図６にも、図５に示した第１の実施形態の固体撮像装置１における第１の配置例と同様に、それぞれの画素１１に画素制御信号を伝送するために、第１の半導体基板１００内で画素アレイ部１０の行方向（水平方向）に沿って配線される水平画素制御信号線ＨＰｃｎｔを、点線で示している。
【００７９】
なお、固体撮像装置２では、画素制御回路３０の構成が、第１の実施形態の固体撮像装置１に備えていた画素制御回路３０の構成と異なる。以下の説明においては、固体撮像装置２に備える画素制御回路３０を、「画素制御回路３１」という。図６には、画素制御回路３１に備えられ、対応する行の画素１１に出力する画素制御信号を生成する複数の画素制御回路ユニット３１１を示している。
【００８０】
画素制御回路３１は、画素信号を読み出す画素１１の行を示す読み出しアドレス信号をデコードしてアドレス値を判定し、判定したアドレス値に対応する行の画素１１を制御するための３つの画素制御信号（画素制御信号φＴＸ、画素制御信号φＲＳＴ、画素制御信号φＳＥＬ）を出力する構成である。言い換えれば、画素制御回路３１は、読み出しアドレス信号をデコードする、いわゆる、アドレスデコーダの構成である。このため、画素制御回路３１には、図６に示したように、制御信号生成回路２０からの制御として、読み出しアドレス信号線Ａｄｄによって伝送された読み出しアドレス信号が、それぞれの画素制御回路ユニット３１１に入力されている。
【００８１】
画素制御回路ユニット３１１のそれぞれには、画素信号を読み出す画素１１の行を示す互いに異なるアドレス値が予め定められており、入力された読み出しアドレス信号をデコードし、読み出しアドレス信号が表すアドレス値が予め定められたアドレス値である場合に、対応する行の画素１１から画素信号を画素信号出力線ＶＰｉｘに出力する（読み出す）ための３つの画素制御信号を生成して出力する。画素制御回路３１では、それぞれの画素制御回路ユニット３１１が、入力された読み出しアドレス信号をデコードしてアドレス値を判定し、読み出しアドレス信号が表すアドレス値に対応するいずれかの画素制御回路ユニット３１１が、３つの画素制御信号を生成して出力する。図６には、それぞれの画素制御回路ユニット３１１の符号に続く「−」の後に、対応する画素１１の行を表す数字を示している。例えば、１行目のそれぞれの画素１１を制御するための画素制御回路ユニット３１１は、符号に続く「−」の後に、１行目の画素１１を表す「１」を示して、「画素制御回路ユニット３１１−１」と表している。
【００８２】
画素制御回路３１では、画素アレイ部１０に配置された隣接する行の画素１１に対応する画素制御回路ユニット３１１同士が互いに隣接しないように、それぞれの画素制御回路ユニット３１１が並べられる。すなわち、画素制御回路３１に備える画素制御回路３１では、それぞれの行の画素１１に対応する画素制御回路ユニット３１１が、画素１１の行の順番とならないように並べられる。この画素制御回路３１における画素制御回路ユニット３１１の並べ方は、画素制御回路３１が、図５に示したシフトレジスタの構成の画素制御回路３０のように読み出しタイミング信号を順次伝達（シフト）して行かなくてもよい構成であるため実施することができる。つまり、画素制御回路３１は、上述したように、それぞれの画素制御回路ユニット３１１が読み出しアドレス信号をデコードした結果のアドレス値によって、画素アレイ部１０に配置されたそれぞれの画素１１を行ごとに制御することができる構成であるため実施することができる並べ方である。画素制御回路３１では、画素１１の行の順番とならないように画素制御回路ユニット３１１が並べられている場合であっても、制御信号生成回路２０が、画素１１を行ごとに順次制御する読み出しアドレス信号（例えば、アドレス値が１つずつ増加する読み出しアドレス信号）を出力することによって、画素制御回路３１は、それぞれの画素１１を行ごとに順次制御することができる。
【００８３】
図６には、左側から右側に向かって１行目、６行目、２行目、・・・・に対応する画素制御回路ユニット３１１が並べられている構成の画素制御回路３１を示している。画素制御回路３１がこのような構成のであっても、制御信号生成回路２０が、１行目、２行目、・・・・、１０行目を順番に表す読み出しアドレス信号を出力することによって、画素制御回路３１は、１行目、２行目、・・・・、１０行目の画素１１を行ごとに順番に制御するための画素制御信号を順次出力することができる。これは、それぞれの画素制御回路ユニット３１１が、画素制御回路３１内に配置された位置に関係なく、入力された読み出しアドレス信号をデコードした結果のアドレス値が、画素制御回路ユニット３１１自身が対応している画素１１の行を表している場合に、対応する行の画素１１を制御するための画素制御信号を生成して出力するからである。
【００８４】
このような構成および動作によって、図６に示した画素制御回路３１は、画素１１からの画素信号の画素信号出力線ＶＰｉｘへの出力（読み出し）の制御を、画素アレイ部１０に配置された画素１１の行ごとに行う。
【００８５】
上述したように、第２の配置例においても、画素制御回路３１から出力するそれぞれの画素制御信号を伝送する垂直画素制御信号線ＶＰｃｎｔは、第１の実施形態の固体撮像装置１における第１の配置例と同様に、第２の半導体基板２００内の画素アレイ部直下領域ＦＰｄｏｗｎ内において、画素アレイ部１０の列方向（垂直方向）に沿って配線される。つまり、第２の配置例においても、図６に示したように、それぞれの画素制御回路ユニット３１１が生成した３つの画素制御信号のそれぞれは、対応する垂直画素制御信号線ＶＰｃｎｔによって、画素アレイ部１０の列方向（垂直方向）に沿って伝送される。
【００８６】
そして、第２の配置例でも、第１の実施形態の固体撮像装置１における第１の配置例と同様に、それぞれの垂直画素制御信号線ＶＰｃｎｔが対応する水平画素制御信号線ＨＰｃｎｔと交差する位置で、垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとを電気的に接続する。
【００８７】
このとき、第２の配置例では、図６に示したように、垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが交差する位置と異なる位置に、画素制御信号線接続電極３２０を配置してもよい。つまり、第２の配置例では、画素制御信号線接続電極３２０を、必ず垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが交差する位置に配置しなくてもよい。第２の配置例では、それぞれの画素制御回路ユニット３１１が生成した３つの画素制御信号の内、少なくとも２つの画素制御信号に対応する画素制御信号線接続電極３２０を、水平画素制御信号線ＨＰｃｎｔに沿って、画素アレイ部１０の行方向（水平方向）に移動した（ずらした）位置に配置する。この場合でも、第２の配置例では、それぞれの画素制御信号線接続電極３２０によって、対応する垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが電気的に接続される。
【００８８】
例えば、図６において一点鎖線の丸で囲んだ範囲Ｒの位置における画素制御信号線接続電極３２０の配置について考える。より具体的には、６行目の画素１１に対応する画素制御回路ユニット３１１−６が生成して出力した３つの画素制御信号を伝送する３つの垂直画素制御信号線ＶＰｃｎｔのそれぞれを、対応する水平画素制御信号線ＨＰｃｎｔに電気的に接続するための画素制御信号線接続電極３２０の配置について考える。
【００８９】
画素制御回路ユニット３１１−６に対応する３つの垂直画素制御信号線ＶＰｃｎｔのそれぞれは、６行目の画素１１に対応する水平画素制御信号線ＨＰｃｎｔと交差する位置で、それぞれの画素制御信号線接続電極３２０によって電気的に接続される。このとき、３つの垂直画素制御信号線ＶＰｃｎｔの内、２つの垂直画素制御信号線ＶＰｃｎｔを対応する水平画素制御信号線ＨＰｃｎｔと接続するそれぞれの画素制御信号線接続電極３２０は、水平画素制御信号線ＨＰｃｎｔに沿って画素アレイ部１０の行方向（水平方向）に移動した（ずらした）位置に配置（形成）する。これにより、第２の配置例では、隣接して配置（形成）されたそれぞれの画素制御信号線接続電極３２０の間隔、つまり、画素制御信号線接続電極３２０間のピッチを、垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが交差する位置に画素制御信号線接続電極３２０を配置（形成）する場合よりも広くすることができる。つまり、第２の配置例では、それぞれの画素制御信号線接続電極３２０間のピッチを、図５に示した固体撮像装置１の第１の配置例における画素制御信号線接続電極３２０間のピッチよりも広くすることができる。
【００９０】
それぞれの画素制御信号線接続電極３２０間のピッチを広げることにより、第２の配置例では、固体撮像装置２を製造する際の画素制御信号線接続電極３２０による垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとの接続の信頼性を、第１の実施形態の固体撮像装置１における第１の配置例よりも向上させることができる。
【００９１】
なお、図６において垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとが交差する位置に示した黒塗りの丸は、画素制御信号線接続電極３２０の位置を移動させる（ずらす）ための配線（図６における太い実線）と、画素アレイ部１０の列方向（垂直方向）に沿って配線された垂直画素制御信号線ＶＰｃｎｔとが接続される位置を表している。
【００９２】
ここで、図６において一点鎖線の丸で囲んだ範囲Ｒの位置における固体撮像装置２の構造について説明する。図７は、本発明の第２の実施形態の固体撮像装置２におけるチップ接続電極（画素制御信号線接続電極３２０）の周辺の構造の一例を模式的に示した図である。図７には、第２の半導体基板２００において垂直画素制御信号線ＶＰｃｎｔを配線（形成）する配線層よりも上部の配線層を使用して、それぞれの画素制御信号線接続電極３２０を形成する位置を画素アレイ部１０の行方向（水平方向）に移動させる（ずらす）構造の一例を示している。
【００９３】
図７に示したように、固体撮像装置２の第２の配置例では、第２の半導体基板２００において、垂直画素制御信号線ＶＰｃｎｔを配線（形成）する配線層よりも上部の配線層に、それぞれの画素制御信号線接続電極３２０を形成する位置を画素アレイ部１０の行方向（水平方向）に移動させる（ずらす）ためのチップ接続電極移動用信号線ＭＷを形成する。なお、チップ接続電極移動用信号線ＭＷも、画素制御信号の信号線（画素制御信号線Ｐｃｎｔ）の構成する信号線の一部である。そして、第２の配置例では、第２の半導体基板２００において、異なる配線層同士を接続する、いわゆる、ＶＩＡやコンタクトなどといわれる基板内接続電極ＴＨによって、対応する垂直画素制御信号線ＶＰｃｎｔとチップ接続電極移動用信号線ＭＷとを接続する。このような構造によって、第２の半導体基板２００では、垂直画素制御信号線ＶＰｃｎｔと、対応する画素制御信号線接続電極３２０とが、基板内接続電極ＴＨおよびチップ接続電極移動用信号線ＭＷを介して接続される。
【００９４】
なお、それぞれの画素制御信号線接続電極３２０を形成する位置を画素アレイ部１０の行方向（水平方向）に移動させる（ずらす）方向は、同じ方向に限定されるものではない。例えば、図６に示したように、画素制御信号線接続電極３２０が対応する画素１１の行ごとに、移動させる（ずらす）方向が異なってもよい。つまり、それぞれの画素制御信号線接続電極３２０間のピッチを広げることができれば、画素制御信号線接続電極３２０を形成する位置をいずれの行方向（水平方向）に移動してもよい（ずらしてもよい）。
【００９５】
そして、第２の配置例では、上述したように、第１の半導体基板１００に配線（形成）した水平画素制御信号線ＨＰｃｎｔと画素制御信号線接続電極３２０とを接続することによって、水平画素制御信号線ＨＰｃｎｔと第２の半導体基板２００に配線（形成）した垂直画素制御信号線ＶＰｃｎｔとを接続する。
【００９６】
このような構造によって、固体撮像装置２では、画素制御回路３１に備えたそれぞれの画素制御回路ユニット３１１が生成して出力した３つの画素制御信号のそれぞれが、対応する垂直画素制御信号線ＶＰｃｎｔからそれぞれの基板内接続電極ＴＨ、チップ接続電極移動用信号線ＭＷ、および画素制御信号線接続電極３２０を介して対応する水平画素制御信号線ＨＰｃｎｔに伝送されて、それぞれの画素１１に入力される。これにより、固体撮像装置２においても、第１の実施形態の固体撮像装置１と同様に、それぞれの行に配置された画素１１が、画素制御回路３１から出力されたそれぞれの画素制御信号に応じて画素信号を画素信号出力線ＶＰｉｘに出力し、画素信号線接続領域ＦＰｓｉｇ内に配置された画素信号線接続電極３１０を介して、対応する列信号処理回路５０に入力される。そして、水平読み出し制御回路４０がそれぞれの列信号処理回路５０がノイズ抑圧やＡＤ変換などの処理を行って出力する処理後の画素信号（出力信号）を列ごとに読み出し、それぞれの列の出力信号が順次、出力回路６０から固体撮像装置２の外部に出力される。
【００９７】
本発明の第２の実施形態によれば、画素制御回路ユニット（画素制御回路ユニット３１１）のそれぞれは、互いに異なるアドレス値が予め定められており、入力されたアドレス信号（読み出しアドレス信号）をデコードし、読み出しアドレス信号が予め定められたアドレス値を表している場合に画素制御信号を出力するアドレスデコーダで構成されている、固体撮像装置（固体撮像装置２）が構成される。
【００９８】
また、本発明の第２の実施形態によれば、画素制御回路ユニット３１１のそれぞれは、画素アレイ部１０に配置された画素（画素１１）の行方向に沿った領域内に、隣接する行の画素１１に対応する画素制御回路ユニット３１１同士が互いに隣接しないように並べられて配置され、第１の画素制御信号線（水平画素制御信号線ＨＰｃｎｔ）は、同じ行に配置されたそれぞれの画素１１に共通して、画素アレイ部１０に配置された画素１１の行方向に沿って配線され、第２の画素制御信号線（垂直画素制御信号線ＶＰｃｎｔ）は、対応する画素制御回路ユニット３１１が配置された位置から画素アレイ部１０に配置された画素１１の列方向に沿って配線され、接続電極（チップ接続電極３００、特に、画素制御信号線接続電極３２０）のそれぞれは、対応する水平画素制御信号線ＨＰｃｎｔと対応する垂直画素制御信号線ＶＰｃｎｔとが交差する位置に配置される、固体撮像装置２が構成される。
【００９９】
また、本発明の第２の実施形態によれば、垂直画素制御信号線ＶＰｃｎｔは、対応する水平画素制御信号線ＨＰｃｎｔと交差する位置から、画素アレイ部１０に配置された画素１１の行方向に沿って対応する画素制御信号線接続電極３２０を配置する位置を移動させるように配線された第３の画素制御信号線（基板内接続電極ＴＨおよびチップ接続電極移動用信号線ＭＷ）を含み、画素制御信号線接続電極３２０のそれぞれは、基板内接続電極ＴＨおよびチップ接続電極移動用信号線ＭＷによって移動された位置で、対応する水平画素制御信号線ＨＰｃｎｔと電気的に接続する、固体撮像装置２が構成される。
【０１００】
上述したように、第２の実施形態の固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、画素アレイ部１０を第１の半導体基板１００に配置し、制御信号生成回路２０、画素制御回路３１、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０を、第１の半導体基板１００に配置された画素アレイ部１０の下側となる第２の半導体基板２００の画素アレイ部直下領域ＦＰｄｏｗｎ内に配置する。このとき、固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、画素制御回路３１を配置する領域を、画素アレイ部１０の行方向（水平方向）に沿った形状の領域とし、画素制御回路３１が出力するそれぞれの画素制御信号に対応する垂直画素制御信号線ＶＰｃｎｔを、画素アレイ部１０の列方向（垂直方向）に沿って配線する。
【０１０１】
そして、第２の実施形態の固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、画素アレイ部直下領域ＦＰｄｏｗｎ内で、第１の半導体基板１００において画素アレイ部１０の行方向（水平方向）に沿って配線された水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとを、画素制御信号線接続電極３２０によって電気的に接続する。このとき、第２の実施形態の固体撮像装置２では、水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとが交差する位置から画素アレイ部１０の行方向（水平方向）に移動した（ずらした）位置に画素制御信号線接続電極３２０を配置（形成）することによって、それぞれの画素制御信号線接続電極３２０間のピッチを広げる。
【０１０２】
これにより、第２の実施形態の固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、画素制御回路３１と列信号処理回路５０との両方を画素アレイ部１０の下側となる画素アレイ部直下領域ＦＰｄｏｗｎ内に配置することによって、固体撮像装置２の投影面積を小型化することができる。しかも、第２の実施形態の固体撮像装置２では、水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとを電気的に接続する画素制御信号線接続電極３２０を配置（形成）する際のピッチを広げることによって、第１の半導体基板１００と第２の半導体基板２００とを積層（接合）する際の信頼性を、第１の実施形態の固体撮像装置１よりも向上させることができる。このことにより、第２の実施形態の固体撮像装置２では、固体撮像装置２の製造の歩留まりを、第１の実施形態の固体撮像装置１よりも向上させることができる。
【０１０３】
なお、図６に示した固体撮像装置２の第２の配置例におけるチップ接続電極（画素制御信号線接続電極３２０）の配置の一例では、隣り合う行の画素１１に対応する画素制御回路ユニット３１１の間に、隣り合わない行の画素１１に対応する画素制御回路ユニット３１１を配置した構成を示した。より具体的には、１行目に対応する画素制御回路ユニット３１１−１と、この画素制御回路ユニット３１１−１に隣り合う２行目に対応する画素制御回路ユニット３１１−２との間に、隣り合わない６行目に対応する画素制御回路ユニット３１１−６を配置した構成を示した。しかし、固体撮像装置２においてそれぞれの画素制御回路ユニット３１１を配置する順番、つまり、画素制御回路３１内で画素制御回路ユニット３１１を配置する順番は、図６に示した配置に限定されるものではない。例えば、隣り合う行の画素１１に対応する画素制御回路ユニット３１１の間に、互いに隣り合わない行の画素１１に対応する複数の画素制御回路ユニット３１１を配置した構成にしてもよい。より具体的には、画素制御回路ユニット３１１−１と画素制御回路ユニット３１１−２との間に、互いに隣り合わない４行目に対応する画素制御回路ユニット３１１−４、７行目に対応する画素制御回路ユニット３１１−７、９行目に対応する画素制御回路ユニット３１１−９などを配置した構成にしてもよい。
【０１０４】
また、図６に示した固体撮像装置２の第２の配置例における画素制御回路３１は、図４および図５に示した固体撮像装置１の第１の配置例における画素制御回路３０と同様に、画素アレイ部１０の行方向の幅を持った横に長い形状の領域に配置し、画素アレイ部直下領域ＦＰｄｏｗｎ内に形成された画素制御信号線接続電極３２０によって、水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとを電気的に接続する構成を示した。しかし、画素制御回路３１は、横に長い形状ではあるものの、画素アレイ部１０の行方向の幅よりも狭い幅の領域内に配置することができる場合もある。この場合には、画素制御回路３１に備えた画素制御回路ユニット３１１が出力する３つの画素制御信号のそれぞれに対応する垂直画素制御信号線ＶＰｃｎｔの間隔（ピッチ）は狭くなると考えられる。しかし、固体撮像装置２においては、図７に示した構造によって、それぞれの画素制御信号線接続電極３２０間の間隔（ピッチ）を広げることができるため、狭い幅の領域内に画素制御回路３１を配置することができる。
【０１０５】
（第１の変形例）
ここで、画素制御回路３１を画素アレイ部１０の行方向の幅よりも狭い幅の領域内に配置した場合における第２の配置例を、第１の変形例として説明する。なお、第１の変形例では、画素制御回路３１を配置する領域の幅が狭くなる以外は、第１の半導体基板１００および第２の半導体基板２００に配置するそれぞれの構成要素（回路要素）およびそれぞれの信号線の配線は、第２の配置例、つまり、図４の（ａ）および図４の（ｂ）に示した第１の実施形態の固体撮像装置１における第１の配置例と同様である。従って、第１の変形例の説明においても、第１の半導体基板１００および第２の半導体基板２００のそれぞれにおける構成要素（回路要素）の配置、およびそれぞれの信号線の配線に関する詳細な説明は省略し、画素制御信号線接続電極３２０の配置について説明する。
【０１０６】
図８は、本発明の第２の実施形態の固体撮像装置２の第２の半導体基板２００におけるチップ接続電極（画素制御信号線接続電極３２０）の配置の別の一例（第１の変形例）を模式的に示した図である。図８には、図６に示した第２の配置例と同様に、第２の半導体基板２００における画素制御信号線接続電極３２０の配置の一例を示している。なお、図８にも、図６に示した第２の配置例と同様に、それぞれの画素１１に画素制御信号を伝送するために、第１の半導体基板１００内で画素アレイ部１０の行方向（水平方向）に沿って配線される水平画素制御信号線ＨＰｃｎｔを、点線で示している。また、図８にも、図６に示した第２の配置例と同様に、画素制御回路３１に備えるそれぞれの画素制御回路ユニット３１１を、対応する画素１１を表す、続く「−」の後に続く対応する画素１１の行を表す数字と共に示している。
【０１０７】
第１の変形例においても、画素制御回路３１に備えるそれぞれの画素制御回路ユニット３１１は、隣接する行の画素１１に対応する画素制御回路ユニット３１１同士が互いに隣接しないように並べられる。図８には、左側から右側に向かって１行目、４行目、７行目、９行目、２行目、５行目、８行目、１０行目、３行目、および６行目に対応する画素制御回路ユニット３１１が順次並べられている構成の画素制御回路３１を示している。
【０１０８】
また、第１の変形例では、画素制御回路３１が、画素アレイ部１０の行方向の幅よりも狭い幅の領域内に配置される。図８には、画素制御回路３１を配置する領域を、画素信号線接続領域ＦＰｓｉｇと反対側の位置において、画素アレイ部１０の行方向に沿った中央の位置に配置している場合を示している。
【０１０９】
そして、第１の変形例においても、第２の配置例と同様に、それぞれの画素制御信号線接続電極３２０間のピッチを広げるために、画素制御信号線接続電極３２０の位置を行方向（水平方向）に移動した（ずらした）位置に配置（形成）し、第２の半導体基板２００に配置された画素制御回路３１が出力した３つの画素制御信号のそれぞれを、第１の半導体基板１００に配置された対応する画素１１のそれぞれに接続する。このため、第１の変形例では、図８に示したように、水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとを接続する画素制御信号線接続電極３２０が配置（形成）される領域の範囲における行方向の幅も、画素アレイ部直下領域ＦＰｄｏｗｎにおける行方向の幅よりも狭い幅になる。
【０１１０】
このような、画素アレイ部１０の行方向の幅よりも狭い幅の領域内に配置する画素制御回路３１の構成であっても、制御信号生成回路２０が、画素１１を行ごとに順次制御する読み出しアドレス信号を出力することによって、画素制御回路３１は、それぞれの画素１１を行ごとに順次制御することができる。つまり、第１の変形例においても、固体撮像装置２は、第２の配置例と同様に動作する。
【０１１１】
なお、第１の変形例では、固体撮像装置２に備えるそれぞれの構成要素を、第１の実施形態の固体撮像装置１と同様にしてもよい。つまり、第１の変形例では、固体撮像装置２に備えたアドレスデコーダの構成である画素制御回路３１の代わりに、シフトレジスタの構成である画素制御回路３０を備える構成にしてもよい。
【０１１２】
本発明の第２の実施形態の第１の変形例によれば、画素制御回路ユニット（画素制御回路ユニット３１１）のそれぞれは、画素アレイ部１０に配置された画素（画素１１）の行方向の幅よりも狭い幅の領域内に並べられて配置される、固体撮像装置（固体撮像装置２）が構成される。
【０１１３】
上述したように、固体撮像装置２における第１の変形例でも、画素制御信号線接続電極３２０を行方向（水平方向）に移動させた（ずらした）位置に配置（形成）することによって、第１の半導体基板１００と第２の半導体基板２００とを積層（接合）する際の信頼性を向上と、固体撮像装置２の投影面積の小型化を実現することができる。しかも、第１の変形例の固体撮像装置２では、画素制御回路３１を画素アレイ部１０の行方向の幅よりも狭い幅の領域内に配置することによって、画素制御信号線接続電極３２０が配置（形成）される領域の範囲における行方向の幅が狭くなる。このため、第１の変形例の固体撮像装置２では、画素アレイ部直下領域ＦＰｄｏｗｎにおいて画素制御信号線接続電極３２０が配置（形成）される範囲以外の空いた領域を、例えば、固体撮像装置２において他の構成要素を配置するための領域や、他の信号線同士を接続する配線を形成する領域など、水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとを接続する以外の他の目的を実現するための領域として使用することができる。
【０１１４】
なお、図８に示した固体撮像装置２の第２の配置例における第１の変形例では、画素制御回路３１を配置する領域を、画素信号線接続領域ＦＰｓｉｇと反対側の位置において、画素アレイ部１０の行方向に沿った中央部に配置した場合を示した。しかし、画素制御信号線接続電極３２０が配置（形成）される範囲以外の空いた領域を、より有効に使用するためには、画素制御回路３１を配置する領域を画素アレイ部１０の行方向に沿った中央部に配置するよりも、画素アレイ部１０の行方向に沿ったいずれかの端、つまり、中央部以外に寄せた位置に配置する方がよいとも考えられる。
【０１１５】
（第２の変形例）
ここで、画素アレイ部１０の行方向の幅よりも狭い幅で配置する画素制御回路３１の領域を、画素アレイ部１０の行方向に沿った中央部以外の位置に寄せて配置した場合の第２の配置例を、第２の変形例として説明する。図９は、本発明の第２の実施形態の固体撮像装置２の第２の半導体基板２００におけるチップ接続電極（画素制御信号線接続電極３２０）の配置のさらに別の一例（第２の変形例）を模式的に示した図である。図９には、図８に示した固体撮像装置２における第１の変形例と同様に、第２の半導体基板２００における画素制御信号線接続電極３２０の配置の一例を示している。
【０１１６】
第２の変形例では、画素アレイ部１０の行方向の幅よりも狭い幅の画素制御回路３１を配置する領域を、画素信号線接続領域ＦＰｓｉｇと反対側の位置において、画素アレイ部１０の行方向の左側に寄せた位置（画素アレイ部１０において１行目で１列目の画素１１が配置されている側の位置）に配置している場合を示している。
【０１１７】
第２の変形例においても、第１の半導体基板１００および第２の半導体基板２００に配置する構成要素（回路要素）および信号線の配線や、画素制御回路３１内の画素制御回路ユニット３１１の配置、画素制御信号線接続電極３２０の配置、つまり、画素制御信号線接続電極３２０間のピッチの広げ方は、第１の変形例と同様に考えることができる。そして、第２の変形例においても、固体撮像装置２は、第１の変形例と同様に動作する。
【０１１８】
なお、第２の変形例でも、第１の変形例と同様に、固体撮像装置２に備えるそれぞれの構成要素を、第１の実施形態の固体撮像装置１と同様にしてもよい。つまり、画素アレイ部１０の行方向に沿った中央部以外の位置に寄せて、画素アレイ部１０の行方向の幅よりも狭い幅で画素制御回路３１を配置する場合でも、固体撮像装置２を、アドレスデコーダの構成である画素制御回路３１の代わりに、シフトレジスタの構成である画素制御回路３０を備える構成にしてもよい。
【０１１９】
本発明の第２の実施形態の第２の変形例によれば、画素制御回路ユニット（画素制御回路ユニット３１１）のそれぞれが配置される狭い幅の領域は、画素アレイ部１０に配置された画素（画素１１）の行方向におけるいずれか一方または両方の端に寄せて配置される、固体撮像装置（固体撮像装置２）が構成される。
【０１２０】
上述したように、固体撮像装置２における第２の変形例でも、第２の配置例や第１の変形例と同様に、第１の半導体基板１００と第２の半導体基板２００とを積層（接合）する際の信頼性の向上と、固体撮像装置２の投影面積の小型化を実現することができる。しかも、第２の変形例では、画素制御回路３１を配置する領域を画素アレイ部１０の行方向の左側に寄せた位置にしているため、画素制御信号線接続電極３２０が配置（形成）される範囲以外の空いた領域を、第１の変形例よりもより有効に使用することができる。
【０１２１】
なお、図９に示した固体撮像装置２の第２の配置例における第２の変形例では、画素制御回路３１を配置する領域を、画素アレイ部１０の行方向の左側に寄せた位置にすることによって、画素制御回路３１の領域を中央部以外の位置に寄せて配置する場合を示した。しかし、画素制御回路３１の領域を中央部以外の位置に寄せて配置する方法は、他の方法であってもよい。例えば、画素制御回路３１を配置する領域を、画素アレイ部１０の行方向の右側に寄せた位置に配置した場合であっても、同様の効果を得ることができる。また、例えば、画素制御回路３１を配置する領域を２つに分け、一方の領域を画素アレイ部１０の行方向の左側に、他方の領域を画素アレイ部１０の行方向の右側に、それぞれ寄せた位置に配置した場合であっても、同様の効果を得ることができる。
【０１２２】
なお、第２の実施形態の固体撮像装置２においても、第１の実施形態の固体撮像装置１と同様に、各画素制御回路ユニット３１１に対する負荷が同じになるようにするために、垂直画素制御信号線ＶＰｃｎｔの配線の長さを同じ長さにしている場合を示した。しかし、第２の実施形態の固体撮像装置２においても、第１の実施形態の固体撮像装置１と同様に、垂直画素制御信号線ＶＰｃｎｔの配線の長さは、図６、図８、および図９に示した長さに限定されるものではなく、例えば、各画素制御回路ユニット３１１の垂直画素制御信号線ＶＰｃｎｔの配線の長さを、画素制御信号線接続電極３２０までの長さにしてもよい。この場合、第２の実施形態の固体撮像装置２においても、各画素制御回路ユニット３１１ごとに垂直画素制御信号線ＶＰｃｎｔの負荷が変わることになるが、それぞれの画素制御回路ユニット３１１における出力駆動能力を、第１の実施形態の固体撮像装置１と同様に、垂直画素制御信号線ＶＰｃｎｔの配線長に合わせて調整してもよい。
【０１２３】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。なお、本発明の第３の実施形態における固体撮像装置（以下、「固体撮像装置３」という）の概観や概略構成、および画素の構成は、図１〜図３に示した第１の実施形態における固体撮像装置１の概観や概略構成、および画素の構成と同様である。また、固体撮像装置３に備えたそれぞれの構成要素の動作も、第１の実施形態の固体撮像装置１に備えたそれぞれの構成要素の動作と同様である。従って、以下の説明においては、固体撮像装置３の構成要素において、第１の実施形態の固体撮像装置１の構成要素と同様の構成要素には、同一の符号を用い、それぞれの構成要素や動作に関する詳細な説明は省略する。
【０１２４】
（回路要素の配置例）
次に、固体撮像装置３におけるそれぞれの回路要素の配置例（以下、「第３の配置例」という）について説明する。固体撮像装置３においても、第１の実施形態の固体撮像装置１と同様に、それぞれの回路要素を、第１の半導体基板１００または第２の半導体基板２００のいずれか一方の半導体基板に配置する。なお、第３の配置例において第１の半導体基板１００に配置するそれぞれの構成要素（回路要素）およびそれぞれの信号線の配線は、図４の（ａ）に示した第１の実施形態の固体撮像装置１における第１の配置例と同様である。つまり、第３の配置例においても、第１の半導体基板１００には、画素アレイ部１０を配置し、水平画素制御信号線ＨＰｃｎｔおよび画素信号出力線ＶＰｉｘを同様に配線する。従って、固体撮像装置３における第３の配置例の説明においては、第１の半導体基板１００における構成要素（回路要素）の配置、およびそれぞれの信号線の配線に関する詳細な説明は省略する。
【０１２５】
固体撮像装置３においては、第２の半導体基板２００へのそれぞれの構成要素の配置が、図４の（ｂ）に示した第１の実施形態の固体撮像装置１における第１の配置例と異なる。図１０は、本発明の第３の実施形態の固体撮像装置３に備える構成要素（回路要素）の第２の半導体基板２００への配置の一例（第３の配置例）を模式的に示した図である。
【０１２６】
図１０に示したように、固体撮像装置３では、第２の半導体基板２００に、制御信号生成回路２０、画素制御回路３０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０のそれぞれを配置する。このとき、固体撮像装置３においても、第２の半導体基板２００には、画素アレイ部直下領域ＦＰｄｏｗｎ内に制御信号生成回路２０、画素制御回路３０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０のそれぞれを配置する。
【０１２７】
そして、第３の配置例では、画素アレイ部直下領域ＦＰｄｏｗｎ内において画素制御回路３０を配置する領域を、画素アレイ部１０の列方向（垂直方向）に沿った形状の領域とする。図１０に示した一例では、画素制御回路３０を配置する領域を、画素信号線接続領域ＦＰｓｉｇと反対側の位置において、画素アレイ部１０の行方向の左側の領域で、列信号処理回路５０と同じ方向に長い形状の領域にしている場合を示している。つまり、第３の配置例では、画素制御回路３０を配置する領域を、画素アレイ部直下領域ＦＰｄｏｗｎにおいて、画素アレイ部１０において１行目で１列目の画素１１が配置される側の辺に沿った、画素アレイ部１０の列方向の幅よりも狭い幅の領域にしている場合を示している。
【０１２８】
なお、第３の配置例における画素制御回路３０の領域の長さを画素アレイ部１０の列方向の幅と同じにした場合には、一般的な固体撮像装置において画素制御回路を配置する領域と同等であると考えられる。しかし、この場合には、画素制御回路３０を配置する領域と重複する領域には、列信号処理回路５０を配置する領域を確保することができない。言い換えれば、第３の配置例では、画素制御回路３０の領域の長さを画素アレイ部１０の列方向の幅よりも短くすることによって、画素制御回路３０を配置する領域と列信号処理回路５０を配置する領域との両方の領域を確保している。
【０１２９】
なお、第３の配置例においても、第２の半導体基板２００に配置するその他の構成要素（制御信号生成回路２０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０）は、第１の実施形態の固体撮像装置１における第１の配置例と同様に、第２の半導体基板２００内でそれぞれの構成要素を接続する信号線の引き回しが容易になるような位置で、適切な形状の領域に配置する。
【０１３０】
そして、第３の配置例においても、第１の実施形態の固体撮像装置１における第１の配置例と同様に、画素信号線接続領域ＦＰｓｉｇに形成された画素信号線接続電極３１０によって、第１の半導体基板１００と第２の半導体基板２００との間で画素信号出力線ＶＰｉｘを接続する。また、第３の配置例においても、第１の実施形態の固体撮像装置１における第１の配置例と同様に、画素アレイ部直下領域ＦＰｄｏｗｎ内に形成された画素制御信号線接続電極３２０によって、第２の半導体基板２００に配置された画素制御回路３０が出力した３つの画素制御信号のそれぞれを、第１の半導体基板１００に配置された対応する画素１１のそれぞれに電気的に接続する。
【０１３１】
ただし、第３の配置例では、第２の半導体基板２００において、画素アレイ部１０の列方向（垂直方向）に沿った形状の領域に配置した画素制御回路３０が出力するそれぞれの画素制御信号の画素制御信号線Ｐｃｎｔを、画素アレイ部１０の行方向（水平方向）に沿って一旦配線する。そして、第３の配置例では、それぞれの画素制御信号線Ｐｃｎｔに対応する画素制御信号線接続電極３２０の位置を、対応する水平画素制御信号線ＨＰｃｎｔの位置まで、画素アレイ部１０の列方向（垂直方向）に移動させる。
【０１３２】
なお、第３の配置例において画素制御信号線接続電極３２０を形成する位置を移動させる構成は、図７に示した第２の実施形態の固体撮像装置２における画素制御信号線接続電極３２０を形成する位置を移動させる構成と同様である。より具体的には、図７に示した画素制御信号線接続電極３２０を形成する位置を移動させる構成において、垂直画素制御信号線ＶＰｃｎｔの方向を９０°回転させて、垂直画素制御信号線ＶＰｃｎｔを画素アレイ部１０の行方向（水平方向）に沿って一旦配線する画素制御信号線Ｐｃｎｔとして考えた構成と同様である。
【０１３３】
これにより、第３の配置例においても、画素制御回路３０に備えたそれぞれの画素制御回路ユニット３０１が生成して出力した３つの画素制御信号のそれぞれが、画素制御信号線Ｐｃｎｔ、基板内接続電極ＴＨ、チップ接続電極移動用信号線ＭＷ、および画素制御信号線接続電極３２０を介して対応する水平画素制御信号線ＨＰｃｎｔに伝送されて、それぞれの画素１１に入力される。
【０１３４】
ここで、固体撮像装置３の第３の配置例における画素制御信号線接続電極３２０の配置について説明する。図１１は、本発明の第３の実施形態の固体撮像装置３の第２の半導体基板２００におけるチップ接続電極（画素制御信号線接続電極３２０）の配置の一例を模式的に示した図である。図１１には、図１０に示したように固体撮像装置３の構成要素（回路要素）を配置した第２の半導体基板２００における画素制御信号線接続電極３２０の配置の一例を示している。
【０１３５】
以下の説明においては、第２の半導体基板２００において画素アレイ部１０の行方向（水平方向）に沿って配線する画素制御信号線Ｐｃｎｔを、第１の半導体基板１００においてそれぞれの画素１１に画素制御信号を伝送する水平画素制御信号線ＨＰｃｎｔと区別するため、「第２基板水平画素制御信号線Ｈ２Ｐｃｎｔ」という。また、以下の説明においては、説明を容易にするため、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔのそれぞれに接続される基板内接続電極ＴＨとチップ接続電極移動用信号線ＭＷとの構成、つまり、画素制御信号線接続電極３２０の位置を対応する水平画素制御信号線ＨＰｃｎｔと交差する位置まで移動させるための信号線を、「垂直画素制御信号線ＶＰｃｎｔ」とする。
【０１３６】
また、図１１には、図５に示した第１の実施形態の固体撮像装置１における第１の配置例と同様に、それぞれの画素１１に画素制御信号を伝送するために、第１の半導体基板１００内で画素アレイ部１０の行方向（水平方向）に沿って配線される水平画素制御信号線ＨＰｃｎｔを、点線で示している。
【０１３７】
図１１には、画素制御回路３０に備えられた複数の画素制御回路ユニット３０１を示している。それぞれの画素制御回路ユニット３０１は、制御信号生成回路２０から入力された読み出しタイミング信号を順次伝達（シフト）しながら、対応する行の画素１１の画素信号を画素信号出力線ＶＰｉｘに出力する（読み出す）ための３つの画素制御信号（画素制御信号φＴＸ、画素制御信号φＲＳＴ、画素制御信号φＳＥＬ）を生成して出力する。つまり、画素制御回路３０では、それぞれの行の画素１１に対応する画素制御回路ユニット３０１が、画素１１の行の順番に並べられている。また、図１１には、画素制御回路３０に備えるそれぞれの画素制御回路ユニット３０１を、対応する画素１１を表す、続く「−」の後に続く対応する画素１１の行を表す数字と共に示している。
【０１３８】
上述したように、画素制御回路３０から出力するそれぞれの画素制御信号を伝送する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔは、第２の半導体基板２００内の画素アレイ部直下領域ＦＰｄｏｗｎ内において、画素アレイ部１０の行方向（水平方向）に沿って配線される。つまり、図１１に示したように、それぞれの画素制御回路ユニット３０１が生成した３つの画素制御信号のそれぞれは、対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔによって、画素アレイ部１０の行方向（水平方向）に沿って伝送される。
【０１３９】
図１１に示したように、第１の半導体基板１００内に配線される水平画素制御信号線ＨＰｃｎｔの間隔（配線ピッチ）と、第２の半導体基板２００に配置された画素制御回路３０に備えた画素制御回路ユニット３０１が出力する画素制御信号を伝送する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔの間隔（配線ピッチ）とは異なっている。このため、第３の配置例では、図７に示した画素制御信号線接続電極３２０を形成する位置を移動させる構成と同様に形成した垂直画素制御信号線ＶＰｃｎｔによって、画素制御信号線接続電極３２０を配置（形成）する位置を、対応する水平画素制御信号線ＨＰｃｎｔと交差する位置まで移動させて、水平画素制御信号線ＨＰｃｎｔと第２基板水平画素制御信号線Ｈ２Ｐｃｎｔとを電気的に接続する。つまり、第３の配置例では、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔの配線ピッチを、垂直画素制御信号線ＶＰｃｎｔを使用して水平画素制御信号線ＨＰｃｎｔの配線ピッチに変換する、いわゆる、ピッチ変換と同様の方法によって、水平画素制御信号線ＨＰｃｎｔと第２基板水平画素制御信号線Ｈ２Ｐｃｎｔとを電気的に接続する。
【０１４０】
より具体的には、図１１に示した構成の画素制御回路３０が、下側から上側に向かって順番に１行目、２行目、・・・・、１０行目に対応する画素制御回路ユニット３０１が並べられている構成であるとする。また、第１の半導体基板１００では、画素アレイ部１０に配置されたそれぞれの画素１１の行が、下側から上側に向かって１行目、２行目、・・・・、１０行目となっているものとする。
【０１４１】
この構成の場合、１行目に対応する画素制御回路ユニット３０１が生成して出力した３つの画素制御信号のそれぞれに対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔに接続する垂直画素制御信号線ＶＰｃｎｔを画素アレイ部１０の列方向（垂直方向）に沿って配線する。そして、この垂直画素制御信号線ＶＰｃｎｔと、１行目の画素１１に対応する水平画素制御信号線ＨＰｃｎｔとが交差する位置に、１行目に対応する画素制御信号線接続電極３２０を配置（形成）する。この１行目に対応する垂直画素制御信号線ＶＰｃｎｔおよび画素制御信号線接続電極３２０によって、１行目に対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔと、１行目に対応する水平画素制御信号線ＨＰｃｎｔとが電気的に接続される。そして、１行目に対応する画素制御回路ユニット３０１が生成して出力した３つの画素制御信号のそれぞれが、対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔ、垂直画素制御信号線ＶＰｃｎｔ、画素制御信号線接続電極３２０、および水平画素制御信号線ＨＰｃｎｔによって伝送されて、１行目の画素１１に入力される。
【０１４２】
また、２行目に対応する画素制御回路ユニット３０１が生成して出力した３つの画素制御信号のそれぞれに対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔに接続する垂直画素制御信号線ＶＰｃｎｔを画素アレイ部１０の列方向（垂直方向）に沿って配線し、２行目の画素１１に対応する水平画素制御信号線ＨＰｃｎｔと交差する位置に、２行目に対応する画素制御信号線接続電極３２０を配置（形成）する。この２行目に対応する垂直画素制御信号線ＶＰｃｎｔおよび画素制御信号線接続電極３２０によって、２行目に対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔと、２行目に対応する水平画素制御信号線ＨＰｃｎｔとが電気的に接続され、２行目に対応する画素制御回路ユニット３０１が生成して出力した３つの画素制御信号のそれぞれが、２行目の画素１１に入力される。
【０１４３】
同様に、それぞれの行に対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔに接続する垂直画素制御信号線ＶＰｃｎｔを画素アレイ部１０の列方向（垂直方向）に沿って配線して、それぞれの行に対応する画素制御信号線接続電極３２０を、水平画素制御信号線ＨＰｃｎｔと交差する位置に配置（形成）し、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔと水平画素制御信号線ＨＰｃｎｔとを電気的に接続する。
【０１４４】
これにより、第３の配置例では、図１１に示したように、それぞれの行に対応する画素制御信号線接続電極３２０が、水平画素制御信号線ＨＰｃｎｔの間隔（配線ピッチ）に合った位置に配置（形成）され、それぞれの行に対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔと水平画素制御信号線ＨＰｃｎｔとが、垂直画素制御信号線ＶＰｃｎｔおよび画素制御信号線接続電極３２０を介して電気的に接続される。
【０１４５】
なお、第３の配置例においては、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔと水平画素制御信号線ＨＰｃｎｔとを接続する垂直画素制御信号線ＶＰｃｎｔを、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔおよび水平画素制御信号線ＨＰｃｎｔに沿ったいずれの位置に配線（形成）してもよい。これにより、第３の配置例では、第２の実施形態の固体撮像装置２と同様に、隣接して配置（形成）されるそれぞれの画素制御信号線接続電極３２０の間隔（ピッチ）を広くすることができる。つまり、第３の配置例でも、第２の実施形態の固体撮像装置２と同様に、それぞれの画素制御信号線接続電極３２０間のピッチを、図５に示した固体撮像装置１の第１の配置例における画素制御信号線接続電極３２０間のピッチよりも広くすることができる。このことにより、第３の配置例でも、固体撮像装置３を製造する際の画素制御信号線接続電極３２０による垂直画素制御信号線ＶＰｃｎｔと水平画素制御信号線ＨＰｃｎｔとの接続の信頼性を、第１の実施形態の固体撮像装置１における第１の配置例よりも向上させることができる。
【０１４６】
このように、固体撮像装置３では、それぞれの画素制御回路ユニット３０１が生成して出力し、対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔによって伝送された３つの画素制御信号のそれぞれが、対応するそれぞれの垂直画素制御信号線ＶＰｃｎｔおよび画素制御信号線接続電極３２０を介して対応する水平画素制御信号線ＨＰｃｎｔに伝送されて、対応する画素１１に入力される。これにより、固体撮像装置３においても、第１の実施形態の固体撮像装置１と同様に、それぞれの行に配置された画素１１が、画素制御回路３０から出力されたそれぞれの画素制御信号に応じて画素信号を画素信号出力線ＶＰｉｘに出力し、画素信号線接続領域ＦＰｓｉｇ内に配置された画素信号線接続電極３１０を介して、対応する列信号処理回路５０に入力される。そして、水平読み出し制御回路４０がそれぞれの列信号処理回路５０がノイズ抑圧やＡＤ変換などの処理を行って出力する処理後の画素信号（出力信号）を列ごとに読み出し、それぞれの列の出力信号が順次、出力回路６０から固体撮像装置３の外部に出力される。
【０１４７】
本発明の第３の実施形態によれば、入射した光を画素信号に変換する画素（画素１１）が２次元の行列状に複数配置された画素アレイ部（画素アレイ部１０）を有する第１の半導体基板（第１の半導体基板１００）と、第１の半導体基板１００に光が入射する側の面と反対側の面に積層され、各画素１１からの画素信号の読み出しを制御するための画素制御信号（例えば、画素制御信号φＴＸ、画素制御信号φＲＳＴ、画素制御信号φＳＥＬ）を出力する画素制御回路（画素制御回路３０）、および読み出された画素信号のそれぞれを処理した各出力信号（例えば、ノイズ抑圧、信号増幅、ＡＤ変換などの処理を行った画素信号）を出力する読み出し回路（水平読み出し制御回路４０と、列信号処理回路５０と、出力回路６０など）を配置した第２の半導体基板（第２の半導体基板２００）と、画素制御信号のそれぞれを伝送する画素制御信号線（画素制御信号線Ｐｃｎｔ）のそれぞれに対応し、対応する画素制御信号線Ｐｃｎｔを、第１の半導体基板１００と第２の半導体基板２００との間で電気的に接続する複数の接続電極（チップ接続電極３００、特に、画素制御信号線接続電極３２０）と、を備え、画素制御回路３０および読み出し回路（少なくとも、水平読み出し制御回路４０と列信号処理回路５０）は、光が入射する側から見たときに、第１の半導体基板１００において画素アレイ部１０が配置された領域に重複する画素直下領域（画素アレイ部直下領域ＦＰｄｏｗｎ）内に、概ね全ての回路要素が配置され、画素制御信号線接続電極３２０のそれぞれは、画素アレイ部直下領域ＦＰｄｏｗｎ内で、第１の半導体基板１００に配線された画素制御信号線Ｐｃｎｔである第１の画素制御信号線（水平画素制御信号線ＨＰｃｎｔ）と、第２の半導体基板２００に配線された画素制御信号線Ｐｃｎｔである第２の画素制御信号線（基板内接続電極ＴＨおよびチップ接続電極移動用信号線ＭＷで構成される垂直画素制御信号線ＶＰｃｎｔ）とを電気的に接続し、画素制御回路３０は、画素アレイ部直下領域ＦＰｄｏｗｎにおいて、画素アレイ部１０に配置された画素１１の列方向の辺に沿って配置される、固体撮像装置（固体撮像装置３）が構成される。
【０１４８】
また、本発明の第３の実施形態によれば、画素制御回路ユニット（画素制御回路ユニット３０１）のそれぞれは、画素アレイ部１０に配置された画素１１の列方向に沿った、画素アレイ部１０に配置された画素１１の列方向の幅よりも狭い幅の領域内に、対応する画素１１の行の順番に順次並べられて配置され、水平画素制御信号線ＨＰｃｎｔは、同じ行に配置されたそれぞれの画素１１に共通して、画素アレイ部１０に配置された画素１１の行方向に沿って配線され、垂直画素制御信号線ＶＰｃｎｔは、画素制御回路ユニット３０１が配置された位置から画素制御信号を画素アレイ部１０に配置された画素１１の行方向に沿って伝送するように配線された第３の画素制御信号線（第２基板水平画素制御信号線Ｈ２Ｐｃｎｔ）に基板内接続電極ＴＨによって接続され、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔに接続された位置から画素アレイ部１０に配置された画素１１の列方向に沿って配線され、画素制御信号線接続電極３２０のそれぞれは、対応する水平画素制御信号線ＨＰｃｎｔと対応する垂直画素制御信号線ＶＰｃｎｔとが交差する位置に配置される、固体撮像装置３が構成される。
【０１４９】
上述したように、第３の実施形態の固体撮像装置３でも、第１の実施形態の固体撮像装置１と同様に、画素アレイ部１０を第１の半導体基板１００に配置し、制御信号生成回路２０、画素制御回路３０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０を、第１の半導体基板１００に配置された画素アレイ部１０の下側となる第２の半導体基板２００の画素アレイ部直下領域ＦＰｄｏｗｎ内に配置する。このとき、第３の実施形態の固体撮像装置３では、第３の配置例において示したように、画素制御回路３０を配置する領域を、画素アレイ部１０の列方向（垂直方向）に沿った形状の領域とし、画素制御回路３０が出力するそれぞれの画素制御信号に対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔを、画素アレイ部１０の行方向（水平方向）に沿って配線する。さらに、第３の実施形態の固体撮像装置３では、第３の配置例において示したように、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔに接続する垂直画素制御信号線ＶＰｃｎｔを、画素アレイ部直下領域ＦＰｄｏｗｎ内で、画素アレイ部１０の列方向（垂直方向）に沿って配線し、画素制御信号線接続電極３２０を配置（形成）する位置を、水平画素制御信号線ＨＰｃｎｔと垂直画素制御信号線ＶＰｃｎｔとが交差する位置に移動させる。そして、第３の実施形態の固体撮像装置３では、第３の配置例において示したように、画素アレイ部直下領域ＦＰｄｏｗｎ内で、垂直画素制御信号線ＶＰｃｎｔ、つまり、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔと水平画素制御信号線ＨＰｃｎｔとを、画素制御信号線接続電極３２０によって電気的に接続する。
【０１５０】
これにより、第３の実施形態の固体撮像装置３でも、第１の実施形態の固体撮像装置１と同様に、画素制御回路３０と列信号処理回路５０との両方を画素アレイ部１０の下側となる画素アレイ部直下領域ＦＰｄｏｗｎ内に配置することによって、固体撮像装置３の投影面積を小型化することができる。しかも、第３の実施形態の固体撮像装置３では、垂直画素制御信号線ＶＰｃｎｔを配線（形成）する位置によって、それぞれの画素制御信号線接続電極３２０を配置（形成）する際のピッチを広げることができ、第２の実施形態の固体撮像装置２と同様に、第１の半導体基板１００と第２の半導体基板２００とを積層（接合）する際の信頼性を向上させ、固体撮像装置３の製造の歩留まりを向上させることができる。
【０１５１】
なお、図１１に示した固体撮像装置３の第３の配置例におけるチップ接続電極（画素制御信号線接続電極３２０）の配置の一例では、それぞれの画素制御回路ユニット３０１に対応する第２基板水平画素制御信号線Ｈ２Ｐｃｎｔを、順番に水平画素制御信号線ＨＰｃｎｔに接続する位置に垂直画素制御信号線ＶＰｃｎｔを配線（形成）する場合を示した。しかし、上述したように、垂直画素制御信号線ＶＰｃｎｔを配線（形成）する位置は、第２基板水平画素制御信号線Ｈ２Ｐｃｎｔおよび水平画素制御信号線ＨＰｃｎｔに沿ったいずれの位置であってもよい。従って、固体撮像装置３において垂直画素制御信号線ＶＰｃｎｔを配線（形成）する位置や順番は、図１１に示した位置や順番に限定されるものではない。例えば、固体撮像装置３において、垂直画素制御信号線ＶＰｃｎｔを配線（形成）する位置や順番を、異なる画素制御回路ユニット３０１が生成して出力した同じ種類の画素制御信号ごと、つまり、画素制御信号φＴＸごと、画素制御信号φＲＳＴごと、および画素制御信号φＳＥＬごとに分類してまとめるようにしてもよい。
【０１５２】
なお、第３の実施形態の固体撮像装置３においては、第１の実施形態の固体撮像装置１および第２の実施形態の固体撮像装置２と異なり、垂直画素制御信号線ＶＰｃｎｔの配線の長さが、各画素制御回路ユニット３０１ごとに異なっている。しかし、第３の実施形態の固体撮像装置３においては、第１の実施形態の固体撮像装置１および第２の実施形態の固体撮像装置２と同様の考え方に基づいて、それぞれの画素制御回路ユニット３０１における出力駆動能力を垂直画素制御信号線ＶＰｃｎｔの配線長に合わせて調整してもよい。
【０１５３】
また、固体撮像装置３に備えるそれぞれの構成要素は、第１の実施形態の固体撮像装置１と同様である場合について説明した。しかし、固体撮像装置３に備えるそれぞれの構成要素を、第２の実施形態の固体撮像装置２と同様にしてもよい。つまり、固体撮像装置３は、シフトレジスタの構成である画素制御回路３０の代わりに、アドレスデコーダの構成である画素制御回路３１を備える構成であってもよい。
【０１５４】
上記に述べたように、本発明の各実施形態によれば、それぞれの構成要素を複数の半導体基板に分けて配置して積層する構成の固体撮像装置において、複数の画素が２次元の行列状に配置される画素アレイ部を第１の半導体基板に配置する。また、本発明の各実施形態では、第１の半導体基板に配置された画素アレイ部の下側となる第２の半導体基板における画素アレイ部の直下の領域内に、固体撮像装置を構成する他の構成要素を配置する。そして、本発明の各実施形態では、第２の半導体基板における画素アレイ部の直下の領域内に、第１の半導体基板に配置された構成要素の信号線と第２の半導体基板に配置された構成要素の信号線とを電気的に接続するためのチップ接続電極を配置（形成）する。これにより、本発明の各実施形態では、固体撮像装置の投影面積を、第１の半導体基板に配置した画素アレイ部の領域の大きさとほぼ同じ大きさにまで小型化することができる。
【０１５５】
また、本発明の各実施形態では、それぞれの構成要素の信号線に対応するそれぞれのチップ接続電極を配置（形成）する位置を、第２の半導体基板における画素アレイ部の直下の領域内で移動させることによって、隣接して配置（形成）されるそれぞれのチップ接続電極の間隔（ピッチ）を広くする。これにより、本発明の各実施形態では、第１の半導体基板に配置された構成要素の信号線と第２の半導体基板に配置された構成要素の信号線とを電気的に接続する際の信頼性を向上させることができる。このことにより、本発明の各実施形態では、固体撮像装置を製造する際の歩留まりを向上させることができる。
【０１５６】
なお、本発明の各実施形態では、画素アレイ部（各実施形態においては、画素アレイ部１０）以外の構成要素（各実施形態においては、制御信号生成回路２０、画素制御回路３０、水平読み出し制御回路４０、列信号処理回路５０、および出力回路６０）が、第２の半導体基板における画素アレイ部の直下の領域（各実施形態においては、画素アレイ部直下領域ＦＰｄｏｗｎ）内に全て収まる場合の例を示した。しかし、固体撮像装置の構成によっては、画素アレイ部以外の構成要素の全てが第２の半導体基板における画素アレイ部の直下の領域内に収まらない場合も考えられる。つまり、いずれかの構成要素を形成する領域が、第２の半導体基板における画素アレイ部の直下の領域の外側の領域にまで広がってしまうことも考えられる。この場合には、固体撮像装置の投影面積を第１の半導体基板に配置した画素アレイ部の領域の大きさとほぼ同じ大きさにまで小型化することはできないが、本発明の考え方を適用することによる固体撮像装置の小型化の効果を得ることはできる。より具体的には、画素アレイ部１０以外の構成要素の全てが画素アレイ部直下領域ＦＰｄｏｗｎ内に収まっていることが望ましい。しかし、少なくとも画素制御回路３０および列信号処理回路５０が、画素アレイ部直下領域ＦＰｄｏｗｎ内に概ね収まっていれば、つまり、少なくとも画素制御回路３０および列信号処理回路５０を配置するためのほとんどの領域が画素アレイ部直下領域ＦＰｄｏｗｎ内に収まっていれば、本発明における固体撮像装置の小型化の効果を得ることはできる。言い換えれば、画素制御回路３０および列信号処理回路５０の領域が画素アレイ部直下領域ＦＰｄｏｗｎ内に収まる割合によって得られる効果の大きさが変わるものの、画素アレイ部直下領域ＦＰｄｏｗｎ内に収まる画素制御回路３０および列信号処理回路５０の領域があれば、本発明における固体撮像装置の小型化の効果を得ることはできる。
【０１５７】
また、本発明の各実施形態では、それぞれの画素（各実施形態においては、画素１１）が画素信号を出力する信号線（各実施形態においては、画素信号出力線ＶＰｉｘ）を、対応する信号線接続領域（各実施形態においては、画素信号線接続領域ＦＰｓｉｇ）内に形成したチップ接続電極（各実施形態においては、画素信号線接続電極３１０）によって、第１の半導体基板と第２の半導体基板の間で電気的に接続する構成を示した。そして、この信号線接続領域は、第２の半導体基板における画素アレイ部の直下の領域の外側に配置している場合の例を示した。しかし、本発明の考え方を適用することによって、画素信号の信号線（画素信号出力線ＶＰｉｘ）を第１の半導体基板と第２の半導体基板の間で接続するためのチップ接続電極（画素信号線接続電極３１０）も、第２の半導体基板における画素アレイ部の直下の領域の内側に配置（形成）する構成にすることもできる。これにより、固体撮像装置の投影面積をさらに小型化することができる。例えば、固体撮像装置の投影面積を、第１の半導体基板に配置した画素アレイ部の領域の大きさと同じ大きさにまで小型化することもできる。
【０１５８】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【０１５９】
また、本発明の各実施形態に係る固体撮像装置は、２枚の半導体基板がチップ接続電極により接続されていてもよいし、３枚以上の半導体基板がチップ接続電極で接続されていてもよい。３枚以上の半導体基板がチップ接続電極で接続される固体撮像装置の場合、そのうちの２枚の半導体基板が請求項に係る第１の半導体基板と第２の半導体基板に相当する。
【産業上の利用可能性】
【０１６０】
上記各実施形態によれば、それぞれの構成要素を複数の半導体基板に分けて配置して積層する構成の固体撮像装置において、投影面積を小型化することができる。
【符号の説明】
【０１６１】
１，２，３  固体撮像装置
１１  画素
１０  画素アレイ部
２０  制御信号生成回路
３０，３１  画素制御回路
３０１，３１１，３１１−１，３１１−２，３１１−３，３１１−４，３１１−５，３１１−６，３１１−７，３１１−８，３１１−９，３１１−１０  画素制御回路ユニット（画素制御回路，画素制御回路ユニット）
４０  水平読み出し制御回路（読み出し回路）
５０  列信号処理回路（読み出し回路）
６０  出力回路（読み出し回路）
ＶＰｉｘ  画素信号出力線
ＨＳｉｇ  水平信号線
１００  第１の半導体基板
２００  第２の半導体基板
３００  チップ接続電極（接続電極）
３１０  画素信号線接続電極（接続電極）
３２０  画素制御信号線接続電極（接続電極）
ＰＤ  光電変換素子（画素）
Ｍ１  転送トランジスタ（画素）
Ｍ２  画素リセットトランジスタ（画素）
Ｍ３  増幅トランジスタ（画素）
Ｍ４  選択トランジスタ（画素）
φＴＸ  画素制御信号
φＲＳＴ  画素制御信号
φＳＥＬ  画素制御信号
Ｐｃｎｔ  画素制御信号線（画素制御信号線）
ＨＰｃｎｔ  水平画素制御信号線（画素制御信号線，第１の画素制御信号線）
ＶＰｃｎｔ  垂直画素制御信号線（画素制御信号線，第２の画素制御信号線）
ＭＷ  チップ接続電極移動用信号線（画素制御信号線，第２の画素制御信号線，第３の画素制御信号線）
ＴＨ  基板内接続電極（画素制御信号線，第２の画素制御信号線，第３の画素制御信号線）
Ｈ２Ｐｃｎｔ  第２基板水平画素制御信号線（画素制御信号線，第３の画素制御信号線）
ＦＰｓｉｇ  画素信号線接続領域
ＦＰｄｏｗｎ  画素アレイ部直下領域（画素直下領域）
【図１】
2017077620.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成29年2月21日(2017.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入射した光を画素信号に変換する画素が２次元の行列状に複数配置された画素アレイ部を有する第１の半導体基板と、
前記第１の半導体基板に前記光が入射する側の面と反対側の面に積層され、前記各画素からの前記画素信号の読み出しを制御するための画素制御信号を出力する画素制御回路、および読み出された前記画素信号のそれぞれを処理した各出力信号を出力する読み出し回路を配置した第２の半導体基板と、
前記画素制御信号のそれぞれを伝送する画素制御信号線のそれぞれに対応し、対応する前記画素制御信号線を、前記第１の半導体基板と前記第２の半導体基板との間で電気的に接続する複数の接続電極と、
を備え、
前記画素制御回路および前記読み出し回路は、
前記光が入射する側から見たときに、前記第１の半導体基板において前記画素アレイ部が配置された領域に重複する画素直下領域内に、概ね全ての回路要素が配置され、
前記接続電極のそれぞれは、
前記画素直下領域内で、前記第１の半導体基板に配線された前記画素制御信号線である第１の画素制御信号線と、前記第２の半導体基板に配線された前記画素制御信号線である第２の画素制御信号線とを電気的に接続し、
前記画素制御回路は、
前記画素直下領域において、前記画素アレイ部に配置された前記画素の行方向、および列方向のいずれか一方の辺に沿って配置され、
前記画素アレイ部に配置された前記画素のそれぞれの行ごとに対応し、対応する行のそれぞれの前記画素から前記画素信号を読み出すための前記画素制御信号を出力する複数の画素制御回路ユニット、
を備える、
固体撮像装置。
【請求項２】
（削除）
【請求項３】
前記画素制御回路ユニットのそれぞれは、
前記行方向に沿った領域内に、対応する前記画素の行の順番に順次並べられて配置され、
前記第１の画素制御信号線は、
同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、
前記第２の画素制御信号線は、
対応する前記画素制御回路ユニットが配置された位置から前記列方向に沿って配線され、
前記接続電極のそれぞれは、
対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置され、前記複数の画素制御回路ユニットと接続される前記接続電極までの距離が、対応する画素行ごとに異なっている、
請求項１に記載の固体撮像装置。
【請求項４】
前記画素制御回路ユニットのそれぞれは、
互いに異なるアドレス値が予め定められており、入力されたアドレス信号をデコードし、前記アドレス信号が予め定められた前記アドレス値を表している場合に前記画素制御信号を出力するアドレスデコーダで構成されており、
前記行方向に沿った領域内に、隣接する行の前記画素に対応する前記画素制御回路ユニット同士が互いに隣接しないように並べられて配置され、
前記第１の画素制御信号線は、
同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、
前記第２の画素制御信号線は、
対応する前記画素制御回路ユニットが配置された位置から前記列方向に沿って配線され、
前記接続電極のそれぞれは、
対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置され、前記複数の画素制御回路ユニットと接続される前記接続電極までの距離が、対応する画素行ごとに異なっている、
請求項１に記載の固体撮像装置。
【請求項５】
（削除）
【請求項６】
前記第２の画素制御信号線は、
対応する前記第１の画素制御信号線と交差する位置から、前記行方向に沿って対応する前記接続電極を配置する位置を移動させるように配線された第３の画素制御信号線を含み、
前記接続電極のそれぞれは、
前記第３の画素制御信号線によって移動された位置で、対応する前記第１の画素制御信号線と電気的に接続する、
請求項４に記載の固体撮像装置。
【請求項７】
前記画素制御回路ユニットのそれぞれは、
前記画素アレイ部の行方向の幅よりも狭い幅の領域内に並べられて配置される、
請求項６に記載の固体撮像装置。
【請求項８】
前記画素制御回路ユニットのそれぞれが配置される狭い幅の前記領域は、
前記行方向におけるいずれか一方または両方の端に寄せて配置される、
請求項７に記載の固体撮像装置。
【請求項９】
前記画素制御回路ユニットのそれぞれは、
前記列方向に沿った、前記列方向の幅よりも狭い幅の領域内に、対応する前記画素の行の順番に順次並べられて配置され、
前記第１の画素制御信号線は、
同じ行に配置されたそれぞれの前記画素に共通して、前記行方向に沿って配線され、
前記第２の画素制御信号線は、
前記画素制御回路ユニットが配置された位置から前記画素制御信号を前記行方向に沿って伝送するように配線された第３の画素制御信号線に接続され、前記第３の画素制御信号線に接続された位置から前記列方向に沿って配線され、
前記接続電極のそれぞれは、
対応する前記第１の画素制御信号線と対応する前記第２の画素制御信号線とが交差する位置に配置され、前記複数の画素制御回路ユニットと接続される前記接続電極までの距離が、対応する画素行ごとに異なっている、
請求項１に記載の固体撮像装置。
【国際調査報告】
2017077620.tif 000014
2017077620.tif 000015
2017077620.tif 000016