(57)【要約】  半導体装置（１３）は、順に配置された基板（１）、ドリフト層（２）及び第１の下地層（３）と、第１の下地層（３）を貫通しドリフト層（２）にまで達する第１の開口部（１０）と、第１の下地層（３）の上面及び第１の開口部（１０）の凹状の表面に沿って形成された第１の再成長層（６）及び第２の再成長層（７）と、第２の再成長層（７）の上方に配置されたゲート電極（Ｇ）と、第２の再成長層（７）及び第１の再成長層（６）を貫通し第１の下地層（３）にまで達する第２の開口部（１１）と、第２の開口部（１１）を覆うように配置され、第１の下地層（３）と電気的に接続されたソース電極（Ｓ）と、基板（１）の裏面上に配置されたドレイン電極（Ｄ）とを備え、第２の再成長層（７）は、基板（１）に略平行な上面部（７ａ）と、第１の開口部（１０）の側面に沿った側面部（７ｂ）とを有し、ゲート電極（Ｇ）は、上面部（７ａ）に選択的に設けられている。
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【特許請求の範囲】
【請求項１】
互いに背向する第１の主面及び第２の主面を有し、第１の導電型を有する基板と、
前記基板の前記第１の主面上に配置された第１の窒化物半導体層と、
前記第１の窒化物半導体層上に配置された第２の窒化物半導体層と、
前記第２の窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する凹状の第１の開口部と、
前記第２の窒化物半導体層の上面及び前記第１の開口部を覆うように前記基板側から順に配置され、前記上面及び前記第１の開口部の凹状の表面に沿って形成された、窒化物半導体よりなる電子走行層、及び、窒化物半導体よりなる第１の電子供給層と、
前記第１の電子供給層の上方に配置されたゲート電極と、
前記ゲート電極と離間して、前記第１の電子供給層及び前記電子走行層を貫通し、前記第２の窒化物半導体層にまで達する凹状の第２の開口部と、
前記第２の開口部を覆うように配置され、前記第２の窒化物半導体層と電気的に接続されたソース電極と、
前記基板の前記第２の主面上に配置されたドレイン電極とを備え、
前記第１の電子供給層は、
前記第１の主面に略平行な上面部と、
前記第１の開口部の側面に沿った側面部とを有し、
前記ゲート電極は、前記上面部と前記側面部とのうち前記上面部に選択的に設けられている、
半導体装置。
【請求項２】
前記ゲート電極と前記第１の電子供給層との間に配置され、かつ、前記上面部と前記側面部とのうち前記上面部に選択的に配置された絶縁層を、さらに備える、
請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記第１の電子供給層との間に配置され、かつ、前記上面部と前記側面部とのうち前記上面部に選択的に配置された、前記第１の導電型とは逆導電型の第２の導電型を有する第３の窒化物半導体層を、さらに備える、
請求項１に記載の半導体装置。
【請求項４】
前記電子走行層と前記第２の窒化物半導体層との間に配置された、前記第１の電子供給層よりもバンドギャップの大きい第２の電子供給層を、さらに備える、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記電子走行層と前記第２の窒化物半導体層との間に配置された、絶縁性又は半絶縁性である窒化物半導体よりなるブロック層を、さらに備える、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記ブロック層の炭素濃度は、３×１０１７ｃｍ−３以上である、
請求項５に記載の半導体装置。
【請求項７】
前記ブロック層には、Ｆｅ、Ｍｇ、Ｂのいずれか１つ以上が添加されている、
請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、トランジスタとして機能する半導体装置に関するものである。
【背景技術】
【０００２】
一般式がＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）で表される窒化物半導体を用いて形成されたトランジスタなどの半導体装置は、低いオン抵抗で、かつ耐圧が高く、さらには良好なピンチオフ特性を有する。このため、窒化物半導体を用いて形成されたトランジスタは、例えばテレビジョンや他の民生機器の電源回路に用いられるパワートランジスタとして利用されることへの期待が高まっている。このようなトランジスタの一例として、例えば特許文献１に記載された縦型トランジスタが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１０４５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置では、ゲート駆動電圧が高くなり、デバイスを駆動するためのドライブ損失が大きくなるという問題がある。【０００５】
そこで、上記の課題に鑑み、本開示は、ドライブ損失を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本開示の一態様に係る半導体装置は、互いに背向する第１の主面及び第２の主面を有し、第１の導電型を有する基板と、基板の第１の主面上に配置された第１の窒化物半導体層と、第１の窒化物半導体層の上に配置された、第１の導電型とは逆導電型の第２の導電型を有する第２の窒化物半導体層と、第２の窒化物半導体層を貫通し、第１の窒化物半導体層にまで達する凹状の第１の開口部を備える。さらに、本態様に係る半導体装置は、第２の窒化物半導体層の上面及び第１の開口部を覆うように基板側から順に配置され、当該上面及び第１の開口部の凹状の表面に沿って形成された、窒化物半導体よりなる電子走行層、及び、窒化物半導体よりなる第１の電子供給層を備える。さらに、本態様に係る半導体装置は、第１の電子供給層の上方に配置されたゲート電極と、ゲート電極と離間して、第１の電子供給層及び電子走行層を貫通し、第２の窒化物半導体層にまで達する第２の開口部と、第２の開口部を覆うように配置され、第２の窒化物半導体層と電気的に接続されたソース電極と、基板の第２の主面上に配置されたドレイン電極とを備える。そして、本態様に係る半導体装置では、第１の電子供給層は、第１の主面に略平行な上面部と、第１の開口部の側面に沿った側面部とを有する。また、ゲート電極は、上面部と側面部とのうち上面部に選択的に設けられている。【０００７】
この構成により、本態様に係る半導体装置では、ゲート電極が第１の電子供給層の上面部に選択的に形成され、側面部には形成されていない。このため、半導体装置は、ゲート電極の直下方向の電子走行層のみでオンオフ動作が行われる。したがって、半導体装置のゲート駆動電圧を低下させることができるので、ドライブ損失を低減することができる。
【発明の効果】
【０００８】
本開示に係る半導体装置によれば、ドライブ損失を低減することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本開示の第１の実施形態に係る半導体装置の断面図である。
【図２】図２は、本開示の第１の実施形態に係る半導体装置の電気的な特性を説明するための断面図である。
【図３】図３は、本開示の第１の実施形態に係る半導体装置のゲート電圧とオン抵抗との関係を示すグラフ図である。
【図４】図４は、本開示の第２の実施形態に係る半導体装置の断面図である。
【図５】図５は、本開示の第３の実施形態に係るチップのレイアウトを示す平面図である。
【図６】図６は、本開示の第３の実施形態の変形例に係るチップのレイアウトを示す平面図である。
【図７】図７は、本開示の第３の実施形態の変形例に係るチップのレイアウトの拡大図である。
【図８】図８は、本開示の第４の実施形態に係る半導体装置の断面図である。
【図９】図９は、従来の半導体装置の断面図である。
【図１０】図１０は、従来の半導体装置の電気的な特性を説明するための断面図である。
【図１１】図１１は、従来の半導体装置のゲート電圧とオン抵抗との関係を示すグラフ図である。
【発明を実施するための形態】
【００１０】
以下では、本開示の実施形態に係る半導体装置について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する趣旨ではない。よって、以下の実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１１】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。また、以下の実施形態において、略平行などの「略」を用いた表現を用いている。例えば、略平行は、完全に平行であることを意味するだけでなく、実質的に平行である、すなわち、例えば数％程度の差異を含むことも意味する。他の「略」を用いた表現についても同様である。
【００１２】
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００１３】
また、本明細書において、ＡｌＧａＮとは、３元混晶ＡｌｘＧａ１−ｘＮ（ｘはある値、但し０≦ｘ≦１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮなどでもって略記される。例えば、窒化物半導体ＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（ｘ、ｙはある値、但し０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）はＡｌＧａＩｎＮと略記される。
【００１４】
（本開示に係る発明の基礎となった知見）
図９は、特許文献１に記載された従来の半導体装置１００の断面図である。図１０は、従来の半導体装置１００の電気的な特性を説明するための断面図である。
【００１５】
半導体装置１００は、いわゆる縦型トランジスタである。図９に示すように、半導体装置１００は、導電性のＧａＮ基板１０１の上に、ｎ−型ＧａＮドリフト層１０４と、ｐ型ＧａＮバリア層１０６と、ｎ＋型ＧａＮコンタクト層１０７とをこの順で有する。また、半導体装置１００は、ｎ＋型ＧａＮコンタクト層１０７からｎ−型ＧａＮドリフト層１０４に達し、側面部１２８ａと底部１２８ｂとを備えるゲート開口部１２８を有する。
【００１６】
半導体装置１００は、ゲート開口部１２８を覆うように形成された再成長層１２７を備える。再成長層１２７は、ｉ（ｉｎｔｒｉｎｓｉｃ）型ＧａＮ電子走行層１２２とＡｌＧａＮ電子供給層１２６とが順次積層されて形成されている。さらに、ＡｌＧａＮ電子供給層１２６上に、絶縁層１０９が形成されている。図９に示すように、ｉ型ＧａＮ電子走行層１２２、ＡｌＧａＮ電子供給層１２６及び絶縁層１０９は、開口部１２８の形状に合わせて凹状に形成されている。例えば、絶縁層１０９は、上面部１０９ａと、側面部１０９ｂとを有する。
【００１７】
また、半導体装置１００は、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極Ｄとを備える。ゲート電極Ｇは、絶縁層１０９の上面部１０９ａ上と、側面部１０９ｂ上とに亘って形成されている。ソース電極Ｓは、ＡｌＧａＮ電子供給層１２６からｐ型ＧａＮバリア層１０６に至るまでの層の側面にソース電極Ｓが形成されている。また、ＧａＮ基板１０１の裏面にドレイン電極Ｄが形成されている。
【００１８】
従来の半導体装置１００のオン抵抗Ｒｏｎは、ゲート電圧がしきい値を超えてトランジスタがオン状態となるときにおける以下の抵抗を足し合わせた値である。すなわち、オン抵抗Ｒｏｎは、図１０に示すように、再成長層１２７のゲート開口部１２８以外のｉ型ＧａＮ電子走行層１２２とＡｌＧａＮ電子供給層１２６との界面の抵抗Ｒ１と、再成長層１２７のゲート開口部１２８内での側面部１２７ｂのｉ型ＧａＮ電子走行層１２２とＡｌＧａＮ電子供給層１２６との界面の抵抗Ｒ２と、ｎ−型ＧａＮドリフト層１０４の縦方向の抵抗Ｒ３と、ＧａＮ基板１０１の縦方向の抵抗Ｒ４とを足し合わせた値である。
【００１９】
図９及び図１０に示す従来の半導体装置１００において、再成長層１２７の、ゲート開口部１２８以外の部分である上面部１２７ａは、ｃ面方位に結晶成長するため、自発分極及びピエゾ分極共に大きく、２次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ、以下２ＤＥＧという）が生じやすい。一方、再成長層１２７の、ゲート開口部１２８の側面部に相当する側面部１２７ｂは、ｃ軸に対して垂直（例えばａ面）、又は、斜め（例えばｍ面）など、非極性面方位又は半極性面方位に結晶成長するため、分極が小さく、２ＤＥＧが生じにくい。
【００２０】
再成長層１２７の上面部１２７ａと側面部１２７ｂとは、絶縁層１０９を介して同じゲート電極Ｇによってオン／オフの制御がなされる。２ＤＥＧの電荷密度（以下、２ＤＥＧ量という）が異なる上面部１２７ａと側面部１２７ｂとの上に同じように絶縁層１０９が配置されているため、上面部１２７ａ及び側面部１２７ｂのそれぞれのゲート電圧のしきい値が異なる。例えば、２ＤＥＧ量が多い上面部１２７ａではしきい値が低く、２ＤＥＧ量が少ない側面部１２７ｂではしきい値が高くなる。
【００２１】
これにより、トランジスタがオフ状態の電圧からゲート電圧を高くしていった場合、まずは、上面部１２７ａにおいて、ゲート電圧がしきい値を超えて、抵抗が小さくなる。しかしながら、この時点では、側面部１２７ｂでは、ゲート電圧がしきい値を超えておらず、抵抗は高いままである。さらにゲート電圧を高くしていくと、側面部１２７ｂにおいて、ゲート電圧がしきい値を超えて、抵抗が小さくなる。
【００２２】
発明者らは、実際に従来の半導体装置１００において、ゲート電圧Ｖｇとオン抵抗Ｒｏｎとの関係を検討した。その検討結果を図１１に示す。ここで、図１１は、従来の半導体装置１００のゲート電圧Ｖｇとオン抵抗Ｒｏｎとの関係を示すグラフ図である。
【００２３】
図１１のグラフに示すように、半導体装置１００では、Ｖｇ１とＶｇ２との、２つのしきい値電圧があることが分かる。上述したように、Ｖｇ１は、２ＤＥＧ量が多い上面部１２７ａでのしきい値電圧であり、Ｖｇ２は、２ＤＥＧ量が少ない側面部１２７ｂでのしきい値電圧であると考えられる。
【００２４】
以上のように、従来の半導体装置１００では、抵抗が低減してトランジスタが完全にオン状態になるまでに、しきい値を２つ超える必要があり、トランジスタを駆動するゲート電圧が高くなる、という問題がある。ノーマリーオフ型のトランジスタでは、ゲート駆動電圧が高くなると、トランジスタを駆動するためのドライブ損失が大きくなる。
【００２５】
そこで、本開示では、ゲート駆動電圧を低下させることによって、ドライブ損失を低減することができる半導体装置（トランジスタ）を提供する。
【００２６】
（第１の実施形態）
以下、本開示の第１の実施形態に係る半導体装置について、添付の図面を参照して説明する。
【００２７】
［構成］
図１は、第１の実施形態に係る半導体装置１３の断面図である。
【００２８】
図１に示すように、本実施形態に係る半導体装置１３は、基板１と、第１の窒化物半導体層の一例であるドリフト層２と、第２の窒化物半導体層の一例である第１の下地層３と、ブロック層４と、第２の下地層５とを備える。半導体装置１３は、さらに、電子走行層の一例である第１の再成長層６と、第１の電子供給層の一例である第２の再成長層７と、絶縁層９とを備える。半導体装置１３は、さらに、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極Ｄとを備える。半導体装置１３は、さらに、第１の開口部１０と、ソース開口部（第２の開口部）１１とを備える。本実施形態に係る半導体装置１３は、いわゆる縦型トランジスタである。
【００２９】
具体的には、半導体装置１３では、基板１上に、ドリフト層２、第１の下地層３、ブロック層４及び第２の下地層５がこの順で配置されている。また、第１の開口部１０が、第２の下地層５、ブロック層４及び第１の下地層３を貫通し、ドリフト層２まで達するように形成されている。さらに、第１の再成長層６及び第２の再成長層７が、基板１側から順に第１の開口部１０及び第２の下地層５の上面を覆うように形成されている。また、ソース開口部１１が、第２の再成長層７、第１の再成長層６、第２の下地層５及びブロック層４を貫通し、第１の下地層３まで達するように形成されている。ゲート電極Ｇは、第２の再成長層７の上方に絶縁層９を介して配置されている。ソース電極Ｓは、ソース開口部１１を覆うように配置されている。ドレイン電極Ｄは、基板１の裏面に配置されている。
【００３０】
以下では、半導体装置１３を構成する各層の具体的な構成について詳細に説明する。
【００３１】
基板１は、互いに背向する第１の主面及び第２の主面を有し、第１の導電型を有する。第１の主面は、ドリフト層２が形成される側の主面である。第１の主面の面方位は、（０００１）（すなわちｃ面）である。第２の主面は、ドレイン電極Ｄが形成される側の主面（裏面）である。本実施形態では、第１の導電型は、ｎ＋型である。基板１は、例えば、ｎ＋型ＧａＮから形成された基板である。
【００３２】
なお、ｐ型、ｎ型は、半導体層の導電型を示し、ｎ＋とは半導体層にｎ型ドーパントが過剰に添加された状態、いわゆるヘビードープを表す。また、ｎ−とは、半導体層にｎ型ドーパントが過少に添加された状態、いわゆるライトドープを表す。ｎ型、ｎ＋型又はｎ−型の逆導電型は、ｐ型、ｐ＋型又はｐ−型である。
【００３３】
ドリフト層２は、基板１の第１の主面上に配置された第１の窒化物半導体層の一例である。例えば、ドリフト層２は、８μｍ厚のｎ型ＧａＮから形成されている。
【００３４】
ドリフト層２は、例えば有機金属気相エピタキシャル成長法（ＭＯＶＰＥ法）と呼ばれる結晶成長法にて形成される。第１の下地層３、ブロック層４及び第２の下地層５も同様である。
【００３５】
ドリフト層２のドナー濃度は、例えば、１×１０１５ｃｍ−３以上かつ１×１０１７ｃｍ−３以下の範囲である。ドリフト層２の炭素（Ｃ）濃度は、例えば、１×１０１５ｃｍ−３以上かつ２×１０１７ｃｍ−３である。
【００３６】
第１の下地層３は、ドリフト層２上に配置された、第１の導電型とは逆導電型の第２の導電型を有する第２の窒化物半導体層の一例である。例えば、第１の下地層３は、４００ｎｍ厚のｐ型ＧａＮから形成されている。
【００３７】
なお、第１の下地層３は、例えば、ＭＯＶＰＥ法などの結晶成長法にて形成しているが、これに限らない。第１の下地層３は、結晶成長以外に、例えばｉ型ＧａＮに、マグネシウム（Ｍｇ）を注入することにより形成されてもよい。さらにいえば、第１の下地層３は、ｐ型ＧａＮではなく、ｉ型ＧａＮに対し、Ｆｅのイオン注入などを行った絶縁層であってもよい。
【００３８】
例えば、第１の下地層３がｐ型ＧａＮ層である場合、逆方向電圧が印加された時（ソース電極Ｓに高電圧が印加）に、第１の下地層３とドリフト層２とで形成されるｐｎ接合半導体のｐ型部分に高電圧が印加されるので、空乏層が延びて高耐圧化が可能となる。
【００３９】
一方で、第１の下地層３がＦｅイオンなどが注入された絶縁層である場合、第１の下地層３の膜厚でのみ耐圧が決まる。なお、ｐ型ＧａＮである場合に比べて、ドリフト層２に空乏層が延びていかないので、第１の下地層３を厚くすることで、耐圧を高めることができる。
【００４０】
よって、半導体装置１３の小型化という観点では、高耐圧化を実現するためには、第１の下地層３がｐ型ＧａＮ層であることが好ましい。
【００４１】
ブロック層４は、第１の再成長層（電子走行層）６と第１の下地層３との間に配置されている。具体的には、ブロック層４は、第１の下地層３上に配置されている。ブロック層４は、絶縁性又は半絶縁性である窒化物半導体より形成されている。ブロック層４は、例えば２００ｎｍ厚の窒化物半導体層である。
【００４２】
ブロック層４は、寄生ｎｐｎ構造の発生を抑制することができるため、当該寄生ｎｐｎ構造による誤動作の影響を低減することができる。
【００４３】
半導体装置１３がブロック層４を備えない場合には、ソース電極Ｓとドレイン電極Ｄとの間には、結晶再成長で形成された第１の再成長層６、第２の再成長層７、第２の下地層５（ｎ型）／第１の下地層３（ｐ型）／ドリフト層２（ｎ型）という積層構造を有する。この積層構造は、寄生ｎｐｎ構造（寄生バイポーラトランジスタ）となっている。半導体装置１３がオフ状態の時、第１の下地層３に電流が流れると、この寄生バイポーラトランジスタがオンしてしまい、半導体装置１３の耐圧を低下させる場合がある。その場合、半導体装置１３の誤動作が生じやすい。なお、寄生バイポーラトランジスタの影響が十分に小さい場合、半導体装置１３は、ブロック層４を備えなくてもよい。
【００４４】
ブロック層４は、絶縁性又は半絶縁性の材料であれば、どのような材料を用いてもよい。例えば、ブロック層４は、炭素をドープしたＧａＮ層でもよい。ブロック層４の炭素濃度は、例えば３×１０１７ｃｍ−３以上である。あるいは、ブロック層４の炭素濃度は、１×１０１８ｃｍ−３以上でもよい。このとき、ｎ型不純物となる珪素（Ｓｉ）又は酸素（Ｏ）の濃度は、炭素濃度に比べて低い。珪素濃度又は酸素濃度は、例えば、５×１０１６ｃｍ−３以下であり、２×１０１６ｃｍ−３以下でもよい。
【００４５】
また、ブロック層４には、鉄（Ｆｅ）、マグネシウム（Ｍｇ）、ホウ素（Ｂ）のいずれか１つ以上が添加されていてもよい。具体的には、ブロック層４は、ＧａＮ層にＭｇ、Ｆｅ又はＢなどをイオン注入することで形成されてもよい。注入するイオンは、高抵抗化できるイオン種であれば、上記以外のイオン種でも同様の効果が得られる。
【００４６】
第２の下地層５は、第１の再成長層（電子走行層）６と、第１の下地層（第２の窒化物半導体層）３との間に配置されている。第２の下地層５は、具体的には、ブロック層４上に配置された窒化物半導体層である。第２の下地層５は、例えば、２０ｎｍ厚のＡｌＧａＮから形成されている。
【００４７】
第２の下地層５は、第１の下地層３からのｐ型不純物（Ｍｇなど）の拡散を抑制する機能を果たす。また、第２の下地層５は、後述するチャネルに対する電子供給層としての機能を有する。本実施形態では、第２の下地層５は、第２の電子供給層の一例であり、第２の再成長層（第１の電子供給層）７よりもバンドギャップが大きい。
【００４８】
本実施形態では、図１に示すように、第２の下地層５の上面から、第２の下地層５、ブロック層４及び第１の下地層３を貫通し、ドリフト層２にまで達する凹状の第１の開口部１０が形成されている。第１の開口部１０は、側面部１０ａと、底面部１０ｂとを有する。側面部１０ａは、第２の下地層５、ブロック層４及び第１の下地層３の端面に相当する。底面部１０ｂは、ドリフト層２の第１の開口部１０に露出した面である。
【００４９】
第１の開口部１０は、基板１から遠ざかる程、開口面積が大きくなるように形成されている。具体的には、側面部１０ａは、第２の下地層５の上面に対して傾斜している。すなわち、第２の下地層５、ブロック層４及び第１の下地層３の各々の、第１の開口部１０に面した端面が傾斜している。底面部１０ｂは、基板１の第１の主面に略平行である。第１の開口部１０の断面形状は、例えば逆台形状である。
【００５０】
第１の開口部１０は、基板１の第１の主面上に、ドリフト層２から第２の下地層５までを順に形成した後、部分的にドリフト層２を露出させるように、第２の下地層５、ブロック層４及び第１の下地層３をエッチングにより除去することで形成される。第１の開口部１０は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
【００５１】
第１の再成長層６は、第１の下地層３の上面及び第１の開口部１０を覆うように、結晶再成長により形成された窒化物半導体層である。本実施形態では、第１の再成長層６は、第２の下地層５の上面及び第１の開口部１０の表面に沿って形成されている。第１の再成長層６は、例えば、１００ｎｍ厚のＧａＮから形成されている。
【００５２】
第１の再成長層６の膜厚は、略一定である。このため、第１の再成長層６は、第１の開口部１０の表面に沿って凹状に形成されている。具体的には、図１に示すように、第１の再成長層６は、上面部６ａ、側面部６ｂ及び底面部６ｃを有する。上面部６ａ及び底面部６ｃは、基板１の第１の主面（すなわちｃ面）に平行である。側面部６ｂは、第２の下地層５の上面（ｃ面）に対して傾斜している。第１の再成長層６の側面部６ｂ及び底面部６ｃの上面はそれぞれ、第１の開口部１０の側面部１０ａ及び底面部１０ｂと略平行である。
【００５３】
第１の再成長層６は、チャネルを有しており、電子走行層としての機能を有する。第１の再成長層６の、第２の再成長層７との界面の近傍には、チャネルとなる二次元電子ガス層８が形成される。
【００５４】
第１の再成長層６は、例えばアンドープとしてもよいが、一部Ｓｉドープなどでｎ型化してもよい。また、１ｎｍ厚の再成長ＡｌＮ層を、第１の再成長層６と第２の再成長層７との間に形成してもよい。再成長ＡｌＮ層により、合金散乱を抑制し、チャネル移動度を向上させることができる。
【００５５】
第２の再成長層７は、第１の下地層３の上面及び第１の開口部１０を覆うように、結晶成長により形成された窒化物半導体層である。本実施形態では、第２の再成長層７は、第２の下地層５の上面及び第１の開口部１０の表面に沿って形成されている。具体的には、第２の再成長層７は、第１の再成長層６の表面に沿って第１の再成長層６上に形成されている。第２の再成長層７は、例えば、５０ｎｍ厚のＡｌＧａＮから形成されている。
【００５６】
第２の再成長層７の膜厚は、略一定である。このため、第２の再成長層７は、第１の開口部１０の表面に沿って凹状に形成されている。具体的には、図１に示すように、第２の再成長層７は、上面部７ａ、側面部７ｂ及び底面部７ｃを有する。上面部７ａ及び底面部７ｃは、基板１の第１の主面（すなわちｃ面）に平行である。側面部７ｂは、第２の下地層５の上面（ｃ面）に対して傾斜している。第２の再成長層７の側面部７ｂ及び底面部７ｃの上面はそれぞれ、第１の開口部１０の側面部１０ａ及び底面部１０ｂと略平行である。
【００５７】
これにより、第１の開口部１０の上方に、第２の再成長層７によってゲート開口部１２が形成されている。ゲート開口部１２は、第１の開口部１０と同様に、基板１から遠ざかる程、開口面積が大きくなるように形成されている。
【００５８】
第２の再成長層７は、チャネルに対する電子供給層（第１の電子供給層）としての機能を有する。
【００５９】
なお、本実施形態では、第２の再成長層７だけでなく、第２の下地層５も電子供給層として機能している。第２の再成長層７及び第２の下地層５はそれぞれ、ＡｌＧａＮから形成されているが、第２の再成長層７及び第２の下地層５のＡｌ組成は特に限定されない。例えば、第２の再成長層７のＡｌ組成は２０％であり、第２の下地層５のＡｌ組成は２５％程度でもよい。
【００６０】
本実施形態では、図１に示すように、第２の再成長層７の上面から、第２の再成長層７、第１の再成長層６、第２の下地層５及びブロック層４を貫通し、第１の下地層３まで達するソース開口部（第２の開口部）１１が形成されている。ソース開口部１１の断面形状は、例えば逆台形であるが、これに限定されない。
【００６１】
絶縁層９は、ゲート電極Ｇと第２の再成長層（第１の電子供給層）７との間に配置され、かつ、第２の再成長層７の上面部７ａと側面部７ｂとのうち上面部７ａに選択的に配置された絶縁層である。絶縁層９は、例えば窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）などの絶縁性の材料を用いて形成されている。
【００６２】
このように、絶縁層９を挿入することでゲート電流を抑制し、かつ、しきい値を正方向にシフトさせ、半導体装置１００をノーマリーオフ動作で動作させることが可能となる。
【００６３】
ゲート電極Ｇは、第２の再成長層７の上方に配置されている。具体的には、ゲート電極Ｇは、第２の再成長層７の上面部７ａと側面部７ｂとのうち上面部７ａに選択的に設けられている。すなわち、ゲート電極Ｇは、側面部７ｂには設けられていない。また、ゲート電極Ｇは、底面部７ｃにも設けられていない。ゲート電極Ｇは、上面部７ａのみに設けられている。例えば、ゲート電極Ｇは、平面視においてゲート開口部１２を囲むように形成されている。
【００６４】
ゲート電極Ｇは、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極Ｇは、パラジウム（Ｐｄ）を用いて形成される。なお、ゲート電極Ｇの材料には、Ｐｄ以外に、例えばニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極Ｇは、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
【００６５】
ソース電極Ｓは、ソース開口部１１を覆うように配置され、第１の下地層（第２の窒化物半導体層）３と電気的に接続されている。具体的には、ソース電極Ｓは、第２の再成長層７から、ソース開口部１１の側面及びソース開口部１１の底部の全てを覆うように形成されている。より具体的には、ソース電極Ｓは、ソース開口部１１の側面で、第２の再成長層７、第１の再成長層６、第２の下地層５及びブロック層４に接している。
【００６６】
ソース電極Ｓは、金属などの導電性の材料を用いて形成されている。ソース電極Ｓの材料としては、例えばＴｉ／Ａｌなど、ｎ型窒化物半導体層（ＧａＮ、ＡｌＮ、ＡｌＧａＮを含む）に対してオーミック接触となる材料を用いることができる。ソース電極Ｓは、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
【００６７】
ドレイン電極Ｄは、基板１の第２の主面（裏面）上に配置される。ドレイン電極Ｄは、金属などの導電性の材料を用いて形成されている。ドレイン電極Ｄの材料としては、例えば、ソース電極Ｓの材料と同様に、ｎ型に対してオーミック接触となる材料を用いることができる。ドレイン電極Ｄは、例えば、スパッタ又は蒸着などによって導電膜を成膜することで形成される。
【００６８】
［比較検討］
本実施形態に係る半導体装置１３のオン抵抗の特性について、図２及び図３と図９〜図１１を用いて、図９に示す従来の半導体装置１００と比較しながら以下に説明する。
【００６９】
図２は、本実施形態に係る半導体装置１３の電気的な特性を説明するための断面図である。図３は、本実施形態に係る半導体装置１３のゲート電圧Ｖｇとオン抵抗Ｒｏｎとの関係を示すグラフ図である。なお、図２では、煩雑さを避けるため、層を表す符号の一部を省略している。
【００７０】
図２に示すように、半導体装置１３では、二次元電子ガス層８に沿ってチャネル領域Ｃｈ１及びＣｈ２が形成される。チャネル領域Ｃｈ１は、ゲート電極Ｇの直下方向に形成されるチャネル領域である。具体的には、チャネル領域Ｃｈ１は、第１の再成長層６の上面部６ａと第２の再成長層７の上面部７ａとの界面近傍に形成されている。
【００７１】
チャネル領域Ｃｈ２は、ゲート開口部１２の側面に形成されるチャネル領域である。具体的には、チャネル領域Ｃｈ２は、第１の再成長層６の側面部６ｂと第２の再成長層７の側面部７ｂとの界面近傍に形成されている。
【００７２】
図３に示すように、本実施形態に係る半導体装置１３では、しきい値はＶｇ１のみである。一方、図１１に示すように、従来の半導体装置１００では、しきい値はＶｇ１とＶｇ２の２つが存在する。これは、次のように考えられる。
【００７３】
本実施形態の半導体装置１３では、ゲート電極Ｇは、第２の再成長層７の上面部７ａのみに選択的に配置され、側面部７ｂ及び底面部７ｃには配置されていない。このため、ゲート電極Ｇの直下方向において生じる２ＤＥＧチャネル（チャネル領域Ｃｈ１）のみで、半導体装置（トランジスタ）１３がオン／オフされる。
【００７４】
これは、ｃ面上に結晶成長する窒化物半導体層は分極が大きいため、ｃ面において第１の再成長層６と第２の再成長層７との界面近傍（具体的には、チャネル領域Ｃｈ１）に生じる２ＤＥＧ量が多く、しきい値電圧が小さくなる。一方で、ゲート開口部１２における側面部７ｂ上にはゲート電極Ｇは存在しないので、側面部７ｂにおけるチャネル領域Ｃｈ２は、常にオン状態である。
【００７５】
したがって、しきい値電圧が小さい状態で、半導体装置１３をオン／オフすることができる。そのため、半導体装置１３をオンするゲート駆動電圧が小さくなり、低ゲート電圧駆動によるドライブ損失低減が可能となる。また、ゲート電極Ｇは、第２の再成長層７の上面部７ａに選択的に配置されているので、ゲート電極Ｇが占める面積は小さくなる。これにより、ゲート電流を抑制し、入力容量を低減することが可能になる。
【００７６】
［効果など］
以上のように、本実施形態の半導体装置１３は、互いに背向する第１の主面及び第２の主面を有し、第１の導電型を有する基板１と、基板１の第１の主面上に配置されたドリフト層２と、ドリフト層２上に配置された、第１の導電型とは逆導電型の第２の導電型を有する第１の下地層３と、第１の下地層３を貫通し、ドリフト層２にまで達する凹状の第１の開口部１０と、第１の下地層３の上面及び第１の開口部１０を覆うように基板１側から順に配置され、上記上面及び第１の開口部１０の凹状の表面に沿って形成された、窒化物半導体よりなる第１の再成長層６、及び、窒化物半導体よりなる第２の再成長層７と、第２の再成長層７の上方に配置されたゲート電極Ｇと、ゲート電極Ｇと離間して、第２の再成長層７及び第１の再成長層６を貫通し、第１の下地層３にまで達する凹状のソース開口部１１と、ソース開口部１１を覆うように配置され、第１の下地層３と電気的に接続されたソース電極Ｓと、基板１の第２の主面上に配置されたドレイン電極Ｄとを備える。第２の再成長層７は、第１の主面に略平行な上面部７ａと、第１の開口部１０の側面に沿った側面部７ｂとを有し、ゲート電極Ｇは、上面部７ａと側面部７ｂとのうち上面部７ａに選択的に設けられている。
【００７７】
この構造により、ゲート開口部１２のチャネル領域Ｃｈ２は常に抵抗が低い状態が維持される。そのため、チャネル領域Ｃｈ２は、ゲート電極Ｇに印加する電圧によってオン／オフすることがなく、上面部７ａに対応する位置のチャネル領域Ｃｈ１においてのみ、オン／オフする。これにより、半導体装置１３（トランジスタ）のオン抵抗Ｒｏｎが小さくなるまでのしきい値は１つに限定することができる。また、第１の再成長層６と第２の再成長層７との界面のうち２ＤＥＧ量が多い界面の上、すなわち、上面部７ａの上方にゲート電極Ｇが配置されているので、しきい値は小さくなる。これにより、例えば、ノーマリーオフ型の半導体装置において、ゲート駆動電圧を低くすることができるため、ドライブ損失を低減することができる。
【００７８】
また、例えば、半導体装置１３は、ゲート電極Ｇと第２の再成長層７との間に配置され、かつ、上面部７ａと側面部７ｂとのうち上面部７ａに選択的に配置された絶縁層９を、さらに備える。
【００７９】
これにより、ゲート電流を抑制し、かつ、しきい値を正方向にシフトさせることができるので、半導体装置１００をノーマリーオフ動作で動作させることができる。
【００８０】
また、例えば、半導体装置１３は、第１の再成長層６と第１の下地層３との間に配置された、第２の再成長層７よりもバンドギャップの大きい第２の下地層５を、さらに備える。
【００８１】
これにより、バンドギャップが大きい第２の下地層（第２の電子供給層）５が設けられているので、第１の下地層３からのｐ型不純物の拡散を抑制することができる。
【００８２】
また、例えば、半導体装置１３は、第１の再成長層６と第１の下地層３との間に配置された、絶縁性又は半絶縁性である窒化物半導体よりなるブロック層４を、さらに備える。
【００８３】
これにより、寄生ｎｐｎ構造（すなわち、寄生バイポーラトランジスタ）の発生を抑制することができるので、半導体装置１３の耐圧の低下を抑制し、誤動作の発生を抑制することができる。
【００８４】
また、例えば、ブロック層４の炭素濃度は、３×１０１７ｃｍ−３以上である。
【００８５】
これにより、ブロック層４の絶縁性を高め、寄生ｎｐｎ構造の発生を一層抑制することができる。
【００８６】
また、例えば、ブロック層４には、Ｆｅ、Ｍｇ、Ｂのいずれか１つ以上が添加されていてもよい。
【００８７】
これにより、ブロック層４の絶縁性を高め、寄生ｎｐｎ構造の発生を一層抑制することができる。
【００８８】
（第２の実施形態）
次に、本開示の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図４は、本実施形態に係る半導体装置１４の断面図である。第２の実施形態に係る半導体装置１４は、第１の実施形態に係る半導体装置１３と比較して、絶縁層９の代わりに、第２の導電型（具体的にはｐ型）を有する第３の窒化物半導体層を備える点が相違する。以下では、第１の実施形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
【００８９】
コントロール層１５は、例えば、結晶再成長により作成したｐ型窒化物半導体から形成されている。コントロール層１５を構成するｐ型窒化物半導体としては、例えば、ｐ型ＡｌＧａＮが用いられる。コントロール層１５は、第２の再成長層７上に連続して結晶成長によって形成される。
【００９０】
本実施形態では、コントロール層１５は、ゲート電極Ｇと第２の再成長層（第１の電子供給層）７との間に配置され、かつ、上面部７ａと側面部７ｂとのうち上面部７ａに選択的に配置されている。具体的には、ゲート電極Ｇの直下、すなわち、上面部７ａ上のみに選択的に残るように、側面部７ｂ及び底面部７ｃの上に形成されたｐ型ＡｌＧａＮ層を、ドライエッチングなどにより除去する。コントロール層１５は、望ましい形状にパターニングされる。コントロール層１５は、第２の再成長層７の側面部７ｂにまで延在していない。さらに、コントロール層１５は、ソース電極Ｓとは直接接していない。コントロール層１５のパターニング後、コントロール層１５の上にゲート電極Ｇを形成する。
【００９１】
本実施形態では、ゲート電極Ｇは、コントロール層１５上のみに形成されている。例えば、パターニングされたコントロール層１５に対して、ゲート電極Ｇは小さい。ゲート電極Ｇは、ある１つの辺でもゲート電極Ｇがコントロール層１５をはみ出して、第２の再成長層７に接触しないように形成されている。
【００９２】
ゲート電極Ｇは、例えばｐ型ＡｌＧａＮ層に対してオーミック接触となるような導電性材料を用いて形成されている。このような導電性材料としては、例えばＰｄ、Ｎｉ系材料、ＷＳｉ、Ａｕなどを用いることができる。
【００９３】
以上のように、本実施形態に係る半導体装置１４は、ゲート電極Ｇと第２の再成長層７との間に配置され、かつ、上面部７ａと側面部７ｂとのうち上面部７ａに選択的に配置された、第２の導電型を有するコントロール層１５を、さらに備える。
【００９４】
このように、ｐ型ＡｌＧａＮよりなるコントロール層１５がゲート電極Ｇと第２の再成長層７との間に配置されていることにより、チャネル部分のポテンシャルが持ち上がる。このため、しきい値電圧を増大することができ、半導体装置１４のノーマリーオフ化を実現することができる。
【００９５】
（第３の実施形態）
次に、本開示の第３の実施形態について、図面を参照しながら説明する。本実施形態では、本開示の第１の実施形態に係る半導体装置１３、又は、第２の実施形態に係る半導体装置１４を複数備える１つのチップ１６における、半導体装置１３又は１４の平面配置（レイアウト）について、図５を用いて説明する。
【００９６】
図５は、本実施形態に係るチップ１６のレイアウトを示す平面図である。具体的には、図５は、半導体装置１３又は１４をゲート電極Ｇ側から見た平面図である。ここで、図５において、半導体装置１３又は１４を構成する層の形状を分かりやすくするために、複数の層には互いに異なる網掛けを付している。後述する図６及び図７についても同様である。なお、図５においてＸ方向は＜１−１００＞方向、Ｙ方向は＜１１−２０＞方向を表す。なお、方向を示す括弧＜＞の中のマイナス（−）は、バーを表す。
【００９７】
図５に示すチップ１６では、複数の半導体装置１３がＸ方向に沿って並んで配置されている。また、図５において破線で囲んだ範囲は、単位セル１７を示す。単位セル１７をＩ−Ｉ線で切った断面図が、図１に示す半導体装置１３の断面図である。なお、絶縁層９の代わりにコントロール層１５を配置した場合、単位セル１７をＩ−Ｉ線で切った断面図は、図４に示す半導体装置１４の断面図となる。
【００９８】
図５に示すように、第２の再成長層７（図５において網掛けなし）の上に絶縁層９ａが配置され、絶縁層９ａに囲まれるようにゲート電極Ｇ（粗いドットの網掛け）、ソース電極Ｓ（密なドットの網掛け）、絶縁層９（斜線の網掛け）又はコントロール層１５、及び、ゲート開口部１２（網掛けなし）が配置されている。１つの単位セル１７には、図５に示すように、Ｘ方向に沿って、ソース電極Ｓの半分、ゲート電極Ｇ、ゲート開口部１２、ゲート電極Ｇ、ソース電極Ｓの半分といった順番で電極などの各層が配置されている。
【００９９】
チップ１６は、ゲート幅を大きくするために、複数の単位セル１７（複数の半導体装置１３又は１４）がＸ方向にアレイ状に複数配列された構成を有している。
【０１００】
単位セル１７内において、Ｙ方向に沿ったゲート開口部１２の長さをフィンガー長Ｌｆとする。単位セル１７内にはトランジスタが２個あることになるので、チップ１６のゲート幅は、Ｌｆの２倍に単位セル１７の数を掛け合わせた値となる。
【０１０１】
なお、単位セル１７内にあるトランジスタの両サイドはゲート電極Ｇで終端されている。また、単位セル１７内にＹ方向に延在したゲート電極Ｇは２本存在するが、これらのゲート電極Ｇは両端で互いに接続されている。それぞれのゲート電極Ｇの両端を互いに接続した領域においても、ゲート電極Ｇは、第２の再成長層７の上面部７ａ上に形成されており、ゲート開口部１２内、すなわち、側面部７ｂ及び底面部７ｃには設けられていない。図５に示すように、ゲート電極Ｇは、平面視において、Ｘ方向にはしごの形状となる。それぞれの単位セル１７のゲート電極Ｇ同士を接続する部分はソース電極Ｓとは接しないように配置されている。
【０１０２】
（第３の実施形態の変形例）
続いて、本開示の第３の実施形態の変形例について、図面を参照しながら説明する。本変形例では、本開示の第１の実施形態に係る半導体装置１３、又は、第２の実施形態に係る半導体装置１４を複数備える１つのチップ１８における、半導体装置１３又は１４の平面配置（レイアウト）について、図６及び図７を用いて説明する。
【０１０３】
図６は、本変形例に係るチップ１８のレイアウトを示す平面図である。図７は、図６の部分拡大図である。図６及び図７において、Ｘ方向は＜１−１００＞方向、Ｙ方向は＜１１−２０＞方向を表す。
【０１０４】
本変形例では、図６及び図７に示すように、平面視形状が六角形のソース電極Ｓと、その外周に配置される２本のゲート電極Ｇと、その２本のゲート電極Ｇの間に形成されるゲート開口部１２とを１つの単位セル１９とする。ソース電極Ｓの各辺と同じ長さのゲート電極Ｇを２本、ソース電極Ｓの各辺の外周に配置する。このままだと外側のゲート電極Ｇはそれぞれ孤立した配線となってしまうので、隣り合うそれぞれの辺のゲート電極Ｇが全て同じ長さを維持して接続できるように、平面視形状が正三角形のゲート電極終端部２０が配置されている。この正三角形のゲート電極終端部２０が配置されていることで、図６に示すように、単位セル１９をそれぞれのゲート電極Ｇが重なるようにアレイ状に並べた場合、ゲート電極Ｇのパターンにズレがなく配置することが可能となる。
【０１０５】
ゲート電極Ｇは、図６のようにゲート電極Ｇで大きな島を形成した後、ゲート電極ビア２１を通じてゲート電極引出し配線２２に接続される。また、アレイ状に並べた単位セル１９の全てのソース電極Ｓからソース電極ビア２３を通してソース電極引出し配線２４に接続される。ソース電極引出し配線２４は、ゲート電極Ｇと接触しないように、全ての単位セル１９にあるソース電極Ｓから電流を引き上げられるように配置される。
【０１０６】
このように、本変形例に係るチップ１８は、ゲート電極ビア２１と、ゲート電極引出し配線２２と、ソース電極ビア２３と、ソース電極引出し配線２４とを備える。さらに、チップ１８は、図６に示すように、ゲートパッド２５と、ソースパッド２６と、ドレインパッド（図示せず）とを備える。なお、ドレインパッドは、チップ１８の裏面に配置されている。
【０１０７】
ゲートパッド２５は、ゲート電極引出し配線２２の上に設けられ、ゲート電極引出し配線２２と導通している。また、ソースパッド２６は、ゲートパッド２５をコの字状（横向きの略Ｕ字状）に囲んで設けられ、ソース電極引出し配線２４と導通している。
【０１０８】
なお、図６及び図７において、Ｉ−Ｉで切った断面図は、図１に示す半導体装置１３の断面図、又は、図４に示す半導体装置１４の断面図である。
【０１０９】
（第４の実施形態）
次に、本開示の第４の実施形態について、図面を参照しながら説明する。図８は、本実施形態に係る半導体装置２７の断面図である。第４の実施形態に係る半導体装置２７は、第１の実施形態に係る半導体装置１３と比較して、絶縁層９を備えない点が相違する。具体的には、ゲート電極Ｇが直接、第２の再成長層７（上面部７ａ）に接触している点が異なる。
【０１１０】
この構成においては、半導体装置１３と比べてノーマリーオフの観点では不利となるが、ゲート電極Ｇが直接、第２の再成長層７に接触しているので、半導体装置２７の利得をさらに向上させることができる。
【０１１１】
（その他）
以上、本発明に係る半導体装置について、上記の実施形態及び変形例に基づいて説明したが、本発明は、上記の実施形態に限定されるものではない。
【０１１２】
例えば、上記の各実施形態では、第１の導電型がｎ、ｎ＋又はｎ−型であり、第２の導電型がｐ、ｐ＋又はｐ−型である例について示したが、これに限らない。第１の導電型がｐ、ｐ＋又はｐ−型であり、第２の導電型がｎ、ｎ＋又はｎ−型でもよい。
【０１１３】
その他、各実施形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０１１４】
本開示に係る半導体装置は、例えばテレビジョンなどの民生機器の電源回路などで用いられるパワーデバイスなどとして有用である。
【符号の説明】
【０１１５】
１  基板
２  ドリフト層（第１の窒化物半導体層）
３  第１の下地層（第２の窒化物半導体層）
４  ブロック層
５  第２の下地層（第２の電子供給層）
６  第１の再成長層（電子走行層）
６ａ、７ａ  上面部
６ｂ、７ｂ、１０ａ  側面部
６ｃ、７ｃ、１０ｂ  底面部
７  第２の再成長層（第１の電子供給層）
８  二次元電子ガス層
９、９ａ  絶縁層
１０  第１の開口部
１１  ソース開口部（第２の開口部）
１２  ゲート開口部
１３、１４、２７  半導体装置
１５  コントロール層
１６、１８  チップ
１７、１９  単位セル
２０  ゲート電極終端部
２１  ゲート電極ビア
２２  ゲート電極引出し配線
２３  ソース電極ビア
２４  ソース電極引出し配線
２５  ゲートパッド
２６  ソースパッド
Ｃｈ１、Ｃｈ２  チャネル領域
Ｄ  ドレイン電極
Ｇ  ゲート電極
Ｓ  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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