(57)【要約】  従来の歪みパルスシフト回路は、リセット信号を用いないと、パルス信号の出力タイミングを制御できないという課題があった。  本発明のパルスシフト回路は、入力される第１の信号をクロックごとに積算する積分器と、第２の信号が入力され、積分器の積算値が第２の信号の信号値と等しい又は第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、パルス信号を遅延させる遅延回路と、遅延回路の前段又は後段に設けられ、パルス信号の信号値を第２の信号の信号値に変換する変換器と、積分器に入力される第１の信号の信号値から変換器が変換したパルス信号の信号値を減算する減算器と、第３の信号が入力され、積分器より前段に配置され、積分器に入力される第１の信号に第３の信号に対応する信号値を加算する又は第３の信号に対応するクロック分、第１の信号が積分器に入力されることを遮断する入力信号制御回路と備える。
2017154532.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１の信号をクロックごとに積算する積分器と、  
第２の信号が入力され、前記積分器の積算値が前記第２の信号の信号値と等しい又は前記第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、
前記パルス信号を遅延させる遅延回路と、
前記遅延回路の前段又は後段に設けられ、前記パルス信号の信号値を前記第２の信号の信号値に変換する変換器と、
前記積分器に入力される前記第１の信号の信号値から前記変換器が変換した前記パルス信号の信号値を減算する減算器と、
第３の信号が入力され、前記積分器より前段に配置され、前記積分器に入力される前記第１の信号に前記第３の信号に対応する信号値を加算する又は前記第３の信号に対応するクロック分、前記第１の信号が前記積分器に入力されることを遮断する入力信号制御回路と、
を備えたことを特徴とするパルスシフト回路。
【請求項２】
前記入力信号制御回路は、加算器であって、
前記積分器に入力される前記第１の信号に、前記量子化器が出力する前記パルス信号と同じ周期をもつ基準パルス信号からのシフト量に対応する信号値を加算することを特徴とする請求項１のパルスシフト回路。
【請求項３】
前記入力信号制御回路は、スイッチであって、
前記量子化器が出力する前記パルス信号と同じ周期をもつ基準パルス信号からのシフト量に対応するクロック分、前記第１の信号が前記積分器に入力されることを遮断することを特徴とする請求項１のパルスシフト回路。
【請求項４】
入力される第１の信号をクロックごとに積分する積分器と、  
第２の信号が入力され、前記積分器の積算値が、前記第２の信号の信号値と等しい又は前記第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、
前記パルス信号を遅延させる遅延回路と、
前記遅延回路により遅延された前記パルス信号の信号値を前記第２の信号の信号値に変換する変換器と、
前記積分器に入力される前記第１の信号の信号値から前記変換器が変換した前記パルス信号の信号値を減算する減算器と、
第３の信号が入力され、前記積分器より前段に配置され、前記積分器に入力される前記第１の信号に前記第３の信号に対応する信号値を加算する又は前記第３の信号に対応するクロック分、前記第１の信号が前記積分器に入力されることを遮断する入力信号制御回路と、
前記量子化器が出力する前記パルス信号と同じ周期をもつ基準パルス信号を出力する基準パルス回路と、
前記パルス信号により分周数を決定する分周器を有する第１の位相同期回路と、
前記基準パルス信号により分周数を決定する分周器を有する第２の位相同期回路と、
を備えたことを特徴とする周波数シンセサイザー。
【請求項５】
周波数変調における周波数変化量に相当する微分値を出力するＦＭ制御回路と、
前記微分値を積算し、積算した前記微分値を前記第１の信号として出力する第２の積分器と、
位相制御信号である第４の信号が入力され、前記第２の積分器が積算した前記微分値と前記第４の信号とから前記第３の信号を生成し、生成した前記第３の信号を前記入力信号制御回路に出力する加算回路と、
を備えたことを特徴とする請求項１に記載のパルスシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルスシフト回路に関するものである。 
【背景技術】
【０００２】
フラクショナル−Ｎ  ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、分周器の分周数をΔΣ変調器で生成する分周数制御信号を用いて制御することで、小数点以下の分周数でＰＬＬをロックさせることができる。【０００３】
また、フラクショナル−Ｎ  ＰＬＬは、同一構成のフラクショナル−Ｎ  ＰＬＬを２個並列化し、並列化したＰＬＬに同一の基準信号を入力した場合、ΔΣ変調器で生成する分周数制御信号を、一方に対し他方をクロック単位でシフトさせることで、シフト量に応じて２個のＰＬＬの出力信号間に位相差を与えることができる。【０００４】
ΔΣ変調器で生成する分周数制御信号をクロック単位でシフトさせる回路として、非特許文献１に記載のパルスシフト回路が知られている。【０００５】
従来のパルスシフト回路は、基準パルス回路が出力するパルス信号に対して所望のクロック数分だけシフトしたタイミングでパルス信号を出力する回路である。シフトする量は、基準パルス回路に対するリセット信号とパルスシフト回路に対するリセット信号とのクロック差によって決定される。つまり、従来のパルスシフト回路は、パルスシフト回路のリセットタイミングを、基準パルス回路のリセットタイミングに対してシフト量に対応するクロック数分だけシフトさせることで、パルス信号の出力タイミングをシフトさせている。リセット信号とは、パルスシフト回路及び基準パルス回路の内部の機器を初期値に戻す信号である。【０００６】
従来のパルスシフト回路において、パルスシフト回路のリセット後の動作開始タイミングは、基準パルス回路のリセット後の動作開始タイミングよりも、所望のクロック数分だけ遅れるので、パルスシフト回路が出力するパルス信号は、基準パルス回路が出力するパルス信号に対し、所望のクロック数分だけシフトしたタイミングで出力される。
【先行技術文献】
【非特許文献】
【０００７】
Ｋｅｎｉｃｈｉ  ＴＡＪＩＭＡ、  Ｒｙｏｊｉ  ＨＡＹＡＳＨＩ、  ”Ｎｏｖｅｌ  Ｐｈａｓｅ  Ｄｉｆｆｅｒｅｎｃｅ Ｃｏｎｔｒｏｌ Ｂｅｔｗｅｅｎ Ｏｕｔｐｕｔ Ｓｉｇｎａｌｓ Ｕｓｉｎｇ Ｆｒａｃｔｉｏｎａｌ-Ｎ ＰＬＬ Ｓｙｎｔｈｅｓｉｚｅｒｓ ｂｙ Ｃｙｃｌｉｃ Ｓｈｉｆｔ ｏｆ Ｃｏｎｔｒｏｌ Ｄａｔａ” ＩＥＥＥ ＩＭＳ２００７。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のパルスシフト回路では、基準パルス回路のリセット信号とパルスシフト回路のリセット信号とのクロック差により、パルス信号の出力タイミングを制御しているため、出力タイミングを変更するとき、必ず基準パルス回路とパルスシフト回路との両方をリセットする必要がある。両方をリセットすることにより、基準パルス回路とパルスシフト回路とにそれぞれにつながるＰＬＬ両方のロックが一旦外れるので、ＰＬＬが再度ロックするまで、２個のＰＬＬは両方とも使用不可となる。
ＰＬＬは、通常通信装置などのＲＦ回路の局発源に用いられるため、ロックしていない状態では装置の所望の機能を実現することができない。【０００９】
本発明の目的は、リセット信号によらず、パルス信号の出力タイミングを制御できるパルスシフト回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明のパルスシフト回路は、入力される第１の信号をクロックごとに積算する積分器と、第２の信号が入力され、積分器の積算値が第２の信号の信号値と等しい又は第２の信号の信号値を超えた場合にパルス信号を出力する量子化器と、パルス信号を遅延させる遅延回路と、遅延回路の前段又は後段に設けられ、パルス信号の信号値を第２の信号の信号値に変換する変換器と、積分器に入力される第１の信号の信号値から変換器が変換したパルス信号の信号値を減算する減算器と、第３の信号が入力され、積分器より前段に配置され、積分器に入力される第１の信号に第３の信号に対応する信号値を加算する又は第３の信号に対応するクロック分、第１の信号が積分器に入力されることを遮断する入力信号制御回路と備える。
【発明の効果】
【００１１】
本発明によれば、リセット信号によらず、パルス信号の出力タイミングを制御できるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１に係るパルスシフト回路の使用例を示す図である。
【図２】この発明の実施の形態１に係るパルスシフト回路１の一構成例を示す構成図である。
【図３】この発明の実施の形態１に係るΔΣ変調器１０の一構成例を示す構成図である。
【図４】この発明の実施の形態１に係るパルスシフト回路の信号タイムチャートを示すタイムチャート図である。
【図５】この発明の実施の形態１のパルスシフト回路の他の構成例を示す構成図である。
【図６】この発明の実施の形態２に係るパルスシフト回路の一構成例を示す構成図である。
【図７】この発明の実施の形態２に係るパルスシフト回路の信号タイムチャートを示すタイムチャート図である。
【図８】この発明の実施の形態２のパルスシフト回路の他の構成例を示す構成図である。
【図９】この発明の実施の形態３に係るパルスシフト回路の一構成例を示す構成図である。
【図１０】この発明の実施の形態３のパルスシフト回路の他の構成例を示す構成図である。
【図１１】この発明の実施の形態３のパルスシフト回路の他の構成例を示す構成図である。
【図１２】この発明の実施の形態３のパルスシフト回路の他の構成例を示す構成図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１は、この発明の実施の形態１に係るパルスシフト回路の使用例を示す図である。
図１において、パルスシフト回路１、ＰＬＬ２０、基準パルス回路２、及びＰＬＬ２１は、２つのＰＬＬ出力信号の位相差を制御できる周波数シンセサイザーを構成している。パルスシフト回路１は、ＰＬＬ２０に内蔵される分周器２０１に接続される。基準パルス回路２は、ＰＬＬ２１に内蔵される分周器２１１に接続される。Ｋ（第１の信号の一例）は、周波数設定データであり、一般的にフラクショナル値と呼ばれる。Ｍ（第２の信号の一例）は、周波数設定データであり、一般的にモジュラス数と呼ばれる。ＰＯ１及びＰＯ２は、それぞれ分周器２０１、分周器２１１の分周数制御信号であり、Ｍ／Ｋの周期で出力されるパルス信号である。ＰＬＬ２０及びＰＬＬ２１の分周数の小数点以下の値は、Ｋ／Ｍで設定される。ＰＬＬ２０及びＰＬＬ２１は、設定された分周数で信号をロックし、信号を出力する。ここでは説明を分かりやすくするために、ＫとＭとは、Ｋ／Ｍが約分できない数であるとする。例えば、Ｋ＝１、Ｍ＝１０の場合と、Ｋ＝２、Ｍ＝２０の場合とにおいてＫ／Ｍは同じ値であるが、約分できない数とは、Ｋ＝１、Ｍ＝１０の場合を意味する。
【００１４】
図２は、この発明の実施の形態１に係るパルスシフト回路１の一構成例を示す構成図である。
パルスシフト回路１は、入力信号制御回路３０、及びΔΣ変調器１０を備える。
【００１５】
入力信号制御回路３０は、入力信号をそのまま通過させるか、または遮断するかを制御する制御回路である。入力信号制御回路３０は、ΔΣ変調器１０に接続される。入力信号制御回路３０は、スイッチ制御回路３及びスイッチ４を備える。
【００１６】
スイッチ制御回路３は、外部から入力される位相設定信号（ＰＳＤｎ（第３の信号の一例））にしたがって、スイッチ４のＯＮ／ＯＦＦを制御する制御回路である。スイッチ制御回路３は、スイッチ４に接続され、スイッチ４のＯＮ／ＯＦＦを制御するスイッチオフ信号ＳＷｎを出力する。例えば、スイッチ制御回路３は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の論理回路、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）で構成される。
【００１７】
スイッチ４は、スイッチ制御回路３の制御信号にしたがって、ＯＮとＯＦＦとを切り替えるスイッチである。スイッチ４は、スイッチ制御回路３及びΔΣ変調器１０に接続される。スイッチ４は、スイッチ制御回路３からスイッチオフ信号ＳＷｎが入力されていない（ＳＷｎ＝０）ときは、入力されるＫをそのままΔΣ変調器１０に出力する。一方、スイッチオフ信号ＳＷｎが入力されている（ＳＷｎ＝１）ときは、ゼロをΔΣ変調器１０に出力する。ゼロとは、ΔΣ変調器に信号が入力されないことを意味する。例えば、スイッチ４は、ＦＰＧＡの論理回路、ＡＳＩＣで構成される。
【００１８】
基準パルス回路２は、基準パルス信号を出力する基準パルス回路である。基準パルス信号は、パルスシフト回路１の出力信号と同じパルス周期をもつ。基準パルス回路２は、パルスシフト回路１と同様の構成であっても良いし、別の構成であっても良い。例えば、基準パルス回路２は、ΔΣ変調器が用いられる。
【００１９】
ΔΣ変調器１０は、Ｋ及びＭが入力され、分周数制御信号（ＰＯｎ）を出力するΔΣ変調器である。
図３は、この発明の実施の形態１に係るΔΣ変調器１０の一構成例を示す構成図である。
ΔΣ変調器１０は、減算器１１と、積分器１２と、量子化器１３と、遅延回路１４と、変換器１５とを備える。
ここで、便宜上、Ｋが入力される端子を第一の端子、Ｍが入力される端子を第二の端子、ＰＯｎが出力される端子を出力端子とする。
減算器１１は、ΔΣ変調器１０の第一の端子に入力される周波数設定データＫの値から変換器１５の出力値を減算する減算器である。
積分器１２は、減算器１１の出力値をクロックごとに積分（積算）する積分器である。積分器１２の初期値は、基準パルス回路２に内蔵される積分器の初期値と同じである。したがって、初期状態において、パルスシフト回路１がパルス信号を出力するタイミングと基準パルス回路２がパルス信号を出力するタイミングとは同じである。
量子化器１３は、積分器１２の出力値ＡＣｎが、ΔΣ変調器１０の第二の端子に入力される周波数設定データＭの値と等しい又はＭの値を超えた場合にＰＯｎ（＝１）を出力端子に出力する量子化器である。量子化器１３は、ＡＣｎがＭと等しくなるタイミングまたはＡＣｎがＭを超えたタイミングでＰＯｎ（＝１）を出力する。
遅延回路１４は、量子化器１３の出力値を１クロック分保持し、遅延させる遅延回路である。
変換器１５は、ΔΣ変調器１０の第二の端子に入力される周波数設定データＭの値に応じて遅延回路１４の出力値をＭ倍して出力する変換器である。変換器１５は、乗算器で構成されても良い。なお、変換器１５と遅延回路１４の順序は、逆でもよい。
【００２０】
ΔΣ変調器１０は、１クロックごとにＫの値を加算し、加算した信号ＡＣｎがＭの値以上になったときにＰＯｎ（＝１）を出力する。ＰＯｎは、遅延回路１４及び変換器１５を介して減算器１１に入力され、減算器１１は、入力されるＫから変換器１５の出力信号（Ｍ）を減算する。そして、減算器１１は、減算した信号（Ｋ−Ｍ）を積分器１２に出力する。このため、積分器１２の積分値がＭ以上になると、次のクロック入力時に積分器１２の値はＫになる。つまり、積分器１２は、クロックごとにＫを積算し、積分値がＭ以上になると減算器１１の出力信号により積分値をＫに戻す動作をする。量子化器１３は、積分器１２の積算値がＭ以上になるとＰＯｎ（＝１）を出力するので、結果としてΔΣ変調器１０は、Ｍ／Ｋクロック間隔ごとにＰＯｎ（＝１）を出力する。
【００２１】
次に、この発明の実施の形態１に係るパルスシフト回路１の動作について説明する。ここでは、説明を分かりやすくするために、基準パルス回路２の動作と対比させながら説明する。基準パルス回路２は、スイッチ制御回路３及びスイッチ４がないこと以外パルスシフト回路１と同様の構成であり、信号名も対応している。
【００２２】
図４は、この発明の実施の形態１に係るパルスシフト回路１の信号タイムチャートを示すタイムチャート図である。
図４において、横軸は、時間であり、縦軸は、信号値である。ＰＯ１は、パルスシフト回路１が出力するパルス信号であり、分周数制御信号である。ＰＯ２は、基準パルス回路２が出力するパルス信号であり、分周数制御信号である。ＡＣ１は、パルスシフト回路１内の積分器１２の出力値である。ＡＣ２は、基準パルス回路２内の積分器の出力値である。ＳＷ１は、パルスシフト回路１内のスイッチ制御回路３の出力値であり、１のときスイッチ４をＯＦＦし、０のときスイッチをＯＮする。
【００２３】
パルスシフト回路１は、時間ｔ０からｔ１の区間では、クロックごとに、ＡＣ１の値をＫ値ずつ増加させ、ＡＣｎの値がＭ値以上になると、ＰＯ１（＝１）を出力する。この結果、パルスシフト回路１は、Ｍ／Ｋクロック間隔でＰＯ１を出力する。基準パルス回路２の動作も、パルスシフト回路１と同様であり、基準パルス回路２は、Ｍ／Ｋクロック間隔でＰＯ２を出力する。
【００２４】
ｔ１のタイミングで、スイッチ制御回路３は、シフト量設定信号（ＰＳＤ１）に応じて、スイッチオフ信号ＳＷ１を出力する。例えば、図１において、ＰＬＬ２１の出力信号に対するＰＬＬ２０の出力信号の相対位相をＸ度遅らせたい場合、ＰＳＤ１＝Ｘを設定し、それをもとにスイッチ制御回路３は、Ｘ／Ｋ＊Ｍ／３６０（＝Ｔ）クロック間だけスイッチオフ信号ＳＷ１（＝１）を出力する。そうすると、図２において、スイッチ４は、Ｔクロック間、入力されるＫを遮断するので、ＡＣ１の値は、Ｔクロック間、一定となる。
【００２５】
そして、スイッチ制御回路３は、ｔ１からＴクロック後のｔ２のタイミングで、スイッチオフ信号ＳＷ１を出力するのを止める。これにより、スイッチ４は、Ｋを遮断せず、そのままΔΣ変調器１０に出力する。したがって、ｔ２以降の区間では、クロックごとに、ＡＣ１の値がＫ値ずつ増加し、ＡＣ１の値がＭ値以上になると、ＰＯ１（＝１）が出力され、パルス信号となって出力される。
【００２６】
その結果、基準パルス回路２がＰＯ２を出力するタイミングに対して、パルスシフト回路１がＰＯ１を出力するタイミングは、Ｔクロック分だけシフトする。これにより、図１におけるＰＬＬ２０とＰＬＬ２１との出力信号間には、３６０＊Ｔ＊Ｋ／Ｍ度の位相差が生じる。
【００２７】
図４のタイムチャートが示す通り、パルスシフト回路１を用いることで、基準パルス回路２のパルスの出力タイミングに対して、パルスシフト回路１のパルスの出力タイミングを任意に調整することが可能となる。このとき、パルスシフト回路１及び基準パルス回路２をリセットする必要はない。
【００２８】
以上のように、実施の形態１のパルスシフト回路によれば、フラクショナル値Ｋに対してシフト量設定信号（ＰＳＤ１）に対応するクロック分、スイッチ４をＯＦＦするので、そのクロック分、ＰＯ１を出力するタイミングをシフトさせることができる。このため、リセット信号を用いなくても、パルスタイミングを任意に調整することができる。
【００２９】
なお、ΔΣ変調器１０の構成は、図３の構成に限られるものではなく、Ｂ．Ｍｉｌｌｅｒ，  Ｂ．Ｃｏｎｌｅｙ，  ”Ａ  ｍｕｌｔｉｐｌｅ  ｍｏｄｕｌａｔｏｒ  ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｄｅｒ”, ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔ, Ｖｏｌ.４０, ＮＯ.３, ＪＵＮＥ １９９１で示されるようなマルチステージのΔΣ変調器でも良いし、Ｔｏｍ  Ａ．Ｄ．  Ｒｉｌｅｙ，  Ｍｉｌｅｓ  Ａ．Ｃｏｐｅｌａｎｄ，  Ｔａｄ  Ａ．Ｋｗａｓｎｉｅｗｓｋｉ，  ”  Ｄｅｌｔａ−Ｓｉｇｍａ  Ｍｏｄｕｌａｔｉｏｎ  ｉｎ  Ｆｒａｃｔｉｏｎａｌ−Ｎ  Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ” ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, ＶＯＬ. ２８, ＮＯ. ５, ＭＡＹ １９９３で示されるようΔΣ変調器の構成でも良い。
【００３０】
さらに、スイッチ制御回路３及びスイッチ４は、ΔΣ変調器１０の内部に設けても良い。
図５は、この発明の実施の形態１のパルスシフト回路の他の構成例を示す構成図である。
スイッチ制御回路３及びスイッチ４がΔΣ変調器１０に内蔵されている点が、図２のパルスシフト回路と異なる。
図５に示すように、減算器１１の後段にスイッチ４を設ける構成にしても、スイッチ４の動作により、積分器１２にＫが入力されるのを遮断するので、スイッチ４がＯＦＦであるクロックの間、ＡＣｎは増加せず、そのクロック分、ＰＯｎの出力タイミングをずらすことができる。図５に示すようなパルスシフト回路の構成であっても、図２に示したパルスシフト回路と同様の効果を得ることができる。
【００３１】
ここでは、パルスシフト回路１及び基準パルス回路２の２つの回路の場合について示したが、２以上の複数の回路においても、基準パルスに対して任意にパルスタイミングをシフトする制御を行うことができる。また、その際に、基準パルス回路２をリセットする必要はない。
【００３２】
なお、初期状態において、パルスシフト回路１が、基準パルス回路２のパルス信号の出力タイミングを把握していれば、必ずしも、初期状態において、パルスシフト回路１のパルス信号の出力タイミングと基準パルス回路２のパルス信号を出力タイミングとが合っていなくても良い。初期状態において両者の差を予め把握していれば、その差を考慮してシフト量を決められるので、シフト量を任意に制御できる。
【００３３】
実施の形態２．
実施の形態１では、パルスシフト回路において、ΔΣ変調器１０の積分器１２に入力する信号を、位相設定信号に応じて数クロック間一定に保つことで分周数制御信号（ＰＯ１）のシフトを実現する回路構成について示した。ここでは、パルスシフト回路において、１クロックで分周数制御信号のシフトを実現する回路構成について示す。これにより、回路の動作時間を減らすことができ、回路の消費電力低減の効果を得ることができる。
【００３４】
図６は、この発明の実施の形態２に係るパルスシフト回路の一構成例を示す構成図である。入力信号制御回路３１が加算ビット生成回路５及び加算器６で構成されている点が、実施の形態１のパルスシフト回路１と異なる。
【００３５】
加算ビット生成回路５は、位相設定信号（ＰＳＤｎ）の値に応じて加算ビットＡＤｎを生成し、生成したＡＤｎを加算器６に出力する加算ビット生成回路である。例えば、加算ビット生成回路５は、ＦＰＧＡの論理回路、ＡＳＩＣで構成される。
加算器６は、周波数設定データＫと加算ビットＡＤｎとを加算し、加算した信号（Ｋ＋ＡＤｎ）をΔΣ変調器１０に出力する加算器である。例えば、加算器６は、ＦＰＧＡの論理回路、ＡＳＩＣで構成される。
【００３６】
次に、実施の形態２に係るパルスシフト回路の動作を説明する。
図７は、この発明の実施の形態2に係るパルスシフト回路の信号タイムチャートを示すタイムチャート図である。
図７において、横軸は、時間であり、縦軸は、信号値である。ＰＯ１は、パルスシフト回路１が出力するパルス信号であり、分周数制御信号である。ＰＯ２は、基準パルス回路２が出力するパルス信号であり、分周数制御信号である。ＡＣ１は、パルスシフト回路１内の積分器１２の出力値である。ＡＣ２は、基準パルス回路２内の積分器の出力値である。ＡＤ１は、加算ビット生成回路５の出力値である。
【００３７】
同一のタイミングでパルスシフト回路１と基準パルス回路２とを起動した場合、時間ｔ０からｔ１の区間では、クロックごとに、ＡＣ１及びＡＣ２の値がＫ値ずつ増加し、ＡＣ１及びＡＣ２の値がＭ値以上になると、ＰＯ１（＝１）及びＰＯ２（＝１）が出力される。時間ｔ０からｔ１の区間では、パルスシフト回路１及び基準パルス回路２は、同一のタイミングで分周数制御信号（ＰＯ１及びＰＯ２）を出力する。
【００３８】
ｔ１のタイミングで、パルスシフト回路１の加算ビット生成回路５は、位相設定信号（ＰＳＤ１）に応じて、加算ビットＡＤ１を生成して１クロック間だけ出力する。図１において、ＰＬＬ２１の出力信号に対するＰＬＬ２０の出力信号の相対位相をＸ度早めたい場合、ＰＳＤ１＝Ｘを設定し、それをもとに加算ビット生成回路５は、ＡＤ１＝Ｘ＊Ｍ／３６０の値を加算器６に出力する。そうすると、加算器６は、ＫとＡＤ１を加算し、加算した信号をΔΣ変調器１０に出力する。ΔΣ変調器１０の積分器１２は、加算器６の出力信号（Ｋ＋ＡＤ１）を積算するので、ｔ１のタイミングで、ＡＣ１の値は、Ｋ＋ＡＤ１の値だけ増加する。
【００３９】
ｔ２以降の区間では、クロックごとに、ＡＣ１の値がＫ値ずつ増加し、ＡＣ１の値がＭ値以上になると、パルスシフト回路１は、ＰＯ１（＝１）を出力する
【００４０】
その結果、ＰＯ１（＝１）とＰＯ２（＝１）とが出力されるタイミングに、ＡＤ１／Ｋクロック分だけ差が生じる。
【００４１】
以上のように、実施の形態２のパルスシフト回路によれば、加算器６を用いてシフト量設定信号（ＰＳＤ１）に応じたビット数（ＡＤ１）をＫに加算するので、１クロック間で分周数制御信号のシフトを実現できる。その結果、回路の動作時間を減らすことができ、回路の消費電力低減の効果を得ることができる。
【００４２】
なお、加算ビット生成回路５及び加算器６は、ΔΣ変調器１０の内部に設ける構成でも良い。
図８は、この発明の実施の形態２のパルスシフト回路の他の構成例を示す構成図である。図８に示すように、減算器１１の後段に加算器６を設ける構成にしても、加算器６の動作により、積分器１２にＫ＋ＡＤｎが出力されるので、ＡＣｎは、Ｋ＋ＡＤ１の値だけ増加し、その増加分、ＰＯｎの出力タイミングをずらすことができる。図８に示すようなパルスシフト回路の構成であっても、図６に示したパルスシフト回路と同様の効果を得ることができる。
【００４３】
実施の形態３．
実施の形態１では、パルスシフト回路のＫが一定である場合について示した。ここでは、パルスシフト回路のＫが時間で変化する場合について示す。これにより、チャープ信号などのＦＭ（Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ：周波数変調）信号を生成するＦ−ＰＬＬにおいて、位相差制御のためのパルスシフトを実現することができる。
【００４４】
図９は、この発明の実施の形態３に係るパルスシフト回路の一構成例を示す構成図である。実施の形態３のパルスシフト回路は、実施の形態１の図２で示したパルスシフト回路１の入力側に、ＦＭ制御回路４１と積分器４２と加算回路４３とを備える。
【００４５】
ＦＭ制御回路４１は、ＦＭにおける周波数変化量に相当するＫの微分量を出力するＦＭ制御回路である。例えば、ＦＭ制御回路４１には、ＦＰＧＡの論理回路が用いられる。
【００４６】
積分器４２は、ＦＭ制御回路４１が出力するＫの微分量を積算し、積算により求めたＫを出力する積分器である。
【００４７】
加算回路４３は、外部から入力される位相制御信号（ＰＳＣＮＴ）と積分器４２が出力するＫとを用いて、位相設定信号（ＰＳＤｎ）を生成する加算回路である。例えば、加算回路４３には、ＦＰＧＡの論理回路やＡＳＩＣが用いられる。
【００４８】
次に、実施の形態３に係るパルスシフト回路の動作を説明する。
【００４９】
ＦＭ制御回路４１は、周波数変調における周波数変化量に相当するＫの微分量を出力する。積分器４２は、Ｋの微分量を積算することで、Ｋを生成する。周波数変調する場合、積分器４２がスイッチ４に出力するＫは、周波数変調に伴い変化する。一方、Ｍは既知で常に一定である。
加算回路４３は、外部から入力される位相制御信号（ＰＳＣＮＴ）と積分器４２が出力するＫとから、位相設定信号（ＰＳＤｎ）を生成する。ＰＳＣＮＴは、周波数変調中のＦ−ＰＬＬにおいて位相を制御する周波数における分周数の小数点以下の値（Ｋ／Ｍ）及びその周波数において相対位相の変化量の値（Ｘ(度)）を持つ。
【００５０】
例えば、チャープなどの周波数変調中にＦ−ＰＬＬの出力信号の周波数がＹとなったときに、相対位相をＸ度遅らせたい場合、加算回路４３は、積算されたＫ値及び既知のＭ値から各瞬間でのＦ−ＰＬＬの分周数の小数値を算出し、その小数値の値がＫ／Ｍに達したタイミングでＸ値をＰＳＤｎ信号として出力する。なお、加算回路４３は、Ｍ値を記憶していても良いし、外部からＭ値が入力されても良い。
【００５１】
ΔΣ変調器１０に入力されるＫ及びＭが分かれば、Ｆ−ＰＬＬが出力する信号の周波数の情報を得ることができる。したがって、周波数変調時にＫが変動する場合でも、積分器４２が出力するＫをモニタすることで、瞬時的な周波数の情報が得られる。以上のように、加算回路４３は、Ｋ値から得られる周波数情報と、外部からのＰＳＣＮＴ信号により設定される位相制御の要求内容とから、スイッチ制御回路３に必要なＰＳＤｎ信号を計算し、出力する。
【００５２】
以降の動作は、実施の形態１と同様であるので、説明を省略する。
【００５３】
以上のように、実施の形態３のパルスシフト回路によれば、周波数変化量に相当するＫの微分量を積算することで、Ｋを生成し、位相制御信号（ＰＳＣＮＴ）とＫとから位相設定信号（ＰＳＤｎ）を生成するので、Ｋが時間で変化する周波数変調時においても、Ｆ−ＰＬＬの位相差制御に必要となるパルスシフトを実現できる。
【００５４】
なお、実施の形態１の図４で示したパルスシフト回路１と同様、入力信号制御回路３０は、ΔΣ変調器１０の内部に設けても良い。
図１０は、この発明の実施の形態３のパルスシフト回路の他の構成例を示す構成図である。入力信号制御回路３０がΔΣ変調器１０に内蔵されている点が、図９のパルスシフト回路と異なる。図１０に示すようなパルスシフト回路の構成であっても、図９に示したパルスシフト回路と同様の効果を得ることができる。
【００５５】
さらに、実施の形態２の図６に示すパルスシフト回路１の入力側に、ＦＭ制御回路４１と積分器４２と加算回路４３とを備える構成でも良い。
図１１は、この発明の実施の形態３のパルスシフト回路の他の構成例を示す構成図である。入力信号制御回路３１が加算ビット生成回路５及び加算器６で構成されている点が、図９のパルスシフト回路と異なる。図１１に示すようなパルスシフト回路の構成であっても、図９に示したパルスシフト回路と同様の効果を得ることができる。
【００５６】
さらに、実施の形態２の図８で示した回路と同様、入力信号制御回路３１は、ΔΣ変調器１０の内部に設ける構成でも良い。
図１２は、この発明の実施の形態３のパルスシフト回路の他の構成例を示す構成図である。入力信号制御回路３１がΔΣ変調器１０に内蔵されている点が、図１１のパルスシフト回路と異なる。図１２に示すようなパルスシフト回路の構成であっても、図１１に示したパルスシフト回路と同様の効果を得ることができる。
【符号の説明】
【００５７】
１  パルスシフト回路、２  基準パルス回路、３  スイッチ制御回路、４  スイッチ、５  加算ビット生成回路、６  加算器、１０  ΔΣ変調器、１１  減算器、１２  積分器、１３  量子化器、１４  遅延回路、１５  変換器、３０  入力信号制御回路、３１  入力信号制御回路、４１  ＦＭ制御回路、４２  積分器、４３  加算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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