(57)【要約】  半導体装置は、酸化物半導体層を有する薄膜トランジスタと、配線接続部（２０１）とを備え、配線接続部（２０１）は、ゲート電極と同一の導電膜から形成された下部導電部（３ｔ）と、下部導電部（３ｔ）の少なくとも一部を露出するコンタクトホール（ＣＨ２）を有する絶縁層（１５）と、少なくとも一部がコンタクトホール（ＣＨ２）内に配置された上部導電部（１９ｔ）とを備え、絶縁層（１５）はゲート絶縁層（４）、保護層（９）および層間絶縁層（１３）を含み、コンタクトホールの側壁において、ゲート絶縁層（４）は、上段部（４１）と、上段部（４１）の基板側に位置する下段部（４２）とを有し、基板の法線方向から見たとき、下段部（４２）の側面は上段部（４１）の側面よりも外側に位置し、上部導電部（１９ｔ）は、コンタクトホール内で、下部導電部（３ｔ）、および、ゲート絶縁層（４）の下段部（４２）の側面および上面と接する。
2017051791.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板に支持された薄膜トランジスタと、前記薄膜トランジスタを覆う層間絶縁層と、配線接続部とを備える半導体装置であって、
前記薄膜トランジスタは、前記基板の上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された酸化物半導体層と、前記酸化物半導体層の少なくともチャネル領域を覆う保護層と、それぞれが前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極とを有し、
前記配線接続部は、
前記ゲート電極と同一の導電膜から形成された下部導電部と、
前記下部導電部上に形成され、かつ、前記下部導電部の少なくとも一部を露出するコンタクトホールを有する絶縁層と、
少なくとも一部が前記コンタクトホール内に配置された上部導電部と
を備え、
前記絶縁層は、前記ゲート絶縁層、前記保護層および前記層間絶縁層を含み、
前記コンタクトホールの側壁において、前記ゲート絶縁層は、上段部と、前記上段部の前記基板側に位置する下段部とを有し、前記基板の法線方向から見たとき、前記下段部の側面は前記上段部の側面よりも外側に位置しており、
前記上部導電部は、前記コンタクトホール内で、前記下部導電部、および、前記ゲート絶縁層の前記下段部の側面および上面と接する半導体装置。
【請求項２】
前記配線接続部は、前記保護層および前記ゲート絶縁層の間に位置し、かつ、前記酸化物半導体層と同一の半導体膜から形成された酸化物半導体接続部をさらに有し、
前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記酸化物半導体接続部の側面は、前記保護層の側面と前記ゲート絶縁層の前記下段部の側面との間に位置しており、
前記上部導電部は、前記コンタクトホール内で、前記ゲート絶縁層の前記上段部の側面、および、前記酸化物半導体接続部の側面および上面とさらに接する、請求項１に記載の半導体装置。
【請求項３】
前記コンタクトホールの前記側壁において、前記ゲート絶縁層の前記上段部の側面は、前記保護層の側面と整合している、請求項１に記載の半導体装置。
【請求項４】
前記コンタクトホールの前記側壁において、前記ゲート絶縁層の前記上段部の側面は、前記酸化物半導体接続部の側面と整合している、請求項２に記載の半導体装置。
【請求項５】
前記上部導電部は、前記コンタクトホールの底面から前記側壁を経て前記層間絶縁層上まで延びている、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記上部導電部は、前記ゲート絶縁層の前記下段部の上面上に端部を有する、請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記上部導電部は、前記酸化物半導体接続部の上面上に端部を有する、請求項２または４に記載の半導体装置。
【請求項８】
前記配線接続部は、前記保護層および前記層間絶縁層の間に位置し、かつ、前記ソース電極と同一の導電膜から形成されたソース接続部をさらに有し、
前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記ソース接続部の側面は、前記ゲート絶縁層の前記下段部の側面よりも内側に位置しており、
前記上部導電部は、前記コンタクトホール内で、前記ゲート絶縁層の前記上段部の側面、前記保護層の側面、および、前記ソース接続部の側面および上面とさらに接する、請求項１に記載の半導体装置。
【請求項９】
前記ソース接続部の側面は、前記保護層の側面および前記ゲート絶縁層の前記上段部の側面と整合している、請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極と同一の導電膜から形成されたマーク部と、
前記マーク部を覆う島状の絶縁膜と、
前記酸化物半導体層と同一の半導体膜から形成され、かつ、前記絶縁膜を介して前記マーク部と少なくとも部分的に重なるように配置された酸化物半導体カバー部と、
前記酸化物半導体カバー部を覆う上部導電体カバー部と
を有し、
前記絶縁膜の周縁において、前記絶縁膜は、他の上段部と、前記他の上段部の前記基板側に位置する他の下段部とを有し、前記基板の法線方向から見たとき、前記他の下段部の側面は前記他の上段部の側面よりも外側に位置しており、
前記他の上段部の側面は、前記酸化物半導体カバー部の側面と整合しており、
前記上部導電体カバー部は、前記他の下段部の側面および上面、前記他の上段部の側面、および、前記酸化物半導体カバー部の側面および上面と接するように配置されている、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記ゲート絶縁層の前記上段部の側面と前記下段部の側面との距離Ｄは１μｍ以上１０μｍ以下である、請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記保護層の側面と前記酸化物半導体接続部の側面との距離ｄ１は、前記上段部の側面と前記下段部の側面との距離Ｄよりも大きい、請求項２、４および７のいずれかに記載の半導体装置。
【請求項１３】
前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記酸化物半導体層は結晶質部分を含む請求項１３に記載の半導体装置。
【請求項１５】
薄膜トランジスタおよび配線接続部を備えた半導体装置の製造方法であって、
（Ａ）基板上にゲート用導電膜を形成し、これをパターニングすることによって、薄膜トランジスタを形成するＴＦＴ形成領域に前記薄膜トランジスタのゲート電極を形成し、配線接続部を形成する配線接続部形成領域に前記配線接続部の下部導電部を形成する工程と、
（Ｂ）前記ゲート電極および前記下部導電部を覆うゲート絶縁層を形成する工程と、
（Ｃ）前記ゲート絶縁層上に酸化物半導体膜を形成し、これをパターニングすることによって、前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ）前記酸化物半導体層および前記ゲート絶縁層上に、前記酸化物半導体層の少なくともチャネル領域を覆う保護層を形成する工程であって、前記保護層は前記配線接続部形成領域にも延設され、前記基板の法線方向から見たとき、前記保護層は、前記下部導電部の一部と重なる開口部を有する、工程と、
（Ｅ）前記酸化物半導体層を覆うようにソース用導電膜を形成し、これをパターニングすることによって、前記薄膜トランジスタのソース電極およびドレイン電極を形成し、これによって前記薄膜トランジスタを得る工程と、
（Ｆ）前記薄膜トランジスタを覆うように層間絶縁層を形成する工程であって、前記層間絶縁層は前記配線接続部形成領域にも延設される、工程と、
（Ｇ）前記層間絶縁層、前記保護層および前記ゲート絶縁層のエッチングを行うことにより、前記配線接続部形成領域に、前記下部導電部の一部を露出するコンタクトホールを形成する工程であって、前記エッチングは、前記保護層の端部、および前記ゲート絶縁層のうち前記保護層の前記端部の下方に位置する部分の上部が除去され、かつ、前記ゲート絶縁層のうち前記保護層の前記端部の下方に位置する部分の下部が残るような条件で行われ、これにより、前記コンタクトホールの側壁において、前記ゲート絶縁層は、上段部と、前記上段部の前記基板側に位置する下段部とを有し、前記基板の法線方向から見たとき、前記下段部は前記上段部よりも外側に位置する段差構造を有する、工程と、
（Ｈ）前記コンタクトホール内において、前記下部導電部の前記一部、および、前記ゲート絶縁層の前記下段部の側面および上面と接する上部導電部を形成し、これにより、前記配線接続部を得る、工程と
を包含する半導体装置の製造方法。
【請求項１６】
前記工程（Ｃ）は、前記酸化物半導体膜のパターニングによって、前記配線接続部形成領域に島状の酸化物半導体接続部を形成する工程を含み、
前記工程（Ｄ）において、前記保護層は、前記酸化物半導体接続部の側面および上面を覆うように形成され、
前記工程（Ｅ）において、前記ソース用導電膜のパターニングは、前記酸化物半導体接続部がエッチストップとして機能する条件で行われ、
前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記酸化物半導体接続部の側面は、前記保護層の側面と前記ゲート絶縁層の前記下段部の側面との間に位置している、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（Ｆ）において、前記層間絶縁層は、無機絶縁層である第１絶縁層と、前記第１絶縁層の上に形成された有機絶縁層である第２絶縁層とを含み、前記工程（Ｇ）は、前記第２絶縁層をパターニングする工程と、パターニングされた前記第２絶縁層をマスクとして前記第１絶縁層、前記保護層および前記ゲート絶縁層を一括してエッチングする工程とを含む、請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む請求項１５から１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記酸化物半導体層は結晶質部分を含む請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。【０００３】
アクティブマトリクス基板は、一般に、複数の画素を含む表示領域と、表示領域以外の領域（周辺領域）とを有している。表示領域の各画素には、画素の列方向に沿って延びるソース配線と、画素の行方向に沿って延びるゲート配線と、画素電極と、ＴＦＴとが設けられている。周辺領域には、ゲート配線またはソース配線を外部配線と接続するための複数の端子部が設けられている。例えば、ゲート配線は、表示領域から周辺領域まで延び、端子部（ゲート端子）を介してゲートドライバと接続される。一方、ソース配線は、例えば、ゲート配線と同一膜から形成されたゲート接続配線と電気的に接続される。この接続部を「ソース・ゲート接続部」と称する。ゲート接続配線は、周辺領域において、端子部（ソース端子）を介してソースドライバに接続される。ゲート配線、ソース配線、ゲート接続配線など配線は、例えば金属配線である。本明細書では、ゲート端子部、ソース端子部、ソース・ゲート接続部などの配線同士を接続する構造を、「配線接続部」と総称する。【０００４】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。【０００５】
酸化物半導体ＴＦＴとして、例えば、ボトムゲート構造を有し、かつ、酸化物半導体層のチャネル領域を覆うように保護層（エッチストップ層）が設けられた構造が提案されている。このような構造を「チャネル保護型（またはエッチストップ型）」と称する。エッチストップ型ＴＦＴの製造プロセスでは、酸化物半導体層上に保護層を形成した後、ソース・ドレイン電極を形成する。このため、ソース・ドレイン電極を形成するためのエッチング（ソース・ドレイン分離）を行う際に、保護層がエッチストップとして機能するので、チャネル領域がエッチングによって受けるダメージを低減できる。【０００６】
エッチストップ型の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板では、保護層を形成する工程が増加する。このようなアクティブマトリクス基板を、フォトマスクの枚数を抑えて製造するため種々のプロセスが検討されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１１−０７０９８１号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のアクティブマトリクス基板では、配線接続部において、ゲート配線、ソース配線、ゲート接続配線などの金属配線に腐食が生じる場合があった。詳細は後述する。【０００９】
本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備えた半導体装置において、配線の腐食を抑制し得る、新規な配線接続構造を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタと、前記薄膜トランジスタを覆う層間絶縁層と、配線接続部とを備える半導体装置であって、前記薄膜トランジスタは、前記基板の上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に形成された酸化物半導体層と、前記酸化物半導体層の少なくともチャネル領域を覆う保護層と、それぞれが前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極とを有し、前記配線接続部は、前記ゲート電極と同一の導電膜から形成された下部導電部と、前記下部導電部上に形成され、かつ、前記下部導電部の少なくとも一部を露出するコンタクトホールを有する絶縁層と、少なくとも一部が前記コンタクトホール内に配置された上部導電部とを備え、前記絶縁層は、前記ゲート絶縁層、前記保護層および前記層間絶縁層を含み、前記コンタクトホールの側壁において、前記ゲート絶縁層は、上段部と、前記上段部の前記基板側に位置する下段部とを有し、前記基板の法線方向から見たとき、前記下段部の側面は前記上段部の側面よりも外側に位置しており、前記上部導電部は、前記コンタクトホール内で、前記下部導電部、および、前記ゲート絶縁層の前記下段部の側面および上面と接する。【００１１】
ある実施形態において、前記配線接続部は、前記保護層および前記ゲート絶縁層の間に位置し、かつ、前記酸化物半導体層と同一の半導体膜から形成された酸化物半導体接続部をさらに有し、前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記酸化物半導体接続部の側面は、前記保護層の側面と前記ゲート絶縁層の前記下段部の側面との間に位置しており、前記上部導電部は、前記コンタクトホール内で、前記ゲート絶縁層の前記上段部の側面、および、前記酸化物半導体接続部の側面および上面とさらに接する。【００１２】
ある実施形態において、前記コンタクトホールの前記側壁において、前記ゲート絶縁層の前記上段部の側面は、前記保護層の側面と整合している。【００１３】
ある実施形態において、前記コンタクトホールの前記側壁において、前記ゲート絶縁層の前記上段部の側面は、前記酸化物半導体接続部の側面と整合している。【００１４】
ある実施形態において、前記上部導電部は、前記コンタクトホールの底面から前記側壁を経て前記層間絶縁層上まで延びている。【００１５】
ある実施形態において、前記上部導電部は、前記ゲート絶縁層の前記下段部の上面上に端部を有する。【００１６】
ある実施形態において、前記上部導電部は、前記酸化物半導体接続部の上面上に端部を有する。【００１７】
ある実施形態において、前記配線接続部は、前記保護層および前記層間絶縁層の間に位置し、かつ、前記ソース電極と同一の導電膜から形成されたソース接続部をさらに有し、前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記ソース接続部の側面は、前記ゲート絶縁層の前記下段部の側面よりも内側に位置しており、前記上部導電部は、前記コンタクトホール内で、前記ゲート絶縁層の前記上段部の側面、前記保護層の側面、および、前記ソース接続部の側面および上面とさらに接する。【００１８】
ある実施形態において、前記ソース接続部の側面は、前記保護層の側面および前記ゲート絶縁層の前記上段部の側面と整合している。【００１９】
ある実施形態において、前記ゲート電極と同一の導電膜から形成されたマーク部と、前記マーク部を覆う島状の絶縁膜と、前記酸化物半導体層と同一の半導体膜から形成され、かつ、前記絶縁膜を介して前記マーク部と少なくとも部分的に重なるように配置された酸化物半導体カバー部と、前記酸化物半導体カバー部を覆う上部導電体カバー部とを有し、前記絶縁膜の周縁において、前記絶縁膜は、他の上段部と、前記他の上段部の前記基板側に位置する他の下段部とを有し、前記基板の法線方向から見たとき、前記他の下段部の側面は前記他の上段部の側面よりも外側に位置しており、前記他の上段部の側面は、前記酸化物半導体カバー部の側面と整合しており、前記上部導電体カバー部は、前記他の下段部の側面および上面、前記他の上段部の側面、および、前記酸化物半導体カバー部の側面および上面と接するように配置されている。【００２０】
ある実施形態において、前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記ゲート絶縁層の前記上段部の側面と前記下段部の側面との距離Ｄは１μｍ以上１０μｍ以下である。【００２１】
ある実施形態において、前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記保護層の側面と前記酸化物半導体接続部の側面との距離ｄ１は、前記上段部の側面と前記下段部の側面との距離Ｄよりも大きい。【００２２】
ある実施形態において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。【００２３】
ある実施形態において、前記酸化物半導体層は結晶質部分を含む。【００２４】
本発明の一実施形態の半導体装置の製造方法は、薄膜トランジスタおよび配線接続部を備えた半導体装置の製造方法であって、（Ａ）基板上にゲート用導電膜を形成し、これをパターニングすることによって、薄膜トランジスタを形成するＴＦＴ形成領域に前記薄膜トランジスタのゲート電極を形成し、配線接続部を形成する配線接続部形成領域に前記配線接続部の下部導電部を形成する工程と、（Ｂ）前記ゲート電極および前記下部導電部を覆うゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層上に酸化物半導体膜を形成し、これをパターニングすることによって、前記薄膜トランジスタの酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層および前記ゲート絶縁層上に、前記酸化物半導体層の少なくともチャネル領域を覆う保護層を形成する工程であって、前記保護層は前記配線接続部形成領域にも延設され、前記基板の法線方向から見たとき、前記保護層は、前記下部導電部の一部と重なる開口部を有する、工程と、（Ｅ）前記酸化物半導体層を覆うようにソース用導電膜を形成し、これをパターニングすることによって、前記薄膜トランジスタのソース電極およびドレイン電極を形成し、これによって前記薄膜トランジスタを得る工程と、（Ｆ）前記薄膜トランジスタを覆うように層間絶縁層を形成する工程であって、前記層間絶縁層は前記配線接続部形成領域にも延設される、工程と、（Ｇ）前記層間絶縁層、前記保護層および前記ゲート絶縁層のエッチングを行うことにより、前記配線接続部形成領域に、前記下部導電部の一部を露出するコンタクトホールを形成する工程であって、前記エッチングは、前記保護層の端部、および前記ゲート絶縁層のうち前記保護層の前記端部の下方に位置する部分の上部が除去され、かつ、前記ゲート絶縁層のうち前記保護層の前記端部の下方に位置する部分の下部が残るような条件で行われ、これにより、前記コンタクトホールの側壁において、前記ゲート絶縁層は、上段部と、前記上段部の前記基板側に位置する下段部とを有し、前記基板の法線方向から見たとき、前記下段部は前記上段部よりも外側に位置する段差構造を有する、工程と、（Ｈ）前記コンタクトホール内において、前記下部導電部の前記一部、および、前記ゲート絶縁層の前記下段部の側面および上面と接する上部導電部を形成し、これにより、前記配線接続部を得る、工程とを包含する。【００２５】
ある実施形態において、前記工程（Ｃ）は、前記酸化物半導体膜のパターニングによって、前記配線接続部形成領域に島状の酸化物半導体接続部を形成する工程を含み、前記工程（Ｄ）において、前記保護層は、前記酸化物半導体接続部の側面および上面を覆うように形成され、前記工程（Ｅ）において、前記ソース用導電膜のパターニングは、前記酸化物半導体接続部がエッチストップとして機能する条件で行われ、前記基板の法線方向から見たとき、前記コンタクトホールの前記側壁において、前記酸化物半導体接続部の側面は、前記保護層の側面と前記ゲート絶縁層の前記下段部の側面との間に位置している。【００２６】
ある実施形態において、前記工程（Ｆ）において、前記層間絶縁層は、無機絶縁層である第１絶縁層と、前記第１絶縁層の上に形成された有機絶縁層である第２絶縁層とを含み、前記工程（Ｇ）は、前記第２絶縁層をパターニングする工程と、パターニングされた前記第２絶縁層をマスクとして前記第１絶縁層、前記保護層および前記ゲート絶縁層を一括してエッチングする工程とを含む。
【発明の効果】
【００２７】
本発明の一実施形態によると、酸化物半導体ＴＦＴを備えた半導体装置において、配線の腐食を抑制し得る、新規な配線接続構造が提供される。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態の半導体装置１０００の一部を例示する模式的な平面図である。
【図２】第１の実施形態の半導体装置におけるＴＦＴ１０１および補助容量１０５の断面図である。
【図３】（ａ）および（ｂ）は、それぞれ、第１の実施形態の半導体装置における端子部２０１を例示する平面図および断面図である。
【図４】第１の実施形態の半導体装置におけるソース・ゲート接続部２０３を例示する断面図である。
【図５】（ａ）および（ｂ）は、それぞれ、第１の実施形態の半導体装置におけるマーク部２０５の一例を示す断面図および平面図である。
【図６】（ａ）〜（ｄ）は、それぞれ、半導体装置１０００の製造方法を説明するための模式的な工程断面図である。
【図７】（ａ）〜（ｃ）は、それぞれ、半導体装置１０００の製造方法を説明するための模式的な工程断面図である。
【図８】端子部形成領域３４におけるフォトマスクのパターンを例示する図である。
【図９】端子部コンタクトホールＣＨ２の側壁の段差構造を例示する断面図である。
【図１０】（ａ）および（ｂ）は、それぞれ、第２の実施形態の半導体装置における端子部２０１Ａの平面図および断面図である。
【図１１】（ａ）〜（ｃ）は、それぞれ、第２の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。
【図１２】（ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置における端子部２０１Ｂの平面図および断面図である。
【図１３】（ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置における他の端子部２０１Ｃの平面図および断面図である。
【図１４】（ａ）および（ｂ）は、それぞれ、第３の実施形態の半導体装置におけるさらに他の端子部２０１Ｄの平面図および断面図である。
【図１５】第１の実施形態の半導体装置におけるゲート絶縁層の段差構造を説明するための拡大断面図である。
【図１６】第４の実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図である。
【図１７】アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。
【発明を実施するための形態】
【００２９】
エッチストップ型の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の配線接続部の構造は、例えば特許文献１に開示されている。特許文献１の配線接続部（ゲート端子部）では、ゲート配線と、画素電極と同一の膜から形成された上部配線とを、ソース配線と同一の膜（ソース用導電膜）から形成された中間層を介して接続している。
【００３０】
しかしながら、アクティブマトリクス基板の製造プロセスによっては、ゲート配線と上部配線との接続にソース用導電膜を利用できない場合がある。この場合には、上部配線は、例えば、コンタクトホール内でゲート配線と直接接するように配置される。
【００３１】
本願発明者が検討したところ、コンタクトホール内で上部配線とゲート配線とを直接接触させる配線接続構造では、コンタクトホールが深くなると、上部配線のカバレッジが低くなり、この結果、ゲート配線（メタル）の腐食を引き起こす可能性がある。特に、比較的厚い平坦化膜が端子部形成領域に形成されている場合、コンタクトホールが深くなるので、上記問題はより顕著になる。
【００３２】
これに対し、本願発明者は、酸化物半導体ＴＦＴの保護層（エッチストップ層）を利用することにより、使用するフォトマスクの枚数を増大させることなく、配線の腐食を抑制し得る配線接続構造を形成できることを見出し、本願発明に想到した。
【００３３】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴおよび配線接続部を備えている。なお、本実施形態の半導体装置は、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
【００３４】
図１は、本実施形態の半導体装置１０００の一部を例示する模式的な平面図である。
【００３５】
本実施形態の半導体装置１０００は、複数の画素領域Ｐｉｘを含む表示領域１００と、表示領域以外の領域に形成された非表示領域２００とを有している。
【００３６】
各画素領域Ｐｉｘには、画素の列方向に沿って延びるソース配線Ｓと、画素の行方向に沿って延びるゲート配線Ｇと、酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と略す。）１０１と、画素電極１９とが設けられている。容量配線Ｃｓと、補助容量１０５とがさらに設けられていてもよい。ゲート配線Ｇおよび容量配線Ｃｓは、同一の導電膜（ゲート用導電膜）から形成されている。ＴＦＴ１０１は、ソース配線Ｓとゲート配線Ｇとの交差する点の近傍に配置されている。また、補助容量１０５は、容量配線Ｃｓ上に形成されている。
【００３７】
ＴＦＴ１０１は、活性層となる酸化物半導体層５を有している。酸化物半導体層５は、ソース配線Ｓと一体的に形成されたソース電極７ｓおよびドレイン電極７ｄとそれぞれ接続されている。ドレイン電極７ｄは、画素電極１９と接続されている。この例では、ドレイン電極７ｄは容量配線Ｃｓ上まで延設されて、補助容量１０５の上部電極７ｃとして機能する。また、ドレイン電極７ｄと画素電極１９とを接続するためのコンタクトホールＣＨ１は、基板の法線方向から見たとき、容量配線Ｃｓと重なるように配置されている。
【００３８】
非表示領域２００には、ソース・ゲート接続部２０３および端子部２０１などの配線接続部が設けられている。
【００３９】
ソース・ゲート接続部２０３では、ソース配線Ｓは、ゲート用導電膜から形成された配線（「ゲート接続配線」と呼ぶ。）３ｓｇと電気的に接続される。ここでは、画素電極と同一の透明導電膜から形成された透明接続部１９ｓｇを介して、ソース配線Ｓとゲート接続配線３ｓｇとが電気的に接続される。透明接続部１９ｓｇは、絶縁層に形成されたコンタクトホールＣＨ２内でソース配線Ｓおよびゲート接続配線３ｓｇと接している。
【００４０】
端子部２０１では、ゲート配線Ｇまたはゲート接続配線３ｓｇが、画素電極と同一の透明導電膜から形成された上部配線に電気的に接続される。上部配線は、絶縁層に形成されたコンタクトホール内でゲート配線Ｇまたはゲート接続配線３ｓｇと接している。
【００４１】
このように、配線接続部は、絶縁層よりも下層に設けられたゲート配線Ｇ、ゲート接続配線３ｓｇなどの導電部（以下、「下部導電部」と総称する。）と、下部導電部の少なくとも一部を露出するコンタクトホールを有する絶縁層と、透明接続部１９ｓｇ、上部配線などの導電部（以下、「上部導電部」と総称する。）とを備える。後述するように、コンタクトホールの側壁は所定の段差構造を有している。上部導電部は、コンタクトホール内で下部導電部と接するように配置される。
【００４２】
次に、図２〜４を参照しながら、酸化物半導体ＴＦＴ１０１、補助容量１０５、ソース・ゲート接続部２０３および端子部２０１の構造をより具体的に説明する。
【００４３】
＜ＴＦＴ１０１および補助容量１０５＞
図２は、半導体装置１０００のＴＦＴ１０１および補助容量１０５の断面図であり、図１におけるＩ−Ｉ’線およびＩＩ−ＩＩ‘線に沿った断面をそれぞれ示している。
【００４４】
酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と略す。）１０１は、エッチストップ型のＴＦＴである。ＴＦＴ１０１は、基板１上に支持されたゲート電極３と、ゲート電極３を覆うゲート絶縁層４と、ゲート絶縁層４を介してゲート電極３と重なるように配置された酸化物半導体層５と、酸化物半導体層５のチャネル領域５ｃを覆う保護層９と、ソース電極７ｓおよびドレイン電極７ｄとを備えている。ゲート電極３はゲート配線Ｇと一体的に形成され、ソース電極７ｓはソース配線Ｓと一体的に形成されていてもよい。酸化物半導体層５は、チャネル領域５ｃと、チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを有している。ソース電極７ｓは、保護層９に設けられたソース開口部を介してソースコンタクト領域と接するように形成されている。同様に、ドレイン電極７ｄは、保護層９に設けられたドレイン開口部を介してドレインコンタクト領域と接するように形成されている。ソース電極７ｓおよびドレイン電極７ｄは、同一の導電膜（ソース用導電膜）から形成されていてもよい。
【００４５】
補助容量１０５は、基板１の上に設けられた容量配線Ｃｓと、ゲート絶縁層４を介して容量配線Ｃｓと重なるように配置された上部電極７ｃとを備えている。容量配線Ｃｓはゲート用導電膜から形成され、上部電極７ｃはソース用導電膜から形成されている。ここでは、ドレイン電極７ｄが容量配線Ｃｓ上まで延び、上部電極７ｃとして機能する。
【００４６】
ＴＦＴ１０１および補助容量１０５は、ソースおよびドレイン電極７ｓ、７ｄ上に形成された層間絶縁層１３で覆われている。層間絶縁層１３は、積層構造を有していてもよい。例えば、ＴＦＴ１０１側から、第１絶縁層（パッシベーション膜）１１と、第１絶縁層よりも厚い第２絶縁層１２とを含んでもよい。第１絶縁層１１は、例えばＳｉＯ2層などの無機絶縁層、第２絶縁層１２は有機絶縁層であってもよい。第２絶縁層１２は、平坦化膜でもよい。
【００４７】
層間絶縁層１３には、ドレイン電極７ｄに達するコンタクトホール（「画素コンタクトホール」と称する。）ＣＨ１が形成されている。層間絶縁層１３上および画素コンタクトホールＣＨ１内には、画素コンタクトホールＣＨ１内でドレイン電極７ｄと直接接するように画素電極１９が設けられている。画素コンタクトホールＣＨ１は、容量配線Ｃｓ上に配置されていてもよい。
【００４８】
＜端子部２０１＞
図３（ａ）および（ｂ）は、端子部２０１を例示する平面図および断面図である。
【００４９】
端子部２０１は、ゲート用導電膜から形成された下部接続部３ｔと、下部接続部３ｔ上に形成された絶縁層１５と、画素電極と同一の透明導電膜から形成された上部接続部１９ｔとを有する。下部接続部３ｔは、ゲート配線Ｇの一部であってもよいし、ソース・ゲート接続部２０３によってソース配線Ｓと電気的に接続されたゲート接続配線３ｓｇであってもよい。絶縁層１５は、端子部を形成する領域（端子部形成領域）まで延設されたゲート絶縁層４、保護層９および層間絶縁層１３を含んでいる。絶縁層１５には、下部接続部３ｔの少なくとも一部を露出するコンタクトホール（以下、「端子部コンタクトホール」）ＣＨ２が形成されている。上部接続部１９ｔは、端子部コンタクトホールＣＨ２内で下部接続部３ｔと接している。
【００５０】
本実施形態では、端子部コンタクトホールＣＨ２の側壁において、ゲート絶縁層４は段差を有している。図１５は、ゲート絶縁層４の段差を説明するための拡大断面図である。図１５に示すように、ゲート絶縁層４は、上段部４１と、上段部４１よりも基板側に位置する下段部４２とを有している。下段部４２の側面４２ｓは、上段部４１の側面４１ｓよりも外側に位置している。なお、ここでいう「外側」とは、基板の法線方向から見たとき、層間絶縁層１３の側面１３ｓから延びる距離が大きい方を指す。すなわち、下段部４２の側面４２ｓと層間絶縁層１３の側面１３ｓとの距離ｄ２は、上段部４１の側面４１ｓと層間絶縁層１３の側面１３ｓとの距離ｄ１よりも大きい。従って、基板の法線方向から端子部コンタクトホールＣＨ２を見たとき、下段部４２の上面４２ｕは、上段部４１から突出している。また、下段部４２の側面４２ｓと上段部４１の側面４１ｓとは厚さ方向に整合していない。下段部４２の側面４２ｓおよび上面４２ｕと、上段部４１の側面４１ｓとは、端子部コンタクトホールＣＨ２の側壁の一部を構成している。このような構造（以下、「段差構造」と称する。）は、後述するように、保護層９を利用したエッチングを行うことで、マスク枚数を増加させることなく形成できる。
【００５１】
本実施形態では、ゲート絶縁層４と保護層９との間に、島状の酸化物半導体接続部５ｔが配置されている。酸化物半導体接続部５ｔは、ＴＦＴ１０１の酸化物半導体層５と同一の半導体膜から形成されている。保護層９は、下部接続部３ｔ、ゲート絶縁層４の下段部４２および酸化物半導体接続部５ｔの端部を露出する開口を有している。
【００５２】
端子部コンタクトホールＣＨ２の側壁において、酸化物半導体接続部５ｔの側面（端面）５ｔｓは、基板の法線方向から見たとき、ゲート絶縁層４の下段部４２の側面４２ｓと、保護層９の側面９ｓとの間に位置していてもよい。酸化物半導体接続部５ｔの側面５ｔｓは、ゲート絶縁層４の上段部４１の側面４１ｓと整合していてもよい。保護層９の側面９ｓは、層間絶縁層１３の側面１３ｓと整合していてもよい。このような構成では、基板の法線方向から端子部コンタクトホールＣＨ２を見たとき、保護層９および層間絶縁層１３から酸化物半導体接続部５ｔの端部が突出し、酸化物半導体接続部５ｔの端部からゲート絶縁層４の下段部４２が突出する。従って、端子部コンタクトホールＣＨ２の側壁には、ゲート絶縁層４の段差に加えて、酸化物半導体接続部５ｔと保護層９および層間絶縁層１３とによって段差が形成される（２段構造）。端子部コンタクトホールCH２の側壁は、ゲート絶縁層４の下段部４２を１段目、ゲート絶縁層４の上段部４１および酸化物半導体接続部５ｔの端部を２段目とする階段状になる。
【００５３】
なお、本明細書では、コンタクトホール内において、異なる２以上の層の「側面が整合する」とは、これらの層におけるコンタクトホール内に露出した側面が、垂直方向に面一である場合のみでなく、連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、一方の層をマスクとして他方の層のエッチングを行うこと等によって得られる。
【００５４】
上部接続部１９ｔは、端子部コンタクトホールＣＨ２の底面から側壁を経て層間絶縁層１３の上面まで延びている。ここでは、端子部コンタクトホールＣＨ２内において、上部接続部１９ｔは、下部接続部３ｔ、ゲート絶縁層４の下段部４２の側面４２ｓおよび上面４２ｕ、上段部４１の側面４１ｓ、酸化物半導体接続部５ｔの側面５ｔｓおよび上面５ｔｕ、保護層９の側面９ｓ、層間絶縁層１３の側面１３ｓを覆うように配置されている。なお、上部接続部１９ｔは、少なくとも、下部接続部３ｔ、下段部４２の側面４２ｓ、および下段部４２の上面４２ｕの少なくとも一部を覆うように配置されていればよい。
【００５５】
本実施形態における端子部２０１では、端子部コンタクトホールＣＨ２の側壁は、上述した段差構造によるテーパー形状を有する。このため、上部接続部１９ｔのカバレッジを向上できるので、下部接続部３ｔの腐食を抑制できる。特に、図示する例では、ゲート絶縁層４の段差に加えて、酸化物半導体接続部５ｔおよび保護層９でも段差が形成されており（２段構造）、より効果的にカバレッジを改善できる。
【００５６】
さらに、下部接続部３ｔは、ゲート絶縁層４のみでなく、酸化物半導体接続部５ｔおよび保護層９でも覆われるので、水分による下部接続部３ｔの腐食をより効果的に抑制できる。
【００５７】
なお、本実施形態の半導体装置は、上記構造を有する配線接続部を少なくとも１つ備えていればよい。
【００５８】
＜ソース・ゲート接続部２０３＞
図４は、ソース・ゲート接続部２０３の断面図であり、図１におけるＩＩＩ−ＩＩＩ’線に沿った断面を示している。
【００５９】
ソース・ゲート接続部２０３は、ゲート用導電膜から形成されたゲート接続配線３ｓｇと、ゲート接続配線３ｓｇ上に形成された絶縁層１５と、ソース用導電膜から形成されたソース接続配線７ｓｇと、画素電極と同一の透明導電膜から形成された透明接続部１９ｓｇとを有する。ソース接続配線７ｓｇはソース配線Ｓの一部である。ゲート接続配線３ｓｇは、ゲート配線Ｇと電気的に分離している。絶縁層１５は、ゲート絶縁層４、保護層９および層間絶縁層１３を含んでいる。絶縁層１５には、ゲート接続配線３ｓｇの少なくとも一部およびソース接続配線７ｓｇの少なくとも一部を露出するコンタクトホール（以下、「Ｓ−Ｇコンタクトホール」）ＣＨ３が形成されている。すなわち、Ｓ−ＧコンタクトホールＣＨ３は、ゲート絶縁層４、保護層９および層間絶縁層１３に形成され、ゲート接続配線３ｓｇに達するゲート側コンタクトホールと、層間絶縁層１３に形成され、ソース接続配線７ｓｇに達するソース側コンタクトホールとを含んでいる。透明接続部１９ｓｇは、Ｓ−ＧコンタクトホールＣＨ３内でゲート接続配線３ｓｇおよびソース接続配線７ｓｇの両方と接している。これにより、ゲート接続配線３ｓｇとソース接続配線７ｓｇとが、透明接続部１９ｓｇを介して接続される。
【００６０】
本実施形態では、Ｓ−ＧコンタクトホールＣＨ３の側壁（ゲート側コンタクトホールの側壁）において、ゲート絶縁層４は、図３を参照しながら前述した構造と同様の段差構造を有している。すなわち、ゲート絶縁層４は、上段部４１と、上段部４１の基板側に位置する下段部４２とを有している。下段部４２の側面４２ｓは、上段部４１の側面４１ｓよりも外側に位置している。下段部４２の側面４２ｓおよび上面４２ｕと、上段部４１の側面４１ｓとは、Ｓ−ＧコンタクトホールＣＨ３の側壁の一部を構成している。保護層９は、ゲート接続配線３ｓｇの一部およびゲート絶縁層４の下段部４２を露出する開口を有している。基板の法線方向から見たとき、ソース接続配線７ｓｇの側面は、ゲート絶縁層４の下段部４２の側面よりも内側に位置している。この例では、保護層９の側面９ｓおよびゲート絶縁層４の上段部４１の側面４１ｓは、ソース接続配線７ｓｇの端面と整合している。
【００６１】
透明接続部１９ｓｇは、Ｓ−ＧコンタクトホールＣＨ３内において、ゲート接続配線３ｓｇ、ゲート絶縁層４の下段部４２の側面４２ｓおよび上面４２ｕ、上段部４１の側面４１ｓ、保護層９の側面９ｓ、ソース接続配線７ｓｇの側面および上面、層間絶縁層１３の側面を覆うように配置されている。なお、透明接続部１９ｓｇは、少なくとも、ゲート接続配線３ｓｇ、ゲート絶縁層４の段差構造、およびソース接続配線７ｓｇを覆うように配置されていればよい。
【００６２】
ソース・ゲート接続部２０３においても、端子部２０１と同様に、Ｓ−ＧコンタクトホールＣＨ３の側壁が上記段差構造を有しているので、透明接続部１９ｓｇのカバレッジを向上でき、ゲート接続配線３ｓｇの腐食を抑制できる。
【００６３】
＜マーク部２０５＞
非表示領域２００には、所定のマークが形成されていてもよい。マークは、例えば、ＴＦＴ基板と対向基板とのアライメント用のマーク、ＴＦＴ基板と対向基板とのズレ量を測定するためのマーク、及びガラス基板を分断する際の分断ラインのズレ量を測定するためのマーク等である。上記マークは、ゲート配線Ｇと同じ材料によって形成することが可能である。
【００６４】
非表示領域２００の狭小化のため、上記マークをシール部材と重ねて配置する場合、マーク上の層間絶縁層が除去される。しかしながら、マークが層間絶縁層で覆われず、例えばゲート絶縁層等によってのみ覆われていると、ゲート絶縁膜等にピンホールやクラックが生じていれば、エッチャントによりマークがエッチングされ、マークが欠損したり消失してしまう問題がある。このため、マークを覆うようにマークカバーを設けることがある。本明細書において、マークおよびマークカバーを含む部分を「マーク部」と称する。
【００６５】
図５（ａ）および（ｂ）は、本実施形態の半導体装置におけるマーク部２０５の一例を示す断面図および平面図である。
【００６６】
マーク部２０５は、ゲート用導電膜を用いて形成された島状のマーク３ｍと、マーク３ｍを覆うゲート絶縁層４と、ゲート絶縁層４上に形成されたマークカバー２１とを有している。マーク３ｍの平面形状は、例えば矩形、十字形状などであってもよい。マークカバー２１は、島状の酸化物半導体カバー５ｍと、酸化物半導体カバー５ｍ上に形成された島状の透明導電体カバー１９ｍとを含んでいる。酸化物半導体カバー５ｍは、酸化物半導体層５と同じ半導体膜から形成されている。透明導電体カバー１９ｍは、画素電極１９と同じ透明導電膜を用いて形成されている。
【００６７】
本実施形態では、ゲート絶縁層４は、マーク３ｍを覆うように、島状にパターニングされている。ゲート絶縁層４の側面（端面）は、上述した段差構造を有している。すなわち、上段部４１と、上段部４１の基板側に位置する下段部４２とを有し、下段部４２の側面４２ｓは、上段部４１の側面４１ｓよりも外側に配置されている。酸化物半導体カバー５ｍは、ゲート絶縁層４の上面に配置されている。酸化物半導体カバー５ｍの側面は、上段部４１の側面と整合していてもよい。透明導電体カバー１９ｍは、ゲート絶縁層４の下段部４２の側面４２ｓおよび上面、上段部４１の側面、酸化物半導体カバー５ｍの側面および上面を覆うように形成されている。
【００６８】
このような構造により、優れたカバレッジを有するマークカバー２１を形成することが可能になり、マーク３ｍの損失、マーク３ｍの腐食などを防止できる。
【００６９】
＜半導体装置１０００の製造方法＞
次いで、半導体装置１０００の製造方法を説明する。ここでは、６枚のフォトマスクを使用するプロセスを例示する。
【００７０】
図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）は、それぞれ、半導体装置１０００の製造方法を説明するための模式的な断面図である。各図には、ＴＦＴが形成されるＴＦＴ形成領域３１、補助容量を形成する容量形成領域３２、ソース・ゲート接続部を形成するソース・ゲート接続部形成領域３３、端子部を形成する端子部形成領域３４、およびアライメントマークを形成するマーク形成領域３５を示している。また、端子部形成領域３４におけるフォトマスクのパターンを図８に例示する。なお、本願明細書において、ソース・ゲート接続部形成領域３３および端子部形成領域３４を「配線接続部形成領域」と総称することがある。
【００７１】
まず、図３（ａ）に示すように、基板１上に、ゲート配線Ｇを含むゲート配線層を形成する。具体的には、ＴＦＴ形成領域３１にゲート電極３、容量形成領域３２に容量配線Ｃｓ、ソース・ゲート接続部形成領域３３にゲート接続配線３ｓｇ、端子部形成領域３４に下部接続部３ｔ、マーク形成領域３５にマーク３ｍを形成する。ゲート用導電膜のパターニングでは、図８に示す第１のフォトマスク６１を用いる。下部接続部３ｔは、例えばゲート配線Ｇよりも大きい幅を有する。
【００７２】
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【００７３】
ゲート配線層は、スパッタ法などによって基板１上にゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって得られる。ゲート用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲート用導電膜として、例えばＴｉ膜およびＣｕ膜をこの順で有する積層膜を用いる。
【００７４】
続いて、図６（ｂ）に示すように、ゲート配線層を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４は、ＣＶＤ法等によって形成され得る。ゲート絶縁層４としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層４は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。なお、ゲート絶縁層４の最上層（すなわち酸化物半導体層と接する層）として、酸素を含む層（例えばＳｉＯ2などの酸化物層）を用いると、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。ゲート絶縁層４の厚さは、後述する保護層９の厚さよりも大きくなるように設定される。これにより、より確実に段差構造を形成できる。ゲート絶縁層４の厚さは、保護層９の厚さの例えば２倍以上、好ましくは３倍以上であってもよい。ゲート絶縁層４の厚さは、例えば２００ｎｍ以上５００ｎｍ以下であってもよい。ここでは、ゲート絶縁層４として、基板１上に、厚さが２００ｎｍ以上５００ｎｍ以下のＳｉＮｘ層と、厚さが２５ｎｍ以上１００ｎｍ以下のＳｉＯ2層とをこの順で積層する。
【００７５】
次いで、ゲート絶縁層４上に酸化物半導体膜を形成し、酸化物半導体膜（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）をパターニングすることにより、ＴＦＴ形成領域３１に酸化物半導体層５、端子部形成領域３４に酸化物半導体接続部５ｔ、マーク形成領域３５に酸化物半導体カバー５ｍを形成する。酸化物半導体膜は積層構造を有していてもよい。
【００７６】
酸化物半導体膜のパターニングでは、図８に示す第２のフォトマスク６２を用いる。これにより、端子部形成領域３４では、下部接続部３ｔの一部をゲート絶縁層４を介して覆うように、島状の酸化物半導体接続部５ｔが形成される。酸化物半導体接続部５ｔの幅は、下部接続部３ｔの幅よりも大きい。また、ＴＦＴ形成領域３１では、少なくとも一部がゲート絶縁層４を介してゲート電極３と重なるように酸化物半導体層５が形成される。マーク形成領域３５では、ゲート絶縁層４を介してマーク３ｍを覆うように酸化物半導体カバー５ｍが形成される。
【００７７】
次いで、図６（ｃ）に示すように、ＴＦＴのエッチストップ層（チャネル保護層）となる保護層９（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）を形成する。保護層９として、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ここでは、ＣＶＤ法により、保護層９として、厚さが例えば１００ｎｍの酸化シリコン膜（ＳｉＯ2膜）を形成する。
【００７８】
次いで、保護層９のパターニングを行う。これにより、ＴＦＴ形成領域３１では、酸化物半導体層５のソースコンタクト領域を露出するソース開口部９ｐｓ、およびドレインコンタクト領域を露出するドレイン開口部９ｐｄを形成する。容量形成領域３２では、容量配線Ｃｓの一部上に位置する開口部９ｑ、ソース・ゲート接続部形成領域３３では、ゲート接続配線３ｓｇの一部上に位置する開口部９ｒを形成する。端子部形成領域３４では、図８に示す第３のフォトマスク６３を用いて、下部接続部３ｔのコンタクト領域となる部分上に開口部９ｕを形成する。図示するように、端子部形成領域３４では、保護層９は、酸化物半導体接続部５ｔのコンタクト領域側の側面（すなわち開口部９ｕ側の端面）５１ｓを覆っている。すなわち、基板１の法線方向から見て、保護層９の側面（開口部９ｕの側面）は、酸化物半導体接続部５ｔの側面５１ｓよりもコンタクト領域側に位置する。マーク形成領域３５では、保護層９は、酸化物半導体カバー５ｍの端面および上面を覆う島状のパターンを有するようにパターニングされる。
【００７９】
この後、図６（ｄ）に示すように、基板１上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、第４のフォトマスク（図示せず）を用いてソース用導電膜をパターニングすることにより、ソース配線を含むソース配線層を形成する。具体的には、ＴＦＴ形成領域３１において、ソース開口部９ｐｓ内で酸化物半導体層５に接するソース電極７ｓ、およびドレイン開口部９ｐｄ内で酸化物半導体層５に接するドレイン電極７ｄを形成し、ＴＦＴ１０１を得る。また、容量形成領域３２において、開口部９ｑ内でゲート絶縁層４と接する上部電極７ｃを形成する。上部電極７ｃは、ドレイン電極７ｄと一体的に形成する。さらに、ソース・ゲート接続部形成領域３３において、保護層９上にソース接続配線７ｓｇを形成する。ソース接続配線７ｓｇの開口部９ｒ側の端部７Ａは、保護層９の上面に位置する。従って、図示するように、保護層９における開口部９ｒの周縁部（端部）９Ａがソース接続配線７ｓｇから露出する。端子部形成領域３４およびマーク形成領域３５においては、ソース用導電膜は除去される。
【００８０】
ソース用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、例えば、基板側からＴｉ膜（厚さ：１０〜１００ｎｍ）、Cu膜（厚さ：５０〜４００ｎｍ）この順で積層した積層膜（Cu／Ｔｉ）を用いる。
【００８１】
次に、図７（ａ）に示すように、酸化物半導体ＴＦＴ１０１を覆うように層間絶縁層（厚さ：例えば１μｍ以上３μｍ以下）１３を形成する。この例では、層間絶縁層１３として、例えばＣＶＤ法により、第１絶縁層１１および第２絶縁層１２を含む積層膜を形成する。第１絶縁層１１は無機絶縁層（厚さ：例えば０．１μｍ以上１μｍ以下）、第２絶縁層１２は有機絶縁層（厚さ：例えば１μｍ以上４μｍ以下）であってもよい。
【００８２】
第１絶縁層１１として、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）を用いることができる。第１絶縁層１１は積層膜であってもよい。ここでは、第１絶縁層１１として、例えばＣＶＤ法により、厚さが例えば１００ｎｍ以上４００ｎｍ以下のＳｉＯｘ層と、厚さが２０ｎｍ以上４００ｎｍ以下のＳｉＮｘ層とをこの順で形成する。第２絶縁層１２として、感光性樹脂材料などの有機絶縁材料を含む有機絶縁膜を形成してもよい。ここでは、第２絶縁層１２として、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。
【００８３】
この後、第２絶縁層１２のパターニングを行う。これにより、容量形成領域３２において、第２絶縁層１２に開口部１２ｑを形成する。開口部１２ｑは、上部電極７ｃの少なくとも一部と重なるように配置される。また、ソース・ゲート接続部形成領域３３に開口部１２ｒを形成する。開口部１２ｒは、ソース接続配線７ｓｇの上面の少なくとも一部（端部７Ａを含む）、保護層９の端部（周縁部）９Ａ、および開口部９ｒの下に位置するゲート接続配線３ｓｇの一部と重なるように配置される。端子部形成領域３４には、図８に示す第５のフォトマスク６５を用いて、開口部１２ｕを設ける。開口部１２ｕは、下部接続部３ｔの少なくとも一部、保護層９の端部９Ｂおよび酸化物半導体接続部５ｔの端部５Ｂと重なるように配置される。マーク形成領域３５からは第２絶縁層１２を除去する。
【００８４】
続いて、図７（ｂ）に示すように、第２絶縁層１２をエッチングマスクとして用いて、第１絶縁層１１、保護層９およびゲート絶縁層４を一括してエッチングする。ここでは、ソース用導電膜および酸化物半導体膜をエッチストップとして、無機絶縁層（第１絶縁層１１、保護層９およびゲート絶縁層４）のエッチングが行われ、かつ、ゲート絶縁層４に後述する段差構造が形成されるように、絶縁層の材料などに応じてエッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。本実施形態では、エッチングガスとしてＣＦ4／Ｏ2を用い、チャンバー内でドライエッチングを行う。
【００８５】
上記エッチングにより、容量形成領域３２では、第１絶縁層１１が除去され、上部電極７ｃ（ドレイン電極７ｄ）が露出される。
【００８６】
ソース・ゲート接続部形成領域３３では、ソース接続配線７ｓｇおよびゲート接続配線３ｓｇを露出するＳ−ＧコンタクトホールＣＨ３が形成される。このとき、ソース接続配線７ｓｇがエッチストップとして機能し、保護層９のうちソース接続配線７ｓｇから露出した部分（端部９Ａ）のみが除去される。また、ここでは、保護層９の端部９Ａと、ゲート絶縁層４のうち端部９Ａの下方に位置する部分の上部とが除去され、かつ、ゲート絶縁層４のうち端部９Ａの下方に位置する部分の下部が除去されずに残るような条件でエッチングを行う。これにより、ゲート絶縁層４に段差構造が形成される。ソース接続配線７ｓｇの端面７１ｓ、保護層９の端面、およびゲート絶縁層４の上段部４１の側面とは厚さ方向に整合する。基板の法線方向から見て、ゲート絶縁層４のうちエッチングされずに残った下部（下段部）４２は、エッチングされる前の保護層９の端部９Ａと対応する位置に形成される。下段部４２の厚さは、エッチング条件、被エッチング材料にもよるが、５０ｎｍ以上３００ｎｍ以下、ゲート絶縁層４の厚さの例えば１０％以上８０％以下であってもよい。
【００８７】
端子部形成領域３４には、下部接続部３ｔを露出する端子部コンタクトホールＣＨ２が形成される。このとき、保護層９のうち第２絶縁層１２から露出している部分（端部９Ｂを含む）のみが除去され、酸化物半導体接続部５ｔの端部５Ｂが端子部コンタクトホールＣＨ２内に露出する。保護層９および第１絶縁層１１の側面は、第２絶縁層１２の側面と整合する。従って、酸化物半導体接続部５ｔおよび保護層９によって段差が形成される。さらに、本実施形態では、ゲート絶縁層４のうち、保護層９の端部９Ｂの下方に位置する部分４Ｂの上部のみが除去され、下部は除去されずに残る。このため、ゲート絶縁層４にも段差構造が形成される。ゲート絶縁層４の段差構造は、ソース・ゲート接続部形成領域３３に形成された構造と同様である。基板の法線方向から見て、ゲート絶縁層４の下段部４２は、エッチングされる前の保護層９の端部９Ｂと対応する位置に形成される。従って、端子部形成領域３４では、ゲート絶縁層４の下段部４２は、第３のフォトマスク６３（図８）で規定されるパターンを有する。
【００８８】
マーク形成領域３５では、保護層９と、ゲート絶縁層４のうち酸化物半導体カバー５ｍで覆われていない部分とが除去される。ここでも、ゲート絶縁層４のうち、保護層９の端部９Ｃの下方に位置する部分の下部が除去されずに残る。これにより、ゲート絶縁層４から、端面に段差構造を有する島状の絶縁膜が得られる。
【００８９】
続いて、図７（ｃ）に示すように、層間絶縁層１３上、酸化物半導体カバー５ｍ上およびコンタクトホールＣＨ１、ＣＨ２、ＣＨ３内に透明導電膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を形成し、これをパターニングする。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。
【００９０】
これにより、ＴＦＴ形成領域３１において、画素コンタクトホールＣＨ１内で上部電極７ｃ（ドレイン電極７ｄ）と接する画素電極１９が形成される。
【００９１】
また、端子部コンタクトホールＣＨ２内でソース接続配線７ｓｇおよびゲート接続配線３ｓｇと接する透明接続部１９ｓｇが形成される。透明接続部１９ｓｇは、層間絶縁層１３の側面、ソース接続配線７ｓｇの上面および側面、保護層９の側面、ゲート絶縁層４の下段部４２の上面および側面、ゲート接続配線３ｓｇの上面を覆うように形成される。
【００９２】
端子部形成領域３４では、端子部コンタクトホールＣＨ２内で、下部接続部３ｔと接する上部接続部１９ｔが形成される。上部接続部１９ｔは、下部接続部３ｔの上面、ゲート絶縁層４の下段部４２の側面および上面、上段部４１の側面、酸化物半導体接続部５ｔの端部５Ｂの側面および上面、保護層９の側面、層間絶縁層１３の側面を覆うように形成される。
【００９３】
マーク形成領域３５では、酸化物半導体カバー５ｍを覆う透明導電体カバー１９ｍが形成される。透明導電体カバー１９ｍは、ゲート絶縁層４の下段部４２の側面および上面、上段部４１の側面、酸化物半導体カバー５ｍの側面および上面を覆うように形成される。このようにして、半導体装置１０００を得る。
【００９４】
図９は、端子部コンタクトホールＣＨ２の側壁の段差構造を例示する断面図であり、図９に示すＡ−Ａ’線に沿った断面を示している。基板の法線方向から見たとき、端子部コンタクトホールＣＨ２において、酸化物半導体接続部５ｔのうち層間絶縁層１３から露出する部分の長さ、すなわち、層間絶縁層１３の側面と酸化物半導体接続部５ｔの側面または上段部４１の側面との距離ｄ１は、ゲート絶縁層４のうち酸化物半導体接続部５ｔから露出する部分（下段部４２）の長さ、すなわち、ゲート絶縁層４の上段部４１の側面と下段部４２の側面との距離Ｄよりも大きくなるように設定されてもよい。これにより、ゲート絶縁層４のうち薄膜化される部分の面積を低減できるので、配線腐食をより効果的に抑制できる。ここでいう距離ｄ１、Ｄは、基板の法線方向から見たとき、第５のフォトマスク６５で規定される層間絶縁層１３の周縁部に垂直な方向（Ａ−Ａ’線）の長さである。
【００９５】
図８に示すように、距離ｄ１は、第５のフォトマスク６５と酸化物半導体膜をパターニングする際の第２のフォトマスク６２とによって決まり、例えば１μｍ以上１５μｍ以下（ここでは８．０μｍ）である。距離Ｄは、第５のフォトマスク６５と保護層９をパターニングする際の第３のフォトマスク６３とによって決まる距離ｄ２から、上記距離ｄ１を引いたものである（Ｄ＝ｄ２−ｄ１）。距離Ｄは、例えば１μｍ以上１０μｍ以下（ここでは４．０μｍ）である。
【００９６】
ここで、本実施形態で用いられる酸化物半導体膜（酸化物半導体層５）について説明する。酸化物半導体層５に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【００９７】
酸化物半導体層５は、２層以上の積層構造を有していてもよい。酸化物半導体層５が積層構造を有する場合には、酸化物半導体層５は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層５が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【００９８】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【００９９】
酸化物半導体層５は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層５は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１００】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【０１０１】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１０２】
酸化物半導体層５は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層５は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【０１０３】
（第２の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、端子部に酸化物半導体接続部５ｔを形成しない点で、図１〜図５を参照しながら前述の実施形態と異なる。ＴＦＴ、容量素子、ソース・ゲート接続部およびマーク部の構成は、前述の実施形態と同様である。
【０１０４】
図１０（ａ）および（ｂ）は、それぞれ、本実施形態における端子部の平面図および断面図である。図３と同様の構成要素には同じ参照符号を付し、説明を省略することがある。
【０１０５】
端子部２０１Ａは、ゲート用導電膜から形成された下部接続部３ｔと、下部接続部３ｔ上に形成された絶縁層１５と、画素電極と同一の透明導電膜から形成された上部接続部１９ｔとを有する。下部接続部３ｔは、ゲート配線Ｇまたはゲート接続配線３ｓｇであってもよい。絶縁層１５は、ゲート絶縁層４、保護層９および層間絶縁層１３を含んでいる。上部接続部１９ｔは、絶縁層１５に形成された端子部コンタクトホールＣＨ２内で下部接続部３ｔと接している。端子部形成領域では、酸化物半導体膜は除去されている。
【０１０６】
本実施形態では、前述の実施形態と同様に、端子部コンタクトホールＣＨ２の側壁において、ゲート絶縁層４は段差構造を有している。すなわち、ゲート絶縁層４は、上段部４１と、上段部４１よりも基板側に位置する下段部４２とを有し、下段部４２の側面４２ｓは、上段部４１の側面４１ｓよりも外側に位置している。また、端子部コンタクトホールＣＨ２の側壁において、ゲート絶縁層４の上段部４１の側面４１ｓ、保護層９の側面９ｓおよび層間絶縁層１３の側面１３ｓは整合している。
【０１０７】
上部接続部１９ｔは、端子部コンタクトホールＣＨ２内において、下部接続部３ｔ、ゲート絶縁層４の下段部４２の側面４２ｓおよび上面４２ｕ、上段部４１の側面４１ｓ、保護層９の側面９ｓ、層間絶縁層１３の側面１３ｓ、および層間絶縁層１３の上面の一部を覆うように配置されている。
【０１０８】
本実施形態における端子部２０１Ａでは、端子部コンタクトホールＣＨ２の側壁は、ゲート絶縁層４の段差構造によるテーパー形状を有する。このため、上部接続部１９ｔのカバレッジを向上できるので、下部接続部３ｔの腐食を抑制できる。さらに、下部接続部３ｔは、ゲート絶縁層４のみでなく保護層９でも覆われるので、水分による下部接続部３ｔの腐食をより効果的に抑制できる。
【０１０９】
端子部２０１Ａは、次のようにして製造される。図１１（ａ）から（ｃ）は、端子部形成領域に端子部２０１Ａを製造する方法の一例を示す工程断面図である。各層の材料、厚さおよび形成方法は、図６および図７を参照しながら前述した方法と同様であるので、説明を省略する。
【０１１０】
まず、図１１（ａ）に示すように、端子部形成領域に、下部接続部３ｔおよびゲート絶縁層４を形成する。次いで、酸化物半導体膜を堆積し、酸化物半導体膜のパターニングを行う。これにより、端子部形成領域から酸化物半導体膜を除去する。次いで、ゲート絶縁層４の上に、開口部９ｕを有する保護層９を形成する。基板の法線方向から見たとき、開口部９ｕは下部接続部３ｔと重なるように配置される。
【０１１１】
次に、図１１（ｂ）に示すように、ゲート絶縁層４および保護層９を覆うように第１絶縁層１１を形成する。続いて、第２絶縁層１２を形成し、第２絶縁層１２に開口部１２ｕを設ける。開口部１２ｕは、基板の法線方向から見たとき、保護層９の端部９Ｂと重なるように配置する。
【０１１２】
続いて、図１１（ｃ）に示すように、第２絶縁層１２をマスクとして、第１絶縁層１１、保護層９およびゲート絶縁層４のパターニングを行い、端子部コンタクトホールＣＨ２を形成する。パターニングは、保護層９の端部９Ｂと、ゲート絶縁層４のうち保護層９の端部９Ｂの下方に位置する部分の上部とが除去され、下部は除去されずに残るような条件で行う。これにより、ゲート絶縁層４に段差構造が形成される。
【０１１３】
次いで、図示しないが、端子部コンタクトホールＣＨ２内および第２絶縁層１２上に上部接続部１９ｔを形成する。このようにして、端子部２０１Ａを得る。
【０１１４】
（第３の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。
【０１１５】
図３および図１０を参照しながら前述した端子部２０１、２０１Ａでは、上部接続部１９ｔは端子部コンタクトホールＣＨ２の底面から側壁を経て層間絶縁層１３の上面まで延びている。上部接続部１９ｔの端部は層間絶縁層１３上に配置される。これに対し、本実施形態は、上部接続部１９ｔは端子部コンタクトホールＣＨ２の側面を部分的に覆っており、上部接続部１９ｔの端部は端子部コンタクトホールＣＨ２内に配置される点で前述した端子部２０１、２０１Ａと異なる。
【０１１６】
図１２（ａ）および（ｂ）は、それぞれ、本実施形態における端子部２０１Ｂの平面図および断面図である。図３と同様の構成要素には同じ参照符号を付し、説明を省略することがある。
【０１１７】
端子部２０１Ｂでは、上部接続部１９ｔは、端子部コンタクトホールＣＨ２の底面に露出した下部接続部３ｔ、ゲート絶縁層４の下段部４２の側面４２ｓ、および下段部４２の上面４２ｕの少なくとも一部を覆うように配置されている。上部接続部１９ｔの端部（表示領域側の端部）１９Ｅは、下段部４２の上面４２ｕ上に位置している。その他の構造は、図３に示す構造と同様である。
【０１１８】
本実施形態でも、端子部コンタクトホールＣＨ２の側壁に形成された段差構造によって、上部接続部１９ｔのカバレッジを高めることができるので、下部接続部３ｔの腐食を抑制できる。また、図３に示す端子部２０１と比べて、上部接続部１９ｔの面積を小さくできる。さらに、上部接続部１９ｔを端子部コンタクトホールＣＨ２内のみに配置できるので、複数の端子部が配列された場合に、隣接する２つの端子部間のリークを抑制できる。
【０１１９】
上部接続部１９ｔの形状は、図示する例に限定されない。上部接続部１９ｔは、下部接続部３ｔから下段部４２の上面４２ｕの少なくとも一部まで延びていればよく、酸化物半導体接続部５ｔの側面および上面まで延びていてもよい。
【０１２０】
例えば図１３（ａ）および（ｂ）に例示するように、上部接続部１９ｔが酸化物半導体接続部５ｔの上面５ｔｕの少なくとも一部まで延び、上部接続部１９ｔの端部１９Ｅが酸化物半導体接続部５ｔの上面５ｔｕに位置していてもよい。これにより、端子部コンタクトホールＣＨ２の２段の段差を利用して上部接続部１９ｔのカバレッジをより効果的に高めることができる。また、図１２に示す構成では、下部接続部３ｔの一部はゲート絶縁層４の下段部４２のみで覆われているが、図１３に示す構成ではそのような部分が存在しないので、より確実に下部接続部３ｔの腐食を抑制できる。
【０１２１】
図１４（ａ）および（ｂ）は、それぞれ、本実施形態における他の端子部２０１Ｄの平面図および断面図である。図１０と同様の構成要素には同じ参照符号を付し、説明を省略することがある。
【０１２２】
端子部２０１Ｄでは、上部接続部１９ｔは、端子部コンタクトホールＣＨ２の底面に露出した下部接続部３ｔ、ゲート絶縁層４の下段部４２の側面４２ｓ、および下段部４２の上面４２ｕの少なくとも一部を覆うように配置されている。上部接続部１９ｔの端部（表示領域側の端部）１９Ｅは、下段部４２の上面４２ｕ上に位置している。その他の構造は、図１０に示す構造と同様である。
【０１２３】
端子部２０１Ｄでも、上述したように、端子部コンタクトホールＣＨ２の側壁に形成された段差構造によって上部接続部１９ｔのカバレッジを向上できる。また、上部接続部１９ｔを端子部コンタクトホールＣＨ２内のみに配置できるので、隣接する端子部間のリークを抑制できる。
【０１２４】
（第４の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第４の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
【０１２５】
アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
【０１２６】
画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
【０１２７】
画素用ＴＦＴとして、図１および図２を参照しながら上述したＴＦＴ１０１を適用することが可能である。この点については後述する。
【０１２８】
次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
【０１２９】
図１６は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図１７は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
【０１３０】
図１６に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。ドライバＩＣ７５０の端子として、図１、図３、図１０、図１２、図１３、図１４を参照しながら前述した端子部２０１、２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄを適用することが可能である。また、駆動回路形成領域７０１における表示領域７０２の近傍に、図１および図４を参照しながら前述したソース・ゲート接続部２０３が配置され得る。
【０１３１】
図１７に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
【０１３２】
アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
【０１３３】
第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
【０１３４】
第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。酸化物半導体層７１７上には、保護層（エッチストップ層）７２５が形成されている。保護層７２５は、酸化物半導体層７１７の活性領域７１７ｃと接し、かつ、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄをそれぞれ露出する開口部を有している。第２薄膜トランジスタ７１０Ｂは、また、保護層７２５の各開口部内でソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
【０１３５】
薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
【０１３６】
なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳ（Ｆｒｉｎｇｅ  ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
【０１３７】
本実施形態の第２薄膜トランジスタ７１０Ｂとして、画素用ＴＦＴとして、図１および図２を参照しながら上述したＴＦＴ１０１を適用することが可能である。ＴＦＴ１０１を適用する場合、ＴＦＴ１０１におけるゲート電極３、ゲート絶縁層４、酸化物半導体層５、ソースおよびドレイン電極７ｓ、７ｄを、それぞれ、図１７に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソースおよびドレイン電極７１８ｓＢ、７１８ｄＢに対応させてもよい。
【０１３８】
また、図１６に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
【０１３９】
なお、図示していないが、検査ＴＦＴおよび検査回路は、例えば、図１６に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
【０１４０】
図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
【０１４１】
第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造を有していてもよい。例えば、第１薄膜トランジスタ７１０Ａがボトムゲート構造であってもよい。
【０１４２】
第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
【０１４３】
第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
【産業上の利用可能性】
【０１４４】
本発明の実施形態は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
【符号の説明】
【０１４５】
１          基板
３          ゲート電極
３ｍ        マーク
３ｓｇ      ゲート接続配線
３ｔ        下部接続部
４          ゲート絶縁層
５          酸化物半導体層
５ｍ        酸化物半導体カバー
５ｔ        酸化物半導体接続部
７ｃ        補助容量の上部電極
７ｄ        ドレイン電極
７ｓ        ソース電極
７ｓｇ      ソース接続配線
９          保護層
１１        第１絶縁層
１２        第２絶縁層
１３        層間絶縁層
１９        画素電極
１９ｍ      透明導電体カバー
１９ｓｇ    透明接続部
１９ｔ      上部接続部
２１        マークカバー
４１        ゲート絶縁層の上段部
４２        ゲート絶縁層の下段部
１０１      ＴＦＴ
１０５      補助容量
２０１、２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄ          端子部
２０３      ソース・ゲート接続部
２０５      マーク部
１０００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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