(57)【要約】  従来のＭＯＳ型シリコンデバイスの構造及び構成元素に大幅な変更を加えることなく製造が可能であり、絶縁膜／半導体界面の電気特性を劣化させることなく、かつ、新たな動作原理に基づき不揮発記憶素子を実現する。不揮発性記憶素子１０は、金属電極１６、二種類の絶縁膜１３、１５、と絶縁膜１２／半導体１１の界面構造で構成されるキャパシタにおいて、絶縁膜１３／絶縁膜１５界面に単分子層程度のＯ-Ｍ1-Ｏ層１４を設けたＭＩＳ構造である。不揮発性記憶素子１０は、Ｏ-Ｍ1-Ｏ層１４近傍に誘起される界面ダイポールの強度又は極性をゲート電極からの電気的刺激で変化させることで不揮発性の情報記憶動作を実現する。
2017068859.tif 000002
【特許請求の範囲】
【請求項１】
半導体又は金属上に積層されたキャパシタ構造を備え、
前記キャパシタ構造は、異なる二つの絶縁膜の接合界面に、前記絶縁膜を構成する元素以外の金属元素(Ｍ1)と酸素(Ｏ)とが化学結合された単分子層程度のＯ-Ｍ1-Ｏ層を備え、
外部電気刺激によって前記Ｏ-Ｍ1-Ｏ層近傍に誘起される界面ダイポールの強度又は極性を変化させることで情報を記憶する、不揮発性記憶素子。
【請求項２】
前記絶縁膜は、酸化シリコン、酸化ゲルマニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化アルミニウム、酸化イットリウムのうち一以上の酸化物を含む、請求項１に記載の不揮発性記憶素子。
【請求項３】
前記金属元素(Ｍ1)は、マグネシウム、チタン、ストロンチウム、イットリウム、ランタン、タンタル、ガリウム、アンチモンのうちいずれか一以上の元素である、請求項１又は２に記載の不揮発性記憶素子。
【請求項４】
前記Ｏ-Ｍ1-Ｏ層を備えた前記接合界面を二面以上含む、請求項１〜３のいずれかに記載の不揮発性記憶素子。
【請求項５】
前記キャパシタ構造は、界面準位密度の低い絶縁膜／半導体構造上に形成されている、請求項１〜４のいずれかに記載の不揮発性記憶素子。
【請求項６】
第１の導電型の半導体基板上に互いに離間対向して第２の導電型の第１及び第２の半導体領域が形成され、
前記第１及び第２の半導体領域の間の前記半導体基板の表面上にゲート構造体が設けられ、前記ゲート構造体は、異なる二つの絶縁膜の接合界面に、前記絶縁膜を構成する元素以外の金属元素(Ｍ1)と酸素(Ｏ)とが化学結合された単分子層程度のＯ-Ｍ1-Ｏ層を含むキャパシタ構造と、前記キャパシタ構造上の金属電極とを備え、
前記金属電極をゲート電極とし、前記第１及び第２の半導体領域をそれぞれドレイン領域およびソース領域とする電界効果型トランジスタ構造において、
前記ゲート電極に与える電気信号により前記Ｏ-Ｍ1-Ｏ層が誘起する界面ダイポールの強度又は極性を変化させることで情報を記憶する、三端子型の不揮発性記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子に係り、特に異なる二つの絶縁膜が形成する界面に誘起されるダイポールの強度変調を応用した不揮発性記憶素子に関する。
【背景技術】
【０００２】
携帯端末等の情報機器に組み込まれる情報記憶装置として、ＮＡＮＤ型フラッシュメモリを用いた半導体ストレージ装置の市場が拡大している。ＮＡＮＤ型フラッシュメモリは、高集積・大容量化及び不揮発性情報記憶を特徴とする素子であり、現在、主に微細加工や三次元構造技術による大容量化や高性能化の研究開発が進められている。【０００３】
ＮＡＮＤ型フラッシュメモリは、寄生容量の影響等のメモリ動作原理上、微細化の物理的限界に近付いており、三次元構造が導入され始めているものの、同様の課題は解決されておらず、今後も持続的な大容量化・高性能化が進むとは期待できない。特に、ＮＡＮＤ型フラッシュメモリは、書き換え耐性が低く、更に読み出し・書き込み速度の遅さが短所として挙げられている。これらの短所を克服できれば、高速で信頼性の高い情報記憶装置が可能となり、現在のＮＡＮＤ型フラッシュメモリよりも広範な用途へ普及するものと期待される。【０００４】
こうした状況下で、従来のＮＡＮＤフラッシュメモリ等のＭＯＳ型シリコンデバイスの構造及び構成元素に大幅な変更を加えることなく製造が可能であり、かつ、ＮＡＮＤフラッシュメモリの性能を上回る高性能化が期待できるメモリ動作として界面ダイポールの変調を利用した不揮発記憶動作が提案されている(特許文献１)。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−６０９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のメモリ構造においては、半導体表面に近接して変調動作を担う金属元素が配置されるため、絶縁膜/半導体構造の界面準位密度の増加が懸念され、トランジスタ構造に組み込んだ場合、電気特性の劣化により応用範囲が限定される可能性がある。【０００７】
本発明は以上の点に鑑みなされたもので、特許文献１に記載のメモリ構造をさらに改良した、従来のＮＡＮＤフラッシュデバイスの性能を上回る高性能化が期待できる不揮発性記憶素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の不揮発性記憶素子は、特許文献１に記載の金属酸化膜／半導体界面のダイポールの変調動作に替え、異なる二つの絶縁膜／絶縁膜界面に誘起されるダイポールを利用した不揮発記憶動作を実現する。具体的には、絶縁膜／絶縁膜界面に単分子層程度のＯ-Ｍ1-Ｏ層を備え、そのＯ-Ｍ1-Ｏ層近傍に誘起される界面ダイポールの強度又は極性を変化させることで情報を記憶する。【０００９】
本発明により、界面準位密度が低い絶縁膜／半導体構造上にダイポール変調機構を組み込むことが可能となり、読み出し用の電界効果型トランジスタの動作特性への影響が少ない高性能な不揮発性記録素子を実現できる。【００１０】
さらに、多くの絶縁膜／絶縁膜界面に発生するダイポールは、金属酸化膜／半導体界面に誘起される大きなダイポール(〜１Ｖ)に比べて小さいことが報告されていることから、絶縁物／絶縁物界面でダイポール変調を実現したとしても、その情報記憶のための電圧変調幅は０.２Ｖ以下と小さいことが予想され、不揮発記憶素子として十分な性能を得られない可能性も危惧される。そのため、本発明では、界面ダイポール層を多数重ねた新たなキャパシタ構造(絶縁膜積層構造)を提案する。
【発明の効果】
【００１１】
本発明によれば、金属／多層積層絶縁膜／半導体キャパシタ構造において、外部電気刺激により絶縁膜／絶縁膜界面近傍の単分子層程度の極めて狭い領域の原子移動による界面ダイポールの変調動作に基づき、絶縁膜／半導体界面の電気的特性に影響を与えることなく、大きな電圧変化幅を確保でき、従来のＮＡＮＤフラッシュメモリ等のシリコンデバイスの構造及び構成元素に大幅な変更を加えることなく製造が可能であり、しかもＮＡＮＤフラッシュメモリの性能を上回る高性能化が期待できる不揮発性記憶素子を実現する。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る不揮発性記憶素子の一実施形態の断面構造図である。
【図２】界面に単分子層程度のＯ-Ｍ1-Ｏ層を有するＨｆＯ2／ＳｉＯ2構造における、界面ダイポールの発生と界面近傍の原子移動に起因するダイポール変調の説明図である。
【図３】本発明に係る不揮発性記憶素子の一実施形態の断面構造図である。
【図４】図４の本発明の一実施形態の構造において測定した容量対ゲート電圧特性を示す図である。
【図５】各界面に単分子層程度のＯ-Ｍ1-Ｏ層を有するＨｆＯ2／ＳｉＯ2／ＨｆＯ2積層構造における、各界面近傍の原子移動によるダイポール変調の説明図である。
【図６】本発明に係る不揮発性記憶素子の一実施形態の断面構造図である。
【図７】ＳｉＯ2／Ｓｉ構造上に単分子層程度のＯ-Ｍ1-Ｏ層を有する６面のＨｆＯ2／ＳｉＯ2界面を含むＨｆＯ2／ＳｉＯ2積層構造を形成することで作製したＭＩＳキャパシタの変調動作を説明するバンド図である。
【図８】図６の本発明の一実施形態の構造において測定した容量対ゲート電圧特性を示す図である。
【図９】図３(１層のＯ-Ｍ1-Ｏ層)と図６(６層のＯ-Ｍ1-Ｏ層)の本発明の一実施形態の構造において測定した最大の印加電界対ヒステリシス電圧特性を対比して示した図である。
【図１０】従来の不揮発性記憶素子の一実施形態の断面構造図である。
【図１１】図６の本発明の一実施形態の構造と図１０の従来構造において測定したミッドギャップ付近の界面準位密度を対比して示した図である。
【図１２】本発明に係る不揮発性記憶素子の他の実施形態の断面構造図である。
【図１３】本発明に係る不揮発性記憶素子を用いたメモリセルアレイ回路の一実施形態を示す図である。
【発明を実施するための形態】
【００１３】
図１は、本発明に係る不揮発性記憶素子の一実施形態の断面構造図を示す。同図において、本実施形態の不揮発性記憶素子１０は、半導体基板１１上に、前記半導体基板上に界面準位密度の低い絶縁膜１２を作製し、同絶縁膜１２上に絶縁膜１３、単分子層程度のＯ-Ｍ1-Ｏ層１４、絶縁膜１５、単分子層程度のＯ-Ｍ1-Ｏ層１４の順で重ねて形成する。同様の積層構造を重ねて作製し、最後に絶縁膜１３上に金属電極１６を形成した断面を有するＭＩＳ(Metal Insulator Semiconductor)キャパシタ構造である。すなわち、不揮発性記憶素子１０は、金属電極１６、絶縁膜１２、１３、１５と単分子層程度のＯ-Ｍ1-Ｏ層１４の多層積層構造と半導体基板１１で構成されるＭＩＳ構造である。
【００１４】
半導体基板１１は例えばシリコンであり、絶縁膜１２としてシリコンの熱酸化により形成したシリコン酸化膜を用いることで界面準位密度の低い絶縁膜／半導体構造を形成できる。単分子層程度のＯ-Ｍ1-Ｏ層１４は、単分子層程度の酸素(Ｏ)-金属元素(Ｍ1)-酸素(Ｏ)の化学結合で構成される。金属元素(Ｍ1)は図１に黒丸で模式的に示すように白丸で示した酸素(Ｏ)を介して上下の絶縁膜１３、１５と結合するように設けられる。金属元素(Ｍ1)としては、絶縁膜１３、１５に含まれる元素以外の金属元素が用いられ、例えば、マグネシウム、チタン、ストロンチウム、イットリウム、ランタン、タンタル、ガリウム、アンチモンのうちいずれか一つ以上を用いることができる。絶縁膜１３、１５としては、例えば酸化シリコン(ＳｉＯ2)と酸化ハフニウム(ＨfＯ2)の組み合わせが用いられる。なお、ＳｉＯ2とＨfＯ2以外にも、酸化ゲルマニウム(ＧｅＯ2)、酸化ジルコニウム(ＺrＯ2)、酸化ランタン(Ｌa2Ｏ3)、酸化アルミニウム(Ａl2Ｏ3)、酸化イットリウム(Ｙ2Ｏ3)などの酸化物のいずれか二つ以上を組み合わせることもできる。
【００１５】
図２は、本発明の動作原理を単分子層程度のＯ-Ｍ1-Ｏ結合を界面に有するＨｆＯ2／ＳｉＯ2構造を例に説明している。ＨｆＯ2とＳｉＯ2の接合界面近傍では、ＨｆＯ2／Ｓｉ界面と同様に原子スケールで誘電率が変化しており、誘電率の大きなＨｆＯ2内(ε：〜２０)ではイオン結合による正電荷を有するＨｆ原子と負電荷を有するＯ原子が小さなポテンシャル変動を生じるが、誘電率の小さなＳｉＯ2(ε：〜３．９)内では正のＳｉ原子と負のＯ原子が大きなポテンシャル変化を生じる。ＨｆＯ2／ＳｉＯ2界面近傍では、ＨｆＯ2側に接続したＯ-Ｍ1-Ｏ結合層のポテンシャル変化は小さいが、ＳｉＯ2膜側に接続したＯ-Ｓｉ結合では大きなポテンシャル差を生じるため、ＨｆＯ2とＳｉＯ2膜間にポテンシャル差、すなわちダイポールが誘起されると推測される。
【００１６】
図２において、外部からの電気的刺激により界面近傍のＯおよびＭ1原子の位置を変化させることで、界面ダイポールを変調することが可能になると推測される。例えば、図２中のＳｉＯ2側にゲート電極、ＨｆＯ2側にＳｉ基板を配置したＭＩＳキャパシタを仮定する。ゲート電極に正電圧を加えると、図２中の矢印の方向に界面近傍の酸素とＭ1原子に力が働く。原子の移動が原子スケールの僅かなものでも、図２中の実線で示すポテンシャル分布から点線のポテンシャル分布へと大きな変化が起こる。続いて、ゲート電極に負電圧を加えると、矢印とは逆方向の原子の動きが起こり、最初の実線のポテンシャル分布へと戻ると推測される。以上のゲート電極からの制御により、界面ダイポールを変調することで、不揮発記録の動作が可能になると考えられる。
【実施例１】
【００１７】
本発明の実施例について具体的に説明する。図３に示した本発明に係る不揮発性記憶素子の一実施形態(ＭＩＳキャパシタ)は、電子ビーム蒸着法などの表面反応を抑制できる堆積方法を用いれば、容易に作製することが可能である。また、界面のＭ1原子量は、Ｘ線励起光電子分光法で確認が可能である。ここでは、作製の一例として、電子ビーム蒸着法を用いてＳｉＯ2／Ｓｉ(１００)構造上にＨfＯ2／ＳｉＯ2／単分子層程度のＯ-Ｍ1-Ｏ／ＨfＯ2積層構造を形成する工程を説明する。【００１８】
まず、半導体基板とするｎ型のＳi(１００)基板を、乾燥酸素雰囲気中で９００℃に加熱して２〜１０ｎｍのＳｉＯ2膜を形成する。続いて、ＳｉＯ2膜上に、電子ビーム蒸着法により１ｎｍのＨfＯ2を堆積する。次に、同じ真空装置内で電子ビーム蒸着法によりＭ1ＯX層を形成し、単分子層程度のＯ-Ｍ1-Ｏ層とする。なお、Ｍ1ＯX量は、Ｘ線励起光電子分光法を用いて一分子になるように調整する。次に、電子ビーム蒸着法により１.２ｎｍのＳｉＯ2を堆積し、続いて２ｎｍのＨfＯ2を堆積した。絶縁膜堆積を終了後、同じ真空装置内で４５０℃に加熱して酸化膜中の欠陥を低減した。そして、試料を真空装置から取り出した後、直ちに抵抗加熱蒸着法によりＨfＯ2膜の表面に電極として金を堆積し、図３のＭＩＳキャパシタの作製を終了する。【００１９】
図４は、作製した図３に示したＳｉＯ2／ＨfＯ2界面に単分子層程度のＯ-Ｍ1-Ｏ結合を有するＭＩＳキャパシタの容量対ゲート電圧特性(Ｃ-Ｖ特性)の一例である。図４の縦軸は測定した最大容量値で規格化した値を示し、横軸は金属電極に印加されるゲート電圧を示す。ここで、ゲート電圧の掃引は、まず、−４.６Ｖから＋５.４Ｖまで増加させ、その後、直ちに＋５.４Ｖから−４.６Ｖまで減少させた。このゲート電圧の掃引範囲は、最初に０Ｖからゲート電圧を増加させて測定した容量特性より見積もったフラットバンド電圧(Ｖfb＝＋０.４Ｖ)から±５Ｖの範囲としている。【００２０】
図４に示すように、図３の構造からは反時計回りのヒステリシス特性が得られる。一般的なＭＩＳキャパシタでは、このような反時計回りのヒステリシスを示すことは少なく、例えば、絶縁膜中に電荷捕獲準位が存在する場合は、正ゲート電圧を加えた場合、シリコン基板側から絶縁膜側へ電子が注入され、絶縁膜中に負の電荷が形成されるため、Ｃ-Ｖ特性は時計回りのヒステリシスを示す。反時計回りのヒステリシスは、例えば、強誘電体をゲート積層構造に導入した構造で、自発分極が反転して生じる例がある。また、特許文献１の界面に単分子層程度のＯ-Ｍ１-Ｏ結合を有する金属酸化膜／半導体構造のＣ-Ｖ特性も同様の反時計回りのヒステリシス特性を示すことより、界面ダイポールが変調されていると推測している。よって、図４の反時計回りのヒステリシスも、絶縁膜／絶縁膜界面のダイポールの変調または反転に由来すると推測できる。【００２１】
したがって、図２に示す界面ダイポールの変調動作が、本実施例のＭＩＳキャパシタ中で実現していると考えられる。ここで、図４のＶfb±５Ｖの掃引幅で得られるヒステリシス電圧(ＶFB差)は０.１Ｖ以下であり、特許文献１の金属酸化膜／半導体界面のダイポール変調で得られた０.５Ｖ以上のヒステリシス電圧に比べて小さな値にとどまっている。【００２２】
図３の実施例１の構造から測定されるダイポール変調幅が小さな原因として、元々の絶縁膜／絶縁膜界面のダイポールの強度が小さいことを挙げることができる。例えば、ＨｆＯ2／Ｓｉ界面のダイポールは１Ｖ近くに達するのに対し、ＨｆＯ2／ＳｉＯ2界面のダイポールは０.２Ｖ以下である。この違いは、前者では結晶Ｓｉ表面上の整列したＳｉ-Ｏ結合がダイポール形成に寄与するためＨｆＯ2とＳｉの間に大きなポテンシャル差を生むが、後者のアモルファス同士が接合したＨｆＯ2／ＳｉＯ2界面の化学結合の方向は乱れており、ポテンシャル差は必然的に小さくなる。ダイポールの極性を反転できない限り、元々の界面ダイポールを上回る変調はできないため、両者の差は必然の結果と言える。また、経験的にダイポールの変調幅は元々の界面ダイポールの強度の５割程度にとどまることがわかっている。以上の結果より、ＨｆＯ2／ＳｉＯ2界面のダイポール変調は、実際の不揮発記憶素子として利用するには、やや変調幅が不足していると思われる。【００２３】
そのダイポール変調幅の不足を解決するため、本発明では、絶縁膜の多層積層構造中の界面に着目した。実施例１で示したように、ＨｆＯ2とＳｉＯ2は両者ともアモルファス構造であり、結晶層の積層化に必要なヘテロエピタキシャル成長のような高度な成長技術を用いなくとも容易に多層構造を形成できる。ここで、ＨｆＯ2とＳｉＯ2膜を積層した場合、ＨｆＯ2／ＳｉＯ2とＳｉＯ2／ＨｆＯ2の二種類の対向する界面が形成される。例えば、図５に示す断面図では、図中の右側にゲート電極、左側にＳｉ基板が配置されていると仮定すると、ゲート電極に正電圧を加えた際に生じる右から左への電界は、ＨｆＯ2／ＳｉＯ2とＳｉＯ2／ＨｆＯ2界面の二つを横切ることになる。【００２４】
ここで、両方の界面に同じＯ-Ｍ1-Ｏ結合を配置した構造について考察する。まず、図２で説明した界面近傍の原子移動と同様に、ゲート電極に正電圧を加えると、図５中の両界面近傍で矢印の方向に酸素とＭ1原子が僅かに移動し、実線で示すポテンシャル分布から点線で示すポテンシャル分布へと変化すると推測される。また、ゲート電極に負電圧を印加すると、点線のポテンシャル分布から実線のポテンシャル分布へと戻ると推測される。一方、左右のＨｆＯ2間に生じるポテンシャル差は、図２に示すＳｉＯ2／ＨｆＯ2界面に一層のＯ-Ｍ1-Ｏ層を有する構造に比べて、二倍近くに達すると見積もられる。すなわち、左右両方の界面にＯ-Ｍ1-Ｏ結合を備える構造が、変調幅の増加には効果的であると期待される。
【実施例２】
【００２５】
図６に示した断面構造の実施形態のＭＩＳキャパシタは、６層のＯ-Ｍ1-Ｏ結合層を備えたＳｉＯ2／ＨｆＯ2積層構造をＳｉＯ2／Ｓｉ 構造上に形成することで作製したＭＩＳキャパシタである。実施例１と同様に、ｎ型のＳi(100)基板上に形成した。Ｓｉ上のＳｉＯ2膜は、乾燥酸素雰囲気中で９００℃に加熱して作製した２〜１０ｎｍのシリコン熱酸化膜である。シリコン熱酸化膜上のＨｆＯ2膜、ＳｉＯ2膜、および単分子層程度のＯ-Ｍ1-Ｏ層は、電子ビーム蒸着法により堆積した。まず、シリコン熱酸化膜上に、１ｎｍのＨfＯ2膜を堆積し、その後、単分子層程度のＯ-Ｍ1-Ｏ層を形成、次に、１.２ｎｍのＳｉＯ2膜を堆積した。さらに、単分子層程度のＯ-Ｍ1-Ｏ層を形成し、次に、０.６ｎｍのＨfＯ2膜を堆積した。同様の積層構造を繰り返し、最後の２ｎｍのＨfＯ2膜を堆積して絶縁膜の形成を終了した。絶縁膜堆積を終了後、同じ真空装置内で４５０℃に加熱して酸化膜中の欠陥を低減した。そして、試料を真空装置から取り出し後、直ちに抵抗加熱蒸着法によりＨfＯ2膜の表面に電極として金を堆積し、図６のＭＩＳキャパシタの作製を終了する。【００２６】
図７は、図６に例示されるＯ-Ｍ1-Ｏ層を６層備えたＭＩＳ構造のバンドアライメントを示す。ゲート電極に正電荷を加えた場合は、図７の(ａ)で示すように、ゲート電極側に配置されるＳｉＯ2／ＨｆＯ2界面のダイポールは減少し、反対にＳｉ基板側に配置されるＨｆＯ2／ＳｉＯ2界面のダイポールは増加する。一方、図７の(ｂ)に示すように、ゲート電極に負電圧を印加すると、ゲート電極側のＳｉＯ2／ＨｆＯ2界面のダイポールが増加し、Ｓｉ基板側のＨｆＯ2／ＳｉＯ2界面のダイポールは減少する。結果的に、本発明の動作原理が正しければ、６層分のダイポール変調幅が積算されヒステリシス電圧として現れると考えられる。【００２７】
図８は、作製した図６に示した６層の単分子層程度のＯ-Ｍ1-Ｏ結合を絶縁膜界面に備えたＭＩＳキャパシタのＣ-Ｖ特性の一例である。ここで、最初に行った０Ｖからゲート電圧を増加させて容量を測定した結果よりＶfb＝＋０.４Ｖと見積もられたため、図４の測定条件と同じく、ゲート電圧の掃引幅は−４.６Ｖから＋５.４Ｖとした。図８が示すように、明らかな反時計回りのヒステリシス特性が現れており、そのヒステリシス電圧は０.５Ｖを超えている。図４の１層の単分子層程度のＯ-Ｍ1-Ｏ結合を界面に有するＭＩＳキャパシタが０.１Ｖ以下であったことをから、期待通り、およそ６倍のヒステリシスが得られたことになる。【００２８】
ところで、図４と図８に示した二つのＭＩＳ構造のＣ-Ｖ特性は、期待通りのヒステリシス幅の違いを示しているものの、ＨｆＯ2とＳｉＯ2の積層数が異なるため、ＭＩＳキャパシタのＥＯＴ(Equivalent Oxide Thickness)は異なっており、同じ条件のゲート電圧幅の掃引であっても、絶縁膜内部に加わった電界強度は異なっており、精密な比較にはなっていない。そこで、同じ電界強度に基づいた比較が必要であり、次の手順で測定を行った。まず、ゲート電圧を０Ｖから減少させ、Ｖfb−３.５Ｖの電圧まで印加した。次に、正電圧側へ電圧を掃引し、設定電圧に達したら負側へ戻してヒステリシス電圧を見積る。この際、設定電圧における容量値から理想Ｃ-Ｖ曲線に基づいて酸化膜電界を計算する。同様の測定を、設定電圧を変化させながら繰り返すことで、酸化膜に加わる最大電界に対するヒステリシス電圧の変化の特性を得ることができ、ＥＯＴが異なるＭＩＳキャパシタを酸化膜内の電界強度を基準に比べることが可能となる。【００２９】
図９に、図３に示した実施例１および図６に示した実施例２の試料から得られた印加電圧に対するヒステリシス電圧の特性を示す。両試料とも、電界に比例してヒステリシスが増加しており、電界駆動型の原子移動であることが示唆されている。１層と６層のＯ-Ｍ1-Ｏ層構造を比較すると、明らかに６層構造のヒステリシス増加速度が上回っており、期待通りダイポール変調幅が積算されていると結論される。【００３０】
ところで、本発明の目的は、上述のように絶縁膜／半導体の界面準位密度を増加させることなく、ダイポール変調機構をＭＩＳ構造に組み込むことである。そこで、作製したＭＩＳキャパシタの界面準位密度をコンダクタンス法により評価した。また、比較のために、図１０に示す特許文献１の単分子層程度のＯ-Ｍ1-Ｏ結合を界面に有するＨｆＯ2／Ｓｉキャパシタも同様の手法で測定した。【００３１】
図１１は、図６の本発明の一実施形態の構造と図１０の従来構造において測定したミッドギャップ付近の界面準位密度を対比して示した図である。特許文献１のＭＩＳ構造から測定された界面準位密度は、ミッドギャップ付近で１×１０13ｃｍ-2ｅＶ-1を超えており、大きな界面準位密度が含まれると結論される。一方、本発明の図６の６層構造のＭＩＳ構造は、１×１０10ｃｍ-2ｅＶ-1台の低い界面準位密度にとどまることが示されている。この値は、シリコンＭＯＳデバイスに一般的に使われているＳｉＯ2／Ｓｉ界面に匹敵する低さであり、上部のＨｆＯ2／ＳｉＯ2積層構造の影響をほとんど受けていないことが示唆されている。したがって、本発明により、半導体の界面準位密度を低く保ちつつ、不揮発記憶に利用できる程度の大きなダイポール変調機構をＭＩＳ構造に組み込むことが可能である。
【実施例３】
【００３２】
本発明の他の実施形態について説明する。図１２は、本発明に係る不揮発性記憶素子の他の実施形態の断面構造図を示す。同図において、本実施形態の不揮発性記憶素子２０は、ゲート積層構造中に界面ダイポールを挿入した構造の電界効果型トランジスタである。すなわち、図１２において、不揮発性記憶素子２０は、ｐ型半導体基板２１上にｎ+半導体領域２２及び２３が互いに離間対向してドレイン領域およびソース領域として形成され、さらに、ｐ型のチャネル表面上の絶縁膜１２上に多層ダイポール層２４、ゲート電極となる金属電極１６が積層された構造の電界効果型トランジスタである。なお、金属電極１６は、高濃度の不純物を含むポリシリコンであってもよい。この電界効果型トランジスタは、ゲート電極に与える電気信号により多層ダイポール構造中の界面ダイポールの強度又は極性を変化させることで情報を記憶する、金属/絶縁膜/半導体積層構造の三端子型の不揮発性記憶素子である。【００３３】
この不揮発性記憶素子２０では、多層ダイポール層２４の絶縁膜積層構造中の界面ダイポールを変調することで、トランジスタの閾値が変化し、ソース・ドレイン間の電流値が変化することで情報記憶の読み出しが可能となる。例えば、ダイポール変調により閾値電圧を０.５Ｖ変化させた場合、界面準位密度が十分に小さいため、６桁以上の電流変化として捉えることが可能になると推測される。【００３４】
本実施形態の三端子型の不揮発性記憶素子２０の動作原理は、界面ダイポール変調による閾値変化を利用するもので、ゲート積層構造にトラップされる電荷による閾値変化を利用するフラッシュメモリとほぼ同じである。なお、本実施形態の三端子型の不揮発性記憶素子２０は、その構成元素がシリコンデバイスとして一般的なもので、特別なプロセス技術も必要でないことから、現状のフラッシュメモリ製造工程への導入も比較的容易に可能である。また、本発明は以上の実施形態に限定されるものではなく、例えば図１２の半導体基板２１はｎ型とし、半導体領域２２及び２３はｐ+型としてもよい。
【実施例４】
【００３５】
図１３は、本発明に係る不揮発性記憶素子を用いたメモリセルアレイ回路の一実施形態を示す図である。図１３(ａ)は、ＦＥＴ素子を用いたセルアレイ回路を示す。このセルアレイ回路は、平行に配線されたワード線とソース線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは図中のシンボルで表される多層ダイポールを備えた電界効果型トランジスタ(多層ダイポールＦＥＴ)のゲートがワード線に接続され、ソースがソース線に接続され、ドレインがビット線に接続された構成である。【００３６】
図１３(ｂ)は、ポテンシャル変化特性を用いたセルアレイ回路を示す。このセルアレイ回路は、平行に配線されたワード線とソース線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは、電界効果トランジスタのゲートが図中シンボルで表される多層ダイポールを備えたキャパシタ(多層ダイポールキャパシタ)と接続され、電界効果トランジスタのソースがソース線に接続され、ドレインがビット線に接続された構成である。多層ダイポールキャパシタの一方の電極は電界効果トランジスタのゲートに接続され、他方の電極はワード線に接続されている。【００３７】
図１３(ｃ)は、抵抗変化特性を利用したセルアレイ回路を示す。このセルアレイ回路は、平行に配線されたワード線とソース線に対して直交して配線されたビット線との各交差部にセルが配置された構成である。各セルは、電界効果トランジスタのゲートがワード線に接続され、ソースがソース線に接続され、ドレインがポテンシャル変調による抵抗変化を有する多層ダイポールキャパシタの電極に接続される。多層ダイポールキャパシタの一方の電極は電界効果トランジスタのドレインに接続され、他方の電極はビット線に接続されている。【００３８】
本発明の実施形態について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【符号の説明】
【００３９】
１０、２０  不揮発性記憶素子
１１  半導体基板
１２、１３、１５  絶縁膜
１４  単分子層程度Ｏ-Ｍ1-Ｏ層
１６  金属電極
２１  ｐ型半導体基板
２２、２３  ｎ+半導体領域
２４  多層ダイポール層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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