(57)【要約】  インターフェースモジュール６１は、メインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間での制御信号の通信を中継する。このインターフェースモジュール６１は、各ＣＰＵ６２１，６５１，２４２の通信方式にそれぞれ対応したＣＰＵＩ／Ｆ６１１〜６１３を有するＦＰＧＡ６１０と、第１，第２記憶部６１５（６１７），６１６（６１８）とを備える。ＦＰＧＡ６１０は、第１〜第３通信タイミングで、メインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間での制御信号を、第１，第２記憶部６１５（６１７），６１６（６１８）に一時的に記憶しながら中継する。また、第１通信タイミングと第２，第３通信タイミングとは、互いにずれたタイミングに設定されている。
2016174902.tif 000002
【特許請求の範囲】
【請求項１】
第１デバイスと前記第１デバイスとの間で制御信号の通信をそれぞれ行う複数の第２デバイスとを備えた医療機器に用いられ、前記第１デバイスと前記複数の第２デバイスとの間での制御信号の通信を中継する中継デバイスであって、
前記第１デバイスの通信方式に対応した通信方式で前記第１デバイスとの間で通信を行う第１インターフェース部、及び前記複数の第２デバイスの各通信方式にそれぞれ対応した各通信方式で前記複数の第２デバイスとの間でそれぞれ通信を行う複数の第２インターフェース部を有するプログラマブルロジックデバイスと、
複数の対をなす第１記憶部及び第２記憶部とを備え、
前記対をなす第１記憶部及び第２記憶部は、
前記複数の第２インターフェース部毎にそれぞれ設けられ、
前記プログラマブルロジックデバイスは、
前記第１デバイスから前記第１インターフェース部を介して受信した制御信号を、第１通信タイミングで前記第１記憶部に一時的に記憶するとともに、第２通信タイミングで前記第２インターフェース部を介して前記第２デバイスに送信し、
前記第２デバイスから前記第２インターフェース部を介して受信した制御信号を、第３通信タイミングで前記第２記憶部に一時的に記憶するとともに、前記第１通信タイミングで前記第１インターフェース部を介して前記第１デバイスに送信し、
前記第１通信タイミングと前記第２通信タイミング及び前記第３通信タイミングとは、
互いにずれたタイミングに設定されている
ことを特徴とする中継デバイス。
【請求項２】
前記第１通信タイミング、前記第２通信タイミング、及び前記第３通信タイミングは、
変更可能に構成されている
ことを特徴とする請求項１に記載の中継デバイス。
【請求項３】
前記複数の対をなす第１記憶部及び第２記憶部は、
前記プログラマブルロジックデバイス内部に設けられている
ことを特徴とする請求項１または２に記載の中継デバイス。
【請求項４】
第１デバイスと、
前記第１デバイスとの間で制御信号の通信をそれぞれ行う複数の第２デバイスと、
前記第１デバイスと前記複数の第２デバイスとの間での制御信号の通信を中継する請求項１〜３のいずれか一つに記載の中継デバイスとを備える
ことを特徴とする医療機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中継デバイス及び医療機器に関する。
【背景技術】
【０００２】
従来、第１デバイスと当該第１デバイスとの間で制御信号の通信をそれぞれ行う複数の第２デバイスとを備えた医療機器が知られている（例えば、特許文献１参照）。
特許文献１に記載の医療機器（医療用内視鏡システム）では、第１デバイス（システムコントローラのＣＰＵ（Central  Processing  Unit））と複数の第２デバイス（内視鏡用カメラ装置及び光源装置等の各ＣＰＵ）とを専用の通信回線により各々１対１で接続している。そして、第１デバイスをマスターとして機能させ、当該第１デバイスにより複数の第２デバイスを集中制御している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３０３６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に記載の医療機器のように、第１デバイスと複数の第２デバイスとを専用の通信回線により各々１対１で接続する構成を採用した場合には、第１デバイスは、複数の第２デバイスの各通信方式（通信規格）の全てに対応することができるように、複数の通信インターフェースを保有している必要がある。すなわち、医療機器を構成するにあたり、上述したような複数の通信インターフェースを保有する特殊な第１デバイスを選択する必要があり、デバイスの選択の自由度が制限されてしまう、という問題がある。【０００５】
本発明は、上記に鑑みてなされたものであって、医療機器を構成するにあたり、デバイスの選択の自由度を向上させることができる中継デバイス及び医療機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る中継デバイスは、第１デバイスと前記第１デバイスとの間で制御信号の通信をそれぞれ行う複数の第２デバイスとを備えた医療機器に用いられ、前記第１デバイスと前記複数の第２デバイスとの間での制御信号の通信を中継する中継デバイスであって、前記第１デバイスの通信方式に対応した通信方式で前記第１デバイスとの間で通信を行う第１インターフェース部、及び前記複数の第２デバイスの各通信方式にそれぞれ対応した各通信方式で前記複数の第２デバイスとの間でそれぞれ通信を行う複数の第２インターフェース部を有するプログラマブルロジックデバイスと、複数の対をなす第１記憶部及び第２記憶部とを備え、前記対をなす第１記憶部及び第２記憶部は、前記複数の第２インターフェース部毎にそれぞれ設けられ、前記プログラマブルロジックデバイスは、前記第１デバイスから前記第１インターフェース部を介して受信した制御信号を、第１通信タイミングで前記第１記憶部に一時的に記憶するとともに、第２通信タイミングで前記第２インターフェース部を介して前記第２デバイスに送信し、前記第２デバイスから前記第２インターフェース部を介して受信した制御信号を、第３通信タイミングで前記第２記憶部に一時的に記憶するとともに、前記第１通信タイミングで前記第１インターフェース部を介して前記第１デバイスに送信し、前記第１通信タイミングと前記第２通信タイミング及び前記第３通信タイミングとは、互いにずれたタイミングに設定されていることを特徴とする。【０００７】
本発明に係る中継デバイスは、上記発明において、前記第１通信タイミング、前記第２通信タイミング、及び前記第３通信タイミングは、変更可能に構成されていることを特徴とする。【０００８】
本発明に係る中継デバイスは、上記発明において、前記複数の対をなす第１記憶部及び第２記憶部は、前記プログラマブルロジックデバイス内部に設けられていることを特徴とする。【０００９】
本発明に係る医療機器は、第１デバイスと、前記第１デバイスとの間で制御信号の通信をそれぞれ行う複数の第２デバイスと、前記第１デバイスと前記複数の第２デバイスとの間での制御信号の通信を中継する上述した中継デバイスとを備えることを特徴とする。
【発明の効果】
【００１０】
本発明に係る中継デバイスは、第１デバイスと複数の第２デバイスとの間での制御信号の通信を中継する。そして、中継デバイスは、第１デバイスの通信方式に対応した第１インターフェース部、及び複数の第２デバイスの各通信方式にそれぞれ対応した複数の第２インターフェース部を有するプログラマブルロジックデバイスを備える。
したがって、中継デバイスを用いて第１デバイス及び複数の第２デバイス間を中継すれば、複数の通信インターフェースを保有する特殊な第１デバイスを採用した従来の構成と比較して、安価に医療機器を構成することができる。また、当該医療機器を構成するにあたり、デバイスの選択の自由度を向上させることができる。【００１１】
また、本発明に係る中継デバイスは、複数の第２インターフェース部（複数の第２デバイス）毎にそれぞれ設けられた複数の対をなす第１，第２記憶部を備える。そして、プログラマブルロジックデバイスは、上述した第１〜第３通信タイミングで、第１デバイス及び複数の第２デバイス間での制御信号を、複数の対をなす第１，第２記憶部に一時的に記憶しながら中継する。また、第１通信タイミングと第２，第３通信タイミングとは、互いにずれたタイミングに設定されている。
したがって、第１，第２記憶部のそれぞれにおいて、制御信号の書き込みタイミングと読み出しタイミングとが同時になる（衝突する）ことがない。すなわち、中継デバイスを用いて第１デバイス及び複数の第２デバイス間を中継しても、第１デバイス及び複数の第２デバイス間での通信にエラーが生じることがなく、当該通信の信頼性を十分に確保することができる。【００１２】
本発明に係る医療機器は、上述した中継デバイスを備えているため、上述した中継デバイスと同様の効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施の形態に係る医療用観察システムの概略構成を示す図である。
【図２】図２は、図１に示した信号処理装置の構成を示すブロック図である。
【図３】図３は、図２に示したインターフェースモジュールの中継機能を示すブロック図である。
【図４】図４は、図３に示したＦＰＧＡで用いられる基準信号、及びＦＰＧＡで生成された第１〜第５タイミング信号の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下に、図面を参照して、本発明を実施するための形態（以下、実施の形態）について説明する。なお、以下に説明する実施の形態によって本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付している。
【００１５】
〔医療用観察システムの概略構成〕
図１は、本発明の実施の形態に係る医療用観察システム１の概略構成を示す図である。
医療用観察システム１は、本発明に係る医療機器としての機能を有する。この医療用観察システム１は、医療分野において用いられ、人等の被検体内部（生体内）を観察するシステムである。この医療用観察システム１は、図１に示すように、内視鏡２と、第１伝送ケーブル３と、表示装置４と、第２伝送ケーブル５と、信号処理装置６と、第３伝送ケーブル７とを備える。
【００１６】
内視鏡２は、生体内を検査して当該検査結果に応じた信号を出力する。この内視鏡２は、図１に示すように、挿入部２１と、光源装置２２と、ライトガイド２３と、カメラヘッド２４とを備える。
挿入部２１は、硬質で細長形状を有し、生体内に挿入される。この挿入部２１内には、１または複数のレンズを用いて構成され、被写体像を集光する光学系が設けられている。
【００１７】
光源装置２２は、ライトガイド２３の一端が接続され、信号処理装置６による制御の下、当該ライトガイド２３の一端に生体内を照明するための光を供給する。
ライトガイド２３は、一端が光源装置２２に着脱自在に接続されるとともに、他端が挿入部２１に着脱自在に接続される。そして、ライトガイド２３は、光源装置２２から供給された光を一端から他端に伝達し、挿入部２１に供給する。挿入部２１に供給された光は、当該挿入部２１の先端から出射され、生体内に照射される。生体内に照射された光（被写体像）は、挿入部２１内の光学系により集光される。
【００１８】
カメラヘッド２４は、挿入部２１の基端に着脱自在に接続される。このカメラヘッド２４は、撮像部２４１（図２参照）やカメラヘッドＣＰＵ２４２（図２参照）等を備える。
撮像部２４１は、カメラヘッドＣＰＵ２４２による制御の下、生体内を撮像する。この撮像部２４１は、挿入部２１にて集光され、カメラヘッド２４内部に設けられた光学系（図示略）が結像した被写体像を受光して電気信号に変換するＣＣＤ（Charge  Coupled  Device）またはＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）等の撮像素子（図示略）、当該撮像素子からの電気信号（アナログ信号）に対して信号処理（Ａ／Ｄ変換等）を行って撮像信号を出力する信号処理部（図示略）等が一体形成されたセンサチップを用いて構成されている。
なお、本実施の形態では、カメラヘッド２４は、当該撮像信号を光信号に光電変換し、当該撮像信号を光信号で出力する。
【００１９】
カメラヘッドＣＰＵ２４２は、本発明に係る第２デバイスとしての機能を有する。そして、カメラヘッドＣＰＵ２４２は、内部メモリ（図示略）に記録された各種プログラムに従い、第１伝送ケーブル３を介して信号処理装置６から入力した制御信号や、カメラヘッド２４の外面に露出して設けられたスイッチ等の操作部（図示略）へのユーザ操作に応じて、カメラヘッド２４全体の動作を制御する。
本実施の形態では、カメラヘッドＣＰＵ２４２は、ＵＡＲＴ（Universal  Asynchronous  Receiver  Transmitter）規格で通信を行うＣＰＵで構成されている。
【００２０】
第１伝送ケーブル３は、一端が信号処理装置６に着脱自在に接続され、他端がカメラヘッド２４に着脱自在に接続される。具体的に、第１伝送ケーブル３は、最外層である外被の内側に複数の電気配線（図示略）及び光ファイバ（図示略）が配設されたケーブルである。
当該複数の電気配線は、信号処理装置６から出力される制御信号、同期信号、クロック、及び電力等をカメラヘッド２４にそれぞれ伝送するための電気配線である。
当該光ファイバは、カメラヘッド２４から出力される撮像信号（光信号）を信号処理装置６に伝送するための光ファイバである。ここで、カメラヘッド２４から撮像信号が電気信号で出力される場合には、当該光ファイバを電気配線に変更しても構わない。
【００２１】
表示装置４（例えばSD、HD、4K以上のモニター）は、信号処理装置６による制御の下、画像を表示する。
第２伝送ケーブル５（例えばHD-SDIまたは3G-SDI、HDMI（登録商標）、DisplayPort（登録商標）等）は、一端が表示装置４に着脱自在に接続され、他端が信号処理装置６に着脱自在に接続される。そして、第２伝送ケーブル５は、信号処理装置６にて処理された映像信号を表示装置４に伝送する。
信号処理装置６は、ＣＰＵ等を含んで構成され、光源装置２２、カメラヘッド２４、及び表示装置４の動作を統括的に制御する。
第３伝送ケーブル７は、一端が光源装置２２に着脱自在に接続され、他端が信号処理装置６に着脱自在に接続される。そして、第３伝送ケーブル７は、信号処理装置６からの制御信号を光源装置２２に伝送する。
【００２２】
〔信号処理装置の構成〕
次に、信号処理装置６の構成について説明する。
以下では、信号処理装置６として、本発明の要部を主に説明する。
図２は、信号処理装置６の構成を示すブロック図である。
なお、図２では、カメラヘッド２４及び第１伝送ケーブル３同士を着脱可能とするコネクタ、第１伝送ケーブル３及び信号処理装置６同士を着脱可能とするコネクタ、表示装置４及び第２伝送ケーブル５同士を着脱可能とするコネクタ、第２伝送ケーブル５及び信号処理装置６同士を着脱可能とするコネクタ、光源装置２２及び第３伝送ケーブル７同士を着脱可能とするコネクタ、並びに、第３伝送ケーブル７及び信号処理装置６同士を着脱可能とするコネクタの図示を省略している。また、図２では、第１伝送ケーブル３を構成する複数の電気配線及び光ファイバを１本のケーブルとして図示している。
【００２３】
信号処理装置６は、汎用のＰＣアーキテクチャを利用して組み立てられたものである。
具体的に、信号処理装置６は、図２に示すように、インターフェースモジュール６１、制御モジュール６２、画像処理モジュール６３、記憶モジュール６４、及び光源制御モジュール６５が汎用のインターフェースＩＦを用いて接続された構成を有する。
なお、具体的な図示は省略したが、各モジュール６１〜６５は、筐体内部に配設されている。そして、信号処理装置６は、組み立てられ、試験等がなされた後、当該筐体内部を開放不可能な状態に設定される。
【００２４】
インターフェースＩＦは、通信用プロトコルとコネクタ形状とが通信用インターフェース規格（例えばPC/AT互換機の規格）に準拠したインターフェースである。
本実施の形態では、インターフェースモジュール６１、制御モジュール６２、画像処理モジュール６３、及び記憶モジュール６４を接続するインターフェースＩＦ１（ＩＦ）として、PC/AT互換機の規格に準拠したインターフェースであるＰＣＩｅ（PCI  EXPRESS（登録商標））を採用している。また、インターフェースモジュール６１及び光源制御モジュール６５を接続するインターフェースＩＦ２（ＩＦ）として、ＳＰＩ（Serial  Peripheral  Interface）を採用している。
【００２５】
制御モジュール６２は、光源装置２２の動作、カメラヘッド２４の動作、表示装置４の動作、及び信号処理装置６全体の動作を制御する。
本実施の形態では、制御モジュール６２は、メインＣＰＵ６２１（図２）が実装されたPC/AT互換機の規格に準拠したマザーボードで構成されている。そして、当該マザーモードには、インターフェースモジュール６１、画像処理モジュール６３、及び記憶モジュール６４とそれぞれ接続するための拡張スロットが設けられている。
ここで、メインＣＰＵ６２１は、本発明に係る第１デバイスとしての機能を有する。そして、本実施の形態では、メインＣＰＵ６２１は、ＰＣＩｅ規格で通信を行うＣＰＵで構成されている。
【００２６】
インターフェースモジュール６１は、本発明に係る中継デバイスとしての機能を有し、制御モジュール６２に設けられた拡張スロット（本実施の形態では、ＰＣＩｅスロット）に装着される。
具体的に、インターフェースモジュール６１は、第１伝送ケーブル３を介してカメラヘッド２４から入力した撮像信号（光信号）を電気信号に光電変換するとともに、当該光電変換した撮像信号を通信用インターフェース規格（本実施の形態では、ＰＣＩｅ規格）に応じたデジタル信号に変換する。そして、インターフェースモジュール６１は、当該変換したデジタル信号を一旦、ＶＲＡＭ等のメモリ（図示略）に記憶した後、インターフェースＩＦ１を介して制御モジュール６２に出力する。
また、インターフェースモジュール６１は、インターフェースＩＦ１を介して画像処理モジュール６３にて生成された映像信号を制御モジュール６２から入力し、第２伝送ケーブル５を介して当該映像信号を表示装置４に出力する。表示装置４は、当該映像信号を入力すると、当該映像信号に基づく画像を表示する。
さらに、インターフェースモジュール６１は、マスターとして機能するメインＣＰＵ６２１と、メインＣＰＵ６２１に対してスレーブとして機能するカメラヘッドＣＰＵ２４２及び光源制御モジュール６５の光源制御ＣＰＵ６５１（図２）との間での制御信号の通信を中継する中継機能を有する。
なお、インターフェースモジュール６１における中継機能については、後述する。
【００２７】
画像処理モジュール６３は、例えば、ＧＰＧＰＵ（General-Purpose  computing  on  Graphics  Processing  Unit）等で構成され、制御モジュール６２に設けられた拡張スロット（本実施の形態では、ＰＣＩｅスロット）に装着される。
具体的に、画像処理モジュール６３は、インターフェースモジュール６１から出力され、インターフェースＩＦ１及び制御モジュール６２を介して入力したデジタル信号（撮像信号）に対して現像処理、ノイズ低減、色補正、色強調、及び輪郭強調等の各種画像処理を施して映像信号を生成する。そして、画像処理モジュール６３は、インターフェースＩＦ１を介して当該映像信号を制御モジュール６２に出力する。
【００２８】
記憶モジュール６４は、例えば、ＳＳＤ（Solid  State  Drive）、ＨＤＤ（Hard  Disk  Drive）、またはＤＩＭＭ（Dual  Inline  Memory  Module）等で構成され、制御モジュール６２に設けられた拡張スロット（本実施の形態では、IDE/SATAコネクタ及びメモリソケット）に装着される。
具体的に、記憶モジュール６４には、画像処理モジュール６３に上述した各種画像処理を実行させるためのプログラム及びＯＳ（例えばWindows（登録商標）、Linux（登録商標）、Android（登録商標）、iOS（登録商標）、RTOS等）が格納されている。
【００２９】
光源制御モジュール６５は、インターフェースＩＦ２を介してインターフェースモジュール６１に接続され、インターフェースＩＦ１，ＩＦ２及びインターフェースモジュール６１を介して、メインＣＰＵ６２１から出力された制御信号を入力する。そして、光源制御モジュール６５を構成する光源制御ＣＰＵ６５１（図２）は、第３伝送ケーブル７を介して光源装置２２に制御信号を出力し、光源装置２２の調光制御（光源装置２２からライトガイド２３に供給される光を調整する制御）を実行する。
ここで、光源制御ＣＰＵ６５１は、本発明に係る第２デバイスとしての機能を有する。そして、本実施の形態では、光源制御ＣＰＵ６５１は、ＳＰＩ規格で通信を行うＣＰＵで構成されている。
【００３０】
〔インターフェースモジュールの中継機能〕
次に、インターフェースモジュール６１の中継機能について説明する。
図３は、インターフェースモジュール６１の中継機能を示すブロック図である。
なお、図３では、図２と同様に、第１伝送ケーブル３等のコネクタの図示を省略しているとともに、第１伝送ケーブル３を１本のケーブルとして図示している。
インターフェースモジュール６１は、上述した中継機能として、図３に示すように、プログラマブルロジックデバイスであるＦＰＧＡ（Field  Programmable  Gate  Array）６１０を備える。
ＦＰＧＡ６１０は、制御モジュール６２によりコンフィグレーションされた論理回路である。このＦＰＧＡ６１０は、図３に示すように、ＣＰＵＩ／Ｆ６１１〜６１３と、記憶制御部６１４とを備える。
ＣＰＵＩ／Ｆ６１１は、本発明に係る第１インターフェース部としての機能を有し、図３に示すように、インターフェースＩＦ１を介してメインＣＰＵ６２１に接続する。そして、ＣＰＵＩ／Ｆ６１１は、インターフェースＩＦ１を介してメインＣＰＵ６２１から受信した制御信号（本実施の形態では、ＰＣＩｅ規格）をＦＰＧＡ６１０内部で処理可能なデータに変換（プロトコル変換）する。また、ＣＰＵＩ／Ｆ６１１は、記憶制御部６１４から出力されたデータをメインＣＰＵ６２１の通信規格（本実施の形態では、ＰＣＩｅ規格）に応じた制御信号に変換（プロトコル変換）し、インターフェースＩＦ１を介してメインＣＰＵ６２１に送信する。
【００３１】
ＣＰＵＩ／Ｆ６１２は、本発明に係る第２インターフェース部としての機能を有し、図３に示すように、インターフェースＩＦ２を介して光源制御ＣＰＵ６５１に接続する。そして、ＣＰＵＩ／Ｆ６１２は、記憶制御部６１４から出力されたデータを光源制御ＣＰＵ６５１の通信規格（本実施の形態では、ＳＰＩ規格）に応じた制御信号に変換（プロトコル変換）し、インターフェースＩＦ２を介して光源制御ＣＰＵ６５１に送信する。また、ＣＰＵＩ／Ｆ６１２は、インターフェースＩＦ２を介して光源制御ＣＰＵ６５１から受信した制御信号（本実施の形態では、ＳＰＩ規格）をＦＰＧＡ６１０内部で処理可能なデータに変換（プロトコル変換）する。
【００３２】
ＣＰＵＩ／Ｆ６１３は、本発明に係る第２インターフェース部としての機能を有し、図３に示すように、第１伝送ケーブル３を介してカメラヘッドＣＰＵ２４２に接続する。そして、ＣＰＵＩ／Ｆ６１３は、記憶制御部６１４から出力されたデータをカメラヘッドＣＰＵ２４２の通信規格（本実施の形態では、ＵＡＲＴ規格）に応じた制御信号に変換（プロトコル変換）し、第１伝送ケーブル３を介してカメラヘッドＣＰＵ２４２に送信する。また、ＣＰＵＩ／Ｆ６１３は、第１伝送ケーブル３を介してカメラヘッドＣＰＵ２４２から受信した制御信号（本実施の形態では、ＵＡＲＴ規格）をＦＰＧＡ６１０内部で処理可能なデータに変換（プロトコル変換）する。
【００３３】
記憶制御部６１４は、メインＣＰＵ６２１及び光源制御ＣＰＵ６５１間での制御信号の通信に用いられる第１，第２記憶部６１５，６１６と、メインＣＰＵ６２１及びカメラヘッドＣＰＵ２４２間での制御信号の通信に用いられる第１，第２記憶部６１７，６１８とを備える。すなわち、本実施の形態では、本発明に係る第２インターフェース部がＣＰＵＩ／Ｆ６１２，６１３の２つであるため、当該第２インターフェース部の数に応じて、対をなす第１，第２記憶部６１５（６１７），６１６（６１８）を二組設けている。
本実施の形態では、第１，第２記憶部６１５（６１７），６１６（６１８）は、ＲＡＭ（Random  Access  Memory）で構成されている。
【００３４】
第１記憶部６１５は、インターフェースＩＦ１を介してメインＣＰＵ６２１から送信され、ＣＰＵＩ／Ｆ６１１にて処理されたデータ（制御信号）を一時的に格納する。
ここで、記憶制御部６１４には、図３に示すように、第１記憶部６１５へのデータの書き込みタイミングを調整するためのＢｕｆ（バッファ）６１５Ｗと、第１記憶部６１５からのデータの読み出しタイミングを調整するためのＢｕｆ６１５Ｒとがそれぞれ設けられている。
【００３５】
第２記憶部６１６は、インターフェースＩＦ２を介して光源制御ＣＰＵ６５１から送信され、ＣＰＵＩ／Ｆ６１２にて処理されたデータ（制御信号）を一時的に格納する。
ここで、記憶制御部６１４には、図３に示すように、第２記憶部６１６へのデータの書き込みタイミングを調整するためのＢｕｆ６１６Ｗと、第２記憶部６１６からのデータの読み出しタイミングを調整するためのＢｕｆ６１６Ｒとがそれぞれ設けられている。
【００３６】
第１記憶部６１７は、第１記憶部６１５と同様に、インターフェースＩＦ１を介してメインＣＰＵ６２１から送信され、ＣＰＵＩ／Ｆ６１１にて処理されたデータ（制御信号）を一時的に格納する。
ここで、記憶制御部６１４には、図３に示すように、第１記憶部６１７へのデータの書き込みタイミングを調整するためのＢｕｆ６１７Ｗと、第１記憶部６１７からのデータの読み出しタイミングを調整するためのＢｕｆ６１７Ｒとがそれぞれ設けられている。
【００３７】
第２記憶部６１８は、第１伝送ケーブル３を介してカメラヘッドＣＰＵ２４２から送信され、ＣＰＵＩ／Ｆ６１３にて処理されたデータ（制御信号）を一時的に格納する。
ここで、記憶制御部６１４には、図３に示すように、第２記憶部６１８へのデータの書き込みタイミングを調整するためのＢｕｆ６１８Ｗと、第２記憶部６１８からのデータの読み出しタイミングを調整するためのＢｕｆ６１８Ｒとがそれぞれ設けられている。
【００３８】
そして、ＦＰＧＡ６１０は、発振器（図示略）から出力される基準信号ＳＴ（図４（ａ）参照）に基づいて、第１〜第５タイミング信号ＴＳ１〜ＴＳ５（図４（ｂ）〜図４（ｆ）参照）を生成する。
図４は、ＦＰＧＡ６１０で用いられる基準信号ＳＴ、及びＦＰＧＡ６１０で生成された第１〜第５タイミング信号ＴＳ１〜ＴＳ５の一例を示すタイミングチャートである。
なお、図４では、説明の便宜上、基準信号ＳＴ、及び第１〜第５タイミング信号ＴＳ１〜ＴＳ５の立ち上がり部分のみを図示している。
第１タイミング信号ＴＳ１は、ＦＰＧＡ６１０及びメインＣＰＵ６２１間で通信を行うためのタイミング信号であり、図４（ｂ）に示すように、基準信号ＳＴと同一の周期で、基準信号ＳＴが立ち上がる基準タイミングＴ０（図４（ａ））に対して遅れた第１タイミングＴ１で立ち上がる。
そして、ＦＰＧＡ６１０は、当該第１タイミング信号ＴＳ１により、メインＣＰＵ６２１と同期し、第１タイミングＴ１でメインＣＰＵ６２１と通信を行う。
【００３９】
第２タイミング信号ＴＳ２は、ＦＰＧＡ６１０からカメラヘッドＣＰＵ２４２に制御信号（メインＣＰＵ６２１から受信した制御信号）を送信するためのタイミング信号であり、図４（ｃ）に示すように、基準信号ＳＴと同一の周期で、第１タイミングＴ１に対して遅れた第２タイミングＴ２で立ち上がる。
第３タイミング信号ＴＳ３は、ＦＰＧＡ６１０がカメラヘッドＣＰＵ２４２から制御信号を受信するためのタイミング信号であり、図４（ｄ）に示すように、基準信号ＳＴと同一の周期で、第２タイミングＴ２に対して遅れた第３タイミングＴ３で立ち上がる。
そして、ＦＰＧＡ６１０は、当該第２，第３タイミング信号ＴＳ２，ＴＳ３により、カメラヘッドＣＰＵ２４２と同期し、第２，第３タイミングＴ２，Ｔ３でカメラヘッドＣＰＵ２４２と通信を行う。
【００４０】
第４タイミング信号ＴＳ４は、ＦＰＧＡ６１０から光源制御ＣＰＵ６５１に制御信号（メインＣＰＵ６２１から受信した制御信号）を送信するためのタイミング信号であり、図４（ｅ）に示すように、基準信号ＳＴと同一の周期で、第２タイミングＴ２に対して遅れ、第３タイミングＴ３に対して早い第４タイミングＴ４で立ち上がる。
第５タイミング信号ＴＳ５は、ＦＰＧＡ６１０が光源制御ＣＰＵ６５１から制御信号を受信するためのタイミング信号であり、図４（ｆ）に示すように、基準信号ＳＴと同一の周期で、第４タイミングＴ４に対して遅れ、第３タイミングＴ３に対して早い第５タイミングＴ５で立ち上がる。
そして、ＦＰＧＡ６１０は、当該第４，第５タイミング信号ＴＳ４，ＴＳ５により、光源制御ＣＰＵ６５１と同期し、第４，第５タイミングＴ４，Ｔ５で光源制御ＣＰＵ６５１と通信を行う。
【００４１】
以上説明したように、本実施の形態では、第１タイミングＴ１と第２〜第５タイミングＴ２〜Ｔ５とは、互いにずれたタイミングに設定されている。すなわち、上述した第１タイミングＴ１は、本発明に係る第１通信タイミングに相当する。また、上述した第２，第４タイミングＴ２，Ｔ４は、本発明に係る第２通信タイミングに相当する。さらに、上述した第３，第５タイミングＴ３，Ｔ５は、本発明に係る第３通信タイミングに相当する。
なお、ＦＰＧＡ６１０は、設定により、生成する第１〜第５タイミング信号ＴＳ１〜ＴＳ５における各第１〜第５タイミングＴ１〜Ｔ５を変更可能とする。ここで、各第１〜第５タイミングＴ１〜Ｔ５を変更した場合であっても、第１タイミングＴ１と第２〜第５タイミングＴ２〜Ｔ５とは、互いにずれたタイミングに設定される。
【００４２】
〔ＦＰＧＡ内部でのデータの流れ〕
次に、第１〜第５タイミングＴ１〜Ｔ５でのＦＰＧＡ６１０内部でのデータ（制御信号）の流れについて、順に説明する。
【００４３】
〔第１タイミング〕
第１タイミングＴ１では、インターフェースＩＦ１を介して、メインＣＰＵ６２１からＦＰＧＡ６１０に対して制御信号（カメラヘッドＣＰＵ２４２や光源制御ＣＰＵ６５１に対する制御信号）が送信される。
そして、メインＣＰＵ６２１からＦＰＧＡ６１０に送信された制御信号は、ＣＰＵＩ／Ｆ６１１にてＦＰＧＡ６１０内部で処理可能なデータに変換される。また、記憶制御部６１４は、当該データを、内部のバスＢｕ（図３）及びＢｕｆ６１５Ｗ，６１７Ｗを介して、第１記憶部６１５，６１７にそれぞれ一時的に記憶する。
【００４４】
また、第１タイミングＴ１では、記憶制御部６１４は、第２記憶部６１６に記憶されているデータ（第５タイミングＴ５で既に記憶したデータ）、及び第２記憶部６１８に記憶されているデータ（第３タイミングＴ３で既に記憶したデータ）を読み出し、Ｂｕｆ６１６Ｒ，６１８Ｒ及びバスＢｕを介して、ＣＰＵＩ／Ｆ６１１に出力する。そして、ＣＰＵＩ／Ｆ６１１は、当該データをメインＣＰＵ６２１の通信規格（本実施の形態では、ＰＣＩｅ規格）に応じた制御信号に変換し、インターフェースＩＦ１を介してメインＣＰＵ６２１に送信する。
【００４５】
〔第２タイミング〕
第２タイミングＴ２では、記憶制御部６１４は、第１記憶部６１７に記憶されているデータ（上述した第１タイミングＴ１で既に記憶したデータ）を読み出し、Ｂｕｆ６１７Ｒを介して、ＣＰＵＩ／Ｆ６１３に出力する。そして、ＣＰＵＩ／Ｆ６１３は、当該データをカメラヘッドＣＰＵ２４２の通信規格（本実施の形態では、ＵＡＲＴ規格）に応じた制御信号に変換し、第１伝送ケーブル３を介してカメラヘッドＣＰＵ２４２に送信する。
【００４６】
〔第３タイミング〕
第３タイミングＴ３では、第１伝送ケーブル３を介して、カメラヘッドＣＰＵ２４２からＦＰＧＡ６１０に対して制御信号（メインＣＰＵ６２１に対する制御信号）が送信される。
そして、カメラヘッドＣＰＵ２４２からＦＰＧＡ６１０に送信された制御信号は、ＣＰＵＩ／Ｆ６１３にてＦＰＧＡ６１０内部で処理可能なデータに変換される。また、記憶制御部６１４は、当該データを、Ｂｕｆ６１８Ｗを介して、第２記憶部６１８に一時的に記憶する。上述したように、当該第３タイミングＴ３で第２記憶部６１８に記憶されたデータ（制御信号）は、第１タイミングＴ１で、メインＣＰＵ６２１に送信される。
【００４７】
〔第４タイミング〕
第４タイミングＴ４では、記憶制御部６１４は、第１記憶部６１５に記憶されているデータ（上述した第１タイミングＴ１で既に記憶したデータ）を読み出し、Ｂｕｆ６１５Ｒを介して、ＣＰＵＩ／Ｆ６１２に出力する。そして、ＣＰＵＩ／Ｆ６１２は、当該データを光源制御ＣＰＵ６５１の通信規格（本実施の形態では、ＳＰＩ規格）に応じた制御信号に変換し、インターフェースＩＦ２を介して光源制御ＣＰＵ６５１に送信する。
【００４８】
〔第５タイミング〕
第５タイミングＴ５では、インターフェースＩＦ２を介して、光源制御ＣＰＵ６５１からＦＰＧＡ６１０に対して制御信号（メインＣＰＵ６２１に対する制御信号）が送信される。
そして、光源制御ＣＰＵ６５１からＦＰＧＡ６１０に送信された制御信号は、ＣＰＵＩ／Ｆ６１２にてＦＰＧＡ６１０内部で処理可能なデータに変換される。また、記憶制御部６１４は、当該データを、Ｂｕｆ６１６Ｗを介して、第２記憶部６１６に一時的に記憶する。上述したように、当該第５タイミングＴ５で第２記憶部６１６に記憶されたデータ（制御信号）は、第１タイミングＴ１で、メインＣＰＵ６２１に送信される。
【００４９】
以上説明した本実施の形態に係るインターフェースモジュール６１は、メインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間での制御信号の通信を中継する。そして、インターフェースモジュール６１は、メインＣＰＵ６２１の通信規格（本実施の形態では、ＰＣＩｅ規格）、光源制御ＣＰＵ６５１の通信規格（本実施の形態では、ＳＰＩ規格）、及びカメラヘッドＣＰＵ２４２の通信規格（本実施の形態では、ＵＡＲＴ規格）にそれぞれ対応したＣＰＵＩ／Ｆ６１１〜６１３を有するＦＰＧＡ６１０を備える。
したがって、インターフェースモジュール６１を用いてメインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間を中継すれば、複数の通信インターフェースを保有する特殊なデバイスを採用した従来の構成と比較して、安価に医療用観察システム１を構成することができる。また、医療用観察システム１を構成するにあたり、メインＣＰＵ６２１等のデバイスの選択の自由度を向上させることができる。
【００５０】
また、本実施の形態に係るインターフェースモジュール６１は、ＣＰＵＩ／Ｆ６１２，６１３（光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２）毎にそれぞれ設けられた二組の対をなす第１，第２記憶部６１５（６１７），６１６（６１８）を備える。そして、ＦＰＧＡ６１０は、第１〜第５タイミングＴ１〜Ｔ５で、メインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間での制御信号を、二組の対をなす第１，第２記憶部６１５（６１７），６１６（６１８）に一時的に記憶しながら中継する。また、第１タイミングＴ１と、第２〜第５タイミングＴ２〜Ｔ５とは、互いにずれたタイミングに設定されている。
したがって、第１，第２記憶部６１５（６１７），６１６（６１８）のそれぞれにおいて、データ（制御信号）の書き込みタイミングと読み出しタイミングとが同時になる（衝突する）ことがない。すなわち、インターフェースモジュール６１を用いてメインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間を中継しても、メインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間での通信にエラーが生じることがなく、当該通信の信頼性を十分に確保することができる。
【００５１】
また、本実施の形態に係るインターフェースモジュール６１では、ＦＰＧＡ６１０は、設定により、生成する第１〜第５タイミング信号ＴＳ１〜ＴＳ５における各第１〜第５タイミングＴ１〜Ｔ５を変更可能とする。
したがって、第１〜第５タイミングＴ１〜Ｔ５を、インターフェースモジュール６１に接続されるメインＣＰＵ６２１、光源制御ＣＰＵ６５１、及びカメラヘッドＣＰＵ２４２の処理スピードや、メインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間で送受信される制御信号のデータ量に応じて適切なタイミングに設定することが可能となる。すなわち、メインＣＰＵ６２１と光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２との間での通信の信頼性をさらに良好なものとすることができる。
【００５２】
（その他の実施の形態）
ここまで、本発明を実施するための形態を説明してきたが、本発明は上述した実施の形態によってのみ限定されるべきものではない。
上述した実施の形態では、本発明に係る医療機器として、硬性鏡（挿入部２１）を用いた医療機器（医療用観察システム１）を採用していたが、これに限られず、軟性鏡を用いた医療機器を採用しても構わない。また、本発明に係る医療機器としては、硬性鏡や軟性鏡を用いた医療機器に限られず、超音波内視鏡や手術用顕微鏡等のその他の医療機器を採用しても構わない。
【００５３】
上述した実施の形態では、本発明に係る第２デバイスとして、光源制御ＣＰＵ６５１及びカメラヘッドＣＰＵ２４２の２つを採用していたが、その数は２つに限られず、１つでも、３つ以上でも構わない。なお、本発明に係る第２デバイスの数を１つまたは３つ以上にした場合には、本発明に係る第２インターフェース部（ＣＰＵＩ／Ｆ６１２，６１３）の数、及び本発明に係る対をなす第１，第２記憶部（第１，第２記憶部６１５（６１７），６１６（６１８））の数も当該第２デバイスと同一の数だけ設ければよい。
また、本発明に係る第２デバイスとしては、光源制御ＣＰＵ６５１やカメラヘッドＣＰＵ２４２に限られず、その他の周辺デバイスに設けられたＣＰＵを採用しても構わない。
さらに、本発明に係る第２デバイスとしては、ＣＰＵに限られず、ＦＰＧＡ、ＣＭＯＳセンサ等の撮像素子、あるいはモータ等を採用しても構わない。
【００５４】
上述した実施の形態では、第２〜第５タイミングＴ２〜Ｔ５は、互いにずれたタイミングに設定されていたが、第１タイミングＴ１と第２〜第５タイミングＴ２〜Ｔ５とが互いにずれたタイミングであれば、第２〜第５タイミングＴ２〜Ｔ５のうち少なくともいずれかを同一のタイミングとしても構わない。
【００５５】
上述した実施の形態では、本発明に係るプログラマブルロジックデバイスとして、ＦＰＧＡ６１０を採用していたが、これに限られず、ＣＰＬＤ（Complex  Programmable  Logic  Device）等を採用しても構わない。
また、上述した実施の形態では、第１，第２記憶部６１５（６１７），６１６（６１８）は、プログラマブルロジックデバイス内部に設けられていたが、これに限られず、プログラマブルロジックデバイス外部に設けた構成を採用しても構わない。
【００５６】
上述した実施の形態において、記憶制御部６１４が第１，第２記憶部６１５（６１７），６１６（６１８）のバンク切換を行うように構成しても構わない。このようにバンク切換を行えば、ＲＡＭの領域を拡張し、第１，第２記憶部６１５（６１７），６１６（６１８）に過去のデータや特殊なデータを格納することができる。
【００５７】
上述した実施の形態では、インターフェースＩＦ１として、ＰＣＩｅを採用していたが、ＰＣＩｅに限られず、ＵＳＢ、イーサネット（登録商標）、シリアルＡＴＡ、ＨＤＭＩ（登録商標）、ＩＥＥＥ１３９４（登録商標）、ＤｉｓｐｌａｙＰｏｒｔ（登録商標）、ＲＳ２３２Ｃ、ＧＰＩＯ（General  Purpose  Input/Output）等を採用しても構わない。また、インターフェースＩＦ２についても同様に、ＳＰＩに限られず、その他の通信インターフェースを採用しても構わない。
【００５８】
上述した実施の形態では、メインＣＰＵ６２１の通信規格としてＰＣＩｅを採用し、光源制御ＣＰＵ６５１の通信規格としてＳＰＩ規格を採用し、カメラヘッドＣＰＵ２４２の通信規格としてＵＡＲＴ規格を採用していたが、これに限られず、その他の通信規格を採用しても構わない。
【符号の説明】
【００５９】
１  医療用観察システム
２  内視鏡
３  第１伝送ケーブル
４  表示装置
５  第２伝送ケーブル
６  信号処理装置
７  第３伝送ケーブル
２１  挿入部
２２  光源装置
２３  ライトガイド
２４  カメラヘッド
６１  インターフェースモジュール
６２  制御モジュール
６３  画像処理モジュール
６４  記憶モジュール
６５  光源制御モジュール
２４１  撮像部
２４２  カメラヘッドＣＰＵ
６１０  ＦＰＧＡ
６１１〜６１３  ＣＰＵＩ／Ｆ
６１４  記憶制御部
６１５，６１７  第１記憶部
６１６，６１８  第２記憶部
６１５Ｒ〜６１８Ｒ，６１５Ｗ〜６１８Ｗ  Ｂｕｆ
６２１  メインＣＰＵ
６５１  光源制御ＣＰＵ
Ｂｕ  バス
ＩＦ，ＩＦ１，ＩＦ２  インターフェース
ＳＴ  基準信号
Ｔ０  基準タイミング
Ｔ１〜Ｔ５  第１〜第５タイミング
ＴＳ１〜ＴＳ５  第１〜第５タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2016174902.tif 000009
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