(57)【要約】  トレンチ１２２内にゲート絶縁膜１２４を介して配設されたゲート電極１２６と、ゲート電極１２６とトレンチ１２２の底との間に位置するシールド電極１３０と、ゲート電極１２６とシールド電極１３０との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からシールド電極１３０を離隔させる電気的絶縁領域１２８と、ｎ＋型ソース領域１１８に電気的に接続されるとともに平面的に見てトレンチ１２２の両端部においてシールド電極１３０に電気的に接続されたソース電極１３４とを備え、シールド電極１３０は、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有する半導体装置１００。リンギング及びサージ電圧の抑制、誤動作の抑制、スイッチング損失の増加防止、並びに、外部からのサージ電圧による悪影響の軽減が可能となる。
2017122318.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、
前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、
前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、
前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、
前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、
前記半導体基体の上方に形成され、前記ソース領域に電気的に接続されるとともに平面的に見て前記トレンチの両端部のうち少なくとも一方において前記シールド電極に電気的に接続されたソース電極と、
前記ドレイン領域に隣接して形成されたドレイン電極とを備える半導体装置であって、
前記シールド電極は、平面的に見て前記トレンチの両端部のうち前記ソース電極に電気的に接続された端部に位置する高抵抗領域、及び、前記ソース電極から見て前記高抵抗領域よりも先の位置に位置する低抵抗領域を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はそれぞれ異なる材料からなり、前記低抵抗領域を構成する材料の電気抵抗率は前記高抵抗領域を構成する材料の電気抵抗率よりも低いことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はそれぞれ同一の材料からなり、前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の断面積よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域は、ともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域は、前記高抵抗領域より高濃度の不純物を含有するとともに前記トレンチの長手方向に沿って延在する高濃度不純物領域を含むことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はともに、不純物を含有する同一の半導体材料からなり、かつ、前記トレンチの長手方向に沿って延在する高濃度不純物領域を含み、
前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の前記高濃度不純物領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の前記高濃度不純物領域の断面積よりも小さいことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てチップの辺に隣接して延在する前記シールド電極は、すべて前記高抵抗領域からなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てゲートパッドの辺に隣接して延在する前記シールド電極は、平面的に見て前記ゲートパッドの辺に隣接して延在する部分が前記高抵抗領域からなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれかに記載の半導体装置において、
前記シールド電極の両端部のうち前記ソース電極に接続された端部には、前記シールド電極と前記ソース電極とを電気的に接続するためのコンタクト構造が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記コンタクト構造は、前記高抵抗領域よりも抵抗の低い第２低抵抗領域に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体装置において、
前記ソース電極は、平面的に見て前記トレンチの両端部において前記シールド電極に電気的に接続され、
前記高抵抗領域は、平面的に見て前記トレンチの両端部に位置し、前記低抵抗領域は、前記高抵抗記領域に挟まれた位置に位置することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来より、いわゆるシールドゲート構造を有する半導体装置が知られている（例えば、特許文献１参照。）。従来の半導体装置９００は、図２３（ａ）に示すように、ｎ＋型ドレイン領域９１２、ｎ−型ドリフト領域９１４、ｐ型ベース領域９１６及びｎ＋型ソース領域９１８を含む半導体基体９１０と、半導体基体９１０内に形成され、ｎ−型ドリフト領域９１４に隣接した底、及び、ｐ型ベース領域９１６及びｎ−型ドリフト領域９１４に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチ９２２と、トレンチ９２２内に配設され、かつ、側壁の部分でゲート絶縁膜９２４を介してｐ型ベース領域９１６と対向するゲート電極９２６と、トレンチ９２２内に配設され、かつ、ゲート電極９２６とトレンチ９２２の底との間に位置するシールド電極９３０と、ゲート電極９２６とシールド電極９３０との間に拡がり、さらに、トレンチ９２２の側壁及び底に沿って拡がって側壁及び底からシールド電極９３０を離隔させる、トレンチ９２２内における電気的絶縁領域９２８と、半導体基体９１０の上方に形成され、ｎ＋型ソース領域９１８とシールド電極９３０とに電気的に接続されたソース電極９３４と、ｎ＋型ドレイン領域９１２に隣接して形成されたドレイン電極９３６とを備える。【０００３】
従来の半導体装置９００によれば、トレンチ９２２内に配設され、かつ、ゲート電極９２６とトレンチ９２２の底との間に位置するシールド電極９３０を備えることから、ゲート電極９２６からトレンチ９２２の底までの距離が長くなるため、ゲート・ドレイン間容量ＣＧＤ（図２３（ｂ）参照。）が低減し、その結果、ゲート充電電流量及びゲート放電電流量が低減し、スイッチング速度を速くできる。また、電界集中が起こり易いトレンチ９２２の角部からゲート電極９２６までの距離を長くでき、さらには、電気的絶縁領域９２８で電界を緩和することができる結果、耐圧を高くできる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７９０９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者の研究により、従来の半導体装置９００においては、スイッチオフ時にリンギングが発生したり高いサージ電圧が発生したりする場合があることが分かった。そこで、本発明者は、シールド電極として高抵抗のシールド電極（例えば、ソース電極やゲート電極よりも高抵抗のシールド電極）を用いることを考えた（図３及び図４（ａ）参照。）。このようにすれば、シールド電極の高い内部抵抗により、スイッチオフ時にドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することが可能となる（図４（ｂ）参照）。【０００６】
しかしながら、上記したようにシールド電極として高抵抗のシールド電極を用いると、スイッチング期間の後半において、シールド電極の配線に沿って電位差が生じるために、ゲート・ソース間の容量ＣＧＳを介してゲート電圧ＶＧＳが立ち上がってしまい、誤動作（セルフ・ターンオン）が発生し易くなるという問題（図４（ｂ）符号Ａ参照。）が発生する。また、スイッチング速度が遅くなることで（図４（ｂ）参照。）、スイッチング損失が増加するという問題が発生する。【０００７】
一方、シールド電極として低抵抗のシールド電極を用いた場合には（図５及び図６（ａ）参照。）、スイッチオフ時にドレイン電極の電位変化を緩やかにすることができないことから、リンギングを抑制するとともにサージ電圧を低減することが可能となるという効果が得られなくなる（図６（ｂ）参照。）。【０００８】
そこで、本発明は、これらの問題を解決するためになされたもので、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することが可能で、かつ、スイッチオフ時にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制することが可能で、かつ、スイッチング損失が増加するという問題を軽減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
［１］本発明の半導体装置は、第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、前記半導体基体の上方に形成され、前記ソース領域に電気的に接続されるとともに平面的に見て前記トレンチの両端部のうち少なくとも一方において前記シールド電極に電気的に接続されたソース電極と、前記ドレイン領域に隣接して形成されたドレイン電極とを備える半導体装置であって、前記シールド電極は、平面的に見て前記トレンチの両端部のうち前記ソース電極に電気的に接続された端部に位置する高抵抗領域、及び、前記ソース電極から見て前記高抵抗領域よりも先の位置に位置する低抵抗領域を有することを特徴とする。【００１０】
なお、上記した高抵抗領域を、平面的に見て前記トレンチの両端部に位置し、第１の抵抗を有する第１領域と言い、上記した低抵抗領域を、前記第１領域に挟まれた位置に位置し、前記第１の抵抗よりも低い第２の抵抗を有する第２領域と言うこともできる。【００１１】
[２］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高いことが好ましい。【００１２】
[３］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はそれぞれ異なる材料からなり、前記低抵抗領域を構成する材料の電気抵抗率は前記高抵抗領域を構成する材料の電気抵抗率よりも低いことが好ましい。【００１３】
[４］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はそれぞれ同一の材料からなり、前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の断面積よりも小さいことが好ましい。【００１４】
[５］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域は、ともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域は、前記高抵抗領域より高濃度の不純物を含有するとともに前記トレンチの長手方向に沿って延在する高濃度不純物領域を含むことが好ましい。【００１５】
[６］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はともに、不純物を含有する同一の半導体材料からなり、かつ、前記トレンチの長手方向に沿って延在する高濃度不純物領域を含み、前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の前記高濃度不純物領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の前記高濃度不純物領域の断面積よりも小さいことが好ましい。【００１６】
[７］本発明の半導体装置においては、前記シールド電極のうち、平面的に見てチップの辺に隣接して延在する前記シールド電極は、すべて前記高抵抗領域からなることが好ましい。【００１７】
[８］本発明の半導体装置においては、前記シールド電極のうち、平面的に見てゲートパッドの辺に隣接して延在する前記シールド電極は、平面的に見て前記ゲートパッドの辺に隣接して延在する部分が前記高抵抗領域からなることが好ましい。【００１８】
［９］本発明の半導体装置においては、前記シールド電極の両端部のうち前記ソース電極に接続された端部には、前記シールド電極と前記ソース電極とを電気的に接続するためのコンタクト構造が形成されていることが好ましい。【００１９】
［１０］本発明の半導体装置においては、前記コンタクト構造は、前記高抵抗領域よりも抵抗の低い第２低抵抗領域に形成されていることが好ましい。【００２０】
［１１］本発明の半導体装置においては、前記ソース電極は、平面的に見て前記トレンチの両端部において前記シールド電極に電気的に接続され、前記高抵抗領域は、平面的に見て前記トレンチの両端部に位置し、前記低抵抗領域は、前記高抵抗記領域に挟まれた位置に位置することが好ましい。
【発明の効果】
【００２１】
本発明の半導体装置によれば、シールド電極として、トレンチの両端部のうちソース電極に電気的に接続された端部に位置する高抵抗領域、及び、ソース電極から見て高抵抗領域よりも先の位置に位置する低抵抗領域を有するシールド電極を備えることから（図１、図２（ａ）及び図２（ｂ）参照。）、高抵抗領域の存在によりドレイン・ソース間の抵抗を高くすることができる。このため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制（及びサージ電圧を低減）して誤動作の発生を抑制することができる（図２（ｃ）参照。）。【００２２】
また、低抵抗領域の存在により、シールド電極の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にＶＧＳが立ち上がって誤動作につながることを抑制できる（図２（ｃ）符号Ａ参照。）また、低抵抗領域の存在により、スイッチング速度を高くすることができ（図２（ｃ）参照。）、もって、スイッチング損失の増加を防止することができる。【００２３】
さらにまた、トレンチの両端部のうちソース電極に電気的に接続された端部に位置する高抵抗領域の存在により、シールド電極に生じる電位が高くなり、Ｃｄｓを介してドリフト領域の空乏層伸長が抑制される。このとき、ＭＯＳＦＥＴのスイッチング動作はトレンチの両端部のうちソース電極に電気的に接続された端部から徐々に中央に移るため、トレンチの両端部のうちソース電極に電気的に接続された端部における空乏層伸長が抑制される結果、外部からのサージ電圧による悪影響を軽減できる。
【図面の簡単な説明】
【００２４】
【図１】実施形態１に係る半導体装置１００を説明するために示す平面図である。
【図２】実施形態１に係る半導体装置１００を説明するために示す図である。図２（ａ）は半導体装置１００の要部（高抵抗領域１３０ａを含む領域）断面図であり、図２（ｂ）は半導体装置１００の要部（低抵抗領域１３０ｂを含む領域）断面図であり、図２（ｃ）は半導体装置１００のスイッチオフ時の応答波形を示す図である。
【図３】比較例１に係る半導体装置１００ａを説明するために示す平面図である。
【図４】比較例１に係る半導体装置１００ａを説明するために示す図である。図４（ａ）は半導体装置１００ａの要部断面図であり、図４（ｂ）は半導体装置１００ａのスイッチオフ時の応答波形を示す図である。
【図５】比較例２に係る半導体装置１００ｂを説明するために示す平面図である。
【図６】比較例２に係る半導体装置１００ｂを説明するために示す図である。図６（ａ）は半導体装置１００ｂの要部断面図であり、図６（ｂ）は半導体装置１００ｂのスイッチオフ時の応答波形を示す図である。
【図７】実施形態１に係る半導体装置１００の作用・効果を説明するために示す図である。図７（ａ）は半導体装置１００の要部（高抵抗領域１３０ａを含む領域）断面図に寄生抵抗及び寄生容量を追記した図であり、図７（ｂ）は半導体装置１００の要部（低抵抗領域１３０ｂを含む領域）断面図に寄生抵抗及び寄生容量を追記した図であり、図７（ｃ）は半導体装置１００の等価回路図である。
【図８】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図８（ａ）〜図８（ｄ）は各工程図である。
【図９】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図９（ａ）〜図９（ｄ）は各工程図である。
【図１０】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図１０（ａ）〜図１０（ｄ）は各工程図である。
【図１１】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図１１（ａ）〜図１１（ｄ）は各工程図である。なお、図８〜図１１並びに後述する図１５、図１８及び図１９において、左側列の図面は半導体装置の要部（高抵抗領域１３０ａを含む領域）断面から見た工程図であり、右側列の図面は半導体装置の要部（低抵抗領域１３０ｂを含む領域）断面から見た工程図である。
【図１２】実施形態２に係る半導体装置の要部断面図である。図１２（ａ）は半導体装置の要部（高抵抗領域１３０ａを含む領域）断面図であり、図１２（ｂ）は半導体装置の要部（低抵抗領域１３０ｂを含む領域）断面図である。
【図１３】実施形態３に係る半導体装置１０２の要部断面図である。図１３（ａ）は半導体装置１０２の要部（高抵抗領域１３０ａを含む領域）断面図であり、図１３（ｂ）は半導体装置１０２の要部（低抵抗領域１３０ｂを含む領域）断面図である。
【図１４】実施形態３に係る半導体装置１０２を説明するために示す平面図である。
【図１５】実施形態３に係る半導体装置１０２を製造する方法を説明するために示す図である。図１５（ａ）〜図１５（ｄ）は各工程図である。なお、図１５においては、図８〜図１１に示す工程と同様の工程については図示を省略する。
【図１６】実施形態４に係る半導体装置の要部断面図である。図１６（ａ）は半導体装置の要部（高抵抗領域１３０ａを含む領域）断面図であり、図１６（ｂ）は半導体装置の要部（低抵抗領域１３０ｂを含む領域）断面図である。
【図１７】実施形態５に係る半導体装置の要部断面図である。図１７（ａ）は半導体装置の要部（高抵抗領域１３０ａを含む領域）断面図であり、図１７（ｂ）は半導体装置の要部（低抵抗領域１３０ｂを含む領域）断面図である。
【図１８】実施形態４に係る半導体装置を製造する方法を説明するために示す図である。図１８（ａ）〜図１８（ｄ）は各工程図である。なお、図１８においては、図８〜図１１に示す工程と同様の工程については図示を省略する。
【図１９】実施形態５に係る半導体装置を製造する方法を説明するために示す図である。図１９（ａ）〜図１９（ｄ）は各工程図である。なお、図１９においては、図８〜図１１に示す工程と同様の工程については図示を省略する。
【図２０】シールド電極の端部を説明するために示す平面図である。図２０（ａ）は実施形態１に係る半導体装置１００におけるシールド電極１３０の端部を示す平面図であり、図２０（ｂ）は実施形態２に係る半導体装置におけるシールド電極１３０の端部を示す平面図であり、図２０（ｃ）は実施形態３に係る半導体装置１０２におけるシールド電極１３０の端部を示す平面図であり、図２０（ｄ）は実施形態４に係る半導体装置におけるシールド電極１３０の端部を示す平面図であり、図２０（ｅ）は実施形態５に係る半導体装置１００におけるシールド電極１３０の端部を示す平面図である。また、図２０（ｆ）は実施形態１に係る半導体装置１００の変形例におけるシールド電極１３０の端部を示す平面図であり、図２０（ｇ）は実施形態２に係る半導体装置の変形例におけるシールド電極１３０の端部を示す平面図であり、図２０（ｈ）は実施形態３に係る半導体装置１０２の変形例におけるシールド電極１３０の端部を示す平面図であり、図２０（ｉ）は実施形態４に係る半導体装置の変形例におけるシールド電極１３０の端部を示す平面図であり、図２０（ｊ）は実施形態５に係る半導体装置１００の変形例におけるシールド電極１３０の端部を示す平面図である。
【図２１】実施形態６に係る半導体装置１０５を説明するために示す平面図である。
【図２２】実施形態７に係る半導体装置１０６を説明するために示す平面図である。
【図２３】従来の半導体装置９００を説明するために示す図である。図２３（ａ）は半導体装置９００の断面図に寄生抵抗及び寄生容量を追記した図であり、図２３（ｂ）は半導体装置９００の等価回路図である。
【発明を実施するための形態】
【００２５】
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
【００２６】
［実施形態１］
１．半導体装置
実施形態１に係る半導体装置１００は、図１、図２（ａ）及び図２（ｂ）に示すように、ｎ＋型ドレイン領域（第１導電型のドレイン領域）１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域（第１導電型のドリフト領域）１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域（第２導電型のベース領域）１１６、及び、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域（第１導電型のソース領域）１１８を含む半導体基体１１０と、半導体基体１１０内に形成され、ｎ−型ドリフト領域１１４に隣接した底、及び、ｐ型ベース領域１１６及びｎ−型ドリフト領域１１４に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチ１２２と、トレンチ１２２内に配設され、かつ、側壁の部分でゲート絶縁膜１２４を介してｐ型ベース領域１１６と対向するゲート電極１２６と、トレンチ１２２内に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置するシールド電極１３０と、ゲート電極１２６とシールド電極１３０との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からシールド電極１３０を離隔させる、トレンチ１２２内における電気的絶縁領域１２８と、半導体基体１１０の上方に形成され、ｎ＋型ソース領域１１８に電気的に接続されるとともに平面的に見てトレンチ１２２の両端部においてシールド電極１３０に電気的に接続されたソース電極１３４と、ｎ＋型ドレイン領域１１２に隣接して形成されたドレイン電極１３６とを備える。なお、図２（ａ）及び図２（ｂ）中、符号１３２は層間絶縁膜１３２を示す。
実施形態１に係る半導体装置１００は、パワーＭＯＳＦＥＴである。
【００２７】
そして、実施形態１に係る半導体装置１００においては、シールド電極１３０は、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有する。高抵抗領域１３０ａ及び低抵抗領域１３０ｂはともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度は高抵抗領域１３０ａの不純物濃度よりも高い。
【００２８】
なお、実施形態１に係る半導体装置１００においては、シールド電極１３０のうち、平面的に見てチップの辺に隣接して延在するシールド電極は、すべて高抵抗領域１３０ａからなる。また、シールド電極１３０のうち、平面的に見てゲートパッド１３８の辺に隣接して延在するシールド電極は、平面的に見てゲートパッド１３８の辺に隣接して延在する部分が高抵抗領域１３０ａからなる。
【００２９】
ｎ＋型ドレイン領域１１２の厚さは５０μｍ〜５００μｍ（例えば３５０μｍ）であり、ｎ＋型ドレイン領域１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）である。ｎ−型ドリフト領域１１４の厚さは１０μｍ〜５０μｍ（例えば１５μｍ）であり、ｎ−型ドリフト領域１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３（例えば１×１０１５ｃｍ−３）である。ｐ型ベース領域１１６の厚さは２μｍ〜１０μｍ（例えば５μｍ）であり、ｐ型ベース領域１１６の不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３（例えば１×１０１７ｃｍ−３）である。
【００３０】
トレンチ１２２の深さは４μｍ〜２０μｍ（例えば１２μｍ）であり、トレンチ１２２のピッチは３μｍ〜１５μｍ（例えば１０μｍ）である。
ゲート絶縁膜１２４は例えば熱酸化法により形成された二酸化珪素膜からなり、ゲート絶縁膜１２４の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。
ゲート電極１２６は例えばＣＶＤ法により形成された低抵抗のポリシリコンからなり、ゲート電極１２６の厚さは２μｍ〜１０μｍ（例えば５μｍ）である。
【００３１】
シールド電極１３０は、上記したように、トレンチ１２２内に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置する。高抵抗領域１３０ａは例えばＣＶＤ法により形成された高抵抗のポリシリコンからなり、高抵抗領域１３０ａの厚さは１μｍ〜４μｍ（例えば３μｍ）である。低抵抗領域１３０ｂは例えばＣＶＤ法により形成された低抵抗のポリシリコンからなり、低抵抗領域１３０ｂの厚さは１μｍ〜４μｍ（例えば３μｍ）である。
【００３２】
シールド電極１３０とゲート電極１２６との間隔は１μｍ〜３μｍ（例えば２μｍ）であり、シールド電極１３０とトレンチ１２２の底との間隔は１μｍ〜３μｍ（例えば２μｍ）であり、シールド電極１３０とトレンチ１２２の側壁との間隔は１μｍ〜３μｍ（例えば２μｍ）である。
【００３３】
ｎ＋型ソース領域１１８の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ｎ＋型ソース領域１１８の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
ｐ＋型コンタクト領域１２０の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ｐ＋型コンタクト領域１２０の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
層間絶縁膜１３２は例えばＣＶＤ法により形成された二酸化珪素膜からなり、層間絶縁膜１３２の厚さは０．５μｍ〜３μｍ（例えば１μｍ）である。
【００３４】
ソース電極１３４は例えばＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、ソース電極１３４の厚さは１μｍ〜１０μｍ（例えば３μｍ）である。
ドレイン電極１３６はＴｉ、Ｎｉ及びＡｕがこの順序で積層された積層膜からなり、ドレイン電極１３６の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）である。
【００３５】
実施形態１に係る半導体装置１００において、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの電気抵抗率や不純物濃度などは特に限定されるものでないが、高抵抗領域１３０ａの電気抵抗率が低抵抗領域１３０ｂの電気抵抗率の１０倍以上であることが好ましく、１００倍以上であることがより一層好ましい。トレンチ１２２の長手方向に沿った高抵抗領域１３０ａ及び低抵抗領域１３０ｂの長さ（片側長さ）も特に限定されるものでないが、高抵抗領域１３０ａの長さが低抵抗領域１３０ｂの長さの０．２倍以下であることが好ましく、０．１倍以下であることがより一層好ましい。
【００３６】
２．半導体装置の効果
実施形態１に係る半導体装置１００によれば、シールド電極１３０として、トレンチの両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図１、図２（ａ）及び図２（ｂ）参照。）、高抵抗領域１３０ａにおける抵抗Ｒａ（図７参照。）の抵抗値が低抵抗領域１３０ｂにおける抵抗Ｒｂ（図７参照。）の抵抗値よりも高くなり、高抵抗領域１３０ａの存在によりドレイン・ソース間の抵抗を高くすることができる。このため、スイッチオフ時のドレイン電極１３６の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制（及びサージ電圧を低減）して誤動作の発生を抑制することができる（図２（ｃ）参照。）。
【００３７】
また、低抵抗領域１３０ｂにおける抵抗Ｒｂ（図７参照。）の抵抗値が高抵抗領域１３０ａにおける抵抗Ｒａ（図７参照。）の抵抗値よりも低くなり、低抵抗領域１３０ｂの存在により、シールド電極１３０の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる（図２（ｃ）符号Ａ参照。）また、低抵抗領域１３０ｂの存在により、スイッチング速度を高くすることができ（図２（ｃ）参照。）、もって、スイッチング損失の増加を防止することができる。
【００３８】
さらにまた、トレンチ１２２両端部に位置する高抵抗領域１３０ａの存在により、シールド電極１３０に生じる電位が高くなり、Ｃｄｓを介してｎ−型ドリフト領域１１４の空乏層伸長が抑制される。このとき、ＭＯＳＦＥＴのスイッッチング動作はトレンチ１２２両端部から徐々に中央に移るため、トレンチ１２２両端部における空乏層伸長が抑制される結果、外部からのサージ電圧による悪影響を軽減できる。
【００３９】
また、実施形態１に係る半導体装置１００によれば、シールド電極１３０のうち、平面的に見てチップの辺に隣接して延在するシールド電極１３０は、すべて高抵抗領域１３０ａからなることから、当該シールド電極においては、シールド電極１３０に生じる電位がより一層高くなり、Ｃｄｓを介してｎ−型ドリフト領域１１４の空乏層伸長がより一層抑制される。このため、チップ外部からのサージ電圧による悪影響の軽減が可能となる。
【００４０】
また、実施形態１に係る半導体装置１００によれば、シールド電極１３０のうち、平面的に見てゲートパッド１３８の辺に隣接して延在するシールド電極１３０は、平面的に見てゲートパッド１３８の辺に隣接して延在する部分が高抵抗領域１３０ａからなることから、当該シールド電極においては、シールド電極１３０に生じる電位がより一層高くなり、Ｃｄｓを介してｎ−型ドリフト領域１１４の空乏層伸長がより一層抑制される。このため、ゲートパッド１３８からのサージ電圧による悪影響の軽減が可能となる。
【００４１】
また、実施形態１に係る半導体装置１００によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度が高抵抗領域１３０ａの不純物濃度よりも高いシールド電極を備えることから、不純物のドープ量を適宜の値に設定することにより、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの電気抵抗率を比較的容易に所望の値に設定することができる。
【００４２】
３．半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。  
【００４３】
（１）半導体基体準備工程
図８（ａ）〜図８（ｃ）に示すように、ｎ＋型ドレイン領域１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域１１６、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域１１８及びｐ＋型コンタクト領域１２０を含む半導体基体１１０を準備する。
【００４４】
（２）トレンチ形成工程
その後、図８（ｄ）に示すように、半導体基体１１０の表面にマスクＭ３を形成し、当該マスクＭ３をマスクとしてｐ型ベース領域１１６の表面からｎ−型ドリフト領域１１４に達するようにトレンチ１２２を形成する。トレンチ１２２の深さは例えば１２μｍとする。
【００４５】
（３）第１の電気的絶縁領域形成工程
その後、図９（ａ）に示すように、熱酸化法により、トレンチ１２２の内面及び半導体基体１１０の表面にシリコン酸化膜１２８’を形成し、これを電気的絶縁領域１２８の底部及び側壁部とする。なお、第１の電気的絶縁領域形成工程においては、ＣＶＤ法により底の部分のシリコン酸化膜１２８’を厚く形成し、その後、熱酸化法により側壁の部分のシリコン酸化膜１２８’を形成することとしてもよい。
【００４６】
（４）シールド電極形成工程
その後、図９（ｂ）に示すように、ＣＶＤ法により、トレンチ１２２の内部及び半導体基体１１０の表面に高抵抗ポリシリコン膜１３０ａ’を形成し、その後、図９（ｃ）に示すように、低抵抗領域１３０ｂを形成する領域のみにおいて高抵抗ポリシリコン膜１３０ａ’のエッチングを行い、高抵抗ポリシリコン膜１３０ａ’を除去する。これにより、トレンチ１２２内部の高抵抗領域１３０ａを形成する領域のみに高抵抗ポリシリコン膜１３０ａ’が形成される。
その後、図９（ｄ）に示すように、ＣＶＤ法により、低抵抗領域１３０ｂを形成する領域のみにおいてトレンチ１２２の内部及び半導体基体１１０の表面に低抵抗ポリシリコン膜１３０ｂ’を形成する。
【００４７】
その後、高抵抗ポリシリコン膜１３０ａ’及び低抵抗ポリシリコン膜１３０ｂ’のエッチバックを行い、所定厚さの高抵抗ポリシリコン膜１３０ａ’及び低抵抗ポリシリコン膜１３０ｂ’を残した状態で高抵抗ポリシリコン膜１３０ａ’及び低抵抗ポリシリコン膜１３０ｂ’を除去する。
これにより、トレンチ１２２内部に高抵抗領域１３０ａ及び低抵抗領域１３０ｂが形成され、全体として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂを有するシールド電極１３０が形成される（図１０（ａ）参照）。なお、シールド電極１３０は、当該シールド電極１３０の一部又は全部が、ｐ型ベース領域１１６の底部よりも深い位置に位置するよう形成される。
【００４８】
（５）第２の電気的絶縁領域形成工程
その後、ＣＶＤ法により、トレンチ１２２内部の高抵抗領域１３０ａ及び低抵抗領域１３０ｂ上に所定厚さのシリコン酸化膜を形成し、これを電気的絶縁領域１２８の頂部とする（図１０（ｂ）参照。）。
【００４９】
（６）ゲート絶縁膜形成工程
その後、図１０（ｃ）に示すように、ウェットエッチングにより、ゲート絶縁膜１２４を形成する部位に形成されているシリコン酸化膜１２８’を除去する。その後、図１０（ｄ）に示すように、熱酸化法により、トレンチ１２２の内面におけるゲート絶縁膜１２４を形成する部位及び半導体基体１１０の表面にシリコン酸化膜１２４’を形成し、これを最終的なゲート絶縁膜１２４とする。
【００５０】
（７）ゲート電極形成工程
その後、図１１（ａ）に示すように、半導体基体１１０の表面側から、トレンチ１２２を埋めるように低抵抗ポリシリコン膜１２６’を形成する。その後、図１１（ｂ）に示すように、低抵抗ポリシリコン膜１２６’のエッチバックを行い、トレンチ１２２の内部にのみ低抵抗ポリシリコン膜１２６’を残した状態で上方の低抵抗ポリシリコン膜１２６’を除去する。これにより、トレンチ１２２の内周面に最終的なゲート電極１２６が形成される。
【００５１】
（８）層間絶縁膜形成工程
その後、半導体基体１１０の表面におけるシリコン酸化膜１２４’を除去し、その後、半導体基体１１０の表面側から気相法によりＰＳＧ膜を形成し、さらにその後、ゲート電極１２６の上部所定部分を残してシリコンの熱酸化膜及びＰＳＧ膜をエッチングにより除去する。これにより、図１１（ｃ）に示すように、ゲート電極１２６の上部に層間絶縁膜１３２が形成される。
【００５２】
（９）ソース電極及びドレイン電極形成工程
その後、図１１（ｄ）に示すように、半導体基体１１０及び層間絶縁膜１３２を覆うようにソース電極１３４を形成し、ｎ＋型ドレイン領域１１２の表面にドレイン電極１３６を形成する。
【００５３】
以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
【００５４】
［実施形態２］
実施形態２に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図１２に示すように、実施形態２に係る半導体装置が、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂはそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率が高抵抗領域１３０ａを構成する材料の電気抵抗率よりも低いシールド電極１３０を備える。
【００５５】
高抵抗領域１３０ａを構成する材料としては、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用いることができる。また、低抵抗領域１３０ｂとしては、高融点金属（例えば、Ｗ、Ｍｏ、Ｔａ、Ｎｂなど。）やその他の金属（例えば、Ｃｕなど。）を用いることができる。
【００５６】
このように、実施形態２に係る半導体装置は、シールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極１３０として、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有するシールド電極を備えることから、実施形態１に係る半導体装置１００の場合と同様に、リンギング及びサージ電圧の抑制、誤動作の抑制、スイッチング損失の増加防止、並びに、外部からのサージ電圧による悪影響の軽減が可能となる。
【００５７】
また、実施形態２に係る半導体装置によれば、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの材料を適宜選択することにより、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの電気抵抗率を幅広い範囲から選択することができる。
【００５８】
［実施形態３］
実施形態３に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図１３及び図１４に示すように、実施形態３に係る半導体装置１０２は、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがそれぞれ同一の材料からなり、トレンチ１２２の長手方向に直交する平面で切断したときの高抵抗領域１３０ａの断面積が、トレンチ１２２の長手方向に直交する平面で切断したときの低抵抗領域１３０ｂの断面積よりも小さいシールド電極１３０を備える。
【００５９】
このように、実施形態３に係る半導体装置１０２は、シールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極１３０として、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有するシールド電極を備えることから、実施形態１に係る半導体装置１００の場合と同様に、リンギング及びサージ電圧の抑制、誤動作の抑制、スイッチング損失の増加防止、並びに、外部からのサージ電圧による悪影響の軽減が可能となる。
【００６０】
実施形態３に係る半導体装置１０２は、図１５に示すように、トレンチ１２２の内部に形成する電気的絶縁領域１２８の側壁部の厚さを高抵抗領域１３０ａを形成する領域と低抵抗領域１３０ｂを形成する領域とで変えること（図１５（ａ）及び図１５（ｂ）参照。）、及び、不純物濃度を変えずに高抵抗領域１３０ａ及び低抵抗領域１３０ｂを形成すること（図１５（ｃ）及び図１５（ｄ）参照。）を除いて、実施形態１に係る半導体装置の製造方法と同様の方法で製造することができる。
【００６１】
［実施形態４］
実施形態４に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図１６に示すように、実施形態４に係る半導体装置は、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂが、高抵抗領域１３０ａより高濃度の不純物を含有するとともにトレンチ１２２の長手方向に沿って延在する高濃度不純物領域１３０ｄを含むシールド電極を備える。なお、高抵抗領域１３０ａ及び低抵抗領域１３０ｂは、図１８（特に図１８（ｃ））に示すように、イオン注入法を実施する際にポリシリコン層１３０ｃにおける低抵抗領域１３０ｂを形成する領域のみに高濃度不純物領域１３０ｄを形成することにより形成することができる。
【００６２】
このように、実施形態４に係る半導体装置は、シールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極１３０として、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有するシールド電極を備えることから、実施形態１に係る半導体装置１００の場合と同様に、リンギング及びサージ電圧の抑制、誤動作の抑制、スイッチング損失の増加防止、並びに、外部からのサージ電圧による悪影響の軽減が可能となる。
【００６３】
実施形態４に係る半導体装置は、高抵抗領域１３０ａ及び低抵抗領域１３０ｂを形成する工程（図１９参照。）を除いて、実施形態１に係る半導体装置の製造方法と同様の方法で製造することができる。
【００６４】
［実施形態５］
実施形態５に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図１７に示すように、実施形態５に係る半導体装置は、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがともに、不純物を含有する同一の半導体材料からなり、かつ、トレンチ１２２の長手方向に沿って延在する高濃度不純物領域１３０ｄを含み、トレンチ１２２の長手方向に直交する平面で切断したときの高抵抗領域１３０ａの高濃度不純物領域１３０ｄの断面積が、トレンチ１２２の長手方向に直交する平面で切断したときの低抵抗領域１３０ｂの高濃度不純物領域１３０ｄの断面積よりも小さいシールド電極を備える。なお、高抵抗領域１３０ａ及び低抵抗領域１３０ｂは、図１９（特に図１９（ｃ））に示すように、イオン注入法を実施する際に高抵抗領域１３０ａと低抵抗領域１３０ｂとの間でポリシリコン層１３０ｃにイオン注入する面積を変えて高濃度不純物領域１３０ｄの断面積を変えることにより形成することができる。
【００６５】
このように、実施形態５に係る半導体装置は、シールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極１３０として、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有するシールド電極を備えることから、実施形態１に係る半導体装置１００の場合と同様に、リンギング及びサージ電圧の抑制、誤動作の抑制、スイッチング損失の増加防止、並びに、外部からのサージ電圧による悪影響の軽減が可能となる。
【００６６】
実施形態５に係る半導体装置は、高抵抗領域１３０ａ及び低抵抗領域１３０ｂを形成する工程（図１９参照。）を除いて、実施形態１に係る半導体装置の製造方法と同様の方法で製造することができる。
【００６７】
［実施形態１〜５におけるコンタクト構造］
実施形態１〜５係る本発明の半導体装置においては、図２０（ａ）〜図２０（ｅ）に示すように、シールド電極１３０の両端部には、シールド電極１３０とソース電極１３４とを電気的に接続するためのコンタクト構造１４０が形成されていてもよい。この場合、図２０（ｆ）〜図２０（ｊ）に示すように、当該コンタクト構造１４０は、高抵抗領域１３０ａよりも抵抗の低い第２低抵抗領域１３０ｅに形成されていてもよい。この場合、低抵抗領域１３０ｂと第２低抵抗領域１３０ｅとに挟まれた領域に高抵抗領域１３０ａが位置することとなる。
【００６８】
［実施形態６］
実施形態６に係る半導体装置１０５は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、平面的に見てチップの辺に隣接して延在するシールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図２１に示すように、実施形態６に係る半導体装置１０５においては、平面的に見てチップの辺に隣接して延在するシールド電極１３０も、そのほかの位置にあるシールド電極１３０と同様に、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有する。なお、実施形態６に係る半導体装置１０５においては、平面的に見てゲートパッド１３８の辺に隣接して延在するシールド電極１３０も、そのほかの位置にあるシールド電極１３０と同様に、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有する。
【００６９】
このように、実施形態６に係る半導体装置１０５は、平面的に見てチップの辺に隣接して延在するシールド電極１３０の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極１３０として、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有するシールド電極を備えることから、実施形態１に係る半導体装置１００の場合と同様に、リンギング及びサージ電圧の抑制、誤動作の抑制、並びに、スイッチング損失の増加防止が可能となる。
【００７０】
［実施形態７］
実施形態７に係る半導体装置１０６は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ゲートパッド１３８とゲート電極１２６とを連結するためのゲートフィンガーの構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態１に係る半導体装置１００においては、図示しないが、ゲートフィンガーとして、ゲートパッド１３８からチップ外周部に沿って延在したゲートフィンガー１４２を備えるのに対して、実施形態７に係る半導体装置１０６においては、図２２に示すように、ゲートフィンガーとして、ゲートパッド１３８からチップ外周部に沿って延在したゲートフィンガー１４２に加えて、ゲートパッド１３８からチップ中央部を貫通するように延在した第２ゲートフィンガー１４４を備える。また、これにともない、トレンチ１２２が第２ゲートフィンガー１４４により分断されている。
【００７１】
このように、実施形態７に係る半導体装置１０６は、ゲートフィンガーの構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極１３０として、平面的に見てトレンチ１２２の両端部に位置する高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に位置する低抵抗領域１３０ｂを有するシールド電極を備えることから、実施形態１に係る半導体装置１００の場合と同様に、リンギング及びサージ電圧の抑制、誤動作の抑制、スイッチング損失の増加防止、並びに、外部からのサージ電圧による悪影響の軽減が可能となる。
【００７２】
また、実施形態７に係る半導体装置１０６によれば、第２ゲートフィンガー１４４からのサージ電圧による悪影響を軽減できるという効果も得られる。
【００７３】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【００７４】
（１）上記実施形態１においては、高抵抗領域１３０ａとして、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用い、低抵抗領域１３０ｂとして例えばＣＶＤ法により形成された低抵抗のポリシリコンを用いたが、本発明はこれに限定されるものではない。これら以外の材料を用いてもよい。
【００７５】
（２）上記実施形態２においては、高抵抗領域１３０ａとして、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用い、低抵抗領域１３０ｂとして高融点金属（例えば、Ｗ、Ｍｏ、Ｔａ、Ｎｂなど。）やその他の金属（例えば、Ｃｕなど。）を用いたが、本発明はこれに限定されるものではない。これら以外の材料を用いてもよい。
【００７６】
（３）上記実施形態１においては、半導体装置１００として、パワーＭＯＳＦＥＴを例にして説明したが、本発明はこれに限定されるものではない。本発明は、パワーＭＯＳＦＥＴ以外の他のデバイスにも本発明の趣旨を逸脱しない範囲で種々に適用可能である。
【００７７】
（４）実施形態１に係る半導体装置１００は、実施形態１に記載した方法とは別の方法によっても製造することができる。例えば、シールド電極１３０やゲート電極１２６を形成した後に、ｎ＋型ソース領域１１８及びｐ＋型コンタクト領域１２０を形成するようにしてもよい。また、例えば、シールド電極１３０やゲート電極１２６を形成した後に、ｎ＋型ソース領域１１８、ｐ型ベース領域１１６及びｐ＋型コンタクト領域１２０を形成するようにしてもよい。
【００７８】
（５）上記した各実施形態においては、ソース電極が平面的に見てトレンチの両端部においてシールド電極に電気的に接続され、高抵抗領域が平面的に見てトレンチの両端部に位置し、低抵抗領域が高抵抗記領域に挟まれた位置に位置しているが、本発明はこれに限定されるものではない。例えば、ソース電極が平面的に見て前記トレンチの両端部のうち一方においてシールド電極に電気的に接続され、高抵抗領域が平面的に見てトレンチの両端部のうちソース電極に電気的に接続された端部に位置し、低抵抗領域がソース電極から見て高抵抗領域よりも先の位置に位置していてもよい。
【符号の説明】
【００７９】
１００，１００ａ，１００ｂ，１０２，１０５，１０６，９００…半導体装置、１１０…半導体基体、１１２…ｎ＋型ドレイン領域、１１４…ｎ−型ドリフト領域、１１６…ｐ型ベース領域、１１８…ｎ＋型ソース領域、１２０…ｐ＋型コンタクト領域、１２２…トレンチ、１２４…ゲート絶縁膜、１２６…ゲート電極、１２８…電気的絶縁領域、１３０…シールド電極、１３０ａ…高抵抗領域、１３０ｂ…低抵抗領域、１３０ｃ…ポリシリコン層、１３０ｄ…高濃度不純物領域、１３０ｅ…第２低抵抗領域、１３２…層間絶縁膜、１３４…ソース電極、１３６…ドレイン電極、１３８…ゲートパッド、１４０…コンタクト構造、１４２…ゲートフィンガー、１４４…第２ゲートフィンガー、Ｍ１，Ｍ２，Ｍ３…マスク
【図１】
2017122318.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成29年1月4日(2017.1.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、
前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、
前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、
前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、
前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、
前記半導体基体の上方に形成され、前記ソース領域に電気的に接続されるとともに平面的に見て前記トレンチの両端部のうち少なくとも一方において前記シールド電極に電気的に接続されたソース電極と、
前記ドレイン領域に隣接して形成されたドレイン電極とを備える半導体装置であって、
前記シールド電極は、平面的に見て前記トレンチの両端部のうち前記ソース電極に電気的に接続された端部に位置する高抵抗領域、及び、前記ソース電極から見て前記高抵抗領域よりも先の位置に位置する低抵抗領域を有し、
前記高抵抗領域及び前記低抵抗領域はともに、前記ゲート電極と前記トレンチの前記底との間に位置することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はそれぞれ異なる材料からなり、前記低抵抗領域を構成する材料の電気抵抗率は前記高抵抗領域を構成する材料の電気抵抗率よりも低いことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はそれぞれ同一の材料からなり、前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の断面積よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域は、ともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域は、前記高抵抗領域より高濃度の不純物を含有するとともに前記トレンチの長手方向に沿って延在する高濃度不純物領域を含むことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はともに、不純物を含有する同一の半導体材料からなり、かつ、前記トレンチの長手方向に沿って延在する高濃度不純物領域を含み、
前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の前記高濃度不純物領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の前記高濃度不純物領域の断面積よりも小さいことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てチップの辺に隣接して延在する前記シールド電極は、すべて前記高抵抗領域からなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てゲートパッドの辺に隣接して延在する前記シールド電極は、平面的に見て前記ゲートパッドの辺に隣接して延在する部分が前記高抵抗領域からなることを特徴とする半導体装置。
【請求項９】
請求項１〜６のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てチップの辺に隣接して延在する前記シールド電極は、すべて前記高抵抗領域からなり、かつ、前記シールド電極のうち、平面的に見てゲートパッドの辺に隣接して延在する前記シールド電極は、平面的に見て前記ゲートパッドの辺に隣接して延在する部分が前記高抵抗領域からなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体装置において、
前記シールド電極の両端部のうち前記ソース電極に接続された端部には、前記シールド電極と前記ソース電極とを電気的に接続するためのコンタクト構造が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記コンタクト構造は、前記高抵抗領域よりも抵抗の低い第２低抵抗領域に形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれかに記載の半導体装置において、
前記ソース電極は、平面的に見て前記トレンチの両端部において前記シールド電極に電気的に接続され、
前記高抵抗領域は、平面的に見て前記トレンチの両端部に位置し、前記低抵抗領域は、前記高抵抗記領域に挟まれた位置に位置することを特徴とする半導体装置。
【手続補正書】
【提出日】平成29年10月20日(2017.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、
前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、
前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、
前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、
前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、
前記半導体基体の上方に形成され、前記ソース領域に電気的に接続されるとともに平面的に見て前記トレンチの両端部のうち少なくとも一方において前記シールド電極に電気的に接続されたソース電極と、
前記ドレイン領域に隣接して形成されたドレイン電極とを備える半導体装置であって、
前記シールド電極は、平面的に見て前記トレンチの両端部のうち前記ソース電極に電気的に接続された端部に位置する高抵抗領域、及び、前記ソース電極から見て前記高抵抗領域よりも先の位置に位置する低抵抗領域を有し、
前記高抵抗領域及び前記低抵抗領域はともに、前記ゲート電極と前記トレンチの前記底との間に位置することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はそれぞれ異なる材料からなり、前記低抵抗領域を構成する材料の電気抵抗率は前記高抵抗領域を構成する材料の電気抵抗率よりも低いことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はそれぞれ同一の材料からなり、前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の断面積よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域は、ともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域は、前記高抵抗領域より高濃度の不純物を含有するとともに前記トレンチの長手方向に沿って延在する高濃度不純物領域を含むことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記高抵抗領域及び前記低抵抗領域はともに、不純物を含有する同一の半導体材料からなり、かつ、前記トレンチの長手方向に沿って延在する高濃度不純物領域を含み、
前記トレンチの長手方向に直交する平面で切断したときの前記高抵抗領域の前記高濃度不純物領域の断面積は、前記トレンチの長手方向に直交する平面で切断したときの前記低抵抗領域の前記高濃度不純物領域の断面積よりも小さいことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てチップの辺に隣接して延在する前記シールド電極は、すべて前記高抵抗領域からなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てゲートパッドの辺に隣接して延在する前記シールド電極は、平面的に見て前記ゲートパッドの辺に隣接して延在する部分が前記高抵抗領域からなることを特徴とする半導体装置。
【請求項９】
請求項１〜６のいずれかに記載の半導体装置において、
前記シールド電極のうち、平面的に見てチップの辺に隣接して延在する前記シールド電極は、すべて前記高抵抗領域からなり、かつ、前記シールド電極のうち、平面的に見てゲートパッドの辺に隣接して延在する前記シールド電極は、平面的に見て前記ゲートパッドの辺に隣接して延在する部分が前記高抵抗領域からなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体装置において、
前記シールド電極の両端部のうち前記ソース電極に接続された端部には、前記シールド電極と前記ソース電極とを電気的に接続するためのコンタクト構造が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記コンタクト構造は、前記高抵抗領域よりも抵抗の低い第２低抵抗領域に形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれかに記載の半導体装置において、
前記ソース電極は、平面的に見て前記トレンチの両端部において前記シールド電極に電気的に接続され、
前記高抵抗領域は、平面的に見て前記トレンチの両端部に位置し、前記低抵抗領域は、前記高抵抗記領域に挟まれた位置に位置することを特徴とする半導体装置。
【国際調査報告】
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