(57)【要約】  本発明の一態様であるメモリアレイは、基板上に、複数の第一の配線と、これら複数の第一の配線と交差する少なくとも一本の第二の配線と、これら複数の第一の配線と第二の配線との交点に対応して設けられた複数のメモリ素子と、を有する。これら複数のメモリ素子は、それぞれ異なる情報を記録することができる。また、本発明の一態様であるメモリアレイシートは、このメモリアレイをシート上に複数有する。このようなメモリアレイまたはメモリアレイシートから切り分けられてなるメモリアレイは、無線通信装置に用いられる。
2017212972.tif 000002
【特許請求の範囲】
【請求項１】
複数の第一の配線と、
前記複数の第一の配線と交差する少なくとも一本の第二の配線と、
前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、
を基板上に備え、
前記第一の電極および前記第二の電極のいずれか一方は、前記複数の第一の配線のうち一本に接続され、
前記複数のメモリ素子のうち少なくとも一つは、前記第一の電極と前記第二の電極との間の領域に塗布層を有し、
前記複数のメモリ素子は、前記塗布層によって前記第一の電極と前記第二の電極との間の電気特性が互いに異なる二種類のメモリ素子からなり、
前記二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定することを特徴とするメモリアレイ。
【請求項２】
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなる半導体層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記半導体層を有しないメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記半導体層の有無によって、互いに異なる各情報をそれぞれ記録することを特徴とする請求項１に記載のメモリアレイ。
【請求項３】
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなり、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の半導体層を有するメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の半導体層と前記第二の半導体層との電気特性の相異によって、互いに異なる各情報をそれぞれ記録することを特徴とする請求項１に記載のメモリアレイ。
【請求項４】
前記第二の半導体層は、前記第一の半導体層と異なる半導体材料を含有することを特徴とする請求項３に記載のメモリアレイ。
【請求項５】
前記第二の半導体層の膜厚は、前記第一の半導体層の膜厚より厚いことを特徴とする請求項３または４に記載のメモリアレイ。
【請求項６】
前記第一の半導体層および前記第二の半導体層は、半導体材料として、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上をそれぞれ含有することを特徴とする請求項４または５に記載のメモリアレイ。
【請求項７】
前記第一の半導体層および前記第二の半導体層は、半導体材料としてカーボンナノチューブをそれぞれ含有し、
前記第二の半導体層におけるカーボンナノチューブの濃度は、前記第一の半導体層におけるカーボンナノチューブの濃度より高いことを特徴とする請求項３に記載のメモリアレイ。
【請求項８】
前記複数のメモリ素子は、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層と接するように塗布された半導体材料からなる半導体層をそれぞれ有し、
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように塗布された絶縁性材料からなり、前記半導体層の電気特性を互いに異なる電気特性に変化させる第一の絶縁層または第二の絶縁層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の絶縁層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の絶縁層を有するメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の絶縁層と前記第二の絶縁層とによる前記半導体層の電気特性の相異によって、互いに異なる各情報をそれぞれ記録することを特徴とする請求項１に記載のメモリアレイ。
【請求項９】
前記半導体層は、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上を含有することを特徴とする請求項２または８に記載のメモリアレイ。
【請求項１０】
前記半導体層は、カーボンナノチューブを含有することを特徴とする請求項２、８、９のいずれか一つに記載のメモリアレイ。
【請求項１１】
前記カーボンナノチューブは、前記カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有することを特徴とする請求項６、７、９、１０のいずれか一つに記載のメモリアレイ。
【請求項１２】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を基板上に備えるメモリアレイの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含むことを特徴とするメモリアレイの製造方法。
【請求項１３】
前記塗布層は、半導体層であり、
前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成することを特徴とする請求項１２に記載のメモリアレイの製造方法。
【請求項１４】
前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成することを特徴とする請求項１２に記載のメモリアレイの製造方法。
【請求項１５】
前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、
前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成することを特徴とする請求項１２に記載のメモリアレイの製造方法。
【請求項１６】
前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする請求項１２〜１５のいずれか一つに記載のメモリアレイの製造方法。
【請求項１７】
請求項１〜１１のいずれか一つに記載のメモリアレイをシート上に複数組み合わせてなるメモリアレイシートであって、
前記シート上に形成される複数の前記メモリアレイにぞれぞれ記録される各情報は、互いに異なることを特徴とするメモリアレイシート。
【請求項１８】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートであって、
前記複数のメモリ素子は、前記第一の配線および前記第二の配線の双方と電気的に接続される第一の配線パターンのメモリ素子と、前記第一の配線および前記第二の配線のうち少なくとも一方と電気的に接続されていない第二の配線パターンのメモリ素子との二種類のメモリ素子からなり、
前記第一の配線パターンおよび前記第二の配線パターンは、前記シート上に塗布された導電材料からなり、
前記二種類のメモリ素子を任意に組み合わせた配列によって、前記メモリアレイに記録される情報が決定し、
前記シート上に形成される複数の前記メモリアレイにぞれぞれ記録される各情報は、互いに異なることを特徴とするメモリアレイシート。
【請求項１９】
前記第一の配線パターンのメモリ素子は、前記複数の第一の配線のうち一本と電気的に接続される第一の電極と、半導体層を介して前記第一の電極と電気的に接続される第二の電極と、前記少なくとも一本の第二の配線のうち一本と電気的に接続される第三の電極とを有し、
前記第二の配線パターンのメモリ素子は、前記複数の第一の配線のうち一本と前記第一の電極との電気的な接続と、前記第一の電極と前記第二の電極との電気的な接続と、前記少なくとも一本の第二の配線のうち一本と前記第三の電極との電気的な接続との少なくとも一つがなされていないことを特徴とする請求項１８に記載のメモリアレイシート。
【請求項２０】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とするメモリアレイシートの製造方法。
【請求項２１】
前記塗布層は、半導体層であり、
前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成することを特徴とする請求項２０に記載のメモリアレイシートの製造方法。
【請求項２２】
前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成することを特徴とする請求項２０に記載のメモリアレイシートの製造方法。
【請求項２３】
前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、
前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成することを特徴とする請求項２０に記載のメモリアレイシートの製造方法。
【請求項２４】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、
前記複数のメモリ素子に含まれるメモリ素子ごとに、前記第一の配線および前記第二の配線の双方と前記メモリ素子とが電気的に接続される第一の配線パターン、または、前記第一の配線および前記第二の配線のうち少なくとも一方と前記メモリ素子とが電気的に接続されていない第二の配線パターンを、塗布法によって形成する塗布工程を含み、
前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とするメモリアレイシートの製造方法。
【請求項２５】
前記第一の配線パターンは、前記複数の第一の配線のうち一本と電気的に接続される第一の電極と、半導体層を介して前記第一の電極と電気的に接続される第二の電極と、前記少なくとも一本の第二の配線のうち一本と電気的に接続される第三の電極とを含む配線パターンであり、
前記第二の配線パターンは、前記複数の第一の配線のうち一本と前記第一の電極との電気的な接続と、前記第一の電極と前記第二の電極との電気的な接続と、前記少なくとも一本の第二の配線のうち一本と前記第三の電極との電気的な接続との少なくとも一つがなされていない配線パターンであることを特徴とする請求項２４に記載のメモリアレイシートの製造方法。
【請求項２６】
前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする請求項２０〜２５のいずれか一つに記載のメモリアレイシートの製造方法。
【請求項２７】
請求項１〜１１のいずれか一つに記載のメモリアレイ、または、請求項１７〜１９のいずれか一つに記載のメモリアレイシートから切り分けられてなるメモリアレイと、
アンテナと、
を少なくとも備えることを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアレイ、メモリアレイの製造方法、メモリアレイシート、メモリアレイシートの製造方法および無線通信装置に関する。
【背景技術】
【０００２】
近年、非接触型のタグとして、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）技術を用いた無線通信システム（すなわちＲＦＩＤシステム）の開発が進められている。ＲＦＩＤシステムでは、リーダ／ライタと呼ばれる無線送受信機とＲＦＩＤタグとの間で、無線通信が行われる。【０００３】
ＲＦＩＤタグは、物流管理、商品管理、万引き防止などの様々な用途での利用が期待されており、交通カードなどのＩＣカードや、商品タグなどの用途の一部では、導入され始めている。ＲＦＩＤタグは、ＩＣチップと、リーダ／ライタとの無線通信を行うためのアンテナとを有しており、ＩＣチップ内にメモリ回路を有している。このメモリ回路に記録されている情報は、リーダ／ライタを用いてＲＦＩＤタグから読み取られる。【０００４】
メモリ回路は、情報を記録するメモリ素子が複数配列されたメモリアレイと、メモリアレイからの情報を取り出すデコーダーなどの周辺回路とから構成される。メモリ回路の一例として不揮発性メモリ回路がある。不揮発性メモリ回路には、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの方式が使用されている。【０００５】
ＲＯＭとして、マスクＲＯＭという方式が知られている（例えば、特許文献１〜３参照）。マスクＲＯＭでは、メモリアレイの製造時に情報が書き込まれ、その後、情報の変更ができない。そのため、メモリアレイを作製すると同時に、そのメモリアレイに記録される情報が決定する。その性質を利用して、ＩＤ番号などの固有情報を個々のメモリアレイに記録させておくことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−９４０６３号公報
【特許文献２】特開２０００−２６０８８６号公報
【特許文献３】特開２０１３−８４９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般的に、マスクＲＯＭ方式では、フォトリソグラフィーを用いてメモリ素子を作り分けることで、メモリアレイに情報が記録される。【０００８】
例えば、特許文献１には、フォトリソ・エッチング処理工程によってゲート電極を選択的に設けることにより、記録させるべき「０」または「１」のデータにそれぞれ対応する各メモリ素子を作り分ける技術が開示されている。【０００９】
特許文献２には、パターニングされたイオン注入マスクを用いて、その開口部のみにチャネルドープ層を形成するという、マスクプログラミング法を利用する技術が開示されている。この方法により、デプレッション型のメモリ素子とエンハンスメント型のメモリ素子とが作り分けられる。【００１０】
しかしながら、これらの技術において、記録される固有情報がそれぞれ異なる数多くのメモリアレイを製造するためには、その製造数だけフォトマスクを作らねばならない。そのため、メモリアレイの製造コスト面およびプロセス面の双方ともに大きな負担がかかっていた。【００１１】
一方、特許文献３では、フォトリソグラフィーを用いる代わりに、電極または配線を電解液に浸しながら電圧をかけることにより、選択的に電極または配線を溶解させて、その電気的接続を遮断することで、各メモリアレイにそれぞれ異なる固有情報を記録する方法が開示されている。しかしながら、この方法では、メモリアレイの製造工程の途中で、電極または配線を、コンピューターなどの外部制御機器に電気的に接続させた状態にして電解液に浸す必要がある。このため、メモリアレイの製造工程において、プロセスは複雑化し、製造コストが増加するという問題があった。【００１２】
本発明は、上記課題に鑑みてなされたものであって、第一の目的は、簡便なプロセスを用いて低コストで製造することができ、その都度異なる固有情報を記録することができるメモリアレイを提供することである。第二の目的は、それぞれ異なる固有情報を記録する複数のメモリアレイが簡便なプロセスを用いて低コストでシート上に形成されたメモリアレイシートを提供することである。第三の目的は、簡便なプロセスを用いて低コストで製造するとともに他のメモリアレイと異なる固有情報を記録することができるメモリアレイを備えた無線通信装置を提供することである。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、目的を達成するために、本発明に係るメモリアレイは、複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を基板上に備え、前記第一の電極および前記第二の電極のいずれか一方は、前記複数の第一の配線のうち一本に接続され、前記複数のメモリ素子のうち少なくとも一つは、前記第一の電極と前記第二の電極との間の領域に塗布層を有し、前記複数のメモリ素子は、前記塗布層によって前記第一の電極と前記第二の電極との間の電気特性が互いに異なる二種類のメモリ素子からなり、前記二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定することを特徴とする。【００１４】
また、本発明に係るメモリアレイは、上記の発明において、前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなる半導体層であり、前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記半導体層を有しないメモリ素子であり、前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記半導体層の有無によって、互いに異なる各情報をそれぞれ記録することを特徴とする。【００１５】
また、本発明に係るメモリアレイは、上記の発明において、前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなり、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の半導体層を有するメモリ素子であり、前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の半導体層と前記第二の半導体層との電気特性の相異によって、互いに異なる各情報をそれぞれ記録することを特徴とする。【００１６】
また、本発明に係るメモリアレイは、上記の発明において、前記第二の半導体層は、前記第一の半導体層と異なる半導体材料を含有することを特徴とする。【００１７】
また、本発明に係るメモリアレイは、上記の発明において、前記第二の半導体層の膜厚は、前記第一の半導体層の膜厚より厚いことを特徴とする。【００１８】
また、本発明に係るメモリアレイは、上記の発明において、前記第一の半導体層および前記第二の半導体層は、半導体材料として、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上をそれぞれ含有することを特徴とする。【００１９】
また、本発明に係るメモリアレイは、上記の発明において、前記第一の半導体層および前記第二の半導体層は、半導体材料としてカーボンナノチューブをそれぞれ含有し、前記第二の半導体層におけるカーボンナノチューブの濃度は、前記第一の半導体層におけるカーボンナノチューブの濃度より高いことを特徴とする。【００２０】
また、本発明に係るメモリアレイは、上記の発明において、前記複数のメモリ素子は、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層と接するように塗布された半導体材料からなる半導体層をそれぞれ有し、前記塗布層は、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように塗布された絶縁性材料からなり、前記半導体層の電気特性を互いに異なる電気特性に変化させる第一の絶縁層または第二の絶縁層であり、前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の絶縁層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の絶縁層を有するメモリ素子であり、前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の絶縁層と前記第二の絶縁層とによる前記半導体層の電気特性の相異によって、互いに異なる各情報をそれぞれ記録することを特徴とする。【００２１】
また、本発明に係るメモリアレイは、上記の発明において、前記半導体層は、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上を含有することを特徴とする。【００２２】
また、本発明に係るメモリアレイは、上記の発明において、前記半導体層は、カーボンナノチューブを含有することを特徴とする。【００２３】
また、本発明に係るメモリアレイは、上記の発明において、前記カーボンナノチューブは、前記カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有することを特徴とする。【００２４】
また、本発明に係るメモリアレイの製造方法は、複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を基板上に備えるメモリアレイの製造方法であって、前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含むことを特徴とする。【００２５】
また、本発明に係るメモリアレイの製造方法は、上記の発明において、前記塗布層は、半導体層であり、前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成することを特徴とする。【００２６】
また、本発明に係るメモリアレイの製造方法は、上記の発明において、前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成することを特徴とする。【００２７】
また、本発明に係るメモリアレイの製造方法は、上記の発明において、前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成することを特徴とする。【００２８】
また、本発明に係るメモリアレイの製造方法は、上記の発明において、前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする。【００２９】
また、本発明に係るメモリアレイシートは、上記の発明のいずれかに記載のメモリアレイをシート上に複数組み合わせてなるメモリアレイシートであって、前記シート上に形成される複数の前記メモリアレイにぞれぞれ記録される各情報は、互いに異なることを特徴とする。【００３０】
また、本発明に係るメモリアレイシートは、複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートであって、前記複数のメモリ素子は、前記第一の配線および前記第二の配線の双方と電気的に接続される第一の配線パターンのメモリ素子と、前記第一の配線および前記第二の配線のうち少なくとも一方と電気的に接続されていない第二の配線パターンのメモリ素子との二種類のメモリ素子からなり、前記第一の配線パターンおよび前記第二の配線パターンは、前記シート上に塗布された導電材料からなり、前記二種類のメモリ素子を任意に組み合わせた配列によって、前記メモリアレイに記録される情報が決定し、前記シート上に形成される複数の前記メモリアレイにぞれぞれ記録される各情報は、互いに異なることを特徴とする。【００３１】
また、本発明に係るメモリアレイシートは、上記の発明において、前記第一の配線パターンのメモリ素子は、前記複数の第一の配線のうち一本と電気的に接続される第一の電極と、半導体層を介して前記第一の電極と電気的に接続される第二の電極と、前記少なくとも一本の第二の配線のうち一本と電気的に接続される第三の電極とを有し、前記第二の配線パターンのメモリ素子は、前記複数の第一の配線のうち一本と前記第一の電極との電気的な接続と、前記第一の電極と前記第二の電極との電気的な接続と、前記少なくとも一本の第二の配線のうち一本と前記第三の電極との電気的な接続との少なくとも一つがなされていないことを特徴とする。【００３２】
また、本発明に係るメモリアレイシートの製造方法は、複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とする。【００３３】
また、本発明に係るメモリアレイシートの製造方法は、上記の発明において、前記塗布層は、半導体層であり、前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成することを特徴とする。【００３４】
また、本発明に係るメモリアレイシートの製造方法は、上記の発明において、前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成することを特徴とする。【００３５】
また、本発明に係るメモリアレイシートの製造方法は、上記の発明において、前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成することを特徴とする。【００３６】
また、本発明に係るメモリアレイシートの製造方法は、複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、前記複数のメモリ素子に含まれるメモリ素子ごとに、前記第一の配線および前記第二の配線の双方と前記メモリ素子とが電気的に接続される第一の配線パターン、または、前記第一の配線および前記第二の配線のうち少なくとも一方と前記メモリ素子とが電気的に接続されていない第二の配線パターンを、塗布法によって形成する塗布工程を含み、前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とする。【００３７】
また、本発明に係るメモリアレイシートの製造方法は、上記の発明において、前記第一の配線パターンは、前記複数の第一の配線のうち一本と電気的に接続される第一の電極と、半導体層を介して前記第一の電極と電気的に接続される第二の電極と、前記少なくとも一本の第二の配線のうち一本と電気的に接続される第三の電極とを含む配線パターンであり、前記第二の配線パターンは、前記複数の第一の配線のうち一本と前記第一の電極との電気的な接続と、前記第一の電極と前記第二の電極との電気的な接続と、前記少なくとも一本の第二の配線のうち一本と前記第三の電極との電気的な接続との少なくとも一つがなされていない配線パターンであることを特徴とする。【００３８】
また、本発明に係るメモリアレイシートの製造方法は、上記の発明において、前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする。【００３９】
また、本発明に係る無線通信装置は、上記の発明のいずれかに記載のメモリアレイ、または、上記の発明のいずれかに記載のメモリアレイシートから切り分けられてなるメモリアレイと、アンテナと、を少なくとも備えることを特徴とする。
【発明の効果】
【００４０】
本発明によれば、簡便なプロセスを用いて低コストで製造することができ、その都度異なる固有情報を記録することができるメモリアレイを提供することができる。また、簡便なプロセスを用いて低コストで、それぞれ異なる固有情報が記録された複数のメモリアレイを有するメモリアレイシートを提供することができる。また、簡便なプロセスを用いて低コストで製造され且つ他のメモリアレイと異なる固有情報が記録されたメモリアレイを備える無線通信装置を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】図１は、本発明の実施形態１に係るメモリアレイの一構成例を示す模式図である。
【図２】図２は、図１に示すメモリアレイのＩ−Ｉ’線における模式断面図である。
【図３】図３は、図１に示すメモリアレイを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。
【図４】図４は、本発明の実施形態２に係るメモリアレイの一構成例を示す模式図である。
【図５】図５は、図４に示すメモリアレイのＩＩ−ＩＩ’線における模式断面図である。
【図６】図６は、図４に示すメモリアレイを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。
【図７】図７は、本発明の実施形態２に係るメモリアレイを構成する二種類のメモリ素子の一変形例を示す図である。
【図８】図８は、本発明の実施形態３に係るメモリアレイの一構成例を示す模式図である。
【図９Ａ】図９Ａは、図８に示すメモリアレイのＩＩＩ−ＩＩＩ’線における模式断面図である。
【図９Ｂ】図９Ｂは、図８に示すメモリアレイのＩＩＩ−ＩＩＩ’線における一変形例の模式断面図である。
【図１０】図１０は、図８に示すメモリアレイを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。
【図１１】図１１は、本発明の実施形態１に係るメモリアレイの製造方法の一例を示す図である。
【図１２】図１２は、本発明の実施形態２に係るメモリアレイの製造方法の一例を示す図である。
【図１３】図１３は、本発明の実施形態３に係るメモリアレイの製造方法の一例を示す図である。
【図１４】図１４は、本発明に係るメモリアレイを用いたメモリ回路の一構成例を示すブロック図である。
【図１５】図１５は、本発明の実施形態４に係るメモリアレイシートの一構成例を示す模式図である。
【図１６】図１６は、本発明の実施形態４に係るメモリアレイシートをさらに詳細に説明する模式図である。
【図１７】図１７は、本発明の実施形態５に係るメモリアレイシートの概要構成の一例を示す模式図である。
【図１８】図１８は、図１７に示すメモリアレイシートの具体的な一構成例を示す模式図である。
【図１９】図１９は、図１８に示すメモリアレイシートを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。
【図２０Ａ】図２０Ａは、本発明の実施形態４に係るメモリアレイシートの製造方法の第一例における前半工程を例示する図である。
【図２０Ｂ】図２０Ｂは、本発明の実施形態４に係るメモリアレイシートの製造方法の第一例における後半工程を例示する図である。
【図２１Ａ】図２１Ａは、本発明の実施形態４に係るメモリアレイシートの製造方法の第二例における前半工程を例示する図である。
【図２１Ｂ】図２１Ｂは、本発明の実施形態４に係るメモリアレイシートの製造方法の第二例における後半工程を例示する図である。
【図２２Ａ】図２２Ａは、本発明の実施形態４に係るメモリアレイシートの製造方法の第三例における前半工程を例示する図である。
【図２２Ｂ】図２２Ｂは、本発明の実施形態４に係るメモリアレイシートの製造方法の第三例における後半工程を例示する図である。
【図２２Ｃ】図２２Ｃは、本発明の実施形態４に係るメモリアレイシートの製造方法の第三例における塗布工程を例示する図である。
【図２３Ａ】図２３Ａは、本発明の実施形態５に係るメモリアレイシートの製造方法における前半工程を例示する図である。
【図２３Ｂ】図２３Ｂは、本発明の実施形態５に係るメモリアレイシートの製造方法における後半工程を例示する図である。
【図２３Ｃ】図２３Ｃは、本発明の実施形態５に係るメモリアレイシートの製造方法における塗布工程を例示する図である。
【図２４】図２４は、本発明に係るメモリアレイを用いた無線通信装置の一構成例を示すブロック図である。
【発明を実施するための形態】
【００４２】
以下、本発明に係るメモリアレイ、メモリアレイの製造方法、メモリアレイシート、メモリアレイシートの製造方法および無線通信装置の好適な実施形態を、必要に応じて図面を参照しながら詳細に説明する。なお、本発明は、これらの実施形態により限定されるものではない。
【００４３】
＜メモリアレイ＞
本発明に係るメモリアレイは、複数の第一の配線と、これら複数の第一の配線と交差する少なくとも一本の第二の配線と、これら複数の第一の配線と少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子と、を基板上に備える。これら複数のメモリ素子は、互いに離間して配置される第一の電極および第二の電極と、上述した少なくとも一本の第二の配線のうち一本に接続される第三の電極と、これらの第一の電極および第二の電極と第三の電極とを電気的に絶縁する絶縁層と、をそれぞれ有する。このような複数のメモリ素子の各々において、第一の電極および第二の電極のいずれか一方は、上述した複数の第一の配線のうち一本に接続される。
【００４４】
また、本発明に係るメモリアレイにおいて、複数のメモリ素子のうち少なくとも一つは、上述した第一の電極と第二の電極との間の領域に塗布層を有する。これら複数のメモリ素子は、この塗布層によって第一の電極と第二の電極との間の電気特性が互いに異なる二種類のメモリ素子からなる。このような二種類のメモリ素子を任意に組み合わせた配列によって、メモリアレイに記録される情報（例えばＩＤ番号などの固有情報）が決定する。
【００４５】
本発明において、「第一の電極と第二の電極との間の領域」は、メモリ素子の厚さ方向（例えば絶縁層の膜厚方向）から第一の電極および第二の電極を平面視した場合に、これらの第一の電極および第二の電極の間に位置する領域である。このような領域には、第一の電極と第二の電極との間に挟まれた領域は勿論、この挟まれた領域にメモリ素子の厚さ方向（例えば上方）から面する領域（第一の電極と第二の電極との間に挟まれていない領域）なども含まれる。
【００４６】
（実施形態１）
本発明の実施形態１に係るメモリアレイについて説明する。本実施形態１に係るメモリアレイにおいて、塗布層は、メモリ素子における第一の電極と第二の電極との間の領域に塗布された半導体材料からなる半導体層である。複数のメモリ素子は、半導体層の有無によって、第一の電極と第二の電極との間の電気特性が互いに異なる二種類のメモリ素子に区別される。例えば、これら二種類のメモリ素子のうち、一方の種類のメモリ素子は半導体層を有するメモリ素子であり、他方の種類のメモリ素子は半導体層を有しないメモリ素子である。これら一方の種類のメモリ素子および他方の種類のメモリ素子は、半導体層の有無によって、互いに異なる各情報をそれぞれ記録する。
【００４７】
図１は、本発明の実施形態１に係るメモリアレイの一構成例を示す模式図である。図１に示すように、本実施形態１に係るメモリアレイ２００は、二本のワード線１０、１１と、二本のビット線１２、１３と、四つのメモリ素子１４、１５、１６、１７と、を基板（図示せず）上に有する。ワード線１０、１１は、上述した少なくとも一本の第二の配線の一例である。ビット線１２、１３は、上述した複数の第一の配線の一例である。メモリ素子１４、１５、１６、１７は、上述した第一の配線と第二の配線との各交点に対応して設けられる複数のメモリ素子の一例である。
【００４８】
図１に示すように、ワード線１０とワード線１１とは、所定の方向を長手として互いに離間して並ぶように配置される。ビット線１２とビット線１３とは、これらのワード線１０およびワード線１１と交差する方向を長手として互いに離間して並ぶように配置される。また、ワード線１０、１１とビット線１２、１３とは、互いに絶縁された状態で交差するように配置される。一方、これらのワード線１０、１１とビット線１２、１３との各交差によって規定される四つの領域（図１において破線にて囲んだ領域）には、メモリ素子１４、メモリ素子１５、メモリ素子１６およびメモリ素子１７が、それぞれ配置されている。
【００４９】
なお、図１には、説明の簡略化のために、４ビット分のメモリアレイ２００が例示されているが、本実施形態１に係るメモリアレイ２００は、勿論、４ビット分のものに限定されず、２ビット分以上のものであってもよい。
【００５０】
図２は、図１に示すメモリアレイのＩ−Ｉ’線における模式断面図である。図２には、本実施形態１に係るメモリアレイ２００（図１参照）を構成する二種類のメモリ素子の一構成例が示されている。
【００５１】
図２に示すように、上記二種類のメモリ素子の一例であるメモリ素子１４およびメモリ素子１５は、基板１の上に形成されている。メモリ素子１４およびメモリ素子１５の双方とも、基板１の上に、第一の電極５、第二の電極６、絶縁層３および第三の電極２を有する。第三の電極２は、絶縁層３により、第一の電極５および第二の電極６と電気的に絶縁されている。第一の電極５および第二の電極６は、例えば絶縁層３の上において、互いに離間した状態で並んでいる。
【００５２】
本実施形態１において、メモリ素子１４およびメモリ素子１５は、第一の電極５と第二の電極６との間の電気特性が互いに異なる二種類のメモリ素子の一例である。図２に示すように、これら二種類のメモリ素子のうち、一方のメモリ素子１４は、さらに、第一の電極５と第二の電極６との間の領域に半導体層４を有する。他方のメモリ素子１５は、この領域に半導体層４を有していない。本実施形態１では、半導体層４を第一の電極５と第二の電極６との間の領域に形成するか否かで、メモリ素子１４およびメモリ素子１５にそれぞれ記録される情報、例えば「０」または「１」が決定される。すなわち、メモリ素子１４およびメモリ素子１５は、半導体層４の有無によって、互いに異なる各情報をそれぞれ記録する。このように二種類のメモリ素子同士で記録される情報が相異するのは、各メモリ素子１４、１５の選択時、すなわち、各メモリ素子１４、１５の第三の電極２に一定の電圧が与えられた際に、半導体層４を有するメモリ素子１４には電流が流れるが、半導体層４を有しないメモリ素子１５には電流が流れないからである。
【００５３】
図３は、図１に示すメモリアレイを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。図３には、これら二種類のメモリ素子として、メモリ素子１４およびメモリ素子１５が例示されている。ただし、図１では、ワード線１０が各メモリ素子１４、１５の図面上側（奥側）に示されているが、図３では、理解を容易にするため、ワード線１０が各メモリ素子１４、１５の手前側に示されている。
【００５４】
図３に示すように、メモリ素子１４およびメモリ素子１５の各々において、第三の電極２は、例えばゲート電極であり、配線を介してワード線１０と電気的に接続されている。第一の電極５は、例えばドレイン電極である。メモリ素子１４における第一の電極５は、配線を介してビット線１２と電気的に接続されている。メモリ素子１５における第一の電極５は、配線を介してビット線１３と電気的に接続されている。第二の電極６は、例えばソース電極である。なお、特に図示しないが、各メモリ素子１４、１５における第二の電極６は、配線を介して基準電位線に接続されている。
【００５５】
また、半導体層４は、所望の塗布法によって第一の電極５と第二の電極６との間の領域に塗布された半導体材料からなる層である。図３では、二種類のメモリ素子のうち一方のメモリ素子１４における第一の電極５と第二の電極６との間の領域に、半導体層４が形成されている。この半導体層４の有無により、第一の電極５と第二の電極６との間の電気特性が、各メモリ素子１４、１５同士で互いに異なる。
【００５６】
一方、図１に示したメモリアレイ２００を構成する四つのメモリ素子１４、１５、１６、１７のうち、残りのメモリ素子１６、１７は、図２、３に示す二種類のメモリ素子１４、１５のいずれか一方と同じ構造を有している。例えば、メモリ素子１６およびメモリ素子１７の各々において、第三の電極は、配線を介してワード線１１と電気的に接続されている。メモリ素子１６における第一の電極は、配線を介してビット線１２と電気的に接続されている。メモリ素子１７における第一の電極は、配線を介してビット線１３と電気的に接続されている。各メモリ素子１６、１７における第二の電極は、配線を介して基準電位線に接続されている。
【００５７】
メモリアレイ２００においては、メモリ素子１４に例示される「半導体層４を有するメモリ素子」とメモリ素子１５に例示される「半導体層４を有しないメモリ素子」との二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定する。この決定した情報は、メモリアレイ２００に固有なＩＤ番号などの固有情報として、メモリアレイ２００に記録することができる。例えば、四つのメモリ素子１４、１５、１６、１７の配列［メモリ素子１４、メモリ素子１５、メモリ素子１６、メモリ素子１７］において、メモリ素子１４、１７が半導体層４を有し且つメモリ素子１５、１６が半導体層４を有しない場合は、［１、０、０、１］または［０、１、１、０］の情報が、メモリアレイ２００に固有情報として記録される。メモリ素子１５が半導体層４を有し且つメモリ素子１４、１６、１７が半導体層４を有しない場合は、［０、１、０、０］または［１、０、１、１］の情報が、メモリアレイ２００に固有情報として記録される。
【００５８】
本実施形態１では、メモリ素子における第一の電極と第二の電極との間の領域に塗布された半導体材料からなる半導体層の有無によって、複数のメモリ素子の各々に二値の情報（例えば「０」または「１」の情報）を記録し、これら複数のメモリ素子を任意に組み合わせた配列によって、メモリアレイに記録される情報が決定する。このため、マスクＲＯＭ方式に比べて簡便な塗布法などのプロセスを用いて低コストでメモリアレイを製造するとともに、その都度異なる固有情報をメモリアレイに記録することができる。
【００５９】
上述した実施形態１に係るメモリアレイ２００に適用されたメモリ素子の構造は、図２に例示したように、第三の電極２が半導体層４の下側（基板１側）に配置され、半導体層４と同一平面上に第一の電極５および第二の電極６が配置される、いわゆるボトムゲート構造である。しかし、本実施形態１に係るメモリアレイ２００に適用できるメモリ素子の構造は、これに限られるものではなく、例えば、第三の電極２が半導体層４の上側（基板１と反対側）に配置され、半導体層４と同一平面上に第一の電極５および第二の電極６が配置される、いわゆるトップゲート構造であってもよい。
【００６０】
（実施形態２）
本発明の実施形態２に係るメモリアレイについて説明する。本実施形態２に係るメモリアレイにおいて、塗布層は、第一の電極と第二の電極との間の領域に塗布された半導体材料からなり、互いに電気特性が異なる第一の半導体層または第二の半導体層である。複数のメモリ素子は、これら第一の半導体層および第二の半導体層のいずれを有するかによって、第一の電極と第二の電極との間の電気特性が互いに異なる二種類のメモリ素子に区別される。例えば、これら二種類のメモリ素子のうち、一方の種類のメモリ素子は第一の半導体層を有するメモリ素子であり、他方の種類のメモリ素子は第二の半導体層を有するメモリ素子である。これら一方の種類のメモリ素子および他方の種類のメモリ素子は、第一の半導体層と第二の半導体層との電気特性の相異によって、互いに異なる各情報をそれぞれ記録する。
【００６１】
図４は、本発明の実施形態２に係るメモリアレイの一構成例を示す模式図である。図４に示すように、本実施形態２に係るメモリアレイ３００は、二本のワード線３０、３１と、二本のビット線３２、３３と、四つのメモリ素子３４、３５、３６、３７と、を基板（図示せず）上に有する。ワード線３０、３１は、上述した少なくとも一本の第二の配線の一例である。ビット線３２、３３は、上述した複数の第一の配線の一例である。メモリ素子３４、３５、３６、３７は、上述した第一の配線と第二の配線との各交点に対応して設けられる複数のメモリ素子の一例である。
【００６２】
図４に示すように、ワード線３０とワード線３１とは、所定の方向を長手として互いに離間して並ぶように配置される。ビット線３２とビット線３３とは、これらのワード線３０およびワード線３１と交差する方向を長手として互いに離間して並ぶように配置される。また、ワード線３０、３１とビット線３２、３３とは、互いに絶縁された状態で交差するように配置される。一方、これらのワード線３０、３１とビット線３２、３３との各交差によって規定される四つの領域（図４において破線にて囲んだ領域）には、メモリ素子３４、メモリ素子３５、メモリ素子３６およびメモリ素子３７が、それぞれ配置されている。
【００６３】
なお、図４には、説明の簡略化のために、４ビット分のメモリアレイ３００が例示されているが、本実施形態２に係るメモリアレイ３００は、勿論、４ビット分のものに限定されず、２ビット分以上のものであってもよい。
【００６４】
図５は、図４に示すメモリアレイのＩＩ−ＩＩ’線における模式断面図である。図５には、本実施形態２に係るメモリアレイ３００（図４参照）を構成する二種類のメモリ素子の一構成例が示されている。
【００６５】
図５に示すように、上記二種類のメモリ素子の一例であるメモリ素子３４およびメモリ素子３５は、基板２１の上に形成されている。メモリ素子３４およびメモリ素子３５の双方とも、基板２１の上に、第一の電極２５、第二の電極２６、絶縁層２３および第三の電極２２を有する。第三の電極２２は、絶縁層２３により、第一の電極２５および第二の電極２６と電気的に絶縁されている。第一の電極２５および第二の電極２６は、例えば絶縁層２３の上において、互いに離間した状態で並んでいる。
【００６６】
本実施形態２において、メモリ素子３４およびメモリ素子３５は、第一の電極２５と第二の電極２６との間の電気特性が互いに異なる二種類のメモリ素子の一例である。図５に示すように、これら二種類のメモリ素子のうち、一方のメモリ素子３４は、さらに、第一の電極２５と第二の電極２６との間の領域に半導体層２４を有する。他方のメモリ素子３５は、さらに、第一の電極２５と第二の電極２６との間の領域に半導体層２７を有する。半導体層２４および半導体層２７は、互いに電気特性が異なる。これらの半導体層２４および半導体層２７のうち、一方が上記第一の半導体層であり、他方が上記第二の半導体層である。メモリ素子３４およびメモリ素子３５は、これら第一の半導体層および第二の半導体層のいずれかを有する。これによって、メモリ素子３４およびメモリ素子３５にそれぞれ記録される情報、例えば、「０」または「１」が決定される。
【００６７】
すなわち、上記二種類のメモリ素子のうち、第一の半導体層を有するメモリ素子をメモリ素子（ａ）とし、第二の半導体層を有するメモリ素子をメモリ素子（ｂ）としたとき、本実施形態２における第一の半導体層および第二の半導体層は互いに電気特性が異なるものであるから、メモリ素子（ａ）およびメモリ素子（ｂ）は、第一の半導体層と第二の半導体層との電気特性の相異によって、互いに異なる各情報をそれぞれ記録する。
【００６８】
上記の「電気特性が異なる」とは、各メモリ素子（ａ）、（ｂ）の選択時、すなわち、各メモリ素子（ａ）、（ｂ）の第三の電極２２に一定の電圧が与えられた際に、これらのメモリ素子（ａ）、（ｂ）同士で第一の電極２５と第二の電極２６との間に流れる電流値が異なることを意味する。このような電流値の違いにより、メモリ素子（ａ）とメモリ素子（ｂ）とにおいて、「０」の状態と「１」の状態とを識別することができる。この識別を十分に行うためには、「１」を記録したメモリ素子における第一の電極２５と第二の電極２６との間に流れる電流値と、「０」を記録したメモリ素子における第一の電極２５と第二の電極２６との間に流れる電流値とのうち、一方が他方に比べて１００倍以上大きいことが好ましく、１０００倍以上大きいことがより好ましい。
【００６９】
図６は、図４に示すメモリアレイを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。図６には、これら二種類のメモリ素子として、メモリ素子３４およびメモリ素子３５が例示されている。ただし、図４では、ワード線３０が各メモリ素子３４、３５の図面上側（奥側）に示されているが、図６では、理解を容易にするため、ワード線３０が各メモリ素子３４、３５の手前側に示されている。
【００７０】
図６に示すように、メモリ素子３４およびメモリ素子３５の各々において、第三の電極２２は、例えばゲート電極であり、配線を介してワード線３０と電気的に接続されている。第一の電極２５は、例えばドレイン電極である。メモリ素子３４における第一の電極２５は、配線を介してビット線３２と電気的に接続されている。メモリ素子３５における第一の電極２５は、配線を介してビット線３３と電気的に接続されている。第二の電極２６は、例えばソース電極である。なお、特に図示しないが、各メモリ素子３４、３５における第二の電極２６は、配線を介して基準電位線に接続されている。
【００７１】
また、半導体層２４、２７は、所望の塗布法によって第一の電極２５と第二の電極２６との間の領域に塗布された半導体材料からなり、互いに電気特性が異なる層である。図６では、二種類のメモリ素子のうち、一方のメモリ素子３４における第一の電極２５と第二の電極２６との間の領域に、半導体層２４が形成されている。他方のメモリ素子３５における第一の電極２５と第二の電極２６との間の領域に、半導体層２７が形成されている。これらの半導体層２４、２７の電気特性の相異により、第一の電極２５と第二の電極２６との間の電気特性が、各メモリ素子３４、３５同士で互いに異なる。
【００７２】
一方、図４に示したメモリアレイ３００を構成する四つのメモリ素子３４、３５、３６、３７のうち、残りのメモリ素子３６、３７は、図５、６に示す二種類のメモリ素子３４、３５のいずれか一方と同じ構造を有している。例えば、メモリ素子３６およびメモリ素子３７の各々において、第三の電極は、配線を介してワード線３１と電気的に接続されている。メモリ素子３６における第一の電極は、配線を介してビット線３２と電気的に接続されている。メモリ素子３７における第一の電極は、配線を介してビット線３３と電気的に接続されている。各メモリ素子３６、３７における第二の電極は、配線を介して基準電位線に接続されている。
【００７３】
メモリアレイ３００においては、電気特性が互いに異なる二種類のメモリ素子、すなわち、上述したメモリ素子（ａ）とメモリ素子（ｂ）とを任意に組み合わせた配列によって、記録される情報が決定する。この決定した情報は、メモリアレイ３００に固有なＩＤ番号などの固有情報として、メモリアレイ３００に記録することができる。例えば、四つのメモリ素子３４、３５、３６、３７の配列［メモリ素子３４、メモリ素子３５、メモリ素子３６、メモリ素子３７］において、メモリ素子３４、３７が一方の種類のメモリ素子（ａ）であり且つメモリ素子３５、３６が他方の種類のメモリ素子（ｂ）である場合は、［１、０、０、１］または［０、１、１、０］の情報が、メモリアレイ３００に固有情報として記録される。メモリ素子３４が一方の種類のメモリ素子（ａ）であり且つメモリ素子３５、３６、３７が他方の種類のメモリ素子（ｂ）である場合は、［１、０、０、０］または［０、１、１、１］の情報が、メモリアレイ３００に固有情報として記録される。
【００７４】
本実施形態２では、メモリ素子における第一の電極と第二の電極との間の領域に塗布された半導体材料からなる半導体層の電気特性の相異によって、複数のメモリ素子の各々に二値の情報（例えば「０」または「１」の情報）を記録し、これら複数のメモリ素子を任意に組み合わせた配列によって、メモリアレイに記録される情報が決定する。このため、マスクＲＯＭ方式に比べて簡便な塗布法などのプロセスを用いて低コストでメモリアレイを製造するとともに、その都度異なる固有情報をメモリアレイに記録することができる。
【００７５】
上述した実施形態２に係るメモリアレイ３００に適用されたメモリ素子の構造は、図５に例示したように、いわゆるボトムゲート構造である。しかし、本実施形態２に係るメモリアレイ３００に適用できるメモリ素子の構造は、これに限られるものではなく、いわゆるトップゲート構造であってもよい。
【００７６】
また、半導体層２４と半導体層２７との各電気特性が互いに異なるのは、それらの構成の相異によることが好ましい。例えば、本実施形態２における第一の半導体層と第二の半導体層との構成の相異としては、半導体層の膜厚の違いや、半導体層を構成する半導体材料の違いなどが挙げられる。その他、第一の半導体層と第二の半導体層との各電気特性を十分に相異させるものであれば、第一の半導体層と第二の半導体層との構成の相異は、これらに限定されない。
【００７７】
半導体層を構成する半導体材料の違いとして、第二の半導体層が第一の半導体層と異なる半導体材料を含有する場合、例えば、第二の半導体層を構成する半導体材料が第一の半導体層を構成する半導体材料より移動度が高い材料である場合や、第一の半導体層にはエンハンスメント型となる半導体材料を用い、第二の半導体層にはデプレッション型となる半導体材料を用いる場合などが挙げられる。
【００７８】
半導体層の膜厚の違いとして、例えば、第二の半導体層の膜厚が第一の半導体層の膜厚より厚い場合などが挙げられる。これにより、第二の半導体層と第一の半導体層との各抵抗率が互いに異なる。そのため、各メモリ素子の第三の電極に一定の電圧が与えられた際に、それらのメモリ素子の第一の電極と第二の電極との間に流れる電流値を相異させることができる。
【００７９】
また、第一の半導体層および第二の半導体層が半導体材料としてカーボンナノチューブ（ＣＮＴ）をそれぞれ含有する場合、含有するＣＮＴの濃度の違いにより、第一の半導体層と第二の半導体層との各電気特性を十分に相異させることができる。図７は、本発明の実施形態２に係るメモリアレイを構成する二種類のメモリ素子の一変形例を示す図である。図７には、図６に示した半導体層２４、２７をそれぞれ構成する半導体材料がＣＮＴである場合のメモリ素子３４、３５が示されている。その他、図６に示すものと同じ構成部には同一の符号が付されている。例えば、図７に示すように、メモリ素子３４の半導体層２４（第二の半導体層）におけるＣＮＴの濃度は、メモリ素子３５の半導体層２７（第一の半導体層）におけるＣＮＴの濃度より高い。この場合、ＣＮＴの濃度が高い半導体層２４を有するメモリ素子３４の方が、他方のメモリ素子３５に比べて、第一の電極２５と第二の電極２６との間に電流が流れやすい。
【００８０】
上記ＣＮＴの濃度とは、半導体層中における任意の１μｍ2の領域内に存在するＣＮＴの本数をいう。ＣＮＴの本数の測定方法としては、原子間力顕微鏡、走査型電子顕微鏡、透過型電子顕微鏡などで得た半導体層の画像の中から任意の１μｍ２の領域を選択し、その領域に含まれる全てのＣＮＴの本数を数える方法が挙げられる。
【００８１】
（実施形態３）
本発明の実施形態３に係るメモリアレイについて説明する。本実施形態３に係るメモリアレイにおいて、複数のメモリ素子は、第一の電極と第二の電極との間の領域に、絶縁層と接するように塗布された半導体材料からなる半導体層をそれぞれ有する。塗布層は、第一の電極と第二の電極との間の領域に、絶縁層とは反対側から半導体層と接するように塗布された絶縁性材料からなり、半導体層の電気特性を互いに異なる電気特性に変化させる第一の絶縁層または第二の絶縁層である。また、複数のメモリ素子は、これら第一の絶縁層および第二の絶縁層のいずれを有するかによって、第一の電極と第二の電極との間の電気特性が互いに異なる二種類のメモリ素子に区別される。例えば、これら二種類のメモリ素子のうち、一方の種類のメモリ素子は第一の絶縁層を有するメモリ素子であり、他方の種類のメモリ素子は第二の絶縁層を有するメモリ素子である。これら一方の種類のメモリ素子および他方の種類のメモリ素子は、第一の絶縁層と第二の絶縁層とによる半導体層の電気特性の相異によって、互いに異なる各情報をそれぞれ記録する。
【００８２】
図８は、本発明の実施形態３に係るメモリアレイの一構成例を示す模式図である。図８に示すように、本実施形態３に係るメモリアレイ５００は、二本のワード線５０、５１と、二本のビット線５２、５３と、四つのメモリ素子５４、５５、５６、５７と、を基板（図示せず）上に有する。ワード線５０、５１は、上述した少なくとも一本の第二の配線の一例である。ビット線５２、５３は、上述した複数の第一の配線の一例である。メモリ素子５４、５５、５６、５７は、上述した第一の配線と第二の配線との各交点に対応して設けられる複数のメモリ素子の一例である。
【００８３】
図８に示すように、ワード線５０とワード線５１とは、所定の方向を長手として互いに離間して並ぶように配置される。ビット線５２とビット線５３とは、これらのワード線５０およびワード線５１と交差する方向を長手として互いに離間して並ぶように配置される。また、ワード線５０、５１とビット線５２、５３とは、互いに絶縁された状態で交差するように配置される。一方、これらのワード線５０、５１とビット線５２、５３との各交差によって規定される四つの領域（図８において破線にて囲んだ領域）には、メモリ素子５４、メモリ素子５５、メモリ素子５６およびメモリ素子５７が、それぞれ配置されている。
【００８４】
なお、図８には、説明の簡略化のために、４ビット分のメモリアレイ５００が例示されているが、本実施形態３に係るメモリアレイ５００は、勿論、４ビット分のものに限定されず、２ビット分以上のものであってもよい。
【００８５】
図９Ａは、図８に示すメモリアレイのＩＩＩ−ＩＩＩ’線における模式断面図である。図９Ａには、本実施形態３に係るメモリアレイ５００（図８参照）を構成する二種類のメモリ素子の一構成例が示されている。
【００８６】
図９Ａに示すように、上記二種類のメモリ素子の一例であるメモリ素子５４およびメモリ素子５５は、基板４１の上に形成されている。メモリ素子５４およびメモリ素子５５の双方とも、基板４１の上に、第一の電極４５、第二の電極４６、絶縁層４３および第三の電極４２を有する。第三の電極４２は、絶縁層４３により、第一の電極４５および第二の電極４６と電気的に絶縁されている。第一の電極４５および第二の電極４６は、例えば絶縁層４３の上において、互いに離間した状態で並んでいる。メモリ素子５４およびメモリ素子５５は、それぞれ、第一の電極４５と第二の電極４６との間の領域に半導体層４４を有する。
【００８７】
本実施形態３において、メモリ素子５４およびメモリ素子５５は、第一の電極４５と第二の電極４６との間の電気特性が互いに異なる二種類のメモリ素子の一例である。図９Ａに示すように、これら二種類のメモリ素子のうち、一方のメモリ素子５４は、さらに、第一の電極４５と第二の電極４６との間の領域に第一の絶縁層４８を有する。他方のメモリ素子５５は、さらに、第一の電極４５と第二の電極４６との間の領域に第二の絶縁層４９を有する。
【００８８】
図９Ｂは、図８に示すメモリアレイのＩＩＩ−ＩＩＩ’線における一変形例の模式断面図である。図９Ｂに示すメモリ素子５４およびメモリ素子５５の各々において、半導体層４４の厚さは、第一の電極４５および第二の電極４６と同程度である。この場合、メモリ素子５４は、第一の電極４５と第二の電極４６との間の領域であって、これらの電極に挟まれた状態の半導体層４４に対してその厚さ方向（例えば上方）から面する領域（具体的には第一の電極４５と第二の電極４６とに挟まれていない領域）に、第一の絶縁層４８を有する。メモリ素子５５は、このメモリ素子５４と同様の領域に第二の絶縁層４９を有する。なお、図９Ｂにおけるその他の構成部は、図９Ａに示したものと同じである。
【００８９】
第一の絶縁層４８および第二の絶縁層４９は、それぞれ、所望の塗布法によって絶縁層４３とは反対側から半導体層４４と接するように塗布された絶縁性材料からなる。また、第一の絶縁層４８および第二の絶縁層４９は、それぞれ異なる材料を含有する。このような第一の絶縁層４８または第二の絶縁層４９は、半導体層４４に接すると、この接した状態にある半導体層４４の電気特性を変化させる。これにより、第一の絶縁層４８側の半導体層４４の電気特性と第二の絶縁層４９側の半導体層４４の電気特性とが、互いに異なるものとなる。その理由としては、以下のようなことが考えられる。
【００９０】
半導体層４４は、大気と接していると、接している雰囲気中の酸素や水分の影響を受ける。この結果、半導体層４４の電気特性が変化する場合がある。しかし、第一の絶縁層４８または第二の絶縁層４９が半導体層４４に接して覆う（図９Ａ、９Ｂ参照）ことで、そのような外部環境による半導体層４４への影響がなくなる。
【００９１】
また、第一の絶縁層４８に含まれる材料が、これと接する半導体層４４の電気特性に何らかの影響を及ぼし、第二の絶縁層４９に含まれる材料が、これと接する半導体層４４の電気特性に何らかの影響を及ぼすと考えられている。例えば、図９Ａ、９Ｂに示すように第一の絶縁層４８が半導体層４４と接している場合、上述した外部環境による半導体層４４への影響をなくしたうえで、この第一の絶縁層４８に含まれる材料の種類により、半導体層４４を介して第一の電極４５と第二の電極４６との間に流れる電流値が減少または増加する。このことは、第二の絶縁層４９が半導体層４４と接している場合にも起こる。第一の絶縁層４８および第二の絶縁層４９にそれぞれ含まれる各材料が互いに異なると、メモリ素子５４における半導体層４４の電気特性が変化する度合いと、メモリ素子５５における半導体層４４の電気特性が変化する度合いと、が互いに異なる。この結果、メモリ素子５４における半導体層４４の電気特性とメモリ素子５５における半導体層４４の電気特性とが、互いに異なるものとなる。
【００９２】
上述した第一の絶縁層４８と第二の絶縁層４９とによる各半導体層４４の電気特性の相異によって、メモリ素子５４およびメモリ素子５５にそれぞれ記録される情報、例えば、「０」または「１」が決定される。
【００９３】
すなわち、本実施形態３における二種類のメモリ素子のうち、メモリ素子５４のように第一の絶縁層４８を有するメモリ素子をメモリ素子（ｃ）とし、メモリ素子５５のように第二の絶縁層４９を有するメモリ素子をメモリ素子（ｄ）としたとき、第一の絶縁層４８と第二の絶縁層４９とが互いに異なる材料を有していれば、メモリ素子（ｃ）およびメモリ素子（ｄ）は、第一の絶縁層４８と第二の絶縁層４９とによる各半導体層４４の電気特性の相異によって、互いに異なる各情報をそれぞれ記録する。
【００９４】
上記の「半導体層の電気特性を変化させる」とは、各メモリ素子（ｃ）、（ｄ）の選択時、すなわち、各メモリ素子（ｃ）、（ｄ）の第三の電極４２に一定の電圧が与えられた際に、これらのメモリ素子（ｃ）、（ｄ）同士で第一の電極４５と第二の電極４６との間に流れる電流値が異なることを意味する。このような電流値の違いにより、メモリ素子（ｃ）とメモリ素子（ｄ）とにおいて、「０」の状態と「１」の状態とを識別することができる。この識別を十分に行うためには、「１」を記録したメモリ素子における第一の電極４５と第二の電極４６との間に流れる電流値と、「０」を記録したメモリ素子における第一の電極４５と第二の電極４６との間に流れる電流値とのうち、一方が他方に比べて１００倍以上大きいことが好ましく、１０００倍以上大きいことがより好ましい。
【００９５】
また、第一の絶縁層４８および第二の絶縁層４９は、外部環境などから半導体層４４を保護する保護層としての機能を有してもよい。半導体層４４が第一の絶縁層４８および第二の絶縁層４９のいずれかによって保護されることで、メモリ素子の信頼性も向上する。
【００９６】
図１０は、図８に示すメモリアレイを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。図１０には、これら二種類のメモリ素子として、メモリ素子５４およびメモリ素子５５が例示されている。ただし、図８では、ワード線５０が各メモリ素子５４、５５の図面上側（奥側）に示されているが、図１０では、理解を容易にするため、ワード線５０が各メモリ素子５４、５５の手前側に示されている。
【００９７】
図１０に示すように、メモリ素子５４およびメモリ素子５５の各々において、第三の電極４２は、例えばゲート電極であり、配線を介してワード線５０と電気的に接続されている。第一の電極４５は、例えばドレイン電極である。メモリ素子５４における第一の電極４５は、配線を介してビット線５２と電気的に接続されている。メモリ素子５５における第一の電極４５は、配線を介してビット線５３と電気的に接続されている。第二の電極４６は、例えばソース電極である。なお、特に図示しないが、各メモリ素子５４、５５における第二の電極４６は、配線を介して基準電位線に接続されている。メモリ素子５４およびメモリ素子５５の各絶縁層４３の上には、半導体層４４が、第一の電極４５と第二の電極４６との間の領域に形成されている。
【００９８】
また、図１０に示すように、第一の絶縁層４８は、メモリ素子５４において、絶縁層４３とは反対側（例えば上面側）から半導体層４４に接するとともに、この半導体層４４を覆う。これにより、第一の絶縁層４８は、この半導体層４４を絶縁層４３と協働して膜厚方向に挟んでいる。これと同様に、第二の絶縁層４９は、メモリ素子５５において、絶縁層４３とは反対側から半導体層４４に接するとともに、この半導体層４４を覆い、これにより、この半導体層４４を絶縁層４３と協働して膜厚方向に挟んでいる。
【００９９】
一方、図８に示したメモリアレイ５００を構成する四つのメモリ素子５４、５５、５６、５７のうち、残りのメモリ素子５６、５７は、図９Ａ、９Ｂ、１０に示す二種類のメモリ素子５４、５５のいずれか一方と同じ構造を有している。例えば、メモリ素子５６およびメモリ素子５７の各々において、第三の電極は、配線を介してワード線５１と電気的に接続されている。メモリ素子５６における第一の電極は、配線を介してビット線５２と電気的に接続されている。メモリ素子５７における第一の電極は、配線を介してビット線５３と電気的に接続されている。各メモリ素子５６、５７における第二の電極は、配線を介して基準電位線に接続されている。
【０１００】
メモリアレイ５００においては、電気特性が互いに異なる二種類のメモリ素子、すなわち、上述したメモリ素子（ｃ）とメモリ素子（ｄ）とを任意に組み合わせた配列によって、記録される情報が決定する。この決定した情報は、メモリアレイ５００に固有なＩＤ番号などの固有情報として、メモリアレイ５００に記録することができる。例えば、四つのメモリ素子５４、５５、５６、５７の配列［メモリ素子５４、メモリ素子５５、メモリ素子５６、メモリ素子５７］において、メモリ素子５４、５５が一方の種類のメモリ素子（ｃ）であり且つメモリ素子５６、５７が他方の種類のメモリ素子（ｄ）である場合は、［１、１、０、０］または［０、０、１、１］の情報が、メモリアレイ５００に固有情報として記録される。メモリ素子５４、５５、５７が一方の種類のメモリ素子（ｃ）であり且つメモリ素子５６が他方の種類のメモリ素子（ｄ）である場合は、［１、１、０、１］または［０、０、１、０］の情報が、メモリアレイ５００に固有情報として記録される。
【０１０１】
本実施形態３では、メモリ素子における第一の電極と第二の電極との間の領域に半導体層を形成し、さらに、この半導体層に接するように第一の電極と第二の電極との間の領域に塗布された絶縁性材料からなる第一の絶縁層または第二の絶縁層を形成し、これら第一の絶縁層と第二の絶縁層とによる半導体層の電気特性の相異によって、複数のメモリ素子の各々に二値の情報（例えば「０」または「１」の情報）を記録し、これら複数のメモリ素子を任意に組み合わせた配列によって、メモリアレイに記録される情報が決定する。このため、マスクＲＯＭ方式に比べて簡便な塗布法などのプロセスを用いて低コストでメモリアレイを製造するとともに、その都度異なる固有情報をメモリアレイに記録することができる。
【０１０２】
上述した実施形態３に係るメモリアレイ５００に適用されたメモリ素子の構造は、図９Ａ、９Ｂに例示したように、いわゆるボトムゲート構造である。しかし、本実施形態３に係るメモリアレイ５００に適用できるメモリ素子の構造は、これに限られるものではなく、いわゆるトップゲート構造であってもよい。
【０１０３】
以下、上述した実施形態１〜３に共通する構成について、詳細に説明する。基板の説明において、実施形態１〜３における各基板は「基板」と適宜総称する。電極および配線の説明において、実施形態１〜３における第一の電極、第二の電極および第三の電極は「電極」と適宜総称する。実施形態１〜３におけるワード線およびビット線などを含む基板上の各種配線は「配線」と適宜総称する。半導体層の説明において、実施形態１、３における半導体層、実施形態２における第一の半導体層および第二の半導体層は「半導体層」と適宜総称する。
【０１０４】
（基板）
基板は、少なくとも電極系が配置される面が絶縁性であれば、いかなる材質のものでもよい。基板としては、例えば、シリコンウエハ、ガラス、サファイア、アルミナ焼結体などの無機材料のもの、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）、ポリエステル、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリエチレン、ポリフェニレンスルフィド、ポリパラキシレンなどの有機材料のものが好適に用いられる。
【０１０５】
また、基板は、上記のものに限らず、例えば、シリコンウエハ上にＰＶＰ膜を形成したものや、ポリエチレンテレフタレート上にポリシロキサン膜を形成したものなど、複数の材料が積層されたものであってもよい。
【０１０６】
（電極および配線）
電極および配線に用いられる材料は、一般的に電極として使用されうる導電性材料であれば、いかなるものでもよい。そのような導電性材料としては、例えば、酸化錫、酸化インジウム、酸化錫インジウム（ＩＴＯ）などの導電性金属酸化物が挙げられる。また、白金、金、銀、銅、鉄、錫、亜鉛、アルミニウム、インジウム、クロム、リチウム、ナトリウム、カリウム、セシウム、カルシウム、マグネシウム、パラジウム、モリブデン、アモルファスシリコンやポリシリコンなどの金属、これらの中から選択される複数の金属の合金、ヨウ化銅、硫化銅などの無機導電性物質が挙げられる。また、ポリチオフェン、ポリピロール、ポリアニリン、ポリエチレンジオキシチオフェンとポリスチレンスルホン酸との錯体、ヨウ素などのドーピングによって導電率を向上させた導電性ポリマーが挙げられる。さらには、炭素材料、有機成分と導電体とを含有する材料などが挙げられる。しかし、電極および配線の導電性材料は、これらに限定されるものではない。これらの導電性材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。
【０１０７】
また、電極の幅、厚み、および各電極間の間隔（例えば第一の電極と第二の電極との間隔）は任意である。具体的には、電極の幅は５μｍ以上、１ｍｍ以下であることが好ましい。電極の厚みは０．０１μｍ以上、１００μｍ以下であることが好ましい。第一の電極と第二の電極との間隔は１μｍ以上、５００μｍ以下であることが好ましい。しかし、これらの寸法は、上記のものに限らない。
【０１０８】
さらに、配線の幅および厚みも任意である。具体的には、配線の厚みは０．０１μｍ以上、１００μｍ以下であることが好ましい。配線の幅は５μｍ以上、５００μｍ以下であることが好ましい。しかし、これらの寸法は、上記のものに限らない。
【０１０９】
電極および配線の形成方法としては、例えば、抵抗加熱蒸着、電子線ビーム、スパッタリング、メッキ、ＣＶＤ、イオンプレーティングコーティング、インクジェット、印刷などの公知技術を用いた方法が挙げられる。また、上述した有機成分と導電体とを含む材料のペーストを、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法などの公知の技術で絶縁基板上に塗布し、オーブン、ホットプレート、赤外線などを用いて乾燥を行い形成する方法などが挙げられる。ただし、電極および配線の形成方法は、導通を取ることができる方法であれば、特に制限されない。
【０１１０】
電極および配線をパターン状に形成する方法としては、特に制限されないが、例えば、上記方法で作製した電極薄膜を、公知のフォトリソグラフィー法などで所望の形状にパターン形成する方法が挙げられる。あるいは、電極および配線の導電性材料の蒸着やスパッタリング時に、所望の形状のマスクを介してパターン形成する方法が挙げられる。また、インクジェットや印刷法を用いて直接パターンを形成する方法も挙げられる。
【０１１１】
電極パターンおよび配線パターンは、それぞれ別々に加工して形成してもよいし、複数の電極パターンおよび配線パターンのうちの少なくとも二つを一括して加工して形成してもよい。加工工程の低減、パターンの接続し易さおよび精度の観点からは、電極パターンおよび配線パターンを一括して加工することが好ましい。
【０１１２】
（絶縁層）
絶縁層に用いられる絶縁性材料は、特に限定されないが、例えば、酸化シリコン、アルミナ等の無機材料、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール等の有機高分子材料、あるいは無機材料粉末と有機材料との混合物などが挙げられる。絶縁層に用いられる絶縁性材料は、これらの中でも、ケイ素原子と炭素原子との結合を含む有機化合物を含むことが好ましい。また、それに加えて、金属原子と酸素原子との結合を含む金属化合物を含むことがさらに好ましい。
【０１１３】
絶縁層は、単層からなるものでもよいし、複数層からなるものでもよい。また、一つの絶縁層が複数の絶縁性材料から形成されてもよいし、複数の絶縁層が複数の絶縁性材料を積層して形成されてもよい。
【０１１４】
絶縁層の形成方法としては、抵抗加熱蒸着、電子線ビーム、スパッタリング、メッキ、ＣＶＤ、イオンプレーティングコーティング、インクジェット、印刷、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法などの公知の技術が挙げられる。しかし、絶縁層の形成方法は、これらに限定されるものではない。
【０１１５】
（半導体層）
半導体層に用いられる半導体材料としては、半導体性を有するものであれば特に制限はなく、例えば、シリコン半導体や酸化物半導体などの無機半導体、有機半導体、あるいは、ＣＮＴ、グラフェン、フラーレンなどのカーボン半導体が挙げられる。
【０１１６】
有機半導体としては、例えば、ポリチオフェン類、ポリピロール類、ポリ（ｐ−フェニレンビニレン）などのポリ（ｐ−フェニレンビニレン）類、ポリアニリン類、ポリアセチレン類、ポリジアセチレン類、ポリカルバゾール類、ポリフラン類、ポリヘテロアリール類、縮合多環系の低分子化合物半導体、複素芳香環を有する低分子化合物半導体が挙げられる。ポリチオフェン類としては、ポリ−３−ヘキシルチオフェン、ポリベンゾチオフェンなどが挙げられる。ポリフラン類としては、ポリフラン、ポリベンゾフランなどが挙げられる。ポリヘテロアリール類としては、ピリジン、キノリン、フェナントロリン、オキサゾール、オキサジアゾールなどの含窒素芳香環を構成単位とするものが挙げられる。縮合多環系の低分子化合物半導体としては、アントラセン、ピレン、ナフタセン、ペンタセン、ヘキサセン、ルブレンなどが挙げられる。複素芳香環を有する低分子化合物半導体としては、フラン、チオフェン、ベンゾチオフェン、ジベンゾフラン、ピリジン、キノリン、フェナントロリン、オキサゾール、オキサジアゾールなどが挙げられる。
【０１１７】
これらの中でも、塗布法により半導体層を形成できるという観点から、半導体層は、半導体材料として、ＣＮＴ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上を含有することが好ましい。また、２００℃以下の低温で形成できることおよび半導体特性が高いことなどの観点から、半導体層は、半導体材料として、ＣＮＴを含有することがより好ましい。
【０１１８】
ＣＮＴの中でも、ＣＮＴの表面の少なくとも一部に共役系重合体が付着したＣＮＴ複合体が特に好ましい。何故ならば、ＣＮＴの保有する高い電気特性を損なうことなく、ＣＮＴを、半導体層形成用の溶液中で均一に分散することが可能になるからである。ＣＮＴが均一に分散した溶液を用いることで、インクジェット法等の塗布法により、ＣＮＴが均一に分散した膜を、半導体層として形成することができる。
【０１１９】
「ＣＮＴの表面の少なくとも一部に共役系重合体が付着した状態」とは、ＣＮＴの表面の一部、あるいは全部を共役系重合体が被覆した状態を意味する。共役系重合体がＣＮＴを被覆できるのは、両者の共役系構造に由来するπ電子雲が重なることによって相互作用が生じるためと推測される。ＣＮＴが共役系重合体で被覆されているか否かは、被覆されたＣＮＴの反射色が被覆されていないＣＮＴの色から共役系重合体の色に近づくことで判断できる。定量的にはＸＰＳなどの元素分析によって、付着物の存在と、ＣＮＴに対する付着物の重量比とを同定することができる。
【０１２０】
ＣＮＴに共役系重合体を付着させる方法としては、例えば、以下の四つの方法などが挙げられる。第一の方法は、溶融した共役系重合体中にＣＮＴを添加して混合する方法である。第二の方法は、共役系重合体を溶媒中に溶解させ、この中にＣＮＴを添加して混合する方法である。第三の方法は、ＣＮＴを溶媒中に超音波などで予備分散させておき、そこへ共役系重合体を添加し混合する方法である。第四の方法は、溶媒中に共役系重合体とＣＮＴとを入れ、この混合系へ超音波を照射して混合する方法である。本発明では、これらの方法のうち、いずれの方法を用いてもよく、複数の方法を組み合わせてもよい。
【０１２１】
共役系重合体としては、例えば、ポリチオフェン系重合体、ポリピロール系重合体、ポリアニリン系重合体、ポリアセチレン系重合体、ポリ−ｐ−フェニレン系重合体、ポリ−ｐ−フェニレンビニレン系重合体などが挙げられるが、特に限定されない。上記重合体は、単一のモノマーユニットが並んだものが好ましく用いられるが、異なるモノマーユニットをブロック共重合したもの、ランダム共重合したものも用いられる。また、グラフト重合したものも用いることができる。
【０１２２】
本発明の実施形態２においては、例えば、第一の半導体層の半導体材料として、ポリチオフェン類、ポリピロール類やポリアニリン類などの有機半導体ポリマーを用い、第二の半導体層の半導体材料として、ＣＮＴを用いることが好ましい。こうすることで、メモリ素子（ａ）およびメモリ素子（ｂ）の第三の電極に一定の電圧が与えられた際に、メモリ素子（ａ）の場合とメモリ素子（ｂ）の場合とにおいて、第一の電極と第二の電極との間に流れる電流値を相異させることができる。
【０１２３】
（第一の絶縁層および第二の絶縁層）
本発明の実施形態３における第一の絶縁層および第二の絶縁層（図９Ａ、９Ｂ、１０に例示した第一の絶縁層４８、第二の絶縁層４９参照）について説明する。第一の絶縁層および第二の絶縁層に用いられる絶縁性材料は、半導体層の電気特性を変化させることができるものであれば、特に制限はない。また、第一の絶縁層および第二の絶縁層を形成することによって、半導体層を酸素や水分などの外部環境から保護することもできる。
【０１２４】
第一の絶縁層および第二の絶縁層に用いられる絶縁性材料としては、例えば、アクリル樹脂、エポキシ樹脂、ノボラック樹脂、フェノール樹脂、ポリイミド前駆体樹脂、ポリイミド樹脂、ポリシロキサン樹脂、フッ素系樹脂、ポリビニルアセタール樹脂などを用いることができる。
【０１２５】
アクリル樹脂とは、繰返し単位に少なくともアクリル系モノマーに由来する構造を含む樹脂である。アクリル系モノマーの具体例としては、炭素−炭素二重結合を有するすべての化合物が使用可能である。アクリル系モノマーの好ましい例としては、メチルアクリレート、アクリル酸、アクリル酸２−エチルヘキシル、メタクリル酸エチル、ｎ−ブチルアクリレート、ｉ−ブチルアクリレート、ｉ−プロピルアクリレート、グリシジルアクリレート、Ｎ−メトキシメチルアクリルアミド、Ｎ−エトキシメチルアクリルアミド、Ｎ−ｎ−ブトキシメチルアクリルアミド、Ｎ−イソブトキシメチルアクリルアミド、ブトキシトリエチレングリコールアクリレート、ジシクロペンタニルアクリレート、ジシクロペンテニルアクリレート、２−ヒドロキシエチルアクリレート、イソボルニルアクリレート、２−ヒドロキシプロピルアクリレート、イソデキシルアクリレート、イソオクチルアクリレート、ラウリルアクリレート、２−メトキシエチルアクリレート、メトキシエチレングリコールアクリレート、メトキシジエチレングリコールアクリレート、オクタフロロペンチルアクリレート、フェノキシエチルアクリレート、ステアリルアクリレート、トリフルオロエチルアクリレート、アクリルアミド、アミノエチルアクリレート、フェニルアクリレート、フェノキシエチルアクリレート、１−ナフチルアクリレート、２−ナフチルアクリレート、チオフェノールアクリレート、ベンジルメルカプタンアクリレートなどのアクリル系モノマーおよびこれらのアクリレートをメタクリレートに代えたものなどが挙げられる。なお、これらのアクリル系モノマーは、単独で用いてもよいし、二種類以上を組み合わせて用いても構わない。
【０１２６】
エポキシ樹脂とは、分子構造中にエポキシ基を２個以上含むプレポリマーを有する構造を含む樹脂である。プレポリマーとしては、例えば、ビフェニル骨格やジシクロペンタジエン骨格を有する化合物が挙げられる。また、第一の絶縁層および第二の絶縁層に用いられる絶縁性材料は、エポキシ樹脂に加えて硬化剤を有していてもよい。硬化剤としては、例えば、フェノールノボラック樹脂、ビスフェノールＡ型ノボラック樹脂、アミノトリアジン化合物、ナフトール化合物、ジアミン化合物などを用いることができる。第一の絶縁層および第二の絶縁層に用いられる絶縁性材料は、さらに、金属キレート化合物などの硬化促進剤を有していてもよい。金属キレート化合物としては、例えば、トリフェニルホスフィン、ベンゾイミダゾール系化合物、トリス（２，４−ペンタンジオナト）コバルトなどが挙げられる。
【０１２７】
ポリイミド前駆体樹脂とは、熱および化学的閉環反応の少なくとも一つによって、ポリイミド樹脂に変換される樹脂のことである。ポリイミド前駆体樹脂としては、例えば、ポリアミド酸、ポリアミド酸エステル、ポリアミド酸シリルエステルなどが挙げられる。
【０１２８】
ポリイミド前駆体樹脂は、ジアミン化合物と、酸二無水物またはその誘導体との重合反応により合成することができる。酸二無水物の誘導体としては、例えば、テトラカルボン酸、酸塩化物、テトラカルボン酸のモノ、ジ、トリまたはテトラエステルなどが挙げられる。エステル化された構造としては、具体的には、メチル基、エチル基、ｎ−プロピル基、イソプロピル基、ｎ―ブチル基、ｓｅｃ−ブチル基、ｔｅｒｔ−ブチル基などでエステル化された構造が挙げられる。重合反応の方法は、目的のポリイミド前駆体樹脂が製造できるものであれば特に制限はなく、公知の反応方法を用いることができる。
【０１２９】
ポリシロキサン樹脂とは、シラン化合物の重縮合化合物である。シラン化合物としては、特に制限はないが、例えば、ジエトキシジメチルシラン、ジエトキシジフェニルシラン、テトラメトキシシラン、テトラエトキシシラン、ビニルトリメトキシシラン、メチルトリメトキシシラン、エチルトリメトキシシラン、プロピルトリメトキシシラン、ヘキシルトリメトキシシラン、オクタデシルトリメトキシシラン、フェニルトリメトキシシラン、ｐ−トリルトリメトキシシラン、ベンジルトリメトキシシラン、α−ナフチルトリメトキシシラン、β−ナフチルトリメトキシシラン、トリフルオロエチルトリメトキシシラン、トリメトキシシラン、γ−メタクリロキシプロピルトリメトキシシランなどが挙げられる。なお、これらのシラン化合物は、単独で用いてもよいし、二種類以上を組み合わせて用いても構わない。
【０１３０】
フッ素系樹脂としては、特に制限はないが、例えば、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリ（フッ化ビニリデン−トリフルオロエチレン）（ＰＶＤＦ−ＴｒＦＥ）、ポリ（フッ化ビニリデン−テトラフルオロエチレン）（ＰＶＤＦ−ＴｅＦＥ）、ポリ（フッ化ビニリデン−クロロトリフルオロエチレン）（ＰＶＤＦ−ＣＴＦＥ）、ポリ（フッ化ビニリデン−クロロフルオロエチレン）（ＰＶＤＦ−ＣＦＥ）、ポリ（フッ化ビニリデン−トリフルオロエチレン−クロロフルオロエチレン）（ＰＶＤＦ−ＴｒＦＥ−ＣＦＥ）、ポリ（フッ化ビニリデン−トリフルオロエチレン−クロロトリフルオロエチレン）（ＰＶＤＦ−ＴｒＦＥ−ＣＴＦＥ）、テトラフルオロエチレン、ポリ（フッ化ビニリデン−ヘキサフルオロプロピレン）、ポリトリクロロフルオロエチレン、ポリクロロトリフルオロエチレン、エチレン−クロロトリフルオロエチレンコポリマー、ポリフッ化ビニル、テトラフルオロエチレン−パーフルオロジオキソールコポリマー、エチレン−テトラフルオロエチレンコポリマー、パーフルオロエチレンプロペンコポリマー、パーフルオロアルコキシアルカンなどが挙げられる。なお、これらのフッ素系樹脂は、単独で用いてもよいし、二種類以上を組み合わせて用いても構わない。
【０１３１】
ポリビニルアセタール樹脂とは、ポリビニルアルコールをアセタール化して得られる樹脂である。ポリビニルアセタール樹脂としては、例えば、ポリビニルブチラールなどが挙げられる。
【０１３２】
その他の樹脂としては、スチレン、ｐ−メチルスチレン、ｏ−メチルスチレン、ｍ−メチルスチレン、ｐ−ヒドロキシスチレン、ｏ−ヒドロキシスチレン、ｍ−ヒドロキシスチレン、α−メチルスチレン、クロロメチルスチレン、ヒドロキシメチルスチレンなどのスチレン誘導体、１−ビニル−２−ピロリドンなどのビニル系モノマーに由来する構造を含む樹脂、シクロオレフィンなどの環状炭化水素構造を含む樹脂などが挙げられる。なお、ビニル系モノマーは、これらのモノマーに限定されるものではなく、また、単独で用いてもよいし、二種類以上を組み合わせて用いても構わない。
【０１３３】
また、第一の絶縁層および第二の絶縁層は、上述した絶縁性材料に加えて、酸化シリコン、アルミナ、ジルコニアなどの無機材料や、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物などの、窒素原子を含む化合物を含有してもよい。第一の絶縁層および第二の絶縁層は、上記の化合物を含有することで、しきい値電圧や電流値などといった、半導体層の電気特性をさらに変化させることができる。
【０１３４】
具体的には、アミド系化合物として、ポリアミド、ホルムアミド、アセトアミド、ポリ−Ｎ−ビニルアセトアミド、Ｎ，Ｎ−ジメチルホルムアミド、アセトアニリド、ベンズアニリド、Ｎ−メチルベンズアニリド、スルホンアミド、ナイロン、ポリビニルピロリドン、Ｎ−メチルピロリドン、ポリビニルポリピロリドン、β−ラクタム、γ−ラクタム、δ−ラクタム、ε−カプロラクタムなどを挙げることができる。イミド系化合物として、ポリイミド、フタルイミド、マレイミド、アロキサン、スクシンイミドなどを挙げることができる。ウレア系化合物として、ウラシル、チミン、尿素、ポリウレタン、アセトヘキサミド、アラントイン、２−イミダゾリジノン、１，３−ジメチル−２−イミダゾリジノン、ジシアンジアミジン、シトルリンなどを挙げることができる。アミン系化合物として、メチルアミン、ジメチルアミン、トリメチルアミン、エチルアミン、ジエチルアミン、トリエチルアミン、ジイソプロピルエチルアミン、シクロヘキシルアミン、メチルシクロヘキシルアミン、ジメチルシクロヘキシルアミン、ジシクロヘキシルアミン、ジシクロヘキシルメチルアミン、トリシクロヘキシルアミン、シクロオクチルアミン、シクロデシルアミン、シクロドデシルアミン、１−アザビシクロ［２．２．２］オクタン（キヌクリジン）、１，８−ジアザビシクロ［５．４．０］ウンデカ−７−エン（ＤＢＵ）、１，５−ジアザビシクロ［４．３．０］ノナ−５−エン（ＤＢＮ）、１，５，７−トリアザビシクロ［４．４．０］デカ−５−エン（ＴＢＤ）、７−メチル−１，５，７−トリアザビシクロ［４．４．０］デカ−５−エン（ＭＴＢＤ）、ポリ（メラミン−ｃｏ−ホルムアルデヒド）、テトラメチルエチレンジアミン、ピペリジン、ジュロリジン、フェニルアラニンなどを挙げることができる。イミン系化合物として、イミダゾール、ピリミジン、ポリ（メラミン−ｃｏ−ホルムアルデヒド）メチルアミノ安息香酸などを挙げることができる。アニリン系化合物として、アニリン、ジフェニルアミン、トリフェニルアミンなどを挙げることができる。ニトリル系化合物として、アセトニトリル、アクリロニトリルなどを挙げることができる。
【０１３５】
第一の絶縁層および第二の絶縁層のうち、一方は極性基を有する樹脂を含み、他方は極性基を有する樹脂を含まないことが好ましい。極性基としては、例えば、水酸基、カルボキシ基、カルボニル基、アルデヒド基、アミノ基、イミノ基、ニトロ基、スルホ基、シアノ基、グリシジル基、ハロゲンなどが挙げられる。また、極性基は、これらの基の一部が置換されていてもよい。
【０１３６】
本発明において、極性基を有する樹脂とは、樹脂の繰り返し単位の中に極性基を有する樹脂のことをいう。樹脂の中に複数の繰り返し単位が含まれる場合は、これら複数の繰り返し単位のうちの少なくとも一つの中に極性基が含まれていればよい。
【０１３７】
極性基を有する樹脂を含む第一の絶縁層と、極性基を有する樹脂を含まない第二の絶縁層とは、比誘電率が互いに異なる。それにより、第一の絶縁層および第二の絶縁層とそれぞれ接する各半導体層のしきい値電圧を、互いに異なる程度に変化させることができる。
【０１３８】
第一の絶縁層および第二の絶縁層を構成する絶縁性材料の比誘電率は、以下のように測定することができる。まず、第一の絶縁層および第二の絶縁層の各構成物を判定する。この判定処理は、元素分析、核磁気共鳴分析、赤外分光分析、Ｘ線光電子分光などの各種有機分析手法および無機分析手法を、単独で、または複数組み合わせて用いることにより、行うことができる。この判定処理によって判明した各構成物を誘電体層として用いてコンデンサを作製し、このコンデンサに周波数１ｋＨｚで交流電圧を印加した際の静電容量を測定する。測定した静電容量（Ｃ）、コンデンサの電極面積（Ｓ）および誘電体層の膜厚（ｄ）から、下記式を用いて比誘電率（εｒ）を算出する。ここで、真空の誘電率（ε０）は８．８５４×１０-12として算出する。
Ｃ＝εｒε０Ｓ／ｄ
【０１３９】
第一の絶縁層および第二の絶縁層の膜厚は、一般的には５０ｎｍ以上、１０μｍ以下であり、好ましくは１００ｎｍ以上、３μｍ以下である。第一の絶縁層および第二の絶縁層は、それぞれ、単層からなるものでもよいし、複数層からなるものでもよい。また、第一の絶縁層および第二の絶縁層のそれぞれにおいて、一つの層が複数の絶縁性材料から形成されてもよいし、複数の層が複数の絶縁性材料を積層して形成されてもよい。
【０１４０】
＜メモリアレイの製造方法＞
本発明に係るメモリアレイの製造方法について説明する。本発明に係るメモリアレイの製造方法は、上述した実施形態１に係るメモリアレイ、実施形態２に係るメモリアレイまたは実施形態３に係るメモリアレイを製造するものである。この製造方法は、複数のメモリ素子のうち少なくとも一つのメモリ素子における第一の電極と第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を、少なくとも含むものである。また、この製造方法において、製造対象のメモリアレイに含まれる各メモリ素子を構成する電極や絶縁層、半導体層の形成方法は前述の通りである。これらの形成方法の順序を適宜選択することで、本発明に係るメモリアレイを製造することができる。
【０１４１】
まず、本発明の実施形態１に係るメモリアレイの製造方法の一例を具体的に説明する。図１１は、本発明の実施形態１に係るメモリアレイの製造方法の一例を示す図である。本実施形態１に係るメモリアレイの製造方法には、このメモリアレイを構成する複数のメモリ素子と、少なくとも一本のワード線と、複数のビット線とを形成するための各種工程、例えば、第一の電極配線形成工程と、絶縁層形成工程と、第二の電極配線形成工程と、塗布工程とが含まれる。
【０１４２】
具体的には、図１１に示すように、まず、第一の電極配線形成工程（工程ＳＴ１）が行われる。この工程ＳＴ１では、基板１の上に、少なくとも一本のワード線（例えばワード線１０）と、複数の第三の電極２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図１１に示すワード線１０の他に必要なワード線（例えば図１に示すワード線１１など）がある場合は、必要数のワード線が、所定の方向を長手として互いに離間して並ぶように形成される。第三の電極２は、図１１中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板１の上に形成される。これら複数の第三の電極２は、図１１に示すワード線１０など、少なくとも一本のワード線のうち一本と配線を介して接続される。
【０１４３】
つぎに、図１１に示すように、絶縁層形成工程（工程ＳＴ２）が行われる。この工程ＳＴ２では、基板１の上に、複数の絶縁層３が、複数の第三の電極２に対応して、前述の方法、例えば、印刷法で形成される。これら複数の絶縁層３の各々は、第三の電極２に上側から接するとともに、基板１との間に第三の電極２を挟んで覆う。
【０１４４】
つぎに、図１１に示すように、第二の電極配線形成工程（工程ＳＴ３）が行われる。この工程ＳＴ３では、複数のビット線（例えばビット線１２、１３など）と、複数対の第一の電極５および第二の電極６とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、ビット線１２、１３は、少なくとも一本のワード線（例えばワード線１０）と交差する方向を長手として互いに離間して並ぶように、基板１の上に形成される。図１１に示すビット線１２、１３の他に必要なビット線がある場合は、必要数のビット線が、これらのビット線１２、１３と同様に形成される。第一の電極５および第二の電極６は、図１１中に二対（二つずつ）示されているが、作製予定の複数のメモリ素子と同じ数だけ、絶縁層３の上に各々形成される。複数の第一の電極５の各々は、図１１に示すビット線１２またはビット線１３など、複数のビット線のうち一本と配線を介して接続される。
【０１４５】
つぎに、図１１に示すように、塗布工程（工程ＳＴ４）が行われる。この工程ＳＴ４において対象とする塗布層は、半導体層４である。この工程ＳＴ４では、記録される情報に対応して、基板１上の複数のメモリ素子の中から塗布対象のメモリ素子が選択される。ついで、選択された塗布対象のメモリ素子（図１１ではメモリ素子１４）における第一の電極５と第二の電極６との間の領域に、半導体層４が、塗布法によって形成される。例えば、メモリ素子１４の第一の電極５と第二の電極６との間の領域に、ＣＮＴを含む溶液を塗布し、必要に応じ乾燥させて、半導体層４が形成される。一方、これら複数のメモリ素子のうち、塗布対象に選択されていないメモリ素子（図１１ではメモリ素子１５）には、半導体層４が形成されない。このようにして、基板１上の複数のメモリ素子は、半導体層４の有無によって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。この結果、これら二種類のメモリ素子の任意な配列によって決定する固有情報が記録されたメモリアレイ（例えば図１に示すメモリアレイ２００）を作製することができる。
【０１４６】
工程ＳＴ４における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、電極および配線などのパターン加工性、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。
【０１４７】
つぎに、本発明の実施形態２に係るメモリアレイの製造方法の一例を具体的に説明する。図１２は、本発明の実施形態２に係るメモリアレイの製造方法の一例を示す図である。本実施形態２に係るメモリアレイの製造方法には、このメモリアレイを構成する複数のメモリ素子と、少なくとも一本のワード線と、複数のビット線とを形成するための各種工程、例えば、第一の電極配線形成工程と、絶縁層形成工程と、第二の電極配線形成工程と、塗布工程とが含まれる。
【０１４８】
具体的には、図１２に示すように、まず、第一の電極配線形成工程（工程ＳＴ１１）が行われる。この工程ＳＴ１１では、基板２１の上に、少なくとも一本のワード線（例えばワード線３０）と、複数の第三の電極２２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図１２に示すワード線３０の他に必要なワード線（例えば図４に示すワード線３１など）がある場合は、必要数のワード線が、所定の方向を長手として互いに離間して並ぶように形成される。第三の電極２２は、図１２中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板２１の上に形成される。これら複数の第三の電極２２は、図１２に示すワード線３０など、少なくとも一本のワード線のうち一本と配線を介して接続される。
【０１４９】
つぎに、図１２に示すように、絶縁層形成工程（工程ＳＴ１２）が行われる。この工程ＳＴ１２では、基板２１の上に、複数の絶縁層２３が、複数の第三の電極２２に対応して、前述の方法、例えば、印刷法で形成される。これら複数の絶縁層２３の各々は、第三の電極２２に上側から接するとともに、基板２１との間に第三の電極２２を挟んで覆う。
【０１５０】
つぎに、図１２に示すように、第二の電極配線形成工程（工程ＳＴ１３）が行われる。この工程ＳＴ１３では、複数のビット線（例えばビット線３２、３３など）と、複数対の第一の電極２５および第二の電極２６とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、ビット線３２、３３は、少なくとも一本のワード線（例えばワード線３０）と交差する方向を長手として互いに離間して並ぶように、基板２１の上に形成される。図１２に示すビット線３２、３３の他に必要なビット線がある場合は、必要数のビット線が、これらのビット線３２、３３と同様に形成される。第一の電極２５および第二の電極２６は、図１２中に二対（二つずつ）示されているが、作製予定の複数のメモリ素子と同じ数だけ、絶縁層２３の上に各々形成される。複数の第一の電極２５の各々は、図１２に示すビット線３２またはビット線３３など、複数のビット線のうち一本と配線を介して接続される。
【０１５１】
つぎに、図１２に示すように、塗布工程（工程ＳＴ１４）が行われる。この工程ＳＴ１４において対象とする塗布層は、互いに電気特性が異なる半導体層２４、２７である。この工程ＳＴ１４では、記録される情報に対応して、基板２１上の複数のメモリ素子のそれぞれにおける第一の電極２５と第二の電極２６との間の領域に、半導体層２４または半導体層２７が、塗布法によって形成される。例えば、メモリ素子３５の第一の電極２５と第二の電極２６との間の領域に、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）を含む溶液を塗布し、必要に応じ乾燥させて、半導体層２７が形成される。また、メモリ素子３４の第一の電極２５と第二の電極２６との間の領域に、ＣＮＴを含む溶液を塗布し、必要に応じ乾燥させて、半導体層２４が形成される。このようにして、基板２１上の複数のメモリ素子は、半導体層２４、２７のいずれを有するかによって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。この結果、これら二種類のメモリ素子の任意な配列によって決定する固有情報が記録されたメモリアレイ（例えば図４に示すメモリアレイ３００）を作製することができる。
【０１５２】
工程ＳＴ１４における塗布法は、上述した実施形態１における塗布工程（工程ＳＴ４）の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。
【０１５３】
また、メモリ素子３４およびメモリ素子３５に対して互いに異なる電気特性を与えるための方法としては、半導体層２４、２７を各々形成する各半導体材料を互いに異なるものにする他に、例えば、以下の方法が挙げられる。一つは、半導体層２４を形成する時のＣＮＴ溶液の塗布量を、半導体層２７を形成する時のＣＮＴ溶液の塗布量より増加させ、これにより、半導体層２４の膜厚を半導体層２７の膜厚より厚くする（図５参照）方法である。また別の一つは、半導体層２４および半導体層２７を各々形成するときの各半導体材料の塗布量は一定とするが、半導体層２４を形成する時のＣＮＴ溶液の濃度を、半導体層２７を形成する時のＣＮＴ溶液の濃度よりも濃くする（図７参照）方法である。これらの方法により、「０」および「１」のうちの一方の情報をメモリ素子３４に記録させ、他方の情報をメモリ素子３５に記録させるなどして、互いに異なる情報を記録した二種類のメモリ素子を任意に組み合わせた複数のメモリ素子の配列、すなわちメモリアレイを、同一の工程で作製することができる。ただし、半導体層同士の電気特性を十分に相異させ得る方法であれば、これら以外の方法であってもよい。
【０１５４】
つぎに、本発明の実施形態３に係るメモリアレイの製造方法の一例を具体的に説明する。図１３は、本発明の実施形態３に係るメモリアレイの製造方法の一例を示す図である。本実施形態３に係るメモリアレイの製造方法には、このメモリアレイを構成する複数のメモリ素子と、少なくとも一本のワード線と、複数のビット線とを形成するための各種工程、例えば、第一の電極配線形成工程と、絶縁層形成工程と、第二の電極配線形成工程と、半導体層形成工程と、塗布工程とが含まれる。
【０１５５】
具体的には、図１３に示すように、まず、第一の電極配線形成工程（工程ＳＴ２１）が行われる。この工程ＳＴ２１では、基板４１の上に、少なくとも一本のワード線（例えばワード線５０）と、複数の第三の電極４２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図１３に示すワード線５０の他に必要なワード線（例えば図８に示すワード線５１など）がある場合は、必要数のワード線が、所定の方向を長手として互いに離間して並ぶように形成される。第三の電極４２は、図１３中に二つ示されているが、作製予定の複数のメモリ素子と同じ数だけ、基板４１の上に形成される。これら複数の第三の電極４２は、図１３に示すワード線５０など、少なくとも一本のワード線のうち一本と配線を介して接続される。
【０１５６】
つぎに、図１３に示すように、絶縁層形成工程（工程ＳＴ２２）が行われる。この工程ＳＴ２２では、基板４１の上に、複数の絶縁層４３が、複数の第三の電極４２に対応して、前述の方法、例えば、印刷法で形成される。これら複数の絶縁層４３の各々は、第三の電極４２に上側から接するとともに、基板４１との間に第三の電極４２を挟んで覆う。
【０１５７】
つぎに、図１３に示すように、第二の電極配線形成工程（工程ＳＴ２３）が行われる。この工程ＳＴ２３では、複数のビット線（例えばビット線５２、５３など）と、複数対の第一の電極４５および第二の電極４６とが、前述の方法、例えば、同一の材料を用い、マスクを通して真空蒸着することで、同時に形成される。この際、ビット線５２、５３は、少なくとも一本のワード線（例えばワード線５０）と交差する方向を長手として互いに離間して並ぶように、基板４１の上に形成される。図１３に示すビット線５２、５３の他に必要なビット線がある場合は、必要数のビット線が、これらのビット線５２、５３と同様に形成される。第一の電極４５および第二の電極４６は、図１３中に二対（二つずつ）示されているが、作製予定の複数のメモリ素子と同じ数だけ、絶縁層４３の上に各々形成される。複数の第一の電極４５の各々は、図１３に示すビット線５２またはビット線５３など、複数のビット線のうち一本と配線を介して接続される。
【０１５８】
つぎに、図１３に示すように、半導体層形成工程（工程ＳＴ２４）が行われる。この工程ＳＴ２４では、作製予定の複数のメモリ素子のそれぞれにおける第一の電極４５と第二の電極４６との間の領域に、絶縁層４３と接するように半導体層４４が形成される。例えば、メモリ素子５４の構成要素である第一の電極４５と第二の電極４６との間の領域に、ＣＮＴを含む溶液を塗布し、必要に応じ乾燥させて、絶縁層４３の上面に接する半導体層４４が形成される。これと同様に、メモリ素子５５の構成要素である第一の電極４５と第二の電極４６との間の領域に、半導体層４４が形成される。
【０１５９】
つぎに、図１３に示すように、塗布工程（工程ＳＴ２５）が行われる。この工程ＳＴ２５において対象とする塗布層は、互いに電気特性が異なる第一の絶縁層４８または第二の絶縁層４９である。この工程ＳＴ２５では、記録される情報に対応して、基板４１上の複数のメモリ素子のそれぞれにおける第一の電極４５と第二の電極４６との間の領域に、絶縁層４３とは反対側から半導体層４４と接するように第一の絶縁層４８または第二の絶縁層４９が形成される。例えば、メモリ素子５４に対しては、第一の電極４５と第二の電極４６との間の領域に、半導体層４４を覆うように、第一の絶縁層４８の形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、第一の絶縁層４８が形成される。メモリ素子５５に対しては、第一の電極４５と第二の電極４６との間の領域に、半導体層４４を覆うように、第二の絶縁層４９の形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、第二の絶縁層４９が形成される。このようにして、基板４１上の複数のメモリ素子は、第一の絶縁層４８および第二の絶縁層４９のいずれを有するかによって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。この結果、これら二種類のメモリ素子の任意な配列によって決定する固有情報が記録されたメモリアレイ（例えば図８に示すメモリアレイ５００）を作製することができる。
【０１６０】
工程ＳＴ２５における塗布法は、上述した実施形態１における塗布工程（工程ＳＴ４）の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。
【０１６１】
上述したように、本発明の実施形態１、２に係るメモリアレイを製造する際は、半導体層を形成する前の各工程において、同一基板上に作製予定の全メモリ素子の各構成要素を一括して形成するという、一括プロセスを用いることができる。その上で、半導体層を塗布法により特定のメモリ素子だけに選択的に形成したり、互いに電気特性が異なる二種類の半導体層を、塗布法によりメモリ素子ごとに作り分けたりすることができる。
【０１６２】
また、本発明の実施形態３に係るメモリアレイを製造する際は、半導体層を形成するまでの各工程において、同一基板上に作製予定の全メモリ素子の各構成要素を一括して形成するという、一括プロセスを用いることができる。その上で、互いに構成材料が異なる第一の絶縁層および第二の絶縁層を、塗布法によりメモリ素子ごとに作り分けることができる。
【０１６３】
上述した実施形態１〜３に係るメモリアレイの製造方法のいずれにおいても、塗布法という簡便な方法を用いることで、同一工程で、「０」または「１」のいずれかの情報を記録することが可能なメモリ素子を作り分けることができる。
【０１６４】
このような実施形態１〜３のいずれの製造方法も、それぞれ記録情報の異なる多数のメモリアレイを製造する際に、プロセス面およびコスト面において有利である。それぞれ記録情報の異なる各メモリアレイは、「０」の情報を記録するメモリ素子と「１」の情報を記録するメモリ素子とを任意に組み合わせた配列が相異するものである。メモリアレイごとに、これら二種類のメモリ素子の配列を、相異させるように形成しようとすると、例えば、メモリアレイごとに対応するフォトマスクが必要となるなどの理由により、通常、プロセスやコストが増加する。本発明の実施形態１〜３に係るメモリアレイの製造方法によれば、半導体層や第一の絶縁層および第二の絶縁層などの塗布層の形成対象とするメモリ素子の位置を、マスクを用いず簡易にメモリアレイごとに変化させることができ、これにより、上記二種類のメモリ素子の配列が相異する多種類のメモリアレイを製造することができる。そのため、それぞれ記録情報の異なる多数のメモリアレイを、簡便なプロセス、かつ低コストで製造することが可能となる。
【０１６５】
＜メモリ回路＞
本発明の実施形態１〜３に係るメモリアレイを含有するメモリ回路について説明する。図１４は、本発明に係るメモリアレイを用いたメモリ回路の一構成例を示すブロック図である。図１４に示すように、このメモリ回路１３０は、メモリアレイ１３１と、リングオシレータ回路１３２と、カウンタ回路１３３と、フリップフロップ回路１３４とを有する。メモリアレイ１３１は、本発明に係るメモリアレイであり、例えば、実施形態１〜３に係るメモリアレイ２００、メモリアレイ３００またはメモリアレイ５００などである。
【０１６６】
このメモリ回路１３０において、リングオシレータ回路１３２から発生したクロック信号が、カウンタ回路１３３に入力される。これにより、カウンタ回路１３３からメモリアレイ１３１のビット線（例えば図１に示すビット線１２、１３）およびワード線（例えば図１に示すワード線１０、１１）に対して、選択信号がそれぞれ出力される。このような選択信号の出力により、メモリアレイ１３１内の複数のメモリ素子（例えば図１に示すメモリ素子１４〜１７）の中から、情報の読み出し対象のメモリ素子が所定の順序で順次選択される。これら複数のメモリ素子にそれぞれ記録されている各情報（例えば「０」または「１」などの二値の情報）は、この選択の順序に沿って順次読み出される。この読み出された順に配列される各情報が、メモリアレイ１３１の固有情報としてメモリアレイ１３１からフリップフロップ回路１３４に入力される。フリップフロップ回路１３４は、リングオシレータ回路１３２から入力されたクロック信号と、メモリアレイ１３１から入力された各情報とをもとに、これらの各情報を安定化処理する。安定化処理された各情報は、メモリアレイ１３１の固有情報として、フリップフロップ回路１３４からメモリ回路１３０の外部へ出力される。
【０１６７】
リングオシレータ回路１３２、カウンタ回路１３３、フリップフロップ回路１３４の各回路に含まれるトランジスタは、一般的に使用されるものであればよく、用いられる材料、形状は特に限定されない。また、これらの各回路をそれぞれ電気的に接続する材料も、一般的に使用されうる導電性材料であれば、いかなるものでもよい。これらの各回路の接続方法も、電気的に導通を取ることができれば、いかなる方法でもよく、各回路間の接続部の幅および厚みは任意である。
【０１６８】
＜メモリアレイシート＞
本発明に係るメモリアレイシートについて説明する。本発明に係るメモリアレイシートの一例は、上述した実施形態１〜３に係るメモリアレイのいずれかをシート上に複数組み合わせてなるものである。このメモリアレイシートにおいて、シートは、シート状の基板であり、上述した実施形態１〜３における基板の代わりに用いられる。また、シート上に形成される複数のメモリアレイにぞれぞれ記録される各情報は、互いに異なる。以下、このメモリアレイシートを本発明の実施形態４として説明する。
【０１６９】
（実施形態４）
図１５は、本発明の実施形態４に係るメモリアレイシートの一構成例を示す模式図である。図１５に示すように、本実施形態４に係るメモリアレイシート６５は、シート６０の上に、複数のメモリアレイ、例えば、四つのメモリアレイ６１、メモリアレイ６２、メモリアレイ６３およびメモリアレイ６４を有する。これら四つのメモリアレイ６１〜６４には、それぞれ異なる情報、例えば、メモリアレイごとに固有な情報（固有情報）が記録されている。
【０１７０】
図１５には、説明の簡略化のため、四つのメモリアレイ６１〜６４を有するメモリアレイシート６５が例示されているが、本実施形態４に係るメモリアレイシート６５は、四つのメモリアレイ６１〜６４を有するものに限定されず、二つ以上のメモリアレイを有するものであってもよい。
【０１７１】
本実施形態４におけるメモリアレイ６１〜６４のそれぞれは、例えば、上述した実施形態１〜３に係るメモリアレイ２００、３００、５００（図１、４、８参照）のいずれかと同様の構成を有する。図１６は、本発明の実施形態４に係るメモリアレイシートをさらに詳細に説明する模式図である。図１６では、シート６０の上に形成される四つのメモリアレイ６１〜６４のそれぞれに四つのメモリ素子が含まれるメモリアレイシート６５が例示されている。
【０１７２】
詳細には、図１６に示すように、メモリアレイ６１〜６４は、それぞれ、互いに異なる二値の情報（「０」または「１」など）が記録された二種類のメモリ素子６６、６７からなる四つのメモリ素子の組み合わせを有する。
【０１７３】
本実施形態４の第一例として、メモリ素子６６およびメモリ素子６７は、半導体層の有無により、互いに異なる各情報をそれぞれ記録するものである。すなわち、メモリ素子６６およびメモリ素子６７は、上述した実施形態１における二種類のメモリ素子と同様である。具体的には、メモリ素子６６は、上述した実施形態１において第一の電極５と第二の電極６との間の領域に半導体層４を有するメモリ素子１４（図２、３参照）と同様の構成を有する。メモリ素子６７は、上述した実施形態１において半導体層４を有しないメモリ素子１５（図２、３参照）と同様の構成を有する。
【０１７４】
また、本実施形態４の第二例として、メモリ素子６６およびメモリ素子６７は、半導体層の電気特性の相異により、互いに異なる各情報をそれぞれ記録するものである。すなわち、メモリ素子６６およびメモリ素子６７は、上述した実施形態２における二種類のメモリ素子と同様である。具体的には、メモリ素子６６は、上述した実施形態２において第一の電極２５と第二の電極２６との間の領域に半導体層２４を有するメモリ素子３４（図５〜７参照）と同様の構成を有する。メモリ素子６７は、上述した実施形態２において第一の電極２５と第二の電極２６との間の領域に上記半導体層２４とは電気特性が異なる半導体層２７を有するメモリ素子３５（図５〜７参照）と同様の構成を有する。
【０１７５】
また、本実施形態４の第三例として、メモリ素子６６およびメモリ素子６７は、第一の絶縁層と第二の絶縁層とによる半導体層の電気特性の相異により、互いに異なる各情報をそれぞれ記録するものである。すなわち、メモリ素子６６およびメモリ素子６７は、上述した実施形態３における二種類のメモリ素子と同様である。具体的には、メモリ素子６６は、上述した実施形態３において第一の電極４５と第二の電極４６との間の領域に半導体層４４を覆う第一の絶縁層４８を有するメモリ素子５４（図９Ａ、９Ｂ、１０参照）と同様の構成を有する。メモリ素子６７は、上述した実施形態３において第一の電極４５と第二の電極４６との間の領域に半導体層４４を覆う第二の絶縁層４９を有するメモリ素子５５（図９Ａ、９Ｂ、１０参照）と同様の構成を有する。
【０１７６】
本実施形態４におけるメモリアレイ６１〜６４は、二種類のメモリ素子６６、６７が上述した実施形態１〜３のいずれの場合と同様なものであっても、例えば図１６に示すように、二種類のメモリ素子６６、６７からなる四つのメモリ素子の組み合わせをそれぞれ相異させたものとなっている。したがって、これらのメモリアレイ６１〜６４にそれぞれ記録される各情報は、メモリアレイ同士で互い異なる固有情報である。
【０１７７】
本実施形態４に係るメモリアレイシートは、上述した実施形態１〜３のいずれかと同様な二種類のメモリ素子を組み合わせてなるメモリアレイをシート上に複数配置したものである。したがって、本実施形態４に係るメモリアレイシートは、上述した実施形態１〜３のいずれかの場合と同様の作用効果を奏する。
【０１７８】
（実施形態５）
つぎに、本発明の実施形態５に係るメモリアレイシートについて説明する。本実施形態５に係るメモリアレイシートは、複数の第一の配線と、これら複数の第一の配線と交差する少なくとも一本の第二の配線と、これら複数の第一の配線と少なくとも一本の第二の配線との各交点に対応して設けられる複数のメモリ素子と、を備えるメモリアレイを、シート上に複数組み合わせてなるものである。これら複数のメモリ素子は、第一の配線パターンのメモリ素子と第二の配線パターンのメモリ素子との二種類のメモリ素子からなる。第一の配線パターンは、上述した第一の配線および第二の配線の双方とメモリ素子とが電気的に接続される配線パターンである。第二の配線パターンは、上述した第一の配線および第二の配線のうち少なくとも一方とメモリ素子とが電気的に接続されていない配線パターンである。これら第一の配線パターンおよび第二の配線パターンは、シート上に塗布された導電材料からなる。また、シート上のメモリアレイに記録される情報は、これら二種類のメモリ素子を任意に組み合わせた配列によって決定する。さらには、シート上に形成される複数のメモリアレイにぞれぞれ記録される各情報は、互いに異なる。
【０１７９】
図１７は、本発明の実施形態５に係るメモリアレイシートの概要構成の一例を示す模式図である。図１７に示すように、本実施形態５に係るメモリアレイシート７５は、シート７０の上に、複数のメモリアレイ、例えば四つのメモリアレイ７１、７２、７３、７４を有する。これら四つのメモリアレイには、それぞれ異なる情報（例えばメモリアレイに固有なＩＤ番号などの固有情報）が記録されている。
【０１８０】
図１７には、説明の簡略化のために、四つのメモリアレイ７１、７２、７３、７４を有するメモリアレイシート７５が例示されているが、本実施形態５に係るメモリアレイシート７５は、四つのメモリアレイを有するものに限定されず、二つ以上のメモリアレイを有するものであってもよい。
【０１８１】
図１８は、図１７に示すメモリアレイシートの具体的な一構成例を示す模式図である。本実施形態５に係るメモリアレイシート７５において、第一の配線パターンのメモリ素子は、複数の第一の配線のうち一本と電気的に接続される第一の電極と、半導体層を介して第一の電極と電気的に接続される第二の電極と、少なくとも一本の第二の配線のうち一本と電気的に接続される第三の電極とを有する。一方、第二の配線パターンのメモリ素子は、複数の第一の配線のうち一本と第一の電極との電気的な接続と、第一の電極と第二の電極との電気的な接続と、少なくとも一本の第二の配線のうち一本と第三の電極との電気的な接続との少なくとも一つがなされていないものである。
【０１８２】
図１８に示すように、本実施形態５に係るメモリアレイシート７５は、上記第二の配線の一例であるワード線８０、８１と、上記第一の配線の一例であるビット線８２、８３と、上記複数のメモリ素子の一例であるメモリ素子９０〜１０５と、一つのメモリ素子と一つのワード線とを電気的に接続する接続部１０６〜１０９と、一つのメモリ素子と一つのビット線とを電気的に接続する接続部１１０〜１１９と、をシート７０の上に有する。ワード線８０、８１は、上述した実施形態１〜３におけるワード線と同様である。ビット線８２、８３は、上述した実施形態１〜３におけるビット線と同様である。
【０１８３】
具体的には、図１８に示すように、メモリアレイ７１は、ワード線８０、８１と、ビット線８２、８３と、メモリ素子９０〜９３と、配線などの接続部１０６〜１０９および接続部１１０〜１１３とをシート７０の上に有する。このメモリアレイ７１において、メモリ素子９０は、接続部１０６によってワード線８０と電気的に接続され且つ接続部１１０によってビット線８２と電気的に接続される。メモリ素子９１は、接続部１０７によってワード線８０と電気的に接続され且つ接続部１１１によってビット線８３と電気的に接続される。メモリ素子９２は、接続部１０８によってワード線８１と電気的に接続され且つ接続部１１２によってビット線８２と電気的に接続される。メモリ素子９３は、接続部１０９によってワード線８１と電気的に接続され且つ接続部１１３によってビット線８３と電気的に接続される。すなわち、これらのメモリ素子９０〜９３は、全て、第一の配線および第二の配線の双方とメモリ素子とが電気的に接続される第一の配線パターンのメモリ素子である。これらのメモリ素子９０〜９３には、それぞれ同じ情報（例えば「０」または「１」のいずれか一方の情報）が記録される。
【０１８４】
また、図１８に示すように、メモリアレイ７２は、ワード線８０、８１と、ビット線８２、８３と、メモリ素子９４〜９７と、配線などの接続部１０６〜１０９および接続部１１４、１１５とをシート７０の上に有する。このメモリアレイ７２において、メモリ素子９４は、接続部１０６によってワード線８０と電気的に接続されているが、ビット線８２とは接続されていない。メモリ素子９５は、接続部１０７によってワード線８０と電気的に接続され且つ接続部１１４によってビット線８３と電気的に接続される。メモリ素子９６は、接続部１０８によってワード線８１と電気的に接続され且つ接続部１１５によってビット線８２と電気的に接続される。メモリ素子９７は、接続部１０９によってワード線８１と電気的に接続されているが、ビット線８３とは接続されていない。すなわち、これらのメモリ素子９４〜９７のうち、メモリ素子９５、９６は、上述した第一の配線パターンのメモリ素子である。一方、メモリ素子９４、９７は、第一の配線および第二の配線のうち少なくとも一方とメモリ素子とが電気的に接続されていない第二の配線パターンのメモリ素子である。これらのメモリ素子９４〜９７には、それぞれ、「０」または「１」の情報が記録される。この際、第一の配線パターンのメモリ素子９５、９６にそれぞれ記録される各情報は互いに同じである。第二の配線パターンのメモリ素子９４、９７にそれぞれ記録される各情報は、互いに同じであるとともに上記メモリ素子９５、９６とは相異している。
【０１８５】
また、図１８に示すように、メモリアレイ７３は、ワード線８０、８１と、ビット線８２、８３と、メモリ素子９８〜１０１と、配線などの接続部１０６〜１０９および接続部１１６〜１１８とをシート７０の上に有する。このメモリアレイ７３において、メモリ素子９８は、接続部１０６によってワード線８０と電気的に接続されているが、ビット線８２とは接続されていない。メモリ素子９９は、接続部１０７によってワード線８０と電気的に接続され且つ接続部１１６によってビット線８３と電気的に接続される。メモリ素子１００は、接続部１０８によってワード線８１と電気的に接続され且つ接続部１１７によってビット線８２と電気的に接続される。メモリ素子１０１は、接続部１０９によってワード線８１と電気的に接続され且つ接続部１１８によってビット線８３と電気的に接続される。すなわち、これらのメモリ素子９８〜１０１のうち、メモリ素子９９〜１０１は、上述した第一の配線パターンのメモリ素子である。一方、メモリ素子９８は、上述した第二の配線パターンのメモリ素子である。これらのメモリ素子９８〜１０１には、それぞれ、「０」または「１」の情報が記録される。この際、第一の配線パターンのメモリ素子９９〜１０１にそれぞれ記録される各情報は互いに同じである。第二の配線パターンのメモリ素子９８に記録される情報は、上記メモリ素子９９〜１０１とは相異している。
【０１８６】
また、図１８に示すように、メモリアレイ７４は、ワード線８０、８１と、ビット線８２、８３と、メモリ素子１０２〜１０５と、配線などの接続部１０６〜１０９および接続部１１９とをシート７０の上に有する。このメモリアレイ７４において、メモリ素子１０２は、接続部１０６によってワード線８０と電気的に接続され且つ接続部１１９によってビット線８２と電気的に接続される。メモリ素子１０３は、接続部１０７によってワード線８０と電気的に接続されているが、ビット線８３とは接続されていない。メモリ素子１０４は、接続部１０８によってワード線８１と電気的に接続されているが、ビット線８２とは接続されていない。メモリ素子１０５は、接続部１０９によってワード線８１と電気的に接続されているが、ビット線８３とは接続されていない。すなわち、これらのメモリ素子１０２〜１０５のうち、メモリ素子１０２は、上述した第一の配線パターンのメモリ素子である。一方、メモリ素子１０３〜１０５は、上述した第二の配線パターンのメモリ素子である。これらのメモリ素子１０２〜１０５には、それぞれ、「０」または「１」の情報が記録される。この際、第二の配線パターンのメモリ素子１０３〜１０５にそれぞれ記録される各情報は互いに同じである。第一の配線パターンのメモリ素子１０２に記録される情報は、上記メモリ素子１０３〜１０５とは相異している。
【０１８７】
以上のように、メモリアレイ７１〜７４においては、「０」または「１」の情報が記録された四つのメモリ素子の組み合わせによる配列がそれぞれ相異している。これにより、メモリアレイ７１〜７４には、それぞれ異なる情報、例えば、メモリアレイごとの固有情報が記録される。
【０１８８】
図１９は、図１８に示すメモリアレイシートを構成する二種類のメモリ素子の周辺部を抜粋して示す斜視図である。図１９には、これら二種類のメモリ素子として、第二の配線パターンのメモリ素子９４と第一の配線パターンのメモリ素子９５とが例示されている。ただし、図１８では、ワード線８０が各メモリ素子９４、９５の図面上側（奥側）に示されているが、図１９では、理解を容易にするため、ワード線８０が各メモリ素子９４、９５の手前側に示されている。
【０１８９】
図１９に示すように、メモリ素子９４およびメモリ素子９５は、シート７０の上に形成されている。メモリ素子９４およびメモリ素子９５の双方とも、シート７０の上に、第一の電極８５、第二の電極８６、絶縁層８７および第三の電極８８を有する。第三の電極８８は、絶縁層８７により、第一の電極８５および第二の電極８６と電気的に絶縁されている。第一の電極８５および第二の電極８６は、例えば絶縁層８７の上において、互いに離間した状態で並んでいる。メモリ素子９４およびメモリ素子９５は、それぞれ、第一の電極８５と第二の電極８６との間の領域に半導体層８９を有する。
【０１９０】
また、図１９に示すように、メモリ素子９４およびメモリ素子９５は、第三の電極８８とワード線８０とを電気的に接続する接続部１０６、１０７をそれぞれ有する。これらのメモリ素子９４およびメモリ素子９５のうち、メモリ素子９５は、さらに、第一の電極８５とビット線８３とを電気的に接続する接続部１１４を有する。接続部１１４は、所望の塗布法によって塗布された導電性材料からなる。一方で、メモリ素子９４は、第一の電極８５とビット線８２とを電気的に接続する接続部を有していない。なお、特に図示しないが、各メモリ素子９４、９５における第二の電極８６は、配線を介して基準電位線に接続されている。
【０１９１】
図１９に示す各メモリ素子９４、９５においては、接続部１１４を、メモリ素子９４の第一の電極８５とビット線８２との間、およびメモリ素子９５の第一の電極８５とビット線８３との間に形成するか否かで、各メモリ素子９４、９５にそれぞれ記録される情報、例えば「０」または「１」が決定される。すなわち、各メモリ素子９４、９５は、第一の電極とビット線とを電気的に接続する接続部を有するか否か（上述した第一の配線パターンおよび第二の配線パターンのいずれのメモリ素子であるか）によって、互いに異なる各情報をそれぞれ記録する。このように互いに配線パターンが異なる二種類のメモリ素子同士で記録される情報が相異するのは、各メモリ素子９４、９５の選択時、すなわち、各メモリ素子９４、９５の第三の電極８８に一定の電圧が与えられた際に、接続部１１４を有するメモリ素子９５には電流が流れるが、接続部を有しないメモリ素子９４には電流が流れないからである。
【０１９２】
一方、図１８に示したメモリアレイシート７５を構成する四つのメモリアレイ７１〜７４において、メモリ素子９７、９８、１０３〜１０５は、図１９に示すメモリ素子９４と同じ構造を有している。メモリ素子９０〜９３、９６、９９〜１０２は、図１９に示すメモリ素子９５と同じ構造を有している。
【０１９３】
メモリアレイ７２においては、メモリ素子９５に例示される「第一の電極とビット線とを電気的に接続する接続部を有するメモリ素子（第一の配線パターンのメモリ素子）」とメモリ素子９４に例示される「第一の電極とビット線とを電気的に接続する接続部を有しないメモリ素子（第二の配線パターンのメモリ素子）」との二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定する。この決定した情報は、メモリアレイ７１に固有なＩＤ番号などの固有情報として、メモリアレイ７２に記録することができる。例えば、四つのメモリ素子９４、９５、９６、９７の配列［メモリ素子９４、メモリ素子９５、メモリ素子９６、メモリ素子９７］において、メモリ素子９５、９６が上記接続部を有し且つメモリ素子９４、９７が上記接続部を有しない場合は、［１、０、０、１］または［０、１、１、０］の情報が、メモリアレイ７２に固有情報として記録される。メモリ素子９５が上記接続部を有し且つメモリ素子９４、９６、９７が上記接続部を有しない場合は、［０、１、０、０］または［１、０、１、１］の情報が、メモリアレイ７２に固有情報として記録される。
【０１９４】
本発明の実施形態４、５に係るメモリアレイシートは、同じ固有情報が記録されるメモリアレイが繰り返し配置されたものであってもよいが、図１６、１８に示すように、それぞれ異なる固有情報が記録される複数のメモリアレイを組み合わせてなるものが好ましい。その方が、これら複数のメモリアレイの組み合わせを有するメモリアレイシートを個別のメモリアレイごとに切り分けるだけで、記録させるべき固有情報の多様性に応じたメモリアレイを得ることができるからである。
【０１９５】
本実施形態５では、メモリ素子とビット線とを電気的に接続する接続部が有る第一の配線パターンと、このような接続部が無い第二の配線パターンとのいずれの配線パターンのメモリ素子であるかによって、複数のメモリ素子の各々に二値の情報（例えば「０」または「１」の情報）を記録し、これら複数のメモリ素子を任意に組み合わせた配列によって、メモリアレイに記録される情報を決定する。このため、マスクＲＯＭ方式に比べて簡便な塗布法などのプロセスを用いて低コストで、それぞれ異なる固有情報が記録された複数のメモリアレイをシート上に有するメモリアレイシートを実現することができる。
【０１９６】
なお、上述した実施形態５では、メモリ素子とビット線とが電気的に接続されていない第二の配線パターンを例示したが、本発明は、これに限定されるものではない。上記第二の配線パターンは、ビット線およびワード線のうち少なくとも一方とメモリ素子とが絶縁された状態となる配線パターンであればよく、例えば、メモリ素子における第一の電極、第二の電極および第三の電極のうち少なくとも一つが形成されていない配線パターン（電極パターン）であってもよいし、メモリ素子の第三の電極とワード線とを電気的に接続する接続部が形成されていない配線パターンであってもよい。
【０１９７】
（シート）
本実施形態４、５におけるシート（例えば図１５、１６に示すシート６０または図１７、１８に示すシート７０）は、少なくとも電極系が配置される面が絶縁性であれば、いかなる材質のものでもよい。このようなシートとしては、例えば、シリコンウエハ、ガラス、サファイア、アルミナ焼結体などの無機材料のもの、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ＰＶＰ、ポリエステル、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリエチレン、ポリフェニレンスルフィド、ポリパラキシレンなどの有機材料のものが好適に用いられる。
【０１９８】
また、シートは、上記のものに限らず、例えば、シリコンウエハ上にＰＶＰ膜を形成したものや、ポリエチレンテレフタレート上にポリシロキサン膜を形成したものなど、複数の材料が積層されたものであってもよい。
【０１９９】
これらの中でも、フィルムシートを用いることでロールｔｏロール方式などにより、同一のシート上に多数のメモリアレイを製造できるという観点から、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ＰＶＰ、ポリエステル、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリエチレン、ポリフェニレンスルフィド、ポリパラキシレンなどの有機材料からなる群より選ばれる一種類以上の材料を含有することが好ましい。
【０２００】
＜メモリアレイシートの製造方法＞
本発明に係るメモリアレイシートの製造方法について説明する。本発明に係るメモリアレイシートの製造方法は、上述した実施形態４に係るメモリアレイシートまたは実施形態５に係るメモリアレイシートを製造するものである。上述した実施形態４に係るメモリアレイシートを製造する場合の製造方法は、複数のメモリ素子のうち少なくとも一つのメモリ素子における第一の電極と第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を、少なくとも含むものである。上述した実施形態５に係るメモリアレイシートを製造する場合の製造方法は、複数のメモリ素子に含まれるメモリ素子ごとに、第一の配線および第二の配線の双方とメモリ素子とが電気的に接続される第一の配線パターン、または、第一の配線および第二の配線のうち少なくとも一方とメモリ素子とが電気的に接続されていない第二の配線パターンを、塗布法によって形成する塗布工程、を少なくとも含むものである。
【０２０１】
まず、本発明の実施形態４に係るメモリアレイシートの製造方法の第一例を具体的に説明する。図２０Ａは、本発明の実施形態４に係るメモリアレイシートの製造方法の第一例における前半工程を例示する図である。図２０Ｂは、本発明の実施形態４に係るメモリアレイシートの製造方法の第一例における後半工程を例示する図である。この第一例としてのメモリアレイシートの製造方法は、上述した実施形態１に係るメモリアレイを同一シート上に複数有するメモリアレイシートを製造するものである。この製造方法には、これら複数のメモリアレイを形成するための各種工程、例えば、第一の電極配線形成工程と、絶縁層形成工程と、第二の電極配線形成工程と、塗布工程とが含まれる。
【０２０２】
具体的には、図２０Ａに示すように、まず、第一の電極配線形成工程（工程ＳＴ３１）が行われる。この工程ＳＴ３１では、シート６０の上に、少なくとも一本のワード線（例えばワード線１０、１１）と、複数の第三の電極２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図２０Ａに示すワード線１０、１１の他に必要なワード線がある場合は、必要数のワード線が、所定の方向を長手として互いに離間して並ぶように形成される。第三の電極２は、作製予定の複数のメモリ素子と同じ数だけ、シート６０の上に形成される。また、これらのワード線１０、１１および第三の電極２は、マスクを通して真空蒸着する過程で、配線を介して電気的に接続するように形成される。このようなワード線１０、１１および第三の電極２の形成は、図２０Ａに示すように、シート６０における複数の領域６１ａ〜６４ａのそれぞれについて行われる。これら複数の領域６１ａ〜６４ａは、それぞれ、上述した実施形態４におけるメモリアレイ６１〜６４が形成される領域である。
【０２０３】
つぎに、図２０Ａに示すように、絶縁層形成工程（工程ＳＴ３２）が行われる。この工程ＳＴ３２では、シート６０の上に、複数の絶縁層３が、複数の第三の電極２に対応して、前述の方法、例えば、印刷法で形成される。これら複数の絶縁層３の各々は、第三の電極２に上側から接するとともに、シート６０との間に第三の電極２を挟んで覆う。このような絶縁層３の形成は、図２０Ａに示すように、複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２０４】
つぎに、図２０Ｂに示すように、第二の電極配線形成工程（工程ＳＴ３３）が行われる。この工程ＳＴ３３では、複数のビット線（例えばビット線１２、１３など）と、複数対の第一の電極５および第二の電極６とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、ビット線１２、１３は、ワード線１０、１１と交差する方向を長手として互いに離間して並ぶように、シート６０の上に形成される。図２０Ｂに示すビット線１２、１３の他に必要なビット線がある場合は、必要数のビット線が、これらのビット線１２、１３と同様に形成される。第一の電極５および第二の電極６は、作製予定の複数のメモリ素子と同じ数だけ、絶縁層３の上に各々形成される。これらのビット線１２、１３と第一の電極５とは、マスクを通して真空蒸着する過程で、配線を介して電気的に接続するように形成される。このようなビット線１２、１３、第一の電極５および第二の電極６の形成は、図２０Ｂに示すように、複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２０５】
つぎに、図２０Ｂに示すように、塗布工程（工程ＳＴ３４）が行われる。この工程ＳＴ３４において対象とする塗布層は、半導体層４である。この工程ＳＴ３４では、記録される情報に対応して、シート６０上の複数のメモリ素子の中から塗布対象のメモリ素子が選択される。ついで、選択された塗布対象のメモリ素子（図２０Ｂではメモリ素子１４）における第一の電極５と第二の電極６との間の領域に、半導体層４が、塗布法によって形成される。例えば、メモリ素子１４の第一の電極５と第二の電極６との間の領域に、ＣＮＴを含む溶液を塗布し、必要に応じ乾燥させて、半導体層４が形成される。一方、これら複数のメモリ素子のうち、塗布対象に選択されていないメモリ素子（図１１ではメモリ素子１５）には、半導体層４が形成されない。
【０２０６】
このようにして、シート６０上の複数のメモリ素子は、半導体層４の有無によって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。これにより、シート６０の上に、メモリアレイ６１、６２、６３、６４が形成される。このとき、半導体層４を有するメモリ素子１４と、半導体層４を有しないメモリ素子１５との配列は、メモリアレイ６１、６２、６３、６４においてそれぞれ相異させる。このようなメモリ素子１４、１５の任意な配列によって、メモリアレイ６１、６２、６３、６４の各固有情報が決定する。この結果、これらのメモリアレイ６１、６２、６３、６４のそれぞれに、互いに異なる情報が上記固有情報として記録されるとともに、これらのメモリアレイ６１、６２、６３、６４を有するメモリアレイシート６５を作製することができる。
【０２０７】
工程ＳＴ３４における塗布法は、特に限定されるものではないが、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましい。中でも、電極および配線などのパターン加工性、原料使用効率の観点から、塗布法としてインクジェット法がより好ましい。
【０２０８】
つぎに、本発明の実施形態４に係るメモリアレイシートの製造方法の第二例を具体的に説明する。図２１Ａは、本発明の実施形態４に係るメモリアレイシートの製造方法の第二例における前半工程を例示する図である。図２１Ｂは、本発明の実施形態４に係るメモリアレイシートの製造方法の第二例における後半工程を例示する図である。この第二例としてのメモリアレイシートの製造方法は、上述した実施形態２に係るメモリアレイを同一シート上に複数有するメモリアレイシートを製造するものである。この製造方法には、これら複数のメモリアレイを形成するための各種工程、例えば、第一の電極配線形成工程と、絶縁層形成工程と、第二の電極配線形成工程と、塗布工程とが含まれる。
【０２０９】
具体的には、図２１Ａに示すように、まず、第一の電極配線形成工程（工程ＳＴ４１）が行われる。この工程ＳＴ４１では、シート６０の上に、少なくとも一本のワード線（例えばワード線３０、３１）と、複数の第三の電極２２とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、図２１Ａに示すワード線３０、３１の他に必要なワード線がある場合は、必要数のワード線が、所定の方向を長手として互いに離間して並ぶように形成される。第三の電極２２は、作製予定の複数のメモリ素子と同じ数だけ、シート６０の上に形成される。また、これらのワード線３０、３１および第三の電極２２は、マスクを通して真空蒸着する過程で、配線を介して電気的に接続するように形成される。このようなワード線３０、３１および第三の電極２２の形成は、図２１Ａに示すように、シート６０における複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２１０】
つぎに、図２１Ａに示すように、絶縁層形成工程（工程ＳＴ４２）が行われる。この工程ＳＴ４２では、シート６０の上に、複数の絶縁層２３が、複数の第三の電極２２に対応して、前述の方法、例えば、印刷法で形成される。これら複数の絶縁層２３の各々は、第三の電極２２に上側から接するとともに、シート６０との間に第三の電極２２を挟んで覆う。このような絶縁層２３の形成は、図２１Ａに示すように、複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２１１】
つぎに、図２１Ｂに示すように、第二の電極配線形成工程（工程ＳＴ４３）が行われる。この工程ＳＴ４３では、複数のビット線（例えばビット線３２、３３など）と、複数対の第一の電極２５および第二の電極２６とが、前述の方法、例えば、マスクを通して真空蒸着することで、同時に形成される。この際、ビット線３２、３３は、ワード線３０、３１と交差する方向を長手として互いに離間して並ぶように、シート６０の上に形成される。図２１Ｂに示すビット線３２、３３の他に必要なビット線がある場合は、必要数のビット線が、これらのビット線３２、３３と同様に形成される。第一の電極２５および第二の電極２６は、作製予定の複数のメモリ素子と同じ数だけ、絶縁層２３の上に各々形成される。これらのビット線３２、３３と第一の電極２５とは、マスクを通して真空蒸着する過程で、配線を介して電気的に接続するように形成される。このようなビット線３２、３３、第一の電極２５および第二の電極２６の形成は、図２１Ｂに示すように、複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２１２】
つぎに、図２１Ｂに示すように、塗布工程（工程ＳＴ４４）が行われる。この工程ＳＴ４４において対象とする塗布層は、互いに電気特性が異なる半導体層２４、２７である。この工程ＳＴ４４では、記録される情報に対応して、シート６０上の複数のメモリ素子のそれぞれにおける第一の電極２５と第二の電極２６との間の領域に、半導体層２４または半導体層２７が、塗布法によって形成される。例えば、メモリ素子３４の第一の電極２５と第二の電極２６との間の領域に、ＣＮＴを含む溶液を塗布し、必要に応じ乾燥させて、半導体層２４が形成される。また、メモリ素子３５の第一の電極２５と第二の電極２６との間の領域に、Ｐ３ＨＴを含む溶液を塗布し、必要に応じ乾燥させて、半導体層２７が形成される。
【０２１３】
このようにして、シート６０上の複数のメモリ素子は、半導体層２４、２７のいずれを有するかによって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。これにより、シート６０の上に、メモリアレイ６１、６２、６３、６４が形成される。このとき、半導体層２４を有するメモリ素子３４と、半導体層２７を有するメモリ素子３５との配列は、メモリアレイ６１、６２、６３、６４においてそれぞれ相異させる。このようなメモリ素子３４、３５の任意な配列によって、メモリアレイ６１、６２、６３、６４の各固有情報が決定する。この結果、これらのメモリアレイ６１、６２、６３、６４のそれぞれに、互いに異なる情報が上記固有情報として記録されるとともに、これらのメモリアレイ６１、６２、６３、６４を有するメモリアレイシート６５を作製することができる。
【０２１４】
工程ＳＴ４４における塗布法は、上述した第一例の製造方法における塗布工程（工程ＳＴ３４）の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。
【０２１５】
つぎに、本発明の実施形態４に係るメモリアレイシートの製造方法の第三例を具体的に説明する。図２２Ａは、本発明の実施形態４に係るメモリアレイシートの製造方法の第三例における前半工程を例示する図である。図２２Ｂは、本発明の実施形態４に係るメモリアレイシートの製造方法の第三例における後半工程を例示する図である。図２２Ｃは、本発明の実施形態４に係るメモリアレイシートの製造方法の第三例における塗布工程を例示する図である。この第三例としてのメモリアレイシートの製造方法は、上述した実施形態３に係るメモリアレイを同一シート上に複数有するメモリアレイシートを製造するものである。この製造方法には、これら複数のメモリアレイを形成するための各種工程、例えば、第一の電極配線形成工程と、絶縁層形成工程と、第二の電極配線形成工程と、半導体層形成工程と、塗布工程とが含まれる。
【０２１６】
具体的には、図２２Ａに示すように、まず、第一の電極配線形成工程（工程ＳＴ５１）が行われる。この工程ＳＴ５１では、シート６０の上に、少なくとも一本のワード線（例えばワード線５０、５１）と、複数の第三の電極４２とが、前述の方法、例えば、銀粒子の分散液を塗布し、必要に応じて乾燥、焼結させて、同時に形成される。この際、図２２Ａに示すワード線５０、５１の他に必要なワード線がある場合は、必要数のワード線が、所定の方向を長手として互いに離間して並ぶように形成される。第三の電極４２は、作製予定の複数のメモリ素子と同じ数だけ、シート６０の上に形成される。また、これらのワード線５０、５１および第三の電極４２は、銀粒子の分散液の塗布過程で、配線を介して電気的に接続するように形成される。このようなワード線５０、５１および第三の電極４２の形成は、図２２Ａに示すように、シート６０における複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２１７】
つぎに、図２２Ａに示すように、絶縁層形成工程（工程ＳＴ５２）が行われる。この工程ＳＴ５２では、シート６０の上に、複数の絶縁層４３が、複数の第三の電極４２に対応して、前述の方法、例えば、印刷法で形成される。これら複数の絶縁層４３の各々は、第三の電極４２に上側から接するとともに、シート６０との間に第三の電極４２を挟んで覆う。このような絶縁層４３の形成は、図２２Ａに示すように、複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２１８】
つぎに、図２２Ｂに示すように、第二の電極配線形成工程（工程ＳＴ５３）が行われる。この工程ＳＴ５３では、複数のビット線（例えばビット線５２、５３など）と、複数対の第一の電極４５および第二の電極４６とが、前述の方法、例えば、同一の材料を用い、銀粒子の分散液を塗布し、必要に応じて乾燥、焼結させて、同時に形成される。この際、ビット線５２、５３は、ワード線５０、５１と交差する方向を長手として互いに離間して並ぶように、シート６０の上に形成される。図２２Ｂに示すビット線５２、５３の他に必要なビット線がある場合は、必要数のビット線が、これらのビット線５２、５３と同様に形成される。第一の電極４５および第二の電極４６は、作製予定の複数のメモリ素子と同じ数だけ、絶縁層４３の上に各々形成される。これらのビット線５２、５３と第一の電極４５とは、銀粒子の分散液の塗布過程で、配線を介して電気的に接続するように形成される。このようなビット線５２、５３、第一の電極４５および第二の電極４６の形成は、図２２Ｂに示すように、複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２１９】
つぎに、図２２Ｂに示すように、半導体層形成工程（工程ＳＴ５４）が行われる。この工程ＳＴ５４では、作製予定の複数のメモリ素子のそれぞれにおける第一の電極４５と第二の電極４６との間の領域に、絶縁層４３と接するように半導体層４４が形成される。例えば、メモリ素子５４（図２２Ｃ参照）の構成要素である第一の電極４５と第二の電極４６との間の領域に、ＣＮＴを含む溶液を塗布し、必要に応じ乾燥させて、絶縁層４３の上面に接する半導体層４４が形成される。これと同様に、メモリ素子５５（図２２Ｃ参照）の構成要素である第一の電極４５と第二の電極４６との間の領域に、半導体層４４が形成される。このような半導体層４４の形成は、図２２Ｂに示すように、複数の領域６１ａ〜６４ａのそれぞれについて行われる。
【０２２０】
つぎに、図２２Ｃに示すように、塗布工程（工程ＳＴ５５）が行われる。この工程ＳＴ５５において対象とする塗布層は、互いに電気特性が異なる第一の絶縁層４８または第二の絶縁層４９である。この工程ＳＴ５５では、記録される情報に対応して、シート６０上の複数のメモリ素子のそれぞれにおける第一の電極４５と第二の電極４６との間の領域に、絶縁層４３とは反対側から半導体層４４と接するように第一の絶縁層４８または第二の絶縁層４９が形成される。例えば、メモリ素子５４に対しては、第一の電極４５と第二の電極４６との間の領域に、半導体層４４を覆うように、第一の絶縁層４８の形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、第一の絶縁層４８が形成される。メモリ素子５５に対しては、第一の電極４５と第二の電極４６との間の領域に、半導体層４４を覆うように、第二の絶縁層４９の形成のための絶縁性材料を含む溶液を塗布し、必要に応じ乾燥させて、第二の絶縁層４９が形成される。
【０２２１】
このようにして、シート６０上の複数のメモリ素子は、第一の絶縁層４８および第二の絶縁層４９のいずれを有するかによって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。これにより、シート６０の上に、メモリアレイ６１、６２、６３、６４が形成される。このとき、第一の絶縁層４８を有するメモリ素子５４と、第二の絶縁層４９を有するメモリ素子５５との配列は、メモリアレイ６１、６２、６３、６４においてそれぞれ相異させる。このようなメモリ素子５４、５５の任意な配列によって、メモリアレイ６１、６２、６３、６４の各固有情報が決定する。この結果、これらのメモリアレイ６１、６２、６３、６４のそれぞれに、互いに異なる情報が上記固有情報として記録されるとともに、これらのメモリアレイ６１、６２、６３、６４を有するメモリアレイシート６５を作製することができる。
【０２２２】
工程ＳＴ５５における塗布法は、上述した第一例の製造方法における塗布工程（工程ＳＴ３４）の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。
【０２２３】
つぎに、本発明の実施形態５に係るメモリアレイシートの製造方法を具体的に説明する。図２３Ａは、本発明の実施形態５に係るメモリアレイシートの製造方法における前半工程を例示する図である。図２３Ｂは、本発明の実施形態５に係るメモリアレイシートの製造方法における後半工程を例示する図である。図２３Ｃは、本発明の実施形態５に係るメモリアレイシートの製造方法における塗布工程を例示する図である。本実施形態５に係るメモリアレイシートの製造方法には、このメモリアレイシートを構成する複数のメモリアレイを形成するための各種工程、例えば、第一の電極配線形成工程と、絶縁層形成工程と、第二の電極配線形成工程と、半導体層形成工程と、塗布工程とが含まれる。
【０２２４】
具体的には、図２３Ａに示すように、まず、第一の電極配線形成工程（工程ＳＴ６１）が行われる。この工程ＳＴ６１では、シート７０の上に、少なくとも一本のワード線（例えばワード線８０、８１）と、複数の第三の電極８８と、これらのワード線８０、８１と第三の電極８８とをそれぞれ電気的に接続する接続部１０６〜１０９とが、前述の方法、例えば、銀粒子の分散液を塗布し、必要に応じて乾燥、焼結させて、同時に形成される。この際、図２３Ａに示すワード線８０、８１の他に必要なワード線がある場合は、必要数のワード線が、所定の方向を長手として互いに離間して並ぶように形成される。第三の電極８８は、作製予定の複数のメモリ素子と同じ数だけ、シート７０の上に形成される。このようなワード線８０、８１、第三の電極８８および接続部１０６〜１０９の形成は、図２３Ａに示すように、シート７０における複数の領域７１ａ〜７４ａのそれぞれについて行われる。これら複数の領域７１ａ〜７４ａは、それぞれ、上述した実施形態５におけるメモリアレイ７１〜７４が形成される領域である。
【０２２５】
つぎに、図２３Ａに示すように、絶縁層形成工程（工程ＳＴ６２）が行われる。この工程ＳＴ６２では、シート７０の上に、複数の絶縁層８７が、複数の第三の電極８８に対応して、前述の方法、例えば、印刷法で形成される。これら複数の絶縁層８７の各々は、第三の電極８８に上側から接するとともに、シート７０との間に第三の電極８８を挟んで覆う。このような絶縁層８７の形成は、図２３Ａに示すように、複数の領域７１ａ〜７４ａのそれぞれについて行われる。
【０２２６】
つぎに、図２３Ｂに示すように、第二の電極配線形成工程（工程ＳＴ６３）が行われる。この工程ＳＴ６３では、複数のビット線（例えばビット線８２、８３など）と、複数対の第一の電極８５および第二の電極８６とが、前述の方法、例えば、銀粒子の分散液を塗布し、必要に応じて乾燥、焼結させて、同時に形成される。この際、ビット線８２、８３は、ワード線８０、８１と交差する方向を長手として互いに離間して並ぶように、シート７０の上に形成される。図２３Ｂに示すビット線８２、８３の他に必要なビット線がある場合は、必要数のビット線が、これらのビット線８２、８３と同様に形成される。第一の電極８５および第二の電極８６は、作製予定の複数のメモリ素子と同じ数だけ、絶縁層８７の上に各々形成される。このようなビット線８２、８３、第一の電極８５および第二の電極８６の形成は、図２３Ｂに示すように、複数の領域７１ａ〜７４ａのそれぞれについて行われる。
【０２２７】
つぎに、図２３Ｂに示すように、半導体層形成工程（工程ＳＴ６４）が行われる。この工程ＳＴ６４では、作製予定の複数のメモリ素子のそれぞれにおける第一の電極８５と第二の電極８６との間の領域に、絶縁層８７と接するように半導体層８９が形成される。例えば、メモリ素子９０（図２３Ｃ参照）の構成要素である第一の電極８５と第二の電極８６との間の領域に、ＣＮＴを含む溶液を塗布し、必要に応じ乾燥させて、絶縁層８７の上面に接する半導体層８９が形成される。これと同様に、メモリ素子９１〜１０５（図２３Ｃ参照）のそれぞれの構成要素である第一の電極８５と第二の電極８６との間の領域にも、半導体層８９が形成される。このような半導体層８９の形成は、図２３Ｂに示すように、複数の領域７１ａ〜７４ａのそれぞれについて行われる。
【０２２８】
つぎに、図２３Ｃに示すように、塗布工程（工程ＳＴ６５）が行われる。この工程ＳＴ６５では、シート７０上のメモリ素子９０〜１０５の各ごとに、ビット線およびワード線の双方とメモリ素子とが電気的に接続される第一の配線パターン、または、ビット線およびワード線のうち少なくとも一方とメモリ素子とが電気的に接続されていない第二の配線パターンが、塗布法によって形成される。例えば、記録される情報に対応してメモリ素子９０〜１０５の中から選択されたメモリ素子９０〜９３、９５、９６、９９〜１０２のそれぞれにおける第一の電極とビット線との間の領域に、銀粒子の分散液を塗布し、必要に応じて乾燥、焼結させて、接続部１１０〜１１９が形成される。この場合、接続部１１０〜１１９がそれぞれ形成されたメモリ素子９０〜９３、９５、９６、９９〜１０２は、第一の配線パターンのメモリ素子となる。接続部１１０〜１１９が形成されなかったメモリ素子９４、９７、９８、１０３〜１０５は、第二の配線パターンのメモリ素子となる。
【０２２９】
このようにして、シート７０上の複数のメモリ素子は、第一の配線パターンおよび第二の配線パターンのいずれを有するかによって電気特性が互いに異なる（すなわち、記録される情報が互いに異なる）二種類のメモリ素子に作り分けられる。これにより、シート７０の上に、メモリアレイ７１、７２、７３、７４が形成される。このとき、ビット線と第一の電極とを電気的に接続する接続部を有する第一の配線パターンのメモリ素子と、ビット線と第一の電極とを電気的に接続する接続部を有しない第二の配線パターンのメモリ素子との配列は、メモリアレイ７１、７２、７３、７４においてそれぞれ相異させる。このような二種類のメモリ素子の任意な配列によって、メモリアレイ７１、７２、７３、７４の各固有情報が決定する。この結果、これらのメモリアレイ７１、７２、７３、７４のそれぞれに、互いに異なる情報が上記固有情報として記録されるとともに、これらのメモリアレイ７１、７２、７３、７４を有するメモリアレイシート７５を作製することができる。
【０２３０】
工程ＳＴ６５における塗布法は、上述した第一例の製造方法における塗布工程（工程ＳＴ３４）の場合と同様に、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることが好ましく、これらの中でも、インクジェット法がより好ましい。
【０２３１】
上述した実施形態５に係るメモリアレイシートの製造方法では、ビット線と第一の電極とを電気的に接続する接続部を有する第一の配線パターンと、ビット線と第一の電極とを電気的に接続する接続部を有しない第二の配線パターンとを、塗布法によって作り分けていたが、本発明は、これに限定されるものではない。例えば、第二の配線パターンは、ビット線と第一の電極との電気的な接続、第一の電極と第二の電極との電気的な接続、およびワード線と第三の電極との電気的な接続のうち少なくとも一つがなされていない配線パターンとし、塗布法により、メモリ素子ごとに上記接続部または各種電極を形成するか否かを選択するなどして、上記第二の配線パターンと、「ビット線と電気的に接続される第一の電極と、半導体層を介して第一の電極と電気的に接続される第二の電極と、ワード線と電気的に接続される第三の電極とを含む」第一の配線パターンとを作り分けてもよい。
【０２３２】
上述したように、本発明の実施形態１、２に係るメモリアレイを有するメモリアレイシートを製造する際は、半導体層を形成する前の工程の各工程において、同一シート上に作製予定の全メモリ素子の各構成要素を一括して形成するという、一括プロセスを用いることができる。その上で、半導体層を塗布法により特定のメモリ素子だけに選択的に形成したり、互いに電気特性が異なる二種類の半導体層を、塗布法によりメモリ素子ごとに作り分けたりすることができる。
【０２３３】
また、本発明の実施形態３に係るメモリアレイを有するメモリアレイシートを製造する際は、半導体層を形成するまでの各工程において、同一シート上に作製予定の全メモリ素子の各構成要素を一括して形成するという、一括プロセスを用いることができる。その上で、互いに構成材料が異なる第一の絶縁層および第二の絶縁層を、塗布法によりメモリ素子ごとに作り分けることができる。
【０２３４】
また、本発明の実施形態５に係るメモリアレイシートを製造する際は、半導体層を形成するまでの各工程において、同一シート上に作製予定の全メモリ素子の各構成要素を一括して形成するという、一括プロセスを用いることができる。その上で、ビット線などの配線とメモリ素子とを電気的に接続する接続部を、塗布法によってメモリ素子ごとに作り分けることができる。
【０２３５】
上述したメモリアレイシートの製造方法のいずれにおいても、塗布法という簡便な方法を用いることで、同一工程で、「０」または「１」のいずれかの情報を記録することが可能なメモリ素子を作り分けることができる。
【０２３６】
このようなメモリアレイシートのいずれの製造方法も、同一のシート上に、それぞれ記録された固有情報の異なる多数のメモリアレイを製造する際に、プロセス面およびコスト面において有利である。それぞれ記録情報の異なる各メモリアレイは、「０」の情報を記録するメモリ素子と「１」の情報を記録するメモリ素子とを任意に組み合わせた配列が相異するものである。メモリアレイごとに、これら二種類のメモリ素子の配列を、相異させるように形成しようとすると、通常、プロセスやコストが増加する。例えば、それぞれ記録情報の異なる多数のメモリアレイを製造する場合、各メモリアレイに対し、記録する情報に対応したフォトマスクを用意する必要があり、フォトマスクのサイズは有限であるため、マスクサイズに応じて、製造できるメモリアレイの数は制限される。そのため、同一のシート上に、それぞれ記録された固有情報の異なるメモリアレイをさらに製造しようとした場合、その固有情報に対応した別のフォトマスクを用意する必要がある。本発明の実施形態４、５に係るメモリアレイシートの製造方法によれば、半導体層や第一の絶縁層および第二の絶縁層などの塗布層、あるいは接続部などの配線パターンの形成対象とするメモリ素子の位置を、マスクを用いず簡易にメモリアレイごとに変化させることができ、これにより、上記二種類のメモリ素子の配列が相異する多種類のメモリアレイを製造することができる。そのため、それぞれ記録情報の異なる多数のメモリアレイが同一シート上に形成されたメモリアレイシートを、簡便なプロセス、かつ低コストで製造することが可能となる。また、このようなメモリアレイシートをメモリアレイごとに切り分けることにより、これら多数のメモリアレイを簡易に得ることができる。
【０２３７】
＜無線通信装置＞
本発明に係るメモリアレイを含有する無線通信装置について説明する。この無線通信装置は、例えば、ＲＦＩＤタグのように、リーダ／ライタに搭載されたアンテナから送信される無線信号（搬送波）を受信することで、電気通信を行う装置である。
【０２３８】
無線通信装置の一例としてのＲＦＩＤタグの具体的な動作は、例えば、以下の通りである。リーダ／ライタに搭載されたアンテナから送信された無線信号を、ＲＦＩＤタグのアンテナが受信する。受信された無線信号は、ＲＦＩＤタグの整流回路により直流電流に変換される。この直流電流に基づいて、ＲＦＩＤタグが起電する。つぎに、起電されたＲＦＩＤタグは、リーダ／ライタからの無線信号をもとにコマンドを取得し、このコマンドに応じた動作を行う。その後、ＲＦＩＤタグは、このコマンドに応じた結果の回答を、自身のアンテナからリーダ／ライタのアンテナへの無線信号として送信する。なお、コマンドに応じた動作は、少なくとも、公知の復調回路、制御回路、変調回路で行われる。
【０２３９】
本発明に係る無線通信装置は、上述したメモリアレイを有するメモリ回路と、トランジスタと、アンテナとを、少なくとも有する。トランジスタは、整流回路およびロジック回路における構成要素である。ロジック回路には、少なくとも、復調回路と、制御回路と、変調回路とが含まれる。
【０２４０】
図２４は、本発明に係るメモリアレイを用いた無線通信装置の一構成例を示すブロック図である。図２４に示すように、この無線通信装置１２０は、メモリ回路１２１と、アンテナ１２２と、電源生成部１２３と、復調回路１２４と、変調回路１２５と、制御回路１２６とを備える。メモリ回路１２１は、図１４に示したメモリ回路１３０に例示されるように、ＩＤ番号などの固有情報が読み出し可能に記録されたメモリアレイを用いて構成される。このメモリ回路１２１に用いられるメモリアレイは、上述した実施形態１〜３に係るメモリアレイ、または、上述した実施形態４、５に係るメモリアレイシートから切り分けられてなるメモリアレイである。アンテナ１２２は、リーダ／ライタなどの外部装置との間で無線信号を送受信するものである。電源生成部１２３は、無線通信装置１２０における整流回路として機能するものである。復調回路１２４、変調回路１２５および制御回路１２６は、無線通信装置１２０におけるロジック回路を構成する回路である。これらの各回路およびアンテナ１２２は、図２４に示すように、それぞれ配線を介して電気的に接続されている。
【０２４１】
このような無線通信装置１２０において、アンテナ１２２は、外部装置から送信された無線信号（変調波信号）を受信する。電源生成部１２３は、アンテナ１２２で受信された変調波信号を直流電流に変換する整流を行い、これによって得られた直流電流（電源）を無線通信装置１２０の各構成部に供給する。復調回路１２４は、この変調波信号を復調し、これによって得られた電気信号（コマンド）を制御回路１２６に送信する。メモリ回路１２１は、メモリアレイに記録された固有情報をデータとして保持している。制御回路１２６は、復調回路１２４から受信した電気信号をもとに入手したコマンドに基づき、メモリ回路１２１からデータを読み出し、この読み出したデータを変調回路１２５に送信する。変調回路１２５は、制御回路１２６から受信したデータを変調し、これによって生成した変調波信号をアンテナ１２２に送信する。アンテナ１２２は、この変調回路１２５からの変調波信号を、上記データを含む無線信号として外部装置に送信する。
【０２４２】
無線通信装置１２０は、上述した実施形態１〜３に係るメモリアレイまたは実施形態４、５に係るメモリアレイシートから切り分けられてなるメモリアレイを用いてメモリ回路１２１が構成されるので、簡便なプロセスを用いて低コストで製造され且つ他のメモリアレイと異なる固有情報が記録されたメモリアレイを備えることができる。
【０２４３】
無線通信装置１２０において、入力端子、出力端子、アンテナ１２２、各回路に含まれるトランジスタは一般的に使用されるものであればよく、これらに用いられる材料、これらの形状は特に限定されない。また、これらをそれぞれ電気的に接続する配線などの材料も、一般的に使用されうる導電性材料であれば、いかなるものでもよい。これらの接続方法も、電気的に導通を取ることができれば、いかなる方法でもよく、接続のための配線や電極などの幅、厚みは任意である。
【実施例】
【０２４４】
以下、本発明を実施例に基づいてさらに具体的に説明する。なお、本発明は下記の実施例に限定されるものではない。【０２４５】
（半導体溶液の作製）
半導体溶液の作製では、まず、Ｐ３ＨＴ（アルドリッチ社製、ポリ（３−ヘキシルチオフェン））を２．０ｍｇ含有するクロロホルム溶液（１０ｍｌ）に、ＣＮＴ（ＣＮＩ社製、単層ＣＮＴ、純度９５％）を１．０ｍｇ加え、氷冷しながら、超音波ホモジナイザー（東京理化器械株式会社製、ＶＣＸ−５００）を用いて出力２０％で４時間超音波撹拌した。これにより、ＣＮＴ分散液Ａ１１（溶媒に対するＣＮＴ複合体濃度が０．９６ｇ／ｌのもの）を得た。【０２４６】
つぎに、メンブレンフィルター（孔径１０μｍ、直径２５ｍｍ、ミリポア社製オムニポアメンブレン）を用いて、上記ＣＮＴ分散液Ａ１１の濾過を行い、長さ１０μｍ以上のＣＮＴ複合体を除去した。これによって得られた濾液に、ｏ−ＤＣＢ（和光純薬工業株式会社製）を５ｍｌ加えた後、ロータリーエバポレーターを用いて、低沸点溶媒であるクロロホルムを留去し、これにより、溶媒をｏ−ＤＣＢで置換して、ＣＮＴ分散液Ｂ１１を得た。ＣＮＴ分散液Ｂ１１（１ｍｌ）に、ｏ−ＤＣＢを３ｍｌ加え、これにより、半導体溶液Ａ１（溶媒に対するＣＮＴ複合体濃度が０．０３ｇ／ｌのもの）を得た。【０２４７】
（組成物の作製例１）
組成物の作製例１では、絶縁層溶液Ａ２を作製した。具体的には、まず、メチルトリメトキシシラン（６１．２９ｇ（０．４５モル））、２−（３，４−エポキシシクロヘキシル）エチルトリメトキシシラン（１２．３１ｇ（０．０５モル））、およびフェニルトリメトキシシラン（９９．１５ｇ（０．５モル））を、２０３．３６ｇのプロピレングリコールモノブチルエーテル（沸点１７０℃）に溶解した。これに、水（５４．９０ｇ）およびリン酸（０．８６４ｇ）を、撹拌しながら加えた。これによって得られた溶液をバス温１０５℃で２時間加熱し、内温を９０℃まで上げて、主として副生するメタノールからなる成分を留出させた。ついで、バス温１３０℃で２時間加熱し、内温を１１８℃まで上げて、主として水とプロピレングリコールモノブチルエーテルとからなる成分を留出させた。その後、室温まで冷却し、固形分濃度２６．０重量％のポリシロキサン溶液Ａ３を得た。得られたポリシロキサン溶液Ａ３中のポリシロキサンの重量平均分子量は、６０００であった。【０２４８】
つぎに、得られたポリシロキサン溶液Ａ３を１０ｇはかり取り、これに、プロピレングリコールモノエチルエーテルアセテート（以下、ＰＧＭＥＡという）を５４．４ｇ混合して、室温にて２時間撹拌した。このようにして、絶縁層溶液Ａ２を得た。【０２４９】
（組成物の作製例２）
組成物の作製例２では、絶縁層溶液Ｂ２を作製した。具体的には、ポリシロキサン溶液Ａ３を１０ｇはかり取り、これに、所定のアルミニウム有機化合物（アルミニウムビス（エチルアセトアセテート）モノ（２，４−ペンタンジオナト）、川研ファインケミカル株式会社製、商品名“アルミキレートＤ”）（０．１３ｇ）と、プロピレングリコールモノエチルエーテルアセテート（以下、「ＰＧＭＥＡ」という）（５４．４ｇ）とを混合して、室温にて２時間撹拌した。この結果、絶縁層溶液Ｂ２を得た。本溶液中の上記ポリマーの含有量は、上記所定のアルミニウム有機化合物（アルミキレートＤ）の１００重量部に対して２０００重量部であった。この絶縁層溶液Ｂ２を大気中、室温で保存したところ、１ヶ月たっても析出物は観察されず安定であった。【０２５０】
（合成例１）
合成例１では、有機成分としての化合物Ｐ１を合成した。この合成例１において、エチルアクリレート（以下、「ＥＡ」という）と、メタクリル酸２−エチルヘキシル（以下、「２−ＥＨＭＡ」という）と、スチレン（以下、「Ｓｔ」という）と、グリシジルメタクリレート（以下、「ＧＭＡ」という）と、アクリル酸（以下、「ＡＡ」という）との共重合比率（重量基準）は、２０：４０：２０：５：１５である。【０２５１】
具体的には、まず、窒素雰囲気の反応容器中に、１５０ｇのジエチレングリコールモノエチルエーテルアセテート（以下、「ＤＭＥＡ」という）を仕込み、オイルバスを用いて８０℃まで昇温した。これに、２０ｇのＥＡ、４０ｇの２−ＥＨＭＡ、２０ｇのＳｔ、１５ｇのＡＡ、０．８ｇの２，２’−アゾビスイソブチロニトリルおよび１０ｇのＤＭＥＡからなる混合物を、１時間かけて滴下した。滴下終了後、さらに６時間重合反応を行った。その後、１ｇのハイドロキノンモノメチルエーテルを添加して、重合反応を停止した。引き続き、５ｇのＧＭＡ、１ｇのトリエチルベンジルアンモニウムクロライドおよび１０ｇのＤＭＥＡからなる混合物を、０．５時間かけて滴下した。滴下終了後、さらに２時間付加反応を行った。これによって得られた反応溶液をメタノールで精製することで未反応不純物を除去し、さらに２４時間真空乾燥した。この結果、化合物Ｐ１を得た。【０２５２】
（合成例２）
合成例２では、有機成分としての化合物Ｐ２を合成した。この合成例２において、２官能エポキシアクリレートモノマー（エポキシエステル３００２Ａ、共栄社化学株式会社製）と、２官能エポキシアクリレートモノマー（エポキシエステル７０ＰＡ、共栄社化学株式会社製）と、ＧＭＡと、Ｓｔと、ＡＡとの共重合比率（重量基準）は、２０：４０：５：２０：１５である。【０２５３】
具体的には、まず、窒素雰囲気の反応容器中に、１５０ｇのＤＭＥＡを仕込み、オイルバスを用いて８０℃まで昇温した。これに、２０ｇのエポキシエステル３００２Ａ、４０ｇのエポキシエステル７０ＰＡ、２０ｇのＳｔ、１５ｇのＡＡ、０．８ｇの２，２’−アゾビスイソブチロニトリルおよび１０ｇのＤＭＥＡからなる混合物を、１時間かけて滴下した。滴下終了後、さらに６時間重合反応を行った。その後、１ｇのハイドロキノンモノメチルエーテルを添加して、重合反応を停止した。引き続き、５ｇのＧＭＡ、１ｇのトリエチルベンジルアンモニウムクロライドおよび１０ｇのＤＭＥＡからなる混合物を、０．５時間かけて滴下した。滴下終了後、さらに２時間付加反応を行った。これによって得られた反応溶液をメタノールで精製することで未反応不純物を除去し、さらに２４時間真空乾燥した。この結果、化合物Ｐ２を得た。【０２５４】
（合成例３）
合成例３では、有機成分としての化合物Ｐ３を合成した。化合物Ｐ３は、合成例２における化合物Ｐ２のウレタン変性化合物である。【０２５５】
具体的には、まず、窒素雰囲気の反応容器中に、１００ｇのＤＭＥＡを仕込み、オイルバスを用いて８０℃まで昇温した。これに、１０ｇの化合物Ｐ２（感光性成分）、３．５ｇのｎ−ヘキシルイソシアネートおよび１０ｇのＤＭＥＡからなる混合物を、１時間かけて滴下した。滴下終了後、さらに３時間反応を行った。これによって得られた反応溶液をメタノールで精製することで未反応不純物を除去し、さらに２４時間真空乾燥した。この結果、ウレタン結合を有する化合物Ｐ３を得た。【０２５６】
（調製例１）
調整例１では、導電ペーストＡ４を調製した。具体的には、まず、１００ｍｌのクリーンボトルに、化合物Ｐ１を１６ｇ、化合物Ｐ３を４ｇ、光重合開始剤ＯＸＥ−０１（ＢＡＳＦジャパン株式会社製）を４ｇ、酸発生剤ＳＩ−１１０（三新化学工業株式会社製）を０．６ｇ、γ−ブチロラクトン（三菱ガス化学株式会社製）を１０ｇいれ、自転−公転真空ミキサー“あわとり練太郎”（登録商標）（ＡＲＥ−３１０、株式会社シンキー製）で混合した。これにより、感光性樹脂溶液４６．６ｇ（固形分７８．５重量％）を得た。ついで、この得られた感光性樹脂溶液（８．０ｇ）と平均粒子径０．２μｍのＡｇ粒子（４２．０ｇ）とを混ぜ合わせ、３本ローラー（商品名“ＥＸＡＫＴ  Ｍ−５０”、ＥＸＡＫＴ社製）を用いて混練した。この結果、５０ｇの導電ペーストＡ４を得た。【０２５７】
（実施例１）
実施例１では、本発明の実施形態１に係るメモリアレイ（図１〜３参照）を作製した。具体的には、まず、ガラス製の基板１（膜厚０．７ｍｍ）上に、抵抗加熱法により、マスクを通してクロムを５ｎｍおよび金を５０ｎｍ真空蒸着し、これにより、メモリ素子１４、１５、１６、１７の第三の電極２、ワード線１０およびワード線１１を形成した。つぎに、絶縁層溶液Ａ２を、上記基板１上にスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、大気雰囲気下、１２０℃で３分間熱処理し、窒素雰囲気下１５０℃で１２０分間熱処理することによって、膜厚０．５μｍの絶縁層３を形成した。つぎに、抵抗加熱法により、金を膜厚５０ｎｍになるように真空蒸着し、その上にフォトレジスト（商品名“ＬＣ１００−１０ｃＰ”、ローム・アンド・ハース株式会社製）をスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分間加熱乾燥した。【０２５８】
ついで、上記のように作製したフォトレジスト膜を、パラレルライトマスクアライナー（キヤノン株式会社製、ＰＬＡ−５０１Ｆ）を用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業株式会社製、ＡＤ−２０００）を用いて、２．３８重量％の水酸化テトラメチルアンモニウム水溶液（商品名“ＥＬＭ−Ｄ”、三菱ガス化学株式会社製）で７０秒間シャワー現像し、続いて水で３０秒間洗浄した。その後、エッチング処理液（商品名“ＡＵＲＵＭ−３０２”、関東化学株式会社製）で５分間エッチング処理した後、水で３０秒間洗浄した。ついで、剥離液（商品名“ＡＺリムーバ１００”、ＡＺエレクトロニックマテリアルズ株式会社製）に５分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することで第一の電極５、第二の電極６、ビット線１２、およびビット線１３を形成した。【０２５９】
これら第一の電極５および第二の電極６の幅は１００μｍとし、これらの電極間の距離は１０μｍとした。上記のように電極が形成された基板１上において、メモリ素子１４、１７に、１００ｐｌの半導体溶液Ａ１をインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによって半導体層４を形成した。このようにして、実施例１のメモリアレイを得た。【０２６０】
つぎに、実施例１のメモリアレイを構成するメモリ素子における第一の電極と第二の電極との間の電気特性を測定した。具体的には、この電気特性として、メモリ素子における第三の電極の電圧（Ｖｇ）を変えたときの、第一の電極と第二の電極との間における電流（Ｉｄ）および電圧（Ｖｓｄ）を測定した。この測定には半導体特性評価システム４２００−ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、Ｖｇ＝−３Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値を求めた。【０２６１】
実施例１のメモリアレイのメモリ素子１４〜１７におけるＩｄの値（電流値）は、後述する表１に示す。表１を参照して分かるように、実施例１における、半導体層４を有するメモリ素子１４およびメモリ素子１７と、半導体層４を有していないメモリ素子１５およびメモリ素子１６とにおいて、第一の電極と第二の電極との間を流れるＩｄに十分な差があった。この結果から、実施例１について、メモリ素子１４およびメモリ素子１７と、メモリ素子１５およびメモリ素子１６との間で、互いに異なる情報が記録されていることを確認することができた。【０２６２】
（実施例２）
実施例２では、上述した実施例１におけるガラス製の基板１の代わりに膜厚５０μｍのＰＥＴフィルムを用い、このＰＥＴフィルム製の基板上に、導電ペーストＡ４をスクリーン印刷で塗布し、乾燥オーブンで１００℃、１０分間プリベークを行った。その後、露光装置（商品名“ＰＥＭ−８Ｍ”、ユニオン光学株式会社製）を用いて露光した後、０．５％のＮａ2ＣＯ3溶液で３０秒間浸漬現像し、超純水でリンス後、乾燥オーブンで１４０℃、３０分間キュアを行った。これにより、メモリ素子１４、１５、１６、１７の第三の電極２、ワード線１０およびワード線１１を形成した。【０２６３】
つぎに、絶縁層溶液Ａ２を、上記ＰＥＴフィルム製の基板上にスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、大気雰囲気下、１２０℃で３分間熱処理し、窒素雰囲気下１５０℃で１２０分間熱処理することによって、膜厚０．５μｍの絶縁層３を形成した。【０２６４】
つぎに、上記ＰＥＴフィルム製の基板上に導電ペーストＡ４をスクリーン印刷で塗布し、乾燥オーブンで１００℃、１０分間プリベークを行った。その後、露光装置“ＰＥＭ−８Ｍ”を用いて露光した後、０．５％のＮａ2ＣＯ3溶液で３０秒間浸漬現像し、超純水でリンス後、乾燥オーブンで１４０℃、３０分間キュアを行った。これにより、第一の電極５、第二の電極６、ビット線１２、およびビット線１３を形成した。【０２６５】
上記のように電極が形成された基板上において、メモリ素子１４、１７に、１００ｐｌの半導体溶液Ａ１をインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによって半導体層４を形成た。このようにして、実施例２のメモリアレイを得た。この実施例２のメモリアレイにおける各メモリ素子の第一の電極および第二の電極の幅および間隔は、実施例１と同様である。【０２６６】
つぎに、実施例２のメモリアレイを構成するメモリ素子における第一の電極と第二の電極との間の電気特性を測定した。具体的には、この電気特性として、メモリ素子における第三の電極の電圧（Ｖｇ）を変えたときの、第一の電極と第二の電極との間における電流（Ｉｄ）および電圧（Ｖｓｄ）を測定した。この測定には半導体特性評価システム４２００−ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、Ｖｇ＝−３Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値を求めた。【０２６７】
実施例２のメモリアレイのメモリ素子１４〜１７におけるＩｄの値（電流値）は、表１に示す。表１を参照して分かるように、実施例２における、半導体層４を有するメモリ素子１４およびメモリ素子１７と、半導体層４を有していないメモリ素子１５およびメモリ素子１６とにおいて、第一の電極と第二の電極との間を流れるＩｄに十分な差があった。この結果から、実施例２について、メモリ素子１４およびメモリ素子１７と、メモリ素子１５およびメモリ素子１６との間で、互いに異なる情報が記録されていることを確認することができた。【０２６８】
（実施例３）
実施例３では、本発明の実施形態２に係るメモリアレイ（図４〜６参照）を作製した。具体的には、まず、ガラス製の基板２１（膜厚０．７ｍｍ）上に、抵抗加熱法により、マスクを通してクロムを５ｎｍおよび金を５０ｎｍ真空蒸着し、これにより、メモリ素子３４、３５、３６、３７の第三の電極２２およびワード線３０、３１を形成した。つぎに、絶縁層溶液Ａ２を、上記基板２１上にスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、大気雰囲気下、１２０℃で３分間熱処理し、窒素雰囲気下、１５０℃で１２０分間熱処理することによって、膜厚０．５μｍの絶縁層２３を形成した。つぎに、抵抗加熱法により、金を膜厚５０ｎｍになるように真空蒸着し、その上にフォトレジスト（商品名“ＬＣ１００−１０ｃＰ”、ローム・アンド・ハース株式会社製）をスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分間加熱乾燥した。【０２６９】
ついで、上記のように作製したフォトレジスト膜を、パラレルライトマスクアライナー（キヤノン株式会社製、ＰＬＡ−５０１Ｆ）を用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業株式会社製、ＡＤ−２０００）を用いて、２．３８重量％の水酸化テトラメチルアンモニウム水溶液（商品名“ＥＬＭ−Ｄ”、三菱ガス化学株式会社製）で７０秒間シャワー現像し、続いて水で３０秒間洗浄した。その後、エッチング処理液（商品名“ＡＵＲＵＭ−３０２”、関東化学株式会社製）で５分間エッチング処理した後、水で３０秒間洗浄した。ついで、剥離液（商品名“ＡＺリムーバ１００”、ＡＺエレクトロニックマテリアルズ株式会社製）に５分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することで第一の電極２５、第二の電極２６、ビット線３２、およびビット線３３を形成した。【０２７０】
これら第一の電極２５および第二の電極２６の幅は１００μｍとし、これらの電極間の距離は１０μｍとした。上記のように電極が形成された基板２１上において、メモリ素子３４、３７に、１００ｐｌの半導体溶液Ａ１をインクジェット法で塗布し且つメモリ素子３５、３６に２０ｐｌの半導体溶液Ａ１をインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによって半導体層２４および半導体層２７を形成した。このようにして、実施例３のメモリアレイを得た。【０２７１】
つぎに、実施例３のメモリアレイを構成するメモリ素子における第一の電極と第二の電極との間の電気特性を測定した。具体的には、この電気特性として、メモリ素子における第三の電極の電圧（Ｖｇ）を変えたときの、第一の電極と第二の電極との間における電流（Ｉｄ）および電圧（Ｖｓｄ）を測定した。この測定には半導体特性評価システム４２００−ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、Ｖｇ＝−３Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値を求めた。【０２７２】
実施例３のメモリアレイのメモリ素子３４〜３７におけるＩｄの値（電流値）は、後述する表２に示す。表２を参照して分かるように、実施例３における、半導体層２４を有するメモリ素子３４およびメモリ素子３７と、半導体層２７を有するメモリ素子３５およびメモリ素子３６とにおいて、第一の電極と第二の電極との間を流れるＩｄに十分な差があった。この結果から、実施例３について、メモリ素子３４およびメモリ素子３７と、メモリ素子３５およびメモリ素子３６との間で、互いに異なる情報が記録されていることを確認することができた。【０２７３】
（実施例４）
実施例４では、本発明の実施形態３に係るメモリアレイ（図８〜１０参照）を作製した。具体的には、まず、ガラス製の基板４１（膜厚０．７ｍｍ）上に、抵抗加熱法により、マスクを通してクロムを５ｎｍおよび金を５０ｎｍ真空蒸着し、これにより、メモリ素子５４、５５、５６、５７の第三の電極４２およびワード線５０、５１を形成した。つぎに、絶縁層溶液Ｂ２を、上記基板４１上にスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、大気雰囲気下、１２０℃で３分間熱処理し、窒素雰囲気下、１５０℃で１２０分間熱処理することによって、膜厚０．５μｍの絶縁層４３を形成した。つぎに、抵抗加熱法により、金を膜厚５０ｎｍになるように真空蒸着し、その上にフォトレジスト（商品名“ＬＣ１００−１０ｃＰ”、ローム・アンド・ハース株式会社製）をスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、１００℃で１０分間加熱乾燥した。【０２７４】
ついで、上記のように作製したフォトレジスト膜を、パラレルライトマスクアライナー（キヤノン株式会社製、ＰＬＡ−５０１Ｆ）を用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業株式会社製、ＡＤ−２０００）を用いて、２．３８重量％の水酸化テトラメチルアンモニウム水溶液（商品名“ＥＬＭ−Ｄ”、三菱ガス化学株式会社製）で７０秒間シャワー現像し、続いて水で３０秒間洗浄した。その後、エッチング処理液（商品名“ＡＵＲＵＭ−３０２”、関東化学株式会社製）で５分間エッチング処理した後、水で３０秒間洗浄した。ついで、剥離液（商品名“ＡＺリムーバ１００”、ＡＺエレクトロニックマテリアルズ株式会社製）に５分間浸漬してレジストを剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥することで第一の電極４５、第二の電極４６、ビット線５２、およびビット線５３を形成した。【０２７５】
これら第一の電極４５および第二の電極４６の幅は１００μｍとし、これらの電極間の距離は１０μｍとした。上記のように電極が形成された基板４１上において、メモリ素子５４、５５、５６、５７に、１００ｐｌの半導体溶液Ａ１をインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによって半導体層４４を形成した。【０２７６】
つぎに、ポリビニルアルコール（ＰＶＡ、ナカライテスク株式会社製）を２重量％となるように水に溶解し、これを、メモリ素子５４およびメモリ素子５７の各半導体層４４上に、半導体層４４を覆うようにインクジェット法で１５０ｐｌ塗布した。また、ポリスチレンを５重量％となるようにメチルエチルケトン（以下、「ＭＥＫ」という）に溶解し、これを、メモリ素子５５およびメモリ素子５６の各半導体層４４上に、半導体層４４を覆うようにインクジェット法で１５０ｐｌ塗布した。その後、これらの塗布液を、窒素気流下、１００℃、１０分間熱処理することによって、メモリ素子５４およびメモリ素子５７の各半導体層４４上に第一の絶縁層４８を形成し、且つ、メモリ素子５５およびメモリ素子５６の各半導体層４４上に第二の絶縁層４９を形成した。このようにして、実施例４のメモリアレイを得た。【０２７７】
つぎに、実施例４のメモリアレイを構成するメモリ素子における第一の電極と第二の電極との間の電気特性を測定した。具体的には、この電気特性として、メモリ素子における第三の電極の電圧（Ｖｇ）を変えたときの、第一の電極と第二の電極との間における電流（Ｉｄ）および電圧（Ｖｓｄ）を測定した。この測定には半導体特性評価システム４２００−ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、Ｖｇ＝−３Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値を求めた。【０２７８】
実施例４のメモリアレイのメモリ素子５４〜５７におけるＩｄの値（電流値）は、後述する表３に示す。表３を参照して分かるように、実施例４における、第一の絶縁層４８を有するメモリ素子５４およびメモリ素子５７と、第二の絶縁層４９を有するメモリ素子５５およびメモリ素子５６とにおいて、第一の電極と第二の電極との間を流れるＩｄに十分な差があった。この結果から、実施例４について、メモリ素子５４およびメモリ素子５７と、メモリ素子５５およびメモリ素子５６との間で、互いに異なる情報が記録されていることを確認することができた。【０２７９】
（実施例５〜１３）
実施例５〜１３では、表３に示す条件で、上述した実施例４と同様にしてメモリアレイを作製した。得られた各メモリアレイのメモリ素子について、上述した実施例４と同様に、Ｖｇ＝−３Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値を求めた。得られた結果は、表３に示す。【０２８０】
なお、表３には、第一の絶縁層４８および第二の絶縁層４９にそれぞれ用いた材料が、略称で示されている。これらの略称で示される材料は、以下の通りである。【０２８１】
「ＰＶＡ」は、ポリビニルアルコール（ナカライテスク株式会社製）を２重量％となるように水に溶解したものである。「ＰＶＰ」は、ポリビニルフェノール（アルドリッチ社製）を５重量％となるように１−ブタノールに溶解したものである。「ＰＭＦ」は、ポリ（メラミン−ｃｏ−ホルムアルデヒド）（アルドリッチ社製、固形分濃度８４重量％、１−ブタノール溶液）を５重量％となるように１−ブタノールに溶解したものである。「ＣＹＥＰ」は、シアノエチルプルラン（信越化学工業株式会社製）を５重量％となるようにＭＥＫに溶解したものである。「Ｐ（ＶＤＦ−ＴｒＦＥ）」は、ポリ（フッ化ビニリデン−トリフルオロエチレン）（Ｓｏｌｖａｙ社製、Ｓｏｌｖｅｎｅ・２５０）を５重量％となるようにＰＧＭＥＡに溶解したものである。「ポリシロキサン溶液Ａ３」は、ポリシロキサン溶液Ａ３を３重量％となるようにＰＧＭＥＡに溶解したものである。「ポリスチレン＋ＤＢＵ」は、ポリスチレンを５重量％となるように且つ１，８−ジアザビシクロ［５．４．０］ウンデカ−７−エン（ＤＢＵ、東京化成工業株式会社製、一級）を０．５重量％となるように、ＭＥＫに溶解したものである。「ポリスチレン＋ＤＢＮ」は、ポリスチレンを５重量％となるように且つ１，５−ジアザビシクロ［４．３．０］ノナ−５−エン（ＤＢＮ、東京化成工業株式会社製、一級）を０．５重量％となるように、ＭＥＫに溶解したものである。【０２８２】
実施例５〜１３のそれぞれのメモリ素子５４〜５７における上記Ｉｄの値は、表３に示す。表３を参照して分かるように、実施例５〜１３のそれぞれにおける、第一の絶縁層４８を有するメモリ素子５４およびメモリ素子５７と、第二の絶縁層４９を有するメモリ素子５５およびメモリ素子５６とにおいて、第一の電極と第二の電極との間を流れるＩｄに十分な差があった。この結果から、実施例５〜１３のそれぞれについて、メモリ素子５４およびメモリ素子５７と、メモリ素子５５およびメモリ素子５６との間で、互いに異なる情報が記録されていることを確認することができた。【０２８３】
（実施例１４）
実施例１４では、本発明の実施形態４におけるメモリ素子６６、６７（図１６参照）を、上述した実施形態１におけるメモリ素子１４、１５（図２参照）と同様の構成でそれぞれ作製し、実施形態４の第一例におけるメモリアレイ６１〜６４を有するメモリアレイシートを作製した。【０２８４】
具体的には、まず、ポリイミド製のシート６０（膜厚０．０２ｍｍ）上に、導電ペーストＡ４をスリットダイコート法で塗布し、乾燥オーブンで１００℃、１０分間プリベークを行った。その後、露光装置（商品名“ＰＥＭ−８Ｍ”、ユニオン光学株式会社製）を用いて露光した後、０．５％のＫＯＨ溶液で６０秒間浸漬現像し、超純水でリンス後、乾燥オーブンで２００℃、３０分間キュアを行った。これにより、メモリ素子６６、６７の第三の電極２、ワード線１０およびワード線１１を形成した。【０２８５】
つぎに、絶縁層溶液Ａ２を、上記シート６０上にスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、大気雰囲気下１２０℃で３分間熱処理し、窒素雰囲気下１５０℃で１２０分間熱処理することによって、膜厚０．５μｍの絶縁層３を形成した。つぎに、導電ペーストＡ４を、上記シート６０上にスリットダイコート法で塗布し、乾燥オーブンで１００℃、１０分間プリベークを行った。その後、露光装置（商品名“ＰＥＭ−８Ｍ”、ユニオン光学株式会社製）を用いて露光した後、０．５％のＫＯＨ溶液で６０秒間浸漬現像し、超純水でリンス後、乾燥オーブンで２００℃、３０分間キュアを行った。これにより、第一の電極５、第二の電極６、ビット線１２およびビット線１３を形成した。【０２８６】
これら第一の電極５および第二の電極６の幅は１００μｍとし、これらの電極間の距離は１０μｍとした。上記のように第一の電極５および第二の電極６が形成されたシート６０上において、メモリ素子６６に、１００ｐｌの半導体溶液Ａ１をインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによって半導体層４を形成した。このようにして、実施例１４のメモリアレイシートを得た。【０２８７】
つぎに、実施例１４のメモリアレイシート内のメモリ素子における第一の電極と第二の電極との間の電気特性を測定した。具体的には、この電気特性として、メモリ素子における第三の電極の電圧（Ｖｇ）を変えたときの、第一の電極と第二の電極との間における電流（Ｉｄ）および電圧（Ｖｓｄ）を測定した。この測定には半導体特性評価システム４２００−ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、Ｖｇ＝−３Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値（電流値）を求めた。【０２８８】
実施例１４において、半導体層４を有するメモリ素子６６では、μＡオーダーのＩｄの値が観測された。一方、半導体層４を有さないメモリ素子６７では、Ｉｄの値が観測されなかった。この結果から、メモリ素子６６およびメモリ素子６７が「１」または「０」などの互いに異なる情報をそれぞれ記録していることを確認することができた。さらには、メモリアレイ６１〜６４において、メモリ素子６６およびメモリ素子６７の配列パターンがそれぞれ異なるため、これらのメモリアレイ６１〜６４が異なる固有情報をそれぞれ記録していることを確認することができた。【０２８９】
（実施例１５）
実施例１５では、本発明の実施形態５におけるメモリ素子９０〜１０５（図１８参照）を、図１９に示すメモリ素子９４、９５と同様の構成でそれぞれ作製し、実施形態５におけるメモリアレイ７１〜７４を有するメモリアレイシートを作製した。【０２９０】
具体的には、まず、ポリイミド製のシート７０（膜厚０．０２ｍｍ）上に、導電ペーストＡ４をスリットダイコート法で塗布し、乾燥オーブンで１００℃、１０分間プリベークを行った。その後、露光装置（商品名“ＰＥＭ−８Ｍ”、ユニオン光学株式会社製）を用いて露光した後、０．５％のＫＯＨ溶液で６０秒間浸漬現像し、超純水でリンス後、乾燥オーブンで２００℃、３０分間キュアを行った。これにより、メモリ素子９０〜１０５の第三の電極８８、ワード線８０、ワード線８１、および接続部１０６〜１０９を形成した。【０２９１】
つぎに、絶縁層溶液Ａ２を、上記シート７０上にスピンコート法で塗布（１０００ｒｐｍ×２０秒）し、大気雰囲気下１２０℃で３分間熱処理し、窒素雰囲気下１５０℃で１２０分間熱処理することによって、膜厚０．５μｍの絶縁層８７を形成した。つぎに、導電ペーストＡ４を、上記シート７０上にスリットダイコート法で塗布し、乾燥オーブンで１００℃、１０分間プリベークを行った。その後、露光装置（商品名“ＰＥＭ−８Ｍ”、ユニオン光学株式会社製）を用いて露光した後、０．５％のＫＯＨ溶液で６０秒間浸漬現像し、超純水でリンス後、乾燥オーブンで２００℃、３０分間キュアを行った。これにより、第一の電極８５、第二の電極８６、ビット線８２およびビット線８３を形成した。【０２９２】
これら第一の電極８５および第二の電極８６の幅は１００μｍとし、これらの電極間の距離は１０μｍとした。上記のように第一の電極８５および第二の電極８６が形成されたシート７０上において、１００ｐｌの半導体溶液Ａ１をインクジェット法で塗布し、ホットプレート上で窒素気流下、１５０℃で３０分間の熱処理を行うことによって半導体層８９を形成した。つぎに、第一の電極８５および第二の電極８６が形成されたシート７０上において、メモリ素子９０〜９３、９５、９６、９９〜１０２にのみ、３０ｐｌの導電ペーストＡ４をインクジェット法で塗布し、乾燥オーブンで１００℃、１０分間プリベークを行った後、さらに乾燥オーブンで２００℃、３０分間キュアを行うことで接続部１１０〜１１９を形成した。このようにして、実施例１５のメモリアレイシートを得た。【０２９３】
つぎに、実施例１５のメモリアレイシート内のメモリ素子における第一の電極と第二の電極との間の電気特性を測定した。具体的には、この電気特性として、メモリ素子における第三の電極の電圧（Ｖｇ）を変えたときの、第一の電極と第二の電極との間における電流（Ｉｄ）および電圧（Ｖｓｄ）を測定した。この測定には半導体特性評価システム４２００−ＳＣＳ型（ケースレーインスツルメンツ株式会社製）を用い、大気中で測定した。これにより、Ｖｇ＝−３Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値（電流値）を求めた。【０２９４】
実施例１５において、接続部１１０〜１１９を有する、つまり第一の配線パターンを有するメモリ素子９０〜９３、９５、９６、９９〜１０２では、μＡオーダーのＩｄの値が観測された。一方、第一の電極８５とビット線８２またはビット線８３とを電気的に接続する接続部を有さない、つまり第二の配線パターンを有するメモリ素子９４、９７、９８、１０３〜１０５では、Ｉｄの値が観測されなかった。この結果から、第一の配線パターンのメモリ素子および第二の配線パターンのメモリ素子が「１」または「０」などの互いに異なる情報をそれぞれ記録していることを確認することができた。さらには、メモリアレイ７１〜７４において、第一の配線パターンのメモリ素子および第二の配線パターンのメモリ素子の配列パターンがそれぞれ異なるため、これらのメモリアレイ７１〜７４が異なる固有情報をそれぞれ記録していることを確認することができた。【０２９５】
【表１】
2017212972.tif 000003
【０２９６】
【表２】
2017212972.tif 000004
【０２９７】
【表３】
2017212972.tif 000005
【産業上の利用可能性】
【０２９８】
以上のように、本発明に係るメモリアレイ、メモリアレイの製造方法、メモリアレイシート、メモリアレイシートの製造方法および無線通信装置は、簡便なプロセスを用いて低コストで製造可能であって、製造の都度異なる固有情報を記録することができるメモリアレイ、これを用いたメモリアレイシートおよび無線通信装置の実現に適している。
【符号の説明】
【０２９９】
１  基板
２  第三の電極
３  絶縁層
４  半導体層
５  第一の電極
６  第二の電極
１０、１１  ワード線
１２、１３  ビット線
１４、１５、１６、１７  メモリ素子
２１  基板
２２  第三の電極
２３  絶縁層
２４、２７  半導体層
２５  第一の電極
２６  第二の電極
３０、３１  ワード線
３２、３３  ビット線
３４、３５、３６、３７  メモリ素子
４１  基板
４２  第三の電極
４３  絶縁層
４４  半導体層
４５  第一の電極
４６  第二の電極
４８  第一の絶縁層
４９  第二の絶縁層
５０、５１  ワード線
５２、５３  ビット線
５４、５５、５６、５７  メモリ素子
６０  シート
６１、６２、６３、６４  メモリアレイ
６１ａ、６２ａ、６３ａ、６４ａ  領域
６５  メモリアレイシート
６６、６７  メモリ素子
７０  シート
７１、７２、７３、７４  メモリアレイ
７１ａ、７２ａ、７３ａ、７４ａ  領域
７５  メモリアレイシート
８０、８１  ワード線
８２、８３    ビット線
８５  第一の電極
８６  第二の電極
８７  絶縁層
８８  第三の電極
８９  半導体層
９０、９１、９２、９３、９４、９５、９６、９７、９８、９９、１００、１０１、１０２、１０３、１０４、１０５  メモリ素子
１０６、１０７、１０８、１０９、１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９  接続部
１２０  無線通信装置
１２１  メモリ回路
１２２  アンテナ
１２３  電源生成部
１２４  復調回路
１２５  変調回路
１２６  制御回路
１３０  メモリ回路
１３１  メモリアレイ
１３２  リングオシレータ回路
１３３  カウンタ回路
１３４  フリップフロップ回路
２００、３００、５００  メモリアレイ
【図１】
2017212972.tif 000006
【図２】
2017212972.tif 000007
【図３】
2017212972.tif 000008
【図４】
2017212972.tif 000009
【図５】
2017212972.tif 000010
【図６】
2017212972.tif 000011
【図７】
2017212972.tif 000012
【図８】
2017212972.tif 000013
【図９Ａ】
2017212972.tif 000014
【図９Ｂ】
2017212972.tif 000015
【図１０】
2017212972.tif 000016
【図１１】
2017212972.tif 000017
【図１２】
2017212972.tif 000018
【図１３】
2017212972.tif 000019
【図１４】
2017212972.tif 000020
【図１５】
2017212972.tif 000021
【図１６】
2017212972.tif 000022
【図１７】
2017212972.tif 000023
【図１８】
2017212972.tif 000024
【図１９】
2017212972.tif 000025
【図２０Ａ】
2017212972.tif 000026
【図２０Ｂ】
2017212972.tif 000027
【図２１Ａ】
2017212972.tif 000028
【図２１Ｂ】
2017212972.tif 000029
【図２２Ａ】
2017212972.tif 000030
【図２２Ｂ】
2017212972.tif 000031
【図２２Ｃ】
2017212972.tif 000032
【図２３Ａ】
2017212972.tif 000033
【図２３Ｂ】
2017212972.tif 000034
【図２３Ｃ】
2017212972.tif 000035
【図２４】
2017212972.tif 000036
【手続補正書】
【提出日】平成29年12月1日(2017.12.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の第一の配線と、
前記複数の第一の配線と交差する少なくとも一本の第二の配線と、
前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、
を基板上に備え、
前記第一の電極および前記第二の電極のいずれか一方は、前記複数の第一の配線のうち一本に接続され、
前記複数のメモリ素子のうち少なくとも一つは、前記第一の電極と前記第二の電極との間の領域に塗布層を有し、
前記複数のメモリ素子は、前記塗布層によって前記第一の電極と前記第二の電極との間の電気特性が互いに異なる二種類のメモリ素子からなり、
前記二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定することを特徴とするメモリアレイ。
【請求項２】
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなる半導体層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記半導体層を有しないメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記半導体層の有無によって、互いに異なる各情報をそれぞれ記録することを特徴とする請求項１に記載のメモリアレイ。
【請求項３】
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなり、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の半導体層を有するメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の半導体層と前記第二の半導体層との電気特性の相異によって、互いに異なる各情報をそれぞれ記録することを特徴とする請求項１に記載のメモリアレイ。
【請求項４】
前記第二の半導体層は、前記第一の半導体層と異なる半導体材料を含有することを特徴とする請求項３に記載のメモリアレイ。
【請求項５】
前記第二の半導体層の膜厚は、前記第一の半導体層の膜厚より厚いことを特徴とする請求項３または４に記載のメモリアレイ。
【請求項６】
前記第一の半導体層および前記第二の半導体層は、半導体材料として、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上をそれぞれ含有することを特徴とする請求項４または５に記載のメモリアレイ。
【請求項７】
前記第一の半導体層および前記第二の半導体層は、半導体材料としてカーボンナノチューブをそれぞれ含有し、
前記第二の半導体層におけるカーボンナノチューブの濃度は、前記第一の半導体層におけるカーボンナノチューブの濃度より高いことを特徴とする請求項３に記載のメモリアレイ。
【請求項８】
前記複数のメモリ素子は、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層と接するように塗布された半導体材料からなる半導体層をそれぞれ有し、
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように塗布された絶縁性材料からなり、前記半導体層の電気特性を互いに異なる電気特性に変化させる第一の絶縁層または第二の絶縁層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の絶縁層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の絶縁層を有するメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の絶縁層と前記第二の絶縁層とによる前記半導体層の電気特性の相異によって、互いに異なる各情報をそれぞれ記録することを特徴とする請求項１に記載のメモリアレイ。
【請求項９】
前記半導体層は、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上を含有することを特徴とする請求項２または８に記載のメモリアレイ。
【請求項１０】
前記半導体層は、カーボンナノチューブを含有することを特徴とする請求項２、８、９のいずれか一つに記載のメモリアレイ。
【請求項１１】
前記カーボンナノチューブは、前記カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有することを特徴とする請求項６、７、９、１０のいずれか一つに記載のメモリアレイ。
【請求項１２】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を基板上に備えるメモリアレイの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含むことを特徴とするメモリアレイの製造方法。
【請求項１３】
前記塗布層は、半導体層であり、
前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成することを特徴とする請求項１２に記載のメモリアレイの製造方法。
【請求項１４】
前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成することを特徴とする請求項１２に記載のメモリアレイの製造方法。
【請求項１５】
前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、
前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成することを特徴とする請求項１２に記載のメモリアレイの製造方法。
【請求項１６】
前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする請求項１２〜１５のいずれか一つに記載のメモリアレイの製造方法。
【請求項１７】
請求項１〜１１のいずれか一つに記載のメモリアレイをシート上に複数組み合わせてなるメモリアレイシートであって、
前記シート上に形成される複数の前記メモリアレイにそれぞれ記録される各情報は、互いに異なることを特徴とするメモリアレイシート。
【請求項１８】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とするメモリアレイシートの製造方法。
【請求項１９】
前記塗布層は、半導体層であり、
前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成することを特徴とする請求項１８に記載のメモリアレイシートの製造方法。
【請求項２０】
前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成することを特徴とする請求項１８に記載のメモリアレイシートの製造方法。
【請求項２１】
前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、
前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成することを特徴とする請求項１８に記載のメモリアレイシートの製造方法。
【請求項２２】
前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする請求項１８〜２１のいずれか一つに記載のメモリアレイシートの製造方法。
【請求項２３】
請求項１〜１１のいずれか一つに記載のメモリアレイ、または、請求項１７に記載のメモリアレイシートから切り分けられてなるメモリアレイと、
アンテナと、
を少なくとも備えることを特徴とする無線通信装置。
【手続補正書】
【提出日】平成30年4月9日(2018.4.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の第一の配線と、
前記複数の第一の配線と交差する少なくとも一本の第二の配線と、
前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、
を基板上に備え、
前記第一の電極および前記第二の電極のいずれか一方は、前記複数の第一の配線のうち一本に接続され、
前記複数のメモリ素子のうち少なくとも一つは、前記第一の電極と前記第二の電極との間の領域に塗布層を有し、
前記複数のメモリ素子は、前記塗布層によって前記第一の電極と前記第二の電極との間の電気特性が互いに異なる二種類のメモリ素子からなり、
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなる半導体層であり、
前記半導体層は、カーボンナノチューブを含有し、
前記カーボンナノチューブは、前記カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有し、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記半導体層を有しないメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記半導体層の有無によって、互いに異なる各情報をそれぞれ記録し、
前記二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定することを特徴とするメモリアレイ。
【請求項２】
複数の第一の配線と、
前記複数の第一の配線と交差する少なくとも一本の第二の配線と、
前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、
を基板上に備え、
前記第一の電極および前記第二の電極のいずれか一方は、前記複数の第一の配線のうち一本に接続され、
前記複数のメモリ素子のうち少なくとも一つは、前記第一の電極と前記第二の電極との間の領域に塗布層を有し、
前記複数のメモリ素子は、前記塗布層によって前記第一の電極と前記第二の電極との間の電気特性が互いに異なる二種類のメモリ素子からなり、
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に塗布された半導体材料からなり、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の半導体層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の半導体層を有するメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の半導体層と前記第二の半導体層との電気特性の相異によって、互いに異なる各情報をそれぞれ記録し、
前記二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定することを特徴とするメモリアレイ。
【請求項３】
前記第二の半導体層は、前記第一の半導体層と異なる半導体材料を含有することを特徴とする請求項２に記載のメモリアレイ。
【請求項４】
前記第二の半導体層の膜厚は、前記第一の半導体層の膜厚より厚いことを特徴とする請求項２または３に記載のメモリアレイ。
【請求項５】
前記第一の半導体層および前記第二の半導体層は、半導体材料として、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上をそれぞれ含有することを特徴とする請求項３または４に記載のメモリアレイ。
【請求項６】
前記第一の半導体層および前記第二の半導体層は、半導体材料としてカーボンナノチューブをそれぞれ含有し、
前記第二の半導体層におけるカーボンナノチューブの濃度は、前記第一の半導体層におけるカーボンナノチューブの濃度より高いことを特徴とする請求項２に記載のメモリアレイ。
【請求項７】
複数の第一の配線と、
前記複数の第一の配線と交差する少なくとも一本の第二の配線と、
前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、
を基板上に備え、
前記第一の電極および前記第二の電極のいずれか一方は、前記複数の第一の配線のうち一本に接続され、
前記複数のメモリ素子のうち少なくとも一つは、前記第一の電極と前記第二の電極との間の領域に塗布層を有し、
前記複数のメモリ素子は、前記塗布層によって前記第一の電極と前記第二の電極との間の電気特性が互いに異なる二種類のメモリ素子からなり、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層と接するように塗布された半導体材料からなる半導体層をそれぞれ有し、
前記塗布層は、前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように塗布された絶縁性材料からなり、前記半導体層の電気特性を互いに異なる電気特性に変化させる第一の絶縁層または第二の絶縁層であり、
前記二種類のメモリ素子のうち、一方の種類のメモリ素子は前記第一の絶縁層を有するメモリ素子であり、他方の種類のメモリ素子は前記第二の絶縁層を有するメモリ素子であり、
前記一方の種類のメモリ素子および前記他方の種類のメモリ素子は、前記第一の絶縁層と前記第二の絶縁層とによる前記半導体層の電気特性の相異によって、互いに異なる各情報をそれぞれ記録し、
前記二種類のメモリ素子を任意に組み合わせた配列によって、記録される情報が決定することを特徴とするメモリアレイ。
【請求項８】
前記半導体層は、カーボンナノチューブ、グラフェン、フラーレンおよび有機半導体からなる群より選ばれる一種類以上を含有することを特徴とする請求項７に記載のメモリアレイ。
【請求項９】
前記半導体層は、カーボンナノチューブを含有することを特徴とする請求項８に記載のメモリアレイ。
【請求項１０】
前記カーボンナノチューブは、前記カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有することを特徴とする請求項５、６、８、９のいずれか一つに記載のメモリアレイ。
【請求項１１】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を基板上に備えるメモリアレイの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記塗布層は、半導体層であり、
前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成することを特徴とするメモリアレイの製造方法。
【請求項１２】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を基板上に備えるメモリアレイの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成することを特徴とするメモリアレイの製造方法。
【請求項１３】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を基板上に備えるメモリアレイの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、
前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成することを特徴とするメモリアレイの製造方法。
【請求項１４】
前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする請求項１１〜１３のいずれか一つに記載のメモリアレイの製造方法。
【請求項１５】
請求項１〜１０のいずれか一つに記載のメモリアレイをシート上に複数組み合わせてなるメモリアレイシートであって、
前記シート上に形成される複数の前記メモリアレイにそれぞれ記録される各情報は、互いに異なることを特徴とするメモリアレイシート。
【請求項１６】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記塗布層は、半導体層であり、
前記塗布工程は、記録される情報に対応して前記複数のメモリ素子の中から選択された塗布対象のメモリ素子における前記第一の電極と前記第二の電極との間の領域に、前記半導体層を形成し、
前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とするメモリアレイシートの製造方法。
【請求項１７】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記塗布層は、互いに電気特性が異なる第一の半導体層または第二の半導体層であり、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記第一の半導体層または前記第二の半導体層を形成し、
前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とするメモリアレイシートの製造方法。
【請求項１８】
複数の第一の配線と、前記複数の第一の配線と交差する少なくとも一本の第二の配線と、前記複数の第一の配線と前記少なくとも一本の第二の配線との各交点に対応して設けられ、互いに離間して配置される第一の電極および第二の電極と、前記少なくとも一本の第二の配線のうち一本に接続される第三の電極と、前記第一の電極および前記第二の電極と前記第三の電極とを電気的に絶縁する絶縁層とをそれぞれ有する複数のメモリ素子と、を備えるメモリアレイをシート上に複数組み合わせてなるメモリアレイシートの製造方法であって、
前記複数のメモリ素子のうち少なくとも一つのメモリ素子における前記第一の電極と前記第二の電極との間の領域に、塗布法によって塗布層を形成する塗布工程を含み、
前記塗布層は、互いに電気特性が異なる第一の絶縁層または第二の絶縁層であり、
前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域には、前記絶縁層と接する半導体層が予め形成されており、
前記塗布工程は、記録される情報に対応して、前記複数のメモリ素子のそれぞれにおける前記第一の電極と前記第二の電極との間の領域に、前記絶縁層とは反対側から前記半導体層と接するように前記第一の絶縁層または前記第二の絶縁層を形成し、
前記シート上に形成される複数の前記メモリアレイのそれぞれに、互いに異なる情報が記録されることを特徴とするメモリアレイシートの製造方法。
【請求項１９】
前記塗布法は、インクジェット法、ディスペンサー法およびスプレー法からなる群より選ばれるいずれか一つであることを特徴とする請求項１６〜１８のいずれか一つに記載のメモリアレイシートの製造方法。
【請求項２０】
請求項１〜１０のいずれか一つに記載のメモリアレイ、または、請求項１５に記載のメモリアレイシートから切り分けられてなるメモリアレイと、
アンテナと、
を少なくとも備えることを特徴とする無線通信装置。
【国際調査報告】
2017212972.tif 000037
2017212972.tif 000038
2017212972.tif 000039
2017212972.tif 000040