(57)【要約】  本発明のＭＯＳＦＥＴ１００は、スーパージャンクション構造１１７を有する半導体基体１１０と、半導体基体１１０の第１主面側にゲート絶縁膜１２４を介して形成されたゲート電極１２６とを備え、スーパージャンクション構造１１７における所定深さ位置の深さｘを横軸とし、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）を縦軸としたときに、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されることを特徴とする。  本発明のＭＯＳＦＥＴ１００によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
2018087943.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、
前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるＭＯＳＦＥＴであって、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式（１）で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ（ｘ）を縦軸としたときに、
当該平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されており、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときに、
ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であり、
当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及び前記横軸で囲まれた領域の面積は、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及び前記横軸で囲まれた領域の面積と等しいことを特徴とするＭＯＳＦＥＴ。
【数１】
2018087943.tif 000007
（式（１）中、ｗｎ（ｘ）は、前記ｎ型コラム領域の前記所定深さ位置における幅を示し、Ｎｄ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度を示し、ｗｐ（ｘ）は、前記ｐ型コラム領域の前記所定深さ位置における幅を示し、Ｎａ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度を示し、ｑは、電気素量を示し、ｗは、ｗｎ（ｘ）＋ｗｐ（ｘ）＝２ｗを満たす正の定数を示す。）
【請求項２】
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ（ｘ）が０になる深さ位置の深さをｄとしたときに、０＜ｄ＜ａ／２を満たすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記スーパージャンクション構造における前記所定深さ位置の深さｘを横軸とし、前記ｎ型コラム領域の前記所定深さ位置における幅ｗｎ（ｘ）又は前記ｐ型コラム領域の前記所定深さ位置における幅ｗｐ（ｘ）を縦軸としたときに、
前記ｎ型コラム領域の前記所定深さ位置における幅ｗｎ（ｘ）は、上に凸の右上がりの曲線で表され、
前記ｐ型コラム領域の前記所定深さ位置における幅ｗｐ（ｘ）は、下に凸の右下がりの曲線で表されることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項４】
前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）又は前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を縦軸としたときに、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）は、上に凸の右上がりの曲線で表され、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）は、下に凸の右下がりの曲線で表されることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項５】
前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面上に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ＭＯＳＦＥＴは、
平面的に見て前記ｎ型コラム領域が位置する領域内において、前記半導体基体の第１主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、
前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることを特徴とする請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。
【請求項６】
前記半導体基体は、前記半導体基体の前記第１主面の表面、かつ、前記ｐ型コラム領域の表面上の全部及び前記ｎ型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第１主面の表面、かつ、前記ｎ型コラム領域の表面上に前記ベース領域に隣接するように形成されたｎ型表面高濃度領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ゲート電極は、前記ソース領域と前記ｎ型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。
【請求項７】
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、前記ベース領域の最下面の深さ位置のｘ座標を−ｔとし、前記ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、前記平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとしたときに、０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たすことを特徴とする請求項５又は６に記載のＭＯＳＦＥＴ。
【請求項８】
リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項１〜７のいずれかに記載のＭＯＳＦＥＴと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
【請求項９】
前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項８に記載の電力変換回路。
【請求項１０】
前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項８に記載の電力変換回路。
【請求項１１】
前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項８に記載の電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ及び電力変換回路に関する。
【背景技術】
【０００２】
従来、ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。【０００３】
なお、本明細書中、スーパージャンクション構造とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造をいう。【０００４】
従来のＭＯＳＦＥＴ９００は、図１７に示すように、ｎ型コラム領域９１４及びｐ型コラム領域９１６から構成されたスーパージャンクション構造９１７と、第１主面の表面、かつ、ｐ型コラム領域９１６の表面上の全部及びｎ型コラム領域９１４の表面上の一部に形成されたベース領域９１８と、第１主面の表面、かつ、ｎ型コラム領域９１４の表面上にベース領域９１８に隣接するように形成されたｎ型表面高濃度領域９１９と、ベース領域９１８の表面に形成されたｎ型のソース領域９２０とを有する半導体基体９１０と、ソース領域９２０とｎ型表面高濃度領域９１９とに挟まれたベース領域９１８の表面上にゲート絶縁膜９３４を介して形成されたゲート電極９３６とを備えるプレーナーゲート型のＭＯＳＦＥＴである。【０００５】
従来のＭＯＳＦＥＴ９００において、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、ｎ型コラム領域９１４の不純物総量とｐ型コラム領域９１６の不純物総量とが等しくなるように形成されている。すなわち、ｎ型コラム領域９１４及びｐ型コラム領域９１６は、チャージバランスが取れている。また、ｎ型コラム領域９１４の不純物濃度及びｐ型コラム領域９１６の不純物濃度はいずれも、深さによらず一定となっている。さらにまた、ｎ型コラム領域９１４の側壁は、第１主面側が狭いテーパ形状となっており、ｐ型コラム領域９１６の側壁は、底が狭いテーパ形状となっている。【０００６】
なお、本明細書中、「不純物総量」とは、ＭＯＳＦＥＴ内の構成要素（ｎ型コラム領域又はｐ型コラム領域）の不純物の総量をいう。【０００７】
従来のＭＯＳＦＥＴ９００は、ｎ型コラム領域９１４及びｐ型コラム領域９１６から構成されたスーパージャンクション構造９１７を有する半導体基体９１０を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１１９６１１号公報
【特許文献２】特開２０１３−９３５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来のＭＯＳＦＥＴ９００においては、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが大きくなる、という問題がある。【００１０】
そこで、本発明は、上記した問題を解決するためになされたものであり、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくできるＭＯＳＦＥＴ及びこれを用いた電力変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
［１］本発明のＭＯＳＦＥＴは、ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるＭＯＳＦＥＴであって、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式（１）で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ（ｘ）を縦軸としたときに、当該平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されており、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときに、ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であり、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及び前記横軸で囲まれた領域の面積は、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及び前記横軸で囲まれた領域の面積と等しいことを特徴とするＭＯＳＦＥＴ。
【数１】
2018087943.tif 000003
（式（１）中、ｗｎ（ｘ）は、前記ｎ型コラム領域の前記所定深さ位置における幅を示し、Ｎｄ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度を示し、ｗｐ（ｘ）は、前記ｐ型コラム領域の前記所定深さ位置における幅を示し、Ｎａ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度を示し、ｑは、電気素量を示し、ｗは、ｗｎ（ｘ）＋ｗｐ（ｘ）＝２ｗを満たす正の定数を示す。）【００１２】
なお、本明細書中、「スーパージャンクション構造における所定深さ位置の深さ」とは、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準としたスーパージャンクション構造内の所定の深さ位置の深さのことをいう。従って、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置においては、当該深さｘは０になる。また、「第２主面」とは、第１主面とは反対側の主面のことをいう。また、「ｎ型コラム領域の・・・正電荷の平均密度」は、ＭＯＳＦＥＴをターンオフしてｎ型コラム領域が空乏化したときの、ｎ型コラム領域のドナーに起因した正電荷の平均密度を示し、「ｐ型コラム領域の・・・負電荷の平均密度」は、ＭＯＳＦＥＴをターンオフしてｐ型コラム領域が空乏化したときの、ｐ型コラム領域のアクセプタに起因した負電荷の平均密度を示す。さらにまた、「スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表される」とは、当該平均正電荷密度が上に凸の単調な右上がりの曲線で表される場合のみならず、当該平均正電荷密度が階段状（但し、階段の角の部分を結んだ線（包絡線）が上に凸の単調な右上がりの曲線になる）で表される場合や、当該平均正電荷密度が凹凸を繰り返す曲線（但し、包絡線が上に凸の単調な右上がりの曲線になる）で表される場合を含むものとする。【００１３】
［２］本発明のＭＯＳＦＥＴにおいては、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ（ｘ）が０になる深さ位置の深さをｄとしたときに、０＜ｄ＜ａ／２を満たすことが好ましい。【００１４】
［３］本発明のＭＯＳＦＥＴにおいては、前記スーパージャンクション構造における前記所定深さ位置の深さｘを横軸とし、前記ｎ型コラム領域の前記所定深さ位置における幅ｗｎ（ｘ）又は前記ｐ型コラム領域の前記所定深さ位置における幅ｗｐ（ｘ）を縦軸としたときに、前記ｎ型コラム領域の前記所定深さ位置における幅ｗｎ（ｘ）は、上に凸の右上がりの曲線で表され、前記ｐ型コラム領域の前記所定深さ位置における幅ｗｐ（ｘ）は、下に凸の右下がりの曲線で表されることが好ましい。【００１５】
［４］本発明のＭＯＳＦＥＴにおいては、前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）又は前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を縦軸としたときに、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）は、上に凸の右上がりの曲線で表され、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）は、下に凸の右下がりの曲線で表されることが好ましい。【００１６】
［５］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面上に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ＭＯＳＦＥＴは、平面的に見て前記ｎ型コラム領域が位置する領域内において、前記半導体基体の第１主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることが好ましい。【００１７】
［６］本発明のＭＯＳＦＥＴにおいては、前記半導体基体は、前記半導体基体の前記第１主面の表面、かつ、前記ｐ型コラム領域の表面上の全部及び前記ｎ型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第１主面の表面、かつ、前記ｎ型コラム領域の表面上に前記ベース領域に隣接するように形成されたｎ型表面高濃度領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、前記ゲート電極は、前記ソース領域と前記ｎ型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることが好ましい。【００１８】
［７］本発明のＭＯＳＦＥＴにおいては、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、前記ベース領域の最下面の深さ位置のｘ座標を−ｔとし、前記ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、前記平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとしたときに、０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たすことが好ましい。【００１９】
［８］本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する上記［１］〜［７］のいずれかに記載のＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。【００２０】
［９］本発明の電力変換回路においては、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。【００２１】
［１０］本発明の電力変換回路においては、前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることが好ましい。【００２２】
［１１］本発明の電力変換回路においては、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
【発明の効果】
【００２３】
本発明のＭＯＳＦＥＴ及び電力変換回路によれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置（ｘが０に近い領域）においては、当該平均正電荷密度ρ（ｘ）が従来のＭＯＳＦＥＴ９００よりも小さく（負側に大きく）、ｐ型コラム領域の負電荷の電荷量とｎ型コラム領域の正電荷の電荷量との差が従来のＭＯＳＦＥＴ９００よりも大きくなる。従って、（１）ゲート周辺のｎ型コラム領域が従来のＭＯＳＦＥＴ９００よりも空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のｎ型コラム領域の電位が高くなり難くなる。また、（２）ｎ型コラム領域における空乏化されていない領域とゲート電極との間隔が従来のＭＯＳＦＥＴ９００よりも長くなり、帰還容量Ｃｒｓｓ（ゲート・ドレイン間容量Ｃｇｄと等しい）が従来のＭＯＳＦＥＴ９００よりも小さくなるため、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域（ｎ型コラム領域のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極がｎ型コラム領域の電位変化の影響を受け難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。【００２４】
また、本発明のＭＯＳＦＥＴによれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置においては、当該平均正電荷密度ρ（ｘ）が小さく（負側に大きく）、ｐ型コラム領域の負電荷の電荷量がｎ型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該ｐ型コラム領域の負電荷によってｐ型コラム領域のゲート周辺のホールを引き抜き易くなり、その結果、Ｌ負荷アバランシェ破壊耐量を従来よりも大きくすることができる。【００２５】
また、本発明のＭＯＳＦＥＴによれば、ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。【００２６】
さらにまた、本発明のＭＯＳＦＥＴによれば、ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であるため、ｐ型コラム領域の底部付近の深さ位置においては、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも少なくなる（ｎ過多になる）。従って、ＭＯＳＦＥＴをターンオフしたときにｐ型コラム領域から発生した空乏層が第２主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いＭＯＳＦＥＴとなる。【００２７】
なお、特許文献２においては、ｐ型コラム領域８１６の幅がｐ型コラム領域８１６の深さ方向中央部から底部において広がるＭＯＳＦＥＴ９０２が記載されています（図１８参照。）。しかしながら、特許文献２に係るＭＯＳＦＥＴ９０２の平均正電荷密度ρ（ｘ）は、下に凸の右上がりの曲線で表されることとなるため、特許文献２に係るＭＯＳＦＥＴ９０２は、平均正電荷密度ρ（ｘ）が上に凸の右上がりの曲線で表されることとなる本願発明のＭＯＳＦＥＴとは異なります。
【図面の簡単な説明】
【００２８】
【図１】実施形態１に係る電力変換回路１を示す回路図である。
【図２】実施形態１に係るＭＯＳＦＥＴ１００を示す断面図である。
【図３】ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）を説明するために示す模式図である。なお、図３においては、スーパージャンクション構造１１７（ｎ型コラム領域１１４及びｐ型コラム領域１１６）、バッファ層１１３以外の構成要素の図示を省略している。図３中、左側のｘ軸は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸であり、ｘ座標が−ｔの位置はベース領域１１８の最下面の深さ位置であり、ｘ座標がｂの位置はｐ型コラム領域１１６の最下部の深さ位置であり、ｘ座標がａの位置はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置である（図４及び図５において同じ）。
【図４】比較例１に係るＭＯＳＦＥＴ８００において、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）、ｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）及び電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである。図４（ａ）はｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）の深さに対する変化を表すグラフであり、図４（ｂ）はｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）の深さに対する変化を表すグラフであり、図４（ｃ）はスーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）の深さｘに対する変化を表すグラフであり、図４（ｄ）はスーパージャンクション構造の所定深さ位置における電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである。なお、ｘ座標がｄの位置は当該平均正電荷密度ρ（ｘ）が０となる深さ位置である。
【図５】実施形態１に係るＭＯＳＦＥＴ１００において、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における幅ｗｎ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における幅ｗｐ（ｘ）、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、ｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）及び電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである。図５（ａ）はｎ型コラム領域１１４の所定深さ位置における幅ｗｎ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における幅ｗｐ（ｘ）の深さｘに対する変化を表すグラフであり、図５（ｂ）はｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）の深さｘに対する変化を表すグラフであり、図５（ｃ）はスーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）の深さｘに対する変化を表すグラフであり、図５（ｄ）はスーパージャンクション構造１１７の所定深さ位置における電界Ｅ（ｘ）の深さｘに対する変化を表すグラフである。
【図６】比較例１に係るＭＯＳＦＥＴ８００を用いた電力変換回路において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。なお、図６中、ｐ過多は、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも１０％多い場合を示し、ｎ過多は、ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも１０％多い場合を示し、Ｊｕｓｔは、ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量とが等しい場合を示す（図７において同じ。）。また、電源電圧は３００Ｖである（図７において同じ）。
【図７】実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。
【図８】比較例１に係るＭＯＳＦＥＴ８００において、ターンオフ期間中のある瞬間の空乏層の様子を示す模式図である。なお、図８において、ソース領域の図示を省略している（図９において同じ）。
【図９】実施形態１に係るＭＯＳＦＥＴ１００において、ＭＯＳＦＥＴをターンオフしたときのある瞬間の空乏層の様子を示す模式図である。なお、図９は、図８と同じタイミングの空乏層の様子を示す。
【図１０】比較例２に係るＭＯＳＦＥＴ７００及び実施例に係るＭＯＳＦＥＴ１００Ａを示す断面図である。図１０（ａ）は比較例２に係るＭＯＳＦＥＴ７００を示す断面図であり、図１０（ｂ）は実施例に係るＭＯＳＦＥＴ１００Ａを示す断面図である。なお、図１０は模式図であり、図１１のシミュレーション結果に用いた構造の寸法及び形状を厳密に反映したものではない。
【図１１】比較例２に係るＭＯＳＦＥＴ７００及び実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。図１１（ａ）は比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図であり、図１１（ｂ）は実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。なお、図１１（ａ）は、図１０（ａ）の一点鎖線で囲まれた領域に対応した図であり、図１１（ｂ）は、図１０（ｂ）の一点鎖線で囲まれた領域に対応した図である。また、図１１において太い黒実線は、ｎ型コラム領域とｐ型コラム領域との境界を示し、黒い細実線は３Ｖごとに引いた等電位線を示し、白実線はキャリアが通常時の５％となる領域とそれ以外の領域との境界を示す。
【図１２】実施形態２に係るＭＯＳＦＥＴ１０２を説明するために示す図である。図１２（ａ）は実施形態２に係るＭＯＳＦＥＴ１０２を示す断面図であり、図１２（ｂ）はＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における幅ｗｎ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における幅ｗｐ（ｘ）の深さｘに対する変化を表すグラフであり、図１２（ｃ）はｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）の深さｘに対する変化を表すグラフである。
【図１３】実施形態３に係るＭＯＳＦＥＴ２００を示す断面図である。
【図１４】実施形態４に係る電力変換回路２を示す回路図である。
【図１５】変形例１に係るＭＯＳＦＥＴ１０４を示す断面図である。
【図１６】変形例２に係るＭＯＳＦＥＴ１０６を示す断面図である。
【図１７】従来のＭＯＳＦＥＴ９００を示す断面図である。なお、符号９１２は低抵抗半導体層を示し、符号９１３はバッファ層を示し、符号９１５はｎ型半導体層を示し、符号９３０はソース電極を示し、符号９３２はドレイン電極を示す。
【図１８】特許文献２に係るＭＯＳＦＥＴ９０２を示す断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明のＭＯＳＦＥＴ及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
【００３０】
［実施形態１］
１．実施形態１に係る電力変換回路１の構成及び動作
実施形態１に係る電力変換回路１は、ＤＣ−ＤＣコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態１に係る電力変換回路１は、図１に示すように、リアクトル１０と、電源２０と、実施形態１に係るＭＯＳＦＥＴ１００と、整流素子３０とを備える。
【００３１】
リアクトル１０は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
電源２０は、リアクトル１０に電流を供給する直流電源である。ＭＯＳＦＥＴ１００は、電源２０からリアクトル１０に供給する電流を制御する。具体的には、ＭＯＳＦＥＴ１００は、ドライブ回路（図示せず）からＭＯＳＦＥＴ１００のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル１０と電源２０の負極との間を導通させる。ＭＯＳＦＥＴ１００の具体的な構成については、後述する。
整流素子３０は、電源２０からリアクトル１０に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子３０は、ライフタイムコントロールされたｐｉｎダイオードである。
【００３２】
電源２０の陽極（＋）は、リアクトル１０の一方端１２及び整流素子３０のカソード電極と電気的に接続されており、電源２０の負極（−）は、ＭＯＳＦＥＴ１００のソース電極と電気的に接続されている。また、ＭＯＳＦＥＴ１００のドレイン電極は、リアクトル１０の他方端１４及び整流素子３０のアノード電極と電気的に接続されている。
【００３３】
このような電力変換回路１において、ＭＯＳＦＥＴ１００がオン状態のときは、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され、当該電流経路に電流が流れる。このとき、リアクトル１０には電源２０の電気エネルギーが蓄積される。
そして、ＭＯＳＦＥＴ１００をターンオフしたときには、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路を流れる電流が減少し、やがて０になる。一方、リアクトル１０は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる（リアクトル１０に蓄積された電気エネルギーが放出される）。リアクトル１０の起電力により発生した電流は整流素子３０に向かい、整流素子３０に順方向電流が流れる。
なお、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、リアクトル１０に流れる電流量に等しい。そして、ＭＯＳＦＥＴ１００のスイッチング期間は短い（長く見積もっても１００ｎｓｅｃ）ため、その期間内においてリアクトル１０を流れる電流量はほとんど変化しない。従って、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
【００３４】
ところで、このような電力変換回路１において、ＭＯＳＦＥＴとして、ｎ型コラム領域９１４の側壁が、第１主面側が狭いテーパ形状となっており、かつ、ｐ型コラム領域９１６の側壁が、底が狭いテーパ形状となっているＭＯＳＦＥＴ（例えば、従来のＭＯＳＦＥＴ９００）を用いた場合には、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが大きくなるという問題がある（後述する図６参照。）。
【００３５】
そこで、本発明においては、ＭＯＳＦＥＴとして、下記の実施形態１に係るＭＯＳＦＥＴ１００を用いる。
【００３６】
２．実施形態１に係るＭＯＳＦＥＴ１００の構成
実施形態１に係るＭＯＳＦＥＴ１００は、図２に示すように、半導体基体１１０と、トレンチ１２２と、ゲート電極１２６と、層間絶縁膜１２８と、ソース電極１３０と、ドレイン電極１３２とを備えるトレンチゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
【００３７】
半導体基体１１０は、ｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に形成され低抵抗半導体層１１２よりも不純物濃度が低いｎ型のバッファ層１１３、バッファ層１１３上に水平方向に沿って交互に配列されたｎ型コラム領域１１４及びｐ型コラム領域１１６から構成されたスーパージャンクション構造１１７、ｎ型コラム領域１１４及びｐ型コラム領域１１６の表面上に形成されたｐ型のベース領域１１８、並びに、ベース領域１１８の表面に形成されたｎ型のソース領域１２０を有する。なお、バッファ層１１３及びｎ型コラム領域１１４は一体的に形成されており、バッファ層１１３とｎ型コラム領域１１４とでｎ型半導体層１１５を構成している。
【００３８】
ｎ型コラム領域１１４の不純物総量は、ｐ型コラム領域１１６の不純物総量と等しいが、ｐ型コラム領域１１６の不純物総量よりも多くてもよいし、ｐ型コラム領域１１６の不純物総量よりも少なくてもよい。
【００３９】
ｎ型コラム領域１１４及びｐ型コラム領域１１６は、スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）又はｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）を縦軸としたときに、当該幅ｗｎ（ｘ）は、上に凸の右上がりの曲線で表され、当該幅ｗｐ（ｘ）は、下に凸の右下がりの曲線で表される（図５（ａ）参照。）。すなわち、ｎ型コラム領域１１４は、断面で見ると伏せたグラスのような形状をしており、ｐ型コラム領域１１６は、断面で見るとトランペットのような形状をしている。ｎ型コラム領域１１４の不純物濃度及びｐ型コラム領域１１６の不純物濃度はいずれも深さによらず一定である（図５（ｂ）参照。）。
【００４０】
ｎ型コラム領域１１４、ｐ型コラム領域１１６、ソース領域１２０、トレンチ１２２及びゲート電極１２６はいずれも、平面的に見てストライプ状に形成されている。
【００４１】
低抵抗半導体層１１２の厚さは、例えば１００μｍ〜４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ｎ型半導体層１１５の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。ｎ型半導体層１１５の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ｐ型コラム領域１１６の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ベース領域１１８の最深部の深さ位置は、例えば０．５μｍ〜４．０μｍの範囲内にあり、ベース領域１１８の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。ソース領域１２０の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内にあり、ソース領域１２０の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。
【００４２】
トレンチ１２２は、平面的に見てｎ型コラム領域１１４が位置する領域内に、半導体基体１１０の第１主面の表面からベース領域１１８の最深部よりも深い深さ位置まで、ソース領域１２０の一部が内周面に露出するように形成されている。トレンチ１２２の深さは、例えば５μｍである。
【００４３】
ゲート電極１２６は、トレンチ１２２の内周面に形成されたゲート絶縁膜１２４を介してトレンチ１２２の内部に埋め込まれてなる。ゲート絶縁膜１２４は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１２６は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
【００４４】
層間絶縁膜１２８は、ソース領域１２０の一部、ゲート絶縁膜１２４及びゲート電極１２６を覆うように形成されている。層間絶縁膜１２８は、ＣＶＤ法により形成された厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
【００４５】
ソース電極１３０は、ベース領域１１８、ソース領域１２０の一部、及び、層間絶縁膜１２８を覆うように形成され、ソース領域１２０と電気的に接続されている。ドレイン電極１３２は、低抵抗半導体層１１２の表面上に形成されている。ソース電極１３０は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。ドレイン電極１３２は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
【００４６】
３．スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）について
ＭＯＳＦＥＴをターンオフしたときの、ｎ型コラム領域１１４の正電荷の電荷量及びｐ型コラム領域１１６の負電荷の電荷量を評価するために、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ（ｘ）（以下、単に平均正電荷密度ρ（ｘ）という。）を用いる。
【００４７】
ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、スーパージャンクション構造１１７における所定深さ位置の深さ（以下、単に深さｘという）をｘとすると、平均正電荷密度ρ（ｘ）は、以下の式（１）で表される。
【数１】
2018087943.tif 000004
（式（１）中、ｗｎ（ｘ）は、ｎ型コラム領域１１４の所定深さ位置における幅を示し、Ｎｄ（ｘ）は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度を示し、ｗｐ（ｘ）は、ｐ型コラム領域の所定深さ位置における幅を示し、Ｎａ（ｘ）は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度を示し、ｑは、電気素量を示し、ｗは、ｗｎ（ｘ）＋ｗｐ（ｘ）＝２ｗを満たす正の定数を示す。図３参照。）
【００４８】
なお、実施形態１においては、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの、第１主面側の空乏層の表面のうち最も深い深さ位置をｘ＝０とし、第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときの、０≦ｘ≦ａの範囲内における平均正電荷密度ρ（ｘ）を評価する。
【００４９】
ここで、ｎ型コラム領域１１４の不純物濃度とｐ型コラム領域１１６の不純物濃度がそれぞれ深さによらず一定であるとすると、Ｎａ（ｘ）＝Ｎｄ（ｘ）＝Ｎ０となり、以下のような式（２）で表される。
【数２】
2018087943.tif 000005
【００５０】
また、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における電界Ｅ（ｘ）（以下、単に電界Ｅ（ｘ）という。）は、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、ｎ型コラム領域１１４の所定深さ位置における正電荷（ドナー）及びｐ型コラム領域１１６の所定深さ位置における負電荷（アクセプタ）から発生する電界を表したものであり、以下の式（３）で表される。
【数３】
2018087943.tif 000006
（式（３）中、εは、半導体基体の材料（例えばシリコン）の誘電率を示す。）
【００５１】
次に、実施形態１に係るＭＯＳＦＥＴ１００を説明するために、まず、比較例１に係るＭＯＳＦＥＴ８００を説明する。
比較例１に係るＭＯＳＦＥＴ８００（図８参照。）は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、従来のＭＯＳＦＥＴ９００と同様に、ｎ型コラム領域８１４の側壁は、第１主面側が狭いテーパ形状となっており、ｐ型コラム領域８１６の側壁は、底が狭いテーパ形状となっている点で、実施形態１に係るＭＯＳＦＥＴ１００とは異なる。
【００５２】
比較例１に係るＭＯＳＦＥＴ８００においては、深さｘを横軸とし、ｎ型コラム領域８１４の所定深さ位置における幅ｗｎ（ｘ）又はｐ型コラム領域８１６の所定深さ位置における幅ｗｐ（ｘ）を縦軸としたときに、当該幅ｗｐ（ｘ）は、右下がりの直線で表され、当該幅ｗｎ（ｘ）は、右上がりの直線で表される（図４（ａ）参照。）。
また、比較例１に係るＭＯＳＦＥＴ８００においては、実施形態１に係るＭＯＳＦＥＴ１００と同様に、ｎ型コラム領域８１４の不純物濃度及びｐ型コラム領域８１６の不純物濃度は深さによらず一定である（図４（ｂ）参照。）。
【００５３】
これらのことから、比較例１に係るＭＯＳＦＥＴ８００において、平均正電荷密度ρ（ｘ）は、右上がりの直線で表される（図４（ｃ）参照。）。
平均正電荷密度ρ（ｘ）を表す直線について詳しく見ると、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、ベース領域の最下面の深さ位置のｘ座標を−ｔとし、ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとし、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置のｘ座標をａとすると、以下の（１）〜（３）が成り立つ。
（１）ｄ＝ａ／２を満たす。すなわち、当該平均正電荷密度ρ（ｘ）が０になる深さ位置の深さは、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準としたとき、当該平均正電荷密度ρ（ｘ）が０になるときの所定深さ位置の深さｄは、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さａの半分の深さとなる。（すなわち、ｘ＝ａ／２のときの深さ位置においてチャージバランスが取れている）。
（２）ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正である。
（３）当該平均正電荷密度ρ（ｘ）を表す直線、ｘ＝０の直線及び横軸（ｘ軸）で囲まれた領域の面積は、当該平均正電荷密度ρ（ｘ）を表す直線、ｘ＝ａの直線及び横軸（ｘ軸）で囲まれた領域の面積と等しい。
【００５４】
また、比較例１に係るＭＯＳＦＥＴ８００において、電界Ｅ（ｘ）は、ｘ＝ａ／２を頂点とする下に凸の二次関数となる（図４（ｄ）参照。）。なお、電界Ｅ（ｘ）が負になるということは、ｘが０に近づく向きに電界ベクトルが向いているということになる。
【００５５】
これに対して、実施形態１に係るＭＯＳＦＥＴ１００においては、深さｘを横軸とし、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）又はｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）を縦軸としたときに、当該幅ｗｎ（ｘ）は、上に凸の単調な右上がりの曲線で表され、当該幅ｗｐ（ｘ）は、下に凸の単調な右下がりの曲線で表される（図５（ａ）参照。）。
また、実施形態１に係るＭＯＳＦＥＴ１００においては、ｎ型コラム領域１１４の不純物濃度及びｐ型コラム領域１１６の不純物濃度は深さによらず一定である（図５（ｂ）参照。）。
【００５６】
これらのことから、実施形態１に係るＭＯＳＦＥＴ１００において、平均正電荷密度ρ（ｘ）は、上に凸の単調な右上がりの曲線で表される（図５（ｃ）参照。）。
平均正電荷密度ρ（ｘ）を表す曲線について詳しく見ると、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、ベース領域の最下面の深さ位置のｘ座標を−ｔとし、ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとし、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置のｘ座標をａとすると、以下の（１）〜（４）が成り立つ。
（１）０＜ｄ＜ａ／２を満たす。すなわち、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準としたとき、当該平均正電荷密度ρ（ｘ）が０になるときの所定深さ位置の深さｄは、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さａの半分の深さよりも浅い。（すなわち、チャージバランスが取れている深さ位置が比較例１に係るＭＯＳＦＥＴ８００におけるチャージバランスが取れている深さ位置よりも浅い）。
（２）ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正である。
（３）当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及び横軸（ｘ軸）で囲まれた領域の面積は、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及び横軸（ｘ軸）で囲まれた領域の面積と等しい。
（４）０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たす。
【００５７】
また、電界Ｅ（ｘ）は、ｘ＝ｄを頂点とする下に凸の関数となる（図５（ｄ）参照。）。このとき、ｘ＜ｄのとき、当該Ｅ（ｘ）は急激に減少し、ｘ＞ｄのとき、当該Ｅ（ｘ）は緩やかに増加する。
【００５８】
４．ターンオフしたときのＭＯＳＦＥＴ１００の動作・波形について
実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴ１００の代わりに比較例１に係るＭＯＳＦＥＴ８００を用いた場合、比較例１に係るＭＯＳＦＥＴ８００は、以下のように動作する。
（１）ドレイン電流Ｉｄ
ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量とが等しい場合（以下、Ｊｕｓｔの場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間がわずかに出現するように動作する（ドレイン電流Ｉｄの波形にコブ波形がわずかに出現するように動作する。図６のＩｄ（Ｊｕｓｔ）参照。）。ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間は約０．０２ｕｓｅｃ（２０ｎｓｅｃ）である。
ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合（以下、ｎ過多の場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間が出現するように動作する（ドレイン電流Ｉｄの波形に大きなコブ波形が出現するように動作する。図６のＩｄ（ｎ過多）参照。）。当該コブ波形においては、ドレイン電流ＩｄがＪｕｓｔの場合よりも高い電流値まで増加し、かつ、ドレイン電流Ｉｄが０になるまでの期間がＪｕｓｔの場合よりも大幅に長くなる（Ｊｕｓｔの場合が約０．０２ｕｓｅｃ（２０ｎｓｅｃ）であるのに対して、ｎ過多の場合には約０．０４ｕｓｅｃ（４０ｎｓｅｃ）である。）。
また、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも大きい場合（以下、ｐ過多の場合という）、ドレイン電流Ｉｄは単調に減少するように動作する（ドレイン電流Ｉｄの波形にコブ波形が出現しないように動作する。図６のＩｄ（ｐ過多）参照。）。
（２）ドレイン・ソース間電圧Ｖｄｓ
ｎ過多の場合、ドレイン・ソース間電圧ＶｄｓはＪｕｓｔの場合よりも緩やかに約３５０Ｖまで上昇し、その後、緩やかに減少して電源電圧（３００Ｖ）で安定するように動作する。ドレイン・ソース間電圧Ｖｄｓが上昇し始めてから安定するまでにかかる時間はＪｕｓｔの場合よりも長く約０．０５ｕｓｅｃ（５０ｎｓｅｃ）である（図６のＶｄｓ（ｎ過多）参照。）。
ｐ過多の場合、ドレイン・ソース間電圧ＶｄｓがＪｕｓｔの場合よりも急激に約３７０Ｖまで増加した後、電源電圧（３００Ｖ）で安定するように動作する（図６のＶｄｓ（ｐ過多）参照。）。ドレイン・ソース間電圧Ｖｄｓが上昇してから安定するまでにかかる時間は約０．０２ｕｓｅｃ（２０ｎｓｅｃ）である。
（３）ゲート・ソース間電圧Ｖｇｓ
ｎ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する（図６のＶｇｓ（ｎ過多）参照。）。一方、Ｊｕｓｔの場合及びｐ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ほとんど変化せず単調に減少するように動作する（図６のＶｇｓ（ｐ過多）及びＶｇｓ（Ｊｕｓｔ）参照。）。
【００５９】
上記（１）〜（３）からわかるように、比較例１に係るＭＯＳＦＥＴ８００においては、ゲート周辺のチャージバランスのバラツキがあった場合（Ｊｕｓｔがｎ過多になったり、ｐ過多になったりする場合等）に、ターンオフしたときのスイッチング特性、特にドレイン電流Ｉｄ及びドレイン・ソース間電圧Ｖｄｓのバラツキが大きくなる。チャージバランスがｎ過多にばらついた場合、スイッチング特性のバラツキは特に大きくなる。
【００６０】
これに対して、実施形態１に係る電力変換回路１において、実施形態１に係るＭＯＳＦＥＴ１００は、以下のように動作する。
（１）ドレイン電流Ｉｄ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する（図７の各Ｉｄ参照。）。特に、ｎ過多の場合には、ドレイン電流Ｉｄの波形にコブ波形がほとんど出現しなくなり、Ｊｕｓｔの場合及びｐ過多の場合の波形に近くなるように動作する。
（２）ドレイン・ソース間電圧Ｖｄｓ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する（図７の各Ｖｄｓ参照。）。ｐ過多の場合にはリンギングが発生しているが、このリンギングはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
（３）ゲート・ソース間電圧Ｖｇｓ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ゲート・ソース間電圧Ｖｇｓの波形にほとんど違いがないように動作する（図７の各Ｖｇｓ参照。）。
【００６１】
上記（１）〜（３）からわかるように、実施形態１に係るＭＯＳＦＥＴ１００においては、ゲート周辺のチャージバランスのバラツキ（Ｊｕｓｔからｎ過多になったり、ｐ過多になったりする等）があったときしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
【００６２】
次に、ＭＯＳＦＥＴをターンオフしたときに、実施形態１に係るＭＯＳＦＥＴ１００及び比較例１に係るＭＯＳＦＥＴ８００の波形が上記のような波形になる理由を説明する。
まず、比較例１に係るＭＯＳＦＥＴ８００において、ＭＯＳＦＥＴをターンオフすると、ｐ型コラム領域８１６（及びベース領域８１８）とｎ型コラム領域８１４との間のｐｎ接合から空乏層がｎ型コラム領域８１４及びｐ型コラム領域８１６に広がる。しかしながら、比較例１に係るＭＯＳＦＥＴ８００においては、（空乏層がトレンチ直下まで広がるものの）空乏層がドレイン電極側に広がり難いため、ｎ型コラム領域８１４における空乏化されていない領域とゲート電極８２６の間隔を長くすることが難しく、帰還容量Ｃｒｓｓを小さくすることが難しくなる（図８参照。）。このため、ゲート電極８２６がｎ型コラム領域８１４の電位変化の影響を受け易く、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
【００６３】
これに対して、実施形態１に係るＭＯＳＦＥＴ１００においては、空乏層がドレイン電極側にも広がり易いため、ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔を長くし易く、帰還容量Ｃｒｓｓを小さくすることが容易となる（図９参照。）。このため、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くすることができ、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
【００６４】
次に、等電位線の面から上記理由を説明する。
なお、比較例２に係るＭＯＳＦＥＴ７００は、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は比較例１に係るＭＯＳＦＥＴ８００と同様の構成を有するＭＯＳＦＥＴであり（図１０（ａ）参照。）、実施例に係るＭＯＳＦＥＴ１００Ａは、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は、実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するＭＯＳＦＥＴである（図１０（ｂ）参照。）。
【００６５】
比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときには、トレンチの底部の等電位線の間隔が狭い状態となっている（図１１（ａ）参照。）。これは、ｎ型コラム領域７１４における空乏化されていない領域とゲート電極７２６との間隔が短いためである。従って、トレンチの底部付近の電位勾配が大きくなり、ゲート電極７２６がｎ型コラム領域７１４の電位変化の影響を受け易くなる。従って、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
【００６６】
これに対して、実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときには、トレンチ１２２の底部付近の等電位線の間隔が広い状態となっている（図１１（ｂ）参照。）。これは、ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が長いためである。これにより、トレンチ１２２の底部付近の電位勾配が小さくなり、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
【００６７】
５．実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１の効果
実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置（ｘが０に近い領域）においては、当該平均正電荷密度ρ（ｘ）が従来のＭＯＳＦＥＴ９００よりも小さく（負側に大きく）、ｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が従来のＭＯＳＦＥＴ９００よりも大きくなる。従って、（１）ゲート周辺のｎ型コラム領域１１４が従来のＭＯＳＦＥＴ９００よりも空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のｎ型コラム領域１１４の電位が高くなり難くなる。また、（２）ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が従来のＭＯＳＦＥＴ９００よりも長くなり、帰還容量Ｃｒｓｓ（ゲート・ドレイン間容量Ｃｇｄと等しい）が従来のＭＯＳＦＥＴ９００よりも小さくなるため、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域１１４のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００６８】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置においては、平均正電荷密度ρ（ｘ）が小さく（負側に大きく）、ｐ型コラム領域１１６の負電荷の電荷量がｎ型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該ｐ型コラム領域１１６の負電荷によってゲート周辺のホールを引き抜きやすくなり、その結果、Ｌ負荷アバランシェ破壊耐量を大きくすることができる。
【００６９】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６から構成されたスーパージャンクション構造１１７を有する半導体基体１１０を備えるため、従来のＭＯＳＦＥＴ９００の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【００７０】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であるため、ｐ型コラム領域１１６の底部付近の深さ位置においては、ｐ型コラム領域１１６の不純物総量がｎ型コラム領域１１４の不純物総量よりも少なくなる（ｎ過多になる）。従って、ＭＯＳＦＥＴをターンオフしたときにｐ型コラム領域１１６から発生した空乏層が第２主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いＭＯＳＦＥＴとなる。
【００７１】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとし、スーパージャンクション構造１１７における、平均正電荷密度ρ（ｘ）が０になる深さ位置の深さをｄとしたときに、０＜ｄ＜ａ／２を満たすため、ゲート周辺の深さ位置においてｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が大きくなり、ゲート周辺のｎ型コラム領域１１４が空乏化しやすくなるため、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
【００７２】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、スーパージャンクション構造１１７における所定深さ位置の深さｘを横軸とし、ｎ型コラム領域１１４の所定深さ位置における幅ｗｎ（ｘ）又はｐ型コラム領域１１６の所定深さ位置における幅ｗｐ（ｘ）を縦軸としたときに、当該幅ｗｐ（ｘ）は、下に凸の右下がりの曲線で表され、当該幅ｗｎ（ｘ）は、上に凸の右上がりの曲線で表されるため、半導体装置を製造する過程において不純物を導入する際に、深さごとに導入する不純物濃度を変えるといった複雑な工程を実施しなくても済む。
【００７３】
実施形態１に係るＭＯＳＦＥＴ１００はトレンチゲート型のＭＯＳＦＥＴである。このような構成とすることにより、プレーナーゲート型のＭＯＳＦＥＴよりもゲート電極とドレイン電極が近く、ゲート周辺のｎ型コラム領域１１４の電位が上がり易いトレンチゲート型のＭＯＳＦＥＴであっても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００７４】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７に空乏層が最も広がったときの第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、ベース領域１１の最下面の深さ位置のｘ座標を−ｔとし、ｐ型コラム領域１１６の最下部の深さ位置のｘ座標をｂとし、平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとしたときに、０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たすため、このような構成とすることによっても、ゲート周辺の深さ位置においてｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が大きくなり、ゲート周辺のｎ型コラム領域１１４が空乏化しやすくなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
【００７５】
実施形態１に係る電力変換回路１によれば、整流素子が、ファスト・リカバリー・ダイオードであるため、ターンオフ期間が短く、ＭＯＳＦＥＴをターンオフしたときに、ドレイン電圧に伴ってｎ型コラム領域１１４の電位が上がり難くなる。従って、ゲート電極の電位も上がり難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００７６】
［実施形態２］
実施形態２に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）ではなく、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、及び、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を変化させた点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０２においては、図１２に示すように、深さｘを横軸とし、ｎ型コラム領域１１４の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）及びｐ型コラム領域１１６の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を縦軸としたときに、当該正電荷の平均密度Ｎｄ（ｘ）は、上に凸の単調な右上がりの曲線で表され、当該負電荷の平均密度Ｎａ（ｘ）は、下に凸の単調な右下がりの曲線で表される（図１２（ｃ）参照。）。なお、ｎ型コラム領域１１４の幅及びｐ型コラム領域１１６の幅はいずれも、深さによらず一定である（図１２（ｂ）参照。）。
【００７７】
このように、実施形態２に係るＭＯＳＦＥＴ１０２は、ｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）及びｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）ではなく、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、及び、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を変化させた点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置（ｘが０に近い領域）においては、当該平均正電荷密度ρ（ｘ）が従来のＭＯＳＦＥＴ９００よりも小さく（負側に大きく）、ｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が従来のＭＯＳＦＥＴ９００よりも大きくなる。従って、（１）従来のＭＯＳＦＥＴ９００よりもゲート周辺のｎ型コラム領域１１４が空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のｎ型コラム領域１１４の電位が高くなり難くなる。また、（２）ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が長くなり、帰還容量Ｃｒｓｓが従来のＭＯＳＦＥＴ９００よりも小さくなるため、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００７８】
なお、実施形態２に係るＭＯＳＦＥＴ１０２は、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）及びｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）ではなく、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）、及び、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を変化させた点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
【００７９】
［実施形態３］
実施形態３に係るＭＯＳＦＥＴ２００は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、トレンチゲート型のＭＯＳＦＥＴではなくプレーナーゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態３に係るＭＯＳＦＥＴ２００において、半導体基体２１０は、図１３に示すように、半導体基体２１０の第１主面の表面、かつ、ｐ型コラム領域２１６の表面上の全部及びｎ型コラム領域２１４の表面上の一部に形成されたベース領域２１８と、半導体基体２１０の第１主面の表面、かつ、ｎ型コラム領域２１４の表面上にベース領域２１８に隣接するように形成されたｎ型表面高濃度領域２１９と、ベース領域２１８の表面に形成されたｎ型のソース領域２２０とを有し、ゲート電極２３６は、ソース領域２２０とｎ型表面高濃度領域２１９とに挟まれたベース領域２１８の表面上にゲート絶縁膜２３４を介して形成されている。なお、ｎ型表面高濃度領域２１９の深さ位置は、１．０μｍ〜４．０μｍの範囲内にあり、ｎ型表面高濃度領域２１９の不純物濃度は、１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。
【００８０】
このように、実施形態３に係るＭＯＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナーゲート型のＭＯＳＦＥＴである点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造２１７が空乏化したときの、スーパージャンクション構造２１７の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置（ｘが０に近い領域）においては、当該平均正電荷密度ρ（ｘ）が従来のＭＯＳＦＥＴ９００よりも小さく（負側に大きく）、ｐ型コラム領域２１６の負電荷の電荷量とｎ型コラム領域２１４の正電荷の電荷量との差が従来のＭＯＳＦＥＴ９００よりも大きくなる。従って、（１）従来のＭＯＳＦＥＴよりもゲート周辺のｎ型コラム領域２１４が空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のｎ型コラム領域２１４の電位が高くなり難くなる。また、（２）ｎ型コラム領域２１４における空乏化されていない領域とゲート電極２３６との間隔が長くなり、帰還容量Ｃｒｓｓが従来のＭＯＳＦＥＴよりも小さくなるため、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域２１４（ｎ型コラム領域のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極２３６がｎ型コラム領域２１４の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００８１】
なお、実施形態３に係るＭＯＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴではなく、プレーナーゲート型のＭＯＳＦＥＴである点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
【００８２】
［実施形態４］
実施形態４に係る電力変換回路２は、基本的には実施形態１に係る電力変換回路１と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態４に係る電力変換回路２は、図１４に示すように、ＭＯＳＦＥＴとして、４つのＭＯＳＦＥＴ１００（１００ａ〜１００ｄ）を備え、整流素子として、各ＭＯＳＦＥＴの内蔵ダイオードを備える。
【００８３】
このように、実施形態４に係る電力変換回路２は、電力変換回路がフルブリッジ回路である点で実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置（ｘが０に近い領域）においては、当該平均正電荷密度ρ（ｘ）が従来のＭＯＳＦＥＴ９００よりも小さく（負側に大きく）、ｐ型コラム領域１１６の負電荷の電荷量とｎ型コラム領域１１４の正電荷の電荷量との差が従来のＭＯＳＦＥＴ９００よりも大きくなる。従って、（１）従来のＭＯＳＦＥＴよりもゲート周辺のｎ型コラム領域１１４が空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のｎ型コラム領域１１４の電位が高くなり難くなる。また、（２）ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が長くなり、帰還容量Ｃｒｓｓが従来のＭＯＳＦＥＴよりも小さくなるため、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００８４】
また、実施形態４に係る電力変換回路２によれば、ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造１１７が空乏化したときの、スーパージャンクション構造１１７の所定深さ位置における平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されるため、上記したように、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域１１４のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。このため、フォールス・ターンオン(誤オン)と呼ばれる現象が発生し難くなる。
【００８５】
なお、フォールス・ターンオン(誤オン)と呼ばれる現象は、２個以上のＭＯＳＦＥＴが接続されている回路において、どちらか一方のＭＯＳＦＥＴがターンオンするとき、電位変化によって、もう一方のＭＯＳＦＥＴも誤ってターンオンする現象である。
【００８６】
さらにまた、実施形態４に係る電力変換回路２によれば、整流素子が、ＭＯＳＦＥＴの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
【００８７】
なお、実施形態４に係る電力変換回路２は、電力変換回路がフルブリッジ回路である点以外の点においては実施形態１に係る電力変換回路１と同様の構成を有するため、実施形態１に係る電力変換回路１が有する効果のうち該当する効果を有する。
【００８８】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【００８９】
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【００９０】
（２）上記実施形態１及び３においては、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）を上に凸の単調な右上がりの曲線で表し、かつ、ｐ型コラム領域の所定深さ位置における幅ｗｐ（ｘ）を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）を、階段状（但し、階段の角の部分を結んだ線（包絡線）が上に凸の単調な右上がりの曲線になる）で表し、かつ、ｐ型コラム領域の所定深さ位置における幅ｗｐを、階段状（但し、階段の角の部分を結んだ線（包絡線）が下に凸の単調な右下がりの曲線になる）で表してもよいし（図１５参照。）、ｎ型コラム領域の所定深さ位置における幅ｗｎ（ｘ）を、凹凸を繰り返す曲線（但し、包絡線が上に凸の単調な右上がりの曲線になる）で表し、かつ、ｐ型コラム領域の所定深さ位置における幅ｗｐを、凹凸を繰り返す曲線（但し、包絡線が下に凸の単調な右下がりの曲線になる）で表してもよい（図１６参照。）。
【００９１】
（３）上記実施形態２においては、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）を上に凸の単調な右上がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、ｎ型コラム領域の所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）を、階段状（但し、階段の角の部分を結んだ線が上に凸の単調な右上がりの曲線になる）で表してもよいし、凹凸を繰り返す曲線（但し、包絡線が上に凸の単調な右上がりの曲線になる）で表してもよい。
【００９２】
（４）上記実施形態２においては、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、ｐ型コラム領域の所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を、階段状（但し、階段の角の部分を結んだ線が下に凸の単調な右下がりの曲線になる）で表してもよいし、凹凸を繰り返す曲線（但し、包絡線が下に凸の単調な右下がりの曲線になる）で表してもよい。
【００９３】
（５）上記各実施形態においては、ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２、ゲート電極１２６を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２、ゲート電極１２６を平面的に見て、円状（立体的に見て柱状）、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
【００９４】
（６）上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
【００９５】
（７）上記実施形態１〜３においては、電力変換回路として、チョッパ回路を用い、実施形態４においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、ＲＣＣ回路、フォワードコンバータ、フライバックコンバータその他の回路を用いてもよい。
【００９６】
（８）上記実施形態１〜３においては、整流素子として、ｐｉｎダイオードを用い、実施形態４においては、ＭＯＳＦＥＴの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、ＪＢＳ、ＭＰＳその他のファスト・リカバリー・ダイオード、シリコンカーバイド・ショットキーバリアダイオードその他のダイオードを用いてもよい。
【００９７】
（９）上記実施形態４においては、整流素子として、ＭＯＳＦＥＴの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる場合は、ＭＯＳＦＥＴと並列に別途整流素子を接続してもよい。
【符号の説明】
【００９８】
１，２…電力変換回路、１０…リアクトル、１２…第１端子、１４…第２端子、２０…電源、３０…整流素子、１００，１００Ａ，１００ａ，１００ｂ，１００ｃ，１００ｄ，１０２，１０４，１０６，２００，７００，８００，９００…ＭＯＳＦＥＴ、１１０，２１０，７１０，９１０…半導体基体、１１２，２１２，７１２，９１２…低抵抗半導体層、１１３，２１３，７１３，９１３…バッファ層、１１４，２１４，７１４，８１４，９１４…ｎ型コラム領域、１１５，２１５，７１５，９１５…ｎ型半導体層、１１６，２１６，７１６，８１６，９１６…ｐ型コラム領域、１１７，２１７，７１７，９１７…スーパージャンクション構造、１１８，２１８，７１８，８１８，９１８…ベース領域、２１９，９１９…ｎ型表面高濃度領域、１２０，２２０，７２０，９２０…ソース領域、１２２，７２２，８２２…トレンチ、１２４，２３４，７２４，８２４，９３４…ゲート絶縁膜、１２６，２３６，７２６，８２６，９３６…ゲート電極、１２８，２３８，７２８…層間絶縁膜、１３０，２３０，７３０，９３０…ソース電極、１３２，２３２，７３２，９３２…ドレイン電極
【図１】
2018087943.tif 000008
【図２】
2018087943.tif 000009
【図３】
2018087943.tif 000010
【図４】
2018087943.tif 000011
【図５】
2018087943.tif 000012
【図６】
2018087943.tif 000013
【図７】
2018087943.tif 000014
【図８】
2018087943.tif 000015
【図９】
2018087943.tif 000016
【図１０】
2018087943.tif 000017
【図１１】
2018087943.tif 000018
【図１２】
2018087943.tif 000019
【図１３】
2018087943.tif 000020
【図１４】
2018087943.tif 000021
【図１５】
2018087943.tif 000022
【図１６】
2018087943.tif 000023
【図１７】
2018087943.tif 000024
【図１８】
2018087943.tif 000025
【手続補正書】
【提出日】平成29年10月19日(2017.10.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｎ型コラム領域及びｐ型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、
前記半導体基体の第１主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるＭＯＳＦＥＴであって、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフしてスーパージャンクション構造が空乏化したときの、前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式（１）で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ（ｘ）を縦軸としたときに、
当該平均正電荷密度ρ（ｘ）は、上に凸の右上がりの曲線で表されており、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとしたときに、
ｘ＝０のときの当該平均正電荷密度ρ（０）の値が負であり、かつ、ｘ＝ａのときの当該平均正電荷密度ρ（ａ）の値が正であり、
当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝０の直線及び前記横軸で囲まれた領域の面積は、当該平均正電荷密度ρ（ｘ）を表す曲線、ｘ＝ａの直線及び前記横軸で囲まれた領域の面積と等しく、
前記スーパージャンクション構造における所定深さ位置の深さｘを横軸とし、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）又は前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）を縦軸としたときに、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度Ｎｄ（ｘ）は、上に凸の右上がりの曲線で表され、
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度Ｎａ（ｘ）は、下に凸の右下がりの曲線で表されることを特徴とするＭＯＳＦＥＴ。
【数１】
2018087943.tif 000026
（式（１）中、ｗｎ（ｘ）は、前記ｎ型コラム領域の前記所定深さ位置における幅を示し、Ｎｄ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｎ型コラム領域の前記所定深さ位置における正電荷の平均密度を示し、ｗｐ（ｘ）は、前記ｐ型コラム領域の前記所定深さ位置における幅を示し、Ｎａ（ｘ）は、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造が空乏化したときの、前記ｐ型コラム領域の前記所定深さ位置における負電荷の平均密度を示し、ｑは、電気素量を示し、ｗは、ｗｎ（ｘ）＋ｗｐ（ｘ）＝２ｗを満たす正の定数を示す。）
【請求項２】
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第２主面側の空乏層の表面のうち最も浅い深さ位置の深さをａとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ（ｘ）が０になる深さ位置の深さをｄとしたときに、０＜ｄ＜ａ／２を満たすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記半導体基体は、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面上に形成されたｐ型のベース領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ＭＯＳＦＥＴは、
平面的に見て前記ｎ型コラム領域が位置する領域内において、前記半導体基体の第１主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、
前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項４】
前記半導体基体は、前記半導体基体の前記第１主面の表面、かつ、前記ｐ型コラム領域の表面上の全部及び前記ｎ型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第１主面の表面、かつ、前記ｎ型コラム領域の表面上に前記ベース領域に隣接するように形成されたｎ型表面高濃度領域と、前記ベース領域の表面に形成されたｎ型のソース領域とをさらに有し、
前記ゲート電極は、前記ソース領域と前記ｎ型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項５】
前記ＭＯＳＦＥＴをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第１主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をｘ軸とし、前記ベース領域の最下面の深さ位置のｘ座標を−ｔとし、前記ｐ型コラム領域の最下部の深さ位置のｘ座標をｂとし、前記平均正電荷密度ρ（ｘ）が０になる深さ位置のｘ座標をｄとしたときに、０＜ｔ＋ｄ＜（ｔ＋ｂ）／２を満たすことを特徴とする請求項３又は４に記載のＭＯＳＦＥＴ。
【請求項６】
リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項１〜５のいずれかに記載のＭＯＳＦＥＴと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
【請求項７】
前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項６に記載の電力変換回路。
【請求項８】
前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項６に記載の電力変換回路。
【請求項９】
前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項６に記載の電力変換回路。
【国際調査報告】
2018087943.tif 000027
2018087943.tif 000028
2018087943.tif 000029
2018087943.tif 000030