(57)【要約】  差動出力回路（１）は、差動入力信号を受ける入力トランジスタ（ＭＬおよびＭＲ）と、当該入力トランジスタにカスコード接続されるｎ段のカスコードトランジスタ（ｎ≧２）と、ｎ段目のカスコードトランジスタのドレインに接続された出力端子（ＯＵＴＰおよびＯＵＴＮ）と、出力端子（ＯＵＴＰ）の電位と出力端子（ＯＵＴＮ）の電位との中間電位Ｖｃ１をｎ段目のカスコードトランジスタのゲートに供給する中間電位生成回路（１０）と、中間電位Ｖｃ１を（ｎ−１）段階に分圧したそれぞれの分圧電位を、電位が高い順に、（ｎ−１）段目のカスコードトランジスタのゲートから１段目のカスコードトランジスタのゲートに供給する分圧回路（１１）とを備える。
2016185716.tif 000002
【特許請求の範囲】
【請求項１】
互いに逆相となる差動入力信号を受ける第１入力トランジスタおよび第２入力トランジスタと、
前記第１入力トランジスタにカスコード接続されるｎ段の第１カスコードトランジスタ（ｎは２以上の自然数）と、前記第２入力トランジスタにカスコード接続されるｎ段の第２カスコードトランジスタとを備え、
前記第１入力トランジスタのドレインに接続された前記第１カスコードトランジスタを１段目の第１カスコードトランジスタとし、前記第１入力トランジスタから最も遠くに接続された前記第１カスコードトランジスタをｎ段目の第１カスコードトランジスタとし、前記第２入力トランジスタのドレインに接続された前記第２カスコードトランジスタを１段目の第２カスコードトランジスタとし、前記第２入力トランジスタから最も遠くに接続された前記第２カスコードトランジスタをｎ段目の第２カスコードトランジスタとした場合、前記第１カスコードトランジスタのｋ段目（１≦ｋ≦ｎ）のゲートと前記第２カスコードトランジスタのｋ段目のゲートとが接続されており、
さらに、
前記ｎ段目の第１カスコードトランジスタのドレインに接続された第１出力端子と、
前記ｎ段目の第２カスコードトランジスタのドレインに接続された第２出力端子と、
前記第１出力端子の電位と前記第２出力端子の電位との中間電位を前記ｎ段目の第１カスコードトランジスタのゲートおよび前記ｎ段目の第２カスコードトランジスタのゲートに供給する中間電位生成回路と、
前記中間電位を（ｎ−１）段階に分圧したそれぞれの分圧電位を、電位が高い順に、（ｎ−１）段目の第１カスコードトランジスタのゲートから前記１段目の第１カスコードトランジスタのゲートに供給する分圧回路とを備える
差動出力回路。
【請求項２】
さらに、
入力信号を受けて前記差動入力信号を前記第１入力トランジスタおよび第２入力トランジスタにそれぞれ出力する第１バッファおよび第２バッファを備え、
前記第１バッファおよび前記第２バッファを駆動するための電源電圧は、前記第１出力端子および前記第２出力端子の電位よりも低い電位を有する
請求項１に記載の差動出力回路。
【請求項３】
前記第１入力トランジスタ、前記第２入力トランジスタ、前記ｎ段の第１カスコードトランジスタおよび前記ｎ段の第２カスコードトランジスタは、Ｎ型のＭＯＳトランジスタであり、
前記差動出力回路は、Ｐ型の基板を備え、
前記基板には、前記第１入力トランジスタ、前記第２入力トランジスタ、前記ｎ段の第１カスコードトランジスタおよび前記ｎ段の第２カスコードトランジスタのそれぞれのソースまたはドレインとなる拡散領域が形成され、
前記第１入力トランジスタ、前記第２入力トランジスタ、前記ｎ段の第１カスコードトランジスタおよび前記ｎ段の第２カスコードトランジスタの前記拡散領域の下部には、フローティング状態の電位分離用Ｎウェルが形成されている
請求項１に記載の差動出力回路。
【請求項４】
前記第１入力トランジスタ、前記第２入力トランジスタ、前記ｎ段の第１カスコードトランジスタおよび前記ｎ段の第２カスコードトランジスタは、Ｎ型のＭＯＳトランジスタであり、
前記差動出力回路は、Ｐ型の基板を備え、
前記基板には、前記第１入力トランジスタ、前記第２入力トランジスタ、前記ｎ段の第１カスコードトランジスタおよび前記ｎ段の第２カスコードトランジスタのそれぞれのソースまたはドレインとなる拡散領域が形成され、
前記第１入力トランジスタおよび前記第２入力トランジスタの前記拡散領域の下部には、前記第１入力トランジスタおよび前記第２入力トランジスタのソース電位が供給されたＰ型ウェルが形成され、
前記第ｋ段目（１≦ｋ≦ｎ）の第１カスコードトランジスタの前記拡散領域の下部には、前記第ｋ段目の第１カスコードトランジスタのソース電位が供給された第ｋ番目の第１Ｐ型ウェルが形成され、
前記第ｋ段目（１≦ｋ≦ｎ）の第２カスコードトランジスタの前記拡散領域の下部には、前記第ｋ段目の第２カスコードトランジスタのソース電位が供給された第ｋ番目の第２Ｐ型ウェルが形成され、
第１番目から第ｎ番目までの全ての前記第１Ｐ型ウェルは、互いに分離形成されており、
第１番目から第ｎ番目までの全ての前記第２Ｐ型ウェルは、互いに分離形成されている
請求項１に記載の差動出力回路。
【請求項５】
前記第１入力トランジスタ、前記第２入力トランジスタ、前記ｎ段の第１カスコードトランジスタおよび前記ｎ段の第２カスコードトランジスタは、Ｎ型のＭＯＳトランジスタであり、
前記差動出力回路は、Ｐ型の基板を備え、
前記基板には、前記第１入力トランジスタ、前記第２入力トランジスタ、前記ｎ段の第１カスコードトランジスタおよび前記ｎ段の第２カスコードトランジスタのそれぞれのソースまたはドレインとなる拡散領域が形成され、
前記第１入力トランジスタおよび前記第２入力トランジスタの前記拡散領域の下部には、前記第１入力トランジスタおよび前記第２入力トランジスタのソース電位が供給されたＰ型ウェルが形成され、
第ｎ段目の前記第１カスコードトランジスタのドレイン電位と、第１段目の前記第１カスコードトランジスタのソース電位との電位差を、トランジスタの耐圧電圧で割った値をＸ（Ｘは小数点以下切り上げかつｎ以下の自然数）とし、
前記第１入力トランジスタおよび前記第２入力トランジスタの前記拡散領域の下部に配置された前記Ｐ型ウェルを少なくともＹ＝ｎ／Ｘ（Ｙは小数点以下切り捨てかつｎ以下の自然数）段のカスコードトランジスタで共有し、
第［Ｗ・Ｙ］（Ｗは１からＸまでの自然数）段目から第［（Ｗ−１）・Ｙ＋１］段目の前記第１カスコードトランジスタの前記拡散領域の下部には、第［（Ｗ−１）・Ｙ＋１］段目の第１カスコードトランジスタのソース電位が供給された第Ｗ番目の第１Ｐ型ウェルが形成され、
第［Ｗ・Ｙ］（Ｗは１からＸまでの自然数)段目から第［（Ｗ−１）・Ｙ＋１］段目の前記第２カスコードトランジスタの前記拡散領域の下部には、第［（Ｗ−１）・Ｙ＋１］段目の第２カスコードトランジスタのソース電位が供給された第Ｗ番目の第２Ｐ型ウェルが形成されている
請求項１に記載の差動出力回路。
【請求項６】
前記分圧回路は、
入力信号を受けて前記差動入力信号を前記第１入力トランジスタおよび第２入力トランジスタにそれぞれ出力する第１バッファおよび第２バッファを駆動するための電源電圧を検知する電源電圧検知部と、
前記電源電圧検知部により前記電源電圧が供給されないことが検知された場合、または、前記差動出力回路がパワーダウン制御された場合に、前記第１カスコードトランジスタおよび前記第２カスコードトランジスタのゲートに供給する分圧電位を調整する可変抵抗部とを備える
請求項１に記載の差動出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動出力回路に関する。
【背景技術】
【０００２】
近年、電子機器間において、扱うデータ通信速度の高速化と回路の低消費電力がますます要求されている。こうした要求に対応するため、電子機器間に配置されるデータ通信回路は、スイッチング速度および消費電力という点で有利な低耐圧のトランジスタを用いることが効果的である。【０００３】
これに対して、例えば、ＨＤＭＩ（登録商標）（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）等の出力バッファとして用いられる差動出力回路は、オープンドレイン回路であり、終端電圧は外部より３．３Ｖが印加される構成となっている。ここで、従来では高耐圧トランジスタが用いられる差動出力回路の構成に対して、低耐圧トランジスタを適用した場合には、過電圧に対する信頼性に問題が生じる。【０００４】
特許文献１では、差動入力対トランジスタのドレインに、それぞれカスコードトランジスタが接続された構成を有するデータ通信回路が開示されている。一方のカスコードトランジスタのゲートには、他方のカスコードトランジスタのドレイン電圧が供給されている。このカスコードトランジスタの接続構成により、各トランジスタの端子間電位差は小さくなる。これにより、高耐圧が要求されるデータ通信回路に低耐圧トランジスタを使用しても過電圧に対する耐久性を高めることができる。また、カスコードトランジスタのゲートに供給されるバイアス電圧は出力端子から供給されるため、差動出力回路内部の電圧が出力端電圧より低い場合となっても適切なバイアス電圧を供給し、低耐圧トランジスタを過電圧から保護している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５３８５７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のデータ通信回路では、ダイナミックに動作する出力端子にそれぞれカスコードトランジスタのゲートを接続している。このため、カスコードトランジスタの寄生容量（ゲート入力容量）が差動出力回路の負荷容量の一部となり、回路動作の更なる高速化の妨げになるという課題がある。また、カスコードトランジスタは１段のため、より高耐圧が必要な回路に適用した場合は、トランジスタへの過電圧に対する耐性が不十分である。さらには、動作速度の高速化および低消費電力化に対応するため、より低い電源電圧、より低耐圧のトランジスタを使用する場合には、トランジスタの過電圧に対する耐性が不十分であり、信頼性の高い回路を提供することが困難となる。【０００７】
本発明は上記課題に鑑みてなされたものであり、低耐圧のトランジスタを用いて、高耐圧性、高速性および低消費電力を有する差動出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本開示の一形態に係る差動出力回路は、互いに逆相となる差動入力信号を受ける第１入力トランジスタおよび第２入力トランジスタと、前記第１入力トランジスタにカスコード接続されるｎ段の第１カスコードトランジスタ（ｎは２以上の自然数）と、前記第２の入力トランジスタにカスコード接続されるｎ段の第２カスコードトランジスタとを備え、前記第１入力トランジスタのドレインに接続された前記第１カスコードトランジスタを１段目の第１カスコードトランジスタとし、前記第１入力トランジスタから最も遠くに接続された前記第１カスコードトランジスタをｎ段目の第１カスコードトランジスタとし、前記第２入力トランジスタのドレインに接続された前記第２カスコードトランジスタを１段目の第２カスコードトランジスタとし、前記第２入力トランジスタから最も遠くに接続された前記第２カスコードトランジスタをｎ段目の第２カスコードトランジスタとした場合、前記第１カスコードトランジスタのｋ段目（１≦ｋ≦ｎ）のゲートと前記第２カスコードトランジスタのｋ段目のゲートとが接続されており、さらに、前記ｎ段目の第１カスコードトランジスタのドレインに接続された第１出力端子と、前記ｎ段目の第２カスコードトランジスタのドレインに接続された第２出力端子と、前記第１出力端子の電位と前記第２出力端子の電位との中間電位を前記ｎ段目の第１カスコードトランジスタのゲートおよび前記ｎ段目の第２カスコードトランジスタのゲートに供給する中間電位生成回路と、前記中間電位を（ｎ−１）段階に分圧したそれぞれの分圧電位を、電位が高い順に、（ｎ−１）段目の第１カスコードトランジスタのゲートから前記１段目の第１カスコードトランジスタのゲートに供給する分圧回路とを備えることを特徴とする。
【発明の効果】
【０００９】
本開示の差動出力回路によれば、低耐圧のトランジスタを用いて、高耐圧性、高速性および低消費電力を有する差動出力回路を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１に係るｎ段のカスコードトランジスタを有する差動出力回路の回路構成を表す図である。
【図２Ａ】図２Ａは、実施の形態１に係る２段のカスコードトランジスタを有する差動出力回路の回路構成を表す図である。
【図２Ｂ】図２Ｂは、実施の形態１に係る２段のカスコードトランジスタを有する差動出力回路の半導体断面構造を表す図である。
【図３Ａ】図３Ａは、実施の形態１の変形例に係る２段のカスコードトランジスタを有する差動出力回路の回路構成を表す図である。
【図３Ｂ】図３Ｂは、実施の形態１の変形例に係る２段のカスコードトランジスタを有する差動出力回路の半導体断面構造を表す図である。
【図４Ａ】図４Ａは、実施の形態２に係る２段のカスコードトランジスタを有する差動出力回路の回路構成を表す図である。
【図４Ｂ】図４Ｂは、実施の形態２に係る可変抵抗部の回路構成を表す図である。
【図４Ｃ】図４Ｃは、実施の形態２に係る可変抵抗部の状態遷移図である。
【図４Ｄ】図４Ｄは、実施の形態２の変形例１に係る電源電圧検知部の構成を表す図である。
【図４Ｅ】図４Ｅは、実施の形態２の変形例２に係る電源電圧検知部の構成を表す図である。
【図４Ｆ】図４Ｆは、実施の形態２の変形例３に係る中間電位生成回路の構成を表す図である。
【図５Ａ】図５Ａは、実施の形態３に係るｎ段のカスコードトランジスタを有する差動出力回路の回路構成を表す図である。
【図５Ｂ】図５Ｂは、実施の形態３に係るｎ段のカスコードトランジスタを有する差動出力回路の半導体断面構造を表す図である。
【図６Ａ】図６Ａは、実施の形態３の変形例に係るｎ段のカスコードトランジスタを有する差動出力回路の回路構成を表す図である。
【図６Ｂ】図６Ｂは、実施の形態３の変形例に係るｎ段のカスコードトランジスタを有する差動出力回路の半導体断面構造を表す図である。
【図７】図７は、変形例に係るｎ段のカスコードトランジスタを有する差動出力回路の半導体断面構造を表す図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態に係る差動出力回路について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは一例であり、本発明を限定するものではない。
【００１２】
（実施の形態１）
［１−１．ｎ段のカスコードトランジスタを有する差動出力回路の回路構成］
図１は、実施の形態１に係るｎ段のカスコードトランジスタを有する差動出力回路１の回路構成を表す図である。同図において、差動出力回路１は、バッファＢ１およびＢ２と、電流源トランジスタＭ０と、入力トランジスタＭＬおよびＭＲと、ｎ個のカスコードトランジスタＣＬｋ（１≦ｋ≦ｎ：ｎは２以上の自然数）と、ｎ個のカスコードトランジスタＣＲｋ（１≦ｋ≦ｎ）と、中間電位生成回路１０と、分圧回路１１と、出力端子ＯＵＴＰおよびＯＵＴＮとを備える。
【００１３】
バッファＢ１およびＢ２は、電源電圧ＶＤＤで動作し、それぞれ、入力信号ＩＮＮおよびＩＮＰをバッファリングして入力トランジスタＭＬおよびＭＲのゲートに供給する。ここで、入力信号ＩＮＮおよびＩＮＰは、互いに逆相となる入力信号である。
【００１４】
なお、バッファＢ１は第１バッファであり、バッファＢ２は第２バッファである。
【００１５】
電流源トランジスタＭ０は、例えば、ＮＭＯＳトランジスタであり、バイアス電圧Ｖｂｉａｓがゲートに印加されることにより、入力トランジスタおよびカスコードトランジスタを流れる電流の電流源として機能する。
【００１６】
入力トランジスタＭＬおよびＭＲは、例えば、ＮＭＯＳトランジスタであり、互いにソースが接続され、当該ソースが電流源トランジスタＭ０のドレインに接続され、差動対のトランジスタを構成している。
【００１７】
なお、入力トランジスタＭＬは第１入力トランジスタであり、入力トランジスタＭＲは第２入力トランジスタである。
【００１８】
カスコードトランジスタＣＬ１およびＣＲ１は、例えば、ＮＭＯＳトランジスタであり、それぞれ、入力トランジスタＭＬおよびＭＲとカスコード接続される。つまり、カスコードトランジスタＣＬ１のソースが入力トランジスタＭＬのドレインと接続され、カスコードトランジスタＣＲ１のソースが入力トランジスタＭＲのドレインと接続され、カスコードトランジスタＣＬ１およびＣＲ１のゲート同士が接続されている。カスコードトランジスタＣＬ１およびＣＲ１は、入力トランジスタＭＬおよびＭＲとカスコード接続された第１番目のカスコードトランジスタ対を形成している。
【００１９】
また、カスコードトランジスタＣＬ２のソースがカスコードトランジスタＣＬ１のドレインと接続され、カスコードトランジスタＣＲ２のソースがカスコードトランジスタＣＲ１のドレインと接続され、カスコードトランジスタＣＬ２およびＣＲ２のゲート同士が接続されている。カスコードトランジスタＣＬ２およびＣＲ２は、例えば、ＮＭＯＳトランジスタであり、カスコードトランジスタＣＬ１およびＣＲ１とカスコード接続された第２番目のカスコードトランジスタ対を形成している。
【００２０】
また、カスコードトランジスタＣＬｎのソースがカスコードトランジスタＣＬ（ｎ−１）のドレインと接続され、カスコードトランジスタＣＲｎのソースがカスコードトランジスタＣＲ（ｎ−１）のドレインと接続され、カスコードトランジスタＣＬｎおよびＣＲｎのゲート同士が接続されている。また、カスコードトランジスタＣＬｎのドレインが出力端子ＯＵＴＰと接続され、カスコードトランジスタＣＲｎのドレインが出力端子ＯＵＴＮと接続されている。カスコードトランジスタＣＬｎおよびＣＲｎは、例えば、ＮＭＯＳトランジスタであり、カスコードトランジスタＣＬ（ｎ−１）およびＣＲ（ｎ−１）とカスコード接続された第ｎ番目のカスコードトランジスタ対を形成している。
【００２１】
なお、カスコードトランジスタＣＬ１〜ＣＬｎのそれぞれは、第１カスコードトランジスタであり、カスコードトランジスタＣＲ１〜ＣＲｎのそれぞれは、第２カスコードトランジスタである。
【００２２】
中間電位生成回路１０は、抵抗素子Ｒｃ１およびＲｃ２を備え、直列接続された抵抗素子Ｒｃ１およびＲｃ２が出力端子ＯＵＴＰとＯＵＴＮとの間に接続される。また、抵抗素子Ｒｃ１とＲｃ２との接続ノードが、カスコードトランジスタＣＬｎおよびＣＲｎのゲートに接続されている。この構成により、中間電位生成回路１０は、出力端子ＯＵＴＰの電圧と出力端子ＯＵＴＮの電圧との中間電位Ｖｃ１を生成し、中間電位Ｖｃ１をカスコードトランジスタＣＬｎおよびＣＲｎのゲートに印加する。
【００２３】
なお、出力端子ＯＵＴＰは、第１出力端子であり、出力端子ＯＵＴＮは、第２出力端子である。
【００２４】
分圧回路１１は、ｎ個の抵抗素子Ｒｂｋ（１≦ｋ≦ｎ：ｎは２以上の自然数）を備え、直列接続されたｎ個の抵抗素子Ｒｂｋが抵抗素子Ｒｃ１およびＲｃ２の接続ノードとＧＮＤ端子との間に接続される。また、抵抗素子ＲｂｋとＲｂ（ｋ＋１）との接続ノードが、カスコードトランジスタＣＬｋおよびＣＲｋのゲートに接続されている。この構成により、分圧回路１１は、電位が高い順に、中間電位Ｖｃ１が分圧された分圧電位Ｖｂ（ｎ−１）〜Ｖｂ１を生成し、当該分圧電位Ｖｂ（ｎ−１）〜Ｖｂ１を、それぞれ、カスコードトランジスタＣＬ（ｎ−１）およびＣＲ（ｎ−１）のゲート〜カスコードトランジスタＣＬ１およびＣＲ１のゲートに印加する。
【００２５】
差動出力回路１の上記構成において、最低限必要なカスコードトランジスタの段数Ｎｍｉｎは、式１で表される。
【００２６】
Ｎｍｉｎ＝（ＶＯＵＴＰ−Ｖｄ１）／Ｖｐ      （式１）
【００２７】
ここで、ＶＯＵＴＰは出力端子ＯＵＴＰの最大出力電位であり、Ｖｄ１は、入力トランジスタＭＬのドレイン電位であり、Ｖｐは各トランジスタの耐圧電圧である。
【００２８】
例えば、ＶＯＵＴＰ＝３．６Ｖ、Ｖｄ１＝１．５Ｖ、Ｖｐ＝１．９Ｖの場合には、Ｎｍｉｎ≒１．１となる。従って、カスコードトランジスタの段数が２段以上あれば、所望の耐圧特性を得ることが可能となる。
【００２９】
［１−２．２段のカスコードトランジスタを有する差動出力回路の回路構成］
ここで、実施の形態１に係るｎ段のカスコードトランジスタを有する差動出力回路１の動作を説明するために、ｎ＝２の場合の差動出力回路２を例示する。
【００３０】
図２Ａは、実施の形態１に係る２段のカスコードトランジスタを有する差動出力回路２の回路構成を表す図である。同図において、差動出力回路２は、バッファＢ１およびＢ２と、電流源トランジスタＭ０と、入力トランジスタＭＬおよびＭＲと、カスコードトランジスタＣＬ１およびＣＬ２と、カスコードトランジスタＣＲ１およびＣＲ２と、中間電位生成回路２０と、分圧回路２１と、出力端子ＯＵＴＰおよびＯＵＴＮとを備える。
【００３１】
カスコードトランジスタＣＬ２のドレインが出力端子ＯＵＴＰと接続され、カスコードトランジスタＣＲ２のドレインが出力端子ＯＵＴＮと接続されている。
【００３２】
中間電位生成回路２０は、抵抗素子Ｒｃ１およびＲｃ２を備え、直列接続された抵抗素子Ｒｃ１およびＲｃ２が出力端子ＯＵＴＰとＯＵＴＮとの間に接続される。また、抵抗素子Ｒｃ１とＲｃ２との接続ノードが、カスコードトランジスタＣＬ２およびＣＲ２のゲートに接続されている。
【００３３】
分圧回路２１は、直列接続された抵抗素子Ｒｂ１およびＲｂ２を備え、抵抗素子Ｒｂ１およびＲｂ２が、抵抗素子Ｒｃ１およびＲｃ２の接続ノードとＧＮＤ端子との間に接続される。また、抵抗素子Ｒｂ１とＲｂ２との接続ノードが、カスコードトランジスタＣＬ１およびＣＲ１のゲートに接続されている。この構成により、分圧回路２１は、中間電位Ｖｃ１が分圧された分圧電位Ｖｂ１を生成し、分圧電位Ｖｂ１を、カスコードトランジスタＣＬ１およびＣＲ１のゲートに印加する。
【００３４】
上記構成によれば、個々のトランジスタの各端子間（ゲート−ソース、ゲート−ドレイン、ドレイン−ソース、ゲート−基板）電位差を、トランジスタの耐圧を超えないように設定できるので、低耐圧トランジスタを用いて高耐圧の回路を構成することが可能となる。
【００３５】
例えば、ＨＤＭＩ（登録商標）を例にすると、図２Ａの差動出力回路２において、出力端子ＯＵＴＰおよびＯＵＴＮは３．３Ｖに終端される。それぞれの出力振幅は０．５Ｖである。この場合、一方の出力端子は３．３Ｖであり、他方の出力端子は２．８Ｖとなる。よって、中間電位Ｖｃ１は、３．０５Ｖとなる。また、中間電位Ｖｃ１の分圧電位Ｖｂ１を、抵抗素子Ｒｂ１およびＲｂ２の設定により、２．３Ｖ程度に設定する。このとき、入力トランジスタＭＬのドレイン電位Ｖｄ１は、１．６〜１．７Ｖ程度となる。
【００３６】
このように、中間電位Ｖｃ１＝３．０５Ｖの場合、カスコードトランジスタＣＬ２およびＣＲ２のゲート−ドレイン間電圧は０．３Ｖ以下であり、カスコードトランジスタＣＬ２およびＣＲ２のゲート−ソース間電圧は０．７Ｖ前後となる。また、分圧電位Ｖｂ１＝２．３Ｖの場合、カスコードトランジスタＣＬ１およびＣＲ１のゲート−ドレイン間電圧は０．１Ｖ前後であり、カスコードトランジスタＣＬ１およびＣＲ１のゲート−ソース間電圧は０．８Ｖ前後となる。よって、低耐圧トランジスタ（例えばＶｐ＝１．９〜２Ｖ）の端子間電圧は、各トランジスタの耐圧電圧を超えない。よって、差動出力回路２によれば、低耐圧のトランジスタを用いて、高耐圧性、高速性および低消費電力を実現することが可能となる。
【００３７】
また、入力トランジスタＭＬ（ＭＲ）、カスコードトランジスタＣＬ１（ＣＲ１）およびＣＬ２（ＣＲ２）が低耐圧トランジスタで構成されるので、入力トランジスタＭＲ（ＭＬ）に入力する信号振幅を小さくできる。つまり、バッファＢ１およびＢ２を駆動するための電源電ＶＤＤを、出力端子ＯＵＴＰおよびＯＵＴＮの電位よりも低い電位を有する構成とすることが可能となる。これにより、差動出力回路２の消費電力を低減することが可能となる。
【００３８】
なお、ある程度の高耐圧性を確保しつつ、高速性および低消費電力を実現する構成として、上記カスコードトランジスタが１段だけ配置された構成が考えられる。しかしながら、この場合には、入力トランジスタＭＲ（ＭＬ）の耐圧性能は、１つのカスコードトランジスタの特性により決定されてしまう。つまり、例えば、データ通信システムの要求性能に応じた柔軟な耐圧仕様、高速仕様および消費電力仕様を満たすことは不可能である。
【００３９】
これに対して、本実施の形態に係る差動出力回路１および２によれば、カスコードトランジスタは２段以上配置される。つまり、カスコードトランジスタの段数自体を柔軟に調整することにより、耐圧仕様、高速仕様および消費電力仕様を最適化することが可能となる。
【００４０】
［１−３．２段のカスコードトランジスタを有する差動出力回路の半導体構造］
次に、以上のような差動出力回路２が形成される半導体構造について説明する。図２Ｂは、実施の形態１に係る２段のカスコードトランジスタを有する差動出力回路２の半導体断面構造を表す図である。図２Ｂにおいて、差動出力回路２はＰ型の基板ＰＳＵＢを備え、基板ＰＳＵＢには、Ｐ型ウェルＰＷ１およびＮ型の分離用ウェルＤＮＷが形成されている。
【００４１】
電流源トランジスタＭ０のバックゲートとなるＰ型ウェルＰＷ１内には、電流源トランジスタＭ０のソースおよびドレインとなるそれぞれのＮ型拡散層が形成され、２つのＮ型拡散層の間のＰ型ウェルＰＷ１の上部には電流源トランジスタＭ０のゲート電極が配置されている。
【００４２】
分離用ウェルＤＮＷ内には、入力トランジスタＭＲ（ＭＬ）のバックゲートとなるＰ型ウェルＰＷ２、カスコードトランジスタＣＲ１（ＣＬ１）のバックゲートとなるＰ型ウェルＰＷＣ１、ならびにカスコードトランジスタＣＲ２（ＣＬ２）のバックゲートとなるＰ型ウェルＰＷＣ２が形成されている。
【００４３】
Ｐ型ウェルＰＷ２内には、入力トランジスタＭＲ（ＭＬ）のソースおよびドレインとなるそれぞれのＮ型拡散層が形成され、２つのＮ型拡散層の間のＰ型ウェルＰＷ２の上部には入力トランジスタＭＲ（ＭＬ）のゲート電極が配置されている。
【００４４】
Ｐ型ウェルＰＷＣ１内には、カスコードトランジスタＣＲ１（ＣＬ１）のソースおよびドレインとなるそれぞれのＮ型拡散層が形成され、２つのＮ型拡散層の間のＰ型ウェルＰＷＣ１の上部にはカスコードトランジスタＣＲ１（ＣＬ１）のゲート電極が配置されている。
【００４５】
Ｐ型ウェルＰＷＣ２内には、カスコードトランジスタＣＲ２（ＣＬ２）のソースおよびドレインとなるそれぞれのＮ型拡散層が形成され、２つのＮ型拡散層の間のＰ型ウェルＰＷＣ２の上部にはカスコードトランジスタＣＲ２（ＣＬ２）のゲート電極が配置されている。
【００４６】
ここで、入力トランジスタＭＲ（ＭＬ）、カスコードトランジスタＣＲ１（ＣＬ１）およびＣＲ２（ＣＬ２）の各拡散層の下部に配置されたＰ型ウェルＰＷ２、ＰＷＣ１およびＰＷＣ２の電位は、それぞれのトランジスタのソース電位が供給されている。つまり、Ｐ型ウェルＰＷ２、ＰＷＣ１およびＰＷＣ２は、互いに分離形成されている。
【００４７】
これを、ｎ段のカスコードトランジスタを有する差動出力回路１に適用すれば、第ｋ段目（１≦ｋ≦ｎ）の第１カスコードトランジスタＣＬｋの拡散領域の下部には、第１カスコードトランジスタＣＬｋのソース電位が供給された第ｋ番目の第１Ｐ型ウェルが形成される。また、第ｋ段目（１≦ｋ≦ｎ）の第２カスコードトランジスタＣＲｋの拡散領域の下部には、第ｋ段目の第２カスコードトランジスタＣＲｋのソース電位が供給された第ｋ番目の第２Ｐ型ウェルが形成される。第１番目から第ｎ番目までの全ての第１Ｐ型ウェルは、互いに分離形成されており、第１番目から第ｎ番目までの全ての第２Ｐ型ウェルは、互いに分離形成されている。
【００４８】
また、分離用ウェルＤＮＷは、フローティング状態であってもよい。また、入力トランジスタＭＲ（ＭＬ）とカスコードトランジスタＣＲ１（ＣＬ１）およびＣＲ２（ＣＬ２）とで分離用ウェルＤＮＷを共有してもよい。これによれば、上記Ｐ型ウェルから分離用ウェルＤＮＷの順方向の寄生ダイオードにより分離用ウェルＤＮＷの電位が決定されるが、基板ＰＳＵＢの電位（０Ｖ）は分離用ウェルＤＮＷの電位より高いので、基板ＰＳＵＢへの貫通電流を防止することが可能となる。また、Ｐ型ウェル電位が分離用ウェルＤＮＷ電位以下のとき、Ｐ型ウェルＰＷＣ２から分離用ウェルＤＮＷに流れる電流はほぼゼロなので、良好な回路特性および高い信頼性を確保することが可能となる。
【００４９】
［１−４．変形例に係る差動出力回路の回路構成および半導体構造］
図３Ａは、実施の形態１の変形例に係る２段のカスコードトランジスタを有する差動出力回路３の回路構成を表す図である。同図において、差動出力回路３は、バッファＢ１およびＢ２と、電流源トランジスタＭ０と、入力トランジスタＭＬおよびＭＲと、カスコードトランジスタＤＬ１およびＤＬ２と、カスコードトランジスタＤＲ１およびＤＲ２と、中間電位生成回路２０と、分圧回路２１と、出力端子ＯＵＴＰおよびＯＵＴＮとを備える。
【００５０】
本変形例に係る差動出力回路３は、実施の形態１に係る差動出力回路２と比較して、カスコードトランジスタＤＬ２およびＤＲ２のバックゲートの接続構成、つまりカスコードトランジスタＤＬ２およびＤＲ２のバックゲートの電位供給構成が異なる。以下、実施の形態１に係る差動出力回路２と同じ構成は説明を省略し、異なる構成を中心に説明する。
【００５１】
図３Ａに示すように、カスコードトランジスタＤＬ２のバックゲートが、カスコードトランジスタＤＬ２のソースではなく、カスコードトランジスタＤＬ１のバックゲートおよびソースに接続されている。同様に、カスコードトランジスタＤＲ２のバックゲートが、カスコードトランジスタＤＲ２のソースではなく、カスコードトランジスタＤＲ１のバックゲートおよびソースに接続されている。
【００５２】
本変形例のような上記接続構成を実現できるのは、カスコードトランジスタＤＬ１のソース電位とカスコードトランジスタＤＬ２のドレイン電位との電位差が、各トランジスタの耐圧電圧より低く設定できる場合である。
【００５３】
［１−５．変形例に係る差動出力回路の半導体構造］
図３Ｂは、実施の形態１の変形例に係る２段のカスコードトランジスタを有する差動出力回路３の半導体断面構造を表す図である。図３Ｂにおいて、差動出力回路３はＰ型の基板ＰＳＵＢを備え、基板ＰＳＵＢには、Ｐ型ウェルＰＷ１およびＮ型の分離用ウェルＤＮＷが形成されている。
【００５４】
分離用ウェルＤＮＷ内には、入力トランジスタＭＲ（ＭＬ）のバックゲートとなるＰ型ウェルＰＷ２、カスコードトランジスタＤＲ１（ＤＬ１）およびＤＲ２（ＤＬ２）のバックゲートとなるＰ型ウェルＰＷＣ１が形成されている。
【００５５】
Ｐ型ウェルＰＷＣ１内には、カスコードトランジスタＤＲ１（ＤＬ１）のソースおよびドレインとなるそれぞれのＮ型拡散層が形成され、２つのＮ型拡散層の間のＰ型ウェルＰＷＣ１の上部にはカスコードトランジスタＤＲ１（ＤＬ１）のゲート電極が配置されている。同時に、Ｐ型ウェルＰＷＣ１内には、カスコードトランジスタＤＲ２（ＤＬ２）のソースおよびドレインとなるそれぞれのＮ型拡散層が形成され、２つのＮ型拡散層の間のＰ型ウェルＰＷＣ１の上部にはカスコードトランジスタＤＬ２（ＤＲ２）のゲート電極が配置されている。つまり、カスコードトランジスタＤＲ１（ＤＬ１）のＮ型拡散層の下部に形成されたＰ型ウェルと、カスコードトランジスタＤＲ２（ＤＬ２）のＮ型拡散層の下部に形成されたＰ型ウェルとは連続した同一のＰ型ウェルＰＷＣ１で構成されている。
【００５６】
この構成によれば、カスコードトランジスタＤＲ２（ＤＬ２）の拡散領域の下部に配置されるＰ型ウェルには、カスコードトランジスタＤＲ１（ＤＬ１）のソース電位が供給される。
【００５７】
これにより、Ｐ型ウェルの分離数が減るので、回路面積を削減することが可能となる。
【００５８】
（実施の形態２）
本実施の形態では、カスコードトランジスタのゲートに印加される分圧電位を、差動出力回路の動作状況に応じて可変できる構成を有する。
【００５９】
［２−１．２段のカスコードトランジスタを有する差動出力回路の回路構成］
図４Ａは、実施の形態２に係る２段のカスコードトランジスタを有する差動出力回路４の回路構成を表す図である。同図において、差動出力回路４は、バッファＢ１およびＢ２と、電流源トランジスタＭ０と、入力トランジスタＭＬおよびＭＲと、カスコードトランジスタＣＬ１、ＣＬ２、ＣＲ１およびＣＲ２と、中間電位生成回路２０と、可変分圧回路２２と、出力端子ＯＵＴＰおよびＯＵＴＮとを備える。
【００６０】
本実施の形態に係る差動出力回路４は、実施の形態１に係る差動出力回路３と比較して、可変分圧回路２２の構成が異なる。以下、実施の形態１に係る差動出力回路３と同じ構成は説明を省略し、異なる構成を中心に説明する。
【００６１】
可変分圧回路２２は、直列接続された可変抵抗部Ｒｖ１およびＲｂ２を備え、可変抵抗部Ｒｖ１および抵抗素子Ｒｂ２が抵抗素子Ｒｃ１とＲｃ２との接続ノードとＧＮＤ端子との間に接続される。また、可変抵抗部Ｒｖ１と抵抗素子Ｒｂ２との接続ノードが、カスコードトランジスタＣＬ１およびＣＲ１のゲートに接続されている。この構成により、可変分圧回路２２は、中間電位Ｖｃ１が、差動出力回路４の動作状況に応じて分圧された分圧電位Ｖｂ１を生成し、分圧電位Ｖｂ１を、カスコードトランジスタＣＬ１およびＣＲ１のゲートに印加する。
【００６２】
差動出力回路がパワーダウン状態の場合、出力端子ＯＵＴＰおよびＯＵＴＮは、例えば３．３Ｖに終端した状態となり、一方、出力端子ＯＵＴＰおよびＯＵＴＮから差動出力回路内のＧＮＤへ向けて貫通電流が流れないようにするため、電流源トランジスタＭ０、入力トランジスタＭＬおよびＭＲの各ゲート電位をプルダウンで固定する必要がある。この場合に、入力トランジスタＭＬおよびＭＲのゲート−ドレイン間にトランジスタ耐圧を超える電圧（例えば１．９〜２Ｖ）が印加される場合がある。
【００６３】
また、差動出力回路に電源電圧ＶＤＤが供給されない状態で、出力端子ＯＵＴＰおよびＯＵＴＮが３．３Ｖに終端される場合もある。このときも入力トランジスタＭＬおよびＭＲのゲート電位は０Ｖにプルダウン、または、ハイインピーダンス（Ｈｉ−ｚ）状態となるため、入力トランジスタＭＬおよびＭＲのゲート−ドレイン間にトランジスタ耐圧を超える電圧が印加される場合がある。
【００６４】
上述したようなパワーダウン状態および電源電圧ＶＤＤが供給されない状態であっても、本実施の形態に係る差動出力回路４によれば、入力トランジスタＭＬおよびＭＲのゲート−ドレイン間にトランジスタ耐圧を超える電圧が印加されない。以下、本実施の形態に係る差動出力回路４の要部構成である可変抵抗部Ｒｖについて詳細に説明する。
【００６５】
図４Ｂは、実施の形態２に係る可変抵抗部Ｒｖの回路構成を表す図である。同図に示された可変抵抗部Ｒｖは、抵抗素子Ｒｂ７０およびＲｂ７１と、トランジスタＭ７１およびＭ７２と、制御部５０と、電源電圧検知部４１ａとを備える。電源電圧検知部４１ａは、電源電圧ＶＤＤの供給の有無を検知する回路であり、抵抗素子ＲＬ１およびＲＬ２を備える。
【００６６】
上記構成において、分圧電位Ｖｂ１は、可変抵抗部Ｒｖ１と抵抗素子Ｒｂ２との抵抗比で決定される。
【００６７】
図４Ｃは、実施の形態２に係る可変抵抗部Ｒｖの状態遷移図である。
【００６８】
まず、電源電圧ＶＤＤが供給され（ＶＤＤ＝１．８Ｖ）、かつ、パワーダウン状態（ＮＰＤ＝Ｌ）である場合（状態Ａ）には、制御部５０は、トランジスタＭ７１のゲートへＨレベル（Ｖｂ２）の制御信号を出力する。このとき、トランジスタＭ７１およびＭ７２はともに導通状態となり、可変抵抗部Ｒｖは、Ｒｂ７０と７１との並列合成抵抗となる。これにより、分圧電位Ｖｂ１は、低電位となる。
【００６９】
次に、電源電圧ＶＤＤが供給され（ＶＤＤ＝１．８Ｖ）、かつ、パワーオン状態（ＮＰＤ＝Ｈ）である場合（状態Ｂ）には、制御部５０は、トランジスタＭ７１のゲートへＬレベルの制御信号を出力する。このとき、トランジスタＭ７１は非導通状態となり、可変抵抗部Ｒｖは、Ｒｂ７０となる。これにより、分圧電位Ｖｂ１は、通常電位となる。
【００７０】
次に、電源電圧ＶＤＤが供給されず（ＶＤＤ＝０Ｖ）、かつ、パワーダウン状態（ＮＰＤ＝Ｌ）である場合（状態Ｃ）には、制御部５０は、トランジスタＭ７１のゲートへＨレベル（Ｖｂ２）の制御信号を出力する。このとき、トランジスタＭ７１およびＭ７２はともに導通状態となり、可変抵抗部Ｒｖは、Ｒｂ７０と７１との並列合成抵抗となる。これにより、分圧電位Ｖｂ１は、低電位となる。
【００７１】
次に、電源電圧ＶＤＤが供給されず（ＶＤＤ＝０Ｖ）、かつ、パワーオン状態（ＮＰＤ＝Ｈ）である場合（状態Ｄ）には、制御部５０は、トランジスタＭ７１のゲートへＨレベル（Ｖｂ２）の制御信号を出力する。このとき、トランジスタＭ７１およびＭ７２はともに導通状態となり、可変抵抗部Ｒｖは、Ｒｂ７０と７１との並列合成抵抗となる。これにより、分圧電位Ｖｂ１は、低電位となる。
【００７２】
差動出力回路４がパワーダウン状態の場合（状態ＡまたはＣ）、出力端子ＯＵＴＰおよびＯＵＴＮは、例えば３．３Ｖに終端した状態となり、中間電位Ｖｃ１は３．３Ｖとなる。一方、電流源トランジスタＭ０、入力トランジスタＭＬおよびＭＲの各ゲート電位はプルダウンで固定される。このとき、実施の形態１に係る差動出力回路２のように、Ｖｂ１＝２．３Ｖのままでは、カスコードトランジスタＣＬ１およびＣＲ１のソース電位は２．０Ｖ前後となる。このため、入力トランジスタＭＬおよびＭＲのそれぞれのゲート−ドレイン間には、トランジスタ耐圧を超える電圧（例えば、１．９〜２Ｖ）印加される場合がある。これに対して、本実施の形態に係る差動出力回路４では、差動出力回路４がパワーダウン状態の場合には、分圧電位Ｖｂ１は低電位（Ｖｂ１＝１．７Ｖ程度）となる。このため、入力トランジスタＭＬおよびＭＲのそれぞれのゲート−ドレイン間の電圧が、トランジスタ耐圧を超えないように制御される。
【００７３】
また、差動出力回路４に電源電圧ＶＤＤが供給されない場合（状態ＣまたはＤ）、出力端子ＯＵＴＰおよびＯＵＴＮは、３．３Ｖに終端される場合もある。この場合も、入力トランジスタＭＬおよびＭＲの各ゲート電位は０Ｖにプルダウン、または、ハイインピーダンス（Ｈｉ−ｚ）状態となる。この場合であっても、分圧電位Ｖｂ１は低電位（Ｖｂ１＝１．７Ｖ程度）となる。このため、入力トランジスタＭＬおよびＭＲのそれぞれのゲート−ドレイン間の電圧が、トランジスタ耐圧を超えないように制御される。
【００７４】
なお、差動出力回路４が動作する際、入力トランジスタＭＬおよびＭＲは、飽和領域で動作させることが望ましい。これを満足するように、分圧電位Ｖｂ１を設定することが好ましい。
【００７５】
以上のように、本実施の形態に係る差動出力回路４によれば、低耐圧のトランジスタを用いて、高耐圧性、高速性および低消費電力を実現することができるとともに、カスコードトランジスタのゲートに印加される分圧電位を、差動出力回路４の動作状況に応じて可変することができる。これにより、差動出力回路４の動作状況が変化しても、各トランジスタに印加される電圧が、トランジスタ耐圧を超えないように制御することが可能となる。
【００７６】
なお、可変抵抗部Ｒｖの回路構成において、トランジスタ７１と７２とが抵抗素子Ｒｂ７１とＧＮＤ端子との間にカスコード接続されているが、このようにすることで、トランジスタＭ７１のゲートに０Ｖが印加され、かつ、分圧電位Ｖｂ１がトランジスタの耐圧電圧以上に設定された場合であっても、トランジスタＭ７２のゲート−ドレイン間電位が耐圧電圧を超えることを防止することが可能となる。
【００７７】
なお、電源電圧検知部の構成は、図４Ｂに示された電源電圧検知部４１ａの構成に限られない。
【００７８】
図４Ｄは、実施の形態２の変形例１に係る電源電圧検知部４１ｂの構成を表す図である。図４Ｄに示すように、電源電圧検知部４１ａの抵抗素子ＲＬ１の代わりに、ゲート−ドレイン間が短絡されたトランジスタＭＬ２を用いてもよい。
【００７９】
図４Ｅは、実施の形態２の変形例２に係る電源電圧検知部４１ｃの構成を表す図である。図４Ｅに示すように、電源電圧検知部４１ｃにおいて、抵抗素子ＲＬ２と直列接続された、ゲート−ドレイン間が短絡されたトランジスタは、トランジスタＭＬ１およびＭＬ２のように、多段で構成されてもよい。
【００８０】
また、中間電位生成回路は、図４Ｂに示された中間電位生成回路２０の構成に限られない。
【００８１】
図４Ｆは、実施の形態２の変形例３に係る中間電位生成回路２３の構成を表す図である。図４Ｆに示すように、分圧電位Ｖｂ２を生成するための回路を、分圧電位Ｖｂ１を生成するための抵抗素子Ｒｃ１およびＲｃ２を用いた回路と分離して構成してもよい。
【００８２】
また、本実施の形態では、２段のカスコードトランジスタを有する差動出力回路４の回路構成およびその動作について説明したが、本実施の形態の設計思想は、２段のカスコードトランジスタを有する差動出力回路に限定されない。本実施の形態の設計思想は、ｎ段のカスコードトランジスタを有する差動出力回路が有するカスコードトランジスタのゲートに供給される分圧電位Ｖｂ１〜Ｖｂ（ｎ−１）についても適用可能である。
【００８３】
（実施の形態３）
本実施の形態では、ｎ段のカスコードトランジスタを有する差動出力回路における、カスコードトランジスタのバックゲートの接続態様について説明する。
【００８４】
［３−１．ｎ段のカスコードトランジスタを有する差動出力回路の回路構成］
図５Ａは、実施の形態３に係るｎ段のカスコードトランジスタを有する差動出力回路５の回路構成を表す図である。同図において、差動出力回路５は、電流源トランジスタＭ０と、入力トランジスタＭＬおよびＭＲと、ｎ個のカスコードトランジスタＥＬ１〜ＥＬｎと、ｎ個のカスコードトランジスタＥＲ１〜ＥＲｎとを備える。
【００８５】
本実施の形態に係る差動出力回路５は、実施の形態１に係る差動出力回路１と比較して、カスコードトランジスタのバックゲートの接続構成、つまりカスコードトランジスタのバックゲートの電位供給構成が異なる。以下、実施の形態１に係る差動出力回路１と同じ構成は説明を省略し、異なる構成を中心に説明する。
【００８６】
図５Ａに示すように、第ｋ段目（１≦ｋ≦ｎ）の第１カスコードトランジスタＥＬｋのバックゲートには、第１段目の第１カスコードトランジスタＥＬ１のソース電位が共通して供給されている。また、第ｋ段目（１≦ｋ≦ｎ）の第１カスコードトランジスタＥＲｋのバックゲートには、第１段目の第１カスコードトランジスタＥＲ１のソース電位が共通して供給されている。
【００８７】
［３−２．ｎ段のカスコードトランジスタを有する差動出力回路の半導体構造］
図５Ｂは、実施の形態３に係るｎ段のカスコードトランジスタを有する差動出力回路５の半導体断面構造を表す図である。図５Ｂに示すように、第１段目〜第ｎ段目のカスコードトランジスタのＮ型拡散層の下部には、カスコードトランジスタＥＲ１（ＥＬ１）のソース電位が供給された共通のＰ型ウェルＰＷＣ１が形成されている。
【００８８】
上記構成により、各カスコードトランジスタのＰ型ウェルに対して、個別にソース電位を供給する必要がないので、回路規模を小型化することが可能となる。
【００８９】
［３−３．変形例に係る差動出力回路の回路構成］
図６Ａは、実施の形態３の変形例に係るｎ段のカスコードトランジスタを有する差動出力回路６の回路構成を表す図である。同図において、差動出力回路６は、電流源トランジスタＭ０と、入力トランジスタＭＬおよびＭＲと、ｎ個のカスコードトランジスタＦＬ１〜ＦＬｎと、ｎ個のカスコードトランジスタＦＲ１〜ＦＲｎとを備える。
【００９０】
本実施の形態に係る差動出力回路６は、実施の形態３に係る差動出力回路５と比較して、カスコードトランジスタのバックゲートの接続構成、つまりカスコードトランジスタのバックゲートの電位供給構成が異なる。以下、実施の形態３に係る差動出力回路５と同じ構成は説明を省略し、異なる構成を中心に説明する。
【００９１】
図６Ａに示すように、第ｋ段目（２≦ｋ≦ｎを満たす偶数）の第１カスコードトランジスタＦＬｋのバックゲートには、第（ｋ−１）段目の第１カスコードトランジスタＦＬ（ｋ−１）のソース電位が供給されている。また、第ｋ段目（２≦ｋ≦ｎを満たす偶数）の第２カスコードトランジスタＦＲｋのバックゲートには、第（ｋ−１）段目の第２カスコードトランジスタＦＲ（ｋ−１）のソース電位が供給されている。
【００９２】
［３−４．変形例に係る差動出力回路の半導体構造］
図６Ｂは、実施の形態３の変形例に係るｎ段のカスコードトランジスタを有する差動出力回路６の半導体断面構造を表す図である。図６Ｂに示すように、第（ｋ−１）段目および第ｋ段目（ｋは２≦ｋ≦ｎを満たす偶数）のカスコードトランジスタのＮ型拡散層の下部には、第（ｋ−１）段目のカスコードトランジスタのソース電位が供給された共通のＰ型ウェルＰＷＣ（ｋ−１）が形成されている。
【００９３】
上記構成により、各カスコードトランジスタのＰ型ウェルに対して、個別にソース電位を供給する必要がないので、回路規模を小型化することが可能となる。
【００９４】
ここで、カスコードトランジスタのＮ型拡散層の下部に配置されたＰ型ウェルの電位を共有できる最大数Ｙは、当該Ｐ型ウェルの最小分離数をＸとした場合、以下の式２で表される。
【００９５】
Ｙ＝ｎ／Ｘ      （式２）
【００９６】
但し、Ｙは、式２で得られた値の小数点以下が切り捨てられた値である。また、Ｐ型ウェルの最小分割数Ｘは、以下の式３で表される。
【００９７】
Ｘ＝（ＶＯＵＴＰ−Ｖｄ１）／Ｖｐ      （式３）
【００９８】
つまり、最小分割数Ｘは、第ｎ段目の第１カスコードトランジスタＦＬｎのドレイン電位ＶＯＵＴＰと、第１段目の第１カスコードトランジスタＦＬ１のソース電位Ｖｄ１との電位差を、トランジスタの耐圧電圧Ｖｐで割った値（Ｘは小数点以下切り上げかつｎ以下の自然数）である。
【００９９】
このとき、第［Ｗ・Ｙ］（Ｗは１からＸまでの自然数)段目から第［（Ｗ−１）・Ｙ＋１］段目の第１カスコードトランジスタのＮ型拡散層の下部には、第［（Ｗ−１）・Ｙ＋１］段目の第１カスコードトランジスタのソース電位が供給された第Ｗ番目の共通の第１Ｐ型ウェルが形成されている。
【０１００】
また、第［Ｗ・Ｙ］（Ｗは１からＸまでの自然数)段目から第［（Ｗ−１）・Ｙ＋１］段目の第２カスコードトランジスタのＮ型拡散層の下部には、第［（Ｗ−１）・Ｙ＋１］段目の第２カスコードトランジスタのソース電位が供給された第Ｗ番目の共通の第２Ｐ型ウェルが形成されている。
【０１０１】
例えば、第ｎ段目の第１カスコードトランジスタＦＬｎのドレイン電位ＶＮが３．６Ｖであり、第１段目の第１カスコードトランジスタＦＬ１のソース電位Ｖ１が１．５Ｖであり、トランジスタの耐圧電圧が０．９Ｖであるとする。
【０１０２】
このとき、カスコードトランジスタの必要な段数ｎ＝３となり、また、Ｘ＝３となり、式３よりＹ＝１となる。つまり、ｎ＝３の場合には、各カスコードトランジスタのＰ型ウェルの電位は、当該各カスコードトランジスタのソース電位が供給されることとなる。
【０１０３】
なお、上記「耐圧電圧」は、トランジスタの実際の耐圧電圧でもよいし、また、実際の耐圧にマージンを持たせた値であってもよい。
【０１０４】
（まとめ）
以上、図面を用いて説明したように、上記実施の形態に係る差動出力回路は、互いに逆相となる差動入力信号を受ける入力トランジスタＭＬおよびＭＲと、入力トランジスタＭＬおよびＭＲのドレインに接続されたｎ段のカスコードトランジスタと、第ｎ段目のカスコードトランジスタにそれぞれ接続される出力端子ＯＵＴＰおよびＯＵＴＮと、出力端子ＯＵＴＰの電位と出力端子ＯＵＴＮの電位との中間電位Ｖｃ１をｎ段目のカスコードトランジスタのゲートに供給する中間電位生成回路１０と、中間電位Ｖｃ１を（ｎ−１）段階に分圧したそれぞれの分圧電位を、電位が高い順に、（ｎ−１）段目のカスコードトランジスタのゲートから１段目のカスコードトランジスタのゲートに供給する分圧回路１１とを備える。
【０１０５】
これによれば、個々のトランジスタの各端子間電位差（ゲート−ソース間電圧、ゲート−ドレイン間電圧、ドレイン−ソース間電圧、ゲート−基板間電圧）はトランジスタの耐圧を超えずに、低耐圧トランジスタを用いて高耐圧の差動出力回路を構成することが可能となる。
【０１０６】
また、ｎ段のカスコードトランジスタのＮ型拡散層の下部のＰ型ウェルの電位は、個々のカスコードトランジスタのソース電位が供給されてもよい。
【０１０７】
これにより、高耐圧の差動出力回路を構成することが可能となる。
【０１０８】
また、ｎ段カスコードトランジスタのＮ型拡散層の下部のＰ型ウェルの電位は、トランジスタの各端子間電位差が耐圧電圧を超えない範囲で、複数のカスコードトランジスタのＰ型ウェルを共通電位にしてもよい。
【０１０９】
これにより、半導体回路の回路面積を削減することが可能となる。
【０１１０】
また、分圧回路は、差動出力回路に電源電圧が供給されない場合、または、差動出力回路がパワーダウン制御された場合に、分圧電位を最適な値に調整する調整機構を備えてもよい。
【０１１１】
これにより、差動出力回路の動作状況が変化しても、各トランジスタに印加される電圧が、トランジスタ耐圧を超えないように制御することが可能となる。
【０１１２】
（その他の実施の形態）
以上、本開示の実施の形態に係る差動出力回路について説明したが、本開示は、上記実施の形態１〜３に限定されるものではない。
【０１１３】
例えば、上記実施の形態１〜３では、分離用ウェルＤＮＷは、入力トランジスタＭＬおよびＭＲならびにｎ段のカスコードトランジスタに対して共通に形成されている。本発明に係る差動出力回路はこれに限られず、分離用ウェルＤＮＷは、分離されていてもよい。
【０１１４】
図７は、変形例に係るｎ段のカスコードトランジスタＧＲ１（ＧＬ１）〜ＧＲｎ（ＧＬｎ）を有する差動出力回路７の半導体断面構造を表す図である。同図に示されたように、差動出力回路７には、Ｙ個の分離用ウェルＤＮＷ［１］からＤＮＷ［Ｙ］が形成されている。例えば、異なる半導体プロセスにおいて分離用ウェルＤＮＷとＰ型ウェルとの間の耐圧が問題となるようなことがある場合に、分離用ウェルＤＮＷを図７のように適宜分離すると効果的である。
【０１１５】
また、実施の形態３に係る制御部５０は典型的には集積回路であるＬＳＩとして実現されてもよい。制御部５０の各処理部は個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１１６】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１１７】
また、実施の形態２では、分圧電位を調整する構成として抵抗素子を有する可変抵抗部Ｒｖを例示したが、実施の形態２の係る差動出力回路４は、抵抗素子によらず可変抵抗部Ｒｖの電流を変える構成を有していてもよく、または、そもそも抵抗素子以外の制御で分圧電位を可変する構成を有していてもよい。
【０１１８】
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、Ｈレベル／Ｌレベルにより表される論理レベルは、本開示を具体的に説明するために例示するものであり、例示された論理レベルの異なる組み合わせにより、同等な結果を得ることも可能である。
【０１１９】
また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
【０１２０】
更に、本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。
【産業上の利用可能性】
【０１２１】
本発明は、データ送信ドライバに限らず、出力端電圧に高電圧が求められる用途において、低耐圧トランジスタを用いて高耐圧特性を実現する回路に利用可能である。
【符号の説明】
【０１２２】
１、２、３、４、５、６、７    差動出力回路
１０、２０、２３    中間電位生成回路
１１、２１    分圧回路
２２    可変分圧回路
４１ａ、４１ｂ、４１ｃ    電源電圧検知部
５０    制御部
Ｂ１、Ｂ２    バッファ
ＣＬ１、ＣＬ（ｎ−１）、ＣＬｎ、ＣＲ１、ＣＲ（ｎ−１）、ＣＲｎ、ＤＬ１、ＤＬ２、ＤＲ１、ＤＲ２、ＥＬ１、ＥＬ（ｎ−１）、ＥＬｎ、ＥＲ１、ＥＲ（ｎ−１）、ＥＲｎ、ＦＬ１、ＦＬ２、ＦＬ（ｎ−２）、ＦＬ（ｎ−１）、ＦＬｎ、ＦＲ１、ＦＲ２、ＦＲ（ｎ−２）、ＦＲ（ｎ−１）、ＦＲｎ、ＧＬ１、ＧＬｎ、ＧＲ１、ＧＲｎ    カスコードトランジスタ
ＤＮＷ    分離用ウェル
Ｍ０    電流源トランジスタ
Ｍ７１、Ｍ７２、ＭＬ１、ＭＬ２    トランジスタ
ＭＬ、ＭＲ    入力トランジスタ
ＰＳＵＢ    基板
ＰＷ１、ＰＷ２、ＰＷＣ１、ＰＷＣ２    Ｐ型ウェル
Ｒｂ１、Ｒｂ２、Ｒｂ７０、Ｒｂ７１、Ｐｂ（ｎ−１）、Ｒｂｎ、Ｒｃ１、Ｒｃ２、Ｒｃ３、Ｒｃ４、Ｒｃ５、Ｒｃ６、ＲＬ１、ＲＬ２    抵抗素子
Ｒｖ１    可変抵抗部
【図１】
2016185716.tif 000003
【図２Ａ】
2016185716.tif 000004
【図２Ｂ】
2016185716.tif 000005
【図３Ａ】
2016185716.tif 000006
【図３Ｂ】
2016185716.tif 000007
【図４Ａ】
2016185716.tif 000008
【図４Ｂ】
2016185716.tif 000009
【図４Ｃ】
2016185716.tif 000010
【図４Ｄ】
2016185716.tif 000011
【図４Ｅ】
2016185716.tif 000012
【図４Ｆ】
2016185716.tif 000013
【図５Ａ】
2016185716.tif 000014
【図５Ｂ】
2016185716.tif 000015
【図６Ａ】
2016185716.tif 000016
【図６Ｂ】
2016185716.tif 000017
【図７】
2016185716.tif 000018
【国際調査報告】
2016185716.tif 000019
2016185716.tif 000020
2016185716.tif 000021
2016185716.tif 000022