(57)【要約】  一実施形態の半導体記憶装置は、ロウデコーダと、第１ブロックを備えたメモリセルアレイとを具備する。第１ブロックは、第１領域CELと、第１方向(Y方向)で第１領域CELと隣り合う第２領域WLHUと、第１領域CELと第２領域WLHUとを接続する第３領域CNCTとを備える。メモリセルアレイは、第１領域CELと第２領域WLHUとの間の第１の溝DYを埋め込み、第３領域CNCTに接する第１絶縁層730と、第１絶縁層730中に設けられ、ロウデコーダに電気的に接続される第１コンタクトプラグCP12と、セレクトゲート線SGDと第１コンタクトプラグCP12とを接続する第１配線層IC1とを更に備える。
2017122302.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたロウデコーダと、
前記ロウデコーダの上方に設けられ、第１ブロックを備えたメモリセルアレイと
を具備し、前記第１ブロックは、前記半導体基板の面内方向である第１方向と、前記面内方向であって且つ前記第１方向と異なる第２方向とで形成される第１平面に沿って拡がり、前記第２方向に沿って第１の幅を有する第１領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第１の幅より大きい第２の幅を有し、前記第１方向で前記第１領域と隣り合う第２領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第１の幅より小さい第３の幅を有し、前記第１領域と前記第２領域との間に位置し、両者を接続する第３領域と
を備え、前記第１乃至第３領域は、前記半導体基板の鉛直方向である第３方向に沿って積層された複数の第１ワード線を含み、前記第１領域は、最上層の第１ワード線上に設けられた第１セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第１領域と前記第２領域との間の第１の溝を埋め込み、前記第３領域に前記第２方向で接する第１絶縁層と、
前記第１絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第１コンタクトプラグと、
前記第１セレクトゲート線と前記第１コンタクトプラグとを接続する第１配線層と
を更に備える半導体記憶装置。
【請求項２】
前記メモリセルアレイは第２ブロックを更に備え、
前記第２ブロックは、前記第１平面に沿って拡がり、前記第２方向に沿って第４の幅を有する第４領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第４の幅より大きい第５の幅を有し、前記第１方向で前記第４領域と隣り合う第５領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第４の幅より小さい第６の幅を有し、第４領域と第５領域との間に位置し、両者を接続する第６領域と
を備え、前記第４乃至第６領域は、前記第３方向に沿って積層された複数の第２ワード線を含み、前記第４領域は、最上層の第２ワード線上に設けられた第２セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第４領域と前記第５領域との間の第２の溝を埋め込み、前記第６領域に前記第２方向で接する第２絶縁層と、
前記第２絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第２コンタクトプラグと、
前記第２セレクトゲート線と前記第２コンタクトプラグとを接続する第２配線層と
を更に備え、前記第１領域と前記第４領域は、該第１領域と第４領域間の第３の溝を埋め込む第３絶縁層を介在して、前記第２方向で隣り合い、
前記第２領域と前記第５領域は、前記第１領域と前記第４領域とを介在して、前記第１方向で相対し、
前記第１の溝は、前記第２領域と前記第４領域との間まで延び、第２領域と前記第４領域との間は前記第１絶縁層によって分離され、
前記第２の溝は、前記第１領域と前記第５領域との間まで延び、前記第１領域と前記第５領域との間は前記第２絶縁層によって分離される、請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイは第３ブロックを更に備え、
前記第３ブロックは、前記第１平面に沿って拡がり、前記第２方向に沿って第７の幅を有する第７領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より大きい第８の幅を有し、前記第１方向で前記第７領域と隣り合う第８領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より小さい第９の幅を有し、第７領域と第８領域との間に位置し、両者を接続する第９領域と
を備え、前記第７乃至第９領域は、前記第３方向に沿って積層された複数の第３ワード線を含み、前記第７領域は、最上層の第３ワード線上に設けられた第３セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第７領域と前記第８領域との間の第４の溝を埋め込み、前記第９領域に前記第２方向で接する第４絶縁層と、
前記第４絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第３コンタクトプラグと、
前記セレクトゲート線と前記第３コンタクトプラグとを接続する第３配線層と
を更に備え、前記第２領域と前記第８領域は、該第２領域と第８領域間の第５の溝を埋め込む第５絶縁層を介在して、前記第２方向で隣り合い、
前記第１の溝と、前記第４の溝とは、前記第２方向に沿って同一線上に位置する、請求項２記載の半導体記憶装置。
【請求項４】
前記第３方向において、前記第１領域、前記第４領域、及び前記第７領域の上方に設けられ、前記第２方向に沿ったストライプ形状の複数のビット線と、
前記第５の溝を埋め込む前記第５絶縁層内に設けられ、前記複数のビット線のいずれかに接続された第４コンタクトプラグと
を更に備え、前記ビット線は、前記第４コンタクトプラグを介して前記センスアンプに電気的に接続される、請求項３記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは第３ブロックを更に備え、
前記第３ブロックは、前記第１平面に沿って拡がり、前記第２方向に沿って第７の幅を有する第７領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より大きい第８の幅を有し、前記第１方向で前記第７領域と隣り合う第８領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より小さい第９の幅を有し、第７領域と第８領域との間に位置し、両者を接続する第９領域と
を備え、前記第７乃至第９領域は、前記第３方向に沿って積層された複数の第３ワード線を含み、前記第７領域は、最上層の第３ワード線上に設けられた第３セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第７領域と前記第８領域との間の第３の溝を埋め込み、前記第９領域に前記第２方向で接する第４絶縁層と、
前記第４絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第３コンタクトプラグと、
前記セレクトゲート線と前記第３コンタクトプラグとを接続する第３配線層と
を更に備え、前記第２領域と前記第８領域は、該第２領域と第８領域間の第５の溝を埋め込む第５絶縁層を介在して、前記第２方向で隣り合う、請求項２記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは、前記第５絶縁層内に設けられた第４コンタクトプラグと、
前記第４コンタクトプラグに接続され、長手方向が前記第１方向に沿った第５配線層と
を更に備え、
前記第１ブロックは、前記第２領域において、前記第１ワード線上に設けられた第５コンタクトプラグを更に備え、
前記第３ブロックは、前記第８領域において、前記第３ワード線上に設けられた第６コンタクトプラグを更に備え、
前記第５配線層は、前記第２領域及び第８領域まで引き出されて前記第５コンタクトプラグと前記第６コンタクトプラグとに接続され、前記第１ワード線及び前記第３ワード線は、前記第５配線層及び前記第４コンタクトプラグを介して、前記ロウデコーダに電気的に接続される、請求項５記載の半導体記憶装置。
【請求項７】
前記第２領域は、前記第１方向に沿って複数の階段面を有し、且つ当該階段面が前記第５絶縁層に近づくにつれて高さが低くなる形状を有し、
前記階段面にいずれかの前記第１ワード線が露出され、
前記第８領域は、前記第１方向に沿って複数の階段面を有し、且つ当該階段面が前記第５絶縁層に近づくにつれて高さが低くなる形状を有し、
前記階段面にいずれかの前記第３ワード線が露出される、請求項６記載の半導体記憶装置。
【請求項８】
前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第２配線層を更に備え、
前記第１ワード線のうち、最下層の第１ワード線はソース線上に設けられ、
前記第１の溝は、最上層の前記第１ワード線の上面から、少なくとも前記ソース線の底面に達する深さに形成され、
前記第１コンタクトプラグは、前記第１配線層から前記第２配線層に達する深さに形成される、請求項１記載の半導体記憶装置。
【請求項９】
前記第１ワード線のうちの最下層の第１ワード線は第１ソース線上に設けられ、
前記第２ワード線のうちの最下層の第２ワード線は第２ソース線上に設けられ、
前記第１ソース線及び前記第２ソース線は、前記第３の溝直下の領域に共通に接続される、請求項２記載の半導体記憶装置。
【請求項１０】
前記第１ワード線のうちの最下層の第１ワード線は第１ソース線上に設けられ、
前記第３ワード線のうちの最下層の第３ワード線は第３ソース線上に設けられ、
前記第１ソース線及び前記第３ソース線は、前記第８の溝直下の領域で共通に接続される、請求項２記載の半導体記憶装置。
【請求項１１】
前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第４配線層を更に備え、
前記第１ワード線のうち、最下層の第１ワード線は第１ソース線上に設けられ、
前記第３ワード線のうちの最下層の第３ワード線は第３ソース線上に設けられ、
前記第８の溝は、最上層の前記第１ワード線及び第３ワード線の上面から、少なくとも前記第１ソース線及び前記第３ソース線の底面に達する深さに形成され、
前記第４コンタクトプラグは、前記ビット線から前記第４配線層に達する深さに形成される、請求項４記載の半導体記憶装置。
【請求項１２】
前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第６配線層を更に備え、
前記第１ワード線のうち、最下層の第１ワード線は第１ソース線上に設けられ、
前記第３ワード線のうちの最下層の第３ワード線は第３ソース線上に設けられ、
前記第５の溝は、最上層の前記第１ワード線及び第３ワード線の上面から、少なくとも前記第１ソース線及び前記第３ソース線の底面に達する深さに形成され、
前記第４コンタクトプラグは、前記第５配線層から前記第６配線層に達する深さに形成される、請求項６記載の半導体記憶装置。
【請求項１３】
第１面を有する半導体基板上に設けられたロウデコーダと、
前記ロウデコーダの上方に設けられ、マトリクス状に配置されたセル領域の組を備え、前記ロウデコーダと接続された配線を含み、前記第１面に沿う平面において前記ロウデコーダと重なり合うメモリセルアレイと
を具備し、前記ロウデコーダは、前記第１面に沿う平面において前記セル領域の組の外周の外側に設けられた第１トランジスタを含む
ことを特徴とする半導体記憶装置。
【請求項１４】
前記ロウデコーダは、前記第１面に沿う平面において前記メモリセルアレイと重なり合う第２トランジスタを更に含み、
前記半導体記憶装置は、前記半導体基板上に設けられかつ前記第１面に沿う平面において前記メモリセルアレイと重なり合うセンスアンプを更に備える
ことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記セル領域の組の１つのセル領域と前記第１トランジスタとの間に設けられ、前記配線と前記ロウデコーダとを接続する第１コンタクトプラグが設けられる第１接続部を更に備える
ことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１６】
前記セル領域の組は、隣り合う第１セル領域及び第２セル領域を含み、
前記第１トランジスタは、前記第１面に沿う平面において前記第１セル領域の外周の外側に位置し、
前記半導体記憶装置は、前記第１面に沿う平面において前記第２セル領域の外周の外側に設けられ、活性領域および導電体を含むダミー領域を更に備える
ことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記第１接続部は、前記第１セル領域と前記第１トランジスタとの間に設けられ、
前記第１セル領域の前記配線は、前記第１接続部を介して前記第１トランジスタに電気的に接続され、
前記半導体記憶装置は、前記第２セル領域と前記ダミー領域との間に設けられ、前記第２セル領域の前記配線を、前記第２セル領域直下に位置する前記ロウデコーダに接続する第２コンタクトプラグが設けられる第２接続部を更に備える
ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
半導体基板の第１面の上方に設けられたソース線と、前記ソース線の上方に設けられたワード線とを含むメモリセルアレイと、
前記第１面に沿う平面に沿って前記メモリセルアレイを囲み、前記ソース線の階層から前記ワード線の階層に亘って前記半導体基板の前記第１面と交わる方向に並ぶ複数の導電層を含み、上面から下面に亘って内周の面から外周に向かって延びる窪みを有する壁と、
前記壁の上面の位置から下面の位置に亘って設けられ、前記窪みにおいて前記壁の前記内周の面と接する絶縁層と
を具備することを特徴とする半導体記憶装置。
【請求項１９】
前記メモリセルアレイは、前記ワード線の上方に設けられたセレクトゲート線と、
第１方向に沿って隣り合い、前記ワード線及びセレクトゲート線を含んだ第１領域及び第２領域と、
前記第１領域の前記セレクトゲート線が配線と接続される第３領域と
を備え、前記窪みは、前記壁の内周の面において、前記第３領域に面する領域に設けられる
ことを特徴とする請求項１８記載の半導体記憶装置。
【請求項２０】
前記メモリセルアレイは、前記ソース線と前記セレクトゲート線との間において、前記半導体基板の第１面と交わる方向に積層された複数の配線を含み、
前記壁の前記複数の導電層は、前記複数の配線とそれぞれ同じ階層に位置する
ことを特徴とする請求項１９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ブロックサイズを縮小出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００４】
本実施形態の半導体記憶装置は、半導体基板上に設けられたロウデコーダと、ロウデコーダの上方に設けられ、第１ブロックを備えたメモリセルアレイとを具備する。第１ブロックは、半導体基板の面内方向である第１方向と、前記面内方向であって且つ第１方向と異なる第２方向とで形成される第１平面に沿って拡がり、第２方向に沿って第１の幅を有する第１領域と、第１平面に沿って拡がり、第２方向に沿って第１の幅より大きい第２の幅を有し、第１方向で第１領域と隣り合う第２領域と、第１平面に沿って拡がり、第２方向に沿って第１の幅より小さい第３の幅を有し、第１領域と第２領域との間に位置し、両者を接続する第３領域とを備える。第１乃至第３領域は、半導体基板の鉛直方向である第３方向に沿って積層された複数の第１ワード線を含む。第１領域は、最上層の第１ワード線上に設けられた第１セレクトゲート線を更に含む。メモリセルアレイは、第１領域と第２領域との間の第１の溝を埋め込み、第３領域に第２方向で接する第１絶縁層と、第１絶縁層中に設けられ、ロウデコーダに電気的に接続される第１コンタクトプラグと、第１セレクトゲート線と第１コンタクトプラグとを接続する第１配線層とを更に備える。
【図面の簡単な説明】
【０００５】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備えるブロックの回路図である。
【図３】図３は、第１実施形態に係るロウデコーダの回路図である。
【図４】図４は、第１実施形態に係るセンスアンプの回路図である。
【図５】図５は、第１実施形態に係るメモリセルアレイ及びドライバ回路の平面レイアウト図である。
【図６】図６は、第１実施形態に係るメモリセルアレイの平面レイアウト図である。
【図７】図７は、第１実施形態に係るメモリセルアレイ下領域の平面レイアウト図である。
【図８】図８は、第１実施形態に係るメモリセルアレイとメモリセルアレイ下領域を模式的に示す断面図である。
【図９】図９は、第１実施形態に係るサブアレイの平面レイアウト図である。
【図１０】図１０は、第１実施形態に係るセルユニットの平面レイアウト図である。
【図１１】図１１は、第１実施形態に係るセルユニットの平面レイアウト図である。
【図１２】図１２は、第１実施形態に係るセル領域及びレーンＲの平面レイアウト図である。
【図１３】図１３は、第１実施形態に係るセル領域及びレーンＲの平面レイアウト図である。
【図１４】図１４は、図６の１４−１４線に沿った断面図である。
【図１５】図１５は、図１１の１５−１５線に沿った断面図である。
【図１６】図１６は、図１１の１６−１６線に沿った領域の一部の断面図である。
【図１７】図１７は、図１１の１７−１７線に沿った断面図である。
【図１８】図１８は、図１１の１８−１８線に沿った断面図である。
【図１９】図１９は、図１１の１９−１９線に沿った断面図である。
【図２０】図２０は、図１１の２０−２０線に沿った断面図である。
【図２１】図２１は、図１２及び図１３の２１−２１線に沿った断面図である。
【図２２】図２２は、第１実施形態に係るワード線とロウデコーダとの接続関係を示すレイアウト図である。
【図２３】図２３は、第２実施形態に係るメモリセルアレイ下領域の平面レイアウト図である。
【図２４】図２４は、図２３の領域Ｒ２を詳細に示す平面レイアウト図である。
【図２５】図２５は、第３実施形態に係るセル領域の平面レイアウト図である。
【図２６】図２６は、図２５の２６Ａ−２６Ａ線及び２６Ｂ−２６Ｂ線に沿った断面図である。
【図２７】図２７は、第１実施形態の第１変形例に係るレーンＲの平面レイアウト図である。
【図２８】図２８は、第１実施形態の第２変形例に係るレーンＲの平面レイアウト図である。
【図２９】図２９は、第３実施形態の第１変形例に係るセル領域の平面レイアウト図である。
【図３０】図３０は、第３実施形態の第２変形例に係るセル領域の平面レイアウト図である。
【図３１】図３１は、第３実施形態の第３変形例に係るセル領域の平面レイアウト図である。
【発明を実施するための形態】
【０００６】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００７】
１．第１実施形態  
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００８】
１．１  構成について
１．１．１  メモリシステムの全体構成について  
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの大まかな全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
【０００９】
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００を備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１０】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
【００１１】
ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏである。
【００１２】
信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号ＷＥｎはlowレベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。なお、「アサート」とは、信号（または論理）が有効（アクティブ）な状態とされていることを意味し、これに相対する用語として「ネゲート」は信号（または論理が無効（インアクティブ）な状態とされていることを意味する。信号ＲＥｎもlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
【００１３】
１．１．２  コントローラ２００の構成について  
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ回路２６０を備えている。
【００１４】
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１５】
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。
【００１６】
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、プロセッサ２３０から受信した命令に基づき、信号ＡＬＥ、ＣＬＥ、ＷＥｎ、及びＲＥｎをＮＡＮＤ型フラッシュメモリ１００へ出力する。また書き込み時には、プロセッサ２３０で発行された書き込みコマンド、及びバッファメモリ２４０内の書き込みデータを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、プロセッサ２３０で発行された読み出しコマンドを、入出力信号Ｉ／ＯとしてＮＡＮＤ型フラッシュメモリ１００へ転送し、更にＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。
【００１７】
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
【００１８】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１９】
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
【００２０】
１．１．３．１  ＮＡＮＤ型フラッシュメモリ１００の構成について  
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０（１２０−０〜１２０−３）、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
【００２１】
メモリセルアレイ１１０は、複数の不揮発性のメモリセルを含む例えば４つのブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
【００２２】
ロウデコーダ１２０−０〜１２０−３は、ブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応付けて設けられ、対応するブロックＢＬＫを選択する。なお、複数のブロックＢＬＫが１つのロウデコーダによって選択されても良く、そのような構成は、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１３年３月４日に出願された米国特許出願１３／７８４，５１２号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
【００２３】
ドライバ回路１３０は、ロウデコーダ１２０−０〜１２０−３を介して、選択されたブロックＢＬＫ０〜ＢＬＫ３のいずれかに電圧を出力する。
【００２４】
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、このデータＤＡＴをコントローラに出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
【００２５】
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
【００２６】
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。また、ＲＯＭフューズをセットする場合、ＲＯＭフューズデータのアドレスがアドレスレジスタ１５０に保持され、その情報に基づき、シーケンサ１７０内のＲＯＭフューズレジスタにアクセスされ、このレジスタの値が変更される。ＮＡＮＤインターフェースにおけるSetFeatureコマンドも同様である。SetFeatureコマンドは、コントローラ２００によって発行され、ＮＡＮＤ型フラッシュメモリ１００の種々のパラメータを設定するためのコマンドである。SetFeatureコマンドがコマンドレジスタにセットされると、SetFeatureコマンドに引き続いてコントローラ２００から送信されたパラメータデータが、シーケンサ１７０内の各種レジスタに設定される。
【００２７】
１．１．３．２  メモリセルアレイ１１０の回路構成について  
次に、上記メモリセルアレイ１１０の回路構成について説明する。図２はいずれかのブロックＢＬＫの回路図であり、他のブロックＢＬＫも同様の構成を有している。
【００２８】
図示するように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１１を含む。
【００２９】
ＮＡＮＤストリング１１１の各々は、例えば１９個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１８）と、選択トランジスタＳＴ（ＳＴ１、ＳＴ２）とを含んでいる。
【００３０】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。メモリセルトランジスタＭＴの個数は１９個に限られず、その数は限定されるものではない。また、電荷蓄積層は導電層で形成されても良いし（ＦＧ構造）、絶縁層で形成されても良い（ＭＯＮＯＳ構造）。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続される。この直列接続の一端側のメモリセルトランジスタＭＴ１８の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００３１】
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ１８の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ１８に共通接続される。
【００３２】
すなわち、ワード線ＷＬ０〜ＷＬ１８及びセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックであってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
【００３３】
また、メモリセルアレイ１１０内でマトリクス状に配置されたＮＡＮＤストリング１１１のうち、同一行にあるＮＡＮＤストリング１１１の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング１１１を共通に接続し、更に複数のブロックＢＬＫ間でもＮＡＮＤストリング１１１を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング１１１を共通に接続する。
【００３４】
同一ブロック内にあるメモリセルトランジスタＭＴのデータは、一括して消去されることが出来る。これに対してデータの読み出し及び書き込みは、いずれかのブロックのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。
【００３５】
またデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３６】
１．１．３．３  ロウデコーダ１２０の回路構成について  
次に、ロウデコーダ１２０の回路構成について、図３を用いて説明する。図示するようにロウデコーダ１２０は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０（５０−０〜５０−２３）を備えている。
【００３７】
まずブロックデコーダ４０について説明する。ブロックデコーダ４０は、データの書き込み、読み出し、及び消去時において、アドレスレジスタ１５０から受信したブロックアドレスＢＡをデコードする。そして、ブロックアドレスＢＡが、対応するブロックＢＬＫに一致した際には、信号ＴＧをアサートする。アサートされた信号ＴＧの電位は、トランジスタ５０をオン状態とする電圧とされる。他方で、ブロックアドレスＢＡが当該ブロックＢＬＫに一致しなかった際には、信号ＴＧはネゲートされ、その電位は、トランジスタ５０をオフ状態とする電圧（例えば０Ｖ）とされる。
【００３８】
次に、トランジスタ５０について説明する。トランジスタ５０−０〜５０−１８は、選択ブロックＢＬＫのワード線ＷＬ０〜ＷＬ１８に電圧を転送するためのものである。トランジスタ５０−０〜５０−１８はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ１８にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ１８にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００３９】
トランジスタ５０−１９〜５０−２２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に電圧を転送するためのものである。トランジスタ５０−１９〜５０−２２はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続される。
【００４０】
トランジスタ５０−２３は、選択ブロックＢＬＫのセレクトゲート線ＳＧＳに電圧を転送するためのものである。トランジスタ５０−２３は、電流経路の一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＳに接続され、他端が信号線ＳＧＳＤに接続され、ゲートが信号線ＴＧに共通に接続される。
【００４１】
従って、例えば選択ブロックＢＬＫに対応するロウデコーダ１２０では、トランジスタ５０−０〜５０−２３はオン状態とされる。これにより、ワード線ＷＬ０〜ＷＬ１８は信号線ＣＧ０〜ＣＧ１８に接続され、セレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、セレクトゲート線ＳＧＳは信号線ＳＧＳＤに接続される。
【００４２】
他方、非選択ブロックＢＬＫに対応するロウデコーダ１２０では、トランジスタ５０−０〜５０−２３はオフ状態とされる。これにより、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、及びＳＧＳは、信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤから分離される。
【００４３】
信号線ＣＧ、ＳＧＤＤ、及びＳＧＳＤは、ロウデコーダ１２０−１〜１２０−３で共通に用いられる。そして、ドライバ回路１３０が、アドレスレジスタ１５０から受信したページアドレスＰＡに従って、信号線ＣＧ、ＳＧＤＤ、及びＳＧＳに電圧を印加する。つまり、ドライバ回路１３０から出力される電圧は、選択ブロックに対応するいずれかのロウデコーダ１２０内のトランジスタ５０を介して、選択ブロック内の配線ＷＬ、ＳＧＤ、及びＳＧＳに転送される。
【００４４】
１．１．３．４  センスアンプ１４０の回路構成について  
次に、センスアンプ１４０の回路構成について説明する。本例に係るセンスアンプ１４０として以下では、ビット線に流れる電流をセンスすることによってデータを判別する構成を例に挙げるが、電圧をセンスする構成であっても良い。
【００４５】
センスアンプ１４０は、ビット線ＢＬ毎に設けられたセンス回路１０を備えている。図４は、このセンス回路１０の回路図である。
【００４６】
図示するようにセンス回路１０は、大まかにはセンスアンプ部１１、ラッチ回路１２、及び接続部１３を備えている。なお、個々のメモリセルトランジスタが２ビット以上のデータを保持する際等には、ラッチ回路は２つ以上設けられる。
【００４７】
接続部１３は、対応するビット線ＢＬとセンスアンプ部１１とを接続し、ビット線ＢＬの電位を制御する。接続部１３は、ｎチャネルＭＯＳトランジスタ１４及び１５を備えている。トランジスタ１４は、ゲートに信号ＢＬＳが印加され、ソースが、対応するビット線ＢＬに接続される。トランジスタ１５は、ソースがトランジスタ１４のドレインに接続され、ゲートに信号ＢＬＣが印加され、ドレインがノードＳＣＯＭに接続される。トランジスタ１５は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
【００４８】
センスアンプ部１１は、ビット線ＢＬに読み出されたデータをセンスする。センスアンプ部１１は、ｎチャネルＭＯＳトランジスタ２０〜２６、ｐチャネルＭＯＳトランジスタ２７、及び容量素子２８を備えている。
【００４９】
トランジスタ２７は、ビット線ＢＬ及び容量素子２８を充電するためのものであり、ゲートにノードＩＮＶ＿Ｓが接続され、ドレインがノードＳＳＲＣに接続され、ソースに電源電圧ＶＤＤが与えられる。トランジスタ２０はビット線ＢＬをプリチャージするためのものであり、ゲートに信号ＢＬＸが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ２２は容量素子２８を充電するためのものであり、ゲートに信号ＨＬＬが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＥＮに接続される。トランジスタ２１は、データセンスの際にノードＳＥＮをディスチャージするためのものであり、ゲートに信号ＸＸＬが与えられ、ドレインがノードＳＥＮに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ２６は、ビット線ＢＬを一定電位に固定するためのものであり、ゲートがノードＩＮＶ＿Ｓに接続され、ドレインがノードＳＣＯＭに接続され、ソースがノードＳＲＣＧＮＤに接続される。
【００５０】
容量素子２８は、ビット線ＢＬのプリチャージの際に充電され、一方電極がノードＳＥＮに接続され、他方電極には信号ＣＬＫが与えられる。
【００５１】
トランジスタ２３は、ゲートに信号ＢＬＱが与えられ、ソースがノードＳＥＮに接続され、ドレインがノードＬＢＵＳに接続される。ノードＬＢＵＳは、センスアンプ部１１とラッチ回路１２とを接続するための信号経路である。トランジスタ２４は、データのセンスタイミングを決定すると共に、読み出しデータをラッチ回路１２に格納するためのものであり、ゲートに信号ＳＴＢが与えられ、ドレインがノードＬＢＵＳに接続される。
【００５２】
トランジスタ２５は、読み出しデータが“０”であるか“１”であるかをセンスするためのものであり、ゲートがノードＳＥＮに接続され、ドレインがトランジスタ２４のソースに接続され、ソースが接地される。
【００５３】
ノードＩＮＶ＿Ｓは、ラッチ回路１２内のノードであり、ラッチ回路１２の保持データに応じたレベルを取り得る。例えば、データの読み出し時に選択メモリセルがオン状態となり、ノードＳＥＮが十分に低下すれば、ノードＩＮＶ＿Ｓは“Ｈ”レベルとなる。他方、選択メモリセルがオフ状態であり、ノードＳＥＮが一定電位を保持していれば、ノードＩＮＶ＿Ｓは“Ｌ”レベルとなる。
【００５４】
以上の構成において、信号ＳＴＢがアサートされるタイミングで、トランジスタ２５がノードＳＥＮの電位に基づいて読み出しデータをセンスし、トランジスタ２４は読み出しデータをラッチ回路１２に転送する。信号ＳＴＢを含め、各種の制御信号は、例えばシーケンサ１７０によって与えられる。
【００５５】
なお、センス回路１０としては種々の構成が適用出来、例えば“THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELL”と表題され、２０１１年３月２１日に出願された米国特許出願１３／０５２，１４８に記載された構成が適用出来る。この特許出願の内容は、その全体が本願明細書において参照により援用されている。
【００５６】
１．２  ＮＡＮＤ型フラッシュメモリ１００の平面レイアウト及び断面構成について  
次に、上記構成のＮＡＮＤ型フラッシュメモリ１００の平面レイアウト及び断面構成の一具体例につき、メモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１４０に着目して、以下説明する。
【００５７】
１．２．１  全体構成について  
まず、大まかな平面レイアウト及び断面構成につき、図５を用いて説明する。図５は、メモリセルアレイ１１０及びドライバ回路１３０の平面レイアウトを示している。図示するようにメモリセルアレイ１１０は、Ｘ軸方向に並んだ例えば４つの論理プレーンＬＰ（ＬＰ０〜ＬＰ３）を備えている。論理プレーンＬＰはメモリセルアレイ１１０に対する論理アクセス単位であり、複数の論理プレーンＬＰに同時にアクセスすることも可能である。
【００５８】
なお、Ｘ軸方向に直交するＺ軸方向は、ＮＡＮＤ型フラッシュメモリ１００が形成される半導体基板の表面に対して垂直な方向である。またＸ軸方向は、Ｚ軸方向に直交し、半導体基板の面内方向の一つである。そしてＹ軸方向は、Ｚ軸方向及びＸ軸方向に直交し、半導体基板の面内方向においてＸ軸方向と異なる方向である。
【００５９】
各論理プレーンＬＰは、Ｙ軸方向に沿って並んだ例えば４つのサブアレイＳＢＡＲＹを備える。従って図５の例であると、メモリセルアレイ１１０内はＸＹ平面内に（４×４）個のサブアレイＳＢＡＲＹを備える。
【００６０】
サブアレイＳＢＡＲＹの各々は、例えば４つのセル領域と、２つのレーンＣと、２つのレーンＲを備えている。４つのセル領域は、ＸＹ平面において（２×２）の行列状に配置され、Ｘ軸方向に沿って隣り合う２つのセル領域間にレーンＣが設けられ、Ｙ軸方向に沿って隣り合う２つのセル領域間にレーンＲが設けられる。セル領域は、実際にメモリセルトランジスタＭＴが形成される領域である。そしてセル領域内において、Ｚ軸方向に沿ってメモリセルトランジスタＭＴが積層されることによりＮＡＮＤストリング１１１が形成され、このＮＡＮＤストリング１１１の集合によって複数のブロックＢＬＫが形成される。これに対してレーンＣは、ビット線ＢＬ等のカラム系の配線に関する接続部であり、レーンＲは、ワード線や信号線ＣＧ等のロウ系の配線に関する接続部である。
【００６１】
なお、レーンＣ及びレーンＲはサブアレイ内だけでなく、隣接するサブアレイ間にも設けられる。この様子を図６に示す。図６は、図５における領域Ｒ１を詳細に示している。図示するように、レーンＲは、互いに異なるサブアレイＳＢＡＲＹに属し且つＹ軸方向で隣接するセル領域間にも設けられる。またレーンＣは、互いに異なるサブアレイＳＢＡＲＹ（換言すれば論理プレーンＬＰ）に属し且つＸ軸方向で隣接するセル領域間にも設けられる。
【００６２】
図７は、ロウデコーダ１２０及びセンスアンプ１４０の平面レイアウト（ＸＹ平面で見た配置）を示している。ロウデコーダ１２０及びセンスアンプ１４０は、メモリセルアレイ１１０の直下に位置している。図７では、２つの論理プレーンＬＰ（すなわち（４×２）個のサブアレイＳＢＡＲＹ）とＺ軸方向でオーバーラップする領域におけるロウデコーダ１２０及びセンスアンプ１４０の配置例を示している。なお、ロウデコーダ１２０及びセンスアンプ１４０は、複数の領域に分割されて半導体基板上に形成される。この分割されたそれぞれを、以下ではロウデコーダＲＤ及びセンスアンプＳＡと呼ぶ。また図４では説明を省略したが、センス回路１０は複数のラッチ回路を備え、ラッチ回路の保持するデータを用いて演算を行う演算回路を備えている。この演算回路を、図７では演算回路ＹＬＯＧとして示している。
【００６３】
図７に示すように、１つのサブアレイＳＢＡＲＹ直下には、２つのセンスアンプ回路ＳＡ、４つのロウデコーダＲＤ、及び２つの演算回路ＹＬＯＧが配置される。そして、あるサブアレイＳＢＡＲＹに着目した場合、図７の例であると、図７を記載した紙面における左上に位置するセル領域６０−１直下にはセンスアンプＳＡが配置される。また、Ｙ軸方向においてレーンＲを挟んでセル領域６０−１に隣り合うセル領域６０−２直下には、ロウデコーダＲＤ、演算回路ＹＬＯＧ、及びロウデコーダＲＤがＹ軸方向に沿って順次配置される。更に、Ｘ軸方向においてレーンＣを挟んでセル領域６０−１に隣り合うセル領域６０−３直下には、ロウデコーダＲＤ、演算回路ＹＬＯＧ、及びロウデコーダＲＤがＹ軸方向に沿って順次配置される。そして、セル領域６０−３にＹ軸方向で隣り合うセル領域６０−４直下には、センスアンプＳＡ配置される。
【００６４】
つまり、メモリセルアレイ１１０の直下の領域には、センスアンプＳＡ、ロウデコーダＲＤ、及び演算回路ＹＬＯＧが規則的に配列される。すなわち、センスアンプＳＡは、Ｙ軸方向及びＸ軸方向のいずれにおいても、２つのロウデコーダＲＤと演算回路ＹＬＯＧとのセットと隣り合う。またこのロウデコーダＲＤと演算回路ＹＬＯＧのセットも、Ｙ軸方向及びＸ軸方向のいずれにおいても、センスアンプＳＡと隣り合う。つまりメモリセルアレイ１１０直下の領域では、Ｘ軸方向及びＹ軸方向の両方において、センスアンプＳＡと、ロウデコーダＲＤと演算回路ＹＬＯＧとのセットとが、交互に並べられている。そして、１つのセンスアンプＳＡは１つのセル領域６０にオーバーラップし、ロウデコーダＲＤと演算回路ＹＬＯＧの１セットは１つのセル領域６０にオーバーラップする。
【００６５】
図８はメモリセルアレイ１１０及びメモリセルアレイ１１０直下の領域の断面図であり、サブアレイＳＢＡＲＹの典型的な構成を示している。
【００６６】
図示するように、半導体基板５００上にセンスアンプ１４０及びロウデコーダ１２０が形成される。そしてこれらを被覆するようにして半導体基板５００上には層間絶縁膜５０１が形成され、層間絶縁膜５０１上にメモリセルアレイ１１０が形成される。そして、層間絶縁膜５０１上には、メモリセルアレイ１１０を被覆するようにして層間絶縁膜５０２が形成される。
【００６７】
すなわち、半導体基板５００上には、センスアンプ１４０及びロウデコーダ１２０に含まれる半導体素子（ＭＯＳトランジスタ等）が形成される。これらの半導体素子を被覆する層間絶縁膜５０１中には、例えば２層の金属配線層（セル下配線Ｍ０及びＭ１）が形成されている。配線Ｍ１は、配線Ｍ０よりも上層に形成されている。そして、配線Ｍ０及びＭ１により、センスアンプ１４０内及びロウデコーダ１２０内における半導体素子間の電気的接続が行われ、またセンスアンプ１４０及びロウデコーダ１２０とメモリセルアレイ１１０との電気的接続が行われる。配線Ｍ０と半導体基板５００またはゲートＧＣとの間はコンタクトプラグＣＳによって接続され、更に配線Ｍ０とＭ１との間はコンタクトプラグＶ１によって接続される。
【００６８】
層間絶縁膜５０１上には、メモリセルアレイ１１０が形成されている。セル領域においては、まず層間絶縁膜５０１上に、ソース線ＳＬとして機能する導電層（例えば多結晶シリコン層または金属層）が形成され、ソース線ＳＬ上には、ＮＡＮＤストリング１１１の電流経路（メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域）となるシリコンピラーＭＨが形成されている。更にソース線ＳＬ上には、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する複数の導電層（例えば多結晶シリコン層）が、絶縁膜を介して形成されている。また、セレクトゲート線ＳＧＳ及びワード線ＷＬとシリコンピラーＭＨとの間には、シリコンピラーＭＨの周囲を取り囲むようにして電荷蓄積層が形成されている。電荷蓄積層は、例えば導電層（多結晶シリコン層等）で形成された浮遊ゲート電極ＦＧである。しかし電荷蓄積層は、絶縁膜によって形成されても良い。シリコンピラーＭＨと浮遊ゲート電極ＦＧとの間にはゲート絶縁膜が設けられ、また浮遊ゲート電極ＦＧとセレクトゲートＧＳＧＳ及びワード線ＷＬとの間にはブロック絶縁膜が設けられている。
【００６９】
また、セル領域には、最上層のワード線からソース線ＳＬまでを貫く溝ＤＹが設けられ、この溝ＤＹ内は層間絶縁膜５０２によって埋め込まれている。図８に示す領域では、溝ＤＹによってワード線ＷＬ、セレクトゲート線ＳＧＳ、及びソース線ＳＬとして機能する導電層が２つの領域に分割されているが、両者は図示せぬ領域において接続されている（後述する接続部ＣＮＣＴ）。また、溝ＤＹ内には、配線Ｍ１に接続されるコンタクトプラグＣ０が設けられる。
【００７０】
レーンＲに面するセレクトゲート線ＳＧＳ及びワード線ＷＬの端部は、階段状の形状を有する。すなわち、セレクトゲート線ＳＧＳ及びワード線ＷＬの端部は、上層の配線（ワード線ＷＬ）と重ならないように加工されている。この領域において、セレクトゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ上にコンタクトプラグＣＣが形成されている。
【００７１】
レーンＲ及びレーンＣでは、配線Ｍ１に接続されるコンタクトプラグＣ０が層間絶縁膜５０２内に形成される。
【００７２】
シリコンピラーＭＨ及びコンタクトプラグＣＣ上には、コンタクトプラグＣ１が形成される。更に上記構成を被覆するようにして、層間絶縁膜５０２が形成されている。
【００７３】
層間絶縁膜５０２上には層間絶縁膜５０３が形成され、層間絶縁膜５０３内には２層の金属配線層（セル上配線Ｄ１及びＤ２）が形成されている。配線Ｄ２は、配線Ｄ１よりも上層に形成されている。例えばメモリセルアレイ１１０とロウデコーダ１２０及びセンスアンプ１４０との電気的接続が配線Ｄ１により行われ、ロウデコーダ１２０やセンスアンプ１４０を制御する信号が配線Ｄ２によって伝送される。
【００７４】
セル領域内では、コンタクトプラグＣ１に接続された配線Ｄ１が層間絶縁膜５０２上に形成され、これらがセレクトゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、ビット線ＢＬ、並びにソース線ＳＬとして機能する。また、配線Ｄ２は、図示せぬコンタクトプラグＣ２によって配線Ｄ１に接続される。
【００７５】
１．２．２  サブアレイＳＢＡＲＹの詳細について  
次に、上記サブアレイＳＢＡＲＹの構成の詳細について説明する。
【００７６】
１．２．２．１  サブアレイＳＢＡＲＹの平面構成について  
まず、サブアレイＳＢＡＲＹの平面構成の詳細について説明する。
【００７７】
＜セル領域の平面構成について＞  
図９は、図５に示したいずれか１つのサブアレイＳＢＡＲＹを示しており、セル領域の構成をより詳細に示したものである。図示するようにサブアレイＳＢＡＲＹに含まれるセル領域の各々は、複数のセルユニットＣＵを備えている。セルユニットＣＵの各々は２つのブロックＢＬＫ（ブロック１、ブロック２）を含む。そして各ブロックＢＬＫは、セル部ＣＥＬ、ワード線フックアップ部ＷＬＨＵ、及び接続部ＣＮＣＴを含む。
【００７８】
セル部ＣＥＬは、図８で説明したソース線ＳＬ、セレクトゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬを含む積層体であり、更に内部にメモリホールＭＨを含み、ＮＡＮＤストリング１１１が形成される領域である。
【００７９】
フックアップ部ＷＬＨＵは、ワード線ＷＬ及びセレクトゲート線ＳＧＳ上にコンタクトプラグを形成するための領域である。このコンタクトプラグを介して、ワード線ＷＬはロウデコーダＲＤのトランジスタ５０に電気的に接続される。なお、フックアップ部ＷＬＨＵにはセレクトゲート線ＳＧＤは設けられない。詳細は後述するが、図８に示したように、セレクトゲート線ＳＧＤはセル領域内の溝ＤＹを介してロウデコーダＲＤのトランジスタ５０に接続されるからである。
【００８０】
接続部ＣＮＣＴは、セル部ＣＥＬのワード線ＷＬ及びセレクトゲート線と、フックアップ部ＷＬＨＵのワード線ＷＬ及びセレクトゲート線ＳＧＳとを物理的に接続するための領域である。
【００８１】
更に、各ブロックＢＬＫにおいて、セル部ＣＥＬ、接続部ＣＮＣＴ、及びフックアップ部ＷＬＨＵがＹ方向に沿って並んでいる。この際、一方のブロックＢＬＫでは、Ｙ方向に沿ってセル部ＣＥＬ、接続部ＣＮＣＴ、及びフックアップ部ＷＬＨＵの順に並んでいるのに対して、他方のブロックＢＬＫでは、逆にフックアップ部ＷＬＨＵ、接続部ＣＮＣＴ、及びセル部ＣＥＬの順に並んでいる。
【００８２】
そして、各セルユニットＣＵ内において２つのセル部ＣＥＬがＸ方向に沿って隣り合う。この２つのセル部ＣＥＬは、Ｙ方向に沿って設けられたスリットＳＬＴ２によって物理的に分離されている。スリットＳＬＴ２は、セル部ＣＥＬのセレクトゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬを貫く溝内に絶縁層が埋め込まれた構造を有している。
【００８３】
また、各セルユニットＣＵ内における２つのフックアップ部ＷＬＨＵは、上記Ｘ方向に並んだ２つのセル部ＣＥＬを介在してＹ方向で相対するように配置される。フックアップ部ＷＬＨＵのＸ方向に沿った幅は、例えば２つのセル部ＣＥＬのＸ方向に沿った幅と、スリットＳＬＴ２のＸ方向に沿った幅にほぼ等しい。そして、Ｙ方向で隣り合うフックアップ部ＷＬＨＵとセル部ＣＥＬは、Ｘ方向に沿って設けられた溝ＤＹによって物理的に分離されている。溝ＤＹは、ソース線ＳＬ、セレクトゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬを貫く溝内に絶縁層が埋め込まれた構造を有している。
【００８４】
接続部ＣＮＣＴは、は、同一ブロックに属するセル部ＣＥＬとフックアップ領域ＷＬＨＵとの間に設けられる。この接続部ＣＮＣＴにより、前述の通り、セル部ＣＥＬのセレクトゲート線ＳＧＳ及びワード線ＷＬは、当該セル部ＣＥＬと同一ブロックＢＬＫに属するセレクトゲート線ＳＧＳ及びワード線ＷＬと物理的に接続される。なお、接続部ＣＮＣＴのＸ方向に沿った幅は、セル部ＣＥＬのＸ方向に沿った幅よりも小さくされる。従って、同一ブロックＢＬＫ内におけるセル部ＣＥＬとフックアップ部ＷＬＨＵとの間にも溝ＤＹが存在する。言い換えれば、あるセルユニットＣＵにおいて、セル部ＣＥＬのＹ方向に沿った両端はのうち、当該セル部ＣＥＬとは異なるブロックＢＬＫに属するフックアップ部ＷＬＨＵに面する端部は、その全面が溝ＤＹに面している。他方で、当該セル部ＣＥＬと同じブロックＢＬＫに属するフックアップ部ＷＬＨＵ（換言すれば、接続部ＣＮＣＴによって当該セル部ＣＥＬに物理的に接続されるフックアップ部）に面する端部は、その一部のみが溝ＤＹに面している（残りの領域は接続部ＣＮＣＴに接続される）。更に言い換えるならば、ブロックＢＬＫをＸＹ平面で見た時の構造は、接続部ＣＮＣＴにおいてくびれた形状を有する。
【００８５】
各セル領域において、上記構成を有する複数のセルユニットＣＵは、Ｙ方向に沿って設けられたスリットＳＬＴ１によって物理的に分離されている。スリットＳＬＴ１は、セレクトゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬを貫く溝内に絶縁層が埋め込まれた構造を有しており、セルユニットＣＵにおける一方のブロックＢＬＫのフックアップ部ＷＬＨＵの端部から、セル部ＣＥＬを介して他方のブロックＢＬＫのフックアップ部ＷＬＨＵの端部にわたって設けられる。なお、溝ＤＹは、セレクトゲート線ＳＧＤからソース線ＳＬをも貫くように形成されるが、スリットＳＬＴ１及びＳＬＴ２は、セレクトゲート線ＳＧＤ及びワード線ＷＬを分離すれば良く、ソース線ＳＬを分離しない場合であっても良い。
【００８６】
このスリットＳＬＴ１を挟んで隣り合うセルユニットＣＵのＸＹ平面における形状は、スリットＳＬＴ１に対して線対称とされている。すなわち、ある２つのセルユニットＣＵに着目した場合、一方のセルユニットＣＵのブロックＢＬＫ１は、Ｘ方向で隣り合う別のセルユニットＣＵのブロックＢＬＫ１と、互いの溝ＤＹがスリットＳＬＴ１を介在して対面するように配置される。この領域において、対面する２つの溝ＤＹは、スリットＳＬＴ１を交差するようにして行われるエッチング工程と、このエッチング工程により形成された溝を絶縁層で埋め込むことによって形成される。そして両者のセル部ＣＥＬは、他方のブロックＢＬＫ２のセル部ＣＥＬを間に介在して相対するように設けられる。
【００８７】
これに対してブロックＢＬＫ２は、互いの接続部ＣＮＣＴ及びセル部ＣＥＬが、スリットＳＬＴ１を介在して対面するように配置される。逆に、両者の溝ＤＹの間には、接続部ＣＮＣＴが介在する。従って、この２つのブロックＢＬＫ２の溝ＤＹは、先に述べたブロックＢＬＫ１とは異なり、エッチング工程において、物理的に異なる溝として形成される。
【００８８】
上記スリットＳＬＴ１は、Ｘ方向で隣り合うセル領域間にも設けられ、この領域がレーンＣである。レーンＣに設けられるスリットＳＬＴ１は、ソース線ＳＬをも貫く構造を有する。レーンＣは、セル領域間においてＹ方向に沿って設けられる。
【００８９】
また、Ｙ方向で隣り合うセル領域でも、上記ソース線ＳＬ、セレクトゲート線ＳＧＳ及びＳＧＤ、及びワード線ＷＬが除去され、除去された領域が絶縁層によって埋め込まれた領域が設けられ、この領域がレーンＲである。レーンＲは、セル領域間においてＸ方向に沿って設けられる。
【００９０】
セル領域の平面構成につき、図１０及び図１１を用いて更に詳細に説明する。図１０は２つのセルユニットＣＵの平面レイアウトを示し、図１１は、図１０において更にセル上配線によって形成される配線層を示している。なお図１０では、溝ＤＹに形成されるコンタクトプラグＣＰ１０の図示を省略している。
【００９１】
まず、セル部ＣＥＬについて説明する。図１０及び図１１に示すように、セル部ＣＥＬでは、ＸＹ平面に拡がる平板状のセレクトゲート線ＳＧＳ及びワード線ＷＬが積層され、ワード線ＷＬの積層体の最上層にワード線ＷＬ１８が設けられる。ワード線ＷＬ１８上には、長手方向がＹ方向に沿ったストライプ形状のセレクトゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）が設けられる。セレクトゲート線ＳＧＤの側面は、ＸＹ平面において凹凸を有する形状、より具体的には波形の形状を有している。
【００９２】
このセレクトゲート線ＳＧＤ上には、図８で説明したシリコンピラーＭＨが形成されている。このシリコンピラーＭＨは、セレクトゲート線ＳＧＤからソース線ＳＬに達するようにして形成される。また図１０に示すように、シリコンピラーＭＨは、セレクトゲート線ＳＧＤ上において千鳥状に設けられる。
【００９３】
そして、シリコンピラーＭＨ上には、Ｘ方向に沿ったストライプ形状の金属配線層ＩＣ０が形成される。この金属配線層ＩＣ０は、図８で説明したセル上配線Ｄ１に相当し、ビット線ＢＬとして機能する。
【００９４】
更に、セレクトゲート線ＳＧＤのＹ方向に沿った両端部のうち、接続部ＣＮＣＴに近い方の端部には、コンタクトプラグＣＰ１０が設けられる。コンタクトプラグＣＰ１０は、セレクトゲート線ＳＧＤをロウデコーダＲＤのトランジスタ５０に接続するためのもので、より具体的にはセレクトゲート線ＳＧＤとして機能する導電層を、セル上配線Ｄ１に接続するためのものである。更に、溝ＤＹ内にはコンタクトプラグＣＰ１２が設けられる。また、コンタクトプラグＣＰ１０とＣＰ１２とを接続する金属配線層ＩＣ１が、セル上配線Ｄ１を用いて形成される。コンタクトプラグＣＰ１２は、溝ＤＹ内の絶縁層内に形成され、セル下配線Ｍ１に接続される。これらのコンタクトプラグＣＰ１０、ＣＰ１２及び配線層ＩＣ１を介して、セレクトゲート線ＳＧＤがロウデコーダＲＤのトランジスタ５０に電気的に接続される。
【００９５】
なお、あるブロックＢＬＫに属するセル部ＣＥＬに設けられたコンタクトプラグＣＰ１０は、同じブロックＢＬＫに属するフックアップ部ＷＬＨＵとの間の溝ＤＹ内に設けられたコンタクトプラグＣＰ１２に接続される。つまり、セル部ＣＥＬは、Ｙ方向に沿った両端で溝ＤＹに接するが、この２つの溝ＤＹのうち、コンタクトプラグＣＰ１０との距離が近い方の溝ＤＹに設けられたコンタクトプラグＣＰ１２に接続される。
【００９６】
また、図１０及び図１１の例であると、あるセル部ＣＥＬと、このセル部ＣＥＬが属するブロックＢＬＫとは異なるブロックＢＬＫに属するフックアップ部ＷＬＨＵとの間の溝ＤＹには、コンタクトプラグＣＰ１２は設けられない。しかし、コンタクトプラグＣＰ１２の一部がこの溝ＤＹ内に設けられても良い。
【００９７】
次に、フックアップ部ＷＬＨＵについて説明する。図１０及び図１１に示すように、フックアップ部ＷＬＨＵにおいても、ＸＹ平面に拡がる平板状のセレクトゲート線ＳＧＳ及びワード線ＷＬが積層されている。そしてフックアップ領域ＷＬＨＵは、例えば（５×４）個の矩形の領域を含み、各領域において、セレクトゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ１８の表面が露出されている。図１０及び図１１の例であると、各列では、配線層は１層おきに露出される。
【００９８】
より具体的には、ある列（これを第１の列と呼ぶ）では、セレクトゲート線ＳＧＳ、ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７の上面が露出される。第１の列に隣接する列（これを第２の列と呼ぶ）では、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、及びＷＬ８の上面が露出される。第１の列を介在して第２の列に隣接する列（これを第３の列と呼ぶ）では、ワード線ＷＬ９、ＷＬ１１、ＷＬ１３、ＷＬ１５、及びＷＬ１７の上面が露出される。そして、第２の列を介在して第１の列に隣接する列（これを第４の列と呼ぶ）では、ワード線ＷＬ１０、ＷＬ１２、ＷＬ１４、Ｌ１６、及びＷＬ１８の上面が露出される。
【００９９】
また、各列においては、接続部ＣＮＣＴに近い領域ほど、上層に位置する配線層が露出される。すなわち、接続部ＣＮＣＴに最も近い行では、ワード線ＷＬ７、ＷＬ８、ＷＫ１７、及びＷＬ１８の上面が露出され、接続部ＣＮＣＴに最も遠い行では、セレクトゲート線ＳＧＳ、ワード線ＷＬ０、ＷＬ９、及びＷＬ１０の上面が露出される。
【０１００】
そして、（５×４）個の領域上に、それぞれコンタクトプラグＣＰ１１が形成される。コンタクトプラグＣＰ１１は、セル上配線Ｄ１を用いて形成された金属配線層ＩＣ２に接続される。金属配線層ＩＣ２は、フックアップ部ＷＬＨＵからレーンＲまで引き出される。そしてレーンＲにてロウデコーダＲＤのトランジスタ５０と接続される（この点については後述する）。
【０１０１】
＜レーンＲの平面構成について＞  
次に、レーンＲの平面構成の詳細につき、図１２及び図１３を用いて説明する。図１２及び図１３は、３つのセル部ＣＥＬと、これらの間に位置する２つのレーンＲの平面レイアウト（ＸＹ平面）を示しており、図１２のＹ軸方向端部の一点鎖線と図１３のＹ軸方向端部の一点鎖線が同じ位置を示している。
【０１０２】
図９を用いて説明したように、レーンＲでは、Ｙ方向で隣り合うセル領域のフックアップ部ＷＬＨＵが相対している。そしてレーンＲにおいて、一方のフックアップ部ＷＬＨＵに形成された金属配線層ＩＣ２と、他方のフックアップ部ＷＬＨＵに形成された金属配線層ＩＣ２とが接続されている。更に、レーンＲに設けられた絶縁層内にはコンタクトプラグＣＰ２１が設けられる。コンタクトプラグＣＰ２１は、ワード線ＷＬをロウデコーダＲＤのトランジスタ５０に接続するためのもので、より具体的にはワード線ＷＬに接続された金属配線層ＩＣ２を、セル下配線Ｍ１に接続するためのものである。コンタクトプラグＣＰ２１は、それぞれ対応する金属配線層ＩＣ２に接続され、更にセル下配線Ｍ１に接続される。これらの配線層ＩＣ２及びコンタクトプラグＣＰ２１を介して、セレクトゲート線ＳＧＳ及びワード線ＷＬがロウデコーダＲＤのトランジスタ５０に電気的に接続される。
【０１０３】
つまり、セル部ＣＥＬ内に積層されたセレクトゲート線ＳＧＳ、ＳＧＤ、及びワード線ＷＬのうち、セレクトゲート線ＳＧＤは、セル部ＣＥＬ内に設けられた溝ＤＹに形成されたコンタクトプラグＣＰ１２を介して、メモリセルアレイ下の領域に電気的に接続される。他方でセレクトゲート線ＳＧＳ及びワード線ＷＬは、レーンＲに形成されたコンタクトプラグＣＰ２１を介して、メモリセルアレイ下の領域に電気的に接続される。
【０１０４】
なお、レーンＣでは、ビット線ＢＬがメモリセルアレイ下の領域に電気的に接続されるが、その平面構成はレーンＲとほぼ同様であるので、詳細な説明は省略する。
【０１０５】
１．２．２．２  サブアレイＳＢＡＲＹの断面構成について  
次に、上記平面構成について説明したサブアレイＳＢＡＲＹの断面構成の詳細について説明する。
【０１０６】
＜セル領域の断面構成について＞  
まず、セル領域の断面構成について説明する。図１４は図６の１４−１４線に沿った断面図であり、図１５は図１１の１５−１５線に沿った断面図である。
【０１０７】
前述のように、半導体基板５００上にロウデコーダ１２０及びセンスアンプ１４０が形成され、これらの上方の領域にセル領域が形成される。セル部では、まず図示せぬ層間絶縁膜上にソース線ＳＬが設けられ、ソース線ＳＬ上にセレクトゲート線ＳＧＳが形成され、セレクトゲート線ＳＧＳ上に複数のワード線ＷＬが積層され、その上にセレクトゲート線ＳＧＤが設けられている。各配線層間は、絶縁層によって電気的に分離されている。
【０１０８】
更に、これらのセレクトゲート線ＳＧＤ及びワード線ＷＬを貫通してソース線ＳＬに達するようにして、シリコンピラーＭＨが設けられる。シリコンピラーＭＨ上にはコンタクトプラグＣＰ１３が設けられ、コンタクトプラグＣＰ１３上に、ビット線ＢＬとして機能する金属配線層ＩＣ０が設けられる。
【０１０９】
次にフックアップ部ＷＬＨＵについて、図１５を用いて説明する。フックアップ部ＷＬＨＵもセル部ＣＥＬと同様に、ロウデコーダ１２０及びセンスアンプ１４０を被覆する層間絶縁膜上にソース線ＳＬが設けられ、ソース線ＳＬ上にセレクトゲート線ＳＧＳが形成され、セレクトゲート線ＳＧＳ上に複数のワード線ＷＬが積層されている。フックアップ部ＷＬＨＵでは、セレクトゲート線ＳＧＳ上及びワード線ＷＬの、レーンＲに面する端部が、階段状の形状を有している。つまり、下層の配線層ほど、Ｙ方向に沿った長さが長く、上層の配線層と重ならない領域を有する。
【０１１０】
この様子を、図１６乃至図２０に示す。図１６乃至図２０は、図１１における１６−１６線、１７−１７線、１８−１８線、１９−１９線、及び２０−２０線に沿った断面図である。図示するように、下層の配線層と上層の配線層とが重ならない領域が、図１０で説明した（５×４）個の、コンタクトプラグＣＰ１１の形成される領域に相当する。なお、図１６乃至図２０では図示を省略しているが、コンタクトプラグＣＰ１１の周囲には絶縁層が埋め込まれ、コンタクトプラグＣＰ１１相互間は電気的に絶縁されている。
【０１１１】
次に、溝ＤＹについて説明する。図１３に示すように溝ＤＹは、セル部ＣＥＬとフックアップ部ＣＥＬとの間で、ソース線ＳＬ、セレクトゲート線ＳＧＳ、及びワード線ＷＬを物理的に分断する。先に述べたように、この溝ＤＹ内には絶縁層が埋め込まれる。そして、この絶縁層内にコンタクトプラグＣＰ１２が形成される。コンタクトプラグＣＰ１２は、セル上配線Ｄ１（金属配線層ＩＣ１）のレベルから、セル下配線Ｍ１のレベルまで達する。そして、更にセル下配線Ｍ０を介して、ロウデコーダＲＤのトランジスタ５０に接続される。トランジスタ５０は、対応するセル領域の直下に位置する。
【０１１２】
＜レーンＣの断面構成について＞  
次に、レーンＣの断面構成につき、図１４を用いて説明する。前述の通り、レーンＣでは、レーンＲと同様に、ソース線ＳＬからセレクトゲート線ＳＧＤに達する積層構造が除去され、絶縁層によって埋め込まれている。レーンＣでは、この絶縁層内に、コンタクトプラグＣＰ２０が設けられている。
【０１１３】
図１４に示すようにコンタクトプラグＣＰ２０は、セル上配線Ｄ１（金属配線層ＩＣ０：ビット線ＢＬ）のレベルから、セル下配線Ｍ１のレベルまで達する。そして、更にセル下配線Ｍ０を介して、センスアンプＳＡのトランジスタ１４に接続される。センスアンプ１４は、対応するセル領域の直下に位置する。
【０１１４】
＜レーンＲの断面構成について＞  
次に、レーンＲの断面構成につき、図２１を用いて説明する。図２１は、図１２及び図１３の２１−２１線に沿った断面図である。前述の通りレーンＲでは、ソース線ＳＬからセレクトゲート線ＳＧＤに達する積層構造が除去され、絶縁層によって埋め込まれている。レーンＲでは、この絶縁層内に、コンタクトプラグＣＰ２１が設けられている。
【０１１５】
更に、図２１に示すように、レーンＲを挟んで対向するセレクトゲート線ＳＧＳ及びワード線ＷＬは、それぞれコンタクトプラグＣＰ１１を介して、金属配線層ＩＣ２に共通に接続される。そして、レーンＲにおいて、金属配線層ＩＣ２はコンタクトプラグＣＰ２１に接続されている。
【０１１６】
コンタクトプラグＣＰ２０は、セル上配線Ｄ１（金属配線層ＩＣ２）のレベルから、セル下配線Ｍ１のレベルまで達する。そして、更にセル下配線Ｍ０を介して、ロウデコーダＲＤのトランジスタ５０に接続される。このトランジスタ５０も、セレクトゲート線ＳＧＤに接続されるトランジスタ５０と同様に、対応するセル領域の直下に位置する。
【０１１７】
なお、センスアンプＳＡ上方に位置するセル領域の溝ＤＹに形成されたコンタクトプラグＣＰ２１もまた、セル下配線Ｍ１またはＭ０により、レーンＲ下部の領域を介して、隣接するセル領域直下に位置するロウデコーダＲＤに電気的に接続される。
【０１１８】
１．２．２．３  レーンＲ及びレーンＣにおける接続関係について  
上記１．２．２．１及び１．２．２．２で説明したように、セレクトゲート線ＳＧＳ及びワード線ＷＬは、レーンＲにおいてメモリセルアレイ下まで引き出され、ロウデコーダＲＤに接続される。またビット線ＢＬは、レーンＣにおいてメモリセルアレイ下まで引き出され、センスアンプＳＡに接続される。更に、セレクトゲート線ＳＧＤは、セル領域内の溝ＤＹにおいてメモリセルアレイ下まで引き出され、ロウデコーダＲＤに接続される。
【０１１９】
この際、セル領域には、直下にロウデコーダＲＤが存在するものと、センスアンプＳＡが存在するものとがある。従ってセレクトゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ、セル領域直下にロウデコーダＲＤが存在する場合には当該ロウデコーダＲＤに接続されれば良いが、ロウデコーダＲＤが存在せずにセンスアンプＳＡが存在する場合には、隣接するセル領域直下のロウデコーダＲＤに接続される。
【０１２０】
また、メモリセルアレイ内には複数のレーンＣが設けられ、ビット線ＢＬは、この複数のレーンＣのうちのいずれかでセンスアンプＳＡに接続され、ビット線ＢＬとセンスアンプＳＡとの接続箇所が分散される。
【０１２１】
以上の点につき、図２２を用いて説明する。図２２はサブアレイＳＢＡＲＹの平面レイアウトを示している。図示するように、サブアレイＳＢＡＲＹはセル領域６０−１〜６０−４を含み、セル領域６０−１及び６０−４直下にはセンスアンプＳＡが設けられ、セル領域６０−２及び６０−３直下にはロウデコーダＲＤと演算回路ＹＬＯＧのセットが設けられている。
【０１２２】
セル領域６０−１のブロックＢＬＫａとセル領域６０−３のブロックＢＬＫａは、レーンＲＡを挟んで相対し、これらのワード線ＷＬ及びセレクトゲート線ＳＧＳは、金属配線層ＩＣ２Ａによって互いに接続され、レーンＲＡを介して、セル領域６０−３直下のロウデコーダＲＤａ（トランジスタ５０）に接続される。また、セル領域６０−１のブロックＢＬＫａのセレクトゲート線ＳＧＤと、セル領域６０−３のブロックＢＬＫａのセレクトゲート線ＳＧＤも、溝ＤＹを介して、セル領域６０−３直下のロウデコーダＲＤａに接続される。すなわち、２つのブロックＢＬＫａはトランジスタ５０を共有する。
【０１２３】
セル領域６０−３において、ブロックＢＬＫａと共にセルユニットＣＵを形成するブロックＢＬＫｂのワード線ＷＬ及びセレクトゲート線ＳＧＳは、レーンＲＣを介してＹ軸方向で隣り合う別のサブアレイＳＢＡＲＹのブロックＢＬＫｂと、金属配線層ＩＣ２Ｃによって互いに接続され、レーンＲＣを介して、セル領域６０−３直下のロウデコーダＲＤｂ（トランジスタ５０）に接続される。また、ブロックＢＬＫｂのセレクトゲート線ＳＧＤも、溝ＤＹを介して、セル領域６０−３直下のロウデコーダＲＤｂに接続される。すなわち、２つのブロックＢＬＫｂはトランジスタ５０を共有する。
【０１２４】
また、セル領域６０−１のブロックＢＬＫｂのワード線及びセレクトゲート線ＳＧＳは、レーンＲＢを介してＹ軸方向で隣り合う別のサブアレイＳＢＡＲＹのブロックＢＬＫｂと、金属配線層ＩＣ２Ｂによって互いに接続され、レーンＲＢを介して、隣り合うサブアレイＳＢＡＲＹ直下のロウデコーダＲＤｂに接続される。また、ブロックＢＬＫｂのセレクトゲート線ＳＧＤも、溝ＤＹを介して、隣り合うサブアレイＳＢＡＲＹ直下のロウデコーダＲＤｂに接続される。
【０１２５】
セル領域６０−２及び６０−４についても同様である。すなわち、セル領域６０−２のブロックＢＬＫａとセル領域６０−４のブロックＢＬＫａは、レーンＲＡを挟んで相対し、これらのワード線ＷＬ及びセレクトゲート線ＳＧＳは、金属配線層ＩＣ２Ａによって互いに接続され、レーンＲＡを介して、セル領域６０−２直下のロウデコーダＲＤａに接続される。また、セル領域６０−２のブロックＢＬＫａのセレクトゲート線ＳＧＤと、セル領域６０−４のブロックＢＬＫａのセレクトゲート線ＳＧＤも、溝ＤＹを介して、セル領域６０−２直下のロウデコーダＲＤａに接続される。
【０１２６】
セル領域６０−２において、ブロックＢＬＫｂのワード線ＷＬ及びセレクトゲート線ＳＧＳは、レーンＲＢを介してＹ軸方向で隣り合う別のサブアレイＳＢＡＲＹのブロックＢＬＫｂと、金属配線層ＩＣ２Ｂによって互いに接続され、レーンＲＢを介して、セル領域６０−２直下のロウデコーダＲＤｂに接続される。また、ブロックＢＬＫｂのセレクトゲート線ＳＧＤも、溝ＤＹを介して、セル領域６０−２直下のロウデコーダＲＤｂに接続される。
【０１２７】
また、セル領域６０−４のブロックＢＬＫｂのワード線及びセレクトゲート線ＳＧＳは、レーンＲＣを介してＹ軸方向で隣り合う別のサブアレイＳＢＡＲＹのブロックＢＬＫｂと、金属配線層ＩＣ２Ｃによって互いに接続され、レーンＲＣを介して、隣り合うサブアレイＳＢＡＲＹ直下のロウデコーダＲＤｂに接続される。また、ブロックＢＬＫｂのセレクトゲート線ＳＧＤも、溝ＤＹを介して、隣り合うサブアレイＳＢＡＲＹ直下のロウデコーダＲＤｂに接続される。
【０１２８】
レーンＣでは、ビット線ＢＬがセンスアンプＳＡに接続される。図２２の例であると、セル領域６０−１及び６０−２を通過するビット線ＢＬ０〜ＢＬ３のうち、ビット線ＢＬ０及びＢＬ１はレーンＣＡを介して、セル領域６０−１直下のセンスアンプＳＡに接続される。他方でビット線ＢＬ２及びＢＬ３はレーンＣＢを介して、セル領域６０−１直下のセンスアンプＳＡに接続される。
【０１２９】
１．３  本実施形態に係る効果  
本実施形態に係る構成によれば、メモリセルアレイのブロックサイズを縮小出来る。本効果につき、以下説明する。
【０１３０】
ＮＡＮＤ型フラッシュメモリでは、ブロックサイズは例えばデータを消去する際の単位ともなり得るので、場合によってはブロックサイズを小さくしたいという要求が考えられる。
【０１３１】
この際、ワード線ＷＬを積層するタイプの三次元積層型メモリの特長を活かすためには、ワード線ＷＬの積層数は減らさずに、ストリングユニット数を減らすことが考えられる。しかしこの場合、ブロックサイズを小さく出来るが、ワード線ＷＬの積層数は変わらないため、ワード線のフックアップ領域のサイズは、ブロックサイズを縮小する前と同程度の面積となる。すると、単純にストリングユニット数を減らすだけでは無駄な領域が発生してしまい、集積度が低下するおそれがある。
【０１３２】
この点、本実施形態に係る構成によれば、図９乃至図１３で説明したように、セル部ＣＥＬがＸ軸方向で隣り合い、ワード線フックアップ領域ＷＬＨＵがＹ軸方向で相対するようにブロックＢＬＫを配置している。従って、本構成によれば無駄な空き領域が発生することを抑制し、効率的にブロックＢＬＫを配置しつつ、ブロックサイズを縮小出来る。
【０１３３】
本実施形態に係るブロックＢＬＫの平面構造は、層間絶縁膜５０１上にソース線ＳＬ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する配線層を形成した後に行う例えば次のようなエッチング工程により形成出来る。すなわち、
（１）レーンＣ及びレーンＲを形成するための、上記配線層のエッチング工程  
（２）セル領域内において、セルユニット間を分離するスリットＳＬＴ１を形成するための、上記配線層のエッチング工程  
（３）各セルユニットＣＵ内においてセル部間を分離するスリットＳＬＴ２を形成するための、上記配線層のエッチング工程  
（４）各セルユニットＣＵ内において、セレクトゲート線ＳＧＤのコンタクトが設けられる溝ＤＹを形成するための、上記配線層のエッチング工程  
なお、上記のエッチング工程を行う順序は可能な限り入れ替えることが出来、また複数のエッチング工程は同時に行われても良い。また（２）及び（３）ではソース線ＳＬはエッチングされなくても良い。
【０１３４】
この結果、Ｙ軸方向で隣接するセルユニットＣＵは、いずれの場所においても、フックアップ領域ＷＬＨＵで向かい合う。そして、向かい合う２つのフックアップ領域のワード線ＷＬは、レーンＲで共通に接続されて、ロウデコーダＲＤに接続される。また、溝ＤＹは、スリットＳＬＴ１及びＳＬＴ２と交わり、またレーンＣとも交わるように形成される。
【０１３５】
なお、本明細書において、平面レイアウト及び断面構成図における「ワード線ＷＬ」は、例えば図８等において、層間絶縁膜５０２中に形成され、ソース線として機能する導電層と、配線Ｄ１との間に設けられた導電層を意味し、この導電層は、ゲート絶縁膜、電荷蓄積層、及びブロック絶縁膜を介してメモリホールＭＨに接する導電層である。このことは、セレクトゲート線ＳＧＤ及びＳＧＳについても同様である。ワード線ＷＬに関しては更に言い換えるならば、Ｚ軸方向に沿って、セレクトゲート線ＳＧＳとして機能する導電層と、セレクトゲート線ＳＧＤとして機能する導電層との間に、複数積層された導電層、例えば多結晶シリコン層のことを意味する。
【０１３６】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態におけるメモリセルアレイ１１０端部に設けられたロウデコーダＲＤの構成に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【０１３７】
２．１  メモリセルアレイ下領域の平面レイアウトについて  
図２３は、本実施形態に係るメモリセルアレイ下領域の平面レイアウト、換言すればセンスアンプＳＡ、ロウデコーダＲＤ、及び演算回路ＹＬＯＧの平面レイアウトを示している。
【０１３８】
図示するように、メモリセルアレイ１１０とオーバーラップする領域とＹ軸方向で隣接する領域には、ロウデコーダＲＤ’とダミー領域ＤＭＹとが設けられている。ロウデコーダＲＤ’は、センスアンプＳＡと隣り合う領域に設けられ、ダミー領域ＤＭＹは、ロウデコーダＲＤと隣り合う領域に設けられる。
【０１３９】
図２４は、図２３の領域Ｒ２を詳細に示している。図示するように、ロウデコーダＲＤ’はトランジスタ５０を含み、メモリセルアレイ１１０とオーバーラップする領域に設けられたロウデコーダＲＤと同じ構成を有している。そして、ロウデコーダＲＤ’にＹ軸方向で隣接するセンスアンプＳＡ上方に設けられたブロックＢＬＫｂのワード線ＷＬ及びセレクトゲート線ＳＧＳに、レーンＲを介して接続される。
【０１４０】
他方でダミー領域ＤＭＹは、ダミーの素子領域ＡＡと、ゲート電極（半導体層）ＧＣが形成される。これらは、例えばロウデコーダＲＤ、ＲＤ’やセンスアンプＳＡ形成時におけるエッチング工程の際に、エッチングパターンが大きく崩れることを防止するために設けられ、特に有効な半導体素子として機能するものでは無い。
【０１４１】
２．２  本実施形態に係る効果  
第１実施形態で説明したブロックレイアウトを用いた場合、センスアンプＳＡ上に位置するセル領域のブロックＢＬＫｂのワード線ＷＬをセル領域直下のロウデコーダＲＤに接続しようとすると、例えばセル下配線によりセンスアンプＳＡを縦断しなければならない。この点、本実施形態によれば、メモリセルアレイの外側にブロックＢＬＫｂ用のロウデコーダＲＤ’を設けることで、セル下配線の混雑を抑制出来る。
【０１４２】
また、基本的にセンスアンプＳＡ及びロウデコーダＲＤは、Ｚ軸方向においてメモリセルアレイ１１０とオーバーラップし、ＸＹ平面で見た時には、センスアンプＳＡ及びロウデコーダＲＤはメモリセルアレイ１１０に被覆されて見えない。しかし本実施形態によれば、Ｘ軸方向に沿った幅がセル領域６０とほぼ同様のロウデコーダＲＤ’が、Ｘ軸方向に沿って同じ繰り返し周期で形成されている様子を見ることが出来る。
【０１４３】
更に、隣り合うロウデコーダＲＤ’間には、ダミー領域ＤＭＹを設けることが好ましい。ダミー領域ＤＭＹ内の素子領域ＡＡ及びゲート電極ＧＣは、電気的にフローティングとされても良い。または、ある一定電位（例えば０Ｖ）に固定されても良く、周囲のロウデコーダＲＤ、ＲＤ’やセンスアンプＳＡに対して電気的に独立していても良い。
【０１４４】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１、第２実施形態において、セル領域の周囲を取り囲むループ形状の積層構造を形成したものである。以下では、第１、第２実施形態と異なる点についてのみ説明する。
【０１４５】
３．１  平面レイアウトについて  
図２５は、セル領域と、その周囲に設けられた積層構造の平面レイアウトを示している。
【０１４６】
図示するように、セル領域の周囲には、セル領域を取り囲むようにして、ループ形状の積層構造７００が設けられている。積層構造７００は、例えばセル部ＣＥＬと同様に、ソース線ＳＬ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する配線層と同層に形成された導電層が積層された構造を有する。隣り合うセルユニットＣＵと積層構造７００との間隔は、例えばスリットＳＬＴ１、レーンＣ、またはレーンＲの幅と同程度である。この領域は、例えば絶縁膜によって埋め込まれ、セル領域と積層構造７００とは電気的に分離されている。
【０１４７】
積層構造７００は、セル領域に面する側の側壁に窪みを有する。この窪みは、図２５において領域Ｒ３として図示したように、溝ＤＹにＸ軸方向で隣り合う領域に形成される。この窪みは、積層構造７００の最上層から最下層に渡って形成され、その内部は例えば絶縁膜によって埋め込まれる。
【０１４８】
図２６は、図２５の断面図であり、上図が２６Ａ−２６Ａ線、下図が２６Ｂ−２６Ｂ線に沿った断面図である。そして、図２６の上図と下図はＸ方向で同じ位置を示している。
【０１４９】
図示するようにセル部ＣＥＬでは、ソース線ＳＬ上に絶縁層７１０を介在してセレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１８、及びセレクトゲート線ＳＧＤが設けられている。積層構造７００もまた、セル部と同様の積層構造を有している。すなわち、配線層ＩＣ１０上に、絶縁層７２０を介して配線層ＩＣ１１、ＩＣ１２−０〜ＩＣ１２−１８、及びＩＣ１３が形成されている。配線層ＩＣ１０は、ソース線ＳＬと同じレベル（高さ）に、例えば同じ材料によって同時に形成される。配線層ＩＣ１１は、セレクトゲート線ＳＧＳと同じレベル（高さ）に、例えば同じ材料によって同時に形成される。配線層ＩＣ１２−０〜ＩＣ１２−１８は、ワード線ＷＬ０〜ＷＬ１８と同じレベル（高さ）に、例えば同じ材料によって同時に形成される。そして配線層ＩＣ１３は、セレクトゲート線ＳＧＤと同じレベル（高さ）に、例えば同じ材料によって同時に形成される。なお、配線層ＩＣ１３が形成されない場合であっても良い。  そして、積層構造７００とセル部ＣＥＬ（及びフックアップ部ＷＬＨＵ並びに接続部ＣＮＣＴ）との間には、絶縁層７３０が埋め込まれている。
【０１５０】
積層構造７００は、実際に何らかの半導体素子として機能するものでは無い。従って、積層構造７００に含まれる配線ＩＣ１１、ＩＣ１２−０〜ＩＣ１２−１８、及びＩＣ１３は、ソース線ＳＬ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤと電気的に分離され、ある一定電位（例えば０Ｖ）に固定されても良いし、電気的にフローティングとされても良い。
【０１５１】
本構成において、図２６下図に示すように、溝ＤＹと面する部分において、窪みＲ３が形成され、窪み内を絶縁層７３０が埋め込んでいる。言い換えれば、積層構造７００のＸ方向に沿った幅は、溝ＤＹと面する領域において、その他の領域（例えばセル部ＣＥＬと面する領域）よりも小さくされる。
【０１５２】
３．２  本実施形態に係る効果  
第１の実施形態で説明したように、ソース線ＳＬ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する配線層は、レーンＣ及びレーンＲを形成する際にエッチングされる。この際、メモリセルアレイ１１０内部では、エッチングすべき領域は等間隔で位置し、またエッチング幅も等しいため、高い精度で加工出来る。しかし、メモリセルアレイ１１０端部で行われるエッチングは、レーンＣ及びレーンＲの形成の目的、というよりも、メモリセルアレイ１１０以外の余計な領域の配線層を全て除去する、という目的で行われる。従って、メモリセルアレイ１１０端部では、エッチングパターンの周期性が乱れ、加工精度が低下するおそれがある。
【０１５３】
そこで本実施形態では、メモリセルアレイ１１０周囲に、セル領域と同様の積層構造７００を設けることで、メモリセルアレイ１１０内部のレーンＣ及びレーンＲと同じパターンでのエッチングを可能とする。これにより、メモリセルアレイ１１０端部においても、高い精度で配線層を加工出来る。
【０１５４】
また、レーンＣ及びレーンＲ形成のためのエッチング工程の後に溝ＤＹ形成のためのエッチング工程が行われるのが通常である。従って、積層構造７００を設けた場合、溝ＤＹ形成時に、積層構造７００の一部もエッチングされる。この結果、図２５に示したように、ループ形状の積層構造の内周面の、溝ＤＹに対向する領域に、窪みＲ３が形成される。
【０１５５】
４．変形例等  
以上のように、上記実施形態に係る半導体記憶装置であると、半導体基板上に設けられたロウデコーダと、ロウデコーダの上方に設けられ、第１ブロックを備えたメモリセルアレイとを具備する。第１ブロックは、半導体基板の面内方向である第１方向(Y方向 in FIG10)と、面内方向であって且つ第１方向と異なる第２方向(X方向 in FIG10)とで形成される第１平面に沿って拡がり、第２方向(X方向 in FIG10)に沿って第１の幅を有する第１領域(CEL in FIG10)と、第１平面に沿って拡がり、第２方向(X方向 in FIG10)に沿って第１の幅より大きい第２の幅を有し、第１方向(Y方向 in FIG10)で第１領域と(CEL in FIG10)隣り合う第２領域(WLHU in FIG10)と、第１平面に沿って拡がり、第２方向(X方向 in FIG10)に沿って第１の幅より小さい第３の幅を有し、第１領域(CEL in FIG10)と第２領域(WLHU in FIG10)との間に位置し、両者を接続する第３領域(CNCT in FIG10)とを備える。第１乃至第３領域は、半導体基板の鉛直方向である第３方向(Z方向 in FIG10)に沿って積層された複数の第１ワード線(WL in FIG15)を含む。第１領域は、最上層の第１ワード線上に設けられた第１セレクトゲート線(SGD in FIG15)を更に含む。メモリセルアレイは、第１領域(CEL in FIG10)と第２領域(WLHU in FIG10)との間の第１の溝(DY in FIG10)を埋め込み、第３領域(CNCT in FIG10)に第２方向(X方向 in FIG10)で接する第１絶縁層(730 in FIG26)と、第１絶縁層(730 in FIG26)中に設けられ、ロウデコーダに電気的に接続される第１コンタクトプラグ(CP12 in FIG10,26)と、第１セレクトゲート線(SGD in FIG11,15)と第１コンタクトプラグ(CP12 in FIG11,15)とを接続する第１配線層(IC1 in FIG11,15)とを更に備える。
【０１５６】
また、上記実施形態に係る半導体記憶装置は、第１面を有する半導体基板上に設けられたロウデコーダ(120)と、ロウデコーダの上方に設けられ、マトリクス状に配置されたセル領域(60)の組を備え、ロウデコーダと接続された配線(WL)を含み、前記第１面に沿う平面においてロウデコーダ(120,RD)と重なり合うメモリセルアレイとを具備する。そしてロウデコーダ(120)は、第１面に沿う平面においてセル領域の組の外周の外側に設けられた第１トランジスタ(RD’, 50 in FIG23-24)を含む。
【０１５７】
更に、上記実施形態に係る半導体記憶装置は、半導体基板の第１面の上方に設けられたソース線(SL)と、ソース線の上方に設けられたワード線(WL)とを含むメモリセルアレイ(110 in FIG25)と、第１面に沿う平面に沿ってメモリセルアレイ(110)を囲み、ソース線の階層からワード線の階層に亘って半導体基板の第１面と交わる方向に並ぶ複数の導電層を含み、上面から下面に亘って内周の面から外周に向かって延びる窪み(R3 in FIG25)を有する壁(700 in FIG25)と、壁の上面の位置から下面の位置に亘って設けられ、窪みにおいて壁の内周の面と接する絶縁層とを具備する。
【０１５８】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態ではワード線ＷＬの積層数が１９層である場合を例に挙げて説明したが、この数には限られず、２ｎ本（ｎは自然数）であるのが一般的である。また、上記実施形態では、図１０等に示すようにメモリホールＭＨが千鳥状に配置される場合を例に説明したが、Ｙ軸方向に一列に並ぶ場合であっても良い。
【０１５９】
また、第１実施形態で説明した図１２及び図１３では、レーンＲ内のコンタクトプラグＣＰ２１がＸ軸方向に沿って一直線上に並ぶ場合を例に説明した。しかし図２７に示すようにコンタクトプラグＣＰ２１は、ＸＹ平面上において、Ｘ軸方向及びＹ軸方向に対して斜め方向に並ぶように設けられても良い。この場合、図２８に示すように、Ｘ方向で隣り合う複数のブロックＢＬＫに対応するコンタクトプラグＣＰ２１の並ぶ向きは、互いに逆であっても良い。言い換えれば、コンタクトプラグＣＰ２１を結んだ線が、ブロックＢＬＫ境界で折れ曲がるように配置されても良い。
【０１６０】
更に、第３実施形態で説明した図２５の構成は、例えば図２９乃至図３１に示す構成であっても良い。すなわち積層構造７００は、Ｘ方向で対向する２つの面で、溝ＤＹと面する。この際、積層構造７００は、一方の面において、一方のブロックＢＬＫａ（Ｙ軸方向において上方向に位置するブロック）のフックアップ部ＷＬＨＵと他方のブロックＢＬＫｂ（Ｙ軸方向において下方向に位置するブロック）のセル部ＣＥＬとの間の溝ＤＹと面し、他方の面においても、ブロックＢＬＫａのフックアップ部ＷＬＨＵとブロックＢＬＫｂのセル部ＣＥＬとの間の溝ＤＹと面していても良い。
【０１６１】
または図３０に示すように積層構造７００は、一方の面において、ブロックＢＬＫａのセル部ＣＥＬとブロックＢＬＫｂのフックアップ部ＷＬＨＵとの間の溝ＤＹと面し、他方の面においても、ブロックＢＬＫａのセル部ＣＥＬとブロックＢＬＫｂのフックアップ部ＷＬＨＵの間との溝ＤＹと面していても良い。
【０１６２】
あるいは図３１に示すように積層構造７００は、一方の面において、ブロックＢＬＫａのセル部ＣＥＬとブロックＢＬＫｂのフックアップ部ＷＬＨＵとの間の溝ＤＹと面し、他方の面においては、ブロックＢＬＫａのフックアップ部ＷＬＨＵとブロックＢＬＫｂのセル部ＣＥＬとの間との溝ＤＹと面していても良い。
【０１６３】
また、各実施形態はそれぞれが単独で実施されても良いし、組み合わせて実施されても良い。すなわち、第２、第３実施形態が独立して行われても良い。また第３実施形態が第２実施形態と組み合わせて実施される場合、積層構造７００がロウデコーダＲＤ’と少なくとも一部、オーバーラップしても良い。また、両者が完全にオーバーラップしても良く、この場合、図２４に示したＸＹ平面では、ロウデコーダＲＤ’及びダミー領域ＤＭＹは積層構造７００に被覆されて見えない。
【０１６４】
また、メモリセルアレイ１１０は種々の構成を適用出来る。メモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１６５】
更に、本実施形態で使用される用語「接続」及び「結合」は、直接接続される場合と、間に何らかの構成要素を介在する場合の両方を含む。
【０１６６】
また、１つのメモリセルトランジスタＭＴが２ビットデータを保持する場合、その閾値電圧は、保持データに応じて４種類のレベルのいずれかを取る。４種類のレベルを低い方から順に、消去レベル、Ａレベル、Ｂレベル、及びＣレベルとした場合、Ａレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し時に選択ワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
【０１６７】
書き込み動作は、プログラムとプログラムベリファイとを含む。書き込み動作においては、プログラム時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、１９００μｓ〜２０００μｓの間であってよい。
【０１６８】
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、４０００μｓ〜９０００μｓの間であってよい。
【０１６９】
また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
【０１７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１７１】
１０…センス回路、１１…センスアンプ部、１２…ラッチ回路、１３…接続部、１４、１５、２０〜２７、５０…ＭＯＳトランジスタ、２８…キャパシタ素子、４０…ブロックデコーダ、６０…セル領域、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１１１…ＮＡＮＤストリング、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、５００…半導体基板、５０１〜５０３…層間絶縁膜
【図１】
2017122302.tif 000003
【図２】
2017122302.tif 000004
【図３】
2017122302.tif 000005
【図４】
2017122302.tif 000006
【図５】
2017122302.tif 000007
【図６】
2017122302.tif 000008
【図７】
2017122302.tif 000009
【図８】
2017122302.tif 000010
【図９】
2017122302.tif 000011
【図１０】
2017122302.tif 000012
【図１１】
2017122302.tif 000013
【図１２】
2017122302.tif 000014
【図１３】
2017122302.tif 000015
【図１４】
2017122302.tif 000016
【図１５】
2017122302.tif 000017
【図１６】
2017122302.tif 000018
【図１７】
2017122302.tif 000019
【図１８】
2017122302.tif 000020
【図１９】
2017122302.tif 000021
【図２０】
2017122302.tif 000022
【図２１】
2017122302.tif 000023
【図２２】
2017122302.tif 000024
【図２３】
2017122302.tif 000025
【図２４】
2017122302.tif 000026
【図２５】
2017122302.tif 000027
【図２６】
2017122302.tif 000028
【図２７】
2017122302.tif 000029
【図２８】
2017122302.tif 000030
【図２９】
2017122302.tif 000031
【図３０】
2017122302.tif 000032
【図３１】
2017122302.tif 000033
【手続補正書】
【提出日】平成30年2月27日(2018.2.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたロウデコーダと、
前記ロウデコーダの上方に設けられ、第１ブロックを備えたメモリセルアレイと
を具備し、前記第１ブロックは、前記半導体基板の面内方向である第１方向と、前記面内方向であって且つ前記第１方向と異なる第２方向とで形成される第１平面に沿って拡がり、前記第２方向に沿って第１の幅を有する第１領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第１の幅より大きい第２の幅を有し、前記第１方向で前記第１領域と隣り合う第２領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第１の幅より小さい第３の幅を有し、前記第１領域と前記第２領域との間に位置し、両者を接続する第３領域と
を備え、前記第１乃至第３領域は、前記半導体基板の鉛直方向である第３方向に沿って積層された複数の第１ワード線を含み、前記第１領域は、最上層の第１ワード線上に設けられた第１セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第１領域と前記第２領域との間の第１の溝を埋め込み、前記第３領域に前記第２方向で接する第１絶縁層と、
前記第１絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第１コンタクトプラグと、
前記第１セレクトゲート線と前記第１コンタクトプラグとを接続する第１配線層と
を更に備える半導体記憶装置。
【請求項２】
前記メモリセルアレイは第２ブロックを更に備え、
前記第２ブロックは、前記第１平面に沿って拡がり、前記第２方向に沿って第４の幅を有する第４領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第４の幅より大きい第５の幅を有し、前記第１方向で前記第４領域と隣り合う第５領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第４の幅より小さい第６の幅を有し、第４領域と第５領域との間に位置し、両者を接続する第６領域と
を備え、前記第４乃至第６領域は、前記第３方向に沿って積層された複数の第２ワード線を含み、前記第４領域は、最上層の第２ワード線上に設けられた第２セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第４領域と前記第５領域との間の第２の溝を埋め込み、前記第６領域に前記第２方向で接する第２絶縁層と、
前記第２絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第２コンタクトプラグと、
前記第２セレクトゲート線と前記第２コンタクトプラグとを接続する第２配線層と
を更に備え、前記第１領域と前記第４領域は、該第１領域と第４領域間の第３の溝を埋め込む第３絶縁層を介在して、前記第２方向で隣り合い、
前記第２領域と前記第５領域は、前記第１領域と前記第４領域とを介在して、前記第１方向で相対し、
前記第１の溝は、前記第２領域と前記第４領域との間まで延び、第２領域と前記第４領域との間は前記第１絶縁層によって分離され、
前記第２の溝は、前記第１領域と前記第５領域との間まで延び、前記第１領域と前記第５領域との間は前記第２絶縁層によって分離される、請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイは第３ブロックを更に備え、
前記第３ブロックは、前記第１平面に沿って拡がり、前記第２方向に沿って第７の幅を有する第７領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より大きい第８の幅を有し、前記第１方向で前記第７領域と隣り合う第８領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より小さい第９の幅を有し、第７領域と第８領域との間に位置し、両者を接続する第９領域と
を備え、前記第７乃至第９領域は、前記第３方向に沿って積層された複数の第３ワード線を含み、前記第７領域は、最上層の第３ワード線上に設けられた第３セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第７領域と前記第８領域との間の第４の溝を埋め込み、前記第９領域に前記第２方向で接する第４絶縁層と、
前記第４絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第３コンタクトプラグと、
前記第３セレクトゲート線と前記第３コンタクトプラグとを接続する第３配線層と
を更に備え、前記第２領域と前記第８領域は、該第２領域と第８領域間の第５の溝を埋め込む第５絶縁層を介在して、前記第２方向で隣り合い、
前記第１の溝と、前記第４の溝とは、前記第２方向に沿って同一線上に位置する、請求項２記載の半導体記憶装置。
【請求項４】
前記第３方向において、前記第１領域、前記第４領域、及び前記第７領域の上方に設けられ、前記第２方向に沿ったストライプ形状の複数のビット線と、
前記第５の溝を埋め込む前記第５絶縁層内に設けられ、前記複数のビット線のいずれかに接続された第４コンタクトプラグと
を更に備え、前記ビット線は、前記第４コンタクトプラグを介してセンスアンプに電気的に接続される、請求項３記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは第３ブロックを更に備え、
前記第３ブロックは、前記第１平面に沿って拡がり、前記第２方向に沿って第７の幅を有する第７領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より大きい第８の幅を有し、前記第１方向で前記第７領域と隣り合う第８領域と、
前記第１平面に沿って拡がり、前記第２方向に沿って前記第７の幅より小さい第９の幅を有し、第７領域と第８領域との間に位置し、両者を接続する第９領域と
を備え、前記第７乃至第９領域は、前記第３方向に沿って積層された複数の第３ワード線を含み、前記第７領域は、最上層の第３ワード線上に設けられた第３セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第７領域と前記第８領域との間の第４の溝を埋め込み、前記第９領域に前記第２方向で接する第４絶縁層と、
前記第４絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第３コンタクトプラグと、
前記第３セレクトゲート線と前記第３コンタクトプラグとを接続する第３配線層と
を更に備え、前記第２領域と前記第８領域は、該第２領域と第８領域間の第５の溝を埋め込む第５絶縁層を介在して、前記第１方向で隣り合う、請求項２記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは、前記第５絶縁層内に設けられた第４コンタクトプラグと、
前記第４コンタクトプラグに接続され、長手方向が前記第１方向に沿った第５配線層と
を更に備え、
前記第１ブロックは、前記第２領域において、前記第１ワード線上に設けられた第５コンタクトプラグを更に備え、
前記第３ブロックは、前記第８領域において、前記第３ワード線上に設けられた第６コンタクトプラグを更に備え、
前記第５配線層は、前記第２領域及び第８領域まで引き出されて前記第５コンタクトプラグと前記第６コンタクトプラグとに接続され、前記第１ワード線及び前記第３ワード線は、前記第５配線層及び前記第４コンタクトプラグを介して、前記ロウデコーダに電気的に接続される、請求項５記載の半導体記憶装置。
【請求項７】
前記第２領域は、前記第１方向に沿って複数の階段面を有し、且つ当該階段面が前記第５絶縁層に近づくにつれて高さが低くなる形状を有し、
前記階段面にいずれかの前記第１ワード線が露出され、
前記第８領域は、前記第１方向に沿って複数の階段面を有し、且つ当該階段面が前記第５絶縁層に近づくにつれて高さが低くなる形状を有し、
前記階段面にいずれかの前記第３ワード線が露出される、請求項６記載の半導体記憶装置。
【請求項８】
前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第２配線層を更に備え、
前記第１ワード線のうち、最下層の第１ワード線はソース線上に設けられ、
前記第１の溝は、最上層の前記第１ワード線の上面から、少なくとも前記ソース線の底面に達する深さに形成され、
前記第１コンタクトプラグは、前記第１配線層から前記第２配線層に達する深さに形成される、請求項１記載の半導体記憶装置。
【請求項９】
前記第１ワード線のうちの最下層の第１ワード線は第１ソース線上に設けられ、
前記第２ワード線のうちの最下層の第２ワード線は第２ソース線上に設けられ、
前記第１ソース線及び前記第２ソース線は、前記第３の溝直下の領域に共通に接続される、請求項２記載の半導体記憶装置。
【請求項１０】
前記第１ワード線のうちの最下層の第１ワード線は第１ソース線上に設けられ、
前記第３ワード線のうちの最下層の第３ワード線は第３ソース線上に設けられ、
前記第１ソース線及び前記第３ソース線は、前記第５の溝直下の領域で共通に接続される、請求項３記載の半導体記憶装置。
【請求項１１】
前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第４配線層を更に備え、
前記第１ワード線のうち、最下層の第１ワード線は第１ソース線上に設けられ、
前記第３ワード線のうちの最下層の第３ワード線は第３ソース線上に設けられ、
前記第５の溝は、最上層の前記第１ワード線及び第３ワード線の上面から、少なくとも前記第１ソース線及び前記第３ソース線の底面に達する深さに形成され、
前記第４コンタクトプラグは、前記ビット線から前記第４配線層に達する深さに形成される、請求項４記載の半導体記憶装置。
【請求項１２】
前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第６配線層を更に備え、
前記第１ワード線のうち、最下層の第１ワード線は第１ソース線上に設けられ、
前記第３ワード線のうちの最下層の第３ワード線は第３ソース線上に設けられ、
前記第５の溝は、最上層の前記第１ワード線及び第３ワード線の上面から、少なくとも前記第１ソース線及び前記第３ソース線の底面に達する深さに形成され、
前記第４コンタクトプラグは、前記第５配線層から前記第６配線層に達する深さに形成される、請求項６記載の半導体記憶装置。
【請求項１３】
第１面を有する半導体基板上に設けられたロウデコーダと、
前記ロウデコーダの上方に設けられ、マトリクス状に配置されたセル領域の組を備え、前記ロウデコーダと接続された配線を含み、前記第１面に沿う平面において前記ロウデコーダと重なり合うメモリセルアレイと
を具備し、前記ロウデコーダは、前記第１面に沿う平面において前記セル領域の組の外周の外側に設けられた第１トランジスタを含む、半導体記憶装置。
【請求項１４】
前記ロウデコーダは、前記第１面に沿う平面において前記メモリセルアレイと重なり合う第２トランジスタを更に含み、
前記半導体記憶装置は、前記半導体基板上に設けられかつ前記第１面に沿う平面において前記メモリセルアレイと重なり合うセンスアンプを更に備える、請求項１３記載の半導体記憶装置。
【請求項１５】
前記セル領域の組の１つのセル領域と前記第１トランジスタとの間に設けられ、前記配線と前記ロウデコーダとを接続する第１コンタクトプラグが設けられる第１接続部を更に備える、請求項１３記載の半導体記憶装置。
【請求項１６】
前記セル領域の組は、隣り合う第１セル領域及び第２セル領域を含み、
前記第１トランジスタは、前記第１面に沿う平面において前記第１セル領域の外周の外側に位置し、
前記半導体記憶装置は、前記第１面に沿う平面において前記第２セル領域の外周の外側に設けられ、活性領域および導電体を含むダミー領域を更に備える、請求項１５記載の半導体記憶装置。
【請求項１７】
前記第１接続部は、前記第１セル領域と前記第１トランジスタとの間に設けられ、
前記第１セル領域の前記配線は、前記第１接続部を介して前記第１トランジスタに電気的に接続され、
前記半導体記憶装置は、前記第２セル領域と前記ダミー領域との間に設けられ、前記第２セル領域の前記配線を、前記第２セル領域直下に位置する前記ロウデコーダに接続する第２コンタクトプラグが設けられる第２接続部を更に備える、請求項１６記載の半導体記憶装置。
【請求項１８】
半導体基板の第１面の上方に設けられたソース線と、前記ソース線の上方に設けられたワード線とを含むメモリセルアレイと、
前記第１面に沿う平面に沿って前記メモリセルアレイを囲み、前記ソース線の階層から前記ワード線の階層に亘って前記半導体基板の前記第１面と交わる方向に並ぶ複数の導電層を含み、上面から下面に亘って内周の面から外周に向かって延びる窪みを有する壁と、
前記壁の上面の位置から下面の位置に亘って設けられ、前記窪みにおいて前記壁の前記内周の面と接する絶縁層と
を具備する半導体記憶装置。
【請求項１９】
前記メモリセルアレイは、前記ワード線の上方に設けられたセレクトゲート線と、
第１方向に沿って隣り合い、前記ワード線及びセレクトゲート線を含んだ第１領域及び第２領域と、
前記第１領域の前記セレクトゲート線が配線と接続される第３領域と
を備え、前記窪みは、前記壁の内周の面において、前記第３領域に面する領域に設けられる、請求項１８記載の半導体記憶装置。
【請求項２０】
前記メモリセルアレイは、前記ソース線と前記セレクトゲート線との間において、前記半導体基板の第１面と交わる方向に積層された複数の配線を含み、
前記壁の前記複数の導電層は、前記複数の配線とそれぞれ同じ階層に位置する、請求項１９記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
また、メモリセルアレイ１１０内でマトリクス状に配置されたＮＡＮＤストリング１１１のうち、同一列にあるＮＡＮＤストリング１１１の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング１１１を共通に接続し、更に複数のブロックＢＬＫ間でもＮＡＮＤストリング１１１を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング１１１を共通に接続する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
セル領域の平面構成につき、図１０及び図１１を用いて更に詳細に説明する。図１０は２つのセルユニットＣＵの平面レイアウトを示し、図１１は、図１０において更にセル上配線によって形成される配線層を示している。なお図１０では、溝ＤＹに形成されるコンタクトプラグＣＰ１２の図示を省略している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
また、各列においては、接続部ＣＮＣＴに近い領域ほど、上層に位置する配線層が露出される。すなわち、接続部ＣＮＣＴに最も近い行では、ワード線ＷＬ７、ＷＬ８、ＷＬ１７、及びＷＬ１８の上面が露出され、接続部ＣＮＣＴに最も遠い行では、セレクトゲート線ＳＧＳ、ワード線ＷＬ０、ＷＬ９、及びＷＬ１０の上面が露出される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
次に、溝ＤＹについて説明する。図１３に示すように溝ＤＹは、セル部ＣＥＬとフックアップ部ＷＬＨＵとの間で、ソース線ＳＬ、セレクトゲート線ＳＧＳ、及びワード線ＷＬを物理的に分断する。先に述べたように、この溝ＤＹ内には絶縁層が埋め込まれる。そして、この絶縁層内にコンタクトプラグＣＰ１２が形成される。コンタクトプラグＣＰ１２は、セル上配線Ｄ１（金属配線層ＩＣ１）のレベルから、セル下配線Ｍ１のレベルまで達する。そして、更にセル下配線Ｍ０を介して、ロウデコーダＲＤのトランジスタ５０に接続される。トランジスタ５０は、対応するセル領域の直下に位置する。
【国際調査報告】
2017122302.tif 000034
2017122302.tif 000035
2017122302.tif 000036
2017122302.tif 000037
2017122302.tif 000038
2017122302.tif 000039
2017122302.tif 000040
2017122302.tif 000041
2017122302.tif 000042
2017122302.tif 000043