(57)【要約】  デジタル送信機において、デジタルＲＦ信号生成部は、Ｉ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、Ｑ信号をデジタル変調してキャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換する。リタイミング部は、キャリア周波数に対して４ｎ（ｎは整数）倍の周波数のクロック信号に基づいて、第１のデジタルＲＦ信号を遅延させて出力し、第２のデジタルＲＦ信号を、第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力する。第１のアンプは、リタイミング部が出力する第１のデジタルＲＦ信号を増幅する。第２のアンプは、リタイミング部が出力する第２のデジタルＲＦ信号を増幅する。合成器は、増幅された第１のデジタルＲＦ信号と、増幅された第２のデジタルＲＦ信号とを合成して１つの信号列を生成する。
2017057164.tif 000002
【特許請求の範囲】
【請求項１】
入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調して前記キャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換するデジタルＲＦ信号生成部と、
前記キャリア周波数に対して４ｎ（ｎは整数）倍の周波数の第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させて出力し、前記第２のデジタルＲＦ信号を、前記第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力するリタイミング部と、
前記リタイミング部が出力する前記第１のデジタルＲＦ信号を増幅する第１のアンプと、
前記リタイミング部が出力する前記第２のデジタルＲＦ信号を増幅する第２のアンプと、
前記第１のアンプにより増幅された前記第１のデジタルＲＦ信号と、前記第２のアンプにより増幅された前記第２のデジタルＲＦ信号とを合成して１つの信号列を生成する合成器と、
を備えるデジタル送信機。
【請求項２】
経路の切替を制御するＩＱ経路切替制御信号を出力するＩＱ経路切替制御部、
を備え、
前記デジタルＲＦ信号生成部は、出力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号が前記リタイミング部へ伝播する経路を入れ替える第１のＩＱ経路切替部を有し、
前記リタイミング部は、入力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号を入力する経路を入れ替える第２のＩＱ経路切替部を有する、
請求項１に記載のデジタル送信機。
【請求項３】
前記ＩＱ経路切替制御部は、
前記第１のＩＱ経路切替部と前記第２のＩＱ経路切替部とにおける経路を切り替えるか否かを、前記キャリア周波数に対して２／Ｋ倍（Ｋは整数）の周波数の第２のクロック信号のタイミングで乱数を生成することによってランダムに決定する、
請求項２に記載のデジタル送信機。
【請求項４】
前記リタイミング部は、
前記第１のクロック信号を生成するクロック生成部と、
前記第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させる１個のロジック回路または直列に接続された複数の前記ロジック回路を有する第１の遅延回路と、
前記第１のクロック信号に基づいて、前記第２のデジタルＲＦ信号を遅延させる回路であって前記第１の遅延回路の有する前記ロジック回路の数よりもｎ個多い前記ロジック回路を直列に接続した回路を有する第２の遅延回路と、
を備える、
請求項１から請求項３の何れか一項に記載のデジタル送信機。
【請求項５】
前記第１の遅延回路は、
前記クロック生成部が生成した前記第１のクロック信号が２ｎ分周された第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第２の遅延回路は、
前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる前記ロジック回路の数と、前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる前記ロジック回路の数とは同数である、
請求項４に記載のデジタル送信機。
【請求項６】
前記第１の遅延回路と前記第２の遅延回路との少なくとも一方は、前記ロジック回路からなる複数の遅延経路を有し、
前記Ｉ信号と、前記Ｑ信号と、前記リタイミング部が出力する遅延した前記第１及び第２のデジタルＲＦ信号とに基づいて、制御信号を生成する切替制御部と、
前記切替制御部が生成した前記制御信号に応じて、前記複数の遅延経路のうちの１つを選択するスイッチ部と、
を備える、
請求項４または請求項５に記載のデジタル送信機。
【請求項７】
前記第２の遅延回路は、
前記第１の遅延回路における遅延経路を構成する前記ロジック回路の数に対して、同数の前記ロジック回路からなる遅延経路と、１つ多い前記ロジック回路からなる遅延経路と、２つ多い前記ロジック回路からなる遅延経路との３つの遅延経路を有し、
前記切替制御部は、
前記第２の遅延回路における前記３つの遅延経路のうち何れか１つの遅延経路を選択する前記制御信号を生成する、
請求項６に記載のデジタル送信機。
【請求項８】
前記切替制御部は、
前記Ｉ信号と前記Ｑ信号とが同一信号である場合に、前記リタイミング部から出力される遅延した前記第２のデジタルＲＦ信号が前記リタイミング部から出力される遅延した前記第１のデジタルＲＦ信に対して９０度遅延する遅延経路を前記スイッチ部に選択させる前記制御信号を生成する、
請求項６または請求項７に記載のデジタル送信機。
【請求項９】
前記ロジック回路は、少なくともラッチを含む、
請求項４から請求項８の何れか一項に記載のデジタル送信機。
【請求項１０】
前記ロジック回路は、少なくともＤフリップフロップを含む、
請求項４から請求項９の何れか一項に記載のデジタル送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル送信機に関する。
【背景技術】
【０００２】
近年、高い電力効率が期待される送信機として、ΔΣ変調器とＤ級増幅器とを組み合わせたデジタル送信機が注目されている。ΔΣ変調方式を用いたΔΣ変調器は、ハードウェアの実装が容易であることから盛んに研究されている。
特許文献１及び非特許文献１には、関連する技術として、ローパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
特許文献２には、関連する技術として、エンベロープΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
非特許文献２には、関連する技術として、バンドパスΔΣ変調方式を用いたΔΣ変調器に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０８６９８３号公報
【特許文献２】特許第５３６０２３２号公報
【非特許文献】
【０００４】
【非特許文献１】Ａｎｔｏｉｎｅ  Ｆｒａｐｐｅ，  “Ａｎ  Ａｌｌ−Ｄｉｇｉｔａｌ  ＲＦ  Ｓｉｇｎａｌ  Ｇｅｎｅｒａｔｏｒ  Ｕｓｉｎｇ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｍｏｄｕｌａｔｏｒｓ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．４４，ＮＯ．１０，ｐｐ．２７２２−２７３２，２００９．
【非特許文献２】Ｔ．Ｍａｅｈａｔａ，Ｓ．Ｋａｍｅｄａ，ａｎｄ  Ｎ．Ｓｕｅｍａｔｓｕ，“Ｈｉｇｈ  ＡＣＬＲ  １−ｂｉｔ  Ｄｉｒｅｃｔ  Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｖｅｒｔｅｒ  Ｕｓｉｎｇ  Ｓｙｍｍｅｔｒｉｃ  Ｗａｖｅｆｏｒｍ，”Ｐｒｏｃ．４２ｎｄ  Ｅｕｒｏｐｅａｎ  Ｍｉｃｒｏｗａｖｅ  Ｃｏｎｆ．，ｐｐ．１０５１−１０５４，Ｎｏｖ．２０１２．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の変調方式を用いたΔΣ変調器の中でも、ローパスΔΣ変調方式を用いたΔΣ変調器は、ハードウェアの実装が容易であることから盛んに研究されている。
一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、出力される信号のビットレートは、キャリア周波数ｆｃの４倍に限定されるため、高速動作が可能な高価なデバイスが必要となる。その結果、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）のような安価で汎用的なＩＣでローパスΔΣ変調方式を用いたΔΣ変調器を実現することは困難であり、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などの高価で高速動作が可能な専用ＩＣが必要になる。
また、一般的に、ローパスΔΣ変調方式を用いたΔΣ変調器では、デジタル回路で発生するノイズがアナログ回路の信号に重畳しないように、デジタル回路とアナログ回路とは分けて製造されることが多い。具体的には、アンプよりも前段のブロックがデジタル回路として製造され、アンプを含めた後段のブロックがアナログ回路として製造される。デジタル回路とアナログ回路とは別々のＩＣとして製造される。そして、回路基板上でデジタル回路のＩＣとアナログ回路のＩＣとがボンディングワイヤやフリップチップ実装などにより接続される。
回路基板上でデジタル回路のＩＣとアナログ回路のＩＣとの接続において、Ｉ信号列を伝播させる配線とＱ信号列を伝播させる配線との間で長さのばらつきがあると、Ｉ信号とＱ信号との間での伝播遅延のずれ、ジッタ、配線における寄生成分の影響によるパルス波形のくずれ（なまり）が生じる。遅延ずれ、ジッタ、パルス波形のくずれは、後段のブロックにおけるアンプの出力にも影響を与え、アンテナから出力される信号が歪んでしまう。
上述の特許文献１に記載の送信器では、デジタルＲＦ信号生成部が出力する信号のビットレートをキャリア周波数ｆｃの４倍から２倍にし、製造コストを低減することができる。また、特許文献１に記載の送信器は、Ｉ信号の演算過程に掛かる時間とＱ信号の演算過程に掛かる時間との時間差に起因する歪を除去するための前置歪補正回路を備える。しかしながら、特許文献１に記載の送信器における前置歪補正回路は、デジタルＲＦ信号生成部の前段に設けられるものであり、理想的な配線がされている場合であっても原理的に発生する演算過程に掛かる時間の時間差を補正するものである。そのため、特許文献１に記載の送信器における前置歪補正回路では、上述のデジタル回路のＩＣとアナログ回路のＩＣとを接続する場合に生じる信号の歪を改善することは困難である。【０００６】
そこで、この発明は、上記の課題を解決することのできるデジタル送信機を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調して前記キャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換するデジタルＲＦ信号生成部と、前記キャリア周波数に対して４ｎ（ｎは整数）倍の周波数の第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させて出力し、前記第２のデジタルＲＦ信号を、前記第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力するリタイミング部と、前記リタイミング部が出力する前記第１のデジタルＲＦ信号を増幅する第１のアンプと、前記リタイミング部が出力する前記第２のデジタルＲＦ信号を増幅する第２のアンプと、前記第１のアンプにより増幅された前記第１のデジタルＲＦ信号と、前記第２のアンプにより増幅された前記第２のデジタルＲＦ信号とを合成して１つの信号列を生成する合成器と、を備えるデジタル送信機である。
【発明の効果】
【０００８】
本発明によれば、製造コストを低く、かつ、歪特性を良好にすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第一の実施形態によるデジタル送信機の構成を示す図である。
【図２】第一の実施形態によるリタイミング部の別の構成を示す図である。
【図３】デジタル送信機におけるサンプルタイミングを説明するための図である。
【図４】本発明の第二の実施形態によるデジタル送信機の構成を示す第一の図である。
【図５】第二の実施形態による切替制御部が経路を選択する方法を説明するための図である。
【図６】第二の実施形態によるデジタル送信機の構成を示す第二の図である。
【図７】第二の実施形態によるデジタル送信機の構成を示す第三の図である。
【図８】本発明の第三の実施形態によるデジタル送信機の構成を示す図である。
【図９】本発明の最小構成のデジタル送信機の構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態について詳しく説明する。
＜第一の実施形態＞
本発明の第一の実施形態によるデジタル送信機１０の構成について説明する。
第一の実施形態によるデジタル送信機１０は、図１に示すように、デジタルＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号生成部１０１と、リタイミング部１０２と、アナログ部１０３と、を備える。
【００１１】
デジタルＲＦ信号生成部１０１は、第１のΔΣ変調部４０１ａと、第２のΔΣ変調部４０１ｂと、第１のクロック生成部４０２ａと、第１のデジタルミキサ部４０３ａと、第２のデジタルミキサ部４０３ｂと、を備える。
【００１２】
第１のΔΣ変調部４０１ａは、ベースバンド信号であるＩ信号を入力する。第１のΔΣ変調部４０１ａは、入力したＩ信号をΔΣ変調する。具体的には、第１のΔΣ変調部４０１ａは、ローパスΔΣ変調器またはＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）変調器によってＩ信号を量子化する。第１のΔΣ変調部４０１ａは、変調結果を第１のデジタルミキサ部４０３ａに出力する。
【００１３】
第２のΔΣ変調部４０１ｂは、ベースバンド信号であるＱ信号を入力する。第２のΔΣ変調部４０１ｂは、入力したＱ信号をΔΣ変調する。具体的には、第２のΔΣ変調部４０１ｂは、ローパスΔΣ変調器またはＰＷＭ変調器によってＱ信号を量子化する。第２のΔΣ変調部４０１ｂは、変調結果を第２のデジタルミキサ部４０３ｂに出力する。
なお、第１のΔΣ変調部４０１ａと第２のΔΣ変調部４０１ｂとがローパスΔΣ変調器によってＩ信号及びＱ信号を量子化する場合、例えば、非特許文献１に記載されている技術を用いればよい。
【００１４】
第１のクロック生成部４０２ａは、キャリア周波数ｆｃと同じ周波数で２値（１、−１）を交互に繰り返す第１のクロック信号を生成する。第１のクロック生成部４０２ａは、生成した第１のクロック信号を第１のデジタルミキサ部４０３ａと第２のデジタルミキサ部４０３ｂとに出力する。
【００１５】
第１のデジタルミキサ部４０３ａは、第１のΔΣ変調部４０１ａから変調結果を入力する。また、第１のデジタルミキサ部４０３ａは、第１のクロック生成部４０２ａから第１のクロック信号を入力する。第１のデジタルミキサ部４０３ａは、入力した変調結果に第１のクロック信号を掛け合わせるデジタル演算を行う。第１のデジタルミキサ部４０３ａは、デジタル演算結果をリタイミング部１０２に出力する。
【００１６】
第２のデジタルミキサ部４０３ｂは、第２のΔΣ変調部４０１ｂから変調結果を入力する。また、第２のデジタルミキサ部４０３ｂは、第１のクロック生成部４０２ａから第１のクロック信号を入力する。第２のデジタルミキサ部４０３ｂは、入力した変調結果に第１のクロック信号を掛け合わせるデジタル演算を行う。第２のデジタルミキサ部４０３ｂは、デジタル演算結果をリタイミング部１０２に出力する。
【００１７】
リタイミング部１０２は、第２のクロック生成部４０２ｂと、Ｄフリップフロップ（以下、「Ｄ−ＦＦ」と記載）４０４ａと、Ｄ−ＦＦ４０４ｂと、Ｄ−ＦＦ４０４ｃと、を備える。
【００１８】
第２のクロック生成部４０２ｂは、キャリア周波数ｆｃの４倍の周波数４ｆｃで２値（１、−１）を交互に繰り返す第２のクロック信号を生成する。第２のクロック生成部４０２ｂは、生成した第２のクロック信号をＤ−ＦＦ４０４ａ、Ｄ−ＦＦ４０４ｂ及びＤ−ＦＦ４０４ｃのそれぞれに出力する。
【００１９】
Ｄ−ＦＦ４０４ａは、第１のデジタルミキサ部４０３ａからデジタル演算結果を入力する。また、Ｄ−ＦＦ４０４ａは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ−ＦＦ４０４ａは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をアナログ部１０３に出力する。
【００２０】
Ｄ−ＦＦ４０４ｂは、第２のデジタルミキサ部４０３ｂからデジタル演算結果を入力する。また、Ｄ−ＦＦ４０４ｂは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ−ＦＦ４０４ｂは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をＤ−ＦＦ４０４ｃに出力する。
【００２１】
Ｄ−ＦＦ４０４ｃは、Ｄ−ＦＦ４０４ｂから遅延信号を入力する。また、Ｄ−ＦＦ４０４ｃは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ−ＦＦ４０４ｃは、入力した遅延信号を第２のクロック信号に基づいて更に遅延させた遅延信号をアナログ部１０３に出力する。
【００２２】
アナログ部１０３は、第１のアンプ４０６ａと、第２のアンプ４０６ｂと、合成器４０７と、バンドパスフィルタ４０８と、アンテナ４０９と、を備える。
【００２３】
第１のアンプ４０６ａは、Ｄ−ＦＦ４０４ａから遅延信号を入力する。第１のアンプ４０６ａは、入力した遅延信号を増幅する。第１のアンプ４０６ａは、増幅した遅延信号を合成器４０７に出力する。
【００２４】
第２のアンプ４０６ｂは、Ｄ−ＦＦ４０４ｃから遅延信号を入力する。第２のアンプ４０６ｂは、入力した遅延信号を増幅する。第２のアンプ４０６ｂは、増幅した遅延信号を合成器４０７に出力する。
なお、第１のアンプ４０６ａ及び第２のアンプ４０６ｂのそれぞれは、スイッチ動作によって高効率の増幅を実現するＤ級アンプであってよい。しかしながら、第１のアンプ４０６ａ及び第２のアンプ４０６ｂのそれぞれは、Ｄ級アンプに限定するものではない。第１のアンプ４０６ａ及び第２のアンプ４０６ｂのそれぞれは、例えば、ＡＢ級アンプ、Ｂ級アンプ、Ｅ級アンプ、Ｆ級アンプ、ドハティアンプ、または、エンベロープトラッキングアンプなどであってもよい。
【００２５】
合成器４０７は、Ｄ−ＦＦ４０４ａ及びＤ−ＦＦ４０４ｃのそれぞれから出力された遅延信号であって第１及び第２のアンプ４０６ａ、４０６ｂで増幅された遅延信号を入力する。合成器４０７は、入力した２つの遅延信号を合成し、合成信号を生成する。遅延信号の値は”１”または”−１”であるので、合成信号の値は”２”、”０”または”−２”の何れかになる。例えば、合成器４０７は、Ｄ−ＦＦ４０４ａから“１”の遅延信号を入力し、Ｄ−ＦＦ４０４ｃから“１”の遅延信号を入力した場合、“２”の合成信号を生成する。また、合成器４０７は、Ｄ−ＦＦ４０４ａから“−１”の遅延信号を入力し、Ｄ−ＦＦ４０４ｃから“−１”の遅延信号を入力した場合、“−２”の合成信号を生成する。また、合成器４０７は、Ｄ−ＦＦ４０４ａとＤ−ＦＦ４０４ｃとのそれぞれから“１”または“−１”の互いに異なる遅延信号を入力した場合、“０”の合成信号を生成する。合成器４０７は、生成した合成信号をバンドパスフィルタ４０８に出力する。
なお、合成器４０７は、ウィルキンソン合成器のような電力合成器であってよい。しかしながら、合成器４０７は、電力合成器に限定するものではない。合成器４０７は、例えば、電圧合成器や電流合成器であってもよい。
【００２６】
バンドパスフィルタ４０８は、合成器４０７から合成信号を入力する。バンドパスフィルタ４０８は、入力した合成信号のうちキャリア周波数ｆｃの近傍の周波数成分以外の成分を抑制したバンドパス出力信号をアンテナ４０９に出力する。
なお、バンドパスフィルタ４０８は、合成信号のうちキャリア周波数ｆｃの近傍の周波数成分以外の成分を抑制したバンドパス出力信号を通過すれば、どのような構成のバンドパスフィルタであってよい。
【００２７】
アンテナ４０９は、バンドパスフィルタ４０８から出力されたバンドパス出力信号に基づいて、空間に電磁波を放射する。
なお、アンテナ４０９は、バンドパスフィルタ４０８から出力されたバンドパス出力信号に基づいて、空間に電磁波を放射するアンテナであれば、どのようなアンテナであってよい。
【００２８】
なお、リタイミング部１０２は、第２のクロック信号に基づいて、Ｉ信号に対応するＲＦ信号（第１のデジタルＲＦ信号）に対してＱ信号に対応するＲＦ信号（第２のデジタルＲＦ信号）を９０度の位相に相当する時間だけ遅延させる機能部である。リタイミング部１０２は、第２のクロック信号に基づいて、Ｉ信号に対応するＲＦ信号に対してＱ信号に対応するＲＦ信号を９０度の位相に相当する時間だけ遅延させる限り、Ｄ−ＦＦの段数を限定するものではない。
【００２９】
また、リタイミング部１０２の構成として、第２のクロック信号に基づいて、Ｉ信号に対応するＲＦ信号に対してＱ信号に対応するＲＦ信号を９０度の位相に相当する時間だけ遅延させる回路にＤ−ＦＦを用いる構成例を示した。しかしながら、リタイミング部１０２における、Ｉ信号に対応するＲＦ信号に対してＱ信号に対応するＲＦ信号を９０度の位相に相当する時間だけ遅延させる回路は、Ｄ−ＦＦを用いる構成に限定するものではない。Ｄ−ＦＦと同様の機能であれば、Ｄフリップフロップ以外のフリップフロップやラッチ回路などが用いられてもよい。
【００３０】
なお、周波数４ｆｃの第２のクロック信号は、第の２クロック生成部４０２ｂが周波数２ｆｃのクロック信号を２逓倍して生成されるものであってよい。しかしながら、周波数４ｆｃの第２のクロック信号は、第２のクロック生成部４０２ｂが周波数２ｆｃのクロック信号を２逓倍して生成されるものに限定するものではない。周波数４ｆｃの第２のクロック信号は、例えば、第１のクロック生成部４０２ａで生成される周波数ｆｃの第１のクロック信号を４逓倍して生成されるものであってもよい。また、周波数４ｆｃの第２のクロック信号は、例えば、周波数４ｎ・ｆｃ（ｎは正整数）のクロック信号から生成されるものであってよい。周波数４ｆｃの第２のクロック信号は、第１のクロック信号の４倍の周波数を有し、第２のクロック信号の立ち上がりのタイミングが４周期毎に第１のクロック信号の立ち上がりのタイミングと同期していれば、どのように生成されてもよい。
【００３１】
また、リタイミング部１０２に入力される信号のビットレートは、２ｆｃ［Ｈｚ］・［ｂｉｔ］である。そのため、リタイミング部１０２は、図２に示すように、図１で示したリタイミング部１０２に加えて、Ｄ−ＦＦ４０４ｄと、Ｄ−ＦＦ４０４ｅと、２分周器４１０と、を備えるものであってよい。
この場合、２分周器４１０は、第２のクロック生成部４０２ｂが生成した周波数４ｆｃのクロック信号を２分周した周波数２ｆｃのクロック信号を生成する。２分周器４１０は、生成した周波数２ｆｃのクロック信号をＤ−ＦＦ４０４ｄ、Ｄ−ＦＦ４０４ｅのそれぞれに出力する。
Ｄ−ＦＦ４０４ｄは、第１のデジタルミキサ部４０３ａからデジタル演算結果を入力する。Ｄ−ＦＦ４０４ｄは、入力したデジタル演算結果を２分周器４１０から入力する周波数２ｆｃのクロック信号に基づいて遅延させた遅延信号をＤ−ＦＦ４０４ａに出力する。
Ｄ−ＦＦ４０４ｅは、第２のデジタルミキサ部４０３ｂからデジタル演算結果を入力する。Ｄ−ＦＦ４０４ｅは、入力したデジタル演算結果を２分周器４１０から入力する周波数２ｆｃのクロック信号に基づいて遅延させた遅延信号をＤ−ＦＦ４０４ｂに出力する。Ｄ−ＦＦ４０４ａ、Ｄ−ＦＦ４０４ｂ、Ｄ−ＦＦ４０４ｃのそれぞれは、上述と同様に、第２のクロック生成部４０２ｂが生成した周波数４ｆｃのクロック信号に基づいて遅延させた遅延信号を出力する。
【００３２】
以上、本発明の第一の実施形態によるデジタル送信機１０の処理について説明した。上述のデジタル送信機１０において、デジタルＲＦ信号生成部１０１は、入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調してキャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換する。リタイミング部１０２は、キャリア周波数に対して４ｎ倍（ｎは正整数）の周波数のクロック信号に基づいて、第１のデジタルＲＦ信号を遅延させて出力し、第２のデジタルＲＦ信号を、第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力する。第１のアンプ４０６ａは、リタイミング部１０２が出力する第１のデジタルＲＦ信号を増幅する。第２のアンプ４０６ｂは、リタイミング部１０２が出力する第２のデジタルＲＦ信号を増幅する。合成器４０７は、第１のアンプ４０６ａにより増幅された第１のデジタルＲＦ信号と、第２のアンプ４０６ｂにより増幅された第２のデジタルＲＦ信号とを合成して１つの信号列を生成する。
このようにすれば、デジタル送信機１０は、デジタルＲＦ信号生成部１０１が出力する信号のビットレートをキャリア周波数ｆｃの４倍から２倍に緩和することができ、低周波数動作のデバイスを使用して製造コストを低くすることができる。また、デジタル送信機１０は、デジタル回路とアナログ回路との接続部であるリタイミング部１０２で、第２のクロック生成部が生成するキャリア周波数に対して４ｎ倍の周波数のクロック信号に基づいて、Ｉ信号に対応する第１のデジタルＲＦ信号に対するＱ信号に対応する第２のデジタルＲＦ信号の位相を９０度遅延させることにより、歪特性を良好にすることができる。
【００３３】
＜第二の実施形態＞
本発明の第二の実施形態によるデジタル送信機１０について説明する。
本発明の第一の実施形態によるデジタル送信機１０では、デジタルＲＦ信号生成部１０１とリタイミング部１０２との間におけるＩ信号とＱ信号との伝送線路長のばらつき等によって、リタイミング部１０２が備える各Ｄ−ＦＦに入力されるＩデータ列とＱデータ列とのそれぞれのタイミングが、所望のタイミングからずれてしまう可能性がある。
例えば、デジタルＲＦ信号生成部１０１が図３に示すＩ／Ｑ信号（ａ）を出力する場合、リタイミング部１０２の所望の出力信号は、図３に示すＩ’／Ｑ’信号（ｂ）となる。しかしながら、リタイミング部１０２が図３におけるＩ’／Ｑ’信号（ｃ）を入力した場合、リタイミング部１０２が備えるＤ−ＦＦのそれぞれが出力する信号は図３におけるＩ／Ｑ信号（ｄ）となり、図３におけるＩ’／Ｑ’信号（ｂ）のような所望のタイミングの信号とはならない。
第二の実施形態によるデジタル送信機１０は、Ｉ信号とＱ信号とのそれぞれの伝送線路長のばらつき等によって生じる可能性のある所望のタイミングからのずれを補正するデジタル送信機である。
【００３４】
第二の実施形態によるデジタル送信機１０の構成について説明する。
第二の実施形態によるデジタル送信機１０は、図４に示すように、デジタルＲＦ信号生成部１０１と、リタイミング部１０２と、アナログ部１０３と、切替制御部１０４と、を備える。
【００３５】
第二の実施形態によるデジタルＲＦ信号生成部１０１は、第一の実施形態によるデジタルＲＦ信号生成部１０１と同様である。また、第二の実施形態によるアナログ部１０３は、第一の実施形態によるアナログ部１０３と同様である。
第二の実施形態によるデジタル送信機１０は、リタイミング部１０２と切替制御部１０４とが第一の実施形態によるデジタル送信機１０と異なる。
【００３６】
切替制御部１０４は、デジタルＲＦ信号生成部１０１からＩ信号とＱ信号とを入力する。また、切替制御部１０４は、リタイミング部１０２が出力するＩ信号に対応するＩ’信号とＱ信号に対応するＱ’信号との２つの信号を入力する。切替制御部１０４は、入力したＩ信号、Ｑ信号、Ｉ’信号及びＱ’信号の４つの信号に基づいて、スイッチ４０５ａ及びスイッチ４０５ｂのそれぞれを切り替える切替制御信号を生成する。
【００３７】
切替制御部１０４がスイッチ４０５ａとスイッチ４０５ｂとにおいて経路ａ１、ａ２、ａ３のうちのどの経路を選択するかを決定する方法は、例えば、以下で示す方法である。
切替制御部１０４は、初期の切替制御信号として、経路ａ２を選択する切替制御信号を生成する。切替制御部１０４は、生成した切替制御信号をスイッチ４０５ａとスイッチ４０５ｂとのそれぞれに出力する。この状態で、切替制御部１０４は、Ｉ信号とＱ信号とのそれぞれが最大値１（または、最小値−１）の連続した信号、すなわち図５におけるＩ／Ｑ信号（ａ）を入力する場合を考える。
デジタルＲＦ信号生成部１０１は、第１のクロック信号に同期したＩ信号とＱ信号とをリタイミング部１０２に出力する。
【００３８】
リタイミング部１０２は、第１のクロック信号に同期したＩ信号とＱ信号とをデジタルＲＦ信号生成部１０１から入力する。リタイミング部１０２は、図５に示す第２のクロック信号（ｅ）に基づいて、Ｉ’信号とＱ’信号とを切替制御部１０４に出力する。このとき、リタイミング部１０２が切替制御部１０４に出力すべきＩ’信号とＱ’信号とは、図５のＩ’／Ｑ’信号（ｂ）であり、Ｉ’信号と、Ｉ’信号が立ち上がった１クロック後にＱ’信号が立ち上がるようなＩ’信号に対して位相が９０度遅れたＱ’信号とである。
【００３９】
切替制御部１０４は、リタイミング部１０２から入力したＩ’信号とＱ’信号とが所望の位相差を有する信号である場合、経路ａ２を選択する切替制御信号を出力し続ける。
また、リタイミング部１０２から入力したＩ’信号とＱ’信号とが、図５におけるＩ’／Ｑ’信号（ｃ）のように反転した信号、すなわちＩ’信号に対してＱ’信号の位相が１８０度遅れている場合、Ｑ’信号の出力タイミングを１クロック分早めるために、切替制御部１０４は、経路ａ１を選択する切替制御信号を生成し、切替制御信号をスイッチ４０５ａとスイッチ４０５ｂとのそれぞれに出力する。
また、リタイミング部１０２から入力したＩ’信号とＱ’信号が、図５におけるＩ’／Ｑ’信号（ｄ）のように同一の信号、すなわちＩ’信号に対してＱ’信号の位相がゼロ度である場合、Ｑ’信号の出力タイミングを１クロック分遅延させるために、切替制御部１０４は、経路ａ３を選択する切替制御信号を生成し、切替制御信号をスイッチ４０５ａとスイッチ４０５ｂとのそれぞれに出力する。
【００４０】
なお、上述の切替制御部１０４が経路を選択する方法として、デジタルＲＦ信号生成部１０１に入力されるＩ信号とＱ信号とのそれぞれが連続して最大値１または最小値−１である場合を例に説明したが、それに限定するものではない。切替制御部１０４がスイッチ４０５ａとスイッチ４０５ｂとにおいて経路ａ１、ａ２、ａ３のうちのどの経路を選択するかを決定する方法は、例えば、Ｉ信号とＱ信号とのそれぞれが同一の値で任意に変化させ、リタイミング部１０２から入力したＩ’信号とＱ’信号とが所望の位相差となっているかを判定して、上述と同様に経路を選択するものであってよい。
【００４１】
第二の実施形態によるリタイミング部１０２は、図４に示すように、第２のクロック生成部４０２ｂと、Ｄ−ＦＦ４０４ｆ、４０４ｇ、４０４ｈ、４０４ｉ、４０４ｊ、４０４ｋ、４０４ｌと、スイッチ４０５ａ、４０５ｂと、を備える。
【００４２】
Ｄ−ＦＦ４０４ｆは、デジタルＲＦ信号生成部１０１が備える第１のデジタルミキサ部４０３ａからデジタル演算結果を入力する。また、Ｄ−ＦＦ４０４ｆは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ−ＦＦ４０４ｆは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をアナログ部１０３に出力する。
【００４３】
Ｄ−ＦＦ４０４ｇは、切替制御部１０４が経路ａ１を選択した場合、デジタルＲＦ信号生成部１０１が備える第２のデジタルミキサ部４０３ｂからスイッチ４０５ａの経路ａ１を介してデジタル演算結果を入力する。また、Ｄ−ＦＦ４０４ｇは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ−ＦＦ４０４ｇは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をスイッチ４０５ｂの経路ａ１を介してアナログ部１０３に出力する。
【００４４】
Ｄ−ＦＦ４０４ｈは、切替制御部１０４が経路ａ２を選択した場合、デジタルＲＦ信号生成部１０１が備える第２のデジタルミキサ部４０３ｂからスイッチ４０５ａの経路ａ２を介してデジタル演算結果を入力する。また、Ｄ−ＦＦ４０４ｈは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ−ＦＦ４０４ｈは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をＤ−ＦＦ４０４ｉへ出力する。Ｄ−ＦＦ４０４ｉは、Ｄ−ＦＦ４０４ｈから出力される遅延信号と、第２のクロック信号とを入力する。Ｄ−ＦＦ４０４ｉは、第２のクロック信号に基づいて遅延させた遅延信号をスイッチ４０５ｂの経路ａ２を介してアナログ部１０３に出力する。
【００４５】
Ｄ−ＦＦ４０４ｊは、切替制御部１０４が経路ａ３を選択した場合、デジタルＲＦ信号生成部１０１が備える第２のデジタルミキサ部４０３ｂからスイッチ４０５ａの経路ａ３を介してデジタル演算結果を入力する。また、Ｄ−ＦＦ４０４ｊは、第２のクロック生成部４０２ｂから第２のクロック信号を入力する。Ｄ−ＦＦ４０４ｊは、入力したデジタル演算結果を第２のクロック信号に基づいて遅延させた遅延信号をＤ−ＦＦ４０４ｋへ出力する。Ｄ−ＦＦ４０４ｋは、Ｄ−ＦＦ４０４ｊから出力される遅延信号と、第２のクロック信号とを入力する。Ｄ−ＦＦ４０４ｋは、第２のクロック信号に基づいて遅延させた遅延信号をＤ−ＦＦ４０４ｌへ出力する。Ｄ−ＦＦ４０４ｌは、Ｄ−ＦＦ４０４ｋから出力される遅延信号と、第２のクロック信号とを入力する。Ｄ−ＦＦ４０４ｌは、第２のクロック信号に基づいて遅延させた遅延信号をスイッチ４０５ｂの経路ａ３を介してアナログ部１０３に出力する。
【００４６】
なお、リタイミング部１０２における経路は、図４で示した経路に限定するものではない。リタイミング部１０２における経路は、例えば、図６に示すように、スイッチ４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆのそれぞれによって選択される、Ｄ−ＦＦ４０４ｍを経由する経路ｂ１、Ｄ−ＦＦ４０４ｎ及び４０４ｏを経由する経路ｂ２、Ｄ−ＦＦ４０４ｐ及び４０４ｑを経由する経路ｃ１、Ｄ−ＦＦ４０４ｒ、４０４ｓ及び４０４ｔを経由する経路ｃ２であってよい。また、例えば、リタイミング部１０２における経路は、図７に示すように、スイッチ４０５ｇ、４０５ｈのそれぞれによって選択される、Ｄ−ＦＦ４０４ｕを経由する経路ｄ１、Ｄ−ＦＦ４０４ｕ及び４０４ｖを経由する経路ｄ２、Ｄ−ＦＦ４０４ｗ及び４０４ｘを経由する経路ｅ１、Ｄ−ＦＦ４０４ｗ、４０４ｘ及び４０４ｙを経由する経路ｅ２であってもよい。
【００４７】
以上、本発明の第二の実施形態によるデジタル送信機１０の処理について説明した。上述のデジタル送信機１０は、Ｉ信号に対応する信号を遅延させる第１の遅延回路及びＱ信号に対応する信号を遅延させる第２の遅延回路を有するリタイミング部１０２を備える。第１の遅延回路と第２の遅延回路との少なくとも一方が、Ｄ−ＦＦ（ロジック回路または遅延素子）の段数の異なる複数の遅延経路を有する。デジタル送信機１０において、切替制御部１０４は、Ｉ信号と、Ｑ信号と、リタイミング部１０２が出力するＩ信号及びＱ信号のそれぞれに対応する２つの出力信号（Ｉ’信号、Ｑ’信号）とに基づいて、切替制御信号を生成する。リタイミング部１０２に備えられる各スイッチ部は、切替制御部１０４が生成した切替制御信号に応じて、複数の遅延経路のうちの１つを選択する。
このようにすれば、デジタル送信機１０は、デジタル回路とアナログ回路との接続部であるリタイミング部１０２で、キャリア周波数に対して４ｎ倍の周波数の第２のクロック信号に基づいて、伝送線路長のばらつき等によるタイミングのずれを補正し、Ｉ信号に対応する第１のデジタルＲＦ信号に対するＱ信号に対応する第２のデジタルＲＦ信号の位相を９０度遅延させることができるため、歪特性を良好にすることができる。
【００４８】
＜第三の実施形態＞
本発明の第三の実施形態によるデジタル送信機１０について説明する。
第三の実施形態によるデジタル送信機１０は、デジタルＲＦ信号生成部１０１の出力する信号の波形が特定の経路においてくずれて矩形波でなくなることにより、サンプルタイミングがランダムに１クロック分ずれ、特定の経路に偏って信号が歪む問題を緩和するデジタル送信機である。
【００４９】
第三の実施形態によるデジタル送信機１０の構成について説明する。
第三の実施形態によるデジタル送信機１０は、図８に示すように、デジタルＲＦ信号生成部１０１と、リタイミング部１０２と、アナログ部１０３と、ＩＱ経路切替制御部１０５と、を備える。
【００５０】
デジタルＲＦ信号生成部１０１は、出力端に第１のＩＱ経路切替部４１１ａを備える。
リタイミング部１０２は、入力端に第２のＩＱ経路切替部４１１ｂを備える。
ＩＱ経路切替制御部１０５は、第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれに、経路の切替を制御するＩＱ経路切替制御信号を出力する。
【００５１】
第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれは、ＩＱ経路切替制御部１０５からＩＱ経路切替制御信号を入力し、Ｉ信号列とＱ信号列のと経路を互いに切り替える。
具体的には、第１のＩＱ経路切替部４１１ａは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｆ１と端子ｆ２とを接続してＩ信号列をリタイミング部１０２に出力し、端子ｆ３と端子ｆ４とを接続してＱ信号列をリタイミング部１０２に出力する。または、第１のＩＱ経路切替部４１１ａは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｆ１と端子ｆ４とを接続してＩ信号列をリタイミング部１０２に出力し、端子ｆ３と端子ｆ２とを接続してＱ信号列をリタイミング部１０２に出力する。第１のＩＱ経路切替部４１１ａは、Ｉ信号列及びＱ信号列をリタイミング部１０２へ出力する経路を、ＩＱ経路切替制御信号に基づいて入れ替える。
【００５２】
また、具体的には、第２のＩＱ経路切替部４１１ｂは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｇ１と端子ｇ２とを接続して端子ｆ２から入力した信号列（Ｉ信号列またはＱ信号列）を次段回路に出力し、端子ｇ３と端子ｇ４とを接続して端子ｆ４から入力した信号列（Ｑ信号列またはＩ信号列）を次段回路に出力する。または、第２のＩＱ経路切替部４１１ｂは、ＩＱ経路切替制御部１０５から入力したＩＱ経路切替制御信号に基づいて、端子ｇ１と端子ｇ４とを接続して端子ｆ２から入力した信号列（Ｉ信号列またはＱ信号列）を次段回路に出力し、端子ｇ３と端子ｇ２とを接続して端子ｆ４から入力した信号列（Ｑ信号列またはＩ信号列）を次段回路に出力する。第２のＩＱ経路切替部４１１ｂは、デジタルＲＦ信号生成部１０１から入力されるＩ信号列及びＱ信号列が伝播するリタイミング部１０２内の経路を、ＩＱ経路切替制御信号に基づいて入れ替える。
【００５３】
なお、ＩＱ経路切替制御部１０５は、リタイミング部１０２から出力されるＩ信号列とＱ信号列とを変えないように、所望の段数のＤ−ＦＦを伝播する経路となるよう、第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂを切り替えるＩＱ経路切替制御信号を生成する。
また、デジタル送信機１０は、第二の実施形態で示した切替制御部１０４をさらに備え、切替制御部１０４と、ＩＱ経路切替制御部１０５との組み合わせにより、リタイミング部１０２から出力されるＩ信号列とＱ信号列とを変えないように、所望の段数のＤ−ＦＦを伝播する経路を選択する制御を行うものであってよい。
【００５４】
なお、ＩＱ経路切替制御部１０５がＩＱ経路切替制御信号によりＩＱ経路切替部４１１ａ、４１１ｂのそれぞれにおける経路を切り替えるタイミングは、例えば、ランダムなタイミングが考えられる。
具体的には、ＩＱ経路切替制御部１０５は、キャリア周波数ｆｃの２倍の周波数２ｆｃをＫ分周（Ｋは整数）したクロック信号（２ｆｃ／Ｋ）のタイミングで乱数を発生させる。そして、ＩＱ経路切替制御部１０５は、発生させた乱数の値が予め設定されたしきい値を超えた場合に、第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれにおける経路を切り替えるＩＱ経路切替制御信号を生成し、ＩＱ経路切替制御信号を第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれに出力する。また、ＩＱ経路切替制御部１０５は、発生させた乱数の値が予め設定されたしきい値を超えない場合には第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれにおける経路を切り替えないＩＱ経路切替制御信号を第１及び第２のＩＱ経路切替部４１１ａ、４１１ｂのそれぞれに出力する。
【００５５】
以上、本発明の第三の実施形態によるデジタル送信機１０の処理について説明した。上述のデジタル送信機１０において、ＩＱ経路切替制御部１０５は、経路の切替を制御するＩＱ経路切替制御信号を出力する。デジタルＲＦ信号生成部１０１は、出力端に、ＩＱ経路切替制御部１０５が出力するＩＱ経路切替制御信号に基づいて、Ｉ信号に対応する信号の伝播する経路と、Ｑ信号に対応する信号の伝播する経路とを切り替える第１のＩＱ経路切替部４１１ａを有する。リタイミング部１０２は、入力端に、ＩＱ経路切替制御部１０５が出力するＩＱ経路切替制御信号に基づいて、Ｉ信号に対応する信号の伝播する経路と、Ｑ信号に対応する信号の伝播する経路とを切り替える第２のＩＱ経路切替部４１１ｂを有する。
このようにすれば、デジタル送信機１０は、デジタル回路とアナログ回路との接続部であるデジタルＲＦ信号生成部１０１と、第１のアンプ４０６ａ及び第２のアンプ４０６ｂとの間で、Ｉ信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率と、Ｑ信号に対応する信号が伝播する経路におけるサンプリングタイミングのずれの発生確率とをほぼ同等にすることができる。その結果、デジタルＲＦ信号生成部１０１の出力する信号の波形が特定の経路においてずれるという問題が緩和し、特定の経路に偏って信号が歪む問題が緩和する。
【００５６】
本発明の最小構成のデジタル送信機１０について説明する。
本発明の最小構成のデジタル送信機１０は、図９に示すように、少なくともデジタルＲＦ信号生成部１０１と、リタイミング部１０２と、第１のアンプ４０６ａと、第２のアンプ４０６ｂと、合成器４０７と、を備える。
【００５７】
デジタルＲＦ信号生成部１０１は、入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調してキャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換する。
【００５８】
リタイミング部１０２は、キャリア周波数ｆｃの４の整数ｎ倍の周波数４ｎ・ｆｃのクロック信号に基づいて、第１のデジタルＲＦ信号を遅延させて出力し、第２のデジタルＲＦ信号を、第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力する。
【００５９】
第１のアンプ４０６ａは、リタイミング部１０２が出力する第１のデジタルＲＦ信号を増幅する。
第２のアンプ４０６ｂは、リタイミング部１０２が出力する第２のデジタルＲＦ信号を増幅する。
【００６０】
合成器４０７は、第１のアンプ４０６ａにより増幅された第１のデジタルＲＦ信号と、第２のアンプ４０６ｂにより増幅された第２のデジタルＲＦ信号とを合成して１つの信号列を生成する。
【００６１】
なお本発明の実施形態について説明したが、上述のデジタル送信機１０は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
【００６２】
また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。
【００６４】
なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００６５】
（付記１）入力したベースバンド信号であるＩ信号をデジタル変調してキャリア周波数の２倍のビットレートの第１のデジタルＲＦ信号に変換し、入力したベースバンド信号であるＱ信号をデジタル変調して前記キャリア周波数の２倍のビットレートの第２のデジタルＲＦ信号に変換するデジタルＲＦ信号生成部と、
前記キャリア周波数に対して４ｎ（ｎは整数）倍の周波数の第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させて出力し、前記第２のデジタルＲＦ信号を、前記第１のデジタルＲＦ信号の出力に対して位相を９０度遅延させて出力するリタイミング部と、
前記リタイミング部が出力する前記第１のデジタルＲＦ信号を増幅する第１のアンプと、
前記リタイミング部が出力する前記第２のデジタルＲＦ信号を増幅する第２のアンプと、
前記第１のアンプにより増幅された前記第１のデジタルＲＦ信号と、前記第２のアンプにより増幅された前記第２のデジタルＲＦ信号とを合成して１つの信号列を生成する合成器と、
を備えるデジタル送信機。
【００６６】
（付記２）経路の切替を制御するＩＱ経路切替制御信号を出力するＩＱ経路切替制御部、
を備え、
前記デジタルＲＦ信号生成部は、出力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号が前記リタイミング部へ伝播する経路を入れ替える第１のＩＱ経路切替部を有し、
前記リタイミング部は、入力端に、前記ＩＱ経路切替制御部が出力するＩＱ経路切替制御信号に基づいて、前記第１及び第２のデジタルＲＦ信号を入力する経路を入れ替える第２のＩＱ経路切替部を有する、
付記１に記載のデジタル送信機。
【００６７】
（付記３）前記ＩＱ経路切替制御部は、
前記第１のＩＱ経路切替部と前記第２のＩＱ経路切替部における経路を切り替えるか否かを、前記キャリア周波数に対して２／Ｋ倍（Ｋは整数）の周波数の第２のクロック信号のタイミングで乱数を生成することによってランダムに決定する、
付記２に記載のデジタル送信機。
【００６８】
（付記４）前記リタイミング部は、
前記第１のクロック信号を生成するクロック生成部と、
前記クロック生成部が生成した前記クロック信号に基づいて第１のデジタルＲＦ信号を遅延させる１個以上のロジック回路を直列に接続された第１の遅延回路と、
前記第１のクロック信号に基づいて、前記第１のデジタルＲＦ信号を遅延させる１個のロジック回路または直列に接続された複数の前記ロジック回路を有する第１の遅延回路と、
前記第１のクロック信号に基づいて、前記第２のデジタルＲＦ信号を遅延させる回路であって前記第１の遅延回路の有する前記ロジック回路の数よりもｎ個多い前記ロジック回路を直列に接続した回路を有する第２の遅延回路と、
を備える、
付記１から付記３の何れか一に記載のデジタル送信機。
【００６９】
（付記５）前記第１の遅延回路は、
前記クロック生成部が生成した前記第１のクロック信号が２ｎ分周された第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第２の遅延回路は、
前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる１個の前記ロジック回路または直列に接続された複数の前記ロジック回路をさらに含み、
前記第３のクロック信号に基づいて前記第１のデジタルＲＦ信号を遅延させる前記ロジック回路の数と、前記第３のクロック信号に基づいて前記第２のデジタルＲＦ信号を遅延させる前記ロジック回路の数とは同数である、
付記４に記載のデジタル送信機。
【００７０】
（付記６）前記第１の遅延回路と前記第２の遅延回路との少なくとも一方は、前記ロジック回路からなる複数の遅延経路を有し、
前記Ｉ信号と、前記Ｑ信号と、前記リタイミング部が出力する遅延した前記第１及び第２のデジタルＲＦ信号とに基づいて、制御信号を生成する切替制御部と、
前記切替制御部が生成した前記制御信号に応じて、前記複数の遅延経路のうちの１つを選択するスイッチ部と、
を備える、
付記４または付記５に記載のデジタル送信機。
【００７１】
（付記７）前記第２の遅延回路は、
前記第１の遅延回路における遅延経路を構成する前記ロジック回路の数に対して、同数の前記ロジック回路からなる遅延経路と、１つ多い前記ロジック回路からなる遅延経路と、２つ多い前記ロジック回路からなる遅延経路との３つの遅延経路を有し、
前記切替制御部は、
前記第２の遅延回路における前記３つの遅延経路のうち何れか１つの遅延経路を選択する前記制御信号を生成する、
付記６に記載のデジタル送信機。
【００７２】
（付記８）前記切替制御部は、
前記Ｉ信号と前記Ｑ信号とが同一信号である場合に、前記リタイミング部から出力される遅延した前記第２のデジタルＲＦ信号が前記リタイミング部から出力される遅延した前記第１のデジタルＲＦ信に対して９０度遅延する遅延経路を前記スイッチ部に選択させる前記制御信号を生成する、
付記６または付記７に記載のデジタル送信機。
【００７３】
（付記９）前記ロジック回路は、少なくともラッチを含む、
付記４から付記８の何れか一に記載のデジタル送信機。
【００７４】
（付記１０）前記ロジック回路は、少なくともフリップフロップを含む、
付記４から付記９の何れか一に記載のデジタル送信機。
【００７５】
（付記１１）前記ロジック回路は、少なくともＤフリップフロップを含む、
付記４から付記１０の何れか一に記載のデジタル送信機。
【００７６】
本願は、２０１５年１０月１日に、日本国に出願された特願２０１５−１９５８９４号に基づき優先権を主張し、その内容をここに援用する。
【産業上の利用可能性】
【００７７】
本発明は、製造コストを低く、かつ、歪特性を良好にすることが必要とされる用途に適用できる。
【符号の説明】
【００７８】
１０・・・デジタル送信機
１０１・・・デジタルＲＦ信号生成部
１０２・・・リタイミング部
１０３・・・アナログ部
１０４・・・切替制御部
１０５・・・ＩＱ経路切替制御部
４０１ａ・・・第１のΔΣ変調部
４０１ｂ・・・第２のΔΣ変調部
４０２ａ・・・第１のクロック生成部
４０２ｂ・・・第２のクロック生成部
４０３ａ・・・第１のデジタルミキサ部
４０３ｂ・・・第２のデジタルミキサ部
４０４ａ、４０４ｂ、４０４ｃ、４０４ｄ、４０４ｅ、４０４ｆ、４０４ｇ、４０４ｈ、４０４ｉ、４０４ｊ、４０４ｋ、４０４ｌ、４０４ｍ、４０４ｎ、４０４ｏ、４０４ｐ、４０４ｑ、４０４ｒ、４０４ｓ、４０４ｔ、４０４ｕ、４０４ｖ、４０４ｗ、４０４ｘ、４０４ｙ・・・Ｄフリップフロップ
４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆ、４０５ｇ、  ４０５ｈ・・・スイッチ
４０６ａ・・・第１のアンプ
４０６ｂ・・・第２のアンプ
４０７・・・合成器
４０８・・・バンドパスフィルタ
４０９・・・アンテナ
４１０・・・２分周器
４１１ａ・・・第１のＩＱ経路切替部
４１１ｂ・・・第２のＩＱ経路切替部
【図１】
2017057164.tif 000003
【図２】
2017057164.tif 000004
【図３】
2017057164.tif 000005
【図４】
2017057164.tif 000006
【図５】
2017057164.tif 000007
【図６】
2017057164.tif 000008
【図７】
2017057164.tif 000009
【図８】
2017057164.tif 000010
【図９】
2017057164.tif 000011
【国際調査報告】
2017057164.tif 000012
2017057164.tif 000013
2017057164.tif 000014
2017057164.tif 000015