(57)【要約】  本技術は、イメージセンサで撮影される画像の画質の劣化を抑制することができるようにするイメージセンサ、処理方法、及び、電子機器に関する。イメージセンサは、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、画素アレイ部から出力される画素信号を記憶する記憶部とを有する。そして、イメージセンサは、画素信号の読み書きのための記憶部へのアクセスが行われる期間以外の非アクセス期間に、記憶部に対するダミーのデータの読み書きを行う。本技術は、例えば、画像を撮影するイメージセンサ等に適用することができる。
2016152510.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備え、
前記制御部は、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行う
イメージセンサ。
【請求項２】
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサ
の前記制御部が、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行う
ステップを含む
処理方法。
【請求項３】
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を有し、
前記制御部は、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行う
電子機器。
【請求項４】
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備え、
前記制御部は、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込む
イメージセンサ。
【請求項５】
前記制御部は、前記画素信号と、所定のパターンとの排他的論理和を演算することにより、前記画素信号を符号化する
請求項４に記載のイメージセンサ。
【請求項６】
前記制御部は、前記記憶部から、符号化後の前記画素信号を読み出し、元の画素信号に復号する
請求項４に記載のイメージセンサ。
【請求項７】
前記制御部は、
前記画素信号と、所定のパターンとの排他的論理和を演算することにより、前記画素信号を符号化し、
符号化後の前記画素信号と、所定のパターンとの排他的論理和を演算することにより、符号化後の前記画素信号を復号する
請求項６に記載のイメージセンサ。
【請求項８】
前記所定のパターンは、所定の複数の前記画素信号である１群の画素信号に対して、同一のパターンになっており、
前記制御部は、
前記一群の画素信号の符号化と、他の一群の符号化後の前記画素信号の復号とを同期して行い、
前記符号化に用いた所定のパターンを、ビット単位で、データ保持部に保持させ、
前記データ保持部に保持されたビットを用いて、前記復号を行う
請求項７に記載のイメージセンサ。
【請求項９】
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサの
前記制御部が、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込む
ステップを含む処理方法。
【請求項１０】
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を有し、
前記制御部は、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込む
電子機器。
【請求項１１】
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサ。
【請求項１２】
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサの
前記制御部が、前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御する
ステップを含む処理方法。
【請求項１３】
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、イメージセンサ、処理方法、及び、電子機器に関し、特に、例えば、イメージセンサで撮影される画像の画質の劣化を抑制することができるようにするイメージセンサ、処理方法、及び、電子機器に関する。
【背景技術】
【０００２】
近年、積層型のイメージセンサが提案されている（例えば、特許文献１を参照）。【０００３】
積層型のイメージセンサは、画素アレイ部と、周辺回路やメモリとが積層されて構成される。【０００４】
ここで、画素アレイ部は、光電変換を行い、画素信号を出力する複数の画素が配列されて構成される。周辺回路は、画素アレイ部から出力される画素信号のAD(Analog to Digital)変換等の各種の信号処理を行う。メモリは、画素信号のAD変換結果を一時記憶する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第2014/007004号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
積層型のイメージセンサのように、メモリを有するイメージセンサでは、画素信号を読み書きするためのメモリに対するアクセスが行われている期間（以下、アクセス期間ともいう）においては、比較的、電流が流れる。【０００７】
すなわち、アクセス期間では、イメージセンサにおいて、メモリへのアクセス（メモリに対するデータの読み書き）に必要な回路を構成する、例えば、FF(Flip-Flop)等が、比較的トグルする。FFのトグルには、ある程度の消費電流が必要であるため、アクセス期間では、イメージセンサには、ある程度大きな電流が流れる。【０００８】
一方、アクセス期間以外の期間（以下、非アクセス期間ともいう）においては、FFが（ほとんど）トグルしない。そのため、非アクセス期間では、イメージセンサに流れる電流が低下する。【０００９】
また、メモリに対して読み書きする画素信号は、被写体に依存する。そのため、被写体によっては、その被写体に対応する画素信号が、ほとんど変動しない期間を含むことがある。【００１０】
アクセス期間において、メモリに対して読み書きされる画素信号が、ほとんど変動しない期間（以下、非変動期間ともいう）を含む場合には、その非変動期間の画素信号をメモリに対して読み書きするときに、FFが（ほとんど）トグルしない。そのため、アクセス期間であっても、非変動期間では、イメージセンサに流れる電流が低下する。【００１１】
以上のように、イメージセンサに流れる電流が変動すること（大きくなったり、低下したりすること）は、画素信号のAD変換の処理に影響し、画素信号のAD変換結果にノイズが含まれる原因となる。【００１２】
画素信号のAD変換結果にノイズが含まれると、イメージセンサで撮影される画像の画質が劣化する。【００１３】
本技術は、このような状況に鑑みてなされたものであり、画像の画質の劣化を抑制することができるようにするものである。
【課題を解決するための手段】
【００１４】
本技術の第１のイメージセンサ、又は、電子機器は、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、前記記憶部に対する前記画素信号の読み書きを制御する制御部とを備え、前記制御部は、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行うイメージセンサ、又は、そのようなイメージセンサを備える電子機器である。【００１５】
本技術の第１の処理方法は、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、前記記憶部に対する前記画素信号の読み書きを制御する制御部とを備えるイメージセンサの前記制御部が、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行うステップを含む処理方法である。【００１６】
本技術の第１のイメージセンサ、処理方法、及び、電子機器においては、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部から出力される前記画素信号を記憶する記憶部に対する前記画素信号の読み書きが制御される。前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間では、前記記憶部に対するダミーのデータの読み書きが行われる。【００１７】
本技術の第２のイメージセンサ、又は、電子機器は、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、前記記憶部に対する前記画素信号の読み書きを制御する制御部とを備え、前記制御部は、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込むイメージセンサ、又は、そのようなイメージセンサを備える電子機器である。【００１８】
本技術の第２の処理方法は、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、前記記憶部に対する前記画素信号の読み書きを制御する制御部とを備えるイメージセンサの前記制御部が、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込むステップを含む処理方法である。【００１９】
本技術の第２のイメージセンサ、処理方法、及び、電子機器においては、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部から出力される前記画素信号を記憶する記憶部に対する前記画素信号の読み書きが制御される。前記画素信号の読み書きでは、前記画素信号が変動するように、前記画素信号が符号化され、符号化後の前記画素信号が、前記記憶部に書き込まれる。【００２０】
本技術の第３のイメージセンサ、又は、電子機器は、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御する制御部とを備えるイメージセンサ、又は、そのようなイメージセンサを備える電子機器である。【００２１】
本技術の第３の処理方法は、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、前記記憶部に対する前記画素信号の読み書きを制御する制御部とを備えるイメージセンサの前記制御部が、前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御するステップを含む処理方法である。【００２２】
本技術の第３のイメージセンサ、処理方法、及び、電子機器においては、光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部から出力される前記画素信号を記憶する記憶部に対する前記画素信号の読み書きが、前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように制御される。【００２３】
なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。【００２４】
また、制御部の処理は、プログラムによって実行することができる。プログラムは、伝送媒体を介して伝送することにより、又は、記録媒体に記録して、提供することができる。
【発明の効果】
【００２５】
本技術によれば、画像の画質の劣化を抑制することができる。【００２６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２７】
【図１】本技術を適用した積層型のイメージセンサの一実施の形態の外観構成例の概要を示す斜視図である。
【図２】イメージセンサに流れる電流の例を模式的に示す図である。
【図３】周辺回路２１の第１の構成例を示すブロック図である。
【図４】周辺回路２１による画素データの扱いの例を説明する図である。
【図５】入出力データ制御部５１の第１の構成例を示すブロック図である。
【図６】入出力データ制御部５１がメモリ３１に書き込みデータを書き込む書き込み処理の例を説明する図である。
【図７】入出力データ制御部５１がメモリ３１から読み出しデータを読み出す読み出し処理の例を説明する図である。
【図８】入出力データ制御部５１によるメモリ３１に対するメモリアクセスの例を説明する図である。
【図９】入出力データ制御部５１の第２の構成例を示すブロック図である。
【図１０】入出力データ制御部５１によるメモリ３１に対する読み書きの例を説明する図である。
【図１１】入出力データ制御部５１の第３の構成例を示すブロック図である。
【図１２】周辺回路２１の第２の構成例を示すブロック図である。
【図１３】入出力データ制御部５１の第４の構成例を示すブロック図である。
【図１４】入出力データ制御部５１がメモリ３１に書き込みデータを書き込む書き込み処理の例を説明する図である。
【図１５】入出力データ制御部５１がメモリ３１から読み出しデータを読み出す読み出し処理の例を説明する図である。
【図１６】入出力データ制御部５１によるメモリ３１に対するメモリアクセスの例を説明する図である。
【図１７】入出力データ制御部５１の第５の構成例を示すブロック図である。
【図１８】入出力データ制御部５１の第６の構成例を示すブロック図である。
【図１９】イメージセンサを使用する使用例を示す図である。
【図２０】イメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２１】本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００２８】
＜本技術を適用したイメージセンサの実施の形態＞
【００２９】
図１は、本技術を適用した積層型のイメージセンサの一実施の形態の外観構成例の概要を示す斜視図である。
【００３０】
すなわち、図１のＡは、積層型のイメージセンサの第１の構成例を示す図である。
【００３１】
図１のＡにおいて、イメージセンサは、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、３層構造になっている。すなわち、イメージセンサは、（半導体）基板１０，２０、及び、３０が、上から順に積層されて構成される。
【００３２】
基板１０には、画素アレイ部１１が構成されている。画素アレイ部１１は、光電変換を行い、画素信号を出力する複数の画素（図示せず）が、例えば、マトリクス状に配列されて構成される。
【００３３】
基板２０には、周辺回路２１が構成されている。周辺回路２１は、画素アレイ部１１から出力される画素信号のAD変換等の各種の信号処理を行う。
【００３４】
基板３０には、メモリ３１が構成されている。メモリ３１は、画素アレイ部１１が出力する画素信号のAD変換結果である画素データを一時記憶する記憶部として機能する。
【００３５】
図１のＢは、積層型のイメージセンサの第２の構成例を示す図である。
【００３６】
なお、図１のＢにおいて、図１のＡの場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００３７】
図１のＢのイメージセンサは、基板１０を有する点で、図１のＡの場合と共通する。但し、図１のＢのイメージセンサは、基板２０及び３０に代えて、基板４０が設けられている点で、図１のＡの場合と相違する。
【００３８】
図１のＢでは、イメージセンサは、２層構造になっている。すなわち、イメージセンサは、基板１０及び４０が、上から順に積層されて構成される。
【００３９】
基板４０には、周辺回路２１とメモリ３１とが構成されている。
【００４０】
図２は、図１のイメージセンサに流れる電流の例を模式的に示す図である。
【００４１】
図２において、電流Iaは、メモリ３１に対して、通常のメモリアクセスが行われる場合に、イメージセンサに流れる電流を示している。
【００４２】
通常のメモリアクセスでは、（水平）ラインの開始タイミング、すなわち、水平同期信号の開始タイミングの直後から、画素アレイ部１１から出力される画素信号をAD変換して得られる画素データが、メモリ３１に連続的に書き込まれる。そして、例えば、１フレーム分の画素データが、メモリ３１に書き込まれると、メモリ３１から、そこに書き込まれた１フレーム分の画素データの読み出しが連続的に行われる。
【００４３】
ここで、メモリ３１に対する、例えば、１ライン分の画素データの書き込みや読み出しは、１ラインの期間よりも高速に行うことができる。
【００４４】
そのため、通常のメモリアクセスでは、１ラインの期間は、画素データを読み書きするためのメモリ３１に対するアクセスが行われているアクセス期間P1と、アクセス期間P1以外の非アクセス期間P2とに分けられる。
【００４５】
アクセス期間P1においては、イメージセンサに、ある程度の大きな電流が流れる。
【００４６】
アクセス期間P1では、イメージセンサにおいて、メモリ３１へのアクセス（メモリ３１に対するデータの読み書き）に必要な回路を構成する、例えば、FF等が、比較的トグルする。FFのトグルには、ある程度の消費電流が必要であるため、アクセス期間P1では、イメージセンサには、ある程度大きな電流が流れる。
【００４７】
一方、非アクセス期間P2においては、FFが（ほとんど）トグルしない。そのため、アクセス期間P1から非アクセス期間P2に移行した直後に、イメージセンサに流れる電流が急峻に低下する。
【００４８】
以上のように、イメージセンサに流れる電流は、電流Iaとして示すように、アクセス期間P1と非アクセス期間P2とで大きく変動する。
【００４９】
イメージセンサに流れる電流が変動すると、その電流の変動によって、画素信号のAD変換に誤差が生じ、イメージセンサで撮影される撮影画像の画質が劣化する。
【００５０】
図２において、電流Ibは、あるアクセス期間P1に、イメージセンサに流れる電流を示している。
【００５１】
画素データは、被写体に依存するため、被写体によっては、画素データが変動する期間と、（ほとんど）変動しない期間とが生じることがある。
【００５２】
アクセス期間P1のうちの、画素データが変動する期間では、FFがトグルするので、イメージセンサには、ある程度大きな電流が流れる。
【００５３】
一方、アクセス期間P1のうちの、画素データが変動しない期間では、FFが（ほとんど）トグルしないので、イメージセンサに流れる電流は低下する。
【００５４】
以上のように、イメージセンサに流れる電流は、電流Ibとして示すように、アクセス期間P1であっても、大きく変動することがある。
【００５５】
上述したように、イメージセンサに流れる電流が変動すると、その電流の変動によって、画素信号のAD変換に誤差が生じ、イメージセンサで撮影される撮影画像の画質が劣化する。
【００５６】
図２において、電流Icは、メモリ３１に対するメモリアクセスに関して、イメージセンサに流れる理想的な電流を示している。
【００５７】
メモリ３１に対するメモリアクセスに関して、イメージセンサに流れる電流は、電流Icとして示すように、なるべく変動しないこと（変動量が小さいこと）が望ましい。
【００５８】
イメージセンサに流れる電流を、電流Icのように、なるべく変動しないようにすることにより、画素信号のAD変換に誤差が生じることに起因する、イメージセンサで撮影される撮影画像の画質の劣化を抑制することができる。
【００５９】
＜周辺回路２１の第１の構成例＞
【００６０】
図３は、図１の周辺回路２１の第１の構成例を示すブロック図である。
【００６１】
周辺回路２１は、複数のADC(AD Converter)５０、入出力データ制御部５１、データパス５２、信号処理部５３、及び、出力I/F(Interface)５４を有する。
【００６２】
ADC５０は、例えば、画素アレイ部１１を構成する画素の列数と同一の数だけ設けられており、１ライン（行）に並ぶ画素それぞれが出力する画素信号のAD変換を並列に行う列並列AD変換を行う。ADC５０がアナログ信号である画素信号の列並列AD変換を行うことによって得られる１ラインごとのディジタル信号の画素データは、入出力データ制御部５１に供給される。
【００６３】
入出力データ制御部５１は、ADC５０から供給される画素データの、メモリ３１に対する読み書きの制御や、画素データの、データパス５２への出力の制御を行う。
【００６４】
入出力データ制御部５１は、レジスタ６１、データ処理部６２、及び、メモリI/F６３を有する。
【００６５】
レジスタ６１には、入出力データ制御部５１が行う処理を制御するための情報が、図示せぬ外部の機器からの指示に応じて設定（記憶）される。入出力データ制御部５１は、レジスタ６１に設定された情報に従って、各種の処理を行う。
【００６６】
データ処理部６２は、ADC５０から供給される画素データを、そのまま、データパス５２に出力する。
【００６７】
又は、データ処理部６２は、ADC５０から供給される画素データに必要な処理を施し、メモリI/F６３を介して、メモリ３１に書き込む。
【００６８】
さらに、データ処理部６２は、メモリ３１から、メモリI/F６３を介して、メモリ３１に書き込まれた画素データを読み出し、必要な処理を施して、データパス５２に出力する。
【００６９】
なお、データ処理部６２において、ADC５０から供給される画素データを、そのまま、データパス５２に出力するか、又は、メモリ３１に書き込むかは、レジスタ６１に情報を設定することにより選択することができる。
【００７０】
データ処理部６２で、ADC５０から供給される画素データに施す処理も、同様に、レジスタ６１に情報を設定することにより選択することができる。
【００７１】
メモリI/F６３は、メモリ３１に対する画素データの読み書きを制御するI/Fとして機能する。
【００７２】
データパス５２は、入出力データ制御部５１が出力する画素データを、信号処理部５３に供給するパスとしての信号線で構成される。
【００７３】
信号処理部５３は、データパス５２から供給される画素データに、例えば、黒レベルの調整や、デモザイク、ホワイトバランスの調整、雑音除去、現像等の信号処理を、必要に応じて施し、出力I/F５４に供給する。
【００７４】
出力I/F５４は、信号処理部５３から供給される画素データを、イメージセンサの外部に出力するI/Fとして機能する。
【００７５】
図４は、図３の周辺回路２１による画素データの扱いの例を説明する図である。
【００７６】
なお、図４において、横軸は、時間を表し、縦軸は、画素アレイ部１１を構成する画素のラインを表す。
【００７７】
図４のＡは、ADC５０からの画素データを、メモリ３１に一旦書き込んでから、（イメージセンサの）外部に出力する場合の、画素データの扱いを示している。
【００７８】
例えば、画素アレイ部１１では、１フレームの期間の先頭で、光電変換が行われる。その光電変換によって得られる１フレーム分の画素信号は、ADC５０で、画素データにAD変換される。
【００７９】
図４のＡでは、ADC５０での１ラインごとのAD変換により得られる１フレーム分の画素データが、線分L11で示すように、入出力データ制御部５１からメモリ３１に書き込まれる。線分L11で示される、メモリ３１への画素データの書き込みのレート（書き込みレート）は、例えば、ADC５０から入出力データ制御部５１に画素データが供給されるときのレートに依存する。
【００８０】
また、図４のＡでは、メモリ３１に書き込まれた１フレーム分の画素データは、線分L12で示すように、メモリ３１から入出力データ制御部５１に読み出され、データパス５２及び信号処理部５３を介して、出力I/F５４に供給される。線分L12で示される、メモリ３１から出力I/F５４への画素データの読み出しのレート（読み出しレート）は、例えば、信号処理部５３から出力I/F５４に画素データが供給されるときのレートに依存する。
【００８１】
図４のＡのように、ADC５０からの画素データを、メモリ３１に一旦書き込んでから、外部に出力する場合には、いわゆるフォーカルプレーンシャッタに起因して、イメージセンサで撮影される撮影画像に生じる歪みを抑制することができる。
【００８２】
図４のＢは、ADC５０からの画素データを、メモリ３１に書き込まずに、そのまま、外部に出力する場合の、画素データの扱いを示している。
【００８３】
図４のＢでは、ADC５０での１ラインごとのAD変換により得られる１フレーム分の画素データが、線分L13で示すように、入出力データ制御部５１から、データパス５２及び信号処理部５３を介して、出力I/F５４に供給される。線分L13で示される、メモリ３１から出力I/F５４への画素データの読み出しの読み出しレートは、例えば、線分L12の場合と同様に、信号処理部５３から出力I/F５４に画素データが供給されるときのレートに依存する。
【００８４】
図４のＣは、ADC５０からの１フレーム分の画素データを、メモリ３１に一旦書き込んでから、外部に出力するとともに、ADC５０からの他の１フレーム分の画素データを、メモリ３１に書き込まずに、そのまま、外部に出力する場合の、画素データの扱いを示している。
【００８５】
例えば、図４のＡで説明したように、画素アレイ部１１では、１フレームの期間の先頭で、光電変換（１回目の光電変換）が行われる。その光電変換によって得られる１フレーム分の画素信号は、ADC５０で、１ラインごとに、画素データにAD変換される。
【００８６】
図４のＣでは、図４のＡと同様に、ADC５０でのAD変換により得られる１フレーム分の画素データが、線分L11で示すように、入出力データ制御部５１からメモリ３１に書き込まれる。
【００８７】
さらに、図４のＣでは、図４のＡと同様に、メモリ３１に書き込まれた１フレーム分の画素データが、線分L12で示すように、メモリ３１から入出力データ制御部５１に読み出され、データパス５２及び信号処理部５３を介して、出力I/F５４に供給される。
【００８８】
一方、１フレームの期間の先頭での光電変換によって得られた１フレーム分の画素データが、線分L11で示すように、メモリ３１に書き込まれた後、図４のＣでは、画素アレイ部１１が、２回目の光電変換を行う。２回目の光電変換によって得られる２回目の１フレーム分の画素信号は、ADC５０で、１ラインごとに、画素データにAD変換される。
【００８９】
そして、図４のＣでは、ADC５０でのAD変換により得られる２回目の１フレーム分の画素データが、線分L14で示すように、入出力データ制御部５１から、データパス５２及び信号処理部５３を介して、出力I/F５４に供給される。線分L14で示される、メモリ３１から出力I/F５４への画素データの読み出しの読み出しレートは、例えば、線分L12の場合と同様に、信号処理部５３から出力I/F５４に画素データが供給されるときのレートに依存する。
【００９０】
図４のＣでは、１フレームの期間に、例えば、露光時間の異なる複数フレーム分の画素データを得ることができ、その複数フレーム分の画素データを、必要に応じて合成して、高画質の画像を生成することができる。
【００９１】
なお、メモリ３１に対する読み書きの対象となる画素データは、例えば、画面に表示される、いわゆる有効画素の画素データであるが、以下では、特に言及しない。
【００９２】
＜入出力データ制御部５１の第１の構成例＞
【００９３】
図５は、図３の入出力データ制御部５１の第１の構成例を示すブロック図である。
【００９４】
図５において、入出力データ制御部５１のデータ処理部６２は、データ生成部７１、及び、データ復号部７２を有する。
【００９５】
また、入出力データ制御部５１のメモリI/F６３は、書き込み制御部７３、読み出し制御部７４、及び、メモリ制御部７５を有する。
【００９６】
データ生成部７１には、ADC５０から、画素データが供給される。
【００９７】
データ生成部７１は、画素データをメモリ３１に書き込むことがレジスタ６１に設定されている場合、ADC５０から画素データが供給されると、そのADC５０からの画素データを、書き込み制御部７３を経由して、メモリ制御部７５に供給し、メモリ３１に書き込ませる。
【００９８】
また、データ生成部７１は、ある１ラインの画素データをメモリ３１に書き込んでから、次の１ラインの画素データが、ADC５０から供給されるまでの期間、ダミーのデータをメモリ３１に書き込ませる。すなわち、データ生成部７１は、ダミーのデータを生成し、書き込み制御部７３を経由して、メモリ制御部７５に供給して、メモリ３１に書き込ませる。
【００９９】
図３で説明したように、ADC５０からは、１ラインごとに、画素データが供給される。したがって、データ生成部７１は、ADC５０からの１ラインの画素データを、メモリ制御部７５に供給した後、次の１ラインの画素データが、ADC５０から供給されるまでの期間、ダミーのデータを、メモリ制御部７５に供給する。
【０１００】
その結果、メモリ３１には、１ラインの画素データが書き込まれ、その後、ダミーのデータが書き込まれることが繰り返される。
【０１０１】
データ復号部７２には、メモリ制御部７５から、読み出し制御部７４を経由して、メモリ３１から読み出されたデータが供給される。
【０１０２】
上述したように、メモリ３１には、１ラインの画素データが書き込まれ、その後、ダミーのデータが書き込まれることが繰り返されるので、メモリ３１から読み出されるデータは、１ラインの画素データと、その後に続くダミーのデータとが交互に繰り返す交互データになっている。
【０１０３】
データ復号部７２は、交互データから、ダミーのデータを削除することで、交互データを、元の画素データに復号し、データパス５２に出力する。
【０１０４】
以上のように、データ生成部７１において、１ラインの画素データとダミーのデータとが交互に、メモリ制御部７５に供給される結果、画素データの読み書きのためのメモリ３１へのアクセスが行われるアクセス期間以外の非アクセス期間において、メモリ３１に対するダミーのデータの読み書きが行われる。
【０１０５】
書き込み制御部７３は、メモリ３１に対する書き込みを行うのに必要な信号を生成することにより、メモリ３１に対する書き込みを制御する。
【０１０６】
書き込み制御部７３は、アドレス生成部８１、及び、Valid生成部８２を有する。
【０１０７】
アドレス生成部８１は、同期信号に同期して、データを書き込むメモリ３１の書き込みアドレスを生成し、メモリ制御部７５に供給する。
【０１０８】
Valid生成部８２は、同期信号に同期して、メモリ３１への書き込みを有効にするためのvalid信号（以下、書き込みvalid信号ともいう）を生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０１０９】
メモリ３１は、書き込みの準備ができている場合に、書き込みvalid信号に対して、書き込みの準備ができていることを表すready信号（以下、書き込みready信号ともいう）を出力する。メモリ３１が出力する書き込みready信号は、メモリ制御部７５を介して、Valid生成部８２に供給される。
【０１１０】
Valid生成部８２が、書き込みvalid信号に対して、書き込みready信号を受信すると、書き込み制御部７３は、データ生成部７１から供給されるデータ（画素データ又はダミーのデータ）を、メモリ制御部７５に供給し、アドレス生成部８１からのメモリ３１の書き込みアドレスに書き込ませる。
【０１１１】
読み出し制御部７４は、メモリ３１からの読み出しを行うのに必要な信号を生成することにより、メモリ３１からの読み出しを制御する。
【０１１２】
読み出し制御部７４は、アドレス生成部９１、及び、Ready生成部９２を有する。
【０１１３】
アドレス生成部９１は、同期信号に同期して、メモリ３１からデータを読み出す読み出しアドレスを生成し、メモリ制御部７５に供給する。
【０１１４】
Ready生成部９２は、同期信号に同期して、メモリ３１からの読み出しの準備ができていることを表すready信号（以下、読み出しready信号ともいう）を生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０１１５】
メモリ３１は、データの読み出しが有効（可能）である場合に、読み出しready信号に対して、データの読み出しが有効であることを表すvalid信号（以下、読み出しvalid信号ともいう）を出力する。メモリ３１が出力する読み出しvalid信号は、メモリ制御部７５を介して、Ready生成部９２に供給される。
【０１１６】
Ready生成部９２が、読み出しready信号に対して、読み出しvalid信号を受信すると、読み出し制御部７４は、アドレス生成部９１が生成したメモリ３１の読み出しアドレスから読み出されるデータ（画素データ又はダミーのデータ）を、メモリ制御部７５を経由して受信し、データ復号部７２に供給する。
【０１１７】
メモリ制御部７５は、書き込み制御部７３とメモリ３１との間での、書き込みアドレス、ready信号、valid信号、書き込みアドレスに書き込む対象の書き込みデータのやりとりの橋渡しを行う。また、メモリ制御部７５は、読み出し制御部７４とメモリ３１との間での、読み出しアドレス、ready信号、valid信号、読み出しアドレスから読み出された読み出しデータのやりとりの橋渡しを行う。
【０１１８】
＜書き込み処理＞
【０１１９】
図６は、図５の入出力データ制御部５１がメモリ３１に書き込みデータを書き込む書き込み処理の例を説明する図である。
【０１２０】
ステップＳ１１において、アドレス生成部８１は、書き込みアドレスを生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０１２１】
ステップＳ１２において、Valid生成部８２は、valid信号を生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０１２２】
メモリ３１は、書き込みの準備ができている場合、ステップＳ１３において、Valid生成部８２からのvalid信号に対して、ready信号を出力する。このready信号は、メモリ制御部７５を介して、Valid生成部８２に供給される。
【０１２３】
Valid生成部８２が、ステップＳ１２で生成したvalid信号に対して、ready信号を受信すると、書き込み制御部７３は、データ生成部７１から供給される、メモリ３１に書き込む対象の書き込みデータを、メモリ制御部７５を介して、メモリ３１に供給する。
【０１２４】
これにより、メモリ３１では、ステップＳ１４において、書き込みデータが、アドレス生成部８１からの書き込みアドレスに書き込まれる。
【０１２５】
＜読み出し処理＞
【０１２６】
図７は、図５の入出力データ制御部５１がメモリ３１から読み出しデータを読み出す読み出し処理の例を説明する図である。
【０１２７】
ステップＳ２１において、アドレス生成部９１は、読み出しアドレスを生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０１２８】
ステップＳ２２において、Ready生成部９２は、ready信号を生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０１２９】
メモリ３１は、データの読み出しが有効（可能）である場合、ステップＳ２３において、Ready生成部９２からのready信号に対して、valid信号を出力する。このvalid信号は、メモリ制御部７５を介して、Ready生成部９２に供給される。
【０１３０】
メモリ３１は、valid信号の出力後、ステップＳ２４において、アドレス生成部９１からの読み出しアドレスから、データを読み出し、メモリ制御部７５を介して、読み出し制御部７４に供給する。
【０１３１】
Ready生成部９２が、ステップＳ２２で生成したready信号に対して、valid信号を受信すると、読み出し制御部７４は、そのとき、メモリ３１からメモリ制御部７５を介して供給されるデータを、読み出しデータとして受信し、データ復号部７２に供給する。
【０１３２】
＜入出力データ制御部５１によるメモリ３１に対するメモリアクセス＞
【０１３３】
図８は、図５の入出力データ制御部５１によるメモリ３１に対するメモリアクセスの例を説明する図である。
【０１３４】
図８のＡは、メモリ３１に対して、ダミーのデータの読み書きが行われない通常のメモリアクセスと、その通常のメモリアクセスが行われる場合のイメージセンサに流れる電流とを示している。
【０１３５】
通常のメモリアクセスでは、図２で説明したように、１ラインの期間は、画素データを読み書きするためのメモリ３１に対するアクセスが行われているアクセス期間P1と、アクセス期間P1以外の非アクセス期間P2とに分けられる。
【０１３６】
そして、アクセス期間P1と非アクセス期間P2とでは、イメージセンサに流れる電流が大きく変動する。すなわち、アクセス期間P1では、イメージセンサに、ある程度の大きな電流が流れ、非アクセス期間P2では、イメージセンサに流れる電流は低下する。
【０１３７】
イメージセンサに流れる電流が変動すると、その電流の変動によって、ADC５０でのAD変換に誤差が生じ、イメージセンサで撮影される撮影画像の画質が劣化する。
【０１３８】
図８のＢは、メモリ３１に対して、ダミーのデータの読み書きが行われるメモリアクセス（以下、ダミーアクセス付きメモリアクセスともいう）と、そのダミーアクセス付きメモリアクセスが行われる場合のイメージセンサに流れる電流とを示している。
【０１３９】
ダミーアクセス付きメモリアクセスにおいては、アクセス期間P1では、画素データの読み書きが行われ、非アクセス期間P2では、ダミーのデータの読み書きが行われる。
【０１４０】
その結果、アクセス期間P1及び非アクセス期間P2のいずれの期間でも、イメージセンサに、ある程度の電流が流れ、アクセス期間P1と非アクセス期間P2とで、イメージセンサに流れる電流は（ほとんど）変動しない。
【０１４１】
したがって、イメージセンサに流れる電流が変動することに起因して、ADC５０でのAD変換に誤差が生じること、ひいては、イメージセンサで撮影される撮影画像の画質が劣化することを抑制することができる。
【０１４２】
なお、図５の入力データ制御部５１において、通常のメモリアクセスを行う場合には、アドレス生成部８１、Valid生成部８２、アドレス生成部９１、Ready生成部９２、及び、メモリ制御部７５は、メモリ３１を有する図１のイメージセンサに必須の回路である。
【０１４３】
また、図１のイメージセンサについては、画素アレイ部１１を有する基板１０を積層する前に、周辺回路２１及びメモリ３１の評価を行うために、画素データの代わりとなるパターンを発生するパターンジェネレータを、周辺回路２１に搭載することがある。
【０１４４】
この場合、ダミーのデータを生成するデータ生成部７１としては、パターンジェネレータを利用することができる。
【０１４５】
以上から、図５の入力データ制御部５１において、通常のメモリアクセスを行う場合には、ダミーアクセス付きメモリアクセスを行うか否かにかかわらず、アドレス生成部８１、Valid生成部８２、アドレス生成部９１、Ready生成部９２、メモリ制御部７５、及び、パターンジェネレータであるデータ生成部７１は、イメージセンサに設けられる。
【０１４６】
したがって、ダミーアクセス付きメモリアクセスを行う入出力データ制御部５１は、通常のメモリアクセスを行う場合のイメージセンサの構成に、データ復号部７２を追加することで実現することができる。
【０１４７】
すなわち、ダミーアクセス付きメモリアクセスは、イメージセンサの規模をそれほど増加させずに、実現することができる。
【０１４８】
なお、ダミーアクセス付きメモリアクセスでは、上述のように、撮影画像の画質の劣化を抑制することができるが、非アクセス期間P2において、アクセス期間P1と同程度の電流が流れる点で、通常のメモリアクセスの場合よりも消費電流が増加する。
【０１４９】
撮影画像の画質の劣化の抑制と、消費電力の増加とは、トレードオフの関係にあり、どちらを優先させるかは、ユーザが決定することができる。
【０１５０】
すなわち、ダミーアクセス付きメモリアクセスを行うかどうかは、レジスタ６１に情報を設定することにより指定することができる。
【０１５１】
イメージセンサでは、レジスタ６１に設定された情報に従って、ダミーアクセス付きメモリアクセス、又は、通常のメモリアクセスが行われる。
【０１５２】
＜入出力データ制御部５１の第２の構成例＞
【０１５３】
図９は、図３の入出力データ制御部５１の第２の構成例を示すブロック図である。
【０１５４】
なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１５５】
図９において、入出力データ制御部５１は、メモリI/F６３が、書き込み制御部７３、読み出し制御部７４、及び、メモリ制御部７５を有する点で、図５の場合と共通する。
【０１５６】
但し、図９では、入出力データ制御部５１は、データ処理部６２が、データ生成部７１、及び、データ復号部７２にそれぞれ代えて、データ生成部１１１、及び、データ復号部１１２を有する点で、図５の場合と相違する。
【０１５７】
データ生成部１１１には、ADC５０から、画素データが供給される。
【０１５８】
データ生成部１１１は、ADC５０からの、複数の画素データである１群の画素データ（一群の画素の画素データ）を、その１群の画素データとしての各画素データが変動する（データとなる）ように符号化する。
【０１５９】
ここで、１群の画素データとしては、例えば、ADC５０から一度に供給される画素データを採用することができる。ADC５０が、例えば、図３で説明したように、列並列AD変換を行う場合には、ADC５０からは、例えば、１ラインの画素データが一度に供給される。そこで、本実施の形態では、１群の画素データとして、１ラインの画素データを採用することとする。
【０１６０】
但し、１群の画素データは、１ラインの画素データに限定されるものではない。
【０１６１】
データ生成部１１１において、１ラインの画素データを、その１ラインの画素データが変動するように符号化する方法としては、例えば、画素データと、所定のパターンとの排他的論理和を演算する方法を採用することができる。
【０１６２】
いま、１画素の画素データがNビットであるとすると、データ生成部１１１では、例えば、Nビットが0のパターンと、Nビットが1のパターンとを交互に発生することができる。
【０１６３】
そして、データ生成部１１１では、Nビットが0のパターンと、Nビットが1のパターンとを、交互に用いて、１ラインの画素データとの排他的論理和を、順次演算することで、１ラインの各画素データが変動するように、画素データの符号化を行うことができる。
【０１６４】
１ラインの画素データの変動の程度（変動率）は、画素データとの排他的論理和を演算するパターンによって調整することができる。
【０１６５】
また、画素データとの排他的論理和を演算するパターン（以下、符号化用パターンともいう）の系列は、例えば、上述したような、Nビットが0のパターンと、Nビットが1のパターンとが、交互に繰り返す系列に限定されるものではない。
【０１６６】
すなわち、符号化用パターンの系列としては、任意のNビットのパターンの任意のパターン数の系列を採用することができる。
【０１６７】
本実施の形態では、データ生成部１１１において、例えば、１群の画素データとしての１ラインの画素データに対して、その画素データの数（１ラインの画素数）と同一のパターン数のパターンの系列が、符号化用パターンの系列として生成される。
【０１６８】
この場合、各ラインの画素データに対する符号化用パターンの系列は、同一である。
【０１６９】
なお、符号化用パターンの系列を構成する符号化用パターンのパターン数や、符号化用パターンをどのようなビットパターンとするかは、例えば、レジスタ６１に設定する情報によって指定することができる。
【０１７０】
また、データ生成部１１１において、画素データを符号化する方法としては、排他的論路和を演算する方法の他、１ラインの画素データが変動するように、その１ラインの画素データを符号化する任意の方法を採用することができる。
【０１７１】
データ生成部１１１は、画素データと、符号化用パターンとの排他的論理和を演算するする符号化により得られる符号化データ（符号化後の画素データ）を、書き込み制御部７３を経由して、メモリ制御部７５に供給し、メモリ３１に書き込ませる。
【０１７２】
データ復号部１１２には、メモリ制御部７５から、読み出し制御部７４を経由して、メモリ３１から読み出された符号化データが供給される。
【０１７３】
データ復号部１１２は、符号化データを、元の画素データに復号し、データパス５２に出力する。
【０１７４】
すなわち、データ復号部１１２は、データ生成部１１１が生成するのと同一の符号化用パターンを生成し、その符号化用パターンと、符号化データとの排他的論理和を演算することにより、符号化データを、元の画素データに復号する。
【０１７５】
ここで、符号化用パターンとの排他的論理和を演算することにより符号化された画素データについて、再度、同一の符号化用パターンとの排他的論理和を演算することにより、元の画素データに復号することができることについては、例えば、特開平08-307411号公報に記載されている。
【０１７６】
＜入出力データ制御部５１によるメモリ３１に対する読み書き＞
【０１７７】
図１０は、図９の入出力データ制御部５１によるメモリ３１に対する読み書きの例を説明する図である。
【０１７８】
図１０のＡは、符号化を行っていない画素データ（以下、非符号化データともいう）と、非符号化データがメモリ３１に読み書きされる場合のイメージセンサに流れる電流とを示している。
【０１７９】
非符号化データ、すなわち、符号化を行っていない画素データは、図２で説明したように、被写体に依存するため、被写体によっては、画素データが比較的変動する期間と、（ほとんど）変動しない期間とが生じることがある。
【０１８０】
そして、非符号化データが変動する期間と、変動しない期間とでは、イメージセンサに流れる電流が大きく変動する。すなわち、非符号化データが変動する期間では、イメージセンサに、ある程度の大きな電流が流れ、変動しない期間では、イメージセンサに流れる電流は低下する。
【０１８１】
イメージセンサに流れる電流が変動すると、その電流の変動によって、ADC５０でのAD変換に誤差が生じ、イメージセンサで撮影される撮影画像の画質が劣化する。
【０１８２】
図１０のＢは、符号化データと、符号化データがメモリ３１に読み書きされる場合のイメージセンサに流れる電流とを示している。
【０１８３】
データ生成部１１１では、図９で説明したように、符号化用パターンが生成され、ADC５０からの画素データと、符号化用パターンとの排他的論理和が演算されることにより、画素データが、値が変動する符号化データに符号化される。
【０１８４】
したがって、符号化データは、図１０のＢに示すように、常時変動し、非符号化データのように、変動しない期間が存在しない。
【０１８５】
したがって、被写体によって、イメージセンサに流れる電流が変動することに起因して、ADC５０でのAD変換に誤差が生じること、ひいては、イメージセンサで撮影される撮影画像の画質が劣化することを抑制することができる。
【０１８６】
なお、図９の入力データ制御部５１において、非符号化データの読み書きを行う場合には、アドレス生成部８１、Valid生成部８２、アドレス生成部９１、Ready生成部９２、及び、メモリ制御部７５は、メモリ３１を有する図１のイメージセンサに必須の回路である。
【０１８７】
また、図１のイメージセンサについては、画素アレイ部１１を有する基板１０を積層する前に、周辺回路２１及びメモリ３１の評価を行うために、画素データの代わりとなるパターンを発生するパターンジェネレータを、周辺回路２１に搭載することがある。
【０１８８】
この場合、符号化用パターンを生成するデータ生成部１１１としては、パターンジェネレータを利用することができる。
【０１８９】
以上から、図９の入力データ制御部５１において、非符号化データの読み書きを行う場合には、符号化データの読み書きを行うか否かにかかわらず、アドレス生成部８１、Valid生成部８２、アドレス生成部９１、Ready生成部９２、メモリ制御部７５、及び、パターンジェネレータであるデータ生成部１１１は、イメージセンサに設けられる。
【０１９０】
したがって、符号化データの読み書きを行う入出力データ制御部５１は、非符号化データの読み書きを行う場合のイメージセンサの構成に、データ復号部１１２を追加することで実現することができる。
【０１９１】
すなわち、符号化データの読み書きは、イメージセンサの規模をそれほど増加させずに、実現することができる。
【０１９２】
なお、符号化データの読み書きでは、上述のように、撮影画像の画質の劣化を抑制することができるが、非符号化データの読み書きの場合よりも消費電流が増加する。
【０１９３】
撮影画像の画質の劣化の抑制と、消費電力の増加とは、トレードオフの関係にあり、どちらを優先させるかは、ユーザが決定することができる。
【０１９４】
すなわち、符号化データの読み書きを行うかどうかは、レジスタ６１に情報を設定することにより指定することができる。
【０１９５】
イメージセンサでは、レジスタ６１に設定された情報に従って、非符号化データの読み書き、又は、符号化データの読み書きが行われる。
【０１９６】
＜入出力データ制御部５１の第３の構成例＞
【０１９７】
図１１は、図３の入出力データ制御部５１の第３の構成例を示すブロック図である。
【０１９８】
なお、図中、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１９９】
図１１において、入出力データ制御部５１は、データ処理部６２が、データ生成部１１１を有するとともに、メモリI/F６３が、書き込み制御部７３、読み出し制御部７４、及び、メモリ制御部７５を有する点で、図９の場合と共通する。
【０２００】
但し、図１１では、入出力データ制御部５１は、データ処理部６２が、データ復号部１１２に代えて、データ保持部１２１及び復号処理部１２２を有する点で、図９の場合と相違する。
【０２０１】
データ保持部１２１には、データ生成部１１１が生成した符号化用パターンが供給される。
【０２０２】
データ保持部１２１は、データ生成部１１１から供給される符号化用パターンを保持（記憶）する。
【０２０３】
復号処理部１２２は、データ保持部１２１に記憶された符号化用パターンと、メモリ３１から読み出された符号化データとの排他的論理和を演算することにより、符号化データを、元の画素データに復号し、データパス５３に出力する。したがって、復号処理部１２２は、符号化用パターンを生成しない点で、符号化用パターンを生成する図９のデータ復号部１１２と相違する。
【０２０４】
以上のように構成される入出力データ制御部５１では、例えば、ADC５０から供給されるあるラインLの各画素データの符号化と、メモリ３１から読み出される他のラインL'の各画素データの復号とが、同期して行われる。
【０２０５】
図９で説明したように、本実施の形態では、各ラインの画素データに対する符号化用パターンの系列は、同一であるので、ラインLの各画素データの符号化と、ラインL'の各画素データの復号とが、同期して行われる場合、符号化と復号とで用いられる符号化用パターンは、ビット単位で一致する。
【０２０６】
したがって、図１１の入出力データ制御部５１では、データ生成部１１１が生成した符号化用パターンを、データ保持部１２１に、１ビット単位で順次保持し、データ保持部１２１に保持された１ビットと、メモリ３１から読み出された符号化データの１ビットとの排他的論理和を演算することで、符号化データを、元の画素データに復号することができる。
【０２０７】
この場合、データ保持部１２１は、例えば、１ビットのFFで構成することができる。また、復号処理部１２２には、図９のデータ復号部１１２のように、データ生成部１１１が生成するのと同一の符号化用パターンを生成する機能を持たせる必要がない。
【０２０８】
したがって、データ保持部１２１及び復号処理部１２２は、図９のデータ復号部１１２よりも小型に構成することができ、イメージセンサの小型化に資することができる。
【０２０９】
＜周辺回路２１の第２の構成例＞
【０２１０】
図１２は、図１の周辺回路２１の第２の構成例を示すブロック図である。
【０２１１】
なお、図中、図３の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２１２】
図１２において、周辺回路２１は、ADC５０、入出力データ制御部５１、データパス５２、信号処理部５３、及び、出力I/F５４を有する点で、図３の場合と共通する。
【０２１３】
但し、図１２の周辺回路２１は、入出力データ制御部６１が、データ処理部６２を有していない点で、図３の場合と相違する。
【０２１４】
＜入出力データ制御部５１の第４の構成例＞
【０２１５】
図１３は、図１２の入出力データ制御部５１の構成例を示すブロック図である。
【０２１６】
すなわち、図１３は、入出力データ制御部５１の第４の構成例を示すブロック図である。
【０２１７】
なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２１８】
図１３において、入出力データ制御部５１は、メモリI/F６３が、書き込み制御部７３、読み出し制御部７４、及び、メモリ制御部７５を有する点で、図５の場合と共通する。
【０２１９】
但し、図１３では、入出力データ制御部５１は、データ処理部６２、すなわち、データ生成部７１及びデータ復号部７２を有していない点で、図５の場合と相違する。
【０２２０】
さらに、図１３では、書き込み制御部７３が、調停部８３を有するとともに、読み出し制御部７４が、調停部９３を有する点で、図５の場合と相違する。
【０２２１】
調停部８３には、Valid生成部８２からvalid信号が供給されるとともに、メモリ３１からメモリ制御部７５を介して、ready信号が供給される。
【０２２２】
調停部８３は、Valid生成部８２からのvalid信号を必要に応じて遅延し、メモリ制御部７５を介して、メモリ３１に供給する。また、調整部８３は、メモリ３１からのready信号を、必要に応じて遅延し、Valid生成部８２に供給する。
【０２２３】
調停部８３は、以上のように、valid信号やready信号を遅延することで、メモリ３１に画素データを書き込むためのメモリアクセスを調停し、これにより、そのメモリアクセスのタイミングを制御する。
【０２２４】
調停部９３には、Ready生成部９２からready信号が供給されるとともに、メモリ３１からメモリ制御部７５を介して、valid信号が供給される。
【０２２５】
調停部９３は、Ready生成部９２からのready信号を必要に応じて遅延し、メモリ制御部７５を介して、メモリ３１に供給する。また、調整部９３は、メモリ３１からのvalid信号を、必要に応じて遅延し、Ready生成部９２に供給する。
【０２２６】
調停部９３は、以上のように、ready信号やvalid信号を遅延することで、メモリ３１から画素データを読み出すためのメモリアクセスを調停し、これにより、そのメモリアクセスのタイミングを制御する。
【０２２７】
調停部８３及び９３は、画素データの読み書きのためのメモリ３１へのメモリアクセスが一様に分散するように、メモリアクセスの調停を行う。
【０２２８】
なお、メモリアクセスの調停には、例えば、特開2012-103763号公報に記載されている、転送効率を制御する帯域制限フィルタの技術を採用することができる。
【０２２９】
＜書き込み処理＞
【０２３０】
図１４は、図１３の入出力データ制御部５１がメモリ３１に書き込みデータを書き込む書き込み処理の例を説明する図である。
【０２３１】
ステップＳ５１において、アドレス生成部８１は、書き込みアドレスを生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０２３２】
ステップＳ５２において、Valid生成部８２は、valid信号を生成し、調停部８３に供給する。
【０２３３】
ステップＳ５３において、調停部８３は、Valid生成部８２からのvalid信号を、メモリ３１へのメモリアクセスが一様に分散するように、必要に応じて遅延し、メモリ制御部７５を介して、メモリ３１に供給する。
【０２３４】
メモリ３１は、書き込みの準備ができている場合、ステップＳ５４において、Valid生成部８２からのvalid信号に対して、ready信号を出力する。このready信号は、メモリ制御部７５を介して、調停部８３に供給される。
【０２３５】
ステップＳ５５において、調停部８３は、メモリ３１からのready信号を、メモリ３１へのメモリアクセスが一様に分散するように、必要に応じて遅延し、Valid生成部８２に供給する。
【０２３６】
Valid生成部８２が、ステップＳ５２で生成したvalid信号に対して、ready信号を受信すると、書き込み制御部７３は、ADC５０から供給される画素データを、メモリ３１に書き込む対象の書き込みデータとして、メモリ制御部７５を介して、メモリ３１に供給する。
【０２３７】
これにより、メモリ３１では、ステップＳ５６において、書き込みデータが、アドレス生成部８１からの書き込みアドレスに書き込まれる。
【０２３８】
＜読み出し処理＞
【０２３９】
図１５は、図１３の入出力データ制御部５１がメモリ３１から読み出しデータを読み出す読み出し処理の例を説明する図である。
【０２４０】
ステップＳ６１において、アドレス生成部９１は、読み出しアドレスを生成し、メモリ制御部７５を介して、メモリ３１に供給する。
【０２４１】
ステップＳ６２において、Ready生成部９２は、ready信号を生成し、調停部９３に供給する。
【０２４２】
ステップＳ６３において、調停部９３は、Ready生成部９２からのready信号を、メモリ３１へのメモリアクセスが一様に分散するように、必要に応じて遅延し、メモリ制御部７５を介して、メモリ３１に供給する。
【０２４３】
メモリ３１は、データの読み出しが有効（可能）である場合、ステップＳ６４において、Ready生成部９２からのready信号に対して、valid信号を出力する。このvalid信号は、メモリ制御部７５を介して、調停部９３に供給される。
【０２４４】
ステップＳ６５において、調停部９３は、メモリ３１からのvalid信号を、メモリ３１へのメモリアクセスが一様に分散するように、必要に応じて遅延し、Ready生成部９２に供給する。
【０２４５】
メモリ３１は、valid信号の出力後、ステップＳ６６において、アドレス生成部９１からの読み出しアドレスから、データを読み出し、メモリ制御部７５を介して、読み出し制御部７４に供給する。
【０２４６】
Ready生成部９２が、ステップＳ６２で生成したready信号に対して、valid信号を受信すると、読み出し制御部７４は、そのとき、メモリ３１からメモリ制御部７５を介して供給されるデータを、読み出しデータとして受信し、データパス５２に出力する。
【０２４７】
なお、図１４及び図１５において、メモリ３１へのメモリアクセスを一様に分散させるためのready信号やvalid信号の遅延は、ready信号及びvalid信号のうちの一方だけを対象に行うことができる。
【０２４８】
＜入出力データ制御部５１によるメモリ３１に対するメモリアクセス＞
【０２４９】
図１６は、図１３の入出力データ制御部５１によるメモリ３１に対するメモリアクセスの例を説明する図である。
【０２５０】
図１６のＡは、通常のメモリアクセスと、その通常のメモリアクセスが行われる場合のイメージセンサに流れる電流とを示している。
【０２５１】
図１６のＡは、図８のＡと同様の図であり、その説明は、省略する。
【０２５２】
図１６のＢは、調停部８３及び９３の調停によって、一様に分散するように行われるメモリアクセス（以下、分散メモリアクセスとも言う）と、その分散メモリアクセスが行われる場合のイメージセンサに流れる電流とを示している。
【０２５３】
分散メモリアクセスにおいては、メモリ３１へのメモリアクセスが分散するため、非アクセス期間P2が、通常のメモリアクセスの場合に比較して、十分短時間になる。
【０２５４】
分散メモリアクセスでは、非アクセス期間P2が短時間になるため、非アクセス期間P2において、イメージセンサに流れる電流が大きく低下する前に、アクセス期間P1となる。
【０２５５】
その結果、アクセス期間P1と非アクセス期間P2とで、イメージセンサに流れる電流の変動を抑制することができる。
【０２５６】
したがって、イメージセンサに流れる電流が変動することに起因して、ADC５０でのAD変換に誤差が生じること、ひいては、イメージセンサで撮影される撮影画像の画質が劣化することを抑制することができる。
【０２５７】
ここで、分散メモリアクセスでは、短時間ではあるが、非アクセス期間P2が生じる。したがって、分散メモリアクセスでは、ダミーアクセス付きメモリアクセス（図８のＢ）の場合よりも、イメージセンサに流れる電流が変動する。但し、分散メモリアクセスにおける電流の変動は、イメージセンサにキャパシタを設けることによって、ADC５０のAD変換に生じる誤差を十分低下させることができる程度に抑制することができる。
【０２５８】
なお、図１３の入力データ制御部５１において、通常のメモリアクセスを行う場合には、アドレス生成部８１、Valid生成部８２、アドレス生成部９１、Ready生成部９２、及び、メモリ制御部７５は、メモリ３１を有する図１のイメージセンサに必須の回路である。
【０２５９】
すなわち、図１３の入力データ制御部５１において、通常のメモリアクセスを行う場合には、分散メモリアクセスを行うか否かにかかわらず、アドレス生成部８１、Valid生成部８２、アドレス生成部９１、Ready生成部９２、及び、メモリ制御部７５は、イメージセンサに設けられる。
【０２６０】
したがって、分散メモリアクセスを行う入出力データ制御部５１は、通常のメモリアクセスを行う場合のイメージセンサの構成に、調停部８３及び９３を追加することで実現することができる。
【０２６１】
すなわち、分散メモリアクセスは、イメージセンサの規模をそれほど増加させずに、実現することができる。
【０２６２】
なお、分散メモリアクセスでは、上述のように、撮影画像の画質の劣化を抑制することができるが、通常のメモリアクセスの場合よりも消費電流が増加する。
【０２６３】
撮影画像の画質の劣化の抑制と、消費電力の増加とは、トレードオフの関係にあり、どちらを優先させるかは、ユーザが決定することができる。
【０２６４】
すなわち、分散メモリアクセスを行うかどうかは、レジスタ６１に情報を設定することにより指定することができる。
【０２６５】
イメージセンサでは、レジスタ６１に設定された情報に従って、分散メモリアクセス、又は、通常のメモリアクセスが行われる。
【０２６６】
＜入出力データ制御部５１の第５の構成例＞
【０２６７】
図１７は、図３の入出力データ制御部５１の他の構成例を示すブロック図である。
【０２６８】
すなわち、図１７は、入出力データ制御部５１の第５の構成例を示すブロック図である。
【０２６９】
なお、図中、図５又は図１３の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２７０】
図１７において、入出力データ制御部５１は、メモリI/F６３が、書き込み制御部７３、読み出し制御部７４、及び、メモリ制御部７５を有する点で、図５の場合と共通する。
【０２７１】
但し、図１７では、入出力データ制御部５１は、データ処理部６２が、データ生成部７１、及び、データ復号部７２にそれぞれ代えて、データ生成部２０１、及び、データ復号部２０２を有する点で、図５の場合と相違する。
【０２７２】
さらに、図１７では、入出力データ制御部５１は、書き込み制御部７３が、図１３の調停部８３を有するとともに、読み出し制御部７４が、図１３の調停部９３を有する点で、図５の場合と相違する。
【０２７３】
データ生成部２０１は、図５のデータ生成部７１の機能、及び、図９のデータ生成部１１１の機能を有している。
【０２７４】
データ復号部２０２は、図５のデータ復号部７２の機能、及び、図９のデータ復号部１１２の機能を有している。
【０２７５】
したがって、図１７の入出力データ制御部５１は、通常のメモリアクセスを行う通常機能の他、図５の入出力データ制御部５１と同様のダミーアクセス付きメモリアクセスを行う第１の機能、図９の入出力データ制御部５１と同様の符号化データの読み書きを行う第２の機能、及び、図１３の入出力データ制御部５１と同様の分散メモリアクセスを行う第３の機能を有している。
【０２７６】
通常機能、及び、第１ないし第３の機能のうちの、いずれを有効にするかは、例えば、レジスタ６１に情報を設定することにより指定することができる。
【０２７７】
また、通常機能、及び、第１ないし第３の機能のうちの、第２の機能と、他の機能とは、同時に有効にすることができる。
【０２７８】
＜入出力データ制御部５１の第６の構成例＞
【０２７９】
図１８は、入出力データ制御部５１の第６の構成例を示すブロック図である。
【０２８０】
なお、図中、図１７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２８１】
図１８において、入出力データ制御部５１は、データ処理部６２が、データ生成部２０１を有するとともに、メモリI/F６３が、書き込み制御部７３、読み出し制御部７４、及び、メモリ制御部７５を有する点で、図１７の場合と共通する。
【０２８２】
但し、図１８では、入出力データ制御部５１は、データ処理部６２が、データ復号部２０２に代えて、データ保持部２２１及び復号処理部２２２を有する点で、図１７の場合と相違する。
【０２８３】
データ保持部２２１は、図１１のデータ保持部１２１と同様に構成される。
【０２８４】
復号処理部２２２は、図５のデータ復号部７２の機能、及び、図１１の復号処理部１２２と同様の機能を有する。
【０２８５】
したがって、図１８の入出力データ制御部５１では、図１７の場合と同様に、通常機能、及び、第１ないし第３の機能を有する。
【０２８６】
また、図１８の入出力データ制御部５１では、図１１で説明した場合と同様に、データ保持部２２１及び復号処理部２２２は、図１７のデータ復号部２０２よりも小型に構成することができ、イメージセンサの小型化に資することができる。
【０２８７】
＜撮像素子の使用例＞
【０２８８】
図１９は、図１のイメージセンサを使用する使用例を示す図である。
【０２８９】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
【０２９０】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
【０２９１】
＜イメージセンサを適用したディジタルカメラ＞
【０２９２】
図２０は、図１のイメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
【０２９３】
ディジタルカメラでは、静止画、及び、動画のいずれも撮像することができる。
【０２９４】
図２０において、ディジタルカメラは、光学系３０１、イメージセンサ３０２、DSP(Digital Signal Processor)３０３、フレームメモリ３０４、記録装置３０５、表示装置３０６、電源系３０７、操作系３０８、及び、バスライン３０９を有する。ディジタルカメラにおいて、DSP３０３ないし操作系３０８は、バスライン３０９を介して相互に接続されている。
【０２９５】
光学系３０１は、外部からの光を、イメージセンサ３０２上に集光する。
【０２９６】
イメージセンサ３０２は、図１のイメージセンサと同様に構成され、光学系３０１からの光を受光して光電変換し、電気信号としての画像データを出力する。
【０２９７】
DSP３０３は、イメージセンサ３０２が出力する画像データに必要な信号処理を施す。
【０２９８】
フレームメモリ３０４は、DSP３０３により信号処理が施された画像データを、フレーム単位で一時的に保持する。
【０２９９】
記録装置３０５は、イメージセンサ３０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
【０３００】
表示装置３０６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置等からなり、フレームメモリ３０４に記憶された画像データに対応する画像（動画又は静止画）を表示する。
【０３０１】
電源系３０７は、イメージセンサ３０２ないし表示装置３０６、及び、操作系３０８に、必要な電源を供給する。
【０３０２】
操作系３０８は、ユーザによる操作に従い、ディジタルカメラが有する各種の機能についての操作指令を出力する。
【０３０３】
＜本技術を適用したコンピュータの説明＞
【０３０４】
次に、入出力データ制御部５１の一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、マイクロコンピュータ等のコンピュータにインストールされ、そのコンピュータが、入出力データ制御部５１として機能する。
【０３０５】
図２１は、入出力データ制御部５１の一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
【０３０６】
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク４０５やROM４０３に予め記録しておくことができる。
【０３０７】
あるいはまた、プログラムは、リムーバブル記録媒体４１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体４１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体４１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
【０３０８】
なお、プログラムは、上述したようなリムーバブル記録媒体４１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク４０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
【０３０９】
コンピュータは、CPU(Central Processing Unit)４０２を内蔵しており、CPU４０２には、バス４０１を介して、入出力インタフェース４１０が接続されている。
【０３１０】
CPU４０２は、入出力インタフェース４１０を介して、ユーザによって、入力部４０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)４０３に格納されているプログラムを実行する。あるいは、CPU４０２は、ハードディスク４０５に格納されたプログラムを、RAM(Random Access Memory)４０４にロードして実行する。
【０３１１】
これにより、CPU４０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU４０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース４１０を介して、出力部４０６から出力、あるいは、通信部４０８から送信、さらには、ハードディスク４０５に記録等させる。
【０３１２】
なお、入力部４０７は、キーボードや、マウス、マイク等で構成される。また、出力部４０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
【０３１３】
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
【０３１４】
また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。
【０３１５】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３１６】
すなわち、本技術は、例えば、画素アレイ部１１を構成する画素数の多少に関係なく、適用することができる。
【０３１７】
また、本実施の形態では、本技術を、列並列AD変換を行うイメージセンサに適用した場合について説明したが、本技術は、列並列AD変換以外のAD変換を行うイメージセンサにも適用することができる。すなわち、本技術は、例えば、所定のエリアごとにADCが設けられ、エリアのADCがそのエリア内の画素の画素信号のAD変換を担当するエリアAD変換を行うイメージセンサ等に適用することができる。この場合、図９で説明した１群の画素データは、例えば、各エリアで同時に得られるAD変換結果となる。
【０３１８】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０３１９】
また、本技術は、以下のような構成をとることができる。
【０３２０】
＜１＞
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備え、
前記制御部は、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行う
イメージセンサ。
＜２＞
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサ
の前記制御部が、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行う
ステップを含む
処理方法。
＜３＞
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を有し、
前記制御部は、前記画素信号の読み書きのための前記記憶部へのアクセスが行われる期間以外の非アクセス期間に、前記記憶部に対するダミーのデータの読み書きを行う
電子機器。
＜４＞
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備え、
前記制御部は、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込む
イメージセンサ。
＜５＞
前記制御部は、前記画素信号と、所定のパターンとの排他的論理和を演算することにより、前記画素信号を符号化する
＜４＞に記載のイメージセンサ。
＜６＞
前記制御部は、前記記憶部から、符号化後の前記画素信号を読み出し、元の画素信号に復号する
＜４＞又は＜５＞に記載のイメージセンサ。  
＜７＞
前記制御部は、
前記画素信号と、所定のパターンとの排他的論理和を演算することにより、前記画素信号を符号化し、
符号化後の前記画素信号と、所定のパターンとの排他的論理和を演算することにより、符号化後の前記画素信号を復号する
＜６＞に記載のイメージセンサ。
＜８＞
前記所定のパターンは、所定の複数の前記画素信号である１群の画素信号に対して、同一のパターンになっており、
前記制御部は、
前記一群の画素信号の符号化と、他の一群の符号化後の前記画素信号の復号とを同期して行い、
前記符号化に用いた所定のパターンを、ビット単位で、データ保持部に保持させ、
前記データ保持部に保持されたビットを用いて、前記復号を行う
＜７＞に記載のイメージセンサ。
＜９＞
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサの
前記制御部が、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込む
ステップを含む処理方法。
＜１０＞
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を有し、
前記制御部は、前記画素信号が変動するように、前記画素信号を符号化し、符号化後の前記画素信号を、前記記憶部に書き込む
電子機器。
＜１１＞
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサ。
＜１２＞
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を備えるイメージセンサの
前記制御部が、前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御する
ステップを含む処理方法。
＜１３＞
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が配列された画素アレイ部と、
前記画素アレイ部から出力される前記画素信号を記憶する記憶部と、
前記画素信号の読み書きのための前記記憶部へのアクセスが一様に分散するように、前記記憶部に対する前記画素信号の読み書きを制御する制御部と
を有する
電子機器。
【符号の説明】
【０３２１】
１０  基板，  １１  画素アレイ部，  ２０  基板，  ２１  周辺回路，  ３０  基板，  ３１  メモリ，  ４０  基板，  ５０  ADC，  ５１  入出力データ制御部，  ５２  データパス，  ５３  信号処理部，  ５４  出力I/F，  ６１  レジスタ，  ６２  データ処理部，  ６３  メモリI/F，  ７１  データ生成部，  ７２  データ復号部，  ７３  書き込み制御部，  ７４  読み出し制御部，  ７５  メモリ制御部，  ８１  アドレス生成部，  ８２  Valid生成部，  ８３  調停部，  ９１  アドレス生成部，  ９２  Ready生成部，  ９３  調停部，  １１１  データ生成部，  １１２  データ復号部，  １２１  データ保持部，  １２２  復号処理部，  ２０１  データ生成部，  ２０２  データ復号部，  ２２１  データ保持部，  ２２２  復号処理部，  ３０１  光学系，  ３０２  イメージセンサ，  ３０３  DSP，  ３０４  フレームメモリ，  ３０５  記録装置，  ３０６  表示装置，  ３０７  電源系，  ３０８  操作系，  ３０９  バスライン，  ４０１  バス，  ４０２  CPU，  ４０３  ROM，  ４０４  RAM，  ４０５  ハードディスク，  ４０６  出力部，  ４０７  入力部，  ４０８  通信部，  ４０９  ドライブ，  ４１０  入出力インタフェース，  ４１１  リムーバブル記録媒体
【図１】
2016152510.tif 000003
【図２】
2016152510.tif 000004
【図３】
2016152510.tif 000005
【図４】
2016152510.tif 000006
【図５】
2016152510.tif 000007
【図６】
2016152510.tif 000008
【図７】
2016152510.tif 000009
【図８】
2016152510.tif 000010
【図９】
2016152510.tif 000011
【図１０】
2016152510.tif 000012
【図１１】
2016152510.tif 000013
【図１２】
2016152510.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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