(57)【要約】  半導体装置（１００）は、を持つ半導体基板（４）上に形成されたｎ型のドリフト層（１）と、ドリフト層（１）内に形成された複数のｐ型ピラー領域（２）と、ｐ型ピラー領域（２）を含むドリフト層（１）の上に形成された表面電極（５）とを備える。複数のｐ型ピラー領域（２）のうち、活性領域（１１）に設けられたｐ型ピラー領域（２）は、一定方向に伸び、且つ、活性領域（１１）のコーナー部では当該コーナー部の屈曲方向へ湾曲している。また、複数のｐ型ピラー領域（２）のうち、活性領域（１１）を取り囲む終端領域に設けられたｐ型ピラー領域（２）は、終端領域の内周側から外周側へ向かう方向に伸び、且つ、終端領域のコーナー部では終端領域の内周側から外周側へと広がる放射状に配設されている。
2017187856.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（４）と、
前記半導体基板（４）上に形成された第１導電型のドリフト層（１）と、
前記ドリフト層（１）内に形成された第２導電型の複数のピラー領域（２）と、
前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に形成された表面電極（５）と、を備え、
前記複数のピラー領域（２）のうち、活性領域（１１）に設けられたピラー領域（２）は、一定方向に伸び、且つ、前記活性領域（１１）のコーナー部では当該コーナー部の屈曲方向へ湾曲しており、
前記複数のピラー領域（２）のうち、前記活性領域（１１）を取り囲む終端領域に設けられたピラー領域（２）は、前記終端領域の内周側から外周側へ向かう方向に伸び、且つ、前記終端領域のコーナー部では前記終端領域の内周側から外周側へと広がる放射状に配設されている
ことを特徴とする半導体装置。
【請求項２】
前記終端領域に設けられた前記ピラー領域（２）のうち、前記活性領域（１１）に設けられた前記ピラー領域（２）と伸びる方向が同じものは、前記活性領域（１１）に設けられた前記ピラー領域（２）と繋がっている
請求項１に記載の半導体装置。
【請求項３】
伸びる方向が異なるピラー領域（２）同士の間隔は、伸びる方向が同じピラー領域（２）同士の間隔の半分以下であり、
伸びる方向が異なるピラー領域（２）同士の間隔と伸びる方向が同じピラー領域（２）同士の間隔の半分との差は、１μｍ以下である
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記終端領域のコーナー部で放射状に配設されたピラー領域（２）は、前記終端領域の内周側から外周側へ向けて幅が広くなっている
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記終端領域のコーナー部において、前記ピラー領域（２）が放射状に配設されることで前記ピラー領域（２）の間隔が広くなった部分に、局所的なピラー領域（２）をさらに備える
請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記表面電極（５）は、前記ドリフト層（１）および前記複数のピラー領域（２）とショットキー接続している
請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記終端領域において、前記ドリフト層（１）の表層部に、前記表面電極（５）の一部と重なる第２導電型の高濃度領域（７）をさらに備える
請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記活性領域（１１）に設けられたピラー領域（２）のそれぞれの表層部に、前記ピラー領域（２）の両側の前記ドリフト層（１）に達するように前記ピラー領域（２）よりも広い幅で形成された第２導電型のウェル領域（１２）と、
前記ウェル領域（１２）の表層部に形成された第１導電型のソース領域（１３）と、
前記ウェル領域（１２）における前記ソース領域（１３）と前記ドリフト層（１）とに挟まれた部分の上に、ゲート絶縁膜（１４）を介して設けられたゲート電極（１５）と、をさらに備え、
前記表面電極（５）は、前記ソース領域（１３）および前記ウェル領域（１２）に接続されている
請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、前記活性領域（１１）を取り囲むように形成された第２導電型の外周ウェル領域（１２ａ）をさらに備え、
前記表面電極（５）は、前記外周ウェル領域（１２ａ）にも接続されている
請求項８に記載の半導体装置。
【請求項１０】
前記外周ウェル領域（１２ａ）は、平面視で、前記活性領域（１１）のコーナー部で湾曲した前記ピラー領域（２）の部分を内包するように形成されている
請求項９に記載の半導体装置。
【請求項１１】
前記終端領域において、前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、前記活性領域（１１）を取り囲むように形成された第２導電型のリサーフ領域（３）をさらに備える
請求項１から請求項６のいずれか一項に記載の半導体装置。
【請求項１２】
前記複数のリサーフ領域（３）の一部は、平面視で、前記表面電極（５）の一部と重なるように形成されている
請求項１１に記載の半導体装置。
【請求項１３】
前記終端領域において、前記ドリフト層（１）の表層部に、前記表面電極（５）の一部と重なる第２導電型の高濃度領域（７）をさらに備え、
前記高濃度領域（７）は、前記リサーフ領域（３）の表層部に形成され、前記リサーフ領域（３）よりも不純物濃度が高い
請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
前記終端領域において、前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、前記外周ウェル領域（１２ａ）を取り囲むように形成された第２導電型のリサーフ領域（３）をさらに備える
請求項９または請求項１０に記載の半導体装置。
【請求項１５】
前記終端領域に設けられた前記ピラー領域（２）が、前記リサーフ領域（３）よりも外側にまで延在している
請求項１１から請求項１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記リサーフ領域（３）は、内周側から外周側へ向かう方向において複数に分割されている
請求項１１から請求項１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記リサーフ領域（３）の不純物濃度は、内周側から外周側へ向かって低くなっている
請求項１１から請求項１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記終端領域において、前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に形成されたフィールド絶縁膜（８）をさらに備える
請求項１から請求項１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記半導体基板（４）は炭化珪素により形成されている
請求項１から請求項１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、スーパージャンクション構造と呼ばれる構造を有する半導体装置に関する。
【背景技術】
【０００２】
縦型の半導体装置の電気抵抗は、「ドリフト層」と呼ばれる伝導層の部分の電気抵抗に大きく依存する。ドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、ドリフト層の不純物濃度は、半導体装置に求められる耐圧によって決まる限界以上には上げることはできない。すなわち、半導体装置の電気抵抗と耐圧との間にはトレードオフの関係が存在する。【０００３】
このトレードオフを改善する方法の一つとして、ドリフト層に断面短冊状のｐ型ピラー層とｎ型ピラー層とを交互に形成した構造が知られている。このようなドリフト層の構造は「スーパージャンクション構造」と呼ばれる。【０００４】
単一の導電型の層からなる従来のドリフト層を有する半導体装置は、逆バイアス時にドリフト層の表面から縦方向に空乏層が広がることで高電圧を保持する。一方、スーパージャンクション構造を有する半導体装置は、ｐ型ピラー層とｎ型ピラー層との間のｐｎ接合から横方向に空乏層が広がることで高電圧を保持する。そのため、スーパージャンクション構造を有する半導体装置では、ｐ型ピラー層とｎ型ピラー層とで不純物量を同程度にすれば、ドリフト層の不純物濃度を非常に高くしても、高い耐圧性能を維持することができる。また、不純物濃度が非常に高いｎ型ピラー層を通して電流を流すことができるため、材料限界を越えた低いオン抵抗を実現することができる。【０００５】
半導体装置において、能動的に電流を流す活性領域の外側には、主に半導体装置の外周部の耐圧を確保するための終端領域が設けられる。例えば下記の特許文献１には、スーパージャンクション構造を有する半導体装置において、活性領域の四方を取り囲むフレーム状のｐ型ピラー層およびｎ型ピラー層が交互に配置された終端領域を設けた構造が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２６９７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１のように、終端領域に活性領域の四方を取り囲むｐ型ピラー層およびｎ型ピラー層を交互に配置した場合、終端領域の内周側（活性領域側）から外周側へ向かう方向にｎ型ピラー層とｐ型ピラー層が交互に並ぶことになる。その場合、半導体装置が高電圧を保持した状態において、ｐ型ピラー層の一部で空乏化せずに残った領域が生じ、その外周部に電界が集中して高い耐圧性能が得られないという問題が生じる。【０００８】
本発明は、上述のような問題を解決するためになされたものであり、スーパージャンクション構造を有する半導体装置において、終端領域の局所的な電界集中を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層内に形成された第２導電型の複数のピラー領域と、前記複数のピラー領域を含む前記ドリフト層の上に形成された表面電極と、を備え、前記複数のピラー領域のうち、活性領域に設けられたピラー領域は、一定方向に伸び、且つ、前記活性領域のコーナー部では当該コーナー部の屈曲方向へ湾曲しており、前記複数のピラー領域のうち、前記活性領域を取り囲む終端領域に設けられたピラー領域は、前記終端領域の内周側から外周側へ向かう方向に伸び、且つ、前記終端領域のコーナー部では前記終端領域の内周側から外周側へと広がる放射状に配設されている。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、半導体装置の終端領域の局所的な電界集中を抑制し、高耐圧を保持しながら低抵抗化することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係るＳＢＤのドリフト層の平面模式図である。
【図２】実施の形態１に係るＳＢＤのドリフト層のコーナー部近傍を拡大した平面模式図である。
【図３】実施の形態１に係るＳＢＤの断面模式図である。
【図４】実施の形態１に係るＳＢＤの変形例を示す平面模式図である。
【図５】実施の形態１に係るＳＢＤの変形例を示す平面模式図である。
【図６】実施の形態１に係るＳＢＤの変形例を示す平面模式図である。
【図７】実施の形態１に係るＳＢＤの変形例を示す断面模式図である。
【図８】実施の形態１に係るＳＢＤの変形例を示す断面模式図である。
【図９】実施の形態１に係るＳＢＤの変形例を示す断面模式図である。
【図１０】実施の形態１に係るＳＢＤの変形例を示す断面模式図である。
【図１１】実施の形態１に係るＳＢＤの変形例を示す断面模式図である。
【図１２】実施の形態１に係るＳＢＤの変形例を示す断面模式図である。
【図１３】実施の形態１に係るＳＢＤの変形例を示す断面模式図である。
【図１４】実施の形態１に係るＳＢＤの製造方法の例を示す断面模式図である。
【図１５】実施の形態１に係るＳＢＤの製造方法の例を示す断面模式図である。
【図１６】実施の形態１に係るＳＢＤの製造方法の例を示す断面模式図である。
【図１７】スーパージャンクション構造を持つ終端構造の問題点を説明するための図である。
【図１８】実施の形態１に係るＳＢＤの耐圧シミュレーションにおける各パラメータを説明するための図である。
【図１９】実施の形態１に係るＳＢＤの耐圧シミュレーション結果を示す図である。
【図２０】実施の形態１に係るＳＢＤの耐圧シミュレーション結果を示す図である。
【図２１】実施の形態２に係るＭＯＳＦＥＴの平面模式図である。
【図２２】実施の形態２に係るＭＯＳＦＥＴのドリフト層の平面模式図である。
【図２３】実施の形態２に係るＭＯＳＦＥＴのドリフト層のコーナー部近傍を拡大した平面模式図である。
【図２４】実施の形態２に係るＭＯＳＦＥＴの断面模式図である。
【図２５】実施の形態２に係るＭＯＳＦＥＴのユニットセルの断面模式図である。
【図２６】実施の形態２に係るＭＯＳＦＥＴの変形例を示す平面模式図である。
【発明を実施するための形態】
【００１２】
図面を参照しながら本発明の実施の形態について説明する。各図面は模式的なものであり、それらに示されている各要素のサイズや位置は必ずしも正確ではなく、適宜変更され得る。また、複数の図面に渡って、同様の機能を有する要素には同一符号を付してある。そのため、先に説明した要素と同一符号の要素については、重複した説明を避けるために、説明を省略することもある。また、以下の説明では、「上」、「下」、「縦」、「横」、「内」、「外」、「側」、「底」、「表」、「裏」など、特定の位置および方向を意味する用語を用いることがあるが、これらの用語は、説明を容易にするために便宜上用いており、本発明に係る製品における実際の方向を特定するものではない。
【００１３】
矛盾が生じない限り、実施の形態において「１つ」備えられるものとして記載された要素は、「１つ以上」備えられていてもよい。発明を構成する個々の要素は概念的な単位であって、１つの要素が複数の構造物から成る場合、および、１つの要素がある構造物の一部を構成する場合もある。各要素は、同一の機能を発揮する限りで、異なる構造または形状を有していてもよい。
【００１４】
以下に示す実施の形態では、スーパージャンクション構造を持つ半導体装置の一例として、縦型構造の炭化珪素（ＳｉＣ）半導体装置を示す。また、以下の説明では、第１導電型をｎ型、第２導電型をｐ型としている。
【００１５】
＜実施の形態１＞
図１〜図３は、実施の形態１に係る半導体装置１００であるＳＢＤ（Schottky Barrier Diode）の構成を示す模式的な図である。図１は、半導体装置１００のドリフト層１の表面構造を示す平面図、図２は図１に示したドリフト層１のコーナー部近傍を拡大した平面図、図３は、図２のＡ１−Ａ２に沿った断面図である。なお、本発明が適用されるダイオードはＳＢＤに限られず、本発明は、例えばＰＮ接合ダイオードやＪＢＳ（Junction Barrier Schottky）ダイオードにも適用可能である。
【００１６】
図３に示すように、半導体装置１００は、ｎ型ＳｉＣからなる半導体基板４を用いて形成されている。半導体基板４上には、エピタキシャル成長によりｎ型のドリフト層１が形成されている。
【００１７】
ドリフト層１内には、複数のｐ型ピラー領域２が形成されている。図１および図２に示すように、ＳＢＤが形成される活性領域１１において、各ｐ型ピラー領域２は、平面視で、一定の方向へ伸びるライン状である。つまり、複数のｐ型ピラー領域２は互いに平行に伸び、ストライプ状に設けられている。ここでは、活性領域１１に設けられたｐ型ピラー領域２は、図１の上下方向に伸びるように形成されている。
【００１８】
ただし、活性領域１１のコーナー部では、ｐ型ピラー領域２はコーナー部の屈曲方向へ向かって湾曲している。ここでは、活性領域１１のコーナー部は曲線的に屈曲しており、ｐ型ピラー領域２は、活性領域１１のコーナー部の曲率に合わせて湾曲している。つまり、ｐ型ピラー領域２が湾曲した部分は、活性領域１１のコーナー部の外周と平行になっている。
【００１９】
一方、活性領域１１を取り囲む終端領域において、ｐ型ピラー領域２は、終端領域の内周側から外周側へ向かう方向に伸びている。つまり、図１において、半導体装置１００の上側の辺と下側の辺の終端領域ではｐ型ピラー領域２が上下方向に伸び、右側の辺と左側の辺の終端領域ではｐ型ピラー領域２が左右方向に伸びている。さらに、終端領域のコーナー部では、ｐ型ピラー領域２が、終端領域の内周側から外周側へと広がる放射状に配設されている。よって、終端領域に設けられたｐ型ピラー領域２は、終端領域の全体でほぼ放射状に配設されている。
【００２０】
ここでは、終端領域に設けられたｐ型ピラー領域２のうち、活性領域１１に設けられたｐ型ピラー領域２と伸びる方向が同じものは、活性領域１１に設けられたｐ型ピラー領域２と繋がるように形成されている。つまり、図１において、半導体装置１００の上側の辺と下側の辺の終端領域に設けられたｐ型ピラー領域２は、活性領域１１に設けられたｐ型ピラー領域２と繋がっている。
【００２１】
それに対し、伸びる方向が互いに異なるｐ型ピラー領域２は離間している。つまり、図１において、半導体装置１００の右側の辺と左側の辺の終端領域に設けられたｐ型ピラー領域２は、活性領域１１に設けられたｐ型ピラー領域２とは繋がっていない（図２における領域Ｂの部分）。また、活性領域１１のコーナー部で湾曲したｐ型ピラー領域２の先端部（図２に示す領域Ｃ）においても、ｐ型ピラー領域２同士の間を離間させている。
【００２２】
伸びる方向が異なるｐ型ピラー領域２同士の間隔は、伸びる方向が同じｐ型ピラー領域２同士の間隔の半分以下にし、伸びる方向が異なるｐ型ピラー領域２同士の間隔と伸びる方向が同じｐ型ピラー領域２同士の間隔の半分との差は１μｍ以下であることが好ましい。つまり、伸びる方向が異なるｐ型ピラー領域２同士の間隔は、伸びる方向が同じｐ型ピラー領域２同士の間隔の半分から１μｍを引いた値以上、伸びる方向が同じｐ型ピラー領域２同士の間隔の半分と同じ値以下の範囲内にすることが望ましい。
【００２３】
図３に示すように、活性領域１１において、ｐ型ピラー領域２を含むドリフト層１の上には、ＳＢＤのアノード電極としての表面電極５が形成されている。また、半導体基板４の下面には、ＳＢＤのカソード電極としての裏面電極６が形成されている。表面電極５は、ドリフト層１およびｐ型ピラー領域２とショットキー接続しており、裏面電極６は、半導体基板４とオーミック接続している。
【００２４】
終端領域のコーナー部に、放射状に配設されたｐ型ピラー領域２は、図４のように、終端領域の内周側から外周側へ向けて幅が広くなる形状にしてもよい。それにより、終端領域のコーナー部でｐ型ピラー領域２の密度が低くなることが防止できる。
【００２５】
また、図５のように、終端領域のコーナー部において、ｐ型ピラー領域２が放射状に配設されることでｐ型ピラー領域２の間隔が広くなった部分に、他のｐ型ピラー領域２よりも長さの短いｐ型ピラー領域２を局所的に設けてもよい。この方法でも、終端領域のコーナー部でｐ型ピラー領域２の密度が低くなることが防止される。
【００２６】
また、図６および図７のように、終端領域において、ｐ型ピラー領域２を含むドリフト層１の表層部に、ｐ型の半導体領域からなるリサーフ領域３を設けてもよい（図６は図７のＡ１−Ａ２線に沿った断面を示している）。リサーフ領域３は、表面電極５を取り囲むフレーム状で形成される。
【００２７】
このとき、終端領域に設けられたｐ型ピラー領域２は、リサーフ領域３よりも外側にまで延在していることが好ましい。また、リサーフ領域３の一部が、平面視で、表面電極５の一部と重なるように形成されることが好ましい。ここでは、図７のように、リサーフ領域３が表面電極５の端部と接するように形成されている。図７の例では、リサーフ領域３が、ｐ型ピラー領域２を含むドリフト層１の表面に接しているが、ドリフト層１の表面に接しない構成としてもよい。
【００２８】
リサーフ領域３は、図８のように、その内周側から外周側へ向かう方向において複数に分割されていてもよい。言い換えれば、活性領域１１を取り囲むフレーム状のリサーフ領域３を複数個設けてもよい。
【００２９】
また、リサーフ領域３の不純物濃度が、内周側から外周側へ向かって低くなるように、リサーフ領域３が不純物濃度の異なる複数の領域を含むようにしてもよい。例えば、図９のように、リサーフ領域３が３つの領域３１〜３３から構成され、最も不純物濃度の高い領域３１、２番目に不純物濃度の高い領域３１、最も不純物濃度の低い領域３３が、内周側からこの順に並ぶようにしてもよい。
【００３０】
図１０のように、ｐ型ピラー領域２を含むドリフト層１の表層部における表面電極５と重なる部分を含む位置に、ｐ型ピラー領域２よりも不純物濃度が高い高濃度ｐ領域７を設けてもよい。ここでは、高濃度ｐ領域７が表面電極５の端部に接するように設けられている。図１０の例では、高濃度ｐ領域７が、ｐ型ピラー領域２を含むドリフト層１の表面に接しているが、ドリフト層１の表面に接しない構成としてもよい。また、高濃度ｐ領域７と図７〜図９に示したリサーフ領域３とを組み合わせてもよい。その場合、高濃度ｐ領域７は、リサーフ領域３の表層部に形成され、その不純物濃度はリサーフ領域３よりも高くする。
【００３１】
図１１のように、ｐ型ピラー領域２を含むドリフト層１の上に、表面電極５と接して取り囲むようにフィールド絶縁膜８を形成してもよい。さらに、図１２のように、表面電極５を、導電膜５１，５２からなる二層構造としてもよい。
【００３２】
図３では、ｐ型ピラー領域２の底がドリフト層１の底に達しているが、図１３のように、ｐ型ピラー領域２の底がドリフト層１の底から離間していてもよい。つまり、ｐ型ピラー領域２の深さを、ドリフト層１の厚さよりも小さくしてもよい。
【００３３】
以下、実施の形態１に係る半導体装置１００の製造方法について説明する。スーパージャンクション構造を形成する方法としては、主に２通りが考えられる。第１の方法は、ドリフト層１の表面にトレンチを形成し、その内部にｐ型ピラー領域２を埋め込み形成する方法である。図１４および図１５は、第１の方法を用いたドリフト層１およびｐ型ピラー領域２の形成方法を示す工程図であり、これらの工程図は、図３の断面、すなわち図２のＡ１−Ａ２に沿った断面に対応している。
【００３４】
まず、ｎ型ＳｉＣからなる半導体基板４を用意し、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板４の表面にｎ型のドリフト層１をエピタキシャル成長させる。ドリフト層１の厚さは、２μｍ〜１５０μｍの範囲内とする。ドリフト層１に導入するｎ型ドーパントとしては、窒素（Ｎ）等が用いることができ、ドリフト層１の不純物濃度は、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３の範囲内とする。
【００３５】
次に、ドリフト層１の表面にＣＶＤ法などによってシリコン酸化膜を形成し、当該シリコン酸化膜をフォトリソグラフィ技術を用いてパターニングすることで、ｐ型ピラー領域２の形成領域が開口されたエッチングマスクを形成する。そして、当該エッチングマスクを用いて、ＲＩＥ（Reactive Ion Etching）によるドリフト層１の選択的なエッチングを行い、さらにフッ酸処理等によりエッチングマスクを除去する。その結果、図１４のように、ドリフト層１に、ｐ型ピラー領域２に対応するパターンのトレンチ９が形成される。各トレンチ９の幅は１〜５μｍの範囲内、トレンチ９同士の間隔は１〜１５μｍの範囲内とする。
【００３６】
その後、ＣＶＤ法により、ｐ型ピラー領域２となるｐ型半導体を、ドリフト層１のトレンチ９を埋めるようにエピタキシャル成長させる。ｐ型半導体すなわちｐ型ピラー領域２に導入するドーパントとしては、アルミニウム（Ａｌ）やボロン（Ｂ）等を用いることができ、その不純物濃度は、ドリフト層１の不純物濃度と同じ範囲内とする。
【００３７】
続いて、ＣＭＰ（Chemical Mechanical Polishing）によりドリフト層１の表面を平坦化することで、図１５のように、トレンチ９内にｐ型ピラー領域２を形成する。これにより、ドリフト層１内にライン状のｐ型ピラー領域２が形成されてなるスーパージャンクション構造が得られる。
【００３８】
スーパージャンクション構造を形成する第２の方法は、ドリフト層１のエピタキシャル成長と、ｐ型ピラー領域２を形成するイオン注入とを繰り返す方法である。図１６は、第２の方法を用いたドリフト層１およびｐ型ピラー領域２の形成方法を示す工程図であり、この工程図も、図３の断面、すなわち図２のＡ１−Ａ２に沿った断面に対応している。
【００３９】
まず、ｎ型ＳｉＣからなる半導体基板４を用意し、ＣＶＤ法により、半導体基板４の表面に厚さ０．５〜２μｍのｎ型のドリフト層１をエピタキシャル成長させる。この場合も、ドリフト層１に導入するｎ型ドーパントとしては、窒素（Ｎ）等が用いることができ、ドリフト層１の不純物濃度は、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３の範囲内とする。
【００４０】
次に、フォトリソグラフィ技術を用いて、図１６のように、ｐ型ピラー領域２の形成領域が開口されたフォトレジスト１０を形成し、フォトレジスト１０をマスクにするイオン注入により、ドリフト層１内にｐ型ピラー領域２を形成する。ｐ型ピラー領域２に導入するドーパントとしては、ＡｌやＢ等を用いることができ、その不純物濃度は、ドリフト層１の不純物濃度と同じ範囲内とする。その後、有機溶剤でフォトレジスト１０を除去すると、厚みの薄いドリフト層１とｐ型ピラー領域２からなるスーパージャンクション構造が形成される。
【００４１】
このドリフト層１のエピタキシャル成長とイオン注入によるｐ型ピラー領域２の形成とを繰り返し行って、ドリフト層１とｐ型ピラー領域２の厚さを増加させることで、図１５と同様に、所望の厚みのスーパージャンクション構造を得ることができる。
【００４２】
ここで、フォトリソグラフィ技術を用いたマスクの形成とイオン注入を繰り返すことにより、図６〜図９に示したリサーフ領域３や、図１０に示した高濃度ｐ領域７などを形成してもよい。リサーフ領域３および高濃度ｐ領域７に注入するイオン種としてもＡｌやＢ等が用いることができる。リサーフ領域３および高濃度ｐ領域７の不純物濃度はドリフト層１の不純物濃度よりも高くする。リサーフ領域３と高濃度ｐ領域７の両方を形成する場合には、高濃度ｐ領域７の不純物濃度をリサーフ領域３の不純物濃度よりも高くする。
【００４３】
その後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気（１３００℃〜１９００℃）中で、３０秒〜１時間のアニールを行う。このアニールにより、上記の工程で注入したイオンを電気的に活性化させる。
【００４４】
ここで、ＣＶＤ法などによりｐ型ピラー領域２を含むドリフト層１の表面にシリコン酸化膜を形成し、フォトリソグラフィ技術を用いた選択的なエッチングにより当該シリコン酸化膜をパターニングすることで、図１１または図１２に示したフィールド絶縁膜８を形成してもよい。
【００４５】
その後、スパッタ法や蒸着法などで、ｐ型ピラー領域２を含むドリフト層１の上面に表面電極５を、半導体基板４の下面に裏面電極６を、それぞれ形成することで、図３に示した構成の半導体装置１００が完成する。
【００４６】
表面電極５の材料としては、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、Ａｌなどの金属のうち１つまたは複数を用いることができ、裏面電極６の材料としては、例えばニッケル（Ｎｉ）、金（Ａｕ）などの金属のうち１つまたは複数を用いることができる。
【００４７】
次に、半導体装置１００の動作を説明する。ここでは、表面電極５に裏面電極６よりも高い電位が印加された「順バイアス状態」の動作と、裏面電極６に表面電極５よりも高い電位が印加された「逆バイアス状態」の動作とを分けて説明する。
【００４８】
順バイアス状態では、表面電極５と裏面電極６との間の電圧が一定値を超えると、表面電極５から裏面電極６に向かって電流が流れる。この電流が流れ始める電圧は、表面電極５の材料や形成方法、熱処理方法等によって異なるが、概ね０．５Ｖ〜２Ｖ程度である。
【００４９】
スーパージャンクション構造を有する半導体装置１００では、表面電極５とのショットキー障壁が大きいｐ型ピラー領域２にはほとんど電流が流れないが、ドリフト層１は不純物濃度が非常に高く電気抵抗が小さいため、スーパージャンクション構造を有さないものに比べて電力消費を非常に小さくできる。
【００５０】
一方、逆バイアス状態では、ドリフト層１およびｐ型ピラー領域２内に空乏層が伸びることで、表面電極５と裏面電極６との間の電流は遮断される。スーパージャンクション構造では、ドリフト層１とｐ型ピラー領域２との間のｐｎ接合から横方向にも空乏層が伸びるため、ドリフト層１の不純物濃度を非常に大きくしても十分な耐圧を確保でできる。
【００５１】
活性領域１１だけでなく終端領域にもｐ型ピラー領域２を設けることにより、終端領域においてもドリフト層１の厚み方向の耐圧を高くすることができる。ここで、上記の特許文献１のように、終端領域にフレーム状のｐ型ピラー領域２を形成すると、図１７のように、終端領域の構成は、内周側から外周側へ向かう方向にｐ型ピラー領域２とドリフト層１とが交互に並んだ構成となる。この場合、半導体装置１００が逆バイアス状態になると、ｐ型ピラー領域２の内部で空乏化せずに残った部分の外周に横方向（半導体装置１００の中央に向かう方向）の電界がかかり、その結果、十分な耐圧性能が得られないことがある。
【００５２】
それに対し、本実施の形態では、終端領域のｐ型ピラー領域２を、終端領域の内周側から外周側へ向けて伸びる形状にしている。この場合、半導体装置１００が逆バイアス状態になると、ｐ型ピラー領域２の内部に外周側から内周側に向かって広く空乏層が広がり、その空乏層が広がった領域で電位勾配が生じるため、横方向の電界集中が緩和される。つまり、図１７で示した問題が生じることを防止でき、耐圧性能の高い半導体装置１００を得ることができる。
【００５３】
ここで、図２に示した領域Ｂ，Ｃのようなｐ型ピラー領域２の伸びる方向が遷移する領域で、ドリフト層１の密度とｐ型ピラー領域２の密度とのバランスが崩れてしまうと、ｐｎ接合からドリフト層１とｐ型ピラー領域２の双方へ効果的に空乏層が広がらなくなり、耐圧が低下するおそれがある。
【００５４】
本発明者は、ｐ型ピラー領域２の伸びる方向が遷移する領域を持つ、実施の形態１の半導体装置１００について、逆バイアス状態をシミュレーションして耐圧計算を行った。図１８はｐ型ピラー領域２の伸びる方向が遷移する領域の平面図であり、シミュレーションは、図１８に示す領域を１つのユニットとして、ｐ型ピラー領域２の幅Ｗｐ、同じ方向へ伸びるｐ型ピラー領域２同士の間隔Ｗｎ、異なる方向へ伸びるｐ型ピラー領域２同士の間隔ｘをパラメータとして行われた。また、当該シミュレーションにおいて、ドリフト層１の厚みとｐ型ピラー領域２の深さは共に１０μｍとしている。
【００５５】
図１９は、ドリフト層１およびｐ型ピラー領域２の不純物濃度を共に３×１０１６ｃｍ−３とし、ＷｎとＷｐを共に２μｍとしたときのシミュレーションの結果であり、耐圧のｘ依存性を示している。図１９から分かるように、ｘが１μｍ以下のときに高耐圧が得られている。
【００５６】
図２０は、ドリフト層１の不純物濃度を３×１０１６ｃｍ−３、ｐ型ピラー領域２の不純物濃度を９×１０１６ｃｍ−３、Ｗｎを６μｍ、Ｗｐを２μｍとしたときのシミュレーション結果である。図２０から分かるように、ｘが２μｍからＷｎの半分である３μｍまでの範囲で高耐圧が得られている。
【００５７】
以上の結果から、ｐ型ピラー領域２が伸びる方向が遷移する領域において、伸びる方向が異なるｐ型ピラー領域２の間隔は、伸びる方向が同じｐ型ピラー領域２同士の間隔から１μｍを引いた値から、伸びる方向が同じｐ型ピラー領域２同士の間隔の半分と同じ値までの範囲にすることが望ましい。
【００５８】
また、図２のように終端領域のコーナー部でｐ型ピラー領域２を放射状に配置すると、終端領域の外周側でｐ型ピラー領域２の密度が減少し、ｐｎ接合からドリフト層１へ空乏層が広がりにくくなって、耐圧が低下するおそれがある。図４のように、放射状に配設されたｐ型ピラー領域２の幅を外周側で広くしたり、図５のように、放射状に配設されたｐ型ピラー領域２の間に局所的なｐ型ピラー領域２ａを設けたりして、ｐ型ピラー領域２の密度が外周側で低下しないようにすると、その問題を回避することができる。
【００５９】
また、図６のように、活性領域１１を取り囲むｐ型のリサーフ領域３を形成すると、活性領域１１の外周部での電界集中が抑制され、より高い耐圧を得ることができる。その場合、終端領域に配設されるｐ型ピラー領域２は、リサーフ領域３よりも外側にまで延在させる好ましい。リサーフ領域３とｐ型ピラー領域２とが重なる領域は、最も不純物濃度の高いｐ型領域となり、その端部で最も電界集中が起こりやすい。ｐ型ピラー領域２がリサーフ領域３の外側にまで延在していると、リサーフ領域３とｐ型ピラー領域２とが重なる領域の一部と、リサーフ領域３の外側のｐ型ピラー領域２とに空乏層が広がって電位勾配ができるため、リサーフ領域３とｐ型ピラー領域２とが重なる領域の端部における電界集中を緩和することができる。
【００６０】
逆に、ｐ型ピラー領域２がリサーフ領域３の外周にまで達しない場合、ｐ型ピラー領域２よりも外側のリサーフ領域３で、ドリフト層１に対して十分な不純物濃度が確保できず、電界緩和の効果が不十分になり、耐圧が低下するおそれがある。
【００６１】
終端領域にリサーフ領域３を設けた場合、リサーフ領域３の内部に広がる空乏層の端部に電界が集中する可能性がある。図８のように、リサーフ領域３を複数に分割すると、電界が集中する箇所を分散することができ、より高耐圧を得ることができる。
【００６２】
リサーフ領域３が設けられた終端領域の耐圧は、リサーフ領域３の内部に空乏層がどの程度広がるかに左右される。図９のように、リサーフ領域３の不純物濃度が内周側から外周側へ向かって低くなるようにすると、耐圧を得るために適切なリサーフ領域３の不純物濃度が得られる確率が高まり、より高い耐圧を得ることができる。
【００６３】
また、図１０のように、表面電極５の外周部の下に高濃度ｐ領域７を設けると、半導体装置１００に高電圧が印加される過渡状態においても高濃度ｐ領域７における応答キャリア数を十分に保ち、表面電極５の端部に局所的な電界集中が生じることを抑制でき、より高い耐圧を得ることができる。
【００６４】
また、図１１に示したように、終端領域にｐ型ピラー領域２を含むドリフト層１の上にフィールド絶縁膜８を形成した場合、フィールド絶縁膜８を形成しない場合と比べてドリフト層１の表面に導入される固定電荷量を小さくすることができ、ｐ型ピラー２および耐圧保持構造３の役割を妨げることなく、高耐圧な半導体装置が得られる。
【００６５】
図１２のように表面電極５を多層構造とした場合でも、上記と同様の動作が得られる。
【００６６】
＜実施の形態２＞
実施の形態１では、本発明をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に適用した例を示す。ただし、本発明は、ＭＯＳＦＥＴ以外にも、ＪＦＥＴ（Junction FET）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも適用可能である。
【００６７】
図２１〜図２５は、実施の形態２に係る半導体装置２００であるＭＯＳＦＥＴの構成を示す模式的な図である。図２１は半導体装置２００の平面図であり、図２２はそのドリフト層１の表面構造を示す平面図である。図２３は、図２２に示したドリフト層１のコーナー部近傍を拡大した平面図であり、図２４は、図２３のＡ１−Ａ２に沿った断面図である。図２５は、半導体装置２００に複数設けられるＭＯＳＦＥＴのユニットセル（以下「ＭＯＳＦＥＴセル」と称す）の構成を示す断面図である。なお、ＭＯＳＦＥＴセルは、図２４の左端部分にも示されている。
【００６８】
図２１のように、半導体装置２００の上面には、ＭＯＳＦＥＴのソースパッドとして機能する表面電極５と、表面電極５から離間して形成されたゲートパッド１５ａと、ゲートパッド１５ａと接続して表面電極５を取り囲むように形成されたゲート配線１５ｂとが形成されている。
【００６９】
図２２および図２３のように、半導体装置２００のドリフト層１は、複数のｐ型ピラー領域２が実施の形態１と同様に配設されたスーパージャンクション構造となっている。すなわち、ＭＯＳＦＥＴが形成される活性領域１１において、ｐ型ピラー領域２のそれぞれは、平面視で、一定の方向へ伸びるライン状であるが、活性領域１１のコーナー部では、ｐ型ピラー領域２はコーナー部の屈曲方向へ向かって湾曲している。また、終端領域において、ｐ型ピラー領域２は、終端領域の内周側から外周側へ向かう方向に伸びている。特に、終端領域のコーナー部では、ｐ型ピラー領域２が、終端領域の内周側から外周側へと広がる放射状に配設されている。
【００７０】
半導体装置２００の活性領域１１は、ＭＯＳＦＥＴのユニットセルが複数形成されるセル領域となっている。また、活性領域１１の外周部には、ｐ型ピラー領域２を含むドリフト層１の表層部に、ｐ型の外周ウェル領域１２ａが形成されている。外周ウェル領域１２ａは、終端領域に設けられたｐ型ピラー領域２に接しつつ、活性領域１１を取り囲むフレーム状である。
【００７１】
図２５のように、ＭＯＳＦＥＴセルは、ｐ型ピラー領域２を含むドリフト層１の表層部に形成されたｐ型ウェル領域１２を備えている。ｐ型ウェル領域１２は、ｐ型ピラー領域２の両側のドリフト層１に達するように、ｐ型ピラー領域２よりも広い幅で形成されている。
【００７２】
ｐ型ウェル領域１２の表層部には、ｎ型ソース領域１３が形成されている。ｐ型ウェル領域１２の表層部におけるｎ型ソース領域１３とドリフト層１とに挟まれた部分が、ＭＯＳＦＥＴのチャネル領域となる。ｐ型ウェル領域１２の表層部には、さらに、高濃度ｐ領域７が形成され、ｐ型ウェル領域１２の両側にチャネル領域が形成されるように、ｎ型ソース領域１３は高濃度ｐ領域７を挟むように形成されている。
【００７３】
ドリフト層１、ｐ型ウェル領域１２、ｎ型ソース領域１３の表面に跨がるように、ゲート絶縁膜１４が形成されており、その上にゲート電極１５が形成されている。つまり、ゲート電極１５は、ゲート絶縁膜１４を介してチャネル領域の上に延在している。
【００７４】
ゲート電極１５の上には、層間絶縁膜１６が形成されている。図２１に示した表面電極５は、層間絶縁膜１６の上に形成されており、表面電極５とゲート電極１５との間は、層間絶縁膜１６によって絶縁されている。また、層間絶縁膜１６には、ｎ型ソース領域１３および高濃度ｐ領域７に達するコンタクトホールが形成されており、表面電極５は、当該コンタクトホールを通して、ｎ型ソース領域１３および高濃度ｐ領域７に接続している（表面電極５と高濃度ｐ領域７とはオーミック接続している）。このように、表面電極５は、ｎ型ソース領域１３に接続することでＭＯＳＦＥＴのソース電極として機能すると共に、高濃度ｐ領域７を通してｐ型ウェル領域１２と電気的に接続されている。なお、半導体基板４の下面に設けられた裏面電極６は、ＭＯＳＦＥＴのドレイン電極として機能する。
【００７５】
図２４に示すように、高濃度ｐ領域７は外周ウェル領域１２ａの表層部にも形成されており、表面電極５は層間絶縁膜１６に形成されたコンタクトホールを通して、外周ウェル領域１２ａの高濃度ｐ領域７にも接続している。つまり、表面電極５は、高濃度ｐ領域７を通して外周ウェル領域１２ａにも電気的に接続されている。
【００７６】
また、ゲート絶縁膜１４およびゲート電極１５は、外周ウェル領域１２ａの上にまで伸び、さらに、外周ウェル領域１２ａと共に活性領域１１を取り囲むフレーム状のパターンを含んでいる。つまり、各ＭＯＳＦＥＴセルのゲート電極１５は、活性領域１１の外周部でつながっている。図２１に示したゲート配線１５ｂは、活性領域１１の外周部において、層間絶縁膜１６に形成されたコンタクトホールを通してゲート電極１５に接続している。
【００７７】
なお、各ＭＯＳＦＥＴセルのゲート電極１５は、活性領域１１の内側でつながっていてもよい。その場合、ゲート配線１５ｂを活性領域１１の上方に延在させ、ゲート配線１５ｂとゲート電極１５とが活性領域１１の内側で接続するように構成してもよい。
【００７８】
半導体装置２００の終端領域には、ｐ型ピラー領域２を含むドリフト層１上に、フィールド絶縁膜８が形成されている。ゲート電極１５および層間絶縁膜１６は、フィールド絶縁膜８上にまで延在させてもよい。
【００７９】
ここで、電界集中の起こり得る特異点ができるのを避けるために、外周ウェル領域１２ａは、図２６のように、平面視で、活性領域１１のコーナー部で湾曲したｐ型ピラー領域２の部分を内包するように形成してもよい。
【００８０】
実施の形態１と同様に、図６および図７に示したようなｐ型のリサーフ領域３を、終端領域に設けてもよい。その場合、リサーフ領域３は、外周ウェル領域１２ａに接しつつ、外周ウェル領域１２ａを取り囲むように設けられる。また、実施の形態１で図８および図９を用いて説明したリサーフ領域３の構成も適用可能である。さらに、図１３を用いて説明したｐ型ピラー領域２の構成（ｐ型ピラー領域２の底がドリフト層１の底に達しない構成）も適用可能である。
【００８１】
次に、実施の形態２に係る半導体装置２００の製造方法について説明する。まず、実施の形態１と同様の手法で、ｎ型ＳｉＣからなる半導体基板４の表面にｎ型のドリフト層１を形成し、ドリフト層１に複数のｐ型ピラー領域２を形成することで、図１５に示したようにスーパージャンクション構造を得る。また、実施の形態１と同様に、ドリフト層１の厚さは２μｍ〜１５０μｍの範囲内、ｐ型ピラー領域２の幅は１μｍ〜５μｍの範囲内、ｐ型ピラー領域２の間隔は１μｍ〜１５μｍの範囲内、ドリフト層１およびｐ型ピラー領域２の不純物濃度は１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３以下の範囲内とする。
【００８２】
本実施の形態では、ＭＯＳＦＥＴセルのｐ型ウェル領域１２を、ｐ型ピラー領域２と同じ繰り返しピッチで設けるため、ＭＯＳＦＥＴセルを高密度に配置するために、ｐ型ピラー領域２の幅をｐ型ピラー領域２の間隔よりも小さくすることが望ましい。その場合、空乏層がドリフト層１とｐ型ピラー領域２に広がるように、ｐ型ピラー領域２の不純物濃度をドリフト層１よりも高くするとよい。
【００８３】
続いて、フォトリソグラフィ技術を用いたマスクの形成とイオン注入を繰り返すことにより、ドリフト層１の表面に、ｐ型ウェル領域１２、外周ウェル領域１２ａ、高濃度ｐ領域７およびｎ型ソース領域１３をそれぞれ形成する。同様の手法で、リサーフ領域３を形成してもよい。
【００８４】
ｐ型ウェル領域１２と外周ウェル領域１２ａとは、同じイオン注入工程で同時に形成してもよい。ｎ型の半導体領域を形成するためのイオン種としてはＮ等を用いることができる。ｐ型の半導体領域を形成するためのイオン種としてはＡｌやＢ等を用いることができる。ｐ型ウェル領域１２および外周ウェル領域１２ａの不純物濃度は、１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３の範囲内とする。高濃度ｐ領域７およびｎ型ソース領域１３の不純物濃度は、ｐ型ウェル領域１２および外周ウェル領域１２ａの不純物濃度よりも大きくする。
【００８５】
その後、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気（１３００℃〜１９００℃）中で、３０秒〜１時間のアニールを行う。このアニールにより、上記の工程で注入したイオンを電気的に活性化させる。
【００８６】
そして、ＣＶＤ法などによりｐ型ピラー領域２を含むドリフト層１の表面にシリコン酸化膜を形成し、フォトリソグラフィ技術を用いた選択的なエッチングにより当該シリコン酸化膜をパターニングすることで、フィールド絶縁膜８を形成する。
【００８７】
続いて、フィールド絶縁膜８に覆われていない部分のドリフト層１およびｐ型ピラー領域２の表面を熱酸化して、シリコン酸化膜からなるゲート絶縁膜１４を形成する。次に、ゲート絶縁膜１４の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることでゲート電極１５を形成する。
【００８８】
さらに、層間絶縁膜１６を減圧ＣＶＤ法により形成する。そして、層間絶縁膜１６を選択的にエッチングして、各種のコンタクトホールを形成する。具体的には、活性領域１１において、ＭＯＳＦＥＴセルのｎ型ソース領域１３および高濃度ｐ領域７に達するコンタクトホールを形成し、活性領域１１の外周部において、ｐ型ウェル領域１２の高濃度ｐ領域７に達するコンタクトホールと、ゲート電極１５に達するコンタクトホールとを形成する。
【００８９】
そして、スパッタ法や蒸着法などにより、ドリフト層１の上面に表面電極５、ゲートパッド１５ａおよびゲート配線１５ｂを形成し、さらに半導体基板４の下面に裏面電極６を形成する。その結果、図２４に示した構成の半導体装置２００が完成する。
【００９０】
表面電極５、ゲートパッド１５ａおよびゲート配線１５ｂの材料としては、Ｎｉ、Ｔｉ、Ａｌなどの金属のうち１つまたは複数を用いることができ、裏面電極６の材料としては、例えばＮｉ、Ａｕなどの金属のうち１つまたは複数を用いることができる。また、熱処理により、表面電極５および裏面電極６とそれに接触する炭化珪素層とを反応させることで、表面電極５および裏面電極６と炭化珪素層との間にシリサイドを形成している。
【００９１】
次に、半導体装置２００の動作を説明する。ここでは、ゲート電極１５にしきい値以上の正の電圧が印加された「オン状態」の動作と、ゲート電極１５の電圧がしきい値未満となった「オフ状態」の動作とを分けて説明する。
【００９２】
オン状態では、チャネル領域に反転チャネルが形成され、ｎ型ソース領域１３とドリフト層１との間にキャリアである電子が流れる経路が形成される。このため、裏面電極６に表面電極５よりも高い電圧をかけると、ドリフト層１を通して電流が流れる。このとき表面電極５と裏面電極６との間に流れる電流を「オン電流」、表面電極５と裏面電極６の間にかかる電圧を「オン電圧」と呼び、オン電圧をオン電流の密度で除した値を「オン抵抗」と呼ぶ。オン抵抗は、上記の電子が流れる経路の抵抗の合計に等しい。ＭＯＳＦＥＴが通電時に消費する通電損失は、オン抵抗とオン電流の自乗の積となるため、オン抵抗は低いことが好ましい。なお、オン電流はチャネルが存在する活性領域１１のみを流れ、活性領域１１の外周の終端領域には流れない。
【００９３】
スーパージャンクション構造を有する半導体装置２００では、不純物濃度が非常に大きなドリフト層１の電気抵抗が小さいため、スーパージャンクション構造を有さないものに比べてオン抵抗が非常に小さくなり、電力消費を非常に小さくできる。
【００９４】
一方、オフ状態では、チャネル領域に反転キャリアが形成されずオン電流が流れないため、ＭＯＳＦＥＴの表面電極５と裏面電極６との間に高電圧がかかる。このとき、ゲート電極１５の電圧は、表面電極５の電圧とおおよそ等しいことから、ゲート電極１５と裏面電極６との間にも高い電圧が印加されることになる。
【００９５】
スーパージャンクション構造を有する半導体装置２００では、活性領域１１において、ドリフト層１とｐ型ピラー領域２との間のｐｎ接合から横方向にも空乏層が伸びるため、ドリフト層１の不純物濃度が非常に大きい場合でも十分な耐圧を確保できる。さらに、ＭＯＳＦＥＴセル同士の間隔を広くしても耐圧の低下が小さいため、電子の通り道を大きくすることによる低抵抗化が可能である。
【００９６】
本実施の形態では、活性領域１１の外周に設けられた外周ウェル領域１２ａは、表面電極５と電気的に接続している。よって、半導体装置２００のオフ状態において、外周ウェル領域１２ａとその上のゲート電極１５との間のゲート絶縁膜１４およびフィールド絶縁膜８に高い電界が印加されることが防止されている。
【００９７】
また、半導体装置２００のオフ状態において、終端領域のｐ型ピラー領域２は、実施の形態１の半導体装置１００における逆バイアス状態と同じように作用する。つまり、オフ状態において、終端領域のｐ型ピラー領域２内に、外周側から内周側に向かって広く空乏層が広がり、その空乏層が広がった領域で電位勾配が生るため、横方向の電界集中が緩和される。終端領域に、終端領域の内周側から外周側へ伸びるｐ型ピラー領域２を形成することで、終端領域の全領域において横方向の電界集中が緩和される。それにより、半導体装置２００の耐圧性能が向上する。
【００９８】
また、図６〜図１３を用いて説明したリサーフ領域３およびｐ型ピラー領域２の構成を、実施の形態２の半導体装置２００に適用可能した場合も、実施の形態１と同様の動作が得られる。
【００９９】
以上の実施の形態では、半導体基板４の材料をＳｉＣとしたが、半導体基板４の材料は珪素（Ｓｉ）や他のワイドバンドギャップ半導体でもよい。ＳｉＣを用いた場合、半導体基板４およびドリフト層１内の不純物の拡散係数が小さいため、ｎ型の領域とｐ型の領域の配置を設計しやすい。また、上の説明では、第１導電型をｎ型、第２導電型をｐ型としたが、反対に、第１導電型をｐ型、第２導電型をｎ型にしてもよい。
【０１００】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１０１】
１  ドリフト層、２  ｐ型ピラー領域、２ａ  局所的なｐ型ピラー領域、３  リサーフ領域、４  半導体基板、５  表面電極、６  裏面電極、７  高濃度ｐ領域、８  フィールド絶縁膜、９  トレンチ、１０  フォトレジスト、１１  活性領域、１２  ｐ型ウェル領域、１２ａ  外周ウェル領域、１３  ｎ型ソース領域、１４  ゲート絶縁膜、１５  ゲート電極、１５ａ  ゲートパッド、１５ｂ  ゲート配線、１６  層間絶縁膜、１００，２００  半導体装置。
【図１】
2017187856.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成29年8月24日(2017.8.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（４）と、
前記半導体基板（４）上に形成された第１導電型のドリフト層（１）と、
前記ドリフト層（１）内に形成された第２導電型の複数のピラー領域（２）と、
前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に形成された表面電極（５）と、を備え、
能動的に電流を流す活性領域（１１）と、前記活性領域（１１）の外側に設けられた終端領域とを有し、
前記複数のピラー領域（２）は、前記活性領域（１１）内で一定方向に伸びた複数の第１ピラー領域、前記第１ピラー領域と離間して形成され、前記第１ピラー領域と伸びる方向が同じ領域と前記活性領域（１１）のコーナー部で当該コーナー部の屈曲方向へ湾曲した領域とを有する複数の第２ピラー領域、および、前記終端領域の内周側から外周側へ向かう方向に伸び、前記終端領域のコーナー部では前記終端領域の内周側から外周側へと広がる放射状に配設されている複数の第３ピラー領域からなり、
前記第３ピラー領域のうち前記第１ピラー領域と伸びる方向が同じものは、前記第１ピラー領域と繋がっており、
前記第１ピラー領域と伸びる方向が異なる前記第２ピラー領域と前記第１ピラー領域との間隔、または、前記第３ピラー領域と前記第２ピラー領域との間隔は、前記第１ピラー領域同士の間隔の半分以下であり、
前記第１ピラー領域と伸びる方向が異なる前記第２ピラー領域と前記第１ピラー領域との間隔、または、前記第３ピラー領域と前記第２ピラー領域との間隔と、前記第１ピラー領域同士の間隔の半分との差は、１μｍ以下である
ことを特徴とする半導体装置。
【請求項２】
前記終端領域のコーナー部で放射状に配設された前記第３ピラー領域は、前記終端領域の内周側から外周側へ向けて幅が広くなっている
請求項１に記載の半導体装置。
【請求項３】
前記終端領域のコーナー部において、前記第３ピラー領域が放射状に配設されることで前記第３ピラー領域の間隔が広くなった部分に、局所的なピラー領域（２）の一部である第４ピラー領域をさらに備える
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記表面電極（５）は、前記ドリフト層（１）および前記複数のピラー領域（２）とショットキー接続している
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記終端領域において、前記ドリフト層（１）の表層部に、前記表面電極（５）の一部と重なる第２導電型の高濃度領域（７）をさらに備える
請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記活性領域（１１）に設けられたピラー領域（２）のそれぞれの表層部に、前記ピラー領域（２）の両側の前記ドリフト層（１）に達するように前記ピラー領域（２）よりも広い幅で形成された第２導電型のウェル領域（１２）と、
前記ウェル領域（１２）の表層部に形成された第１導電型のソース領域（１３）と、
前記ウェル領域（１２）における前記ソース領域（１３）と前記ドリフト層（１）とに挟まれた部分の上に、ゲート絶縁膜（１４）を介して設けられたゲート電極（１５）と、をさらに備え、
前記表面電極（５）は、前記ソース領域（１３）および前記ウェル領域（１２）に接続されている
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項７】
前記ピラー領域の間隔が１５μｍ以下である
請求項６に記載の半導体装置。
【請求項８】
前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、前記活性領域（１１）を取り囲むように形成された第２導電型の外周ウェル領域（１２ａ）をさらに備え、
前記表面電極（５）は、前記外周ウェル領域（１２ａ）にも接続されている
請求項６に記載の半導体装置。
【請求項９】
前記外周ウェル領域（１２ａ）は、平面視で、前記活性領域（１１）のコーナー部で湾曲した前記ピラー領域（２）の部分を内包するように形成されている
請求項８に記載の半導体装置。
【請求項１０】
前記終端領域において、複数の前記第３ピラー領域を含む前記ドリフト層（１）の表層部に、前記活性領域（１１）を取り囲むように形成された第２導電型のリサーフ領域（３）をさらに備える
請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項１１】
前記複数のリサーフ領域（３）の一部は、平面視で、前記表面電極（５）の一部と重なるように形成されている
請求項１０に記載の半導体装置。
【請求項１２】
前記終端領域において、前記ドリフト層（１）の表層部に、前記表面電極（５）の一部と重なる第２導電型の高濃度領域（７）をさらに備え、
前記高濃度領域（７）は、前記リサーフ領域（３）の表層部に形成され、前記リサーフ領域（３）よりも不純物濃度が高い
請求項１０または請求項１１に記載の半導体装置。
【請求項１３】
前記終端領域において、前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、前記外周ウェル領域（１２ａ）を取り囲むように形成された第２導電型のリサーフ領域（３）をさらに備える
請求項８または請求項９に記載の半導体装置。
【請求項１４】
前記終端領域に設けられた前記ピラー領域（２）が、前記リサーフ領域（３）よりも外側にまで延在している
請求項１０から請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記リサーフ領域（３）は、内周側から外周側へ向かう方向において複数に分割されている
請求項１０から請求項１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記リサーフ領域（３）の不純物濃度は、内周側から外周側へ向かって低くなっている
請求項１０から請求項１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記終端領域において、前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に形成されたフィールド絶縁膜（８）をさらに備える
請求項１から請求項１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記半導体基板（４）は炭化珪素により形成されている
請求項１から請求項１７のいずれか一項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層内に形成された第２導電型の複数のピラー領域と、前記複数のピラー領域を含む前記ドリフト層の上に形成された表面電極と、を備え、能動的に電流を流す活性領域と、前記活性領域の外側に設けられた終端領域とを有し、前記複数のピラー領域は、前記活性領域内で一定方向に伸びた複数の第１ピラー領域、前記第１ピラー領域と離間して形成され、前記第１ピラー領域と伸びる方向が同じ領域と前記活性領域のコーナー部で当該コーナー部の屈曲方向へ湾曲した領域とを有する複数の第２ピラー領域、および、前記終端領域の内周側から外周側へ向かう方向に伸び、前記終端領域のコーナー部では前記終端領域の内周側から外周側へと広がる放射状に配設されている複数の第３ピラー領域からなり、前記第３ピラー領域のうち前記第１ピラー領域と伸びる方向が同じものは、前記第１ピラー領域と繋がっており、前記第１ピラー領域と伸びる方向が異なる前記第２ピラー領域と前記第１ピラー領域との間隔、または、前記第３ピラー領域と前記第２ピラー領域との間隔は、前記第１ピラー領域同士の間隔の半分以下であり、前記第１ピラー領域と伸びる方向が異なる前記第２ピラー領域と前記第１ピラー領域との間隔、または、前記第３ピラー領域と前記第２ピラー領域との間隔と、前記第１ピラー領域同士の間隔の半分との差は、１μｍ以下である。
【手続補正書】
【提出日】平成29年11月24日(2017.11.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（４）と、
前記半導体基板（４）上に形成された第１導電型のドリフト層（１）と、
前記ドリフト層（１）内に形成された第２導電型の複数のピラー領域（２）と、
前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に形成された表面電極（５）と、を備え、
能動的に電流を流す活性領域（１１）と、前記活性領域（１１）の外側に設けられた終端領域とを有し、
前記複数のピラー領域（２）は、前記活性領域（１１）内で一定方向に伸びた複数の第１ピラー領域、前記第１ピラー領域と離間して形成され、前記第１ピラー領域と伸びる方向が同じ領域と前記活性領域（１１）のコーナー部で当該コーナー部の屈曲方向へ湾曲した領域とを有する複数の第２ピラー領域、および、前記終端領域の内周側から外周側へ向かう方向に伸び、前記終端領域のコーナー部では前記終端領域の内周側から外周側へと広がる放射状に配設されている複数の第３ピラー領域からなり、
前記第３ピラー領域のうち前記第１ピラー領域と伸びる方向が同じものは、前記第１ピラー領域と繋がっており、
前記終端領域において、複数の前記第３ピラー領域を含む前記ドリフト層（１）の表層部に、前記活性領域（１１）を取り囲むように形成された第２導電型のリサーフ領域（３）をさらに備え、
前記終端領域に設けられた前記第１ピラー領域および前記第３ピラー領域が、前記リサーフ領域（３）よりも外側にまで延在している
ことを特徴とする半導体装置。
【請求項２】
前記終端領域のコーナー部で放射状に配設された前記第３ピラー領域は、前記終端領域の内周側から外周側へ向けて幅が広くなっている
請求項１に記載の半導体装置。
【請求項３】
前記第１ピラー領域と伸びる方向が異なる前記第２ピラー領域と前記第１ピラー領域との間隔、または、前記第３ピラー領域と前記第２ピラー領域との間隔は、前記第１ピラー領域同士の間隔の半分以下であり、
前記第１ピラー領域と伸びる方向が異なる前記第２ピラー領域と前記第１ピラー領域との間隔、または、前記第３ピラー領域と前記第２ピラー領域との間隔と、前記第１ピラー領域同士の間隔の半分との差は、１μｍ以下である
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記終端領域のコーナー部において、前記第３ピラー領域が放射状に配設されることで前記第３ピラー領域の間隔が広くなった部分に、局所的なピラー領域（２）の一部である第４ピラー領域をさらに備える
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記表面電極（５）は、前記ドリフト層（１）および前記複数のピラー領域（２）とショットキー接続している
請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記終端領域において、前記ドリフト層（１）の表層部に、前記表面電極（５）の一部と重なる第２導電型の高濃度領域（７）をさらに備える
請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記活性領域（１１）に設けられた前記第１ピラー領域のそれぞれの表層部に、前記第１ピラー領域の両側の前記ドリフト層（１）に達するように前記第１ピラー領域よりも広い幅で形成された第２導電型のウェル領域（１２）と、
前記ウェル領域（１２）の表層部に形成された第１導電型のソース領域（１３）と、
前記ウェル領域（１２）における前記ソース領域（１３）と前記ドリフト層（１）とに挟まれた部分の上に、ゲート絶縁膜（１４）を介して設けられたゲート電極（１５）と、
前記複数のピラー領域（２）を含む前記ドリフト層（１）の表層部に、前記活性領域（１１）を取り囲むように形成された第２導電型の外周ウェル領域（１２ａ）と、をさらに備え、
前記表面電極（５）は、前記ソース領域（１３）および前記ウェル領域（１２）に接続され、
前記表面電極（５）は、前記外周ウェル領域（１２ａ）にも接続され、
前記終端領域において、前記リサーフ領域（３）は、前記外周ウェル領域（１２ａ）を取り囲むように形成されている
請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項８】
前記ピラー領域の間隔が１５μｍ以下である
請求項７に記載の半導体装置。
【請求項９】
前記外周ウェル領域（１２ａ）は、平面視で、前記活性領域（１１）の前記第２ピラー領域の部分を内包するように形成されている
請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記複数のリサーフ領域（３）の一部は、平面視で、前記表面電極（５）の一部と重なるように形成されている
請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項１１】
前記高濃度領域（７）は、前記リサーフ領域（３）の表層部に形成され、前記リサーフ領域（３）よりも不純物濃度が高い
請求項６に記載の半導体装置。
【請求項１２】
前記リサーフ領域（３）は、内周側から外周側へ向かう方向において複数に分割されている
請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記リサーフ領域（３）の不純物濃度は、内周側から外周側へ向かって低くなっている
請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項１４】
前記終端領域において、前記複数のピラー領域（２）を含む前記ドリフト層（１）の上に形成されたフィールド絶縁膜（８）をさらに備える
請求項１から請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体基板（４）は炭化珪素により形成されている
請求項１から請求項１４のいずれか一項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層内に形成された第２導電型の複数のピラー領域と、前記複数のピラー領域を含む前記ドリフト層の上に形成された表面電極と、を備え、能動的に電流を流す活性領域と、前記活性領域の外側に設けられた終端領域とを有し、前記複数のピラー領域は、前記活性領域内で一定方向に伸びた複数の第１ピラー領域、前記第１ピラー領域と離間して形成され、前記第１ピラー領域と伸びる方向が同じ領域と前記活性領域のコーナー部で当該コーナー部の屈曲方向へ湾曲した領域とを有する複数の第２ピラー領域、および、前記終端領域の内周側から外周側へ向かう方向に伸び、前記終端領域のコーナー部では前記終端領域の内周側から外周側へと広がる放射状に配設されている複数の第３ピラー領域からなり、前記第３ピラー領域のうち前記第１ピラー領域と伸びる方向が同じものは、前記第１ピラー領域と繋がっており、前記終端領域において、複数の前記第３ピラー領域を含む前記ドリフト層（１）の表層部に、前記活性領域（１１）を取り囲むように形成された第２導電型のリサーフ領域（３）をさらに備え、前記終端領域に設けられた前記第１ピラー領域および第３ピラー領域が、前記リサーフ領域（３）よりも外側にまで延在している。
【国際調査報告】
2017187856.tif 000029
2017187856.tif 000030
2017187856.tif 000031
2017187856.tif 000032