(57)【要約】  ＬＣ複合電子部品（１０１）は、磁性体層を有するセラミック基板（ＣＬ）、セラミック基板（ＣＬ）の表面に薄膜プロセスによって形成される薄膜絶縁体層（ＴＬ）、セラミック基板（ＣＬ）に形成されるコイル状のインダクタ素子（ＬＥ）、薄膜絶縁体層（ＴＬ）に形成されるキャパシタ素子（ＣＥ）、薄膜絶縁体層（ＴＬ）の表面に形成される外部端子（Ｐ１，Ｐ２，Ｐ３）を備える。キャパシタ素子（ＣＥ）は、薄膜絶縁体層（ＴＬ）が有する第１キャパシタ電極（３１）と、第２キャパシタ電極（３２）と、少なくとも一部が第１キャパシタ電極（３１）と第２キャパシタ電極（３２）との間に配置される薄膜誘電体（１１）とによって構成される。外部端子（Ｐ１，Ｐ２，Ｐ３）はインダクタ素子（ＬＥ）およびキャパシタ素子（ＣＥ）の少なくとも一方に接続される。
2017065141.tif 000002
【特許請求の範囲】
【請求項１】
磁性体層を有するセラミック基板と、
前記セラミック基板の表面に薄膜プロセスによって形成され、且つ、第１キャパシタ電極、前記第１キャパシタ電極よりも前記セラミック基板に近接する第２キャパシタ電極、および薄膜誘電体を有する薄膜絶縁体層と、
前記セラミック基板に形成されるコイル状のインダクタ素子と、
前記薄膜絶縁体層に形成されるキャパシタ素子と、
前記薄膜絶縁体層の表面に形成され、前記インダクタ素子および前記キャパシタ素子の少なくとも一方に接続される外部端子と、
を備え、
前記キャパシタ素子は、前記第１キャパシタ電極と、前記第２キャパシタ電極と、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置される前記薄膜誘電体と、によって構成される、ＬＣ複合電子部品。
【請求項２】
前記薄膜誘電体は、チタン酸バリウムストロンチウムの焼結体である、請求項１に記載のＬＣ複合電子部品。
【請求項３】
前記薄膜誘電体の少なくとも一部は、前記第２キャパシタ電極と前記磁性体層基板との間に形成される、請求項１または２に記載のＬＣ複合電子部品。
【請求項４】
前記薄膜絶縁体層は絶縁樹脂層をさらに有し、
前記キャパシタ素子は前記絶縁樹脂層に覆われ、
前記外部端子は前記絶縁樹脂層の表面に形成される、請求項１から３のいずれかに記載のＬＣ複合電子部品。
【請求項５】
前記インダクタ素子と前記キャパシタ素子とで、ローパスフィルタが構成される、請求項１から４のいずれかに記載のＬＣ複合電子部品。
【請求項６】
外部端子を有するＬＣ複合電子部品と、
実装端子を有する実装基板と、
を備える、前記ＬＣ複合電子部品の実装構造であって、
前記外部端子は、前記実装端子に接続され、
前記ＬＣ複合電子部品は、
磁性体層を有するセラミック基板と、
前記セラミック基板の表面に薄膜プロセスによって形成され、且つ、第１キャパシタ電極、前記第１キャパシタ電極よりも前記セラミック基板に近接する第２キャパシタ電極、および薄膜誘電体を有する薄膜絶縁体層と、
前記セラミック基板に形成されるコイル状のインダクタ素子と、
前記薄膜絶縁体層に形成されるキャパシタ素子と、
をさらに備え、
前記外部端子は、前記薄膜絶縁体層の表面に形成され、前記インダクタ素子および前記キャパシタ素子の少なくとも一方に接続され
前記キャパシタ素子は、前記第１キャパシタ電極と、前記第２キャパシタ電極と、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置される前記薄膜誘電体と、によって構成される、ＬＣ複合電子部品の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣ複合電子部品に関し、特に例えばインダクタ素子が形成されたセラミック基板と、キャパシタ素子が形成された薄膜絶縁体層とを備えるＬＣ複合電子部品に関する。また、本発明は、特に例えば上記ＬＣ複合電子部品の実装基板への実装構造に関する。
【背景技術】
【０００２】
従来、集積受動素子（ＩＰＤ：Ｉｎｔｅｇｒａｔｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ）として、半導体基板上にキャパシタやインダクタを薄膜プロセスで形成した各種ＬＣ複合電子部品が考案されている（特許文献１）。【０００３】
上記薄膜プロセスでキャパシタを形成した場合には、キャパシタ用電極間の距離を短くできることから容量の大きなキャパシタを形成しやすい。しかし、上記薄膜プロセスでインダクタを形成した場合には、インダクタ用導体パターンの膜厚を厚くし難いため、特にインダクタの直流抵抗（ＤＣＲ）は増加してしまう。そのため、薄膜プロセスによってＱ値の高いインダクタを形成することが難しく、薄膜プロセスで形成したＬＣ複合電子部品において、高周波帯域で損失の小さなＬＣ共振回路を構成することは困難である。【０００４】
一方、キャパシタを形成した誘電体セラミック基板と、インダクタを形成した磁性体セラミック基板とを積層した構造のＬＣ複合電子部品が知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−５３４０６号公報
【特許文献２】特開平１１−６７５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２のように、誘電体セラミック基板にキャパシタを構成した場合には、キャパシタ用電極間の距離を短くすることが困難であるため、容量の大きなキャパシタを形成し難い。【０００７】
さらに、外部に接続するための外部端子を上記セラミック基板の表面に形成した場合に、上記セラミック基板を形成する材料と端子材料との焼成時の収縮率や収縮挙動が大きく異なるため、上記セラミック基板と外部端子との間の高い密着強度を得ることは難しい。そのため、このＬＣ複合電子部品を実装基板に実装すると、ＬＣ複合電子部品が実装基板から脱落しやすい。また、上記セラミック基板と外部端子との密着強度が低いため、上記セラミック基板と外部端子との界面に沿って微小な隙間が形成されやすい。そのため、外部に存在する水分が上記の隙間からＬＣ複合電子部品の内部に浸入することによりマイグレーションが生じ、上記セラミック基板内部に形成された導体間や外部端子間に短絡が生じる虞がある。【０００８】
本発明の目的は、信頼性の高い外部端子を備え、且つ、良好な高周波特性を有するＬＣ複合電子部品を提供することにある。また、上記ＬＣ複合電子部品を用いることにより、ＬＣ複合電子部品と実装基板との間の接続信頼性を高めた、ＬＣ複合電子部品の実装構造を提供することにある。
【課題を解決するための手段】
【０００９】
（１）本発明のＬＣ複合電子部品は、
磁性体層を有するセラミック基板と、
前記セラミック基板の表面に薄膜プロセスによって形成され、且つ、第１キャパシタ電極、前記第１キャパシタ電極よりも前記セラミック基板に近接する第２キャパシタ電極、および薄膜誘電体を有する薄膜絶縁体層と、
前記セラミック基板に形成されるコイル状のインダクタ素子と、
前記薄膜絶縁体層に形成されるキャパシタ素子と、
前記薄膜絶縁体層の表面に形成され、前記インダクタ素子および前記キャパシタ素子の少なくとも一方に接続される外部端子と、
を備え、
前記キャパシタ素子は、前記第１キャパシタ電極と、前記第２キャパシタ電極と、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置される前記薄膜誘電体と、によって構成されることを特徴とする。【００１０】
この構成では、インダクタ素子を構成するコイル導体パターンの膜厚を厚くしやすく、直流抵抗（ＤＣＲ）を抑制したインダクタ素子を構成しやすい。したがって、Ｑ値の高いインダクタ素子を構成しやすく、高周波帯域で損失の小さなＬＣ回路（特にＬＣ共振回路）を有する薄型のＬＣ複合電子部品を実現できる。【００１１】
また、この構成では、薄膜プロセスによって形成された薄膜絶縁層の表面に外部端子を形成するため、製造プロセスに起因する外部端子の剥がれがおきにくく、素体と外部端子との間の微小な隙間が生じにくい。そのため、セラミック基板の表面に同時焼成（ｃｏ−ｆｉｒｅ）によって外部端子を形成した場合に比べ、外部端子と薄膜絶縁層との密着強度は高く、外部端子と薄膜絶縁層との界面に沿って微小な隙間が形成され難い。したがって、外部に存在する水分（外部端子へのめっき処理のために行うバレルめっきの際のめっき液等）が上記の隙間からＬＣ複合電子部品の内部に浸入することによるマイグレーションが抑制され、ＬＣ複合電子部品内部に形成された導体パターン間や外部端子間の短絡が抑制される。【００１２】
（２）上記（１）において、前記薄膜誘電体は、チタン酸バリウムストロンチウムの焼結体であることが好ましい。この構成では、セラミック基板が８００℃以上の温度で焼成して形成されるため、薄膜絶縁体層（薄膜誘電体）が７００℃付近で焼成されたとしても、セラミック基板に形成されるインダクタ素子の特性劣化が抑制される。【００１３】
（３）上記（１）または（２）において、前記薄膜誘電体の少なくとも一部は、前記第２キャパシタ電極と前記磁性体層との間に形成されることが好ましい。この構成により、一般に、磁性体の内部にコイル状のインダクタ素子が形成されている場合において、磁性体の表面に電極等の導体パターンが形成されていると、インダクタ素子に発生する磁界が導体パターンによる影響を受けて、インダクタ素子のＱ値は低下する傾向がある。一方、本実施形態では、第２キャパシタ電極と高透磁率である磁性体層との間に、低透磁率である薄膜誘電体を挟むことにより、インダクタ素子とキャパシタ素子が磁気的に分離される。したがって、インダクタ素子に発生する磁界がキャパシタ素子によって影響を受けることが抑制され、インダクタ素子のＱ値の低下を抑制できる。【００１４】
（４）上記（１）から（３）のいずれかにおいて、前記薄膜絶縁体層は絶縁樹脂層をさらに有し、前記キャパシタ素子は前記絶縁樹脂層に覆われ、前記外部端子は前記絶縁樹脂層の表面に形成されることが好ましい。この構成により、キャパシタ素子を外力等から保護することができ、堅牢性の高いＬＣ複合電子部品を実現できる。また、薄膜誘電体１１が耐湿性の低い材料である場合には、薄膜誘電体全体が絶縁樹脂層で被覆されることで、大気中の水分による薄膜誘電体の特性変化が抑制される。【００１５】
（５）上記（１）から（４）のいずれかにおいて、前記インダクタ素子と前記キャパシタ素子とで、ローパスフィルタが構成されていてもよい。【００１６】
（６）本発明の実装基板に対するＬＣ複合電子部品の実装構造は、
外部端子を有するＬＣ複合電子部品と、
実装端子を有する実装基板と、
を備える、前記ＬＣ複合電子部品の実装構造であって、
前記外部端子は、前記実装端子に接続され、
前記ＬＣ複合電子部品は、
磁性体層を有するセラミック基板と、
前記セラミック基板の表面に薄膜プロセスによって形成され、且つ、第１キャパシタ電極、前記第１キャパシタ電極よりも前記セラミック基板に近接する第２キャパシタ電極、および薄膜誘電体を有する薄膜絶縁体層と、
前記セラミック基板に形成されるコイル状のインダクタ素子と、
前記薄膜絶縁体層に形成されるキャパシタ素子と、
をさらに備え、
前記外部端子は、前記薄膜絶縁体層の表面に形成され、前記インダクタ素子および前記キャパシタ素子の少なくとも一方に接続され
前記キャパシタ素子は、前記第１キャパシタ電極と、前記第２キャパシタ電極と、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置される前記薄膜誘電体と、によって構成されることを特徴とする。【００１７】
この構成では、キャパシタ素子と実装基板との間の配線経路を短くできるため、キャパシタ素子の寄生インダクタンスが小さくなり、高周波特性に優れたＬＣ複合電子部品を実現できる。
【発明の効果】
【００１８】
本発明によれば、信頼性の高い外部端子を備え、且つ、良好な高周波特性を有するＬＣ複合電子部品を実現できる。また、上記ＬＣ複合電子部品を用いることにより、ＬＣ複合電子部品と実装基板との間の接続信頼性を高めた、ＬＣ複合電子部品の実装構造を実現できる。
【図面の簡単な説明】
【００１９】
【図１】図１は第１の実施形態に係るＬＣ複合電子部品１０１の断面図である。
【図２】図２はＬＣ複合電子部品１０１が備える導体パターンおよび外部端子Ｐ１，Ｐ２，Ｐ３を示す外観斜視図である。
【図３】図３はＬＣ複合電子部品１０１の回路図である。
【図４】図４は、ＬＣ複合電子部品１０１を実装基板１に実装した状態を示す断面図である。
【発明を実施するための形態】
【００２０】
《第１の実施形態》
図１は第１の実施形態に係るＬＣ複合電子部品１０１の断面図である。図２はＬＣ複合電子部品１０１が備える導体パターンおよび外部端子Ｐ１，Ｐ２，Ｐ３を示す外観斜視図である。なお、図１において、各部の厚みは誇張して図示している。以降の各実施形態における断面図についても同様である。ＬＣ複合電子部品１０１は、インダクタ素子とキャパシタ素子とを備え、実装基板上に実装される表面実装型の電子部品である。
【００２１】
ＬＣ複合電子部品１０１は、第１主面Ｓ１を有するセラミック基板ＣＬ、インダクタ素子ＬＥ、第２主面Ｓ２を有する薄膜絶縁体層ＴＬ、キャパシタ素子ＣＥ、外部端子Ｐ１，Ｐ２，Ｐ３を備える。本発明では、この第１主面Ｓ１が「天面」に相当し、第２主面Ｓ２が「実装面」に相当する。
【００２２】
セラミック基板ＣＬは、複数の磁性体層を積層してなる直方体状の磁性体平板であり、コイル導体パターン２１，２２，２３，２４および層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５を有する。上記磁性体層は例えばフェライトセラミック粉末を焼結してなる磁性体フェライトセラミック層である。
【００２３】
インダクタ素子ＬＥは、セラミック基板ＣＬの内部に形成されるヘリカルコイル状の導体であり、コイル導体パターン２１，２２，２３，２４および層間接続導体Ｖ１３，Ｖ１４，Ｖ１５によって構成され、積層方向（Ｚ方向）に沿った巻回軸を有する。コイル導体パターン２１，２２，２３，２４および層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５は例えばＡｇ等を主成分とした金属粉末を含有した導電性ペーストの焼結体膜である。
【００２４】
コイル導体パターン２１の第１端は、層間接続導体Ｖ１３を介してコイル導体パターン２２の第１端に接続される。コイル導体パターン２２の第２端は、層間接続導体Ｖ１４を介してコイル導体パターン２３の第１端に接続される。コイル導体パターン２３の第２端は、層間接続導体Ｖ１５を介してコイル導体パターン２４の第１端に接続される。
【００２５】
薄膜絶縁体層ＴＬは、セラミック基板ＣＬの一方の面（第１主面Ｓ１とは反対側の面）に薄膜プロセスによって形成される非磁性の絶縁体層からなる再配線層であり、薄膜誘電体１１、絶縁樹脂層１２、第１キャパシタ電極３１、第２キャパシタ電極３２および層間接続導体Ｖ２１，Ｖ２２，Ｖ２３，Ｖ３２を有する。薄膜誘電体１１は、誘電率が３０以上の高誘電率の材料であり、例えばチタン酸バリウムストロンチウム（（Ｂａｘ，Ｓｒ１−ｘ）ＴｉＯ３：以下「ＢＳＴ」）の焼結体からなる強誘電体層である。なお、薄膜誘電体１１は、例えばチタン酸ストロンチウム（ＳｒＴｉＯ３：「ＳＴＯ」）等からなる強誘電体層であってもよい。絶縁樹脂層１２は例えばポリイミド樹脂やエキポシ樹脂等である。層間接続導体Ｖ２１，Ｖ２２，Ｖ２３，Ｖ３２は例えばＰｔやＡｕ等の導体である。
【００２６】
外部端子Ｐ１，Ｐ２，Ｐ３は、実装基板に実装するためのＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）型端子であり、薄膜絶縁体層ＴＬの第２主面Ｓ２に島状に形成されている。外部端子Ｐ１，Ｐ２，Ｐ３は、例えばＣｕにＮｉやＡｕ等のめっき膜を被覆したものである。本実施形態では、外部端子Ｐ３はグランドに接続される。
【００２７】
キャパシタ素子ＣＥは、薄膜絶縁体層ＴＬの内部に形成されており、第１キャパシタ電極３１と、第１キャパシタ電極３１に対向配置される第２キャパシタ電極３２と、第１キャパシタ電極３１と第２キャパシタ電極３２との間に配置される薄膜誘電体１１の一部とによって構成される。図１に示すように、キャパシタ素子ＣＥは絶縁樹脂層１２に覆われている。
【００２８】
セラミック基板ＣＬの一方の面には薄膜誘電体１１が形成され、薄膜誘電体１１の内部には第１キャパシタ電極３１および第２キャパシタ電極３２が配置されている。図１に示すように、第２キャパシタ電極３２は、第１キャパシタ電極３１よりもセラミック基板ＣＬに近接して配置される。そのため、第２キャパシタ電極３２とセラミック基板ＣＬ（磁性体）との間には、薄膜誘電体１１の一部が配置される。この部分の薄膜誘電体１１は、セラミック基板ＣＬと第２キャパシタ電極３２との密着層として機能する。本実施形態に係る薄膜誘電体１１は耐湿性の低いＢＳＴの焼結体であるため、大気中に露出しないよう、薄膜誘電体１１全体が絶縁樹脂層１２に被覆されている。絶縁樹脂層１２の第２主面Ｓ２には外部端子Ｐ１，Ｐ２，Ｐ３が形成される。
【００２９】
外部端子Ｐ１は、層間接続導体Ｖ１１，Ｖ２１を介してコイル導体パターン２１の第２端に接続される。外部端子Ｐ２は、層間接続導体Ｖ２２，Ｖ３２を介して第２キャパシタ電極３２に接続され、第２キャパシタ電極３２は、層間接続導体Ｖ１２，Ｖ３２を介してコイル導体パターン２４の第２端に接続される。外部端子Ｐ３は、層間接続導体Ｖ２３を介して第１キャパシタ電極３１に接続される。
【００３０】
図３はＬＣ複合電子部品１０１の回路図である。図３において、インダクタ素子ＬＥをインダクタＬ１で表し、キャパシタ素子ＣＥをキャパシタＣ１で表している。
【００３１】
ＬＣ複合電子部品１０１は、図３に示すように、外部端子Ｐ１，Ｐ２間にインダクタＬ１が接続され、外部端子Ｐ２，Ｐ３間にキャパシタＣ１が接続された回路である。外部端子Ｐ１はインダクタＬ１の第１端に接続され、外部端子Ｐ２はインダクタＬ１の第２端およびキャパシタＣ１の第１端接続され、外部端子Ｐ３はキャパシタＣ１の第２端に接続される。
【００３２】
なお、本実施形態では、外部端子Ｐ３がグランドに接続される。そのため、本実施形態では、インダクタ素子ＬＥとキャパシタ素子ＣＥとでローパスフィルタが構成される。
【００３３】
ＬＣ複合電子部品１０１は、例えば次の（１）から（７）に述べるような材料および工程で製造する。
【００３４】
（１）まず、インダクタ素子ＬＥが形成されたセラミック基板ＣＬを用意する。セラミック基板ＣＬは、Ａｇ等の導電性ペーストによるコイル導体パターンや層間接続導体を形成した複数の磁性体層を積層して圧着後、８００℃以上の温度で焼成して得る。磁性体層は、例えば磁性体フェライト等のグリーンシートである。
【００３５】
（２）次に、セラミック基板ＣＬの一方の面を研磨してから、その面に第１の焼結体薄膜を形成する。第１の焼結体薄膜をＢＳＴで形成する場合には、Ｂａ、Ｓｒ、Ｔｉが、モル比で例えばＢａ：Ｓｒ：Ｔｉ＝７：３：１０に配合された成膜原料溶液を用意する。そして、この成膜原料溶液を、研磨したセラミック基板ＣＬの一方の面上に塗布し、ホットプレ−ト上で乾燥させた後、熱処理を行って結晶化させて第１の焼結薄膜を形成する。その後、第１の焼結体薄膜に層間接続導体Ｖ２１，Ｖ３２用の開口を形成する。
【００３６】
上記ホットプレートの温度は所望の乾燥特性が得られれば特に限定されるものではないが、好ましくは３００℃以上４００℃以下の範囲内に設定される。また、前記熱処理の温度は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは６００℃以上７００℃以下（７００℃付近）の範囲内で設定される。また、前記熱処理の時間は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは１０分乃至６０分間の範囲内で設定される。
【００３７】
（３）次に、第１の焼結体薄膜上に、第２キャパシタ電極３２および層間接続導体Ｖ３２を形成する。具体的には、ＲＦマグネトロンスパッタ法によりＰｔやＡｕからなる第２キャパシタ電極３２および層間接続導体Ｖ３２等を形成する。
【００３８】
（４）次に、第１の焼結体薄膜および第２キャパシタ電極３２の表面に、さらに第２の焼結体薄膜であるＢＳＴ膜を形成した後、第１キャパシタ電極３１等を形成し、第２の焼結体薄膜および第１キャパシタ電極３１の表面に、第３の焼結体薄膜であるＢＳＴ膜を形成する。これら第１の焼結体薄膜、第２の焼結体薄膜および第３の焼結体薄膜によって、薄膜誘電体１１が構成される。
【００３９】
（５）その後、薄膜誘電体１１全体を絶縁樹脂層１２で被覆する。絶縁樹脂層１２は例えばポリイミド樹脂やエキポシ樹脂等である。
【００４０】
（６）その後、第１の焼結体薄膜、第２の焼結体薄膜および第３の焼結体薄膜に層間接続導体用の開口を形成し、ＲＦマグネトロンスパッタ法によって、Ｃｕ等による導体パターンにより層間接続導体Ｖ２１，Ｖ２２，Ｖ２３および外部端子Ｐ１，Ｐ２，Ｐ３を形成する。なお、外部端子Ｐ１，Ｐ２，Ｐ３の表面にＮｉ／Ａｕめっき膜を形成してもよい。
【００４１】
（７）なお、上記の工程は、複数のＬＣ複合電子部品１０１が形成されたウェハ状態のまま処理される。最後にダイシングを行い、ウェハから個々のＬＣ複合電子部品１０１単位（個片）に分離する。
【００４２】
図４は、ＬＣ複合電子部品１０１を実装基板１に実装した状態を示す断面図である。
【００４３】
実装基板１の上面には複数の実装端子４１，４２，４３が形成されている。ＬＣ複合電子部品１０１は、薄膜絶縁体層ＴＬ側を実装面として、実装基板１に実装される。実装基板１は例えばプリント配線基板である。
【００４４】
外部端子Ｐ１は導電性接合材５１を介して実装基板１の実装端子４１に接続され、外部端子Ｐ２は導電性接合材５２を介して実装基板１の実装端子４２に接続され、外部端子Ｐ２は導電性接合材５３を介して実装基板１の実装端子４３に接続される。導電性部材５１，５２，５３は例えばはんだ等である。
【００４５】
本実施形態に係るＬＣ複合電子部品１０１によれば次のような効果を奏する。
【００４６】
（ａ）本実施形態に係るＬＣ複合電子部品１０１では、磁性体層を有するセラミック基板ＣＬにコイル状のインダクタ素子ＬＥが形成されている。この構成では、インダクタ素子ＬＥを構成するコイル導体パターン２１，２２，２３，２４の膜厚を厚くしやすく、直流抵抗（ＤＣＲ）を抑制したインダクタ素子ＬＥを構成しやすい。したがって、Ｑ値の高いインダクタ素子ＬＥを構成しやすく、高周波帯域で損失の小さなＬＣ回路（特にＬＣ共振回路）を有する薄型のＬＣ複合電子部品１０１を実現できる。
【００４７】
（ｂ）ＬＣ複合電子部品１０１では、入出力端子外部端子Ｐ１，Ｐ２，Ｐ３が絶縁樹脂層１２（薄膜絶縁層ＴＬ）の表面に形成される。この構成では、薄膜プロセスによって形成された薄膜絶縁層ＴＬの表面に外部端子Ｐ１，Ｐ２，Ｐ３を形成するため、製造プロセスに起因する外部端子Ｐ１，Ｐ２，Ｐ３の剥がれがおきにくく、素体と外部端子Ｐ１，Ｐ２，Ｐ３との間の微小な隙間が生じにくい。そのため、セラミック基板ＣＬの表面に同時焼成（ｃｏ−ｆｉｒｅ）によって外部端子Ｐ１，Ｐ２，Ｐ３を形成した場合に比べ、外部端子Ｐ１，Ｐ２，Ｐ３と薄膜絶縁層ＴＬとの密着強度は高く、外部端子Ｐ１，Ｐ２，Ｐ３と薄膜絶縁層ＴＬとの界面に沿って微小な隙間が形成され難い。したがって、外部に存在する水分（外部端子へのめっき処理のために行うバレルめっきの際のめっき液等）が上記の隙間からＬＣ複合電子部品１０１の内部に浸入することによるマイグレーションが抑制され、ＬＣ複合電子部品１０１内部に形成された導体パターン間や外部端子Ｐ１，Ｐ２，Ｐ３間の短絡が抑制される。
【００４８】
また、一般に、実装基板１であるプリント配線板はエキポシ樹脂等で構成されるため、セラミック基板ＣＬ側を実装面として実装基板１に実装する場合に比べ、ＬＣ複合電子部品１０１の実装面（第２主面Ｓ２）と実装基板１との間の熱膨張係数の差は小さい。したがって、実装基板１からのＬＣ複合電子部品１０１の脱落が抑制され、ＬＣ複合電子部品１０１の外部端子Ｐ１，Ｐ２，Ｐ３と実装基板１の実装端子４１，４２，４３との接続箇所の断線等が抑制される。
【００４９】
（ｃ）ＬＣ複合電子部品１０１では、セラミック基板ＣＬの表面に形成される薄膜誘電体１１がＢＳＴの焼結体である。この構成では、セラミック基板ＣＬが８００℃以上の温度で焼成して形成されるため、薄膜絶縁体層ＴＬ（薄膜誘電体１１）が７００℃付近で焼成されたとしても、セラミック基板ＣＬに形成されるインダクタ素子ＬＥの特性劣化が抑制される。
【００５０】
（ｄ）ＬＣ複合電子部品１０１では、薄膜誘電体１１の少なくとも一部が、第２キャパシタ電極３２とセラミック基板ＣＬとの間に形成される。薄膜誘電体１１およびセラミック基板ＣＬはいずれも焼結体、より具体的には金属酸化物の多結晶体であるため、電極材料よりも薄膜誘電体材料の方がセラミック基板ＣＬとの密着性が高い。そのため、薄膜絶縁体層ＴＬ（薄膜誘電体１１）とセラミック基板ＣＬとの間に高い密着強度を得ることができる。さらに、薄膜誘電体１１であるＢＳＴの焼結体は、第２キャパシタ電極３２の材料であるＰｔと相性が良いため、薄膜誘電体１１と第２キャパシタ電極３２との間は高い密着強度を得ることができる。
【００５１】
（ｅ）また、本実施形態では、薄膜誘電体１１の少なくとも一部が、第２キャパシタ電極３２とセラミック基板ＣＬの磁性体層との間に形成される。一般に、磁性体の内部にコイル状のインダクタ素子が形成されている場合において、磁性体の表面に電極等の導体パターンが形成されていると、インダクタ素子に発生する磁界が導体パターンによる影響（渦電流の発生や導体パターンが磁界放射に寄与する等）を受けて、インダクタ素子のＱ値は低下する傾向がある。一方、本実施形態では、第２キャパシタ電極３２と高透磁率である磁性体層との間に、低透磁率である薄膜誘電体１１を挟むことにより、インダクタ素子ＬＥとキャパシタ素子ＣＥが磁気的に分離される。したがって、インダクタ素子ＬＥに発生する磁界がキャパシタ素子ＣＥによって影響を受けることが抑制され、インダクタ素子ＬＥのＱ値の低下を抑制できる。
【００５２】
（ｆ）ＬＣ複合電子部品１０１は、絶縁樹脂層１２を有し、キャパシタ素子ＣＥが絶縁樹脂層１２に覆われている。この構成により、キャパシタ素子ＣＥを外力等から保護することができ、堅牢性の高いＬＣ複合電子部品１０１を実現できる。また、本実施形態のように、薄膜誘電体１１が耐湿性の低いＢＳＴの焼結体である場合には、薄膜誘電体１１全体が絶縁樹脂層１２で被覆されることで、大気中の水分による薄膜誘電体１１の特性変化が抑制される。なお、ＬＣ複合電子部品１０１において絶縁樹脂層１２は必須ではなく、薄膜誘電体１１の表面に外部端子Ｐ１，Ｐ２，Ｐ３を形成してもよい。但し、上述したように、ＬＣ複合電子部品１０１は絶縁樹脂層１２を有し、キャパシタ素子ＣＥおよび薄膜誘電体１１が絶縁樹脂層１２に覆われていることが好ましい。
【００５３】
（ｇ）また、ＬＣ複合電子部品１０１は、キャパシタ素子ＣＥが形成される薄膜絶縁体層ＴＬ側を実装面として実装基板１に実装される。この構成では、キャパシタ素子ＣＥと実装基板１との間の配線経路を短くできるため、キャパシタ素子ＣＥの寄生インダクタンスが小さくなり、高周波特性に優れたＬＣ複合電子部品１０１を実現できる。なお、本実施形態のように、インダクタ素子ＬＥとキャパシタ素子ＣＥとでローパスフィルタが構成されている場合に、シャント接続されたキャパシタ素子ＣＥに大きな寄生インダクタンスが付与されると、不要なポールが生じ、所望のローパスフィルタとしての機能を果たさなくなる。したがって、本実施形態における上記構成は、インダクタ素子ＬＥとキャパシタ素子ＣＥとでローパスフィルタを構成する場合に特に有用である。
【００５４】
《その他の実施形態》
なお、上述の実施形態では、セラミック基板ＣＬの平面形状が矩形の直方体状である例を示したが、この構成に限定されるものではない。セラミック基板ＣＬの形状は、本発明の作用・効果を奏する範囲において適宜変更可能であり、例えば平面形状が正方形、多角形、円形、楕円形、Ｌ字形、Ｔ字形等の平板であってもよい。
【００５５】
また、上述の実施形態では、セラミック基板ＣＬが複数の磁性体層を積層してなる磁性体平板である例を示したが、この構成に限定されるものではない。セラミック基板ＣＬは一部に磁性体層を有していればよい。すなわち、セラミック基板ＣＬは一部に磁性体層を有していれば、積層方向における最外層が非磁性体層であってもよいし、積層方向における内側の層が非磁性体層であってもよい。
【００５６】
セラミック基板ＣＬの積層数は適宜変更可能であり、例えば単一層の磁性体平板であってもよい。また、上述の実施形態では、インダクタ素子ＬＥが約４ターンのヘリカルコイル状導体である例を示したが、これに限定されるものではない。インダクタ素子ＬＥの巻回数は適宜変更可能であり、例えば１ターン以下であってもよい。さらに、インダクタ素子ＬＥはスパイラルコイル状導体であってもよい。
【００５７】
上述の実施形態では、インダクタ素子ＬＥの巻回軸が、複数の磁性体層の積層方向（Ｚ方向）に沿った構造である例を示したが、これに限定されるものではない。インダクタ素子ＬＥの巻回軸は、Ｚ方向に垂直な方向（例えばＸ方向またはＹ方向等）に沿った構造であってもよい。この構成により、インダクタ素子ＬＥに発生する磁束が、キャパシタ素子ＣＥによって妨げられることを抑制できる。
【００５８】
なお、上述の実施形態では、インダクタ素子ＬＥとキャパシタ素子ＣＥとでローパスフィルタが構成される例を示したが、これに限定されるものではない。ＬＣ複合電子部品の回路構成は適宜変更可能であり、例えばハイパスフィルタが構成されていてもよく、インダクタ素子ＬＥとキャパシタ素子ＣＥが直列接続された回路や、π形回路、またはＴ形回路等であってもよい。また、ＬＣ複合電子部品が備えるインダクタ素子ＬＥおよびキャパシタ素子ＣＥは、１つずつに限定されるものではない。インダクタ素子ＬＥおよびキャパシタ素子ＣＥは複数であってもよく、ＬＣ複合電子部品の回路構成によって適宜変更可能である。
【００５９】
上述の実施形態では、矩形状の外部端子Ｐ１，Ｐ２，Ｐ３を備えるＬＣ複合電子部品１０１を示したが、この構成に限定されるものではない。外部端子の個数は、ＬＣ複合電子部品の回路構成によって適宜変更可能である。また、外部端子の形状についても適宜変更可能であり、例えば多角形、円形、楕円形、Ｌ字形、Ｔ字形等であってもよい。
【符号の説明】
【００６０】
ＬＥ…インダクタ素子
ＣＥ…キャパシタ素子
ＣＬ…セラミック基板
ＴＬ…薄膜絶縁体層
Ｐ１，Ｐ２，Ｐ２…外部端子
Ｓ１…第１主面
Ｓ２…第２主面
Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ２１，Ｖ２２，Ｖ２３，Ｖ３２…層間接続導体
１…実装基板
１１…薄膜誘電体
１２…絶縁樹脂層
２１，２２，２３，２４…コイル導体パターン
３１…第１キャパシタ電極
３２…第２キャパシタ電極
４１，４２，４３…実装端子
５１，５２，５３…導電性接合材
１０１…ＬＣ複合電子部品
【図１】
2017065141.tif 000003
【図２】
2017065141.tif 000004
【図３】
2017065141.tif 000005
【図４】
2017065141.tif 000006
【手続補正書】
【提出日】平成30年1月22日(2018.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
磁性体層を有するセラミック基板と、
前記セラミック基板の表面に形成され、且つ、第１キャパシタ電極、前記第１キャパシタ電極よりも前記セラミック基板に近接する第２キャパシタ電極、および薄膜誘電体を有する薄膜絶縁体層と、
前記セラミック基板に形成されるコイル状のインダクタ素子と、
前記薄膜絶縁体層に形成されるキャパシタ素子と、
前記薄膜絶縁体層の表面に形成され、前記インダクタ素子および前記キャパシタ素子の少なくとも一方に接続される外部端子と、
を備え、
前記キャパシタ素子は、前記第１キャパシタ電極と、前記第２キャパシタ電極と、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置される前記薄膜誘電体と、によって構成される、ＬＣ複合電子部品。
【請求項２】
前記薄膜誘電体は、チタン酸バリウムストロンチウムの焼結体である、請求項１に記載のＬＣ複合電子部品。
【請求項３】
前記薄膜誘電体の少なくとも一部は、前記第２キャパシタ電極と前記磁性体層との間に形成される、請求項１または２に記載のＬＣ複合電子部品。
【請求項４】
前記薄膜絶縁体層は絶縁樹脂層をさらに有し、
前記キャパシタ素子は前記絶縁樹脂層に覆われ、
前記外部端子は前記絶縁樹脂層の表面に形成される、請求項１から３のいずれかに記載のＬＣ複合電子部品。
【請求項５】
前記インダクタ素子と前記キャパシタ素子とで、ローパスフィルタが構成される、請求項１から４のいずれかに記載のＬＣ複合電子部品。
【請求項６】
外部端子を有するＬＣ複合電子部品と、
実装端子を有する実装基板と、
を備える、前記ＬＣ複合電子部品の実装構造であって、
前記外部端子は、前記実装端子に接続され、
前記ＬＣ複合電子部品は、
磁性体層を有するセラミック基板と、
前記セラミック基板の表面に形成され、且つ、第１キャパシタ電極、前記第１キャパシタ電極よりも前記セラミック基板に近接する第２キャパシタ電極、および薄膜誘電体を有する薄膜絶縁体層と、
前記セラミック基板に形成されるコイル状のインダクタ素子と、
前記薄膜絶縁体層に形成されるキャパシタ素子と、
をさらに備え、
前記外部端子は、前記薄膜絶縁体層の表面に形成され、前記インダクタ素子および前記キャパシタ素子の少なくとも一方に接続され
前記キャパシタ素子は、前記第１キャパシタ電極と、前記第２キャパシタ電極と、少なくとも一部が前記第１キャパシタ電極と前記第２キャパシタ電極との間に配置される前記薄膜誘電体と、によって構成される、ＬＣ複合電子部品の実装構造。
【国際調査報告】
2017065141.tif 000007
2017065141.tif 000008
2017065141.tif 000009
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