(57)【要約】  半導体装置（１００）は、基板（１０１）と、基板（１０１）上に形成された、ｐ型不純物を含むＧａＮからなるｐ型ＧａＮ層（１０６）と、ｐ型ＧａＮ層（１０６）の表面に形成されたＴｉ膜（１１６）とを有し、Ｔｉ膜（１１６）は、Ｔｉ膜（１１６ａ）と、Ｔｉ膜（１１６ａ）よりも化学的活性度が低い窒素含有Ｔｉ膜（１１６ｂ）とを含み、平面視で窒素含有Ｔｉ膜（１１６ｂ）はＴｉ膜（１１６ａ）の外周を連続して囲んでいる。
2017051530.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された、ｐ型不純物を含むＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１）からなるｐ型半導体層と、
前記ｐ型半導体層の上面に接触したオーミック電極と、を有し、
前記オーミック電極は、
化学的活性度が高い第１の金属と、
前記第１の金属よりも化学的活性度が低い第２の金属と、を含み、
平面視で前記第２の金属は前記第１の金属の外周を連続して囲んでいる
半導体装置。
【請求項２】
前記第１の金属の標準生成ギブスエネルギー値は、前記第２の金属の標準生成ギブスエネルギー値より大きい
請求項１に記載の半導体装置。
【請求項３】
前記第１の金属の水素吸蔵能力は、前記第２の金属の水素吸蔵能力より高い
請求項１に記載の半導体装置。
【請求項４】
前記ｐ型半導体層は、
前記第１の金属に接する第１活性化領域と、
前記第２の金属に接する第２活性化領域と、を有し、
前記第１活性化領域のアクセプタイオン濃度は、前記第２活性化領域のアクセプタイオン濃度よりも高い
請求項１に記載の半導体装置。
【請求項５】
前記基板上に、表面に段差を有する第１の半導体層が形成され、
前記ｐ型半導体層は、前記段差上に形成され、
前記第２活性化領域は、前記段差の末端の直上に形成されている
請求項４に記載の半導体装置。
【請求項６】
前記第１の金属と前記ｐ型半導体層とのコンタクト抵抗率は、前記第２の金属と前記ｐ型半導体層とのコンタクト抵抗率よりも低い
請求項１に記載の半導体装置。
【請求項７】
前記第２の金属は、前記ｐ型半導体層に対してショットキー接合している
請求項１に記載の半導体装置。
【請求項８】
前記ｐ型半導体層と前記オーミック電極は、平面視で同一の形状に加工されている
請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の金属は、Ｔｉからなり、
前記第２の金属は、ＴｉＮからなる
請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の金属は、Ｔｉ、ＰｄまたはＮｉからなり、
前記第２の金属は、水素含有Ｔｉ、水素含有Ｐｄまたは水素含有Ｎｉからなる
請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１１】
前記第２の金属に含まれる水素または窒素の濃度は、前記第２の金属の端面から内部にかけて連続的に減少している
請求項９または１０に記載の半導体装置。
【請求項１２】
前記第１の金属の上面に、第３の金属が形成され、
前記第１の金属の上面及び側面は、露出部が無いように前記第２の金属または前記第３の金属によって覆われている
請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１３】
前記第３の金属は、Ｔｉ化合物、ＷまたはＷ化合物のいずれかからなる
請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワースイッチング用の半導体装置では、電力損失の低減のために低オン抵抗の実現が必要である。加えて、安全性の観点からゼロバイアス時に電流を遮断するノーマリーオフ特性を有することが強く望まれる。【０００３】
ＧａＮを用いた半導体装置の低オン抵抗化とノーマリーオフ化を実現する技術としては、例えば、ｐ型ＧａＮ層をゲートとして用い、さらにｐ型ＧａＮ層の下部にゲートリセスを形成する例が報告されている（特許文献１参照）。特許文献１に示す構造によると、ゲートの下部のチャンネルにおける２次元電子ガスを消失させることができるため、ノーマリーオフ特性を有する低オン抵抗の半導体装置が実現できる。【０００４】
一方で、ｐ型ＧａＮ層は電気的に高抵抗であることから、高速スイッチングのためには、ｐ型ＧａＮ層とゲート電極を積層させることにより、ゲートを全体として低抵抗化することが不可欠である。このとき、ゲート電極自身が低抵抗であることに加え、ｐ型ＧａＮ層とゲート電極とのコンタクトが低抵抗であることが求められる。【０００５】
ｐ型ＧａＮ層に対するコンタクトの形成に関しては、例えば、Ｔｉを材料とするゲート電極を、ｐ型ＧａＮ層の表面に形成する方法がある。Ｔｉを材料とするゲート電極を形成することにより、ｐ型ＧａＮ層に含まれる水素がＴｉに吸蔵され、界面近傍のアクセプタイオン濃度を向上させる。これにより、ｐ型ＧａＮ層とゲート電極とのコンタクトが低抵抗である半導体装置を得ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２００３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した技術では、半導体装置のゲートリーク電流が増大するという課題が生じている。【０００８】
そこで、本発明は、上述した問題に鑑み、ノーマリーオフ特性および高速スイッチング特性を実現しつつ、ゲートリーク電流を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の一態様にかかる半導体装置は、基板と、前記基板上に形成された、ｐ型不純物を含むＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１）からなるｐ型半導体層と、前記ｐ型半導体層の上面に接触したオーミック電極と、を有し、前記オーミック電極は、化学的活性度が高い第１の金属と、前記第１の金属よりも化学的活性度が低い第２の金属と、を含み、平面視で前記第２の金属は前記第１の金属の外周を連続して囲んでいる。【００１０】
この構成によれば、ゲートリセスの末端の直上に抵抗の高い接合（コンタクト抵抗率の高い実質的なオーミック接合もしくはショットキー接合）が形成される。すなわち、ｐ型半導体層に対して抵抗の異なる２種類のコンタクトを形成することができる。これにより、欠陥が半導体装置に含まれていたとしても、ｐ型半導体層とオーミック電極との界面における電圧降下に起因して欠陥に印加される電圧を低く抑えることができる。よって、半導体装置におけるゲートリーク電流を低く抑えることができる。【００１１】
また、第２の金属が、化学的に不活性であり、かつ、緻密で他の物質を通しにいので、第２の金属の内側に位置する第１の金属の変質を起こりにくくすることができる。これにより、過酷な環境（高温または多湿など）の下でも長期に渡って高い耐性を示す半導体装置を提供することができる。また、半導体装置において、電流経路を確保することができる。【００１２】
また、前記第１の金属の標準生成ギブスエネルギー値は、前記第２の金属の標準生成ギブスエネルギー値より大きくてもよい。【００１３】
また、前記第１の金属の水素吸蔵能力は、前記第２の金属の水素吸蔵能力より高くてもよい。【００１４】
また、前記ｐ型半導体層は、前記第１の金属に接する第１活性化領域と、前記第２の金属に接する第２活性化領域と、を有し、前記第１活性化領域のアクセプタイオン濃度は、前記第２活性化領域のアクセプタイオン濃度よりも高くてもよい。【００１５】
この構成によれば、ｐ型半導体層と第１の金属との界面では、ｐ型半導体層に含まれる水素が第１の金属に吸蔵されるために、周囲よりアクセプタイオン濃度の高い第１活性化領域が形成される。つまり、ゲートリセスの末端の直上に抵抗の高い接合が形成される。これにより、第１活性化領域では空乏層の幅が極めて小さくなるので、ｐ型半導体層と第１の金属の界面をオーミック特性とすることができる。【００１６】
また、前記基板上に、表面に段差を有する第１の半導体層が形成され、前記ｐ型半導体層は、前記段差上に形成され、前記第２活性化領域は、前記段差の末端の直上に形成されていてもよい。【００１７】
この構成によれば、段差の下部の領域において２次元電子ガスは発生しないので、ノーマリーオフ特性を有する半導体装置を提供することができる。また、半導体装置の閾値電圧を制御するとともに、ゲートリークを抑制することができる。【００１８】
また、前記第１の金属と前記ｐ型半導体層とのコンタクト抵抗率は、前記第２の金属と前記ｐ型半導体層とのコンタクト抵抗率よりも低くてもよい。【００１９】
この構成によれば、コンタクト抵抗値の異なる２種類のコンタクトが形成されるので、欠陥が半導体装置に含まれていたとしても、ｐ型半導体層と第１の金属との界面における電圧降下に起因して欠陥に印加される電圧を低く抑えることができる。これにより、ゲートリーク電流を低く抑えることができる。【００２０】
また、前記第２の金属は、前記ｐ型半導体層に対してショットキー接合していてもよい。【００２１】
この構成によれば、半導体装置において高速スイッチングを実現することができる。【００２２】
また、前記ｐ型半導体層と前記オーミック電極は、平面視で同一の形状に加工されていてもよい。【００２３】
この構成によれば、ｐ型半導体層とオーミック電極との電極間容量を低減することができる。【００２４】
また、前記第１の金属は、Ｔｉからなり、前記第２の金属は、ＴｉＮからなっていてもよい。【００２５】
また、前記第１の金属は、Ｔｉ、ＰｄまたはＮｉからなり、前記第２の金属は、水素含有Ｔｉ、水素含有Ｐｄまたは水素含有Ｎｉからなっていてもよい。【００２６】
この構成によれば、ｐ型半導体層に含まれる水素を吸蔵し、周囲よりアクセプタイオン濃度の高い第１活性化領域を形成することができる。【００２７】
また、前記第２の金属に含まれる水素または窒素の濃度は、前記第２の金属の端面から内部にかけて連続的に減少していてもよい。【００２８】
また、前記第１の金属の上面に、第３の金属が形成され、前記第１の金属の上面及び側面は、露出部が無いように前記第２の金属または前記第３の金属によって覆われていてもよい。【００２９】
この構成によれば、半導体装置においてゲート抵抗を低減することができる。また、半導体装置を製造する際の工程および半導体を使用する環境などからオーミック電極を保護することができる。【００３０】
また、前記第３の金属は、Ｔｉ化合物、ＷまたはＷ化合物のいずれかからなっていてもよい。【００３１】
この構成によれば、オーミック電極を保護する金属層を形成することができる。
【発明の効果】
【００３２】
本発明によれば、ノーマリーオフ特性および高速スイッチング特性を実現しつつ、ゲートリーク電流を抑制することができる半導体装置および半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、第１の実施形態における半導体装置の構成を示す断面図である。
【図２】図２は、第１の実施形態における半導体装置の構成を示す断面図である。
【図３】図３は、第１の実施形態におけるｐ型ＧａＮ層とＴｉ膜の界面のＩ−Ｖ特性を示すグラフである。
【図４】図４は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図５】図５は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図６】図６は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図７】図７は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図８】図８は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図９】図９は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】図１０は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】図１１は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】図１２は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１３】図１３は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１４】図１４は、第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１５】図１５は、第２の実施形態における半導体装置の構成を示す断面図である。
【図１６】図１６は、第２の実施形態における半導体装置の構成を示す断面図である。
【図１７】図１７は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１８】図１８は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１９】図１９は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図２０】図２０は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図２１】図２１は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図２２】図２２は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図２３】図２３は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図２４】図２４は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図２５】図２５は、第２の実施形態における半導体装置の製造方法を示す断面図である。
【図２６】図２６は、第３の実施形態における半導体装置の構成を示す断面図である。
【図２７】図２７は、第３の実施形態における半導体装置の構成を示す断面図である。
【図２８】図２８は、従来技術における半導体装置の構成を示す断面図である。
【図２９】図２９は、従来技術における半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００３４】
（本発明の基礎となった知見）
以下、本発明の実施形態について説明する前に、本発明の基礎となった知見について説明する。図２８および図２９は、従来技術における半導体装置の構成を示す断面図である。
【００３５】
上述した特許文献１の技術において、ｐ型ＧａＮ層に対するコンタクトの形成に関して、例えば、Ｔｉを材料とするゲート電極をｐ型ＧａＮ層の表面に形成する技術を組み合わせると、図２８に示すような半導体装置５００が得られる。この半導体装置５００は、Ｓｉからなる基板５０１上に、ＡｌＮおよびＡｌＧａＮの複数の積層構造からなるバッファ層５０２と、ＧａＮ層５０３と、ＡｌＧａＮ層５０４を備えている。ＡｌＧａＮ層５０４の表面には、所定の形状に加工されたゲートリセス５０５が設けられている。ＡｌＧａＮ層５０４およびゲートリセス５０５の表面には、所定の形状に加工されたｐ型ＧａＮ層５０６が設けられている。このような構造とすることにより、ゲートリセス５０５の下部以外の領域においては、ＧａＮ層５０３とＡｌＧａＮ層５０４のヘテロ界面に２次元電子ガス５０７が発生する。一方、ゲートリセス５０５の下部の領域においては、通常、２次元電子ガス５０７は発生しない。これは、半導体装置５００がノーマリーオフ特性を有することを意味する。
【００３６】
さらに、半導体装置５００は、ＡｌＧａＮ層５０４の表面およびｐ型ＧａＮ層５０６の表面にＳｉＮ膜５０８を備えている。ＳｉＮ膜５０８には、ＡｌＧａＮ層５０４に到達するソース開口５０９およびドレイン開口５１０が設けられ、これらの開口を覆うようにソース電極５１１及びドレイン電極５１２が設けられている。ソース電極５１１及びドレイン電極５１２は、ＧａＮ層５０３とＡｌＧａＮ層５０４のヘテロ界面に形成される２次元電子ガス５０７と電気的なコンタクトを形成している。
【００３７】
半導体装置５００は、ＳｉＮ膜５０８、ソース電極５１１およびドレイン電極５１２の表面にＳｉＮ膜５１３を備えている。ＳｉＮ膜５０８、ＳｉＮ膜５１３の上方には、ｐ型ＧａＮ層５０６に到達するゲート開口５１４が設けられており、このゲート開口５１４を覆うようにしてゲート電極５１５が設けられている。ゲート電極５１５は、ｐ型ＧａＮ層５０６に接するように形成されたＴｉ膜５１６で構成されている。ゲート電極５１５に適当な電圧を印加すると、ゲートリセス５０５の下部の領域に２次元電子ガス５０７を発生させることができる。これは、半導体装置５００をオン状態にすることを意味する。すなわち、ゲート電極に電圧を印加するかしないかにより、半導体装置５００をオン状態またはオフ状態に切り替えることができる。
【００３８】
しかしながら、発明者らは、図２８に示した半導体装置５００を試作して様々な評価を行った結果、半導体装置５００には、半導体装置５００のゲートリーク電流が突発的に増大するという課題があることを見出した。さらに、ゲートリーク電流が増大する原因を検討したところ、以下のようであることを解明した。
【００３９】
図２９は、図２８に示した半導体装置５００において、ゲートリセス５０５、ｐ型ＧａＮ層５０６およびゲート電極５１５の近傍を拡大して示したものである。図２９に示した通り、ゲートリセス５０５の直上のｐ型ＧａＮ層５０６には、高い頻度で欠陥５１７が含まれている。この欠陥５１７は、ゲートリセス５０５の表面にｐ型ＧａＮ層５０６を形成する際に、突発的に作りこまれてしまうものであると考えられる。
【００４０】
また、ｐ型ＧａＮ層５０６とＴｉ膜５１６の界面では、ｐ型ＧａＮ層５０６に含まれる水素がＴｉ膜５１６に吸蔵されるために、周囲よりアクセプタイオン濃度の高い活性化領域５１８が形成される。この活性化領域５１８では空乏層の幅が小さくなるため、ｐ型ＧａＮ層５０６とＴｉ膜５１６の界面は、オーミック特性を示すようになる。これにより、欠陥５１７が半導体装置５００に含まれている場合には、欠陥５１７およびｐ型ＧａＮ層５０６とＴｉ膜５１６の界面を介して大きな電流が流れ、ゲートリーク電流の増大として観察されるという課題があることが分かった。
【００４１】
以下、上述の課題を解決し、ノーマリーオフ特性および高速スイッチング特性を実現しつつゲートリーク電流を抑制することができる半導体装置および半導体装置の製造方法について、以下の実施形態を例として説明する。なお、以下で説明する実施形態は、いずれも一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４２】
（第１の実施形態）
以下、第１の実施形態について、図面を参照しながら説明する。
【００４３】
図１は、本実施形態における半導体装置１００の構成を示す断面図である。同図に示すように、半導体装置１００は、例えばＳｉからなる基板１０１上に、例えば厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなるバッファ層１０２と、厚さ２μｍのアンドープ（ｉ型）ＧａＮ層１０３と、厚さ８０ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４とを備えている。ここで、アンドープ（ｉ型）とは、エピタキシャル成長時に不純物が意図的にドーピングされていないことを意味する。また、ｉ型ＡｌＧａＮ層１０４は、本発明における半導体層に相当する。
【００４４】
半導体装置１００は、ｉ型ＡｌＧａＮ層１０４の表面に、所定の形状に加工された深さ６０ｎｍのゲートリセス１０５を備えている。また、半導体装置１００は、ｉ型ＡｌＧａＮ層１０４およびゲートリセス１０５の表面には、所定の形状に加工された厚さ２００ｎｍのｐ型ＧａＮ層１０６を備えている。ｐ型ＧａＮ層１０６には、５×１０１９ｃｍ−３程度のＭｇがドーピングされている。ただし、大部分のＭｇはＨとＭｇ−Ｈ錯体を形成して中性化しており、アクセプタイオンとして機能するのはその約１％の５×１０１７ｃｍ−３程度である。なお、ｐ型ＧａＮ層１０６は、本発明におけるｐ型半導体層であり、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１）という構成を満たすものであればよい。つまり、Ｇａの一部をＡｌおよびＩｎに置き換えた構成であってもよい。
【００４５】
このような構造とすることにより、ゲートリセス１０５の下部以外の領域においては、ｉ型ＧａＮ層１０３とｉ型ＡｌＧａＮ層１０４のヘテロ界面に２次元電子ガス１０７が発生する。一方、ゲートリセス１０５の下部の領域においては、通常、２次元電子ガス１０７は発生しない。これは、半導体装置１００がノーマリーオフ特性を有することを意味する。
【００４６】
半導体装置１００は、ｉ型ＡｌＧａＮ層１０４の表面およびｐ型ＧａＮ層１０６の表面に、ＳｉＮ膜１０８を備えている。ＳｉＮ膜１０８は、膜中に５０％程度のＳｉを含有している。これは、化学量論比（４３％）よりも多い量である。ＳｉＮ膜１０８には、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０９およびドレイン開口１１０が設けられており、これらの開口を覆うようにして、ソース電極１１１およびドレイン電極１１２が設けられている。
【００４７】
ソース電極１１１およびドレイン電極１１２は、Ｔｉ膜とＡｌ膜を順に積層した構造となっており、ｉ型ＧａＮ層１０３とｉ型ＡｌＧａＮ層１０４のヘテロ界面に形成される２次元電子ガス１０７と電気的なコンタクトを形成している。
【００４８】
半導体装置１００は、ＳｉＮ膜１０８、ソース電極１１１およびドレイン電極１１２の表面に、ＳｉＮ膜１１３を備えている。ＳｉＮ膜１０８と同様、ＳｉＮ膜１１３も、膜中に５０％程度のＳｉを含有している。ＳｉＮ膜１０８およびＳｉＮ膜１１３には、ｐ型ＧａＮ層１０６に到達するゲート開口１１４が設けられている。このゲート開口１１４を覆うようにしてゲート電極１１５が設けられている。
【００４９】
ゲート電極１１５は、ゲート開口１１４の中央部でｐ型ＧａＮ層１０６に接するように形成されたＴｉ膜１１６ａと、ゲート開口１１４の周辺部でｐ型ＧａＮ層１０６に接するように形成された窒素含有Ｔｉ膜１１６ｂと、Ｔｉ膜１１６ａおよび窒素含有Ｔｉ膜１１６ｂの表面に形成されたＴｉＮ膜１１７とで構成されている。Ｔｉ膜１１６ａおよび窒素含有Ｔｉ膜１１６ｂは、ｐ型ＧａＮ層１０６に含まれる水素を吸蔵する。窒素含有Ｔｉ膜１１６ｂのほうがＴｉ膜１１６ａよりも水素吸蔵能力が低い。また、水素を吸蔵されたｐ型ＧａＮ層１０６は、アクセプタイオン濃度が上昇し活性化する。なお、Ｔｉ膜１１６ａおよび窒素含有Ｔｉ膜１１６ｂは、それぞれ本発明における第１の金属（第１水素吸蔵合金電極）および第２の金属（第２水素吸蔵合金電極）に相当する。なお、第２水素吸蔵合金電極は、窒素含有Ｔｉ膜に限らず、例えばＴｉＮ膜としてもよい。また、第１の金属と第２の金属とは、ｐ型ＧａＮ層１０６の上面に接触したオーミック電極を構成している。
【００５０】
ここで、ゲートリセス１０５の末端の直上に窒素含有Ｔｉ膜１１６ｂが位置するように、ゲート開口１１４および窒素含有Ｔｉ膜１１６ｂの幅が調節されている。Ｔｉ膜１１６ａおよび窒素含有Ｔｉ膜１１６ｂの厚さは共に２０ｎｍ、ＴｉＮ膜１１７の厚さは４０ｎｍである。ゲート電極１１５に適当な電圧を印加すると、ゲートリセス１０５の下部の領域に２次元電子ガス１０７を発生させることができる。これは、半導体装置１００をオン状態にすることを意味する。
【００５１】
このような構造とすることにより、ノーマリーオフ特性および高速スイッチングを実現しつつ、ゲートリーク電流を低レベルで抑制できる半導体装置１００が実現される。ここで、その理由を説明する。
【００５２】
図２は、本実施形態における半導体装置１００の断面図であり、図１に示した半導体装置１００において、ゲートリセス１０５、ｐ型ＧａＮ層１０６およびゲート電極１１５の近傍を拡大して示したものである。上述の通り、ゲートリセス１０５の直上のｐ型ＧａＮ層１０６には、高い頻度で欠陥１１８が含まれている。ここで、欠陥１１８とは、ｐ型ＧａＮ層１０６の内部に形成された空洞または原子密度の著しく低い領域である。欠陥１１８は、多くの場合、ゲートリセス１０５の端面を基点、ｐ型ＧａＮ層１０６の表面を終点とするような形状をしており、半導体基板１０１の主面に対して垂直方向に成長している。欠陥１１８の発生の原因は明らかではないが、ゲートリセスの端面の近傍では、他の箇所と比較して、原子レベルでの平坦性が悪いことが原因である可能性がある。
【００５３】
ｐ型ＧａＮ層１０６とＴｉ膜１１６ａとの界面では、ｐ型ＧａＮ層１０６に含まれる水素がＴｉ膜１１６ａに吸蔵されるために、周囲よりアクセプタイオン濃度の高い第１活性化領域１１９ａが形成される。この第１活性化領域１１９ａでは空乏層の幅が極めて小さくなるため、ｐ型ＧａＮ層１０６とＴｉ膜１１６ａの界面は、実質的にオーミック特性を示す。また、窒素含有Ｔｉ膜１１６ｂとｐ型ＧａＮ層１０６とのコンタクト抵抗率は、Ｔｉ膜１１６ａとｐ型ＧａＮ層１０６とのコンタクト抵抗率よりも高い。
【００５４】
図３は、実施形態におけるｐ型ＧａＮ層とＴｉ膜の界面のＩ−Ｖ特性を示すグラフである。実質的なオーミック特性とは、図３の曲線１に示すように、Ｉ−Ｖ特性は非線形であるが双方向性を有することを意味する。一般的に、このような特性のコンタクトはコンタクト抵抗率が低く、半導体装置１００の高速スイッチングに有利である。
【００５５】
一方、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１１６ｂの界面では、窒素含有Ｔｉ膜１１６ｂの水素吸蔵能力がＴｉ膜１１６ａに比べて低いため、第１活性化領域１１９ａよりアクセプタイオン濃度の低い第２活性化領域１１９ｂが形成される。この第２活性化領域１１９ｂでは、空乏層の幅が第１活性化領域１１９ａに比べて大きくなるため、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１１６ｂとの界面の電気特性は、ｐ型ＧａＮ層１０６とＴｉ膜１１６ａの電気特性に比べて変化する。
【００５６】
ここで、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１１６ｂとの界面の電気特性の変化の仕方は２つに大別される。窒素含有Ｔｉ膜１１６ｂに含まれる窒素の濃度が低い場合には、図３の曲線２に示すように、実質的なオーミック特性を保ちながら、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１１６ｂとの界面のコンタクト抵抗率は上昇する。このとき、Ｔｉ膜１１６ａおよび窒素含有Ｔｉ膜１１６ｂは、ｐ型ＧａＮ層１０６に対してオーミック接合している。一方、窒素含有Ｔｉ膜１１６ｂに含まれる窒素の濃度が高い場合には、図３の曲線３に示すように、Ｉ−Ｖ特性の双方向性が消失し、窒素含有Ｔｉ膜１１６ｂはショットキー接合に移行する。つまり、Ｔｉ膜１１６ａは、ｐ型ＧａＮ層１０６に対してオーミック接合しており、窒素含有Ｔｉ膜１１６ｂは、ｐ型ＧａＮ層１０６に対してショットキー接合している。
【００５７】
本実施形態の場合、上述のように、ゲートリセス１０５の末端の直上に窒素含有Ｔｉ膜１１６ｂが位置するように、ゲート開口１１４および窒素含有Ｔｉ膜１１６ｂの幅が調節されている。したがって、ゲートリセス１０５の末端の直上に第２活性化領域１１９ｂが形成されている。また、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１１６ｂの界面ではｐ型ＧａＮ層１０６とＴｉ膜１１６ａの界面に比べて抵抗の高い接合（コンタクト抵抗率の高い実質的なオーミック接合もしくはショットキー接合）が形成されている。従って、仮に、欠陥１１８が半導体装置１００に含まれていたとしても、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１１６ｂとの界面における電圧降下により欠陥１１８に印加される電圧を低く抑えることができる。これにより、従来の技術と比較して、ゲートリーク電流を低く抑えることができる。
【００５８】
以下、図４〜図１４を参照しながら、本実施形態における半導体装置１００の製造方法を説明する。図４〜図１４は、本実施形態における半導体装置１００の製造方法を示す断面図である。
【００５９】
まず、図４に示すように、Ｓｉからなる基板１０１上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さが２μｍであってＡｌＮおよびＡｌＧａＮの積層からなるバッファ層１０２と、厚さが２μｍのｉ型ＧａＮ層１０３と、厚さが８０ｎｍであってＡｌ組成比１５％のｉ型ＡｌＧａＮ層１０４を順次エピタキシャル成長する。この結果、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３のヘテロ界面には、２次元電子ガス１０７が発生する。
【００６０】
次に、図５に示すように、リソグラフィーおよびドライエッチングを順に適用することにより、ｉ型ＡｌＧａＮ層１０４の表面から窪んだ形状を有するゲートリセス１０５を形成する。ゲートリセス１０５の深さは、６０ｎｍに設定する。なお、このゲートリセス１０５は、半導体装置１００のしきい値電圧を調整するために形成するものである。要求されるしきい値電圧に応じて、ゲートリセス１０５の深さを調整したり、ゲートリセス１０５の形成を省略してもよい。
【００６１】
次に、図６に示すように、ｉ型ＡｌＧａＮ層１０４およびゲートリセス１０５の表面に、厚さ２００ｎｍのｐ型ＧａＮ層１０６を、ＭＯＣＶＤ法によりエピタキシャル成長する。ｐ型ＧａＮ層１０６のＭｇ濃度は５×１０１９ｃｍ−３に設定する。なお、この状態では、ＭｇはＨとＭｇ−Ｈ錯体を形成して中性化している。この後、例えば、Ｎ２雰囲気下で１０００℃、３０分の熱処理を行う。この結果、約１％のＭｇが活性化し、ｐ型ＧａＮ層１０６の内部に５×１０１７ｃｍ−３程度の濃度のアクセプタイオンが発生する。この結果として、ゲートリセス１０５の近傍のエネルギーレベルが引き上げられ、２次元電子ガス１０７が消失する。
【００６２】
次に、図７に示すように、リソグラフィーおよびドライエッチングを順に適用することにより、ｐ型ＧａＮ層１０６を所定の形状、例えば、平面視したときにゲートリセス１０５を覆う形状に加工する。なお、ドライエッチングの際には、塩素ガスに酸素ガスを添加することにより、ｐ型ＧａＮ層１０６よりもｉ型ＡｌＧａＮ層１０４のエッチング速度を小さく設定することが望ましい。
【００６３】
次に、図８に示すように、ｉ型ＡｌＧａＮ層１０４およびｐ型ＧａＮ層１０６の表面に、厚さ１００ｎｍのＳｉＮ膜１０８を、プラズマＣＶＤ法により堆積する。原料ガスにはＳｉＨ４とＮＨ３を用いる。この２つのガスの流量比を調整することで、ＳｉＮ膜１０８の中に含まれるＳｉの量を調整することができる。本実施形態では、ＳｉＮ膜１０８の中のＳｉの比率を５０％に設定している。
【００６４】
次に、図９に示すように、リソグラフィーおよびエッチングを順に適用することにより、ＳｉＮ膜１０８の内部の所定の領域に、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０９およびドレイン開口１１０を形成する。なお、エッチングの際には、ＳｉＮ膜１０８に対してエッチング速度が高く、ｉ型ＡｌＧａＮ層１０４に対してエッチング速度が低い方法を用いることが好ましい。
【００６５】
次に、図１０に示すように、Ｔｉ膜およびＡｌ膜を順に堆積した後、リソグラフィー法およびドライエッチング法を順に適用することにより、ソース開口１０９およびドレイン開口１１０を覆うようにして、ソース電極１１１およびドレイン電極１１２を形成する。ソース電極１１１はソース開口１０９を覆い、ドレイン電極１１２はドレイン開口１１０を覆う。
【００６６】
この後、Ｎ２雰囲気下で６００℃の熱処理を行うことにより、ソース電極１１１およびドレイン電極１１２を、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３のヘテロ界面に形成される２次元電子ガス１０７とオーミック接合させる。
【００６７】
次に、図１１に示すように、ＳｉＮ膜１０８、ソース電極１１１およびドレイン電極１１２の表面に、厚さ１００ｎｍのＳｉＮ膜１１３を、プラズマＣＶＤ法により堆積する。本実施形態では、ＳｉＮ膜１０８の場合と同様、ＳｉＮ膜１１３中のＳｉの比率を５０％に設定している。
【００６８】
次に、図１２に示すように、リソグラフィーおよびエッチングを順に実施することにより、ゲートリセス１０５を含みゲートリセス１０５よりも広い領域の上方に、ＳｉＮ膜１０８およびＳｉＮ膜１１３を貫通してｐ型ＧａＮ層１０６に到達するゲート開口１１４（図１参照）を形成する。
【００６９】
ここで、エッチングは、以下のように２段階で実施する。まず、ＣＦ４ガスを用いたドライエッチングによりＳｉＮ膜１１３の表面から１４０ｎｍ程度のエッチングを行い、続いて、ＨＦ水溶液を用いたウェットエッチングにより残りの６０ｎｍ程度のエッチングを行う。
【００７０】
次に、図１３に示すように、スパッタ法により、ゲート開口１１４に露出したｐ型ＧａＮ層１０６およびＳｉＮ膜１１３の表面に、厚さ２０ｎｍのＴｉ膜１１６および厚さ４０ｎｍのＴｉＮ膜１１７を順に堆積する。つまり、Ｔｉ膜１１６の表面には、ＴｉＮ膜１１７が形成されている構成となる。このとき、ゲート開口１１４の壁面となるＳｉＮ膜１０８およびＳｉＮ膜１１３の端面に堆積したＴｉ膜１１６（後の工程における窒素含有Ｔｉ膜１１６ｂ）は、ゲートリセス１０５の末端の直上に位置することとなる。その後、リソグラフィー法およびドライエッチング法を順に適用することにより、ｐ型ＧａＮ層１０６の上方以外の領域に形成されたＴｉ膜１１６およびＴｉＮ膜１１７を除去する。これにより、ゲート開口１１４を覆うようにしてゲート電極１１５を形成する。なお、ＴｉＮ膜１１７は、本発明における金属層に相当する。
【００７１】
最後に、Ｔｉ膜１１６の外周部を選択的に変質させるために、ＮＨ３雰囲気下で７００℃の熱処理を５分間行うことにより、Ｔｉ膜１１６の側壁から窒素を添加する。この結果、Ｔｉ膜１１６には、窒素を含有しないＴｉ膜１１６ａと、窒素を含有する窒素含有Ｔｉ膜１１６ｂの２つの部分が形成される。窒素を含有しないＴｉ膜１１６ａの外周部として、窒素を含有する窒素含有Ｔｉ膜１１６ｂが形成される。よって、ゲート電極１１５は、Ｔｉ膜１１６ａと、窒素含有Ｔｉ膜１１６ｂと、ＴｉＮ膜１１７とにより構成される。また、窒素含有Ｔｉ膜１１６ｂは、Ｔｉ膜１１６ａの外周を囲んでいる構成となる。以上の工程を経て、図１４に示した半導体装置１００が完成する。
【００７２】
ここで、Ｔｉ膜１１６ａと窒素含有Ｔｉ膜１１６ｂがＮ２雰囲気の下での熱処理により形成されていることから明らかなように、これらの部分は必ずしも明確な境界を有している訳ではない。多くの場合、窒素含有Ｔｉ膜１１６ｂの端面から、Ｔｉ膜１１６ａの内部にかけて、水素または窒素の濃度が連続的に減少しており、明確な境界を見出すことは困難である。ただし、本発明においては、窒素含有Ｔｉ膜１１６ｂの窒素の濃度が２０％以上であることが好ましいため、窒素の濃度が２０％となる点をＴｉ膜１１６ａと窒素含有Ｔｉ膜１１６ｂの境界とみなす。また、Ｎ２雰囲気の下での熱処理によりＴｉ膜１１６ａと窒素含有Ｔｉ膜１１６ｂの２つの部分が発生することは、例えば、半導体装置１００をへき開し、ＨＦ等の薬液に浸漬した後に、断面をＳＥＭ等で観察することにより容易に確認することができる。
【００７３】
以降、必要に応じて、半導体装置１００にパッシベーション膜、多層配線、ボンディングパッドを形成してもよい。
【００７４】
以上、本発明にかかる半導体装置１００および半導体装置１００の製造方法によれば、ゲートリセス１０５の末端の直上に抵抗の高い接合（コンタクト抵抗率の高い実質的なオーミック接合もしくはショットキー接合）が形成されている。従って、欠陥１１８が半導体装置１００に含まれていたとしても、ｐ型ＧａＮ層１０６とＴｉ膜１１６ａとの界面における電圧降下により欠陥１１８に印加される電圧を低く抑えることができる。よって、ゲートリーク電流を低く抑えることができる。
【００７５】
（第２の実施形態）
次に、第２の実施形態について、図面を参照しながら説明する。図１５は、本実施形態における半導体装置２００の構成を示す断面図である。図１５において、図１に示したものと同一の構成要素については、同一の符号を付与することにより説明を省略する。
【００７６】
本実施形態にかかる半導体装置２００が第１の実施形態にかかる半導体装置１００と異なっている点は、ゲート電極の構成である。すなわち、第１の実施形態においては、ゲート電極１１５は、ゲート開口１１４を介して、ｐ型ＧａＮ層１０６の、ゲートリセス１０５が形成された側と反対側の面の一部の領域と接している。一方、本実施形態においては、ゲート電極１２０は、ｐ型ＧａＮ層１０６の、ゲートリセス１０５が形成された側と反対側の面の全部の領域と接している。また、ｐ型ＧａＮ層１０６とゲート電極１２０は、同一の形状に加工されている。
【００７７】
ゲート電極１２０は、ｐ型ＧａＮ層１０６の中央部に接するように形成されたＴｉ膜１２１ａと、ｐ型ＧａＮ層１０６の周辺部に接するように、かつ、Ｔｉ膜１２１ａを取り囲むように形成された窒素含有Ｔｉ膜１２１ｂと、Ｔｉ膜１２１ａおよび窒素含有Ｔｉ膜１２１ｂの表面に形成されたＴｉＮ膜１２２とで構成されている。ここで、ゲートリセス１０５の末端の直上に窒素含有Ｔｉ膜１２１ｂが位置するように窒素含有Ｔｉ膜１２１ｂの幅が調節されている。Ｔｉ膜１２１ａおよび窒素含有Ｔｉ膜１２１ｂの厚さは共に２０ｎｍ、ＴｉＮ膜１２２の厚さは４０ｎｍである。
【００７８】
ｉ型ＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０６およびゲート電極１２０の表面には、ＳｉＮ膜１０８を備えている。ＳｉＮ膜１０８には、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０９およびドレイン開口１１０が設けられており、これらの開口を覆うようにして、ソース電極１１１およびドレイン電極１１２が設けられている。
【００７９】
このような構造とすることにより、ノーマリーオフ特性および高速スイッチングを実現しつつ、ゲートリーク電流を低レベルで抑制できる半導体装置が実現される。ここで、その理由を説明する。
【００８０】
図１６は、図１５に示した半導体装置において、ゲートリセス１０５、ｐ型ＧａＮ層１０６およびゲート電極１２０の近傍を拡大して示したものである。上述の通り、ゲートリセス１０５の直上のｐ型ＧａＮ層１０６には、高い頻度で欠陥１１８が含まれている。
【００８１】
ｐ型ＧａＮ層１０６とＴｉ膜１２１ａの界面では、ｐ型ＧａＮ層１０６に含まれる水素がＴｉ膜１２１ａに吸蔵されるために、周囲よりアクセプタイオン濃度の高い第１活性化領域１２３ａが形成される。この活性化領域１２３ａでは空乏層の幅が小さくなるため、ｐ型ＧａＮ層１０６とＴｉ膜１２１ａの界面は、実質的にオーミック特性を示す。
【００８２】
一方、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１２１ｂの界面では、窒素含有Ｔｉ膜１２１ｂの水素吸蔵能力がＴｉ膜１２１ａに比べて低いため、第１活性化領域１２３ａよりアクセプタイオン濃度の低い第２活性化領域１２３ｂが形成される。この第２活性化領域１２３ｂでは空乏層の幅が第１活性化領域１２３ａに比べて大きくなるため、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１２１ｂの界面ではｐ型ＧａＮ層１０６とＴｉ膜１２１ａの界面に比べて抵抗の高い接合が形成されている。
【００８３】
本実施形態の場合、上述のように、ゲートリセス１０５の末端の直上に窒素含有Ｔｉ膜１２１ｂが位置するように、窒素含有Ｔｉ膜１２１ｂの幅が調節されている。従って、仮に、欠陥１１８が半導体装置に含まれていたとしても、ｐ型ＧａＮ層１０６と窒素含有Ｔｉ膜１２１ｂの界面における電圧降下により欠陥１１８に印加される電圧を低く抑えることができるため、従来の技術と比較して、ゲートリーク電流を低く抑えることができる。
【００８４】
以下、図１７〜２３を参照しながら、本実施形態における半導体装置２００の製造方法を説明する。
【００８５】
まず、第１の実施形態と同様に、図４〜図６で示した工程を経ることにより、図１７に示した構成を得る。
【００８６】
次に、図１８に示すように、ｐ型ＧａＮ層１０６の表面に、厚さ２０ｎｍのＴｉ膜１２１、厚さ４０ｎｍのＴｉＮ膜１２２および厚さ６０ｎｍのＳｉＯ２膜１２３を順に堆積する。
【００８７】
次に、図１９に示すように、リソグラフィーおよびドライエッチングを順に適用することにより、ＳｉＯ２膜１２３を所定の形状、例えば、平面視したときにゲートリセス１０５を覆う形状に加工する。
【００８８】
次に、図２０に示すように、ＳｉＯ２膜１２３をマスクとしてドライエッチングを適用することにより、ｐ型ＧａＮ層１０６、Ｔｉ膜１２１およびＴｉＮ膜１２２を所定の形状に加工する。これにより、平面視したときにｐ型ＧａＮ層１０６と同一の形状に加工されたＴｉ膜１２１およびＴｉＮ膜１２２が得られる。Ｔｉ膜１２１およびＴｉＮ膜１２２は、ゲート電極１２０を構成している。
【００８９】
次に、図２１に示すように、Ｎ２雰囲気の下で６００℃の熱処理を３分間実施することにより、Ｔｉ膜１２１の側壁から窒素を添加する。この結果、Ｔｉ膜１２１には、窒素を含有しないＴｉ膜１２１ａと、窒素を含有する窒素含有Ｔｉ膜１２１ｂとの２つの部分が形成される。ここで、第１の実施形態の場合と同様に、Ｔｉ膜１２１ａと窒素含有Ｔｉ膜１２１ｂとは必ずしも明確な境界を有している訳ではない。
【００９０】
なお、第２の実施形態にかかる半導体装置２００の製造方法では、第１の実施形態にかかる半導体装置１００の製造方法に比べてＴｉ膜の側壁から窒素を添加するための熱処理のサーマルバジェットを一般的に小さくできる。これは、第１の実施形態に比べて本実施形態にかかる半導体装置２００の製造方法では、必要とされる窒素含有Ｔｉ膜の幅が一般的に小さくなるためである。
【００９１】
次に、図２２に示すように、ＨＦを用いたウェットエッチングを適用することにより、ＳｉＯ２膜１２３を除去する。なお、窒素含有Ｔｉ膜１２１ｂは、窒素の添加の影響でＨＦに対するエッチングレートが大幅に低下しているため、ウェットエッチングの後も残存する。もし、図２１に示した工程で窒素の添加が行われないと、図２２に示した工程でＴｉ膜１２１が側壁に露出することになり、ＨＦを用いたウェットエッチングによりＴｉ膜１２１が全て溶解してしまうため、意図した通りに半導体装置２００を製造することができなくなる。
【００９２】
次に、図２３に示すように、ｉ型ＡｌＧａＮ層１０４の表面、ｐ型ＧａＮ層１０６およびゲート電極１２０の表面に、厚さ１００ｎｍのＳｉＮ膜１０８を、プラズマＣＶＤ法により堆積する。
【００９３】
次に、図２４に示すように、リソグラフィーおよびエッチングを順に適用することにより、ＳｉＮ膜１０８の内部の所定の領域に、ｉ型ＡｌＧａＮ層１０４に到達するソース開口１０９およびドレイン開口１１０を形成する。
【００９４】
次に、Ｔｉ膜およびＡｌ膜を順に堆積した後、リソグラフィー法およびドライエッチング法を順に適用することにより、ソース開口１０９およびドレイン開口１１０を覆うようにして、ソース電極１１１およびドレイン電極１１２を形成する。この後、Ｎ２雰囲気下で６００℃の熱処理を行うことにより、ソース電極１１１およびドレイン電極１１２を、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３のヘテロ界面に形成される２次元電子ガス１０７とオーミック接合させると、図２５に示した半導体装置２００が完成する。
【００９５】
以降、必要に応じて、パッシベーション膜、多層配線、ボンディングパッドを形成することもできる。
【００９６】
（第３の実施形態）
次に、第３の実施形態について、図面を参照しながら説明する。図２６および図２７は、本実施形態における半導体装置３００の構成を示す断面図である。図１５において、図１に示したものと同一の構成要素については、同一の符号を付与することにより説明を省略する。
【００９７】
本実施形態にかかる半導体装置３００が第１の実施形態にかかる半導体装置１００と異なっている点は、ｉ型ＡｌＧａＮ層１０４の表面にゲートリセス１０５を備えていない点である。
【００９８】
第２の実施形態にかかる半導体装置２００においては、ｐ型ＧａＮ層１０６の表面にＴｉ膜１２１が形成された後に、これらが同一の形状に加工される結果、ｐ型ＧａＮ層１０６の端面とＴｉ膜１２１の端面が接する構造となっている。このような場合、ゲートリセス１０５の形成を省略し、欠陥１１８が発生しない状況であったとしても、図２１に示したＮ２雰囲気の下で６００℃の熱処理を３分間実施する工程を行うことにより、Ｔｉ膜１２１の側壁から窒素を添加し、窒素含有Ｔｉ膜１２１ｂを形成するのが好ましい。
【００９９】
このような構造を有する半導体装置の例として、半導体装置３００を図２６および図２７に示す。図２６および図２７に示す半導体装置３００では、ゲートリセスが形成されていないため、ｉ型ＧａＮ層１０３とｉ型ＡｌＧａＮ層１０４のヘテロ界面に２次元電子ガス１０７が発生する。すなわち、ゲート電極１２０が形成される領域においても、２次元電子ガス１０７が発生する。
【０１００】
このような構造とすることにより、ゲートリーク電流を低レベルで抑制することができる。これは、欠陥１１８と同様に、ｐ型ＧａＮ層１０６の端面もゲートリークの経路となるためである。つまり、ｐ型ＧａＮ層１０６の端面に接して窒素含有Ｔｉ膜１２１ｂを形成することにより、ｐ型ＧａＮ層１０６の端面を介したゲートリークを抑制することが可能となる。
【０１０１】
（その他の実施形態）
以上、本発明の一態様について上述の実施形態の例を説明したが、本発明はこれらの実施形態に限定されるものではない。
【０１０２】
例えば、上述した実施形態では、ｐ型ＧａＮ層１０６の材料としてＭｇがドーピングされたＧａＮを用いているが、ｐ型不純物を含むＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１）を代わりに用いることができる。
【０１０３】
また、上述した実施形態では、ｐ型ＧａＮ層の表面にＴｉ膜が形成されている。このＴｉ膜の役割は、ｐ型ＧａＮ層に含まれる水素を吸蔵し、周囲よりアクセプタイオン濃度の高い活性化領域を形成することである。すなわち、この機能を有する膜であれば、代わりに使用することができる。そのような膜としては、例えば、Ｐｄ膜やＮｉ膜のような水素吸蔵合金などを挙げることができる。
【０１０４】
また、上述した実施形態では、Ｔｉ膜に対して側壁から窒素を添加することにより、窒素含有Ｔｉ膜を形成する工程を有しているが、この工程の目的は、水素吸蔵能力の低い部分を意図的に形成することにある。すなわち、水素吸蔵合金の水素吸蔵能力を低くする工程を代わりに用いることができる。そのような工程としては、例えば、Ｈ２雰囲気の下での熱処理を挙げることができる。この場合、水素吸蔵合金としてＴｉ膜を用いると水素含有Ｔｉ膜が、Ｐｄ膜を用いると水素含有Ｐｄ膜が、Ｎｉ膜を用いると水素含有Ｎｉ膜が形成される。
【０１０５】
上述した実施形態では、第１水素吸蔵合金電極の材料としてＴｉ、第２水素吸蔵合金電極の材料として窒素含有Ｔｉを用いているが、例えば、第１水素吸蔵合金電極は、Ｔｉで形成され、第２水素吸蔵合金電極は、窒素含有ＴｉまたはＴｉＮのいずれかからなる構成であってもよい。また、第１水素吸蔵合金電極は、Ｔｉ、ＰｄまたはＮｉでからなり、第２水素吸蔵合金電極は、水素含有Ｔｉ、水素含有Ｐｄまたは水素含有Ｎｉからなる構成であってもよい。
【０１０６】
なお、上述した実施形態のように、Ｔｉ膜を堆積した後、その側壁に窒素を添加して、窒素含有Ｔｉ膜を形成する形態においては、製造された半導体装置が過酷な環境（高温または多湿など）の下でも長期に渡って高い耐性を示すという特徴がある。これは、窒素含有ＴｉＮ膜が、化学的に不活性である上に、緻密で他の物質を通しにくく、その内側に位置するＴｉ膜の変質が起こりにくくなるためである。この目的に対しては、窒素含有ＴｉＮ膜の窒素濃度を高めて窒化チタンを形成することが推奨される。例えば、窒素濃度を３３％に設定するとＴｉ２Ｎが、５０％に設定するとＴｉＮが得られる。
【０１０７】
なお、上述した実施形態では、Ｔｉ膜の周囲を、Ｔｉよりも化学的に不活性な膜（窒素含有Ｔｉ膜やＴｉＮ膜など）なで囲むことが好ましいとしている。ここで、化学的な活性の指標としては、標準生成ギブスエネルギーなる量を使用することができる。これは、それぞれの物質に固有の量であり、以下のようにして求められる。
【０１０８】
（１）対象の物質１ｍｏｌを、その構成元素の単体から合成する反応を考える。
【０１０９】
（２）反応の始点と終点は、共に標準状態であると仮定する。
【０１１０】
（３）下記の式により標準ギブスエネルギーを求める。
【０１１１】
（標準生成ギブスエネルギー）＝
（生成物質の持つギブスエネルギー）−（構成元素の単体の持つギブスエネルギー）
【０１１２】
一般的に、上記のようにして求めた標準ギブスエネルギーの値が低いほど物質が安定である。例えば、Ｔｉの標準生成ギブスエネルギーは０ｋＪ／ｍｏｌ、ＴｉＮの標準生成ギブスエネルギーは−３０９ｋＪ／ｍｏｌであり、Ｔｉの標準生成ギブスエネルギーに比べてＴｉＮの標準生成ギブスエネルギーの方が低い。従って、Ｔｉに比べてＴｉＮの方が安定、すなわち、化学的な活性が低いと言える。
【０１１３】
また、上述した実施形態では、Ｔｉ膜および窒素含有Ｔｉ膜の表面に、金属層であるＴｉＮ膜が形成されている。このＴｉＮ膜の役割は、半導体装置を製造する際の工程や、半導体を使用する環境などから、Ｔｉ膜を保護することである。すなわち、この機能を有する膜であれば、代わりに使用することができる。そのような膜としては、例えば、ＴｉＳｉＮ膜のようなＴｉ化合物膜、Ｗ膜、ＷＳｉＮ膜のようなＷ化合物膜などを挙げることができる。
【０１１４】
その他、本発明の趣旨を逸脱しない範囲で、様々な形態での実施が可能である。
【産業上の利用可能性】
【０１１５】
本発明の半導体装置は、インバータおよび電源回路等に用いられるパワースイッチング素子として有用である。また、本発明の半導体装置の製造方法によれば、上述した半導体装置を製造することができる。
【符号の説明】
【０１１６】
１００、２００、３００、５００  半導体装置
１０１、５０１  基板
１０２、５０２  バッファ層
１０３、５０３  ｉ型ＧａＮ層
１０４、５０４  ｉ型ＡｌＧａＮ層（半導体層）
１０５、５０５  ゲートリセス（段差）
１０６、５０６  ｐ型ＧａＮ層（ｐ型半導体層）
１０７、５０７  ２次元電子ガス
１０８、１１３、５０８、５１３  ＳｉＮ膜
１０９、５０９  ソース開口
１１０、５１０  ドレイン開口
１１１、５１１  ソース電極
１１２、５１２  ドレイン電極
１１４、５１４  ゲート開口
１１５、１２０、５１５  ゲート電極
１１６、１２１、５１６  Ｔｉ膜（水素吸蔵合金電極）
１１６ａ、１２１ａ  Ｔｉ膜（第１水素吸蔵合金電極）
１１６ｂ、１２１ｂ  窒素含有Ｔｉ膜（第２水素吸蔵合金電極）
１１７、１２２  ＴｉＮ膜（金属層）
１１８、５１７  欠陥
１１９ａ、１２３ａ  第１活性化領域
１１９ｂ、１２３ｂ  第２活性化領域
５１８  活性化領域
【図１】
2017051530.tif 000003
【図２】
2017051530.tif 000004
【図３】
2017051530.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【国際調査報告】
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