(57)【要約】  半導体集積回路の集積度向上や消費電力低減のために電源電圧の低圧化が進展し、僅かな電圧の誤差でも大きな影響が出る傾向にあるため、電圧調整回路により、より高分解能かつ高精度で、線形性に優れ所定の時間で速やかに出力電圧を安定させるために、電圧調整回路は、基準電圧を入力とする電流制御部（Ａｍｐ）と、第１の抵抗（ＲＬ）と、電流制御部の出力および第１の抵抗の間に接続する可変抵抗部（ＴＲ１）とを備え、可変抵抗部は、複数の抵抗選択回路（ＳＥＬ１、ＳＥＬ２、…）から構成され、抵抗選択回路それぞれは、電流制御部の出力に接続する第２の抵抗（Ｒｓ１、Ｒｓ２、…）と、第１の抵抗および第２の抵抗の間に接続する第１のスイッチ部（Ｓ１、Ｓ２、…）と、第２の抵抗および電流制御部の入力の間に接続して電圧帰還をかける第２のスイッチ部（Ｓ１ｆ、Ｓ２ｆ、…）とを備え、第１のスイッチ部と第２のスイッチ部とを連動してオンオフする。
2017138628.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を入力とする電流制御部と、第１の抵抗と、前記電流制御部の出力および前記第１の抵抗の間に接続する可変抵抗部とを備え、
前記可変抵抗部は、並列接続した複数の抵抗選択回路から構成され、
前記抵抗選択回路それぞれは、前記電流制御部の出力に接続する第２の抵抗と、前記第１の抵抗および前記第２の抵抗の間に接続する第１のスイッチ部と、前記第２の抵抗と前記第１のスイッチ部との接続点および前記電流制御部の入力の間に接続して電圧帰還をかける第２のスイッチ部とを備え、前記第１のスイッチ部と前記第２のスイッチ部とを連動してオンオフする
ことを特徴とする電圧調整回路。
【請求項２】
請求項１に記載の電圧調整回路であって、
前記抵抗選択回路それぞれが備える前記第１のスイッチ部および前記第２のスイッチ部に供給される制御信号により、前記第１のスイッチ部と前記第２のスイッチ部とを連動してオンオフすることが制御される
ことを特徴とする電圧調整回路。
【請求項３】
請求項２に記載の電圧調整回路であって、
前記制御信号の組み合わせにより、前記抵抗選択回路の少なくとも２以上を同時に機能させる
ことを特徴とする電圧調整回路。
【請求項４】
請求項１〜３のいずれか１項に記載の電圧調整回路であって、
前記可変抵抗部を複数備え、当該一つの可変抵抗部が備える任意の前記抵抗選択回路の前記接続点を、当該他の可変抵抗部が備える前記抵抗選択回路が接続される前記電流制御部の出力に替えて前記第２の抵抗に接続して新たな可変抵抗部として構成する
ことを特徴とする電圧調整回路。
【請求項５】
請求項４に記載の電圧調整回路であって、
前記新たな可変抵抗部と前記新たな可変抵抗部に固定抵抗部を直列接続したものとを複数並列に接続するか、または、前記新たな可変抵抗部を複数並列に接続する
ことを特徴とする電圧調整回路。
【請求項６】
基準電圧を入力とする電流制御部と、並列接続した複数の第１の抵抗と、前記電流制御部の出力および前記複数の第１の抵抗の間に接続する可変抵抗部とを備え、
前記可変抵抗部は、並列接続した複数の抵抗選択回路から構成され、
前記抵抗選択回路それぞれは、前記電流制御部の出力に接続する第２の抵抗と、前記複数の第１の抵抗のそれぞれと前記第２の抵抗との間をそれぞれに接続する第１のスイッチ部から成る第１のスイッチ部群と、前記第２の抵抗と前記第１のスイッチ部群との接続点および前記電流制御部の入力の間に接続して電圧帰還をかける第２のスイッチ部とを備え、前記第１のスイッチ部ごとに前記第２のスイッチ部と連動させてオンオフする
ことを特徴とする電圧調整回路。
【請求項７】
基準電圧を入力とする電流制御部と、第１の抵抗と、前記電流制御部の出力および前記第１の抵抗の間に接続する可変抵抗部とを備え、
前記可変抵抗部は、並列接続したＮ＋１個（Ｎは、１以上の整数）の抵抗選択回路から構成され、
前記抵抗選択回路それぞれは、第２の抵抗と、前記第１の抵抗および前記第２の抵抗の間に接続する第１のスイッチ部と、前記第２の抵抗と前記第１のスイッチ部との接続点および前記電流制御部の入力の間に接続して電圧帰還をかける第２のスイッチ部とを備え、
第１の抵抗選択回路の前記第２の抵抗を前記電流制御部の出力に接続し、
第Ｎ＋１の抵抗選択回路の前記第２の抵抗を、第Ｎの抵抗選択回路の前記第２の抵抗と前記第１のスイッチ部との接続点に接続し、
前記第１のスイッチ部と前記第２のスイッチ部とを連動してオンオフする
ことを特徴とする電圧調整回路。
【請求項８】
請求項７に記載の電圧調整回路であって、
前記抵抗選択回路それぞれが備える前記第１のスイッチ部および前記第２のスイッチ部に供給される制御信号により、前記第１のスイッチ部と前記第２のスイッチ部とを連動してオンオフすることが制御され、前記制御信号の組み合わせにより、前記抵抗選択回路の中から一つを機能させる
ことを特徴とする電圧調整回路。
【請求項９】
請求項１〜８のいずれか１項に記載の電圧調整回路であって、
前記抵抗選択回路それぞれが備える前記第２の抵抗は、互いに異なる抵抗値を有する
ことを特徴とする電圧調整回路。
【請求項１０】
請求項９に記載の電圧調整回路であって、
前記第２の抵抗には、０Ω抵抗としての接続配線を含む
ことを特徴とする電圧調整回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載の電圧調整回路であって、
前記第１のスイッチ部および第２のスイッチ部それぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの並列回路から構成され、前記ＰＭＯＳトランジスタのソースおよび前記ＮＭＯＳトランジスタのドレインを前記第２の抵抗側に接続し、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの各ゲートに前記オンオフのための信号を入力する
ことを特徴とする電圧調整回路。
【請求項１２】
請求項１〜１０のいずれか１項に記載の電圧調整回路であって、
前記第１のスイッチ部および第２のスイッチ部それぞれは、ＮＭＯＳトランジスタから構成され、前記ＮＭＯＳトランジスタのドレインを前記第２の抵抗側に接続し、前記ＮＭＯＳトランジスタの基板を当該ＮＭＯＳトランジスタのソースに接続し、前記ＮＭＯＳトランジスタのゲートに前記オンオフのための信号を入力する
ことを特徴とする電圧調整回路。
【請求項１３】
請求項１〜１０のいずれか１項に記載の電圧調整回路であって、
前記第１のスイッチ部および第２のスイッチ部それぞれは、シリコン基板表面に対して縦方向にチャネルを形成した縦型ＭＯＳトランジスタから構成され、前記縦型ＭＯＳトランジスタのドレインを前記第２の抵抗側に接続し、前記縦型ＭＯＳトランジスタのゲートに前記オンオフのための信号を入力する
ことを特徴とする電圧調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電圧調整回路に関する。
【背景技術】
【０００２】
半導体集積回路においては、所定の動作のために種々の基準電圧が必要とされ、このような基準電圧としては、温度に比例するＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電圧などがある。ＰＴＡＴ電圧の場合は、印加される電源電圧（以下、「ＶＤＤ」と略す場合がある）や製造条件の変動に影響を受けず、所定のパラメータおよび温度のみで決まる電圧であることが望まれる。【０００３】
そこで、電源電圧ＶＤＤや製造条件の変動による影響をキャンセルするために、基準電圧発生回路と併せて電圧調整回路が用いられる。図３は、本発明の技術分野における電圧調整回路の応用例を示す図で、図３の（ａ）は、その基本構成図である。基準電圧発生回路により発生された基準電圧ＶＲは電圧調整回路に入力され、電圧調整回路では、基準電圧である入力電圧ＶＩＮ（＝ＶＲ）が所定の電圧Ｖｏｕｔに調整されて出力される。また、出力電圧の調整は、デジタル制御信号に従い、例えば、所定の出力電圧値Ｖｏｕｔ０を中心に±１０％や±２０％といった範囲にて数ステップ刻みで行われる。【０００４】
ＰＴＡＴ電圧の場合の基準電圧発生回路としては、図３の（ｂ）に示す回路構成例が知られている（なお、この回路に併せて用いられる初期化回路については省略した）。図３の（ｂ）に示す例では、ＭＯＳトランジスタＭ３１とＭ３３が弱反転領域で動作すべく設計され、温度に比例する基準電圧ＶＲが生成される。この基準電圧ＶＲは、以下の理由からＶＤＤの数分の１以下の低い電圧となる。ＭＯＳトランジスタＭ３１は弱反転領域であるので、そのゲート電圧ＶＧＮは、強反転領域におけるＭＯＳトランジスタのスレッショルド電圧（以下、「ＶＴ」と記す）より小さい電圧となるように設計される。これにより、基準電圧ＶＲは、電位ＶＧＮよりもＭＯＳトランジスタＭ３３のＶＴ分さらに低くなり、よって電源電圧ＶＤＤに対し低い電圧となる。例えば、最小動作のための電源電圧ＶＤＤが１Ｖ前後の回路においては、基準電圧ＶＲは１００〜２００ｍＶ程度と非常に低くなる。一方、生成された基準電圧ＶＲは、一般に他の回路ブロックにおけるＭＯＳトランジスタのゲートに印加されるが、他の回路ブロックのＭＯＳトランジスタは強反転領域で動作することが一般的に望まれるので、この基準電圧ＶＲをより高い電位に変換する必要がある。即ち、ＰＴＡＴ電圧向けの電圧調整回路においては、低電圧である基準電圧ＶＲが入力電圧ＶＩＮとして入力され、この入力電圧ＶＩＮ（＝ＶＲ）より所定の電圧だけ僅かに高くかつ電源電圧ＶＤＤや製造条件の変動に左右されにくい電圧Ｖｏｕｔを出力することが求められる。【０００５】
また、近年の半導体集積回路の分野においては、集積度向上や消費電力低減のために低ＶＤＤ化が進展しており、僅かな電圧の誤差でも大きな影響が出る傾向にある。このため、低ＶＤＤ化の進展により、より高分解能かつ高精度な電圧Ｖｏｕｔの調整が求められている。【０００６】
次に、従来技術に係る電圧調整回路について説明する。
まず、従来例１として、入力基準電圧ＶＩＮに対し所定の電圧だけ高い電圧を出力する電圧調整回路を例にとる。図４は、従来例１の電圧調整回路の構成例を示す図であり、この電圧調整回路としては、例えば、特許文献１に記載されたボルテージレギュレータが該当する。
この電圧調整回路は、図４の（ａ）に示すように、電流制御部Ａｍｐ、可変抵抗部ＴＲ４０および抵抗ＲＬより構成される。可変抵抗部ＴＲ４０は、端子ＡとＢとの間の抵抗を制御する機能を有し、端子Ａは電流制御部Ａｍｐの出力に、端子Ｂは抵抗ＲＬと電流制御部Ａｍｐの帰還入力に接続される。図４の（ｂ）は、この可変抵抗部ＴＲ４０の構成例である。直列接続された複数の抵抗Ｒ４１およびＲ４２（共に、抵抗値ｒｕ）を含み、これらの抵抗にはスイッチ部Ｓ４２（例えば、ＭＯＳトランジスタ）が並列に接続されている。負荷電流Ｉ０は、可変抵抗部ＴＲ４０および抵抗ＲＬを通ってＶＤＤから接地ＧＮＤへと流れ、電流制御部Ａｍｐによって、ノードＸ（端子Ｂ）の電圧Ｖｘと入力電圧ＶＩＮとが等しくなるように制御される。その結果、可変抵抗部ＴＲ４０の電圧降下をＶＡＢとすると、出力電圧Ｖｏｕｔは電圧ＶＩＮと電圧ＶＡＢとの和になる。可変抵抗部ＴＲ４０の電圧ＶＡＢは、スイッチ部Ｓ４２のオンオフを適宜制御してその抵抗値を制御することで調整できる。スイッチ部Ｓ４２がオンの時、仮にスイッチ部の抵抗が０Ωである理想状態（理想値）であれば、可変抵抗部ＴＲ４０の端子Ａ−Ｂ間の抵抗はｒｕとなり、以下の式（１）が成立する。
Ｖｏｕｔ＝ＶＩＮ＋ＶＡＢ＝ＶＩＮ＋ｒｕ・Ｉ０      ・・・  式（１）【０００７】
表１に、従来例１における可変抵抗部ＴＲ４０の動作状態と抵抗値との関係を示す。可変抵抗部ＴＲ４０の抵抗（ＲＡＢ）については、スイッチ部Ｓ４２の抵抗が、理想値（０Ω）の場合とｒＮである場合を併記した。
【表１】
2017138628.tif 000003
以上のように、可変抵抗部ＴＲ４０の抵抗値を制御することで、電圧ＶＡＢ、延いては出力電圧Ｖｏｕｔを調整することができる。【０００８】
しかし、従来例１の電圧調整回路は、課題として十分高い精度で電圧調整を行うことができない。その理由は、可変抵抗部ＴＲ４０におけるスイッチ部が負荷電流Ｉ０のパス上にのみ設けられ、負荷電流Ｉ０が流れるスイッチ部を介して差動アンプＯＰ１へ電圧帰還がなされることである。
例えば、スイッチ部Ｓ４２がオンである場合、スイッチ部Ｓ４２のオン抵抗が０Ωの理想状態であれば出力電圧Ｖｏｕｔは式（１）となるところ、スイッチ部Ｓ４２のオン抵抗ｒＮが大きい場合には、スイッチ部Ｓ４２に電圧降下ΔＶｓが生じ、出力電圧に誤差が発生する。動作電源電圧が低くなると、スイッチ部Ｓ４２のオン抵抗が大きくなるため出力電圧の誤差が増加する（後述するが、図６に示す特性）。このように、従来例１では、特に低電源電圧動作において高精度な出力電圧Ｖｏｕｔを得ることが困難であった。なお、従来例１における出力電圧誤差の詳細については、本発明の実施例と比較しつつ後述する。【０００９】
次に、従来例２として、スイッチ部のオン抵抗の影響を受けにくい電圧調整回路について例にとる。図７は、従来例２の電圧調整回路の構成例を示す図であり、この電圧調整回路としては、例えば、特許文献２に記載された電源回路（特許文献２の図１２に示される電源回路１３）が該当する。
従来例２における可変抵抗部ＴＲ７０は、その端子Ａと端子Ｂの間に直列接続された複数の抵抗Ｒ７０、Ｒ７１、Ｒ７２、…を含み、これらの抵抗間の各ノードと端子Ｃとの間に、複数のスイッチ部Ｓ７０、Ｓ７１、Ｓ７２、…を設け、端子Ｃを電流制御部Ａｍｐの帰還入力に接続している。可変抵抗部ＴＲ７０の端子Ａと端子Ｂ間の抵抗は、スイッチ部のオンオフ状態に拘らず一定であり、端子Ａと端子Ｃ間の抵抗ならびに端子Ｃと端子Ｂ間の抵抗がスイッチ部によって調整される。【００１０】
表２に、従来例２における可変抵抗部ＴＲ７０の動作状態と抵抗値との関係を示す。従来例２は、可変抵抗部ＴＲ７０のスイッチ部Ｓ７０、Ｓ７１、Ｓ７２、…、Ｓｅｎｄを、電流パス上ではなく電圧帰還パスにのみ設けている。よって、入力インピーダンスの高い電流制御部Ａｍｐを用いることで、スイッチ部Ｓ７０、Ｓ７１、Ｓ７２、…の電圧降下を十分小さくでき、スイッチ部による出力電圧誤差を抑制できる。なお。表２は、可変抵抗部ＴＲ７０のスイッチ部をＳ７０、Ｓ７１およびＳ７２とし、Ｒ７０を０Ω、Ｒ７１およびＲ７２の抵抗値をｒｕとした場合について示す。
【表２】
2017138628.tif 000004
【００１１】
しかし、従来例２の回路構成では、スイッチ部の状態と出力電圧の増減との関係が非線形となるため、微細な調整が困難である。その理由は、負荷電流Ｉ０が、入力電圧ＶＩＮだけでなく、どのスイッチ部がオンするかによっても変化することにある。一般に、電圧を調整する上で、制御用デジタルコード（図７に示すＧ７０、Ｇ７１、Ｇ７２、…）により調整されるスイッチ部の状態と出力電圧とは、線形な関係であることが望ましい。また、半導体集積回路においては、製造のバラツキ低減のためには、抵抗は同一素材、同一形状のもの複数個を直並列に接続して用いる必要がある。【００１２】
ところが、従来例２では、抵抗Ｒｓ７１、Ｒｓ７２、…を全て同一の抵抗値とすると以下の問題が生じる。例えば、スイッチ部Ｓ７０がオンの時、可変抵抗部ＴＲ７０内の抵抗Ｒｓ７１、Ｒｓ７２、…、および抵抗ＲＬに入力電圧ＶＩＮがかかる。一方、スイッチ部Ｓｅｎｄがオンの時は、抵抗ＲＬにのみ入力電圧ＶＩＮがかかる。このように、従来例２では、スイッチ部のオンオフ状態次第で負荷電流Ｉ０が増減することになる。このため、抵抗Ｒｓ７１、Ｒｓ７２、…を全て同一抵抗値とすると、制御用デジタルコードにより調整されるスイッチ部の状態と出力電圧との関係は非線形となる（後述するが、図９に示す特性）。即ち、従来例２では、電圧調整の刻みが一定となるような線形な調整が困難であった。なお、この非線形性についての詳細は、本発明の実施例と比較しつつ後述する。【００１３】
また、従来例２では、前述のとおり調整されるスイッチ部の状態によって負荷電流Ｉ０が変化してしまうため、出力電圧が安定するまでの時間もスイッチ部の状態によって変わってしまう。半導体基板上に形成される抵抗ＲＬは、抵抗値が大きく、一般に大きな寄生容量を伴う。このため、従来例２では、抵抗ＲＬの抵抗値が大きい場合、出力電圧が安定するまでの時間が調整されるスイッチ部の状態によって変化し、回路の安定動作を損なうという問題も存在する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１５−７９３０７号公報
【特許文献２】特開２００４−３１９０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、出力電圧を高精度に電圧調整しかつ所定の時間で速やかに安定させることが可能で、また、調整できる階調数も大きく線形性にも優れた電圧調整回路を提供することである。
更には、低ＶＤＤの条件下で、ＰＴＡＴ電圧等のように接地電位ＧＮＤに近い低い基準電圧を調整して出力する場合でも、前述のように、高精度で、大きな階調数、良好な線形性等の優れた特性を示しかつ所定の時間で速やかに出力電圧を安定させ、また、面積効率の高い回路パターンレイアウトが可能で、製造バラツキや製造条件の変動の影響を受けにくい電圧調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前述の課題を解決するために、本発明に係る電圧調整回路は、基準電圧を入力とする電流制御部と、第１の抵抗と、電流制御部の出力および第１の抵抗の間に接続する可変抵抗部とを備え、可変抵抗部は、複数の抵抗選択回路から構成され、抵抗選択回路それぞれは、電流制御部の出力に接続する第２の抵抗と、第１の抵抗および第２の抵抗の間に接続する第１のスイッチ部と、第２の抵抗および電流制御部の入力の間に接続して電圧帰還をかける第２のスイッチ部とを備え、第１のスイッチ部と第２のスイッチ部とを連動してオンオフすることを特徴とする。
【発明の効果】
【００１７】
本発明に係る電圧調整回路によれば、低い電源電圧の条件下で、可変抵抗部が備えるスイッチ部の抵抗や負荷電流が大きい場合でも、出力電圧の誤差を小さく抑え高精度な電圧調整を行うと共に、出力電圧を線形的に調整しかつ所定時間で速やかに安定させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明に係る電圧調整回路の基本構成図である。
【図２】図２は、本発明に係る電圧調整回路の出力電圧調整フローを示す図である。
【図３】図３は、本発明の技術分野における電圧調整回路の応用例を示す図である。
【図４】図４は、従来例１の電圧調整回路の構成例を示す図である。
【図５】図５は、電圧調整回路における可変抵抗部を中心に簡略化した等価回路を示す図である。
【図６】図６は、従来例１および本発明の出力電圧誤差に関する特性を示す図である。
【図７】図７は、従来例２の電圧調整回路の構成例を示す図である。
【図８】図８は、従来例２の可変抵抗部を中心に簡略化した等価回路を示す図である。
【図９】図９は、従来例２および本発明のスイッチ部による調整状態と出力電圧との関係を示す図である。
【図１０】図１０は、実施例１に係る電圧調整回路の構成を示す図である。
【図１１】図１１は、本発明に用いる差動アンプの構成を示す図である。
【図１２】図１２は、実施例２に係る電圧調整回路の可変抵抗部の構成を示す図である。
【図１３】図１３は、実施例２に係るデコード機能を有する論理回路の構成例を示す図である。
【図１４】図１４は、実施例３に係る電圧調整回路の可変抵抗部の構成を示す図である。
【図１５】図１５は、実施例４に係る電圧調整回路の可変抵抗部の構成を示す図である。
【図１６】図１６は、実施例５に係る電圧調整回路の可変抵抗部の構成を示す図である。
【図１７】図１７は、実施例６に係る電圧調整回路の可変抵抗部の構成を示す図である。
【図１８】図１８は、実施例７に係る電圧調整回路の構成を示す図である。
【図１９】図１９は、実施例８および実施例９に係る電圧調整回路のスイッチ部に採用する回路構成を示す図である。
【図２０】図２０は、実施例１０に係る電圧調整回路に採用する縦型ＭＯＳトランジスタを示す図である。
【発明を実施するための形態】
【００１９】
図１は、本発明に係る電圧調整回路の基本構成を示す回路図である。電圧調整回路は、電流制御部Ａｍｐ、可変抵抗部ＴＲ１および第１の抵抗ＲＬから構成される。可変抵抗部ＴＲ１は、複数の抵抗選択回路（ＳＥＬ１、ＳＥＬ２、…）を含み、各抵抗選択回路ＳＥＬ１、ＳＥＬ２、…は、第１の抵抗ＲＬに接続され電流パスを形成する第１のスイッチ部Ｓ１、Ｓ２、…、電流制御部Ａｍｐに接続され電圧帰還用パスを形成する第２のスイッチ部Ｓ１ｆ、Ｓ２ｆ、…、並びに、第１および第２のスイッチ部に接続される第２の抵抗Ｒｓ１、Ｒｓ２、…から構成される。そして、各抵抗選択回路（ＳＥＬ１、ＳＥＬ２、…）における第１および第２のスイッチ部は、第２の抵抗Ｒｓ１、Ｒｓ２、…とノードＺ１、Ｚ２、…で接続される。また、第２の抵抗Ｒｓ１、Ｒｓ２、…は、各抵抗選択回路（ＳＥＬ１、ＳＥＬ２、…）において異なる抵抗値を有する。
【００２０】
次に、本発明に係る電圧調整回路の基本構成における動作態様を説明する。
まず、可変抵抗部ＴＲ１が備える所定の抵抗選択回路が選択され、これに含まれるスイッチ部がオンされると共に、他の抵抗選択回路のスイッチ部はオフされる。例えば、抵抗選択回路ＳＥＬ１が選択された場合、可変抵抗部の端子Ａと端子Ｂ間の抵抗および端子Ａと端子Ｃ間の抵抗は、第２の抵抗Ｒｓ１の抵抗値によって定まる所定値に設定される（ここで、スイッチ部のオン抵抗を０Ωの理想状態とすると、第２の抵抗Ｒｓ１の抵抗値と等しくなる）。また、抵抗選択回路ＳＥＬ２が選択された場合には、前述の端子間の抵抗は第２の抵抗Ｒｓ２によって定まる。このように、可変抵抗部ＴＲ１の状態が適宜制御された上で、電流制御部Ａｍｐの動作により出力電圧が調整される。電流制御部Ａｍｐの出力から、可変抵抗部ＴＲ１の端子Ａ、端子Ｂおよび第１の抵抗ＲＬへ負荷電流Ｉ０が流れる。なお、可変抵抗部ＴＲ１では、抵抗値Ｒｓをもつ第２の抵抗を有する抵抗選択回路が選択されているものとし、電流制御部Ａｍｐの入力インピーダンスは十分高く、端子Ｃを通る電流は無視できるほど小さいものとする（この条件は、電流制御部Ａｍｐとして例えばＭＯＳＦＥＴを用いることで、電流制御部Ａｍｐの入力部において容易に満足できる）。
ここで、抵抗選択回路ＳＥＬ１が選択されているとすると、ノードＺ１の電位ＶＺ１は、電流制御部Ａｍｐの帰還電位ＶＦと等しくなるので、出力電圧Ｖｏｕｔは以下となる。なお、第２の抵抗Ｒｓ１、Ｒｓ２、…の抵抗値については、便宜的に「Ｒｓ」を用いることとする。
Ｖｏｕｔ＝ＶＺ１＋Ｉ０ＲＳ＝ＶＦ＋Ｉ０Ｒｓ          ・・・  式（Ａ１）
【００２１】
図２は、本発明に係る電圧調整回路の出力電圧調整フローを示す図である。電流制御部Ａｍｐは、図２に示すフローのごとく、以下のように働く。即ち、電流制御部Ａｍｐの入力電圧ＶＩＮが帰還電圧ＶＦより高ければ（ＶＩＮ＞ＶＦ）、電流Ｉ０を増大させ、逆に、入力電位ＶＩＮが帰還電位ＶＦより低ければ（ＶＩＮ＜ＶＦ）、電流Ｉ０を減少させる。入力電位ＶＩＮと帰還電位ＶＦの差の絶対値が所定値より小さくなれば（｜ＶＩＮ−ＶＦ｜＜所定値）、電流Ｉ０は安定し、以下の出力電圧Ｖｏｕｔが得られる。
Ｖｏｕｔ＝ＶＩＮ＋Ｉ０Ｒｓ          ・・・  式（Ａ２）
以上のように、抵抗値Ｒｓは可変抵抗部ＴＲ１を適宜に制御して所望の値に調整されることから、所望の電圧調整が可能となる。
【００２２】
次に、本発明に係る電圧調整回路が、従来の公知の電圧調整回路より高精度な電圧調整を可能にすることを、数式を用いて説明する。
まず、図４に示す従来例１の電圧調整回路における出力電圧誤差について詳述する。
図５は、電圧調整回路における可変抵抗部を中心に簡略化した等価回路を示す図である。図５の（ａ）は、従来例１の電圧調整回路における可変抵抗部ＴＲ４０を中心に簡略化した等価回路図である。ここでは、スイッチ部ｓ４２がオンしているものとする。ｒｕは抵抗Ｒ４１およびＲ４２の抵抗値、ｒＮはスイッチ部ｓ４２のオン抵抗、Ｉ０は抵抗ＲＬを流れる電流である。この場合、抵抗調整の最小刻み、即ち調整分解能は、ｒｕとなる。この回路の出力電圧は、抵抗ＲＬの電圧降下分により調整の中心が粗く定まり、さらに、可変抵抗部ＴＲ４０の抵抗値ｒｕの刻みで調整することにより微調整する。よって、ＲＬ＞ｒｕなる条件下で設計され、また、抵抗ＲＬの電圧降下分により出力電圧を大まかに定めるために、ＲＬ＞ｒＮの条件下で設計することが必要である。
【００２３】
ここで、ｒｕとｒＮの合成抵抗ｒｕＮは以下となる。
【数１】
2017138628.tif 000005
電流制御部Ａｍｐを構成する差動アンプＯＰ１の作用により、端子Ｂ即ちノードＸの電位Ｖｘは入力電圧ＶＩＮと等しくなるので、Ｖｏｕｔは以下となる。
【数２】
2017138628.tif 000006
【００２４】
一方、スイッチ部ｓ４２のオン抵抗が０Ωである理想状態での出力電圧Ｖｏ-ｉｄｅａｌは以下となる。
【数３】
2017138628.tif 000007
従来例１の電圧調整回路の出力電圧の誤差｜ΔＶｏｕｔ｜は、式（１．２）と式（１．３）から以下となる。
【数４】
2017138628.tif 000008
【００２５】
よって、理想出力電圧Ｖｏ-ｉｄｅａｌで正規化した正規化出力電圧誤差｜Ｅｃｏｎｖ｜は、式（１．１）、式（１．３）および式（１．４）から以下となる。
【数５】
2017138628.tif 000009
【００２６】
次に、図１に示す本発明に係る電圧調整回路の出力電圧誤差について詳述する。ここでは、図１の抵抗選択回路ＳＥＬ１内のスイッチ部がオンし、他の抵抗選択回路のスイッチ部はオフしているものとする。
図５の（ｂ）は、本発明に係る電圧調整回路の可変抵抗部ＴＲ１を中心に簡略化した等価回路図である。第１および第２のスイッチ部Ｓ１およびＳ１ｆは、図１に示す抵抗選択回路ＳＥＬ１内のスイッチ部に相当する。ｒｕは抵抗Ｒｓ１の抵抗値、ｒＮは第１のスイッチ部Ｓ１のオン抵抗、ｒＮ’は第２のスイッチ部Ｓ１ｆのオン抵抗、Ｉ０は抵抗ＲＬを流れる電流である。ここで、抵抗調整の最小刻み即ち調整分解能は、ｒｕとなる。本発明においても、その出力電圧は、抵抗ＲＬの電圧降下分により調整の中心が粗く定まり、さらに可変抵抗部ＴＲ１の抵抗を抵抗値ｒｕの刻みで調整することで微調整する。従って実用上、ＲＬ＞ｒｕかつＲＬ＞ｒＮなる条件下で設計される。
【００２７】
本発明では、電流制御部Ａｍｐの作用で、可変抵抗部ＴＲ１における端子Ｃの電位Ｖｃが入力電圧ＶＩＮと等しくなるように、電流Ｉ０が流れる。この電流Ｉ０は、可変抵抗部ＴＲ１の端子Ａより流入し、第１の抵抗Ｒｓ１、第１のスイッチ部Ｓ１および可変抵抗部ＴＲ１の端子Ｂを通り、抵抗ＲＬへと流れる。従って、第１および第２のスイッチ部Ｓ１およびＳ１ｆと抵抗Ｒｓ１とのノードＺ１の電位をＶＺ１とすると、出力電圧Ｖｏｕｔは以下となる。
【数６】
2017138628.tif 000010
【００２８】
一方、電流制御部Ａｍｐは、例えばＭＯＳトランジスタを用いることで十分高い入力インピーダンスを実現できる。即ち、スイッチ部Ｓ１ｆを流れる直流電流は極めて小さく、ゼロと見なしてよい。その結果、スイッチ部Ｓ１ｆのオン抵抗により生じる電圧降下も十分小さく、出力電圧誤差を考える上では無視できる。そうすると、ノードＺ１の電位ＶＺ１は、入力電圧ＶＩＮと等しくなる。
【数７】
2017138628.tif 000011
【００２９】
この電位ＶＺ１（＝ＶＩＮ）は、スイッチ部Ｓ１のオン抵抗ｒＮと抵抗ＲＬに生じる電圧降下の和でもあるから、
【数８】
2017138628.tif 000012
【数９】
2017138628.tif 000013
この式（２．４）には、抵抗値ｒｕが含まれていないことが重要である。即ち、負荷電流Ｉ０に関する式（２．４）は、どのスイッチ部がオンになりどの抵抗が選択されるかに拘らず成立する。その効果については、従来例２との比較を以て後述する。
【００３０】
一方、出力電圧Ｖｏｕｔは、式（２．１）、式（２．２）および式（２．３）から以下となる。
【数１０】
2017138628.tif 000014
本発明においても、スイッチ部Ｓ１のオン抵抗ｒＮが０Ωである理想状態では、出力電圧（Ｖｏ-ｉｄｅａｌ）は、先の式（１．３）と同じとなる。よって、本発明の出力電圧の誤差｜ΔＶｏｕｔ｜は、
【数１１】
2017138628.tif 000015
【００３１】
従って、式（１．３）、式（２．６）から、理想出力電圧Ｖｏ-ｉｄｅａｌで正規化した正規化出力電圧誤差｜Ｅｐｒｏ｜は以下となる。
【数１２】
2017138628.tif 000016
【００３２】
従来例１の正規化出力電圧誤差｜Ｅｃｏｎｖ｜を示す式（１．５）と、本発明の正規化出力電圧誤差｜Ｅｐｒｏ｜を示す式（２．７）とを比べると、各式の第２項のみが異なる。即ち、式（１．５）の第２項は１／（ｒｕ＋ｒＮ）であるのに対し、式（２．７）の第２項は１／（ＲＬ＋ｒＮ）である。前述のように、いずれの回路も実用上ＲＬ＞ｒｕかつＲＬ＞ｒＮなる条件下で設計されるので、以下が成り立つ。
１／（ｒｕ＋ｒＮ）＞１／（ＲＬ＋ｒＮ）      ・・・  式（２．８）
｜Ｅｃｏｎｖ｜＞｜Ｅｐｒｏ｜          ・・・  式（２．９）
即ち、本発明の正規化出力電圧誤差｜Ｅｐｒｏ｜は、従来例１の正規化出力電圧誤差｜Ｅｃｏｎｖ｜に対して十分小さく抑えることができる。
【００３３】
図６は、従来例１の正規化出力電圧誤差｜Ｅｃｏｎｖ｜および本発明の正規化出力電圧誤差｜Ｅｐｒｏ｜に関する特性を示す図である。図６の（ａ）は、それぞれの誤差が、スイッチ部のオン抵抗ｒＮにどう影響されるかを示している。いずれの誤差も、理想条件（ｒＮ＝０）での出力電圧Ｖｏ-ｉｄｅａｌで正規化したもので、先の式（１．５）および式（２．７）を用いて計算している。この計算においては、ｒｕは５ｋΩ、ＲＬは５０ｋΩと仮定した。ｒＮがＲＬに対して小さい数ｋΩ以下の範囲で、本発明における誤差は１％以下に抑えることができ、これは同条件における従来例１と比較して数分の１である。
【００３４】
次に、それぞれの回路における出力電圧誤差の電源電圧ＶＤＤに対する依存性について述べる。先の式（１．５）および式（２．７）は、電源電圧ＶＤＤの項を含んでいない。しかし、実際の回路では、電源電圧ＶＤＤが低下するとスイッチ部のオン抵抗が増大するため、出力電圧誤差が増大する。
【００３５】
図６の（ｂ）に、従来例１と本発明における出力電圧誤差の電源電圧ＶＤＤに対する依存性の特性を示す。スイッチ部はＭＯＳトランジスタで構成されるものとし、回路シミュレーションの結果から出力電圧誤差を計算した。回路シミュレーションにおいて、従来例１および本発明は共に、同一のトランジスタ・パラメータを用いている。スイッチ部（従来例１のＳ４２、本発明のＳ１）に当たるＭＯＳトランジスタの縦横比（ゲート幅Ｗ／ゲート長Ｌ）は、Ｗ／Ｌ＝５０および２５の２種類を仮定し、電流制御部Ａｍｐは理想モデルとした。なお、本発明の第２のスイッチ部Ｓ１ｆ、Ｓ２ｆ、…の縦横比（Ｗ／Ｌ）は、極めて小さくしても誤差の原因にはならない。ここでは、対応する第１のスイッチ部Ｓ１、Ｓ２、…の１／５の値（１０および５の２種類）とした。図６の（ｂ）に示す特性では、いずれの出力電圧誤差も、スイッチ部のオン抵抗が０Ωの理想出力電圧の値で正規化している。
【００３６】
従来例１は、電源電圧ＶＤＤが０．６Ｖ以下まで下がると、縦横比５０あるいは２５のいずれの場合でも誤差が２％以上に増大する。一方、本発明は、電源電圧ＶＤＤが０．６Ｖでも誤差が１％以下である。このように、本発明によれば、同一回路パラメータで設計された従来例１と比べて、出力誤差を小さく抑えることが可能となり、特に電源電圧ＶＤＤが低下していく場合、換言すれば低い電源電圧ＶＤＤで動作させる場合、従来例１に対する優位性ならびにその効果が顕著となる。
【００３７】
以上のごとく、従来例１は、負荷電流Ｉ０が流れるスイッチ部Ｓ４２を介して電流制御部Ａｍｐの差動アンプＯＰ１へ電圧帰還がなされるため、スイッチ部Ｓ４２のオン抵抗を起因とする帰還電圧誤差が生じ、出力電圧の精度が劣化する。一方で、本発明は、負荷電流Ｉ０が流れるパス上の第１のスイッチ部Ｓ１とは別に、電流制御部Ａｍｐの差動アンプへの電圧帰還パスの電流が流れない経路上にも第２のスイッチ部Ｓ１ｆを設けたので、スイッチ部のオン抵抗を起因とする帰還電圧誤差が生じない。その結果、特に低い電源電圧ＶＤＤにおいて従来例１よりも誤差の少ない、高精度な電圧調整回路が得られる。
【００３８】
次に、本発明が、従来例２の電圧調整回路が抱える出力の非線形性の問題を生じないことを、数式を用いて説明する。
まず、図７に示す従来例２の電圧調整回路の構成における出力の非線形性について示す。図８は、従来例２の可変抵抗部ＴＲ７０を中心に簡略化した等価回路を示す図である。図８では、説明を簡単にするために、図７の抵抗Ｒ７０は０Ωとし、抵抗Ｒ７１と抵抗Ｒ７２の抵抗値はｒｕと仮定する。ここで、抵抗Ｒ７１と抵抗Ｒ７２とのノードをＺ１とし、その電位をＶＺ１とする。また、抵抗ＲＬを流れる負荷電流をＩ０とする。スイッチ部は、図８ではＳ７０、Ｓ７１およびＳ７２の３つが実装されているものとする。即ち、３階調の電圧調整が行われる。各スイッチ部のオン抵抗ｒＮとする。
【００３９】
図８の（ａ）は、スイッチ部Ｓ７０がオンし他がオフとなっている場合、図８の（ｂ）は、スイッチ部Ｓ７１がオンし他がオフとなっている場合、図８の（ｃ）は、スイッチ部Ｓ７２がオンし他がオフとなっている場合、を示す。なお、オフとなっているスイッチ部は省略し図示していない。
【００４０】
まず、図８の（ａ）の状態について説明する。前述のように従来例２の回路構成では、スイッチ部Ｓ７０〜Ｓ７２は負荷電流Ｉ０が流れるパス上にはなく、電流制御部Ａｍｐの差動アンプＯＰ１への電圧帰還パス上に設けられている。よって、従来例２は、差動アンプＯＰ１の入力インピーダンスが高い時は、スイッチ部Ｓ７０〜Ｓ７２による電圧降下の影響を無視でき、端子Ａの電位ＶＡは端子Ｃの電位ＶＣと等しくなる。図８の（ａ）では、端子Ａの電位ＶＡは出力電圧Ｖｏｕｔと同一であると共に、電位ＶＣは差動アンプＯＰ１の作用で入力電圧ＶＩＮと等しくなるから、以下の関係が成り立つ。
Ｖｏｕｔ＝ＶＡ＝ＶＣ＝ＶＩＮ      ・・・  式（３．１）
【数１３】
2017138628.tif 000017
【００４１】
次に、図８の（ｂ）の状態について説明する。この場合も、スイッチ部Ｓ７１による電圧降下の影響を無視でき、ノードＺ１の電位ＶＺ１は以下となる。
ＶＺ１＝ＶＣ＝ＶＩＮ          ・・・  式（３．３）
ＶＩＮ＝Ｉ０・（ｒｕ＋ＲＬ）          ・・・  式（３．４）
また、出力電圧Ｖｏｕｔは以下となる。
Ｖｏｕｔ＝Ｉ０・（２ｒｕ＋ＲＬ）      ・・・  式（３．５）
この式（３．４）および式（３．５）から、図８の（ｂ）では、以下の関係が成り立つ。
【数１４】
2017138628.tif 000018
【数１５】
2017138628.tif 000019
【００４２】
次いで、図８の（ｃ）の状態について説明する。
ＶＢ＝ＶＩＮ＝Ｉ０ＲＬ          ・・・  式（３．８）
この状態でも式（３．５）が成り立つので、図８の（ｃ）では、以下の関係が成り立つ。
【数１６】
2017138628.tif 000020
【数１７】
2017138628.tif 000021
【００４３】
以上のとおり、従来例２では、式（３．２）、式（３．７）および式（３．１０）が示すように、スイッチ部Ｓ７０〜Ｓ７２の状態により負荷電流Ｉ０が変化する。その結果、従来例２は、スイッチ部Ｓ７０〜Ｓ７２の状態に対して線形的な電圧調整が困難となる。即ち、図８の（ａ）の出力電圧Ｖｏｕｔａ、図８の（ｂ）の出力電圧Ｖｏｕｔｂおよび図８の（ｃ）の出力電圧Ｖｏｕｔｃの比は、式（３．１）、式（３．６）および式（３．９）から以下となる。
【数１８】
2017138628.tif 000022
【００４４】
この式（３．１１）から、従来例２は、そのスイッチ部の状態を変えて電圧調整を行う場合にその調整幅を一定にできない。図９は、従来例２および本発明において、スイッチ部による調整状態として、スイッチ状態をデジタル値に対応させてオンオフさせた場合と出力電圧との関係を示す図である。縦軸は、調整の中心となる電圧を基準に正規化している。図９は、５階調の調整（−２〜２までの５段階）を行う回路の場合を示し、従来例２については、図７に示すスイッチ部が、５個ある場合（Ｓ７０、Ｓ７１、Ｓ７２、Ｓ７３およびＳ７４）を示している。図９に示されるように、従来例２の出力電圧は、スイッチ部による調整状態を示す横軸に対して湾曲した形に変化し、線形な調整が困難である。また、従来例２の出力電圧の線形性からの乖離は、抵抗ＲＬ、抵抗ｒｕまたは階調数によって定まるもので、仮にスイッチ部のオン抵抗を大幅に低減させても改善できないことに留意が必要である。
【００４５】
次に、本発明では、線形な調整が容易であることを説明する。図１に示す電圧調整回路の基本構成では、例えば抵抗選択回路ＳＥＬ１が選択されている場合には、電圧帰還のパスに設けた第２のスイッチ部Ｓ１ｆの働きで、スイッチ部と第２の抵抗Ｒｓ１とのノードＺ１の電位ＶＺ１が入力電圧ＶＩＮと等しくなる。その結果、複数の抵抗選択回路のいずれの抵抗選択回路のスイッチ部がオンになり、オンとなった抵抗選択回路が備える第２の抵抗が選択されるかに拘らず、負荷電流Ｉ０に関する式（２．４）が成立する。
ここで、本発明における各抵抗選択回路が備える第２の抵抗Ｒｓ（総称して、「Ｒｓ」と記す）の抵抗値を０、ｒｕ、２ｒｕ、…として、その中からスイッチ部のオンにより第２の抵抗Ｒｓの抵抗値を選択するように構成すると、式（２．５）から以下が得られる。
【数１９】
2017138628.tif 000023
前述のように、本発明では、スイッチ部の状態に拘らず負荷電流Ｉ０に関する式（２．４）が成立する。よって式（３．１２）より、
【数２０】
2017138628.tif 000024
【００４６】
以上のように、本発明に係る電圧調整回路は、電圧の調整幅を一定にできる。即ち、調整用のスイッチ状態をデジタル値に対応させて線形な調整が可能となる。図９には、本発明におけるスイッチ部の調整状態と出力電圧との関係を、従来例２のものと併せて示す。図９に示す関係は、本発明が５階調の調整ができる構成、即ち５つの抵抗選択回路（ＳＥＬ０、ＳＥＬ１、…、ＳＥＬ４）を備え、各抵抗選択回路の抵抗値が０Ω、ｒｕ、２ｒｕ、…であると仮定した場合のものである。縦軸は、調整の中心となる電圧を基準に正規化し、図８の状態「−２」、「−１」、「０」、…が、式（３．１３）のｎ＝０、１、２、…に対応する。図９に示す関係から、従来例２は線形的な調整ができていないのに対して、本発明は線形性の良好な調整が可能である。従来例２が示す線形性からの乖離は調整上の誤差とみなされるので、本発明はより高精度な調整が可能となる。
【００４７】
なお、前述したように、本発明における可変抵抗部ＴＲ１の抵抗は、所定の抵抗値ｒｕの整数倍の値を持つとしていることに留意が必要である。即ち、本発明における可変抵抗部ＴＲ１が備える抵抗を所定の抵抗値ｒｕとするために、同一素材および同一形状の抵抗を直列または並列に接続して実現できるのである。これにより、面積効率の高い回路パターンレイアウトが可能で、製造バラツキや製造条件変動の影響を受けにくいものを実現することが容易である。さらに、本発明における負荷電流Ｉ０は、入力電圧と抵抗で定まり、スイッチ部の調整状態に依存しない所定のものとなる。従って、本発明は、スイッチ部の調整状態に拘らず所定の時間で安定した出力電圧を得ることが可能である。
【実施例１】
【００４８】
図１０は、本発明に係る電圧調整回路の実施例１の構成を示す図である。実施例１は、図１０の（ａ）に示すように、電流制御部Ａｍｐ、可変抵抗部ＴＲ１０および第１の抵抗ＲＬを備え、基準電圧ＶＩＮを入力し、調整された出力電圧Ｖｏｕｔを出力する。可変抵抗部ＴＲ１０は、端子Ａ、端子Ｂおよび帰還用の端子Ｃを備え、その接続態様は、可変抵抗部ＴＲ１０の端子Ａが電流制御部Ａｍｐの出力ならびに当該電圧調整回路の出力ＶＯＵＴに、可変抵抗部ＴＲ１０の端子Ｂが抵抗ＲＬの一方の端子に、可変抵抗部ＴＲ１０の端子Ｃが電流制御部Ａｍｐの帰還入力端子に、それぞれ接続される。また、端子Ａ−Ｂ間の抵抗および端子Ａ−Ｃ間の抵抗をデジタル制御できる機能を有する。【００４９】
実施例１における可変抵抗部ＴＲ１０は、図１０の（ｂ）に示すように、構成要素として、抵抗Ｒ１０１（抵抗値ｒｕ）、Ｒ１０２（抵抗値２ｒｕ）、…、第１のスイッチ部Ｓ１０１、Ｓ１０２、…および第２のスイッチ部Ｓ１０１ｆ、Ｓ１０２ｆ、…から成る抵抗選択回路ＳＥＬ１０１、ＳＥＬ１０２、…を複数備える。【００５０】
一つの抵抗選択回路ＳＥＬ１０１内の接続態様は、抵抗Ｒ１０１の一端が当該可変抵抗部ＴＲ１０の端子Ａに、抵抗Ｒ１０１の他端が第１のスイッチ部Ｓ１０１の端子ｄに、第１のスイッチ部Ｓ１０１の端子ｓが可変抵抗部ＴＲ１０の端子Ｂに接続され、また、抵抗Ｒ１０１の前記他端は第２のスイッチ部Ｓ１０１ｆの端子ｄに、第２のスイッチ部Ｓ１０１ｆの端子ｓは可変抵抗部ＴＲ１０の帰還用の端子Ｃに接続される。また、第１のスイッチ部Ｓ１０１および第２のスイッチ部Ｓ１０１ｆは入力信号Ｇ１０１によって共通に連動して制御される。第１のスイッチ部Ｓ１０１がオンであれば第２のスイッチ部Ｓ１０１ｆもオン、第１のスイッチ部Ｓ１０１がオフであれば第２のスイッチ部Ｓ１０１ｆもオフとなる。第１および第２のスイッチ部には、図１０の（ｃ）に示すＮＭＯＳトランジスタが用いられる。図１０の（ｃ）における各記号ｇ、ｄおよびｓは、図１０の（ｂ）の各スイッチ部の端子ｇ、ｄおよびｓに対応する。【００５１】
実施例１において、入力基準電圧ＶＩＮは、ＶＤＤと接地ＧＮＤ間であれば制約の必要はないところ、入力基準電圧ＶＩＮは接地ＧＮＤに近い低い電圧であるとして説明する。この場合には、第１および第２のスイッチ部としてはＮＭＯＳトランジスタが好適である。仮に、ＰＭＯＳトランジスタである場合には、端子Ａの電圧がゲート電圧よりスレッショルド電圧｜ＶＴ｜分高くしないとオンしない。よって、基準電圧ＶＩＮが低くかつ端子Ａの電圧もまた入力基準電圧ＶＩＮと同様低く設定する場合には、ＰＭＯＳトランジスタを用いることは困難となる。【００５２】
電流制御部Ａｍｐは、差動アンプＯＰ１とＰＭＯＳトランジスタＰ１により構成される。差動アンプＯＰ１の出力がＰＭＯＳトランジスタＰ１のゲートに接続され、ＰＭＯＳトランジスタＰ１のドレインが当該電流制御部Ａｍｐの出力に接続される。差動アンプＯＰ１としては、入力インピーダンスの十分高いものを用いることが望ましく、例えば、公知のカレントミラーアンプなどが用いられる。その差動アンプＯＰ１の回路例を、図１１の（ａ）に示す。【００５３】
また、本発明の電圧調整回路の適用に当たっては、前述のように、入力基準電圧ＶＩＮを接地ＧＮＤに近い低い電圧とする場合がある。この場合には、図１１の（ｂ）に示す構成の差動アンプを用いることができる。回路構成としては、図１１の（ａ）の差動アンプの入力対それぞれにレベルシフタが設けられる。レベルシフタとしては、図１１の(ｂ)に示すように、入力端子（ＩＮ）にゲートが接続されたＰＭＯＳトランジスタ（Ｐ１１３、Ｐ１１４）、および、このＰＭＯＳトランジスタ（Ｐ１１３、Ｐ１１４）へ電流を供給する電流源（ＩＳ１１１、ＩＳ１１２）で構成されるものを用いる。この回路構成においても、入力の直流抵抗が十分高い差動アンプが得られる。【００５４】
次に、実施例１の動作態様について説明する。
図１０の（ａ）に示す電圧調整回路では、負荷電流Ｉ０が、可変抵抗部ＴＲ１０の端子Ａ−Ｂ間を通り、抵抗ＲＬへと流れる。負荷電流Ｉ０は、差動アンプＯＰ１とＭＯＳトランジスタＰ１により制御される結果、ノードＦの電圧ＶＦと入力基準電圧ＶＩＮは、差動アンプＯＰ１の利得が十分高い条件下では等しくなる。差動アンプＯＰ１の入力インピーダンスは十分高いので、図１０の(ｂ)に示す第２のスイッチ部Ｓ１０１ｆ、Ｓ１０２ｆに流れる電流はほとんど無く、その電圧降下は０Ｖとみなすことができる。よって、ノードＦの電圧ＶＦは、抵抗選択回路ＳＥＬ１０１においてオンとなったスイッチ部およびそのスイッチ部に接続される抵抗のノードＺ１０１またはＺ１０２における電圧ＶＺ１またはＶＺ２と等しくなる。例えば、抵抗選択回路ＳＥＬ１０１の第１および第２のスイッチ部Ｓ１０１およびＳ１０１ｆがオンであり、残る抵抗選択回路ＳＥＬ１０２のスイッチ部がオフである場合には、抵抗Ｒ１０１および第２のスイッチ部Ｓ１０１ｆのノード電位ＶＺ１０１は、電圧ＶＦ即ち電圧ＶＩＮに等しくなる。ここで、抵抗Ｒ１０１（抵抗値ｒｕ）の電圧降下はｒｕ・Ｉ０となり、出力電圧Ｖｏｕｔは、電圧ＶＩＮ（＝ＶＦ）と電圧降下ｒｕ・Ｉ０の和（ＶＩＮ＋ｒｕ・Ｉ０）となる。この時、可変抵抗部ＴＲ１０の端子Ａ−Ｂ間および端子Ａ−Ｃ間における、スイッチ部の抵抗を含まない理想的な抵抗値はｒｕである。【００５５】
以上のとおり、実施例１では、負荷電流Ｉ０の経路と異なる経路によって電圧調整回路の状態が差動アンプへ帰還されるので、出力電圧Ｖｏｕｔおよび入力電圧ＶＩＮの差分に、スイッチ部による電圧降下分が含まれないようにできる。なお、可変抵抗部ＴＲ１０のスイッチ部を適宜オンオフすることにより、端子Ａ−Ｂ間および端子Ａ−Ｃ間の抵抗値を制御できるので、その電圧降下を変えることができる。例えば、第１のスイッチ部Ｓ１０２と第２のスイッチ部Ｓ１０２ｆがオンであり他のスイッチ部がオフである場合、実施例１の可変抵抗部ＴＲ１０の端子Ａ−Ｂ間および端子Ａ−Ｃ間の抵抗値は２ｒｕとなり、電圧降下は２ｒｕ・Ｉ０、出力電圧Ｖｏｕｔは電圧ＶＲおよび電圧降下２ｒｕＩ０の和（ＶＲ＋２ｒｕ・Ｉ０）となる。このように、実施例１により、出力電圧Ｖｏｕｔの調整が可能となる。【００５６】
表３に、実施例１におけるスイッチ部の状態と可変抵抗部ＴＲ１０の抵抗との関係を示す。表３には、スイッチ部の抵抗値がｒＮである場合の、可変抵抗部ＴＲ１０の抵抗についても併せて記載した。表３における制御用デジタルコードの各要素は、各スイッチ部の制御信号に対応する。例えば、状態”ａ”では、制御信号Ｇ１０１およびＧ１０２は、それぞれ論理値”０”および“１”になり、論理値”１”となった第１および第２のスイッチ部Ｓ１０１、Ｓ１０２およびＳ１０１ｆ、Ｓ１０２ｆがオン状態となるように制御される。表３に示すように、可変抵抗部ＴＲ１０では、制御用デジタルコードで制御されるスイッチ群の状態によって種々の抵抗値が選択できる。なお、この制御用デジタルコードの生成に係る制御信号Ｇ１０１およびＧ１０２は、電圧調整回路制御用の処理部（図示せず）等において生成され供給されるものである。
【表３】
2017138628.tif 000025
【００５７】
以上のように、実施例１は、先に示した基本構成と同様に、負荷電流Ｉ０が流れる経路上の第１のスイッチ部とは別に、電流が流れない差動アンプへの電圧帰還パス上にも第２のスイッチ部を設けたので、スイッチ部のオン抵抗を起因とする帰還電圧誤差を発生させない。従って、従来例１より誤差の少ない高精度な電圧調整回路が得られ、従来例２と比べより線形的な調整ができ、かつ出力電圧が所定時間で安定となる優れた電圧調整機能が得られる。また、実施例１における電流制御部Ａｍｐは、入力基準電圧ＶＩＮが接地ＧＮＤに近い低い電圧である場合でも、入力の直流抵抗を十分高くできることから、帰還電圧誤差の少ない高精度な電圧調整回路を提供することができる。
【実施例２】
【００５８】
図１２は、本発明の実施例２に係る電圧調整回路の構成として、実施例１と相違する回路構成部分である可変抵抗部の構成を示す回路図である。図１２に示す構成は、図１０の（ｂ）に示す実施例１における可変抵抗部ＴＲ１０を置き換えるもので、実施例１における可変抵抗部ＴＲ１０を構成する２つの抵抗選択回路ＳＥＬ１０１および１０２に加えて、０Ωの抵抗としての接続配線部Ｓを含む抵抗選択回路ＳＥＬ１００を追加したものである。ここで、接続配線部Ｓは、複数の単位回路を０Ωの抵抗として記述したもので、実際には、メタル等の十分低抵抗な配線材料で短絡されているものである。また、図１０（ｂ）に示す抵抗Ｒ１０１およびＲ１０２を、実施例２では、抵抗Ｒ１２１およびＲ１２２に置き換え、その抵抗値を同一の抵抗値２ｒｕとしている。なお、実施例２における可変抵抗部ＴＲ１０の他の構成部分は、実施例１と同一の構成であるので、同一の構成部材には同じ記号を付与しその説明は略すこととする。【００５９】
実施例２は、可変抵抗部に対して、制御用デジタルコードの論理状態により、複数の抵抗選択回路（ＳＥＬ１００、１０１および１０２）におけるスイッチ部を個別または同時にオンオフするためのデコード機能を有する。図１３は、このデコード機能を有する論理回路（デコーダ）の構成例を示す図である。表４に、その真理値表を示し、表５に、制御用デジタルコード、可変抵抗部の動作状態および抵抗値の関係を示す。
【表４】
2017138628.tif 000026
【表５】
2017138628.tif 000027
【００６０】
次に、実施例２の動作態様について説明する。
実施例２は、制御用デジタルコードが所定の状態である時に、可変抵抗部における複数の抵抗選択回路のスイッチ部が同時にオンする状態を提供する。例えば、表４および表５において、デコード前の入力コードＣ２およびＣ１が、それぞれ”１”および”０”である状態”ｂ”の場合には、デコードされた出力コードＧ１０２、Ｇ１０１およびＧ１００は、それぞれ”１”、”１”および”０”となる。この入力を受けて、図１２に示す可変抵抗部の、第１のスイッチ部Ｓ１０１およびＳ１０２と、第２のスイッチ部Ｓ１０１ｆおよびＳ１０２ｆとが同時にオンする。その結果、負荷電流Ｉ０は抵抗Ｒ１２１およびＲ１２２の両方を流れ、可変抵抗部の端子Ａ−Ｂ間ならびにＡ−Ｃ間の抵抗値は、スイッチ部の抵抗の無い理想的条件でｒｕとなる。これは、共に抵抗値２ｒｕである抵抗Ｒ１２１およびＲ１２２の並列回路が構成されたことによる。【００６１】
以上のように、実施例２においても、電圧調整回路の電圧状態は、負荷電流Ｉ０の流れる経路と異なる経路上の第２のスイッチ部Ｓ１００ｆ、Ｓ１０１ｆおよびＳ１０２ｆを介して差動アンプへ帰還されるので、実施例１と同様にスイッチ部の抵抗による誤差を低減できる。よって、実施例２は、実施例１と同様に、従来例１と比べて高い精度で電圧調整を行うことが可能であり、従来例２と比べても線形的でかつ所定時間で出力電圧が安定する優れた電圧調整機能を提供するものである。【００６２】
また、実施例２における可変抵抗部の抵抗Ｒ１２１およびＲ１２２は、０Ωの抵抗としての接続配線部Ｓを除き、全て同一の抵抗値のものを採用するので、同一材料、同一形状の抵抗素子を使うことができる。これにより、半導体集積回路においては面積効率の高い回路パターンレイアウトが可能となると共に、製造バラツキや製造条件変動の影響を受けにくい回路が得られる。
【実施例３】
【００６３】
図１４は、本発明の実施例３に係る電圧調整回路の構成として、実施例１と相違する回路構成部分である可変抵抗部の構成を示す回路図である。図１４に示す構成は、図１０の（ｂ）に示す実施例１における可変抵抗部ＴＲ１０を置き換えるもので、回路ブロック１および回路ブロック２の２つの回路ブロックにより可変抵抗部を構成するものである。【００６４】
回路ブロック１は、図１２に示す実施例２における可変抵抗部と類似の構成であるので、実施例２の構成との相違点を説明する。回路ブロック１では、図１２の可変抵抗部に端子Ｄ１２を設け、この端子Ｄ１２に抵抗Ｒ１２２、第１のスイッチ部Ｓ１０２および第２のスイッチ部Ｓ１０２ｆとのノードＺ１０２を接続する。また、抵抗Ｒ１２１およびＲ１２２の抵抗値はｒｕであり、図１２の端子Ａ、ＢおよびＣが、それぞれ端子Ａ１２、Ｂ１２およびＣ１２に対応する。回路ブロック１の他の部分は、図１２の可変抵抗部と同一である。【００６５】
回路ブロック２は、複数の抵抗選択回路ＳＥＬ１４３およびＳＥＬ１４４を備え、各抵抗選択回路ＳＥＬ１４３、ＳＥＬ１４４は、それぞれ、抵抗Ｒ１４３、Ｒ１４４、第１のスイッチ部Ｓ１０３、Ｓ１０４および第２のスイッチ部Ｓ１０３ｆ、Ｓ１０４ｆから構成される。回路ブロック２内の接続態様は、抵抗Ｒ１４３、Ｒ１４４の一端が、端子Ａ１３に接続され、抵抗Ｒ１４３、Ｒ１４４の他端が、第１のスイッチ部Ｓ１０３、Ｓ１０４および第２のスイッチ部Ｓ１０３ｆ、Ｓ１０４ｆのそれぞれの端子ｄに接続され、第１のスイッチ部Ｓ１０３、Ｓ１０４の端子ｓが、端子Ｂ１３に接続され、第２のスイッチ部Ｓ１０３ｆ、Ｓ１０４ｆの端子ｓが、端子Ｃ１３に接続される。【００６６】
また、回路ブロック１と回路ブロック２との接続態様は、回路ブロック２の端子Ａ１３が回路ブロック１の端子Ｄ１２に接続され、回路ブロック１の端子Ａ１２が可変抵抗部の端子Ａとなり、回路ブロック１の端子Ｂ１２と回路ブロック２の端子Ｂ１３が可変抵抗部の端子Ｂとなり、回路ブロック１の端子Ｃ１２と回路ブロック２の端子Ｃ１３が可変抵抗部の端子Ｃとなる。【００６７】
次に、実施例３の動作態様について説明する。
表６に、実施例３における可変抵抗部の動作状態と抵抗値の関係を示す。実施例３は、制御用デジタルコードの状態に応じて、負荷電流Ｉ０が、回路ブロック１のみを流れるパターンと、回路ブロック１から端子Ｄ１２を介して回路ブロック２へと流れ回路ブロック１および２の双方を流れるパターンを提供する。
【表６】
2017138628.tif 000028
【００６８】
例えば、表６に示す状態”ｅ”においては、制御用デジタルコード［Ｇ１０４，Ｇ１０３，Ｇ１０２，Ｇ１０１，Ｇ１００］が［１００００］に設定され、この場合には、回路ブロック１の全てのスイッチ部はオフとなり、回路ブロック２の第１および第２のスイッチ部Ｓ１０４およびＳ１０４ｆがオンとなる。これにより、負荷電流Ｉ０は、回路ブロック１の端子Ａ１２（端子Ａ）、抵抗Ｒ１２２および端子Ｄ１２を通り、回路ブロック２の端子Ａ１３、抵抗Ｒ１４４、第１のスイッチ部Ｓ１０４および端子Ｂ１３（端子Ｂ）を通る経路で流れる。この結果、理想条件での可変抵抗部の端子Ａ−Ｂ間の等価抵抗値は、表６に示す２ｒｕとなる。そして、この状態での回路ブロック２のノードＺ１０４の電圧が、第２のスイッチ部Ｓ１０４ｆおよび端子Ｃ１３（端子Ｃ）を介して差動アンプＯＰ１へ帰還される。【００６９】
また、表６に示す状態”ｄ”においては、制御用デジタルコード［Ｇ１０４，Ｇ１０３，Ｇ１０２，Ｇ１０１，Ｇ１００］が［１１０００］に設定され、この場合には、回路ブロック１の全てのスイッチ部はオフとなり、回路ブロック２の全てのスイッチ部がオンとなる。これにより、負荷電流Ｉ０は、回路ブロック１では抵抗Ｒ１２２を通り、回路ブロック２では抵抗Ｒ１４３およびＲ１４４の両方（並列回路として）を通る。この結果、理想条件での可変抵抗部の端子Ａ−Ｂ間の等価抵抗値は、１．５ｒｕとなる。
なお、他の状態（”ａ”〜”ｃ”）については、表５に示す実施例２の場合（状態”ａ”〜”ｃ”）と同様である。ただし、抵抗Ｒ１２１およびＲ１２２の抵抗値ｒｕであるため、理想条件での可変抵抗部の端子Ａ−Ｂ間の等価抵抗値は、状態”ａ”、”ｂ”、”ｃ”で、それぞれ０、０．５ｒｕ、ｒｕ（表５に示す値の１／２）となる。【００７０】
以上のように、実施例３においても、差動アンプへの帰還経路上のスイッチ部に負荷電流Ｉ０は流れないため、先の実施例と同様に、出力電圧の誤差を小さくできる。また、表６に示す制御用デジタルコードで定まるいずれの状態（”ａ”〜”ｅ”）にあっても、負荷電流Ｉ０の経路および帰還経路のどちらにおいてもスイッチ部をただ一度通るだけの回路構成としているので、従来例のようにスイッチ部の抵抗が大きく影響することはない。【００７１】
また、実施例３では、所定の抵抗選択回路における抵抗とスイッチ部のノードを端子に引き出して（図１４では、端子Ｄ１２）、別の回路ブロックと接続する形態を採用した。その結果、回路ブロックにおける抵抗のいくつかが複数の回路状態で使用される。例えば、抵抗Ｒ１２２は、回路状態“ｂ”〜”ｅ”の４つの状態で負荷電流Ｉ０が流れる。【００７２】
以上のように、実施例３は、先の実施例と同様の効果として、従来例１と比べて高い精度で電圧調整を行うことが可能であり、従来例２と比べても線形的でかつ所定時間で出力電圧が安定する優れた電圧調整機能を提供するものである。また、０Ωの抵抗素子として示す接続配線部Ｓ以外の抵抗は同じ抵抗値にできるので、面積効率や、製造バラツキおよび製造条件変動に対する耐性の点でも有利である。【００７３】
さらに、実施例３は、独自の作用効果を奏するものである。即ち、回路ブロック内の抵抗のいくつかを、表６に示す複数の状態で共有して使用することにより、最小限の抵抗で所望の階調数を実現できる利点が得られる。例えば、実施例１により５階調の調整を行う場合には、抵抗値が０、ｒｕ、２ｒｕ、３ｒｕ、４ｒｕなる５種類（０Ωと４種類）の抵抗（接続配線部を含む）を必要とし、また、製造バラツキを抑える観点から、一つの抵抗値ｒｕの抵抗のみを用いて構成する場合には、１０個の抵抗が必要となる。ところが、実施例３では５階調の調整をおこなうために、抵抗値ｒｕの抵抗４個で充足することになり、半導体集積回路におけるスイッチ部に比べた抵抗の微細化の困難性に照らすと、抵抗数の低減は面積効率の向上に有効である。
【実施例４】
【００７４】
実施例４に係る電圧調整回路は、実施例３と同様に、電流制御部Ａｍｐと、第１の抵抗ＲＬと、第２の抵抗を含む可変抵抗部を備え、これらは実施例３と同様の接続態様であるところ、可変抵抗部の内部構成が実施例３と異なる。図１５は、本発明の実施例４に係る電圧調整回路の構成として、実施例３と相違する可変抵抗部の内部構成を示す回路図である。
実施例４の可変抵抗部は、第１の抵抗選択回路ＳＥＬ２０１および第２の抵抗選択回路ＳＥＬ１４３を備える。【００７５】
第１の抵抗選択回路ＳＥＬ２０１は、第２の抵抗Ｒ１２２と、第１のスイッチ部Ｓ１０２および第２のスイッチ部Ｓ１０２ｆから構成される。第２の抵抗Ｒ１２２の一端は、可変抵抗部の端子Ａを介して、実施例３と同様に、電流制御部Ａｍｐの出力および電圧調整回路の出力端子ＯＵＴに接続される。第２の抵抗１２２、第１のスイッチ部Ｓ１０２および第２のスイッチ部Ｓ１０２ｆの接続点Ｚ１０２から配線が引き出され、第２の抵抗選択回路ＳＥＬ１４３に接続される。【００７６】
第２の抵抗選択回路ＳＥＬ１４３は、第２の抵抗Ｒ１４３と、第１のスイッチ部Ｓ１０３および第２のスイッチ部Ｓ１０３ｆから構成される。第２の抵抗１４３の一端は、第１の抵抗選択回路ＳＥＬ２０１の接続点Ｚ１０２に接続される。第２の抵抗Ｒ１４３の他端は、第１のスイッチ部Ｓ１０３の一端および第２のスイッチ部Ｓ１０３ｆの一端である接続点Ｚ１０３に接続される。【００７７】
また、抵抗選択回路ＳＥＬ２０１の第１のスイッチ部Ｓ１０２および抵抗選択回路ＳＥＬ１４３の第１のスイッチ部Ｓ１０３のそれぞれの一端は、可変抵抗部の端子Ｂに接続され、負過電流Ｉ０が第１の抵抗ＲＬに流れることになる。さらに、抵抗選択回路ＳＥＬ２０１の第２のスイッチ部Ｓ１０２ｆおよび抵抗選択回路ＳＥＬ１４３の第２のスイッチ部Ｓ１０３ｆのそれぞれの一端は、可変抵抗部の端子Ｃに接続され、電流制御部Ａｍｐへ電圧帰還がなされることになる。【００７８】
次に、実施例４の動作態様について説明する。
実施例４は、回路接続が単純で制御が容易なものを提供する。表７に、実施例４における可変抵抗部の動作状態と抵抗値との関係を示す。なお、表７では、先と同様に、抵抗Ｒ１２２およびＲ１４３の抵抗値をｒｕとし、各スイッチ部の抵抗をｒＮとしている。表に示すように、制御用デジタルコードの各状態においてスイッチがＯＮとなる抵抗選択回路はひとつとなるので、複雑なデコード回路が不要である。また、可変抵抗部を構成する第２の抵抗の数は、制御用デジタルコードの状態の数に等しい。
【表７】
2017138628.tif 000029
【００７９】
以上のとおり、実施例４においても、電流制御部Ａｍｐへの帰還経路上のスイッチ部を負荷電流Ｉ０が流れることはないので、先の実施例と同様に出力電圧の誤差を小さくできる。また、表７に示す制御用デジタルコードで定まるいずれの状態（“ａ”および“ｂ”）にあっても、負荷電流Ｉ０はスイッチ部をただ一度通るだけの回路構成であるので、従来例のようにスイッチ部の抵抗が大きく影響することはない。さらに、実施例３と同様に、例えば抵抗Ｒ１２２を状態”ａ”と状態”ｂ”の両方で共用していることから、抵抗の数を最少にできる。
【実施例５】
【００８０】
実施例５に係る電圧調整回路は、実施例４の可変抵抗部を構成する抵抗選択回路を、Ｂ端子方向（すなわち、第１の抵抗ＲＬ側）にカスケードに段数を追加して可変抵抗部を構成し、他の部分（電流制御部Ａｍｐおよび第１の抵抗ＲＬ）は実施例３や４と同様の構成とするものである。図１６は、抵抗選択回路の段数を３段にした場合の回路構成を示し、図１５に示す実施例４と同様の構成部分については、図１５と同じ番号を付与して説明を略す。【００８１】
実施例５に係る可変抵抗部は、具体的には、実施例４に係る可変抵抗部を構成する抵抗選択回路ＳＥＬ２０１およびＳＥＬ１４３に対して、さらに抵抗選択回路ＳＥＬ２０３を１段追加して構成される。抵抗選択回路ＳＥＬ２０３は、電圧調整回路における第２の抵抗である抵抗Ｒ２０３、第１のスイッチ部Ｓ２０３および第２のスイッチ部Ｓ２０３ｆから構成される。抵抗Ｒ２０３の一端は、抵抗選択回路ＳＥＬ１４３における抵抗Ｒ１４３と第１のスイッチ部Ｓ１０３および第２のスイッチ部Ｓ１０３ｆとの接続点Ｚ１０３とに接続され、他端は、抵抗選択回路ＳＥＬ２０３における第１のスイッチ部Ｓ２０３の一端および、第２のスイッチ部Ｓ２０３ｆの一端である接続点Ｚ２０３に接続される。第１のスイッチ部Ｓ２０３の他端は可変抵抗部の端子Ｂに、第２のスイッチ部Ｓ２０３ｆの他端は可変抵抗部の端子Ｃにそれぞれ接続される。【００８２】
次に、実施例５の動作態様について説明する。
実施例５は、実施例４の階調数を拡張したものであり、表８に実施例５における可変抵抗部の動作状態と抵抗値との関係を示す。なお、表８では、先と同様に、抵抗Ｒ１２２、Ｒ１４３およびＲ２０３の抵抗値をｒｕとし、各スイッチ部の抵抗をｒＮとしている。実施例５も、実施例４と同様に、制御用デジタルコードの各状態でスイッチがＯＮとなる抵抗選択回路は一つとなるので、複雑なデコード回路が不要である。また、可変抵抗部を構成する第２の抵抗の数は、制御用デジタルコードの状態の数に等しい。
【表８】
2017138628.tif 000030
【００８３】
また、実施例５も、実施例４で示した作用効果と同様の作用効果が得られるところ、実施例５は、図１６に示すとおり、抵抗選択回路を増設し、繰り返しカスケードに接続していくことで階調数の拡張を図るものである。即ち、多階調のものを、同じ回路接続形態を繰り返す形で実現できることとなる。このため、高密度化を図るため、同一パターンを繰り返し配置することの多い集積回路設計には、好適な構成である。【００８４】
なお、実施例５の可変抵抗部における第２の抵抗は、必要に応じて異なる値をもつものであってもよい。例えば、図１６に示す抵抗Ｒ１２２を、実質０Ωの抵抗として働く接続配線部Ｓに替えてもよい。この場合、表８に示す各状態”ａ”，”ｂ”，”ｃ”に対応する可変抵抗部ＡＢ間の抵抗値ＲＡＢ（理想値）は、それぞれ”０Ω”，”ｒｕ”，”２ｒｕ”になる。また、スイッチの抵抗ｒＮを含む抵抗の値は、それぞれ”０Ω＋ｒＮ”，”ｒｕ＋ｒＮ”，”２ｒｕ＋ｒＮ”になる。
【実施例６】
【００８５】
図１７は、本発明の実施例６に係る電圧調整回路の構成として、実施例１と相違する回路構成部分である可変抵抗部の構成を示す回路図である。図１７に示す構成は、図１０の（ｂ）に示す実施例１における可変抵抗部ＴＲ１０を置き換えるもので、図１４に示す実施例３における可変抵抗部を複数備え、それを単位として、第１および第２の可変抵抗部それぞれに適用して、以下のように接続するものである。即ち、第２の可変抵抗部の端子Ａ２は固定抵抗部を介して、第１の可変抵抗部の端子Ａ１と共通に接続され、可変抵抗部全体の端子Ａとなる。また、第１の可変抵抗部の端子Ｂ１、Ｃ１および第２の可変抵抗部の端子Ｂ２、Ｃ２は、それぞれ共通に接続されて可変抵抗部全体の端子ＢおよびＣとなる。ここで、固定抵抗部は、抵抗値ｒｕの抵抗を例えば４つ並列接続したものであり、合成抵抗値としてｒｕ／４を生成する。以上の構成により、後述するように、ｒｕ／４＝０．２５ｒｕ刻みで、可変抵抗部の抵抗値を調整することを可能にするものである。【００８６】
次に、実施例６の動作態様について説明する。
表９に、実施例６における可変抵抗部の動作状態と抵抗値の関係を示す。実施例６は、表９に示す９つの状態”ａ”〜“ｉ”を提供するもので、その内、状態”ａ”、“ｃ”、“ｅ”、“ｇ”および“ｉ”の５つの状態の場合には、負荷電流Ｉ０が第１の可変抵抗部のみを流れるように制御される。これら５つの状態では、第２の可変抵抗部へ入力される制御信号（制御用デジタルコード［ＧＢ１０４，ＧＢ１０３，ＧＢ１０２，ＧＢ１０１，ＧＢ１００］）は、全ビット”０”に設定され、第１の可変抵抗部に対して、実施例３の表６に示す状態”ａ”〜“ｅ”の各５つの状態と同一となるように制御される。
【表９】
2017138628.tif 000031
【００８７】
また、表９に示す状態”ｂ”、“ｄ”、“ｆ”および“ｈ”の４つの状態の場合には、負荷電流Ｉ０が第２の可変抵抗部を流れるように制御される。これら４つの状態では、第１の可変抵抗部へ入力される制御信号（制御用デジタルコード［ＧＡ１０４，ＧＡ１０３，ＧＡ１０２，ＧＡ１０１，ＧＡ１００］）は、全ビット”０”に設定され、第２の可変抵抗部に対して、は実施例３の表６に示す回路状態”ａ”〜“ｄ”の各４つの状態と同一なるように制御される。【００８８】
実施例６における可変抵抗部においては、表９に示す第１および第２の制御信号の組み合わせにより、可変抵抗部の端子Ａ−Ｂ間および端子Ａ−Ｃ間の抵抗値を、０．２５ｒｕ刻みで調整できることになる。なお、可変抵抗部の抵抗を調整することにより、出力電圧Ｖｏｕｔが調整される原理については、先に示した各実施例と同じである。
また、以上では、実施例６を、実施例３における可変抵抗部を第１および第２の可変抵抗部にそれぞれ適用して、可変抵抗部全体の抵抗値を、０．２５ｒｕ刻みで調整できる構成として示したが、この構成に限定されるものではない。例えば、固定抵抗部を設けることなく、第１および第２の可変抵抗部から得られる各抵抗値を適宜に組み合わせることにより、または、第１および第２の可変抵抗部として、先の実施例１または実施例２における可変抵抗部を適用することにより、可変抵抗部全体の抵抗値を異なる刻み値で調整できるようにすることも可能である。【００８９】
以上のように、実施例６の第１および第２の可変抵抗部の各々は、先の実施例と同様の構成であるので、帰還経路上のスイッチ部に負荷電流Ｉ０が流れることがない。そのため、従来例１と比べて出力電圧を速やかにかつ高精度に安定させることが可能となり、従来例２と比べても線形性の優れた電圧調整機能を提供するものである。また、電圧調整の階調数の増加および電圧調整の分解能の細分化に対応させることができる。
【実施例７】
【００９０】
図１８は、本発明の実施例７に係る電圧調整回路の構成を示す図である。図１８の（ａ）は、実施例７の全体構成図であり、図１に示す本発明に係る電圧調整回路の基本構成における可変抵抗部ＴＲ１または図１０の（ａ）に示す実施例１における可変抵抗部ＴＲ１０に替えて、可変抵抗部ＴＲ１６０を採用したものである。この可変抵抗部ＴＲ１６０は、図１または図１０の（ａ）に示す端子Ｂに替えて、端子Ｂ１およびＢ２の複数の端子を設け、端子Ｂ１およびＢ２をそれぞれ第１の抵抗ＲＬ１およびＲＬ２に接続する。なお、図１８では、端子Ｂに係る端子群は２つであるが、３つ以上に拡張することも可能であり、それら各々に第１の抵抗を接続することになる。なお、電圧調整回路の他の部分の構成は、図１に示す基本構成、または図１０の（ａ）に示す実施例１と同様である。【００９１】
図１８の（ｂ）は、実施例７における可変抵抗部の部分的な回路図である。図１２に示す実施例２における可変抵抗部の構成との相違点を中心に説明する。実施例７は、可変抵抗部の抵抗や接続配線部ごとに設ける第１のスイッチ部を、複数のスイッチ部から成るスイッチ部群に拡張したものである。
例えば、図１８の（ｂ）に示すように、抵抗選択回路ＳＥＬ１６０のノードＺ１００および抵抗選択回路ＳＥＬ１６１のノードＺ１０１の各々に、第１のスイッチ部群を接続する。ノードＺ１００には、第１のスイッチ部群Ｓ１００ａおよびＳ１００ｂの各端子ｄが、ノードＺ１０１には、第１のスイッチ部群Ｓ１０１ａおよびＳ１０１ｂの各端子ｄが、それぞれ接続される。また、第１のスイッチ部群のＳ１００ａおよびＳ１０１ａの各端子ｓが、可変抵抗部の端子Ｂ１に、第１のスイッチ部群のＳ１００ｂおよびＳ１０１ｂの各端子ｓが、可変抵抗部の端子Ｂ２に、それぞれ接続される。そして、第１のスイッチ部群のＳ１００ａおよびＳ１０１ａは、制御信号Ｇ１００ａおよびＧ１０１ａにより、第１のスイッチ部群のＳ１００ｂおよびＳ１０１ｂは、制御信号Ｇ１００ｂおよびＧ１０１ｂにより、それぞれ制御される。これらの制御信号が”１”である時に、対応するスイッチ部群はオンとなる。可変抵抗部の他の部分の構成は、図１２に示す実施例２と同様である（ただし、第２の抵抗の抵抗値はｒｕ）。【００９２】
また、以上の実施例７の回路構成の説明では、図１２に示す実施例２における可変抵抗部を拡張して構成する例を示したところ、図１８の（ａ）に示す可変抵抗部ＴＲ１６０に、先の実施例１、３および４における可変抵抗部を適用することも可能である。即ち、それぞれの可変抵抗部の端子Ｂを複数（Ｂ１およびＢ２）にしてそれぞれに第１の抵抗を接続し、また、複数の端子Ｂ（Ｂ１およびＢ２）にそれぞれ接続する第１のスイッチ部を第１のスイッチ部群として、実施例７の回路構成に拡張することができる。これにより、複数種類の第１の抵抗を選択することを可能にし、選択した第１の抵抗ごとに同じ階調数の電圧調整を行うことができる。【００９３】
次に、実施例７の動作態様について説明する。
実施例７では、負荷電流Ｉ０が、抵抗ＲＬ１またはＲＬ２のいずれかを選択的に流れるように制御される。抵抗ＲＬ１が選択される場合は、制御信号Ｇ１００ｂおよびＧ１０１ｂは全て”０”に設定され、制御信号Ｇ１００およびＧ１０１と制御信号Ｇ１００ａおよびＧ１０１ａのそれぞれが同一の論理値に設定される。即ち、Ｇ１００＝Ｇ１００ａ、Ｇ１０１＝Ｇ１０１ａに設定される。他方、抵抗ＲＬ２が選択される場合は、制御信号Ｇ１００ａおよびＧ１０１ａは全て”０”に設定され、制御信号Ｇ１００およびＧ１０１と制御信号Ｇ１００ｂおよびＧ１０１ｂのそれぞれが同一の論理値に設定される。即ち、Ｇ１００＝Ｇ１００ｂ、Ｇ１０１＝Ｇ１０１ｂに設定される。ここで、可変抵抗部の抵抗値と制御信号Ｇ１００およびＧ１０１との関係は、第１の抵抗ＲＬ１またはＲＬ２のいずれが選択されるかに関与しない。実施例７は、実施例１の可変抵抗部を先に述べたように拡張したもので、抵抗値と制御信号の関係は表３と同一となる。即ち、Ｇ１００＝０、Ｇ１０１＝１およびＧ１０２＝０であれば、可変抵抗部の抵抗値はｒｕとなる。また、可変抵抗部の抵抗値と出力電圧との関係は、実施例１の説明における式（４）〜式（１１）のＲＬを、適宜選択された第１の抵抗に合わせてＲＬ１またはＲＬ２のいずれかに置き換えて等価である。このように、実施例７においても、制御信号によって可変抵抗部の抵抗値を変更することができる。【００９４】
以上のように、実施例７においても、帰還経路上の第２のスイッチ部Ｓ１００ｆ、Ｓ１０１ｆ、…に負荷電流Ｉ０が流れることはない。よって、実施例７は、先の実施例１で示した作用効果を奏するもので、加えて、可変抵抗部に接続される第１の抵抗の抵抗値を変更できる。よって、実施例１と比較して、より柔軟で自由度の高い電圧調整が可能となる。また、実施例２〜４における可変抵抗部を拡張して実施例７の回路構成とする場合にも、それぞれが奏する効果に加えて、より柔軟で自由度の高い電圧調整が可能になる。
【実施例８】
【００９５】
本発明の実施例８に係る電圧調整回路は、先に述べた可変抵抗部を構成する第１のスイッチ部および第２のスイッチ部として、図１９の（ａ）に示す構成を有するスイッチ回路を採用するものである。即ち、スイッチ回路は、ＮＭＯＳトランジスタＮ１７１、ＰＭＯＳトランジスタＰ１７１およびインバータＩＮＶで構成される。ＮＭＯＳトランジスタＮ１７１のドレインとＰＭＯＳトランジスタＰ１７１のソースが端子ｄに、ＮＭＯＳトランジスタＮ１７１のソースとＰＭＯＳトランジスタＰ１７１のドレインが端子ｓに、それぞれ接続される。ＮＭＯＳトランジスタＮ１７１のゲートとインバータＩＮＶの入力が端子ｇに、ＰＭＯＳトランジスタＰ１７１のゲートがインバータＩＮＶの出力に、それぞれ接続される。また、ＮＭＯＳトランジスタＮ１７１の基板は接地ＧＮＤに、ＰＭＯＳトランジスタＰ１７１の基板はＶＤＤに接続される。なお、図１９に示す端子ｄ、ｓおよびｇは、先に述べた各実施例におけるスイッチ部の記号ｄ、ｓおよびｇに対応して接続される。【００９６】
次に、実施例８の動作態様について説明する。
入力基準電圧ＶＩＮが低い電圧である場合には、第１のスイッチ部および第２のスイッチ部にＮＭＯＳトランジスタを用いることは有効である。ところが、プロセス変動や使用温度が高温である等の理由で、入力基準電圧ＶＩＮが上昇したり、ＶＤＤが低下すると、ＮＭＯＳトランジスタのゲート・ソース電圧が小さくなる。このゲート・ソース電圧がＶＴ以下まで小さくなると、ＮＭＯＳトランジスタはもはやオン状態を保持できずに、回路動作が不可となる場合がある。実施例８は、入力基準電圧ＶＩＮの上昇やＶＤＤの低下等が発生してＮＭＯＳトランジスタがオフする場合でも、代わってＰＭＯＳトランジスタがオン状態となるように設計することで、より広い電圧条件で安定した動作を可能にする。
また、実施例８においても、前述したスイッチ回路をスイッチ部として構成する可変抵抗部は、その回路トポロジー自体は同じであるので、帰還用の第２のスイッチ部に負荷電流Ｉ０が流れることはない。従って、前述した各実施例が奏する作用効果に変更はない。
【実施例９】
【００９７】
本発明の実施例９に係る電圧調整回路は、先に述べた可変抵抗部を構成する第１のスイッチ部および第２のスイッチ部として、図１９の（ｂ）に示すＮＭＯＳトランジスタＮ１７２を採用するものである。このＮＭＯＳトランジスタＮ１７２のドレインｄ、ゲートｇおよびソースｓが、各スイッチ部の各端子として前述したように接続され、ＮＭＯＳトランジスタＮ１７２の基板がソースｓに接続される。【００９８】
実施例９では、入力基準電圧ＶＩＮが印加されるＮＭＯＳトランジスタＮ１７２のソース電位は常に基板電位と等しい。よって、入力基準電圧ＶＩＮが上昇することでトランジスタのＶＴが上昇しトランジスタの等価抵抗が上昇する、いわゆるバックバイアス効果が発生しない。その結果、ＮＭＯＳトランジスタＮ１７２の基板を接地ＧＮＤに接続する場合よりも、広い範囲の入力基準電圧ＶＩＮに亘り、また、より低いＶＤＤの条件下で電圧調整を行うことが可能である。ただし、実施例９では、動作可能な入力基準電圧ＶＩＮと電源電圧ＶＤＤの範囲は、実施例８と比べてやや狭くなるが、反面、各スイッチ部の構成素子数が少ないので面積効率において優れたものとなる。
また、実施例９においても、前述したＮＭＯＳトランジスタをスイッチ部として構成する可変抵抗部は、その回路トポロジー自体は同じであるので、帰還用の第２のスイッチ部に負荷電流Ｉ０が流れることはない。従って、前述した各実施例が奏する作用効果に変更はない。
【実施例１０】
【００９９】
本発明の実施例１０に係る電圧調整回路は、先に述べた可変抵抗部を構成する第１のスイッチ部および第２のスイッチ部として、シリコン基板表面に対して縦方向にチャネルを形成した縦型ＭＯＳトランジスタを採用したものである。図２０は、実施例１０として採用する縦型ＭＯＳトランジスタを示し、図２０の（ａ）は、縦型ＭＯＳトランジスタの構造を示す模式図で、図２０の（ｂ）は、縦型ＭＯＳトランジスタの断面図である。【０１００】
縦型ＭＯＳトランジスタは、ソースからドレインに至るチャネルがシリコン基板表面に対して縦方向に形成され、チャネルは酸化膜ＳｉＯ２を介してゲート電極に囲まれる構造である。これにより、チャネルの中心は基板から完全に絶縁される構造となる。この構造により、縦型ＭＯＳトランジスタもまた、前述したバックバイアス効果を発生させない。即ち、そのソース電位が上昇してもオン抵抗が大きくなることがない。よって、実施例９と同様に広い範囲の入力基準電圧ＶＩＮに亘り、また、より低い電源電圧ＶＤＤの条件下で動作が可能となる。【０１０１】
図２０の（ｃ）に、縦型ＭＯＳトランジスタＮ１８０の電極と本発明における可変抵抗部における各スイッチ部の各端子との対応を示す。縦型ＭＯＳトランジスタのドレイン、ソースおよびゲートが、端子ｄ、ｓおよびｇに対応する。なお、縦型ＭＯＳトランジスタには、基板電極が無い。【０１０２】
以上のように、縦型ＭＯＳトランジスタはバックバイアス効果を発生させないので、実施例１０を採用した電圧調整回路は、実施例９と同様に広い範囲の入力基準電圧ＶＩＮに亘り、また、より低い電源電圧ＶＤＤの条件下で電圧調整を行うことが可能である。また、実施例１０として採用する縦型ＭＯＳトランジスタには、基板電極が存在しないため、実施例８とは異なり、異なるＭＯＳトランジスタの基板電極同士を電気的に分離するために、トランジスタ間で大きな距離を取るといったことが不要となる。それ故に、先に述べた各実施例よりも面積効率の優れた電圧調整回路を提供することができる。
また、実施例１０においても、縦型ＭＯＳトランジスタをスイッチ部として構成する可変抵抗部は、その回路トポロジー自体は同じであるので、帰還用の各スイッチ部に負荷電流Ｉ０が流れることはない。従って、前述した各実施例が奏する作用効果に変更はない。【０１０３】
なお、本発明は、前述した各実施例に限定されるものではなく、様々な変形例も含まれる。例えば、電流制御部Ａｍｐを構成するＰＭＯＳトランジスタＰ１と可変抵抗部との間、または、可変抵抗部と第１の抵抗との間に、別途抵抗やダイオードなどを挿入することも可能である。これにより、所望の出力電圧を得るための高精度な電圧調整を図ることが可能となる。また、前述した回路構成に用いる各ＭＯＳトランジスタについて、その極性を入れ替えて、ＶＤＤを接地ＧＮＤに、接地ＧＮＤをＶＤＤに入れ替えることも可能である。以上の変形例においても、本発明の重要なポイントである、電流制御部Ａｍｐ（差動アンプＯＰ１）の入力へ帰還する経路上のスイッチ部に負荷電流が流れない点を変更するものではないので、前述した各実施例が奏する作用効果に変更はない。
【符号の説明】
【０１０４】
ＯＰ１…差動アンプ
ＴＲ１、ＴＲ１０、ＴＲ４０、ＴＲ７０、ＴＲ１６０…可変抵抗部
ＳＥＬ１、ＳＥＬ２、ＳＥＬ１００、ＳＥＬ１０１、ＳＥＬ１０２、ＳＥＬ１４３、ＳＥＬ１４４、ＳＥＬ１６０、ＳＥＬ１６１、ＳＥＬ２０１、ＳＥＬ２０３…抵抗選択回路
Ｓ１、Ｓ１００〜Ｓ１０４、Ｓ１００ａ、Ｓ１００ｂ、Ｓ１０１ａ、Ｓ１０１ｂ、Ｓ２０１〜Ｓ２０３…第１のスイッチ部
Ｓ１ｆ、Ｓ１００ｆ〜Ｓ１０４ｆ、Ｓ２０３ｆ…第２のスイッチ部
Ｇ１００〜Ｇ１０４、ＧＡ１００〜ＧＡ１０４、ＧＢ１００〜ＧＢ１０４、Ｇ１００〜Ｇ１００ｂ、Ｇ１０１〜Ｇ１０１ｂ、Ｇ２０３…制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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