(57)【要約】  ゲート接続層（１４）は、外部トレンチ（ＴＯ）上にゲート絶縁膜（７）を介して配置された部分を有している。第１の主電極（１０）は、活性領域（３０）内においてウェル領域（４）と第１の不純物領域（５）とに電気的に接続する主コンタクト（ＣＳ）と、活性領域（３０）から離れて外部トレンチ（ＴＯ）の底面に接する外部コンタクト（ＣＯ）とを有している。トレンチ底面電界緩和領域（１３）は、ドリフト層（３）内に設けられている。トレンチ底面高濃度領域（１８）は、トレンチ底面電界緩和領域（１３）の不純物濃度に比して高い不純物濃度を有しており、トレンチ底面電界緩和領域（１３）上に設けられており、ゲート絶縁膜（７）を介してゲート接続層（１４）と対向する位置から、第１の主電極（１０）の外部コンタクト（ＣＯ）に接する位置まで延びている。
2017138215.tif 000002
【特許請求の範囲】
【請求項１】
活性領域（３０）と前記活性領域（３０）外の領域とに跨り、第１の導電型を有するドリフト層（３）と、
前記活性領域（３０）内において前記ドリフト層（３）上に設けられ、前記第１の導電型と異なる第２の導電型を有するウェル領域（４）と、
前記ウェル領域（４）上に設けられ、前記ドリフト層（３）から前記ウェル領域（４）によって隔てられ、前記第１の導電型を有する第１の不純物領域（５，５Ａ）と、
前記活性領域（３０）内に設けられ、前記第１の不純物領域（５，５Ａ）と前記ウェル領域（４）と前記ドリフト層（３）とに面する側壁を有するゲートトレンチ（ＴＧ）と、
前記活性領域（３０）外において前記ドリフト層（３）に設けられた外部トレンチ（ＴＯ）と、
前記ゲートトレンチ（ＴＧ）および前記外部トレンチ（ＴＯ）内に設けられたゲート絶縁膜（７）と、
前記ゲートトレンチ（ＴＧ）内に前記ゲート絶縁膜（７）を介して設けられたゲート電極（８）と、
前記ゲート電極（８）に接し、前記外部トレンチ（ＴＯ）上に前記ゲート絶縁膜（７）を介して配置された部分を有するゲート接続層（１４）と、
前記活性領域（３０）内において前記ウェル領域（４）と前記第１の不純物領域（５，５Ａ）とに電気的に接続する主コンタクト（ＣＥ，ＣＳ）と、前記活性領域（３０）から離れて前記外部トレンチ（ＴＯ）の底面に接する外部コンタクト（ＣＯ）とを有する第１の主電極（１０，１０Ａ）と、
前記ドリフト層（３）に電気的に接続され、前記ウェル領域（４）から少なくとも前記ドリフト層（３）によって隔てられ、前記ドリフト層（３）を介して前記第１の主電極（１０，１０Ａ）と対向する第２の主電極（１１，１１Ａ）と、
前記ドリフト層（３）内に設けられ、前記ドリフト層（３）によって前記第２の主電極（１１，１１Ａ）から隔てられ、前記第２の導電型を有するトレンチ底面電界緩和領域（１３）と、
前記第２の導電型を有し、前記トレンチ底面電界緩和領域（１３）の不純物濃度に比して高い不純物濃度を有し、前記トレンチ底面電界緩和領域（１３）上に設けられ、前記ゲート絶縁膜（７）を介して前記ゲート接続層（１４）と対向する位置から、前記第１の主電極（１０，１０Ａ）の前記外部コンタクト（ＣＯ）に接する位置まで延びるトレンチ底面高濃度領域（１８，１８Ｖ）と、
を備える、半導体装置（１０１〜１０６，１０１ａ〜１０１ｅ，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｄ，１０４ａ，１０５ａ，１０５ｂ）。
【請求項２】
前記ゲート接続層（１４）は、前記外部トレンチ（ＴＯ）上に前記ゲート絶縁膜（７）のみを介して配置された部分を有し、
前記トレンチ底面高濃度領域（１８，１８Ｖ）は、前記ゲート絶縁膜（７）のみを介して前記ゲート接続層（１４）と対向する位置から、前記第１の主電極（１０，１０Ａ）の前記外部コンタクト（ＣＯ）に接する位置まで延びている、請求項１に記載の半導体装置（１０１〜１０４，１０１ａ〜１０１ｅ，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｄ，１０４ａ，１０６）。
【請求項３】
前記第１の主電極（１０，１０Ａ）は、前記ゲートトレンチ（ＴＧ）の底面に接する内部コンタクト（ＣＩ）を有し、前記トレンチ底面高濃度領域（１８，１８Ｖ）は前記内部コンタクト（ＣＩ）に接している、請求項１または２に記載の半導体装置（１０２〜１０６，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｄ，１０４ａ，１０５ａ，１０５ｂ）。
【請求項４】
前記活性領域（３０）は、前記活性領域（３０）の端に位置する端領域（ＲＥ）と、前記端領域（ＲＥ）よりも内側に位置する内側領域（ＲＩ）とを有し、
前記内部コンタクト（ＣＩ）が前記内側領域（ＲＩ）において単位面積当たりに占める面積に比して、前記内部コンタクト（ＣＩ）が前記端領域（ＲＥ）において単位面積当たりに占める面積の方が大きい、請求項３に記載の半導体装置（１０３，１０３ａ〜１０３ｄ，１０６）。
【請求項５】
前記トレンチ底面高濃度領域（１８，１８Ｖ）は前記外部コンタクト（ＣＯ）から前記内部コンタクト（ＣＩ）まで延びている、請求項３または４に記載の半導体装置（１０４，１０６）。
【請求項６】
前記外部トレンチ（ＴＯ）内において前記トレンチ底面高濃度領域（１８，１８Ｖ）上に配置された部分を有するフィールド絶縁膜（９ａ）をさらに備える、請求項１、３、４および５のいずれか１項に記載の半導体装置（１０１〜１０６，１０１ａ〜１０１ｅ，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｄ，１０４ａ，１０５ａ，１０５ｂ）。
【請求項７】
前記フィールド絶縁膜（９ａ）は前記外部トレンチ（ＴＯ）の開口端に達しており、
前記ゲート接続層（１４）は、前記外部トレンチ（ＴＯ）内から前記外部トレンチ（ＴＯ）外へ前記活性領域（３０）に向かって、前記外部トレンチ（ＴＯ）の前記開口端上に、前記フィールド絶縁膜（９ａ）と前記フィールド絶縁膜（９ａ）上の前記ゲート絶縁膜（７）とを介して乗り上げている、請求項６に記載の半導体装置（１０５，１０５ａ，１０５ｂ）。
【請求項８】
前記フィールド絶縁膜（９ａ）は前記ゲート接続層（１４）と前記トレンチ底面高濃度領域（１８，１８Ｖ）との間を絶縁している、請求項６または７に記載の半導体装置（１０５，１０５ａ，１０５ｂ）。
【請求項９】
前記トレンチ底面高濃度領域（１８Ｖ）は、前記第１の主電極（１０，１０Ａ）の前記外部コンタクト（ＣＯ）に接する第１の部分（１８ｉ）と、前記第１の部分（１８ｉ）の不純物濃度に比して低い不純物濃度を有する第２の部分（１８ｊ）とを含み、前記第２の部分（１８ｊ）は前記ゲート絶縁膜（７）のみを介して前記ゲート接続層（１４）に接しており、前記第１の部分（１８ｉ）は前記ゲート絶縁膜（７）から離れている、請求項６に記載の半導体装置（１０１ｅ，１０６）。
【請求項１０】
前記ドリフト層（３）および前記第２の主電極（１１Ａ）に電気的に接続され、前記ウェル領域（４）から前記ドリフト層（３）によって隔てられ、前記第２の導電型を有する第２の不純物領域（１Ａ）をさらに備える、請求項１から９のいずれか１項に記載の半導体装置（１０６）。
【請求項１１】
前記ドリフト層（３）は炭化珪素層である、請求項１から１０のいずれか１項に記載の半導体装置（１０１〜１０６，１０１ａ〜１０１ｅ，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｄ，１０４ａ，１０５ａ，１０５ｂ）。
【請求項１２】
前記ゲート接続層（１４）は、前記ゲート電極（８）の材料と同じ材料から作られている、請求項１から１１のいずれか１項に記載の半導体装置（１０１〜１０６，１０１ａ〜１０１ｅ，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｄ，１０４ａ，１０５ａ，１０５ｂ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トレンチゲート型半導体装置に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス機器では、電気モータなどの負荷を駆動するために、電力供給の実行と停止とを切り替える必要がある。そのため、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体スイッチング素子が使用される。半導体スイッチング素子の電流経路は、縦型構造または横型構造により構成される。縦型構造においては、縦方向、すなわち厚み方向、において、耐電圧が確保されることにより、高い耐電圧を得やすい。スイッチング構造としては、絶縁ゲート構造を有するものが採用されることが多く、それにはプレーナ型およびトレンチゲート型の種類がある。トレンチゲート型は、チャネル密度の向上により、低いオン抵抗を得やすい。以上から、縦型かつトレンチゲート型のスイッチング素子が採用されることが多い。スイッチング素子のための半導体材料としては、典型的にはシリコン（Ｓｉ）が用いられており、また近年は、炭化珪素（ＳｉＣ）を代表とするワイドバンドギャップ半導体も用いられている。【０００３】
国際公開第９８／３５３９０号（特許文献１）によれば、ＳｉＣを用いた、縦型かつトレンチゲート型のＭＯＳＦＥＴが開示されている。ＭＯＳＦＥＴのトレンチの壁部および底部上には、トレンチ酸化物（ゲート絶縁膜）が設けられている。ゲート酸化膜下の領域には、ソースおよびドレインの導電型とは逆の導電型を有する保護領域（電界緩和領域）が設けられている。この文献によれば、保護領域によってゲート酸化膜が、ドレインに印加される大電圧による劣化、または絶縁破壊から保護される、とされている。【０００４】
上述したように、ゲート絶縁膜を保護するための電界緩和領域を、縦型かつトレンチゲート型のスイッチング素子において設けることが知られている。この構造により、スイッチング素子のオフ状態において、電界緩和領域からドリフト層へ向けて空乏層が延びる。この空乏層により、ゲートトレンチの底面上のゲート絶縁膜に印加される電界を低減することができる。この作用は、Ｓｉを用いたスイッチング素子に比して、ＳｉＣを用いたスイッチング素子において特に有用である。なぜならば、ＳｉＣが用いられる場合、スイッチング素子の絶縁破壊が、半導体領域としてのＳｉＣ領域中ではなくゲート絶縁膜において特に生じやすいためである。この理由は、ＳｉＣのアバランシェ電界強度がＳｉのものに比して１０倍程度高いため、半導体領域としてＳｉＣが用いられる場合には半導体領域よりもゲート絶縁膜の方が先に絶縁破壊を生じやすいためである。【０００５】
上述した電界緩和効果は、半導体素子の活性領域の内側に位置するゲートトレンチにおいては、それに設けられた電界緩和領域だけでなく、それに隣接するゲートトレンチに設けられた電界緩和領域からも得ることができる。一方で、活性領域の最外周に位置するゲートトレンチにおいては、そのような追加の効果が得られない。このため、活性領域の最外周においてゲート絶縁膜が破壊しやすいという脆弱性が存在する。【０００６】
国際公開第２０１５／０１５８０８号（特許文献２）によれば、上記課題を鑑みた半導体装置の構造が検討されている。具体的には、活性領域においてトレンチが設けられ、さらに、活性領域の周囲の終端領域において、上記トレンチを囲むように終端トレンチが形成される。活性領域におけるトレンチだけでなく終端トレンチの下部にも保護拡散層（電界緩和領域）が設けられる。これにより、活性領域の最外周に位置するゲートトレンチにおける上記脆弱性が解消される。保護拡散層にはコンタクトホールを通してソース電極が接続されてもよく、この場合の効果について、以下の旨の説明がなされている。【０００７】
炭化珪素半導体装置がスイッチング動作を行うと、オン状態とオフ状態とがスイッチング周期で切り替わる。オフ状態では保護拡散層からキャリアが拡散し空乏層が広がり、オン状態となると、拡散していたキャリアが元の状態に戻る。オン状態となる際にキャリアの戻りが遅いと、その分だけスイッチング速度が低下し、スイッチング損失が増加する。保護拡散層がソース電極に接続されていることで、ソース電位によって保護拡散層にキャリアが引き戻されるので、スイッチング損失が抑制される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第９８／３５３９０号
【特許文献２】国際公開第２０１５／０１５８０８号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
高速スイッチング時または負荷短絡時においては、電界緩和領域とドリフト層とによるｐｎ接合を充電する過渡電流が流れる。この過渡電流に伴う電圧降下に起因して、電界緩和領域上の絶縁膜に加わる電界が瞬間的に高くなる。この高電界により、電界緩和領域上ゲート−ドレイン間絶縁膜、特にゲート絶縁膜、の絶縁破壊が生じることがある。【００１０】
本発明は以上のような課題を解決するためになされたものであり、その目的は、高速スイッチング時または負荷短絡時における、電界緩和領域上ゲート−ドレイン間絶縁膜、特にゲート絶縁膜、の絶縁破壊を抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、ドリフト層と、ウェル領域と、第１の不純物領域と、ゲートトレンチと、外部トレンチと、ゲート絶縁膜と、ゲート電極と、ゲート接続層と、第１の主電極と、第２の主電極と、トレンチ底面電界緩和領域と、トレンチ底面高濃度領域とを有している。ドリフト層は、活性領域と活性領域外の領域とに跨っており、第１の導電型を有している。ウェル領域は、活性領域内においてドリフト層上に設けられており、第１の導電型と異なる第２の導電型を有している。第１の不純物領域は、ウェル領域上に設けられており、ドリフト層からウェル領域によって隔てられており、第１の導電型を有している。ゲートトレンチは、活性領域内に設けられており、第１の不純物領域とウェル領域とドリフト層とに面する側壁を有している。外部トレンチは、活性領域外においてドリフト層に設けられている。ゲート絶縁膜は、ゲートトレンチおよび外部トレンチ内に設けられている。ゲート電極は、ゲートトレンチ内にゲート絶縁膜を介して設けられている。ゲート接続層は、ゲート電極に接しており、外部トレンチ上にゲート絶縁膜を介して配置された部分を有している。第１の主電極は、活性領域内においてウェル領域と第１の不純物領域とに電気的に接続する主コンタクトと、活性領域から離れて外部トレンチの底面に接する外部コンタクトとを有している。第２の主電極は、ドリフト層に電気的に接続されており、ウェル領域から少なくともドリフト層によって隔てられており、ドリフト層を介して第１の主電極と対向している。トレンチ底面電界緩和領域は、ドリフト層内に設けられており、ドリフト層によって第２の主電極から隔てられており、第２の導電型を有している。トレンチ底面高濃度領域は、第２の導電型を有しており、トレンチ底面電界緩和領域の不純物濃度に比して高い不純物濃度を有しており、トレンチ底面電界緩和領域上に設けられており、ゲート絶縁膜を介してゲート接続層と対向する位置から、第１の主電極の外部コンタクトに接する位置まで延びている。
【発明の効果】
【００１２】
本発明によれば、トレンチ底面電界緩和領域上のトレンチ底面高濃度領域が、ゲート絶縁膜を介してゲート接続層と対向する位置から、第１の主電極の外部コンタクトに接する位置まで、延びている。これにより、高速スイッチング時または負荷短絡時において、電界緩和領域とドリフト層とによるｐｎ接合を充電する過渡電流に起因した電位降下が低減される。よって、ゲート接続層下方における絶縁膜、特にゲート絶縁膜、の破壊を抑制することができる。この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す部分平面図である。
【図２】図１の線ＩＩ−ＩＩに沿う部分断面図である。
【図３】図１の線ＩＩＩ−ＩＩＩに沿う部分断面図である。
【図４】図１の線ＩＶ−ＩＶに沿う部分断面図である。
【図５】本発明の実施の形態１における第１の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図６】本発明の実施の形態１における第２の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図７】図６の線ＶＩＩ−ＶＩＩに沿う部分断面図である。
【図８】本発明の実施の形態１における第３の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図９】図８の線ＩＸ−ＩＸに沿う部分断面図である。
【図１０】図８の線Ｘ−Ｘに沿う部分断面図である。
【図１１】図８の線ＸＩ−ＸＩに沿う部分断面図である。
【図１２】図８の線ＸＩＩ−ＸＩＩに沿う部分断面図である。
【図１３】本発明の実施の形態１における第４の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図１４】図１３の線ＸＩＶ−ＸＩＶに沿う部分断面図である。
【図１５】図１３の線ＸＶ−ＸＶに沿う部分断面図である。
【図１６】本発明の実施の形態２における半導体装置の構成を概略的に示す部分平面図である。
【図１７】図１６の線ＸＶＩＩ−ＸＶＩＩに沿う部分断面図である。
【図１８】図１６の線ＸＶＩＩＩ−ＸＶＩＩＩに沿う部分断面図である。
【図１９】本発明の実施の形態２における第１の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図２０】本発明の実施の形態２における第２の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図２１】本発明の実施の形態２における第３の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図２２】図２１の線ＸＸＩＩ−ＸＸＩＩに沿う部分断面図である。
【図２３】図２１の線ＸＸＩＩＩ−ＸＸＩＩＩに沿う部分断面図である。
【図２４】本発明の実施の形態３における半導体装置の構成を概略的に示す部分平面図である。
【図２５】本発明の実施の形態３における第１の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図２６】本発明の実施の形態３における第２の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図２７】本発明の実施の形態３における第３の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図２８】図２７の線ＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿う部分断面図である。
【図２９】本発明の実施の形態３における第４の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図３０】本発明の実施の形態４における半導体装置の構成を概略的に示す部分平面図である。
【図３１】図３０の線ＸＸＸＩ−ＸＸＸＩに沿う部分断面図である。
【図３２】本発明の実施の形態４における第１の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図３３】図３２の線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに沿う部分断面図である。
【図３４】本発明の実施の形態５における半導体装置の構成を概略的に示す部分平面図である。
【図３５】図３４の線ＸＸＸＶ−ＸＸＸＶに沿う部分断面図である。
【図３６】図３４の線ＸＸＸＶＩ−ＸＸＸＶＩに沿う部分断面図である。
【図３７】本発明の実施の形態５における第１の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図３８】図３７の線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩに沿う部分断面図である。
【図３９】本発明の実施の形態５における第２の変形例の半導体装置の構成を概略的に示す部分平面図である。
【図４０】図３９の線ＸＬ−ＸＬに沿う部分断面図である。
【図４１】本発明の実施の形態６における半導体装置の構成を概略的に示す部分断面図である。
【図４２】本発明の実施の形態７における半導体装置の構成を概略的に示す部分断面図である。
【発明を実施するための形態】
【００１４】
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１５】
また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
【００１６】
＜実施の形態１＞
（構造）
図１は、本実施の形態における半導体装置としてのＭＯＳＦＥＴ１０１の構成を概略的に示す部分平面図である。図２は、図１の線ＩＩ−ＩＩに沿う部分断面図であり、活性領域３０におけるユニットセル３１ａの周期構造が示されている。図３は、図１の線ＩＩＩ−ＩＩＩに沿う部分断面図である。図４は、図１の線ＩＶ−ＩＶに沿う部分断面図である。なお図１の平面図においては、ゲート絶縁膜７および層間絶縁膜９（図２〜図４）の図示が省略されている。またソース電極１０（図２〜図４）については、それが有するソースコンタクトＣＳおよび外部コンタクトＣＯの位置のみが示されている。またゲート配線部２０（図３および図４）については、それが有するゲートコンタクトＣＧの位置のみが示されている。後に詳しく説明される他の平面図においても、同様の省略がなされている。
【００１７】
ＭＯＳＦＥＴ１０１は、図２における縦方向（厚み方向）に沿ってソース電極１０およびドレイン電極１１間の電流経路を有している。すなわちＭＯＳＦＥＴ１０１は縦型の半導体装置である。
【００１８】
ＭＯＳＦＥＴ１０１は、平面レイアウト（図１の視野におけるレイアウト）において、活性領域３０（図１における左上側）と、その外（図１における右下側）に配置された終端領域４０とを有している。活性領域３０は、ＭＯＳＦＥＴ１０１のＭＯＳ構造が配置された領域である。終端領域４０は、ＭＯＳＦＥＴ１０１の終端に配置されており、ＭＯＳＦＥＴ１０１の耐電圧性能がその終端において損なわれないようにするための構造を有している。よって終端領域４０は、活性領域３０を囲んでいることが好ましい。
【００１９】
活性領域３０は、ユニットセル３１ａと、活性領域端３１ｂとを有している。活性領域端３１ｂは活性領域３０の端（最外周）に配置されたセルである。ユニットセル３１ａは、活性領域端３１ｂ以外のセルであり、活性領域端３１ｂよりも内側において周期的に配置されている。よって活性領域端３１ｂはユニットセル３１ａと終端領域４０との間に配置されている。活性領域端３１ｂの幅（図１における横方向の寸法）は、特に限定されないが、ユニットセル３１ａの幅と同じであってもよく、ユニットセル３１ａの幅よりも大きくてもよい。ユニットセル３１ａの各々には、ゲートトレンチＴＧに埋め込まれたゲート電極８によって制御されるチャネルが設けられている。すなわちＭＯＳＦＥＴ１０１はトレンチゲート型の半導体装置である。さらに、活性領域端３１ｂにも同様のチャネルが配置されてもよい。ゲートトレンチＴＧには、上記セルの境界に沿って延びるゲート電極８が埋め込まれている。
【００２０】
具体的な構成として、ＭＯＳＦＥＴ１０１（半導体装置）は、半導体基板１と、その上に設けられた半導体層と、ゲート絶縁膜７と、ゲート電極８と、層間絶縁膜９と、フィールド絶縁膜９ａと、ソース電極１０（第１の主電極）と、ドレイン電極１１（第２の主電極）と、ゲート接続層１４と、ゲート配線部２０と、保護絶縁層２１とを有している。半導体層は、ドリフト層３と、ウェル領域４と、ソース領域５（第１の不純物領域）と、終端電界緩和領域１２と、トレンチ底面電界緩和領域１３と、ウェルコンタクト領域１６と、トレンチ底面高濃度領域１８とを有している。半導体層には、ゲートトレンチＴＧと、外部トレンチＴＯとが設けられている。
【００２１】
半導体基板１（図２〜図４）はｎ型（第１の導電型）を有している。半導体基板１は活性領域３０および終端領域４０（図１）に跨っている。半導体基板１はＳｉＣから作られている。好ましくは、ＳｉＣとして、六方晶系の結晶構造を有するものが用いられ、より好ましくはポリタイプ４Ｈを有するものが用いられる。ＳｉＣにｎ型を付与するための不純物としては、たとえば、窒素（Ｎ）またはリン（Ｐ）を用い得る。
【００２２】
ドリフト層３は、半導体基板１上に設けられており、活性領域３０および終端領域４０に跨っている。ドリフト層３はｎ型（第１の導電型）を有している。ドリフト層３は、半導体基板１の不純物濃度に比して低い不純物濃度を有していることが好ましい。本実施の形態においては、ドリフト層３を含む半導体層は炭化珪素層である。炭化珪素層は、好ましくは六方晶系の結晶構造を有しており、より好ましくはポリタイプ４Ｈを有している。
【００２３】
ウェル領域４は、活性領域３０内においてドリフト層３上に設けられている。言い換えれば、ウェル領域４は、ドリフト層３の表層部に形成されている。ウェル領域４は、外部トレンチＴＯの側壁まで延びている。図３に示された構成においては、ウェル領域４は、外部トレンチＴＯの開口端（図３における活性領域端３１ｂの右上角部）まで延びている。ウェル領域４はｐ型（第１の導電型と異なる第２の導電型）を有している。ＳｉＣにｐ型を付与するための不純物としては、たとえば、アルミニウム（Ａｌ）またはボロン（Ｂ）を用い得る。
【００２４】
ソース領域５は、活性領域３０内においてウェル領域４上に部分的に設けられている。ソース領域５はドリフト層３からウェル領域４によって隔てられている。ソース領域５はｎ型を有している。
【００２５】
ウェルコンタクト領域１６は、活性領域３０内においてウェル領域４上に部分的に設けられている。ウェルコンタクト領域１６は、ｐ型を有しており、ウェル領域４の不純物濃度に比して高い不純物濃度を有している。ウェルコンタクト領域１６は、平面視（図１の視野）において、ウェル領域４およびソース領域５によって囲まれている。なお、ウェルコンタクト領域１６は、平面視において、ソース領域５のみによって囲まれていてもよい。その場合、図１においてウェル領域４が示されている箇所にもソース領域５が設けられる。
【００２６】
ゲートトレンチＴＧ（図２）は、半導体層に活性領域３０内において設けられている。ゲートトレンチＴＧは、ソース領域５とウェル領域４とドリフト層３とに面する側壁を有している。言い換えれば、ゲートトレンチＴＧは、ソース領域５の表面（図２における上面）から、ソース領域５およびウェル領域４を貫通してドリフト層３の内部まで、達している。ユニットセル３１ａにおいて、ゲートトレンチＴＧの開口端（言い換えれば、ゲートトレンチＴＧ間の半導体層のメサ構造の表面端における角部）にはソース領域５が配置されている。
【００２７】
外部トレンチＴＯは、ドリフト層３を含む半導体層に、終端領域４０内（言い換えれば活性領域３０外）において設けられている。外部トレンチＴＯ（図３）は、活性領域３０のウェル領域４およびドリフト層３に隣接する側壁を有している。この側壁は、さらにソース領域５に隣接していてもよい。外部トレンチＴＯの深さは、ゲートトレンチＴＧとおおよそ同じであってよく、この場合、両者をエッチングにより一括して形成することができる。
【００２８】
ゲート絶縁膜７は、ゲートトレンチＴＧ内に設けられた部分と、外部トレンチＴＯ内に設けられた部分とを有している。またゲート絶縁膜７は、ゲートトレンチＴＧ（図２）の開口端を覆う部分と、外部トレンチＴＯ（図３）の開口端を覆う部分とを有している。ゲート絶縁膜７は、たとえばシリコン酸化膜である。このシリコン酸化膜は、典型的には熱酸化膜である。
【００２９】
ゲート電極８は、ゲートトレンチＴＧ内にゲート絶縁膜７を介して埋め込まれている。ゲート接続層１４（詳しくは後述する）から離れた位置（言い換えれば、終端領域４０から離れた位置）において、ゲート電極８の上面（図２参照）は、ソース領域５の表面（言い換えればゲートトレンチＴＧの開口端）よりも深い位置にある。すなわち、ゲート電極８の上面は、ゲートトレンチＴＧの開口端よりも深い位置にある。上記位置においてゲートトレンチＴＧの開口端は、ゲート絶縁膜７を介して層間絶縁膜９によって覆われている。このため上記位置においてゲート電極８は、ゲート絶縁膜７を介してゲートトレンチＴＧの側壁に対向はしているものの、開口端には対向していない。以上の構成により、ユニットセル３１ａにおいて、ゲートトレンチＴＧの開口端においてソース領域５は、ゲート絶縁膜７を介して層間絶縁膜９と対向しており、ゲート電極８とは対向していない。
【００３０】
ゲート接続層１４は、終端領域４０内から活性領域３０へと延びており、活性領域３０内のゲート電極８に接している。ゲート接続層１４とゲート電極８とが接している部分は、ゲートトレンチＴＧ（図２）の開口端よりも隆起していてよい（図４参照）。ゲート接続層１４は、外部トレンチＴＯ上にゲート絶縁膜７のみを介して配置された部分を有している。ゲート接続層１４は、終端領域４０内から外部トレンチＴＯの開口端（図３における活性領域端３１ｂの右上角部）に乗り上げている。開口端において半導体層とゲート接続層１４との間はゲート絶縁膜７によって絶縁されている。言い換えれば、開口端において半導体層とゲート接続層１４とがゲート絶縁膜７を介して対向している。なお開口端には、図３においてはウェル領域４が配置されているが、ソース領域５（図２）が配置されていてもよい。ゲート接続層１４はゲート電極８の材料と同じ材料から作られており、これにより、ＭＯＳＦＥＴ１０１の製造工程において、ゲート接続層１４およびゲート電極８を一の導電体層（典型的には、ドープされたポリシリコン膜）から形成することができる。ただし、ゲート接続層１４はゲート電極８と異なる材料で作られていてもよい。たとえば、ゲート接続層１４とゲート配線部２０とを互いに電気的に接続するゲートコンタクトＣＧ（詳しくは後述する）が金属シリサイド（たとえばニッケルシリサイド）で形成される場合には、ゲート接続層１４の一部または全部も金属シリサイドで形成されてよい。たとえば、ゲート接続層１４のうちゲートコンタクトＣＧ側に位置する部分が金属シリサイドで形成され、ゲート接続層１４のうちゲート電極８側に位置する部分がゲート電極８の材料と同じ材料で形成されてよい。
【００３１】
ゲート配線部２０は、外部トレンチＴＯ内に、半導体層から絶縁されて配置されている。言い換えれば、ゲート配線部２０は半導体層上に、フィールド絶縁膜９ａ、ゲート絶縁膜７および層間絶縁膜９を介して配置されている。ゲート配線部２０はゲートコンタクトＣＧを有している。ゲートコンタクトＣＧは、層間絶縁膜９に設けられたコンタクトホールを介してゲート接続層１４に電気的に接続されている。これによりゲート配線部２０は、ゲート接続層１４によってゲート電極８に電気的に接続されている。ゲート配線部２０は、終端領域４０内においてゲートパッド（図示せず）に接続されている。ゲートパッドは、ＭＯＳＦＥＴ１０１へゲート電位を印加するための外部端子である。
【００３２】
フィールド絶縁膜９ａは、終端領域４０内における終端保護のために、半導体層を部分的に覆っている。フィールド絶縁膜９ａは、外部トレンチＴＯ内においてトレンチ底面高濃度領域１８（詳しくは後述する）上に配置された部分を有している。層間絶縁膜９は、フィールド絶縁膜９ａ、ゲート絶縁膜７、ゲート電極８およびゲート接続層１４が設けられた半導体層を覆っている。フィールド絶縁膜９ａは、ゲート絶縁膜７よりも厚いことが好ましい。フィールド絶縁膜９ａは、本実施の形態においては、活性領域３０と終端領域４０との境界から離れて配置されている。なお本実施の形態においては、フィールド絶縁膜９ａは省略されてもよい。
【００３３】
ソース電極１０は、ソースコンタクトＣＳ（主コンタクト）と、外部コンタクトＣＯとを有している。ソースコンタクトＣＳは、活性領域３０内において層間絶縁膜９に設けられたコンタクトホールを介してウェル領域４とソース領域５とに電気的に接続している。外部コンタクトＣＯは、終端領域４０内において、活性領域３０から離れて、層間絶縁膜９に設けられたコンタクトホールを介して外部トレンチＴＯの底面に接している。ソースコンタクトＣＳおよび外部コンタクトＣＯの各々は、半導体層に接する箇所にシリサイド領域１９を有している。
【００３４】
ドレイン電極１１は、半導体基板１の、ドリフト層３が設けられた面と反対の面（図２における下面）上に設けられている。これによりドレイン電極１１は、半導体基板１を介してドリフト層３に電気的に接続されている。またドレイン電極１１は、ウェル領域４から少なくともドリフト層３によって隔てられており、本実施の形態においてはウェル領域４および半導体基板１によって隔てられている。またドレイン電極１１は、ドリフト層３を介してソース電極１０と対向している。好ましくは、ドレイン電極１１は、半導体基板１に接する部分としてシリサイド領域（図示せず）を有している。
【００３５】
トレンチ底面電界緩和領域１３はｐ型を有している。トレンチ底面電界緩和領域１３はドリフト層３内に設けられている。トレンチ底面電界緩和領域１３は、ドリフト層３によってドレイン電極１１から隔てられている。トレンチ底面電界緩和領域１３は、活性領域３０内に配置された部分と、終端領域４０内に配置された部分とを有している。
【００３６】
活性領域３０（図２）内において、ゲートトレンチＴＧの底面における電界を効果的に緩和するためには、トレンチ底面電界緩和領域１３は、ゲートトレンチＴＧの底面よりも深い位置に配置された部分を有することが好ましい。またトレンチ底面電界緩和領域１３は、平面レイアウトにおいて、ゲートトレンチＴＧと重複する部分を有することが好ましい。これらの観点上、図２に示されているように、トレンチ底面電界緩和領域１３がゲートトレンチＴＧの底面上に配置されていることが好ましい。この配置は、製造工程の容易さの上でも好ましいものである。ただしこの配置は一例に過ぎず、トレンチ底面電界緩和領域１３は、ゲートトレンチＴＧの底面から離れて配置されてもよい。またトレンチ底面電界緩和領域１３は、平面レイアウトにおいて、互いに隣接するゲートトレンチＴＧの間に配置されていてもよい。またトレンチ底面電界緩和領域１３は、ウェル領域４に接していても離れていてもよい。
【００３７】
終端領域４０内においてトレンチ底面電界緩和領域１３は、外部トレンチＴＯの底面よりも深い位置に配置されており、かつ、平面レイアウトにおいて外部トレンチＴＯと重複する部分を有している。好ましくは、図３および図４に示されているように、トレンチ底面電界緩和領域１３は、外部トレンチＴＯの底面に接しており、より好ましくは、外部トレンチＴＯの底面と側壁とが合わさる箇所である角部に接している。
【００３８】
終端電界緩和領域１２は、終端領域４０内において外部トレンチＴＯの底面に形成され得る。終端電界緩和領域１２はｐ型を有している。終端電界緩和領域１２は、図３および図４に示されているように、トレンチ底面電界緩和領域１３の外周端とつながっていてよい。
【００３９】
トレンチ底面高濃度領域１８は、終端領域４０内においてトレンチ底面電界緩和領域１３上に設けられている。言い換えれば、トレンチ底面高濃度領域１８は、トレンチ底面電界緩和領域１３の表層部に形成されている。トレンチ底面高濃度領域１８は、少なくとも部分的には、外部トレンチＴＯの底面に配置されている。ただしトレンチ底面高濃度領域１８は、トレンチ底面電界緩和領域１３の内部に配置された部分を有してもよい。トレンチ底面高濃度領域１８は、ゲート絶縁膜７のみを介してゲート接続層１４と対向する位置（図３および図４における左側）から、外側（図３および図４における右側）へ向かって延びており、ソース電極１０の外部コンタクトＣＯに接する位置まで延びている。よって外部コンタクトＣＯは、トレンチ底面高濃度領域１８を介してトレンチ底面電界緩和領域１３とつながっている。トレンチ底面高濃度領域１８は、外部コンタクトＣＯと接する位置からさらに外側へ、言い換えれば終端電界緩和領域１２の方へ向かって、延びていてよい。トレンチ底面高濃度領域１８はｐ型を有している。トレンチ底面高濃度領域１８は、トレンチ底面電界緩和領域１３の不純物濃度に比して高い不純物濃度を有している。
【００４０】
なお、活性領域３０と終端領域４０とに跨る領域は、上記において詳しく説明された断面構造（図３および図４）に加えて、それとは異なる断面構造を有する箇所を含んでいてもよい。
【００４１】
（製造方法）
次に、ＭＯＳＦＥＴ１０１の製造方法の例について、以下に説明する。
【００４２】
まず、半導体基板１として、ポリタイプ４Ｈを有するｎ型のＳｉＣ基板が準備される。その表面上におけるＳｉＣのエピタキシャル成長により、比較的高抵抗なｎ型（ｎ−型）の半導体層が形成される。この半導体層の一部は、そのままドリフト層３として用いられる。
【００４３】
半導体層の表面上に、アライメント用マークとしての凹部が、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって形成される。アライメント用マークを基準として、ドリフト層３の表面部分に、ｐ型のウェル領域４と、低抵抗なｎ型（ｎ＋型）のソース領域５とが、イオン注入によって形成される。ソース領域５の注入マスクとしては、たとえばレジストマスクが用いられる。好ましくは、ソース領域５は５×１０１８［ｃｍ−３］以上５×１０２０［ｃｍ−３］以下のｎ型不純物濃度（ドナー濃度）を有し、ウェル領域４は１×１０１６［ｃｍ−３］以上３×１０１９［ｃｍ−３］以下のｐ型不純物濃度（アクセプタ濃度）を有するように形成される。なお、典型的な工法においては、ソース領域５となる領域は、ソース領域５を形成するためのｎ型のイオン注入だけでなく、ウェル領域４を形成するためのｐ型のイオン注入も受ける。この場合、ソース領域５の導電型がｎ型となるようにするため、ソース領域５のｎ型不純物濃度は、ウェル領域４のｐ型不純物濃度よりも高くなるように設定される。ウェル領域４の不純物濃度は、深さ方向に一定であってもなくてもよい。たとえば、ウェル領域４の不純物濃度分布は、表面側で低くなるような分布であってもよいし、深さ方向においてピークを有するような分布であってもよい。次に、ｐ型のウェルコンタクト領域１６がイオン注入によって形成される。好ましくは、ウェルコンタクト領域１６は、１×１０１９［ｃｍ−３］以上１×１０２２［ｃｍ−３］以下のｐ型不純物濃度を有するように形成される。なお、イオン注入工程の順番は適宜入れ替えられ得る。
【００４４】
次に、上記半導体層上に、ゲートトレンチＴＧおよび外部トレンチＴＯを形成するためのエッチングマスクが形成される。エッチングマスクは、たとえば、レジストマスクを用いたパターニングにより形成され得る。その後、ウェル領域４よりも深く、ドリフト層３まで達する、ゲートトレンチＴＧおよび外部トレンチＴＯが、ＲＩＥ法によって形成される。
【００４５】
次に、エッチングマスクを注入マスクとして残したまま、ゲートトレンチＴＧの底面にｐ型のトレンチ底面電界緩和領域１３が形成され、続いて、外部トレンチＴＯの底面にｐ型の終端電界緩和領域１２が形成される。トレンチ底面電界緩和領域１３は、終端電界緩和領域１２と同時に形成されてもよいし、別々に形成されてもよい。また、終端電界緩和領域１２は横方向に濃度分布を有してもよい。すなわち、終端電界緩和領域１２の活性領域３０側の端部から外側に向けて、たとえば、濃度が段階的に低減するような濃度分布が設けられていてもよい。
【００４６】
次に、ｐ型のトレンチ底面高濃度領域１８がイオン注入によって形成される。トレンチ底面高濃度領域１８は、トレンチ底面電界緩和領域１３および終端電界緩和領域１２の少なくともいずれかと同時に形成されてもよいし、別々に形成されてもよい。なお、上述したウェルコンタクト領域１６は、ゲートトレンチＴＧ形成後にトレンチ底面高濃度領域１８と同時に形成されてもよい。トレンチ底面高濃度領域１８を終端電界緩和領域１２とは別々の工程で形成する場合、トレンチ底面高濃度領域１８のｐ型不純物濃度は、深さ方向に一定となる濃度分布を有してもよいし、特定のピーク値を有する濃度分布を有してもよい。好ましくは、トレンチ底面高濃度領域１８は、１×１０１８［ｃｍ−３］以上１×１０２２［ｃｍ−３］以下のｐ型不純物濃度を有するように形成される。ここでいうトレンチ底面高濃度領域１８の「ｐ型不純物濃度」とは、トレンチ底面高濃度領域１８におけるｐ型不純物濃度の最大値とする。
【００４７】
次に、注入されたイオンを活性化するためのアニールが行われる。たとえば、１５００℃以上２２００℃以下の温度範囲で、０．５分以上６０分以下の時間にわたって、熱処理が行われる。
【００４８】
次に、絶縁膜の形成とそのパターニングとにより、フィールド絶縁膜９ａが形成される。絶縁膜の形成は、熱酸化法または化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって行い得る。パターニングは、ウェットエッチングまたはドライエッチングにより行い得る。このとき、活性領域３０をより有効に利用するために、フィールド絶縁膜９ａは活性領域端３１ｂよりも終端側の外部トレンチＴＯ底面に設けられることが好ましい。このとき、活性領域３０内のゲートトレンチＴＧの内部に形成された絶縁膜は、ウェットエッチングまたはドライエッチングなどにより、十分に除去されている必要がある。さらに、熱酸化法またはＣＶＤ法などによって、ゲートトレンチＴＧおよび外部トレンチＴＯの内部および周辺にゲート絶縁膜７が形成される。
【００４９】
次に、ゲート絶縁膜７とフィールド絶縁膜９ａと層間絶縁膜９とが形成された半導体層の全体上に、導電体層が形成される。本実施の形態においては、不純物ドーピングが行われたポリシリコン膜が、ＣＶＤ法により形成される。このとき、ゲートトレンチＴＧの内部にポリシリコンが十分に埋め込まれる。言い換えれば、ポリシリコンは、ゲートトレンチＴＧの位置において、ゲートトレンチＴＧの深さを超える厚みを有するように堆積される。また、外部トレンチＴＯ内にもポリシリコンが堆積される。
【００５０】
ここで、ゲートトレンチＴＧ内でのポリシリコンのＣＶＤ成長は、ゲートトレンチＴＧの底面から深さ方向に沿って進行するだけでなく、ゲートトレンチＴＧの側壁から横方向に向けても進行する。そのため、比較的狭い幅を有するトレンチであるゲートトレンチＴＧの内部には、ポリシリコンが比較的容易に埋め込まれる。一方、ゲートトレンチＴＧの幅に比して広い幅を有する外部トレンチＴＯにおいては、外部トレンチＴＯの側壁からの成長は、側壁の近傍領域をのぞき、ほとんど寄与しない。たとえば、外部トレンチＴＯの側壁から、外部トレンチＴＯの深さ分の距離以上横方向に離れた外部トレンチＴＯの内部の位置では、側壁からのポリシリコンのＣＶＤ成長はほとんど影響しない。従って、外部トレンチＴＯの底面上の、外部トレンチＴＯの側壁からある程度離れた位置の上に成長するポリシリコンの厚みは、活性領域３０において半導体層の表面上に成長するポリシリコンの厚みと同程度である。
【００５１】
上述したように、ゲートトレンチＴＧ内においては、ゲートトレンチＴＧの側壁からのＣＶＤ成長の寄与により、ゲートトレンチＴＧ外に比して、成長が促進される。このため、ゲートトレンチＴＧの底面上のポリシリコン膜の厚みは、ゲートトレンチＴＧ外におけるポリシリコン膜の厚みよりも大きくなる。よって、活性領域３０内におけるポリシリコン膜の表面は、ゲートトレンチＴＧの位置において若干のへこみを有するものの、ある程度の平坦性を有する。言い換えれば、ゲートトレンチＴＧによる凹凸形状が、それを覆うポリシリコン膜によって、おおよそ平坦化される。
【００５２】
次に、上記ポリシリコン膜からゲート電極８およびゲート接続層１４が形成される。具体的には、これらの部分が残存するようにポリシリコン膜がエッチバックされる。上述したようにポリシリコン膜はゲートトレンチＴＧの底面上において大きな厚みを有するので、ゲートトレンチＴＧをマスクで保護することなく、ゲートトレンチＴＧ内にポリシリコンをゲート電極８として残存させることができる。一方で、ゲート接続層１４としてポリシリコン膜を残存させるためには、ゲート接続層１４のパターンに対応するマスクをエッチバック時にあらかじめ形成しておく必要がある。ここで、ゲート接続層１４は、その配線としての機能上、外部トレンチＴＯ外に位置するゲート電極８とつながっている必要がある。このため、ゲート接続層１４に対応するパターンを有するマスクは、平面レイアウトにおいて、外部トレンチＴＯの、活性領域３０側の側壁に達している必要がある。ここで、マスクの端の位置が外部トレンチＴＯの側壁の位置と完全に一致するようにマスクを形成することは、実際のプロセスにおいては、パターンの重ね合わせ誤差のため困難である。このため、ある程度のプロセスマージンを設ける必要がある。具体的には、エッチバック用のマスクは、外部トレンチＴＯの活性領域３０側の側壁から、活性領域３０内に侵入するように形成される。つまり、ゲート電極８とゲート接続層１４との断線を確実に防ぐためには、エッチバック用のマスクは、外部トレンチＴＯの底面上から外部トレンチＴＯの開口端の活性領域３０側の角部までを覆うように形成される。
【００５３】
エッチバック用のマスクが外部トレンチＴＯの側壁の位置から活性領域３０内へ侵入する部分の長さは、好ましくは０．１μｍ以上３μｍ以下である。長さが小さすぎると、上述した理由で、ゲート電極８とゲート接続層１４との断線が生じる可能性が高くなる。３μｍ程度のマージンがあれば、このような問題をほぼ確実に避けることができる。なお、上記長さが不必要に大きいと、活性領域３０のうち有効に利用することができる面積が小さくなってしまう。このため、オン抵抗などの所定の性能を確保するためには、ＭＯＳＦＥＴ１０１のサイズが大きくなってしまう。また、活性領域端３１ｂの幅を広くする必要があり、その場合、活性領域端３１ｂを挟んで隣り合うトレンチ底面電界緩和領域１３の間隔が、ユニットセル３１ａを挟んで隣り合うトレンチ底面電界緩和領域１３の間隔よりも大きくなり得る。この結果、トレンチ底面電界緩和領域１３による電界緩和の効果が、活性領域端３１ｂ近傍で不十分となり得る。
【００５４】
上記理由から、終端領域４０と活性領域３０とを跨る部分を有するエッチバック用のマスクが、パターニングにより形成される。このマスクとしてレジストマスクが用いられてもよく、その場合、容易にパターニングを行うことができる。このように形成されたエッチバック用マスクを用いて、ゲートトレンチＴＧ外において半導体層上のゲート絶縁膜７が露出するまで、ポリシリコン膜のエッチバックが行われる。不必要なポリシリコンを確実に除去するためにはオーバーエッチを行う必要がある。十分なオーバーエッチを行うためには、ゲート絶縁膜７の材料に対するポリシリコンのエッチングレート比が十分に大きくなるようなエッチング条件が選択されればよい。
【００５５】
エッチバックにおいて、ゲートトレンチＴＧの内部に埋められたポリシリコンは、前述したように厚みが大きいことから、ゲート電極８として残存することができる。このとき、エッチバックの影響を受けることで、ゲートトレンチＴＧ内にゲート電極８として残存するポリシリコン膜の表面は、ゲートトレンチＴＧ（図２）の開口端よりも深くに位置する。
【００５６】
次に、エッチバック用のマスクが除去される。そして、終端領域４０および活性領域３０を覆うように層間絶縁膜９が形成される。その後、ソースコンタクトＣＳおよび外部コンタクトＣＯのためのコンタクトホールが、たとえばドライエッチングにより形成される。またゲートコンタクトＣＧのためのコンタクトホールが、たとえばドライエッチングにより形成される。その後、ソースコンタクトＣＳおよび外部コンタクトＣＯを有するソース電極１０が形成される。また、ゲートコンタクトＣＧを有するゲート配線部２０が形成される。そして保護絶縁層２１が形成される。
【００５７】
次に、半導体基板１の裏面にドレイン電極１１が形成される。これによりＭＯＳＦＥＴ１０１が得られる。
【００５８】
（比較例）
比較例のＭＯＳＦＥＴとして、トレンチ底面高濃度領域１８（図３および図４）の領域も含めてトレンチ底面電界緩和領域１３が設けられることでトレンチ底面電界緩和領域１３が省略されたＭＯＳＦＥＴを想定するものとする。
【００５９】
ＭＯＳＦＥＴの高速スイッチング時に、トレンチ底面電界緩和領域１３のｐｎ接合容量を充電するための過渡電流が、トレンチ底面電界緩和領域１３中を通って、ソース電極１０の外部コンタクトＣＯへと流れる。このとき、この過渡電流とトレンチ底面電界緩和領域１３の寄生抵抗との積に相当する電位降下が、トレンチ底面電界緩和領域１３内に生じる。トレンチ底面電界緩和領域１３の電気抵抗が大きいほど、この電位降下は大きくなる。トレンチ底面電界緩和領域１３の不純物濃度を高くすれば電気抵抗を低減することができるものの、その場合、トレンチ底面電界緩和領域１３の本来の機能が低下し得る。特に、高ｄＶ／ｄｔ駆動（たとえば１０Ｖ／ｎｓ以上の高速スイッチング駆動）時には、過渡電流による電位降下が増大し、その結果、過度電流の経路の直上のゲート絶縁膜７の絶縁破壊が生じることがある。またこのような破壊に至らずとも、ＭＯＳＦＥＴのスイッチング損失が大きくなる。
【００６０】
また、ＭＯＳＦＥＴの負荷短絡時には、ドレイン電極１１に高電圧が瞬時に印加される。このため、トレンチ底面電界緩和領域１３からドリフト層３へ逆方向の電圧が印加され、空乏層が伸びる。ここでも上記と同様に、高ｄＶ／ｄｔが印加されることによる空乏層の充電電流がトレンチ底面電界緩和領域１３内を流れる。その結果生じる電位降下により、上記と同様の理由で、ゲート絶縁膜７の信頼性が懸念される。
【００６１】
さらに、ＭＯＳＦＥＴの負荷短絡時には、ドレイン電極１１から流れる短絡電流は、空乏層の伸びが小さい領域に集中する。このとき空乏層伸長の応答速度は、空乏層容量Ｃと充電電流経路の抵抗Ｒとの積Ｃ×Ｒに依存する時定数によって律速される。このため、トレンチ底面電界緩和領域１３のうち、高い抵抗Ｒを有するものからは、空乏層が高速で延びることができない。この結果、空乏層が伸び切る前に、当該トレンチ底面電界緩和領域１３の周辺箇所に短絡電流が局所的に集中する。このため、この箇所は他の箇所よりも短絡破壊に対して弱い箇所となる。このような弱い箇所が存在することで、ＭＯＳＦＥＴの短絡耐量が低下し得る。
【００６２】
（効果）
上記比較例と異なり、本実施の形態によれば、トレンチ底面電界緩和領域１３上のトレンチ底面高濃度領域１８が、ゲート絶縁膜７のみを介してゲート接続層１４と対向する位置から、ソース電極１０の外部コンタクトＣＯに接する位置まで、延びている。これにより、高速スイッチング時または負荷短絡時において、電界緩和領域とドリフト層３とによるｐｎ接合を充電する過渡電流に起因した電位降下が低減される。よって、ゲート接続層１４下方におけるゲート絶縁膜７の破壊を抑制することができる。
【００６３】
また、上記充放電電流は、高い不純物濃度を有することにより低い抵抗を有するトレンチ底面高濃度領域１８を介して流れる。これにより、充放電電流に起因したスイッチング損失を低減することができる。また、負荷短絡時における空乏層伸長の応答速度が速くなるため、ＭＯＳＦＥＴ１０１の短絡耐量を向上させることができる。
【００６４】
トレンチ底面高濃度領域１８上のフィールド絶縁膜９ａにより、トレンチ底面高濃度領域１８とゲート接続層１４との間の絶縁性を、より確実に確保することができる。
【００６５】
フィールド絶縁膜９ａは、本実施の形態においては、活性領域３０と終端領域４０との境界から離れて配置されている。仮に、上記境界から活性領域３０内へフィールド絶縁膜９ａが侵入しているとすると、活性領域３０のうち、トランジスタ素子が設けられることで有効に利用することができる部分の面積（有効面積）が減少してしまう。本実施の形態によれば、有効面積の減少を避けることができる。
【００６６】
ドリフト層３が炭化珪素層であることにより、ドリフト層３のアバランシェ電界強度が高められる。この場合、スイッチング素子の絶縁破壊が、半導体領域ではなくゲート絶縁膜７において特に生じやすい。本実施の形態によれば、このような破壊を効果的に抑制することができる。また半導体層がＳｉＣから作られている場合、より一般的な半導体であるＳｉが用いられる場合に比して、半導体層とゲート絶縁膜との間に電子トラップ形成されやすいことが知られている。このため、炭化珪素半導体装置においては、ゲート絶縁膜の信頼性の懸念がより大きくなる。よって、ゲート絶縁膜に印加される電界を低減することができる本実施の形態により得られる効果も、より大きなものとなる。
【００６７】
なお、炭化珪素層の表面（図２における上面）は、好ましくは、六方晶系における（０００１）面である。この（０００１）面は、厳密な意味での（０００１）面ではなく、１０°以下程度のオフ角を伴うものであることが好ましい。オフ角の方位（オフ方位）は、たとえば［１１−２０］軸方向である。なお、（０００−１）面が用いられてもよく、その場合に、上記と同様のオフ角が設けられてもよい。またこれらの面に代わり、（１−１００）面または（０３−３８）面が用いられてもよい。
【００６８】
ドリフト層３は、ＳｉＣ以外のワイドバンドギャップ半導体から作られていてもよい。ＳｉＣ以外のワイドバンドギャップ半導体としては、たとえば、Ｇａ２Ｏ３、ＧａＮ（窒化ガリウム）、またはダイヤモンドが挙げられる。一般的にワイドバンドギャップ半導体を用いた半導体装置は、高温および高耐電圧での用途が特に期待されている。高温下においては絶縁膜の信頼性が低下しやすく、本実施の形態を適用する効果が大きい。また、高耐電圧化においては、絶縁膜に印加される電圧も大きくなり、本実施の形態を適用する効果が大きい。
【００６９】
またドリフト層３は、ワイドバンドギャップ半導体に代わり、シリコンなどの非ワイドバンドギャップ半導体から作られていてもよい。この場合においても、本実施の形態の、前述した基本的な効果は得られる。
【００７０】
次に、終端電界緩和領域１２の効果について説明する。一般に、終端電界緩和領域は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域またはＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）領域といった、電界緩和効果を有するｐ型の不純物を有する領域である。これらの領域は、ＭＯＳＦＥＴセルが配置された活性領域の外周に形成され、活性領域の最外周で電界が集中して半導体装置が破壊するのを抑制する。プレーナ型の半導体装置の場合、ＪＴＥ領域またはＦＬＲ領域などの終端電界緩和領域が、外部トレンチの形成されていないドリフト層の表面に形成される。一方、ゲートトレンチ型の半導体装置の場合には、トレンチ外においてドリフト層の表面に終端電界緩和領域が形成されると、オフ状態において、活性領域端のゲートトレンチの底部における電界集中が十分に緩和できない。つまり、活性領域端のゲートトレンチの底面に形成されたトレンチ底面電界緩和領域とドリフト層とのｐｎ接合に電界が集中する。この結果、ドリフト層の濃度と厚さとから想定される耐電圧よりも低いドレイン電圧でアバランシェ破壊が生じてしまう恐れがある。これに対し、本実施の形態のように終端電界緩和領域１２が外部トレンチＴＯの底面に形成されている場合には、活性領域３０の最外周に位置するトレンチ底面電界緩和領域１３における局所的な電界集中が緩和されることで、十分なアバランシェ耐圧が確保される。なお、この効果を得る上で、ゲートトレンチＴＧと外部トレンチＴＯとの深さは必ずしも同程度である必要はなく、終端電界緩和領域１２が、トレンチ底面電界緩和領域１３と同程度の深さに形成されていればよい。
【００７１】
（変形例）
図５は、本実施の形態における第１の変形例のＭＯＳＦＥＴ１０１ａ（半導体装置）の構成を概略的に示す部分平面図である。平面視における活性領域３０内のセル構造が、ＭＯＳＦＥＴ１０１（図１）においてはストライプ状であるが、本変形例においては格子状である。なおセル構造の形状は、ストライプ状または格子状に限定されるものではない。たとえば、セル構造が、多角形または波形の形状を有していてもよい。
【００７２】
図６は、本実施の形態における第２の変形例のＭＯＳＦＥＴ１０１ｂ（半導体装置）の構成を概略的に示す部分平面図である。図７は、図６の線ＶＩＩ−ＶＩＩに沿う部分断面図である。ＭＯＳＦＥＴ１０１（図１）においては、活性領域端３１ｂがユニットセル３１ａと類似の構造を有しているが、本変形例においては、両者の相違が大きい。具体的には、本変形例においては、活性領域端３１ｂは、ソースコンタクトＣＳを有していない。このため、活性領域端３１ｂは、ＭＯＳＦＥＴ素子としての機能は有しておらず、主に、ゲート接続層１４に接続される機能を有している。よって本変形例においては、活性領域端３１ｂは、ダミーセルとも言える。ソースコンタクトＣＳが省略されることで、活性領域端３１ｂの幅をユニットセル３１ａの幅よりも小さくすることができる。本変形例によれば、ダミーセルである活性領域端３１ｂの周辺における、隣接するトレンチ底面電界緩和領域１３同士の距離が短くなる。これにより、活性領域端３１ｂにおけるゲート絶縁膜７の、オフ時の信頼性を、より向上させることができる。また、外部トレンチＴＯの、活性領域３０側の開口端の角部が、ウェル領域４によって形成されている。本変形例においては活性領域端３１ｂはダミーセルであることから、上記角部がソース領域５によって形成される必要はない。上記角部が、ソース領域５の抵抗よりも高い抵抗を有するウェル領域４によって形成されることで、この箇所におけるゲート絶縁膜７の信頼性が向上する。
【００７３】
図８は、本実施の形態における第３の変形例のＭＯＳＦＥＴ１０１ｃ（半導体装置）の構成を概略的に示す部分平面図である。図９は、図８の線ＩＸ−ＩＸに沿う部分断面図である。図１０は、図８の線Ｘ−Ｘに沿う部分断面図である。図１１は、図８の線ＸＩ−ＸＩに沿う部分断面図である。図１２は、図８の線ＸＩＩ−ＸＩＩに沿う部分断面図である。ＭＯＳＦＥＴ１０１（図１）においては、活性領域３０内においてトレンチ底面電界緩和領域１３はゲートトレンチＴＧの底面に沿って設けられているが、本変形例においては、活性領域３０内においてトレンチ底面電界緩和領域１３がストライプ状に設けられている。トレンチ底面電界緩和領域１３の有無がストライプ状に繰り返される周期方向はゲートトレンチＴＧの延びる方向（図８における縦方向）に沿っている。このため、図１０および図１１に示されているように、ゲートトレンチＴＧの底面は、トレンチ底面電界緩和領域１３によって覆われた部分と覆われていない部分とを有している。ゲートトレンチＴＧの底面がトレンチ底面電界緩和領域１３によって覆われていない部分を有していても、その近傍に位置するトレンチ底面電界緩和領域１３による電界緩和の効果が十分に得られる限り、差し支えはない。本変形例によれば、平面視において、トレンチ底面電界緩和領域１３がゲートトレンチＴＧの全ての底面に形成されているわけではない。このため、オン時に反転チャネルを介して流れるオン電流が、トレンチ底面電界緩和領域１３とウェル領域４との間の疑似Ｊ−ＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）による電流狭窄の影響を受けにくい。このため、スイッチング損失だけでなく、導通損失の低減が図れる。なお、トレンチ底面電界緩和領域１３は、図８に示されているように、ゲートトレンチＴＧの底面に位置する部分と、外部トレンチＴＯの底面に配置されている部分とを有し、両部分は互いにつながっていることが好ましい。これにより、活性領域３０内のトレンチ底面電界緩和領域１３と、終端領域４０内のトレンチ底面電界緩和領域１３とが、互いに電気的に接続される。
【００７４】
図１３は、本実施の形態における第４の変形例のＭＯＳＦＥＴ１０１ｄ（半導体装置）の構成を概略的に示す部分平面図である。図１４は、図１３の線ＸＩＶ−ＸＩＶに沿う部分断面図である。図１５は、図１３の線ＸＶ−ＸＶに沿う部分断面図である。本変形例においては、トレンチ底面高濃度領域１８が、外部トレンチＴＯの側壁上に設けられたトレンチ側壁高濃度ウェル１８ａを介して、ウェルコンタクト領域１６に接続されている。この構造は、たとえば、トレンチ底面高濃度領域１８を形成するためのイオン注入時に、半導体基板１に対して傾斜した方向に沿ったイオンビーム（図１４および図１５において、右上から左下へと進行するイオンビーム）が用いられることにより、容易に得られる。本変形例によれば、スイッチング時におけるトレンチ底面電界緩和領域１３のｐｎ接合の充放電電流の電流経路がより低抵抗化される。これにより、前述した本実施の形態による効果がより高められる。
【００７５】
上述した各変形例において、特に説明された構成以外の構成は、適宜省略され得る。逆に、上述した任意の構成が適宜追加された場合でも、上記の効果を生じさせることができる。
【００７６】
＜実施の形態２＞
（構成）
図１６は、本実施の形態におけるＭＯＳＦＥＴ１０２（半導体装置）の構成を概略的に示す部分平面図である。図１７は、図１６の線ＸＶＩＩ−ＸＶＩＩに沿う部分断面図である。図１８は、図１６の線ＸＶＩＩＩ−ＸＶＩＩＩに沿う部分断面図である。
【００７７】
ＭＯＳＦＥＴ１０２においては、ソース電極１０は、活性領域３０内において、ゲートトレンチＴＧの底面に接する内部コンタクトＣＩを有している。平面視において内部コンタクトＣＩが配置される箇所において、ゲートトレンチＴＧは、局所的に広い幅を有している。この箇所において、ゲートトレンチＴＧの底面は、トレンチ底面電界緩和領域１３と、その上に設けられたトレンチ底面高濃度領域１８とにより形成されている。よってトレンチ底面高濃度領域１８はゲートトレンチＴＧの底面に配置された部分を有しており、この部分が内部コンタクトＣＩに接している。内部コンタクトＣＩは、半導体層に接する箇所にシリサイド領域１９を有している。内部コンタクトＣＩは、活性領域３０の端部に配置されていてもよく、それよりも内側に配置されていてもよい。
【００７８】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７９】
（効果）
本実施の形態によれば、ゲートトレンチＴＧの底面に接する内部コンタクトＣＩが設けられる。これにより、ゲートトレンチＴＧの底面上のゲート絶縁膜７の下方において、トレンチ底面高濃度領域１８とドリフト層３とによるｐｎ接合の充放電電流に起因した電位降下を抑制することができる。これにより、ゲートトレンチＴＧが設けられた活性領域３０内におけるゲート絶縁膜７の信頼性を高めることができる。また、充放電電流に起因したスイッチング損失を低減することができる。また、負荷短絡時における空乏層伸長の応答速度が速くなるため、ＭＯＳＦＥＴ１０２の短絡耐量を向上させることができる。
【００８０】
活性領域端３１ｂ周辺のトレンチ底面電界緩和領域１３からの充放電電流は、活性領域３０内の内部コンタクトＣＩと、終端領域４０内の外部コンタクトＣＯとに分流され得る。これにより、活性領域端３１ｂ周辺において電位降下が特に抑制され得る。
【００８１】
（変形例）
図１９は、本実施の形態における第１の変形例のＭＯＳＦＥＴ１０２ａ（半導体装置）の構成を概略的に示す部分平面図である。本変形例においては、ＭＯＳＦＥＴ１０２（図１６）と異なり、ゲート電極８が格子状に延びている。言い換えれば、セル構造が格子状に配置されている。
【００８２】
図２０は、本実施の形態における第２の変形例のＭＯＳＦＥＴ１０２ｂ（半導体装置）の構成を概略的に示す部分平面図である。本変形例においては、ＭＯＳＦＥＴ１０１ｂ（図６）と同様に、ダミーセルとしての活性領域端３１ｂが設けられている。
【００８３】
図２１は、本実施の形態における第３の変形例のＭＯＳＦＥＴ１０２ｃ（半導体装置）の構成を概略的に示す部分平面図である。図２２は、図２１の線ＸＸＩＩ−ＸＸＩＩに沿う部分断面図である。図２３は、図２１の線ＸＸＩＩＩ−ＸＸＩＩＩに沿う部分断面図である。本変形例においては、ソースコンタクトＣＳを有しトランジスタ素子として機能することができるユニットセル３１ａと、内部コンタクトＣＩを有するユニットセル３１ａとが、ストライプ状に配置されている。
【００８４】
以上、活性領域３０内におけるセル構造の変形例について説明したが、活性領域３０内におけるセル構造は、これらの構造に限定されるものではない。
【００８５】
＜実施の形態３＞
（構成および効果）
図２４は、本実施の形態におけるＭＯＳＦＥＴ１０３（半導体装置）の構成を概略的に示す部分平面図である。ＭＯＳＦＥＴ１０３において、活性領域３０は、活性領域３０の端に位置する端領域ＲＥと、端領域ＲＥよりも内側に位置する内側領域ＲＩとを有している。内部コンタクトＣＩが内側領域ＲＩにおいて単位面積当たりに占める面積に比して、内部コンタクトＣＩが端領域ＲＥにおいて単位面積当たりに占める面積の方が大きい。なお、これら以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８６】
端領域ＲＥと外部コンタクトＣＯとの間のトレンチ底面電界緩和領域１３により形成されるｐｎ接合の充放電電流は、外部コンタクトＣＯと、内部コンタクトＣＩとに分流されることによって低減される。しかしながら、端領域ＲＥと外部コンタクトＣＯとの間には、トレンチ底面電界緩和領域１３が、図示されているように、広い範囲にわたって設けられている。このように広い範囲から、端領域ＲＥ内の内部コンタクトＣＩの各々に向かって電流が流れる。このため、たとえばＭＯＳＦＥＴ１０２（図１６：実施の形態２）に示すような構造においては、内部コンタクトＣＩの各々に向かって、大きな電流が流れやすい。このように大きな電流が流れる経路において、前述した、ゲート絶縁膜７の信頼性低下、スイッチング損失の増大、または短絡耐量の低下が生じやすい。
【００８７】
これに対して本実施の形態によれば、内部コンタクトＣＩが内側領域ＲＩにおいて単位面積当たりに占める面積に比して、内部コンタクトＣＩが端領域ＲＥにおいて単位面積当たりに占める面積の方が大きい。これにより、端領域ＲＥ内の内部コンタクトＣＩの各々に向かって流れる電流の大きさを抑えることができる。よって、ゲート絶縁膜７の信頼性低下、スイッチング損失の増大、または短絡耐量の低下を、より抑制することができる。
【００８８】
（変形例）
図２５は、本実施の形態における第１の変形例のＭＯＳＦＥＴ１０３ａ（半導体装置）の構成を概略的に示す部分平面図である。本変形例においては、ＭＯＳＦＥＴ１０３（図２４）と異なり、ゲート電極８が格子状に延びている。言い換えれば、セル構造が格子状に配置されている。
【００８９】
図２６は、本実施の形態における第２の変形例のＭＯＳＦＥＴ１０３ｂ（半導体装置）の構成を概略的に示す部分平面図である。本変形例においては、ＭＯＳＦＥＴ１０１ｂ（図６）に関連して説明されたダミーセルが、端領域ＲＥに部分的に配置されている。
【００９０】
図２７は、本実施の形態における第３の変形例のＭＯＳＦＥＴ１０３ｃ（半導体装置）の構成を概略的に示す部分平面図である。図２８は、図２７の線ＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿う部分断面図である。本変形例においては、活性領域３０内に、ソースコンタクトＣＳを有しトランジスタ素子として機能することができるユニットセルと、内部コンタクトＣＩを有するユニットセルとが、ストライプ状に配置されている。ストライプ状の配置は、端領域ＲＥに、内部コンタクトＣＩを有するユニットセルが配置されるように定められている。
【００９１】
図２９は、本実施の形態における第４の変形例のＭＯＳＦＥＴ１０３ｄ（半導体装置）の構成を概略的に示す部分平面図である。本変形例においては、活性領域３０内に、ソースコンタクトＣＳを有しトランジスタ素子として機能することができるユニットセルと、内部コンタクトＣＩを有するユニットセルとが、ストライプ状に配置されている。ストライプ状に繰り返し配置されるユニットセルのうち最も端に配置されるものは、内部コンタクトＣＩを有するユニットセルとされている。それよりも内側においては、ソースコンタクトＣＳを有するユニットセルが繰り返し配置されている。
【００９２】
以上、活性領域３０内におけるセル構造の変形例について説明したが、活性領域３０内におけるセル構造は、これらの構造に限定されるものではない。
【００９３】
＜実施の形態４＞
（構成および効果）
図３０は、本実施の形態におけるＭＯＳＦＥＴ１０４（半導体装置）の構成を概略的に示す部分平面図である。図３１は、図３０の線ＸＸＸＩ−ＸＸＸＩに沿う部分断面図である。ＭＯＳＦＥＴ１０４において、トレンチ底面高濃度領域１８は外部コンタクトＣＯから内部コンタクトＣＩまで延びている。なお、これ以外の構成については、上述した実施の形態２または３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００９４】
活性領域端３１ｂと外部コンタクトＣＯとの間のトレンチ底面電界緩和領域１３により形成されるｐｎ接合の充放電電流は、外部コンタクトＣＯと、内部コンタクトＣＩとに分流されることによって低減される。しかしながら、活性領域端３１ｂと外部コンタクトＣＯとの間には、トレンチ底面電界緩和領域１３が、図示されているように、広い範囲にわたって設けられている。このように広い範囲から、活性領域端３１ｂ内の内部コンタクトＣＩの各々に向かって電流が流れる。このため、たとえばＭＯＳＦＥＴ１０２（図１６：実施の形態２）に示すような構造においては、内部コンタクトＣＩの各々に向かって、大きな電流が流れやすい。このように大きな電流が流れる経路において、前述した、ゲート絶縁膜７の信頼性低下、スイッチング損失の増大、または短絡耐量の低下が生じやすい。
【００９５】
これに対して本実施の形態によれば、トレンチ底面高濃度領域１８は外部コンタクトＣＯから内部コンタクトＣＩまで延びている。言い換えれば、トレンチ底面高濃度領域１８は、上述した大きな充放電電流が流れる経路に沿って延びている。これにより、大きな充放電電流が流れる電流経路の抵抗が低減される。よって、ゲート絶縁膜７の信頼性低下、スイッチング損失の増大、または短絡耐量の低下を、より抑制することができる。
【００９６】
（変形例）
図３２は、本実施の形態における第１の変形例のＭＯＳＦＥＴ１０４ａ（半導体装置）の構成を概略的に示す部分平面図である。図３３は、図３２の線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに沿う部分断面図である。本変形例においては、活性領域３０内に、ソースコンタクトＣＳを有しトランジスタ素子として機能することができるユニットセルと、内部コンタクトＣＩを有するユニットセルとが、ストライプ状に配置されている。ストライプ状の配置は、活性領域３０の端に、内部コンタクトＣＩを有するユニットセルが配置されるように定められている。なお、活性領域３０内におけるセル構造は、本実施の形態およびその変形例のものに限定されるものではない。
【００９７】
＜実施の形態５＞
（構成）
図３４は、本実施の形態におけるＭＯＳＦＥＴ１０５（半導体装置）の構成を概略的に示す部分平面図である。図３５は、図３４の線ＸＸＸＶ−ＸＸＸＶに沿う部分断面図である。図３６は、図３４の線ＸＸＸＶＩ−ＸＸＸＶＩに沿う部分断面図である。
【００９８】
ＭＯＳＦＥＴ１０５においては、フィールド絶縁膜９ａは外部トレンチＴＯの開口端に達している。図３５に示されているように、ゲート接続層１４は、外部トレンチＴＯ内から外部トレンチＴＯ外へ活性領域３０に向かって（図中、右から左へ向かって）、外部トレンチＴＯの開口端（図３５における活性領域端３１ｂの右上角部）上に、フィールド絶縁膜９ａとその上のゲート絶縁膜７とを介して乗り上げている。よって、ＭＯＳＦＥＴ１０１（図３：実施の形態１）とは異なり、ゲート接続層１４と外部トレンチＴＯの開口端とがゲート絶縁膜７のみを介して対向する構造が設けられていない。ゲート接続層１４と外部トレンチＴＯの開口端との間には、ゲート絶縁膜７に加えてフィールド絶縁膜９ａが必ず設けられている。好ましくは、外部トレンチＴＯの開口端にはウェル領域４が配置されている。
【００９９】
さらに、フィールド絶縁膜９ａは、ゲート接続層１４とトレンチ底面高濃度領域１８との間を完全に絶縁している。よって、ＭＯＳＦＥＴ１０１（図３）とは異なり、ゲート接続層１４とトレンチ底面高濃度領域１８とがゲート絶縁膜７のみを介して対向する構造が設けられていない。ゲート接続層１４とトレンチ底面高濃度領域１８との間には、ゲート絶縁膜７に加えてフィールド絶縁膜９ａが必ず設けられている。
【０１００】
なお、上記以外の構成については、上述した実施の形態１〜４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１０１】
（効果）
本実施の形態によれば、図３５に示されているように、ゲート接続層１４と外部トレンチＴＯの開口端との間には、ゲート絶縁膜７に加えてフィールド絶縁膜９ａが必ず設けられている。これにより、外部トレンチＴＯの開口端上において、ゲート絶縁膜７の信頼性を向上させることができる。
【０１０２】
ゲート接続層１４は、スイッチング時におけるトレンチ底面電界緩和領域１３のｐｎ接合の充放電電流の主な経路であるトレンチ底面高濃度領域１８から、ゲート絶縁膜７によってだけでなくフィールド絶縁膜９ａによっても絶縁されている。これにより、この充放電電流による電位降下に起因したトレンチ底面高濃度領域１８とゲート接続層１４との間での絶縁破壊が防止される。
【０１０３】
（変形例）
図３７は、本実施の形態における第１の変形例のＭＯＳＦＥＴ１０５ａ（半導体装置）の構成を概略的に示す部分平面図である。図３８は、図３７の線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩに沿う部分断面図である。なお、図３７における線ＸＸＸＩＩＩ−ＸＸＸＶＩＩＩに沿った断面図は、図３３（実施の形態４の第１の変形例）と同様である。本変形例においても、図３８に示されているように、ゲート接続層１４と外部トレンチＴＯの開口端との間には、ゲート絶縁膜７に加えてフィールド絶縁膜９ａが必ず設けられている。一方で、本変形例においては、図３３に示されているように、ゲート接続層１４は、トレンチ底面高濃度領域１８からゲート絶縁膜７のみによって絶縁されている部分を有している。
【０１０４】
図３９は、本実施の形態における第２の変形例のＭＯＳＦＥＴ１０５ｂ（半導体装置）の構成を概略的に示す部分平面図である。図４０は、図３９の線ＸＬ−ＸＬに沿う部分断面図である。前述の第１の変形例と異なり、本変形例においては、フィールド絶縁膜９ａは、ゲート接続層１４とトレンチ底面高濃度領域１８との間を完全に絶縁している。
【０１０５】
＜実施の形態６＞
上記実施の形態１〜５においては半導体装置としてＭＯＳＦＥＴについて説明したが、半導体装置はＭＯＳＦＥＴに限られるものではない。本実施の形態においては、半導体装置がＩＧＢＴである場合について説明する。
【０１０６】
図４１は、本実施の形態におけるＩＧＢＴ１０６（半導体装置）の構成を概略的に示す部分断面図である。ＩＧＢＴ１０６は、ＭＯＳＦＥＴ１０１（図２）の半導体基板１に代わり、半導体基板１Ａ（第２の不純物領域）を有している。半導体基板１はｎ型を有しているが、半導体基板１Ａはｐ型を有している。これにより半導体基板１ＡはＩＧＢＴ１０６においてコレクタ領域としての機能を有する。またＩＧＢＴ１０６は、ＭＯＳＦＥＴ１０１（図２）のソース領域５とソース電極１０とドレイン電極１１とのそれぞれと同様の構成として、エミッタ領域５Ａ（第１の不純物領域）とエミッタ電極１０Ａ（第１の主電極）とコレクタ電極１１Ａ（第２の主電極）とを有している。言い換えれば、ＭＯＳＦＥＴ１０１（図２）の製造工程において、ｎ型の半導体基板１の代わりにｐ型の半導体基板１Ａを用いることで、ＩＧＢＴ１０６を得ることができる。ＩＧＢＴ１０６において、半導体基板１Ａは、ドリフト層３およびコレクタ電極１１Ａに電気的に接続されている。よってコレクタ電極１１Ａは、半導体基板１Ａを介してドリフト層３に電気的に接続されている。また半導体基板１Ａは、ウェル領域４からドリフト層３によって隔てられている。エミッタ電極１０Ａは、ソースコンタクトＣＳと同様の構成としてエミッタコンタクトＣＥ（主コンタクト）を有している。
【０１０７】
本実施の形態によれば、ＩＧＢＴにおいて、上述した実施の形態１〜５とほぼ同じ効果が得られる。なお、上記以外の構成については、上述した実施の形態１〜５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【０１０８】
なお、ＩＧＢＴは、上述した方法以外によっても得ることができる。たとえば、以下の方法によってもＩＧＢＴが得られる。
【０１０９】
図２を参照して、まず、半導体基板１の上面上に、図示されている構造が設けられる。次に、半導体基板１が除去される。次に、半導体基板１が除去されることによって露出されたドリフト層３の下面上にｐ型のコレクタ領域（第２の不純物領域）が形成される。コレクタ領域の形成は、たとえば、ドリフト層３の下面へのイオン注入によって行い得る。次に、コレクタ領域上にコレクタ電極１１Ａが形成される。
【０１１０】
＜実施の形態７＞
図４２は、本実施の形態におけるＭＯＳＦＥＴ１０１ｅ（半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０１ｅは、トレンチ底面高濃度領域１８（図３：実施の形態１）に代わり、トレンチ底面高濃度領域１８Ｖを有している。トレンチ底面高濃度領域１８Ｖは、ソース電極１０の外部コンタクトＣＯに接する第１の部分１８ｉと、第１の部分１８ｉのｐ型不純物濃度に比して低いｐ型不純物濃度を有する第２の部分１８ｊとを含む。第２の部分１８ｊはゲート絶縁膜７のみを介してゲート接続層１４に接している。第１の部分１８ｉはゲート絶縁膜７に接していない。言い換えれば、第１の部分１８ｉはゲート絶縁膜７から離れている。ゲート絶縁膜７には、第１の部分１８ｉではなく第２の部分１８ｊが接している。第２の部分１８ｊは、終端領域４０内に配置されており、外部トレンチＴＯを部分的に構成している。
【０１１１】
なお、第１の部分１８ｉおよび第２の部分１８ｊは、トレンチ底面高濃度領域１８（図３）と同様に形成され得る。具体的には、第１の部分１８ｉおよび第２の部分１８ｊは、同一の工程でも別々の工程でも形成され得る。第１の部分１８ｉ、第２の部分１８ｊおよび終端電界緩和領域１２がすべて同一の工程で形成されてもよい。
【０１１２】
ＭＯＳＦＥＴ１０１（図３：実施の形態１）において、外部コンタクトＣＯの十分に低抵抗なｐ型オーミック性を確保するためには、トレンチ底面高濃度領域１８の不純物濃度を十分に高くする必要がある。このように不純物濃度を高くすると、活性化アニール後に半導体表面の荒れが大きくなりやすい。トレンチ底面高濃度領域１８のうちゲート絶縁膜７のみを介してゲート接続層１４と接する部分に上記のような大きな表面荒れが生じると、当該部分上でのゲート絶縁膜７の長期信頼性に、好ましくない影響が生じ得る。
【０１１３】
これに対して本実施の形態によれば、トレンチ底面高濃度領域１８Ｖは第１の部分１８ｉおよび第２の部分１８ｊを有している。相対的に高い不純物濃度を有する第１の部分１８ｉが外部コンタクトＣＯに接していることによって、外部コンタクトＣＯの十分に低抵抗なｐ型オーミック性を確保することができる。さらに、相対的に高い不純物濃度を有する第１の部分１８ｉではなく、相対的に低い不純物濃度を有する第２の部分１８ｊが、ゲート絶縁膜７のみを介してゲート接続層１４と接していることによって、トレンチ底面高濃度領域１８Ｖのうち大きな表面荒れを有する部分がゲート絶縁膜７のみを介してゲート接続層１４と接することが避けられる。これにより、上述したゲート絶縁膜７の長期信頼性の低下を避けることができる。
【０１１４】
上記の各実施の形態においてはＭＯＳ構造を有する半導体装置について詳しく説明したが、ＭＯＳ構造以外のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が用いられてもよい。言い換えれば、ゲート絶縁膜として、酸化膜以外の絶縁膜が用いられてもよい。また第１導電型がｎ型でありかつ第２導電型がｐ型である場合について詳しく説明したが、これらの導電型が入れ替えられてもよい。
【０１１５】
上記の各実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについて記載している場合があるが、これらはすべての局面において例示であって、各実施の形態が記載されたものに限られることはない。よって、例示されていない無数の変形例が、各実施の形態の範囲内において想定される。たとえば、任意の構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合、および１つの構成要素がある構造物の一部に対応する場合を含む。また、本明細書における説明は、本発明のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【符号の説明】
【０１１６】
ＣＥ  エミッタコンタクト（主コンタクト）、ＣＧ  ゲートコンタクト、ＣＩ  内部コンタクト、ＣＯ  外部コンタクト、ＣＳ  ソースコンタクト（主コンタクト）、ＲＥ  端領域、ＴＧ  ゲートトレンチ、ＲＩ  内側領域、ＴＯ  外部トレンチ、１  半導体基板、１Ａ  半導体基板（第２の不純物領域）、３  ドリフト層、４  ウェル領域、５  ソース領域（第１の不純物領域）、５Ａ  エミッタ領域（第１の不純物領域）、７  ゲート絶縁膜、８  ゲート電極、９  層間絶縁膜、９ａ  フィールド絶縁膜、１０  ソース電極（第１の主電極）、１０Ａ  エミッタ電極（第１の主電極）、１１  ドレイン電極（第２の主電極）、１１Ａ  コレクタ電極（第２の主電極）、１２  終端電界緩和領域、１３  トレンチ底面電界緩和領域、１４  ゲート接続層、１６  ウェルコンタクト領域、１８，１８Ｖ  トレンチ底面高濃度領域、１８ａ  トレンチ側壁高濃度ウェル、１８ｉ  第１の部分、１８ｊ  第２の部分、１９  シリサイド領域、２０  ゲート配線部、２１  保護絶縁層、３０  活性領域、３１ａ  ユニットセル、３１ｂ  活性領域端、４０  終端領域、１０１〜１０５，１０１ａ〜１０１ｅ，１０２ａ〜１０２ｃ，１０３ａ〜１０３ｄ，１０４ａ，１０５ａ，１０５ｂ  ＭＯＳＦＥＴ（半導体装置）、１０６  ＩＧＢＴ（半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【国際調査報告】
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