(57)【要約】  コンプリメンタリＳＥＰＰ回路を安定して動作可能な技術を提供することを目的とする。コンプリメンタリＳＥＰＰ回路をなすＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２と、第１抵抗及び第２抵抗と、一端が半導体スイッチング素子３のゲートと接続され、他端がＮＰＮトランジスタＱ１のベースと接続された第１負荷素子と、一端が半導体スイッチング素子３のゲートと接続され、他端がＰＮＰトランジスタＱ２のベースと接続された第２負荷素子とを備える。
2017119090.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、半導体スイッチング素子のゲートとの間に接続されたバッファ回路であって、
コンプリメンタリＳｉｎｇｌｅ  Ｅｎｄｅｄ  Ｐｕｓｈ  Ｐｕｌｌ回路をなすＮＰＮトランジスタ及びＰＮＰトランジスタと、
前記ゲートと、前記ＮＰＮトランジスタのエミッタとの間に接続された第１抵抗と、
前記ゲートと、前記ＰＮＰトランジスタのエミッタとの間に接続された第２抵抗と、
一端が前記ゲートと接続され、他端が前記ＮＰＮトランジスタのベースと接続された第１負荷素子と、
一端が前記ゲートと接続され、他端が前記ＰＮＰトランジスタのベースと接続された第２負荷素子と、
前記入力端子と、前記ＮＰＮトランジスタの前記ベースとの間に接続された第３抵抗と、
前記入力端子と、前記ＰＮＰトランジスタの前記ベースとの間に接続された第４抵抗と
を備える、バッファ回路。
【請求項２】
請求項１に記載のバッファ回路であって、
前記入力端子と前記ゲートとの間に接続された第５抵抗をさらに備える、バッファ回路。
【請求項３】
請求項１に記載のバッファ回路であって、
前記第１負荷素子及び前記第２負荷素子のそれぞれは、ダイオードを含む、バッファ回路。
【請求項４】
請求項１に記載のバッファ回路であって、
前記第１負荷素子及び前記第２負荷素子のそれぞれは、抵抗を含む、バッファ回路。
【請求項５】
請求項４に記載のバッファ回路であって、
前記第１負荷素子である抵抗の前記一端は、前記ゲートの代わりに、前記ＮＰＮトランジスタの前記エミッタと前記第１抵抗とを接続する第１接続点に接続され、
前記第２負荷素子である抵抗の前記一端は、前記ゲートの代わりに、前記ＰＮＰトランジスタの前記エミッタと前記第２抵抗とを接続する第２接続点に接続された、バッファ回路。
【請求項６】
請求項１に記載のバッファ回路であって、
前記第１負荷素子及び前記第２負荷素子のそれぞれは、キャパシタを含む、バッファ回路。
【請求項７】
請求項６に記載のバッファ回路であって、
前記第１負荷素子であるキャパシタの前記一端は、前記ゲートの代わりに、前記ＮＰＮトランジスタの前記エミッタと前記第１抵抗とを接続する第１接続点に接続され、
前記第２負荷素子であるキャパシタの前記一端は、前記ゲートの代わりに、前記ＰＮＰトランジスタの前記エミッタと前記第２抵抗とを接続する第２接続点に接続された、バッファ回路。
【請求項８】
請求項１から請求項７のうちのいずれか１項に記載のバッファ回路と、
前記入力端子と、
前記半導体スイッチング素子と
を備える、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記半導体スイッチング素子はワイドバンドギャップ半導体からなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子のターンオン及びターンオフの際のスイッチング速度を制御するためのバッファ回路、及び、それを備える半導体装置に関する。
【背景技術】
【０００２】
半導体スイッチング素子のターンオン時には、例えば、リカバリー電流による放射ノイズ及びターンオン損失が問題となり、逆にターンオフ時には、例えば、サージ電圧による過電圧及びターンオフ損失が問題となる。このように、半導体スイッチング素子のスイッチング駆動においては、ターンオンとターンオフとで挙動が異なるため、それぞれのスイッチング速度（以下「ＳＷ速度」と記す）が異なることが求められる。【０００３】
ターンオン及びターンオフのＳＷ速度を個別に制御するために、コンプリメンタリＳｉｎｇｌｅ  Ｅｎｄｅｄ  Ｐｕｓｈ  Ｐｕｌｌ（以下「コンプリメンタリＳＥＰＰ」と略記する）回路を備えるバッファ回路が提案されている（例えば特許文献１）。なお、特許文献１の技術によれば、コンプリメンタリＳＥＰＰ回路をなすＮＰＮトランジスタ及びＰＮＰトランジスタの逆電圧を抑制することでき、その結果、コンプリメンタリＳＥＰＰ回路を安定して動作することが可能となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１３０５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、コンプリメンタリＳＥＰＰ回路を安定して動作することに関して改善の余地があった。【０００６】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、コンプリメンタリＳＥＰＰ回路を安定して動作可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るバッファ回路は、入力端子と、半導体スイッチング素子のゲートとの間に接続されたバッファ回路であって、コンプリメンタリＳｉｎｇｌｅ  Ｅｎｄｅｄ  Ｐｕｓｈ  Ｐｕｌｌ回路をなすＮＰＮトランジスタ及びＰＮＰトランジスタと、前記ゲートと、前記ＮＰＮトランジスタのエミッタとの間に接続された第１抵抗と、前記ゲートと、前記ＰＮＰトランジスタのエミッタとの間に接続された第２抵抗と、一端が前記ゲートと接続され、他端が前記ＮＰＮトランジスタのベースと接続された第１負荷素子と、一端が前記ゲートと接続され、他端が前記ＰＮＰトランジスタのベースと接続された第２負荷素子と、前記入力端子と、前記ＮＰＮトランジスタの前記ベースとの間に接続された第３抵抗と、前記入力端子と、前記ＰＮＰトランジスタの前記ベースとの間に接続された第４抵抗とを備える。
【発明の効果】
【０００８】
本発明によれば、ＮＰＮトランジスタ及びＰＮＰトランジスタのそれぞれのベース−エミッタ間に印加される逆電圧を抑制することができるので、コンプリメンタリＳＥＰＰ回路の動作の安定化が可能になる。【０００９】
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１０】
【図１】第１関連半導体装置の構成を示す回路図である。
【図２】第１関連半導体装置のシミュレーション結果を示す図である。
【図３】第１関連半導体装置のシミュレーション結果を示す図である。
【図４】第２関連半導体装置の構成を示す回路図である。
【図５】第２関連半導体装置のシミュレーション結果を示す図である。
【図６】第２関連半導体装置のシミュレーション結果を示す図である。
【図７】実施の形態１に係る半導体装置の構成を示す回路図である。
【図８】実施の形態１に係る半導体装置のシミュレーション結果を示す図である。
【図９】実施の形態１に係る半導体装置のシミュレーション結果を示す図である。
【図１０】実施の形態２に係る半導体装置の構成を示す回路図である。
【図１１】実施の形態２に係る半導体装置のシミュレーション結果を示す図である。
【図１２】実施の形態２に係る半導体装置のシミュレーション結果を示す図である。
【図１３】実施の形態３に係る半導体装置の構成を示す回路図である。
【図１４】変形例に係る半導体装置の構成を示す回路図である。
【図１５】変形例に係る半導体装置のシミュレーション結果を示す図である。
【図１６】変形例に係る半導体装置のシミュレーション結果を示す図である。
【図１７】実施の形態４に係る半導体装置の構成を示す回路図である。
【図１８】変形例に係る半導体装置の構成を示す回路図である。
【図１９】変形例に係る半導体装置のシミュレーション結果を示す図である。
【図２０】変形例に係る半導体装置のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１１】
まず、本発明の実施の形態に係る半導体装置について説明する前に、これと関連する第１及び第２半導体装置（以下、「第１及び第２関連半導体装置」と記す）について説明する。
【００１２】
＜第１関連半導体装置＞
図１は第１関連半導体装置の構成を示す回路図である。第１関連半導体装置は、入力端子１と、半導体スイッチング素子３と、バッファ回路１０とを備えている。
【００１３】
入力端子１は、半導体装置を制御する制御回路（図示せず）の出力部と接続されており、入力端子１には、入力端子電圧ＶＩＮが入力される。
【００１４】
入力端子電圧ＶＩＮに対応する電圧が、バッファ回路１０を介して半導体スイッチング素子３に入力されることにより、半導体スイッチング素子３は、ターンオン及びターンオフを選択的に行う。半導体スイッチング素子３には、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が適用される。
【００１５】
また、半導体スイッチング素子３の材質には、例えば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体が適用される。これにより、第１関連半導体装置は、高温下においても安定して動作することや、ＳＷ速度を高速化することが可能となっている。
【００１６】
バッファ回路１０は、ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２と、ゲート抵抗Ｒ１，Ｒ２とを備えており、入力端子１と半導体スイッチング素子３のゲートとの間に接続されている。なお、以下の説明では、ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２を区別しない場合には、「バイポーラトランジスタ」と記すこともある。
【００１７】
ドライブ側（高圧側）に配設されたＮＰＮトランジスタＱ１、及び、シンク側（低圧側）に配設されたＰＮＰトランジスタＱ２は、コンプリメンタリＳＥＰＰ回路を構成している。図１の例では、ＮＰＮトランジスタＱ１のベースは入力端子１と接続され、コレクタは電圧Ｖｃｃの電源と接続され、エミッタはゲート抵抗Ｒ１と接続されている。一方、ＰＮＰトランジスタＱ２のベースは入力端子１と接続され、コレクタは接地され、エミッタはゲート抵抗Ｒ２と接続されている。そして、ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２のエミッタが互いに接続されることによって、出力は単一となっている。
【００１８】
以上のように構成されたコンプリメンタリＳＥＰＰ回路によれば、バイポーラトランジスタの構成により、入力容量が小さく駆動信号の遅延を少なくでき、エミッタフォロアにより、出力インピーダンスを低くでき、貫通電流の抑制により、幅広い電源電圧に対して容易に使用できる、などの利点が得られる。
【００１９】
ゲート抵抗Ｒ１は、ＮＰＮトランジスタＱ１のエミッタと、半導体スイッチング素子３のゲートとの間に接続され、ゲート抵抗Ｒ２は、ＰＮＰトランジスタＱ２のエミッタと、半導体スイッチング素子３のゲートとの間に接続されている。なお、ゲート抵抗Ｒ１の抵抗値は、ゲート抵抗Ｒ２の抵抗値と異なっている。
【００２０】
以上のように構成されたバッファ回路１０によれば、ゲート抵抗Ｒ１，Ｒ２によって、充放電電流を制御することができる。この結果、ターンオン及びターンオフのＳＷ速度を個別に制御すること、ひいては、それらのＳＷ速度が互いに異なるようにすることが可能となっている。
【００２１】
次に、第１関連半導体装置の問題点について説明する。図２及び図３は、第１関連半導体装置の入力端子１に、入力端子電圧ＶＩＮとして０〜１５Ｖのパルス電圧を印加した時のシミュレーション結果を示す図である。
【００２２】
図２には、入力端子電圧ＶＩＮの時間変化とともに、半導体スイッチング素子３のゲート電圧ＶＧＥの時間変化が示されている。図２から分かるように、ゲート電圧ＶＧＥの立上り及び立下りは、入力端子電圧ＶＩＮの立上り及び立下りよりも遅れる。このため、これら電圧の差に対応する逆電圧が、バイポーラトランジスタに印加されることになる。
【００２３】
図３には、ＮＰＮトランジスタＱ１のエミッタからベースへの向きに印加される逆電圧ＶＢＥ＿Ｄの時間変化が示されている。また、ＰＮＰトランジスタＱ２のエミッタからベースへの向きに印加される電圧ＶＢＥ＿Ｓの時間変化が示されている。なお、ＰＮＰトランジスタの「通常オン動作」では、エミッタからベースの向きに「負」の電圧が印加される。図３のＶＢＥ＿Ｓの値は「正」であることから、電圧ＶＢＥ＿Ｓは逆電圧に相当する。
【００２４】
図３から分かるように、逆電圧ＶＢＥ＿Ｄ，ＶＢＥ＿Ｓの大きさは、１０Ｖを超えている。一方、一般的に使用されるバイポーラトランジスタにおける、ベース−エミッタ間の逆電圧の大きさの最大定格は、１０Ｖ以下である。このため、第１関連半導体装置では、半導体スイッチング素子３のターンオン及びターンオフの際に、バイポーラトランジスタの最大定格を超える程度の逆電圧が生じてしまうという問題がある。
【００２５】
＜第２関連半導体装置＞
図４は、第２関連半導体装置の構成を示す回路図である。以下、第２関連半導体装置の構成要素のうち、第１関連半導体装置と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００２６】
第２関連半導体装置のバッファ回路１０は、第１関連半導体装置のバッファ回路１０の構成要素に加えて、ダイオードＤ１，Ｄ２を備えている。ダイオードＤ１は、入力端子１とＮＰＮトランジスタＱ１のベースとの間に接続され、ダイオードＤ２は、入力端子１とＰＮＰトランジスタＱ２のベースとの間に接続されている。このような構成によれば、第１関連半導体装置で生じていた逆電圧の一部が、ダイオードＤ１，Ｄ２に分配されるので、バイポーラトランジスタの逆電圧を低減することができる。
【００２７】
図５及び図６は、図２及び図３に対応する図であり、具体的には、第２関連半導体装置の入力端子１に、入力端子電圧ＶＩＮとして０〜１５Ｖのパルス電圧を印加した時のシミュレーション結果を示す図である。
【００２８】
図６から分かるように、逆電圧ＶＢＥ＿Ｄ，ＶＢＥ＿Ｓの大きさは１０Ｖ以下となっている。つまり、第２関連半導体装置によれば、第１関連半導体装置よりも逆電圧を低くすることができる。
【００２９】
しかしながら、図５に示されるように、付加したダイオードＤ１，Ｄ２の順方向電圧の分だけ、入力端子電圧ＶＩＮのグラフの平坦部分と、ゲート電圧ＶＧＥのグラフの平坦部分との間の差が、図２の同様の差よりも少し大きくなっている。このため、この差、ひいてはバイポーラトランジスタの逆電圧をさらに低減する余地があった。また、入力端子１と各バイポーラトランジスタのベースとの間にダイオードＤ１，Ｄ２が接続されているので、入力信号に対して各バイポーラトランジスタの応答が遅れるという問題があった（ただし、このことは図５及び図６のシミュレーション結果には現れていない）。これに対して、以下で説明する、本発明の実施の形態１〜４に係る半導体装置によれば、このような問題を解決することが可能となっている。
【００３０】
＜実施の形態１＞
図７は、本実施の形態１に係る半導体装置の構成を示す回路図である。以下、本実施の形態１の構成要素のうち、第１及び第２関連半導体装置と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００３１】
図７の半導体装置のバッファ回路１０は、ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２と、ゲート抵抗Ｒ１，Ｒ２と、電流制限抵抗Ｒ３，Ｒ４と、ダイオードＤ１，Ｄ２とを備える。
【００３２】
ドライブ側（高圧側）のＮＰＮトランジスタＱ１、及び、シンク側（低圧側）のＰＮＰトランジスタＱ２は、上述と同様に、コンプリメンタリＳＥＰＰ回路を構成している。
【００３３】
第１抵抗であるゲート抵抗Ｒ１は、半導体スイッチング素子３のゲートと、ＮＰＮトランジスタＱ１のエミッタとの間に接続されている。第２抵抗であるゲート抵抗Ｒ２は、半導体スイッチング素子３のゲートと、ＰＮＰトランジスタＱ２のエミッタとの間に接続されている。半導体スイッチング素子３において素早いスイッチング動作を行うことができるように、ゲート抵抗Ｒ１，Ｒ２には、例えば、比較的低インピーダンスの抵抗が用いられる。
【００３４】
第１負荷素子であるダイオードＤ１は、一端が半導体スイッチング素子３のゲートと接続され、他端がＮＰＮトランジスタＱ１のベースと接続されている。図７の例では、ダイオードＤ１のアノードが、半導体スイッチング素子３のゲートと接続され、ダイオードＤ１のカソードが、ＮＰＮトランジスタＱ１のベースと接続されている。
【００３５】
これにより、ＮＰＮトランジスタＱ１のベース−エミッタ間に印加される逆電圧と、逆電圧発生の際にゲート抵抗Ｒ１に印加される電圧とを合計した電圧は、ダイオードＤ１の順方向電圧ＶＦにクランプされる。この結果、第１負荷素子であるダイオードＤ１は、ＮＰＮトランジスタＱ１のベース及びエミッタの間の逆電圧を低減することが可能となっている。
【００３６】
第２負荷素子であるダイオードＤ２は、一端が半導体スイッチング素子３のゲートと接続され、他端がＰＮＰトランジスタＱ２のベースと接続されている。図７の例では、ダイオードＤ２のカソードが、半導体スイッチング素子３のゲートと接続され、ダイオードＤ２のアノードが、ＰＮＰトランジスタＱ２のベースと接続されている。
【００３７】
これにより、ＰＮＰトランジスタＱ２のベース−エミッタ間に印加される逆電圧と、逆電圧発生の際にゲート抵抗Ｒ２に印加される電圧とを合計した電圧は、ダイオードＤ２の順方向電圧ＶＦにクランプされる。この結果、第２負荷素子であるダイオードＤ２は、ＰＮＰトランジスタＱ２のベース及びエミッタの間の逆電圧を低減することが可能となっている。
【００３８】
第３抵抗である電流制限抵抗Ｒ３は、入力端子１と、ＮＰＮトランジスタＱ１のベースとの間に接続されている。同様に、第４抵抗である電流制限抵抗Ｒ４は、入力端子１と、ＰＮＰトランジスタＱ２のベースとの間に接続されている。これら電流制限抵抗Ｒ３，Ｒ４は、半導体スイッチング素子３のターンオフ及びターンオンの際に、ダイオードＤ１，Ｄ２に流れる電流を制限する。なお、電流制限抵抗Ｒ３は、ゲート抵抗Ｒ１の抵抗値を数倍〜ＮＰＮトランジスタＱ１の電流増幅率ｈＦＥ倍した抵抗値を持ち、電流制限抵抗Ｒ４は、ゲート抵抗Ｒ２の抵抗値を数倍〜ＰＮＰトランジスタＱ２の電流増幅率ｈＦＥ倍した抵抗値を持つ。例えば、ゲート抵抗Ｒ１，Ｒ２に１０Ωの抵抗が適用され、かつ、電流増幅率ｈＦＥが２００である場合には、電流制限抵抗Ｒ３，Ｒ４に２ｋΩ（＝１０Ω×２００）の抵抗が適用される。この場合、ゲート抵抗Ｒ１，Ｒ２の抵抗値＜＜電流制限抵抗Ｒ３，Ｒ４の関係が成り立つ。
【００３９】
図８及び図９は、図２及び図３に対応する図であり、具体的には、本実施の形態１に係る半導体装置の入力端子１に、入力端子電圧ＶＩＮとして０〜１５Ｖのパルス電圧を印加した時のシミュレーション結果を示す図である。
【００４０】
図８及び図９に示されるように、本実施の形態１に係る半導体装置によれば、バイポーラトランジスタのベース−エミッタ間に印加される逆電圧と、逆電圧発生の際にゲート抵抗Ｒ１，Ｒ２に印加される電圧とを合計した電圧は、ダイオードＤ１，Ｄ２の順方向電圧ＶＦにクランプされる。これにより、バイポーラトランジスタの逆電圧を、ダイオードＤ１，Ｄ２の順方向電圧ＶＦよりも低くすることができるので、逆電圧の低減、ひいてはコンプリメンタリＳＥＰＰ回路の動作の安定化が可能になる。また、本実施の形態１によれば、ダイオードＤ１のアノードとダイオードＤ２のカソードとがショートしているため、２ｉｎ１の小パッケージのダイオードを使用することができる。これにより、部品点数及び実装面積の削減が可能になる。
【００４１】
また、入力端子１と各バイポーラトランジスタのベースとの間にダイオードＤ１，Ｄ２が接続されていいないので、入力信号に対する各バイポーラトランジスタの応答の遅れを抑制することができる。
【００４２】
＜実施の形態２＞
実施の形態１に係る半導体装置では、ゲート電圧ＶＧＥと、入力端子電圧ＶＩＮとの間には多少の差がある（図８）。これに対して、本実施の形態２に係る半導体装置では、ゲート電圧ＶＧＥと、入力端子電圧ＶＩＮとの間の差を低減することが可能となっている。
【００４３】
図１０は、本実施の形態２に係る半導体装置の構成を示す回路図である。以下、本実施の形態２の構成要素のうち、実施の形態１と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００４４】
図１０の半導体装置のバッファ回路１０は、実施の形態１に係るバッファ回路１０の構成要素に加えて、第５抵抗である抵抗Ｒ５を備えている。抵抗Ｒ５は、入力端子１と、半導体スイッチング素子３のゲートとの間に接続されている。このような構成によれば、抵抗Ｒ５を含む一の経路は、半導体スイッチング素子３のゲートを、入力端子電圧ＶＩＮにより直接的にドライブ及びシンクするための経路として機能する。これにより、ゲート電圧ＶＧＥを、入力端子電圧ＶＩＮとほぼ同じにすることができる。
【００４５】
図１１及び図１２は、図２及び図３に対応する図であり、具体的には、本実施の形態２に係る半導体装置の入力端子１に、入力端子電圧ＶＩＮとして０〜１５Ｖのパルス電圧を印加した時のシミュレーション結果を示す図である。
【００４６】
図１１及び図１２に示されるように、本実施の形態２に係る半導体装置によれば、ゲート電圧ＶＧＥの立上り及び立下りの時点から一定時間経過すると、ゲート電圧ＶＧＥを、入力端子電圧ＶＩＮとほぼ同じにすることができる。なお、抵抗Ｒ５が小さいほど、当該一定時間（充放電に要する時間）は短くなるが、入力端子１での負荷電流が大きくなる。このため、抵抗Ｒ５の抵抗値は、数ｋΩ以上に設定することが望ましい。
【００４７】
＜実施の形態３＞
図１３は、本実施の形態３に係る半導体装置の構成を示す回路図である。以下、本実施の形態３の構成要素のうち、実施の形態１と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００４８】
本実施の形態３に係るバッファ回路１０は、ダイオードＤ１（図７）の代わりに、抵抗Ｒ６を第１負荷素子として備え、ダイオードＤ２（図７）の代わりに、抵抗Ｒ７を第２負荷素子として備える。なお、抵抗Ｒ６には、ＶＩＮ×Ｒ６／（Ｒ３＋Ｒ６）という抵抗値の式が、ＮＰＮトランジスタＱ１のベース−エミッタ間の逆電圧の大きさの最大定格値ＢＶＥＢＯ以下となる抵抗が用いられる。同様に、抵抗Ｒ７には、ＶＩＮ×Ｒ７／（Ｒ４＋Ｒ７）という抵抗値の式が、ＰＮＰトランジスタＱ２のベース−エミッタ間の逆電圧の大きさの最大定格値ＢＶＥＢＯ以下となる抵抗が用いられる。例えば、入力電圧ＶＩＮに１５Ｖの電圧、最大定格値ＢＶＥＢＯに５Ｖの電圧、ゲート抵抗Ｒ１，Ｒ２に１０Ωの抵抗、かつ、電流制限抵抗Ｒ３，Ｒ４に２ｋΩの抵抗が適用された場合には、抵抗Ｒ６，７に１ｋΩ（１５×１／（２＋１）＝最大定格値ＢＶＥＢＯの５Ｖ）の抵抗が適用される。この場合、ゲート抵抗Ｒ１，Ｒ２の抵抗値＜＜抵抗Ｒ６，Ｒ７の抵抗値＜電流制限抵抗Ｒ３，Ｒ４の関係が成り立つ。
【００４９】
ここで、ＮＰＮトランジスタＱ１のベース−エミッタ間に印加される逆電圧と、逆電圧発生の際にゲート抵抗Ｒ１に印加される電圧とを合計した電圧は、抵抗Ｒ６に印加される電圧と等しい。そして、抵抗Ｒ６に印加される電圧は、電流制限抵抗Ｒ３及び抵抗Ｒ６の分圧によって決定される。このため、電流制限抵抗Ｒ３及び抵抗Ｒ６の抵抗値を適切に選ぶことで、第１負荷素子である抵抗Ｒ６は、ＮＰＮトランジスタＱ１のベース及びエミッタの間の逆電圧を低減することが可能となっている。同様に、電流制限抵抗Ｒ４及び抵抗Ｒ７の抵抗値を適切に選ぶことで、第２負荷素子である抵抗Ｒ７は、ＰＮＰトランジスタＱ２のベース及びエミッタの間の逆電圧を低減することが可能となっている。
【００５０】
以上のような本実施の形態３に係る半導体装置によれば、実施の形態１及び次に説明する変形例と同様に、バイポーラトランジスタの逆電圧の低減、ひいてはコンプリメンタリＳＥＰＰ回路の動作の安定化が可能になる。また、実施の形態２と同様に、抵抗Ｒ６を含む一の経路と、抵抗Ｒ７を含む一の経路とは、半導体スイッチング素子３のゲートを、入力端子電圧ＶＩＮにより直接的にドライブ及びシンクするための経路として機能する。これにより、ゲート電圧ＶＧＥを、入力端子電圧ＶＩＮとほぼ同じにすることができる。
【００５１】
＜変形例＞
図１４は、実施の形態３の変形例に係る半導体装置の構成を示す回路図である。本変形例では、抵抗Ｒ６の一端は、半導体スイッチング素子３のゲートに接続される代わりに、ＮＰＮトランジスタＱ１のエミッタとゲート抵抗Ｒ１とを接続する第１接続点ＣＰ１に接続されている。同様に、抵抗Ｒ７の一端は、半導体スイッチング素子３のゲートに接続される代わりに、ＰＮＰトランジスタＱ２のエミッタとゲート抵抗Ｒ２とを接続する第２接続点ＣＰ２に接続されている。
【００５２】
このように構成された本変形例においても、実施の形態３と同様に、抵抗Ｒ６は、ＮＰＮトランジスタＱ１のベース及びエミッタの間の逆電圧を低減することが可能となっており、抵抗Ｒ７は、ＰＮＰトランジスタＱ２のベース及びエミッタの間の逆電圧を低減することが可能となっている。
【００５３】
図１５及び図１６は、図２及び図３に対応する図であり、具体的には、本変形例に係る半導体装置の入力端子１に、入力端子電圧ＶＩＮとして０〜１５Ｖのパルス電圧を印加した時のシミュレーション結果を示す図である。
【００５４】
図１５及び図１６に示されるように、本変形例に係る半導体装置によれば、バイポーラトランジスタの逆電圧の低減、ひいてはコンプリメンタリＳＥＰＰ回路の動作の安定化が可能になる。また、実施の形態３と同様に、ゲート電圧ＶＧＥを、入力端子電圧ＶＩＮとほぼ同じにすることができる。
【００５５】
＜実施の形態４＞
図１７は、本実施の形態４に係る半導体装置の構成を示す回路図である。以下、本実施の形態４の構成要素のうち、実施の形態１と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００５６】
本実施の形態４に係るバッファ回路１０は、ダイオードＤ１（図７）の代わりに、キャパシタＣ１を第１負荷素子として備え、ダイオードＤ２（図７）の代わりに、キャパシタＣ２を第２負荷素子として備える。
【００５７】
ここで、キャパシタＣ１は、ＮＰＮトランジスタＱ１のベース−エミッタ間に印加される逆電圧と、逆電圧発生の際にゲート抵抗Ｒ１に印加される電圧とを合計した電圧を規定しかつ吸収する。このため、第１負荷素子であるキャパシタＣ１は、ＮＰＮトランジスタＱ１のベース及びエミッタの間の逆電圧を低減することが可能となっている。同様に、第２負荷素子であるキャパシタＣ２は、ＰＮＰトランジスタＱ２のベース及びエミッタの間の逆電圧を低減することが可能となっている。なお、電流制限抵抗Ｒ３，Ｒ４は、ターンオフ及びターンオンの際に、キャパシタＣ１，Ｃ２に流れる電流を制限する。
【００５８】
以上のような本実施の形態４に係る半導体装置によれば、実施の形態１及び次に説明する変形例と同様に、バイポーラトランジスタの逆電圧の低減、ひいてはコンプリメンタリＳＥＰＰ回路の動作の安定化が可能になる。
【００５９】
＜変形例＞
図１８は、実施の形態４の変形例に係る半導体装置の構成を示す回路図である。本変形例では、キャパシタＣ１の一端は、半導体スイッチング素子３のゲートに接続される代わりに、ＮＰＮトランジスタＱ１のエミッタとゲート抵抗Ｒ１とを接続する第１接続点ＣＰ１に接続されている。同様に、キャパシタＣ２の一端は、半導体スイッチング素子３のゲートに接続される代わりに、ＰＮＰトランジスタＱ２のエミッタとゲート抵抗Ｒ２とを接続する第２接続点ＣＰ２に接続されている。
【００６０】
このように構成された本変形例においても、実施の形態４と同様に、キャパシタＣ１は、ＮＰＮトランジスタＱ１のベース及びエミッタの間の逆電圧を低減することが可能となっており、キャパシタＣ２は、ＰＮＰトランジスタＱ２のベース及びエミッタの間の逆電圧を低減することが可能となっている。
【００６１】
図１９及び図２０は、図２及び図３に対応する図であり、具体的には、本変形例に係る半導体装置の入力端子１に、入力端子電圧ＶＩＮとして０〜１５Ｖのパルス電圧を印加した時のシミュレーション結果を示す図である。
【００６２】
図１９及び図２０に示されるように、本変形例に係る半導体装置によれば、バイポーラトランジスタの逆電圧の低減、ひいてはコンプリメンタリＳＥＰＰ回路の動作の安定化が可能になる。
【００６３】
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
【００６４】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００６５】
１  入力端子、３  半導体スイッチング素子、１０  バッファ回路、Ｃ１，Ｃ２  キャパシタ、ＣＰ１  第１接続点、ＣＰ２  第２接続点、Ｄ１，Ｄ２  ダイオード、Ｑ１  ＮＰＮトランジスタ、Ｑ２  ＰＮＰトランジスタ、Ｒ１，Ｒ２  ゲート抵抗、Ｒ３，Ｒ４  電流制限抵抗、Ｒ５，Ｒ６，Ｒ７  抵抗。
【図１】
2017119090.tif 000003
【図２】
2017119090.tif 000004
【図３】
2017119090.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2017119090.tif 000009
【図８】
2017119090.tif 000010
【図９】
2017119090.tif 000011
【図１０】
2017119090.tif 000012
【図１１】
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【図１２】
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【図１３】
2017119090.tif 000015
【図１４】
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【図１５】
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【図１６】
2017119090.tif 000018
【図１７】
2017119090.tif 000019
【図１８】
2017119090.tif 000020
【図１９】
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【図２０】
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【手続補正書】
【提出日】平成28年5月9日(2016.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子と、半導体スイッチング素子のゲートとの間に接続されたバッファ回路であって、
コンプリメンタリＳｉｎｇｌｅ  Ｅｎｄｅｄ  Ｐｕｓｈ  Ｐｕｌｌ回路をなすＮＰＮトランジスタ及びＰＮＰトランジスタと、
前記ゲートと、前記ＮＰＮトランジスタのエミッタとの間に接続された第１抵抗と、
前記ゲートと、前記ＰＮＰトランジスタのエミッタとの間に接続された第２抵抗と、
一端が前記ゲートと接続され、他端が前記ＮＰＮトランジスタのベースと接続された第１負荷素子と、
一端が前記ゲートと接続され、他端が前記ＰＮＰトランジスタのベースと接続された第２負荷素子と、
前記入力端子と、前記ＮＰＮトランジスタの前記ベースとの間に接続された第３抵抗と、
前記入力端子と、前記ＰＮＰトランジスタの前記ベースとの間に接続された第４抵抗と
を備える、バッファ回路。
【請求項２】
請求項１に記載のバッファ回路であって、
前記入力端子と前記ゲートとの間に接続された第５抵抗をさらに備える、バッファ回路。
【請求項３】
請求項１に記載のバッファ回路であって、
前記第１負荷素子及び前記第２負荷素子のそれぞれは、ダイオードを含む、バッファ回路。
【請求項４】
請求項１に記載のバッファ回路であって、
前記第１負荷素子及び前記第２負荷素子のそれぞれは、抵抗を含む、バッファ回路。
【請求項５】
請求項４に記載のバッファ回路であって、
前記第１負荷素子である抵抗の前記一端は、前記ゲートの代わりに、前記ＮＰＮトランジスタの前記エミッタと前記第１抵抗とを接続する第１接続点に接続され、
前記第２負荷素子である抵抗の前記一端は、前記ゲートの代わりに、前記ＰＮＰトランジスタの前記エミッタと前記第２抵抗とを接続する第２接続点に接続された、バッファ回路。
【請求項６】
請求項１に記載のバッファ回路であって、
前記第１負荷素子及び前記第２負荷素子のそれぞれは、キャパシタを含む、バッファ回路。
【請求項７】
（削除）
【請求項８】
請求項１から請求項６のうちのいずれか１項に記載のバッファ回路と、
前記入力端子と、
前記半導体スイッチング素子と
を備える、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記半導体スイッチング素子はワイドバンドギャップ半導体からなる、半導体装置。
【国際調査報告】
2017119090.tif 000023
2017119090.tif 000024
2017119090.tif 000025