(57)【要約】  アバランシェフォトダイオードは、第１の導電型の基板(１)に形成された第１の導電型の第１半導体層(３)と、第１半導体層(３)下に形成された第２の導電型の第２半導体層(２)と、基板の第１半導体層(３)の浅い部分に形成され、第１半導体層(３)の不純物濃度よりも高濃度の第１の導電型の第３半導体層(７)と、第３半導体層(７)の直下の第１半導体層(３)内の領域に形成された第１の導電型の第４半導体層(６)と、第１半導体層(３)と電気的に接続された第１コンタクト(１１)と、第２半導体層(２)と電気的に接続された第２コンタクト(１２)を備える。第４半導体層(６)の不純物濃度は、第１半導体層(３)より高濃度でかつ第３半導体層(７)より低濃度である。
2017094277.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であることを特徴とするアバランシェフォトダイオード。
【請求項２】
請求項１に記載のアバランシェフォトダイオードにおいて、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備えることを特徴とするアバランシェフォトダイオード。
【請求項３】
請求項１または２に記載のアバランシェフォトダイオードにおいて、
上記基板は、上記第１の導電型のシリコン基板であり、
上記第３半導体層の不純物濃度がシリコンへの固溶度を超えていることを特徴とするアバランシェフォトダイオード。
【請求項４】
請求項１から３までのいずれか１つに記載のアバランシェフォトダイオードにおいて、
上記第４半導体層の不純物濃度が固溶度を超えない濃度であることを特徴とするアバランシェフォトダイオード。
【請求項５】
請求項１から４までのいずれか１つに記載のアバランシェフォトダイオードにおいて、
上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されていることを特徴とするアバランシェフォトダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アバランシェフォトダイオードに関し、詳しくは、ダークカウントレートの良好なアバランシェフォトダイオードを提供する。
【背景技術】
【０００２】
従来、光通信や飛行時間計測(ＴＯＦ)において、微弱光を高速に検出する受光素子として、フォトダイオードの雪崩増幅(アバランシェ)効果を利用したアバランシェフォトダイオードが用いられている。アバランシェフォトダイオードは、降伏電圧(ブレークダウン電圧)未満の逆バイアス電圧を印加すると、リニアモードとして動作し、受光量に対して正の相関を有するように出力電流が変動する。【０００３】
一方、アバランシェフォトダイオードは、降伏電圧以上の逆バイアス電圧を印加すると、ガイガーモードとして動作する。ガイガーモードのアバランシェフォトダイオードは、単一フォトンの入射であってもアバランシェ現象を起こすので、大きな出力電流が得られる。このため、ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード(ＳＰＡＤ：Single Photon Avalanche Diode)と呼ばれる。【０００４】
アバランシェフォトダイオードは、上記のガイガーモードにおいて、カソード−アノード間に電圧をかけ、３.０×１０５Ｖ／ｃｍ以上の電界強度となるように制御する。これにより微弱光により発生した電荷が増幅され、フォトン１つのような極小の信号に対して反応し電気信号として出力できる。また、光信号に対して、数ｐｓｅｃ程度のごく短時間で反応し時間分解能に優れている。【０００５】
一方、その高い増幅率が故に、高電界印加時に発生した微小なリーク電流も増幅され、ダークカウントレートとして信号以外のノイズとして出力される。【０００６】
そこで、ダークカウントを減少させる目的でリーク電流特性を向上(以下、ノイズ耐性と呼ぶ)させるために、従来のアバランシェフォトダイオードでは、アノードとして、高濃度Ｐ＋拡散だけでなく濃度の薄いＰウェルを用いることで、空乏層幅を広げてトンネル電流を抑制していた。ただし、この場合、Ｐウェルの外周部の拡散形状の曲率の高い部分の電界が強くなり、アバランシェ増幅が周辺部だけで発生することでアバランシェ増幅領域が狭くなるといった問題が有った。最も面積の広いＰウェル直下では電界強度が低く、増幅されないため全体として増幅率が低いといった問題が起きていた。【０００７】
このため、図１１に示すように、最も面積の大きいＮウェル直下の電界強度を増幅する工夫がなされたアバランシェフォトダイオードがある(例えば、特開２０１５−４１７４６号公報(特許文献１)参照)。第１の導電型(Ｎウェル)の第１半導体層２０４の直下に第２の導電型(Ｐ型層)の第２半導体層２０３を形成することにより、第１半導体層２０４と第２半導体層２０３が接する部分での空乏層の伸びを抑制し電界強度を強める構造となっている。このとき、空乏層は第２半導体層２０３を超えてエピタキシャル層２０２の深部まで広がる。【０００８】
図１１において、２００はチップ、２０１はシリコン基板、２０２はエピタキシャル層、２０５は第３半導体層、２０６はコンタクト、２０７はコンタクト、２０８は空乏領域、２１１は領域、２１３は電極、２１４は界面、２１５は埋込み分離層である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１５−４１７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、この図１１に示すアバランシェフォトダイオードでは、Ｓi−ＳiＯ２界面に存在するダングリングボンド等による欠陥等での再結合電流(リーク)がダークカウントレートを劣化させる場合がある。このため、特許文献１では、表面に第１半導体層２０４とは逆の導電型の第４半導体層２１２を形成することで、表面の影響を抑える構造としていた。【００１１】
しかしながら、上記アバランシェフォトダイオードの構造において、アノード抵抗を下げる目的で第４半導体層２１２の濃度を上昇させた場合、高濃度イオン注入時の注入欠陥や固溶度以上に注入された偏析した不純物による欠陥起因等で微小な再結合電流(リーク)が発生し、これにより無信号状態でのノイズであるダークカウントレートが悪化するという問題があった。【００１２】
そこで、この発明の課題は、アノード抵抗を低減しつつリークを抑制でき、良好なダークカウントレート特性が得られるアバランシェフォトダイオードを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明のアバランシェフォトダイオードは、
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であることを特徴とする。【００１４】
また、一実施形態のアバランシェフォトダイオードでは、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備える。【００１５】
また、一実施形態のアバランシェフォトダイオードでは、
上記基板は、上記第１の導電型のシリコン基板であり、
上記第３半導体層の不純物濃度がシリコンへの固溶度を超えている。【００１６】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層の不純物濃度が固溶度を超えない濃度である。【００１７】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されている。
【発明の効果】
【００１８】
以上より明らかなように、この発明によれば、アノード抵抗を低減しつつリークを抑制でき、良好なダークカウントレート特性が得られるアバランシェフォトダイオードを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】図１はアバランシェフォトダイオードを使用した回路構成の一例を示す図である。
【図２】図２はガイガーモードの動作説明を示す図である。
【図３Ａ】図３Ａはガイガーモードでの無信号時のダークパルスを示す図である。
【図３Ｂ】図３Ｂはガイガーモードでの無信号時のダークパルスを示す図である。
【図４】図４は本発明の第１実施形態に係るアバランシェフォトダイオードの断面構造を示す図である。
【図５】図５は上記アバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルの概念図である。
【図６】図６は本発明の第１実施形態に係るアバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルを示す図である。
【図７】図７は比較例のアバランシェフォトダイオードの構造を示す図である。
【図８】図８は上記アバランシェフォトダイオードのダークカウントレート(ＤＣＲ)のエクセスバイアスＶｅｘ依存性を示す図である。
【図９】図９は本発明の第２実施形態に係るアバランシェフォトダイオードの断面構造を示す図である。
【図１０】図１０は本発明の第３実施形態に係るアバランシェフォトダイオード断面構造を示す図である。
【図１１】図１１は特許文献１のアバランシェフォトダイオードの断面構造を示す図である。
【発明を実施するための形態】
【００２０】
＜基本的な回路構成＞
まず、この発明のアバランシェフォトダイオードを説明する前に、基本的なアバランシェフォトダイオードを使用した回路構成について図１,図２を用いて説明する。
【００２１】
図１はアバランシェフォトダイオードＡＰＤを使用した回路構成の一例を示しており、図２はガイガーモードでの動作説明を示している。このアバランシェフォトダイオードＡＰＤには２つの動作モードが存在し、耐圧と印加電圧の関係によって区別される。
【００２２】
１つ目の動作モードは、『耐圧＜印加電圧』の場合の動作モードであり、アバランシェモードとよばれる。
【００２３】
２つ目の動作モードは、『耐圧＞印加電圧』の場合の動作モードであり、ガイガーモードと呼ばれる。このガイガーモードでの動作では、フォトンのような極小の信号入力時も大きく増幅され、大きな出力を得ることができる。ただし、ダイオード単独では電流が増幅したまま復帰しない。
【００２４】
このため、図１に示すように、アバランシェフォトダイオードＡＰＤと直列に抵抗Ｒを接続して使用する。詳しくは、アバランシェフォトダイオードＡＰＤのアノード側の端子Ｃに抵抗Ｒの一端を接続し、抵抗Ｒの他端を端子Ａに接続している。この端子Ａに直流電源Ｖａの負極を接続し、直流電源Ｖａの正極をアバランシェフォトダイオードＡＰＤのカソード側の端子Ｂに接続している。
【００２５】
この場合、アバランシェフォトダイオードＡＰＤに一定の電流が流れると、抵抗Ｒに加わる電圧が増加し、アバランシェフォトダイオードＡＰＤの電圧が低下して耐圧以下の電圧となってしまうため、電流が信号入力前の状態に復帰することができる。この抵抗Ｒをクエンチング抵抗と呼ぶ。このような動作を電圧と電流の関係から図２で説明する。
【００２６】
図２において、横軸は電圧[任意目盛]を表し、縦軸は電流[任意目盛]を表し、『ＶＢＤ』はアバランシェフォトダイオードＡＰＤの耐圧を示す。アバランシェフォトダイオードＡＰＤに加わる電圧を増加させると『Ｖａ』まで状態が変化する(Ｓ１)。ここで無信号であれば、電流出力は発生しない。ここでフォトンのような微小な光信号が入力されると、信号は増幅されて(Ｓ２)、『ＯＮ』まで電流が増加して出力信号が得られる。ただし、この際ただちに図１で示されたクエンチング抵抗にも電流が増加し、アバランシェフォトダイオードＡＰＤに加わる電圧が減少し(Ｓ３)、『リセット』状態まで戻る。これを繰り返すことで、信号入力に対して、出力信号を得ることができる。
【００２７】
上記のように高い増幅率を有するため、アバランシェフォトダイオードＡＰＤ自体に存在する微小なリーク電流も増幅され出力されてしまうという課題がある。
【００２８】
図３Ａ,図３Ｂに無信号時のパルス出力を時間経過と共に観察した結果を示す。
【００２９】
図３Ａに示す理想的なアバランシェフォトダイオードではほぼ出力はないが、図３Ｂに示すアバランシェフォトダイオードでは時間経過と共に多数のパルス出力が観測され、このパルス出力はダークパルスと呼ばれる。このダークパルスがあまりに多く存在すると、出力信号との区別がつかなくなるため、アバランシェフォトダイオード特性のうちで重要な特性の一つとなり、１秒当たりのパルス数をカウントして、そのパルス数を『ダークカウントレート』と呼び、単位『Ｈｚ』で示される。
【００３０】
本アバランシェフォトダイオードのダークパルスの発生確率は、リーク電流だけでなく、素子の増幅率にも影響するため、耐圧以上の印加電圧『エクセスバイアスＶｅｘ』にも依存する。一方、入力信号の増幅率もエクセスバイアスＶｅｘに依存して増加するため、エクセスバイアスＶｅｘを大きくしてもダークカウントレート(以降、ＤＣＲと言う)が増加しにくい素子が良好なアバランシェフォトダイオードと考えられる。
【００３１】
以下、この発明のアバランシェフォトダイオードを図示の実施の形態により詳細に説明する。なお、図面において、同一の参照符号は、同一部分または相当部分を表わすものである。また、長さ、幅、厚さ、深さ等の図面上の寸法は、図面の明瞭化と簡略化のために実際の尺度から適宜変更されており、実際の相対寸法を表してはいない。
【００３２】
〔第１実施形態〕
本発明の第１実施形態に係るアバランシェフォトダイオードの構成について、図４を参照して説明する。
【００３３】
図４は、この第１実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図４において、８は絶縁して素子分離を行うための選択酸化膜ＳＴＩ(shallow trench isolation)、１５はプラズマＳＩＮ膜、１６はＢＰＳＧ(Boron Phosphorus Silicon Glass;ホウ素・リン・シリケート・ガラス)膜、１７は層間ＨＤＰ(High Density Plasma;高密度プラズマ)膜、１８は層間ＴＥＯＳ(Tetra Ethoxy Ortho Silicate;テトラ・エトキシ・シラン)、１９は２層目配線メタル、２１はカバー酸化膜、２２はカバーＳＩＮ膜である。
【００３４】
このアバランシェフォトダイオードは、図４に示すように、ＰＮ接合で構成される。すなわち、１０Ωｃｍ程度の比抵抗のＰ型のシリコン基板１の上側に２μｍ程度の深さでＰウェル層３が１×１０１７ｃｍ−３の濃度で設けられている。このＰウェル層３は、第１半導体層の一例である。この濃度は空乏層を広げる目的で低いほどよく、基板濃度に近い１×１０１６ｃｍ−３程度の濃度としても良い。また、例えば、シリコン基板と同様にＳｉＣやＩｎＧａＡｓ等の化合物半導体基板を用いても構成することが可能となる。
【００３５】
Ｐウェル層３の表面には、アノード抵抗を低減する目的と、その後の第１コンタクト１１形成時のコンタクト抵抗を低減する目的で、高濃度のＰ＋層７が１×１０２１ｃｍ−３程度の濃度で形成されている。このＰ＋層７は、第３半導体層の一例である。
【００３６】
これらのＰウェル層３,Ｐ＋層７はＰＮ接合におけるアノードとして機能する。
【００３７】
一方、このＰウェル層３の直下に、Ｐウェル層３と重なるように２×１０１７ｃｍ−３程度の濃度でＮ層２が設けられる。このＮ層２は、第２半導体層の一例である。
【００３８】
このＮ層２に印加電圧を加えるため、シリコン基板１表面から２×１０１７ｃｍ−３程度の濃度で深さ２μｍ程度のＮウェル層４が設けられる。このＮウェル層４はＰウェル層３から所望の距離だけ横方向に離して形成されている。
【００３９】
これは、Ｐウェル層３とＮウェル層４が近づきすぎると、横方向の電界が強くなり、アバランシェフォトダイオードを形成するＰＮ接合の周囲部だけでアバランシェ増幅が起きるダイオードとなってしまう。これを防ぐため、Ｐウェル層３とＮウェル層４は、例えば、２μｍ程度離して形成することによって、Ｐウェル層３の側面の電界強度が強くなるのを防いでいる。
【００４０】
また、Ｎウェル層４の表面には、その後に形成される第２コンタクト１２のコンタクト抵抗を下げるため、高濃度リン不純物を含んだＮ＋層５が設けられている。
【００４１】
第１コンタクト１１と第２コンタクト１２を介してＰウェル層３とＮウェル層４との間に電圧をかけると、空乏層がＰＮ接合部分から上下に広がり、このままでは空乏層が高濃度Ｐ＋層７に近づき表面付近まで到達する。Ｐ＋層７にはイオン注入欠陥やシリコンへの固溶度を超えて偏析した不純物による欠陥が存在するため、空乏層がこのＰ＋層７まで到達してリーク電流が空乏層内へ取り込まれると、ダークパルスが増加し、特性が劣化してしまう。
【００４２】
これを防ぐため、Ｐ＋層７の直下にＰ＋層７より濃度が低く、固溶度を超えない程度でかつＰウェル層３より高濃度(例えば、５×１０１８ｃｍ−３程度)に導入されたＰ−層６を設ける。このＰ−層６は、第４半導体層の一例である。この時、１×１０１９ｃｍ−３を超えると結晶欠陥起因のリークが増えることが分かっており、それ以下とすることが望ましい。
【００４３】
これによりＰＮ接合から広がった空乏層はＰ−層６以上に広がらず、Ｐ＋層７に近づくことは無い。
【００４４】
Ｐ＋層７に電位を取るためのタングステンプラグを用いた第１コンタクト１１を設け、ＡｌＣｕからなる１層目配線メタル１３(アノード電極)を設けている。また、Ｎ＋層５に電位を取るためのタングステンプラグを用いた第２コンタクト１２を設け、ＡｌＣｕからなる１層目配線メタル１４(カソード電極)を設けている。必要に応じて、高融点メタルからなるＴｉ／ＴｉＮ等とＡｌＣｕとの積層膜を用いてもよい。
【００４５】
この１層目配線メタル１３(アノード電極),１層目配線メタル１４(カソード電極)に印加電圧を加えることにより、アバランシェフォトダイオードを動作させる。
【００４６】
図５は上記アバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルの概念図を示し、図６は上記アバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルを示している。
【００４７】
図５では、左右方向がシリコン基板１の厚さ方向を表しており、左方向がＰ＋層７が形成された表面側であり、右方向が裏面側である。また、図５の上下方向が不純物濃度を表している。
【００４８】
また、図６では、横軸が深さ[μｍ](シリコン基板１の厚さ方向)を表し、縦軸が不純物濃度[ｉｏｎｓ／ｃｍ３]を表している。
【００４９】
図５,図６に示すように、Ｐウェル層３の表面側にＰ＋層７を形成し、そのＰ＋層７直下にＰ＋層７より濃度が低くかつＰウェル層３より高濃度のＰ−層６を設ける。
【００５０】
図７は比較例のアバランシェフォトダイオードの構造を示している。この比較例のアバランシェフォトダイオードは、埋め込みＮ層がない点とＰ＋層の下側にＰ−層がない点が上記第１実施形態と相違している。図７において、第１実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
【００５１】
図８は、上記第１実施形態のアバランシェフォトダイオードと図７に示す比較例のアバランシェフォトダイオードのＤＣＲのエクセスバイアスＶｅｘ依存性を比較したデータを示す。
【００５２】
図８において、横軸はエクセスバイアスＶｅｘ[Ｖ]を表し、縦軸はＤＣＲ[Ｈｚ]を表している。ここで、「■」は比較例のアバランシェフォトダイオードのＤＣＲであるが、エクセスバイアスＶｅｘを高くするほど大きくＤＣＲが増加する。これは、エクセスバイアスＶｅｘを増加させることで、Ｐ＋層の表面近傍まで空乏層が広がり、リーク電流を取り込んでしまうと共に、増幅率が増加し、その電流が大きく出力されてしまうためである。低い印加電圧では空乏層が当たっていなくてもエクセスバイアスＶｅｘを大きくすれば、いずれ空乏層がＰ＋層の表面近傍まで広がり当たってしまうという問題が有った。
【００５３】
一方、本発明の第１実施形態のアバランシェフォトダイオードのＤＣＲ特性は図８中に「◆」で示される。この第１実施形態のアバランシェフォトダイオードのＤＣＲ特性は、エクセスバイアスＶｅｘが高くなるにつれてＤＣＲが多少増加するものの飽和傾向となり、それ以上ＤＣＲが増加する傾向は見られない。これは、空乏層がＰ＋層７直下に形成したＰ−層６まで広がるもののそれ以上広がらないためである。
【００５４】
上記構成のアバランシェフォトダイオードによれば、Ｐウェル層３(第１半導体層)とＮ層２(第２半導体層)との間に高電圧を印加すると、空乏層がＰウェル層３とＮ層２に広がるが、第１の導電型のＰ−層６(第４半導体層)が存在するため、基板表面に形成された不純物濃度が高濃度のＰ＋層７(第３半導体層)まで空乏層が広がらず、空乏層が直接Ｐ＋層７に触れることが無くなる。これにより、アノード抵抗を下げるために表面の浅い領域に高濃度でＰ＋層７を形成しても、ダークカウントレートが増えることは無い。したがって、リークを抑制でき、良好なダークカウントレート特性を得ることができる。
【００５５】
また、上記シリコン基板１表面に形成されたアノード低抵抗化のためのＰ＋層７は、十分な不純物濃度を確保するためシリコンの固溶度を超えたイオン注入を施されていることが望ましい。
【００５６】
また、上記Ｐ−層６の不純物濃度が固溶度を超えたイオン注入による不純物の偏析を起こさない濃度とすることで、偏析した不純物欠陥起因による再結合電流が発生せず、空乏層がＰ−層６に触れても、ダークカウントレートを悪化させない。
【００５７】
また、上記アバランシェフォトダイオードを、空乏層がＰ−層６を超えてＰ＋層７側に広がらないように構成して、空乏層幅を制御することによって、電界強度を制御することができ、安定的な増幅率を確保することができる。
【００５８】
〔第２実施形態〕
本発明の第２実施形態に係るアバランシェフォトダイオードの構成について、図９を参照して説明する。
【００５９】
図９はこの第２実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図９において、第１実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
【００６０】
この第２実施形態のアバランシェフォトダイオードは、図９に示すように、第１実施形態と同様にＰＮ接合で構成される。すなわち、１０Ωｃｍ程度の比抵抗のＰ型のシリコン基板１の上側に２μｍ程度の深さでＰウェル層３が１×１０１７ｃｍ−３の濃度で設けられる。このＰウェル層３は、第１半導体層の一例である。
【００６１】
Ｐウェル層３の表面には、アノード抵抗を低減する目的と、その後のコンタクト形成時のコンタクト抵抗を低減する目的で高濃度のＰ＋層７が１×１０２１ｃｍ−３程度の濃度で形成されている。このＰ＋層７は、第３半導体層の一例である。
【００６２】
これらのＰウェル層３,Ｐ＋層７は、ＰＮ接合におけるアノードとして機能する。
【００６３】
一方、このＰウェル層３の直下に、Ｐウェル層３と重なるように２×１０１７ｃｍ−３程度の濃度でＮ層２が設けられる。このＮ層２は、第２半導体層の一例である。
【００６４】
このＮ層２に印加電圧を加えるため、シリコン基板１表面から２×１０１７ｃｍ−３程度の濃度で深さ２μｍ程度のＮウェル層４が設けられる。このＮウェル層４はＰウェル層３から所望の距離だけ横方向に離して形成されている。
【００６５】
これは、Ｐウェル層３とＮウェル層４が近づきすぎると横方向の電界が強くなり、アバランシェフォトダイオードを形成するＰＮ接合の周囲部だけでアバランシェ増幅が起きるダイオードとなってしまう。
【００６６】
これを防ぐため、Ｐウェル層３とＮウェル層４は、例えば、２μｍ程度離して形成することによって、Ｐウェル層３の側面の電界強度が強くなることを防いでいる。
【００６７】
また、Ｐウェル層３とＮウェル層４との間の絶縁膜１０を挟んだ表面側にポリシリコンで形成されたポリシリコン電極２０(配線層)を配置する。
【００６８】
これにより２つの効果が得られる。
【００６９】
１つ目の効果は、このポリシリコン電極２０に所望の電位を加えることで、Ｐウェル層３とＮウェル層４との間の表面に所望の電位を加えることができる。
【００７０】
例えば、図９の場合、表面にはＰ＋層７が形成されているため、本ポリシリコン電極２０にプラスの電位を加え、シリコン基板１表面に電位を与えることで、Ｐ型半導体はＮ反転する方向に電位を加えることができる。これにより、不安定になりやすい表面濃度をコントロールし、シリコン基板１表面の電界強度を弱める役目を果たす。
【００７１】
２つ目の効果は、ポリシリコン層より表面側に形成される配線層の影響を軽減する事である。ポリシリコン電極２０にマイナス電位が加わった場合、シリコン基板１表面のＰ型半導体層が電位によりさらにＰ＋側へ変化し、Ｐウェル層３の側面の電界強度が強まる恐れがある。ポリシリコン電極２０を例えば、1層目配線メタル１４(カソード電極)と同じ電位で縛っておくことで、ポリシリコン電極２０より表面側に配線された配線層の影響を排除することが可能となる。
【００７２】
Ｎウェル層４の表面には、その後に形成されるコンタクト電極のコンタクト抵抗を下げるため、高濃度リン不純物を含んだＮ＋層５が設けられる。Ｐウェル層３とＮウェル層４間に電圧をかけると空乏層がＰＮ接合部分から上下に広がり、このままでは、高濃度Ｐ＋層７に近づき表面付近まで到達する。Ｐ＋層７にはイオン注入欠陥や固溶度を超えて偏析した不純物による欠陥が存在するため、空乏層がこの層まで到達し、リーク電流が空乏層内へ取り込まれると、ダークパルスが増加し、特性が劣化してしまう。
【００７３】
これを防ぐため、Ｐ＋層７の直下にＰ＋層７より濃度が低く、固溶度を超えない程度でかつＰウェル層３より高濃度(例えば、５×１０１８ｃｍ−３程度)に導入されたＰ−層６を設ける。このＰ−層６は、第４半導体層の一例である。
【００７４】
これによりＰＮ接合から広がった空乏層は、Ｐ−層６以上に広がらず、Ｐ＋層７に近づくことは無い。
【００７５】
Ｐ＋層７に電位を取るためのタングステンプラグを用いた第１コンタクト１１を設け、ＡｌＣｕからなる１層目配線メタル１３(アノード電極)を設けている。また、Ｎ＋層５に電位を取るためのタングステンプラグを用いた第２コンタクト１２を設け、ＡｌＣｕからなる１層目配線メタル１４(カソード電極)を設けている。
【００７６】
この１層目配線メタル１３(アノード電極),１層目配線メタル１４(カソード電極)に印加電圧を加えることにより、アバランシェフォトダイオードを動作させる。
【００７７】
上記第２実施形態によれば、Ｐ−層６の導入により空乏層が表面近くに近づくことなく、ＤＣＲが安定化すると共に、Ｐウェル層３側面の表面側に絶縁膜１０を挟んで形成されたポリシリコン電極２０によりＰウェル層３側面の電界強度が緩和され、広い面積を占めるＰウェル層３直下の電界強度が最も強くなるよう制御可能となる。これにより、アバランシェフォトダイオードの感度と増幅率を大きくすることができる。
【００７８】
上記第２実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様の効果を有する。
【００７９】
また、上記シリコン基板１のＰウェル層３の側方かつ第１コンタクト１１と第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成されたポリシリコン電極２０に印加する電圧を制御することによって、Ｐウェル層３の側方の電界強度をコントロールでき、アバランシェフォトダイオードの感度および増幅率を高めることができる。
【００８０】
〔第３実施形態〕
本発明の第３実施形態に係るアバランシェフォトダイオードの構成について、図１０を参照して説明する。
【００８１】
図１０は、第３実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図１０において、第２実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
【００８２】
この第３実施形態のアバランシェフォトダイオードは、図１０に示すように、第２実施形態と比較してＰウェル層３の領域を受光部周辺のみとし、Ｐウェル層３の不純物濃度より濃度の高い第２のＰウェル層３０を入れることで、受光部直下の電界強度を高めることができる。
【００８３】
なお、受光部直下にはなにも入れない構成のアバランシェフォトダイオードとしても、受光部直下の電界強度を高めることができる。
【００８４】
これにより、受光部直下の面積の広い部分での増幅率を高めることができる。また、第２のＰウェル層３０の不純物濃度で受光部直下の電界強度をコントロールできることから、受光感度を第２のＰウェル層３０の濃度でコントロールできるようになり、デバイス設計しやすい構造とすることができる。
【００８５】
また、第２実施形態と同じく、Ｐ−層６の導入により空乏層が表面近くに近づくことなく、ＤＣＲが安定化する。また、Ｐウェル層３側面の表面側に絶縁膜１０を挟んで形成されたポリシリコン電極２０によりＰウェル層３の側面の電界強度が緩和され、広い面積を占めるＰウェル層３直下の電界強度が最も強くなるよう制御可能となる。これにより、アバランシェフォトダイオードの感度と増幅率を大きくすることができる。
【００８６】
上記第３実施形態によれば、Ｐウェル層３とＮ層２で構成されるＰＮ接合を用いたアバランシェフォトダイオードをガイガーモードで動作させる構造において、Ｐウェル層３表面に高濃度のＰ＋層７を入れることによって、アノード抵抗を低減したり、コンタクト抵抗を低減したりできる。また、Ｐ＋層７のノイズの影響を受けないようにＰ＋層７直下のＰウェル層３内にＰ＋層７より濃度が薄く、Ｐウェル層３より濃度の高いＰ−層６を導入することによって、ＤＣＲを低減できるアバランシェフォトダイオードを提供することが可能になる。
【００８７】
上記第３実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様の効果を有する。
【００８８】
また、受光部周辺のＰウェル層３の外周部の表面側に、絶縁膜１０を介してポリシリコン電極２０を配置することで、周囲部の電界を低減することにより、本デバイスの受光部直下での電界を高めて、増幅率を高めることができる。
【００８９】
さらに、受光部の周囲部のＰウェル層３より濃度の高い第２のＰウェル層３０を受光部直下にのみ導入して、増幅率を高める効果を得ることで、本発明の効果をより高めることができる。
【００９０】
＜受光部の製造方法＞
次に、本発明のアバランシェフォトダイオードの製造方法について、第２実施形態の図９を参照して説明する。
【００９１】
図９のように、１０Ωｃｍ程度の比抵抗のシリコン(Ｓｉ)からなるＰ型のシリコン基板１の上面のアノード、カソード間、フォトダイオード間を電気的に絶縁して素子分離を行うための選択酸化膜ＳＴＩ(shallow trench isolation)８を形成する。
【００９２】
次に、５μｍ程度の厚みを有する、厚みの大きいレジストを全面に形成する。フォトリソグラフィー技術等を用いて、フォトダイオードが形成される所望の領域上のレジストを除去する。そして、上記レジストをマスクとして、加速エネルギー７２０kｅＶ、注入量１×１０１３ｃｍ−２程度の条件で、Ｎ型不純物としてのリンイオンをＰ型のシリコン基板１にイオン注入する。このとき、Ｐ型のシリコン基板１の表面から所望の深さまでリン不純物を導入し、ピーク濃度が２×１０１７ｃｍ−３程度となるＮ層２を形成する。
【００９３】
次に、Ｐ型のシリコン基板１のアノード電極となる所定の位置に、Ｐウェル層３を形成する。他のフォトダイオードも同時に形成する必要があれば、同時に形成する。Ｐウェル層３は、Ｎ層２となる領域上の所定の位置にフォトリソグラフィー技術を用いて、イオン注入機の注入エネルギーを変えて連続的にＰ型不純物であるボロンが選択導入される。例えば、２５０ｋｅＶ、注入量５×１０１２ｃｍ−２、５０ｋｅＶ、注入量５×１０１２ｃｍ−２のように多段階にイオン注入を行うことにより、所定の深さ(例えば、２μm程度)に不純物濃度ピークを持たせる。Ｐウェル層３の不純物濃度は、例えば、１×１０１７ｃｍ−３程度である。次に、カソード電極となる所望の位置にＮウェル層４を形成する。
【００９４】
次に、例えば、３０ｎｍ程度の絶縁膜１０を形成する熱処理を施した後、ポリシリコンを用いたポリシリコン電極２０をアノードコンタクト−カソードコンタクト間の所望の位置の絶縁膜１０上に形成する。これは、Ｐ型のシリコン基板１の表面の電位を安定させ、アバランシェフォトダイオードの耐圧を安定する効果を得るためである。
【００９５】
次に、アノードコンタクト、カソードコンタクトの取り出しとなる拡散層を形成する。この拡散層を形成する行程において、例えば、５ｋeV、注入量３×１０１５ｃｍ−２程度の注入量でイオ注入することでピーク濃度が１×１０２１ｃｍ−３程度の高濃度となるようＰ＋層７、Ｎ＋層５を形成する。これらの拡散層は、アノード、カソード電極を取り出すための第１,第２コンタクト１１,１２とオーミック接続するために高濃度で形成される。次に、上記、Pウェル層３とＰ＋層７の境界に空乏層のストッパーとなる拡散層であって今回の発明となるＰ−層６を、３５ｋeV、注入量５×１０１３ｃｍ−２程度イオン注入し、１０００℃前後のランプアニールを２５秒程度施し、５×１０１８ｃｍ−３程度のピーク濃度となるよう形成される。
【００９６】
尚、上記受光部直下に存在するＰウェル層３、Ｐ＋層７、P−層６、Ｎ層２の不純物濃度や深さは、最終的に形成されるフォトダイオードの感度スペクトルに大きな影響を与えるので、目的とする性能(例えば、感度スペクトル)が得られるように最適化する。
【００９７】
次に、素子が形成されたＰ型のシリコン基板１の上面に絶縁膜１０を酸化膜にて形成し、その上にプラズマＳＩＮ膜１５、ＢＰＳＧ膜１６を形成する。そして、所定領域に、第１,第２コンタクト１１,１２を形成する。
【００９８】
次に、ＢＰＳＧ膜１６の上面にＴｉ／ＴｉＮおよびＡｌＣｕ等からなるメタル膜を形成した後、フォトリソグラフィー技術及びエッチング技術等を用いてパターニングすることにより、１層目配線メタル１３(アノード電極)および１層目配線メタル１４(カソード電極)をそれぞれ形成する。次に、１層目配線メタル１３,１４が形成されたＢＰＳＧ膜１６上に、層間ＨＤＰ膜１７および層間ＴＥＯＳ１８を形成する。（更に例えば、多層配線を実施する場合は、配線工程(１３,１４)および層間工程(１７,１８)の同様の工程の繰り返しにより、多層配線構造を形成する。）更に、上層に２層目配線メタル１９を利用して遮光膜を形成し、フォトダイオードの受光領域以外を遮光する。
【００９９】
尚、図示はしないが、Ｐ型のシリコン基板１とポリシリコン電極２０は配線で接続し、どちらもグランド電位に接続する。１層目配線メタル１４(カソード電極)にはアバランシェフォトダイオードとして機能するように例えば、１５Ｖ程度の所定の電位を印加する。１層目配線メタル１３(アノード電極)には信号処理回路を接続し、フォトン等が入射することにより発生する光電流を検知して信号処理できるよう接続する。ポリシリコン電極２０は、上記、３つの電位のどの電位に接続してもよいが、１層目配線メタル１４(カソード電極)に接続した場合は、１層目配線メタル１３,１４間のシリコンの表面が電界強度を弱める方向に働き、エッジブレイクダウンを抑制できる効果が期待できる。ただし、必ずしもこれに限らず、各々独立して電位を変えることが可能に構成してもよい。
【０１００】
その後、層間ＴＥＯＳ１８および２層目配線メタル１９の上面に、カバー酸化膜２１とカバーＳＩＮ膜２２をシリコン窒化膜にて形成した後、受光領域上のカバー酸化膜２１,カバーＳＩＮ膜２２は開口とするために除去しておく方が望ましい。これにより、フォトダイオード上の無機材料膜は、酸化膜単一となり、フォトダイオード上での光反射のばらつきを抑えるのに効果がある。
【０１０１】
なお、上記第１〜第３実施形態のＰ型、Ｎ型の表記は代表的な例であり、導電型が逆の場合でもデバイスを構成できる。ただし、導電型が逆の場合と比較してＬＳＩ(大規模集積回路)と一体化する場合に、より一体化しやすい構成とすることができる。
【０１０２】
また、上記第１〜第３実施形態では、シリコン基板１を用いたアバランシェフォトダイオードについて説明したが、シリコン基板に限らず、他の材料からなる基板を用いてもよい。
【０１０３】
本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【０１０４】
この発明および実施形態をまとめると、次のようになる。
【０１０５】
この発明のアバランシェフォトダイオードは、
第１の導電型の基板１に形成された上記第１の導電型の第１半導体層３と、
上記第１半導体層３下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層２と、
上記基板の上記第１半導体層３の浅い部分に形成され、上記第１半導体層３の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層７と、
上記第３半導体層７の直下の上記第１半導体層３内の領域に形成された上記第１の導電型の第４半導体層６と、
上記第１半導体層３と電気的に接続された第１コンタクト１１と、
上記第２半導体層２と電気的に接続された第２コンタクト１２と
を備え、
上記第４半導体層６の不純物濃度は、上記第１半導体層３より高濃度でかつ上記第３半導体層７より低濃度であることを特徴とする。
【０１０６】
上記構成によれば、第１半導体層３と第２半導体層２との間に高電圧を印加すると、空乏層が第１半導体層３と第２半導体層２に広がるが、第１の導電型の第４半導体層６が存在するため、基板表面に形成された不純物濃度が高濃度の第３半導体層７まで空乏層が広がらず、空乏層が直接第３半導体層７に触れることが無くなる。これにより、アノード抵抗を下げるために表面の浅い領域に高濃度で第３半導体層７を形成しても、ダークカウントレートが増えることは無い。したがって、リークを抑制でき、良好なダークカウントレート特性を得ることができる。
【０１０７】
また、一実施形態のアバランシェフォトダイオードでは、
上記基板の上記第１半導体層３の側方かつ上記第１コンタクト１１と上記第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成された電極２０を備える。
【０１０８】
上記実施形態によれば、基板１の第１半導体層３の側方かつ第１コンタクト１１と第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成された電極２０に印加する電圧を制御することによって、第１半導体層３の側方の電界強度をコントロールでき、アバランシェフォトダイオードの感度および増幅率を高めることができる。
【０１０９】
また、一実施形態のアバランシェフォトダイオードでは、
上記基板１は、上記第１の導電型のシリコン基板１であり、
上記第３半導体層７の不純物濃度がシリコンへの固溶度を超えている。
【０１１０】
上記実施形態によれば、シリコン基板１表面に形成されたアノード低抵抗化のための第３半導体層７は、十分な不純物濃度を確保するためシリコンの固溶度を超えたイオン注入を施されていることが望ましい。
【０１１１】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層６の不純物濃度が固溶度を超えない濃度である。
【０１１２】
上記実施形態によれば、第４半導体層６の不純物濃度が固溶度を超えたイオン注入による不純物の偏析を起こさない濃度とすることで、偏析した不純物欠陥起因による再結合電流が発生せず、空乏層が第４半導体層６に触れても、ダークカウントレートを悪化させない。
【０１１３】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されている。
【０１１４】
上記実施形態によれば、空乏層が第４半導体層６を超えて第３半導体層７側に広がらないように、空乏層幅を制御することによって、電界強度を制御することができ、安定的な増幅率を確保することができる。
【産業上の利用可能性】
【０１１５】
本発明のアバランシェフォトダイオードは、受光素子として様々な光センサに利用することができる。
【符号の説明】
【０１１６】
１…シリコン基板
２…Ｎ層
３…Ｐウェル層
４…Ｎウェル層
５…Ｎ＋層
６…Ｐ−層
７…Ｐ＋層
８…選択酸化膜ＳＴＩ
１０…絶縁膜
１１…第１コンタクト
１２…第２コンタクト
１３…１層目配線メタル(アノード電極)
１４…１層目配線メタル(カソード電極)
１５…プラズマＳＩＮ膜
１６…ＢＰＳＧ膜
１７…層間ＨＤＰ膜
１８…層間ＴＥＯＳ
１９…２層目配線メタル
２０…ポリシリコン電極
２１…カバー酸化膜
２２…カバーＳＩＮ膜
３０…第２のＰウェル層
【図１】
2017094277.tif 000003
【図２】
2017094277.tif 000004
【図３Ａ】
2017094277.tif 000005
【図３Ｂ】
2017094277.tif 000006
【図４】
2017094277.tif 000007
【図５】
2017094277.tif 000008
【図６】
2017094277.tif 000009
【図７】
2017094277.tif 000010
【図８】
2017094277.tif 000011
【図９】
2017094277.tif 000012
【図１０】
2017094277.tif 000013
【図１１】
2017094277.tif 000014
【手続補正書】
【提出日】平成28年10月26日(2016.10.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層の直下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記第２半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であることを特徴とするアバランシェフォトダイオード。
【請求項２】
請求項１に記載のアバランシェフォトダイオードにおいて、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備えることを特徴とするアバランシェフォトダイオード。
【請求項３】
請求項１または２に記載のアバランシェフォトダイオードにおいて、
上記基板は、上記第１の導電型のシリコン基板であり、
上記第３半導体層の不純物濃度がシリコンへの固溶度を超えていることを特徴とするアバランシェフォトダイオード。
【請求項４】
請求項１から３までのいずれか１つに記載のアバランシェフォトダイオードにおいて、
上記第４半導体層の不純物濃度が固溶度を超えない濃度であることを特徴とするアバランシェフォトダイオード。
【請求項５】
請求項１から４までのいずれか１つに記載のアバランシェフォトダイオードにおいて、
上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されていることを特徴とするアバランシェフォトダイオード。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
リーク）がダークカウントレートを劣化させる場合がある。このため、特許文献１では、表面に第１半導体層２０４とは逆の導電型の第４半導体層２１２を形成することで、表面の影響を抑える構造としていた。
［００１１］
しかしながら、上記アバランシェフォトダイオードの構造において、アノード抵抗を下げる目的で第４半導体層２１２の濃度を上昇させた場合、高濃度イオン注入時の注入欠陥や固溶度以上に注入された偏析した不純物による欠陥起因等で微小な再結合電流（リーク）が発生し、これにより無信号状態でのノイズであるダークカウントレートが悪化するという問題があった。
［００１２］
そこで、この発明の課題は、アノード抵抗を低減しつつリークを抑制でき、良好なダークカウントレート特性が得られるアバランシェフォトダイオードを提供することにある。
課題を解決するための手段
［００１３］
上記課題を解決するため、この発明のアバランシェフォトダイオードは、
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層の直下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記第２半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であることを特徴とする。
［００１４］
また、一実施形態のアバランシェフォトダイオードでは、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備える。
【手続補正書】
【提出日】平成30年3月27日(2018.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備えることを特徴とするアバランシェフォトダイオード。
【請求項２】
請求項１に記載のアバランシェフォトダイオードにおいて、
上記基板は、上記第１の導電型のシリコン基板であり、
上記第３半導体層の不純物濃度がシリコンへの固溶度を超えていることを特徴とするアバランシェフォトダイオード。
【請求項３】
請求項１または２に記載のアバランシェフォトダイオードにおいて、
上記第４半導体層の不純物濃度が固溶度を超えない濃度であることを特徴とするアバランシェフォトダイオード。
【請求項４】
請求項１から３までのいずれか１つに記載のアバランシェフォトダイオードにおいて、
上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されていることを特徴とするアバランシェフォトダイオード。
【請求項５】
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層の直下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記第２半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備えることを特徴とするアバランシェフォトダイオード。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アバランシェフォトダイオードに関し、詳しくは、ダークカウントレートの良好なアバランシェフォトダイオードを提供する。
【背景技術】
【０００２】
従来、光通信や飛行時間計測(ＴＯＦ)において、微弱光を高速に検出する受光素子として、フォトダイオードの雪崩増幅(アバランシェ)効果を利用したアバランシェフォトダイオードが用いられている。アバランシェフォトダイオードは、降伏電圧(ブレークダウン電圧)未満の逆バイアス電圧を印加すると、リニアモードとして動作し、受光量に対して正の相関を有するように出力電流が変動する。
【０００３】
一方、アバランシェフォトダイオードは、降伏電圧以上の逆バイアス電圧を印加すると、ガイガーモードとして動作する。ガイガーモードのアバランシェフォトダイオードは、単一フォトンの入射であってもアバランシェ現象を起こすので、大きな出力電流が得られる。このため、ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード(ＳＰＡＤ：Single Photon Avalanche Diode)と呼ばれる。
【０００４】
アバランシェフォトダイオードは、上記のガイガーモードにおいて、カソード−アノード間に電圧をかけ、３.０×１０５Ｖ／ｃｍ以上の電界強度となるように制御する。これにより微弱光により発生した電荷が増幅され、フォトン１つのような極小の信号に対して反応し電気信号として出力できる。また、光信号に対して、数ｐｓｅｃ程度のごく短時間で反応し時間分解能に優れている。
【０００５】
一方、その高い増幅率が故に、高電界印加時に発生した微小なリーク電流も増幅され、ダークカウントレートとして信号以外のノイズとして出力される。
【０００６】
そこで、ダークカウントを減少させる目的でリーク電流特性を向上(以下、ノイズ耐性と呼ぶ)させるために、従来のアバランシェフォトダイオードでは、アノードとして、高濃度Ｐ＋拡散だけでなく濃度の薄いＰウェルを用いることで、空乏層幅を広げてトンネル電流を抑制していた。ただし、この場合、Ｐウェルの外周部の拡散形状の曲率の高い部分の電界が強くなり、アバランシェ増幅が周辺部だけで発生することでアバランシェ増幅領域が狭くなるといった問題が有った。最も面積の広いＰウェル直下では電界強度が低く、増幅されないため全体として増幅率が低いといった問題が起きていた。
【０００７】
このため、図１１に示すように、最も面積の大きいＮウェル直下の電界強度を増幅する工夫がなされたアバランシェフォトダイオードがある(例えば、特開２０１５−４１７４６号公報(特許文献１)参照)。第１の導電型(Ｎウェル)の第１半導体層２０４の直下に第２の導電型(Ｐ型層)の第２半導体層２０３を形成することにより、第１半導体層２０４と第２半導体層２０３が接する部分での空乏層の伸びを抑制し電界強度を強める構造となっている。このとき、空乏層は第２半導体層２０３を超えてエピタキシャル層２０２の深部まで広がる。
【０００８】
図１１において、２００はチップ、２０１はシリコン基板、２０２はエピタキシャル層、２０５は第３半導体層、２０６はコンタクト、２０７はコンタクト、２０８は空乏領域、２１１は領域、２１３は電極、２１４は界面、２１５は埋込み分離層である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１５−４１７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、この図１１に示すアバランシェフォトダイオードでは、Ｓi−ＳiＯ２界面に存在するダングリングボンド等による欠陥等での再結合電流(リーク)がダークカウントレートを劣化させる場合がある。このため、特許文献１では、表面に第１半導体層２０４とは逆の導電型の第４半導体層２１２を形成することで、表面の影響を抑える構造としていた。
【００１１】
しかしながら、上記アバランシェフォトダイオードの構造において、アノード抵抗を下げる目的で第４半導体層２１２の濃度を上昇させた場合、高濃度イオン注入時の注入欠陥や固溶度以上に注入された偏析した不純物による欠陥起因等で微小な再結合電流(リーク)が発生し、これにより無信号状態でのノイズであるダークカウントレートが悪化するという問題があった。
【００１２】
そこで、この発明の課題は、アノード抵抗を低減しつつリークを抑制でき、良好なダークカウントレート特性が得られるアバランシェフォトダイオードを提供することにある。
【課題を解決するための手段】
【００１３】
【００１４】
この発明のアバランシェフォトダイオードは、
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備えることを特徴とする。
【００１５】
また、一実施形態のアバランシェフォトダイオードでは、
上記基板は、上記第１の導電型のシリコン基板であり、
上記第３半導体層の不純物濃度がシリコンへの固溶度を超えている。
【００１６】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層の不純物濃度が固溶度を超えない濃度である。
【００１７】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されている。
また、この発明のアバランシェフォトダイオードは、
第１の導電型の基板に形成された上記第１の導電型の第１半導体層と、
上記第１半導体層の直下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層と、
上記基板の上記第１半導体層の浅い部分に形成され、上記第１半導体層の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層と、
上記第３半導体層の直下の上記第１半導体層内の領域に形成された上記第１の導電型の第４半導体層と、
上記第１半導体層と電気的に接続された第１コンタクトと、
上記第２半導体層と電気的に接続された第２コンタクトと
を備え、
上記第４半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記第２半導体層の不純物濃度は、上記第１半導体層より高濃度でかつ上記第３半導体層より低濃度であり、
上記基板の上記第１半導体層の側方かつ上記第１コンタクトと上記第２コンタクトとの間の領域上に、絶縁膜を介して形成された電極を備えることを特徴とする。
【発明の効果】
【００１８】
以上より明らかなように、この発明によれば、アノード抵抗を低減しつつリークを抑制でき、良好なダークカウントレート特性が得られるアバランシェフォトダイオードを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】図１はアバランシェフォトダイオードを使用した回路構成の一例を示す図である。
【図２】図２はガイガーモードの動作説明を示す図である。
【図３Ａ】図３Ａはガイガーモードでの無信号時のダークパルスを示す図である。
【図３Ｂ】図３Ｂはガイガーモードでの無信号時のダークパルスを示す図である。
【図４】図４は本発明の第１実施形態に係るアバランシェフォトダイオードの断面構造を示す図である。
【図５】図５は上記アバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルの概念図である。
【図６】図６は本発明の第１実施形態に係るアバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルを示す図である。
【図７】図７は比較例のアバランシェフォトダイオードの構造を示す図である。
【図８】図８は上記アバランシェフォトダイオードのダークカウントレート(ＤＣＲ)のエクセスバイアスＶｅｘ依存性を示す図である。
【図９】図９は本発明の第２実施形態に係るアバランシェフォトダイオードの断面構造を示す図である。
【図１０】図１０は本発明の第３実施形態に係るアバランシェフォトダイオード断面構造を示す図である。
【図１１】図１１は特許文献１のアバランシェフォトダイオードの断面構造を示す図である。
【発明を実施するための形態】
【００２０】
＜基本的な回路構成＞
まず、この発明のアバランシェフォトダイオードを説明する前に、基本的なアバランシェフォトダイオードを使用した回路構成について図１,図２を用いて説明する。
【００２１】
図１はアバランシェフォトダイオードＡＰＤを使用した回路構成の一例を示しており、図２はガイガーモードでの動作説明を示している。このアバランシェフォトダイオードＡＰＤには２つの動作モードが存在し、耐圧と印加電圧の関係によって区別される。
【００２２】
１つ目の動作モードは、『耐圧＜印加電圧』の場合の動作モードであり、アバランシェモードとよばれる。
【００２３】
２つ目の動作モードは、『耐圧＞印加電圧』の場合の動作モードであり、ガイガーモードと呼ばれる。このガイガーモードでの動作では、フォトンのような極小の信号入力時も大きく増幅され、大きな出力を得ることができる。ただし、ダイオード単独では電流が増幅したまま復帰しない。
【００２４】
このため、図１に示すように、アバランシェフォトダイオードＡＰＤと直列に抵抗Ｒを接続して使用する。詳しくは、アバランシェフォトダイオードＡＰＤのアノード側の端子Ｃに抵抗Ｒの一端を接続し、抵抗Ｒの他端を端子Ａに接続している。この端子Ａに直流電源Ｖａの負極を接続し、直流電源Ｖａの正極をアバランシェフォトダイオードＡＰＤのカソード側の端子Ｂに接続している。
【００２５】
この場合、アバランシェフォトダイオードＡＰＤに一定の電流が流れると、抵抗Ｒに加わる電圧が増加し、アバランシェフォトダイオードＡＰＤの電圧が低下して耐圧以下の電圧となってしまうため、電流が信号入力前の状態に復帰することができる。この抵抗Ｒをクエンチング抵抗と呼ぶ。このような動作を電圧と電流の関係から図２で説明する。
【００２６】
図２において、横軸は電圧[任意目盛]を表し、縦軸は電流[任意目盛]を表し、『ＶＢＤ』はアバランシェフォトダイオードＡＰＤの耐圧を示す。アバランシェフォトダイオードＡＰＤに加わる電圧を増加させると『Ｖａ』まで状態が変化する(Ｓ１)。ここで無信号であれば、電流出力は発生しない。ここでフォトンのような微小な光信号が入力されると、信号は増幅されて(Ｓ２)、『ＯＮ』まで電流が増加して出力信号が得られる。ただし、この際ただちに図１で示されたクエンチング抵抗にも電流が増加し、アバランシェフォトダイオードＡＰＤに加わる電圧が減少し(Ｓ３)、『リセット』状態まで戻る。これを繰り返すことで、信号入力に対して、出力信号を得ることができる。
【００２７】
上記のように高い増幅率を有するため、アバランシェフォトダイオードＡＰＤ自体に存在する微小なリーク電流も増幅され出力されてしまうという課題がある。
【００２８】
図３Ａ,図３Ｂに無信号時のパルス出力を時間経過と共に観察した結果を示す。
【００２９】
図３Ａに示す理想的なアバランシェフォトダイオードではほぼ出力はないが、図３Ｂに示すアバランシェフォトダイオードでは時間経過と共に多数のパルス出力が観測され、このパルス出力はダークパルスと呼ばれる。このダークパルスがあまりに多く存在すると、出力信号との区別がつかなくなるため、アバランシェフォトダイオード特性のうちで重要な特性の一つとなり、１秒当たりのパルス数をカウントして、そのパルス数を『ダークカウントレート』と呼び、単位『Ｈｚ』で示される。
【００３０】
本アバランシェフォトダイオードのダークパルスの発生確率は、リーク電流だけでなく、素子の増幅率にも影響するため、耐圧以上の印加電圧『エクセスバイアスＶｅｘ』にも依存する。一方、入力信号の増幅率もエクセスバイアスＶｅｘに依存して増加するため、エクセスバイアスＶｅｘを大きくしてもダークカウントレート(以降、ＤＣＲと言う)が増加しにくい素子が良好なアバランシェフォトダイオードと考えられる。
【００３１】
以下、この発明のアバランシェフォトダイオードを図示の実施の形態により詳細に説明する。なお、図面において、同一の参照符号は、同一部分または相当部分を表わすものである。また、長さ、幅、厚さ、深さ等の図面上の寸法は、図面の明瞭化と簡略化のために実際の尺度から適宜変更されており、実際の相対寸法を表してはいない。
【００３２】
〔第１実施形態〕
本発明の第１実施形態に係るアバランシェフォトダイオードの構成について、図４を参照して説明する。
【００３３】
図４は、この第１実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図４において、８は絶縁して素子分離を行うための選択酸化膜ＳＴＩ(shallow trench isolation)、１５はプラズマＳＩＮ膜、１６はＢＰＳＧ(Boron Phosphorus Silicon Glass;ホウ素・リン・シリケート・ガラス)膜、１７は層間ＨＤＰ(High Density Plasma;高密度プラズマ)膜、１８は層間ＴＥＯＳ(Tetra Ethoxy Ortho Silicate;テトラ・エトキシ・シラン)、１９は２層目配線メタル、２１はカバー酸化膜、２２はカバーＳＩＮ膜である。
【００３４】
このアバランシェフォトダイオードは、図４に示すように、ＰＮ接合で構成される。すなわち、１０Ωｃｍ程度の比抵抗のＰ型のシリコン基板１の上側に２μｍ程度の深さでＰウェル層３が１×１０１７ｃｍ−３の濃度で設けられている。このＰウェル層３は、第１半導体層の一例である。この濃度は空乏層を広げる目的で低いほどよく、基板濃度に近い１×１０１６ｃｍ−３程度の濃度としても良い。また、例えば、シリコン基板と同様にＳｉＣやＩｎＧａＡｓ等の化合物半導体基板を用いても構成することが可能となる。
【００３５】
Ｐウェル層３の表面には、アノード抵抗を低減する目的と、その後の第１コンタクト１１形成時のコンタクト抵抗を低減する目的で、高濃度のＰ＋層７が１×１０２１ｃｍ−３程度の濃度で形成されている。このＰ＋層７は、第３半導体層の一例である。
【００３６】
これらのＰウェル層３,Ｐ＋層７はＰＮ接合におけるアノードとして機能する。
【００３７】
一方、このＰウェル層３の直下に、Ｐウェル層３と重なるように２×１０１７ｃｍ−３程度の濃度でＮ層２が設けられる。このＮ層２は、第２半導体層の一例である。
【００３８】
このＮ層２に印加電圧を加えるため、シリコン基板１表面から２×１０１７ｃｍ−３程度の濃度で深さ２μｍ程度のＮウェル層４が設けられる。このＮウェル層４はＰウェル層３から所望の距離だけ横方向に離して形成されている。
【００３９】
これは、Ｐウェル層３とＮウェル層４が近づきすぎると、横方向の電界が強くなり、アバランシェフォトダイオードを形成するＰＮ接合の周囲部だけでアバランシェ増幅が起きるダイオードとなってしまう。これを防ぐため、Ｐウェル層３とＮウェル層４は、例えば、２μｍ程度離して形成することによって、Ｐウェル層３の側面の電界強度が強くなるのを防いでいる。
【００４０】
また、Ｎウェル層４の表面には、その後に形成される第２コンタクト１２のコンタクト抵抗を下げるため、高濃度リン不純物を含んだＮ＋層５が設けられている。
【００４１】
第１コンタクト１１と第２コンタクト１２を介してＰウェル層３とＮウェル層４との間に電圧をかけると、空乏層がＰＮ接合部分から上下に広がり、このままでは空乏層が高濃度Ｐ＋層７に近づき表面付近まで到達する。Ｐ＋層７にはイオン注入欠陥やシリコンへの固溶度を超えて偏析した不純物による欠陥が存在するため、空乏層がこのＰ＋層７まで到達してリーク電流が空乏層内へ取り込まれると、ダークパルスが増加し、特性が劣化してしまう。
【００４２】
これを防ぐため、Ｐ＋層７の直下にＰ＋層７より濃度が低く、固溶度を超えない程度でかつＰウェル層３より高濃度(例えば、５×１０１８ｃｍ−３程度)に導入されたＰ−層６を設ける。このＰ−層６は、第４半導体層の一例である。この時、１×１０１９ｃｍ−３を超えると結晶欠陥起因のリークが増えることが分かっており、それ以下とすることが望ましい。
【００４３】
これによりＰＮ接合から広がった空乏層はＰ−層６以上に広がらず、Ｐ＋層７に近づくことは無い。
【００４４】
Ｐ＋層７に電位を取るためのタングステンプラグを用いた第１コンタクト１１を設け、ＡｌＣｕからなる１層目配線メタル１３(アノード電極)を設けている。また、Ｎ＋層５に電位を取るためのタングステンプラグを用いた第２コンタクト１２を設け、ＡｌＣｕからなる１層目配線メタル１４(カソード電極)を設けている。必要に応じて、高融点メタルからなるＴｉ／ＴｉＮ等とＡｌＣｕとの積層膜を用いてもよい。
【００４５】
この１層目配線メタル１３(アノード電極),１層目配線メタル１４(カソード電極)に印加電圧を加えることにより、アバランシェフォトダイオードを動作させる。
【００４６】
図５は上記アバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルの概念図を示し、図６は上記アバランシェフォトダイオードのＶ−Ｖ断面での濃度プロファイルを示している。
【００４７】
図５では、左右方向がシリコン基板１の厚さ方向を表しており、左方向がＰ＋層７が形成された表面側であり、右方向が裏面側である。また、図５の上下方向が不純物濃度を表している。
【００４８】
また、図６では、横軸が深さ[μｍ](シリコン基板１の厚さ方向)を表し、縦軸が不純物濃度[ｉｏｎｓ／ｃｍ３]を表している。
【００４９】
図５,図６に示すように、Ｐウェル層３の表面側にＰ＋層７を形成し、そのＰ＋層７直下にＰ＋層７より濃度が低くかつＰウェル層３より高濃度のＰ−層６を設ける。
【００５０】
図７は比較例のアバランシェフォトダイオードの構造を示している。この比較例のアバランシェフォトダイオードは、埋め込みＮ層がない点とＰ＋層の下側にＰ−層がない点が上記第１実施形態と相違している。図７において、第１実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
【００５１】
図８は、上記第１実施形態のアバランシェフォトダイオードと図７に示す比較例のアバランシェフォトダイオードのＤＣＲのエクセスバイアスＶｅｘ依存性を比較したデータを示す。
【００５２】
図８において、横軸はエクセスバイアスＶｅｘ[Ｖ]を表し、縦軸はＤＣＲ[Ｈｚ]を表している。ここで、「■」は比較例のアバランシェフォトダイオードのＤＣＲであるが、エクセスバイアスＶｅｘを高くするほど大きくＤＣＲが増加する。これは、エクセスバイアスＶｅｘを増加させることで、Ｐ＋層の表面近傍まで空乏層が広がり、リーク電流を取り込んでしまうと共に、増幅率が増加し、その電流が大きく出力されてしまうためである。低い印加電圧では空乏層が当たっていなくてもエクセスバイアスＶｅｘを大きくすれば、いずれ空乏層がＰ＋層の表面近傍まで広がり当たってしまうという問題が有った。
【００５３】
一方、本発明の第１実施形態のアバランシェフォトダイオードのＤＣＲ特性は図８中に「◆」で示される。この第１実施形態のアバランシェフォトダイオードのＤＣＲ特性は、エクセスバイアスＶｅｘが高くなるにつれてＤＣＲが多少増加するものの飽和傾向となり、それ以上ＤＣＲが増加する傾向は見られない。これは、空乏層がＰ＋層７直下に形成したＰ−層６まで広がるもののそれ以上広がらないためである。
【００５４】
上記構成のアバランシェフォトダイオードによれば、Ｐウェル層３(第１半導体層)とＮ層２(第２半導体層)との間に高電圧を印加すると、空乏層がＰウェル層３とＮ層２に広がるが、第１の導電型のＰ−層６(第４半導体層)が存在するため、基板表面に形成された不純物濃度が高濃度のＰ＋層７(第３半導体層)まで空乏層が広がらず、空乏層が直接Ｐ＋層７に触れることが無くなる。これにより、アノード抵抗を下げるために表面の浅い領域に高濃度でＰ＋層７を形成しても、ダークカウントレートが増えることは無い。したがって、リークを抑制でき、良好なダークカウントレート特性を得ることができる。
【００５５】
また、上記シリコン基板１表面に形成されたアノード低抵抗化のためのＰ＋層７は、十分な不純物濃度を確保するためシリコンの固溶度を超えたイオン注入を施されていることが望ましい。
【００５６】
また、上記Ｐ−層６の不純物濃度が固溶度を超えたイオン注入による不純物の偏析を起こさない濃度とすることで、偏析した不純物欠陥起因による再結合電流が発生せず、空乏層がＰ−層６に触れても、ダークカウントレートを悪化させない。
【００５７】
また、上記アバランシェフォトダイオードを、空乏層がＰ−層６を超えてＰ＋層７側に広がらないように構成して、空乏層幅を制御することによって、電界強度を制御することができ、安定的な増幅率を確保することができる。
【００５８】
〔第２実施形態〕
本発明の第２実施形態に係るアバランシェフォトダイオードの構成について、図９を参照して説明する。
【００５９】
図９はこの第２実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図９において、第１実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
【００６０】
この第２実施形態のアバランシェフォトダイオードは、図９に示すように、第１実施形態と同様にＰＮ接合で構成される。すなわち、１０Ωｃｍ程度の比抵抗のＰ型のシリコン基板１の上側に２μｍ程度の深さでＰウェル層３が１×１０１７ｃｍ−３の濃度で設けられる。このＰウェル層３は、第１半導体層の一例である。
【００６１】
Ｐウェル層３の表面には、アノード抵抗を低減する目的と、その後のコンタクト形成時のコンタクト抵抗を低減する目的で高濃度のＰ＋層７が１×１０２１ｃｍ−３程度の濃度で形成されている。このＰ＋層７は、第３半導体層の一例である。
【００６２】
これらのＰウェル層３,Ｐ＋層７は、ＰＮ接合におけるアノードとして機能する。
【００６３】
一方、このＰウェル層３の直下に、Ｐウェル層３と重なるように２×１０１７ｃｍ−３程度の濃度でＮ層２が設けられる。このＮ層２は、第２半導体層の一例である。
【００６４】
このＮ層２に印加電圧を加えるため、シリコン基板１表面から２×１０１７ｃｍ−３程度の濃度で深さ２μｍ程度のＮウェル層４が設けられる。このＮウェル層４はＰウェル層３から所望の距離だけ横方向に離して形成されている。
【００６５】
これは、Ｐウェル層３とＮウェル層４が近づきすぎると横方向の電界が強くなり、アバランシェフォトダイオードを形成するＰＮ接合の周囲部だけでアバランシェ増幅が起きるダイオードとなってしまう。
【００６６】
これを防ぐため、Ｐウェル層３とＮウェル層４は、例えば、２μｍ程度離して形成することによって、Ｐウェル層３の側面の電界強度が強くなることを防いでいる。
【００６７】
また、Ｐウェル層３とＮウェル層４との間の絶縁膜１０を挟んだ表面側にポリシリコンで形成されたポリシリコン電極２０(配線層)を配置する。
【００６８】
これにより２つの効果が得られる。
【００６９】
１つ目の効果は、このポリシリコン電極２０に所望の電位を加えることで、Ｐウェル層３とＮウェル層４との間の表面に所望の電位を加えることができる。
【００７０】
例えば、図９の場合、表面にはＰ＋層７が形成されているため、本ポリシリコン電極２０にプラスの電位を加え、シリコン基板１表面に電位を与えることで、Ｐ型半導体はＮ反転する方向に電位を加えることができる。これにより、不安定になりやすい表面濃度をコントロールし、シリコン基板１表面の電界強度を弱める役目を果たす。
【００７１】
２つ目の効果は、ポリシリコン層より表面側に形成される配線層の影響を軽減する事である。ポリシリコン電極２０にマイナス電位が加わった場合、シリコン基板１表面のＰ型半導体層が電位によりさらにＰ＋側へ変化し、Ｐウェル層３の側面の電界強度が強まる恐れがある。ポリシリコン電極２０を例えば、1層目配線メタル１４(カソード電極)と同じ電位で縛っておくことで、ポリシリコン電極２０より表面側に配線された配線層の影響を排除することが可能となる。
【００７２】
Ｎウェル層４の表面には、その後に形成されるコンタクト電極のコンタクト抵抗を下げるため、高濃度リン不純物を含んだＮ＋層５が設けられる。Ｐウェル層３とＮウェル層４間に電圧をかけると空乏層がＰＮ接合部分から上下に広がり、このままでは、高濃度Ｐ＋層７に近づき表面付近まで到達する。Ｐ＋層７にはイオン注入欠陥や固溶度を超えて偏析した不純物による欠陥が存在するため、空乏層がこの層まで到達し、リーク電流が空乏層内へ取り込まれると、ダークパルスが増加し、特性が劣化してしまう。
【００７３】
これを防ぐため、Ｐ＋層７の直下にＰ＋層７より濃度が低く、固溶度を超えない程度でかつＰウェル層３より高濃度(例えば、５×１０１８ｃｍ−３程度)に導入されたＰ−層６を設ける。このＰ−層６は、第４半導体層の一例である。
【００７４】
これによりＰＮ接合から広がった空乏層は、Ｐ−層６以上に広がらず、Ｐ＋層７に近づくことは無い。
【００７５】
Ｐ＋層７に電位を取るためのタングステンプラグを用いた第１コンタクト１１を設け、ＡｌＣｕからなる１層目配線メタル１３(アノード電極)を設けている。また、Ｎ＋層５に電位を取るためのタングステンプラグを用いた第２コンタクト１２を設け、ＡｌＣｕからなる１層目配線メタル１４(カソード電極)を設けている。
【００７６】
この１層目配線メタル１３(アノード電極),１層目配線メタル１４(カソード電極)に印加電圧を加えることにより、アバランシェフォトダイオードを動作させる。
【００７７】
上記第２実施形態によれば、Ｐ−層６の導入により空乏層が表面近くに近づくことなく、ＤＣＲが安定化すると共に、Ｐウェル層３側面の表面側に絶縁膜１０を挟んで形成されたポリシリコン電極２０によりＰウェル層３側面の電界強度が緩和され、広い面積を占めるＰウェル層３直下の電界強度が最も強くなるよう制御可能となる。これにより、アバランシェフォトダイオードの感度と増幅率を大きくすることができる。
【００７８】
上記第２実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様の効果を有する。
【００７９】
また、上記シリコン基板１のＰウェル層３の側方かつ第１コンタクト１１と第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成されたポリシリコン電極２０に印加する電圧を制御することによって、Ｐウェル層３の側方の電界強度をコントロールでき、アバランシェフォトダイオードの感度および増幅率を高めることができる。
【００８０】
〔第３実施形態〕
本発明の第３実施形態に係るアバランシェフォトダイオードの構成について、図１０を参照して説明する。
【００８１】
図１０は、第３実施形態に係るアバランシェフォトダイオードの構成を示す断面図である。図１０において、第２実施形態のアバランシェフォトダイオードと同一の構成部には同一参照番号を付している。
【００８２】
この第３実施形態のアバランシェフォトダイオードは、図１０に示すように、第２実施形態と比較してＰウェル層３の領域を受光部周辺のみとし、Ｐウェル層３の不純物濃度より濃度の高い第２のＰウェル層３０を入れることで、受光部直下の電界強度を高めることができる。
【００８３】
なお、受光部直下にはなにも入れない構成のアバランシェフォトダイオードとしても、受光部直下の電界強度を高めることができる。
【００８４】
これにより、受光部直下の面積の広い部分での増幅率を高めることができる。また、第２のＰウェル層３０の不純物濃度で受光部直下の電界強度をコントロールできることから、受光感度を第２のＰウェル層３０の濃度でコントロールできるようになり、デバイス設計しやすい構造とすることができる。
【００８５】
また、第２実施形態と同じく、Ｐ−層６の導入により空乏層が表面近くに近づくことなく、ＤＣＲが安定化する。また、Ｐウェル層３側面の表面側に絶縁膜１０を挟んで形成されたポリシリコン電極２０によりＰウェル層３の側面の電界強度が緩和され、広い面積を占めるＰウェル層３直下の電界強度が最も強くなるよう制御可能となる。これにより、アバランシェフォトダイオードの感度と増幅率を大きくすることができる。
【００８６】
上記第３実施形態によれば、Ｐウェル層３とＮ層２で構成されるＰＮ接合を用いたアバランシェフォトダイオードをガイガーモードで動作させる構造において、Ｐウェル層３表面に高濃度のＰ＋層７を入れることによって、アノード抵抗を低減したり、コンタクト抵抗を低減したりできる。また、Ｐ＋層７のノイズの影響を受けないようにＰ＋層７直下のＰウェル層３内にＰ＋層７より濃度が薄く、Ｐウェル層３より濃度の高いＰ−層６を導入することによって、ＤＣＲを低減できるアバランシェフォトダイオードを提供することが可能になる。
【００８７】
上記第３実施形態のアバランシェフォトダイオードは、第１実施形態のアバランシェフォトダイオードと同様の効果を有する。
【００８８】
また、受光部周辺のＰウェル層３の外周部の表面側に、絶縁膜１０を介してポリシリコン電極２０を配置することで、周囲部の電界を低減することにより、本デバイスの受光部直下での電界を高めて、増幅率を高めることができる。
【００８９】
さらに、受光部の周囲部のＰウェル層３より濃度の高い第２のＰウェル層３０を受光部直下にのみ導入して、増幅率を高める効果を得ることで、本発明の効果をより高めることができる。
【００９０】
＜受光部の製造方法＞
次に、本発明のアバランシェフォトダイオードの製造方法について、第２実施形態の図９を参照して説明する。
【００９１】
図９のように、１０Ωｃｍ程度の比抵抗のシリコン(Ｓｉ)からなるＰ型のシリコン基板１の上面のアノード、カソード間、フォトダイオード間を電気的に絶縁して素子分離を行うための選択酸化膜ＳＴＩ(shallow trench isolation)８を形成する。
【００９２】
次に、５μｍ程度の厚みを有する、厚みの大きいレジストを全面に形成する。フォトリソグラフィー技術等を用いて、フォトダイオードが形成される所望の領域上のレジストを除去する。そして、上記レジストをマスクとして、加速エネルギー７２０kｅＶ、注入量１×１０１３ｃｍ−２程度の条件で、Ｎ型不純物としてのリンイオンをＰ型のシリコン基板１にイオン注入する。このとき、Ｐ型のシリコン基板１の表面から所望の深さまでリン不純物を導入し、ピーク濃度が２×１０１７ｃｍ−３程度となるＮ層２を形成する。
【００９３】
次に、Ｐ型のシリコン基板１のアノード電極となる所定の位置に、Ｐウェル層３を形成する。他のフォトダイオードも同時に形成する必要があれば、同時に形成する。Ｐウェル層３は、Ｎ層２となる領域上の所定の位置にフォトリソグラフィー技術を用いて、イオン注入機の注入エネルギーを変えて連続的にＰ型不純物であるボロンが選択導入される。例えば、２５０ｋｅＶ、注入量５×１０１２ｃｍ−２、５０ｋｅＶ、注入量５×１０１２ｃｍ−２のように多段階にイオン注入を行うことにより、所定の深さ(例えば、２μm程度)に不純物濃度ピークを持たせる。Ｐウェル層３の不純物濃度は、例えば、１×１０１７ｃｍ−３程度である。次に、カソード電極となる所望の位置にＮウェル層４を形成する。
【００９４】
次に、例えば、３０ｎｍ程度の絶縁膜１０を形成する熱処理を施した後、ポリシリコンを用いたポリシリコン電極２０をアノードコンタクト−カソードコンタクト間の所望の位置の絶縁膜１０上に形成する。これは、Ｐ型のシリコン基板１の表面の電位を安定させ、アバランシェフォトダイオードの耐圧を安定する効果を得るためである。
【００９５】
次に、アノードコンタクト、カソードコンタクトの取り出しとなる拡散層を形成する。この拡散層を形成する行程において、例えば、５ｋeV、注入量３×１０１５ｃｍ−２程度の注入量でイオ注入することでピーク濃度が１×１０２１ｃｍ−３程度の高濃度となるようＰ＋層７、Ｎ＋層５を形成する。これらの拡散層は、アノード、カソード電極を取り出すための第１,第２コンタクト１１,１２とオーミック接続するために高濃度で形成される。次に、上記、Pウェル層３とＰ＋層７の境界に空乏層のストッパーとなる拡散層であって今回の発明となるＰ−層６を、３５ｋeV、注入量５×１０１３ｃｍ−２程度イオン注入し、１０００℃前後のランプアニールを２５秒程度施し、５×１０１８ｃｍ−３程度のピーク濃度となるよう形成される。
【００９６】
尚、上記受光部直下に存在するＰウェル層３、Ｐ＋層７、P−層６、Ｎ層２の不純物濃度や深さは、最終的に形成されるフォトダイオードの感度スペクトルに大きな影響を与えるので、目的とする性能(例えば、感度スペクトル)が得られるように最適化する。
【００９７】
次に、素子が形成されたＰ型のシリコン基板１の上面に絶縁膜１０を酸化膜にて形成し、その上にプラズマＳＩＮ膜１５、ＢＰＳＧ膜１６を形成する。そして、所定領域に、第１,第２コンタクト１１,１２を形成する。
【００９８】
次に、ＢＰＳＧ膜１６の上面にＴｉ／ＴｉＮおよびＡｌＣｕ等からなるメタル膜を形成した後、フォトリソグラフィー技術及びエッチング技術等を用いてパターニングすることにより、１層目配線メタル１３(アノード電極)および１層目配線メタル１４(カソード電極)をそれぞれ形成する。次に、１層目配線メタル１３,１４が形成されたＢＰＳＧ膜１６上に、層間ＨＤＰ膜１７および層間ＴＥＯＳ１８を形成する。（更に例えば、多層配線を実施する場合は、配線工程(１３,１４)および層間工程(１７,１８)の同様の工程の繰り返しにより、多層配線構造を形成する。）更に、上層に２層目配線メタル１９を利用して遮光膜を形成し、フォトダイオードの受光領域以外を遮光する。
【００９９】
尚、図示はしないが、Ｐ型のシリコン基板１とポリシリコン電極２０は配線で接続し、どちらもグランド電位に接続する。１層目配線メタル１４(カソード電極)にはアバランシェフォトダイオードとして機能するように例えば、１５Ｖ程度の所定の電位を印加する。１層目配線メタル１３(アノード電極)には信号処理回路を接続し、フォトン等が入射することにより発生する光電流を検知して信号処理できるよう接続する。ポリシリコン電極２０は、上記、３つの電位のどの電位に接続してもよいが、１層目配線メタル１４(カソード電極)に接続した場合は、１層目配線メタル１３,１４間のシリコンの表面が電界強度を弱める方向に働き、エッジブレイクダウンを抑制できる効果が期待できる。ただし、必ずしもこれに限らず、各々独立して電位を変えることが可能に構成してもよい。
【０１００】
その後、層間ＴＥＯＳ１８および２層目配線メタル１９の上面に、カバー酸化膜２１とカバーＳＩＮ膜２２をシリコン窒化膜にて形成した後、受光領域上のカバー酸化膜２１,カバーＳＩＮ膜２２は開口とするために除去しておく方が望ましい。これにより、フォトダイオード上の無機材料膜は、酸化膜単一となり、フォトダイオード上での光反射のばらつきを抑えるのに効果がある。
【０１０１】
なお、上記第１〜第３実施形態のＰ型、Ｎ型の表記は代表的な例であり、導電型が逆の場合でもデバイスを構成できる。ただし、導電型が逆の場合と比較してＬＳＩ(大規模集積回路)と一体化する場合に、より一体化しやすい構成とすることができる。
【０１０２】
また、上記第１〜第３実施形態では、シリコン基板１を用いたアバランシェフォトダイオードについて説明したが、シリコン基板に限らず、他の材料からなる基板を用いてもよい。
【０１０３】
本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【０１０４】
この発明および実施形態をまとめると、次のようになる。
【０１０５】
この発明のアバランシェフォトダイオードは、
第１の導電型の基板１に形成された上記第１の導電型の第１半導体層３と、
上記第１半導体層３下に形成され、上記第１の導電型とは反対の第２の導電型の第２半導体層２と、
上記基板の上記第１半導体層３の浅い部分に形成され、上記第１半導体層３の不純物濃度よりも高濃度の上記第１の導電型の第３半導体層７と、
上記第３半導体層７の直下の上記第１半導体層３内の領域に形成された上記第１の導電型の第４半導体層６と、
上記第１半導体層３と電気的に接続された第１コンタクト１１と、
上記第２半導体層２と電気的に接続された第２コンタクト１２と
を備え、
上記第４半導体層６の不純物濃度は、上記第１半導体層３より高濃度でかつ上記第３半導体層７より低濃度であることを特徴とする。
【０１０６】
上記構成によれば、第１半導体層３と第２半導体層２との間に高電圧を印加すると、空乏層が第１半導体層３と第２半導体層２に広がるが、第１の導電型の第４半導体層６が存在するため、基板表面に形成された不純物濃度が高濃度の第３半導体層７まで空乏層が広がらず、空乏層が直接第３半導体層７に触れることが無くなる。これにより、アノード抵抗を下げるために表面の浅い領域に高濃度で第３半導体層７を形成しても、ダークカウントレートが増えることは無い。したがって、リークを抑制でき、良好なダークカウントレート特性を得ることができる。
【０１０７】
また、一実施形態のアバランシェフォトダイオードでは、
上記基板の上記第１半導体層３の側方かつ上記第１コンタクト１１と上記第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成された電極２０を備える。
【０１０８】
上記実施形態によれば、基板１の第１半導体層３の側方かつ第１コンタクト１１と第２コンタクト１２との間の領域上に、絶縁膜１０を介して形成された電極２０に印加する電圧を制御することによって、第１半導体層３の側方の電界強度をコントロールでき、アバランシェフォトダイオードの感度および増幅率を高めることができる。
【０１０９】
また、一実施形態のアバランシェフォトダイオードでは、
上記基板１は、上記第１の導電型のシリコン基板１であり、
上記第３半導体層７の不純物濃度がシリコンへの固溶度を超えている。
【０１１０】
上記実施形態によれば、シリコン基板１表面に形成されたアノード低抵抗化のための第３半導体層７は、十分な不純物濃度を確保するためシリコンの固溶度を超えたイオン注入を施されていることが望ましい。
【０１１１】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層６の不純物濃度が固溶度を超えない濃度である。
【０１１２】
上記実施形態によれば、第４半導体層６の不純物濃度が固溶度を超えたイオン注入による不純物の偏析を起こさない濃度とすることで、偏析した不純物欠陥起因による再結合電流が発生せず、空乏層が第４半導体層６に触れても、ダークカウントレートを悪化させない。
【０１１３】
また、一実施形態のアバランシェフォトダイオードでは、
上記第４半導体層を超えて上記第３半導体層側に空乏層が広がらないように構成されている。
【０１１４】
上記実施形態によれば、空乏層が第４半導体層６を超えて第３半導体層７側に広がらないように、空乏層幅を制御することによって、電界強度を制御することができ、安定的な増幅率を確保することができる。
【産業上の利用可能性】
【０１１５】
本発明のアバランシェフォトダイオードは、受光素子として様々な光センサに利用することができる。
【符号の説明】
【０１１６】
１…シリコン基板
２…Ｎ層
３…Ｐウェル層
４…Ｎウェル層
５…Ｎ＋層
６…Ｐ−層
７…Ｐ＋層
８…選択酸化膜ＳＴＩ
１０…絶縁膜
１１…第１コンタクト
１２…第２コンタクト
１３…１層目配線メタル(アノード電極)
１４…１層目配線メタル(カソード電極)
１５…プラズマＳＩＮ膜
１６…ＢＰＳＧ膜
１７…層間ＨＤＰ膜
１８…層間ＴＥＯＳ
１９…２層目配線メタル
２０…ポリシリコン電極
２１…カバー酸化膜
２２…カバーＳＩＮ膜
３０…第２のＰウェル層
【国際調査報告】
2017094277.tif 000015
2017094277.tif 000016
2017094277.tif 000017
2017094277.tif 000018