(57)【要約】  本発明は、トレンチゲートを有する半導体装置において、第１導電型の半導体層に設けられたトレンチの底部に接する第２導電型のトレンチ底部保護層と、隣り合うトレンチ底部保護層間に設けられた第１導電型の空乏化抑制層を備え、空乏化抑制層は、隣り合うトレンチ底部保護層までの水平方向の距離が等しい中間点を含み、トレンチおよびトレンチ底部保護層の何れとも接しない大きさに形成され、その不純物濃度は半導体層よりも高く設定される。
2017187670.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、
前記半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、
前記半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、
前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、
前記第１および第３の半導体領域を厚さ方向に貫通して複数設けられた、前記半導体層内に達するトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた前記トレンチ内に埋め込まれたゲート電極と、
前記トレンチの底部に接するように設けられた第２導電型のトレンチ底部保護層と、
隣り合う前記トレンチ底部保護層間に設けられた第１導電型の空乏化抑制層と、
前記トレンチおよびその周囲の前記第１の半導体領域の上方を覆い、前記第１および第２の半導体領域の上方にコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上を覆うと共に、前記コンタクトホール内に埋め込まれた第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記空乏化抑制層は、
隣り合う前記トレンチ底部保護層までの水平方向の距離が等しい中間点を含み、前記第３の半導体領域、前記トレンチおよび前記トレンチ底部保護層の何れとも接しない大きさに形成され、その不純物濃度は前記半導体層よりも高く設定される半導体装置。
【請求項２】
前記空乏化抑制層は、
前記トレンチ底部保護層と同じ深さに位置し、同じ厚さを有するように設けられる、請求項１記載の半導体装置。
【請求項３】
前記空乏化抑制層は、
その水平方向の中央が、前記トレンチ底部保護層間の水平方向の中央と一致するように設けられる、請求項１または請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、
前記第３の半導体領域の底面に接するように設けられた第１導電型の不純物領域をさらに備え、
前記不純物領域は、前記空乏化抑制層とは離れた位置に設けられる、請求項１から請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記不純物領域は、
前記トレンチ底部保護層間における前記第３の半導体領域の底面のうち、水平方向の中央部分を除く領域に設けられる、請求項４記載の半導体装置。
【請求項６】
前記トレンチ底部保護層は、前記第１の主電極と電気的に接続される、請求項１から請求項５の何れか１項に記載の半導体装置。
【請求項７】
前記空乏化抑制層は、
その水平方向の中央部において不純物濃度が最も高く、前記中央部から水平方向に離れるにつれて不純物濃度が低くなる不純物濃度分布を有する、請求項１から請求項６の何れか１項に記載の半導体装置。
【請求項８】
前記空乏化抑制層は、
その垂直方向の中央部において不純物濃度が最も高く、前記中央部から垂直方向に離れるにつれて不純物濃度が低くなる不純物濃度分布を有する、請求項１から請求項６の何れか１項に記載の半導体装置。
【請求項９】
前記空乏化抑制層の水平方向の位置は、前記トレンチの側壁までの水平方向の距離が、前記トレンチの側壁の結晶面の面方位に合わせて異なるように設定される、請求項１記載の半導体装置。
【請求項１０】
前記空乏化抑制層の位置は、
第１の電子移動度を有する結晶面で構成される第１の側壁までの水平方向の距離が、前記第１の電子移動度よりも低い第２の電子移動度を有する結晶面で構成される第２の側壁までの水平方向の距離よりも広くなるように設定される、請求項９記載の半導体装置。
【請求項１１】
前記空乏化抑制層は、
第２導電型の耐圧維持層を有する、請求項１から請求項１０の何れか１項に記載の半導体装置。
【請求項１２】
前記耐圧維持層は、前記トレンチ底部保護層と接続される、請求項１１記載の半導体装置。
【請求項１３】
前記耐圧維持層は、
前記空乏化抑制層の水平方向の中央部分に設けられる、請求項１１または請求項１２記載の半導体装置。
【請求項１４】
前記第１の主電極は、
前記コンタクトホールを介して前記第１および第２の半導体領域とオーミック接触するように設けられる、請求項１から請求項１３の何れか１項に記載の半導体装置。
【請求項１５】
請求項１記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トレンチゲートを有する半導体装置に関する。
【背景技術】
【０００２】
パワーエレクトロニクス機器において、電気モータ等の負荷への電力供給を制御するため、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置と呼ばれるスイッチングデバイスが広く使用されている。【０００３】
このような絶縁ゲート型半導体装置の１つとして、ゲート電極が半導体層中に埋め込まれたトレンチゲート型ＭＯＳＦＥＴが挙げられる。トレンチゲート型ＭＯＳＦＥＴは、半導体層中にトレンチを形成し、その側面をチャネル領域として利用することで、チャネル幅密度を高め、デバイスの性能を向上させることができる。【０００４】
ここで、高耐圧および低損失を実現できる次世代の半導体装置として、炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体を用いた半導体装置（ワイドバンドギャップ半導体装置）が注目されており、トレンチゲート型ＭＯＳＦＥＴについても適用が進められている。【０００５】
炭化珪素を半導体材料として使用すると、その高い絶縁破壊電圧により高い耐圧を備える半導体装置の実現が可能となるが、オフ時に高い電圧が印加されるため、ゲート絶縁膜に高電界がかかり、不具合が発生する可能性が高くなる。特にトレンチゲート型は、トレンチ底部が基板近くに位置すると共に、形状的にトレンチ底部に電界が集中しやすく、ゲート絶縁膜の信頼性の低下が懸念される。【０００６】
トレンチ底部の電界を緩和する方法として、特許文献１に開示されるように、ドリフト層とは逆導電型の不純物層でトレンチ底部を覆って保護層とした構成が提案されている。特許文献１ではｎ型のドリフト層にトレンチゲートを形成し、その底面に接するようにｐ型の保護層を形成した構成が開示されており、ドレイン電極−ソース電極間に高バイアスが印加された際の電界からトレンチ底部を保護すると共に、トレンチ底部に形成されているゲート絶縁膜の電界強度を低く保つことができる。【０００７】
このようにトレンチ底部に保護層を形成することで、トレンチ底部を保護して信頼性を向上することが可能となる。一方で、隣り合うトレンチのそれぞれの底部に形成されたｐ型の保護層間にはＪＦＥＴ（Junction Field Effect Transistor）領域が形成される。ＭＯＳＦＥＴの導通時には、このｐ型の保護層に挟まれたＪＦＥＴ領域をドレイン電流が流れることになるが、導通時であっても保護層からドリフト層内に伸びる空乏層は一定の広がりを有するため電流経路は狭まり、スイッチングデバイスのオン抵抗が増大してしまう。【０００８】
そのため、特許文献２に開示されるように、ｐ型の保護層の側面に接するようにｎ型の不純物層を形成して、空乏化を抑制する空乏化抑制層を形成した構成が提案されている。ｎ型の不純物層を形成することで保護層からの空乏層の伸びを抑えることができ、電流経路を広げることが可能となる。しかし、これに伴ってトレンチ底部の電界強度が高まり、ゲート絶縁膜の電界強度を低く保つことができなくなる。特にトレンチ底部の角部はｐ型の保護層に覆われていないため、電界強度の緩和効果が期待できない。【０００９】
ＪＦＥＴ抵抗を低減しつつオン抵抗を維持（電流経路を確保）するための別の構成として、ＭＯＳＦＥＴのセル間隔（トレンチゲート間距離）を広げることが挙げられるが、単位面積当たりのトレンチ本数が減少することで電流経路となるチャネル幅密度が減少し、結果としてオン抵抗が高くなる。さらに保護層間距離の増加に伴い、トレンチ底部およびボディ領域底部の電界強度が増加することとなり、デバイス耐圧の低下およびゲート絶縁膜の信頼性低下につながる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２０１５／０７２０５２号
【特許文献２】特開２００５−２３６２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述したように、トレンチゲート型ＭＯＳＦＥＴでは、オフ時の高電圧印加時に、トレンチ底部に電界が集中しやすい。そのため、特許文献１、２のトレンチゲート型ＭＯＳＦＥＴのように、トレンチ底部にドリフト層とは逆導電型の保護層を形成した構成が提案されている。【００１２】
このような構成においては、保護層から伸びる空乏層により、隣り合う保護層間でドレイン電流の電流経路が狭窄し、スイッチングデバイスのオン抵抗が増大する問題がある。【００１３】
そこで、特許文献２に開示されるように、ドリフト層と同じ導電型で高濃度の空乏化抑制層を保護層の側面に形成すると、空乏層の伸びが抑えられ、オン電流経路が広がってオン抵抗の増加を抑制することはできるものの、トレンチ底部のゲート絶縁膜にドリフト層よりも高濃度の空乏化抑制層が接しているため、トレンチ底部の電界強度が増加することとなる。【００１４】
このように、トレンチ底部に保護層を設けることによってゲート絶縁膜にかかる電界を緩和する構成を採ると、保護層からドリフト層内に伸びる空乏層によって電流経路が狭窄し、ＪＦＥＴ抵抗が増加するが、これを解消しようとすればトレンチ底部の電界強度が増加することとなる。【００１５】
本発明は上記のような問題を解決するためになされたものであり、トレンチ底部への電界集中の緩和とオン抵抗低減のトレードオフ関係を改善した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、前記半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、前記第１および第３の半導体領域を厚さ方向に貫通して複数設けられた、前記半導体層内に達するトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記ゲート絶縁膜で覆われた前記トレンチ内に埋め込まれたゲート電極と、前記トレンチの底部に接するように設けられた第２導電型のトレンチ底部保護層と、隣り合う前記トレンチ底部保護層間に設けられた第１導電型の空乏化抑制層と、前記トレンチおよびその周囲の前記第１の半導体領域の上方を覆い、前記第１および第２の半導体領域の上方にコンタクトホールを有する層間絶縁膜と、前記層間絶縁膜上を覆うと共に、前記コンタクトホール内に埋め込まれた第１の主電極と、前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、前記空乏化抑制層は、隣り合う前記トレンチ底部保護層までの水平方向の距離が等しい中間点を含み、前記第３の半導体領域、前記トレンチおよび前記トレンチ底部保護層の何れとも接しない大きさに形成され、その不純物濃度は前記半導体層よりも高く設定される。
【発明の効果】
【００１７】
本発明によれば、トレンチ底部への電界集中の緩和とオン抵抗低減のトレードオフ関係を改善することができる。また、ボディ領域である第３の半導体領域底部の電界強度を増加させず、耐圧を維持できる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る実施の形態１のＭＯＳＦＥＴの１つのセルの構成を示す断面図である。
【図２】本発明に係る実施の形態１のＭＯＳＦＥＴのオン時に形成される空乏層を示す図である。
【図３】空乏化抑制層を設けない場合にＭＯＳＦＥＴのオン時に形成される空乏層を示す図である。
【図４】本発明に係る実施の形態１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴにおけるシミュレーション結果を示す図である。
【図５】本発明に係る実施の形態１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴにおけるシミュレーション結果を示す図である。
【図６】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態１のＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態１のＭＯＳＦＥＴのセルの平面パターンの一例を示す図である。
【図１５】本発明に係る実施の形態１のＭＯＳＦＥＴのセルの平面パターンの一例を示す図である。
【図１６】本発明に係る実施の形態１のＭＯＳＦＥＴのセルの平面パターンの一例を示す図である。
【図１７】トレンチ底部保護層とソース電極との電位固定部の構成を示す平面図である。
【図１８】トレンチ底部保護層とソース電極との電位固定部の構成を示す断面図である。
【図１９】電位固定部の形成工程を説明する断面図である。
【図２０】電位固定部の形成工程を説明する断面図である。
【図２１】電位固定部の形成工程を説明する断面図である。
【図２２】本発明に係る実施の形態１の変形例１のＭＯＳＦＥＴの１つのセルの構成を示す断面図である。
【図２３】本発明に係る実施の形態１の変形例２のＭＯＳＦＥＴの１つのセルの構成を示す断面図である。
【図２４】本発明に係る実施の形態１の変形例３のＭＯＳＦＥＴの１つのセルの構成を示す断面図である。
【図２５】本発明に係る実施の形態１の変形例４のＭＯＳＦＥＴの１つのセルの構成を示す断面図である。
【図２６】本発明に係る実施の形態２のＭＯＳＦＥＴの１つのセルの構成を示す断面図である。
【図２７】トレンチの側壁と結晶面との関係を示す図である。
【図２８】本発明に係る実施の形態２のＭＯＳＦＥＴのセルの平面パターンの一例を示す図である。
【図２９】本発明に係る実施の形態２のＭＯＳＦＥＴのセルの平面パターンの一例を示す図である。
【図３０】本発明に係る実施の形態２のＭＯＳＦＥＴのセルの平面パターンの一例を示す図である。
【図３１】本発明に係る実施の形態３のＭＯＳＦＥＴの１つのセルの構成を示す断面図である。
【図３２】本発明に係る実施の形態３の変形例のＭＯＳＦＥＴのセルの平面パターンの一例を示す図である。
【図３３】トレンチ底部保護層とソース電極との電位固定部の構成を示す断面図である。
【図３４】トレンチ底部保護層とソース電極との電位固定部の構成を示す断面図である。
【図３５】本発明に係る実施の形態５の電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
＜はじめに＞
以下、本発明に係る実施の形態について説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。これは各図面間においても同様である。
【００２０】
また、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００２１】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００２２】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００２３】
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００２４】
＜実施の形態１＞
＜装置構成＞
図１はＳｉＣ基板上に形成されたＭＯＳ構造を有する電界効果トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）１００の部分構成を模式的に示す断面図である。なお、図１では「セル」と呼称されるＭＯＳの最小単位構造を破線で囲んで示しており、実際のＳｉＣ−ＭＯＳＦＥＴ１００は、複数のセルによって構成されている。
【００２５】
図１に示すように、ＳｉＣ−ＭＯＳＦＥＴ１００は、ｎ型（第１導電型）不純物を１×１０１８〜１×１０２１ｃｍ−３の範囲で比較的高濃度に含むＳｉＣ基板１上に形成されている。
【００２６】
ＳｉＣ基板１の主面上には、ｎ型不純物を１×１０１４〜１×１０１７ｃｍ−３の範囲で比較的低濃度に含むドリフト層２（半導体層）が形成されている。ドリフト層２は、例えばエピタキシャル成長により形成される。
【００２７】
ドリフト層２の上層部には、１×１０１９ｃｍ−３程度のｎ型不純物（ドナー不純物）を含むソース領域３（第１の半導体領域）が配設され、また、ソース領域３に挟まれるように、１×１０２０ｃｍ−３程度のｐ型（第２導電型）不純物（アクセプタ不純物）を含むボディコンタクト領域４（第２の半導体領域）が配設されている。
【００２８】
そして、ソース領域３およびボディコンタクト領域４の底面に接するように、ｐ型不純物を１×１０１４〜１×１０１８ｃｍ−３の範囲で比較的低濃度に含むボディ領域５（第３の半導体領域）が設けられている。
【００２９】
また、ソース領域３およびボディ領域５を厚さ方向に貫通してドリフト層２内に達する２つのトレンチ６が、ボディコンタクト領域４を間に挟むように設けられている。そして、トレンチ６の内面を覆うようにゲート絶縁膜９が設けられ、ゲート絶縁膜９で覆われたトレンチ６内にゲート電極１０が埋め込まれている。そして、トレンチ６およびその周囲のソース領域３の上方が層間絶縁膜１６で覆われ、層間絶縁膜１６にはソース領域３およびボディコンタクト領域４に達するコンタクトホールＣＨが設けられている。なお、ゲート電極１０は層間絶縁膜１６で覆われているが図示されない部分に設けられた層間絶縁膜１６の開口部を介してゲート電圧が供給される構成となっている。
【００３０】
また、層間絶縁膜１６上を覆うと共に、コンタクトホールＣＨ内を埋め込むようにソース電極１１（第１の主電極）が設けられ、ソース電極１１が設けられた側とは反対側のＳｉＣ基板１の主面上にはドレイン電極１２（第２の主電極）が設けられている。
【００３１】
また、ドリフト層２内にはトレンチ６の底面に接するように、トレンチ６の幅と同程度の幅を有するトレンチ底部保護層７が設けられている。トレンチ底部保護層７は、ｐ型不純物を１×１０１７〜１×１０１９ｃｍ−３の範囲で比較的高濃度に含んでおり、その厚さは０．１〜２．０μｍの範囲に設定される。
【００３２】
そして、隣り合うトレンチ底部保護層７間のドリフト層２内には、隣り合う２つのトレンチ底部保護層７までの水平方向（基板主面に平行な方向）の距離が等しい中間点を含むように、ドリフト層２よりも高い不純物濃度を有するｎ型の空乏化抑制層８が設けられている。空乏化抑制層８は、ボディ領域５、トレンチ６およびトレンチ底部保護層７の何れとも接しない大きさとなるように形成される。なお、図１においては空乏化抑制層８は、その水平方向の中央が、トレンチ底部保護層７間の水平方向の中央と一致する、すなわちどちらのトレンチ底部保護層７に対しても空乏化抑制層８から等距離となるように設けられている。
【００３３】
ドリフト層２より高濃度にｎ型不純物を含む空乏化抑制層８を設けた場合、空乏化抑制層８内では空乏層の伸びを抑えることができ、２つのトレンチ６から伸びる空乏層が共に重なり合わないようにすることができる。一方、空乏化抑制層８を設けることで、トレンチ６底部の電界はわずかに増加することになるので、空乏化抑制層８の不純物濃度は、ＭＯＳＦＥＴのオン時に隣り合う２つのトレンチ底部保護層７から伸びる空乏層が、共に重なり合わないようにするための濃度より高く設定し、かつＭＯＳＦＥＴのオフ時の高バイアス印加時に、トレンチ６の底部の電界の増加量を例えば３０％以下に抑える程度の濃度、例えば、１×１０１６〜１×１０１８ｃｍ−３の範囲、またはドリフト層２に対して２倍〜１００倍の範囲に設定される。
【００３４】
また、空乏化抑制層８の幅は、高バイアス印加時にトレンチ６の底部が高電界とならないようにするために、ＭＯＳＦＥＴのセルピッチ（トレンチゲートの中心間距離）の５〜５０％の範囲に設定される。そして空乏化抑制層８は、ＭＯＳＦＥＴのオン時にはトレンチ底部保護層７から水平方向に伸びる空乏層を抑制し、かつオフ時にはドリフト層２内に空乏層が充分に伸びることで耐圧を維持するために、トレンチ底部保護層７と同じ深さに位置するように設けることが望ましく、厚さはトレンチ底部保護層７と同じ０．１〜２．０μｍの範囲となるように設定される。
【００３５】
図２においてはＭＯＳＦＥＴのオン時に形成される空乏層ＤＬを破線で示しており、隣り合う２つのトレンチ底部保護層７からの空乏層の伸びが抑制されている。また、図３には空乏化抑制層８を設けない場合にＭＯＳＦＥＴのオン時に形成される空乏層ＤＬを破線で示しており、トレンチ底部保護層７から空乏層ＤＬがトレンチゲート間の中央部まで伸びている。この空乏層ＤＬの影響で、隣り合うトレンチ底部保護層７間に形成されるＪＦＥＴ領域が狭くなり、オン電流経路が狭くなってＪＦＥＴ抵抗が増大する。
【００３６】
一方、図２に示すように、ドリフト層２の不純物濃度よりも高い不純物濃度を有する空乏化抑制層８をトレンチ底部保護層７間に設けた場合は、空乏層ＤＬの伸びが縮小され、オン電流経路が拡大することで、ＪＦＥＴ抵抗が減少する。
【００３７】
また、オン電流経路が拡大することで、従来よりもセルピッチを狭めてもＪＦＥＴ抵抗の増加の影響を受けにくくなり、ＪＦＥＴ抵抗増加を回避するためのセルピッチ拡大によるチャネル幅密度の減少を抑制でき、オン抵抗の増加を抑制できる。また、セルピッチの縮小によりトレンチ底部保護層７間の距離が小さくなることで、トレンチ６底部の電界強度を低減し、耐圧およびゲート絶縁膜９の信頼性を向上することができる。これによって、より高いオン抵抗低減効果が得られる。また、空乏層の幅は温度上昇とともに広くなるが、空乏化抑制層８によってＪＦＥＴ抵抗の増加を抑えられるため、オン抵抗の温度特性も改善できる。
【００３８】
図４および図５は、ｐ型の保護層の側面に接するようにｎ型の不純物層が形成された従来の構成と、図１に示すＳｉＣ−ＭＯＳＦＥＴ１００の構成におけるシミュレーション結果を示す図である。
【００３９】
図４は、ＭＯＳＦＥＴのオフ時のドレイン電圧（任意単位）の変化に対するゲート絶縁膜の電界強度（任意単位）の特性を示す図であり、図５は、ＭＯＳＦＥＴのオフ時のドレイン電圧（任意単位）の変化に対するドレイン電流（任意単位）の特性を示す図であり、両図とも従来の構成における特性を破線で示し、図１の構成における特性を実線で示している。
【００４０】
図４および図５より、従来の構成に比べ、トレンチ６およびトレンチ底部保護層７から離れた位置に空乏化抑制層８を設けた図１の構成では、トレンチ底部の電界強度が低減され、ゲート絶縁膜の電界強度およびＭＯＳＦＥＴのオフ時のドレイン電流が低減されていることが分かる。この結果、耐圧およびゲート絶縁膜９の信頼性が向上することとなる。
【００４１】
また、空乏化抑制層８はボディ領域５とも離れた位置に形成されるため、ボディ領域５底部におけるオフ時の電界強度が増加せず、耐圧を低下させずにゲート絶縁膜９の信頼性が向上することとなる。
【００４２】
以上説明したように、空乏化抑制層８を設けることで、デバイスオン時にトレンチ底部保護層７からドリフト層２中に水平方向に伸びる空乏層幅が縮小され、ＪＦＥＴ領域におけるオン電流経路が拡大し、トレンチ底部保護層７間に生じるＪＦＥＴ抵抗を低減することができ、ＭＯＳＦＥＴのオン抵抗を低減することができる。
【００４３】
また、空乏化抑制層８をボディ領域５、トレンチ６、トレンチ底部保護層７から離れて配置することで、従来の空乏化抑制層とトレンチ底部保護層が隣接した構造に比べて耐圧の向上とゲート絶縁膜９の電界強度の低減が可能となる。
【００４４】
さらに、セルピッチの縮小が可能となり、チャネル幅密度の増加とトレンチ底部の電界緩和が可能になる。これらの効果で、オン抵抗の低減と、ゲート絶縁膜の信頼性および耐圧が向上し、デバイスのオン特性とオフ特性のトレードオフを改善できる。
【００４５】
＜製造方法＞
次に、製造工程を順に示す断面図である図６〜図１３を用いて、ＳｉＣ−ＭＯＳＦＥＴ１００の製造方法を説明する。なお、以下の説明で例として挙げる材料は同等の機能を有する材料に適宜変更可能である。
【００４６】
まず、図６に示す工程において、ｎ型不純物を１×１０１８〜１×１０２１ｃｍ−３の範囲で含むＳｉＣ基板１を準備し、ＳｉＣ基板１の一方の主面上に、ｎ型炭化珪素層をエピタキシャル成長させてドリフト層２とする。ドリフト層２の不純物濃度は１×１０１４〜１×１０１７ｃｍ−３の範囲とする。なお、ＳｉＣ基板１の厚みは５０〜４００μｍであり、ドリフト層２の厚みは５〜１５０μｍである。
【００４７】
次に、図７に示す工程において、ドリフト層２の上層部にボディ領域５を形成し、ボディ領域５の上層部にソース領域３およびボディコンタクト領域４を選択的に形成する。ボディ領域５、ソース領域３およびボディコンタクト領域４は、イオン注入またはエピタキシャル成長により形成することができ、形成の順序は問わない。一例としては、ボディ領域５をイオン注入またはエピタキシャル成長により形成した後、ボディ領域５の上層部にｎ型不純物のイオン注入によりソース領域３を選択的に形成した後、ソース領域３の一部にｐ型不純物のイオン注入によりボディコンタクト領域４を選択的に形成する。なお、ボディ領域５の不純物濃度は１×１０１４〜１×１０１８ｃｍ−３の範囲に設定され、厚さは０．２〜１．０μｍの範囲に設定される。なお、濃度や厚みは均一でなくても良い。また、ソース領域３の不純物濃度は１×１０１９ｃｍ−３程度に設定され、厚さは０．２〜０．５μｍの範囲に設定され、ボディコンタクト領域４の不純物濃度は１×１０２０ｃｍ−３程度に設定され、厚さはソース領域３と同程度に設定される。
【００４８】
次に、図８に示す工程において、ソース領域３等が形成された状態のＳｉＣ基板１上に、フォトリソグラフィ技術を用いて空乏化抑制層８の形成領域の上方が開口部となったパターンを有するレジストマスクＲＭ１を形成し、レジストマスクＲＭ１の上方からｎ型不純物のイオン注入を行って、ドリフト層２中に空乏化抑制層８を形成する。なお、このイオン注入は、ドリフト層２の形成後であれば、ソース領域３、ボディコンタクト領域４、ボディ領域５の形成の前後は問わない。
【００４９】
また、ドリフト層２の形成途中にイオン注入を実施して空乏化抑制層８を形成しても良い。すなわち、ドリフト層２のエピタキシャル成長の途中であって、ドリフト層２の厚みが空乏化抑制層８の上面位置よりも厚くなった時点で選択的にｎ型不純物のイオン注入を行って空乏化抑制層８を形成する。その後、再度、ドリフト層２のエピタキシャル成長を開始し、空乏化抑制層８がドリフト層２の中に埋め込まれた構成を得る。この方法を採る場合、イオン注入時の注入深さを浅くできるため、低い加速電圧での注入が可能となり、高エネルギーイオンの注入による過度の拡散、結晶欠陥生成等を抑えることができる。さらに、高加速電圧のイオン注入が不要になるため、イオン注入に係る設備コストを抑えることができるという利点もある。
【００５０】
なお、上記の方法を採る場合、イオン注入による結晶欠陥等のダメージを回復させるために、イオン注入後に熱処理（アニール）を行う、あるいはイオン注入後のドリフト層２の表面に酸化膜を形成（犠牲酸化）した後、エッチングにより酸化膜を除去することで、酸化膜と共にドリフト層２の表面のダメージを除去する工程を行い、その後、再度のエピタキシャル成長を行って、ドリフト層２を所定の高さまで成長させるようにしても良い。
【００５１】
レジストマスクＲＭ１を除去した後、図９に示す工程において、ＳｉＣ基板１上にシリコン酸化膜を形成し、当該シリコン酸化膜上にフォトリソグラフィ技術を用いて、トレンチ６を形成する領域の上方が開口部となったパターンを有するレジストマスクを形成する。そして、当該レジストマスクをエッチングマスクとして、シリコン酸化膜をエッチング処理によりパターニングすることで、トレンチ６を形成する領域の上方が開口部となったエッチングマスクＥＭ１を得る。そして当該エッチングマスクＥＭ１を用いて反応性イオンエッチングによりソース領域３およびボディ領域５を厚さ方向に貫通するトレンチ６を形成する。トレンチ６の深さはボディ領域５の深さ以上であり、１．０〜６．０μｍの深さに設定される。
【００５２】
次に、図１０に示す工程において、エッチングマスクＥＭ１を注入マスクとして用いて、トレンチ６の底面より下のドリフト層２内にｐ型不純物をイオン注入してトレンチ底部保護層７を形成する。トレンチ底部保護層７のｐ型不純物の濃度は１×１０１７〜１×１０１９ｃｍ−３の範囲に設定され、その厚さは０．１〜２．０μｍの範囲に設定される。
【００５３】
なお、イオン注入の代わりに、トレンチ６をトレンチ底部保護層７の厚さ分（０．１〜２．０μｍ）だけ深く形成した後、エピタキシャル成長によりトレンチ６内にトレンチ底部保護層７を形成しても良い。なお、トレンチ底部保護層７の濃度や厚みは均一でなくても良い。
【００５４】
エッチングマスクＥＭ１を除去した後、熱処理装置（アニール装置）を用いて、これまでの工程でイオン注入した不純物を活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中、または真空中で、１３００℃〜１９００℃の温度範囲で３０秒〜１時間行う。
【００５５】
次に、図１１に示す工程において、少なくともトレンチ６の内面を覆うように例えば酸化シリコンで絶縁膜２０を形成した後、絶縁膜２０上に例えば導電性を有するポリシリコンで導電膜２１を形成し、トレンチ６内に導電膜２１を埋め込む。その後、トレンチ６内のみにゲート絶縁膜９とゲート電極１０が残るように導電膜２１および絶縁膜２０をパターニング、またはエッチバックする。
【００５６】
ここで、トレンチ６の底部における絶縁膜２０の膜厚は、トレンチ６の側面部における絶縁膜２０の膜厚より厚くても良い。図１に示したゲート絶縁膜９は側面部、底部とも同じ厚さとしているが、実際にゲート絶縁膜としてＭＯＳＦＥＴの動作に寄与するのは側面部のみであり、底部はＭＯＳＦＥＴとしての動作に寄与しない。加えて前述のとおりトレンチ６底部には電界が集中しやすく、絶縁破壊が起こりやすい。従って、トレンチ底部保護層７の設置に加えて底部のゲート絶縁膜を選択的に厚くすることで、ゲート絶縁膜９に加わる電界の影響をさらに緩和することができる。
【００５７】
次に、図１２に示す工程において、ＳｉＣ基板１上を覆うように例えば酸化シリコンで絶縁膜２２を形成し、ソース領域３の表面に露出するトレンチ６内のゲート絶縁膜９およびゲート電極１０を覆う。そして、フォトリソグラフィ技術を用いて、ソース領域３およびボディコンタクト領域４の上方が開口部となり、トレンチ６およびその周囲のソース領域３の上方を覆うパターンを有するレジストマスクＲＭ２を形成する。そして、当該レジストマスクＲＭ２をエッチングマスクとして絶縁膜２２をエッチング処理によりパターニングすることで、図１３に示すようにソース領域３およびボディコンタクト領域４に達するコンタクトホールＣＨを有し、トレンチ６およびその周囲のソース領域３の上方を覆う層間絶縁膜１６を形成する。
【００５８】
次に、層間絶縁膜１６上を覆うと共に、コンタクトホールＣＨ内を埋め込むソース電極１１を形成する。ソース電極１１はソース領域３およびボディコンタクト領域４とオーミック接触させるために、まず、コンタクトホールＣＨ内を含むドリフト層２の全面に、例えばＮｉ（ニッケル）を主成分とする金属膜をスパッタリング法等で形成し、６００℃〜１１００℃の熱処理で炭化珪素と反応させてオーミック電極となるニッケルシリサイド膜（図示省略）を形成する。その後、層間絶縁膜１６上の未反応の金属膜をウェットエッチングで除去する。層間絶縁膜１６上の金属膜を除去した後に、再度熱処理を行っても良い。この場合は、先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗なオーミック接触が形成される。そして、シリサイド膜上および層間絶縁膜１６上を覆うように、Ａｌ（アルミニウム）合金等の金属膜をスパッタリング法等で形成することで、層間絶縁膜１６上およびコンタクトホールＣＨ上にソース電極１１を形成する。
【００５９】
これによりソース電極１１は、オーミック電極となるニッケルシリサイド膜を介してソース領域３およびボディコンタクト領域４と電気的に接続されるので、実質的にソース電極１１がソース領域３およびボディコンタクト領域４とオーミック接触していることになり、接触抵抗を低減することができる。
【００６０】
最後に、ソース電極１１が設けられた側とは反対側のＳｉＣ基板１の主面上に、スパッタリング法等によりＡｌ合金等の金属膜を形成することでドレイン電極１２とし、図１に示すセル構造を有するＳｉＣ−ＭＯＳＦＥＴ１００を得る。
【００６１】
ここで、ＳｉＣ−ＭＯＳＦＥＴ１００のセルの平面パターンの一例を図１４に示す。図１４は、トレンチ６がストライプ状となった平面パターンのセルを示しており、図１４のＡ−Ａ線で示す矢視断面が図１の断面図に対応する。なお、図１４においては簡単化のため、ソース領域３およびボディコンタクト領域４より上の構成は省略しており、ボディ領域５と、トレンチ６内のゲート絶縁膜９およびゲート電極１０を上方から見た図となっているが、便宜的に空乏化抑制層８を破線で囲んで示している。
【００６２】
図１４に示されるように空乏化抑制層８は、トレンチ６の延在方向に沿って設けられているが、トレンチ６の長さと同じではなく、予め定めた長さで分断された構成となっている。
【００６３】
図１５は、ＳｉＣ−ＭＯＳＦＥＴ１００のセルの平面パターンの他の例を示す図であり、トレンチ６が格子状となった平面パターンのセルを示している。トレンチ６が格子状となった場合、格子状のトレンチ６に囲まれたセルの平面視形状は４角形となるが、正方形に限らず長方形でも良く、多角形あるいは角部が曲率を有していても良い。また、４角形のセルがジグザグに配置された構成となるようにトレンチ６を形成しても良い。
【００６４】
図１６は、ＳｉＣ−ＭＯＳＦＥＴ１００のセルの平面パターンの他の例を示す図であり、トレンチ６がストライプ状となった平面パターンにおいて、トレンチ６の延在方向に沿って４角形の空乏化抑制層８が不連続で設けられている。このような配置をアイランド状と呼称する。
【００６５】
なお、図１４〜図１６において図示はされていないが、トレンチ底部保護層７はトレンチ６の延在方向に沿ってトレンチ６の長さと同じ長さに設けられており、ソース領域３およびボディコンタクト領域４は、トレンチ６の形状に合わせてストライプ状またはアイランド状に設けられている。
【００６６】
空乏化抑制層８は、空乏化抑制層８を囲むトレンチ底部保護層７からの水平方向の距離が等しくなるように、図示されないトレンチ底部保護層７間の中央部に設けられていれば良く、図１４に示すようなストライプ状、図１５および図１６に示すようなアイランド状に形成される。なお、空乏化抑制層８の平面視形状は正方形や長方形に限らず、多角形、あるいは角部が曲率を有していても良い。
【００６７】
また、トレンチ底部保護層７はソース電極１１と接続され、電位が固定（接地）されていることが望ましい。トレンチ底部保護層７とソース電極１１との接続部分（電位固定部）の構成を図１７および図１８を用いて説明する。
【００６８】
図１７は電位固定部の構成を示す平面図であり、図１８は図１７におけるＢ−Ｂ線での断面構成を示す断面図である。図１７においては、トレンチ６がストライプ状となった平面パターンにおいて空乏化抑制層８がアイランド状に配置された構成を例示しており、平面視形状がトレンチ６でストライプ状に規定される複数のボディ領域５のうち、１つのボディ領域５が途中でトレンチ６０で分断された構成となっており、そこが電位固定部１７となっている。
【００６９】
すなわち、図１８に示すように電位固定部１７においては、トレンチ６よりも幅の広いトレンチ６０がセル間に渡るように設けられ、トレンチ６０の底面に接するように、トレンチ６０の幅と同程度の幅を有するトレンチ底部保護層７が設けられている。トレンチ６０の側面はゲート絶縁膜９で覆われると共にゲート絶縁膜９を介してゲート電極１０で覆われている。そして、ゲート電極１０を含むようにトレンチ６０内面を層間絶縁膜１６が覆っているが、トレンチ６０の底部には、層間絶縁膜１６を貫通してトレンチ底部保護層７に達するコンタクトホールＣＨ１が設けられている。ソース電極１１は、内面が層間絶縁膜１６で覆われたトレンチ６０内を埋め込むように設けられ、コンタクトホールＣＨ１を介してトレンチ底部保護層７に電気的に接続されて、トレンチ底部保護層７の電位をソース電位に固定することができる。
【００７０】
次に、図１９〜図２１を用いて電位固定部１７の形成工程を説明する。なお、図１９〜図２１は、先に図１１〜図１３を用いて説明した製造工程における電位固定部の形成工程を示す断面図であり、図１１〜図１３を用いて説明した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７１】
図６〜図１０を用いて説明した工程を経てトレンチ６および６０を形成した後、図１９に示す工程において、トレンチ６および６０の内面を覆うように絶縁膜２０を形成し、絶縁膜２０上に導電膜２１を形成してトレンチ６内に導電膜２１を埋め込むと共に、トレンチ６０の内面を導電膜２１で覆う。その後、トレンチ６および６０内のみにゲート絶縁膜９とゲート電極１０が残るように導電膜２１および絶縁膜２０をパターニング、またはエッチバックする。ここで、トレンチ６０の側面に形成される導電膜２１は、側面から水平方向に堆積される導電膜と底面から垂直方向に堆積される導電膜とが重なるため、トレンチ底面などの平坦部分に形成される導電膜２１に比べて厚く形成される。このため、エッチバック時間を制御することで、平坦部分の導電膜２１は除去され、トレンチ６０の側面には導電膜２１を残してゲート電極１０とすることができる。
【００７２】
次に、図２０に示す工程において、ＳｉＣ基板１上を覆うように絶縁膜２２を形成し、ソース領域３の表面に露出するトレンチ６内のゲート絶縁膜９およびゲート電極１０と、トレンチ６０の内面と共に側面のゲート電極１０を覆う。そして、フォトリソグラフィ技術を用いて、ソース領域３およびボディコンタクト領域４の上方およびトレンチ６０の底面中央部が開口部となったレジストマスクＲＭ２を形成する。そして、当該レジストマスクＲＭ２をエッチングマスクとして絶縁膜２２をエッチング処理によりパターニングすることで、図２１に示すようにソース領域３およびボディコンタクト領域４に達するコンタクトホールＣＨと、トレンチ６０の底面中央部においてトレンチ底部保護層７に達するコンタクトホールＣＨ１を有した層間絶縁膜１６を形成する。
【００７３】
その後、層間絶縁膜１６上を覆うと共に、コンタクトホールＣＨおよびＣＨ１内を埋め込むソース電極１１を形成することで図１８に示した電位固定部１７が得られ、トレンチ底部保護層７の電位はソース電位に固定され、トレンチ底部のゲート絶縁膜９の電界強度を低く保つことができる。なお、図１７では電位固定部１７は１箇所しか示していないが、トレンチ６がストライプ状の場合は１つの電位固定部で２本のトレンチ６の底部のトレンチ底部保護層７の電位を固定するので、残りのトレンチ６については、２本ごとに１つの電位固定部を設けることとなる。
【００７４】
なお、ソース電極１１の形成に際しては、先に説明したように、まずオーミック電極となるニッケルシリサイド膜をコンタクトホールＣＨの底面に形成する。これは、コンタクトホールＣＨ１においても同じであり、ソース電極１１は、オーミック電極となるシリサイド膜を介してトレンチ底部保護層７と電気的に接続され、実質的にソース電極１１がトレンチ底部保護層７とオーミック接触していることになり、接触抵抗を低減することができる。
【００７５】
＜変形例１＞
次に、図２２を用いて、実施の形態１の変形例１に係るＳｉＣ−ＭＯＳＦＥＴ１００Ａの構成を説明する。なお、図２２においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７６】
図２２に示すようにＳｉＣ−ＭＯＳＦＥＴ１００Ａは、ボディ領域５の下部のドリフト層２内に、ボディ領域５の底面と接するように設けられた不純物領域１５を備えている。不純物領域１５は、ｎ型不純物をドリフト層２よりも５倍〜１００倍の範囲で高濃度に有しており、より具体的にはｎ型不純物を１×１０１６〜１×１０１８ｃｍ−３の範囲で有している。なお、不純物領域１５の厚さは０．１〜２μｍの範囲に設定される。
【００７７】
ボディ領域５とトレンチ底部保護層７との間にはＪＦＥＴ抵抗が形成されるが、この不純物領域１５の形成によりボディ領域５からドリフト層２への空乏層の伸びが抑制され、電流経路が広がってＪＦＥＴ抵抗を低減することができる。
【００７８】
＜変形例２＞
図２３は、実施の形態１の変形例２に係るＳｉＣ−ＭＯＳＦＥＴ１００Ｂの構成を示す断面図である。なお、図２３においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７９】
図２３に示すようにＳｉＣ−ＭＯＳＦＥＴ１００Ｂは、ボディ領域５の下部のドリフト層２内に、ボディ領域５の底面と接するように設けられた不純物領域１５１を備えている。不純物領域１５１は、ボディ領域５の底面全域を覆うのではなく、ボディ領域５の底面の中央部分は覆わないように構成されている。なお、不純物濃度および厚さはＳｉＣ−ＭＯＳＦＥＴ１００Ａの不純物領域１５と同じである。
【００８０】
このように、ボディ領域５の底面の中央部分に不純物領域１５１を設けない理由は、中央部分は電流経路とはならないため、空乏層が広がっても電流経路の狭窄を起こしにくく、抵抗が増加しにくいということに加え、ｐ型のボディ領域５からｎ型のドリフト層２へと伸びる空乏層により耐圧を高め、ゲート絶縁膜９に加わる電界を抑制できるためである。
【００８１】
＜変形例３＞
図２４は、実施の形態１の変形例３に係るＳｉＣ−ＭＯＳＦＥＴ１００Ｃの構成を示す断面図である。なお、図２４においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８２】
図２４に示すようにＳｉＣ−ＭＯＳＦＥＴ１００Ｃにおいては、隣り合うトレンチ底部保護層７間のドリフト層２内に設けられた空乏化抑制層８Ａが、不純物濃度が均一ではなく、濃度分布を有して不均一となっている。
【００８３】
すなわち、図２４に示す空乏化抑制層８Ａは、水平方向において中央部８１の不純物濃度が最も高く、中央部８１の左右サイドにおいては中央部８１よりも不純物濃度が低くなっている。このような不純物濃度分布を得るには、斜めイオン注入または分散角を広げたイオン注入により横方向（水平方向）の濃度が不均一な注入層を形成することができる。
【００８４】
このように、空乏化抑制層８Ａを中央部８１の不純物濃度が最も高い不純物濃度分布とすることで、トレンチ底部保護層７から水平方向に広がる空乏層の伸びを、最も空乏層が伸びる部分で確実に押さえることができ、耐圧とオン抵抗のトレードオフを改善することができる。なお、空乏化抑制層８Ａは水平方向において濃度が異なる多層構造としても良い。
【００８５】
＜変形例４＞
図２５は、実施の形態１の変形例４に係るＳｉＣ−ＭＯＳＦＥＴ１００Ｄの構成を示す断面図である。なお、図２５においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８６】
図２５に示すようにＳｉＣ−ＭＯＳＦＥＴ１００Ｄにおいては、隣り合うトレンチ底部保護層７間のドリフト層２内に設けられた空乏化抑制層８Ｂが、不純物濃度が均一ではなく、濃度分布を有して不均一となっている。
【００８７】
すなわち、図２５に示す空乏化抑制層８Ｂは、垂直方向（基板主面に垂直な方向）において中央部８２の不純物濃度が最も高く、中央部８２の上下サイドにおいては中央部８２よりも不純物濃度が低くなっている。このような不純物濃度分布を得るには、イオン注入時の加速エネルギーを、中央部８２で注入ピークとなるように設定することで、縦方向（垂直方向）の濃度が不均一な注入層を形成することができる。
【００８８】
このように、空乏化抑制層８Ｂを不均一な濃度分布の不純物層とすることで、トレンチ底部保護層７から水平方向に広がる空乏層の伸びを、最も空乏層が伸びる部分で確実に押さえることができ、また、トレンチ６の底部に近い部分では不純物濃度が低くなるのでトレンチ６に加わる電界強度を減少させることができる。
【００８９】
なお、空乏化抑制層８Ｂは垂直方向において濃度が異なる多層構造としても良い。また、空乏化抑制層８Ｂは、中央部８２の上下サイドにおいて、一方の不純物濃度が他方よりも低くなっていても良い。少なくとも中央部８２の不純物濃度が充分に高ければ、空乏化抑制層８内で空乏層の伸びを抑えることができる。
【００９０】
＜実施の形態２＞
図２６はＳｉＣ基板上に形成されたＳｉＣ−ＭＯＳＦＥＴ２００の部分構成を模式的に示す断面図である。なお、図２６においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９１】
図２６に示すようにＳｉＣ−ＭＯＳＦＥＴ２００においては、隣り合うトレンチ底部保護層７間のドリフト層２内に設けられた空乏化抑制層８が、隣り合うトレンチ底部保護層７との水平方向の距離が等しい中間点を含むと共に、一方のトレンチ６の側壁６１までの距離ｄ１と、他方のトレンチ６の側壁６２までの距離ｄ２とが異なる位置に設けられている。すなわち、どちらかのトレンチ６の側に偏って位置するように空乏化抑制層８が設けられている。なお、隣り合うトレンチ底部保護層７間における空乏化抑制層８の水平方向の位置は、図８を用いて説明した工程におけるレジストマスクＲＭ１の開口部の位置により設定されるので、レジストマスクＲＭ１の開口部の位置を変更すれば容易に位置をずらすことができる。
【００９２】
このように、特定の１方向でトレンチ６の側壁と空乏化抑制層８との距離を、他の方向とは異なった距離とすることで、実施の形態１の効果に加えて、基板のオフ角の影響による結晶面の違いに依存したオン時の電流ばらつきを低減することができる。これについて、トレンチ６の側壁と結晶面との関係を示す図２７を用いて説明する。
【００９３】
図２７に示すようにＳｉＣ基板１が４Ｈ−ＳｉＣ基板である場合、ＳｉＣ基板１の主面は、＜０００１＞ｃ軸が法線方向Ｎから＜１１−２０＞方向に角度θ分だけ傾いている。この角度θをオフ角と呼称し、オフ角の影響により、トレンチ６の側壁６１と側壁６２とは異なる面方位を有している。より具体的には、トレンチ６の側壁６１は、（１１−２０）面が（０００１）面方向にオフ角分傾いた面であり、トレンチ６の側壁６２は、（１１−２０）面が（０００−１）面方向にオフ角分傾いた面となっている。
【００９４】
このような構成においては、それぞれの側壁面に形成されるＭＯＳＦＥＴのチャネルの電子移動度が異なることとなり、側壁６１と側壁６２とではオン時の電流密度が異なってしまう。ここで、電子移動度の高い結晶面（第１の電子移動度を有する結晶面）で構成される側壁を側壁６１、電子移動度の低い結晶面（第２の電子移動度を有する結晶面）で構成される側壁を側壁６２とすると、距離ｄ１を距離ｄ２よりも広くすることで、側壁６１の近傍と空乏化抑制層８との間の空乏層の幅は、側壁６２近傍と空乏化抑制層８との間の空乏層の幅に比べて広くなり、電流経路が狭くなる。すなわち、空乏層の伸びによる電流経路の幅が、トレンチ６の側壁と空乏化抑制層８との距離に応じて変化する。
【００９５】
トレンチ６の側壁の面方位に合わせて空乏化抑制層８との距離を変えることで、トレンチ６の側壁の面方位ごとの電流密度を調整し、電流ばらつきの影響を低減させることができる。この結果、デバイス内の電流ばらつきが低減され、デバイスの信頼性を向上することができる。なお、ここでは側壁６１が（０００１）面方向にオフ角分傾いた面とし、側壁６１と空乏化抑制層８との距離ｄ１をｄ２よりも広くしたが、これに限定するものではなく、（０００−１）面方向に傾いた側壁６２と空乏化抑制層８との距離ｄ２を距離ｄ１より広くする構成としても構わない。
【００９６】
図２８は、トレンチ６がストライプ状となった平面パターンのセルを示しており、図２８のＣ−Ｃ線で示す矢視断面が図２６の断面図に対応する。図２８に示すように、空乏化抑制層８を間に挟んで平行して設けられた２つのトレンチのうち、一方のトレンチ６の側壁６１と空乏化抑制層８との間の距離が、他方のトレンチ６の側壁６２と空乏化抑制層８との間の距離よりも広くなるように空乏化抑制層８の位置が設定されている。
【００９７】
図２９は、トレンチ６が格子状となった平面パターンのセルを示している。図２９に示すように、トレンチ６が格子状となった場合、格子状のトレンチ６に囲まれたセルの平面視形状は４角形となり、空乏化抑制層８の平面視形状もセルに相似した４角形となる。この場合、空乏化抑制層８を間に挟んで設けられた２つのトレンチのうち、一方のトレンチ６の側壁６１と空乏化抑制層８との間の距離が、他方のトレンチ６の側壁６２と空乏化抑制層８との間の距離よりも広くなるように空乏化抑制層８の位置が設定されている。
【００９８】
また、トレンチ６が格子状となった平面パターンの場合、セルは４つのトレンチ６で囲まれるが、基板結晶の面方位の違いによりトレンチ６の側壁ごとに結晶面の面方位が異なることとなり、側壁面ごとに電子移動度が異なって、電流がばらつくこととなる。
【００９９】
そこで、電流ばらつきを低減させるために、図３０に示されるように、空乏化抑制層８をセルの１つの角部寄りの位置に配置することで、２方向以上でトレンチ６の側壁と空乏化抑制層８との距離を異なった距離としても良い。図３０の構成では、空乏化抑制層８の４つの側壁と、それぞれが対向する４つのトレンチ６の側壁との距離がそれぞれ異なっている。ただし、この場合も空乏化抑制層８の位置は、隣り合うトレンチ底部保護層７との水平方向の距離が等しい中間点を含むように設定されなければならない。なお、空乏化抑制層８の平面視形状は正方形や長方形に限らず、多角形、あるいは角部が曲率を有していても良い。
【０１００】
＜実施の形態３＞
図３１はＳｉＣ基板上に形成されたＳｉＣ−ＭＯＳＦＥＴ３００の部分構成を模式的に示す断面図である。なお、図３０においては、図１を用いて説明したＳｉＣ−ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０１】
図３０に示すようにＳｉＣ−ＭＯＳＦＥＴ３００においては、隣り合うトレンチ底部保護層７間のドリフト層２内に設けられた空乏化抑制層８が、水平方向の中央部分にｐ型不純物を含んだ耐圧維持層１９を有した構成となっている。
【０１０２】
このような構成を採ることで、トレンチ底部保護層７に加わっていたオフ時の電界を、耐圧維持層１９にも分担させることができ、ボディ領域５の底部、トレンチ６の底部共に電界強度を減少させ耐圧を維持することができる。
【０１０３】
すなわち、耐圧維持層１９を有さない場合、トレンチ底部保護層７にオフ時の電界が加わることとなる。トレンチ底部保護層７の面積が広ければ電界集中が起こりにくくなるが、トレンチ底部保護層７の面積はトレンチ６の底面積で規定されるので狭く、電界集中が起こりやすい。しかし、トレンチ６間に耐圧維持層１９を設けることで、トレンチ底部保護層７だけに加わっていた電界が、耐圧維持層１９にも加わることとなり、トレンチ底部への電界集中が緩和することとなる。なお、耐圧維持層１９を設けることで、ボディ領域５の底部への電界集中も緩和することとなる。
【０１０４】
なお、耐圧維持層１９の厚さは空乏化抑制層８よりも薄くても厚くても良い。耐圧維持層１９の厚さが空乏化抑制層８よりも薄い場合は、耐圧維持層１９の上または下を空乏化抑制層８で覆うことで、空乏化抑制層８との段差を無くす構成としても良い。また、耐圧維持層１９を空乏化抑制層８で囲む構成としても良い。
【０１０５】
また、耐圧維持層１９の厚さを空乏化抑制層８以上の厚さとする場合、上方のボディ領域５に接続される厚さとしても良い。
【０１０６】
また、耐圧維持層１９の幅はトレンチ底部保護層７の幅と同等かトレンチ底部保護層７の幅よりも小さい方が望ましい。
【０１０７】
なお、耐圧維持層１９は、図８を用いて説明した工程におけるレジストマスクＲＭ１を用いて空乏化抑制層８を形成した後、耐圧維持層１９形成のための開口部を有するレジストマスクを用いて空乏化抑制層８の中央部分にｐ型不純物をイオン注入することで形成でき、その不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３の範囲とする。
【０１０８】
＜変形例＞
次に、図３２を用いて、実施の形態３の変形例に係るＳｉＣ−ＭＯＳＦＥＴ３００Ａの構成を説明する。図３２は、ＳｉＣ−ＭＯＳＦＥＴ３００Ａのセルの平面パターンを示す図であり、トレンチ６がストライプ状となった平面パターンにおいて、空乏化抑制層８がトレンチ６に沿ってストライプ状に配置された構成を例示している。そして、平面視形状がトレンチ６でストライプ状に規定される複数のボディ領域５のうち、１つのボディ領域５が途中でトレンチ６０で分断された構成となっており、そこが図１８を用いて説明した電位固定部１７と同様の構成となっている。
【０１０９】
図３２に示すように、ストライプ状の空乏化抑制層８の幅方向中央部には空乏化抑制層８に沿ってストライプ状の耐圧維持層１９が設けられており、空乏化抑制層８および耐圧維持層１９は電位固定部１７が設けられた部分以外では分断されずに延在している。
【０１１０】
一方、ボディ領域５が途中でトレンチ６０で分断された部分では、空乏化抑制層８はトレンチ６０の手前で分断されるが、耐圧維持層１９はトレンチ６０の側面下方まで延在し、トレンチ６０の底部に設けられたトレンチ底部保護層７の側面に接続される構成となっている。換言すると、セル間に渡るように設けられたトレンチ６０の底部に設けられたトレンチ底部保護層７と耐圧維持層１９とが接続された構成となっている。
【０１１１】
このような構成を採ることで、耐圧維持層１９はトレンチ底部保護層７を介してソース電極１１と電気的に接続されることとなり、耐圧維持層１９はトレンチ底部保護層７と同電位となるため、ＭＯＳＦＥＴのオフ時にトレンチ底部付近でより平面的に電界を受け、電界集中を緩和して耐圧を維持することができる。また、耐圧維持層１９がトレンチ底部保護層７を介してソース電極１１と電気的に接続されることで、電荷の応答速度が速くなることから、スイッチング速度の向上によるスイッチング損失の低減が期待できる。
【０１１２】
図３３は、図３２におけるＤ−Ｄ線での断面構成を示す断面図であり、図３４は、図３２におけるＥ−Ｅ線での断面構成を示す断面図である。図３３に示すように、ストライプ状の空乏化抑制層８の水平方向の中央部分に耐圧維持層１９を有した構成となっている。
【０１１３】
なお、耐圧維持層１９の厚さは空乏化抑制層８よりも薄くても厚くても良いが、トレンチ底部保護層７の厚さとは同じ程度かそれ以下とすることが望ましい。
【０１１４】
なお、以上の説明において使用した「ＡとＢとが電気的に接続される」という表現は、構成Ａと構成Ｂとの間で双方向に電流が流れることを意味する。また、同じ厚さ、同じ深さとは、完全に一致している場合に限定されず、−２０％〜＋２０％の範囲で異なっている場合を含むものとする。
【０１１５】
＜他の適用例＞
以上説明した実施の形態１〜３においては、本発明をドリフト層２とＳｉＣ基板１（バッファ層含む）とが同じ導電型を有するＭＯＳＦＥＴに適用した例を示したが、本発明はドリフト層２とＳｉＣ基板１とが異なる導電型を有するＩＧＢＴに対しても適用可能である。
【０１１６】
例えば、図１に示した構成に対し、ｎ型のドリフト層２に対してＳｉＣ基板１をｐ型とすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域３およびソース電極１１は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１２はコレクタ電極に対応することになる。
【０１１７】
また、本発明は、ＳｉＣ基板１を機械的または化学的またはその他の方法によって除去し、ドリフト層２（エピタキシャル成長層）のみによって構成されるフリースタンディング基板（自立基板）に適用することもできる。なお、エピタキシャル成長層のみで構成されるフリースタンディング基板も「ＳｉＣ基板」と言うことができる。フリースタンディング基板の一方の主面にソース領域、ソース電極等を形成し、他方の主面にドレイン電極を形成すればＭＯＳＦＥＴが得られ、フリースタンディング基板の一方の主面にエミッタ領域、エミッタ電極等を形成し、他方の主面にコレクタ領域、コレクタ電極を形成すればＩＧＢＴが得られる。
【０１１８】
また、実施の形態１〜３では、本発明を炭化珪素半導体に適用した例を示したが、本発明は、他のワイドバンドギャップ半導体、例えば窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などに対しても適用可能である。炭化珪素を含むワイドバンドギャップ半導体を半導体材料として使用した場合でも、トレンチ底部の電界を緩和し、ゲート絶縁膜の信頼性および耐圧を向上できる。
【０１１９】
＜実施の形態４＞
本実施の形態は、上述した実施の形態１〜３に係る半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本発明を適用した場合について説明する。
【０１２０】
図３５は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【０１２１】
図３５に示す電力変換システムは、電源５００、電力変換装置６００、負荷７００で構成される。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。電源５００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成しても良い。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成しても良い。
【０１２２】
電力変換装置６００は、電源５００と負荷７００の間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図３５に示すように、直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路６０２と、駆動回路６０２を制御する制御信号を駆動回路６０２に出力する制御回路６０３とを備えている。
【０１２３】
負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【０１２４】
以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードで構成することができる。主変換回路６０１の各スイッチング素子には、上述した実施の形態１〜３の何れかに係る半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路６０１の３つの出力端子は、負荷７００に接続される。
【０１２５】
駆動回路６０２は、主変換回路６０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路６０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路６０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【０１２６】
制御回路６０３は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチング素子を制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路６０２に制御指令（制御信号）を出力する。駆動回路６０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【０１２７】
本実施の形態に係る電力変換装置では、主変換回路６０１のスイッチング素子として実施の形態１〜３のいずれかに係る半導体装置を適用するため、トレンチ底部への電界集中の緩和とオン抵抗低減のトレードオフ関係を改善することができる。また、ボディ領域である第３の半導体領域底部の電界強度を増加させず、耐圧を維持できる。
【０１２８】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【０１２９】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【０１３０】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１３１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2017187670.tif 000013
【図１２】
2017187670.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【手続補正書】
【提出日】平成30年5月21日(2018.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、
前記半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、
前記半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、
前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、
前記第１および第３の半導体領域を厚さ方向に貫通して複数設けられた、前記半導体層内に達するトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた前記トレンチ内に埋め込まれたゲート電極と、
前記トレンチの底部に接するように設けられた第２導電型のトレンチ底部保護層と、
隣り合う前記トレンチ底部保護層間に設けられた第１導電型の空乏化抑制層と、
前記トレンチおよびその周囲の前記第１の半導体領域の上方を覆い、前記第１および第２の半導体領域の上方にコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上を覆うと共に、前記コンタクトホール内に埋め込まれた第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記空乏化抑制層は、
隣り合う前記トレンチ底部保護層までの水平方向の距離が等しい中間点を含み、前記第３の半導体領域、前記トレンチおよび前記トレンチ底部保護層の何れとも接しない大きさに形成され、前記トレンチ底部保護層と同じ深さに位置し、同じ厚さを有し、その不純物濃度は前記半導体層よりも高く設定される半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、
前記半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、
前記半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、
前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、
前記第３の半導体領域の底面に接するように設けられた第１導電型の不純物領域と、
前記第１および第３の半導体領域を厚さ方向に貫通して複数設けられた、前記半導体層内に達するトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた前記トレンチ内に埋め込まれたゲート電極と、
前記トレンチの底部に接するように設けられた第２導電型のトレンチ底部保護層と、
隣り合う前記トレンチ底部保護層間に設けられた第１導電型の空乏化抑制層と、
前記トレンチおよびその周囲の前記第１の半導体領域の上方を覆い、前記第１および第２の半導体領域の上方にコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上を覆うと共に、前記コンタクトホール内に埋め込まれた第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記空乏化抑制層は、
隣り合う前記トレンチ底部保護層までの水平方向の距離が等しい中間点を含み、前記第３の半導体領域、前記トレンチおよび前記トレンチ底部保護層の何れとも接しない大きさに形成され、その不純物濃度は前記半導体層よりも高く設定され、前記不純物領域は、前記空乏化抑制層とは離れた位置に設けられる半導体装置。
【請求項３】
前記不純物領域は、
前記トレンチ底部保護層間における前記第３の半導体領域の底面のうち、水平方向の中央部分を除く領域に設けられる、請求項２記載の半導体装置。
【請求項４】
前記トレンチ底部保護層は、前記第１の主電極と電気的に接続される、請求項１から請求項３の何れか１項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、
前記半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、
前記半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、
前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、
前記第１および第３の半導体領域を厚さ方向に貫通して複数設けられた、前記半導体層内に達するトレンチと、
前記トレンチの内面を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた前記トレンチ内に埋め込まれたゲート電極と、
前記トレンチの底部に接するように設けられた第２導電型のトレンチ底部保護層と、
隣り合う前記トレンチ底部保護層間に設けられた第１導電型の空乏化抑制層と、
前記トレンチおよびその周囲の前記第１の半導体領域の上方を覆い、前記第１および第２の半導体領域の上方にコンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上を覆うと共に、前記コンタクトホール内に埋め込まれた第１の主電極と、
前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、
前記空乏化抑制層は、
隣り合う前記トレンチ底部保護層までの水平方向の距離が等しい中間点を含み、前記第３の半導体領域、前記トレンチおよび前記トレンチ底部保護層の何れとも接しない大きさに形成され、
前記空乏化抑制層の水平方向の位置は、前記トレンチの側壁までの水平方向の距離が、前記トレンチの側壁の結晶面の面方位に合わせて異なるように設定され、その不純物濃度は前記半導体層よりも高く設定される半導体装置。
【請求項６】
前記空乏化抑制層の位置は、
第１の電子移動度を有する結晶面で構成される第１の側壁までの水平方向の距離が、前記第１の電子移動度よりも低い第２の電子移動度を有する結晶面で構成される第２の側壁までの水平方向の距離よりも広くなるように設定される、請求項５記載の半導体装置。
【請求項７】
前記空乏化抑制層は、
第２導電型の耐圧維持層を有する、請求項１から請求項６の何れか１項に記載の半導体装置。
【請求項８】
前記耐圧維持層は、前記トレンチ底部保護層と接続される、請求項７記載の半導体装置。
【請求項９】
前記耐圧維持層は、
前記空乏化抑制層の水平方向の中央部分に設けられる、請求項７または請求項８記載の半導体装置。
【請求項１０】
前記第１の主電極は、
前記コンタクトホールを介して前記第１および第２の半導体領域とオーミック接触するように設けられる、請求項１から請求項９の何れか１項に記載の半導体装置。
【請求項１１】
請求項１から請求項１０の何れか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に設けられた第１導電型の第１の半導体領域と、前記半導体層の上層部に前記第１の半導体領域に接して設けられた第２導電型の第２の半導体領域と、前記第１および第２の半導体領域の底面に接して設けられた第２導電型の第３の半導体領域と、前記第１および第３の半導体領域を厚さ方向に貫通して複数設けられた、前記半導体層内に達するトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記ゲート絶縁膜で覆われた前記トレンチ内に埋め込まれたゲート電極と、前記トレンチの底部に接するように設けられた第２導電型のトレンチ底部保護層と、隣り合う前記トレンチ底部保護層間に設けられた第１導電型の空乏化抑制層と、前記トレンチおよびその周囲の前記第１の半導体領域の上方を覆い、前記第１および第２の半導体領域の上方にコンタクトホールを有する層間絶縁膜と、前記層間絶縁膜上を覆うと共に、前記コンタクトホール内に埋め込まれた第１の主電極と、前記半導体基板の第２の主面上に配設された第２の主電極と、を備え、前記空乏化抑制層は、隣り合う前記トレンチ底部保護層までの水平方向の距離が等しい中間点を含み、前記第３の半導体領域、前記トレンチおよび前記トレンチ底部保護層の何れとも接しない大きさに形成され、前記トレンチ底部保護層と同じ深さに位置し、同じ厚さを有し、その不純物濃度は前記半導体層よりも高く設定される。
【国際調査報告】
2017187670.tif 000038
2017187670.tif 000039
2017187670.tif 000040
2017187670.tif 000041