(57)【要約】  「１Ｈ」の規模のニューロ半導体装置を実現可能にすること。  １つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置は、磁界結合を用いた非接触通信を行う前記シナプス結合と、有線接続及び論理回路を含む前記ニューロン部とを備え、前記シナプス結合と前記ニューロン部とが３次元に敷き詰めたコネクションアレイ配列を有し、前記コネクションアレイ配列のグルーピング、又は、近距離、中距離、若しくは遠距離接続の有線接続の少なくとも一部を、再構成可能とする機能を有する。
2017057488.tif 000002
【特許請求の範囲】
【請求項１】
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備える、
半導体装置。
【請求項２】
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが３次元に敷き詰められたコネクションアレイ配列を有する、
半導体装置。
【請求項３】
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが３次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピングを行える、
半導体装置。
【請求項４】
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが３次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピングを行え、そのグループの数と規模とからなる構成を再構成可能とする機能を有する、
半導体装置。
【請求項５】
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが３次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列複数間の、近距離、中距離、若しくは遠距離接続の有線接続を有する、
半導体装置。
【請求項６】
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが３次元に敷き詰められたコネクションアレイ配列を有し、
前記コネクションアレイ配列複数間の近距離、中距離、若しくは遠距離接続の有線接続の少なくとも一部を、再構成可能とする機能を有する、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、複数の半導体チップで構成され、各々の半導体チップ間で非接触に通信が可能である半導体装置が知られている。このような半導体装置において、各半導体チップは、送信部、送信コイル、受信コイル及び受信部を備える。１つの半導体チップの送信信号は、送信部及び送信コイルを介して、他の半導体チップに送信される。送信部及び送信コイルを介して送信された送信信号は、他の半導体チップの受信コイル及び受信部を介して、受信信号として受信される（特許文献１、２参照。）。１つの半導体チップと他の半導体チップとの通信は、送信コイルと受信コイルとの磁界結合（誘導結合）によって行われるため、非接触な通信である。【０００３】
各々の半導体チップ間で非接触に通信が可能である半導体装置は、ニューロ半導体装置の用途で使用されることが知られている（特許文献２参照。）。ニューロ半導体装置は、人の脳神経細胞の機能に模した機能を有する半導体装置であり、ニューロシナプティックプロセッシングユニット（Ｎｅｕｒｏ−Ｓｙｎａｐｔｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と称されることもある。なお、ニューロ半導体装置は、複数のニューロン部と、複数のシナプス結合部と、を備える。また、ニューロ半導体装置においては、複数のニューロン部は、複数のシナプス結合部を介して結合される。特許文献２のニューロ半導体装置においては、非接触通信を行う２つのコイルが、シナプス結合の一部を構成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５６５４号公報
【特許文献２】特開平６−２４３１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、人間の知能を模したニューロ半導体装置というためには、「１Ｈ」の規模が要求されるところ、特許文献１及び２を含め従来の技術では、当該要求に応えることができなかった。
ここで、「１Ｈ」とは、一人の人間の脳と同等規模であるニューロン部が１，０００億個程度、シナプス結合部が１００兆個程度を意味する。【０００６】
本発明は、「１Ｈ」の規模のニューロ半導体装置を実現可能にすることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様のニューロ半導体装置は、
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置において、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが３次元に敷き詰めたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピング、又は、近距離、中距離、若しくは遠距離接続の有線接続の少なくとも一部を、再構成可能とする機能を有する、
ものである。
【発明の効果】
【０００８】
本発明によれば、「１Ｈ」の規模のニューロ半導体装置を実現可能にすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一態様のニューロ半導体装置の構成を説明するための図である。
【図２】図１のニューロ半導体装置を構成する半導体チップの内部透過斜視図である。
【図３】図１のニューロ半導体装置における非接触通信を説明するための概略断面図である。
【図４】図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置において、非接触通信に用いる磁界結合によるシナプス模倣の優位性を示す図である。
【図５】図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置の消費電力試算を示す図である。
【図６】図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置について、磁界結合と半導体ウェハ極薄化を組合せた場合における恩恵を説明する図である。
【発明を実施するための形態】
【００１０】
本明細書の説明において、「非接触に通信を行う」とは、通信を行う一方の通信部と、通信を行う他方の通信部とが、互いに接触せず、且つ導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１つ以上）を介さずに通信を行うことを意味する。また、「接触して通信を行う」とは、通信を行う一方の通信部と、通信を行う通信部とが、互いに接触して通信を行うか、又は導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１つ以上）を介して通信を行うことを意味する。また、通信部とは、送信及び受信を行う部分、送信のみを部分、及び、受信のみを部分を含む概念である。
【００１１】
人間の知能を模したニューロ半導体装置には「１Ｈ」の規模が不可欠である。「１Ｈ」は先ず、必ず「規模」で実現したいという要望が挙げられている。
即ち、欧米と日本で現在取り組まれている、脳構造・機能を模したハードウェアは、その規模が圧倒的に小さい。
最も進んでいるＩＢＭ（登録商標）のＳｙＮＡＰＳＥ（５４億トランジスタ）でも、１チップレベル：Ｎｅｕｒｏｎ  １００万個、Ｓｙｎａｐｓｅ結合２億５，６００万個４８チップ連結：Ｎｅｕｒｏｎ  ４，８００万個、Ｓｙｎａｐｓｅ結合１２３億個であり、それぞれ蜂（昆虫）レベル、ラットレベル規模に留まる。
しかしながら、１Ｈ規模の実現には、５０万個もの膨大なチップ数が必要になる。ここで、参考までに、スパコン「京」でも８万８，１２８個のチップ数で、タワーラック８６４台に過ぎない。つまり、これよりもさらに膨大なチップ数が必要になる。
或いは、５０万倍の動作速度でチップを駆動（１ＭＨｚ程と現実的）させて規模を補うことは可能ではあるが、蜂（昆虫）の脳を５０万倍速く動作させても、当然、人間の知能を生じ得ない。
従って、先ずは何よりも１Ｈ（ニューロン部が１，０００億個、シナプス結合部が１００兆個）の規模が不可欠である。
【００１２】
ただし、ハードウェアによる「１Ｈ」を実現するためには、途方もない規模で、これまでと全く異なる実装技術が必要になる。
ここで、現在主流のＴＳＶ（シリコン貫通ビア）による、半導体製造の「後工程」による３次元積層手法では、巨大になり過ぎ、歩留まりが低く、消費電力と発熱も非現実的なレベルに達する。従って、現在主流のＴＳＶ（シリコン貫通ビア）による、半導体製造の「後工程」による３次元積層手法を採用することは現実的でない。
そこで、本発明者らは、ナノメートル精度で加工可能な「前工程」段階のみで、ほぼ完結可能な新しい３次元実装技術を共同開発し実証実験中である。
ここで、この「新しい３次元実装技術」を実現するためには、近接無線通信技術「磁界結合」、半導体ウェハ極薄化技術、接着剤レスのウェハ貼合わせ技術、及びＴＳＶを用いない給電技術を組合せることが必要である。
このような「新しい３次元実装技術」を、従来のＴＳＶに対して、「μＴＣＩ」（Ｍｉｃｒｏ  ＴｈｒｕＣｈｉｐ  Ｉｎｔｅｒｆａｃｅ）と呼ぶ。
μＴＣＩを採用することで、これまでの１００μｍレベルの３次元積層厚から、５μｍレベルの３次元積層厚が可能になり、現在の半導体製造「前工程」で磁界結合アンテナ面積は１／１００に小型化させ、チップ体積は１／１０００以下に極小化させることが可能になる。
【００１３】
このとき、μＴＣＩの３次元積層専用に半導体前工程を専用開発すれば、１μｍ厚のウェハ極薄化と、２μｍ径の磁界結合アンテナの実現可能性も高まる。
μＴＣＩは、ＴＳＶと異なり、２μｍ径の磁界結合アンテナの中に論理回路を配置することが可能である。
このような前提では、計算上は僅か８００ｃｍ３の体積に１Ｈ規模のニューロン部とシナプス結合部に相当する機能を収めることが可能になる。なお、このような前提は、最先端半導体プロセス開発と比べれば格段に単純である。
【００１４】
ここで、図１乃至図３を参照して、μＴＣＩが適用されたニューロ半導体装置の概要を説明する。
【００１５】
図１は、ニューロ半導体装置１の構成を説明するための図である。
図１（Ａ）は、ニューロ半導体装置１におけるニューロネットワークを説明するための図である。図１（Ｂ）は、シナプス結合部３２を説明するための図である。
【００１６】
図１（Ａ）に示されるように、ニューロ半導体装置１におけるニューロネットワークは、ニューロン部３１と、シナプス結合部３２と、神経繊維配線３３を備える。
ニューロン部３１は、それぞれ神経細胞を模した演算機能を持った部分である。シナプス結合部３２は、入力信号に対して重み付けを行い、重み付けした信号を出力する機能を有する部分である。神経繊維配線３３は、神経繊維の機能に対応する配線である。
ニューロン部３１は、シナプス結合部３２を介して、神経繊維配線３３によって互いに接続されている。
【００１７】
ニューロン部３１には、シナプス結合３２によって重み付けされた複数の信号が入力される。ニューロン部３１は、所定の演算を行い、演算の結果が所定の条件を満たす場合には信号を出力する。なお、所定の条件が満たされる場合、ニューロン部３１が「発火した」と表現されることがある。
【００１８】
図１（Ｂ）に示されるように、シナプス結合部３２は、シナプス結合部入力端子３２Ａと、シナプス結合部出力端子３２Ｂとを有する。
シナプス結合部入力端子３２Ａに入力されるシナプス入力信号Ｓｉｎは、シナプス入力側電位Ｅｉｎを有する信号である。また、シナプス結合部出力端子３２Ｂから出力されるシナプス出力信号Ｓｏｕｔは、シナプス出力側電位Ｅｏｕｔを有する信号である。
そして、シナプス結合部３２は、シナプス入力信号Ｓｉｎ（シナプス入力側電位Ｅｉｎ）に対して、所定の重み係数ｗを掛けたものをシナプス出力信号Ｓｏｕｔ（シナプス出力側電位Ｅｏｕｔ）として出力する。すなわち、Ｅｏｕｔ＝ｗ×Ｅｉｎとなる。
【００１９】
シナプス結合部３２の重み係数ｗは、状況に応じて変化する変数である。よって、シナプス結合部３２は、シナプス結合部３２に入力されたシナプス入力信号Ｓｉｎのシナプス入力側電位Ｅｉｎに対するシナプス結合部３２から出力されるシナプス出力信号Ｓｏｕｔのシナプス出力側電位Ｅｏｕｔを変更可能な部分であるといえる。
【００２０】
また、シナプス結合部３２の重み係数ｗの変化は、人の脳において、特定の神経が頻繁に使用されると、特定の神経が活性化される状況を表現するためのものである。
【００２１】
例えば、シナプス結合部３２の重み係数ｗは、単位時間当たりの通信量（単位時間当たりのシナプス結合部３２に入力される信号の数）によって変化する。単位時間当たりの通信量が少ないと、重み係数ｗは小さくなり、単位時間当たりの通信量が多いと、重み係数ｗは大きくなる。また例えば、シナプス結合部３２の重み係数ｗは、通信されない時間（シナプス結合部３２に信号が入力されない時間）の間、シナプス結合部３２の重み係数ｗは経時的に減少する。シナプス結合部３２の重み係数ｗの経時的な減少は、シナプス結合の忘却を表現し得る。
【００２２】
図２は、図１のニューロ半導体装置１を構成する半導体チップ１０の内部透過斜視図である。
図２に示す様に、ニューロ半導体装置１における第１半導体チップ１０は、半導体基板部１０１と、絶縁層部１０２と、で構成される。半導体基板部１０１は、シリコンを材料とする基板である。絶縁層部１０２は、酸化シリコンである。
【００２３】
半導体基板部１０１の上には、送信回路部１２、受信回路部２２、送信信号処理部１４、受信信号処理部２４等が形成されている。絶縁層部１０２は、半導体基板部１０１、送信回路部１２及び受信回路部２２を覆うように、半導体基板部１０１上に積層（配置）されている。絶縁層部１０２の内部には、送信コイル１３や受信コイル２３が複数形成されている。送信コイル１３は、絶縁層部１０２の内部に形成される配線（不図示）によって、送信回路部１２に接続されている。受信コイル２３は、絶縁層部１０２の内部に形成される配線（不図示）によって、受信回路部２２に接続されている。半導体基板部１０１及び絶縁層部１０２を合わせた厚さは、例えば、２μｍ〜２５μｍである。
【００２４】
なお、実際の半導体チップ１０には、送信関連の構成及び受信関連の構成が、それぞれ複数個設けられている。
【００２５】
送信コイル１３の一部又は全部は、上下方向Ｘで、送信回路部１２や受信回路部２２と重なるように配置されている。受信コイル２３の一部又は全部は、上下方向Ｘで、送信回路部１２や受信回路部２２と重なるように配置されている。そのため、送信コイル１３や受信コイル２３を配置するために必要な領域の面積が削減され得る。
なお、図３に示す第２半導体チップ２０乃至５０についても、図２に示す半導体チップ１０と同様の構造である。
【００２６】
図３は、図１のニューロ半導体装置１における非接触通信を説明するための概略断面図である。
図３に示す様に、図１のニューロ半導体装置１は、５つ（複数）の半導体チップ１０乃至５０が３次元積層されて構成される。
即ち、図３に示す半導体チップ１０乃至５０の３次元積層構造からなるニューロ半導体装置１が、μＴＣＩが適用されたニューロ半導体装置である。
【００２７】
図３の点線矢印Ｙで示されるように、対向するコイル間（送信コイル１３と受信コイル２３）による非接触通信の少なくとも一部は、送信回路部１２、受信回路部２２、送信信号処理部１４、受信信号処理部２４等を介して行われることになる。このような通信は、μＴＣＩによる非接触通信特有のものであり、従来のＴＳＶでは実現不可能なものである。
【００２８】
なお、複数の半導体チップは、５つの半導体チップ１０乃至５０として説明されたが、これに限定されない。即ち、３次元積層する際の半導体チップの個数（積層数）は、５個に特に限定されず、任意の個数でよい。
ここで、各半導体チップの厚みは、２μｍ〜２５μｍ程度の厚みなので、多くの半導体チップが接合され得る。例えば、厚みが５μｍの半導体チップが１２８個接合された半導体装置全体の厚さは、全体で６４０μｍ程度である。
【００２９】
このように、図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置１では、ニューロン部３１は各半導体チップ内の半導体基板部１０１等において実現化され、また、シナプス結合３２は磁界結合を用いた非接触通信により実現化される。
図４は、このような磁界結合によるシナプス模倣（シナプス結合３２）の優位性を示す図である。
μＴＣＩにおける磁界結合（非接触通信）は、規模を追う際に必然となる、３次元積層に最適な接続手法である。
μＴＣＩにおける磁界結合（非接触通信）は、有線接続、ＴＳＶ構造を使用せず、圧倒的な低消費電力である。
μＴＣＩにおける磁界結合（非接触通信）を採用することで、半導体製造前工程でｎｍ精度でコイル製造・配置が可能であり、プロセス進化による電力削減効果の恩恵にも与られる。
μＴＣＩにおける磁界結合（非接触通信）を採用する場合、半導体ウェハ極薄化とヒュージョンボンディングにより、圧倒的な高密度３次元実装の効果が得られる。
また、ＨＤＳＷで、給電部も前工程で完結が可能になる。
多層間結合でのＳｗｉｔｃｈｉｎｇ、Ｂｒｏａｄｃａｓｔｉｎｇに対応し、１ニューロン部対多シナプス結合を、電力効率を下げずに模倣可能になる。
磁界結合自体はアナログ処理であることから、複数の構造や機構を用いて結合部の重み付け処理について、複数の確率変数を実装できる可能性がある。
【００３０】
図５は、図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置１の消費電力試算を示すものである。
図５（Ａ）は、磁界結合の３Ｄ  Ｓｃａｌｉｎｇ則による伝送効率の向上を示すものである。
図５（Ｂ）は、単純な隣接シナプスとの接合のみを想定した試算を示すものである。
発火頻度と転送ビット精度を勘案すると１Ｋｂ／ｓ程度が妥当の可能性がある。
１００兆個の全隣接シナプス接合が同時発火して１Ｗで収まる可能性がある。
１ニューロンが１，０００シナプスに接合すると仮定している。
最大コイル径を１０倍に、異径コイルの混載、Ｐｈａｓｅ  Ｍｕｌｔｉｐｌｅｘを組み合わせれば、１０−１００倍の電力（１０Ｗ−１００Ｗ）で収まる可能性がある。
その場合、１Ｈ＠１Ｈｚの体積は８００ｃｍ３の１０倍程度には増加して８Ｌになる。それでも１０ＧＨｚ駆動により１００億人分の演算は可能になる。
既存のＮｅｕｒｏｎチップは、数億ニューロン規模でμＷ／Ｈｚレベルの消費電力（ＴｒｕｅＮｏｒｔｈは１千億ニューロンで７ｋＷの計算）になる。
【００３１】
図６は、図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置１について、磁界結合と半導体ウェハ極薄化を組合せた場合における恩恵を説明する図である。具体的には、２０１５年のＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  国際固体素子回路会議）において黒田忠広教授（慶應義塾大学）により発表された資料の内容を示している。
図６に示す様に、図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置１は、磁界結合と半導体ウェハ極薄化を組合せることにより、ムーアの法則を大きく上回る、半導体スケーリングの恩恵を受けることができる。
【００３２】
ここで、図１乃至図３に示すμＴＣＩが適用されたニューロ半導体装置１は、「１Ｈ」規模のものにするためには、実際には例えば、１，０００個レベルの神経細胞に相当する構造（ニューロン部３１）と、１００兆個レベルのシナプス結合３２を有する必要がある。そこで、以下、１個のニューロン部３１（神経細胞１個）に対してシナプス結合３２が１，０００個の比率が準備されるものとする。
ここで、実際の脳の神経回路の構成は、大脳新皮質から小脳や視床や基底核などの様々な領域との中・遠距離の接続を含めて、膨大な種類の回路構成が取られている。
そこで、本実施形態のニューロ半導体装置１は、これらを再現していくための、或いは機能ごとに新しい構成をつくるための、グルーピングや近・中・遠距離接続を指定して構成するためのプログラマブルな機能を有している。
この機能は、ＦＰＧＡがＳｅａ  ｏｆ  ＧａｔｅのＡｒｒａｙであるのに対して、Ｓｅａ  ｏｆ  ＣｏｎｎｅｃｔｉｏｎのＡｒｒａｙという発想に基づくものであり、それ以外はＦＰＧＡの論理回路を合成する仕組みと同様に、Ｃｏｎｎｅｃｔｉｏｎパターンを構成する仕組みを整えるものである。
このような機能を実現可能なものを、以下、「ＮＳＰＣＡ」と呼ぶ。
【００３３】
ＮＳＰＣＡとは、神経シナプス結合版のＦＰＧＡであるといえる。
ＦＰＧＡとは、Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙの略語であり、現場で書換え可能な論理演算素子を、多数敷き詰めた配列をいう。
ＮＳＰＣＡとは、Ｎｅｕｒｏ−Ｓｙｎａｐｔｉｃ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｃｏｎｎｅｃｔｉｏｎ  ３Ｄ  Ａｒｒａｙの略語であり、次のような第１及び第２の特徴を有するものである。
第１の特徴とは、１Ｈの規模のニューロン部３１（Ｎｅｕｒｏｎ：１，０００億個の有線接続、及び論理回路）とシナプス接続３２（Ｓｙｎａｐｓｅ：１００兆個の磁界結合による非接触通信）に相当する構造を、３次元に敷き詰めたコネクション配列を有するものである。
第２の特徴とは、更に一定規模のコネクション配列のグルーピングや近距離・中距離・遠距離接続の有線接続を、再構成可能とするものである。
【００３４】
つまり、ＮＳＰＣＡが適用されたニューロ半導体装置１とは、
１つのニューロン部に対して複数のシナプス結合との組が複数接続されるニューロンネットワークを構成する半導体装置であって、
磁界結合を用いた非接触通信を行う前記シナプス結合と、
有線接続及び論理回路を含む前記ニューロン部と、
を備え、
前記シナプス結合と前記ニューロン部とが３次元に敷き詰めたコネクションアレイ配列を有し、
前記コネクションアレイ配列のグルーピング、又は、近距離、中距離、若しくは遠距離接続の有線接続の少なくとも一部を、再構成可能とする機能を有する、
半導体装置をいう。
【００３５】
このような第１の特徴及び第２の特徴を有するニューロ半導体装置１、即ち、再構成可能な１Ｈ規模のＣｏｎｎｅｃｔｉｏｎ  Ａｒｒａｙ構造を用いるニューロ半導体装置１は、実際の脳構造の各機能群（新皮質、視床、基底核、連合野等）と、その複雑な接続の構築を可能とする。
このようなニューロ半導体装置１は、ＮＳＰＣＡはメモリや再構成機能などを含むため、大型（しかしスパコンよりはるかに小型）で低速（しかし脳の数百万倍）になる。
【００３６】
ＮＳＰＣＡが適用されることで、「１Ｈ」から「７，３００，０００，０００Ｈ」は瞬間ともいえる将来が開けることが予想される。
即ち、一旦、１Ｈ規模のハードウェアを半導体と磁界結合によって構成が出来ると、ＦＰＧＡの神経シナプス結合版であるＮＳＰＣＡを用いて、高速（数ＭＨｚ〜数十ＭＨｚ）に多種多様な実験、解析、設計を行うことが容易にできるようになる。
このようにしてＮＳＰＣＡで設計が完了した後には、更に高速（数ＧＨｚ）動作可能なＮＳＰＵ（Ｎｅｕｒｏ−Ｓｙｎａｐｔｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に移行できる。つまり、一般のＡＳＩＣとＦＰＧＡの関係と同様に、ＮＳＰＵとＮＳＰＣＡの関係を位置付けることが可能になる。この時点で「１Ｈ」から自動的に「１，０００，０００，０００Ｈ」になる。ただし、実際には、消費電力と発熱の問題を次世代スパコン等で解決する必要はある。
そこで、１Ｈ規模のＮＳＰＵの立方体を、１辺を２倍ずつ大きくすることで、更に８倍の「８，０００，０００，０００Ｈ＝８ＢＨ」が出来上がり、８０億人分に匹敵する知能が創出されることになる。
その他、１Ｈの知能が自己進化することで、８ＢＨ（８０億Ｈ）に短時間で到達出来る可能性もある。即ち、前特異点から特異点までは瞬間ともいえる速さで到達できる可能性もある。
【符号の説明】
【００３７】
１    ニューロ半導体装置
１０  半導体チップ
１２  送信回路部
１３  送信コイル（送信部）
１４  送信信号処理部
２０  半導体チップ
３０  半導体チップ
３１  ニューロン部
３２  シナプス結合部
３３  神経繊維配線
４０  半導体チップ
５０  半導体チップ
【図１】
2017057488.tif 000003
【図２】
2017057488.tif 000004
【図３】
2017057488.tif 000005
【図４】
2017057488.tif 000006
【図５】
2017057488.tif 000007
【図６】
2017057488.tif 000008
【国際調査報告】
2017057488.tif 000009
2017057488.tif 000010