(57)【要約】  撮像素子は、入射光に基づく画素信号を生成する画素と、前記画素信号が入力される第１入力部と、電圧が変化する第１基準信号が入力される第２入力部と、前記画素信号と前記第１基準信号とにより生成される出力信号を出力する出力部と、を含む生成部を有し、前記生成部は、前記第１入力部と前記出力部との間に配置される第１容量と、前記第２入力部と前記出力部との間に配置される第２容量と、前記第１容量及び前記第２容量のいずれか一方に接続される第３容量と、を備える。
2017150468.tif 000002
【特許請求の範囲】
【請求項１】
入射光に基づく画素信号を生成する画素と、
前記画素信号が入力される第１入力部と、電圧が変化する第１基準信号が入力される第２入力部と、前記画素信号と前記第１基準信号とにより生成される出力信号を出力する出力部と、を含む生成部を有し、
前記生成部は、前記第１入力部と前記出力部との間に配置される第１容量と、前記第２入力部と前記出力部との間に配置される第２容量と、前記第１容量及び前記第２容量のいずれか一方に接続される第３容量と、を備える撮像素子。
【請求項２】
請求項１に記載の撮像素子において、
前記第１容量の一方の電極は、前記第１入力部と電気的に接続され、
前記第１容量の他方の電極は、前記出力部と電気的に接続され、
前記第２容量の一方の電極は、前記第２入力部と電気的に接続され、
前記第２容量の他方の電極は、前記出力部と電気的に接続され、
前記第３容量は、前記第１容量及び前記第２容量のいずれか一方と並列に接続される撮像素子。
【請求項３】
請求項１または請求項２に記載の撮像素子において、
前記第３容量を前記第１入力部と前記第２入力部とに択一的に接続する第１スイッチ部と、
前記第１容量を前記第１入力部と前記第２入力部とに択一的に接続する第２スイッチ部と、を更に備える撮像素子。
【請求項４】
入射光に基づく画素信号を生成する画素と、
前記画素信号が入力される第１入力部と、
一定の割合で電圧が変化する第１基準信号が入力される第２入力部と、
前記画素信号と前記第１基準信号とにより生成される出力信号を出力する出力部と、
前記第１入力部と前記出力部との間に配置される第１容量と、
前記第２入力部と前記出力部との間に配置される第２容量と、
前記第１容量及び前記第２容量のいずれか一方と並列に接続される第３容量と、
を備える撮像素子。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の撮像素子において、
前記第３容量を前記第１入力部及び前記第２入力部のいずれに接続するかを示す情報を記憶する第１記憶部を更に備える撮像素子。
【請求項６】
請求項１から請求項４までのいずれか一項に記載の撮像素子において、
前記第３容量が前記第１入力部及び前記第２入力部のいずれに接続されているかを示す情報を記憶する第１記憶部を更に備える撮像素子。
【請求項７】
請求項５または請求項６に記載の撮像素子において、
前記出力部から出力される前記出力信号と第２基準信号とを比較する比較部を更に備える撮像素子。
【請求項８】
請求項７に記載の撮像素子において、
前記第１記憶部は、前記比較部による比較結果に基づく信号が出力される際に、前記情報を出力する撮像素子。
【請求項９】
請求項７または請求項８に記載の撮像素子において、
信号レベルが変化する前記第１基準信号を生成する第１基準信号生成部を更に備える撮像素子。
【請求項１０】
請求項７から請求項９までのいずれか一項に記載の撮像素子において、
光電変換部を有する複数の前記画素を備え、
前記第１容量と前記第２容量と前記第３容量と前記比較部とは、前記画素毎に設けられる撮像素子。
【請求項１１】
請求項７から請求項９までのいずれか一項に記載の撮像素子において、
光電変換部を有する複数の前記画素を備え、
前記第１容量と前記第２容量と前記第３容量と前記比較部とは、前記複数の画素毎に設けられる撮像素子。
【請求項１２】
請求項７から請求項１１までのいずれか一項に記載の撮像素子において、
前記第３容量は、前記比較部による比較結果に基づいて、前記第１入力部及び前記第２入力部のいずれか一方と接続される撮像素子。
【請求項１３】
請求項７から請求項１１までのいずれか一項に記載の撮像素子において、
前記第３容量が前記第１容量と並列接続されたときと、前記第３容量が前記第２容量と並列接続されたときとで前記出力部から出力される信号の増幅率が異なる撮像素子。
【請求項１４】
入射光を電荷に変換する光電変換部と、
第１容量と第２容量と前記第１容量及び前記第２容量のいずれか一方と並列に接続される第３容量とを有し、前記光電変換部からの信号と第１基準信号とにより生成される出力信号を出力する容量部と、
前記容量部から出力される前記出力信号と第２基準信号とを比較する比較部と、を備え、
前記容量部は、前記第３容量が前記第１容量と並列に接続された場合と前記第３容量が前記第２容量と並列に接続された場合とで異なる信号レベルの前記出力信号を出力する撮像素子。
【請求項１５】
請求項１４に記載の撮像素子において、
前記第３容量を前記第１容量と前記第２容量とに択一的に接続する第１スイッチ部を更に備える撮像素子。
【請求項１６】
請求項１または請求項２に記載の撮像素子において、
前記第１容量及び前記第２容量のいずれか一方と並列に接続される第４容量を更に備える撮像素子。
【請求項１７】
請求項１から請求項１６までのいずれか一項に記載の撮像素子において、
前記画素が設けられた第１半導体基板と、
前記生成部が設けられた第２半導体基板と、を備え、
前記第１半導体基板と前記第２半導体基板とが積層される撮像素子。
【請求項１８】
請求項７から請求項１４までのいずれか一項に記載の撮像素子において、
前記比較部による比較結果に基づく信号を記憶する第２記憶部と、
前記第１容量と前記第２容量と前記第３容量と前記比較部とが設けられた第１半導体基板と、
前記第２記憶部が設けられた第２半導体基板と、を備え、
前記第１半導体基板と前記第２半導体基板とが積層される撮像素子。
【請求項１９】
請求項１から請求項１８までのいずれか一項に記載の撮像素子と、
前記入射光に基づく画素信号に基づいて画像データを生成する画像生成部と、を備える撮像装置。
【請求項２０】
第１信号が入力される第１入力部と、
第２信号が入力される第２入力部と、
前記第１信号と前記第２信号とにより生成される出力信号を出力する出力部と、
前記第１入力部と前記出力部との間に接続される第１容量と、
前記第２入力部と前記出力部との間に接続される第２容量と、
前記第１容量及び前記第２容量のいずれか一方と並列に接続される第３容量と、
を備える容量装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、撮像装置および容量装置に関する。
【背景技術】
【０００２】
調整部を有し、ＡＤＣ変換ゲインを調整する撮像素子が知られている（特許文献１）。この撮像素子は、調整部の容量がフローティング状態となり、ノイズが混入する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特開２０１３−３０９９７号公報
【発明の概要】
【０００４】
本発明の第１の態様によると、撮像素子は、入射光に基づく画素信号を生成する画素と、前記画素信号が入力される第１入力部と、電圧が変化する第１基準信号が入力される第２入力部と、前記画素信号と前記第１基準信号とにより生成される出力信号を出力する出力部と、を含む生成部を有し、前記生成部は、前記第１入力部と前記出力部との間に配置される第１容量と、前記第２入力部と前記出力部との間に配置される第２容量と、前記第１容量及び前記第２容量のいずれか一方に接続される第３容量と、を備える。
本発明の第２の態様によると、撮像素子は、入射光に基づく画素信号を生成する画素と、前記画素信号が入力される第１入力部と、一定の割合で電圧が変化する第１基準信号が入力される第２入力部と、前記画素信号と前記第１基準信号とにより生成される出力信号を出力する出力部と、前記第１入力部と前記出力部との間に配置される第１容量と、前記第２入力部と前記出力部との間に配置される第２容量と、前記第１容量及び前記第２容量のいずれか一方と並列に接続される第３容量と、を備える。
本発明の第３の態様によると、撮像素子は、入射光を電荷に変換する光電変換部と、第１容量と第２容量と前記第１容量及び前記第２容量のいずれか一方と並列に接続される第３容量とを有し、前記光電変換部からの信号と第１基準信号とにより生成される出力信号を出力する容量部と、前記容量部から出力される前記出力信号と第２基準信号とを比較する比較部と、を備え、前記容量部は、前記第３容量が前記第１容量と並列に接続された場合と前記第３容量が前記第２容量と並列に接続された場合とで異なる信号レベルの前記出力信号を出力する。
本発明の第４の態様によると、撮像装置は、第１〜３のいずれか一態様の撮像素子と、前記入射光に基づく画素信号に基づいて画像データを生成する画像生成部と、を備える。
本発明の第５の態様によると、容量装置は、第１信号が入力される第１入力部と、第２信号が入力される第２入力部と、前記第１信号と前記第２信号とにより生成される出力信号を出力する出力部と、前記第１入力部と前記出力部との間に接続される第１容量と、前記第２入力部と前記出力部との間に接続される第２容量と、前記第１容量及び前記第２容量のいずれか一方と並列に接続される第３容量と、を備える。
【図面の簡単な説明】
【０００５】
【図１】第１の実施の形態に係る撮像装置の構成を示すブロック図。
【図２】第１の実施の形態に係る画素の構成を示す回路図。
【図３】第１の実施の形態に係るＡＤ変換部および第１基準信号生成部の構成を示す回路図。
【図４】第１の実施の形態に係るＡＤ変換部の動作を示すタイミングチャート。
【図５】第１の実施の形態に係る撮像素子によるＡＤＣ変換ゲインの変更例を説明するための回路図。
【図６】第１の実施の形態に係るＡＤ変換部による相関二重サンプリングを説明するためのタイミングチャート。
【図７】第１の実施の形態に係る撮像素子の断面構造を示す図。
【図８】第２の実施の形態に係るＡＤ変換部および第１基準信号生成部の構成を示す回路図。
【図９】第２の実施の形態に係るＡＤ変換部の各スイッチング状態とゲインを示す図。
【図１０】第３の実施の形態に係るＡＤ変換部および第１基準信号生成部の構成を示す回路図。
【図１１】第３の実施の形態に係るＡＤ変換部の各スイッチング状態とゲインを示す図。
【図１２】変形例１に係るＡＤ変換部の構成を示す回路図。
【図１３】変形例３に係る画素およびＡＤ変換部の構成を示す回路図。
【発明を実施するための形態】
【０００６】
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置１は、撮影光学系２、撮像素子３、および制御部４を備える。撮像装置１は、例えばカメラである。撮影光学系２は、撮像素子３上に被写体像を結像する。撮像素子３は、撮影光学系２により形成された被写体像を撮像して画像信号を生成する。撮像素子３は、例えばＣＭＯＳイメージセンサである。制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。また、制御部４は、撮像素子３から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系２は、撮像装置１から着脱可能にしてもよい。
【０００７】
図２は、第１の実施の形態に係る画素の構成を示す回路図である。撮像素子３は、２次元状に配置された複数の画素１０を有する。画素１０は、例えばフォトダイオード（ＰＤ）等の光電変換部１２および読み出し部２０を有する。光電変換部１２は、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。読み出し部２０は、例えば、転送部１３と、リセット部（排出部）１４と、フローティングディフュージョン（ＦＤ）１５と、増幅部１６と、電流源１７とを有する。
【０００８】
転送部１３は、信号Ｖｔｘにより制御され、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。フローティングディフュージョン１５は電荷を蓄積（保持）する。
【０００９】
リセット部１４は、信号Ｖｒｓｔにより制御され、フローティングディフュージョン１５の電荷を排出し、フローティングディフュージョン１５の電位をリセット電位（基準電位）にリセットする。転送部１３およびリセット部１４は、例えば、それぞれトランジスタＭ１、トランジスタＭ２により構成される。
【００１０】
増幅部１６は、フローティングディフュージョン１５に蓄積された電荷を増幅した信号を出力する。図２に示す例では、増幅部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および電流源１７に接続されるトランジスタＭ３により構成される。電流源１７は、フローティングディフュージョン１５に蓄積された電荷に応じた信号を出力するための電流を、増幅部１６に供給する。増幅部１６は、電流源１７を負荷電流源としてソースフォロワ回路の一部として機能する。すなわち、増幅部１６は、フローティングディフュージョン１５に保持された電荷を増幅した信号を生成し、生成した信号を信号線３０に出力する。
【００１１】
読み出し部２０は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷に応じた信号（光電変換信号）と、フローティングディフュージョン１５の電位をリセット電位にリセットしたときの信号（ダーク信号）とを信号線３０に順次読み出す。ダーク信号は、光電変換信号に対する基準レベルを示す信号となる。信号線３０に順次出力される光電変換信号およびダーク信号は、後述するアナログ／デジタル変換部（ＡＤ変換部）４０に入力される。
【００１２】
図３は、第１の実施の形態に係るＡＤ変換部および第１基準信号生成部の構成を示す回路図である。ＡＤ変換部４０は、アナログ信号である光電変換信号およびダーク信号をそれぞれデジタル信号に変換する。ＡＤ変換部４０は、容量部５０と、比較部６０と、記憶部７０とを含んで構成される。容量部５０、比較部６０、および記憶部７０は、各画素１０に対応して、画素１０毎に配置される。第１基準信号生成部１２０は、第１基準信号Ｖｒａｍｐとして、信号レベルが変化するランプ信号を生成する。また、第１基準信号生成部１２０は、画素１０毎に設けられる各容量部５０に共通に接続され、第１基準信号Ｖｒａｍｐを各容量部５０に供給する。
【００１３】
容量部５０は、画素１０から信号Ｖｉｎとして入力される光電変換信号またはダーク信号と、第１基準信号生成部１２０から入力される第１基準信号Ｖｒａｍｐとに基づいて出力信号Ｖｘを生成して、比較部６０に出力する。したがって、容量部５０は、信号Ｖｉｎと第１基準信号Ｖｒａｍｐとに基づいて出力信号Ｖｘを生成する生成部５０でもあり、容量部５０（生成部５０）は、生成した信号Ｖｘを比較部６０に出力する。容量部５０は、光電変換信号およびダーク信号が入力される第１入力部５１と、第１基準信号Ｖｒａｍｐが入力される第２入力部５２と、出力信号Ｖｘを出力する出力部５３と、第１入力部５１と出力部５３との間に接続される容量Ｃ０と、第２入力部５２と出力部５３との間に接続される容量Ｃｒと、容量Ｃ０及び容量Ｃｒのいずれか一方と並列に接続される容量Ｃ２と、を有する。容量部５０は、さらに、容量Ｃ２を容量Ｃ０と容量Ｃｒとに択一的に接続する第１スイッチ部１５０を有する。第１スイッチ部１５０は、スイッチＳＷ２１およびスイッチＳＷ２２を有する。スイッチＳＷ２１は容量Ｃ０と容量Ｃ２との間の電気的な接続状態を切り替え、スイッチＳＷ２２は容量Ｃｒと容量Ｃ２との間の電気的な接続状態を切り替える。
【００１４】
比較部６０は、コンパレータ回路等により構成され、第１入力端子６１には容量部５０から出力信号Ｖｘが入力され、第２入力端子６２には第２基準信号Ｖｒｅｆが入力される。第２基準信号Ｖｒｅｆは、不図示の第２基準信号生成部１３０により生成されて第２入力端子６２に入力される。第２基準信号生成部１３０は、画素１０毎に設けられる各比較部６０に共通に接続され、第２基準信号Ｖｒｅｆを各比較部６０に供給する。比較部６０は、出力信号Ｖｘと第２基準信号Ｖｒｅｆとを比較する。比較部６０による比較結果である信号Ｖｃｍｐ_ｏｕｔは、比較部６０の出力端子６３から出力されて記憶部７０に入力される。また、比較部６０の出力端子６３と第１入力端子６１との間にはスイッチＳＷ６４が接続される。スイッチＳＷ６４は、信号Ｖａｚによりオンオフ制御される。記憶部７０は、ラッチ回路等により構成される。図３に示す例では、記憶部７０には、カウント値を示すｃｏｕｎｔ＜０＞〜ｃｏｕｎｔ＜１１＞が入力されており、ＡＤ変換部４０は１２ビットＡＤ変換回路となる。記憶部７０は、信号Ｖｃｍｐ_ｏｕｔに基づいて、比較部６０による比較開始時からの経過時間に応じたカウント値をデジタル信号として記憶する。
【００１５】
図４は、第１の実施の形態に係るＡＤ変換部４０の動作例を示すタイミングチャートである。図４において、縦軸は信号の電圧レベルを示し、横軸は時刻を示す。
【００１６】
時刻ｔ１では、信号Ｖａｚがハイレベルになることで、信号Ｖａｚにより制御されるスイッチＳＷ６４がオンになる。スイッチＳＷ６４がオンすることにより、出力信号Ｖｘおよび信号Ｖｃｍｐ_ｏｕｔの電位は、第２基準信号Ｖｒｅｆと同一の電位となる。時刻ｔ２では、信号Ｖａｚがローレベルになることで、スイッチＳＷ６４がオフになる。
【００１７】
時刻ｔ３では、画素１０からの信号Ｖｉｎの電位がΔＶｉｎだけ変化する。例えば、画素１０から出力される信号がダーク信号から光電変換信号になった場合に、信号Ｖｉｎの電位がΔＶｉｎだけ減少する。信号Ｖｉｎの電位の変化に伴って、容量部５０の出力部５３から出力される出力信号Ｖｘの電位がΔＶｘだけ変化する。スイッチＳＷ２１がオン状態であり、スイッチＳＷ２２がオフ状態である場合、すなわち容量Ｃ２を容量Ｃ０と並列に接続している場合は、出力信号Ｖｘの電位の変化量ΔＶｘは、次式（１）で表すことができる。
ΔＶｘ＝ΔＶｉｎ×（Ｃ０＋Ｃ２）／［（Ｃ０＋Ｃ２）＋Ｃｒ］  ・・・（１）
【００１８】
信号Ｖｉｎの電位の変化量に対する出力信号Ｖｘの電位の変化量（感度）をＳｉｎとすると、Ｓｉｎは次式（２）で表すことができる。
Ｓｉｎ＝ΔＶｘ／ΔＶｉｎ＝（Ｃ０＋Ｃ２）／［（Ｃ０＋Ｃ２）＋Ｃｒ］  ・・・（２）
【００１９】
また、比較部６０は、第１入力端子６１に入力される出力信号Ｖｘの電位が、第２入力端子６２に入力される第２基準信号Ｖｒｅｆの電位よりも小さくなると、信号Ｖｃｍｐ_ｏｕｔの電位をハイレベルに遷移させる。
【００２０】
時刻ｔ４から時刻ｔ６までの期間ΔＴでは、第１基準信号Ｖｒａｍｐの電位は、時間の経過と共に増加する。また、第１基準信号Ｖｒａｍｐの電位が時間的に増加するのに伴って、出力信号Ｖｘの電位が時間的に増加する。期間ΔＴの間に第１基準信号ＶｒａｍｐがΔＶｒだけ変化したとすると、出力信号Ｖｘの電位の変化量ΔＶｘは、次式（３）で表すことができる。
ΔＶｘ＝ΔＶｒ×Ｃｒ／［（Ｃ０＋Ｃ２）＋Ｃｒ］  ・・・（３）
【００２１】
第１基準信号Ｖｒａｍｐの電位の変化量に対する出力信号Ｖｘの電位の変化量（感度）をＳｒとすると、Ｓｒは次式（４）で表すことができる。
Ｓｒ＝ΔＶｘ／ΔＶｒ＝Ｃｒ／［（Ｃ０＋Ｃ２）＋Ｃｒ］  ・・・（４）
【００２２】
また、時刻ｔ５において、出力信号Ｖｘの電位と第２基準信号Ｖｒｅｆの電位との大小関係が変化すると、比較部６０は、信号Ｖｃｍｐ_ｏｕｔの電位をハイレベルからローレベルに変化させる。記憶部７０は、信号Ｖｃｍｐ_ｏｕｔがハイレベルからローレベルになったときのｃｏｕｎｔ＜０＞〜ｃｏｕｎｔ＜１１＞によるカウント値を記憶（保持）する。期間ΔＴの間に、カウント値が０から４０９５ＬＳＢまで変化する場合は、記憶部７０により記憶されるカウント値をＣｏｕｎｔ_Ｌａｔｃｈとすると、カウント値Ｃｏｕｎｔ_Ｌａｔｃｈは次式（５）で表すことができる。
Ｃｏｕｎｔ_Ｌａｔｃｈ＝（ΔＶｉｎ×Ｓｉｎ）／（ΔＶｒ×Ｓｒ）×４０９６ＬＳＢ  ・・・（５）
【００２３】
上記の式（５）が示すように、ＡＤ変換部４０への入力信号ＶｉｎとＡＤ変換結果となるカウント値Ｃｏｕｎｔ_Ｌａｔｃｈの関係は、Ｓｉｎ／Ｓｒで決まることとなる。
【００２４】
また、スイッチＳＷ２１がオフ状態であり、スイッチＳＷ２２がオン状態である場合、すなわち容量Ｃ２を容量Ｃｒと並列に接続した場合のＳｉｎおよびＳｒは、次式（６）および次式（７）によりそれぞれ表すことができる。
Ｓｉｎ＝ΔＶｘ／ΔＶｉｎ＝Ｃ０／［Ｃ０＋（Ｃ２＋Ｃｒ）］  ・・・（６）
Ｓｒ＝ΔＶｘ／ΔＶｒ＝（Ｃｒ＋Ｃ２）／［Ｃ０＋（Ｃ２＋Ｃｒ）］  ・・・（７）
【００２５】
ＡＤ変換部４０による変換ゲインをＧｃとすると、スイッチＳＷ２１がオンして、スイッチＳＷ２２がオフである場合、すなわち容量Ｃ２を容量Ｃ０と並列に接続している場合のＡＤＣ変換ゲインＧｃ（Ｇｃ＝Ｃｏｕｎｔ_Ｌａｔｃｈ／ΔＶｉｎ）は次式（８）で表すことができる。
Ｇｃ＝（Ｃ０＋Ｃ２）／（ΔＶｒ×Ｃｒ）×４０９６ＬＳＢ  ・・・（８）
【００２６】
スイッチＳＷ２１がオフして、スイッチＳＷ２２がオンである場合、すなわち容量Ｃ２を容量Ｃｒと並列に接続している場合のＡＤＣ変換ゲインＧｃは次式（９）で表すことができる。
Ｇｃ＝Ｃ０／［ΔＶｒ×（Ｃｒ＋Ｃ２）］×４０９６ＬＳＢ  ・・・（９）
【００２７】
容量Ｃ２を容量Ｃ０と並列に接続した場合と、容量Ｃ２を容量Ｃｒと並列に接続した場合とを比較すると、容量Ｃ２を容量Ｃ０と並列に接続した場合の方がＡＤＣ変換ゲインＧｃは大きくなり、容量Ｃ２を容量Ｃｒと並列に接続した場合の方がＡＤＣ変換ゲインＧｃは小さくなる。このように、容量Ｃ２の接続状態により、ＡＤＣ変換ゲインＧｃを変更することができる。また、容量Ｃ２は容量Ｃ０及び容量Ｃｒのいずれか一方と並列に接続させることにより、容量Ｃ２がフローティング状態になることを回避することができる。
【００２８】
図５は、第１の実施の形態に係る撮像素子３によるＡＤＣ変換ゲインの変更例を説明するための回路図である。撮像素子３は、スイッチ制御部１４０を備える。スイッチ制御部１４０は、記憶部７０により出力されるカウント値に基づいて、容量Ｃ２の接続状態を制御するための信号Ｖｓｗを生成して容量部５０に出力する。スイッチ制御部１４０は、例えばカウント値が閾値よりも小さい場合は、ＡＤＣ変換ゲインＧｃを大きくするために信号Ｖｓｗの電位をハイレベルとする。また、スイッチ制御部１４０は、カウント値が閾値よりも大きい場合は、ＡＤＣ変換ゲインＧｃを小さくするために信号Ｖｓｗの電位をローレベルとする。カウント値の閾値には、例えばカウント値が０から４０９５ＬＳＢまで変化する場合は、６８２ＬＳＢが設定される。
また、スイッチ制御部１４０は、ラッチ回路等により構成される接続情報記憶部１４１を有する。スイッチ制御部１４０は、信号Ｖｓｗの信号レベルに基づく接続情報を接続情報記憶部１４１に記憶させる。接続情報は、容量Ｃ２の接続状態を示し、ＡＤＣ変換ゲインＧｃの設定値に関するデジタル信号となる。
【００２９】
図５に示す例では、容量部５０は、第３入力部５７、インバータ回路１６０、トランジスタＭ１０、トランジスタＭ１１、トランジスタＭ１２、およびトランジスタＭ１３を有する。トランジスタＭ１０およびトランジスタＭ１１は、スイッチＳＷ２１を構成し、トランジスタＭ１２およびトランジスタＭ１３は、スイッチＳＷ２２を構成する。スイッチＳＷ２１およびスイッチＳＷ２２は、ＣＭＯＳスイッチとなる。インバータ回路１６０は、第３入力部５７を介して信号Ｖｓｗが入力され、信号Ｖｓｗの反転信号となる信号Ｖｓｗｂを出力する。トランジスタＭ１０およびトランジスタＭ１３のゲートには、それぞれ信号Ｖｓｗが入力され、トランジスタＭ１１およびトランジスタＭ１２のゲートには、それぞれ信号Ｖｓｗｂが入力される。
【００３０】
スイッチ制御部１４０により信号Ｖｓｗの電位がハイレベルに設定されると、信号Ｖｓｗｂはローレベルになると共に、トランジスタＭ１０およびトランジスタＭ１１がオン状態となり、トランジスタＭ１２およびトランジスタＭ１３がオフ状態となる。トランジスタＭ１０およびトランジスタＭ１１がオンすることにより、容量Ｃ２は容量Ｃ０と並列に接続されて、ＡＤＣ変換ゲインＧｃは大きくなる。一方、スイッチ制御部１４０により信号Ｖｓｗの電位がローレベルに設定されると、信号Ｖｓｗｂはハイレベルになると共に、トランジスタＭ１０およびトランジスタＭ１１がオフ状態となり、トランジスタＭ１２およびトランジスタＭ１３がオン状態となる。トランジスタＭ１２およびトランジスタＭ１３がオンすることにより、容量Ｃ２は容量Ｃｒと並列に接続されて、ＡＤＣ変換ゲインＧｃは小さくなる。
【００３１】
このように、スイッチ制御部１４０は、カウント値に基づいて信号Ｖｓｗにより容量Ｃ２の接続状態を制御することで、ＡＤＣ変換ゲインＧｃを変更させることができる。また、ＡＤ変換結果が後段の信号処理部１７０（不図示）に出力される際に、接続情報記憶部１４１に記憶された接続情報もＡＤ変換結果と共に信号処理部１７０に出力される。信号処理部１７０は、接続情報によりＡＤＣ変換ゲインＧｃの設定値を得ることができる。そして、信号処理部１７０では、ＡＤ変換結果および接続情報を用いて、後述する相関二重サンプリングや信号量をＡＤＣ変換ゲインＧｃの設定値に合わせて補正する処理等の信号処理が行われる。例えば、撮影領域に暗い領域があり、カウント値が閾値よりも小さくなる場合は、ＡＤＣ変換ゲインＧｃを大きくして画像の黒潰れが生じることを回避させる。また、撮影領域に明るい領域があり、カウント値が閾値よりも大きくなる場合は、ＡＤＣ変換ゲインＧｃを小さくして画像の白とびが生じることを回避させる。さらに、容量部５０およびスイッチ制御部１４０は、画素ごとに設けられることにより、画素ごとに最適なＡＤＣ変換ゲインＧｃを設定することができる。
【００３２】
図６は、第１の実施の形態に係るＡＤ変換部による相関二重サンプリングを説明するためのタイミングチャートである。なお、光電変換部１２に蓄積された電荷は、フローティングディフュージョン１５の電荷の排出、すなわちフローティングディフュージョン１５のリセットに同期して、リセットされるが、以下の説明では、説明の簡略化のために、光電変換部１２のリセットについての説明は省略する。
【００３３】
時刻ｔ１では、信号Ｖｒｓｔおよび信号Ｖａｚがハイレベルになる。信号Ｖｒｓｔがハイレベルになることで、画素１０において、リセット部１４のトランジスタＭ２がオンになる。これにより、フローティングディフュージョン１５の電位がリセット電位になる。さらに、画素１０のリセット時の信号（ダーク信号）が、増幅部１６により信号線３０に出力される。ＡＤ変換部４０の容量部５０には、ダーク信号が信号Ｖｉｎとして入力される。また、時刻ｔ１では、信号Ｖａｚがハイレベルになることで、信号Ｖａｚにより制御されるスイッチＳＷ６４がオンになる。そして、スイッチＳＷ６４がオンすることにより、信号Ｖｘおよび信号Ｖｃｍｐ_ｏｕｔの電位は、信号Ｖｒｅｆと同一の電位となる。時刻ｔ２では、信号Ｖａｚがローレベルになることで、スイッチＳＷ６４がオフになる。
【００３４】
時刻ｔ３から時刻ｔ４までの期間では、信号Ｖｒａｍｐの電位が時間の経過と共に増加する。比較部６０は、出力信号Ｖｘの電位と第２基準信号Ｖｒｅｆの電位との比較を行う。記憶部７０は、信号Ｖｃｍｐ_ｏｕｔの信号レベルが反転する際に、カウント値を記憶する。記憶部７０は、画素１０からのダーク信号に基づくデジタル信号を記憶する。
【００３５】
時刻ｔ５では、信号Ｖｔｘがハイレベルになることで、画素１０において、転送部１３のトランジスタＭ１がオンになる。これにより、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。さらに、画素１０の光電変換信号が、増幅部１６により信号線３０に出力される。ＡＤ変換部４０の容量部５０には、光電変換信号が信号Ｖｉｎとして入力される。時刻ｔ６では、信号Ｖｔｘがローレベルになることで、トランジスタＭ１がオフになる。
【００３６】
時刻ｔ７から時刻ｔ８までの期間では、信号Ｖｒａｍｐの電位が時間の経過と共に増加する。比較部６０は、出力信号Ｖｘの電位と第２基準信号Ｖｒｅｆの電位との比較を行い、電位の大小関係が変化するときに、信号Ｖｃｍｐ_ｏｕｔの信号レベルを反転させる。記憶部７０は、信号Ｖｃｍｐ_ｏｕｔの信号レベルが反転する際に、カウント値を記憶する。記憶部７０は、画素１０からの光電変換信号に基づくデジタル信号を記憶する。
【００３７】
記憶部７０により記憶されたダーク信号に基づくデジタル信号および光電変換信号に基づくデジタル信号は、信号処理部１７０に出力されて、信号処理部１７０により差分処理が行われる。このように、本実施の形態では、光電変換信号とダーク信号との差分処理を行う相関二重サンプリングが行われる。
【００３８】
図７は、第１の実施の形態に係る撮像素子３の断面構造を示す図である。図７に示す撮像素子３は、裏面照射型の撮像素子である。撮像素子３は、第１半導体基板１１１と、第２半導体基板１１２と、第３半導体基板１１３とを備える。第１半導体基板１１１は、第２半導体基板１１２に積層されている。第２半導体基板１１２は、第３半導体基板１１３に積層されている。第１半導体基板１１１および第２半導体基板１１２、第２半導体基板１１２および第３半導体基板１１３は、それぞれ接続部１０９により電気的に接続されている。接続部１０９は、例えばバンプや電極である。図７に示すように、入射光は、主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。
【００３９】
第１半導体基板１１１は、マイクロレンズ層１０１、カラーフィルタ層１０２、パッシベーション層１０３、半導体層１０６、および配線層１０８を有する。マイクロレンズ層１０１は、複数のマイクロレンズＬを有する。マイクロレンズＬは、入射した光を光電変換部１２に集光する。カラーフィルタ層１０２は、複数のカラーフィルタＦを有する。パッシベーション層１０３は、窒化膜や酸化膜で構成され、半導体層１０６を保護する。
【００４０】
半導体層１０６は、光電変換部１２および読み出し部２０を有する。半導体層１０６は、光の入射面である第１面１０６ａと第１面１０６ａの反対側の第２面１０６ｂとの間に複数の光電変換部１２を有する。半導体層１０６は、光電変換部１２よりも第２面１０６ｂ側に読み出し部２０を有する。半導体層１０６では、光電変換部１２および読み出し部２０がＸ軸方向およびＹ軸方向に複数配置されている。読み出し部２０は、光電変換信号およびダーク信号を読み出し、配線層１０８を介して第２半導体基板１１２へ出力する。配線層１０８は、複数の金属層を有する。金属層は、例えば、Ａｌ配線、Ｃｕ配線等である。
【００４１】
第２半導体基板１１２は、容量部５０および比較部６０を含んで構成される。容量部５０および比較部６０は、光電変換部１２ごとに設けられる。第２半導体基板１１２は、複数の貫通電極１１０を有する。貫通電極１１０は、例えばシリコン貫通電極である。貫通電極１１０は、第２半導体基板１１２に設けられた回路を互いに接続する。第３半導体基板１１３は、記憶部７０を含んで構成される。記憶部７０は、光電変換部１２ごとに設けられる。
【００４２】
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射光に基づく画素信号（光電変換信号）を生成する画素１０と、画素信号が入力される第１入力部５１と、電圧が変化する第１基準信号Ｖｒａｍｐが入力される第２入力部５２と、画素信号と第１基準信号Ｖｒａｍｐとにより生成される出力信号Ｖｘを出力する出力部５３と、を含む生成部（容量部５０）を有する。生成部５０は、第１入力部５１と出力部５３との間に配置される第１容量Ｃ０と、第２入力部５２と出力部５３との間に配置される第２容量Ｃｒと、第１容量Ｃ０及び第２容量Ｃｒのいずれか一方に接続される第３容量Ｃ２と、を備える。このため、容量Ｃ２がフローティング状態になることを回避することができる。この結果、ノイズの混入を抑制することができる。また、容量Ｃ２の接続先を変更することでＡＤＣ変換ゲインを調整することができるため、ＡＤＣ変換ゲインの調整を小さな回路面積で実現することができる。
【００４３】
（２）撮像素子３は、入射光を電荷に変換する光電変換部１２と、光電変換部１２からの信号が入力される第１入力部５１と、第１基準信号Ｖｒａｍｐが入力される第２入力部５２と、光電変換部１２からの信号と第１基準信号Ｖｒａｍｐとにより生成される出力信号Ｖｘを出力する出力部５３と、第１入力部５１と出力部５３との間に接続される第１容量Ｃ０と、第２入力部５２と出力部５３との間に接続される第２容量Ｃｒと、第１容量Ｃ０及び第２容量Ｃｒのいずれか一方と並列に接続される第３容量Ｃ２と、を備える。本実施形態では、容量Ｃ２は、容量Ｃ０及び容量Ｃｒのいずれか一方と並列に接続される。このため、容量Ｃ２がフローティング状態になることを回避することができる。この結果、ノイズの混入を抑制することができる。また、容量Ｃ２の接続先を変更することでＡＤＣ変換ゲインを調整することができるため、ＡＤＣ変換ゲインの調整を小さな回路面積で実現することができる。
（３）撮像素子３は、第３容量Ｃ２を第１容量Ｃ０と第２容量Ｃｒとに択一的に接続する第１スイッチ部１５０を更に備える。このようにしたので、光電変換部１２からの信号Ｖｘの変化量に対する出力信号Ｖｘの変化量、および第１基準信号Ｖｒａｍｐの変化量に対する出力信号Ｖｘの変化量を変更することができる。
【００４４】
（４）撮像素子３は、第３容量Ｃ２が第１容量Ｃ０及び第２容量Ｃｒのいずれに接続するかを示す情報を記憶する第１記憶部（接続情報記憶部１４１）を更に備える。このようにしたので、ＡＤＣ変換ゲインＧｃの設定値に関する情報を記憶させることができる。
（５）撮像素子３は、出力部５３から出力される出力信号Ｖｘと第２基準信号Ｖｒｅｆとを比較する比較部６０を更に備える。このようにしたので、出力信号Ｖｘと第２基準信号Ｖｒｅｆとの比較を行って比較結果を出力することができる。
【００４５】
（６）接続情報記憶部１４１は、比較部６０による比較結果に基づく信号が出力される際に、情報を出力する。本実施形態では、ＡＤ変換結果が信号処理部１７０に出力される際に、接続情報もＡＤ変換結果と共に信号処理部１７０に出力される。このようにしたので、信号処理部１７０は、接続情報によりＡＤＣ変換ゲインＧｃの設定値を得ることができる。この結果、信号処理部１７０では、ＡＤ変換結果および接続情報を用いて信号処理を行うことができる。
（７）撮像素子３は、信号レベルが変化する第１基準信号Ｖｒａｍｐを生成する第１基準信号生成部１２０を更に備える。このようにしたので、信号レベルが変化する第１基準信号Ｖｒａｍｐを第２入力部５２に入力して、出力信号Ｖｘの電位を時間的に変化させることができる。また、比較開始からの経過時間に応じた信号Ｖｃｍｐ_ｏｕｔを生成することができる。
【００４６】
（８）撮像素子３は、光電変換部１２を有する複数の画素１０を備える。第１容量Ｃ０と第２容量Ｃｒと第３容量Ｃ２と比較部６０とは、画素毎に設けられる。このようにしたので、画素毎にＡＤＣ変換ゲインを変更することができる。
（９）第３容量Ｃ２は、比較部６０による比較結果に基づいて、第１入力部５１及び第２入力部５２のいずれか一方と並列に接続される。このようにしたので、比較部６０による比較結果に基づいてＡＤＣ変換ゲインを変更することができる。
（１０）撮像素子３は、比較部６０による比較結果に基づく信号を記憶する第２記憶部（記憶部７０）と、第１容量Ｃ０と第２容量Ｃｒと第３容量Ｃ２と比較部６０とが設けられた第１半導体基板１１２と、記憶部７０が設けられた第２半導体基板１１３と、を備える。このようにしたので、比較部６０等のアナログ信号を処理する回路と、記憶部７０等のデジタル信号を処理する回路とを異なる半導体基板に配置することができる。
【００４７】
（第２の実施の形態）
図８を参照して、第２の実施の形態に係る撮像素子３を説明する。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第１の実施の形態に係る撮像素子３との相違点を主に説明する。図８は、第２の実施の形態に係るＡＤ変換部４０および第１基準信号生成部１２０の構成を示す回路図である。第２の実施の形態では、容量部５０は、容量Ｃ０及び容量Ｃｒのいずれか一方と並列に接続される容量Ｃ１と、容量Ｃ１を容量Ｃ０と容量Ｃｒとに択一的に接続する第２スイッチ部１６０とを更に有する。第２スイッチ部１６０は、スイッチＳＷ１１およびスイッチＳＷ１２を有する。スイッチＳＷ１１は容量Ｃ０と容量Ｃ１との間の電気的な接続状態を切り替え、スイッチＳＷ１２は容量Ｃｒと容量Ｃ１との間の電気的な接続状態を切り替える。
【００４８】
本実施の形態では、スイッチ制御部１４０は、記憶部７０により出力されるカウント値に基づいて、容量Ｃ２および容量Ｃ１の接続状態を制御するための信号を生成して容量部５０に出力する。スイッチ制御部１４０は、生成した信号を容量部５０に出力し、容量Ｃ２および容量Ｃ１の接続状態を切り替える。また、スイッチ制御部１４０は、容量Ｃ２および容量Ｃ１の接続状態を示す接続情報を接続情報記憶部１４１に記憶させる。接続情報は、容量Ｃ２および容量Ｃ１の接続状態を示し、ＡＤＣ変換ゲインＧｃの設定値に関するデジタル信号となる。また、記憶部７０によりＡＤ変換結果が後段の信号処理部１７０に出力される際に、接続情報記憶部１４１に記憶された接続情報もＡＤ変換結果と共に信号処理部１７０に出力される。
【００４９】
図９は、第２の実施の形態に係るＡＤ変換部４０の各スイッチング状態とゲインを示す図である。図９に示すように、容量Ｃ２および容量Ｃ１の接続状態により、ＡＤＣ変換ゲインＧｃを変更することができる。また、容量Ｃ２および容量Ｃ１は容量Ｃ０及び容量Ｃｒのいずれか一方と並列に接続することにより、容量Ｃ２および容量Ｃ１がフローティング状態になることを回避させる。
【００５０】
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１１）撮像素子３は、第１容量Ｃ０及び第２容量Ｃｒのいずれか一方と並列に接続される第４容量Ｃ１を更に備える。このようにしたので、ＡＤＣゲインＧｃの設定数を増やすことができる。また、ＡＤＣゲインＧｃの調整範囲を広げることができる。
【００５１】
（第３の実施の形態）
図１０を参照して、第３の実施の形態に係る撮像素子３を説明する。なお、図中、第１および第２の実施の形態と同一もしくは相当部分には、同一の参照番号を付す。図１０は、第３の実施の形態に係るＡＤ変換部４０および第１基準信号生成部１２０の構成を示す回路図である。第３の実施の形態では、第２の実施の形態に対して、容量Ｃ０を有しない構成となっている。
【００５２】
スイッチ制御部１４０は、第２の実施の形態の場合と同様に、記憶部７０により出力されるカウント値に基づいて、容量Ｃ２および容量Ｃ１の接続状態を制御するための信号を生成して容量部５０に出力する。スイッチ制御部１４０は、生成した信号を容量部５０に出力し、容量Ｃ２および容量Ｃ１の接続状態を切り替える。また、スイッチ制御部１４０は、容量Ｃ２および容量Ｃ１の接続状態を示す接続情報を接続情報記憶部１４１に記憶させる。接続情報は、容量Ｃ２および容量Ｃ１の接続状態を示し、ＡＤＣ変換ゲインＧｃの設定値に関するデジタル信号となる。また、記憶部７０によりＡＤ変換結果が後段の信号処理部１７０に出力される際に、接続情報記憶部１４１に記憶された接続情報もＡＤ変換結果と共に信号処理部１７０に出力される。ＡＤ変換結果および接続情報は、関連付けて出力される。これにより、信号処理部１７０は、ＡＤ変換結果と接続情報が示すＡＤＣ変換ゲインＧｃの設定値を用いて信号処理を行うことができる。
【００５３】
図１１は、第３の実施の形態に係るＡＤ変換部４０の各スイッチング状態とゲインを示す図である。図１１に示すように、容量Ｃ２および容量Ｃ１の接続状態により、ＡＤＣ変換ゲインＧｃを変更することができる。また、スイッチＳＷ２１、ＳＷ２２、ＳＷ１１、およびＳＷ１２を図１１に示すようにオンオフ制御することにより、容量Ｃ２および容量Ｃ１がフローティング状態になることを回避させる。第３の実施の形態では、図１１に示すように、容量Ｃ２及び容量Ｃ１のいずれか一方が容量部５０の第１入力部５１に接続されるため、容量Ｃ０を有しない構成とすることができる。なお、同様に容量Ｃｒを有しない構成とすることもできる。
【００５４】
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１２）撮像素子３は、第３容量Ｃ２を第１入力部５１と第２入力部５２とに択一的に接続する第１スイッチ部１５０と、第１容量Ｃ１を第１入力部５１と第２入力部５２とに択一的に接続する第２スイッチ部１６０と、を更に備える。このようにしたので、ＡＤＣゲインＧｃの設定数を増やすことができる。また、ＡＤＣゲインＧｃの調整範囲を広げることができる。
【００５５】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
【００５６】
（変形例１）
上述した実施の形態では、第２入力部５２に第１基準信号Ｖｒａｍｐを入力し、第２入力端子６２に第２基準信号Ｖｒｅｆを入力する例について説明した。しかし、第２入力部５２に第２基準信号Ｖｒｅｆを入力し、第２入力端子６２に第１基準信号Ｖｒａｍｐを入力するようにしてもよい。また、第２入力端子６２に第１基準信号Ｖｒａｍｐを入力する場合に、第２入力部５２に接地電位を入力するようにしてもよい。さらに、図１２に示すように、複数の容量部５０を用いてＡＤ変換部４０を構成するようにしてもよい。
【００５７】
（変形例２）
上述した実施の形態では、各画素ごとにＡＤ変換部４０を設ける例について説明した。しかし、複数の画素ごとにＡＤ変換部４０を設けるようにしてもよい。例えば、ＲＧＧＢの４色ベイヤー配列に従って画素が配置されている場合に、ＲＧＧＢの４つの画素からなる画素ブロックごとにＡＤ変換部４０を設けるようにしてもよいし、行方向および列方向に同数かつ偶数個配置された画素からなる画素ブロックごとにＡＤ変換部４０を設けるようにしてもよい。
【００５８】
（変形例３）
図１３は、変形例３に係る画素１０およびＡＤ変換部４０の構成を示す回路図である。図１３（ａ）に示す例では、行方向に配置される４つの画素１０ごとにＡＤ変換部４０を設けている。ＡＤ変換部４０ａには画素１０ａ１〜画素１０ａ４が接続され、ＡＤ変換部４０ｂには画素１０ｂ１〜画素１０ｂ４が接続され、ＡＤ変換部４０ｃには画素１０ｃ１〜画素１０ｃ４が接続され、ＡＤ変換部４０ｄには画素１０ｄ１〜画素１０ｄ４が接続されている。
【００５９】
図１３（ｂ）に示す例では、図１３（ａ）に示す例に対して、ＡＤ変換部４０ｂは画素１０ａ２に更に接続され、ＡＤ変換部４０ｃは画素１０ａ３に更に接続され、ＡＤ変換部４０ｄは画素１０ａ４に更に接続されている。これにより、ローリングシャッタ方式により行ごとに画素１０を選択して画素１０から信号を読み出す場合等に、１行目の画素１０ａ１からの信号をＡＤ変換部４０ａに入力させ、２行目の画素１０ａ２からの信号をＡＤ変換部４０ｂに入力させ、３行目の画素１０ａ３からの信号をＡＤ変換部４０ｃに入力させ、４行目の画素１０ａ４からの信号をＡＤ変換部４０ｄに入力させることができる。ＡＤ変換部４０ａ〜ＡＤ変換部４０ｄの各々は、入力される信号を用いてアナログデジタル変換処理を行う。また、ＡＤ変換部４０ａ〜ＡＤ変換部４０ｄを並列に動作させることにより、画素１０の選択走査を高速に行うことができる。この結果、ローリングシャッタ動作を高速に行うことができる。
【００６０】
（変形例４）
上述した実施の形態では、ＡＤ変換部４０には、時間とともに基準信号の信号レベルを変化させてＡＤ変換を行う積分型のＡＤ変換回路を用いる例について説明した。しかし、逐次比較型などの他の回路構成を用いるようにしてもよい。
【００６１】
（変形例５）
上述した実施の形態では、スイッチ制御部１４０は、記憶部７０から出力されるカウント値に基づいて信号Ｖｓｗを生成して容量部５０に出力する例について説明した。しかし、スイッチ制御部１４０は、接続情報記憶部１４１に記憶された接続情報を読み出し、接続情報に基づいて信号を生成して容量部５０に出力するようにしてもよい。信号処理部１７０から接続情報記憶部１４１に接続情報を書き込むようにしてもよいし、撮像素子の外部から接続情報記憶部１４１に接続情報を書き込むようにしてもよい。また、信号処理部１７０や撮像素子の外部から接続情報を書き込む場合に、画素毎や複数の画素毎に異なる接続情報を書き込むようにしてもよいし、全ての画素に共通の接続情報を書き込むようにしてもよい。
【００６２】
（変形例６）
上記の実施の形態および変形例では、撮像素子３に含まれるＡＤ変換部４０の容量部として示したが、これに限られない。容量部（容量装置）は、撮像素子３に含まれる電子回路以外にも他の回路の容量部としても適用可能である。さらに、容量部は、ＡＤ変換回路以外の電子回路にも適用可能である。
【００６３】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【００６４】
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１６年第３８１５６号（２０１６年２月２９日出願）
【符号の説明】
【００６５】
３  撮像素子、１２  光電変換部、４０  ＡＤ変換部、５０  容量部、６０  比較部、７０  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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