(57)【要約】消費電力を低減する。メモリセルは第１、第２メモリセルを有する。第１メモリセルはラッチ回路、第１アクセストランジスタ、および第２アクセストランジスタを有する。第２メモリセルは１ビットの相補データを記憶できるｎ個（ｎは１よりも大きい整数）の第３メモリセルを有する。第１メモリセルと第２メモリセルとはローカルビット線対によって電気的に接続されている。第１アクセストランジスタおよび第２アクセストランジスタによって、第１メモリセルとビット線対と間の導通状態が制御される。メモリセルごとにローカルビット線対用のプリチャージ回路が設けられている。第３メモリセルは、２個の１トランジスタ１容量型メモリセルを有する。第３メモリセルのトランジスタは酸化物半導体トランジスタであることが好ましい。
2016181256.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
第１ビット線と第２ビット線とでなるビット線対と、
第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、
第１ワード線と、
ｎ本（ｎは１よりも大きい整数）の第２ワード線と、
を有し、
前記メモリセルはプリチャージ回路、第１メモリセル、および第２メモリセルを有し、
前記プリチャージ回路は前記ローカルビット線対をプリチャージする機能を有し、
前記第１メモリセルはラッチ回路、第１アクセストランジスタ、および第２アクセストランジスタを有し、
前記ラッチ回路は前記ローカルビット線対と電気的に接続され、
前記第１アクセストランジスタのゲートおよび前記第２アクセストランジスタのゲートは前記第１ワード線と電気的に接続され、
前記第１アクセストランジスタは前記第１ビット線と前記第１ローカルビット線と間の導通状態を制御する機能を有し、
前記第２アクセストランジスタは前記第２ビット線と前記第２ローカルビット線と間の導通状態を制御する機能を有し、
前記第２メモリセルはｍ個（ｍ＝ｎ）の第３メモリセルを有し、
前記ｍ個の第３メモリセルはそれぞれ互いに異なる前記第２ワード線と電気的に接続され、
前記ｍ個の第３メモリセルはそれぞれ第１トランジスタ、第２トランジスタ、第１容量素子および第２容量素子を有し、
前記第１トランジスタおよび前記第２トランジスタのゲートは前記第２ワード線と電気的に接続され、
前記第１トランジスタは前記第１ローカルビット線と前記第１容量素子と間の導通状態を制御する機能を有し、
前記第２トランジスタは前記第２ローカルビット線と前記第２容量素子と間の導通状態を制御する機能を有する半導体装置。
【請求項２】
請求項１において、
前記第１および前記第２トランジスタのチャネル形成領域は酸化物半導体で形成されている半導体装置。
【請求項３】
請求項１において、
前記第１および前記第２トランジスタのチャネル形成領域は酸化物半導体で形成され、
前記第２メモリセルは前記プリチャージ回路および前記第１メモリセルに積層されている半導体装置。
【請求項４】
請求項１乃至３の何れか１項において、
前記ラッチ回路には、第１電源電位および第２電源電位が供給され、
前記第１電源電位および前記第２電源電位の前記ラッチ回路への供給を制御するため回路が設けられている半導体装置。
【請求項５】
請求項１乃至３の何れか１項において、
前記メモリセルを駆動するための周辺回路と、
前記周辺回路をパワーゲーティングするためのパワースイッチと、
が設けられている半導体装置。
【請求項６】
プロセッサコアおよびキャッシュメモリを有し、
前記キャッシュメモリは請求項１乃至３の何れか１項に記載の半導体装置を有する電子部品。
【請求項７】
筐体内に、プロセッサコア、キャッシュメモリ、および表示部を有し、
前記キャッシュメモリは請求項１乃至３の何れか１項に記載の半導体装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）では、半導体装置、電子部品、及び電子機器、並びにこれらの動作方法と作製方法等について説明する。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、プロセッサ、撮像装置、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、表示装置（例えば、液晶表示装置、有機エレクトルミネッセンス表示装置等）、発光装置、照明装置、蓄電装置、入力装置、それらの動作方法、またはそれらの作製方法、またはそれらの使用方法を例として挙げることができる。
【背景技術】
【０００２】電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ−ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。【０００３】半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵでパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。【０００４】活性層が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＯＳ−ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。非特許文献１には、ＯＳ−ＳＲＡＭを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間（ＢＥＴ）でのパワーゲーティングが可能であることが開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｔ．Ｉｓｈｉｚｕ  ｅｔ  ａｌ．，”ＳＲＡＭ  ｗｉｔｈ  Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｌｅａｋａｇｅ  Ｐｏｗｅｒ  Ｒｅｄｕｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｃａｃｈｅｓ”、Ｉｎｔ．  Ｍｅｍｏｒｙ  Ｗｏｒｋｓｈｏｐ，２０１４，ｐｐ．１０６−１０３．
【発明の概要】
【発明が解決しようとする課題】
【０００６】ＳＲＡＭは高速で動作するメモリであるため、ＣＰＵなどの論路回路に内蔵されるデータメモリやキャシュメモリに用いられている。しかしながら、ＳＲＡＭの大容量化に対して、低電圧動作、スタンバイ電流（非アクセス時の電流）、およびセルサイズ等が問題となる。【０００７】（低電圧動作）トランジスタの微細化は、電源電位の低減と共に実現されることが理想的である。トランジスタの微細化が進むほど、作製プロセスに主に起因して、ＣＭＯＳ型ＳＲＡＭのトランジスタのしきい値電圧のばらつきが大きくなる。そのため、メモリセルサイズの縮小を優先すると、最小サイズのトランジスタのしきい値電圧のばらつきから、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）が低下するために、電源電位を下げることができない。【０００８】（スタンバイ電流）スタンバイ電流もトランジスタの微細化の影響を受ける。従来のＣＭＯＳ型ＳＲＡＭでは、サブシュレッショルド電流がリーク電流の主成分であったが、トランジスタの微細化により、ＧＩＤＬ（Ｇａｔｅ−ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）、ゲート・トンネル・リーク、ジャンクションリークなどが占める割合が増大している。対策には、動作電圧の低電圧化が有効であるが、上述したように低電圧化そのものに課題があり、スタンバイ電流の低減は容易ではない。【０００９】（メモリセルサイズ）現時点での平均的なＣＭＯＳ型ＳＲＡＭのメモリセルサイズは、最小加工寸法をＦとすると１００Ｆ２―１２０Ｆ２程度である。トランジスタの微細化によりしきい値電圧のばらつきが増大すること、十分なＳＮＭを確保するためにβ比を小さくすることができないこと等の理由により、メモリセルに最小サイズのトランジスタが使用するのが非常に困難である。このように、ＳＲＡＭの安定性とメモリセルサイズの縮小とは、トレードオフの関係にあるため、メモリセルサイズを縮小するのは容易ではない。【００１０】なお、ＳＲＡＭのメモリセルにおいて、β比とは、（ドライブトランジスタのβ）／（アクセストランジスタのβ）で表される値である。β比はＳＲＡＭのメモリセルの読み出し動作の安定性の目安となる。β比を大きくすると、ＳＮＭが大きくなり、読み出し動作の安定性が向上する。書き込み動作の安定性も考慮し、実際のβ比が決定されることとなる。【００１１】ここでいう、βとは、トランジスタの電流増幅率と呼ばれる係数であり、β＝μＣＯＸＷ／Ｌで表される。μは電子移動度、ＣＯＸはゲート容量の単位面積当たりの容量、Ｗはチャネル幅（ゲート幅）、Ｌはチャネル長（ゲート長）である。【００１２】本発明の一形態の課題の一つは、新規な半導体装置、または新規な半導体装置の動作方法を提供することである。または、本発明の一形態の課題は、消費電力を低減すること、パワーゲーティングを可能とすること、回路面積を低減すること等である。【００１３】複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書等の記載から、自ずと明らかとなるものであり、このような課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１４】本発明の一形態は、メモリセルと、第１ビット線と第２ビット線とでなるビット線対と、第１ローカルビット線と第２ローカルビット線とでなるローカルビット線対と、第１ワード線と、ｎ本（ｎは１よりも大きい整数）の第２ワード線と、を有し、メモリセルはプリチャージ回路、第１メモリセル、および第２メモリセルを有し、プリチャージ回路はローカルビット線対をプリチャージする機能を有し、第１メモリセルはラッチ回路、第１アクセストランジスタ、および第２アクセストランジスタを有し、ラッチ回路はローカルビット線対と電気的に接続され、第１アクセストランジスタのゲートおよび第２アクセストランジスタのゲートは第１ワード線と電気的に接続され、第１アクセストランジスタは第１ビット線と第１ローカルビット線と間の導通状態を制御する機能を有し、第２アクセストランジスタは第２ビット線と第２ローカルビット線と間の導通状態を制御する機能を有し、第２メモリセルはｍ個（ｍ＝ｎ）の第３メモリセルを有し、ｍ個の第３メモリセルはそれぞれ互いに異なる第２ワード線と電気的に接続され、ｍ個の第３メモリセルはそれぞれ第１トランジスタ、第２トランジスタ、第１容量素子および第２容量素子を有し、第１トランジスタおよび第２トランジスタのゲートは第２ワード線と電気的に接続され、第１トランジスタは第１ローカルビット線と第１容量素子と間の導通状態を制御する機能を有し、第２トランジスタは第２ローカルビット線と第２容量素子と間の導通状態を制御する機能を有する半導体装置である。【００１５】上記の形態において、第１および第２トランジスタのチャネル形成領域を酸化物半導体で形成してもよい。この場合、第２メモリセルをプリチャージ回路および第１メモリセルに積層してもよい。または、上記の形態において、ラッチ回路への電源電位の供給を制御するため回路を設けてもよい。または、上記の形態において、メモリセルを駆動するための周辺回路、および周辺回路をパワーゲーティングするためのパワースイッチを設けてもよい。【００１６】本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。【００１７】トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの導電型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの入力端子を第１端子および第２端子、または第３端子および第４端子等と呼ぶ場合がある。【００１８】ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。本明細書等の記載に関するその他の事項を実施の形態５に付記している。
【発明の効果】
【００１９】本発明の一形態によって、新規な半導体装置、または新規な半導体装置の動作方法を提供することができる。または、本発明の一形態によって、消費電力を低減すること、またはパワーゲーティングを可能とすること、または回路面積を低減することが可能となる。【００２０】複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、例示した全ての効果を有する必要はない。また、本発明の一形態について、例示した以外の課題、効果、および新規な特徴については、本明細書等の記載から自ずと明らかになるものである。
【図面の簡単な説明】
【００２１】
【図１】記憶装置の構成例を示すブロック図。
【図２】メモリセルの構成例を示す回路図。
【図３】Ａ、Ｂ：メモリセルが有するメモリ回路の構成例を示す回路図。
【図４】メモリセルアレイのデバイス構造例を模式的に示すブロック図。
【図５】メモリセルのデバイス構造例を模式的に示す回路図。
【図６】メモリセルのデバイス構造例を模式的に示す回路図。
【図７】記憶装置の動作例を示すタイミングチャート。
【図８】記憶装置の動作例を示すタイミングチャート。
【図９】Ａ：電位生成回路の構成例を示す回路図。Ｂ：同動作例を示すタイミングチャート。
【図１０】キャッシュメモリの構成例を示すブロック図。
【図１１】Ａ、Ｂ：メモリセルの構成例を示す回路図。
【図１２】プロセッサ（ＣＰＵ）の構成例を示すブロック図。
【図１３】プロセッサ（ＲＦＩＣ）の構成例を示すブロック図。
【図１４】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す模式図。
【図１５】Ａ−Ｈ：電子機器の構成例を示す模式図。
【図１６】Ａ：トランジスタの構成例を示す上面図。Ｂ：図１６ＡのＡ１−Ａ２線断面図。Ｃ：図１６ＡのＡ３−Ａ４線断面図。
【図１７】Ａ：図１６Ｂの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。
【図１８】Ａ：トランジスタの構成例を示す上面図。Ｂ：図１８ＡのＡ１−Ａ２線断面図。Ｃ：図１８ＡのＡ３−Ａ４線断面図。
【図１９】Ａ：トランジスタの構成例を示す上面図。Ｂ：図１９ＡのＡ１−Ａ２線断面図。Ｃ：図１９ＡのＡ３−Ａ４線断面図。
【図２０】Ａ：トランジスタの構成例を示す上面図。Ｂ：図２０ＡのＡ１−Ａ２線断面図。Ｃ：図２０のＡ３−Ａ４線断面図。Ｄ：図２０Ｂの部分拡大図。
【図２１】Ａ：トランジスタの構成例を示す上面図。Ｂ：図２１Ａのｙ１−ｙ２線断面図。Ｃ：図２１Ａのｘ１−ｘ２線断面図。Ｄ：図２１Ａのｘ３−ｘ４線断面図。
【図２２】Ａ：トランジスタの構成例を示す上面図。Ｂ：図２２ＡのＡ１−Ａ２線断面図。
【図２３】Ａ、Ｂ：記憶装置の構成例を示す断面図。
【発明を実施するための形態】
【００２２】以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
【００２３】以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１つの実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された１つまたは複数の構成例と適宜組み合わせることも可能である。
【００２４】図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２５】また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＬを個々に区別する場合、２行目の配線ＷＬを配線ＷＬ［２］と記載する場合がある。
【００２６】本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
【００２７】〔実施の形態１〕
本実施の形態では、半導体装置の一例として記憶装置について説明する。
【００２８】脳と、コンピューティングシステムとの大まかな対応づけを行えば、神経ネットワークがＣＰＵ等の回路網であり、前頭前野や海馬が「ワーキングメモリ（作業記憶）」と呼ばれる一時的な記憶の貯蔵部であり、「大脳皮質」が情報を長期記憶する貯蔵部である。本実施の形態の記憶装置は、脳と同様な仕組みでデータを記憶するシステムを備えている。本実施の形態の記憶装置は、不揮発性であるが、高速処理が可能なメモリセルが用いられているメモリ部Ａと、電源オフ状態でも長時間データを保持することが可能なメモリセルが用いられているメモリ部Ｂを有する。
【００２９】メモリ部Ａは、脳のワーキングメモリに対応し、ホスト装置と記憶装置と間のデータのやり取りは第１メモリで行われる。メモリ部Ｂは長期記憶の貯蔵部に相当し、メモリ部Ａに書き込まれた情報を長時間保持する。メモリ部Ｂは、メモリ部Ａよりも処理速度は劣るが、メモリ部Ａよりも容量が大きい。また、メモリ部Ｂは、電源オフ状態でデータを長時間保持することが可能である。つまり、本実施の形態の記憶装置は、メモリ部Ａとメモリ部Ｂとでなる階層構造をもつ。
【００３０】＜＜記憶装置＞＞
図１は記憶装置の構成例を示すブロック図である。図１に示す記憶装置１００は、メモリセルアレイ１１０、周辺回路１１１、コントロール回路１１２、パワースイッチ（ＰＳＷ）１４１、１４２を有する。
【００３１】記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、ＲＤＡは外部への出力信号である。ＣＬＫはクロック信号である。ＣＥ、ＧＷ、およびＢＷは制御信号である。ＣＥはチップイネーブル信号であり、ＧＷはグローバル書き込みイネーブル信号であり、ＢＷはバイト書き込みイネーブル信号である。ＡＤＤＲはアドレス信号である。ＷＤＡは書き込みデータであり、ＲＤＡは読み出しデータである。ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
【００３２】コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、ＣＥ、ＧＷ、およびＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
【００３３】メモリセルアレイ１１０は、複数のメモリセル（ＭＣ）１３０、および複数のＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを有する。複数のメモリセル１３０は行列状に配置されている。
【００３４】同じ行のメモリセル１３０は、その行のＷＬ、ＮＷＬに電気的に接続される。ＷＬ、ＮＷＬはそれぞれワード線であり、ＢＬ、ＢＬＢは相補データを伝送するためのビット線対である。ＢＬＢは、ＢＬの論理を反転したデータが入力されるビット線であり、ビット補線や、反転ビット線と呼ばれる場合がある。メモリセル１３０は、２種類のメモリ回路１０、２０を有する。メモリ回路１０（以下、「ＳＭＣ１０」と呼ぶ。）は、１ビットの相補データを記憶することができるメモリ回路である。メモリ回路２０（以下、「ＮＶＭ２０」と呼ぶ。）は、ｎビット（ｎは１よりも大きい整数）の相補データを記憶することができるメモリ回路であり、電源オフ状態でも長期間データを保持することが可能である。つまり、ＳＭＣ１０は上掲のメモリ部Ａ（ワーキングメモリ）を構成するメモリセルであり、ＮＶＭ２０は上掲のメモリ部Ｂ（長期記憶貯蔵部）を構成するメモリセルである。
【００３５】ＳＭＣ１０とＮＶＭ２０とはローカルビット線対（ＬＢＬ、ＬＢＬＢ）により電気的に接続されている。ＬＢＬＢは、ＢＬに対するローカルビット線であり、ＬＢＬＢは、ＢＬＢに対するローカルビット線である。ＬＢＬ、ＬＢＬＢによって、ＳＭＣ１０とＮＶＭ２０とは電気的に接続されている。メモリセル１３０は、回路３０（以下、「ＬＰＣ３０」と呼ぶ。）を有する。ＬＰＣ３０は、ＬＢＬおよびＬＢＬＢをプリチャージするためのローカルブリチャージ回路である。例えば、ＬＰＣ３０の制御信号は、周辺回路１１１で生成される。
【００３６】周辺回路１１１は、メモリセルアレイ１１０に対するデータの書き込みおよび読み出しをするための回路である。例えば、周辺回路１１１は、ＷＬ、ＮＷＬ、ＢＬ、ＢＬＢを駆動する機能を有する。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６を有する。
【００３７】行デコーダ１２１および列デコーダ１２２は、アドレス信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行のＷＬ、ＮＷＬを選択する機能を有する。具体的には、行ドライバ１２３は、ＷＬ、ＮＷＬを選択するための信号を生成する機能を有する。列ドライバ１２４は、データをメモリセルアレイ１１０に書き込む機能、メモリセルアレイ１１０からデータを読み出す機能、読み出したデータを保持する機能、ＢＬおよびＢＬＢをプリチャージする機能等を有する。
【００３８】入力回路１２５は、ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、メモリセルアレイ１１０に書き込むデータである。列ドライバ１２４がメモリセルアレイ１１０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。出力回路１２６は、保持しているデータを記憶装置１００外部に出力する。出力されるデータがＲＤＡである。
【００３９】ＰＳＷ１４１はメモリセルアレイ１１０以外の回路（周辺回路１１５）へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ＮＷＬを高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。ＰＯＮ１によってＰＳＷ１４１のオンオフが制御され、ＰＯＮ２によってＰＳＷ１４２のオンオフが制御刺される。図１では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１つとしているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
【００４０】＜＜メモリセル＞＞
図２に、メモリセル１３０の回路構成例を示す。
【００４１】＜ＳＭＣ＞
ＳＭＣ１０は、ＢＬ、ＢＬＢ、ＬＢＬ、ＬＢＬＢ、ＷＬ、ＶＨＨ、およびＶＬＬと電気的に接続されている。ＶＨＨは、高電源電位用の電源線であり、ＶＬＬは低電源電位用の電源線である。
【００４２】ＳＭＣ１０は、ＣＭＯＳ型（６トランジスタ型）のＳＲＡＭセルと同様の回路構成であり、トランジスタＴｌｄ１、Ｔｌｄ２、Ｔｄｒ１、Ｔｄｒ２、Ｔａｃ１、Ｔａｃ２を有する。トランジスタＴｌｄ１、Ｔｌｄ２はロードトランジスタ（プルアップトランジスタ）であり、トランジスタＴｄｒ１、Ｔｄｒ２は駆動トランジスタ（プルダウントランジスタ）であり、トランジスタＴａｃ１、Ｔａｃ２はアクセストランジスタ（トランスファトランジスタ）である。
【００４３】トランジスタＴａｃ１によりＢＬとＬＢＬと間の導通状態が制御される。トランジスタＴａｃ２によりＢＬＢとＬＢＬＢと間の導通状態が制御される。トランジスタＴａｃ１、Ｔａｃ２のオンオフはＷＬの電位によって制御される。トランジスタＴｌｄ１、Ｔｄｒ１によりインバータが構成され、トランジスタＴｌｄ２、Ｔｄｒ２によりインバータが構成されている。これら２個のインバータの入力端子は、それぞれ、他方の出力端子に電気的に接続されており、ラッチ回路（ＬＡＴ）１１が構成される。２個のインバータには、ＶＨＨ、ＶＬＬによって電源電位が供給される。
【００４４】＜ＮＶＭ＞
図２に示すＮＶＭ２０は、ｎ個のＮＭＣを有する。ｎ個のＮＭＣは互いに異なるＮＷＬに電気的に接続されている。また、ｎ個のＮＭＣは１本のＶＣＳと電気的に接続されている。ｎ個のＮＭＣを区別するために、［０］、［１］等の符号を用い、ｎ本のＮＷＬを区別するために、＿０、＿１等の符号を用いることとする。
【００４５】ＮＭＣは１ビットの相補データを保持することができるメモリ回路（メモリセルと呼ぶこともできる。）である。ＮＭＣはＭＣ１およびＭＣ２を有する。ＭＣ１はＬＢＬに書き込まれたデータを保持するためのメモリセルであり、ＭＣ２はＬＢＬＢに書き込まれたデータを保持するためのメモリセルである。ＭＣ１、ＭＣ２は１トランジスタ１容量型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルと同様の回路構成である。ＭＣ１はトランジスタＴｒ１および容量素子Ｃ１を有する。ＭＣ２はトランジスタＴｒ２および容量素子Ｃ２を有する。容量素子Ｃ１はＭＣ１の保持容量として機能し、容量素子Ｃ２はＭＣ２の保持容量として機能する。ＶＣＳは、ＭＣ１およびＭＣ２の保持容量用の電源線であり、ここではＧＮＤが入力される。
【００４６】トランジスタＴｒ１、Ｔｒ２のゲートは、それぞれ、ＮＷＬと電気的に接続されている。トランジスタＴｒ１のソースはＬＢＬと電気的に接続され、トランジスタＴｒ２のソースはＬＢＬＢと電気的に接続されている。容量素子Ｃ１の第１端子はトランジスタＴｒ１のドレインと電気的に接続され、第２端子はＶＣＳと電気的に接続されている。容量素子Ｃ２の第１端子はトランジスタＴｒ２のドレインと電気的に接続され、第２端子はＶＣＳと電気的に接続されている。
【００４７】トランジスタＴｒ１、Ｔｒ２のオフ電流を低減することで、ＮＭＣの保持時間を長くすることができる。ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。１ｚＡは１×１０−２１Ａであり、１ｙＡは１×１０−２４Ａである。
【００４８】このようにオフ電流を極めて小さくするには、トランジスタのチャネル形成領域をバンドギャップが広い半導体で形成すればよい。そのような半導体として、酸化物半導体が挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また、オフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。実施の形態３、５において、ＯＳトランジスタおよび酸化物半導体について説明する。
【００４９】トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、ＮＭＣの保持時間を長くすることができるので、ＮＭＣを不揮発性メモリ回路として用いることができる。また、ＯＳトランジスタでは、オフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、ＮＭＣにＯＳトランジスタを適用することとで、ＮＭＣは高温環境下であっても、データを消失せずに保持することができる。したがって、高温環境下でも高い信頼性を持つ記憶装置１００を得ることができる。
【００５０】図３Ａ、図３ＢにＮＶＭ２０の変形例を示す。図３Ａに示すＮＶＭ２１はｎ個のＮＭＣ３を有するメモリ回路である。ＮＭＣ３はＭＣ３とＭＣ４を有する。ＭＣ３はＭＣ１の変形例であり、トランジスタＴｒ１の代わりに、バックゲートを有するトランジスタＴｒ３が設けられている。ＭＣ４はＭＣ２の変形例であり、トランジスタＴｒ２の代わりに、バックゲートを有するトランジスタＴｒ４が設けられている。トランジスタＴｒ３、Ｔｒ４のバックゲートはＢＧＬに電気的に接続されている。ＢＧＬは、トランジスタＴｒ３、Ｔｒ４のバックゲートの電位を制御するための信号が入力される信号線、あるいは一定電位が入力される電源線である。
【００５１】ＢＧＬの電位によって、トランジスタＴｒ３、Ｔｒ４のしきい値電圧を制御することができる。トランジスタＴｒ３、Ｔｒ４のバックゲートとチャネル形成領域と間の絶縁層に電荷蓄積層を設けた場合、記憶装置１００の作製時に、ＢＧＬを利用して、トランジスタＴｒ３、Ｔｒ４の電荷蓄積層に電荷を注入する工程を行うこともできる。これによりトランジスタＴｒ３、Ｔｒ４のしきい値電圧を制御することができる。よって、電荷注入工程を行った場合は、ＢＧＬの電位を制御せずに、トランジスタＴｒ３、Ｔｒ４のバックゲートを浮遊状態にして、記憶装置１００を動作させてもよい。
【００５２】図３Ｂに示すＮＶＭ２２は、ｎ個のＮＭＣ５を有するメモリ回路である。ＮＭＣ５は、ＭＣ５とＭＣ６を有する。ＭＣ５はＭＣ１の変形例であり、トランジスタＴｒ１の代わりに、トランジスタＴｒ５が設けられている。ＭＣ６はＭＣ２の変形例であり、トランジスタＴｒ２の代わりに、トランジスタＴｒ６が設けられている。
【００５３】トランジスタＴｒ５にはバックゲートが設けられ、バックゲートとゲート（フロントゲート）とが電気的に接続されている。トランジスタＴｒ５のバックゲートをソースまたはドレインと電気的に接続してもよい。トランジスタＴｒ６はトランジスタＴｒ５と同様に構成すればよい。
【００５４】＜ＬＰＣ＞
ＬＰＣ３０は、ＰＣＬおよびＶＰＣと電気的に接続されている。ＰＣＬは、ＬＢＬ、ＬＢＬＢのプリチャージ動作制御用の信号を供給するための信号線である。ＶＰＣはプリチャージ電位を供給するための電源線である。ＬＰＣ３０は、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２を有する。トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２のゲートはＰＣＬに電気的に接続されている。トランジスタＴｅｑ１はＬＢＬとＬＢＬＢと間の導通状態を制御する。トランジスタＴｐｃ１はＬＢＬとＶＰＣと間の導通状態を制御する。トランジスタＴｐｃ２はＬＢＬＢとＶＰＣと間の導通状態を制御する。
【００５５】図２の例では、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２はｎチャネル型トランジスタであるが、これらをｐチャネル型トランジスタとしてもよい。あるいは、ＬＰＣ３０にＴｅｑ１を設けなくてもよい。この場合、トランジスタＴｐｃ１、Ｔｐｃ２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタの何れでもよい。あるいは、ＬＰＣ３０をトランジスタＴｅｑ１のみで構成することもできる。この場合もトランジスタＴｅｑ１はｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。トランジスタＴｅｑ１でなるＬＰＣ３０は、ＬＢＬとＬＢＬＢとの電位を平滑化することで、ＬＢＬとＬＢＬＢのプリチャージを行う。
【００５６】周辺回路１１１は、メモリセルアレイ１１０に設けられる各種の電源線（ＶＨＨ、ＶＬＬ、ＶＰＣ）への電位を供給する機能を有する。そのため、ＰＳＷ１４１がオフとなって、周辺回路１１１へのＶＤＤの供給が停止すると、これら電源線への電位の供給も停止することとなる。
【００５７】＜メモリセルアレイのデバイス構造＞
記憶装置１００において、ＮＶＭ２０のトランジスタＴｒ１、Ｔｒ２はＯＳトランジスタとし、他のトランジスタは、例えば、Ｓｉトランジスタ等とすることができる。この場合、メモリセルアレイ１１０を、Ｓｉトランジスタで構成される回路上に、ＯＳトランジスタで構成される回路が積層されているデバイス構造とすることができる。図４に、メモリセルアレイ１１０のデバイス構造例を模式的に示す。
【００５８】図４の例では、メモリセルアレイ１１０Ａ上に、メモリセルアレイ１１０Ｂが積層されている。メモリセルアレイ１１０ＡにはＳＭＣ１０およびＬＰＣ３０がマトリクス状に設けられている。メモリセルアレイ１１０ＢにはＮＶＭ２０がマトリクス状に設けられている。メモリセルアレイ１１０Ａは応答速度が速いメモリ部Ａを構成し、メモリセルアレイ１１０Ｂはデータの長期貯蔵用のメモリ部Ｂを構成する。メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、記憶装置１００の大容量化と小型化を効果的に行える。
【００５９】１つのメモリセル１３０に着目すると、ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＶＭ２０が形成されている。図５は、メモリセル１３０のデバイス構造例を模式的に示す回路図である。図５は、ＮＶＭ２０が８ビットの相補データを記憶する例を示している。よって、ＮＶＭ２０はＮＭＣ［０］−ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に、ＮＭＣ［０］−ＮＭＣ［７］が設けられている。
【００６０】ＯＳトランジスタ上に、ＯＳトランジスタを積層することが可能である。よって、メモリセルアレイ１１０Ｂを２層以上回路が積層されているデバイス構造とすることができる。図６は、メモリセルアレイ１１０Ｂが２層構造である場合のメモリセル１３０のデバイス構造例を示す。ここでもＮＶＭ２０はＮＭＣ［０］−ＮＭＣ［７］を有する。ＳＭＣ１０およびＬＰＣ３０が形成されている領域上にＮＭＣ［０］−ＮＭＣ［３］が積層され、ＮＭＣ［０］−ＮＭＣ［３］が形成されている領域上にＮＭＣ［４］−ＮＭＣ［７］が積層されている。
【００６１】メモリセルアレイ１１０Ｂをメモリセルアレイ１１０Ａに積層することで、メモリセルアレイ１１０の大容量化と小型化が可能となる。例えば、メモリセル１３０が図５のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は１つのＮＭＣの面積となる。つまり、ビット当たりの面積は、２個のトランジスタと２個の容量素子が設けられる領域の面積である。また、メモリセル１３０が図６のデバイス構造である場合、メモリセルアレイ１１０のビット当たりの面積は、図５の例の１／２となる。このように、ＳＭＣ１０上にＮＶＭ２０を積層して設けることで、ＣＭＯＳ型ＳＲＡＭのメモリセルと比較して、メモリセル１３０のビット当たりの面積は小さくなる。
【００６２】また、メモリセル１３０のビット当たりの面積の縮小と、メモリセル１３０の動作の安定性との双方を実現することができる。メモリセルアレイ１１０が積層構造をとることで、ＳＭＣ１０のＳＮＭが確保できるβ比となるように、ＳＭＣ１０の各トランジスタのチャネル長およびチャネル幅を適切化し、かつ、ＳＭＣ１０およびＬＰＣ３０が設けられる領域よりも大きくならないように、ＮＶＭ２０を設計することが可能である。
【００６３】＜＜記憶装置の動作例＞＞
記憶装置１００において、メモリセルアレイ１１０のデータの書き込み方法には、ライトスルー（ｗｒｉｔｅ  ｔｈｒｏｕｇｈ）方式とライトバック（ｗｒｉｔｅ  ｂａｃｋ）方式とがある。
【００６４】ライトスルー方式では、書き込みアクセスされたメモリセル１３０において、ＳＭＣ１０にデータが書き込まれるときに、ＮＶＭ２０にもデータが書き込まれる。ライトバック方式では、ホスト装置がタスクを処理している間は、メモリセル１３０に対するデータの書込みアクセス、および読み出しアクセスはＳＭＣ１０に対して行われ、ＮＶＭ２０はアクセスされない。タスクが終了したら、ＳＭＣ１０が記憶しているデータはＮＶＭ２０に転送され、選択された１のＮＭＣに書き込まれる。
【００６５】＜動作例１＞
図７のタイミングチャートを用いて、記憶装置１００の動作例を説明する。図７は、データの書き込み方式がライトスルー方式である動作例を示している。ここでは、データの読み出し動作には、ＮＶＭ２０の何れか１つのＮＭＣを選択し、選択されたＮＭＣのデータをＳＭＣ１０で増幅して、ＢＬ、ＢＬＢに書き込む方式が採用されている。
【００６６】ＮＭＣは、一対のメモリセル（ＭＣ１、ＭＣ２）を備えることで相補データを保持することができ、また、トランジスタＴｒ１、Ｔｒ２をＯＳトランジスタとすることで、相補データを長時間保持することができる。ＮＭＣが相補データを保持していることで、ＮＭＣで保持している相補データを読み出すときには、ＳＭＣ１０は差動増幅回路として機能することができる。このため、ＭＣ１の容量素子Ｃ１が保持している電圧と、ＭＣ２の容量素子Ｃ２が保持している電圧との電圧差が小さくとも、信頼性の高い読み出し動作ができる。また、ＮＭＣはＤＲＡＭのメモリセルと同様に、高速な読み出し動作、および高速な書き込み動作が可能である。
【００６７】図７において、ｔ０、ｔ１等は時刻を表している。波形間に付された矢印は、記憶装置１００の動作の理解を容易にするためのものである。ＶＤＤＭは、記憶装置１００に設けられたＶＤＤ供給用の電源線である。ＰＳＷ１４１によって、ＶＤＤＭへのＶＤＤの供給が制御される。また、ＶＤＤＭ、ＶＰＣ、ＶＨＨ等について、点線で表されている波形は、電位が不確定であることを示している。また、ＶＤＤＭ等の配線の低レベル（Ｌレベル）はＧＮＤである。信号線のうち、ＰＣＬ、ＷＬの高レベル（Ｈレベル）はＶＤＤであり、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルはＶＨＭである。これらは、図８においても同様である。
【００６８】なお、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルがＶＨＭであるのは、トランジスタＴｒ１、Ｔｒ２のしきい値電圧がトランジスタＴａｃ１等の他のトランジスタよりも高い場合を想定しているからである。トランジスタＮＷＬ＿０−ＮＷＬ＿［ｎ−１］にＶＤＤを印加することで、ＮＶＭ２０のデータの書き込みおよび読み出しが可能であれば、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の高レベルをＶＤＤとすることができる。この場合、記憶装置１００にＶＨＭ用のＰＳＷ１４２は設けなくてもよい（図１参照）。
【００６９】（パワーゲーティング）
まず、記憶装置１００のパワーゲーティング動作について説明する。ｔ０−ｔ１では、記憶装置１００は、ＶＤＤの供給が遮断されている電源オフ状態である。ｔ１以降は、記憶装置１００は、ＶＤＤが供給されている電源オン状態である。
【００７０】ｔ０でＰＳＷ１４１がオフになると、ＶＤＤＭの電位は下がり、やがてＧＮＤとなる。周辺回路１１１へのＶＤＤの供給が遮断されるためＷＬ、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］、ＰＣＬ、ＶＰＣもＧＮＤとなる。ｔ１でＰＳＷ１４１がオンとなると、ＶＤＤＭが充電され、やがて、その電位はＶＤＤまで上昇する。ｔ１−ｔ２が電源復帰に要する時間である。またＰＳＷ１４１をオン、オフするのと連動して、ＰＳＷ１４２もオン、オフするとよい。
【００７１】（初期化）
ｔ２−ｔ３では、記憶装置１００を初期状態にするための初期化動作が行われる。具体的には、ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２とされる。ビット線対（ＢＬ、ＢＬＢ）およびローカルビット線対（ＬＢＬ、ＬＢＬＢ）はそれぞれプリチャージされ、ＶＤＤ／２とする。ビット線対のプリチャージは列ドライバ１２４によって行われ、ローカルビット線対のプリチャージはＬＰＣ３０によって行われる。ＰＣＬを高レベル（Ｈレベル）にすることで、トランジスタＴｅｑ１、Ｔｐｃ１、Ｔｐｃ２がオンとなり、ＬＢＬ、ＬＢＬＢのプリチャージと電位の平滑化が行われる。
【００７２】（書き込み）
書き込みアクセスがあると、列ドライバ１２４によってビット線対をプリチャージ状態から浮遊状態にする。また、ＬＰＣ３０によって、ローカルビット線対をプリチャージ状態から浮遊状態にする。これはＰＣＬをＨレベルからＬレベルにすることで行われる。
【００７３】次に、列ドライバ１２４によって、データＤＡ１がビット線対に書き込まれる。ここで、ＢＬがＶＤＤであれば、ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされたタイミングで、書き込み対象行のＮＷＬ＿０−ＮＷＬ＿［ｎ−１］の何れか１本をＨレベルにする。ここでは、ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。また、ＮＷＬ＿１が選択された後、ＶＨＨはＶＤＤとされ、ＶＬＬはＧＮＤとされるため、ＳＭＣ１０はアクティブとなる。また、ＮＷＬ＿１が選択された後、書き込み対象行のＷＬをＨレベルにして、トランジスタＴａｃ１、Ｔａｃ２をオンにする。なお、ＮＷＬ＿１をＨレベルにするタイミングでＷＬをＨレベルにしてもよい。
【００７４】トランジスタＴａｃ１、Ｔａｃ２がオンになることで、ローカルビット線対にデータＤＡ１が書き込まれる。このとき、ＳＭＣ１０はアクティブであるので、ＳＭＣ１０にデータＤＡ１が書き込まれる。かつ、ＮＶＭ２０において書き込み対象となっているＮＭＣ［１］のトランジスタＴｒ１、Ｔｒ２はオンであるので、ＮＭＣ［１］にもデータＤＡ１が書き込まれることとなる。ＬＢＬがＶＤＤであれば、ＭＣ１［１］は”１”を保持し、ＭＣ２［１］は”０”を保持することとなる。一定期間ＷＬをＨレベルにした後にＬレベルにする。ＷＬがＬレベルになることで、ＳＭＣ１０とビット線対と間は非導通状態となる。この状態になったら、ＮＷＬ＿１をＬレベルにして、ＭＣ１［１］およびＭＣ２［１］を非選択状態に戻す。ＮＷＬ＿１をＬレベルにした後、ＶＨＨ、ＶＬＬの電位をＶＤＤ／２に戻し、ＳＭＣ１０を非アクティブにする。ＳＭＣ１０を非アクティブにすることで、ＳＭＣ１０からはデータＤＡ１は消失するが、データＤＡ１はＭＣ１［１］およびＭＣ２［１］で長時間保持できるので、問題はない。
【００７５】ＮＷＬ＿１をＬレベルにした後、ビット線対およびローカルビット線対のプリチャージ動作を開始し、これらをＶＤＤ／２にプリチャージしている。
【００７６】（非アクセス）
ｔ４−ｔ５では、記憶装置１００は、ホスト装置からアクセス要求がない非アクセス状態である。ＰＣＬはＨレベルであり、ＷＬおよびＷＬ＿０−ＷＬ＿［ｎ−１］はＬレベルである。ＶＰＣ、ＶＨＨおよびＶＬＬはＶＤＤ／２である。ビット線対およびローカルビット線対はＶＤＤ／２にプリチャージされている。ｔ４−ｔ５では、ＳＭＣ１０は動作させる必要がないので、ＶＨＨ、ＶＬＬをＶＤＤ／２にしておくことで、ＳＭＣ１０のリーク電流を低減することができる。よって、記憶装置１００全体の消費電力を効果的に低減することができる。
【００７７】（読み出し）
ｔ５−ｔ６では、記憶装置１００は、ホスト装置の読み出しアクセス要求に対する動作を行っている。ここでは、ＮＶＭ２０のＮＭＣ［１］に、ホスト装置の処理に必要なデータが記憶されていることとする。
【００７８】読み出しアクセスがあると、列ドライバ１２４により、ビット線対はプリチャージ状態から浮遊状態とされ、ＬＰＣ３０により、ローカルビット線対はプリチャージ状態から浮遊状態とされる。次に、ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。ＭＣ１［１］のデータがＬＢＬに書き込まれ、ＭＣ２［１］のデータがＬＢＬＢに書き込まれる。つまり、ローカルビット線対には、データＤＡ１が書き込まれることとなる。ＮＷＬ＿１をＨレベルした後、ＶＨＨをＶＤＤにし、かつＶＬＬをＧＮＤにして、ＳＭＣ１０をアクティブにする。このとき、ＳＭＣ１０は差動増幅回路として機能し、ローカルビット線対のデータＤＡ１を増幅する。ＳＭＣ１０をアクティブにした後、ＷＬをＨレベルにして、ローカルビット線対のデータＤＡ１をビット線対に書き込む。ビット線対に書き込まれたデータＤＡ１は列ドライバ１２４によって読み出される。
【００７９】読み出し動作の終了動作は、書き込み動作の場合と同様であり、初期化動作と非アクセス状態にするための動作である。まず、ＷＬをＬレベルにする。次にＮＷＬ＿１をＬレベルにする。次にＶＨＨおよびＶＬＬをＶＤＤ／２にして、ＳＭＣ１０を非アクティブにする。また、ＮＷＬ＿１をＬレベルにした後、ビット線対およびローカルビット線対のプリチャージを開始する。
【００８０】図７の例では、書き込み動作、読み出し動作の最後に、ＰＣＬをＨレベルに遷移させてローカルビット線対のプリチャージを開始しているが、このタイミングは図７の例に限定されない。ＮＷＬがＬレベルになった時からＷＬをＨレベルにする時までの間に、ＰＣＬを立ち上げて、ローカルビット線対のプリチャージを開始すればよい。
【００８１】また、図７の例では、非アクセス状態では、ＰＣＬをＨレベルに維持することで、ローカルビット線対をＶＤＤ／２に固定しているが、ＰＣＬをＬレベルにして、ローカルビット線対を浮遊状態にしておいてもよい。この場合、書き込み動作、および読み出し動作の開始時に、まず、ＰＣＬをＬレベルからＨレベルにして、ローカルビット線対のプリチャージを行えばよい。
【００８２】＜動作例２＞
図８のタイミングチャートを用いて、記憶装置１００の動作例を説明する。図８には、データの書き込み方式がライトバック方式である動作例を示している。この例では、ホスト装置がタスクを処理している間のアクセス対象は、ＳＭＣ１０のみとなる。タスクが終了したら、データをＳＭＣ１０からＮＶＭ２０に転送（ストア動作）し、ＮＶＭ２０の何れか１つのＮＭＣにデータを書き込む。また、別のタスクを実行する場合は、データをＮＶＭ２０の何れか１つのＮＭＣからＳＭＣ１０に転送する（ロード動作）。ここでは、データの転送先および転送元がＮＭＣ［１］であるとして、記憶装置１００の動作例を説明する。
【００８３】（パワーゲーティング）
図８の動作例も、図７と同様に、メモリセルアレイ１１０のパワーゲーティングが行われている。メモリセルアレイ１１０は、ｔ１０−ｔ１１では、電源オフ状態であり、ｔ１１以降は電源オン状態である。ｔ１１−ｔ１２では、電源復帰動作が行われている。
【００８４】（初期化、ロード）
電源がｔ１２−ｔ１４では、記憶装置１００を初期状態にする初期化動作が行われる。ｔ１１−ｔ１２の動作は、図７のｔ１−ｔ２の動作と同様であり、ビット線対およびローカルビット線対のプリチャージが行われる。
【００８５】ｔ１３−ｔ１４では、記憶装置１００はロード動作を行っている。メモリセルアレイ１１０の各ＳＭＣ１０に、ＮＶＭ２０のＮＭＣ［１］からデータをロードする。ここでは、ＮＭＣ［１］はデータＤＢ１を記憶していることとする。ＰＣＬをＬレベルにして、ＬＢＬ、ＬＢＬＢを浮遊状態にする。次に、ＮＷＬ＿１をＨレベルにして、ＭＣ１［１］のトランジスタＴｒ１、およびＭＣ２［１］のトランジスタＴｒ２をオンにする。ＬＢＬ、ＬＢＬＢにはデータＤＢ１が書き込まれる。ＮＷＬ＿１をＨレベルにした後、ＶＨＨをＶＤＤにし、ＶＬＬをＧＮＤにして、ＳＭＣ１０をアクティブにする。ＳＭＣ１０によって、ＬＢＬ、ＢＬＢＬに書き込まれたデータＤＢ１が増幅され、保持される。ＭＣ１［１］が”１”を保持している場合、ＬＢＬはＶＤＤとなり、ＬＢＬＢはＧＮＤとなる。ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにすることで、ロード動作が終了する。
【００８６】（書き込み）
ｔ１４−ｔ１５では、記憶装置１００はデータ書き込み動作を行っている。ここでは、ＳＭＣ１０に書き込むデータをデータＤＢ２とする。書き込みアクセスがあると、列ドライバ１２４によって、データＤＢ２がビット線対に書き込まれる。ここで、ＢＬがＶＤＤであれば、ＢＬＢはＧＮＤである。行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行のＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２がオンとなり、ローカルビット線対にデータＤＢ２が書き込まれる。ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。ＷＬをＬレベルにした後、列ドライバ１２４は、ビット線対をＶＤＤ／２にプリチャージし、しかる後浮遊状態にする。以上で、書き込み動作は終了する。
【００８７】（読み出し）
ｔ１５−ｔ１６では、記憶装置１００はデータ読み出し動作を行っている。読み出しアクセスがあると、行デコーダ１２１によって行アドレスがデコードされ、行ドライバ１２３によって行アドレスが指定する行のＷＬがＨレベルとなる。これにより、トランジスタＴａｃ１、Ｔａｃ２はオンとなり、ローカルビット線対のデータＤＢ２が、ビット線対に書き込まれる。ビット線対に書き込まれたデータＤＢ２は、列ドライバ１２４によって読み出される。ＷＬを一定期間Ｈレベルにした後、Ｌレベルにする。ＷＬをＬレベルにした後、ビット線対は、列ドライバ１２４によって、ＶＤＤ／２にプリチャージされた後、浮遊状態とされる。以上で、データ読み出し動作は終了する。
【００８８】（ストア）
ｔ１６−ｔ１７では、記憶装置１００はデータの転送（ストア）動作を行っている。ホスト装置から別のタスクを実行する命令、あるいはタスクを終了させる命令を受けると、記憶装置１００はストア動作を行う。ＮＷＬ＿１をＨレベルにすることで、ローカルビット線対に書き込まれているデータＤＢ２が、ＮＭＣ［１］に書き込まれる。ここで、ＬＢＬがＶＤＤであれば、ＭＣ１［１］は”１”を保持し、ＭＣ２［１］は”０”を保持することとなる。
【００８９】ＮＷＬ＿１を一定期間Ｈレベルにした後、Ｌレベルにする。次に、ＶＨＨおよびＶＬＬをＶＤＤ／２に戻して、ＳＭＣ１０を非アクティブにする。そして、次に行うロード動作のために、ＮＷＬ＿１がＬレベルになるタイミングでＰＣＬをＨレベルにして、ローカルビット線対のプリチャージを開始する。これでストア動作が終了する。
【００９０】データストア動作の終了後、ホスト装置が別のタスクを実行する場合は、まずロード動作が行われる。その後、ホスト装置のアクセス要求に従って、記憶装置１００はデータの読み出し動作、またはデータ書き込み動作を行う。
【００９１】＜電位生成回路＞
図９Ａに、ＶＨＨに供給される電位、およびＶＬＬに供給される電位を生成するための回路の構成例を示す。電位生成回路１５０は、直列に接続された４つのトランジスタＴｇ１−Ｔｇ４を有する。
【００９２】信号ＳＯＢがトランジスタＴｇ１、Ｔｇ３のゲートに入力され、信号ＳＯがトランジスタＴｇ２、Ｔｇ４のゲートに入力される。信号ＳＯＢは信号ＳＯの反転信号である。トランジスタＴｇ１のソースにはＶＤＤが入力され、トランジスタＴｇ２のドレインにはＶＤＤ／２が入力され、トランジスタＴｇ４のソースにはＧＮＤが入力される。トランジスタＴｇ１のドレインの出力電位ＶＨ１がＶＨＨに入力され、トランジスタＴｇ３のソースからの出力電位ＶＬ１がＶＬＬに出力される。信号ＳＯがＬレベルであり、かつ信号ＳＯＢがＨレベルである場合、ＶＨ１およびＶＬ１はＶＤＤ／２となる。信号ＳＯがＨレベルであり、かつ信号ＳＯＢがＬレベルである場合、ＶＨ１はＶＤＤとなり、ＶＬ１はＧＮＤとなる。
【００９３】図７、図８では、ＳＭＣ１０とＮＶＭ２０と間のデータの転送に連動して、ＶＨＨ、ＶＬＬの電位を変化させている。選択されたＮＷＬの電位の立ち上がりと立下りのタイミングに連動して、ＶＨ１、ＶＬ１を変動させることが好ましい。これによって、記憶装置１００の応答速度を低下させることなく、可能な限りＳＭＣ１０を非アクティブ状態にすることができる。したがって、記憶装置１００全体の消費電力を効果的に低減できる。
【００９４】図９Ｂは、電位生成回路１５０の動作例を示すタイミングチャートである。図９Ｂにおいて、信号ＮＷＷは、ＮＶＭ２０のｎ個のＮＭＣの何れか１つを選択する選択信号に相当し、例えば、ＮＷＬ＿０−ＮＷＬ＿［ｎ−１］に入力される信号の論理和をとったものとすることができる。信号ＳＯの立ち上がるタイミングは、ＮＷＷの立ち上がるタイミングよりも時間Ｔｄ１遅延し、信号ＳＯの立ち下るタイミングは、ＮＷＷの立ち下るタイミングよりも時間Ｔｄ２遅延している。時間Ｔｄ１は時間Ｔｄ２と同じでも、異なっていてもよい。
【００９５】このような信号ＳＯを用いて、電位生成回路１５０を動作させることで、ＮＶＭ２０のｎ個のＮＭＣの何れか１が選択状態になった後に、直ちにＳＭＣ１０をアクティブ状態にすることができる。また、ＮＶＭ２０のｎ個のＮＭＣを全て非選択状態にした後に、直ちにＳＭＣ１０を非アクティブ状態にすることができる。
【００９６】例えば、電位生成回路１５０は、メモリセルアレイ１１０の行ごとに設けることができる。または、メモリセルアレイ１１０の複数行（例えば、４行、８行、１６行等）に１つの電位生成回路１５０を設けることができる。電位生成回路１５０は周辺回路１１１に設ければよい。例えば、電位生成回路１５０は、行ドライバ１２３に組み込んでもよい。
【００９７】ＮＶＭ２０で構成されるメモリセルアレイ１１０Ｂはフラッシュメモリ、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＰＲＡＭ（相変化ランダムアクセスメモリ）などの他の不揮発性メモリと比較して、ＣＭＯＳ回路との親和性に非常に優れている。フラッシュメモリは駆動に高電圧が必要である。ＭＲＡＭ、ＰＲＡＭは電流駆動型メモリであるため、電流駆動用の素子や回路が必要となる。これに対して、ＮＶＭ２０は、トランジスタＴｒ１、Ｔｒ２のオン、オフを制御することで動作する。つまり、ＮＶＭ２０はＣＭＯＳ回路と同じように電圧駆動型のトランジスタで構成される回路であり、また、低電圧で駆動することができる。そのため、１つのチップにプロセッサと記憶装置１００とを組み込むことが容易である。また、記憶装置１００は、性能を低下させずに、ビット当たりの面積を低減することができる。また、記憶装置１００は消費電力を低減することができる。また、記憶装置１００は電源オフ状態でもデータを記憶することが可能であるので、記憶装置１００のパワーゲーティングが可能である。
【００９８】ＳＲＡＭは高速であるため、標準的なプロセッサのオンチップ・キャッシュメモリに使用されている。ＳＲＡＭは待機時でも電力を消費してしまうということ、また大容量化が難しいという短所がある。例えば、モバイル機器用のプロセッサでは、オンチップ・キャッシュメモリの待機時の消費電力がプロセッサ全体の平均消費電力に占める割合の８０％に達するといわれている。これに対して、記憶装置１００は、読み出し、書き込みが速いというＳＲＡＭの長所を生かしつつ、ＳＲＡＭの短所が解消されているＲＡＭである。そのため、オンチップ・キャッシュメモリに記憶装置１００を適用することは、プロセッサ全体の消費電力の低減に有用である。記憶装置１００はビット当たりの面積が小さいため、大容量化が容易であるので、レベル２やレベル３のキャッシュメモリに好適である。
【００９９】図１０に、キャッシュメモリの構成例を模式的に示す。キャッシュメモリ２００（以下、「キャッシュ２００」と呼ぶ。）は、フル・アソシエイティブ（ｆｕｌｌｙ  ａｓｓｏｃｉａｔｉｖｅ）方式のキャッシュメモリである。キャッシュ２００はプロセッサコアと共に１つのチップに組み込まれている。図１４Ｂに示すように、例えば、キャッシュ２００とプロセッサコアとが組み込まれたチップをパッケージングすることで、図１４Ｂに示すような電子部品を得ることができる。
【０１００】キャッシュ２００は、データアレイ２１０、タグアレイ２２０、および一致回路２４０を有する。データアレイ２１０は、データを格納するためのメモリであり、複数のデータブロック２１１を有する。データブロック２１１は、複数のメモリセル１３０で構成される。ここでは、データブロック２１１のラインサイズを３２バイトする。そのため、データブロック２１１は２５６（＝３２×８）個のメモリセル１３０で構成されている。ここでは、メモリセル１３０のＮＶＭ２０は、８個のＮＭＣを有することとする。
【０１０１】タグアレイ２２０は、複数のブロック２２１を有する。１のデータブロック２１１に対して１のブロック２２１が設けられている。ブロック２２１は対応するデータブロック２１１を指定するためのタグを記憶している。
【０１０２】ＡＤＤＲ［３１：２］はアドレス信号である。アドレス信号の下位３ビット（ＡＤＤＲ［４：２］）はデータブロック２１１内のアドレスを表す。ＡＤＤＲ［４：２］によって、８のＮＭＣのうちの何れか１つを選択することができる。アドレス信号の上位２７ビット（ＡＤＤＲ［３１：５］）は、タグの検索に用いられる。そのため、ブロック２２１のラインサイズは２７ビットとなり、ブロック２２１は、２７個のメモリセルで構成される。
【０１０３】一致回路２４０はタグの検索結果を表す信号ＨＩＴを生成する。具体的には、一致回路２４０は、ＡＤＤＲ［３１：５］と、各ブロック２２１から読み出したタグとが一致しているか否かを検出している。信号ＨＩＴは、アクセス要求があるアドレスを持つデータブロック２１１が存在していることを表す信号である。例えば、信号ＨＩＴが”０”であれば、該当するデータブロック２１１が存在していないこととなる。信号ＨＩＴが”１”であれば、該当するデータブロック２１１が存在していることとなり、キャッシュ２００から読み出されたデータはプロセッサで使用できる。
【０１０４】一致回路２４０には、１つのブロック２２１に対応して、１つのＸＯＲ回路２４１が設けられている。ＸＯＲ回路２４１は、ＡＤＤＲ［３１：５］と、対応するブロック２２１から読み出したタグとを比較している。各ＸＯＲ回路２４１の出力信号は、データを読み出すデータブロック２１１を選択するのに用いられる。一致回路２４０では、各ＸＯＲ回路２４１の出力信号が演算処理され、信号ＨＩＴが生成される。
【０１０５】キャッシュ２００に読み出しアクセスがあると、タグアレイ２２０の各ブロック２２１からタグが読み出され、一致回路２４０で信号ＨＩＴが生成される。この間に、データアレイ２１０の各データブロック２１１では、ＡＤＤＲ［４：２］が指定するＮＭＣのデータがＳＭＣ１０に読み出される。例えば、ＡＤＤＲ［４：２］が”０１１”であれば、ＮＭＣ［３］のデータがＳＭＣ１０にロードされ、ＳＭＣ１０によって増幅される。このように、信号ＨＩＴを生成している間に、ＮＶＭ２０からＳＭＣ１０にデータをロードし、かつＳＭＣ１０で増幅しているため、キャッシュ２００は、高速な読み出しが可能である。
【０１０６】ブロック２２１のメモリセルはメモリセル１３０で構成すればよい。なお、ブロック２２１のメモリセルは、１ビットの相補データをバックアップするための回路を少なくとも有していれよい。そのような回路構成をもつメモリセルの例を図１１Ａ、図１１Ｂに示す。
【０１０７】図１１Ａに示すメモリセル２２５は、ＳＭＣ１０、ＮＭＣ［０］、およびＬＰＣ３０を有する。メモリセル２２５おいて、ＮＭＣ［０］は、ＳＭＣ１０およびＬＰＣ３０が形成されている領域上に積層される。メモリセル２２５はメモリセル１３０と同様に動作させることができる。キャッシュ２００をパワーゲーティングする際には、データをバックアップするため、ＳＭＣ１０のデータをＮＭＣ［０］に書き込むストア動作を行えばよい。キャッシュ２００が電源オフ状態から電源オン状態に復帰したら、ＮＭＣ［０］のデータをＳＭＣ１０に書き込むロード動作を行えばよい。
【０１０８】図１１Ｂに示すメモリセル２２６は、ＳＭＣ１０およびバックアップ回路（ＢＫＣ）２５を有する。メモリセル２２６は、メモリセル２２５からＬＰＣ３０を除いた回路と同様の回路構成をもつ。
【０１０９】ＢＫＣ２５は、回路２５ａ、２５ｂを有する。回路２５ａはトランジスタＴｒ１１および容量素子Ｃ１１を有し、回路２５ｂはトランジスタＴｒ１２および容量素子Ｃ１２を有する。回路２５ａは、ＬＢＬに書き込まれたデータをバックアップするための回路であり、回路２５ｂは、ＬＢＬＢに書き込まれたデータをバックアップするための回路である。トランジスタＴｒ１１、Ｔｒ１２のゲートは、ＢＫＬに電気的に接続されている。ＢＫＬは信号線であり、バックアップ動作およびリストア動作を制御する信号が入力される。
【０１１０】キャッシュ２００を電源オフ状態にする前に、ＢＫＬをＨレベルにして、ＬＢＬ、ＬＢＬＢに書き込まれているデータをＢＫＣ２５に書き込み、しかる後、ＢＫＬをＬレベルにする（バックアップ動作）。キャッシュ２００が電源オフ状態から電源オン状態に復帰したら、ＢＫＬをＨレベルにして、ＢＫＣ２５で保持している相補データを、ＬＢＬ、ＬＢＬＢに書き戻す。しかる後、ＢＫＬをＬレベルに戻す（リストア動作）。
【０１１１】トランジスタＴｒ１１、Ｔｒ１２をＯＳトランジスタとすることで、タグアレイ２２０が電源オフ状態であっても、回路２５ａ、２５ｂはデータを長時間保持することが可能となる。なお、ＮＭＣ３（図３Ａ）と同様に、トランジスタＴｒ１１、Ｔｒ１２にそれぞれバックゲートを設けて、共通の配線に接続するようにしてもよい。あるいは、トランジスタＴｒ１１に、ゲート、ソース、あるいはドレインの何れか１つと電気的に接続されているバックゲートを設けてもよい。トランジスタＴｒ１２もトランジスタＴｒ１１と同様に構成することができる。
【０１１２】図１０は、記憶装置１００をフル・アソシエイティブ方式のキャッシュに適用した例であるが、記憶装置１００は、ダイレクト・マップ（ｄｉｒｅｃｔ  ｍａｐｐｅｄ）方式のキャッシュメモリ、およびセット・アソシエイティブ（ｓｅｔ  ａｓｓｏｃｉａｔｉｖｅ）方式のキャッシュメモリにも適用することができる。これらの場合、ＡＤＤＲ［３１：２］は、上位、中位および下位の３つのアドレスに分割される。中位アドレスをインデックスとして使用し、このうちの３ビットのデータを使って、データアレイ２１０の各メモリセル１３０が有する８個のＮＭＣのうちの何れか１つを選択すればよい。
【０１１３】本実施の形態の記憶装置をキャッシュメモリに適用することで、従来のＳＲＡＭで構成されるキャッシュと同様の高速動作を可能とし、且つ、消費電力の低減、およびビット当たりの面積の低減が可能となる。また、本実施の形態のキャッシュメモリを組み込むことで、記憶容量が大きく、小型で低消費電力なプロセッサを提供することができる。
【０１１４】〔実施の形態２〕
本実施の形態では、記憶装置を備える半導体装置について説明する。また、記憶装置を備える電子部品および電子機器等について説明する。
【０１１５】例えば、記憶装置はプロセッサ（「プロセッシングユニット」とも呼ぶ。）に組み込まれ、プロセッサの処理に必要なデータ（命令も含む。）が記憶される。プロセッサには、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、カスタムＬＳＩ、ＲＦＩＣなどがある。
【０１１６】＜＜ＣＰＵ＞＞
図１２はＣＰＵの構成例を示すブロック図である。図１２に示すＣＰＵ１３００は、ＣＰＵコア１３３０、パワーマネージメントユニット（ＰＭＵ）１３３１および周辺回路１３３２を有する。
【０１１７】ＣＰＵコア１３３０は、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１３１１、およびレジスタファイル１３１２、およびデータバス１３３３を有する。ＣＰＵコア１３３０と周辺回路１３３２と間のデータの転送は、データバス１３３３を介して行われる。
【０１１８】ＰＭＵ１３３１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有する。周辺回路１３３２は、キャッシュメモリ１３０４、バスインターフェース（ＢＵＳ  Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ  Ｉ／Ｆ）１３０６を有する。
【０１１９】実施の形態１の記憶装置は、キャッシュメモリ１３０４に適用することができる。これにより、面積および消費電力の増加を抑えて、キャッシュメモリ１３０４の大容量化が可能である。また、キャッシュメモリ１３０４の待機電力を低減することができるため、小型で、低消費電力なＣＰＵ１３００を提供することができる。
【０１２０】制御装置１３０７は、プログラムカウンタ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュメモリ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
【０１２１】ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュメモリ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。プログラムカウンタ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１２では図示していないが、キャッシュメモリ１３０４には、キャッシュメモリ１３０４の動作を制御するコントロール回路が設けられている。
【０１２２】パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有する。レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有する。
【０１２３】バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路としての機能を有する。
【０１２４】パワースイッチ１３０３は、パワーコントローラ１３０２以外のＣＰＵ１３００が有する各種回路への、電源電位の供給を制御する機能を有する。ＣＰＵ１３００は幾つかのパワードメインを有しており、パワーゲーティングされる回路は、何れか１つのパワードメインに属している。同一のパワードメインに属する回路は、パワースイッチ１３０３によって電源電位の供給が制御される。パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。このような電源管理システムを有することで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
【０１２５】まず、ＣＰＵコア１３３０が、電源電位の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３３０からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１３００内に含まれる各種レジスタとキャッシュメモリ１３０４が、データの退避を開始する。次いで、ＣＰＵ１３００が有するパワーコントローラ１３０２以外の各種回路への電源電位の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、ＣＰＵ１３００が有する各種回路への電源電位の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、当該カウンタを用いて、割込み信号の入力に関わらず、電源電位の供給が開始されるタイミングを決めるようにしてもよい。次いで、各種レジスタがデータの復帰を開始する。また、キャッシュメモリ１３０４では、例えば、ライトバック方式で動作している場合は、ＮＶＭ２０のデータをＳＭＣ１０にロードする。次いで、制御装置１３０７における命令の実行が再開される。
【０１２６】＜＜ＲＦＩＣ＞＞
プロセッサの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦＩＤ、無線チップ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路で必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
【０１２７】図１３は、ＲＦＩＣの構成例を示すブロック図である。ＲＦＩＣ１４００は、アンテナ１４０４、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、バッテリ１４１２を有する。これらの回路は、必要に応じて、取捨することができる。例えば、ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４１２を備えていないパッシブ型とすることもできる。ここでは、ＲＦＩＣ１４００は、アンテナ１４０４を含んだ態様の半導体装置であるが、アンテナ１４０４を含まない半導体装置をＲＦＩＣ１４００と呼ぶこともできる。
【０１２８】実施の形態１の記憶装置は、ＲＡＭ１４１０に適用することができる。実施の形態１の記憶装置はＣＭＯＳ回路との親和性が高いため、ＲＦＩＣ１４００において、製造プロセスを複雑化することなく、アンテナ１４０４以外の回路を１のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ１４０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
【０１２９】アンテナ１４０４は、通信器１４２０に接続されたアンテナ１４２１との間で無線信号１４２２の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電電圧を生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０１３０】定電圧回路１４０６は、入力電圧から安定した電源電位を生成し、各回路に供給するための回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、論理回路１４０９のリセット信号を生成するための回路である。
【０１３１】復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１４０８は、アンテナ１４０４から出力するデータに応じて変調を行うための回路である。
【０１３２】論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０１３３】＜＜電子部品の作製方法例、および構成例＞＞
ここでは、半導体装置の一例として、電子部品、及び記憶装置や電子部品を具備する電子機器等について説明する。図１４Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、ここでは、その一例について説明することとする。
【０１３４】トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１４Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
【０１３５】チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０１３６】ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０１３７】図１４Ｂは電子部品の斜視模式図である。一例として、図１４ＢはＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。図１４Ｂに示す電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例えば、実施の形態１の記憶装置や本実施の形態のプロセッシング等の半導体装置が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッサに用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０１３８】よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡、車載用電子機器等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示装置、パーソナルコンピュータ（ＰＣ）、情報端末、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）に用いることができる。
【０１３９】その他に、本発明の一形態に係る電子部品を用いることができる電子機器には、スマートフォン、携帯電話、携帯型を含むゲーム機、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル情報端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、腕時計型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、テレビジョン放送受信用チューナ、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。電子機器の具体例を図１５に示す。
【０１４０】図１５Ａに示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカー２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０１４１】図１５Ｂに示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカー部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
【０１４２】図１５Ｃに示すノート型ＰＣ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
【０１４３】図１５Ｄに示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０１４４】図１５Ｅにバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０１４５】図１５Ｆに腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０１４６】表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングステムにより、操作ボタン２９６５の機能を設定することもできる。
【０１４７】また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０１４８】図１５Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
【０１４９】図１５Ｈは、自動車の構成の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。自動車２９８０に限らず、本実施の形態の電子部品は、船舶、航空機、２輪自動車にも組み込むことができる。
【０１５０】〔実施の形態３〕
本実施の形態では、ＯＳトランジスタのデバイス構造等について説明する。
【０１５１】  ＜＜トランジスタの構成例１＞＞
図１６Ａはトランジスタ４００ａの上面図である。図１６Ｂは、Ａ１−Ａ２線による図１６Ａの断面図であり、図１６Ｃは、Ａ３−Ａ４線による図１６Ａの断面図である。なお、Ａ１−Ａ２線の方向をトランジスタ４００ａのチャネル長方向と、Ａ３−Ａ４線の方向をトランジスタ４００ａのチャネル幅方向と呼ぶ場合がある。なお、図１６Ａでは、図の明瞭化のために一部の要素を省いて図示している。図１８Ａ乃至２２Ａ等の上面図も図１６Ａと同様である。
【０１５２】トランジスタ４００ａは基板４５０上に形成されている。トランジスタ４００ａは、絶縁膜４０１―４０８、導電膜４１１−４１４、導電膜４２２―４２４、金属酸化物４３１―４３３を有する。ここでは、金属酸化物４３１−４３３をまとめて、金属酸化物４３０と呼称する場合がある。
【０１５３】金属酸化物４３２は半導体であり、チャネル形成領域が設けられている。金属酸化物４３１と金属酸化物４３２とで金属酸化物の積層が形成される。積層は領域４４１、４４２を有する。領域４４１は、導電膜４２１と積層とが接する領域に形成され、領域４４２は、導電膜４２３と積層とが接する領域に形成される。積層において、領域４４１、４４２は他の領域よりも抵抗率が低い低抵抗領域である。積層が領域４４１を有することで、導電膜４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、積層が領域４４２を有することで、導電膜４２３との間のコンタクト抵抗を低減させることが可能になる。
【０１５４】導電膜４２１、４２２の積層、および導電膜４２３、４２４の積層は、それぞれ、ソース電極又はドレイン電極を構成する。導電膜４２２は導電膜４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２１の導電率の低下を防ぐことが可能になる。同様に、導電膜４２４は導電膜４２３よりも酸素を透過しにくい機能を有しているので、酸化による導電膜４２３の導電率の低下を防ぐことが可能になる。
【０１５５】導電膜４１１―４１３は、トランジスタ４００ａのゲート電極（フロントゲート電極）を構成する。導電膜４１１−４１３のゲート電極を構成している領域は、絶縁膜４０５などに形成された開口部４１５を埋めるように自己整合的に形成される。導電膜４１１、４１３は、導電膜４１２よりも酸素を透過しにくいことが好ましい。これにより、酸化による導電膜４１２の導電率の低下を防ぐことが可能になる。導電膜４１４はバックゲート電極を構成する。導電膜４１４は、場合によっては省略してもよい。
【０１５６】絶縁膜４０５−４０８は、トランジスタ４００ａの保護絶縁膜又は層間絶縁膜を構成する。特に、絶縁膜４０６はゲート絶縁膜を構成する。絶縁膜４０１−４０４は、トランジスタ４００ａの下地絶縁膜の機能を有する。特に、絶縁膜４０２−４０４は、バックゲート側のゲート絶縁膜の機能も有する。
【０１５７】図１６Ｃに示すように、金属酸化物４３２の側面は、導電膜４１１に囲まれている。このようなデバイス構造をとることで、ゲート電極（導電膜４１１−４１３）の電界によって、金属酸化物４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、プロセッサや、記憶装置等など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
【０１５８】図１６Ｂに示すように、導電膜４１１―４１３の積層と導電膜４２２とは、絶縁膜４０５、４０６を間に介して、互いに重なる領域を有する。同様に、導電膜４１１―４１３の積層と導電膜４２３とは、絶縁膜４０５、４０６を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ４００ａの動作速度を低下させる原因になり得る。トランジスタ４００ａは、比較的厚い絶縁膜４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜４０５は、比誘電率の低い材料からなることが好ましい。
【０１５９】図１７Ａは、トランジスタ４００ａのチャネル形成領域の拡大図である。図１７Ａにおいて、導電膜４１１の底面が、絶縁膜４０６及び金属酸化物４３３を介して、金属酸化物４３２の上面と接している領域のチャネル長方向の長さを、幅ＬＧとする。幅ＬＧは、トランジスタ４００ａのゲート電極の線幅を表す。また、図１７Ａにおいて、導電膜４２１と導電膜４２３と間の長さを、幅ＬＳＤとする。幅ＬＳＤは、トランジスタ４００ａのソース電極とドレイン電極との間の長さを表す。
【０１６０】幅ＬＳＤは最小加工寸法で決定されることが多い。図１７Ａに示すように、幅ＬＧは、幅ＬＳＤよりも小さい。これは、トランジスタ４００ａのゲート電極の線幅を最小加工寸法よりも小さくすることが可能であることを示している。例えば、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。
【０１６１】図１７Ａにおいて、導電膜４２１及び導電膜４２２の厚さの合計、又は、導電膜４２３及び導電膜４２４の厚さの合計を高さＨＳＤと表す。絶縁膜４０６の厚さを高さＨＳＤと同じか、それよりも小さくすることで、ゲート電極の電界をチャネル形成領域全体に印加することが可能になり好ましい。例えば、絶縁膜４０６の厚さは３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
【０１６２】また、導電膜４２２と導電膜４１１と間に形成される寄生容量、及び、導電膜４２４と導電膜４１１と間に形成される寄生容量の大きさは、絶縁膜４０５の厚さに反比例する。例えば、絶縁膜４０５の厚さを絶縁膜４０６の厚さの３倍以上とする、好ましくは５倍以上とすることで、これらの寄生容量は無視できるほど小さくなり、トランジスタ４００ａの高周波特性が向上されるため好ましい。以下、トランジスタ４００ａの各構成要素について説明を行う。
【０１６３】＜金属酸化物＞
金属酸化物４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせてもよい。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１６４】ただし、金属酸化物４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであってもよい。
【０１６５】金属酸化物４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物４３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。金属酸化物４３２には後述するＣＡＡＣ−ＯＳを用いることが好ましい。
【０１６６】例えば、金属酸化物４３１、４３３は、金属酸化物４３２を構成する金属元素を少なくとも１種類含むことが好ましい。これにより、金属酸化物４３１と金属酸化物４３２との界面、および金属酸化物４３２と金属酸化物４３３との界面において、界面準位が形成されにくい。
【０１６７】なお、金属酸化物４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
【０１６８】また、金属酸化物４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１６９】また、金属酸化物４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物４３３は、金属酸化物４３１と同種の金属酸化物を用いてもよい。
【０１７０】また、金属酸化物４３１または金属酸化物４３３がインジウムを含まなくてもよい場合がある。例えば、金属酸化物４３１または金属酸化物４３３が酸化ガリウムであってもよい。
【０１７１】＜エネルギーバンド構造＞
図１７Ｂに示すエネルギーバンド構造図を用いて、金属酸化物４３１―４３３の積層により構成される金属酸化物４３０の機能およびその効果について説明する。図１７Ｂは、図１７ＡのＹ１−Ｙ２線で示した部位のエネルギーバンド構造を示している。Ｅｃ４０４、Ｅｃ４３１、Ｅｃ４３２、Ｅｃ４３３、Ｅｃ４０６は、それぞれ、絶縁膜４０４、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３、絶縁膜４０６の伝導帯下端のエネルギーを示している。
【０１７２】ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０１７３】絶縁膜４０４、４０６は絶縁体であるため、Ｅｃ４０６およびＥｃ４０４は、Ｅｃ４３１、Ｅｃ４３２、およびＥｃ４３３よりも真空準位に近い（電子親和力が小さい）。
【０１７４】金属酸化物４３２は、金属酸化物４３１および金属酸化物４３３よりも電子親和力の大きい金属酸化物を用いることが好ましい。例えば、金属酸化物４３２には、金属酸化物４３１、４３３よりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１７５】なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物４３３はインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１７６】トランジスタ４００ａにゲート電圧を印加すると、金属酸化物４３０において、電子親和力の大きい金属酸化物４３２にチャネルが形成される。このとき、電子は、金属酸化物４３１、４３３の中ではなく、金属酸化物４３２の中を主として移動する。そのため、金属酸化物４３１と絶縁膜４０４との界面、あるいは、金属酸化物４３３と絶縁膜４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタ４００ａのオン電流にはほとんど影響を与えない。金属酸化物４３１、４３３は絶縁膜のように機能する。
【０１７７】金属酸化物４３１と金属酸化物４３２と間には、金属酸化物４３１と金属酸化物４３２との混合領域が存在する場合がある。また、金属酸化物４３２と金属酸化物４３３と間には、金属酸化物４３２と金属酸化物４３３との混合領域とが存在する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物４３１―４３３の積層は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１７８】金属酸化物４３１と金属酸化物４３２との界面、あるいは、金属酸化物４３２と金属酸化物４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物４３２中で電子の移動が阻害されることが少ないので、トランジスタ４００ａのオン電流を高くすることが可能になる。
【０１７９】例えば、トランジスタ４００ａ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタ４００ａのオン電流を高くするためには、例えば、金属酸化物４３２の上面または下面（被形成面、ここでは金属酸化物４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さＲａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。
【０１８０】チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物４３２が酸素欠損ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０１８１】例えば、金属酸化物４３２のある深さにおいて、または、金属酸化物４３２のある領域において、二次イオン質量分析法ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下である。
【０１８２】金属酸化物４３２の酸素欠損を低減するために、例えば、絶縁膜４０４に含まれる過剰酸素を、金属酸化物４３１を介して金属酸化物４３２まで移動させる方法などがある。この場合、金属酸化物４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０１８３】金属酸化物４３２の厚さは１ｎｍ以上２０ｎｍ以下とすることができる。金属酸化物４３２の厚さはチャネル長に依存するし、チャネル長が短いほど薄くでき、例えば１ｎｍ以上１５ｎｍ以下とすること、または１ｎｍ上１０ｎｍ以下とすることができる。
【０１８４】金属酸化物４３１の厚さは５ｎｍ以上２００ｎｍ以下とすることができ、または、１０ｎｍ以上１２０ｎｍ以下、または２０ｎｍ以下１２０ｎｍ以上、または、４０ｎｍ以上８０ｎｍ以下とすることができる。金属酸化物４３１を金属酸化物４３２よりも厚いことが好ましい。金属酸化物４３１を厚くすることで、隣接する絶縁体と金属酸化物４３１との界面からチャネル形成領域までの距離を離すことができる。
【０１８５】金属酸化物４３３の厚さは１ｎｍ以上１００ｎｍ以下とすることができ、または、１ｎｍ以上５０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下とすることができる。また、また、トランジスタ４００ａのオン電流を高くするためには、金属酸化物４３３は金属酸化物４３１よりも薄い方が好ましい。
【０１８６】例えば、金属酸化物４３２と金属酸化物４３１との間に、例えば、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。また、金属酸化物４３２と金属酸化物４３３との間に、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。
【０１８７】また、金属酸化物４３２の水素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の水素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物４３２の窒素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の窒素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１８８】金属酸化物４３１―４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤＡｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【０１８９】金属酸化物４３１、４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物４３１、４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
【０１９０】図１７は金属酸化物４３０が３層構造の例であるが、これに限定されない。例えば、金属酸化物４３０を金属酸化物４３１または金属酸化物４３３のない２層構造とすることができる。または、金属酸化物４３０の上、下、あるいは層中の少なくとも一箇所に、金属酸化物４３１―４３３として例示した金属酸化物の単層、または積層を設けて、ｎ層構造（ｎは３よりも大きな整数）とすることもできる。
【０１９１】＜基板＞
基板４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、整流素子、スイッチ素子、発光素子、記憶素子などがある。
【０１９２】また、基板４５０として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板４５０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４５０は伸縮性を有してもよい。また、基板４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよいし、元の形状に戻らない性質を有してもよい。基板４５０の厚さは、例えば、５μｍ以上７００μｍ以下であればよく、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下である。基板４５０を薄くすると、半導体装置を軽量化することができる。また、基板４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１９３】基板４５０に適用できる可撓性基板には、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維ななど或る。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板４５０として好適である。
【０１９４】＜下地絶縁膜＞
絶縁膜４０１は、基板４５０と導電膜４１４を電気的に分離させる機能を有する。絶縁膜４０１又は絶縁膜４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。また、絶縁膜４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）、若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。また、絶縁膜４０２の上面の平坦性を高めるために、絶縁膜４０２の成膜後にＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０１９５】なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０１９６】絶縁膜４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜４０４から脱離した酸素は金属酸化物４３０に供給され、金属酸化物４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０１９７】化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下であることが好ましい。
【０１９８】絶縁膜４０４は、金属酸化物４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、絶縁膜４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。絶縁膜４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜４０４の成膜を行えばよい。または、成膜後の絶縁膜４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０１９９】例えば、成膜後の絶縁膜４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁膜４０４の上面の平坦性を高めるために、絶縁膜４０４を成膜した後、ＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０２００】絶縁膜４０３は、絶縁膜４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。具体的には、絶縁膜４０３によって、絶縁膜４０４に含まれる酸素が導電膜４１４に含まれる金属と結びつくことを防いでいる。絶縁膜４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜４０３を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０３は、例えば、窒化物、窒化酸化物、酸化物、または酸化窒化物を含む絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２０１】トランジスタ４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜４０２又は絶縁膜４０３に設けることが好ましい。例えば、絶縁膜４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
【０２０２】＜バックゲート電極、ゲート電極、ソース電極、およびドレイン電極＞
導電膜４１１−４１４、４２１−４２４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２０３】また、導電膜４２１−４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０２０４】＜低抵抗領域＞
領域４４１、４４２は、例えば、導電膜４２１、４２３が、金属酸化物４３１、４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタ４００ａの作製工程には、いくつかの加熱工程があることから、領域４４１、４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域４４１、４４２に含まれるキャリア濃度が増加する。その結果、領域４４１、４４２が低抵抗化する。
【０２０５】＜ゲート絶縁膜＞
絶縁膜４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などで形成することが好ましい。
【０２０６】絶縁膜４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４３２に混入することを抑制することができる。
【０２０７】例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０２０８】＜層間絶縁膜、保護絶縁膜＞
絶縁膜４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０２０９】絶縁膜４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜４０７を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０７は、例えば、窒化物、窒化酸化物、酸化物または酸化窒化物を有する絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる膜がある。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜４０７に適用するのに好ましい。
【０２１０】絶縁膜４０７は、スパッタリング法、ＣＶＤ法など酸素を含むプラズマを用いて成膜することで、絶縁膜４０５、４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜４０５、４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物４３０に到達し、金属酸化物４３０の酸素欠損を低減することが可能になる。
【０２１１】絶縁膜４０７は、酸素をブロックする機能を有し、酸素が絶縁膜４０７より上方に拡散することを防ぐ。同様に、絶縁膜４０３は、酸素をブロックする機能を有し、酸素が絶縁膜４０３より下方に拡散することを防ぐ。
【０２１２】なお、第２の加熱処理は、絶縁膜４０５、４０６に添加された酸素が金属酸化物４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照することができる。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下であればよく、好ましくは４０℃以上１００℃以下である。これにより、絶縁膜４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。このように、金属酸化物４３０は、絶縁膜４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜４０７として成膜することで、絶縁膜４０５、４０６に酸素を添加してもよい。
【０２１３】絶縁膜４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜４０８には、ポリイミド樹脂等の絶縁膜４０５に用いることができる樹脂を用いることもできる。また、絶縁膜４０８は上記材料の積層であってもよい。
【０２１４】  ＜＜トランジスタの構成例２＞＞
図１６に示すトランジスタ４００ａは、導電膜４１４及び絶縁膜４０２、４０３を省略してもよい。その場合の例を図１８に示す。図１８Ａはトランジスタ４００ｂの上面図である。図１８Ｂは図１８ＡのＡ１−Ａ２線断面図であり、図１８Ｃは図１８ＡのＡ３−Ａ４線断面図である。
【０２１５】  ＜＜トランジスタの構成例３＞＞
図１６に示すトランジスタ４００ａにおいて、導電膜４２１、４２３は、ゲート電極（導電膜４１１乃至４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図１９に示す。図１９Ａはトランジスタ４００ｃの上面図である。図１９Ｂは図１９ＡのＡ１−Ａ２線断面図であり、図１９ＣはＡ３−Ａ４線断面図である。
【０２１６】図１９Ｂに示すように、トランジスタ４００ｃでは、ゲート電極と重なる部分の導電膜４２１が薄膜化され、その上を導電膜４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜４２３が薄膜化され、その上を導電膜４２４が覆っている。このような構成とすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
【０２１７】  ＜＜トランジスタの構成例４＞＞
図２０Ａはトランジスタ４００ｄの上面図である。図２０Ｂは図２０ＡのＡ１−Ａ２線断面図であり、図２０ＣはＡ３−Ａ４線断面図である。トランジスタ４００ｄもトランジスタ４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｄでは、ゲート電極を構成する導電膜４１２の側面に接して、絶縁膜４０９が設けられている。絶縁膜４０９および導電膜４１２が絶縁膜４０８に覆われている。絶縁膜４０９はトランジスタ４００ｄのサイドウォール絶縁膜として機能する。トランジスタ４００ｄもトランジスタ４００ａと同様に、ゲート電極を導電膜４１１−４１３の積層としてもよい。
【０２１８】絶縁膜４０６及び導電膜４１２は、少なくとも一部が導電膜４１４及び金属酸化物４３２と重なる。導電膜４１２のチャネル長方向の側面端部と絶縁膜４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜４０６はトランジスタ４００ｄのゲート絶縁膜として機能し、導電膜４１２はトランジスタ４００ｄのゲート電極として機能し、絶縁膜４０９はトランジスタ４００ｄのサイドウォール絶縁膜として機能する。
【０２１９】金属酸化物４３２は、金属酸化物４３３および絶縁膜４０６を介して導電膜４１２と重なる領域を有する。金属酸化物４３１の外周が金属酸化物４３２の外周と概略一致し、金属酸化物４３３の外周が金属酸化物４３１及び金属酸化物４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物４３３の外周が金属酸化物４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限定されない。例えば、金属酸化物４３１の外周が金属酸化物４３３の外周より外側に位置してもよいし、金属酸化物４３１の側面端部と、金属酸化物４３３の側面端部とが概略一致する形状としてもよい。
【０２２０】図２０Ｄに図２０Ｂの部分拡大図を示す。図２０Ｄに示すように、金属酸化物４３０には、領域４６１ａ、４６１ｂ、４６１ｃ、４６１ｄ及び４６１ｅが形成されている。領域４６１ｂ−４６１ｅは、領域４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域４６１ｂ及び領域４６１ｃは、領域４６１ｄ及び領域４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域４６１ａは、領域４６１ｂまたは領域４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
【０２２１】図２０Ｄに示すように、金属酸化物４３０において、領域４６１ａは導電膜４１２と概ね重なる領域であり、領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、領域４６１ａを除いた領域である。領域４６１ｂ及び領域４６１ｃにおいては、金属酸化物４３３の上面が絶縁膜４０７と接する。領域４６１ｄ及び領域４６１ｅにおいては、金属酸化物４３３の上面が絶縁膜４０９又は絶縁膜４０６と接する。つまり、図２０Ｄに示すように、領域４６１ｂと領域４６１ｄの境界は、絶縁膜４０７と絶縁膜４０９の側面端部の境界と重なる部分である。領域４６１ｃと領域４６１ｅの境界についても同様である。ここで、領域４６１ｄ及び領域４６１ｅの一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部は、導電膜４１２の側面端部より距離ｄだけ導電膜４１２の内側に位置することが好ましい。このとき、絶縁膜４０６の膜厚Ｈ４０６および距離ｄは、０．２５Ｈ４０６＜ｄ＜Ｈ４０６を満たすことが好ましい。
【０２２２】このように、金属酸化物４３０の導電膜４１２と重なる領域の一部に領域４６１ｄ及び領域４６１ｅが形成される。これにより、トランジスタ４００ｄのチャネル形成領域と抵抗化された領域４６１ｄ及び領域４６１ｅが接し、領域４６１ｄおよび領域４６１ｅと、領域４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ４００ｄのオン電流を増大させることができる。さらに、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域４６１ｄ及び領域４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
【０２２３】領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２０Ｄに示すように、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部の位置が、金属酸化物４３３上面から深くなるに従って、金属酸化物４３０のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離ｄは、最も導電膜４１２の内側の近くに位置する、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部と、導電膜４１２のチャネル長方向の側面端部との間の距離とする。
【０２２４】この場合、例えば、金属酸化物４３１中に形成される領域４６１ｄ及び領域４６１ｅが導電膜４１２と重なる領域に形成されない場合がある。この場合、金属酸化物４３１又は金属酸化物４３２に形成される領域４６１ｄ及び領域４６１ｅの少なくとも一部が導電膜４１２と重なる領域に形成されることが好ましい。
【０２２５】また、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３の絶縁膜４０７との界面近傍（に低抵抗領域４５１及び低抵抗領域４５２が形成されることが好ましい。低抵抗領域４５１及び低抵抗領域４５２は、絶縁膜４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域４５１及び低抵抗領域４５２の一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
【０２２６】また、金属酸化物４３３は絶縁膜４０７と接する領域が大きいため、低抵抗領域４５１及び低抵抗領域４５２は金属酸化物４３３に形成されやすい。金属酸化物４３３における低抵抗領域４５１と低抵抗領域４５２は、金属酸化物４３３の低抵抗領域４５１及び低抵抗領域４５２ではない領域（例えば、金属酸化物４３３の導電膜４１２と重なる領域）よりも、絶縁膜４０７に含まれる元素の濃度が高い。
【０２２７】領域４６１ｂ中に低抵抗領域４５１が形成され、領域４６１ｃ中に低抵抗領域４５２が形成される。金属酸化物４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域４５１、４５２であり、次に濃度が高い領域が、領域４６１ｂ、領域４６１ｃ−４６１ｅの低抵抗領域４５１、４５２を含まない領域であり、濃度が最も低い領域が領域４６１ａであることである。添加元素とは、領域４６１ｂ、４６１ｃを形成するためのドーパント、および低抵抗領域４５１、４５２に絶縁膜４０７から添加される元素が該当する。
【０２２８】なおトランジスタ４００ｄでは低抵抗領域４５１、４５２が形成される構成としているが、本実施の形態に示すトランジスタは限られるものではない。例えば、領域４６１ｂ及び領域４６１ｃの抵抗が十分低い場合、低抵抗領域４５１及び低抵抗領域４５２を形成する必要はない。
【０２２９】  ＜＜トランジスタの構成例５＞＞
図２１にトランジスタの構成の一例を示す。図２１Ａはトランジスタの構成の一例を示す上面図である。図２１Ｂは、図２１Ａのｙ１−ｙ２線断面図であり、図２１Ｃはｘ１−ｘ２線断面図であり、図２１Ｄはｘ３−ｘ４線断面図である。
【０２３０】トランジスタ４００ｅもトランジスタ４００ａ同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｅには、導電膜４７１、導電膜４７２が設けられている。導電膜４７１、４７２は、それぞれ、ソース電極またはドレイン電極として機能する。トランジスタ４００ａと同様に、ゲート電極を導電膜４１１−４１３の積層としてもよい。
【０２３１】金属酸化物４３０は、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３の順に積層している部分を有する。導電膜４７１、４７２は、金属酸化物４３１および金属酸化物４３３とでなる積層上に設けられている。金属酸化物４３３は、金属酸化物４３１、４３２、および導電膜４７１、４７２を覆うように形成されている。絶縁膜４０６は金属酸化物４３３を覆っている。ここでは、金属酸化物４３３と絶縁膜４０６は同じマスクを用いてエッチングされている。
【０２３２】導電膜４７１、４７２は、金属酸化物４３１と金属酸化物４３２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電膜４７１、４７２は、金属酸化物４３１および金属酸化物４３２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物４３１、４３２、導電膜４７１、４７２を作製することができる。金属酸化物４３１、４３２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、金属酸化物４３１と金属酸化物４３２の積層を形成する。次に、ハードマスクをエッチングして、導電膜４７１、４７２を形成する。
【０２３３】  ＜＜トランジスタの構成例６＞＞
図２２Ａはトランジスタ４００ｆの上面図である。図２２Ｂは図２２ＡのＡ１−Ａ２線による図２２Ａの断面図である。
【０２３４】トランジスタ４００ｆは、ゲート電極を構成する導電膜４８９と、バックゲート電極を構成する導電膜４８８と、半導体４８２と、ソース電極またはドレイン電極を構成する導電膜４８３、４８４と、絶縁膜４８１、４８５―４８７とを有する。
【０２３５】導電膜４８９は、絶縁表面上に設けられる。導電膜４８９と、半導体４８２とは、絶縁膜４８１を間に挟んで、互いに重なる。また、絶縁膜４８５、絶縁膜４８６及び絶縁膜４８７を間に挟んで、導電膜４８８と半導体４８２とは互いに重なる。また、導電膜４８３及び導電膜４８４は半導体４８２に接続されている。
【０２３６】なお、図２２Ｂでは、半導体４８２、導電膜４８３及び導電膜４８４上に、順に積層された絶縁膜４８５―４８７が設けられている場合を例示しているが、半導体４８２、導電膜４８３及び導電膜４８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でもよい。
【０２３７】半導体４８２に酸化物半導体を用いた場合、絶縁膜４８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体４８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜４８６を半導体４８２上に直接設けると、絶縁膜４８６の形成時に半導体４８２にダメージが与えられる場合、図２２Ｂに示すように、絶縁膜４８５を半導体４８２と絶縁膜４８６の間に設けるとよい。絶縁膜４８５は、その形成時に半導体４８２に与えるダメージが絶縁膜４８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体４８２に与えられるダメージを小さく抑えつつ、半導体４８２上に絶縁膜４８６を直接形成することができるのであれば、絶縁膜４８５は設けなくともよい。
【０２３８】例えば、絶縁膜４８５、４８６には、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０２３９】絶縁膜４８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜４８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０２４０】絶縁物は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。水素、水の拡散を防ぐブロッキング効果を示す絶縁物には、例えば、窒化シリコン、窒化酸化シリコン等がある。これらを用いて、絶縁膜４０７を形成することができる。
【０２４１】絶縁膜４８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体４８２に侵入するのを防ぐことができる。半導体４８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜４８７を用いることで、トランジスタ４００ｆのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０２４２】また、半導体４８２に酸化物半導体を用いる場合、絶縁膜４８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体から酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ４００ｆのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０２４３】〔実施の形態４〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとを積層したデバイス構造を持つ半導体装置について説明する。ここでは、一例として、記憶装置１００のデバイス構造の一例を示す。
【０２４４】図２３Ａ、図２３Ｂは記憶装置１００のデバイス構造を示す断面図であり、代表的に、トランジスタＴｒ３、容量素子Ｃ１、トランジスタＴａｃ１を示している。図２３Ａは、記憶装置１００を構成するトランジスタのチャネル長方向の断面図であり、図２３Ｂは、トランジスタのチャネル幅方向の断面図である。なお、図２３Ａ、図２３Ｂは記憶装置１００のデバイス構造を示すものであり、記憶装置１００を構成するトランジスタの向きは、図示の通りではない場合がある。
【０２４５】記憶装置１００は、下から順に、層７８１乃至７８９を有する。層７８１は、基板７００と、基板７００に形成されたトランジスタＴａｃ１と、素子分離層７０１と、プラグ７１０、７１１などの複数のプラグを有する。層７８１はトランジスタＴａｃ１等のＳｉトランジスタが形成される素子層である。層７８２は、配線７３０、７３１などの複数の配線を有する。層７８３は、プラグ７１２、７１３などの複数のプラグと、複数の配線（図示せず）とを有する。
【０２４６】層７８４は、絶縁膜７０２―７０５と、トランジスタＴｒ３と、プラグ７１４、７１５などの複数のプラグとを有する。ここでは、トランジスタＴｒ３はトランジスタ４００ｃ（図１９）と同様のデバイス構造を有する。層７８４は、トランジスタＴｒ３等のＯＳトランジスタが形成されている素子層である。
【０２４７】層７８５は、配線７３２、７３３などの複数の配線を有する。層７８６は、プラグ７１６などの複数のプラグ、および複数の配線（図示せず）を有する。層７８７は、配線７３４などの複数の配線を有する。層７８８は、容量素子Ｃ１、およびプラグ７１７などの複数のプラグを有する。層７８８はメモリセルアレイ１１０Ａの容量素子Ｃ１、Ｃ２が形成される素子層である。容量素子Ｃ１は電極７５１、電極７５２および絶縁膜７５３を有する。容量素子Ｃ２のデバイス構造は容量素子Ｃ１と同様である。層７８９は、配線７３５などの複数の配線を有する。
【０２４８】基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。ここでは、一例として、基板７００に単結晶シリコンウエハを用いた例を示している。
【０２４９】絶縁膜７０４、７０５は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒ１の信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
【０２５０】配線７３０―７３５、及び、プラグ７１０―７１７には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２５１】図２３において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。
【０２５２】〔実施の形態５〕
本実施の形態は、酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体等がある。別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体には、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳ等がある。
【０２５３】一般的に、非晶質構造は、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない等といわれている。
【０２５４】すなわち、安定な酸化物半導体は、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼べず、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体は、完全な非晶質酸化物半導体と呼べない。ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０２５５】＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０２５６】（ＸＲＤ）
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークがＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０２５７】ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても明瞭なピークが観察されない。単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属される６本のピークが観察される。従って、ＸＲＤを用いた構造解析によって、ＣＡＡＣ−ＯＳはａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２５８】（電子回折）
例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたると、リング状の回折パターンが現れる。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれる結晶部のａ軸およびｂ軸は配向性を有さないことが確認できる。
【０２５９】（高分解能ＴＥＭ像）
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（ＴＥＭ像ともいう。）を観察すると、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像であっても結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いることが好ましい。ここでは、球面収差補正機能を用いた高分解能ＴＥＭ像を、Ｃｓ補正高分解能ＴＥＭ像と呼ぶ。
【０２６０】試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像によって、金属原子が層状に配列している領域である結晶部を確認することができる。大きさが１ｎｍ以上の結晶部や、３ｎｍ以上の結晶部があることが確認されている。したがって、結晶部を、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。結晶部は、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２６１】試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を画像処理することで、結晶部が六角形状であることが確認できる。なお、結晶部の形状は、正六角形状とは限らず、非正六角形状である場合が多い。なお、画像処理の方法は次の以下のとおりである。
【０２６２】Ｃｓ補正高分解能ＴＥＭ像を高速フーリエ（ＦＦＴ）変換処理することでＦＦＴ像を取得する。取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。マスク処理したＦＦＴ像を逆高速フーリエ変換（ＩＦＦＴ）処理して、像（ＦＦＴフィルタリング像）を取得する。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であるため、格子配列を示している。
【０２６３】取得したＦＦＴフィルタリング像からは、明確な結晶粒界は確認されていない。歪んだ六角形の結晶部が存在するのは、格子配列を歪ませることによって結晶粒界の形成を抑制しているためであることがわかる。これは、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、ＣＡＡＣ−ＯＳは歪みを許容することができるためと考えられる。
【０２６４】以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）と称することもできる。
【０２６５】ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。
【０２６６】なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素等がある。例えば、シリコン等の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケル等の重金属、アルゴン、二酸化炭素等は、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２６７】酸化物半導体が不純物や欠陥を有する場合、光や熱等によって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２６８】不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２６９】＜ｎｃ−ＯＳ＞
（ＸＲＤ）
例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターンが観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０２７０】また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０２７１】（高分解能ＴＥＭ像）
ｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像では、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを確認することができる。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。高分解能ＴＥＭ像では、ｎｃ−ＯＳの結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおける結晶部と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２７２】このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２７３】ｎｃ−ＯＳの構造は、非晶質酸化物半導体よりも規則性が高い。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳは異なる結晶部間で結晶方位に規則性が見られないため、ｎｃ−ＯＳはＣＡＡＣ−ＯＳと比べて欠陥準位密度が高い。
【０２７４】＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。例えば、ａ−ｌｉｋｅ  ＯＳの構造の規則性は、ｎｃ−ＯＳよりも低いが、非晶質酸化物半導体よりも高い。ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造である。また、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度が低い。これは、ａ−ｌｉｋｅ  ＯＳが鬆（低密度領域）を有するためである。鬆は高分解能断面ＴＥＭ像によって確認することができる。
【０２７５】ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。密度が単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０２７６】例えば、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体の場合、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満であり、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０２７７】なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。例えば、組成の異なる単結晶を組み合わせる割合を踏まえて、これら単結晶の密度の加重平均を算出すればよい。なお、可能な限り少ない種類の単結晶を組み合わせて、密度を見積もることが好ましい。
【０２７８】以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２７９】以下に、本明細書等に関する事項を示す。本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
【０２８０】本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【０２８１】本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【０２８２】電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、接地電位（ＧＮＤ）と記載されていても、必ずしも０Ｖを意味しない場合もある。
【０２８３】図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０２８４】本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２８５】また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【符号の説明】
【０２８６】１０    メモリ回路（ＳＭＣ）
１１    ラッチ回路（ＬＡＴ）
２０―２２        メモリ回路（ＮＶＭ）
２５    バックアップ回路（ＢＫＣ）
２５ａ  回路
２５ｂ  回路
３０    回路（ＬＰＣ）
１００  記憶装置
１１０  メモリセルアレイ
１１０Ａ        メモリセルアレイ
１１０Ｂ        メモリセルアレイ
１１１  周辺回路
１１２  コントロール回路
１１３  入力回路
１１４  出力回路
１１５  周辺回路
１２１  行デコーダ
１２２  列デコーダ
１２３  行ドライバ
１２４  列ドライバ
１２５  出力回路
１２６  出力回路
１３０  メモリセル
１４１  パワースイッチ（ＰＳＷ）
１４２  パワースイッチ（ＰＳＷ）
１５０  電位生成回路
２００  キャッシュメモリ
２１０  データアレイ
２１１  データブロック
２２０  タグアレイ
２２１  ブロック
２２５  メモリセル
２２６  メモリセル
２３０  バスライン
２４０  一致回路
２４１  ＸＯＲ回路
４００ａ―４００ｆ      トランジスタ
４０１―４０９  絶縁膜
４１１―４１４  導電膜
４２１―４２４  導電膜
４３０―４３３  金属酸化物
４４１  領域
４４２  領域
４５０  基板
４５１  低抵抗領域
４５２  低抵抗領域
４６１ａ−４６１ｅ      領域
４７１  導電膜
４７２  導電膜
４８１  絶縁膜
４８２  半導体
４８３  導電膜
４８４  導電膜
４８５  絶縁膜
４８６  絶縁膜
４８７  絶縁膜
４８８  導電膜
４８９  導電膜
７００  基板
７０１  素子分離層
７０２  絶縁膜
７０４  絶縁膜
７０５  絶縁膜
７１０−７１７  プラグ
７２３  導電膜
７３０―７３５  配線
７５１  電極
７５２  電極
７５３  絶縁膜
７８１−７８９  層
１３００        ＣＰＵ
１３０２        パワーコントローラ
１３０３        パワースイッチ
１３０４        キャッシュメモリ
１３０５        バスインターフェース
１３０６        デバッグインターフェース
１３０７        制御装置
１３０８        プログラムカウンタ
１３０９        パイプラインレジスタ
１３１０        パイプラインレジスタ
１３１１        ＡＬＵ
１３１２        レジスタファイル
１３２３        データバス
１３３０        ＣＰＵコア
１３３１        ＰＭＵ
１３３２        周辺回路
１３３３        データバス
１４００        ＲＦＩＣ
１４０４        アンテナ
１４０５        整流回路
１４０６        定電圧回路
１４０７        復調回路
１４０８        変調回路
１４０９        論理回路
１４１０        ＲＡＭ
１４１１        ＲＯＭ
１４１２        バッテリ
１４２０        通信器
１４２１        アンテナ
１４２２        無線信号
２９００        携帯型ゲーム機
２９０１        筐体
２９０２        筐体
２９０３        表示部
２９０４        表示部
２９０５        マイクロホン
２９０６        スピーカー
２９０７        操作キー
２９０８        スタイラス
２９１０        情報端末
２９１１        筐体
２９１２        表示部
２９１３        カメラ
２９１４        スピーカー部
２９１５        ボタン
２９１６        外部接続部
２９１７        マイク
２９２０        ノート型ＰＣ
２９２１        筐体
２９２２        表示部
２９２３        キーボード
２９２４        ポインティングデバイス
２９４０        ビデオカメラ
２９４１        筐体
２９４２        筐体
２９４３        表示部
２９４４        操作キー
２９４５        レンズ
２９４６        接続部
２９５０        情報端末
２９５１        筐体
２９５２        表示部
２９６０        情報端末
２９６１        筐体
２９６２        表示部
２９６３        バンド
２９６４        バックル
２９６５        操作ボタン
２９６６        入出力端子
２９６７        アイコン
２９７０        電気冷凍冷蔵庫
２９７１        筐体
２９７２        冷蔵室用扉
２９７３        冷凍室用扉
２９８０        自動車
２９８１        車体
２９８２        車輪
２９８３        ダッシュボード
２９８４        ライト
７０００        電子部品
７００１        リード
７００２        プリント基板
７００３        回路部
７００４        回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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