(57)【要約】  ＭＲ素子が発振する高周波は発振スペクトルのピーク幅が広いという問題を解決し、ピーク幅が極めて狭く周波数が安定な高周波位相同期発振回路を提供する。発振周波数ｆoutの高周波を発振する磁気抵抗素子６と、基準周波数ｆrefの基準信号を出力する基準信号源１と、位相比較器３、ループフィルタ４及び分周器９を備えた位相同期ループ回路と、ループフィルタから出力された位相誤差信号Ａと磁気抵抗素子から高周波を発振させるためのバイアス電圧Ｂとを加算し、加算されたバイアス電圧(Ａ＋Ｂ)を磁気抵抗素子６に入力する加算器５と、分周器９の入力側であって、かつ分周器９と磁気抵抗素子６との間に基準周波数ｆrefをカットし発振周波数ｆoutを通すフィルタ７とを設けることにより、高周波位相同期発振回路を実現する。
2016175249.tif 000002
【特許請求の範囲】
【請求項１】
発振周波数ｆoutの高周波を発振する磁気抵抗素子；
基準周波数ｆrefの基準信号を出力する基準信号源；及び
位相比較器、ループフィルタ及び分周器を備えた位相同期ループ回路；
を備えた高周波位相同期発振回路であって、
前記ループフィルタから出力された位相誤差信号に応じた電圧Ａと前記磁気抵抗素子から高周波を発振させるためのバイアス電圧Ｂとを加算し、加算されたバイアス電圧(Ａ＋Ｂ)を磁気抵抗素子に入力する加算器；
及び
前記分周器の入力側であって、かつ前記分周器と前記磁気抵抗素子との間に、前記基準周波数ｆrefをカットし前記発振周波数ｆoutを通すフィルタ；
を設けたことを特徴とする高周波位相同期発振回路。
【請求項２】
前記発振周波数ｆoutが基本波又は高調波であることを特徴とする請求項１に記載の高周波位相同期発振回路。
【請求項３】
前記フィルタが前記基準周波数ｆrefの基本波及び高調波をカットするものであることを特徴とする請求項１に記載の高周波位相同期発振回路。
【請求項４】
前記ループフィルタの出力側、又は前記加算器の出力側に、出力制限回路を設けたことを特徴とする請求項１に記載の高周波位相同期発振回路。
【請求項５】
前記加算器の出力側で磁気抵抗素子の入力側に、ローパスフィルタを設けたことを特徴とする請求項１に記載の高周波位相同期発振回路。
【請求項６】
前記磁気抵抗素子から発振した高周波信号を前記分周器に送る前に増幅すべく増幅器を設け、かつ、前記増幅器の出力側と前記分周器の入力側との間に、前記磁気抵抗素子から発振する前記発振周波数ｆoutのみを通す第２のフィルタを設けたことを特徴とする請求項１に記載の高周波位相同期発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子を用いた、ピーク幅の狭い高周波位相同期発振回路に関する。この回路は通信機器などに有用である。
【背景技術】
【０００２】
マイクロ波(1GHz〜200GHz程度)を含む高周波(100MHz〜200GHz程度)を使った通信技術は、近年ますます重要になり、その技術は携帯電話、無線通信、衛星放送、車載レーダーなどに広く使用されている。【０００３】
現在、高周波の発振には、位相同期発振回路が広く使用されている。図１５に、従来の位相同期発振回路を示す。図１５の位相同期発振回路は、簡単に言えば、ＶＣＯ(Voltage-controlled oscillator)２０と位相同期ループ回路２(以下、「ＰＬＬ回路」という)からなる。ＶＣＯは、発振周波数ｆoutが安定しない(位相が時間的に変化する)欠点を有する。安定しないことで、発振スペクトルが狭く鋭くならず、広くなる。つまり、スペクトルのピーク幅が広い。そのため、ピーク幅を狭くするため、換言すれば、位相同期を実現するため、ＰＬＬ回路２を設けている。ＰＬＬ回路２は、基本的には周波数ｆrefの基準信号を出力する基準信号源１、位相比較器３、ループフィルタ４及び分周器９からなる。ＰＬＬ回路の位相比較器からの出力(以下、「位相誤差信号」という)が位相同期を実現する。【０００４】
しかしながら、ＶＣＯは発振周波数が比較的低い場合はコイルとコンデンサ、高い場合は誘電体共振器を構成部品として含むため、小型化(ＩＣ化)することが困難である。そのため、小型化を目指して、磁気抵抗素子(以下、「ＭＲ素子」という)を高周波発振源とすることが提案された。例えば、特許文献１や非特許文献１、２のＭＲ素子がそうである。ＭＲ素子は半導体製造プロセスに従って製造することができる。そのため、(直径30nm〜300nm程度)×(高さ30nm〜100nm程度)の小型の素子が作製可能である。【０００５】
ＭＲ素子は基本的には磁化自由層(以下、単に「自由層」という)、非磁性層及び磁化固定層(以下、単に「固定層」という)を備えている。自由層から固定層の向きに又はその逆向きに直流電流を流すと、自由層の電子スピンが、直流電流のスピントルクにより励起され、自由層固有の周波数で振動することで高周波(マイクロ波)が発振する。しかしながら、このＭＲ素子が発振する高周波は、ＶＣＯと同様に発振周波数ｆoutが安定しない(ピーク幅が広い)という第一の問題点があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２９５９０８号
【非特許文献】
【０００７】
【非特許文献１】H.Kubota, K.Yakushiji, A.Fukushima, S.Tamaru, M.Konoto, T.Nozaki, S.Ishibashi, T.Saruya, S.Yuasa, T.Taniguchi, H.Arai, and H.Imamura: Applied Physics Express 6 (2013) 103003.
【非特許文献２】H.Maehara, H.Kubota, Y.Suzuki, T.Seki, K.Nishimura, Y.Nagamine, K.Tsunekawa, A.Fukushima, A.M.Deac, K.Ando and S.Yuasa: Applied Physics Express 6 (2013) 113005.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
第一の問題点を解決するため、本発明者らは、ＭＲ素子をＶＣＯと同様にＰＬＬ回路と組み合わせて高周波位相同期発振回路を試作し実験した。しかし、ＰＬＬ回路が全く機能しなかった。本課題は、この機能しない問題(第二の問題点)を解決することにある。
【課題を解決するための手段】
【０００９】
第二の問題点が何に起因するか、本発明者らは鋭意研究した。ＰＬＬ回路の分周器には、本来、ＭＲ素子の発振する高周波(基本波、高調波)の発振周波数ｆoutを入力する。しかし、鋭意研究の結果、本発明者らは、ＰＬＬ回路の分周器に「基準信号の周波数ｆref」が入って来ることが原因であることを突き止めた。そこで、この有害な周波数ｆrefをカットし本来の発振周波数ｆoutを入力すべく、分周器の前に所定のフィルタを設けたところ、第二の問題点が解決され、ピーク幅が狭くなることを見出し、本発明を成すに至った。【００１０】
本発明は、前記目的を達成するために、以下の特徴を有する。【００１１】
本発明の高周波位相同期発振回路は、発振周波数ｆoutの高周波を発振する磁気抵抗素子と、基準周波数ｆrefの基準信号を出力する基準信号源と、位相比較器、ループフィルタ及び分周器を備えた位相同期ループ回路とを備えた高周波位相同期発振回路であって、前記ループフィルタから出力された位相誤差信号に応じた電圧Ａと前記磁気抵抗素子から高周波を発振させるためのバイアス電圧Ｂとを加算し、加算されたバイアス電圧(Ａ＋Ｂ)を磁気抵抗素子に入力する加算器と、前記分周器の入力側であって、かつ前記分周器と前記磁気抵抗素子との間に、前記基準周波数ｆrefをカットし前記発振周波数ｆoutを通すフィルタとを設けたことを特徴とする。利用する発振周波数ｆoutは、磁気抵抗素子の基本波でもその高調波でも良い。磁気抵抗素子の高調波を利用する場合には、フィルタは該高調波を通すフィルタである必要があり、フィルタは磁気抵抗素子の基本波はカットしても良い。【００１２】
前記フィルタが前記基準周波数ｆrefの基本波及び高調波をカットするものであることが好ましい。即ち、前記フィルタは、基準周波数ｆrefの基本波をカットすることが基本であるが、基本波ばかりではなくその高調波をもカットするものであることが好ましい。【００１３】
前記ループフィルタの出力側、前記加算器の出力側のいずれかに、出力制限回路を設けることが好ましい。【００１４】
前記加算器の出力側で磁気抵抗素子の入力側に、ローパスフィルタを設けるようにしてもよい。また、前記磁気抵抗素子から発振した高周波信号を前記分周器に送る前に増幅すべく増幅器を設け、かつ、前記増幅器の出力側と前記分周器の入力側との間に、前記磁気抵抗素子から発振する前記発振周波数ｆoutのみを通す第２のフィルタを設けるようにしてもよい。
【発明の効果】
【００１５】
本発明によれば、磁気抵抗素子を用いた高周波位相同期発振回路において、発振周波数ｆoutの発振スペクトルを狭く鋭くして、ピーク幅が狭くなるという効果がある。これは周波数が安定であることを意味する。そのため、本発明の高周波位相同期発振回路を通信に使えば、例えば、チャンネル密度を高めることができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】本発明の高周波位相同期発振回路の回路図の例である。
【図２】本発明の高周波位相同期発振回路の回路図の他の例である。
【図３】本発明の高周波位相同期発振回路の回路図の他の例である。
【図４】本発明で使用するフィルタの伝達特性を概念的に説明する図である。
【図５】実施例１のＭＲ素子の斜視概念図である。
【図６】実施例１におけるバイアス電圧に対する高周波の出力電圧の変化を示す図である。
【図７】実施例１におけるバイアス電圧(mV)に対する高周波の発振スペクトルの変化を示す図である。
【図８】実施例１におけるバイアス電圧に対する発振周波数ｆoutの変化を示す図である。
【図９】実施例１及び比較例における高周波の発振スペクトルを示す図であり、(ｂ)は(ａ)の実施例１の部分拡大図である。
【図１０】図１を詳細に示す実施例１の回路図である。
【図１１】図３の出力制限回路を詳細に示す実施例１の回路図である。
【図１２】実施例２の回路図である。
【図１３】実施例２の回路図における信号を説明する図である。
【図１４】実施例３の回路図である。
【図１５】従来の高周波位相同期発振回路の回路図である。
【発明を実施するための形態】
【００１７】
本発明の高周波位相同期発振回路を図１乃至４を参照して説明する。図１は、本発明の実施形態の高周波位相同期発振回路の回路図の一例である。図２及び図３は同回路図の変形例である。図４は同回路図におけるフィルタの伝達特性を説明する図である。本発明の実施形態の高周波位相同期発振回路は、基準信号源１と、位相同期ループ回路２と、磁気抵抗素子６とを備え、前記位相同期ループ回路２は、位相比較器３、ループフィルタ４及び分周器９を備える。さらに、前記高周波位相同期発振回路は、前記ループフィルタ４から出力された位相誤差信号に応じた電圧Ａとバイアス電圧Ｂとを加算する加算器５、及び前記分周器の入力側にフィルタ７を備えるものである。以下、高周波位相同期発振回路について具体的に説明する。
【００１８】
≪ＭＲ素子≫
ＭＲ素子は発振周波数ｆoutの高周波を発振する。このとき、ＭＲ素子は基本波だけでなく、その高調波も発振する。従って、利用目的により、高調波を利用し基本波は捨てても良い。ＭＲ素子は、位相同期の動作範囲内で、バイアス電圧に対して発振周波数ｆoutの周波数の変化がおおむね単調(線形一様)に変化するものが好ましく、振幅の変化がないものが好ましい。ＭＲ素子は、磁化の向きで水平タイプと垂直タイプに分かれるが、どちらも使用可能である。ＭＲ素子は、基本的には、自由層、非磁性層及び固定層を備えている。
【００１９】
自由層は、強磁性体で構成される。強磁性体材料としては、例えばFe、Co、Niなどの鉄系又は鉄系合金(例えばCoFeB)が代表的な材料である。例えば、FeBの単層膜、CoFeBとNiFeの２層膜、CoFeとNiFeの２層膜、CoFeBとRuとCoFeBの３層膜、CoFeBとRuとNiFeの３層膜、CoFeとRuとNiFeの３層膜、CoFeBとCoFeとRuとCoFeの４層膜、CoFeBとCoFeとRuとNiFeの４層膜なども使用可能である。自由層は結晶構造例えばBCC構造であることが好ましい。
自由層の膜厚は、例えば1.5〜10nm程度である。
【００２０】
非磁性層の材料としては、(１)非磁性金属(GMR素子)と(２)絶縁体(TMR素子)に分かれる。TMR素子の場合、非磁性層はトンネル障壁層とも呼ばれる。次に具体例を示す。
（１）非磁性金属の場合、例えばCu、Ag、Crなどが使用できる。非磁性層の厚さは、例えば0.3nm〜10nm程度である。特に、大きなMR比を実現するCu、Agを用いた場合、その厚さは例えば２nm〜10nmである。
（２）絶縁体の場合、例えばMg、Al、Si、Ca、Li等の酸化物、窒化物、ハロゲン化物等の様々な誘電体を使用することができる。特に、大きなMR比と小さな面抵抗を両立するMgO(酸化マグネシウム)を使うことが好ましい。前記酸化物、窒化物を非磁性層に用いる場合は、その酸化物、窒化物の中に酸素、窒素欠損が多少存在していてもかまわない。非磁性層の厚さは、例えば0.3nm〜2nm程度である。
【００２１】
固定層も、強磁性体で構成される。強磁性体材料としては、例えば、Fe、Co、Niなどの鉄系又は鉄系合金(例えばFeBやCoFeB)が代表的な材料である。製法の都合で中間状態としてアモルファス状態を望む場合には、これらにB(ボロン)、Si、Ti、Cr、Vなどを添加した合金CoFeBSi、CoFeBTi、CoFeBCr、CoFeBVなどを用いることもできる。特に垂直磁化の場合には、CoPt、CoPd、FePt、FePdなどの合金、或いはそれら合金にB、Crなどを添加した合金、又はそれらの合金薄膜の多層膜、を用いることができる。固定層は結晶構造例えばBCC構造であることが好ましい。アモルファス状態の膜を結晶化するには、例えば熱処理(アニーリング)すれば良い。
固定層の膜厚について述べる。固定層が薄くなると、電流や熱に対する磁化方向の安定性が低下するという問題が発生する。また、連続膜を作るのが難しくなるという問題も発生する。逆に固定層が厚くなると、固定層から自由層への漏洩磁界が大きくなる問題と微細加工が難しくなる問題が発生する。従って、固定層の膜厚は、一般には例えば2〜30nm程度である。
【００２２】
以上、基本的な自由層、非磁性層及び固定層の３層だけを説明した。しかし、これらに加えて、本発明の目的に反しない限り、場合により、取出し電極層、固定層の磁化方向を保持すべく支援する支援層、自由層の容易磁化方向を調整すべく支援する支援層、自由層の磁化の向きを読出す場合に読出し信号を高めるべく支援する支援層(読出し専用層)、キャッピング層などの層を付加しても良い。
【００２３】
≪基準信号源≫
基準信号源は、ＰＬＬ回路に基準信号を入力するためのものである。基準信号の周波数ｆrefは、ＭＲ素子が発振する高周波(発振周波数ｆout)に対し、例えば「２3分の１」〜「２10分の１」程度である。例えば、周波数１〜100MHzの水晶発振子、セラミック発振子などが、基準信号源として使用される。
【００２４】
≪ＰＬＬ回路≫
ＰＬＬ回路は、基本的には、位相比較器、ループフィルタ及び分周器で構成される。位相比較器は、基準信号源からの基準信号ｆrefと分周器からの分周信号を位相比較し、ループフィルタに対し位相誤差信号Δφを出力する。
ループフィルタは、位相誤差信号Δφに応じた電圧を加算器に向かって出力する。一般には、この電圧によって発振周波数ｆoutの周波数が僅かに変化し、これにより周波数が安定する。この安定により、ピーク幅が狭くなる。
分周器は、高周波出力の周波数ｆoutをＮ分の１に落す装置である。Ｎは分周比と呼ばれており、本発明では、Ｎは任意の有理数（実用上は１以上）であれば良く、例えば、16/3、20/7、33/5、8、16、24、48、64、100である。分周器で落とされた分周信号(ｆout／Ｎ)は位相比較器に入る。
【００２５】
≪加算器≫
加算器は、ループフィルタからの出力電圧Ａとバイアス電圧Ｂとを加算する。バイアス電圧は、ＭＲ素子から高周波を発振させるものであるが、加算された電圧Ａ＋ＢをＭＲ素子に印加する。
【００２６】
≪フィルタ≫
フィルタは、本発明の特徴の一つである。このフィルタは、基準周波数ｆrefをカットし、ＭＲ素子が発振する高周波の発振周波数ｆoutを通す。ただし、ＭＲ素子が発振する高周波には基本波のほかに高調波が含まれており、その高調波を利用するときは、基本波は不要なので基本波をカットすることが好ましい。
【００２７】
フィルタの特性について、図４を用いて更に詳しく説明する。図４の(ａ)は、本発明における基本的なフィルタの伝達特性の例、(ｂ)及び(ｃ)は応用例のフィルタの伝達特性である。一般には、フィルタは遮断周波数ｆcutで分類される。本発明に使われるフィルタの遮断周波数ｆcutは、基準周波数ｆrefと発振周波数ｆoutとの間に設定される。このフィルタの目的は、基準周波数ｆrefをカットし、発振周波数ｆoutを通すことにあるので、図４(ａ)に示すような特性を持つハイパスフィルタを用いることができる。更には、基準周波数ｆrefをカットし、発振周波数ｆoutを通すように設定されたバンドパスフィルタを用いることも可能である。図中、実線がスペクトルのピーク位置を示し、点線がフィルタの伝達特性を示す。
【００２８】
更に、本発明の高周波発振回路では、ＭＲ素子の発振周波数の基本波ではなくその高調波を使用し高周波として発振させてもよい。発振周波数ｆoutに磁気抵抗素子の高調波を選び、遮断周波数ｆcutを高調波とその一つ下の高調波(場合により基本波)の間に設定することで、高調波への位相同期が可能となる。図４(ｂ)では、高調波として、２倍の高調波の例を示しているので、発振周波数ｆout=２ｆMRとなる。ここでｆMRはＭＲ素子の発振周波数の基本周波数を表す。図４(ｂ)は、遮断周波数ｆcutを２ｆMRとｆMRの間に設定した例である。
【００２９】
次に基準周波数ｆrefの高調波がノイズとなりうる場合を考える。この場合は、図４(ｃ)に示すように、２ｆref、３ｆref等に大きな信号が発生する。このような時は、遮断周波数ｆcutを２ｆref、３ｆref等より大きな周波数に設定することで、発振周波数ｆoutへの位相同期が可能となる。この意味では、基準周波数ｆrefと発振周波数ｆoutとが大きく離れていることが好ましい。すなわち、分周器のＮが８以上あると、フィルタによる基準周波数ｆrefと発振周波数ｆoutとの分離が容易となる。
【００３０】
≪増幅器≫
フィルタを通った信号は強度が低い場合があるので、必要に応じ、増幅器８を設けて(図１、２、３参照)も良い。この増幅器で強めた信号を分周器に入力するのである。一般にＭＲ素子の出力信号ｆoutの振幅は10mV(rms)以下と非常に小さい。なお、rms(root mean square)は実効値を意味する。その一方、分周器はデジタル回路であるため、分周器への入力信号は、少なくとも30mV(rms)程度かそれ以上の振幅に増幅することが好ましい。従って、ＭＲ素子の出力信号と分周器の間には、適切な増幅器を設けることが好ましい。この増幅器は、フィルタの手前と後ろのどちらに設けてもよい。
【００３１】
≪高周波の取り出し≫
ＭＲ素子からの出力信号は、ＰＬＬ回路に送る以外に、本来の使用目的のために取り出す必要がある。その取り出し位置は、使用目的や回路構成の都合に応じ、ＭＲ素子と分周器の間のいずれの個所に設けてもよい。図１では、フィルタを増幅器の前に設け、信号取り出し位置を増幅器の後に設けた例を示した。しかしながら、高周波の信号取り出し位置は、増幅器とフィルタの配置について上述したと同様、ある程度の自由度があり、図１に限定するものではない。図２に、高周波位相同期発振回路の他の例を示す。図２は、フィルタを増幅器の入力側に設け、高周波信号取り出し位置をＭＲ素子の出力端子の直後に設けた例である。増幅器は、フィルタの、前と後ろのどちらに挿入してもよい。
【００３２】
≪出力制限回路≫
高周波発振に必要な動作電圧(駆動電圧＝バイアス電圧)には、一般にＭＲ素子固有の電圧範囲が存在する。動作電圧をその電圧範囲内に収めるため、必要に応じ、電圧を調節するための回路を設けても良い。具体的には、ループフィルタの出力又は加算器の出力端子に、出力制限回路１０を設けても良い。これにより、適正な電圧をＭＲ素子に入力する。図３は、ループフィルタ４の出力端子に、出力制限回路１０を設けた例である。電圧範囲の下限は素子が高周波を発振する臨界電圧、上限は素子が破損する電圧である。
【実施例１】
【００３３】
図５は、本実施例で用いたＭＲ素子の構造を示す模式図である。構造は非特許文献１に開示されたものとほぼ同じある。構造は、基本的に自由層６１、トンネル障壁層(非磁性層)６２及び固定層６３の３層構造である。自由層６１はFeB層(厚さ2nm)であり、トンネル障壁層６２はMgO層(厚さ1nm)であり、固定層６３はCoFeB(厚3nm)／Ru(厚さ0.85nm)／CoFe(厚さ2.5nm)／PtMn(厚さ15nm)からなる多層膜である。CoFeB層はMgO層に接している。最初にこの構造の積層物を作り、次にそれを微細加工技術により直径300nmの円柱形に加工した。この円柱形のものがＭＲ素子である。ＭＲ素子は抵抗値が11Ω(オーム)であり、磁気抵抗比(ＭＲ比)は室温で約30％である。【００３４】
図６は、このＭＲ素子のバイアス電圧に対する高周波(ｆout)の発振出力電圧Ｖoutの変化を示す。この素子は、約95mV(臨界電圧)以上のバイアス電圧で高周波(ｆout)を発振する。そして、130mVの周辺で、発振出力が極大を迎える。更に高いバイアス電圧では出力が飽和する。位相同期発振のためには、バイアス電圧に対して振幅がおおむね変化しないことが望ましいため、次に、上記極大近傍でのバイアス電圧に対する振幅及び周波数変化を詳しく調べた。【００３５】
図７は、このＭＲ素子について、図６に示したバイアス電圧の範囲(130mVの周辺)で、より詳細に発振スペクトル(波形)の変化(特に発振周波数ｆoutの周波数とその大きさ)を測定した結果を示す。ＭＲ素子は、バイアス電圧114.9から141.5mVの範囲で、それぞれ単峰の発振スペクトル(波形)を示す。単峰の出力振幅はおおむね変化しない。【００３６】
図８は、図７から書き起こしたものであり、バイアス電圧130mV周辺での、ＭＲ素子の発振周波数ｆout(基本波)の変化を示す。これにより、バイアス電圧114mVから142mVの範囲で、発振周波数ｆoutは7.34GHzを中心として、おおむね一様に変化する(約7.36から約7.32GHz)ことが示された。
このＭＲ素子は、低いトンネル抵抗(RA値で2Ω平方マイクロメートル以下)を持つため、高周波発振の動作電圧が約130mVと極めて低い。そのため、このＭＲ素子を使うことで、より低消費電力の高周波位相同期発振回路が実現する。【００３７】
図９は、図６〜図８に示した特性を持つＭＲ素子を用い、図３に示した高周波位相同期発振回路を動作させ高周波発振を発振させた結果である。(ｂ)は(ａ)の部分拡大図である。実施例では、水晶発振子からの153MHzの基準信号を用い、分周比48の分周器を備えたＰＬＬ回路によって、7.344GHzの発振周波数ｆoutを位相同期させている。図９に示したように、ＰＬＬ回路を動作させずに素子だけで発振させた比較例(素子発振)では、ピーク幅が4MHz程度と広い。それに対し、本実施例では、ＰＬＬ回路を動作させて、位相同期を取った後は、ピーク幅が測定限界以下になった。図９の拡大図(ｂ)によれば、狭い測定範囲(測定幅1kHz)での測定結果から、位相同期を取った後のピーク幅が1Hz以下と極めて狭いことが判った。【００３８】
図１０は、図１に示した回路図の詳細な一例を示す。バイアス電圧(Ａ＋Ｂ)は、抵抗器１０２を介して磁気抵抗素子６に印加され、マイクロ波発振を励起する。このマイクロ波は、抵抗器１０２によってブロックされるため、加算器５側へは行かず、フィルタ７へのみ流れる。フィルタ７は、１個のインダクタと２個のコンデンサにより構成されたＴ型フィルタを用いた。フィルタの遮断周波数は、実測値で約1GHzであり、これは基準信号の周波数(ｆref)153MHzと発振周波数(ｆout)7.34GHzの間にある。【００３９】
増幅器８は、STO発振周波数近傍での増幅率が約42dB、ノイズ指数が2.1dB、帯域が100MHz-16GHzの、広帯域低雑音増幅器８１(B&Z Technologies社製 BZ-00101600-221040-252020)を用いた。分周器は、分周比８固定の分周器９１(Picosecond Pulse labs社製Model 5650)と、分周比可変の分周器９２(Onsemi社製ECL同期カウンタMC100EP160A)において、分周比を６に設定し、それらを組み合わせることにより、全体でＮ＝48の比を持つ分周器を構成した。位相比較器は、ＥＣＬ位相比較器３１(Onsemi社製ECL位相比較器MC100EP140)と、高速オペアンプ３２(テキサス・インスツルメンツ(TI)社製高速オペアンプTHS4271D)を用いた。ループフィルタは、高速オペアンプ４１(TI社製高速オペアンプOPA699)と、２個の抵抗、１個のコンデンサを用い、比例定数11、積分時定数18.3nsのＰＩ制御回路を構成した。加算器は、高速オペアンプ５１(TI社製高速オペアンプTHS4031)を用い、反転加算器を構成した。【００４０】
図１１は、図３に示した回路図における、出力制限回路のみの詳細な図面である。他の部分は図１０と同様のため省略した。本実施例で用いたＭＲ素子では、臨界電圧は95mVであるため、出力制限回路の下限は95mV以上にするのが望ましい。【００４１】
出力制限回路は、ループフィルタに用いられた高速オペアンプ４１の出力電圧制限機能を用いた。このとき高速オペアンプ４２(TI社製高速オペアンプOPA699)の出力は±250mVに制限される。この位相誤差信号に応じた出力電圧(Ａ)は、加算器でバイアス電圧(Ｂ)に加算された後、200Ωの抵抗器１０２を介してＭＲ素子に印加される。本実施例で用いたＭＲ素子の抵抗は11Ωなので、位相誤差信号に応じた出力電圧は200Ωとの比で分圧され(11／200＝0.055倍に減衰)、最終的にバイアス電圧(Ｂ)に加算される調節電圧(Ａ)は±13.75mVの範囲に制限される。本実施例のＭＲ素子の動作電圧の中央値は128mV程度であるため(図７を参照)、上記出力制限回路によって、位相同期動作中のバイアス電圧は115mVから141mVの間に制限される。【００４２】
出力制限回路の目的は、バイアス電圧(Ａ＋Ｂ)をＭＲ素子の動作電圧範囲内に制限することが目的であるため、出力制限回路の設置場所は、加算器の後でもよい。【００４３】
なお、利用する発振周波数(ｆout)を変えたい場合には、例えば、分周比を変えればよい。【００４４】
比較のために、図３の回路においてフィルタを無くして実験したところ、位相誤差信号が分周器に流れ込み、それが分周器を誤動作させ、そのため位相同期が正常に行われなかった。発振した高周波のピーク幅はＭＲ素子単体(図９(ａ)の比較例参照)のそれよりも広くなり、発振周波数(ｆout)も実施例(7.34GHz)より高い側にシフトした。
【実施例２】
【００４５】
本実施例では、図９、１２及び１３を参照して説明する。本実施例は、実施例１を改良したものである。
実施例１で、位相同期発振回路が正常動作し、図９にある通りＭＲ素子のピーク幅が1Hz以下になった事が確認されたが、更なる高性能化が好ましい。具体的には、図９(ａ)に示した位相同期時の発振スペクトルにおいて、中心のピークの両側にあるスペクトル分布が位相雑音をあらわすが、これがより低い方が好ましい。また、この発振スペクトルは、中心から左右に約8MHz離れたところに幅広いピークを２つ持つが、これは位相同期発振回路の帯域（幅を意味するが、通常、その上限値で表現）が約8MHzであるためである。すなわち0〜8MHzという周波数成分の位相雑音は抑えられているものの、8MHz近傍では位相雑音がかえって増加しており、比較例より高い。図９(ａ)は、8MHz近傍及び8MHzより高い(ピークより離れる方向で)周波数での位相雑音は、実施例１の位相同期発振回路では抑えられていないことを示している。
そこで、より高帯域の位相雑音を抑えるために、本実施例では、まず位相同期発振回路の高速化を図った。高帯域の位相雑音はＭＲ素子の発振周波数の高速の揺らぎを意味するが、この高速の揺らぎ問題を解消するには、第一に信号伝搬速度の高速化（遅延時間の短縮）が必要になる。図１２にその回路図を示す。図１２では、図１０の回路と比較し、次の(１)(２)(３)の改良を行った。【００４６】
（１）分周器９は、実施例１では図１０に示す通り、１／８の分周器９１と１／６の分周器９２の２つを組み合わせて用いている。それに対し、本実施例では図１２に示す通り、15GHzまで動作可能かつ分周比可変可能な分周器９３(例えばMicrosemi社製UXN14M32K)を用いて１個にまとめた。
（２）位相比較器３については、実施例１では図１０に示す通り、ＥＣＬ位相比較器３１は出力が２本あるが、次に続くループフィルタは単一入力回路のため、高速オペアンプ３２を用いた差動増幅回路に入れて２本の出力を１本にまとめてある。それに対し、本実施例では、図１２に示す通り、位相比較器３のＥＣＬ位相比較器３３(Onsemi社製ECL位相比較器MC100EP140)の２本の出力を直接ループフィルタ４に入力している。これは、ループフィルタ４を差動入力型の回路構成に変更することによって、差動増幅回路を介する必要がなくなったためである。
（３）加算器５については実施例１では図１０に示す通り、オペアンプを用いた反転加算器を用いた。それに対し、本実施例では、図１２に示す通り、抵抗ネットワークを用いた加算器５に変更した。【００４７】
上述の(１)(２)(３)のように、最低限の要素に絞って実施例１の回路において起こっていた信号伝搬にかかる遅延時間を短縮することにより、回路の高速化を図った。【００４８】
さらに、図１２の回路において、ローパスフィルタ１００を設けることにより、改良することが可能である。ローパスフィルタ１００の機能について次に詳しく説明する。【００４９】
図１３は、図１２の回路における信号を説明するグラフである。図１３において、φ1は基準信号の波形であり、φ2はＭＲ素子(ＳＴＯともいう。)の発振信号を分周した分周信号の波形である。図１３では分周信号φ2の位相が遅れており、Δφ1信号波形にグリッチ状の信号が出ている。仮に分周信号φ2の位相が進んでいる場合には、Δφ2信号波形にグリッチ状の信号が出る。そのグリッチ状の信号は、減衰することなくループフィルタ４を通過し、ＭＲ素子の駆動のためのバイアス電圧に足される。その結果、駆動信号ＶBに急な立ち上がりや立ち下りが生じる。そのため、発振が大きく乱されて位相同期しないという問題が発生する。図１２では、この問題を解決するため、加算器５の後ろにローパスフィルタ１００を追加した。その結果、グリッチ状の信号波形が平滑化され(図１３のＶB参照)、ＭＲ素子の発振が乱されることがなくなり、より安定して位相同期が実現できる。【００５０】
回路の高速化、バイアス電圧ＶBの平滑化のためローパスフィルタ１００の追加などの改良を行ったことにより、位相同期発振回路の帯域は16MHzと高まった。これは実施例１と比べ約２倍(＝１６／８)である。また、残留位相雑音の合計強度は約１／４に低下した。
【実施例３】
【００５１】
本実施例では、図１４を参照して説明する。本実施例は、実施例１及び２を改良したものである。
実施例１(図１、図１０)及び実施例２(図１２)の位相同期発振回路においては、ＭＲ素子で発振した高周波信号は、その振幅が小さいため、分周器に送る前に増幅器８(B&Z Technologies社製 BZ-00101600-221040-252020)で増幅していた。このとき、増幅器８が発生する雑音が前記高周波信号に足され、その雑音が分周器９で分周される際、ランダムな時間のずれ、すなわちジッターの原因となることを本発明者らは突き止めた。
また、前記高周波信号の信号雑音比(ＳＮ比)が十分でない場合は、雑音が分周器９の誤動作を引き起こし、位相同期動作しないという問題を引き起こすことを本発明者らは見出した。【００５２】
これらの問題を改善するため、本発明者らは図１４に示すように、増幅器８と分周器９との間にフィルタ１０１(第２のフィルタ)を配置し、該フィルタにより、ＭＲ素子が発振する高周波信号だけを透過し、その他の帯域の雑音(ノイズ)を除去するようにした。その結果、このフィルタ１０１がないとき比べ、約半分の振幅の高周波信号でも分周器が正常に動作し、また、その際、増幅器の雑音によるジッターも顕著に減少した。なお、図１４におけるフィルタ１０１については、磁気抵抗素子の出力側に設けている、基準周波数ｆrefをカットし発振周波数ｆoutを通すフィルタ７と区別するために、第２のフィルタとも呼ぶ。【００５３】
上記実施形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
【符号の説明】
【００５４】
１    基準信号源
２    ＰＬＬ回路
３    位相比較器
４    ループフィルタ
５    加算器
６    磁気抵抗素子
７    フィルタ
８    増幅器
９    分周器
１０    出力制限回路
２０    ＶＣＯ
３１、３３    ＥＣＬ位相比較器
３２、４１、４２、４３、５１    高速オペアンプ
６１    自由層
６２    非磁性層
６３    固定層
８１    広帯域低雑音増幅器
９１    分周比固定の分周器
９２、９３    分周比可変の分周器
１００  ローパスフィルタ
１０１  第２のフィルタ
１０２  抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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