(57)【要約】  半導体装置（１）は、第１のゲート電極（１１２）、第２のゲート電極（１１４）、第１のオーミック電極（１１６）及び第２のオーミック電極（１１８）を有する第１の双方向スイッチ素子（１０２）と、第３のゲート電極（２１２）、第３のオーミック電極（２１４）及び第４のオーミック電極（２１６）を有する第１の電界効果トランジスタ素子（２０２）と、第４のゲート電極（３１２）、第５のオーミック電極（３１４）及び第６のオーミック電極（３１６）を有する第２の電界効果トランジスタ素子（３０２）とを備え、第１のオーミック電極（１１６）は第３のゲート電極（２１２）に、第１のゲート電極（１１２）は第３のオーミック電極（２１４）に、第２のオーミック電極（１１８）は第４のゲート電極（３１２）に、第２のゲート電極（１１４）は第５のオーミック電極（３１４）に、第４のオーミック電極（２１６）は第６のオーミック電極（３１６）にそれぞれ電気的に接続されている。
2017051529.tif 000002
【特許請求の範囲】
【請求項１】
双方向スイッチ素子と、
第１の保護用素子と、
第２の保護用素子とを備え、
前記双方向スイッチ素子は、
第１の基板上に形成されたｎ型の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間に形成された第１のゲート電極と、
前記第１のゲート電極と前記第２の電極との間に形成された第２のゲート電極と、を有し、
前記第１のゲート電極および前記第２のゲート電極の電圧で前記第１の電極と前記第２の電極との間の導通を制御し、
前記第１の保護用素子は、
第２の基板上に形成されたｎ型の第２の化合物半導体層と、
前記第２の化合物半導体層上に形成された第３の電極及び第４の電極と、
前記第３の電極と前記第４の電極との間に形成された第３のゲート電極と、を有し、
前記第３のゲート電極の電圧で前記第３の電極と前記第４の電極との間の導通を制御し、
前記第２の保護用素子は、
第３の基板上に形成されたｎ型の第３の化合物半導体層と、
前記第３の化合物半導体層上に配置された第５の電極及び第６の電極と、
前記第５の電極と前記第６の電極との間に形成された第４のゲート電極と、を有し、
前記第４のゲート電極の電圧で前記第５の電極と前記第６の電極との間の導通を制御し、
前記第３の電極および前記第３のゲート電極の何れかの電極と前記第４の電極との間の耐圧と、前記第５の電極および前記第４のゲート電極の何れかの電極と前記第６の電極との間の耐圧と、の和は、前記第１の電極および前記第１のゲート電極の何れかの電極と前記第２の電極および前記第２のゲート電極の何れかの電極との間の最大許容印加電圧以上であり、
前記第１のゲート電極及び前記第２のゲート電極は、前記第１の化合物半導体層にショットキー接合またはｐｎ接合され、
前記第３のゲート電極は、前記第２の化合物半導体層にショットキー接合またはｐｎ接合され、
前記第４のゲート電極は、前記第３の化合物半導体層にショットキー接合またはｐｎ接合され、
前記第１の電極は、前記第３のゲート電極に電気的に接続され、
前記第１のゲート電極は、前記第３の電極に電気的に接続され、
前記第２の電極は、前記第４のゲート電極に電気的に接続され、
前記第２のゲート電極は、前記第５の電極に電気的に接続され、
前記第４の電極は、前記第６の電極に電気的に接続されている
半導体装置。
【請求項２】
前記第３のゲート電極と前記第４の電極との間の距離と、前記第４のゲート電極と前記第６の電極との間の距離と、の和は、前記第１のゲート電極と前記第２のゲート電極との間の距離以上である
請求項１に記載の半導体装置。
【請求項３】
前記第１の電極、前記第３のゲート電極、前記第３の電極、および前記第１のゲート電極の接続経路中に、第１の電圧降下素子が挿入され、
前記第２の電極、前記第４のゲート電極、前記第５の電極、および前記第２のゲート電極の接続経路中に、第２の電圧降下素子が挿入された
請求項１または２に記載の半導体装置。
【請求項４】
前記第１の電極と前記第３のゲート電極との接続経路中に、第３の電圧降下素子が挿入され、
前記第２の電極と前記第４のゲート電極との接続経路中に、第４の電圧降下素子が挿入された
請求項３に記載の半導体装置。
【請求項５】
前記第１の化合物半導体層、前記第２の化合物半導体層、及び前記第３の化合物半導体層の少なくとも１つは、
チャネル層と、前記チャネル層上に形成され、前記チャネル層のバンドギャップよりも大きいバンドギャップを有するバリア層と、を有する
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極、及び前記第４のゲート電極の少なくとも１つは、該ゲート電極と、前記第１の化合物半導体層、前記第２の化合物半導体層、または前記第３の化合物半導体層との間に選択的に形成されたｐ型半導体層を有する
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の基板、前記第２の基板、及び前記第３の基板は、同一の基板である
請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
双方向スイッチ素子と、
保護用素子とを備え、
前記双方向スイッチ素子は、
第１の基板上に形成されたｎ型の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成された第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間に形成された第１のゲート電極と、
前記第１のゲート電極と前記第２の電極との間に形成された第２のゲート電極と、を有し、
前記第１のゲート電極及び前記第２のゲート電極の電圧で前記第１の電極と前記第２の電極との間の導通を制御し、
前記保護用素子は、
第２の基板上に形成されたｎ型の第４の化合物半導体層と、
前記第４の化合物半導体層上に形成された第７の電極及び第８の電極と、
前記第７の電極と前記第８の電極との間に形成された第５のゲート電極と、
前記第５のゲート電極と前記第８の電極との間に形成された第６のゲート電極と、を有し、
前記第５のゲート電極及び前記第６のゲート電極の電圧で前記第７の電極と前記第８の電極との間の導通を制御し、
前記保護用素子の前記第７の電極または前記第５のゲート電極と、前記第８の電極または前記第６のゲート電極と、の間の２つの電極間の耐圧は、前記双方向スイッチ素子の前記第１の電極または前記第１のゲート電極と、前記第２の電極または前記第２のゲート電極と、の間の２つの電極間の最大許容印加電圧以上であり、
前記第１のゲート電極及び前記第２のゲート電極は、前記第１の化合物半導体層にショットキー接合またはｐｎ接合され、
前記第５のゲート電極及び前記第６のゲート電極は、前記第４の化合物半導体層にショットキー接合またはｐｎ接合され、
前記第１の電極は、前記第５のゲート電極に電気的に接続され、
前記第２の電極は、前記第６のゲート電極に電気的に接続され、
前記第１のゲート電極は、前記第７の電極に電気的に接続され、
前記第２のゲート電極は、前記第８の電極に電気的に接続されている
半導体装置。
【請求項９】
前記第５のゲート電極と前記第６のゲート電極との距離は、前記第１のゲート電極と前記第２のゲート電極との間の距離以上である
請求項８に記載の半導体装置。
【請求項１０】
前記第１の電極、前記第５のゲート電極、前記第７の電極、及び前記第１のゲート電極の接続経路中に、第５の電圧降下素子が挿入され、
前記第２の電極、前記第６のゲート電極、前記第８の電極、及び前記第２のゲート電極の接続経路中に、第６の電圧降下素子が挿入された
請求項８または９に記載の半導体装置。
【請求項１１】
前記第１の電極と前記第５のゲート電極との接続経路中に、第７の電圧降下素子が挿入され、
前記第２の電極と前記第６のゲート電極との接続経路中に、第８の電圧降下素子が挿入された
請求項１０に記載の半導体装置。
【請求項１２】
前記第１の化合物半導体層及び前記第４の化合物半導体層の少なくとも１つは、
チャネル層と、前記チャネル層上に形成され、前記チャネル層のバンドギャップよりも大きいバンドギャップを有するバリア層と、を有する
請求項８〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のゲート電極、前記第２のゲート電極、前記第５のゲート電極、及び前記第６のゲート電極の少なくとも１つは、該ゲート電極と前記第１の化合物半導体層または前記第４の化合物半導体層との間に選択的に形成されたｐ型半導体層を有する
請求項８〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１の基板及び前記第２の基板は、同一の基板である
請求項８〜１３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
近年の地球温暖化対策及び環境規制の観点から、電気機器の省エネルギー化が要望されており、電力変換を行うインバータやマトリックスコンバータの電力損失低減が期待されている。特にマトリックスコンバータは、交流電力−交流電力変換を、ダイオード整流器を介さず変換することが可能なため、大幅な電力損失低減が期待できる。【０００３】
近年、マトリックスコンバータに化合物半導体、特に窒化物半導体からなる双方向スイッチを用いる研究が活発に行われている。窒化物半導体とはＩＩＩ族元素であるホウ素（Ｂ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）と、Ｖ族元素である窒素（Ｎ）との化合物からなる。一般式がＢｗＩｎｘＡｌｙＧａｚＮ（但し、ｗ＋ｘ＋ｙ＋ｚ＝１、０≦ｗ、ｘ、ｙ、ｚ≦１である。）によって表される。【０００４】
特に窒化ガリウム（ＧａＮ）はバンドギャップが３．４ｅＶとシリコン（Ｓｉ）と比較して約３倍大きいことから、高耐圧性に優れている。そのため、素子サイズを小さくすることができ、動作時のオン抵抗を低減させることが可能となる。従って、マトリックスコンバータに化合物半導体からなる双方向スイッチを用いることで、導通損失を低減させることができ、高効率な交流電力−交流電力変換回路を実現できる。【０００５】
しかしながら、化合物半導体を用いた双方向スイッチは、ゲート電極のサージ耐圧という制約がある。化合物半導体を用いた双方向スイッチには、ゲート構造として、金属−半導体型及び接合型が一般的である。金属−半導体型及び接合型は、共に、ゲート電極に正バイアスを印加し、オーミック電極に負バイアスを印加するサージに対しては耐性が強く、ゲート電極に負バイアスを印加し、オーミック電極に正バイアスを印加するサージに対しては耐性が弱い。加えて、双方向スイッチの二つのゲート電極間における正負両方のサージに対して耐性が弱い。このため、化合物半導体を用いた双方向スイッチでは、素子サイズの微細化と高サージ耐性とは、トレードオフの関係があると言える。【０００６】
化合物半導体を用いた双方向スイッチおけるゲート電極のサージ耐性を向上させる方法として、サージ保護用のトランジスタを新たに設けることが検討されている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１６５７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述した従来の双方向スイッチおけるゲート電極のサージ耐性向上方法では、ゲート電極とオーミック電極との間のサージ耐性を向上できるが、二つのゲート電極間のサージ耐性を向上させることができない。【０００９】
本発明は、上記の問題を解決し、第１のゲート電極と第２のゲート電極との間のサージ耐性を向上させた双方向スイッチ型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本開示の一形態に係る半導体装置は、双方向スイッチ素子と、第１の保護用素子と、第２の保護用素子とを備え、前記双方向スイッチ素子は、第１の基板上に形成されたｎ型の第１の化合物半導体層と、前記第１の化合物半導体層上に形成された第１の電極及び第２の電極と、前記第１の電極と前記第２の電極との間に形成された第１のゲート電極と、前記第１のゲート電極と前記第２の電極との間に形成された第２のゲート電極と、を有し、前記第１のゲート電極および前記第２のゲート電極の電圧で前記第１の電極と前記第２の電極との間の導通を制御し、前記第１の保護用素子は、第２の基板上に形成されたｎ型の第２の化合物半導体層と、前記第２の化合物半導体層上に形成された第３の電極及び第４の電極と、前記第３の電極と前記第４の電極との間に形成された第３のゲート電極と、を有し、前記第３のゲート電極の電圧で前記第３の電極と前記第４の電極との間の導通を制御し、前記第２の保護用素子は、第３の基板上に形成されたｎ型の第３の化合物半導体層と、前記第３の化合物半導体層上に配置された第５の電極及び第６の電極と、前記第５の電極と前記第６の電極との間に形成された第４のゲート電極と、を有し、前記第４のゲート電極の電圧で前記第５の電極と前記第６の電極との間の導通を制御し、前記第３の電極および前記第３のゲート電極の何れかの電極と前記第４の電極との間の耐圧と、前記第５の電極および前記第４のゲート電極の何れかの電極と前記第６の電極との間の耐圧と、の和は、前記第１の電極および前記第１のゲート電極の何れかの電極と前記第２の電極および前記第２のゲート電極の何れかの電極との間の最大許容印加電圧以上であり、前記第１のゲート電極及び前記第２のゲート電極は、前記第１の化合物半導体層にショットキー接合またはｐｎ接合され、前記第３のゲート電極は、前記第２の化合物半導体層にショットキー接合またはｐｎ接合され、前記第４のゲート電極は、前記第３の化合物半導体層にショットキー接合またはｐｎ接合され、前記第１の電極は、前記第３のゲート電極に電気的に接続され、前記第１のゲート電極は、前記第３の電極に電気的に接続され、前記第２の電極は、前記第４のゲート電極に電気的に接続され、前記第２のゲート電極は、前記第５の電極に電気的に接続され、前記第４の電極は、前記第６の電極に電気的に接続されていることを特徴とする。【００１１】
ここで、第１の保護用素子、及び第２の保護用素子は、双方向スイッチ素子に印加されるサージ電圧に対する保護素子として機能する。【００１２】
上記構成の半導体装置について、双方向スイッチ素子の第１のゲート電極と第２のゲート電極間において、第２のゲート電極に対して第１のゲート電極に正のサージが印加された場合を考える。第１のゲート電極に接続された第３の電極との容量結合によって、浮遊電極となっている第３のゲート電極の電位が上昇し、第１の電界効果トランジスタ素子がオン状態となる。そのため第１のゲート電極に印加された正のサージ電流は、第３の電極を介して第４の電極まで流れる。続いて、第４の電極まで流れたサージ電流は、第４の電極に接続された第６の電極との容量結合によって、浮遊電極となっている第４のゲート電極の電位を上昇させる。そのため、第２の保護用素子がオン状態となる。従って、第４の電極まで流れたサージ電流は、第６の電極及び第５の電極を通じて第２のゲート電極へ流すことが出来る。【００１３】
逆に、第１のゲート電極に対して第２のゲート電極に正のサージが印加された場合を考える。第２のゲート電極に接続された第５の電極との容量結合によって、浮遊電極となっている第４のゲート電極の電位が上昇し、第２の保護用素子がオン状態となる。そのため、第２のゲート電極に印加された正のサージ電流は、第５の電極を介して第６の電極まで流れる。続いて、第６の電極まで流れたサージ電流は第６の電極に接続された第４の電極との容量結合によって、浮遊電極となっている第３のゲート電極の電位を上昇させる、そのため、第１の保護用素子がオン状態となる。従って、第６の電極まで流れたサージ電流は、第４の電極及び第３の電極を通じて第１のゲート電極へ流すことが出来る。【００１４】
以上より、第１のゲート電極と第２のゲート電極との間に生じた正負のサージ電圧を緩和させることが可能となる。【００１５】
また、本開示の一形態に係る半導体装置は、双方向スイッチ素子と、保護用素子とを備え、前記双方向スイッチ素子は、第１の基板上に形成されたｎ型の第１の化合物半導体層と、前記第１の化合物半導体層上に形成された第１の電極及び第２の電極と、前記第１の電極と前記第２の電極との間に形成された第１のゲート電極と、前記第１のゲート電極と前記第２の電極との間に形成された第２のゲート電極と、を有し、前記第１のゲート電極及び前記第２のゲート電極の電圧で前記第１の電極と前記第２の電極との間の導通を制御し、前記保護用素子は、第２の基板上に形成されたｎ型の第４の化合物半導体層と、前記第４の化合物半導体層上に形成された第７の電極及び第８の電極と、前記第７の電極と前記第８の電極との間に形成された第５のゲート電極と、前記第５のゲート電極と前記第８の電極との間に形成された第６のゲート電極と、を有し、前記第５のゲート電極及び前記第６のゲート電極の電圧で前記第７の電極と前記第８の電極との間の導通を制御し、前記保護用素子の前記第７の電極または前記第５のゲート電極と、前記第８の電極または前記第６のゲート電極と、の間の２つの電極間の耐圧は、前記双方向スイッチ素子の前記第１の電極または前記第１のゲート電極と、前記第２の電極または前記第２のゲート電極と、の間の２つの電極間の最大許容印加電圧以上であり、前記第１のゲート電極及び前記第２のゲート電極は、前記第１の化合物半導体層にショットキー接合またはｐｎ接合され、前記第５のゲート電極及び前記第６のゲート電極は、前記第４の化合物半導体層にショットキー接合またはｐｎ接合され、前記第１の電極は、前記第５のゲート電極に電気的に接続され、前記第２の電極は、前記第６のゲート電極に電気的に接続され、前記第１のゲート電極は、前記第７の電極に電気的に接続され、前記第２のゲート電極は、前記第８の電極に電気的に接続されていることを特徴とする。【００１６】
ここで、保護用素子は、双方向スイッチ素子に印加されるサージ電圧に対する保護素子として機能する。【００１７】
上記構成の半導体装置について、双方向スイッチ素子の第１のゲート電極と第２のゲート電極との間において、第２のゲート電極に対して第１のゲート電極に正のサージが印加された場合を考える。第１のゲート電極に接続された第７の電極との容量結合によって、浮遊電極となっている第５のゲート電極及び第６のゲート電極の電位が上昇し、保護用素子がオン状態となる。これによって、第１のゲート電極から第７の電極及び第８の電極を通じて第２のゲート電極へサージ電流を流すことが出来る。【００１８】
逆に、第１のゲート電極に対して第２のゲート電極に正のサージが印加された場合を考える。第２のゲート電極に接続された第５の電極との容量結合によって、浮遊電極となっている第６のゲート電極及び第５のゲート電極の電位が上昇し、保護用素子がオン状態となる。これによって、第２のゲート電極から第８の電極及び第７の電極を通じて第１のゲート電極へサージ電流を流すことが出来る。【００１９】
以上より、第１のゲート電極と第２のゲート電極間に生じた正負のサージ電圧を緩和させることが可能となる。
【発明の効果】
【００２０】
本発明に係る半導体装置によれば、双方向スイッチ素子の第１のゲート電極と第２のゲート電極との間のサージ耐性を向上させることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】図１は、実施の形態１に係る半導体装置を示す等価回路図である。
【図２】図２は、実施の形態１に係る半導体装置を示す断面図である。
【図３】図３は、実施の形態２に係る半導体装置を示す等価回路図である。
【図４】図４は、実施の形態２に係る半導体装置を示す断面図である。
【図５】図５は、実施の形態２の変形例に係る半導体装置を示す等価回路図である。
【図６】図６は、実施の形態２の変形例に係る半導体装置を示す断面図である。
【図７】図７は、実施の形態３に係る半導体装置を示す等価回路図である。
【図８】図８は、実施の形態３に係る半導体装置を示す断面図である。
【図９】図９は、実施の形態４に係る半導体装置を示す等価回路図である。
【図１０】図１０は、実施の形態４に係る半導体装置を示す断面図である。
【図１１】図１１は、実施の形態４の変形例に係る半導体装置を示す等価回路図である。
【図１２】図１２は、実施の形態４の変形例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本開示の実施の形態に係る半導体装置について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定するものではない。
【００２３】
（実施の形態１）
以下に、本開示の実施の形態１に係る半導体装置１について、図面を参照しながら説明する。
【００２４】
図１は、実施の形態１に係る半導体装置１を示す等価回路図を示し、図２は、実施の形態１に係る半導体装置１を示す断面図である。図１及び図２に示すように、本実施の形態に係る半導体装置１は、第１の双方向スイッチ素子１０２と、第１の電界効果トランジスタ素子２０２と、第２の電界効果トランジスタ素子３０２とで構成される。
【００２５】
図１と図２に示す第１の双方向スイッチ素子１０２は、第１のオーミック電極１１６と第２のオーミック電極１１８との間の導通を、第１のゲート電極１１２及び第２のゲート電極１１４で制御する双方向スイッチ素子である。また、第１の電界効果トランジスタ素子２０２および第２の電界効果トランジスタ素子３０２は、それぞれ、第１の双方向スイッチ素子１０２を保護する第１の保護用素子および第２の保護用素子である。
【００２６】
図２に示すように、本実施の形態では、シリコンからなる基板１０４上に、厚さが１〜２μｍのアンドープのＧａＮからなるチャネル層１０６と、厚さが５０ｎｍのアンドープのＡｌＧａＮからなるバリア層１０８とが、この順で形成されている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味し、意図せず炭素等の不純物が導入されていてもよい。その際、炭素不純物濃度は１×１０１４ｃｍ−３以下であることが望ましい。チャネル層１０６上にバリア層１０８が堆積されると、自発分極又はピエゾ分極によって、接合界面に高濃度の二次元電子ガスが発生し、第１のチャネル領域１１０、第２のチャネル領域２０４及び第３のチャネル領域３０４が形成される。
【００２７】
チャネル層１０６の材料として、ＡｌａＧａ１−ａＮ（但し、０≦ａ≦１）を用い、バリア層１０８の材料として、ＡｌｂＧａ１−ｂＮ（但し、０＜ｂ≦１、ｂ＞ａである）を用いる。本実施の形態では、チャネル層１０６の材料として、例えばＧａＮ（即ち、ａ＝０である）を用い、バリア層１０８の材料として、例えばＡｌ０．２Ｇａ０．８Ｎ（即ち、ｂ＝０．２）を用いる。
【００２８】
第２のチャネル領域２０４は、第１のチャネル領域１１０と、第１の素子分離領域２０６を設けることで分離されている。第３のチャネル領域３０４は、第１のチャネル領域１１０及び第２のチャネル領域２０４と、第２の素子分離領域３０６を設けることで分離されている。第１の素子分離領域２０６及び第２の素子分離領域３０６は、チャネル層１０６及びバリア層１０８にホウ素又は鉄等のイオンを注入して形成すればよい。
【００２９】
バリア層１０８を含むチャネル層１０６（ｎ型の第１の化合物半導体層）の上には、第１のオーミック電極１１６（第１の電極）、第２のオーミック電極１１８（第２の電極）、第１のオーミック電極１１６と第２のオーミック電極１１８との間に形成された第１のゲート電極１１２、及び、第１のゲート電極１１２と第２のオーミック電極１１８との間に形成された第２のゲート電極１１４がそれぞれ形成されている。なお、第１のオーミック電極１１６と第２のオーミック電極１１８とは、第１のチャネル領域１１０とオーミック接合を形成していればよく、リセスが設けられていても良い。具体的には、第１のオーミック電極１１６及び第２のオーミック電極１１８は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。以上より、第１のチャネル領域１１０をチャネルとする第１の双方向スイッチ素子１０２を実現する。
【００３０】
第１のゲート電極１１２、第２のゲート電極１１４、第１のオーミック電極１１６及び第２のオーミック電極１１８は、それぞれ、第１の外部ゲート端子１２２、第２の外部ゲート端子１２４、第１の外部オーミック端子１２６及び第２の外部オーミック端子１２８に、配線１３２、配線１３４、配線１３６及び配線１３８を介して接続されている。
【００３１】
加えて、バリア層１０８を含むチャネル層１０６（ｎ型の第２の化合物半導体層）の上には、第３のオーミック電極２１４（第３の電極）、第４のオーミック電極２１６（第４の電極）、及び、第３のオーミック電極２１４と第４のオーミック電極２１６との間に形成された第３のゲート電極２１２がそれぞれ形成されている。第３のオーミック電極２１４と第４のオーミック電極２１６とは、第２のチャネル領域２０４とオーミック接合を形成していればよく、リセスが設けられていても良い。具体的には、第３のオーミック電極２１４及び第４のオーミック電極２１６は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。以上より、第２のチャネル領域２０４をチャネルとする第１の電界効果トランジスタ素子２０２を実現する。
【００３２】
さらに、バリア層１０８を含むチャネル層１０６（ｎ型の第３の化合物半導体層）の上には、第５のオーミック電極３１４（第５の電極）、第６のオーミック電極３１６（第６の電極）、及び、第５のオーミック電極３１４と第６のオーミック電極３１６との間に形成された第４のゲート電極３１２がそれぞれ形成されている。第５のオーミック電極３１４と第６のオーミック電極３１６とは、第３のチャネル領域３０４とオーミック接合を形成していればよく、リセスが設けられていても良い。具体的には、第５のオーミック電極３１４及び第６のオーミック電極３１６は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。以上より、第３のチャネル領域３０４をチャネルとする第２の電界効果トランジスタ素子３０２を実現する。
【００３３】
第１のオーミック電極１１６は、配線１４０を介して第３のゲート電極２１２に接続されている。第１のゲート電極１１２は、配線１４２を介して第３のオーミック電極２１４に接続されている。第２のオーミック電極１１８は、配線１４４を介して第４のゲート電極３１２に接続されている。第２のゲート電極１１４は、配線１４６を介して第５のオーミック電極３１４に接続されている。第４のオーミック電極２１６は、配線１４８を介して第６のオーミック電極３１６に電気的に接続されている。
【００３４】
ここで、図１と図２に示す第１の双方向スイッチ素子１０２における、第１のオーミック電極１１６または第１のゲート電極１１２の何れかと、第２のオーミック電極１１８または第２のゲート電極１１４の何れかとの間の最大許容印加電圧をＶｍａｘとする。また、第１の電界効果トランジスタ素子２０２における、第３のオーミック電極２１４または第３のゲート電極２１２の何れかと、第４のオーミック電極２１６との間の耐圧をＶｂ１、第２の電界効果トランジスタ素子３０２における、第５のオーミック電極３１４または第４のゲート電極３１２の何れかと、第６のオーミック電極３１６との間の耐圧をＶｂ２とする。この場合、
Ｖｍａｘ＜Ｖｂ１＋Ｖｂ２      （式１）
の関係を満たすように、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２および第２の電界効果トランジスタ素子３０２を設計する。このように設計することで、第１の双方向スイッチ素子１０２の通常のスイッチ動作に対して、第１の電界効果トランジスタ素子２０２および第２の電界効果トランジスタ素子３０２は影響を及ぼさない。なお、ここで言う第１の双方向スイッチ素子１０２の許容印加最大電圧Ｖｍａｘは、通常スイッチ動作時に素子に印加可能な最大電圧であり、素子の耐圧よりは低い値である。
【００３５】
特にＧａＮを用いた素子の場合はアバランシェ耐量が小さいために、第１の双方向スイッチ素子１０２の許容印加最大電圧Ｖｍａｘを、例えば６００Ｖとした場合、耐圧は１０００Ｖ程度に設計する。この時、Ｖｂ１及びＶｂ２の値は、それぞれ、例えば３００Ｖ以上に設計することが必要である。保護素子に流れる不要なリーク電流を低減するために、第１の双方向スイッチ素子１０２の耐圧である１０００Ｖと同等以上に設計することが更に好ましい。
【００３６】
より具体的な素子設計の点においては、第１の電界効果トランジスタ素子２０２における、第３のゲート電極２１２と第４のオーミック電極２１６との間の距離と、第２の電界効果トランジスタ素子３０２における第４のゲート電極３１２と第６のオーミック電極３１６との間の距離の和を、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のゲート電極１１４との間の距離以上にすることが好ましい。これは、ＧａＮを用いた電界効果トランジスタにおいては、耐圧は電極間の距離にほぼ比例するためである。
【００３７】
第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のゲート電極１１４と間において、第１の外部ゲート端子１２２及び第２の外部ゲート端子１２４を通じて、第２のゲート電極１１４に対して第１のゲート電極１１２に正のサージが印加された場合を考える。その際、第１のゲート電極１１２に接続された第３のオーミック電極２１４との容量結合によって、浮遊電極となっている第３のゲート電極２１２の電位が上昇し、第１の電界効果トランジスタ素子２０２がオン状態となる。そのため、第１のゲート電極１１２に印加された正のサージ電流は、第３のオーミック電極２１４を介して第４のオーミック電極２１６まで流れる。続いて、第４のオーミック電極２１６まで流れたサージ電流は、第４のオーミック電極２１６に接続された第６のオーミック電極３１６との容量結合によって、浮遊電極となっている第４のゲート電極３１２の電位を上昇させる。そのため、第２の電界効果トランジスタ素子３０２がオン状態となる。従って、第４のオーミック電極２１６まで流れたサージ電流は、第６のオーミック電極３１６及び第５のオーミック電極３１４を通じて第２のゲート電極１１４へ流すことが出来る。
【００３８】
逆に、第１の外部ゲート端子１２２及び第２の外部ゲート端子１２４を通じて、第１のゲート電極１１２に対して第２のゲート電極１１４に正のサージが印加された場合を考える。第２のゲート電極１１４に接続された第５のオーミック電極３１４との容量結合によって、浮遊電極となっている第４のゲート電極３１２の電位が上昇し、第２の電界効果トランジスタ素子３１２がオン状態となる。そのため第２のゲート電極１１４に印加された正のサージ電流は、第５のオーミック電極３１４を介して第６のオーミック電極３１６まで流れる。続いて、第６のオーミック電極３１６まで流れたサージ電流は、第６のオーミック電極３１６に接続された第４のオーミック電極２１６との容量結合によって、浮遊電極となっている第３のゲート電極２１２の電位を上昇させる。そのため第１の電界効果トランジスタ素子２０２がオン状態となる。従って、第６のオーミック電極３１６まで流れたサージ電流は、第４のオーミック電極２１６及び第３のオーミック電極２１４を通じて第１のゲート電極１１２へ流すことが出来る。
【００３９】
以上より、第１のゲート電極１１２と第２のゲート電極１１４との間に生じた正負のサージ電圧を緩和させることが可能となる。
【００４０】
本実施の形態において、第３のゲート電極２１２は、第３のゲート電極２１２から第２のチャネル領域２０４方向に向かって電流を流す機能を有する材料とすることが好ましい。
【００４１】
このようにすることで、第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性向上、及び第２のゲート電極１１４と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性向上が可能となる。
【００４２】
まず、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１の外部ゲート端子１２２及び第１の外部オーミック端子１２６を通じて、第１のオーミック電極１１６に正のサージが印加された場合を考える。その際、第１の電界効果トランジスタ素子２０２は、第３のゲート電極２１２から第２のチャネル領域２０４方向に向かって電流を流す機能を有しているため、第１のオーミック電極１１６に印加された正のサージは、第３のゲート電極２１２から第３のオーミック電極２１４を通じて、第１のゲート電極１１２にサージを流すことが可能となる。以上より、第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性を向上できる。
【００４３】
続いて、第１の双方向スイッチ素子１０２の第２のゲート電極１１４と第１のオーミック電極１１６との間において、第２の外部ゲート端子１２４及び第１の外部オーミック端子１２６を通じて、第１のオーミック電極１１６に正のサージが印加された場合を考える。その際、第１の電界効果トランジスタ素子２０２は、第３のゲート電極２１２から第２のチャネル領域２０４方向に向かって電流を流す機能を有しているため、第１のオーミック電極１１６に印加された正のサージは、第３のゲート電極２１２から第４のオーミック電極２１６までサージ電流を流すことが出来る。第４のオーミック電極２１６まで流れたサージ電流は、第４のオーミック電極２１６に接続された第６のオーミック電極３１６との容量結合によって、浮遊電極となっている第４のゲート電極３１２の電位を上昇させる。そのため、第２の電界効果トランジスタ素子３０２がオン状態となる。従って、第４のオーミック電極２１６まで流れたサージ電流は、第６のオーミック電極３１６及び第５のオーミック電極３１４を通じて第２のゲート電極１１４へ流すことが出来る。以上より、第２のゲート電極１１４と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性を向上できる。
【００４４】
具体的に、第３のゲート電極２１２は、バリア層１０８にショットキー接合する、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本実施の形態において、第３のゲート電極２１２にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｃＡｌｄＧａ１−（ｃ＋ｄ）Ｎ（但し、０≦ｃ≦１、０≦ｄ≦１、ｃ＋ｄ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｃ＝ｄ＝０）からなる。
【００４５】
本実施の形態において、第４のゲート電極３１２は、第４のゲート電極３１２から第３のチャネル領域３０４への方向に向かって電流を流す機能を有する材料とすることが好ましい。
【００４６】
このようにすることで、第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性向上、及び第１のゲート電極１１２と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性向上が可能となる。
【００４７】
まず、第１の双方向スイッチ素子１０２の第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２の外部ゲート端子１２４及び第２の外部オーミック端子１２８を通じて、第２のオーミック電極１１８に正のサージが印加された場合を考える。その際、第２の電界効果トランジスタ素子３０２は、第４のゲート電極３１２から第３のチャネル領域３０４への方向に向かって電流を流す機能を有しているため、第２のオーミック電極１１８に印加された正のサージは、第４のゲート電極３１２から第５のオーミック電極３１４を通じて、第２のゲート電極１１４にサージを流すことが可能となる。以上より、第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性を向上できる。
【００４８】
続いて、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のオーミック電極１１８との間において、第１の外部ゲート端子１２２及び第２の外部オーミック端子１２８を通じて、第２のオーミック電極１１８に正のサージが印加された場合を考える。その際、第２の電界効果トランジスタ素子３０２は、第４のゲート電極３１２から第３のチャネル領域３０４への方向に向かって電流を流す機能を有しているため、第２のオーミック電極１１８に印加された正のサージは、第４のゲート電極３１２から第６のオーミック電極３１６までサージ電流を流すことが出来る。第６のオーミック電極３１６まで流れたサージ電流は、第６のオーミック電極３１６に接続された第４のオーミック電極２１６との容量結合によって、浮遊電極となっている第３のゲート電極２１２の電位を上昇させる。そのため、第１の電界効果トランジスタ素子２０２がオン状態となる。すなわち、第６のオーミック電極３１６まで流れたサージ電流は、第４のオーミック電極２１６及び第３のオーミック電極２１４を通じて第１のゲート電極１１２へ流すことが出来る。以上より、第１のゲート電極１１２と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性を向上できる。
【００４９】
具体的に、第４のゲート電極３１２は、バリア層１０８にショットキー接合する、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本実施の形態において、第４のゲート電極３１２にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｅＡｌｆＧａ１−（ｅ＋ｆ）Ｎ（但し、０≦ｅ≦１、０≦ｆ≦１、ｅ＋ｆ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｅ＝ｆ＝０）からなる。
【００５０】
本実施の形態において、第１のゲート電極１１２は、第１のゲート電極１１２から第１のチャネル領域１１０方向に向かって電流を流す機能を有する材料とすることが好ましい。
【００５１】
このようにすることで、第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１のゲート電極１１２に正バイアスを印加するサージの耐性向上、及び第１のゲート電極１１２と第２のオーミック電極１１８との間において、第１のゲート電極１１２に正バイアスを印加するサージの耐性の向上が可能となる。
【００５２】
まず、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１の外部ゲート端子１２２及び第１の外部オーミック端子１２６を通じて、第１のゲート電極１１２に正のサージが印加された場合を考える。その際、第１の双方向スイッチ素子１０２は、第１のゲート電極１１２から第１のチャネル領域１１０方向に向かって電流を流す機能を有しているため、第１のゲート電極１１２に印加された正のサージは、第１のゲート電極１１２から第１のオーミック電極１１６にサージを流すことが可能となる。以上より、第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１のゲート電極１１２に正バイアスを印加するサージの耐性を向上できる。
【００５３】
続いて、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のオーミック電極１１８との間において、第１の外部ゲート端子１２２及び第２の外部オーミック端子１２８を通じて、第１のゲート電極１１２に正のサージが印加された場合を考える。その際、第１の双方向スイッチ素子１０２は、第１のゲート電極１１２から第１のチャネル領域１１０方向に向かって電流を流す機能を有しており、かつ第２のゲート電極１１４は浮遊電極となっている。このため、第１のゲート電極１１２に印加されたサージ電流は第２のオーミック電極１１８へ流すことが出来る。以上より、第１のゲート電極１１２と第２のオーミック電極１１８との間において、第１のゲート電極１１２に正バイアスを印加するサージの耐性を向上できる。
【００５４】
具体的に、第１のゲート電極１１２は、バリア層１０８にショットキー接合する、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本実施の形態において、第１のゲート電極１１２にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｇＡｌｈＧａ１−（ｇ＋ｈ）Ｎ（但し、０≦ｇ≦１、０≦ｈ≦１、ｇ＋ｈ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｇ＝ｈ＝０）からなる。
【００５５】
本実施形態において、第２のゲート電極１１４は、第２のゲート電極１１４から第１のチャネル領域１１０方向に向かって電流を流す機能を有する材料とすることが好ましい。
【００５６】
このようにすることで、第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２のゲート電極１１４に正バイアスを印加するサージの耐性向上、及び第２のゲート電極１１４と第１のオーミック電極１１６との間において、第２のゲート電極１１４に正バイアスを印加するサージの耐性向上が可能となる。
【００５７】
まず、第１の双方向スイッチ素子１０２の第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２の外部ゲート端子１２４及び第２の外部オーミック端子１２８を通じて、第２のゲート電極１１４に正のサージが印加された場合を考える。その際、第１の双方向スイッチ素子１０２は、第２のゲート電極１１４から第１のチャネル領域１１０方向に向かって電流を流す機能を有しているため、第２のゲート電極１１４に印加された正のサージは、第２のゲート電極１１４から第２のオーミック電極１１８にサージを流すことが可能となる。以上より、第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２のゲート電極１１４に正バイアスを印加するサージの耐性を向上できる。
【００５８】
続いて、第１の双方向スイッチ素子１０２の第２のゲート電極１１４と第１のオーミック電極１１６との間において、第２の外部ゲート端子１２４及び第１の外部オーミック端子１２６を通じて、第２のゲート電極１１４に正のサージが印加された場合を考える。その際、第１の双方向スイッチ素子１０２は、第２のゲート電極１１４から第１のチャネル領域１１０方向に向かって電流を流す機能を有しており、かつ第１のゲート電極１１２は浮遊電極となっている。このため、第２のゲート電極１１４に印加されたサージ電流は第１のオーミック電極１１６へ流すことが出来る。以上より、第２のゲート電極１１４と第１のオーミック電極１１６との間において、第２のゲート電極１１４に正バイアスを印加するサージの耐性を向上できる。
【００５９】
具体的に、第２のゲート電極１１４は、バリア層１０８にショットキー接合する、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本実施の形態において、第２のゲート電極１１４にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｉＡｌｊＧａ１−（ｉ＋ｊ）Ｎ（但し、０≦ｉ≦１、０≦ｊ≦１、ｉ＋ｊ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｉ＝ｊ＝０）からなる。
【００６０】
なお、本実施に形態において、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２は、ノーマリーオフ型が好ましい。つまり、第３のゲート電極２１２及び第４のゲート電極３１２は、バリア層１０８及びチャネル層１０６中に第３のゲート電極２１２及び第４のゲート電極３１２から基板１０４側に向かって空乏層を形成する材料とする。このようにすることで、第１の双方向スイッチ素子１０２の第１のオーミック電極１１６と第１のゲート電極１１２との間、及び、第２のオーミック電極１１８と第２のゲート電極１１４との間の電圧が０Ｖである場合には、第３のゲート電極２１２と第３のオーミック電極２１４との間、及び、第４のゲート電極３１２と第５のオーミック電極３１４との間の電圧も０Ｖとなる。このため、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２がオフ状態となり、第１の双方向スイッチ素子１０２の動作に悪影響を与えない。
【００６１】
また、第１の双方向スイッチ素子１０２は、ノーマリーオフ型であっても良い。つまり、第１のゲート電極１１２及び第２のゲート電極１１４は、バリア層１０８及びチャネル層１０６中に第１のゲート電極１１２及び第２のゲート電極１１４から基板１０４側に向かって空乏層を形成する材料とする。このようにすることで、半導体装置１をパワースイッチング素子として適用した際に、仮にゲート駆動回路が故障を起こしたとしても、短絡等の事故を未然に防ぎ、機器の安全性を確保できる。
【００６２】
また、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２における電極作製プロセスは、第１の双方向スイッチ素子１０２と同一としてもよい。このようにすることで製造工程を簡略化できる。
【００６３】
また、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２は、第１の双方向スイッチ素子１０２に比べ素子サイズが小さくてもよい。このようにすることで、新たに加える第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２によって、第１の双方向スイッチ素子１０２の寄生容量の増加を抑えることが出来る。具体的に、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２の素子サイズは、第１の双方向スイッチ素子１０２の素子サイズに比べ、１００分の１程度が好ましい。
【００６４】
また、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２におけるチャネル層１０６及びバリア層１０８は、第１の双方向スイッチ素子１０２におけるチャネル層１０６及びバリア層１０８と、それぞれ異なる材料としてもよい。つまり、基板１０４を共通として、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２は、それぞれ第１の双方向スイッチ素子１０２と異なる材料の半導体素子としてもよい。
【００６５】
また、第１の電界効果トランジスタ素子２０２における基板１０４（第２の基板）及び第２の電界効果トランジスタ素子３０２における基板１０４（第３の基板）は、それぞれ第１の双方向スイッチ素子１０２における基板１０４（第１の基板）と異なる基板とし、分離された基板にて、異なる製造工程にて作製されていても良い。
【００６６】
また、シリコンからなる基板１０４の代わりに、例えば、サファイア基板、ＳｉＣ基板又はＧａＮ基板等を用いてもよい。
【００６７】
（実施の形態２）
以下に、本開示の実施の形態２に係る半導体装置２について、図面を参照しながら説明する。
【００６８】
図３は、実施の形態２に係る半導体装置２を示す等価回路図を示し、図４は、実施の形態２に係る半導体装置２を示す断面図である。図３及び図４において、図１及び図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００６９】
本実施の形態では、図３に示すように、実施の形態１に加えて、第３のオーミック電極２１４から第１のゲート電極１１２までの電流経路中に、高抵抗素子からなる第１の電圧降下素子４０２が配置され、第５のオーミック電極３１４から第２のゲート電極１１４までの電流経路中に、高抵抗素子からなる第２の電圧降下素子５０２が配置されている。その他の構成については、実施の形態１と同様である。
【００７０】
図４に示すように、バリア層１０８を含むチャネル層１０６上には、電極４１４及び電極４１６がそれぞれ形成され、第４のチャネル領域４０４を流れる第１の電圧降下素子４０２を構成する。同様に、バリア層１０８を含むチャネル層１０６上には、電極５１４及び電極５１６がそれぞれ形成され、第５のチャネル領域５０４を流れる第２の電圧降下素子５０２を構成する。第４のチャネル領域４０４は、第１のチャネル領域１１０、第２のチャネル領域２０４及び第３のチャネル領域３０４と同様に、チャネル層１０６とバリア層１０８との接合界面に生じる高濃度の二次元電子ガスにより形成される。また、第４のチャネル領域４０４は、第１のチャネル領域１１０、第２のチャネル領域２０４及び第３のチャネル領域３０４と、第３の素子分離領域４０６を設けることで分離されている。同様に、第５のチャネル領域５０４は、第１のチャネル領域１１０、第２のチャネル領域２０４、第３のチャネル領域３０４及び第４のチャネル領域４０４と、第４の素子分離領域５０６を設けることで分離されている。第３の素子分離領域４０６及び第４の素子分離領域５０６は、チャネル層１０６及びバリア層１０８に、ホウ素又は鉄等のイオンを注入して形成すればよい。
【００７１】
第１の電圧降下素子４０２は、実施の形態１における、第３のオーミック電極２１４から第１のゲート電極１１２の電流経路に挿入される。接続方法としては、電極４１４及び電極４１６は、それぞれ、第３のオーミック電極２１４及び第１のゲート電極１１２に、配線４３２及び配線４３４を介して接続される。なお、電極４１４及び電極４１６の少なくとも一方は、第４のチャネル領域４０４と高抵抗で接続されていれば良い。例えば、電極４１４及び電極４１６の少なくとも一方は、窒化シリコン、酸化シリコン等の絶縁物をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。電極４１４及び電極４１６の内、第４のチャネル領域４０４と高抵抗で接続させない電極は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。
【００７２】
第２の電圧降下素子５０２は、実施の形態１における、第５のオーミック電極３１４から第２のゲート電極１１４の電流経路に挿入される。接続方法としては、電極５１４及び電極５１６は、それぞれ、第５のオーミック電極３１４及び第２のゲート電極１１４に、配線５３２及び配線５３４を介して接続される。なお、電極５１４及び電極５１６の少なくとも一方は、第５のチャネル領域５０４と高抵抗で接続されていれば良い。例えば、電極５１４及び電極５１６の少なくとも一方は、窒化シリコン、酸化シリコン等の絶縁物をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。電極５１４及び電極５１６の内、第５のチャネル領域５０４と高抵抗で接続させない電極は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。
【００７３】
実施の形態１では、第１の双方向スイッチ素子１０２に第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２を導入する事で、第１のオーミック電極１１６から第１のゲート電極１１２に向かって、第３のゲート電極２１２から第３のオーミック電極２１４を経由した電流パスが存在する。同様に、第２のオーミック電極１１８から第２のゲート電極１１４に向かって、第４のゲート電極３１２から第５のオーミック電極３１４を経由した電流パスが存在する。この電流パスがサージを流す電流パスとなるが、同時に、第１のオーミック電極１１６から第１のゲート電極１１２へ流れるリーク電流パス、及び、第２のオーミック電極１１８から第２のゲート電極１１４へ流れるリーク電流パスとなる。そのために、第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加するような駆動ができない。
【００７４】
これに対して、本実施の形態では、第３のオーミック電極２１４から第１のゲート電極１１２までの電流経路中に高抵抗素子からなる第１の電圧降下素子４０２が配置され、第５のオーミック電極３１４から第２のゲート電極１１４までの電流経路中に高抵抗素子からなる第２の電圧降下素子５０２が配置されている。そのため、第１のオーミック電極１１６から第１のゲート電極１１２へ流れるリーク電流及び第２のオーミック電極１１８から第２のゲート電極１１４へ流れるリーク電流を抑制することが可能となる。
【００７５】
従って、サージの耐性を向上させつつ、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流及び第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流を抑え、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加する駆動に対応させる事が可能となる。すなわち、保護素子となる第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２が、負電圧駆動させる第１の双方向スイッチ素子１０２の正常動作を妨げることは無い。
【００７６】
また、挿入する第１の電圧降下素子４０２及び第２の電圧降下素子５０２はそれぞれ１つではなく、複数直列に接続されていてもよい。このようにすることで、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流抑制効果、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流抑制効果が高まり、第１のゲート電極１１２及び第２のゲート電極１１４に、より大きな負電圧を印加する駆動に対応させる事が可能となる。
【００７７】
また、第１の電圧降下素子４０２及び第２の電圧降下素子５０２は高抵抗素子としていたが、第１のオーミック電極１１６からの第１のゲート電極１１２への方向、及び、第２のオーミック電極１１８からの第２のゲート電極１１４への方向への電流を妨げる素子であればよく、具体的には、ダイオード素子やインダクタ素子でもよい。
【００７８】
また、第１の電圧降下素子４０２及び第２の電圧降下素子５０２における電極作製プロセスは、第１の双方向スイッチ素子１０２と同一にて形成してもよい。このようにすることで製造工程を簡略化できる。
【００７９】
また、第１の電圧降下素子４０２及び第２の電圧降下素子５０２は、第１の双方向スイッチ素子１０２に比べ素子サイズが小さくてもよい。このようにすることで、新たに加える第１の電圧降下素子４０２及び第２の電圧降下素子５０２によって、第１の双方向スイッチ素子１０２の寄生容量増加を抑えることが出来る。具体的に、第１の電圧降下素子４０２及び第２の電圧降下素子５０２の素子サイズは、第１の双方向スイッチ素子１０２の素子サイズに比べ、１００分の１程度が好ましい。
【００８０】
また、第１の電圧降下素子４０２及び第２の電圧降下素子５０２におけるチャネル層１０６及びバリア層１０８は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２におけるチャネル層１０６及びバリア層１０８と、異なる材料としてもよい。つまり、基板１０４を共通として、第１の電圧降下素子４０２及び第２の電圧降下素子５０２は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２と異なる材料で形成としてもよい。
【００８１】
また、第１の電圧降下素子４０２及び第２の電圧降下素子５０２における基板１０４は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２における基板１０４と、異なる材料としてもよい。つまり、第１の電圧降下素子４０２及び第２の電圧降下素子５０２は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２と異なる基板、異なる製造工程にて形成し、ワイヤー等で接続されてもよい。
【００８２】
（実施の形態２の変形例）
以下に、実施の形態２の変形例に係る半導体装置２Ａについて、図面を参照しながら説明する。
【００８３】
図５は、実施の形態２の変形例に係る半導体装置２Ａを示す等価回路図であり、図６は、実施の形態２の変形例に係る半導体装置２Ａを示す断面図である。図５及び図６において、図１及び図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８４】
本変形例では、第１のオーミック電極１１６から第３のゲート電極２１２までの電流経路中に、ダイオード素子からなる第３の電圧降下素子６０２が配置され、第２のオーミック電極１１８から第４のゲート電極３１２までの電流経路中に、ダイオード素子からなる第４の電圧降下素子７０２が配置されている。
【００８５】
図６に示すように、バリア層１０８を含むチャネル層１０６上には、第１のアノード電極６１４及び第１のカソード電極６１６がそれぞれ形成され、第３の電圧降下素子６０２を構成する。同様に、バリア層１０８を含むチャネル層１０６上には、第２のアノード電極７１４及び第２のカソード電極７１６がそれぞれ形成され、第４の電圧降下素子７０２を構成する。第６のチャネル領域６０４及び第７のチャネル領域７０４は、第１のチャネル領域１１０、第２のチャネル領域２０４及び第３のチャネル領域３０４と同様に、チャネル層１０６とバリア層１０８との接合界面に生じる高濃度の二次元電子ガスにより形成される。また、第６のチャネル領域６０４は、第１のチャネル領域１１０、第２のチャネル領域２０４及び第３のチャネル領域３０４と、第５の素子分離領域６０６を設けることで分離されている。同様に、第７のチャネル領域７０４は、第１のチャネル領域１１０、第２のチャネル領域２０４、第３のチャネル領域３０４及び第６のチャネル領域６０４と、第６の素子分離領域７０６を設けることで分離されている。第５の素子分離領域６０６及び第６の素子分離領域７０６は、チャネル層１０６及びバリア層１０８にホウ素又は鉄等のイオンを注入して形成すればよい。
【００８６】
第３の電圧降下素子６０２の電流は、第１のアノード電極６１４から第６のチャネル領域６０４を経由して、第１のカソード電極６１６へ流れる。第３の電圧降下素子６０２は、実施の形態１における、第１のオーミック電極１１６から第３のゲート電極２１２の電流経路に挿入される。接続方法としては、第１のアノード電極６１４及び第１のカソード電極６１６は、それぞれ、第１のオーミック電極１１６及び第３のゲート電極２１２に、配線６３２及び配線６３４を介して接続される。
【００８７】
第４の電圧降下素子７０２の電流は、第２のアノード電極７１４から第７のチャネル領域７０４を経由して、第２のカソード電極７１６へ流れる。第４の電圧降下素子７０２は、実施の形態１における、第２のオーミック電極１１８から第４のゲート電極３１２の電流経路に挿入される。接続方法としては、第２のアノード電極７１４及び第２のカソード電極７１６は、それぞれ、第２のオーミック電極１１８及び第４のゲート電極３１２に、配線７３２及び配線７３４を介して接続される。
【００８８】
なお、第１のカソード電極６１６及び第２のカソード電極７１６は、それぞれ、第６のチャネル領域６０４及び第７のチャネル領域７０４とオーミック接合を形成していればよく、リセスが設けられていても良い。
【００８９】
また、第１のアノード電極６１４及び第２のアノード電極７１４は、それぞれ、バリア層１０８及びチャネル層１０６中に、第１のアノード電極６１４及び第２のアノード電極７１４から基板１０４側に向かって空乏層を形成する材料とする。加えて、第１のアノード電極６１４及び第２のアノード電極７１４は、第１のアノード電極６１４及び第２のアノード電極７１４から、それぞれ、第６のチャネル領域６０４及び第７のチャネル領域７０４方向に向かって、電流を流す機能を有する材料とする。
【００９０】
第１のカソード電極６１６及び第２のカソード電極７１６は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。
【００９１】
第１のアノード電極６１４及び第２のアノード電極７１４は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本変形例にて第１のアノード電極６１４及び第２のアノード電極７１４にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｋＡｌｌＧａ１−（ｋ＋ｌ）Ｎ（但し、０≦ｋ≦１、０≦ｌ≦１、ｋ＋ｌ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｋ＝ｌ＝０）からなる。
【００９２】
実施の形態２では、第３のオーミック電極２１４から第１のゲート電極１１２までの電流経路中に第１の電圧降下素子４０２が配置され、第５のオーミック電極３１４から第２のゲート電極１１４までの電流経路中に第２の電圧降下素子５０２が配置されている。そのため、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流及び第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流を抑え、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加する駆動に対応させる事が可能となる。しかしながら、負電圧駆動対応させるために、第１の電圧降下素子４０２及び第２の電圧降下素子５０２を挿入させると、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のゲート電極１１４との間において、サージ電流を十分に流すことが出来ず、サージ耐性を低下させる可能性がある。
【００９３】
これに対して、本変形例では、第１のオーミック電極１１６から第３のゲート電極２１２までの電流経路中に第３の電圧降下素子６０２が配置され、第２のオーミック電極１１８から第４のゲート電極３１２までの電流経路中に第４の電圧降下素子７０２が配置されている。そのため、第１のオーミック電極１１６から第１のゲート電極１１２に向かって、第３のゲート電極２１２から第３のオーミック電極２１４を経由したリーク電流を低減させることが可能となる。同様に、第２のオーミック電極１１８から第２のゲート電極１１４に向かって、第４のゲート電極３１２から第５のオーミック電極３１４を経由したリーク電流を低減させることが可能となる。加えて、第３の電圧降下素子６０２及び第４の電圧降下素子７０２は、第１のゲート電極１１２と第２のゲート電極１１４との間の電流経路に挿入されていない。このため、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２を挿入させることで向上させた第１のゲート電極１１２と第２のゲート電極１１４との間のサージ耐性を低下させることはない。従って、サージ耐性向上を維持させつつ、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加する駆動に対応させる事が可能となる。
【００９４】
本変形例において、挿入する第３の電圧降下素子６０２及び第４の電圧降下素子７０２は、それぞれ１つではなく、複数直列に接続されていてもよい。このようにすることで、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流抑制効果、及び第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流抑制効果が高まる。よって、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に、より大きな負電圧を印加する駆動に対応させる事が可能となる。
【００９５】
また、本変形例において、実施の形態２のように、第３のオーミック電極２１４から第１のゲート電極１１２までの電流経路中に、第１の電圧降下素子４０２が配置され、第５のオーミック電極３１４から第２のゲート電極１１４までの電流経路中に、第２の電圧降下素子５０２が配置されていてもよい。このようにすることで、第１のオーミック電極１１６から第１のゲート電極１１２への方向及び第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流の抑制効果が高まる。よって、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に、より大きな負電圧を印加させる駆動に対応する事が可能となる。
【００９６】
また、第３の電圧降下素子６０２及び第４の電圧降下素子７０２は、トランジスタ構造のダイオードでもよい。具体的に述べると、第１のアノード電極６１４は、トランジスタ構造の第３の電圧降下素子６０２におけるゲート電極とソース電極とを短絡させた構造の電極とし、第１のカソード電極６１６は、トランジスタ構造の第３の電圧降下素子６０２おけるドレイン電極としてもよい。同様に、第２のアノード電極７１４は、トランジスタ構造の第４の電圧降下素子７０２におけるゲート電極とソース電極とを短絡させた構造の電極とし、第２のカソード電極７１６は、トランジスタ構造の第４の電圧降下素子７０２におけるドレイン電極としてもよい。
【００９７】
また、本変形例において、第３の電圧降下素子６０２及び第４の電圧降下素子７０２はダイオード素子としていたが、第１のオーミック電極１１６からの第１のゲート電極１１２への方向、及び第２のオーミック電極１１８からの第２のゲート電極１１４への方向への電流を妨げる素子であればよい。具体的には、第３の電圧降下素子６０２及び第４の電圧降下素子７０２は、双方向ダイオード素子、高抵抗素子またはインダクタ素子でもよい。
【００９８】
また、本変形例において、第３の電圧降下素子６０２及び第４の電圧降下素子７０２における電極作製プロセスは、第１の双方向スイッチ素子１０２の電極作製プロセスと同一のプロセスにて形成してもよい。このようにすることで製造工程を簡略化できる。
【００９９】
また、第３の電圧降下素子６０２及び第４の電圧降下素子７０２は、第１の双方向スイッチ素子１０２に比べ素子サイズが小さくてもよい。このようにすることで、新たに加える第３の電圧降下素子６０２及び第４の電圧降下素子７０２によって、第１の双方向スイッチ素子１０２の寄生容量増加を抑えることが出来る。具体的には、第３の電圧降下素子６０２及び第４の電圧降下素子７０２の素子サイズは、第１の双方向スイッチ素子１０２の素子サイズに比べ、１００分の１程度が好ましい。
【０１００】
また、第３の電圧降下素子６０２及び第４の電圧降下素子７０２におけるチャネル層１０６及びバリア層１０８は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２におけるチャネル層１０６及びバリア層１０８と、異なる材料としてもよい。つまり、基板１０４を共通として、第３の電圧降下素子６０２及び第４の電圧降下素子７０２は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２と異なる材料の半導体素子で形成してもよい。
【０１０１】
また、第３の電圧降下素子６０２及び第４の電圧降下素子７０２における基板１０４は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２における基板１０４と、異なる材料としてもよい。つまり、第３の電圧降下素子６０２及び第４の電圧降下素子７０２は、第１の双方向スイッチ素子１０２、第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２と異なる基板、異なる製造工程にて形成し、ワイヤー等で接続されてもよい。
【０１０２】
（実施の形態３）
以下に、実施の形態３に係る半導体装置３について、図面を参照しながら説明する。
【０１０３】
図７は、実施の形態３に係る半導体装置３を示す等価回路図であり、図８は、実施の形態３に係る半導体装置３を示す断面図である。図７及び図８において、図１及び図２と同一の構成要素には同一の符号を附すことにより説明を省略する。図７及び図８に示すように、本実施の形態に係る半導体装置３は、第１の双方向スイッチ素子１０２と第２の双方向スイッチ素子８０２とにより構成される。
【０１０４】
図７及び図８に示す第１の双方向スイッチ素子１０２は、第１のオーミック電極１１６と第２のオーミック電極１１８との間の導通を、第１のゲート電極１１２及び第２のゲート電極１１４で制御する双方向スイッチ素子である。また、第２の双方向スイッチ素子８０２は、第１の双方向スイッチ素子１０２を保護する保護用素子である。
【０１０５】
本実施の形態において、図８に示すように、バリア層１０８を含むチャネル層１０６（ｎ型の第４の化合物半導体層）の上には、第７のオーミック電極８１６（第７の電極）及び第８のオーミック電極８１８（第８の電極）と、第７のオーミック電極８１６と第８のオーミック電極８１８との間に形成された第５のゲート電極８１２と、第５のゲート電極８１２と第８のオーミック電極８１８との間に形成された第６のゲート電極８１４とが形成され、第２の双方向スイッチ素子８０２が構成される。第８のチャネル領域８１０は、第１のチャネル領域１１０と同様に、チャネル層１０６とバリア層１０８との接合界面に生じる高濃度の二次元電子ガスにより形成される。また、第８のチャネル領域８１０は、第１のチャネル領域１１０と、第７の素子分離領域８０６を設けることで分離されている。第７の素子分離領域８０６は、チャネル層１０６及びバリア層１０８にホウ素又は鉄等のイオンを注入して形成すればよい。
【０１０６】
第１の双方向スイッチ素子１０２と第２の双方向スイッチ素子８０２との接続方法としては、まず、第１のオーミック電極１１６は、配線８４０を介して第５のゲート電極８１２に接続されている。また、第１のゲート電極１１２は、配線８４２を介して第７のオーミック電極８１６に接続されている。また、第２のオーミック電極１１８は、配線８４４を介して第６のゲート電極８１４に接続されている。また、第２のゲート電極１１４は、配線８４６を介して第８のオーミック電極８１８に電気的に接続されている。
【０１０７】
なお、第７のオーミック電極８１６及び第８のオーミック電極８１８は、第１のチャネル領域１１０とオーミック接合を形成していればよく、リセスが設けられていても良い。具体的には、第７のオーミック電極８１６及び第８のオーミック電極８１８は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。
【０１０８】
ここで、図７及び図８に示す第１の双方向スイッチ素子１０２における、第１のオーミック電極１１６または第１のゲート電極１１２の何れかと、第８のオーミック電極８１８または第２のゲート電極１１４の何れかとの間の最大許容印加電圧Ｖｍａｘとする。また、第２の双方向スイッチ素子８０２おける、第７のオーミック電極８１６または第５のゲート電極８１２の何れかと、第２のオーミック電極１１８または第６のゲート電極８１４の何れかとの間の耐圧をＶｂ３とする。この場合、
Ｖｍａｘ＜Ｖｂ３      （式２）
の関係を満たすように、第１の双方向スイッチ素子１０２、第２の双方向スイッチ素子８０２を設計する。このように設計することで、第１の双方向スイッチ素子１０２の通常のスイッチ動作に対して、第２の双方向スイッチ素子８０２は影響を及ぼさない。なお、ここで言う第１の双方向スイッチ素子１０２の許容印加最大電圧Ｖｍａｘは、通常スイッチ動作時に素子に印加可能な最大電圧であり、素子の耐圧よりは低い値である。
【０１０９】
特に、ＧａＮを用いた素子の場合はアバランシェ耐量が小さいために、第１の双方向スイッチ素子１０２の許容印加最大電圧Ｖｍａｘを、例えば６００Ｖとした場合、第１の双方向スイッチ素子１０２の耐圧は１０００Ｖ程度に設計する。この時、Ｖｂ３の値は、６００Ｖ以上に設計することが必要である。保護素子に流れる不要なリーク電流を低減するために、第１の双方向スイッチ素子１０２の耐圧である１０００Ｖと同等以上に設計することが更に好ましい。
【０１１０】
より具体的な素子設計の点においては、第２の双方向スイッチ素子８０２における第５のゲート電極８１２と第６のゲート電極８１４との間の距離を、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のゲート電極１１４との間の距離以上にすることが好ましい。これは、ＧａＮを用いた電界効果トランジスタにおいては、耐圧はゲートとドレインとの間の距離に、ほぼ比例するためである。
【０１１１】
本実施の形態では、実施の形態１のように第１の電界効果トランジスタ素子２０２及び第２の電界効果トランジスタ素子３０２という二つの素子を導入する事で得られたサージ耐性向上という効果を、第２の双方向スイッチ素子８０２という１つの素子で実現する。
【０１１２】
具体的に説明すると、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のゲート電極１１４と間において、第１の外部ゲート端子１２２及び第２の外部ゲート端子１２４を通じて、第２のゲート電極１１４に対して第１のゲート電極１１２に正のサージが印加された場合を考える。第１のゲート電極１１２に接続された第７のオーミック電極８１６との容量結合によって、浮遊電極となっている第５のゲート電極８１２及び第６のゲート電極８１４の電位が上昇し、第２の双方向スイッチ素子８０２がオン状態となる。そのため、第１のゲート電極１１２に印加された正のサージ電流は、第７のオーミック電極８１６及び第８のオーミック電極８１８を介して第２のゲート電極１１４へ流すことが出来る。
【０１１３】
逆に、第１の外部ゲート端子１２２及び第２の外部ゲート端子１２４を通じて、第１のゲート電極１１２に対して第２のゲート電極１１４に正のサージが印加された場合を考える。第２のゲート電極１１４に接続された第８のオーミック電極８１８との容量結合によって、浮遊電極となっている第６のゲート電極８１４及び第５のゲート電極８１２の電位が上昇し、第２の双方向スイッチ素子８０２がオン状態となる。そのため、第２のゲート電極１１４に印加された正のサージ電流は、第８のオーミック電極８１８及び第７のオーミック電極８１６を介して第１のゲート電極１１２へ流すことが出来る。
【０１１４】
従って、第２の双方向スイッチ素子８０２という１つの素子を導入するだけで、第１のゲート電極１１２と第２のゲート電極１１４との間に生じた正負のサージ電圧を緩和させることが可能となる。
【０１１５】
なお、第５のゲート電極８１２は、第５のゲート電極８１２から第８のチャネル領域８１０への方向に向かって、電流を流す機能を有する材料とすることが好ましい。
【０１１６】
このようにすることで、第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性の向上、及び、第２のゲート電極１１４と第１のオーミック電極１１６と間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性の向上が可能となる。
【０１１７】
まず、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１の外部ゲート端子１２２と第１の外部オーミック端子１２６を通じて、第１のオーミック電極１１６に正のサージが印加された場合を考える。その際、第２の双方向スイッチ素子８０２は、第５のゲート電極８１２から第８のチャネル領域８１０への方向に向かって電流を流す機能を有しているため、第１のオーミック電極１１６に印加された正のサージは、第５のゲート電極８１２から第７のオーミック電極８１６を通じて、第１のゲート電極１１２にサージを流すことが可能となる。以上より、第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性を向上できる。
【０１１８】
続いて、第１の双方向スイッチ素子１０２の第２のゲート電極１１４と第１のオーミック電極１１６との間において、第２の外部ゲート端子１２４及び第１の外部オーミック端子１２６を通じて、第１のオーミック電極１１６に正のサージが印加された場合を考える。その際、第２の双方向スイッチ素子８０２は、第５のゲート電極８１２から第８のチャネル領域８１０への方向に向かって電流を流す機能を有しており、かつ第６のゲート電極８１４は浮遊電極となる。そのため、第１のオーミック電極１１６に印加された正のサージは、第５のゲート電極８１２から第８のオーミック電極８１８を介して第２のゲート電極１１４までサージ電流を流すことが出来る。以上より、第２のゲート電極１１４と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性を向上できる。
【０１１９】
具体的に、第５のゲート電極８１２は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本実施の形態において、第５のゲート電極８１２にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｍＡｌｎＧａ１−（ｍ＋ｎ）Ｎ（但し、０≦ｍ≦１、０≦ｎ≦１、ｍ＋ｎ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｍ＝ｎ＝０）からなる。
【０１２０】
なお、第６のゲート電極８１４は、第６のゲート電極８１４から第８のチャネル領域８１０への方向に向かって、電流を流す機能を有する材料とすることが好ましい。
【０１２１】
このようにすることで、第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性の向上、及び、第１のゲート電極１１２と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性の向上が可能となる。
【０１２２】
まず、第１の双方向スイッチ素子１０２の第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２の外部ゲート端子１２４及び第２の外部オーミック端子１２８を通じて、第２のオーミック電極１１８に正のサージが印加された場合を考える。その際、第２の双方向スイッチ素子８０２は、第６のゲート電極８１４から第８のチャネル領域８１０への方向に向かって電流を流す機能を有しているため、第２のオーミック電極１１８に印加された正のサージは、第６のゲート電極８１４から第８のオーミック電極８１８を通じて、第２のゲート電極１１４にサージを流すことが可能となる。以上より、第２のゲート電極１１４と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性を向上できる。
【０１２３】
続いて、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のオーミック電極１１８との間において、第１の外部ゲート端子１２２及び第２の外部オーミック端子１２８を通じて、第２のオーミック電極１１８に正のサージが印加された場合を考える。その際、第２の双方向スイッチ素子８０２は、第６のゲート電極８１４から第８のチャネル領域８１０への方向に向かって電流を流す機能を有しており、かつ第５のゲート電極８１２は浮遊電極となる。そのため、第２のオーミック電極１１８に印加された正のサージは、第６のゲート電極８１４から第７のオーミック電極８１６を介して第１のオーミック電極１１６までサージ電流を流すことが出来る。以上より、第１のゲート電極１１２と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性の向上できる。
【０１２４】
第６のゲート電極８１４は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本実施の形態において、第６のゲート電極８１４にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｏＡｌｐＧａ１−（ｏ＋ｐ）Ｎ（但し、０≦ｏ≦１、０≦ｐ≦１、ｏ＋ｐ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｏ＝ｐ＝０）からなる。
【０１２５】
なお、第２の双方向スイッチ素子８０２はノーマリーオフ型が好ましい。つまり、第５のゲート電極８１２及び第６のゲート電極８１４は、バリア層１０８及びチャネル層１０６中に、第５のゲート電極８１２及び第６のゲート電極８１４から基板１０４側に向かって空乏層を形成する材料とする。このようにすることで、第１のオーミック電極１１６と第１のゲート電極１１２との間、及び、第２のオーミック電極１１８と第２のゲート電極１１４との間の電圧が０Ｖである場合には、第５のゲート電極８１２と第７のオーミック電極８１６との間、及び、第６のゲート電極８１４と第８のオーミック電極８１８との間の電圧も０Ｖとなる。このため、第２の双方向スイッチ素子８０２がオフ状態となり、第１の双方向スイッチ素子１０２の動作に悪影響を与えない。
【０１２６】
また、第２の双方向スイッチ素子８０２における電極作製プロセスは、第１の双方向スイッチ素子１０２の電極作製プロセスと同一としてもよい。このようにすることで、製造工程を簡略化できる。
【０１２７】
また、第２の双方向スイッチ素子８０２は、第１の双方向スイッチ素子１０２に比べ素子サイズが小さくてもよい。このようにすることで、新たに加える第２の双方向スイッチ素子８０２によって、第１の双方向スイッチ素子１０２の寄生容量の増加を抑えることが出来る。具体的には、第２の双方向スイッチ素子８０２の素子サイズは、第１の双方向スイッチ素子１０２の素子サイズに比べ、１００分の１程度が好ましい。
【０１２８】
また、第２の双方向スイッチ素子８０２におけるチャネル層１０６及びバリア層１０８は、第１の双方向スイッチ素子１０２におけるチャネル層１０６及びバリア層１０８と、それぞれ異なる材料としてもよい。つまり、基板１０４を共通として、第２の双方向スイッチ素子８０２は、第１の双方向スイッチ素子１０２と異なる材料の半導体素子としてもよい。
【０１２９】
また、第２の双方向スイッチ素子８０２における基板１０４（第２の基板）は、第１の双方向スイッチ素子１０２における基板１０４（第１の基板）と異なる基板とし、分離された基板にて、異なる製造工程にて作製されていても良い。
【０１３０】
（実施の形態４）
以下に、実施の形態４に係る半導体装置４について、図面を参照しながら説明する。
【０１３１】
図９は、実施の形態４に係る半導体装置４を示す等価回路図であり、図１０は、実施の形態４に係る半導体装置４を示す断面図である。図９及び図１０において、図７及び図８と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１３２】
本実施の形態では、図９に示すように、実施の形態３に加えて、第７のオーミック電極８１６から第１のゲート電極１１２までの電流経路中に、高抵抗素子からなる第５の電圧降下素子９０２が配置され、第８のオーミック電極８１８から第２のゲート電極１１４までの電流経路中に、高抵抗素子からなる第６の電圧降下素子１００２が配置されている。その他の構成については、実施の形態３と同様である。
【０１３３】
図１０に示すように、バリア層１０８を含むチャネル層１０６上には、電極９１４及び電極９１６がそれぞれ形成され、第９のチャネル領域９０４を流れる第５の電圧降下素子９０２を構成する。同様に、バリア層１０８を含むチャネル層１０６上には、電極１０１４及び電極１０１６がそれぞれ形成され、第１０のチャネル領域１００４を流れる第６の電圧降下素子１００２を構成する。第９のチャネル領域９０４は、第１のチャネル領域１１０及び第８のチャネル領域８１０と同様に、チャネル層１０６とバリア層１０８との接合界面に生じる高濃度の二次元電子ガスにより形成される。また、第９のチャネル領域９０４は、第１のチャネル領域１１０及び第８のチャネル領域８１０と、第８の素子分離領域９０６を設けることで分離されている。同様に、第１０のチャネル領域１００４は、第１のチャネル領域１１０、第８のチャネル領域８１０及び第９のチャネル領域９０４と、第９の素子分離領域１００６を設けることで分離されている。第８の素子分離領域９０６及び第９の素子分離領域１００６は、チャネル層１０６及びバリア層１０８にホウ素又は鉄等のイオンを注入して形成すればよい。
【０１３４】
第５の電圧降下素子９０２は、実施の形態３における、第７のオーミック電極８１６から第１のゲート電極１１２の電流経路に挿入される。接続方法としては、電極９１４及び電極９１６は、それぞれ、第７のオーミック電極８１６及び第１のゲート電極１１２に、配線９３２及び配線９３４を介して接続される。なお、電極９１４と電極９１６の少なくとも一方は、第９のチャネル領域９０４と高抵抗で接続されていれば良い。例えば、電極９１４と電極９１６の少なくとも一方は、窒化シリコン、酸化シリコン等の絶縁物をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。電極９１４と電極９１６の内、第９のチャネル領域９０４と高抵抗で接続させない電極は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。
【０１３５】
第６の電圧降下素子１００２は、実施の形態３における、第８のオーミック電極８１８から第２のゲート電極１１４の電流経路に挿入される。接続方法としては、電極１０１４及び電極１０１６は、それぞれ、第８のオーミック電極８１８及び第２のゲート電極１１４に、配線１０２４及び配線１０２６を介して接続される。なお、電極１０１４及び電極１０１６の少なくとも一方は、第１０のチャネル領域１００４と高抵抗で接続されていれば良い。例えば、電極１０１４と電極１０１６の少なくとも一方は、窒化シリコン、酸化シリコン等の絶縁物をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。電極１０１４及び電極１０１６の内、第１０のチャネル領域１００４と高抵抗で接続させない電極は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。
【０１３６】
実施の形態３では、第１の双方向スイッチ素子１０２に第２の双方向スイッチ素子８０２を導入する事で、第１のオーミック電極１１６から第１のゲート電極１１２に向かって、第５のゲート電極８１２から第７のオーミック電極８１６を経由した電流パスが存在する。同様に、第２のオーミック電極１１８から第２のゲート電極１１４に向かって、第６のゲート電極８１４から第８のオーミック電極８１８を経由した電流パスが存在する。この電流パスがサージを流す電流パスとなるが、同時に第１のオーミック電極１１６から第１のゲート電極１１２へ流れるリーク電流パス、第２のオーミック電極１１８から第２のゲート電極１１４へ流れるリーク電流パスとなる。そのために、第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加するような駆動ができない。
【０１３７】
これに対して、本実施の形態では、第７のオーミック電極８１６から第１のゲート電極１１２までの電流経路中に高抵抗素子からなる第５の電圧降下素子９０２が配置され、第８のオーミック電極８１８から第２のゲート電極１１４までの電流経路中に高抵抗素子からなる第６の電圧降下素子１００２が配置されている。そのため、第１のオーミック電極１１６から第１のゲート電極１１２へ流れるリーク電流、及び、第２のオーミック電極１１８から第２のゲート電極１１４へ流れるリーク電流を抑制することが可能となる。
【０１３８】
従って、サージの耐性を向上させつつ、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流を抑え、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加する駆動に対応させる事が可能となる。すなわち、保護素子となる第２の双方向スイッチ素子８０２が、負電圧駆動させる第１の双方向スイッチ素子１０２の正常動作を妨げることは無い。
【０１３９】
なお、挿入する第５の電圧降下素子９０２及び第６の電圧降下素子１００２は、それぞれ１つではなく、複数直列に接続されていてもよい。このようにすることで、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流抑制効果、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流抑制効果が高まり、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に、より大きな負電圧を印加する駆動に対応させる事が可能となる。
【０１４０】
また、第５の電圧降下素子９０２及び第６の電圧降下素子１００２は高抵抗素子としていたが、第１のオーミック電極１１６から第１のゲート電極１１２への方向、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向の電流を妨げる素子であればよく、具体的には、ダイオード素子やインダクタ素子でもよい。
【０１４１】
また、第５の電圧降下素子９０２及び第６の電圧降下素子１００２における電極作製プロセスは、第１の双方向スイッチ素子１０２の電極作製プロセスと同一にて形成してもよい。このようにすることで製造工程を簡略化できる。
【０１４２】
また、第５の電圧降下素子９０２及び第６の電圧降下素子１００２は、第１の双方向スイッチ素子１０２に比べ素子サイズが小さくてもよい。このようにすることで、新たに加える第５の電圧降下素子９０２及び第６の電圧降下素子１００２によって、第１の双方向スイッチ素子１０２の寄生容量増加を抑えることが出来る。具体的に、第５の電圧降下素子９０２及び第６の電圧降下素子１００２の素子サイズは、第１の双方向スイッチ素子１０２の素子サイズに比べ、１００分の１程度が好ましい。
【０１４３】
また、第５の電圧降下素子９０２及び第６の電圧降下素子１００２におけるチャネル層１０６及びバリア層１０８は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２におけるチャネル層１０６及びバリア層１０８と、異なる材料としてもよい。つまり、基板１０４を共通として、第５の電圧降下素子９０２及び第６の電圧降下素子１００２は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２と異なる材料で形成してもよい。
【０１４４】
また、第５の電圧降下素子９０２及び第６の電圧降下素子１００２における基板１０４は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２における基板１０４と、異なる材料としてもよい。つまり、第５の電圧降下素子９０２及び第６の電圧降下素子１００２は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２と異なる基板、異なる製造工程にて形成し、ワイヤー等で接続されてもよい。
【０１４５】
（実施の形態４の変形例）
以下に、実施の形態４の変形例に係る半導体装置４Ａについて、図面を参照しながら説明する。
【０１４６】
図１１は、実施の形態４の変形例に係る半導体装置４Ａを示す等価回路図であり、図１２は、実施の形態４の変形例に係る半導体装置４Ａを示す断面図である。図１１及び図１２において、図７及び図８と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１４７】
本変形例では、第１のオーミック電極１１６から第５のゲート電極８１２までの電流経路中に、ダイオード素子からなる第７の電圧降下素子１１０２が配置され、第２のオーミック電極１１８から第６のゲート電極８１４までの電流経路中に、ダイオード素子からなる第８の電圧降下素子１２０２が配置されている。
【０１４８】
図１２に示すように、バリア層１０８を含むチャネル層１０６上には、第３のアノード電極１１１４及び第３のカソード電極１１１６がそれぞれ形成され、第７の電圧降下素子１１０２を構成する。同様に、バリア層１０８を含むチャネル層１０６上には、第４のアノード電極１２１４及び第４のカソード電極１２１６がそれぞれ形成されて、第８の電圧降下素子１２０２を構成する。第１１のチャネル領域１１０４及び第１２のチャネル領域１２０４は、第１のチャネル領域１１０及び第８のチャネル領域８１０と同様に、チャネル層１０６とバリア層１０８との接合界面に生じる高濃度の二次元電子ガスにより形成される。また、第１１のチャネル領域１１０４は、第１のチャネル領域１１０及び第８のチャネル領域８１０と、第１０の素子分離領域１１０６を設けることで分離されている。同様に、第１２のチャネル領域１２０４は、第１のチャネル領域１１０、第８のチャネル領域８１０及び第１１のチャネル領域１１０４と、第１１の素子分離領域１２０６を設けることで分離されている。第１０の素子分離領域１１０６及び第１１の素子分離領域１２０６は、チャネル層１０６及びバリア層１０８にホウ素又は鉄等のイオンを注入して形成すればよい。
【０１４９】
第７の電圧降下素子１１０２の電流は、第３のアノード電極１１１４から第１１のチャネル領域１１０４を経由して、第３のカソード電極１１１６へ流れる。第７の電圧降下素子１１０２は、実施の形態３における、第１のオーミック電極１１６から第５のゲート電極８１２の電流経路に挿入される。接続方法としては、第３のアノード電極１１１４及び第３のカソード電極１１１６は、それぞれ、第１のオーミック電極１１６及び第５のゲート電極８１２に、配線１１３２及び配線１１３４を介して接続される。
【０１５０】
第８の電圧降下素子１２０２の電流は、第４のアノード電極１２１４から第１２のチャネル領域１２０４を経由して、第４のカソード電極１２１６へ流れる。第８の電圧効果素子１２０２は、実施の形態３における、第２のオーミック電極１１８から第６のゲート電極８１４の電流経路に挿入される。接続方法としては、第４のアノード電極１２１４及び第４のカソード電極１２１６は、それぞれ、第２のオーミック電極１１８及び第６のゲート電極８１４に、配線１２３２及び配線１２３４を介して接続される。
【０１５１】
なお、第３のカソード電極１１１６及び第４のカソード電極１２１６は、それぞれ、第１１のチャネル領域１１０４及び第１２のチャネル領域１２０４とオーミック接合を形成していればよく、リセスが設けられていても良い。
【０１５２】
また、第３のアノード電極１１１４及び第４のアノード電極１２１４は、それぞれ、バリア層１０８及びチャネル層１０６中に、第３のアノード電極１１１４及び第４のアノード電極１２１４から基板１０４側に向かって空乏層を形成する材料とする。加えて、第３のアノード電極１１１４及び第４のアノード電極１２１４は、第３のアノード電極１１１４及び第４のアノード電極１２１４からそれぞれ第１１のチャネル領域１１０４及び第１２のチャネル領域１２０４への方向に向かって、電流を流す機能を有する材料とする。
【０１５３】
また、第３のカソード電極１１１６及び第４のカソード電極１２１６は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体とすればよい。
【０１５４】
また、第３のアノード電極１１１４及び第４のアノード電極１２１４は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた積層体、もしくはｐ型半導体をチャネル層１０６側に形成し、その上にＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせて堆積させた積層体とすればよい。本変形例にて第３のアノード電極１１１４及び第４のアノード電極１２１４にｐ型半導体と金属との積層体を採用する場合、ｐ型半導体は、例えばマグネシウム（Ｍｇ）がドープされたｐ型のＩｎｑＡｌｒＧａ１−（ｑ＋ｒ）Ｎ（但し、０≦ｑ≦１、０≦ｒ≦１、ｑ＋ｒ≦１である）からなり、好ましくはｐ型のＧａＮ（即ち、ｑ＝ｒ＝０）からなる。
【０１５５】
実施の形態４では、第７のオーミック電極８１６から第１のゲート電極１１２までの電流経路中に第５の電圧降下素子９０２が配置され、第８のオーミック電極８１８から第２のゲート電極１１４までの電流経路中に第６の電圧降下素子１００２が配置されている。そのため、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流を抑え、第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加する駆動に対応させる事が可能となる。しかしながら、負電圧駆動に対応させるために、第５の電圧降下素子９０２及び第６の電圧降下素子１００２を挿入させると、第１のゲート電極１１２と第２のゲート電極１１４との間において、サージ電流を十分に流すことが出来ず、サージ耐性を低下させる可能性がある。
【０１５６】
これに対して、本変形例では、第１のオーミック電極１１６から第５のゲート電極８１２までの電流経路中に、第７の電圧降下素子１１０２が配置され、第２のオーミック電極１１８から第６のゲート電極８１４までの電流経路中に、第８の電圧降下素子１２０２が配置されている。そのため、第１のオーミック電極１１６から第１のゲート電極１１２に向かって、第５のゲート電極８１２から第７のオーミック電極８１６を経由したリーク電流を低減させることが可能となる。同様に、第２のオーミック電極１１８から第２のゲート電極１１４に向かって、第６のゲート電極８１４から第８のオーミック電極８１８を経由したリーク電流を低減させることが可能となる。加えて、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２は、第１のゲート電極１１２と第２のゲート電極１１４との間の電流経路に挿入されていないため、第２の双方向スイッチ素子８０２を挿入させることで向上させた第１のゲート電極１１２と第２のゲート電極１１４との間のサージ耐性を低下させることはない。従って、サージ耐性向上を維持させつつ、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に負電圧を印加する駆動に対応させる事が可能となる。
【０１５７】
なお、挿入する第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２、はそれぞれ１つではなく、複数直列に接続されていてもよい。このようにすることで、第１のオーミック電極１１６から第１のゲート電極１１２への方向のリーク電流抑制効果、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流抑制効果が高まる。よって、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に、より大きな負電圧を印加する駆動に対応させる事が可能となる。
【０１５８】
また、本変形例において、実施の形態４のように、第７のオーミック電極８１６から第１のゲート電極１１２までの電流経路中に、第５の電圧降下素子９０２が配置され、第８のオーミック電極８１８から第２のゲート電極１１４までの電流経路中に、第６の電圧降下素子１００２が配置されていてもよい。このようにすることで、第１のオーミック電極１１６から第１のゲート電極１１２への方向、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向のリーク電流の抑制効果が高まり、第１の双方向スイッチ素子１０２の第１のゲート電極１１２及び第２のゲート電極１１４に、より大きな負電圧を印加させる駆動に対応させる事が可能となる。
【０１５９】
また、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２は、トランジスタ構造のダイオードでもよい。具体的に述べると、第３のアノード電極１１１４は、トランジスタ構造の第７の電圧降下素子１１０２におけるゲート電極とソース電極とを短絡させた構造の電極とし、第３のカソード電極１１１６は、トランジスタ構造の第７の電圧降下素子１１０２におけるドレイン電極としてもよい。同様に、第４のアノード電極１２１４は、トランジスタ構造の第８の電圧降下素子１２０２におけるゲート電極とソース電極とを短絡させた構造の電極とし、第４のカソード電極１２１６は、トランジスタ構造の第８の電圧降下素子１２０２におけるドレイン電極としてもよい。
【０１６０】
また、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２は、ダイオード素子としていたが、第１のオーミック電極１１６からの第１のゲート電極１１２への方向、及び、第２のオーミック電極１１８から第２のゲート電極１１４への方向の電流を妨げる素子であればよい。具体的には、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２は、双方向ダイオード素子、高抵抗素子やインダクタ素子でもよい。
【０１６１】
また、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２における電極作製プロセスは、第１の双方向スイッチ素子１０２の電極作製プロセスと同一にて形成してもよい。このようにすることで製造工程を簡略化できる。
【０１６２】
また、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２は、第１の双方向スイッチ素子１０２に比べ素子サイズが小さくてもよい。このようにすることで、新たに加える第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２によって、第１の双方向スイッチ素子１０２の寄生容量増加を抑えることが出来る。具体的には、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２の素子サイズは、第１の双方向スイッチ素子１０２の素子サイズに比べ、１００分の１程度が好ましい。
【０１６３】
また、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２におけるチャネル層１０６及びバリア層１０８は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２におけるチャネル層１０６及びバリア層１０８と、異なる材料としてもよい。つまり、基板１０４を共通として、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２と異なる材料の半導体素子で形成してもよい。
【０１６４】
また、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２における基板１０４は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２における基板１０４と、異なる材料としてもよい。つまり、第７の電圧降下素子１１０２及び第８の電圧降下素子１２０２は、第１の双方向スイッチ素子１０２及び第２の双方向スイッチ素子８０２と異なる基板、異なる製造工程にて形成し、ワイヤー等で接続されてもよい。
【０１６５】
（その他の実施の形態）
以上、本開示の半導体装置について、上記実施の形態及びその変形例に基づいて説明してきたが、本開示の半導体装置は、上記実施の形態及びその変形例に限定されるものではない。上記実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の半導体装置を内蔵した各種機器も本発明に含まれる。
【産業上の利用可能性】
【０１６６】
本発明に係る半導体装置によれば、マトリックスコンバータ等に利用する双方向スイッチとして有用である。
【符号の説明】
【０１６７】
１、２、２Ａ、３、４、４Ａ    半導体装置
１０２    第１の双方向スイッチ素子
１０４    基板
１０６    チャネル層
１０８    バリア層
１１０    第１のチャネル領域
１１２    第１のゲート電極
１１４    第２のゲート電極
１１６    第１のオーミック電極
１１８    第２のオーミック電極
１２２    第１の外部ゲート端子
１２４    第２の外部ゲート端子
１２６    第１の外部オーミック端子
１２８    第２の外部オーミック端子
１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、１４８、４３２、４３４、５３２、５３４、６３２、６３４、７３２、７３４、８４０、８４２、８４４、８４６、９３２、９３４、１０２４、１０２６、１１３２、１１３４、１２３２、１２３４    配線
２０２    第１の電界効果トランジスタ素子
２０４    第２のチャネル領域
２０６    第１の素子分離領域
２１２    第３のゲート電極
２１４    第３のオーミック電極
２１６    第４のオーミック電極
３０２    第２の電界効果トランジスタ素子
３０４    第３のチャネル領域
３０６    第２の素子分離領域
３１２    第４のゲート電極
３１４    第５のオーミック電極
３１６    第６のオーミック電極
４０２    第１の電圧降下素子
４０４    第４のチャネル領域
４０６    第３の素子分離領域
４１４、４１６、５１４、５１６、９１４、９１６、１０１４、１０１６    電極
５０２    第２の電圧降下素子
５０４    第５のチャネル領域
５０６    第４の素子分離領域
６０２    第３の電圧降下素子
６０４    第６のチャネル領域
６０６    第５の素子分離領域
６１４    第１のアノード電極
６１６    第１のカソード電極
７０２    第４の電圧降下素子
７０４    第７のチャネル領域
７０６    第６の素子分離領域
７１４    第２のアノード電極
７１６    第２のカソード電極
８０２    第２の双方向スイッチ素子
８０６    第７の素子分離領域
８１０    第８のチャネル領域
８１２    第５のゲート電極
８１４    第６のゲート電極
８１６    第７のオーミック電極
８１８    第８のオーミック電極
９０２    第５の電圧降下素子
９０４    第９のチャネル領域
９０６    第８の素子分離領域
１００２    第６の電圧降下素子
１００４    第１０のチャネル領域
１００６    第９の素子分離領域
１１０２    第７の電圧降下素子
１１０４    第１１のチャネル領域
１１０６    第１０の素子分離領域
１１１４    第３のアノード電極
１１１６    第３のカソード電極
１２０２    第８の電圧降下素子
１２０４    第１２のチャネル領域
１２０６    第１１の素子分離領域
１２１４    第４のアノード電極
１２１６    第４のカソード電極
【図１】
2017051529.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成30年3月6日(2018.3.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のゲート電極１１４との間において、第１の外部ゲート端子１２２及び第２の外部ゲート端子１２４を通じて、第２のゲート電極１１４に対して第１のゲート電極１１２に正のサージが印加された場合を考える。その際、第１のゲート電極１１２に接続された第３のオーミック電極２１４との容量結合によって、浮遊電極となっている第３のゲート電極２１２の電位が上昇し、第１の電界効果トランジスタ素子２０２がオン状態となる。そのため、第１のゲート電極１１２に印加された正のサージ電流は、第３のオーミック電極２１４を介して第４のオーミック電極２１６まで流れる。続いて、第４のオーミック電極２１６まで流れたサージ電流は、第４のオーミック電極２１６に接続された第６のオーミック電極３１６との容量結合によって、浮遊電極となっている第４のゲート電極３１２の電位を上昇させる。そのため、第２の電界効果トランジスタ素子３０２がオン状態となる。従って、第４のオーミック電極２１６まで流れたサージ電流は、第６のオーミック電極３１６及び第５のオーミック電極３１４を通じて第２のゲート電極１１４へ流すことが出来る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
ここで、図７及び図８に示す第１の双方向スイッチ素子１０２における、第１のオーミック電極１１６または第１のゲート電極１１２の何れかと、第２のオーミック電極１１８または第２のゲート電極１１４の何れかとの間の最大許容印加電圧Ｖｍａｘとする。また、第２の双方向スイッチ素子８０２おける、第７のオーミック電極８１６または第５のゲート電極８１２の何れかと、第８のオーミック電極８１８または第６のゲート電極８１４の何れかとの間の耐圧をＶｂ３とする。この場合、
Ｖｍａｘ＜Ｖｂ３      （式２）
の関係を満たすように、第１の双方向スイッチ素子１０２、第２の双方向スイッチ素子８０２を設計する。このように設計することで、第１の双方向スイッチ素子１０２の通常のスイッチ動作に対して、第２の双方向スイッチ素子８０２は影響を及ぼさない。なお、ここで言う第１の双方向スイッチ素子１０２の許容印加最大電圧Ｖｍａｘは、通常スイッチ動作時に素子に印加可能な最大電圧であり、素子の耐圧よりは低い値である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
具体的に説明すると、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のゲート電極１１４との間において、第１の外部ゲート端子１２２及び第２の外部ゲート端子１２４を通じて、第２のゲート電極１１４に対して第１のゲート電極１１２に正のサージが印加された場合を考える。第１のゲート電極１１２に接続された第７のオーミック電極８１６との容量結合によって、浮遊電極となっている第５のゲート電極８１２及び第６のゲート電極８１４の電位が上昇し、第２の双方向スイッチ素子８０２がオン状態となる。そのため、第１のゲート電極１１２に印加された正のサージ電流は、第７のオーミック電極８１６及び第８のオーミック電極８１８を介して第２のゲート電極１１４へ流すことが出来る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
このようにすることで、第１のゲート電極１１２と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性の向上、及び、第２のゲート電極１１４と第１のオーミック電極１１６との間において、第１のオーミック電極１１６に正バイアスを印加するサージの耐性の向上が可能となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
続いて、第１の双方向スイッチ素子１０２の第１のゲート電極１１２と第２のオーミック電極１１８との間において、第１の外部ゲート端子１２２及び第２の外部オーミック端子１２８を通じて、第２のオーミック電極１１８に正のサージが印加された場合を考える。その際、第２の双方向スイッチ素子８０２は、第６のゲート電極８１４から第８のチャネル領域８１０への方向に向かって電流を流す機能を有しており、かつ第５のゲート電極８１２は浮遊電極となる。そのため、第２のオーミック電極１１８に印加された正のサージは、第６のゲート電極８１４から第７のオーミック電極８１６を介して第１のオーミック電極１１６までサージ電流を流すことが出来る。以上より、第１のゲート電極１１２と第２のオーミック電極１１８との間において、第２のオーミック電極１１８に正バイアスを印加するサージの耐性を向上できる。
【国際調査報告】
2017051529.tif 000015
2017051529.tif 000016
2017051529.tif 000017
2017051529.tif 000018
2017051529.tif 000019