(57)【要約】  シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置（ＳＡ１）において、半導体チップ（ＣＨＰ１）の外端部近傍での電界強度を緩和する構造を実現することによって、半導体装置（ＳＡ１）の信頼性を向上する。例えば、半導体装置（ＳＡ１）は、シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う耐高電界封止部材（ＭＲ）を有する半導体チップ（ＣＨＰ１）と、半導体チップ（ＣＨＰ１）を覆うシリコーンゲル（ＧＬ）を備える。このとき、半導体チップ（ＣＨＰ１）の端面と耐高電界封止部材（ＭＲ）の外端部は、面一の部分を含み、耐高電界封止部材（ＭＲ）の絶縁破壊電界強度は、シリコーンゲル（ＧＬ）の絶縁破壊電界強度よりも大きい。
2017119064.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う絶縁部材を有する半導体チップと、
前記半導体チップを覆う封止部材と、
を備え、
前記半導体チップの端面と前記絶縁部材の外端部とは、面一の部分を含み、
前記絶縁部材の絶縁破壊電界強度は、前記封止部材の絶縁破壊電界強度よりも大きい、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁部材は、前記封止部材と直接接触する、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記絶縁部材の前記外端部における厚さは、前記絶縁部材のその他の部分の厚さよりも厚い、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記絶縁部材の体積は、前記封止部材の体積よりも小さい、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体チップは、前記周縁部に電界緩和部を有する、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記半導体チップは、前記周縁部よりも内側に半導体素子形成部を有する、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記絶縁部材は、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂のいずれかを含み、
前記封止部材は、シリコーンゲルからなる、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体材料は、炭化シリコン、窒化ガリウム、ダイヤモンドのいずれかである、半導体装置。
【請求項９】
シリコンよりもバンドギャップの大きな半導体材料を含む半導体チップを備え、
前記半導体チップは、
周縁部と、
前記周縁部の内側に位置する半導体素子形成部と、
前記周縁部を覆い、かつ、前記半導体素子形成部を囲む絶縁部材と、
を有し、
平面視において、前記絶縁部材の内端部の形状は、互いに曲率半径の異なる曲線部を含む、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
平面視において、前記絶縁部材の内端部の形状は、
第１曲率半径を有する一対の第１曲線部と、
前記第１曲率半径とは異なる第２曲率半径を有する一対の第２曲線部と、
を含む、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
前記一対の第１曲線部のそれぞれは、前記第２対角線と交差し、
前記一対の第２曲線部のそれぞれは、前記第１対角線と交差する、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２曲率半径は、前記第１曲率半径よりも小さく、
平面視において、前記絶縁部材から露出する前記半導体素子形成部には、前記第１対角線に沿って、前記半導体チップと複数のワイヤのそれぞれとの複数の接続部が配置されている、半導体装置。
【請求項１３】
請求項１０に記載の半導体装置において、
前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
前記一対の第１曲線部のうちの一方の第１曲線部は、前記第１対角線と交差し、
前記一対の第２曲線部のうちの一方の第２曲線部は、前記第１対角線と交差し、
前記一対の第１曲線部のうちの他方の第１曲線部は、前記第２対角線と交差し、
前記一対の第２曲線部のうちの他方の第２曲線部は、前記第２対角線と交差する、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記半導体素子形成部には、パワートランジスタのゲートパッド電極が配置され、
前記第２曲率半径は、前記第１曲率半径よりも小さく、
前記ゲートパッド電極は、前記一対の第１曲線部よりも前記一対の第２曲線部に近い位置に配置されている、半導体装置。
【請求項１５】
請求項９に記載の半導体装置において、
前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
平面視において、前記絶縁部材の内端部の形状は、
第１曲率半径を有し、かつ、前記第２対角線と交差する第１曲線部と、
前記第１曲率半径よりも小さな第２曲率半径を有し、かつ、前記第１対角線と交差する第２曲線部と、
を含み、
前記第１対角線の一端点である第１角部と、前記第２曲線部と前記第１対角線との第１交差点との間の距離である前記絶縁部材の第１幅は、前記第２対角線の一端点である第２角部と、前記第１曲線部と前記第２対角線との第２交差点との間の距離である前記絶縁部材の第２幅よりも小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１３−１９１７１８号公報（特許文献１）には、ＳｉＣ素子の周辺領域に設けられている電界緩和領域からシリコーンゲル中に発生する電界強度を低減し、安定した耐圧特性を確保する技術が記載されている。この技術においては、電界緩和領域とシリコーンゲルとの間に、酸化シリコンからなる無機層と、無機層の上部に形成された樹脂層とを有することが記載されている。【０００３】
特開２０１４−２３６１６６号公報（特許文献２）には、半導体チップの中心から［−１−１２０］方向側のｐ型ターミネーション領域のコーナ部の曲率半径を、半導体チップの中心から［１１−２０］方向側のｐ型ターミネーション領域のコーナ部の曲率半径よりも大きくする技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１９１７１８号公報
【特許文献２】特開２０１４−２３６１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料は、絶縁破壊電界強度が高いため、半導体チップの内部の電界強度を高めた設計が可能であり、半導体チップの周縁部に形成される電界緩和部（ターミネーション部）を縮小することにより、製造コストの削減を図ることができる。【０００６】
ここで、ワイドバンドギャップ半導体材料に接する封止体にかかる電界強度も大きくなるため、ワイドバンドギャップ半導体材料用の封止材には、絶縁破壊強度が高いことが要求される。例えば、シリコンの場合、半導体チップの電界緩和部の直上は、シリコーンゲルなどの封止部材で封止されるが、ワイドバンドギャップ半導体材料の場合には、電界強度がシリコーンゲルの絶縁破壊電界強度を超えてしまうため、電界緩和部とシリコーンゲルとの間に絶縁部材を挿入することが検討されている。【０００７】
このとき、例えば、絶縁部材の形成は、半導体ウェハをダイシングして半導体チップを取得した後、半導体チップを絶縁基板に搭載する過程で実施される。すなわち、半導体チップの周縁部に形成されている電界緩和部上にピンポイントで絶縁部材を滴下することが行なわれる。ところが、この場合、絶縁部材の外端部の形状は、ピンポイントでの滴下技術に起因して、裾を引いたテーパ形状となる。このことから、半導体チップの外端部近傍で絶縁部材の膜厚が薄くなり、電界強度を充分に緩和することができないおそれがある。【０００８】
この点に関し、電界緩和部の幅を充分に大きく設計すれば、半導体チップの外端部近傍の電界強度を緩和することができるが、この場合、半導体素子形成部として機能しない電界緩和部のサイズが大きくなり、製造コストの増加を招くことになる。【０００９】
したがって、ワイドバンドギャップ半導体材料の優れた材料物性を有効活用するためには、電界緩和部を縮小しても、半導体チップの外端部近傍での電界強度を緩和できるように、絶縁部材の形状を工夫することが望まれている。【００１０】
本発明の目的は、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置において、半導体チップの外端部近傍での電界強度を緩和する構造を実現することによって、半導体装置の信頼性を向上することにある。【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う絶縁部材を有する半導体チップと、半導体チップを覆う封止部材とを備える。このとき、半導体チップの端面と絶縁部材の外端部は、面一の部分を含み、絶縁部材の絶縁破壊電界強度は、封止部材の絶縁破壊電界強度よりも大きい。【００１３】
また、一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を含む半導体チップを備える。このとき、半導体チップは、周縁部と、周縁部の内側に位置する半導体素子形成部と、周縁部を覆い、かつ、半導体素子形成部を囲む絶縁部材とを有する。そして、平面視において、絶縁部材の内端部の形状は、互いに曲率半径の異なる曲線部を含む。
【発明の効果】
【００１４】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】鉄道車両に適用される３相モータシステムの一例を示すブロック図である。
【図２】コンバータとインバータの回路構成を示す回路図である。
【図３】関連技術において、ダイオードが形成された半導体チップの模式的な構成を示す平面図である。
【図４】図３のＡ−Ａ線で切断した断面図である。
【図５】耐高電界封止部材の形成工程を模式的に示す図である。
【図６】関連技術における半導体装置の構成を示す断面図である。
【図７】実施の形態１における半導体装置を模式的に示す断面図である。
【図８】実施の形態１における半導体装置の製造工程の流れを示すフローチャートである。
【図９】半導体ウェハ上に耐高電界封止部材を塗布する様子を示す図である。
【図１０】半導体ウェハの一部を拡大して示す図である。
【図１１】半導体ウェハに形成されているターミネーション部を覆うように、ディスペンサから耐高電界封止部材を滴下する様子を示す断面図である。
【図１２】半導体ウェハのスクライブラインに沿って、半導体ウェハを切断する工程を示す図である。
【図１３】半導体ウェハを切断する工程を示す断面図である。
【図１４】半導体ウェハを切断した後の状態を示す断面図である。
【図１５】実施の形態１における半導体チップの端部近傍を拡大して示す断面図である。
【図１６】耐高電界封止部材の外端部の一部が傾斜形状となる形状を示す図である。
【図１７】耐高電界封止部材の外端部の一部が凸形状となる形状を示す図である。
【図１８】関連技術における半導体チップを示す平面図である。
【図１９】実施の形態１における「曲率半径」の定義を説明する図である。
【図２０】（ａ）は、実施の形態１における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。
【図２１】耐高電界封止部材の形成工程を説明する図である。
【図２２】耐高電界封止部材の形成工程を説明する図である。
【図２３】所定の温度シーケンスによって熱硬化した耐高電界封止部材を模式的に示す図である。
【図２４】（ａ）は、変形例１における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。
【図２５】耐高電界封止部材の形成工程を説明する図である。
【図２６】耐高電界封止部材の形成工程を説明する図である。
【図２７】（ａ）は、変形例２における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。
【図２８】（ａ）は、変形例２における半導体チップの平面構成例において、ワイヤとの接続部が形成されている状態を示す模式図であり、（ｂ）は、他の平面構成例において、ワイヤとの接続部が形成されている状態を示す模式図である。
【図２９】耐高電界封止部材の形成工程を説明する図である。
【図３０】耐高電界封止部材の形成工程を説明する図である。
【図３１】各パラメータで規定される複数のチップのそれぞれについて、各パラメータの具体的な数値例を示す図である。
【図３２】実施の形態１における半導体モジュールの構成を示す模式図である。
【図３３】実施の形態１における半導体モジュールの構成を示す模式図である。
【図３４】実施の形態１における絶縁基板の平面構成例を示す模式図である。
【図３５】ＳｉＣ−ＭＯＳＦＥＴが形成された半導体チップの平面構成を示す図である。
【図３６】ゲートパッドをソースパッドの端部近傍に配置した平面構成の半導体チップを示す図である。
【図３７】（ａ）は、本実施の形態２における半導体チップの平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。
【図３８】（ａ）は、本実施の形態２における半導体チップの他の平面構成例を示す模式図であり、（ｂ）は、他の平面構成例を示す模式図である。
【図３９】実施の形態２における絶縁基板の平面構成例を示す模式図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
＜３相モータシステムの構成例＞
図１は、例えば、鉄道車両に適用される３相モータシステム（電力変換装置）の一例を示すブロック図である。図１に示すように、鉄道車両には、架線ＲＴからパンタグラフＰＧを介して電力が供給される。このとき、架線ＲＴから供給される高圧交流電圧は、例えば、２５ｋＶまたは１５ｋＶである。架線ＲＴからパンタグラフＰＧを介して鉄道車両に供給される高圧交流電圧は、絶縁型の主変圧器ＭＴＲによって、例えば、３．３ｋＶの交流電圧に降圧される。この降圧された交流電圧は、コンバータＣＯＮによって直流電圧（３．３ｋＶ）に順変換される。その後、コンバータＣＯＮによって変換された直流電圧は、キャパシタＣＬを介してインバータＩＮＶによって、それぞれ位相が１２０度ずれた３相交流電圧に変換される。そして、インバータＩＮＶで変換された３相交流電圧は、３相モータＭＴに供給される。この結果、３相モータＭＴが駆動することにより、車輪ＷＨＬを回転させることができ、これによって、鉄道車両を走行させることができる。
【００２２】
このように、鉄道車両の３相モータシステムには、コンバータＣＯＮやインバータＩＮＶが含まれている。図２は、図１に示すコンバータＣＯＮとインバータＩＮＶの回路構成を示す回路図である。図２に示すように、コンバータＣＯＮおよびインバータＩＮＶのそれぞれは、６個のパワートランジスタＱ１と６個のフリーホイールダイオードＦＲＤとから構成されている。例えば、インバータＩＮＶに着目すると、３相（Ｕ相、Ｖ相、Ｗ相）のそれぞれに対応して、上アーム（ハイサイドスイッチ）と下アーム（ローサイドスイッチ）が設けられており、上アームと下アームのそれぞれは、互いに並列接続された１個のパワートランジスタＱと１個のフリーホイールダイオードＦＲＤから構成されていることになる。このとき、パワートランジスタＱ１は、スイッチング素子として機能する一方、フリーホイールダイオードは、例えば、３相モータＭＴに含まれるインダクタンスに起因する還流電流を流す整流素子として機能する。
【００２３】
以上のように、インバータＩＮＶやコンバータＣＯＮなどの電力変換機器の中で、パワートランジスタＱ１やフリーホイールダイオードＦＲＤなどのパワー半導体素子は、スイッチング機能や整流機能を有する主要な構成部品として使用されている。例えば、パワートランジスタＱ１としては、シリコン（Ｓｉ）を基板材料として使用したＩＧＢＴ(Insulated Gate Bipolar Transistor）が使用され、フリーホイールダイオードＦＲＤとしては、シリコンを基板材料として使用したｐｎ接合ダイオードが使用されている。
【００２４】
この点に関し、近年では、パワー半導体素子の基板材料として、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用することが検討され、このワイドバンドギャップ半導体材料を使用したパワー半導体素子の開発が進められている。なぜなら、ワイドバンドギャップ半導体材料は、シリコンよりもバンドギャップが大きいことに起因して、シリコンよりも絶縁破壊電界強度が高いからである。つまり、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、シリコンよりも絶縁破壊電界強度が高いことから、シリコンを基板材料として使用したパワー半導体素子よりもドリフト層（エピタキシャル層）の厚さを薄くしても耐圧を確保することができる。さらには、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、ドリフト層の厚さを薄くすることによって、オン抵抗の低減を図ることができる。すなわち、ワイドバンドギャップ半導体材料を基板材料として使用したパワー半導体素子では、トレードオフの関係にある耐圧の確保とオン抵抗の低減との両立を図ることができる利点が得られるのである。
【００２５】
例えば、ワイドバンドギャップ半導体材料としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどを挙げることができるが、以下では、特に、ＳｉＣに着目して説明することにする。
【００２６】
ワイドバンドギャップ半導体材料であるＳｉＣは、シリコンに対して、絶縁破壊電界強度が約一桁高いため、パワー半導体素子の低オン抵抗化が可能である。これは、上述したように、絶縁破壊電界強度が高いと、薄いドリフト層（エピタキシャル層）でも耐圧を確保できる結果、ドリフト層を薄くすることによってオン抵抗の低減を図ることができるからである。さらに、ＳｉＣの熱伝導率は、シリコンの熱伝導率の約３倍で、かつ、高温でも半導体物性に優れていることから、高温での使用にも適している。
【００２７】
したがって、近年では、シリコンを基板材料として使用したパワー半導体素子に対し、ＳｉＣを基板材料として使用したパワー半導体素子に置き換えることが検討されている。具体的に、インバータＩＮＶを例に挙げると、インバータＩＮＶの構成部品であるスイッチング素子と整流素子のうち、整流素子であるフリーホイールダイオードＦＲＤとして、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣを基板材料として使用したショットキーバリアダイオード（以下、ＳｉＣショットキーバリアダイオードという）に置き換える開発が先行している。
【００２８】
このように、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣショットキーバリアダイオードに置き換える場合、ショットキーバリアダイオードでは、リカバリ電流が無いため、スイッチング損失を１／１０に低減できるという報告がある。これは、バイポーラ素子であるｐｎ接合ダイオードでは、スイッチング時に蓄積された少数キャリアがリカバリ電流として流れる一方、ユニポーラ素子であるショットキーバリアダイオードでは、少数キャリアの蓄積が無いためである。
【００２９】
また、整流素子に加えてスイッチング素子においても、スイッチング素子であるパワートランジスタＱ１として、シリコンを基板材料として使用したＩＧＢＴ（以下、Ｓｉ−ＩＧＢＴという）から、ＳｉＣを基板材料として使用したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、ＳｉＣ−ＭＯＳＦＥＴという）に置き換えることも検討されている。なぜなら、Ｓｉ−ＩＧＢＴをＳｉＣ−ＭＯＳＦＥＴに置き換えることにより、スイッチング損失の低減効果を大きくすることができるからである。これは、バイポーラ素子であるＳｉ−ＩＧＢＴをユニポーラ素子であるＳｉＣ−ＭＯＳＦＥＴに置き換えることにより、シリコンのｐｎ接合ダイオードをＳｉＣショットキーバリアダイオードに置き換える場合と同様の原理によって、スイッチング損失を低減できるためである。なお、インバータＩＮＶのパワートランジスタＱ１をＳｉＣ−ＭＯＳＦＥＴから構成する場合、ＳｉＣ−ＭＯＳＦＥＴには、寄生的にボディダイオードが形成され、このボディダイオードがフリーホイールダイオードＦＲＤとして機能する。このことから、フリーホイールダイオードＦＲＤとして機能するショットキーバリアダイオードを省略することも可能となる。
【００３０】
なお、シリコンでも、ショットキーバリアダイオードやＭＯＳＦＥＴを製造することは可能であるが、耐圧を高めるために、ドリフト層の厚さを厚くする必要があり、これによって、オン抵抗が高くなってしまい実用的ではない。つまり、絶縁破壊電界強度の高いＳｉＣを使用して初めて、薄いドリフト層で耐圧を確保できるのであり、これによって、耐圧の確保とオン抵抗の低減の両立を図ることが可能となる。つまり、薄いドリフト層で耐圧を確保できる低抵抗なＳｉＣを使用するからこそ、従来のシリコンによるショットキーバリアダイオードやＭＯＳＦＥＴを適用できなかった耐圧６００Ｖ〜６．５ｋＶといった高耐圧領域までユニポーラ素子であるショットキーバリアダイオードやＭＯＳＦＥＴを適用することが可能となるのである。
【００３１】
さらには、スイッチング素子であるパワートランジスタＱ１として、Ｓｉ−ＩＧＢＴから、ＳｉＣを基板材料として使用したＩＧＢＴ（以下、ＳｉＣ−ＩＧＢＴという）に置き換えることも検討されている。なぜなら、ＳｉＣ−ＩＧＢＴは、同じ耐圧のＳｉＣ−ＭＯＳＦＥＴに比べて、３相モータ（負荷）の駆動電流量を大きくすることができ、かつ、Ｓｉ−ＩＧＢＴに比べて、１デバイスあたりの耐圧が高いため、部品点数を少なくすることができるからである。この結果、３相モータシステムのサイズ（体積）を小さくすることができる。このことは、例えば、３相モータシステムを含む床下部品の小型化によって、鉄道車両の低床化を図ることができる。また、床下部品の小型化によって、鉄道車両の一部に蓄電池ＳＢ（図１参照）を新たに設置できるスペースを確保することができるので、鉄道車両が走行していない場合、車輪ＷＨＬを経由して電力を架線ＲＴに戻さずに、蓄電池ＳＢに電力を蓄積することができる。この結果、鉄道車両の回生効率を向上することができる。言い換えれば、鉄道システムのライフサイクルコストを低減することができる。
【００３２】
＜ＳｉＣデバイスに特有の構造＞
以上のように、ＳｉＣを基板材料に使用したパワー半導体素子（以下、ＳｉＣデバイスという）では、ＳｉＣの絶縁破壊電界強度が高いことに起因して、ＳｉＣデバイスが形成された半導体チップの内部の電界強度を高めた設計が可能となる。つまり、ＳｉＣデバイスでは、半導体チップの内部の電界強度を高めた設計を実現するために、ＳｉＣデバイスに特有の構造を有している。以下に、このＳｉＣデバイスに特有の構造を説明する。
【００３３】
上述したように、ＳｉＣは、絶縁破壊電界強度が高いため、半導体チップの内部の電界強度を高めた設計が可能であり、半導体チップの周縁部に形成される電界緩和部（ターミネーション部）のサイズを縮小すれば、半導体チップの低コスト化を実現することができる。この場合、半導体チップに接触する封止部材に加わる電界強度も高くなるため、ＳｉＣデバイスが形成された半導体チップの封止に使用される封止部材には、絶縁破壊電界強度の高さが要求される。例えば、シリコンデバイスが形成された半導体チップでは、半導体チップをシリコーンゲルなどの封止部材で封止するが、ＳｉＣデバイスが形成された半導体チップでは、封止部材に加わる電界強度がシリコーンゲルの絶縁破壊電界強度を超えてしまうため工夫が必要される。すなわち、ＳｉＣデバイスが形成された半導体チップでは、半導体チップの周縁部とシリコーンゲルとの間に、シリコーンゲルよりも絶縁破壊電界強度の高い耐高電界封止部材を挿入することが行なわれる。すなわち、ここでいうＳｉＣデバイスに特有の構造とは、ＳｉＣデバイスが形成された半導体チップとシリコーンゲルとの間に耐高電界封止部材を挿入する構造である。この構造によれば、ＳｉＣデバイスが形成された半導体チップの周縁部付近において、耐高電界封止部材を挿入することによって、シリコーンゲル内の電界強度を許容範囲内に抑制できる結果、ＳｉＣデバイスが形成された半導体チップを備える半導体装置の信頼性を向上することができる。
【００３４】
このように、ＳｉＣデバイスが形成された半導体チップにおいては、ＳｉＣデバイスに特有の構造を有しているが、本発明者の検討によると、ＳｉＣデバイスに特有の構造に関して、新たな改善の余地が存在することが明らかになった。そこで、以下では、本発明者が見出した新たな改善の余地に関する知見について説明する。
【００３５】
＜改善の検討＞
以下では、ＳｉＣデバイスの一例としてダイオードを取り挙げて改善の検討を行なう。図３は、関連技術において、ダイオードが形成された半導体チップＣＨＰの模式的な構成を示す平面図である。図３に示すように、矩形形状をした半導体チップＣＨＰの中央部には、アノード電極（アノード電極パッド）ＡＤＥが形成され、このアノード電極ＡＤＥを平面的に囲むように、電界緩和部として機能するターミネーション部ＴＭＲが形成されている。そして、このターミネーション部ＴＭＲを覆うように耐高電界封止部材ＭＲが形成されている。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
【００３６】
図４は、図３のＡ−Ａ線で切断した断面図である。図４に示すように、半導体チップＣＨＰの裏面には、カソード電極として機能する裏面電極が形成されている一方、半導体チップＣＨＰの表面には、アノード電極ＡＤＥが形成されている。そして、アノード電極ＡＤＥを挟むようにターミネーション部ＴＭＲが形成されており、ターミネーション部ＴＭＲ上からアノード電極ＡＤＥに跨る領域にわたって、耐高電界封止部材ＭＲが形成されている。ここで、本発明者が見出した改善の余地とは、この耐高電界封止部材ＭＲの形状にあり、特に、耐高電界封止部材ＭＲの製造工程に起因するため、以下では、関連技術における耐高電界封止部材ＭＲの製造工程について簡単に説明する。
【００３７】
具体的に、関連技術において、耐高電界封止部材ＭＲは、半導体ウェハをダイシングして複数の半導体チップに個片化した後、個々の半導体チップを絶縁基板に搭載した状態で形成される。図５は、耐高電界封止部材ＭＲの形成工程を模式的に示す図である。図５において、絶縁基板ＳＵＢ上に半田材（接着材）ＡＤＨによって半導体チップＣＨＰを搭載した後、ディスペンサＤＰからペースト状態の耐高電界封止部材ＭＲを滴下することにより、ターミネーション部ＴＭＲ上からアノード電極ＡＤＥに跨る領域にわたって、耐高電界封止部材ＭＲを形成する。その後、図６に示すように、半導体チップＣＨＰの表面に形成されているアノード電極ＡＤＥにワイヤＷを接続して、半導体チップＣＨＰを覆うように封止部材であるシリコーンゲルＧＬを形成する。このとき、図６において、領域ＡＲで示すように、耐高電界封止部材ＭＲの外端部の形状は、図５に示す半導体チップ形成後の塗布技術（ポッティング技術）での形成方法に起因して、裾を引いたテーパ形状となる。この結果、図６に示すように、耐高電界封止部材ＭＲの外端部近傍で、耐高電界封止部材ＭＲの膜厚が薄くなり、これによって、半導体チップＣＨＰの外縁部近傍において、電界を充分に緩和することができないことを本発明者は新たに見出した。すなわち、本発明者が新たに見出した知見は、関連技術のように、個片化された半導体チップＣＨＰに対して、ポッティング法によって、ペースト状態の耐高電界封止部材ＭＲを半導体チップＣＨＰの外縁部近傍に塗布する方法では、耐高電界封止部材ＭＲの外端部での膜厚が薄くなり、この領域で電界を充分に緩和できないという知見である。この結果、シリコーンゲルに絶縁破壊電界強度以上の電界が加わることになり、半導体装置の信頼性が低下するというものである。
【００３８】
この点に関し、耐高電界封止部材ＭＲの下層に形成されるターミネーション部ＴＭＲの幅を充分に大きく設計することにより、半導体チップＣＨＰの外縁部近傍での電界を緩和することができる。ただし、この場合、高価なＳｉＣを使用した半導体チップＣＨＰ上で、電気伝導に殆ど寄与しないターミネーション部ＴＭＲのサイズが大きくなる結果、ＳｉＣデバイスの製造コストが増大することになる。ＳｉＣの優れた材料物性を有効活用するためには、ターミネーション部ＴＭＲを縮小しても、半導体チップＣＨＰの外端部近傍での電界を緩和できるように、耐高電界封止部材ＭＲの形状を工夫する必要がある。
【００３９】
さらに、本発明者の検討によると、関連技術には、新たな改善の余地が存在する。すなわち、関連技術において、耐高電界封止部材ＭＲの形成工程は、例えば、図５に示すように、個片化された半導体チップＣＨＰを絶縁基板ＳＵＢ上に搭載した後に実施される。具体的には、図５に示すように、耐高電界封止部材ＭＲは、ディスペンサＤＰによって、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して搭載された半導体チップＣＨＰのターミネーション部ＴＭＲを一周するように塗布される。この塗布方法では、絶縁基板ＳＵＢ上に搭載された半導体チップＣＨＰごとに塗布ノズルの水平位置と高さとをアライメントしながら、絶縁基板ＳＵＢ上に搭載したすべての半導体チップＣＨＰに対して繰り返して塗布する必要があり、製造工程に時間を要することになる。さらに、ペースト状態の耐高電界封止部材ＭＲを塗布した後、耐高電界封止部材ＭＲの熱硬化処理を必要であり、この熱硬化処理においては、絶縁基板ＳＵＢを数時間熱処理する必要がある。また、半導体チップＣＨＰは、絶縁基板ＳＵＢに半田材ＡＤＨで半田付けされているが、半田材ＡＤＨは、リフロー時に液化して厚みばらつきや水平方向の移動および回転が生じる。このため、絶縁基板ＳＵＢ上に搭載されている複数の半導体チップＣＨＰのそれぞれごとに、微妙にアライメントのずれが生じる。この点に関し、ディスペンサＤＰは、半導体チップＣＨＰの位置を光学的に認識して補正を行なう機能を有しているものの、耐高電界封止部材ＭＲの塗布精度が低下しやすく、耐高電界封止部材ＭＲの塗布精度の向上を図ると塗布時間が増加するトレードオフの関係が存在する。
【００４０】
このように、本発明者は、関連技術に存在する改善の余地を新たに見出し、この改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。特に、本実施の形態１における技術的思想は、断面観点上の技術的思想と、平面観点上の技術的思想とを有しているため、まず、断面観点に着目した技術的思想について説明し、その後、平面観点に着目した技術思想について説明することにする。
【００４１】
１．断面に着目した技術的思想
＜半導体装置の構成＞
図７は、本実施の形態１における半導体装置ＳＡ１を模式的に示す断面図である。図７に示すように、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して半導体チップＣＨＰ１が搭載されている。この半導体チップＣＨＰ１には、ＳｉＣデバイスが形成されており、特に、本実施の形態１では、ＳｉＣデバイスとして、ダイオードを取り挙げている。
【００４２】
図７において、半導体チップＣＨＰ１の裏面には、ダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、半導体チップＣＨＰ１の表面は、素子形成面である。この半導体チップＣＨＰ１の表面には、ダイオードのアノード電極ＡＤＥが形成されており、このアノード電極ＡＤＥを囲むようにターミネーション部ＴＭＲが形成されている。このターミネーション部ＴＭＲは、半導体チップＣＨＰ１の周縁部にわたって形成されており、半導体チップＣＨＰ１の周縁部における電界強度を緩和する目的で形成されている。このターミネーション部ＴＭＲの内側には、ＳｉＣデバイスであるダイオードが形成されている。すなわち、本実施の形態１における半導体チップＣＨＰ１は、ターミネーション部ＴＭＲが形成された周縁部よりも内側にダイオードが形成された半導体素子形成部を有する。そして、半導体チップＣＨＰ１の周縁部に形成されているターミネーション部ＴＭＲを覆い、かつ、アノード電極ＡＤＥの端部近傍を覆うように、耐高電界封止部材ＭＲが形成されている。また、アノード電極ＡＤＥの中央部近傍には、ワイヤＷが接続されている。このように構成されている半導体チップＣＨＰ１は、封止部材であるシリコーンゲルＧＬで封止されている。ここで、耐高電界封止部材ＭＲの絶縁破壊電界強度は、封止部材であるシリコーンゲルＧＬの絶縁破壊電界強度よりも大きくなっている。また、耐高電界封止部材ＭＲは、半導体チップＣＨＰ１の周縁部近傍だけを覆うように形成されており、半導体チップＣＨＰ１を覆うように形成されているシリコーンゲルＧＬよりもサイズが小さい。すなわち、耐高電界封止部材ＭＲの体積は、封止部材であるシリコーンゲルＧＬの体積よりも小さくなっている。
【００４３】
ここで、本実施の形態１における半導体装置ＳＡ１では、例えば、図７に示すように、耐高電界封止部材ＭＲがシリコーンゲルＧＬと直接接触している。言い換えれば、半導体チップＣＨＰ１の周縁部に形成されているターミネーション部ＴＭＲとシリコーンゲルＧＬとの間には、耐高電界封止部材ＭＲが介在している。つまり、ターミネーション部ＴＭＲの上面は、耐高電界封止部材ＭＲで覆われており、ターミネーション部ＴＭＲとシリコーンゲルＧＬとは、直接接触していない。
【００４４】
以上のように、本実施の形態１における半導体装置Ｓ１は、シリコンよりもバンドギャップの大きな半導体材料（炭化シリコン、窒化ガリウム、ダイヤモンドなど）を含み、かつ、素子形成面の周縁部を覆う耐高電界封止部材ＭＲ（絶縁部材）を有する半導体チップＣＨＰ１と、半導体チップＣＨＰ１を覆う封止部材であるシリコーンゲルＧＬを備える。そして、図７に示すように、半導体チップＣＨＰ１の端面と耐高電界封止部材ＭＲの外端面とは、面一の部分を含む。例えば、本実施の形態１における耐高電界封止部材ＭＲは、耐高電界封止部材ＭＲの外端部における厚さが、耐高電界封止部材ＭＲのその他の部分の厚さよりも厚い形状をしている。この耐高電界封止部材ＭＲは、シリコーンゲルＧＬよりも絶縁破壊電界強度が高い材料から構成されており、例えば、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂のいずれかから構成することができる。
【００４５】
＜半導体装置の製造方法＞
本実施の形態１における半導体装置ＳＡ１は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、フローチャートを参照しながら、本実施の形態１における半導体装置ＳＡ１の製造工程の流れについて説明した後、製造工程の詳細について説明することにする。
【００４６】
図８は、本実施の形態１における半導体装置ＳＡ１の製造工程の流れを示すフローチャートである。図８において、シリコンよりもバンドギャップの大きな半導体材料（ＳｉＣ）から構成され、かつ、素子形成面を有する半導体ウェハを準備する。この半導体ウェハは、複数のチップ領域を有し、半導体ウェハに存在する個々のチップ領域は、半導体素子形成部と、この半導体素子形成部を囲む周縁部とを有し、半導体素子形成部にＳｉＣデバイスであるダイオードが形成され、かつ、周縁部にターミネーション部が形成されている。
【００４７】
次に、半導体ウェハの状態で、個々のチップ領域の周縁部に形成されているターミネーション部を覆うように、耐高電界封止部材を形成する（Ｓ１０１）。その後、半導体ウェハの状態で、各チップ領域に形成されているＳｉＣデバイスのテスティングを実施する（Ｓ１０２）。続いて、半導体ウェハに存在する複数のチップ領域をダイシングすることにより、複数の半導体チップを取得する（Ｓ１０３）。そして、個片化された半導体チップの状態で、半導体チップに形成されているＳｉＣデバイスのテスティングを実施する（Ｓ１０４）。次に、基板（絶縁基板）上に半導体チップを搭載した後（Ｓ１０５）、半導体チップとワイヤとを電気的に接続する（ワイヤボンディング）（Ｓ１０６）。続いて、半導体チップを搭載した基板をベースプレート上に配置した後（Ｓ１０７）、ケース組立および封止部材であるシリコーンゲルをケース内に充填する（Ｓ１０８）。このようにして、本実施の形態１における半導体装置を製造することができる。
【００４８】
以下では、詳細な製造工程について、図面を参照しながら説明する。まず、図９に示すように、半導体ウェハＷＦの状態で、チップ領域ＣＲを区画するスクライブラインＳＣＲに沿って、ペースト状態の耐高電界封止部材ＭＲを塗布する。具体的には、図９に示すように、格子状に存在するスクライブラインＳＣＲに沿って、ディスペンサＤＰからペースト状態の耐高電界封止部材ＭＲを滴下することにより、半導体ウェハＷＦ上に耐高電界封止部材ＭＲを塗布する。このとき、耐高電界封止部材ＭＲとしては、例えば、ポリアミドイミドを主成分とする樹脂を使用した。耐高電界封止部材ＭＲの粘度は、１００Ｐａ・ｓであり、耐高電界封止部材ＭＲの絶縁破壊電界強度は、２１０ｋＶ／ｍｍであり、シリコーンゲルの絶縁破壊電界強度の１０倍以上の特性であった。
【００４９】
図１０は、半導体ウェハの一部を拡大して示す図であり、互いに隣り合う４つのチップ領域ＣＲが図示されている。図１２において、耐高電界封止部材ＭＲの塗布をスクライブラインＳＣＲに沿って格子状に実施することにより、縦方向と横方向の交差箇所で余剰の耐高電界封止部材ＭＲが広がる。この結果、ターミネーション部ＴＭＲの角部（コーナ部）を耐高電界封止部材ＭＲで効果的に覆うことができる。
【００５０】
図１１は、半導体ウェハＷＦに形成されているターミネーション部ＴＭＲを覆うように、ディスペンサＤＰから耐高電界封止部材ＭＲを滴下する様子を示す断面図である。図１１に示すように、ディスペンサＤＰから滴下されたペースト状態の耐高電界封止部材ＭＲがターミネーション部ＴＭＲを覆い、かつ、ターミネーション部ＴＭＲに隣接するアノード電極の端部近傍を覆うように形成されていることがわかる。
【００５１】
続いて、耐高電界封止部材ＭＲを塗布した後、ペースト状態の耐高電界封止部材ＭＲを硬化させるための熱処理を実施する。まず、条件１（１００℃、２０分）および条件２（２００℃、１時間）の条件で連続して熱処理を実施した後、条件３（不活性雰囲気、３００℃、１時間）の条件で追加の高温熱処理を実施する。この追加の高温熱処理によって、後述するチップ搭載工程で実施される高温熱処理（最大３５５℃）において、耐高電界封止部材ＭＲからの脱ガスの発生を抑制することができる。熱処理と脱ガスの関係は、例えば、ＴＤＳ装置（昇温脱離ガス分析装置）によって評価することができる。本実施の形態１における半導体装置の製造工程では、従来は使用されていなかった２００℃以上の熱処理を耐高電界封止部材ＭＲに加えることにより、耐高電界封止部材ＭＲからの脱ガスの発生を抑制している。なお、耐高電界封止部材ＭＲに加える熱処理の最高温度は、チップ搭載工程の最高温度以下、または、耐高電界封止部材ＭＲの熱分解が始まる温度未満であればよく、具体的には、４００℃以下である。
【００５２】
次に、耐高電界封止部材ＭＲを熱処理によって硬化させた後、半導体ウェハＷＦの状態での電気的特性検査を実施する。ここで、本実施の形態１によれば、電界強度の大きなターミネーション部ＴＭＲが耐高電界封止部材ＭＲで覆われているため、大気中放電が抑制される結果、高電圧の印加試験を容易に行なうことができる。
【００５３】
その後、図１２に示すように、耐高電界封止部材ＭＲの硬化が終了した半導体ウェハＷＦのスクライブラインＳＣＲに沿って、半導体ウェハＷＦを回転するダイシング刃ＤＳで切断する（ダイシング）。図１３は、半導体ウェハＷＦをダイシングする様子を示す断面図である。図１３に示すように、耐高電界封止部材ＭＲとターミネーション部ＴＭＲを通る点線に沿って、ダイシングが実施される。これにより、図１４に示すように、耐高電界封止部材ＭＲとターミネーション部ＴＭＲとが切断されて、半導体ウェハＷＦが複数の半導体チップＣＨＰ１に個片化される。
【００５４】
続いて、半導体チップＣＨＰ１の状態で電気的特性検査が実施されて、良品の半導体チップＣＨＰ１が選別される。その後、基板（絶縁基板）に半導体チップＣＨＰ１を搭載する（チップ搭載工程）。このとき、半導体チップＣＨＰ１と基板との接合には、高融点の半田材が使用されるため、このチップ搭載工程は、最大３５５℃の還元性雰囲気中での熱処理を含むことになる。そして、基板に接合した半導体チップＣＨＰ１の電極（アノード電極）にワイヤを接続するワイヤボンディング工程が実施される。次に、半導体チップＣＨＰ１が搭載された基板をヒートシンクに接続される半導体モジュールの底面となるベースプレートに接合する工程が実施された後、ケース組立工程およびシリコーンゲルの封入工程が実施される。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【００５５】
＜実施の形態１における特徴＞
図１５は、本実施の形態１における半導体チップＣＨＰ１の端部近傍を拡大して示す断面図である。図１５に示すように、本実施の形態１における半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面にダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、半導体チップＣＨＰ１の表面には、ダイオードのアノード電極ＡＤＥと、アノード電極ＡＤＥの外側領域に形成されたターミネーション部ＴＭＲとが形成されている。このターミネーション部ＴＭＲは、半導体チップＣＨＰ１内に形成されたｐ型半導体領域ＰＲ１と、このｐ型半導体領域ＰＲ１を内包し、かつ、ｐ型半導体領域ＰＲ１よりも不純物濃度の低いｐ型半導体領域ＰＲ２とを有している。また、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ２から半導体チップＣＨＰ１の端面側に離間して形成されたｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲ上に形成されたチャネルストップ層ＣＳとを有している。さらに、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２上からチャネルストップ層ＣＳに達するように延在する酸化シリコン膜ＯＸＦと、この酸化シリコン膜ＯＸＦと、酸化シリコン膜ＯＸＦから突出しているチャネルストップ層ＣＳを覆うポリイミド樹脂膜ＰＩＦとを有している。このポリイミド樹脂膜ＰＩＦは、保護膜として機能し、例えば、４μｍ〜９μｍの膜厚を有している。
【００５６】
このように構成されているターミネーション部ＴＭＲによれば、不純物濃度の高いｐ型半導体領域ＰＲ１が不純物濃度の低いｐ型半導体領域ＰＲ２で内包されているため、ターミネーション部ＴＭＲにおける電界を緩和することができる。そして、図１５に示すように、ターミネーション部ＴＭＲを覆うように、耐高電界封止部材ＭＲが形成されている。図１５では、図示されていないが、例えば、図７に示すように、耐高電界封止部材ＭＲが形成された半導体チップＣＨＰ１を覆うように、シリコーンゲルＧＬが形成されている。このシリコーンゲルＧＬには、半導体チップＣＨＰ１からの電界が印加されるが、シリコーンゲルＧＬに印加される電界の電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度（１４ｋＶ／ｍｍ）を超えないためには、ターミネーション部ＴＭＲ上に形成されている耐高電界封止部材ＭＲの膜厚は、例えば、少なくとも、５０μｍ以上、望ましくは、８０μｍ以上である必要がある。一方、耐高電界封止部材ＭＲの膜厚は、厚すぎても応力が増大してクラックなどの問題が顕在化するため、５００μｍ以下にする必要がある。
【００５７】
なお、本実施の形態１における半導体チップＣＨＰ１としては、例えば、耐圧が３．３ｋＶの高耐圧品を対象としている。ただし、本実施の形態１における半導体チップＣＨＰ１は、１．７ｋＶや１．２ｋＶの中耐圧品にも適用可能である。この場合、ターミネーション部ＴＭＲの設計にも依存するが、耐高電界封止部材ＭＲの膜厚の下限値を小さくすることが可能であり、例えば、耐高電界封止部材ＭＲの膜厚を２０μｍ以上にできる。
【００５８】
また、ポリイミド膜ＰＩＦ比誘電率は約２．９であり、耐高電界封止部材ＭＲを構成する主成分であるポリエーテルアミド樹脂の比誘電率は約３．２であり、いずれも、下地の酸化シリコン膜ＯＸＦの比誘電率（３．８〜４．１）よりも小さい。一方、シリコーンゲルＧＬの比誘電率は約２．７であり、ポリイミド膜ＰＩＦの比誘電率および耐高電界封止部材ＭＲの比誘電率は、シリコーンゲルＧＬの比誘電率よりも大きい。このことから、酸化シリコン膜ＯＸＦの比誘電率＞ポリイミド膜ＰＩＦの比誘電率および耐高電界封止部材ＭＲの比誘電率＞シリコーンゲルＧＬの比誘電率の関係が成立する。このとき、比誘電率の差を小さくすることにより、比誘電率の差に起因する電荷の蓄積による影響を少なくすることができ、これによって、半導体装置の信頼性を向上することができる。
【００５９】
ここで、本実施の形態１における第１特徴点は、例えば、図１５に示すように、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、面一の部分を含むように構成されている点にある。これにより、本実施の形態１によれば、半導体チップＣＨＰ１の端面ＥＧ１上において、耐高電界封止部材ＭＲの膜厚を厚くすることができる。このことから、本実施の形態１によれば、電界強度の高い半導体チップＣＨＰ１の端面ＥＧ１近傍における絶縁破壊を抑制することができる。
【００６０】
例えば、図６の領域ＡＲに示すように、関連技術では、耐高電界封止部材ＭＲの外端部が裾を引くように形成されていることから、半導体チップＣＨＰの端面と耐高電界封止部材ＭＲの外端部とが面一となる部分を含まないように構成されていることになる。この結果、図６に示す関連技術においては、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなる。このことは、電界強度の高い半導体チップＣＨＰの端面近傍にシリコーンゲルＧＬが直接接触することを意味する。つまり、関連技術においては、電界強度の高い半導体チップＣＨＰの端面近傍に、耐高電界封止部材ＭＲよりも絶縁破壊しやすいシリコーンゲルＧＬが直接接触することになることから、半導体チップＣＨＰの端面近傍でシリコーンゲルＧＬが絶縁破壊しやすくなる。言い換えれば、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍において、耐高電界封止部材ＭＲによる電界強度の緩和が図れなくなるため、半導体チップＣＨＰの端面近傍でのシリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまい、シリコーンゲルＧＬの絶縁破壊が生じるおそれが高くなる。したがって、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなることに起因して、シリコーンゲルＧＬの絶縁破壊が生じやすくなり、これによって、半導体装置の信頼性が低下することになる。
【００６１】
この点に関し、関連技術において、半導体チップＣＨＰの端面近傍での電界強度の増大を回避するためには、半導体チップＣＨＰの周縁部に形成されるターミネーション部ＴＭＲの幅を大きくすることが考えられるが、この場合、素子形成部として機能しないターミネーション部ＴＭＲのサイズが大きくなることになる。このことは、半導体チップＣＨＰのサイズが増大することを意味し、これによって、半導体装置の製造コストの増大を招くことになる。すなわち、ＳｉＣの絶縁破壊電界強度が高いことに起因して、ＳｉＣデバイスが形成された半導体チップＣＨＰでは、半導体チップＣＨＰの内部の電界強度を高めた設計が可能となると考えられる。ところが、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなることに起因して、半導体チップＣＨＰの内部の電界強度を高めた設計を充分に実現することができないのである。つまり、関連技術では、ＳｉＣの優れた材料特性を生かした設計を充分に実現することが困難になってしまうのである。
【００６２】
これに対し、本実施の形態１によれば、例えば、図７の領域ＢＲに示すように、半導体チップＣＨＰ１の端面と耐高電界封止部材ＭＲの外端部とが、面一の部分を含むように構成されている。これにより、本実施の形態１によれば、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができる。このことは、本実施の形態１によれば、半導体チップＣＨＰ１の端面近傍上に膜厚の厚い耐高電界封止部材ＭＲを形成できることを意味する。したがって、本実施の形態１によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲが形成されているため、電界強度を充分に緩和できる。この結果、本実施の形態１によれば、膜厚の厚い耐高電界封止部材ＭＲ上に形成されているシリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまうことを抑制でき、これによって、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができる。つまり、本実施の形態１によれば、半導体チップＣＨＰ１の端部近傍において、半導体チップＣＨＰ１とシリコーンゲルＧＬとの間に膜厚の厚い耐高電界封止部材ＭＲを介在させることができることから、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができるのである。したがって、本実施の形態１における第１特徴点によれば、シリコーンゲルＧＬの絶縁破壊に起因する半導体装置の信頼性低下を抑制することができる。言い換えれば、本実施の形態１における第１特徴点によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲを形成することによって、半導体装置の信頼性を向上することができる。すなわち、本実施の形態１における第１特徴点によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲを形成することができることになることから、半導体チップＣＨＰ１の内部の電界強度を高めた設計を充分に可能となる。つまり、本実施の形態１によれば、ＳｉＣの優れた材料特性を生かした設計を充分に実現することができる。具体的には、ターミネーション部ＴＭＲの幅を小さくして半導体チップＣＨＰ１の端部近傍まで高電界となるような設計も可能となる。このことは、本実施の形態１における半導体チップＣＨＰ１では、素子形成部として機能しないターミネーション部ＴＭＲの占有面積の縮小による半導体チップＣＨＰ１のダウンサイジングが可能となり、これによって、製造コストの削減を図ることができることを意味する。
【００６３】
以上のことから、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができるという本実施の形態１における第１特徴点の直接的な効果として、シリコーンゲルＧＬの絶縁破壊を効果的に抑制できる結果、半導体装置の信頼性を向上することができることになる。さらに、本実施の形態１における第１特徴点の間接的な効果として、半導体チップＣＨＰ１の端部近傍まで高電界となる設計が可能となる結果、素子形成部として機能しないターミネーション部ＴＭＲのサイズを小さくできることになる。このことから、本実施の形態１における第１特徴点の間接的な効果として、半導体チップＣＨＰ１のサイズを縮小化することができ、これによって、半導体装置の製造コストを低減できることになる。
【００６４】
なお、本実施の形態１における第１特徴点は、例えば、図１５に示すように、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、面一の部分を含むように構成されていればよい。例えば、図１６に示す領域ＣＲで囲まれた部分の形状（斜め形状）や、図１７に示す領域ＤＲで囲まれた部分の形状（突出形状）のように、耐高電界封止部材ＭＲの外端部ＥＧ２の一部に面一とはならない部分が存在してもよい。つまり、本実施の形態１における第１特徴点は、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、少なくとも部分的に面一の部分が含まれていればよい。この構成が実現されれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲが形成されることになり、半導体チップＣＨＰ１の端面近傍での耐高電界封止部材ＭＲによる電界緩和効果を充分に得ることができる。
【００６５】
次に、本実施の形態１における第２特徴点は、例えば、図１５に示すように、耐高電界封止部材ＭＲの外端部ＥＧ２における厚さが、耐高電界封止部材ＭＲのその他の部分の厚さよりも厚く形成されている点にある。この本実施の形態１における第２特徴点は、例えば、図１５に示すように、耐高電界封止部材ＭＲの内端部ＥＧ３の膜厚が徐々に薄くなる構成として具現化されている。言い換えれば、本実施の形態１における第２特徴点は、耐高電界封止部材ＭＲの内端部ＥＧ３の形状が緩やかなテーパ形状となっているということができる。これにより、本実施の形態１によれば、半導体チップＣＨＰ１と耐高電界封止部材ＭＲとの接触面積を大きくすることができる。このことは、半導体チップＣＨＰ１と耐高電界封止部材ＭＲとの接着強度を向上できることを意味し、これによって、半導体装置の信頼性を向上することができる。さらには、本実施の形態１における第２特徴点によれば、ターミネーション部ＴＭＲだけでなく、ターミネーション部ＴＭＲに隣接する周辺領域も耐高電界封止部材ＭＲで覆うことができる。このことは、本実施の形態１における第２特徴点によれば、ターミネーション部ＴＭＲだけでなく、ターミネーション部ＴＭＲに隣接する周辺領域においても、耐高電界封止部材ＭＲによる電界強度の緩和を図ることができ、この点からも、半導体装置の信頼性の向上を図ることができる。つまり、本実施の形態１における第２特徴点によれば、耐高電界封止部材ＭＲで覆われる半導体チップＣＨＰ１の領域が大きくなることに起因して、耐高電界封止部材ＭＲと半導体チップＣＨＰ１との接着強度の向上と電界緩和領域の増大とを実現することができる。
【００６６】
さらに、例えば、図１５において、アノード電極ＡＤＥは、等電位面となるため、ターミネーション部ＴＭＲからの電界は、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心に広がっていく。一方、図１５に示すように、耐高電界封止部材ＭＲの内端部ＥＧ３の形状が緩やかなテーパ形状となっている場合、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心とした一定距離の範囲内を覆うように耐高電界封止部材ＭＲが形成されることになる。このことは、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心に広がる電界に対応するように、耐高電界封止部材ＭＲが形成されていることになり、耐高電界封止部材ＭＲによる電界緩和効果を無駄なく実現することができることになる。この結果、本実施の形態１における第２特徴点によれば、電界強度の高くなる領域を耐高電界封止部材ＭＲで覆うことができる。このことから、本実施の形態１によれば、耐高電界封止部材ＭＲの外端部ＥＧ２だけでなく、耐高電界封止部材ＭＲの内端部ＥＧ３においても、シリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまうことを抑制でき、これによって、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができる。このように本実施の形態１によれば、第１特徴点によって耐高電界封止部材ＭＲの外端部ＥＧ２における電界強度の緩和を図ることができるとともに、第２特徴点によって耐高電界封止部材ＭＲの内端部ＥＧ３における電界強度の緩和を図ることができる。
【００６７】
また、本実施の形態１における第２特徴点によれば、製造方法上の利点も得ることができる。すなわち、例えば、図７に示すように、半導体チップＣＨＰ１のアノード電極ＡＤＥとワイヤＷとの接合部がワイヤボンディング時の位置ずれによって、アノード電極ＡＤＥとターミネーション部ＴＭＲの境界領域に接近した場合でも、耐高電界封止部材ＭＲの内端部ＥＧ３がテーパ形状をしていると、接合部のヒールの立ち上がり部との干渉が生じにくい。これにより、干渉による耐高電界封止部材ＭＲへのダメージを抑制できる。
【００６８】
また、耐高電界封止部材ＭＲの内端部におけるテーパ形状は、ペースト状態の耐高電界封止部材ＭＲを塗布する塗布条件で自動的に決定され、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程は不要となる。特に、絶縁基板ＳＵＢに搭載した半導体チップＣＨＰ１は、面内方向にも高さ方向にもアライメントずれが生じるため、正確なパターニングが難しい。この点に関し、本実施の形態１では、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程は不要であり、この点の利点は大きい。さらには、耐高電界封止部材ＭＲの膜厚は、典型的には、約８０μｍとかなり厚いため、せいぜい１０μｍ程度までの膜に適用する一般的なフォトリソグラフィ工程が困難であることを考慮すると、本実施の形態では、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程が不要である利点は大きくなる。
【００６９】
なお、ペースト状態の耐高電界封止部材ＭＲを塗布する塗布条件は、ディスペンサのノズル径、吐出圧、ギャップ長（ノズルと塗布対象との間の距離）、塗布速度（ノズルの面内移動速度）、塗布材料としての耐高電界封止部材ＭＲの粘度や温度をパラメータとして、所望の塗布膜厚と塗布線幅が得られる範囲で調整することができる。
【００７０】
続いて、本実施の形態１における第３特徴点は、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成する点にある。具体的には、図９に示すように、半導体ウェハＷＦのスクライブラインＳＣＲに沿って、ペースト状態の耐高電界封止部材ＭＲを塗布した後、図１２に示すように、半導体ウェハＷＦをスクライブラインＳＣＲに沿ってダイシングする。これにより、図１５に示すような断面形状の半導体チップＣＨＰを得ることができる。すなわち、本実施の形態１における第３特徴点により、上述した第１特徴点を有する半導体チップＣＨＰ１を得ることができる。このように、本実施の形態１によれば、図１５に示すように、耐高電界封止部材ＭＲの外端部ＥＧ２がほぼ垂直な形状となり、耐高電界封止部材ＭＲの外端部ＥＧ２において、膜厚がほぼ最大の状態が保持される。このことが、ターミネーション部ＴＭＲを設計する上で重要となる。つまり、面積効率を向上できる幅の小さいターミネーション部ＴＭＲは、半導体チップＣＨＰの端面ＥＧ１近傍まで電界強度が高くなる。このため、例えば、図６に示す関連技術のように、耐高電界封止部材ＭＲの外端部において、膜厚が薄くなると、電界強度の緩和を充分に図ることができなくなり、耐高電界封止部材ＭＲを覆うシリコーンゲルＧＬに印加される電界の電界強度が絶縁破壊電界強度を超えてしまう。したがって、ＳｉＣに代表されるワイドバンドギャップ半導体材料の優れた物性を有効活用できる幅の狭いターミネーション部ＴＭＲを実現するためには、耐高電界封止部材ＭＲの外端部における膜厚が厚いことが必要とされるのである。
【００７１】
この点に関し、本実施の形態１における第３特徴点によれば、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができるという本実施の形態１における第１特徴点を実現することができる。このことから、本実施の形態１における第３特徴点によれば、シリコーンゲルＧＬの絶縁破壊を効果的に抑制できる耐高電界封止部材ＭＲの形状を実現できる結果、半導体装置の信頼性を向上することができる。さらに、本実施の形態１における第３特徴点を有する半導体装置の製造方法を採用することにより、半導体チップＣＨＰ１の端部近傍まで高電界となる設計が可能となる結果、素子形成部として機能しないターミネーション部ＴＭＲのサイズを小さくできることになる。したがって、本実施の形態１における第３特徴点によれば、半導体チップＣＨＰ１のサイズを縮小化することができ、これによって、半導体装置の製造コストを低減できる。
【００７２】
ここで、耐高電界封止部材ＭＲの形状に関しては、耐高電界封止部材ＭＲの外端部ＥＧ２の少なくとも一部が垂直あるいは垂直に近い端部形状を有することにより、半導体チップＣＨＰ１の端面近傍での高電界となる半導体チップＣＨＰ１の構造に対応した封止が可能となる。この観点から、耐高電界封止部材ＭＲの形状は、図１６に示すように、外端部の上部の一部が傾斜形状となる場合や、図１７に示すように、外端部の上部の一部が凸形状となる場合であっても、図１５に示す構造と同様の効果を得ることができる。
【００７３】
図１６や図１７に示す形状は、主に、耐高電界封止部材ＭＲの熱硬化条件の強さとダイシング条件（ブレード回転数や移動速度）との関係で決定されるが、ダイシング後における耐高電界封止部材ＭＲと半導体チップＣＨＰ１との密着性などの他の要素を考慮して最適化することができる。
【００７４】
また、本実施の形態１における第３特徴点によれば、以下に示す利点を得ることができる。すなわち、図５に示す関連技術のように、絶縁基板ＳＵＢに搭載された半導体チップＣＨＰごとに耐高電界封止部材ＭＲを塗布する方法では、半導体チップＣＨＰと絶縁基板ＳＵＢとを接着する半田材ＡＤＨのばらつきから半導体チップＣＨＰの傾きや、面内位置および回転などのアライメントずれがある。このことから、耐高電界封止部材ＭＲの塗布に使用されるディスペンサＤＰに高精度な位置補正技術が必要となる。例えば、耐高電界封止部材ＭＲの塗布量は、ノズルと対象物との間の距離に敏感なため、画像認識技術によるノズルの面内位置補正に加えて、センサによって半導体チップＣＨＰまでの距離を検出して、半導体チップＣＨＰの傾きを補正する機能も必要とされる。これに対し、本実施の形態１における第３特徴点によれば、半導体ウェハ全体に対するアライメントを最初に一度実施するだけで、後は、画像認識技術によって、ノズルの面内位置を適切に補正すればよく、センサによる高さ調整機能を必要とせずに高精度の塗布技術を実現することができる。このように、本実施の形態１における第３特徴点によれば、塗布装置のコストを低減できるとともに、耐高電界封止部材ＭＲの塗布処理における画像認識時間や半導体チップごとのノズルの移動にかかる時間を削減することができるため、製造時間の短縮効果を得ることができる。
【００７５】
さらに、本実施の形態１における第３特徴点によれば、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成することができるので、製造工程のＴＡＴ（ターンアラウンドタイム）を削減できる。同時に、各チップ領域が等間隔で傾きが揃った半導体ウェハの状態で耐高電界封止部材ＭＲを塗布するので、耐高電界封止部材ＭＲの形成工程や検査工程の精度も向上することができる。これにより、本実施の形態１によれば、耐高電界封止部材ＭＲの形成不良による廃棄コストの低減、検査工程の簡略化およびディスペンサなどの装置の低価格化を図ることができる。
【００７６】
特に、検査工程について補足すると、例えば、半導体ウェハの状態で耐高電界封止部材ＭＲを形成することにより、半導体ウェハでの耐圧検査が容易となる。例えば、関連技術のように、絶縁基板に搭載された半導体チップごとに耐高電界封止部材ＭＲを塗布する方法では、半導体ウェハの段階では、半導体ウェハ上に耐高電界封止部材ＭＲが形成されていない。このことから、関連技術においては、耐高電界封止部材ＭＲを形成していない状態の半導体ウェハに対して耐圧検査を実施することになる。この場合、半導体ウェハに高電圧を印加する際、空気中の耐圧を超えて気中放電が発生するため、フロリナート滴下や局所的な高気圧化により気中放電を防止する特殊な付帯設備が必要となる。これに対し、本実施の形態１によれば、半導体ウェハの状態で耐高電界封止部材ＭＲが形成されていることから、上述した付帯設備が不要となり、これによって検査工程の簡略化と高速化が可能となる利点を得ることができる。
【００７７】
一方、半導体ウェハの状態で耐高電界封止部材ＭＲを形成する本実施の形態１における半導体装置の製造方法では、半導体チップを絶縁基板上に搭載するチップ搭載工程で実施される高温熱処理が耐高電界封止部材ＭＲにも加わることになる。したがって、本実施の形態１における半導体装置の製造方法では、上述した高温熱処理が耐高電界封止部材ＭＲに加えられることに起因する耐高電界封止部材ＭＲからの脱ガスの問題が顕在化するおそれがある。この点に関し、本実施の形態１では、例えば、耐高電界封止部材ＭＲの形成工程後において熱硬化のために実施される通常の熱処理に加えて、より高温（２００℃〜３６０℃程度）の追加の熱処理を行なうことにより、チップ搭載工程よりも前段階で、予め耐高電界封止部材ＭＲからの脱ガス工程を実施することができる。これにより、本実施の形態１によれば、チップ搭載工程よりも前の工程に耐高電界封止部材ＭＲを形成する工程が存在する場合であっても、チップ搭載工程での高温熱処理による耐高電界封止部材ＭＲからの脱ガスの発生を抑制することができる。この結果、本実施の形態１によれば、半導体装置の信頼性を向上することができる。
【００７８】
２．平面に着目した技術的思想
＜改善の検討＞
パワー半導体素子には、オン抵抗の低減と耐圧の向上が求められているが、オン抵抗の低減と耐圧の向上とはトレードオフの関係にある。例えば、オン抵抗の低減には、半導体チップに形成されるアクティブ領域（素子形成部）の面積を大きくすることが有効であり、オン抵抗を低減する観点から、アクティブ領域の平面形状を四角形形状とすることが望ましい。ところが、アクティブ領域の平面形状を四角形形状とすると、アクティブ領域の角部（コーナ部）が辺よりも高電界となるため、アクティブ領域を囲むようにターミネーション部を形成しても、角部において耐圧の低下が生じて、パワー半導体素子が破壊されるおそれがある。このことから、例えば、アクティブ領域の角部を円弧形状にすることにより、角部における電界を緩和して、耐圧を確保することが行なわれている。
【００７９】
ただし、アクティブ領域の角部を円弧形状にする場合、円弧形状の曲率半径を大きくすると、アクティブ領域の面積が小さくなり、充分なオン抵抗の低減を図ることが困難となる。したがって、例えば、図１８に示すような関連技術がある。図１８は、関連技術における半導体チップＣＨＰを示す平面図である。図１８に示すように、関連技術における半導体チップＣＨＰは、アクティブ領域上に形成されたアノード電極ＡＤＥを囲むように、ｐ型半導体領域ＰＲ１とｐ型半導体領域ＰＲ２とチャネルストップ層ＣＳからなるターミネーション部ＴＭＲが形成されている。このとき、関連技術においては、基板の方向によって電界強度が異なることを考慮して、高電界が加わる方向の角部の曲率半径を大きくすることが行なわれている。具体的には、図１８に示すように、基板の中心から［−１−１２０］方向側のｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２の角部の曲率半径を、基板の中心から ［１１−２０］方向側のｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２の角部の曲率半径よりも大きくすることが行なわれている。
【００８０】
ここで、図１８に示すように構成されている関連技術における半導体チップＣＨＰのターミネーション部ＴＭＲを覆うように耐高電界封止部材を形成することを考える。例えば、曲率半径の大きな角部の形状に合わせて耐高電界封止部材を形成する場合、曲率半径の小さな角部においても、曲率半径の大きな角部の形状に合わせた耐高電界封止部材が形成されることから、アノード電極ＡＤＥ（アクティブ領域に対応）の面積が小さくなってしまう。このことは、アノード電極ＡＤＥ上にワイヤを形成する領域が小さくなることを意味し、これによって、オン抵抗の低減を充分に図ることができなくなるとともに、耐高電界封止部材とワイヤとの干渉が生じて、半導体装置の製造歩留りが低下することが懸念される。一方、曲率半径の小さな角部の形状に合わせて耐高電界封止部材を形成する場合、曲率半径の大きな角部においても、曲率半径の小さな角部の形状に合わせた耐高電界封止部材が形成されることから、曲率半径の大きな角部を充分に耐高電界封止部材で覆うことが困難となる。このことは、曲率半径の大きな角部において、高電界封止部材による電界の緩和効果を充分に得ることができなくなることを意味し、これによって、曲率半径の大きな角部での耐圧の確保が困難となる結果、半導体装置の信頼性の低下を招くことになる。
【００８１】
このように、本発明者は、図１８に示す関連技術に存在する改善の余地を新たに見出し、この改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。
【００８２】
＜実施の形態１における特徴（構成）＞
例えば、シリコンよりもバンドギャップの大きな半導体材料（例えば、ＳｉＣ）を含む半導体チップにおいて、半導体チップが、周縁部と、周縁部の内側に位置する半導体素子形成部と、周縁部を覆い、かつ、半導体素子形成部を囲む耐高電界封止部材（絶縁部材）を有することを前提とする。このとき、本実施の形態１における第４特徴点は、平面視において、耐高電界封止部材の内端部の形状が、互いに曲率半径の異なる曲線部を含む点である。これにより、オン抵抗の低減と耐圧の向上とを両立することができる。
【００８３】
まず、本実施の形態１における「曲率半径」の定義について説明する。図１９は、本実施の形態１における「曲率半径」の定義を説明する図である。図１８において、太線は、耐高電界封止部材の内端部ＩＥＧを示しており、角部は曲線部ＣＲＬとなっている。図１８において、内端部ＩＥＧからｘ方向に延長した直線を接線ＳＬ１とし、内端部ＩＥＧからｙ方向に延長した直線を接線ＳＬ２とする。そして、接線ＳＬ１が内端部ＩＥＧから離れる点をＡ点とし、接線ＳＬ２が内端部ＩＥＧから離れる点をＢ点とする。また、Ａ点から接線ＳＬ１に対して垂直に引いた線分を線分ＳＬ３とし、Ｂ点から接線ＳＬ２に対して垂直に引いた線分を線分ＳＬ４とする。このとき、線分ＳＬ３と線分ＳＬ４との交点をＣ点とした場合、Ａ点とＣ点との長さを「ｒ１」とし、Ｂ点とＣ点との長さを「ｒ２」とする。ここで、本実施の形態１における「曲率半径」は、「ｒ１」と「ｒ２」の平均値として定義される。つまり、本実施の形態１における耐高電界封止部材の内端部ＩＥＧを構成する曲線部ＣＲＬの「曲率半径」は、「ｒ１」と「ｒ２」の平均値となる。
【００８４】
次に、図２０（ａ）は、本実施の形態１における半導体チップＣＨＰ１の平面構成を示す模式図である。図２０（ａ）において、本実施の形態１における半導体チップＣＨＰ１は、矩形形状をしており、半導体チップＣＨＰ１の周縁部が耐高電界封止部材ＭＲで覆われ、かつ、半導体チップＣＨＰ１の中央部に形成されているアノード電極ＡＤＥが耐高電界封止部材ＭＲから露出している。このとき、本実施の形態１における第４特徴点は、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含んでいる点にある。具体的には、図２０（ａ）に示すように、４箇所の角部のうち、２箇所の角部に形成されている曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）の曲率半径が、他の２箇所の角部に形成されている曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）の曲率半径よりも大きくなっている。つまり、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状は、第１曲率半径を有する一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、第１曲率半径とは異なる第２曲率半径を有する一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とを含んでいる。さらに詳細には、例えば、図２０（ａ）において、矩形形状をした半導体チップＣＨＰ１の一対の対角線を対角線ＤＧＬ１および対角線ＤＧＬ２とする。このとき、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ２と交差する。
【００８５】
このように構成されている本実施の形態１における半導体チップＣＨＰ１によれば、例えば、図２０（ａ）に示す平面形状の耐高電界封止部材ＭＲによって、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆うことができる。すなわち、本実施の形態１によれば、同一の半導体チップＣＨＰ１において、内端部ＩＥＧが異なる曲率半径の曲線部を含む形状の耐高電界封止部材ＭＲの形成が可能となる。これにより、本実施の形態１によれば、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆うことによって、耐高電界封止部材ＭＲで覆う必要のある領域を確実に耐高電界封止部材ＭＲで覆うことができるため、耐圧の向上を図ることができる。同時に、本実施の形態１によれば、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆うことによって、耐高電界封止部材ＭＲから露出するアノード電極ＡＤＥの面積を大きくすることができる結果、アクティブ領域の面積の増大によるオン抵抗の低減を図ることができる。
【００８６】
すなわち、本実施の形態１における第４特徴点によれば、耐高電界封止部材ＭＲの内端部ＩＥＧの形状を、図１８に示す平面形状のターミネーション部ＴＭＲを過不足なく覆う形状に合わせることができるため、オン抵抗の低減と耐圧の向上とを両立することができる。このように、本実施の形態１における第４特徴点によれば、図１８に示すような互いに曲率半径の異なる部位を有する平面形状のターミネーション部ＴＭＲの利点を最大限に引き出すことが可能となり、半導体装置の性能向上と信頼性向上とを実現できる。
【００８７】
なお、本実施の形態１における技術的思想は、図２０（ａ）に示す平面構成に限定されるものではなく、例えば、図２０（ｂ）に示す平面構成も実現することができる。図２０（ｂ）において、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ２と交差する。
【００８８】
＜実施の形態１における特徴（製造方法）＞
続いて、上述した本実施の形態１における第４特徴点を有する耐高電界封止部材ＭＲの形成工程を含む半導体装置の製造方法について、図面を参照しながら説明する。
【００８９】
本実施の形態１における半導体装置の製造方法は、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成するという上述した第３特徴点を前提として、以下に示す第５特徴点を有する。
【００９０】
まず、本実施の形態１における耐高電界封止部材ＭＲの形成工程は、例えば、半導体ウェハＷＦのｘ方向（第１方向）に沿って、ペースト状態の耐高電界封止部材ＭＲを並行線状に塗布し、このｘ方向へ塗布された耐高電界封止部材ＭＲが乾燥する前のペースト状態であるうちに、ｘ方向と直交するｙ方向（第２方向）へ並行線状にペースト状態の耐高電界封止部材ＭＲを塗布する。その後、半導体ウェハＷＦに対して、高温熱処理を実施することにより、ペースト状態の耐高電界封止部材ＭＲを硬化させる。ここで、本実施の形態１における耐高電界封止部材ＭＲの形成工程では、ｘ方向へ塗布された耐高電界封止部材ＭＲが乾燥する前のペースト状態であるうちに、ｘ方向と直交するｙ方向（第２方向）へ並行線状にペースト状態の耐高電界封止部材ＭＲを塗布する点に第５特徴点がある。これにより、ｘ方向へ塗布したペースト状態の耐高電界封止部材ＭＲと、ｙ方向へ塗布したペースト状態の耐高電界封止部材ＭＲとが交差する部分において、ｘ方向へ塗布したペースト状態の耐高電界封止部材ＭＲが、ｙ方向へのペースト状態の耐高電界封止部材ＭＲを塗布する際に引きずられる。この結果、交差部分の角部において、耐高電界封止部材ＭＲの内端部の形状が変化して、曲率半径の増大が生じることになる。
【００９１】
具体的に、図２１に示すように、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、例えば、半導体ウェハを上方から見て、常に左から右（あるいは右から左）への方向に塗布する（これを同一方向塗布と呼ぶ）ことにより実現できる、また、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、１本目を左から右へ塗布し、かつ、２本目を右から左へ塗布し、かつ、３本目を左から右へ塗布するというように、１本ごとに塗布方向を逆にする（これを交互塗布と呼ぶ）ことによっても実現できる。例えば、図２１では、３本の塗布を左から右への同一方向塗布で実施した３本のラインＬ１〜Ｌ３が図示されている。なお、同一の半導体ウェハＷＦへのｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、同一方向塗布と交互塗布とを混在させることもできる。いずれの塗布方法においても、ｘ方向への塗布は、耐高電界封止部材ＭＲの内端部の形状には影響を及ぼさない。
【００９２】
次に、図２２に示すように、ｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布は、耐高電界封止部材ＭＲの内端部の形状に影響を及ぼすため重要である。例えば、図２２では、３本のｙ方向への塗布を上から下への同一方向塗布で実施した３本のラインＲ１〜Ｒ３が図示されている。これにより、ｘ方向への塗布で形成された３本のラインＬ１〜Ｌ３との交差領域において、ｘ方向への塗布で形成された３本のラインＬ１〜Ｌ３が下方向に引きずられて、図２０（ａ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。一方、例えば、３本のｙ方向への塗布を下から上への同一方向塗布で３本のラインＲ１〜Ｒ３を形成する場合には、ｘ方向への塗布で形成された３本のラインＬ１〜Ｌ３との交差領域において、ｘ方向への塗布で形成された３本のラインＬ１〜Ｌ３が上方向に引きずられて、図２０（ｂ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。
【００９３】
さらに、半導体ウェハＷＦ上に形成した耐高電界封止部材ＭＲに関して、耐高電界封止部材ＭＲの内端部を異なる曲率半径の曲線部を有する形状から形成する工程の詳細について説明する。本実施の形態１における耐高電界封止部材ＭＲの形成工程では、耐高電界封止部材ＭＲの内端部の角部の形状は、直角にならず、常にある曲率半径を有する丸みを帯びた形状になっており、この丸みを帯びた形状は、以下に示す本実施の形態１に特有の２つの要因に起因する。
【００９４】
第１の要因は、半導体ウェハＷＦ上に塗布した耐高電界封止部材ＭＲは、塗布時においてはペースト状態であるために自然に広がることに起因している。
【００９５】
第２の要因は、半導体ウェハＷＦ上に、ペースト状態の耐高電界封止部材ＭＲを縦横に交差するように塗布する際に、交差領域において、ｘ方向に先に塗布したペースト状態の耐高電界封止部材ＭＲを、ｘ方向に塗布した耐高電界封止部材ＭＲがペースト状態である間に、ｘ方向とは直交するｙ方向に後から塗布したペースト状態の耐高電界封止部材ＭＲが引きずることに起因している。以下では、この点について、さらに説明する。
【００９６】
図２１は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止部材ＭＲを塗布する様子を示す模式図である。ここで、ｘ方向は、半導体ウェハＷＦのオリエンテーションフラット部分を下にして半導体ウェハＷＦの表面を上方から見たときの横方向である。例えば、最終硬化後の耐高電界封止部材ＭＲの膜厚が８０μｍとなるように条件を調整したディスペンサにより、６ｍｍ間隔、幅１．９ｍｍでペースト状態の耐高電界封止部材ＭＲを塗布する。次に、図２２に示すように、ｘ方向への耐高電界封止部材ＭＲの塗布に続いて、ｘ方向へ塗布された耐高電界封止部材ＭＲがペースト状態を保持している間に、ｘ方向への塗布を実施する際の条件と同一条件でのディスペンサを使用して、７ｍｍ間隔、幅１．９ｍｍで、ｘ方向と直交するｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。このとき、ｙ方向に塗布されたペースト状態の耐高電界封止部材ＭＲが、ｘ方向に塗布されたペースト状態の耐高電界封止部材ＭＲと交差する部分において、ｙ方向に塗布されたペースト状態の耐高電界封止部材ＭＲが、ｘ方向に塗布されたペースト状態の耐高電界封止部材ＭＲを引きずることになる。この結果、チップ領域に存在する４箇所の角部のうちの２箇所の角部に形成されている曲線部の曲率半径の増加が生じる。
【００９７】
なお、例えば、図２２では、ｘ方向とｙ方向のそれぞれに塗布された耐高電界封止部材ＭＲ、および、ｙ方向に塗布された耐高電界封止部材ＭＲがｘ方向に塗布された耐高電界封止部材ＭＲを引きずって形成された引きずり部分（拡がり部分）との間に境界線が描かれているが、実際には、これらの耐高電界封止部材ＭＲは、互いに均一に混合して、耐高電界封止部材ＭＲは連続的に形成されている。このことは、以後に示す模式図においても同様である。
【００９８】
図２３は、図２２に示す耐高電界封止部材ＭＲを塗布した半導体ウェハＷＦを水平に保持した状態で、窒素雰囲気下において、（１）１００℃、２０分、（２）２００℃、１時間、（３）３００℃、１時間の温度シーケンスによって硬化した耐高電界封止部材ＭＲを模式的に示す図である。図２３に示すように、硬化後の耐高電界封止部材ＭＲの内端部ＩＥＧの形状は、曲率半径の大きな曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、曲率半径の小さな曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とを含む。すなわち、耐高電界封止部材ＭＲには、交差部分での引きずりと塗布部分全体に均等に発生する耐高電界封止部材ＭＲの広がりの影響によって形成される曲率半径の大きな曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、塗布部分全体に均等に発生する耐高電界封止部材ＭＲの広がりの影響によってわずかに曲率半径の増加が生じた曲率半径の小さな曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とが形成される。このようにして、本実施の形態１における耐高電界封止部材ＭＲの形成工程によれば、平面視において、耐高電界封止部材の内端部の形状が、互いに曲率半径の異なる曲線部を含むという本実施の形態１における第４特徴点を有する耐高電界封止部材ＭＲを形成することができることになる。
【００９９】
＜変形例１＞
図２４（ａ）は、実施の形態１の変形例１における半導体チップＣＨＰ１の平面構成を模式的に示す図である。図２４（ａ）に示すように、本変形例１における半導体チップＣＨＰ１は、矩形形状をしており、半導体チップＣＨＰ１の周縁部が耐高電界封止部材ＭＲで覆われ、かつ、半導体チップＣＨＰ１の中央部に形成されているアノード電極ＡＤＥが耐高電界封止部材ＭＲから露出している。ここで、例えば、図２４（ａ）において、矩形形状をした半導体チップＣＨＰ１の一対の対角線を対角線ＤＧＬ１および対角線ＤＧＬ２とする。このとき、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ２と交差する。このようにして、本変形例１における半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成されていることになる。
【０１００】
なお、本変形例１における半導体チップＣＨＰ１は、図２４（ａ）に示す平面構成だけでなく、図２４（ａ）に示す平面構成と左右が逆となる図２４（ｂ）に示す平面構成であってもよい。このとき、図２４（ｂ）において、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの一方の曲線部ＣＲＬ１Ａは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの一方の曲線部ＣＲＬ２Ｂは、対角線ＤＧＬ１と交差する。一方、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のうちの他方の曲線部ＣＲＬ１Ｂは、対角線ＤＧＬ２と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のうちの他方の曲線部ＣＲＬ２Ａは、対角線ＤＧＬ２と交差する。このようにして、図２４（ｂ）に示す半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成される。
【０１０１】
図２５は、図２４（ａ）に示す耐高電界封止部材ＭＲの内端部ＩＥＧの形状を実現する製造工程を模式的に示す図である。まず、図２５に示すように、ｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２５では、３本のラインＲ１〜Ｒ３が図示されている。次に、図２５に示すように、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２５では、３本のｘ方向への塗布を左から右への同一方向塗布で実施した３本のラインＬ１〜Ｌ３が図示されている。これにより、ｙ方向への塗布で形成された３本のラインＲ１〜Ｒ３との交差領域において、ｙ方向への塗布で形成された３本のラインＲ１〜Ｒ３が右方向に引きずられて、図２４（ａ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。一方、図２６に示すように、例えば、３本のｘ方向への塗布を右から左への同一方向塗布で３本のラインＬ１〜Ｌ３を形成する場合には、ｙ方向への塗布で形成された３本のラインＲ１〜Ｒ３との交差領域において、ｙ方向への塗布で形成された３本のラインＲ１〜Ｒ３が左方向に引きずられて、図２４（ｂ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。
【０１０２】
＜変形例２＞
図２７（ａ）は、実施の形態１の変形例２における半導体チップＣＨＰ１の平面構成を模式的に示す図である。ここで、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のそれぞれは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のそれぞれは、対角線ＤＧＬ２と交差する。このようにして、本変形例２における半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成されていることになる。
【０１０３】
なお、本変形例２における半導体チップＣＨＰ１は、図２７（ａ）に示す平面構成だけでなく、図２７（ａ）に示す平面構成と左右が逆となる図２７（ｂ）に示す平面構成であってもよい。このとき、図２７（ｂ）において、一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）のそれぞれは、対角線ＤＧＬ１と交差し、かつ、一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）のそれぞれは、対角線ＤＧＬ２と交差する。このようにして、図２７（ｂ）に示す半導体チップＣＨＰ１においても、平面視において、耐高電界封止部材ＭＲの内端部ＩＥＧの形状が、互いに曲率半径の異なる曲線部を含むように構成される。
【０１０４】
図２８（ａ）は、図２７（ａ）に示す平面構成を有する半導体チップＣＨＰ１において、素子形成部に形成されているアノード電極ＡＤＥの表面にワイヤとの接続部ＣＵ１〜ＣＵ３が形成されている状態を示す模式図である。図２８（ａ）に示すように、対角線ＤＧＬ１と交差するように曲率半径の小さな曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）が形成されている。したがって、対角線ＤＧＬ１に沿ったアノード電極ＡＤＥの幅は大きくなり、この結果、この対角線ＤＧＬ１に沿って、半導体チップＣＨＰ１と複数のワイヤのそれぞれとの複数の接続部ＣＵ１〜ＣＵ３を配置することができる。すなわち、本変形例２によれば、対角線ＤＧＬ１と交差する曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）の曲率半径が小さくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ１に沿って、複数の接続部ＣＵ１〜ＣＵ３を配置しやすくなる利点を得ることができる。この場合、複数のワイヤに流れる電流値を均等化しやすく、半導体装置の信頼性を向上することができる。一方、対角線ＤＧＬ２と交差する曲線部（ＣＲＬ１Ａ，ＣＲＬ１Ｂ）の曲率半径が大きくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ２に沿ったアノード電極ＡＤＥの幅は小さくなり、耐高電界封止部材ＭＲで覆われる面積が増大するため、半導体チップＣＨＰ１の耐圧を向上することができる。このように、本変形例２では、図２７（ａ）に示すように、対角線ＤＧＬ１の一端点である角部ＣＮＲ１と、曲線部ＣＲＬ２Ａと対角線ＤＧＬ１との交差点ＣＰ１との間の距離である耐高電界封止部材ＭＲの幅Ｌ１は、対角線ＤＧＬ２の一端点である角部ＣＮＲ２と、曲線部ＣＲＬ１Ａと対角線ＤＧＬ２との交差点ＣＰ２との間の距離である耐高電界封止部材ＭＲの幅Ｌ２よりも小さくなっている。これにより、対角線ＤＧＬ１に沿った耐高電界封止部材ＭＲの幅Ｌ１が小さくなる結果、対角線ＤＧＬ１に沿って、複数の接続部ＣＵ１〜ＣＵ３を配置しやすくなる利点を得ることができるとともに、対角線ＤＧＬ２に沿った耐高電界封止部材ＭＲの幅Ｌ２が大きくなる結果、耐圧を向上できる。
【０１０５】
同様に、図２８（ｂ）は、図２７（ｂ）に示す平面構成を有する半導体チップＣＨＰ１において、素子形成部に形成されているアノード電極ＡＤＥの表面にワイヤとの接続部ＣＵ１〜ＣＵ３が形成されている状態を示す模式図である。図２８（ｂ）に示すように、対角線ＤＧＬ２と交差するように曲率半径の小さな曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）が形成されている。したがって、対角線ＤＧＬ２に沿ったアノード電極ＡＤＥの幅は大きくなり、この結果、この対角線ＤＧＬ２に沿って、半導体チップＣＨＰ１と複数のワイヤのそれぞれとの複数の接続部ＣＵ１〜ＣＵ３を配置することができる。すなわち、本変形例２によれば、対角線ＤＧＬ２と交差する曲線部（ＣＲＬ２Ａ，ＣＲＬ２Ｂ）の曲率半径が小さくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ２に沿って、複数の接続部ＣＵ１〜ＣＵ３を配置しやすくなる利点を得ることができる。この場合、複数のワイヤに流れる電流値を均等化しやすく、半導体装置の信頼性を向上することができる。一方、対角線ＤＧＬ１と交差する曲線部（ＣＲＬ１Ａ，ＣＲＬ１Ｂ）の曲率半径が大きくなるように耐高電界封止部材ＭＲの内端部ＩＥＧの形状を形成することにより、対角線ＤＧＬ１に沿ったアノード電極ＡＤＥの幅は小さくなり、耐高電界封止部材ＭＲで覆われる面積が増大するため、半導体チップＣＨＰ１の耐圧を向上することができる。
【０１０６】
図２９は、図２７（ａ）に示す耐高電界封止部材ＭＲの内端部ＩＥＧの形状を実現する製造工程を模式的に示す図である。まず、図２９に示すように、ｙ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２９では、３本のラインＲ１〜Ｒ３が図示されている。次に、図２９に示すように、ｘ方向へのペースト状態の耐高電界封止部材ＭＲの塗布を実施する。例えば、図２５では、３本のｘ方向への塗布を交互塗布で実施した３本のラインＬ１〜Ｌ３が図示されている。これにより、ｙ方向への塗布で形成された３本のラインＲ１〜Ｒ３との交差領域において、ｙ方向への塗布で形成された３本のラインＲ１〜Ｒ３は、図２９に示すように引きずられて、図２７（ａ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。一方、図３０に示すように、例えば、３本のｘ方向への塗布を図２９の場合とは逆にして３本のラインＬ１〜Ｌ３を形成する場合、ｙ方向への塗布で形成された３本のラインＲ１〜Ｒ３との交差領域において、３本のラインＲ１〜Ｒ３は引きずられて、図２７（ｂ）に示す内端部ＩＥＧの形状を有する耐高電界封止部材ＭＲを形成することができる。
【０１０７】
＜具体的寸法例＞
次に、半導体チップＣＨＰ１の平面構成における具体的寸法例について説明する。図３１は、各パラメータで規定される複数のチップ１〜１４のそれぞれについて、各パラメータの具体的な数値例を示す図である。図３１において、「チップ横寸」は、チップの横幅を示し、「チップ縦寸」は、チップの縦幅を示している。「樹脂幅１」は、横方向に塗布した耐高電界封止部材（樹脂）の幅の２分の１の寸法（最小部分）（ｍｍ）を示し、「樹脂幅２」は、縦方向に塗布した耐高電界封止部材（樹脂）の幅の２分の１の寸法（最小部分）（ｍｍ）を示している。「樹脂高さ１」は、横方向に塗布した耐高電界封止部材（樹脂）の最大厚み（μｍ）を示し、「樹脂高さ２」は、縦方向に塗布した耐高電界封止部材（樹脂）の最大厚み（μｍ）を示している。「内周形状Ａ〜Ｆ」のそれぞれは、図３１中に示す形状を示している。「曲率半径１〜４」のそれぞれは、図３１中の破線で囲む曲線部の曲率半径（ｍｍ）である。
【０１０８】
＜半導体モジュールの構成＞
続いて、本実施の形態１における半導体モジュールの構成について説明する。図３２および図３３は、本実施の形態１における半導体モジュールＭＪの構成を示す模式図である。図３２および図３３に示すように、絶縁基板ＳＵＢには、例えば、ダイオードが形成された本実施の形態１における複数の半導体チップＣＨＰ１と、スイッチング素子として機能するＳｉ−ＩＧＢＴが形成された複数の半導体チップＣＨＰ２とが搭載されている。
【０１０９】
図３４は、絶縁基板ＳＵＢの平面構成例を示す模式図である。図３４に示すように、例えば、絶縁基板ＳＵＢ上には、ダイオード（ＳｉＣデバイス）が形成された１０個の半導体チップＣＨＰ１と、Ｓｉ−ＩＧＢＴが形成された４個の半導体チップＣＨＰ２とが搭載されている。絶縁基板ＳＵＢの中央部には、図３４に示すように、端子が形成されており、この端子と複数の半導体チップＣＨＰ１とがワイヤで電気的に接続されているとともに、端子と複数の半導体チップＣＨＰ２とがワイヤで電気的に接続されている。
【０１１０】
そして、図３２および図３３に示すように、複数の半導体チップＣＨＰ１と複数の半導体チップＣＨＰ２とが搭載された絶縁基板ＳＵＢは、ケースＣＡＳの下面を構成するベースプレートＰＬＴ上に配置される。このベースプレートＰＬＴ上には、複数の絶縁基板ＳＵＢが配置されている。ベースプレートＰＬＴ上に配置された絶縁基板ＳＵＢは、部材（放熱部材、接続部材）ＰＡＴと接続されており、この部材ＰＡＴは、ケースＣＡＳの蓋であるキャップＣＡＰと接続される。さらに、ケースＣＡＳの内部空間は、例えば、シリコーンゲル（封止部材）で封止される。
【０１１１】
このようにして、本実施の形態１における半導体モジュールＭＪが構成される。本実施の形態１における半導体モジュールＭＪを複数組み合わせることにより、インバータやコンバータに代表される電力変換装置を実現することが可能となる。
【０１１２】
（実施の形態２）
前記実施の形態１では、ＳｉＣデバイスとしてダイオードを例に挙げて説明したが、本実施の形態２では、ＳｉＣデバイスとして、ＳｉＣ−ＭＯＳＦＥＴを例に挙げて説明する。
【０１１３】
＜改善の検討＞
図３５は、ＳｉＣ−ＭＯＳＦＥＴが形成された半導体チップＣＨＰ３の平面構成を示す図である。図３５に示すように、半導体チップＣＨＰ３は、矩形形状をしており、中央部にゲートパッドＧＰが配置され、かつ、このゲートパッドＧＰを囲むようにソースパッドＳＰが配置され、かつ、ソースパッドＳＰを囲むようにターミネーション部ＴＭＲが配置されている。そして、ターミネーション部ＴＭＲからソースパッドＳＰの一部を覆うように、耐高電界封止部材ＭＲが形成されている。このように構成されている半導体チップＣＨＰ３においては、ソースパッドＳＰにワイヤを接続し、かつ、ゲートパッドＧＰにもワイヤを接続するが、ゲートパッドＧＰがソースパッドＳＰの中央部に配置されているため、ソースパッドＳＰとワイヤとを接続する際にゲートパッドＧＰが邪魔になる。
【０１１４】
そこで、例えば、ソースパッドＳＰとワイヤとを接続する際の障害とならないように、ゲートパッドＧＰをソースパッドＳＰの中央部に配置するのではなく、ソースパッドＳＰの端部近傍に配置することが検討されている。図３６は、ゲートパッドＧＰをソースパッドＳＰの端部近傍に配置した平面構成の半導体チップＣＨＰ４を示す図である。図３６に示すように、半導体チップＣＨＰ４において、ゲートパッドＧＰは、ソースパッドＳＰの中央部から＋ｘ方向側にずれて配置されている。これにより、半導体チップＣＨＰ４の平面構成によれば、ゲートパッドＧＰが障害となることなく、ソースパッドＳＰとワイヤとを接続することが容易となる利点を得ることができる。
【０１１５】
ただし、この構成の場合、以下に示す不都合が生じる。すなわち、ゲートパッドＧＰをソースパッドＳＰの端部近傍に配置するということは、ゲートパッドＧＰが耐高電界封止部材ＭＲと近接することを意味している。この場合、例えば、耐高電界封止部材ＭＲを塗布した際に、耐高電界封止部材ＭＲの塗布位置がずれることや、ペースト状態の耐高電界封止部材ＭＲが広がることによって、ゲートパッドＧＰの一部分が耐高電界封止部材ＭＲに覆われてしまい、ゲートパッドＧＰとワイヤとの接続に支障をきたすおそれが生じる。
【０１１６】
＜実施の形態２における特徴＞
そこで、本実施の形態２では、以下に示す工夫を施している。図３７（ａ）は、本実施の形態２における半導体チップＣＨＰ４の平面構成を示す模式図である。図３７（ａ）に示すように、本実施の形態２における半導体チップＣＨＰ４では、ソースパッドＳＰを囲むように、耐高電界封止部材ＭＲが形成されており、この耐高電界封止部材ＭＲの内端部ＩＥＧは、曲率半径の大きな一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）と、曲率半径の小さな一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）とを含むように構成されている。
【０１１７】
そして、本実施の形態２における特徴点は、図３７（ａ）に示すように、ゲートパッドＧＰが曲率半径の大きな一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）よりも、曲率半径の小さな一対の曲線部（ＣＨＲＬ２Ａ，ＣＲＬ２Ｂ）に近い位置に配置されている点にある。これにより、ゲートパッドＧＰをソースパッドＳＰの端部近傍に配置しながらも、ゲートパッドＧＰの一部分が耐高電界封止部材ＭＲに覆われてしまうことを抑制できる。なぜなら、曲率半径の小さな一対の曲線部（ＣＲＬ２Ａ、ＣＲＬ２Ｂ）側では、曲率半径の大きな一対の曲線部（ＣＲＬ１Ａ、ＣＲＬ１Ｂ）側よりも、耐高電界封止部材ＭＲが広がりにくくなるからである。この結果、本実施の形態２によれば、ゲートパッドＧＰの一部分が耐高電界封止部材ＭＲに覆われてしまうことを抑制できるので、半導体装置の製造歩留り向上や半導体装置の信頼性向上を図ることができる。
【０１１８】
なお、本実施の形態２における半導体チップＣＨＰ４は、図３７（ａ）に示す平面構成だけでなく、図３７（ａ）に示す平面構成と左右が逆となる図３７（ｂ）に示す平面構成であってもよい。このとき、図３７（ｂ）において、ゲートパッドＧＰは、ソースパッドＳＰの左端部近傍に配置されることになる。さらに、本実施の形態２における半導体チップＣＨＰ４は、図３７（ａ）や図３７（ｂ）に示す平面構成だけでなく、図３８（ａ）に示す平面構成や、図３８（ｂ）に示す平面構成であってもよい。このとき、図３８（ａ）においては、ゲートパッドＧＰが、ソースパッドＳＰの下端部近傍に配置されることになり、図３８（ｂ）においては、ゲートパッドＧＰが、ソースパッドＳＰの上端部近傍に配置されることになる。
【０１１９】
図３９は、絶縁基板ＳＵＢの平面構成例を示す模式図である。図３９に示すように、例えば、絶縁基板ＳＵＢ上には、ダイオード（ＳｉＣデバイス）が形成された１０個の半導体チップＣＨＰ１と、ＳｉＣ−ＭＯＳＦＥＴが形成された４個の本実施の形態２における半導体チップＣＨＰ４とが搭載されている。絶縁基板ＳＵＢの中央部には、図３９に示すように、端子が形成されており、この端子と複数の半導体チップＣＨＰ１とがワイヤで電気的に接続されているとともに、端子と複数の半導体チップＣＨＰ４とがワイヤで電気的に接続されている。この場合、半導体チップＣＨＰ４に形成されているゲートパッドと絶縁基板ＳＵＢの端子とがワイヤで電気的に接続されるとともに、半導体チップＣＨＰ４に形成されているソースパッドと絶縁基板ＳＵＢの端子とがワイヤで電気的に接続される。このとき、本実施の形態２によれば、ゲートパッドがソースパッドの端部近傍に配置されているため、ゲートパッドに邪魔されることなく、ソースパッドと絶縁基板ＳＵＢの端子とをワイヤで電気的に接続することができる。
【０１２０】
本実施の形態２における技術的思想は、ＳｉＣ−ＭＯＳＦＥＴだけでなく、ＳｉＣ−ＭＯＳＦＥＴと同じようにゲートパッドを有するＳｉＣ−ＩＧＢＴにも適用できる。
【０１２１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２２】
前記実施の形態における技術的思想は、例えば、Ｓｉ−ＩＧＢＴとＳｉＣ−ダイオード（ＳｉＣ−ショットキーバリアダイオード）とを組み合わせたＳｉＣハイブリッドモジュールに適用できるとともに、ＳｉＣ−ＭＯＳＦＥＴからなるフルＳｉＣモジュールや、ＳｉＣ−ＩＧＢＴとＳｉＣ−ダイオードとを組み合わせたフルＳｉＣモジュールにも適用することができる。さらに、前記実施の形態における技術的思想は、これに限らず、例えば、ＳｉＣやＧａＮやダイヤモンドなどのワイドバンドギャップ半導体材料を使用した半導体素子と、シリコンやガリウムヒ素やゲルマニウムなどの一般的なバンドギャップを有する半導体材料を使用した半導体素子との組み合わせる技術にも適用できる。また、前記実施の形態における技術的思想は、ショットキーバリアダイオードやｐｎ接合ダイオード、ＭＯＳＦＥＴや接合ＦＥＴ、バイポーラトランジスタ、ＩＧＢＴなどの半導体素子を組み合わせた技術にも適用することができる。
【０１２３】
前記実施の形態は、以下の形態を含む。
【０１２４】
（付記１）
基板と、
前記基板上に搭載された複数の半導体チップと、
前記複数の半導体チップを覆う封止部材と、
を備える、半導体モジュールであって、
前記複数の半導体チップのうちの一部の半導体チップは、シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面の周縁部を覆う絶縁部材を有し、
前記一部の半導体チップの外端面と前記絶縁部材の外端面とは、面一の部分を含み、
前記絶縁部材の絶縁破壊電界強度は、前記封止部材の絶縁破壊電界強度よりも大きい、半導体モジュール。
【０１２５】
（付記２）
付記１に記載の半導体モジュールを複数備える電力変換装置。
【０１２６】
（付記３）
基板と、
前記基板上に搭載された複数の半導体チップと、
を備える、半導体モジュールであって、
前記複数の半導体チップのうちの一部の半導体チップは、シリコンよりもバンドギャップの大きな半導体材料を含み、
前記一部の半導体チップは、
周縁部と、
前記周縁部の内側に位置する半導体素子形成部と、
前記周縁部を覆い、かつ、前記半導体素子形成部を囲む絶縁部材と、
を有し、
平面視において、前記絶縁部材の内端部の形状は、互いに曲率半径の異なる曲線部を含む、半導体モジュール。
【０１２７】
（付記４）
付記３に記載の半導体モジュールを複数備える電力変換装置。
【０１２８】
（付記５）
（ａ）シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、素子形成面を有する半導体ウェハを準備する工程、
（ｂ）前記素子形成面内の第１方向に沿ってペースト状態の絶縁部材を塗布する工程、
（ｃ）前記（ｂ）工程後、前記素子形成面内において、前記第１方向と交差する第２方向に沿ってペースト状態の絶縁部材を塗布する工程、
を備え、
前記（ｃ）工程では、前記（ｂ）工程で塗布したペースト状態の絶縁部材が乾燥する前に、前記第２方向に沿ってペースト状態の絶縁部材を塗布する、半導体装置の製造方法。
【０１２９】
（付記６）
付記５に記載の半導体装置の製造方法において、
（ｄ）前記（ｃ）工程後、前記半導体ウェハをダイシングして半導体チップを取得する工程を有する、半導体装置の製造方法。
【０１３０】
（付記７）
付記６に記載の半導体装置の製造方法において、
（ｅ）前記（ｄ）工程後、前記半導体チップを封止部材で封止する工程を有する、半導体装置の製造方法。
【０１３１】
（付記８）
付記７に記載の半導体装置の製造方法において、
前記絶縁部材の絶縁破壊電界強度は、前記封止部材の絶縁破壊電界強度よりも大きい、半導体装置の製造方法。
【符号の説明】
【０１３２】
ＡＤＥ  アノード電極
ＣＨＰ１  半導体チップ
ＣＮＲ１  角部
ＣＮＲ２  角部
ＣＰ１  交差点
ＣＰ２  交差点
ＣＲＬ１Ａ  曲線部
ＣＲＬ１Ｂ  曲線部
ＣＲＬ２Ａ  曲線部
ＣＲＬ２Ｂ  曲線部
ＤＧＬ１  対角線
ＤＧＬ２  対角線
ＥＧ１  端面
ＥＧ２  外端部
ＥＧ３  内端部
ＧＬ  シリコーンゲル
ＧＰ  ゲートパッド
Ｌ１  幅
Ｌ２  幅
ＭＲ  耐高電界封止部材
ＳＰ  ソースパッド
ＴＭＲ  ターミネーション部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【手続補正書】
【提出日】平成30年2月8日(2018.2.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの大きな半導体材料を含む半導体チップを備え、
前記半導体チップは、
周縁部と、
前記周縁部の内側に位置する半導体素子形成部と、
前記周縁部を覆い、かつ、前記半導体素子形成部を囲む絶縁部材と、
を有し、
平面視において、前記絶縁部材の内端部の形状は、互いに曲率半径の異なる曲線部を含む、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記絶縁部材の内端部の形状は、
第１曲率半径を有する一対の第１曲線部と、
前記第１曲率半径とは異なる第２曲率半径を有する一対の第２曲線部と、
を含む、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
前記一対の第１曲線部のそれぞれは、前記第２対角線と交差し、
前記一対の第２曲線部のそれぞれは、前記第１対角線と交差する、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２曲率半径は、前記第１曲率半径よりも小さく、
平面視において、前記絶縁部材から露出する前記半導体素子形成部には、前記第１対角線に沿って、前記半導体チップと複数のワイヤのそれぞれとの複数の接続部が配置されている、半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
前記一対の第１曲線部のうちの一方の第１曲線部は、前記第１対角線と交差し、
前記一対の第２曲線部のうちの一方の第２曲線部は、前記第１対角線と交差し、
前記一対の第１曲線部のうちの他方の第１曲線部は、前記第２対角線と交差し、
前記一対の第２曲線部のうちの他方の第２曲線部は、前記第２対角線と交差する、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記半導体素子形成部には、パワートランジスタのゲートパッド電極が配置され、
前記第２曲率半径は、前記第１曲率半径よりも小さく、
前記ゲートパッド電極は、前記一対の第１曲線部よりも前記一対の第２曲線部に近い位置に配置されている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記半導体チップは、第１対角線と第２対角線とを有する矩形形状から構成され、
平面視において、前記絶縁部材の内端部の形状は、
第１曲率半径を有し、かつ、前記第２対角線と交差する第１曲線部と、
前記第１曲率半径よりも小さな第２曲率半径を有し、かつ、前記第１対角線と交差する第２曲線部と、
を含み、
前記第１対角線の一端点である第１角部と、前記第２曲線部と前記第１対角線との第１交差点との間の距離である前記絶縁部材の第１幅は、前記第２対角線の一端点である第２角部と、前記第１曲線部と前記第２対角線との第２交差点との間の距離である前記絶縁部材の第２幅よりも小さい、半導体装置。
【国際調査報告】
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