(57)【要約】  実用化に向けてより特性が改善された積層(２層)構造からなるゲート絶縁膜を含む電界効果トランジスタ(ＦＥＴ)を提供する。そのＦＥＴは、チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板１と、複合酸化物単結晶基板１上にパラキシリレンのポリマー膜４、５及び酸化ハフニウム６がこの順に積層された積層構造からなるゲート絶縁膜と、を有する。
2017130813.tif 000002
【特許請求の範囲】
【請求項１】
チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板と、
前記複合酸化物単結晶基板上にパラキシリレンのポリマー膜及び酸化ハフニウムがこの順に積層された積層構造からなるゲート絶縁膜と、を有する電界効果トランジスタ。
【請求項２】
上記複合酸化物単結晶基板は、表面が(１００)面、(１１０)面、または(１１１)面であるチタン酸ストロンチウム単結晶基板である、請求項１に記載の電界効果トランジスタ。
【請求項３】
上記パラキシリレンのポリマー膜はパリレンＣ膜を含む、請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
上記パリレンＣ膜は６〜１０ｎｍの厚さを有し、前記酸化ハフニウムは２０〜３０ｎｍの厚さを有する、請求項３に記載の電界効果トランジスタ。
【請求項５】
電界効果トランジスタの製造方法であって、
チタン酸ストロンチウム単結晶基板を準備する工程と、
前記チタン酸ストロンチウム単結晶基板上に、第１の厚さを有するパラキシリレンの第１のポリマー膜を形成する工程と、
前記第１のポリマー膜をパターン化して、ソース及びドレインとなる開口を形成する工程と、
前記開口に導電膜を形成してソース及びドレインを形成する工程と、
前記ソース及びドレインが形成された前記チタン酸ストロンチウム単結晶基板上に第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程と、
前記第２のポリマー膜上に酸化ハフニウム膜を形成する工程と、
前記ソースと前記ドレインの間の前記第２のポリマー膜上にゲート電極を形成する工程と、を含む製造方法。
【請求項６】
前記ソース及びドレインとなる開口を形成する工程は、
前記第１のポリマー膜上に、逆すり鉢状の開口を有するフォトマスクを形成する工程と、
前記逆すり鉢状の開口内の前記第１のポリマー膜を除去する工程と、を含む請求項５に記載の製造方法。
【請求項７】
前記開口に導電膜を形成してソース及びドレインを形成する工程は、
前記逆すり鉢状の開口内の露出した前記チタン酸ストロンチウム単結晶基板の表面に、前記逆すり鉢状の開口の上端の幅で規定される幅を有する導電膜を形成する工程と、
前記レジストパターンを除去する工程と、を含む請求項６に記載の製造方法。
【請求項８】
前記第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程は、前記逆すり鉢状の開口内の前記電膜と前記第１のポリマー膜との間の露出した前記チタン酸ストロンチウム単結晶基板の表面上に前記第２のポリマー膜を形成することを含む、請求項７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ(ＦＥＴ)及びその製造方法に関し、より具体的には、モット転移を利用したＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
従来のシリコンなどの半導体をチャンネル層に用いたＦＥＴでは、性能向上のためにチャンネル長を短くする等の微細化を行って集積度を高くすると、それに伴ってチャンネル内のドーパントの数も減少する。例えば、チャンネルとして寄与する半導体の体積が２０ｎｍ×２０ｎｍ×５ｎｍ程度に減少すると、その中には平均して約１０個のドーパント(つまり約１０個のキャリア)しか含まれない。キャリアの数がこれほどまでに少なくなると、素子ごとの特性のばらつきが深刻になり、信頼性を揺るがす大きな問題となってしまう。【０００３】
そうした従来の半導体ＦＥＴの問題を解決するために、強相関電子材料の示す「モット金属‐絶縁体転移」(以下、モット転移と呼ぶ)といった現象を利用したＦＥＴ(モットＦＥＴ)の開発が試みられている。モット転移とは、本来金属であるべき物質が強い電子相関によってモット絶縁体と呼ばれる絶縁体になる相転移のことであり、モット絶縁体を上記の２０ｎｍ×２０ｎｍ×５ｎｍ程度に微細化しても、その中にキャリアはまだ数万から数十万個も存在するので、その微細化の限界といった問題は無くなる。【０００４】
しかし、モット絶縁体の薄膜や単結晶の表面に、従来のＦＥＴでよく使用される誘電率の高い(high-k)金属酸化物を用いてゲート絶縁膜を形成すると、ゲート絶縁膜の構成元素がモット絶縁体表面の欠損を介してモット絶縁体中に混入・拡散し、両者の界面に別の副次的酸化物層が形成されてしまう。このような副次的酸化物層は、非常に多くのトラップ準位を形成する原因となる上に、その特性を制御することが非常に困難であるため、ＦＥＴへの適用に用いる際には大きな障壁となる。またこのような副次的な酸化物は、モット転移を引き起こす強相関酸化物とは異なる通常の酸化物半導体であることが多く、チャンネルの導電率を劇的に変化させるというモットＦＥＴに期待されている特性を発揮することも出来なくなる。【０００５】
そうした状況下で、本発明者は、モット絶縁体とゲート絶縁膜の界面特性を改善するべく、パラキシリレンのポリマー膜及び酸化タンタルの積層構造からなるゲート絶縁膜を含むＦＥＴを提案した(特許文献１)。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５５２２６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１のＦＥＴでは、非常に表面欠損の生じやすいチタン酸ストロンチウムをチャネルに用いているにもかかわらず、チャネルでの面電荷密度、キャリアの移動度、さらにはリーク電流が改善され、パラキシリレンのポリマー膜及び酸化タンタルの積層構造からなるゲート絶縁膜は、チタン酸ストロンチウムと同様に欠損の生じやすいモットＦＥＴにも利用可能なことが示されている。【０００８】
しかし、このＦＥＴの作製にはメタルマスクを用いる必要があり、素子を小さくできない。また、使用したパラキシリレンのポリマー膜及び酸化タンタルの膜厚が厚い(例えば、パラキシリレンのポリマー膜：８０ｎｍ、酸化タンタルの膜：２５０ｎｍ)など実用化に向けたさらなる改良／改善の余地がある。
本発明は、実用化に向けてより特性が改善された積層構造からなるゲート絶縁膜を含むＦＥＴ及びその製法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板と、複合酸化物単結晶基板上にパラキシリレンのポリマー膜及び酸化ハフニウムがこの順に積層された積層構造からなるゲート絶縁膜と、を有するＦＥＴを提供する。【００１０】
本発明は、ＦＥＴの製造方法を提供する。その製法は、（ａ）チタン酸ストロンチウム単結晶基板を準備する工程と、（ｂ）チタン酸ストロンチウム単結晶基板上に、第１の厚さを有するパラキシリレンの第１のポリマー膜を形成する工程と、（ｃ）第１のポリマー膜をパターン化して、ソース及びドレインとなる開口を形成する工程と、（ｄ）その開口に導電膜を形成してソース及びドレインを形成する工程と、（ｅ）ソース及びドレインが形成されたチタン酸ストロンチウム単結晶基板上に第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程と、（ｆ）第２のポリマー膜上に酸化ハフニウム膜を形成する工程と、（ｇ）ソースとドレインの間の第２のポリマー膜上にゲート電極を形成する工程と、を含む。
【発明の効果】
【００１１】
本発明のＦＥＴによれば、上記した積層型ゲート絶縁膜を用いることにより、酸素欠損や構造の乱れによるトラップや散乱のない状態の良質なチャンネル(界面)を得ることができ、その結果、キャリア移動度やキャリア面密度などの諸特性を向上させることができる(例えば、キャリア移動度：１１ｃｍ2／Ｖｓ、キャリア面密度：１０14／ｃｍ2)。また、本方発明のＦＥＴの製造方法では、メタルマスクを使用する必要がなく、フォトリソグラフィーにより小さなサイズの素子を作製できるので、その実用化を促進することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態のＦＥＴの構成を示す上面図(ａ)と断面図(ｂ)、(ｃ)である。(ａ)はＳＥＭ像、(ｂ)は模式図、(ｃ)はＴＥＭ像である。
【図２】本発明の一実施形態のＦＥＴの製造工程を示す図である。
【図３】本発明の一実施形態のＦＥＴの製造工程の一部を示す断面図である。
【図４】本発明の一実施形態のＦＥＴのキャリアが蓄積する前のサブスレショルド領域でのID−VG(ドレイン電流ｖｓゲート電圧)特性を示す図である。
【図５】本発明の一実施形態のＦＥＴのキャリアが蓄積する領域でのσ□−ｎ□(面伝導度ｖｓ面電荷密度)特性を示す図である。
【図６】本発明の一実施形態のＦＥＴのホール係数から求めたチャネルのキャリア面密度ｎ□をゲート電圧ＶGに対してプロットした図(○)である。比較例としてガウスの法則から求めたキャリア面密度ｎ□とゲート電圧ＶGの関係図(１点鎖線)も示す。
【図７】本発明の一実施形態のＦＥＴにおける静電容量Ｃ□insとＣ□STOのイメージ図である。
【図８】本発明の一実施形態のＦＥＴのキャリアが蓄積した状態でのエネルギーバンド図を示す図である。
【図９】本発明の一実施形態のＦＥＴのチャネルのキャリア面密度ｎ□が大きいことを説明するためのゲート電圧ＶGとキャリア面密度ｎ□及び１／Ｃ□STOの関係を示す図である。
【発明を実施するための形態】
【００１３】
図面を参照しながら本発明の実施形態について説明する。図１は、本発明の一実施形態のＦＥＴ１０の構成を示す図である。(ａ)はＦＥＴ１０の上面のＳＥＭ写真像、(ｂ)はＦＥＴ１０の断面の模式図、(ｃ)はＦＥＴ１０の断面のＴＥＭ写真象である。ＦＥＴ１０は、チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶の１つであるチタン酸ストロンチウム(ＳｒＴｉＯ3)単結晶からなる基板１、基板１の表面上のソース２、ドレイン３、パラキシリレンのポリマー膜の１つであるパリレンＣ(poly-monochloro-para-xylylene、パリレン：登録商標)４、５、と酸化ハフニウム(ＨｆＯ2)６の２層構造のゲート絶縁層、及びゲート電極７を含む。パリレンＣは連続した１層でもよい。図１(ｂ)でパリレンＣが２層構造になっている理由については後述する。
【００１４】
ＳｒＴｉＯ3単結晶基板１は、例えば、(１００)から０．０３度程度傾いた面(以下簡単のために(１００)面と称す)を有するＳｒＴｉＯ3単結晶基板を用いる。他の(１１０)あるいは(１１１)面を有するＳｒＴｉＯ3単結晶基板を用いることもできる。ＳｒＴｉＯ3は、遷移金属酸化物であってモット絶縁体ではなく、もともとキャリアとなる電子や正孔をもっていないバンド絶縁体(真性半導体)である。しかし、ＳｒＴｉＯ3は遷移金属酸化物としては例外的に純良で大きな単結晶を作製できる物質であり、原子レベルで平坦な表面を持つ単結晶基板が広く供給(市販)されている。さらにＳｒＴｉＯ3は非常に表面欠損が生じやすい酸化物で、同じく表面欠損が生じやすいことが問題になるモット絶縁体にＦＥＴ作製上の問題点がとても良く似ていることから、本発明ではＳｒＴｉＯ3単結晶基板を用いている。
【００１５】
ソース２、ドレイン３は、例えば１０ｎｍの厚さを有するチタン(Ｔｉ)、アルミニウム(Ａｌ)等の従来からある金属材料を用いることができる。パリレンＣ(４、５)は全体で例えば６ｎｍの厚さを有する。その際、例えば下層４と上層５の各々を３ｎｍとすることができる。パリレンＣ(４、５)の厚さを６ｎｍ程度まで薄くできることが本発明の新しい知見／特徴の１つである。パリレンＣをＳｒＴｉＯ3単結晶基板の(１００)面の表面上に設ける理由は、電場をかけると表面に酸素欠損が生じやすい物質でもあるＳｒＴｉＯ3単結晶の表面を保護し、ＦＥＴ作製のためのフォトリソグラフィーのプロセス中にその面が劣化することがなくなるからである。さらに、完成したＦＥＴを動作させるためにその(１００)面に電界を印加しても、電気化学反応や酸素欠損が生じることがなくなるからである。
【００１６】
酸化ハフニウム(ＨｆＯ2)６は、例えば約２０ｎｍ〜３０ｎｍの厚さとすることができる。図１(ｃ)に示されるように、ＳｒＴｉＯ3単結晶基板１と酸化ハフニウム(ＨｆＯ2)６の間に６ｎｍ程度の薄いパリレンＣが存在することから、たとえゲート電場をかけ続けても、酸化ハフニウム(ＨｆＯ2)とＳｒＴｉＯ3の間に元素の混成が起きることがない。酸化ハフニウム(ＨｆＯ2)６上のゲート電極７は、例えば金(Ａｕ)の単層、あるいはチタン(Ｔｉ)／金(Ａｕ)の２層構造とすることができる。
【００１７】
図２と図３を参照しながら本発明の一実施形態のＦＥＴ１０の製造方法について説明する。図２は、本発明の一実施形態のＦＥＴの製造工程を示す図である。図３は、本発明の一実施形態のＦＥＴの製造工程の一部を示す断面図である。図２の工程Ｓ１において、ＦＥＴのチャネルが形成されるＳｒＴｉＯ3単結晶基板１を準備する。ＳｒＴｉＯ3単結晶基板１としては、例えばステップ・アンド・テラス構造を持ち、ミスカット角が０.０３度以下の(１００)面のＳｒＴｉＯ3単結晶基板を用いる。
【００１８】
工程Ｓ２において、ＳｒＴｉＯ3単結晶基板１の表面上に第１の厚さを有するパラキシリレンの第１のポリマー膜を形成する。具体的には、例えば、既に述べたように３ｎｍの厚さのパリレンＣのポリマー膜４を形成する。その形成は例えば以下のように行う。最初に真空チャンバー内にＳｒＴｉＯ3単結晶基板１を入れて、５ｍＴｏｒｒ以下の真空度にする。パリレンのダイマーを１３５℃で熱して昇華させ、そのガスを６９０℃の加熱炉の中を通すことによってモノマー化させた後、５ｍＴｏｒｒ以下の真空度が維持されたチャンバー中に導入する。チャンバー内でＳｒＴｉＯ3単結晶基板１の表面でパリレンＣが重合してパリレンＣのポリマー膜４が形成される。実際に作成したパリレンＣの厚みは、例えばFilmetricsのＦ２０-ＵＶ膜厚測定装置で測定し、透過型電子顕微鏡(TEM)を用いて観察することができる。
【００１９】
工程Ｓ３において、第１のポリマー膜をパターン化して、ソース／ドレインとなる開口を形成する。具体的には、最初にフォトレジスト(信越化学のSIPR-9684-1.5)１２をパリレンＣのポリマー膜４上に形成する。次に、UltratechのUTS-1700ｉ線ステッパーを用いたフォトリソグラフィーの手法で、パリレンＣのポリマー膜４の上のフォトレジスト１２をソース／ドレイン用にパターン化する。その際、図３(ａ)に示すように、断面が台形な、言い換えれば、逆すり鉢状の開口を有するフォトマスクとなるようにパターン化する。これは、後から形成するソース／ドレインの電極(金属)の縁にバリが立たないようにするためである。次に、オゾン・プラズマ中で真空紫外光を照射することで開口内のパリレンＣのポリマー膜を選択的に除去する。図３の(ｂ)にパリレンＣのポリマー膜の除去後の一断面を示す。
【００２０】
工程Ｓ４において、ソース／ドレイン電極を形成する。具体的には、図３(ｃ)に示すように、逆すり鉢状の開口を有するフォトマスク１２の上から、例えば１０ｎｍの厚さのＴｉまたは１０ｎｍの厚さのＡｌを真空蒸着する。Ａｌはアルミナるつぼに入れて抵抗加熱により１ｎｍ／ｓで蒸着し、Ｔｉは電子ビーム加熱により０.１ｎｍ／ｓで蒸着する。電極２(３)の幅は、逆すり鉢状の開口の上端の開口サイズによって決められる。なお、図３(ｃ)では１つの電極しか示されていないが、同様な電極がソース及びドレイン用に形成される。ソース／ドレイン電極の形成後、リフトオフによってフォトレジスト(フォトマスク)１２を除去する。図３(ｄ)にその除去後の断面を示す。電極２(３)の周辺に露出したＳｒＴｉＯ3単結晶基板１の表面が存在する。
【００２１】
工程Ｓ５において、ソース及びドレインが形成されたＳｒＴｉＯ3単結晶基板１上に第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する。具体的には、工程Ｓ２の場合と同様な方法で、パリレンＣの３ｎｍの厚さのポリマー膜５を形成する。この場合、図３(ｅ)に示すように、パリレンＣのポリマー膜５は、電極２(３)上にコンフォーマルに形成される。工程２に加えて工程５でパリレンＣのポリマー膜を形成するのは、図３(ｄ)の露出したＳｒＴｉＯ3単結晶基板１の表面を保護する必要があるからである。図１(ｂ)に示したように、ソースとドレイン間のパリレンＣのポリマー膜は、この２回の形成の合計で６ｎｍとなる。なお、パリレンＣのポリマー膜は、合計で約６〜１０ｎｍの厚さとすることができる。
【００２２】
工程Ｓ６において、第２のポリマー膜５上に酸化ハフニウム膜(ＨｆＯ2)を形成する。具体的には、例えば、PicosunのSUNALE R-100B原子層堆積装置(ALD)を用いて、図１(ｂ)に示しているように、２０ｎｍの厚さのＨｆＯ2６の薄膜を堆積させる。その堆積の際のＨｆのプリカーサー(前駆体)として、ＴＤＭＡＨ(Ｈｆ[Ｎ(ＣＨ3)2]4)を用いることができる。真空チャンバー中でＳｒＴｉＯ3単結晶基板が１２０℃に加熱され、１３０℃のＴＤＭＡＨと脱イオン化した精製水(Ｈ2Ｏ)を１６９サイクル投入することで２０ｎｍのＨｆＯ2の薄膜を作製することができる。ＨｆＯ2の膜厚は、例えばKLA-TencorのAlphaStep D-100段差計で簡易的に測定し、ＴＥＭによる測定で確認することができる。
【００２３】
工程Ｓ７において、ソースとドレインの間の第２のポリマー膜上にゲート電極を形成する。具体的には、工程Ｓ３の場合と同様のフォトリソグラフィーの方法で、ゲート電極のフォトレジストパターンを形成し、５ｎｍ／５００ｎｍのＴｉ／Ａｕ膜(蒸着速度はＴｉが０.１ｎｍ／ｓ、Ａｕが５ｎｍ／ｓ)を電子ビーム加熱で蒸着した後に、フォトレジストのリフトオフを行うことによりゲート電極７を形成することができる。その後、例えば１２０℃で１時間、大気中で加熱して水分を除去してから、電気伝導等の特性評価を行う。以上の工程Ｓ１からＳ７により図１に示されるＦＥＴが形成される。
【００２４】
次に、図４から図９を参照しながら、図２及び図３の工程を用いて実際に作成した図１の構成を有するＦＥＴの特性について説明する。図４は、本発明の一実施形態のＦＥＴのキャリアが蓄積する前のサブスレショルド領域でのＩD−ＶG(ドレイン電流ｖｓゲート電圧)特性を示す図である。図４に示されるように、キャリアが蓄積する前のサブスレショルド領域で、ＩD−ＶG曲線を片対数プロットした時の傾きの逆数(サブスレショルドスイングＳ)が約１７０ｍＶ／ｄｅｃａｄｅ(チャネル幅Ｌ＝２０μｍ)になった。室温でＳの値は６０ｍＶ／ｄｅｃａｄｅというのが理論上の最小値である。通常はチャネル部分の単位面積当たりの静電容量Ｃ□STOがゲート絶縁体の単位面積当たりの静電容量Ｃ□insに比べて無視できるほど小さくはならないので、通常Ｓは６０ｍＶ／ｄｅｃａｄｅよりも大きくなる。
【００２５】
シリコンチャネルの単純なＦＥＴでは、室温でのＳは１００ｍＶ／ｄｅｃａｄｅ程度であり、ＳｒＴｉＯ3などの複合酸化物をチャネルに用いたＦＥＴのＳだと、２５０ｍＶ／ｄｅｃａｄｅ以下になったという報告はないので、今回作製したＦＥＴのＳはＳｒＴｉＯ3チャネルだということを考えると驚くほど小さいということがわかる。これはＳｒＴｉＯ3チャネルに酸素欠損などによる余計なキャリアがほぼ存在していないことを意味している。さらにＳｒＴｉＯ3チャネルにかかるゲート電圧を大きくすると、蓄積されたキャリアが増えてチャネルが金属化するが、この時のキャリアの移動度μを求めると、図５に示すように、約１１cm2／Ｖｓ(厳密には１０.９cm2／Ｖｓ)となった。
【００２６】
ここで、図５は、本発明の一実施形態のＦＥＴのキャリアが蓄積する領域でのσ□−ｎ□(面伝導度ｖｓ面電荷密度)特性を示す図である。図５のキャリアの面電荷密度ｎ□は、ホール効果を測定することによって導き出したものである。ＳｒＴｉＯ3などの複合酸化物をチャネルに用いたＦＥＴのキャリアの移動度μが室温で１０.９ｃｍ2／Ｖｓを超えた例はかつてなく、これもまた、チャネルが酸素欠損や構造の乱れによるトラップや散乱のない理想的な状態に近いことを示している。
【００２７】
ホール係数から求めたチャネルのキャリア面密度をゲート電圧に対してプロットすると、図６の白丸のようになった。ここで、図６は、本発明の一実施形態のＦＥＴのホール係数から求めたチャネルのキャリア面密度ｎ□をゲート電圧ＶGに対してプロットしたグラフ(○)である。比較例としてガウスの法則から求めたキャリア面密度ｅｎ□とゲート電圧ＶGの関係図(１点鎖線)も示す。通常のＦＥＴで実現しているガウスの法則から求めたキャリア面密度ｅｎ□(一点鎖線)と比較すると、観測されたキャリアの面電荷密度の方が約１０倍以上も大きな、１０14／ｃｍ2のオーダにも達していることがわかる。
【００２８】
図７は、本発明の一実施形態のＦＥＴにおける静電容量Ｃ□insとＣ□STOのイメージ図である。図７に示すように、静電容量Ｃ□insとＣ□STOは直列接続になっているので、Ｃ□insの部分は(１／Ｃ□ins +１／Ｃ□STO)-1で実際は置き換えられなければならない。しかし、Ｃ□ins＞(１／Ｃ□ins +１／Ｃ□STO)-1なので、これによって１０倍以上大きなキャリア面電荷密度を説明することはできない。測定中にＣ□insは変化しないことは確認してある。したがって、観測されたキャリア面電荷密度ｎ□が通常のガウスの法則を上回るためには、Ｃ□STO＜０となる必要がある。
【００２９】
図８は、本発明の一実施形態のＦＥＴのキャリアが蓄積した状態でのエネルギーバンド図を示す図である。図８に示すように、ゲート電圧ＶGとゲート絶縁体内部の電圧降下Ｖinsと化学ポテンシャルμ/eの関係式
ＶG = Ｖins + μ/e             （１）
の両辺をｎ□で微分して、
【数１】
2017130813.tif 000003
を得る。これより、
【数２】
2017130813.tif 000004
となる。ここで
【数３】
2017130813.tif 000005
である。したがって、これが負になるためには
【数４】
2017130813.tif 000006
でなければならない。
【００３０】
通常はキャリア濃度が大きくなると化学ポテンシャルμ/eは上昇するが、キャリア濃度の変化とともに状態密度も変化する場合(モットギャップが閉じる場合やラシュバ効果がある場合)、化学ポテンシャルが減少しても良い。この時、負の静電容量が出現する。図９は、本発明の一実施形態のＦＥＴのチャネルのキャリア面密度ｎ□が大きいことを説明するためのゲート電圧ＶGとキャリア面密度ｎ□及び１／Ｃ□STOの関係を示す図である。図９の下側のグラフ(実線)に示すように、ＳｒＴｉＯ3の静電容量(１／Ｃ□STO)が正から負へと変化したと仮定すると、図９の上側のグラフ(実線)で示すように、図６で既に示した巨大なキャリア面密度ｎ□(白丸(○))をよく説明することができる。
【００３１】
本発明の実施形態について、図を参照しながら説明をした。しかし、本発明はこれらの実施形態に限られるものではない。さらに、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【産業上の利用可能性】
【００３２】
本発明のＦＥＴは、多種多様な集積回路(ＩＣ、ＬＳＩ等)の構成デバイスとして利用することができる。
【符号の説明】
【００３３】
１：チタン酸ストロンチウム(ＳｒＴｉＯ3)単結晶基板
２、３：ソースまたはドレイン(ソース／ドレイン電極)
４、５：パラキシリレンのポリマー膜(パリレンＣ)
６：酸化ハフニウム(ＨｆＯ2)
７：ゲート電極
１０：電界効果トランジスタ(ＦＥＴ)
１２：フォトレジスト(フォトマスク)
【図１】
2017130813.tif 000007
【図２】
2017130813.tif 000008
【図３】
2017130813.tif 000009
【図４】
2017130813.tif 000010
【図５】
2017130813.tif 000011
【図６】
2017130813.tif 000012
【図７】
2017130813.tif 000013
【図８】
2017130813.tif 000014
【図９】
2017130813.tif 000015
【手続補正書】
【提出日】平成30年7月27日(2018.7.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板と、
前記複合酸化物単結晶基板上にパラキシリレンのポリマー膜及び酸化ハフニウムがこの順に積層された積層構造からなるゲート絶縁膜と、を有する電界効果トランジスタ。
【請求項２】
上記複合酸化物単結晶基板は、表面が(１００)面、(１１０)面、または(１１１)面であるチタン酸ストロンチウム単結晶基板である、請求項１に記載の電界効果トランジスタ。
【請求項３】
上記パラキシリレンのポリマー膜はパリレンＣ膜を含む、請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
上記パリレンＣ膜は６〜１０ｎｍの厚さを有し、前記酸化ハフニウムは２０〜３０ｎｍの厚さを有する、請求項３に記載の電界効果トランジスタ。
【請求項５】
電界効果トランジスタの製造方法であって、
チタン酸ストロンチウム単結晶基板を準備する工程と、
前記チタン酸ストロンチウム単結晶基板上に、第１の厚さを有するパラキシリレンの第１のポリマー膜を形成する工程と、
前記第１のポリマー膜をパターン化して、ソース及びドレインとなる開口を形成する工程と、
前記開口に導電膜を形成してソース及びドレインを形成する工程と、
前記ソース及びドレインが形成された前記チタン酸ストロンチウム単結晶基板上に第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程と、
前記第２のポリマー膜上に酸化ハフニウム膜を形成する工程と、
前記ソースと前記ドレインの間の前記第２のポリマー膜上にゲート電極を形成する工程と、を含む製造方法。
【請求項６】
前記ソース及びドレインとなる開口を形成する工程は、
前記第１のポリマー膜上に、逆すり鉢状の開口を有するフォトマスクを形成する工程と、
前記逆すり鉢状の開口内の前記第１のポリマー膜を除去する工程と、を含む請求項５に記載の製造方法。
【請求項７】
前記開口に導電膜を形成してソース及びドレインを形成する工程は、
前記逆すり鉢状の開口内の露出した前記チタン酸ストロンチウム単結晶基板の表面に、前記逆すり鉢状の開口の上端の幅で規定される幅を有する導電膜を形成する工程と、
前記フォトマスクを除去する工程と、を含む請求項６に記載の製造方法。
【請求項８】
前記第２の厚さを有するパラキシリレンの第２のポリマー膜を形成する工程は、前記逆すり鉢状の開口内の前記導電膜と前記第１のポリマー膜との間の露出した前記チタン酸ストロンチウム単結晶基板の表面上に前記第２のポリマー膜を形成することを含む、請求項７に記載の製造方法。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2017130813.tif 000016
【国際調査報告】
2017130813.tif 000017
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