(57)【要約】  アナログマルチプレクサコア回路（１２０Ａ）は、２つのトランジスタ（Ｑ１，Ｑ２）を含む差動対（１２１）と、２つのトランジスタ（Ｑ３，Ｑ４）を含む差動対（１２２）と、２つのトランジスタ（Ｑ５，Ｑ６）を含む差動対（１２３）と、電流（ＩEE）を流す定電流源（１２４）とを備えている。このアナログマルチプレクサコア回路（１２０Ａ）は、２つのアナログ信号（Ａin１，Ａin２）を多重化して時間多重アナログ信号（Ａout）を出力する。各トランジスタ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）には、エミッタ抵抗（ＲEA１，ＲEA２，ＲEA３，ＲEA４）が接続されている。このとき、「ＲEA・ＩEE ≧入力されるアナログ信号の振幅」の関係式が満たされている。これにより、差動対（１２１，１２２）の線形応答入力レンジが広がり、応答の線形性を確保できる。
2017014262.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタを含み、前記第１のトランジスタが第１のコレクタ抵抗を介して高電位電源に接続されたコレクタと第１のアナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第２のトランジスタが第２のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記第１のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第１の差動対と、
第３のトランジスタと第４のトランジスタを含み、前記第３のトランジスタが前記第１のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと第２のアナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第４のトランジスタが前記第２のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記第２のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第２の差動対と、
前記第２のトランジスタのコレクタ及び前記第４のトランジスタのコレクタに接続された第１の出力端子と、
前記第１のトランジスタのコレクタ及び前記第３のトランジスタのコレクタに接続された第２の出力端子と、
第５のトランジスタと第６のトランジスタを含み、前記第５のトランジスタがコレクタとクロック信号の正相信号が入力されるベースとエミッタとを含み、前記第６のトランジスタがコレクタと前記クロック信号の逆相信号が入力されるベースとエミッタとを含む第３の差動対と、
前記第５のトランジスタのエミッタ及び第６のトランジスタのエミッタに接続された一端と低電位電源に接続された他端とを含み、電流値ＩEEの電流を流す第１の電流源と、
前記第１のトランジスタのエミッタと前記第５のトランジスタのコレクタとの間に接続された第１のエミッタ抵抗と、
前記第２のトランジスタのエミッタと前記第５のトランジスタのコレクタとの間に接続された第２のエミッタ抵抗と、
前記第３のトランジスタのエミッタと前記第６のトランジスタのコレクタとの間に接続された第３のエミッタ抵抗と、
前記第４のトランジスタのエミッタと前記第６のトランジスタのコレクタとの間に接続された第４のエミッタ抵抗とを備え、
前記第１のエミッタ抵抗から前記第４のエミッタ抵抗の各々の抵抗値ＲEAが
ＲEA・ＩEE ≧  前記第１および第２のアナログ信号の各々の振幅  …（１）
を満たすことを特徴とするアナログマルチプレクサコア回路。
【請求項２】
請求項１に記載のアナログマルチプレクサコア回路において、
前記第５のトランジスタのエミッタと前記第１の電流源の一端との間に接続された第５のエミッタ抵抗と、
前記第６のトランジスタのエミッタと前記第１の電流源の一端との間に接続された第６のエミッタ抵抗とをさらに備え、
前記第５のエミッタ抵抗及び前記第６のエミッタ抵抗の各々の抵抗値ＲECが
ＲEC・ＩEE ＜  前記クロック信号の振幅  …（２）
を満たすことを特徴とするアナログマルチプレクサコア回路。
【請求項３】
請求項１または請求項２に記載のアナログマルチプレクサコア回路において、
前記第１の電流源は、定電流源であることを特徴とするアナログマルチプレクサコア回路。
【請求項４】
請求項１または請求項２に記載のアナログマルチプレクサコア回路において、
前記第１の電流源は、可変電流源であることを特徴とするアナログマルチプレクサコア回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路と、
前記アナログマルチプレクサコア回路の前記第１の出力端子及び前記第２の出力端子に接続され、前記第１の出力端子から出力される時間多重アナログ信号の正相信号と前記第２の出力端子から出力される前記時間多重アナログ信号の逆相信号とを差動増幅する差動アンプと
を備えることを特徴とするアナログマルチプレクサ回路。
【請求項６】
請求項５に記載のアナログマルチプレクサ回路において、
前記差動アンプは、
第７のトランジスタと第８のトランジスタを含み、前記第７のトランジスタが第３のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第８のトランジスタが第４のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の逆相信号が入力されるベースとエミッタとを含む第４の差動対と、
前記第８のトランジスタのコレクタに接続された第３の出力端子と、
前記第７のトランジスタのコレクタに接続された第４の出力端子と、
一端と前記低電位電源に接続された他端とを含み、電流値ＩEE1の電流を流す第２の電流源と、
前記第７のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第７のエミッタ抵抗と、
前記第８のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第８のエミッタ抵抗とを備え、
前記第７のエミッタ抵抗及び前記第８のエミッタ抵抗の各々の抵抗値ＲEが
ＲE・ＩEE1 ≧  前記時間多重アナログ信号の振幅  …（３）
を満たすことを特徴とするアナログマルチプレクサ回路。
【請求項７】
請求項４に記載のアナログマルチプレクサコア回路と、
前記アナログマルチプレクサコア回路の前記第１の出力端子及び前記第２の出力端子に接続され、前記第１の出力端子から出力される時間多重アナログ信号の正相信号と前記第２の出力端子から出力される前記時間多重アナログ信号の逆相信号とを差動増幅する差動アンプと、
前記第１のアナログ信号及び前記第２のアナログ信号の振幅に応じて、式（１）を満たす電流を前記可変電流源に流させる制御回路と
を備えることを特徴とするアナログマルチプレクサ回路。
【請求項８】
請求項７に記載のアナログマルチプレクサ回路において、
前記第１のアナログ信号及び前記第２のアナログ信号の振幅値を示す振幅情報を受信し、この振幅情報を前記制御回路に出力する受信回路をさらに備えることを特徴とするアナログマルチプレクサ回路。
【請求項９】
請求項７に記載のアナログマルチプレクサ回路において、
前記第１のアナログ信号及び前記第２のアナログ信号の振幅値を検出し、この振幅値を示す振幅情報を前記制御回路に出力する検出回路をさらに備えることを特徴とするアナログマルチプレクサ回路。
【請求項１０】
請求項７から請求項９のいずれか１項に記載のアナログマルチプレクサ回路において、
前記差動アンプは、
第７のトランジスタと第８のトランジスタを含み、前記第７のトランジスタが第３のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の正相信号が入力されるベースとエミッタとを含み、前記第８のトランジスタが第４のコレクタ抵抗を介して前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の逆相信号が入力されるベースとエミッタとを含む第４の差動対と、
前記第８のトランジスタのコレクタに接続された第３の出力端子と、
前記第７のトランジスタのコレクタに接続された第４の出力端子と、
一端と前記低電位電源に接続された他端とを含み、電流値ＩEE1の電流を流す第２の電流源と、
前記第７のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第７のエミッタ抵抗と、
前記第８のトランジスタのエミッタと前記第２の電流源の一端との間に接続された第８のエミッタ抵抗とを備え、
前記第２の電流源は、可変電流源であり、
前記制御回路は、前記第１のアナログ信号及び前記第２のアナログ信号の振幅に応じて、前記第７のエミッタ抵抗及び前記第８のエミッタ抵抗の各々の抵抗値ＲEが
ＲE・ＩEE1 ≧  前記時間多重アナログ信号の振幅  …（３）
を満たすように電流を前記第２の電流源に流させることを特徴とするアナログマルチプレクサ回路。
【請求項１１】
請求項６または請求項１０に記載のアナログマルチプレクサ回路において、
前記第７のトランジスタにカスコード接続された第９のトランジスタと、
前記第８のトランジスタにカスコード接続された第１０のトランジスタと
をさらに備えることを特徴とするアナログマルチプレクサ回路。
【請求項１２】
請求項６、請求項１０及び請求項１１のいずれか一つに記載のアナログマルチプレクサ回路において、
前記差動アンプは、前記時間多重アナログ信号の正相信号及び前記時間多重アナログ信号の逆相信号の直流電圧レベルをシフトさせるレベルシフタをさらに含むことを特徴とするアナログマルチプレクサ回路。
【請求項１３】
請求項１２に記載のアナログマルチプレクサ回路において、
前記レベルシフタは、
前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の正相信号が入力されるベースとエミッタとを含む第１１のトランジスタと、
前記第１１のトランジスタのエミッタに接続された一端と前記低電位電源に接続された他端とを含む第１の定電流源と、
前記高電位電源に接続されたコレクタと前記時間多重アナログ信号の逆相信号が入力されるベースとエミッタとを含む第１２のトランジスタと、
前記第１２のトランジスタのエミッタに接続された一端と前記低電位電源に接続された他端とを含む第２の定電流源と
を含むことを特徴とするアナログマルチプレクサ回路。
【請求項１４】
請求項１３に記載のアナログマルチプレクサ回路において、
前記レベルシフタは、
前記第１１のトランジスタのエミッタと前記第１の定電流源の一端との間に接続された第１のダイオードと、
前記第１２のトランジスタのエミッタと前記第２の定電流源の一端との間に接続された第２のダイオードと
をさらに含むことを特徴とするアナログマルチプレクサ回路。
【請求項１５】
請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路からなり、前記第１のアナログ信号及び前記第２のアナログ信号として２つのアナログ信号が入力されると共に、前記クロック信号として第１のクロック信号が入力される第１のアナログマルチプレクサコア回路と、
請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路からなり、前記第１のアナログ信号及び前記第２のアナログ信号として前記２つのアナログ信号とは異なる２つのアナログ信号が入力されると共に、前記クロック信号として前記第１のクロック信号が第１のアナログマルチプレクサコア回路とは異なる位相で入力される第２のアナログマルチプレクサコア回路と、
請求項１から請求項４のいずれか一項に記載のアナログマルチプレクサコア回路からなり、前記第１のアナログ信号及び前記第２のアナログ信号として第１のアナログマルチプレクサコア回路及び第２のアナログマルチプレクサコア回路から出力される２つの時間多重アナログ信号が入力されると共に、前記クロック信号として前記第１のクロック信号の周期の１／２倍の周期を有する第２のクロック信号が入力される第３のアナログマルチプレクサコア回路と
を備えることを特徴とするアナログマルチプレクサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つ以上のアナログ信号を高線形に、かつ高速で時間多重する機能を有するアナログマルチプレクサコア回路及びアナログマルチプレクサ回路に関するものである。
【背景技術】
【０００２】
近年、光通信システムのさらなる高速・大容量化に向けて、多値変調方式（直交振幅変調：Quadrature Amplitude Modulation (QAM)）などの導入検討が進んでいる。このような光通信システムの送信器には、多値変調信号を生成するために高速のディジタル／アナログ変換器（以下、ＤＡＣ）が必要となる。高速のＤＡＣを実現するためには、図１９に示すようなタイムインタリーブ型が有用である（例えば、非特許文献１参照）。ここで図１９に示すタイムインタリーブ型のディジタル／アナログ変換装置について説明する。【０００３】
第１のディジタル／アナログ変換器ＤＡＣ１は、入力端子にＮbitの第１のディジタル信号Ｄ１が入力されると共に、位相シフタＳ１により位相が０°シフトされたクロック信号ＣＬＫ（０°）が同期入力端子に入力されることにより、アナログ／ディジタル変換を行い、第１のアナログ信号Ａ１を出力する。第２のディジタル／アナログ変換器ＤＡＣ２は、入力端子にＮbitの第２のディジタル信号Ｄ２が入力されると共に、位相シフタＳ２により位相が１８０°シフトされたクロック信号ＣＬＫ（１８０°）が同期入力端子に入力されることにより、アナログ／ディジタル変換を行い、第２のアナログ信号Ａ２を出力する。アナログマルチプレクサコア回路Ｍは、第１及び第２のアナログ信号Ａ１，Ａ２が入力されると共に、位相シフタＳ３により位相が９０°シフトされたクロック信号ＣＬＫ（９０°）が入力されることにより、時間多重処理をして、時間多重アナログ信号Ａoutを出力する。【０００４】
なお、図２０は、図１９のディジタル／アナログ変換装置における信号波形を示したタイミングチャートである。（ａ）はアナログ信号Ａ１を、（ｂ）はアナログ信号Ａ２を、（ｃ）は時間多重アナログ信号Ａoutを、（ｄ）はディジタル／アナログ変換器ＤＡＣ１に入力されるクロック信号ＣＬＫ（０°）を、（ｅ）はディジタル／アナログ変換器ＤＡＣ２に入力されるクロック信号ＣＬＫ（１８０°）を、（ｆ）はアナログマルチプレクサコア回路Ｍに入力されるクロック信号ＣＬＫ（９０°）をそれぞれ示す。【０００５】
図１９に示すタイムインタリーブ型のディジタル／アナログ変換装置においては、その構成要素であるアナログマルチプレクサコア回路Ｍの性能が全体の特性を大きく左右する。【０００６】
アナログマルチプレクサは、機能的に図２１に示すようにアナログスイッチとしてとらえることができる。即ち、アナログマルチプレクサは、スイッチング周波数をｆSWとしたときに、切替え周期を１／ｆSWとして、入力信号であるアナログ信号Ａin１とアナログ信号Ａin２をスイッチングして選択的に出力することにより、時間多重アナログ信号Ａoutを出力する機能を有している。【０００７】
もっとも構成が簡易で一般的なアナログマルチプレクサコア回路の例を図２２に示す。本回路では、ＦＥＴゲーティングによりアナログ信号を選択的に切替えて出力することができる。即ち、このアナログマルチプレクサコア回路では、ＦＥＴゲーティングＦ１のドレインとＦＥＴゲーティングＦ２のドレインとが接続され、この接続部が出力端子になっている。ＦＥＴゲーティングＦ１には、ソースにアナログ信号Ａin１が入力され、ゲートに正相のクロック信号ＣＬＫ＋が入力される。ＦＥＴゲーティングＦ２には、ソースにアナログ信号Ａin２が入力され、ゲートに逆相の（正相に対して位相が１８０°ずれている）クロック信号ＣＬＫ−が入力される。これによりＦＥＴゲーティングＦ１とＦＥＴゲーティングＦ２が交互に導通状態になり、時間多重アナログ信号Ａoutが出力される。【０００８】
図２２に示すアナログマルチプレクサコア回路は、線形性には優れるが高速動作に課題がある。その理由は、ＦＥＴゲーティングＦ１，Ｆ２のスイッチング速度が、要求されている高速な速度に追従できないからである。【０００９】
一方、図２３に示すようなディジタル信号を取り扱うマルチプレクサ（コア）回路は、50Gb/s以上の速度で動作するものが多数報告されている（例えば、非特許文献２参照）。図２３に示すマルチプレクサコア回路は、エミッタカップルドロジック（Emitter Coupled Logic : ECL）を用いて形成されており、トランジスタを非飽和領域で動作させるので非常に高速な動作が可能である。以下に詳細を説明する。なお以下の説明において、ある信号の正相信号に対して、その信号の逆相信号とは、振幅が同じで位相が１８０°反転している信号であることを意味する。【００１０】
図中において上段に配置された差動対１１は、トランジスタＱ１のエミッタとトランジスタＱ２のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ１，Ｑ２のコレクタは、それぞれ、コレクタ抵抗Ｒｃ１，Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第１のディジタル信号の正相信号Ｄin１＋はトランジスタＱ１のベースに入力される。第１のディジタル信号の逆相信号Ｄin１−はトランジスタＱ２のベースに入力される。【００１１】
図中において上段に配置された差動対１２は、トランジスタＱ３のエミッタとトランジスタＱ４のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ３，Ｑ４のコレクタは、それぞれ、コレクタ抵抗Ｒｃ１，Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第２のディジタル信号の正相信号Ｄin２＋はトランジスタＱ３のベースに入力される。第２のディジタル信号の逆相信号Ｄin２−はトランジスタＱ４のベースに入力される。【００１２】
出力端子ＯＵＴ＋は、トランジスタＱ２，Ｑ４のコレクタに接続されている。出力端子ＯＵＴ−は、トランジスタＱ１，Ｑ３のコレクタに接続されている。【００１３】
図中において下段に配置された差動対１３は、トランジスタＱ５のエミッタとトランジスタＱ６のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ５のコレクタは、トランジスタＱ１，Ｑ２のエミッタに接続されている。トランジスタＱ６のコレクタは、トランジスタＱ３，Ｑ４のエミッタに接続されている。クロック信号の正相信号ＣＬＫ＋はトランジスタＱ５のベースに入力される。クロック信号の逆相信号ＣＬＫ−はトランジスタＱ６のベースに入力される。【００１４】
定電流源１４の一端はトランジスタＱ５，Ｑ６のエミッタに接続され、定電流源１４の他端は低電圧電源ＶＥＥに接続されている。定電流源１４は予め決めた一定値の定電流ＩEEを流す。【００１５】
図２３に示すマルチプレクサコア回路では、クロック信号の正相信号ＣＬＫ＋がハイレベル（Ｈ）で逆相信号ＣＬＫ−がローレベル（Ｌ）のときには、トランジスタＱ５が導通状態となりトランジスタＱ６が遮断状態になる。このため第１のディジタル信号Ｄin１＋，Ｄin１−が第１の差動対１１（トランジスタＱ１，Ｑ２）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ−から出力される。一方、クロック信号の正相信号ＣＬＫ＋がＬで逆相信号ＣＬＫ−がＨのときには、トランジスタＱ６が導通状態となりトランジスタＱ５が遮断状態になる。このため第２のディジタル信号Ｄin２＋，Ｄin２−が第２の差動対１２（トランジスタＱ３，Ｑ４）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ−から出力される。【００１６】
このようにクロック信号ＣＬＫ＋，ＣＬＫ−の信号レベルがＨとＬとに交互に変化するのに合わせて、出力端子ＯＵＴ＋，ＯＵＴ−からは、第１のディジタル信号Ｄin１＋，Ｄin１−と第２のディジタル信号Ｄin２＋，Ｄin２−が交互に出力されて、時間多重ディジタル信号Ｄout＋，Ｄout−となって出力される。【００１７】
しかしながら、図２３に示す回路構成では、入力信号に対する応答の線形性が確保できず波形歪が生じてしまい、アナログ信号を取り扱うことが難しい。これは入力信号の振幅が大きくなり過ぎた場合には、差動対１１，１２における増幅が制限され、出力信号の振幅が制限される結果、アナログ信号を取り扱うときには出力信号が歪んでしまうからである。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】“Electronic Pre-equalization Technologies using High-Speed DAC”, ECOC2011, Tu.6.B.2
【非特許文献２】“Very-high-speed selector IC using InP/InGaAs heterojunction bipolar transistors”, Electronics Letters, Vol.38, No.10, May 2002. p480-481
【発明の概要】
【発明が解決しようとする課題】
【００１９】
したがって、本発明は、２つ以上のアナログ信号を高線形に、かつ高速で時間多重可能な、アナログマルチプレクサコア回路及びアナログマルチプレクサ回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
このような目的を達成するために、本発明のアナログマルチプレクサコア回路は、第１のトランジスタと第２のトランジスタを含み、第１のトランジスタが第１のコレクタ抵抗を介して高電位電源に接続されたコレクタと第１のアナログ信号の正相信号が入力されるベースとエミッタとを含み、第２のトランジスタが第２のコレクタ抵抗を介して高電位電源に接続されたコレクタと第１のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第１の差動対と、第３のトランジスタと第４のトランジスタを含み、第３のトランジスタが第１のコレクタ抵抗を介して高電位電源に接続されたコレクタと第２のアナログ信号の正相信号が入力されるベースとエミッタとを含み、第４のトランジスタが第２のコレクタ抵抗を介して高電位電源に接続されたコレクタと第２のアナログ信号の逆相信号が入力されるベースとエミッタとを含む第２の差動対と、第２のトランジスタのコレクタ及び第４のトランジスタのコレクタに接続された第１の出力端子と、第１のトランジスタのコレクタ及び第３のトランジスタのコレクタに接続された第２の出力端子と、第５のトランジスタと第６のトランジスタを含み、第５のトランジスタがコレクタとクロック信号の正相信号が入力されるベースとエミッタとを含み、第６のトランジスタがコレクタとクロック信号の逆相信号が入力されるベースとエミッタとを含む第３の差動対と、第５のトランジスタのエミッタ及び第６のトランジスタのエミッタに接続された一端と低電位電源に接続された他端とを含み、電流値ＩEEの電流を流す第１の電流源と、第１のトランジスタのエミッタと第５のトランジスタのコレクタとの間に接続された第１のエミッタ抵抗と、第２のトランジスタのエミッタと第５のトランジスタのコレクタとの間に接続された第２のエミッタ抵抗と、第３のトランジスタのエミッタと第６のトランジスタのコレクタとの間に接続された第３のエミッタ抵抗と、第４のトランジスタのエミッタと第６のトランジスタのコレクタとの間に接続された第４のエミッタ抵抗とを備え、第１のエミッタ抵抗から第４のエミッタ抵抗の各々の抵抗値ＲEAが
ＲEA・ＩEE ≧  第１および第２のアナログ信号の各々の振幅  …（１）
を満たしている。【００２１】
また本発明のアナログマルチプレクサ回路は、上述したアナログマルチプレクサコア回路と、アナログマルチプレクサコア回路の第１の出力端子及び第２の出力端子に接続され、第１の出力端子から出力される時間多重アナログ信号の正相信号と第２の出力端子から出力される時間多重アナログ信号の逆相信号とを差動増幅する差動アンプとを備えている。
【発明の効果】
【００２２】
本発明によれば、２つ以上のアナログ信号を高線形に、かつ高速で時間多重することが可能になる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施例１であるアナログマルチプレクサ回路を示すブロック図である。
【図２】図２は、アナログマルチプレクサコア回路の第１の具体的構成例を示す回路図である。
【図３】図３は、アナログマルチプレクサコア回路の差動対の入出力特性を示す特性図である。
【図４】図４は、アナログマルチプレクサコア回路の第２の具体的構成例を示す回路図である。
【図５】図５は、線形差動アンプの第１の具体的構成例を示す回路図である。
【図６】図６は、線形差動アンプの第２の具体的構成例を示す回路図である。
【図７Ａ】図７Ａは、本発明の実施例２であるアナログマルチプレクサ回路を示すブロック図である。
【図７Ｂ】図７Ｂは、アナログマルチプレクサ回路の受信・制御回路を示すブロック図である。
【図８】図８は、アナログマルチプレクサコア回路の第３の具体的構成例を示す回路図である。
【図９】図９は、アナログマルチプレクサコア回路の第４の具体的構成例を示す回路図である。
【図１０Ａ】図１０Ａは、本発明の実施例３であるアナログマルチプレクサ回路を示すブロック図である。
【図１０Ｂ】図１０Ｂは、アナログマルチプレクサ回路の受信・制御回路を示すブロック図である。
【図１１】図１１は、線形差動アンプの第３の具体的構成例を示す回路図である。
【図１２】図１２は、線形差動アンプの第４の具体的構成例を示す回路図である。
【図１３Ａ】図１３Ａは、本発明の実施例４であるアナログマルチプレクサ回路を示すブロック図である。
【図１３Ｂ】図１３Ｂは、アナログマルチプレクサ回路の検出・制御回路を示すブロック図である。
【図１４Ａ】図１４Ａは、本発明の実施例４であるアナログマルチプレクサ回路の別の例を示すブロック図である。
【図１４Ｂ】図１４Ｂは、アナログマルチプレクサ回路の検出・制御回路を示すブロック図である。
【図１５】図１５は、アナログマルチプレクサコア回路がツリー状に縦続接続された例を示す概念図である。
【図１６】図１６は、アナログマルチプレクサコア回路がツリー状に縦続接続された例を示すブロック図である。
【図１７Ａ−Ｄ】図１７Ａ〜図１７Ｄは、正弦波(1GHz)の波形応答特性（シミュレーション結果）を示す特性図である。
【図１８Ａ−Ｄ】図１８Ａ〜図１８Ｄは、アナログマルチプレクサコア回路の特性を示す特性図である。
【図１９】図１９は、タイムインタリーブ型のディジタル／アナログ変換装置を示すブロック図である。
【図２０】図２０は、ディジタル／アナログ変換装置における信号波形を示すタイミングチャートである。
【図２１】図２１は、アナログマルチプレクサを機能的に示す構成図である。
【図２２】図２２は、一般的なアナログマルチプレクサコア回路を示す回路図である。
【図２３】図２３は、ディジタル信号を取り扱うマルチプレクサコア回路を示す回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施例であるアナログマルチプレクサ回路を、図面を参照しながら詳細に説明する。
【００２５】
［実施例１］
図１に本発明の実施例１であるアナログマルチプレクサ回路１００のブロック図（基本系）を示す。アナログマルチプレクサ回路１００は全差動の構成をとる。全差動の構成とは、全ての信号を差動信号にして対称回路になっている構成をいう。アナログ信号Ａin１（Ａin１＋，Ａin１−），Ａin２（Ａin２＋，Ａin２−）は、線形バッファ１１１，１１２を介してアナログマルチプレクサコア回路１２０に入力される。アナログマルチプレクサコア回路１２０では、クロック信号ＣＬＫ（ＣＬＫ＋，ＣＬＫ−）に応じた時間多重化処理がなされ、１段若しくは複数段の差動アンプ１３０を介して時間多重アナログ信号Ａout（Ａout＋，Ａout−）が出力される。なお、クロック信号ＣＬＫはバッファ１４０を介してアナログマルチプレクサコア回路１２０に入力される。
【００２６】
本実施例１では、特に、アナログマルチプレクサコア回路１２０として、後述する構成を備えた回路を採用し、その直後に１段若しくは複数段の差動アンプ１３０を配置するところにポイントがある。
【００２７】
＜アナログマルチプレクサコア回路１２０の第１の具体的構成例＞
図１に示すアナログマルチプレクサコア回路１２０として用いることができる、第１の具体的構成例であるアナログマルチプレクサコア回路１２０Ａを図２に示す。
【００２８】
図中において上段に配置された第１の差動対１２１は、トランジスタ（第１のトランジスタ）Ｑ１のエミッタとトランジスタ（第２のトランジスタ）Ｑ２のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ１のコレクタはコレクタ抵抗（第１のコレクタ抵抗）Ｒｃ１を介して高電位電源ＶＣＣに接続されている。トランジスタＱ２のコレクタはコレクタ抵抗（第２のコレクタ抵抗）Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第１のアナログ信号Ａin１の正相信号Ａin１＋はトランジスタＱ１のベースに入力される。第１のアナログ信号Ａin１の逆相信号Ａin１−はトランジスタＱ２のベースに入力される。
【００２９】
図中において上段に配置された第２の差動対１２２は、トランジスタ（第３のトランジスタ）Ｑ３のエミッタとトランジスタ（第４のトランジスタ）Ｑ４のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ３のコレクタはコレクタ抵抗Ｒｃ１を介して高電位電源ＶＣＣに接続されている。トランジスタＱ４のコレクタはコレクタ抵抗Ｒｃ２を介して高電位電源ＶＣＣに接続されている。第２のアナログ信号Ａin２の正相信号Ａin２＋はトランジスタＱ３のベースに入力される。第２のアナログ信号Ａin２の逆相信号Ａin２−はトランジスタＱ４のベースに入力される。
【００３０】
出力端子（第１の出力端子）ＯＵＴ＋は、トランジスタＱ２，Ｑ４のコレクタに接続されている。出力端子（第２の出力端子）ＯＵＴ−は、トランジスタＱ１，Ｑ３のコレクタに接続されている。
【００３１】
図中において下段に配置された第３の差動対１２３は、トランジスタ（第５のトランジスタ）Ｑ５のエミッタとトランジスタ（第６のトランジスタ）Ｑ６のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ５のコレクタは、トランジスタＱ１，Ｑ２のエミッタに接続されている。トランジスタＱ６のコレクタは、トランジスタＱ３，Ｑ４のエミッタに接続されている。クロック信号ＣＬＫの正相信号ＣＬＫ＋はトランジスタＱ５のベースに入力される。クロック信号ＣＬＫの逆相信号ＣＬＫ−はトランジスタＱ６のベースに入力される。
【００３２】
定電流源（第１の電流源）１２４の一端はトランジスタＱ５，Ｑ６のエミッタに接続されている。定電流源１２４の他端は低電圧電源ＶＥＥに接続されている。定電流源１２４は予め決めた一定値の定電流ＩEEを流す。
【００３３】
更に本構成例では、トランジスタＱ１のエミッタにはエミッタ抵抗（第１のエミッタ抵抗）ＲEA１が接続されている。同様にトランジスタＱ２のエミッタにはエミッタ抵抗（第２のエミッタ抵抗）ＲEA２が接続され、トランジスタＱ３のエミッタにはエミッタ抵抗（第３のエミッタ抵抗）ＲEA３が接続され、トランジスタＱ４のエミッタにはエミッタ抵抗（第４のエミッタ抵抗）ＲEA４が接続されている。つまり、トランジスタＱ１のエミッタとトランジスタＱ５のコレクタの間にはエミッタ抵抗ＲEA１が接続され、トランジスタＱ２のエミッタとトランジスタＱ５のコレクタの間にはエミッタ抵抗ＲEA２が接続され、トランジスタＱ３のエミッタとトランジスタＱ６のコレクタの間にはエミッタ抵抗ＲEA３が接続され、トランジスタＱ４のエミッタとトランジスタＱ６のコレクタの間にはエミッタ抵抗ＲEA４が接続されている。なおエミッタ抵抗ＲEA１〜ＲEA４を代表して表すときには、エミッタ抵抗ＲEAとして示す。
【００３４】
このアナログマルチプレクサコア回路１２０Ａでは、入力信号であるアナログ信号Ａin１（Ａin１＋，Ａin１−），Ａin２（Ａin２＋，Ａin２−）に対する線形応答を確保するために、下式（１）を満たすエミッタ抵抗ＲEAが上段の差動対１２１，１２２に挿入されていることに特徴がある。なおアナログ信号の振幅とは、電圧振幅のことであり、アナログ信号Ａin１でいえば、Ａin１＋及びＡin１−の電圧振幅のピーク値であり、アナログ信号Ａin２でいえば、Ａin２＋及びＡin２−の電圧振幅のピーク値である。
【００３５】
ＲEA・ＩEE ≧  入力されるアナログ信号の振幅  …（１）
【００３６】
この式（１）は、エミッタ抵抗ＲEA１〜ＲEA４の各々の抵抗値ＲEAと定電流源１２４を流れる電流値ＩEEとの積が、アナログ信号Ａin１，Ａin２の各々の振幅以上であることを表している。
【００３７】
図２に示すアナログマルチプレクサコア回路１２０Ａでは、クロック信号ＣＬＫの正相信号ＣＬＫ＋がハイレベル（Ｈ）で逆相信号ＣＬＫ−がローレベル（Ｌ）のときには、トランジスタＱ５が導通状態となりトランジスタＱ６が遮断状態になる。このため第１のアナログ信号Ａin１＋，Ａin１−が第１の差動対１２１（トランジスタＱ１，Ｑ２）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ−から出力される。一方、クロック信号ＣＬＫの正相信号ＣＬＫ＋がＬで逆相信号ＣＬＫ−がＨのときには、トランジスタＱ６が導通状態となりトランジスタＱ５が遮断状態になる。このため第２のアナログ信号Ａin２＋，Ａin２−が第２の差動対１２２（トランジスタＱ３，Ｑ４）にて増幅されて出力端子ＯＵＴ＋，ＯＵＴ−から出力される。
【００３８】
このようにクロック信号ＣＬＫ＋，ＣＬＫ−の信号レベルがＨとＬとに交互に変化するのに合わせて、出力端子ＯＵＴ＋，ＯＵＴ−からは、第１のアナログ信号Ａin１＋，Ａin１−と第２のアナログ信号Ａin２＋，Ａin２−が交互に出力されて、時間多重アナログ信号Ａout＋，Ａout−となって出力される。
【００３９】
このとき、アナログマルチプレクサコア回路１２０Ａは、上記の式（１）を満たしているため、入力信号であるアナログ信号Ａin１，Ａin２に対する応答の線形性を確保できる。このように応答の線形性を確保できる理由を説明すると次のとおりである。トランジスタでは一般に、ベース電流が増加するにつれて線形にコレクタ電流が増加する限りにおいて、線形応答が得られる。本構成例のようにトランジスタＱ１〜Ｑ４のエミッタにエミッタ抵抗ＲEAを接続すると、エミッタ抵抗ＲEAが負帰還抵抗として機能し、ベース電流の増加が抑制される。したがって、振幅が比較的大きいアナログ信号Ａin１，Ａin２が入力されても、ベース電流が抑制されることにより、線形応答が得られることになる。その結果、差動対１２１，１２２が線形応答する入力レンジが拡大する。ただし、式（１）を満たさないほど振幅の大きいアナログ信号Ａin１，Ａin２が入力されると、コレクタ電流が増加しにくくなるため、線形応答が得られなくなる。
【００４０】
図３は、差動対１２１，１２２の入出力特性を示している。横軸は入力されるアナログ信号の振幅ΔＶinを示しており、縦軸は増幅されて出力されるアナログ信号の振幅ΔＶoutを示している。また実線はエミッタ抵抗ＲEAを挿入したときの特性を、点線はエミッタ抵抗ＲEAを挿入していないときの特性を表している。図３の特性からも、差動対１２１，１２２が線形応答する入力レンジが拡大していることがわかる。
【００４１】
＜アナログマルチプレクサコア回路１２０の第２の具体的構成例＞
図１に示すアナログマルチプレクサコア回路１２０として用いることができる、第２の具体的構成例であるアナログマルチプレクサコア回路１２０Ｂを図４に示す。
【００４２】
このアナログマルチプレクサコア回路１２０Ｂでは、トランジスタＱ５のエミッタにはエミッタ抵抗（第５のエミッタ抵抗）ＲEC１が接続され、トランジスタＱ６のエミッタにはエミッタ抵抗（第６のエミッタ抵抗）ＲEC２が接続されている。つまり、トランジスタＱ５のエミッタと定電流源１２４の一端の間にはエミッタ抵抗ＲEC１が接続され、トランジスタＱ６のエミッタと定電流源１２４の一端の間にはエミッタ抵抗ＲEC２が接続されている。なおエミッタ抵抗ＲEC１，ＲEC２を代表して表すときには、エミッタ抵抗ＲECとして示す。他の部分は、エミッタ抵抗ＲEAを備えた図２に示すアナログマルチプレクサコア回路１２０Ａと同様である。
【００４３】
このアナログマルチプレクサコア回路１２０Ｂでは、入力信号であるアナログ信号Ａin１（Ａin１＋，Ａin１−），Ａin２（Ａin２＋，Ａin２−）に対する線形応答を確保するために、下式（１）を満たすエミッタ抵抗ＲEAが上段の差動対１２１，１２２に挿入されるとともに、下式（２）を満たすエミッタ抵抗ＲECが下段の差動対１２３に挿入されていることに特徴がある。
【００４４】
ＲEA・ＩEE ≧  入力されるアナログ信号の振幅  …（１）
【００４５】
ＲEC・ＩEE ＜  入力されるクロック信号の振幅  …（２）
【００４６】
この式（２）は、エミッタ抵抗ＲEC１，ＲEC２の各々の抵抗値ＲECと定電流源１２４を流れる電流値ＩEEとの積が、クロック信号ＣＬＫの振幅よりも小さいことを表している。
【００４７】
このとき、アナログマルチプレクサコア回路１２０Ｂは、上記の式（１）及び式（２）を満たしているため、入力信号であるアナログ信号Ａin１，Ａin２に対する応答の線形性を確保できる。このように応答の線形性を確保できる理由を以下に説明する。
【００４８】
上段の差動対１２１，１２２では式（１）を満たしているため、前述したように、線形応答入力レンジを広げて応答の線形性を確保できる。
【００４９】
下段の差動対１２３では、式（１）の特性（線形応答レンジを広げる特性）の逆特性（線形応答レンジを広げない特性）である式（２）の特性が得られる。このため、トランジスタＱ５とトランジスタＱ６の、一方がオンで他方がオフになるスイッチング動作を確保できる。つまり、下段の差動対１２３において、動作の安定性を向上するため負帰還抵抗となるエミッタ抵抗ＲECを挿入してもよいが、スイッチング動作を確保するため、式（２）を満たすことを上限とした抵抗値とすべきことを示している。
【００５０】
＜線形差動アンプ１３０の第１の具体的構成例＞
図１に示す線形差動アンプ１３０として用いることができる、第１の具体的構成例である線形差動アンプ１３０Ａを図５に示す。
【００５１】
図２に示すアナログマルチプレクサコア回路１２０Ａ、または、図４に示すアナログマルチプレクサコア回路１２０Ｂを用いることにより、アナログ入力信号に対する応答の線形性を確保することができる。しかし、クロック信号ＣＬＫによるスイッチングノイズの出力端子への漏えいは、これでは防ぐことができない。そこで図１に示すアナログマルチプレクサ回路１００では、図２もしくは図４のアナログマルチプレクサコア回路１２０Ａ，１２０Ｂの直後に、図５に示す線形差動アンプ１３０Ａが１段もしくは複数段設けられている。
【００５２】
線形差動アンプ１３０Ａは、アナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）の出力端子ＯＵＴ＋，ＯＵＴ−に接続され、出力端子ＯＵＴ＋から出力される時間多重アナログ信号の正相信号Ａout＋と出力端子ＯＵＴ−から出力される時間多重アナログ信号の逆相信号Ａout−とを差動増幅するものである。線形差動アンプ１３０Ａは、時間多重アナログ信号Ａout＋，Ａout−の直流（ＤＣ）電圧レベルをシフトするための前段のエミッタフォロア回路部（レベルシフタ）１３１と、差動対（第４の差動対）１３２を主要部材とした後段の差動増幅回路部とを含んでいる。
【００５３】
エミッタフォロア回路部１３１は、２系統のエミッタフォロア回路を含んでいる。第１系統のエミッタフォロア回路は、コレクタが高電位電源ＶＣＣに接続されると共にベースに入力端子ＩＮ＋が接続されたトランジスタ（第１１のトランジスタ）Ｑ１１と、一端がトランジスタＱ１１のエミッタに接続されると共に他端が低電位電源ＶＥＥに接続された定電流源（第１の定電流源）１３１ａとを含んでいる。入力端子ＩＮ＋にはアナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）の出力端子ＯＵＴ＋が接続され、その出力端子ＯＵＴ＋から時間多重アナログ信号Ａout＋が入力される。定電流源１３１ａは予め決めた一定値の定電流ＩEE2を流す。
【００５４】
第２系統のエミッタフォロア回路は、コレクタが高電位電源ＶＣＣに接続されると共にベースに入力端子ＩＮ−が接続されたトランジスタ（第１２のトランジスタ）Ｑ１２と、一端がトランジスタＱ１２のエミッタに接続されると共に他端が低電位電源ＶＥＥに接続された定電流源（第２の定電流源）１３１ｂとを含んでいる。入力端子ＩＮ−にはアナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）の出力端子ＯＵＴ−が接続され、その出力端子ＯＵＴ−から時間多重アナログ信号Ａout−が入力される。定電流源１３１ｂは予め決めた一定値の定電流ＩEE2を流す。
【００５５】
差動増幅回路部の差動対１３２は、トランジスタ（第７のトランジスタ）Ｑ１３のエミッタとトランジスタ（第８のトランジスタ）Ｑ１４のエミッタが接続されたエミッタカップルドロジックにより形成されている。トランジスタＱ１３のコレクタは、コレクタ抵抗（第３のコレクタ抵抗）Ｒｃｃを介して高電位電源ＶＣＣに接続されている。トランジスタＱ１３のベースは、第１系統のエミッタフォロア回路を構成するトランジスタＱ１１のエミッタに接続されている。つまり、トランジスタＱ１３のベースには、トランジスタＱ１１を介して時間多重アナログ信号Ａout＋が入力される。トランジスタＱ１４のコレクタは、コレクタ抵抗（第４のコレクタ抵抗）Ｒｃｃを介して高電位電源ＶＣＣに接続されている。トランジスタＱ１４のベースは、第２系統のエミッタフォロア回路を構成するトランジスタＱ１２のエミッタに接続されている。つまり、トランジスタＱ１４のベースには、トランジスタＱ１２を介して時間多重アナログ信号Ａout−が入力される。
【００５６】
出力端子（第３の出力端子）ＯＵＴ＋は、トランジスタＱ１４のコレクタに接続されている。出力端子（第４の出力端子）ＯＵＴ−は、トランジスタＱ１３のコレクタに接続されている。定電流源（第２の電流減）１３３の一端はトランジスタＱ１３，Ｑ１４のエミッタに接続されている。定電流源１３３の他端は低電圧電源ＶＥＥに接続されている。定電流源１３３は予め決めた一定値の定電流ＩEE1を流す。
【００５７】
トランジスタＱ１３のエミッタにはエミッタ抵抗（第７のエミッタ抵抗）ＲEが接続され、トランジスタＱ１４のエミッタにはエミッタ抵抗（第８のエミッタ抵抗）ＲEが接続されている。つまり、トランジスタＱ１３のエミッタと定電流源１３３の一端との間にはエミッタ抵抗ＲEが接続され、トランジスタＱ１４のエミッタと定電流源１３３の一端との間にはエミッタ抵抗ＲEが接続されている。
【００５８】
この差動増幅回路部についても、応答の線形性を確保するため、下式（３）を満たすエミッタ抵抗ＲEを備えていることに特徴がある。
【００５９】
ＲE・ＩEE1 ≧  入力されるアナログ信号の振幅  …（３）
【００６０】
この式（３）は、各々のエミッタ抵抗ＲEの抵抗値ＲEと定電流源１３３を流れる電流値ＩEE1との積が、時間多重アナログ信号Ａout＋，Ａout−の振幅以上であることを表している。式（３）の技術的意味合いは、式（１）の技術的意味合いと同じであり、線形応答入力レンジを広げて応答の線形性を確保するものである。
【００６１】
この線形差動アンプ１３０Ａでは、アナログマルチプレクサコア回路１２０Ａ（または１２０Ｂ）から出力された時間多重アナログ信号Ａout＋，Ａout−は、それぞれ入力端子ＩＮ＋，ＩＮ−に入力され、エミッタフォロア回路１３１によりＤＣレベルが調整される。ＤＣレベルが調整された時間多重アナログ信号Ａout＋，Ａout−は差動対１３２（トランジスタＱ１３，Ｑ１４）により差動増幅される。増幅された時間多重アナログ信号Ａout＋，Ａout−は、出力端子ＯＵＴ＋，ＯＵＴ−から出力される。
【００６２】
クロック信号ＣＬＫによるスイッチングノイズが発生した場合、このノイズは同相信号ノイズとして時間多重アナログ信号Ａout＋，Ａout−に重畳する。このため時間多重アナログ信号Ａout＋，Ａout−を差動対１３２（トランジスタＱ１３，Ｑ１４）により差動増幅することにより、同相信号ノイズ（クロック信号によるスイッチングノイズ）を除去または低減することができる。
【００６３】
なお、線形差動アンプ１３０Ａにおいて、エミッタフォロア回路部１３１は必須の構成ではない。線形差動アンプ１３０Ａがエミッタフォロア回路部１３１を有しない場合、差動増幅回路部の差動対１３２を構成するトランジスタＱ１３，Ｑ１４のベースがそれぞれ入力端子ＩＮ＋，ＩＮ−に直接接続されることになる。
【００６４】
また、線形差動アンプ１３０Ａの後段に更に線形差動アンプ１３０Ａが設けられる場合、後段の線形差動アンプ１３０Ａの入力端子ＩＮ＋，ＩＮ−には、前段の線形差動アンプ１３０Ａの出力端子ＯＵＴ＋，ＯＵＴ−がそれぞれ接続されることになる。
【００６５】
＜線形差動アンプ１３０の第２の具体的構成例＞
図１に示す線形差動アンプ１３０として用いることができる、第２の具体的構成例である線形差動アンプ１３０Ｂを図６に示す。この線形差動アンプ１３０Ｂは、図５に示す線形差動アンプ１３０Ａを改良したものである。したがって、線形差動アンプ１３０Ｂのうち、線形差動アンプ１３０Ａに対して追加した部分についてのみ説明する。
【００６６】
エミッタフォロア回路部１３１Ａの第１系統のエミッタフォロア回路には、コレクタとベースが接続されたトランジスタＱ１１ａが追加されている。このトランジスタＱ１１ａのコレクタおよびベースはトランジスタＱ１１のエミッタに接続され、トランジスタＱ１１ａのエミッタは定電流源１３１ａの一端に接続されている。第２系統のエミッタフォロア回路には、コレクタとベースが接続されたトランジスタＱ１２ａが追加されている。このトランジスタＱ１２ａのコレクタおよびベースはトランジスタＱ１２のエミッタに接続され、トランジスタＱ１２ａのエミッタは定電流源１３１ｂの一端に接続されている。トランジスタＱ１１ａ，Ｑ１２ａは、第１および第２のダイオードとして機能するものであり、ＤＣシフトレベルを下げるために用いられている。
【００６７】
差動増幅回路部では、トランジスタＱ１３に対してトランジスタ（第９のトランジスタ）Ｑ１５がカスコード接続されており、トランジスタＱ１４に対してトランジスタ（第１０のトランジスタ）Ｑ１６がカスコード接続されている。トランジスタＱ１５，Ｑ１６のエミッタはトランジスタＱ１３，Ｑ１４のコレクタにそれぞれ接続され、トランジスタＱ１５，Ｑ１６のコレクタは出力端子ＯＵＴ−，ＯＵＴ＋にそれぞれ接続されている。トランジスタＱ１５，Ｑ１６のベースはバイアス電圧Ｖbiasに接続されており、交流的には接地されている。つまりトランジスタＱ１５，Ｑ１６はベース接地されている。このようにエミッタ接地されたトランジスタＱ１３，Ｑ１４に対して、ベース接地されたトランジスタＱ１５，Ｑ１６をカスコード接続することにより、トランジスタＱ１３，Ｑ１４において発生するミラー効果（ベース・コレクタ間の寄生容量がゲイン倍になる現象）を抑制することができる。
【００６８】
線形差動アンプ１３０Ｂの他の部分は、図５に示す線形差動アンプ１３０Ａと同じである。
【００６９】
なお図５，図６に示す線形差動アンプ１３０Ａ，１３０Ｂを、インピーダンス整合を図るためにアナログ入力信号の初段に配置される線形バッファ１１１，１１２（図１参照）に適用することも可能である。更に、図５，図６に示す線形差動アンプ１３０Ａ，１３０Ｂを、クロック信号用のバッファ１４０（図１参照）に適用することも可能である。ただし、クロック信号用のバッファ１４０については特に線形性を気にする必要はなく、必ずしも式（３）を満たす必要はない。
【００７０】
以上が、本発明の実施例１であるアナログマルチプレクサ回路の基本構成である。このアナログマルチプレクサ回路を用いることで、アナログ信号を低ノイズで高線形に、かつ高速で時間多重を行うことが可能となる。
【００７１】
［実施例２］
次に、本発明のアナログマルチプレクサ回路の拡張技術を実施例２として述べる。上記に述べた実施例１であるアナログマルチプレクサ回路１００は、その動作の線形性を確保するために入力されるアナログ信号の振幅が設計の段階で既知である必要がある。しかしながら、取り扱うアナログ入力振幅（ＤＡＣからの信号振幅）はアプリケーションによって異なるので、汎用性向上の観点からは、後からある程度対応可能な振幅レンジを調整できることが好ましい。さらには、適応的にそれを自動調整できると、ユーザビリティがさらに向上する。それを可能とする回路構成を実施例２として以下に説明する。
【００７２】
外部信号を受けて線形応答レンジを調整可能な構成になっている、実施例２であるアナログマルチプレクサ回路１００Ａを図７Ａに示す。このアナログマルチプレクサ回路１００Ａでは、入力されるアナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊが外部から入力されるようになっている。このアナログマルチプレクサ回路１００Ａのアナログマルチプレクサコア回路１２０の具体的構成例としては、後述する図８や図９に示すアナログマルチプレクサコア回路１２０Ｃ，１２０Ｄが採用されている。そして、振幅情報Ｊが受信・制御回路２０１に入力される。詳細は後述するが、受信・制御回路２０１は、振幅情報Ｊを受信し、アナログ信号Ａin１，Ａin２の振幅に対して、前述した式（１）を満たすように制御をする。なお受信・制御回路２０１は、例えば電圧-電圧変換回路のようなもので形成される。
【００７３】
図８に示すアナログマルチプレクサコア回路１２０Ｃは、図２に示すアナログマルチプレクサコア回路１２０Ａで採用されていた定電流源１２４を、可変電流源１２４ａに変更したものである。図９に示すアナログマルチプレクサコア回路１２０Ｄは、図４に示すアナログマルチプレクサコア回路１２０Ｂで採用されていた定電流源１２４を、可変電流源１２４ａに変更したものである。
【００７４】
受信・制御回路２０１は、図７Ｂに示すように、振幅情報受信回路２０１ａと、電流源制御回路２０１ｂとを含んでいる。振幅情報受信回路２０１ａは、外部から入力されたアナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信し、この振幅情報Ｊを電流源制御回路２０１ｂに出力する回路である。電流源制御回路２０１ｂは、振幅情報Ｊが示すアナログ信号Ａin１，Ａin２の振幅値に応じて、前述した式（１）、または式（１）と式（２）を満たす電流ＩEEをマルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流させる回路である。
【００７５】
つまり、受信・制御回路２０１は、アナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信すると、マルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流れる電流値を制御し、入力されるアナログ信号の振幅に対して式（１）、または式（１）と式（２）を満たすように電流値ＩEEを設定する。このような制御をすることにより、線形応答レンジを調整している。
【００７６】
［実施例３］
図１０Ａに示す実施例３のアナログマルチプレクサ回路１００Ｂは、略すべての構成ブロックが可変電流源を有し、その線形応答振幅レンジが調整可能な構成とされている。即ち、アナログマルチプレクサコア回路１２０としては、前述した図８または図９に示すマルチプレクサコア回路１２０Ｃ，１２０Ｄが用いられている。線形差動アンプ１３０及び線形バッファ１１１，１１２としては、後述する図１１や図１２に示す線形差動アンプ１３０Ｃ，１３０Ｄが用いられている。
【００７７】
図１１に示す線形差動アンプ１３０Ｃは、図５に示す線形差動アンプ１３０Ａで採用されていた定電流源１３３を、可変電流源１３３ａに変更したものである。図１２に示す線形差動アンプ１３０Ｄは、図６に示す線形差動アンプ１３０Ｂで採用されていた定電流源１３３を、可変電流源１３３ａに変更したものである。
【００７８】
受信・制御回路２０２は、図１０Ｂに示すように、振幅情報受信回路２０２ａと、電流源制御回路２０２ｂとを含んでいる。振幅情報受信回路２０２ａは、図７Ｂの振幅情報受信回路２０１ａと同じ回路である。電流源制御回路２０２ｂは、振幅情報Ｊが示すアナログ信号Ａin１，Ａin２の振幅値に応じて、前述した式（１）、または式（１）と式（２）を満たす電流ＩEEをマルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流させると共に、前述した式（３）を満たす電流ＩEE1を線形差動アンプ１３０及び線形バッファ１１１，１１２の可変電流源１３３ａに流させる回路である。
【００７９】
つまり、受信・制御回路２０２は、アナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信すると、マルチプレクサコア回路１２０Ｃ，１２０Ｄの可変電流源１２４ａ，１２４ａに流れる電流値を制御し、入力されるアナログ信号の振幅に対して式（１）、または式（１）と式（２）を満たすように電流値ＩEEを設定する。また受信・制御回路２０２は、アナログ信号Ａin１，Ａin２の振幅値を示す振幅情報Ｊを受信すると、線形差動アンプ１３０及び線形バッファ１１１，１１２の可変電流源１３３ａに流れる電流値を制御し、入力されるアナログ信号の振幅に対して式（３）を満たすように電流値ＩEE1を設定する。このような制御をすることにより、略すべての構成ブロックにおいて線形応答レンジを調整している。
【００８０】
なお図１０Ａの例では、線形性が重要とならないクロック信号用のバッファ１４０には制御信号を供給していない。しかし、必要に応じてクロック用のバッファ１４０についても可変電流源を備えた構成にして制御しても良い。
【００８１】
［実施例４］
図１３Ａ及び図１４Ａに、入力されるアナログ信号Ａin１，Ａin２の振幅を自動で検出して可変電流源を調整する、実施例４であるアナログマルチプレクサ回路１００Ｃ，１００Ｄを示す。
【００８２】
図１３Ａに示すアナログマルチプレクサ回路１００Ｃは、図７Ａに示すアナログマルチプレクサ回路１００Ａで採用されていた受信・制御回路２０１を、検出・制御回路２０３に変更したものである。検出・制御回路２０３は、図１３Ｂに示すように、振幅検出回路２０３ａと、電流源制御回路２０３ｂとを含んでいる。振幅検出回路２０３ａは、ＩＣで形成され、アナログマルチプレクサ回路１００Ｃに入力されるアナログ信号Ａin１，Ａin２の振幅値（ピーク値）を検出し、この振幅値を示す振幅情報Ｊを電流源制御回路２０３ｂに出力する回路である。電流源制御回路２０３ｂは、図７Ｂの電流源制御回路２０１ｂと同じ回路である。つまり、検出・制御回路２０３は、入力されるアナログ信号Ａin１，Ａin２の振幅値（ピーク値）をＩＣ内部で検出し、検出された値に応じて、アナログマルチプレクサコア回路１２０の可変電流源１２４ａ（図８，図９参照）に流す電流ＩEEを調整する。
【００８３】
図１４Ａに示すアナログマルチプレクサ回路１００Ｄは、図１０Ａに示すアナログマルチプレクサ回路１００Ｂで採用されていた受信・制御回路２０２を、検出・制御回路２０４に変更したものである。検出・制御回路２０４は、図１４Ｂに示すように、振幅検出回路２０４ａと、電流源制御回路２０４ｂとを含んでいる。振幅検出回路２０４ａは、図１３Ｂの振幅検出回路２０４ａと同じ回路である。電流源制御回路２０４ｂは、図１０Ｂの電流源制御回路２０２ｂと同じ回路である。つまり、検出・制御回路２０４は、入力されるアナログ信号Ａin１，Ａin２の振幅値（ピーク値）をＩＣ内部で検出し、検出された値に応じて、アナログマルチプレクサコア回路１２０の可変電流源１２４ａ（図８，図９参照）に流す電流ＩEEを調整すると共に、線形差動アンプ１３０や線形バッファ１１１，１１２の可変電流源１３３ａ（図１１，図１２参照）に流す電流ＩEE1を調整する。
【００８４】
このように、アナログマルチプレクサ回路１００Ｃ，１００Ｄの各ブロックの可変電流源の値を設定することにより、適応的にその線形応答レンジを自動で調整することができる。
【００８５】
［実施例５］
前述したアナログマルチプレクサ回路１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは全て２つのアナログ信号を１つの信号に時間多重する回路である。これを２つ以上の信号に拡張するには、前述したアナログマルチプレクサ（コア）回路を図１５、図１６に示すようにツリー状に縦続接続すればよい。ただし、このとき後段のアナログマルチプレクサはその前段のアナログマルチプレクサの２倍の周期で動作する必要があるため、後段に入力されるクロック周波数はその前段に入力されるクロック周波数の２倍となる。
【００８６】
図１５は概念図、図１６はブロック構成図である。アナログマルチプレクサコア回路Ｍ１，Ｍ２，Ｍ３は、前述したアナログマルチプレクサコア回路１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ（またはアナログマルチプレクサコア回路１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄを含むアナログマルチプレクサ回路１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ）を示している。この例では、１段目に２つのアナログマルチプレクサコア回路Ｍ１，Ｍ２が配置され、２段目に１つのアナログマルチプレクサコア回路Ｍ３が配置されている。
【００８７】
アナログマルチプレクサコア回路（第１のアナログマルチプレクサコア回路）Ｍ１には、２つのアナログ信号Ａin１，Ａin２と、位相シフタＳ１１により位相が例えば０゜シフトされたクロック信号（第１のクロック信号）ＣＬＫ１（信号周期：１／ｆSW）が入力される。アナログマルチプレクサコア回路Ｍ１からは、時間多重アナログ信号Ａout１が出力される。
【００８８】
アナログマルチプレクサコア回路（第２のアナログマルチプレクサコア回路）Ｍ２には、２つのアナログ信号Ａin１，Ａin２とは異なる２つのアナログ信号Ａin３，Ａin４と、位相シフタＳ１２により位相が例えば１８０゜シフトされたクロック信号ＣＬＫ１（信号周期：１／ｆSW）が入力される。なお、アナログマルチプレクサコア回路Ｍ２には、クロック信号ＣＬＫ１がアナログマルチプレクサコア回路Ｍ１と異なる位相で入力されればよい。アナログマルチプレクサコア回路Ｍ２からは、時間多重アナログ信号Ａout２が出力される。
【００８９】
アナログマルチプレクサコア回路（第３のアナログマルチプレクサコア回路）Ｍ３には、２つの時間多重アナログ信号Ａout１，Ａout２と、位相シフタＳ１３により位相がシフトされたクロック信号（第２のクロック信号）ＣＬＫ２（信号周期：１／２ｆSW）が入力される。アナログマルチプレクサコア回路Ｍ３からは、時間多重アナログ信号Ａout３が出力される。このような処理動作を行うことにより、時間多重アナログ信号Ａout３は、４つのアナログ信号Ａin１，Ａin２，Ａin３，Ａin４を時間多重した信号になる。
【００９０】
［実施例の効果］
前述した実施例の効果について説明する。アナログマルチプレクサコア回路１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄについては、式（１）を満たす構成とすることで、その線形性が大幅に改善される。その効果（シミュレーション結果）を図１７Ａ〜図１７Ｄに示す。
【００９１】
図１７Ａ〜図１７Ｄは式（１）を満たす場合と満たさない場合において、入力信号として正弦波(1GHz)を入力したときの波形応答特性（シミュレーション結果）を示している。つまり、図１７Ａは式（１）を満たす場合における時間波形特性図、図１７Ｂは式（１）を満たす場合におけるスペクトル特性図、図１７Ｃは式（１）を満たさない場合における時間波形特性図、図１７Ｄは式（１）を満たさない場合におけるスペクトル特性をそれぞれ示している。これらの波形から確認できるように、式（１）を満たさない場合、出力波形は正弦波から大きく歪が生じているが、式（１）を満たす構成ではその波形歪が小さい。そのことは、スペクトル上で高調波歪が抑圧できていることからも確認できる。
【００９２】
次に、スイッチングノイズの低減効果について、１GHzの正弦波とＤＣ入力を、アナログマルチプレクサコア回路で５GHzのクロックで高速に交互に切り出す動作（シミュレーション）を例にとって説明する。図１８Ａ及び図１８Ｂは、アナログマルチプレクサコア回路後段に何も付けずに直接出力した波形を示している。図１８Ｂは図１８Ａの時間軸を拡大したものである。一方、図１８Ｃ及び図１８Ｄは前述した実施例の構成（アナログマルチプレクサコア回路の後段に多段の差動アンプが配置された構成）での出力波形を示している。図１８Ｄは図１８Ｃの時間軸を拡大したものである。これらの波形から確認できるように、実施例の構成によりスイッチングノイズが低減できており、波形品質が大幅に改善されている。
【００９３】
以上のように、前述した実施例のアナログマルチプレクサ回路またはアナログマルチプレクサコア回路を用いることで、２つ以上のアナログ信号を低ノイズで高線形に、かつ高速で時間多重することが可能となる。
【産業上の利用可能性】
【００９４】
本発明は、アナログマルチプレクサコア回路、及び、アナログマルチプレクサコア回路を含むアナログマルチプレクサ回路に適用することができる。
【符号の説明】
【００９５】
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ  アナログマルチプレクサ回路
１１１，１１２  線形バッファ
１２０，１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ  アナログマルチプレクサコア回路
１２１，１２２，１２３  差動対
１３０，１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄ  線形差動アンプ
１４０  バッファ
２０１，２０２  受信・制御回路
２０３，２０４  検出・制御回路
ＲC１，ＲC２  コレクタ抵抗
ＲEA１，ＲEA２，ＲEA３，ＲEA４  エミッタ抵抗
ＲEC１，ＲEC２  エミッタ抵抗
Ａin１，Ａin１＋，Ａin１−  第１のアナログ信号
Ａin２，Ａin２＋，Ａin２−  第２のアナログ信号
Ａout，Ａout＋，Ａout−  時間多重アナログ信号
ＣＬＫ，ＣＬＫ＋，ＣＬＫ−  クロック信号
ＶＣＣ  高電位電源
ＶＥＥ  低電位電源
ＩＮ＋，ＩＮ−  入力端子
ＯＵＴ＋，ＯＵＴ−  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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