(57)【要約】  本発明は半導体装置に関し、半導体基板と、その上に配設された半導体層とを備え、半導体層は、半導体基板とは反対側の主面から、半導体基板に向けて予め定めた深さまで延在するように設けられた第１導電型の第１のピラー層および第２導電型の第２のピラー層を有し、第１および第２のピラー層は半導体層の活性領域および活性領域の周囲の領域である終端領域において、主面に対して平行な方向に交互に設けられ、活性領域における第１および第２のピラー層の１組の合計幅で規定されるピラーピッチに比べ、終端領域における第１および第２のピラー層の１組の合計幅で規定されるピラーピッチが大きく設定され、活性領域および終端領域のいずれにおいてもピラーピッチ内における第１および第２導電型の不純物の実効的な不純物濃度が等しい。
2018029951.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に配設された第１導電型の半導体層と、
前記半導体層の活性領域の上層部に選択的に配設された第２導電型の第１の不純物領域と、
前記第１の不純物領域の上層部に選択的に配設された第１導電型の第２の不純物領域と、
前記第２の不純物領域に接続された第１の主電極と、
前記第２の不純物領域、前記第１の不純物領域および前記半導体層に連続して接するように配設されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第２の不純物領域、前記第１の不純物領域および前記半導体層に対向するように配設されたゲート電極と、
前記半導体基板の前記半導体層と反対側に配設された第２の主電極と、を備え、
前記半導体層は、
前記半導体基板とは反対側の主面から、前記半導体基板に向けて予め定めた深さまで延在するように設けられた第１導電型の第１のピラー層および第２導電型の第２のピラー層を有し、
前記第１および第２のピラー層は、
前記半導体層の前記活性領域および前記活性領域の周囲の領域である終端領域において、前記主面に対して平行な方向に交互に設けられ、
前記第１の不純物領域は、前記第２のピラー層の上層部に設けられ、
前記ゲート絶縁膜が接する前記半導体層は前記第１のピラー層であって、
前記活性領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチに比べ、前記終端領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチが大きく設定され、
前記活性領域および前記終端領域のいずれにおいてもピラーピッチ内における第１および第２導電型の不純物の実効的な不純物濃度が等しい、半導体装置。
【請求項２】
前記活性領域における前記第１のピラー層と、前記終端領域における前記第１のピラー層の不純物濃度が等しく設定され、
前記活性領域における前記第２のピラー層と、前記終端領域における前記第２のピラー層の不純物濃度が等しく設定される、請求項１記載の半導体装置。
【請求項３】
前記第１および第２のピラー層は、前記半導体層中に間隔を開けて前記第２のピラー層を形成することで設けられ、
前記第１および第２のピラー層の下方には前記半導体層がバッファ層として存在し、
前記バッファ層を含めて、ピラーピッチ内における第１および第２導電型の不純物の実効的な不純物濃度が等しい、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体層は、
前記終端領域の前記第１および第２のピラー層の上層部に渡るように設けられた第２導電型のリサーフ領域をさらに有し、
前記リサーフ領域は、前記第１の主電極に電気的に接続され、
前記終端領域の前記第２のピラー層は、
前記リサーフ領域を介して前記第１の主電極と電気的に接続される、請求項１から請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記リサーフ領域は、
前記終端領域の最外周にまで延在するように設けられ、
前記終端領域の前記最外周の前記リサーフ領域の下方には、前記第１および第２のピラー層を有さない、請求項４記載の半導体装置。
【請求項６】
前記終端領域における前記第１および第２のピラー層は、
前記終端領域の全域で前記第１および第２のピラー層のピラーピッチが同じ値に設定される、請求項１から請求項５の何れか１項に記載の半導体装置。
【請求項７】
前記終端領域における前記第１および第２のピラー層は、
前記活性領域に近接する領域に設けられた前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチと、他の前記第１および第２のピラー層のピラーピッチとが異なった値に設定される、請求項１から請求項５の何れか１項に記載の半導体装置。
【請求項８】
前記半導体基板は、半導体として炭化珪素を用いる、請求項１から請求項７の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体基板の主面に対して垂直な方向に延在するｐ型不純物層およびｎ型不純物層を、半導体基板の主面に対して平行な方向に交互に配置したスーパージャンクション構造（ＳＪ構造）を有する半導体装置に関する。
【背景技術】
【０００２】
パワーエレクトロニクスで用いられる半導体装置は半導体基板の対向する２つの主面にそれぞれ主電極を有し、半導体基板の主面に対して垂直な方向に主電流が流れる縦型デバイスが主流である。通常の縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、オフ状態のときに、ドリフト層において空乏層が伸び、これが耐圧層として機能する。デバイスがオン状態のとき、電流は半導体基板上に設けられたドリフト層を通る。半導体基板に比べて高抵抗のドリフト層はデバイスの主要な抵抗成分の一つになる。従って、このドリフト層の厚みを薄くすれば、ドリフト抵抗が小さくなり、ＭＯＳＦＥＴの実質的なオン抵抗を下げることができる。また、ドリフト層における不純物濃度を高めることによってもオン抵抗を下げることができる。【０００３】
半導体装置の耐圧はこのドリフト層での空乏層幅によって決まる。つまりドリフト層の厚みが薄くなると、半導体装置の耐圧は低下する。またドリフト層の不純物濃度が高くなると、この場合も空乏層幅が短くなり、半導体装置の耐圧は低下する。このように、耐圧とオン抵抗との間にはトレードオフ関係が存在する。【０００４】
この耐圧とオン抵抗のトレードオフ関係を改善する構造として、スーパージャンクション構造が提案されている。スーパージャンクション構造とは、ドリフト層において、主電流が流れる方向に直交する方向に、ｐ型不純物層（ｐ型ピラー層と呼称）とｎ型不純物層（ｎ型ピラー層と呼称）とが交互に配列された構造である。【０００５】
このようなＳＪ構造では、ドリフト層の導電型をｎ型とした場合、半導体装置の表面に存在するｐｎ接合面もしくは金属接合面から広がる空乏層の他に、ｐ型ピラー層とｎ型ピラー層との間のｐｎ接合面からも空乏層が広がる。つまり、ドリフト層にはピラー層の深さと同じだけの空乏層が形成されることとなる。これにより、ｎ型ピラー層の不純物濃度、すなわちドリフト層の不純物濃度を高濃度にした場合でも、ｐ型ピラー層の不純物濃度と釣り合い、ｎ型ピラー層内が完全に空乏化することとなり、耐圧を維持することができる。この結果、半導体装置の耐圧とオン抵抗のトレードオフ関係が劇的に改善し、ドリフト抵抗を低くすることができる。【０００６】
ＳＪ構造を備えた半導体装置においては、素子領域（活性領域）の周辺部である終端領域の耐圧をいかに確保するかが重要な課題となる。終端部の耐圧が低いと、半導体装置全体の耐圧が低くなる。また、アバランシェ電流が終端部に集中すると、半導体装置の不具合の原因になる。【０００７】
一般に、終端領域のｐ型ピラー層およびｎ型ピラー層の不純物濃度は、素子領域のｐ型ピラー層およびｎ型ピラー層の不純物濃度に比べて低く設定されるが、これは終端領域の不純物濃度、特にｎ型ピラー層中のドナー濃度を低く抑えることにより、終端領域での耐圧が向上するからである。【０００８】
特許文献１ではシリコン半導体装置において、エピタキシャル成長とイオン注入を繰り返して、ドリフト層に多層のエピタキシャル成長層を形成してＳＪ構造を形成するマルチエピタキシャル方式の技術が開示されているが、終端領域の不純物濃度は、活性領域の不純物濃度よりも低く設定されている。しかし、このような構成は、生産性の高いトレンチ埋め込み方式で形成されるＳＪ構造では作製することができず、また、炭化珪素など、不純物の拡散係数が小さい半導体には適さない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２９８１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
また、終端領域での耐圧の向上には、終端領域の幅をなるべく大きくすることも有効である。終端領域の幅が大きくなるほど終端領域にかかる電界が緩和され、これに伴って半導体装置の耐圧向上が期待できる。【００１１】
しかしながら、終端領域の幅が大きくなると、半導体装置のターンオフ時に、終端領域のｐ型ピラー層の空乏化により生じる正孔電流が大きくなる。半導体装置をシリコン半導体または炭化珪素半導体で作製した場合、半導体結晶中の正孔移動度は電子移動度に比べて低く、正孔電流に対する抵抗値は大きくなるので、終端領域のソースコンタクト周辺の電位が高くなる。そして、この高い電位は素子領域表面上の絶縁層に加わり、半導体装置に不具合を引き起こす。またドリフト抵抗を下げるべくｎ型ピラー層の不純物濃度を高めると、これと釣り合うようにｐ型ピラー層の不純物濃度を上げる必要があり、この場合もターンオフに伴って流れる正孔電流は大きくなる。【００１２】
本発明は上記のような問題を解決するためになされたものであり、終端領域での耐圧を向上した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、半導体基板と、半導体基板上に配設された第１導電型の半導体層と、前記半導体層の活性領域の上層部に選択的に配設された第２導電型の第１の不純物領域と、前記第１の不純物領域の上層部に選択的に配設された第１導電型の第２の不純物領域と、前記第２の不純物領域に接続された第１の主電極と、前記第２の不純物領域、前記第１の不純物領域および前記半導体層に連続して接するように配設されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２の不純物領域、前記第１の不純物領域および前記半導体層に対向するように配設されたゲート電極と、前記半導体基板の前記半導体層と反対側に配設された第２の主電極と、を備え、前記半導体層は、前記半導体基板とは反対側の主面から、前記半導体基板に向けて予め定めた深さまで延在するように設けられた第１導電型の第１のピラー層および第２導電型の第２のピラー層を有し、前記第１および第２のピラー層は、前記半導体層の前記活性領域および前記活性領域の周囲の領域である終端領域において、前記主面に対して平行な方向に交互に設けられ、前記第１の不純物領域は、前記第２のピラー層の上層部に設けられ、前記ゲート絶縁膜が接する前記半導体層は前記第１のピラー層であって、前記活性領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチに比べ、前記終端領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチが大きく設定され、前記活性領域および前記終端領域のいずれにおいてもピラーピッチ内における第１および第２導電型の不純物の実効的な不純物濃度が等しい。
【発明の効果】
【００１４】
本発明に係る半導体装置によれば、終端領域に発生する電位が低下し、終端領域での耐圧を向上した半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】ｐｎ接合における印加電圧に対する空乏層の広がりを示した図である。
【図２】ピラー層の幅に対する正孔電流の変化を示した図である。
【図３】本発明に係る実施の形態１の半導体装置の構成を示す斜視図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を示す斜視図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図１４】本発明に係る実施の形態２の半導体装置の構成を示す斜視図である。
【図１５】本発明に係る実施の形態３の半導体装置の構成を示す斜視図である。
【図１６】本発明に係る実施の形態４の半導体装置の構成を示す斜視図である。
【図１７】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図１８】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図１９】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図２０】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図２１】マルチエピタキシャル方式により形成されたピラー層の構成を示す斜視図である。
【図２２】本発明に係る実施の形態５の半導体装置の構成を示す斜視図である。
【発明を実施するための形態】
【００１６】
＜はじめに＞
実施の形態の説明に先立って、スーパージャンクション構造（ＳＪ構造）について説明する。
【００１７】
スーパージャンクション構造を持たない、通常のＭＯＳＦＥＴの場合、終端領域には、ガードリング、ＪＴＥ（Junction Termination Extension）構造、ＦＬＲ（Field Limiting Ring）構造等が形成される。素子領域でベース領域とドリフト層の接合面からドリフト層に空乏層が広がっていくのと同様に、終端構造では、ドリフト層と終端構造の接合面からドリフト層に空乏層が広がる。この場合、終端構造から放出される正孔数は、ドリフト層内に広がる空乏化領域に存在した電子数と同じである。またドレイン電圧の上昇に伴い、空乏層はドリフト層の厚みと同じ厚みとなる。
【００１８】
一方、スーパージャンクション構造では、ピラー層の深さによって空乏層の幅が決まる。それぞれのピラー層において、空乏化する方向は半導体基板の主面と平行な方向であり、ピラー層の幅が十分に短い場合、低いドレイン電圧であってもピラー層は完全に空乏化してしまう。
【００１９】
ピラー層の幅を大きくすると、各ピラー層において空乏化する幅が広がり、完全空乏化するのに必要なｐ型ピラー層とｎ型ピラー層の電圧差は高くなる。つまり単位時間当たりの電圧上昇（ｄＶ／ｄｔ）は同じであっても、ピラー層の幅を広げることにより、単位時間当たりの空乏化距離を短くでき、正孔電流を抑制することができる。
【００２０】
すなわち、スイッチング時には、ｐ型ピラー層から多数キャリアである正孔が移動するが、この正孔の単位時間当たりの移動量を低下させることにより、正孔電流を抑制できる。
【００２１】
一方、素子領域では、全てのｐ型ピラー層をソース電極に接続することが可能であり、一つのコンタクトに集中する正孔電流は終端領域に比べて小さい。このため、素子領域ではＭＯＳＦＥＴのオン抵抗の低減のために、個々のピラー層の幅を小さくして、チャネル密度を増加させることができる。
【００２２】
図１はアクセプタ濃度およびドナー濃度が領域内で一様に等しいｐｎ接合における、印加電圧に対するｐｎ接合面からの空乏層の広がりを空乏層幅で示した図である。図１においては、横軸に印加電圧（Ｖ）、縦軸に空乏層幅（μｍ）を示し、ドナー濃度（ＮＤ）およびアクセプタ濃度（ＮＡ）が１×１０１６ｃｍ−３の場合の特性をＴ１、２×１０１６ｃｍ−３の場合の特性をＴ２、３×１０１６ｃｍ−３の場合の特性をＴ３として示している。
【００２３】
図１より、印加電圧が大きくなるほど空乏層幅が大きくなり、また、不純物濃度を高くした場合、同じ印加電圧であっても空乏層幅が短くなることが判る。
【００２４】
図１より、アクセプタ濃度およびドナー濃度が１×１０１６ｃｍ−３の場合、空乏層幅が２．５μｍにまで伸びるにはおよそ２００Ｖの印加電圧が必要であることが判る。すなわち、ｎ型ピラー層とｐ型ピラー層の幅の合計が５μｍであれば、２００Ｖの印加電圧でピラー層は完全に空乏化することになる。一方、４．５μｍの空乏層幅を得るには６００Ｖ以上の印加電圧が必要であり、ｎ型ピラー層とｐ型ピラー層の幅の合計が９μｍであると、印加電圧が２００Ｖではピラー層の一部は空乏化せず、印加電圧を６００Ｖ程度まで高めて初めて完全に空乏化することになる。
【００２５】
ＳＪ構造により、ｎ型ピラー層とｐ型ピラー層とで同じ面積の空乏層を得るには、ｎ型ピラー層とｐ型ピラー層の幅の合計を大きくする方が、電圧の上昇に対する空乏化の割合が緩和され、ｎ型ピラー層からの電子の放出速度とｐ型ピラー層からの正孔の放出速度が低下する。すなわち、空乏化がゆっくり進むことで、電子および正孔の放出速度も遅くなる。
【００２６】
図２は、ｐ型ピラー層の幅に対する正孔電流を算出した結果を示す図であり、横軸にピラー幅（μｍ）、縦軸に正孔電流（任意単位ａ.ｕ.）を示す。計算ではピラー層の幅を変えた場合でも単位時間当たりの電圧上昇（ｄＶ／ｄｔ）は一定とし、ｎ型ピラー層のドナー濃度とｐ型ピラー層のアクセプタ濃度がそれぞれ１×１０１６ｃｍ−３と仮定した。また、ｐ型ピラー層から流れる正孔電流は単位時間内に空乏化した領域内に存在する正孔数で定義した。図２より、ピラー幅を５μｍから９μｍ程度にまで広げることによって正孔電流をほぼ半減できることが判る。正孔電流によって終端領域に加わる電位は正孔電流に比例するため、発生電位も同様に半減する。
【００２７】
＜実施の形態１＞
以下、図３〜図１３を用いて、本発明に係る実施の形態１の半導体装置について説明する。
【００２８】
＜装置構成＞
図３は半導体基板に炭化珪素（シリコンカーバイド）を用いた炭化珪素半導体装置である縦型ＭＯＳＦＥＴ１００の構成を示す斜視図である。なお、本発明の適用は炭化珪素半導体装置に限定されず、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などの半導体を用い、スーパージャンクション構造を有する半導体装置に適用できる。
【００２９】
半導体基板に炭化珪素を用いた炭化珪素半導体装置は、Ｓｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、耐熱性に優れ高温動作可能な半導体装置を得ることができる。
【００３０】
なお、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００３１】
図３に示すように縦型ＭＯＳＦＥＴ１００は、炭化珪素で構成されたｎ型の半導体基板３の一方の主面上にｎ型のエピタキシャル結晶成長層４（半導体層）が設けられ、エピタキシャル結晶成長層４の上層部には、ｐ型のウェル領域７が選択的に複数設けられ、それぞれのウェル領域７にはｐ型のコンタクト領域１０ａが、ウェル領域７を貫通するように設けられている。なお、エピタキシャル結晶成長層４はドリフト層とも呼称される。
【００３２】
そして、ウェル領域７の上層部にはコンタクト領域１０ａの両側面に接してｎ型のソース領域８が設けられている。なお、ソース領域８の厚みは、ウェル領域７の厚みより薄く、コンタクト領域１０ａの厚みはウェル領域７の厚みと同程度か、あるいはコンタクト領域１０ａの方が少し深くなるように設けられる。
【００３３】
エピタキシャル結晶成長層４上には、ゲート絶縁膜１２が選択的に形成され、ゲート絶縁膜１２上にはゲート電極１３が形成されている。すなわち、ゲート絶縁膜１２は、隣り合うソース領域８間において、ソース領域８の一部上部からウェル領域７上およびエピタキシャル結晶成長層４上から、隣り合うウェル領域７のソース領域８の一部上部に渡るように設けられ、ゲート絶縁膜１２上を覆うようにゲート電極１３が設けられている。
【００３４】
そして、ゲート絶縁膜１２およびゲート電極１３を覆うように層間絶縁膜１４が形成され、層間絶縁膜１４を覆うようにソース電極１５が形成されている。層間絶縁膜１４には、ゲート電極１３を覆う領域以外の領域で、層間絶縁膜１４を厚さ方向に貫通してソース領域８の一部およびコンタクト領域１０ａの全部の表面に達するコンタクトホールＳＣが設けられている。そして、コンタクトホールＳＣ内にはソース電極１５が充填され、ソース電極１５がソース領域８およびコンタクト領域１０ａに接続されている。
【００３５】
このようにソース領域８等で構成されるＭＯＳＦＥＴ素子は、半導体基板３の主面に対して水平な方向に複数配列され、並列に接続されて素子群を構成する。この素子群が設けられた領域を素子領域（活性領域）ＥＲとし、素子領域ＥＲの外周部には、縦型ＭＯＳＦＥＴ１００の耐圧を実現する終端領域ＴＲが設けられている。
【００３６】
終端領域ＴＲにおける、エピタキシャル結晶成長層４の上層部には、素子領域ＥＲの外縁を規定するようにｐ型のコンタクト領域１０ｂが設けられている。コンタクト領域１０ｂは、コンタクト領域１０ａと同じ厚さとなるように設けられるが、その幅（半導体基板３の主面に対して水平な方向の長さ）は、コンタクト領域１０ａよりも広い。
【００３７】
そして、コンタクト領域１０ｂの外方にはｐ型のリサーフ（Ｒｅｓｕｒｆ）領域９が、コンタクト領域１０ｂと同程度の厚さとなるように設けられている。
【００３８】
また、エピタキシャル結晶成長層４内には、素子領域ＥＲにおいては複数のｎ型ピラー層５ａおよびｐ型ピラー層６ａが、それぞれの数が均等になるように交互に配列して設けられており、終端領域ＴＲにおいては、コンタクト領域１０ｂおよびリサーフ領域９の形成領域において複数のｎ型ピラー層５ｂおよびｐ型ピラー層６ｂが交互に配列して設けられている。なお、ｎ型ピラー層５ｂおよびｐ型ピラー層６ｂの配設領域より外側の終端領域ＴＲにおいては、複数のｎ型ピラー層５ａおよびｐ型ピラー層６ａが交互に配列して設けられている。
【００３９】
何れのピラー層も、エピタキシャル結晶成長層４の最表面から半導体基板３の側に向けてエピタキシャル結晶成長層４の深さ方向に延在するように設けられ、その最深部はエピタキシャル結晶成長層４の厚みよりも浅く設定される。
【００４０】
なお、ｎ型ピラー層５ａおよびｐ型ピラー層６ａのそれぞれの幅は同じであり、両者の合計値をピラーピッチＷ１とする。また、ｎ型ピラー層５ｂおよびｐ型ピラー層６ｂのそれぞれの幅も同じであるが、それぞれの幅はｎ型ピラー層５ａおよびｐ型ピラー層６ａのそれぞれの幅よりも広く設定され、ｎ型ピラー層５ｂおよびｐ型ピラー層６ｂのそれぞれの幅の合計値であるピラーピッチＷ２は、合計幅Ｗ１よりも大きい。
【００４１】
また、終端領域ＴＲにおいては、エピタキシャル結晶成長層４上にフィールド絶縁膜１１が設けられ、フィールド絶縁膜１１上に層間絶縁膜１４が設けられている。
【００４２】
ソース電極１５は、素子領域ＥＲから終端領域ＴＲのフィールド絶縁膜１１と層間絶縁膜１４との積層膜上にまで延在するように設けられている。そして、フィールド絶縁膜１１と層間絶縁膜１４との積層膜には、コンタクト領域１０ｂの上部に対応する領域で、積層膜を厚さ方向に貫通してコンタクト領域１０ｂに達するコンタクトホールＴＣが設けられている。そして、コンタクトホールＴＣ内にはソース電極１５が充填され、ソース電極１５がコンタクト領域１０ｂに接続されている。
【００４３】
なお、フィールド絶縁膜１１と層間絶縁膜１４との積層膜は、素子領域ＥＲの最外周のＭＯＳＦＥＴ素子の一部上部を覆うように設けられ、また、ソース電極１５の一部上部およびフィールド絶縁膜１１と層間絶縁膜１４との積層膜の上部を覆うようにパッシベーション膜１７が設けられている。
【００４４】
また、ソース電極１５が設けられた側とは反対側の半導体基板３の他方の主面（裏面）上にはドレイン電極１６が設けられている。
【００４５】
上述した構成を有する縦型ＭＯＳＦＥＴ１００においては、ゲート電極１３に電圧が印加されると、エピタキシャル結晶成長層４とソース領域８との間の、ゲート電極１３直下のウェル領域７の上層部にチャネルが形成される。このチャネルにより、ソース領域８とソース電極１５とが、ウェル領域７、ｎ型ピラー層５ａ、エピタキシャル結晶成長層４および半導体基板３を介して電気的に接続される。
【００４６】
＜製造方法＞
次に、図４〜図１３を用いて、縦型ＭＯＳＦＥＴ１００の製造工程について説明する。まず、図４に示すように、炭化珪素で構成されたｎ型の半導体基板３の一方の主面上に、エピタキシャル結晶成長法によりｎ型のエピタキシャル結晶成長層４を形成する。
【００４７】
半導体基板３の結晶面方位は、ｃ軸方向に対して８°以下に傾斜していても良いし、傾斜していなくても良く、また、どのような面方位を持っていても良い。エピタキシャル結晶成長層４の不純物濃度は、例えば１×１０１３〜１×１０１８ｃｍ−３の範囲であり、エピタキシャル結晶成長層４の厚さは、例えば５〜２００μｍである。
【００４８】
そして、例えば写真製版によりエピタキシャル結晶成長層４上に、例えば酸化膜マスクＭＳ１を形成し、酸化膜マスクＭＳ１をエッチングマスクとして、エピタキシャル結晶成長層４の表面をエッチングすることで、図５に示すように、ｐ型ピラー層６ａおよび６ｂのそれぞれの基になるトレンチ６１ａおよび６１ｂを形成する。エピタキシャル結晶成長層４の表面のエッチングには、ウェットエッチング、ドライエッチングの何れを用いても良いが、スーパージャンクション構造で用いるｐ型ピラー層の幅と深さのアスペクト比は、このトレンチの形状と一致するため、より形状の制御が容易なリアクティブイオンエッチングまたはスパッタエッチング等のドライエッチングを用いることが望ましい。
【００４９】
トレンチ６１ａおよび６１ｂの深さはエピタキシャル成長層４の厚さを超えない方が良く、エピタキシャル成長層４において、トレンチ６１ａおよび６１ｂの底面より下の領域をバッファ層と呼ぶ。
【００５０】
次に、図６に示す工程において、トレンチ６１ａおよび６１ｂ内にｐ型半導体を充填して、ｐ型ピラー層６ａおよび６ｂを形成する。この工程においては、エピタキシャル結晶成長層４上にｐ型半導体をエピタキシャル結晶成長させることで、トレンチ６１ａおよび６１ｂの内部、ｎ型ピラー層５ａおよび５ｂの上部に、ｐ型半導体層６０が形成される。この際、トレンチ６１ａ、６１ｂに埋め込まれた部分では、ｐ型半導体層６０の表面には段差が形成される。なお、ｐ型半導体層６０によって、トレンチ６１ａおよび６１ｂが完全に埋め込まれることが望ましいが、完全に埋め込まれなくても良い。
【００５１】
ここで、ｐ型半導体層６０のエピタキシャル結晶成長は、ｐ型ピラー層６ａ、６ｂが設計どおりのアクセプタ濃度になるような条件で行う。すなわち、素子領域ＥＲにおいては、ｐ型ピラー層６ａに含まれるアクセプタ濃度ＮＡはピラー層のチャージバランスを保つことが前提となり、ｎ型ピラー層５ａの幅Ｗｎ１、不純物濃度ＮＤ、ｐ型ピラー層６ａの幅Ｗｐ１、不純物濃度ＮＡとした場合、Ｗｎ１×ＮＤ＝Ｗｐ１×ＮＡの関係となるように設定する。なお、ｎ型ピラー層５ａの不純物濃度ＮＤはエピタキシャル結晶成長層４の不純物濃度と同じ１×１０１３〜１×１０１８ｃｍ−３の範囲である。
【００５２】
以下、実施の形態において、アクセプタ濃度とドナー濃度はそれぞれ実効的な不純物濃度を指す。実効的な不純物濃度とは、半導体基板中に取り込まれた不純物のうち、電気的に活性なものに限定した不純物濃度である。
【００５３】
バッファ層の厚みが大きく、ピラー間のチャージバランスを考慮するうえで無視できない場合、ピラー層の深さＤｐ１、バッファ層の厚さＴＢ、バッファ層の不純物濃度ＮＤＢを含めて、アクセプタ濃度ＮＡは、Ｗｎ１×Ｄｐ１×ＮＤ＋（Ｗｎ１＋Ｗｐ１）×ＴＢ×ＮＤＢ＝Ｗｐ１×Ｄｐ１×ＮＡの関係となるように設定する。
【００５４】
図３においては、素子領域ＥＲのｎ型ピラー層５ａおよびｐ型ピラー層６ａのそれぞれの幅は同じとしたが異なっていても良い。また、終端領域ＴＲにおいてｎ型ピラー層５ｂおよびｐ型ピラー層６ｂのそれぞれの幅は同じとしたが異なっていても良い。
【００５５】
また、素子領域ＥＲおよび終端領域ＴＲにおいて、ｎ型ピラー層５ａおよび５ｂのドナー濃度（ＮＤ）はそれぞれ等しくし、ｐ型ピラー層６ａおよび６ｂのアクセプタ濃度（ＮＡ）もそれぞれ等しくする。これによりどちらの領域においても、スーパージャンクション構造で期待できる耐圧を確実に得ることができる。
【００５６】
なお、ｎ型ピラー層５ａおよび５ｂのドナー濃度（ＮＤ）と、ｐ型ピラー層６ａおよび６ｂのアクセプタ濃度（ＮＡ）は同じでも良く、異なっていても良い。
【００５７】
終端領域ＴＲにおいても、ｎ型ピラー層５ｂの幅Ｗｎ２とｐ型ピラー層６ｂの幅Ｗｐ２は、Ｗｎ２×ＮＤ＝Ｗｐ２×ＮＡの関係となるように設定する。終端領域ＴＲにおいてもバッファ層のドナーを無視できない場合は、Ｗｎ２×Ｄｐ１×ＮＤ＋（Ｗｎ２＋Ｗｐ２）×ＴＢ×ＮＤＢ＝Ｗｐ２×Ｄｐ１×ＮＡの関係となるように設定する。
【００５８】
また、素子領域ＥＲのｎ型ピラー層５ａおよびｐ型ピラー層６ａのピラーピッチＷ１（Ｗｎ１＋Ｗｐ１）と、終端領域ＴＲのピラーピッチＷ２（Ｗｎ２＋Ｗｐ２）とは、Ｗ１＜Ｗ２の関係となるように設定する。これにより、ＭＯＳＦＥＴのターンオフ時の終端領域における、ｐ型ピラー層６ｂから放出される多数キャリア、または、ＭＯＳＦＥＴのターンオン時の終端領域における、ｐ型ピラー層６ｂに注入される多数キャリア（この場合は正孔）による電流を抑制することができる。電流が抑制されることにより、終端領域に発生する電位が低下し、半導体装置のｄＶ／ｄｔ耐量が向上する。なお、本実施の形態ではＷ１×２＝Ｗ２とする。
【００５９】
次に、図７に示す工程において、ｎ型ピラー層５ａおよび５ｂ、ｐ型ピラー層６ａおよび６ｂの上部が露出されるまで、ｐ型半導体層をＣＭＰ（Chemical Mechanical Polish：化学機械研磨）によって除去し、エピタキシャル結晶成長層４を平坦化する。
【００６０】
そして、図８に示す工程において、写真製版によりパターニングされたレジストマスク（図示せず）を用いて、不純物のイオン注入を行い、エピタキシャル結晶成長層４の上層部に、ウェル領域７、ソース領域８、リサーフ領域９、コンタクト領域１０ａおよび１０ｂを選択的に形成する。
【００６１】
ここで、ウェル領域７、リサーフ領域９、コンタクト領域１０ａおよび１０ｂには、ｐ型の不純物を導入し、ソース領域８にはｎ型の不純物を導入する。コンタクト領域１０ａおよび１０ｂは同一のレジストマスクを用いてイオン注入することができ、不純物濃度は１×１０１８〜１×１０２１ｃｍ−３の範囲であることが望ましい。
【００６２】
ウェル領域７、リサーフ領域９の不純物濃度は１×１０１５〜１×１０１９ｃｍ−３の範囲であることが望ましく、深さは、例えば０．３〜４．０μｍの範囲とする。ソース領域８の不純物濃度は、ウェル領域７の不純物濃度を超える範囲、例えば、１×１０１８〜１×１０２１ｃｍ−３の範囲であることが望ましい。また、ソース領域８の深さは、ウェル領域７を超えない深さとする。
【００６３】
コンタクト領域１０ａおよび１０ｂは同一のレジストマスクを用いてイオン注入することができ、不純物濃度は１×１０１８〜１×１０２１ｃｍ−３の範囲であることが望ましい。なお、当該イオン注入は、２００℃以上の基板温度で行うことが望ましい。
【００６４】
なお、コンタクト領域１０ａおよび１０ｂは、ウェル領域７およびリサーフ領域９への良好な金属接触を実現するために設けられた領域であり、コンタクト領域１０ａおよび１０ｂを設けずとも半導体装置としては動作する。
【００６５】
また、図示は省略するが、不純物の導入後、アルゴンまたは窒素などの不活性ガス中、または、真空中で、例えば、１５００〜２２００℃の温度で、０．５〜６０分の熱処理を行う。これにより、注入された不純物は電気的に活性化する。その後、エピタキシャル結晶成長層４への犠牲酸化による酸化膜形成を行い、続いてフッ酸による酸化膜除去によって、エピタキシャル結晶成長層４の表面変質層を除去して清浄な表面を得る。
【００６６】
図８に示されるように、素子領域ＥＲにおいて、ウェル領域７は、ｐ型ピラー層６ａの上層部を覆うように形成され、ｐ型ピラー層６ａはコンタクト領域１０ａを通じて、ソース電極１５（図３）と電気的に接続される。また終端領域２において、コンタクト領域１０ｂおよびリサーフ領域９は、それぞれ複数のｐ型ピラー層６ｂの上層部に渡って当該上層部を覆うように形成され、コンタクト領域１０ｂに覆われた複数のｐ型ピラー層６ｂは、コンタクト領域１０ｂを介して同電位となり、リサーフ領域９に覆われた複数のｐ型ピラー層６ｂは、リサーフ領域９を介して同電位となる。そして、コンタクト領域１０ｂおよびリサーフ領域９は、互いの側面が接するように設けられているので、コンタクト領域１０ｂに覆われた複数のｐ型ピラー層６ｂは、コンタクト領域１０ｂを介してソース電極１５（図３）と電気的に接続される。
【００６７】
次に、図９に示す工程において、エピタキシャル結晶成長層４上にシリコン酸化膜を化学気相成長（ＣＶＤ：chemical vapor deposition）により形成し、そのシリコン酸化膜を写真製版によりパターニングされたレジストマスク（図示せず）を用いてパターニングし、素子領域（活性領域）上のみに開口部ＯＰを有するフィールド絶縁膜１１を形成する。フィールド絶縁膜１１の除去には、ＣＦ４（四フッ化炭素）などを用いたドライエッチングもしくはフッ化水素などを用いたウェットエッチングが用いられる。
【００６８】
なお、フィールド絶縁膜１１はシリコン酸化膜に限定されず、シリコン窒化膜でも、その他の絶縁膜で構成しても良い。
【００６９】
次に、図１０に示す工程において、フィールド絶縁膜１１の開口部ＯＰに露出する素子領域ＥＲにゲート絶縁膜１２を構成する絶縁膜１２０形成する。絶縁膜１２０は、例えば、熱酸化またはＣＶＤによって基板全面に形成され、フィールド絶縁膜１１上にも形成されるが、図示は省略している。
【００７０】
次に、絶縁膜１２０上にゲート電極１３を構成する導電膜を形成する。一般的に、ゲート電極１３は高濃度の不純物を含むポリシリコンで形成され、ＣＶＤによって基板全面にポリシリコンで導電膜を形成した後、不要部分をドライエッチングで除去することで、図３に示されるように、隣り合うソース領域８間において、ソース領域８の一部上部からウェル領域７上およびエピタキシャル結晶成長層４（ｎ型ピラー層５ａ）上から、隣り合うウェル領域７のソース領域８の一部上部に渡るように設けられる。
【００７１】
次に、層間絶縁膜１４を、例えば、ＣＶＤによって基板全面に形成し、ゲート電極１３を覆うと共に、フィールド絶縁膜１１上を覆う。その後、図１１に示すように、層間絶縁膜１４を厚さ方向に貫通してソース領域８の一部およびコンタクト領域１０ａの全部の表面に達するコンタクトホールＳＣおよび層間絶縁膜１４とフィールド絶縁膜１１の積層膜を厚さ方向に貫通してコンタクト領域１０ｂに達するコンタクトホールＴＣを形成する。コンタクトホールＳＣおよびＴＣは、スリット状に設けられる。
【００７２】
なお、コンタクトホールＳＣの形成に際しては、エピタキシャル結晶成長層４上に残る絶縁膜１２０も同時に除去される。
【００７３】
次に、図１２に示す工程において、コンタクトホールＳＣおよびＴＣに埋め込まれ、ソース領域８、コンタクト領域１０ａおよび１０ｂに接するソース電極１５を形成する。また、素子領域ＥＲの外側の領域において、ゲート電極１３と接続されるゲート配線（図示せず）を形成する。図１２における“Ａ”部の構成を図１３に示す。その後、半導体基板３の裏面にドレイン電極１６を形成する。なお、ソース電極１５およびドレイン電極１６はＡl（アルミニウム）、Ｔｉ（チタン）、Ｃｕ（銅）、Ａｕ（金）などの金属またはこれらの合金で構成され、例えばスパッタリング法または蒸着法で形成される。
【００７４】
なお、ソース電極１５およびドレイン電極１６が接するエピタキシャル結晶成長層４の表面に、Ｎｉ（ニッケル）などと炭化珪素を反応させて形成したシリサイド層を設けても良い。シリサイド層がある場合、各電極とのコンタクト抵抗の低減が期待できる。
【００７５】
最後に、ソース電極１５の一部上部およびフィールド絶縁膜１１と層間絶縁膜１４との積層膜の上部を覆うように、ポリイミドまたはシリコン酸化膜などの絶縁材を用いて、パッシベーション膜１７を設けることで、図３に示される縦型ＭＯＳＦＥＴ１００が完成する。パッシベーション膜１７は、ソース電極１５が設けられていない終端領域ＴＲに設けられ、沿面放電を抑制して、終端領域ＴＲの耐圧をさらに高める効果がある。
【００７６】
ＭＯＳＦＥＴのターンオフ時には、各ピラー層は多数キャリアをピラー外に放出して、空乏化する。素子領域ＥＲにおいて、ｐ型ピラー層６ａから放出される正孔はコンタクト領域１０ａを通って、ソース電極１５へと移動する。一方、終端領域ＴＲにおいて、ｐ型ピラー層６ｂから放出される正孔はコンタクト領域１０ｂを通じて、ソース電極１５へ移動する、または、リサーフ領域９、コンタクト領域１０ｂを段階的に通って、ソース電極１５へ放出される。
【００７７】
終端領域ＴＲのピラーピッチＷ２が小さい場合、つまり各ピラーでの空乏層広がりが小さい場合、正孔電流によってリサーフ領域９、コンタクト領域１０ｂに生じる電位が大きくなるが、本実施の形態ではそれが抑制される。
【００７８】
一方、本実施の形態では、終端領域ＴＲのピラーピッチを、素子領域ＥＲにおけるピラーピッチの２倍に設定したので、素子領域ＥＲおよび終端領域ＴＲにおいて、ピラー層幅が等しい場合に比べて、リサーフ領域９、コンタクト領域１０ｂに生じる電位をおよそ２分の１まで低減でき、半導体装置のｄＶ／ｄｔ耐量を高めることができる。
【００７９】
また、トレンチ埋め込み方式でｐ型ピラー層６ａおよび６ｂを形成するのでｎ型ピラー層５ａおよび５ｂの不純物濃度は、エピタキシャル結晶成長層４のｎ型の不純物濃度で一定にできる。また、全てのピラー層をマルチエピタキシャル方式で形成する場合に比べて、生産性を高めることができる。
【００８０】
＜変形例＞
図３に示した縦型ＭＯＳＦＥＴ１００においては、ソース電極１５側から見てソース電極１５の端部は、コンタクト領域１０ｂに端部と同じ位置となるように設けられているが、ソース電極１５の端部は、コンタクト領域１０ｂの内側に位置するように設けても良く、また、リサーフ領域９の内側に設けても良く、また、リサーフ領域９の端部より外側に設けても良い。また、ソース電極１５の外方のフィールド絶縁膜１１上に、ソース電極１５を囲むように、単数または複数のフィールドプレートを設けても良い。フィールドプレートの電位を調整することで空乏層のコーナー部の曲率を制御して、終端領域ＴＲでの耐圧をさらに高めることができる。
【００８１】
＜実施の形態２＞
以上説明した実施の形態１の縦型ＭＯＳＦＥＴ１００においては、終端領域ＴＲのピラーピッチＷ２は、リサーフ領域９およびコンタクト領域１０ｂの下方の領域において、全て同一とすることで半導体装置のｄＶ／ｄｔ耐量を高めたが、これに限定されるものではない。
【００８２】
すなわち、実施の形態２に係る縦型ＭＯＳＦＥＴ２００においては、図１４に示すように、リサーフ領域９およびコンタクト領域１０ｂの下方の領域において、素子領域ＥＲに近い領域におけるｎ型ピラー層５ｃおよびｐ型ピラー層６ｃのそれぞれの幅の合計値であるピラーピッチＷ２２と、これら以外のピラーピッチＷ２とが異なり、Ｗ２２＜Ｗ２の関係となるように設定されている。
【００８３】
ここで、素子領域ＥＲに近接する領域に設けられたピラー層のピラーピッチＷ２２は、素子領域ＥＲにおけるピラーピッチＷ１と同じに設定しても良く、異なった幅に設定しても良い。
【００８４】
このように、終端領域ＴＲにおいて、少なくともソース電極１５との接続点から遠い位置のピラーピッチを大きくするだけでも、半導体装置のｄＶ／ｄｔ耐量を高める効果が得られる。
【００８５】
＜実施の形態３＞
実施の形態１の縦型ＭＯＳＦＥＴ１００においては、ピラー層が終端領域ＴＲの最外周を取り囲む構成を示したが、これに限定されるものではない。
【００８６】
すなわち、実施の形態３に係る縦型ＭＯＳＦＥＴ３００においては、図１５に示すように、リサーフ領域９が終端領域の最外周まで延在しており、終端領域の最外周にはピラー層は設けられていない。
【００８７】
なお、終端領域ＴＲのピラーピッチは、素子領域ＥＲにおけるピラー層のピラーピッチの２倍に設定することで、素子領域ＥＲおよび終端領域ＴＲにおいて、ピラー層幅が等しい場合に比べて、リサーフ領域９、コンタクト領域１０ｂに生じる電位をおよそ２分の１まで低減でき、半導体装置のｄＶ／ｄｔ耐量を高めることができる。
【００８８】
＜変形例＞
リサーフ領域９を設けることで終端領域ＴＲにおける耐圧をさらに高めることができるが、終端領域２の最外周にはリサーフ領域９の代わりに、ガードリング構造、ＪＴＥ（Junction Termination Extension）構造、ＦＬＲ（Field Limiting Ring）構造、ＶＬＤ（Variation of Lateral Doping）構造などの終端構造を設けても良い。
【００８９】
ガードリング構造は、終端領域の上層部に、終端領域に沿って環状の不純物領域を設けた構成であり、これに逆バイアスを加えることで空乏層を形成し、電界集中を緩和する構造である。
【００９０】
ＪＴＥ構造は、終端領域の外側に向けて段階的に不純物濃度が低くなるように終端領域に沿って環状の不純物領域を設けた構造である。
【００９１】
ＶＬＤ構造は、基板の表面と平行な方向の不純物濃度を注入マスクの開口パターンによって制御して不純物領域を離散的に設けた構造である。
【００９２】
＜実施の形態４＞
実施の形態１の縦型ＭＯＳＦＥＴ１００においては、チャネルが基板に対して水平な方向に形成されるプレーナチャネル型のＭＯＳＦＥＴを示したが、本実施の形態４においては、チャネルが基板に対して垂直な方向に形成されるトレンチチャネル型のＭＯＳＦＥＴに本発明を適用した構成を示す。
【００９３】
図１６は実施の形態４に係る縦型ＭＯＳＦＥＴ４００の構成を示す斜視図である。なお、なお、図１６においては、図３を用いて説明した縦型ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９４】
図１６に示すように縦型ＭＯＳＦＥＴ４００は、エピタキシャル結晶成長層４の上層部には、ｐ型のウェル領域７が選択的に複数設けられ、それぞれのウェル領域７にはｐ型のコンタクト領域１０ａが、ウェル領域７を貫通するように設けられている。そして、ウェル領域７の上層部には、コンタクト領域１０ａの両側面に接してｎ型のソース領域８が設けられている。なお、ソース領域８はウェル領域７上全体を覆うように設けられる。
【００９５】
ソース領域８の厚みは、ウェル領域７の厚みより薄く、コンタクト領域１０ａの厚みはウェル領域７の厚みと同程度か、あるいはコンタクト領域１０ａの方が少し深くなるように設けられる。
【００９６】
そして、隣り合うウェル領域７およびソース領域８の間のエピタキシャル結晶成長層４には、トレンチ１８が設けられ、トレンチ１８の内面はゲート絶縁膜１２１で覆われている。そして、トレンチ１８は、ウェル領域７およびソース領域８の側面に接してエピタキシャル結晶成長層４内に達するように形成されており、ウェル領域７およびソース領域８の側面はゲート絶縁膜１２１の表面に接している。
【００９７】
そして、内面がゲート絶縁膜１２１で覆われたトレンチ１８内を埋め込むようにゲート電極１３１が形成されている。ゲート電極１３１は、その一部がトレンチ１８内から突出するように形成され、ゲート電極１３１、ゲート絶縁膜１２１およびソース領域８を覆うように層間絶縁膜１４が形成され、層間絶縁膜１４を覆うようにソース電極１５が形成されている。
【００９８】
上述した構成を有する縦型ＭＯＳＦＥＴ４００においては、ゲート電極１３１に電圧が印加されると、ゲート電極１３１の側面に沿ったウェル領域７の側面表面内にチャネルが形成される。このチャネルにより、ソース領域８とソース電極１５とが、ウェル領域７、ｎ型ピラー層５ａ、エピタキシャル結晶成長層４および半導体基板３を介して電気的に接続される。
【００９９】
＜製造方法＞
次に、図１７〜図２０を用いて、縦型ＭＯＳＦＥＴ４００の製造工程について説明する。なお、エピタキシャル結晶成長層４の主面にｎ型ピラー層５ａおよび５ｂ、ｐ型ピラー層６ａおよび６ｂの上部が露出させるまでの工程は、図４〜図７を用いて説明した実施の形態１と同様であるので説明は省略する。
【０１００】
図１７に示す工程において、写真製版によりパターニングされたレジストマスク（図示せず）を用いて、不純物のイオン注入を行い、エピタキシャル結晶成長層４の上層部に、ウェル領域７、ソース領域８およびコンタクト領域１０ａを選択的に形成する。なお、終端領域ではリサーフ領域９および１０ｂを選択的に形成するが、図示は省略している。なお、各領域の不純物の導電型、不純物濃度、深さおよび注入条件は実施の形態１と同じであるので、説明は省略する。
【０１０１】
不純物の導入後、アルゴンまたは窒素などの不活性ガス中、または、真空中で、例えば、１５００〜２２００℃の温度で、０．５〜６０分の熱処理を行って注入された不純物を活性化する。その後、エピタキシャル結晶成長層４への犠牲酸化による酸化膜形成を行い、続いてフッ酸による酸化膜除去によって、エピタキシャル結晶成長層４の表面変質層を除去して清浄な表面を得た後、ｎ型ピラー層５ａの形成領域の上部に設けたソース領域８およびウェル領域７を貫通してエピタキシャル結晶成長層４内に達するトレンチ１８を形成する。トレンチ１８は、形状の制御が容易なドライエッチングにより形成することが望ましい。また、トレンチ１８の幅は、ｎ型ピラー層５ａの幅よりも小さくし、トレンチ１８の側面がｐ型ピラー層６ａに接しないようにして、チャネルがｐ型ピラー層６ａに形成されないようにする。
【０１０２】
次に、図１８に示す工程において、トレンチ１８内面を覆うようにゲート絶縁膜１２１を構成する絶縁膜１２０形成する。絶縁膜１２０は、例えば、熱酸化またはＣＶＤによって基板全面に形成される。
【０１０３】
次に、絶縁膜１２０で内面が覆われたトレンチ１８内を埋めるようにゲート電極１３１を構成する導電膜１３０を形成する。導電膜１３０は高濃度の不純物を含むポリシリコンで形成され、ＣＶＤによって基板全面に形成される。
【０１０４】
次に、導電膜１３０の不要部分をドライエッチングで除去することで、図１９に示されるように、トレンチ１８内から一部が突出したゲート電極１３１を形成する。このように、ゲート電極１３１の一部をトレンチ１８内から突出させることで、ゲート配線（図示せず）との接続を容易にすることができる。
【０１０５】
次に、層間絶縁膜１４を、例えば、ＣＶＤによって基板全面に形成し、ゲート電極１３１を覆う。その後、図２０に示すように、層間絶縁膜１４を厚さ方向に貫通してソース領域８の一部およびコンタクト領域１０ａの全部の表面に達するコンタクトホールＳＣを形成する。なお、終端領域ＴＲにおいては、層間絶縁膜１４とフィールド絶縁膜１１の積層膜を厚さ方向に貫通してコンタクト領域１０ｂに達するコンタクトホールＴＣを形成するが、図示は省略している。なお、コンタクトホールＳＣの形成に際しては、エピタキシャル結晶成長層４上に残る絶縁膜１２０も同時に除去される。
【０１０６】
層間絶縁膜１４にコンタクトホールＳＣおよびＴＣを設けた後は、ソース電極１５、ゲート配線（図示せず）を形成し、半導体基板３の裏面にドレイン電極１６を形成するが、これらの材質、形成方法は実施の形態１において説明しているので、説明は省略する。
【０１０７】
最後に、ソース電極１５の一部上部およびフィールド絶縁膜１１と層間絶縁膜１４との積層膜の上部を覆うようにパッシベーション膜１７を設けることで、図１６に示される縦型ＭＯＳＦＥＴ４００が完成する。
【０１０８】
トレンチチャネル型のＭＯＳＦＥＴは、プレーナチャネル型に比べて、ｎ型ピラー層の幅を小さくすることができ、より低抵抗のＭＯＳＦＥＴを実現できる。
【０１０９】
＜実施の形態５＞
実施の形態１〜４において説明した縦型ＭＯＳＦＥＴ１００〜４００では、ピラー層はエピタキシャル結晶成長層４に設けたトレンチを埋め込むように、ｐ型半導体を充填して形成する、いわゆるトレンチ埋め込み方式で形成されていたが、ｐ型不純物のイオン注入と、ｎ型のエピタキシャル結晶成長を複数回繰り返すマルチエピタキシャル方式により、ピラー層を形成しても良い。
【０１１０】
図２１は、マルチエピタキシャル方式により形成されたピラー層の構成を示す斜視図である。図２１に示すｎ型ピラー層５ａおよび５ｂ、ｐ型ピラー層６ａおよび６ｂは、ｐ型不純物をイオン注入することで形成された単一ピラー層ＭＰを基板の厚み方向に複数積層することで得られる。
【０１１１】
すなわち、ｎ型の半導体基板３の上に、１回目のエピタキシャル結晶成長によりｎ型のエピタキシャル結晶成長層４を形成した後、ｐ型ピラー層を形成する領域に、ｐ型不純物のイオン注入を行って単一ピラー層ＭＰを形成する。このエピタキシャル結晶成長層４の厚みは、トレンチ埋め込み方式でピラー層を形成する際のエピタキシャル結晶成長層４の厚みよりも薄い。
【０１１２】
このイオン注入では、写真製版により形成されたレジストマスクまたは酸化膜マスクを利用する。特に、厚い酸化膜マスクを用いることにより、高加速エネルギーのイオン注入が行えるので、一度のイオン注入で形成できる単一ピラー層ＭＰの厚さを厚くできるので、イオン注入とエピタキシャル結晶成長の繰り返し回数が低減できる。
【０１１３】
イオン注入後、エピタキシャル結晶成長層４への犠牲酸化による酸化膜形成を行い、続いてフッ酸による酸化膜除去によって、エピタキシャル結晶成長層４の表面変質層を除去して清浄な表面を得た後、再びエピタキシャル結晶成長を行い、２層目のエピタキシャル結晶成長層４を形成する。２層目以降のエピタキシャル結晶成長層４の厚さは、単一ピラー層ＭＰの厚さと同程度とし、イオン注入の加速エネルギーおよび使用マスクの材質等に基づいて設定される。
【０１１４】
このように、エピタキシャル結晶成長層４の形成と単一ピラー層ＭＰの形成とを繰り返すことで、単一ピラー層ＭＰを複数積層し、トレンチ埋め込み方式で形成されたピラー層と同等の厚さのピラー層を得ることができる。
【０１１５】
なお、素子領域ＥＲのｎ型ピラー層５ａおよびｐ型ピラー層６ａのピラーピッチＷ１と、終端領域ＴＲのｎ型ピラー層５ｂおよびｐ型ピラー層６ｂのピラーピッチＷ２とは、Ｗ１＜Ｗ２の関係となるように設定することなどは、実施の形態１と同じである。
【０１１６】
図２２は、マルチエピタキシャル方式により形成されたピラー層を有する縦型ＭＯＳＦＥＴ５００の斜視図である。なお、ｐ型ピラー層６ａおよび６ｂが単一ピラー層ＭＰを積層して構成されている以外は実施の形態１の縦型ＭＯＳＦＥＴ１００と同様である。なお、パッシベーション膜１７は省略している。
【０１１７】
マルチエピタキシャル方式によりピラー層を形成した場合、トレンチ埋め込み方式に比べて、ピラー層の幅を小さくできる。これは、イオン注入時のマスクの寸法でピラー層の幅が決まるので、マスクのパターニングの限界までピラー層の幅を小さくできるからである。また、マルチエピタキシャル方式の場合は、エピタキシャル結晶成長とイオン注入の繰り返しに回数によりピラー層の深さを決定できるので、トレンチ埋め込み方式に比べてピラー層の深さをより深くするも可能であり、より高耐圧かつ低抵抗のＭＯＳＦＥＴを得ることができる。
【０１１８】
マルチエピタキシャル方式の場合、注入マスクの使い分けにより、イオン注入で形成するｐ型ピラー層６ａと６ｂのアクセプタ濃度ＮＡ１とＮＡ２に差を設けることができる。終端領域ＴＲのｐ型ピラー層６ｂのアクセプタ濃度ＮＡ２が、ｐ型ピラー層６ａのアクセプタ濃度ＮＡ１よりも低く、終端領域ＴＲにおけるｎ型ピラー層５ｂの幅Ｗｎ２、ドナー濃度ＮＡ、ｐ型ピラー層の幅Ｗｐ２がＷｎ２×ＮＤ＝Ｗｐ２×ＮＡ２の関係を持つとき、終端領域のｐ型ピラー層６ｂにおける空乏層の広がりをさらに大きくすることができる。
【０１１９】
＜他の適用例＞
以上説明した実施の形態１〜５においては、本発明をエピタキシャル結晶成長層４と半導体基板３とが同じ導電型を有するＭＯＳＦＥＴに適用した例を示したが、本発明はエピタキシャル結晶成長層４と半導体基板３とが異なる導電型を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）に対しても適用可能である。
【０１２０】
例えば、図３に示した構成に対し、ｎ型のエピタキシャル結晶成長層４に対して半導体基板３をｐ型とすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域８およびソース電極１５は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１６はコレクタ電極に対応することになる。
【０１２１】
また、本発明は、半導体基板３を機械的または化学的またはその他の方法によって除去し、エピタキシャル結晶成長層４のみによって構成されるフリースタンディング基板（自立基板）に適用することもできる。なお、エピタキシャル成長層のみで構成されるフリースタンディング基板も「半導体基板」と言うことができる。フリースタンディング基板の一方の主面にソース領域、ソース電極等を形成し、他方の主面にドレイン電極を形成すればＭＯＳＦＥＴが得られ、フリースタンディング基板の一方の主面にエミッタ領域、エミッタ電極等を形成し、他方の主面にコレクタ領域、コレクタ電極を形成すればＩＧＢＴが得られる。
【０１２２】
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１２３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成30年3月15日(2018.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に配設された第１導電型の半導体層と、
前記半導体層の活性領域の上層部に選択的に配設された第２導電型の第１の不純物領域と、
前記第１の不純物領域の上層部に選択的に配設された第１導電型の第２の不純物領域と、
前記第２の不純物領域に接続された第１の主電極と、
前記第２の不純物領域、前記第１の不純物領域および前記半導体層に連続して接するように配設されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第２の不純物領域、前記第１の不純物領域および前記半導体層に対向するように配設されたゲート電極と、
前記半導体基板の前記半導体層と反対側に配設された第２の主電極と、を備え、
前記半導体層は、
前記半導体基板とは反対側の主面から、前記半導体基板に向けて予め定めた深さまで延在するように設けられた第１導電型の第１のピラー層および第２導電型の第２のピラー層を有し、
前記第１および第２のピラー層は、
前記半導体層の前記活性領域および前記活性領域の周囲の領域である終端領域において、前記主面に対して平行な方向に交互に設けられ、
前記第１の不純物領域は、前記第２のピラー層の上層部に設けられ、
前記ゲート絶縁膜が接する前記半導体層は前記第１のピラー層であって、
前記活性領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチに比べ、前記終端領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチが大きく設定され、
前記活性領域および前記終端領域のいずれにおいてもピラーピッチ内における前記第１のピラー層の幅と前記第１のピラー層の第１導電型の実効的な不純物濃度との積が前記第２のピラー層の幅と前記第２のピラー層の第２導電型の実効的な不純物濃度との積と等しい、半導体装置。
【請求項２】
前記活性領域における前記第１のピラー層と、前記終端領域における前記第１のピラー層の不純物濃度が等しく設定され、
前記活性領域における前記第２のピラー層と、前記終端領域における前記第２のピラー層の不純物濃度が等しく設定される、請求項１記載の半導体装置。
【請求項３】
前記第１および第２のピラー層は、前記半導体層中に間隔を開けて前記第２のピラー層を形成することで設けられ、
前記第１および第２のピラー層の下方には前記半導体層がバッファ層として存在し、
前記第１のピラー層の幅と前記ピラー層の深さと前記第１のピラー層の第１導電型の実効的な不純物濃度との積と、各ピラーピッチと前記バッファ層の厚さと前記バッファ層の第１導電型の不純物濃度との積との和が、前記第２のピラー層の幅と前記ピラー層の深さと前記第２のピラー層の第２導電型の実効的な不純物濃度との積と等しい、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体層は、
前記終端領域の前記第１および第２のピラー層の上層部に渡るように設けられた第２導電型のリサーフ領域をさらに有し、
前記リサーフ領域は、前記第１の主電極に電気的に接続され、
前記終端領域の前記第２のピラー層は、
前記リサーフ領域を介して前記第１の主電極と電気的に接続される、請求項１から請求項３の何れか１項に記載の半導体装置。
【請求項５】
前記リサーフ領域は、
前記終端領域の最外周にまで延在するように設けられ、
前記終端領域の前記最外周の前記リサーフ領域の下方には、前記第１および第２のピラー層を有さない、請求項４記載の半導体装置。
【請求項６】
前記終端領域における前記第１および第２のピラー層は、
前記終端領域の全域で前記第１および第２のピラー層のピラーピッチが同じ値に設定される、請求項１から請求項５の何れか１項に記載の半導体装置。
【請求項７】
前記終端領域における前記第１および第２のピラー層は、
前記活性領域に近接する領域に設けられた前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチと、他の前記第１および第２のピラー層のピラーピッチとが異なった値に設定される、請求項１から請求項５の何れか１項に記載の半導体装置。
【請求項８】
前記半導体基板は、半導体として炭化珪素を用いる、請求項１から請求項７の何れか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明に係る半導体装置は、半導体基板と、半導体基板上に配設された第１導電型の半導体層と、前記半導体層の活性領域の上層部に選択的に配設された第２導電型の第１の不純物領域と、前記第１の不純物領域の上層部に選択的に配設された第１導電型の第２の不純物領域と、前記第２の不純物領域に接続された第１の主電極と、前記第２の不純物領域、前記第１の不純物領域および前記半導体層に連続して接するように配設されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２の不純物領域、前記第１の不純物領域および前記半導体層に対向するように配設されたゲート電極と、前記半導体基板の前記半導体層と反対側に配設された第２の主電極と、を備え、前記半導体層は、前記半導体基板とは反対側の主面から、前記半導体基板に向けて予め定めた深さまで延在するように設けられた第１導電型の第１のピラー層および第２導電型の第２のピラー層を有し、前記第１および第２のピラー層は、前記半導体層の前記活性領域および前記活性領域の周囲の領域である終端領域において、前記主面に対して平行な方向に交互に設けられ、前記第１の不純物領域は、前記第２のピラー層の上層部に設けられ、前記ゲート絶縁膜が接する前記半導体層は前記第１のピラー層であって、前記活性領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチに比べ、前記終端領域における前記第１および第２のピラー層の１組の合計幅で規定されるピラーピッチが大きく設定され、前記活性領域および前記終端領域のいずれにおいてもピラーピッチ内における前記第１のピラー層の幅と前記第１のピラー層の第１導電型の実効的な不純物濃度との積が前記第２のピラー層の幅と前記第２のピラー層の第２導電型の実効的な不純物濃度との積と等しい。
【国際調査報告】
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