(57)【要約】  本発明のＭＯＳＦＥＴ１００は、ｎ型コラム領域１１４及びｐ型コラム領域１１６と、ベース領域１１８と、ソース領域１２０とを有し、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０と、側壁及び底を有するトレンチ１２２と、トレンチ１２２内にゲート絶縁膜１２４を介して形成されたゲート電極１２６と、ゲート電極１２６とトレンチ１２２の底との間に位置するキャリア補償電極１２８と、側壁及び底からキャリア補償電極１２８を離隔させる絶縁領域１３０と、ソース領域１２０と電気的に接続されるとともにキャリア補償電極１２８とも電気的に接続されたソース電極１３２とを備えることを特徴とする。  本発明のＭＯＳＦＥＴ１００によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ＭＯＳＦＥＴをターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
2018087899.tif 000002
【特許請求の範囲】
【請求項１】
交互に配列された状態で形成されたｎ型コラム領域及びｐ型コラム領域と、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に位置するｐ型のベース領域と、前記ベース領域の表面に位置するｎ型のソース領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体と、
平面的に見て前記ｎ型コラム領域が位置する領域内に形成され、前記ｎ型コラム領域、前記ベース領域及び前記ソース領域に隣接した側壁、並びに、前記ｎ型コラム領域に隣接した底を有するトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と前記トレンチの前記底との間に位置するキャリア補償電極と、
前記ゲート電極と前記キャリア補償電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記キャリア補償電極を離隔させる、前記トレンチ内における絶縁領域と、
前記半導体基体の第１主面側の表面上に位置し、前記ソース領域と電気的に接続されるとともに前記キャリア補償電極とも電気的に接続されたソース電極とを備えることを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ゲート電極の最上部から最下部までの厚さをａとし、前記キャリア補償電極の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記半導体基体は、前記第１主面とは反対側の第２主面側の表面に形成された低抵抗半導体層をさらに有し、
前記キャリア補償電極の最上部から最下部までの厚さをｂとし、前記ゲート電極の最下部から前記低抵抗半導体層の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすことを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項４】
前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度と同じ不純物濃度であることを特徴とする請求項１〜３のいずれかに記載のＭＯＳＦＥＴ。
【請求項５】
前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度よりも低い不純物濃度であることを特徴とする請求項１〜３のいずれかに記載のＭＯＳＦＥＴ。
【請求項６】
前記キャリア補償電極と前記ｎ型コラム領域との間の前記絶縁領域の厚さは、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする請求項１〜５のいずれかに記載のＭＯＳＦＥＴ。
【請求項７】
リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項１〜６のいずれかに記載のＭＯＳＦＥＴと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
【請求項８】
前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項７に記載の電力変換回路。
【請求項９】
前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項７に記載の電力変換回路。
【請求項１０】
前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項７に記載の電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ及び電力変換回路に関する。
【背景技術】
【０００２】
従来、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。【０００３】
従来のＭＯＳＦＥＴ８００は、図１０に示すように、ｎ型コラム領域８１４及びｐ型コラム領域８１６、ｎ型コラム領域８１４及びｐ型コラム領域８１６の表面に形成されたｐ型のベース領域８１８、並びに、ベース領域８１８の表面に形成されたｎ型のソース領域８２０を有し、ｎ型コラム領域８１４及びｐ型コラム領域８１６でスーパージャンクション構造が構成されている半導体基体８１０と、平面的に見てｎ型コラム領域８１４が位置する領域内に、ベース領域８１８の最深部よりも深い深さ位置まで形成され、かつ、ソース領域８２０の一部が内周面に露出するように形成されたトレンチ８２２と、トレンチ８２２の内周面に形成されたゲート絶縁膜８２４を介してトレンチ８２２の内部に埋め込まれてなるゲート電極８２６とを備える。【０００４】
従来のＭＯＳＦＥＴ８００において、ｎ型コラム領域８１４及びｐ型コラム領域８１６は、ｎ型コラム領域８１４の不純物総量がｐ型コラム領域８１６の不純物総量と等しくなるように形成されている。すなわち、ｎ型コラム領域８１４及びｐ型コラム領域８１６は、チャージバランスが取れている。【０００５】
なお、本明細書中、「スーパージャンクション構造」とは、所定の断面で見たときにｎ型コラム領域とｐ型コラム領域とが交互に繰り返し配列されている構造をいう。また、「不純物総量」とは、ＭＯＳＦＥＴ内の構成要素（ｎ型コラム領域又はｐ型コラム領域）に含まれる不純物の総量をいう。【０００６】
従来のＭＯＳＦＥＴ８００は、ｎ型コラム領域８１４及びｐ型コラム領域８１６でスーパージャンクション構造が構成されている半導体基体８１０を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−６４６６０号公報
【特許文献２】特開２０１５−１３３３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、従来のＭＯＳＦＥＴ８００は、上記したように低オン抵抗、かつ、高耐圧のスイッチング素子となるため、電力変換回路に用いられることが考えられる。しかしながら、従来のＭＯＳＦＥＴ８００を電力変換回路に用いると、ゲート周辺のチャージバランスにバラツキがある場合にＭＯＳＦＥＴをターンオフしたときのスイッチング特性のバラツキが大きい、という問題があることがわかった（図３のＩｄ（ｐ過多）とＩｄ（ｎ過多）、並びに、Ｖｄｓ（ｎ過多）及びＶｄｓ（ｐ過多）参照。）。【０００９】
そこで、本発明は、上記した問題を解決するためになされたものであり、ゲート周辺のチャージバランスのバラツキがあったとしても、ＭＯＳＦＥＴをターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができるＭＯＳＦＥＴ及びこれを用いた電力変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
［１］本発明のＭＯＳＦＥＴは、交互に配列された状態で形成されたｎ型コラム領域及びｐ型コラム領域と、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に位置するｐ型のベース領域と、前記ベース領域の表面に位置するｎ型のソース領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体と、平面的に見て前記ｎ型コラム領域が位置する領域内に形成され、前記ｎ型コラム領域、前記ベース領域及び前記ソース領域に隣接した側壁、並びに、前記ｎ型コラム領域に隣接した底を有するトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と前記トレンチの前記底との間に位置するキャリア補償電極と、前記ゲート電極と前記キャリア補償電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記キャリア補償電極を離隔させる、前記トレンチ内における絶縁領域と、前記半導体基体の第１主面側の表面上に位置し、前記ソース領域と電気的に接続されるとともに前記キャリア補償電極とも電気的に接続されたソース電極とを備えることを特徴とする。【００１１】
なお、本明細書中、「キャリア補償電極」とは、ｎ型コラム領域及びｐ型コラム領域において、チャージバランス（キャリアのバランス、すなわち、不純物濃度のバランス、ｐ型コラム領域の幅とｎ型コラム領域の幅とのバランス等）にバラツキがあるときでも、そのバラツキを補い、ターンオフしたときのスイッチング特性のバラツキを小さくするように半導体装置を動作させる働きをする電極のことをいう。【００１２】
［２］本発明のＭＯＳＦＥＴによれば、前記ゲート電極の最上部から最下部までの厚さをａとし、前記キャリア補償電極の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすことが好ましい。【００１３】
なお、本明細書中、「最上部」とは、半導体基体の第１主面に最も近い（浅い）部分をいい、「最下部」とは、半導体基体の第１主面に最も遠い（深い）部分をいう。【００１４】
［３］本発明のＭＯＳＦＥＴによれば、前記半導体基体は、前記第１主面とは反対側の第２主面側の表面に形成された低抵抗半導体層をさらに有し、前記キャリア補償電極の最上部から最下部までの厚さをｂとし、前記ゲート電極の最下部から前記低抵抗半導体層の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすことが好ましい。【００１５】
［４］本発明のＭＯＳＦＥＴによれば、前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度と同じ不純物濃度であることが好ましい。【００１６】
［５］本発明のＭＯＳＦＥＴによれば、前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度よりも低い不純物濃度であることが好ましい。【００１７】
［６］本発明のＭＯＳＦＥＴによれば、前記キャリア補償電極と前記ｎ型コラム領域との間の前記絶縁領域の厚さは、前記ゲート絶縁膜の厚さよりも厚いことが好ましい。【００１８】
［７］本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する上記［１］〜［６］のいずれかに記載のＭＯＳＦＥＴと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。【００１９】
［８］本発明の電力変換回路によれば、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。【００２０】
［９］本発明の電力変換回路によれば、前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることが好ましい。【００２１】
［１０］本発明の電力変換回路によれば、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
【発明の効果】
【００２２】
本発明のＭＯＳＦＥＴ及び電力変換回路によれば、ゲート電極とトレンチの底との間に位置し、ソース電極と電気的に接続されたキャリア補償電極と、ゲート電極とキャリア補償電極との間に拡がり、さらに、トレンチの側壁及び底に沿って拡がって側壁及び底からキャリア補償電極を離隔させる、トレンチ内における絶縁領域とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極を経由してソース電極に流れるようになるため、変位電流がゲート電極に流入し難くなる。このため、ゲート電極がゲート周辺のｎ型コラム領域の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。【００２３】
また、本発明のＭＯＳＦＥＴ及び電力変換回路によれば、上記した構成のキャリア補償電極及び絶縁領域を備えるため、ｎ型コラム領域（空乏化されていないｎ型コラム領域）とゲート電極との間隔が従来のＭＯＳＦＥＴより長くなり、帰還容量Ｃｒｓｓ（ゲート・ドレイン間容量Ｃｇｄと等しい）が従来のＭＯＳＦＥＴより小さくなる。このため、ゲート電極がゲート周辺のｎ型コラム領域の電位変化の影響を受け難くなり、その結果、この観点においても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。【００２４】
また、本発明のＭＯＳＦＥＴによれば、ｎ型コラム領域及びｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体を備えるため、従来同様、低オン抵抗、かつ、高耐圧のスイッチング素子となる。【００２５】
なお、特許文献２には、ゲート電極９２６とトレンチ９２２の底との間に位置するフィールドプレート電極９４２と、ゲート電極９２６とフィールドプレート電極９４２との間に拡がり、さらに、トレンチ９２２の側壁及び底に沿って拡がって側壁及び底からフィールドプレート電極９４２を離隔させる、トレンチ９２２内における絶縁領域９３０とを備える半導体装置（従来の他のＭＯＳＦＥＴ９００）が記載されている（図１１参照。）。
しかしながら、従来の他のＭＯＳＦＥＴ９００においては、オン抵抗を低減するために、ｎ−型コラム領域９１４のゲート周辺にｎ−型コラム領域９１４の他の領域よりも不純物濃度が高いｎ型半導体領域９４４が形成されているため、（１）ｎ型半導体領域９４４に空乏層が広がり難く、空乏化されていないｎ型半導体領域９４４（又はｎ−型コラム領域９１４）とゲート電極９２６との間隔が長くなり難い。従って、帰還容量Ｃｒｓｓが小さくなり難いため、ゲート電極９２６がゲート周辺のｎ型半導体領域９４４の電位変化の影響を受け易くなる。また、（２）ゲート周辺のｎ型半導体領域９４４の不純物濃度がｐ−型コラム領域９１６の不純物濃度よりも高くなるため（局所的にｎ過多になるため）、ターンオフ期間におけるスイッチング特性のバラツキが大きくなり易くなる（図３のＩｄ（ｎ過多）及びＶｄｓ（ｎ過多）参照。）。
従って、従来の他のＭＯＳＦＥＴ９００は、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる、という効果を得ることができない。
よって、従来の他のＭＯＳＦＥＴ９００のフィールドプレート電極９４２は、ゲート周辺のチャージバランスのバラツキがあるときにそのバラツキを補うことはできず、ターンオフしたときのスイッチング特性のバラツキを小さくするように半導体装置を動作させる働きをすることはできないことから、本発明のキャリア補償電極ではない。
【図面の簡単な説明】
【００２６】
【図１】実施形態１に係る電力変換回路１を示す回路図である。
【図２】実施形態１に係るＭＯＳＦＥＴ１００を示す断面図である。
【図３】比較例１に係るＭＯＳＦＥＴを用いた電力変換回路において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。なお、図３中、ｐ過多はｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも１０％多い場合を示し、ｎ過多はｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも１０％多い場合を示し、Ｊｕｓｔはｐ型コラム領域の不純物総量とｎ型コラム領域の不純物総量とが等しい場合を示す（図４において同じ。）。さらにまた、電源電圧は３００Ｖである（図４において同じ）。
【図４】実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴをターンオフしたときのドレイン・ソース間電圧Ｖｄｓ、ドレイン電流Ｉｄ及びゲート・ソース間電圧Ｖｇｓの時間推移シミュレーション結果を示すグラフである。
【図５】実施例に係るＭＯＳＦＥＴ１００Ａ及び比較例２に係るＭＯＳＦＥＴ７００を示す断面図である。図５（ａ）は実施例に係るＭＯＳＦＥＴ１００Ａを示す断面図であり、図５（ｂ）は比較例２に係るＭＯＳＦＥＴ７００を示す断面図である。なお、図５は模式図であり、図６のシミュレーション結果に用いた構造の寸法及び形状を厳密に反映したものではない。
【図６】実施例に係るＭＯＳＦＥＴ１００Ａ及び比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。図６（ａ）は実施例に係るＭＯＳＦＥＴ１００Ａにおいて、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図であり、図６（ｂ）は比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときの等電位線のシミュレーション結果を示す図である。なお、図６（ａ）は、図５（ａ）の一点鎖線で囲まれた領域に対応した図であり、図６（ｂ）は、図５（ｂ）の一点鎖線で囲まれた領域に対応した図である。また、図６中、太い黒実線は、ｎ型コラム領域とｐ型コラム領域との境界を示し、黒い細実線は３Ｖごとに引いた等電位線を示し、白実線はキャリアが通常時の５％となる領域とそれ以外の領域との境界を示す。
【図７】実施形態２に係るＭＯＳＦＥＴ１０２を示す断面図である。
【図８】実施形態３に係る電力変換回路２を示す回路図である。
【図９】変形例に係るＭＯＳＦＥＴ１０４を示す断面図である。
【図１０】従来のＭＯＳＦＥＴ８００を示す断面図である。なお、符号８１２は低抵抗半導体層を示し、符号８１３はバッファ層を示し、符号８４６はｐ＋型半導体層を示す。
【図１１】従来の他のＭＯＳＦＥＴ９００を示す断面図である。なお、符号９１０は半導体基体を示し、符号９１２は低抵抗半導体層を示し、符号９１３はバッファ層を示し、符号９１８はベース領域を示し、符号９２０はソース領域を示し、符号９２４はゲート絶縁膜を示し、符号９３２は層間絶縁膜を示し、符号９３４はソース電極を示し、符号９３６はドレイン電極を示し、符号９４６はｐ＋型半導体層を示す。
【発明を実施するための形態】
【００２７】
以下、本発明のＭＯＳＦＥＴ及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
【００２８】
［実施形態１］
１．実施形態１に係る電力変換回路１の構成及び動作
実施形態１に係る電力変換回路１は、ＤＣ−ＤＣコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態１に係る電力変換回路１は、図１に示すように、リアクトル１０と、電源２０と、実施形態１に係るＭＯＳＦＥＴ１００と、整流素子３０とを備える。
【００２９】
リアクトル１０は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
電源２０は、リアクトル１０に電流を供給する直流電源である。ＭＯＳＦＥＴ１００は、電源２０からリアクトル１０に供給する電流を制御する。具体的には、ＭＯＳＦＥＴ１００は、ドライブ回路（図示せず）からＭＯＳＦＥＴ１００のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル１０と電源２０の負極との間を導通させる。ＭＯＳＦＥＴ１００の具体的な構成については、後述する。
整流素子３０は、電源２０からリアクトル１０に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子３０は、ライフタイムコントロールされたｐｉｎダイオードである。
【００３０】
電源２０の陽極（＋）は、リアクトル１０の一方端１２及び整流素子３０のカソード電極と電気的に接続されており、電源２０の負極（−）は、ＭＯＳＦＥＴ１００のソース電極と電気的に接続されている。また、ＭＯＳＦＥＴ１００のドレイン電極は、リアクトル１０の他方端１４及び整流素子３０のアノード電極と電気的に接続されている。
【００３１】
このような電力変換回路１において、ＭＯＳＦＥＴ１００がオン状態のときは、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路が形成され、当該電流経路に電流が流れる。このとき、リアクトル１０には電源２０の電気エネルギーが蓄積される。
そして、ＭＯＳＦＥＴ１００をターンオフしたときには、電源２０の正極（＋）からリアクトル１０及びＭＯＳＦＥＴ１００を経由して負極（−）に至る電流経路を流れる電流が減少し、やがて０になる。一方、リアクトル１０は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる（リアクトル１０に蓄積された電気エネルギーが放出される）。リアクトル１０の起電力により発生した電流は整流素子３０に向かい、整流素子３０に順方向電流が流れる。
なお、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、リアクトル１０に流れる電流量に等しい。そして、ＭＯＳＦＥＴ１００のスイッチング期間は短い（長く見積もっても１００ｎｓｅｃ）ため、その期間内においてリアクトル１０を流れる電流量はほとんど変化しない。従って、ＭＯＳＦＥＴ１００を流れる電流量と整流素子３０を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
【００３２】
ところで、このような電力変換回路１において、ＭＯＳＦＥＴとして、従来のＭＯＳＦＥＴ８００を用いた場合には、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが大きくなるという問題がある（図３参照。）。
【００３３】
そこで、本発明においては、ＭＯＳＦＥＴとして、下記の実施形態１に係るＭＯＳＦＥＴ１００を用いる。
【００３４】
２．実施形態１に係るＭＯＳＦＥＴ１００の構成
実施形態１に係るＭＯＳＦＥＴ１００は、図２に示すように、半導体基体１１０と、トレンチ１２２と、ゲート電極１２６と、キャリア補償電極１２８と、絶縁領域１３０と、層間絶縁膜１３２と、ソース電極１３４と、ドレイン電極１３６とを備えるトレンチゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００のドレイン・ソース間耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
【００３５】
半導体基体１１０は、第１主面とは反対側の第２主面側の表面に形成されたｎ型の低抵抗半導体層１１２、低抵抗半導体層１１２上に形成され低抵抗半導体層１１２よりも不純物濃度が低いｎ型のバッファ層１１３、バッファ層１１３上に水平方向に沿って交互に配列されたｎ型コラム領域１１４及びｐ型コラム領域１１６、ｎ型コラム領域１１４及びｐ型コラム領域１１６の表面に形成されたｐ型のベース領域１１８、並びに、ベース領域１１８の表面に形成されたｎ型のソース領域１２０を有し、ｎ型コラム領域１１４及びｐ型コラム領域１１６とでスーパージャンクション構造が構成されている。なお、バッファ層１１３及びｎ型コラム領域１１４は一体的に形成されており、バッファ層１１３とｎ型コラム領域１１４とでｎ型半導体層１１５を構成している。
【００３６】
ｎ型コラム領域１１４の不純物総量は、ｐ型コラム領域１１６の不純物総量と等しいが、ｐ型コラム領域１１６の不純物総量よりも少なくてもよいし、ｐ型コラム領域１１６の不純物総量よりも多くてもよい。
【００３７】
ｎ型コラム領域１１４及びｐ型コラム領域１１６の不純物濃度はいずれも、深さによらず一定になっている。つまり、トレンチ１２２と隣接する領域におけるｎ型コラム領域１１４の不純物濃度は、ｎ型コラム領域１１４の最下部におけるｎ型コラム領域１１４の不純物濃度と同じ不純物濃度であり、ベース領域１１８と隣接する領域におけるｐ型コラム領域１１６の不純物濃度は、ｐ型コラム領域１１６の最下部におけるｐ型コラム領域１１６の不純物濃度と同じ不純物濃度である。ｐ型コラム領域１１６においては、第２主面側から第１主面に向かうにつれてｐ型コラム領域１１６の幅が広くなっており、ｎ型コラム領域１１４においては、第２主面側から第１主面に向かうにつれてｎ型コラム領域１１４の幅が狭くなっている。
【００３８】
ｎ型コラム領域１１４、ｐ型コラム領域１１６、ソース領域１２０、トレンチ１２２及びゲート電極１２６はいずれも、平面的に見てストライプ状に形成されている。
【００３９】
低抵抗半導体層１１２の厚さは、例えば１００μｍ〜４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ｎ型半導体層１１５の厚さは、例えば５μｍ〜１２０μｍの範囲内にある。ｎ型半導体層１１５の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ｐ型コラム領域１１６の不純物濃度は、例えば５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ベース領域１１８の最下部の深さ位置は、例えば０．５μｍ〜４．０μｍの範囲内にあり、ベース領域１１８の不純物濃度は、例えば５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。ソース領域１２０の最深部の深さ位置は、例えば０．１μｍ〜０．４μｍの範囲内にあり、ソース領域１２０の不純物濃度は、例えば５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３の範囲内にある。
【００４０】
トレンチ１２２は、平面的に見てｎ型コラム領域１１４が位置する領域内に形成され、ｎ型コラム領域１１４、ベース領域１１８及びソース領域１２０に隣接した側壁、並びに、ｎ型コラム領域１１４に隣接した底を有する。トレンチ１２２の深さは、２．０μｍ〜８．０μｍの範囲内にあり、例えば５μｍである。
【００４１】
ゲート電極１２６は、トレンチ１２２内にゲート絶縁膜１２４を介して形成されている。具体的には、トレンチ１２２の側壁に形成されたゲート絶縁膜１２４を介してトレンチ１２２内にベース領域１１８と対向するように形成されている。ゲート絶縁膜１２４は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。ゲート電極１２６は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
【００４２】
キャリア補償電極１２８は、ゲート電極１２６とトレンチ１２２の底との間に位置する。キャリア補償電極１２８の幅は、ゲート電極１２６の幅よりも狭い。
【００４３】
絶縁領域１３０は、トレンチ１２２内において、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる。キャリア補償電極１２８とｎ型コラム領域１１４との間の絶縁領域１３０の厚さは、ゲート絶縁膜１２４の厚さよりも厚い。
【００４４】
層間絶縁膜１３２は、ソース領域１２０の一部、ゲート絶縁膜１２４及びゲート電極１２６を覆うように形成されている。層間絶縁膜１３２は、ＣＶＤ法により形成された厚さが例えば１０００ｎｍのＰＳＧ膜からなる。
【００４５】
ソース電極１３４は、半導体基体１１０の第１主面側の表面上にベース領域１１８、ソース領域１２０の一部、及び、層間絶縁膜１３２を覆う位置に位置し、ソース領域１２０と電気的に接続されるとともにキャリア補償電極１２８とも電気的に接続されている。ソース電極１３４は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ−Ｃｕ系の合金）からなる。
ドレイン電極１３６は、低抵抗半導体層１１２の表面上に形成されている。ドレイン電極１３６は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば０．５μｍである。
【００４６】
実施形態１に係るＭＯＳＦＥＴ１００は、ゲート電極１２６の最上部から最下部までの厚さをａとし、キャリア補償電極１２８の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たす。
【００４７】
実施形態１に係るＭＯＳＦＥＴ１００は、キャリア補償電極１２８の最上部から最下部までの厚さをｂとし、ゲート電極１２６の最下部から低抵抗半導体層１１２の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たす。
【００４８】
３．ターンオフしたときのＭＯＳＦＥＴ１００の波形・動作について
実施形態１に係るＭＯＳＦＥＴを説明するために、まず比較例１に係るＭＯＳＦＥＴについて説明する。比較例１に係るＭＯＳＦＥＴは、従来のＭＯＳＦＥＴ８００と同様の構成を有するＭＯＳＦＥＴである。
【００４９】
実施形態１に係る電力変換回路１において、ＭＯＳＦＥＴ１００の代わりに比較例１に係るＭＯＳＦＥＴを用いた場合、比較例１に係るＭＯＳＦＥＴは、以下のように動作する。
（１）ドレイン電流Ｉｄ
ｎ型コラム領域の不純物総量とｐ型コラム領域の不純物総量とが等しい場合（以下、Ｊｕｓｔの場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間がわずかに出現するように動作する（ドレイン電流Ｉｄの波形にコブ波形がわずかに出現するように動作する。図３のＩｄ（Ｊｕｓｔ）参照。）。ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間は約０．０２ｕｓｅｃ（２０ｎｓｅｃ）である。
ｎ型コラム領域の不純物総量がｐ型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合（以下、ｎ過多の場合という）、ドレイン電流Ｉｄが減少し始めてからドレイン電流Ｉｄが最初に０となるまでの間に、一時的にドレイン電流Ｉｄが上昇する期間が出現するように動作する（ドレイン電流Ｉｄの波形に大きなコブ波形が出現するように動作する。図３のＩｄ（ｎ過多）参照。）。当該コブ波形においては、Ｊｕｓｔの場合よりも高い電流値まで増加し、かつ、ドレイン電流Ｉｄが０になるまでの期間がＪｕｓｔの場合よりも大幅に長くなる（Ｊｕｓｔの場合が約０．０２ｕｓｅｃ（２０ｎｓｅｃ）であるのに対して、ｎ過多の場合には約０．０４ｕｓｅｃ（４０ｎｓｅｃ））。
また、ｐ型コラム領域の不純物総量がｎ型コラム領域の不純物総量よりも大きい場合（以下、ｐ過多の場合という）、ドレイン電流Ｉｄは単調に減少するように動作する（ドレイン電流Ｉｄの波形にコブ波形は出現しないように動作する。図３のＩｄ（ｐ過多）参照。）。
（２）ドレイン・ソース間電圧Ｖｄｓ
ｎ過多の場合、ドレイン・ソース間電圧ＶｄｓはＪｕｓｔの場合よりも緩やかに約３５０Ｖまで上昇し、その後、緩やかに減少して電源電圧（３００Ｖ）で安定するように動作する。ドレイン・ソース間電圧Ｖｄｓが上昇し始めてから安定するまでにかかる時間はＪｕｓｔの場合よりも長く約０．０５ｕｓｅｃ（５０ｎｓｅｃ）である（図３のＶｄｓ（ｎ過多）参照。）。
ｐ過多の場合、ドレイン・ソース間電圧ＶｄｓがＪｕｓｔの場合よりも急激に約３７０Ｖまで増加した後、電源電圧（３００Ｖ）で安定するように動作する（図３のＶｄｓ（ｐ過多）参照。）。ドレイン・ソース間電圧Ｖｄｓが上昇してから安定するまでにかかる時間は約０．０２ｕｓｅｃ（２０ｎｓｅｃ）である。
（３）ゲート・ソース間電圧Ｖｇｓ
ｎ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する（図３のＶｇｓ（ｎ過多）参照。）。一方、Ｊｕｓｔの場合及びｐ過多の場合、ゲート・ソース間電圧Ｖｇｓは、ほとんど変化せず単調に減少するように動作する（図３のＶｇｓ（ｐ過多）及びＶｇｓ（Ｊｕｓｔ）参照。）。
【００５０】
上記（１）〜（３）からわかるように、比較例１に係るＭＯＳＦＥＴにおいては、ゲート周辺のチャージバランスのバラツキがあった場合（Ｊｕｓｔがｎ過多になったり、ｐ過多になったりする等）に、ターンオフしたときのスイッチング特性、特にドレイン電流Ｉｄ及びドレイン・ソース間電圧Ｖｄｓのバラツキが大きくなる。チャージバランスがｎ過多にばらついた場合には、スイッチング特性のバラツキは特に大きくなる。
【００５１】
これに対して、実施形態１に係る電力変換回路１において、実施形態１に係るＭＯＳＦＥＴは、以下のように動作する。
（１）ドレイン電流Ｉｄ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する（図４の各Ｉｄ参照。）。特に、ｎ過多の場合に、ドレイン電流Ｉｄの波形に出現するコブ波形が小さくなり、Ｊｕｓｔの場合及びｐ過多の場合の波形に近くなるように動作する
（２）ドレイン・ソース間電圧Ｖｄｓ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ターンオフ期間が短くなり（０．０３ｕｓｅｃ（３０ｎｓｅｃ）程度以下）、どの場合においても似たような波形になるように動作する（図４の各Ｖｄｓ参照。）。ｐ過多の場合にリンギングが発生しているが、これはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
（３）ゲート・ソース間電圧Ｖｇｓ
Ｊｕｓｔの場合、ｎ過多の場合及びｐ過多の場合の全ての場合において、ゲート・ソース間電圧Ｖｇｓの波形にほとんど違いがないように動作する（図４の各Ｖｇｓ参照。）。なお、実施形態１に係るＭＯＳＦＥＴ１００においては、比較例１に係るＭＯＳＦＥＴと比較してミラー期間が短くなっている。
【００５２】
上記（１）〜（３）からわかるように、実施形態１に係るＭＯＳＦＥＴ１００においては、ゲート周辺のチャージバランスのバラツキがあった場合（Ｊｕｓｔがｎ過多になったり、ｐ過多になったりする等）であっても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００５３】
次に、電位の観点からＭＯＳＦＥＴをターンオフしたときのＭＯＳＦＥＴの動作を説明する。なお、実施例に係るＭＯＳＦＥＴ１００Ａは、ソース電極とコンタクトする部分がソース領域の最下部付近まで掘り込まれている点以外は、実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するＭＯＳＦＥＴであり（図５（ａ）参照。）、比較例２に係るＭＯＳＦＥＴ７００は、ソース電極とコンタクトする部分がソース領域の最下部付近まで掘り込まれている点以外は従来のＭＯＳＦＥＴ８００と同様の構成を有するＭＯＳＦＥＴである（図５（ｂ）参照。）。
【００５４】
比較例２に係るＭＯＳＦＥＴ７００において、ＭＯＳＦＥＴをターンオフしたときには、等電位線が、ゲート電極７２６とｎ型コラム領域７１４との間の絶縁膜にも入り込み、ゲート電極７２６の近傍まで電位が高い状態となっているため、ゲート電極７２６の電位が高くなり易い状態になっている（図６（ｂ）参照。）。従って、ゲート周辺のチャージバランスのバラツキがあったときに、ターンオフしたときのスイッチング特性がバラツキ易くなる。
【００５５】
これに対して、実施例に係るＭＯＳＦＥＴ１００Ａにおいては、キャリア補償電極１２８とｎ型コラム領域１１４との間の絶縁領域１３０にも等電位線が入り込んでいるものの、ゲート電極１２６からは遠く、かつ、絶縁領域１３０に入り込んでいる等電位線とゲート電極１２６との間にキャリア補償電極１２８が位置するため、ゲート電極１２６の電位が高くなり難い状態になっている（図６（ａ）参照。）。従って、ゲート周辺のチャージバランスのバラツキがあったときでも、ターンオフしたときのスイッチング特性がバラツキ難くなる。
【００５６】
４．実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１の効果
実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、ゲート電極１２６とトレンチ１２２の底との間に位置し、ソース電極１３４と電気的に接続されたキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００５７】
また、実施形態１に係るＭＯＳＦＥＴ１００及び電力変換回路１によれば、上記した構成のキャリア補償電極１２８及び絶縁領域１３０を備えるため、ｎ型コラム領域１１４（空乏化されていないｎ型コラム領域）とゲート電極１２６との間隔が従来のＭＯＳＦＥＴ８００より長くなり、従来のＭＯＳＦＥＴ８００より帰還容量Ｃｒｓｓが小さくなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、この観点においても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００５８】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６とでスーパージャンクション構造が構成されている半導体基体１１０を備えるため、従来同様、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
【００５９】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、ゲート電極１２６の最上部から最下部までの厚さをａとし、キャリア補償電極１２８の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすため、キャリア補償電極１２８を形成するために深いトレンチを形成する必要がなく、電子機器の低コスト化及び小型化の要請を満たすＭＯＳＦＥＴとなる。
【００６０】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、キャリア補償電極１２８の最上部から最下部までの厚さをｂとし、ゲート電極１２６の最下部から低抵抗半導体層１１２の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすため、高耐圧のＭＯＳＦＥＴとなる。このような高耐圧のＭＯＳＦＥＴにおいても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００６１】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、キャリア補償電極１２８の最上部から最下部までの厚さをｂとし、ゲート電極１２６の最下部から低抵抗半導体層１１２の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすため、ゲート電極１２６がドレイン電極１３６から比較的遠くに位置することになり、ゲート周辺のｎ型コラム領域１１４の電位が上がり難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
【００６２】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、トレンチ１２２と隣接する領域におけるｎ型コラム領域１１４の不純物濃度は、ｎ型コラム領域１１４の最下部におけるｎ型コラム領域１１４の不純物濃度と同じ不純物濃度であるため、半導体装置の製造過程で、不純物を導入する際の濃度を変更することなく容易にｎ型コラム領域１１４を形成することができる。
【００６３】
また、実施形態１に係るＭＯＳＦＥＴ１００によれば、キャリア補償電極１２８とｎ型コラム領域１１４との間の絶縁領域１３０の厚さは、ゲート絶縁膜１２４の厚さよりも厚いため、ゲート電極１２６をＭＯＳＦＥＴとして機能させることができるとともに、ソース電位であるキャリア補償電極１２８と、ドレイン電位に近い電位であるｎ型コラム領域１１４との間の耐圧を十分に保持することができる。
【００６４】
また、実施形態１に係る電力変換回路１によれば、整流素子３０は、ファスト・リカバリー・ダイオードであるため、ターンオン時において、逆回復電流に起因した損失を小さくすることができる。
【００６５】
［実施形態２］
実施形態２に係るＭＯＳＦＥＴ１０２は、基本的には実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するが、トレンチと隣接する領域におけるｎ型コラム領域の不純物濃度がｎ型コラム領域の最下部におけるｎ型コラム領域の不純物濃度よりも低い不純物濃度である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態２に係るＭＯＳＦＥＴ１０２の半導体基体１１０において、ｎ型コラム領域１１４は、トレンチ１２２と隣接する領域に、図７に示すように、ｎ型コラム領域１１４の最下部における不純物濃度よりも不純物濃度が低い領域（ｎ−型半導体領域１３８）を有する。
【００６６】
なお、実施形態２において、ｎ型コラム領域１１４は、トレンチ１２２と隣接する領域のみに、ｎ型コラム領域１１４の最下部における不純物濃度よりも不純物濃度が低い領域を有することとしてもよいし、トレンチ１２２と隣接する領域以外の領域にも、ｎ型コラム領域１１４の最下部における不純物濃度よりも不純物濃度が低い領域を有することとしてもよい（例えば、第１主面側（ソース電極１３４側）に向かうに従って不純物濃度が徐々に低くなるようにｎ型コラム領域１１４を構成してもよい。）。
【００６７】
このように、実施形態２に係るＭＯＳＦＥＴ１０２は、トレンチと隣接する領域におけるｎ型コラム領域の不純物濃度がｎ型コラム領域の最下部におけるｎ型コラム領域の不純物濃度よりも低い不純物濃度である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なるが、実施形態１に係るＭＯＳＦＥＴ１００の場合と同様に、ゲート電極１２６とトレンチ１２２の底との間に位置し、ソース電極１３４と電気的に接続されたキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００６８】
また、実施形態２に係るＭＯＳＦＥＴ１０２によれば、トレンチ１２２と隣接する領域におけるｎ型コラム領域１１４の不純物濃度がｎ型コラム領域１１４の最下部におけるｎ型コラム領域１１４の不純物濃度よりも低い不純物濃度であるため、ゲート周辺のｎ型コラム領域１１４がより一層空乏化しやすくなり、ｎ型コラム領域１１４（空乏化されていないｎ型コラム領域）とゲート電極１２６との間隔がより一層長くなりやすく、帰還容量Ｃｒｓｓがより一層小さくなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響をより受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
【００６９】
なお、実施形態２に係るＭＯＳＦＥＴ１０２は、トレンチと隣接する領域におけるｎ型コラム領域の不純物濃度がｎ型コラム領域の最下部におけるｎ型コラム領域の不純物濃度よりも低い不純物濃度である点以外の点においては実施形態１に係るＭＯＳＦＥＴ１００と同様の構成を有するため、実施形態１に係るＭＯＳＦＥＴ１００が有する効果のうち該当する効果を有する。
【００７０】
［実施形態３］
実施形態３に係る電力変換回路２は、基本的には実施形態１に係る電力変換回路１と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態１に係るＭＯＳＦＥＴ１００の場合とは異なる。すなわち、実施形態３に係る電力変換回路２は、図８に示すように、ＭＯＳＦＥＴとして、４つのＭＯＳＦＥＴ１００（１００ａ〜１００ｄ）を備え、整流素子として、各ＭＯＳＦＥＴの内蔵ダイオードを備える。
【００７１】
このように、実施形態３に係る電力変換回路２は、電力変換回路がフルブリッジ回路である点で実施形態１に係る電力変換回路１の場合とは異なるが、実施形態１に係る電力変換回路１の場合と同様に、ＭＯＳＦＥＴ１００（１００ａ〜１００ｄ）が、ゲート電極１２６とトレンチ１２２の底との間に位置し、ソース電極１３４と電気的に接続されたキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えることから、ターンオフしたときに、ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。このため、ゲート電極１２６がゲート周辺のｎ型コラム領域１１４の電位変化の影響を受け難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００７２】
また、実施形態３に係る電力変換回路２によれば、整流素子が、ＭＯＳＦＥＴの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
【００７３】
また、実施形態３に係る電力変換回路２によれば、ゲート電極１２６とトレンチ１２２の底との間に位置するキャリア補償電極１２８と、ゲート電極１２６とキャリア補償電極１２８との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からキャリア補償電極１２８を離隔させる、トレンチ１２２内における絶縁領域１３０とを備えるため、ＭＯＳＦＥＴをターンオフしたときに、（１）ドレインからの変位電流がキャリア補償電極１２８を経由してソース電極１３４に流れるようになるため、変位電流がゲート電極１２６に流入し難くなる。また、（２）ｎ型コラム領域１１４における空乏化されていない領域とゲート電極１２６との間隔が長くなることから、帰還容量Ｃｒｓｓが小さくなる。従って、ＭＯＳＦＥＴをターンオフしたときにドレイン電圧が上昇するのに伴ってｎ型コラム領域１１４（ｎ型コラム領域１１４のうちの空乏化されていない領域）の電位が上昇しても、ゲート電極１２６がｎ型コラム領域１１４の電位変化の影響を受け難くなる。このため、フォールス・ターンオン(誤オン)と呼ばれる現象が発生し難くなる。
【００７４】
なお、フォールス・ターンオン(誤オン)と呼ばれる現象は、２個以上のＭＯＳＦＥＴが接続されている回路において、どちらか一方のＭＯＳＦＥＴがターンオンするとき、電位変化によって、もう一方のＭＯＳＦＥＴも誤ってターンオンする現象である。
【００７５】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【００７６】
（１）上記各実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【００７７】
（２）上記各実施形態においては、トレンチ内にキャリア補償電極を備えることとしたが、本発明はこれに限定されるものではない。トレンチ内にキャリア補償電極を備える代わりに、トレンチの最下部周辺にｐ型半導体領域を形成することとしてもよい（図９の符号１４０参照。）。このような構成とすることにより、ｎ型コラム領域内において電位が高い領域をゲート電極１２６から遠い位置にすることができるため（言い換えると、図６（ａ）と似た等電位線分布にすることができため）、ｎ型コラム領域（空乏化されていないｎ型コラム領域）とゲート電極との間隔が従来のＭＯＳＦＥＴ８００より長くなり、従来のＭＯＳＦＥＴ８００より帰還容量Ｃｒｓｓが小さくなる。その結果、この観点においても、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
【００７８】
なお、トレンチの最下部周辺にｐ型半導体領域１４０を形成することとした場合、活性領域の周辺の領域におけるトレンチ１２２の終端部（ストライプの終端部）付近において、ｐ型半導体領域１４０がベース領域１１８に電気的に接続されている（例えば、トレンチ１２２の終端部側壁に沿って形成されたｐ型の半導体領域を介してｐ型半導体領域１４０がベース領域１１８に電気的に接続されている）必要がある。これは以下の理由による。すなわち、
仮に活性領域の周辺の領域におけるトレンチ１２２の終端部付近において、ｐ型半導体領域１４０がベース領域１１８に電気的に接続されてない場合（ｐ型半導体領域１４０がフローティングな拡散層の場合）には、１回ターンオフしたとき、ｐ型半導体領域１４０内部及び当該ｐ型半導体領域１４０の周辺のｎ型コラム領域１１４に空乏層が広がり、広がった状態で維持される。この空乏層は、ライフタイムより十分長い時間放置すると、空乏層内部で熱励起されて発生する電子正孔対によって、少しずつ縮小する。しかし、通常、ＭＯＳＦＥＴがドライブされる周波数では、１回目のターンオフから、次のターンオンまでの時間は、上記の空乏層が縮小する時間よりも短いため、上記空乏層が、ｎ型コラム領域１１４を狭窄することになり、ｎ型コラム領域１１４内の電子電流の導通経路が細くなり、オン抵抗が上がる現象が発生する。
これに対して、活性領域の周辺の領域におけるトレンチ１２２の終端部付近において、ｐ型半導体領域１４０がベース領域１１８に電気的に接続されている場合には、ＭＯＳＦＥＴをターンオンしたときに、ソース電極１３４とベース領域１１８とのオーミック接触の界面で生成された正孔が、ベース領域１１８及びトレンチ１２２の終端部付近を経由してｐ型半導体領域１４０に流入し、瞬時に空乏層を縮小させる。これにより、上記空乏層が、ｎ型コラム領域１１４を狭窄することがなくなるため、ｎ型コラム領域１１４内の電子電流の導通経路が細くならずに済み、その結果、オン抵抗が上がる現象の発生を防ぐことができるからである。
【００７９】
（３）上記各実施形態においては、第２主面側から第１主面に向かうにつれてｐ型コラム領域１１６の幅を広くし、第２主面側から第１主面に向かうにつれてｎ型コラム領域１１４の幅を狭くしたが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４の幅及びｐ型コラム領域１１６の幅を深さによらず一定にしてもよい。
【００８０】
（４）上記各実施形態においては、ｐ型コラム領域１１６の不純物濃度を深さによらず一定としたが、本発明はこれに限定されるものではない。ｐ型コラム領域１１６の不純物濃度を第２主面側から第１主面に向かうにつれて高くしてもよい。このような構成とすることにより、Ｌ負荷アバランシェ破壊耐量を大きくすることができる、という効果を得ることができる。
【００８１】
（５）上記各実施形態においては、ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２及びゲート電極１２６を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。ｎ型コラム領域１１４、ｐ型コラム領域１１６、トレンチ１２２及びゲート電極１２６を平面的に見て、円状（立体的に見て柱状）、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
【００８２】
（６）上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
【００８３】
（７）上記実施形態１及び２においては、電力変換回路として、チョッパ回路を用い、上記実施形態３においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、ＲＣＣ回路、フォワードコンバータ、フライバックコンバータその他の回路を用いてもよい。
【００８４】
（８）上記実施形態１及び２においては、整流素子として、ｐｉｎダイオードを用い、実施形態３においては、ＭＯＳＦＥＴの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、ＪＢＳ、ＭＰＳその他のファスト・リカバリー・ダイオード、シリコンカーバイド・ショットキーバリアダイオードその他のダイオードを用いてもよい。
【００８５】
（９）上記実施形態３においては、整流素子として、ＭＯＳＦＥＴの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる場合は、ＭＯＳＦＥＴと並列に別途整流素子を接続してもよい。
【符号の説明】
【００８６】
１，２…電力変換回路、１０…リアクトル、１２…第１端子、１４…第２端子、２０…電源、３０，３０ａ，３０ｂ，３０ｃ，３０ｄ…整流素子、１００，１００Ａ，１００ａ，１００ｂ，１００ｃ，１００ｄ，１０２，１０４，７００，８００，９００…ＭＯＳＦＥＴ、１１０，７１０，８１０，９１０…半導体基体、１１２，７１２，８１２，９１２…低抵抗半導体層、１１３，７１３，８１３，９１３…バッファ層、１１４，７１４，８１４，９１４…ｎ型コラム領域、１１５，７１５…ｎ型半導体層、１１６，７１６，８１６，９１６…ｐ型コラム領域、１１８，７１８，８１８，９１８…ベース領域、１２０，７２０，８２０，９２０…ソース領域、１２２，７２２，８２２，９２２…トレンチ、１２４，７２４，８２４，９２４…ゲート絶縁膜、１２６，７２６，８２６，９２６…ゲート電極、１２８…キャリア補償電極、１３０，９３０…絶縁領域、１３２，７３２，９３２…層間絶縁膜、１３４，７３４，９３４…ソース電極、１３６，７３６，９３６…ドレイン電極、１３８…ｎ−型半導体層、１４０…ｐ型半導体層、９４２…フィールドプレート電極、９４４…ｎ型半導体領域、８４６，９４６…ｐ＋型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成29年6月7日(2017.6.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
交互に配列された状態で形成されたｎ型コラム領域及びｐ型コラム領域と、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に位置するｐ型のベース領域と、前記ベース領域の表面に位置するｎ型のソース領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体と、
平面的に見て前記ｎ型コラム領域が位置する領域内に形成され、前記ｎ型コラム領域、前記ベース領域及び前記ソース領域に隣接した側壁、並びに、前記ｎ型コラム領域に隣接した底を有するトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と前記トレンチの前記底との間に位置するキャリア補償電極と、
前記ゲート電極と前記キャリア補償電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記キャリア補償電極を離隔させる、前記トレンチ内における絶縁領域と、
前記半導体基体の第１主面側の表面上に位置し、前記ソース領域と電気的に接続されるとともに前記キャリア補償電極とも電気的に接続されたソース電極とを備え、
前記半導体基体は、前記第１主面とは反対側の第２主面側の表面に形成された低抵抗半導体層をさらに有し、
前記キャリア補償電極の最上部から最下部までの厚さをｂとし、前記ゲート電極の最下部から前記低抵抗半導体層の最上部までの深さをｃとしたときに、１０ｂ≦ｃを満たすことを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ゲート電極の最上部から最下部までの厚さをａとし、前記キャリア補償電極の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度と同じ不純物濃度であることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項４】
前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度よりも低い不純物濃度であることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
【請求項５】
前記キャリア補償電極と前記ｎ型コラム領域との間の前記絶縁領域の厚さは、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする請求項１〜４のいずれかに記載のＭＯＳＦＥＴ。
【請求項６】
交互に配列された状態で形成されたｎ型コラム領域及びｐ型コラム領域と、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に位置するｐ型のベース領域と、前記ベース領域の表面に位置するｎ型のソース領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体と、
平面的に見て前記ｎ型コラム領域が位置する領域内に形成され、前記ｎ型コラム領域、前記ベース領域及び前記ソース領域に隣接した側壁、並びに、前記ｎ型コラム領域に隣接した底を有するトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と前記トレンチの前記底との間に位置するキャリア補償電極と、
前記ゲート電極と前記キャリア補償電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記キャリア補償電極を離隔させる、前記トレンチ内における絶縁領域と、
前記半導体基体の第１主面側の表面上に位置し、前記ソース領域と電気的に接続されるとともに前記キャリア補償電極とも電気的に接続されたソース電極とを備え、
前記ゲート電極の最上部から最下部までの厚さをａとし、前記キャリア補償電極の最上部から最下部までの厚さをｂとしたときに、０．２ａ≦ｂ≦ａを満たすことを特徴とするＭＯＳＦＥＴ。
【請求項７】
交互に配列された状態で形成されたｎ型コラム領域及びｐ型コラム領域と、前記ｎ型コラム領域及び前記ｐ型コラム領域の表面に位置するｐ型のベース領域と、前記ベース領域の表面に位置するｎ型のソース領域とを有し、前記ｎ型コラム領域及び前記ｐ型コラム領域とでスーパージャンクション構造が構成されている半導体基体と、
平面的に見て前記ｎ型コラム領域が位置する領域内に形成され、前記ｎ型コラム領域、前記ベース領域及び前記ソース領域に隣接した側壁、並びに、前記ｎ型コラム領域に隣接した底を有するトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と前記トレンチの前記底との間に位置するキャリア補償電極と、
前記ゲート電極と前記キャリア補償電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記キャリア補償電極を離隔させる、前記トレンチ内における絶縁領域と、
前記半導体基体の第１主面側の表面上に位置し、前記ソース領域と電気的に接続されるとともに前記キャリア補償電極とも電気的に接続されたソース電極とを備え、
前記トレンチと隣接する領域における前記ｎ型コラム領域の不純物濃度は、前記ｎ型コラム領域の最下部における前記ｎ型コラム領域の不純物濃度よりも低い不純物濃度であることを特徴とするＭＯＳＦＥＴ。
【請求項８】
リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項１〜７のいずれかに記載のＭＯＳＦＥＴと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。
【請求項９】
前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項８に記載の電力変換回路。
【請求項１０】
前記整流素子は、前記ＭＯＳＦＥＴの内蔵ダイオードであることを特徴とする請求項８に記載の電力変換回路。
【請求項１１】
前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項８に記載の電力変換回路。
【国際調査報告】
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