(57)【要約】  １段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができるポリフェーズフィルタを得る。第１可変抵抗および第２可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第１可変容量、第２可変容量、第３可変容量および第４可変容量は、互いに等しい容量値を有し、この容量値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。
2017141367.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１入力端子に、他端が第１出力端子にそれぞれ接続された第１固定抵抗と、
一端が第１入力端子に、他端が第２出力端子にそれぞれ接続された第１可変抵抗と、
一端が第２入力端子に、他端が第３出力端子にそれぞれ接続された第２固定抵抗と、
一端が第２入力端子に、他端が第４出力端子にそれぞれ接続された第２可変抵抗と、
一端が第２入力端子に、他端が第１出力端子にそれぞれ接続された第１可変容量と、
一端が第１入力端子に、他端が第２出力端子にそれぞれ接続された第２可変容量と、
一端が第１入力端子に、他端が第３出力端子にそれぞれ接続された第３可変容量と、
一端が第２入力端子に、他端が第４出力端子にそれぞれ接続された第４可変容量と、を備え、
前記第１可変抵抗および前記第２可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、前記第１出力端子から前記第４出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、
前記第１可変容量、前記第２可変容量、前記第３可変容量および前記第４可変容量は、互いに等しい容量値を有し、この容量値は、前記第１出力端子から前記第４出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている
ポリフェーズフィルタ。
【請求項２】
請求項１に記載されたポリフェーズフィルタを用いたフィルタ回路であって、
前記第１出力端子から前記第４出力端子までの出力のうち、直交する信号間の振幅を比較して、振幅誤差を検出する振幅比較回路と、
前記振幅誤差を補正するように、前記第１可変抵抗および前記第２可変抵抗の抵抗値を演算する第１演算回路と、
前記第１出力端子から前記第４出力端子までの出力のうち、直交する信号間の位相を比較して、位相誤差を検出する振幅比較回路と、
前記第１可変抵抗および前記第２可変抵抗の抵抗値が設定された後に、前記位相誤差を補正するように、前記第１可変容量、前記第２可変容量、前記第３可変容量および前記第４可変容量の容量値を演算する第２演算回路と、
を備えたフィルタ回路。
【請求項３】
請求項１に記載されたポリフェーズフィルタを用いたフィルタ回路であって、
前記第１出力端子から前記第４出力端子までの出力が入力され、直交する信号を合成して出力するベクトル合成形移相器と、
前記ベクトル合成形移相器で合成された信号の位相を検出する位相検出回路と、
入力された位相設定値に基づいて、前記ベクトル合成形移相器に制御信号を出力する位相制御用回路と、
前記位相検出回路からの出力値と、前記ベクトル合成形移相器に設定された位相設定値とを比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて、前記ポリフェーズフィルタの振幅誤差および位相誤差を算出し、算出された振幅誤差および位相誤差を用いて、前記第１可変抵抗および前記第２可変抵抗の抵抗値、並びに前記第１可変容量、前記第２可変容量、前記第３可変容量および前記第４可変容量の容量値を演算する演算回路と、
を備えたフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｉ／Ｑ直交信号を生成するポリフェーズフィルタ、およびポリフェーズフィルタを用いたフィルタ回路に関する。
【背景技術】
【０００２】
従来から、ＩＲＭ（Ｉｍａｇｅ  Ｒｅｊｅｃｔｉｏｎ  Ｍｉｘｅｒ）やベクトル合成形移相器に用いられるＩ／Ｑ直交信号生成器として、ポリフェーズフィルタが知られている。ポリフェーズフィルタは、抵抗および容量により構成され、ベクトル合成形移相器の内部でＩ／Ｑ直交信号を生成する機能を有しており、低い挿入損失、高い振幅精度および位相精度が求められる。なお、一般的に、位相精度を向上させるために、ポリフェーズフィルタを多段にする手法がとられるが、挿入損失が劣化するという問題がある。【０００３】
ここで、このようなポリフェーズフィルタとして、出力される振幅誤差を補正するように、抵抗値および容量値を設定する振幅整合型ポリフェーズフィルタが提案されている。さらに、振幅整合型ポリフェーズフィルタと多段ポリフェーズフィルタとを組み合わせることで、振幅整合および位相整合を実現したポリフェーズフィルタが提案されている（例えば、特許文献１参照）。【０００４】
また、ポリフェーズフィルタを多段にすることなく位相精度を向上させるために、容量として可変容量であるバラクタを用いることで、高い位相精度を実現したポリフェーズフィルタが提案されている（例えば、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−４５０８０号公報
【非特許文献】
【０００６】
【非特許文献１】Ｈ．Ｋｏｄａｍａ  ｅｔ  ａｌ  “Ａ  １．３−ｄｅｇｒｅｅ  Ｉ／Ｑ  Ｐｈａｓｅ  Ｅｒｒｏｒ、  ７．１−８．７−ＧＨｚ  ＬＯ  Ｇｅｎｅｒａｔｏｒ  ｗｉｔｈ  Ｓｉｎｇｌｅ−Ｓｔａｇｅ  Ｄｉｇｉｔａｌ  Ｔｕｎｉｎｇ  Ｐｏｌｙｐｈａｓｅ  Ｆｉｌｔｅｒ”  ２０１０  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ／Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．１４５−１４６
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術には、以下のような課題がある。
すなわち、特許文献１では、可変抵抗と固定容量とを組み合わせて振幅整合型ポリフェーズフィルタを構成しているので、可変抵抗の抵抗値を調整することにより振幅誤差は補正できるものの、位相誤差を補正することができないという問題がある。また、位相誤差を補正するために、振幅整合型ポリフェーズフィルタを多段ポリフェーズフィルタと組み合わせた場合には、上述したように挿入損失が劣化するという問題がある。【０００８】
また、非特許文献１では、固定抵抗とバラクタとを組み合わせてポリフェーズフィルタを構成しているので、バラクタの容量値を調整することにより位相誤差は補正できるものの、バラクタは特に高周波領域においてＱ値が低下する特性を有している。そのため、高周波領域ではバラクタに等価的に直列抵抗が接続されたようになるので、出力される直交信号間に振幅誤差が生じる恐れがあるという問題がある。【０００９】
また、特許文献１のポリフェーズフィルタと非特許文献１のポリフェーズフィルタとを組み合わせることにより、振幅誤差および位相誤差を補正することが考えられるが、ポリフェーズフィルタが２段構成となってしまうので、上述したように挿入損失が劣化するという問題がある。【００１０】
この発明は、上記のような課題を解決するためになされたものであり、１段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができるポリフェーズフィルタを得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係るポリフェーズフィルタは、一端が第１入力端子に、他端が第１出力端子にそれぞれ接続された第１固定抵抗と、一端が第１入力端子に、他端が第２出力端子にそれぞれ接続された第１可変抵抗と、一端が第２入力端子に、他端が第３出力端子にそれぞれ接続された第２固定抵抗と、一端が第２入力端子に、他端が第４出力端子にそれぞれ接続された第２可変抵抗と、一端が第２入力端子に、他端が第１出力端子にそれぞれ接続された第１可変容量と、一端が第１入力端子に、他端が第２出力端子にそれぞれ接続された第２可変容量と、一端が第１入力端子に、他端が第３出力端子にそれぞれ接続された第３可変容量と、一端が第２入力端子に、他端が第４出力端子にそれぞれ接続された第４可変容量と、を備え、第１可変抵抗および第２可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第１可変容量、第２可変容量、第３可変容量および第４可変容量は、互いに等しい容量値を有し、この容量値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されているものである。
【発明の効果】
【００１２】
この発明に係るポリフェーズフィルタによれば、第１可変抵抗および第２可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第１可変容量、第２可変容量、第３可変容量および第４可変容量は、互いに等しい容量値を有し、この容量値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。
そのため、１段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のポリフェーズフィルタの問題を説明するための回路図である。
【図２】従来のポリフェーズフィルタの問題を説明するための部分回路図である。
【図３】従来のポリフェーズフィルタの問題を説明するためのグラフである。
【図４】従来のポリフェーズフィルタの問題を説明するための回路図である。
【図５】この発明の実施の形態１に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。
【図６】この発明の実施の形態１に係るポリフェーズフィルタを用いたフィルタ回路の効果を説明するためのグラフである。
【図７】この発明の実施の形態１に係るポリフェーズフィルタを用いたフィルタ回路の効果を説明するためのグラフである。
【図８】この発明の実施の形態２に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、この発明に係るポリフェーズフィルタおよびフィルタ回路の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。
【００１５】
まず、実施の形態の説明に先立って、図１〜４を参照しながら、上述した従来のポリフェーズフィルタにおける問題について詳細に説明する。なお、図１〜３は、非特許文献１のポリフェーズフィルタに関連し、図４は、特許文献１のポリフェーズフィルタに関連している。
【００１６】
図１は、従来のポリフェーズフィルタの問題を説明するための回路図である。図１において、このポリフェーズフィルタは、４個の固定抵抗Ｒ0と４個のバラクタＣ0とから構成されている。
【００１７】
また、差動信号が第１入力端子および第２入力端子に入力され、出力される直交信号のうち、Ｉ差動信号が第１出力端子および第３出力端子から出力され、Ｑ差動信号が第２出力端子および第４出力端子から出力される。ここで、プロセスや温度等のばらつきにより、出力される直交信号に位相誤差が生じることがある。
【００１８】
このとき、バラクタＣ0の容量値を調整することにより、位相誤差を補正することができる。しかしながら、バラクタＣ0は特に高周波領域においてＱ値が低下する特性を有しているので、高周波領域では、図２に示されるように、バラクタＣ0に等価的に直列抵抗ｒが接続されたように見える。そのため、出力される直交信号間に振幅誤差が生じる恐れがあるという問題がある。
【００１９】
例えば、１０ＧＨｚにおいてバラクタＣ0のＱ値が１０と低い値を示す場合に、バラクタＣ0には、等価的に抵抗ｒ＝５Ωが直列に接続されたものと考えられる。ここで、図３に示されるように、１０ＧＨｚにおいて位相誤差を０ｄｅｇに設定した場合に、ｒ＝０ΩのときはＩ／Ｑ直交信号の振幅誤差が０ｄＢであるのに対して、ｒ＝５Ωとしたときは、Ｉ／Ｑ直交信号の振幅誤差が０．９ｄＢとなってしまう。
【００２０】
このように、図１に示した従来の１段構成のポリフェーズフィルタでは、抵抗値を固定にして、バラクタＣ0の容量値を調整することで位相誤差を補正しているものの、振幅誤差は補正することができないという問題がある。
【００２１】
図４は、従来のポリフェーズフィルタの問題を説明するための回路図である。図４において、このポリフェーズフィルタは、２個の可変抵抗Ｒ0および２個の可変抵抗Ｒ’0と４個の固定容量Ｃ0とから構成されている。
【００２２】
ここで、第２入力端子および第４入力端子への差動入力信号の振幅が、振幅誤差をεとして第１入力端子および第３入力端子への差動入力信号の振幅の（１＋ε）倍大きく位相誤差が９０度である場合について考える。
【００２３】
このとき、固定容量Ｃ0は変化させずに、可変抵抗Ｒ0の抵抗値を振幅誤差がない場合の抵抗値の（１＋ε）分の１倍に、可変抵抗Ｒ’0の抵抗値を振幅誤差がない場合の抵抗値の（１＋ε）倍にすることにより、振幅誤差を補正することができる。
【００２４】
なお、これらの制御は、ＩＦ信号の角周波数をω0とした場合に、ω0Ｃ0Ｒ0＝１／（１＋ε）およびω0Ｃ0Ｒ’0＝１＋εを満たすことで成り立つことから、容量Ｃ0または抵抗Ｒ0のどちらかを固定にしないと制御することができない。
【００２５】
このように、図４に示した従来の１段構成のポリフェーズフィルタでは、容量値を固定にして、可変抵抗の抵抗値を調整することで振幅誤差のみを補正しているので、位相誤差は補正することができないという問題がある。
【００２６】
また、図１に示した従来のポリフェーズフィルタと図４に示した従来のポリフェーズフィルタとを組み合わせることにより、振幅誤差および位相誤差を０にして、振幅整合および位相整合を実現することが考えられるが、ポリフェーズフィルタが２段構成となってしまうので、低い挿入損失を実現することができないという問題がある。
【００２７】
そこで、以下の実施の形態では、１段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができるポリフェーズフィルタ、およびポリフェーズフィルタを用いたフィルタ回路について説明する。
【００２８】
実施の形態１．
図５は、この発明の実施の形態１に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。図５において、このフィルタ回路１００は、ポリフェーズフィルタ１１、振幅比較回路１２、第１演算回路１３、位相比較回路１４および第２演算回路１５を備えている。
【００２９】
ポリフェーズフィルタ１１は、第１固定抵抗および第２固定抵抗からなる２個の固定抵抗Ｒ1並びに第１可変抵抗および第２可変抵抗からなる２個の可変抵抗Ｒ2と、第１可変容量、第２可変容量、第３可変容量および第４可変容量からなる４個の可変容量Ｃ1とから構成されている。
【００３０】
また、第１固定抵抗Ｒ1の一端が第１入力端子に、他端が第１出力端子にそれぞれ接続され、第１可変抵抗Ｒ2の一端が第１入力端子に、他端が第２出力端子にそれぞれ接続され、第２固定抵抗Ｒ1の一端が第２入力端子に、他端が第３出力端子にそれぞれ接続され、第２可変抵抗Ｒ2の一端が第２入力端子に、他端が第４出力端子にそれぞれ接続されている。
【００３１】
また、第１可変容量Ｃ1の一端が第２入力端子に、他端が第１出力端子にそれぞれ接続され、第２可変容量Ｃ1の一端が第１入力端子に、他端が第２出力端子にそれぞれ接続され、第３可変容量Ｃ1の一端が第１入力端子に、他端が第３出力端子にそれぞれ接続され、第４可変容量Ｃ1の一端が第２入力端子に、他端が第４出力端子にそれぞれ接続されている。
【００３２】
ここで、ポリフェーズフィルタ１１は、第１可変抵抗Ｒ2および第２可変抵抗Ｒ2が、互いに等しい抵抗値を有し、この抵抗値が、第１出力端子から第４出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第１可変容量Ｃ1、第２可変容量Ｃ1、第３可変容量Ｃ1および第４可変容量Ｃ1が、互いに等しい容量値を有し、この容量値が、第１出力端子から第４出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されて、振幅位相整合型ポリフェーズフィルタを構成している。
【００３３】
振幅比較回路１２は、第３出力端子および第４出力端子から出力される直交信号が入力され、比較結果を示す信号が第１演算回路１３に出力される。第１演算回路１３は、振幅比較回路１２からの信号が入力され、第１可変抵抗Ｒ2および第２可変抵抗Ｒ2に制御信号を出力する。
【００３４】
位相比較回路１４は、第１出力端子および第２出力端子から出力される直交信号が入力され、比較結果を示す信号が第２演算回路１５に出力される。第２演算回路１５は、位相比較回路１４からの信号が入力され、第１可変容量Ｃ1、第２可変容量Ｃ1、第３可変容量Ｃ1および第４可変容量Ｃ1に制御信号を出力する。
【００３５】
以下、上記構成のフィルタ回路１００の動作について説明する。
振幅比較回路１２は、第３出力端子および第４出力端子から出力される直交信号に基づいて、振幅誤差εを検出する。ここで、振幅誤差εは、入力信号のばらつきや温度ばらつき、プロセスばらつき等の要因で動的に変動する値であり、入力端子に理想差動信号が入力された場合は、ε＝０となる。
【００３６】
第１演算回路１３は、振幅比較回路１２で検出された振幅誤差εを用いて、第１可変抵抗Ｒ2および第２可変抵抗Ｒ2を最適化する。このとき、可変容量Ｃ1のＱ値が低く、等価的に直列抵抗ｒが接続されていると仮定すると、振幅誤差εと可変抵抗Ｒ2との間には、次式（１）の関係が成立する。
【００３７】
ε＝√［｛（ｒ／Ｒ1）2＋（Ｒ2／ｒ）2｝／２］−１・・・（１）
【００３８】
式（１）において、振幅誤差εが０に近い領域では、振幅誤差εは、可変抵抗Ｒ2に対して単調増加特性を示している。すなわち、第１演算回路１３は、振幅誤差εが０になるように可変抵抗Ｒ2の値を繰り返し制御することで、値を収束させることができる。
【００３９】
位相比較回路１４は、第１出力端子および第２出力端子から出力される直交信号に基づいて、位相誤差θを検出する。ここで、入力信号のばらつきや温度ばらつき、プロセスばらつき等の要因で振幅誤差θは動的に変動する値であり、入力端子に理想差動信号が入力された場合はθ＝０となる。
【００４０】
第２演算回路１５は、位相比較回路１４で検出された位相誤差θを用いて、第１可変容量Ｃ1、第２可変容量Ｃ1、第３可変容量Ｃ1および第４可変容量Ｃ1を最適化する。このとき、位相誤差θと可変容量Ｃ1との間には、次式（２）の関係が成立する。
【００４１】
ｔａｎθ＝｛（ωＣ1）2×Ｒ1Ｒ2＋１｝／｛（ωＣ1）2×Ｒ1Ｒ2−１｝・・・（２）
【００４２】
すなわち、第２演算回路１５は、振幅誤差θが０になるように可変容量Ｃ1の値を繰り返し制御することで、値を収束させることができる。ここで、式（１）に示されるように、振幅誤差εは可変容量Ｃ1に依存しないため、θ＝０となるように可変容量Ｃ1を制御しても、振幅誤差εには影響しない。
【００４３】
なお、動的に変動する振幅誤差εに応じて、これらの可変抵抗Ｒ2および可変容量Ｃ1を最適化する手順が行われるので、可変抵抗Ｒ2および可変容量Ｃ1も動的に変動することになる。
【００４４】
図６および図７は、この発明の実施の形態１に係るポリフェーズフィルタを用いたフィルタ回路の効果を説明するためのグラフである。なお、図６は振幅誤差特性を示し、図７は位相誤差特性を示している。
【００４５】
図６、７において、例えばある素子定数の場合（調整前）に、１０ＧＨｚにおいて振幅誤差１．９ｄＢ、位相誤差５．６ｄｅｇの特性が得られているとする。ここで、上述した方法により可変抵抗Ｒ2および可変容量Ｃ1を制御すると、図に示すように、振幅誤差を０ｄＢ、位相誤差０ｄｅｇ（位相誤差９０ｄｅｇ）に補正することができた。
【００４６】
このように、ポリフェーズフィルタ１１は、出力端での直交信号間の振幅誤差を振幅比較回路１２で比較し、振幅誤差を補正するように可変抵抗Ｒ2を調整することによって、Ｉ／Ｑ直交信号の振幅整合を実現するとともに、出力端での直交信号間の位相誤差を位相比較回路１４で比較し、位相誤差を補正するように可変容量Ｃ1を調整することによって、Ｉ／Ｑ直交信号の位相整合を実現している。また、この手順で制御を行うことにより、振幅整合および位相整合を同時に実現することができる。
【００４７】
以上のように、実施の形態１によれば、ポリフェーズフィルタにおいて、第１可変抵抗および第２可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第１可変容量、第２可変容量、第３可変容量および第４可変容量は、互いに等しい容量値を有し、この容量値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。
そのため、１段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができる。
【００４８】
実施の形態２．
図８は、この発明の実施の形態２に係るポリフェーズフィルタを用いたフィルタ回路を示す回路図である。図８において、このフィルタ回路１００Ａは、ポリフェーズフィルタ１１、ベクトル合成形移相器２１、位相検出回路２２、位相比較回路２３、演算回路２４および位相制御用回路２５を備えている。
【００４９】
ポリフェーズフィルタ１１は、上記実施の形態１で示したものと同一の構成を有する振幅位相整合型ポリフェーズフィルタであり、入力側に入力端子１１１、１１２が接続され、出力側に出力端子１１３〜１１６が接続されている。出力端子１１３〜１１６からは、４本の直交差動信号が出力され、分岐してベクトル合成形移相器２１に入力される。
【００５０】
ベクトル合成形移相器２１は、ＶＧＡ＿Ｉ２１１およびＶＧＡ＿Ｑ２１２から構成されている。ここで、ＶＧＡは、Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒの略である。ＶＧＡ＿Ｉ２１１およびＶＧＡ＿Ｑ２１２は、ポリフェーズフィルタ１１からのＩ／Ｑ直交差動信号および位相制御用回路２５からの制御信号がそれぞれ入力され、直交信号を合成して位相検出回路２２に出力する。
【００５１】
位相検出回路２２の入力側は、ベクトル合成形移相器２１の出力側に接続され、位相検出回路２２の出力側は、位相比較回路２３の入力側に接続されている。また、位相比較回路２３の入力側は、位相検出回路２２の出力側に接続され、位相比較回路２３の出力側は、演算回路２４の入力側に接続されている。
【００５２】
演算回路２４の入力側は、位相比較回路２３の出力側に接続され、演算回路２４の出力側は、ポリフェーズフィルタ１１に接続されている。また、位相制御用回路２５の入力側は、演算回路２４の出力側に接続され、位相制御用回路２５の出力側は、位相比較回路２３、ＶＧＡ＿Ｉ２１１およびＶＧＡ＿Ｑ２１２に接続されている。
【００５３】
ここで、演算回路２４は、位相比較回路２３からの信号が入力され、ポリフェーズフィルタ１１に制御信号を出力するとともに、位相制御用回路２５にも制御信号を出力する。また、位相制御用回路２５は、ＶＧＡ＿Ｉ２１１およびＶＧＡ＿Ｑ２１２のみならず、位相比較回路２３にも制御信号を出力する。
【００５４】
以下、上記構成のフィルタ回路１００Ａの動作について説明する。
ポリフェーズフィルタ１１は、入力端子１１１、１１２から入力された差動信号をＩ／Ｑ直交差動信号に変換する。ここで、ポリフェーズフィルタ１１の素子ばらつきにより、振幅誤差εおよび位相誤差θが生じているとする。
【００５５】
なお、振幅誤差εおよび位相誤差θは、入力信号のばらつきや温度ばらつき、プロセスばらつき等の要因で動的に変動する値であり、入力端子に理想差動信号が入力された場合は、ε＝０およびθ＝０となる。また、振幅誤差εおよび位相誤差θは、後述するベクトル合成形移相器２１および演算回路２４等で構成されるループにより補正される。具体的な補正手順は、以下の通りである。
【００５６】
まず、演算回路２４は、ベクトル合成形移相器２１の移相量を、０〜３６０度まで複数のポイントでスイープする。また、ベクトル合成形移相器２１は、位相制御用回路２５を通して与えられたＶＧＡの位相設定値に従って動作し、出力の位相を決定する。ただし、ポリフェーズフィルタ１１には、上述したように振幅誤差εおよび位相誤差θが生じているため、出力信号の位相は、位相設定値からの誤差を含んでいる。
【００５７】
続いて、この振幅誤差εおよび位相誤差θを、位相検出回路２２および位相比較回路２３により検出する。ここで、位相比較回路２３の比較結果を演算回路２４に入力することで、ベクトル合成形移相器２１の誤差特性を求めることができ、その誤差特性から逆算することで、ポリフェーズフィルタ１１の振幅誤差εおよび位相誤差θを算出することができる。
【００５８】
次に、算出された振幅誤差εおよび位相誤差θを用いて、上記実施の形態１で示した方法により、ポリフェーズフィルタ１１の可変抵抗Ｒ2および可変容量Ｃ1の値を最適化する。これにより、ポリフェーズフィルタ１１の振幅誤差および位相誤差を補正することができる。
【００５９】
なお、動的に変動する振幅誤差εに応じて、これらの可変抵抗Ｒ2および可変容量Ｃ1を最適化する手順が行われるので、可変抵抗Ｒ2および可変容量Ｃ1も動的に変動することになる。
【００６０】
以上のように、実施の形態２によれば、ポリフェーズフィルタにおいて、第１可変抵抗および第２可変抵抗は、互いに等しい抵抗値を有し、この抵抗値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の振幅誤差を補正するように設定され、第１可変容量、第２可変容量、第３可変容量および第４可変容量は、互いに等しい容量値を有し、この容量値は、第１出力端子から第４出力端子までの出力のうち、直交する信号間の位相誤差を補正するように設定されている。
そのため、１段構成で低い挿入損失を実現しつつ、振幅整合および位相整合を実現することができる。
【図１】
2017141367.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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