(57)【要約】  大面積の受光面積を有し、高感度、低暗電流で高速変調に有利な測長素子、及びこの測長素子を用いた固体撮像装置を提供する。フォトダイオードを構成するように画素形成層（２２）の上部に選択的に配置され、受光部から遮光板（５１）で遮光された位置まで画素形成層（２２）の上部を延在するｎ型の表面埋込領域（２５）と、ｎ型で表面埋込領域（２５）よりも高不純物密度の電荷蓄積領域（２４ｂ，２４ｄ．２４ｃ）と、電荷蓄積領域に隣接して配置された複数の転送ゲート電極（４２，４４，４３）と、遮光板（５１）の開口部の下方に一方の端部が配置され、他方の端部が転送ゲート電極の一部まで到達するｎ型で表面埋込領域（２５）よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域（２６ａ）を備える。
2016157910.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体からなる画素形成層と、
開口部を有し、該開口部の下方の前記画素形成層に受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記受光部において、前記画素形成層との接合構造でフォトダイオードを構成するように、前記画素形成層の上部に選択的に配置され、更に、前記受光部の位置から前記遮光板で遮光された複数の位置まで到達するように、前記画素形成層の上部を延在して分岐形状に複数の凸部を構成する、第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達するように、前記表面埋込領域の上部の一部に配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備えることを特徴とする測長素子。
【請求項２】
前記ガイド領域が、
前記開口部の下方の一部に一方の端部が配置され、他方の端部が前記転送制御機構に向かう、第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
前記補助ガイド領域に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達する、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
を備えることを特徴とする請求項１に記載の測長素子。
【請求項３】
前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項１又は２に記載の測長素子。
【請求項４】
前記表面埋込領域の前記受光部の位置から前記分岐形状の位置に至るまでの幹経路の途中に、該幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、
該新たな凸部の先端に、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１〜３のいずれか１項に記載の測長素子。
【請求項５】
前記表面埋込領域の外形又は該外形の包絡線の形状が、前記受光部の位置において、平面パターン上、前記ガイド領域の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなることを特徴とする請求項１〜４のいずれか１項に記載の測長素子。
【請求項６】
第１導電型の半導体からなる画素形成層と、
複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域の両端部から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備えることを特徴とする測長素子。
【請求項７】
前記ガイド領域が、
前記複数の開口部の下方のそれぞれに配置された、第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
前記補助ガイド領域にそれぞれの分岐端部の先端部分が到達し、他方の端部が前記電荷変調部配置領域に配置された、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
を備えることを特徴とする請求項６に記載の測長素子。
【請求項８】
前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項６又は７に記載の測長素子。
【請求項９】
前記表面埋込領域の前記両端部側に前記電荷変調部配置領域の長手方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項６〜８のいずれか１項に記載の測長素子。
【請求項１０】
第１導電型の半導体からなる画素形成層と、
前記画素形成層によって定義される画素領域の周辺に複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された前記画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって放射状に突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備えることを特徴とする測長素子。
【請求項１１】
前記ガイド領域が、
前記複数の開口部の下方のそれぞれに配置された第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
前記補助ガイド領域の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の位置から前記複数の補助ガイド領域の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
を備えることを特徴とする請求項１０に記載の測長素子。
【請求項１２】
前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項１０又は１１に記載の測長素子。
【請求項１３】
前記表面埋込領域の前記放射状に突出した箇所の前記受光端部に近い側に、前記放射状方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１０〜１２のいずれか１項に記載の測長素子。
【請求項１４】
前記排出ドレイン領域に隣接して配置され、前記新たな凸部を経由した前記排出ドレイン領域への電荷の排出を制御する排出制御機構を更に備えることを特徴とする請求項５、９又は１３に記載の測長素子。
【請求項１５】
前記複数の転送制御機構のそれぞれが、
前記複数の凸部のそれぞれの上に設けられたゲート絶縁膜と、
該ゲート絶縁膜の上にそれぞれ設けられた転送ゲート電極と、
を備え、該転送ゲート電極に印加されるそれぞれの電圧によって、前記複数の凸部のそれぞれに定義される転送路の電位を制御し、前記信号電荷の前記複数の電荷蓄積領域への移動をそれぞれ制御することを特徴とする請求項１〜１４のいずれか１項に記載の測長素子。
【請求項１６】
前記複数の転送制御機構のそれぞれが、
前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記複数の凸部のそれぞれを挟むように前記画素形成層上に絶縁膜を介して配列された一対の電界制御電極と、
を備え、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記複数の凸部の空乏化電位を変化させることにより、前記複数の凸部中を転送される前記信号電荷の移動を制御することを特徴とする請求項１〜１５のいずれか１項に記載の測長素子。
【請求項１７】
第１導電型の半導体からなる画素形成層と、
開口部を有し、該開口部の下方の前記画素形成層に受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記受光部において、前記画素形成層との接合構造でフォトダイオードを構成するように、前記画素形成層の上部に選択的に配置され、更に、前記受光部の位置から前記遮光板で遮光された複数の位置まで到達するように、前記画素形成層の上部を延在して分岐形状に複数の凸部を構成する、第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達するように、前記表面埋込領域の上部の一部に配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
【請求項１８】
前記画素のそれぞれにおいて、前記表面埋込領域の前記受光部の位置から前記分岐形状の位置に至るまでの幹経路の途中に、該幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、
該新たな凸部の先端に、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１７に記載の固体撮像装置。
【請求項１９】
前記画素のそれぞれにおいて、前記表面埋込領域の外形又は該外形の包絡線の形状が、前記受光部の位置において、平面パターン上、前記ガイド領域の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなることを特徴とする請求項１７又は１８に記載の固体撮像装置。
【請求項２０】
第１導電型の半導体からなる画素形成層と、
複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域の両端部から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
【請求項２１】
前記画素のそれぞれにおいて、前記表面埋込領域の前記両端部側に前記電荷変調部配置領域の長手方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項２０に記載の固体撮像装置。
【請求項２２】
第１導電型の半導体からなる画素形成層と、
前記画素形成層によって定義される画素領域の周辺に複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された前記画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって放射状に突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
【請求項２３】
前記画素のそれぞれにおいて、前記表面埋込領域の前記放射状に突出した箇所の前記受光端部に近い側に、前記放射状方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項２２に記載の固体撮像装置。
【請求項２４】
前記画素のそれぞれにおいて、前記排出ドレイン領域に隣接して配置され、前記新たな凸部を経由した前記排出ドレイン領域への電荷の排出を制御する排出制御機構を更に備えることを特徴とする請求項１８，２１又は２３に記載の固体撮像装置。
【請求項２５】
前記画素のそれぞれにおいて、前記複数の転送制御機構のそれぞれが、
前記複数の凸部のそれぞれの上に設けられたゲート絶縁膜と、
該ゲート絶縁膜の上にそれぞれ設けられた転送ゲート電極と、
を備え、該転送ゲート電極に印加されるそれぞれの電圧によって、前記複数の凸部のそれぞれに定義される転送路の電位を制御し、前記信号電荷の前記複数の電荷蓄積領域への移動をそれぞれ制御することを特徴とする請求項１８〜２４のいずれか１項に記載の固体撮像装置。
【請求項２６】
前記画素のそれぞれにおいて、前記複数の転送制御機構のそれぞれが、
前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記複数の凸部のそれぞれを挟むように前記画素形成層上に絶縁膜を介して配列された一対の電界制御電極と、
を備え、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記複数の凸部の空乏化電位を変化させることにより、前記複数の凸部中を転送される前記信号電荷の移動を制御することを特徴とする請求項１８〜２５のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光パルスに同期して光電荷検出を行うロックインピクセルの機能をもった測長素子、及びこの測長素子を画素として複数個配列した固体撮像装置に関する。
【背景技術】
【０００２】
半導体を用いた光飛行時間距離画像センサの開発が最近活発に行われている。距離画像センサの実現のため、フォトダイオードで発生したキャリアを、光源に同期して複数の電荷蓄積部に転送するロックインピクセルにおいて、電荷転送動作を高速に行うために、単位のロックイン素子を小さく構成し、これをアレイ状に配置して、並列接続する方法がある（特許文献１参照。）。【０００３】
特許文献１に記載された発明では、並列接続された複数の転送ゲートの負荷容量が増え、更に画素数も多画素になるとイメージセンサ全体としての消費電力が増大する。又、単位ロックイン素子を複数接続することは、信号検出部の拡散層の面積が大きくなり、暗電流の発生原因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６７９４２１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、大面積の受光面積を有し、高感度、低暗電流で高速変調に有利な測長素子、及びこの測長素子を画素として複数個半導体チップ上に配列した固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の半導体からなる画素形成層と、(b)開口部を有し、この開口部の下方の画素形成層に受光部の位置を定義するように、画素形成層の上方に配置された遮光板と、(c)受光部において、画素形成層との接合構造でフォトダイオードを構成するように、画素形成層の上部に選択的に配置され、更に、受光部の位置から遮光板で遮光された複数の位置まで到達するように、画素形成層の上部を延在して分岐形状に複数の凸部を構成する、第２導電型の表面埋込領域と、(d)複数の凸部の先端部にそれぞれ接続され、第２導電型で表面埋込領域よりも高不純物密度の電荷蓄積領域と、(e)複数の凸部のそれぞれに、電荷蓄積領域に隣接して配置され、電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、(f)開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域の上部の一部に配置された、第２導電型で表面埋込領域よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域とを備える測長素子であることを要旨とする。【０００７】
本発明の第２の態様は、(a)第１導電型の半導体からなる画素形成層と、(b)複数の開口部を有し、この複数の開口部の下方の画素形成層にそれぞれ受光部の位置を定義するように、画素形成層の上方に配置された遮光板と、(c)遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、この電荷変調部配置領域の両端部から複数の開口部の数に対応した数の受光端部を複数の開口部に向かって突出させ、それぞれの受光端部の占有領域が複数の開口部のそれぞれの面積がカバーできる大きさに設定され、受光部のそれぞれにおいて、画素形成層との接合構造でそれぞれフォトダイオードを構成するように、画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、(d)複数の凸部の先端部にそれぞれ接続され、第２導電型で表面埋込領域よりも高不純物密度の電荷蓄積領域と、(e)複数の凸部のそれぞれに、電荷蓄積領域に隣接して配置され、電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、(f)複数の開口部の数に対応した数の分岐端部を有し、電荷変調部配置領域の上となる遮光板で遮光された位置から複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で表面埋込領域よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域と、を備える測長素子であることを要旨とする。【０００８】
本発明の第３の態様は、(a)第１導電型の半導体からなる画素形成層と、(b)画素形成層によって定義される画素領域の周辺に複数の開口部を有し、この複数の開口部の下方の画素形成層にそれぞれ受光部の位置を定義するように、画素形成層の上方に配置された遮光板と、(c)遮光板で遮光された画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、この電荷変調部配置領域から複数の開口部の数に対応した数の受光端部を複数の開口部に向かって放射状に突出させ、それぞれの受光端部の占有領域が複数の開口部のそれぞれの面積がカバーできる大きさに設定され、受光部のそれぞれにおいて、画素形成層との接合構造でそれぞれフォトダイオードを構成するように、画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、(d)複数の凸部の先端部にそれぞれ接続され、第２導電型で表面埋込領域よりも高不純物密度の電荷蓄積領域と、(e)複数の凸部のそれぞれに、電荷蓄積領域に隣接して配置され、電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、(f)複数の開口部の数に対応した数の分岐端部を有し、電荷変調部配置領域の上となる遮光板で遮光された位置から複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で表面埋込領域よりも高不純物密度で、電荷蓄積領域よりも低不純物密度のガイド領域と、を備える測長素子であることを要旨とする。【０００９】
本発明の第４の態様は、第１の態様に係る測長素子を画素として、この画素を複数個半導体チップ上に配列した固体撮像装置であることを要旨とする。
本発明の第５の態様は、第２の態様に係る測長素子を画素として、この画素を複数個半導体チップ上に配列した固体撮像装置であることを要旨とする。
本発明の第６の態様は、第３の態様に係る測長素子を画素として、この画素を複数個半導体チップ上に配列した固体撮像装置であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、大面積の受光面積を有し、高感度、低暗電流で高速変調に有利な測長素子、及びこの測長素子を画素として複数個半導体チップ上に配列した固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図２】図２（a）は図１のII−II方向から見た第１の実施形態に係る測長素子の断面構造で、図２（ｂ）は対応する電位分布を示す図である。
【図３】図３（a）は図１のIII−III方向から見た第１の実施形態に係る測長素子の断面構造で、図３（ｂ）は対応する電位分布を示す図である。
【図４】図４（a）は図１のIV−IV方向から見た第１の実施形態に係る測長素子の断面構造で、図４（ｂ）は対応する電位分布を示す図である。
【図５】図５（a）は図１のV−V方向から見た第１の実施形態に係る測長素子の断面構造で、図５（ｂ）は対応する電位分布を示す図である。
【図６】第１転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。
【図７】第２転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。
【図８】第３転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。
【図９】第１排出ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第１の実施形態に係る測長素子の主要部における等電位線で電位分布と電荷の排出経路を説明する図である。
【図１０】第１の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。
【図１１】第１の実施形態に係る測長素子の主要部の構造を等価回路で表現した他の回路図である。
【図１２】第１の実施形態に係る測長素子を距離画像センサの画素として動作させる場合のタイミング図である。
【図１３】本発明の第１の実施形態の変形例に係る測長素子の主要部の概略を上面側から見た平面図である。
【図１４】図１３のXIV−XIV方向から見た第１の実施形態の変形例に係る測長素子の断面構造を示す図である。
【図１５】本発明の第２の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図１６】本発明の第３の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図１７】第３の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。
【図１８】本発明の第４の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図１９】第４の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。
【図２０】本発明の第５の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図２１】図２０に示した第５の実施形態に係る測長素子の中央部を拡大して示す平面図である。
【図２２】第５の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。
【図２３】本発明の第５の実施形態の変形例１に係る測長素子の主要部の概略を上面側から見た平面図である。
【図２４】本発明の第５の実施形態の変形例２に係る測長素子の主要部の概略を上面側から見た平面図である。
【図２５】本発明の第５の実施形態の変形例３に係る測長素子の主要部の概略を上面側から見た平面図である。
【図２６】本発明の第６の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図２７】第６の実施形態に係る測長素子の主要部の構造を等価回路で表現した回路図である。
【図２８】本発明の第７の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図２９】図２９（a）は図２８のXXIX−XXIX方向から見た第７の実施形態に係る測長素子の断面構造で、図２９（ｂ）は図２９（a）及び図２９（ｃ）に対応する電位分布を示し、図２９（ｃ）は図１のV−V方向から見た第１の実施形態に係る測長素子の断面構造を示す図である。
【図３０】図３０（a）は図２８のXXX−XXX方向から見た第７の実施形態に係る測長素子の断面構造で、図３０（ｂ）は第１転送ゲート電極に中間電位（Ｍ）のゲート信号をそれぞれ印加した場合の図３０（a）及び図３０（ｃ）に対応する電位分布を示し、図３０（ｃ）は図１のIII−III方向の逆方向から見た第１の実施形態に係る測長素子の断面構造を示す図である。
【図３１】図３１（a）は図２８のXXX−XXX方向から見た第７の実施形態に係る測長素子の断面構造で、図３１（ｂ）は図１のIII−III方向の逆方向から見た第１の実施形態に係る測長素子の断面構造で、図３１（ｃ）は第３転送ゲート電極に中間電位（Ｍ）のゲート信号をそれぞれ印加した場合の図３１（a）及び図３１（ｂ）に対応する電位分布を示す図である。
【図３２】第１転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。
【図３３】第２転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。
【図３４】第３転送ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と信号電荷の移動経路を説明する図である。
【図３５】第１排出ゲート電極に中間電位（Ｍ）のゲート信号を印加した場合の第７の実施形態に係る測長素子の主要部における等電位線で電位分布と電荷の排出経路を説明する図である。
【図３６】図３６（a）は図１のII−II方向から見た断面に対応する箇所における、半導体基板がｎ型である、その他の実施形態に係る測長素子の断面構造で、図３６（ｂ）は図３６（a）に対応する電位分布を示す図である。
【図３７】図３７（a）は図１のIII−III方向から見た断面に対応する箇所における、半導体基板がｎ型である、その他の実施形態に係る測長素子の断面構造で、図３７（ｂ）は図３７（a）に対応する電位分布を示す図である。
【図３８】図３８（a）は図１のIV−IV方向から見た断面に対応する箇所における、半導体基板がｎ型である、その他の実施形態に係る測長素子の断面構造で、図３８（ｂ）は図３８（a）に対応する電位分布を示す図である。
【図３９】更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図４０】図４０（a）は図３９のXXXXIV−XXXXIV方向から見た断面構造で、図４０（ｂ）は図４０（a）に対応する電位分布を示す図である。
【図４１】図４１（a）は図４０（ａ）に示した断面に対応する箇所における、更に他の実施形態に係る測長素子の断面構造で、図４１（ｂ）は図４１（a）に対応する電位分布を示す図である。
【図４２】更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図４３】更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【図４４】図４３のII−II方向から見た断面構造を示す図である。
【図４５】更に他の実施形態に係る測長素子の主要部の概略を上面側から見た平面図である。
【発明を実施するための形態】
【００１２】
以下に本発明の第１〜第７の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
以下の第１〜第７の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。 第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としてのキャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としてのキャリアは正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は、互いに交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１４】
（第１の実施形態）
本発明の第１の実施形態に係る測長素子は、図１に１点鎖線で示す開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。即ち、第１の実施形態に係る測長素子は、図１に主要部の概略を上面側から見た平面図を示すように、受光部のフォトダイオードの領域に開口部（アパーチャ部）を開口した遮光板５１があり、アパーチャ部以外の画素の領域は遮光板５１によってその上方を被覆され、光に対するシールドがなされている。
【００１５】
図２〜図４の断面図を参照して理解できるように、第１の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域２５と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域２５よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、複数の凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）と、開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域２５の上部の一部に配置された、ｎ型で表面埋込領域２５よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域２６aと、を備えて、ロックインピクセルを構成している。ここで「凸部」とは、平面パターン上での凸部の意味であり、フォトリソグラフィー技術によるマスクレベルの形状としては矩形形状の凸部が採用可能である。
【００１６】
更に、第１の実施形態に係る測長素子は図２〜図４の断面図から分かるように、表面埋込領域２５の表面に接して設けられたｐ型のピニング層２７を備える。そして、画素形成層２２は、ｐ型の半導体基板２１上に設けられている。
【００１７】
第１の実施形態に係る測長素子では、図１に示すような画素サイズが５μｍ角以上となる大面積の受光部において発生した光電子を信号電荷として、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部に高速に輸送するため、フォトダイオードを構成するｎ型の表面埋込領域２５の平面形状を櫛形（フォークの形状）とし、光電子がフォークの根元の中央部に信号電荷として集まるようにしている。フォークの歯のそれぞれは図１に示すように、歯の幅が図１の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第１の実施形態に係る測長素子では、受光部における表面埋込領域２５の平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにしているので、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
【００１８】
第１の実施形態に係る測長素子のガイド領域２６aは、フォークの根元の中央部に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、ガイド領域２６aの平面パターンにおける形状は図１に示すように、ガイド領域２６aの長手方向（図１の上下方向）に直交する方向に測った幅が、図１の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第１の実施形態に係る測長素子では、ガイド領域２６aの平面パターンを末広がりの形状にしているので、空乏化したガイド領域２６aの部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子をガイド領域２６aの長手方向に沿って高速に移動させることができる。図１の平面図及び図５（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域２５の電位分布の一番底になるところに、ガイド領域２６aの細い先端部が接触している。ガイド領域２６aは、例えば、表面埋込領域２５を形成するイオン注入をした領域の一部に、図１に示した平面パターンに従って、２重のイオン注入をすることにより、表面埋込領域２５よりも高不純物密度の半導体領域として形成できる。
【００１９】
ここで、図３（a）及び図４（a）に示すように、第１の実施形態に係る測長素子を構成している第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）のそれぞれは、複数の凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３と、を備えている。図３（a）及び図４（a）の断面図に示すように、第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３の直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３に印加されるそれぞれの電圧によって、複数の凸部のそれぞれに定義される転送路の電位を制御し、信号電荷の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの移動をそれぞれ制御することができる。
【００２０】
図３（a），図４（a）及び図５（a）から分かるように、表面埋込領域２５の一部にはｐ型のピニング層２７が存在するので、厚い部分の絶縁膜３１の一部はピニング層２７を介して形成されている。絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、ガイド領域２６aは、遮光板５１を上から見た平面図において、遮光板５１の開口部にガイド領域２６aのフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。図３（a）のガイド領域２６ａの深さは一定としてもよく、或いは部分的に異ならせてもよいが、ガイド領域２６ａの深さを一定とした方が製造工程は容易である。
【００２１】
ゲート絶縁膜としての機能を考慮した場合、絶縁膜３１の材料としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。更に、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。
【００２２】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３を囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３を囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。
【００２３】
この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。なお、図１において符号３２はフィールド絶縁膜の端部を意味し、このフィールド絶縁膜の端部３２によって囲まれた領域が活性領域になる。図３（a），図４（a）及び図５（a）に示すように、フィールド絶縁膜の下にはｐ型のウェル領域２３が形成されている。
【００２４】
図３（a）及び図４（a）から分かるように、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第１の実施形態に係る測長素子では、説明の便宜上、信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。なお、図３（a），図４（a）及び図５（a）には、ウェル領域２３を画素毎にフォトダイオード領域以外のところをカバーするように形成しているが例示に過ぎない。第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）によって構成される「電荷変調部」のトランジスタ（図１０参照。）のところにだけウェル領域２３をできるだけ限定的に入れ、ウェル領域２３が電位分布に影響しないようにするのが好ましいので、図３（a），図４（a）及び図５（a）に示したようなウェル領域２３の配置パターンに限定されるものではない（重複する説明を省略するが、第２〜第７の実施形態のウェル領域２３の配置パターンについても同様である。）。
【００２５】
ここで、図１の上面図において、表面埋込領域２５がなすＴ字の中心棒の部分に延長される箇所に該当し、且つ受光部近傍側に位置する直線状の部分を、本発明では「幹経路」と定義する。そして、第１の実施形態に係る測長素子においては、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設けている。新たな凸部を幹経路の受光部側の位置に設けることにより、遮光板５１の下方の部分となる表面埋込領域２５の全体としての形状が、幹経路の延長方向を背骨（脊椎骨）とする魚骨形（フィッシュボーン型又は逆「土」字型）の平面トポロジーになる。この魚骨形を実現する新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている。
【００２６】
そして、図１に示すように、第１の実施形態に係る測長素子は、第１排出ドレイン領域２４aに隣接して配置され、表面埋込領域２５の左方向に延びる新たな凸部を経由して第１排出ドレイン領域２４aに向かう電荷の排出を制御する第１排出制御機構（３１，４１a）と、第２排出ドレイン領域２４ｅに隣接して配置され、表面埋込領域２５の右方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｅに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｂ）を更に備える。
【００２７】
この第１排出制御機構（３１，４１a）及び第２排出制御機構（３１，４１ｂ）のそれぞれは、図２（a）に示すように、表面埋込領域２５の新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを備える。図２（a）の断面図に示すように、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。図２（a）から分かるように、表面埋込領域２５の一部にはｐ型のピニング層２７が存在するので、厚い部分の絶縁膜３１の一部はピニング層２７を介して形成されている。又、図２（a）に示すように、フィールド絶縁膜となる厚い部分の絶縁膜３１の下にはｐ型のウェル領域２３が形成されている。
【００２８】
即ち、図１に示すように、第１の実施形態に係る測長素子のフォトダイオード部と電荷変調部との間には、Ｔ字型に分岐する部分の手前側において、幹経路を両側から挟むように左右対称に配置された第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを配置しているので、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂによって、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅへの光電荷の排出と、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【００２９】
図２（a）は図１のII−II方向から見た断面構造で、図２（ｂ）は図２（a）の断面構造に対応するポテンシャル分布である。図３（a）は図１のIII−III方向から見た断面構造で、図３（ｂ）は図３（a）の断面構造に対応するポテンシャル分布を示している。左右対称に対向配置された２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）を与えると、図２（ｂ）のようにII−II方向から見た断面方向への電位障壁を維持したまま、Ｔ字の中心棒部分に向かう幹経路の静電誘導チャネル部にＵ字型の電位チャネルが形成され、又、図３（ｂ）のポテンシャル分布のように幹経路から電荷変調部の第３電荷蓄積領域２４ｃに向けてのIII−III方向から見た断面方向に沿った静電誘導チャネル部には電位障壁がないポテンシャル分布が形成される。静電誘導チャネル部に形成されたＵ字型の電位チャネルを経由して、フォトダイオードで発生した光電子は、信号電荷として高速に電荷変調部に輸送される。
【００３０】
次に、第１の実施形態に係る測長素子の第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、図２（ｂ）に示すようにII−II方向から見た断面方向に沿った電位分布において破線で示したように、両側の電位障壁がなくなる。即ち、第１排出ゲート電極４１aに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、平面内では図９に示したような等電位線で示される電位分布となり、幹経路部分に形成された静電誘導チャネル部に達した電子は、図９に極太の実線で示した経路に沿って、第１排出ドレイン領域２４a側に分岐して排出される。図９において、太い実線（図９では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図９では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図９では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図９では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図９では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。電位分布の図示を省略しているが、第２排出ゲート電極４１ｂに高い高電位（Ｈ）のゲート信号ＧDを印加すると、幹経路部分に形成された静電誘導チャネル部に達した電子は、第２排出ドレイン領域２４ｅに分岐して排出される。
【００３１】
又、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに高電位（Ｈ）を与えた場合は、電荷変調部の第３電荷蓄積領域２４ｃに向けてのポテンシャル分布は、第３転送ゲート電極４３直下近傍の静電誘導チャネル部の電位が高く、図３（ｂ）の破線で示したようにガイド領域２６aにおいてディップをもつため、フォトダイオードで発生した光電子は、電荷変調部の第３電荷蓄積領域２４ｃに達することができない。
【００３２】
第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれを中間電位（Ｍ）に設定することで、図３（ｂ）の実線で示したようにガイド領域２６aのディップは消滅し、フォトダイオードで発生した光電子は、電荷変調部の第３電荷蓄積領域２４ｃに信号電荷として到達する。フォトダイオードの近傍の幹経路及び幹経路から電荷変調部に至る静電誘導チャネル部及び、電荷変調部を構成する第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）は、光が直接入射しないように遮光板５１によって光シールドがなされている。
【００３３】
このように、受光部近傍側に位置する幹経路から電荷変調部に至る静電誘導チャネル部を十分な長さとして、静電誘導チャネル部を含めて電荷変調部を遮光板５１によって光シールドできることが、第１の実施形態に係る測長素子の重要な点であり、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【００３４】
図１に示すように第１の実施形態に係る測長素子の電荷変調部には、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３が配置されている。第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加することによって図６に示すような電位分布が形成される。又、第２転送ゲート電極４４に中間電位（Ｍ）のゲート信号Ｇ2を印加することによって図７に示すような電位分布が形成され、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加することによって図８に示すような電位分布が形成される。このように、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のそれぞれに中間電位（Ｍ）のゲート信号を印加することによって、対応する３つの第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのそれぞれに図６〜図８に太い実線で示したような経路に沿って、信号電荷が高速転送され、光パルスに同期した光電荷検出を行う測長素子の基本動作がなされる。図６〜図８において、太い実線（図６〜図８では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図６〜図８では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図６〜図８では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図６〜図８では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図６〜図８では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。
【００３５】
電荷変調部に設ける転送ゲート電極の数は、２つでもよいし、４つ以上とすることも可能であるが、電荷変調部の面積は可能な限り小さくすることが好ましい。例えば、フォトダイオード部の面積の１／４以下に電荷変調部の面積を設定することが望ましい。
【００３６】
第１の実施形態に係る測長素子を背景光の影響（オフセット）をキャンセルしながら、光飛行時間計測を行う距離画像センサに応用する場合には、３つの出力を設けるのが有用である。３出力の場合の第１の実施形態に係る測長素子について、第１転送ゲート電極４２に印加するゲート信号Ｇ1の電圧レベル，第３転送ゲート電極４３に印加するゲート信号Ｇ3の電圧レベル及び第２転送ゲート電極４４に印加するゲート信号Ｇ2の電圧レベルと、対応する電荷変調部の電位分布の変化を図３（ｂ）及び図４（ｂ）に示す。
【００３７】
２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれに中間電位（Ｍ）を与えた状態で、第１転送ゲート電極４２に印加するゲート信号の電圧レベルＧ１＝Ｌ，第２転送ゲート電極４４に印加するゲート信号の電圧レベルＧ２＝Ｌとし、第３転送ゲート電極４３に印加するゲート信号の電圧レベルＧ３として中間電位（Ｍ）、又は中間電位（Ｍ）よりも低い低位電位（Ｌ）に設定することで、図３に示すように光電子を浮遊拡散層として構成された第３電荷蓄積領域２４ｃへ転送するかどうかの制御を行うことができる。
【００３８】
又、図４に示すように、第３転送ゲート電極４３に印加するゲート信号の電圧レベルＧ３＝Ｌとし、第１転送ゲート電極４２に印加するゲート信号の電圧レベルＧ１，第２転送ゲート電極４４に印加するゲート信号の電圧レベルＧ２として低位電位（Ｌ）又は中間電位（Ｍ）の互いに異なる電位を与えることで、光電子を第１電荷蓄積領域２４ｂ及び第２電荷蓄積領域２４ｄのいずれかに転送することができる。
【００３９】
第１の実施形態に係る測長素子の実際の１画素の回路構成の例を図１０に示す。図１０の中央部に記載した第１転送制御機構（３１，４２）としての第１転送トランジスタＱ1T，第２転送制御機構（３１，４４）としての第２転送トランジスタＱ2T，及び第３転送制御機構（３１，４３）としての第３転送トランジスタＱ3Tの３つのトランジスタの並列回路で第１の実施形態に係る測長素子の「電荷変調部」を構成している。
【００４０】
図１０において、フォトダイオードから電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された接合型電界効果トランジスタＱP1，ＱP2で表している。直列接続した２つの接合型電界効果トランジスタＱP1及びＱP2の中間タップに、電荷排出用ＭＯＳトランジスタＱDのソース端子が接続され、ＭＯＳトランジスタＱDのドレイン端子が高電位の電源ＶDDに接続されている。
【００４１】
図１０中の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１０において、フォトダイオードＤijで発生した光電子は、ＭＯＳトランジスタＱDをそれぞれ構成する２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれに印加する電圧ＧD＝Ｌであれば、電荷変調部に直ちに到達し、第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのいずれかに光電子を転送する。等価回路表示としては、電荷変調部を構成している第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が接合型電界効果トランジスタＱP2にＴ字型に接続された回路構成となる。
【００４２】
そして、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの他方の端部は、ノードＤ1としての第１電荷蓄積領域２４，ノードＤ2としての第２電荷蓄積領域２４ｉ及びノードＤ3としての第３電荷蓄積領域２４ｌに接続される回路構成となる。
【００４３】
図１０の回路構成の３つのノードＤ1，Ｄ3，Ｄ2をそれぞれ定義する第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃには、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１のノードＤ1には、第１のノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１のノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
【００４４】
同様に、第２のノードＤ2には、第２のノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２のノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。
【００４５】
更に、第３のノードＤ3には、第３のノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３のノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
【００４６】
第１の実施形態に係る測長素子からの信号の読出し方法としては、図１０のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示すように、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
【００４７】
図１２は、第１の実施形態に係る測長素子を距離画像センサとして用いる場合のタイミング図を示している。出射光のパルス幅Ｔ0と第１転送ゲート電極４２に印加するゲート信号Ｇ1のパルス幅，第３転送ゲート電極４３に印加するゲート信号Ｇ3のパルス幅及び第２転送ゲート電極４４に印加するゲート信号Ｇ2のパルス幅は同じとする。図１２の出射光のパルスに対して、第1の到来光（受信光）のパルスの遅れ時間（光飛行時間）がＴd1の場合には、第１電荷蓄積領域２４ｂに蓄積される第１蓄積電荷Ｑ１，第２電荷蓄積領域２４ｄに蓄積される第２蓄積電荷Ｑ２，第３電荷蓄積領域２４ｃに蓄積される第３蓄積電荷Ｑ３は、発生する光電流をＩphとして、それぞれ以下のようになる：
Ｑ１＝Ｉｐｈ（Ｔ０−Ｔｄ）＋ＩａＴ０  ……（１）  
Ｑ２＝ＩｐｈＴｄ＋ＩａＴ０            ……（２）  
Ｑ３＝ＩａＴ０                        ……（３）  
【００４８】
式（１）〜（３）より、第１の到来光に対応する遅延時間Ｔd1は次式で求めることができる：
Ｔd1＝Ｔ０(Ｑ２−Ｑ３)/(Ｑ１＋Ｑ２−２Ｑ３)   ……（４）  
【００４９】
図１２に示すように、出射光パルスに対する第２の到来光のパルスの遅れ時間（光飛行時間）がＴd2である場合には、第１電荷蓄積領域２４ｂに蓄積される第１蓄積電荷Ｑ１，第２電荷蓄積領域２４ｄに蓄積される第２蓄積電荷Ｑ２，第３電荷蓄積領域２４ｃに蓄積される第３蓄積電荷Ｑ３は以下のようになる。
Ｑ１＝ＩａＴ０                        ……（５）  
Ｑ２＝Ｉｐｈ（２Ｔ０−Ｔd2）＋ＩａＴ０      ……（６）  
Ｑ３＝Ｉｐｈ（Ｔd2−Ｔ0）＋ＩａＴ０   ……（７）  
【００５０】
式（５）〜（７）より、第２の到来光に対応する遅延時間Ｔd2は次式で求めることができる：
Ｔｄ2＝Ｔ０＋Ｔ０(Ｑ３−Ｑ１)/(Ｑ２＋Ｑ３−２Ｑ１)      ……（８）
【００５１】
光パルスの飛行時間が出射光のパルス幅Ｔ0より大きいかは、第１蓄積電荷Ｑ１と第３蓄積電荷Ｑ３を比較することで分かる。Ｑ１＞Ｑ３ならば、光パルスの飛行時間は式（４）を使い、Ｑ１≦Ｑ３ならば、式（８）を使って計算する。
【００５２】
式（４）又は式（８）を用いることにより、第１の実施形態に係る測長素子は光飛行時間測定に好適な機能を有している。このため、第１の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【００５３】
＜第１の実施形態の変形例＞
図１３に主要部の概略を上面側から見た平面図を示すように、本発明の第１の実施形態の変形例に係る測長素子は、開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。断面図の図示を省略しているが、図２〜図４に示した断面構造と同様に、第１の実施形態の変形例に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域２５と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域２５よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、複数の凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）と、を備えて、ロックインピクセルを構成している。
【００５４】
そして、第１の実施形態の変形例に係る測長素子においても、図１に示したトポロジーと同様に、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設けている。新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている。
【００５５】
しかしながら、図１４に示した断面図から分かるように、表面埋込領域２５の上部の一部に配置され、ｎ型で表面埋込領域２５よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域２６ｂのトポロジーが、図１に示したガイド領域２６aのトポロジーとは異なる。即ち、第１の実施形態の変形例に係る測長素子においては、ガイド領域２６ｂは、遮光板５１の開口部（アパーチャ部）の下方の一部に配置された一方の端部から他方の端部側の転送制御機構の少なくとも一部まで到達する経路と、幹経路の長手方向に直交する方向設けられた新たな凸部に沿って、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅに到達する経路を備えている点で、図１に示したガイド領域２６aのトポロジーとは異なる。
【００５６】
そして、図１３に示すように、第１の実施形態の変形例に係る測長素子は、第１排出ドレイン領域２４aに隣接して配置され、表面埋込領域２５の左方向に延びる新たな凸部を経由して第１排出ドレイン領域２４aに向かう電荷の排出を制御する第１排出制御機構（３１，４１a）が左側に延びる新たな凸部に配置されたガイド領域２６ｂにも設けられ、更に、第２排出ドレイン領域２４ｅに隣接して配置され、表面埋込領域２５の右方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｅに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｂ）が右側に延びる新たな凸部に配置されたガイド領域２６ｂにも設けられている。
【００５７】
即ち、図１４に示すように、ガイド領域２６ｂが第１排出制御機構（３１，４１a）を構成する第１排出ゲート電極４１aの下及び第２排出制御機構（３１，４１ｂ）を構成する第２排出ゲート電極４１ｂのそれぞれの下に設けられている。図１３に示すように、ガイド領域２６ｂを第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂのそれぞれの下を経由し、更に第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅ領域まで拡張して形成することにより、比較的低い排出ゲート電圧ＧDで、光電荷の排出制御を行うことができる。
【００５８】
第１の実施形態の変形例に係る測長素子も、表面埋込領域２５の表面に接して設けられたｐ型のピニング層２７を備え、画素形成層２２は、ｐ型の半導体基板２１上に設けられている点も図３（a）及び図４（a）に示した構造と同様である。又、図１３に示すような画素サイズが５μｍ角以上となる大面積の受光部において発生した光電子を、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部に高速に輸送するため、図１と同様に、フォトダイオードを構成するｎ型の表面埋込領域２５の平面形状を櫛形（フォークの形状）とし、光電子がフォークの根元の中央部に集まるようにしている点等他の構造は、既に説明した第１の実施形態の変形例に係る測長素子と同様であるので、重複した説明を省略する。
【００５９】
図１３に示すようなガイド領域２６ｂの平面トポロジーとすることにより、第１の実施形態の変形例に係る測長素子によれば、比較的低い排出ゲート電圧ＧDで、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂによって、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅへの光電荷の排出と、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【００６０】
（第２の実施形態）
本発明の第２の実施形態に係る測長素子は、図１５に１点鎖線で示す開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。図２〜図４に示した断面図に示したのと同様に、第２の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域２５と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域２５よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２ｐ，４２ｑ），第２転送制御機構（３１，４４ｐ，４４ｑ）及び第３転送制御機構（３１，４３ｐ，４３ｑ）と、開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域２５の上部の一部に配置された、ｎ型で表面埋込領域２５よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域２６aと、を備えて、ロックインピクセルを構成している点では、概略としては第１の実施形態に係る測長素子と基本的に同様な構造である。
【００６１】
しかしながら、第２の実施形態に係る測長素子を構成している第１転送制御機構（３１，４２ｐ，４２ｑ）は、Ｔ字型のトポロジーの内の左側に延びる凸部を挟むように画素形成層２２上に絶縁膜を介して配列された一対の第１電界制御電極４２ｐ，４２ｑを備えている点で、第１の実施形態に係る測長素子の転送制御機構とは具体的な構造が異なる。一対の第１電界制御電極４２ｐ，４２ｑの下の絶縁膜は、図３（a）及び図４（a）に示した第１転送ゲート電極４２，第２転送ゲート電極４４及び第３転送ゲート電極４３の直下の部分の絶縁膜３１と同様に、第１電界制御電極４２ｐ，４２ｑの直下の部分の厚さが他の部分より薄い「ゲート絶縁膜」である。第２の実施形態に係る測長素子の絶縁膜としては、第１の実施形態に係る測長素子の絶縁膜３１と同様な材料が採用可能である。
【００６２】
第１電界制御電極４２ｐ，４２ｑは、左側に延びる凸部に沿った信号電荷の転送方向と直交する方向に沿って、凸部を挟むように対向して配列されている。それぞれの第１電界制御電極４２ｐ，４２ｑに電界制御電圧を印加し、左側に延びる凸部の空乏化電位を変化させることにより、左側に延びる凸部中を転送される信号電荷の移動を制御するという「横方向電界制御効果」を行う点で、第１の実施形態に係る測長素子の転送制御機構とは動作メカニズムが異なる。
【００６３】
又、第２の実施形態に係る測長素子を構成している第２転送制御機構（３１，４４ｐ，４４ｑ）は、Ｔ字型のトポロジーの内の右側に延びる凸部を挟むように画素形成層２２上に絶縁膜を介して配列された一対の第２電界制御電極４４ｐ，４４ｑを備えている。一対の第２電界制御電極４４ｐ，４４ｑの下の絶縁膜は、第２電界制御電極４４ｐ，４４ｑの直下の部分の厚さが他の部分より薄い「ゲート絶縁膜」である。第２電界制御電極４４ｐ，４４ｑは、右側に延びる凸部に沿った信号電荷の転送方向と直交する方向に沿って、凸部を挟むように対向して配列されている。それぞれの第２電界制御電極４４ｐ，４４ｑに、第１電界制御電極４２ｐ，４２ｑとは異なる電界制御電圧を印加し、右側に延びる凸部の空乏化電位を変化させることにより、右側に延びる凸部中を転送される信号電荷の移動を制御することができる。
【００６４】
同様に、第２の実施形態に係る測長素子を構成している第３転送制御機構（３１，４３ｐ，４３ｑ）は、Ｔ字型のトポロジーの内の下側に延びる凸部を挟むように画素形成層２２上に絶縁膜を介して配列された一対の第３電界制御電極４３ｐ，４３ｑを備えている。一対の第３電界制御電極４３ｐ，４３ｑの下の絶縁膜は、第３電界制御電極４３ｐ，４３ｑの直下の部分の厚さが他の部分より薄い「ゲート絶縁膜」である。第３電界制御電極４３ｐ，４３ｑは、下側に延びる凸部に沿った信号電荷の転送方向と直交する方向に沿って、凸部を挟むように対向して配列されている。それぞれの第３電界制御電極４３ｐ，４３ｑに、第１電界制御電極４２ｐ，４２ｑ及び第２電界制御電極４４ｐ，４４ｑとは異なる電界制御電圧を印加し、下側に延びる凸部の空乏化電位を変化させることにより、下側に延びる凸部中を転送される信号電荷の移動を制御することができる。
【００６５】
ここで、図１５の上面図においても、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、この新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている。
【００６６】
そして、図１５に示すように、第２の実施形態に係る測長素子は、第１排出ドレイン領域２４aに隣接して配置され、表面埋込領域２５の左方向に延びる新たな凸部を経由して第１排出ドレイン領域２４aに向かう電荷の排出を制御する第１排出制御機構（３１，４１a）と、第２排出ドレイン領域２４ｅに隣接して配置され、表面埋込領域２５の右方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｅに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｂ）を更に備える点は、第１の実施形態に係る測長素子と同様である。
【００６７】
又、第１排出制御機構（３１，４１a）及び第２排出制御機構（３１，４１ｂ）のそれぞれは、図２（a）に示した断面構造と同様に、表面埋込領域２５の新たな凸部のそれぞれの上に設けられた絶縁膜と、この絶縁膜の上にそれぞれ設けられた第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを備える点、或いは、図２〜図４の断面図に示したのと同様に、表面埋込領域２５の表面に接して設けられたｐ型のピニング層２７を備え、画素形成層２２は、ｐ型の半導体基板２１上に設けられて点等の他の構造は、第１の実施形態に係る測長素子と実質的に同様であるので、重複した説明を省略する。
【００６８】
図１５に示すように、第２の実施形態に係る測長素子のフォトダイオード部と電荷変調部に間には、Ｔ字型に分岐する部分の手前側において、幹経路を両側から挟むように左右対称に配置された第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂを配置しているので、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂによって、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅへの光電荷の排出と、第１転送制御機構（３１，４２ｐ，４２ｑ），第２転送制御機構（３１，４４ｐ，４４ｑ）及び第３転送制御機構（３１，４３ｐ，４３ｑ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【００６９】
第２の実施形態に係る測長素子においても、第１の実施形態で説明した式（４）又は式（８）を用いることにより、第２の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第２の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【００７０】
特に、第１の実施形態に係る測長素子と同様に、第２の実施形態に係る測長素子においても、受光部近傍側に位置する幹経路から電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【００７１】
第２の実施形態に係る測長素子及び固体撮像装置によれば、図１５に示すように第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの電荷転送に、それぞれ第１電界制御電極４２ｐ，４２ｑ、第２電界制御電極４４ｐ，４４ｑ及び第３電界制御電極４３ｐ，４３ｑに印加する電界制御電圧によって、横方向電界制御効果を用いることにより、第１の実施形態に係る測長素子で説明した「転送ゲート方式」よりも高速に電荷転送が行える。
【００７２】
（第３の実施形態）
図１６に主要部の概略を上面側から見た平面図を示すように、本発明の第３の実施形態に係る測長素子は、１点鎖線で示した１つの開口部（アパーチャ部）を有する遮光板５１によって定義される受光部の内部に、互いにインターディジタルに対向した第１の表面埋込領域２５ｕと第２の表面埋込領域２５ｖを有するロックインピクセルである。図１６において符号３２ｂはフィールド絶縁膜の端部を意味する。即ち、フィールド絶縁膜の端３２ｂによって囲まれた領域がロックインピクセルの活性領域になるので、第３の実施形態に係る測長素子は、１画素に２つの表面埋込領域が存在する。図示を省略しているが、図２（a）、図３（a）及び図４（a）に示した断面構造と同様に、フィールド絶縁膜の下にはｐ型のウェル領域２３が形成されている。
【００７３】
図１６の受光部の上側に示した第１の表面埋込領域２５ｕに着目すると、図２〜図４に示した断面図に示したのと同様に、第３の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、画素形成層２２との接合構造で第１のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第１の分岐構造を構成する第２導電型（ｎ型）の第１の表面埋込領域２５ｕと、Ｔ字型の第１の分岐構造の先端部にそれぞれ接続され、ｎ型で第１の表面埋込領域２５ｕよりも高不純物密度の上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃと、Ｔ字型の第１の分岐構造のそれぞれの凸部に、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃに隣接してそれぞれ配置され、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃへの信号電荷の転送を制御する、上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）と、第１の表面埋込領域２５ｕの下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第１の表面埋込領域２５ｕの上部の一部に配置された、ｎ型で第１の表面埋込領域２５ｕよりも高不純物密度で、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃよりも低不純物密度の第１ガイド領域２６ｕと、を備えて、ロックインピクセルの片側を構成している。
【００７４】
断面図の図示を省略しているが、図２（ａ）  図３（a）及び図４（a）に示したのと同様に、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第３の実施形態に係る測長素子では、説明の便宜上、受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
【００７５】
図示を省略しているが、第３の実施形態に係る測長素子は図２〜図４に示した断面図と同様に、第１の表面埋込領域２５ｕの表面に接して設けられたｐ型の第１ピニング層を備える。そして、画素形成層２２は、ｐ型の半導体基板上に設けられている。
【００７６】
第３の実施形態に係る測長素子では図１６に示すような受光部において発生した光電子を信号電荷として、上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）を備えた第１の電荷変調部に高速に輸送するため、第１のフォトダイオードを構成するｎ型の第１の表面埋込領域２５ｕの平面形状をフォーク型の形状とし、光電子がフォークの柄の部分に集まるようにしている。フォークの歯のそれぞれは図１６に示すように、歯の幅が図１６の紙面の下の方から上の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、受光部における表面埋込領域２５ｕの平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにしているので、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
【００７７】
第３の実施形態に係る測長素子の第１ガイド領域２６ｕは、フォークの根元の中央部に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、第１ガイド領域２６ｕの平面パターンにおける形状は図１６に示すように、第１ガイド領域２６ｕの長手方向（図１６の上下方向）に直交する方向に測った幅が、図１６の紙面の下の方から上の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、第１ガイド領域２６ｕの平面パターンを末広がりの形状にしているので、空乏化した第１ガイド領域２６ｕの部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子を第１ガイド領域２６ｕの長手方向に沿って高速に移動させることができる。図１６の平面図から分かるように、発生したキャリアの移動先となる第１表面埋込領域２５ｕの電位分布の一番底になるところに、第１ガイド領域２６ｕの細い先端部が接触している。
【００７８】
図３（a）及び図４（a）に示した構造と同様に、第３の実施形態に係る測長素子を構成している上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）のそれぞれは、Ｔ字型の第１の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕと、を備えている。
【００７９】
図３（a）及び図４（a）の断面図に示した構造と同様に、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕに印加されるそれぞれの電圧によって、Ｔ字型の第１の分岐構造のそれぞれの凸部に定義される転送路（転送チャネル）の電位を制御し、信号電荷の複数の上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ及び上側第３電荷蓄積領域２４ｕｃへの移動をそれぞれ制御することができる。
【００８０】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ及び上側第３転送ゲート電極４３ｕを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。
【００８１】
絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第１ガイド領域２６ｕは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第１ガイド領域２６ｕの第１のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【００８２】
第３の実施形態に係る測長素子においては、第１の表面埋込領域２５ｕがなす第１の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第１の表面埋込領域２５ｕよりも高不純物密度の上側第１排出ドレイン領域２４ｕａ及び上側第２排出ドレイン領域２４ｕｅが接続されている。そして、図１６に示すように、第３の実施形態に係る測長素子は、上側第１排出ドレイン領域２４ｕａに隣接して配置され、第１の表面埋込領域２５ｕの左方向に延びる新たな凸部を経由して上側第１排出ドレイン領域２４ｕａに向かう電荷の排出を制御する上側第１排出制御機構（３１，４１ｕａ）と、上側第２排出ドレイン領域２４ｕｅに隣接して配置され、第１の表面埋込領域２５ｕの右方向に延びる新たな凸部を経由して上側第２排出ドレイン領域２４ｕｅに向かう電荷の排出を制御する上側第２排出制御機構（３１，４１ｕｂ）を更に備える。
【００８３】
この上側第１排出制御機構（３１，４１ｕａ）及び上側第２排出制御機構（３１，４１ｕｂ）のそれぞれは、図２（a）に示した構造と同様に、第１の表面埋込領域２５ｕの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂを備える。図２（a）の断面図に示した構造と同様に、上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
【００８４】
一方、図１６の受光部の下側に示した第２の表面埋込領域２５ｖに着目すると、第３の実施形態に係る測長素子は、受光部において、画素形成層２２との接合構造で第２のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第２の分岐構造を構成する第２導電型（ｎ型）の第２の表面埋込領域２５ｖと、Ｔ字型の第２の分岐構造の先端部にそれぞれ接続され、ｎ型で第２の表面埋込領域２５ｖよりも高不純物密度の下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃと、Ｔ字型の第２の分岐構造のそれぞれの凸部に、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃに隣接してそれぞれ配置され、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃへの信号電荷の転送を制御する、下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）と、第２の表面埋込領域２５ｖの下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第２の表面埋込領域２５ｖの上部の一部に配置された、ｎ型で第２の表面埋込領域２５ｖよりも高不純物密度で、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃよりも低不純物密度の第２ガイド領域２６ｖと、を備えて、ロックインピクセルのもう一方の側を構成している。
【００８５】
断面図の図示を省略しているが、図２（ａ）  図３（a）及び図４（a）に示したのと同様に、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第３の実施形態に係る測長素子では、説明の便宜上、受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
【００８６】
図示を省略しているが、第３の実施形態に係る測長素子は図２〜図４に示した断面図と同様に、第２の表面埋込領域２５ｖの表面に接して設けられたｐ型の第２ピニング層を備える。第３の実施形態に係る測長素子では図１６に示すような受光部において発生した光電子を、下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）を備えた第２の電荷変調部に高速に輸送するため、第２のフォトダイオードを構成するｎ型の第２の表面埋込領域２５ｖの平面形状をフォーク型の形状とし、光電子がフォークの柄の部分に集まるようにしている。フォークの歯のそれぞれは図１６に示すように、歯の幅が図１６の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、受光部における表面埋込領域２５ｖの平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにしているので、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
【００８７】
第３の実施形態に係る測長素子の第２ガイド領域２６ｖは、フォークの根元の中央部に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、第２ガイド領域２６ｖの平面パターンにおける形状は図１６に示すように、第２ガイド領域２６ｖの長手方向（図１６の上下方向）に直交する方向に測った幅が、図１６の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第３の実施形態に係る測長素子では、第２ガイド領域２６ｖの平面パターンを末広がりの形状にしているので、空乏化した第２ガイド領域２６ｖの部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子を第２ガイド領域２６ｖの長手方向に沿って高速に移動させることができる。図１６の平面図から分かるように、発生したキャリアの移動先となる第２表面埋込領域２５ｖの電位分布の一番底になるところに、第２ガイド領域２６ｖの細い先端部が接触している。
【００８８】
第１ガイド領域２６ｕ及び第２ガイド領域２６ｖは、例えば、第１表面埋込領域２５ｕ及び第２表面埋込領域２５ｖを形成するイオン注入をした領域の一部に、図１６に示した平面パターンに従って、２重のイオン注入をすることにより、第１表面埋込領域２５ｕ及び第２表面埋込領域２５ｖよりも高不純物密度の半導体領域として形成できる。
【００８９】
図３（a）及び図４（a）に示した構造と同様に、第３の実施形態に係る測長素子を構成している下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）のそれぞれは、Ｔ字型の第２の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖと、を備えている。
【００９０】
図３（a）及び図４（a）の断面図に示した構造と同様に、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖに印加されるそれぞれの電圧によって、Ｔ字型の第２の分岐構造のそれぞれの凸部に定義される転送路の電位を制御し、信号電荷の複数の下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃへの移動をそれぞれ制御することができる。
【００９１】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ及び下側第３転送ゲート電極４３ｖを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。
【００９２】
絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第２ガイド領域２６ｖは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第２ガイド領域２６ｖの第２のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【００９３】
第３の実施形態に係る測長素子においては、第２の表面埋込領域２５ｖがなす第２の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第２の表面埋込領域２５ｖよりも高不純物密度の下側第１排出ドレイン領域２４ｖａ及び下側第２排出ドレイン領域２４ｖｅが接続されている。そして、図１６に示すように、第３の実施形態に係る測長素子は、下側第１排出ドレイン領域２４ｖａに隣接して配置され、第２の表面埋込領域２５ｖの左方向に延びる新たな凸部を経由して下側第１排出ドレイン領域２４ｖａに向かう電荷の排出を制御する下側第１排出制御機構（３１，４１ｖａ）と、下側第２排出ドレイン領域２４ｖｅに隣接して配置され、第２の表面埋込領域２５ｖの右方向に延びる新たな凸部を経由して下側第２排出ドレイン領域２４ｖｅに向かう電荷の排出を制御する下側第２排出制御機構（３１，４１ｖｂ）を更に備える。
【００９４】
この下側第１排出制御機構（３１，４１ｖａ）及び下側第２排出制御機構（３１，４１ｖｂ）のそれぞれは、図２（a）に示した構造と同様に、第２の表面埋込領域２５ｖの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂを備える。図２（a）の断面図に示した構造と同様に、下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
【００９５】
画素面積が大きい固体撮像装置（イメージセンサ）の場合で、第１及び第２の実施形態に係る測長素子のような１つのフォトダイオードでは、十分な高速な応答ができない場合は、図１６に示す構造のように、１画素（ピクセル）の中にフォトダイオードを複数個配置し、複数のフォトダイオードからの出力を加算して信号の増強を図ることができる。図１６に示す第３の実施形態に係る測長素子は、１画素の中に第１及び第２の実施形態に係る測長素子の構造を２個分有する場合に対応する。
【００９６】
即ち、図１６に示すように、第３の実施形態に係る測長素子の下側に配置した第１のフォトダイオード部と、第１のフォトダイオード部の左側から立ち上がる第１の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（下側）において、幹経路を両側から挟むように左右対称に配置された上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂを配置しているので、上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂによって、上側第１排出ドレイン領域２４ｕａ及び上側第２排出ドレイン領域２４ｕｅへの光電荷の排出と、上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）を備えた第１の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【００９７】
同様に、上側に配置した第２のフォトダイオード部と第２のフォトダイオード部の右側から下側にぶら下がる第２の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（上側）において、幹経路を両側から挟むように左右対称に配置された下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂを配置しているので、下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂによって、下側第１排出ドレイン領域２４ｖａ及び下側第２排出ドレイン領域２４ｖｅへの光電荷の排出と、下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）を備えた第２の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【００９８】
１画素内部に第１のフォトダイオードＤｕij及び第２のフォトダイオードＤｖijの２つのフォトダイオードを有する第３の実施形態に係る測長素子の等価回路表現を図１７に示す。図１７の中央部に記載した、上側第１転送制御機構（３１，４２ｕ）としての上側第１転送トランジスタＱｕ1T，上側第２転送制御機構（３１，４４ｕ）としての上側第２転送トランジスタＱｕ2T及び上側第３転送制御機構（３１，４３ｕ）としての上側第３転送トランジスタＱｕ3Tが、「第１の電荷変調部」を構成している。又、第１の電荷変調部に隣接した右側に配置された、下側第１転送制御機構（３１，４２ｖ）としての下側第１転送トランジスタＱｖ1T，下側第２転送制御機構（３１，４４ｖ）としての下側第２転送トランジスタＱｖ2T及び下側第３転送制御機構（３１，４３ｖ）としての下側第３転送トランジスタＱｖ3Tが、「第２の電荷変調部」を構成している。
【００９９】
図１７において、上段の左端に記載した第１のフォトダイオードＤｕijから第１の電荷変調部に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。上段の左側には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱｕP1及びＱｕP2で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱｕP1及びＱｕP2の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱｕDのソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱｕDのドレイン端子が高電位の電源ＶDDに接続されている。
【０１００】
図１７中の上段の左側の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１７において、第１のフォトダイオードＤｕijで発生した光電子は、第１電荷排出ＭＯＳトランジスタＱｕDをそれぞれ構成する上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂのそれぞれに印加する電圧ＧDu＝Ｌであれば、第１の電荷変調部に直ちに到達する。ここで、第１の電荷変調部には、上側第１転送トランジスタＱｕ1T，上側第２転送トランジスタＱｕ2T及び上側第３転送トランジスタＱｕ3Tが備えられているので、等価回路表示としては、上側第１転送トランジスタＱｕ1T，上側第２転送トランジスタＱｕ2T及び上側第３転送トランジスタＱｕ3Tのそれぞれの一方の端部が第１の接合型電界効果トランジスタＱｕP2にＴ字型に接続された回路構成となる。
【０１０１】
そして、上側第１転送トランジスタＱｕ1T，上側第２転送トランジスタＱｕ2T及び上側第３転送トランジスタＱｕ3Tのそれぞれの他方の端部は、ノードＤ1としての上側第１電荷蓄積領域２４ｕｂ，ノードＤ2としての上側第２電荷蓄積領域２４ｕｄ及びノードＤ3としての上側第３電荷蓄積領域２４ｕｃに接続される回路構成となるので、上側第１転送ゲート電極４２ｕ，上側第２転送ゲート電極４４ｕ，上側第３転送ゲート電極４３ｕのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、上側第１電荷蓄積領域２４ｕｂ，上側第２電荷蓄積領域２４ｕｄ，上側第３電荷蓄積領域２４ｕｃのいずれかに光電子を転送する。
【０１０２】
図１７において、下段の左端に記載した第２のフォトダイオードＤｖijから下段側に接続される中央部に記載した第２の電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された第２の接合型電界効果トランジスタＱｖP 1，ＱｖP2で表している。下段の左側には、直列接続した２つの第２の接合型電界効果トランジスタＱｖP1及びＱｖP2の中間タップに、電荷排出用の第２電荷排出ＭＯＳトランジスタＱｖDのソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱｖDのドレイン端子が高電位の電源ＶDDに接続された回路構成が示されている。
【０１０３】
図１７中の下段の左側に記載した破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１７において、第２のフォトダイオードＤｖijで発生した光電子は、第２電荷排出ＭＯＳトランジスタＱｖDをそれぞれ構成する２つの下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂのそれぞれに印加する電圧ＧDv＝Ｌであれば、第２の電荷変調部に直ちに到達する。ここで、第２の電荷変調部には、下側第１転送トランジスタＱｖ1T，下側第２転送トランジスタＱｖ2T及び下側第３転送トランジスタＱｖ3Tが備えられているので、等価回路表示としては、下側第１転送トランジスタＱｖ1T，下側第２転送トランジスタＱｖ2T及び下側第３転送トランジスタＱｖ3Tのそれぞれの一方の端部が第２の接合型電界効果トランジスタＱｖP2にＴ字型に接続された回路構成となる。
【０１０４】
そして、下側第１転送トランジスタＱｖ1T，下側第２転送トランジスタＱｖ2T及び下側第３転送トランジスタＱｖ3Tのそれぞれの他方の端部は、下側第１電荷蓄積領域２４ｖｂ，下側第２電荷蓄積領域２４ｖｄ及び下側第３電荷蓄積領域２４ｖｃに接続される。
【０１０５】
図示を省略しているが、図１６において、下側第１電荷蓄積領域２４ｖｂはメタル配線等の表面線で上側第１電荷蓄積領域２４ｕｂと短絡され、下側第２電荷蓄積領域２４ｖｄは表面線で上側第２電荷蓄積領域２４ｕｄと短絡され、下側第３電荷蓄積領域２４ｖｃは表面線で上側第３電荷蓄積領域２４ｕｃと短絡されている。このため、下側第１転送ゲート電極４２ｖ，下側第２転送ゲート電極４４ｖ，下側第３転送ゲート電極４３ｖのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、共通ノードＤ1としての下側第１電荷蓄積領域２４ｖｂ，共通ノードＤ2としての下側第２電荷蓄積領域２４ｖｄ及び共通ノードＤ3としての下側第３電荷蓄積領域２４ｖｃのいずれかに光電子が転送される。
【０１０６】
図１７の３つの共通ノードＤ1，Ｄ3，Ｄ2には、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１の共通ノードＤ1には、第１の共通ノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１の共通ノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
【０１０７】
同様に、第２の共通ノードＤ2には、第２の共通ノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２の共通ノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３の共通ノードＤ3には、第３の共通ノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３の共通ノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
【０１０８】
第３の実施形態に係る測長素子からの信号の読出し方法としては、図１７のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
【０１０９】
第３の実施形態に係る測長素子及び固体撮像装置によれば、図１７に示すように下側第１電荷蓄積領域２４ｖｂと上側第１電荷蓄積領域２４ｕｂとを短絡し、下側第２電荷蓄積領域２４ｖｄと上側第２電荷蓄積領域２４ｕｄとを短絡し、下側第３電荷蓄積領域２４ｖｃと上側第３電荷蓄積領域２４ｕｃとを短絡することにより、第１のフォトダイオードＤｕij及び第２のフォトダイオードＤｖijの２箇所のフォトダイオードでそれぞれ受光し、第１及び第２の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
【０１１０】
更に、第１及び第２の実施形態に係る測長素子と同様に、第３の実施形態に係る測長素子においても、第１及び受光部近傍側に位置する幹経路から第１及び第２の電荷変調部に至る静電誘導チャネル部を十分な長さとし、第１及び第２の電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【０１１１】
第１の実施形態で説明した式（４）又は式（８）を用いることにより、第３の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第３の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【０１１２】
（第４の実施形態）
図１８に主要部の概略を上面側から見た平面図を示すように、本発明の第４の実施形態に係る測長素子は、１画素に１点鎖線で示した２つの開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。図１８において符号３２a及び３２ｃはフィールド絶縁膜の端部を意味する。即ち、フィールド絶縁膜の端部３２a及び３２ｃによって囲まれた領域がロックインピクセルの活性領域になるので、第４の実施形態に係る測長素子は、１画素に２つの活性領域が存在する。図示を省略しているが、図２（a）、図３（a）及び図４（a）に示した断面構造と同様に、フィールド絶縁膜の下にはｐ型のウェル領域２３が形成されている。
【０１１３】
図１８の下側に１点鎖線で示した第１の開口部（アパーチャ部）に着目すると、図２〜図４に示した断面図に示したのと同様に、第４の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、第１の開口部で定義された第１の受光部の位置において、画素形成層２２との接合構造で第１のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、第１の受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第１の分岐構造を構成する第２導電型（ｎ型）の第１の表面埋込領域２５aと、Ｔ字型の第１の分岐構造の先端部にそれぞれ接続され、ｎ型で第１の表面埋込領域２５aよりも高不純物密度の左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃと、Ｔ字型の第１の分岐構造のそれぞれの凸部に、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃに隣接してそれぞれ配置され、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃへの信号電荷の転送を制御する、左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）と、第１の開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第１の表面埋込領域２５aの上部の一部に配置された、ｎ型で第１の表面埋込領域２５aよりも高不純物密度で、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃよりも低不純物密度の第１ガイド領域２６ｄと、を備えて、ロックインピクセルの片側を構成している。
【０１１４】
断面図の図示を省略しているが、図２（ａ）  図３（a）及び図４（a）に示したのと同様に、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第４の実施形態に係る測長素子では、説明の便宜上、第１の受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
【０１１５】
図示を省略しているが、第４の実施形態に係る測長素子は図２〜図４に示した断面図と同様に、第１の表面埋込領域２５aの表面に接して設けられたｐ型の第１ピニング層を備える。そして、画素形成層２２は、ｐ型の半導体基板上に設けられている。
【０１１６】
第４の実施形態に係る測長素子では図１８に示すような第１の受光部において発生した光電子を信号電荷として、左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）を備えた第１の電荷変調部に高速に輸送するため、第１のフォトダイオードを構成するｎ型の第１の表面埋込領域２５aの平面形状をピストル型の形状とし、光電子がピストルの銃把（グリップ）の部分に集まるようにしている。
【０１１７】
第４の実施形態に係る測長素子の第１ガイド領域２６ｄは、ピストルのグリップ部分に集った光電子を信号電荷として第１の電荷変調部の狭いチャネルに導くための半導体領域であり、第１の表面埋込領域２５aよりも高不純物密度の半導体領域として形成できる。図３（a）及び図４（a）に示した構造と同様に、第４の実施形態に係る測長素子を構成している左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）のそれぞれは、Ｔ字型の第１の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aと、を備えている。
【０１１８】
図３（a）及び図４（a）の断面図に示した構造と同様に、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aに印加されるそれぞれの電圧によって、Ｔ字型の第１の分岐構造のそれぞれの凸部に定義される転送路（転送チャネル）の電位を制御し、信号電荷の複数の左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ及び左側第３電荷蓄積領域２４ａｃへの移動をそれぞれ制御することができる。
【０１１９】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a及び左側第３転送ゲート電極４３aを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。
【０１２０】
絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第１ガイド領域２６ｄは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第１ガイド領域２６ｄの第１のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【０１２１】
第４の実施形態に係る測長素子においては、第１の表面埋込領域２５aがなす第１の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第１の表面埋込領域２５aよりも高不純物密度の左側第１排出ドレイン領域２４ａａ及び左側第２排出ドレイン領域２４ａｅが接続されている。
【０１２２】
そして、図１８に示すように、第４の実施形態に係る測長素子は、左側第１排出ドレイン領域２４ａａに隣接して配置され、第１の表面埋込領域２５aの左方向に延びる新たな凸部を経由して左側第１排出ドレイン領域２４ａａに向かう電荷の排出を制御する左側第１排出制御機構（３１，４１ａａ）と、左側第２排出ドレイン領域２４ａｅに隣接して配置され、第１の表面埋込領域２５aの右方向に延びる新たな凸部を経由して左側第２排出ドレイン領域２４ａｅに向かう電荷の排出を制御する左側第２排出制御機構（３１，４１ａｂ）を更に備える。
【０１２３】
この左側第１排出制御機構（３１，４１ａａ）及び左側第２排出制御機構（３１，４１ａｂ）のそれぞれは、図２（a）に示した構造と同様に、第１の表面埋込領域２５aの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂを備える。図２（a）の断面図に示した構造と同様に、左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
【０１２４】
一方、図１８の上側に１点鎖線で示した第２の開口部（アパーチャ部）に着目すると、第４の実施形態に係る測長素子は、第２の開口部の下方に定義された第２の受光部において、画素形成層２２との接合構造で第２のフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、第２の受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型に分岐した第２の分岐構造を構成する第２導電型（ｎ型）の第２の表面埋込領域２５ｂと、Ｔ字型の第２の分岐構造の先端部にそれぞれ接続され、ｎ型で第２の表面埋込領域２５ｂよりも高不純物密度の右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃと、Ｔ字型の第２の分岐構造のそれぞれの凸部に、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃに隣接してそれぞれ配置され、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃへの信号電荷の転送を制御する、右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）と、第２の開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、第２の表面埋込領域２５ｂの上部の一部に配置された、ｎ型で第２の表面埋込領域２５ｂよりも高不純物密度で、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃよりも低不純物密度の第２ガイド領域２６ｅと、を備えて、ロックインピクセルのもう一方の側を構成している。
【０１２５】
断面図の図示を省略しているが、図２（ａ）  図３（a）及び図４（a）に示したのと同様に、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃは、周辺をウェル領域２３で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第４の実施形態に係る測長素子では、説明の便宜上、第２の受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
【０１２６】
図示を省略しているが、第４の実施形態に係る測長素子は図２〜図４に示した断面図と同様に、第２の表面埋込領域２５ｂの表面に接して設けられたｐ型の第２ピニング層を備える。第４の実施形態に係る測長素子では図１８に示すような第２の受光部において発生した光電子を、右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）を備えた第２の電荷変調部に高速に輸送するため、第２のフォトダイオードを構成するｎ型の第２の表面埋込領域２５ｂの平面形状をピストル型の形状とし、光電子がピストルの銃把（グリップ）の部分に集まるようにしている。
【０１２７】
第４の実施形態に係る測長素子の第２ガイド領域２６ｅは、ピストルのグリップ部分に集った光電子を第２の電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、第２の表面埋込領域２５ｂよりも高不純物密度の半導体領域として形成できる。図３（a）及び図４（a）に示した構造と同様に、第４の実施形態に係る測長素子を構成している右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）のそれぞれは、Ｔ字型の第２の分岐構造のそれぞれの凸部の上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂと、を備えている。
【０１２８】
図３（a）及び図４（a）の断面図に示した構造と同様に、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。この右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂに印加されるそれぞれの電圧によって、Ｔ字型の第２の分岐構造のそれぞれの凸部に定義される転送路の電位を制御し、信号電荷の複数の右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃへの移動をそれぞれ制御することができる。
【０１２９】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂを囲むように、層間絶縁膜を選択的に構成して、絶縁膜３１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ及び右側第３転送ゲート電極４３ｂを囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜３１を段差形状に構成してもよい。
【０１３０】
絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、第２ガイド領域２６ｅは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第２ガイド領域２６ｅの第２のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【０１３１】
第４の実施形態に係る測長素子においては、第２の表面埋込領域２５ｂがなす第２の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第２の表面埋込領域２５ｂよりも高不純物密度の右側第１排出ドレイン領域２４ｂａ及び右側第２排出ドレイン領域２４ｂｅが接続されている。そして、図１８に示すように、第４の実施形態に係る測長素子は、右側第１排出ドレイン領域２４ｂａに隣接して配置され、第２の表面埋込領域２５ｂの左方向に延びる新たな凸部を経由して右側第１排出ドレイン領域２４ｂａに向かう電荷の排出を制御する右側第１排出制御機構（３１，４１ｂａ）と、右側第２排出ドレイン領域２４ｂｅに隣接して配置され、第２の表面埋込領域２５ｂの右方向に延びる新たな凸部を経由して右側第２排出ドレイン領域２４ｂｅに向かう電荷の排出を制御する右側第２排出制御機構（３１，４１ｂｂ）を更に備える。
【０１３２】
この右側第１排出制御機構（３１，４１ｂａ）及び右側第２排出制御機構（３１，４１ｂｂ）のそれぞれは、図２（a）に示した構造と同様に、第２の表面埋込領域２５ｂの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂを備える。図２（a）の断面図に示した構造と同様に、右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
【０１３３】
画素面積が大きい固体撮像装置（イメージセンサ）の場合で、第１及び第２の実施形態に係る測長素子のような１つのフォトダイオードでは、十分な高速な応答ができない場合は、図１８に示す構造のように、１画素（ピクセル）の中にフォトダイオードを複数個配置し、複数のフォトダイオードからの出力を加算して信号の増強を図ることができる。図１８に示す第４の実施形態に係る測長素子は、１画素の中に第１及び第２の実施形態に係る測長素子の構造を２個分有する場合に対応する。
【０１３４】
即ち、図１８に示すように、第４の実施形態に係る測長素子の下側に配置した第１のフォトダイオード部と、第１のフォトダイオード部の左側から立ち上がる第１の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（下側）において、幹経路を両側から挟むように左右対称に配置された左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂを配置しているので、左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂによって、左側第１排出ドレイン領域２４ａａ及び左側第２排出ドレイン領域２４ａｅへの光電荷の排出と、左側第１転送制御機構（３１，４２a），左側第２転送制御機構（３１，４４a）及び左側第３転送制御機構（３１，４３a）を備えた第１の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【０１３５】
同様に、上側に配置した第２のフォトダイオード部と第２のフォトダイオード部の右側から下側にぶら下がる第２の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（上側）において、幹経路を両側から挟むように左右対称に配置された右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂを配置しているので、右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂによって、右側第１排出ドレイン領域２４ｂａ及び右側第２排出ドレイン領域２４ｂｅへの光電荷の排出と、右側第１転送制御機構（３１，４２ｂ），右側第２転送制御機構（３１，４４ｂ）及び右側第３転送制御機構（３１，４３ｂ）を備えた第２の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【０１３６】
１画素内部に第１のフォトダイオードＤaij及び第２のフォトダイオードＤbijの２つのフォトダイオードを有する第４の実施形態に係る測長素子の等価回路表現を図１９に示す。図１９の中央部に記載した、左側第１転送制御機構（３１，４２a）としての左側第１転送トランジスタＱa1T，左側第２転送制御機構（３１，４４a）としての左側第２転送トランジスタＱa2T及び左側第３転送制御機構（３１，４３a）としての左側第３転送トランジスタＱa3Tが、「第１の電荷変調部」を構成している。又、第１の電荷変調部に隣接した右側に配置された、右側第１転送制御機構（３１，４２ｂ）としての右側第１転送トランジスタＱb1T，右側第２転送制御機構（３１，４４ｂ）としての右側第２転送トランジスタＱb2T及び右側第３転送制御機構（３１，４３ｂ）としての右側第３転送トランジスタＱb3Tが、「第２の電荷変調部」を構成している。
【０１３７】
図１９において、上段の左端に記載した第１のフォトダイオードＤaijから第１の電荷変調部に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。上段の左側には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱaP1及びＱaP2で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱaP1及びＱaP2の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱaDのソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱaDのドレイン端子が高電位の電源ＶDDに接続されている。
【０１３８】
図１９中の上段の左側の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１９において、第１のフォトダイオードＤaijで発生した光電子は、第１電荷排出ＭＯＳトランジスタＱaDをそれぞれ構成する左側第１排出ゲート電極４１ａａ及び左側第２排出ゲート電極４１ａｂのそれぞれに印加する電圧ＧaD＝Ｌであれば、第１の電荷変調部に直ちに到達する。ここで、第１の電荷変調部には、左側第１転送トランジスタＱa1T，左側第２転送トランジスタＱa2T及び左側第３転送トランジスタＱa3Tが備えられているので、等価回路表示としては、左側第１転送トランジスタＱa1T，左側第２転送トランジスタＱa2T及び左側第３転送トランジスタＱa3Tのそれぞれの一方の端部が第１の接合型電界効果トランジスタＱaP2にＴ字型に接続された回路構成となる。
【０１３９】
そして、左側第１転送トランジスタＱa1T，左側第２転送トランジスタＱa2T及び左側第３転送トランジスタＱa3Tのそれぞれの他方の端部は、ノードＤ1としての左側第１電荷蓄積領域２４ａｂ，ノードＤ2としての左側第２電荷蓄積領域２４ａｄ及びノードＤ3としての左側第３電荷蓄積領域２４ａｃに接続される回路構成となるので、左側第１転送ゲート電極４２a，左側第２転送ゲート電極４４a，左側第３転送ゲート電極４３aのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、左側第１電荷蓄積領域２４ａｂ，左側第２電荷蓄積領域２４ａｄ，左側第３電荷蓄積領域２４ａｃのいずれかに光電子を転送する。
【０１４０】
図１９において、下段の左端に記載した第２のフォトダイオードＤbijから下段側に接続される中央部に記載した第２の電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された第２の接合型電界効果トランジスタＱbP1，ＱbP2で表している。下段の左側には、直列接続した２つの第２の接合型電界効果トランジスタＱbP1及びＱbP2の中間タップに、電荷排出用の第２電荷排出ＭＯＳトランジスタＱbDのソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱbDのドレイン端子が高電位の電源ＶDDに接続された回路構成が示されている。
【０１４１】
図１９中の下段の左側に記載した破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図１９において、第２のフォトダイオードＤbijで発生した光電子は、第２電荷排出ＭＯＳトランジスタＱbDをそれぞれ構成する２つの右側第１排出ゲート電極４１ｂａ及び右側第２排出ゲート電極４１ｂｂのそれぞれに印加する電圧ＧbD＝Ｌであれば、第２の電荷変調部に直ちに到達する。ここで、第２の電荷変調部には、右側第１転送トランジスタＱb1T，右側第２転送トランジスタＱb2T及び右側第３転送トランジスタＱb3Tが備えられているので、等価回路表示としては、右側第１転送トランジスタＱb1T，右側第２転送トランジスタＱb2T及び右側第３転送トランジスタＱb3Tのそれぞれの一方の端部が第２の接合型電界効果トランジスタＱbP2にＴ字型に接続された回路構成となる。
【０１４２】
そして、右側第１転送トランジスタＱb1T，右側第２転送トランジスタＱb2T及び右側第３転送トランジスタＱb3Tのそれぞれの他方の端部は、右側第１電荷蓄積領域２４ｂｂ，右側第２電荷蓄積領域２４ｂｄ及び右側第３電荷蓄積領域２４ｂｃに接続される。
【０１４３】
図示を省略しているが、図１８において、右側第１電荷蓄積領域２４ｂｂはメタル配線等の表面線で左側第１電荷蓄積領域２４ａｂと短絡され、右側第２電荷蓄積領域２４ｂｄは表面線で左側第２電荷蓄積領域２４ａｄと短絡され、右側第３電荷蓄積領域２４ｂｃは表面線で左側第３電荷蓄積領域２４ａｃと短絡されている。このため、右側第１転送ゲート電極４２ｂ，右側第２転送ゲート電極４４ｂ，右側第３転送ゲート電極４３ｂのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、共通ノードＤ1としての右側第１電荷蓄積領域２４ｂｂ，共通ノードＤ2としての右側第２電荷蓄積領域２４ｂｄ及び共通ノードＤ3としての右側第３電荷蓄積領域２４ｂｃのいずれかに光電子が転送される。
【０１４４】
図１９の３つの共通ノードＤ1，Ｄ3，Ｄ2には、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１の共通ノードＤ1には、第１の共通ノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１の共通ノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
【０１４５】
同様に、第２の共通ノードＤ2には、第２の共通ノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２の共通ノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３の共通ノードＤ3には、第３の共通ノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３の共通ノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
【０１４６】
第４の実施形態に係る測長素子からの信号の読出し方法としては、図１９のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
【０１４７】
第４の実施形態に係る測長素子及び固体撮像装置によれば、図１９に示すように右側第１電荷蓄積領域２４ｂｂと左側第１電荷蓄積領域２４ａｂとを短絡し、右側第２電荷蓄積領域２４ｂｄと左側第２電荷蓄積領域２４ａｄとを短絡し、右側第３電荷蓄積領域２４ｂｃと左側第３電荷蓄積領域２４ａｃとを短絡することにより、第１のフォトダイオードＤaij及び第２のフォトダイオードＤbijの２箇所のフォトダイオードでそれぞれ受光し、第１及び第２の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
【０１４８】
更に、第１及び第２の実施形態に係る測長素子と同様に、第４の実施形態に係る測長素子においても、第１及び第２の受光部近傍側に位置する幹経路から第１及び第２の電荷変調部に至る静電誘導チャネル部を十分な長さとし、第１及び第２の電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【０１４９】
第１の実施形態で説明した式（４）又は式（８）を用いることにより、第４の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第４の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【０１５０】
（第５の実施形態）
図２０に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルである。
【０１５１】
図２０に２点鎖線で示すように、第１の開口部が定義する第１の受光部の上には第１のマイクロレンズ２５ｐが配置され、第２の開口部が定義する第２の受光部の上には第２のマイクロレンズ２５ｑが配置され、第３の開口部が定義する第３の受光部の上には第３のマイクロレンズ２５ｒが配置され、第４の開口部が定義する第４の受光部の上には第４のマイクロレンズ２５ｓが配置されている。４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受ける。なお、マイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓは必ずしも必須ではなく、入力光（到来光）の強度が強い場合等は、マイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓを省略してもよい。
【０１５２】
先ず、図２０の左側上段に配置した第１の開口部及び左側下段に配置した第１の開口部に着目すると、図２〜図４に示した断面図に示したのと同様に、第５の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、第１の開口部で定義された第１の受光部の位置において画素形成層２２との接合構造で第１のフォトダイオードを構成し、第２の開口部で定義された第２の受光部の位置において画素形成層２２との接合構造で第２のフォトダイオードを構成するように画素形成層２２の上部に選択的に配置され、更に、第１及び第２の受光部を上下に接続し、上下に接続した位置から遮光板５１で遮光された位置を右方向に画素形成層２２の上部を電荷変調部配置領域として延びる第２導電型（ｎ型）の表面埋込領域２５ｐを備えている。
【０１５３】
即ち、第５の実施形態に係る測長素子の表面埋込領域２５ｐは、第１〜第４の受光端部を電荷変調部配置領域の両端部に四つ葉のクローバー状に設けており、左上に延びる第１の受光端部が第１の受光部に向かって突出するように配置され、表面埋込領域２５ｐの左下に延びる第２の受光端部が第２の受光部に向かって突出するように配置されている。同様に、表面埋込領域２５ｐの右下に延びる第３の受光端部が第３の受光部に向かって突出するように配置され、表面埋込領域２５ｐの右上に延びる第４の受光端部が第４の受光部に向かって突出するように配置されている。
【０１５４】
この結果、図２１に拡大した平面図を示すように、表面埋込領域２５ｐの電荷変調部配置領域は、遮光板５１で遮光された位置を更に画素形成層２２の上部を右方向に延び、右端部において画素形成層２２の上部において分岐し、右側下段に配置した第３の開口部の下方に定義された第３の受光部で画素形成層２２との接合構造で第３のフォトダイオードを構成し、右側上段に配置した第４の開口部の下方に定義された第４の受光部で画素形成層２２との接合構造で第４のフォトダイオードを構成している。このため、表面埋込領域２５ｐの全体としては、図２０に示すような左右対称の四つ葉のクローバー状の形状をなし、中央部に電荷変調部配置領域を配置することにより、互いに連続した半導体領域を構成している。
【０１５５】
但し、表面埋込領域２５ｐの電荷変調部配置領域の中央部は、図２１に示した拡大した平面図から分かるように、帯状に水平方向に左右に延びる矩形領域ではなく、魚骨形（フィッシュボーン型）の分岐を垂直方向に備えた多角形の形状である。即ち、表面埋込領域２５ｐは、表面埋込領域２５ｐが構成する電荷変調部配置領域の中央において、電荷変調部配置領域の下側に平行に延びる第１分岐及び第２分岐が形成され、第１及び第２分岐の反対側となる電荷変調部配置領域の上側には、上側に延びる第３分岐が形成されている。
【０１５６】
図２０から分かるように、左上の第１の受光端部の占有領域は第１の開口部の面積がほぼカバーできる大きさに設定され、左下の第２の受光端部の占有領域は第２の開口部の面積がほぼカバーできる大きさに設定され、右下の第３の受光端部の占有領域は第３の開口部の面積がほぼカバーできる大きさに設定され、右上の第４の受光端部の占有領域は第４の開口部の面積がほぼカバーできる大きさに設定されている。
【０１５７】
電荷変調部配置領域の中央部の第１分岐及び第２分岐となる凸部の先端部のそれぞれには、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第１電荷蓄積領域２４ｈ及び第２電荷蓄積領域２４ｉが接続され、電荷変調部配置領域の中央部の第３分岐となる凸部の先端部には、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第３電荷蓄積領域２４ｌが接続されている。
【０１５８】
図２０において符号３２ｐは厚いフィールド絶縁膜の端部を意味している。図示を省略しているが、図２（a）、図３（a）及び図４（a）に示した断面構造と同様に、フィールド絶縁膜の下にはｐ型のウェル領域が形成されている。第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌは、周辺をウェル領域で囲まれて、画素形成層２２の上に浮遊拡散層として形成されている。なお、第５の実施形態に係る測長素子では、説明の便宜上、４つの受光部からの信号電荷が蓄積される浮遊拡散層が３つの場合について説明するが、浮遊拡散層の数は２つでも４つ以上でも構わない。
【０１５９】
そして、第５の実施形態に係る測長素子は、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌへの信号電荷の転送を制御する、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えている。
【０１６０】
更に、第５の実施形態に係る測長素子は、図２１の左側で第１及び第２のフォトダイオードの端部を上下方向に連結する第１及び第２の分岐端部と、右側で第３及び第４のフォトダイオードを上下方向に連結する第３及び第４の分岐端部を有し、Ｈ字型をなして表面埋込領域２５ｐの上部の一部に配置された、ｎ型で表面埋込領域２５ｐよりも高不純物密度で、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌよりも低不純物密度のガイド領域２６ｆを備えている。
【０１６１】
第５の実施形態に係る測長素子が４つの受光部を有するロックインピクセルを構成しているので、ガイド領域２６ｆの全体形状は４つの開口部の数に等しい４つの分岐端部を有したＨ字型である。但し、ガイド領域２６ｆの４つの分岐端部でＨ字型に挟まれた中央部は、図２１に示した拡大した平面図から分かるように、帯状に水平方向に左右に延びる矩形領域ではなく、上下に凹凸を備えているので、正確にはガイド領域２６ｆの全体形状はＨ字型ではない。
【０１６２】
図示を省略しているが、第５の実施形態に係る測長素子は図２〜図４に示した断面図と同様に、表面埋込領域２５ｐの表面に接して設けられたｐ型の第１ピニング層を備える。そして、画素形成層２２は、ｐ型の半導体基板上に設けられている。
【０１６３】
第５の実施形態に係る測長素子においては、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）によって電荷変調部を構成している。そして、ガイド領域２６ｆは、概略としてはＨ字型をなす平面構造によって、４つの位置から光電子を信号電荷として集め、集めた信号電荷をＨ字の中央に配置した電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、表面埋込領域２５ｐよりも高不純物密度の半導体領域として形成できる。
【０１６４】
図３（a）及び図４（a）に示した構造と同様に、第５の実施形態に係る測長素子を構成している第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）のそれぞれは、第１、第２及び第３分岐のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈと、を備えている。
【０１６５】
図３（a）及び図４（a）の断面図に示した構造と同様に、第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
【０１６６】
絶縁膜３１やピニング層２７等の上層側の構造があるので、実際には見えないが、ガイド領域２６ｆは、遮光板５１を上から見た平面図において、遮光板５１の４つの開口部のそれぞれに、略Ｈ字型のガイド領域２６ｆの４つのフォトダイオード側の端部が、それぞれ露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【０１６７】
第５の実施形態に係る測長素子においては、第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈに印加されるそれぞれの電圧によって、第１、第２及び第３分岐のそれぞれに定義される転送路の電位を制御し、信号電荷の第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌへの移動をそれぞれ制御することができる。
【０１６８】
上述したとおり、第５の実施形態に係る測長素子の表面埋込領域２５ｐの中央部は魚骨形をなしており、この魚骨形の背骨（脊椎骨）部分となる電荷変調部配置領域の両端側において、電荷変調部配置領域に直交する方向に突出する新たな凸部を更に上下方向に設けている。電荷変調部配置領域の左端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆが接続されている。又、電荷変調部配置領域の右端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋが接続されている。
【０１６９】
そして、図２０に示すように、第５の実施形態に係る測長素子は、第１排出ドレイン領域２４ｇに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第１排出ドレイン領域２４ｇに向かう電荷の排出を制御する第１排出制御機構（３１，４１ｍ）と、第２排出ドレイン領域２４ｆに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｆに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｌ）と、第３排出ドレイン領域２４ｊに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第３排出ドレイン領域２４ｊに向かう電荷の排出を制御する第３排出制御機構（３１，４１ｎ）と、第４排出ドレイン領域２４ｋに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第４排出ドレイン領域２４ｋに向かう電荷の排出を制御する第４排出制御機構（３１，４１ｏ）とを更に備える。
【０１７０】
この第１排出制御機構（３１，４１ｍ）、第２排出制御機構（３１，４１ｌ）、第３排出制御機構（３１，４１ｎ）及び第４排出制御機構（３１，４１ｏ）のそれぞれは、図２（a）に示した構造と同様に、表面埋込領域２５ｐの新たな凸部のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１排出ゲート電極４１ｍ、第２排出ゲート電極４１ｌ、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏをそれぞれ備える。図２（a）の断面図に示した構造と同様に、第１排出ゲート電極４１ｍ、第２排出ゲート電極４１ｌ、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏの直下の部分の絶縁膜３１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。第１排出ゲート電極４１ｍ、第２排出ゲート電極４１ｌ、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏは、概略としてＨ字型をなすガイド領域２６ｆの平面構造の４隅の角部に対称構造で配置されている。
【０１７１】
画素面積が大きい固体撮像装置（イメージセンサ）の場合で、第１及び第２の実施形態に係る測長素子のような１つのフォトダイオードでは、十分な高速な応答ができない場合は、図２０に示す構造のように、フォトダイオードを１画素内に複数個配置し、複数のフォトダイオードからの出力を加算して、画素毎の信号の増強を図ることができる。図２０に示す第５の実施形態に係る測長素子は、１画素（ピクセル）の中に第１及び第２の実施形態に係る測長素子の構造を４個分有する場合に対応する。
【０１７２】
即ち、図２０に示すように、第５の実施形態に係る測長素子の左側上段と下段にそれぞれ配置された第１及び第２のフォトダイオードを上下方向に連結した箇所と、この連結した箇所から更に右側方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第１排出ゲート電極４１ｍ及び第２排出ゲート電極４１ｌを配置しているので、第１排出ゲート電極４１ｍ及び第２排出ゲート電極４１ｌによって、第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【０１７３】
同様に、右側上段と下段にそれぞれ配置された第３及び第４のフォトダイオードを上下方向に連結した箇所と、この連結した箇所の更に左側の方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏを配置しているので、第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏによって、第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【０１７４】
１画素内部に第１のフォトダイオードＤpij、第２のフォトダイオードＤqij、第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijの４つのフォトダイオードを有する第５の実施形態に係る測長素子の等価回路表現を図２２に示す。図２２の中央部に記載した第１転送制御機構（３１，４２ｈ）としての第１転送トランジスタＱ1T，第２転送制御機構（３１，４４ｈ）としての第２転送トランジスタＱ2T，及び第３転送制御機構（３１，４３ｈ）としての第３転送トランジスタＱ3Tの３つのトランジスタの並列回路で第５の実施形態に係る測長素子の４つのフォトダイオードに共通の電荷変調部を構成している。
【０１７５】
そして、図２２の上段の左端側に記載した第１のフォトダイオードＤpij及び第２のフォトダイオードＤqijから「共通の電荷変調部」に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。上段の左側には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱuP1及びＱuP2で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱuP1及びＱuP2の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱuDのソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱuDのドレイン端子が高電位の電源ＶDDに接続されている。
【０１７６】
図２２中の上段の左側の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２２において、第１のフォトダイオードＤpij及び第２のフォトダイオードＤqijで発生した光電子は、第１電荷排出ＭＯＳトランジスタＱuDをそれぞれ構成する第１排出ゲート電極４１ｍ及び第２排出ゲート電極４１ｌのそれぞれに印加する電圧ＧD＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。等価回路表示としては、共通の電荷変調部を構成している第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が第１の接合型電界効果トランジスタＱuP2にＴ字型に接続された回路構成となる。
【０１７７】
図２２において、下段の左端に記載した第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijから共通の電荷変調部に至る静電誘導チャネル部は、自己のゲートが接地された第２の接合型電界効果トランジスタＱvP1，ＱvP2で表している。下段の左側には、直列接続した２つの第２の接合型電界効果トランジスタＱvP1及びＱvP2の中間タップに、電荷排出用の第２電荷排出ＭＯＳトランジスタＱvDのソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱvDのドレイン端子が高電位の電源ＶDDに接続された回路構成が示されている。
【０１７８】
図２２中の下段の左側に記載した破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２２において、第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijで発生した光電子は、第２電荷排出ＭＯＳトランジスタＱvDをそれぞれ構成する２つの第３排出ゲート電極４１ｎ及び第４排出ゲート電極４１ｏのそれぞれに印加する電圧ＧD＝Ｌであれば、共通の電荷変調部に直ちに到達する。
【０１７９】
等価回路表示としては、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が第２の接合型電界効果トランジスタＱvP2にＴ字型に接続されている。
【０１８０】
即ち、第１の接合型電界効果トランジスタＱuP2の出力端と第２の接合型電界効果トランジスタＱvP2の出力端とは、並列回路としてＴ字型に配列された第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの入力端となる一方の端部に接続された回路構成となる。
【０１８１】
そして、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの他方の端部は、ノードＤ1としての第１電荷蓄積領域２４ｈ，ノードＤ2としての第２電荷蓄積領域２４ｉ及びノードＤ3としての第３電荷蓄積領域２４ｌに接続される回路構成となるので、第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ，第３転送ゲート電極４３ｈのいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ，第３電荷蓄積領域２４ｌのいずれかに光電子を信号電荷として転送する。
【０１８２】
図２２の３つのノードＤ1，Ｄ3，Ｄ2には、電荷蓄積用のキャパシタＣ1，Ｃ3，Ｃ2が接続されている。このキャパシタＣ1，Ｃ3，Ｃ2は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１のノードＤ1には、第１のノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１のノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
【０１８３】
同様に、第２のノードＤ2には、第２のノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２のノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３のノードＤ3には、第３のノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３のノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
【０１８４】
第５の実施形態に係る測長素子からの信号の読出し方法としては、図２２のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
【０１８５】
第５の実施形態に係る測長素子及び固体撮像装置によれば、第１のフォトダイオードＤpij、第２のフォトダイオードＤqij、第３のフォトダイオードＤrij及び第４のフォトダイオードＤsijの４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
【０１８６】
以上のように、画素面積が大きい固体撮像装置（イメージセンサ）の場合で、１つの受光領域では、十分な高速な応答ができない場合は、第１の実施形態に係る測長素子で例示した構造を基本として、第５の実施形態に係る測長素子の構造のように、複数のフォトダイオードを画素の周辺部に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子と等価な機能を強化して実現し、更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。
【０１８７】
第１の実施形態で説明した式（４）又は式（８）を用いることにより、第５の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第５の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【０１８８】
特に、第１〜第４の実施形態に係る測長素子と同様に、第５の実施形態に係る測長素子においても、電荷変調部配置領域の両端部から中央の電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【０１８９】
なお、第５の実施形態に係る測長素子では、便宜上、画素の周辺部の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図る場合について例示的に説明したが、画素面積の大きさや要求される応答速度や感度等に応じて、画素の周辺部に配置するフォトダイオードの個数は２箇所でもよく、６箇所や８箇所等他の個数でも構わない。
【０１９０】
＜第５の実施形態の変形例１＞
図２３に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例（変形例１）に係る測長素子は、１点鎖線でそれぞれ示した左側上段の第１の開口部（アパーチャ部）、左側下段の第２の開口部、右側下段の第３の開口部及び右側上段の第４の開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルである特徴は、図２０及び図２１に示した構造と同様である。しかしながら、ｐ型の半導体からなる画素形成層２２の上部に埋込まれるｎ型の表面埋込領域２５ｑの平面パターンが、図２０及び図２１に示した四つ葉のクローバー状の表面埋込領域２５ｐの平面パターンとは異なる。
【０１９１】
即ち、第５の実施形態の変形例１に係る測長素子の表面埋込領域２５ｑは、第１の開口部が定義する第１の受光部で第１のフォトダイオードを構成し、第２の開口部が定義する第２の受光部で第２のフォトダイオードを構成するように画素形成層２２の上部に選択的にそれぞれ配置され、更に、第１及び第２の受光端部の平面パターンを上下一体領域となるように接続している点が、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンとは異なる。
【０１９２】
更に、第３の開口部が定義する第３の受光部で第３のフォトダイオードを構成し、第４の開口部が定義する第４の受光部で第４のフォトダイオードを構成するように表面埋込領域２５ｑが画素形成層２２の上部に選択的にそれぞれ配置され、更に、第３及び第４の受光端部の平面パターンを上下一体領域となるように接続している表面埋込領域２５ｑの平面パターンの特徴も、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンとは異なる。
【０１９３】
図２３に示す平面パターンにおいても、左上に表面埋込領域２５ｑが構成する第１の受光端部の占有領域は第１の開口部の面積がほぼカバーできる大きさに設定され、左下に表面埋込領域２５ｑが構成する第２の受光端部の占有領域は第２の開口部の面積がほぼカバーできる大きさに設定され、右下に表面埋込領域２５ｑが構成する第３の受光端部の占有領域は第３の開口部の面積がほぼカバーできる大きさに設定され、右上に表面埋込領域２５ｑが構成する第４の受光端部の占有領域は第４の開口部の面積がほぼカバーできる大きさに設定された大きさに設計されている。
【０１９４】
第１及び第２の受光端部の平面パターンが一体領域として形成され、第３及び第４の受光端部の平面パターンが一体領域として形成されているので、第１及び第２の受光部側の表面埋込領域２５ｐのそれぞれの左辺は共通の辺を構成し、第３及び第４の受光部側の表面埋込領域２５ｐのそれぞれの右辺は共通の辺を構成しているのでリソグラフィー上、より単純な平面パターンになっている。又、第１及び第２の受光端部の平面パターンが一体領域として形成され、第３及び第４の受光端部の平面パターンが一体領域として形成されているので、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンよりも遮光板５１で被覆された領域の面積が広くなっている。
【０１９５】
第１及び第２の受光端部の平面パターンが一体領域として集合された左側のパターンと、第３及び第４の受光端部の平面パターンが一体領域として集合された右側のパターンとは、魚骨形（フィッシュボーン型）に分岐を垂直方向に備えた電荷変調部配置領域で結合されている点は、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンと同様である。
【０１９６】
したがって、表面埋込領域２５ｑが構成する電荷変調部配置領域の中央において、電荷変調部配置領域の下側に平行に延びる第１分岐及び第２分岐となる凸部の先端部のそれぞれにｎ型で表面埋込領域２５ｑよりも高不純物密度の第１電荷蓄積領域２４ｈ及び第２電荷蓄積領域２４ｉが接続され、電荷変調部配置領域の上側に延びる第３分岐となる凸部の先端部にｎ型で表面埋込領域２５ｑよりも高不純物密度の第３電荷蓄積領域２４ｌが接続されている構成や、ガイド領域２６ｆの平面パターン等他の構造は、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンと同様であるので重複した説明を省略する。
【０１９７】
第５の実施形態の変形例１に係る測長素子によれば、図２３に示すように、第１及び第２の受光端部の平面パターンが一体領域として結合され、第３及び第４の受光端部の平面パターンが一体領域として結合された単純な平面パターンであっても、周辺部の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
【０１９８】
以上のように、第５の実施形態の変形例１に係る測長素子の構造のように、より単純な平面パターンで複数のフォトダイオードを周辺部に配置しても、中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子と等価な機能を強化して実現し、更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。
【０１９９】
＜第５の実施形態の変形例２＞
図２４に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例２に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義している点では、図２０に示したロックインピクセルの平面パターンと同様である。又、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受けることも、図２０に示したロックインピクセルの平面パターンと同様である。
【０２００】
第５の実施形態の変形例２に係る測長素子は、図２４の左上の第１のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第１の分岐端部をなして左上方向に延長しており、左下の第2のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第2の分岐端部をなして左下方向に延長している。又、右下の第３のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第３の分岐端部をなして右下方向に延長し、右上の第４のフォトダイオードに向かいガイド領域２６ｇがＺ字型に先細る第４の分岐端部をなして右上方向に延長している。
【０２０１】
これにより、図２４の左側で第１及び第２のフォトダイオードをＺ字型の第１及び第２の分岐端部で上下方向に連結し、右側で第３及び第４のフォトダイオードをＺ字型の第３及び第４の分岐端部で上下方向に連結するガイド領域２６ｇを備えている点で、図２０に示したロックインピクセルの平面パターンとは異なる。
【０２０２】
図２４に示すように、第５の実施形態の変形例２に係るガイド領域２６ｇは、配列の左側において対照構造で上下に向かうＺ字型の第１及び第２の分岐端部を有し、配列の右側において対照構造で上下に向かうＺ字型の第３及び第４の分岐端部を有しているので、４本の分岐端部が構成する脚部に着目すれば概略としては、４本脚の鼎（方鼎）型をなすが、全体としては、Ｈ字型をなして表面埋込領域２５ｐの上部の一部に配置されている。ガイド領域２６ｇは表面埋込領域２５ｐと同じｎ型の導電型であり、表面埋込領域２５ｐよりも高不純物密度の半導体領域である。
【０２０３】
但し、ガイド領域２６ｇの４つの分岐端部でＨ字型に挟まれた中央部は、図２４に示した拡大した平面図から分かるように、帯状に水平方向に左右に延びる矩形領域ではなく、上下に凹凸を備えているので、正確にはガイド領域２６ｇの全体形状はＨ字型ではない。第５の実施形態の変形例２に係る測長素子においては、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）によって電荷変調部を構成している。そして、ガイド領域２６ｇは、概略としてはＨ字型をなす平面構造によって、４つの位置から光電子を信号電荷として集め、集めた信号電荷をＨ字の中央に配置した電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、表面埋込領域２５ｐよりも高不純物密度の半導体領域として形成できる。
【０２０４】
ガイド領域２６ｇの第１〜第４の分岐端部は、それぞれフォトダイオード側の端部からＨ字の中央部に向かう方向に進むに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。第５の実施形態の変形例２に係る測長素子では、ガイド領域２６ｇの第１〜第４の分岐端部の平面パターンをＨ字の中央部に向かう方向に沿って末広がりの形状にしているので、空乏化したガイド領域２６ｇの第１〜第４の分岐端部のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子をガイド領域２６ｇの第１〜第４の分岐端部の長手方向に沿って高速にＨ字の中央部に向かうように移動させることができる。
【０２０５】
図３（a）及び図４（a）に示した構造と同様に、第５の実施形態の変形例２に係る測長素子を構成している第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）のそれぞれは、第１、第２及び第３分岐のそれぞれの上に設けられた絶縁膜３１と、この絶縁膜３１の上にそれぞれ設けられた第１転送ゲート電極４２ｈ，第２転送ゲート電極４４ｈ及び第３転送ゲート電極４３ｈと、を備えている構造は図２０に示した特徴と同様である。又、第５の実施形態の変形例２に係る測長素子の表面埋込領域２５ｐの中央部は魚骨形をなしており、電荷変調部配置領域の左端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆが接続されている。又、電荷変調部配置領域の右端部側で上下方向に向かう新たな凸部のそれぞれの先端に、ｎ型で表面埋込領域２５ｐよりも高不純物密度の第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋが接続されている構造も図２０に示した特徴と同様である。
【０２０６】
そして、図２４に示すように、第５の実施形態の変形例２に係る測長素子は、第１排出ドレイン領域２４ｇに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第１排出ドレイン領域２４ｇに向かう電荷の排出を制御する第１排出制御機構（３１，４１ｑ）と、第２排出ドレイン領域２４ｆに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｆに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｐ）と、第３排出ドレイン領域２４ｊに隣接して配置され、表面埋込領域２５ｐの下方向に延びる新たな凸部を経由して第３排出ドレイン領域２４ｊに向かう電荷の排出を制御する第３排出制御機構（３１，４１ｒ）と、第４排出ドレイン領域２４ｋに隣接して配置され、表面埋込領域２５ｐの上方向に延びる新たな凸部を経由して第４排出ドレイン領域２４ｋに向かう電荷の排出を制御する第４排出制御機構（３１，４１ｓ）とを更に備えるが、第１排出制御機構（３１，４１ｑ）、第２排出制御機構（３１，４１ｐ）、第３排出制御機構（３１，４１ｒ）及び第４排出制御機構（３１，４１ｓ）を構成する第１排出ゲート電極４１ｑ、第２排出ゲート電極４１ｐ、第３排出ゲート電極４１ｒ及び第４排出ゲート電極４１ｓの平面パターンがＬ字型である点が、図２０に示した平面パターンとは異なる。
【０２０７】
図２４に示す構造のように、フォトダイオードを１画素内に複数個配置し、複数のフォトダイオードからの出力を加算して、画素毎の信号の増強を図ることができる。即ち、図２４に示すように、第５の実施形態の変形例２に係る測長素子の左側上段と下段にそれぞれ配置された第１及び第２のフォトダイオードを上下方向に連結した箇所と、この連結した箇所から更に右側方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第１排出ゲート電極４１ｑ及び第２排出ゲート電極４１ｐを配置しているので、第１排出ゲート電極４１ｑ及び第２排出ゲート電極４１ｐによって、第１排出ドレイン領域２４ｇ及び第２排出ドレイン領域２４ｆへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【０２０８】
同様に、右側上段と下段にそれぞれ配置された第３及び第４のフォトダイオードを上下方向に連結した箇所と、この連結した箇所の更に左側方向に延びる電荷変調部配置領域の中央部に存在する電荷変調部との間には、電荷変調部配置領域を両側から挟むように上下対称に配置された第３排出ゲート電極４１ｒ及び第４排出ゲート電極４１ｓを配置しているので、第３排出ゲート電極４１ｒ及び第４排出ゲート電極４１ｓによって、第３排出ドレイン領域２４ｊ及び第４排出ドレイン領域２４ｋへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができることは図２０に示した特徴と同様である。
【０２０９】
＜第５の実施形態の変形例３＞
図２５に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例３に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルであり、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受ける点では図２０及び図２４に示した構造と同様である。
【０２１０】
図２５の左側上段に配置した第１の開口部及び左側下段に配置した第１の開口部に着目すると、図２〜図４に示した断面図に示したのと同様に、第５の実施形態の変形例３に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、第１の開口部で定義された第１の受光部の位置において画素形成層２２との接合構造で第１のフォトダイオードを構成し、第２の開口部で定義された第２の受光部の位置において画素形成層２２との接合構造で第２のフォトダイオードを構成するように画素形成層２２の上部に選択的に配置され、更に、第１及び第２の受光部を上下に接続し、上下に接続した位置から遮光板５１で遮光された位置を右方向に画素形成層２２の上部を電荷変調部配置領域として延びる第２導電型（ｎ型）の表面埋込領域２５ｒを備えている。
【０２１１】
表面埋込領域２５ｒの平面パターンに着目すると、表面埋込領域２５ｒの左側の平面パターンは、左上に延びる３裂葉形状の第１の受光端部が第１の受光部に向かって突出するように配置され、表面埋込領域２５ｒの左下に延びる３裂葉形状の第２の受光端部が第２の受光部に向かって突出するように配置されている。「３裂葉」とは、２つの切れ込みにより３つに分裂した「トウカエデの葉」のような形状をいう。
【０２１２】
一方、表面埋込領域２５ｒの右側の平面パターンは、表面埋込領域２５ｒの右下に延びる３裂葉形状の第３の受光端部が第３の受光部に向かって突出するように配置され、表面埋込領域２５ｒの右上に延びる３裂葉形状の第４の受光端部が第４の受光部に向かって突出するように配置されている。この結果、図２５の平面パターンの右側において、右側下段に配置した第３の開口部の下方に定義された第３の受光部で画素形成層２２との接合構造で第３のフォトダイオードを構成し、右側上段に配置した第４の開口部の下方に定義された第４の受光部で画素形成層２２との接合構造で第４のフォトダイオードを構成している。
【０２１３】
図２５の平面パターンにおいて左側の第１及び第２の受光部を構成する２枚の３裂葉のパターンと、右側の第３及び第４の受光部を構成する２枚の３裂葉のパターンとは、中央において左右方向に伸びる電荷変調部配置領域によって互いに接続されている。即ち、第５の実施形態の変形例３に係る測長素子の表面埋込領域２５ｒは、図２５に示したような３裂葉形状の第１〜第４の受光端部を、第１〜第４の受光部にそれぞれ配置した四輪生の葉のような平面パターンになっている。
【０２１４】
図２５から分かるように、左上の第１の受光端部となる３裂葉形状の占有領域は第１の開口部の面積がほぼカバーできる大きさに、左下の第２の受光端部となる３裂葉形状の占有領域は第２の開口部の面積がほぼカバーできる大きさに、右下の第３の受光端部となる３裂葉形状の占有領域は第３の開口部の面積がほぼカバーできる大きさに、右上の第４の受光端部となる３裂葉形状の占有領域は第４の開口部の面積がほぼカバーできる大きさにそれぞれ設定されている。
【０２１５】
但し、表面埋込領域２５ｒの中央部の電荷変調部配置領域の平面パターンは、図２０及び図２４に示した平面パターンと同様に、帯状に水平方向に左右に延びる矩形領域ではなく、魚骨形（フィッシュボーン型）の分岐を垂直方向に備えた多角形の形状である。即ち、表面埋込領域２５ｒは、表面埋込領域２５ｒが構成する電荷変調部配置領域の中央において、電荷変調部配置領域の下側に平行に延びる第１分岐及び第２分岐が形成され、第１及び第２分岐の反対側となる電荷変調部配置領域の上側には、上側に延びる第３分岐が形成されている。
【０２１６】
図２５に示した電荷変調部配置領域の中央部の第１分岐及び第２分岐となる凸部の先端部のそれぞれには、ｎ型で表面埋込領域２５ｒよりも高不純物密度の第１電荷蓄積領域２４ｈ及び第２電荷蓄積領域２４ｉが接続され、電荷変調部配置領域の中央部の第３分岐となる凸部の先端部には、ｎ型で表面埋込領域２５ｒよりも高不純物密度の第３電荷蓄積領域２４ｌが接続されている。そして、第５の実施形態の変形例３に係る測長素子は、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌへの信号電荷の転送を制御する、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えている。
【０２１７】
更に、第５の実施形態の変形例３に係る測長素子は、図２５の左側で第１及び第２のフォトダイオードの端部を上下方向に連結するＺ字型の第１及び第２の分岐端部と、右側で第３及び第４のフォトダイオードを上下方向に連結するＺ字型の第３及び第４の分岐端部を有し、４本脚の鼎（方鼎）型をなして表面埋込領域２５ｒの上部の一部に配置された、ｎ型で表面埋込領域２５ｒよりも高不純物密度で、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌよりも低不純物密度のガイド領域２６ｇを備えている。ガイド領域２６ｇの構造については、図２４において説明したとおりであるから重複した説明を省略する。
【０２１８】
図２４に示したのと同様に、第５の実施形態の変形例３に係る測長素子も第１排出ドレイン領域２４ｇに隣接して配置され、表面埋込領域２５ｒの下方向に延びる新たな凸部を経由して第１排出ドレイン領域２４ｇに向かう電荷の排出を制御する第１排出制御機構（３１，４１ｑ）と、第２排出ドレイン領域２４ｆに隣接して配置され、表面埋込領域２５ｒの上方向に延びる新たな凸部を経由して第２排出ドレイン領域２４ｆに向かう電荷の排出を制御する第２排出制御機構（３１，４１ｐ）と、第３排出ドレイン領域２４ｊに隣接して配置され、表面埋込領域２５ｒの下方向に延びる新たな凸部を経由して第３排出ドレイン領域２４ｊに向かう電荷の排出を制御する第３排出制御機構（３１，４１ｒ）と、第４排出ドレイン領域２４ｋに隣接して配置され、表面埋込領域２５ｒの上方向に延びる新たな凸部を経由して第４排出ドレイン領域２４ｋに向かう電荷の排出を制御する第４排出制御機構（３１，４１ｓ）とを更に備えるので、第１排出ドレイン領域２４ｇ，第２排出ドレイン領域２４ｆ、又は第３排出ドレイン領域２４ｊ、第４排出ドレイン領域２４ｋへの光電荷の排出と、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）を備えた電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【０２１９】
以上のように、第５の実施形態の変形例３に係る測長素子によれば、３裂葉形状の複数のフォトダイオードを画素の周辺部に放射状に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子よりも更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。又、第５の実施形態の変形例３に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【０２２０】
（第６の実施形態）
図２６に主要部の概略を上面側から見た平面図を示すように、本発明の第６の実施形態に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルであり、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ２５ｐ，２５ｑ，２５ｒ，２５ｓで集光された光を受ける点では図２０、図２４及び図２５に示した構造と同様である。
【０２２１】
図２６の左側上段に示した第１の開口部で定義された第１の受光部の位置には、図２〜図４に示した断面図に示したのと同様に、第１導電型（ｐ型）の半導体からなる画素形成層２２と、この画素形成層２２との接合構造で第１のフォトダイオードを構成する第２導電型（ｎ型）の表面埋込領域の受光端部（第１の受光端部）２５ｓ1が３裂葉形状に配置されている。左側下段に示した第２の開口部で定義された第２の受光部の位置には、画素形成層２２と、この画素形成層２２との接合構造で第２のフォトダイオードを構成するｎ型の表面埋込領域の受光端部（第２の受光端部）２５ｓ2が３裂葉形状に配置されている。
【０２２２】
一方、右側下段に示した第３の開口部の下方に定義された第３の受光部の位置には、画素形成層２２と、この画素形成層２２との接合構造で第３のフォトダイオードを構成するｎ型の表面埋込領域の受光端部（第３の受光端部）２５ｓ3が３裂葉形状に配置され、右側上段に示した第４の開口部の下方に定義された第４の受光部の位置には、画素形成層２２と、この画素形成層２２との接合構造で第４のフォトダイオードを構成するｎ型の表面埋込領域の受光端部（第４の受光端部）２５ｓ4が３裂葉形状に配置されている。ここで３裂葉形状の第１の受光端部２５ｓ1、第２の受光端部２５ｓ2、第３の受光端部２５ｓ3及び第４の受光端部）２５ｓ4は互いに独立した半導体領域ではなく、共通の画素形成層２２の上部に平面パターンとしてはＸ字型に埋め込まれたｎ型の電荷変調部配置領域を介して一体の領域として形成されている。即ち、第６の実施形態に係る測長素子の表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）は、図２６に示したような３裂葉形状の第１〜第４の受光端部２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4を、第１〜第４の受光部にそれぞれ放射状に配置した四輪生の葉のような平面パターンになっている。
【０２２３】
図２６から分かるように、左上の第１の受光端部２５ｓ1となる３裂葉形状の占有領域は第１の開口部の面積をほぼカバーできる大きさに、左下の第２の受光端部２５ｓ2となる３裂葉形状の占有領域は第２の開口部の面積をほぼカバーできる大きさに、右下の第３の受光端部２５ｓ3となる３裂葉形状の占有領域は第３の開口部の面積をほぼカバーできる大きさに、右上の第４の受光端部２５ｓ4となる３裂葉形状の占有領域は第４の開口部の面積をほぼカバーできる大きさにそれぞれ設定されている。
【０２２４】
但し、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の中央部の電荷変調部配置領域の平面パターンの図示を省略しているが、中央部の電荷変調部配置領域は単純なＸ字型ではなく、２回羽状複葉のパターンで枝を有する複雑な形状である。「２回羽状複葉」とは、「タラノキ」の葉のように鳥の羽状に分岐を有するフラクタル図形である。即ち、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）は、大きなＸ字と小さなＸ字を中心を一致させて４５°ずらして重ねた形状をなしている。小さなＸ字は４５°回転しているので四方に凸部を構成した＋の形状となり、＋の形状の凸部縦棒の上側端部にはｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の第１電荷蓄積領域２４ｒが接続され、＋の形状の凸部縦棒の下側端部にはｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の第３電荷蓄積領域２４ｐが接続されている。又、＋の形状の凸部横棒の左側端部には、ｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の第２電荷蓄積領域２４ｏが接続されている。更に、＋の形状の凸部横棒の右側端部には、ｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の中心部排出ドレイン領域２４ｑが接続されている。
【０２２５】
表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）を構成する大きなＸ字の左上方向に伸びる電荷変調部配置領域の第１の受光端部２５ｓ1側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ上側第１排出ドレイン領域２４ｍ１ａ及び下側第１排出ドレイン領域２４ｍ１ｂが接続されている。大きなＸ字の左下方向に伸びる電荷変調部配置領域の第２の受光端部２５ｓ2側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ上側第２排出ドレイン領域２４ｍ２ａ及び下側第２排出ドレイン領域２４ｍ２ｂが接続されている。大きなＸ字の右下方向に伸びる電荷変調部配置領域の第３の受光端部２５ｓ3側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ下側第３排出ドレイン領域２４ｍ３ａ及び下側第３排出ドレイン領域２４ｍ３ｂが接続されている。大きなＸ字の右上方向に伸びる電荷変調部配置領域の第１の受光端部２５ｓ4側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ下側第４排出ドレイン領域２４ｍ４ａ及び上側第４排出ドレイン領域２４ｍ４ｂが接続されている。
【０２２６】
そして、第６の実施形態に係る測長素子は、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐへの信号電荷の転送を制御する、第１転送制御機構（３１，４８），第２転送制御機構（３１，４５）及び第３転送制御機構（３１，４６）を備えている。
【０２２７】
更に、第６の実施形態に係る測長素子は、図２６に示すように、大きなＸ字と小さなＸ字を中心を一致させて４５°ずらして重ねた形状に、ｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度で、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐよりも低不純物密度のガイド領域２６ｈを備えている。ガイド領域２６ｈは図示を省略しているが、図２（ａ）、図３（ａ）、図４（ａ）及び図５（ａ）に示した断面図と同様に、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の上部の一部に埋め込まれている。大きなＸ字の左上に伸びるガイド領域２６ｈの斜め棒は、棒の太さが外周側の第１の受光端部２５ｓ1側からＸ字の中央に下るに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。又、大きなＸ字の左下に伸びる斜め棒は、棒の太さが外周側の第２の受光端部２５ｓ2側からＸ字の中央に昇るに従い末広がりに広がるような多段の段差形状をなしている。更に、大きなＸ字の右下に伸びる斜め棒は、棒の太さが外周側の第３の受光端部２５ｓ3側からＸ字の中央に昇るに従い末広がりに広がるような多段の段差形状をなし、大きなＸ字の右上に伸びる斜め棒は、棒の太さが外周側の第４の受光端部２５ｓ４側からＸ字の中央に下るに従い末広がりに広がるような多段の段差形状をなしている。
【０２２８】
第６の実施形態に係る測長素子では、ガイド領域２６ｈの平面パターンにおけるＸ字の各棒の太さを中央に向かうに従い末広がりの形状になるようにしているので、空乏化したＸ字の各棒の部分のすべての領域で高いドリフト電界が発生するようにできる。このため、画素サイズが５μｍ角以上となる大面積の受光部であっても、信号電荷としての光電子を外周側からＸ字の各棒の長手方向に沿って高速にガイド領域２６ｈ中を中央に向かって移動させることができる。
【０２２９】
第６の実施形態に係る測長素子は、Ｘ字の左上方向に伸びる電荷変調部配置領域に沿って上側第１排出ドレイン領域２４ｍ１ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左上方向に伸びる電荷変調部配置領域から右上方向に延びる凸部を経由して上側第１排出ドレイン領域２４ｍ１ａに向かう電荷の排出を制御する上側第１排出制御機構（３１，４１ｔ１ａ）と、Ｘ字の左上方向に伸びる電荷変調部配置領域に沿って下側第１排出ドレイン領域２４ｍ１ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左上方向に伸びる電荷変調部配置領域から左下方向に延びる凸部を経由して下側第１排出ドレイン領域２４ｍ１ｂに向かう電荷の排出を制御する下側第１排出制御機構（３１，４１ｔ１ｂ）とを備える。
【０２３０】
又、Ｘ字の左下方向に伸びる電荷変調部配置領域に沿って上側第２排出ドレイン領域２４ｍ２ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左下方向に伸びる電荷変調部配置領域から左上方向に延びる凸部を経由して上側第２排出ドレイン領域２４ｍ２ａに向かう電荷の排出を制御する上側第２排出制御機構（３１，４１ｔ２ａ）と、Ｘ字の左下方向に伸びる電荷変調部配置領域に沿って下側第２排出ドレイン領域２４ｍ２ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の左下方向に伸びる電荷変調部配置領域から右下方向に延びる凸部を経由して下側第２排出ドレイン領域２４ｍ２ｂに向かう電荷の排出を制御する下側第２排出制御機構（３１，４１ｔ２ｂ）とを備える。
【０２３１】
更に、Ｘ字の右下方向に伸びる電荷変調部配置領域に沿って下側第３排出ドレイン領域２４ｍ３ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右下方向に伸びる電荷変調部配置領域から左下方向に延びる凸部を経由して下側第３排出ドレイン領域２４ｍ３ａに向かう電荷の排出を制御する下側第３排出制御機構（３１，４１ｔ３ａ）と、Ｘ字の右下方向に伸びる電荷変調部配置領域に沿って上側第３排出ドレイン領域２４ｍ３ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右下方向に伸びる電荷変調部配置領域から右上方向に延びる凸部を経由して上側第３排出ドレイン領域２４ｍ３ｂに向かう電荷の排出を制御する上側第３排出制御機構（３１，４１ｔ３ｂ）とを備える。
【０２３２】
更に、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って下側第４排出ドレイン領域２４ｍ４ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から右下方向に延びる凸部を経由して下側第４排出ドレイン領域２４ｍ４ａに向かう電荷の排出を制御する下側第４排出制御機構（３１，４１ｔ４ａ）と、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って上側第４排出ドレイン領域２４ｍ４ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から左上方向に延びる凸部を経由して上側第４排出ドレイン領域２４ｍ４ｂに向かう電荷の排出を制御する上側第４排出制御機構（３１，４１ｔ４ｂ）とを備える。
【０２３３】
更に、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って下側第４排出ドレイン領域２４ｍ４ａに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から右下方向に延びる凸部を経由して下側第４排出ドレイン領域２４ｍ４ａに向かう電荷の排出を制御する下側第４排出制御機構（３１，４１ｔ４ａ）と、Ｘ字の右上方向に伸びる電荷変調部配置領域に沿って上側第４排出ドレイン領域２４ｍ４ｂに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の右上方向に伸びる電荷変調部配置領域から左上方向に延びる凸部を経由して上側第４排出ドレイン領域２４ｍ４ｂに向かう電荷の排出を制御する上側第４排出制御機構（３１，４１ｔ４ｂ）とを備える。
【０２３４】
更に、＋の凸部横棒の左側端部に設けられた中心部排出ドレイン領域２４ｑに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）から＋の凸部横棒を経由して中心部排出ドレイン領域２４ｑに向かう電荷の排出を制御する中心部排出制御機構（３１，４７）も備えている。
【０２３５】
第６の実施形態に係る測長素子は、上述した上側第１排出制御機構（３１，４１ｔ１ａ）、下側第１排出制御機構（３１，４１ｔ１ｂ）、上側第２排出制御機構（３１，４１ｔ２ａ）、下側第２排出制御機構（３１，４１ｔ２ｂ）、下側第３排出制御機構（３１，４１ｔ３ａ）、上側第３排出制御機構（３１，４１ｔ３ｂ）、下側第４排出制御機構（３１，４１ｔ４ａ）、上側第４排出制御機構（３１，４１ｔ４ｂ）、下側第４排出制御機構（３１，４１ｔ４ａ）、上側第４排出制御機構（３１，４１ｔ４ｂ）、中心部排出制御機構（３１，４７）によって、上側第１排出ドレイン領域２４ｍ１ａ、下側第１排出ドレイン領域２４ｍ１ｂ、上側第２排出ドレイン領域２４ｍ２ａ、下側第２排出ドレイン領域２４ｍ２ｂ、下側第３排出ドレイン領域２４ｍ３ａ、下側第３排出ドレイン領域２４ｍ３ｂ、下側第４排出ドレイン領域２４ｍ４ａ、上側第４排出ドレイン領域２４ｍ４ｂ中心部排出ドレイン領域２４ｑへの光電荷の排出と、第１転送制御機構（３１，４８），第２転送制御機構（３１，４５）及び第３転送制御機構（３１，４６）による第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐへの光電荷の輸送の切り替え制御を行うことができる。
【０２３６】
１画素内部に第１のフォトダイオードＤij1、第２のフォトダイオードＤij2、第３のフォトダイオードＤij3及び第４のフォトダイオードＤij4の４つのフォトダイオードを有する第６の実施形態に係る測長素子の等価回路表現を図２７に示す。図２７の中央部に記載した第１転送制御機構（３１，４８）としての第１転送トランジスタＱ1T，第２転送制御機構（３１，４５）としての第２転送トランジスタＱ2T，及び第３転送制御機構（３１，４６）としての第３転送トランジスタＱ3Tの３つのトランジスタの並列回路で第６の実施形態に係る測長素子の４つのフォトダイオードに共通の電荷変調部を構成している。
【０２３７】
そして、図２７の左端側に記載した第１のフォトダイオードＤij1、第２のフォトダイオードＤij2、第３のフォトダイオードＤij3及び第４のフォトダイオードＤij4から「共通の電荷変調部」に至る静電誘導チャネル部が破線を含んだ回路構成として示されている。
【０２３８】
左側の最上段には、自己のゲートが接地された２つの第１の接合型電界効果トランジスタＱp11及びＱp12で静電誘導チャネル部を表している。直列接続した２つの第１の接合型電界効果トランジスタＱp11及びＱp12の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱD1のソース端子が接続され、第１電荷排出ＭＯＳトランジスタＱD1のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の最上段の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第１のフォトダイオードＤij1で発生した光電子は、上側第１排出制御機構（３１，４１ｔ１ａ）及び下側第１排出制御機構（３１，４１ｔ１ｂ）をそれぞれ構成する排出ゲート電極４１ｔ１ａ及び排出ゲート電極４１ｔ１ｂのそれぞれに印加する電圧ＧD1＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
【０２３９】
２段目には、自己のゲートが接地された２つの第２の接合型電界効果トランジスタＱp21及びＱp22で静電誘導チャネル部を表している。直列接続した２つの第２の接合型電界効果トランジスタＱp21及びＱp22の中間タップに、電荷排出用の第１電荷排出ＭＯＳトランジスタＱD2のソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱD2のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の２段目の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第２のフォトダイオードＤij2で発生した光電子は、上側第２排出制御機構（３１，４１ｔ２ａ）及び下側第２排出制御機構（３１，４１ｔ２ｂ）をそれぞれ構成する排出ゲート電極４１ｔ２ａ及び排出ゲート電極４１ｔ２ｂのそれぞれに印加する電圧ＧD2＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
【０２４０】
３段目には、自己のゲートが接地された２つの第３の接合型電界効果トランジスタＱp31及びＱp32で静電誘導チャネル部を表している。直列接続した２つの第３の接合型電界効果トランジスタＱp31及びＱp32の中間タップに、電荷排出用の第３電荷排出ＭＯＳトランジスタＱD3のソース端子が接続され、第３電荷排出ＭＯＳトランジスタＱD3のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の３段目の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第３のフォトダイオードＤij3で発生した光電子は、下側第３排出制御機構（３１，４１ｔ３ａ）及び上側第３排出制御機構（３１，４１ｔ３ｂ）をそれぞれ構成する排出ゲート電極４１ｔ３ａ及び排出ゲート電極４１ｔ３ｂのそれぞれに印加する電圧ＧD3＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
【０２４１】
最下段には、自己のゲートが接地された２つの第４の接合型電界効果トランジスタＱp41及びＱp42で静電誘導チャネル部を表している。直列接続した２つの第４の接合型電界効果トランジスタＱp41及びＱp42の中間タップに、電荷排出用の第４電荷排出ＭＯＳトランジスタＱD4のソース端子が接続され、第４電荷排出ＭＯＳトランジスタＱD4のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の最下段の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第４のフォトダイオードＤij4で発生した光電子は、下側第４排出制御機構（３１，４１ｔ４ａ）及び上側第４排出制御機構（３１，４１ｔ４ｂ）をそれぞれ構成する排出ゲート電極４１ｔ４ａ及び排出ゲート電極４１ｔ４ｂのそれぞれに印加する電圧ＧD4＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
【０２４２】
等価回路表示としては、共通の電荷変調部を構成している第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの一方の端部が、並列回路を構成している第１の接合型電界効果トランジスタＱp12，第２の接合型電界効果トランジスタＱp22，第３の接合型電界効果トランジスタＱp32及び第４の接合型電界効果トランジスタＱp42に接続された回路構成となる。
【０２４３】
即ち、第１の接合型電界効果トランジスタＱp12，第２の接合型電界効果トランジスタＱp22，第３の接合型電界効果トランジスタＱp32及び第４の接合型電界効果トランジスタＱp42のそれぞれの出力端は、並列回路として配列された第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3T及び中央排出トランジスタＱDDのそれぞれの入力端となる一方の端部に接続された回路構成となる。
【０２４４】
そして、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの他方の端部は、ノードＤ1としての第１電荷蓄積領域２４ｒ，ノードＤ2としての第２電荷蓄積領域２４ｏ及びノードＤ3としての第３電荷蓄積領域２４ｐに接続される回路構成となるので、第１転送ゲート電極４８，第２転送ゲート電極４５，第３転送ゲート電極４６のいずれか１つに中間電位（Ｍ）の電圧、他の２つに低位電位（Ｌ）の電圧を与えることで、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ，第３電荷蓄積領域２４ｐのいずれかに光電子を信号電荷として転送する。
【０２４５】
３つのノードＤ1，Ｄ2，Ｄ3には、電荷蓄積用のキャパシタＣ1，Ｃ2，Ｃ3が接続されている。このキャパシタＣ1，Ｃ2，Ｃ3は、電圧依存性を低減するため、しきい値電圧を負電圧に設定したデプリーション・モードのＭＯＳキャパシタを用いるのが適している。第１のノードＤ1には、第１のノードＤ1の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第１増幅トランジスタＱ1Aのゲート端子に接続され、第１のノードＤ1には更に、信号の読み出し後、信号電荷を初期化するために、第１リセットトランジスタＱ1Rが接続されている。又、第１増幅トランジスタＱ1Aのソース端子には、読出画素選択用のスイッチとしての第１選択トランジスタＱ1Sが接続され、第１選択トランジスタＱ1Sの出力は垂直方向に走る信号読出線に接続されている。
【０２４６】
同様に、第２のノードＤ2には、第２のノードＤ2の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第２増幅トランジスタＱ2Aのゲート端子に接続され、第２のノードＤ2には更に、信号の読み出し後、信号電荷を初期化するために、第２リセットトランジスタＱ2Rが接続されている。又、第２増幅トランジスタＱ2Aのソース端子には、読出画素選択用のスイッチとしての第２選択トランジスタＱ2Sが接続され、第２選択トランジスタＱ2Sの出力は垂直方向に走る信号読出線に接続されている。更に、第３のノードＤ3には、第３のノードＤ3の電荷量の変化に伴う電位変化を、読み出すためのソースフォロワ回路を構成する第３増幅トランジスタＱ3Aのゲート端子に接続され、第３のノードＤ3には更に、信号の読み出し後、信号電荷を初期化するために、第３リセットトランジスタＱ3Rが接続されている。又、第３増幅トランジスタＱ3Aのソース端子には、読出画素選択用のスイッチとしての第３選択トランジスタＱ3Sが接続され、第３選択トランジスタＱ3Sの出力は垂直方向に走る信号読出線に接続されている。
【０２４７】
第６の実施形態に係る測長素子からの信号の読出し方法としては、図２７のように、３つの信号読出線を、３本走らせて、並列に読み出す方法でも、図１１に示した回路構成と同様に、信号読出線を１本として選択信号ＳＬ１，ＳＬ２，ＳＬ３によるスイッチを順に、オンにして、時系列信号として読み出す方法でもよい。
【０２４８】
第６の実施形態に係る測長素子及び固体撮像装置によれば、第１のフォトダイオードＤij1、第２のフォトダイオードＤij2、第３のフォトダイオードＤij3及び第４のフォトダイオードＤij4の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図ることができる。
【０２４９】
以上のように、画素面積が大きい固体撮像装置（イメージセンサ）の場合で、１つの受光領域では、十分な高速な応答ができない場合は、第１の実施形態に係る測長素子で例示した構造を基本として、第６の実施形態に係る測長素子の構造のように、複数のフォトダイオードを画素の周辺部に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子と等価な機能を強化して実現し、更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。
【０２５０】
第１の実施形態で説明した式（４）又は式（８）を用いることにより、第６の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第６の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【０２５１】
特に、第１〜第５の実施形態に係る測長素子と同様に、第６の実施形態に係る測長素子においても、Ｘ字型電荷変調部配置領域の４つの端部から中央の電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【０２５２】
なお、第６の実施形態に係る測長素子では、便宜上、画素の周辺部の４箇所のフォトダイオードでそれぞれ受光し、画素の中央に配置した共通の電荷変調部でそれぞれで電荷変調を受けた後の信号を電荷として加算し、信号の増強を図る場合について例示的に説明したが、画素面積の大きさや要求される応答速度や感度等に応じて、画素の周辺部に配置するフォトダイオードの個数は２箇所でもよく、６箇所や８箇所等他の個数でも構わない。
【０２５３】
以上のように、第６の実施形態に係る測長素子によれば、３裂葉形状の複数のフォトダイオードを画素の周辺部に放射状に配置し、画素の中央の共通となる部分をマージすることで、第１の実施形態に係る測長素子よりも更に高速応答と高感度化（電荷収集効率の向上）を図ることができる。又、第６の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【０２５４】
（第７の実施形態）
本発明の第７の実施形態に係る測長素子は、図２８に１点鎖線で示す開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。図２８の平面図、図２９（ａ）及び図３０（ａ）の断面図に示すように、第７の実施形態に係る測長素子は、第１導電型（ｐ型）の半導体からなる画素形成層２２と、開口部（アパーチャ部）を有し、この開口部の下方の画素形成層２２に受光部の位置を定義するように、画素形成層２２の上方に配置された遮光板５１と、受光部において、画素形成層２２との接合構造でフォトダイオードを構成するように、画素形成層２２の上部に選択的に配置され、更に、受光部の位置から遮光板５１で遮光された複数の位置まで到達するように、画素形成層２２の上部を延在して先端側がＴ字型の分岐形状をなすように複数の凸部を構成する第２導電型（ｎ型）の表面埋込領域６２と、凸部の先端部にそれぞれ接続され、ｎ型で表面埋込領域６２よりも高不純物密度の第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃと、凸部のそれぞれに、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃに隣接してそれぞれ配置され、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃへの信号電荷の転送を制御する、第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）と、開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達するように、表面埋込領域６２の上部の一部に配置された、ｎ型で表面埋込領域６２よりも高不純物密度で、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度のガイド領域（６３，６４）と、を備えて、ロックインピクセルを構成している点では、概略としては第１の実施形態に係る測長素子と基本的に同様な構造である。
【０２５５】
しかしながら、図２８に示すように、第７の実施形態に係る測長素子を構成している表面埋込領域６２が、受光部の位置において、平面パターン上、ガイド領域（６３，６４）を囲むように逆Ｕ字型に局所的に設けられた平面形状を有する点で、第１の実施形態に係る測長素子の、受光部の位置におけるフォークの形状（第７の実施形態において「フォークの形状」を「Ｅ字型」とも称する。）の表面埋込領域２５とは具体的な構造が異なる。表面埋込領域６２の平面パターンの、図２８の上下方向に直交する方向に測った幅は、図２８の紙面の上の方から下の方に行くに従い、多段の段差（ステップ）をなして末広がりに広がる。即ち、表面埋込領域６２の平面パターンの外側の形状は、逆Ｕ字型に近似できる包絡線を構成している。
【０２５６】
更に、図２８、図２９（ａ）及び図３０（ａ）に示すように、ガイド領域（６３，６４）が補助ガイド領域６３と補助ガイド領域６３の内側の主ガイド領域６４との２層構造（複合構造）をなしている点で、第１の実施形態に係るガイド領域２６ａの単一的な構造とは異なる。第７の実施形態に係る測長素子のガイド領域（６３，６４）の補助ガイド領域６３は、開口部の下方の一部に一方の端部が配置され、他方の端部が第１転送制御機構（３１，４２），第２転送制御機構（３１，４４）及び第３転送制御機構（３１，４３）に向かう、ｎ（ｎ２）型で表面埋込領域よりも高不純物密度の半導体領域である。一方、主ガイド領域６４は、補助ガイド領域６３に一方の端部が配置され、複数に分岐した他方の端部が転送制御機構の少なくとも一部まで到達する、ｎ（ｎ３）型で補助ガイド領域６３よりも高不純物密度の半導体領域である。主ガイド領域６４は、第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ及び第３電荷蓄積領域２４ｃよりも低不純物密度の半導体領域である。
【０２５７】
即ち、第７の実施形態に係る測長素子では、表面埋込領域６２の中央部に、表面埋込領域６２よりも高不純物密度の補助ガイド領域６３を設けている。補助ガイド領域６３が表面埋込領域６２から主ガイド領域６４へ信号電荷を導くことにより、表面埋込領域６２の信号電荷が主ガイド領域６４へ移動しやすくしている。受光部の位置における補助ガイド領域６３の平面パターンの上部側の外形線は、図２８の上下方向に直交する方向に測った幅が、図２８の紙面の上の方から下の方に行くに従い、多段の段差（ステップ）形状をなして末広がりに広がる、逆Ｖ字に近似できる包絡線を構成している。
【０２５８】
主ガイド領域６４は、補助ガイド領域６３により導かれた信号電荷を更に電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域となる。主ガイド領域６４の平面パターンにおける形状は、図２８に示すように、主ガイド領域６４の長手方向（図２８の上下方向）に直交する方向に測った幅が、図２８の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。
【０２５９】
図２８に示すように不純物密度の異なるｎ型の半導体領域を３段にすると、画素サイズが１０μｍ角以上等の非常に大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、高速化できる。即ち、図２８の平面図及び図２９（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域６２の電位分布の一番底になるところを補助ガイド領域６３の先端部側を配置している。そして、平面パターン上、この補助ガイド領域６３の内部となる位置に、補助ガイド領域６３より幅が細くなるようなトポロジーで主ガイド領域６４の先端部が配置されている。補助ガイド領域６３の先端部側に近い位置に、補助ガイド領域６３の先端部から一定の距離をおいて、主ガイド領域６４が接触しているので、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、測長素子の高速動作を実現できる。
【０２６０】
補助ガイド領域６３は、例えば、表面埋込領域６２を形成するイオン注入をした領域の一部に、図２８に示した平面パターンに従って、２重のイオン注入をすることにより、表面埋込領域６２よりも高不純物密度の半導体領域として形成できる。そして、主ガイド領域６４は、表面埋込領域６２を形成するイオン注入をした領域の一部に、図２８に示した平面パターンに従ってイオン注入し、合計で３重のイオン注入をすることにより、補助ガイド領域６３よりも高不純物密度の半導体領域として形成できる。
【０２６１】
図２９（a）は図２８のXXIX−XXIX方向から見た断面構造で、図２９（ｂ）は図２９（a）の断面上の一点鎖線に沿ったポテンシャル分布を細い実線で示す。第１の実施形態に係る測長素子と比較するため、図２９（ｃ）には、第１の実施形態に係る測長素子の断面構造の説明に用いた図５を再掲している。そして、図２９（ｂ）には図２９（ｃ）の断面上の一点鎖線に沿ったポテンシャル分布も太い実線で重ねて示して、第１の実施形態に係る測長素子のポテンシャル分布と比較している。
【０２６２】
図５のポテンシャル分布から分かるように、第１の実施形態に係る測長素子では、発生したキャリアの移動先となる表面埋込領域２５の電位分布の一番底になるところに、ガイド領域２６aの細い先端部が接触しており、その周辺はフラットに近い。一方、第７の実施形態に係る測長素子では、図２９（ｂ）のポテンシャル分布から分かるように、表面埋込領域２５の電位分布の一番底に向けて、略Ｖ字状に急峻な勾配の電位分布となっている。
【０２６３】
図３０（a）は図２８のXXX−XXX方向から見た断面構造で、図３０（ｂ）は、第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加した場合の図３０（a）の断面構造に対応するポテンシャル分布を細い実線で示す。図３０（ｃ）には、第１の実施形態に係る測長素子と比較するため、第１の実施形態に係る測長素子の断面構造で説明した図３を左右逆にして再掲している。図３０（ｂ）には図３０（ｃ）の断面構造に対応するポテンシャル分布も太い実線で重ねて示して、第１の実施形態に係る測長素子のポテンシャル分布と比較している。
【０２６４】
又、図３１（a）は図２８のXXX−XXX方向から見た断面構造で、図３１（ｂ）は、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加した場合の図３１（a）の断面構造に対応するポテンシャル分布を細い実線で示す。図３０（ｃ）と同様に、図３１（ｃ）は、第１の実施形態に係る測長素子と比較するための図であり、図３を左右逆にして再掲している。図３１（ｂ）には図３１（ｃ）の断面構造に対応するポテンシャル分布も太い実線で重ねて示して、第１の実施形態に係る測長素子のポテンシャル分布と比較している。
【０２６５】
図３０（ｂ）及び図３１（ｂ）のポテンシャル分布から分かるように、幹経路から電荷変調部の第３電荷蓄積領域２４ｃに向けて静電誘導チャネル部には電位障壁がないポテンシャル分布が形成されるが、第７の実施形態に係る測長素子の方が、第１の実施形態に係る測長素子よりも静電誘導チャネル部のポテンシャルの勾配が急峻なプロファイルであるのが分かる。
【０２６６】
したがって、第７の実施形態に係る測長素子では、第１の実施形態に係る測長素子に比して静電誘導チャネル部のポテンシャルの勾配が急峻なプロファイルであるので、静電誘導チャネル部に形成されたＶ字状の電位チャネルを経由して、フォトダイオードで発生した光電子は、信号電荷として、第１の実施形態に係る測長素子に比してより高速に電荷変調部に輸送可能となる。
【０２６７】
図２８に示すように第７の実施形態に係る測長素子の電荷変調部には、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３が配置されている。第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加することによって図３２に示すような電位分布が形成される。又、第２転送ゲート電極４４に中間電位（Ｍ）のゲート信号Ｇ2を印加することによって図３３に示すような電位分布が形成され、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加することによって図３４に示すような電位分布が形成される。図３２〜図３４において、太い実線（図３２〜図３４では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図３２〜図３４では「０Ｖ」と表記」）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図３２〜図３４では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図３２〜図３４では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図３２〜図３４では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。このように、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のそれぞれに中間電位（Ｍ）のゲート信号を印加することによって、対応する３つの第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのそれぞれに図３２〜図３４に太い実線で示したような経路に沿って、信号電荷が高速転送され、光パルスに同期した光電荷検出を行う測長素子の基本動作がなされる。
【０２６８】
又、第７の実施形態に係る測長素子の第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、平面内では図３５に示したような等電位線で示される電位分布となり、幹経路部分に形成された静電誘導チャネル部に達した電子は、図３５に極太の実線で示した経路に沿って、第１排出ドレイン領域２４a側に分岐して排出される。図３５において、太い実線（図３５では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図３５では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図３５では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図３５では「２Ｖ」と表記）は電位２Ｖ且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図３５では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。電位分布の図示を省略しているが、第２排出ゲート電極４１ｂに高い高電位（Ｈ）のゲート信号ＧDを印加すると、幹経路部分に形成された静電誘導チャネル部に達した電子は、第２排出ドレイン領域２４ｅに分岐して排出される。
【０２６９】
第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子と対比して、図３２〜図３５に示した第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子のＸＹ座標系と、図６〜図９に示した第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子のＸＹ座標系とで対応する電荷の位置ａ〜ｅにおける各電荷蓄積領域への電荷の転送時間を、シミュレーションにより計算した。
【０２７０】
電荷の位置ａは、Ｘ軸＝５．４μｍ、Ｙ軸＝１３μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。電荷の位置ｂは、Ｘ軸＝８．４μｍ、Ｙ軸＝１３μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。電荷の位置ｃは、Ｘ軸＝１２μｍ、Ｙ軸＝１２μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。電荷の位置ｄは、Ｘ軸＝８．４μｍ、Ｙ軸＝５．５μｍ、Ｚ軸（深さ）＝０．２μｍの位置座標に設定した。電荷の位置ｅは、Ｘ軸＝１１μｍ、Ｙ軸＝３μｍ、Ｚ軸（深さ）＝３μｍの位置座標に設定した。表１に計算結果を示す。
【０２７１】
【表１】
2016157910.tif 000003
【０２７２】
表１の「Ｇ１」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子について、第１転送ゲート電極４２に印加するゲート信号Ｇ1をオン（３．３Ｖ）とし、第２転送ゲート電極４４に印加するゲート信号Ｇ2，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（１．５Ｖ）とした場合と、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第１転送ゲート電極４２に印加するゲート信号Ｇ1をオン（３．３Ｖ）とし、第２転送ゲート電極４４に印加するゲート信号Ｇ2，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（０Ｖ）とした場合を示す。
【０２７３】
表１の「Ｇ２」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子について、第２転送ゲート電極４４に印加するゲート信号Ｇ2をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（１．５Ｖ）とした場合と、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第２転送ゲート電極４４に印加するゲート信号Ｇ2をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第３転送ゲート電極４３に印加するゲート信号Ｇ3，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（０Ｖ）とした場合を示す。
【０２７４】
表１の「Ｇ３」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子について、第３転送ゲート電極４３に印加するゲート信号Ｇ3をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第２転送ゲート電極４４に印加するゲート信号Ｇ2，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（１．５Ｖ）とした場合と、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子について、第３転送ゲート電極４３に印加するゲート信号Ｇ3をオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第２転送ゲート電極４４に印加するゲート信号Ｇ2，第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオフ（０Ｖ）とした場合を示す。
【０２７５】
表１の「ＧＤ」の欄は、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子及び第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子のそれぞれについて、第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに印加するゲート信号ＧDをオン（３．３Ｖ）とし、第１転送ゲート電極４２に印加するゲート信号Ｇ1，第２転送ゲート電極４４に印加するゲート信号Ｇ2，第３転送ゲート電極４３に印加するゲート信号Ｇ3をオフ（０Ｖ）とした場合を示す。
【０２７６】
表１から、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子と比較して、第７の実施形態に係る逆Ｕ字型の平面パターン形状を有する測長素子の転送時間は１／２〜１／３程度であり、第１の実施形態に係るＥ字型の平面パターン形状を有する測長素子よりも高速な電荷転送が可能であることが分かる。
【０２７７】
第７の実施形態に係る測長素子においても、式（４）又は式（８）を用いることにより、第２の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第７の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【０２７８】
特に、第１の実施形態に係る測長素子と同様に、第２の実施形態に係る測長素子においても、受光部近傍側に位置する幹経路から電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【０２７９】
更に、第７の実施形態に係る測長素子において、フォトダイオードを構成する表面埋込領域６２が逆Ｕ字型の平面形状を有することにより、ポテンシャルの勾配が第１の実施形態に係るフォトダイオードのＥ字型の平面形状の表面埋込領域の場合よりも急峻なプロファイルであるので、第１の実施形態に係る測長素子よりも高速な電荷転送が可能となる。
【０２８０】
なお、図２８ではガイド領域を２段として、表面埋込領域６２を含めると不純物密度の異なるｎ型の半導体領域を３段にした例を示したが、不純物密度の異なるｎ型の半導体領域を３次ガイド領域、４次ガイド領域、……として、３段以上の多段のガイド領域を構成すれば、更に画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できる。又、第２〜第７の実施形態で説明した測長素子の構造に対しても、ｎ型の半導体領域を３段以上の多段で構成すれば、画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できるという有利な効果を奏することが可能である。
【０２８１】
（その他の実施形態）
上記のように、本発明は本発明の第１〜第７の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０２８２】
既に述べた本発明の第１〜第７の実施形態の説明では、第１導電型（ｐ型）をｐ型、第２導電型（ｎ型）をｎ型として説明したが、第１導電型（ｐ型）をｎ型、第２導電型（ｎ型）をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【０２８３】
第１〜第７の実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、測長素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
【０２８４】
第１の実施形態に係る測長素子では、図２（ａ），図３（ａ）及び図４（ａ）の断面図から分かるように、画素形成層２２がｐ型の半導体基板２１上に設けられた場合を説明したが、半導体基板の導電型は図３６（ａ），図３７（ａ）及び図３８（ａ）の断面図に示すようにｎ型の半導体基板６１であっても構わない。ここで、図３６（a）は図１のII−II方向から見た断面に対応する断面構造で、図３６（ｂ）は図３６（a）の断面構造に対応するポテンシャル分布である。又、図３７（a）は図１のIII−III方向から見た断面に対応する断面構造で、図３７（ｂ）は図３７（a）の断面構造に対応するポテンシャル分布を示し、図３８（a）は図１のIV−IV方向から見た断面に対応する断面構造で、図３８（ｂ）は図３８（a）の断面構造に対応するポテンシャル分布を示している。
【０２８５】
図３６（ａ），図３７（ａ）及び図３８（ａ）に示すように、画素形成層２２がｎ型の半導体基板６１上に設けられることとなるが、他の構造は図１，図２（ａ），図３（ａ）及び図４（ａ）に示した第１の実施形態に係る測長素子の構造と全く同一でよい。画素形成層２２がｎ型の半導体基板６１上に設けられた場合であっても、左右対称に対向配置された２つの第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）を与えると、図３６（ｂ）のように図１のII−II方向から見た断面方向への電位障壁を維持したまま、Ｔ字の中心棒部分に向かう幹経路の静電誘導チャネル部にＵ字状の電位チャネルが形成され、又、図３７（ｂ）のポテンシャル分布のように幹経路から電荷変調部の第３電荷蓄積領域２４ｃに向けての図１のIII−III方向から見た断面方向に沿った静電誘導チャネル部には電位障壁がないポテンシャル分布が形成される。静電誘導チャネル部に形成されたＵ字状の電位チャネルを経由して、フォトダイオードで発生した光電子は、信号電荷として高速に電荷変調部に輸送される。
【０２８６】
更に、図３８（ｂ）に示すように、第３転送ゲート電極４３に印加するゲート信号の電圧レベルＧ３＝Ｌとし、第１転送ゲート電極４２に印加するゲート信号の電圧レベルＧ１，第２転送ゲート電極４４に印加するゲート信号の電圧レベルＧ２として低位電位（Ｌ）又は中間電位（Ｍ）の互いに異なる電位を与えることで、光電子を第１電荷蓄積領域２４ｂ及び第２電荷蓄積領域２４ｄのいずれかに転送することができるので、画素形成層２２がｎ型の半導体基板６１上に設けられた場合であっても、第１の実施形態に係る測長素子と基本的に同様な動作が可能であることが分かる。
【０２８７】
第１の実施形態に係る測長素子では、半導体基板２１が高不純物密度のｐ＋領域になっているので、半導体基板２１の深い位置で発生する暗電流（拡散電流成分）を低くし、又、光飛行時間のセンサとしての応答を速くするために、半導体基板２１の深い位置で発生したキャリアで、且つ拡散成分となって遅く半導体基板２１の表面にやってくる成分を高不純物密度のｐ＋領域によるオージェ再結合で消滅させるということができる。
【０２８８】
これに対し、図３６（ａ），図３７（ａ）及び図３８（ａ）に示すように、半導体基板６１としてｎ型の半導体領域を用い、画素形成層２２をｐ型半導体領域として、ｐｎ接合を構成すれば、ｐｎ接合の電位障壁を利用して、半導体基板６１の深くからの暗電流の拡散成分を抑え、半導体基板６１の深くからの遅いキャリア成分が表面に来ないようにするという有利な効果を奏することが可能である。
【０２８９】
同様に、第２〜第７の実施形態に係る測長素子においても、半導体基板の導電型をｎ型とすることにより、ｐｎ接合の電位障壁を利用して、半導体基板６１の深くからの暗電流の拡散成分を抑え、半導体基板６１の深くからの遅いキャリア成分が表面に来ないようにするという有利な効果を奏することが可能である。
【０２９０】
更に、フォトダイオードを構成するｎ型の表面埋込領域６２の平面形状を、第１の実施形態に係る測長素子と同様なフォークの形状とし、図３９及び図４０（a）に示すように、フォークの根元の中央部に、表面埋込領域６２よりも高不純物密度のｎ型の補助ガイド領域（２次ガイド領域）６３を設け、補助ガイド領域６３に信号電荷が集まるようにしてもよい。なお、図４０（a）は図３９のXXXXIV−XXXXIV向から見た断面に対応する断面構造で、図４０（ｂ）は図４０（a）の断面構造に対応するポテンシャル分布を示している。
【０２９１】
補助ガイド領域６３の平面パターンは図３９に示すように左右対称の鳥が翼を拡げた形をして鳥の頭がフォークの根元の中央部に位置している。フォークの歯のそれぞれが図３９に示すように、歯の幅が図３９の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている点は第１の実施形態に係る測長素子と同様な平面パターンである。図３９に示すような他の実施形態に係る測長素子でも、受光部における表面埋込領域６２の平面パターンにおけるフォークの歯を末広がりの形状にしているので、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにでき、大面積の受光部であっても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に補助ガイド領域６３に向かって移動させることができる。
【０２９２】
そして、図３９に示す他の実施形態に係る測長素子においては、図４０（ａ）に示すように補助ガイド領域６３の中央部に、補助ガイド領域６３よりも高不純物密度のｎ型のガイド領域（主ガイド領域）６４を設け、ガイド領域６４に信号電荷として集まるようにしている。即ち、ガイド領域６４は、補助ガイド領域６３に集った光電子を電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域となる。ガイド領域６４の平面パターンにおける形状は図３９に示すように、ガイド領域６４の長手方向（図３９の上下方向）に直交する方向に測った幅が、図３９の紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状をなしている。
【０２９３】
図３９に示す他の実施形態に係る測長素子でも、ガイド領域６４の平面パターンを末広がりの形状にしているので、空乏化したガイド領域６４の部分のすべての領域で高いドリフト電界が発生する。したがって、信号電荷としての光電子をガイド領域６４の長手方向に沿って高速に移動させることができる。
【０２９４】
図３９に示すように不純物密度の異なるｎ型の半導体領域を３段にすると、画素サイズが１０μｍ角以上等の非常に大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、高速化できる。即ち、図３９の平面図及び図４０（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域６２の電位分布の一番底になるところを補助ガイド領域（２次ガイド領域）６３によって設定し、この補助ガイド領域６３にガイド領域（主ガイド領域）６４の細い先端部が接触するような構造にしているので、すべての領域で電位傾斜が大きくなり、電界を大きくすることができ、測長素子の高速動作を実現できる。図４０（ｂ）に示すように、補助ガイド領域６３の箇所が図５（ｂ）に示した電位分布よりも、更に深いプロファイルとなる電位分布となっている。
【０２９５】
補助ガイド領域６３は、例えば、表面埋込領域６２を形成するイオン注入をした領域の一部に、図３９に示した平面パターンに従って、２重のイオン注入をすることにより、表面埋込領域６２よりも高不純物密度の半導体領域として形成できる。そして、ガイド領域６４は、表面埋込領域６２を形成するイオン注入をした領域の一部に、図３９に示した平面パターンに従って、３重のイオン注入をすることにより、補助ガイド領域６３よりも高不純物密度の半導体領域として形成できる。
【０２９６】
なお、図３９ではガイド領域を２段として、表面埋込領域６２を含めると不純物密度の異なるｎ型の半導体領域を３段にした例を示したが、不純物密度の異なるｎ型の半導体領域を３次ガイド領域、４次ガイド領域、……として、３段以上の多段のガイド領域を構成すれば、更に画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できる。又、第２〜第７の実施形態で説明した測長素子の構造に対しても、ｎ型の半導体領域を３段以上の多段で構成すれば、画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できるという有利な効果を奏することが可能である。
【０２９７】
その際、第５の実施形態の表面埋込領域２５ｒ及び第６の実施形態の表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）の平面パターンのように３裂葉形状の受光端部を有する場合は、補助ガイド領域（２次ガイド領域）の形状を、受光端部よりも小さな３裂葉形状にして、４つの開口部のそれぞれに１個ずつ配置しもよい。
【０２９８】
例えば、第５の実施形態の場合の平面パターンは、図２５に示した４つの開口部の下方のそれぞれに３裂葉形状をなす一方の端部を配置し、他方の端部が遮光板５１で遮光された電荷変調部配置領域の方向に向かうｎ型で表面埋込領域２５ｒよりも高不純物密度の４つの補助ガイド領域を配置するようにできる。即ち、４つの補助ガイド領域と、この４つの補助ガイド領域にそれぞれの分岐端部の先端部分が到達し、他方の端部が電荷変調部配置領域に配置されたｎ型で補助ガイド領域よりも高不純物密度で、第１電荷蓄積領域２４ｈ，第２電荷蓄積領域２４ｉ及び第３電荷蓄積領域２４ｌよりも低不純物密度の主ガイド領域とによって、図２５に示したガイド領域２６ｇが２段に構成されるようになる。
【０２９９】
第６の実施形態の場合は、例えば、図２６に示した４つの開口部の下方のそれぞれに３裂葉形状をなす一方の端部が配置され、他方の端部が遮光板５１で遮光された電荷変調部配置領域の方向に向かうトポロジーとなるｎ型で表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）よりも高不純物密度の４つの補助ガイド領域を配置するようにしてもよい。この場合は、４つの補助ガイド領域と、電荷変調部配置領域の位置から４つの補助ガイド領域の下方に放射状（Ｘ字型）に４つの分岐端部のそれぞれの先端部分が向かうトポロジーとなるｎ型で補助ガイド領域よりも高不純物密度で、第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ，第３電荷蓄積領域２４ｐよりも低不純物密度の主ガイド領域とで、図２６のガイド領域２６ｈが２段に構成されることになる。
【０３００】
更に、図４１（ａ）に示すように、補助ガイド領域（２次ガイド領域）６３の直下にｐ型の第１のブロック領域６５を選択的に設け、ガイド領域６４の直下にｐ型で第１のブロック領域６５よりも高不純物密度の第２のブロック領域６６を選択的に設ければ、電荷変調されないで取り込まれる成分を減らすことができる。図４１（ａ）では、第１のブロック領域６５は表面埋込領域６２の下部の一部に重複するように形成されている。又、第２のブロック領域６６は、第１のブロック領域６５の上部の一部に下部が重複するように形成され、第２のブロック領域６６の上部は、表面埋込領域６２の下部及び補助ガイド領域６３の下部の一部に食い込むような態様で形成されている。
【０３０１】
図４１（ａ）に示すように、第１のブロック領域６５及び第２のブロック領域６６を設けた場合でも、図４１（ｂ）に示した電位分布図から分かるように、発生したキャリアの移動先となる表面埋込領域６２の電位分布の一番底になるところを補助ガイド領域６３が設定し、補助ガイド領域６３にガイド領域６４の細い先端部が接触するような構造にできるので、すべての領域で電位傾斜が大きくなり、測長素子の高速動作を実現できる。又、第１のブロック領域６５及び第２のブロック領域６６は、イオン注入の２重打ち込みで形成できる。
【０３０２】
又、第２〜第７の実施形態で説明した測長素子の構造に対しても、ｎ型の半導体領域を３段以上の多段で構成し、補助ガイド領域（２次ガイド領域）及びガイド領域（主ガイド領域）の直下にそれぞれブロック領域を形成すれば、電荷変調されないで取り込まれる成分を減らすことができるという有利な効果と共に、画素サイズが大きなフォトダイオードでも、すべての領域で電位傾斜が大きくなり高速化できる。
【０３０３】
更に、例えば、第１の実施形態に係る測長素子では、フォーク型の平面形状をなす表面埋込領域２５において、フォークの歯のそれぞれが図１に示したように紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状を例示的に示した。しかしながら段差を無限小に小さくして、段数を無限大にすれば、図４２に示すように、直線状に末広がりになる形状を得ることができる。
【０３０４】
現実には、フォトリソグラフィー技術におけるマスクレベルの形状が図１に示したような多段の段差形状であっても、露光技術等の製造プロセスの制限から、多段の段差形状がなだらかになり、図４２に示すような形状になる場合もある。図４２に示すような直線状に末広がりになる形状であっても、空乏化したフォークの歯の部分のすべての領域で高いドリフト電界が発生するようにできる。したがって、図４２に示すような直線状の末広がり形状の場合においても、信号電荷としての光電子をフォークの歯の長手方向に沿って高速に移動させることができる。
【０３０５】
第１の実施形態に係る測長素子のガイド領域２６aに関しても、図１に示したような形状ではなく図４２に示すような形状でも、空乏化したガイド領域２６aの部分のすべての領域で高いドリフト電界が発生するようにできる。したがって、図４２に示すようなガイド領域２６aの平面形状でも信号電荷としての光電子をガイド領域２６aの長手方向に沿って高速に移動させることができる。
【０３０６】
又、第２の実施形態で説明した横方向電界制御効果を用いる構造を第３〜第７の実施形態に係る測長素子に適用することにより、第３〜第７の実施形態に係る測長素子で説明した「転送ゲート方式」よりも高速に電荷転送が行えることも、上記の説明と本発明の趣旨から、容易に理解できるであろう。
【０３０７】
又、第１の実施形態に係る測長素子では、図１に示すように、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、この新たな凸部の先端に、ｎ型で表面埋込領域２５よりも高不純物密度の第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅが接続されている場合を例示した。しかしながら、図４３及び図４４に示すように、表面埋込領域２５がなす幹経路の受光部側の位置において、幹経路の長手方向に直交する方向に突出する新たな凸部を設けていない構造であってもよい。即ち、表面埋込領域２５が、第１排出ドレイン領域２４a及び第２排出ドレイン領域２４ｅから離間して設けられていてもよい。
【０３０８】
又、第７の実施形態に係る測長素子では、図２８に示すように、表面埋込領域２５が、紙面の上の方から下の方に行くに従い末広がりに広がるような多段の段差（ステップ）形状である逆Ｕ字型の平面形状を例示的に示した。しかしながら段差を無限小に小さくして、段数を無限大にすれば、図４５に示すように、直線状に末広がりになる台形状の表面埋込領域６２や、図示を省略するが曲線状に末広がりになる放物線に近い逆Ｕ字型の形状の表面埋込領域を得ることができる。また、現実には、フォトリソグラフィー技術におけるマスクレベルの形状が図２８に示したような多段の段差形状であっても、露光技術等の製造プロセスの制限から、多段の段差形状がなだらかになり、図４５に示すような台形状の形状になる場合もある。図４５に示すように直線状に末広がりになる形状であっても、信号電荷としての光電子を高速に移動させることができる。表面埋込領域６２の先端が図４５の更に上方まで伸びる場合には、表面埋込領域６２の外形が、逆Ｖ字型（二等辺三角形）に近似できる包絡線形状を有していてもよい。
【０３０９】
即ち、表面埋込領域６３の外形又はその外形の包絡線の形状は、受光部の位置において、平面パターン上、ガイド領域（６４，６５）の補助ガイド領域６３の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、信号電荷の輸送方向に垂直方向に測った幅が次第に広くなっていればよい。また、例えば図４５に示したガイド領域（６４，６５）の補助ガイド領域６３が無く、主ガイド領域６４のみが設けられていてもよい。
【０３１０】
更に、本発明の測長素子内のフォトダイオードを構成する半導体材料はシリコン（Ｓｉ）に限定されるものではない。III−Ｖ族間化合物半導体やII−VI族間化合物半導体等の種々の化合物半導体を用いた測長素子や固体撮像装置においても、第１〜第７の実施形態で例示的に説明した測長素子や固体撮像装置の構造やその技術的思想は適用可能である。
【０３１１】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０３１２】
２１，６１…半導体基板
２２…画素形成層
２３…ウェル領域
２４a、２４ａａ，２４ｂａ，２４ｇ…第１排出ドレイン領域
２４ｂｅ，２４ａｅ，２４ｅ，２４ｆ…第２排出ドレイン領域
２４ｊ…第３排出ドレイン領域
２４ｋ…第４排出ドレイン領域
２４，２４ａｂ，２４ｂ，２４ｂｂ，２４ｈ…第１電荷蓄積領域
２４ａｄ，２４ｂｄ，２４ｉ，２４ｄ…第２電荷蓄積領域
２４ａｃ，２４ｂｃ，２４ｌ，２４ｃ…第３電荷蓄積領域
２５，２５ｐ，２５ｑ，６２…表面埋込領域
２５a…第１の表面埋込領域
２５ｂ…第２の表面埋込領域
２５ｐ，２５ｑ，２５ｒ，２５ｓ…マイクロレンズ
２６a，２６ｂ，２６ｆ，６４…ガイド領域（主ガイド領域）
２６ｄ…第１ガイド領域
２６ｅ…第２ガイド領域
２７…ピニング層
３１…絶縁膜
３２．３２a，３２ｂ，３２ｃ…フィールド絶縁膜の端部
４１a，４１ａａ，４１ｂａ，４１ｍ…第１排出ゲート電極
４１ａｂ，４１ｂ，４１ｂｂ，４１ｌ…第２排出ゲート電極
４１ｎ…第３排出ゲート電極
４１ｏ…第４排出ゲート電極
４２a，４２，４２ｂ，４２ｈ…第１転送ゲート電極
４４a，４４，４４ｂ，４４ｈ…第２転送ゲート電極
４３a，４３，４３ｂ，４３ｈ…第３転送ゲート電極
４２ｐ…第１電界制御電極
４４ｐ…第２電界制御電極
４３ｐ…第３電界制御電極
５１…遮光板
６５…第１のブロック領域
６６…第２のブロック領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2016157910.tif 000021
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2016157910.tif 000038
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【手続補正書】
【提出日】平成28年9月21日(2016.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体からなる画素形成層と、
開口部を有し、該開口部の下方の前記画素形成層に受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記受光部において、前記画素形成層との接合構造でフォトダイオードを構成するように、前記画素形成層の上部に選択的に配置され、更に、前記受光部の位置から前記遮光板で遮光された複数の位置まで到達するように、前記画素形成層の上部を延在して分岐形状に３つ以上である複数の凸部を構成する、第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達し、平面パターン上、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなるように、前記表面埋込領域の上部の一部に配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備えることを特徴とする測長素子。
【請求項２】
前記ガイド領域が、
前記開口部の下方の一部に一方の端部が配置され、他方の端部が前記転送制御機構に向かう、第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
前記補助ガイド領域に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達する、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
を備えることを特徴とする請求項１に記載の測長素子。
【請求項３】
前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項１又は２に記載の測長素子。
【請求項４】
前記表面埋込領域の前記受光部の位置から前記分岐形状の位置に至るまでの幹経路の途中に、該幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、
該新たな凸部の先端に、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１〜３のいずれか１項に記載の測長素子。
【請求項５】
前記表面埋込領域の外形又は該外形の包絡線の形状が、前記受光部の位置において、平面パターン上、前記ガイド領域の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなることを特徴とする請求項１〜４のいずれか１項に記載の測長素子。
【請求項６】
第１導電型の半導体からなる画素形成層と、
複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域の両端部から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、平面パターン上、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなるように、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備えることを特徴とする測長素子。
【請求項７】
前記ガイド領域が、
前記複数の開口部の下方のそれぞれに配置された、第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
前記補助ガイド領域にそれぞれの分岐端部の先端部分が到達し、他方の端部が前記電荷変調部配置領域に配置された、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
を備えることを特徴とする請求項６に記載の測長素子。
【請求項８】
前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項６又は７に記載の測長素子。
【請求項９】
前記表面埋込領域の前記両端部側に前記電荷変調部配置領域の長手方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項６〜８のいずれか１項に記載の測長素子。
【請求項１０】
第１導電型の半導体からなる画素形成層と、
前記画素形成層によって定義される画素領域の周辺に複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された前記画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって放射状に突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、平面パターン上、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなるように、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備えることを特徴とする測長素子。
【請求項１１】
前記ガイド領域が、
前記複数の開口部の下方のそれぞれに配置された第２導電型で前記表面埋込領域よりも高不純物密度の補助ガイド領域と、
前記補助ガイド領域の数に対応した数の分岐端部を有し、前記電荷変調部配置領域の位置から前記複数の補助ガイド領域の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記補助ガイド領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度の主ガイド領域と、
を備えることを特徴とする請求項１０に記載の測長素子。
【請求項１２】
前記ガイド領域の直下となる前記画素形成層の上部に、第１導電型で前記画素形成層よりも高不純物密度のブロック領域を備えることを特徴とする請求項１０又は１１に記載の測長素子。
【請求項１３】
前記表面埋込領域の前記放射状に突出した箇所の前記受光端部に近い側に、前記放射状方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１０〜１２のいずれか１項に記載の測長素子。
【請求項１４】
前記排出ドレイン領域に隣接して配置され、前記新たな凸部を経由した前記排出ドレイン領域への電荷の排出を制御する排出制御機構を更に備えることを特徴とする請求項５、９又は１３に記載の測長素子。
【請求項１５】
前記複数の転送制御機構のそれぞれが、
前記複数の凸部のそれぞれの上に設けられたゲート絶縁膜と、
該ゲート絶縁膜の上にそれぞれ設けられた転送ゲート電極と、
を備え、該転送ゲート電極に印加されるそれぞれの電圧によって、前記複数の凸部のそれぞれに定義される転送路の電位を制御し、前記信号電荷の前記複数の電荷蓄積領域への移動をそれぞれ制御することを特徴とする請求項１〜１４のいずれか１項に記載の測長素子。
【請求項１６】
前記複数の転送制御機構のそれぞれが、
前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記複数の凸部のそれぞれを挟むように前記画素形成層上に絶縁膜を介して配列された一対の電界制御電極と、
を備え、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記複数の凸部の空乏化電位を変化させることにより、前記複数の凸部中を転送される前記信号電荷の移動を制御することを特徴とする請求項１〜１５のいずれか１項に記載の測長素子。
【請求項１７】
第１導電型の半導体からなる画素形成層と、
開口部を有し、該開口部の下方の前記画素形成層に受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記受光部において、前記画素形成層との接合構造でフォトダイオードを構成するように、前記画素形成層の上部に選択的に配置され、更に、前記受光部の位置から前記遮光板で遮光された複数の位置まで到達するように、前記画素形成層の上部を延在して分岐形状に３つ以上である複数の凸部を構成する、第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記開口部の下方の一部に一方の端部が配置され、複数に分岐した他方の端部が前記転送制御機構の少なくとも一部まで到達し、平面パターン上、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなるように、前記表面埋込領域の上部の一部に配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
【請求項１８】
前記画素のそれぞれにおいて、前記表面埋込領域の前記受光部の位置から前記分岐形状の位置に至るまでの幹経路の途中に、該幹経路の長手方向に直交する方向に突出する新たな凸部を更に設け、
該新たな凸部の先端に、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項１７に記載の固体撮像装置。
【請求項１９】
前記画素のそれぞれにおいて、前記表面埋込領域の外形又は該外形の包絡線の形状が、前記受光部の位置において、平面パターン上、前記ガイド領域の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなることを特徴とする請求項１７又は１８に記載の固体撮像装置。
【請求項２０】
第１導電型の半導体からなる画素形成層と、
複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域の両端部から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、平面パターン上、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなるように、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方にそれぞれの分岐端部の先端部分が配置された、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
【請求項２１】
前記画素のそれぞれにおいて、前記表面埋込領域の前記両端部側に前記電荷変調部配置領域の長手方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項２０に記載の固体撮像装置。
【請求項２２】
第１導電型の半導体からなる画素形成層と、
前記画素形成層によって定義される画素領域の周辺に複数の開口部を有し、該複数の開口部の下方の前記画素形成層にそれぞれ受光部の位置を定義するように、前記画素形成層の上方に配置された遮光板と、
前記遮光板で遮光された前記画素領域の中央の位置に複数の凸部を有する電荷変調部配置領域を配置し、該電荷変調部配置領域から前記複数の開口部の数に対応した数の受光端部を前記複数の開口部に向かって放射状に突出させ、それぞれの前記受光端部の占有領域が前記複数の開口部のそれぞれの面積がカバーできる大きさに設定され、前記受光部のそれぞれにおいて、前記画素形成層との接合構造でそれぞれフォトダイオードを構成するように、前記画素形成層の上部に埋め込まれた第２導電型の表面埋込領域と、
前記複数の凸部の先端部にそれぞれ接続され、第２導電型で前記表面埋込領域よりも高不純物密度の電荷蓄積領域と、
前記複数の凸部のそれぞれに、前記電荷蓄積領域に隣接して配置され、前記電荷蓄積領域への信号電荷の転送を制御する、複数の転送制御機構と、
前記複数の開口部の数に対応した数の分岐端部を有し、平面パターン上、前記信号電荷の輸送方向に垂直方向に測った幅が次第に広くなるように、前記電荷変調部配置領域の上となる前記遮光板で遮光された位置から前記複数の開口部の下方に放射状にそれぞれの分岐端部の先端部分が向かった、第２導電型で前記表面埋込領域よりも高不純物密度で、前記電荷蓄積領域よりも低不純物密度のガイド領域と、
を備える画素を複数個半導体チップ上に配列したことを特徴とする固体撮像装置。
【請求項２３】
前記画素のそれぞれにおいて、前記表面埋込領域の前記放射状に突出した箇所の前記受光端部に近い側に、前記放射状方向に直交する方向に突出する新たな凸部を更にそれぞれ設け、
該新たな凸部の先端のそれぞれに、第２導電型で前記表面埋込領域よりも高不純物密度の排出ドレイン領域を接続したことを特徴とする請求項２２に記載の固体撮像装置。
【請求項２４】
前記画素のそれぞれにおいて、前記排出ドレイン領域に隣接して配置され、前記新たな凸部を経由した前記排出ドレイン領域への電荷の排出を制御する排出制御機構を更に備えることを特徴とする請求項１８，２１又は２３に記載の固体撮像装置。
【請求項２５】
前記画素のそれぞれにおいて、前記複数の転送制御機構のそれぞれが、
前記複数の凸部のそれぞれの上に設けられたゲート絶縁膜と、
該ゲート絶縁膜の上にそれぞれ設けられた転送ゲート電極と、
を備え、該転送ゲート電極に印加されるそれぞれの電圧によって、前記複数の凸部のそれぞれに定義される転送路の電位を制御し、前記信号電荷の前記複数の電荷蓄積領域への移動をそれぞれ制御することを特徴とする請求項１８〜２４のいずれか１項に記載の固体撮像装置。
【請求項２６】
前記画素のそれぞれにおいて、前記複数の転送制御機構のそれぞれが、
前記信号電荷の転送方向と直交する方向に沿って、平面パターン上、前記複数の凸部のそれぞれを挟むように前記画素形成層上に絶縁膜を介して配列された一対の電界制御電極と、
を備え、それぞれの電界制御電極に互いに異なる電界制御電圧を印加し、前記複数の凸部の空乏化電位を変化させることにより、前記複数の凸部中を転送される前記信号電荷の移動を制御することを特徴とする請求項１８〜２５のいずれか１項に記載の固体撮像装置。
【手続補正書】
【提出日】平成29年9月28日(2017.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
前記排出ドレイン領域に隣接して配置され、前記新たな凸部を経由した前記排出ドレイン領域への電荷の排出を制御する排出制御機構を更に備えることを特徴とする請求項４、９又は１３に記載の測長素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
次に、第１の実施形態に係る測長素子の第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、図２（ｂ）に示すようにII−II方向から見た断面方向に沿った電位分布において破線で示したように、両側の電位障壁がなくなる。即ち、第１排出ゲート電極４１aに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、平面内では図９に示したような等電位線で示される電位分布となり、幹経路部分に形成された静電誘導チャネル部に達した電子は、図９に極太の実線で示した経路に沿って、第１排出ドレイン領域２４a側に分岐して排出される。図９において、太い実線（図９では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図９では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図９では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図９では「２Ｖ」と表記）は電位２Ｖ以上且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図９では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。電位分布の図示を省略しているが、第２排出ゲート電極４１ｂに高い高電位（Ｈ）のゲート信号ＧDを印加すると、幹経路部分に形成された静電誘導チャネル部に達した電子は、第２排出ドレイン領域２４ｅに分岐して排出される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
図１に示すように第１の実施形態に係る測長素子の電荷変調部には、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３が配置されている。第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加することによって図６に示すような電位分布が形成される。又、第２転送ゲート電極４４に中間電位（Ｍ）のゲート信号Ｇ2を印加することによって図７に示すような電位分布が形成され、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加することによって図８に示すような電位分布が形成される。このように、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のそれぞれに中間電位（Ｍ）のゲート信号を印加することによって、対応する３つの第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのそれぞれに図６〜図８に太い実線で示したような経路に沿って、信号電荷が高速転送され、光パルスに同期した光電荷検出を行う測長素子の基本動作がなされる。図６〜図８において、太い実線（図６〜図８では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図６〜図８では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図６〜図８では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図６〜図８では「２Ｖ」と表記）は電位２Ｖ以上且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図６〜図８では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
そして、第１転送トランジスタＱ1T，第２転送トランジスタＱ2T及び第３転送トランジスタＱ3Tのそれぞれの他方の端部は、ノードＤ1としての第１電荷蓄積領域２４ｂ，ノードＤ2としての第２電荷蓄積領域２４ｄ及びノードＤ3としての第３電荷蓄積領域２４ｃに接続される回路構成となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
絶縁膜３１や第１のピニング層等の上層側の構造があるので、実際には見えないが、第１ガイド領域２６ｕは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第１ガイド領域２６ｕの第１のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
第３の実施形態に係る測長素子においては、第１の表面埋込領域２５ｕがなす第１の分岐構造の幹部分となる幹経路において、幹経路の長手方向に直交する方向に突出する新たな凸部を更に左右方向に設けている。左右方向に向かう新たな凸部のそれぞれの先端に、ｎ型で第１の表面埋込領域２５ｕよりも高不純物密度の上側第１排出ドレイン領域２４ｕａ及び上側第２排出ドレイン領域２４ｕｅが接続されている。そして、図１６に示すように、第３の実施形態に係る測長素子は、上側第１排出ドレイン領域２４ｕａに隣接して配置され、第１の表面埋込領域２５ｕの右方向に延びる新たな凸部を経由して上側第１排出ドレイン領域２４ｕａに向かう電荷の排出を制御する上側第１排出制御機構（３１，４１ｕａ）と、上側第２排出ドレイン領域２４ｕｅに隣接して配置され、第１の表面埋込領域２５ｕの左方向に延びる新たな凸部を経由して上側第２排出ドレイン領域２４ｕｅに向かう電荷の排出を制御する上側第２排出制御機構（３１，４１ｕｂ）を更に備える。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
絶縁膜３１や第２のピニング層等の上層側の構造があるので、実際には見えないが、第２ガイド領域２６ｖは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第２ガイド領域２６ｖの第２のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
即ち、図１６に示すように、第３の実施形態に係る測長素子の下側に配置した第１のフォトダイオード部と、第１のフォトダイオード部の右側から立ち上がる第１の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（下側）において、幹経路を両側から挟むように左右対称に配置された上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂを配置しているので、上側第１排出ゲート電極４１ｕａ及び上側第２排出ゲート電極４１ｕｂによって、上側第１排出ドレイン領域２４ｕａ及び上側第２排出ドレイン領域２４ｕｅへの光電荷の排出と、上側第１転送制御機構（３１，４２ｕ），上側第２転送制御機構（３１，４４ｕ）及び上側第３転送制御機構（３１，４３ｕ）を備えた第１の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
同様に、上側に配置した第２のフォトダイオード部と第２のフォトダイオード部の左側から下側にぶら下がる第２の電荷変調部との間には、Ｔ字型に分岐する部分の手前側（上側）において、幹経路を両側から挟むように左右対称に配置された下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂを配置しているので、下側第１排出ゲート電極４１ｖａ及び下側第２排出ゲート電極４１ｖｂによって、下側第１排出ドレイン領域２４ｖａ及び下側第２排出ドレイン領域２４ｖｅへの光電荷の排出と、下側第１転送制御機構（３１，４２ｖ），下側第２転送制御機構（３１，４４ｖ）及び下側第３転送制御機構（３１，４３ｖ）を備えた第２の電荷変調部側への光電荷の輸送の切り替え制御を行うことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
更に、第１及び第２の実施形態に係る測長素子と同様に、第３の実施形態に係る測長素子においても、受光部近傍側に位置する幹経路から第１及び第２の電荷変調部に至る静電誘導チャネル部を十分な長さとし、第１及び第２の電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
（第４の実施形態）
図１８に主要部の概略を上面側から見た平面図を示すように、本発明の第４の実施形態に係る測長素子は、１画素に１点鎖線で示した２つの開口部（アパーチャ部）を有する遮光板５１によって受光部の位置を定義したロックインピクセルである。図１８において符号３２a及び３２ｅはフィールド絶縁膜の端部を意味する。即ち、フィールド絶縁膜の端部３２a及び３２ｅによって囲まれた領域がロックインピクセルの活性領域になるので、第４の実施形態に係る測長素子は、１画素に２つの活性領域が存在する。図示を省略しているが、図２（a）、図３（a）及び図４（a）に示した断面構造と同様に、フィールド絶縁膜の下にはｐ型のウェル領域２３が形成されている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
絶縁膜３１や第１ピニング層等の上層側の構造があるので、実際には見えないが、第１ガイド領域２６ｄは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第１ガイド領域２６ｄの第１のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
そして、図１８に示すように、第４の実施形態に係る測長素子は、左側第１排出ドレイン領域２４ａａに隣接して配置され、第１の表面埋込領域２５aの右方向に延びる新たな凸部を経由して左側第１排出ドレイン領域２４ａａに向かう電荷の排出を制御する左側第１排出制御機構（３１，４１ａａ）と、左側第２排出ドレイン領域２４ａｅに隣接して配置され、第１の表面埋込領域２５aの左方向に延びる新たな凸部を経由して左側第２排出ドレイン領域２４ａｅに向かう電荷の排出を制御する左側第２排出制御機構（３１，４１ａｂ）を更に備える。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
絶縁膜３１や第２ピニング層等の上層側の構造があるので、実際には見えないが、第２ガイド領域２６ｅは、遮光板５１を上から見た平面図において、遮光板５１の開口部に第２ガイド領域２６ｅの第２のフォトダイオード側の端部が露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正の内容】
【０１５１】
図２０に２点鎖線で示すように、第１の開口部が定義する第１の受光部の上には第１のマイクロレンズ５３ｐが配置され、第２の開口部が定義する第２の受光部の上には第２のマイクロレンズ５３ｑが配置され、第３の開口部が定義する第３の受光部の上には第３のマイクロレンズ５３ｒが配置され、第４の開口部が定義する第４の受光部の上には第４のマイクロレンズ５３ｓが配置されている。４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ５３ｐ，５３ｑ，５３ｒ，５３ｓで集光された光を受ける。なお、マイクロレンズ５３ｐ，５３ｑ，５３ｒ，５３ｓは必ずしも必須ではなく、入力光（到来光）の強度が強い場合等は、マイクロレンズ５３ｐ，５３ｑ，５３ｒ，５３ｓを省略してもよい。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１６６
【補正方法】変更
【補正の内容】
【０１６６】
絶縁膜３１や第１ピニング層等の上層側の構造があるので、実際には見えないが、ガイド領域２６ｆは、遮光板５１を上から見た平面図において、遮光板５１の４つの開口部のそれぞれに、略Ｈ字型のガイド領域２６ｆの４つのフォトダイオード側の端部が、それぞれ露出する平面パターンであり、他の部分は遮光板５１によって遮蔽されている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１９４
【補正方法】変更
【補正の内容】
【０１９４】
第１及び第２の受光端部の平面パターンが一体領域として形成され、第３及び第４の受光端部の平面パターンが一体領域として形成されているので、第１及び第２の受光部側の表面埋込領域２５ｑのそれぞれの左辺は共通の辺を構成し、第３及び第４の受光部側の表面埋込領域２５ｑのそれぞれの右辺は共通の辺を構成しているのでリソグラフィー上、より単純な平面パターンになっている。又、第１及び第２の受光端部の平面パターンが一体領域として形成され、第３及び第４の受光端部の平面パターンが一体領域として形成されているので、図２０及び図２１に示した表面埋込領域２５ｐの平面パターンよりも遮光板５１で被覆された領域の面積が広くなっている。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１９９
【補正方法】変更
【補正の内容】
【０１９９】
＜第５の実施形態の変形例２＞
図２４に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例２に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義している点では、図２０に示したロックインピクセルの平面パターンと同様である。又、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ５３ｐ，５３ｑ，５３ｒ，５３ｓで集光された光を受けることも、図２０に示したロックインピクセルの平面パターンと同様である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正の内容】
【０２０３】
但し、ガイド領域２６ｇの４つの分岐端部でＨ字型に挟まれた中央部は、図２４に示した平面図から分かるように、帯状に水平方向に左右に延びる矩形領域ではなく、上下に凹凸を備えているので、正確にはガイド領域２６ｇの全体形状はＨ字型ではない。第５の実施形態の変形例２に係る測長素子においては、第１転送制御機構（３１，４２ｈ），第２転送制御機構（３１，４４ｈ）及び第３転送制御機構（３１，４３ｈ）によって電荷変調部を構成している。そして、ガイド領域２６ｇは、概略としてはＨ字型をなす平面構造によって、４つの位置から光電子を信号電荷として集め、集めた信号電荷をＨ字の中央に配置した電荷変調部の狭い転送路（転送チャネル）に導くための半導体領域であり、表面埋込領域２５ｐよりも高不純物密度の半導体領域として形成できる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０２０９
【補正方法】変更
【補正の内容】
【０２０９】
＜第５の実施形態の変形例３＞
図２５に主要部の概略を上面側から見た平面図を示すように、本発明の第５の実施形態の変形例３に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルであり、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ５３ｐ，５３ｑ，５３ｒ，５３ｓで集光された光を受ける点では図２０及び図２４に示した構造と同様である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２２０
【補正方法】変更
【補正の内容】
【０２２０】
（第６の実施形態）
図２６に主要部の概略を上面側から見た平面図を示すように、本発明の第６の実施形態に係る測長素子は、左側上段に１点鎖線で示す第１の開口部（アパーチャ部）、左側下段に１点鎖線で示す第２の開口部、右側下段に１点鎖線で示す第３の開口部及び右側上段に１点鎖線で示す第４の開口部を配置した、１画素に４つの開口部を有する遮光板５１によって４つの受光部の位置を定義したロックインピクセルであり、４つの受光部のそれぞれに設けられる４つのフォトダイオードは、それぞれ独立したマイクロレンズ５３ｐ，５３ｑ，５３ｒ，５３ｓで集光された光を受ける点では図２０、図２４及び図２５に示した構造と同様である。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２２５
【補正方法】変更
【補正の内容】
【０２２５】
表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）を構成する大きなＸ字の左上方向に伸びる電荷変調部配置領域の第１の受光端部２５ｓ1側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ上側第１排出ドレイン領域２４ｍ１ａ及び下側第１排出ドレイン領域２４ｍ１ｂが接続されている。大きなＸ字の左下方向に伸びる電荷変調部配置領域の第２の受光端部２５ｓ2側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ上側第２排出ドレイン領域２４ｍ２ａ及び下側第２排出ドレイン領域２４ｍ２ｂが接続されている。大きなＸ字の右下方向に伸びる電荷変調部配置領域の第３の受光端部２５ｓ3側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ下側第３排出ドレイン領域２４ｍ３ａ及び上側第３排出ドレイン領域２４ｍ３ｂが接続されている。大きなＸ字の右上方向に伸びる電荷変調部配置領域の第１の受光端部２５ｓ4側には、電荷変調部配置領域に直交する方向に両側に凸部（枝部）が設けられ、両側の凸部の先端にはそれぞれ下側第４排出ドレイン領域２４ｍ４ａ及び上側第４排出ドレイン領域２４ｍ４ｂが接続されている。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２３３
【補正方法】削除
【補正の内容】
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２３４
【補正方法】変更
【補正の内容】
【０２３４】
更に、＋の凸部横棒の右側端部に設けられた中心部排出ドレイン領域２４ｑに隣接して配置され、表面埋込領域（２５ｓ1，２５ｓ2，２５ｓ3，２５ｓ4）から＋の凸部横棒を経由して中心部排出ドレイン領域２４ｑに向かう電荷の排出を制御する中心部排出制御機構（３１，４７）も備えている。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２３５
【補正方法】変更
【補正の内容】
【０２３５】
第６の実施形態に係る測長素子は、上述した上側第１排出制御機構（３１，４１ｔ１ａ）、下側第１排出制御機構（３１，４１ｔ１ｂ）、上側第２排出制御機構（３１，４１ｔ２ａ）、下側第２排出制御機構（３１，４１ｔ２ｂ）、下側第３排出制御機構（３１，４１ｔ３ａ）、上側第３排出制御機構（３１，４１ｔ３ｂ）、下側第４排出制御機構（３１，４１ｔ４ａ）、上側第４排出制御機構（３１，４１ｔ４ｂ）、中心部排出制御機構（３１，４７）によって、上側第１排出ドレイン領域２４ｍ１ａ、下側第１排出ドレイン領域２４ｍ１ｂ、上側第２排出ドレイン領域２４ｍ２ａ、下側第２排出ドレイン領域２４ｍ２ｂ、下側第３排出ドレイン領域２４ｍ３ａ、下側第３排出ドレイン領域２４ｍ３ｂ、下側第４排出ドレイン領域２４ｍ４ａ、上側第４排出ドレイン領域２４ｍ４ｂ中心部排出ドレイン領域２４ｑへの光電荷の排出と、第１転送制御機構（３１，４８），第２転送制御機構（３１，４５）及び第３転送制御機構（３１，４６）による第１電荷蓄積領域２４ｒ，第２電荷蓄積領域２４ｏ及び第３電荷蓄積領域２４ｐへの光電荷の輸送の切り替え制御を行うことができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２３９
【補正方法】変更
【補正の内容】
【０２３９】
２段目には、自己のゲートが接地された２つの第２の接合型電界効果トランジスタＱp21及びＱp22で静電誘導チャネル部を表している。直列接続した２つの第２の接合型電界効果トランジスタＱp21及びＱp22の中間タップに、電荷排出用の第２電荷排出ＭＯＳトランジスタＱD2のソース端子が接続され、第２電荷排出ＭＯＳトランジスタＱD2のドレイン端子が高電位の電源ＶDDに接続されている。図２７中の左側の２段目の破線部は、半導体領域中での接続のため、空乏化による電界によって高速に電子が流れる経路であることを意味している。図２７において、第２のフォトダイオードＤij2で発生した光電子は、上側第２排出制御機構（３１，４１ｔ２ａ）及び下側第２排出制御機構（３１，４１ｔ２ｂ）をそれぞれ構成する排出ゲート電極４１ｔ２ａ及び排出ゲート電極４１ｔ２ｂのそれぞれに印加する電圧ＧD2＝Ｌであれば、共通の電荷変調部に信号電荷として直ちに到達する。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０２６２
【補正方法】変更
【補正の内容】
【０２６２】
図５のポテンシャル分布から分かるように、第１の実施形態に係る測長素子では、発生したキャリアの移動先となる表面埋込領域２５の電位分布の一番底になるところに、ガイド領域２６aの細い先端部が接触しており、その周辺はフラットに近い。一方、第７の実施形態に係る測長素子では、図２９（ｂ）のポテンシャル分布から分かるように、表面埋込領域６２の電位分布の一番底に向けて、略Ｖ字状に急峻な勾配の電位分布となっている。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０２６７
【補正方法】変更
【補正の内容】
【０２６７】
図２８に示すように第７の実施形態に係る測長素子の電荷変調部には、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３が配置されている。第１転送ゲート電極４２に中間電位（Ｍ）のゲート信号Ｇ1を印加することによって図３２に示すような電位分布が形成される。又、第２転送ゲート電極４４に中間電位（Ｍ）のゲート信号Ｇ2を印加することによって図３３に示すような電位分布が形成され、第３転送ゲート電極４３に中間電位（Ｍ）のゲート信号Ｇ3を印加することによって図３４に示すような電位分布が形成される。図３２〜図３４において、太い実線（図３２〜図３４では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図３２〜図３４では「０Ｖ」と表記」）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図３２〜図３４では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図３２〜図３４では「２Ｖ」と表記）は電位２Ｖ以上且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図３２〜図３４では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。このように、３つの第１転送ゲート電極４２，第２転送ゲート電極４４，第３転送ゲート電極４３のそれぞれに中間電位（Ｍ）のゲート信号を印加することによって、対応する３つの第１電荷蓄積領域２４ｂ，第２電荷蓄積領域２４ｄ，第３電荷蓄積領域２４ｃのそれぞれに図３２〜図３４に太い実線で示したような経路に沿って、信号電荷が高速転送され、光パルスに同期した光電荷検出を行う測長素子の基本動作がなされる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０２６８
【補正方法】変更
【補正の内容】
【０２６８】
又、第７の実施形態に係る測長素子の第１排出ゲート電極４１a及び第２排出ゲート電極４１ｂに中間電位（Ｍ）よりも高い高電位（Ｈ）のゲート信号ＧDを印加すると、平面内では図３５に示したような等電位線で示される電位分布となり、幹経路部分に形成された静電誘導チャネル部に達した電子は、図３５に極太の実線で示した経路に沿って、第１排出ドレイン領域２４a側に分岐して排出される。図３５において、太い実線（図３５では「−０．２Ｖ」と表記）は電位−０．２Ｖの等電位線を示し、１点鎖線（図３５では「０Ｖ」と表記）は電位０Ｖ以上且つ１Ｖ未満（０Ｖから０．２５Ｖ刻み）の等電位線を示し、細い実線（図３５では「１Ｖ」と表記）は電位１Ｖ以上且つ２Ｖ未満（１Ｖから０．２５Ｖ刻み）の等電位線を示し、細かい破線（図３５では「２Ｖ」と表記）は電位２Ｖ以上且つ３Ｖ未満（２Ｖから０．２５Ｖ刻み）の等電位線を示し、長い破線（図３５では「３Ｖ」と表記）は電位３Ｖ以上且つ４Ｖ未満（３Ｖから０．２５Ｖ刻み）の等電位線を示す。電位分布の図示を省略しているが、第２排出ゲート電極４１ｂに高い高電位（Ｈ）のゲート信号ＧDを印加すると、幹経路部分に形成された静電誘導チャネル部に達した電子は、第２排出ドレイン領域２４ｅに分岐して排出される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０２７７
【補正方法】変更
【補正の内容】
【０２７７】
第７の実施形態に係る測長素子においても、式（４）又は式（８）を用いることにより、第７の実施形態に係る測長素子は光飛行時間測定に好適な機能を有していることが分かる。このため、第７の実施形態に係る測長素子を固体撮像装置の画素（ロックインピクセル）として、同一半導体チップ上に画素サイズが５μｍ角以上となる大面積の画素を複数個配列した場合であっても、高速の信号電荷の転送が可能で高感度、且つ低暗電流の光飛行時間距離画像センサが実現できる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０２７８
【補正方法】変更
【補正の内容】
【０２７８】
特に、第１の実施形態に係る測長素子と同様に、第７の実施形態に係る測長素子においても、受光部近傍側に位置する幹経路から電荷変調部に至る静電誘導チャネル部を十分な長さとし、電荷変調部を遮光板５１によって光シールドしているので、短時間パルスを用いて背景光の影響を軽減する上で、大きな効果がある。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０３０９
【補正方法】変更
【補正の内容】
【０３０９】
即ち、表面埋込領域６３の外形又はその外形の包絡線の形状は、受光部の位置において、平面パターン上、ガイド領域（６３，６４）の補助ガイド領域６３の周囲を囲むように台形、放物曲線、逆Ｕ字型、若しくは逆Ｖ字型をなすように、信号電荷の輸送方向に垂直方向に測った幅が次第に広くなっていればよい。また、例えば図４５に示したガイド領域（６３，６４）の補助ガイド領域６３が無く、主ガイド領域６４のみが設けられていてもよい。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０３１２
【補正方法】変更
【補正の内容】
【０３１２】
２１，６１…半導体基板
２２…画素形成層
２３…ウェル領域
２４a、２４ａａ，２４ｂａ，２４ｇ…第１排出ドレイン領域
２４ｂｅ，２４ａｅ，２４ｅ，２４ｆ…第２排出ドレイン領域
２４ｊ…第３排出ドレイン領域
２４ｋ…第４排出ドレイン領域
２４，２４ａｂ，２４ｂ，２４ｂｂ，２４ｈ…第１電荷蓄積領域
２４ａｄ，２４ｂｄ，２４ｉ，２４ｄ…第２電荷蓄積領域
２４ａｃ，２４ｂｃ，２４ｌ，２４ｃ…第３電荷蓄積領域
２５，２５ｐ，２５ｑ，６２…表面埋込領域
２５a…第１の表面埋込領域
２５ｂ…第２の表面埋込領域
２５ｐ，２５ｑ，２５ｒ，２５ｓ…マイクロレンズ
２６a，２６ｂ，２６ｆ，６４…ガイド領域（主ガイド領域）
２６ｄ…第１ガイド領域
２６ｅ…第２ガイド領域
２７…ピニング層
３１…絶縁膜
３２．３２a，３２ｂ，３２ｃ…フィールド絶縁膜の端部
４１a，４１ａａ，４１ｂａ，４１ｍ…第１排出ゲート電極
４１ａｂ，４１ｂ，４１ｂｂ，４１ｌ…第２排出ゲート電極
４１ｎ…第３排出ゲート電極
４１ｏ…第４排出ゲート電極
４２a，４２，４２ｂ，４２ｈ…第１転送ゲート電極
４４a，４４，４４ｂ，４４ｈ…第２転送ゲート電極
４３a，４３，４３ｂ，４３ｈ…第３転送ゲート電極
４２ｐ…第１電界制御電極
４４ｐ…第２電界制御電極
４３ｐ…第３電界制御電極
５１…遮光板
５３ｐ，５３ｑ，５３ｒ，５３ｓ…マイクロレンズ
６５…第１のブロック領域
６６…第２のブロック領域
【国際調査報告】
2016157910.tif 000049
2016157910.tif 000050
2016157910.tif 000051
2016157910.tif 000052