(57)【要約】  炭化珪素半導体装置は、ＳｉＣ層３０内に設けられたｎ型のドリフト層２と、ｐ型の複数のウェル領域３と、ウェル領域３に挟まれたドリフト層２の部分であるＪＦＥＴ領域ＪＲと、少なくともＪＦＥＴ領域ＪＲを覆うゲート絶縁膜６およびゲート電極７とを備える。ゲート絶縁膜６およびゲート電極７は、ゲート絶縁膜６およびゲート電極７を構成する元素とは異なる元素を含む異元素含有領域１０を含む。
2017138221.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素層と、
前記炭化珪素層内に設けられた第１導電型のドリフト層と、
前記炭化珪素層の上層部に選択的に設けられ、前記第１導電型とは異なる第２導電型の複数のウェル領域と、
前記複数のウェル領域に挟まれた前記ドリフト層の部分であり、前記炭化珪素層の上面に達するＪＦＥＴ領域と、
前記炭化珪素層上に設けられ、少なくとも前記ＪＦＥＴ領域を覆う絶縁膜と、
前記絶縁膜を介して前記ＪＦＥＴ領域上に設けられた電極と、を備え、
前記絶縁膜および前記電極は、前記絶縁膜および前記電極を構成する元素とは異なる異元素を含む領域を含む
炭化珪素半導体装置。
【請求項２】
前記異元素は、前記電極を構成する元素のいずれよりも電気陰性度が高い
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記電極は、珪素から構成され、不純物ドーパントとして燐、砒素、アンチモン、硼素、ガリウムのいずれかを含み、
前記異元素は、炭素、窒素、フッ素、硫黄、塩素、セレン、臭素、ヨウ素のいずれかである
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記異元素を含む領域は、前記ＪＦＥＴ領域の上方のみに設けられている
請求項１から請求項３のいずれか一項に記載の炭化珪素半導体装置。
【請求項５】
前記異元素の面密度は、１×１０１３ｃｍ−２以上、１×１０１５ｃｍ−２以下である
請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置。
【請求項６】
前記異元素の濃度ピークは、前記絶縁膜と前記電極との境界から上下に１００ｎｍ以下の範囲内に位置している
請求項１から請求項５のいずれか一項に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素層に第１導電型のドリフト層を形成する工程と、
前記炭化珪素層の上層部に、前記第１導電型とは異なる第２導電型の複数のウェル領域を選択的に形成する工程と、
前記複数のウェル領域に挟まれた前記ドリフト層の部分であるＪＦＥＴ領域を覆うように、前記炭化珪素層上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記ＪＦＥＴ領域を覆うように電極を形成する工程と、
前記電極に対し、前記絶縁膜および前記電極を構成する元素とは異なる異元素をイオン注入する工程と、を備える
炭化珪素半導体装置の製造方法。
【請求項８】
前記異元素をイオン注入する工程の後に、熱処理により前記異元素を拡散させる工程をさらに備える
請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記異元素は、炭素、窒素、フッ素、硫黄、塩素、セレン、臭素、ヨウ素のいずれかである
請求項７または請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記異元素をイオン注入する工程において、前記異元素は、前記電極における前記ＪＦＥＴ領域の上方の領域にのみイオン注入される
請求項７から請求項９のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記異元素をイオン注入する工程において、前記電極にイオン注入される前記異元素のドーズ量は、１×１０１３ｃｍ−２以上、１×１０１５ｃｍ−２以下である
請求項７から請求項１０のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、炭化珪素半導体装置、すなわち炭化珪素（ＳｉＣ）層を有する半導体装置、を用いた電力用半導体装置が実用化されつつあり、その信頼性を向上するための検討が行われている。ＳｉＣ自体は高い絶縁破壊強度を有するため、炭化珪素半導体装置における絶縁破壊は、ＳｉＣ層ではなくその上に設けられた絶縁膜で生じやすい。よって信頼性を確保するためには絶縁膜の劣化を防止することが重要である。特に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＩＧＢＴ（Insulated Gate Bipolar Transistor）のように絶縁ゲート構造を有する炭化珪素半導体装置においては、ゲート絶縁膜の絶縁破壊を防ぐことが望まれる。【０００３】
実用的な電力用半導体装置としてのＳｉＣ−ＭＯＳＦＥＴまたはＳｉＣ−ＩＧＢＴは、通常、ｎ型のドリフト層を挟んで対向するｐ型のウェル領域を有する。ウェル領域に挟まれたドリフト層の部分は、ＪＦＥＴ（Junction-Field-Effect-Transistor）領域とも称される。電力用半導体装置がオフ状態にある際には、ＪＦＥＴ領域上に位置するゲート絶縁膜に高い電界が印加される。このため、絶縁膜の絶縁破壊はＪＦＥＴ領域上のゲート電極で特に生じやすく、これを防ぐための種々の技術が提案されている（例えば、下記の特許文献１〜３）。【０００４】
特許文献１〜３には、ＭＯＳＦＥＴにおけるＪＦＥＴ領域の中央上部（特許文献３では貫通転位が存在する部分）にｐ−領域を形成した構成が開示されている。この構成によれば、ＭＯＳＦＥＴがオフ状態のとき、ＪＦＥＴ領域上部の空乏化が促進され、それによってＪＦＥＴ領域上部のゲート絶縁膜にかかる電界強度が抑制される。したがって、半導体装置に高電圧がかかったときのゲート絶縁膜の破壊を防止できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−０６０９３０号公報
【特許文献２】特開２０１１−２１１０２０号公報
【特許文献３】特開２０１３−２５４８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１〜３の技術では、ＪＦＥＴ領域の一部にｐ−領域（電界緩和領域）が存在することで、ＭＯＳＦＥＴのオフ時におけるゲート絶縁膜の破壊を防止できる。しかし、ＭＯＳＦＥＴのオン時には、キャリア電子の走行が当該ｐ−領域によって阻害されるため、オン抵抗の増大が懸念される。【０００７】
一方、本発明者らは、ＭＯＳＦＥＴのオフ時におけるゲート絶縁膜の破壊が以下のようなメカニズムで起こることを突き止めた。ＭＯＳＦＥＴのオフ時には、ＪＦＥＴ領域とゲート絶縁膜との界面の電位がソース電極およびゲート電極の電位よりも高くなるため、ゲート絶縁膜に電界が生じ、それによりゲート電極からゲート絶縁膜へキャリア電子が僅かにトンネルリークする。トンネルリークしたキャリア電子は、ゲート絶縁膜内で高電界により加速され、ＳｉＣ層へ注入される。その際、高エネルギーを得たキャリア電子がＳｉＣ層内でインパクトイオン化を引き起こす。このとき生じたホールは、電界により加速されてゲート絶縁膜に衝突あるいはゲート絶縁膜に再注入され、ゲート絶縁膜の経時劣化を引き起こし、それがゲート絶縁膜の破壊に繋がる。【０００８】
本発明は以上のような課題を解決するためになされたものであり、ゲート絶縁膜の劣化を抑制してゲート絶縁膜の破壊を防止できる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る炭化珪素半導体装置は、炭化珪素層と、前記炭化珪素層内に設けられた第１導電型のドリフト層と、前記炭化珪素層の上層部に選択的に設けられ、前記第１導電型とは異なる第２導電型の複数のウェル領域と、前記複数のウェル領域に挟まれた前記ドリフト層の部分であり、前記炭化珪素層の上面に達するＪＦＥＴ領域と、前記炭化珪素層上に設けられ、少なくとも前記ＪＦＥＴ領域を覆う絶縁膜と、前記絶縁膜を介して前記ＪＦＥＴ領域上に設けられた電極と、を備え、前記絶縁膜および前記電極は、前記絶縁膜および前記電極を構成する元素とは異なる元素を含む領域を含む。
【発明の効果】
【００１０】
本発明によれば、電極から絶縁膜へリークするキャリア電子が抑制させるため、そのキャリア電子のリークに起因する絶縁膜の劣化を防止できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態に係る炭化珪素半導体装置のユニットセルの構成を概略的に示す部分断面図である。
【図２】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図３】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図４】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図５】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図６】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図７】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図８】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図９】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図１０】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図１１】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を示す工程図である。
【図１２】従来の炭化珪素半導体装置のオフ状態における、ＪＦＥＴ領域のＭＯＳ構造のバンド図である。
【図１３】本発明の一実施の形態に係る炭化珪素半導体装置のオフ状態における、異元素（陰性元素）の面密度に対するエネルギーポテンシャルの依存性を示すグラフである。
【図１４】本発明の一実施の形態に係る炭化珪素半導体装置のオフ状態における、ゲート絶縁膜の電界とゲートリーク電流との関係の、異元素（陰性元素）が発生させるエネルギーポテンシャルへの依存性を示すグラフである。
【図１５】本発明の一実施の形態に係る炭化珪素半導体装置のオフ状態における、ＪＦＥＴ領域のＭＯＳ構造のバンド図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰り返さない。
【００１３】
図１は、本実施の形態に係る炭化珪素半導体装置であるＭＯＳＦＥＴの構成を示す図であり、ＭＯＳＦＥＴのユニットセルの部分の断面を示す部分断面図である。図１のように、当該ＭＯＳＦＥＴは、ＳｉＣ基板１（炭化珪素基板）、ＳｉＣ層３０（炭化珪素層）、ゲート絶縁膜６（絶縁膜）、ゲート電極７（電極）、ソース電極８、およびドレイン電極９を備えている。
【００１４】
ＳｉＣ基板１は、ＳｉＣから作られたｎ型（第１導電型）基板である。ＳｉＣ基板１のｎ型不純物の濃度は、後述するドリフト層２の不純物濃度よりも高い。よって、ＳｉＣ基板１の抵抗率はドリフト層２の抵抗率よりも低い。また、ＳｉＣ基板１は、単結晶構造を有し、その結晶構造は六方晶系であり、好ましくはポリタイプ４Ｈを有する。ＳｉＣ基板１の上面（ＳｉＣ層３０側の面）の面方位は（０００１）もしくは（０００−１）面である。
【００１５】
ＳｉＣ層３０は、ＳｉＣ基板１の上面上に設けられている。ここで、ＳｉＣ層３０において、ＳｉＣ基板１に面する表面を「下面Ｓ１」（第１の面）、その反対側の表面を「上面Ｓ２」（第２の面）と定義する。図１のように、ＳｉＣ層３０は、ｎ型のドリフト層２と、ｐ型（第２導電型）の複数のウェル領域３と、ｎ型の複数のソース領域４と、ｐ型の複数のコンタクト領域５とを含む。ＳｉＣ層３０の厚さは、例えば１〜１００μｍである。
【００１６】
ドリフト層２は、ウェル領域３の間の部分でＳｉＣ層３０の上面Ｓ２に達している。また、ドリフト層２の底部は、ＳｉＣ層３０の下面Ｓ１に達している。従って、ドリフト層２の最大厚さは、ＳｉＣ層３０の厚さに相当し、例えば１〜１００μｍである。また、ドリフト層２において隣り合うウェル領域３に挟まれた部分が、ＪＦＥＴ領域ＪＲである。ＪＦＥＴ領域ＪＲは、ＳｉＣ層３０の上面Ｓ２において、ウェル領域３が互いに隣り合う方向（図１における横方向）に、幅ＷＪを有する。
【００１７】
ウェル領域３は、ＳｉＣ層３０の上層部に部分的（選択的）に形成されており、ソース領域４およびコンタクト領域５が形成されない部分（ソース領域４とＪＦＥＴ領域ＪＲとの間の部分）で、ＳｉＣ層３０の上面Ｓ２に達している。また、ウェル領域３の深さ（厚さ）は、ＳｉＣ層３０の厚さよりも小さく、よって、ウェル領域３はＳｉＣ層３０の下面Ｓ１から離間している。
【００１８】
ソース領域４は、ウェル領域３の上層部に、ＪＦＥＴ領域ＪＲから離間して形成されている。ソース領域４はＳｉＣ層３０の上面Ｓ２に達している。また、ソース領域４の深さ（厚さ）はウェル領域３の厚さよりも小さく、よって、ソース領域４はウェル領域３の下のドリフト層２からも離間している。
【００１９】
コンタクト領域５は、ウェル領域３の上層部に、ソース領域４に隣接して形成されている。ソース領域４は、ＳｉＣ層３０の上面Ｓ２に達すると共に、ウェル領域３にも達している。ただし、コンタクト領域５の深さ（厚さ）は、ウェル領域３の厚さよりも小さく、よって、コンタクト領域５はウェル領域３の下のドリフト層２からは離間している。
【００２０】
以上から分かるように、ＳｉＣ層３０の上面Ｓ２には、ドリフト層２の一部であるＪＦＥＴ領域ＪＲの上面、ウェル領域３の上面、ソース領域４の上面、および、コンタクト領域５の上面がそれぞれ部分的に含まれている。また、ＳｉＣ層３０の下面Ｓ１は、ドリフト層２０の下面に相当する。
【００２１】
ゲート絶縁膜６は、ＳｉＣ層３０の上面Ｓ２上に設けられ、ソース領域４の上面の一部およびコンタクト領域５の上面を露出する開口部を有している。逆に言えば、ＪＦＥＴ領域ＪＲの上面、ウェル領域３におけるＪＦＥＴ領域ＪＲとソース領域４と間の部分の上面、および、ソース領域４の残りの部分（開口部に露出しない部分）の上面は、ゲート絶縁膜６によって覆われる。ゲート絶縁膜６は例えば酸化珪素（ＳｉＯ２）により形成される。
【００２２】
ゲート電極７は、ゲート絶縁膜６上に設けられている。図１のように、ゲート電極７は、ゲート絶縁膜６を介して、ＪＦＥＴ領域ＪＲ、および、ウェル領域３におけるＪＦＥＴ領域ＪＲとソース領域４と間の部分に対向するように配置される。本実施の形態では、ゲート電極７は、珪素から構成されており、不純物ドーパントとして、燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、硼素（Ｂ）、ガリウム（Ｇａ）のいずれかを含むものとする。
【００２３】
ゲート絶縁膜６およびゲート電極７は、ゲート絶縁膜６とゲート電極７との境界近傍に、ゲート絶縁膜６およびゲート電極７を構成する元素とは異なる元素（以下「異元素」という）が添加された異元素含有領域１０を含んでいる。本実施の形態では、異元素含有領域１０は、ＪＦＥＴ領域ＪＲの上方の部分のみに設けられる。つまり、ＪＦＥＴ領域ＪＲの直上から外れた領域のゲート電極７とゲート絶縁膜６との界面には、上記異元素は含有されていない。なお、“ゲート電極７を構成する元素”には、ゲート電極７に導入された不純物ドーパントも含まれる。
【００２４】
また、本実施の形態では、異元素含有領域１０を構成する異元素は、ゲート電極７を構成するいずれの元素よりも電気陰性度が高い元素（陰性元素）である。陰性元素種としては、炭素（Ｃ）、窒素（Ｎ）、フッ素（Ｆ）、硫黄（Ｓ）、塩素（Ｃｌ）、セレン（Ｓｅ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などを用いることができる。また、異元素含有領域１０における異元素の面密度は、１×１０１３ｃｍ−２以上、１×１０１５ｃｍ−２以下の範囲内であり、異元素含有領域１０における異元素の濃度ピークの値は、例えば１×１０２０ｃｍ−３以上、１×１０２２ｃｍ−３以下の範囲内とする。
【００２５】
ソース電極８は、ＳｉＣ層３０の上面Ｓ２上に形成されており、ゲート絶縁膜６の開口部内でソース領域４およびコンタクト領域５に接している。ソース電極８は、ソース領域４およびコンタクト領域５にオーミック接合した電極である。
【００２６】
ドレイン電極９は、ＳｉＣ基板１の下面に接するように形成されている。つまり、ドレイン電極９は、ＳｉＣ基板１を介して、ＳｉＣ層３０の下面Ｓ１に対向して配置されている。ドレイン電極９は、ＳｉＣ基板１を介してＳｉＣ層３０にオーミックに接合された電極である。
【００２７】
次に、図１に示したＭＯＳＦＥＴの製造方法を、図２〜図１１の工程図を参照しつつ説明する。なお、各工程図の視野は、図１の視野に対応している。
【００２８】
まず、上面の面方位が（０００１）面もしくは（０００−１）面であるＳｉＣ基板１を準備し、ＳｉＣ基板１の上面にＳｉＣ層３０をエピタキシャル成長により形成する。これにより、ＳｉＣ基板１に面する下面Ｓ１およびその反対側の上面Ｓ２を有するＳｉＣ層３０が得られる（図２）。ＳｉＣ層３０を形成するエピタキシャル成長は、例えばＣＶＤ（Chemical Vapor Deposition）法により行うことができる。このとき、ＳｉＣ層３０に、ｎ型不純物（ドナー）を導入することで、ＳｉＣ層３０はｎ型のドリフト層２として形成される。ＳｉＣ層３０（ドリフト層２）に導入するｎ型不純物の濃度（ドナー濃度）は、例えば１×１０１５ｃｍ−３以上、１×１０１８ｃｍ−３以下の範囲内である。
【００２９】
次に、ＳｉＣ層３０の上面Ｓ２上に、ウェル領域３の形成領域上が開口されたレジストマスク（不図示）を形成し、その上からＳｉＣ層３０へｐ型不純物（アクセプタ）をイオン注入する。それにより、ＳｉＣ層３０の上層部に、選択的に複数のウェル領域３が形成される（図３）。また、ドリフト層２において隣り合うウェル領域３に挟まれた部分が、ＪＦＥＴ領域ＪＲとして規定される。ウェル領域３の間隔は、ＪＦＥＴ領域ＪＲの幅ＷＪに相当し、その幅はレジストマスクの幅によって規定される。その後、レジストマスクは除去される。
【００３０】
ウェル領域３を構成するｐ型不純物としては、例えばアルミニウム（Ａｌ）、ホウ素（Ｂ）またはガリウム（Ｇａ）が用いられ、その濃度（アクセプタ濃度）は、ドリフト層２のドナー濃度よりも高く、例えば１×１０１５ｃｍ−３以上、１×１０１９ｃｍ−３以下の範囲内である。また、当該ｐ型不純物のイオン注入の深さは、ドリフト層２の厚さよりも小さい範囲で、例えば０．５〜３μｍ程度とされる。
【００３１】
続いて、ＳｉＣ層３０の上面Ｓ２上に、ソース領域４の形成領域上が開口されたレジストマスク（不図示）を形成し、その上からＳｉＣ層３０へｎ型不純物（ドナー）をイオン注入する。それにより、各ウェル領域３の上層部に、選択的にソース領域４が形成される（図４）その後、レジストマスクは除去される。
【００３２】
ソース領域４を構成するｎ型不純物としては、例えば窒素、リンまたはヒ素が用いられ、その濃度は、例えば１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲内である。また、当該ｎ型不純物のイオン注入の深さは、ウェル領域３の厚さよりも小さい範囲で、例えば０．１〜２μｍ程度とされる。
【００３３】
次に、ＳｉＣ層３０の上面Ｓ２上に、コンタクト領域５の形成領域上が開口されたレジストマスク（不図示）を形成し、その上からＳｉＣ層３０へｐ型不純物をイオン注入する。それにより、各ウェル領域３の上層部のソース領域４に隣接する位置に、選択的にコンタクト領域５が形成される（図５）。その後、レジストマスクは除去される。
【００３４】
コンタクト領域５を構成するｐ型不純物としては、例えばアルミニウム、ホウ素またはガリウムが用いられ、その濃度は、例えば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲内である。また、当該ｐ型不純物のイオン注入の深さは、ウェル領域３の厚さよりも小さい範囲で、０．１〜２．１μｍ程度とされる。また、コンタクト領域５の深さは、コンタクト領域５がウェル領域３に十分に達するように、ソース領域４の深さよりも大きいことが望ましい。
【００３５】
このようにドリフト層２、ウェル領域３、ソース領域４、およびコンタクト領域５を含むＳｉＣ層３０を形成した後、当該ＳｉＣ層３０を備えるＳｉＣ基板１に対し、熱処理装置を用いた熱処理（アニール）を行う。この熱処理は、例えばアルゴンなどの不活性ガス雰囲気中で、１３００〜２１００℃の範囲で行われる。これにより、上記の各工程でＳｉＣ層３０にイオン注入した不純物が電気的に活性化する。
【００３６】
その後、ＳｉＣ層３０の上面Ｓ２に対し、７００〜１４００℃の範囲の温度での熱酸化処理、または、ＣＶＤ法などの堆積法による積層処理により、ＳｉＣ層３０の上面Ｓ２上にゲート絶縁膜６を形成する（図６）。ゲート絶縁膜６の膜厚は、１０〜２００ｎｍの範囲内とする。
【００３７】
続いて、ゲート絶縁膜６上に、例えばＣＶＤ法により多結晶珪素（ポリシリコン）膜を堆積し、フォトリソグラフィ技術およびエッチング技術を用いて当該多結晶珪素膜をパターニングすることで、ゲート電極７を形成する（図７）。ゲート電極７は、断面視で、両端が隣り合うソース領域４上に位置するように、パターニングされる。すなわち、ゲート電極７は、断面視で、隣り合うソース領域４の間に跨がり、その間のウェル領域３およびＪＦＥＴ領域ＪＲを覆うように形成される。
【００３８】
次に、ゲート絶縁膜６およびゲート電極７が形成されたＳｉＣ層３０上に、ＪＦＥＴ領域ＪＲの直上が開口されたレジストマスクを形成し、その上から、ゲート絶縁膜６およびゲート電極７を構成する元素とは異なる元素（異元素）として、ゲート電極７を構成するいずれの元素よりも電気陰性度が高い元素（陰性元素）をゲート電極７にイオン注入して添加する。それにより、ゲート電極７におけるＪＦＥＴ領域ＪＲの直上部分に、異元素が注入された領域１１（異元素注入領域）が形成される（図８）。その後、レジストマスクは除去される。ここでは、異元素種として、例えば炭素、窒素、フッ素、硫黄、塩素、セレン、臭素、ヨウ素などを用い、その注入ドーズ量は、１×１０１３ｃｍ−２以上１×１０１５ｃｍ−２以下とする。
【００３９】
続いて、異元素注入領域１１を含むゲート電極７を備えるＳｉＣ基板１に対し、熱処理装置を用いた熱処理（アニール）を行う。この熱処理は、例えば窒素やアルゴンなどの不活性ガス雰囲気中で、８００〜１１００℃の範囲で行われる。これにより、異元素注入領域１１の異元素が熱拡散し、ゲート電極７とゲート絶縁膜６との界面へ向かって拡散する（図９）。ゲート絶縁膜６は、ゲート電極７を構成する多結晶珪素膜に比べて、不純物の拡散係数が遥かに低い。そのため、異元素の拡散は、ゲート電極７とゲート絶縁膜６との界面で止まって、ＪＦＥＴ領域ＪＲの直上のゲート絶縁膜６とゲート電極７との境界に、異元素による異元素含有領域１０が形成される（図１０）。結果として、異元素含有領域１０における異元素の濃度ピークは、ゲート電極７とゲート絶縁膜６との界面から、上下１００ｎｍ以内の範囲に位置することになる。
【００４０】
その後、ゲート絶縁膜６をパターニングして、ソース領域４およびコンタクト領域５に達する開口部を形成し、その開口部に露出されたソース領域４およびコンタクト領域５に跨がるように、ソース電極８を形成する（図１１）。ソース電極８の材料としては、例えばニッケル、チタン、アルミニウム、モリブデン、クロム、白金、タングステン、タンタル、ニオブ、珪素もしくは炭化チタン、これらの窒化物、またはこれらの合金が用いられる。
【００４１】
そして、ＳｉＣ基板１の下面にドレイン電極９を形成する。ドレイン電極９の材料は、ソース電極８の材料と同様のものでよい。その後、ソース電極８およびドレイン電極９の各々と、これらが接触している炭化珪素とを合金化させるための熱処理を行う。この熱処理は、例えば温度９５０〜１０００℃、処理時間２０〜６０秒、および昇温速度１０〜２５℃／秒の条件で行うことができる。以上により、図１に示した本実施の形態に係るＭＯＳＦＥＴが完成する。
【００４２】
以下、本実施の形態に係るＭＯＳＦＥＴにより得られる効果について説明する。例えば、ドレイン電極９に正電圧が印加される実使用時において、ＭＯＳＦＥＴがオフ状態（ソース領域４とＪＦＥＴ領域ＪＲとの間のウェル領域３にチャネルが形成されていない状態）のとき、ドリフト層２とウェル領域３との間のｐｎ接合の逆バイアスによって空乏層が素子全領域に拡がり、その空乏層によってソース電極８とドレイン電極９との間は電気的に絶縁される。このとき、ゲート電極７とドレイン電極９との間には上記の逆バイアスとほぼ同じ電圧が印加される。また、ＪＦＥＴ領域ＪＲでは、ドリフト層２がゲート絶縁膜６に接するため、ＪＦＥＴ領域ＪＲ上のゲート絶縁膜６にも高電界が印加されることになる。すなわち、ＭＯＳＦＥＴのオフ状態では、ＪＦＥＴ領域ＪＲにおけるｎ型ＭＯＳ構造は空乏状態となり、ゲート絶縁膜６に逆方向電界が印加された状態となる。
【００４３】
図１２は、異元素含有領域１０の無い従来の炭化珪素半導体装置（ＭＯＳＦＥＴ）のオフ状態における、ＪＦＥＴ領域のＭＯＳ構造のバンド図である。従来のＭＯＳＦＥＴでは、上記の逆方向電界により、図１２に示すように、ゲート電極７（Ｐｏｌｙ−Ｓｉ）からゲート絶縁膜６（ＳｉＯ２）に向かって、ＦＮ（Fowler-Nordheim）トンネルリークによりキャリア電子が注入され、ゲートリーク電流が生じる。ゲート絶縁膜６に注入されたキャリア電子は、高電界により加速されながらゲート絶縁膜６を通過し、ドリフト層２（４Ｈ−ＳｉＣ）へと流れる。このキャリア電子は高エネルギーを得ているため、ドリフト層２でインパクトイオン化によりホールを励起する。励起されたホールは、ドリフト層２内でゲート絶縁膜６へ向かって加速され、一部の高エネルギーホールはゲート絶縁膜６に再注入される。なお、ＦＮトンネルリークによるキャリア電子の電流量は、ＦＮトンネルリークのための障壁エネルギーΦＢで決まる。
【００４４】
ここで、本実施の形態に係るＭＯＳＦＥＴの異元素含有領域１０内の異元素（陰性元素）が発生させるエネルギーポテンシャルΔΦＳについて説明する。異元素含有領域１０内の異元素は、その高い電気陰性度により周囲の電子を捕獲し、負の固定電荷を形成する。各異元素が１個の電子を捕獲すると仮定し、異元素の面密度をＮＳとすると、異元素含有領域１０内の異元素が発生させるエネルギーポテンシャルΔΦＳは、
ΔΦＳ＝ＮＳ２／２ε０εＳＮＤ
と表される。ここで、ε０は真空誘電率、εＳはゲート電極７の比誘電率、ＮＤはゲート電極７における異元素のドーピング密度である。
【００４５】
図１３は、エネルギーポテンシャルΔΦＳの異元素（陰性元素）の面密度ＮＳに対する依存性を表している。図１３のように、異元素の面密度ＮＳが大きいほど、エネルギーポテンシャルΔΦＳが高くなることが分かる。エネルギーポテンシャルΔΦＳが上昇すると、キャリア電子がゲート電極７からゲート絶縁膜６へＦＮトンネルリークするための障壁ポテンシャルΦＢを高くなり、ゲートリーク電流を大幅に減らすことができる。図１４は、ゲート絶縁膜６の電界ＥＯＸとゲートリーク電流ＩＧとの関係の、エネルギーポテンシャルΔΦＳに対する依存性を示すグラフである。図１４のように、エネルギーポテンシャルΔΦＳが高いほど、同一の電界ＥＯＸに対するゲートリーク電流ＩＧは小さくなる。
【００４６】
従って、異元素含有領域１０を有するＭＯＳＦＥＴでは、図１５に示すように、ドリフト層２に流れ込むキャリア電子の量が大幅に低減される。それにより、炭化珪素の空乏層内で励起される高エネルギーホールの量が大幅に低減され、ゲート絶縁膜６へのホール再注入が抑制される。その結果、ゲート絶縁膜６の劣化が抑制され、ゲート絶縁膜の破壊を防止できる。また、ＪＦＥＴ領域ＪＲ内にｐ型の電界緩和領域を形成する場合とは異なりオン抵抗の増大を伴わないため、ＭＯＳＦＥＴのオン特性と損なうことを防止しつつ、オフ時の信頼性を向上させることができる。
【００４７】
本実施の形態では、本発明が適用された炭化珪素半導体装置としてＭＯＳＦＥＴを示したが、本発明の適用はＭＯＳＦＥＴに限られず、他のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよい。さらに、本発明が適用される炭化珪素半導体装置はＭＩＳＦＥＴでなくてもよく、例えばＩＧＢＴであってもよい。例えば図１のＳｉＣ基板１の導電型をｐ型にすれば、ＳｉＣ基板１をコレクタ層とするＩＧＢＴを得ることができる。ただし、ＩＧＢＴのコレクタ層は“基板”で構成される必要はなく、例えば、ＳｉＣ基板１上のドリフト層２にコレクタ層としてのｐ型領域を形成した後で、ＳｉＣ基板１を除去する方法を採ってもよい。
【００４８】
また、上記の説明では、第１導電型をｎ型、第２導電型をｐ型として説明したが、それを逆にしてもよい（すなわち、各領域に添加する不純物（ドナーおよびアクセプタ）の導電型を入れ替えてもよい）。例えば、図１のＭＯＳＦＥＴにおいて、第１導電型をｐ型、第２導電型をｎ型とすれば、ｐチャネル型のＭＯＳＦＥＴが得られる。また、各不純物を添加するために行われるイオン注入工程の順番は、上で説明したものに限られず、任意の順番でよい。
【００４９】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５０】
１  ＳｉＣ基板、３０  ＳｉＣ層、２  ドリフト層、ＪＲ  ＪＦＥＴ領域、３  ウェル領域、４  ソース領域、５  コンタクト領域、６  ゲート絶縁膜、７  ゲート電極、８  ソース電極、９  ドレイン電極、１０  異元素含有領域、１１  異元素注入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成30年3月22日(2018.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素層と、
前記炭化珪素層内に設けられた第１導電型のドリフト層と、
前記炭化珪素層の上層部に選択的に設けられ、前記第１導電型とは異なる第２導電型の複数のウェル領域と、
前記複数のウェル領域内に設けられた前記第１導電型のソース領域と、
前記複数のウェル領域に挟まれた前記ドリフト層の部分であり、前記炭化珪素層の上面に達するＪＦＥＴ領域と、
前記ソース領域と前記ＪＦＥＴ領域に挟まれたウェル領域内に設けられるチャネル領域と、
前記炭化珪素層上に設けられ、少なくとも前記ＪＦＥＴ領域を覆う絶縁膜と、
前記絶縁膜を介して前記ＪＦＥＴ領域上に設けられた電極と、を備え、
前記絶縁膜および前記電極は、前記絶縁膜および前記電極を構成する元素とは異なる異元素を含む領域を含み、
前記異元素を含む領域は、前記ＪＦＥＴ領域の上方に設けられており、チャネル領域の上方には設けられていない
炭化珪素半導体装置。
【請求項２】
前記異元素は、前記電極を構成する元素のいずれよりも電気陰性度が高い
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記電極は、珪素から構成され、不純物ドーパントとして燐、砒素、アンチモン、硼素、ガリウムのいずれかを含み、
前記異元素は、炭素、窒素、フッ素、硫黄、塩素、セレン、臭素、ヨウ素のいずれかである
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記異元素の面密度は、１×１０１３ｃｍ−２以上、１×１０１５ｃｍ−２以下である
請求項１から請求項３のいずれか一項に記載の炭化珪素半導体装置。
【請求項５】
前記異元素の濃度ピークは、前記絶縁膜と前記電極との境界から上下に１００ｎｍ以下の範囲内に位置している
請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置。
【請求項６】
炭化珪素層に第１導電型のドリフト層を形成する工程と、
前記炭化珪素層の上層部に、前記第１導電型とは異なる第２導電型の複数のウェル領域を選択的に形成する工程と、
前記複数のウェル領域に挟まれた前記ドリフト層の部分であるＪＦＥＴ領域を覆うように、前記炭化珪素層上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記ＪＦＥＴ領域を覆うように電極を形成する工程と、
前記電極に対し、前記絶縁膜および前記電極を構成する元素とは異なる異元素をイオン注入する工程と、を備え、
前記異元素は、炭素、窒素、フッ素、硫黄、塩素、セレン、臭素、ヨウ素のいずれかである
炭化珪素半導体装置の製造方法。
【請求項７】
炭化珪素層に第１導電型のドリフト層を形成する工程と、
前記炭化珪素層の上層部に、前記第１導電型とは異なる第２導電型の複数のウェル領域を選択的に形成する工程と、
前記複数のウェル領域内に前記第１導電型のソース領域を選択的に形成する工程と、
前記複数のウェル領域に挟まれた前記ドリフト層の部分であるＪＦＥＴ領域を覆うように、前記炭化珪素層上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記ＪＦＥＴ領域を覆うように電極を形成する工程と、
前記電極に対し、前記絶縁膜および前記電極を構成する元素とは異なる異元素をイオン注入する工程と、を備え、
前記異元素は、前記電極における前記ＪＦＥＴ領域の上方にイオン注入され、チャネル領域の上方にはイオン注入されない
炭化珪素半導体装置の製造方法。
【請求項８】
前記異元素をイオン注入する工程の後に、熱処理により前記異元素を拡散させる工程をさらに備える
請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記異元素は、炭素、窒素、フッ素、硫黄、塩素、セレン、臭素、ヨウ素のいずれかである
請求項７または請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記異元素をイオン注入する工程において、前記電極にイオン注入される前記異元素のドーズ量は、１×１０１３ｃｍ−２以上、１×１０１５ｃｍ−２以下である
請求項６から請求項９のいずれか一項に記載の炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る炭化珪素半導体装置は、炭化珪素層と、前記炭化珪素層内に設けられた第１導電型のドリフト層と、前記炭化珪素層の上層部に選択的に設けられ、前記第１導電型とは異なる第２導電型の複数のウェル領域と、前記複数のウェル領域内に設けられた前記第１導電型のソース領域と、前記複数のウェル領域に挟まれた前記ドリフト層の部分であり、前記炭化珪素層の上面に達するＪＦＥＴ領域と、前記ソース領域と前記ＪＦＥＴ領域に挟まれたウェル領域内に設けられるチャネル領域と、前記炭化珪素層上に設けられ、少なくとも前記ＪＦＥＴ領域を覆う絶縁膜と、前記絶縁膜を介して前記ＪＦＥＴ領域上に設けられた電極と、を備え、前記絶縁膜および前記電極は、前記絶縁膜および前記電極を構成する元素とは異なる元素を含む領域を含み、前記異元素を含む領域は、前記ＪＦＥＴ領域の上方に設けられており、チャネル領域の上方には設けられていない。
【国際調査報告】
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