(57)【要約】  半導体デバイス駆動回路は、第１電圧レベルを有する入力信号をレベルシフトする第１レベルシフト回路を含み、前記入力信号に基づいて前記第１電圧レベルよりも高い第２電圧レベルを有する駆動信号を生成する信号伝達回路と、前記駆動信号で駆動される半導体スイッチング素子の不飽和電圧を検知した場合に、前記第１電圧レベルを有する第１エラー信号を出力する不飽和電圧検知回路と、を備える。半導体デバイス駆動回路は、前記第１エラー信号または前記第１エラー信号をパルス信号に変換した変換信号をレベルシフトすることにより、前記第２電圧レベルを有する第２エラー信号を生成する。半導体デバイス駆動回路は、前記第２エラー信号が入力されると前記半導体スイッチング素子をソフト遮断させるように前記半導体スイッチング素子の駆動信号を変更するソフト遮断回路を、さらに備える。
2017098624.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧レベルを有する入力信号をレベルシフトする第１レベルシフト回路を含み、前記入力信号に基づいて前記第１電圧レベルよりも高い第２電圧レベルを有する駆動信号を生成する信号伝達回路と、
前記駆動信号で駆動される半導体スイッチング素子の不飽和電圧を検知した場合に、前記第１電圧レベルを有する第１エラー信号を出力する不飽和電圧検知回路と、
を備え、
前記第１エラー信号をレベルシフトすることにより又は前記第１エラー信号をパルス信号に変換した変換信号をレベルシフトした信号により、前記第２電圧レベルを有する第２エラー信号を生成し、
前記第２エラー信号が入力されると前記半導体スイッチング素子をソフト遮断させるように前記半導体スイッチング素子の駆動信号を変更するソフト遮断回路を、さらに備える半導体デバイス駆動回路。
【請求項２】
第２レベルシフト回路を備え、
前記第２レベルシフト回路を用いて前記第１エラー信号をレベルシフトすることにより前記第２エラー信号を生成する請求項１に記載の半導体デバイス駆動回路。
【請求項３】
前記変換信号を前記第１レベルシフト回路に入力し、前記変換信号を前記第１レベルシフト回路でレベルシフトした信号に基づいて前記第２エラー信号を生成する請求項１に記載の半導体デバイス駆動回路。
【請求項４】
前記信号伝達回路は、前記第１レベルシフト回路の前段に設けられた一次側信号伝達回路と、前記第１レベルシフト回路の後段に設けられた二次側信号伝達回路と、を含み、
前記一次側信号伝達回路は、前記入力信号の立ち上がりエッジに応答して前記第１電圧レベルの第１オンパルス信号を生成し、前記入力信号の立ち下がりエッジに応答して前記第１電圧レベルの第１オフパルス信号を生成し、
前記第１レベルシフト回路は、前記第１オンパルス信号をレベルシフトして前記第２電圧レベルの第２オンパルス信号を生成し、前記第１オフパルス信号をレベルシフトして前記第２電圧レベルの第２オフパルス信号を生成し、
前記二次側信号伝達回路は、前記第２オンパルス信号の入力に応答して立上がり前記第２オフパルス信号の入力に応答して立ち下がるパルス信号を前記駆動信号として生成し、
前記変換信号は、前記第１オフパルス信号とはパルス幅が異なり、
前記第１オフパルス信号に代えて前記変換信号を前記第１レベルシフト回路に入力し、
前記変換信号を前記第１レベルシフト回路でレベルシフトした信号に基づいて前記第２エラー信号を生成する請求項３に記載の半導体デバイス駆動回路。
【請求項５】
前記信号伝達回路は、前記第１レベルシフト回路の前段に設けられた一次側信号伝達回路と、前記第１レベルシフト回路の後段に設けられた二次側信号伝達回路と、を含み、
前記一次側信号伝達回路は、前記入力信号の立ち上がりエッジに応答して前記第１電圧レベルの第１オンパルス信号を生成し、前記入力信号の立ち下がりエッジに応答して前記第１電圧レベルの第１オフパルス信号を生成し、
前記第１レベルシフト回路は、前記第１オンパルス信号をレベルシフトして前記第２電圧レベルの第２オンパルス信号を生成し、前記第１オフパルス信号をレベルシフトして前記第２電圧レベルの第２オフパルス信号を生成し、
前記二次側信号伝達回路は、前記第２オンパルス信号の入力に応答して立上がり前記第２オフパルス信号の入力に応答して立ち下がるパルス信号を前記駆動信号として生成し、
前記変換信号は、前記第１オフパルス信号とは一出力あたりのパルス数が異なり、
前記第１オフパルス信号に代えて前記変換信号を前記第１レベルシフト回路に入力し、
前記変換信号を前記第１レベルシフト回路でレベルシフトした信号に基づいて前記第２エラー信号を生成する請求項３に記載の半導体デバイス駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス駆動回路に関する。
【背景技術】
【０００２】
従来、例えば、日本特開２００４−２０１４８６号公報に開示されているように、高電位側半導体スイッチング素子の短絡保護機能として、半導体スイッチング素子の不飽和を検知する方法が知られている。半導体スイッチング素子が通常のオン状態であるときには、半導体スイッチング素子の端子間電圧は飽和電圧となる。しかし、半導体スイッチング素子が短絡状態となると、半導体スイッチング素子の端子間電圧は過電流により飽和電圧から上昇することで不飽和電圧となる。上記日本特開２００４−２０１４８６号公報は、不飽和電圧を検知することで、高電位側半導体スイッチング素子の短絡を検知し、高電位側半導体スイッチング素子の短絡保護を行う技術を開示している。なお「不飽和」は「ＤＥＳＡＴ」とも表記されることがあり、「不飽和電圧」は、「ＤＥＳＡＴ電圧」とも表記されることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本特開２００４−２０１４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低電位側に入力された入力信号をレベルシフトすることで高電位の駆動信号を生成する半導体デバイス駆動回路が知られている。半導体デバイス駆動回路の回路構成の具体例として、レベルシフト回路、レベルシフト回路の前段に設けられた低電圧レベルで動作する一次側回路、およびレベルシフト回路の後段に設けられた高電圧レベルで動作する二次側回路を備えるものがある。入力信号が一次側回路に入力されると、レベルシフト回路を介してこの入力信号がレベルシフトされて、二次側回路を介して駆動信号が出力される。駆動信号は、高電位側半導体スイッチング素子の制御端子に供給される。【０００５】
半導体スイッチング素子の遮断の仕方にはハード遮断とソフト遮断がある。ハード遮断は、半導体スイッチング素子のゲート電圧を急峻に立ち下げて、半導体スイッチング素子を急峻に遮断するものである。ソフト遮断は、半導体スイッチング素子のゲート電圧を緩やかに低下させて、ハード遮断よりも緩やかに半導体スイッチング素子を遮断するものである。短絡保護を行う際に半導体スイッチング素子を急峻に遮断すると、急峻なｄｉ／ｄｔにより過大なサージが発生してしまう。これを避けるために、短絡保護の際にはハード遮断ではなくソフト遮断が行われることが好ましい。駆動信号のオンオフに基づく半導体スイッチング素子の通常オフ動作では、ハード遮断が行われる。一方、ソフト遮断は通常オフ動作とは異なる動作であり、ソフト遮断用に緩やかに立ち下がる駆動信号が二次側回路から高電位側半導体スイッチング素子に供給される。【０００６】
本願発明者は、低電位側にて高電位側半導体スイッチング素子の不飽和電圧を検知する技術について鋭意研究を進めている。仮に高電位側にて高電位側半導体スイッチング素子の不飽和電圧を検知する回路構成であれば、不飽和電圧を検知したエラー情報を二次側回路内で扱うことで高電位側半導体スイッチング素子を遮断すればよい。しかしながら、本願発明者が検討しているような低電位側で高電位側半導体スイッチング素子の不飽和電圧の検知を行う回路構成では、通常オフ動作に関する信号と不飽和電圧を検知したエラー情報とを互いに区別しつつ高電位側回路へと正しく伝達したうえで、ソフト遮断用の駆動信号を作り出す必要がある。このような低電位側で高電位側半導体スイッチング素子の不飽和電圧を検知する技術については、従来は十分な検討が行われていなかった。【０００７】
本発明は、上述のような課題を解決するためになされたもので、低電位側で不飽和電圧を検知しつつ高電位側半導体スイッチング素子に対して適切に短絡保護を行うことのできる半導体デバイス駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体デバイス駆動回路は、第１電圧レベルを有する入力信号をレベルシフトする第１レベルシフト回路を含み、前記入力信号に基づいて前記第１電圧レベルよりも高い第２電圧レベルを有する駆動信号を生成する信号伝達回路と、前記駆動信号で駆動される半導体スイッチング素子の不飽和電圧を検知した場合に、前記第１電圧レベルを有する第１エラー信号を出力する不飽和電圧検知回路と、を備え、前記第１エラー信号をレベルシフトすることにより又は前記第１エラー信号をパルス信号に変換した変換信号をレベルシフトした信号により、前記第２電圧レベルを有する第２エラー信号を生成し、前記第２エラー信号が入力されると前記半導体スイッチング素子をソフト遮断させるように前記半導体スイッチング素子の駆動信号を変更するソフト遮断回路を、さらに備える。
【発明の効果】
【０００９】
本発明によれば、不飽和電圧を検知したことを示すエラー信号の生成を低電位側で行うとともに、このエラー信号を高電位側に適切に伝達してソフト遮断回路を作動させて、ソフト遮断用の駆動信号を作り出すことができる。これにより、低電位側で不飽和電圧を検知しつつ適切に高電位側半導体スイッチング素子の短絡保護を行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。
【図２】本発明の実施の形態１にかかる半導体デバイス駆動用集積回路の動作を示すタイムチャートである。
【図３】本発明の実施の形態２にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。
【図４】本発明の実施の形態２にかかる半導体デバイス駆動用集積回路の一部を示す回路図である。
【図５】本発明の実施の形態２にかかる半導体デバイス駆動用集積回路の一部を示す回路ブロック図である。
【図６】本発明の実施の形態２にかかる半導体デバイス駆動用集積回路の動作を示すタイムチャートである。
【図７】本発明の実施の形態３にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。
【図８】本発明の実施の形態３にかかる半導体デバイス駆動用集積回路の一部を示す回路ブロック図である。
【図９】本発明の実施の形態３にかかる半導体デバイス駆動用集積回路の一部を示す回路ブロック図である。
【図１０】本発明の実施の形態３にかかる半導体デバイス駆動用集積回路の動作を示すタイムチャートである。
【図１１】本発明の各実施の形態にかかる半導体デバイス駆動用集積回路が適用される半導体装置を示す図である。
【図１２】本発明の実施の形態１にかかる半導体デバイス駆動用集積回路の変形例を示す回路ブロック図である。
【発明を実施するための形態】
【００１１】
図１１は、本発明の各実施の形態にかかる半導体デバイス駆動用集積回路１０１〜１０１ｂが適用される半導体装置を示す図である。図１１に示す半導体装置９００は、インバータ装置９００でもある。インバータ装置９００は、直列に接続された半導体スイッチング素子１０２、１０３と、これらを駆動する駆動モジュール８００を有している。実施の形態では、半導体スイッチング素子１０２、１０３を一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）としているが、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）などの他のトランジスタであってもよく、その材質はＳｉでもＳｉＣでもよい。
【００１２】
半導体スイッチング素子１０２は、高電位側半導体スイッチング素子（ハイサイドスイッチング素子）であり、半導体スイッチング素子１０３は、低電位側半導体スイッチング素子（ローサイドスイッチング素子）である。高電位側半導体スイッチング素子１０２のコレクタ電極は第３電源電圧ＨＶＣＣに接続され、低電位側半導体スイッチング素子１０３のエミッタ電極は第３基準電位ＨＧＮＤに接続される。低電位側半導体スイッチング素子１０３のコレクタ電極は、高電位側半導体スイッチング素子１０２のエミッタ電極と接続されている。
【００１３】
駆動モジュール８００は、高電位側半導体スイッチング素子１０２を駆動する駆動信号ＨＯを出力するＨＶＩＣ６００と、低電位側半導体スイッチング素子１０３を駆動する駆動信号ＬＯを出力するＬＶＩＣ７００とを有している。ＨＶＩＣ６００は図１に示す半導体デバイス駆動用集積回路１０１を内蔵しており、端子ＶＵは高電位側半導体スイッチング素子１０２のコレクタ電極に、端子ＶＬは高電位側半導体スイッチング素子１０２のエミッタ電極に接続される。ＨＶＩＣ６００には、図１に示す半導体デバイス駆動用集積回路１０１に代えて、図３に示す半導体デバイス駆動用集積回路１０１ａあるいは図７に示す半導体デバイス駆動用集積回路１０１ｂを内蔵させることもできる。実施の形態によれば、駆動モジュール８００の端子ＶＵ、ＶＬをそれぞれ高電位側半導体スイッチング素子１０２のコレクタ（ＭＯＳＦＥＴであればドレイン）電極とエミッタ（ＭＯＳＦＥＴであればソース）電極に接続することにより、高電位側半導体スイッチング素子１０２のコレクタエミッタ間電圧を検知することができる。
【００１４】
高電位側半導体スイッチング素子１０２のコレクタエミッタ間電圧により、高電位側半導体スイッチング素子１０２の不飽和状態を検知することが可能である。すなわち、半導体スイッチング素子１０２、１０３が正常にオン動作している場合、コレクタエミッタ間電圧は半導体スイッチング素子１０２、１０３の飽和電圧まで低下した状態で保持される。しかし、半導体スイッチング素子１０２、１０３が短絡状態となると、過電流によりコレクタエミッタ間電圧は飽和電圧から上昇し、不飽和の状態となる。従って、駆動モジュール８００の端子ＶＵ、ＶＬを高電位側半導体スイッチング素子１０２のコレクタ電極、エミッタ電極に接続し、かつコレクタエミッタ間電圧が飽和電圧か否かを判定することにより、高電位側半導体スイッチング素子１０２の不飽和電圧を検知可能である。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体デバイス駆動用集積回路１０１を示す回路ブロック図である。以下、半導体デバイス駆動用集積回路１０１を、単に「集積回路１０１」とも称す。集積回路１０１は、主信号伝達回路１１０と、不飽和電圧検知回路１２１と、第２レベルシフト主回路１１８と、ソフト遮断回路１１９とを有している。また、集積回路１０１は、低電圧レベルで動作する一次側回路１１２と、高電圧レベルで動作する二次側回路１１５を備えている。一次側回路１１２には、主信号伝達回路１１０が備える一次側信号伝達回路１１１が含まれている。二次側回路１１５には、主信号伝達回路１１０が備える二次側信号伝達回路１１４と、ソフト遮断回路１１９とが含まれている。
【００１６】
主信号伝達回路１１０は、低電圧レベルの入力信号ＨＩＮをレベルシフトすることにより、高電圧レベルの駆動信号ＨＯを出力する。具体的には、主信号伝達回路１１０は、一次側信号伝達回路１１１と、第１レベルシフト主回路１１３と、二次側信号伝達回路１１４と、を備えている。一次側信号伝達回路１１１は第１レベルシフト主回路１１３の前段つまり入力側に設けられており、二次側信号伝達回路１１４は第１レベルシフト主回路１１３の後段つまり出力側に設けられている。
【００１７】
一次側信号伝達回路１１１は、信号ＬＶＯＮおよび信号ＬＶＯＦＦを生成する。具体的には、一次側信号伝達回路１１１は、基準電位を第１基準電位ＧＮＤとし、電源電圧を第１電源電圧ＶＣＣとして、入力信号ＨＩＮに応答して信号ＬＶＯＮおよび信号ＬＶＯＦＦを生成する。信号ＬＶＯＮは、入力信号ＨＩＮの立ち上がりに同期して立ち上る信号である。信号ＬＶＯＦＦは、入力信号ＨＩＮの立下りに同期して立ち上る信号である。信号ＬＶＯＮおよび信号ＬＶＯＦＦは、第１レベルシフト主回路１１３に伝達される。
【００１８】
第１レベルシフト主回路１１３は、信号ＬＶＯＮおよび信号ＬＶＯＦＦをレベルシフトすることにより、信号ＨＶＯＮおよび信号ＨＶＯＦＦを生成する。具体的には、第１レベルシフト主回路１１３は、一次側信号ＬＶＯＮおよび信号ＬＶＯＦＦに同期して、第１基準電位ＧＮＤとは異なる第２基準電位ＶＳを基準にして信号ＨＶＯＮおよび信号ＨＶＯＦＦを生成する。信号ＨＶＯＮおよび信号ＨＶＯＦＦは、二次側信号伝達回路１１４に伝達される。
【００１９】
二次側信号伝達回路１１４は、信号ＨＶＯＮおよび信号ＨＶＯＦＦから駆動信号ＨＯを生成する。具体的には、二次側信号伝達回路１１４は、基準電位を第２基準電位ＶＳとし、電源電圧を第２電源電圧ＶＢとし、信号ＨＶＯＮおよび信号ＨＶＯＦＦに応答して駆動信号ＨＯを生成する回路である。実施の形態１では、駆動信号ＨＯは、信号ＨＶＯＮの立ち上りエッジに同期して立ち上り、信号ＨＶＯＦＦの立ち上りエッジに同期して立ち下がる。
【００２０】
不飽和電圧検知回路１２１は、高電位側半導体スイッチング素子１０２が短絡状態となった際に不飽和電圧を検知し、低電位エラー信号ＬＶｄｅｓａｔを生成する。低電位エラー信号ＬＶｄｅｓａｔは、第１基準電位ＧＮＤを基準電位とする低電圧レベルの信号である。具体的には、不飽和電圧検知回路１２１は、端子ＶＵを介して高電位側半導体スイッチング素子１０２のコレクタに接続し、端子ＶＬを介して高電位側半導体スイッチング素子１０２のエミッタに接続している。不飽和電圧検知回路１２１は、高電位側半導体スイッチング素子１０２のコレクタおよびエミッタに接続された端子ＶＵ、ＶＬにより高電位側半導体スイッチング素子１０２のコレクタエミッタ間電圧を検知する。不飽和電圧検知回路１２１は、コレクタエミッタ間電圧が飽和電圧相当のときに低電位エラー信号ＬＶｄｅｓａｔをローとする。不飽和電圧検知回路１２１は、コレクタエミッタ間電圧が飽和電圧以上のときには、低電位エラー信号ＬＶｄｅｓａｔをハイに立ち上げる。不飽和電圧検知回路１２１は、低電位エラー信号ＬＶｄｅｓａｔが立ちあがった後、予め定めた所定期間、低電位エラー信号ＬＶｄｅｓａｔをハイに保持する。なお、変形例として、不飽和電圧検知回路１２１は、低電位エラー信号ＬＶｄｅｓａｔが立ち上がった後、予め定めた所定信号が入力されるまでハイを保持してもよい。この予め定めた所定信号は、集積回路１０１の内部で生成してもよく、集積回路１０１の外部から入力されてもよい。
【００２１】
低電位側から高電位側へとエラー信号情報の伝達を行うために、実施の形態１にかかる集積回路１０１は、第２レベルシフト主回路１１８を備えている。第２レベルシフト主回路１１８は、主信号伝達回路１１０が備える第１レベルシフト主回路１１３の外部に設けられ、低電位エラー信号ＬＶｄｅｓａｔを高電位エラー信号ＨＶｄｅｓａｔにレベルシフトする。集積回路１０１は、低電位エラー信号ＬＶｄｅｓａｔがレベルシフトされた高電位エラー信号ＨＶｄｅｓａｔを、ソフト遮断回路１１９に入力する。第２レベルシフト主回路１１８は、第１レベルシフト主回路１１３と同様の回路であり、低電位エラー信号ＬＶｄｅｓａｔに同期して、第２基準電位ＶＳを基準とする高電位エラー信号ＨＶｄｅｓａｔを生成する。入力信号ＨＩＮを伝達する経路とは別の経路によって高電位側半導体スイッチング素子１０２をソフト遮断させるための信号を伝達することにより、信号伝達経路の動作を単純化できる。
【００２２】
二次側信号伝達回路１１４は、第２レベルシフト主回路１１８から高電位エラー信号ＨＶｄｅｓａｔ信号を受け取る。高電位エラー信号ＨＶｄｅｓａｔ信号がハイになると、二次側信号伝達回路１１４は通常時とは異なる動作をする。具体的には、高電位エラー信号ＨＶｄｅｓａｔがハイのときには、二次側信号伝達回路１１４は信号ＨＶＯＮおよび信号ＨＶＯＦＦの信号を無視し、出力をハイインピーダンスとする。また、二次側信号伝達回路１１４は、高電位エラー信号ＨＶｄｅｓａｔがハイであるときには、高電位エラー信号ＨＶｄｅｓａｔが立ち上ってから予め定めた遅延時間ｔｄ１（図２参照）が経過した後に駆動信号ＨＯを急峻に立ち下げる。予め定めた遅延時間ｔｄ１が経過するまではソフト遮断回路１１９によるソフト遮断が行われる。
【００２３】
ソフト遮断回路１１９は、高電圧レベルで駆動し、高電位側半導体スイッチング素子１０２をソフト遮断させるための信号を高電位側半導体スイッチング素子１０２に供給する。ソフト遮断回路１１９は、高電位エラー信号ＨＶｄｅｓａｔが入力されると、高電位側半導体スイッチング素子１０２がソフト遮断されるように駆動信号ＨＯを緩やかに立ち下げる。具体的には、ソフト遮断回路１１９は、高電位エラー信号ＨＶｄｅｓａｔを受け、ＨＶｄｅｓａｔがハイのときに駆動信号ＨＯの電圧値を緩やかに低下させる回路である。高電位側半導体スイッチング素子１０２の不飽和電圧検知時、つまり低電位エラー信号ＬＶｄｅｓａｔがハイのときに駆動信号ＨＯをソフト遮断させることで、遮断時のｄｉ／ｄｔを緩和することができる。仮に、短絡状態から急峻に遮断すると、急峻なｄｉ／ｄｔにより過大なサージが発生するという問題がある。このような問題を避けるためには、高電位側半導体スイッチング素子１０２のゲート電圧を緩やかに低下させるソフト遮断を行うことが好ましい。この点、ソフト遮断回路１１９は、高電位エラー信号ＨＶｄｅｓａｔが入力されると、主信号伝達回路１１０で出力される駆動信号ＨＯの立ち下がりと比べて緩やかに駆動信号ＨＯを立ち下げる。ソフト遮断を行うことで短絡保護時のｄｉ／ｄｔを抑制し、過大なサージを抑制することができる。
【００２４】
以上説明したように、実施の形態１によれば、高電位側半導体スイッチング素子１０２の不飽和電圧を低電位側にて検知することができる。不飽和電圧検知回路１２１は、不飽和電圧を検知したときに低電位エラー信号ＬＶｄｅｓａｔを出力する。低電位エラー信号ＬＶｄｅｓａｔは、第２レベルシフト主回路１１８にて一次側（低電位側）から二次側（高電位側）へと伝達され、高電位側へ伝達された高電位エラー信号ＨＶｄｅｓａｔがソフト遮断回路１１９に入力される。ソフト遮断回路１１９は、高電位エラー信号ＨＶｄｅｓａｔが入力されると、高電位側半導体スイッチング素子１０２をソフト遮断させる。このように低電位側で不飽和電圧の検知および低電位エラー信号ＬＶｄｅｓａｔの生成を行うとともに、この低電位エラー信号ＬＶｄｅｓａｔを高電位側に適切に伝達してソフト遮断による短絡保護を行うことができる。
【００２５】
なお、第１レベルシフト主回路１１３、第２レベルシフト主回路１１８、および不飽和電圧検知回路１２１の具体的な回路構成は、既に公知の技術である。従って、これらの回路についての詳細な回路構造等の説明は省略する。
【００２６】
図２は、本発明の実施の形態１にかかる半導体デバイス駆動用集積回路１０１の動作を示すタイムチャートである。図２では、信号ＬＶＯＮ、信号ＬＶＯＦＦ、信号ＨＶＯＮ、および信号ＨＶＯＦＦがそれぞれパルス信号である場合を示している。また、図２のタイムチャートでは、図示を簡略化するために、レベルシフト前の信号（ＬＶＯＮ、ＬＶＯＦＦ、ＬＶｄｅｓａｔ）と、レベルシフト後の信号（ＨＶＯＮ、ＨＶＯＦＦ、ＨＶｄｅｓａｔ）とを、それぞれ重ねて記載している。
【００２７】
図２における期間Ｔａは通常動作時の回路動作を示している。入力信号ＨＩＮの立ち上がりに同期して信号ＬＶＯＮが立ち上がり、入力信号ＨＩＮの立下りに同期して信号ＬＶＯＦＦが立ち上がる。駆動信号ＨＯは、信号ＨＶＯＮの立ち上がりに同期して立ち上り、信号ＨＶＯＦＦの立ち上りに同期して立ち下がる。
【００２８】
図２における期間Ｔｂは、入力信号ＨＩＮがハイのときに不飽和電圧が検知された場合の回路動作を示している。不飽和電圧が検知されると、低電位エラー信号ＬＶｄｅｓａｔが立ち上がる。低電位エラー信号ＬＶｄｅｓａｔは第２レベルシフト主回路１１８により高電位側に伝達され、高電位エラー信号ＨＶｄｅｓａｔとしてソフト遮断回路１１９と二次側信号伝達回路１１４に入力される。ソフト遮断回路１１９は、高電位エラー信号ＨＶｄｅｓａｔが立ち上ると、駆動信号ＨＯを緩やかに立下げることでソフト遮断を行う。さらに、二次側信号伝達回路１１４は、高電位エラー信号ＨＶｄｅｓａｔが立ち上ってから予め定めた遅延時間ｔｄ１の経過後に、駆動信号ＨＯを急峻に立ち下げる。
【００２９】
なお、変形例として、遅延時間ｔｄ１を利用する代わりに、予め定めた所定電圧Ｖｔｈを用いてもよい。つまり、高電位エラー信号ＨＶｄｅｓａｔがハイのときに、高電位エラー信号ＨＶｄｅｓａｔが立ち上ってから、駆動信号ＨＯが予め定めた所定電圧Ｖｔｈ以下となったときに、駆動信号ＨＯを急峻に立ち下げてもよい。この変形は、後述する実施の形態２、３でも同様に適用することができる。
【００３０】
なお、図１２に示すように実施の形態１の回路に変形を施しても良い。図１２は、本発明の実施の形態１にかかる半導体デバイス駆動用集積回路の変形例を示す回路ブロック図である。図１２の変形例では、エラーパルス生成回路１２１ａが追加される。エラーパルス生成回路１２１ａを設けることで、実施の形態１の第２レベルシフト主回路１１８に入力する低電位エラー信号ＬＶｄｅｓａｔを、狭いパルス信号である低電位エラーパルス信号ＬＶｄｅｓａｔｐに変換する。具体的には、エラーパルス生成回路１２１ａは、不飽和電圧検知回路１２１の出力を受け取り、不飽和電圧検知回路１２１の出力がハイに立ち上がるとその立ち上がりエッジに応答して予め定めた幅のパルス信号を出力する。エラーパルス生成回路１２１ａが出力した低電位エラーパルス信号ＬＶｄｅｓａｔｐは、第２レベルシフト主回路１１８に入力される。第２レベルシフト主回路１１８は、低電位エラーパルス信号ＬＶｄｅｓａｔｐを高電位エラーパルス信号ＨＶｄｅｓａｔｐにレベルシフトする。高電位エラーパルス信号ＨＶｄｅｓａｔｐは、実施の形態１における高電位エラー信号ＨＶｄｅｓａｔと同様に、二次側信号伝達回路１１４およびソフト遮断回路１１９に入力される。二次側信号伝達回路１１４およびソフト遮断回路１１９は、入力される高電位エラーパルス信号ＨＶｄｅｓａｔｐの立ち上がりエッジに応答して、図３に示した波形と同様に駆動信号ＨＯを緩やかに立ち下げるソフト遮断を実行するように構築される。図３に示すような低電位エラー信号ＬＶｄｅｓａｔがハイに保持され続ける形態と比べて、図１２の変形例にかかる狭いパルス信号に基づく情報伝達によれば、第２レベルシフト主回路１１８の駆動期間を短縮することができる。駆動期間の短縮により、消費電流および発熱を抑制できる。
【００３１】
実施の形態２．
上述した実施の形態１においては、通常オフ信号である信号ＬＶＯＦＦと低電位エラー信号ＬＶｄｅｓａｔとを互いに区別するために、これらの信号を別々にレベルシフトするための第１レベルシフト主回路１１３と第２レベルシフト主回路１１８とを設けている。一方、以下説明する実施の形態２では、信号ＬＶＯＦＦをレベルシフトする第１レベルシフト主回路１１３を利用して、低電位エラー信号ＬＶｄｅｓａｔを高電位側へと伝達する。これにより複数のレベルシフト主回路を設けなくとも済むので、回路面積の縮小が可能である。低電位エラー信号ＬＶｄｅｓａｔを通常オフ信号と区別しつつ高電位側へ伝達するために、実施の形態２においては、信号ＨＶＯＦＦのパルス幅により２つの信号を区別する。
【００３２】
図３は、本発明の実施の形態２にかかる半導体デバイス駆動用集積回路１０１ａを示す回路ブロック図である。以下、半導体デバイス駆動用集積回路１０１ａを、単に「集積回路１０１ａ」とも称す。
【００３３】
まず実施の形態１と類似する点について説明する。主信号伝達回路１１０は、入力信号ＨＩＮをレベルシフトすることにより駆動信号ＨＯを出力する。主信号伝達回路１１０は、第１レベルシフト主回路１１３と、第１レベルシフト主回路１１３の前段に設けられた一次側信号伝達回路１１１と、第１レベルシフト主回路１１３の後段に設けられた二次側信号伝達回路１１４と、ＯＦＦパルス幅判定回路２１４と、を含む。第１レベルシフト主回路１１３は、信号ＬＶＯＮおよび信号ＬＶＯＦＦをそれぞれレベルシフトして信号ＨＶＯＮおよび信号ＨＶＯＦＦを生成する。実施の形態２では、主信号伝達回路１１０は、実施の形態１と同様に低電圧レベルの入力信号ＨＩＮをレベルシフトすることに加えて、入力信号ＨＩＮの立下りエッジから遅延時間ｔｆ１だけ遅延して立ち下がるように駆動信号ＨＯを生成している（図６参照）。
【００３４】
不飽和電圧検知回路１２１は、実施の形態１と同様に、高電位側半導体スイッチング素子１０２の不飽和電圧を検知した場合に、低電位エラー信号ＬＶｄｅｓａｔを出力する。
【００３５】
図３に示す集積回路１０１ａは、実施の形態１の一次側回路１１２および二次側回路１１５を、一次側回路１１２ａおよび二次側回路１１５ａに置換したものである。一次側回路１１２ａは、入力論理回路２０１と、一次側信号伝達回路１１１と、ＯＦＦパルス幅調整回路２１３とを有している。
【００３６】
入力論理回路２０１には、入力信号ＨＩＮと低電位エラー信号ＬＶｄｅｓａｔとが入力される。入力論理回路２０１は、低電位エラー信号ＬＶｄｅｓａｔがローのときは、入力信号ＨＩＮに同期した信号ＩＮＯＮおよび入力信号ＨＩＮの反転信号に同期した信号ＩＮＯＦＦを出力する。入力論理回路２０１は、低電位エラー信号ＬＶｄｅｓａｔがハイのときは、入力信号ＨＩＮによらず信号ＩＮＯＮおよび信号ＩＮＯＦＦをハイとする。入力信号ＨＩＮがハイでありかつ不飽和電圧が検知された時に低電位エラー信号ＬＶｄｅｓａｔがハイとなるので、信号ＩＮＯＮはハイを維持し、信号ＩＮＯＦＦは低電位エラー信号ＬＶｄｅｓａｔに同期して立ち上る。
【００３７】
一次側信号伝達回路１１１は、ＯＮパルス生成回路２１１とＯＦＦパルス生成回路２１２を有している。ＯＮパルス生成回路２１１は、入力信号ＨＩＮの立ち上がりエッジに応答して立ち上がる低電圧レベルの信号ＬＶＯＮを出力する。ＯＦＦパルス生成回路２１２は、入力信号ＨＩＮの立ち下がりエッジに応答して立ち上がる低電圧レベルの信号ＬＶＯＦＦを出力する。
【００３８】
ＯＮパルス生成回路２１１は、低電位エラー信号ＬＶｄｅｓａｔがローのとき、信号ＩＮＯＮの立ち上がりに同期して第３パルス幅ＰＷ３の信号ＬＶＯＮを出力する。また、ＯＦＦパルス生成回路２１２は、低電位エラー信号ＬＶｄｅｓａｔがローのとき、信号ＩＮＯＦＦの立ち上りに同期して第１パルス幅ＰＷ１の信号ＬＶＯＦＦを出力する。ＯＦＦパルス生成回路２１２は、低電位エラー信号ＬＶｄｅｓａｔがハイであるときには、前述した入力論理回路２０１が出力した信号ＩＮＯＦＦの立ち上りに同期してパルス信号を出力する。
【００３９】
ＯＦＦパルス幅調整回路２１３は、ＯＦＦパルス生成回路２１２にて生成する信号ＬＶＯＦＦのパルス幅を調整する回路である。ＯＦＦパルス幅調整回路２１３は、低電位エラー信号ＬＶｄｅｓａｔがローのとき、信号ＬＶＯＦＦのパルス幅を第１パルス幅ＰＷ１とする。その一方で、ＯＦＦパルス幅調整回路２１３は、低電位エラー信号ＬＶｄｅｓａｔがハイのとき、信号ＬＶＯＦＦのパルス幅を短縮することで、第１パルス幅ＰＷ１とは異なる幅の第２パルス幅ＰＷ２を有する「変換信号ＬＶＯＦＦ１」を生成する。実施の形態２では一例としてＰＷ１＞ＰＷ２に設定されており、低電位エラー信号ＬＶｄｅｓａｔがハイのときには通常時よりもパルス幅が短く調節されるようになっている。このように、ＯＦＦパルス幅調整回路２１３は、低電位エラー信号ＬＶｄｅｓａｔが入力されると、入力論理回路２０１およびＯＦＦパルス生成回路２１２と協働して、通常の信号ＬＶＯＦＦとはパルス幅が異なる「変換信号ＬＶＯＦＦ１」を第１レベルシフト主回路１１３に入力することができる。
【００４０】
図３に示すように、二次側回路１１５ａは、ＯＦＦパルス幅判定回路２１４と、二次側信号伝達回路１１４と、ソフト遮断回路１１９とを有している。
【００４１】
ＯＦＦパルス幅判定回路２１４は、第１レベルシフト主回路１１３が出力した信号ＨＶＯＦＦのパルス幅を判定する回路である。ＯＦＦパルス幅判定回路２１４は、信号ＨＶＯＦＦのパルス幅が第１パルス幅ＰＷ１であると判定した場合には、高電位エラー信号ＨＶｄｅｓａｔをローとし、遅延を設けることなく信号ＮＮＯＦＦを二次側信号伝達回路１１４に伝達する。一方、ＯＦＦパルス幅判定回路２１４は、信号ＨＶＯＦＦのパルス幅が第２パルス幅ＰＷ２であると判定した場合、つまり第１レベルシフト主回路１１３から変換信号ＬＶＯＦＦ１が出力されたと判定した場合には、高電位エラー信号ＨＶｄｅｓａｔをハイとし、信号ＮＮＯＦＦを予め定めた遅延時間ｔｆ２だけ遅延させた後に二次側信号伝達回路１１４に伝達する。
【００４２】
二次側信号伝達回路１１４は、実施の形態１と同様に、信号ＨＶＯＮの入力に応答して立ち上がり信号ＨＶＯＦＦの入力に応答して立ち下がる駆動信号ＨＯを生成する。加えて、二次側信号伝達回路１１４には高電位エラー信号ＨＶｄｅｓａｔが入力され、高電位エラー信号ＨＶｄｅｓａｔがハイでありかつ信号ＮＮＯＦＦがローであるとき、二次側信号伝達回路１１４は出力をハイインピーダンスとする。なお、図６に示すように、実施の形態２ではＯＦＦパルス幅判定回路２１４が介在することで、不飽和電圧が検知されていない通常時においても、二次側信号伝達回路１１４が入力信号ＨＩＮの立ち下がりエッジよりも遅延時間ｔｆ１だけ遅延して駆動信号ＨＯを立ち下げている。なお、実施の形態２では適用しないが、好ましくは、入力信号ＨＩＮの立ち上がりの際にも遅延時間ｔｆ１だけ遅延して駆動信号ＨＯを立ち上げるという変形を施してもよい。そのようにすることで、入力信号ＨＩＮの信号幅と駆動信号ＨＯの信号幅を揃えることができる。この変形は、実施の形態３でも同様に用いることができる。
【００４３】
ソフト遮断回路１１９は、実施の形態１と同様に、高電圧レベルで駆動し、高電位エラー信号ＨＶｄｅｓａｔが入力されると、高電位側半導体スイッチング素子１０２がソフト遮断されるように駆動信号ＨＯを緩やかに立ち下げる。このように、実施の形態２によれば、低電位側で不飽和電圧の検知および低電位エラー信号ＬＶｄｅｓａｔの生成を行うとともに、この低電位エラー信号ＬＶｄｅｓａｔを高電位側に適切に伝達して短絡保護を行うことができる。ソフト遮断の開始後、ＯＦＦパルス幅判定回路２１４が遅延時間ｔｆ２だけ遅延させた後に信号ＮＮＯＦＦを二次側信号伝達回路１１４に伝達することで、高電位側半導体スイッチング素子１０２がハード遮断される。
【００４４】
図４は、本発明の実施の形態２にかかる半導体デバイス駆動用集積回路１０１ａの一部を示す回路図である。図４は実施の形態２におけるＯＦＦパルス生成部２１５の具体的回路構成の一例を示している。ＯＦＦパルス生成部２１５は、ＯＦＦパルス生成回路２１２とＯＦＦパルス幅調整回路２１３とが統合された回路である。
【００４５】
図４に示すように、ＯＦＦパルス生成部２１５は、低電位エラー信号ＬＶｄｅｓａｔが入力されるＮＯＴ回路３０３と、入力論理信号ＩＮＯＦＦが入力されるＮＯＴ回路３０４と、ＮＯＴ回路３０３、３０４の出力信号が入力されるＯＲ回路３０５と、ＯＲ回路３０５の出力信号がゲートに入力されるＰＭＯＳトランジスタ３０１と、ＮＯＴ回路３０４の出力信号を反転させるＣＭＯＳインバータ回路３０６と、ＣＭＯＳインバータ回路３０６の出力信号が入力されるＮＯＴ回路３０８と、ＮＯＴ回路３０８の出力信号と入力論理信号ＩＮＯＦＦとが入力されるＡＮＤ回路３０７と、を備えている。ＡＮＤ回路３０７の出力信号が、信号ＬＶＯＦＦとなる。ＰＭＯＳトランジスタ３０１のソースには電源ＶＣＣが印加されており、ＰＭＯＳトランジスタ３０１のドレインは容量素子３０２の一端とＮＯＴ回路３０８の入力側との接続点に接続している。容量素子３０２の他端は、基準電位ＧＮＤに接続されている。
【００４６】
ＯＦＦパルス生成部２１５は、信号ＩＮＯＦＦと、遅延反転信号ＮＩＮとの論理積をＡＮＤ回路３０７で演算することにより、通常オフ信号である信号ＬＶＯＦＦと変換信号ＬＶＯＦＦ１とを生成する。遅延反転信号ＮＩＮとは、信号ＩＮＯＦＦに遅延および反転を施した信号であり、具体的には信号ＩＮＯＦＦの立ち上り時に容量素子３０２の充電により遅延を加えるとともにＮＯＴ回路３０８でその遅延後の信号ＩＮＯＦＦのハイローを反転させた信号である。ＯＦＦパルス生成部２１５は、低電位エラー信号ＬＶｄｅｓａｔによりＰＭＯＳトランジスタ３０１の駆動を切り替え、充電電流を調整することで、パルス幅を調整する。図４に示す具体例では、低電位エラー信号ＬＶｄｅｓａｔがローのときパルス幅を長くすることで通常オフ信号である信号ＬＶＯＦＦを生成し、低電位エラー信号ＬＶｄｅｓａｔがハイのときパルス幅を短く調整することで変換信号ＬＶＯＦＦ１を生成する。
【００４７】
図５は、本発明の実施の形態２にかかる半導体デバイス駆動用集積回路１０１ａの一部を示す回路ブロック図である。図５は、ＯＦＦパルス幅判定回路２１４の具体的回路構成の一例を示している。
【００４８】
ＯＦＦパルス幅判定回路２１４は、立下りエッジ検知回路３１１と、パルス幅検知回路３１２と、フィルタ回路３１３と、ＮＯＴ回路３１４と、ＡＮＤ回路３１５と、ＯＲ回路３１６とを有している。立下りエッジ検知回路３１１は、信号ＶＮＥを発生させる回路である。信号ＶＮＥは、信号ＨＶＯＦＦの立下りエッジに同期して立ち上り、信号ＨＶＯＮの立ち上りエッジに同期して立ち下がる。
【００４９】
パルス幅検知回路３１２は、信号ＨＶＯＦＦのパルス幅が第２パルス幅ＰＷ２よりも大きいときに、信号ＶＰＷを発生させる回路である。また、パルス幅検知回路３１２は、信号ＨＶＯＦＦのパルス幅が第２パルス幅ＰＷ２以下であるときには、信号ＶＰＷを発生させない。信号ＶＰＷは、信号ＨＶＯＦＦの立ち上りエッジから予め定めた遅延時間ｔｆ１だけ遅延した後に立ち上り、信号ＨＶＯＮの立ち上りエッジに同期して立ち下がる。
【００５０】
信号ＶＮＥと信号ＶＰＷの論理積、或いは論理和により信号ＮＮＯＦＦ、高電位エラー信号ＨＶｄｅｓａｔを生成する。つまり、信号ＶＮＥと、ＮＯＴ回路３１４による信号ＶＰＷの反転信号とが、ＡＮＤ回路３１５に入力される。ＡＮＤ回路３１５は、信号ＶＰＷの反転信号と信号ＶＮＥの論理積を演算することで、高電位エラー信号ＨＶｄｅｓａｔを生成する。一方、フィルタ回路３１３を通過した信号ＶＮＥと、信号ＶＰＷとが、ＯＲ回路３１６に入力される。ＯＲ回路３１６は、信号ＶＮＥと信号ＶＰＷの論理和を演算することで、信号ＮＮＯＦＦを生成する。
【００５１】
以上説明したように、実施の形態２にかかる集積回路１０１ａは、低電位エラー信号ＬＶｄｅｓａｔの情報を高電圧レベルの高電位エラー信号ＨＶｄｅｓａｔへと変換してソフト遮断回路１１９に入力する。このようなエラー信号情報の伝達を行うために、実施の形態２では、低電位エラー信号ＬＶｄｅｓａｔをパルス信号に変換した「変換信号ＬＶＯＦＦ１」が第１レベルシフト主回路１１３に入力される。さらに、ＯＦＦパルス幅判定回路２１４が、パルス幅の違いに基づいて、変換信号ＬＶＯＦＦ１をレベルシフトした「変換信号ＨＶＯＦＦ１」を第１レベルシフト主回路１１３の出力から検出する。ＯＦＦパルス幅判定回路２１４は「変換信号ＨＶＯＦＦ１」に応答して高電位エラー信号ＨＶｄｅｓａｔを生成する。この一連の動作により、変換信号ＬＶＯＦＦ１を第１レベルシフト主回路１１３でレベルシフトした変換信号ＨＶＯＦＦ１に基づいて高電位エラー信号ＨＶｄｅｓａｔを生成することができる。その結果、低電位エラー信号ＬＶｄｅｓａｔを高電位エラー信号ＨＶｄｅｓａｔへと変換することができる。入力信号ＨＩＮと同一の経路で低電位エラー信号ＬＶｄｅｓａｔを高電位側へ伝達することで、実施の形態１と比べて回路面積を減らし、省スペース化を実現することができる。また、実施の形態２では、パルス幅の違いに基づいて簡易にパルス信号の判別を行うことができる。
【００５２】
図６は、本発明の実施の形態２にかかる半導体デバイス駆動用集積回路１０１ａの動作を示すタイムチャートである。期間Ｔａは通常時のシーケンスを示している。期間Ｔｂは、入力信号ＨＩＮがハイのときに不飽和電圧が検知された場合のシーケンスを示している。
【００５３】
期間Ｔａでは、入力信号ＨＩＮの立ち上りに同期して信号ＬＶＯＮが第３パルス幅ＰＷ３のパルス信号として立ち上り、駆動信号ＨＯは信号ＬＶＯＮの立ち上りエッジに同期して立ち上る。入力信号ＨＩＮの立下り時には、入力信号ＨＩＮの立下りエッジに同期して信号ＬＶＯＦＦが第１パルス幅ＰＷ１のパルス信号として立ち上り、高電位側に伝達された信号ＨＶＯＦＦの立ち上りエッジから予め定めた所定遅延時間ｔｆ１経過後にＶＰＷが立ち上がり、信号ＨＶＯＦＦの立下りエッジに同期して信号ＶＮＥが立ち上がる。
【００５４】
信号ＶＰＷの方が信号ＶＮＥよりも先に立ち上るので、ＯＲ回路３１６における論理和により信号ＮＮＯＦＦが信号ＶＰＷの立ち上りエッジに同期して立ち上り、ＡＮＤ回路３１５における論理積により高電位エラー信号ＨＶｄｅｓａｔは発生しない。信号ＮＮＯＦＦが二次側信号伝達回路１１４に入力されることにより、駆動信号ＨＯは急峻に立ち下がり、高電位側半導体スイッチング素子１０２がハード遮断される。
【００５５】
期間Ｔｂでは、不飽和電圧の検知に伴い、低電位エラー信号ＬＶｄｅｓａｔが立ち上がる。低電位エラー信号ＬＶｄｅｓａｔの立ち上がりに同期して信号ＩＮＯＦＦが立ち上がり、信号ＩＮＯＦＦの立ち上りに同期して、第２パルス幅ＰＷ２の変換信号ＬＶＯＦＦ１が立ち上る。変換信号ＬＶＯＦＦ１が第１レベルシフト主回路１１３でレベルシフトされることで、変換信号ＨＶＯＦＦ１が高電位側に伝達される。変換信号ＨＶＯＦＦ１のパルス幅は第２パルス幅ＰＷ２であるので、パルス幅検知回路３１２は信号ＶＰＷを発生させず、立下りエッジ検知回路３１２により信号ＶＮＥが信号ＨＶＯＦＦの立下りエッジに同期して立ち上る。
【００５６】
ＡＮＤ回路３１５における論理積により、高電位エラー信号ＨＶｄｅｓａｔが信号ＶＮＥの立ち上りエッジに同期して立ち上る。フィルタ回路３１３を経由することで、信号ＮＮＯＦＦが信号ＶＮＥの立ち上りエッジから遅延時間ｔｒ２の経過後に立ち上る。高電位エラー信号ＨＶｄｅｓａｔの立ち上がりエッジに応答して二次側信号伝達回路１１４の出力がハイインピーダンスとされ、ソフト遮断回路１１９により駆動信号ＨＯが緩やかに立ち下がる。これにより、高電位側半導体スイッチング素子１０２の短絡時にソフト遮断が実現される。ソフト遮断の開始後、遅延時間ｔｆ２の経過後に、信号ＮＮＯＦＦの立ち上りエッジに同期して駆動信号ＨＯが急峻に立ち下がり、高電位側半導体スイッチング素子１０２が急峻に遮断される。
【００５７】
なお、実施の形態２では、具体例として、低電位エラー信号ＬＶｄｅｓａｔがローのときパルス幅を長くし、低電位エラー信号ＬＶｄｅｓａｔがハイのときにはパルス幅を短く調整するようにしている。一方、変形例として、低電位エラー信号ＬＶｄｅｓａｔがローのときパルス幅を短く、低電位エラー信号ＬＶｄｅｓａｔがハイのときパルス幅を長く調整するように、ＯＦＦパルス幅調整回路２１３およびＯＦＦパルス幅判定回路２１４を変形しても良い。
【００５８】
実施の形態３．
上述した実施の形態２においては、パルス信号ＨＶＯＦＦのパルス幅によって、通常オフ信号である信号ＬＶＯＦＦと低電位エラー信号ＬＶｄｅｓａｔとを互いに区別している。一方、実施の形態３では、パルス信号ＨＶＯＦＦの「一出力当たりのパルス数」の違いを基準として、通常オフ信号である信号ＬＶＯＦＦと低電位エラー信号ＬＶｄｅｓａｔとを互いに区別する。「一出力あたりのパルス数」とは、立ち上がりエッジ又は立下りエッジ一つ当たりに対して連続出力されるパルスの数のことである。例えば他の信号の立ち上がりエッジに応答して立ち上がるパルス信号の場合に、この立ち上がりエッジ一つあたりに２つのパルスが出力される場合、「一出力あたりのパルス数」は２個である。以下、説明の便宜上、「一出力あたりのパルス数」を単に「パルス数」と簡略に述べることがある。
【００５９】
図７は、本発明の実施の形態３にかかる半導体デバイス駆動用集積回路１０１ｂを示す回路ブロック図である。以下、半導体デバイス駆動用集積回路１０１ｂを、単に「集積回路１０１ｂ」とも称す。
【００６０】
まず実施の形態１および実施の形態２と類似する点について説明する。主信号伝達回路１１０は、第１レベルシフト主回路１１３と、一次側信号伝達回路１１１と、二次側信号伝達回路１１４とを備える点では実施の形態１および実施の形態２と同様である。ただし、ＯＦＦパルス数判定回路２１７を備える点で実施の形態１、２とは異なっている。
【００６１】
主信号伝達回路１１０は、実施の形態１と同様に低電圧レベルの入力信号ＨＩＮをレベルシフトすることに加えて、入力信号ＨＩＮの立下りエッジから遅延時間ｔｆ４（図１０参照）だけ遅延して立ち下がるように駆動信号ＨＯを生成している。この立下り遅延が発生する仕組みについては具体的には図１０で後述するが、信号ＨＶＯＦＦのうち最後のパルスの立ち上がりエッジに同期して信号ＮＮＯＦＦが立ち上がり、この信号ＮＮＯＦＦの立ち上がりに同期して駆動信号ＨＯが立ち下がるようになっている。
【００６２】
不飽和電圧検知回路１２１は、実施の形態１および実施の形態２と同様に、高電位側半導体スイッチング素子１０２の不飽和電圧を検知した場合に、低電位エラー信号ＬＶｄｅｓａｔを出力する。
【００６３】
図７に示す集積回路１０１ｂは、実施の形態２の一次側回路１１２ａおよび二次側回路１１５ａを、一次側回路１１２ｂおよび二次側回路１１５ｂに置換したものである。一次側回路１１２ｂは、実施の形態２のＯＦＦパルス幅調整回路２１３の代わりに、ＯＦＦパルス数調整回路２１６を備えている。二次側回路１１５ｂは、実施の形態２のＯＦＦパルス幅判定回路２１４の代わりに、ＯＦＦパルス数判定回路２１７を備えている。
【００６４】
図７に示すように、一次側回路１１２ｂは、入力論理回路２０１と、一次側信号伝達回路１１１と、ＯＦＦパルス数調整回路２１６とを有している。
【００６５】
一次側信号伝達回路１１１は、ＯＮパルス生成回路２１１とＯＦＦパルス生成回路２１２を有している。低電位エラー信号ＬＶｄｅｓａｔがローのとき、ＯＮパルス生成回路２１１は信号ＩＮＯＮの立ち上がりに同期して第３パルス数ＰＮ３の信号ＬＶＯＮを出力し、ＯＦＦパルス生成回路２１２は信号ＩＮＯＦＦの立ち上りに同期して第１パルス数ＰＮ１の信号ＬＶＯＦＦを出力する。実施の形態３では、第１パルス数ＰＮ１を「２個」とし、第３パルス数ＰＮ３を「１個」としている。
【００６６】
一方、ＯＦＦパルス生成回路２１２は、低電位エラー信号ＬＶｄｅｓａｔがハイのときには、ＯＦＦパルス数調整回路２１６と協働して、信号ＩＮＯＦＦの立ち上りに同期して、第１パルス数ＰＮ１とは異なる第２パルス数ＰＮ２の「変換信号ＬＶＯＦＦ２」を出力する。実施の形態３では、第２パルス数ＰＮ２を「１個」としている。
【００６７】
ＯＦＦパルス数調整回路２１６は、ＯＦＦパルス生成回路２１２にて生成する信号ＬＶＯＦＦのパルス数を調整する回路である。ＯＦＦパルス数調整回路２１６は、低電位エラー信号ＬＶｄｅｓａｔがローのときには信号ＬＶＯＦＦのパルス数を第１パルス数ＰＮ１つまり２個とする。一方、ＯＦＦパルス数調整回路２１６は、低電位エラー信号ＬＶｄｅｓａｔがハイのときには、信号ＬＶＯＦＦのパルス数を第１パルス数ＰＮ１とは異なる第２パルス数ＰＮ２へと減らす。実施の形態３では、具体例として、第１パルス数ＰＮ１を「２個」とし、第２パルス数ＰＮ２を「１個」としており、ＰＮ１はＰＮ２より多くされている。このように、ＯＦＦパルス数調整回路２１６は、低電位エラー信号ＬＶｄｅｓａｔが入力されると、入力論理回路２０１およびＯＦＦパルス生成回路２１２と協働して、通常の信号ＬＶＯＦＦとは一出力あたりのパルス数が異なる「変換信号ＬＶＯＦＦ２」を第１レベルシフト主回路１１３に入力することができる。変換信号ＬＶＯＦＦ２は、第１レベルシフト主回路１１３によって「変換信号ＨＶＯＦＦ２」にレベルシフトされる。
【００６８】
図７に示すように、二次側回路１１５ｂは、ＯＦＦパルス数判定回路２１７と、二次側信号伝達回路１１４と、ソフト遮断回路１１９とを有している。
【００６９】
ＯＦＦパルス数判定回路２１７は、第１レベルシフト主回路１１３が出力した信号ＨＶＯＦＦのパルス数を判定する回路である。ＯＦＦパルス数判定回路２１７は、信号ＨＶＯＦＦのパルス数が第１パルス数ＰＮ１であると判定した場合、高電位エラー信号ＨＶｄｅｓａｔをローとし、遅延を設けることなく信号ＮＮＯＦＦを出力する。一方、ＯＦＦパルス数判定回路２１７は、信号ＨＶＯＦＦのパルス数が第２パルス数ＰＮ２であると判定した場合、つまり第１レベルシフト主回路１１３から変換信号ＨＶＯＦＦ２が出力されたと判定した場合には、高電位エラー信号ＨＶｄｅｓａｔをハイとし、予め定めた遅延時間ｔｆ２が経過した後に信号ＮＮＯＦＦを出力する。
【００７０】
高電位エラー信号ＨＶｄｅｓａｔはソフト遮断回路１１９に供給され、ソフト遮断の開始信号となる。ソフト遮断回路１１９は、実施の形態１および実施の形態２と同様に、高電位エラー信号ＨＶｄｅｓａｔが入力されると、高電位側半導体スイッチング素子１０２がソフト遮断されるように駆動信号ＨＯを緩やかに立ち下げる。このように、実施の形態３によれば、低電位側で不飽和電圧の検知および低電位エラー信号ＬＶｄｅｓａｔの生成を行うとともに、この低電位エラー信号ＬＶｄｅｓａｔを高電位側に適切に伝達して短絡保護を行うことができる。さらに、ソフト遮断の開始後、ＯＦＦパルス数判定回路２１７が遅延時間ｔｆ２だけ遅延させた後に、信号ＮＮＯＦＦが二次側信号伝達回路１１４に伝達される。信号ＮＮＯＦＦが二次側信号伝達回路１１４に供給されると、二次側信号伝達回路１１４は駆動信号ＨＯを急峻に立ち下げる。これにより高電位側半導体スイッチング素子１０２が急峻に遮断される。
【００７１】
図８および図９は、本発明の実施の形態３にかかる半導体デバイス駆動用集積回路１０１ｂの一部を示す回路ブロック図である。図８および図９には、第１パルス数ＰＮ１を２個とし、第２パルス数ＰＮ２を１個とした場合の、ＯＦＦパルス生成部２１８およびＯＦＦパルス数判定回路２１７の具体的な回路構成が示されている。
【００７２】
図８は、本実施の形態のＯＦＦパルス生成部２１８の具体的回路構成の一例を示している。ＯＦＦパルス生成部２１８は、第１ワンショットパルス生成回路４０１と、第２ワンショットパルス生成回路４０２と、ＮＯＴ回路４０３と、ＡＮＤ回路４０４と、ディレイ回路４０５と、を備えている。入力論理信号ＩＮＯＦＦは、第１ワンショットパルス生成回路４０１に入力される。第１ワンショットパルス生成回路４０１の出力信号が、ＯＲ回路４０６に入力される。ＡＮＤ回路４０４には、入力論理信号ＩＮＯＦＦと、低電位エラー信号ＬＶｄｅｓａｔがＮＯＴ回路４０３で反転された反転信号とが、入力される。ＡＮＤ回路４０４の出力信号はディレイ回路４０５に入力され、ディレイ回路４０５の出力信号が第２ワンショットパルス生成回路４０２に入力される。第２ワンショットパルス生成回路４０２の出力信号がＯＲ回路４０６に入力される。ＯＲ回路４０６の出力信号が、信号ＬＶＯＦＦとなる。ＯＦＦパルス生成部２１８は、低電位エラー信号ＬＶｄｅｓａｔにより第２ワンショットパルス生成回路４０２の駆動を切り替えることにより、低電位エラー信号ＬＶｄｅｓａｔに応じてパルス数を調整する。図８の具体例では、低電位エラー信号ＬＶｄｅｓａｔがローのときパルス数を２個とし、低電位エラー信号ＬＶｄｅｓａｔがハイのときパルス数を１個とする。つまり、図８の具体例では、低電位エラー信号ＬＶｄｅｓａｔがローのときのパルス数よりも、低電位エラー信号ＬＶｄｅｓａｔがハイのときパルス数を少なくする。
【００７３】
図９は、ＯＦＦパルス数判定回路２１７の具体的回路構成の一例を示している。ＯＦＦパルス数判定回路２１７は、ファーストパルス立下りエッジ検知回路４１１と、セカンドパルス立ち上りエッジ検知回路４１２と、セカンドパルス立下りエッジ検知回路４１３と、フィルタ回路４１４と、ＯＲ回路４１５と、ＮＯＴ回路４１６と、ＡＮＤ回路４１７と、を有している。ファーストパルス立下りエッジ検知回路４１１は、信号ＶＦＥを生成する回路である。信号ＶＦＥは、信号ＨＶＯＮの立ち上りエッジに同期して立下り、信号ＨＶＯＦＦの最初のパルスの立下りエッジに同期して立ち上がる。セカンドパルス立ち上りエッジ検知回路４１２は、信号ＶＦＥと信号ＨＶＯＦＦにより、信号ＶＳＰを生成する回路である。信号ＶＳＰは、信号ＨＶＯＦＦの２つ目のパルスの立ち上りエッジに同期して立ち上り、信号ＶＦＥの立下りに同期して立ち下がる。セカンドパルス立下りエッジ検知回路４１３は、信号ＶＳＥを生成する回路である。信号ＶＳＥは、信号ＨＶＯＮの立ち上りエッジに同期して立下り、信号ＨＶＯＦＦの最後のパルスの立下りエッジから遅延時間ｔｆ３が経過した後に立ち上る。信号ＶＳＰと、フィルタ回路４１４を通過した信号ＶＳＥとが、ＯＲ回路４１５に入力される。ＯＲ回路４１５の出力信号が、信号ＮＮＯＦＦとなる。信号ＶＳＰがＮＯＴ回路４１６で反転された反転信号と、信号ＶＳＥとが、ＡＮＤ回路４１７に入力される。ＡＮＤ回路４１７の出力信号が、高電位エラー信号ＨＶｄｅｓａｔとなる。
【００７４】
以上説明したように、実施の形態３にかかる集積回路１０１ｂは、低電位エラー信号ＬＶｄｅｓａｔの情報を高電圧レベルの高電位エラー信号ＨＶｄｅｓａｔへと変換してソフト遮断回路１１９に入力する。このようなエラー信号情報の伝達を行うために、実施の形態３でも実施の形態２と同様に、集積回路１０１ｂが、低電位エラー信号ＬＶｄｅｓａｔをパルス信号に変換した「変換信号ＬＶＯＦＦ２」を第１レベルシフト主回路１１３に入力する。実施の形態３にかかる「変換信号ＬＶＯＦＦ２」は、パルス幅ではなく、一出力あたりのパルス数を信号ＬＶＯＦＦと相違させた信号である点で実施の形態２と異なる。さらに、ＯＦＦパルス数判定回路２１７において第１レベルシフト主回路１１３の出力から「変換信号ＨＶＯＦＦ２」が検出されると、高電位エラー信号ＨＶｄｅｓａｔが出力される。この一連の動作により、変換信号ＬＶＯＦＦ２を第１レベルシフト主回路１１３でレベルシフトした変換信号ＨＶＯＦＦ２に基づいて高電位エラー信号ＨＶｄｅｓａｔを生成することができる。その結果、低電位エラー信号ＬＶｄｅｓａｔを高電位エラー信号ＨＶｄｅｓａｔへ変換することができる。入力信号ＨＩＮと同一の経路で低電位エラー信号ＬＶｄｅｓａｔを高電位側へ伝達することで、実施の形態１と比べて回路面積を減らし、省スペース化を実現することができる。
【００７５】
また、実施の形態３では、具体的には、ＯＦＦパルス数調整回路２１６でパルス数を調整する機能によって、パルス信号ＨＶＯＦＦのパルス数の違いにより、高電位側（二次側）において通常オフ信号ＨＶＯＦＦと変換信号ＨＶＯＦＦ２とを区別させることができる。不飽和電圧が検知されていない時の通常オフ信号を表すパルス数を第１パルス数ＰＮ１とし、不飽和電圧検知時のエラー時オフ信号を表すパルス数を第２パルス数ＰＮ２とすることで、パルス数の違いを利用して低電位エラー信号ＬＶｄｅｓａｔを高電位側へ伝達することができる。このようなパルス数の違いに基づく情報伝達によれば、レベルシフト主回路１１３の駆動期間を短縮することができ、消費電流および発熱を抑制できる。
【００７６】
図１０は、本発明の実施の形態３にかかる半導体デバイス駆動用集積回路１０１ｂの動作を示すタイムチャートである。期間Ｔａは通常時のシーケンスを示している。期間Ｔｂは、入力信号ＨＩＮがハイのときに不飽和電圧を検知した場合のシーケンスを示している
【００７７】
期間Ｔａにおいて、入力信号ＨＩＮの立ち上りに同期して信号ＬＶＯＮが第３パルス数ＰＮ３のパルス信号として立ち上り、駆動信号ＨＯは信号ＨＶＯＮの立ち上がりに同期して立ち上る。入力信号ＨＩＮの立下りに同期して信号ＬＶＯＦＦが第１パルス数ＰＮ１のパルス信号として立ち上ると、信号ＨＶＯＦＦの最初のパルスの立下りエッジに同期して信号ＶＦＥが立ち上がり、信号ＶＳＰが信号ＨＶＯＦＦの２つ目のパルスの立ち上りエッジに同期して立ち上る。一方、信号ＶＳＥは２つ目のパルスの立下りエッジから遅延時間ｔｆ３経過後に立ち上る。信号ＶＳＰの方が信号ＶＳＥよりも先に立ち上るので、信号ＮＮＯＦＦが信号ＶＳＰの立ち上りエッジに同期して立ち上り、高電位エラー信号ＨＶｄｅｓａｔは発生しない。従って、駆動信号ＨＯは信号ＮＮＯＦＦの立ち上りエッジに同期して通常どおり急峻に立ち下がり、高電位側半導体スイッチング素子１０２が急峻に遮断される。
【００７８】
期間Ｔｂでは、不飽和電圧の検知に伴い、低電位エラー信号ＬＶｄｅｓａｔが立ち上がる。低電位エラー信号ＬＶｄｅｓａｔの立ち上がりに同期して信号ＩＮＯＦＦが立ち上がり、信号ＩＮＯＦＦの立ち上りに同期して信号ＬＶＯＦＦが第２パルス数ＰＮ２のパルス信号として立ち上る。信号ＨＶＯＦＦの最初のパルスの立下りエッジに同期して信号ＶＦＥが立ち上がるが、２つ目以降のパルスがないので、信号ＶＳＰは発生しない。一方、信号ＶＳＥが１つ目のパルスの立下りエッジから遅延時間ｔｆ３経過後に立ち上り、高電位エラー信号ＨＶｄｅｓａｔが信号ＶＳＥの立ち上りエッジに同期して立ち上る。信号ＮＮＯＦＦは信号ＶＳＥの立ち上りエッジから遅延時間ｔｆ２経過後に立ち上る。
【００７９】
駆動信号ＨＯは高電位エラー信号ＨＶｄｅｓａｔが立ち上がりエッジに同期して緩やかに立ち下がり、信号ＮＮＯＦＦの立ち上りエッジに同期して急峻に立ち下がる。この動作により、高電位側半導体スイッチング素子１０２の短絡時のソフト遮断を実現可能である。
【００８０】
なお、実施の形態３では、低電位エラー信号ＬＶｄｅｓａｔがローのときパルス数を２個とし、低電位エラー信号ＬＶｄｅｓａｔがハイのときパルス数を１個とした具体例を記載している。しかしながら、変形例として、低電位エラー信号ＬＶｄｅｓａｔがローのときパルス数よりも、低電位エラー信号ＬＶｄｅｓａｔがハイのときパルス数を多くするように、ＯＦＦパルス数調整回路２１６およびＯＦＦパルス数判定回路２１７を変形しても良い。例えば、低電位エラー信号ＬＶｄｅｓａｔがローのときパルス数を１個とし、低電位エラー信号ＬＶｄｅｓａｔがハイのときパルス数を２個としてもよい。
【符号の説明】
【００８１】
１０１、１０１ａ、１０１ｂ  半導体デバイス駆動用集積回路（集積回路）、１０２  高電位側半導体スイッチング素子、１０３  低電位側半導体スイッチング素子、１１０  主信号伝達回路、１１１  一次側信号伝達回路、１１２、１１２ａ、１１２ｂ  一次側回路、１１３  第１レベルシフト主回路、１１４  二次側信号伝達回路、１１５、１１５ａ、１１５ｂ  二次側回路、１１８  第２レベルシフト主回路、１１９  ソフト遮断回路、１２１  不飽和電圧検知回路、２０１  入力論理回路、２１１  ＯＮパルス生成回路、２１２  ＯＦＦパルス生成回路、２１３  ＯＦＦパルス幅調整回路、２１４  ＯＦＦパルス幅判定回路、２１５、２１８  ＯＦＦパルス生成部、２１６  ＯＦＦパルス数調整回路、２１７  ＯＦＦパルス数判定回路、３０１  ＰＭＯＳトランジスタ、３０２  容量素子、３０３、３０４、３０８、３１４、４０３、４１６  ＮＯＴ回路、３０５、３１６、４０６、４１５  ＯＲ回路、３０６  ＣＭＯＳインバータ回路、３０７、３１５、４０４、４１７  ＡＮＤ回路、３１１  立ち下りエッジ検知回路、３１２  パルス幅検知回路、３１３  フィルタ回路、４０１  第１ワンショットパルス生成回路、４０２  第２ワンショットパルス生成回路、４０５  ディレイ回路、４１１  ファーストパルス立下りエッジ検知回路、４１２  セカンドパルス立ち上がりエッジ検知回路、４１３  セカンドパルス立下りエッジ検知回路、４１４  フィルタ回路、６００  高電位側駆動回路（ＨＶＩＣ）、７００  低電位側駆動回路（ＬＶＩＣ）、８００  駆動モジュール、９００  半導体装置（インバータ装置）
【図１】
2017098624.tif 000003
【図２】
2017098624.tif 000004
【図３】
2017098624.tif 000005
【図４】
2017098624.tif 000006
【図５】
2017098624.tif 000007
【図６】
2017098624.tif 000008
【図７】
2017098624.tif 000009
【図８】
2017098624.tif 000010
【図９】
2017098624.tif 000011
【図１０】
2017098624.tif 000012
【図１１】
2017098624.tif 000013
【図１２】
2017098624.tif 000014
【国際調査報告】
2017098624.tif 000015
2017098624.tif 000016