(57)【要約】  画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、画素は、基板上に配設された金属で構成されるゲート電極と、少なくともゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜を間に介して、ゲート電極に対向する位置に設けられた酸化物半導体で構成される半導体層と、半導体層に接するソース電極およびドレイン電極と、少なくとも半導体層、ソース電極およびドレイン電極の上に設けられた層間絶縁膜と、を有する薄膜トランジスタと、ドレイン電極に電気的に接続される画素電極と、を備え、ゲート電極は、２．５×１０２０〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有し、半導体層は、水素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以下である。
2017073097.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
前記画素は、
基板上に配設された金属で構成されるゲート電極と、
少なくとも前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた酸化物半導体で構成される半導体層と、
前記半導体層に接するソース電極およびドレイン電極と、
少なくとも前記半導体層、前記ソース電極および前記ドレイン電極の上に設けられた層間絶縁膜と、を有する薄膜トランジスタと、
前記ドレイン電極に電気的に接続される画素電極と、を備え、
前記ゲート電極は、
２．５×１０２０〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有し、
前記半導体層は、
水素濃度が１×１０１６〜３×１０２０ａｔｏｍｓ／ｃｍ３であることを特徴とする薄膜トランジスタ基板。
【請求項２】
前記酸化物半導体が、少なくともインジウム、ガリウム、亜鉛を含む金属酸化物であることを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記薄膜トランジスタは、
前記層間絶縁膜を間に介して前記半導体層の上方に設けられ、前記ゲート電極と異なる電位、または前記ゲート電極と共通の電位が与えられる、金属で構成された制御電極、を有し、
前記制御電極は、
２．５×１０２０〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有する、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記ゲート絶縁膜は、
ＳｉＮ膜上にＳｉＯ膜を積層した積層膜で構成され、
前記ＳｉＮ膜中の水素濃度は３×１０２１ａｔｏｍｓ／ｃｍ３以下である、請求項１または請求項３記載の薄膜トランジスタ基板。
【請求項５】
前記ゲート電極は、Ａｌ合金およびＮを含む、請求項１記載の薄膜トランジスタ基板。
【請求項６】
前記ゲート電極は、
ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した積層膜で構成される、請求項５記載の薄膜トランジスタ基板。
【請求項７】
前記ゲート電極および前記制御電極は、Ａｌ合金およびＮを含む、請求項３記載の薄膜トランジスタ基板。
【請求項８】
前記ゲート電極は、
ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した積層膜で構成され、
前記制御電極は、
ＡｌＮｉＮｄＮ膜上にＡｌＮｉＮｄ膜を積層した積層膜で構成される、請求項７記載の薄膜トランジスタ基板。
【請求項９】
前記薄膜トランジスタは、
前記半導体層上を覆う保護絶縁膜をさらに有し、
前記ソース電極および前記ドレイン電極は、前記保護絶縁膜を貫通するコンタクトホールを介して前記半導体層に接する、請求項１記載の薄膜トランジスタ基板。
【請求項１０】
画素がマトリックス状に複数配列された薄膜トランジスタ基板の製造方法であって、
（ａ）前記基板上に第１の金属膜を形成し、パターニングしてゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うように前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に酸化物半導体膜を形成し、パターニングして前記ゲート電極に対向する位置に半導体層を形成する工程と、
（ｄ）前記半導体層上を含めて前記ゲート絶縁膜上に第２の金属膜を形成し、パターニングして前記半導体層に接するソース電極およびドレイン電極を形成する工程と、
（ｅ）少なくとも前記半導体層、前記ソース電極および前記ドレイン電極の上に層間絶縁膜１３を形成する工程と、
（ｆ）前記層間絶縁膜上に透明導電膜を形成し、パターニングして前記ドレイン電極に電気的に接続される画素電極を形成する工程と、を備え、
前記工程（ｃ）は、
前記半導体層の形成後に、大気以上の酸素濃度の酸素を含む雰囲気下で１回目の熱処理を行う工程を含み、
前記工程（ｄ）は、
前記第２の金属膜の形成後に、大気以上の酸素濃度の酸素を含む雰囲気下で２回目の熱処理を行う工程を含み、
前記工程（ｅ）は、
前記層間絶縁膜として、下層膜と上層膜との積層膜を形成する工程と、
前記下層膜の形成後に、大気以上の酸素濃度の酸素を含む雰囲気下で３回目の熱処理を行う工程とを含み、
前記工程（ｆ）は、
前記画素電極の形成後に、大気以上の酸素濃度の酸素を含む雰囲気下で４回目の熱処理を行う工程を含む、ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１１】
前記酸素濃度は、２０％以上である請求項１０記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記工程（ａ）は、
前記第１の金属膜を、ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した積層膜で形成する工程を含む、請求項１０記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記工程（ｅ）の後、
前記層間絶縁膜上に、ＡｌＮｉＮｄＮ膜上にＡｌＮｉＮｄ膜を積層した積層膜の第２の金属膜を形成し、パターニングして前記半導体層の上方に対応する位置に前記ゲート電極と異なる電位、または前記ゲート電極と共通の電位が与えられる制御電極を形成する工程を備える、請求項１２記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置等に使用される薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
液晶表示装置（Liquid Crystal Display：以下「ＬＣＤ」と呼称）等の電気光学装置は、スイッチングデバイスとして薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称）を用いた薄膜トランジスタ基板（以下「ＴＦＴ基板」と呼称）を含んでいる。【０００３】
ＴＦＴ等の半導体装置は、低消費電力および薄型であるという特徴がある。従って、このような半導体装置の特徴を活かして、ＣＲＴ（Cathode Ray Tube）に置き換わってフラットパネルディスプレイへの応用がなされるようになった。【０００４】
フラットパネルディスプレイの一例であるＬＣＤでは、一般に、ＴＦＴ基板と対向基板との間に液晶層が設けられている。ＴＦＴ基板にはＴＦＴが例えばマトリックス状に配列されている。このようなＴＦＴ基板および対向基板の外側にはそれぞれ偏光板が設けられている。なお、透過型および半透過型のＬＣＤでは、ＴＦＴ基板または対向電極の外側にバックライトユニットが設けられている。また、カラー表示のＬＣＤでは、例えば対向基板に１色または２色以上のカラーフィルタが設けられている。【０００５】
ＬＣＤ用ＴＦＴ基板の代表的な構造が、例えば特許文献１の図１に開示されている。当該ＴＦＴ基板はボトムゲートのバックチャネル型ＴＦＴを有し、ＴＦＴと電気的に接続された画素電極が最上層に形成されている。この構造は、５回の写真製版工程（フォトリソグラフィープロセス）を用いて製造することができる。【０００６】
従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、一般的にアモルファスシリコン（Ｓｉ）が半導体の活性層（チャネル層）として用いられている。さらに、近年では、酸化物半導体を活性層に用いたＴＦＴの開発が盛んになされている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。【０００７】
酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化すず（ＳｎＯ２）などを添加した材料が主に用いられている。この技術は、例えば特許文献２および３に開示されている。【０００８】
酸化物半導体をチャネル層に用いたＴＦＴでは、チャネル層中の水素は、格子間に存在する場合、構造の乱れを生じさせ、移動度などのＴＦＴ特性を低下させる。また、チャネル層中の水素は、電子ドナーとして働くとされており、その場合は特性に寄与するキャリア密度が上昇する。一方で、水素がチャネル層の未結合手を終端した場合には、キャリア密度が低下する。また、ＴＦＴ動作時に他層からチャネル層に水素が拡散した場合には、上記のいずれかの現象が生じ特性が変動する。このように、チャネル層中の水素はＴＦＴの初期特性、信頼性に影響を及ぼす。【０００９】
これに対し例えば特許文献４では、製造工程中の合計３回の熱処理により、水素と酸素の放出と拡散を制御することでＴＦＴ特性を向上させる技術が開示されている。これは、チャネル層を形成した後の第１の熱処理により、チャネル層中の過剰水素を除去し、次にチャネル層上方に酸素を含む絶縁膜を形成した後の第２の熱処理により、酸素を含む絶縁膜からチャネル層に酸素を供給し酸素欠損を低減させ、次いで酸素を含む絶縁膜の上に水素を含む絶縁膜を形成した後の第３の熱処理により、水素を含む絶縁層からチャネル層に水素を供給し、欠陥または未結合手を終端することで、オン電流と移動度を高めるというものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３２０８６５８号公報
【特許文献２】特許第４４８３２３５号公報
【特許文献３】特許第５００６５９８号公報
【特許文献４】特許第５１００９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上説明した特許文献４では、酸素を含む絶縁膜の上に水素を含む絶縁膜を形成し、当該絶縁膜を水素の供給元としているが、この絶縁膜中の水素量が多い場合には、チャネル層に水素が過剰に供給されることとなる。一方、発明者の検討によれば、キャリア密度が１×１０１６個／ｃｍ３以上の場合、ドレイン電流が１×１０−１０Ａとなる時の電圧として定義される閾値電圧は、−１０Ｖよりも低い値となり、実用的な電圧ではオフできないことが判っている。このため、引用文献４の構成において、水素の供給元となる絶縁膜からチャネル層に水素が過剰に供給され、電子ドナーとして働いた場合、キャリア密度が高くなり、正常なＴＦＴ動作ができなくなる。【００１２】
本発明は、上記の問題を解決するためになされたものであり、ＴＦＴアレイ基板製造時およびＴＦＴ動作時の、チャネル層への水素拡散を抑制し、チャネル層中の水素濃度を制限することで、初期特性および信頼性に優れた薄膜トランジスタを有する薄膜トランジスタ基板を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る薄膜トランジスタ基板の態様は、画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、前記画素は、基板上に配設された金属で構成されるゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた酸化物半導体で構成される半導体層と、前記半導体層に接するソース電極およびドレイン電極と、少なくとも前記半導体層、前記ソース電極および前記ドレイン電極の上に設けられた層間絶縁膜とを有する薄膜トランジスタと、前記ドレイン電極に電気的に接続される画素電極と、を備え、前記ゲート電極は、２．５×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有し、前記半導体層は、水素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３〜３×１０２０ａｔｏｍｓ／ｃｍ３である。
【発明の効果】
【００１４】
上記薄膜トランジスタ基板によれば、ゲート電極が水素吸蔵能力を有するので、製造工程中の熱処理時に他層からゲート電極まで拡散してきた水素を取り込み、表面あるいは内部に保持され、半導体層中の水素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３〜３×１０２０ａｔｏｍｓ／ｃｍ３となってキャリア密度は１×１０１１個／ｃｍ３〜１×１０１６個／ｃｍ３となり、薄膜トランジスタの閾値電圧が実用的な電圧となり、オフ特性に優れた薄膜トランジスタとなる。また、薄膜トランジスタの動作時に拡散する水素もゲート電極で吸蔵されるので、薄膜トランジスタ動作時に半導体層の水素濃度が上昇することも抑制することができ、特性変動を抑制して、信頼性に優れた薄膜トランジスタが得られる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る実施の形態１のＴＦＴ基板の全体構成を模式的に説明する平面図である。
【図２】本発明に係る実施の形態１のＴＦＴ基板の画素の平面構成を示す図である。
【図３】本発明に係る実施の形態１のＴＦＴ基板の画素の断面構成を示す図である。
【図４】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図５】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図６】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図７】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図８】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図９】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示すフローチャートである。
【図１０】４回目の熱処理の熱処理温度を変化させた場合のＩｄ−Ｖｇ特性を示す図である。
【図１１】４回目の熱処理の熱処理温度を変化させた場合のＩｄ−Ｖｇ特性を示す図である。
【図１２】４回目の熱処理の熱処理温度を変化させた場合のＩｄ−Ｖｇ特性を示す図である。
【図１３】ＴＦＴにおける水素の深さ方向分布を示す図である。
【図１４】ＴＦＴにおける水素の深さ方向分布を示す図である。
【図１５】チャネル層中のキャリア密度とＴＦＴの閾値電圧との関係を示す図である。
【図１６】２５０℃で４回目の熱処理を行った場合のＩｄ−Ｖｇ特性を示す図である。
【図１７】チャネル層中の水素濃度が３×１０２０ａｔｏｍｓ／ｃｍ３を超える場合のＩｄ−Ｖｇ特性を示す図である。
【図１８】ＴＦＴの信頼性評価結果を示す図である。
【図１９】ＴＦＴの信頼性評価結果を示す図である。
【図２０】ＴＦＴの信頼性評価結果を示す図である。
【図２１】ＴＦＴの信頼性評価結果を示す図である。
【図２２】本発明に係る実施の形態１のＴＦＴ基板の変形例の断面構成を示す図である。
【図２３】本発明に係る実施の形態２のＴＦＴ基板の全体構成を模式的に説明する平面図である。
【図２４】本発明に係る実施の形態２のＴＦＴ基板の画素の平面構成を示す図である。
【図２５】本発明に係る実施の形態２のＴＦＴ基板の画素の断面構成を示す図である。
【図２６】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図２７】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図２８】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図２９】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図３０】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図３１】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示すフローチャートである。
【発明を実施するための形態】
【００１６】
＜実施の形態１＞
実施の形態１に係るＴＦＴ基板は、スイッチングデバイスとして薄膜トランジスタ（Thin Film Transistor）が用いられたアクティブマトリックス基板であるものとして説明する。
【００１７】
＜ＴＦＴ基板の全体構成＞
図１は、本発明に係る実施の形態１のＴＦＴ基板の全体構成を模式的に説明する平面図であり、ここでは、ＬＣＤ用のＴＦＴ基板を例に採っている。
【００１８】
図１に示すＴＦＴ基板２００は、画素ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
【００１９】
表示領域２０２には、複数のゲート配線（走査信号線）１０３、複数の補助容量配線１０５および複数のソース配線（表示信号線）１０１が配設され、複数のゲート配線１０３は互いに平行に配設され、複数のソース配線１０１は、複数のゲート配線１０３と直交して交差するように互いに平行に配設されている。図１では、ゲート配線１０３が横方向（Ｘ方向）に延在するように配設され、ソース配線１０１が縦方向（Ｙ方向）に延在するように配設されている。
【００２０】
そして、隣接する２本のゲート配線１０３および隣接する２本のソース配線１０１に囲まれた領域が画素２０４となるので、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列された構成となる。
【００２１】
図１では、一部の画素２０４について、その構成を拡大して示しており、画素２０４内には、少なくとも１つの画素ＴＦＴ２０１が配設されている。画素ＴＦＴ２０１はソース配線１０１とゲート配線１０３の交差点近傍に配置され、画素ＴＦＴ２０１のゲート電極がゲート配線１０３に接続され、画素ＴＦＴ２０１のソース電極がソース配線１０１に接続され、画素ＴＦＴ２０１のドレイン電極は透過画素電極１７に接続されている。また、透過画素電極１７には補助容量２０９が接続され、複数のゲート配線１０３のそれぞれと平行に設けられた補助容量配線１０５が、補助容量電極を兼ねている。
【００２２】
ゲート配線１０３と補助容量配線１０５とは交互に配設され、補助容量配線１０５とソース配線１０１とは、互いに直交して交差するように配設されている。
【００２３】
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線１０３は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線１０３は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。
【００２４】
ソース配線１０１も同様に表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線１０１は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
【００２５】
また、走査信号駆動回路２０５の近傍には、外部との接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部との接続基板２０８が配設されている。なお、接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００２６】
接続基板２０７および２０８のそれぞれを介して、走査信号駆動回路２０５および表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１０３に供給する。このゲート信号によって、ゲート配線１０３が順次選択される。表示信号駆動回路２０６は、外部からの制御信号や、表示データに基づいて表示信号をソース配線１０１に供給する。これにより、表示データに応じた表示電圧を各画素２０４に供給することができる。
【００２７】
なお、走査信号駆動回路２０５と表示信号駆動回路２０６は、ＴＦＴ基板２００上に配置される構成に限られるものではなく、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成し、ＴＦＴ基板２００とは別の部分に配置しても良い。
【００２８】
また、補助容量配線１０５は、後に平面図を用いて説明するように透過画素電極１７と平面視的に一部が重複（重畳）するように構成され、透過画素電極１７を一方の電極とし、補助容量配線１０５の一部を他方の電極として補助容量２０９を形成する。なお、透過画素電極１７と重畳した部分の補助容量配線１０５を補助容量電極と呼称する。全ての補助容量配線１０５は表示領域外で電気的に結束し、例えば表示信号駆動回路２０６から共通電位が供給される。
【００２９】
画素ＴＦＴ２０１は、透過画素電極１７に表示電圧を供給するためのスイッチングデバイスとして機能し、ゲート配線１０３から入力されるゲート信号によって画素ＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート配線１０３に所定の電圧が印加され、画素ＴＦＴ２０１がＯＮすると、ソース配線１０１から電流が流れるようになる。これにより、ソース配線１０１から、画素ＴＦＴ２０１のドレイン電極に接続された透過画素電極１７に表示電圧が印加され、透過画素電極１７と対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。透過画素電極１７と対向電極との間には液晶によって補助容量２０９と並列に液晶容量（図示せず）が形成される。なお、In-Plane-Switching方式およびＦＦＳ（Fringe-Field-Switching）方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板２００側に配置される。
【００３０】
これらの液晶容量と補助容量２０９によって透過画素電極１７に印加された表示電圧が一定期間保持される。なお、ＴＦＴ基板２００の表面には、配向膜（図示せず）が形成されていても良い。
【００３１】
また、ＴＦＴ基板２００には図示されない対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、対向電極および配向膜等が形成されている。
【００３２】
ＴＦＴ基板２００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板２００と対向基板との間に液晶層が配置される。さらに、ＴＦＴ基板２００および対向基板の外側の面には、偏光板、位相差板等が設けられる。また、以上のように構成された液晶表示パネルの視認側とは反対側には、バックライトユニット等が配設される。ＴＦＴ基板２００が視認側とは反対側、対向基板が視認側に配置されるため、バックライトユニットは、ＴＦＴ基板２００の外側に配置される。
【００３３】
＜ＴＦＴ基板の画素の構成＞
次に、図２および図３を参照して、実施の形態１のＴＦＴ基板、より具体的にはボトムゲート型の薄膜トランジスタ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図２は、図１に示した画素２０４の平面構成を示す平面図であり、図３は、図２におけるＡ−Ａ線での断面構成(ＴＦＴ部、画素部、補助容量部の断面構成)、Ｂ−Ｂ線での断面構成（ゲート端子部の断面構成）およびＣ−Ｃ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【００３４】
図２に示すように、その一部がゲート電極３を構成するゲート配線１０３がＸ方向に延在するように配設され、また、同様にＸ方向に延在し、その一部が補助容量電極を構成する補助容量配線１０５がゲート配線１０３に平行してＸ方向に延在するように配設されている。また、Ｙ方向に延在するソース配線１０１からは、Ｘ方向に延在する分岐配線１１が分岐し、その先端部分がソース電極８となっている。
【００３５】
そして、隣接する２本のゲート配線１０３および隣接する２本のソース配線１０１に囲まれた画素領域において透過画素電極１７が設けられており、透過画素電極１７はドレイン電極９に接続されている。
【００３６】
ゲート配線１０３は、その線幅が他の部分よりも広くなった部分がゲート電極３として機能し、ゲート電極３上には酸化物半導体で構成されるチャネル層７（半導体層）が設けられ、ソース電極８およびドレイン電極９は、互いに間を開けてチャネル層７に接続されている。これらにより画素ＴＦＴ２０１が構成されている。なお、画素ＴＦＴ２０１の動作時には、ソース電極８とドレイン電極９との間のチャネル層７内にチャネル領域１０が形成される。
【００３７】
画素領域において、補助容量配線１０５は、Ｙ方向に延在する２つの分岐配線１１５を有している。分岐配線１１５は、画素領域のソース配線１０１側の２つの端縁部に該当する部分に設けられ、補助容量配線１０５と分岐配線１１５とで平面視形状がコの字状（square U-shape）となるように配設されている。そして、補助容量配線１０５に透過画素電極１７が重畳されている領域の補助容量配線１０５および分岐配線１１５が補助容量電極となる。
【００３８】
また、額縁領域にまで延在するゲート配線１０３のそれぞれの端部はゲート端子４となっており、ゲート端子部コンタクトホール１５を介してゲート端子パッド１８が接続され、ゲート端子パッド１８を介して、外部からの映像の走査信号がゲート端子４に与えられる構成となっている。
【００３９】
同様に、額縁領域にまで延在するソース配線１０１のそれぞれの端部はソース端子１２となっており、ソース端子部コンタクトホール１６を介してソース端子パッド１９が接続され、ソース端子パッド１９を介して、外部からの映像信号がソース端子１２に与えられる構成となっている。
【００４０】
なお、全ての補助容量配線１０５は額縁領域において電気的に結束され、共通電位が与えられる構成となっている。
【００４１】
次に、図３を用いて画素２０４の断面構成を説明する。図３に示すようにＴＦＴ基板は、例えば、ガラス、プラスチック等の透明絶縁性基板である基板１上に形成され、基板１上には同じ導電膜が選択的に配設されて配線および電極を構成している。
【００４２】
すなわち、ゲート電極３、ゲート端子４、ゲート配線１０３および補助容量配線１０５は、例えばアルミニウム（Ａｌ）合金またはチタン（Ｔｉ）合金などの合金膜の単層膜または多層膜で構成されている。
【００４３】
そして、これらを覆うように絶縁膜６が配設されている。なお、絶縁膜６は、画素ＴＦＴ２０１の部分ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。ゲート絶縁膜６は、窒化シリコン膜とその上に形成された酸化シリコン膜との積層膜で構成されている。
【００４４】
図３のＴＦＴ部に示されるように画素ＴＦＴ２０１の形成領域では、ゲート絶縁膜６を介してゲート電極３に対面するようにチャネル層７が設けられている。ここでは、チャネル層７は平面視でゲート電極３と重なるようゲート絶縁膜６の上に形成され、ゲート電極３の上方内にできるだけ収まるように構成されている。
【００４５】
チャネル層７は、酸化物半導体で形成されており、少なくともインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を含んだ酸化物半導体、例えば、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体で形成されている。酸化物半導体は、酸化物半導体は、アモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できる。なお、酸化物半導体は、上記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の他に、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系を用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでも良い。
【００４６】
そして、チャネル層７上には、導電膜で構成されるソース電極８およびドレイン電極９が間隔を開けて接するように配設され、画素ＴＦＴ２０１の動作時には、ソース電極８とドレイン電極９との間のチャネル層７内にチャネル領域１０が形成される。
【００４７】
また、ＴＦＴ部のソース電極８、ドレイン電極９、分岐配線１１およびソース配線１０１、ソース端子部のソース端子１２は層間絶縁膜１３で覆われている。なお、層間絶縁膜１３は、ゲート端子部のゲート絶縁膜６上を覆うと共に、画素部および補助容量部のゲート絶縁膜６上も覆っている。
【００４８】
画素部においては層間絶縁膜１３上に透明導電膜で構成される透過画素電極１７が形成され、透過画素電極１７は、層間絶縁膜１３を貫通してドレイン電極９に達する画素ドレインコンタクトホール１４を介して、ドレイン電極９に接続される構成となっている。
【００４９】
また、ソース端子部においては、層間絶縁膜１３を貫通してソース端子１２に達するソース端子部コンタクトホール１６を介して、ソース端子パッド１９がソース端子１２に接続される構成となっている。
【００５０】
また、ゲート端子部においては、層間絶縁膜１３およびゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１５を介して、ゲート端子パッド１８がゲート端子４に接続される構成となっている。
【００５１】
＜製造方法＞
次に、本発明に係る実施の形態１のＴＦＴ基板の製造方法について、製造工程を順に示す断面図である図４〜図８を用いて説明する。なお、図４〜図８は、図３に示す断面図に対応する断面図であり、図３は最終工程を示す断面図に相当する。また、図９は本発明の実施の形態１のＴＦＴ基板の製造方法の手順を示すフローチャートであり、以下、図４〜図８を参照しつつ、図９にステップＳ１００１〜ステップＳ１０１０で示されるフローチャートに沿って説明する。
【００５２】
まず、ガラス等の透明絶縁性基板である基板１を洗浄液または純水を用いて洗浄し、基板１上に、Ａｌ合金またはＴｉ合金などの水素を吸蔵する金属膜（第１の金属膜）を形成した後に、１回目のフォトリソグラフィープロセスで金属膜をパターニングすることで、図４に示すように、基板１上にゲート電極３、ゲート端子４、ゲート配線１０３および補助容量配線１０５を形成する（ステップＳ１００１）。
【００５３】
水素を吸蔵する金属膜としては、電気的比抵抗の低い金属および、Ａｌ合金、Ｔｉ合金などの合金を用いることが望ましい。さらに、電気的比抵抗低減の観点から、Ａｌを主成分とし、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）を添加したＡｌ合金の上に、同合金にさらに窒素（Ｎ）を添加したＡｌＮ合金を積層した積層構造がより望ましい。また、水素を吸蔵する金属膜の厚みは、均一性およびカバレッジ性の観点から、５０〜３００ｎｍとすることが望ましい。
【００５４】
より具体的には、公知のアルゴン（Ａｒ）ガスまたはクリプトン（Ｋｒ）ガスを用いたスパッタリング法により、ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した積層膜を形成した。
【００５５】
スパッタリング条件はＤＣマグネトロンスパッタリング方式で、ＡｌＮｉＮｄ合金ターゲットを用い、パワー密度３Ｗ／ｃｍ２、Ａｒガス流量４０ｓｃｃｍの条件で約２００ｎｍの厚さのＡｌＮｉＮｄ膜を下層膜として形成した。
【００５６】
次に、同じターゲット材を用いて、パワー密度３Ｗ／ｃｍ２、Ａｒガス流量４０ｓｃｃｍ、Ｎ２ガス流量２０ｓｃｃｍの条件で約５０ｎｍの厚さのＡｌＮｉＮｄＮ膜を上層膜として形成して、厚さ２５０ｎｍの積層膜を得た。
【００５７】
次に、当該積層膜上にレジスト材を塗布して、塗布したレジスト材をフォトマスクを用いて露光し、レジスト材を感光させる。次に、感光させたレジスト材を現像して、レジスト材をパターニングすることでフォトレジストパターンを得る。以後、これらのフォトレジストパターンを形成する一連の工程をフォトリソグラフィープロセスと呼称する。
【００５８】
その後、このフォトレジストパターンをマスクとして、公知であるリン酸を含む薬液、例えばリン酸（Phosphoric acid）と硝酸（Acetic acid）と酢酸（Nitric acid）の混酸（以下「ＰＡＮ」と呼称）を用いてＡｌＮｉＮｄＮ膜とＡｌＮｉＮｄ膜との積層膜を一括してエッチングし、フォトレジストパターンを除去することによって、図４に示すように、基板１上にゲート電極３、ゲート端子４、ゲート配線１０３および補助容量配線１０５を形成した。ここで形成されたＡｌＮｉＮｄＮ膜は、形成中の雰囲気、あるいは後に形成される上層の膜からの酸素（Ｏ）を受け取り、ＡｌとＮとＯを有した構成となるので、水素吸蔵能力を有することとなる。
【００５９】
すなわち、上層のＡｌＮｉＮｄＮ膜は、さらに上層の膜から拡散してきた水素を取り込むことができ、その水素吸蔵能力は、水素を２．５×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２２ａｔｏｍｓ／ｃｍ３の範囲で含むことができる膜となっている。なお、このような水素吸蔵能力を有するＡｌＮｉＮｄＮ膜を形成するには、プロセス温度（基板温度）を１００℃程度に設定することが望ましい。
【００６０】
次に、図５に示す工程において、基板１上にゲート絶縁膜６を形成して、ゲート電極３、ゲート端子４、ゲート配線１０３および補助容量配線１０５をゲート絶縁膜６で覆う（ステップＳ１００２）。ゲート絶縁膜６は、窒化シリコン（ＳｉＮ）膜の上に酸化シリコン（ＳｉＯ）膜を積層した積層膜で構成される。ゲート絶縁膜６の全体の厚さは、積層膜を構成する材料の誘電率および薄膜トランジスタの動作電圧（オン電圧）によって変わるが、１５０〜５００ｎｍとすることが望ましい。
【００６１】
より具体的には、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用い、まず、約３４０℃の基板加熱条件下で、ＳｉＨ４、ＮＨ４およびＮ２の混合ガスを用い、ＳｉＨ４に対するＮＨ３の比率が１．５（ＮＨ３／ＳｉＨ４＝１．５）の条件下で、下層のＳｉＮ膜を４００ｎｍの厚さで形成した。その後、約３４０℃の基板加熱条件下で、ＳｉＨ４とＮ２Ｏの混合ガスを用い、ＳｉＨ４に対するＮ２Ｏの比率が７５（Ｎ２Ｏ／ＳｉＨ４＝７５）の条件下で、上層のＳｉＯ膜を５０ｎｍの厚さで形成した。
【００６２】
なお、本実施の形態１では、ＳｉＯ膜およびＳｉＮ膜の形成方法として、ＣＶＤ法を用いる例を示したが、スパッタ法またはイオンプレーティング法を用いても良い。
【００６３】
次に、ゲート絶縁膜６上に、チャネル層７の材料としての酸化物半導体膜を形成し、２回目のフォトリソグラフィープロセスで酸化物半導体膜をパターニングすることで、図５に示すようにＴＦＴ部のゲート電極３の上方にチャネル層７を形成する（ステップＳ１００３）。なお、チャネル層７の膜厚は、膜の均一性、キャリア密度の観点から、１０〜１００ｎｍとすることが望ましい。
【００６４】
チャネル層７形成後、１回目の熱処理（アニール処理）を実施する（ステップＳ１００４）。この熱処理では、酸化物半導体膜中の余剰水素を低減すると共に、酸素を供給し欠陥を低減することを目的とするため、大気中酸素濃度（２０％）以上の酸素を含む雰囲気下で行い、熱処理温度は３００〜４５０℃とすることが望ましい。熱処理温度を３００℃以上とする理由は、３００℃未満の場合、酸化物半導体膜中から水素が十分に放出されず、また、酸化物半導体膜に酸素が十分に供給されないためである。４５０℃以下とする理由は、４５０℃より高い場合、酸化物半導体膜中の元素の脱離速度が、元素の種類によって異なる（Ｚｎが特に脱離量が多い）ことに起因し、組成変化が生じるためである。
【００６５】
より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲットを用いたスパッタ法により、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４のＩｎＧａＺｎＯ膜を４０ｎｍの厚さで形成した。この手法では、酸素の原子組成比が化学量論組成よりも少ない酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜が形成され易い。このため、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行った。このＩｎＧａＺｎＯ膜は、非晶質構造である。また、非晶質構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【００６６】
その後、非晶質構造のＩｎＧａＺｎＯ膜上にレジスト材を塗布し、２回目のフォトリソグラフィープロセスでフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクとするエッチングにより、ＩｎＧａＺｎＯ膜をパターニングする。ＩｎＧａＺｎＯ膜のエッチングには、シュウ酸を含む溶液によるウエットエッチングを用いることができる。シュウ酸を含む溶液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態１では、シュウ酸を５ｗｔ％で含む水溶液を用いた。
【００６７】
ＩｎＧａＺｎＯ膜のパターニング後、フォトレジストパターンを除去することで、図５に示すチャネル層７が得られる。その後、酸素を含む雰囲気中で基板温度が３５０℃の条件下で６０分間の熱処理を実施した。
【００６８】
なお、以上の説明では、ＩｎＧａＺｎＯ膜の原子組成比をＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４とする例を示したが、原子組成比がＩｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７であっても良い。また、ホモロガス構造（ＩｎＧａＯ３（ＺｎＯ）ｍ ：（ｍ＞０））であれば、上述した組成比以外でも適用可能である。
【００６９】
次に、チャネル層７上を含めてゲート絶縁膜６上に金属膜（第２の金属膜）を形成し、３回目のフォトリソグラフィープロセスを経て金属膜をパターニングすることで、図６に示すように、ソース電極８、ドレイン電極９、分岐配線１１、ソース配線１０１およびソース端子１２を形成する（ステップＳ１００５）。
【００７０】
この工程で形成する金属膜としては、電気的比抵抗が低いこと、チャネル層７との良好なコンタクト特性を示すこと、および透過画素電極１７に用いる導電膜との良好なコンタクト特性（特に電気的コンタクト抵抗が低いこと）等の特性を有する合金膜を用いることが望ましい。なお、当該金属膜の膜厚は、膜の均一性、カバレッジ性の観点から、５０〜３００ｎｍとすることが望ましい。
【００７１】
金属膜の形成後、２回目の熱処理を実施する（ステップＳ１００６）。この熱処理は、チャネル層形成後の熱処理と同様、酸化物半導体中の余剰水素を低減させると共に、各層に酸素を供給する目的のため、大気中酸素濃度以上の酸素を含む雰囲気下で行うことが望ましい。また熱処理温度は、３００〜３５０℃が望ましい。３００℃以上とする理由は、３００℃未満の場合、酸化物半導体膜中から水素が十分に放出されず、また、酸化物半導体膜中に酸素が十分に供給されないためである。３５０℃以下とする理由は、３５０℃より高くすると、ソース電極８、ドレイン電極９からチャネル層７への金属拡散量が著しくなり、特性に影響を及ぼすためである。
【００７２】
より具体的には、公知のＡｒガスまたはＫｒガスを用いたスパッタリング法により、ＡｌＮｉＮｄＮ膜上にＡｌＮｉＮｄ膜を積層した積層膜を形成した。
【００７３】
スパッタリング条件はＤＣマグネトロンスパッタリング方式で、ＡｌＮｉＮｄ合金ターゲットを用い、パワー密度３Ｗ／ｃｍ２、Ａｒガス流量４０ｓｃｃｍ、Ｎ２ガス流量２０ｓｃｃｍの条件で約５０ｎｍの厚さのＡｌＮｉＮｄＮ膜を下層膜として形成した。
【００７４】
次に、同じターゲット材を用いて、パワー密度３Ｗ／ｃｍ２、Ａｒガス流量４０ｓｃｃｍの条件で約２００ｎｍの厚さのＡｌＮｉＮｄ膜を上層膜として形成し、厚さ２５０ｎｍの積層膜を得た。
【００７５】
次に、当該積層膜上にレジスト材を塗布し、３回目のフォトリソグラフィープロセスでフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクとして、公知であるリン酸を含む薬液、例えばＰＡＮを用いてＡｌＮｉＮｄ膜とＡｌＮｉＮｄＮ膜との積層膜を一括してエッチングし、フォトレジストパターンを除去することによって、図６に示すように、ソース電極８、ドレイン電極９、分岐配線１１、ソース配線１０１およびソース端子１２を形成した。
【００７６】
その後、大気中で３５０℃で１時間の熱処理を実施した。これにより雰囲気からチャネル層を含む各層に酸素が供給され、各層の未結合手が酸素により終端される。
【００７７】
なお、上記ではＡｌＮｉＮｄＮ膜の形成に、スパッタリングガスとしてＡｒガスとＮ２ガスとの混合ガスを用いた例を説明したが、ＡｒガスのかわりにＫｒガスを用いても良い。またＡｌ膜にＮを添加する場合でも、スパッタリング時に添加するガスはＮ２ガスに限ることなく、例えばＮＨ３のように、Ｎを含むガスであれば、Ａｌ膜中にＮを添加させることが可能である。また予め、スパッタリングターゲットにＮを添加させたＡｌＮｉＮ合金を用いても良い。この場合は、スパッタリングガスとして、ＡｒガスあるいはＫｒガスに、Ｎ２またはＮを含むガスを添加した混合ガスを必ずしも用いる必要はなく、ＡｒガスあるいはＫｒガス単独でＡｌ膜にＮを添加することが可能である。
【００７８】
次に、図７に示す工程において、ソース電極８、ドレイン電極９、分岐配線１１、ソース配線１０１およびソース端子１２を覆うように、パッシベーション膜としての層間絶縁膜１３を形成する（ステップＳ１００７）。
【００７９】
層間絶縁膜１３は、下層膜と上層膜との積層膜で構成されており、下層膜を形成した後に３回目の熱処理を実施する（ステップＳ１００８）。この熱処理は、酸化物半導体中の余剰水素を低減させると共に、雰囲気と下層膜から各層に酸素を供給する目的で行う。酸素の供給を十分に行うために、熱処理は大気中酸素濃度以上の酸素を含む雰囲気下で行い、熱処理の温度は２００〜３５０℃で行うことが望ましい。２００℃以上とする理由は、２００℃未満の場合、酸素が十分にチャネル層７に供給されないためである。３５０℃以下とする理由は、３５０℃より高くすると、ソース電極８およびドレイン電極９からチャネル層７への金属拡散量が著しくなり、特性に影響を及ぼすためである。
【００８０】
当該熱処理の後、上層膜を形成する。ここで、層間絶縁膜１３の全体の厚さは、積層膜を構成する材料の誘電率および薄膜トランジスタの動作電圧（オン電圧）によって変わるが、１５０〜５００ｎｍとすることが望ましい。
【００８１】
より具体的には、ＣＶＤ法を用い、まず、約２００℃の基板加熱条件下で、ＳｉＨ４とＮ２Ｏとの混合ガスを用い、ＳｉＨ４に対するＮ２Ｏ比率が１５０（Ｎ２Ｏ／ＳｉＨ４＝１５０）の条件下で、下層のＳｉＯ膜を２００ｎｍの厚さで形成した。その後、大気雰囲気中において２８０℃の温度条件下で６０分間保持して熱処理を実施した。
【００８２】
次に、ＣＶＤ法を用い、約１６０℃の基板加熱条件下で、ＳｉＨ４、ＮＨ４、Ｎ２およびＨ２の混合ガスを用い、ＳｉＨ４に対するＮＨ４の比率が０．７（ＮＨ４／ＳｉＨ４＝０．７）の条件下で、上層のＳｉＮ膜を１５０ｎｍの厚さで形成した。
【００８３】
その後、層間絶縁膜１３上にレジスト材を塗布し、４回目のフォトリソグラフィープロセスでフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクとして公知のフッ素系ガスを用いたドライエッチングにより、少なくともドレイン電極９の表面まで達する画素ドレインコンタクトホール１４と、ゲート端子４の表面まで達するゲート端子部コンタクトホール１５と、ソース端子１２の表面まで達するソース端子部コンタクトホール１６とを同時に形成する。その後、フォトレジストパターンを除去することで、図８に示すように、画素ドレインコンタクトホール１４、ゲート端子部コンタクトホール１５およびソース端子部コンタクトホール１６が得られる。
【００８４】
なお、本実施の形態１では、ＳｉＯ膜およびＳｉＮ膜の形成方法として、ＣＶＤ法を用いる例を示したが、スパッタ法またはイオンプレーティング法を用いても良い。
【００８５】
次に、層間絶縁膜１３上に透明導電膜を形成し、画素ドレインコンタクトホール１４、ゲート端子部コンタクトホール１５およびソース端子部コンタクトホール１６内に透明導電膜を埋め込み、５回目のフォトリソグラフィープロセスを経て透明導電膜をパターニングすることで、図３に示すように、画素ドレインコンタクトホール１４を介して下層のドレイン電極９と接続する透過画素電極１７と、ゲート端子部コンタクトホール１５およびソース端子部コンタクトホール１６を介してそれぞれゲート端子４およびソース端子１２に接続される、ゲート端子パッド１８およびソース端子パッド１９を形成することでＴＦＴ基板２００が完成する（ステップＳ１００９）。
【００８６】
なお、完成したＴＦＴ基板２００には、２００〜３５０℃の温度で大気中酸素濃度以上の酸素を含む雰囲気下で４回目の熱処理を加える（ステップＳ１０１０）。これによって、ＴＦＴ基板全体の水素を拡散させ、ゲート電極３に吸蔵させる、あるいは基板外に放出させることで、ＴＦＴ基板全体の水素濃度を低減することができ、ＴＦＴ特性を向上して、かつ安定化させることができる。ここで、１回目から３回目の熱処理により、各層に酸素が十分供給されているので、各層の未結合手は酸素で終端されている。その結果、４回目の熱処理時、各層の未結合手に捕獲される拡散水素量は少ない。したがって、効果的にＴＦＴ基板全体の水素濃度を低減することができる。なお、熱処理温度を２００℃以上とする理由は、２００℃未満の場合、ＴＦＴ基板中の水素の拡散量が少なくなり、十分にＴＦＴ基板の水素濃度を低減できないためである。３５０℃以下とする理由は、３５０℃より高くすると、ソース電極８およびドレイン電極９からチャネル層７への金属拡散量が著しくなり、特性に影響を及ぼすためである。
【００８７】
より具体的には、透明導電膜として酸化インジウム（Ｉｎ２Ｏ３）と酸化亜鉛（ＺｎＯ）とを混合したＩＺＯ膜を、公知のＡｒガスを用いたスパッタリング法で１００ｎｍの厚さに形成した後、ＩＺＯ膜上にレジスト材を塗布し、５回目のフォトリソグラフィープロセスでフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクとするエッチングにより、ＩＺＯ膜をパターニングする。ＩＺＯ膜のエッチングには、シュウ酸を含む溶液によるウエットエッチングを用いることができる。そして、フォトレジストパターンを除去することによって、透過画素電極１７、ゲート端子パッド１８およびソース端子パッド１９が形成されたＴＦＴ基板２００を得た。
【００８８】
その後、ＴＦＴ基板２００を大気中で、約２３０℃で６０分間保持して熱処理を行うことでＴＦＴ基板２００が完成した。
【００８９】
次に、最後に行う４回目の熱処理（アニール処理）による効果について図１０〜図１２を用いて説明する。図１０〜図１２は熱処理温度を２００〜３５０℃の範囲で変化させた場合の薄膜トランジスタのゲート電圧（Ｖｇ）に対するドレイン電流（Ｉｄ）の特性（Ｉｄ−Ｖｇ特性）を、ドレイン−ソース間電圧（Ｖｄｓ）が０．１Ｖの場合、１Ｖの場合、１０Ｖのそれぞれの場合について示した図である。
【００９０】
すなわち、図１０は、Ｖｄｓが０．１Ｖの場合に、アニール処理前の場合と、２００℃、２３０℃、２５０℃、２８０℃、３００℃および３５０℃でアニール処理した場合のそれぞれのＩｄ−Ｖｇ特性を示している。また、図１１は、Ｖｄｓが１Ｖの場合に、アニール処理前の場合と、２００℃、２３０℃、２５０℃、２８０℃、３００℃および３５０℃でアニール処理した場合のそれぞれのＩｄ−Ｖｇ特性を示している。また、図１２は、Ｖｄｓが１０Ｖの場合に、アニール処理前の場合と、２００℃、２３０℃、２５０℃、２８０℃、３００℃および３５０℃でアニール処理した場合のそれぞれのＩｄ−Ｖｇ特性を示している。
【００９１】
図１０〜図１２において共通しているのは、アニール処理をしていない場合には、閾値電圧は−１０Ｖより低く、実用的な電圧では薄膜トランジスタをオフできないということである。また、アニール処理温度が高くなるほど、閾値電圧はプラス側にシフトし、アニール処理温度が３５０℃の場合には、閾値電圧は数Ｖから１０Ｖ未満の値となることが判る。従って、アニール処理温度を２００〜３５０℃の範囲とすれば、良好なオフ特性の薄膜トランジスタを得ることができると言える。なお、アニール処理温度を２３０〜３００℃とすることで、より優れたオフ特性の薄膜トランジスタを得ることができる。
【００９２】
次に、上述した製造方法で作製したＴＦＴ基板２００のＴＦＴ部における水素の深さ方向分布（水素プロファイル）を２次イオン質量分析（ＳＩＭＳ）法により測定した結果について、図１３および図１４を用いて説明する。
【００９３】
図１３は、ＴＦＴ部におけるゲート電極３の中央部分、すなわち、図３において矢印Ｄで示す部分での水素プロファイルを示す全体図であり、図１４は、チャネル層７とその近傍の層での水素プロファイルの図である。
【００９４】
図１３に示す水素プロファイルは、層間絶縁膜１３、チャネル層７およびゲート絶縁膜６での水素の深さ方向分布を示しているが、層間絶縁膜１３およびゲート絶縁膜６は、どちらも２層の積層膜で構成されているので、それぞれ個々の膜についても便宜的に区分して示している。
【００９５】
すなわち、層間絶縁膜１３は、上層のＳｉＮ膜を上層層間絶縁膜１３２とし、下層のＳｉＯ膜を下層層間絶縁膜１３１として区分し、ゲート絶縁膜６は、上層のＳｉＯ膜を上層ゲート絶縁膜６２、下層のＳｉＮ膜を下層ゲート絶縁膜６１として区分して示している。
【００９６】
また、図１４では下層層間絶縁膜１３１の一部、チャネル層７の全体および上層ゲート絶縁膜６２の一部の水素プロファイルを示しており、図１３および図１４では、４回目の熱処理前の水素プロファイルを破線で示し、４回目の熱処理後の水素プロファイルを実線で示している。
【００９７】
図１３および図１４より、４回目の熱処理を行うことで、層間絶縁膜１３、チャネル層７およびゲート絶縁膜６中の水素が低減されることが判る。
【００９８】
また、図１３および図１４より、４回目の熱処理後の、チャネル層７（酸化物半導体）中の最も低い水素濃度は２．０×１０２０ａｔｏｍｓ／ｃｍ３、下層ゲート絶縁膜６１中の最も低い水素濃度は２．３×１０２１ａｔｏｍｓ／ｃｍ３であった。
【００９９】
ここで、図１５にはチャネル層７中のキャリア密度（個／ｃｍ３）とＴＦＴの閾値電圧（Ｖ）との関係を示す。図１５に示されるように、閾値電圧を、ＴＦＴとして実用可能な値である−１０〜０Ｖの範囲とするためには、キャリア密度を１×１０１６個／ｃｍ３以下にする必要がある。チャネル層中の水素濃度とキャリア密度とは相関があり、チャネル層中の水素濃度を３×１０２０ａｔｏｍｓ／ｃｍ３以下とすると、キャリア密度は１×１０１６個／ｃｍ３となる。なお、キャリア密度が低すぎる場合、ゲート電圧を印加してもオンできないので、キャリア密度は１×１０１１個／ｃｍ３より高い必要がある。
【０１００】
また、キャリア密度はホール効果測定で測定することができ、実際のＴＦＴ基板と同じ条件で作成したＴＥＧ（test element group）に対してホール効果測定でキャリア密度を測定し、一方、実際のＴＦＴ基板においてＴＦＴの閾値電圧を測定することで図１５のようなキャリア密度と閾値電圧との相関特性を得る。
【０１０１】
上述したように、本実施の形態のＴＦＴ基板２００は、チャネル層７（酸化物半導体）中の水素濃度がこの条件を満たしているので、キャリア密度は１×１０１６個／ｃｍ３以下となる。なお、水素濃度が低すぎる場合、酸化物半導体中の未結合手を終端する水素が不足するため、キャリア密度が増加する。従って、酸化物半導体中の水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上である必要がある。
【０１０２】
ここで、図１６には薄膜トランジスタのゲート電圧（Ｖｇ）に対するドレイン電流（Ｉｄ）の特性（Ｉｄ−Ｖｇ特性）を示しており、図１１に示したＩｄ−Ｖｇ特性のうち、２３０℃のアニール処理を行った場合に相当する。図１６に示されるように、ＴＦＴの閾値電圧は、−１０Ｖ以上となり、良好なオフ特性を示すことが判る。
【０１０３】
一方、図１７には、３回目の熱処理を省いて作製した薄膜トランジスタのＩｄ−Ｖｇ特性を示している。この薄膜トランジスタのチャネル層中の水素濃度は３×１０２０ａｔｏｍｓ／ｃｍ３より高い（すなわち、キャリア密度が１×１０１６個／ｃｍ３より高い）。この場合、閾値電圧が−１０Ｖよりも低くなっており、実用的な電圧では薄膜トランジスタをオフできず、オフ特性に問題がある。なお、図１６および図１７の特性は、ドレイン−ソース間電圧を１Ｖとして測定したものである。
【０１０４】
以上のように、チャネル層７中の水素濃度を１×１０１６ａｔｏｍｓ／ｃｍ３〜３×１０２０ａｔｏｍｓ／ｃｍ３の範囲とすることで、ＴＦＴの閾値電圧を実用的な電圧とすることができる。
【０１０５】
また、本実施の形態のＴＦＴ基板２００は、下層ゲート絶縁膜６１中の水素濃度が、３×１０２１ａｔｏｍｓ／ｃｍ３以下となっているので、ＴＦＴ基板２００の使用時に水素拡散が抑制され、ＴＦＴの動作に対する良好な信頼性が得られる。この根拠についてＴＦＴの信頼性評価結果を示す図１８〜図２１を用いて説明する。
【０１０６】
図１８は、ＳＩＭＳにより検出される下層ゲート絶縁膜６１中の水素濃度が、３×１０２１ａｔｏｍｓ／ｃｍ３以下を満たすＴＦＴ基板に対し、室温で＋３０Ｖのゲート電圧を所定時間印加し続けるＰＢＴＳ（Positive Bias Temperature Stress）テストを行った後のＩｄ−Ｖｇ特性を示している。ここで、テスト時間は、＋３０Ｖを印加しない場合を０秒（ｓ）とし、３０秒間印加した場合、１００秒間印加した場合、３００秒間印加した場合、１０００秒間印加した場合および３０００秒間印加した場合についてのそれぞれのＩｄ−Ｖｇ特性を示している。図１８に示されるように、０秒の場合と３０００秒の場合との間で、閾値電圧のシフトは１Ｖ以下であった。
【０１０７】
また、図１９は、ＳＩＭＳにより検出される下層ゲート絶縁膜６１中の水素濃度が、３×１０２１ａｔｏｍｓ／ｃｍ３以下を満たすＴＦＴ基板に対し、室温で−３０Ｖ（ソースドレイン間電圧は０Ｖ）のゲート電圧を所定時間印加し続けるＬＮＢＴＳ（Light Negative Bias Temperature Stress）テストを行った後のＩｄ−Ｖｇ特性を示している。テスト時間は図１８と同じである。図１９に示されるように、０秒の場合と３０００秒の場合との間で、閾値電圧のシフトは１Ｖ以下であった。
【０１０８】
一方、図２０は、ＳＩＭＳにより検出される下層ゲート絶縁膜６１中の水素濃度が、５×１０２１ａｔｏｍｓ／ｃｍ３であるＴＦＴ基板に対し、図１８の場合と同じ条件でＰＢＴＳテストを実施した後のＩｄ−Ｖｇ特性を示している。図２０に示されるように、０秒の場合と３０００秒の場合との間で、閾値電圧のシフトは３．５Ｖ程度であった。
【０１０９】
また、図２１は、ＳＩＭＳにより検出される下層ゲート絶縁膜６１中の水素濃度が、５×１０２１ａｔｏｍｓ／ｃｍ３であるＴＦＴ基板に対し、図１９の場合と同じ条件でＬＮＢＴＳテストを実施した後のＩｄ−Ｖｇ特性を示している。図２１に示されるように、０秒の場合と３０００秒の場合との間で、閾値電圧のシフトは１．５Ｖ程度であった。
【０１１０】
以上のように、下層ゲート絶縁膜６１中の水素濃度を３×１０２１ａｔｏｍｓ／ｃｍ３以下とすることで、ＰＢＴＳテストにおいてもＬＮＢＴＳテストにおいても閾値電圧のシフトは小さく、ＴＦＴの動作に対する良好な信頼性が得られることが判る。
【０１１１】
以上説明したように実施の形態１のＴＦＴ基板２００においては、チャネル層７中の水素濃度が３×１０２０ａｔｏｍｓ／ｃｍ３以下となっているので、ＴＦＴの閾値電圧が実用的な電圧となる。
【０１１２】
また、下層ゲート絶縁膜６１中の水素濃度が３×１０２１ａｔｏｍｓ／ｃｍ３以下となっているので、ＴＦＴの動作に対する良好な信頼性が得られるが、これは、ゲート電極３が、ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した積層膜で構成されており、上層膜となるＡｌＮｉＮｄＮ膜が、水素を２．５×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２２ａｔｏｍｓ／ｃｍ３の範囲で含むことができる水素吸蔵能力を有しているので、製造工程中の熱処理時に、ゲート電極３の上の下層ゲート絶縁膜６１、およびさらに上層のチャネル層７から拡散してきた水素を取り込み保持されるためである。また、ゲート電極３に保持された水素は、再び移動することはなく、下層ゲート絶縁膜６１およびチャネル層７の水素濃度が上昇することが抑制される。なお、水素吸蔵能力が２．５×１０２０ａｔｏｍｓ／ｃｍ３より低い場合、十分な水素低減効果が達成されない。また、水素吸蔵能力が２×１０２２ａｔｏｍｓ／ｃｍ３より高い場合、他層との濃度勾配が大きくなるので、ゲート電極から多層への水素流出が生じる。
【０１１３】
また、ＴＦＴ動作時に拡散する水素もゲート電極３で吸蔵されるので、ＴＦＴ動作時にチャネル層７の水素濃度が上昇することも抑制することができ、特性変動を抑制して、信頼性に優れたＴＦＴが得られる。
【０１１４】
＜変形例＞
以上説明した実施の形態１のＴＦＴ基板２００においては、バックチャネルエッチ型の画素ＴＦＴ２０１を有していたが、チャネル層と層間絶縁膜の間に酸化シリコン膜のエッチングストッパ層を設けた、エッチングストッパ型のＴＦＴを有する構成としても良い。
【０１１５】
図２２にはエッチングストッパ型の画素ＴＦＴ２０１Ａを有するＴＦＴ基板２００の断面構成を示している。なお、図２２においては、図３を用いて説明した画素ＴＦＴ２０１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１６】
画素ＴＦＴ２０１Ａにおいては、ゲート絶縁膜６上に厚さ１０〜３００ｎｍのシリコン酸化膜で構成される保護絶縁膜２１が配設されており、保護絶縁膜２１は、チャネル層７上にも配設され、チャネル層７上の保護絶縁膜２１は、エッチングストッパとして機能し、エッチングからチャネル層７を保護する。
【０１１７】
そして、保護絶縁膜２１上には、ソース電極８、ドレイン電極９、分岐配線１１、ソース配線１０１およびソース端子１２が配設される。ソース電極８およびドレイン電極９は、それぞれ保護絶縁膜２１を貫通してチャネル層７に達するコンタクトホール３１および３２を介してチャネル層７に接続されている。
【０１１８】
そして、保護絶縁膜２１上を含めて、ソース電極８、ドレイン電極９、分岐配線１１、ソース配線１０１およびソース端子１２を覆うように層間絶縁膜１３が設けられている。
【０１１９】
画素部においては層間絶縁膜１３上に透明導電膜で構成される透過画素電極１７が形成され、透過画素電極１７は、層間絶縁膜１３を貫通してドレイン電極９に達する画素ドレインコンタクトホール１４を介して、ドレイン電極９に接続される構成となっている。画素ＴＦＴ２０１の動作時には、ソース電極８とドレイン電極９との間のチャネル層７内にチャネル領域１０が形成され、チャネル領域１０上は保護絶縁膜２１で覆われている。
【０１２０】
また、ソース端子部においては、層間絶縁膜１３を貫通してソース端子１２に達するソース端子部コンタクトホール１６を介して、ソース端子パッド１９がソース端子１２に接続される構成となっている。
【０１２１】
また、ゲート端子部においては、層間絶縁膜１３、保護絶縁膜２１およびゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１５を介して、ゲート端子パッド１８がゲート端子４に接続される構成となっている。
【０１２２】
このように画素ＴＦＴ２０１Ａにおいては、チャネル領域１０上が保護絶縁膜２１で覆われているので、ソース電極８およびドレイン電極９を形成する際のエッチングからチャネル領域１０を保護することができる。
【０１２３】
なお、保護絶縁膜２１は、例えば約２００℃の基板加熱条件下で、ＳｉＨ４とＮ２Ｏの混合ガスを用い、ＳｉＨ４に対するＮ２Ｏの比率が７５（Ｎ２Ｏ／ＳｉＨ４＝７５）の条件下でＳｉＯ膜を１００ｎｍの厚さで形成して得ることができる。
【０１２４】
なお、保護絶縁膜２１を形成する場合、ソース電極８およびドレイン電極９をチャネル層７に接続するコンタクトホール３１および３２を形成するためにフォトリソグラフィープロセスが必要となるので、バックチャネルエッチ型の画素ＴＦＴ２０１を用いる場合に比べて、フォトリソグラフィープロセスが１回増えることとなる。
【０１２５】
また、図２２では、保護絶縁膜２１は基板１上の全面を覆う構成として示したが、チャネル層７上に、平面視においてチャネル層７の領域内に収まる範囲に形成する構成としても良い。その場合も、フォトリソグラフィープロセスが１回増えることは同じである。
【０１２６】
＜実施の形態２＞
＜ＴＦＴ基板の全体構成＞
図２３は、本発明に係る実施の形態２のＴＦＴ基板の全体構成を模式的に説明する平面図である、なお、図１を用いて説明したＴＦＴ基板と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２７】
図２３に示すＴＦＴ基板３００は、画素ＴＦＴ３０１がマトリックス状に配列されたＴＦＴアレイ基板である。
【０１２８】
図２３では、一部の画素３０４について、その構成を拡大して示しており、画素３０４内には、少なくとも１つの画素ＴＦＴ３０１が配設されている。画素ＴＦＴ３０１はソース配線１０１とゲート配線１０３の交差点近傍に配置され、画素ＴＦＴ３０１のゲート電極がゲート配線１０３に接続され、画素ＴＦＴ４０１のソース電極がソース配線１０１に接続され、画素ＴＦＴ３０１のドレイン電極は透過画素電極１７に接続されている。
【０１２９】
また、透過画素電極１７には補助容量２０９が接続され、複数のゲート配線１０３のそれぞれと平行に設けられた補助容量配線１０５が、補助容量電極を兼ねている。
【０１３０】
ゲート配線１０３と補助容量配線１０５とは交互に配設され、補助容量配線１０５とソース配線１０１とは、互いに直交して交差するように配設されている。
【０１３１】
画素ＴＦＴ３０１はいわゆるデュアルゲート型の薄膜トランジスタであり、ゲート電極の他に制御電極を有しており、当該制御電極は補助容量配線１０５に接続されている。
【０１３２】
＜ＴＦＴ基板の画素の構成＞
次に、図２４および図２５を参照して本発明に係る実施の形態２のＴＦＴ基板、より具体的にはデュアルゲート型の薄膜トランジスタ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図２４は、図２３に示した画素３０４の平面構成を示す平面図であり、図２５は、図２４におけるＡ−Ａ線での断面構成(ＴＦＴ部、画素部、補助容量部の断面構成)、Ｂ−Ｂ線での断面構成（ゲート端子部の断面構成）およびＣ−Ｃ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、図２および図３を用いて説明した画素２０４と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１３３】
図２４に示すように、ゲート電極３上には酸化物半導体で構成されるチャネル層７が設けられ、ソース電極８およびドレイン電極９が、互いに間を開けてチャネル層７に接続されている。そして、チャネル層７の上方には、平面視的に、チャネル層７上からはみ出さない大きさの制御電極２５が設けられている。制御電極２５は、透明導電膜で構成される透明配線２６で覆われ、透明配線２６は画素３０４にＹ方向において隣り合う他の画素の補助容量配線１０５に、補助容量電極コンタクトホール２７を介して電気的に接続されている。
【０１３４】
画素領域において、補助容量配線１０５は、Ｙ方向に延在する２つの分岐配線１１５を有している。分岐配線１１５は、画素領域のソース配線１０１側の２つの端縁部に該当する部分に設けられ、補助容量配線１０５と分岐配線１１５とで平面視形状がコの字状（square U-shape）となるように配設されている。また、補助容量配線１０５には、２つの分岐配線１１５の延在方向とは反対方向に延在する接続パッド１２５が設けられている。接続パッド１２５は画素３０４にＹ方向において隣り合う他の画素のゲート電極３の近傍に位置するように設けられており、接続パッド１２５に、隣り合う他の画素の制御電極２５を覆う透明配線２６が、補助容量電極コンタクトホール２７を介して接続される構成となっている。
【０１３５】
制御電極２５はデュアルゲートの一方のゲート電極であり、本願では便宜的に制御電極と呼称している。デュアルゲートは、閾値電圧を所望の値に制御するため、チャネル層の上下にゲート電極を設けた構成であり、チャネル層の下方に設けるゲート電極（第１のゲート電極）はゲート配線と同電位であり、チャネル層の上方に設けるゲート電極（第２のゲート電極）は、ソース電位以下の低電位とする。また、第１のゲート電極と第２のゲート電極を異なる電位とする場合には、ＴＦＴの電気特性、例えば閾値電圧などを制御することができる。例えば、第２のゲート電極の電位をＧＮＤ電位（接地電位）とすることで静電遮蔽の効果が得られる。また、第１のゲート電極と第２のゲート電極を電気的に接続し、共通電位とすることで、第１のゲート電極と第２のゲート電極の間に配置されたチャネル層に上下からゲート電圧を印加することができる。
【０１３６】
なお、本発明の適用例の１つとしてデュアルゲート型の薄膜トランジスタへの適用を例示しているが、制御電極２５は、ゲート電極３と同様に、Ａｌ合金またはＴｉ合金などの水素を吸蔵する金属膜であり、水素を２．５×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２２ａｔｏｍｓ／ｃｍ３の範囲で含むことができる膜とすることで、ＴＦＴ基板全体の水素濃度のさらなる低減に寄与する。
【０１３７】
次に、図２５を用いて画素３０４の断面構成を説明する。図２５のＴＦＴ部に示されるように画素ＴＦＴ３０１の形成領域では、ゲート絶縁膜６を介してゲート電極３に対面するようにチャネル層７が設けられ、チャネル層７上には、導電膜で構成されるソース電極８およびドレイン電極９が間隔を開けて接するように配設され、画素ＴＦＴ３０１の動作時には、ソース電極８とドレイン電極９との間のチャネル層７内にチャネル領域１０が形成される。
【０１３８】
また、ＴＦＴ部のソース電極８、ドレイン電極９、分岐配線１１およびソース配線１０１、ソース端子部のソース端子１２は層間絶縁膜１３で覆われ、画素部においては層間絶縁膜１３上に透明導電膜で構成される透過画素電極１７が形成され、ＴＦＴ部においては、層間絶縁膜１３上にチャネル層７上からはみ出さない大きさの制御電極２５が形成されている。そして、制御電極２５を覆うように透過画素電極１７と同じ透明導電膜で構成される透明配線２６が設けられている。
【０１３９】
また、補助容量部においては、層間絶縁膜１３およびゲート絶縁膜６を貫通して接続パッド１２５に達する補助容量電極コンタクトホール２７を介して、透明配線２６が接続パッド１２５に接続される構成となっている。
【０１４０】
＜製造方法＞
次に、本発明に係る実施の形態２のＴＦＴ基板の製造方法について、製造工程を順に示す断面図である図２６〜図３０を用いて説明する。なお、図２６〜図３０は、図２５に示す断面図に対応する断面図であり、図２５は最終工程を示す断面図に相当する。また、図３１は本発明の実施の形態１のＴＦＴ基板の製造方法の手順を示すフローチャートであり、以下、図２６〜図３０を参照しつつ、図３１にステップＳ２００１〜ステップＳ２０１１で示されるフローチャートに沿って説明する。なお、図４〜図８を用いて説明した実施の形態１のＴＦＴ基板の製造方法と重複する説明は省略する。
【０１４１】
まず、ガラス等の透明絶縁性基板である基板１を洗浄液または純水を用いて洗浄し、基板１上に、Ａｌ合金またはＴｉ合金などの水素を吸蔵する金属膜を形成した後に、１回目のフォトリソグラフィープロセスを経て金属膜をパターニングすることで、図２６に示すように、基板１上にゲート電極３、ゲート端子４、ゲート配線１０３および補助容量配線１０５（接続パッド１２５含む）を形成する（ステップＳ２００１）。
【０１４２】
水素を吸蔵する金属膜としては、電気的比抵抗の低い金属および、Ａｌ合金、Ｔｉ合金などの合金を用いることが望ましい。さらに、電気的比抵抗低減の観点から、Ａｌを主成分とし、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）を添加したＡｌ合金の上に、同合金にさらに窒素（Ｎ）を添加したＡｌＮ合金を積層した積層構造がより望ましい。また、水素を吸蔵する金属膜の厚みは、均一性およびカバレッジ性の観点から、５０〜３００ｎｍとすることが望ましい。
【０１４３】
より具体的には、公知のＡｒガスまたはＫｒガスを用いたスパッタリング法により、ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した厚さ２５０ｎｍの積層膜を形成した。なお、ＡｌＮｉＮｄ膜およびＡｌＮｉＮｄＮ膜の形成条件の具体例は、実施の形態１と同じである。
【０１４４】
次に、当該積層膜上にレジスト材を塗布して、フォトリソグラフィープロセスでフォトレジストパターンを形成した。
【０１４５】
その後、このフォトレジストパターンをマスクとして、公知であるＰＡＮを用いてＡｌＮｉＮｄＮ膜とＡｌＮｉＮｄ膜との積層膜を一括してエッチングし、フォトレジストパターンを除去することによって、図２６に示すように、基板１上にゲート電極３、ゲート端子４、ゲート配線１０３および補助容量配線１０５（接続パッド１２５含む）を形成した。
【０１４６】
ここで形成されたＡｌＮｉＮｄＮ膜は、水素吸蔵能力を有し、さらに上層の膜から拡散してきた水素を取り込むことができ、その水素吸蔵能力は、水素を２．５×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２２ａｔｏｍｓ／ｃｍ３の範囲で含むことができる膜となっている。なお、このような水素吸蔵能力を有するＡｌＮｉＮｄＮ膜を形成するには、プロセス温度（基板温度）を１００℃程度に設定することが望ましい。
【０１４７】
次に、図２７に示す工程において、基板１上にゲート絶縁膜６を形成して、ゲート電極３、ゲート端子４、ゲート配線１０３および補助容量配線１０５をゲート絶縁膜６で覆う（ステップＳ２００２）。ゲート絶縁膜６は、ＳｉＮ膜の上にＳｉＯ膜を積層した積層膜で構成される。ゲート絶縁膜６の全体の厚さは、積層膜を構成する材料の誘電率および薄膜トランジスタの動作電圧（オン電圧）によって変わるが、１５０〜５００ｎｍとすることが望ましい。ゲート絶縁膜６の具体的な形成条件は、実施の形態１と同じである。
【０１４８】
次に、ゲート絶縁膜６上に、チャネル層７の材料としての酸化物半導体膜を形成し、２回目のフォトリソグラフィープロセスを経て酸化物半導体膜をパターニングすることで、図２７に示すようにＴＦＴ部のゲート電極３の上方にチャネル層７を形成する（ステップＳ２００３）。なお、チャネル層７の膜厚は、膜の均一性、キャリア密度の観点から、１０〜１００ｎｍとすることが望ましい。チャネル層７の具体的な形成条件は、実施の形態１と同じである。
【０１４９】
チャネル層７形成後、大気中酸素濃度以上の酸素を含む雰囲気下で１回目の熱処理を実効する（ステップＳ２００４）。１回目の熱処理の条件は、実施の形態１と同じである。
【０１５０】
次に、チャネル層７上を含めてゲート絶縁膜６上に金属膜を形成し、３回目のフォトリソグラフィープロセスを経て金属膜をパターニングすることで、図２８に示すように、ソース電極８、ドレイン電極９、分岐配線１１、ソース配線１０１およびソース端子１２を形成する（ステップＳ２００５）。
【０１５１】
この工程で形成する金属膜としては、電気的比抵抗が低いこと、チャネル層７との良好なコンタクト特性を示すこと、および透過画素電極１７に用いる導電膜との良好なコンタクト特性（特に電気的コンタクト抵抗が低いこと）等の特性を有する合金膜を用いることが望ましい。なお、当該金属膜の膜厚は、膜の均一性、カバレッジ性の観点から、５０〜３００ｎｍとすることが望ましい。
【０１５２】
より具体的には、公知のＡｒガスまたはＫｒガスを用いたスパッタリング法により、ＡｌＮｉＮｄＮ膜上にＡｌＮｉＮｄ膜を積層した厚さ２５０ｎｍの積層膜を形成した。なお、ＡｌＮｉＮｄ膜およびＡｌＮｉＮｄＮ膜の形成条件の具体例は、実施の形態１と同じである。なお、このＡｌＮｉＮｄＮ膜にも水素吸蔵能力を持たせても良い。
【０１５３】
金属膜の形成後、大気中酸素濃度以上の酸素を含む雰囲気下で２回目の熱処理を実施する（ステップＳ２００６）。２回目の熱処理の条件は、実施の形態１と同じである。
【０１５４】
次に、図２９に示す工程において、ソース電極８、ドレイン電極９、分岐配線１１、ソース配線１０１およびソース端子１２を覆うように、パッシベーション膜としての層間絶縁膜１３を形成する（ステップＳ２００７）。
【０１５５】
層間絶縁膜１３は、下層膜と上層膜との積層膜で構成されており、下層膜を形成した後に３回目の熱処理を実施する（ステップＳ２００８）。この熱処理は、酸化物半導体中の余剰水素を低減させると共に、雰囲気と下層膜から各層に酸素を供給する目的で行う。３回目の熱処理の条件は、実施の形態１と同じである。
【０１５６】
当該熱処理の後、上層膜を形成する。ここで、層間絶縁膜１３の全体の厚さは、積層膜を構成する材料の誘電率および薄膜トランジスタの動作電圧（オン電圧）によって変わるが、１５０〜５００ｎｍとすることが望ましい。下層膜および上層膜の形成条件の具体例は、実施の形態１と同じである。
【０１５７】
その後、層間絶縁膜１３上に、Ａｌ合金またはＴｉ合金などの水素を吸蔵する金属膜を形成した後に、４回目のフォトリソグラフィープロセスを経て金属膜をパターニングすることで、図２９に示すように、層間絶縁膜１３上にチャネル層７上からはみ出さない大きさの制御電極２５を形成する（ステップＳ２００９）。
【０１５８】
水素を吸蔵する金属膜としては、電気的比抵抗の低い金属および、Ａｌ合金、Ｔｉ合金などの合金を用いることが望ましい。さらに、電気的比抵抗低減の観点から、Ａｌを主成分とし、Ｎｉ、ＮｄおよびＮを添加した合金の上に、Ａｌを主成分とし、ＮｉおよびＮｄを添加した合金を積層した積層構造がより望ましい。また、水素を吸蔵する金属膜の厚みは、均一性およびカバレッジ性の観点から、５０〜３００ｎｍとすることが望ましい。
【０１５９】
より具体的には、公知のＡｒガスまたはＫｒガスを用いたスパッタリング法により、ＡｌＮｉＮｄＮ膜上にＡｌＮｉＮｄ膜を積層した積層膜を形成した。
【０１６０】
スパッタリング条件はＤＣマグネトロンスパッタリング方式で、ＡｌＮｉＮｄ合金ターゲットを用い、パワー密度３Ｗ／ｃｍ２、Ａｒガス流量４０ｓｃｃｍ、Ｎ２ガス流量２０ｓｃｃｍの条件で約５０ｎｍの厚さのＡｌＮｉＮｄＮ膜を上層膜として形成し、次に、同じターゲット材を用いて、パワー密度３Ｗ／ｃｍ２、Ａｒガス流量４０ｓｃｃｍの条件で約２００ｎｍの厚さのＡｌＮｉＮｄ膜を上層膜として形成して、厚さ２５０ｎｍの積層膜を得た。
【０１６１】
ここで形成されたＡｌＮｉＮｄＮ膜は、水素吸蔵能力を有し、下層の膜から拡散してきた水素を取り込むことができ、その水素吸蔵能力は、水素を２．５×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２２ａｔｏｍｓ／ｃｍ３の範囲で含むことができる膜となっている。なお、このような水素吸蔵能力を有するＡｌＮｉＮｄＮ膜を形成するには、プロセス温度（基板温度）を１００℃程度に設定することが望ましい。
【０１６２】
次に、当該積層膜上にレジスト材を塗布して、４回目のフォトリソグラフィープロセスでフォトレジストパターンを得る。その後、このフォトレジストパターンをマスクとして、公知であるリン酸を含む薬液、例えばＰＡＮを用いてＡｌＮｉＮｄＮ膜とＡｌＮｉＮｄ膜との積層膜を一括してエッチングし、フォトレジストパターンを除去することによって、図２９に示す制御電極２５を得た。
【０１６３】
次に、図３０に示す工程において、層間絶縁膜１３上にレジスト材を塗布し、５回目のフォトリソグラフィープロセスでフォトレジストパターンを形成する。そして、当該フォトレジストパターンをマスクとして公知のフッ素系ガスを用いたドライエッチングにより、少なくともドレイン電極９の表面まで達する画素ドレインコンタクトホール１４と、ゲート端子４の表面まで達するゲート端子部コンタクトホール１５と、ソース端子１２の表面まで達するソース端子部コンタクトホール１６と、接続パッド１２５の表面まで達する補助容量電極コンタクトホール２７を同時に形成する。その後、フォトレジストパターンを除去することで、図３０に示すように、画素ドレインコンタクトホール１４、ゲート端子部コンタクトホール１５、ソース端子部コンタクトホール１６および補助容量電極コンタクトホール２７が得られる。
【０１６４】
次に、制御電極２５上を含めて、層間絶縁膜１３上に透明導電膜を形成し、画素ドレインコンタクトホール１４、ゲート端子部コンタクトホール１５、ソース端子部コンタクトホール１６および補助容量電極コンタクトホール２７内に透明導電膜を埋め込み、６回目のフォトリソグラフィープロセスを経て透明導電膜をパターニングすることで、図２５に示すように、画素ドレインコンタクトホール１４を介して下層のドレイン電極９と接続する透過画素電極１７と、ゲート端子部コンタクトホール１５およびソース端子部コンタクトホール１６を介してそれぞれゲート端子４およびソース端子１２に接続される、ゲート端子パッド１８およびソース端子パッド１９と、補助容量電極コンタクトホール２７を介して下層の接続パッド１２５に接続される透明配線２６を形成することでＴＦＴ基板３００が完成する（ステップＳ２０１０）。なお、透明導電膜の具体的な形成条件は、実施の形態１と同じである。
【０１６５】
また、完成したＴＦＴ基板３００に、２００〜３５０℃の温度で大気中酸素濃度以上の酸素を含む雰囲気下で４回目の熱処理を加えることは、実施の形態１と同じである（ステップＳ２０１１）。これによって、ＴＦＴ基板全体の水素を拡散させ、ゲート電極３および制御電極２５に吸蔵させる、あるいは基板外に放出させることで、ＴＦＴ基板全体の水素濃度を低減することができ、ＴＦＴ特性を向上して、かつ安定化させることができる。
【０１６６】
なお、制御電極２５にも水素を吸蔵する能力を持たせることで、水素の吸蔵量を増やすことができ、ＴＦＴ基板全体の水素濃度のさらなる低減が期待できる。
【０１６７】
上記の工程を経て得られたＴＦＴ基板３００においても、画素ＴＦＴ３０１のチャネル部に対し、実施の形態１と同様、２次イオン質量分析（ＳＩＭＳ）法を用いた、水素の深さ方向分布分析を行った。その結果、４回目の熱処理により層間絶縁膜、チャネル層、ゲート酸化膜の水素が低減されていることが確認された。また、４回目の熱処理後の、チャネル層７中の水素濃度は３×１０２０ａｔｏｍｓ／ｃｍ３以下、下層ゲート絶縁膜６１中の水素濃度が２．３×１０２１ａｔｏｍｓ／ｃｍ３であった。
【０１６８】
この結果は、ＴＦＴの閾値電圧を−１０〜０Ｖとするために必要な水素濃度条件を満たしており、実際に閾値電圧は−１０〜０Ｖの範囲であり、ＴＦＴの閾値電圧が実用的な電圧となることが判る。また、下層ゲート絶縁膜６１中の水素濃度が３×１０２１ａｔｏｍｓ／ｃｍ３以下となっており、ＰＢＴＳテストおよびＬＮＢＴＳテストでの閾値の変動は、いずれも１Ｖ以下であった。従って、ＴＦＴの動作に対する良好な信頼性が得られることが判る。
【０１６９】
＜変形例＞
以上説明した実施の形態２のＴＦＴ基板２００においては、バックチャネルエッチ型の画素ＴＦＴ３０１を有していたが、チャネル層と層間絶縁膜の間に酸化シリコン膜のエッチングストッパ層を設けた、エッチングストッパ型のＴＦＴを有する構成としても良い。
【０１７０】
すなわち、図２２を用いて説明した画素ＴＦＴ２０１Ａと同様に、チャネル層７上に厚さ１０〜３００ｎｍのシリコン酸化膜で構成される保護絶縁膜を配設して、エッチングストッパ層として使用する構成としても良い。なお、保護絶縁膜の形成条件は実施の形態１と同じである。
【０１７１】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１７２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【手続補正書】
【提出日】平成29年9月22日(2017.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
前記画素は、
基板上に配設された金属で構成されるゲート電極と、
少なくとも前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた酸化物半導体で構成される半導体層と、
前記半導体層に接するソース電極およびドレイン電極と、
少なくとも前記半導体層、前記ソース電極および前記ドレイン電極の上に設けられた層間絶縁膜と、を有する薄膜トランジスタと、
前記ドレイン電極に電気的に接続される画素電極と、を備え、
前記ゲート電極は、
２．５×１０２０〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有し、
前記半導体層は、
水素濃度が１×１０１６〜３×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記ゲート電極は、Ａｌ合金およびＮを含む、薄膜トランジスタ基板。
【請求項２】
画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
前記画素は、
基板上に配設された金属で構成されるゲート電極と、
少なくとも前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた酸化物半導体で構成される半導体層と、
前記半導体層に接するソース電極およびドレイン電極と、
少なくとも前記半導体層、前記ソース電極および前記ドレイン電極の上に設けられた層間絶縁膜と、を有する薄膜トランジスタと、
前記ドレイン電極に電気的に接続される画素電極と、を備え、
前記ゲート電極は、
２．５×１０２０〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有し、
前記半導体層は、
水素濃度が１×１０１６〜３×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記薄膜トランジスタは、
前記層間絶縁膜を間に介して前記半導体層の上方に設けられ、前記ゲート電極と異なる電位、または前記ゲート電極と共通の電位が与えられる、金属で構成された制御電極、を有し、
前記制御電極は、
２．５×１０２０〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有し、
前記ゲート電極および前記制御電極は、Ａｌ合金およびＮを含む、薄膜トランジスタ基板。
【請求項３】
前記ゲート電極は、
ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した積層膜で構成される、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記ゲート電極は、
ＡｌＮｉＮｄ膜上にＡｌＮｉＮｄＮ膜を積層した積層膜で構成され、
前記制御電極は、
ＡｌＮｉＮｄＮ膜上にＡｌＮｉＮｄ膜を積層した積層膜で構成される、請求項２記載の薄膜トランジスタ基板。
【請求項５】
前記酸化物半導体が、少なくともインジウム、ガリウム、亜鉛を含む金属酸化物であることを特徴とする請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ基板。
【請求項６】
前記ゲート絶縁膜は、
ＳｉＮ膜上にＳｉＯ膜を積層した積層膜で構成され、
前記ＳｉＮ膜中の水素濃度は３×１０２１ａｔｏｍｓ／ｃｍ３以下である、請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ基板。
【請求項７】
前記薄膜トランジスタは、
前記半導体層上を覆う保護絶縁膜をさらに有し、
前記ソース電極および前記ドレイン電極は、前記保護絶縁膜を貫通するコンタクトホールを介して前記半導体層に接する、請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ基板。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明に係る薄膜トランジスタ基板の態様は、画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、前記画素は、基板上に配設された金属で構成されるゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた酸化物半導体で構成される半導体層と、前記半導体層に接するソース電極およびドレイン電極と、少なくとも前記半導体層、前記ソース電極および前記ドレイン電極の上に設けられた層間絶縁膜とを有する薄膜トランジスタと、前記ドレイン電極に電気的に接続される画素電極と、を備え、前記ゲート電極は、２．５×１０２０ａｔｏｍｓ／ｃｍ３〜２×１０２２ａｔｏｍｓ／ｃｍ３の水素吸蔵能力を有し、前記半導体層は、水素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３〜３×１０２０ａｔｏｍｓ／ｃｍ３であり、前記ゲート電極は、Ａｌ合金およびＮを含む。
【国際調査報告】
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