(57)【要約】  ＳｉＣ−ＭＯＳＦＥＴを備える半導体装置において、結晶欠陥に起因した通電劣化を抑制する。上記課題を解決するために、本発明の半導体装置は、ｎ＋型ＳｉＣ基板の主面上に形成されたｎ−型エピタキシャル層と、活性領域の外側のｎ−型エピタキシャル層に環状に形成されたｐ型終端領域と、ｐ型終端領域の外側のｎ−型エピタキシャル層にｐ型終端領域から離間して環状に形成されたｎ型正孔消滅領域とを有する。そして、ｎ型正孔消滅領域は、ｐ型終端領域と対向する第１端面と、第１端面と反対側の第２端面とを有し、ｎ型正孔消滅領域の深さをｄＴＭ、ｐ型終端領域の深さをｄＮＲ、ｎ−型エピタキシャル層の厚さをｄＥｐｉ、ｎ型正孔消滅領域の第１端面から第２端面までの距離をＬＮＲ、ｎ型正孔消滅領域の第１端面から半導体基板の周縁までの距離を｜ＸＮＲ｜、とすると、ｄＮＲ≧ｄＴＭ、（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ、０＜ＬＮＲ＜｜ＸＮＲ｜の関係を有する。
2017046868.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板と、
前記基板の第１主面上に形成された前記第１導電型の半導体層と、
平面視において前記半導体層の中央部に設けられた素子形成領域と、
前記半導体層の上面から第１深さを有し、平面視において前記素子形成領域の外側の前記半導体層に環状に形成された、前記第１導電型と異なる第２導電型の第１半導体領域と、
前記半導体層の上面から第２深さを有し、平面視において前記第１半導体領域と前記半導体層の周縁との間に前記第１半導体領域および前記半導体層の周縁からそれぞれ離間して前記半導体層に環状に形成された、前記第１導電型の第２半導体領域と、
を備え、
前記第２半導体領域は、前記第１半導体領域と対向する第１端面と、前記第１端面と反対側の第２端面と、を有し、
前記第１深さをｄＴＭ、
前記第２深さをｄＮＲ、
前記半導体層の厚さをｄＥｐｉ、
前記第２半導体領域の前記第１端面から前記第２端面までの距離をＬＮＲ、
前記第２半導体領域の前記第１端面から前記半導体層の周縁までの距離を｜ＸＮＲ｜、
とすると、
ｄＮＲ≧ｄＴＭ
（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ
０＜ＬＮＲ＜｜ＸＮＲ｜
の関係を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２半導体領域に含まれる不純物は、窒素、砒素またはリンである、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２半導体領域に含まれる不純物は、不活性元素である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２半導体領域の不純物濃度は、１×１０１５〜１×１０２２ｃｍ−３である、半導体装置。
【請求項５】
第１導電型の炭化珪素からなる基板と、
前記基板の第１主面上に形成された前記第１導電型の半導体層と、
平面視において前記半導体層の中央部に設けられた素子形成領域と、
前記半導体層の上面から第１深さを有し、平面視において前記素子形成領域の外側の前記半導体層に環状に形成された、前記第１導電型と異なる第２導電型の第１半導体領域と、
前記半導体層の上面から第２深さを有し、平面視において前記第１半導体領域と前記半導体層の周縁との間に前記第１半導体領域から離間して前記半導体層に環状に形成された、前記第１導電型の第２半導体領域と、
を備え、
前記第２半導体領域は、前記第１半導体領域と対向する第１端面と、前記第１端面と反対側の第２端面と、を有し、前記第２端面は前記半導体層の周縁の側面と同じ面にあり、
前記第１深さをｄＴＭ、
前記第２深さをｄＮＲ、
前記半導体層の厚さをｄＥｐｉ、
前記第２半導体領域の前記第１端面から前記第２端面までの距離をＬＮＲ、
とすると、
ｄＮＲ≧ｄＴＭ
（ＬＮＲ＋ｄＮＲ）≧ｄＥｐｉ
の関係を有する、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２半導体領域の前記第２端面は、非晶質である、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第２半導体領域に含まれる不純物は、窒素、砒素またはリンである、半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記第２半導体領域に含まれる不純物は、不活性元素である、半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記第２半導体領域の不純物濃度は、１×１０１５〜１×１０２２ｃｍ−３である、半導体装置。
【請求項１０】
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、エピタキシャル成長法により炭化珪素からなる前記第１導電型の半導体層が形成されたウェハを準備する工程、
（ｂ）第１方向に互いに離間し、前記第１方向と直交する第２方向に延在する複数の第１スクライブ領域と、前記第２方向に互いに離間し、前記第１方向に延在する複数の第２スクライブ領域とに囲まれた複数のチップ領域のそれぞれにおいて、平面視において素子形成領域の外側の前記半導体層に、前記半導体層の上面から前記第１導電型と異なる第２導電型の不純物をイオン注入して、環状の第１半導体領域を形成する工程、
（ｃ）前記複数のチップ領域のそれぞれにおいて、前記第１半導体領域と前記第１スクライブ領域との間および前記第１半導体領域と前記第２スクライブ領域との間に、前記半導体層の上面から前記第１導電型の不純物をイオン注入して、前記第１半導体領域から離間して環状の第２半導体領域を形成する工程、
（ｄ）前記第１スクライブ領域および前記第２スクライブ領域に沿って、前記ウェハを切断する工程、
を含み、
前記（ｃ）工程において、
前記第１半導体領域の前記半導体層の上面からの第１深さをｄＴＭ、
前記第２半導体領域の前記半導体層の上面からの第２深さをｄＮＲ、
前記半導体層の厚さをｄＥｐｉ、
前記第２半導体領域の前記第１半導体領域と対向する第１端面から前記第１端面と反対側の第２端面までの距離をＬＮＲ、
前記第２半導体領域の前記第１端面から前記第１スクライブ領域または前記第２スクライブ領域までの距離を｜ＸＮＲ｜、
とすると、
ｄＮＲ≧ｄＴＭ
（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ
０＜ＬＮＲ＜｜ＸＮＲ｜
の関係を有するように、前記第２半導体領域が形成される、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第２半導体領域の不純物濃度は、１×１０１５〜１×１０２２ｃｍ−３である、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置から構成されるパワーモジュールを備える、電力変換装置。
【請求項１３】
請求項１２記載の電力変換装置で３相モータを駆動する、３相モータシステム。
【請求項１４】
請求項１３記載の３相モータシステムで車輪を駆動する、自動車。
【請求項１５】
請求項１３記載の３相モータシステムで車輪を駆動する、鉄道車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２０１２−５９８７０号公報（特許文献１）がある。この公報には、第１導電型の第１のワイドバンドギャップ半導体領域と、第１の半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域と、少なくとも一部が第２の半導体領域に接続され、第１の半導体領域に挟まれて形成される複数の第２導電型の第３のワイドバンドギャップ半導体領域と、を備えた半導体整流装置が記載されている。第３の半導体領域の間隔は、第１導電型のワイドバンドギャップ半導体層の厚さをｄとする場合に２ｄ×ｔａｎ１８°以上である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−５９８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば電力変換装置を構成するパワーモジュールのスイッチング素子として、Ｓｉ（珪素）よりも絶縁破壊電界の高いＳｉＣ（炭化珪素）を用いたＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の開発が行われている。一般に、ＳｉＣ−ＭＯＳＦＥＴには還流ダイオードが外付けされており、逆方向に電圧を印加した時に、金属と半導体との界面（ショットキー界面）にかかる電界を緩和して、逆方向動作時の漏れ電流を抑制している。【０００５】
ところで、パワーモジュールの小型化には、ＳｉＣ−ＭＯＳＦＥＴが形成された基板に還流ダイオードを内蔵することが望ましい。しかし、内蔵された還流ダイオード（以下、ボディダイオードと言う。）に還流電流が流れると、ＳｉＣの結晶欠陥に起因した「通電劣化」が生じやすい。通電劣化とは、ＳｉＣ−ＭＯＳＦＥＴの通電時の抵抗であるオン抵抗が増加する現象などであり、オン抵抗が大きくなると損失が増加して、より発熱するようになるため、パワーモジュールの寿命などにも影響を及ぼす。【０００６】
ＳｉＣの結晶欠陥は、主に積層欠陥およびその起源となる微小欠陥であり、製造したＳｉＣウェハに存在するが、ＳｉＣウェハをダイシングする際にダイシング面に生じる欠陥を起点とした積層欠陥も多く発生する。製造したＳｉＣウェハに存在する結晶欠陥は、ＳｉＣウェハ自体とＳｉＣウェハへのエピタキシャル成長を改善することにより低減することが可能である。しかし、ＳｉＣウェハをダイシングする際にダイシング面に生じる欠陥を低減することは、非常に困難である。このため、その欠陥を起点として生じる積層欠陥がＳｉＣ−ＭＯＳＦＥＴの通電劣化へ及ぼす影響は深刻である。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明による半導体装置は、ｎ＋型ＳｉＣ基板の主面上に形成されたｎ−型エピタキシャル層と、活性領域の外側のｎ−型エピタキシャル層に環状に形成されたｐ型終端領域と、ｐ型終端領域の外側のｎ−型エピタキシャル層にｐ型終端領域から離間して環状に形成されたｎ型正孔消滅領域と、を有する。さらに、ｎ型正孔消滅領域は、ｐ型終端領域と対向する第１端面と、第１端面と反対側の第２端面と、を有する。そして、ｎ型正孔消滅領域の深さをｄＴＭ、ｐ型終端領域の深さをｄＮＲ、ｎ−型エピタキシャル層の厚さをｄＥｐｉ、ｎ型正孔消滅領域の第１端面から第２端面までの距離をＬＮＲ、ｎ型正孔消滅領域の第１端面から半導体装置の周縁までの距離を｜ＸＮＲ｜、とすると、ｄＮＲ≧ｄＴＭ、（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ、０＜ＬＮＲ＜｜ＸＮＲ｜の関係を有する。
【発明の効果】
【０００８】
本発明によれば、ＳｉＣ−ＭＯＳＦＥＴを備える半導体装置において、結晶欠陥に起因した通電劣化を抑制することができる。【０００９】
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】実施例１による半導体装置（半導体チップ）の一例を示す要部平面図である。
【図２】実施例１によるＳｉＣ−ＭＯＳＦＥＴの一例を示す要部断面図である。
【図３】実施例１による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図である。
【図４】実施例１による半導体装置の製造工程の一例を説明するフロー図である。
【図５】実施例１による半導体装置の製造工程を示す要部断面図である。
【図６】図５に続く、半導体装置の製造工程を示す要部断面図である。
【図７】図６に続く、半導体装置の製造工程を示す要部断面図である。
【図８】図７に続く、半導体装置の製造工程を示す要部断面図である。
【図９】図８に続く、半導体装置の製造工程を示す要部断面図である。
【図１０】図９に続く、半導体装置の製造工程を示す要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程を示す要部断面図である。
【図１２】実施例１の変形例による半導体装置（半導体チップ）の一例を示す要部平面図である。
【図１３】実施例１の変形例による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図である。
【図１４】実施例２による三相モータシステムの構成を示す図である。
【図１５】実施例３による自動車としての電気自動車の構成を示す図である。
【図１６】実施例３による自動車における昇圧コンバータ装置を示す回路図である。
【図１７】実施例４による鉄道車両の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【実施例１】
【００１６】
＜半導体装置の構造＞
本実施例１による半導体装置について図１〜図３を用いて説明する。図１は、本実施例１による半導体装置（半導体チップ）の一例を示す要部平面図である。図２は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの一例を示す要部断面図（図１に示すＡ−Ａ線に沿った断面図）である。ＳｉＣ−ＭＯＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴである。図３は、本実施例１による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図（図１に示すＢ−Ｂ線に沿った断面図）である。【００１７】
図１に示すように、半導体装置（１つの半導体チップ）１は、主に電流が流れるアクティブ領域（素子形成領域、活性領域）２と、平面視においてアクティブ領域２の周囲に形成された周辺領域３と、から構成される。【００１８】
アクティブ領域２には、例えば複数のｎチャネル型のＳｉＣ−ＭＯＳＦＥＴが並列接続されている。また、周辺領域３には、電界が集中しないようにする終端構造、例えばｐ＋型半導体領域４およびｐ型終端領域（ターミネーション）５が形成されている。すなわち、平面視においてｐ＋型半導体領域４を囲むようにｐ型終端領域５が形成されており、ｐ型終端領域５は、例えば１段または多段の濃度分布を有する接合終端構造（Junction Termination Extension：ＪＴＥ）からなる。【００１９】
さらに、周辺領域３よりも半導体装置１の外周（周縁、端部）側に、ｐ型終端領域５と離間して、ｎ型正孔消滅領域６が形成されている。ｎ型正孔消滅領域６は、チャネルストッパとしての機能も有する。半導体装置１の外周が、半導体ウェハから複数の半導体チップを切り出すダイシングの際に形成されるダイシング面７である。【００２０】
図２に、アクティブ領域２に形成されたＳｉＣ−ＭＯＳＦＥＴの構造の一例を示す。【００２１】
ＳｉＣからなるｎ＋型ＳｉＣ基板１１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１１よりも不純物濃度の低いＳｉＣからなるｎ型バッファ層１２が形成され、ｎ型バッファ層１２の上面上に、ｎ型バッファ層１２よりも不純物濃度の低いＳｉＣからなるｎ−型エピタキシャル層１３が形成されている。【００２２】
本実施例１では、ｎ型バッファ層１２は、ｎ−型エピタキシャル層１３と同様に、エピタキシャル成長法により形成したが、イオン注入法により形成することもできる。ｎ型バッファ層１２の厚さは、例えば３〜２０μｍ程度であり、ｎ−型エピタキシャル層１３の厚さは、例えば５〜５０μｍ程度である。なお、本実施例１では、ｎ型バッファ層１２を形成したが、ｎ型バッファ層１２を形成せずに、ｎ−型エピタキシャル層１３がｎ＋型ＳｉＣ基板１１の表面上に直接形成されていてもよい。【００２３】
ｎ−型エピタキシャル層１３内には、ｎ−型エピタキシャル層１３の上面から所定の深さを有して、複数のｐ型ボディ領域（ウエル領域）１４が互いに離間して形成されている。ｐ型ボディ領域１４のｎ−型エピタキシャル層１３の上面からの深さは、例えば０．５〜２μｍ程度である。【００２４】
ｐ型ボディ領域１４内には、ｎ−型エピタキシャル層１３の上面から所定の深さを有して、ｎ＋型ソース領域１５が形成されている。ｎ＋型ソース領域１５は、ｐ型ボディ領域１４の端面と離間してｐ型ボディ領域１４内に形成されており、ｎ＋型ソース領域１５のｎ−型エピタキシャル層１３の上面からの深さは、例えば０．０５〜０．５μｍ程度である。【００２５】
また、ｐ型ボディ領域１４内には、ｎ−型エピタキシャル層１３の上面から所定の深さを有して、ｐ型ボディ領域１４の電位を固定するｐ＋型電位固定領域１６が形成されている。ｐ＋型電位固定領域１６のｎ−型エピタキシャル層１３の上面からの深さは、例えば０．０５〜０．５μｍ程度である。【００２６】
互いに隣り合うｐ型ボディ領域１４に挟まれた領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域（ドーピング領域）１７として機能する部位である。また、ｐ型ボディ領域１４の端面（ＪＦＥＴ領域１７とｐ型ボディ領域１４との界面）とｎ＋型ソース領域１５の端面（ｐ型ボディ領域１４とｎ＋型ソース領域１５との界面）との間に位置するｐ型ボディ領域４がチャネル領域１８として機能する部位である。【００２７】
ｎ−型エピタキシャル層１３のうち、ｐ型ボディ領域１４およびＪＦＥＴ領域１７が形成されていない領域が、耐圧を確保する役目を担うｎ−ドリフト層として機能する領域である。また、ｎ＋型ＳｉＣ基板１１が、ドレイン層として機能する領域である。【００２８】
また、図２中に矢印で示すように、ｐ＋型電位固定領域１６、ｐ型ボディ領域１４、ｎ−型エピタキシャル層１３、ｎ型バッファ層１２およびｎ＋型ＳｉＣ基板１１により、ソース配線用電極２４とドレイン配線用電極２６との間に内蔵されたダイオード、すなわちボディダイオードＤＩが形成されている。【００２９】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。【００３０】
ｎ＋型ＳｉＣ基板１１の好ましい不純物濃度範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３程度、ｎ型バッファ層１２の好ましい不純物濃度の範囲は、例えば１×１０１７〜１×１０１９ｃｍ−３程度、ｎ−型エピタキシャル層１３の好ましい不純物濃度範囲は、例えば１×１０１４〜１×１０１６ｃｍ−３程度である。また、ｐ型ボディ領域１４の好ましい不純物濃度範囲は、例えば１×１０１７〜１×１０１８ｃｍ−３程度、ｎ＋型ソース領域１５の好ましい不純物濃度範囲は、例えば１×１０１９〜１×１０２０ｃｍ−３程度、ｐ＋型電位固定領域１６の好ましい不純物濃度範囲は、例えば１×１０１９〜１×１０２０ｃｍ−３程度、ＪＦＥＴ領域１７の好ましい不純物濃度範囲は、例えば３×１０１６ｃｍ−３程度である。また、図１に示したｎ型正孔消滅領域６の好ましい不純物濃度範囲は、例えば１×１０１５〜１×１０２２ｃｍ−３程度、ｐ＋型半導体領域４の好ましい不純物濃度範囲は、例えば１×１０１９〜１×１０２０ｃｍ−３程度、ｐ型終端領域５の好ましい不純物濃度範囲は、例えば１×１０１７〜１×１０１８ｃｍ−３程度である。【００３１】
チャネル領域１８上にはゲート絶縁膜１９が形成され、ゲート絶縁膜１９上にはゲート電極２０が形成されている。ゲート電極２０は、平面視において帯状に形成されており、互いに離間して配置された隣り合うゲート電極２０の間にｐ型ボディ領域１４が形成されている。なお、ＳｉＣ−ＭＯＳＦＥＴのレイアウトは、これに限定されるものではなく、例えばゲート電極２０を平面視において格子状に形成し、ゲート電極２０で囲まれるように、ｐ型ボディ領域１４を形成してもよい。【００３２】
ゲート絶縁膜１９およびゲート電極２０は層間絶縁膜２１により覆われている。層間絶縁膜２１に形成された開口部２２の底面にはｎ＋型ソース領域１５の一部およびｐ＋型電位固定領域１６が露出している。なお、これら表面に金属シリサイド層を形成してもよい。さらに、ｎ＋型ソース領域１５の一部およびｐ＋型電位固定領域１６は、ソース配線用電極２４と電気的に接続されている。また、図示は省略するが、ゲート電極２０は、ゲート配線用電極に電気的に接続されている。【００３３】
ｎ＋型ＳｉＣ基板１１の裏面（第２主面）は、ドレイン配線用電極２６と電気的に接続されている。なお、ｎ＋型ＳｉＣ基板１１の裏面に金属シリサイド層を形成してもよい。ソース配線用電極２４には外部からソース電位が印加され、ドレイン配線用電極２６には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。【００３４】
図３に、半導体装置１の終端部に形成されたｐ型終端領域５およびｎ型正孔消滅領域６の配置の一例を示す。【００３５】
平面視においてｐ型終端領域５の周囲に、ｐ型終端領域５と離間し、かつ、半導体装置１の外周から離間して、ｎ型正孔消滅領域６が形成されている。半導体装置１の外周が、半導体ウェハから複数の半導体チップを切り出すダイシングの際に形成されるダイシング面７である。本実施例１では、半導体装置１のダイシング面７の位置をＸ０と記載し、ｎ型正孔消滅領域６のｐ型終端領域５と対向する端面の位置をＸＮＲと記載し、半導体装置１のダイシング面７とｎ型正孔消滅領域６のｐ型終端領域５と対向する端面との距離を｜ＸＮＲ｜と記載する。【００３６】
ｎ型正孔消滅領域６は、平面視において所定の幅（ＬＮＲ）を有しており、その幅（ＬＮＲ）は、半導体装置１のダイシング面７とｎ型正孔消滅領域６のｐ型終端領域５と対向する端面との距離である｜ＸＮＲ｜よりも短く設定されている。ｎ型正孔消滅領域６の幅（ＬＮＲ）としては、例えば１μｍ程度を例示することができる。また、ｐ型終端領域５から広がる非通電時（オフ状態）の空乏層端がｎ型正孔消滅領域６に達して、パンチスルーが生じないように、半導体装置１の耐圧に応じて、ｐ型終端領域５とｎ型正孔消滅領域６との間隔は設定されている。【００３７】
また、ｎ型正孔消滅領域６は、ｎ−型エピタキシャル層１３の上面から所定の深さ（ｄＮＲ）を有しており、その深さ（ｄＮＲ）は、ｎ型正孔消滅領域６と対向し、ｎ型正孔消滅領域６に最も近い位置にあるｐ型終端領域５のｎ−型エピタキシャル層１３の上面からの深さ（ｄＴＭ）と同じか、またはそれ以上である。ｎ型正孔消滅領域６の深さ（ｄＮＲ）としては、例えば０、５μｍ程度を例示することができる。【００３８】
また、半導体装置１のダイシング面７からｎ型正孔消滅領域６のｐ型終端領域５と対向する端面までの距離（｜ＸＮＲ｜）とｎ型正孔消滅領域６の深さ（ｄＮＲ）との合計が、ｎ−型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６は設けられている。【００３９】
上記内容をまとめると、以下の関係式が得られる。【００４０】
ｄＮＲ≧ｄＴＭ
（｜ＸＮＲ｜＋ｄＮＲ）≧ｄＥｐｉ
０＜ＬＮＲ＜｜ＸＮＲ｜
＜本実施例１によるＳｉＣ−ＭＯＳＦＥＴの主要な効果＞
上記関係式を満たすようにｎ型正孔消滅領域６を形成することによって得られる効果について、図３を用いて以下に説明する。【００４１】
多数の半導体チップが作り込まれた半導体ウェハは、ダイシングにより、各半導体チップの４辺に設けられたスクライブ領域（ダイシング領域、切り代などとも言う。）に沿って切り分けられ、１個１個の半導体チップに分離される。ダイシングの際には、半導体チップのダイシング面に欠陥が生じ、そのダイシング面に生じた欠陥を起点にしてＳｉＣ結晶内に多くの積層欠陥が生じる。【００４２】
本発明者らが検討したところ、そのダイシング面に正孔を誘発させた場合に、そのダイシング面に生じた欠陥を起点とした多くの積層欠陥がＳｉＣ結晶内に生じることが明らかとなった。【００４３】
具体的には、本発明者らは、ダイシング後の半導体チップに対して紫外線照射実験を行った。すなわち、紫外光によりＳｉＣ結晶内に誘発した正孔が、積層欠陥やその起源となる微小欠陥において電子と再結合すると、これらの欠陥が拡張して入射光強度が強くなるという現象を利用して、正孔とダイシング面に生じた欠陥との関係を調べた。紫外光は半導体チップの斜め上から照射した。その結果、半導体チップのダイシング面での入射光強度は、紫外光の照射方向に依存するが、半導体チップのダイシング面以外の入射光強度は、紫外光の照射方向に依存しないことが分かった。このことから、紫外光の照射方向に依存して成長する積層欠陥は、ダイシング面から発生すると考えられた。【００４４】
そこで、本実施例１では、図３に示すように、ｐ型終端領域５と半導体装置１のダイシング面７との間に、ｎ型正孔消滅領域６を設けることにより、通電時において供給される正孔が半導体装置１のダイシング面７に到達しないようにした。【００４５】
すなわち、半導体装置１のダイシング面７に生じた欠陥において、正孔と電子が再結合すると、正孔と電子との再結合により放出されたエネルギーによって、さらに欠陥が拡張してｎ−型エピタキシャル層１３などに多くの積層欠陥が発生する。しかし、本実施例１によれば、ｎ型正孔消滅領域６を設けたことにより、正孔がｎ型正孔消滅領域６において再結合消滅して、半導体装置１のダイシング面７に到達しなくなるので、半導体装置１のダイシング面７に生じた欠陥において、正孔と電子との再結合を抑制することができる。その結果、半導体装置１のダイシング面７に生じた欠陥を起点としたｎ−型エピタキシャル層１３などにおける積層欠陥の発生を防ぐことができる。【００４６】
例えば通電時においてｐ型終端領域５に正電圧が印加され、ｎ型バッファ層１２に０Ｖの電圧が印加された場合、ｐ型終端領域５から供給された正孔の多くは、ｎ型バッファ層１２へ拡散するが、一部の正孔は半導体基板１のダイシング面７方向へ拡散する。しかし、半導体基板１のダイシング方向へ拡散した一部の正孔は、ｎ型正孔消滅領域６において再結合消滅して、半導体装置１のダイシング面７に到達しないので、半導体装置１のダイシング面７に生じた欠陥を起点とする積層欠陥の発生は抑制される。これにより、ボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくくなり、半導体装置１にオン電流が流れる際の電気抵抗、すなわちオン抵抗の増大を防止することができる。【００４７】
さらに、本実施例１では、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくくなるため、半導体装置１に内蔵されたボディダイオードＤＩとは別に外付けのダイオードを設ける必要がない。そのため、パワーモジュールおよび電力変換装置を小型化することができる。【００４８】
ところで、前述したように、一部の正孔は半導体装置１のダイシング面７方向にも拡散する。このため、図３に示すように、ｎ型正孔消滅領域６を設けても、ｎ型正孔消滅領域６のｐ型終端領域５に対向する端面が半導体装置１のダイシング面７に近いと、正孔が半導体装置１のダイシング面７へ到達する可能性がある。【００４９】
例えば特許文献１の段落［００４６］−［００５０］および図７には、ｐ＋型の伝搬領域の下面の法線方向に１８度の範囲で拡散した正孔の濃度が特に高く、２２度の範囲で拡散した正孔の濃度が高くなることが記載されている。さらに、例えば特開２００９−３０２５１０号公報の段落［００９３］などに記載されているように、正孔は４５度則で拡散する可能性がある。【００５０】
そこで、本実施例１では、正孔の半導体基板１のダイシング面７方向への拡散を考慮して、ｎ型正孔消滅領域６の位置を設定している。すなわち、前述したように、半導体装置１のダイシング面７とｎ型正孔消滅領域６のｐ型終端領域５に対向する端面との距離（｜ＸＮＲ｜）と、ｎ型正孔消滅領域６の深さ（ｄＮＲ）との合計が、ｎ−型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６を設けている。【００５１】
＜半導体装置の製造方法＞
次に、本実施例１による半導体装置の製造方法の一例を図４〜図１１を用いて説明する。図４は、本実施例１による半導体装置の製造工程の一例を説明するフロー図である。図５〜図１１は、本実施例１による半導体装置の製造工程を示す要部断面図である。図５〜図１１中、ＡＲ１はアクティブ領域における製造工程を図示し、ＡＲ２は半導体装置の終端部（以下、チップ終端部と言う。）における製造工程を図示する。【００５２】
まず、図５に示すように、ｎ＋型ＳｉＣ基板１１を用意する（図４のステップＳ１１）。例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入した炭化珪素（ＳｉＣ）からなるｎ＋型ＳｉＣ基板１１を用意する。ｎ＋型ＳｉＣ基板１１におけるｎ型の不純物濃度は、比較的高く、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。また、ｎ＋型ＳｉＣ基板１１の厚さは、例えば５０〜５００μｍ程度である。なお、この段階では、ｎ＋型ＳｉＣ基板１１は半導体ウェハと称する平面略円形状の炭化珪素（ＳｉＣ）の薄板である。半導体装置１は、第１方向に互いに離間し、第１方向と直交する第２方向に延在する複数の第１スクライブ領域と、第２方向に互いに離間し、第１方向に延在する複数の第２スクライブ領域とに囲まれた複数のチップ領域にそれぞれに形成される。【００５３】
次に、ｎ型バッファ層１２を形成する（図４のステップＳ１２）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ＋型ＳｉＣ基板１１の上面１１ａに、エピタキシャル成長法によりバッファ層１２を形成する。例えば珪素（Ｓｉ）原子含有ガス（ＳｉＨ４ガス）、塩素（Ｃｌ）原子含有ガス（ＨＣｌガス）、炭素（Ｃ）原子含有ガス（Ｃ３Ｈ８ガス）および還元ガス（Ｈ２ガス）などを用い、基板温度を例えば１,５００〜１,８００℃程度にすることで、炭化珪素（ＳｉＣ）からなるｎ型バッファ層１２を形成する。【００５４】
ｎ型バッファ層１２には、例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物が導入される。ｎ型バッファ層１２におけるｎ型の不純物濃度は、例えば１×１０１７〜１×１０１９ｃｍ−３程度であり、ｎ型バッファ層１２の厚さは、例えば３〜２０μｍ程度である。【００５５】
次に、ｎ−型エピタキシャル層１３を形成する（図４のステップＳ１３）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ型バッファ層１２の上面上に、エピタキシャル成長法によりｎ−型エピタキシャル層１３を形成する。例えば珪素（Ｓｉ）原子含有ガス（ＳｉＨ４ガス）、塩素（Ｃｌ）原子含有ガス（ＨＣｌガス）、炭素（Ｃ）原子含有ガス（Ｃ３Ｈ８ガス）および還元ガス（Ｈ２ガス）などを用い、基板温度を例えば１,５００〜１,８００℃程度にすることで、炭化珪素（ＳｉＣ）からなるｎ−型エピタキシャル層１３を形成する。【００５６】
ｎ−型エピタキシャル層１３には、例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物が導入される。ｎ−型エピタキシャル層１３におけるｎ型の不純物濃度は、例えば１×１０１４〜１×１０１６ｃｍ−３程度であり、ｎ−型エピタキシャル層１３の厚さは、例えば５〜５０μｍ程度である。【００５７】
次に、図６に示すように、複数のチップ領域のそれぞれにｐ型ボディ領域１４およびｐ型終端領域５を形成する（図４のステップＳ１４）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ−型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、アクティブ領域ＡＲ１のうち、ｐ型ボディ領域１４が形成される領域に、ｎ−型エピタキシャル層１３に達する開口部ＯＰ１を有し、チップ終端部ＡＲ２のうち、ｐ型終端領域５が形成される領域に、ｎ−型エピタキシャル層１３に達する開口部ＯＰ１を有している。【００５８】
次に、レジストパターンＲＰ１をマスクにしたイオン注入法により、アクティブ領域ＡＲ１およびチップ終端部ＡＲ２のｎ−型エピタキシャル層１３に、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を導入する。これにより、アクティブ領域ＡＲ１に、ｎ−型エピタキシャル層１３の上面から所定の深さを有するｐ型ボディ領域１４が形成され、チップ終端部ＡＲ２に、ｎ−型エピタキシャル層１３の上面から所定の深さを有するｐ型終端領域５が形成される。ｐ型ボディ領域１４およびｐ型終端領域５におけるｐ型の不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３程度であり、ｐ型ボディ領域１４およびｐ型終端領域５のｎ−型エピタキシャル層１３の上面からの深さは、例えば０．５〜２μｍ程度である。その後、レジストパターンＲＰ１を除去する。【００５９】
なお、ｐ型終端領域５におけるｐ型の不純物濃度は、ｐ型ボディ領域１４におけるｐ型の不純物濃度よりも低いことが好ましい。これにより、チップ終端部ＡＲ２におけるｐ型終端領域５近傍での電界の強度が、アクティブ領域ＡＲ１におけるｐ型ボディ領域１４近傍での電界の強度よりも大きくなることを防止または抑制し、半導体装置の耐圧を向上させることができる。【００６０】
また、ｐ型終端領域５のアクティブ領域ＡＲ１側と反対側の部分におけるｐ型の不純物濃度は、ｐ型終端領域５のアクティブ領域ＡＲ１側の部分におけるｐ型の不純物濃度よりも低いことが望ましい。これにより、ｐ型終端領域５のアクティブ領域ＡＲ１側と反対側の部分での電界の強度が、ｐ型終端領域５のアクティブ領域ＡＲ１側の部分での電界の強度よりも大きくなることを防止または抑制し、半導体装置の耐圧を向上させることができる。この場合は、例えばｐ型ボディ領域１４の形成とｐ型終端領域５の形成とを互いに異なる工程において行う必要がある。【００６１】
次に、ｐ型ボディ領域１４およびｐ型終端領域５を形成する工程については、その工程の後に、例えば１,７００℃程度で熱処理を行い、注入した不純物を活性化させる。【００６２】
次に、図７に示すように、複数のチップ領域のそれぞれにｎ＋型ソース領域１５を形成する（図４のステップＳ１５）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ−型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、アクティブ領域ＡＲ１のうち、ｎ＋型ソース領域１５が形成される領域に、ｐ型ボディ領域１４に達する開口部ＯＰ２を有している。【００６３】
次に、レジストパターンＲＰ２をマスクにしたイオン注入法により、アクティブ領域ＡＲ１のｐ型ボディ領域１４に、例えば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を導入する。これにより、アクティブ領域ＡＲ１に、ｎ−型エピタキシャル層１３の上面から所定の深さを有するｎ＋型ソース領域１５がｐ型ボディ領域１３内に形成される。ｎ＋型ソース領域１５におけるｎ型の不純物濃度は、例えば１×１０１９〜１×１０２０ｃｍ−３程度であり、ｎ＋型ソース領域１５のｎ−型エピタキシャル層１３の上面からの深さは、例えば０．０５〜０．５μｍ程度である。その後、レジストパターンＲＰ２を除去する。【００６４】
次に、図８に示すように、複数のチップ領域のそれぞれにｐ＋型電位固定領域１６およびｐ＋型半導体領域４を形成する（図４のステップＳ１６）。アクティブ領域ＡＲ１およびチップ終端部ＡＲ２で、ｎ−型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、アクティブ領域ＡＲ１のうち、ｐ＋型電位固定領域１６が形成される領域に、ｎ＋型ソース領域１５に達する開口部ＯＰ３を有し、チップ終端部ＡＲ２のうち、ｐ＋型半導体領域４が形成される領域に、ｎ−型エピタキシャル層１３に達する開口部ＯＰ３を有している。【００６５】
次に、レジストパターンＲＰ３をマスクにしたイオン注入法により、アクティブ領域ＡＲ１のｎ＋型ソース領域１５およびチップ終端部ＡＲ２のｎ−型エピタキシャル層１３に、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を導入する。これにより、アクティブ領域ＡＲ１に、ｎ−型エピタキシャル層１３の上面から所定の深さを有するｐ＋型電位固定領域１６がｎ＋型ソース領域１５内に形成され、チップ終端部ＡＲ２に、ｎ−型エピタキシャル層１３の上面から所定の深さを有するｐ＋型半導体領域４がｎ−型エピタキシャル層１３に形成される。ｐ＋型電位固定領域１６およびｐ＋型半導体領域４におけるｐ型の不純物濃度は、例えば１×１０１９〜１×１０２０ｃｍ−３程度であり、ｐ＋型電位固定領域１６およびｐ＋型半導体領域４のｎ−型エピタキシャル層１３の上面からの深さは、例えば０．０５〜０．５μｍ程度である。その後、レジストパターンＲＰ３を除去する。【００６６】
次に、図９に示すように、複数のチップ領域のそれぞれにｎ型正孔消滅領域６を形成する（図４のステップＳ１７）。チップ終端部ＡＲ２で、ｎ−型エピタキシャル層１３の上面上にレジスト膜を形成し、形成されたレジスト膜に対してフォトリソグラフィ技術を用いて露光および現像処理を施すことにより、レジストパターンＲＰ４を形成する。レジストパターンＲＰ４は、チップ終端部ＡＲ２のうち、ｎ型正孔消滅領域６が形成される領域に、ｎ−型エピタキシャル層１３に達する開口部ＯＰ４を有している。【００６７】
次に、レジストパターンＲＰ４をマスクにしたイオン注入法により、チップ終端部ＡＲ２のｎ−型エピタキシャル層１３に、例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入する。例えば３．３ｋｅＶの耐圧を有する半導体装置１の場合、ｎ型不純物のイオン注入条件として、エネルギーは４００ｋｅＶ、ドーズ量は１×１０１３ｃｍ−２を一例として挙げることができる。これにより、チップ終端部ＡＲ２に、ｎ−型エピタキシャル層１３の上面から所定の深さを有するｎ型正孔消滅領域６が形成される。ｎ型正孔消滅領域６におけるｐ型の不純物濃度は、例えば１×１０１５〜１×１０２２ｃｍ−３程度であり、ｎ型正孔消滅領域６のｎ−型エピタキシャル層１３の上面からの深さは、例えば０．５μｍ程度である。【００６８】
なお、本実施例１では、正孔消滅領域をｎ−型エピタキシャル層１３にｎ型不純物を導入したｎ型正孔消滅領域６により構成したが、これに限定されるものではない。例えば正孔消滅領域をｎ−型エピタキシャル層１３に不活性元素、例えばヘリウム（Ｈｅ）またはアルゴン（Ａｒ）などを導入して形成してもよい。この場合も不活性元素の不純物濃度は、例えば１×１０１５〜１×１０２２ｃｍ−３程度である。【００６９】
また、ｎ＋型ソース領域１５、ｐ＋型電位固定領域１６、ｐ＋型半導体領域４およびｎ型正孔消滅領域６を形成する工程については、上記した順番で行う場合に限られず、適切にパターニングされたレジスト膜をマスクに用いるものであれば、いずれの順番で行ってもよい。また、レジスト膜からなるレジストパターンに代えて、各種の膜からなるマスクパターンを用いることができる。【００７０】
次に、ｎ＋型ソース領域１５、ｐ＋型電位固定領域１６、ｐ＋型半導体領域４およびｎ型正孔消滅領域６を形成する工程については、各工程の後または全ての工程が終わった後に、例えば１,７００℃程度で熱処理を行い、注入した不純物を活性化させる。【００７１】
次に、図１０に示すように、複数のチップ領域のそれぞれにゲート絶縁膜１９およびゲート電極２０を形成する（図４のステップＳ１８）。まず、ｎ−型エピタキシャル層１３の上面上に絶縁膜１９ａを形成する。絶縁膜１９ａとして、好適には、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などからなる各種の膜を用いることができる。あるいは、絶縁膜１９ａとして、好適には、上記の各種の膜が積層された積層膜を用いることができる。また、絶縁膜１９ａは、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができる。【００７２】
次に、絶縁膜１９ａ上に導電膜２０ａを形成する。導電膜２０ａとして、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が高濃度で拡散した多結晶シリコン、またはホウ素（Ｂ）などのｐ型不純物が高濃度で拡散した多結晶シリコンなどからなる導電膜を用いることができる。また、導電膜２０ａは、例えばＣＶＤ法などにより形成することができる。【００７３】
次に、フォトリソグラフィ技術およびドライエッチング技術により、導電膜２０ａおよび絶縁膜１９ａをパターニングして、ゲート電極２０およびゲート絶縁膜１９を形成する。図１０に示す例では、ゲート絶縁膜１９は、あるｐ型ボディ領域１４の上面上から、そのｐ型ボディ領域１４と隣り合うｐ型ボディ領域１４の上面上にかけて、それらの２つのｐ型ボディ領域１４に挟まれたＪＦＥＴ領域１７の上面上を含めて、連続的に形成される。また、図１０に示す例では、ゲート電極２０は、あるｐ型ボディ領域１４の上面上から、ＪＦＥＴ領域１７の上面上を経て、そのｐ型ボディ領域１４と隣り合うｐ型ボディ領域１４の上面上にかけて、ゲート絶縁膜１９を介して、連続的に形成される。【００７４】
次に、図１１に示すように、複数のチップ領域のそれぞれに層間絶縁膜２１を形成する（図４のステップＳ１９）。ゲート電極２０およびゲート絶縁膜１９を覆うように、ｎ−型エピタキシャル層１３の上面上に層間絶縁膜２１を形成する。層間絶縁膜２１として、例えば酸化シリコン（ＳｉＯ２）などからなる膜を用いることができ、例えばＣＶＤ法などにより形成することができる。【００７５】
次に、複数のチップ領域のそれぞれにソース配線用電極２４を形成する（図４のステップＳ２０）。まず、フォトリソグラフィ技術およびエッチング技術により、アクティブ領域ＡＲ１で、層間絶縁膜２１を貫通し、ｎ＋型ソース領域１５およびｐ＋型電位固定領域１６に達する開口部２２を形成する。開口部２２の底部には、ｎ＋型ソース領域１５の上面の一部およびｐ＋型電位固定領域１６の上面が露出する。【００７６】
次に、開口部２２の内部を含む層間絶縁膜２１の上面上に、例えばチタン（Ｔｉ）またはアルミニウム（Ａｌ）などからなる導電膜を、例えば蒸着法またはスパッタリング法などにより堆積した後、フォトリソグラフィ技術およびエッチング技術により、その導電膜をパターニングして、ソース配線用電極２４を形成する。なお、図示は省略するが、ソース配線用電極２４を形成すると同時に、ゲート電極２０と電気的に接続するドレイン配線用電極も形成される。【００７７】
次に、複数のチップ領域のそれぞれにドレイン配線用電極２６を形成する（図４のステップＳ２１）。アクティブ領域ＡＲ１および終端部ＡＲ２で、ｎ＋型ＳｉＣ基板１１の下面１１ｂに、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）および銀（Ａｇ）のいずれかからなる金属膜、または、これらのいずれか２種以上の金属膜が積層された積層膜を、例えば蒸着法またはスパッタリング法などにより堆積する。これにより、アクティブ領域ＡＲ１および終端領域ＡＲ２で、ｎ＋型ＳｉＣ基板１１の下面１１ｂに、ドレイン配線用電極２６を形成することができ、図２および図３に示したような、半導体装置１を複数のチップ領域のそれぞれに製造することができる。【００７８】
図２および図３では図示を省略するが、ドレイン配線用電極２６を形成した後、ソース配線用電極２４およびゲート配線用電極を覆うように、半導体装置１の上面にパッシベーション膜を形成することができる。次に、パッシベーション膜のうち、ゲート配線用電極およびソース配線用電極２４を外部と電気的に接続するためのパッド領域が形成される部分に、開口部を形成することができる。【００７９】
その後、複数の半導体装置１が作り込まれたウェハをダイシングにより、複数のチップの４辺にそれぞれ設けられた第１スクライブ領域および第２スクライブ領域に沿って切り分けて、１個１個の半導体装置１に分離する。【００８０】
このように、本実施例１によれば、半導体装置１のダイシング面７に欠陥が発生しても、ｐ型終端領域５から供給される正孔が半導体装置１のダイシング面７に到達しないので、ダイシング面７に生じた欠陥において正孔と電子との再結合を抑制することができる。これにより、半導体装置１のダイシング面７に生じた欠陥が拡張して多くの積層欠陥がｎ−型エピタキシャル層１３などに発生するのを防ぐことができる。従って、ボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくくなり、半導体装置１にオン電流が流れる際の電気抵抗、すなわちオン抵抗の増大を防止することができる。さらに、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れても通電劣化が発生しにくいため、半導体装置１に内蔵されたボディダイオードＤＩとは別に外付けのダイオードを設ける必要がない。そのため、パワーモジュールおよび電力変換装置を小型化することができる。【００８１】
＜実施例１の変形例＞
本実施例１の変形例による半導体装置について図１２および図１３を用いて説明する。図１２は、本実施例１の変形例による半導体装置（半導体チップ）の一例を示す要部平面図である。図１３は、本実施例１の変形例による半導体装置（半導体チップ）の終端部の一部を拡大して示す要部断面図（図１２に示すＣ−Ｃ線に沿った断面図）である。なお、変形例による半導体装置が前述した半導体装置１と相違する点は、ｎ型正孔消滅領域の形状であるので、ここでは、ｎ型正孔消滅領域について詳細に説明し、その他の構成は前述した半導体装置１とほぼ同じであるので、その説明は省略する。【００８２】
図１２に示すように、前述した半導体装置１と同様に、半導体装置（１つの半導体チップ）１ａは、主に電流が流れるアクティブ領域（素子形成領域、活性領域）２と、平面視においてアクティブ領域２の周囲に形成された周辺領域３と、から構成される。【００８３】
アクティブ領域２には、例えば複数のｎチャネル型のＳｉＣ−ＭＯＳＦＥＴが並列接続されている。また、周辺領域３には、電界が集中しないようにする終端構造、例えばｐ＋型半導体領域４およびｐ型終端領域（ターミネーション）５が形成されている。すなわち、平面視においてｐ＋型半導体領域４を囲むようにｐ型終端領域５が形成されており、ｐ型終端領域５は、例えば１段または多段の濃度分布を有する接合終端構造からなる。【００８４】
さらに、周辺領域３よりも半導体装置１ａの外周（終端、端部）側に、ｐ型終端領域５と離間して、ｎ型正孔消滅領域６ａが形成されている。ｎ型正孔消滅領域６ａは、チャネルストッパとしての機能も有する。【００８５】
図１３に、半導体装置１ａの終端部に形成されたｐ型終端領域５およびｎ型正孔消滅領域６ａの配置の一例を示す。【００８６】
平面視においてｐ型終端領域５の周囲に、ｐ型終端領域５と離間してｎ型正孔消滅領域６ａが形成されている。前述の半導体装置１では、ｎ型正孔消滅領域６は、半導体装置１のダイシング面７から離間しているが、変形例による半導体装置１ａでは、ｎ型正孔消滅領域６ａは、半導体装置１のダイシング面７まで形成されている。【００８７】
従って、ｎ型正孔消滅領域６ａの平面視における幅（ＬＮＲ）は、半導体装置１ａのダイシング面７からｎ型正孔消滅領域６ａのｐ型終端領域５と対向する端面との距離である｜ＸＮＲ｜と同じである。ｐ型終端領域５とｎ型正孔消滅領域６ａとの間隔は、ｐ型終端領域５から広がる非通電時（オフ状態）の空乏層端がｎ型正孔消滅領域６ａに達して、パンチスルーが生じないように、半導体装置１ａの耐圧に応じて設定されている。【００８８】
また、ｎ型正孔消滅領域６ａは、ｎ−型エピタキシャル層１３の上面から所定の深さ（ｄＮＲ）を有しており、その深さ（ｄＮＲ）は、ｎ型正孔消滅領域６ａと対向し、ｎ型正孔消滅領域６ａに最も近い位置にあるｐ型終端領域５のｎ−型エピタキシャル層１３の上面からの深さ（ｄＴＭ）と同じか、またはそれ以上である。ｎ型正孔消滅領域６ａの深さ（ｄＮＲ）としては、例えば０、５μｍ程度を例示することができる。【００８９】
また、ｎ型正孔消滅領域６ａの平面視における幅（ＬＮＲ）とｎ型正孔消滅領域６ａの深さ（ｄＮＲ）との合計が、ｎ−型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６ａは設けられている。【００９０】
上記内容をまとめると、以下の関係式が得られる。【００９１】
ｄＮＲ≧ｄＴＭ
（ＬＮＲ＋ｄＮＲ）≧ｄＥｐｉ
上記関係式を満たすようにｎ型正孔消滅領域６ａを形成することによって、前述の半導体装置１に形成したｎ型正孔消滅領域６とほぼ同様の効果を得ることができる。【００９２】
また、変形例による半導体装置１ａにおいても、半導体装置１ａのダイシング面７方向への正孔の拡散を考慮して、ｎ型正孔消滅領域６ａの位置を設定している。すなわち、ｎ型正孔消滅領域６ａの幅（ＬＮＲ）とｎ型正孔消滅領域６ａの深さ（ｄＮＲ）との合計が、ｎ−型エピタキシャル層１３の厚さ（ｄＥｐｉ）と同じか、またはそれ以上となるように、ｎ型正孔消滅領域６ａを設けている。【００９３】
さらに、変形例１による半導体装置１ａにおいては、ｎ型正孔消滅領域６ａを形成する際に、ダイシング領域にもｎ型不純物をイオン注入法により導入して、ダイシング領域の上層部を非晶質化する。これにより、ダイシングの際、半導体装置１ａのダイシング面７に発生する欠陥を抑制することができる。
【実施例２】
【００９４】
＜パワーモジュール、電力変換装置および三相モータシステム＞
本実施例２によるパワーモジュール、電力変換装置およびその電力変換装置を備えた三相モータシステムについて説明する。本実施例２のパワーモジュールは、前述の実施例１の半導体装置１を備えている。なお、本実施例２のパワーモジュールは、前述の実施例１の半導体装置１を三相インバータ回路に適用したものである。【００９５】
図１４は、本実施例２による三相モータシステムの構成を示す図である。【００９６】
図１４に示すように、三相モータシステム３０は、インバータ装置としての電力変換装置３１と、三相モータなどからなる負荷３２と、直流電源３３と、コンデンサなどからなる容量３４と、を備えている。電力変換装置３１は、三相インバータ回路としてのパワーモジュール３５と、制御回路３６と、を備えている。負荷３２は、パワーモジュール３５の三相の出力端子である、出力端子ＴＯ１、ＴＯ２およびＴＯ３に接続されている。また、直流電源３３および容量３４は、パワーモジュール３５の２つの入力端子である、入力端子ＴＩ１と入力端子ＴＩ２との間に、互いに並列に接続されている。【００９７】
三相インバータ回路としてのパワーモジュール３５は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを有する。スイッチング素子３７ｕおよび３７ｘは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｖおよび３７ｙは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。スイッチング素子３７ｗおよび３７ｚは、入力端子ＴＩ１と入力端子ＴＩ２との間に、直列に接続されている。【００９８】
スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々は、ＭＯＳＦＥＴ３８と、ボディダイオード３９と、を含む。スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。また、ボディダイオード３９として、半導体装置１に内蔵されたボディダイオードＤＩを用いることができる。【００９９】
スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極は、パワーモジュール３５の６つの制御端子である、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６にそれぞれ接続されている。また、制御回路３６は、制御端子ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５およびＴＣ６の各々に接続されている。したがって、制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚにそれぞれ設けられた複数のＭＯＳＦＥＴ３８の各々のゲート電極に接続されている。制御回路３６は、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚを駆動する。【０１００】
制御回路３６は、各スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのオン状態とオフ状態とが予め設定されたタイミングで交互に切り替わるように、スイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚのそれぞれを駆動する。これにより、直流電圧から、Ｕ相、Ｖ相およびＷ相の三相の交流電圧を生成し、直流電力を三相の交流電力に変換する。負荷３２は、この三相の交流電力によって駆動される。【０１０１】
＜本実施例２の主要な特徴と効果＞
本実施例２の電力変換装置３１に含まれるパワーモジュール３５におけるスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。【０１０２】
これにより、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れる際に、半導体装置１に通電劣化が発生することを防止または抑制することができるので、電力変換の際の電力損失を小さくすることができる。また、制御回路３６を用いて高い精度で同期整流を行う必要がないため、パワーモジュール３５および電力変換装置３１の設計マージンを広げることができ、パワーモジュール３５および電力変換装置３１の性能を向上させることができる。あるいは、ボディダイオードＤＩとは別に外付けのダイオードを設ける必要がないため、パワーモジュール３５および電力変換装置３１を小型化することができる。
【実施例３】
【０１０３】
＜自動車＞
本実施例３による自動車について説明する。本実施例３の自動車は、前述の実施例２の電力変換装置を含む自動車であり、ハイブリッド車および電気自動車などの自動車である。【０１０４】
図１５は、本実施例３による自動車としての電気自動車の構成を示す図である。図１６は、本実施例３による自動車における昇圧コンバータ装置を示す回路図である。【０１０５】
図１５に示すように、電気自動車としての自動車４０は、駆動輪４１ａおよび駆動輪４１ｂが接続された駆動軸４２に動力を入出力可能とする三相モータ４３と、三相モータ４３を駆動するためのインバータ装置４４と、バッテリ４５と、を備える。また、自動車４０は、昇圧コンバータ装置４８と、リレー４９と、電子制御ユニット５０と、を備え、昇圧コンバータ装置４８は、インバータ装置４４が接続された電力ライン４６と、バッテリ４５が接続された電力ライン４７とに接続されている。【０１０６】
三相モータ４３は、永久磁石が埋め込まれたロータと、三相コイルが巻回されたステータと、を備えた同期発電電動機である。インバータ装置４４として、前述の実施例２において説明した電力変換装置３１（図１４参照）を用いることができる。【０１０７】
図１６に示すように、昇圧コンバータ装置４８は、インバータ装置５３に、リアクトル５１および平滑用コンデンサ５２が接続された構成からなる。インバータ装置５３は、前述の実施例２において説明したパワーモジュール３５に含まれるインバータ回路の一部と同様である。また、インバータ装置５３内のスイッチング素子５４に含まれるＭＯＳＦＥＴ５５およびボディダイオード５６は、前述の実施例２において説明したＭＯＳＦＥＴ３８およびボディダイオード３９と、それぞれ同様である。【０１０８】
電子制御ユニット５０は、マイクロプロセッサと、記憶装置と、入出力ポートと、を備えており、三相モータ４３のロータ位置を検出するセンサからの信号、またはバッテリ４５の充放電値などを受信する。そして、電子制御ユニット５０は、インバータ装置４４、昇圧コンバータ装置４８およびリレー４９を制御するための信号を出力する。【０１０９】
＜本実施例３の主要な特徴と効果＞
本実施例３の自動車４０のインバータ装置４４として、前述の実施例２の電力変換装置３１（図１４参照）を用いることができる。電力変換装置３１に備えられたスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。あるいは、本実施例３の自動車４０の昇圧コンバータ装置４８内のインバータ装置５３に備えられたスイッチング素子５４として、前述の実施例１の半導体装置１を用いることができる。【０１１０】
これにより、前述の実施例１と同様に、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れる際に、半導体装置１に通電劣化が発生することを防止または抑制することができるので、電力変換の際の電力損失を小さくすることができる。また、制御回路３６を用いて高い精度で同期整流を行う必要がないため、パワーモジュール３５および電力変換装置３１の設計マージンを広げることができ、パワーモジュール３５および電力変換装置３１の性能を向上させることができる。あるいは、ボディダイオードＤＩとは別に外付けのダイオードを設ける必要がないため、パワーモジュール３５および電力変換装置３１を小型化することができる。【０１１１】
これらに伴って、本実施例２の自動車４０では、インバータ装置４４および昇圧コンバータ装置４８における電力変換の際の電力損失を小さくすることができるので、大型の冷却装置が設けられなくてもよい。従って、冷却装置を小型化することなどにより、インバータ装置４４および昇圧コンバータ装置４８を、容易に低コスト化、小型化または軽量化することができる。これにより、電気自動車としての自動車４０に占める駆動系の容積を低減することができ、電気自動車としての自動車４０を、容易に低コスト化、小型化または軽量化することができる。あるいは、この電気自動車としての自動車４０の室内を広くすることができるなど、電気自動車としての自動車４０における設計の自由度を高めることができる。【０１１２】
なお、本実施例３では、前述の実施例２の電力変換装置３１を含む自動車を、電気自動車に適用した例について説明した。しかし、前述の実施例２の電力変換装置３１を含む自動車を、エンジンも併用するハイブリッド自動車にも同様に適用することができる。また、前述の実施例２の電力変換装置３１を適用したハイブリッド自動車も、前述の実施例２の電力変換装置３１を適用した電気自動車と同様の効果を有する。
【実施例４】
【０１１３】
＜鉄道車両＞
本実施例４による鉄道車両について説明する。本実施例４の鉄道車両は、前述の実施例２の電力変換装置を含む鉄道車両である。【０１１４】
図１７は、本実施例４による鉄道車両の構成を示す図である。【０１１５】
図１７に示すように、鉄道車両６０は、集電装置としてのパンタグラフ６１と、変圧器６２と、電力変換装置６３と、交流電動機である負荷６４と、車輪６５と、を含む。電力変換装置６３は、コンバータ装置６６と、例えばコンデンサである容量６７と、インバータ装置６８と、を有する。【０１１６】
コンバータ装置６６は、スイッチング素子６９および７０を有する。スイッチング素子６９は、上アーム側、すなわち高電圧側に配置されており、スイッチング素子７０は、下アーム側、すなわち低電圧側に配置されている。なお、図１７では、スイッチング素子６９および７０については、複数相のうち一相について示している。【０１１７】
インバータ装置６８は、スイッチング素子７１および７２を有する。スイッチング素子７１は、上アーム側、すなわち高電圧側に配置されており、スイッチング素子７２は、下アーム側、すなわち低電圧側に配置されている。なお、図１７では、スイッチング素子７１および７２については、Ｕ相、Ｖ相およびＷ相の三相のうち一相について示している。【０１１８】
変圧器６２の一次側の一端は、パンタグラフ６１を介して架線６１ａに接続されている。変圧器６２の一次側の他端は、車輪６５を介して線路６５ａに接続されている。変圧器６２の二次側の一端は、コンバータ装置６６の負荷６４と反対側であって上アーム側の端子に接続されている。変圧器６２の二次側の他端は、コンバータ装置６６の負荷６４と反対側であって下アーム側の端子に接続されている。【０１１９】
コンバータ装置６６の負荷６４側であって上アーム側の端子は、インバータ装置６８の負荷６４と反対側であって上アーム側の端子に接続されている。また、コンバータ装置６６の負荷６４側であって下アーム側の端子は、インバータ装置６８の負荷６４と反対側であって下アーム側の端子に接続されている。さらに、インバータ装置６８の負荷６４と反対側であって上アーム側の端子と、インバータ装置６８の負荷６４と反対側であって下アーム側の端子との間に、容量６７が接続されている。また、図１７では図示を省略するが、インバータ装置６８の出力側の３つの端子の各々は、Ｕ相、Ｖ相およびＷ相のそれぞれとして、負荷６４に接続されている。【０１２０】
本実施例４では、インバータ装置６８として、前述の実施例２の電力変換装置３１（図１４参照）を用いることができる。【０１２１】
架線６１ａからパンタグラフ６１により集電された交流電力は、その電圧が変圧器６２によって変圧された後、コンバータ装置６６により所望の直流電力に変換される。コンバータ装置６６により変換された直流電力は、その電圧が容量６７により平滑化される。容量６７により電圧が平滑化された直流電力は、インバータ装置６８により交流電力に変換される。インバータ装置６８により変換された交流電力は、負荷６４に供給される。交流電力が供給された負荷６４が車輪６５を回転駆動することで、鉄道車両が加速される。【０１２２】
＜本実施例４の主要な特徴と効果＞
本実施例４の鉄道車両６０のインバータ装置６８として、前述の実施例２の電力変換装置３１（図１４参照）を用いることができる。電力変換装置３１に備えられたスイッチング素子３７ｕ、３７ｖ、３７ｗ、３７ｘ、３７ｙおよび３７ｚの各々として、前述の実施例１の半導体装置１を用いることができる。【０１２３】
これにより、前述の実施例１と同様に、半導体装置１に内蔵されたボディダイオードＤＩに還流電流が流れる際に、半導体装置１に通電劣化が発生することを防止または抑制することができるので、電力変換の際の電力損失を小さくすることができる。また、制御回路３６を用いて高い精度で同期整流を行う必要がないため、パワーモジュール３５および電力変換装置３１の設計マージンを広げることができ、パワーモジュール３５および電力変換装置３１の性能を向上させることができる。あるいは、ボディダイオードＤＩとは別に外付けのダイオードを設ける必要がないため、パワーモジュール３５および電力変換装置３１を小型化することができる。【０１２４】
これらに伴って、本実施例４の鉄道車両６０では、インバータ装置６８における電力変換の際の電力損失を小さくすることができるので、大型の冷却装置が設けられなくてもよい。従って、冷却装置を小型化することなどにより、インバータ装置６８を、容易に低コスト化、小型化または軽量化することができる。よって、このインバータ装置６８を含む鉄道車両６０を、容易に低コスト化し、鉄道を運行する際のエネルギー効率を向上させることができる。【０１２５】
あるいは、コンバータ装置６６に備えられたスイッチング素子６９および７０として、前述の実施例１の半導体装置１を用いることができる。この場合にも、コンバータ装置６６における電力変換の際の電力損失を小さくすることができるので、コンバータ装置６６を、容易に低コスト化、小型化または軽量化することができる。よって、このコンバータ装置６６を含む鉄道車両６０を、容易に低コスト化し、鉄道を運行する際のエネルギー効率を向上させることができる。【０１２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２７】
１，１ａ  半導体装置（半導体チップ）
２  アクティブ領域（素子形成領域、活性領域）
３  周辺領域
４  ｐ＋型半導体領域
５  ｐ型終端領域（ターミネーション）
６，６ａ  ｎ型正孔消滅領域
７  ダイシング面
１１  ｎ＋型ＳｉＣ基板
１１ａ  上面
１１ｂ  下面
１２  ｎ型バッファ層
１３  ｎ−型エピタキシャル層
１４  ｐ型ボディ領域（ウエル領域）
１５  ｎ＋型ソース領域
１６  ｐ＋型電位固定領域
１７  ＪＦＥＴ領域（ドーピング領域）
１８  チャネル領域
１９  ゲート絶縁膜
１９ａ  絶縁膜
２０  ゲート電極
２０ａ  導電膜
２１  層間絶縁膜
２２  開口部
２４  ソース配線用電極
２６  ドレイン配線用電極
３０  三相モータシステム
３１  電力変換装置
３２  負荷
３３  直流電源
３４  容量
３５  パワーモジュール
３６  制御回路
３７ｕ，３７ｖ，３７ｗ，３７ｘ，３７ｙ，３７ｚ  スイッチング素子
３８  ＭＯＳＦＥＴ
３９  ボディダイオード
４０  自動車
４１ａ，４１ｂ  駆動輪
４２  駆動軸
４３  三相モータ
４４  インバータ装置
４５  バッテリ
４６，４７  電力ライン
４８  昇圧コンバータ装置
４９  リレー
５０  電子制御ユニット
５１  リアクトル
５２  平滑用コンデンサ
５３  インバータ装置
５４  スイッチング素子
５５  ＭＯＳＦＥＴ
５６  ボディダイオード
６０  鉄道車両
６１  パンダグラフ
６１ａ  架線
６２  変圧器
６３  電力変換装置
６４  負荷
６５  車輪
６５ａ  線路
６６  コンバータ装置
６７  容量
６８  インバータ装置
６９，７０，７１，７２  スイッチング素子
ＤＩ  ボディダイオード
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４  開口部
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４  レジストパターン
Ｔ１１，Ｔ１２  入力端子
ＴＣ１，ＴＣ２，ＴＣ３，ＴＣ４，ＴＣ５，ＴＣ６  制御端子
ＴＯ１，ＴＯ２，ＴＯ３  出力端子
【図１】
2017046868.tif 000003
【図２】
2017046868.tif 000004
【図３】
2017046868.tif 000005
【図４】
2017046868.tif 000006
【図５】
2017046868.tif 000007
【図６】
2017046868.tif 000008
【図７】
2017046868.tif 000009
【図８】
2017046868.tif 000010
【図９】
2017046868.tif 000011
【図１０】
2017046868.tif 000012
【図１１】
2017046868.tif 000013
【図１２】
2017046868.tif 000014
【図１３】
2017046868.tif 000015
【図１４】
2017046868.tif 000016
【図１５】
2017046868.tif 000017
【図１６】
2017046868.tif 000018
【図１７】
2017046868.tif 000019
【国際調査報告】
2017046868.tif 000020
2017046868.tif 000021
2017046868.tif 000022
2017046868.tif 000023