(57)【要約】  炭化珪素単結晶基板（１）上に、第１不純物濃度を有する第１導電型のドリフト層（２）と、第２導電型のボディ領域（５）と、第１導電型のソース領域（３）とが設けられている。ゲート絶縁膜（９）は、第１セル領域（ＣＬ１）および第２セル領域（ＣＬ２）においてソース領域（３）およびボディ領域（５）を貫通してドリフト層（２）に達するトレンチ（７）を覆っている。ゲート電極（１０）はトレンチ（７）内に設けられている。第１導電型の高濃度層（６）は、第１セル領域（ＣＬ１）においてドリフト層（２）とボディ領域（５）との間に設けられており、第１不純物濃度よりも高い第２不純物濃度を有している。電流抑制層（１４）は、第２セル領域（ＣＬ２）においてドリフト層（２）とボディ領域（５）との間に設けられており、第１導電型を有しており、第１不純物濃度よりも高く第２不純物濃度よりも低い第３不純物濃度を有している。
2017098547.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素単結晶基板（１）と、
前記炭化珪素単結晶基板（１）上に設けられ、炭化珪素から作られ、第１導電型を有し、第１不純物濃度を有するドリフト層（２）と、
前記ドリフト層（２）上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域（５）と、
前記ボディ領域（５）上に設けられ、前記第１導電型を有するソース領域（３）と、
第１セル領域（ＣＬ１）および第２セル領域（ＣＬ２）において前記ソース領域（３）および前記ボディ領域（５）を貫通して前記ドリフト層（２）に達するトレンチ（７）を覆うゲート絶縁膜（９）と、
前記トレンチ（７）内に設けられたゲート電極（１０）と、
前記第１セル領域（ＣＬ１）において前記ドリフト層（２）と前記ボディ領域（５）との間に設けられ、前記第１導電型を有し、前記第１不純物濃度よりも高い第２不純物濃度を有する高濃度層（６）と、
前記第２セル領域（ＣＬ２）において前記ドリフト層（２）と前記ボディ領域（５）との間に設けられ、前記第１導電型を有し、前記第１不純物濃度よりも高く前記第２不純物濃度よりも低い第３不純物濃度を有する電流抑制層（１４）と、
前記ソース領域（３）に電気的に接続されたソース電極（１１）と、
前記炭化珪素単結晶基板（１）に電気的に接続されたドレイン電極（１２）と、
を備えた、炭化珪素半導体装置（９１〜９３）。
【請求項２】
前記電流抑制層（１４）の厚みは前記高濃度層（６）の厚みよりも小さいことを特徴とする、請求項１に記載の炭化珪素半導体装置（９３）。
【請求項３】
炭化珪素単結晶基板（１）と、
前記炭化珪素単結晶基板（１）上に設けられ、炭化珪素から作られ、第１導電型を有し、第１不純物濃度を有するドリフト層（２）と、
前記ドリフト層（２）上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域（５）と、
前記ボディ領域（５）上に設けられ、前記第１導電型を有するソース領域（３）と、
第１セル領域（ＣＬ１）および第２セル領域（ＣＬ２）において前記ソース領域（３）および前記ボディ領域（５）を貫通して前記ドリフト層（２）に達するトレンチ（７）を覆うゲート絶縁膜（９）と、
前記トレンチ（７）内に設けられたゲート電極（１０）と、
前記第１セル領域（ＣＬ１）において前記ドリフト層（２）と前記ボディ領域（５）との間に設けられ、前記第１導電型を有し、前記第１不純物濃度よりも高い第２不純物濃度を有する高濃度層（６）と、
前記ソース領域（３）に電気的に接続されたソース電極（１１）と、
前記炭化珪素単結晶基板（１）に電気的に接続されたドレイン電極（１２）と、
を備え、前記第２セル領域（ＣＬ２）において前記ボディ領域（５）と前記ドリフト層（２）とは直接接している、炭化珪素半導体装置（９４）。
【請求項４】
断面視において前記ボディ領域（５）よりも深い位置における前記ドリフト層（２）内に設けられ、前記第２導電型を有するトレンチ底面保護層（８）をさらに備えることを特徴とする、請求項１から３のいずれか１項に記載の炭化珪素半導体装置（９１〜９４）。
【請求項５】
前記高濃度層（６）が前記トレンチ底面保護層（８）の底面よりも浅い位置に配置されていることを特徴とする、請求項４に記載の炭化珪素半導体装置（９１〜９４）。
【請求項６】
前記ソース電極（１１）と前記トレンチ底面保護層（８）とを電気的に接続する保護層接地電極（１５）をさらに備え、前記保護層接地電極（１５）から前記第１セル領域（ＣＬ１）までの最大距離に比して、前記保護層接地電極（１５）から前記第２セル領域（ＣＬ２）までの最大距離の方が大きいことを特徴とする、請求項４または５に記載の炭化珪素半導体装置（９２）。
【請求項７】
前記ドリフト層（２）の不純物濃度が１×１０14以上１×１０17ｃｍ-3未満であり、前記高濃度層（６）の不純物濃度が１×１０17以上１×１０18ｃｍ-3以下であることを特徴とする、請求項１から６のいずれか１項に記載の炭化珪素半導体装置（９１〜９４）。
【請求項８】
前記高濃度層（６）が前記ボディ領域（５）の底部に接していることを特徴とする、請求項１から７のいずれか１項に記載の炭化珪素半導体装置（９１〜９４）。
【請求項９】
前記炭化珪素半導体装置（９１〜９４）がオン状態にある際に、前記第１セル領域（ＣＬ１）および前記第２セル領域（ＣＬ２）のうち前記第２セル領域（ＣＬ２）のみにおいて、前記ボディ領域（５）と前記トレンチ（７）との界面と、前記炭化珪素単結晶基板（１）との間が、空乏層によって隔てられることを特徴とする、請求項１から８のいずれか１項に記載の炭化珪素半導体装置（９１〜９４）。
【請求項１０】
前記ソース電極（１１）に電気的に接続されたソースパッド（１９）と、
前記第２セル領域（ＣＬ２）において前記ソースパッド（１９）に接続された配線部（２９）と、
をさらに備えることを特徴とする、請求項１から９のいずれか１項に記載の炭化珪素半導体装置（９１〜９４）。
【請求項１１】
前記ソース電極（１１）に電気的に接続され、前記第２セル領域（ＣＬ２）内に配置された角部を有するソースパッド（１９）と、前記ゲート電極（１０）に電気的に接続され、前記第２セル領域（ＣＬ２）内に配置された角部を有するゲートパッド（２０）と、の少なくともいずれかをさらに備えることを特徴とする、請求項１から９のいずれか１項に記載の炭化珪素半導体装置（９１〜９４）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関し、特に、ゲート絶縁膜によって覆われたトレンチ内に設けられたゲート電極を有する電力用半導体装置に関するものである。
【背景技術】
【０００２】
電力用スイッチング素子としてパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が広く使用されている。ＭＯＳＦＥＴは、半導体ウエハ上の平坦な表面をチャネルとして利用するプレーナ型と、半導体ウエハ表面に形成されたトレンチの側面をチャネルとして利用するトレンチゲート型とに大きく分けられる。トレンチゲート型においては、セルピッチを縮小することでチャネル幅密度を向上させることができる。これにより、素子を大きくすることなくオン抵抗を抑制することができる。さらに、トレンチゲート型の構造自体もオン抵抗の抑制に適している。たとえばｎチャネルを有するプレーナ型ＭＯＳＦＥＴ場合、ｎ型ドリフト層上にチャネルを構成するためのｐ型ウェルがセルごとに設けられる。隣接する１対のｐ型ウェルがｎ型ドリフト層を挟むことにより寄生的にＪＦＥＴ領域が構成される。このようにプレーナ型ＭＯＳＦＥＴは、隣接するセル間に寄生的にＪＦＥＴ領域を有する。ＪＦＥＴ領域による抵抗成分、すなわちＪＦＥＴ抵抗、はＭＯＳＦＥＴのオン抵抗を増大させる悪影響をもたらす。トレンチゲート型を用いることによって、構造上、上述した種類のＪＦＥＴ領域が構成されることを避けることができる。よってオン抵抗を抑制し得る。【０００３】
一方で、トレンチゲート型においては、半導体ウエハ上面から裏面に向かって延びるトレンチの底面へ電界が集中しやすく、またトレンチ底部の形状に起因して、より強い電界集中が生じ得る。これによりトレンチ底面のゲート絶縁膜に高い電界が印加されやすい。特に、半導体材料としてワイドバンドギャップ半導体である炭化珪素が適用される場合、ゲート絶縁膜に特に高い電界が印加され得る。なぜならば、炭化珪素の高い絶縁破壊電界を利用することで高い耐電圧を得ようとすることが多く、その場合、ＭＯＳＦＥＴのオフ時にゲート絶縁膜に高い電界が印加されるからである。この場合、ゲート絶縁膜、典型的にはゲート酸化膜、の信頼性の確保について配慮が求められる。【０００４】
たとえば特開２０１２−２３８８８７号公報（特許文献１）によれば、炭化珪素半導体装置として、トレンチゲート構造を有するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が開示されている。このＭＯＳＦＥＴは、トレンチの底部に、ｎ型ドリフト層に接するｐ+層を有する。これによりＭＯＳＦＥＴのオフ時にゲート絶縁膜に印加される電界が緩和される。またこのＭＯＳＦＥＴは、ｐ型ベース層とｎ型ドリフト層との間に、ｎ型ドリフト層の不純物濃度よりも高い不純物濃度を有するｎ型電流拡散層が設けられる。ｎ型電流拡散層により電流経路が素子の横方向に拡散されることで、ｎ型ドリフト層中における電流経路のトレンチ近傍への集中が緩和される。よってＭＯＳＦＥＴのオン抵抗が抑制される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２３８８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したようにトレンチゲート型は一般にＪＦＥＴ抵抗を避けるのに有効な構造と考えられているが、本発明者らは、トレンチゲート型においてもＪＦＥＴ抵抗を完全に除去することができるわけではないことに着目した。たとえばｎチャネル型ＭＯＳＦＥＴがオン状態にある場合、トレンチに面するｐ型ボディ領域によって構成されるチャネルを通過した電子は、ｎ型ドリフト層中へ広く拡散する前に、トレンチのうちドリフト層中を延びている部分と、ボディ領域から延びる空乏層との間を通る必要がある。つまり電子の伝導経路が狭窄される。よって一種のＪＦＥＴ抵抗が存在するといえる。特に、トレンチ底部に電界緩和のためのｐ型のトレンチ底面保護層が設けられる場合は、電流経路が、ｐ型ボディ領域からの空乏層と、ｐ型トレンチ底面保護層からの空乏層とにより狭窄される。よってＪＦＥＴ抵抗がより大きくなりやすく、その結果、ＭＯＳＦＥＴのオン抵抗が大きくなり得る。【０００７】
オン抵抗を低減する方法として、上記公報の技術における電流拡散層のように、ｎ型ドリフト層中に電流を広く拡散させる構造を設けることによって、電流の流れを促進することが考えられる。一方で、ＭＯＳＦＥＴには電流が元来集中しやすい箇所（以下、「電流集中箇所」とも称する）があり、そのような箇所を流れる電流までもが促進されると、過度の電流によってＭＯＳＦＥＴの信頼性が低下することがあり得た。たとえば、半導体装置の外部との電気的接続のために半導体装置のソースパッド上にボンディングワイヤが接合されている場合、ボンディングワイヤのボンディング位置の直下の箇所は、他の箇所に比して電流が集中しやすい。この箇所における電流の流れがより促進されると、電流密度が局所的に過度に大きくなることで、ＭＯＳＦＥＴの信頼性が低下し得る。【０００８】
上述した課題は、トレンチ底面保護層の有無、およびチャネルの導電型の種類を問わず生じ得る。またトレンチ型ＭＯＳＦＥＴだけでなく、トレンチゲート型ＩＧＢＴなど、他の半導体装置においても生じ得る。【０００９】
本発明は以上のような課題を解決するためになされたものであり、その目的は、オン抵抗を低減しつつ、高い信頼性を確保することができる炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一の局面に従う炭化珪素半導体装置は、炭化珪素単結晶基板と、ドリフト層と、ボディ領域と、ソース領域と、ゲート絶縁膜と、ゲート電極と、高濃度層と、電流抑制層と、ソース電極と、ドレイン電極とを有している。ドリフト層は、炭化珪素単結晶基板上に設けられており、炭化珪素から作られており、第１導電型を有しており、第１不純物濃度を有している。ボディ領域は、ドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、ボディ領域上に設けられており、第１導電型を有している。ゲート絶縁膜は、第１セル領域および第２セル領域においてソース領域およびボディ領域を貫通してドリフト層に達するトレンチを覆っている。ゲート電極はトレンチ内に設けられている。高濃度層は、第１セル領域においてドリフト層とボディ領域との間に設けられており、第１導電型を有しており、第１不純物濃度よりも高い第２不純物濃度を有している。電流抑制層は、第２セル領域においてドリフト層とボディ領域との間に設けられており、第１導電型を有しており、第１不純物濃度よりも高く第２不純物濃度よりも低い第３不純物濃度を有している。ソース電極はソース領域に電気的に接続されている。ドレイン電極は炭化珪素単結晶基板に電気的に接続されている。【００１１】
本発明の他の局面に従う炭化珪素半導体装置は、炭化珪素単結晶基板と、ドリフト層と、ボディ領域と、ソース領域と、ゲート絶縁膜と、ゲート電極と、高濃度層と、ソース電極と、ドレイン電極とを有している。ドリフト層は、炭化珪素単結晶基板上に設けられており、炭化珪素から作られており、第１導電型を有しており、第１不純物濃度を有している。ボディ領域は、ドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、ボディ領域上に設けられており、第１導電型を有している。ゲート絶縁膜は、第１セル領域および第２セル領域においてソース領域およびボディ領域を貫通してドリフト層に達するトレンチを覆っている。ゲート電極はトレンチ内に設けられている。高濃度層は、第１セル領域においてドリフト層とボディ領域との間に設けられており、第１導電型を有しており、第１不純物濃度よりも高い第２不純物濃度を有している。ソース電極はソース領域に電気的に接続されている。ドレイン電極は炭化珪素単結晶基板に電気的に接続されている。第２セル領域においてボディ領域とドリフト層とは直接接している。
【発明の効果】
【００１２】
本発明の一の局面に従う炭化珪素半導体装置によれば、第１セル領域において、第１導電型のドリフト層とボディ領域との間に第１導電型の高濃度層が設けられることにより、ドリフト層中で電流経路が広く拡散される。これによりオン抵抗が低減される。一方、第２セル領域においては、ドリフト層とボディ領域との間に、第１導電型の電流抑制層が設けられる。電流抑制層の不純物濃度は高濃度層の不純物濃度よりも低い。このため第２セル領域においては、第２導電型のボディ領域からの空乏層の延びが生じやすい。その結果、ドリフト層中での電流経路が狭窄されることによって、第２セル領域における電流経路の抵抗が大きくなる。これにより第２セル領域を流れる電流が抑制される。よって、電流集中箇所を含むように第２セル領域を配置しておくことで、半導体体装置内の電流分布のばらつきを抑制することができる。これにより、信頼性が特に懸念される箇所である電流集中箇所における電流を抑えることができる。以上から、オン抵抗を低減しつつ、高い信頼性を確保することができる炭化珪素半導体装置が得られる。【００１３】
本発明の他の局面に従う炭化珪素半導体装置によれば、第１セル領域において、第１導電型のドリフト層とボディ領域との間に第１導電型の高濃度層が設けられることにより、ドリフト層中で電流経路が広く拡散される。これによりオン抵抗が低減される。一方、第２セル領域においてはボディ領域とドリフト層とが直接接している。このため第２セル領域においては、第２導電型のボディ領域からの空乏層の延びが生じやすい。その結果、ドリフト層中での電流経路が狭窄されることによって、第２セル領域における電流経路の抵抗が大きくなる。これにより第２セル領域を流れる電流が抑制される。よって、電流集中箇所を含むように第２セル領域を配置しておくことで、半導体体装置内の電流分布のばらつきを抑制することができる。これにより、信頼性が特に懸念される箇所である電流集中箇所における電流を抑えることができる。以上から、オン抵抗を低減しつつ、高い信頼性を確保することができる炭化珪素半導体装置が得られる。【００１４】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す図であり、図２の線Ｉ−Ｉに沿う部分断面図である。
【図２】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す上面図である。
【図３】図１の線ＩＩＩ−ＩＩＩに沿う構成を、トレンチ内のゲート絶縁膜およびゲート電極の図示を省略しつつ概略的に示す断面図である。
【図４】図１の線ＩＶ−ＩＶに沿う構成を、トレンチ内のゲート絶縁膜およびゲート電極の図示を省略しつつ概略的に示す断面図である。
【図５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図９】本発明の実施の形態１における第１セル領域内の電流密度分布のシミュレーション結果を示す図である。
【図１０】本発明の実施の形態１における第２セル領域内の電流密度分布のシミュレーション結果を示す図である。
【図１１】本発明の実施の形態２における炭化珪素半導体装置の構成を、図３とほぼ同様の断面に沿って、トレンチ内のゲート絶縁膜およびゲート電極の図示を省略しつつ概略的に示す断面図である。
【図１２】本発明の実施の形態２における炭化珪素半導体装置の構成を、図４とほぼ同様の断面に沿って、トレンチ内のゲート絶縁膜およびゲート電極の図示を省略しつつ概略的に示す断面図である。
【図１３】本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図１４】本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図１５】炭化珪素半導体装置のオン抵抗とトレンチ深さとの関係のシミュレーション結果を示すグラフ図である。
【図１６】炭化珪素半導体装置における、高濃度層を有するセル領域での電流密度分布のシミュレーション結果を示す図である。
【図１７】炭化珪素半導体装置における、高濃度層を有しないセル領域での電流密度分布のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１７】
＜実施の形態１＞
図１は、本実施の形態におけるＭＯＳＦＥＴ９１（炭化珪素半導体装置）の構成を概略的に示す図であり、図２の線Ｉ−Ｉに沿う部分断面図である。図２は、ＭＯＳＦＥＴ９１の構成を概略的に示す上面図である。なお図２には、ＭＯＳＦＥＴ９１をその外部と電気的に接続するためのボンディングワイヤ２６および２９も示されている。図３および図４のそれぞれは、図１の線ＩＩＩ−ＩＩＩおよび線ＩＶ−ＩＶに沿う概略断面図である。なお図３および図４においては、図を見やすくするために、トレンチ７内のゲート絶縁膜９およびゲート電極１０の図示が省略されている。
【００１８】
本実施の形態のＭＯＳＦＥＴ９１は、基板１（炭化珪素単結晶基板）と、ドリフト層２と、ソース領域３と、ボディコンタクト領域４と、ボディ領域５と、高濃度層６と、トレンチ底面保護層８と、ゲート絶縁膜９と、ゲート電極１０と、ソース電極１１と、ドレイン電極１２と、電流抑制層１４と、層間絶縁膜１８と、ソースパッド１９と、ゲートパッド２０と、ゲート配線２１とを有している。ドリフト層２と、ボディ領域５と、ソース領域３と、ボディコンタクト領域４と、トレンチ底面保護層８と、高濃度層６と、電流抑制層１４とは、基板１上に配置された炭化珪素層を構成している。
【００１９】
基板１およびその上に形成された炭化珪素層は、第１セル領域ＣＬ１または第２セル領域ＣＬ２が配置される領域である活性領域を有している。第２セル領域ＣＬ２は、少なくとも１つの電流集中箇所を包含するように配置されており、それ以外の部分には第１セル領域ＣＬ１が配置されている。第１セル領域ＣＬ１および第２セル領域ＣＬ２の各々はＭＯＳ構造を有している。
【００２０】
活性領域の外側には終端領域１３が設けられている。終端領域１３は、好ましくは活性領域の周りを取り囲んでいる。終端領域１３は、たとえば、ドリフト層２の表面、またはドリフト層２に設けられたトレンチの底面に形成されたｐ型不純物層によって構成され得る。
【００２１】
上記炭化珪素層の表面（図１における上面）にはトレンチ７が設けられている。トレンチ７は、第１セル領域ＣＬ１および第２セル領域ＣＬ２の各々において、ソース領域３およびボディ領域５を貫通してドリフト層２に達している。また本実施の形態においては、トレンチ７は、第１セル領域ＣＬ１においては高濃度層６を貫通しており、第２セル領域ＣＬ２においては電流抑制層１４を貫通している。
【００２２】
基板１はｎ型（第１導電型）を有している。基板１は、炭化珪素から作られた単結晶基板である。この炭化珪素は六方晶系の結晶構造を有していることが好ましく、この場合、基板１の主面（図１における上面）の面方位は、たとえば（０００１）または（０３−３８）である。炭化珪素のポリタイプは、たとえば４Ｈである。
【００２３】
ドリフト層２は基板１上に設けられている。ドリフト層２は炭化珪素から作られている。ドリフト層２は、ｎ型を有しており、第１不純物濃度を有している。第１不純物濃度は、典型的には基板１の不純物濃度よりも低く、好ましくは１×１０14ｃｍ-3以上１×１０17ｃｍ-3未満である。
【００２４】
ボディ領域５はドリフト層２上に設けられている。ボディ領域５は、ｐ型（第１導電型と異なる第２導電型）を有している。ボディ領域５のアクセプタ不純物濃度は、１×１０14ｃｍ-3〜２×１０19ｃｍ-3程度が好ましい。なおボディ領域５の不純物濃度および厚みは均一でなくてもよい。
【００２５】
ソース領域３はボディ領域５上に設けられている。ソース領域３はｎ型を有しており、ドリフト層２の不純物濃度よりも高い不純物濃度を有している。ソース領域３の不純物濃度は、たとえば１×１０19ｃｍ-3程度である。
【００２６】
ボディコンタクト領域４は、ボディ領域５上に設けられている。ボディコンタクト領域４は、ｐ型を有しており、ボディ領域５の不純物濃度よりも高い不純物濃度を有している。ボディコンタクト領域４の不純物濃度は、たとえば１×１０20ｃｍ-3程度である。
【００２７】
トレンチ底面保護層８は、断面視（図１）において基板１およびボディ領域５から離れておりかつドリフト層２に接している。トレンチ底面保護層８はｐ型を有している。トレンチ底面保護層８の不純物濃度は、たとえば５×１０17ｃｍ-3〜５×１０18ｃｍ-3程度である。本実施の形態においては、トレンチ底面保護層８はトレンチ７の底面に接している。
【００２８】
高濃度層６は、第１セル領域ＣＬ１においてドリフト層２とボディ領域５との間に設けられている。高濃度層６は、ｎ型を有しており、ドリフト層２の不純物濃度よりも高い不純物濃度（第１不純物濃度よりも高い第２不純物濃度）を有している。第２不純物濃度は、好ましくは１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下である。本実施の形態においては、高濃度層６は、トレンチ底面保護層８の底面よりも浅い位置に配置されており、ボディ領域５の底部に接している。また高濃度層６は、第１セル領域ＣＬ１の全体に設けられており、部分的にトレンチ７によって貫通されている。
【００２９】
電流抑制層１４は、第２セル領域ＣＬ２においてドリフト層２とボディ領域５との間に設けられており、ドリフト層２に接している。また電流抑制層１４はトレンチ７の側面に接している。電流抑制層１４は、ｎ型を有しており、ドリフト層２の不純物濃度よりも高く高濃度層６の不純物濃度よりも低い不純物濃度（第１不純物濃度よりも高く第２不純物濃度よりも低い第３不純物濃度）を有している。
【００３０】
ゲート絶縁膜９は、トレンチ７の内面を覆っている。ゲート電極１０は、ゲート絶縁膜９によって覆われたトレンチ７内に設けられている。ソース電極１１はソース領域３およびボディコンタクト領域４の各々に接している。これによりソース電極１１はソース領域３およびボディコンタクト領域４の各々に電気的に接続されている。ドレイン電極１２は、基板１の裏面（図１における下面）に接するように、基板１の裏面上に設けられている。これによりドレイン電極１２は基板１に電気的に接続されている。
【００３１】
第２セル領域ＣＬ２は、基板１とボディ領域５との間が深さ方向（図１における縦方向）において、高濃度層６の不純物濃度（第２不純物濃度）よりも低い不純物濃度を有するｎ型の半導体のみによってつながっている部分を含んでいる。具体的には、第２セル領域ＣＬ２は、基板１とボディ領域５との間が深さ方向において、高濃度層６を介さずにドリフト層２と電流抑制層１４とのみによってつながっている部分を含んでいる。
【００３２】
ソースパッド１９は、ソース電極１１上に設けられることによってソース電極１１に電気的に接続されている。ボンディングワイヤ２９（配線部）はソースパッド１９に接続されている。ゲート配線２１はゲート電極１０（図１）上に設けられている。ゲートパッド２０（図２）は、ゲート配線２１とつながっていることによりゲート電極１０に電気的に接続されている。ボンディングワイヤ２６はゲートパッド２０に接続されている。
【００３３】
トレンチ７はストライプ状（図３および図４参照）に設けられていてもよい。その場合、ソース領域３およびボディコンタクト領域４を含む領域もストライプ状に設けられ、その下部に重なるようにボディ領域５が設けられている。トレンチ底面保護層８は、トレンチ７のパターンと同じパターンで設けられている。なおトレンチ７は格子状（後述する図１１および図１２参照）に設けられていてもよい。その場合、ソース領域３およびボディコンタクト領域４を含む領域はアイランド状に設けられる。これらアイランドは必ずしも整列されていなくてもよい。また各アイランドの形状は、四角形に限定されず、他の多角形であってもよい。また多角形の角が曲率をもっていてもよい。
【００３４】
次にＭＯＳＦＥＴ９１の製造方法について、以下に説明する。図５〜図８のそれぞれは、第１〜第４工程を概略的に示す部分断面図である。
【００３５】
図５を参照して、基板１の主面上に、そのままドリフト層２となる部分を含む炭化珪素層がエピタキシャル成長法によって形成される。図６を参照して、ドリフト層２上に、ソース領域３と、ボディコンタクト領域４と、ボディ領域５と、高濃度層６と、電流抑制層１４とが形成される。これらは、ドリフト層２上へのイオン注入、またはドリフト層２上でのエピタキシャル成長によって形成され得る。具体的には、ボディコンタクト領域４は、その両側面がソース領域３に接するように形成される。第１セル領域ＣＬ１においては、ボディ領域５の下部全面に接するように高濃度層６が形成され、第２セル領域ＣＬ２においては、ボディ領域５下部の少なくとも一部に電流抑制層１４が形成される。なおイオン注入が適用される場合、各領域を形成する順番は特に限定されない。
【００３６】
図７を参照して、炭化珪素層をエッチングすることによってトレンチ７が形成される。図８を参照して、トレンチ７の底面にトレンチ底面保護層８がイオン注入法により形成される。なおイオン注入に代わり、トレンチ７内でのエピタキシャル成長が行われてもよい。その場合、トレンチ７は、エピタキシャル成長によって形成されることになるトレンチ底面保護層８の厚み分、より深く形成される。
【００３７】
再び図１を参照して、トレンチ７内において、ゲート絶縁膜９が形成され、続いてゲート電極１０が形成される。層間絶縁膜１８が形成される。ソース領域３の上部とボディコンタクト領域４の上部とに接するようにソース電極１１が形成される。ソースパッド１９、ゲートパッド２０およびゲート配線２１（図２）が形成される。基板１の裏面上にドレイン電極１２が形成される。以上によりＭＯＳＦＥＴ９１が得られる。
【００３８】
なおトレンチ底面保護層８はトレンチ７の底面から離れて配置されてもよい。またトレンチ底面保護層８のパターンはトレンチ７のパターンと必ずしも同じである必要はない。たとえば、トレンチ底面保護層８がトレンチ７の下方に代わりボディコンタクト領域４またはボディ領域５の下方に配置されていても、トレンチ７の底面を保護する効果は得られる。そのようなトレンチ底面保護層８を形成するためには、たとえば、ソース領域３、ボディコンタクト領域４、ボディ領域５、高濃度層６および電流抑制層１４を形成する前に、所定のパターンを有する注入マスクを用いたイオン注入、またはエピタキシャル成長が行われればよい。なお、かかる場合において、トレンチ底面保護層８はボディ領域５に接続していてもよいし、離間して形成されていてもよい。すなわち、断面視（図１に対応する視野）において、少なくともボディ領域５よりも深い位置、より好ましくはトレンチ７の底部に設けられたゲート絶縁膜９よりも深い位置において、ドリフト層２内にp型のトレンチ底面保護層８を形成すれば、トレンチ７の底面を保護する効果が得られる。
【００３９】
次に、活性領域内における第１セル領域ＣＬ１および第２セル領域ＣＬ２の配置の例について説明する。前述したように、第２セル領域ＣＬ２は、少なくとも１つの電流集中箇所を包含するように配置される。電流集中箇所は、第１セル領域ＣＬ１と同様の構造が第２セル領域ＣＬ２にも配置されたと仮定した場合に、電流集中によるＭＯＳＦＥＴ９１の信頼性低下が懸念される箇所のことである。信頼性を高めるためには電流集中箇所を流れる電流を抑制する必要があり、そのためには電流集中箇所を包含するように第２セル領域ＣＬ２が配置される。一方で、問題となり得る電流集中箇所以外の箇所については、オン抵抗を低減する観点で、なるべく第１セル領域ＣＬ１が配置されることが好ましい。
【００４０】
たとえばソース電極１１とドレイン電極１２とが電気的に接続される短絡事故が想定され得る場合、ソースパッド１９とボンディングワイヤ２９との接続位置の直下が電流集中箇所のひとつとなり得る。短絡事故時には、この箇所にソース電流が集中することに起因した発熱による素子破壊が生じ得る。このような現象を防止するためには、ボンディングワイヤ２９がソースパッド１９に、第１セル領域ＣＬ１においてではなく第２セル領域ＣＬ２において接続されていることが好ましい。言い換えれば、ボンディングワイヤ２９とソースパッド１９との接続箇所の直下が第２セル領域ＣＬ２であることが好ましい。これにより、ソースパッド１９とボンディングワイヤ２９との接続箇所の直下の電流集中箇所における電流が抑制されるので、上述したような素子破壊が防止される。
【００４１】
また基板１、ソースパッド１９またはゲートパッド２０の各々の角部またはその近傍は、その形状に起因して、電流集中箇所となり得る。この電流集中箇所に第２セル領域ＣＬ２を配置することで、ＭＯＳＦＥＴ９１の信頼性を高めることができる。よって、ゲートパッド２０は、第２セル領域ＣＬ２内に配置された角部を有していることが好ましい。またソースパッド１９は、第２セル領域ＣＬ２内に配置された角部を有していることが好ましい。
【００４２】
上記のように電流集中箇所は、ＭＯＳＦＥＴ９１の構造またはその使用方法に依存する。よって第１セル領域ＣＬ１および第２セル領域ＣＬ２の配置は、図３および図４に示すものに限定されるものではない。
【００４３】
図９および図１０のそれぞれは、本実施の形態における第１セル領域ＣＬ１および第２セル領域ＣＬ２内の電流密度分布のシミュレーション結果を示す。図中、より白く示された領域は電流密度がより高い領域であり、より黒く示された領域は電流密度がより低い領域となっている。また、白色破線部はｐｎ接合面を示している。また白色実線部は、ドリフト層２へ向かって伸展した空乏層端ＤＬ１およびＤＬ２を示している。なおシミュレーションにおいて、第１セル領域ＣＬ１の高濃度層６の不純物濃度は５×１０17ｃｍ-3とされ、第２セル領域ＣＬ２の電流抑制層１４の不純物濃度は１．５×１０17ｃｍ-3とされた。
【００４４】
シミュレーションの結果、第１セル領域ＣＬ１においては、ドリフト層２中へトレンチ底面保護層８から延びる空乏層端ＤＬ２による電流経路の狭窄は見られたものの、ボディ領域５から延びる空乏層端ＤＬ１は、高濃度層６内に留まり、ドリフト層２中までは侵入していなかった。一方、第２セル領域ＣＬ２においては、ボディ領域５から延びる空乏層端ＤＬ１もドリフト層２中へ侵入しており、空乏層端ＤＬ１およびＤＬ２による電流経路の狭窄が見られた。つまり、電流経路の狭窄の程度は、第１セル領域ＣＬ１に比して第２セル領域ＣＬ２の方が大きかった。また第１セル領域ＣＬ１および第２セル領域のそれぞれにおけるオン抵抗は２．３ｍΩｃｍ2および２．６ｍΩｃｍ2であった。すなわち、第２セル領域ＣＬ２のオン抵抗は、第１セル領域ＣＬ１のオン抵抗に比して大きかった。また第２セル領域ＣＬ２の飽和電流値は、第１セル領域ＣＬ１の飽和電流値の半分程度であった。以上のシミュレーション結果から、第１セル領域ＣＬ１に比して第２セル領域ＣＬ２において電流が抑制されることがわかった。
【００４５】
本実施の形態によれば、第１セル領域ＣＬ１において、ｎ型のドリフト層２とｐ型のボディ領域５との間にｎ型の高濃度層６が設けられることにより、ドリフト層２中で電流経路が広く拡散される。これによりオン抵抗が低減される。
【００４６】
一方、第２セル領域ＣＬ２においては、ドリフト層２とボディ領域５との間に、ｎ型の電流抑制層１４が設けられる。電流抑制層１４の不純物濃度は高濃度層６の不純物濃度よりも低い。このため第２セル領域ＣＬ２においては、ｐ型のボディ領域５からの空乏層の延びが生じやすい。その結果、ドリフト層２中での電流経路が狭窄されることによって、第２セル領域ＣＬ２における電流経路の抵抗が大きくなる。これにより第２セル領域ＣＬ２を流れる電流が抑制される。よって、電流集中箇所を含むように第２セル領域ＣＬ２を配置しておくことで、ＭＯＳＦＥＴ９１内の電流分布のばらつきを抑制することができる。これにより、信頼性が特に懸念される箇所である電流集中箇所における電流を抑えることができる。
【００４７】
以上から、オン抵抗を低減しつつ、高い信頼性を確保することができるＭＯＳＦＥＴ９１が得られる。
【００４８】
なお別の観点で見れば、第２セル領域ＣＬ２は、基板１とボディ領域５との間の深さ方向において、高濃度層６の不純物濃度よりも低い不純物濃度を有するｎ型の半導体のみによってつながっている部分を有する。具体的には、第２セル領域ＣＬ２は、基板１とボディ領域５との間が深さ方向において、高濃度層６を介さずにドリフト層２と電流抑制層１４とのみによってつながっている部分を含んでいる。この部分においては、高い不純物濃度を有する箇所がないことから、ｐ型のボディ領域５からの空乏層の延びが生じやすい。その結果、ドリフト層２中での電流経路が狭窄されることによって、第２セル領域ＣＬ２における電流経路の抵抗が大きくなる。これにより第２セル領域ＣＬ２を流れる電流が抑制される。よって、電流集中箇所を含むように第２セル領域ＣＬ２を配置しておくことで、ＭＯＳＦＥＴ９１内の電流分布のばらつきを抑制することができる。これにより、信頼性が特に懸念される箇所である電流集中箇所における電流を抑えることができる。
【００４９】
トレンチ底面保護層８が設けられることにより、第１に、トレンチ７の底部に印加される電界が緩和される。これによりトレンチ７の底部でのゲート絶縁膜９の絶縁破壊が防止される。第２に、ボディ領域５だけでなくトレンチ７底面からも空乏層が延びるので、電流経路を第２セル領域ＣＬ２においてより効果的に狭窄することができる。以上により、ＭＯＳＦＥＴ９１の信頼性がより高められる。
【００５０】
高濃度層６がトレンチ底面保護層８の底面よりも浅い位置に配置されていることにより、高濃度層６が設けられた第１セル領域ＣＬ１の電流がより大きくなるので、逆に第２セル領域ＣＬ２の電流がより小さくなる。よって半導体装置中の電流分布のばらつきを、第１セル領域ＣＬ１および第２セル領域ＣＬ２の配置を利用して、より効果的に抑制することができる。
【００５１】
電流抑制層１４が設けられることにより、その不純物濃度を調整することによって、第２セル領域ＣＬ２における電流経路の抵抗を制御することができる。これにより、半導体装置中の電流分布のばらつきを、第１セル領域ＣＬ１および第２セル領域ＣＬ２の配置を利用して、より十分に抑制することができる。
【００５２】
高濃度層６がボディ領域５の底部に接していることにより、第１セル領域ＣＬ１における電流経路の抵抗をより小さくすることができる。これにより、オン抵抗をより低減することができる。また第１セル領域ＣＬ１へより優先的に電流が流れるので、第２セル領域ＣＬ２を流れる電流を抑制することができる。
【００５３】
ボンディングワイヤ２９（図２）がソースパッド１９に第２セル領域ＣＬ２において接続されることにより、ボンディングワイヤ２９の接続に起因した電流集中箇所が第２セル領域ＣＬ２に含まれる。これにより、ボンディングワイヤ２９の接続に起因した電流集中箇所における電流を低減または遮断することができる。よってＭＯＳＦＥＴ９１の信頼性をより高めることができる。
【００５４】
ゲートパッド２０またはソースパッド１９の角部が第２セル領域ＣＬ２内に配置されることにより、ゲートパッド２０またはソースパッド１９の角部の存在に起因した電流集中箇所における電流を低減または遮断することができる。よってＭＯＳＦＥＴ９１の信頼性をより高めることができる。
【００５５】
なお本実施の形態では高濃度層６がボディ領域５の底面に接しているが（図１）、高濃度層６は、ボディ領域５から離れてその下方に配置されていてもよい。高濃度層６はトレンチ７の底部よりも下方に配置されていてもよい。高濃度層６の上面がボディ領域５よりも下方で、かつトレンチ底面保護層８の底部よりも上方にあれば、トレンチ底面保護層８とボディ領域５との間に挟まれるＪＦＥＴ領域の抵抗を効果的に低減することができる。ＪＦＥＴ領域の抵抗を最も効果的に低減するためには、高濃度層６がボディ領域５の底部とトレンチ底面保護層８の底部との間の深さの領域に形成されていればよい。この場合、トレンチ底面保護層８の下方のドリフト層２における不純物濃度に比して、トレンチ７の底部よりも上方において不純物濃度が高くなっている領域が、高濃度層６に相当する。
【００５６】
なお、高濃度層６がトレンチ底面保護層８の上面よりも深くまで形成されている場合、トレンチ底面保護層８とボディ領域５との間のＪＦＥＴ領域だけでなく、断面視において隣り合うトレンチ底面保護層８の間におけるＪＦＥＴ領域の抵抗も低減することができる。
【００５７】
高濃度層６が上記の範囲内で厚く形成されるほど、ＪＦＥＴ抵抗が低減されることによりオン抵抗が低減される一方で、電流集中箇所における破壊が生じやすくなる。本実施の形態によれば、このような破壊を防止することができる。
【００５８】
なお、高濃度層６がトレンチ底面保護層８の底部よりも下方に至るまで深く形成されると、ドリフト層２が電圧を保持する機能が低下することで、ＭＯＳＦＥＴ９１の耐電圧が低下してしまう。このため高濃度層６は、トレンチ底面保護層８の底部と同じ深さか、それより浅い領域に形成されることが好ましい。
【００５９】
高濃度層６に関する深さ方向における好適な位置範囲は、電流抑制層１４に関しても当てはまる。すなわち、電流抑制層１４も、ボディ領域５よりも下方に、かつトレンチ底面保護層８の底部よりも上方にあることが好ましい。
【００６０】
＜実施の形態２＞
図１１および図１２のそれぞれは、本実施の形態におけるＭＯＳＦＥＴ９２（炭化珪素半導体装置）の構成を図３および図４（実施の形態１）と同様の視野において概略的に示す断面図である。なお、図３および図４と同様に、図を見やすくするためにトレンチ７内のゲート絶縁膜９およびゲート電極１０の図示は省略されている。
【００６１】
ＭＯＳＦＥＴ９２は、トレンチ７の底面においてトレンチ底面保護層８に接する保護層接地電極１５を有している。本実施の形態においては、ソース電極１１（図１）と保護層接地電極１５との各々に接するようにソースパッド１９（図１）が設けられる。この構造により、ソース電極１１とトレンチ底面保護層８とが電気的に接続されている。なお保護層接地電極１５とゲート電極１０とは互いに電気的に絶縁されている。
【００６２】
ＭＯＳＦＥＴ９２の電流集中箇所がどこになるかは、保護層接地電極１５の配置に依存し得る。具体的には、スイッチング動作などの際に、保護層接地電極１５から離れた箇所ほど電流集中が生じやすくなる。この理由は、スイッチング動作などの際に、トレンチ底面保護層８のうち保護層接地電極１５からの距離が大きい部分ほど、そこから空乏層が広がりにくいためである。このため好ましくは、活性領域のうち保護層接地電極１５から最も離れた箇所には、第１セル領域ＣＬ１ではなく第２セル領域ＣＬ２が配置される。言い換えれば、保護層接地電極１５から第１セル領域ＣＬ１までの最大距離に比して、保護層接地電極１５から第２セル領域ＣＬ２までの最大距離の方が大きい。たとえば、図１１および図１２に示されたレイアウトにおいては保護層接地電極１５が活性領域の外周部に配置されているため、活性領域の中心部に第２セル領域ＣＬ２が配置されている。
【００６３】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６４】
本実施の形態によれば、保護層接地電極１５から遠くに位置することによって電流集中箇所となり得る箇所において、電流を低減または遮断することができる。これにより、ＭＯＳＦＥＴ９２の信頼性をより高めることができる。
【００６５】
＜実施の形態３＞
図１３は、本実施の形態におけるＭＯＳＦＥＴ９３（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ９３においては、電流抑制層１４の厚みが高濃度層６の厚みよりも小さい。
【００６６】
このように厚みに相違のある高濃度層６および電流抑制層１４は、たとえば、高濃度層６および電流抑制層１４が個別に形成されることによって得られる。具体的には、高濃度層６の配置に対応した開口を有するイオン注入マスクと、電流抑制層１４の配置に対応した開口を有するイオン注入マスクとが準備され、各々のイオン注入マスクを用いたイオン注入が、異なる注入条件によって行われる。高濃度層６のためのイオン注入に比して電流抑制層１４のイオン注入をより浅く行うことで、電流抑制層１４の厚みを高濃度層６の厚みよりも小さくすることができる。
【００６７】
また他の方法として、活性領域全体にイオン注入によって電流抑制層１４を形成した後に、高濃度層６の配置に対応した開口を有するイオン注入マスクを用いた選択的なイオン注入が行われてもよい。高濃度層６のためのイオン注入を受けなかった部分が最終的な電流抑制層１４となり、重複してイオン注入を受けた部分が最終的な高濃度層６となる。なお高濃度層６および電流抑制層１４の形成方法はイオン注入法に限定されるものではなく、エピタキシャル成長法が用いられてもよい。
【００６８】
本実施の形態によれば、電流抑制層１４の厚みが高濃度層６の厚みと同じ場合に比して、第２セル領域ＣＬ２における電流経路の抵抗がより大きくなる。これにより、第１セル領域ＣＬ１における電流経路の抵抗と、第２セル領域ＣＬ２における電流経路の抵抗との差異を、より大きくすることができる。よって、半導体装置中の電流分布のばらつきを、第１セル領域ＣＬ１および第２セル領域ＣＬ２の配置を利用して、より十分に抑制することができる。よって、ＭＯＳＦＥＴ９３の信頼性をより高めることができる。
【００６９】
＜実施の形態４＞
図１４は、本実施の形態におけるＭＯＳＦＥＴ９４（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ９４においては、第２セル領域ＣＬ２においてボディ領域５とドリフト層２とが直接接している。ＭＯＳＦＥＴ９４には、ＭＯＳＦＥＴ９１（図１）と異なり、電流抑制層１４（図１）が設けられていない。言い換えれば、活性領域において、ボディ領域５と基板１との間のうちｎ型半導体からなる部分は、ドリフト層２および高濃度層６のみで構成されている。別の言い方をすれば、電流抑制層１４（図１：実施の形態１）の不純物濃度がドリフト層２の不純物濃度と等しくされているともいえる。
【００７０】
なお、第２セル領域ＣＬ２は、基板１とボディ領域５との間が深さ方向（図１における縦方向）において、ドリフト層２のみによってつながっている部分を含みさえすればよい。よって、図１４と異なり、第２セル領域ＣＬ２中にも平面レイアウトにおいて部分的に高濃度層６が存在する構成が用いられてもよい。たとえば、第２セル領域ＣＬ２において高濃度層６が、深さ方向におけるボディコンタクト領域４の下方には設けられ、深さ方向におけるソース領域３の下方（言い換えれば、チャネル領域の直下）には設けられない構成が用いられてもよい。逆に、第２セル領域ＣＬ２において高濃度層６が、深さ方向におけるボディコンタクト領域４の下方には設けられず、深さ方向におけるソース領域３の下方に設けられる構成が用いられてもよい。
【００７１】
上記構成を得るためには、たとえば、実施の形態１で説明した高濃度層６の形成のためのイオン注入が行われる一方で、電流抑制層１４の形成のためのイオン注入が行われなければよい。イオン注入法ではなくエピタキシャル法によって高濃度層６が形成される場合は、高濃度での不純物添加を伴うエピタキシャル成長が高濃度層６が設けられる領域のみで行われればよい。別の方法として、まず、高濃度での不純物添加を伴うエピタキシャル層が全面において行われ、次に、このエピタキシャル層のうち最終的に高濃度層６が設けられない部分がエッチングによって除去され、次に、炭化珪素層層の上部を形成するためのエピタキシャル成長が行われてもよい。
【００７２】
本実施の形態によっても、高濃度層６が設けられることにより、実施の形態１と同様に、オン抵抗が低減される。一方、第２セル領域ＣＬ２においてはボディ領域５とドリフト層２とが直接接している。このため第２セル領域ＣＬ２においては、ｐ型のボディ領域５からの空乏層の延びが生じやすい。その結果、ドリフト層２中での電流経路が狭窄されることによって、第２セル領域ＣＬ２における電流経路の抵抗が大きくなる。これにより第２セル領域ＣＬ２を流れる電流が抑制される。よって、電流集中箇所を含むように第２セル領域ＣＬ２を配置しておくことで、ＭＯＳＦＥＴ９４内の電流分布のばらつきを抑制することができる。これにより、信頼性が特に懸念される箇所である電流集中箇所における電流を抑えることができる。以上から、オン抵抗を低減しつつ、高い信頼性を確保することができるＭＯＳＦＥＴ９４が得られる。
【００７３】
また電流抑制層１４（図１：実施の形態１）を形成するための工程を省略することができる。よって製造方法を簡略化することができる。
【００７４】
＜実施の形態５＞
本実施の形態においては、前述したＭＯＳＦＥＴ９１〜９４のいずれかと同様の構成が用いられつつ、ＭＯＳＦＥＴがオン状態にある際に、第１セル領域ＣＬ１および第２セル領域ＣＬ２のうち第２セル領域ＣＬ２のみにおいて、ボディ領域５とトレンチ７との界面と、基板１との間が、空乏層によって隔てられるように、トレンチ７の深さが選択される。具体的には、トレンチ７が、ｐ型のボディ領域５のうちｎ型の電流抑制層１４（図１）上の部分（電流抑制層１４を有しないＭＯＳＦＥＴ９４（図１４）においてはドリフト層２上の部分）から延びる空乏層の下端とトレンチ底面保護層８から延びる空乏層の上端とがつながる程度に浅く、かつ、ｐ型のボディ領域５のうちｎ型の高濃度層６上の部分から延びる空乏層の下端とトレンチ底面保護層８から延びる空乏層の上端とがつながらない程度に深く形成される。
【００７５】
前述したＭＯＳＦＥＴ９１〜９４のオン電流の経路はドリフト層２においてｐ型のボディ領域５とｐ型のトレンチ底面保護層８との間を通る。ｐ型領域に挟まれることで電流経路にＪＦＥＴ抵抗が生じ、それによりオン抵抗が増大する。よって、トレンチ７をより深く形成することによってボディ領域５とトレンチ底面保護層８との間の距離が離されれば、オン抵抗は小さくなる。逆にトレンチ７をより浅く形成すればオン抵抗は大きくなる。
【００７６】
図１５は、オン抵抗とトレンチ深さとの関係のシミュレーション結果を示すグラフ図である。図中、「構造Ａ」は高濃度層６を有するＭＯＳＦＥＴについての結果を示し、「構造Ｂ」は高濃度層６を有しないＭＯＳＦＥＴについての結果を示す。高濃度層６を有する構造Ａでは、深さが１μｍ程度以上ではオン抵抗がおおよそ一定に保たれたが、１μｍ程度（深さｄmin1）よりも小さくなるとオン抵抗が急激に上昇した。高濃度層６を有しない構造Ｂでは、深さが２μｍ程度（深さｄmin2）よりも小さくなるとオン抵抗が急激に上昇した。
【００７７】
上記の結果から、第１セル領域ＣＬ１において高濃度層６を有し第２セル領域ＣＬ２において高濃度層を有しないＭＯＳＦＥＴ９４において、トレンチ７の深さが１μｍ以上２μｍ以下（深さｄmin1以上ｄmin2以下）とされれば、第１セル領域ＣＬ１のオン抵抗を十分に低く保ちつつ、第２セル領域ＣＬ２が実質的にオフ状態と見做せる程度に第２セル領域ＣＬ２のオン抵抗を高くすることができると考えられる。
【００７８】
図１６および図１７のそれぞれは、トレンチ７の深さｄとして深さｄmin1以上ｄmin2以下である１．３μｍが選択されたＭＯＳＦＥＴ９４（図１４）のオン状態における、第１セル領域ＣＬ１および第２セル領域ＣＬ２の電流密度分布のシミュレーション結果を示す。図中、より白く示された領域は電流密度がより高い領域であり、より黒く示された領域は電流密度がより低い領域となっている。また、白色破線部はｐｎ接合面を示している。また白色実線部は、ドリフト層２へ向かって伸展した空乏層端ＤＬ１およびＤＬ２を示している。
【００７９】
第１セル領域ＣＬ１（図１６）では、ボディ領域５からの空乏層端ＤＬ１の延びが小さく、よってトレンチ７側面に広い電流経路が確保されていた。一方、第２セル領域ＣＬ２（図１７）では、ボディ領域５からの空乏層端ＤＬ１の延びが大きく、空乏層端ＤＬ１は、トレンチ底面保護層８から延びる空乏層端ＤＬ２とつながっていた。言い換えれば、空乏層端ＤＬ１およびＤＬ２が一体となった空乏層端ＤＬ０が形成され、それにより、トレンチ７側面とその下方とが遮られていた。つまりオン状態のＭＯＳＦＥＴ９４において、第１セル領域ＣＬ１には低オン抵抗の電流経路が形成された一方で、第２セル領域ＣＬ２では電流経路が閉塞された。よって、電流集中箇所に第２セル領域ＣＬ２を配置しつつトレンチ７の深さｄをｄmin1＜ｄ＜ｄmin2とすることで、ＭＯＳＦＥＴ９４がオン状態にあっても、電流集中箇所の電流を遮断することができることがわかった。
【００８０】
本実施の形態によれば、第２セル領域ＣＬ２における電流経路が空乏層によって遮断される。これにより、電流集中箇所を含むように第２セル領域ＣＬ２を配置しておくことで、信頼性が特に懸念される箇所である電流集中箇所への付加を、より確実に抑えることができる。よって、ＭＯＳＦＥＴ９１〜９４の信頼性をより高めることができる。特にＭＯＳＦＥＴ９４においては、ｐ型のボディ領域５からドリフト層２中へ空乏層が直接延びることができるので、第２セル領域ＣＬ２において、より確実に電流を遮断することができる。
【００８１】
また第２セル領域ＣＬ２は、ＭＯＳＦＥＴのオフ状態において、第２セル領域ＣＬ２に隣接する第１セル領域ＣＬ１に印加される電界を緩和する機能を有している。よって本実施の形態によれば、活性領域における第２セル領域ＣＬ２の部分に何ら素子構造が設けられない場合に比して、ＭＯＳＦＥＴの信頼性が高められる。
【００８２】
なお上記各実施の形態においてはトレンチ底面保護層８が設けられている場合について説明したが、トレンチ底面保護層８は必ずしも設けられていなくてもよい。トレンチ底面保護層８が設けられていない場合、ＪＦＥＴ抵抗は、ボディ領域５から延びる空乏層と、トレンチ７のうちボディ領域５よりも深くに延びている部分とによる電流経路の狭窄によって生じる。この狭窄の程度は、上記各実施の形態で説明したのと同様の方法によって、第１セル領域ＣＬ１および第２セル領域ＣＬ２間で互いに相違するものとすることができる。よってトレンチ底面保護層８が設けられていない場合であっても、上記各実施の形態とほぼ同様の効果が得られる。
【００８３】
またＭＯＳＦＥＴについて説明したが、炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴに限定されるものではなく、他のトランジスタ装置であってもよく、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。ＩＧＢＴを得るには、たとえば、上述した基板１の導電型をドリフト層２の導電型と反対にするか、または基板１とドレイン電極１２との間にドリフト層２の導電型と反対の導電型を有するコレクタ層が設けられればよい。この場合、ソース電極１１およびドレイン電極１２のそれぞれはエミッタ電極およびコレクタ電極として機能する。また第１導電型がｎ型かつ第２導電型がｐ型の場合について説明したが、これらが逆とされてもよい。
【００８４】
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００８５】
ＣＬ１  第１セル領域、ＣＬ２  第２セル領域、ＤＬ０，ＤＬ１，ＤＬ２  空乏層端、１  基板（炭化珪素単結晶基板）、２  ドリフト層、３  ソース領域、４  ボディコンタクト領域、５  ボディ領域、６  高濃度層、７  トレンチ、８  トレンチ底面保護層、９  ゲート絶縁膜、１０  ゲート電極、１１  ソース電極、１２  ドレイン電極、１３  終端領域、１４  電流抑制層、１５  保護層接地電極、１８  層間絶縁膜、１９  ソースパッド、２０  ゲートパッド、２６  ボンディングワイヤ，２９  ボンディングワイヤ（配線部）、９１〜９４  ＭＯＳＦＥＴ（炭化珪素半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成29年12月27日(2017.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素単結晶基板と、
前記炭化珪素単結晶基板上に設けられ、炭化珪素から作られ、第１導電型を有し、第１不純物濃度を有するドリフト層と、
前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
前記ボディ領域上に設けられ、前記第１導電型を有するソース領域と、
前記ソース領域に電気的に接続されたソース電極と、
第１セル領域および第２セル領域において前記ソース領域および前記ボディ領域を貫通して前記ドリフト層に達するトレンチを覆うゲート絶縁膜と、
前記トレンチ内に設けられたゲート電極と、
断面視において前記ボディ領域よりも深い位置における前記ドリフト層内に設けられ、前記第２導電型を有するトレンチ底面保護層と、
前記ソース電極と前記トレンチ底面保護層とを電気的に接続する保護層接地電極と、
前記第１セル領域において前記ドリフト層と前記ボディ領域との間に設けられ、前記第１導電型を有し、前記第１不純物濃度よりも高い第２不純物濃度を有する高濃度層と、
前記第２セル領域において前記ドリフト層と前記ボディ領域との間に設けられ、前記第１導電型を有し、前記第１不純物濃度よりも高く前記第２不純物濃度よりも低い第３不純物濃度を有する電流抑制層と、
前記炭化珪素単結晶基板に電気的に接続されたドレイン電極と、
を備え、前記保護層接地電極から前記第１セル領域までの最大距離に比して、前記保護層接地電極から前記第２セル領域までの最大距離の方が大きい、炭化珪素半導体装置。
【請求項２】
前記電流抑制層の厚みは前記高濃度層の厚みよりも小さいことを特徴とする、請求項１に記載の炭化珪素半導体装置。
【請求項３】
炭化珪素単結晶基板と、
前記炭化珪素単結晶基板上に設けられ、炭化珪素から作られ、第１導電型を有し、第１不純物濃度を有するドリフト層と、
前記ドリフト層上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
前記ボディ領域上に設けられ、前記第１導電型を有するソース領域と、
前記ソース領域に電気的に接続されたソース電極と、
第１セル領域および第２セル領域において前記ソース領域および前記ボディ領域を貫通して前記ドリフト層に達するトレンチを覆うゲート絶縁膜と、
前記トレンチ内に設けられたゲート電極と、
断面視において前記ボディ領域よりも深い位置における前記ドリフト層内に設けられ、前記第２導電型を有するトレンチ底面保護層と、
前記ソース電極と前記トレンチ底面保護層とを電気的に接続する保護層接地電極と、
前記第１セル領域において前記ドリフト層と前記ボディ領域との間に設けられ、前記第１導電型を有し、前記第１不純物濃度よりも高い第２不純物濃度を有する高濃度層と、
前記炭化珪素単結晶基板に電気的に接続されたドレイン電極と、
を備え、前記第２セル領域において前記ボディ領域と前記ドリフト層とは直接接しており、前記保護層接地電極から前記第１セル領域までの最大距離に比して、前記保護層接地電極から前記第２セル領域までの最大距離の方が大きい、炭化珪素半導体装置。
【請求項４】
前記高濃度層が前記トレンチ底面保護層の底面よりも浅い位置に配置されていることを特徴とする、請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記ドリフト層の不純物濃度が１×１０14以上１×１０17ｃｍ-3未満であり、前記高濃度層の不純物濃度が１×１０17以上１×１０18ｃｍ-3以下であることを特徴とする、請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記高濃度層が前記ボディ領域の底部に接していることを特徴とする、請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記炭化珪素半導体装置がオン状態にある際に、前記第１セル領域および前記第２セル領域のうち前記第２セル領域のみにおいて、前記ボディ領域と前記トレンチとの界面と、前記炭化珪素単結晶基板との間が、空乏層によって隔てられることを特徴とする、請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
【国際調査報告】
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