(57)【要約】  半導体装置は、ｎ型ドリフト層（１０）の表面側に設けられたｐ型ベース層（７ａ、７ｂ）と、ｐ型ベース層（７ａ）の表面側に設けられたｎ型エミッタ層（６）と、ｎ型エミッタ層（６）の表層からｎ型ドリフト層（１０）に達するように埋設されたトレンチゲート電極（１５）を有する第１制御電極（１）と、ｐ型ベース層（７ｂ）からｎ型ドリフト層（１０）に達するように埋設されたトレンチゲート電極（１５）を有する第２制御電極（２）と、ｎ型ドリフト層（１０）の裏面側に設けられたｐ型コレクタ層（１２）と、第１制御電極１にアノード側が、第２制御電極２にカソード側が接続されたダイオード（２１）と、を備える。ゲート抵抗によるｄＶ／ｄｔの制御性を向上させることができる。
2017126167.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層の表面側に設けられた第２導電型のベース層と、
前記ベース層の表面側に選択的に設けられた第１導電型のエミッタ層と、
前記エミッタ層の表層から前記ドリフト層に達するように埋設されたトレンチゲート電極がゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に接するトレンチゲートと、
前記ベース層の表層から前記ドリフト層に達するように埋設されたダミートレンチゲート電極がゲート絶縁膜を介して前記ベース層および前記ドリフト層に接するダミートレンチゲートと、
前記ドリフト層の裏面側に設けられた第２導電型のコレクタ層と、
前記トレンチゲート電極にアノード側が電気的に接続され、前記ダミートレンチゲート電極にカソード側が電気的に接続されたダイオードと、
を備えた半導体装置。
【請求項２】
第１導電型のドリフト層と、
前記ドリフト層の表面側に選択的に設けられた第２導電型のベース層と、
前記ベース層の表面側に設けられた第１導電型のエミッタ層と、
前記エミッタ層の表層から前記ドリフト層に達するように埋設されたトレンチゲート電極がゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に接するトレンチゲートと、
前記ドリフト層の表層から前記ドリフト層の内部に埋設されたダミートレンチゲート電極がゲート絶縁膜を介して前記ドリフト層に接するダミートレンチゲートと、
前記ドリフト層の裏面側に設けられた第２導電型のコレクタ層と、
前記トレンチゲート電極にアノード側が電気的に接続され、前記ダミートレンチゲート電極にカソード側が電気的に接続されたダイオードと、
を備えた半導体装置。
【請求項３】
前記ダミートレンチゲートを複数有し、複数の前記ダミートレンチゲート電極のうち一部は前記エミッタ層上に設けられたエミッタ電極に電気的に接続され、残部は前記ダイオードのカソード側に電気的に接続された請求項１または２に記載の半導体装置。
【請求項４】
前記ダミートレンチゲート電極は、第１導電型の半導体で構成され、前記ドリフト層の表面側に設けられた第２ゲートパッドに接続された配線部を有し、
前記ダイオードは、前記配線部の一部に設けられた第２導電型の半導体と前記第１導電型の半導体とのｐｎ接合で構成された請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダイオードは、直列接続された複数のダイオードである請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記トレンチゲート電極は、抵抗を介して前記ダイオードのアノード側に接続された請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記トレンチゲート電極は、不純物を含有する半導体で構成され、前記ドリフト層の表面側に設けられた第１ゲートパッドと接続された配線部を有し、
前記抵抗は、前記配線部に設けられた前記トレンチゲート内よりも不純物濃度が低い領域で構成された請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する半導体装置に関する。
【背景技術】
【０００２】
産業用インバータや家庭用電気機器などには、パワー半導体素子を搭載したパワーモジュールなどの半導体装置が用いられている。特にトレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）を搭載した半導体装置は、優れた制御性や省エネルギー性を有しているため広く用いられている。【０００３】
トレンチゲート型ＩＧＢＴは、ｎ型ドリフト層の表層部に形成されたｐ型ベース層を有する半導体基板の表面にストライプ状に形成され、ｐ型ベース層を貫通してｎ型ドリフト層に到達するように形成されたトレンチゲートを有する。一部のトレンチゲートの側面に接してｎ型エミッタ層が形成され、ｎ型エミッタ層に接するトレンチゲートの側面のｐ型ベース層にチャネルが形成される。残りのトレンチゲートの側面にはｎ型エミッタ層は形成されず、側面に接するｐ型ベース層には、トレンチゲート型ＩＧＢＴがオン状態になるとホール（正孔）が蓄積される。側面にｎ型エミッタ層が形成されないために側面にチャネルが形成されないトレンチゲートはダミートレンチゲートと呼ばれる。また、側面にチャネルが形成されるトレンチゲートはゲート駆動回路によりゲート電圧が印加されるためアクティブトレンチゲートと呼ばれる。さらに、ダミートレンチゲートのうち、アクティブトレンチゲートと同様にゲート駆動回路によりゲート電圧が印加されるダミートレンチゲートをアクティブダミートレンチゲートと呼ぶ。【０００４】
従来の半導体装置であるトレンチゲート型ＩＧＢＴでは、ダミートレンチゲートの一部をゲート端子に接続してアクティブダミートレンチゲートとし、残りをエミッタ端子に接続してダミートレンチゲートとしていた。これにより、アクティブダミートレンチゲートをゲート端子に接続しない場合よりも、ゲート−コレクタ間の寄生容量を大きくしていた。この結果、ＩＧＢＴのターンオン時のコレクタ電圧の時間変化であるｄＶ／ｄｔが従来と同等となるようにゲート抵抗を小さくして、コレクタ電流の時間変化であるｄＩ／ｄｔを小さくし、ｄＶ／ｄｔ一定下でのターンオン損失を低減していた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１５／１６２８１１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された従来の半導体装置にあっては、アクティブダミートレンチゲートを、側面にチャネルが形成されたアクティブトレンチゲートと共にゲート端子に接続したので、同一のｄＶ／ｄｔでターンオンさせる場合にゲート抵抗を小さくすることができていた。しかしながら、ゲート−コレクタ間の寄生容量のうち、アクティブダミートレンチゲートに起因する寄生容量に蓄積された電荷による電流が、ＩＧＢＴのターンオン時にゲート抵抗を介さずにゲート−エミッッタ間容量を充電するため、ｄＶ／ｄｔが過大になる場合があり、ゲート抵抗によるｄＶ／ｄｔの制御性が悪くなるといった問題点があった。【０００７】
本発明は、上述のような問題を解決するためになされたもので、ゲート抵抗を介さずにゲート−エミッタ間容量を充電する電流を抑制し、ゲート抵抗によるｄＶ／ｄｔの制御性を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型のドリフト層と、前記ドリフト層の表面側に設けられた第２導電型のベース層と、前記ベース層の表面側に選択的に設けられた第１導電型のエミッタ層と、前記エミッタ層の表層から前記ドリフト層に達するように埋設されたトレンチゲート電極がゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に接するトレンチゲートと、前記ベース層の表層から前記ドリフト層に達するように埋設されたダミートレンチゲート電極がゲート絶縁膜を介して前記ベース層および前記ドリフト層に接するダミートレンチゲートと、前記ドリフト層の裏面側に設けられた第２導電型のコレクタ層と、前記トレンチゲート電極にアノード側が電気的に接続され、前記ダミートレンチゲート電極にカソード側が電気的に接続されたダイオードと、を備える。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、ゲート抵抗を介さずにゲート−エミッタ間容量を充電する電流を抑制するので、ゲート抵抗によるｄＶ／ｄｔの制御性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１における半導体装置を示す模式断面図である。
【図２】本発明の実施の形態１における他の半導体装置を示す模式断面図である。
【図３】本発明の実施の形態１における半導体装置を構成するＩＧＢＴ素子を示す拡大断面構造図である。
【図４】従来の半導体装置を構成するＩＧＢＴ素子を示す拡大断面構造図である。
【図５】従来の半導体装置と本発明の実施の形態１における半導体装置の等価回路を示す回路図である。
【図６】従来の半導体装置を構成するＩＧＢＴ素子のゲート抵抗とｄＶ／ｄｔとの関係およびターンオン時のゲート−エミッタ間電圧波形の測定結果を示す図である。
【図７】本発明の実施の形態１における他の構成の半導体装置を構成するＩＧＢＴ素子を示す拡大断面構造図である。
【図８】本発明の実施の形態２における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面である。
【図９】本発明の実施の形態２における他の構成の半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面である。
【図１０】本発明の実施の形態３における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面図である。
【図１１】本発明の実施の形態３における半導体装置を構成するＩＧＢＴ素子の素子周辺部を示す拡大構造断面図である。
【図１２】本発明の実施の形態４における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面図である。
【図１３】本発明の実施の形態５における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面図である。
【図１４】本発明の実施の形態６における半導体装置を構成するＩＧＢＴ素子の素子周辺部を示す拡大構造断面図である。
【図１５】本発明の実施の形態６における他の構成の半導体装置を構成するＩＧＢＴ素子の素子周辺部を示す拡大構造断面図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
まず、本発明の実施の形態１における半導体装置の構成を説明する。図１は、本発明の実施の形態１における半導体装置を示す模式断面図である。
【００１２】
以下の説明において、ｎおよびｐは半導体の導電型を示し、本発明においては、第１導電型をｎ型、第２導電型をｐ型として説明する。また、ｎ−は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ−は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
【００１３】
図１において、半導体装置１００は、トレンチゲート型のＩＧＢＴ素子２０と、ダイオード２１と、ゲート抵抗２２とを備えている。ＩＧＢＴ素子２０とダイオード２１とゲート抵抗２２とは、基板２４上にパターン形成された電極（図示せず）上に接合されている。基板２４はセラミックや樹脂で形成された絶縁材２５上に固定され、絶縁材２５は銅やアルミなど熱伝導率が高い金属板２６上に固定され、これら全体をケース２８で覆い、ケース２８の内部には封止樹脂２７が封入されている。さらに、ケース２８には、ケース２８の外部に露出したゲート端子３０、エミッタ端子３１、コレクタ端子３２が設けられている。ＩＧＢＴ素子２０とダイオード２１とは銅やアルミなどの高導電率の金属材料からなるワイヤやプレートなどの配線２３ａにより接続されており、ダイオード２１とゲート抵抗２２とは配線２３ｂにより接続されている。また、ＩＧＢＴ素子２０のエミッタ電極４とエミッタ端子３１とは配線２３ｄにより接続されており、ＩＧＢＴ素子２０のコレクタ電極５とコレクタ端子３２とは配線２３ｅにより接続されている。さらに、ゲート端子３０とゲート抵抗２２とは配線２３ｃにより接続されている。
【００１４】
なお、図１に示すように、配線２３ａ〜配線２３ｅはワイヤやプレートなどによる配線に限らず、基板２４にパターンニングされた配線であってもよい。また、基板２４、絶縁材２５、金属板２６を積層した構成はこれに限るものではなく、例えば、ＩＧＢＴ素子２０を直接金属板２６に接合して、ＩＧＢＴ素子２０を冷却し易くした構成など、他の構成であってもよい。さらに、ゲート抵抗２２が無い構成の半導体装置１００であってもよく、使用者がゲート端子にゲート抵抗を接続して使用する構成の半導体装置１００であってもよい。
【００１５】
また、ダイオード２１とゲート抵抗２２とは、ＩＧＢＴ素子２０内に形成してもよい。あるいは、ダイオード２１をＩＧＢＴ素子２０内に形成して、ゲート抵抗２２は、半導体装置１００の外部でゲート端子３０に接続して設けてもよい。
【００１６】
図２は本発明の実施の形態１における他の半導体装置を示す模式断面図である。図２において、図１と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。図２は、ダイオード２１とゲート抵抗２２とをＩＧＢＴ素子２０内に形成した場合や、ダイオード２１をＩＧＢＴ素子２０内に形成して、ゲート抵抗２２を半導体装置１００の外部に設ける場合の半導体装置１００を示した断面図である。
【００１７】
ＩＧＢＴ素子２０のコレクタ電極が金属板２６に接合され、ＩＧＢＴ素子２０が金属板２６に固定され、ケース２８内に設けられている。ケース２８内には封止樹脂２７が封入されている。ＩＧＢＴ素子２０内にはダイオードおよびゲート抵抗、あるいはダイオードのみが内蔵されている。これらのダイオードやゲート抵抗は、半導体プロセスでＩＧＢＴ素子２０と一体的に形成することができる。例えば、ＩＧＢＴ素子２０内のゲート配線部にｐｎ接合を形成することでダイオードを形成することができ、ＩＧＢＴ素子２０内のゲート配線部の不純物濃度を調整することでゲート抵抗を形成することができる。
【００１８】
図３は、本発明の実施の形態１における半導体装置を構成するＩＧＢＴ素子を示す拡大断面構造図である。図３では、図１に示した半導体装置１００を、ＩＧＢＴ素子２０の構造を中心に詳細に示し、ダイオード２１およびゲート抵抗２２は回路記号で簡略化して示した。図３に示すＩＧＢＴ素子２０は、ＩＧＢＴ素子の活性領域における、トレンチゲートの長手方向に対して垂直な方向の断面図である。また、図３の破線Ａ−Ａと破線Ｂ−Ｂとで挟まれた範囲が単位ＩＧＢＴであり、ＩＧＢＴ素子２０は、紙面左右方向に単位ＩＧＢＴが複数並んで形成されることで構成される。
【００１９】
図３において、ＩＧＢＴ素子２０は、ｎ−型半導体基板からなるｎ−型ドリフト層１０の表面側に、ｐ型ベース層７とｎ型キャリア蓄積層８とが形成され、ｐ型ベース層７およびｎ型キャリア蓄積層８を貫通して複数のトレンチ１６が形成されている。なお、ｎ型キャリア蓄積層８は必ずしも必要ではなく、ｎ型キャリア蓄積層８が無い構成であってもよい。各トレンチ１６の内壁にはゲート絶縁膜１４が形成され、各トレンチ１６の内部にはゲート絶縁膜１４を介してｎ型不純物またはｐ型不純物を含むポリシリコンからなるトレンチゲート電極１５が埋設されて、トレンチゲートを構成している。すなわち、各トレンチゲートは、ｎ−型半導体基板の表層からｎ−型半導体基板の内部に貫通して設けられている。なお、本発明において、表層とは、ｎ−型半導体基板のｐ型ベース層７が形成された側の面の表面に位置する領域をいう。図３に示すように、トレンチゲートは、アクティブトレンチゲートである第１制御電極１と、アクティブダミートレンチゲートである第２制御電極２とに区別される。
【００２０】
本発明においては、側面にチャネルが形成されないためにゲートとしては機能しないトレンチゲートをダミートレンチゲートと呼び、ダミートレンチゲートのうち、アクティブトレンチゲートと同様にゲート駆動回路からゲート電圧が印加されるダミートレンチゲートをアクティブダミートレンチゲートと呼ぶ。一方、側面にチャネルが形成されてゲートとして機能するトレンチゲートは単にトレンチゲートと呼ぶ場合もあるが、ゲート駆動回路からゲート電圧が印加されるので、ダミートレンチゲートやアクティブダミートレンチゲートとの区別を明確にする場合には、アクティブトレンチゲートと呼ぶ。
【００２１】
また、アクティブトレンチゲートとダミートレンチゲートとでトレンチゲート電極１５を特に区別する必要がある場合には、アクティブトレンチゲートのトレンチゲート電極１５をアクティブトレンチゲート電極、ダミートレンチゲートのトレンチゲート電極１５をダミートレンチゲート電極と呼ぶ。さらに、ゲート電圧が印加されるアクティブダミートレンチゲートのトレンチゲート電極１５を区別する必要がある場合にはアクティブダミートレンチゲート電極と呼ぶ。
【００２２】
ｐ型ベース層７の第１制御電極１に接する表層部の一部の領域には、ｎ＋型エミッタ層６とｐ＋型コンタクト層９とが形成されており、ｎ＋型エミッタ層６は、アクティブトレンチゲートのトレンチ１６の側面に接して形成されている。すなわち、ｎ＋型エミッタ層６に片側もしくは両側の側面が接するトレンチ１６を有するトレンチゲートがアクティブトレンチゲートであり、本実施の形態１ではアクティブトレンチゲートは第１制御電極１である。一方、アクティブダミートレンチゲートのトレンチ１６の側面には、ｎ＋型エミッタ層６が形成されていない。すなわち、ｎ＋型エミッタ層６に接するトレンチ１６を有さないトレンチゲートがアクティブダミートレンチゲートであり、本実施の形態１ではアクティブダミートレンチゲートが第２制御電極２である。また、ｐ型ベース層７は、アクティブトレンチゲートである第１制御電極１に接する第１ｐ型ベース層７ａと、第１制御電極１には接せずにアクティブダミートレンチゲートである第２制御電極２に囲まれた第２ｐ型ベース層７ｂとに区別される。
【００２３】
ｐ＋型コンタクト層９は、ｎ＋型エミッタ層６に接して設けられる。ｐ＋型コンタクト層９およびｎ＋型エミッタ層６の一部の表面上にはエミッタ電極４が設けられ、ｐ＋型コンタクト層９とｎ＋型エミッタ層６とはエミッタ電極４に接触している。ｐ＋型コンタクト層９およびｎ＋型エミッタ層６の残りの表面上には、エミッタ電極４と絶縁する層間絶縁膜１３が形成されている。層間絶縁膜１３は、第１制御電極１と第２制御電極２とからなる各トレンチゲート上、および、第２ｐ型ベース層７ｂ上にも形成され、これらとエミッタ電極４とを絶縁している。
【００２４】
ｎ−型半導体基板からなるｎ−型ドリフト層１０の裏面側には、ｎ型バッファ層１１およびｐ型コレクタ層１２が形成される。さらに、ｐ型コレクタ層１２上にはコレクタ電極５が形成される。
【００２５】
第１制御電極１は、ＩＧＢＴ素子２０の表面に設けられた第１ゲートパッド（図示せず）に接続され、第２制御電極２は、ＩＧＢＴ素子２０の表面に設けられた第２ゲートパッド（図示せず）に接続され、ＩＧＢＴ素子２０が構成される。
【００２６】
第１ゲートパッドと第２ゲートパッドとの間には、第１ゲートパッド側がアノード、第２ゲートパッド側がカソードとなるようにダイオード２１が接続される。すなわち、図３に示すように、第１制御電極１側にダイオード２１のアノードが接続され、第２制御電極２側にダイオード２１のカソードが接続される。また、第１ゲートパッドはゲート抵抗２２の一端に接続される。ゲート抵抗２２の他端は、半導体装置１００のケース２８に設けられたゲート端子３０に接続される。なお、半導体装置１００がゲート抵抗２２を有しない構成の場合には、第１ゲートパッドがゲート端子３０に接続される。
【００２７】
また、エミッタ電極４は、半導体装置１００のケース２８に設けられたエミッタ端子３１に接続され、コレクタ電極５は、半導体装置１００のケース２８に設けられたコレクタ端子３２に接続される。
【００２８】
以上のように半導体装置１００は構成される。
【００２９】
次に、半導体装置１００の動作について説明する。
【００３０】
半導体装置１００のエミッタ端子３１とコレクタ端子３２との間には、コレクタ端子３２側が高電圧となるように主電圧Ｖｃｅが印加される。半導体装置１００のゲート端子３０に、半導体装置１００の外部に設けられたゲート駆動回路から正電圧が印加されると、第１制御電極１のトレンチ１６の側面に接した第１ｐ型ベース層７ａに反転層が形成され、チャネルが開く。その後、電子がｎ＋型エミッタ層６からｎ−型ドリフト層１０へ注入され、ｎ型バッファ層１１を通り、ｐ型コレクタ層１２に到達する。この際、電荷中性条件を満たすために、ホール（正孔）がｐ型コレクタ層１２から、ｎ−型ドリフト層１０へ注入される。ｐ型コレクタ層１２から注入されたホールの一部は、第１ｐ型ベース層７ａからｐ＋型コンタクト層９を通り、エミッタ電極４からＩＧＢＴ素子２０の外部に流出される。
【００３１】
一方、エミッタ電極４からＩＧＢＴ素子２０の外部に流出されない一部のホールは第２ｐ型ベース層７ｂへと到達し、第２ｐ型ベース層７ｂ内に蓄積される。第２ｐ型ベース層７ｂ内に蓄積されたホールの一部は、ホール電流として第１ｐ型ベース層７ａに流れ込む。この結果、第１ｐ型ベース層７ａのチャネル部分のキャリア密度が増加し、伝導度変調効果が増強されるため、ＩＧＢＴ素子２０の導通損失が低減する。
【００３２】
しかしながら、第２ｐ型ベース層７ｂ内に蓄積されたホールは、ＩＧＢＴ素子２０のターンオン時に過渡的に第２ｐ型ベース層７ｂの電位を上昇させる。第２制御電極２のトレンチ１６の内壁にはゲート絶縁膜１４が形成されているので、第２ｐ型ベース層７ｂと第２制御電極２のトレンチゲート電極１５とは静電容量を形成する。このため、第２ｐ型ベース層７ｂの電位上昇に伴う変位電流が、第２制御電極２を介して第１制御電極１に流れ込もうとする。しかし、第２制御電極２と第１制御電極１との間には、第２制御電極２側がカソードとなるようにダイオード２１が接続されているので、第２制御電極２を介して第１制御電極１に流れ込もうとする変位電流は、ダイオード２１に阻止され第１制御電極１に流れ込むことができなくなる。この結果、第１制御電極１に流れ込む電流はゲート端子３０を通して外部のゲート駆動回路から供給される電流のみとなるため、ＩＧＢＴ素子２０のターンオン時間をゲート抵抗２２の抵抗値で制御することができ、制御性を高くすることができる。すなわち、ＩＧＢＴ素子２０のコレクタ電圧の時間変化率であるｄＶ／ｄｔのターンオン時の制御性を高くすることができる。
【００３３】
次に、本発明の半導体装置１００の作用効果について、第１制御電極１と第２制御電極２との間にダイオード２１を接続していない従来の半導体装置と比較してさらに詳しく説明する。
【００３４】
図４は、従来の半導体装置を構成するＩＧＢＴ素子を示す拡大断面構造図である。図４の半導体装置２００は、図３に示した半導体装置１００からダイオード２１を除去し、第１制御電極１と第２制御電極２とを接続して、この接続箇所にゲート抵抗２２を接続した構成をしている。ダイオード２１を除去したこと以外は、図３の半導体装置１００と同一である。
【００３５】
図５は、従来の半導体装置と本発明の実施の形態１における半導体装置の等価回路を示す回路図である。図５（ａ）〜（ｄ）はそれぞれハーフブリッジ回路の下側アームを示している。図５（ａ）は、ハーフブリッジ回路の下側アームを従来の半導体装置２００で構成した等価回路であり、図５（ｃ）は、ハーフブリッジ回路の下側アームを本発明の半導体装置１００で構成した等価回路である。また、図５（ｂ）は、従来の半導体装置２００のターンオン時における第２ｐ型ベース層７ｂの電位上昇が発生した様子を示す回路図であり、図５（ｄ）は、本発明の半導体装置１００のターンオン時における第２ｐ型ベース層７ｂの電位上昇が発生した様子を示す回路図である。
【００３６】
図５（ａ）〜（ｄ）のそれぞれにおいて、ＩＧＢＴ素子２０と並列にフリーホイルダイオード４０が接続されており、フリーホイルダイオード４０のアノードがエミッタ端子３１に、フリーホイルダイオード４０のカソードがコレクタ端子３２に接続されている。ＩＧＢＴ素子２０のエミッタ端子３１とコレクタ端子３２との間には、コレクタ端子３２側が高電位となるように主電圧Ｖｃｅが印加されている。半導体装置２００および半導体装置１００の外部のゲート駆動回路から、エミッタ端子３１とゲート端子３０との間に、ゲート端子３０側が高電位となるようにゲート電圧Ｖｇｅが印加される。ゲート電圧Ｖｇｅは、ゲート抵抗２２を介してＩＧＢＴ素子２０のエミッタ−ゲート間に印加される。
【００３７】
図５（ａ）〜（ｄ）のそれぞれにおいて、ＩＧＢＴ素子２０の寄生容量成分を破線の配線で示した。Ｃｇｃ１は、第１制御電極１とコレクタ電極５との間の静電容量である。また、Ｃｇｃ２は第２制御電極２とコレクタ電極５との間の静電容量である。さらに、Ｃｇｅは、第１制御電極１とエミッタ電極４との間の静電容量である。また、図５（ｂ）および図５（ｄ）に示したΔＶｄｐは、ＩＧＢＴ素子２０のターンオン時に、第２ｐ型ベース層７ｂにホールが蓄積して発生する電位上昇である。
【００３８】
まず、図５（ａ）の従来の半導体装置２００について説明する。半導体装置２００の外部のゲート駆動回路からゲート電圧Ｖｇｅが印加されると、図３で示した本発明の半導体装置１００と同様に、図４のｐ型コレクタ層１２から注入されたホールのうち、エミッタ電極４からＩＧＢＴ素子２０の外部に排出されなかったホールが第２ｐ型ベース層７ｂ内に蓄積し、電位上昇ΔＶｄｐを発生する。図５（ｂ）に示すように、ΔＶｄｐは寄生容量Ｃｇｃ２とＩＧＢＴ素子２０のコレクタ電極５との間に、コレクタ電極５側が低電位となるように接続された直流電源と等価となる。
【００３９】
図５（ｂ）に示すように、ＩＧＢＴ素子２０のターンオン時に電位上昇ΔＶｄｐが発生すると、ＩＧＢＴ素子２０のコレクタから寄生容量Ｃｇｃ２を充電する変位電流Ｉｄが流れる。変位電流Ｉｄは、寄生容量Ｃｇｃ２とゲート配線とを通り、寄生容量Ｃｇｅを充電して、ＩＧＢＴ素子２０のエミッタから流出する。
【００４０】
変位電流Ｉｄにより寄生容量Ｃｇｅに流入する電流量が増加すると、第１制御電極１に接した第１ｐ型ベース層７ａのチャネルが速く開くため、ＩＧＢＴ素子２０のターンオンが高速化される。変位電流Ｉｄは、ゲート抵抗２２を通らずに寄生容量Ｃｇｅに流入するため、ゲート抵抗２２の抵抗値調整によるＩＧＢＴ素子２０のターンオン時間の制御が困難になる。すなわち、第２ｐ型ベース層７ｂに蓄積されるホールが、ＩＧＢＴ素子２０のゲート−エミッタ間の寄生容量Ｃｇｅを充電してターンオンを速くする変位電流Ｉｄを流すため、ゲート抵抗２２によるＩＧＢＴ素子２０のコレクタ電圧の時間変化率であるｄＶ／ｄｔの制御性が低下するという問題が生じる。ｄＶ／ｄｔが大き過ぎると、ノイズやサージの原因となるため、ｄＶ／ｄｔはゲート抵抗２２により適正に制御される必要がある。
【００４１】
図６は、従来の半導体装置を構成するＩＧＢＴ素子のゲート抵抗とｄＶ／ｄｔとの関係およびターンオン時のゲート−エミッタ間電圧波形の測定結果を示す図である。図６（ａ）は、従来の半導体装置であるＩＧＢＴ素子のゲート抵抗値を０Ωから増加していった場合のｄＶ／ｄｔの測定結果を示したものであり、図６（ｂ）は、図６（ａ）に示すｄＶ／ｄｔが極小値を示すゲート抵抗値よりも大きなゲート抵抗値、すなわちｄＶ／ｄｔが極小値から増大し始めるゲート抵抗値におけるターンオン時のゲート−エミッタ間電圧波形の測定結果を示したものである。
【００４２】
図６（ａ）に示すように、ゲート抵抗２２の抵抗値を０Ωから大きくしていくに従い、ｄＶ／ｄｔは小さくなるが、ｄＶ／ｄｔは、あるゲート抵抗値で極小値となり、その後はゲート抵抗値を大きくしていくに従いｄＶ／ｄｔは大きくなった。このように従来の半導体装置２００では、ゲート抵抗２２の抵抗値を調整しても十分にｄＶ／ｄｔを制御できないという結果が得られた。図６（ｂ）に示すように、ターンオン開始からのゲート−エミッタ間寄生容量の充電に伴い、ゲート−エミッタ間電圧は徐々に増加していくが、ゲート抵抗２２の抵抗値を大きくしてもｄＶ／ｄｔが小さくならないゲート抵抗値では、図６（ｂ）中の波線で囲った領域が示すように、ゲート−エミッタ間電圧の急峻な電圧上昇が発生することが確認された。この現象は、上述したように、変位電流Ｉｄにより寄生容量Ｃｇｅが充電されることによって発生するものであり、この急激なゲート-エミッタ間電圧の変化が大きなｄＶ／ｄｔを発生させているものと考えられる。つまり、従来の半導体装置２００では変位電流Ｉｄにより寄生容量Ｃｇｅが充電されることを阻止することができないため、ゲート抵抗２２によるｄＶ／ｄｔの制御性が低下するという問題が生じる。
【００４３】
また、従来の半導体装置２００では、ＩＧＢＴ素子２０のターンオフ時に第２ｐ型ベース層７ｂに残留したホールが、ターンオン時と同様に変位電流Ｉｄとして寄生容量Ｃｇｅに流入する場合があり、ＩＧＢＴ素子２０のターンオフ時に誤点弧が発生する恐れがある。
【００４４】
一方、図３に示すように、本発明の半導体装置１００は、第２制御電極２と第１制御電極１との間に、第１制御電極１側がアノード、第２制御電極２側がカソードとなるようにダイオード２１を接続しているので、等価回路は図５（ｃ）のようになる。このような構成とすることで、ＩＧＢＴ素子２０のターンオン時に第２ｐ型ベース層７ｂにホールが蓄積して、第２ｐ型ベース層７ｂの電位上昇ΔＶｄｐが発生しても、ΔＶｄｐにより発生しようとする変位電流は、ダイオード２１により阻止されるため流れなくなる。この結果、図５（ｄ）に示すように、寄生容量Ｃｇｅを充電する変位電流は流れず、寄生容量Ｃｇｅの充電電流をゲート抵抗２２で制御できるようになる。すなわち、ＩＧＢＴ素子２０のターンオン時のｄＶ／ｄｔをゲート抵抗２２によって制御できるようになる。この結果、半導体装置１００の製造者や使用者は、半導体装置１００に内蔵されたゲート抵抗２２、あるいは半導体装置１００のゲート端子３０に接続する外部のゲート抵抗によって、ＩＧＢＴ素子２０のｄＶ／ｄｔを任意に設定することが可能になり、半導体装置１００の使い勝手が向上する。
【００４５】
加えて、第２ｐ型ベース層７ｂに蓄積されたホールが、第２ｐ型ベース層７ｂから排出されにくくなるため、ホール電流として第２ｐ型ベース層７ｂから第１ｐ型ベース層７ａに流れ込むホールが増加し、伝導度変調効果が増強されてＩＧＢＴ素子２０の導通損失が低下する。さらに、ＩＧＢＴ素子２０のターンオフ時の変位電流も阻止するため、Ｃｇｅが変位電流により充電されなくなり、誤点弧の発生を抑制することができる。
【００４６】
なお、厳密に言えば、ダイオード２１に逆電圧となるΔＶｄｐが印加された場合、アノード電極とカソード電極との間に寄生容量を有する。しかし、図５（ａ）と図５（ｃ）を比較して分かるように、ダイオード２１の寄生容量を考慮しても、図５（ｃ）の方が、ＩＧＢＴ素子２０の寄生容量Ｃｇｃ２を通る経路の静電容量が小さくなるので、第２ｐ型ベース層７ｂの電位上昇ΔＶｄｐによって流れる変位電流Ｉｄを小さくすることができる。特に、ダイオード２１に寄生容量が小さい小型のダイオードを使用することで、事実上、ダイオード２１の寄生容量を無視することができる。
【００４７】
図７は、本発明の実施の形態１における他の構成の半導体装置を構成するＩＧＢＴ素子を示す拡大断面構造図である。図３に示した半導体装置は、複数の第２制御電極２を接続して、この接続箇所にダイオード２１のカソードを接続していたが、図７に示した半導体装置１００は、個々の第２制御電極２のそれぞれにダイオード２１のカソードを接続し、各ダイオード２１のアノードを接続した接続箇所に第１制御電極１を接続している。
【００４８】
図７に示す半導体装置１００も等価回路は図５（ｃ）および図５（ｄ）に示す通りであり、図３に示した本発明の半導体装置と同様の作用効果が得られる。図７に示すように、各第２制御電極２にそれぞれダイオード２１を設ける構成は、例えば、ダイオード２１を半導体プロセスによりＩＧＢＴ素子２０内に形成した構成の半導体装置１００に適している。
【００４９】
以上のように本実施の形態１の半導体装置１００によれば、第２制御電極２と第１制御電極１との間に、第１制御電極１側がアノード、第２制御電極２側がカソードとなるようにダイオード２１を設けた。この構成により、第２ｐ型ベース層７ｂの電位上昇ΔＶｄｐによる変位電流ＩｄのＣｇｅへの流入を阻止するので、ＩＧＢＴ素子２０のターンオン時のｄＶ／ｄｔの制御性を高くしつつ、ＩＧＢＴ素子２０のターンオフ時の誤点弧の発生を防止することができるといった効果が得られる。また、第１ｐ型ベース層７ａに流れ込むホールが増加してＩＧＢＴ素子２０の導通損失が少なくなるといった効果が得られる。この結果、省エネルギー性に優れると共に、使い勝手が高く、信頼性が高い半導体装置を得ることができる。
【００５０】
実施の形態２．
図８は、本発明の実施の形態２における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面である。図８において、図１と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、ダイオードを複数直列に接続した構成が相違している。本発明の実施の形態２では、本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略する。
【００５１】
図８において、ダイオード２１は、複数のダイオードが同一方向に直列に接続されて構成されている。すなわち、ダイオードのアノードは他のダイオードのカソードと接続され、他のダイオードのアノードはさらに他のダイオードのカソードと接続されている。従って、複数のダイオードが直列に接続されて構成されたダイオード２１は、一端にアノードを有し、他端にカソードを有する。
【００５２】
複数の第２制御電極２は接続されて、この接続箇所に複数のダイオードを直列接続したダイオード２１のカソードが接続される。また、複数のダイオードを直列接続したダイオード２１のアノードには第１制御電極１が接続される。
【００５３】
図８に示した半導体装置１００においても、実施の形態１で説明したように、第２ｐ型ベース層７ｂに蓄積したホールにより電位上昇ΔＶｄｐが発生しても、複数のダイオードを直列接続したダイオード２１により、寄生容量Ｃｇｅを充電する変位電流を阻止することができるので、ＩＧＢＴ素子２０のｄＶ／ｄｔの制御性を高くすることができる。
【００５４】
さらに、複数のダイオードが直列に接続されてダイオード２１は構成されるので、各ダイオードの寄生容量によるダイオード２１全体の合成寄生容量を小さくすることができ、ダイオードの寄生容量を利用して流れようとする変位電流Ｉｄをより多く抑制することができる。
【００５５】
図９は、本発明の実施の形態２における他の構成の半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面である。図９において、図８と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。図９の半導体装置は、図８の半導体装置とは、複数のダイオード２１ａを直列接続して構成したダイオードとは別に、各第２制御電極２のそれぞれにダイオード２１ｂを接続した構成が相違する。
【００５６】
図９において、半導体装置１００の各第２制御電極２にはそれぞれダイオード２１ｂのカソードが接続されており、複数のダイオード２１ｂのアノードを接続した接続箇所に、複数のダイオードを直列接続して構成したダイオード２１ａのカソードが接続されている。また、第１制御電極１が、複数のダイオードを直列接続して構成したダイオード２１ａのアノードに接続されている。
【００５７】
図９に示した半導体装置１００においても、実施の形態１で説明したように、第２ｐ型ベース層７ｂに蓄積したホールにより電位上昇ΔＶｄｐが発生しても、複数のダイオードを直列接続したダイオード２１ａ、および、各第２制御電極２に接続されたダイオード２１ｂにより、寄生容量Ｃｇｅを充電する変位電流を阻止することができるので、ＩＧＢＴ素子２０のｄＶ／ｄｔの制御性を高くすることができる。
【００５８】
また、図８に示した半導体装置と同様に、複数のダイオードが直列接続されてダイオード２１ａは構成されているので、ダイオード２１ａの合成寄生容量を小さくすることができる。さらに、ダイオード２１ａは各第２制御電極２に接続されたダイオード２１ｂと直列に接続されるので、ダイオード２１ａとダイオード２１ｂとの合成寄生容量をさらに小さくすることができる。この結果、ダイオードの寄生容量を利用して流れようとする変位電流Ｉｄをより多く抑制することができる。
【００５９】
本実施の形態２に係る半導体装置１００にあっては、第１制御電極１と第２制御電極２との間に接続される複数のダイオードの接続のされ方は、図８および図９に示した構成に限られない。例えば、図８においてダイオード２１は４個のダイオードを直接接続して構成したが、ダイオードの数は２個以上であれば、さらに多くても少なくてもよい。同様に、図９においてダイオード２１ａは２個のダイオードを直列接続して構成したが、ダイオードの数はさらに多くてもよい。また、図９において各第２制御電極２に接続されたダイオード２１ｂが、複数のダイオードを直列接続して構成されたダイオードであってもよい。
【００６０】
以上のように本実施の形態２に係る半導体装置によれば、複数のダイオードを直列接続して第１制御電極１と第２制御電極２との間に接続したので、第２ｐ型ベース層７ｂの電位上昇によって発生する変位電流の阻止能力を高めることができ、ＩＧＢＴ素子２０のｄＶ／ｄｔの制御性をさらに高くすることができるといった効果が得られる。
【００６１】
実施の形態３．
図１０は、本発明の実施の形態３における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面図である。また、図１１は、本発明の実施の形態３における半導体装置を構成するＩＧＢＴ素子の素子周辺部を示す拡大構造断面図である。図１０および図１１において、図３と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、第１制御電極１とダイオード２１のアノードとの間に内蔵ゲート抵抗３３が設けられた構成が相違している。なお、図１１は第１制御電極１における断面図である。
【００６２】
図１０において、内蔵ゲート抵抗３３は、第１制御電極１を構成するアクティブトレンチゲートのトレンチゲート電極１５の素子周辺部に形成されている。具体的には、ＩＧＢＴ素子の活性領域に形成されたトレンチゲート電極１５と、第１制御電極１が接続される第１ゲートパッドとの間に、トレンチゲート電極１５の不純物濃度を活性領域よりも低減させた領域を形成することで、内蔵ゲート抵抗３３は作製される。
【００６３】
図１１に示すように、ＩＧＢＴ素子２０の第１制御電極１を構成するトレンチゲート電極１５は、素子周辺部で素子上部に引き上げられてゲート配線部を形成しており、トレンチゲート電極１５のゲート配線部が第１ゲートパッド１８に接続されている。トレンチゲート電極１５のゲート配線部の一部には、ポリシリコンが含むｎ型あるいはｐ型の不純物濃度を活性領域における不純物濃度よりも低減させた領域が形成され、この領域が内蔵ゲート抵抗３３を構成している。なお、図１１において、素子周辺部のトレンチゲート電極１５のゲート配線部および内蔵ゲート抵抗３３の下側には、ＩＧＢＴ素子２０の終端機能を果たすためにｐ型ウェル層１７が形成されており、活性領域から素子周辺部に伸びる空乏層を終端させている。
【００６４】
内蔵ゲート抵抗３３の抵抗値は、トレンチゲート電極１５内のポリシリコンが含む不純物濃度を調整することで任意に設定することができる。あるいは、内蔵ゲート抵抗３３を形成する領域の長さを調整することで任意に設定することができる。内蔵ゲート抵抗３３の抵抗値は、ダイオード２１の順方向電圧降下による抵抗成分と同等となるように調整されている。
【００６５】
実施の形態１の図３に示した半導体装置では、第２制御電極２にダイオード２１のカソードを接続し、ダイオード２１のアノードと第１制御電極１とを接続して、この接続箇所にゲート抵抗２２の一端を接続し、ゲート抵抗２２の他端をゲート端子３０に接続していた。このため、ゲート端子３０と第２制御電極２との間には、ゲート抵抗２２に加えてダイオード２１の順方向電圧降下分の抵抗成分が加わることになる。一方、ゲート端子３０と第１制御電極１との間には、ゲート抵抗２２のみが接続されているので、第１制御電極１と第２制御電極２とでは、ゲート端子３０に印加されたゲート電圧による充放電速度が異なることになる。この結果、一部のトレンチ１６の内壁に形成されたゲート絶縁膜１４の底部に電界が集中するので、ゲート絶縁膜１４の絶縁耐圧の信頼性が低下する可能性がある。
【００６６】
一方、本実施の形態３に係る半導体装置１００では、内蔵ゲート抵抗３３の抵抗値が、ダイオード２１の順方向電圧降下による抵抗成分と同等に調整して作製しているので、ゲート端子３０にゲート電圧が印加された際の、第１制御電極１と第２制御電極２との充放電速度が同等となり、一部のトレンチ１６の内壁に形成されたゲート絶縁膜１４の底部への電界集中が緩和される。このため、ゲート絶縁膜１４の絶縁耐圧の信頼性を高くすることができるといった効果が得られる。
【００６７】
実施の形態４．
図１２は、本発明の実施の形態４における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面図である。図１２において、図３と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、ダミートレンチゲートの一部がエミッタ端子３１に接続され、アクティブダミートレンチゲートとしていない構成が相違している。
【００６８】
図１２において、第１制御電極１の隣のダミートレンチゲートである第３制御電極３は、エミッタ端子３１に接続されている。このため、実施の形態１の図３に示した半導体装置に比べ、ダイオード２１のカソードに接続されるアクティブダミートレンチゲートである第２制御電極２の数は減少している。
【００６９】
なお、エミッタ端子３１に接続されるダミートレンチゲートを第３制御電極３と呼び、第３制御電極３は、第１制御電極１の隣のダミートレンチゲートに限らず、どのダミートレンチゲートであってもよい。また、エミッタ端子３１に接続される第３制御電極３の数は、いくつであってもよく、ダミートレンチゲートのうちの少なくとも１つが、エミッタ端子３１に接続されずに、ゲート電圧が印加されるアクティブダミートレンチゲートである第２制御電極２であればよい。
【００７０】
本実施の形態４の半導体装置１００は、第３制御電極３をエミッタ端子３１に接続したことにより、ＩＧＢＴ素子２０のゲート−コレクタ間の静電容量とゲート−エミッタ間の静電容量とを低減することができるので、スイッチング速度を増加し、スイッチング損失を低減することができる。また、ゲート端子３０に接続される制御電極の数が減少するため、各制御電極を充放電するのに必要なゲート電流量を低減することができる。この結果、半導体装置１００の外部に設けられるゲート駆動回路の出力容量を小さくすることができ、半導体装置１００およびゲート駆動回路などの周辺回路を搭載した機器を小型化できるといった効果が得られる。
【００７１】
実施の形態５．
図１３は、本発明の実施の形態５における半導体装置を構成するＩＧＢＴ素子を示す拡大構造断面図である。図１３において、図３と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、第２ｐ型ベース層の代わりに第２ｎ−型ベース層７ｃを設けた構成が相違している。なお、第２ｎ−型ベース層７ｃに接するトレンチゲートもダミートレンチゲートであり、ゲート電圧が印加される場合、アクティブダミーゲートと呼ぶ。アクティブダミートレンチゲートである第２制御電極２ａの役割は、上記実施の形態１〜５で説明した第２制御電極２と同じである。
【００７２】
図１３において、第２ｎ−型ベース層７ｃは、ｎ−型半導体基板からなるｎ−型ドリフト層１０の表面側の一部に設けられており、第２ｎ−型ベース層７ｃは、アクティブダミートレンチゲートである第２制御電極２ａに接している。すなわち、実施の形態１の図３で示した第２ｐ型ベース層７ｂの領域が、図１２では第２ｎ−型ベース層７ｃになっている。第２ｎ−型ベース層７ｃのｎ型不純物濃度は、ｎ−型ドリフト層１０と同一である。第２ｎ−型ベース層７ｃは、第１ｐ型ベース層７ａを形成する際に、写真製版処理を行い、第２ｎ−型ベース層７ｃを設ける領域にｐ型不純物のイオン注入を行わないことで設けることができる。
【００７３】
なお、本実施の形態５では、第２制御電極２ａのみに接し、アクティブトレンチゲートである第１制御電極１には接しないベース層を全て第２ｎ−型ベース層７ｃとしたが、第２制御電極２ａのみに接するベース層の一部にｐ型不純物のイオン注入を行い、第２ｐ型ベース層７ｂを形成してもよい。すなわち、第２制御電極２ａのみに接するベース層のうち少なくとも１つのベース層が第２ｎ−型ベース層７ｃであればよい。
【００７４】
本実施の形態５に係る半導体装置１００は、図１３に示すように、第２ｎ−型ベース層７ｃが設けられた領域にｐ型不純物のイオン注入を行わずに、第２ｎ−型ベース層７ｃとしたので、ＩＧＢＴ２０のターンオン時に第２ｎ−型ベース層７ｃにホールが入りにくくなる。この結果、ホールは第１ｐ型ベース層７ａにより多く流れ込むようになり、伝導度変調効果が増大され、ＩＧＢＴ素子２０の導通損失が低減する。
【００７５】
さらに、第２制御電極２ａのみに接する第２ｎ−型ベース層７ｃに蓄積されるホールの量が減少するので、ＩＧＢＴ素子２０のターンオン時に発生する電位上昇ΔＶｄｐの大きさも低下する。この結果、電位上昇ΔＶｄｐにより発生し得る変位電流Ｉｄの大きさも低減するので、ターンオン時のｄＶ／ｄｔの制御性をさらに高めることができ、ターンオフ時の誤点弧をさらに抑制することができる。なお、第２制御電極２ａのみに接するベース層の一部が第２ｐ型ベース層７ｂである場合も同様に、第２制御電極２ａのみに接するベース層全体に蓄積されるホールの量が減少するので、ターンオン時のｄＶ／ｄｔの制御性をさらに高めることができ、ターンオフ時の誤点弧をさらに抑制することができる。
【００７６】
なお、本実施の形態５では、実施の形態１に対応した構成について説明したが、上記実施の形態２〜５で説明した構成を、本発明で説明した第２ｎ−型ベース層７ｃおよびダミートレンチゲートを備えた半導体装置に適用してよく、上記実施の形態２〜５で説明した半導体装置と同様の効果が得られる。
【００７７】
実施の形態６．
図１４は、本発明の実施の形態６における半導体装置を構成するＩＧＢＴ素子の素子周辺部を示す拡大構造断面図である。図１４において、図３と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。本発明の実施の形態１とは、ダイオード２１をＩＧＢＴ素子２０と一体に形成した構成が相違している。なお、図１４は、実施の形態３の図１１とは異なり、第２制御電極２における断面図である。
【００７８】
図１４に示すように、本実施の形態６に係る半導体装置１００のＩＧＢＴ素子２０では、第１制御電極１および第２制御電極２からなるトレンチゲートが、ｎ型ポリシリコンからなるトレンチゲート電極１５ａで構成されている。一方、ＩＧＢＴ素子２０の素子周辺部のゲート配線部の一部に、ｐ型ポリシリコンからなる配線部１５ｂが形成されている。この結果、ゲート配線部においてｎ型ポリシリコンからなるトレンチゲート電極１５ａとｐ型ポリシリコンからなる配線部１５ｂとの接合部にｐｎ接合が形成され、このｐｎ接合がダイオード２１を構成する。そして、ゲート配線部のｐ型ポリシリコンからなる配線部１５ｂ上に第２ゲートパッド１９が形成され、配線部１５ｂと第２ゲートパッド１９とが接続される。
【００７９】
一方、第１制御電極１のｎ型ポリシリコンからなるトレンチゲート電極１５ａのゲート配線部には、上記のようなｐ型ポリシリコンは形成されず、ｎ型ポリシリコンからなるトレンチゲート電極１５ａの配線部上に第１ゲートパッドが形成され、第１制御電極の配線部と第１ゲートパッドとが接続される。第１ゲートパッドと第２ゲートパッド１９とは接続され、この接続箇所にゲート抵抗２２の一端が接続される。この結果、実施の形態１の図７に示した構成と同様に、各第２制御電極２にダイオード２１のカソードが接続され、ダイオード２１のアノードが第１制御電極１に接続されて、この接続箇所にゲート抵抗２２の一端が接続された構成の半導体装置１００が得られる。
【００８０】
図１５は、本発明の実施の形態６における他の構成の半導体装置を構成するＩＧＢＴ素子の素子周辺部を示す拡大構造断面図である。図１５の半導体装置１００は、図１４の半導体装置とは、第２制御電極２のポリシリコンのゲート配線部に直列接続された複数のダイオードを形成した構成が相違する。図１５は、図１４と同様、第２制御電極２における断面図である。
【００８１】
図１５に示すように、半導体装置１００は、第２制御電極２を構成するｎ型ポリシリコンからなるトレンチゲート電極１５ａのゲート配線部に複数（３箇所）のｐ型ポリシリコンからなる配線部１５ｂとｎ型ポリシリコンからなる配線部１５ｃとが形成されている。配線部１５ｃは、ｎ型ポリシリコンからなるトレンチゲート電極１５ａと同時に一体的に形成したものである。各ｐ型ポリシリコンからなる配線部１５ｂの間の領域はｎ型ポリシリコンからなる配線部１５ｃとなっている。この結果、ｐ型ポリシリコンとｎ型ポリシリコンとの接合部であるｐｎ接合が３箇所形成され、３個のダイオードを直列接続した構成のダイオード２１が構成される。第２ゲートパッド１９は、ｐ型ポリシリコンからなる配線部１５ｂ上に形成されて、第２ゲートパッド１９と配線部１５ｂとが接続されている。
【００８２】
第１制御電極１のｎ型ポリシリコンからなるトレンチゲート電極１５ａのゲート配線部には、ｐ型ポリシリコンは形成されず、図１４の半導体装置と同一の構成となっている。この結果、図１４の半導体装置と同様に、複数のダイオードが直列接続されたダイオード２１のカソードが各第２制御電極２に接続され、複数のダイオードが直列接続されたダイオード２１のアノードが第１制御電極１に接続されて、この接続箇所にゲート抵抗２２の一端が接続された構成の半導体装置１００が得られる。このような構成により、図１４の半導体装置に比べ、複数のダイオードが直列接続されることによりダイオード２１の寄生容量を小さくすることができる。
【００８３】
図１４および図１５に示した半導体装置は、例えば、以下の工程により製造することができる。ｎ−型半導体基板にｎ型ポリシリコンからなるトレンチゲート電極１５ａを堆積後、写真製版処理を行うことで、第２制御電極２のゲート配線部の所定領域のみを開口させ、この領域にホウ素（Ｂ）などのｐ型不純物をイオン注入することでｐ型ポリシリコンからなる配線部１５ｂを形成することができる。
【００８４】
以上のように本実施の形態６に係る半導体装置によれば、第１制御電極１と第２制御電極２との間に設けるダイオード２１を、ＩＧＢＴ素子２０に内蔵することができる。この結果、部品数を増加させることなく、ＩＧＢＴ素子２０のターンオン時のｄＶ／ｄｔの制御性を高めることができ、ターンオフ時の誤点弧を抑制することができる。さらに、半導体装置の小型化が可能となり、ＩＧＢＴ素子２０とダイオード２１との配線の断線が起こらない信頼性が高い半導体装置を得ることができる。
【００８５】
なお、上記実施の形態１〜６では、半導体基板の材料がシリコンであるとして説明したが、半導体基板の材料はこれに限定せず、例えば、窒化ガリウム、炭化珪素、窒化アルミニウム、ダイヤモンド、酸化ガリウム等の材料であってもよい。
【符号の説明】
【００８６】
１  第１制御電極
２、２ａ  第２制御電極
３  第３制御電極
６  ｎ＋型エミッタ層
７  ｐ型ベース層
７ａ  第１ｐ型ベース層、７ｂ  第２ｐ型ベース層、７ｃ  第２ｎ−型ベース層
９  ｐ＋型コンタクト層
１０  ｎ−型ドリフト層
１２  ｐ型コレクタ層
１４  ゲート絶縁膜
１５、１５ａ  トレンチゲート電極、１５ｂ、１５ｃ  配線部
１６  トレンチ
２０  ＩＧＢＴ素子
２１、２１ａ、２１ｂ  ダイオード
２２  ゲート抵抗
１００  半導体装置
【図１】
2017126167.tif 000003
【図２】
2017126167.tif 000004
【図３】
2017126167.tif 000005
【図４】
2017126167.tif 000006
【図５】
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【図６】
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【図７】
2017126167.tif 000009
【図８】
2017126167.tif 000010
【図９】
2017126167.tif 000011
【図１０】
2017126167.tif 000012
【図１１】
2017126167.tif 000013
【図１２】
2017126167.tif 000014
【図１３】
2017126167.tif 000015
【図１４】
2017126167.tif 000016
【図１５】
2017126167.tif 000017
【手続補正書】
【提出日】平成30年1月18日(2018.1.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｎ型のドリフト層と、
前記ドリフト層の表面側に設けられたｐ型のベース層と、
前記ベース層の表面側に選択的に設けられたｎ型のエミッタ層と、
前記エミッタ層の表層から前記ドリフト層に達するように埋設されたトレンチゲート電極がゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に接するトレンチゲートと、
前記ベース層の表層から前記ドリフト層に達するように埋設されたダミートレンチゲート電極がゲート絶縁膜を介して前記ベース層および前記ドリフト層に接するダミートレンチゲートと、
前記ドリフト層の裏面側に設けられたｐ型のコレクタ層と、
前記トレンチゲート電極にアノード側が電気的に接続され、前記ダミートレンチゲート電極にカソード側が電気的に接続されたダイオードと、
を備えた半導体装置。
【請求項２】
ｎ型のドリフト層と、
前記ドリフト層の表面側に選択的に設けられたｐ型のベース層と、
前記ベース層の表面側に設けられたｎ型のエミッタ層と、
前記エミッタ層の表層から前記ドリフト層に達するように埋設されたトレンチゲート電極がゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に接するトレンチゲートと、
前記ドリフト層の表層から前記ドリフト層の内部に埋設されたダミートレンチゲート電極がゲート絶縁膜を介して前記ドリフト層に接するダミートレンチゲートと、
前記ドリフト層の裏面側に設けられたｐ型のコレクタ層と、
前記トレンチゲート電極にアノード側が電気的に接続され、前記ダミートレンチゲート電極にカソード側が電気的に接続されたダイオードと、
を備えた半導体装置。
【請求項３】
前記ダミートレンチゲートを複数有し、複数の前記ダミートレンチゲート電極のうち一部は前記エミッタ層上に設けられたエミッタ電極に電気的に接続され、残部は前記ダイオードのカソード側に電気的に接続された請求項１または２に記載の半導体装置。
【請求項４】
前記ダミートレンチゲート電極は、ｎ型の半導体で構成され、前記ドリフト層の表面側に設けられた第２ゲートパッドに接続された配線部を有し、
前記ダイオードは、前記配線部の一部に設けられたｐ型の半導体と前記ｎ型の半導体とのｐｎ接合で構成された請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダイオードは、直列接続された複数のダイオードである請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記トレンチゲート電極は、抵抗を介して前記ダイオードのアノード側に接続された請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記トレンチゲート電極は、不純物を含有する半導体で構成され、前記ドリフト層の表面側に設けられた第１ゲートパッドと接続された配線部を有し、
前記抵抗は、前記配線部に設けられた前記トレンチゲート内よりも不純物濃度が低い領域で構成された請求項６に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明に係る半導体装置は、ｎ型のドリフト層と、前記ドリフト層の表面側に設けられたｐ型のベース層と、前記ベース層の表面側に選択的に設けられたｎ型のエミッタ層と、前記エミッタ層の表層から前記ドリフト層に達するように埋設されたトレンチゲート電極がゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に接するトレンチゲートと、前記ベース層の表層から前記ドリフト層に達するように埋設されたダミートレンチゲート電極がゲート絶縁膜を介して前記ベース層および前記ドリフト層に接するダミートレンチゲートと、前記ドリフト層の裏面側に設けられたｐ型のコレクタ層と、前記トレンチゲート電極にアノード側が電気的に接続され、前記ダミートレンチゲート電極にカソード側が電気的に接続されたダイオードと、を備える。
【国際調査報告】
2017126167.tif 000018
2017126167.tif 000019