(57)【要約】  記憶回路（１１）は、実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセル（ＭＣｉｊ）と、読み出し対象のメモリセル（ＭＣｉｊ）の抵抗値をデータ電圧に変換する抵抗電圧変換回路と、メモリセルＭＣｉｊを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路（ＲＣｉ）と、リファレンス回路（ＲＣｉ）の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、データ電圧とリファレンス電圧を比較することにより、メモリセル（ＭＣｉｊ）に記憶されているデータを判別するセンスアンプ（ＳＡ）と、から構成される。
2016186086.tif 000002
【特許請求の範囲】
【請求項１】
実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路と、
前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
前記データ電圧とリファレンス電圧を比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される記憶回路。
【請求項２】
前記抵抗変化型素子は、高抵抗ＲＨと低抵抗ＲＬの何れかに設定可能であり、
前記リファレンス回路を構成する線形抵抗は、その抵抗値が０より大きく、前記高抵抗ＲＨと前記低抵抗ＲＬとの差（ＲＨ−ＲＬ）よりも小さい、
請求項１に記載の記憶回路。
【請求項３】
前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、（α／１００）×ＲＬに実質的に等しい、
請求項２に記載の記憶回路。
【請求項４】
前記メモリセルはマトリクス状に配置され、
前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と前記線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、
前記リファレンス電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較する、
請求項１、２又は３に記載の記憶回路。
【請求項５】
前記メモリセルはマトリクス状に配置され、
前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子から構成されるリファレンスセルのマトリクスと前記線形抵抗とから構成され、
前記リファレンス電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較し、
前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルの接続点と前記リファレンス負荷トランジスタのとの接続点との間、または、リファレンスセルの他端の共通接続点と接地端との間に介挿されている、
請求項１、２又は３に記載の記憶回路。
【請求項６】
前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている、
請求項４又は５に記載の記憶回路。
【請求項７】
前記リファレンス回路を構成する複数の前記抵抗変化型素子は同一の方向に向いて配置された磁気トンネル接合素子から構成されている、
請求項４乃至６の何れか１項に記載の記憶回路。
【請求項８】
前記リファレンス回路を構成する磁気トンネル接合素子は、磁界が印加されたことにより、低抵抗に設定されている、
請求項７に記載の記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型素子を記憶セルとして備える記憶回路に関する。
【背景技術】
【０００２】
磁気抵抗効果素子をメモリセルとする記憶回路が開発されている。この記憶回路は、メモリセルに記憶されているデータに応じて変化するビット線の電位とリファレンス電圧とを比較して、記憶データを判別し、出力する。【０００３】
特許文献１に開示された記憶回路は、リファレンス電圧を生成するために、リファレンス抵抗Ｒrefを使用する。リファレンス抵抗Ｒrefは、平行状態の磁気抵抗効果素子を２つ並列接続した回路と、反平行状態の磁気抵抗効果素子を２つ並列接続した回路とを、直列接続した構成を有する。ここで、平行状態は、磁気抵抗効果素子のピン層とフリー層の磁化の向きが一致する状態を意味し、反平行状態は、磁気抵抗効果素子のピン層とフリー層の磁化の向きが反対の状態を意味する。【０００４】
リファレンス抵抗Ｒrefは、（Ｒp＋Ｒap）／２となる。なお、Ｒpは磁気抵抗効果素子が平行状態のときの抵抗値、Ｒapは磁気抵抗効果素子が反平行状態のときの抵抗値である。【０００５】
また、特許文献１に開示された記憶回路は、調整用抵抗を備える。調整用抵抗は、リファレンス抵抗Ｒrefに接続され、抵抗値がビット線の抵抗値の半分である。【０００６】
特許文献２に開示された記憶回路は、メモリセルアレーの行毎にリファレンスセルが配置された構成を有する。この記憶回路は、アクセス対象のメモリセルと同一行のリファレンスセルを選択する。リファレンスセルの抵抗値は、各メモリセルの抵抗値ＲmaxとＲminの中間レベルに設定される。特許文献２は、また、リファレンスセルの抵抗値をこのような値に設定する手法として、リファレンスセルに抵抗値Ｒminに対応する記憶データを書き込み、選択用トランジスタのサイズやゲート電圧を調整する手法を開示する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１９７８５３号公報
【特許文献２】特開２００４−４６９６２号公報（図１０、段落００５８等）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示されたリファレンスセルは、４つの磁気抵抗効果素子から構成される。このため、構造が複雑で、素子サイズが大きい。また、初期状態で、リファレンスセルを構成する４つの磁気抵抗効果素子に２つのデータを書き込む必要がある。このため、書き込み回路の構成と制御が複雑であると共に書き込みに時間がかかる。また、アクセス対象のメモリセルに応じて電流路の長さが変化するため、配線抵抗が変化する。従って、調整抵抗だけでは、配線抵抗の変動による影響を解消できない。このため、読み出しデータを正確に再生できない虞がある。【０００９】
特許文献２に開示された記憶回路では、選択用のトランジスタの抵抗値を正確に調整することが必要となる。しかし、選択トランジスタの特性は製造プロセスの変動により大きく変化し、ゲート電圧等でその抵抗値を正確に設定することは困難である。このため、リファレンスセルの抵抗値が変動し、基準セルとしての機能が安定しない。このため、読み出しデータを正確に再生できない虞がある。【００１０】
また、特許文献２に開示された記憶回路は、読み出し対象の記憶セルからビット線に読み出されたデータ（電圧）と、読み出し対象の記憶セルと同一行のリファレンスセルからビット線に読み出されたデータとを比較する。これにより、ビット線とソース線の配線抵抗の影響を相殺している。ただし、列方向への信号の伝達に関しては、列毎に伝送経路の長さが異なってしまう。このため、配線抵抗の影響をうけてしまい、読み出しデータを正確に再生できない虞がある。【００１１】
また、特許文献１及び２に開示された記憶回路において、リファレンスセルへのアクセスの頻度は、記憶セルへのアクセスに比べて極端に多い。例えば、記憶セル１０００個にリファレンスセル１個が配置されている場合、リファレンスセルは、平均で、記憶セルの１０００倍だけ、アクセスされる。このため、読み出し動作によるデータの書き換え（リードデスターブ）が起こることがある。リードデスターブが発生すると、読み出しデータを正確に再生できなくなる。【００１２】
本発明は、こうした実情に鑑みてなされたものであり、簡単な構成で、書き込み動作が容易で、適切なリファレンス電圧を安定して生成できるリファレンス回路とそれを用いた記憶回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の記憶回路は、
実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されたリファレンス回路と、
前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
前記データ電圧とリファレンス電圧を比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される。【００１４】
前記抵抗変化型素子は、例えば、高抵抗ＲＨと低抵抗ＲＬの何れかに設定可能であり、
前記リファレンス回路を構成する線形抵抗は、その抵抗値が０より大きく、前記高抵抗ＲＨと前記低抵抗ＲＬとの差（ＲＨ−ＲＬ）よりも小さい、
ことが望ましい。
さらに、前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、（α／１００）×ＲＬに実質的に等しいことが望ましい。【００１５】
例えば、
前記メモリセルはマトリクス状に配置され、
前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と前記線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、
前記リファレンス電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
前記センスアンプは、前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較する。【００１６】
また、例えば、前記メモリセルはマトリクス状に配置され、
前記抵抗電圧変換回路は、前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子から構成されるリファレンスセルのマトリクスと前記線形抵抗とから構成され、
前記リファレンス電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
前記センスアンプは、前記ビット線の電圧と前記リファレンスビット線のリファレンス電圧とを比較し、
前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルの接続点と前記リファレンス負荷トランジスタのとの接続点との間、または、リファレンスセルの他端の共通接続点と接地端との間に介挿されている。【００１７】
例えば、前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている。【００１８】
例えば、前記リファレンス回路を構成する複数の前記抵抗変化型素子は、同一の方向に向いて配置された磁気トンネル接合素子から構成されている。
この場合、前記リファレンス回路を構成する磁気トンネル接合素子を、磁界が印加されたことにより、低抵抗に設定されることが望ましい。
【発明の効果】
【００１９】
本発明によれば、簡単な構成で、簡単な書き込み動作で、適切なリファレンス電圧を安定して生成できるリファレンス回路とそれを用いた記憶回路を提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係る記憶回路のブロック図である。
【図２】（ａ）は高抵抗状態の磁気トンネル接合（ＭＴＪ）素子の構成を示した図である。（ｂ）は低抵抗状態のＭＴＪ素子の構成を示した図である。（ｃ）は外部磁界を印加することにより、ＭＴＪ素子を高抵抗状態に設定する手法を示した図である。（ｄ）は外部磁界を印加することにより、ＭＴＪ素子を低抵抗状態に設定する手法を示した図である。
【図３】図１に示したリファレンスセルの構成を示す図である。
【図４】（ａ）、（ｂ）は、固定抵抗（線形抵抗）の構成例を示す図である。
【図５】図１に示すメモリセルの空間上の配置を説明するための図である。
【図６】図１に示すリファレンスセルに初期データを外部磁界により書き込む手法を説明するための図である。
【図７】（ａ）〜（ｇ）は、図１に示す記憶回路の読み出し動作を説明するためのタイミングチャートである。
【図８】（ａ）〜（ｆ）は、図１に示す記憶回路において、メモリセルにデータ「０」を書き込む動作を説明するためのタイミングチャートである。
【図９】（ａ）〜（ｆ）は、図１に示す記憶回路において、メモリセルにデータ「１」を書き込む動作を説明するためのタイミングチャートである。
【図１０】（ａ）、（ｂ）はシミュレーションで使用したＭＴＪ素子の温度性能を示すグラフである。
【図１１】（ａ）、（ｂ）は図１に示す記憶回路において、メモリセルのデータの読み出しに関する動作性能を示すグラフで、（ａ）は室温での動作性能であり、（ｂ）は高温での動作性能である。
【図１２】（ａ）、（ｂ）は、記憶回路のリファレンスセルアレーの変形例を示す図である。
【図１３】記憶回路の構成の変形例を示す図である。
【図１４】記憶回路の構成の変形例を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施の形態に係る記憶回路を説明する。
図１に、本実施の形態に係る記憶回路１１の１ビット分の構成を示す。
図示するように、記憶回路１１は、メモリセルアレー２１とリファレンスセルアレー２２を有する。
【００２２】
メモリセルアレー２１は、ｍ行ｎ列のマトリクス状に配列されたメモリセルＭＣから構成されている。ｍとｎはそれぞれ、自然数である。以下、第ｉ行、第ｊ列のメモリセルＭＣをメモリセルＭＣij（ｉ＝１〜ｍ、ｊ＝１〜ｎ）と表現する。
【００２３】
一方、リファレンスセルアレー２２は、メモリセルアレー２１に隣接して配置され、ｍ行１列に配列されたリファレンスセルＲＣから構成されている。以下、第ｉ行のリファレンスセルＲＣをリファレンスセルＲＣiと表現する。
【００２４】
図１に示すように、各メモリセルＭＣijの一端には、選択トランジスタＳＴijの電流路の一端が接続されている。また、各リファレンスセルＲＣiの一端には、リファレンス選択トランジスタＡＴiの電流路の一端が接続されている。
【００２５】
本実施の形態では、選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiとは、それぞれ、ＮチャネルＭＯＳトランジスタから構成される。
選択トランジスタＳＴijは、そのドレインがメモリセルＭＣijの一端に接続されている。リファレンス選択トランジスタＡＴiは、そのドレインがリファレンスセルＲＣiの一端に接続されている。
【００２６】
第ｊ列のメモリセルＭＣijの他端は、第ｊ列に配置されたビット線ＢＬjに共通に接続されている。
リファレンスセルＲＣiの他端は、リファレンスビット線ＢＬRに共通に接続されている。
【００２７】
第ｊ列のメモリセルＭＣijに接続された第ｊ列の選択トランジスタＳＴijの電流路の他端は、第ｊ列に配置されたソース線ＳＬjに共通に接続されている。
リファレンスセルＲCiに接続されたリファレンス選択トランジスタＡＴiの電流路の他端は、リファレンスソース線ＳＬRに共通に接続されている。
【００２８】
一方、第ｉ行の選択トランジスタＳＴijとリファレンス選択トランジスタＡＴiのゲートは、第ｉ行のワード線ＷＬiに共通に接続されている。
【００２９】
ビット線ＢＬ1〜ＢＬnは、互いにほぼ等しい材質、幅、厚みの金属層、例えば、アルミ層、銅層などから構成されている。ビット線ＢＬjは、一端部で、コラム選択トランジスタＣＴjの電流路を介して垂直ビット線ＶＢＬに共通に接続されている。ビット線ＢＬ1〜ＢＬnは比較的細い導体線から構成されるため、分布抵抗回路となる。
【００３０】
垂直ビット線ＶＢＬは、センスアンプＳＡの正入力端子（＋）に接続されている。垂直ビット線ＶＢＬは、ビット線ＢＬ1〜ＢＬnよりも断面が大きく、単位長さあたりの抵抗値は、ビット線ＢＬよりも小さい。
【００３１】
リファレンスセルＲＣ1〜ＲＣmは、読み出し動作時に、基準抵抗値を提供するリファレンス回路として機能し、リファレンスビット線ＢＬRに共通に接続されている。リファレンスビット線ＢＬRは、ビット線ＢＬ1〜ＢＬnとほぼ等しい材質、幅、厚みの金属層から構成されており、ビット線ＢＬ1〜ＢＬnとほぼ等しい電気的特性を示す。リファレンスビット線ＢＬRは、一端部で、リファレンスコラム選択トランジスタＣＴRの電流路を介して、センスアンプＳＡの負入力端子（−）に接続されている。
コラム選択トランジスタＣＴ1〜ＣＴnとリファレンスコラム選択トランジスタＣＴRは、互いに同一のサイズ及び特性を有する。
【００３２】
第ｊ列のビット線ＢＬjには、読み出し用負荷トランジスタＲＴjの電流路の一端が接続されている。読み出し用負荷トランジスタＲＴjの電流路の他端には、読み出し電圧ＶＲが印加されている。読み出し用負荷トランジスタＲＴjは、データ読み出し時に、負荷として機能する負荷トランジスタである。
【００３３】
ビット線ＢＬjには、さらに、書き込みトランジスタＷＴＰjの電流路の一端と書き込みトランジスタＷＴＮjの電流路の一端とが接続されている。書き込みトランジスタＷＴＰjの電流路の他端には、書き込み電圧ＶＷが印加されている。一方、書き込みトランジスタＷＴＮjの電流路の他端は接地されている。書き込みトランジスタＷＴＰjはＰチャネルＭＯＳトランジスタから構成され、書き込みトランジスタＷＴＮjはＮチャネルＭＯＳトランジスタから構成されている。
【００３４】
リファレンスセルＲＣに接続されたリファレンスビット線ＢＬRには、リファレンス読み出し用負荷トランジスタＲＴRの電流路の一端が接続されている。リファレンス読み出し用負荷トランジスタＲＴRの電流路の他端には、読み出し電圧ＶＲが印加されている。リファレンス読み出し用負荷トランジスタＲＴRは、データ読み出し時に、負荷として機能し、読み出し用負荷トランジスタＲＴ1〜ＲＴnと同一のサイズ及び特性を有する。
【００３５】
リファレンスビット線ＢＬRには、さらに、リファレンス書き込みトランジスタＷＴＰRの電流路の一端が接続されている。リファレンス書き込みトランジスタＷＴＰRの電流路の他端には、書き込み電圧ＶＷが印加されている。リファレンス書き込みトランジスタＷＴＰRは、リファレンスセルＲＣにデータ「０」を書き込むためのトランジスタである。なお、リファレンスセルＲＣへのデータ「０」の書き込みを、外部磁界の印加によってのみ行う場合には、設けなくてもよい構成である。
【００３６】
なお、リファレンスビット線ＢＬRには、書き込みトランジスタＷＴＮに相当する構成は接続されていない。リファレンスセルＲＣには、データ「１」を書き込むことは無いからである。
【００３７】
各ソース線ＳＬjには、書き込みトランジスタＷＱjの電流路の一端と読み出し／書き込みトランジスタＲＷＱjの電流路の一端とが接続されている。書き込みトランジスタＷＱjの電流路の他端には、書き込み電圧ＶＷが印加されている。一方、読み出し／書き込みトランジスタＲＷＱjの電流路の他端は接地されている。書き込みトランジスタＷＱjはＰチャネルＭＯＳトランジスタから構成され、書き込みトランジスタＷＴＰ1〜ＷＴＰnと同一のサイズ及び特性を有する。読み出し／書き込みトランジスタＲＷＱjはＮチャネルＭＯＳトランジスタから構成され、互いに同一のサイズ及び特性を有する。
【００３８】
リファレンスソース線ＳＬRは、リファレンス読み出し／書き込みトランジスタＲＷＱRの電流路を介して接地されている。リファレンス読み出し／書き込みトランジスタＲＷＱRはＮチャネルＭＯＳトランジスタから構成され、読み出し／書き込みトランジスタＲＷＱ1〜ＲＷＱnと同一のサイズ及び特性を有する。リファレンス読み出し／書き込みトランジスタＲＷＱRのゲートはプルアップされている。
【００３９】
ワード線ＷＬ1〜ＷＬmは、ローデコーダ３１に接続されている。
【００４０】
コラム線ＣＬ1〜ＣＬnはコラムデコーダ３２に接続されている。
コラム線ＣＬjが同一列のナンドゲートＲＧjの一方の入力端に接続されている。ナンドゲートＲＧjの他方の入力端には、リードイネーブル信号ＲＥが供給されている。ナンドゲートＲＧjは、コラム線ＣＬjの電圧とリードイネーブル信号ＲＥが共にハイベルの時に、ローレベルの出力信号を対応する読み出し用負荷トランジスタＲＴjのゲートに出力する。すなわち、ナンドゲートＲＧjは、第ｊ列のメモリセルＭＣjが選択され、データの読み出しが指示されたときに、ローレベルの信号を同一列の読み出し用負荷トランジスタＲＴjのゲートに出力する。これにより、読み出し用負荷トランジスタＲＴjがオンする。
【００４１】
コラム線ＣＬjは、同一列のナンドゲートＮＧjの一方の入力端に接続されている。ナンドゲートＮＧjの他方の入力端には、書き込み制御信号ＷＢＬＨが供給されている。ナンドゲートＮＧjは、コラム線ＣＬjの電圧と書き込み制御信号ＷＢＬＨが共にハイベルの時に、ローレベルの出力信号を対応する書き込みトランジスタＷＴＰjのゲートに出力する。換言すると、ナンドゲートＮＧjは、第ｊ列のメモリセルＭＣjが選択され、データ「０」の書き込みが指示されたときに、ローレベルの出力信号を対応する書き込みトランジスタＷＴＰjのゲートに出力する。これにより、書き込みトランジスタＷＴＰjがオンする。
【００４２】
コラム線ＣＬjは、同一列のアンドゲートＡＧjの一方の入力端に接続されている。アンドゲートＡＧjの他方の入力端には、書き込み制御信号ＷＢＬＬが供給されている。アンドゲートＡＧjは、コラム線ＣＬjの電圧と書き込み制御信号ＷＢＬＬが共にハイベルの時に、ハイレベルの出力信号を同一列の書き込みトランジスタＷＴＮjのゲートに出力する。換言すると、アンドゲートＡＧjは、第ｊ列のメモリセルＭＣjが選択され、データ「１」の書き込みが指示されたときに、ハイレベルの出力信号を同一列の書き込みトランジスタＷＴＰjのゲートに出力する。これにより、書き込みトランジスタＷＴＮjがオンする。
【００４３】
コラム線ＣＬjは、さらに、同一列のコラム選択トランジスタＣＴjのゲートに接続されている。従って、コラム選択トランジスタＣＴjは、コラム線ＣＬjがハイベルの時に、換言すると、第ｊ列が選択されたときにオンする。
【００４４】
リファレンスコラム線ＣＬRはリファレンスコラムデコーダ３３に接続されている。
リファレンスコラム線ＣＬRは、リファレンスナンドゲートＲＧRの一方の入力端に接続されている。リファレンスナンドゲートＲＧRの他方の入力端には、リードイネーブル信号ＲＥが供給されている。リファレンスナンドゲートＲＧRは、リファレンスコラム線ＣＬRの電圧とリードイネーブル信号ＲＥが共にハイベルの時に、ローレベルの出力信号をリファレンス読み出し用負荷トランジスタＲＴRのゲートに出力する。これにより、リファレンス読み出し用負荷トランジスタＲＴRがオンする。
【００４５】
リファレンスコラム線ＣＬRは、リファレンスナンドゲートＮＧRの一方の入力端に接続されている。リファレンスナンドゲートＮＧRの他方の入力端には、書き込み制御信号ＷＢＬＨが供給されている。リファレンスナンドゲートＮＧRは、リファレンスコラム線ＣＬRの電圧と書き込み制御信号ＷＢＬＨが共にハイベルの時に、ローレベルの出力信号をリファレンス書き込みトランジスタＷＴＰRのゲートに出力する。換言すると、リファレンスナンドゲートＮＧRは、リファレンスセルＲＣiが選択され、データ「０」の書き込みが指示されたときに、ローレベルの出力信号をリファレンス書き込みトランジスタＷＴＰRのゲートに出力する。これにより、リファレンス書き込みトランジスタＷＴＰRがオンする。
【００４６】
リファレンスコラム線ＣＬRは、リファレンスコラム選択トランジスタＣＴRのゲートに接続されている。従って、リファレンスコラム選択トランジスタＣＴRは、リファレンスコラム線ＣＬRがハイレベルのときにオンする。
【００４７】
第ｊ列のソース線ＳＬjに接続された書き込みトランジスタＷＱjのゲートには、インバータＩＮを介して書き込み信号ＷＳＬＨが印加される。
従って、書き込み制御信号ＷＳＬＨがハイレベルのとき、換言すると、メモリセルＭＣｊに「１」を書き込むときに、書き込みトランジスタＷＱjがオンする。
【００４８】
第ｊ列のソース線ＳＬjに接続された読み出し／書き込みトランジスタＲＷＱjのゲートには、オアゲートＯＲの出力端が接続されている。オアゲートＯＲの一方の入力端には、リードイネーブル信号ＲＥが供給され、他方の入力端には、書き込み制御信号ＷＳＬＬが供給される。オアゲートＯＲは、リードイネーブル信号ＲＥと書き込み制御信号ＷＳＬＬの少なくとも一方がハイレベル、すなわち、読み出し時かメモリセルに「０」を書き込むときに、ハイレベルの信号を出力する。これにより、読み出し／書き込みトランジスタＲＷＱ1〜ＲＷＱnがオンする。
【００４９】
リード／ライトコントローラ３４は、図示せぬ上位装置からの指示に従って、データリード時に、リードイネーブル信号ＲＥをハイレベルとし、データ「０」を書き込む時に、書き込み制御信号ＷＢＬＨとＷＳＬＬとをハイレベルとし、データ「１」を書き込む時に、書き込み制御信号ＷＢＬＬとＷＳＬＨとをハイレベルとする。
【００５０】
センスアンプＳＡは、垂直ビット線ＶＢＬの電圧（データ電圧）Ｖｂとリファレンスビット線ＢＬRのリファレンス電圧Ｖrefとを比較する。センスアンプＳＡは、垂直ビット線ＶＢＬのデータ電圧がリファレンス電圧Ｖrefよりも低ければ、ローレベルのＤＡＴＡ信号を出力し、垂直ビット線ＶＢＬのデータ電圧がリファレンス電圧Ｖrefよりも高ければ、ハイレベルのＤＡＴＡ信号を出力する。センスアンプＳＡは、例えば、ＭＯＳ回路等から構成された入力インピーダンスの高い増幅回路から構成される。
【００５１】
次に、メモリセルＭＣijについて説明する。
メモリセルＭＣijは１つのＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子から構成される。ＭＴＪ素子は、図２（ａ）に示すように、ピン（固定）層ＭＰ、絶縁層ＭＩ、フリー（自由）層ＭＦの３層から構成される。
【００５２】
ピン層ＭＰとフリー層ＭＦは強磁性体(例えばCoFeB)、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi）等の材料から形成される。
ピン層ＭＰの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層ＭＦの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。
【００５３】
絶縁層ＭＩは、ピン層ＭＰとフリー層ＭＦとの間に設けられた薄膜である。絶縁層ＭＩは、例えば、酸化マグネシウム（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料から構成される。
【００５４】
フリー層ＭＦの磁化の方向がピン層ＭＰの磁化の方向に対して相対的に変化すると、ＭＴＪ素子Ｍの抵抗値が変化する。図２（ｂ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が互いに揃っている状態（平行状態）を示す。図２（ａ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が揃っていない状態（反平行状態）を示す。ＭＴＪ素子Ｍの抵抗値は、平行状態にあるときの抵抗値Ｒpの方が反平行状態にあるときの抵抗値Ｒapよりも小さい。平行状態にあるＭＴＪ素子Ｍの抵抗状態を低抵抗状態、反平行状態にあるＭＴＪ素子Ｍの抵抗状態を高抵抗状態という。
【００５５】
ＭＴＪ素子Ｍの抵抗状態をスイッチさせるためには、磁化方向の反転に必要な電流値（電流閾値）の書き込み電流ＩをＭＴＪ素子Ｍに流す。ＭＴＪ素子Ｍが高抵抗状態であるとき、フリー層ＭＦからピン層ＭＰに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化方向が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが互いに揃った状態に変化する。即ち、ＭＴＪ素子Ｍは低抵抗状態にスイッチし、その抵抗値はＲpとなる。
【００５６】
一方、ＭＴＪ素子Ｍが低抵抗状態であるとき、ピン層ＭＰからフリー層ＭＦに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化の方向が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが逆向きの状態に変化する。即ち、ＭＴＪ素子Ｍの抵抗状態は高抵抗状態にスイッチし、その抵抗値はＲapとなる。
【００５７】
本実施形態では、ＭＴＪ素子Ｍの低抵抗状態をデータ「０」に、高抵抗状態をデータ「１」に対応付けている。従って、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化した場合にデータ「０」がメモリセルＭＣに書き込まれたことになる。ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化した場合にデータ「１」がメモリセルＭＣに書き込まれたことになる。
【００５８】
ＭＴＪ素子Ｍへのデータの書き込みは、外部磁界によっても可能である。例えば、図２（ｃ）に示すように磁界をピン層ＭＰの磁化と反対向きに外部から磁界を印加することにより、ＭＴＪ素子Ｍを高抵抗状態（データ「１」）に設定することが可能である。また、図２（ｄ）に示すように、ピン層ＭＰの磁化と同一向きに外部から磁界を印加することにより、ＭＴＪ素子Ｍを低抵抗状態（データ「０」）に設定することが可能である。
【００５９】
次に、リファレンスセルＲＣiについて説明する。
リファレンスセルＲＣiは、図３に示すように、１つのＭＴＪ素子Ｍと１つの固定抵抗ＦＲの直列回路から構成される。ＭＴＪ素子Ｍは、メモリセルＭＣijを構成するＭＴＪ素子と同一の構造（材質、サイズ、不純物濃度等）を有する。ただし、図２（ｂ）に示すように、ピン層ＭＰとフリー層ＭＦの磁化の方向が互いに揃っている低抵抗状態（平行状態）に設定されている。
【００６０】
固定抵抗ＦＲは、図４（ａ）、（ｂ）に模式的に示すように、半導体層５１に不純物を拡散して形成された拡散層５２、あるいは、基板５３上に形成された多結晶シリコン層５４、等から構成された高精度の線形抵抗である。
【００６１】
固定抵抗ＦＲの抵抗値Ｒoffsetは、０より大きく、且つ、Ｒap−Ｒp（＝Ｒp×ＭＲ比）より小さい値に設定される。なお、ＭＲ比は、ＭＴＪ素子の抵抗の変化率（Ｒａｐ−Ｒｐ）／Ｒｐである。
【００６２】
固定抵抗ＦＲの抵抗値Ｒoffsetは、さらに、データの読み出し時に、センスアンプＳＡの正（非反転）入力端子に伝達されるデータ電圧Ｖｂと負（反転）入力端子に印加されるリファレンス電圧Ｖrefとの差が、センスアンプＳＡの分解能以上となる値に設定される。ここで、センスアンプＳＡの分解能とは、センスアンプＳＡが、正入力端子の電圧と負入力端子の電圧との差を検出できる最小値を意味する。前述のように、読み出し動作時、データ電圧Ｖｂは、垂直ビット線ＶＢＬを介して、正入力端子に伝達され、リファレンス電圧Ｖrefは、リファレンスビット線BLRを介して負入力端子に印加される。言い換えれば、センスアンプＳＡが持つ分解能で正しくセンス増幅動作が可能なＭＴＪ素子ばらつきの許容上限値α（％）を用いてＲoffset＝（α／１００）×Ｒpに設定される。このとき、図３の回路のリファレンス抵抗値は合計して Ｒp＋（α／１００）×Ｒp となる。
【００６３】
また、各リファレンスセルＲＣのＭＴＪ素子Ｍは、読み出し電流が流れた時に、その低抵抗状態が維持されるように接続される。例えば、読み出し時に、リファレンスビット線ＢＬRの電圧がリファレンスソース線ＳＬRよりも高く設定される本実施形態の構成では、フリー層ＭＦがリファレンスビット線ＢＬR側に、ピン層ＭＰがリファレンスソース線ＳＬR側に接続される。
【００６４】
なお、読み出し用負荷トランジスタＲＴjと、ビット線ＢＬjと、選択トランジスタＳＴijと、ソース線ＳＬjと、読み出し／書き込みトランジスタＲＷＱjとは、アクセス対象のメモリセルＭＣijの抵抗を電圧に変換する抵抗電圧変換回路として機能する。
【００６５】
また、リファレンスセルアレー２２は、メモリセルＭＣijに記憶されたデータを読み出す際の、基準抵抗値を提供するリファレンス回路として機能する。リファレンスセルアレー２２は、メモリセルＭＣijを構成するＭＴＪと同一構成を有し、低抵抗Ｒpに設定されたＭＴＪと固定抵抗ＦＭとの直列回路から構成される。また、リファレンス読み出し用負荷トランジスタＲＴRと、リファレンスビット線ＢＬRと、リファレンス選択トランジスタＡＴiと、リファレンスソース線ＳＬRと、リファレンス読み出し／書き込みトランジスタＲＷＱRとは、アクセス対象のメモリセルＭＣijから読み出し用負荷トランジスタＲＴjまでの距離に相当する距離だけ、リファレンス読み出し用負荷トランジスタＲＴRから離れた位置のリファレンスセルＲＣiを選択する。選択されたリファレンスセルＲＣiが提供する基準抵抗値をリファレンス電圧Ｖrefに変換するリファレンス電圧変換回路として機能する。
【００６６】
上述のメモリセルＭＣijを構成するＭＴＪ素子とリファレンスセルＲＣiを構成するＭＴＪ素子は同一の製造プロセスで構成される。また、トランジスタＳＴij、ＡＴi、ＲＴj、ＲＴR、ＷＴＰj、ＷＴＰR、ＷＴＮj、ＷＱj、ＲＷＱj、ＲＷＱR、ＣＴj、ＣＴRは、同一の製造プロセスで構成される。ビット線同士、ワード線同士、ソース線同士も同一のプロセスで製造される。従って、製造工程で発生する誤差などは、いずれの構成要素にもほぼ同等に影響している。
【００６７】
図５に模式的に示すように、メモリセルＭＣ11〜ＭＣmnとリファレンスセルＲＣ1〜ＲＣmとは、全体で１つのマトリクスを構成し、半導体基板４１上の３次元空間上で規則的に配列して形成されている。第ｉ行のメモリセルＭＣi1〜ＭＣinとリファレンスセルＲＣiは、一列に配列されている。また、第ｊ列のメモリセルＭ1j〜ＭmjとリファレンスセルＲＣ1〜ＲＣmは、それぞれ、半導体基板４１上で、直線上に配列されている。
【００６８】
また、少なくともリファレンスセルＲＣiを形成するＭＴＪ素子Ｍは、フリー層ＭＦ、絶縁層ＭＩ、ピン層ＭＰを結ぶ軸、が同一の方向を向くように構成されている。なお、メモリセルＭＣijを構成するＭＴＪ素子も同一の方向を向いていることが望ましい。このような構成とすると、外部から閾値以上の強度の磁界を印加することにより、フリー層ＭＦの磁化の方向を一括して設定することが可能である。また、印加する磁界の向きを制御することにより、ＭＴＪ素子Ｍを高抵抗状態と低抵抗状態のいずれにも切り替えることが可能である。
【００６９】
また、ワード線ＷＬ1〜ＷＬm、ビット線ＢＬ1〜ＢＬn、リファレンスビット線ＢＬR、ソース線ＳＬ1〜ＳＬn、リファレンスソース線ＳＬR、読み出し用負荷トランジスタＲＴ1〜ＲＴn、リファレンス読み出し用負荷トランジスタＲＴR、読み出し／書き込みトランジスタＲＷＱ1〜ＲＷＱn、リファレンス読み出し／書き込みトランジスタＲＷＱR等も３次元空間内で規則的に配列されている。
【００７０】
従って、メモリセルＭＣijを読み出す場合に、読み出し用負荷トランジスタＲＴjからメモリセルＭＣijまでのビット線ＢＬjの長さと、リファレンス読み出し用負荷トランジスタＲＴRからリファレンスセルＲＣiまでのリファレンスビット線ＢＬRの長さは等しい。従って、その配線抵抗もほぼ等しい。
【００７１】
同様に、メモリセルＭＣijから読み出し／書き込みトランジスタＲＷＱjまでのソース線ＳＬjの長さと、リファレンスセルＲＣiからリファレンス読み出し／書き込みトランジスタＲＷＱRまでのリファレンスソース線ＳＬRの長さは等しい。従って、その配線抵抗もほぼ等しい。
【００７２】
次に、上記構成を有する、記憶回路１１の動作を説明する。
（初期設定）
図１に示す構成の記憶回路１１を使用するには、全てのリファレンスセルＲＣを構成するＭＴＪ素子Ｍを平行状態（低抵抗状態）に設定し、リファレンスセルＲＣの抵抗値を所定の値に設定する。
抵抗値をこのように設定する方法を２つ説明する。
【００７３】
（外部磁界を印加する第１の方法）
図６に示すように、製造された記憶回路１１を含む半導体基板４１を、磁界発生装置４２の磁気ギャップに、予め定められた向きに配置する。次に、スイッチＳＷを一定時間オンして、直流電源ＤＣからコイルに直流電流を一定時間流す。これにより、一定方向で一定強度の磁界が印加され、全てのリファレンスセルＲＣを構成する全てのＭＴＪ素子Ｍを平行状態（低抵抗状態）に設定することにより、データ「０」を書き込む。これにより、全てのリファレンスセルＲＣを構成する全てのＭＴＪ素子Ｍの抵抗値はＲpに設定される。
【００７４】
なお、全てのＭＴＪ素子が同一の方向を向いて形成されている場合には、全てのＭＴＪ素子を同一の値に設定することも可能である。また、一部のＭＴＪ素子の向きを逆に形成しておくことにより、一部のＭＴＪ素子のみに「１」を書き込むことも可能である。
【００７５】
（電流書き込みによる第２の方法）
リファレンスセルＲＣに書き込み電流を流すことにより低抵抗状態（平行状態）に設定する。
まず、リファレンスコラムデコーダ３３は、リファレンスコラム線ＣＬRをハイレベルとする。一方、リード／ライトコントローラ３４は、書き込み制御信号ＷＢＬＨをハイレベルとする。これにより、リファレンスナンドゲートＮＧRがローレベルの信号を出力する。これにより、リファレンス書き込みトランジスタＷＴＰRがオンする。
【００７６】
一方、ローデコーダ３１は、上位装置の制御に従って、ワード線ＷＬ1をハイレベルに設定し、他のワード線ＷＬをグランドレベルに設定する。これにより、リファレンス選択トランジスタＡＴ1がオンする。
【００７７】
すると、リファレンス書き込み用トランジスタＷＴＰR→リファレンスビット線ＢＬR→リファレンスセルＲＣ1→リファレンス選択トランジスタＡＴ1→リファレンスソース線ＳＬR→リファレンス読み出し／書き込みトランジスタＲＷＱR→グランドと電流が流れる。これにより、リファレンスセルＲＣ1を構成するＭＴＪ素子Ｍに電流が流れ、図２（ｂ）に示すように、ＭＴＪ素子Ｍのフリー層ＭＦの磁化方向はピン層ＭＰと同一方向になる。このため、ＭＴＪ素子Ｍの両端子間の抵抗は低抵抗Ｒpとなる。
【００７８】
ローデコーダ３１は、一定時間経過して、リファレンスセルＲＣ1へのデータ「０」の書き込みが完了すると、上位装置の制御に従って、ワード線ＷＬ1をローレベルとし、ワード線ＷＬ2をハイレベルとする。これにより、リファレンス選択トランジスタＡＴ2がオンし、リファレンス書き込み用トランジスタＷＴＰR→リファレンスビット線ＢＬR→リファレンスセルＲＣ2→リファレンス選択トランジスタＡＴ2→リファレンスソース線ＳＬR→リファレンス読み出し／書き込みトランジスタＲＷＱR→グランドと電流が流れる。これにより、リファレンスセルＲＣ2を構成するＭＴＪ素子Ｍに電流が流れ、ＭＴＪ素子Ｍの両端子間の抵抗は低抵抗Ｒpとなる。
【００７９】
以後、同様にして、リファレンス選択トランジスタＡＴ3〜ＡＴmを順番に選択することにより、リファレンスセルＲＣ3〜ＲＣmに電流を順番に流し、各ＭＴＪ素子Ｍにデータ「０」を書き込む。
【００８０】
こうして、全てのリファレンスセルＲＣ1〜ＲＣmにデータ「０」を書き込むと、初期化処理が完了する。
【００８１】
（読み出し動作）
次に、読み出し動作について図７のタイミングチャートを参照して説明する。
【００８２】
第ｉ行ｊ列のメモリセルＭＣijからデータを読み出す場合、コラムデコーダ３２は、コラムアドレスをデコードし、図７（ｂ）に示すように、第ｊ列のコラム線ＣＬjをハイレベルに、他のコラム線ＣＬをローベルに維持する。また、リファレンスコラムデコーダ３３は、図７（ｂ）に示すように、リファレンスコラム線ＣＬRをハイレベルとする。
【００８３】
続いて、リード／ライトコントローラ３４は、図７（ｃ）に示すように、リードイネーブル信号ＲＥをハイレベルとする。これにより、第ｊ列のナンドゲートＲＧjの入力が共にハイレベルとなって、ナンドゲートＲＧjの出力はローレベルとなり、読み出し用負荷トランジスタＲＴjがオンする。これにより、図７（ｅ）に示すように、第ｊ列のビット線ＢＬjが読み出し電圧ＶＲにより一旦充電される。
【００８４】
同様に、リファレンスナンドゲートＲＧRの入力が共にハイレベルとなって、リファレンスナンドゲートＲＧRの出力がローレベルとなり、リファレンス読み出し用負荷トランジスタＲＴRがオンする。これにより、図７（ｆ）に示すように、リファレンスビット線ＢＬRが読み出し電圧ＶＲにより一旦充電される。
【００８５】
また、オアゲートＯＲの一方の入力であるリードイネーブル信号ＲＥがハイレベルとなることで、オアゲートＯＲの出力がハイレベルとなり、読み出し／書き込みトランジスタＲＷＱ1〜ＲＷＱnがオンする。これにより、ｊ列のソース線ＳＬjはグランドに接続される。
【００８６】
続いて、ローデコーダ３１は、ローアドレスをデコードし、図７（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴiとリファレンス選択トランジスタＡＴiがオンする。
【００８７】
選択トランジスタＳＴiがオンすることにより、読み出し用負荷トランジスタＲＴj→ビット線ＢＬj→メモリセルＭＣij→ソース線ＳＬj→読み出し／書き込みトランジスタＲＷＱj→グランド、と電流が流れる。これにより、ビット線ＢＬjの電圧は、図７（ｅ）に示すように、メモリセルＭＣijの抵抗値に対応する電圧に徐々に変化する。具体的には、ビット線ＢＬjの電圧は、メモリセルＭＣijを構成するＭＴＪ素子Ｍの抵抗値が高抵抗（記憶データが「１」）の場合には、比較的高電圧に変化し、ＭＴＪ素子Ｍの抵抗値が低抵抗（記憶データが「０」）の場合には、比較的低電圧に変化する。ビット線ＢＬjの電圧は、コラム線ＣＬjがハイレベルであるために、オンしているコラム選択トランジスタＣＴjと垂直ビット線ＶＢＬを介して、センスアンプＳＡの正入力端子に伝達される。なお、垂直ビット線ＶＢＬの線幅が大きく、また、センスアンプＳＡの入力インピーダンスが大きいため、垂直ビット線ＶＢＬでの電圧降下は小さい。
【００８８】
また、リファレンス選択トランジスタＡＴiがオンすることにより、リファレンス読み出し用負荷トランジスタＲＴR→リファレンスビット線ＢＬR→リファレンスセルＲＣi→リファレンス選択トランジスタＡＴi→リファレンスソース線ＳＬR→リファレンス読み出し／書き込みトランジスタＲＷＱR→グランド、と電流が流れる。これにより、リファレンスビット線ＢＬRの電圧は、図７（ｆ）に示すようにリファレンス電圧Ｖrefに変化する。リファレンスビット線ＢＬRの電圧は、リファレンスコラム線ＣＬRがハイレベルであるために、オンしているリファレンスコラム選択トランジスタＣＴRを介してセンスアンプＳＡの負入力端子に伝達される。
【００８９】
センスアンプＳＡは、図７（ｇ）に示すように、正入力端に印加された垂直ビット線ＶＢＬのデータ電圧Ｖｂが負入力端に印加されたリファレンス電圧Ｖrefより高ければハイレベル、垂直ビット線ＶＢＬのデータ電圧Ｖｂがリファレンス電圧Ｖrefより低ければローレベルのＤＡＴＡ信号を出力する。ハイレベルを「１」、ローレベルを「０」として信号処理することにより、第ｉ行ｊ列のメモリセルＭＣijの記憶データを読み出したことになる。
【００９０】
その後、ワード線ＷＬi、リードイネーブル信号ＲＥ、コラム線ＣＬjを順次ローレベルとして、１回の読み出しサイクルを終了する。
【００９１】
なお、読み出し動作では、図７（ｄ）に示すように、書き込み制御信号ＷＢＬＨ，ＷＢＬＬ，ＷＳＬＨ，ＷＳＬＬはローレベルを維持する。
【００９２】
（書き込み動作）
第ｉ行ｊ列のメモリセルＭＣijにデータを書き込む場合、コラムデコーダ３２は、コラムアドレスをデコードし、図８（ｂ）、図９（ｂ）に示すように、第ｊ列のコラム線ＣＬjをハイレベルに、他のコラム線ＣＬをローベルに維持する。
一方、リード／ライトコントローラ３４は、書き込みデータに応じて、書き込み制御信号ＷＢＬＨ，ＷＢＬＬ，ＷＳＬＨ，ＷＳＬＬを制御する。
【００９３】
まず、「０」を書き込む場合の動作を説明する。
この場合、リード／ライトコントローラ３４は、図８（ｃ）に示すように、書き込み制御信号ＷＢＬＨ，とＷＳＬＬをハイレベルとし、図８（ｄ）に示すように、書き込み制御信号ＷＢＬＬとＷＳＬＨをローレベルに維持する。コラム線ＣＬjと書き込み制御信号ＷＢＬＨとが共にハイレベルとなることにより、第ｊ列の書き込みナンドゲートＮＧjの出力はローレベルとなる。従って、書き込みトランジスタＷＴＰjがオンする。これにより、図８（ｅ）に示すように、ビット線ＢＬjが書き込み電圧となる。
【００９４】
一方、書き込み制御信号ＷＳＬＬがハイレベルとなることにより、オアゲートＯＲの出力がハイレベルとなり、読み出し／書き込みトランジスタＲＷＱjがオンし、図８（ｆ）に示すように、ソース線ＳＬjが接地される。
【００９５】
続いて、ローデコーダ３１は、ローアドレスをデコードし、図８（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴiがオンする。
【００９６】
これにより、書き込みトランジスタＷＴＰj→ビット線ＢＬj→メモリセルＭＣij→ソース線ＳＬj→読み出し／書き込みトランジスタＲＷＱj→グランド、と電流が流れる。これにより、メモリセルＭＣijを構成するＭＴＪ素子Ｍに電流が流れ、平行状態に設定され、その抵抗値は低抵抗となる。すなわち、データ「０」が書き込まれる。
【００９７】
次に、データ「１」を書き込む場合の動作を説明する。
この場合、リード／ライトコントローラ３４は、図９（ｄ）に示すように、書き込み制御信号ＷＢＬＬとＷＳＬＨをハイレベルとし、図９（ｃ）に示すように、書き込み制御信号ＷＢＬＨとＷＳＬＬをローレベルに維持する。コラム線ＣＬjと書き込み制御信号ＷＢＬＬとが共にハイレベルとなることにより、第ｊ列のアンドゲートＡＧjの出力はハイレベルとなる。これにより、書き込みトランジスタＷＴＮjがオンする。
【００９８】
一方、書き込み制御信号ＷＳＬＨがハイレベルとなることにより、インバータＩＮの出力がローレベルとなり、書き込みトランジスタＷＱjがオンし、図９（ｆ）に示すように、ソース線ＳＬjに書き込み電圧ＶＷが印加される。
【００９９】
続いて、ローデコーダ３１は、ローアドレスをデコードし、図９（ａ）に示すように、第ｉ行のワード線ＷＬiをハイレベルとし、他のワード線ＷＬをローレベルに維持する。これにより、選択トランジスタＳＴiがオンする。
【０１００】
従って、書き込みトランジスタＷＱj→ソース線ＳＬj→メモリセルＭＣij→ビット線ＢＬj→書き込みトランジスタＷＴＮj→グランド、と電流が流れる。これにより、メモリセルＭＣijを構成するＭＴＪ素子Ｍに電流が流れ、ＭＴＪ素子Ｍは反平行状態に設定され、その抵抗値は高抵抗となる。すなわち、データ「１」が書き込まれる。
【０１０１】
その後、ワード線ＷＬi、コラム線ＣＬj、書き込み制御信号ＷＢＬＬ、書き込み制御信号ＷＳＬＨを順次ローレベルとして、１サイクル分の書き込み処理を終了する。
【０１０２】
以上説明したように、本実施の形態に係る記憶回路１１は、以下の特徴を有する。
１）  初期状態にリファレンスセルＲＣにデータを書き込むために、複雑な構成や複雑な作業が必要ない。
【０１０３】
２）  リファレンスセルを構成するＭＴＪ素子が、メモリセルを構成するＭＴＪ素子と同一の構成及び同一の工程を経て形成される。従って、リファレンスセルとメモリセルとは、環境の変化、製造工程のばらつきなどによる影響を同様に受ける。このため、環境や工程の影響により、メモリ素子ＭＣを構成するＭＴＪ素子Ｍの抵抗値が所期値よりも小さくなる（大きくなる）ように変動した場合には、リファレンスセルＲＣを構成するＭＴＪ素子Ｍの抵抗値も所期値よりも小さくなる（大きくなる）ように変動する。メモリセルＭＣの抵抗値の変動とリファレンスセルＲＣの抵抗値の変動が同一の傾向となるため、センスアンプＳＡの差動動作により、変動分が相殺される。従って、誤動作を抑えることができる。
【０１０４】
３）  メモリセルＭＣijにリードアクセスする際には、リファレンスセルＲＣiにアクセスする。メモリセルＭＣijから読み出し用負荷トランジスタＲＴjまでのビット線ＢＬjの長さと、リファレンスセルＲＣiからリファレンス読み出し用負荷トランジスタＲＴRまでのリファレンスビット線ＢＬRの長さはほぼ等しい。同様に、メモリセルＭＣijから読み出し／書き込みトランジスタＲＷＱjまでのソース線ＳＬjの長さと、リファレンスセルＲＣiからリファレンス読み出し／書き込みトランジスタＲＷＱRまでのリファレンスソース線ＳＬRの長さはほぼ等しい。また、ビット線ＢＬjに接続されているトランジスタのサイズと特性と、リファレンスビット線ＢＬRに接続されているトランジスタのサイズと特性、とは互いに等しい。このため、配線や素子抵抗のばらつきによる誤動作、誤判別がおこりにくい。
【０１０５】
４）  この実施の形態の構成では、同一行のｎ個のメモリセルＭＣに１つのリファレンスセルＲＣｊが配置される。このため、リファレンスセルＲＣへの読み出しアクセスはメモリセルＭＣへの読み出しアクセスに比して、平均ｎ倍、通常１００倍〜１０００倍となる。
このように繰り返して、リードアクセスが行われると、読み出し電流のためにリファレンスセルＲＣの記憶データが書き換えられてしまうリードデスターブが発生する虞がある。この実施の形態では、リファレンスセルＲＣを構成するＭＴＪ素子Ｍが、リード時に流れる電流により「０」が書き込まれる（平行状態となる）向きに接続されている。このため、リードデスターブは発生しない。従って、リードデスターブによる誤動作を抑えることができ、また、リファレンスセルＲＣの記憶データをメンテナンスする手間が省ける。
【０１０６】
この実施の形態における有効性を確認するため、メモリセルの実効的な読み出し信号電圧ΔVeffを次式から算出した。
ΔVeff＝メモリセル読み出し電圧−リファレンス電圧
このΔVeffが大きいほど、信号電圧の許容範囲が広く、よりメモリセルの動作に有利である。個々のメモリセルのΔVeffを、ＭＴＪ素子Ｍの抵抗が標準偏差σの正規分布のばらつきを持つと仮定して、モンテカルロ回路シミュレーションを用いて算出した。また、一般に温度が異なるとＭＴＪ素子の特性は異なる。このため、室温２５℃で図１０（ａ）の特性を、高温１２５℃で図１０（ｂ）の特性を、それぞれ有するＭＴＪ素子を仮定した。また、従来技術と比較するため、特許文献１で開示された構成について、ΔＶｅｆｆを同じ条件で算出した。
【０１０７】
それぞれの温度において算出した、各メモリセルのΔVeffの累積度数分布グラフを図１１（ａ）、（ｂ）に示す。
図１１（ａ）、（ｂ）から、従来技術に比べてこの実施の形態では、室温において許容範囲が平均で約５０％の増加が見込まれ、高温においても平均で約２５％の増加が見込まれる。
このように、本実施の形態に係る記憶回路は、室温において従来の記憶回路よりも高い優位性を示した。また、高温においても変わらず従来の記憶回路より優れている。従って、温度変動にかかわらず、データを安定して記憶し・読み出すことができる。
【０１０８】
本発明は、上記実施の形態に限定されず、種々の変形及び応用が可能である。
例えば、上記実施の形態においては、各リファレンスセルＲＣiが固定抵抗ＦＲとＭＴＪ素子Ｍとを備えた。この発明は、これに限定されない。例えば、図１２（ａ）に示すように、固定抵抗ＦＲを複数のリファレンスセルＲＣiに共通にすることも可能である。
この構成では、各リファレンスセルＲＣiは、１つのＭＴＪ素子Ｍから構成される。
固定抵抗ＦＲの一端は、リファレンスビット線ＢＬRを介して、リファレンスセルＲＣ1〜ＲＣmの一端に共通に接続されている。
固定抵抗ＦＲの他端は、リファレンスビット線ＢＬRとリファレンスコラム選択トランジスタＣＴRを介して、センスアンプＳＡの負入力端子に接続されている。
この構成の場合、読み出しの基準となる基準抵抗値は、リファレンス選択トランジスタＡＴiで選択されたリファレンスセルＲＣiと固定抵抗ＦＲとが直列に接続されて得られる。
【０１０９】
従って、リファレンス回路は、それぞれが、メモリセルＭＣijを構成するＭＴＪ素子と同一構成を有し、低抵抗Ｒpに設定されたＭＴＪ素子から構成されるリファレンスセルＲＣのマトリクスと、線形抵抗（固定抵抗）ＦＲとから構成される。また、リファレンス電圧変換回路は、リファレンスビット線ＢＬRと、リファレンスビット線ＢＬRに接続されたリファレンス読み出し用負荷トランジスタＲＴRと、アクセス対象のメモリセルＭＣijから読み出し用負荷トランジスタＲＴjまでの距離に相当する距離だけ、リファレンス読み出し用負荷トランジスタＲＴRから離れた位置のリファレンスセルＲＣiを選択するリファレンス選択トランジスタＡＴiと、から構成される。
【０１１０】
また、図１２（ａ）の回路構成において、リファレンスビット線ＢＬRに挿入している固定抵抗ＦＲを、図１２（ｂ）に示すように、リファレンスソース線ＳＬRに配置することも可能である。この場合、リファレンスソース線ＳＬRの、最もリファレンス読み出し／書き込みトランジスタＲＷＱR寄りのリファレンスセルＲＣ1の接続点とグランドとの間に固定抵抗ＦＲが接続される。換言すると、リファレンスセルＲＣの他端の共通接続点と接地端との間に固定抵抗ＦＲが接続される。
【０１１１】
また、リファレンスビット線ＢＬRに接続されたリファレンス書き込みトランジスタＷＴＰRは、リファレンスセルＲＣに外部磁界でのみ初期データ（「０」）を書き込む場合は、不用である。
【０１１２】
上記実施の形態では、ＭＴＪ素子の低抵抗にデータ「０」を、高抵抗にデータ「１」を割り当てたが、ＭＴＪ素子の低抵抗にデータ「１」を、高抵抗にデータ「０」を割り当ててもよい。
【０１１３】
メモリセルアレー２１とリファレンスセルアレー２２の配置は任意である。
【０１１４】
例えば、図１３に例示するように、メモリセルアレー２１を２つのブロックに分割し、その間に、リファレンスセルアレー２２を配置するようにしてもよい。このような構成とすれば、メモリセルの列方向の位置による、メモリセルからセンスアンプＳＡの配線抵抗と、リファレンスセルからセンスアンプＳＡへの配線抵抗のばらつきを抑えることができる。
なお、図１３では、リファレンスセルをセンスアンプＳＡの正入力端子に接続している。
【０１１５】
また、図１４に例示するように、センスアンプＳＡを挟んで、メモリセルアレー２１とリファレンスセルアレー２２をＬとＲの２つに分割して配置してもよい。
【０１１６】
また、記憶回路１１の回路構成とタイミングチャートと動作は、例示であり、これらに限定されるものではない。回路の論理等も任意である。例えば、コラム選択トランジスタＣＴjは、コラム線ＣＬjとリードイネーブル信号ＲＥのアンドを取って、ゲートに印加してもよい。
【０１１７】
また、図１の構成において、選択トランジスタＳＴiをメモリセルＭＣijよりもソース線ＳＬj側に配置したが、配置の順番は任意である。同様に、図１、図１２（ａ）、（ｂ）の構成において、リファレンス選択トランジスタＡＴiをリファレンスセルＲＣiよりもリファレンスソース線ＳＬR側に配置したが、配置の順番は任意である。
【０１１８】
その他、書き込みデータを書き込む記憶素子は、ＭＴＪ素子に限定されず、ReRAM（Resistance Random Access Memory）等の抵抗変化型の記憶素子であればよい。
この場合も、リファレンス回路を構成する抵抗変化型素子を、記憶セルを構成する抵抗変化型素子と同一の構成とし低抵抗ＲＬに設定する。さらに、線形抵抗ＦＲの抵抗値を、０より大きく、抵抗変化型素子の高抵抗ＲＨと低抵抗ＲＬとの差より小さくする。特に、線形抵抗ＦＲの抵抗値は、（α／１００）×ＲＬに実質的に等しいことが望ましい。ここでαは、この記憶回路に用いられるセンスアンプの分解能（正入力端子の電圧と負入力端子の電圧との差を検出できる最小値）から許容される抵抗変化型素子の抵抗値ばらつき上限値（％）である。この場合も、図１に示すようにリファレンスセル毎に固定抵抗を配置する構成も、図１２（ａ）、（ｂ）に示すように、複数のリファレンスセル（抵抗変化型素子）に１つの固定抵抗を配置する（共用する）構成も可能である。
【０１１９】
以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。
【０１２０】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内およびそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【０１２１】
本出願は、２０１５年５月１５日に出願された日本国特許出願２０１５−１００５４２号に基づくものであり、その明細書、特許請求の範囲、図面および要約書を含むものである。上記日本国特許出願における開示は、その全体が本明細書中に参照として含まれる。
【符号の説明】
【０１２２】
１１  記憶回路
２１  メモリセルアレー
２２  リファレンスセルアレー
３１  ローデコーダ
３２  コラムデコーダ
３３  リファレンスコラムデコーダ
３４  リード／ライトコントローラ
４１  半導体基板
４２  磁気発生装置
５１  半導体層
５２  拡散層
５３  基板
５４  多結晶シリコン層
ＣＬ1〜ＣＬn  コラム線
ＣＬR  リファレンスコラム線
ＷＬ1〜ＷＬm  ワード線
ＢＬ1〜ＢＬn  ビット線
ＢＬR  リファレンスビット線
ＶＢＬ  垂直ビット線
ＳＴ11〜ＳＴmn  選択トランジスタ
ＡＴ１〜ＡＴｍ  リファレンス選択トランジスタ
ＳＬ1〜ＳＬn  ソース線
ＳＬR  リファレンスソース線
ＲＴ1〜ＲＴn  読み出し用負荷トランジスタ
ＲＴR  リファレンス読み出し用負荷トランジスタ
ＣＴ1〜ＣＴn  コラム選択トランジスタ
ＣＴR  リファレンスコラム選択トランジスタ
ＷＴＰ1〜ＷＴＰn  書き込みトランジスタ
ＷＴＰR  リファレンス書き込みトランジスタ
ＷＴＮ1〜ＷＴＮn  書き込みトランジスタ
ＷＱ1〜ＷＱn  書き込みトランジスタ
ＲＷＱ1〜ＲＷＱn  読み出し／書き込みトランジスタ
ＲＷＱR  リファレンス読み出し／書き込みトランジスタ
ＲＧ1〜ＲＧn  ナンドゲート
ＲＧR  リファレンスナンドゲート
ＮＧ1〜ＮＧn  ナンドゲート
ＮＧR  リファレンスナンドゲート
ＡＧ1〜ＡＧn  アンドゲート
ＯＲ  オアゲート
ＩＮ  インバータ
ＳＡ  センスアンプ
ＶＲ  読み出し電圧
ＶＷ  書き込み電圧
【図１】
2016186086.tif 000003
【図２】
2016186086.tif 000004
【図３】
2016186086.tif 000005
【図４】
2016186086.tif 000006
【図５】
2016186086.tif 000007
【図６】
2016186086.tif 000008
【図７】
2016186086.tif 000009
【図８】
2016186086.tif 000010
【図９】
2016186086.tif 000011
【図１０】
2016186086.tif 000012
【図１１】
2016186086.tif 000013
【図１２】
2016186086.tif 000014
【図１３】
2016186086.tif 000015
【図１４】
2016186086.tif 000016
【手続補正書】
【提出日】平成28年11月4日(2016.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配置され、それぞれ、実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と、該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段とから構成され、
読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
それぞれが、前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成されたリファレンス回路と、
前記リファレンスセルに接続されたリファレンスビット線と、前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される記憶回路。
【請求項２】
前記抵抗変化型素子は、高抵抗ＲＨと低抵抗ＲＬの何れかに設定可能であり、
前記リファレンス回路を構成する線形抵抗は、その抵抗値が０より大きく、前記高抵抗ＲＨと前記低抵抗ＲＬとの差（ＲＨ−ＲＬ）よりも小さい、
請求項１に記載の記憶回路。
【請求項３】
前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、（α／１００）×ＲＬに実質的に等しい、
請求項２に記載の記憶回路。
【請求項４】
（削除）
【請求項５】
前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルの接続点と前記リファレンス負荷トランジスタのとの接続点との間、または、リファレンスセルの他端の共通接続点と接地端との間に介挿されている、
請求項１、２又は３に記載の記憶回路。
【請求項６】
前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている、
請求項１乃至３と５のいずれか１項に記載の記憶回路。
【請求項７】
前記リファレンス回路を構成する複数の前記抵抗変化型素子は同一の方向に向いて配置された磁気トンネル接合素子から構成されている、
請求項１乃至３、５、６の何れか１項に記載の記憶回路。
【請求項８】
前記リファレンス回路を構成する磁気トンネル接合素子は、磁界が印加されたことにより、低抵抗に設定されている、
請求項７に記載の記憶回路。
【請求項９】
前記リファレンスセルを構成する抵抗変化型素子は、読み出し電流が流れたときに、低抵抗状態が維持されるように、前記リファレンスビット線に接続される、
請求項１乃至３、５乃至８のいずれか１項に記載の記憶回路。
【手続補正書】
【提出日】平成29年11月9日(2017.11.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記目的を達成するために、本発明の記憶回路は、
マトリクス状に配置され、それぞれ、実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と、該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段とから構成され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
それぞれが、前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成されたリファレンス回路と、
前記リファレンスセルに接続されたリファレンスビット線と、前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、例えば、前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルとの接続点と前記リファレンス負荷トランジスタとの接続点との間、または、リファレンスセルの他端の共通接続点と接地端との間に介挿されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
例えば、前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
例えば、前記リファレンス回路を構成する複数の前記抵抗変化型素子は、同一の方向に向いて配置された磁気トンネル接合素子から構成されている。
この場合、前記リファレンス回路を構成する磁気トンネル接合素子は、磁界が印加されたことにより、低抵抗に設定されることが望ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
例えば、前記リファレンスセルを構成する抵抗変化型素子は、読み出し電流が流れたときに、低抵抗状態が維持されるように、前記リファレンスビット線に接続される。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス状に配置され、それぞれ、実質的に二段階に抵抗値が変化する抵抗変化型素子から構成されたメモリセルと、
前記メモリセルのマトリクスの列毎に配置され、同一列のメモリセルに接続されたビット線と、該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段とから構成され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
それぞれが、前記メモリセルを構成する抵抗変化型素子と実質的に同一構成で、二段階のうちの低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成されたリファレンス回路と、
前記リファレンスセルに接続されたリファレンスビット線と、前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、前記リファレンス回路の抵抗値をリファレンス電圧に変換するリファレンス電圧変換回路と、
前記ビット線のデータ電圧と前記リファレンスビット線のリファレンス電圧とを比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される記憶回路。
【請求項２】
前記抵抗変化型素子は、高抵抗ＲＨと低抵抗ＲＬの何れかに設定可能であり、
前記リファレンス回路を構成する線形抵抗は、その抵抗値が０より大きく、前記高抵抗ＲＨと前記低抵抗ＲＬとの差（ＲＨ−ＲＬ）よりも小さい、
請求項１に記載の記憶回路。
【請求項３】
前記線形抵抗の抵抗値は、αを前記センスアンプの分解能から許容される抵抗変化型素子の抵抗値ばらつき上限値としたとき、（α／１００）×ＲＬに実質的に等しい、
請求項２に記載の記憶回路。
【請求項４】
前記線形抵抗は、前記リファレンスビット線の、複数の前記リファレンスセルのうちで最もリファレンス負荷トランジスタ寄りのリファレンスセルとの接続点と前記リファレンス負荷トランジスタとの接続点との間、または、リファレンスセルの他端の共通接続点と接地端との間に介挿されている、
請求項１乃至３のいずれか１項に記載の記憶回路。
【請求項５】
前記リファレンスセルのアレイは、メモリセルアレーの間に配置されている、
請求項１乃至４のいずれか１項に記載の記憶回路。
【請求項６】
前記リファレンス回路を構成する複数の前記抵抗変化型素子は同一の方向に向いて配置された磁気トンネル接合素子から構成されている、
請求項１乃至５の何れか１項に記載の記憶回路。
【請求項７】
前記リファレンス回路を構成する磁気トンネル接合素子は、磁界が印加されたことにより、低抵抗に設定されている、
請求項６に記載の記憶回路。
【請求項８】
前記リファレンスセルを構成する抵抗変化型素子は、読み出し電流が流れたときに、低抵抗状態が維持されるように、前記リファレンスビット線に接続される、
請求項１乃至７のいずれか１項に記載の記憶回路。
【国際調査報告】
2016186086.tif 000017
2016186086.tif 000018
2016186086.tif 000019
2016186086.tif 000020