(57)【要約】  ＥＳＤ保護機能付きフィルタ部品（１０）は、実装型インダクタ部品（２０）およびベース基板（３０）を備える。ベース基板（３０）には、ＥＳＤ保護素子（４０）とキャパシタ（５０）とが形成されている。ベース基板（３０）は、半導体基板（３１）、表面側再配線層（３２２）、および裏面側再配線層（３２１）を備える。表面側再配線層（３２２）の外面には、実装型インダクタ部品（２０）が接続される第１実装部品用接続端子導体（３４１）と第２実装部品用接続端子導体（３４２）とが形成されている。裏面側再配線層（３２１）の外面には、第１外部接続用端子導体（３３１）、第２外部接続用端子導体（３３２）、および、第３外部接続用端子導体（３３３）が形成されている。ＥＳＤ保護素子（４０）は、半導体基板（３１）に形成されている。キャパシタ（５０）は、表面側再配線層（３２２）の内部または裏面側再配線層（３２１）の内部に形成されている。
2018025694.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と第２端子との間に接続されたインダクタと、
前記第１端子とグランド端子との間に接続されたＥＳＤ保護素子と、
前記第２端子と前記グランド端子との間に接続されたキャパシタと、
を備えた、ＥＳＤ保護機能付きフィルタ部品であって、
磁性体の内部に形成されたインダクタ導体パターンによって前記インダクタが形成された実装型インダクタ部品と、
前記ＥＳＤ保護素子と前記キャパシタとが形成されたベース基板と、を備え、
前記ベース基板は、
前記ＥＳＤ保護素子が形成された半導体基板と、
前記半導体基板の表面に形成された表面側再配線層と、
前記半導体基板の裏面に形成された裏面側再配線層と、を備え、
前記表面側再配線層の外面には、前記実装型インダクタ部品が接続される第１実装部品用接続端子導体と第２実装部品用接続端子導体とが形成されており、
前記裏面側再配線層の外面には、前記第１端子を構成する第１外部接続用端子導体、前記第２端子を構成する第２外部接続用端子導体、および、前記グランド端子を構成する第３外部接続用端子導体が形成されており、
前記キャパシタは、前記表面側再配線層の内部または前記裏面側再配線層の内部に形成されている、
ＥＳＤ保護機能付きフィルタ部品。
【請求項２】
前記ＥＳＤ保護素子は、前記半導体基板の表面側に形成されており、
前記キャパシタは、前記裏面側再配線層に形成されている、
請求項１に記載のＥＳＤ保護機能付きフィルタ部品。
【請求項３】
前記ＥＳＤ保護素子は、前記半導体基板の裏面側に形成されており、
前記キャパシタは、前記表面側再配線層に形成されている、
請求項１に記載のＥＳＤ保護機能付きフィルタ部品。
【請求項４】
前記キャパシタは、前記半導体基板に当接し、強誘電体と平板導体とを交互に積層したＭＩＭ型のキャパシタである、
請求項２または請求項３に記載のＥＳＤ保護機能付きフィルタ部品。
【請求項５】
前記ＥＳＤ保護素子は、前記半導体基板の表面側に形成されており、
前記キャパシタは、前記表面側再配線層に形成されている、
請求項１に記載のＥＳＤ保護機能付きフィルタ部品。
【請求項６】
前記ＥＳＤ保護素子は、前記半導体基板の裏面側に形成されており、
前記キャパシタは、前記裏面側再配線層に形成されている、
請求項１に記載のＥＳＤ保護機能付きフィルタ部品。
【請求項７】
前記キャパシタは、対向する複数の平板導体と、該複数の平板導体によって挟まれた無機層とによって形成されている、
請求項５または請求項６に記載のＥＳＤ保護機能付きフィルタ部品。
【請求項８】
前記裏面側再配線層は、樹脂層を備える、
請求項１乃至請求項７のいずれかに記載のＥＳＤ保護機能付きフィルタ部品。
【請求項９】
前記表面側再配線層は、樹脂層を備える、
請求項８に記載のＥＳＤ保護機能付きフィルタ部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオード、インダクタ、およびキャパシタを備えるＥＳＤ保護機能付きフィルタ部品に関する。
【背景技術】
【０００２】
従来、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）による電子機器の損傷や誤作動等を防止するため、各種ＥＳＤ保護回路が利用されている。【０００３】
例えば、特許文献１の無線送信装置は、送信回路および受信回路（以下、一括して送受信回路と称する。）とアンテナ端子との間にＥＳＤ保護回路を備える。このＥＳＤ保護回路は、ＥＳＤ保護回路は、ＥＳＤ保護機能とともに、フィルタ機能を有する。【０００４】
ＥＳＤ保護回路は、インダクタ、バリスタ、および、キャパシタを備える。インダクタは、送受信回路とアンテナ端子との間に接続されている。バリスタは、インダクタの一方端子とグランドとの間に接続されている。キャパシタは、インダクタの他方端子とグランドとの間、および、インダクタに並列に接続されている。【０００５】
このような回路構成のＥＳＤ保護回路では、従来、インダクタ、バリスタ、および、キャパシタは、それぞれ個別の実装型部品である。インダクタ、バリスタ、および、キャパシタは、ベース回路基板（プリント配線基板）にそれぞれ実装されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−５４０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＥＳＤ保護回路の構成では、回路構成要素のそれぞれが個別の実装型部品であり、これらがベース回路基板に実装される構造であるので、ＥＳＤ保護回路を構成するスペースが増大してしまう。また、インダクタ、バリスタ、およびキャパシタは、ベース回路基板の引き回し導体によって接続されるため、例えば、フィルタ回路として所望の特性を得られないこともある。【０００８】
したがって、本発明の目的は、所望の特性を実現でき、且つ小型のＥＳＤ保護機能付きフィルタ部品を提供することにある。
【課題を解決するための手段】
【０００９】
この発明のＥＳＤ保護機能付きフィルタ部品は、回路構成として、第１端子と第２端子との間に接続されたインダクタと、第１端子とグランド端子との間に接続されたＥＳＤ保護素子と、第２端子とグランド端子との間に接続されたキャパシタと、を備えている。ＥＳＤ保護機能付きフィルタ部品は、実装型インダクタ部品、および、ベース基板を備える。実装型インダクタ部品は、磁性体の内部に形成されたインダクタ導体パターンによってインダクタを形成している。ベース基板には、ＥＳＤ保護素子とキャパシタとが形成されている。ベース基板は、ＥＳＤ保護素子が形成された半導体基板と、半導体基板の表面に形成された表面側再配線層と、半導体基板の裏面に形成された裏面側再配線層と、を備える。表面側再配線層の外面には、実装型インダクタ部品が接続される第１実装部品用接続端子導体と第２実装部品用接続端子導体とが形成されている。裏面側再配線層の外面には、第１端子を構成する第１外部接続用端子導体、第２端子を構成する第２外部接続用端子導体、および、グランド端子を構成する第３外部接続用端子導体が形成されている。キャパシタは、表面側再配線層の内部または裏面側再配線層の内部に形成されている。【００１０】
この構成では、実装型インダクタ部品は、ＥＳＤ保護素子およびキャパシタが形成されたベース基板の上に載置され、ベース基板に接続されている。これにより、省スペース化され、インダクタ、ＥＳＤ保護素子、および、キャパシタ間の距離が短くなり、不要な引き回し配線が必要なくなる。【００１１】
また、この発明のＥＳＤ保護機能付きフィルタ部品は、次の構成であるとよい。ＥＳＤ保護素子は、半導体基板の表面側に形成されている。キャパシタは、裏面側再配線層に形成されている。【００１２】
この構成では、ＥＳＤ保護素子とキャパシタとの間に半導体基板が介在するため、ＥＳＤ保護素子とキャパシタとの電気的な結合が抑制される。また、キャパシタとグランドとの距離は短くなり、キャパシタとグランドとの間の寄生インダクタンスが抑制される。【００１３】
また、この発明のＥＳＤ保護機能付きフィルタ部品では、次に構成であるとよい。ＥＳＤ保護素子は、半導体基板の裏面側に形成されている。キャパシタは、表面側再配線層に形成されている。【００１４】
この構成では、ＥＳＤ保護素子とキャパシタとの間に半導体基板が介在するため、ＥＳＤ保護素子とキャパシタとの電気的な結合が抑制される。また、ＥＳＤ保護素子とグランドとの距離は短くなり、ＥＳＤ保護素子とグランドとの間の寄生インダクタンスが抑制される。【００１５】
また、この発明のＥＳＤ保護機能付きフィルタ部品では、キャパシタは、半導体基板に当接し、強誘電体と平板導体とを交互に積層したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタであるとよい。【００１６】
この構成では、キャパシタンスの大きなキャパシタが薄型に実現される。【００１７】
また、この発明のＥＳＤ保護機能付きフィルタ部品では、ＥＳＤ保護素子は、半導体基板の表面側に形成されており、キャパシタは、表面側再配線層に形成されていてもよい。【００１８】
この構成では、ＥＳＤ保護素子およびキャパシタとインダクタとの距離が短くなり、この部分における寄生インダクタンスが抑制される。【００１９】
また、この発明のＥＳＤ保護機能付きフィルタ部品では、ＥＳＤ保護素子は、半導体基板の裏面側に形成されており、キャパシタは、裏面側再配線層に形成されていてもよい。【００２０】
この構成では、ＥＳＤ保護素子およびキャパシタとグランドとの間に距離が短くなり、この部分における寄生インダクタンスが抑制される。【００２１】
また、この発明のＥＳＤ保護機能付きフィルタ部品では、キャパシタは、対向する複数の平板導体と、該複数の平板導体によって挟まれた無機層とによって形成されているとよい。【００２２】
この構成では、複数の平板導体間に樹脂層を用いるよりも、キャパシタによる損失が小さくなる。【００２３】
また、この発明のＥＳＤ保護機能付きフィルタ部品では、裏面側再配線層は、樹脂層を備えることが好ましい。【００２４】
この構成では、ＥＳＤ保護機能付きフィルタ部品を外部回路に実装する際の衝撃が、裏面側再配線層によって緩和される。【００２５】
また、この発明のＥＳＤ保護機能付きフィルタ部品では、表面側再配線層は、樹脂層を備えていることが好ましい。【００２６】
この構成では、ベース基板に実装型インダクタ部品を実装する際の衝撃が、表面側再配線層によって緩和される。
【発明の効果】
【００２７】
この発明によれば、所望の特性を実現し、且つ小型のＥＳＤ保護機能付きフィルタ部品を実現できる。
【図面の簡単な説明】
【００２８】
【図１】（Ａ）は本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の外観斜視図であり、（Ｂ）はその分解斜視図である。
【図２】（Ａ）は本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の表面図であり、（Ｂ）は本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の裏面図である。
【図３】（Ａ）は、本発明の第１の実施形態に係るベース基板の構成を示す断面図であり、（Ｂ）は、ベース基板のＥＳＤ保護素子の部分を拡大した断面図である。本発明の第１の実施形態に係るベース基板の構成を示す断面図である。
【図４】本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の等価回路図である。
【図５】本発明の第２の実施形態に係るベース基板の構成を示す断面図である。
【図６】本発明の第３の実施形態に係るベース基板の構成を示す断面図である。
【図７】本発明の第４の実施形態に係るベース基板の構成を示す断面図である。
【発明を実施するための形態】
【００２９】
本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品について、図を参照して説明する。図１（Ａ）は、本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の外観斜視図である。図１（Ｂ）は、本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の分解斜視図である。図２（Ａ）は、本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の表面図である。図２（Ｂ）は、本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の裏面図である。図３（Ａ）は、本発明の第１の実施形態に係るベース基板の構成を示す断面図である。図３（Ｂ）は、ベース基板のＥＳＤ保護素子の部分を拡大した断面図である。図４は、本発明の第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品の等価回路図である。なお、以下では、ＥＳＤ保護機能付きフィルタ部品は、単にフィルタ部品と称する。
【００３０】
まず、図４を用いて、本実施形態に係るフィルタ部品の回路構成を説明する。フィルタ部品１０は、第１端子Ｐ１、第２端子Ｐ２、および、第３端子Ｐ３を備える。第３端子Ｐ３は、グランドに接続される端子であり、本発明の「グランド端子」に対応する。フィルタ部品１０は、インダクタＬ、ダイオードＤ、および、キャパシタＣを備える。ダイオードＤは、本発明の「ＥＳＤ保護素子」に対応する。
【００３１】
インダクタＬは、第１端子Ｐ１と第２端子Ｐ２との間に接続されている。ダイオードＤは、第１端子Ｐ１と第３端子Ｐ３との間に接続されている。キャパシタＣは、第２端子Ｐ２と第３端子Ｐ３との間に接続されている。
【００３２】
この構成により、フィルタ部品１０は、第１端子Ｐ１からサージ電流が入力されると、サージ電流を、ダイオードＤを介して第３端子Ｐ３に出力し、グランドに流す。これにより、フィルタ部品１０は、ＥＳＤ保護機能を実現する。また、フィルタ部品１０は、第１端子Ｐ１と第２端子Ｐ２との間においてシリーズ接続されたインダクタＬと、第１端子Ｐ１と第２端子Ｐ２との間においてシャント接続されたキャパシタＣとを備える。したがって、フィルタ部品１０は、インダクタＬのインダクタンスとキャパシタＣのキャパシタンスによって決まる減衰極を有するローパスフィルタの機能を実現する。なお、ダイオードＤは、寄生キャパシタを有するので、この寄生キャパシタのキャパシタンスを利用して、ローパスフィルタのフィルタ特性を決定してもよい。
【００３３】
このように、フィルタ部品１０は、ＥＳＤ保護機能とローパスフィルタの機能とを兼ねている。
【００３４】
次に、フィルタ部品１０の構造について、図１（Ａ）、図１（Ｂ）、図２（Ａ）、図２（Ｂ）、図３（Ａ）、および、図３（Ｂ）を用いて説明する。
【００３５】
フィルタ部品１０は、実装型インダクタ部品２０と、ベース基板３０とを備える。実装型インダクタ部品２０は、ベース基板３０の表面３０２に実装されている。
【００３６】
実装型インダクタ部品２０は、素体２００、外部導体２１１、および、外部導体２１２を備える。素体２００は、直交三軸の方向（Ｘ方向、Ｙ方向、Ｚ方向）に所定寸法を有する。例えば、（Ｘ方向の寸法）×（Ｙ方向の寸法）は、１．０［ｍｍ］×０．５［ｍｍ］、または、０．６［ｍｍ］×０．３［ｍｍ］程度である。Ｚ方向の寸法は、Ｙ方向の寸法と略同じである。素体２００の内部には、図示していないが、Ｚ方向を巻回軸とする螺旋状のインダクタ導体が形成されている。
【００３７】
外部導体２１１は、素体２００におけるＸ方向の第１端部に形成されている。外部導体２１１は、素体２００内のインダクタ導体の一方端に接続されている。外部導体２１２は、素体２００におけるＸ方向の第２端部に形成されている。外部導体２１２は、素体２００内のインダクタ導体の他方端に接続されている。ベース基板３０を表面側から視て、外部導体２１１は、少なくとも第１実装部品用接続端子導体３４１と重なる位置に形成されている。ベース基板３０を表面側から視て、外部導体２１２は、少なくとも第２実装部品用接続端子導体３４２と重なる位置に形成されている。外部導体２１２と外部導体２１１とは、離間している。
【００３８】
ベース基板３０は、半導体基板３１、裏面側再配線層３２１、および、表面側再配線層３２２を備える。裏面側再配線層３２１は、半導体基板３１の第１面３１１に形成されており、表面側再配線層３２２は、半導体基板３１の第２面３１２に形成されている。ベース基板３０のＸ方向の寸法は、実装型インダクタ部品２０のＸ方向の寸法よりも少し大きく、ベース基板３０のＹ方向の寸法は、実装型インダクタ部品２０のＹ方向の寸法よりも少し大きい。この大きくする量は、適宜設定可能であり、一例として、ベース基板３０のＸ方向の寸法は、実装型インダクタ部品２０のＸ方向の寸法よりも０．１［ｍｍ］程度大きく設定されており、ベース基板３０のＹ方向の寸法は、実装型インダクタ部品２０のＹ方向の寸法よりも０．１ｍｍ程度大きく設定されている。ベース基板３０のＺ方向の寸法（厚み）は、実装型インダクタ部品２０のＺ方向の寸法よりも小さく、例えば、０．０５−０．１［ｍｍ］程度である。
【００３９】
裏面側再配線層３２１の外面、すなわち、裏面側再配線層３２１における半導体基板３１側の面と反対側の面であり、ベース基板３０の裏面３０１には、第１外部接続用端子導体３３１、第２外部接続用端子導体３３２、第３外部接続用端子導体３３３、ダミー端子導体３３４が形成されている。第１外部接続用端子導体３３１、第２外部接続用端子導体３３２、第３外部接続用端子導体３３３、および、ダミー端子導体３３４は、裏面３０１の四角にそれぞれ形成されている。
【００４０】
具体的に、第１外部接続用端子導体３３１は、裏面３０１におけるＸ方向の一方端でＹ方向の一方端の角部に形成されており、第２外部接続用端子導体３３２は、裏面３０１におけるＸ方向の一方端でＹ方向の他方端の角部に形成されている。第３外部接続用端子導体３３３は、裏面３０１におけるＸ方向の他方端でＹ方向の一方端の角部に形成されており、ダミー端子導体３３４は、裏面３０１におけるＸ方向の他方端でＹ方向の他方端の角部に形成されている。
【００４１】
表面側再配線層３２２の外面、すなわち、表面側再配線層３２２における半導体基板３１側の面と反対側の面であるベース基板３０の表面３０２には、第１実装部品用接続端子導体３４１と第２実装部品用接続端子導体３４２とが形成されている。
【００４２】
具体的に、第１実装部品用接続端子導体３４１は、表面３０２におけるＸ方向の一方端付近に形成されている。ベース基板３０を表面側から視て、第１実装部品用接続端子導体３４１は、第１外部接続用端子導体３３１および第２外部接続用端子導体３３２と重なっていることが好ましい。これにより、ベース基板３０の面積を小さくできる。
【００４３】
第２実装部品用接続端子導体３４２は、表面３０２におけるＸ方向の他方端付近に形成されている。ベース基板３０を表面側から視て、第２実装部品用接続端子導体３４２は、第３外部接続用端子導体３３３およびダミー端子導体３３４と重なっていることが好ましい。これにより、ベース基板３０の面積を小さくできる。
【００４４】
実装型インダクタ部品２０の外部導体２１１は、第１実装部品用接続端子導体３４１に接合され、外部導体２１２は、第２実装部品用接続端子導体３４２に接続されている。なお、これらの接合は、図示していないが、はんだ等の接合材を用いればよい。
【００４５】
次に、ベース基板３０の内部の構造を、より具体的に説明する。
【００４６】
半導体基板３１は、Ｓｉ等からなる。半導体基板３１には、ＥＳＤ保護素子４０が形成されている。ＥＳＤ保護素子４０は、半導体基板３１における第２面３１２側で、当該第２面３１２に露出する所定深さの領域に形成されている。ＥＳＤ保護素子４０は、ｎ型半導体層（ｎ型ウェル）４０１と、２つのｐ型半導体部４０２、４０３とを備える。ｎ型半導体層４０１は、半導体基板３１の表面側に所定の深さで形成されている。２つのｐ型半導体部４０２、４０３は、ｎ型半導体層４０１内に、離間して形成されている。２つのｐ型半導体部４０２、４０３は、半導体基板３１の第２面３１２に露出している。この２つのｐ型半導体部４０２、４０３の露出部は、ＥＳＤ保護素子４０の入出力端子となる。この構成により、互いにカソードが接続され、アノードがそれぞれ半導体基板３１の第２面３１２に露出する２つのｐｎ接合のダイオードが形成されている。これにより、ＥＳＤ保護素子４０は、ＥＳＤ保護機能を有する。
【００４７】
裏面側再配線層３２１および表面側再配線層３２２は、樹脂層からなる。裏面側再配線層３２１の内部には、キャパシタ５０が備えられている。キャパシタ５０は、複数の強誘電体層５０１、複数の平板導体５０２を備える。強誘電体層５０１と平板導体５０２は、Ｘ方向およびＹ方向に広がる形状である。強誘電体層５０１は、ＢＳＴ等からなる。強誘電体層５０１と平板導体５０２とは、Ｚ方向に交互に積層されている。すなわち、キャパシタ５０は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタである。このような構成とすることによって、キャパシタ５０は、薄型でありながら、大きなキャパシタンスを実現できる。
【００４８】
裏面側再配線層３２１は、さらに、配線用導体６１１、６１２、６１３を備える。配線用導体６１１は、所謂コンタクトホール等のＺ方向に延びる導体であり、配線用導体６１２、６１３は、Ｘ方向またはＹ方向に延びる導体である。
【００４９】
表面側再配線層３２２は、配線用導体６２１、６２２、６２３を備える。配線用導体６２１は、所謂コンタクトホール等のＺ方向に延びる導体であり、配線用導体６２２、６２３は、Ｘ方向またはＹ方向に延びる導体である。
【００５０】
半導体基板３１は、ＥＳＤ保護素子４０の形成部とは異なる箇所に、貫通ビア導体７１を備える。貫通ビア導体７１は、半導体基板３１を第１面３１１から第２面３１２まで貫通する導体である。
【００５１】
ＥＳＤ保護素子４０の一方端（ｐ型半導体部４０２）は、表面側再配線層３２２の所定の配線用導体６２１、６２３、６２２を介して、第１実装部品用接続端子導体３４１に接続されている。また、ＥＳＤ保護素子４０の他方端（ｐ型半導体部４０３）は、図示していないが、第３外部接続用端子導体３３３に接続されている。
【００５２】
第１実装部品用接続端子導体３４１は、表面側再配線層３２２の所定の配線用導体６２２、６２１、半導体基板３１の所定の貫通ビア導体７１、裏面側再配線層３２１の所定の配線用導体６１１、６１２を介して、第１外部接続用端子導体３３１に接続されている。なお、貫通ビア導体７１を用いずに、半導体基板３１の側面に導体パターン（側面導体）を形成し、裏面側再配線層３２１側の導体と表面側再配線層３２２側の導体とを接続してもよい。
【００５３】
キャパシタ５０の一方端の平板導体５０２は、裏面側再配線層３２１の所定の配線用導体６１１、６１２を介して、第３外部接続用端子導体３３３に接続されている。また、キャパシタ５０の他方端の平板導体５０２は、裏面側再配線層３２１の所定の配線用導体６１３、半導体基板３１の所定の貫通ビア導体７１、表面側再配線層３２２の所定の配線用導体６２１、６２２を介して、第２実装部品用接続端子導体３４２に接続されている。
【００５４】
第２実装部品用接続端子導体３４２は、図示していないが、第２外部接続用端子導体３３２に接続されている。
【００５５】
このような接続構成によって、図４の回路構成は実現される。
【００５６】
そして、図３に示す構成では、ＥＳＤ保護素子４０が半導体基板３１の表面側に配置され、キャパシタ５０が裏面側再配線層３２１に配置され、ＥＳＤ保護素子４０とキャパシタ５０との間に半導体基板３１が存在する。したがって、ＥＳＤ保護素子４０とキャパシタ５０との結合が抑制される。
【００５７】
また、キャパシタ５０は、裏面側再配線層３２１内の配線用導体のみを介して、第３外部接続用端子導体３３３に接続される。これにより、キャパシタ５０とグランドとの間の寄生インダクタンスを抑制できる。
【００５８】
また、ＥＳＤ保護素子４０は、表面側再配線層３２２内の配線用導体のみを介して、実装型インダクタ部品２０に接続される。これにより、ＥＳＤ保護素子４０と実装型インダクタ部品２０との間の寄生インダクタンスを抑制できる。
【００５９】
このように、本実施形態の構成を用いることによって、フィルタ部品１０は、不要なインダクタンスや結合を抑制でき、所望のフィルタ特性を容易に実現できる。これにより、ＥＳＤ保護機能を有し、且つ、優れたフィルタ特性のフィルタ部品１０を容易に実現できる。
【００６０】
また、実装型インダクタ部品２０は、ベース基板３０の表面３０２に実装されているので、フィルタ部品１０を小型に形成できる。
【００６１】
また、フィルタ部品１０では、表面側再配線層３２２が樹脂層である。これにより、実装型インダクタ部品２０をベース基板３０に実装する際の衝撃を緩和できる。また、フィルタ部品１０では、裏面側再配線層３２１が樹脂層である。これにより、フィルタ部品１０を外部回路基板に実装する際の衝撃を、裏面側再配線層３２１で緩和できる。すなわち、耐衝撃性に優れたフィルタ部品１０を実現できる。
【００６２】
また、フィルタ部品１０では、インダクタＬを形成する実装型インダクタ部品２０と、ＥＳＤ保護素子であるダイオードＤおよびキャパシタＣが形成されるベース基板３０とは、別体である。したがって、実装型インダクタ部品２０が磁性体で形成され、ベース基板３０が半導体および樹脂で形成されていても、それぞれの信頼性を高く保てる。例えば、磁性体からなるインダクタをベース基板に対して一体に形成することは容易ではなく、信頼性が低下してしまうが、本実施形態の構成を備えることによって、この問題を解決できる。
【００６３】
また、半導体基板３１に形成したダイオードＤをＥＳＤ保護素子とすることによって、誘電体基板内に空洞ギャップを設けてＥＳＤ保護素子とする構成のような放電電圧を制御し難く、放電電圧が高くなり易いという問題も解決できる。
【００６４】
次に、本発明の第２の実施形態に係るＥＳＤ保護機能付きフィルタ部品について、図を参照して説明する。図５は、本発明の第２の実施形態に係るベース基板の構成を示す断面図である。
【００６５】
本実施形態に係るＥＳＤ保護機能付きフィルタ部品は、第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品１０に対して、ベース基板３０Ａの構成において異なる。本実施形態に係るＥＳＤ保護機能付きフィルタ部品の他の構成は、第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品１０と同様であり、同様の箇所の説明は省略する。
【００６６】
ベース基板３０Ａは、概略的には、第１の実施形態に係るベース基板３０に対して、ＥＳＤ保護素子４０およびキャパシタ５０の配置において異なる。ベース基板３０Ａにおける、第１外部接続用端子導体３３１、第２外部接続用端子導体３３２、第１実装部品用接続端子導体３４１、および、第２実装部品用接続端子導体３４２は、第１の実施形態に係るベース基板３０と同様である。
【００６７】
ＥＳＤ保護素子４０は、半導体基板３１の第１面３１１側（裏面側）に形成されている。キャパシタ５０は、表面側再配線層３２２の内部であって、半導体基板３１の第２面３１２側に形成されている。すなわち、ＥＳＤ保護素子４０とキャパシタ５０との間に、半導体基板３１が介在する。これにより、ＥＳＤ保護素子４０とキャパシタ５０との結合が抑制される。
【００６８】
ＥＳＤ保護素子４０のｐ型半導体部４０２は、裏面側再配線層３２１の所定の配線用導体６１１Ａ、６１３Ａ、６１２Ａを介して、第１外部接続用端子導体３３１に接続されている。すなわち、ＥＳＤ保護素子４０は、裏面側再配線層３２１内の配線用導体のみを介して、第１外部接続用端子導体３３１に接続されている。これにより、ＥＳＤ保護素子４０と第１外部接続用端子導体３３１（第１端子Ｐ１）との間の寄生インダクタを抑制できる。なお、ｐ型半導体部４０２は、裏面側再配線層３２１の所定の配線用導体６１１Ａ、６１３Ａ、半導体基板３１の所定の貫通ビア導体７１、および、表面側再配線層３２２の所定の配線用導体６２１Ａ、６２２Ａを介して、第１実装部品用接続端子導体３４１に接続されている。
【００６９】
ＥＳＤ保護素子４０のｐ型半導体部４０３は、裏面側再配線層３２１の所定の配線用導体６１１Ａ、６１３Ａ、６１２Ａを介して、第３外部接続用端子導体３３３に接続されている。すなわち、ＥＳＤ保護素子４０は、裏面側再配線層３２１内の配線用導体のみを介して、第３外部接続用端子導体３３３に接続されている。これにより、ＥＳＤ保護素子４０と第３外部接続用端子導体３３３（第３端子Ｐ３：グランド接続用端子）との間の寄生インダクタを抑制できる。
【００７０】
キャパシタ５０の一方端の平板導体５０２は、表面側再配線層３２２の所定の配線用導体６２１Ａ、６２２Ａを介して、第２実装部品用接続端子導体３４２に接続されている。これにより、キャパシタ５０と実装型インダクタ部品２０との間の寄生インダクタを抑制できる。なお、キャパシタ５０の他方端の平板導体５０２は、表面側再配線層３２２の配線用導体６２３Ａ、半導体基板３１の所定の貫通ビア導体７１、および、裏面側再配線層３２１の所定の配線用導体６１１Ａ、６１２Ａを介して、第３外部接続用端子導体３３３に接続されている。
【００７１】
このような構成であっても、第１の実施形態と同様に、不要なインダクタンスや結合を抑制でき、所望のフィルタ特性を容易に実現できる。これにより、ＥＳＤ保護機能を有し、且つ、優れたフィルタ特性のフィルタ部品を容易に実現できる。
【００７２】
次に、本発明の第３の実施形態に係るＥＳＤ保護機能付きフィルタ部品について、図を参照して説明する。図６は、本発明の第３の実施形態に係るベース基板の構成を示す断面図である。
【００７３】
本実施形態に係るＥＳＤ保護機能付きフィルタ部品は、第２の実施形態に係るＥＳＤ保護機能付きフィルタ部品に対して、ベース基板３０Ｂの構成において異なる。本実施形態に係るＥＳＤ保護機能付きフィルタ部品の他の構成は、第２の実施形態に係るＥＳＤ保護機能付きフィルタ部品と同様であり、同様の箇所の説明は省略する。
【００７４】
ベース基板３０Ｂは、第２の実施形態に係るベース基板３０Ａに対して、裏面側再配線層３２１Ｂ、キャパシタ８０の構成において異なる。
【００７５】
ベース基板３０Ｂは、半導体基板３１、裏面側再配線層３２１Ｂ、および、表面側再配線層３２２Ｂを備える。裏面側再配線層３２１Ｂは、再配線層３２１１Ｂと再配線層３２１２Ｂとが積層された構成を備える。再配線層３２１１Ｂは、半導体基板３１の第１面３１１に当接している。再配線層３２１２Ｂは、再配線層３２１１Ｂに当接し、ベース基板３０Ｂの裏面を形成する。
【００７６】
再配線層３２１１Ｂは、ＳｉＯ２等の無機材料からなり、再配線層３２１１Ｂは、樹脂層からなる。
【００７７】
キャパシタ８０は、複数（図６では二枚）の平板導体８０１と、再配線層３２１１Ｂにおける複数の平板導体８０１によって挟まれる部分によって形成されている。再配線層３２１１Ｂにキャパシタ８０を形成することによって、樹脂層からなる再配線層３２１２Ｂにキャパシタを形成するよりも損失を低減できる。
【００７８】
このような構成によって、再配線層３２１１Ｂは、耐衝撃性を有しながら、損失の小さなキャパシタを実現できる。
【００７９】
キャパシタ８０の一方端の平板導体８０１は、再配線層３２１２Ｂの所定の配線用導体６１１Ｂ、６１２Ｂを介して、第３外部接続用端子導体３３３に接続されている。これにより、キャパシタ５０と第３外部接続用端子導体３３３（第３端子Ｐ３：グランド接続用端子）との間の寄生インダクタを抑制できる。なお、キャパシタ８０の他方端の平板導体８０１は、再配線層３２２１Ｃの配線用導体６１１Ｂ、半導体基板３１の所定の貫通ビア導体７１、および、表面側再配線層３２２Ｂの所定の配線用導体６２１Ｂ、６２２Ｂを介して、第２実装部品用接続端子導体３４２に接続されている。
【００８０】
ＥＳＤ保護素子４０のｐ型半導体部４０２は、裏面側再配線層３２１Ｂの所定の配線用導体６１１Ｂ、６１３Ｂ、６１２Ｂを介して、第１外部接続用端子導体３３１に接続されている。すなわち、ＥＳＤ保護素子４０は、裏面側再配線層３２１Ｂ内の配線用導体のみを介して、第１外部接続用端子導体３３１に接続されている。これにより、ＥＳＤ保護素子４０と第１外部接続用端子導体３３１（第１端子Ｐ１）との間の寄生インダクタを抑制できる。なお、ｐ型半導体部４０２は、裏面側再配線層３２１Ｂの所定の配線用導体６１１Ｂ、６１３Ｂ、半導体基板３１の所定の貫通ビア導体７１、および、表面側再配線層３２２Ｂの所定の配線用導体６２１Ｂ、６２２Ｂを介して、第１実装部品用接続端子導体３４１に接続されている。
【００８１】
ＥＳＤ保護素子４０のｐ型半導体部４０３は、図示していない裏面側再配線層３２１Ｂの所定の配線用導体を介して、第３外部接続用端子導体３３３に接続されている。すなわち、ＥＳＤ保護素子４０は、裏面側再配線層３２１Ｂ内の配線用導体のみを介して、第３外部接続用端子導体３３３に接続されている。これにより、ＥＳＤ保護素子４０と第３外部接続用端子導体３３３（第３端子Ｐ３：グランド接続用端子）との間の寄生インダクタを抑制できる。
【００８２】
このような構成であっても、上述の各実施形態と同様に、不要なインダクタンスや結合を抑制でき、所望のフィルタ特性を容易に実現できる。これにより、ＥＳＤ保護機能を有し、且つ、優れたフィルタ特性のフィルタ部品を容易に実現できる。
【００８３】
次に、本発明の第４の実施形態に係るＥＳＤ保護機能付きフィルタ部品について、図を参照して説明する。図７は、本発明の第４の実施形態に係るベース基板の構成を示す断面図である。
【００８４】
本実施形態に係るＥＳＤ保護機能付きフィルタ部品は、第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品１０に対して、ベース基板３０Ｃの構成において異なる。本実施形態に係るＥＳＤ保護機能付きフィルタ部品の他の構成は、第１の実施形態に係るＥＳＤ保護機能付きフィルタ部品と同様であり、同様の箇所の説明は省略する。
【００８５】
ベース基板３０Ｃは、第１の実施形態に係るベース基板３０に対して、裏面側再配線層３２１Ｃ、キャパシタ８０の構成において異なる。
【００８６】
ベース基板３０Ｃは、半導体基板３１、裏面側再配線層３２１Ｃ、および、表面側再配線層３２２Ｃを備える。裏面側再配線層３２１Ｃは、再配線層３２２１Ｃと再配線層３２２２Ｃとが積層された構成を備える。再配線層３２２１Ｃは、半導体基板３１の第２面３１２に当接している。再配線層３２２２Ｃは、再配線層３２２１Ｃに当接し、ベース基板３０Ｃの表面を形成する。
【００８７】
再配線層３２２１Ｃは、ＳｉＯ２等の無機材料からなり、再配線層３２２１Ｃは、樹脂層からなる。
【００８８】
キャパシタ８０は、複数（図７では二枚）の平板導体８０１と、再配線層３２２１Ｃにおける複数の平板導体８０１によって挟まれる部分によって形成されている。再配線層３２２１Ｃにキャパシタ８０を形成することによって、樹脂層からなる再配線層３２２２Ｃにキャパシタを形成するよりも損失を低減できる。
【００８９】
このような構成によって、再配線層３２２１Ｃは、耐衝撃性を有しながら、損失の小さなキャパシタを実現できる。
【００９０】
キャパシタ８０の一方端の平板導体８０１は、再配線層３２２２Ｃの所定の配線用導体６２１Ｃ、６２２Ｃを介して、第２実装部品用接続端子導体３４２に接続されている。これにより、キャパシタ５０と実装型インダクタ部品２０との間の寄生インダクタを抑制できる。なお、キャパシタ８０の他方端の平板導体８０１は、再配線層３２２１Ｃの配線用導体６２１Ｃ、半導体基板３１の所定の貫通ビア導体７１、および、裏面側再配線層３２１Ｃの所定の配線用導体６１１Ｃ、６１２Ｃを介して、第３外部接続用端子導体３３３に接続されている。
【００９１】
ＥＳＤ保護素子４０のｐ型半導体部４０２は、表面側再配線層３２２Ｃの所定の配線用導体６２１Ｃ、６２３Ｃ、６２２Ｃを介して、第１実装部品用接続端子導体３４１に接続されている。すなわち、ＥＳＤ保護素子４０は、表面側再配線層３２２Ｃ内の配線用導体のみを介して、第１実装部品用接続端子導体３４１に接続されている。これにより、ＥＳＤ保護素子４０と実装型インダクタ部品２０との間の寄生インダクタを抑制できる。なお、ｐ型半導体部４０２は、表面側再配線層３２２Ｃの所定の配線用導体６２１Ｃ、６２３Ｃ、半導体基板３１の所定の貫通ビア導体７１、および、裏面側再配線層３２１Ｃの所定の配線用導体６１１Ｃ、６１２Ｃを介して、第１外部接続用端子導体３３１に接続されている。ｐ型半導体部４０３は、表面側再配線層３２２Ｃの所定の配線用導体６２１Ｃ、６２３Ｃ、半導体基板３１の所定の貫通ビア導体７１、および、裏面側再配線層３２１Ｃの所定の配線用導体６１１Ｃ、６１２Ｃを介して、第３外部接続用端子導体３３３に接続されている。
【００９２】
このような構成であっても、上述の各実施形態と同様に、不要なインダクタンスや結合を抑制でき、所望のフィルタ特性を容易に実現できる。これにより、ＥＳＤ保護機能を有し、且つ、優れたフィルタ特性のフィルタ部品を容易に実現できる。
【００９３】
上述した各実施形態は、本発明の好適な形態の例であるが、これに限定されるものではなく、本発明の要旨を変更しない範囲で、種々変形して実施をすることができる。
【符号の説明】
【００９４】
１０：フィルタ部品
２０：実装型インダクタ部品
３０、３０Ａ、３０Ｂ、３０Ｃ：ベース基板
３１：半導体基板
４０：ＥＳＤ保護素子
５０：キャパシタ
７１：貫通ビア導体
８０：キャパシタ
２００：素体
２１１、２１２：外部導体
３０１：裏面
３０２：表面
３１１：第１面
３１２：第２面
３２１、３２１Ｂ、３２１Ｃ：裏面側再配線層
３２２、３２２Ｂ、３２２Ｃ：表面側再配線層
３３１：第１外部接続用端子導体
３３２：第２外部接続用端子導体
３３３：第３外部接続用端子導体
３３４：ダミー端子導体
３４１：第１実装部品用接続端子導体
３４２：第２実装部品用接続端子導体
４０１：ｎ型半導体層
４０２：ｐ型半導体部
４０３：ｐ型半導体部
５０１：強誘電体層
５０２：平板導体
６１１、６１１Ａ、６１１Ｂ、６１１Ｃ、６１２、６１３、６２１、６２１Ａ、６２１Ｂ、６２１Ｃ、６２２、６２３Ａ：配線用導体
８０１：平板導体
３２１１Ｂ、３２１２Ｂ、３２２１Ｃ、３２２２Ｃ：再配線層
Ｃ：キャパシタ
Ｄ：ダイオード
ＥＳＤ：各種
Ｌ：インダクタ
Ｐ１：第１端子
Ｐ２：第２端子
Ｐ３：第３端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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