(57)【要約】  ＬＣ複合デバイス（２０１）は、キャパシタ部（２１）、インダクタ部（２２）および磁性体部（２３）を備える。キャパシタ部（２１）は、第１基板（１１）と、第１基板（１１）に薄膜プロセスによって形成された薄膜キャパシタンス素子とで構成され、インダクタ部（２２）は、第２基板（１２）と、第２基板（１２）に薄膜プロセスによって形成された薄膜インダクタンス素子とで構成され、磁性体部（２３）は磁性体板（１３）を備え、磁性体部（２３）とインダクタ部（２２）とが接する位置関係で、キャパシタ部（２１）、インダクタ部（２２）および磁性体部（２３）が積層される。
2017073438.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ部、インダクタ部および磁性体部を備え、
前記キャパシタ部は、第１基板と、前記第１基板に薄膜プロセスによって形成された薄膜キャパシタンス素子とで構成され、
前記インダクタ部は、第２基板と、前記第２基板に薄膜プロセスによって形成された薄膜インダクタンス素子とで構成され、
前記磁性体部は磁性体板を備え、
前記磁性体部と前記インダクタ部とが接する位置関係で、前記キャパシタ部、前記インダクタ部および前記磁性体部が積層されたことを特徴とする、ＬＣ複合デバイス。
【請求項２】
前記磁性体部の数は複数であり、前記インダクタ部は前記複数の磁性体部に挟み込まれている、請求項１に記載のＬＣ複合デバイス。
【請求項３】
前記磁性体板の表面、且つ前記積層により構成される積層体の外面に、前記薄膜キャパシタンス素子および前記薄膜インダクタンス素子にそれぞれ導通する外部端子が形成された、請求項１または２に記載のＬＣ複合デバイス。
【請求項４】
前記第１基板は半導体基板であり、前記第２基板はガラス基板であり、前記磁性体板は磁性体フェライト板である、請求項１から３のいずれかに記載のＬＣ複合デバイス。
【請求項５】
スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたＬＣ複合デバイスとを備えるプロセッサであり、
前記ＬＣ複合デバイスは、
キャパシタ部、インダクタ部および磁性体部を備え、
前記キャパシタ部は、第１基板と、前記第１基板に薄膜プロセスによって形成された薄膜キャパシタンス素子とで構成され、
前記インダクタ部は、第２基板と、前記第２基板に薄膜プロセスによって形成された薄膜インダクタンス素子とで構成され、
前記磁性体部は磁性体板を備え、
前記磁性体部と前記インダクタ部とが接する位置関係で、前記キャパシタ部、前記インダクタ部および前記磁性体部が積層されたことを特徴とする、プロセッサ。
【請求項６】
第１基板に、薄膜プロセスによって薄膜キャパシタンス素子を形成する工程と、
第２基板に、薄膜プロセスによって薄膜インダクタンス素子を形成する工程と、
磁性体板に、外部端子を含む導体パターンを形成する工程と、
前記第１基板と前記薄膜キャパシタンス素子とで構成されたキャパシタ部と、前記第２基板と前記薄膜インダクタンス素子とで構成されたインダクタ部と、前記磁性体板と前記導体パターンとで構成された磁性体部とを積層し一体化する工程と、
による、ＬＣ複合デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタおよびキャパシタを備えるＬＣ複合デバイス、それを備えるプロセッサ、ならびにＬＣ複合デバイスの製造方法に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ等の電源装置を小型化するため、電源回路に必要なインダクタやキャパシタを電源用ＩＣに組み込むことが試みられている（例えば、特許文献１，２，３）。【０００３】
コイルをＩＣに組み込む場合、コイルのサイズを大きくすることは難しいので、特許文献１，２，３に開示されているように、小型のコイルで所定のインダクタンスを得るため、薄膜プロセスにて基材に磁性体膜が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−３０７４４０号公報
【特許文献２】特開平９−２１３８９４号公報
【特許文献３】特開２００７−２８８１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、現在の薄膜プロセスでは、透磁率の高い磁性体膜を形成することは困難である。そのため、所定の高インダクタンスのインダクタを備える電源回路は構成し難いという問題があった。【０００６】
このように、導体パターンによってインダクタおよびキャパシタが形成された小型のデバイスにおいては、特に、所定の高インダクタンスのインダクタを構成することは困難であった。【０００７】
本発明の目的は、上述の問題を解消して、所定の高インダクタンスのインダクタを備えるＬＣ複合デバイス、それを備えるプロセッサ、およびＬＣ複合デバイスの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
（１）本発明のＬＣ複合デバイスは、キャパシタ部、インダクタ部および磁性体部を備え、
前記キャパシタ部は、第１基板と、前記第１基板に薄膜プロセスによって形成された薄膜キャパシタンス素子とで構成され、
前記インダクタ部は、第２基板と、前記第２基板に薄膜プロセスによって形成された薄膜インダクタンス素子とで構成され、
前記磁性体部は磁性体板を備え、
前記磁性体部と前記インダクタ部とが接する位置関係で、前記キャパシタ部、前記インダクタ部および前記磁性体部が積層されたことを特徴とする。【０００９】
上記構成により、焼結体フェライトで構成される第３基板が、第２基板に形成された薄膜インダクタンス素子に近接する。そのため、薄膜磁性体膜が形成される場合に比べて、小型でありながら高インダクタンスのインダクタ部を有するＬＣ複合デバイスが構成される。【００１０】
（２）前記磁性体部の数は複数であり、前記インダクタ部は前記複数の磁性体部に挟み込まれていることが好ましい。これにより、第２基板に形成された薄膜インダクタンス素子の両面に磁性体の層が形成されることになって、薄膜インダクタのインダクタンス向上効果が高まる。【００１１】
（３）上記（１）または（２）において、前記磁性体板の表面、且つ前記積層により構成される積層体の外面に、前記薄膜キャパシタンス素子および前記薄膜インダクタンス素子にそれぞれ導通する外部端子が形成されることが好ましい。これにより、外部端子の形成が容易となる。【００１２】
（４）上記（１）から（３）のいずれかにおいて、前記第１基板は半導体基板であり、前記第２基板はガラス基板であり、前記磁性体板は磁性体フェライト板であることが好ましい。【００１３】
（５）本発明のプロセッサは、スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたＬＣ複合デバイスとを備え、
前記ＬＣ複合デバイスは、
キャパシタ部、インダクタ部および磁性体部を備え、
前記キャパシタ部は、第１基板と、前記第１基板に薄膜プロセスによって形成された薄膜キャパシタンス素子とで構成され、
前記インダクタ部は、第２基板と、前記第２基板に薄膜プロセスによって形成された薄膜インダクタンス素子とで構成され、
前記磁性体部は磁性体板を備え、
前記磁性体部と前記インダクタ部とが接する位置関係で、前記キャパシタ部、前記インダクタ部および前記磁性体部が積層されたことを特徴とする。【００１４】
上記構成により、小型のＬＣ複合デバイスをプロセッサ集積回路に接続することで、スイッチング電源回路を備える小型化されたプロセッサとして利用できる。【００１５】
（６）本発明のＬＣ複合デバイスの製造方法は、
第１基板に、薄膜プロセスによって薄膜キャパシタンス素子を形成する工程と、
第２基板に、薄膜プロセスによって薄膜インダクタンス素子を形成する工程と、
磁性体板に、外部端子を含む導体パターンを形成する工程と、
前記第１基板と前記薄膜キャパシタンス素子とで構成されたキャパシタ部と、前記第２基板と前記薄膜インダクタンス素子とで構成されたインダクタ部と、前記磁性体板と前記導体パターンとで構成された磁性体部とを積層し一体化する工程と、を含むことを特徴とする。【００１６】
上記各工程により、キャパシタ部、インダクタ部および磁性体部はそれぞれ独立したプロセスで製造できるので、それぞれ容易に作成できる。また、薄膜インダクタに対して実効透磁率の充分に高い磁性体層を容易に形成できる。
【発明の効果】
【００１７】
本発明によれば、焼結体フェライトで構成される第３基板が、第２基板に形成された薄膜インダクタンス素子に近接するため、薄膜磁性体膜が形成された薄膜インダクタに比べて、小型でありながら高インダクタンスのインダクタを有するＬＣ複合デバイスが構成される。また、スイッチング電源回路を備える小型化されたプロセッサが構成される。
【図面の簡単な説明】
【００１８】
【図１】図１（Ａ）は第１の実施形態に係るＬＣ複合デバイス２０１の分解断面図であり、図１（Ｂ）はＬＣ複合デバイス２０１の断面図である。
【図２】図２はＬＣ複合デバイス２０１の分解斜視図である。
【図３】図３はＬＣ複合デバイス２０１の回路図である。
【図４】図４（Ａ）は第２の実施形態に係るＬＣ複合デバイス２０２の分解断面図であり、図４（Ｂ）はＬＣ複合デバイス２０２の断面図である。
【図５】図５はＬＣ複合デバイス２０２の分解斜視図である。
【図６】図６（Ａ）は第３の実施形態に係るＬＣ複合デバイス２０３の分解断面図であり、図６（Ｂ）はＬＣ複合デバイス２０３の断面図である。
【図７】図７はＬＣ複合デバイス２０３の分解斜視図である。
【図８】図８は第４の実施形態に係るプロセッサに対する平滑回路の接続構造を示す概念図である。
【図９】図９は、ＬＣ複合デバイス２０１の実装構造およびプロセッサチップ３０１の実装構造を示す図である。
【図１０】図１０（Ａ）（Ｂ）（Ｃ）は、電源回路へのＬＣ複合デバイスの複数の適用例について示す回路図である。
【発明を実施するための形態】
【００１９】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２０】
《第１の実施形態》
図１（Ａ）は第１の実施形態に係るＬＣ複合デバイス２０１の分解断面図であり、図１（Ｂ）はＬＣ複合デバイス２０１の断面図である。また、図２はＬＣ複合デバイス２０１の分解斜視図である。
【００２１】
本実施形態のＬＣ複合デバイス２０１は、キャパシタ部２１、インダクタ部２２および磁性体部２３を備える。キャパシタ部２１は、第１基板１１と、第１基板１１に薄膜プロセスによって形成された薄膜キャパシタンス素子TFCとで構成され、インダクタ部２２は、第２基板１２と、第２基板１２に薄膜プロセスによって形成された薄膜インダクタンス素子TFLとで構成される。
【００２２】
図１（Ｂ）に表れているように、ＬＣ複合デバイス２０１は、磁性体部２３とインダクタ部２２とが接する位置関係で、キャパシタ部２１、インダクタ部２２および磁性体部２３が積層される。
【００２３】
第１基板１１の第１面（図１（Ａ）（Ｂ）、図２に示す向きで上面）には下部キャパシタ電極３２、上部キャパシタ電極３４およびその間に挟まれる誘電体層３３が薄膜プロセスによって形成される。本実施形態では、下部キャパシタ電極３２と第１基板１１との間にも誘電体層３３が形成されている。
【００２４】
下部キャパシタ電極３２、上部キャパシタ電極３４および誘電体層３３の積層体の上部には絶縁膜５０が形成されている。この絶縁膜５０の表面に表面電極５１，５２が形成されている。また、薄膜キャパシタンス素子TFCは、上部キャパシタ電極３４と表面電極５１とを層間接続するビア導体４１、および下部キャパシタ電極３２と表面電極５２とを層間接続するビア導体４２を備える。なお、図２においては、誘電体層３３および絶縁膜５０の図示は省略している。
【００２５】
第２基板１２の第１面（図１（Ａ）（Ｂ）、図２に示す向きで上面）には、矩形スパイラル状のコイル導体パターン８１が形成されている。コイル導体パターン８１のコイル巻回軸（コイル開口の中央）またはその付近に表面電極８３が形成されている。第２基板１２の第２面には表面電極６１，６２が形成されている。また、第２基板１２には、表面電極６１と表面電極８３とを層間接続するビア導体７１、表面電極６２とコイル導体パターン８１の外終端とを層間接続するビア導体７２がそれぞれ形成されている。
【００２６】
磁性体部２３は磁性体板１３を含む。磁性体板１３の第１面（図１（Ａ）（Ｂ）、図２に示す向きで上面）には外部端子９１，９２，９３が形成されている。また、磁性体板１３には、インダクタ部２２との積層状態で、表面電極８３と導通するビア導体９４、コイル導体パターンの内終端と導通するビア導体９５、コイル導体パターンの外終端と導通するビア導体９６がそれぞれ形成されている。
【００２７】
上記第１基板１１は例えば高抵抗Si半導体基板であり、下部キャパシタ電極３２および上部キャパシタ電極３４は、スパッタリングによるPt膜である。誘電体層３３は、スピンコート工程と焼成工程との繰り返しによる、BST（チタン酸バリウムストロンチウム、(Ba,Sr)TiO3）の焼結体膜である。絶縁膜５０はエポキシやポリイミド等のソルダーレジストがスピンコートされたものである。なお、上部キャパシタ電極、下部キャパシタ電極の組を複数組、積層方向に積み重ねてもよい。
【００２８】
下部キャパシタ電極３２と第１基板１１との間に形成された誘電体層３３は、第１基板１１に対する下部キャパシタ電極３２の密着強度を高める。
【００２９】
上記第２基板１２はガラス基板である。コイル導体パターン８１、表面電極６１，６２，８３は、Cuめっき膜の形成およびそのフォトリソグラフィによるパターニングにより形成されたものである。または、感光性導電性ペーストがパターニングされたものである。
【００３０】
上記磁性体板１３は焼結磁性体フェライト板であり、外部端子９１，９２，９３およびビア導体９４，９５，９６はAgペーストの印刷形成および一体焼成によるものである。
【００３１】
上記キャパシタ部２１、インダクタ部２２および磁性体部２３を積層し、加熱、加圧することによって、図１（Ｂ）に示すように、それらの積層体が構成される。この積層体がＬＣ複合デバイス２０１である。
【００３２】
この状態で、キャパシタ部２１の表面電極５１，５２はインダクタ部２２の表面電極６１，６２と導通する。また、キャパシタ部２１の表面電極６１はビア導体９４を介して外部端子９３と導通し、コイル導体パターン８１の内終端はビア導体９５を介して外部端子９１と導通し、コイル導体パターン８１の外終端はビア導体９６を介して外部端子９２と導通する。
【００３３】
キャパシタ部２１の表面電極５１，５２の表面、またはインダクタ部２２の表面電極６１，６２の表面に、はんだ、Auバンプ、導電性ペースト等の導電性部材を塗布または形成して積層、加熱、加圧すれば、キャパシタ部２１の表面電極５１，５２とインダクタ部２２の表面電極６１，６２とは上記導電性部材を介して接合される。
【００３４】
また、インダクタ部２２の表面電極８３、コイル導体パターンの内終端、外終端、または磁性体板１３の第２面におけるビア導体９４，９５，９６に、はんだ、Auバンプ、導電性ペースト等の導電性部材を塗布または形成して積層、加熱、加圧すれば、インダクタ部２２の表面電極８３、コイル導体パターンの内終端、外終端、と磁性体板１３のビア導体９４，９５，９６とは上記導電性部材を介して接合される。
【００３５】
上記キャパシタ部２１、インダクタ部２２、磁性体部２３のそれぞれの厚みは５０μｍ〜１５０μｍである。特に、各厚みを０．１ｍｍ以下とすることができるので、ＬＣ複合デバイスの厚みを０．３ｍｍ程度とすることも可能であり、超薄型（Ultra-Thin）の薄膜デバイスを構成できる。また、キャパシタ部２１を構成する第１基板１１、インダクタ部２２を構成する第２基板１２、ならびに、磁性体部２３を構成する磁性体板１３は、いずれも平面視で矩形状であり、それらの外径寸法はほぼ等しい。
【００３６】
図３はＬＣ複合デバイス２０１の回路図である。インダクタＬ１は上記インダクタ部２２、キャパシタＣ１は上記キャパシタ部２１にそれぞれ対応する。また、端子Ｐ１，Ｐ２，Ｐ３は上記外部端子９１，９２，９３にそれぞれ対応する。ここで、端子Ｐ３を回路のグランドに接続し、端子Ｐ１を入力部、端子Ｐ２を出力部にそれぞれ接続することによって平滑回路やローパスフィルタとして用いることができる。
【００３７】
本実施形態によれば、キャパシタ部、インダクタ部、磁性体部にそれぞれ最適な基板材料、電極材料、プロセスを選択することができ、ＬＣ複合デバイスでありながら、各素子の特性を最適化でき、ひいては優れた電気特性を有する複合デバイスを実現できる。また、次のような効果も奏する。
【００３８】
（１）磁性体の層は薄膜プロセスによるものではなく、磁性体板（焼結フェライト板）であるので、高透磁率の層を形成できる。
【００３９】
（２）磁性体板１３がコイル導体パターン８１に接しているので、磁性体板１３はインダクタの磁路として作用する。すなわち、インダクタ部２２が単体である場合に比べて、コイル導体パターン８１近傍の透磁率が高くなって、小型でありながら、所定の高いインダクタンスが得られる。
【００４０】
（３）表面粗さの大きな磁性体板にコイル導体パターンを形成して一体焼成するわけではなく、平滑性の高い第２基板（ガラス基板）にコイル導体パターンを形成するので、コイル導体パターンを高精度に形成できる。
【００４１】
（４）磁性体板にコイル導体パターンを形成しないので、磁性体板の薄型化が可能であり、小型・薄型であるにもかかわらず、インダクタンスの大きなインダクタを有するＬＣ複合デバイスが得られる。
【００４２】
《第２の実施形態》
第２の実施形態では、複数の磁性体板を備えるＬＣ複合デバイスについて示す。
【００４３】
図４（Ａ）は第２の実施形態に係るＬＣ複合デバイス２０２の分解断面図であり、図４（Ｂ）はＬＣ複合デバイス２０２の断面図である。また、図５はＬＣ複合デバイス２０２の分解斜視図である。
【００４４】
本実施形態のＬＣ複合デバイス２０２は、キャパシタ部２１、インダクタ部２２および磁性体部２３を備える。キャパシタ部２１は、第１基板１１と、第１基板１１に薄膜プロセスによって形成された薄膜キャパシタンス素子TFCとで構成され、インダクタ部２２は、第２基板１２と、第２基板１２に薄膜プロセスによって形成された薄膜インダクタンス素子TFLとで構成される。
【００４５】
図４（Ｂ）に表れているように、ＬＣ複合デバイス２０２のインダクタ部２２は磁性体部２３，２４で挟み込まれている。
【００４６】
磁性体部２４は磁性体板１４を含む。磁性体板１４の第１面（図４（Ａ）（Ｂ）、図５に示す向きで上面）には表面電極１１１，１１２が形成されていて、第２面には表面電極１０１，１０２が形成されている。また、磁性体板１４の内部には、表面電極１０１と表面電極１１１とを接続するビア導体１２１、表面電極１０２と表面電極１１２とを接続するビア導体１２２がそれぞれ形成されている。
【００４７】
上記磁性体板１４は焼結磁性体フェライト板であり、表面電極１０１，１０２，１１１，１１２およびビア導体１２１，１２２はCuペーストの印刷形成および一体焼成によるものである。その他の構成は第１実施形態で示したＬＣ複合デバイス２０１と同じである。
【００４８】
キャパシタ部２１、インダクタ部２２および磁性体部２３，２４を積層し、加熱、加圧することによって、図４（Ｂ）に示すように、それらの積層体が構成される。この積層体がＬＣ複合デバイス２０２である。
【００４９】
この状態で、キャパシタ部２１の表面電極５１，５２は磁性体板１４の表面電極１０１，１０２と導通し、磁性体板１４の表面電極１１１，１１２はインダクタ部２２の表面電極６１，６２と導通する。また、インダクタ部２２の表面電極８３はビア導体９４を介して外部端子９３と導通し、コイル導体パターン８１の内終端はビア導体９５を介して外部端子９１と導通し、コイル導体パターン８１の外終端はビア導体９６を介して外部端子９２と導通する。
【００５０】
本実施形態によれば、ＬＣ複合デバイス２０２のインダクタ部２２は、磁性体部２３，２４で挟み込まれているので、コイル導体パターン８１近傍の透磁率が高くなって、小型でありながら、所定の高いインダクタンスが得られる。また、インダクタ部２２とキャパシタ部２１との間に磁性体部２４が配置されることにより、インダクタ部で発生される磁束が磁気シールドされる。これにより、キャパシタ部２１のキャパシタ電極等にうず電流が生じるのを抑制できる。
【００５１】
《第３の実施形態》
第３の実施形態では、複数の層に亘って形成されたコイル導体パターンを有するＬＣ複合デバイスについて示す。
【００５２】
図６（Ａ）は第３の実施形態に係るＬＣ複合デバイス２０３の分解断面図であり、図６（Ｂ）はＬＣ複合デバイス２０３の断面図である。また、図７はＬＣ複合デバイス２０３の分解斜視図である。但し、図７では、各種導体パターンの形成を明示するために、第１基板１１、第２基板１２、および磁性体板１３，１４を除いて表している。
【００５３】
本実施形態のＬＣ複合デバイス２０３は、キャパシタ部２１、インダクタ部２２および磁性体部２３を備える。キャパシタ部２１は、第１基板１１と、第１基板１１に薄膜プロセスによって形成された薄膜キャパシタンス素子TFCとで構成され、インダクタ部２２は、第２基板１２と、第２基板１２に薄膜プロセスによって形成された薄膜インダクタンス素子TFLとで構成される。
【００５４】
ＬＣ複合デバイス２０３は、二つのコイル導体パターン８１，８２が形成されたインダクタ部２２を備える。図６（Ａ）（Ｂ）に表れているように、インダクタ部２２は、磁性体部２３，２４で挟み込まれている。
【００５５】
第２基板１２の第１面にはコイル導体パターン８１および表面電極８３，８６が形成されている。第２基板１２の第２面にはコイル導体パターン８２および表面電極８４，８７が形成されている。コイル導体パターン８１，８２のいずれも矩形スパイラル状である。
【００５６】
また、第２基板１２には、表面電極８３とコイル導体パターン８２の内終端となる表面電極８４とを接続するビア導体８５、表面電極８６と表面電極８７とを接続するビア導体８８、コイル導体パターン８１の外終端とコイル導体パターン８２の外終端とを接続するビア導体がそれぞれ形成されている。
【００５７】
磁性体板１４の第２面には表面電極１０１，１０２が形成されている。また、磁性体板１４の内部には、表面電極１０１，１０２と導通するビア導体１２１，１２２がそれぞれ形成されている。その他の構成は、第１、第２の実施形態と同じである。
【００５８】
キャパシタ部２１、インダクタ部２２および磁性体部２３，２４を積層し、加熱、加圧することによって、図６（Ｂ）に示すように、それらの積層体が構成される。この積層体がＬＣ複合デバイス２０３である。
【００５９】
この状態で、キャパシタ部２１の表面電極５１，５２は磁性体板１４の表面電極１０１，１０２と導通し、磁性体板１４のビア導体１２１，１２２は第２基板１２の表面電極８４，８７と導通する。また、インダクタ部２２の表面電極８３，８６、コイル導体パターン８１の内終端は磁性体板１３のビア導体９４，９６，９５を介して外部端子９３，９２，９１にそれぞれ導通する。
【００６０】
本実施形態によれば、第２基板１２の両面が有効利用でき、ターン数の多いコイル導体パターンが形成でき、面積を増大することなく、インダクタ部２２のインダクタンスを大きくできる。
【００６１】
《第４の実施形態》
第４の実施形態では、本発明に係るプロセッサの例を示す。
【００６２】
図８は第４の実施形態に係るプロセッサに対する平滑回路の接続構造を示す概念図である。プロセッサチップ３０１は例えばアプリケーションプロセッサのチップであり、スイッチング電源回路のスイッチング回路３０１Ｄを備えている。スイッチング回路３０１Ｄは、ＤＣ／ＤＣコンバータのスイッチング素子およびそのスイッチング制御回路を含む。ＬＣ複合デバイス２０１はプロセッサチップ３０１の外部に設けられ、配線パターンを介してスイッチング回路３０１Ｄに接続される。
【００６３】
図９は、ＬＣ複合デバイス２０１の実装構造およびプロセッサチップ３０１の実装構造を示す図である。プロセッサチップ３０１はベアチップ状態の集積回路であり、外部接続用の複数のパッドにはんだボールＳＢが取り付けられる。また、上記電源回路に接続されるパッドにＬＣ複合デバイス２０１が取り付けられる。
【００６４】
はんだボールＳＢおよびＬＣ複合デバイス２０１が取り付けられたプロセッサチップ３０１はプリント配線板４０１に実装される。
【００６５】
図９に示した、ＬＣ複合デバイス２０１付きプロセッサチップ３０１は、例えば次の方法によって得る。
【００６６】
（１）プロセッサチップに分離する前のウエハー状態で、そのウエハー上の、ＬＣ複合デバイス２０１のマウント位置以外の位置にはんだボールＳＢをマウントする。
【００６７】
（２）ＬＣ複合デバイス２０１の外部端子９１，９２，９３にはんだボールをマウントし、そのはんだボールにフラックスを付けるか、ウエハー側にフラックスを付けて、ＬＣ複合デバイス２０１をウエハーにマウントする。
【００６８】
（３）リフロープロセスによりウエハーにＬＣ複合デバイス２０１を実装する。
【００６９】
（４）ダイシングプロセスによってウエハーをダイシングし、ＬＣ複合デバイス２０１付きプロセッサチップ３０１を構成する。
【００７０】
上記ＬＣ複合デバイス２０１付きプロセッサチップ３０１をプリント配線板４０１に表面実装することによって、ＬＣ複合デバイス２０１は、プロセッサチップ３０１とプリント配線板４０１との間隙に配置される。
【００７１】
なお、ＬＣ複合デバイス２０１をプリント配線板４０１側に実装し、ＬＣ複合デバイス２０１が、プリント配線板４０１に形成された配線パターンを介してプロセッサチップ３０１の電源回路に接続されるようにしてもよい。
【００７２】
《第５の実施形態》
第５の実施形態では、電源回路へのＬＣ複合デバイスの複数の適用例について示す。
【００７３】
図１０（Ａ）は降圧チョッパの基本的な回路図である。降圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１で構成され、入力電源Ｅ１の電圧を降圧して負荷ＲＬに所定の電源電圧を供給する。
【００７４】
このタイプの電源回路に適用する場合、インダクタＬ１およびキャパシタＣ１をＬＣ複合デバイス２０１で構成する。
【００７５】
図１０（Ｂ）は昇圧チョッパの基本的な回路図である。昇圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１，Ｃ２で構成され、入力電源Ｅ１の電圧を昇圧して負荷ＲＬに所定の電源電圧を供給する。
【００７６】
このタイプの電源回路に適用する場合、インダクタＬ１および入力側のキャパシタＣ１をＬＣ複合デバイス２０１で構成する。
【００７７】
図１０（Ｃ）は昇降圧チョッパの基本的な回路図である。昇降圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１で構成され、入力電源Ｅ１の電圧を昇圧または降圧して負荷ＲＬに所定の電源電圧を供給する。
【００７８】
このタイプの電源回路に適用する場合、インダクタＬ１およびキャパシタＣ１をＬＣ複合デバイス２０１で構成する。
【００７９】
以上に示した例は、ＬＣ複合デバイスをスイッチング電源回路に適用するものであったが、本発明のＬＣ複合デバイスは、電源回路以外に、フィルタ、移相器等の各種信号処理回路に適用することもできる。
【００８０】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、請求の範囲によって示される。さらに、本発明の範囲には、請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【符号の説明】
【００８１】
Ｃ１，Ｃ２…キャパシタ
Ｄ１…ダイオード
Ｅ１…入力電源
Ｌ１…インダクタ
Ｐ１，Ｐ２，Ｐ３…端子
Ｑ１…スイッチング素子
ＲＬ…負荷
ＳＢ…はんだボール
TFC…薄膜キャパシタンス素子
TFL…薄膜インダクタンス素子
１１…第１基板
１２…第２基板
１３，１４…磁性体板
２１…キャパシタ部
２２…インダクタ部
２３，２４…磁性体部
３２…下部キャパシタ電極
３３…誘電体層
３４…上部キャパシタ電極
４１，４２…ビア導体
５０…絶縁膜
５１，５２…表面電極
６１，６２，８３…表面電極
７１，７２…ビア導体
８１，８２…コイル導体パターン
８３，８４，８６，８７…表面電極
８４…コイル導体パターンの内終端
８５，８８…ビア導体
９１，９２，９３…外部端子
９４，９５，９６…ビア導体
１０１，１０２，１１１，１１２…表面電極
１２１，１２２…ビア導体
２０１〜２０３…ＬＣ複合デバイス
３０１…プロセッサチップ
３０１Ｄ…スイッチング回路
４０１…プリント配線板
【図１】
2017073438.tif 000003
【図２】
2017073438.tif 000004
【図３】
2017073438.tif 000005
【図４】
2017073438.tif 000006
【図５】
2017073438.tif 000007
【図６】
2017073438.tif 000008
【図７】
2017073438.tif 000009
【図８】
2017073438.tif 000010
【図９】
2017073438.tif 000011
【図１０】
2017073438.tif 000012
【手続補正書】
【提出日】平成30年2月2日(2018.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
キャパシタ部、インダクタ部および磁性体部を備え、
前記キャパシタ部は、第１基板と、前記第１基板に形成された薄膜キャパシタンス素子とで構成され、
前記インダクタ部は、第２基板と、前記第２基板に形成された薄膜インダクタンス素子とで構成され、
前記磁性体部は磁性体板を備え、
前記磁性体部と前記インダクタ部とが接する位置関係で、前記キャパシタ部、前記インダクタ部および前記磁性体部が積層されたことを特徴とする、ＬＣ複合デバイス。
【請求項２】
前記磁性体部の数は複数であり、前記インダクタ部は前記複数の磁性体部に挟み込まれている、請求項１に記載のＬＣ複合デバイス。
【請求項３】
前記磁性体板の表面、且つ前記積層により構成される積層体の外面に、前記薄膜キャパシタンス素子および前記薄膜インダクタンス素子にそれぞれ導通する外部端子が形成された、請求項１または２に記載のＬＣ複合デバイス。
【請求項４】
前記第１基板は半導体基板であり、前記第２基板はガラス基板であり、前記磁性体板は磁性体フェライト板である、請求項１から３のいずれかに記載のＬＣ複合デバイス。
【請求項５】
スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたＬＣ複合デバイスとを備えるプロセッサであり、
前記ＬＣ複合デバイスは、
キャパシタ部、インダクタ部および磁性体部を備え、
前記キャパシタ部は、第１基板と、前記第１基板に形成された薄膜キャパシタンス素子とで構成され、
前記インダクタ部は、第２基板と、前記第２基板に形成された薄膜インダクタンス素子とで構成され、
前記磁性体部は磁性体板を備え、
前記磁性体部と前記インダクタ部とが接する位置関係で、前記キャパシタ部、前記インダクタ部および前記磁性体部が積層されたことを特徴とする、プロセッサ。
【請求項６】
第１基板に、薄膜プロセスによって薄膜キャパシタンス素子を形成する工程と、
第２基板に、薄膜プロセスによって薄膜インダクタンス素子を形成する工程と、
磁性体板に、外部端子を含む導体パターンを形成する工程と、
前記第１基板と前記薄膜キャパシタンス素子とで構成されたキャパシタ部と、前記第２基板と前記薄膜インダクタンス素子とで構成されたインダクタ部と、前記磁性体板と前記導体パターンとで構成された磁性体部とを積層し一体化する工程と、
による、ＬＣ複合デバイスの製造方法。
【国際調査報告】
2017073438.tif 000013
2017073438.tif 000014
2017073438.tif 000015
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