(57)【要約】  本技術は、裏面照射型の固体撮像素子の品質の低下を抑制しつつ、パッドを浅い位置に形成することができるようにする固体撮像素子及び電子機器に関する。固体撮像素子は、入射光を光電変換素子に集光する集光層と、前記光電変換素子が形成されている半導体層と、配線及び外部接続用のパッドが形成されている配線層とが積層され、前記集光層及び前記半導体層を貫通する貫通孔により前記パッドの第１の面の少なくとも一部が露出している画素基板を備える。本技術は、例えば、裏面照射型のＣＭＯＳイメージセンサに適用できる。
2017126319.tif 000002
【特許請求の範囲】
【請求項１】
入射光を光電変換素子に集光する集光層と、
前記光電変換素子が形成されている半導体層と、
配線及び外部接続用のパッドが形成されている配線層と
が積層され、前記集光層及び前記半導体層を貫通する貫通孔により前記パッドの第１の面の少なくとも一部が露出している画素基板を
備える固体撮像素子。
【請求項２】
前記配線層の配線が、ビアを介して前記パッドの前記第１の面と反対側の第２の面に接続されている
請求項１に記載の固体撮像素子。
【請求項３】
前記配線層の配線が、前記パッドの側面に接続されている
請求項１に記載の固体撮像素子。
【請求項４】
制御回路を備え、前記画素基板の前記配線層側に積層されている制御基板を
さらに備える請求項１に記載の固体撮像素子。
【請求項５】
前記画素基板の前記配線層側に積層されている支持基板を
さらに備える請求項１に記載の固体撮像素子。
【請求項６】
制御回路が配置され、前記画素基板の前記配線層側に積層されている制御基板と、
前記半導体層を貫通し、前記パッドの前記第１の面に接続されている第１のビアと、
前記集光層において前記第１のビアと接続され、前記半導体層及び前記配線層を貫通し、前記制御基板の配線と接続されている第２のビアと
をさらに備える請求項１に記載の固体撮像素子。
【請求項７】
制御回路が配置され、前記画素基板の前記配線層側に積層されている制御基板と、
前記半導体層及び前記配線層を貫通し、前記パッドの側面と前記制御基板の配線を接続するビアと
をさらに備える請求項１に記載の固体撮像素子。
【請求項８】
固体撮像素子と、
前記固体撮像素子から出力される信号を処理する信号処理部と
を備え、
前記固体撮像素子は、
入射光を光電変換素子に集光する集光層と、
前記光電変換素子が形成されている半導体層と、
配線及び外部接続用のパッドが形成されている配線層と
が積層され、前記集光層及び前記半導体層を貫通する貫通孔により前記パッドの前記第１の面の少なくとも一部が露出している画素基板を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子及び電子機器に関し、特に、裏面照射型の固体撮像素子、及び、裏面照射型の固体撮像素子を用いた電子機器に関する。
【背景技術】
【０００２】
近年、画素が形成されている画素基板と、画素の制御や画素信号の処理等を行う制御回路が形成されている制御基板とを積層した積層裏面照射型の固体撮像素子が普及している。【０００３】
例えば、積層裏面照射型の固体撮像素子において、制御基板の配線層にパッドを形成した場合、画素基板側（受光面側）から見てパッドの位置が深くなる。その結果、ワイヤボンド工程において、プロセスマージンが狭くなる。また、パッド上に形成したワイヤ接続用のボール（以下、ワイヤボンドボールと称する）の先端が、画素基板の表面から十分に露出せずに、各種の組立プロセスの試験の実施が困難になる恐れがある。例えば、ワイヤボンドボールとパッドの接合強度の試験の実施が困難になる恐れがある。【０００４】
一方、従来、裏面照射型の固体撮像素子において、画素基板の配線層の最上層の配線の上面にパッドを形成することが提案されている（例えば、特許文献１参照）。また、従来、裏面照射型の固体撮像素子において、画素基板の光電変換素子等が形成されている半導体層内にパッドを形成することが提案されている（例えば、特許文献２参照）。いずれの場合も、制御基板の配線層にパッドを形成した場合と比較して、パッドの位置を浅くすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２３５１２６号公報
【特許文献２】特開２００５−１９１４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、画素基板の配線層の最上層の配線の上面にパッドを形成した場合、パッドを形成するための貫通孔が半導体層に形成されるため、半導体層に起伏が生じる。この半導体層の起伏により、半導体層の上にカラーフィルタやマイクロレンズ等を形成する集光プロセスにおいて塗布膜を一様に塗布するのが困難になる。その結果、塗布膜の膜厚にムラが生じ、集光特性が悪化する恐れがある。【０００７】
また、画素基板の半導体層内にパッドを形成した場合、例えば、半導体層に半導体素子を形成するための高温プロセスにおいて温度の制限が生じる。例えば、パッドがＡｌ（アルミニウム）からなる場合、高温プロセスの温度を４００℃以下程度に抑える必要が生じる。その結果、半導体素子の特性が悪化する恐れがある。【０００８】
一方、高温プロセスの温度の制限を避けるために、半導体層に半導体素子を形成した後にパッドを形成する場合、パッドを埋め込むための溝や半導体素子のゲートを平坦化するために、配線層の層間膜を厚くする必要がある。その結果、配線層のコンタクト抵抗の増大等により回路特性が悪化する恐れがある。【０００９】
そこで、本技術は、裏面照射型の固体撮像素子の品質の低下を抑制しつつ、パッドを適切な位置に形成できるようにするものである。
【課題を解決するための手段】
【００１０】
本技術の第１の側面の固体撮像素子は、入射光を光電変換素子に集光する集光層と、前記光電変換素子が形成されている半導体層と、配線及び外部接続用のパッドが形成されている配線層とが積層され、前記集光層及び前記半導体層を貫通する貫通孔により前記パッドの第１の面の少なくとも一部が露出している画素基板を備える。【００１１】
前記配線層の配線を、ビアを介して前記パッドの前記第１の面と反対側の第２の面に接続することができる。【００１２】
前記配線層の配線を、前記パッドの側面に接続することができる。【００１３】
制御回路を備え、前記画素基板の前記配線層側に積層されている制御基板をさらに設けることができる。【００１４】
前記画素基板の前記配線層側に積層されている支持基板をさらに設けることができる。【００１５】
制御回路が配置され、前記画素基板の前記配線層側に積層されている制御基板と、前記半導体層を貫通し、前記パッドの前記第１の面に接続されている第１のビアと、前記集光層において前記第１のビアと接続され、前記半導体層及び前記配線層を貫通し、前記制御基板の配線と接続されている第２のビアとをさらに設けることができる。【００１６】
制御回路が配置され、前記画素基板の前記配線層側に積層されている制御基板と、前記半導体層及び前記配線層を貫通し、前記パッドの側面と前記制御基板の配線を接続するビアとをさらに設けることができる。【００１７】
本技術の第２の側面の電子機器は、固体撮像素子と、前記固体撮像素子から出力される信号を処理する信号処理部とを備え、前記固体撮像素子は、入射光を光電変換素子に集光する集光層と、前記光電変換素子が形成されている半導体層と、配線及び外部接続用のパッドが形成されている配線層とが積層され、前記集光層及び前記半導体層を貫通する貫通孔により前記パッドの前記第１の面の少なくとも一部が露出している画素基板を備える。【００１８】
本技術の第１の側面又は第２の側面においては、固体撮像素子がパッドを介して外部と接続される。
【発明の効果】
【００１９】
本技術の第１の側面又は第２の側面によれば、裏面照射型の固体撮像素子の品質の低下を抑制しつつ、パッドを適切な位置に形成することができる。【００２０】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２１】
【図１】本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】画素の構成例を示す回路図である。
【図３】ＣＭＯＳイメージセンサの第１の実施の形態を模式的に示す断面図である。
【図４】図３のＣＭＯＳイメージセンサの製造方法を説明するための図である。
【図５】図３のＣＭＯＳイメージセンサの製造方法を説明するための図である。
【図６】図３のＣＭＯＳイメージセンサの製造方法を説明するための図である。
【図７】パッドの製造工程の第１の例を説明するための図である。
【図８】パッドの製造工程の第１の例を説明するための図である。
【図９】パッドの製造工程の第２の例を説明するための図である。
【図１０】パッドの製造工程の第３の例を説明するための図である。
【図１１】パッドの製造工程の第４の例を説明するための図である。
【図１２】図３のＣＭＯＳイメージセンサのパッドの結線例を示す図である。
【図１３】ＣＭＯＳイメージセンサの第２の実施の形態を模式的に示す断面図である。
【図１４】図１３のＣＭＯＳイメージセンサのパッドの結線例を示す図である。
【図１５】ＣＭＯＳイメージセンサの第３の実施の形態を模式的に示す断面図である。
【図１６】図１５のＣＭＯＳイメージセンサのパッドの結線例を示す図である。
【図１７】ＣＭＯＳイメージセンサの第４の実施の形態を模式的に示す断面図である。
【図１８】図１７のＣＭＯＳイメージセンサのパッドの結線例を示す図である。
【図１９】固体撮像素子の使用例を示す図である。
【図２０】電子機器の構成例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本技術が適用される固体撮像素子
２．第１の実施の形態（パッドに配線を直接接続した例）
３．第２の実施の形態（ビアを介してパッドを配線に接続した例）
４．第３の実施の形態（ビアを介してパッドと制御基板を接続した第１の例）
５．第４の実施の形態（ビアを介してパッドと制御基板を接続した第２の例）
６．変形例
７．固体撮像素子の使用例
【００２３】
＜１．本技術が適用される固体撮像素子＞
｛基本的なシステム構成｝
図１は、本技術が適用される固体撮像素子、例えばＸ−Ｙアドレス方式固体撮像素子の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して製造されるイメージセンサである。
【００２４】
本適用例に係るＣＭＯＳイメージセンサ１０は、画素アレイ部１１と周辺回路部とを備える。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５を備える。
【００２５】
ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。
【００２６】
画素アレイ部１１は、複数の単位画素（以下、単に「画素」と称する場合もある）が行方向及び列方向に配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。
【００２７】
単位画素は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部（例えば、フォトダイオード）、及び、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有する。なお、単位画素の構成例については、図２を参照して後述する。
【００２８】
また、画素アレイ部１１において、画素行ごとに行信号線としての画素駆動線１６が行方向に沿って配線され、画素列ごとに列信号線としての垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００２９】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３０】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
【００３１】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
【００３２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
【００３３】
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３４】
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
【００３５】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
【００３６】
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
【００３７】
信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３８】
｛画素の構成例｝
次に、上述した画素アレイ部１１の各画素の構成について説明する。図２は、画素アレイ部１１に設けられた１つの画素の構成例を示す回路図である。
【００３９】
この例では、画素アレイ部１１の画素は、光電変換素子５１、転送ゲート部５２、電荷電圧変換部５３、リセットゲート部５４、増幅トランジスタ５５、及び、選択トランジスタ５６を含むように構成される。
【００４０】
光電変換素子５１は、例えばＰＮ接合のフォトダイオードからなり、被写体からの光を受光して、その受光量に応じた電荷を光電変換により生成し、蓄積する。
【００４１】
転送ゲート部５２は、光電変換素子５１と電荷電圧変換部５３との間に設けられており、転送ゲート部５２のゲート電極に印加される駆動信号ＴＲＧに応じて、光電変換素子５１に蓄積されている電荷を電荷電圧変換部５３に転送する。
【００４２】
例えば、転送ゲート部５２、リセットゲート部５４、及び、選択トランジスタ５６は、ＮチャンネルのＭＯＳトランジスタから構成されている。そして、これらの転送ゲート部５２乃至選択トランジスタ５６のゲート電極には、駆動信号ＴＲＧ，ＲＳＴ，ＳＥＬが供給される。これらの駆動信号は、高レベルの状態がアクティブ状態（オンの状態）となり、低レベルの状態が非アクティブ状態（オフの状態）となるパルス信号である。
【００４３】
したがって、例えば転送ゲート部５２では、転送ゲート部５２のゲート電極に供給される駆動信号ＴＲＧがアクティブ状態となり、転送ゲート部５２がオンされた状態となったとき、光電変換素子５１に蓄積された電荷が電荷電圧変換部５３に転送される。
【００４４】
電荷電圧変換部５３は、転送ゲート部５２を介して光電変換素子５１から転送されてきた電荷を電気信号、例えば電圧信号に変換して出力する浮遊拡散領域（ＦＤ）である。
【００４５】
電荷電圧変換部５３には、リセットゲート部５４が接続されるとともに、増幅トランジスタ５５および選択トランジスタ５６を介して垂直信号線１７に接続されている。
【００４６】
リセットゲート部５４は、電荷電圧変換部５３等を適宜初期化（リセット）する素子であり、ドレインが電源電圧ＶＤＤの電源に接続され、ソースが電荷電圧変換部５３に接続されている。リセットゲート部５４のゲート電極には、駆動信号ＲＳＴがリセット信号として印加される。
【００４７】
また、駆動信号ＲＳＴがアクティブ状態とされると、リセットゲート部５４は導通状態となり、電荷電圧変換部５３等の電位が電源電圧ＶＤＤのレベルにリセットされる。すなわち、電荷電圧変換部５３等の初期化が行なわれる。
【００４８】
増幅トランジスタ５５は、ゲート電極が電荷電圧変換部５３に接続され、ドレインが電源電圧ＶＤＤの電源に接続されており、光電変換素子５１での光電変換によって得られる電荷を読み出すソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５５は、ソースが選択トランジスタ５６を介して垂直信号線１７に接続されることにより、垂直信号線１７の一端に接続される定電流源とソースフォロワ回路を構成する。
【００４９】
選択トランジスタ５６は、増幅トランジスタ５５のソースと垂直信号線１７との間に接続されており、選択トランジスタ５６のゲート電極には、選択信号として駆動信号ＳＥＬが供給される。駆動信号ＳＥＬがアクティブ状態とされると、選択トランジスタ５６は導通状態となって選択トランジスタ５６が設けられている画素が選択状態とされる。画素が選択状態とされると、増幅トランジスタ５５から出力される信号が垂直信号線１７を介してカラム処理部１３に読み出される。
【００５０】
また、各画素では、図１の画素駆動線１６として、複数の駆動線が例えば画素行ごとに配線される。そして、垂直駆動部１２から画素駆動線１６としての複数の駆動線を通して画素内に駆動信号ＴＲＧ，ＲＳＴ，ＳＥＬが供給される。
【００５１】
なお、図２の画素回路は、画素アレイ部１１に用いることが可能な画素回路の一例であり、他の構成の画素回路を用いることも可能である。
【００５２】
また、各画素は、共有画素構造とすることもできる。共有画素構造は、例えば、複数の光電変換素子、複数の転送トランジスタ、共有される１つの電荷電圧変換部、及び、共有される１つずつの他の画素トランジスタから構成される。
【００５３】
＜２．第１の実施の形態＞
次に、図３乃至図１２を参照して、図１のＣＭＯＳイメージセンサ１０の第１の実施の形態であるＣＭＯＳイメージセンサ１０ａについて説明する。
【００５４】
｛ＣＭＯＳイメージセンサ１０ａの構成例｝
図３は、ＣＭＯＳイメージセンサ１０ａの構成例の一部を模式的に示す断面図である。
【００５５】
なお、以下、光の入射側（図３の上側）をＣＭＯＳイメージセンサ１０ａの上方とし、光の入射側と反対側（図３の下側）をＣＭＯＳイメージセンサ１０ａの下方とする。
【００５６】
ＣＭＯＳイメージセンサ１０ａは、画素基板１０１の配線層１０１Ｃ側のオモテ面とは逆の裏面側から光が入射する、いわゆる裏面照射型の構造を有している。なお、以下、画素基板１０１の裏面を入射面又は受光面と称する。
【００５７】
ＣＭＯＳイメージセンサ１０ａは、画素基板１０１と制御基板１０２が積層された積層裏面照射型の構成を有している。画素基板１０１には、例えば、図１の画素アレイ部１１が配置されている。一方、制御基板１０２は、例えば、図１の垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５、信号処理部１８、及び、データ格納部１９が配置されている。
【００５８】
なお、垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５、信号処理部１８、及び、データ格納部１９の一部を画素基板１０１に配置するようにしてもよい。また、例えば、信号処理部１８及びデータ格納部１９を、画素基板１０１及び制御基板１０２とは別の基板上に配置するようにしてもよい。
【００５９】
画素基板１０１においては、上から順に集光層１０１Ａ、半導体層１０１Ｂ、配線層１０１Ｃが積層されている。従って、集光層１０１Ａと配線層１０１Ｃとは、半導体層１０１Ｂを挟んで（半導体層１０１Ｂを基準にして）、それぞれ反対側に配置されている。
【００６０】
集光層１０１Ａには、オンチップマイクロレンズ１２１及びカラーフィルタ１２２等が形成されている。集光層１０１Ａの上面（入射面）に入射した被写体からの光は、オンチップマイクロレンズ１２１により、半導体層１０１Ｂに形成されている光電変換素子５１（不図示）に集光される。
【００６１】
半導体層１０１Ｂには、図示を省略しているが、各画素の光電変換素子５１、転送ゲート部５２、電荷電圧変換部５３、リセットゲート部５４、増幅トランジスタ５５、及び、選択トランジスタ５６等の半導体素子が形成されている。
【００６２】
配線層１０１Ｃには、上下方向の４層にわたって配線１２３が形成されている。各層の配線１２３間は、ビア１２４により接続されている。配線１２３及びビア１２４は、例えば、Ｃｕからなる。
【００６３】
また、配線層１０１Ｃには、外部接続用のパッド１２５が形成されている。この例では、パッド１２５は、配線層１０１Ｃの２層目から４層目までの配線１２３とほぼ同じ高さに配置されており、パッド１２５の側面に３層目の配線１２３が接続されている。パッド１２５の上方には、集光層１０１Ａ及び半導体層１０１Ｂを貫通する貫通孔１０１Ｄが形成されている。この貫通孔１０１Ｄにより、パッド１２５のワイヤボンドボールが形成される面（以下、接続面と称する）の一部が露出している。
【００６４】
さらに、配線層１０１Ｃの下端には、制御基板１０２との接合用のパッド１２６が形成されている。パッド１２６は、ビア１２４を介して４層目の配線１２３に接続されている。パッド１２６は、例えば、Ｃｕからなる。
【００６５】
制御基板１０２においては、上から順に配線層１０２Ａ、半導体層１０２Ｂが積層されている。制御基板１０２は、画素基板１０１の配線層１０１Ｃ側に積層されており、画素基板１０１の配線層１０１Ｃと制御基板１０２の配線層１０２Ａとが接している。
【００６６】
配線層１０２Ａの上端には、画素基板１０１との接合用のパッド１４１が形成されている。パッド１４１は、例えば、Ｃｕからなる。図３では、図を分かりやすくするために隙間を空けているが、画素基板１０１のパッド１２６の下面と、制御基板１０２のパッド１４１の上面とがＣｕ−Ｃｕ接合されている。従って、ＣＭＯＳイメージセンサ１０ａにおいて、パッド１２６及びパッド１４１は、外部接続用ではなく、内部の配線として機能する。
【００６７】
また、配線層１０２Ａには、Ａｌ配線１４３が形成されている。Ａｌ配線１４３は、配線層１０２Ａのパッド１４１と１層目の配線１４４との間に配置され、ビア１４２を介してパッド１４１と１層目の配線１４４に接続されている。ビア１４２は、例えば、Ｃｕからなる。
【００６８】
さらに、配線層１０２Ａには、上下方向の３層にわたって配線１４４が形成されている。各層の配線１４４間は、ビア１４２により接続されている。
【００６９】
半導体層１０２Ｂには、図示を省略しているが、図１の垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５、信号処理部１８、及び、データ格納部１９を構成する制御回路等が形成されている。
【００７０】
そして、画素基板１０１のパッド１２５は、画素基板１０１の配線層１０１Ｃの配線１２３、ビア１２４、及び、パッド１２６、並びに、制御基板１０２の配線層１０２Ａのパッド１４１、ビア１４２、Ａｌ配線１４３、及び、配線１４４を介して、制御基板１０２の半導体層１０２Ｂの制御回路に接続されている。
【００７１】
｛ＣＭＯＳイメージセンサ１０ａの製造方法｝
次に、図４乃至図６を参照して、ＣＭＯＳイメージセンサ１０ａの製造方法について説明する。
【００７２】
なお、図４の工程１及び工程２においては、画素基板１０１の上下方向の向きが図３と逆になっている。
【００７３】
工程１において、光電変換素子５１、転送ゲート部５２、電荷電圧変換部５３、リセットゲート部５４、増幅トランジスタ５５、及び、選択トランジスタ５６等の半導体素子（不図示）が、画素基板１０１の半導体層１０１Ｂに形成される。また、配線１２３及びビア１２４が、画素基板１０１の配線層１０１Ｃに形成される。
【００７４】
なお、この時点でパッド１２５が形成されていないため、半導体層１０１Ｂに半導体素子を形成するための高温プロセスにおいて温度の制限は生じない。
【００７５】
また、例えば、半導体層１０１Ｂの下面（配線層１０１Ｃとの接続面）から配線層１０１Ｃの最上層の配線１２３までの距離を調整することにより、パッド１２５を埋め込む深さを自由に調整することができる。パッド１２５を埋め込む深さは、例えば、パッド１２５と半導体層１０１Ｂとの間の耐圧や容量、ワイヤボンド工程においてパッド１２５の下の配線や層間膜に与えられるダメージ等の観点により決定される。
【００７６】
工程２において、パッド１２５が、画素基板１０１の配線層１０１Ｃに埋め込まれる。なお、パッド１２５の製造工程の詳細は後述する。
【００７７】
なお、配線１２３に対するパッド１２５の相対的な深さは任意に設定することができる。例えば、この例では、パッド１２５の接続面（図４において下面）が、１層目の配線１２３より深い位置（半導体層１０１Ｂから遠い位置）に配置されているが、１層目の配線１２３より浅い位置（半導体層１０１Ｂに近い位置）に配置することも可能である。
【００７８】
また、図示は省略するが、配線層１０１Ｃにパッド１２５が埋め込まれた後、配線層１０１Ｃの図内の上端にパッド１２６、及び、パッド１２６を配線１２３に接続するためのビア１２４が形成される。
【００７９】
工程３において、画素基板１０１と制御基板１０２とが接合される。具体的には、画素基板１０１が形成されているウエハ（不図示）が反転され、制御基板１０２が形成されているウエハ（不図示）と接合される。これにより、画素基板１０１の配線層１０１Ｃの下面と制御基板１０２とが接合される。
【００８０】
工程４において、画素基板１０１の半導体層１０１Ｂが薄肉化される。
【００８１】
工程５において、集光層１０１Ａが、画素基板１０１の半導体層１０１Ｂの上に形成される。集光層１０１Ａには、オンチップマイクロレンズ１２１及びカラーフィルタ１２２等が形成される。
【００８２】
なお、この時点で貫通孔１０１Ｄが形成されていないため、半導体層１０１Ｂの上面に起伏がほとんどない。従って、工程５において、集光層１０１Ａを構成する塗布膜を一様に塗布することが容易になり、塗布膜の膜厚のムラを抑制することができる。その結果、集光特性の悪化を抑制することができる。
【００８３】
また、工程５においては、有機材料系を使用するために低温プロセスが必要となるが、パッド１２５はすでに形成済みであり、パッド１２５の形成は行われないため、低温プロセスにおいて温度の制限は生じない。
【００８４】
工程６において、貫通孔１０１Ｄが画素基板１０１に形成される。貫通孔１０１Ｄは、画素基板１０１の集光層１０１Ａ及び半導体層１０１Ｂを貫通し、パッド１２５の接続面に達する。これにより、パッド１２５の接続面の一部が露出する。
【００８５】
その後、例えば、ワイヤボンドボール（不図示）が、パッド１２５の接続面に形成される。また、画素基板１０１が形成されているウエハと制御基板１０２が形成されているウエハとが積層されたウエハを個片化することにより、ＣＭＯＳイメージセンサ１０ａが形成される。
【００８６】
｛パッド１２５の製造工程の詳細｝
次に、図７乃至図１１を参照して、図５の工程２のパッド１２５の製造工程の詳細な例について説明する。
【００８７】
なお、図７乃至図１１においては、画素基板１０１の上下方向の向きが図３と逆になっている。また、図７乃至図１１においては、図を分かりやすくするために、パッド１２５付近を拡大して示すとともに、各部の符号の一部の記載を省略している。
【００８８】
｛パッド１２５の製造工程の第１の例｝
まず、図７及び図８を参照して、パッド１２５の製造工程の第１の例について説明する。
【００８９】
工程２−１において、溝２０１が、画素基板１０１の配線層１０１Ｃに形成される。溝２０１は、パッド１２５の接続面が形成される深さまで形成される。
【００９０】
工程２−２において、パッド１２５を形成するためのＡｌ膜２０２が、画素基板１０１の配線層１０１Ｃの下面（半導体層１０１Ｂと反対側の面）に成膜される。Ａｌ膜２０２は、配線層１０１Ｃの下面全体を覆うとともに、溝２０１を埋める。また、バリアメタル２０３が、Ａｌ膜２０２の表面に成膜される。
【００９１】
工程２−３ａにおいて、バリアメタル２０３の表面にレジスト剤が塗布され、レジスト膜２０４が成膜される。
【００９２】
工程２−４ａにおいて、エッチングが行われる。具体的には、まずＡｌ膜２０２の表面が露出するまで、レジスト膜２０４のエッチングが行われる。レジスト膜２０４は、溝２０１が形成されている部分と比べて、溝２０１が形成されていない部分が薄い。従って、溝２０１が形成されていない部分のＡｌ膜２０２の表面が露出する。
【００９３】
次に、Ａｌ膜２０２の表面が露出した時点で、レジスト膜２０４のエッチングが停止され、Ａｌ膜２０２のエッチングが行われる。そして、配線層１０１Ｃの溝２０１以外の部分の酸化膜の表面（配線層１０１Ｃの下面）が露出した時点で、Ａｌ膜２０２のエッチングが停止され、レジスト膜２０４のエッチングが行われる。これにより、工程２−４ａの図に示されるように、溝２０１内のＡｌ膜２０２のみが残ることにより、パッド１２５が形成される。
【００９４】
工程２−５ａにおいて、制御基板１０２と接合するための準備として、配線層１０１Ｃの下面に酸化膜２０５が成膜される。これにより、パッド１２５が、配線層１０１Ｃに埋め込まれる。
【００９５】
｛パッド１２５の製造工程の第２の例｝
次に、図９を参照して、パッド１２５の製造工程の第２の例について説明する。
【００９６】
まず、図７を参照して上述した工程２−１及び工程２−２が行われる。
【００９７】
次に、工程２−３ｂにおいて、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、Ａｌ膜２０２の研磨が行われる。これにより、溝２０１内以外のＡｌ膜２０２が除去され、パッド１２５が形成される。
【００９８】
工程２−４ｂにおいて、図８の工程２−５ａと同様に、制御基板１０２と接合するための準備として、配線層１０１Ｃの下面に酸化膜２０５が形成される。
【００９９】
｛パッド１２５の製造工程の第３の例｝
次に、図１０を参照して、パッド１２５の製造工程の第３の例について説明する。
【０１００】
まず、図７を参照して上述した工程２−１及び工程２−２が行われる。
【０１０１】
次に、工程２−３ｃにおいて、レジスト膜２４１が成膜される。このとき、レジスト膜２４１は、パッド１２５を形成する領域にのみ形成される。
【０１０２】
工程２−４ｃにおいて、Ａｌ膜２０２のエッチングが行われる。これにより、レジスト膜２４１が形成されている部分以外のＡｌ膜２０２が除去される。次に、レジスト膜２４１のエッチングが行われ、レジスト膜２４１が除去される。これにより、工程２−４ｃの図に示されるように、パッド１２５が、溝２０１内に形成される。このとき、パッド１２５は、溝２０１全体を埋めるものではなく、レジスト膜２４１の形状に応じた形状となる。
【０１０３】
工程２−５ｃにおいて、制御基板１０２と接合するための準備として、配線層１０１Ｃの下面に酸化膜２４２が形成される。これにより、パッド１２５が、配線層１０１Ｃに埋め込まれる。また、溝２０１の隙間が酸化膜２４２により埋められる。そして、酸化膜２４２の表面が、ＣＭＰプロセスにより平坦化される。
【０１０４】
｛パッド１２５の製造工程の第４の例｝
次に、図１１を参照して、パッド１２５の製造工程の第４の例について説明する。この第４の例は、第３の例と比較して、溝２０１の外側にもパッド１２５を形成するようにしたものである。
【０１０５】
まず、図７を参照して上述した工程２−１及び工程２−２が行われる。
【０１０６】
次に、工程２−３ｄにおいて、レジスト膜２６１が成膜される。このとき、レジスト膜２６１は、パッド１２５を形成する領域にのみ形成される。
【０１０７】
工程２−４ｄにおいて、Ａｌ膜２０２のエッチングが行われる。これにより、レジスト膜２４１が形成されている部分以外のＡｌ膜２０２が除去される。次に、レジスト膜２４１のエッチングが行われ、レジスト膜２４１が除去される。これにより、工程２−４ｄの図に示されるように、パッド１２５が、溝２０１及び溝２０１の周辺に形成される。
【０１０８】
工程２−５ｄにおいて、制御基板１０２と接合するための準備として、配線層１０１Ｃの下面に酸化膜２６２が形成される。これにより、パッド１２５が、配線層１０１Ｃに埋め込まれる。そして、酸化膜２６２の表面が、ＣＭＰプロセスにより平坦化される。
【０１０９】
｛パッド１２５の結線例｝
次に、図１２を参照して、パッド１２５の結線例について説明する。図１２のＡ及び図１２のＢは、画素基板１０１のパッド１２５付近を上から見た図である。
【０１１０】
例えば、図１２のＡに示されるように、パッド１２５の側面の任意の高さにおいて、パッド１２５の側面を囲むように配線１２３を接触させるようにしてもよい。
【０１１１】
また、例えば、図１２のＢに示されるように、パッド１２５の側面の任意の高さにおいて、配線１２３がパッド１２５の側面を囲むとともに、配線１２３をパッド１２５の側面の一部のみに接触させるようにしてもよい。
【０１１２】
なお、配線１２３がパッド１２５と接触する位置は、必ずしも１カ所である必要はなく、２カ所以上としてもよい。また、配線１２３がパッド１２５に接触する位置や数、及び、どの層の配線１２３をパッド１２５に接続するか等は、例えば、抵抗値、容量、信頼性等の観点により決定される。
【０１１３】
以上のようにして、裏面照射型のＣＭＯＳイメージセンサ１０ａの品質の低下を抑制しつつ、パッド１２５を適切な位置に形成することができる。
【０１１４】
例えば、パッド１２５を、ＣＭＯＳイメージセンサ１０ａの画素基板１０１の受光面から約１０μｍ以下の深さの位置に形成することができる。これにより、パッド１２５上に形成したワイヤボンドボールの先端が、画素基板１０１の受光面から十分に露出し、各種の組立プロセスの試験の実施が容易になる。
【０１１５】
また、上述したように、図６の工程５において、塗布膜の膜厚のムラを抑制し、集光特性の悪化を抑制することができる。
【０１１６】
さらに、上述したように、図４の工程１の半導体素子形成時の高温プロセス、及び、図６の工程５の集光層１０１Ａ形成時の低温プロセスにおいて温度の制限が生じないため、ＣＭＯＳイメージセンサ１０ａの特性の低下を抑制することができる。
【０１１７】
＜３．第２の実施の形態＞
次に、図１３及び図１４を参照して、図１のＣＭＯＳイメージセンサ１０の第２の実施の形態であるＣＭＯＳイメージセンサ１０ｂについて説明する。
【０１１８】
｛ＣＭＯＳイメージセンサ１０ｂの構成例｝
図１３は、ＣＭＯＳイメージセンサ１０ｂの構成例の一部を模式的に示す断面図である。なお、図中、図３と対応する部分には、同じ符号を付してある。
【０１１９】
ＣＭＯＳイメージセンサ１０ｂは、図３のＣＭＯＳイメージセンサ１０ａと比較して、パッド１２５の結線方法が異なる。具体的には、ＣＭＯＳイメージセンサ１０ｂでは、パッド１２５の接続面と反対側の下面とパッド１２６の上面とが、ビア１２４を介して接続されている。
【０１２０】
｛パッド１２５の結線例｝
次に、図１４を参照して、ＣＭＯＳイメージセンサ１０ｂにおけるパッド１２５の結線例について説明する。図１４のＡ及び図１４のＢは、画素基板１０１のパッド１２５付近を下から見た図である。
【０１２１】
例えば、図１４のＡに示されるように、パッド１２５の下面全体にビア１２４を配置して、パッド１２５をパッド１２６に接続するようにしてもよい。
【０１２２】
また、例えば、図１４のＢに示されるように、パッド１２５の下面の外周部のみにビア１２４を配置して、パッド１２５をパッド１２６に接続するようにしてもよい。ビア１２４の数を減らすことにより、ビア１２４を形成する際にパッド１２５に与えられるダメージを緩和することができる。
【０１２３】
なお、パッド１２５に接続するビア１２４の数や位置は、例えば、抵抗値、容量、信頼性等の観点により決定される。
【０１２４】
＜４．第３の実施の形態＞
次に、図１５及び図１６を参照して、図１のＣＭＯＳイメージセンサ１０の第３の実施の形態であるＣＭＯＳイメージセンサ１０ｃについて説明する。
【０１２５】
｛ＣＭＯＳイメージセンサ１０ｃの構成例｝
図１５は、ＣＭＯＳイメージセンサ１０ｃの構成例の一部を模式的に示す断面図である。なお、図中、図３と対応する部分には、同じ符号を付してある。
【０１２６】
ＣＭＯＳイメージセンサ１０ｃは、図３のＣＭＯＳイメージセンサ１０ａと比較して、パッド１２５の結線方法が異なる。
【０１２７】
具体的には、ＣＭＯＳイメージセンサ１０ｃでは、ビア３０１が、画素基板１０１の半導体層１０１Ｂを貫通し、パッド１２５の接続面に接続されている。また、ビア３０３が、画素基板１０１の半導体層１０１Ｂ及び配線層１０１Ｃを貫通し、制御基板１０２の配線層１０２Ａに形成されているＡｌ配線３２１の上面に接続されている。例えば、ビア３０１及びビア３０３は、半導体層１０１Ｂがシリコンからなる場合、シリコン貫通電極やＴＳＶ（Through Silicon Via）等の名称で呼ばれるものである。
【０１２８】
ビア３０１とビア３０３は、画素基板１０１の集光層１０１Ａにおいて配線３０２を介して接続されている。従って、パッド１２５の接続面とＡｌ配線３２１の上面が、ビア３０１、配線３０２、及び、ビア３０３を介して接続されている。
【０１２９】
また、画素基板１０１の配線層１０１Ｃの酸化膜と制御基板１０２の配線層１０２Ａの酸化膜とが接合されることにより、画素基板１０１と制御基板１０２とが接合されている。
【０１３０】
｛パッド１２５の結線例｝
次に、図１６を参照して、ＣＭＯＳイメージセンサ１０ｃにおけるパッド１２５の結線例について説明する。図１６のＡ及び図１６のＢは、画素基板１０１のパッド１２５付近を上から見た図である。
【０１３１】
例えば、図１６のＡに示されるように、パッド１２５の接続面の貫通孔１０１Ｄにより露出している部分の周囲を囲むように、パッド１２５の上面にビア３０１を接続するようにしてもよい。
【０１３２】
また、例えば、図１６のＢに示されるように、パッド１２５の接続面の貫通孔１０１Ｄにより露出している部分の周囲の一部に、ビア３０１を接続するようにしてもよい。
【０１３３】
なお、ビア３０１をパッド１２５の接続面に接続する位置を２カ所以上設けることも可能である。また、パッド１２５の接続面に接続するビア３０１の位置及び数は、例えば、抵抗値、容量、信頼性等の観点により決定される。
【０１３４】
また、例えば、制御基板１０２の配線層１０２ＡのＡｌ配線３２１の下の層の配線１４４にビア３０３を接続することも可能である。また、Ａｌ配線３２１を設けずに、制御基板１０２の配線層１０２Ａの配線１４４にビア３０３を接続することも可能である。
【０１３５】
＜５．第４の実施の形態＞
次に、図１７及び図１８を参照して、図１のＣＭＯＳイメージセンサ１０の第４の実施の形態であるＣＭＯＳイメージセンサ１０ｄについて説明する。
【０１３６】
｛ＣＭＯＳイメージセンサ１０ｄの構成例｝
図１７は、ＣＭＯＳイメージセンサ１０ｄの構成例の一部を模式的に示す断面図である。なお、図中、図１５と対応する部分には、同じ符号を付してある。
【０１３７】
ＣＭＯＳイメージセンサ１０ｄは、図１５のＣＭＯＳイメージセンサ１０ｃと比較して、パッド１２５の結線方法が異なる。
【０１３８】
具体的には、ＣＭＯＳイメージセンサ１０ｄでは、ビア３４１が、画素基板１０１の半導体層１０１Ｂ及び配線層１０１Ｃを貫通し、パッド１２５の側面及びＡｌ配線３２１の上面に接続されている。例えば、ビア３４１は、半導体層１０１Ｂがシリコンからなる場合、シリコン貫通電極やＴＳＶ（Through Silicon Via）等の名称で呼ばれるものである。そして、パッド１２５の側面とＡｌ配線３２１の上面が、ビア３４１を介して接続されており、この接続方法は、例えば、サイドコンタクトと呼ばれる。
【０１３９】
｛パッド１２５の結線例｝
次に、図１８を参照して、ＣＭＯＳイメージセンサ１０ｄにおけるパッド１２５の結線例について説明する。図１８のＡ及び図１８のＢは、画素基板１０１のパッド１２５付近を上から見た図である。
【０１４０】
例えば、図１８のＡに示されるように、パッド１２５の側面を囲むようにビア３４１を接触させるようにしてもよい。
【０１４１】
また、例えば、図１８のＢに示されるように、ビア３４１をパッド１２５の側面の一部に接触させるようにしてもよい。
【０１４２】
なお、ビア３４１がパッド１２５の側面と接触する位置は、必ずしも１カ所である必要はなく、２カ所以上としてもよい。また、ビア３４１がパッド１２５の側面に接触する位置及び数は、例えば、抵抗値、容量、信頼性等の観点により決定される。
【０１４３】
また、例えば、制御基板１０２の配線層１０２ＡのＡｌ配線３２１の下の層の配線１４４にビア３４１を接続することも可能である。また、Ａｌ配線３２１を設けずに、制御基板１０２の配線層１０２Ａの配線１４４にビア３４１を接続することも可能である。
【０１４４】
＜６．変形例＞
以下、上述した本技術の実施の形態の変形例について説明する。
【０１４５】
以上の説明では、画素基板と制御基板の２層の積層構造の裏面照射型のＣＭＯＳイメージセンサに本技術を適用する例を示したが、本技術は、３層以上の積層構造の裏面照射型のＣＭＯＳイメージセンサにも適用することができる。また、本技術は、例えば、画素基板に制御回路を配置し、制御基板の代わりに支持基板を積層した積層型の裏面照射型のＣＭＯＳイメージセンサにも適用することができる。さらに、本技術は、例えば、画素基板に制御回路を配置し、画素基板のみの単層構造として裏面照射型のＣＭＯＳイメージセンサにも適用することができる。
【０１４６】
また、画素基板と制御基板の配線の層数や構成は、上記の例に限定されるものではなく、任意に変更することが可能である。
【０１４７】
また、本技術は、ＣＭＯＳイメージセンサへの適用に限られるものではなく、ＣＭＯＳイメージセンサ以外の裏面照射型の固体撮像素子にも適用することが可能である。
【０１４８】
＜７．固体撮像素子の使用例＞
図１９は、上述の固体撮像素子の使用例を示す図である。
【０１４９】
上述した固体撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
【０１５０】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１５１】
｛撮像装置｝
図２０は、本技術を適用した半導体装置を有する電子機器５００の構成例を示す図である。
【０１５２】
電子機器５００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
【０１５３】
図２０において、電子機器５００は、レンズ５０１、撮像素子５０２、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８から構成される。また、電子機器５００において、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８は、バスライン５０９を介して相互に接続されている。
【０１５４】
撮像素子５０２は、例えば、上述したＣＭＯＳイメージセンサ１０ａ乃至１０ｄに対応している。
【０１５５】
ＤＳＰ回路５０３は、撮像素子５０２から供給される信号を処理するカメラ信号処理回路である。ＤＳＰ回路５０３は、撮像素子５０２からの信号を処理して得られる画像データを出力する。フレームメモリ５０４は、ＤＳＰ回路５０３により処理された画像データを、フレーム単位で一時的に保持する。
【０１５６】
表示部５０５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子５０２で撮像された動画又は静止画を表示する。記録部５０６は、撮像素子５０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
【０１５７】
操作部５０７は、ユーザによる操作に従い、電子機器５００が有する各種の機能についての操作指令を出力する。電源部５０８は、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、及び、操作部５０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５８】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１５９】
また、例えば、本技術は以下のような構成も取ることができる。
【０１６０】
（１）
入射光を光電変換素子に集光する集光層と、
前記光電変換素子が形成されている半導体層と、
配線及び外部接続用のパッドが形成されている配線層と
が積層され、前記集光層及び前記半導体層を貫通する貫通孔により前記パッドの第１の面の少なくとも一部が露出している画素基板を
備える固体撮像素子。
（２）
前記配線層の配線が、ビアを介して前記パッドの前記第１の面と反対側の第２の面に接続されている
前記（１）に記載の固体撮像素子。
（３）
前記配線層の配線が、前記パッドの側面に接続されている
前記（１）に記載の固体撮像素子。
（４）
制御回路を備え、前記画素基板の前記配線層側に積層されている制御基板を
さらに備える前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記画素基板の前記配線層側に積層されている支持基板を
さらに備える前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（６）
制御回路が配置され、前記画素基板の前記配線層側に積層されている制御基板と、
前記半導体層を貫通し、前記パッドの前記第１の面に接続されている第１のビアと、
前記集光層において前記第１のビアと接続され、前記半導体層及び前記配線層を貫通し、前記制御基板の配線と接続されている第２のビアと
をさらに備える前記（１）に記載の固体撮像素子。
（７）
制御回路が配置され、前記画素基板の前記配線層側に積層されている制御基板と、
前記半導体層及び前記配線層を貫通し、前記パッドの側面と前記制御基板の配線を接続するビアと
をさらに備える前記（１）に記載の固体撮像素子。
（８）
固体撮像素子と、
前記固体撮像素子から出力される信号を処理する信号処理部と
を備え、
前記固体撮像素子は、
入射光を光電変換素子に集光する集光層と、
前記光電変換素子が形成されている半導体層と、
配線及び外部接続用のパッドが形成されている配線層と
が積層され、前記集光層及び前記半導体層を貫通する貫通孔により前記パッドの前記第１の面の少なくとも一部が露出している画素基板を備える
電子機器。
【符号の説明】
【０１６１】
１０，１０ａ乃至１０ｄ  ＣＭＯＳイメージセンサ，  １１  画素アレイ部，  １２  垂直駆動部，  １３  カラム処理部，  １４  水平駆動部，  １５  システム制御部，  １６  画素駆動線，  １７  垂直信号線，  １８  信号処理部，  １９  データ格納部，  ５１  光電変換素子，  ５２  転送ゲート部，  ５３  電荷電圧変換部，  ５４  リセットゲート部，  ５５  増幅トランジスタ，  ５６  選択トランジスタ，  １０１  画素基板，  １０１Ａ  集光層，  １０１Ｂ  半導体層，  １０１Ｃ  配線層，  １０２  制御基板，  １０２Ａ  配線層，  １０２Ｂ  半導体層，  １２１  オンチップマイクロレンズ，  １２３  配線，  １２４  ビア，  １２５，１２６  パッド，  １４１  パッド，  １４２  ビア，  １４３  Ａｌ配線，  １４４  配線，  ３０１  ビア，  ３０２  配線，  ３０３  ビア，  ３２１  Ａｌ配線，  ３４１  ビア，  ５００  電子機器，  ５０２  撮像素子，  ５０３  ＤＳＰ回路
【図１】
2017126319.tif 000003
【図２】
2017126319.tif 000004
【図３】
2017126319.tif 000005
【図４】
2017126319.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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