(57)【要約】【課題】逆バイアス印加状態において半導体スイッチがオンすることを防止する。【解決手段】コレクタ電極Ｃ、エミッタ電極Ｅおよびゲート電極Ｇを有する半導体スイッチＳＷと、一端がコレクタ電極Ｃに電気的に接続され、他端がゲート電極Ｇに電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成されたツェナーダイオード５Ａと、一端がゲート電極Ｇに電気的に接続され、他端がエミッタ電極Ｅに電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成されたツェナーダイオード５Ｂとを備え、逆バイアス印加状態においてゲート電極Ｇの電圧が半導体スイッチＳＷのオン閾値電圧まで上昇しないようにツェナーダイオード５Ａおよびツェナーダイオード５Ｂが構成されている。
2018116457.tif 000002
【特許請求の範囲】
【請求項１】
高電位に接続される第１主電極、低電位に接続される第２主電極、および制御電極を有する半導体スイッチと、
一端が前記第１主電極に電気的に接続され、他端が前記制御電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第１のツェナーダイオードと、
一端が前記制御電極に電気的に接続され、他端が前記第２主電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第２のツェナーダイオードと、を備え、
前記第１主電極が高電位に接続され、前記第２主電極が低電位に接続され且つ前記制御電極に前記半導体スイッチのオフ信号が入力された逆バイアス印加状態において、前記制御電極の電圧が前記半導体スイッチのオン閾値電圧まで上昇しないように、前記第１のツェナーダイオードおよび前記第２のツェナーダイオードが構成されていることを特徴とする半導体装置。
【請求項２】
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層との接合面積は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層との接合面積よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の幅は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の幅よりも短いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の厚さは、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の厚さよりも薄いことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２のツェナーダイオードに並列接続され、前記第２のツェナーダイオードとともに集積形成された集積抵抗が設けられていることを特徴とする請求項１に記載の半導体装置。  
【請求項６】
前記第２のツェナーダイオードを構成する複数の前記Ｎ型半導体層のうち、前記Ｐ型半導体層で挟まれたＮ型半導体層は、前記第２のツェナーダイオードの全幅にわたって形成されておらず、前記第２のツェナーダイオードの長さ方向に隣り合うＰ型半導体層同士が繋がっていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のツェナーダイオードを構成するＰ型半導体層は、平面視して蛇行するように形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記Ｐ型半導体層で挟まれたＮ型半導体層の先端は、平面視して円弧状に丸められていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記隣り合うＰ型半導体層の接続領域には、前記Ｐ型半導体層よりも低抵抗のＰ型半導体層が設けられていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記低抵抗のＰ型半導体層は、前記Ｎ型半導体層の先端部を囲うように形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記低抵抗のＰ型半導体層は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層間のＰＮ接合に形成される空乏層の外側に設けられていることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第２のツェナーダイオードの幅方向両端において、前記第２のツェナーダイオードの長さ方向に隣り合うＰ型半導体層同士が繋がっていることを特徴とする請求項６に記載の半導体装置。
【請求項１３】
前記第２のツェナーダイオードをその長さ方向にみて、前記Ｎ型半導体層の数が前記第２のツェナーダイオードの幅方向について異なることを特徴とする請求項６に記載の半導体装置。
【請求項１４】
前記第２のツェナーダイオードのその長さ方向にみて、前記Ｎ型半導体層の数が前記第２のツェナーダイオードの幅方向について同じであることを特徴とする請求項６に記載の半導体装置。
【請求項１５】
前記第２のツェナーダイオードを構成する前記Ｎ型半導体層は、半導体層にＮ型不純物を導入したものとして構成され、前記半導体層の全厚にわたって形成されていないことを特徴とする請求項５に記載の半導体装置。
【請求項１６】
前記第１のツェナーダイオードを構成する前記Ｐ型半導体層のＰ型不純物の濃度は、前記第１のツェナーダイオードを構成する前記Ｎ型半導体層のＮ型不純物の濃度より低く、かつ、前記第２のツェナーダイオードを構成する前記Ｐ型半導体層のＰ型不純物の濃度は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層のＮ型不純物の濃度より低く、
前記第１のツェナーダイオードを構成する、連続するＮ型半導体層、Ｐ型半導体層およびＮ型半導体層により構成される第１のＮＰＮ型バイポーラトランジスタの電流増幅率は、前記第２のツェナーダイオードを構成する、連続するＮ型半導体層、Ｐ型半導体層およびＮ型半導体層により構成される第２のＮＰＮ型バイポーラトランジスタの電流増幅率よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項１７】
前記第１のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層は、前記第２のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層よりも長いことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層の不純物濃度は、前記第２のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層の不純物濃度よりも高いことを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、半導体スイッチおよびツェナーダイオードを有する半導体装置に関する。
【背景技術】
【０００２】
従来、いわゆるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を含む半導体スイッチを有する半導体装置が知られている。この半導体装置において、ツェナーダイオードが過電圧保護用に設けられることがある。ツェナーダイオードは、Ｎ型半導体層とＰ型半導体層とが隣接配置されたものとして構成される。【０００３】
例えば、半導体スイッチが絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）の場合、コレクタ電極とゲート電極の間に第１のツェナーダイオードが設けられ、ゲート電極とエミッタ電極の間にも第２のツェナーダイオードが設けられる。第１のツェナーダイオードと第２のツェナーダイオードは直列接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、過電圧保護用に第１および第２のツェナーダイオードが設けられた半導体装置では、所望の耐圧を満たすために、逆バイアス印加状態において半導体スイッチがオンしないことが求められる。ここで、「逆バイアス印加状態」とは、半導体スイッチの第１主電極が高電位に接続され、第２主電極が低電位に接続され、且つ制御電極にオフ信号が入力された状態のことをいう。半導体スイッチがＩＧＢＴの場合、第１主電極はコレクタ電極であり、第２主電極はエミッタ電極であり、制御電極はゲート電極である。オフ信号は、オン閾値電圧未満の電圧である。【０００６】
しかしながら、逆バイアス印加状態では、第１主電極と第２主電極の間に印加される高電圧により、直列接続された第１のツェナーダイオードおよび第２のツェナーダイオードにリーク電流が流れる。このリーク電流により、第１主電極と第２主電極間に印加された高電圧が分圧されて、制御電極の電圧が意図せず、オン閾値電圧以上となってしまう。その結果、半導体スイッチがオンになるおそれがある。【０００７】
本発明は、上記の技術的認識に基づいてなされたものであり、逆バイアス印加状態において半導体スイッチがオンすることを防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、
高電位に接続される第１主電極、低電位に接続される第２主電極、および制御電極を有する半導体スイッチと、
一端が前記第１主電極に電気的に接続され、他端が前記制御電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第１のツェナーダイオードと、
一端が前記制御電極に電気的に接続され、他端が前記第２主電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第２のツェナーダイオードと、を備え、
前記第１主電極が高電位に接続され、前記第２主電極が低電位に接続され且つ前記制御電極に前記半導体スイッチのオフ信号が入力された逆バイアス印加状態において、前記制御電極の電圧が前記半導体スイッチのオン閾値電圧まで上昇しないように、前記第１のツェナーダイオードおよび前記第２のツェナーダイオードが構成されていることを特徴とする。【０００９】
また、前記半導体装置において、
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層との接合面積は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層との接合面積よりも小さくてもよい。【００１０】
また、前記半導体装置において、
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の幅は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の幅よりも短くてもよい。【００１１】
また、前記半導体装置において、
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の厚さは、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の厚さよりも薄くてもよい。【００１２】
また、前記半導体装置において、
前記第２のツェナーダイオードに並列接続され、前記第２のツェナーダイオードとともに集積形成された集積抵抗が設けられていてもよい。【００１３】
また、前記半導体装置において、
前記第２のツェナーダイオードを構成する複数の前記Ｎ型半導体層のうち、前記Ｐ型半導体層で挟まれたＮ型半導体層は、前記第２のツェナーダイオードの全幅にわたって形成されておらず、前記第２のツェナーダイオードの長さ方向に隣り合うＰ型半導体層同士が繋がっていてもよい。【００１４】
また、前記半導体装置において、
前記第２のツェナーダイオードを構成するＰ型半導体層は、平面視して蛇行するように形成されていてもよい。【００１５】
また、前記半導体装置において、
前記Ｐ型半導体層で挟まれたＮ型半導体層の先端は、平面視して円弧状に丸められていてもよい。【００１６】
また、前記半導体装置において、
前記隣り合うＰ型半導体層の接続領域には、前記Ｐ型半導体層よりも低抵抗のＰ型半導体層が設けられていてもよい。【００１７】
また、前記半導体装置において、
前記低抵抗のＰ型半導体層は、前記Ｎ型半導体層の先端部を囲うように形成されていてもよい。【００１８】
また、前記半導体装置において、
前記低抵抗のＰ型半導体層は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層間のＰＮ接合に形成される空乏層の外側に設けられていてもよい。【００１９】
また、前記半導体装置において、
前記第２のツェナーダイオードの幅方向両端において、前記第２のツェナーダイオードの長さ方向に隣り合うＰ型半導体層同士が繋がっていてもよい。【００２０】
また、前記半導体装置において、
前記第２のツェナーダイオードをその長さ方向にみて、前記Ｎ型半導体層の数が前記第２のツェナーダイオードの幅方向について異なってもよい。【００２１】
また、前記半導体装置において、
前記第２のツェナーダイオードのその長さ方向にみて、前記Ｎ型半導体層の数が前記第２のツェナーダイオードの幅方向について同じであってもよい。【００２２】
また、前記半導体装置において、
前記第２のツェナーダイオードを構成する前記Ｎ型半導体層は、半導体層にＮ型不純物を導入したものとして構成され、前記半導体層の全厚にわたって形成されていないようにしてもよい。【００２３】
また、前記半導体装置において、
前記第１のツェナーダイオードを構成する前記Ｐ型半導体層のＰ型不純物の濃度は、前記第１のツェナーダイオードを構成する前記Ｎ型半導体層のＮ型不純物の濃度より低く、かつ、前記第２のツェナーダイオードを構成する前記Ｐ型半導体層のＰ型不純物の濃度は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層のＮ型不純物の濃度より低く、
前記第１のツェナーダイオードを構成する、連続するＮ型半導体層、Ｐ型半導体層およびＮ型半導体層により構成される第１のＮＰＮ型バイポーラトランジスタの電流増幅率は、前記第２のツェナーダイオードを構成する、連続するＮ型半導体層、Ｐ型半導体層およびＮ型半導体層により構成される第２のＮＰＮ型バイポーラトランジスタの電流増幅率よりも小さいようにしてもよい。【００２４】
また、前記半導体装置において、
前記第１のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層は、前記第２のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層よりも長くてもよい。【００２５】
また、前記半導体装置において、
前記第１のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層の不純物濃度は、前記第２のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層の不純物濃度よりも高くてもよい。
【発明の効果】
【００２６】
本発明によれば、逆バイアス印加状態における制御電極の電圧がオン閾値電圧に達しないようにすることで、逆バイアス印加状態において半導体スイッチがオンすることを防止できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体装置の概略的な構成図である。
【図２】第１の実施形態に係る半導体装置の平面図である。
【図３】ツェナーダイオード５Ａ（５Ｂ）の一部斜視図である。
【図４】第１の実施形態に係る半導体装置の半導体スイッチの電流−電圧特性を示す図である。
【図５】第２の実施形態に係る半導体装置のツェナーダイオードの平面図である。
【図６】本発明の第３の実施形態に係る半導体装置の概略的な構成図である。
【図７】第３の実施形態に係る半導体装置の、第１の例に係るツェナーダイオード５Ｂの平面図である。
【図８】第３の実施形態に係る半導体装置の、第２の例に係るツェナーダイオード５Ｂの平面図である。
【図９】第３の実施形態に係る半導体装置の、第３の例に係るツェナーダイオード５Ｂの平面図である。
【図１０】図９の領域Ｌ１を拡大した平面図である。
【図１１】第３の実施形態に係る半導体装置の、第４の例に係るツェナーダイオード５Ｂの平面図である。
【図１２】図１１の領域Ｌ２を拡大した平面図である。
【図１３】第３の実施形態に係る半導体装置の、第５の例に係るツェナーダイオード５Ｂの平面図である。
【図１４】第３の実施形態に係る半導体装置の、第６の例に係るツェナーダイオード５Ｂの平面図である。
【図１５】第３の実施形態に係る半導体装置の、第７の例に係るツェナーダイオード５Ｂの平面図である。
【図１６】第４の実施形態に係る半導体装置の、第１の例に係るツェナーダイオード５Ｂの断面図である。
【図１７】第４の実施形態に係る半導体装置の、第２の例に係るツェナーダイオード５Ｂの断面図である。
【図１８】第４の実施形態に係る半導体装置の、第３の例に係るツェナーダイオード５Ｂの断面図である。
【図１９】実施形態に係る点火装置１００の概略的な構成図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照しつつ本発明の実施形態について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。
【００２９】
（第１の実施形態）
図１〜図４を参照して、本発明の第１の実施形態に係る半導体装置について説明する。
【００３０】
第１の実施形態に係る半導体装置１は、図１に示すように、半導体スイッチＳＷと、ツェナーダイオード５Ａ（第１のツェナーダイオード）と、ツェナーダイオード５Ｂ（第２のツェナーダイオード）とを備える。
【００３１】
半導体スイッチＳＷは、高電位に接続される第１主電極、低電位に接続される第２主電極、および制御電極を有する。半導体スイッチＳＷは、ＭＯＳ構造を有し、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。第１主電極がコレクタ電極Ｃであり、第２主電極がエミッタ電極Ｅであり、制御電極がゲート電極Ｇである。コレクタ電極Ｃは高電位（例えば４００Ｖ）に接続され、エミッタ電極Ｅは低電位（例えばグランド）に接続される。ゲート電極Ｇは、マイクロプロセッサ等からなる制御部（図示せず）に接続される。
【００３２】
なお、半導体スイッチＳＷは、ＩＧＢＴに限らず、ＭＯＳ構造を有する他の半導体スイッチでもよい。例えば、半導体スイッチＳＷは、電界効果トランジスタ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）でもよい。半導体スイッチＳＷがＮ型ＭＯＳＦＥＴの場合、高電位に接続される第１主電極はドレイン電極であり、低電位に接続される第２主電極はソース電極である。
【００３３】
ツェナーダイオード５Ａとツェナーダイオード５Ｂは、図１に示すように、直列接続されている。ツェナーダイオード５Ａおよび５Ｂは、複数のツェナーダイオード素子が逆方向に直列接続されたものであり、過電圧保護ダイオードとして機能する。図１に示すように、ツェナーダイオード５Ａは、一端がコレクタ電極Ｃに電気的に接続され、他端がゲート電極Ｇに電気的に接続されている。ツェナーダイオード５Ｂは、一端がゲート電極Ｇに電気的に接続され、他端がエミッタ電極Ｅに電気的に接続されている。
【００３４】
逆バイアス印加状態において、オフ状態の半導体スイッチＳＷに流れる電流は十分小さいので、ツェナーダイオード５Ａに流れるリーク電流はツェナーダイオード５Ｂに流れるリーク電流にほぼ等しい。
【００３５】
次に、半導体装置１の具体的構成について説明する。半導体装置１では、導電性の半導体基板２の上面と下面との間に主電流が流れる。なお、半導体基板２は、例えばシリコン基板であるが、その他の半導体基板（ＳｉＣ基板、ＧａＮ基板等）であってもよい。また、半導体基板２の導電型は、本実施形態ではＮ型であるが、これに限定されない。
【００３６】
半導体基板２の上面には、図２に示すように、主電流が流れる活性領域Ａと、この活性領域Ａを取り囲む耐圧領域Ｂとが設けられている。耐圧領域Ｂは、半導体基板２の周縁部を含む。ここで、「周縁部」は、半導体基板２の側面を含む、半導体基板２の周縁部分のことである。半導体基板２の上面側には、ゲート電極Ｇのほか、活性領域Ａに形成されたエミッタ電極Ｅ（図示せず）が設けられている。また、半導体基板２の下面側には、コレクタ電極Ｃ（図示せず）が設けられている。
【００３７】
図２に示すように、ツェナーダイオード５Ａおよび５Ｂは、半導体基板２の上面に配置されている。本実施形態では、ツェナーダイオード５Ａの幅Ｗ１は、ツェナーダイオード５Ｂの幅Ｗ２よりも短い。なお、ツェナーダイオード５Ａおよび５Ｂが配置される位置は、図２に示す位置に限られるものではない。
【００３８】
半導体基板２の耐圧領域Ｂには、図２に示すように、ＩＧＢＴの耐圧特性を安定させるため、導体部６，７，８，９が設けられている。導体部６，７，８，９は、例えばポリシリコンまたはアルミニウム等の導電性材料からなる。導体部６，７，８，９は、耐圧領域Ｂに沿って活性領域Ａを取り囲むように形成され、ツェナーダイオード５Ａの所定の部位にそれぞれ電気的に接続されている。なお、導体部６，７，８，９の接続先の半導体層は、導体部と同じ導電型の半導体層である。また、導体部の本数は４本に限るものではなく、任意の本数でよい。
【００３９】
次に、ツェナーダイオード５Ａ（５Ｂ）の具体的構成について説明する。図３に示すように、ツェナーダイオード５Ａは、Ｎ型半導体層５ｎとＰ型半導体層５ｐとが、長さ方向に沿って、交互に隣接配置されたものとして構成されている。ツェナーダイオード５Ｂについても同様である。ただし、ツェナーダイオード５Ｂは、要求される耐圧がツェナーダイオード５Ａよりも低いため、ツェナーダイオード５Ｂに含まれる半導体層の数はツェナーダイオード５Ａよりも少ない。
【００４０】
図３に示すように、Ｎ型半導体層５ｎとＰ型半導体層５ｐは、絶縁膜４の上に形成されている。この絶縁膜４は、半導体基板２の上面に形成されている。例えば、絶縁膜４はシリコン酸化膜（ＳｉＯ２膜）であり、より具体的にはフィールド酸化膜である。絶縁膜４の厚さは、例えば２００ｎｍ〜２０００ｎｍである。
【００４１】
ツェナーダイオード５Ａおよび５Ｂは、例えば次のようにして形成される。まず、絶縁膜４上にポリシリコン層を形成する。ポリシリコン層の厚さは、例えば１００ｎｍ〜１０００ｎｍである。次に、形成されたポリシリコン層にＰ型不純物（ボロン等）を導入してＰ型半導体領域を形成する。Ｐ型半導体層５ｐのＰ型不純物の濃度は、例えば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３である。その後、選択的イオン注入法等を用いてＰ型半導体領域の所定領域にのみＮ型不純物（リン等）を導入してＮ型半導体層５ｎを形成する。Ｎ型半導体層５ｎが形成されなかったＰ型半導体領域はＰ型半導体層５ｐとなる。
【００４２】
なお、Ｎ型半導体層５ｎのＮ型不純物の濃度は、例えば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。このようにツェナーダイオード５Ａ，５Ｂにおいて、Ｐ型半導体層５ｐにおけるＰ型不純物の濃度は、Ｎ型半導体層５ｎにおけるＮ型不純物の濃度より低い。
【００４３】
ツェナーダイオード５Ａおよび５Ｂは、逆バイアス印加状態において、ゲート電極Ｇの電圧が半導体スイッチＳＷのオン閾値電圧まで上昇しないように構成されている。具体的には、第１の実施形態においては、ツェナーダイオード５Ａを構成するＮ型半導体層５ｎとＰ型半導体層５ｐとの接合面積は、ツェナーダイオード５Ｂを構成するＮ型半導体層５ｎとＰ型半導体層５ｐとの接合面積よりも小さい。これにより、逆バイアス印加状態においてツェナーダイオード５Ａを流れるリーク電流を減らす。ツェナーダイオード５Ａのリーク電流が減少することで、ツェナーダイオード５Ｂのリーク電流も減少するため、ツェナーダイオード５Ｂでの電圧降下が抑制される。すなわち、半導体スイッチＳＷの制御電極の電圧の上昇を抑制する。
【００４４】
ここで、制御電極の電圧の上昇抑制について、図４を参照して説明する。図４において、横軸の電圧は、ゲート電極Ｇとエミッタ電極Ｅとの間（以下、単に「ゲート−エミッタ間」という。）のツェナーダイオード５Ｂに加わる電圧ＶＧＥ、またはコレクタ−ゲート間のツェナーダイオード５Ａに加わる電圧ＶＣＧである。縦軸の電流は、ゲート−エミッタ間のツェナーダイオード５Ｂに流れる電流ＩＧＥ、またはコレクタ−ゲート間のツェナーダイオード５Ａに流れる電流ＩＣＧである。電流ＩＣＧ’は、従来の構成（すなわち、コレクタ−ゲート間のツェナーダイオードの接合面積が、ゲート−エミッタ間のツェナーダイオードと同じ）における、コレクタ−ゲート間のツェナーダイオードに流れる電流である。電圧Ｖ１は、半導体スイッチＳＷがオンするときの電圧である。Ｉ１は、電圧Ｖ１に対応するゲート−エミッタ間の電流である。電圧Ｖ２は、半導体装置１の所望の耐電圧（例えば４００Ｖ）である。Ｉ２は、電圧Ｖ２に対応するコレクタ−ゲート間の電流である。
【００４５】
図４に示すように、従来構成の場合、逆バイアス印加状態において、電圧Ｖ２に対応する電流Ｉ３は、電流Ｉ１よりも大きくなる。前述のように、逆バイアス印加状態において、ツェナーダイオード５Ａに流れるリーク電流は、ツェナーダイオード５Ｂに流れるリーク電流にほぼ等しい。よって、ゲート−エミッタ間の電圧は、半導体スイッチＳＷのオン閾値電圧以上となり、半導体スイッチＳＷはオンしてしまう。
【００４６】
これに対し、本実施形態の場合、逆バイアス印加状態において、ツェナーダイオード５Ａを流れる電流ＩＣＧは、従来構成の場合の電流ＩＣＧ’に比べて低下する。これにより、図４に示すように、電圧Ｖ２に対応する電流Ｉ２は、電流Ｉ１よりも小さくなる。すなわち、コレクタ−エミッタ間に所望の耐電圧を印加したときにツェナーダイオード５Ａに流れるリーク電流（この電流はツェナーダイオード５Ｂに流れるリーク電流に等しい。）が、ゲート電極の電圧がオン閾値電圧に達する際にツェナーダイオード５Ｂに流れるリーク電流よりも小さくなる。
【００４７】
よって、逆バイアス印加状態において、ゲート−エミッタ間の電圧は、半導体スイッチＳＷのオン閾値電圧未満となり、半導体スイッチＳＷはオンしない。このように、第１の実施形態によれば、逆バイアス印加状態において半導体スイッチＳＷが誤ってオンすることを防止できる。
【００４８】
ツェナーダイオード５Ａ，５Ｂの接合面積の調整方法として、半導体層の幅を調整する方法と、半導体層の厚さを調整する方法とがある。ここで、「半導体層の幅」とは、Ｎ型半導体層およびＰ型半導体層の隣接配置方向（すなわち、図３の「長さ方向」）と直交する方向（すなわち、図３の「幅方向」）の長さのことである。
【００４９】
半導体層の幅を調整する場合、ツェナーダイオード５Ａを構成するＮ型半導体層５ｎとＰ型半導体層５ｐの幅が、ツェナーダイオード５Ｂを構成するＮ型半導体層５ｎとＰ型半導体層５ｐの幅よりも短いようにする。本実施形態では、図２に示すように、ツェナーダイオード５Ａの幅Ｗ１は、ツェナーダイオード５Ｂの幅Ｗ２よりも短い。
【００５０】
半導体層の厚さを調整する場合、ツェナーダイオード５Ａを構成するＮ型半導体層５ｎとＰ型半導体層５ｐの厚さは、ツェナーダイオード５Ｂを構成するＮ型半導体層５ｎとＰ型半導体層５ｐの厚さよりも薄くする。
【００５１】
上記のように、第１の実施形態では、ツェナーダイオード５Ａを構成するＮ型半導体層５ｎとＰ型半導体層５ｐとの接合面積は、ツェナーダイオード５Ｂを構成するＮ型半導体層５ｎとＰ型半導体層５ｐとの接合面積よりも小さい。これにより、ツェナーダイオード５Ａのリーク電流を減らし、ツェナーダイオード５Ｂでの電圧降下を抑制する。
【００５２】
よって、第１の実施形態によれば、逆バイアス印加状態において半導体スイッチＳＷが誤ってオンすることを防止できる。
【００５３】
（第２の実施形態）
次に、図５を参照して、本発明の第２の実施形態に係る半導体装置について説明する。第２の実施形態では、ゲート−エミッタ間のツェナーダイオード５ＢをＮＰＮ型バイポーラトランジスタとみなし、このトランジスタの電流増幅率を上げることでゲート−エミッタ間のリーク電流を増加させてゲート電圧の上昇を抑制する。以下、第１の実施形態との相違点を中心に、第２の実施形態について説明する。
【００５４】
第２の実施形態に係る半導体装置は、第１の実施形態の半導体装置１と同様に、半導体スイッチＳＷと、ツェナーダイオード５Ａと、ツェナーダイオード５Ｂとを備える。
【００５５】
前述のように、ツェナーダイオード５Ａ，５Ｂを構成するＰ型半導体層５ｐのＰ型不純物の濃度は、Ｎ型半導体層５ｎのＮ型不純物の濃度より低い。したがって、図５に示すように、連続するＮ型半導体層５ｎ、Ｐ型半導体層５ｐおよびＮ型半導体層５ｎはＮＰＮトランジスタを構成しているとみることが可能である。
【００５６】
そして、第２の実施形態では、ツェナーダイオード５Ａを構成する、連続するＮ型半導体層５ｎ、Ｐ型半導体層５ｐおよびＮ型半導体層５ｎにより構成される第１のＮＰＮ型バイポーラトランジスタの電流増幅率（ｈＦＥ）が、ツェナーダイオード５Ｂを構成する、連続するＮ型半導体層５ｎ、Ｐ型半導体層５ｐおよびＮ型半導体層５ｎにより構成される第２のＮＰＮ型バイポーラトランジスタの電流増幅率よりも小さい。これにより、ツェナーダイオード５Ｂは低抵抗になることから、ツェナーダイオード５Ｂにおける電圧降下（すなわち、ゲート電圧の上昇）が抑制される。その結果、逆バイアス印加状態において、ゲート−エミッタ間の電圧は、半導体スイッチＳＷのオン閾値電圧未満となり、半導体スイッチＳＷはオンしないようにすることができる。
【００５７】
ＮＰＮ型バイポーラトランジスタの電流増幅率の調整方法として、ベース領域となるＰ型半導体層５ｐの長さを調整する方法と、当該Ｐ型半導体層５ｐのＰ型不純物濃度を調整する方法とがある。
【００５８】
Ｐ型半導体層５ｐの長さを調整する場合、第１のＮＰＮ型バイポーラトランジスタのＰ型半導体層５ｐが、第２のＮＰＮ型バイポーラトランジスタのＰ型半導体層５ｐよりも長いようにする。なお、ここでいう「Ｐ型半導体層５ｐの長さ」とは、ツェナーダイオード５Ａ，５Ｂの長さ方向の長さである。
【００５９】
Ｐ型半導体層５ｐのＰ型不純物濃度を調整する場合、第１のＮＰＮ型バイポーラトランジスタのＰ型半導体層５ｐの不純物濃度が、第２のＮＰＮ型バイポーラトランジスタのＰ型半導体層５ｐの不純物濃度よりも高いようにする。
【００６０】
上記のように、第２の実施形態では、ツェナーダイオード５Ｂの抵抗を低下させることでゲート電圧の上昇を抑制する。よって、第２の実施形態によれば、逆バイアス印加状態において半導体スイッチＳＷが誤ってオンすることを防止できる。
【００６１】
（第３の実施形態）
次に、図６〜図１５を参照して、本発明の第３の実施形態に係る半導体装置について説明する。第３の実施形態では、ツェナーダイオード５Ｂに並列接続された集積抵抗を設けて、ゲート−エミッタ間のリーク電流を増加させてゲート電圧の上昇を抑制する。
【００６２】
第３の実施形態に係る半導体装置１Ａは、図６に示すように、半導体スイッチＳＷと、ツェナーダイオード５Ａと、ツェナーダイオード５Ｂと、ツェナーダイオード５Ｂに並列接続された集積抵抗Ｒとを備える。集積抵抗Ｒは、後述するようにツェナーダイオード５Ｂに並列接続され、ツェナーダイオード５Ｂとともに集積形成（一体形成）されている。換言すれば、集積抵抗Ｒは外付けの抵抗ではない。
【００６３】
本実施形態では、ツェナーダイオード５Ｂを構成する複数のＮ型半導体層５ｎのうち、Ｐ型半導体層５ｐで挟まれたＮ型半導体層５ｎは、ツェナーダイオード５Ｂの全幅にわたって形成されていない。そして、ツェナーダイオード５Ｂの長さ方向に隣り合うＰ型半導体層５ｐ同士が繋がっている。これにより、Ｎ型半導体層５ｎよりも高抵抗のＰ型半導体層５ｐによって集積抵抗Ｒが分散的に形成される。以下、複数の具体例を挙げて説明する。
【００６４】
図７に示す例では、ツェナーダイオード５Ｂを構成するＰ型半導体層５ｐは、平面視して蛇行するように形成されている。これにより、ツェナーダイオードの特性と、抵抗特性との両方を得ることができる。  
また、図８に示すように、Ｐ型半導体層５ｐで挟まれたＮ型半導体層５ｎの先端は、平面視して円弧状に丸められていてもよい。これにより、Ｎ型半導体層５ｎの先端部における電流集中を緩和することができる。
【００６５】
また、図９に示すように、隣り合うＰ型半導体層５ｐの接続領域には、Ｐ型半導体層５ｐよりも低抵抗のＰ型半導体層５ｐｐが設けられてもよい。Ｐ型半導体層５ｐｐのＰ型不純物濃度は、Ｐ型半導体層５ｐよりも高い。これにより、Ｐ型半導体層５ｐで挟まれたＮ型半導体層５ｎの先端近傍に流れる電流を抑制することができる。なお、この場合、図１０に示すように、低抵抗のＰ型半導体層５ｐｐは、ツェナーダイオード５Ｂを構成するＮ型半導体層５ｎとＰ型半導体層５ｐ間のＰＮ接合に形成される空乏層ＤＬの外側に設けられている。すなわち、ツェナーダイオードの特性を妨げないように、Ｐ型半導体層５ｐｐは空乏層ＤＬに達しないように設けることが好ましい。
【００６６】
また、図１１に示すように、低抵抗のＰ型半導体層５ｐｐは、Ｎ型半導体層５ｎの先端部を囲うように形成されてもよい。これにより、Ｎ型半導体層５ｎの先端部における電流集中をさらに抑制することができる。なお、この場合、図１１に示すように、Ｐ型半導体層５ｐｐとＮ型半導体層５ｎとの間の距離がほぼ一定になるように、Ｐ型半導体層５ｐｐの内側の境界形状をＮ型半導体層５ｎの先端部の形状に合わせることが好ましい。これにより、Ｎ型半導体層５ｎの先端部における電流集中をより効果的に抑制することができる。
【００６７】
また、図１２に示すように、低抵抗のＰ型半導体層５ｐｐは、ツェナーダイオード５Ｂを構成するＮ型半導体層５ｎとＰ型半導体層５ｐ間のＰＮ接合に形成される空乏層ＤＬの外側に設けられていることが好ましい。すなわち、ツェナーダイオードの特性を妨げないように、Ｐ型半導体層５ｐｐは空乏層ＤＬに達しないように設けることが好ましい。
【００６８】
上記の例のほか、第３の実施形態として以下のような例も考えられる。
【００６９】
例えば、図１３に示すように、ツェナーダイオード５Ｂの幅方向両端において、ツェナーダイオード５Ｂの長さ方向に隣り合うＰ型半導体層５ｐ同士が繋がっていてもよい。換言すれば、Ｎ型半導体層５ｎはＰ型半導体層５ｐに取り囲まれるように設けられてもよい。これにより、ツェナーダイオードの両端に抵抗を設けることができ、集積抵抗Ｒの抵抗面積を広くすることができる。
【００７０】
また、ツェナーダイオード５Ｂにおいて、その中に含まれる複数のツェナーダイオード素子を分割配置してもよい。例えば、ツェナーダイオード５Ｂをその長さ方向にみて、Ｎ型半導体層５ｎの数が異なるようにしてもよい。すなわち、図１４に示すように、ツェナーダイオード５Ｂの幅方向に見て、幅方向領域ＷＲ１，ＷＲ５，ＷＲ９に含まれるＮ型半導体層５ｎの数は３個であり、幅方向領域ＷＲ３，ＷＲ７に含まれるＮ型半導体層５ｎの数は４個であり、幅方向領域ＷＲ２，ＷＲ４，ＷＲ６，ＷＲ８に含まれるＮ型半導体層５ｎの数は５個である。このようにツェナーダイオード素子をツェナーダイオード５Ｂの幅方向に分割配置することで、電流集中を抑制することができる。
【００７１】
あるいは、ツェナーダイオード５Ｂのその長さ方向にみて、Ｎ型半導体層５ｎの数がツェナーダイオード５Ｂの幅方向について同じであるようにしてもよい。例えば、図１５に示すように、幅方向領域ＷＲ１〜ＷＲ１３のいずれの領域についても、ツェナーダイオード５Ｂの幅方向に見てＮ型半導体層５ｎが所定数（本例では５個）含まれるようにしてもよい。このようにツェナーダイオード素子を幅方向に分割配置することで、幅方向に分散して電流が流れることになり、電流集中を抑制することができる。
【００７２】
以上説明したように、第３の実施形態では、ツェナーダイオード５Ｂに並列接続された集積抵抗Ｒをツェナーダイオード５Ｂの平面構造により分散的に形成する。これにより、ゲート−エミッタ間のリーク電流を増加させてゲート電圧の上昇を抑制する。よって、第３の実施形態によれば、逆バイアス印加状態において半導体スイッチＳＷが誤ってオンすることを防止できる。
【００７３】
さらに、第３の実施形態では、集積抵抗Ｒがツェナーダイオード５Ｂ内に一体形成されているため、半導体装置１Ａが形成された半導体チップ内にツェナーダイオード５Ｂと独立して抵抗を形成する（すなわち、パターン抵抗を形成する）場合に比べて、抵抗設置面積を削減することができる。その結果、半導体装置を小型化したり、あるいは半導体スイッチＳＷの活性領域Ａの面積を拡大することができる。
【００７４】
（第４の実施形態）
次に、図１６〜図１８を参照して、本発明の第４の実施形態に係る半導体装置について説明する。第４の実施形態では、第３の実施形態と同様に、ツェナーダイオード５Ｂに並列接続された集積抵抗を設けて、ゲート−エミッタ間のリーク電流を増加させてゲート電圧の上昇を抑制する。ただし、集積抵抗をツェナーダイオード５Ｂの断面構造を利用して形成する点で第３の実施形態と異なる。以下、第３の実施形態との相違点を中心に第４の実施形態について説明する。
【００７５】
第４の実施形態に係る半導体装置は、第３の実施形態の半導体装置１Ａと同様に、半導体スイッチＳＷと、ツェナーダイオード５Ａと、ツェナーダイオード５Ｂと、ツェナーダイオード５Ｂに並列接続された集積抵抗Ｒとを備える。
【００７６】
第４の実施形態において、ツェナーダイオード５Ｂを構成するＮ型半導体層５ｎは、半導体層にＮ型不純物を導入したものとして構成されるが、当該半導体層の全厚にわたって形成されていない。半導体層の厚さ方向に見てＮ型半導体層５ｎが形成されない領域は、半導体層の上層領域または下層領域である。なお、上層領域および下層領域の両方にＮ型半導体層５ｎが形成されなくてもよい。以下、各々の場合の具体例について図面を参照して説明する。
【００７７】
図１６の例では、Ｎ型半導体層５ｎは、ツェナーダイオード５Ｂの半導体層の上面から途中まで形成されており、半導体層の下層領域にＰ型半導体層５ｐが存在する。このＰ型半導体層５ｐが集積抵抗Ｒを構成する。Ｎ型半導体層５ｎの形成領域の調整は、例えば、選択的イオン注入時のＮ型不純物の加速電圧や、アニール温度を調整することにより行う。
【００７８】
図１７の例では、Ｎ型半導体層５ｎは、ツェナーダイオード５Ｂの半導体層の途中から下面（半導体層と絶縁膜４の境界）まで形成されており、半導体層の上層領域にＰ型半導体層５ｐが存在する。このＰ型半導体層５ｐが集積抵抗Ｒを構成する。
【００７９】
図１８の例では、Ｎ型半導体層５ｎは、ツェナーダイオード５Ｂの半導体層の厚さ方向中央部分に形成されており、半導体層の上層領域と下層領域の両方にＰ型半導体層５ｐが存在する。このＰ型半導体層５ｐが集積抵抗Ｒを構成する。
【００８０】
上記のように、第４の実施形態では、ツェナーダイオード５Ｂを厚さ方向に見て、半導体層の上層領域および／または下層領域において、当該Ｎ型半導体層５ｎを挟んで隣り合うＰ型半導体層５ｐ同士を接続するＰ型抵抗層が集積抵抗Ｒを構成する。すなわち、ツェナーダイオード５Ｂに並列接続された集積抵抗Ｒをツェナーダイオード５Ｂの断面構造により分散的に形成する。これにより、ゲート−エミッタ間のリーク電流を増加させてゲート電圧の上昇を抑制する。よって、第４の実施形態によれば、逆バイアス印加状態において半導体スイッチＳＷが誤ってオンすることを防止できる。
【００８１】
さらに、第４の実施形態では、集積抵抗Ｒがツェナーダイオード５Ｂ内に一体形成されているため、半導体チップ内にツェナーダイオード５Ｂと独立して抵抗を形成する（すなわち、パターン抵抗を形成する）場合に比べて、抵抗設置面積を削減することができる。その結果、半導体装置を小型化したり、あるいは半導体スイッチＳＷの活性領域Ａの面積を拡大することができる。
【００８２】
（点火装置）
次に、図１９を参照して、本発明に係る半導体装置を用いた点火装置について説明する。この点火装置は、バイクや自動車等の車両の内燃機関に適用され、点火プラグに高電圧を印加し放電させることで内燃機関の混合気を点火する。
【００８３】
図１９に示す内燃機関駆動システムは、点火装置１００と、交流発電機（ＡＣＧ）２１０と、電源装置２３０と、バッテリ２４０と、スイッチ２５０と、ピックアップコイル２６０と、イグニッションコイル２７０と、点火プラグ２８０とを備えている。点火装置１００は、いわゆるフルトランジスタ式の点火装置である。
【００８４】
交流発電機２１０は、内燃機関により駆動されて発電する発電機である。より詳しくは、交流発電機２１０は、内燃機関の回転に同期して回転駆動されることにより発電し、交流電圧を出力する。この交流発電機２１０の回転子には、突状のリラクタ（図示せず）が設けられている。交流発電機２１０の回転子が回転し、リラクタがピックアップコイル２６０近傍を通過することにより、ピックアップコイル２６０にパルス電圧が発生する。
【００８５】
交流発電機２１０から供給された交流電圧は電源装置２３０に供給される。この電源装置２３０は、交流発電機２１０から供給された交流電圧を整流し、電圧を調整して出力する。バッテリ２４０は、電源装置２３０から出力される直流電圧により充電される。バッテリ２４０の電圧は、スイッチ２５０を介して点火装置１００に供給される。
【００８６】
イグニッションコイル２７０は、一次側コイル２７０ａおよび二次側コイル２７０ｂを有する。一次側コイル２７０ａの一端および二次側コイル２７０ｂの一端はいずれも、点火装置１００のダイオードＤ１のカソードに接続されている。一次側コイル２７０ａの他端は点火装置１００の半導体装置１（半導体スイッチＳＷ）のコレクタ電極に接続されている。二次側コイル２７０ｂの他端は点火プラグ２８０に接続されている。
【００８７】
点火プラグ２８０は、対向する一対の電極を有し、二次側コイル２７０ｂの他端と接地との間に設けられている。この点火プラグ２８０は、二次側コイル２７０ｂに発生する電圧により電極間の間隙に火花放電を発生して、内燃機関の燃料室内の混合気を点火する。
【００８８】
次に、点火装置１００の構成について詳しく説明する。
【００８９】
点火装置１００は、図１９に示すように、ダイオードＤ１と、コンデンサＣ１と、半導体装置１Ａ（半導体スイッチＳＷ）と、パルス検出部１２０と、制御部１３０と、内部電源回路１４０と、を有している。なお、点火装置１００は、半導体装置１Ａに代えて、半導体装置１を有してもよい。
【００９０】
ダイオードＤ１はスイッチ２５０と内部電源回路１４０との間に設けられている。スイッチ２５０がオンした状態において、バッテリ２４０の出力電圧は、スイッチ２５０を介してダイオードＤ１のアノードに供給される。コンデンサＣ１は、ダイオードＤ１のカソードと接地との間に接続されている。ダイオードＤ１とコンデンサＣ１は、点火装置１００への入力電圧を平滑化する平滑回路として機能する。
【００９１】
半導体装置１の半導体スイッチＳＷは、コレクタ電極がイグニッションコイル２７０の一次側コイル２７０ａに接続され、エミッタ電極が接地され、ゲート電極が制御部１３０に接続されている。この半導体スイッチＳＷは、制御部１３０から出力される制御信号によりオンまたはオフに制御される。
【００９２】
パルス検出部１２０は、ピックアップコイル２６０に接続されており、ピックアップコイル２６０が出力したパルスを受信する。制御部１３０は、パルス検出部１２０により検出されたパルスに基づいて半導体スイッチＳＷをオンまたはオフすることにより、内燃機関の点火制御を行う。なお、制御部１３０は、例えばマイクロコンピュータにより構成される。内部電源回路１４０は、入力した直流電圧を制御部１３０の動作電圧に調節して出力する。
【００９３】
上記のように、本実施形態によれば、半導体装置１の半導体スイッチＳＷには、ゲート−エミッタ間の抵抗として、外付けの抵抗を取り付けたり、半導体スイッチＳＷが形成された半導体チップにパターン抵抗を形成することなく、半導体スイッチＳＷの誤動作を防止可能な点火装置１００を提供することができる。
【００９４】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
【符号の説明】
【００９５】
１，１Ａ，  半導体装置
２  半導体基板
４  絶縁膜
５Ａ，５Ｂ  ツェナーダイオード
５ｎ  Ｎ型半導体層
５ｎｈ  電流集中緩和部
５ｐ  Ｐ型半導体層
５ｐｐ  （低抵抗の）Ｐ型半導体層
６，７，８，９  導体部
１００  点火装置
Ａ  活性領域
Ｂ  耐圧領域
Ｃ  コレクタ電極
ＤＬ  空乏層
Ｅ  エミッタ電極
Ｇ  ゲート電極
Ｌ１，Ｌ２  領域
Ｒ  集積抵抗
ＳＷ  半導体スイッチ
Ｗ１，Ｗ２  幅
ＷＲ１〜ＷＲ１３  幅方向領域
【図１】
2018116457.tif 000003
【図２】
2018116457.tif 000004
【図３】
2018116457.tif 000005
【図４】
2018116457.tif 000006
【図５】
2018116457.tif 000007
【図６】
2018116457.tif 000008
【図７】
2018116457.tif 000009
【図８】
2018116457.tif 000010
【図９】
2018116457.tif 000011
【図１０】
2018116457.tif 000012
【図１１】
2018116457.tif 000013
【図１２】
2018116457.tif 000014
【図１３】
2018116457.tif 000015
【図１４】
2018116457.tif 000016
【図１５】
2018116457.tif 000017
【図１６】
2018116457.tif 000018
【図１７】
2018116457.tif 000019
【図１８】
2018116457.tif 000020
【図１９】
2018116457.tif 000021
【手続補正書】
【提出日】平成29年11月30日(2017.11.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高電位に接続される第１主電極、低電位に接続される第２主電極、および制御電極を有する半導体スイッチと、
一端が前記第１主電極に電気的に接続され、他端が前記制御電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第１のツェナーダイオードと、
一端が前記制御電極に電気的に接続され、他端が前記第２主電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第２のツェナーダイオードと、を備え、
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層との接合面積は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層との接合面積よりも小さいことを特徴とする半導体装置。
【請求項２】
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の幅は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の幅よりも短いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の厚さは、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層の厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
高電位に接続される第１主電極、低電位に接続される第２主電極、および制御電極を有する半導体スイッチと、
一端が前記第１主電極に電気的に接続され、他端が前記制御電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第１のツェナーダイオードと、
一端が前記制御電極に電気的に接続され、他端が前記第２主電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第２のツェナーダイオードと、を備え、
前記第２のツェナーダイオードを構成する複数の前記Ｎ型半導体層のうち、前記Ｐ型半導体層で挟まれたＮ型半導体層は、前記第２のツェナーダイオードの全幅にわたって形成されておらず、前記第２のツェナーダイオードの長さ方向に隣り合うＰ型半導体層同士が繋がっていることを特徴とする半導体装置。
【請求項５】
前記第２のツェナーダイオードを構成するＰ型半導体層は、平面視して蛇行するように形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記Ｐ型半導体層で挟まれたＮ型半導体層の先端は、平面視して円弧状に丸められていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記隣り合うＰ型半導体層の接続領域には、前記Ｐ型半導体層よりも低抵抗のＰ型半導体層が設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記低抵抗のＰ型半導体層は、前記Ｎ型半導体層の先端部を囲うように形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記低抵抗のＰ型半導体層は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層と前記Ｐ型半導体層間のＰＮ接合に形成される空乏層の外側に設けられていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第２のツェナーダイオードの幅方向両端において、前記第２のツェナーダイオードの長さ方向に隣り合うＰ型半導体層同士が繋がっていることを特徴とする請求項４に記載の半導体装置。
【請求項１１】
前記第２のツェナーダイオードをその長さ方向にみて、前記Ｎ型半導体層の数が前記第２のツェナーダイオードの幅方向について異なることを特徴とする請求項４に記載の半導体装置。
【請求項１２】
前記第２のツェナーダイオードのその長さ方向にみて、前記Ｎ型半導体層の数が前記第２のツェナーダイオードの幅方向について同じであることを特徴とする請求項４に記載の半導体装置。
【請求項１３】
高電位に接続される第１主電極、低電位に接続される第２主電極、および制御電極を有する半導体スイッチと、
一端が前記第１主電極に電気的に接続され、他端が前記制御電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第１のツェナーダイオードと、
一端が前記制御電極に電気的に接続され、他端が前記第２主電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第２のツェナーダイオードと、を備え、
前記第２のツェナーダイオードを構成する前記Ｎ型半導体層は、半導体層にＮ型不純物を導入したものとして構成され、前記半導体層の全厚にわたって形成されていないことを特徴とする半導体装置。
【請求項１４】
高電位に接続される第１主電極、低電位に接続される第２主電極、および制御電極を有する半導体スイッチと、
一端が前記第１主電極に電気的に接続され、他端が前記制御電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第１のツェナーダイオードと、
一端が前記制御電極に電気的に接続され、他端が前記第２主電極に電気的に接続され、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成された第２のツェナーダイオードと、を備え、
前記第１のツェナーダイオードを構成する前記Ｐ型半導体層のＰ型不純物の濃度は、前記第１のツェナーダイオードを構成する前記Ｎ型半導体層のＮ型不純物の濃度より低く、かつ、前記第２のツェナーダイオードを構成する前記Ｐ型半導体層のＰ型不純物の濃度は、前記第２のツェナーダイオードを構成する前記Ｎ型半導体層のＮ型不純物の濃度より低く、
前記第１のツェナーダイオードを構成する、連続するＮ型半導体層、Ｐ型半導体層およびＮ型半導体層により構成される第１のＮＰＮ型バイポーラトランジスタの電流増幅率は、前記第２のツェナーダイオードを構成する、連続するＮ型半導体層、Ｐ型半導体層およびＮ型半導体層により構成される第２のＮＰＮ型バイポーラトランジスタの電流増幅率よりも小さいことを特徴とする半導体装置。
【請求項１５】
前記第１のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層は、前記第２のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層よりも長いことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層の不純物濃度は、前記第２のＮＰＮ型バイポーラトランジスタの前記Ｐ型半導体層の不純物濃度よりも高いことを特徴とする請求項１４に記載の半導体装置。
【国際調査報告】
2018116457.tif 000022
2018116457.tif 000023
2018116457.tif 000024
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