(57)【要約】  半導体装置の高耐圧化が可能な技術を提供することを目的とする。半導体回路は、第１抵抗、第２抵抗及び第３抵抗と、ＭＯＳＦＥＴと、インバータとを含む。第１抵抗、第２抵抗及び第３抵抗は、電源と、ローサイド回路の基準電圧に対応するグランドとの間に直列接続される。ＭＯＳＦＥＴは、第２抵抗とグランドとの間に第３抵抗と並列接続されるとともに、そのゲートがローサイド回路と電気的に接続される。インバータは、第１抵抗と第２抵抗との間の接続点と、ハイサイド回路との間に電気的に接続される。
2017212622.tif 000002
【特許請求の範囲】
【請求項１】
ローサイド回路＜２４０＞と、基準電圧が前記ローサイド回路の基準電圧よりも高いハイサイド回路＜２５０＞との間に電気的に接続された半導体回路＜２６０＞であって、
電源＜Ｖ１＞と、前記ローサイド回路の基準電圧に対応するグランド＜Ｖ０＞との間に直列接続され、前記電源から前記グランドに向かって順に配列された第１抵抗＜Ｒ１＞、第２抵抗＜Ｒ２＞及び第３抵抗＜Ｒ３＞と、
前記第２抵抗と前記グランドとの間に前記第３抵抗と並列接続され、ゲートが前記ローサイド回路と電気的に接続されたＭＯＳＦＥＴ＜２６１＞と、
前記第１抵抗と前記第２抵抗との間の接続点と、前記ハイサイド回路との間に電気的に接続されたインバータ＜２６２＞とを備え、
前記電源の電圧の値をＶ１、前記電源の電圧と前記ハイサイド回路の基準電圧との差の絶対値に対応する前記ハイサイド回路の電源電圧の値をＶ３、前記第１抵抗の値をＲ１、前記第２抵抗の値をＲ２、前記第３抵抗の値をＲ３、前記ＭＯＳＦＥＴのオン抵抗と前記第３抵抗とを合成した合成抵抗の値をＲＣＯ、前記インバータの閾値電圧の値をＶｉｎｖｔｈとした場合に、次の式（２）を満たす、半導体回路。
【数１】
2017212622.tif 000010
【請求項２】
請求項１に記載の半導体回路＜２６０＞が主面に配設された基板を備え、
前記基板の前記主面のうち前記半導体回路の前記ＭＯＳＦＥＴ＜２６２＞が配設された領域以外の領域に、前記ハイサイド回路＜２５０＞が配設されたハイサイド回路領域が規定され、
前記基板の前記主面において、前記ハイサイド回路領域の外周を囲む第１絶縁体＜１０２＞が配設されるとともに、前記半導体回路の前記ＭＯＳＦＥＴのドレイン及びソースが離間して配設され、
前記第１抵抗＜Ｒ１＞は、平面視にて前記ハイサイド回路領域内に配設されたポリシリコン抵抗＜９２＞を含み、
前記第３抵抗＜Ｒ３＞は、一端が前記ドレイン及と接続され他端が前記ソースと接続された、渦巻き形状を有するポリシリコン抵抗＜９０＞を含む、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第２抵抗＜Ｒ２＞は、平面視にて前記ハイサイド回路領域の外周を囲むように配設された、渦巻き形状を有するポリシリコン抵抗＜９１＞を含む、半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
前記基板は、前記主面を有するＳＯＩ層＜２５＞を含み、
前記第２抵抗＜Ｒ２＞は、前記ハイサイド回路領域の外周を囲むように前記第１絶縁体＜１０２＞内部に埋設された、渦巻き形状を有するポリシリコン抵抗＜９３＞、渦巻き形状を有する前記ＳＯＩ層＜２５＞、または、渦巻き形状を有する不純物が拡散された前記ＳＯＩ層＜４１＞を含む、半導体装置。
【請求項５】
請求項２に記載の半導体装置であって、
前記基板の前記主面のうち前記ハイサイド回路領域以外の領域に、前記ローサイド回路＜２４０＞が配設されたローサイド回路領域が規定され、
前記第２抵抗＜Ｒ２＞は、平面視にて前記ローサイド回路領域内に配設された、連続折返し形状または折れ線形状を有するポリシリコン抵抗＜９４＞を含む、半導体装置。
【請求項６】
請求項２に記載の半導体装置であって、
前記基板は、前記主面を有するＳＯＩ層＜２５＞を含み、
前記基板の前記主面のうち前記ハイサイド回路領域以外の領域に、前記ローサイド回路＜２４０＞及び第２絶縁体＜１０４＞が配設されたローサイド回路領域が規定され、
前記第２抵抗＜Ｒ２＞は、前記第２絶縁体内部に埋設された、連続折返し形状または折れ線形状を有するポリシリコン抵抗、連続折返し形状または折れ線形状を有する前記ＳＯＩ層、または、連続折返し形状または折れ線形状を有する不純物が拡散された前記ＳＯＩ層＜４２＞を含む、半導体装置。
【請求項７】
請求項２に記載の半導体装置であって、
前記第２抵抗＜Ｒ２＞は、平面視にて前記ハイサイド回路領域内に配設された、連続折返し形状または折れ線形状を有するポリシリコン抵抗＜９５＞を含む、半導体装置。
【請求項８】
請求項２に記載の半導体装置であって、
前記基板は、前記主面を有するＳＯＩ層＜２５＞を含み、
前記ハイサイド回路領域に第２絶縁体がさらに配設され、
前記第２抵抗＜Ｒ２＞は、前記第２絶縁体内部に埋設された、連続折返し形状または折れ線形状を有するポリシリコン抵抗、連続折返し形状または折れ線形状を有する前記ＳＯＩ層、または、連続折返し形状または折れ線形状を有する不純物が拡散された前記ＳＯＩ層＜４３＞を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ローサイド回路と、ハイサイド回路との間に電気的に接続された半導体回路、及び、それらを備える半導体装置に関する。
【背景技術】
【０００２】
ローサイド回路と、基準電圧がローサイド回路の基準電圧よりも高いハイサイド回路との間に電気的に接続された半導体回路として、ローサイド回路とハイサイド回路との間の信号伝達を行うレベルシフト回路が提案されている。【０００３】
ＳＯＩ基板上に形成されるレベルシフト回路は、例えば特許文献１で提案されている。このレベルシフト回路には、高電圧に耐えうる高耐圧性が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７０６３８１号公報
【特許文献２】特許第２７３９００４号公報
【非特許文献】
【０００５】
【非特許文献１】Ｙ．Ｓ．Ｈｕａｎｇ  ａｎｄ  Ｂ．Ｊ．Ｂａｌｉｇａ，“ＥＸＴＥＮＳＩＯＮ  ＯＦ  ＲＥＳＵＲＦ  ＰＲＩＮＣＩＰＬＥ  ＴＯ  ＤＩＥＬＥＣＴＲＩＣＡＬＬＹ  ＩＳＯＬＡＴＥＤ  ＰＯＷＥＲ  ＤＥＶＩＣＥＳ”，ＩＥＥＥ，１９９１年４月，Ｐ.２７−Ｐ.３０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１のようなＳＯＩリサーフ構造によって得られる耐圧の上限は、ＳＯＩ（Silicon on Insulator）ウェハの構造にある程度依存するが、現実的にはせいぜい５００Ｖ〜６００Ｖ程度である。このため、ＳＯＩリサーフ構造からなるレベルシフト回路では、それより高い耐圧性を得ることができないという問題があった。【０００７】
また、特許文献１の技術では、レベルシフト回路に、複数の高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いる。しかしながら、高耐圧ＭＯＳＦＥＴの占有面積は比較的大きいことから、複数の高耐圧ＭＯＳＦＥＴを用いると、回路のサイズが大きくなるという問題があった。【０００８】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体装置の高耐圧化が可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体回路は、ローサイド回路と、基準電圧が前記ローサイド回路の基準電圧よりも高いハイサイド回路との間に電気的に接続された半導体回路であって、電源と、前記ローサイド回路の基準電圧に対応するグランドとの間に直列接続され、前記電源から前記グランドに向かって順に配列された第１抵抗、第２抵抗及び第３抵抗と、前記第２抵抗と前記グランドとの間に前記第３抵抗と並列接続され、ゲートが前記ローサイド回路と電気的に接続されたＭＯＳＦＥＴと、前記第１抵抗と前記第２抵抗との間の接続点と、前記ハイサイド回路との間に電気的に接続されたインバータとを備える。前記電源の電圧の値をＶ１、前記電源の電圧と前記ハイサイド回路の基準電圧との差の絶対値に対応する前記ハイサイド回路の電源電圧の値をＶ３、前記第１抵抗の値をＲ１、前記第２抵抗の値をＲ２、前記第３抵抗の値をＲ３、前記ＭＯＳＦＥＴのオン抵抗と前記第３抵抗とを合成した合成抵抗の値をＲＣＯ、前記インバータの閾値電圧の値をＶｉｎｖｔｈとした場合に、次の式（２）を満たす。【００１０】
【数１】
2017212622.tif 000003
【発明の効果】
【００１１】
本発明によれば、ＭＯＳＦＥＴが、第２抵抗とグランドとの間に第３抵抗と並列接続されるとともに、そのゲートがローサイド回路と電気的に接続され、インバータが、第１抵抗と第２抵抗との間の接続点と、ハイサイド回路との間に電気的に接続される。これにより、ＭＯＳＦＥＴに印加される電圧を低減することができ、その結果として半導体装置の高耐圧化を実現することができる。【００１２】
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係るレベルシフト回路の構成を模式的に示す回路図である。
【図２】実施の形態１に係る誘電体分離型のドライバＩＣの構成を示す平面図である。
【図３】実施の形態１に係る誘電体分離型のドライバＩＣの構成を示す断面図である。
【図４】実施の形態１に係るレベルシフト回路の動作シーケンスを示すタイミングチャートである。
【図５】変形例１に係る誘電体分離型のドライバＩＣの構成を示す平面図である。
【図６】変形例１に係る誘電体分離型のドライバＩＣの構成を示す断面図である。
【図７】変形例１に係る誘電体分離型のドライバＩＣの構成を示す拡大断面図である。
【図８】変形例１に係る誘電体分離型のドライバＩＣの別の構成を示す拡大断面図である。
【図９】変形例２に係る誘電体分離型のドライバＩＣの構成を示す平面図である。
【図１０】変形例２に係る誘電体分離型のドライバＩＣの別の構成を示す平面図である。
【図１１】変形例３に係る誘電体分離型のドライバＩＣの構成を示す平面図である。
【図１２】変形例３に係る誘電体分離型のドライバＩＣの別の構成を示す平面図である。
【図１３】関連半導体装置の構成を模式的に示すブロック図である。
【図１４】関連レベルシフト回路の構成を模式的に示す回路図である。
【図１５】関連レベルシフト回路の動作シーケンスを示すタイミングチャートである。
【図１６】関連半導体装置に係る誘電体分離型のドライバＩＣの構成を示す平面図である。
【図１７】関連半導体装置に係る誘電体分離型のドライバＩＣの構成を示す断面図である。
【発明を実施するための形態】
【００１４】
＜関連技術＞
まず、本発明の実施の形態に係る半導体装置について説明する前に、それと関連する半導体装置について説明する。なお、以下の説明では、本実施の形態１に係る半導体装置と関連する半導体装置を「関連半導体装置」と記すこともある。
【００１５】
図１３は関連半導体装置の構成を模式的に示すブロック図である。図１３の関連半導体装置は、高電圧の電源ＶＨと電気的に接続されたハイサイドパワーチップ２１０と、ハイサイドパワーチップ２１０と低電圧の電源ＶＬとの間に電気的に接続されたローサイドパワーチップ２２０と、これらパワーチップを駆動するハーフブリッジのドライバＩＣ（Integrated Circuit）２３０とを備えている。
【００１６】
ドライバＩＣ２３０は、ローサイド回路２４０と、ハイサイド回路２５０と、レベルシフト回路２６０とを備える。
【００１７】
ローサイド回路２４０は、図示しない入力回路と、ローサイドパワーチップ２２０の図示しない駆動回路とを有する。また、このローサイド回路２４０は、基板電位に対応する基準電圧を有する。
【００１８】
ハイサイド回路２５０は、ハイサイドパワーチップ２１０の図示しない駆動回路を有する。また、このハイサイド回路２５０は、基板から電気的に絶縁分離されており、ローサイド回路２４０の基準電圧よりも高い基準電圧を有している。
【００１９】
レベルシフト回路２６０は、ローサイド回路とハイサイド回路との間に電気的に接続され、その間の信号伝達を行う。なお、以下の説明では、本実施の形態１に係るレベルシフト回路と関連するレベルシフト回路を「関連レベルシフト回路」と記すこともある。
【００２０】
図１４は、関連レベルシフト回路の構成を模式的に示す回路図である。なお、以下では理解を容易化するために、例えば電源Ｖ１の電圧を電圧Ｖ１と記すように、構成要素の符号と構成要素の物理量とを一致させて説明する。
【００２１】
図１４の関連レベルシフト回路は、抵抗ＲＨ，ＲＬと、高耐圧のＮ型ＭＯＳＦＥＴであるＮＭＯＳ２６１と、インバータ２６２とを備える。
【００２２】
抵抗ＲＨ、ＮＭＯＳ２６１、抵抗ＲＬは、高電圧Ｖ１を有する電源Ｖ１と、ローサイド回路２４０の基準電圧に対応するグランドＶ０との間に直列接続されており、抵抗ＲＨ、高耐圧のＮＭＯＳ２６１、抵抗ＲＬの順に、電源Ｖ１からグランドＶ０に向かって配列されている。ＮＭＯＳ２６１のゲートは、図１３のローサイド回路２４０と電気的に接続され、インバータ２６２は、抵抗ＲＨとＮＭＯＳ２６１のドレインとの間の接続点Ａと図１３のハイサイド回路２５０との間に電気的に接続されている。
【００２３】
このように構成された図１４の回路によれば、ローサイド回路２４０からＮＭＯＳ２６１のゲートに入力された信号ＩＮがレベルシフトされ、当該レベルシフトによって得られた信号ＯＵＴが、インバータ２６２からハイサイド回路２５０に出力される。
【００２４】
図１５は、関連レベルシフト回路の信号電圧に関する動作シーケンスを示すタイミングチャートである。この図１５では、関連レベルシフト回路に入力される信号ＩＮの電圧、図１４の接続点Ａにおける電圧、及び、関連レベルシフト回路から出力される信号ＯＵＴの電圧、のタイミングチャートが図示されている。
【００２５】
信号ＩＮの電圧がＶＩＬである時間（ｔ＜ｔ１、ｔ＞ｔ２）では、ＮＭＯＳ２６１はオフされる。この結果、ＮＭＯＳ２６１には電流が流れないので、接続点Ａの電圧は、電源Ｖ１と同じ高電圧Ｖ１となる。
【００２６】
信号ＩＮの電圧がＶＩＨである時間（ｔ１＜ｔ＜ｔ２）では、ＮＭＯＳ２６１はオンされる。この結果、接続点Ａの電圧は、次式（１）で表される電圧ＶＡＬとなる。なお、ＲＯＮは、ＮＭＯＳ２６１のオン抵抗である。
【００２７】
【数２】
2017212622.tif 000004
【００２８】
ここで、電圧ＶＡＬが、ハイサイド回路２５０の基準電圧（＝Ｖ１−Ｖ３）よりも高い電圧であり、かつ、接続点Ａの後段のインバータ２６２の閾値Ｖｉｎｖｔｈが、高電圧Ｖ１と電圧ＶＡＬとの間の範囲内にある場合には、適切な信号ＯＵＴをインバータ２６２からハイサイド回路２５０に出力することができる。ここで、電圧Ｖ３は、ハイサイド回路２５０、ひいてはハイサイド回路２５０が配設された領域の電源電圧であり、高電圧Ｖ１とハイサイド回路２５０の基準電圧（＝Ｖ１−Ｖ３）との差の絶対値に対応する。
【００２９】
以上のような構成では、接続点Ａの電圧が、閾値Ｖｉｎｖｔｈよりも大きい高電圧Ｖ１である場合には、電圧がＶＯＬ（＝Ｖ１−Ｖ３）である信号ＯＵＴをハイサイド回路２５０に出力することができる。そして、接続点Ａの電圧が、閾値Ｖｉｎｖｔｈよりも小さい電圧ＶＡＬである場合には、電圧がＶＯＨ（＝Ｖ１）である信号ＯＵＴをハイサイド回路２５０に出力することができる。
【００３０】
なお、以下の説明では、基板においてハイサイド回路２５０が配設された領域を「ハイサイド回路領域」と記し、基板においてローサイド回路２４０が配設された領域を「ローサイド回路領域」と記す。
【００３１】
ところで、誘電体分離型の半導体装置として、図１３に示したドライバＩＣ２３０を基板に配設する場合、基板上でハイサイド回路領域を誘電体で囲うことで、ハイサイド回路領域を基板から電気的に絶縁分離して高耐圧化することが可能となる。しかしながら、これだけでは半導体装置の高耐圧化は十分ではなく、図１３のレベルシフト回路２６０が備える図１４のＮＭＯＳ２６１も高耐圧化する必要がある。具体的には、ＮＭＯＳ２６１のソースとドレインとの間で、ハイサイド回路２５０とローサイド回路２４０との間の高電圧を保持する必要がある。そこで、ＮＭＯＳ２６１を高耐圧化するために、非特許文献１のようなＳＯＩリサーフ構造が用いられることがある。
【００３２】
図１６は、ＳＯＩリサーフ構造が用いられた、誘電体分離型のドライバＩＣの構成を示す平面図であり、図１７は、図１６のＺ−Ｚ’線に沿った当該構成を示す断面図である。なお、図１６では、簡略化のため、後述するＮ型拡散層３０及びＰ型拡散層４０以外の拡散層と、絶縁膜１００などの図示は省略されている。
【００３３】
図１６及び図１７に示されるドライバＩＣには、関連レベルシフト回路が含まれている。関連レベルシフト回路が配設された基板は、図１７に示すように、Ｎ型支持基板１０と、Ｎ型支持基板１０の表面に配設された埋め込み酸化膜２０と、埋め込み酸化膜２０の表面に配設されたＳＯＩ層２５とを含んでいる。基板の主面、つまりＳＯＩ層２５の主面に、概ねＮ型拡散層３０，３１、Ｐ型拡散層４０、及び、酸化膜などの絶縁体であるトレンチ分離体１０２が配設されることによって、図１４の関連レベルシフト回路が配設されている。
【００３４】
図１６及び図１７に示すように、基板の主面において、トレンチ分離体１０２が、ハイサイド回路領域のＮ型拡散層３１及びＰ型拡散層４０を囲うように配設されている。これにより、ハイサイド回路領域は、基板電圧と絶縁分離されて高耐圧化されている。なお、図１６及び図１７の例では、ローサイド回路領域が、基板の主面のうちハイサイド回路領域以外の領域として規定されており、関連レベルシフト回路のＮＭＯＳ２６１は、ローサイド回路領域内に配設されている。
【００３５】
図１６及び図１７に示されるＮ型拡散層３０は、図１４のＮＭＯＳ２６１のドレインドリフト層として用いられ、ＮＭＯＳ２６１のドレインは、Ｎ型拡散層３０表面の中心部分に配設されたＮ型拡散層７１に実質的に対応している。図１７に示すように、Ｎ型拡散層３０表面の中心部分から外周部分までの間には酸化膜などの絶縁膜１００が配設されている。Ｎ型拡散層３０表面の絶縁膜１００よりも外側の外周部分には、Ｎ型拡散層３０を介してＰ型ウェル領域５０が配設され、Ｐ型ウェル領域５０の表面には、ＮＭＯＳ２６１のソースであるＮ型拡散層７０と、Ｐ＋型コンタクト領域６１とが配設されている。そして、ソースであるＮ型拡散層７０とＮ型拡散層３０との間のＰ型ウェル領域５０の上に、ゲートである導電膜８０が配設される。このように構成されたＮＭＯＳ２６１は、Ｎ型拡散層３０をリサーフ分離領域としてリサーフ効果により高耐圧化が高められている。
【００３６】
絶縁膜１００及び導電膜８０などの上には、酸化膜などの絶縁膜１０１が配設されている。
【００３７】
平面視（図１６）にてハイサイド回路領域内で、かつ断面視（図１７）にて絶縁膜１０１の上部にポリシリコン抵抗９７が配設されている。このポリシリコン抵抗９７は、図１４の抵抗ＲＨに含まれる。
【００３８】
図１７に示すように、絶縁膜１０１の上には、金属配線層１１７，１１８が配設されている。
【００３９】
金属配線層１１８は、図１６のコンタクト１４４を介してポリシリコン抵抗９７の一端と電気的に接続されるとともに、図１６のコンタクト１４５及び図１７のＮ型拡散層７２を介して、図１７のＮ型拡散層３１と電気的に接続される。ここでＮ型拡散層３１の電圧は、図１４の電源Ｖ１と電気的に接続されている。これにより、抵抗ＲＨであるポリシリコン抵抗９７は、金属配線層１１８などを介して電源Ｖ１と電気的に接続されており、図１４の回路図の一部と対応している。
【００４０】
金属配線層１１７は、図１６のコンタクト１４３を介してポリシリコン抵抗９７の他端と電気的に接続されるとともに、図１６のコンタクト１４２及び図１７のＮ型拡散層７１を介して、ＮＭＯＳ２６１のドレインであるＮ型拡散層３０と電気的に接続される。ここで金属配線層１１７に接続された図１７の端子Ａは、図１４の接続点Ａに対応し、図１７では図示しない図１のインバータ２６２が電気的に接続される。これにより、抵抗ＲＨであるポリシリコン抵抗９７は、接続点Ａを介してＮＭＯＳ２６１のドレインと電気的に接続されており、図１４の回路図の一部と対応している。
【００４１】
図１６及び図１７に示す金属配線層１１６は、図１６にて破線で示される略Ｃ形状のコンタクト１４１を介して、図１７のソースであるＮ型拡散層７０とＰ＋型コンタクト領域６１とに電気的に接続されるとともに、図１７の抵抗ＲＬの一端と電気的に接続される。これにより、抵抗ＲＬの一端は、金属配線層１１６などを介してＮＭＯＳ２６１のソースと電気的に接続されており、図１４の回路図の一部と対応している。なお、図１７では、抵抗ＲＬが基板に外付けされた回路記号で示されているが、実際には抵抗ＲＬも他の素子と同様に図１７の基板上に配設される。
【００４２】
図１７の抵抗ＲＬの他端は、金属配線層１１５と電気的に接続されており、金属配線層１１５は、図１６にて破線で示される略Ｃ形状のコンタクト１４０及び図１７のＰ型拡散層６０を介して、ローサイド回路領域のＰ型拡散層４０と電気的に接続される。ここで、ローサイド回路領域のＰ型拡散層４０は、図１４のグランドＶ０と電気的に接続されている。これにより、抵抗ＲＬは、金属配線層１１５などを介してグランドＶ０と電気的に接続されており、図１４の回路図の一部と対応している。
【００４３】
さて、以上に説明、特に図１５の接続点Ａの電圧から明らかなように、ＮＭＯＳ２６１のドレインには高電圧Ｖ１と同じ電圧が適宜印加される。このため、ＮＭＯＳ２６１のドレインとソースとの間には、ハイサイド回路領域と同等の耐圧性が必要である。そこで、関連レベルシフト回路では、耐圧性を高めるためにＳＯＩリサーフ構造を用いているが、その耐圧の上限は現実的にはせいぜい５００Ｖ〜６００Ｖ程度である。このため、関連レベルシフト回路では、それより高い耐圧性を得ることができず、誘電体分離型のドライバＩＣの高耐圧化が十分ではない。これに対して、以下に説明する本発明の実施の形態によれば、ＮＭＯＳ２６１自体を高耐圧化しなくても、レベルシフト回路及び半導体装置のさらなる高耐圧化が可能となっている。
【００４４】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るレベルシフト回路の構成を模式的に示す回路図である。なお、本実施の形態１に係る半導体装置の構成は、図１３の構成と同様である。以下、本実施の形態１で説明する構成要素のうち、関連技術と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
【００４５】
図１のレベルシフト回路は、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第３抵抗Ｒ３と、ＮＭＯＳ２６１と、インバータ２６２とを備える。
【００４６】
第１抵抗Ｒ１、第２抵抗Ｒ２及び第３抵抗Ｒ３は、電源Ｖ１とグランドＶ０との間に直列接続され、電源Ｖ１からグランドＶ０に向かって順に配列されている。電源Ｖ１は、関連技術と同様、例えば数百Ｖ以上の高電圧を有する。
【００４７】
ＭＯＳＦＥＴであるＮＭＯＳ２６１は、第２抵抗Ｒ２とグランドＶ０との間に第３抵抗Ｒ３と並列接続されている。そしてＮＭＯＳ２６１のゲートは、図１３のローサイド回路２４０と電気的に接続されている。インバータ２６２は、第１抵抗Ｒ１と第２抵抗Ｒ２との間の接続点Ｂと、図１３ハイサイド回路２５０との間に電気的に接続されている。
【００４８】
このように構成された図１の回路によれば、ローサイド回路２４０からＮＭＯＳ２６１のゲートに入力された信号ＩＮに応じて、接続点Ｂの電圧が変更され、当該接続点Ｂの電圧の入力に応じてインバータ２６２から出力される信号ＯＵＴが、ハイサイド回路２５０に出力される。
【００４９】
ここで、電源Ｖ１の高電圧の値をＶ１、電源Ｖ１の電圧Ｖ１とハイサイド回路２５０の基準電圧（＝Ｖ１−Ｖ３）との差の絶対値に対応するハイサイド回路２５０の電源電圧の値をＶ３、第１抵抗Ｒ１の値をＲ１、第２抵抗Ｒ２の値をＲ２、第３抵抗Ｒ３の値をＲ３、ＮＭＯＳ２６１のオン抵抗ＲＯＮと第３抵抗Ｒ３を合成した合成抵抗の値をＲＣＯ、インバータ２６２の閾値電圧の値をＶｉｎｖｔｈとした場合に、次の式（２）が満たされるように構成されている。
【００５０】
【数３】
2017212622.tif 000005
【００５１】
図２は、本実施の形態１に係る誘電体分離型のドライバＩＣの構成を示す平面図であり、図３は、図２のＸ−Ｘ’線に沿った当該構成を示す断面図である。なお、図２では、簡略化のため、Ｎ型拡散層３０及びＰ型拡散層４０以外の拡散層と、絶縁膜１００などの図示は省略されている。
【００５２】
図２及び図３に示されるドライバＩＣには、本実施の形態１に係るレベルシフト回路が含まれている。本実施の形態１に係るレベルシフト回路が配設された基板は、図３に示すように、Ｎ型支持基板１０と、埋め込み酸化膜２０と、ＳＯＩ層２５とを含んでいる。そして、基板の主面、つまりＳＯＩ層２５の主面には、概ねＮ型拡散層３０，３１、Ｐ型拡散層４０、及び、酸化膜などの絶縁体であるトレンチ分離体１０２が配設されることによって、図１の本実施の形態１に係るレベルシフト回路が配設されている。
【００５３】
図２及び図３に示すように、基板の主面において、第１絶縁体であるトレンチ分離体１０２が、ハイサイド回路領域のＮ型拡散層３１及びＰ型拡散層４０を囲うように配設されている。これにより、ハイサイド回路領域は、基板電圧と絶縁分離されて高耐圧化されている。ここでは、ローサイド回路領域の基準電圧はグランド電圧Ｖ０であり、ハイサイド回路領域の基準電圧は、グランド電圧Ｖ０よりも数百Ｖ程度高い電圧（＝Ｖ１−Ｖ３）である。なお、図２及び図３の例では、トレンチ分離体１０２は二重であるが、これに限ったものではなく、例えば一重でもよいし、三重以上であってもよい。
【００５４】
また、図２の例では、ローサイド回路領域が、基板の主面のうちハイサイド回路領域以外の領域として規定されており、レベルシフト回路のＮＭＯＳ２６１は、ローサイド回路領域内に配設されている。ただし、これに限ったものではなく、例えば、ＮＭＯＳ２６１は、ローサイド回路領域と別の領域に配設されてもよい。
【００５５】
図２及び図３に示されるＮ型拡散層３０は、図１のＮＭＯＳ２６１のドレインドリフト層として用いられ、ＮＭＯＳ２６１のドレインは、Ｎ型拡散層３０表面の中心部分に配設されたＮ型拡散層７１に実質的に対応している。図３に示すように、Ｎ型拡散層３０表面の中心部分から外周部分までの間には酸化膜などの絶縁膜１００が配設されている。Ｎ型拡散層３０表面の絶縁膜１００よりも外部の外周部分には、Ｎ型拡散層３０を介してＰ型ウェル領域５０が配設され、Ｐ型ウェル領域５０の表面には、ＮＭＯＳ２６１のソースであるＮ型拡散層７０と、Ｐ＋型コンタクト領域６１とが配設されている。そして、ソースであるＮ型拡散層７０とＮ型拡散層３０との間のＰ型ウェル領域５０の上に、ゲートである導電膜８０が配設される。
【００５６】
このように構成された横型のＮＭＯＳ２６１のドレイン及びソースは、基板の主面において離間して配設される。また、このＮＭＯＳ２６１は、Ｎ型拡散層３０をリサーフ分離領域としてリサーフ効果により高耐圧化が高められている。
【００５７】
絶縁膜１００及び導電膜８０などの上には、酸化膜などの絶縁膜１０１が配設されている。
【００５８】
断面視（図３）にて、絶縁膜１０１の上部には、ポリシリコン抵抗９０，９１，９２が配設されており、絶縁膜１０１の上には、金属配線層１１０，１１１，１１２，１１３が配設されている。なお、図示していないが、特許文献２の技術のように、ポリシリコンまたは金属配線層からなるフィールドプレートが配設されてもよい。
【００５９】
ポリシリコン抵抗９２は、平面視（図２）にてハイサイド回路領域内で配設されている。このポリシリコン抵抗９２は、図１の第１抵抗Ｒ１に含まれる。
【００６０】
金属配線層１１２は、図２のコンタクト１２７を介してポリシリコン抵抗９２の一端と電気的に接続されるとともに、図２のコンタクト１２６及び図３のＮ型拡散層７２を介して、図３のＮ型拡散層３１と電気的に接続される。ここでＮ型拡散層３１の電圧は、図１の電源Ｖ１と電気的に接続されている。これにより、第１抵抗Ｒ１であるポリシリコン抵抗９２は、金属配線層１１２などを介して電源Ｖ１と電気的に接続されており、図１の回路図の一部と対応している。
【００６１】
ポリシリコン抵抗９１は、平面視（図２）にて渦巻き形状を有しており、ハイサイド回路領域の外周を囲むように配設されている。このポリシリコン抵抗９１は、図１の第２抵抗Ｒ２に含まれる。
【００６２】
金属配線層１１３は、図２のコンタクト１２８を介してポリシリコン抵抗９２の他端と電気的に接続されるとともに、図２のコンタクト１２９を介してポリシリコン抵抗９１の一端９１ｂと電気的に接続される。ここで金属配線層１１３に接続された図３の端子Ｂは、図１の接続点Ｂに対応し、図３では図示しない図１のインバータ２６２が電気的に接続される。これにより、第１抵抗Ｒ１であるポリシリコン抵抗９２は、接続点Ｂを介して第２抵抗Ｒ２であるポリシリコン抵抗９１と電気的に接続されており、図１の回路図の一部と対応している。
【００６３】
ポリシリコン抵抗９０は、平面視（図２）にて渦巻き形状を有しており、ＮＭＯＳ２６１のリサーフ分離領域上に配設されている。このポリシリコン抵抗９０は、図１の第３抵抗Ｒ３に含まれる。
【００６４】
金属配線層１１１は、図２のコンタクト１２５を介してポリシリコン抵抗９１の他端９１ａと電気的に接続されるとともに、図２のコンタクト１２４を介してポリシリコン抵抗９０の一端９０ｂと電気的に接続される。ここで金属配線層１１１に接続された図３の端子Ｃは、図１の接続点Ｃに対応する。これにより、第２抵抗Ｒ２であるポリシリコン抵抗９１は、図１の接続点Ｃを介して第３抵抗Ｒ３であるポリシリコン抵抗９０と電気的に接続されており、図１の回路図の一部と対応している。
【００６５】
また、この金属配線層１１１は、図２のコンタクト１２３及び図３のＮ型拡散層７１を介して、ＮＭＯＳ２６１のドレインであるＮ型拡散層３０と電気的に接続される。これにより、第２抵抗Ｒ２であるポリシリコン抵抗９１、及び、第３抵抗Ｒ３であるポリシリコン抵抗９０は、図１の接続点Ｃを介してＮＭＯＳ２６１のドレインと電気的に接続されており、図１の回路図の一部と対応している。
【００６６】
金属配線層１１０は、図２のコンタクト１２２を介してポリシリコン抵抗９０の他端９０ａと電気的に接続されるとともに、図２にて破線で示される略Ｃ形状のコンタクト１２１を介して図３のソースであるＮ型拡散層７０とＰ型コンタクト領域６１とに電気的に接続される。これにより、第３抵抗であるポリシリコン抵抗９０は、ＮＭＯＳ２６１のソースと電気的に接続されており、図１の回路図の一部と対応している。
【００６７】
また、この金属配線層１１０は、図２にて破線で示される略Ｃ形状のコンタクト１２０及び図３のＰ型拡散層６０を介して、ローサイド回路領域のＰ型拡散層４０と電気的に接続される。ここで、ローサイド回路領域のＰ型拡散層４０は、図１のグランドＶ０と電気的に接続されている。これにより、第３抵抗であるポリシリコン抵抗９０、及び、ＮＭＯＳ２６１のソースは、金属配線層１１０などを介してグランドＶ０と電気的に接続されており、図１の回路図の一部と対応している。
【００６８】
図４は、図１のように構成された本実施の形態１に係るレベルシフト回路の信号電圧に関する動作シーケンスを示すタイミングチャートである。この図４では、レベルシフト回路に入力される信号ＩＮの電圧、図１の接続点Ｂ，Ｃにおける電圧、及び、レベルシフト回路から出力される信号ＯＵＴの電圧、のタイミングチャートが図示されている。
【００６９】
信号ＩＮの電圧がＶＩＬである時間（ｔ＜ｔ１、ｔ＞ｔ２）では、ＮＭＯＳ２６１はオフされる。この結果、接続点Ｂの電圧は、次式（３）で表される電圧ＶＢＨとなる。
【００７０】
【数４】
2017212622.tif 000006
【００７１】
信号ＩＮの電圧がＶＩＨである時間（ｔ１＜ｔ＜ｔ２）では、ＮＭＯＳ２６１はオンされる。この結果、ＮＭＯＳ２６１にも電流が流れるので、接続点Ｂの電圧は、次式（４）で表される電圧ＶＢＬとなる。なお、ＲＣＯは、上式（２）のただし書きの式に示されたＲＣＯと同じである。
【００７２】
【数５】
2017212622.tif 000007
【００７３】
本実施の形態１では、上式（２）を満たすように構成されている。このため、式（２）のうちのＶＢＬ＞Ｖ１−Ｖ３という条件から、電圧ＶＢＬは、ハイサイド回路領域の基準電圧（＝Ｖ１−Ｖ３）よりも高い電圧となっている。また、式（２）の残りの条件から、接続点Ｂの後段のインバータ２６２の閾値Ｖｉｎｖｔｈは、接続点Ｂの電圧ＶＢＬ〜ＶＢＨの範囲内にある。このため、適切な信号ＯＵＴをインバータ２６２からハイサイド回路２５０に出力することができる。
【００７４】
具体的には、接続点Ｂの電圧が、閾値Ｖｉｎｖｔｈよりも大きい電圧ＶＢＨである場合には、電圧がＶＯＬ（＝Ｖ１−Ｖ３）である信号ＯＵＴをハイサイド回路２５０に出力することができる。そして、接続点Ｂの電圧が、閾値Ｖｉｎｖｔｈよりも小さい電圧ＶＢＬである場合には、電圧がＶＯＨ（＝Ｖ１）である信号ＯＵＴをハイサイド回路２５０に出力することができる。
【００７５】
ここで、信号ＩＮの電圧がＶＩＬである時間（ｔ＜ｔ１、ｔ＞ｔ２）における、接続点Ｃの電圧は、次式（５）で表される電圧ＶＣＨとなる。そして、信号ＩＮの電圧がＶＩＨである時間（ｔ１＜ｔ＜ｔ２）における、接続点Ｃの電圧は、次式（６）で表される電圧ＶＣＬとなる。このように、接続点Ｃ、つまりＮＭＯＳ２６１には、最大でも、高電圧Ｖ１よりも低い電圧ＶＣＨが印加されることになる。
【００７６】
【数６】
2017212622.tif 000008
【００７７】
【数７】
2017212622.tif 000009
【００７８】
＜実施の形態１のまとめ＞
以上のような本実施の形態１によれば、ＮＭＯＳ２６１に印加される電圧の最大値を、高電圧Ｖ１よりも小さい電圧ＶＣＨまで低減することができる。したがって、ＮＭＯＳ２６１自体を高耐圧化しなくても、レベルシフト回路及び半導体装置の高耐圧化を実現することができる。
【００７９】
また、本実施の形態１によれば、そのような効果が得られる回路及び装置が、平面視にて渦巻き形状を有するポリシリコン抵抗９０，９１などを用いて構成される。これにより、回路及び装置のサイズにおける増加を抑制することができる。
【００８０】
＜変形例１＞
実施の形態１では、図３に示したように、第２抵抗Ｒ２であるポリシリコン抵抗９１は、絶縁膜１０１の上部に配設されていた。しかしこれに限ったものではなく、第２抵抗Ｒ２に用いられる渦巻き形状のポリシリコン抵抗９１は、ハイサイド回路領域の外周を囲むようにトレンチ分離体１０２内部に埋設されてもよい。また、その構成において、第２抵抗Ｒ２は、渦巻き形状を有するポリシリコン抵抗９１の代わりに、渦巻き形状を有するＳＯＩ層２５、または、渦巻き形状を有する不純物が拡散されたＳＯＩ層２５が用いられてもよい。
【００８１】
図５は、本変形例１に係る誘電体分離型のドライバＩＣの構成を示す平面図であり、図６は、図５のＹ−Ｙ’線に沿った当該構成を示す断面図である。図７は、図６の破線で示されるＤ部分を拡大して示す拡大断面図である。
【００８２】
図５〜図７では、不純物が拡散されたＳＯＩ層２５である拡散層４１が、第２抵抗Ｒ２として用いられている。なお、拡散層４１は、Ｐ型拡散層であるものとするが、これに限ったものではなく、Ｎ型拡散層であってもよい。
【００８３】
拡散層４１は、図５に示すように薄巻き形状を有しており、ハイサイド回路領域の外周を囲むようにトレンチ分離体１０２内部に埋設されている。拡散層４１の低圧側の一端は、図６のＰ＋型拡散層６２ａ及び図５のコンタクト１３０を介して金属配線層１１１と電気的に接続されている。そして、拡散層４１の高圧側の一端は、図６のＰ＋型拡散層６２ｂ及び図５のコンタクト１３１を介して金属配線層１１３と電気的に接続されている。
【００８４】
以上のような本変形例１によれば、第２抵抗Ｒ２に用いられる抵抗体が、薄巻き形状を有しており、ハイサイド回路領域の外周を囲むようにトレンチ分離体１０２内部に埋設される。これにより、抵抗体の形成と、ハイサイド回路領域の絶縁分離とを同時に実現することができる。また、回路及び装置のサイズにおける増加をさらに抑制することが可能となる。
【００８５】
なお、以上の説明では、拡散層４１が第２抵抗Ｒ２として用いられたが、もちろん実施の形態１と同様にポリシリコン抵抗が第２抵抗Ｒ２として用いられてもよい。図８は、拡散層４１の代わりにポリシリコン抵抗９３が用いられた構成の一部を示す拡大断面図である。この構成では、ポリシリコン抵抗９３が、拡散層４１と同様に、薄巻き形状を有しており、ハイサイド回路領域の外周を囲むようにトレンチ分離体１０２内部に埋設されている。そして、ポリシリコン抵抗９３が、拡散層４１と同様に、金属配線層１１１，１１３と電気的に接続されている。このような図８の構成によれば、拡散層４１と同様の効果を得ることができる。
【００８６】
＜変形例２＞
実施の形態１では、図２に示したように、第２抵抗Ｒ２であるポリシリコン抵抗９１は、平面視にてハイサイド回路領域の外周を囲むように配設されていたが、これに限ったものではない。例えば、第２抵抗Ｒ２に用いられるポリシリコン抵抗は、連続折返し形状または折れ線形状を有するとともに、平面視にてローサイド回路領域内に配設されてもよい。
【００８７】
図９は、本変形例２に係る誘電体分離型のドライバＩＣの構成を示す平面図である。図９では、上下に往復する連続折返し形状を有するポリシリコン抵抗９４が、平面視にてローサイド回路領域のうち、ＮＭＯＳ２６１とハイサイド回路領域との間の領域に配設されている。このポリシリコン抵抗９４は、実施の形態１で説明した図２のポリシリコン抵抗９１と同様に、絶縁膜１０１の上部に配設されるとともに、ポリシリコン抵抗９４の一端は図９のコンタクト１３２を介して金属配線層１１１と電気的に接続され、ポリシリコン抵抗９４の他端は図９のコンタクト１３３を介して金属配線層１１３と電気的に接続されている。このような構成では、ポリシリコン抵抗９４は第２抵抗Ｒ２として用いられる。
【００８８】
以上のような本変形例２によれば、第２抵抗Ｒ２として用いられるポリシリコン抵抗９４を、平面視にてローサイド回路領域内の任意のスペースに配設することができる。これにより、ハイサイド回路領域の外周に一定のスペースを設ける等の制約がある場合などに対応することができる。
【００８９】
なお、図９の構成と、変形例１で説明した構成とを組み合わせてもよい。図１０は、図９の構成と、変形例１で説明した構成とを組み合わせた場合の、誘電体分離型のドライバＩＣの構成を示す平面図である。
【００９０】
図１０に示すように、ローサイド回路領域のうち、ＮＭＯＳ２６１とハイサイド回路領域との間の領域には、酸化膜などの第２絶縁体である絶縁体１０４が配設されている。そして、連続折返し形状を有する拡散層４２が、絶縁体１０４内部に埋設されている。なお、拡散層４２は、Ｐ型拡散層であるものとするが、これに限ったものではなく、Ｎ型拡散層であってもよい。
【００９１】
拡散層４２の低圧側の一端は、拡散層４１と同様に、図示しないＰ＋型拡散層及び図１０のコンタクト１３４を介して金属配線層１１１と電気的に接続されている。そして、拡散層４２の高圧側の一端は、拡散層４１と同様に、図示しないＰ＋型拡散層６２ｂ及び図１０のコンタクト１３５を介して金属配線層１１３と電気的に接続されている。このような構成では、拡散層４２は第２抵抗Ｒ２として用いられる。
【００９２】
以上のような図１０の構成によれば、回路及び装置のサイズにおける増加を抑制することが可能となるとともに、ハイサイド回路領域の外周に一定のスペースを設ける等の制約がある場合などに対応することができる。
【００９３】
なお、ここでは、拡散層４２は連続折返し形状を有していたが、これに限ったものではなく例えば折れ線形状を有していてもよい。また、変形例１と同様、拡散層４２の代わりに、ポリシリコン抵抗またはＳＯＩ層が、第２抵抗Ｒ２として用いられてもよい。
【００９４】
＜変形例３＞
変形例２では、図９に示したように、第２抵抗Ｒ２として用いられるポリシリコン抵抗９４は、平面視にてローサイド回路領域内に配設されていたが、これに限ったものではない。例えば、第２抵抗Ｒ２に用いられるポリシリコン抵抗は、連続折返し形状または折れ線形状を有するとともに、平面視にてハイサイド回路領域内に配設されてもよい。
【００９５】
図１１は、本変形例３に係る誘電体分離型のドライバＩＣの構成を示す平面図である。図１１では、上下に往復する連続折返し形状を有するポリシリコン抵抗９５が、平面視にてハイサイド回路領域内に配設されている。このポリシリコン抵抗９５は、実施の形態１で説明した図２のポリシリコン抵抗９１と同様に、絶縁膜１０１の上部に配設されるとともに、ポリシリコン抵抗９５の一端は図１１のコンタクト１３６を介して金属配線層１１１と電気的に接続され、ポリシリコン抵抗９５の他端はコンタクト１３７を介して金属配線層１１３と電気的に接続されている。このような構成では、ポリシリコン抵抗９５は第２抵抗Ｒ２として用いられる。
【００９６】
以上のような本変形例３によれば、第２抵抗Ｒ２として用いられるポリシリコン抵抗９３を、平面視にてハイサイド回路領域内の任意のスペースに配設することができる。これにより、ハイサイド回路領域の外周に一定のスペースを設ける等の制約がある場合などに対応することができる。
【００９７】
なお、図１１の構成と、変形例１で説明した構成とを組み合わせてもよい。図１２は、図１１の構成と、変形例１で説明した構成とを組み合わせた場合の、誘電体分離型のドライバＩＣの構成を示す平面図である。
【００９８】
図１２に示すように、ハイサイド回路領域内には、酸化膜などの第２絶縁体である絶縁体１０５が配設されている。そして、連続折返し形状を有する拡散層４３が、絶縁体１０５内部に埋設されている。なお、拡散層４３は、Ｐ型拡散層であるものとするが、これに限ったものではなく、Ｎ型拡散層であってもよい。
【００９９】
拡散層４３の低圧側の一端は、拡散層４１と同様に、図示しないＰ＋型拡散層及び図１２のコンタクト１３８を介して金属配線層１１１と電気的に接続されている。そして、拡散層４３の高圧側の一端は、拡散層４１と同様に、図示しないＰ＋型拡散層６２ｂ及び図１２のコンタクト１３９を介して金属配線層１１３と電気的に接続されている。このような構成では、拡散層４３は第２抵抗Ｒ２として用いられる。
【０１００】
以上のような図１２の構成によれば、回路及び装置のサイズにおける増加を抑制することが可能となるとともに、ハイサイド回路領域の外周に一定のスペースを設ける等の制約がある場合などに対応することができる。
【０１０１】
なお、ここでは、拡散層４３は連続折返し形状を有していたが、これに限ったものではなく例えば折れ線形状を有していてもよい。また、変形例１と同様、拡散層４３の代わりに、ポリシリコン抵抗またはＳＯＩ層が、第２抵抗Ｒ２として用いられてもよい。
【０１０２】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【０１０３】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１０４】
２５  ＳＯＩ層、４１，４２，４３  拡散層、９０，９１，９２，９３，９４，９５  ポリシリコン抵抗、１０２  トレンチ分離体、１０４，１０５  絶縁体、２４０  ローサイド回路、２５０  ハイサイド回路、２６０  レベルシフト回路、２６１  ＮＭＯＳ、２６２  インバータ、Ｒ１  第１抵抗、Ｒ２  第２抵抗、Ｒ３  第３抵抗、Ｖ１  電源、Ｖ０  グランド。
【図１】
2017212622.tif 000011
【図２】
2017212622.tif 000012
【図３】
2017212622.tif 000013
【図４】
2017212622.tif 000014
【図５】
2017212622.tif 000015
【図６】
2017212622.tif 000016
【図７】
2017212622.tif 000017
【図８】
2017212622.tif 000018
【図９】
2017212622.tif 000019
【図１０】
2017212622.tif 000020
【図１１】
2017212622.tif 000021
【図１２】
2017212622.tif 000022
【図１３】
2017212622.tif 000023
【図１４】
2017212622.tif 000024
【図１５】
2017212622.tif 000025
【図１６】
2017212622.tif 000026
【図１７】
2017212622.tif 000027
【国際調査報告】
2017212622.tif 000028
2017212622.tif 000029
2017212622.tif 000030
2017212622.tif 000031