(57)【要約】  本技術は、広ダイナミックレンジを実現しつつ、PLSの影響を抑えることができるようにする固体撮像装置およびその制御方法、並びに電子機器に関する。固体撮像装置は、複数の画素が配列された画素アレイ部を備える。画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素である。また、固体撮像装置は、画素アレイ部内に、１つ以上の単位画素に対して、１つのAD変換器を備える。本技術は、例えば、固体撮像装置等に適用できる。
2017018215.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する第１単位画素であり、前記画素アレイ部内に、１つ以上の前記第１単位画素に対して、１つのAD変換器を備える
固体撮像装置。
【請求項２】
複数の前記第１単位画素に対して、１つの前記AD変換器を備える
請求項１に記載の固体撮像装置。
【請求項３】
複数の前記第１単位画素で、浮遊拡散層と、前記浮遊拡散層の電荷をリセットするリセットトランジスタが共有されるように構成されている
請求項２に記載の固体撮像装置。
【請求項４】
前記オーバーフロー蓄積容量を有さず、光電変換素子を少なくとも有する第２単位画素と、１つの前記第１単位画素とに対して、１つの前記AD変換器を備える
請求項１に記載の固体撮像装置。
【請求項５】
前記第１単位画素は高照度用の画素であり、前記第２単位画素は低照度用の画素である
請求項４に記載の固体撮像装置。
【請求項６】
前記画素アレイ部のなかの一部の画素は、前記オーバーフロー蓄積容量を有さず、光電変換素子を少なくとも有する第２単位画素であり、
前記画素アレイ部内に、１つ以上の前記第２単位画素に対して、１つの前記AD変換器をさらに備える
請求項１に記載の固体撮像装置。
【請求項７】
１つの前記第１単位画素に対して、１つの前記AD変換器を備え、
１つの前記第２単位画素に対して、１つの前記AD変換器を備える
請求項６に記載の固体撮像装置。
【請求項８】
裏面照射型である
請求項１に記載の固体撮像装置。
【請求項９】
複数の半導体基板を積層して構成されている
請求項１に記載の固体撮像装置。
【請求項１０】
前記AD変換器は、前記第１単位画素の画素信号をAD変換したデジタル値を出力し、
前記画素アレイ部外の信号処理回路において、前記第１単位画素のCDS処理が行われる
請求項１に記載の固体撮像装置。
【請求項１１】
前記AD変換器は、前記第１単位画素の画素信号をAD変換して得られたP相データとD相データを順番に出力する
請求項１０に記載の固体撮像装置。
【請求項１２】
前記AD変換器は、前記第１単位画素の画素信号をAD変換して得られたP相データとD相データを同時に出力する
請求項１０に記載の固体撮像装置。
【請求項１３】
前記AD変換器は、前記第１単位画素の画素信号をAD変換し、CDS処理後のデジタル値を出力する
請求項１０に記載の固体撮像装置。
【請求項１４】
前記第１単位画素から得られる高照度画素信号と低照度画素信号の信号合成処理を行う信号処理回路をさらに備える
請求項１に記載の固体撮像装置。
【請求項１５】
前記第１単位画素から得られる高照度画素信号と低照度画素信号のどちらの信号を出力するかを判定する信号判定処理を行う信号処理回路をさらに備える
請求項１に記載の固体撮像装置。
【請求項１６】
前記信号処理回路は、前記低照度画素信号のP相データが最大値であるかどうかを判定し、高照度画素信号と低照度画素信号のどちらの信号を出力するかを判定する
請求項１５に記載の固体撮像装置。
【請求項１７】
前記第１単位画素は、前記光電変換素子の電荷を前記浮遊拡散層に転送する第１転送トランジスタと、前記光電変換素子の電荷を前記オーバーフロー蓄積容量に転送する第２転送トランジスタとをさらに備える
請求項１に記載の固体撮像装置。
【請求項１８】
複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素であり、前記画素アレイ部内に、１つ以上の前記単位画素に対して、１つのAD変換器を備える固体撮像装置が、
画素アレイ部内で、前記単位画素の画素信号をデジタル値に変換して出力する
固体撮像装置の制御方法。
【請求項１９】
複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素であり、前記画素アレイ部内に、１つ以上の前記単位画素に対して、１つのAD変換器を備える固体撮像装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置およびその制御方法、並びに電子機器に関し、特に、広ダイナミックレンジを実現しつつ、PLSの影響を抑えることができるようにする固体撮像装置およびその制御方法、並びに電子機器に関する。
【背景技術】
【０００２】
フォトダイオードからあふれた電荷を蓄積する横型オーバーフロー蓄積容量（LOFIC:Lateral Over Flow Integration Capacitor）を画素内に設けることにより、広ダイナミックレンジを実現したイメージセンサが提案されている（例えば、特許文献１乃至３参照）。【０００３】
例えば、特許文献１のイメージセンサでは、画素内に、オーバーフロー電荷を蓄積するための蓄積容量（以下、LOFIC部ともいう。）と、グローバルシャッタのためのCCD(Charge Coupled Device)部が設けられている。このイメージセンサは表面照射型のイメージセンサであるため、LOFIC部とCCD部は遮光されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９９８１６号公報
【特許文献２】特開２００９−１６５１８６号公報
【特許文献３】国際公開第２００５／０８３７９０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のイメージセンサでは、露光時間を全画素で同一に制御することができるが、画素信号の読み出しは線順次に実行されるため、読み出される行によってPLS（Parasitic Light Sensitivity,寄生光感度：遮光漏れにより発生する不要な信号の割合）が異なることとなっていた。PLSが最大となる画素は、最後に読み出される行の画素である。【０００６】
仮に、特許文献１に開示の表面照射型のイメージセンサを、PLS改善のため、裏面照射型に変更しようとした場合、裏面側に遮光構造が必要となり、その構造を実現するのは難しい。【０００７】
本技術は、このような状況に鑑みてなされたものであり、広ダイナミックレンジを実現しつつ、PLSの影響を抑えることができるようにするものである。
【課題を解決するための手段】
【０００８】
本技術の第１の側面の固体撮像装置は、複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する第１単位画素であり、前記画素アレイ部内に、１つ以上の前記第１単位画素に対して、１つのAD変換器を備える。【０００９】
本技術の第１の側面においては、複数の画素が配列された画素アレイ部のなかの一部の画素として、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する第１単位画素が設けられ、前記画素アレイ部内に、１つ以上の前記第１単位画素に対して、１つのAD変換器が設けられる。【００１０】
本技術の第２の側面の固体撮像装置の制御方法は、複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素であり、前記画素アレイ部内に、１つ以上の前記単位画素に対して、１つのAD変換器を備える固体撮像装置が、画素アレイ部内で、前記単位画素の画素信号をデジタル値に変換して出力する。【００１１】
本技術の第２の側面においては、複数の画素が配列された画素アレイ部のなかの一部の画素として、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素が設けられ、前記画素アレイ部内に、１つ以上の前記単位画素に対して、１つのAD変換器が設けられる。そして、画素アレイ部内で、前記単位画素の画素信号がデジタル値に変換されて出力される。【００１２】
本技術の第３の側面の電子機器は、複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素であり、前記画素アレイ部内に、１つ以上の前記単位画素に対して、１つのAD変換器を備える固体撮像装置を備える。【００１３】
本技術の第３の側面においては、複数の画素が配列された画素アレイ部のなかの一部の画素として、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素が設けられ、前記画素アレイ部内に、１つ以上の前記単位画素に対して、１つのAD変換器が設けられる。【００１４】
固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【発明の効果】
【００１５】
本技術の第１乃至第３の側面によれば、広ダイナミックレンジを実現しつつ、PLSの影響を抑えることができるようにする。【００１６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用した固体撮像装置の概略構成を示す図である。
【図２】画素アレイ部とグレイコード発生復号回路の詳細構成を示す図である。
【図３】ADCの詳細構成を説明する図である。
【図４】比較回路の詳細構成を説明する図である。
【図５】比較回路の動作中の各信号の遷移を表す図である。
【図６】ラッチ記憶部とリピータ列の詳細構成を示す回路図である。
【図７】シフトレジスタのD-F/Fの構成例を示す図である。
【図８】双方向バッファ回路の構成例を示す図である。
【図９】画素回路、ADC及びリピータ列の配置構成を示す図である。
【図１０】画素アレイ部全体におけるADCとリピータ列の配置構成を示す図である。
【図１１】画素アレイ部の下層部分の１つのブロックBLの配置構成を示す図である。
【図１２】１つのクラスタCLのさらに詳細な構成を示す図である。
【図１３】第１構成例の画素回路を示す図である。
【図１４】第１構成例の画素回路を有する画素の動作を説明する図である。
【図１５】低照度の場合の画素回路の動作を説明するポテンシャル図である。
【図１６】高照度の場合の画素回路の動作を説明するポテンシャル図である。
【図１７】第２構成例の画素回路を示す図である。
【図１８】第２構成例の画素回路を有する画素の動作を説明する図である。
【図１９】第３構成例の画素回路を示す図である。
【図２０】第３構成例の画素回路を有する画素の動作を説明する図である。
【図２１】第４構成例の画素回路を示す図である。
【図２２】第４構成例の画素回路を有する画素の動作を説明する図である。
【図２３】第５構成例の画素回路を示す図である。
【図２４】第５構成例の画素回路を有する画素の動作を説明する図である。
【図２５】第６構成例の画素回路を示す図である。
【図２６】第６構成例の画素回路を有する画素の動作を説明する図である。
【図２７】FD共有の第１構成例を示す図である。
【図２８】FD共有の第１構成例を用いた複数画素の動作を説明する図である。
【図２９】FD共有の第２構成例を示す図である。
【図３０】FD共有の第２構成例を用いた複数画素の動作を説明する図である。
【図３１】FD共有の第３構成例を示す図である。
【図３２】FD共有の第３構成例を用いた複数画素の動作を説明する図である。
【図３３】高照度画素回路と低照度画素回路の構成例を示す図である。
【図３４】高照度画素回路と低照度画素回路の構成例のおける動作を説明する図である。
【図３５】固体撮像装置を２枚の半導体基板で構成した場合の概略断面図である。
【図３６】固体撮像装置を２枚の半導体基板で構成した場合の回路配置図である。
【図３７】固体撮像装置を３枚の半導体基板で構成した場合の概略断面図である。
【図３８】CDS処理及びDDS処理について説明する図である。
【図３９】CDS処理及びDDS処理について説明する図である。
【図４０】画素のその他の構成例について説明する図である。
【図４１】画素がU/Dカウンタを備える構成例を示す図である。
【図４２】画素がU/Dカウンタを備える場合の動作を説明する図である。
【図４３】信号合成処理を説明する図である。
【図４４】信号合成処理を説明する図である。
【図４５】信号判定処理を説明する図である。
【図４６】図１の固体撮像装置の効果について説明する図である。
【図４７】画素のその他の駆動方法を説明する図である。
【図４８】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【図４９】図１の固体撮像装置の使用例を説明する図である。
【発明を実施するための形態】
【００１８】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の全体概略構成例
２．画素の詳細構成例
３．比較回路の構成例
４．ラッチ記憶部とリピータの詳細構成例
５．画素回路とADCの配置例
６．画素回路の構成例
７．FD共有の回路構成例
８．複数基板構成
９．CDS・DDSの演算構成例
１０．画素のその他の構成例
１１．信号合成処理
１２．信号判定処理
１３．効果の説明
１４．画素のその他の駆動方法
１５．電子機器への適用例
【００１９】
＜１．固体撮像装置の全体概略構成例＞
図１は、本技術を適用した固体撮像装置の概略構成を示している。
【００２０】
図１の固体撮像装置１は、全体制御回路１１、画素アレイ部１２、垂直制御回路１３、及び、スロープ発生器１４を有している。また、固体撮像装置１は、画素アレイ部１２の上側と下側のそれぞれに、グレイコード発生復号回路１５、信号処理回路・水平制御回路１６、及びI/O回路１７を有している。すなわち、画素アレイ部１２の上側には、グレイコード発生復号回路１５U、信号処理回路・水平制御回路１６U、及びI/O回路１７Uが配置され、画素アレイ部１２の下側には、グレイコード発生復号回路１５L、信号処理回路・水平制御回路１６L、及びI/O回路１７Lが配置されている。
【００２１】
全体制御回路１１は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を各部に供給するなどして、固体撮像装置１の動作全体を制御する。
【００２２】
画素アレイ部１２は、画素２１が行列状に配列されている領域である。画素アレイ部１２内の各画素２１は、受光量に応じたアナログの画素信号SIGを生成し、画素アレイ部１２内でデジタルの信号に変換（AD変換）してから、グレイコード発生復号回路１５に出力する。
【００２３】
垂直制御回路１３は、画素アレイ部１２内の各画素２１の露光を制御する制御信号を出力する。また、垂直制御回路１３は、画素アレイ部１２内で生成された各画素２１のデジタルの画素信号SIGを、画素アレイ部１２外のグレイコード発生復号回路１５に所定の順番で出力させる制御を行う。
【００２４】
スロープ発生器１４は、画素内で生成されたアナログの画素信号SIGをAD変換する際に必要となる、時間経過に応じて電圧レベルが単調減少若しくは単調増加するスロープ信号である参照信号（基準電圧信号）REFを生成して出力する。
【００２５】
グレイコード発生復号回路１５は、AD変換データを生成するためのグレイコードを発生させ、出力するとともに、入力されるグレイコードをバイナリデータに変換する。
【００２６】
信号処理回路・水平制御回路１６は、例えば、CDS(Correlated Double Sampling；相関２重サンプリング)処理、黒レベルを補正する黒レベル補正処理、色処理など、所定のデジタル信号処理を必要に応じて行い、その後、I/O回路１７へ出力する。信号処理回路・水平制御回路１６は、所定の信号処理や水平転送制御のため、一時的にデータを記憶する、DRAM(Dynamic Random Access Memory)やSRAM(Static RAM)等のメモリ（例えば、図３８のRAM４０１）を有する。
【００２７】
I/O回路１７は、信号処理回路・水平制御回路１６から供給された、所定の信号処理後の画素信号を装置外へ出力する。また、I/O回路１７は、外部の装置から供給される制御信号や電源等の入力を受け付け、装置内へ供給する。
【００２８】
図２は、図１に示した画素アレイ部１２とグレイコード発生復号回路１５の詳細構成を示している。
【００２９】
グレイコード発生復号回路１５では、グレイコード発生器３１とグレイコード復号器３２が、水平方向（図２では横方向）に交互に配置されている。グレイコード発生器３１とグレイコード復号器３２は、画素アレイ部１２を水平方向に分割したブロックBLに対応して配置されている。
【００３０】
画素アレイ部１２の下側のグレイコード発生復号回路１５Lは、左端から、グレイコード発生器３１、グレイコード復号器３２、の順で交互に配置されているのに対して、画素アレイ部１２の上側のグレイコード発生復号回路１５Uは、左端から、グレイコード復号器３２、グレイコード発生器３１、の順で交互に配置されている。
【００３１】
換言すれば、グレイコード発生復号回路１５Lのグレイコード発生器３１及びグレイコード復号器３２と、グレイコード発生復号回路１５Uのグレイコード発生器３１及びグレイコード復号器３２は、画素アレイ部１２の対応するブロックBLに対して重複しないように交互に配置されている。
【００３２】
グレイコード発生器３１は、AD変換データを生成するためのグレイコードを発生させ、画素アレイ部１２のリピータ列４３へ出力する。グレイコード復号器３２は、リピータ列４３より入力されるグレイコード（後述するグレイコードラッチ値）をバイナリデータに変換する。本実施の形態では、グレイコード発生器３１は、Nビット（N＞０）のグレイコードを発生させるものとする。Nビット（N＞０）のグレイコードを使用する場合、固体撮像装置１が出力する画素信号のビット数は、後述するCDS処理のため、（N-1）ビットとなる。
【００３３】
画素アレイ部１２には、画素回路４１、ADC（AD変換器）４２、及び、リピータ列４３それぞれが複数配置されている。画素アレイ部１２内の各画素２１は、画素回路４１とADC４２で構成される。リピータ列４３は、水平方向に対して分割されたブロックBL単位に設けられている。
【００３４】
画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。ADC４２は、リピータ列４３を介してグレイコード発生器３１から供給されるグレイコードのうち、画素２１（画素回路４１）の受光量に対応した値をラッチ記憶する。このラッチ記憶されたグレイコードの値が、画素信号SIGのデジタル値に対応する。
【００３５】
リピータ列４３は、グレイコード発生器３１から出力されるグレイコードを、垂直方向に転送して、ブロックBL内の各ADC４２に供給する。また、リピータ列４３は、ブロックBL内の各ADC４２から出力される、ラッチ記憶されたグレイコードの値（以下、グレイコードラッチ値という。）を、垂直方向に転送して、グレイコード復号器３２に供給する。
【００３６】
グレイコード復号器３２は、リピータ列４３のグレイコード及びグレイコードラッチ値の転送に利用されるクロック信号CLKを生成し、リピータ列４３に出力する。リピータ列４３内において、クロック信号CLKは、グレイコード復号器３２からグレイコード発生器３１の方向に転送されるのに対して、グレイコード及びグレイコードラッチ値は、グレイコード発生器３１からグレイコード復号器３２の方向に転送される。
【００３７】
また、上述したように、グレイコード発生器３１とグレイコード復号器３２は、画素アレイ部１２内のブロックBLに対応して水平方向に交互に配置されているため、画素アレイ部１２内のあるブロックBLのリピータ列４３が、グレイコード及びグレイコードラッチ値を、図２において上から下へ垂直転送する場合、その隣りのブロックBLのリピータ列４３は、グレイコード及びグレイコードラッチ値を、下から上へ垂直転送する。
【００３８】
同様に、画素アレイ部１２内のあるブロックBLのリピータ列４３が、グレイコード復号器３２から出力されたクロック信号CLKを、下から上へ垂直転送する場合、その隣りのブロックBLのリピータ列４３は、グレイコード復号器３２から出力されたクロック信号CLKを、上から下へ垂直転送する。
【００３９】
なお、図２に示される画素回路４１とADC４２の配置は、説明の便宜上、並べて配置して示しているが、実際には、図９を参照して後述するように、画素回路４１が、ADC４２及びリピータ列４３の上に重なるように配置されている。
【００４０】
＜２．画素の詳細構成例＞
図３を参照して、画素２１の一部であるADC４２の詳細構成について説明する。
【００４１】
ADC４２は、比較回路５１とラッチ記憶部５２で構成される。
【００４２】
比較回路５１は、スロープ発生器１４から供給される参照信号REFと、画素回路４１から供給される画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
【００４３】
比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図４を参照して後述する。
【００４４】
ラッチ記憶部５２は、グレイコードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、画素２１（画素回路４１）の受光量に対応したグレイコードの値、即ち、グレイコードラッチ値を記憶するラッチ値記憶部７２で構成される。
【００４５】
ラッチ記憶部５２には、比較回路５１から出力信号VCOが入力される他、画素信号の読み出し動作中において画素２１の読み出しタイミングを制御するWORD信号が、垂直制御回路１３から供給される。また、リピータ列４３を介して、グレイコード発生器３１で生成されたグレイコードもラッチ記憶部５２に供給される。
【００４６】
ラッチ制御回路７１は、グレイコードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、リピータ列４３から供給される、単位時間ごとに更新されるグレイコードをラッチ値記憶部７２に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、ラッチ制御回路７１は、供給されるグレイコードのラッチ値記憶部７２への書き込み（更新）を中止し、最後にラッチ値記憶部７２に記憶されたグレイコードを、グレイコードラッチ値として保持させる。
【００４７】
参照信号REFの掃引が終了し、画素アレイ部１２内の全ての画素２１のラッチ値記憶部７２にグレイコードラッチ値が記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
【００４８】
ラッチ制御回路７１は、グレイコードラッチ値の読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ値記憶部７２に記憶されているグレイコードラッチ値（デジタルの画素信号SIG）を、リピータ列４３に出力する。リピータ列４３は、供給されたグレイコードラッチ値を、垂直方向（列方向）に順次転送し、グレイコード復号器３２に供給する。
【００４９】
＜３．比較回路の構成例＞
図４は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
【００５０】
差動入力回路６１は、画素回路４１から出力された画素信号SIGと、スロープ発生器１４から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
【００５１】
差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
【００５２】
トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
【００５３】
差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、スロープ発生器１４から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧VSS（VSS＜VDD2＜VDD1）に接続されている。
【００５４】
トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDD1に接続されている。
【００５５】
電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ９１のゲートは、バイアス電圧VBIASに接続されている。
【００５６】
差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDD1よりも低い第２電源電圧VDD2で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
【００５７】
バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタ１０１乃至１０５を破壊しない電圧に変換する電圧である。例えば、バイアス電圧VBIASは、正帰還回路６３の第２電源電圧VDD2と同じ電圧（VBIAS＝VDD2）とすることができる。
【００５８】
正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
【００５９】
正帰還回路６３は、５つのトランジスタ１０１乃至１０７で構成される。ここで、トランジスタ１０１、１０２、１０４、及び１０６は、PMOSトランジスタで構成され、トランジスタ１０３、１０５、及び１０７は、NMOSトランジスタで構成される。
【００６０】
電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０６のソースは、第２電源電圧VDD2に接続され、トランジスタ１０６のドレインは、トランジスタ１０４のソースに接続されている。トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４、１０５、及び１０７のドレインと接続されている。トランジスタ１０３、１０５、及び１０７のソースは、所定の電圧VSSに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号INIが供給される。
【００６１】
トランジスタ１０７のドレインは、比較回路５１の出力端と接続され、トランジスタ１０７のソースは、所定の電圧VSSに接続されている。
【００６２】
トランジスタ１０４乃至１０７は、２入力のNOR回路を構成し、トランジスタ１０４、１０５、及び１０７のドレインどうしの接続点は、比較回路５１が出力信号VCOを出力する出力端となっている。また、トランジスタ１０６と１０７のゲートには、第１の入力の変換信号LVIとは異なる第２の入力の制御信号TERMが供給される。
【００６３】
以上のように構成される比較回路５１の動作について、図５を参照しながら説明する。図５は、比較回路５１の動作中の各信号の遷移を表す。なお、図５において“G86”はトランジスタ８６のゲート電位を表している。
【００６４】
まず、参照信号REFが、全ての画素２１の画素信号SIGよりも高い電圧に設定されるとともに、初期化信号INIがHiにされて、比較回路５１が初期化される。
【００６５】
より具体的には、トランジスタ８１のゲートには参照信号REFが、トランジスタ８２のゲートには画素信号SIGが印加される。参照信号REFの電圧が、画素信号SIGの電圧よりも高い電圧の時は電流源となるトランジスタ８５が出力した電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなりトランジスタ８６のゲートをほぼ第１電源電圧VDD1レベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号LVIを充電することは無い。一方、初期化信号INIとしてHiの信号が供給されていることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号LVIを放電する。また、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号LVIを充電することもない。その結果、変換信号LVIは、所定の電圧VSSレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０５によってHiの出力信号VCOを出力し、比較回路５１が初期化される。
【００６６】
初期化の後、初期化信号INIがLoにされて、参照信号REFの掃引が開始される。
【００６７】
参照信号REFが画素信号SIGよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号VCOはHiの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号INIはLoとなっているため遮断される。変換信号LVIは、高インピーダンス状態のまま所定の電圧VSSを保ち、Hiの出力信号VCOが出力される。
【００６８】
参照信号REFが画素信号SIGよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電位は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電位を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号HVOは、電圧変換回路６２のトランジスタ９１によって変換信号LVIに変換され、正帰還回路６３に供給される。充電回路としての正帰還回路６３は、変換信号LVIを充電し、電位を低電圧VSSから第２電源電圧VDD2へ近づけてゆく。
【００６９】
そして、変換信号LVIの電圧が、トランジスタ１０４と１０５で構成されるインバータの閾値電圧を超えると、出力信号VCOはLoとなり、トランジスタ１０２が導通する。トランジスタ１０１も、Loの初期化信号INIが印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号LVIを急速に充電し、電位を第２電源電圧VDD2まで一気に持ち上げる。
【００７０】
電圧変換回路６２のトランジスタ９１は、ゲートにバイアス電圧VBIASが印加されているので、変換信号LVIの電圧が、バイアス電圧VBIASからトランジスタ閾値下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号LVIを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。
【００７１】
トランジスタ１０２の導通による変換信号LVIの充電は、そもそもが変換信号LVIがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、固体撮像装置１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号REFは、グレイコードが切り替わる単位時間に変化する電圧がAD変換のLSBステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電位の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号LVIに、後段から正帰還をかけることで、出力信号VCOは十分急速に遷移することができる。望ましくは、出力信号VCOの遷移時間は、グレイコードの単位時間の数分の１であり、典型例としては1ns以下である。本開示の比較回路５１では、電流源のトランジスタ８５に、例えば0.1uAの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。
【００７２】
また、比較回路５１では、第２の入力である制御信号TERMをHiにすると、差動入力回路６１の状態に関係なく、出力信号VCOをLoにすることができる。
【００７３】
例えば、画素信号SIGの電圧が、想定を超える高い輝度（たとえば固体撮像装置１の画角内に写り込んだ太陽像）によって参照信号REFの最終電圧を下回ると、比較回路５１の出力信号VCOがHiのまま比較期間を終えることになり、出力信号VCOによって制御されるラッチ記憶部５２は、値を固定することが出来ずAD変換機能が失われる。このような状態の発生を防止するため、参照信号REFの掃引の最後に、Hiパルスの制御信号TERMを入力することにより、未だにLoに反転していない出力信号VCOを強制的に反転することができる。ラッチ記憶部５２は強制反転直前のグレイコードをラッチ記憶するので、図４の構成を採用した場合には、ADC４２は、結果的に、一定以上の輝度入力に対する出力値をクランプしたAD変換器として機能する。
【００７４】
バイアス電圧VBIASをLoレベルに制御して、トランジスタ９１を遮断させ、初期化信号INIをHiにすると、差動入力回路６１の状態に関係なく出力信号VCOはHiになる。したがって、この出力信号VCOの強制的なHi出力と、上述した制御信号TERMによる強制的なLo出力を組み合わせることにより、差動入力回路６１及び、その前段である画素回路４１とスロープ発生器１４の状態に関係なく、出力信号VCOを任意の値に設定することができる。この機能により、例えば、画素２１から後段の回路を、固体撮像装置１への光学的入力に頼らず、電気信号入力だけで試験することが可能となる。
【００７５】
＜４．ラッチ記憶部とリピータの詳細構成例＞
図６は、ラッチ記憶部５２とリピータ列４３の詳細構成を示す回路図である。
【００７６】
ラッチ制御回路７１は、直列接続された２個のインバータ１２１及び１２２と、直列接続されたNOR回路１２３及びインバータ１２４で構成されている。
【００７７】
ラッチ値記憶部７２は、Nビットのグレイコードに対応して、N個のビット記憶部１４１−１乃至１４１−Nで構成されている。N個のビット記憶部１４１−１乃至１４１−Nには、ラッチ制御回路７１から、出力信号VCOとWORD信号が供給される。
【００７８】
ビット記憶部１４１−１乃至１４１−Nそれぞれは、トランスファゲート１６１とラッチ回路１６２で構成される。
【００７９】
ビット記憶部１４１−ｎ（１≦ｎ≦N）のトランスファゲート１６１は、NMOSトランジスタとPMOSトランジスタの２個のトランジスタ１８１及び１８２で構成されている。
【００８０】
ビット記憶部１４１−ｎのラッチ回路１６２は、トランジスタ２０１乃至２０６からなるスタティック型のラッチ回路で構成されている。トランジスタ２０１、２０２、及び２０５は、PMOSトランジスタで構成され、トランジスタ２０３、２０４、及び２０６は、NMOSトランジスタで構成されている。
【００８１】
比較回路５１からの出力である出力信号VCOは、インバータ１２１とNOR回路１２３に入力され、NOR回路１２３のもう一方の入力には、WORD信号が供給される。インバータ１２１の出力は、インバータ１２２とラッチ回路１６２のトランジスタ２０３のゲートに供給され、インバータ１２２の出力は、ラッチ回路１６２のトランジスタ２０２のゲートに供給される。また、NOR回路１２３の出力は、インバータ１２４とトランスファゲート１６１のトランジスタ１８２のゲートに供給され、インバータ１２４の出力は、トランスファゲート１６１のトランジスタ１８１のゲートに供給される。
【００８２】
グレイコードの書き込み動作においては、WORD信号が全画素でLoとなり、トランスファゲート１６１は、出力信号VCOがHiのとき導通し、Loのとき遮断する。ラッチ回路１６２のフィードバック（入力Qに対する出力xQ）は、出力信号VCOがHiのとき遮断し、Loのとき導通する。したがって、ラッチ回路１６２は、出力信号VCOがHiのとき、ｎビット目のグレイコードの書き込み状態（トランスペアレント）となり、出力信号VCOがLoのとき、書き込まれたグレイコードの保持状態（ラッチ状態）となる。
【００８３】
グレイコードの読み出し動作においては、読み出し対象の画素２１のラッチ制御回路７１のみにWORD信号が供給される。出力信号VCOはLoとなっているので、トランスファゲート１６１は、HiのWORD信号が入力されたときのみ導通し、ラッチ記憶部２１２に保持されたグレイコード、即ちグレイコードラッチ値が、リピータ列４３に出力される。
【００８４】
リピータ列４３は、Nビットのグレイコードに対応するN個のシフトレジスタ２２１−１乃至２２１−Nを有する。N個のシフトレジスタ２２１−１乃至２２１−Nそれぞれは、複数のD-F/F（D-フリップフロップ）２３１からなる。
【００８５】
また、リピータ列４３には、グレイコード復号器３２から出力されたクロック信号CLKを伝送する複数のリピータ回路２３２が設けられている。より具体的には、複数のリピータ回路２３２Aが画素アレイ部１２の列方向に直列に配置され、N個のシフトレジスタ２２１−１乃至２２１−Nそれぞれの各D-F/F２３１には、所定のリピータ回路２３２Aの後段に接続されたリピータ回路２３２Bを介して、クロック信号CLKが供給される。リピータ回路２３２Bは、１個以上のD-F/F２３１と接続される。図６は、２個のD-F/F２３１と接続される例が示されている。なお、リピータ回路２３２の電源とGNDの配線は、他の回路と分離するように配置される。
【００８６】
列方向に直列配置された複数のリピータ回路２３２Aのクロック信号CLKの伝送方向は、グレイコードの伝送方向と反対の方向である。図６の例では、グレイコードの伝送方向が、上から下に向かう方向であるので、クロック信号CLKの伝送方向は、下から上に向かう方向となる。これにより、クロック信号CLKの遅延は、図６の上側（グレイコード発生器３１に近い側）ほど大きくなり、シフトレジスタ２２１の各D-F/F２３１では、自分が保持しているグレイコードラッチ値を出力してから、次のグレイコードラッチ値が入力されるようになる。即ち、グレイコードラッチ値のデータ転送のホールド時間余裕を確実に確保することができる。
【００８７】
また、リピータ列４３は、１つのラッチ記憶部５２と１つのD-F/F２３１の間に、Nビットのグレイコードに対応するN個の双方向バッファ回路２２２−１乃至２２２−Nを有する。換言すれば、N個の双方向バッファ回路２２２−１乃至２２２−Nは、N個のシフトレジスタ２２１−１乃至２２１−Nに１対１に対応して設けられている。
【００８８】
なお、リピータ列４３には、N個の双方向バッファ回路２２２−１乃至２２２−Nが、D-F/F２３１の個数に対応する個数だけ設けられているが、図６では、そのうちの１つのみが図示されている。
【００８９】
双方向バッファ回路２２２−ｎ（１≦ｎ≦N）は、バッファ回路２４１とインバータ回路２４２を有している。
【００９０】
バッファ回路２４１には、グレイコードの書き込み動作においてHiとなる書き込み制御信号WRが供給され、インバータ回路２４２には、グレイコードの読み出し動作においてHiとなる読み出し制御信号RDが供給される。双方向バッファ回路２２２−ｎは、書き込み制御信号WRと読み出し制御信号RDに基づいて、ビット記憶部１４１−ｎに対するグレイコードの書き込み動作と読み出し動作を切り替える。
【００９１】
参照信号REFの掃引が行われるAD変換期間中には、リピータ列４３のN個のシフトレジスタ２２１は、グレイコード発生器３１から供給されたグレイコードを、グレイコードの単位時間をクロック周期とするシフトクロックで転送する。
【００９２】
グレイコードの書き込み動作においては、Hiの書き込み制御信号WRと、Loの読み出し制御信号RDが、双方向バッファ回路２２２に供給されており、双方向バッファ回路２２２は、シフトレジスタ２２１の所定のD-F/F２３１から供給されたグレイコードを、トランスファゲート１６１を介してビット記憶部１４１に供給する。ビット記憶部１４１は、供給されたグレイコードを記憶する。
【００９３】
一方、グレイコードの読み出し動作においては、ビット記憶部１４１に記憶されているグレイコードラッチ値が、双方向バッファ回路２２２を介してリピータ列４３のシフトレジスタ２２１の所定のD-F/F２３１に供給される。シフトレジスタ２２１は、各段のD-F/F２３１に供給されたグレイコードラッチ値を順送りにI/O回路１７まで転送し、出力する。
【００９４】
より具体的には、シフトレジスタ２２１の各D-F/F２３１には、クロック入力に供給されるクロック信号CLKがHiまたはLoのいずれか一方でハイインピーダンス状態（以下、Hi-Z状態と記述する。）にできる構成が採用される。例えば、図７で後述するD-F/F２３１の構成では、D-F/F２３１は、クロック信号CLKがLoであるとき、Hi-Z状態となる。
【００９５】
シフトレジスタ２２１の各D-F/F２３１がHi-Z状態とされている期間に、双方向バッファ回路２２２にHiの読み出し制御信号RDが供給されるとともに、WORD信号がHiとなり、ビット記憶部１４１に記憶されているグレイコードラッチ値が、双方向バッファ回路２２２を介してリピータ列４３のシフトレジスタ２２１の所定のD-F/F２３１に供給される。
【００９６】
読み出し制御信号RDがLoに戻された後、シフトレジスタ２２１の各D-F/F２３１にシフトクロックが供給され、シフトレジスタ２２１は、各段のD-F/F２３１に供給されたグレイコードラッチ値をグレイコード復号器３２まで順次転送し、出力する。
【００９７】
＜D-F/Fの構成例＞
図７は、シフトレジスタ２２１のD-F/F２３１の構成例を示している。
【００９８】
図７上段のD-F/F２３１は、Loのクロック信号CLKが供給されたときのHi-Z状態を示している。図７下段のD-F/F２３１は、Hiのクロック信号CLKが供給されたとき、１つ前のデータD’を出力する状態を示している。
【００９９】
図７において、各トランジスタや信号線の近傍に括弧（）付で記したｏｎ、ｏｆｆ等の文字は、LoまたはHiのクロック信号CLKがクロック入力に入力されたときの各トランジスタや信号線の電位状態を示している。
【０１００】
＜双方向バッファ回路の構成例＞
図８は、双方向バッファ回路２２２の構成例を示している。
【０１０１】
図８に示される双方向バッファ回路２２２は、バッファ回路２４１とインバータ回路２４２で構成される。
【０１０２】
バッファ回路２４１は、インバータ２６１、NAND回路２６２、NOR回路２６３、PMOS型のトランジスタ２６４、及びNMOS型のトランジスタ２６５で構成される。
【０１０３】
バッファ回路２４１では、書き込み制御信号WRがHiのとき、NAND回路２６２とNOR回路２６３の出力はともに、リピータ列４３のD-F/F２３１から供給されたグレイコードを反転したものとなる。バッファ回路２４１の出力は、さらにそれを反転したものとなるので、結果、D-F/F２３１から供給されたグレイコードと同値となる。書き込み制御信号WRがLoのとき、NAND回路２６２の出力はHi、NOR回路２６３の出力はLoとなり、バッファ回路２４１の出力はHi-Z状態となる。
【０１０４】
一方、インバータ回路２４２は、２個のPMOS型のトランジスタ２７１及び２７２、２個のNMOS型のトランジスタ２７３及び２７４、並びに、インバータ２７５からなるクロックドインバータで構成される。
【０１０５】
インバータ回路２４２では、読み出し制御信号RDがHiのとき、クロックドインバータはアクティブになり、インバータ回路２４２は、ビット記憶部１４１から供給されたグレイコードラッチ値を反転して出力する。読み出し制御信号RDがLoのとき、クロックドインバータはイナート（非アクティブ）になり、インバータ回路２４２の出力はHi-Z状態となる。
【０１０６】
図８の双方向バッファ回路２２２の構成では、上述したように、リピータ列４３のD-F/F２３１から供給されたグレイコードをビット記憶部１４１に書き込むときは、D-F/F２３１から供給されたグレイコードと同値となるので極性が反転せず、ビット記憶部１４１に記憶されたグレイコードラッチ値を読み出すときは極性が反転する。したがって、読み出されたグレイコード（グレイコードラッチ値）は、供給されたグレイコードの反転データとなる。
【０１０７】
そこで、インバータ回路２４２の前段にインバータを設けることにより、ビット記憶部１４１から読み出されたグレイコードラッチ値が、供給されたグレイコードと同じ極性で出力されるように構成してもよい。
【０１０８】
＜５．画素回路とADCの配置例＞
図９は、画素アレイ部１２内の画素回路４１、ADC４２及びリピータ列４３の配置構成を示している。
【０１０９】
画素アレイ部１２では、画素回路４１、ADC４２、及びリピータ列４３は、図２に示したように、平面方向に並んで配置されているのではなく、図９に示されるように、上層に画素回路４１が配置され、その下層に、ADC４２とリピータ列４３が配置された積層構造（２層構造）で配置されている。
【０１１０】
上層の画素回路４１は、例えば、正方形状で行列状に配置され、下層のADC４２とリピータ列４３は、水平方向の中央部にリピータ列４３を配置して、その両側に、ADC４２を配置した構成とされている。
【０１１１】
より具体的には、図９に示されるように、水平方向４画素を１つの単位として、上層については、４画素の画素回路４１を正方形状で均等に配置し、下層については、水平方向の中央部にリピータ列４３を配置して、その両側に、２画素ずつ、ADC４２を配置した構成とされている。上層の４画素の画素回路４１を、図９の左側から、画素回路４１A乃至４１Dと区別すると、下層のリピータ列４３の左側には、画素回路４１A及び４１Bに対応するADC４２A及び４２Bが上下方向に並んで配置され、リピータ列４３の右側には、画素回路４１C及び４１Dに対応するADC４２C及び４２Dが上下方向に並んで配置される。ADC４２A乃至４２Dそれぞれでは、リピータ列４３に近い側にラッチ記憶部５２A乃至５２Dが配置され、遠い側に比較回路５１A乃至５１Dが配置されている。
【０１１２】
図１０は、画素アレイ部１２全体におけるADC４２とリピータ列４３の配置構成を示した図である。
【０１１３】
画素アレイ部１２の下層は、リピータ列４３の両側に、比較回路・ラッチ列４２Lと、比較回路・ラッチ列４２Rを配置した単位を、水平方向に繰り返し配置して構成されている。
【０１１４】
比較回路・ラッチ列４２Lと比較回路・ラッチ列４２Rそれぞれは、図９に示したように、比較回路５１とラッチ記憶部５２が垂直方向に繰り返し配置された領域である。
【０１１５】
１つのリピータ列４３と、その両側の比較回路・ラッチ列４２L及び４２Rとからなる単位は、図２において、画素アレイ部１２を水平方向に対して分割したブロックBLの領域に対応している。
【０１１６】
図１１を参照して、画素アレイ部１２の下層部分の１つのブロックBLの詳細構成について説明する。
【０１１７】
画素アレイ部１２の下層の１つのブロックBLは、垂直方向に対して複数画素単位でさらに分割されており、その分割単位がクラスタCLとされている。したがって、１つのブロックBLは、垂直方向に配列された複数のクラスタCLを含んで構成される。
【０１１８】
そして、垂直方向に繰り返し配列されたクラスタCLごとに、図６を参照して説明した、Nビットのグレイコードに対応するN個のD-F/F２３１と、クロック信号CLKを伝送するリピータ回路２３２A及び２３２Bが配置されている。
【０１１９】
なお、図１１では、Nビットのグレイコードに対応するN個のD-F/F２３１の先に設けられているN個の双方向バッファ回路２２２−１乃至２２２−Nの図示が省略されている。
【０１２０】
リピータ列４３の左側の比較回路・ラッチ列４２Lは、垂直方向に配列されたクラスタCL単位で、M個（M>0）の比較回路５１とラッチ記憶部５２が含まれる比較回路ラッチ群４２LCLに分割されている。リピータ列４３の右側の比較回路・ラッチ列４２Rは、垂直方向に配列されたクラスタCL単位で、M個の比較回路５１とラッチ記憶部５２が含まれる比較回路ラッチ群４２RCLに分割されている。
【０１２１】
図１２は、１つのクラスタCLについてさらに詳細に示した図である。
【０１２２】
例えば、１つのクラスタCLが、水平方向に４画素、垂直方向に３２画素からなる画素領域で構成される場合、１つのクラスタCLには、４×３２＝１２８個のADC４２が配置される。この１２８個のADC４２は、比較回路ラッチ群４２LCLと比較回路ラッチ群４２RCLに６４個ずつ分配される。即ち、図１２の例は、図１１におけるMが６４（M＝６４）である場合の例を示している。
【０１２３】
比較回路ラッチ群４２LCLと比較回路ラッチ群４２RCL内の１２８個のADC４２1乃至ADC４２128の配置は、図９に示したADC４２A乃至４２Dの並びを垂直方向に繰り返し配列した配置となっている。
【０１２４】
なお、１つのクラスタCLを構成する画素数は、図１２に示した１２８画素に限定されるものではない。上述したように、リピータ回路２３２A及び２３２Bと、Nビットのグレイコードに対応するN個のD-F/F２３１及びN個の双方向バッファ回路２２２−１乃至２２２−Nは、クラスタCL単位で配置されるので、垂直方向に伝送するクロック信号CLKなどの信号波形がなまらない範囲を、クラスタCL単位とすればよい。
【０１２５】
また、上述した例では、図９に示したように、画素アレイ部１２の上層が、１行４列（１×４）の４個の画素回路４１からなり、画素アレイ部１２の下層が、リピータ列４３を中心として、その右側と左側に２個のADC４２を縦に並べた２行２列（２×２）の４個のADC４２からなる単位が、垂直方向に繰り返し配置される構成とした。このクラスタCL単位内で繰り返し配置される単位も、上層が（１×４）、下層が（２×２）の構成に限定されない。例えば、画素アレイ部１２の上層が、１行６列（１×６）の６個の画素回路４１からなり、画素アレイ部１２の下層が、リピータ列４３を中心として、その右側と左側に３個のADC４２を縦に並べた３行２列（３×２）の６個のADC４２からなる単位を、繰り返し単位とすることもできる。
【０１２６】
＜６．画素回路の構成例＞
次に、固体撮像装置１が取り得る画素回路４１の構成例と動作について説明する。
【０１２７】
＜６．１  画素回路の第１構成例＞
初めに、図１３を参照して、画素回路４１の第１構成例について説明する。
【０１２８】
図１３は、第１構成例の画素回路４１を、図３に示した比較回路５１、ラッチ記憶部５２、及びリピータ列４３とともに示した図である。
【０１２９】
画素回路４１は、光電変換素子としてのフォトダイオード（PD）３２１、第１転送トランジスタ３２２、FD(浮遊拡散層)３２３、第２転送トランジスタ３２４、横型オーバーフロー蓄積容量３２５（以下、LOFIC３２５という。）、及び、リセットトランジスタ３２６で構成されている。
【０１３０】
第１転送トランジスタ３２２は、フォトダイオード３２１で生成された電荷をFD３２３に転送する。第２転送トランジスタ３２４は、フォトダイオード３２１の飽和電荷量を超える電荷、換言すれば、フォトダイオード３２１からあふれた電荷を、FD３２３を介してLOFIC３２５に転送する。LOFIC３２５は、フォトダイオード３２１からあふれた電荷を蓄積する。
【０１３１】
リセットトランジスタ３２６は、FD３２３及びLOFIC３２５に保持されている電荷をリセットする。FD３２３は、差動入力回路６１のトランジスタ８２のゲート（図４）に接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
【０１３２】
リセットトランジスタ３２６のソースは、第２転送トランジスタ３２４を介して、FD３２３と、差動入力回路６１のトランジスタ８２のゲートに接続されており、リセットトランジスタ３２６のドレインは、差動入力回路６１のトランジスタ８２のドレイン（図４）と接続されている。したがって、FD３２３の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、FD３２３をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であるためである。
【０１３３】
以上のように構成される第１構成例の画素回路４１は、LOFIC３２５を備えることで、フォトダイオード３２１で保持できる以上の電荷を保持することができるので、広ダイナミックレンジを実現することができる。
【０１３４】
＜第１構成例のタイミングチャート＞
図１４のタイミングチャートを参照して、図１３に示した第１構成例の画素回路４１を用いた画素２１の動作について説明する。
【０１３５】
第１構成例の画素回路４１を用いた画素２１は、低照度用の画素信号と高照度用の画素信号の２種類の画素信号を出力する。
【０１３６】
初めに、画素２１は、フォトダイオード３２１で受光して、フォトダイオード３２１に蓄積された電荷を、低照度用の画素信号として出力する。
【０１３７】
時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD３２３及びLOFIC３２５の電荷をリセットするリセット電圧Vrstに設定されるとともに、Hiの転送信号FDGにより第２転送トランジスタ３２４がオンされ、FD３２３とLOFIC３２５が接続される。そして、時刻ｔ２において、Hiの転送信号TGとHiのリセット信号RSTにより第１転送トランジスタ３２２とリセットトランジスタ３２６がオンされることにより、フォトダイオード３２１の蓄積電荷と、FD３２３及びLOFIC３２５の蓄積電荷がリセットされる。
【０１３８】
第１転送トランジスタ３２２とリセットトランジスタ３２６がオフされた後の時刻ｔ３から時刻ｔ４までの期間で、露光が実行される。露光期間中、転送信号FDGはHiに制御されており、第２転送トランジスタ３２４はオンとされている。
【０１３９】
時刻ｔ４において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。なお、時刻ｔ４の所定時間経過後、転送信号FDGがHiからLoに制御され、第２転送トランジスタ３２４はオフされる。
【０１４０】
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ５において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６３によって出力信号VCOの反転が高速化される。また、ラッチ記憶部５２では、出力信号VCOが反転した時点のグレイコード（NビットのLBL[1]乃至LBL[N]）がラッチ記憶される。
【０１４１】
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ６において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
【０１４２】
時刻ｔ７において、読み出しタイミングを制御するWORD信号（不図示）がHiとなり、Nビットのラッチ信号LBL[n]（ｎ＝１乃至N）が、ラッチ記憶部５２から出力される。ここで取得されるデータは、低照度用の画素信号のリセットレベルのP相データ（以下、P1データともいう。）となる。
【０１４３】
時刻ｔ８において、参照信号REFが所定の電圧Vuまで持ち上げられる。
【０１４４】
時刻ｔ９において、Hiの転送信号TGにより画素回路４１の第１転送トランジスタ３２２がオンされ、フォトダイオード３２１に蓄積された電荷がFD３２３に転送される。
【０１４５】
第１転送トランジスタ３２２がオフされた後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
【０１４６】
そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ１０において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、ラッチ記憶部５２では、出力信号VCOが反転した時点のグレイコード（NビットのLBL[1]乃至LBL[N]）がラッチ記憶される。
【０１４７】
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ１１において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
【０１４８】
時刻ｔ１２において、読み出しタイミングを制御するWORD信号（不図示）がHiとなり、NビットのLBL[n]（ｎ＝１乃至N）が、ラッチ記憶部５２から出力される。ここで取得されるデータは、低照度用の画素信号の信号レベルのD相データ（以下、D1データともいう。）となる。
【０１４９】
以上で、低照度用の画素信号の出力が終了する。
【０１５０】
次に、画素２１は、フォトダイオード３２１で受光して、フォトダイオード３２１からあふれ、LOFIC３２５に蓄積された電荷を、高照度用の画素信号として出力する。
【０１５１】
まず、時刻ｔ１３において、Hiの転送信号FDGにより第２転送トランジスタ３２４がオンされるとともに、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
【０１５２】
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ１４において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、ラッチ記憶部５２では、出力信号VCOが反転した時点のグレイコード（NビットのLBL[1]乃至LBL[N]）がラッチ記憶される。
【０１５３】
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ１５において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
【０１５４】
時刻ｔ１６において、読み出しタイミングを制御するWORD信号（不図示）がHiとなり、Nビットのラッチ信号LBL[n]（ｎ＝１乃至N）が、ラッチ記憶部５２から出力される。ここで取得されるデータは、高照度用の画素信号の信号レベルのD相データ（以下、D2データともいう。）となる。
【０１５５】
時刻ｔ１７において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD３２３及びLOFIC３２５の電荷をリセットするリセット電圧Vrstに設定される。
【０１５６】
時刻ｔ１８において、Loの転送信号FDGにより第２転送トランジスタ３２４がオフされるとともに、Hiの転送信号TGとHiのリセット信号RSTにより第１転送トランジスタ３２２とリセットトランジスタ３２６がオンされる。そして、リセットトランジスタ３２６がオンされている間に、転送信号FDGがHiに変更されて、第２転送トランジスタ３２４がオンされる。その結果、フォトダイオード３２１の蓄積電荷と、FD３２３及びLOFIC３２５の蓄積電荷がリセットされる。
【０１５７】
その後、時刻ｔ１９において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
【０１５８】
そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ２０において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、ラッチ記憶部５２では、出力信号VCOが反転した時点のグレイコード（NビットのLBL[1]乃至LBL[N]）がラッチ記憶される。
【０１５９】
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ２１において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
【０１６０】
時刻ｔ２２において、読み出しタイミングを制御するWORD信号（不図示）がHiとなり、NビットのLBL[n]（ｎ＝１乃至N）が、ラッチ記憶部５２から出力される。ここで取得されるデータは、高照度用の画素信号のリセットレベルのP相データ（以下、P2データともいう。）となる。
【０１６１】
時刻ｔ２３において、信号読み出し期間が終了し、時刻ｔ１前の初期化前と同じ状態に戻る。時刻ｔ２４は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
【０１６２】
図１５は、画素２１で受光される光が低照度である場合の画素回路４１の動作を説明するポテンシャル図である。
【０１６３】
画素２１で受光される光が低照度である場合、P1データに対応するポテンシャル図のように、電荷がフォトダイオード３２１のみに蓄積される。この電荷は、D1データに対応するポテンシャル図のように、第１転送トランジスタ３２２によってFD３２３に転送された状態においても、第２転送トランジスタ３２４のオーバーフローパスを超えない。したがって、図１５において破線で囲んで示される、P1データとD１データのみを用いて、高ゲインな画素信号を得ることができる。
【０１６４】
図１６は、画素２１で受光される光が高照度である場合の画素回路４１の動作を説明するポテンシャル図である。
【０１６５】
画素２１で受光される光が高照度である場合、P1データに対応するポテンシャル図のように、電荷は、フォトダイオード３２１及びFD３２３と、第２転送トランジスタ３２４のオーバーフローパスを超えて、LOFI３２５にも蓄積される。したがって、図１６において破線で囲んで示される、D2データとP2データのみを用いて、高照度に対応した画素信号を得ることができる。
【０１６６】
以上の画素２１の駆動によれば、最初に、フォトダイオード３２１に蓄積された電荷が、低照度用の画素信号として、P1データ、D1データの順に読み出される。次に、フォトダイオード３２１からあふれ、LOFIC３２５に蓄積された電荷が、高照度用の画素信号として、D2データ、P2データの順に読み出される。したがって、低照度用の画素信号は、CDS(correlated double sampling；相関２重サンプリング)信号となるが、高照度用の画素信号は、DDS(double data sampling)信号となる。
【０１６７】
以上の駆動により、固体撮像装置１の画素アレイ部１２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、読み出されるまでのあいだ電荷を保持する電荷保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の固体撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
【０１６８】
＜６．２  画素回路の第２構成例＞
次に、図１７を参照して、画素回路４１の第２構成例について説明する。
【０１６９】
図１７は、第２構成例の画素回路４１を、比較回路５１、ラッチ記憶部５２、及びリピータ列４３とともに示した図である。
【０１７０】
図１７に示される画素回路４１の第２構成例では、フォトダイオード３２１のカソード端子に、第１転送トランジスタ３２２の他に、排出トランジスタ３２７が接続されている。
【０１７１】
上述した第１構成例では、電荷のリセット動作が、図１４を参照して説明したように、第１転送トランジスタ３２２、第２転送トランジスタ３２４、及び、リセットトランジスタ３２６をオンにし、参照信号REFをリセット電圧Vrstに設定することで行われた。
【０１７２】
第２構成例では、排出トランジスタ３２７が設けられていることにより、露光の開始まで、排出トランジスタ３２７をオンし、露光開始時点で、排出トランジスタ３２７をオフすることで、電荷のリセット動作が可能である。第１構成例が、複数のトランジスタと参照信号REFを制御する必要があるのに対して、第２構成例では、排出トランジスタ３２７の制御のみで、電荷のリセット動作が可能であるので、より高速化が可能となる。
【０１７３】
＜第２構成例のタイミングチャート＞
図１８のタイミングチャートを参照して、図１７に示した第２構成例の画素回路４１を用いた画素２１の動作について説明する。
【０１７４】
時刻ｔ４１において、Hiの排出信号OFGがLoに変更されるまで、フォトダイオード３２１のリセット状態が継続される。そして、時刻ｔ４１に排出トランジスタ３２７がオフとされた後、時刻ｔ４２において、Hiの転送信号FDGにより第２転送トランジスタ３２４がオンされ、FD３２３とLOFIC３２５が接続された状態で、露光が開始される。
【０１７５】
時刻ｔ４２以降から時刻ｔ６０までの動作は、図１４に示した第１構成例の時刻ｔ３から時刻２１までの動作と同様であるので、その説明は省略する。
【０１７６】
時刻ｔ６０において、Hiの排出信号OFGにより排出トランジスタ３２７がオンとされるとともに、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
【０１７７】
時刻ｔ６１において、読み出しタイミングを制御するWORD信号（不図示）がHiとなり、NビットのLBL[n]（ｎ＝１乃至N）が、ラッチ記憶部５２から出力される。ここで取得されるデータは、高照度用の画素信号のリセットレベルのP2データとなる。
【０１７８】
時刻ｔ６２において、信号読み出し期間が終了し、時刻ｔ４１前と同じ状態に戻る。時刻ｔ６３は、上述した時刻ｔ４１と同じ状態であり、次の１V（１垂直走査期間）となる。
【０１７９】
第２構成例の画素回路４１においても、LOFIC３２５を備えることで、広ダイナミックレンジを実現することができる。また、排出トランジスタ３２７の制御のみで電荷のリセット動作が可能であるので、より高速化が可能となる。
【０１８０】
＜６．３  画素回路の第３構成例＞
図１９を参照して、画素回路４１の第３構成例について説明する。
【０１８１】
図１９は、第３構成例の画素回路４１を、比較回路５１、ラッチ記憶部５２、及びリピータ列４３とともに示した図である。
【０１８２】
図１９に示される第３構成例の画素回路４１は、図１３に示した第１構成例と、リセットトランジスタ３２６のソースの接続先のみが異なる。具体的には、図１３に示した第１構成例では、第２転送トランジスタ３２４とLOFIC３２５との間に接続されていたリセットトランジスタ３２６のソースが、図１９の第３構成例では、FD３２３と同じ、差動入力回路６１のトランジスタ８２のゲート（図４）に接続されている。
【０１８３】
このように構成することで、FD３２３の蓄積電荷のリセット動作と、LOFIC３２５の蓄積電荷のリセット動作を、別々に行うことができる。
【０１８４】
＜第３構成例のタイミングチャート＞
図２０は、第３構成例の画素回路４１を用いた画素２１の駆動を表すタイミングチャートである。
【０１８５】
時刻ｔ８１において、参照信号REFがリセット電圧Vrstに設定されるとともに、Hiの転送信号FDGにより第２転送トランジスタ３２４がオンされ、FD３２３とLOFIC３２５が接続される。そして、時刻ｔ８２において、Hiの転送信号TGとHiのリセット信号RSTにより第１転送トランジスタ３２２とリセットトランジスタ３２６がオンされることにより、フォトダイオード３２１の蓄積電荷と、FD３２３及びLOFIC３２５の蓄積電荷がリセットされる。
【０１８６】
第１転送トランジスタ３２２とリセットトランジスタ３２６がオフされた後の時刻ｔ３３から時刻ｔ８４までの期間で、露光が実行される。
【０１８７】
露光終了後の時刻ｔ８４において、転送信号FDGがLoに変更され、第２転送トランジスタ３２４がオフされるとともに、参照信号REFがリセット電圧Vrstに設定される。その後、時刻ｔ８５において、Hiのリセット信号RSTによりリセットトランジスタ３２６が再びオンされることにより、FD３２３の蓄積電荷がリセットされる。
【０１８８】
時刻ｔ８６以降の動作は、図１４の時刻ｔ４以降と同様であるので、その説明は省略する。
【０１８９】
第３構成例の画素回路４１においても、LOFIC３２５を備えることで、広ダイナミックレンジを実現することができる。また、FD３２３の蓄積電荷のリセット動作と、LOFIC３２５の蓄積電荷のリセット動作を、別々に行うことができる。
【０１９０】
＜６．４  画素回路の第４構成例＞
図２１を参照して、画素回路４１の第４構成例について説明する。
【０１９１】
図２１は、第４構成例の画素回路４１を、比較回路５１、ラッチ記憶部５２、及びリピータ列４３とともに示した図である。
【０１９２】
図２１に示される第４構成例の画素回路４１は、図１９に示した第３構成例の画素回路４１に、第２構成例と同様の排出トランジスタ３２７を追加した構造である。
【０１９３】
＜第４構成例のタイミングチャート＞
図２２は、第４構成例の画素回路４１を用いた画素２１の駆動を表すタイミングチャートである。
【０１９４】
時刻ｔ１２１において、Hiの排出信号OFGがLoに変更されるまで、フォトダイオード３２１のリセット状態が継続される。そして、時刻ｔ１２１に排出トランジスタ３２７がオフとされた後、時刻ｔ１２２において、Hiの転送信号FDGにより第２転送トランジスタ３２４がオンされ、FD３２３とLOFIC３２５が接続された状態で、露光が開始される。
【０１９５】
露光終了後の時刻ｔ１２３において、転送信号FDGがLoに変更され、第２転送トランジスタ３２４がオフされるとともに、参照信号REFがリセット電圧Vrstに設定される。その後、時刻ｔ１２４において、Hiのリセット信号RSTによりリセットトランジスタ３２６が再びオンされることにより、FD３２３の蓄積電荷がリセットされる。
【０１９６】
時刻ｔ１２５以降の動作は、図１８の時刻ｔ４３以降と同様であるので、その説明は省略する。
【０１９７】
第４構成例の画素回路４１においても、LOFIC３２５を備えることで、広ダイナミックレンジを実現することができる。また、FD３２３の蓄積電荷のリセット動作と、LOFIC３２５の蓄積電荷のリセット動作を、別々に行うことができる。
【０１９８】
＜６．５  画素回路の第５構成例＞
図２３を参照して、画素回路４１の第５構成例について説明する。
【０１９９】
図２３は、第５構成例の画素回路４１を、比較回路５１、ラッチ記憶部５２、及びリピータ列４３とともに示した図である。
【０２００】
図２３に示される第５構成例の画素回路４１は、図１９に示したリセットトランジスタ３２６をLOFIC３２５から離した第３構成例に、第３転送トランジスタ３２８がさらに追加された構造となっている。第３転送トランジスタ３２８は、フォトダイオード３２１からあふれる電荷を、LOFIC３２５へ直接転送して、蓄積させる。
【０２０１】
例えば、図１９の第３構成例の画素回路４１のように、FD３２３を経由してLOFIC３２５に電荷を転送するような構造では、FD３２３をリセットしてから、LOFIC３２５に蓄積しておいた電荷をFD３２３に転送して読み出す駆動を行った場合、FD３２３の電荷が消えてしまう現象が発生する。第５構成例の画素回路４１では、そのようなFD３２３の電荷が消えてしまう現象が発生しないため、リニアリティを確保した画素信号の読み出しが可能となる。
【０２０２】
＜第５構成例のタイミングチャート＞
図２４は、第５構成例の画素回路４１を用いた画素２１の駆動を表すタイミングチャートである。
【０２０３】
時刻ｔ１６１において、参照信号REFがリセット電圧Vrstに設定されるとともに、Hiの転送信号FDGにより第２転送トランジスタ３２４がオンされ、FD３２３とLOFIC３２５が接続される。そして、時刻ｔ１６２において、Hiの転送信号TGとHiのリセット信号RSTにより第１転送トランジスタ３２２とリセットトランジスタ３２６がオンされることにより、フォトダイオード３２１の蓄積電荷と、FD３２３及びLOFIC３２５の蓄積電荷がリセットされる。
【０２０４】
第１転送トランジスタ３２２とリセットトランジスタ３２６がオフされた後の時刻ｔ１６３に、転送信号FDGがLoに変更され、第２転送トランジスタ３２４がオフされる。その後、時刻１６４から時刻ｔ１６５までの期間で、露光が実行される。
【０２０５】
時刻ｔ１６４以降の動作は、図２０の時刻ｔ８３以降の動作と同様であるので、その説明は省略する。
【０２０６】
フォトダイオード３２１とLOFIC３２５の間のゲートである第３転送トランジスタ３２８は、図２４に示されるように、Hiの転送信号OFLによって、１Vの間、オンに制御されている。これにより、露光期間中にフォトダイオード３２１からあふれた電荷は、LOFIC３２５へ直接転送され、蓄積される。
【０２０７】
第５構成例の画素回路４１においても、LOFIC３２５を備えることで、広ダイナミックレンジを実現することができる。また、フォトダイオード３２１からあふれた電荷はLOFIC３２５へ直接転送され、蓄積されるので、リニアリティを確保した画素信号の読み出しが可能となる。
【０２０８】
＜６．６  画素回路の第６構成例＞
図２５を参照して、画素回路４１の第６構成例について説明する。
【０２０９】
図２５は、第６構成例の画素回路４１を、比較回路５１、ラッチ記憶部５２、及びリピータ列４３とともに示した図である。
【０２１０】
図２５に示される第５構成例の画素回路４１は、図２３に示した、フォトダイオード３２１からLOFIC３２５へ電荷を直接転送する第３転送トランジスタ３２８を備える第５構成例の画素回路４１に、排出トランジスタ３２７をさらに追加した構造となっている。これにより、第２構成例と同様に、排出トランジスタ３２７の制御のみで、フォトダイオード３２１の初期化が可能となる。
【０２１１】
＜第６構成例のタイミングチャート＞
図２６は、第６構成例の画素回路４１を用いた画素２１の駆動を表すタイミングチャートである。
【０２１２】
第６構成例の画素回路４１を用いた画素２１の駆動は、フォトダイオード３２１とLOFIC３２５の間のゲートである第３転送トランジスタ３２８の制御が追加されている以外は、図２２に示した第４構成例の駆動と同様である。図２６の時刻ｔ２０１乃至ｔ２２６は、図２２の時刻ｔ１２１乃至ｔ１４６に対応する。
【０２１３】
フォトダイオード３２１とLOFIC３２５の間のゲートである第３転送トランジスタ３２８は、第５構成例と同様に、１Vの間、オンに制御されている。これにより、露光期間中にフォトダイオード３２１からあふれた電荷は、LOFIC３２５へ直接転送され、蓄積される。
【０２１４】
第６構成例の画素回路４１においても、LOFIC３２５を備えることで、広ダイナミックレンジを実現することができる。また、フォトダイオード３２１からあふれた電荷はLOFIC３２５へ直接転送され、蓄積されるので、リニアリティを確保した画素信号の読み出しが可能となる。
【０２１５】
＜７．FD共有の回路構成例＞
次に、FD３２３と、その後段のADC４２を、複数の画素回路４１で共有する場合の回路構成について説明する。
【０２１６】
＜７．１  FD共有の第１構成例＞
図２７は、FD共有の第１構成例を示している。
【０２１７】
FD３２３を共有する場合、図２７に示されるように、FD３２３とリセットトランジスタ３２６は、複数の画素回路４１で共有され、後段の比較回路５１に接続されている。
【０２１８】
なお、FD３２３を共有する画素回路４１の個数は特に限定されないが、図２７では、例えば、図９に示した４つの画素回路４１A乃至４１Dで供給する場合について説明する。
【０２１９】
画素回路４１A乃至４１Dそれぞれは、フォトダイオード３２１q、第１転送トランジスタ３２２q、第２転送トランジスタ３２４q、LOFIC３２５q、及び、第３転送トランジスタ３２８q（q=１,・・,４のいずれか）を備える。
【０２２０】
従って、画素回路４１A乃至４１Dの構成は、図２３に示した第５構成例と同じに構成される。FD３２３を共有する場合には、第１構成例乃至第４構成例のように、FD３２３を経由してLOFIC３２５に電荷を転送する構造とすると、複数の画素回路４１の信号が混ざってしまう。そのため、FD３２３を共有する場合の画素回路４１は、第５構成例または第６構成例の回路構成とする必要がある。
【０２２１】
＜FD共有第１構成例のタイミングチャート＞
図２８は、FD共有の第１構成例を用いた共有単位の複数の画素２１の駆動を表すタイミングチャートである。
【０２２２】
FD共有の第１構成例では、図２４に示した第５構成例の駆動と同じP1データ、D1データ、D2データ、及びP2データの読み出しが、FD３２３を共有する４つの画素回路４１A乃至４１Dで順番に実行される。また、露光開始前のフォトダイオード３２１qのリセットと、露光制御は、共有単位ごとに全画素同時に実行される。
【０２２３】
＜７．２  FD共有の第２構成例＞
図２９は、FD共有の第２構成例を示している。
【０２２４】
図２９に示されるFD共有の第２構成例も、図２７のFD共有の第１構成例と同様、４つの画素回路４１A乃至４１Dで供給する場合の例を示している。
【０２２５】
FD共有の第２構成例では、図２７に示したFD共有の第１構成例の画素回路４１A乃至４１Dそれぞれに、排出トランジスタ３２７q（q=１,・・,４のいずれか）がさらに追加されている。
【０２２６】
換言すれば、FD共有の第２構成例は、画素回路４１A乃至４１Dの構成を、図２５に示した第６構成例と同じようにした構造である。これにより、第６構成例と同様に、排出トランジスタ３２７の制御のみで、画素回路４１A乃至４１Dの各フォトダイオード３２１qの初期化が可能となる。
【０２２７】
＜FD共有第２構成例のタイミングチャート＞
図３０は、FD共有の第２構成例を用いた共有単位の複数の画素２１の駆動を表すタイミングチャートである。
【０２２８】
FD共有の第２構成例では、図２６に示した第６構成例の駆動と同じP1データ、D1データ、D2データ、及びP2データの読み出しが、FD３２３を共有する４つの画素回路４１A乃至４１Dで順番に実行される。また、排出トランジスタ３２７qを用いた露光開始前のフォトダイオード３２１qのリセットと、露光制御は、共有単位及び全画素で同時に実行される。
【０２２９】
＜７．３  FD共有の第３構成例＞
図３１は、FD共有の第３構成例を示している。
【０２３０】
FD共有の第３構成例では、低照度を検出する画素回路４１（以下、低照度画素回路４１Xという。）と、高照度を検出する画素回路４１（以下、高照度画素回路４１Yという。）とで、FD３２３及びリセットトランジスタ３２６と、その後段の比較回路５１が共有される。
【０２３１】
低照度画素回路４１Xは、フォトダイオード３２１ａ、第１転送トランジスタ３２２ａ、及び、排出トランジスタ３２７ａで構成されている。
【０２３２】
高照度画素回路４１Yは、フォトダイオード３２１ｂ、第１転送トランジスタ３２２ｂ、第２転送トランジスタ３２４、LOFIC３２５、及び、排出トランジスタ３２７ｂで構成されている。
【０２３３】
低照度画素回路４１Xでは、フォトダイオード３２１ａで生成、蓄積された電荷が、第１転送トランジスタ３２２ａを介して、FD３２３へ転送される。高照度画素回路４１Yでは、フォトダイオード３２１ｂで生成された電荷は、フォトダイオード３２１ｂとLOFIC３２５の両方で蓄積され、第２転送トランジスタ３２４を介して、FD３２３へ転送される。
【０２３４】
高照度画素回路４１Yのフォトダイオード３２１ｂは、低照度画素回路４１Xのフォトダイオード３２１ａよりも小さく形成されており、フォトダイオード３２１ｂの感度が低く、フォトダイオード３２１ａの感度が高くなるように、感度差が付けられている。
【０２３５】
＜FD共有第３構成例のタイミングチャート＞
図３２は、FD共有の第３構成例を用いた共有単位の複数の画素２１の駆動を表すタイミングチャートである。
【０２３６】
FD共有の第３構成例では、FD３２３を共有しない画素回路４１の駆動と同様に、P1データ、D1データ、D2データ、及びP2データの順で読み出しが実行される。ただし、FD共有の第３構成例では、低照度用の画素信号として読み出されるP1データ及びD1データは、低照度画素回路４１Xのフォトダイオード３２１ａで生成された電荷であり、高照度用の画素信号として読み出されるD2データ及びP2データは、高照度画素回路４１Yのフォトダイオード３２１ｂで生成された電荷である。
【０２３７】
従って、図３２のタイミングチャートでは、D1データの出力において、転送信号TGaがHiとなり、低照度画素回路４１Xのフォトダイオード３２１ａで生成された電荷が、第１転送トランジスタ３２２ａを介してFD３２３へ転送される。そして、D2データの出力において、転送信号FDGがHiとなり、LOFIC３２５の電荷が、第２転送トランジスタ３２４を介してFD３２３へ転送される。
【０２３８】
＜高照度画素回路と低照度画素回路それぞれがADCを有する構成＞
図３３は、FD共有ではなく、図３１に示したFD共有第３構成例の低照度画素回路４１Xと高照度画素回路４１Yのそれぞれが、個別のADC４２（比較回路５１及びラッチ記憶部５２）に接続される構成例を示している。
【０２３９】
この構成例では、リセットトランジスタ３２６も、低照度画素回路４１Xと高照度画素回路４１Yのそれぞれに設けられる。低照度画素回路４１Xにはリセットトランジスタ３２６ａが設けられ、高照度画素回路４１Yにはリセットトランジスタ３２６ｂが設けられている。
【０２４０】
＜図３３の構成例のタイミングチャート＞
図３４は、図３３に示した低照度画素回路４１Xまたは高照度画素回路４１Yを有する画素２１の駆動を表すタイミングチャートである。
【０２４１】
この駆動は、図３２のような、P1データ、D1データ、D2データ、及びP2データの順による読み出しではなく、低照度画素回路４１XのP1データとD1データの読み出しと、高照度画素回路４１YのD2データとP2データの読み出しを同時に行うことができ、全画素一斉に、同一露光時間の画素信号を取得することができる。
【０２４２】
なお、画素アレイ部１２内において、低照度画素回路４１Xと高照度画素回路４１Yの比率は、必ずしも同じでなくてもよい。即ち、低照度画素回路４１Xと高照度画素回路４１Yは、画素アレイ部１２内に同数となるように配置されていてもよいし、複数個の低照度画素回路４１Xに対して１個の高照度画素回路４１Yを配置したり、逆に、１個の低照度画素回路４１Xに対して複数個の高照度画素回路４１Yを配置してもよい。
【０２４３】
また、図３３に示した例は、１つの低照度画素回路４１Xに対して１つのADC４２を設け、１つの高照度画素回路４１Yに対して１つのADC４２を設けた例であるが、複数の低照度画素回路４１Xに対して１つのADC４２を設け、複数の高照度画素回路４１Yに対して１つのADC４２を設けた構成としてもよい。
【０２４４】
＜８．複数基板構成＞
固体撮像装置１を構成する回路は１枚の半導体基板上に形成してもよいが、複数枚の半導体基板に回路を作り分け、それらを積層した構造により作成してもよい。
【０２４５】
図３５は、固体撮像装置１を２枚の半導体基板３５１で構成した場合の概略断面図を示している。
【０２４６】
２枚の半導体基板３５１の一方の第１半導体基板３５１Aは、配線層３６１が形成された表面側とは反対の裏面側に、フォトダイオード３２１、カラーフィルタ３６２、OCL（オンチップレンズ）３６３などが形成された裏面照射型となっている。
【０２４７】
２枚の半導体基板３５１の他方の第２半導体基板３５１Bの表面側には、配線層３７１が形成されている。第２半導体基板３５１Bの配線層３７１は、第１半導体基板３５１Aの配線層３６１と、Cu-Cu接合やマイクロバンプ等の接合技術により貼り合わされている。
【０２４８】
図３６は、第１半導体基板３５１Aと第２半導体基板３５１Bのそれぞれに形成される回路の分配例を示している。なお、図３６では、ラッチ記憶部５２のラッチ制御回路７１とラッチ値記憶部７２が簡略化して図示されている。
【０２４９】
第１半導体基板３５１Aには、画素回路４１と、ADC４２のうちの差動入力回路６１のトランジスタ８１、８２、及び８５の回路が形成されている。第２半導体基板３５１Bには、トランジスタ８１、８２、及び８５を除くADC４２の回路と、リピータ列４３が形成されている。
【０２５０】
図３６に示される回路配置は、差動入力回路６１の差動対となるトランジスタ８１と８２が第１半導体基板３５１Aに形成されており、特性差分を最小限とする配置構成である。
【０２５１】
図３７は、固体撮像装置１を３枚の半導体基板３５１で構成した場合の概略断面図を示している。
【０２５２】
固体撮像装置１が３枚の半導体基板３５１で構成される場合には、図３５に示した２層積層構造と同様、まず第１半導体基板３５１Aと第２半導体基板３５１Bが、Cu-Cu接合により貼り合わされている。
【０２５３】
そしてさらに、第２半導体基板３５１Bと第３半導体基板３５１Cが、第３半導体基板３５１Cの表面側に形成された配線層３７２と、第２半導体基板３５１Bの接続用配線３７４とのCu-Cu接合により貼り合わされている。第２半導体基板３５１Bの接続用配線３７４は、貫通電極３７３により、第２半導体基板３５１Bの表面側の配線層３７１と接続されている。
【０２５４】
図３７の例では、第２半導体基板３５１Bの表面側である配線層３７１が第１半導体基板３５１Aの配線層３６１と向き合うように接合されているが、第２半導体基板３５１Bの上下を反転して、第２半導体基板３５１Bの配線層３７１が第３半導体基板３５１Cの配線層３７２と向き合うように接合してもよい。
【０２５５】
＜９．CDS・DDSの演算構成例＞
次に、図３８及び図３９を参照して、画素アレイ部１２の各画素２１から出力された画素信号のCDS処理及びDDS処理について説明する。
【０２５６】
上述したように、固体撮像装置１では、画素アレイ部１２の各画素２１から画素信号が、P1データ、D1データ、D2データ、P2データの順に出力され、リピータ列４３を経由して、信号処理回路・水平制御回路１６へ供給される。
【０２５７】
図３８は、各画素２１から出力される低照度用の画素信号であるP1データ及びD1データのCDS処理を説明する図である。
【０２５８】
信号処理回路・水平制御回路１６は、その内部にRAM(Random Access Memory)４０１と演算器４０２を少なくとも有している。
【０２５９】
初めに、図３８のAに示されるように、画素２１から出力されたP1データが、リピータ列４３を経由して、信号処理回路・水平制御回路１６のRAM４０１に記憶される。
【０２６０】
次に、図３８のBに示されるように、画素２１から出力されたD1データが、リピータ列４３を経由して、信号処理回路・水平制御回路１６の演算器４０２に供給される。また、演算器４０２には、RAM４０１に記憶されていたP1データも供給される。演算器４０２は、D1データからP1データを減算する演算を行い、その演算結果（D1-P1）をRAM４０１に出力する。そして、RAM４０１に一時記憶されたCDS処理後の（D1-P1）データが、所定時間後にI/O回路１７（図１）へ出力される。
【０２６１】
図３９は、各画素２１から出力される高照度用の画素信号であるD2データ及びP2データのDDS処理を説明する図である。
【０２６２】
初めに、図３９のAに示されるように、画素２１から出力されたD2データが、リピータ列４３を経由して、信号処理回路・水平制御回路１６のRAM４０１に記憶される。
【０２６３】
次に、図３９のBに示されるように、画素２１から出力されたP2データが、リピータ列４３を経由して、信号処理回路・水平制御回路１６の演算器４０２に供給される。また、演算器４０２には、RAM４０１に記憶されていたD2データも供給される。演算器４０２は、D2データからP2データを減算する演算を行い、その演算結果（D2-P2）をRAM４０１に出力する。そして、RAM４０１に一時記憶されたDDS処理後の（D2-P2）データが、所定時間後にI/O回路１７（図１）へ出力される。
【０２６４】
＜１０．画素のその他の構成例＞
画素２１のその他の構成例について説明する。
【０２６５】
＜１０．１  ラッチ記憶部がP相データとD相データの両方をラッチ記憶する場合＞
上述した例では、図６を参照して説明したように、画素２１のラッチ記憶部５２が、ラッチ制御回路７１とラッチ値記憶部７２で構成され、ラッチ値記憶部７２には、P1データ、D1データ、D2データ、及び、P2データが、順番に記憶されて出力される構成とされていた。
【０２６６】
しかしながら、ラッチ記憶部５２は、図４０に示されるように、P相データとD相データを同時に記憶できるように、Pラッチ値記憶部７２PとDラッチ値記憶部７２Dを持つ構成とすることも可能である。
【０２６７】
このように、ラッチ記憶部５２がP相データとD相データを同時に記憶できる構成とした場合、信号処理回路・水平制御回路１６は、次のようにして、低照度用の画素信号のCDS処理、及び、高照度用の画素信号のDDS処理を行う。
【０２６８】
初めに、ラッチ記憶部５２のPラッチ値記憶部７２Pにラッチ記憶されているP1データとDラッチ値記憶部７２Dにラッチ記憶されているD1データが、リピータ列４３を介して、信号処理回路・水平制御回路１６の演算器４０２に供給される。
【０２６９】
演算器４０２は、D1データからP1データを減算する演算を行い、その演算結果（D1-P1）をRAM４０１に出力する。
【０２７０】
次に、ラッチ記憶部５２のPラッチ値記憶部７２Pにラッチ記憶されているP2データとDラッチ値記憶部７２Dにラッチ記憶されているD2データが、リピータ列４３を介して、信号処理回路・水平制御回路１６の演算器４０２に供給される。
【０２７１】
演算器４０２は、D2データからP2データを減算する演算を行い、その演算結果（D2-P2）をRAM４０１に出力する。
【０２７２】
以上のように、ラッチ記憶部５２がP相データとD相データを同時に記憶できる場合には、固体撮像装置１は、P相データとD相データを同時に読み出して、信号処理回路・水平制御回路１６において、CDS処理またはDDS処理を行うことができる。
【０２７３】
＜１０．２  U/Dカウンタを備える構成例＞
上述した例では、画素２１内のADC４２が、比較回路５１とラッチ記憶部５２で構成されていたが、ラッチ記憶部５２に代えて、図４１に示されるように、U/Dカウンタ（アップダウンカウンタ）４１１を設けた構成とすることができる。
【０２７４】
U/Dカウンタ４１１は、P相（Preset Phase）AD変換期間で、Hiの出力信号VCOが供給されている間だけダウンカウントするとともに、D相（Data Phase）AD変換期間で、Hiの出力信号VCOが供給されている間だけアップカウントする。そして、U/Dカウンタ４１１は、P相AD変換期間のダウンカウント値と、D相AD変換期間のアップカウント値との加算結果を、CDS処理またはDDS処理後の画素データとして出力する。なお、U/Dカウンタ４１１は、P相AD変換期間でアップカウントし、D相AD変換期間でダウンカウントしてもよい。
【０２７５】
信号処理回路・水平制御回路１６のRAM４０１には、リピータ列４３を介して、CDS処理またはDDS処理後の画素データが供給される。
【０２７６】
図４２は、ADC４２が、比較回路５１とラッチ記憶部５２で構成される場合と、比較回路５１とU/Dカウンタ４１１で構成される場合の駆動を比較して示している。
【０２７７】
図４２上段の波形は、ADC４２が比較回路５１とラッチ記憶部５２で構成される場合の駆動を示しており、図４２下段の波形は、ADC４２が比較回路５１とU/Dカウンタ４１１で構成される場合の駆動を示している。なお、いずれも、低照度用の画素信号のP1データ及びD1データと、高照度用の画素信号のD2データ及びP2データのうちの、低照度用の画素信号の部分のみ示している。
【０２７８】
ADC４２がU/Dカウンタ４１１を備える場合、U/Dカウンタ４１１内でCDSの演算を行うので、P1データを、リピータ列４３を介して信号処理回路・水平制御回路１６へ出力する必要がない。その結果、ADC４２がU/Dカウンタ４１１を備える場合には、図４２上段のP1データ出力期間が省略されるため、処理の高速化が可能となる。
【０２７９】
なお、図３８乃至図４２を参照して説明した例では、CDS処理後の（D1-P1）データ、及び、DDS処理後の（D2-P2）データを一旦、信号処理回路・水平制御回路１６のRAM４０１に記憶させてからI/O回路１７へ出力するようにしたが、RAM４０１に記憶させずに、そのままI/O回路１７へ出力しても良い。
【０２８０】
＜１１．信号合成処理＞
次に、信号処理回路・水平制御回路１６が行う、低照度画素信号の（D1-P1）データと、高照度画素信号の（D2-P2）データの合成処理について説明する。
【０２８１】
CDS処理後の低照度画素信号の（D1-P1）データをV1、DDS処理後の高照度画素信号（D2-P2）データをV2とすると、信号処理回路・水平制御回路１６は、画素２１の受光量が低照度の場合には、低照度画素信号V1を出力し、画素２１の受光量が高照度の場合には、図４３に示されるように、高照度画素信号V2をK12倍した高照度画素信号V2’を出力する。ここで、K12は、ゲイン係数であり、FD３２３とLOFIC３２５の容量比に対応する。
【０２８２】
一方、信号処理回路・水平制御回路１６は、低照度画素信号V1と高照度画素信号V2’の接続部分では、DNL（微分直線性誤差）を防止して、滑らかに信号を切り替える合成処理を行った処理後の信号を出力する。
【０２８３】
具体的には、信号処理回路・水平制御回路１６は、図４４に示されるように、低照度画素信号V1が飽和する前で、かつ、リニアリティを有するW1からW2までの区間で、低照度画素信号V1と高照度画素信号V2’の割合が（１−α12）からα12に可変に接続する。
【０２８４】
換言すれば、信号処理回路・水平制御回路１６は、W1からW2までの区間では、以下の演算式で得られる信号Voutを出力信号とする。ここで、α12は、W1で０、W2で１をとり、W1とW2の間では、０＜α12＜１でリニアに変化する値である。
Vout＝α12・V1＋（１−α12）・K12・V2
【０２８５】
なお、上述した低照度画素信号V1と高照度画素信号V2の他に、例えば、画素内にもう１個のLOFIC３２５があり、そこから読み出した画素信号V3を、高照度画素信号V2と合成する場合には、次のように、高照度画素信号V2と画素信号V3の合成出力信号Voutを得ることができる。
Vout＝α23・（K12・V2）＋（１−α23）・K23・（K12・V2）
【０２８６】
＜１２．信号判定処理＞
上述したように、信号処理回路・水平制御回路１６は、２つの画素信号を合成する区間以外では、低照度画素信号V1か、または、高照度画素信号V2のどちらかを出力するが、どちらの信号を出力するかを判定する判定方法について説明する。
【０２８７】
第１の判定方法は、低照度画素信号V1の大きさに基づいて判定する方法である。この場合、信号処理回路・水平制御回路１６は、低照度画素信号V1が所定の値以上であれば、高照度画素信号V2を出力し、低照度画素信号V1が所定の値未満であれば、低照度画素信号V1を出力する。
【０２８８】
第２の判定方法は、高照度画素信号V2の大きさに基づいて判定する方法である。この場合、信号処理回路・水平制御回路１６は、高照度画素信号V2が所定の値未満であれば、低照度画素信号V1を出力し、高照度画素信号V2が所定の値以上であれば、高照度画素信号V2を出力する。
【０２８９】
第１の判定方法と第２の判定方法とでは、高照度画素信号V2で判定する第２の判定方法がより良い。
【０２９０】
第１の判定方法では、外部の光が強すぎる場合や、リセットトランジスタ３２６でFD３２３を初期化しない画素構造の場合、FD３２３の電圧値が、図４５において一点鎖線で示されるように、比較の電圧スロープの範囲外の電圧値となって、P相データが、値として大きくなる。その結果、続くD相データ取得後のCDS処理の演算結果（D相データ−P相データ）が、本来の信号値より小さくなる。この状態は、出力信号差として小さくなるため、周辺の白飽和に対して黒に近い値が出力されることになる。したがって、第１の判定方法では太陽黒点を拾う可能性があるため、高照度画素信号V2で判定する第２の判定方法がより良いと言える。
【０２９１】
なお、外部の光が強すぎる場合や、画素が初期化されない場合、P1データは最大値をとる。したがって、P1データが最大値であるかどうかを判定して、最大値である場合には、高照度画素信号V2を使用するように判断してもよい。
【０２９２】
上述した信号合成処理及び信号判定処理は、固体撮像装置１内の信号処理回路・水平制御回路１６で行うようにしたが、固体撮像装置１の外部、例えば、固体撮像装置１の出力信号の入力を受け付け、所定の信号処理を行うDSP回路（図４８のDSP回路５０３など）で行うようにしてもよい。
【０２９３】
＜１３．効果の説明＞
次に、背景技術の特許文献１に開示の固体撮像装置と比較して、固体撮像装置１の効果について説明する。
【０２９４】
図４６のAは、背景技術の特許文献１に開示の固体撮像装置による画素アレイ部の各行の露光開始から信号読み出しまでの時間関係を示している。
【０２９５】
図４６のBは、固体撮像装置１による画素アレイ部１２の各行の露光開始から信号読み出しまでの時間関係を示している。
【０２９６】
特許文献１に開示の固体撮像装置の各画素は、オーバーフロー電荷を蓄積するためのLOFIC部と、グローバルシャッタのためのCCDを備えるため、全画素で同時に露光を開始し、終了することができる。
【０２９７】
しかしながら、画素信号の読み出し及びAD変換は線順次に行われるため、図４６のAに示されるように、読み出される行によってPLSが異なる。PLSが最大となる画素は、最後に読み出される行の画素となる。
【０２９８】
これに対して、固体撮像装置１の画素２１は、上述したように、画素内にADC４２を備えるため、露光期間が同じであることは勿論、露光終了後のAD変換も、全画素同時に行うことができる。その結果、図４６のBに示されるように、PLSはゼロではないものの僅かな値で、かつ、全画素で均一となる。すなわち、PLSは読み出しまでの時間に依存されず、画素アレイ部１２内の位置に依存する感度差が発生しない。
【０２９９】
従って、本開示の固体撮像装置１によれば、シェーディングのようなPLS起因の画質劣化が見えにくくなり、高画質の画像を得ることができる。
【０３００】
＜１４．画素のその他の駆動方法＞
図４７は、画素２１のその他の駆動方法を説明する図である。
【０３０１】
上述した例では、画素２１は、１垂直走査期間に、P1データ、D1データ、D2データ、P2データの読み出しを実行し、低照度用の画素信号と高照度用の画素信号の両方を取得する駆動方法について説明した。
【０３０２】
しかしながら、受光量が低照度かまたは高照度かが分かっている場合には、図４７に示されるように、低照度用の画素信号かまたは高照度用の画素信号のどちらか一方を取得するように、低照度用の駆動と高照度用の駆動を切り替えて動作させてもよい。
【０３０３】
具体的には、フォトダイオード３２１とFD３２３がリセットされた後、高照度の場合には、フォトダイオード３２１で蓄積された電荷が、FD３２３とLOFIC３２５の両方で保持される。一方、低照度の場合には、フォトダイオード３２１で蓄積された電荷が、FD３２３のみで保持される。これにより、受光量に応じて変換効率を切り替えることができ、低照度のときは高ゲインで画素信号を取得することができる。
【０３０４】
＜１５．電子機器への適用例＞
本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０３０５】
図４８は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０３０６】
図４８の撮像装置５００は、レンズ群などからなる光学部５０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）５０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路５０３を備える。また、撮像装置５００は、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、および電源部５０８も備える。DSP回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７および電源部５０８は、バスライン５０９を介して相互に接続されている。
【０３０７】
光学部５０１は、被写体からの入射光（像光）を取り込んで固体撮像装置５０２の撮像面上に結像する。固体撮像装置５０２は、光学部５０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置５０２として、図１の固体撮像装置１、即ち、画素回路４１とADC４２を有する画素２１が２次元アレイ状に配列され、PLS起因の画質劣化が目立たない固体撮像装置を用いることができる。
【０３０８】
表示部５０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置５０２で撮像された動画または静止画を表示する。記録部５０６は、固体撮像装置５０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０３０９】
操作部５０７は、ユーザによる操作の下に、撮像装置５００が持つ様々な機能について操作指令を発する。電源部５０８は、DSP回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６および操作部５０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０３１０】
上述したように、固体撮像装置５０２として、上述した固体撮像装置１を用いることで、PLS起因の画質劣化が目立たない画像を生成することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置５００においても、画像の高画質化を実現することができる。
【０３１１】
＜イメージセンサの使用例＞
図４９は、上述した固体撮像装置１としてのイメージセンサを使用する使用例を示す図である。
【０３１２】
イメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０３１３】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０３１４】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３１５】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【０３１６】
上述した各実施の形態の回路構成は、電子を電荷とする回路構成として説明したが、本技術は、正孔を電荷とする回路構成とすることもできる。また、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
【０３１７】
上述した各実施の形態では、参照信号REFが時間経過に応じてレベル（電圧）が単調減少するスロープ信号であるとして説明したが、参照信号REFは、時間経過に応じてレベル（電圧）が単調増加するスロープ信号とすることもできる。
【０３１８】
その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
【０３１９】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【０３２０】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する第１単位画素であり、前記画素アレイ部内に、１つ以上の前記第１単位画素に対して、１つのAD変換器を備える
固体撮像装置。
（２）
複数の前記第１単位画素に対して、１つの前記AD変換器を備える
前記（１）に記載の固体撮像装置。
（３）
複数の前記第１単位画素で、浮遊拡散層と、前記浮遊拡散層の電荷をリセットするリセットトランジスタが共有されるように構成されている
前記（２）に記載の固体撮像装置。
（４）
前記オーバーフロー蓄積容量を有さず、光電変換素子を少なくとも有する第２単位画素と、１つの前記第１単位画素とに対して、１つの前記AD変換器を備える
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
前記第１単位画素は高照度用の画素であり、前記第２単位画素は低照度用の画素である
前記（４）に記載の固体撮像装置。
（６）
前記画素アレイ部のなかの一部の画素は、前記オーバーフロー蓄積容量を有さず、光電変換素子を少なくとも有する第２単位画素であり、
前記画素アレイ部内に、１つ以上の前記第２単位画素に対して、１つの前記AD変換器をさらに備える
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
１つの前記第１単位画素に対して、１つの前記AD変換器を備え、
１つの前記第２単位画素に対して、１つの前記AD変換器を備える
前記（６）に記載の固体撮像装置。
（８）
裏面照射型である
前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
複数の半導体基板を積層して構成されている
前記（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
前記AD変換器は、前記第１単位画素の画素信号をAD変換したデジタル値を出力し、
前記画素アレイ部外の信号処理回路において、前記第１単位画素のCDS処理が行われる
前記（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
前記AD変換器は、前記第１単位画素の画素信号をAD変換して得られたP相データとD相データを順番に出力する
前記（１０）に記載の固体撮像装置。
（１２）
前記AD変換器は、前記第１単位画素の画素信号をAD変換して得られたP相データとD相データを同時に出力する
前記（１０）に記載の固体撮像装置。
（１３）
前記AD変換器は、前記第１単位画素の画素信号をAD変換し、CDS処理後のデジタル値を出力する
前記（１０）に記載の固体撮像装置。
（１４）
前記第１単位画素から得られる高照度画素信号と低照度画素信号の信号合成処理を行う信号処理回路をさらに備える
前記（１）乃至（１３）のいずれかに記載の固体撮像装置。
（１５）
前記第１単位画素から得られる高照度画素信号と低照度画素信号のどちらの信号を出力するかを判定する信号判定処理を行う信号処理回路をさらに備える
前記（１）乃至（１４）のいずれかに記載の固体撮像装置。
（１６）
前記信号処理回路は、前記低照度画素信号のP相データが最大値であるかどうかを判定し、高照度画素信号と低照度画素信号のどちらの信号を出力するかを判定する
前記（１５）に記載の固体撮像装置。
（１７）
前記第１単位画素は、前記光電変換素子の電荷を前記浮遊拡散層に転送する第１転送トランジスタと、前記光電変換素子の電荷を前記オーバーフロー蓄積容量に転送する第２転送トランジスタとをさらに備える
前記（１）乃至（１６）のいずれかに記載の固体撮像装置。
（１８）
複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素であり、前記画素アレイ部内に、１つ以上の前記単位画素に対して１つのAD変換器を備える固体撮像装置が、
画素アレイ部内で、前記単位画素の画素信号をデジタル値に変換して出力する
固体撮像装置の制御方法。
（１９）
複数の画素が配列された画素アレイ部のなかの一部の画素は、１つの光電変換素子とオーバーフロー蓄積容量を少なくとも有する単位画素であり、前記画素アレイ部内に、１つ以上の前記単位画素に対して１つのAD変換器を備える固体撮像装置
を備える電子機器。
【符号の説明】
【０３２１】
１  固体撮像装置，  １２  画素アレイ部，  BL  ブロック，  CL  クラスタ，  １６  信号処理回路・水平制御回路，  １７  I/O回路，  ２１  画素，  ４１  画素回路，  ４２  ADC，  ４２L,４２R  比較回路・ラッチ列，  ４２RCL，４２LCL  比較回路ラッチ群，  ４３  リピータ列，  ５１  比較回路，  ５２  ラッチ記憶部，  ６１  差動入力回路，  ６２  電圧変換回路，  ６３  正帰還回路，  ７１  ラッチ制御回路，  ７２  ラッチ値記憶部，  ７２D  Dラッチ値記憶部，  ７２P  Pラッチ値記憶部，  ２２１  シフトレジスタ，  ２２２  双方向バッファ回路，  ２３１  D-F/F，  ２３２  リピータ回路，  ３２１  フォトダイオード，  ３２２  第１転送トランジスタ，  ３２３  FD(浮遊拡散層)，  ３２４  第２転送トランジスタ，  ３２５  横型オーバーフロー蓄積容量（LOFIC），  ３２６  リセットトランジスタ，  ３２７  排出トランジスタ，  ３２８  第３転送トランジスタ，  ３５１A  第１半導体基板，  ３５１B  第２半導体基板，  ３５１C  第３半導体基板，  ３６２  カラーフィルタ，  ３６３  OCL（オンチップレンズ），  ４１１  U/Dカウンタ，  ５００  撮像装置，  ５０２  固体撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【国際調査報告】
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