(57)【要約】  ウェハプロセスにおいてウェハ（Ｗ１）及びモニターウェハ（Ｗ２）に同時に同じ成長条件でポリシリコン膜（Ｐ１，Ｐ２）をそれぞれ形成する。モニターウェハ（Ｗ２）に形成したポリシリコン膜（Ｐ２）の膜厚とリン濃度の少なくとも一方を測定して測定値を得る。測定値に基づいて複数のマスクパターン（Ａ，Ｂ，Ｃ）の１つを選択し、選択したマスクパターンを用いてウェハ（Ｗ１）に形成したポリシリコン膜（Ｐ１）をエッチングしてポリシリコン抵抗（５）を形成する。
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【特許請求の範囲】
【請求項１】
ウェハプロセスにおいてウェハ及びモニターウェハに同時に同じ成長条件でポリシリコン膜をそれぞれ形成する工程と、
前記モニターウェハに形成した前記ポリシリコン膜の膜厚とリン濃度の少なくとも一方を測定して測定値を得る工程と、
前記測定値に基づいて複数のマスクパターンの１つを選択し、選択したマスクパターンを用いて前記ウェハに形成した前記ポリシリコン膜をエッチングしてポリシリコン抵抗を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記モニターウェハに形成した前記ポリシリコン膜の膜厚が薄いほど前記ポリシリコン抵抗の抵抗値が小さくなるようなマスクパターンを選択することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記モニターウェハに形成した前記ポリシリコン膜のリン濃度が薄いほど前記ポリシリコン抵抗の抵抗値が小さくなるようなマスクパターンを選択することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記モニターウェハに形成した前記ポリシリコン膜の膜厚が薄いほど前記ポリシリコン抵抗の幅が太くなるようなマスクパターンを選択することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記モニターウェハに形成した前記ポリシリコン膜のリン濃度が薄いほど前記ポリシリコン抵抗の幅が太くなるようなマスクパターンを選択することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記モニターウェハに形成した前記ポリシリコン膜の膜厚が薄いほど前記ポリシリコン抵抗の長さが短くなるようなマスクパターンを選択することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記モニターウェハに形成した前記ポリシリコン膜のリン濃度が薄いほど前記ポリシリコン抵抗の長さが短くなるようなマスクパターンを選択することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項８】
前記ポリシリコン抵抗は互いに並列に接続された複数の抵抗を有し、
前記モニターウェハに形成した前記ポリシリコン膜の膜厚が薄いほど前記複数の抵抗の本数が多くなるようなマスクパターンを選択することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項９】
前記ポリシリコン抵抗は互いに並列に接続された複数の抵抗を有し、
前記モニターウェハに形成した前記ポリシリコン膜のリン濃度が薄いほど前記複数の抵抗の本数が多くなるようなマスクパターンを選択することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１０】
前記ウェハに、ゲートを有するトランジスタ構造、前記ゲートに接続されたゲート配線及びゲートパッドを形成する工程を更に備え、
前記ポリシリコン抵抗は前記ゲート配線と前記ゲートパッドとの間に接続された内蔵ゲート抵抗であることを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコン抵抗を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワーモジュールは、インバータ装置等を形成する複数のＩＧＢＴチップ又はＭＯＳＦＥＴチップを搭載している。このようなパワーモジュールでは、各ＩＧＢＴチップ又は各ＭＯＳＦＥＴチップのゲート端子にゲート抵抗を付加して、スイッチング時のモジュール内チップ間の分流アンバランスを抑制している。【０００３】
Ｓｉウェハを使用したＩＧＢＴチップ又はＭＯＳＦＥＴチップを搭載したパワーモジュールでは、電子部品であるメルフ抵抗をはんだでパッケージ内に実装して使用するケースが一般的である。【０００４】
一方、ＳｉＣウェハを使用したＭＯＳＦＥＴチップ等を搭載したパワーモジュールでは、ＳｉＣウェハの特徴である高温条件下で使用する。この高温条件下の動作でメルフ抵抗のはんだ接合部が熱疲労を起こして経時的に抵抗値が大きくなり、スイッチング動作時に所望の動作が得られなくなる。そこで、ＭＯＳＦＥＴチップ上に、ポリシリコンで形成した内蔵ゲート抵抗を使用するケースが多い。この場合でも、モジュール内のチップ間分流アンバランスを抑制するために、テスト工程でチップ毎の内蔵ゲート抵抗を測定して、内蔵ゲート抵抗の抵抗値が揃ったＳｉＣ−ＭＯＳＦＥＴチップを実装する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本特表２０１６−５０８２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の製造方法では、ポリシリコン膜をパターニングして内蔵ゲート抵抗を形成する際に用いるマスクパターンが一種類だけだった。このため、内蔵ゲート抵抗の抵抗値はポリシリコン膜の膜厚及びリン濃度に依存してばらつきが発生する。【０００７】
また、複数の並列ゲート抵抗をレーザートリミングで特定のゲート抵抗に近づける方法も提案されている（例えば、特許文献１参照）。しかし、レーザートリミング溝の残り部分に電流が集中して温度上昇による信頼性の低下が懸念される。【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的はポリシリコン抵抗の抵抗値のばらつきを抑制することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、ウェハプロセスにおいてウェハ及びモニターウェハに同時に同じ成長条件でポリシリコン膜をそれぞれ形成する工程と、前記モニターウェハに形成した前記ポリシリコン膜の膜厚とリン濃度の少なくとも一方を測定して測定値を得る工程と、前記測定値に基づいて複数のマスクパターンの１つを選択し、選択したマスクパターンを用いて前記ウェハに形成した前記ポリシリコン膜をエッチングしてポリシリコン抵抗を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明では、モニターウェハに形成したポリシリコン膜の膜厚とリン濃度の少なくとも一方を測定し、その測定値に基づいて選択したマスクパターンを用いてウェハに形成したポリシリコン膜をエッチングしてポリシリコン抵抗を形成する。これにより、ポリシリコン膜の膜厚又はリン濃度のばらつきが発生した場合でもポリシリコン膜の抵抗値のばらつきを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置を示す平面図である。
【図２】図１のＩ−ＩＩに沿った断面図である。
【図３】図１のＩＩＩ−ＩＶに沿った断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法のフローチャートである。
【図５】本発明の実施の形態１に係る内蔵ゲート抵抗の製造方法を説明するための断面図である。
【図６】ポリシリコン膜の膜厚と内蔵ゲート抵抗の抵抗値の関係を示す図である。
【図７】本発明の実施の形態１に係る３種類のマスクパターンにより形成した内蔵ゲート抵抗を示す平面図である。
【図８】本発明の実施の形態１の変形例１に係る３種類のマスクパターンにより形成した内蔵ゲート抵抗を示す平面図である。
【図９】本発明の実施の形態１の変形例２に係る３種類のマスクパターンにより形成した内蔵ゲート抵抗を示す平面図である。
【図１０】比較例に係る半導体装置を示す平面図である。
【図１１】比較例に係る半導体装置の等価回路図である。
【図１２】ポリシリコン膜のリン濃度と内蔵ゲート抵抗の抵抗値の関係を示す図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法のフローチャートである。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法のフローチャートである。
【図１５】ポリシリコン膜の膜厚とリン濃度の積と内蔵ゲート抵抗の抵抗値の関係を示す図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。この半導体装置はＳｉＣ−ＭＯＳＦＥＴチップである。Ｎ＋型ＳｉＣ基板１の中央部分にゲートパッド２及びソースパッド３が形成されている。ゲートパッド２は、ソースパッド３を囲むゲート配線４に内蔵ゲート抵抗５を介して接続されている。内蔵ゲート抵抗５は互いに並列に接続された複数の抵抗を有する。ゲートパッド２、ソースパッド３及びゲート配線４はＡｌからなり、内蔵ゲート抵抗５はリンをドープしたポリシリコンかなる。これらを囲むようにＮ＋型ＳｉＣ基板１の外周部分にフィールドリミティングリング６が形成されている。
【００１４】
図２は図１のＩ−ＩＩに沿った断面図である。Ｎ＋型ＳｉＣ基板１上にＮ−型ＳｉＣエピ層７が形成されている。Ｎ−型ＳｉＣエピ層７上の一部にＰ型ウェル層８が形成されている。Ｐ型ウェル層８上にＰ＋型コンタクト層９及びＮ＋型ソース層１０が形成されている。Ｎ−型ＳｉＣエピ層７、Ｐ型ウェル層８及びＮ＋型ソース層１０上にＳｉＯ２のゲート酸化膜１１を介してポリシリコンのゲート電極１２が形成されている。Ｐ＋型コンタクト層９及びＮ＋型ソース層１０にＮｉＳｉ膜１３を介してソースパッド３が接続されている。ゲート電極１２とソースパッド３の間はＴＥＯＳ１４により絶縁されている。Ｎ＋型ＳｉＣ基板１の下面にドレイン電極１５が形成されている。
【００１５】
図３は図１のＩＩＩ−ＩＶに沿った断面図である。ゲート電極１２はポリシリコンコンタクト１６を介してゲート配線４に接続されている。ゲート配線４とゲートパッド２は内蔵ゲート抵抗５を介して接続されている。ゲートパッド２はポリシリコンコンタクト１７を介して内蔵ゲート抵抗５に接続されている。
【００１６】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図４は、本発明の実施の形態１に係る半導体装置の製造方法のフローチャートである。図５は、本発明の実施の形態１に係る内蔵ゲート抵抗の製造方法を説明するための断面図である。まず、ウェハプロセスにおいて、同じデポ装置１００内でウェハＷ１及びモニターウェハＷ２に同時に同じ成長条件でポリシリコン膜Ｐ１，Ｐ２をそれぞれ形成する（ステップＳ１）。両ウェハにおけるポリシリコン膜Ｐ１，Ｐ２の膜厚及びリン濃度等は同じになる。ここで、ウェハＷ１は図１〜３のＮ＋型ＳｉＣ基板１に対応し、このウェハＷ１とモニターウェハＷ２は材質及び大きさ等は同じであるが互いに別のウェハである。
【００１７】
次に、エリプソメータ等の膜厚測定器を用いて、モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚を測定して測定値を得る（ステップＳ２）。次に、測定値に基づいて複数のマスクパターンの１つを選択する（ステップＳ３）。次に、選択したマスクパターンを用いてフォトリソグラフィによりレジストをパターニングし、それをマスクにしてＲＩＥドライエッチング法によりウェハＷ１に形成したポリシリコン膜Ｐ１をエッチングして内蔵ゲート抵抗５及びゲート電極１２を形成する（ステップＳ４）。
【００１８】
図６は、ポリシリコン膜の膜厚と内蔵ゲート抵抗の抵抗値の関係を示す図である。ポリシリコン膜の膜厚が薄いほど、ポリシリコン膜の抵抗値が大きくなる。そこで、モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚が薄いほど内蔵ゲート抵抗５の抵抗値が小さくなるようなマスクパターンを選択する。これにより、ポリシリコン膜Ｐ１，Ｐ２の膜厚のばらつきが発生した場合でも内蔵ゲート抵抗５の抵抗値のばらつきを抑制することができる。
【００１９】
本実施の形態では、測定値に基づいて内蔵ゲート抵抗５の幅を変えて内蔵ゲート抵抗５の抵抗値を調整する。図７は、本発明の実施の形態１に係る３種類のマスクパターンにより形成した内蔵ゲート抵抗を示す平面図である。モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚が薄い場合は、ポリシリコン膜Ｐ１，Ｐ２の抵抗値が大きくなるため、内蔵ゲート抵抗５の幅を標準マスクパターンＢより太くしたマスクパターンＡを用いる。逆に、膜厚が厚い場合は、内蔵ゲート抵抗５の幅を標準マスクパターンＢより狭くしたマスクパターンＣを用いる。即ち、モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚が薄いほど内蔵ゲート抵抗５の幅が太くなるようなマスクパターンを選択する。これにより、内蔵ゲート抵抗５の抵抗値を所望の値に設定することができる。なお、マスクパターンは３種類に限らず、４種類以上のマスクパターンを用いてもよい。
【００２０】
また、測定値に基づいて内蔵ゲート抵抗５の長さを変えて内蔵ゲート抵抗５の抵抗値を調整してもよい。図８は、本発明の実施の形態１の変形例１に係る３種類のマスクパターンにより形成した内蔵ゲート抵抗を示す平面図である。モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚が薄い場合は、ポリシリコン膜Ｐ１，Ｐ２の抵抗値が大きくなるため、内蔵ゲート抵抗５の長さを標準マスクパターンＢより短くしたマスクパターンＡを用いる。逆に、膜厚が厚い場合は、内蔵ゲート抵抗５の長さを標準マスクパターンＢより長くしたマスクパターンＣを用いる。即ち、モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚が薄いほど内蔵ゲート抵抗５の長さが短くなるようなマスクパターンを選択する。これにより、内蔵ゲート抵抗５の抵抗値を所望の値に設定することができる。
【００２１】
また、測定値に基づいて複数の抵抗の本数を変えて内蔵ゲート抵抗５の抵抗値を調整してもよい。図９は、本発明の実施の形態１の変形例２に係る３種類のマスクパターンにより形成した内蔵ゲート抵抗を示す平面図である。モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚が薄い場合は、ポリシリコン膜Ｐ１，Ｐ２の抵抗値が大きくなるため、複数の抵抗の本数を標準マスクパターンＢより増やしたマスクパターンＡを用いる。逆に、膜厚が厚い場合は、複数の抵抗の本数を標準マスクパターンＢより減らしたマスクパターンＣを用いる。即ち、モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚が薄いほど複数の抵抗の本数が多くなるようなマスクパターンを選択する。これにより、内蔵ゲート抵抗５の抵抗値を所望の値に設定することができる。
【００２２】
以上説明したように、本実施の形態では、モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚を測定し、その測定値に基づいて選択したマスクパターンを用いてウェハＷ２に形成したポリシリコン膜Ｐ１をエッチングして内蔵ゲート抵抗５を形成する。これにより、ポリシリコン膜Ｐ１の膜厚のばらつきが発生した場合でも内蔵ゲート抵抗５の抵抗値のばらつきを抑制することができる。
【００２３】
図１０は、比較例に係る半導体装置を示す平面図である。図１１は、比較例に係る半導体装置の等価回路図である。比較例では、チップ毎にゲート測定パッド１８とゲート端子との間のゲート抵抗値を測定する。従って、チップ内にゲート測定パッド１８を設ける必要があるため、チップの無効領域が増えてチップ面積が広くなり、チップコストが高くなってしまう。これに対して、本実施の形態では、ゲート測定パッド１８が不要となるため、チップの無効面積領域が狭くなり、コストを低減することができる。
【００２４】
実施の形態２．
一般的に、ＭＯＳＦＥＴ等のゲート配線となるポリシリコンは、リンをドーピングして抵抗値を調整しており、リン濃度が高いほどポリシリコンの抵抗値が小さくなる。図１２は、ポリシリコン膜のリン濃度と内蔵ゲート抵抗の抵抗値の関係を示す図である。ポリシリコン膜Ｐ１，Ｐ２のリン濃度が高いほど、ポリシリコン膜Ｐ１，Ｐ２の抵抗値が小さくなるため、同じパターンで比較すると内蔵ゲート抵抗５の抵抗値は小さくなる。
【００２５】
図１３は、本発明の実施の形態２に係る半導体装置の製造方法のフローチャートである。本実施の形態では、実施の形態１のステップＳ２の代わりに、蛍光Ｘ線分析装置等の元素分析装置を用いて、モニターウェハＷ２に形成したポリシリコン膜Ｐ２のリン濃度を測定して測定値を得る（ステップＳ５）。この測定値に基づいて選択したマスクパターンを用いて内蔵ゲート抵抗５を形成する。具体的には、リン濃度が薄いほど内蔵ゲート抵抗５の抵抗値が小さくなるようなマスクパターンを選択する。これにより、ポリシリコン膜Ｐ１のリン濃度のばらつきが発生した場合でも内蔵ゲート抵抗５の抵抗値のばらつきを抑制することができる。また、ゲート抵抗値を測定するパッドが不要となるため、チップの無効面積領域が狭くなり、コストを低減することができる。
【００２６】
実施の形態３．
図１４は、本発明の実施の形態３に係る半導体装置の製造方法のフローチャートである。図１５は、ポリシリコン膜の膜厚とリン濃度の積と内蔵ゲート抵抗の抵抗値の関係を示す図である。本実施の形態では、実施の形態１のステップＳ２の代わりに、モニターウェハＷ２に形成したポリシリコン膜Ｐ２の膜厚とリン濃度の両方を測定して積算して測定値を得る（ステップＳ６）。この測定値に基づいて選択したマスクパターンを用いてポリシリコン抵抗を形成する。具体的には、膜厚とリン濃度の積が小さいほど内蔵ゲート抵抗５の抵抗値が小さくなるようなマスクパターンを選択する。これにより、実施の形態１，２よりも内蔵ゲート抵抗５の抵抗値のばらつきを更に抑制することができる。また、ゲート抵抗値を測定するパッドが不要となるため、チップの無効面積領域が狭くなり、コストを低減することができる。
【００２７】
なお、実施の形態１〜３において、Ｎ＋型ＳｉＣ基板１等は炭化珪素に限らず、例えば窒化ガリウム系材料、又はダイヤモンドなど、珪素に比べてバンドギャップが大きい他のワイドバンドギャップ半導体によって形成されたものでもよい。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００２８】
１  Ｎ＋型ＳｉＣ基板（ウェハ）、５  内蔵ゲート抵抗（ポリシリコン抵抗）、Ａ，Ｂ，Ｃ  マスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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