(57)【要約】  本発明は、電極のパターン欠陥又は欠損に対して半導体装置の品質を保証するための電気特定試験を、簡便に行うことを目的とする。本発明に係る半導体装置の製造方法は、半導体基板（１）と、半導体基板（１）の第１主面（１ａ）側に形成された第１半導体層（２）と、第１半導体層（２）上にこれに接して形成された第１電極膜（５）と、を有する半導体装置に、第１電極膜（５）上から、第１電極膜（５）の材料より第１半導体層（２）の半導体材料に対する選択比が高い第１エッチングを行い、第１半導体層（２）の、第１電極膜（５）のパターン欠陥箇所（５ａ）又は欠損箇所（５ｂ）の下の領域を少なくとも部分的に除去し、第１電極膜（５）のパターン欠陥箇所（５ａ）又は欠損箇所（５ｂ）に電極膜（８）を形成する。
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【特許請求の範囲】
【請求項１】
半導体基板（１）と、前記半導体基板（１）の第１主面（１ａ）側に形成された第１半導体層（２）と、前記第１半導体層（２）上にこれに接して形成された第１電極膜（５）と、を有する半導体装置に、前記第１電極膜（５）上から、前記第１電極膜（５）の材料より前記第１半導体層（２）の半導体材料に対する選択比が高い第１エッチングを行い、前記第１半導体層（２）の、前記第１電極膜（５）のパターン欠陥箇所（５ａ）又は欠損箇所（５ｂ）の下の領域を少なくとも部分的に除去し、
前記第１電極膜（５）のパターン欠陥箇所（５ａ）又は欠損箇所（５ｂ）に電極膜（８）を形成する、
半導体装置の製造方法。
【請求項２】
前記第１エッチングにより、前記第１半導体層（２）の、前記第１電極膜（５）のパターン欠陥箇所（５ａ）又は欠損箇所（５ｂ）の下の領域を完全に除去する、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１エッチングにより、前記第１半導体層（２）の、前記第１電極膜（５）のパターン欠陥箇所（５ａ）又は欠損箇所の下の領域を部分的に除去する、
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は、前記半導体基板（１）の前記第１主面（１ａ）に対向する第２主面（１ｂ）側に形成された第２半導体層（３）と、前記第２半導体層（３）上にこれに接して形成された第２電極膜（６）と、を有し、
前記第２電極膜（６）上から、前記第２電極膜（６）の材料より前記第２半導体層（３）の半導体材料に対する選択比が高い第２エッチングを行い、前記第２半導体層（３）の、前記第２電極膜（６）のパターン欠陥箇所（６ａ）又は欠損箇所（６ｂ）の下の領域を少なくとも部分的に除去し、
前記第２電極膜（６）のパターン欠陥箇所（６ａ）又は欠損箇所（６ｂ）に電極膜（９）を形成する、
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２エッチングにより、前記第２半導体層（３）の、前記第２電極膜（６）のパターン欠陥箇所（６ａ）又は欠損箇所（６ｂ）の下の領域を完全に除去する、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２エッチングにより、前記第２半導体層（３）の、前記第２電極膜（６）のパターン欠陥箇所（６ａ）又は欠損箇所（６ｂ）の下の領域を部分的に除去する、
請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第１エッチングと前記第２エッチングは同時に行われる、
請求項４から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１エッチングと前記第２エッチングは異なる時間に行われる、
請求項４から６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１半導体層（２）は、第１導電型の半導体層及び第２導電型の半導体層の超接合構造である、
請求項１から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体層（２）は、Ｓｉ層である、
請求項１から９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第２半導体層（３）は、Ｓｉ層である、
請求項１から９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の電極パターン欠陥又は電極欠損に関する。
【背景技術】
【０００２】
パワー半導体チップでは、素子領域の半導体層に接して形成される電極として金属膜が用いられている（例えば特許文献１）。パワー半導体チップの製造工程では、電極パターンに欠陥が生じたり、電極形成後に電極が欠損したりしてしまうことがあり、これらを防ぐことは極めて困難である。【０００３】
従って、電気特性試験を行って、パワー半導体チップの品質又は電気特性を保証している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−００９７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気特性試験の一例であるＡＣ試験（Alternating Current characteristic test）では、パターン欠陥又は電極欠損箇所に電流又は電界を集中させつつ、かつ良品には試験によるダメージを与えないことを考慮して、電流又は電圧印加条件を設定する必要がある。こうした電流又は電圧印加条件は、電極パターンの欠陥又は電極欠損の大きさ又は程度に応じて定めるべきものである。しかし、電極パターンの欠陥又は電極欠損は意図せず生じるものであり、その大きさ又は程度等を制御することが出来ないため、電流又は電圧印加条件の設定には多大な労力を要し、試験に多大な時間を要する。【０００６】
本発明は上述の問題に鑑みてなされたものであり、電極のパターン欠陥又は欠損に対して半導体装置の品質を保証するための電気特定試験を、簡便に行うことを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、半導体基板と、半導体基板の第１主面側に形成された第１半導体層と、第１半導体層上にこれに接して形成された第１電極膜と、を有する半導体装置に、第１電極膜上から、第１電極膜の材料より第１半導体層の半導体材料に対する選択比が高い第１エッチングを行い、第１半導体層の、第１電極膜のパターン欠陥箇所又は欠陥箇所の下の領域を少なくとも部分的に除去し、第１エッチングにより第１半導体層が除去された領域と第１電極膜上とに電極膜を形成する。
【発明の効果】
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板と、半導体基板の第１主面側に形成された第１半導体層と、第１半導体層上にこれに接して形成された第１電極膜と、を有する半導体装置に、第１電極膜上から、第１電極膜の材料より第１半導体層の半導体材料に対する選択比が高い第１エッチングを行い、第１半導体層の、第１電極膜のパターン欠陥箇所又は欠損箇所の下の領域を少なくとも部分的に除去し、第１エッチングにより第１半導体層が除去された領域と第１電極膜上とに電極膜を形成する。本発明に係る半導体装置の製造方法によれば、第１電極膜にパターン欠陥箇所又は欠損箇所がある場合には、その直下の第１半導体層が所定の厚さ分除去される。このように、第１電極膜のパターン欠陥箇所又は欠損箇所における第１半導体層の厚みを制御することが出来るため、第１半導体層の厚みに応じて電気特性試験の試験条件を簡単に設定することができ、簡便に電気特性試験を行うことが出来る。【０００９】
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の前提技術に係る半導体装置の断面図である。
【図２】本発明の前提技術に係る半導体装置の製造から出荷までの流れを示すフローチャートである。
【図３】本発明の実施の形態１に係る半導体装置の製造から出荷までの流れを示すフローチャートである。
【図４】本発明のＳｉエッチング工程を終えた段階の半導体装置の断面図である。
【図５】本発明の電極形成工程を終えた半導体装置の断面図である。
【図６】本発明の変形例に係る半導体装置の断面図である。
【図７】本発明の変形例に係る半導体装置の断面図である。
【図８】本発明の変形例に係る半導体装置の断面図である。
【図９】本発明の変形例に係る半導体装置の断面図である。
【図１０】本発明の変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１１】
＜前提技術＞
図１は、本発明の前提技術に係る半導体装置の断面図である。以下、半導体装置の構成について説明する。図１に示す通り、半導体装置においては、第１導電型であるＮ型のＳｉ基板１の第１主面１ａ側の表層に、第２導電型であるＰ型のＳｉ層２が形成される。なお、本明細書では、第１導電型をＮ型、第２導電型をＰ型とするが、逆の導電型であっても良い。
【００１２】
図１は、半導体装置の断面図であるが、半導体装置を図１の紙面上側から見たときの中央部が素子領域１１となり、素子領域１１を囲む半導体装置の周縁が終端領域１２となる。
【００１３】
Ｓｉ層３上には、Ｓｉ層２に接して酸化膜４、電極膜５が形成され、さらに酸化膜４および電極膜５を覆うようにして保護膜７が形成される。
【００１４】
Ｓｉ基板１の第１主面１ａに対向する第２主面１ｂ上には、Ｎ型のＳｉ層３が形成される。Ｓｉ層３上には電極膜６が形成される。
【００１５】
図２は、本発明の前提技術に係る半導体装置の製造から出荷までのフローチャートである。以下、図２に沿って、半導体装置の製造から出荷までの流れを説明する。まず、Ｎ型のＳｉ基板１の第１主面１ａ側にＰ型のＳｉ層２を形成し、半導体装置の素子領域１１と終端領域１２とを形成する（ステップＳ１）。
【００１６】
次に、Ｐ型のＳｉ層２の上面に接して電極膜５を形成する（ステップＳ２）、次いで、Ｓｉ基板１上に酸化膜４、および保護膜７を形成する（ステップＳ３）。なお、酸化膜４は電極膜５より前に形成しても良い。
【００１７】
次に、半導体装置のその他の構成を形成する（ステップＳ４）。具体的には、Ｓｉ基板１の第２主面１ｂ側にＮ型のＳｉ層３を形成し、Ｓｉ層３の上面に接して電極膜６を形成する。しかしながら、ステップＳ２で電極膜５を形成する際には、パターン欠陥により電極膜５が形成されない箇所、すなわちパターン欠陥箇所５ａが生じることがある。また、電極膜５を形成した後の他の構成を形成している間（ステップＳ３，Ｓ４）に、欠損箇所５ｂが生じることがある。同様に、電極膜６においても、パターン欠陥箇所６ａおよび欠損箇所６ｂが生じ得る。
【００１８】
従って、その後、出荷（ステップＳ６）前に出荷検査として電気特性試験（ステップＳ５）を実施するのであるが、パターン欠陥箇所５ａ、６ａ又は欠損箇所５ｂ、６ｂの大きさは制御することが出来ないものであるため、電気特性試験の電流印加条件又は電圧印加条件等の試験条件を設定することは困難であり、試験に時間とコストがかかってしまうという問題があった。
【００１９】
従って、本発明では、半導体装置の出荷検査の直前に工程を追加することで、出荷検査を簡便に行えるようにした。
【００２０】
＜実施の形態１＞
図３は、本発明の実施の形態１に係る半導体装置の製造から出荷までのフローチャートである。以下、図３に沿って、本発明の実施の形態１に係る半導体装置の製造から出荷までの流れを説明する。
【００２１】
まず、本発明の前提技術と同様、まず、Ｎ型のＳｉ基板１の第１主面１ａ側にＰ型のＳｉ層２を形成し、半導体装置の素子領域１１と終端領域１２とを形成する（ステップＳ１１）。次に、Ｐ型のＳｉ層２の上面に接して電極膜５を形成する（ステップＳ１２）。次に、Ｓｉ基板１上に酸化膜４、および保護膜７を形成し（ステップＳ１３）、その後、その他の構成として、Ｓｉ基板１の第２主面１ｂ側にＮ型のＳｉ層３を形成し、Ｓｉ層３の上面に接して電極膜６（ステップＳ１４）を形成する。こうして得られた半導体装置は、図１に示した半導体装置の構成と同様である。
【００２２】
次に、電極膜５の上から、そして電極膜６の上からＳｉエッチングを行う（ステップＳ１５）。Ｓｉエッチング工程を終えた段階の半導体装置の断面図を図４に示す。このＳｉエッチングは、ウェットエッチングであっても良いし、ドライエッチングであっても良い。なお、図４では半導体装置の左右の側面においてＳｉ基板１およびＳｉ層３が露出しているが、ウェットエッチングを行う場合は、当該側面に保護層を形成し、当該側面からＳｉ基板１およびＳｉ層３がエッチングされないようにする。Ｓｉエッチングでは、Ｓｉに対する選択比がなるべく高いことが望ましい。すなわち、Ｓｉに対するエッチング速度は、電極膜５、酸化膜４、保護膜７に対するエッチング速度よりも高い。これにより、電極膜５、酸化膜４、保護膜７にエッチングによる影響をなるべく与えることなく、電極膜５のパターン欠陥箇所５ａ又は欠損箇所５ｂの下に位置するＳｉ層２が除去される。同様に、電極膜６のパターン欠陥箇所６ａ又は欠損箇所６ｂの下に位置するＳｉ層３も除去される。
【００２３】
次に、電極膜５の上から電極膜８を、そして電極膜６の上から電極膜９を形成する（ステップＳ１６）。この電極形成工程を終えた半導体装置の断面図を図５に示す。本工程で形成される電極膜８，９の材質は、既に形成されている電極膜５，６と同様でも、異なっていても良い。この工程により、Ｓｉ基板１の第１主面１ａ側では、電極膜５のパターン欠陥箇所５ａ、欠損箇所５ｂ並びにその直下のＳｉ層３のエッチングで除去された箇所に、電極膜８が形成される。また、Ｓｉ基板１の第２主面１ｂ側では、電極膜６のパターン欠陥箇所６ａ、欠損箇所６ｂ並びにその直下のＳｉ層２のエッチングで除去された箇所に、電極膜９が形成される。以上で、本発明の実施の形態１に係る半導体装置の製造工程が終了する。
【００２４】
続いて、半導体装置に対して出荷検査を行い（ステップＳ１７）、その後、出荷を行う（ステップＳ１８）。
【００２５】
以下に、本発明の変形例について説明する。図４，５では、Ｓｉエッチング工程におけるＳｉ層２，３のエッチング量を、Ｓｉ層２、３の厚みと等しい量としている。すなわち、Ｓｉエッチング工程により、Ｓｉ層２，３の、電極膜５，６のパターン欠陥箇所５ａ、６ａ又は欠損箇所５ｂ、６ｂの下の領域が完全に除去されている。しかし、本発明は、パターン欠陥箇所５ａ、欠損箇所５ｂにおけるＳｉ層２，３の厚みを制御することを目的としているため、Ｓｉ層２，３の厚みがＳｉエッチング工程によって制御される限り、Ｓｉエッチング工程におけるＳｉ層２，３の除去量は図４，５に示したものに限らない。すなわち、電極膜５，６のパターン欠陥箇所５ａ、欠損箇所５ｂの直下のＳｉ層２，３が、Ｓｉエッチング工程で少なくとも部分的に除去されればよい。例えば、図６に示すように、Ｓｉ層２，３を貫通して、Ｓｉ基板１の一部までエッチングが行われても良い。あるいは、図７に示すように、電極膜５，６のパターン欠陥箇所５ａ、欠損箇所５ｂの直下のＳｉ層２，３が部分的に除去されても良い。この場合には、少ないエッチング量で本発明の効果を得ることが出来る。
【００２６】
また、Ｓｉ層２，３をどの程度エッチングするかは、Ｓｉ層２とＳｉ層３とで異なっていても良い。例えば、図８に示すように、Ｓｉ層３のエッチング量をＳｉ層３の厚みと等しくする一方で、Ｓｉ層２を貫通してＳｉ基板１までエッチングしても良い。また、図９に示すように、Ｓｉ層３のエッチング量をＳｉ層３の厚みと等しくする一方で、Ｓｉ層２を部分的にエッチングしても良い。
【００２７】
また、上記では、Ｓｉエッチング工程において、Ｓｉ層２とＳｉ層３の両方をエッチングすることについて説明した。Ｓｉ層２のエッチングとＳｉ層３のエッチングは、同時に行われても良いし、異なる時間に行われても良い。
【００２８】
また、Ｓｉ層２とＳｉ層３のうち、少なくとも一方に対してのみエッチングを行っても良い。
【００２９】
また、上記では、Ｓｉ基板１の第１主面１ａ側にＰ型のＳｉ層２、第２主面１ｂ側にＮ型のＳｉ層３を有する半導体装置に対する本発明の適用例を説明したが、他の半導体装置に本発明を適用しても良い。例えば、Ｓｉ基板１の第２主面１ｂ側のＳｉ層は、図１０に示すように、Ｎ型のＳｉ層３ＡとＰ型のＳｉ層２Ｂが交互に並んだ超接合構造であっても良い。また、図４，５では、Ｓｉ基板１の第２主面１ｂ側にＮ型のＳｉ層３を配置することとしたが、これがＰ型のＳｉ層であっても良い。
【００３０】
また、上記では、Ｓｉ半導体装置に対して本発明を適用した例を説明したが、半導体材料は他の半導体であっても良い。例えば、Ｓｉ基板に代えてＳｉＣ基板を用い、Ｓｉ層に代えてＳｉＣ層を形成した場合には、Ｓｉエッチング工程に代えて、ＳｉＣに対して高い選択比を有するエッチングを行う。
【００３１】
以上に説明したように、図３のステップＳ１１からステップＳ１６で示した半導体装置の製造方法によれば、半導体基板であるＳｉ基板１と、Ｓｉ基板１の第１主面１ａ側に形成された第１半導体層であるＳｉ層２と、Ｓｉ層２上にこれに接して形成された第１電極膜である電極膜５と、を有する半導体装置に、電極膜５上から、電極膜５の材料よりＳｉ層２の半導体材料であるＳｉに対する選択比が高い第１エッチングであるＳｉエッチングを行い、Ｓｉ層２の、電極膜５のパターン欠陥箇所５ａ又は欠損箇所５ｂの下の領域を少なくとも部分的に除去し、電極膜５のパターン欠陥箇所５ａ又は欠損箇所５ｂに電極膜８を形成する。従って、Ｓｉエッチング工程によって、パターン欠陥箇所５ａ、欠損箇所５ｂにおけるＳｉ層２の厚みを制御することが出来るため、その後の出荷検査において、電流印加条件又は電圧印加条件等の試験条件を簡単に設定することができ、試験を簡便に行うことが出来る。
【００３２】
また、本発明の半導体装置の製造方法では、第２電極膜である電極膜６上から、電極膜６の材料より第２半導体層であるＳｉ層の半導体材料であるＳｉに対する選択比が高い第２エッチングであるＳｉエッチングを行い、Ｓｉ層３の、電極膜６のパターン欠陥箇所６ａ又は欠損箇所６ｂの下の領域を少なくとも部分的に除去し、電極膜６のパターン欠陥箇所６ａ又は欠損箇所６ｂに電極膜９を形成する。従って、Ｓｉエッチング工程によって、パターン欠陥箇所６ａ、欠損箇所６ｂにおけるＳｉ層３の厚みを制御することが出来るため、その後の出荷検査において、電流印加条件又は電圧印加条件等の試験条件を簡単に設定することができ、試験を簡便に行うことが出来る。
【００３３】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【００３４】
この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００３５】
１  Ｓｉ基板、２，３  Ｓｉ層、４  酸化膜、５，６，８，９  電極膜、５ａ，６ａ  パターン欠陥箇所、５ｂ，６ｂ  欠損箇所、７  保護膜、１１  素子領域、１２  終端領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
2018037522.tif 000013
2018037522.tif 000014
2018037522.tif 000015