(57)【要約】  本開示の半導体回路は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成して第２のノードに印加可能に構成された第１の回路と、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成して第１のノードに印加可能に構成された第２の回路と、第１のノードを第３のノードに接続する第１のトランジスタと、第１の直流電圧を第３のノードに供給する第２のトランジスタと、第３のノードに接続されるドレインまたはソースと、第１のノードまたは第２のノードに接続されたゲートとを有する第３のトランジスタと、第３のノードに接続され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを備える。第１の回路および第２の回路は、第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成される。
2017150028.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
前記第３のノードに接続されるドレインまたはソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有する第３のトランジスタと、
前記第３のノードに接続された第１の端子を有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と
を備え、
前記第１の回路および前記第２の回路は、前記第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成された
半導体回路。
【請求項２】
第４のトランジスタをさらに備え、
前記第３のトランジスタの前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、
前記第４のトランジスタは、オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する
請求項１に記載の半導体回路。
【請求項３】
第４のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能に構成された第３の回路と、
前記第５のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能に構成された第４の回路と、
オン状態になることにより前記第４のノードを第６のノードに接続する第５のトランジスタと、
オン状態になることにより前記第１の直流電圧を前記第６のノードに供給する第６のトランジスタと、
前記第６のノードに接続されるドレインまたはソースと、前記第４のノードまたは前記第５のノードに接続されたゲートとを有する第７のトランジスタと、
前記第６のノードに接続され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と
をさらに備え、
前記第７のトランジスタの前記ドレインおよび前記ソースの一方が前記第６のノードに接続され、
前記第４のトランジスタは、オン状態になることにより前記第２の直流電圧を前記第７のトランジスタの前記ドレインおよび前記ソースの他方にさらに供給する
請求項２に記載の半導体回路。
【請求項４】
第４のトランジスタをさらに備え、
前記第３のトランジスタの前記ドレインおよび前記ソースの一方が前記第４のトランジスタを介して前記第３のノードに接続され、他方には第２の直流電圧が供給され、
前記第４のトランジスタは、オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの一方を前記第３のノードに接続する
請求項１に記載の半導体回路。
【請求項５】
駆動部をさらに備え、
前記第１の記憶素子は、制御電圧が供給された第２の端子をさらに有し、
前記駆動部は、
第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にし、
前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定し、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
請求項２に記載の半導体回路。
【請求項６】
前記駆動部は、
電源投入後の第３の期間において、前記制御電圧を前記第２の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記初期電圧に設定された前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する
請求項５に記載の半導体回路。
【請求項７】
前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート幅よりも広いゲート幅を有する第９のトランジスタを有する
請求項１に記載の半導体回路。
【請求項８】
前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有する
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート幅よりも広いゲート幅を有する第１１のトランジスタを有する
請求項１に記載の半導体回路。
【請求項９】
前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート長よりも短いゲート長を有する第９のトランジスタを有する
請求項１に記載の半導体回路。
【請求項１０】
前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有する
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート長よりも短いゲート長を有する第１１のトランジスタを有する
請求項１に記載の半導体回路。
【請求項１１】
前記第２の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第１のノードとを接続する第９のトランジスタを有し、
前記第９のトランジスタがオン状態であるときに、前記第１の電源から前記第１のノードに流れる電流の電流値は、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
請求項１に記載の半導体回路。
【請求項１２】
オン状態になることにより、前記第１の回路および前記第２の回路に電源電圧または接地電圧を供給する電源トランジスタをさらに備えた
請求項１に記載の半導体回路。
【請求項１３】
前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が低い状態である
請求項１に記載の半導体回路。
【請求項１４】
前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が高い状態である
請求項１に記載の半導体回路。
【請求項１５】
前記第１の記憶素子は、第２の端子をさらに有し、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
請求項１に記載の半導体回路。
【請求項１６】
前記第１の記憶素子は、スピン注入磁化反転型の記憶素子である
請求項１５に記載の半導体回路。
【請求項１７】
ＳＲＡＭ回路を備え、
前記ＳＲＡＭ回路は、前記第１の回路および前記第２の回路を有する
請求項１に記載の半導体回路。
【請求項１８】
ラッチ回路を備え、
前記ラッチ回路は、前記第１の回路および前記第２の回路を有する
請求項１に記載の半導体回路。
【請求項１９】
マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路を備え、
前記スレーブラッチ回路は、前記第１の回路および前記第２の回路を有する
請求項１に記載の半導体回路。
【請求項２０】
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、前記第３のノードに接続されるドレインまたはソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有する第３のトランジスタと、前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを含み、前記第１の回路および前記第２の回路が、前記第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成された半導体回路を準備し、
第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする第１の駆動を行い、
前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定し、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行う
駆動方法。
【請求項２１】
前記第３のトランジスタの前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、
前記半導体回路は、オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する第４のトランジスタをさらに含み、
前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
前記第２の期間において、さらに前記第４のトランジスタをオン状態にすることにより、前記第２の駆動を行う
請求項２０に記載の駆動方法。
【請求項２２】
前記半導体回路は、オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの一方を前記第３のノードに接続する第４のトランジスタをさらに含み、
前記第３のトランジスタの前記ドレインおよび前記ソースの他方に第２の直流電圧を供給し、
前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
前記第２の期間において、さらに前記第４のトランジスタをオン状態にすることにより、前記第２の駆動を行う
請求項２０に記載の駆動方法。
【請求項２３】
前記第２の期間の後の第３の期間において、前記制御電圧を前記第１の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、第３の駆動を行う
請求項２１に記載の駆動方法。
【請求項２４】
半導体回路と、
前記半導体回路に電源電圧を供給するバッテリと
を備え、
前記半導体回路は、
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
前記第３のノードに接続されるドレインまたはソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有する第３のトランジスタと、
前記第３のノードに接続された第１の端子を有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と
を有し、
前記第１の回路および前記第２の回路は、前記第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成された
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体回路、半導体回路の駆動方法、および半導体回路を備えた電子機器に関する。
【背景技術】
【０００２】
電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性メモリを内蔵させる方法がある。例えば、特許文献１，２には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）とスピン注入磁化反転型の記憶素子とを組み合わせた回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０２８２９８号
【特許文献２】特開２０１３−３０２４９号公報
【発明の概要】
【０００４】
ところで、記憶回路では、ディスターブが生じにくいことが望まれている。また、一般に、半導体回路では、回路面積が小さいことが望まれている。
【０００５】
ディスターブを生じにくくするとともに回路面積を小さくすることができる半導体回路、駆動方法、および電子機器を提供することが望ましい。
【０００６】
本開示の一実施の形態における半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の記憶素子とを備えている。第１の回路は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成されたものである。第２の回路は、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成されたものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続するものである。第２のトランジスタは、オン状態になることにより第１の直流電圧を第３のノードに供給するものである。第３のトランジスタは、第３のノードに接続されるドレインまたはソースと、第１のノードまたは第２のノードに接続されたゲートとを有するものである。第１の記憶素子は、第３のノードに接続された第１の端子を有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。上記第１の回路および第２の回路は、第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成されている。
【０００７】
本開示の一実施の形態における駆動方法は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成された第２の回路と、オン状態になることにより第１のノードを第３のノードに接続する第１のトランジスタと、オン状態になることにより第１の直流電圧を第３のノードに供給する第２のトランジスタと、第３のノードに接続されるドレインまたはソースと、第１のノードまたは第２のノードに接続されたゲートとを有する第３のトランジスタと、第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを含み、第１の回路および第２の回路が、第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成された半導体回路を準備し、第１の期間において、制御電圧を第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、第２のトランジスタをオン状態にし、第１のトランジスタをオフ状態にすることにより、第１の記憶素子の抵抗状態を第１の抵抗状態にする第１の駆動を行い、第１の期間の後の第２の期間において、制御電圧を第２の電圧レベルに設定し、第１のトランジスタおよび第２のトランジスタをオフ状態にすることにより、第１の記憶素子の抵抗状態を、第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行うものである。
【０００８】
本開示の一実施の形態における電子機器は、上記半導体回路と、半導体回路に電源電圧を供給するバッテリとを備えたものであり、スマートフォン、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどが該当する。
【０００９】
本開示の一実施の形態における半導体回路、駆動方法、および電子機器では、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第２のトランジスタがオン状態になることにより、第１の記憶素子に第１の直流電圧が供給される。そして、第３のトランジスタにより、第１のノードにおける電圧または第２のノードにおける電圧に基づいて、第１の記憶素子の抵抗状態が設定される。電源の供給が一旦停止し、その後に電源が投入されると、第１の回路および第２の回路により、第１のノードにおける電圧が所定の初期電圧になろうとする。そして、第１のトランジスタがオン状態になることにより、第１の記憶素子が第１のノードに接続される。これにより、第１の記憶素子の抵抗状態に応じて、第１のノードにおける電圧が設定される。
【００１０】
本開示の一実施の形態における半導体回路、駆動方法、および電子機器によれば、第３のトランジスタおよび第１の記憶素子を設けるとともに、第１の回路および第２の回路を、第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成したので、ディスターブを生じにくくするとともに回路面積を小さくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。
【図２】図１に示したメモリセルの一構成例を表す回路図である。
【図３】図１に示したメモリセルアレイの一構成例を表す回路図である。
【図４】図２に示した記憶素子の一構成例を表す説明図である。
【図５】図２に示したメモリセルの一動作例を表す説明図である。
【図６Ａ】図２に示したメモリセルの一動作例を表す回路図である。
【図６Ｂ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図７Ａ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図７Ｂ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図７Ｃ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図８Ａ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図８Ｂ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図８Ｃ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図９】比較例に係るメモリセルの一構成例を表す回路図である。
【図１０】変形例に係るメモリセルの一構成例を表す回路図である。
【図１１】他の変形例に係るメモリセルの一構成例を表す回路図である。
【図１２】他の変形例に係るメモリセルの一構成例を表す回路図である。
【図１３】他の変形例に係るメモリセルの一構成例を表す回路図である。
【図１４】図１３に示した記憶素子の一構成例を表す説明図である。
【図１５】他の変形例に係る半導体回路の一構成例を表すブロック図である。
【図１６】他の変形例に係るメモリセルの一構成例を表す回路図である。
【図１７】図１６に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。
【図１８Ａ】図１６に示したメモリセルの一構成例を表すレイアウト図である。
【図１８Ｂ】図１６に示したメモリセルの一構成例を表す他のレイアウト図である。
【図１８Ｃ】図１６に示したメモリセルの一構成例を表す他のレイアウト図である。
【図１８Ｄ】図１６に示したメモリセルの一構成例を表す他のレイアウト図である。
【図１９】他の変形例に係る半導体回路の一構成例を表すブロック図である。
【図２０Ａ】フリップフロップ回路の一構成例を表す回路図である。
【図２０Ｂ】フリップフロップ回路の他の構成例を表す回路図である。
【図２０Ｃ】フリップフロップ回路の他の構成例を表す回路図である。
【図２０Ｄ】フリップフロップ回路の他の構成例を表す回路図である。
【図２１】実施の形態を応用したフリップフロップ回路の一構成例を表す回路図である。
【図２２】実施の形態を適用したスマートフォンの外観構成を表す斜視図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．応用例および適用例
【００１３】
＜１．実施の形態＞
［構成例］
図１は、一実施の形態に係る半導体回路１の一構成例を表すものである。半導体回路１は、情報を記憶する回路である。なお、本開示の実施の形態に係る半導体回路の駆動方法は、本実施の形態により具現化されるので、併せて説明する。半導体回路１は、制御部１１と、電源トランジスタ１２と、メモリ回路２０とを備えている。
【００１４】
制御部１１は、メモリ回路２０の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出すようになっている。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する機能をも有している。
【００１５】
電源トランジスタ１２は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはメモリ回路２０に接続されている。
【００１６】
この構成により、半導体回路１では、メモリ回路２０を使用する場合には、電源トランジスタ１２をオン状態にして、電源電圧ＶＤＤ１をメモリ回路２０に電源電圧ＶＤＤとして供給する。また、半導体回路１では、メモリ回路２０を使用しない場合には、電源トランジスタ１２をオフ状態にする。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。
【００１７】
メモリ回路２０は、データを記憶するものである。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２，２３とを有している。
【００１８】
メモリセルアレイ２１は、メモリセル３０がマトリクス状に配置されたものである。
【００１９】
図２は、メモリセル３０の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。メモリセルアレイ２１は、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＲＳＴと、複数の制御線ＣＬと、複数の制御線ＳＴＲとを有している。ワード線ＡＷＬは、図２，３における横方向に延伸するものであり、ワード線ＡＷＬの一端は駆動部２２に接続され、このワード線ＡＷＬには駆動部２２により信号ＳＡＷＬが印加される。制御線ＣＴＲＬは、図２，３における横方向に延伸するものであり、制御線ＣＴＲＬの一端は駆動部２２に接続され、この制御線ＣＴＲＬには駆動部２２により信号ＳＣＴＲＬが印加される。ビット線ＢＬＴは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＴの一端は駆動部２３に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＢの一端は駆動部２３に接続される。制御線ＲＳＴは、図２，３における縦方向に延伸するものであり、制御線ＲＳＴの一端は駆動部２３に接続され、この制御線ＲＳＴには駆動部２３により信号ＳＲＳＴが印加される。制御線ＣＬは、図２，３における縦方向に延伸するものであり、制御線ＣＬの一端は駆動部２３に接続され、この制御線ＣＬには駆動部２３により信号ＳＣＬが印加される。制御線ＳＴＲは、図２，３における縦方向に延伸するものであり、制御線ＳＴＲの一端は駆動部２３に接続され、この制御線ＳＴＲには駆動部２３により信号ＳＳＴＲが印加される。
【００２０】
メモリセル３０は、ＳＲＡＭ（Static Random Access Memory）回路４０と、トランジスタ３１〜３４と、記憶素子３５とを有している。
【００２１】
ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶するものである。ＳＲＡＭ４０は、トランジスタ４１〜４６を有している。トランジスタ４１，４３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ４２，４４，４５，４６は、Ｎ型のＭＯＳトランジスタである。
【００２２】
トランジスタ４１のゲートはノードＮ１に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ２に接続されている。この例では、トランジスタ４１のゲート長Ｌをトランジスタ４３のゲート長Ｌと等しくするとともに、トランジスタ４１のゲート幅Ｗをトランジスタ４３のゲート幅Ｗより狭くしている。トランジスタ４２のゲートはノードＮ１に接続され、ソースは接地され、ドレインはノードＮ２に接続されている。この例では、トランジスタ４２のゲート長Ｌをトランジスタ４４のゲート長Ｌと等しくするとともに、トランジスタ４２のゲート幅Ｗをトランジスタ４４のゲート幅Ｗより広くしている。トランジスタ４１，４２は、インバータＩＶ１を構成している。インバータＩＶ１は、ノードＮ１における電圧ＶＮ１を反転して、その反転結果をノードＮ２に出力するものである。
【００２３】
トランジスタ４３のゲートはノードＮ２に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ１に接続されている。この例では、トランジスタ４３のゲート長Ｌをトランジスタ４１のゲート長Ｌと等しくするとともに、トランジスタ４３のゲート幅Ｗをトランジスタ４１のゲート幅Ｗより広くしている。トランジスタ４４のゲートはノードＮ２に接続され、ソースは接地され、ドレインはノードＮ１に接続されている。この例では、トランジスタ４４のゲート長Ｌをトランジスタ４２のゲート長Ｌと等しくするとともに、トランジスタ４４のゲート幅Ｗをトランジスタ４２のゲート幅Ｗより狭くしている。トランジスタ４３，４４は、インバータＩＶ２を構成している。インバータＩＶ２は、ノードＮ２における電圧ＶＮ２を反転して、その反転結果をノードＮ１に出力するものである。
【００２４】
トランジスタ４５のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬＴに接続され、ドレインはノードＮ１に接続されている。トランジスタ４６のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはノードＮ２に接続されている。
【００２５】
この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子は互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子は互いに接続される。これにより、ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶する。そして、ＳＲＡＭ回路４０では、トランジスタ４５，４６がオン状態になることにより、ビット線ＢＬＴ，ＢＬＢを介して情報が書き込まれ、または情報が読み出されるようになっている。
【００２６】
また、ＳＲＡＭ回路４０では、インバータＩＶ２におけるトランジスタ４３のゲート幅ＷをインバータＩＶ１におけるトランジスタ４１のゲート幅Ｗより広くするとともに、インバータＩＶ１におけるトランジスタ４２のゲート幅ＷをインバータＩＶ２におけるトランジスタ４４のゲート幅Ｗより広くしている。これにより、電源投入直後において、インバータＩＶ２は高レベルを出力しやすくなり、インバータＩＶ１は低レベルを出力しやすくなる。このように、ＳＲＡＭ回路４０は、電源投入直後でのノードＮ１における電圧が高レベルになりやすいように構成されている。
【００２７】
トランジスタ３１，３２は、Ｎ型のＭＯＳトランジスタであり、トランジスタ３３，３４は、Ｐ型のＭＯＳトランジスタである。トランジスタ３１のゲートは制御線ＣＬに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタ３２，３３のドレインおよび記憶素子３５の一端に接続されている。トランジスタ３２のゲートは制御線ＲＳＴに接続され、ドレインはトランジスタ３１のソース、トランジスタ３３のドレイン、および記憶素子３５の一端に接続され、ソースは接地されている。トランジスタ３３のゲートはノードＮ２に接続され、ソースはトランジスタ３４のドレインに接続され、ドレインはトランジスタ３１のソース、トランジスタ３２のドレイン、および記憶素子３５の一端に接続されている。トランジスタ３４のゲートは制御線ＳＴＲに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ３３のソースに接続されている。
【００２８】
記憶素子３５は、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子である。記憶素子３５の一端はトランジスタ３１のソースおよびトランジスタ３２，３３のドレインに接続され、他端は制御線ＣＴＲＬに接続されている。
【００２９】
図４は、記憶素子３５の一構成例を表すものである。記憶素子３５は、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。この例では、ピンド層Ｐは、半導体回路１のチップにおいて下層側に配置されたトランジスタ３１〜３３に接続されている。なお、この図４では、トランジスタ３１のみを描いている。また、フリー層Ｆは、半導体回路１のチップにおいて上層側に配置された制御線ＣＴＲＬに接続されている。すなわち、記憶素子３５は、フリー層Ｆ、トンネルバリア層Ｉ、およびピンド層Ｐが上層側からこの順に積層された、いわゆるボトムピン構造を有するものである。
【００３０】
ピンド層Ｐは、磁化ＰＪの方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化ＦＪの方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。
【００３１】
この構成により、記憶素子３５では、例えば電流をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化ＰＪと同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になる。記憶素子３５は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。
【００３２】
また、例えば電流をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化ＰＪと同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化ＰＪと反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化ＦＪの方向は、ピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になる。記憶素子３５は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。
【００３３】
このように、記憶素子３５では、電流を流す方向に応じて、フリー層Ｆの磁化ＦＪの方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子３５は、このようにして抵抗状態を設定することにより、情報を記憶することができるようになっている。
【００３４】
このように、メモリセル３０では、ＳＲＡＭ回路４０に加え、トランジスタ３１〜３４および記憶素子３５を設けるようにした。これにより、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作を行う場合において、電源トランジスタ１２をオフ状態にする直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３５に記憶させることができる。そして、スタンバイ動作を行った後に通常動作を行う場合には、半導体回路１は、電源トランジスタ１２をオン状態にした直後にリストア動作を行うことにより、記憶素子３５に記憶された情報を、ＳＲＡＭ回路４０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
【００３５】
駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加するとともに、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加するものである。
【００３６】
駆動部２３は、制御部１１から供給される制御信号に基づいて、制御線ＲＳＴに信号ＳＲＳＴを印加し、制御線ＣＬに信号ＳＣＬを印加し、制御線ＳＴＲに信号ＳＳＴＲを印加するものである。また、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。
【００３７】
ここで、インバータＩＶ１は、本開示における「第１の回路」の一具体例に対応し、インバータＩＶ２は、本開示における「第２の回路」の一具体例に対応する。トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応し、トランジスタ３２は、本開示における「第２のトランジスタ」の一具体例に対応し、トランジスタ３３は、本開示における「第３のトランジスタ」の一具体例に対応し、トランジスタ３４は、本開示における「第４のトランジスタ」の一具体例に対応する。記憶素子３５は、本開示における「第１の記憶素子」の一具体例に対応する。トランジスタ４１は、本開示における「第８のトランジスタ」の一具体例に対応し、トランジスタ４３は、本開示における「第９のトランジスタ」の一具体例に対応し、トランジスタ４４は、本開示における「第１０のトランジスタ」の一具体例に対応し、トランジスタ４２は、本開示における「第１１のトランジスタ」の一具体例に対応する。
【００３８】
［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。
【００３９】
（全体動作概要）
まず、図１を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出す。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する。電源トランジスタ１２は、制御部１１から供給された制御信号に基づいて、オンオフ動作を行う。そして、電源トランジスタ１２がオン状態になることにより、メモリ回路２０に、電源電圧ＶＤＤ１が、電源電圧ＶＤＤとして供給される。メモリ回路２０の駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加する。駆動部２３は、制御部１１から供給される制御信号に基づいて、制御線ＲＳＴに信号ＳＲＳＴを印加し、制御線ＣＬに信号ＳＣＬを印加し、制御線ＳＴＲに信号ＳＳＴＲを印加する。また、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給する。
【００４０】
（詳細動作）
半導体回路１は、通常動作Ｍ１において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。また、半導体回路１は、リセット動作Ｍ２を行うことにより、記憶素子３５の抵抗状態を所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。そして、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合には、半導体回路１は、電源トランジスタ１２をオフ状態にする直前にストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３５に記憶させる。そして、スタンバイ動作Ｍ４の後に通常動作Ｍ１を行う場合には、半導体回路１は、電源トランジスタ１２をオン状態にした直後にリストア動作Ｍ５を行うことにより、記憶素子３５に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。以下に、この動作について、詳細に説明する。
【００４１】
図５は、半導体回路１における、ある着目したメモリセル３０の一動作例を表すものである。図６Ａ，６Ｂ、図７Ａ〜７Ｃ、および図８Ａ〜８Ｃは、メモリセル３０の状態を表すものである。図６Ａは通常動作Ｍ１における状態を示し、図６Ｂはリセット動作Ｍ２における状態を示す。図７Ａ〜７ＣはノードＮ１における電圧ＶＮ１が高レベルＶＨ（ＶＮ１＝ＶＨ）である場合における状態を示し、図７Ａはストア動作Ｍ３における状態を示し、図７Ｂはスタンバイ動作Ｍ４における状態を示し、図７Ｃはリストア動作Ｍ５における状態を示す。図８Ａ〜８ＣはノードＮ１における電圧ＶＮ１が低レベルＶＬ（ＶＮ１＝ＶＬ）である場合における状態を示し、図８Ａはストア動作Ｍ３における状態を示し、図８Ｂはスタンバイ動作Ｍ４における状態を示し、図８Ｃはリストア動作Ｍ５における状態を示す。図６Ａ，６Ｂ、図７Ａ〜７Ｃ、および図８Ａ〜８Ｃでは、トランジスタ３１，３２，３４を、そのトランジスタの動作状態に応じたスイッチを用いて示している。
【００４２】
（通常動作Ｍ１）
通常動作Ｍ１では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。また、駆動部２３は、信号ＳＣＬ，ＳＲＳＴの電圧をそれぞれ低レベルにするとともに、信号ＳＳＴＲの電圧を高レベルにする。これにより、図６Ａに示したように、トランジスタ３１，３２，３４は、全てオフ状態になる。すなわち、ＳＲＡＭ回路４０は、記憶素子３５と電気的に切り離される。また、駆動部２２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。
【００４３】
この通常動作Ｍ１では、メモリセル３０のＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。具体的には、ＳＲＡＭ回路４０に情報を書き込む場合には、まず、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。そして、駆動部２３が、ビット線ＢＬＴ，ＢＬＢに、書き込む情報に応じた、互いに反転した電圧レベルを有する信号を印加する。また、ＳＲＡＭ回路４０から情報を読み出す場合には、駆動部２３は、ビット線ＢＬＴ，ＢＬＢを、例えば高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＳＡＷＬの電圧を高レベルにすることにより、トランジスタ４５，４６をオン状態にする。これにより、ビット線ＢＬＴ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路４０に記憶された情報に応じて変化する。そして、駆動部２３は、ビット線ＢＬＴ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路４０に記憶された情報を読み出す。
【００４４】
（リセット動作Ｍ２）
半導体回路１は、ストア動作Ｍ３に先立ち、リセット動作Ｍ２を行うことにより記憶素子３５の抵抗状態をあらかじめ所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。具体的には、半導体回路１は、例えば、通常動作Ｍ１と並行してリセット動作Ｍ２を行うことができる。
【００４５】
このリセット動作Ｍ２では、図５に示したように、駆動部２３は、信号ＳＲＳＴ，ＳＳＴＲの電圧を高レベルにするとともに、信号ＳＣＬの電圧をそれぞれ低レベルにする。これにより、図６Ｂに示したように、トランジスタ３２はオン状態になり、トランジスタ３１，３４はそれぞれオフ状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を高レベルＶＨにする。これにより、制御線ＣＴＲＬ、記憶素子３５、およびトランジスタ３２の順にリセット電流Ｉresetが流れる。
【００４６】
このとき、例えば記憶素子３５では、リセット電流Ｉresetがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３５の抵抗状態は、低抵抗状態ＲＬになる。このようにして、リセット動作Ｍ２により、記憶素子３５の抵抗状態がリセットされ、低抵抗状態ＲＬになる。
【００４７】
（ストア動作Ｍ３）
次に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合について説明する。この場合には、半導体回路１は、まず、ストア動作Ｍ３を行うことによりＳＲＡＭ回路４０に記憶された情報を記憶素子３５に記憶させる。
【００４８】
ストア動作Ｍ３では、図５に示したように、駆動部２３は、信号ＳＣＬ，ＳＲＳＴ，ＳＳＴＲの電圧をそれぞれ低レベルにする。これにより、図７Ａ，８Ａに示したように、トランジスタ３４はオン状態になり、トランジスタ３１，３２はそれぞれオフ状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。これにより、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３５の抵抗状態が設定される。
【００４９】
具体的には、例えば、図７Ａに示したように、ノードＮ１における電圧ＶＮ１が高レベルＶＨ（ＶＮ１＝ＶＨ）である場合には、ノードＮ２における電圧ＶＮ２が低レベルＶＬ（ＶＮ２＝ＶＬ）になる。よって、トランジスタ３４、トランジスタ３３、記憶素子３５の順にストア電流Ｉstoreが流れる。このとき、記憶素子３５では、ストア電流Ｉstoreがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子３５の抵抗状態は、高抵抗状態ＲＨになる。
【００５０】
また、例えば、図８Ａに示したように、ノードＮ１における電圧ＶＮ１が低レベルＶＬ（ＶＮ１＝ＶＬ）である場合には、ノードＮ２における電圧ＶＮ２が高レベルＶＨ（ＶＮ２＝ＶＨ）になる。この場合には、記憶素子３５には電流が流れないため、記憶素子３５の抵抗状態は、低抵抗状態ＲＬに維持される。
【００５１】
（スタンバイ動作Ｍ４）
そして、半導体回路１は、ストア動作Ｍ３の後に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う。
【００５２】
スタンバイ動作Ｍ４では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル３０への電源供給が停止する。これにより、信号ＳＣＬ，ＳＲＳＴ，ＳＳＴＲの電圧はそれぞれ低レベルになる。その結果、図７Ｂ，８Ｂに示したように、トランジスタ３１，３２，３４はそれぞれオフ状態になる。また、信号ＳＣＴＲＬの電圧は低レベルＶＬになる。このとき、記憶素子３５の抵抗状態は維持される。
【００５３】
（リストア動作Ｍ５）
次に、電源トランジスタ１２をオン状態にすることにより通常動作Ｍ１を行う場合について説明する。この場合には、半導体回路１は、まず、電源トランジスタ１２をオン状態にした後に、リストア動作Ｍ５を行うことにより、記憶素子３５に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。
【００５４】
まず、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。そして、ＳＲＡＭ回路４０では、ノードＮ１における電圧ＶＮ１は高レベルＶＨになろうとし、ノードＮ２における電圧ＶＮ２は低レベルＶＬになろうとする。すなわち、ＳＲＡＭ回路４０では、インバータＩＶ２におけるトランジスタ４３のゲート幅ＷをインバータＩＶ１におけるトランジスタ４１のゲート幅Ｗより広くするとともに、インバータＩＶ１におけるトランジスタ４２のゲート幅ＷをインバータＩＶ２におけるトランジスタ４４のゲート幅Ｗより広くした。これにより、電源投入直後において、インバータＩＶ２は高レベルを出力しやすくなり、インバータＩＶ１は低レベルを出力しやすくなる。よって、ノードＮ１における電圧ＶＮ１は高レベルＶＨになろうとし、ノードＮ２における電圧ＶＮ２は低レベルＶＬになろうとする。
【００５５】
リストア動作Ｍ５では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。また、駆動部２３は、信号ＳＣＬ，ＳＳＴＲの電圧をそれぞれ高レベルにするとともに、信号ＳＲＳＴの電圧を低レベルにする。これにより、図７Ｃ，８Ｃに示したように、トランジスタ３１はオン状態になり、トランジスタ３２，３４はそれぞれオフ状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。これにより、ノードＮ１は、トランジスタ３１および記憶素子３５を介して接地される。このとき、記憶素子３５の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。
【００５６】
具体的には、図７Ｃに示したように、記憶素子３５の抵抗状態が高抵抗状態ＲＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ２のトランジスタ４３を介してノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子３５を介して制御線ＣＴＬに流れる電流よりも大きい。よって、ノードＮ１の電圧ＶＮ１は、高レベルＶＨになる。すなわち、電圧ＶＮ１は、ノードＮ１が高い抵抗値によりプルダウンされてもさほど影響を受けず、そのまま高レベルＶＨになる。
【００５７】
また、図８Ｃに示したように、記憶素子３５の抵抗状態が低抵抗状態ＲＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ２のトランジスタ４３を介してノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子３５を介して制御線ＣＴＬに流れる電流よりも小さい。よって、ノードＮ１の電圧ＶＮ１は、ノードＮ１が低い抵抗値によりプルダウンされるため、低レベルＶＬになる。
【００５８】
このようにして、メモリセル３０では、記憶素子３５に記憶された情報に応じて、ＳＲＡＭ回路４０が情報を記憶する。その後、半導体回路１は、図５，６Ａを用いて説明したようにして、通常動作Ｍ１を行う。
【００５９】
ここで、リセット動作Ｍ２における駆動は、本開示における「第１の期間」における駆動の一具体例に対応し、ストア動作Ｍ３における駆動は、本開示における「第２の期間」における駆動の一具体例に対応し、リストア動作Ｍ５における駆動は、本開示における「第３の期間」における駆動の一具体例に対応する。
【００６０】
このように、半導体回路１では、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合には、半導体回路１は、電源トランジスタ１２をオフ状態にする直前にストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３５に記憶させる。そして、スタンバイ動作Ｍ４の後に通常動作Ｍ１を行う場合には、半導体回路１は、電源トランジスタ１２をオン状態にした直後に、リストア動作Ｍ５を行うことにより、記憶素子３５に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができる。
【００６１】
その際、半導体回路１では、ストア動作Ｍ３に先立ち、リセット動作Ｍ２を行うことにより、記憶素子３５の抵抗状態をあらかじめ低抵抗状態ＲＬにリセットするようにした。これにより、半導体回路１では、その後のストア動作Ｍ３において、低抵抗状態ＲＬを維持させるか、または低抵抗状態ＲＬを高抵抗状態ＲＨに変化させるだけで済むので、動作をシンプルにすることができる。
【００６２】
また、半導体回路１では、トランジスタ３３，３４を設け、ストア動作Ｍ３を行うときに、図７Ａに示したように、トランジスタ３４をオン状態にすることにより記憶素子３５にストア電流Ｉstoreを流すようにした。これにより、半導体回路１では、いわゆるディスターブが生じるおそれを低減することができる。すなわち、例えば、トランジスタ３３，３４を設けずにメモリセルを構成し、ストア動作Ｍ３において、インバータＩＶ２のトランジスタ４３が、トランジスタ３１を介して、記憶素子３５にストア電流Ｉstoreを供給する場合には、ＳＲＡＭ回路に記憶された情報が失われてしまい、ディスターブが生じるおそれがある。また、これを回避するためにＳＲＡＭ回路の各トランジスタのサイズを大きくした場合には、半導体回路１の面積が大きくなってしまう。一方、本実施の形態に係る半導体回路１では、ストア動作Ｍ３を行うときに、図７Ａに示したように、トランジスタ３３，３４がストア電流Ｉstoreを供給するようにした。これにより、半導体回路１では、ディスターブが生じるおそれを低減することができる。また、ＳＲＡＭ回路４０の各トランジスタのサイズを小さくすることができるため、半導体回路１の面積を小さくすることができる。
【００６３】
また、半導体回路１では、各メモリセル３０において、１つの記憶素子３５を設けるとともに、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになるようにＳＲＡＭ回路４０を構成したので、以下に説明する比較例の場合に比べて、半導体回路１の面積を小さくすることができる。
【００６４】
（比較例）
次に、比較例に係る半導体回路１Ｒについて説明する。本比較例は、各メモリセルに２つの記憶素子を設けたものである。
【００６５】
図９は、本比較例に係る半導体回路１Ｒにおけるメモリセル３０Ｒの一構成例を表すものである。メモリセル３０Ｒは、ＳＲＡＭ回路４０Ｒと、トランジスタ３１〜３４，５１〜５４と、記憶素子３５，５５とを有している。
【００６６】
ＳＲＡＭ回路４０Ｒは、トランジスタ７１〜７４を有している。トランジスタ７１〜７４は、本実施の形態に係るトランジスタ４１〜４４にそれぞれ対応するものである。トランジスタ７１，７２はインバータＩＶ１を構成し、トランジスタ７３，７４はインバータＩＶ２を構成する。トランジスタ７１のゲート長Ｌは、トランジスタ７３のゲート長Ｌと等しく、トランジスタ７１のゲート幅Ｗは、トランジスタ７３のゲート幅Ｗと等しい。また、トランジスタ７２のゲート長Ｌは、トランジスタ７４のゲート長Ｌと等しく、トランジスタ７２のゲート幅Ｗは、トランジスタ７４のゲート幅Ｗと等しい。
【００６７】
トランジスタ５１，５２は、Ｎ型のＭＯＳトランジスタであり、トランジスタ５３，５４は、Ｐ型のＭＯＳトランジスタである。トランジスタ５１のゲートは制御線ＣＬに接続され、ドレインはノードＮ２に接続され、ソースはトランジスタ５２，５３のドレインおよび記憶素子５５の一端に接続されている。トランジスタ５２のゲートは制御線ＲＳＴに接続され、ドレインはトランジスタ５１のソース、トランジスタ５３のドレイン、および記憶素子５５の一端に接続され、ソースは接地されている。トランジスタ５３のゲートはノードＮ１に接続され、ソースはトランジスタ５４のドレインに接続され、ドレインはトランジスタ５１のソース、トランジスタ５２のドレイン、および記憶素子５５の一端に接続されている。トランジスタ５４のゲートは制御線ＳＴＲに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ５３のソースに接続されている。
【００６８】
記憶素子５５は、記憶素子３５と同様に、スピン注入磁化反転型の磁気トンネル接合素子である。記憶素子５５の一端はトランジスタ５１のソースおよびトランジスタ５２，５３のドレインに接続され、他端は制御線ＣＴＲＬに接続されている。
【００６９】
本比較例に係る半導体回路１Ｒは、本実施の形態に係る半導体回路１の場合（図５）と同様に、リセット動作Ｍ２を行うことにより、記憶素子３５，５５の抵抗状態を低抵抗状態ＲＬにリセットする。そして、例えばスタンバイ動作Ｍ４を行う場合には、半導体回路１Ｒは、電源トランジスタ１２をオフ状態にする直前にストア動作Ｍ３を行うことにより、ＳＲＡＭ回路４０Ｒに記憶された情報を、不揮発性メモリである記憶素子３５，５５に記憶させる。これにより、記憶素子３５，５５のうちの一方の抵抗状態が低抵抗状態ＲＬを維持し、他方の抵抗状態が高抵抗状態ＲＨになる。そして、スタンバイ動作Ｍ４の後に通常動作Ｍ１を行う場合には、半導体回路１Ｒは、電源トランジスタ１２をオン状態にした直後にリストア動作Ｍ５を行うことにより、記憶素子３５，５５に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。
【００７０】
本比較例に係る半導体回路１Ｒでは、各メモリセル３０Ｒにおいて、２つの記憶素子３５，５５を設けるとともに、８つのトランジスタ３１〜３４，５１〜５４を設けている。よって、半導体回路１Ｒでは、素子数が多いため、メモリセル３０Ｒの面積が大きくなってしまい、その結果、半導体回路１Ｒの面積もまた大きくなってしまう。
【００７１】
一方、本実施の形態に係る半導体回路１では、各メモリセル３０において、１つの記憶素子３５および４つのトランジスタ３１〜３４を設けるとともに、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになるようにＳＲＡＭ回路４０を構成した。すなわち、本比較例に係る半導体回路１Ｒにおいて、記憶素子５５および４つのトランジスタ５１〜５４を省くとともに、ＳＲＡＭ回路４０ＲをＳＲＡＭ回路４０に置き換えた。これにより、半導体回路１では、素子数を減らすことができるため、メモリセル３０の面積を小さくすることができ、その結果、半導体回路１の面積を小さくすることができる。
【００７２】
特に、半導体回路１では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになりやすいようにＳＲＡＭ回路４０を構成したので、１つの記憶素子３５で、リストア動作Ｍ５を実現することができる。
【００７３】
すなわち、比較例に係る半導体回路１Ｒでは、例えば、記憶素子３５の抵抗状態が高抵抗状態ＲＨであり、記憶素子５５の抵抗状態が低抵抗状態ＲＬである場合には、リストア動作Ｍ５により、ノードＮ２が低い抵抗値によりプルダウンされるため、ノードＮ２における電圧ＶＮ２が低レベルＶＬになり、その結果、ノードＮ１における電圧ＶＮ１が高レベルＶＨになる。しかしながら、比較例に係るメモリセル３０Ｒから、単にトランジスタ５１〜５４および記憶素子５５を省いた構成では、リストア動作Ｍ５を行おうとしても、ノードＮ１における電圧ＶＮ１を高レベルＶＨにすることが難しい。
【００７４】
一方、半導体回路１では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになりやすいようにＳＲＡＭ回路４０を構成した。これにより、記憶素子３５の抵抗状態が高抵抗状態ＲＨである場合には、リストア動作Ｍ５において、電圧ＶＮ１が高レベルＶＨになる。すなわち、電圧ＶＮ１は、ノードＮ１が高い抵抗値によりプルダウンされてもさほど影響を受けず、そのまま高レベルＶＨになる。そして、記憶素子３５の抵抗状態が低抵抗状態ＲＬである場合には、リストア動作Ｍ５において、ノードＮ１が低い抵抗値によりプルダウンされるため、電圧ＶＮ１が低レベルＶＬになる。これにより、半導体回路１では、１つの記憶素子３５で、リストア動作Ｍ５を実現することができる。
【００７５】
［効果］
以上のように本実施の形態では、トランジスタ３３，３４を設け、ストア動作を行うときに、トランジスタ３４をオン状態にすることにより記憶素子にストア電流を流すようにしたので、ディスターブが生じるおそれを低減することができる。
【００７６】
本実施の形態では、各メモリセルにおいて、１つの記憶素子を設けるとともに、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになりやすいようにＳＲＡＭ回路を構成したので、半導体回路の面積を小さくすることができる。
【００７７】
本実施の形態では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになりやすいようにＳＲＡＭ回路を構成したので、１つの記憶素子で、リストア動作を実現することができる。
【００７８】
［変形例１］
上記実施の形態では、インバータＩＶ１，ＩＶ２におけるトランジスタ４１〜４４のゲート幅Ｗをそれぞれ設定することにより、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになりやすいようにしたが、これに限定されるものではない。これに代えて、例えば、インバータＩＶ１，ＩＶ２におけるトランジスタ４１〜４４のゲート長Ｌをそれぞれ設定することにより、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨになりやすいようにしてもよい。具体的には、例えば、インバータＩＶ２におけるトランジスタ４３のゲート長ＬをインバータＩＶ１におけるトランジスタ４１のゲート長Ｌより短くするとともに、インバータＩＶ１におけるトランジスタ４２のゲート長ＬをインバータＩＶ２におけるトランジスタ４４のゲート長Ｌより短くしてもよい。
【００７９】
［変形例２］
上記実施の形態では、インバータＩＶ２におけるトランジスタ４３のゲート幅ＷをインバータＩＶ１におけるトランジスタ４１のゲート幅Ｗより広くするとともに、インバータＩＶ１におけるトランジスタ４２のゲート幅ＷをインバータＩＶ２におけるトランジスタ４４のゲート幅Ｗより広くしたが、これに限定されるものではない。これに代えて、トランジスタ４２，４４のゲート幅Ｗを互いに等しくするとともに、インバータＩＶ２におけるトランジスタ４３のゲート幅ＷをインバータＩＶ１におけるトランジスタ４１のゲート幅Ｗより広くしてもよい。また、例えば、トランジスタ４１，４３のゲート幅Ｗを互いに等しくするとともに、インバータＩＶ１におけるトランジスタ４２のゲート幅ＷをインバータＩＶ２におけるトランジスタ４４のゲート幅Ｗより広くしてもよい。
【００８０】
［変形例３］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いてトランジスタ３３を構成したが、これに限定されるものではない。これに代えて、例えば、図１０に示すメモリセル３０Ｃのように、Ｎ型のＭＯＳトランジスタを用いてトランジスタ３３Ｃを構成してもよい。トランジスタ３３ＣのゲートはノードＮ１に接続され、ドレインはトランジスタ３４のドレインに接続され、ソースはトランジスタ３１のソース、トランジスタ３２のドレイン、および記憶素子３５の一端に接続されている。すなわち、本変形例は、Ｎ型のＭＯＳトランジスタを用いてトランジスタ３３Ｃを構成するとともに、ノードＮ１における電圧ＶＮ１とノードＮ２における電圧ＶＮ２とが互いに反転していることを考慮し、トランジスタ３３ＣのゲートをノードＮ１に接続している。
【００８１】
［変形例４］
上記実施の形態では、ワード線ＡＷＬおよび制御線ＣＴＲＬを図２，３における横方向に延伸するように構成するとともに、ビット線ＢＬＴ，ＢＬＢおよび制御線ＲＳＴ，ＣＬ，ＳＴＲを図２，３における縦方向に延伸するように構成したが、これに限定されるものではない。例えば、図１１に示すメモリセル３０Ｄのように構成してもよい。本変形例に係るメモリセル３０Ａを有するメモリセルアレイ２１Ａは、ワード線ＡＷＬと、制御線ＣＴＲＬと、制御線ＲＳＴ，ＣＬ，ＳＴＲと、ビット線ＢＬＴ，ＢＬＢとを有している。この例では、制御線ＲＳＴは、図１１における横方向に延伸するものであり、制御線ＲＳＴの一端は、本変形例に係る駆動部２２Ｄに接続されている。制御線ＣＬは、図１１における横方向に延伸するものであり、制御線ＣＬの一端は、駆動部２２Ｄに接続されている。制御線ＳＴＲは、図１１における横方向に延伸するものであり、制御線ＳＴＲの一端は、駆動部２２Ｄに接続されている。
【００８２】
［変形例５］
上記実施の形態では、トランジスタ３３，３４のうちの、電源電圧ＶＤＤが供給されたトランジスタ３４を信号ＳＳＴＲによりオンオフさせたが、これに限定されるものではない。これに代えて、例えば、図１２に示すメモリセル３０Ｅのように構成してもよい。このメモリセル３０Ｅは、トランジスタ３３Ｅ，３４Ｅを有している。トランジスタ３３Ｅ，３４Ｅは、Ｐ型のＭＯＳトランジスタである。トランジスタ３３Ｅのゲートは制御線ＳＴＲに接続され、ソースはトランジスタ３４Ｅのドレインに接続され、ドレインはトランジスタ３１のソース、トランジスタ３２のドレイン、および記憶素子３５の一端に接続されている。トランジスタ３４ＥのゲートはノードＮ２に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ３３Ｅのソースに接続されている。
【００８３】
［変形例６］
上記実施の形態では、フリー層Ｆ、トンネルバリア層Ｉ、およびピンド層Ｐが上層側からこの順に積層されたボトムピン構造を有する記憶素子３５を用いたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【００８４】
図１３は、本変形例に係るメモリセル３０Ｆの一構成例を表すものである。このメモリセル３０Ｆを有するメモリセルアレイ２１Ｆは、ワード線ＡＷＬと、制御線ＣＴＲＬと、ビット線ＢＬＴと、ビット線ＢＬＢと、制御線ＲＳＴＦと、制御線ＣＬＦと、制御線ＳＴＲＦとを有している。メモリセル３０Ｆは、ＳＲＡＭ回路４０と、トランジスタ３１Ｆ〜３４Ｆと、記憶素子３５Ｆとを有している。
【００８５】
トランジスタ３１Ｆ，３２ＦはＰ型のＭＯＳトランジスタであり、トランジスタ３３Ｆ，３４ＦはＮ型のＭＯＳトランジスタである。トランジスタ３１Ｆ〜３４Ｆは、上記実施の形態に係るトランジスタ３１〜３４にそれぞれ対応するものである。トランジスタ３２Ｆのソースには電源電圧ＶＤＤが供給され、トランジスタ３４Ｆのソースは接地されている。
【００８６】
図１４は、記憶素子３５Ｆの一構成例を表すものである。記憶素子３５Ｆは、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。この例では、フリー層Ｆは、チップの下層側に配置されたトランジスタ３１Ｆ，３２Ｆ，３３Ｆに接続され、ピンド層Ｐは、上層側に配置された制御線ＣＴＲＬに接続されている。すなわち、記憶素子３５Ｆは、ピンド層Ｐ、トンネルバリア層Ｉ、およびフリー層Ｆが上層側からこの順に積層された、いわゆるトップピン構造を有するものである。
【００８７】
このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。
【００８８】
［変形例７］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、例えば、図１５に示す半導体回路１Ｇのように、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。半導体回路１Ｇは、電源トランジスタ１２Ｇと、メモリ回路２０Ｇとを備えている。電源トランジスタ１２Ｇは、この例では、Ｎ型のＭＯＳトランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ドレインはメモリ回路２０Ｇに接続され、ソースには接地電圧ＶＳＳ１が供給されている。この構成により、半導体回路１Ｇでは、メモリ回路２０Ｇを使用する場合には、電源トランジスタ１２Ｇをオン状態にして、接地電圧ＶＳＳ１を、メモリ回路２０Ｇに、接地電圧ＶＳＳとして供給する。また、半導体回路１Ｇでは、メモリ回路２０Ｇを使用しない場合には、電源トランジスタ１２Ｇをオフ状態にする。メモリ回路２０Ｇは、メモリセルアレイ２１Ｇと、駆動部２２Ｇ，２３Ｇとを有している。メモリセルアレイ２１Ｇは、複数のメモリセル３０Ｇを有している。メモリセル３０Ｇは、例えば図１３に示したメモリセル３０Ｆにおいて記憶素子３５Ｆをボトムピン構造の記憶素子３５に置き換えた構成を用いることができる。また、メモリセル３０Ｇは、例えば図２に示したメモリセル３０において記憶素子３５をトップピン構造の記憶素子３５Ｆに置き換えた構成を用いることができる。
【００８９】
［変形例８］
上記実施の形態では、各メモリセル３０にトランジスタ３４を設けたが、これに限定されるものではない。以下に、本変形例に係るメモリ回路２０Ｈについて詳細に説明する。メモリ回路２０Ｈは、メモリセルアレイ２１Ｈと、駆動部２２，２３Ｈとを有している。
【００９０】
図１６は、メモリセルアレイ２１Ｈにおけるメモリセル３０Ｈの一構成例を表すものである。図１７は、メモリセルアレイ２１Ｈの一構成例を表すものである。図１８Ａ〜１８Ｄは、メモリセル３０Ｈのレイアウトの一例を表すものであり、図１８Ａは、Active、Gate、Contactの各層のレイアウトを示し、図１８Ｂは、Contact、記憶素子、LocalM1、InterMediateV1の各層のレイアウトを示し、図１８Ｃは、LocalM1、InterMediateV1、InterMediateM1の各層のレイアウトを示し、図１８Ｄは、InterMediateM1、InterMediateV2、InterMediateM2の各層のレイアウトを示す。
【００９１】
メモリセルアレイ２１Ｈは、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＲＳＴと、複数の制御線ＣＬと、複数の制御線ＳＴＬと、トランジスタ９１とを有している。制御線ＳＴＬは、図１６，１７における縦方向に延伸するものであり、制御線ＳＴＬの一端はトランジスタ９１のドレインに接続されている。トランジスタ９１はＰ型のＭＯＳトランジスタであり、メモリセル３０（図２）におけるトランジスタ３４に対応するものである。トランジスタ９１のゲートには駆動部２３Ｈにより信号ＳＳＴＲＨが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＳＴＬに接続されている。
【００９２】
メモリセル３０Ｈは、ＳＲＡＭ回路４０と、トランジスタ３１〜３３と、記憶素子３５とを有している。トランジスタ３３のソースは制御線ＳＴＬに接続されている。
【００９３】
［変形例９］
上記実施の形態では、電源トランジスタ１２を１つ設けたが、これに限定されるものではなく、これに代えて、例えば図１９に示す半導体回路１Ｊのように、複数の電源トランジスタを設けてもよい。半導体回路１Ｊは、制御部１１Ｊと、複数の電源トランジスタ１２１，１２２，…とを備えている。制御部１１Ｊは、電源トランジスタ１２１，１２２，…に電源制御信号ＳＰＧ１，ＳＰＧ２，…をそれぞれ供給して電源トランジスタ１２１，１２２，…をそれぞれオンオフすることにより、メモリ回路２０に対する電源供給を制御する。複数の電源トランジスタ１２１，１２２，…は、例えば、メモリ回路２０における複数のバンクに対応してそれぞれ設けられている。これにより、半導体回路１Ｊでは、メモリ回路２０のバンク単位で、電源供給を制御することができる。
【００９４】
［変形例１０］
上記実施の形態では、スピン注入磁化反転型の磁気トンネル接合素子を用いて記憶素子３５を構成したが、これに限定されるものではなく、流す電流の向きに応じて可逆的に抵抗状態が変化するものであれば、どのようなものを用いてもよい。具体的には、例えば、強誘電体メモリ素子や、ＡＲＡＭ（Atomic Random Access Memory）に用いられる、イオン源層と抵抗変化層とを積層することにより構成されるメモリ素子を用いてもよい。
【００９５】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【００９６】
＜２．応用例および適用例＞
次に、上記実施の形態および変形例で説明した技術の応用例、および電子機器への適用例について説明する。
【００９７】
（応用例）
上記実施の形態では、本技術を、ＳＲＡＭ回路４０に応用したが、これに限定されるものではない。例えば、本技術を、例えば、図２０Ａ〜２０Ｄに示したフリップフロップ回路１０１〜１０４に応用してもよい。フリップフロップ回路１０１は、マスタラッチ回路１０１Ｍおよびスレーブラッチ回路１０４Ｍを有する、いわゆるマスタスレーブ型のＤ型フリップフロップ回路である。フリップフロップ回路１０２〜１０４についても同様である。
【００９８】
図２１は、本応用例に係るフリップフロップ回路２０１の一構成例である。フリップフロップ回路２０１は、図２０Ａに示したフリップフロップ回路１０１に、上記実施の形態に係る技術を応用したものである。フリップフロップ回路２０１は、マスタラッチ回路１０１Ｍと、スレーブラッチ回路２０１Ｓとを有している。このスレーブラッチ回路２０１Ｓには、上記実施の形態に係る技術が応用されている。スレーブラッチ回路２０１Ｓは、インバータＩＶ３，ＩＶ４と、トランスミッションゲートＴＧと、スイッチ９９と、トランジスタ３１〜３３と、記憶素子３５とを有している。インバータＩＶ３の入力端子はノードＮ１に接続され、出力端子はノードＮ２に接続されている。インバータＩＶ４の入力端子はノードＮ２に接続され、出力端子はトランスミッションゲートＴＧの一端およびスイッチ９９の一端に接続されている。トランスミッションゲートＴＧの一端はインバータＩＶ４の出力端子およびスイッチ９９の一端に接続され、他端はノードＮ１に接続されている。スイッチ９９の一端はインバータＩＶ４の出力端子およびトランスミッションゲートＴＧの一端に接続され、他端はノードＮ１に接続されている。スイッチ９９は、通常動作Ｍ１を行う場合にはオフ状態になり、ストア動作Ｍ３およびリストア動作Ｍ５を行う場合にはオン状態になる。インバータＩＶ３，ＩＶ４は、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベルＶＨにするように構成されている。
【００９９】
なお、この例では、スレーブラッチ回路に、上記実施の形態に係る技術を応用したが、これに限定されるものではない。これに代えて、例えば、マスタラッチ回路に上記実施の形態に係る技術を応用してもよい。
【０１００】
（電子機器への適用例）
図２２は、上記実施の形態等の半導体回路が適用されるスマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０、表示部３２０、およびバッテリ３３０を有している。
【０１０１】
上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。特に、本技術は、バッテリを有する携帯型の電子機器に適用すると効果的である。
【０１０２】
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１０３】
例えば、上記実施の形態等では、リセット動作Ｍ２を行うことにより、記憶素子３５の抵抗状態を低抵抗状態ＲＬにしたが、これに限定されるものではなく、これに代えて、リセット動作Ｍ２を行うことにより、記憶素子３５の抵抗状態を高抵抗状態ＲＨにしてもよい。
【０１０４】
また、例えば、上記応用例では、本技術をＤ型フリップフロップ回路に応用したが、これに限定されるものではなく、例えば、他のフリップフロップ回路に応用してもよいし、ラッチ回路に応用してもよい。
【０１０５】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１０６】
なお、本技術は以下のような構成とすることができる。
【０１０７】
（１）第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
前記第３のノードに接続されるドレインまたはソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有する第３のトランジスタと、
前記第３のノードに接続された第１の端子を有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と
を備え、
前記第１の回路および前記第２の回路は、前記第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成された
半導体回路。
（２）第４のトランジスタをさらに備え、
前記第３のトランジスタの前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、
前記第４のトランジスタは、オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する
前記（１）に記載の半導体回路。
（３）第４のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能に構成された第３の回路と、
前記第５のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能に構成された第４の回路と、
オン状態になることにより前記第４のノードを第６のノードに接続する第５のトランジスタと、
オン状態になることにより前記第１の直流電圧を前記第６のノードに供給する第６のトランジスタと、
前記第６のノードに接続されるドレインまたはソースと、前記第４のノードまたは前記第５のノードに接続されたゲートとを有する第７のトランジスタと、
前記第６のノードに接続され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と
をさらに備え、
前記第７のトランジスタの前記ドレインおよび前記ソースの一方が前記第６のノードに接続され、
前記第４のトランジスタは、オン状態になることにより前記第２の直流電圧を前記第７のトランジスタの前記ドレインおよび前記ソースの他方にさらに供給する
前記（２）に記載の半導体回路。
（４）第４のトランジスタをさらに備え、
前記第３のトランジスタの前記ドレインおよび前記ソースの一方が前記第４のトランジスタを介して前記第３のノードに接続され、他方には第２の直流電圧が供給され、
前記第４のトランジスタは、オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの一方を前記第３のノードに接続する
前記（１）に記載の半導体回路。
（５）駆動部をさらに備え、
前記第１の記憶素子は、制御電圧が供給された第２の端子をさらに有し、
前記駆動部は、
第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にし、
前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定し、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
前記（２）から（４）のいずれかに記載の半導体回路。
（６）前記駆動部は、
電源投入後の第３の期間において、前記制御電圧を前記第２の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記初期電圧に設定された前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する
前記（５）に記載の半導体回路。
（７）前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート幅よりも広いゲート幅を有する第９のトランジスタを有する
前記（１）から（６）のいずれかに記載の半導体回路。
（８）前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有する
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート幅よりも広いゲート幅を有する第１１のトランジスタを有する
前記（１）から（７）のいずれかに記載の半導体回路。
（９）前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第８のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第８のトランジスタのゲート長よりも短いゲート長を有する第９のトランジスタを有する
前記（１）から（８）のいずれかに記載の半導体回路。
（１０）前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第１０のトランジスタを有する
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第１０のトランジスタのゲート長よりも短いゲート長を有する第１１のトランジスタを有する
前記（１）から（９）のいずれかに記載の半導体回路。
（１１）前記第２の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第１のノードとを接続する第９のトランジスタを有し、
前記第９のトランジスタがオン状態であるときに、前記第１の電源から前記第１のノードに流れる電流の電流値は、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
前記（１）から（１０）のいずれかに記載の半導体回路。
（１２）オン状態になることにより、前記第１の回路および前記第２の回路に電源電圧または接地電圧を供給する電源トランジスタをさらに備えた
前記（１）から（１１）のいずれかに記載の半導体回路。
（１３）前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が低い状態である
前記（１）から（１２）のいずれかに記載の半導体回路。
（１４）前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が高い状態である
前記（１）から（１２）のいずれかに記載の半導体回路。
（１５）前記第１の記憶素子は、第２の端子をさらに有し、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
前記（１）から（１４）のいずれかに記載の半導体回路。
（１６）前記第１の記憶素子は、スピン注入磁化反転型の記憶素子である
前記（１５）に記載の半導体回路。
（１７）ＳＲＡＭ回路を備え、
前記ＳＲＡＭ回路は、前記第１の回路および前記第２の回路を有する
前記（１）から（１６）のいずれかに記載の半導体回路。
（１８）ラッチ回路を備え、
前記ラッチ回路は、前記第１の回路および前記第２の回路を有する
前記（１）から（１６）のいずれかに記載の半導体回路。
（１９）マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路を備え、
前記スレーブラッチ回路は、前記第１の回路および前記第２の回路を有する
前記（１）から（１６）のいずれかに記載の半導体回路。
（２０）第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、前記第３のノードに接続されるドレインまたはソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有する第３のトランジスタと、前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを含み、前記第１の回路および前記第２の回路が、前記第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成された半導体回路を準備し、
第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする第１の駆動を行い、
前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定し、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行う
駆動方法。
（２１）前記第３のトランジスタの前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、
前記半導体回路は、オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する第４のトランジスタをさらに含み、
前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
前記第２の期間において、さらに前記第４のトランジスタをオン状態にすることにより、前記第２の駆動を行う
前記（２０）に記載の駆動方法。
（２２）前記半導体回路は、オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの一方を前記第３のノードに接続する第４のトランジスタをさらに含み、
前記第３のトランジスタの前記ドレインおよび前記ソースの他方に第２の直流電圧を供給し、
前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
前記第２の期間において、さらに前記第４のトランジスタをオン状態にすることにより、前記第２の駆動を行う
前記（２０）に記載の駆動方法。
（２３）前記第２の期間の後の第３の期間において、前記制御電圧を前記第１の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、第３の駆動を行う
前記（２１）または（２２）に記載の駆動方法。
（２４）半導体回路と、
前記半導体回路に電源電圧を供給するバッテリと
を備え、
前記半導体回路は、
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
前記第３のノードに接続されるドレインまたはソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有する第３のトランジスタと、
前記第３のノードに接続された第１の端子を有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と
を有し、
前記第１の回路および前記第２の回路は、前記第１のノードにおける電圧が電源投入後に所定の初期電圧になりやすいように構成された
電子機器。
【０１０８】
本出願は、日本国特許庁において２０１６年２月２９日に出願された日本特許出願番号２０１６−０３７６５７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０１０９】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１】
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【図２２】
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【国際調査報告】
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